(57)【要約】【課題】デバイス後工程で薄型化され、且つ、裏面研磨される半導体デバイス用として好適なシリコンウェーハを提供する。【解決手段】シリコン基板１１を用意する工程Ｓ１１ａと、シリコン基板１１に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上３×１０１４ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程Ｓ１３ａとを備える。イオン注入によって形成される汚染保護層１１ｘによってデバイス後工程で導入されうる重金属をゲッタリングすることができる。しかも、深い位置にイオン注入するためには、高エネルギー型のイオン注入装置を用いる必要があるが、本発明ではドーズ量が少ないことから、イオン注入時間が大幅に長くなることはない。このため、量産品に対しても適用が可能である。【選択図】図９
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【特許請求の範囲】
【請求項１】
デバイスが形成される表面から１μｍ以上１０μｍ以下の深さに形成され、ドーズ量が１×１０１３／ｃｍ２以上３×１０１４／ｃｍ２以下の非金属イオンが導入されてなる汚染保護層を備えることを特徴とするシリコンウェーハ。
【請求項２】
前記非金属イオンは、ボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、炭素、窒素、酸素、フッ素、シリコン、ゲルマニウムからなる群より選ばれた１又は２以上の元素であることを特徴とする請求項１に記載のシリコンウェーハ。
【請求項３】
シリコン基板と前記シリコン基板上に形成されたエピタキシャル膜を有し、前記表面は前記エピタキシャル膜によって構成されることを特徴とする請求項１又は２に記載のシリコンウェーハ。
【請求項４】
前記汚染保護層は、前記シリコン基板の表面から２μｍ未満の深さに形成されていることを特徴とする請求項３に記載のシリコンウェーハ。
【請求項５】
デバイスが形成される表面から１μｍ以上１０μｍ以下の深さに、ドーズ量が１×１０１３／ｃｍ２以上３×１０１４／ｃｍ２以下の非金属イオンをイオン注入することにより最大濃度ピークを形成する汚染保護層形成工程を備えることを特徴とするシリコンウェーハの製造方法。
【請求項６】
前記非金属イオンは、ボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、炭素、窒素、酸素、フッ素、シリコン、ゲルマニウムからなる群より選ばれた１又は２以上の元素であることを特徴とする請求項５に記載のシリコンウェーハの製造方法。
【請求項７】
前記汚染保護層形成工程は、シリコン基板の表面から２μｍ未満の深さに前記非金属イオンをイオン注入することによって行い、
前記汚染保護層形成工程を行った後、前記シリコン基板の表面にエピタキシャル膜を形成するエピタキシャル工程をさらに備えることを特徴とする請求項５又は６に記載のシリコンウェーハの製造方法。
【請求項８】
デバイスが形成されるシリコンウェーハの表面から１μｍ以上１０μｍ以下の深さに、ドーズ量が１×１０１３／ｃｍ２以上１×１０１４／ｃｍ２以下の非金属イオンをイオン注入することにより汚染保護層を形成する汚染保護層形成工程と、
前記汚染保護層形成工程を行った後、前記表面に半導体素子を形成するデバイス前工程と、
前記デバイス前工程を行った後、前記シリコンウェーハの一部を裏面側から除去することにより、前記シリコンウェーハの厚みを１００μｍ以下とする薄型化工程と、
薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンウェーハ及びその製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）に搭載される半導体デバイス用として好適なシリコンウェーハ及びその製造方法に関する。また、本発明は、ＭＣＰへの搭載が好適な半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。
【０００３】
一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。
【０００４】
しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程を新たに追加する必要が生じる。
【０００５】
ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。
【０００６】
このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。
【０００７】
これに関し、特許文献１には、シリコン基板上に高濃度のボロンを含有するシリコンエピタキシャル膜（１層目）を１００μｍ程度成長させ、さらに、デバイス領域となる高抵抗のシリコンエピタキシャル膜（２層目）を数十μｍ程度成長させる方法が記載されている。そして、このようなシリコンウェーハを用いてデバイス前工程を行った後、シリコン基板を裏面から研削することにより合計厚みを１００μｍ程度に薄型化し、さらに裏面を鏡面研磨することが記載されている。
【０００８】
特許文献１に記載された方法によれば、デバイス領域となる２層目のシリコンエピタキシャル膜の下部に、高濃度のボロンを含有する１層目のシリコンエピタキシャル膜が存在することから、鏡面研磨によってＥＧ層が消失しても、高濃度ボロンの効果により重金属、特にＣｕやＦｅを効率よくゲッタリングすることができる。
【０００９】
しかしながら、ボロンなどの不純物を高濃度に含むエピタキシャル膜を形成すると、エピタキシャル成長炉内のチャンバーやシリコンカーバイド製のサセプタなどにボロンが付着するなどして第２層目のエピタキシャル膜の比抵抗を制御できなくなるという問題がある。
【００１０】
一方、特許文献２には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を与える方法などが挙げられている。確かにこれらの方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。また、デバイス後工程で多結晶シリコン膜や窒化膜を堆積させたり、イオン注入を行ったりすることは、量産品においては現実的ではない。
【００１１】
他方、特許文献３，４には、イオン注入によってシリコン基板の内部にダメージを形成し、これをゲッタサイトとして用いる技術が記載されている。しかしながら、特許文献３，４に記載された方法は、デバイス前工程におけるゲッタリングを意図しているため、デバイス後工程で導入される重金属汚染に対しては必ずしも適切とは言えない。
【００１２】
具体的に説明すると、デバイス後工程で導入される重金属はシリコンウェーハの裏面側から拡散するため、デバイス領域への到達を防止するためにはある程度深い位置にダメージ層を形成する必要がある。深い位置にイオン注入を行うためには、高エネルギー型のイオン注入装置を用いる必要があるが、高エネルギー型のイオン注入装置は出力電流が少ないため高濃度のイオンを注入するためには長時間に亘ってイオン注入を行う必要があり、量産品においては現実的でない。一方、高電流型のイオン注入装置は高濃度のイオン注入が可能であるが、飛程が短いため深い位置にイオン注入することはできない。
【００１３】
これに関し、特許文献３には１×１０１５ａｔｏｍｓ／ｃｍ２のリンをイオン注入すると記載され、特許文献４には３×１０１４ａｔｏｍｓ／ｃｍ２以上のリンをイオン注入すると記載されているが、このような高濃度のイオンを深い位置に注入することは、上述の通り現実的でない。量産品においてこのような濃度でイオン注入する場合には、高電流型のイオン注入装置を用いることが必須であり、この場合、注入深さは１μｍ以下に制限される。特に、２μｍ以上の深さに注入することは事実上不可能である。
【００１４】
但し、特許文献３，４は、デバイス前工程におけるゲッタリングを意図しているため、このようなドーズ量でイオン注入することはやむを得ないと考えられる。特許文献３，４が出願された当時のデバイス前工程では、現在のデバイス構造と比較するとウェル領域の深度やソース・ドレインの深度が大幅に深いため、１１５０℃を超えるような温度域で数時間から数十時間の熱処理が行われていたためであり、ドーズ量が少ないと高温・長時間の熱処理によってイオン注入ダメージが回復してしまい、ゲッタリング能力が失われてしまうからである。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００５−３１７７３５号公報
【特許文献２】特開２００６−４１２５８号公報
【特許文献３】特許第２７４４０２２号公報
【特許文献４】特許第２７４６４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述の通り、高いドーズ量のイオンを深い位置に注入することは、イオン注入装置の特性から見て現実的でないことから、特許文献３，４の方法をデバイス後工程で導入される重金属のゲッタリングに適用することは、たとえ効果があるにせよ現実的でない。他方、デバイス後工程で導入される重金属のゲッタリングに着目した場合、並びに、近年のデバイス前工程における温度履歴に着目した場合には、必ずしも特許文献３，４に記載された高濃度のイオン注入を行うことは必要でないと考えられる。本発明は、このような技術的知見に基づきなされたものである。
【課題を解決するための手段】
【００１７】
本発明によるシリコンウェーハは、デバイスが形成される表面から１μｍ以上１０μｍ以下の深さに形成され、ドーズ量が１×１０１３／ｃｍ２以上３×１０１４／ｃｍ２以下、好ましくは１×１０１４／ｃｍ２以下の非金属イオンが導入されてなる汚染保護層を備えることを特徴とする。
【００１８】
本発明によるシリコンウェーハの製造方法は、デバイスが形成される表面から１μｍ以上１０μｍ以下の深さに、ドーズ量が１×１０１３／ｃｍ２以上３×１０１４／ｃｍ２以下、好ましくは１×１０１４／ｃｍ２以下の非金属イオンをイオン注入することにより最大濃度ピークを形成する汚染保護層形成工程を備えることを特徴とする。
【００１９】
本発明による半導体デバイスの製造方法は、デバイスが形成されるシリコンウェーハの表面から１μｍ以上１０μｍ以下の深さに、ドーズ量が１×１０１３／ｃｍ２以上３×１０１４／ｃｍ２以下、好ましくは１×１０１４／ｃｍ２以下の非金属イオンをイオン注入することにより汚染保護層を形成する汚染保護層形成工程と、前記汚染保護層形成工程を行った後、前記表面に半導体素子を形成するデバイス前工程と、前記デバイス前工程を行った後、前記シリコンウェーハの一部を裏面側から除去することにより、前記シリコンウェーハの厚みを１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする。
【００２０】
本発明によれば、表面からある程度深い位置に低濃度の非金属イオンをイオン注入することにより汚染保護層を形成していることから、デバイス後工程でシリコンウェーハの裏面側から導入される重金属がデバイス領域に到達することがない。汚染保護層は、高温・長時間の熱処理を行うとダメージが回復してしまうが、近年のデバイス前工程は低温プロセスが主流であり、高温が加わるプロセスも短時間で終了することがほとんどであることから、熱処理によってダメージが回復することもない。また、深い位置にイオン注入するためには、高エネルギー型のイオン注入装置を用いる必要があるが、本発明ではドーズ量が少ないことから、イオン注入時間が大幅に長くなることはない。このため、量産品に対しても適用が可能である。
【００２１】
本発明において、前記非金属イオンは、ボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、炭素、窒素、酸素、フッ素、シリコン、ゲルマニウムからなる群より選ばれた１又は２以上の元素であることが好ましい。これらのイオン種を選択すれば、デバイスに悪影響を与えることなく、イオン注入により汚染保護層を形成することができ、或いは、種々の方法によりバリア層を形成することが可能となる。
【００２２】
或いは、シリコン基板の表面から２μｍ未満の深さに前記非金属イオンをイオン注入することによって汚染保護層を形成した後、前記シリコン基板の表面にエピタキシャル膜を形成しても構わない。これによれば、高電流型のイオン注入装置を用いることができるため、イオン注入に要する時間が短縮される。
【００２３】
本発明において、シリコン基板の初期酸素濃度は７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。これによれば、デバイス前工程を行う前又はデバイス前工程中における熱処理によってシリコン基板に酸素析出物が形成されることから、これがＮｉなどの重金属のゲッタリング源となる。
【発明の効果】
【００２４】
このように、本発明によるシリコンウェーハ及びその製造方法によれば、最終的なチップ厚みが１００μｍ以下に薄型化される半導体デバイスの後工程における重金属汚染を防止することが可能となる。
【００２５】
また、本発明による半導体デバイスの製造方法によれば、後工程における重金属汚染が防止された薄型の半導体デバイスを量産することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の好ましい第１の実施形態によるシリコンウェーハ１０の構造を示す略断面図である。
【図２】本発明の好ましい第２の実施形態によるシリコンウェーハ２０の構造を示す略断面図である。
【図３】シリコンウェーハ１０を用いて薄型化された半導体デバイス３０の構造を示す略断面図である。
【図４】シリコンウェーハ２０を用いて薄型化された半導体デバイス４０の構造を示す略断面図である。
【図５】薄型化された半導体デバイス３０又は４０を用いたＭＣＰ５０の構造を示す略断面図である。
【図６】半導体デバイス３０又は４０の製造方法を大まかに説明するためのフローチャートである。
【図７】第１の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ａ）を説明するためのフローチャートである。
【図８】第２の実施形態によるシリコンウェーハ２０の製造工程（ステップＳ１０ｂ）を説明するためのフローチャートである。
【図９】デバイス後工程を説明するためのフローチャートである。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２８】
図１は、本発明の好ましい第１の実施形態によるシリコンウェーハ１０の構造を示す略断面図である。
【００２９】
図１に示すように、本実施形態によるシリコンウェーハ１０は、シリコン基板１１とその表面１１ａから１μｍ以上１０μｍ以下の深さに形成されたダメージ層１１ｘによって構成されている。シリコン基板１１は、特に限定されるものではないが、ドーパント濃度に基づくシリコン基板１１の比抵抗はｐ型およびｎ型いずれも０．２Ω・ｃｍ以上、２００Ω・ｃｍ以下に調整される。シリコン基板１１の表面１１ａは、デバイス前工程においてデバイスが形成される領域である。
【００３０】
また、シリコン基板１１は、初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。これは、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３未満であるとＮｉなどの重金属のゲッタリングに必要な酸素析出物が十分に形成されないからであり、酸素濃度が２．４×１０１８ａｔｏｍｓ／ｃｍ３超でのＣＺ法による結晶引き上げは困難だからである。但し、本実施形態によるシリコンウェーハ１０は、ダメージ層１１ｘに含まれる結晶ダメージがゲッタリング源として機能することから、シリコン基板１１の初期酸素濃度は７×１０１７ａｔｏｍｓ／ｃｍ３未満であっても構わない。尚、本明細書で記載する酸素濃度は全てＡＳＴＭ Ｆ−１２１（１９７９）に規格されたフーリエ変換赤外分光光度法による測定値である。
【００３１】
シリコン基板１１の初期酸素濃度は、２．４×１０１８ａｔｏｍｓ／ｃｍ３を超えない範囲でより高濃度であることが好ましく、酸素析出促進のためシリコン基板１１内に炭素や窒素を含有させることがより好ましい。炭素の含有量としては、１×１０１６ａｔｏｍｓ／ｃｍ３以上１．２×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましく、窒素の含有量としては、１×１０１３ａｔｏｍｓ／ｃｍ３以上１×１０１４ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【００３２】
シリコン基板１１に酸素析出物を形成するための酸素析出熱処理は、デバイス前工程を行う前に行っても構わないし、デバイス前工程中における熱プロセスによって代用しても構わない。尚、酸素析出熱処理をデバイス前工程よりも前に行う場合は、後述するイオン注入よりも前に行うことが好ましい。これは、イオン注入によりダメージ層１１ｘを形成してから酸素析出熱処理を行うと、ダメージが回復し、ダメージ層１１ｘによるゲッタリング効果が失われるおそれがあるからであり、更に、理由は明確でないがイオン注入を先に施すと注入ダメージから点欠陥の吸収や放出が起こりやすくなり酸素析出核形成を遅らせる結果が出ているためである。
【００３３】
図１に示すように、ダメージ層１１ｘは、シリコン基板１１の表面１１ａ側に形成されており、ＣｕやＮｉなどの重金属のゲッタリングサイトとして機能する。すなわち、本発明の汚染保護層として機能する。
【００３４】
ダメージ層１１ｘの深さは、シリコン基板１１の表面１１ａから１μｍ以上１０μｍ以下であり、２μｍ以上５μｍ以下であることが好ましい。これは、ダメージ層１１ｘの深さが１μｍ未満であると、デバイスの空乏層がダメージ層１１ｘに達するおそれがあるからである。また、ダメージ層１１ｘの深さが１０μｍを超えると、ダメージ層１１ｘの形成が困難となるからである。このように、ダメージ層１１ｘの形成位置は比較的深いため、高エネルギー型のイオン注入装置を用いることが必要となる。
【００３５】
ダメージ層１１ｘは、デバイス層を汚染しない非金属イオン種の注入によって形成され、そのドーズ量は、１×１０１３／ｃｍ２以上３×１０１４／ｃｍ２以下とされる。これは、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２未満であるとシリコン基板１１のダメージが少なすぎるため、ＣｕやＮｉなどの重金属を十分に捕捉することができないからであり、ドーズ量が３×１０１４ａｔｏｍｓ／ｃｍ２超であると、高エネルギー型のイオン注入装置を用いたイオン注入に時間がかかりすぎるからである。特に、ダメージ層１１ｘのドーズ量は、１×１０１３／ｃｍ２以上１×１０１４／ｃｍ２以下であることが好ましい。これによればイオン注入にかかる時間が短縮されることから、量産品への適用がより好適となる。
【００３６】
ダメージ層１１ｘの形成に用いられるイオン種は、ｐ型ドーパントとして用いられるイオン種、ｎ型ドーパントとして用いられるイオン種、さらには、非ドーパントイオンから選択することができる。ｐ型ドーパントとして用いられるイオン種としては、ボロンを選択することが好ましい。さらに、非ドーパントとしては、ヘリウム、アルゴン、フッ素、酸素、窒素、炭素、シリコン又はゲルマニウムを選択することが好ましい。
【００３７】
イオン種としてボロンを選択すれば、注入ダメージおよびデバイス熱処理での転位発生だけでなく、シリコン基板１１のボロン濃度が高まることから、格子位置に導入されたボロンは負イオンとして存在することによりＣｕなどの陽イオン金属に対してゲッタリング効果も高められる。また、ｎ型ドーパントとして用いられるイオン種としては、リン、アンチモン又は砒素を選択することが好ましい。イオン種としてｎ型ドーパントを選択すれば、注入ダメージや転位発生だけでなく、ダメージ層１１ｘの領域近傍でｎ型ドーパントイオンが格子位置に導入され正イオンとして存在することにより、ボロン基板よりもＣｕイオンの固溶度が低くなることから、デバイス後工程における裏面研削、裏面研磨時におけるＣｕイオン汚染のバリアとして効果を発揮する。さらに、イオン種として非ドーパントイオンを選択した場合には、注入ダメージやデバイス熱処理により転位を発生し、これがゲッタリング源となるが、トランジスタのしきい値などに変動が生じる危険性がない。
【００３８】
図２は、本発明の好ましい第２の実施形態によるシリコンウェーハ２０の構造を示す略断面図である。
【００３９】
図２に示すように、本実施形態によるシリコンウェーハ２０は、シリコン基板２１とその表面２１ａに形成されたエピタキシャル膜２２によって構成されている。シリコン基板２１は、ボロンがドーピングされたｐ型基板であり、ボロン濃度に基づくシリコン基板２１の比抵抗は０．２Ω・ｃｍ以上２００Ω・ｃｍ以下に調整される。ｎ型基板においても比抵抗は上記同様である。また、図１に示したシリコン基板１１とは、ダメージ層２１ｘが表面２１ａから２μｍ未満の深さに形成されている点において異なる。但し、本実施形態では、デバイス領域がエピタキシャル膜２２に形成されるため、シリコン基板２１の比抵抗については、上述したシリコン基板１１の比抵抗よりも高く設定しても構わない。ダメージ層２１ｘについても、深さが異なる他は、上述したダメージ層１１ｘと基本的に同じである。本実施形態では、ダメージ層２１ｘの形成位置が浅いため、高電流型のイオン注入装置を用いることが可能である。
【００４０】
エピタキシャル膜２２はデバイス領域となる部分であり、その膜厚は１０μｍ以下とすることが好ましい。これは、エピタキシャル膜２２の膜厚を１０μｍ超に厚くすると、その分シリコン基板２１の厚さが薄くなるため、酸素析出層の残厚が薄くなる事によりゲッタリング能力が低下するとともに、エピタキシャル成長に時間がかかり、かつ膜厚増加は平坦度劣化に繋がり最先端デバイスでは対応できないからである。
【００４１】
以上が第１及び第２の実施形態によるシリコンウェーハ１０，２０の構成である。このようなシリコンウェーハ１０，２０に対しては、デバイス前工程によって表面にデバイス形成を行った後、シリコン基板１１，２１の一部を裏面側から除去することにより、厚みを１００μｍ以下とすることができる。
【００４２】
図３及び図４は、薄型化された半導体デバイス（シリコンチップ）３０，４０の構造をそれぞれ示す略断面図である。図３に示す半導体デバイス３０は、第１の実施形態によるシリコンウェーハ１０を用いて作製されたものであり、図４に示す半導体デバイス４０は、第２の実施形態によるシリコンウェーハ４０を用いて作製されたものである。いずれの半導体デバイス３０，４０も、研削やエッチングなどによってシリコン基板１１，２１の一部が裏面側から除去されているとともに、新たに露出した裏面１１ｂ，２１ｂが鏡面研磨されている。これにより、合計厚みが１００μｍ以下まで薄型化されている場合であっても、抗折強度が確保されることから、チップの割れを防止することが可能となる。
【００４３】
図５は、薄型化された半導体デバイス３０又は４０を用いたＭＣＰ７０の構造を示す略断面図である。図５に示すＭＣＰ５０は、パッケージ基板５１上に４つの半導体デバイス３０又は４０が積層された構成を有している。上下に隣接する半導体デバイス３０又は４０及びパッケージ基板５１は、接着剤５２によって固定されている。また、半導体デバイス３０又は４０とパッケージ基板５１はボンディングワイヤ５３によって接続されており、これにより、各半導体デバイス３０又は４０は、パッケージ基板５１に設けられた内部配線（図示せず）を介して外部電極５４に電気的に接続される。また、パッケージ基板５１上には、半導体デバイス３０又は４０及びボンディングワイヤ５３を保護するための封止樹脂５５が設けられている。
【００４４】
このような構成を有するＭＣＰ５０においては、１つの半導体デバイス３０又は４０の厚みが例えば２５μｍ程度まで薄型化されていることから、ＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。
【００４５】
次に、半導体デバイス３０又は４０の製造方法についてフローチャートを参照しながら説明する。
【００４６】
図６は、半導体デバイス３０又は４０の製造方法を大まかに説明するためのフローチャートである。図６に示すように、半導体デバイス３０又は４０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０ａ，Ｓ１０ｂ）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。
【００４７】
図７は、第１の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ａ）を説明するためのフローチャートである。
【００４８】
本実施形態においては、まず、シリコン基板１１を用意する（ステップＳ１１ａ）。シリコン基板１１は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットから切り出されたＣＺウェーハであり、上述の通り、比抵抗が０．２Ω・ｃｍ以上、２００Ω・ｃｍ以下であることが好ましく、初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。比抵抗については、シリコン融液に添加するボロン量やｎ型ドーパント量によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。
【００４９】
次に、シリコン基板１１に対して酸素析出熱処理を行う（ステップＳ１２ａ）。本発明において酸素析出熱処理を行うことは必須でないが、これを行うことにより酸素析出物が形成され、重金属のゲッタリング効果を高めることが可能となる。特に限定されるものではないが、酸素析出熱処理は次に説明する２通りの方法で行うことができる。
【００５０】
第１の方法においては、まず、６００℃以上９００℃以下の温度で１５分間以上４時間以下の酸素析出熱処理を行う。これにより、シリコン基板１１に含まれる酸素が析出核を形成し、これがデバイスプロセスで成長することによりゲッタリングサイトとして機能する。また、このような温度条件での熱処理ではスリップ転位などが発生しにくいことから、歩留まりの低下を抑制することが可能となる。
【００５１】
第２の方法においては、まず、シリコン基板１１に対して、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を行う。これにより、空孔がシリコン表層部に凍結される。次に、第１の熱処理に連続して、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を行ってもよい。これにより、第１の熱処理で形成された空孔を起点として酸素析出核が成長する。次に、シリコン基板１１の表面を研磨することにより、シリコン基板１１の表面に形成された窒化物を除去する。研磨量としては、０．５μｍ以上５μｍ以下とすることが好ましい。
【００５２】
このようにして酸素析出熱処理（ステップＳ１２ａ）が完了すると、次に、シリコン基板１１に対して、１×１０１３ａｔｏｍｓ／ｃｍ２以上３×１０１４ａｔｏｍｓ／ｃｍ２以下、好ましくは１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１４ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオン注入を行う（ステップＳ１３ａ）。注入エネルギーは、注入深さが１μｍ以上１０μｍ以下、好ましくは２μｍ以上５μｍ以下となるように設定する。このような深さにイオン注入するためには、高エネルギー型のイオン注入装置を用いる必要がある。これにより、シリコン基板１１には、表面１１ａから深さ１μｍ以上１０μｍ以下の領域にダメージ層１１ｘが形成される。好ましいイオン種については上述の通りである。特に図示していないがイオン注入後に酸素析出熱処理を施しても良い。但し、理由は明確でないが、イオン注入を先に施すと注入ダメージから点欠陥の吸収や放出が起こりやすくなり、酸素析出核形成を遅らせる結果が出ている。
【００５３】
以上が第１の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ａ）である。
【００５４】
図８は、第２の実施形態によるシリコンウェーハ２０の製造工程（ステップＳ１０ｂ）を説明するためのフローチャートである。
【００５５】
本実施形態においても、まずシリコン基板２１を用意し（ステップＳ１１ｂ）、好ましくは酸素析出熱処理（ステップＳ１２ｂ）を行う。これらの詳細は、図９に示したステップＳ１１ａ，Ｓ１２ａと同じであることから、重複する説明は省略する。
【００５６】
次に、シリコン基板２１に対して、注入深さが２μｍ未満となるよう、１×１０１３ａｔｏｍｓ／ｃｍ２以上３×１０１４ａｔｏｍｓ／ｃｍ２以下、好ましくは１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１４ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオン注入を行う（ステップＳ１３ｂ）。このような深さにイオン注入するためには、必ずしも高エネルギー型のイオン注入装置を用いる必要はなく、高電流型のイオン注入装置を用いることができる。これにより、シリコン基板２１の表面２１ａから深さ２μｍ以下の領域にダメージ層２１ｘが形成される。好ましいイオン種については上述の通りである。
【００５７】
そして、シリコン基板２１の表面にエピタキシャル膜２２を形成する（ステップＳ１４ｂ）。エピタキシャル膜２２の膜厚は１０μｍ以下とすることが好ましい。以上により、シリコンウェーハ２０が完成する。このように、ダメージ層２１ｘ形成のためのイオン注入は、エピタキシャル膜２２の形成前に行われることから、イオン注入によってエピタキシャル膜２２がダメージを受けることがない。また、イオン注入の前に酸素析出熱処理を行っていることから、先の理由により酸素析出核形成の抑制が少ない。しかしながら、本熱処理条件であればイオン注入を先に施しても構わない。本手法は上記に限定したものでなく、評価結果からは、ステップＳ１３ａを行った後、最終段階でステップＳ１２ａを行っても構わないし、ステップＳ１３ｂ，Ｓ１４ｂをこの順に行った後、最終段階でステップＳ１２ｂを行っても構わないことが明らかとなっている。
【００５８】
以上が第２の実施形態によるシリコンウェーハ２０の製造工程（ステップＳ１０ｂ）である。
【００５９】
以上が第１及び第２の実施形態によるシリコンウェーハ１０，２０の製造工程（ステップＳ１０ａ，Ｓ１０ｂ）である。図６に示すように、シリコンウェーハの製造工程（ステップＳ１０ａ，Ｓ１０ｂ）が終わると、次にデバイス前工程（ステップＳ２０）が行われる。デバイス前工程（ステップＳ２０）は、シリコンウェーハの表面に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。但し、デバイス前工程（ステップＳ２０）では、バッチ式熱処理炉を用いた熱処理を行う場合、１１００℃を超えない温度範囲で熱処理することが好ましく、枚葉式ランプ炉やレーザーアニーラーによる熱処理を行う場合、１１００℃を超える工程もあるがミリ秒単位の超短時間熱処理であり、通常のＲＴＰプロセスでも数秒から数分間の短時間熱処理で構成され、その昇降温速度もバッチ式炉に比べると非常に速いためにイオン注入時のダメージが消滅することはない。
【００６０】
図９は、デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【００６１】
図９に示すように、デバイス後工程においては、まずシリコンウェーハ１０，２０の裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１，２１の一部を裏面側から粗研削することにより行い、これにより、シリコンウェーハ１０，２０の厚みを１００μｍ以下に薄型化する。尚、本工程は、研削に限らず、ウェットエッチングやドライエッチングなどによって行うことも可能である。
【００６２】
次に、研削されたシリコン基板１１，２１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。
【００６３】
次に、シリコンウェーハ１０，２０をダイシングすることにより、チップごとに個片化する（ステップＳ３３）。これにより、個片化されたチップ（半導体デバイス３０，４０）が完成する。
【００６４】
その後は、個片化された半導体デバイス３０，４０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰ５０が完成する（ステップＳ３４）。
【００６５】
このようなデバイス後工程（ステップＳ３０）では、特に裏面研削工程（ステップＳ３１）や裏面研磨工程（ステップＳ３２）などにおいて、シリコン基板１１，２１にＣｕやＮｉなどの重金属が混入することがあるが、本実施形態によるシリコンウェーハ１０，２０は、シリコン基板１１，２１に汚染保護層となるダメージ層１１ｘ，２１ｘが設けられていることから、ＣｕやＮｉなどの重金属がデバイス領域に到達することがなくなる。
【００６６】
以上説明したように、本実施形態によれば、シリコン基板に汚染保護層となるダメージ層が設けられていることから、最終的なチップ厚みが１００μｍ以下に薄型化され、且つ、裏面が鏡面研磨された場合であっても、ゲッタリング能力と機械的強度を確保することが可能となる。しかも、ダメージ層を形成するために、高濃度不純物をシリコン基板の深い位置まで注入する必要がないことから、量産品への適用も好適である。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【実施例】
【００６８】
［比較例１］
直径１００ｍｍ、厚み５２５μｍ、初期酸素濃度が１．１×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを複数作製した。
【００６９】
［比較例２］
比較例１のサンプルを１枚用い、その表面にシリコンエピタキシャル成長を行った。条件としては、ジボランガスをトリクロロシランガスと同時に流すことにより、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。
【００７０】
［実施例１］
比較例１のサンプルを４枚用い、高エネルギー型のイオン注入装置を用いて基板の表面側からボロンをイオンした。注入エネルギーとしては、濃度のピークが表面から３μｍの深さとなるよう調整した。ドーズ量は、各サンプルについて１×１０１３ａｔｏｍｓ／ｃｍ２、５×１０１３ａｔｏｍｓ／ｃｍ２、９×１０１３ａｔｏｍｓ／ｃｍ２、３×１０１４ａｔｏｍｓ／ｃｍ２に設定した。
【００７１】
［比較例３］
比較例１のサンプルを１枚用い、ドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２に設定した他は、実施例１と同様の条件で比較例３のサンプルを作製した。
【００７２】
［実施例２］
比較例１のサンプルを４枚用い、高電流型のイオン注入装置を用いて基板の表面側からイオン注入を行った。イオン種としては、各サンプルについて窒素、炭素、酸素、リン、アンチモン、シリコン、アルゴン、フッ素を選択した。注入エネルギーとしては、濃度のピークが表面から０．４μｍ以下の深さとなるよう調整した。ドーズ量は７．５×１０１３ａｔｏｍｓ／ｃｍ２に設定した。
次に、イオン注入した基板の表面にシリコンエピタキシャル成長を行った。条件としては、ジボランガスとトリクロロシランガスを用いることにより、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。
【００７３】
［実施例３］
直径１００ｍｍ、厚み５２５μｍ、初期酸素濃度が１．３×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が２００ｍΩ・ｃｍ〜２５０ｍΩ・ｃｍに調整された高濃度ボロンドープのＣＺウェーハを複数作製した。高電流型のイオン注入装置を用いて基板の表面側からイオン注入を行った。各サンプルについてボロン、シリコンあるいはアルゴンを選択した。注入エネルギーとしては、濃度のピークが表面から０．３μｍ以下の深さとなるよう調整した。ドーズ量は７．５×１０１３ａｔｏｍｓ／ｃｍ２に設定した。
次に、イオン注入した基板の表面にシリコンエピタキシャル成長を行った。条件としては、ジボランガスとトリクロロシランガスを用いることにより、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。
【００７４】
［評価１］
全てのサンプルに対して、デバイス前工程における低温プロセスを模した熱処理を施した後、表面にバックグラインドテープを貼り付け裏面側から研削を行うことにより、最終厚みを１００μｍとした。次に、２０ｐｐｂのＣｕを添加したスラリーにて研削面を３μｍ研磨した。
得られたサンプルは、３０日間放置した後に全反射蛍光Ｘ線評価にて表面に拡散してきたＣｕ濃度を測定した。
その結果、比較例１、２では表面に１．２×１０１１ａｔｏｍｓ／ｃｍ２のＣｕが検出された。これに対し、実施例１〜３及び比較例３のサンプルでは表面のＣｕ濃度は１．０×１０１０ａｔｏｍｓ／ｃｍ２以下である事が確認できた。
しかしながら、比較例３のサンプルは、実施例１のサンプルと比較して注入時間が２．５倍から１００倍も要しており、量産品への適用は現実的でないと考えられる。
【００７５】
［評価２］
全てのサンプル全てに表面濃度で１×１０１２ａｔｏｍｓ／ｃｍ２のＮｉ汚染を行い、１０００℃、３０分間の熱処理を行った。その後、選択エッチング（Wright Etching）を行い、表面欠陥観察を行った。結果、イオン注入したサンプルではＮｉ起因の表面欠陥は観察されなかったが、注入していないサンプル表面には欠陥が多発していた。
【符号の説明】
【００７６】
１０，２０    シリコンウェーハ
１１，２１    シリコン基板
１１ａ，２１ａ    シリコン基板の表面
１１ｂ，２１ｂ    シリコン基板の裏面
１１ｘ，２１ｘ      ダメージ層
２２    エピタキシャル膜
３０，４０    半導体デバイス
５０      ＭＣＰ
５１      パッケージ基板
５２      接着剤
５３      ボンディングワイヤ
５４      外部電極
５５      封止樹脂
【図１】
2010287855.tif 000003
【図２】
2010287855.tif 000004
【図３】
2010287855.tif 000005
【図４】
2010287855.tif 000006
【図５】
2010287855.tif 000007
【図６】
2010287855.tif 000008
【図７】
2010287855.tif 000009
【図８】
2010287855.tif 000010
【図９】
2010287855.tif 000011