(57)【要約】【課題】ＩＣチップ間のシリアルデータ伝送を正確に行うＩＣテスタを実現することを目的にする。【解決手段】本発明は、被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、シリアルデータ伝送の開始信号を出力すると共に、開始信号から所望時間経過後、シリアルデータ伝送を行う第１のＩＣチップと、この第１のＩＣチップの開始信号を受けて、シリアルデータを受信する第２のＩＣチップとを備えたことを特徴とする装置である。【選択図】図１
2010002316.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象を試験するＩＣテスタにおいて、
シリアルデータ伝送の開始信号を出力すると共に、開始信号から所望時間経過後、シリアルデータ伝送を行う第１のＩＣチップと、
この第１のＩＣチップの開始信号を受けて、シリアルデータを受信する第２のＩＣチップと
を備えたことを特徴とするＩＣテスタ。
【請求項２】
第１のＩＣチップは、
第１、第２のＩＣチップ間の開始信号の伝送時間からシリアルデータの伝送時間の差分以上に設定される待ち時間値を出力する待ち時間生成回路と、
開始信号を出力する開始信号生成回路と、
この開始信号生成回路が出力する開始信号を入力し、前記待ち時間生成回路が出力する待ち時間値の時間経過後に、第２のＩＣチップにシリアルデータを送信するシリアルデータ送信回路と
を有することを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
第１のＩＣチップは、
開始信号を出力する開始信号生成回路と、
この開始信号生成回路の開始信号を入力し、第１、第２のＩＣチップ間の開始信号の伝送時間からシリアルデータの伝送時間の差分以上に設定される遅延量に開始信号を遅延させる遅延回路と、
この遅延回路の出力を入力し、第２のＩＣチップにシリアルデータを送信するシリアルデータ送信回路と
を有することを特徴とする請求項１記載のＩＣテスタ。
【請求項４】
第１、第２のＩＣチップは、テストヘッドのプリント基板に搭載されることを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象を試験するＩＣテスタに関し、ＩＣチップ間のシリアルデータ伝送を正確に行うＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、下記特許文献１に示されるように、被試験対象の試験を行うもので、テストヘッドと呼ばれる筐体内に多数のプリント基板が搭載される。このプリント基板は、多数のＩＣチップが搭載され、更なるＩＣチップの高集積化に伴い、ＩＣチップ間の配線も多くなり、複雑になってきた。そこで、パラレル配線のものを、シリアルデータ伝送にして、配線数の減少を図ることが考えられる。しかし、プリント基板へ多数のＩＣチップの配置が優先され、ＩＣチップ間の配線へ考慮がなされず、シリアルデータの開始信号とシリアルデータ伝送のタイミングが合わず、シリアルデータが正確に伝送できないという問題点があった。
【０００３】
【特許文献１】特開平１０−３１１８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、ＩＣチップ間のシリアルデータ伝送を正確に行うＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００５】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験するＩＣテスタにおいて、
シリアルデータ伝送の開始信号を出力すると共に、開始信号から所望時間経過後、シリアルデータ伝送を行う第１のＩＣチップと、
この第１のＩＣチップの開始信号を受けて、シリアルデータを受信する第２のＩＣチップと
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
第１のＩＣチップは、
第１、第２のＩＣチップ間の開始信号の伝送時間からシリアルデータの伝送時間の差分以上に設定される待ち時間値を出力する待ち時間生成回路と、
開始信号を出力する開始信号生成回路と、
この開始信号生成回路が出力する開始信号を入力し、前記待ち時間生成回路が出力する待ち時間値の時間経過後に、第２のＩＣチップにシリアルデータを送信するシリアルデータ送信回路と
を有することを特徴とするものである。
請求項３記載の発明は、請求項１記載の発明であって、
第１のＩＣチップは、
開始信号を出力する開始信号生成回路と、
この開始信号生成回路の開始信号を入力し、第１、第２のＩＣチップ間の開始信号の伝送時間からシリアルデータの伝送時間の差分以上に設定される遅延量に開始信号を遅延させる遅延回路と、
この遅延回路の出力を入力し、第２のＩＣチップにシリアルデータを送信するシリアルデータ送信回路と
を有することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
第１、第２のＩＣチップは、テストヘッドのプリント基板に搭載されることを特徴とするものである。
【発明の効果】
【０００６】
本発明によれば以下のような効果がある。
第１のＩＣチップが、シリアルデータ伝送の開始信号を出力すると共に、開始信号から所望時間経過後、シリアルデータ伝送を行うので、第２のＩＣチップに開始信号が到達後に、シリアルデータを送信でき、正確なデータ送信を行うことができる。
【発明を実施するための最良の形態】
【０００７】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【０００８】
図１において、第１のＩＣチップ１は、図示しないテストヘッドのプリント基板に搭載され、シリアルデータ伝送の開始信号を出力すると共に、開始信号から所望時間経過後、シリアルデータ伝送を行う。そして、第１のＩＣチップ１は、タイミングメモリ１１、待ち時間生成回路１２、開始信号生成回路１３、シリアルデータ送信回路１４等を有する。タイミングメモリ１１は、タイミングデータを格納する。待ち時間生成回路１２は、待ち時間値を出力する。開始信号生成回路１３は、開始信号を出力する。シリアルデータ送信回路１４は、開始信号生成回路１３が出力する開始信号を入力し、待ち時間生成回路１２が出力する待ち時間値の時間経過後に、タイミングメモリ１１のタイミングデータをシリアルデータに変換して、シリアルデータを送信する。
【０００９】
第２のＩＣチップ２は、第１のＩＣチップ１が搭載されるプリント基板に搭載され、第１のＩＣチップ１に、配線Ｌ１、Ｌ２を介して、電気的に接続し、第１のＩＣチップ１の開始信号を受けて、シリアルデータを受信する。そして、第２のＩＣチップ２は、シリアルデータ受信回路２１、信号生成回路２２等を有する。シリアルデータ受信回路２１は、配線Ｌ１を介して、開始信号生成回路１３からの開始信号を入力して、配線Ｌ２を介してシリアルデータ送信回路１４からのシリアルデータを受信し、パラレルデータに変換する。エッジ信号生成回路２２は、シリアルデータ受信回路２１からタイミングデータを受け取り、エッジ信号を図示しないフォーマッタに出力する。
【００１０】
このような装置の動作を以下に説明する。待ち時間生成回路１２は、配線Ｌ２の伝達時間から配線Ｌ１の伝達時間を引いた分の遅延時間以上の待ち時間値が設定される。開始信号生成回路１３が、開始信号をシリアルデータ送信回路１４に送信すると共に、配線Ｌ１を介して、シリアルデータ受信回路２１に出力する。シリアルデータ送信回路１４は、開始信号が入力されると、待ち時間生成回路１２が出力する待ち時間値の時間経過後に、タイミングメモリ１１のタイミングデータをシリアルデータに変換したデータを、配線Ｌ２を介して、シリアルデータ受信回路２１に出力する。そして、シリアルデータ受信回路２１は、開始信号を入力して、シリアルデータの受信を開始し、パラレルデータに変換して、エッジ信号生成回路２２に出力する。エッジ信号生成回路２２は、タイミングデータにより、エッジ信号を生成し、フォーマッタに出力し、フォーマッタから図示しない被試験対象に対して、試験信号が与えられる。
【００１１】
このように、シリアルデータ送信回路１４が、開始信号を受けて、待ち時間生成回路１２の待ち時間値分待ってから、シリアルデータを送信するので、シリアルデータ受信回路２１に開始信号が到達後に、シリアルデータを送信でき、正確なデータ送信を行うことができる。従って、配線Ｌ１，Ｌ２の伝達時間を気にせずに、ＩＣチップ１，２をテストヘッドのプリント基板に配置することができ、伝送速度が要求されるデータを確実に伝送できる。
【００１２】
次に、他の実施例を、図２を用いて説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００１３】
図２において、遅延回路１５，１６は、ＩＣチップ１に設けられる共に、開始信号生成回路１３からの開始信号を、設定される遅延量（所望時間）分遅延させる。遅延回路１５は、配線Ｌ１を介して、シリアルデータ受信回路２１に出力する。シリアルデータ送信回路１７は、待ち時間生成回路１２、シリアルデータ送信回路１４の代わりに設けられ、遅延回路１６からの信号を入力し、タイミングメモリ１１のタイミングデータをシリアルデータに変換して、シリアルデータをシリアルデータ受信回路２１に送信する。
【００１４】
このような装置の動作を以下に説明する。配線Ｌ１，Ｌ２の伝送時間が配線Ｌ２の方が遅い場合に、遅延回路１５により、配線Ｌ１，Ｌ２の伝送時間差分の遅延をさせるように設定され、遅延回路１６の遅延量は”０”に設定される。また、配線Ｌ１，Ｌ２の伝送時間が配線Ｌ１の方が遅い場合に、遅延回路１６により、配線Ｌ１，Ｌ２の伝送時間差分の遅延をさせるように遅延させるように設定され、遅延回路１５の遅延量は”０”に設定される。
【００１５】
そして、開始信号生成回路１３が、開始信号を遅延回路１５，１６に送信し、遅延回路１５、配線Ｌ１を介して、シリアルデータ受信回路２１に出力する。シリアルデータ送信回路１７は、遅延回路１６からの信号により、タイミングメモリ１１のタイミングデータをシリアルデータに変換して、シリアルデータをシリアルデータ受信回路２１に送信する。そして、シリアルデータ受信回路２１は、遅延回路１５からの信号を入力して、シリアルデータの受信を開始し、パラレルデータに変換して、エッジ信号生成回路２２に出力する。エッジ信号生成回路２２は、タイミングデータにより、エッジ信号を生成し、フォーマッタに出力し、フォーマッタから図示しない被試験対象に対して、試験信号が与えられる。
【００１６】
このように、遅延回路１５，１６により、配線Ｌ１，Ｌ２の伝送時間に合わせて、開始信号をシリアルデータ受信回路２１、シリアルデータ送信回路１７に与えることができる。
【００１７】
なお、本発明はこれに限定されるものではなく、シリアルデータ送信回路１４，１７にパリティを付けて、シリアルデータ受信回路２１がパリティチェックを行う構成でもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例を示した構成図である。
【図２】本発明の他の実施例を示した構成図である。
【符号の説明】
【００１９】
１  第１のＩＣチップ
１２  待ち時間生成回路
１３  開始信号生成回路
１４，１７  シリアルデータ送信回路
１５，１６  遅延回路
２  第２のＩＣチップ
【図１】
2010002316.tif 000003
【図２】
2010002316.tif 000004