(57)【要約】【課題】より高温の活性化ＦＬＡを行ってもウェハが割れることなく、ＳＤエクステンション抵抗を下げることができる半導体装置の製造方法を提供する。【解決手段】ウェハをウェハ表面温度１１００℃以上に０．１〜１０ミリ秒で加熱するための高強度のフラッシュランプアニールを照射する際、その直前のウェハ表面温度を８００〜１０００℃と高温にする。ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。この手法により、アモルファス層を形成していないウェハ表面を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合が形成できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
シリコン酸化膜よりも比誘電率の高いゲート絶縁膜上にメタルゲートを備えたトランジスタを不純物活性化熱処理する半導体装置の製造方法において、
前記不純物活性化熱処理として、低出力波形と高出力波形を組み合わせたフラッシュランプアニールまたはレーザーアニールによって、ウェハ表面温度を８００〜１０００℃に５〜５０ミリ秒で加熱する第一の熱処理と、ウェハ表面温度１１００℃以上に０．1〜１０ミリ秒で加熱する第二の熱処理と、を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物活性化熱処理をＳＤエクステンション注入後に行い、
この不純物活性化熱処理後にサイドウォールの形成およびソース・ドレイン領域の形成を行い、
このサイドウォールの形成およびＤｅｅｐ  ＳＤの形成後にウェハ表面温度１０００℃以上の熱処理時間が０．１〜１０ミリ秒のフラッシュランプアニールまたはレーザーアニールを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
ＳＤエクステンション注入後にウェハ表面温度１０００℃以上の熱処理時間が０．１〜１０ミリ秒のフラッシュランプアニールまたはレーザーアニールを行い、
このフラッシュランプアニールまたは前記レーザーアニール後にサイドウォールの形成およびソース・ドレイン領域の形成を行い、
このサイドウォールの形成およびソース・ドレイン領域の形成後に前記不純物活性化熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記メタルゲート電極の原料が、Ｔａ，ＴａＳｉｘ，ＴａＣｘ，Ｔｉ，ＴｉＳｉｘ，ＴｉＣｘ，Ｈｆ，ＨｆＳｉｘ，ＨｆＣｘ，Ｍｏ，ＭｏＳｉｘ，ＭｏＣｘ，ＴａＮｘ，Ｗ，ＷＳｉｘ，ＷＣｘ，Ｚｒ，ＺｒＳｉｘ，ＺｒＣｘ、または、その窒化物からなる群より選択された，少なくとも一種の導電体材料からなることを特徴とする請求項１ないし３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
誘電率膜が、ＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＡｌＯｘ，ＺｒＯ２，ＺｒＳｉＯｘ，ＺｒＡｌＯｘ，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＭｇＯ２，Ａｌ２Ｏ３、または、その窒化物からなる群より選択された，少なくとも一種の誘電体材料からなることを特徴とする請求項１ないし４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するもので、特にシリコン酸化膜よりも比誘電率の高いゲート絶縁膜上にメタルゲートを備えたメタル／高誘電率絶縁膜トランジスタを不純物活性化熱処理する方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、そのＳＤ（ソースドレイン）エクステンション部にはより浅く、より低抵抗な接合（拡散層）が要求されている。浅く低抵抗な接合の形成には、高温かつ短時間の熱処理が必要であり、従来から用いられているスパイクアニール（ｓＲＴＡ）ではその要求を満たせなくなってきている。
【０００３】
スパイクアニールとはランプ光を使った熱処理技術であり、ピーク温度での滞在時間はほぼ０秒であるが、ウェハ温度は、例えば、ピーク温度−５０℃以上に１秒間保たれる熱処理技術である。
【０００４】
そこで、ｓＲＴＡの次世代技術として、フラッシュランプアニール（以降、ＦＬＡ：Flash Lamp Anneal）やレーザーアニール（以降、ＬＡ：Laser Anneal）等、ミリ秒オーダーでシリコンウェハ表面を１１００℃以上に加熱する技術が期待されている。
【０００５】
現在、上述のようなミリ秒オーダーのアニール技術として各種の提案がある（例えば、特許文献１、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−００５３５７号公報
【非特許文献】
【０００７】
【非特許文献１】T. Yamamoto et al.，VLSI Symp. Tech.，p 122，2007
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、これらミリ秒アニールは熱処理時間が短すぎるため、イオン注入の際に生じる欠陥（特にｐＦＥＴのＳＤエクステンション形成に用いられるアモルファス層）が回復しきれないという課題がある。
【０００９】
欠陥回復促進のため、ＦＬＡとｓＲＴＡを組み合わせたプロセス等が報告されているが、浅接合の限界がｓＲＴＡで定義されてしまうという欠点をもつ。一方、ｐＦＥＴにアモルファス層を形成しない場合、その活性化率が低下しまうという欠点を持つ。
【００１０】
近年、ｐＦＥＴのＳＤエクステンション不純物を注入する前に、そのシリコン表面をアモルファス化する技術が用いられている。これは、チャネリング防止のため、シリコンやそれよりも原子量の大きい不純物（Ｇｅ等）シリコン表面にイオン注入する技術であり、同時に表面層での吸収係数を増加させる効果を有する。
【００１１】
しかしながらこの技術は、ミリ秒アニールの効果とトレードオフの関係を持つ。シリコン表面にアモルファス層があることにより、活性化率が上がると報告されている一方で、多くの結晶欠陥がシリコン中に残留してしまうため、通常のミリ秒アニールだけではその欠陥回復ができず接合リーク電流などの問題を引き起こす可能性が高かった。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、シリコン酸化膜よりも高誘電率のゲート絶縁膜上にメタルゲートを備えたメタル／高誘電率絶縁膜トランジスタを不純物活性化熱処理する半導体装置の製造方法において、不純物活性化熱処理としてｐＦＥＴのＳＤエクステンション部シリコンをアモルファス化せずに高活性化する変化が波形・エネルギーにつけられているＦＬＡまたはＬＡをウェハ表面温度１１００℃以上に熱処理時間０．１〜１０ミリ秒で行う。
【００１３】
本発明の半導体装置の製造方法では、ウェハを１１００℃以上に０．１〜１０ミリ秒で加熱するための高強度のＦＬＡを行う際、その直前のウェハ表面温度を瞬間的に８００〜１０００℃と高温にする。ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。
【００１４】
なお、本発明の製造方法は、複数の製造工程を順番に記載してあるが、その記載の順番は複数の製造工程を実行する順番を限定するものではない。このため、本発明の製造方法を実施するときには、その複数の製造工程の順番は内容的に支障しない範囲で変更することができる。
【００１５】
さらに、本発明の製造方法は、複数の製造工程が個々に相違するタイミングで実行されることに限定されない。このため、ある製造工程の実行中に他の製造工程が発生すること、ある製造工程の実行タイミングと他の製造工程の実行タイミングとの一部ないし全部が重複していること、等でもよい。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法では、ウェハ表面温度１１００℃以上に０．１〜１０ミリ秒で加熱するための高強度のＦＬＡを行う際、その直前のウェハ表面温度を瞬間的に８００〜１０００℃と高温にする。ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。この手法により、アモルファス層を形成していない半導体表面を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合（拡散層）が形成できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態の半導体装置の製造方法の第一工程を示す模式的な縦断正面図である。
【図２】第二工程を示す模式的な縦断正面図である。
【図３】第三工程を示す模式的な縦断正面図である。
【図４】第四工程を示す模式的な縦断正面図である。
【図５】第五工程を示す模式的な縦断正面図である。
【図６】第六工程を示す模式的な縦断正面図である。
【図７】本発明の実施の形態を説明する図であり、ＦＬＡで予備加熱し、続けて高温のＦＬＡを行った時のパワープロファイル（ランプに供給されるパワーと時間の関係）とシミュレーションで求めたウェハ表面温度の関係を示す図である。
【図８】シリコンウェハ表面に予め形成したアモルファス層が有る場合と無い場合のシート抵抗を比較した図である。
【図９】アモルファス層の有無によるｎＦＥＴの接合リーク電流を示す特性図である。
【図１０】一の変形例の第五工程を示す模式的な縦断正面図である。
【図１１】一の変形例の第六工程を示す模式的な縦断正面図である。
【図１２】一の変形例の第七工程を示す模式的な縦断正面図である。
【図１３】他の変形例の第五工程を示す模式的な縦断正面図である。
【図１４】他の変形例の第六工程を示す模式的な縦断正面図である。
【図１５】他の変形例の第七工程を示す模式的な縦断正面図である。
【発明を実施するための形態】
【００１８】
本発明の半導体装置の製造方法の実施の一形態を図１ないし図９を参照して以下に説明する。本実施の形態の半導体装置の製造方法では、シリコン酸化膜よりも比誘電率の高いゲート絶縁膜上にメタルゲートを備えたメタル／高誘電率絶縁膜トランジスタを製造する半導体装置の製造方法において、不純物活性化熱処理としてｐＦＥＴのＳＤエクステンション部シリコンをアモルファス化せずに高活性化する変化が波形・エネルギーにつけられているＦＬＡまたはＬＡを１１００℃以上で０．１〜１０ミリ秒以下で行う。
【００１９】
より詳細には、図１に示すように、素子分離領域２で隔てられた半導体基板1内に形成されたｎ型ウェル２２、ｐ型ウェル２１上に、例えば、シリコン酸化膜を界面層として高誘電率絶縁膜であるＨｆＳｉＯ膜３を蒸着し、窒素雰囲気での高温処理を行うことでＨｆＳｉＯＮ膜を形成する。
【００２０】
この際の誘電率膜は、所定の絶縁膜（ＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＡｌＯｘ，ＺｒＯ２，ＺｒＳｉＯｘ，ＺｒＡｌＯｘ，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＭｇＯ２，Ａｌ２Ｏ３もしくは、その何れかの窒化物）の何れでもよい。
【００２１】
ここでＨｆＳｉＯｘは、ＨｆＯ２とＳｉＯ２が固溶した状態であり、全率固溶できるので、目的に応じて固溶させる比率は制御され、Ｈｆ＋ＳｉとＯの比は２前後であれば後続の熱処理によって（Ｈｆ＋Ｓｉ）／Ｏは２に近い値が実現できる。
【００２２】
ＨｆＡｌＯｘは、ＨｆＯ２とＡｌ２Ｏ3が固溶した状態であり、後続の熱処理によってＨｆＯ２とＡｌ２Ｏ3が目的とした固溶比率に制御される。ＺｒＳｉＯｘ、ＺｒＡｌＯｘも同様である。
【００２３】
つぎに、ｎＭＯＳ，ｐＭＯＳそれぞれにほぼ相応しい閾値をもつメタルゲートを形成する。例えば、図２に示すように、メタルゲートとして、ＴａＳｉＮ４，ＴｉＮ５を、それぞれ形成する。
【００２４】
この際のメタル材料は、所定のメタル（Ｔａ，ＴａＳｉｘ，ＴａＣｘ，Ｔｉ，ＴｉＳｉｘ，ＴｉＣｘ，Ｈｆ，ＨｆＳｉｘ，ＨｆＣｘ，Ｍｏ，ＭｏＳｉｘ，ＭｏＣｘ，ＴａＮｘ，Ｗ，ＷＳｉｘ，ＷＣｘ，Ｚｒ，ＺｒＳｉｘ，ＺｒＣｘ）の何れでもよい。つぎに、ゲートスタックを形成後(図示せず)、ゲートのパターニング（図３）を行う。
【００２５】
組成は目的に応じて変更しうるが、安定相（ＴａＳｉ２，ＴａＣ，ＴｉＳｉ２，ＴｉＣ，ＨｆＳｉ，ＨｆＣ，ＭｏＳｉｘ２，ＭｏＣ，ＴａＮ，ＷＳｉ２，ＷＣ，ＺｒＳｉ，ＺｒＣ）を通常は用いる。
【００２６】
つぎに、ｐＦＥＴ／ｎＦＥＴそれぞれにＳＤエクステンション注入およびポケット注入を行う。例えば、図４に示すように、ｎＦＥＴのＳＤエクステンション領域６にはＡｓを、ｐＦＥＴのＳＤエクステンション領域７には、ボロンを低エネルギー化でイオン注入する。その際、ＧｅやＳｉ等の注入を行うことなく、ＳＤエクステンション領域にアモルファス層を形成しない。
【００２７】
つぎに、サイドウォール８の形成とＤｅｅｐ  ＳＤイオン注入によりソース・ドレイン領域９を形成する（図５）。不純物活性化は低出力の波形と高出力の波形を組み合わせたＦＬＡを用いて行う（図６）。
【００２８】
その波形とシミュレーションによる温度プロファイルを図７に示す。図７はＦＬＡで予備加熱した時のパワープロファイル（ＦＬＡ波形）とシミュレーションで求めたウェハ表面温度の関係を示している。
【００２９】
予備加熱時に徐々にウェハ表面温度が上昇し、活性化のためのＦＬＡを行う直前は、ウェハ表面温度は〜９００℃に上昇しているというシミュレーション結果が得られている。活性化用のＦＬＡ（１１００℃以上、エネルギー供給時間は２ｍｓ）の前に、ウェハ予備加熱用のＦＬＡ（エネルギー供給時間は１０ｍｓ）を行った。
【００３０】
図８はシリコンウェハにプリアモルファス層が有る場合と無い場合それぞれで、ボロンを０．５ｋｅＶ  １０１５ｃｍ−２で注入した後、ＦＬＡで活性化を行った際のｐ＋拡散層のシート抵抗（Ｒｓ）を示す。
【００３１】
アモルファス層無しの場合、プリアニール温度をより高温にすることで、シート抵抗は低下することが分かる。図８の横軸は、スタティックなステージ温度を示している。黒丸印（●）と黒四角印（■）はステージ温度を変えて、活性化用のＦＬＡを行った結果で、アモルファス層有り１２の場合には若干非晶質層が回復して、熱吸収が減っていると考えられる。一方、アモルファス層無し１１の場合は、温度が上がることで光の吸収が増えて、加熱温度が上がった効果が見えていると思われる。
【００３２】
ウェハ表面の（シミュレーション）温度が１１００℃を超える高強度ＦＬＡのエネルギー照射時間は１ｍｓ以下で、照射前のウェハ温度はそれぞれ５００，５５０，６００℃である。プリアモルファス層を形成した場合、Ｒｓはウェハ温度の上昇に伴い増加する。
【００３３】
これは、ウェハ温度の増加に伴い、高強度フラッシュランプ照射前にアモルファス層が結晶回復してしまうため、効果的な活性化が成されない為である。一方、アモルファス層を形成しない場合、Ｒｓはウェハの温度増加に伴い減少する。
【００３４】
アモルファス層が無い場合は、Ｒｓは純粋に高強度フラッシュランプ照射時の到達温度（照射前の温度が高温だと、到達温度も高温になる）に依存するためである。しかし、たとえウェハ温度６００℃におけるフラッシュ照射でも、アモルファス層を形成した場合に比べ、Ｒｓは低下しない。
【００３５】
更なるウェハ温度の増加により、更なるＲｓ低下が期待できるが、一般的なＦＬＡ照射前のプリアニールは１秒以上の熱処理であるため、その時間での不純物の拡散が危惧される。
【００３６】
そこで、図７に示すように、高出力のＦＬＡの前に５〜５０ミリ秒程度の低出力フラッシュでウェハ表面温度を昇温することにより、不純物の拡散を防ぎつつ、高活性化を行った。（アモルファス層の形成は無し。）この水準は、図８において、参照番号１３で示されている。
【００３７】
この予備加熱ＦＬＡを行った後に高出力ＦＬＡを行うことにより、図８に１３で参照されている白丸印（○）で示すように従来のＦＬＡを用いてアモルファス層有り・無しそれぞれで形成されたＳＤエクステンションよりも、低抵抗な接合を形成することができる。この場合のステージ温度は５００℃である。
【００３８】
また、図９はアモルファス層の有無によるｎＦＥＴの接合リーク電流を示す。ｐＦＥＴのＳＤエクステンション形成時にアモルファス層を形成した場合１４に較べて、アモルファス層を形成しない１５の場合には、図９に示すように、デバイスの接合リーク電流を一桁近く低下させることができる。
【００３９】
上述のように本実施の形態の半導体装置の製造方法では、シリコンウェハである半導体基板１をウェハ表面温度１１００℃以上に０．１〜１０ミリ秒以下で加熱するための高強度のＦＬＡを行う際、その直前のウェハ表面温度を８００〜１０００℃と高温にする。
【００４０】
ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。このような温度プロファイルでのＦＬＡが行える結果、活性化用ＦＬＡ時の急激な熱ストレスが緩和される。
【００４１】
そのため、より高温の活性化ＦＬＡを行ってもウェハが割れることなく、ＳＤエクステンション抵抗を著しく下げることができる。この手法により、アモルファス層を形成していない表面の半導体層を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合（拡散層）が形成できる。
【００４２】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では、図４に示すように、ｎＦＥＴのＳＤエクステンション領域６にＡｓを、ｐＦＥＴのＳＤエクステンション領域７に単原子ボロンを低エネルギー化でイオン注入するとき、ＧｅやＳｉ等の注入によってＳＤエクステンション領域表面をアモルファス化せず、図５に示すように、サイドウォール８の形成とＤｅｅｐ  ＳＤイオン注入によりソース・ドレイン領域９を形成し、図６に示すように、不純物活性化を低出力の波形と高出力の波形を組み合わせたＦＬＡを用いて行うことを例示した。
【００４３】
しかし、図１０に示すように、ｐＦＥＴ／ｎＦＥＴそれぞれにＳＤエクステンション注入およびポケット注入を行ってから、低出力の波形と高出力の波形を組み合わせたＦＬＡを行ってもよい。
【００４４】
この場合、図１１に示すように、つぎに、サイドウォール８形成とＤｅｅｐ  ＳＤイオン注入によりソース・ドレイン領域９を形成する。そして、図１２に示すように、不純物活性化はウェハ表面温度１０００℃を越える時間が０．１〜１０ミリ秒の、従来のフラッシュランプで行ってもよい。
【００４５】
一方、図１３ないし図１５の工程フローに示すように、上述の手法の、低出力の波形と高出力の波形を組み合わせたＦＬＡの工程と、従来のＦＬＡの工程とを、入れ替えた構成とすることもできる。
【００４６】
このように、低出力の波形と高出力の波形を組み合わせたＦＬＡと、従来技術のミリ秒アニールを組み合わせても、１）ＦＬＡは不純物拡散を殆ど生じない点と、２）低出力・高出力の組合せＦＬＡは非アモルファスシリコン表面も効率的に活性化できる点から、同様の効果が得られる。また、本発明を適用することによって、ウェハ表面全体を高温にするＦＬＡで生じる、ウェハ割れと高活性化の両立が困難という問題を解消することができる。
【００４７】
なお、図１乃至図１５を参照した説明においては、低出力の波形と高出力の波形を組み合わせたＦＬＡについて例示したが、低出力の波形と高出力の波形を組み合わせたＬＡを使用した場合においても、同様の効果が得られる。
【００４８】
また、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００４９】
１：半導体基板
２：素子分離領域
３：ＳｉＯ２／ＨｆＳｉＯ（誘電率膜）
４：ＴａＳｉＮ（メタル材料）
５：ＴｉＮ（メタル材料）
６：ｎＦＥＴＳＤエクステンション領域（Ａｓ）
７：プリアモルファス層を形成しないｐＦＥＴのＳＤエクステンション領域（Ｂ）
８：サイドウォール
９：ソース・ドレイン領域
１１：半導体表面にアモルファス層を形成した場合
１２：半導体表面にアモルファス層を形成しない場合
１３：アモルファス層を形成せずに本発明のＦＬＡを行った場合
１４：半導体表面にアモルファス層を形成した場合
１５：半導体表面にアモルファス層を形成しない場合
２１：ｐ型ウェル
２２：ｎ型ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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