(57)【要約】【課題】ループインダクタンスを減らした半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法を提供することにある。【解決手段】端子板４０は、接地（ＧＮＤ）導体４１と、電源（ＶＤＤ）導体４２と、信号線導体４３と、絶縁体４５とを備える。ＧＮＤ導体４１とＶＤＤ導体４２との間に、絶縁体４５が介在している。同様に、ＧＮＤ導体４１と信号線導体４３との間に、絶縁体４５が介在している。端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とが接近して配置されることにより、ＧＮＤ配線とＶＤＤ配線との相互インダクタンスを大きくすることができ、これによりループインダクタンスを減らすことができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体モジュールであって、
それぞれが半導体チップを搭載した複数の半導体パッケージと、
前記複数の半導体パッケージのそれぞれの間にあって、当該半導体パッケージを相互に接続する端子板と、を備え、
前記端子板は、
板厚方向に複数の貫通孔を有する板状の第１の導体と、
前記複数の貫通孔のそれぞれの内側に、第１の導体の表面から裏面に到達するように設けられた複数の第２の導体と、
前記第２の導体の外周を囲んで設けられ、前記第１の導体と当該第２の導体とを電気的に絶縁するように介在する絶縁体と、を備える
半導体モジュール。
【請求項２】
前記第１の導体は、第１の電位に接続され、
前記複数の第２の導体の一部は、前記第１の電位とは異なる第２の電位に接続され、当該複数の第２の導体の他のすべてまたは一部は、信号線として用いられる、請求項１記載の半導体モジュール。
【請求項３】
前記第１の電位は、接地電位である、請求項２記載の半導体モジュール。
【請求項４】
前記信号線として用いられる第２の導体は、前記第２の電位に接続される第２の導体より、断面積が小さい、請求項２記載の半導体モジュール。
【請求項５】
前記信号線として用いられる第２の導体の外周を囲んで設けられる絶縁体は、前記第２の電位に接続される第２の導体の外周を囲んで設けられる絶縁体より、前記第１の導体と第２の導体との間に介在する当該絶縁体の厚さが大きい、請求項２記載の半導体モジュール。
【請求項６】
前記信号線として用いられる第２の導体の外周を囲んで設けられる絶縁体は、前記第２の電位に接続される第２の導体の外周を囲んで設けられる絶縁体より、誘電率が小さい、請求項２記載の半導体モジュール。
【請求項７】
複数の半導体パッケージを相互に接続する端子板であって、
板厚方向に複数の貫通孔を有する板状の第１の導体と、
前記複数の貫通孔のそれぞれの内側に、第１の導体の表面から裏面に到達するように設けられた複数の第２の導体と、
前記第２の導体の外周を囲んで設けられ、前記第１の導体と当該第２の導体とを電気的に絶縁するように介在する絶縁体と、
を備えた端子板。
【請求項８】
前記第１の導体の表面および裏面に、絶縁層をさらに備える
請求項７記載の端子板。
【請求項９】
複数の半導体パッケージを相互に接続する端子板の製造方法であって、
板状の第１の導体に、複数の第１の貫通孔を形成する工程と、
前記複数の第１の貫通孔に絶縁体を充填する工程と、
前記第１の貫通孔の各々の前記絶縁体に第２の貫通孔を形成する工程と、
前記第２の貫通孔の各々に第２の導体を充填する工程と、
を含む端子板の製造方法。
【請求項１０】
半導体モジュールの製造方法であって、
複数の半導体パッケージを相互に接続する端子板の製造工程と、
前記半導体パッケージのそれぞれの間に前記端子板を挟んで、当該半導体パッケージを接続する接続工程と、を備え、
前記端子板の製造工程は、
板状の第１の導体に、複数の第１の貫通孔を形成する工程と、
前記複数の第１の貫通孔に絶縁体を充填する工程と、
前記第１の貫通孔の各々の前記絶縁体に第２の貫通孔を形成する工程と、
前記第２の貫通孔の各々に第２の導体を充填する工程と、
を含む半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法に関する。
【背景技術】
【０００２】
半導体チップを高密度に実装するため、半導体チップを搭載した半導体パッケージを複数積層するパッケージ・オン・パッケージ（ＰｏＰ：Package on Package）技術が進展している。この技術を用いれば、中央演算装置（ＣＰＵ：Central Processing Unit）やメモリなどの複数の機能を１つのＰｏＰで実現できる。以下では、ＰｏＰを半導体モジュールと呼ぶ。
【０００３】
特許文献１には、回路パターンが形成されたキャリヤ及びこのキャリヤにフリップチップ接続された半導体チップを有する複数の半導体装置ユニット同士をバンプ接続法を用いてスタック接続して構成し、半導体装置ユニットの各キャリヤ毎にチップセレクト用半導体素子を搭載してなることを特徴とする三次元メモリモジュールに関する技術が記載されている。
【０００４】
【特許文献１】特開平１０−２８４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、電源品質（パワーインテグリティ：Power Integrity）の観点から、半導体モジュールにおいて、電源変動を少なくすることが重要である。パワーインテグリティの向上には、半導体チップから見て、半導体チップの電源（ＶＤＤ）に接続する端子（ＶＤＤ端子）から半導体チップの接地（ＧＮＤ）に接続する端子（ＧＮＤ端子）にいたる半導体モジュールにおける経路の抵抗値を下げること、ＶＤＤ−ＧＮＤ間のキャパシタンスを増加することが有効である。これに加え、半導体チップのＶＤＤ端子からＧＮＤ端子にいたる半導体モジュールにおける経路のループインダクタンスＬを減らすことが重要である。ＶＤＤ端子からＧＮＤ端子にいたる経路に流れる電流の時間的変化により、ループインダクタンスＬに比例した電位降下が生じるからである。
【０００６】
さて、ループインダクタンスＬには、自己インダクタンスと相互インダクタンスとが影響する。
ここで、半導体チップのＶＤＤ端子からＧＮＤ端子にいたる半導体モジュールにおける経路において、ＶＤＤ端子への経路（ＶＤＤ端子への経路）と、ＧＮＤ端子への経路（ＧＮＤ端子への経路）とが隣接して配置されているとする。このとき、ループインダクタンスＬは、ＶＤＤ端子への経路の自己インダクタンスＬ１、ＧＮＤ端子への経路の自己インダクタンスＬ２、ＶＤＤ端子への経路とＧＮＤ端子への経路との相互インダクタンスＬ１２から、Ｌ＝Ｌ１＋Ｌ２−２×Ｌ１２と表される。このことから、相互インダクタンスＬ１２を大きくすれば、ループインダクタンスＬを減少させうる。
【０００７】
そして、相互インダクタンスは、隣接して設けられたＶＤＤ端子への経路と、ＧＮＤ端子への経路との物理的距離を短くすること、つまり隣接して設けられたＶＤＤ端子への経路と、ＧＮＤ端子への経路との距離を接近させることで増加する。
本発明の目的は、隣接して設けられたＶＤＤ端子への経路とＧＮＤ端子への経路との相互インダクタンスを増加させて、ループインダクタンスを減らした半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明が適用される半導体モジュールは、それぞれが半導体チップを搭載した複数の半導体パッケージと、これら複数の半導体パッケージのそれぞれの間にあって、これらの半導体パッケージを相互に接続する端子板と、を備え、この端子板は、板厚方向に複数の貫通孔を有する板状の第１の導体と、複数の貫通孔のそれぞれの内側に、第１の導体の表面から裏面に到達するように設けられた複数の第２の導体と、この第２の導体の外周を囲んで設けられ、第１の導体と第２の導体とを電気的に絶縁するように介在する絶縁体と、を備えている。
そして、第１の導体は、第１の電位に接続され、複数の第２の導体の一部は、第１の電位とは異なる第２の電位に接続され、複数の第２の導体の他のすべてまたは一部は、信号線として用いられる。さらにいうと、第１の電位は、接地電位である。
【０００９】
さらに、信号線として用いられる第２の導体は、第２の電位に接続される第２の導体より、断面積を小さくしてもよい。そして、信号線として用いられる第２の導体の外周を囲んで設けられる絶縁体は、第２の電位に接続される第２の導体の外周を囲んで設けられる絶縁体より、第１の導体と第２の導体との間に介在する絶縁体の厚さを大きくしてもよい。
また、信号線として用いられる第２の導体の外周を囲んで設けられる絶縁体は、第２の電位に接続される第２の導体の外周を囲んで設けられる絶縁体より、誘電率を小さくしてもよい。
【００１０】
本発明が適用される端子板は、複数の半導体パッケージを相互に接続する端子板であって、板厚方向に複数の貫通孔を有する板状の第１の導体と、複数の貫通孔のそれぞれの内側に、第１の導体の表面から裏面に到達するように設けられた複数の第２の導体と、第２の導体の外周を囲んで設けられ、第１の導体と第２の導体とを電気的に絶縁するように介在する絶縁体と、を備えている。
また、第１の導体の表面および裏面に、絶縁層をさらに備えている。
【００１１】
他の観点から捉えると、本発明が適用される、複数の半導体パッケージを相互に接続する端子板の製造方法は、板状の第１の導体に、複数の第１の貫通孔を形成する工程と、複数の第１の貫通孔に絶縁体を充填する工程と、第１の貫通孔の各々の絶縁体に第２の貫通孔を形成する工程と、第２の貫通孔の各々に第２の導体を充填する工程と、を含んでいる。
さらに、本発明が適用される半導体モジュールの製造方法は、複数の半導体パッケージを相互に接続する端子板の製造工程と、これらの半導体パッケージのそれぞれの間に端子板を挟んで、半導体パッケージを接続する接続工程と、を備え、端子板の製造工程は、板状の第１の導体に、複数の第１の貫通孔を形成する工程と、複数の第１の貫通孔に絶縁体を充填する工程と、第１の貫通孔の各々の絶縁体に第２の貫通孔を形成する工程と、第２の貫通孔の各々に第２の導体を充填する工程と、を含んでいる。
【発明の効果】
【００１２】
本発明によれば、ループインダクタンスを減らした半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法を提供できる効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しつつ、本発明の実施の形態について詳細に説明する。なお、同一の構成には同一の符号を付して、説明を省略する。また、添付図面は、本実施の形態を模式的に説明するものであるので、正確な縮尺に基づくものではない。
【００１４】
（第１の実施の形態）
図１は、第１の実施の形態における半導体モジュール１０を説明するための図である。図１（ａ）は、半導体モジュール１０を示す図である。一方、図１（ｂ）は、半導体モジュール１０を構成する半導体パッケージ３０Ｂを示す図である。
図１（ａ）に示すように、半導体モジュール１０は、例えば２つの半導体パッケージ３０Ａおよび３０Ｂと、それらの間に挟み込まれた端子板４０Ａおよび４０Ｂとを備える（後述する図２および図３参照）。なお、半導体パッケージ３０Ａと３０Ｂとを共通して説明するときは、半導体パッケージ３０と呼ぶ。そして、端子板４０Ａと４０Ｂとを共通して説明するときは、端子板４０と呼ぶ。
【００１５】
半導体パッケージ３０Ａと３０Ｂとは、それぞれ、半導体チップ２０とプリント配線板３１とを備える。半導体チップ２０は、プリント配線板３１に接続されている。
半導体チップ２０は、例えばＳｉで形成されたＣＰＵであってもよく、メモリであってよい。さらに、ＡＳＩＣ（Application-Specific Integrated Circuit）であってもよい。
【００１６】
次に、半導体パッケージ３０を、図１（ｂ）に示す半導体パッケージ３０Ｂを例として説明する。半導体パッケージ３０Ｂは、半導体モジュール１０を構成する２つの半導体パッケージ３０Ａおよび３０Ｂの１つで、半導体モジュール１０の下側に位置している。
半導体パッケージ３０Ｂを構成するプリント配線板３１は、例えばＣｕ箔の配線が形成されたガラスエポキシ基板を複数積層して構成されている。そして、半導体パッケージ３０Ｂを構成するプリント配線板３１の表面３０Ｂａは、例えばハンダ層３３で覆われたパッド３２と、例えばソルダレジストで形成された絶縁層３４とを備える。
ソルダレジストとは、パッド３２以外の部分にハンダが付着しないようにプリント配線板３１を覆う絶縁性を有する合成樹脂膜である。また、パッド３２は、プリント配線板３１と、端子板４０Ａまたは４０Ｂ、半導体チップ２０、他のプリント配線板３１、さらに抵抗、コンデンサなどの個別部品などとを接続するための配線の一部分で、面積を広げて形成されている。
【００１７】
なお、図示していないが、半導体パッケージ３０Ａを構成するプリント配線板３１の裏面３０Ａｂにおいて、ハンダ層３３で覆われたパッド３２と、ソルダレジストで形成された絶縁層３４とを備える。前述したように、パッド３２は、端子板４０Ａまたは４０Ｂと接続する部分に設けられている。一方、半導体パッケージ３０Ａの表面３０Ａａには、半導体チップ２０と接続するためのパッド３２以外には、パッド３２は設けられていない。これは、半導体パッケージ３０Ａの表面３０Ａａは、端子板４０と接続されないためである。
【００１８】
半導体パッケージ３０Ｂを構成するプリント配線板３１と半導体チップ２０とは、詳細な説明は省略するが、例えばフリップチップ実装方式により、プリント配線板３１に設けられたパッド３２と、半導体チップ２０に設けられた端子（信号入出力端子、電源端子、接地端子など）とが接続されている。
なお、フリップチップ実装方式に代えて、ワイヤボンディング方式を用いてもよい。
【００１９】
一方、半導体パッケージ３０Ｂを構成するプリント配線板３１の裏面３０Ｂｂのパッド３２には、図示しないマザーボードと接続するための、例えばハンダボールで形成された複数の接続端子５１が設けられている。
【００２０】
以上説明したように、第１の実施の形態の半導体モジュール１０は、２つの半導体パッケージ３０Ａと３０Ｂとが、端子板４０を挟んで積み重ねられたＰｏＰを構成している。
そして、半導体モジュール１０は、半導体モジュール１０が搭載されるマザーボードから供給された電力及び信号に基づいて、信号処理やデータ処理などを行う。
【００２１】
図２は、第１の実施の形態における半導体モジュール１０を説明するための、図１のＸ−Ｘ′線での断面図である。また、図３は、第１の実施の形態における半導体モジュール１０を説明するための、図１のＹ−Ｙ′線での断面図である。
【００２２】
ここで、図２と図３とを参照しつつ、半導体パッケージ３０Ａおよび３０Ｂをより詳細に説明する。
半導体パッケージ３０Ａを構成するプリント配線板３１の裏面３０Ａｂと、半導体パッケージ３０Ｂを構成するプリント配線板３１の表面３０Ｂａおよび裏面３０Ｂｂとには、複数のパッド３２が設けられている。そして、半導体パッケージ３０Ａを構成するプリント配線板３１の裏面３０Ａｂと、半導体パッケージ３０Ｂを構成するプリント配線板３１の表面３０Ｂａとのそれぞれのパッド３２の中央にハンダ層３３（図示せず）が設けられている。そして、これらのハンダ層３３は、端子板４０Ａおよび４０Ｂに設けられたハンダ層４７（図示せず）と融合して、接続部５０を構成する。また、それぞれのパッド３２の周りは絶縁層３４で覆われている。
【００２３】
半導体パッケージ３０Ａを構成するプリント配線板３１の裏面３０Ａｂには、ハンダ層３３を設けたパッド３２に端子板４０Ａおよび４０Ｂが接続されている。
一方、半導体パッケージ３０Ｂを構成するプリント配線板３１の表面３０Ｂａは、ハンダ層３３を設けたパッド３２に端子板４０Ａおよび４０Ｂが接続されている。
そして、半導体パッケージ３０Ｂを構成するプリント配線板３１の裏面３０Ｂｂには、前述したように、半導体パッケージ３０Ｂと、図示しないマザーボードとを接続するための接続端子５１が形成されている。
【００２４】
次に、図２および図３を参照しつつ、端子板４０を説明する。
端子板４０は、第１の導体の一例としての接地（ＧＮＤ）導体４１と、第２の導体の一例としての電源（ＶＤＤ）導体４２と、同じく第２の導体の一例としての信号線導体４３と、第１の導体と第２の導体とを電気的に絶縁する絶縁体の一例としての絶縁体４５とを備える。絶縁体４５は、ＧＮＤ導体４１とＶＤＤ導体４２との間に介在し、ＧＮＤ導体４１とＶＤＤ導体４２とを電気的に絶縁している。同様に、絶縁体４５は、ＧＮＤ導体４１と信号線導体４３との間に介在し、ＧＮＤ導体４１と信号線導体４３とを電気的に絶縁している。
ＧＮＤ導体４１は、例えばＣｕで構成されている。ＶＤＤ導体４２および信号線導体４３は、例えばＣｕで構成されている。そして、絶縁体４５は、例えばエポキシ樹脂で構成されている。
【００２５】
さらに、端子板４０は、その表面４０Ａａ（４０Ｂａ）および裏面４０Ａｂ（４０Ｂｂ）に、ＧＮＤ導体４１、ＶＤＤ導体４２、信号線導体４３に対応して、例えばハンダで形成されたハンダ層４７（図示せず）を備えている。また、端子板４０は、その表面４０Ａａ（４０Ｂａ）および裏面４０Ａｂ（４０Ｂｂ）の、ハンダ層４７が設けられていない部分に、絶縁層の一例としての例えばソルダレジストで構成された絶縁層４８を備えている。
なお、図２および図３では、これらのハンダ層４７は、半導体パッケージ３０Ａを構成するプリント配線板３１の裏面３０Ａｂおよび半導体パッケージ３０Ｂを構成するプリント配線板３１の表面３０Ｂａのそれぞれのパッド３２に形成されたハンダ層３３と融合し、接続部５０を構成する。接続部５０は、表面張力により樽状または円柱状となっている。
【００２６】
そして、ＧＮＤ導体４１は、第１の電位の一例としての接地電位（ＧＮＤ）に接続される。ＶＤＤ導体４２は、第２の電位の一例としての電源電位（ＶＤＤ）に接続される。信号線導体４３は、信号線として使用される。
なお、図２および図３には、ＧＮＤ導体４１、ＶＤＤ導体４２、信号線導体４３、絶縁体４５を区別するためのハッチングを凡例として示している。以後の図面も同様とする。
ここでは、ＧＮＤ導体４１の他に、ＶＤＤ導体４２と信号線導体４３とを設けたが、さらに第３の電位、第４の電位などに接続される導体を設けてもよい。
【００２７】
なお、端子板４０の表面４０Ａａ（４０Ｂａ）と裏面４０Ａｂ（４０Ｂｂ）とは、ミラー反転の関係にある。
【００２８】
図２に示すように、矢印１００で示す経路は、半導体パッケージ３０Ａに搭載された半導体チップ２０から見て、ＶＤＤ端子からＧＮＤ端子にいたる半導体モジュール１０における経路のうち、端子板４０の部分のみを取り出して示したものである。このように、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とは、物理的距離が接近して配置されている。これにより、半導体パッケージ３０Ａに搭載された半導体チップ２０から見て、ＶＤＤ端子からＧＮＤ端子にいたる半導体モジュール１０における経路において、相互インダクタンスが増加し、ループインダクタンスを小さくできる。
【００２９】
図４（ａ）は、端子板４０をさらに説明するための、端子板４０Ａの平面図である。一方、図４（ｂ）は、端子板４０をさらに説明するための、図２および図３のＺ−Ｚ′線での端子板４０Ａの断面図である。
図４（ａ）に示すように、端子板４０Ａの表面４０Ａａには、ハンダ層４７と絶縁層４８とが形成されている。ここで、ＧＮＤ導体４１、ＶＤＤ導体４２、信号線導体４３にそれぞれ対応するハンダ層４７を区別するときは、それぞれのハンダ層４７をＧＮＤ導体接続部４１ａ、ＶＤＤ導体接続部４２ａ、信号線導体接続部４３ａと呼ぶ。
【００３０】
図４（ｂ）に示すように、端子板４０Ａの断面では、図４（ａ）に示したＶＤＤ導体接続部４２ａおよび信号線導体接続部４３ａに対応する部分には、それぞれＶＤＤ導体４２および信号線導体４３が設けられている。そして、絶縁体４５がＶＤＤ導体４２および信号線導体４３の外周をそれぞれ囲んでいる。しかし、図４（ａ）のＧＮＤ導体接続部４１ａに対応する部分には、絶縁体４５で囲まれたＧＮＤ導体４１は存在しない。すなわち、端子板４０Ａは、断面で見ると、ＶＤＤ導体４２および信号線導体４３とそれらを囲む絶縁体４５とを除いた部分がすべてＧＮＤ導体４１となっている。
【００３１】
これにより、ＧＮＤ導体４１は、ＶＤＤ導体４２および信号線導体４３に接近して配置されることになる。前述したように、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とが接近して配置されることにより、半導体パッケージ３０Ａに搭載された半導体チップ２０から見て、ＶＤＤ端子からＧＮＤ端子にいたる半導体モジュール１０における経路において、相互インダクタンスが増加し、ループインダクタンスを小さくできる。
【００３２】
以上説明したように、端子板４０は、板厚方向に複数の貫通孔を有する板状のＧＮＤ導体４１と、貫通孔のそれぞれの内側に、ＧＮＤ導体４１の表面から裏面に到達するように、複数のＶＤＤ導体４２および信号線導体４３が設けられている。そして、絶縁体４５が、複数のＶＤＤ導体４２のそれぞれの外周を囲んで、ＧＮＤ導体４１とＶＤＤ導体４２とを電気的に絶縁するように介在している。同様に、絶縁体４５が、複数の信号線導体４３のそれぞれの外周を囲んで、ＧＮＤ導体４１と信号線導体４３とを電気的に絶縁するように介在している。
【００３３】
次に、第１の実施の形態における端子板４０の製造方法、すなわち端子板４０の製造工程を説明する。
図５は、端子板４０の製造方法を説明する図である。
ここでは、端子板４０の製造方法を、図１に示した端子板４０ＡのＹ−Ｙ′断面（図３参照）により説明する。
【００３４】
図５（ａ）において、第１の導体の一例としての導体板７１の、ＶＤＤ導体４２および信号線導体４３を形成する部分に、例えばドリルにて、第１の貫通孔の一例としての貫通孔７２を開ける。導体板７１は、例えばＣｕ板であって、ＧＮＤ導体４１となる。導体板７１の厚さは、例えば１５０μｍである。貫通孔７２の径は、例えば４００μｍである。
また、ＶＤＤ導体４２と信号線導体４３との中心間距離、信号線導体４３同士の中心間距離は、例えば５００μｍである。
なお、ここでは、貫通孔７２の形成にドリルを用いたが、プレスで打ち抜く方法、ＹＡＧレーザなど、高エネルギの放射光を照射して加工する方法も用いうる。
そして、貫通孔７２の断面は必ずしも円であることはなく、矩形などであってよい。
【００３５】
なお、以下で説明する工程では、その工程において加工中の物をすべて導体板７１と呼ぶ。
【００３６】
次に、図５（ｂ）において、導体板７１の貫通孔７２を例えばエポキシ樹脂である絶縁体７３で充填する。例えば、未硬化のエポキシ樹脂を導体板７１に塗布したのち、熱または紫外線で硬化させてエポキシ樹脂の絶縁体７３を形成してよい。
なお、図５（ｂ）では、絶縁体７３が、導体板７１の表裏面を覆うようにしているが、貫通孔７２を充填していればよく、絶縁体７３は、必ずしも導体板７１の表裏面を覆わなくともよい。なお、絶縁体７３は絶縁体４５となる。
【００３７】
そして、図５（ｃ）において、導体板７１の、ＶＤＤ導体４２および信号線導体４３を形成する部分、すなわち絶縁体７３で埋められた貫通孔７２の部分に、例えばドリルにて、第２の貫通孔の一例としての貫通孔７４を開ける。このとき、貫通孔７４の径は、貫通孔７２の径より小さくし、絶縁体７３が、貫通孔７２の内壁に残るようにする。貫通孔７４の径は、例えば３００μｍである。この場合、貫通孔７２の内壁に、絶縁体７３が５０μｍの厚さで残る。
なお、ここでは、貫通孔７４の形成にドリルを用いたが、貫通孔７２と同様に、プレスで打ち抜く方法、ＹＡＧレーザなど、高エネルギの放射光を照射して加工する方法も用いうる。
そして、貫通孔７４の断面は必ずしも円であることはなく、矩形などであってよい。
【００３８】
そして、図５（ｄ）において、導体板７１の貫通孔７４を、第２の導体の一例としての導体７５で充填する。導体７５は、例えばＣｕである。導体７５は、導体板７１の表面に無電解めっきにより薄いＣｕの膜を形成し、この膜の上にＣｕを電解めっきすることで形成する。なお、導体７５はＶＤＤ導体４２または信号線導体４３となる。また、導体７５を、ＶＤＤ導体４２または信号線導体４３以外の、例えば第３の電位、第４の電位などに接続される導体としてもよい。
【００３９】
次に、図５（ｅ）において、導体板７１を、その表面および裏面から、それぞれ図５（ｄ）のＡ−Ａ′線およびＢ−Ｂ′線で示す部分まで、例えば機械研磨により除去する。このとき、導体板７１と導体７５とが電気的に完全に絶縁されるよう、導体板７１の表裏面の一部も除去することが好ましい。ここでは、導体板７１の厚さは、例えば１１５μｍとなるように研磨した。
機械研磨は、例えばアルミナなどの砥粒を含むスラリーを用いて行ってよい。また、砥粒を吹き付けて研磨するサンドブラスト法も用いうる。
ここでは、導体板７１の表裏面に形成された導体７５、絶縁体７３、そして導体板７１が材質によらず一様に除去できればよい。
【００４０】
これにより、導体板７１に設けられた貫通孔７２の内側に、周囲を絶縁体７３で囲まれた導体７５を埋め込んだ構造ができあがる。この状態の導体板７１の表面は、図２および３に示したＺ−Ｚ′断面（図４（ｂ）参照）と同様な構造となっている。
【００４１】
この後、図５（ｆ）において、導体板７１の表裏面に絶縁膜７６を形成する。このとき、絶縁膜７６は、ＶＤＤ導体接続部４２ａおよび信号線導体接続部４３ａを形成する部分、そして、ＧＮＤ導体接続部４１ａを形成する部分を除いて形成する。
絶縁膜７６は、例えば感光性を持つ絶縁性のソルダレジストを用いて形成してよい。具体的には、導体板７１の表面に、ソルダレジストを塗布し、いわゆるフォトリソグラフィ技術により、ＧＮＤ導体接続部４１ａ、ＶＤＤ導体接続部４２ａ、信号線導体接続部４３ａをそれぞれ形成する部分のソルダレジストを除去する。導体板７１の裏面についても、同様にすればよい。
なお、絶縁膜７６は絶縁層４８となる。
【００４２】
そして、図５（ｇ）において、導体板７１の表裏面の絶縁膜７６が形成されていない部分に、例えばハンダによりハンダ層４７を形成する。
具体的には、導体板７１上にスクリーン法によってクリーム・ハンダを印刷することで、導体板７１の表裏面のソルダレジストの絶縁膜７６が形成されていない部分にハンダを形成してよい。
以上により、端子板４０が完成する。
【００４３】
なお、導体板７１に設けられた貫通孔７２に埋め込まれた導体７５は、ＶＤＤ導体４２または信号線導体４３のいずれにも使用しうる。さらに、導体７５は、第３の電位、第４の電位などに接続される導体に使用してもよい。
以上説明したように、端子板４０は、板状の導体板７１に設けられた貫通孔に周囲を絶縁体４５で囲まれたＶＤＤ導体４２および信号線導体４３が埋め込まれた構造となっている。
【００４４】
次に、完成した端子板４０を用いた半導体モジュール１０の製造方法、すなわち複数の半導体パッケージ３０のそれぞれの間に端子板４０を挟んで、半導体パッケージ３０を接続する接続工程を説明する。
図６は、半導体モジュール１０の製造方法を説明する図である。
まず、図６（ａ）において、半導体チップ２０を搭載した半導体パッケージ３０Ａの裏面３０Ａｂのハンダ層３３の位置と、端子板４０Ａ（４０Ｂ）の表面４０Ａａ（４０Ｂａ）のハンダ層４７の位置とを合わせ、接触させる。図６（ａ）では、端子板４０Ｂを示していないが、同時に行う。
同様に、端子板４０Ａ（４０Ｂ）の裏面４０Ａｂ（４０Ｂｂ）のハンダ層４７の位置と、半導体チップ２０を搭載した半導体パッケージ３０Ｂの表面３０Ｂａのハンダ層３３の位置とを合わせ、接触させる。
【００４５】
図６（ｂ）において、ハンダ層３３およびハンダ層４７に設けられたハンダの溶融温度に加熱する。すると、ハンダが融合して半導体パッケージ３０Ａ、端子板４０Ａ（４０Ｂ）、半導体パッケージ３０Ｂが接続される。このとき、互いに接触したハンダ層３３とハンダ層４７とのハンダが融合し、表面張力により樽状もしくは円柱状の接続部５０になる。
【００４６】
最後に、図６（ｃ）において、半導体パッケージ３０Ｂの裏面３０Ｂｂに設けられたパッド３２に例えばハンダボールの接続端子５１を形成する。
ハンダボールは、例えば、半導体パッケージ３０Ｂの裏面３０Ｂｂに、ボール状のハンダを搭載し、そののち加熱することで形成すればよい。
これにより、半導体モジュール１０が完成する。そして、導体板７１に設けられた貫通孔７２に埋め込まれた導体７５は、ＶＤＤ導体４２または信号線導体４３に設定される。さらに、導体７５を、ＶＤＤ導体４２または信号線導体４３以外の、例えば第３の電位、第４の電位などに接続される導体に設定してもよい。
【００４７】
第１の実施の形態では、ハンダを溶融させるために、加熱する工程を複数回用いているが、導体板７１は溶融することがないため、上下の半導体パッケージ３０Ａと３０Ｂとの間の距離の維持が容易である。
なお、ハンダボールの接続端子５１は、図６（ａ）において、半導体パッケージ３０Ｂを構成するプリント配線板３１の裏面３０Ｂｂに、ボール状のハンダを搭載し、図６（ｂ）における加熱により、接続部５０と一括して形成してもよい。加熱する工程の回数を減らすことができる。
【実施例１】
【００４８】
次に、本実施の形態における実施例と比較例とを説明する。
図７（ａ）および（ｂ）は、それぞれ実施例および比較例の半導体モジュール１０を説明する図である。
（実施例）
まず、実施例を説明する。
図７（ａ）に示す実施例の半導体モジュール１０は、図１に示した第１の実施の形態に示した半導体モジュール１０である。ＶＤＤ導体４２の径を３００μｍ、絶縁体４５の外周の径を４００μｍとした。つまり、絶縁体４５の厚さは５０μｍである。そして、絶縁体４５の比誘電率は２．１である。
【００４９】
すなわち、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とは、厚さ５０μｍの絶縁体４５で隔てられている。そして、ＧＮＤ導体４１とＶＤＤ導体４２との中心間距離は５００μｍである。
また、端子板４０のＧＮＤ導体４１部分の厚さは１１５μｍである。
なお、端子板４０を挟んで互いに向かい合う、半導体パッケージ３０Ａのパッド３２と半導体パッケージ３０Ｂのパッド３２との距離は、２２５μｍである。
【００５０】
ここでは、図７（ａ）の矢印の経路１０１で示すように、半導体パッケージ３０Ａに搭載されている半導体チップ２０から見て、ＶＤＤ端子からＧＮＤ端子に至る半導体モジュール１０における経路のうち、端子板４０の部分のみのループインダクタンスＬを評価した。つまり、評価したループインダクタンスＬは、矢印の経路１０１のうち、破線の部分を除いた実線の部分（主にＧＮＤ導体４１およびＶＤＤ導体４２）である。半導体パッケージ３０Ａおよび３０Ｂを構成するプリント配線板３１の内部配線などの影響を除き、端子板４０の特性のみを明らかにするためである。
また、矢印の経路１０１から抜き出した２つの実線の部分（主にＧＮＤ導体４１とＶＤＤ導体４２）の間のキャパシタンスＣも評価した。
さらに具体的にいうと、前述のＧＮＤ導体４１とＶＤＤ導体４２との組を２組設け、２つのＧＮＤ導体４１と、２つのＶＤＤ導体４２とをそれぞれ互いに接続して、ループインダクタンスＬおよびキャパシタンスＣを評価した。
【００５１】
（比較例）
次に比較例を説明する。
図７（ｂ）に示す比較例の半導体モジュール１０は、半導体パッケージ３０Ａと３０Ｂとを、ハンダボール５２で接続した半導体モジュール１０である。ハンダボール５２の径は３２５μｍである。半導体パッケージ３０Ａと３０Ｂとを接続するハンダボール５２によるＧＮＤ接続部５２ａとＶＤＤ接続部５２ｂとの中心間距離は、実施例と同じく５００μｍである。よって、ＧＮＤ接続部５２ａとＶＤＤ接続部５２ｂとは、１７５μｍの距離を空気で隔てられている。
【００５２】
ここでは、図７（ｂ）の矢印の経路１０２で示すように、半導体パッケージ３０Ａに搭載されている半導体チップ２０から見て、ＶＤＤ端子からＧＮＤ端子に至る半導体モジュール１０における経路のうち、主にＧＮＤ接続部５２ａおよびＶＤＤ接続部５２ｂのみのループインダクタンスＬを評価した。つまり、評価したループインダクタンスＬは、矢印の経路１０２のうち、破線の部分を除いた実線の部分（主にＧＮＤ接続部５２ａおよびＶＤＤ接続部５２ｂ）である。前述したように、半導体パッケージ３０Ａおよび３０Ｂそれぞれのプリント配線板３１の内部配線などの影響を除き、ＧＮＤ接続部５２ａおよびＶＤＤ接続部５２ｂの特性のみを明らかにするためである。
また、矢印の経路１０２から抜き出した実線の部分（それぞれＧＮＤ接続部５２ａの部分とＶＤＤ接続部５２ｂの部分）の間のキャパシタンスＣも評価した。
さらに具体的にいうと、前述のＧＮＤ接続部５２ａとＶＤＤ接続部５２ｂとの組を２組設け、２つのＧＮＤ接続部５２ａと、２つのＶＤＤ接続部５２ｂとをそれぞれ互いに接続して、ループインダクタンスＬおよびキャパシタンスＣを評価した。
【００５３】
図８は、前述した実施例と比較例とのそれぞれの半導体モジュール１０についての、ループインダクタンスＬおよびキャパシタンスＣを示す図である。
実施例の半導体モジュール１０のループインダクタンスＬは０．０１９ｎＨで、比較例での０．０２６ｎＨに比べ２６％減少した。これは、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とが、絶縁体４５を介して距離５０μｍに近接して配置されていることによる。
一方、実施例の半導体モジュール１０のキャパシタンスＣは０．２９８ｐＦで、比較例での０．０９６ｐＦの約３．１倍である。これは、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とが、絶縁体４５を介して距離５０μｍと近接して配置されていることによる。
【００５４】
以上説明したように、第１の実施の形態の半導体モジュール１０では、ループインダクタンスを小さくできる効果があった。同時に、キャパシタンスＣが大きくなったことは、電源電圧の変動を抑制できる効果があり、パワーインテグリティの観点から好ましい。
【００５５】
第１の実施の形態の半導体モジュール１０は、２つの半導体パッケージ３０Ａと３０Ｂとを、端子板４０で挟み込んだ構造であった。しかし、２層に限定されることはない。
図９は、３つの半導体パッケージ３０を積層した半導体モジュール１０を示す図である。ここでは、半導体パッケージ３０Ａと３０Ｂとの間に端子板４０Ｉを、半導体パッケージ３０Ｂと３０Ｃとの間に端子板４０ＩＩを設けている。
また、３つの半導体パッケージ３０を積層した半導体モジュール１０は、図６（ａ）において、半導体パッケージ３０Ａと３０Ｂとの間に端子板４０Ｉを、半導体パッケージ３０Ｂと３０Ｃとの間に端子板４０ＩＩを重ねることで、図６に示した製造方法により製造することができる。
また、半導体パッケージ３０を４層以上に積層してもよい。
【００５６】
（第２の実施の形態）
図１０は、第２の実施の形態の半導体モジュール１０を説明する図である。第２の実施の形態の半導体モジュール１０と、第１の実施の形態の半導体モジュール１０との違いは、端子板４０の信号線導体４３の径および絶縁体４５の外径が異なることにある。
【００５７】
前述したように、第１の実施の形態の半導体モジュール１０の実施例では、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２との間のキャパシタンスＣが、比較例での場合の約３．１倍であった。これは、端子板４０において、ＧＮＤ導体４１とＶＤＤ導体４２とが、近接して配置されているためである。
このことから、第１の実施の形態の半導体モジュール１０では、端子板４０において、ＧＮＤ導体４１と信号線導体４３との間のキャパシタンスＣも、比較例に比べて大きくなってしまう。これは、信号の伝達において遅延が大きくなることから好ましくない。
そこで、第２の実施の形態の半導体モジュール１０では、第１の実施の形態に比べ、信号線導体４３の径を小さくするとともに、信号線導体４３を囲む絶縁体４５の外周の径を大きくすることで、ＧＮＤ導体４１と信号線導体４３との間の距離を大きくしている。
なお、図１０に示す第２の実施の形態の半導体モジュール１０では、信号線の４３の径を小さくするとともに、信号線導体４３を囲む絶縁体４５の外周の径を大きくしたが、いずれか一方であってもよい。
そして、第２の実施の形態の端子板４０のＧＮＤ導体４１とＶＤＤ導体４２との中心間距離、ＶＤＤ導体４２の径および絶縁体４５の外径は、第１の実施の形態と同じでよい。
【実施例２】
【００５８】
次に、第２の実施の形態における実施例と比較例とを説明する。
（実施例）
信号線導体４３の径をｄ１とする。さらに、信号線導体４３を囲む絶縁体４５の外径をｄ２とする。すると、（ｄ２−ｄ１）／２は、信号線導体４３を囲む絶縁体４５の厚さ（ＧＮＤ導体４１と信号線導体４３との間の距離）ｄ３になる。
実施例では、ＧＮＤ導体４１と信号線導体４３との中心間距離を５００μｍとし、ｄ１、ｄ２を変化させた。そして、実施例のその他の構成は、第１の実施の形態での実施例と同じである。
【００５９】
ここでは、図１０に示すように、矢印で示す経路１０３（主に信号線導体４３）と同じく矢印で示す経路１０４（主にＧＮＤ導体４１）との間のキャパシタンスＣ１を評価した。すなわち、半導体パッケージ３０Ａおよび３０Ｂのそれぞれのプリント配線板３１の内部配線などの影響を除き、端子板４０の特性のみを明らかにするためである。
なお、キャパシタンスＣ１は、１組のＧＮＤ導体４１と信号線導体４３とで評価した。
【００６０】
（比較例）
比較例は、図７（ｂ）に示した半導体モジュール１０で、半導体パッケージ３０Ａと３０Ｂとを、ハンダボール５２で接続している。
図７（ｂ）に示す、ＧＮＤ接続部５２ａと信号線接続部５２ｃとの間（矢印で示す経路１０５と同じく矢印で示す経路１０６との間）のキャパシタンスＣ１を評価した。
【００６１】
図１１は、第２の実施の形態の半導体モジュール１０において、信号線導体４３の径ｄ１、信号線導体４３を囲む絶縁体４５の外径ｄ２の値を変えた場合の、キャパシタンスＣ１を示す図である。なお、絶縁体４５の厚さｄ３は、ｄ１およびｄ２に伴って変化する。
【００６２】
実施例の条件１〜３、条件４〜６、条件７〜９は、それぞれ信号線導体４３の径ｄ１を同じとし、絶縁体４５の厚さｄ３を変えている。
条件１〜３は、信号線導体４３の径ｄ１が３００μｍの場合である。絶縁体４５の厚さｄ３が５０μｍの条件１では、キャパシタンスＣ１は０．１４９ｐＦである。絶縁体４５の厚さｄ３が１７５μｍで、条件１の場合の３．５倍である条件３では、キャパシタンスＣ１は０．０８２ｐＦと小さくなる。すなわち、絶縁体４５の厚さｄ３が大きくなると、キャパシタンスＣ１は小さくなる。
【００６３】
条件４〜６は、信号線導体４３の径ｄ１が２００μｍの場合である。そして、絶縁体４５の厚さｄ３が１７５μｍの条件５において、キャパシタンスＣ１は０．０６０ｐＦである。この値は、絶縁体４５の厚さｄ３が同じく１７５μｍである条件３での０．０８２ｐＦより小さい。条件３では、信号線導体４３の径ｄ１は３００μｍであるので、信号線導体４３の径ｄ１が小さくなると、キャパシタンスＣ１は小さくなる。
【００６４】
そして、条件７〜９は、信号線導体４３の径ｄ１が１００μｍの場合である。絶縁体４５の厚さｄ３が１５０μｍの条件７では、キャパシタンスＣ１は０．０５５ｐＦになる。そして、絶縁体４５の厚さｄ３が２７５μｍの条件９では、キャパシタンスＣ１は０．０４２ｐＦになる。
【００６５】
なお、比較例の半導体モジュール１０では、図７（ｂ）に示す、ＧＮＤ接続部５２ａと信号線接続部５２ｃとの間（矢印で示す経路１０５と同じく矢印で示す経路１０６との間）のキャパシタンスＣ１は０．０５４ｐＦである。
したがって、条件７〜９では、キャパシタンスＣ１は比較例の場合と同程度、もしくは下まわることが可能となる。
【００６６】
以上説明したように、第２の実施の形態においては、第１の実施の形態に比べて、端子板４０の信号線導体４３の径ｄ１を小さくし、信号線導体４３を囲む絶縁体４５の厚さｄ３を大きくすることで、端子板４０におけるＧＮＤ導体４１と信号線導体４３との間のキャパシタンスＣ１を小さくできる効果がある。なお、信号線導体４３の断面が矩形等、円以外の形状である場合は、径ｄ１を小さくする代わりに、断面積を小さくすればよい。
また、第２の実施の形態においては、前述したように、端子板４０のＧＮＤ導体４１とＶＤＤ導体４２との距離は、第１の実施の形態と同じである。したがって、第２の実施の形態においても、端子板４０におけるＧＮＤ導体４１とＶＤＤ導体４２とを経由するループインダクタンスＬを小さくできる効果がある。
【００６７】
すなわち、ＧＮＤ導体４１とＶＤＤ導体４２（第２の導体）との距離およびＧＮＤ導体４１と信号線導体４３（第２の導体）との距離は、第２の導体の用途、すなわち、第２の導体がＶＤＤ導体４２であるか、信号線導体４３であるかによって、設定してよい。なお、第２の導体の用途は、ＶＤＤ導体４２または信号線導体４３以外の、第３の電位、第４の電位などとしてもよく、用途によって、ＧＮＤ導体４１と第２の導体との距離を設定してよい。
【００６８】
なお、第２の実施の形態の半導体モジュール１０の端子板４０は、図５（ａ）に示す、ＶＤＤ導体４２と信号線導体４３とを形成する部分に貫通孔７２を形成する工程において、ＶＤＤ導体４２を形成する部分と信号線導体４３を形成する部分とで、貫通孔７２の径を変えることで、絶縁体４５の厚さを変えることができる。また、図５（ｃ）において、ＶＤＤ導体４２と信号線導体４３とを形成する部分に貫通孔７４を形成する工程において、ＶＤＤ導体４２を形成する部分と信号線導体４３を形成する部分とで、貫通孔７４の径を変えることで、信号線導体４３の径を変えることができる。
【００６９】
また、端子板４０において、信号線導体４３を囲む絶縁体４５の誘電率を、ＶＤＤ導体４２を囲む絶縁体４５の誘電率より小さくすることで、端子板４０において、ＧＮＤ導体４１と信号線導体４３との間のキャパシタンスＣ１を小さくしてもよい。なお、第２の導体の用途は、ＶＤＤ導体４２または信号線導体４３以外の、第３の電位、第４の電位などとしてもよく、用途によって、ＧＮＤ導体４１と第２の導体との間の絶縁体４５の誘電率を設定してよい。
【００７０】
この端子板４０の構造は、例えば次のようにすることで実現できる。すなわち、図５（ａ）に示す、ＶＤＤ導体４２と信号線導体４３とを形成する部分に貫通孔７２を形成する工程において、例えば、信号線導体４３を形成する部分に貫通孔７２を形成せず、ＶＤＤ導体４２を形成する部分にのみ貫通孔７２を形成する。次に、図５（ｂ）において、貫通孔７２を絶縁体７３で充填する。そして、図５（ａ）に戻って、ＶＤＤ導体４２を形成する部分のみに貫通孔７２を新たに形成する。ついで、図５（ｂ）に示すように、絶縁体７３と異なる誘電率の絶縁体で新たに形成された貫通孔７２を充填する。そののち、図５（ｃ）からの工程を行えばよい。なお、ＶＤＤ導体４２を形成する部分と信号線導体４３を形成する部分との貫通孔７２の形成順序を逆にしてもよい。
【００７１】
すなわち、ＧＮＤ導体４１とＶＤＤ導体４２（第２の導体）との間の絶縁体４５の誘電率と、ＧＮＤ導体４１と信号線導体４３（第２の導体）との間の絶縁体４５の誘電率とは、第２の導体の用途、第２の導体がＶＤＤ導体４２であるか、信号線導体４３であるかによって、設定してよい。なお、第２の導体の用途が第３の電位、第４の電位などの場合も同様である。
【００７２】
（第３の実施の形態）
図１２は、第３の実施の形態における半導体モジュール１０の端子板４０を説明するための、端子板４０の平面図である。
第１の実施の形態では、端子板４０は端子板４０Ａと４０Ｂとに分かれていた。第３の実施の形態では、端子板４０はロの字状の形状をしている。そして、ハンダ層４７は、半導体チップ２０（図示せず）を囲むことができるようにロの字状に形成されている。
そして、第３の実施の形態における半導体モジュール１０および端子板４０のこれ以外の構成は、第１の実施の形態と同様である。
これにより、第３の実施の形態の半導体モジュール１０は、第１の実施の形態に比べ、接続できる端子の数を多くできるという効果がある。
【００７３】
（第４の実施の形態）
図１３は、第４の実施の形態における半導体モジュール１０の端子板４０を説明するための、端子板４０の平面図である。
第１の実施の形態の半導体モジュール１０では、図４（ａ）に示したように、端子板４０ＡのＧＮＤ導体接続部４１ａは、ＶＤＤ導体接続部４２ａまたは信号線導体接続部４３ａと同じ面積の円形に形成されていた。これに対し、第４の実施の形態における端子板４０では、ＧＮＤ導体接続部４１ａは矩形で形成されている。
これは、図４（ｂ）に示したように、ＧＮＤ導体４１は、ＶＤＤ導体４２および信号線導体４３と、それらを取り囲む絶縁体４５とが占める部分を除いた、端子板４０の大部分を占める。したがって、ＧＮＤ導体接続部４１ａがＶＤＤ導体４２および信号線導体４３と電気的に短絡しない範囲において、ＧＮＤ導体接続部４１ａを広げて形成してもよい。
これにより、半導体モジュール１０において、半導体チップ２０のＧＮＤ端子への経路の抵抗を減らす効果がある。
なお、ＧＮＤ導体接続部４１ａの形状は、矩形に限られることはなく、楕円などの形状とすることができる。
【００７４】
なお、図７（ｂ）に示したように、比較例の半導体モジュール１０では、ハンダボール５２相互間の距離を小さくするためには、ハンダボール５２のサイズを小さくせざるを得ない。すると、半導体パッケージ３０Ａと３０Ｂとの距離が近くなってしまう。
しかし、これまで説明した本実施の形態の半導体モジュール１０では、半導体パッケージ３０Ａと３０Ｂとの間に端子板４０を用いるため、半導体パッケージ３０Ａと３０Ｂとの距離が近くならない。
また、これまで説明したように、端子板４０の厚さは、必要に応じて厚くしうる。そこで、端子板４０の厚さを調整することで、半導体モジュール１０の下側に位置する半導体パッケージ３０Ｂに厚い半導体チップやキャパシタなどの部品を搭載することができる。
さらに、端子板４０の大部分を占めるＧＮＤ導体４１は、例えば熱伝導率の高いＣｕで形成されているので、空気や絶縁樹脂の場合に比べて、放熱特性が向上する。
【００７５】
なお、半導体パッケージ３０は、半導体チップ２０を搭載していなくともよく、例えばコンデンサなどの受動部品のみを搭載していてもよい。
【００７６】
また、本明細書の記述、数値は例にすぎない。よって、前述の形態、数値に限定されるものではなく、適宜変更して実施することができる。
【図面の簡単な説明】
【００７７】
【図１】第１の実施の形態における半導体モジュールを説明するための図である。
【図２】第１の実施の形態における半導体モジュールを説明するための断面図である。
【図３】第１の実施の形態における半導体モジュールを説明するための断面図である。
【図４】端子板を説明するための平面図および断面図である。
【図５】端子板の製造方法を説明する図である。
【図６】半導体モジュールの製造方法を説明する図である。
【図７】実施例および比較例の半導体モジュールを説明する図である。
【図８】実施例と比較例との半導体モジュールにおけるループインダクタンスおよびキャパシタンスを示す図である。
【図９】３つの半導体パッケージを積層した半導体モジュールを示す図である。
【図１０】第２の実施の形態の半導体モジュールを説明する図である。
【図１１】第２の実施の形態の半導体モジュールにおけるキャパシタンスを示す図である。
【図１２】第３の実施の形態における半導体モジュールの端子板を説明するための端子板の平面図である。
【図１３】第４の実施の形態における半導体モジュールの端子板を説明するための端子板の平面図である。
【符号の説明】
【００７８】
１０…半導体モジュール、２０…半導体チップ、３０…半導体パッケージ、４０…端子板、４１…接地（ＧＮＤ）導体、４２…電源（ＶＤＤ）導体、４３…信号線導体、４５…絶縁体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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