(57)【要約】【課題】消費電力の最大値を低減する。【解決手段】データ電極駆動ＩＣ用の制御信号と遅延情報とを発生する制御信号発生回路と、制御信号を遅延情報にもとづき遅延する第１の遅延回路９０と、遅延回路９０が出力する互いに遅延時間が異なる複数の制御信号の位相を互いに揃える位相揃回路９１と、位相揃回路９１が出力する制御信号とその制御信号に対応する遅延情報とをあわせて１つのシリアル信号に変換するパラレルシリアル変換回路９３と、パラレルシリアル変換回路９３が出力するシリアル信号をパラレル信号に変換するとともに制御信号と遅延情報とに分離するシリアルパラレル変換回路９４と、シリアルパラレル変換回路９３が出力する制御信号を、その制御信号に対応する遅延情報にもとづく時間だけ遅延する第２の遅延回路９７とを備え、データ電極駆動ＩＣは、遅延回路９７が出力する制御信号によって動作する。【選択図】図１６
2010164739.tif 000002
【特許請求の範囲】
【請求項１】
初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数のデータ電極を備えたプラズマディスプレイパネルと、
複数の前記データ電極に接続したデータ電極駆動ＩＣを複数有し、前記書込み期間に書込みパルスを発生するデータ電極駆動回路と、
前記データ電極駆動ＩＣを制御する複数の制御信号を発生するとともに複数の前記制御信号のそれぞれに互いに異なる遅延情報を発生する制御信号発生回路と、
前記制御信号を、前記制御信号に対応する前記遅延情報にもとづく時間だけ遅延して出力する複数の第１の遅延回路と、
複数の前記第１の遅延回路が出力する互いに遅延時間が異なる複数の前記制御信号を、互いの位相を揃えて出力する位相揃回路と、
パラレル信号をシリアル信号に変換する動作をし、前記位相揃回路が出力する前記制御信号と前記制御信号に対応する前記遅延情報とをあわせて１つのシリアル信号に変換するパラレルシリアル変換回路と、
シリアル信号をパラレル信号に変換する動作をし、前記パラレルシリアル変換回路が出力する前記シリアル信号をパラレル信号に変換するとともに前記制御信号と前記遅延情報とに分離するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路が出力する前記制御信号を、前記制御信号に対応する前記遅延情報であって前記シリアルパラレル変換回路が出力する前記遅延情報にもとづく時間だけ遅延する複数の第２の遅延回路とを備え、
前記データ電極駆動ＩＣは、前記第２の遅延回路が出力する前記制御信号によって動作することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記パラレルシリアル変換回路は、前記シリアル信号を、前記制御信号の周波数と、前記制御信号を構成するビット数に１を加えた数とを乗算した周波数で発生することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で複数のデータ電極を備えたプラズマディスプレイパネルを駆動し、前記書込み期間において、前記データ電極に書込みパルスを印加するプラズマディスプレイパネルの駆動方法であって、
複数のデータ電極駆動ＩＣを制御する複数の制御信号を発生するステップと、
複数の前記制御信号に互いに異なる遅延情報を発生するステップと、
前記制御信号を、前記制御信号に対応した前記遅延情報にもとづく時間だけ遅延するステップと、
前記遅延情報にもとづく時間だけ遅延した複数の前記制御信号の位相を互いに揃えるステップと、
パラレル信号である前記位相揃回路が出力する前記制御信号と、前記制御信号に対応する前記遅延情報とをあわせて１つのシリアル信号に変換するステップと、
パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板に前記シリアル信号を送信し、前記シリアル信号をパラレル信号に変換するとともに前記制御信号と前記遅延情報とに分離するステップと、
前記分離後の前記制御信号を、前記分離後の前記遅延情報にもとづき遅延するステップと、
前記分離後の前記遅延情報にもとづく時間だけ遅延した前記制御信号を前記データ電極駆動ＩＣに供給するステップとを備えたことを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
【０００３】
図１は、パネル１０の構造を示す分解斜視図である。ガラス製の前面板２１上には、１対の走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。
【０００４】
背面板３１上には複数の平行なデータ電極３２が形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が設けられている。
【０００５】
これら前面板２１と背面板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが立体交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして、内部の放電空間には、例えば分圧比で５％のキセノンを含むネオンとキセノンの混合ガスが放電ガスとして封入されている。このとき、例えば、キセノンの分圧比を大きくすることで、発光効率を向上させることができる。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが対向して交差する部分に放電セルが形成される。このような構成のパネル１０において、各放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光させることによりカラーの画像を表示することができる。
【０００６】
図２は、パネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜走査電極ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜維持電極ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜データ電極Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。そして、ｍ×ｎ個の放電セルが形成された領域がパネル１０の表示領域となる。
【０００７】
このパネル１０を駆動する方法としては、サブフィールド法、すなわち、１フィールドを時間軸上で複数のサブフィールド（例えば、第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ、の８つのサブフィールド）に分割し、各サブフィールドのそれぞれに輝度重み（例えば、１、２、４、８、１６、３２、６４、１２８の輝度重み）を設定し、サブフィールド毎に各放電セルの発光・非発光を制御することによって多階調の画像を表示することができる。
【０００８】
図３は、パネル１０の各電極に印加する駆動電圧波形図である。図３には、書込み期間において最初に走査を行う走査電極ＳＣ１、書込み期間において最後に走査を行う走査電極ＳＣｎ、維持電極ＳＵ１〜維持電極ＳＵｎ、およびデータ電極Ｄ１〜データ電極Ｄｍの駆動波形を示す。
【０００９】
図３に示すように、各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成するとともに、書込み放電を安定して発生させるためのプライミング粒子（書込み放電を発生させるための励起粒子）を発生させる。
【００１０】
なお、サブフィールド法の１つとして、１フィールドのうちの１つのサブフィールドの初期化期間においては全ての放電セルに初期化放電を発生させる全セル初期化動作を行い、他のサブフィールドの初期化期間においては直前の維持期間で維持放電を行った放電セルに対してのみ選択的に初期化放電を発生させる選択初期化動作を行う駆動方法が開示されている。このように駆動することによって、階調表示に関係しない発光を全セル初期化動作における微弱発光だけとし、コントラストの高い画像表示が可能となる（例えば、特許文献１参照）。
【００１１】
そして、図３には、２つのサブフィールドの駆動電圧波形、すなわち全セル初期化動作を行うサブフィールド（「全セル初期化サブフィールド」と呼称する）の第１サブフィールド（第１ＳＦ）と、選択初期化動作を行うサブフィールド（「選択初期化サブフィールド」と呼称する）の第２サブフィールド（第２ＳＦ）とを示す。なお、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中からサブフィールドデータ（サブフィールド毎の発光・非発光を示すデータ）にもとづき選択された電極を表す。
【００１２】
第１ＳＦの初期化期間前半部では、データ電極Ｄ１〜データ電極Ｄｍ、維持電極ＳＵ１〜維持電極ＳＵｎにそれぞれ０（Ｖ）を印加し、走査電極ＳＣ１〜走査電極ＳＣｎには、０（Ｖ）から放電開始電圧以下の電圧Ｖｉ１を印加し、さらに電圧Ｖｉ１から、維持電極ＳＵ１〜維持電極ＳＵｎに対して放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧（以下、「上りランプ電圧」と呼称する）Ｌ１を印加する。
【００１３】
この上りランプ電圧Ｌ１が上昇する間に、走査電極ＳＣ１〜走査電極ＳＣｎと維持電極ＳＵ１〜維持電極ＳＵｎとの間、および走査電極ＳＣ１〜走査電極ＳＣｎとデータ電極Ｄ１〜データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が持続して起こる。そして、走査電極ＳＣ１〜走査電極ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１〜データ電極Ｄｍ上部および維持電極ＳＵ１〜維持電極ＳＵｎ上部には正の壁電圧が蓄積される。この電極上部の壁電圧とは、電極を覆う誘電体層２５、３３上、保護層２６上、蛍光体層３５上等に蓄積された壁電荷により生じる電圧を表す。
【００１４】
初期化期間後半部では、維持電極ＳＵ１〜維持電極ＳＵｎには正の電圧Ｖｅ１を印加し、データ電極Ｄ１〜データ電極Ｄｍには０（Ｖ）を印加し、走査電極ＳＣ１〜走査電極ＳＣｎには、維持電極ＳＵ１〜維持電極ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える負の電圧Ｖｉ４に向かって緩やかに下降する下り傾斜波形電圧（以下、「下りランプ電圧」と呼称する）Ｌ２を印加する。
【００１５】
この間に、走査電極ＳＣ１〜走査電極ＳＣｎと維持電極ＳＵ１〜維持電極ＳＵｎとの間、および走査電極ＳＣ１〜走査電極ＳＣｎとデータ電極Ｄ１〜データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜走査電極ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１〜維持電極ＳＵｎ上部の正の壁電圧が弱められ、データ電極Ｄ１〜データ電極Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。
【００１６】
続く書込み期間では、走査電極ＳＣ１〜走査電極ＳＣｎに対しては順次走査パルス電圧を印加（以下、この動作を「走査」とも記す）し、データ電極Ｄ１〜データ電極Ｄｍに対しては発光させるべき放電セルに対応するデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加して、発光させるべき放電セルに選択的に書込み放電を発生させ壁電荷を形成する（以下、これらの動作を総称して「書込み」とも記す）。
【００１７】
具体的には、まず維持電極ＳＵ１〜維持電極ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１〜走査電極ＳＣｎに電圧Ｖｃ（Ｖｃ＝Ｖａ＋Ｖｓｃｎ）を印加する。
【００１８】
そして、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１〜データ電極Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加する。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。また、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電を引き金にして、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間に放電を発生させることができる。こうして、発光させるべき放電セルに書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
【００１９】
一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１〜データ電極Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで順次行う。
【００２０】
続く維持期間では、輝度重みに所定の輝度倍率を乗じた数の維持パルスを表示電極対２４に交互に印加して、書込み放電を起こした放電セルで維持放電を発生させ、対応する放電セルの蛍光体層３５を発光させる。
【００２１】
具体的には、まず走査電極ＳＣ１〜走査電極ＳＣｎに正の維持パルス電圧Ｖｓを印加するとともに維持電極ＳＵ１〜維持電極ＳＵｎに０（Ｖ）を印加する。すると書込み放電を起こした放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
【００２２】
続いて、走査電極ＳＣ１〜走査電極ＳＣｎには０（Ｖ）を、維持電極ＳＵ１〜維持電極ＳＵｎには維持パルス電圧Ｖｓをそれぞれ印加する。以降同様に、走査電極ＳＣ１〜走査電極ＳＣｎと維持電極ＳＵ１〜維持電極ＳＵｎとに輝度重みに輝度倍率を乗じた数の維持パルスを交互に印加する。
【００２３】
こうして、所定の数の維持パルスを発生して、維持期間における維持動作が終了する。
【００２４】
第２ＳＦの初期化期間では、第１ＳＦにおける初期化期間の前半部を省略した駆動電圧波形を各電極に印加する。すなわち、維持電極ＳＵ１〜維持電極ＳＵｎに電圧Ｖｅ１を、データ電極Ｄ１〜データ電極Ｄｍに０（Ｖ）をそれぞれ印加し、走査電極ＳＣ１〜走査電極ＳＣｎに放電開始電圧以下となる電圧（例えば、０（Ｖ））から負の電圧Ｖｉ４に向かって緩やかに下降する下りランプ電圧Ｌ３を印加する。
【００２５】
これにより直前のサブフィールド（図３では、第１ＳＦ）の維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生し、走査電極ＳＣｉ上部および維持電極ＳＵｉ上部の壁電圧が弱められ、データ電極Ｄｋ（ｋ＝１〜ｍ）上部の壁電圧も書込み動作に適した値に調整される。一方、前のサブフィールドで維持放電が起こらなかった放電セルについては放電することはなく、前のサブフィールドの初期化期間終了時における壁電荷の状態がそのまま保たれる。
【００２６】
第２ＳＦの書込み期間および維持期間では、各電極に対して第１ＳＦの書込み期間および維持期間と同様の駆動波形を印加する。また、第３ＳＦ以降のサブフィールドにおける駆動電圧波形は、維持期間における維持パルスの発生数が異なる以外は第２ＳＦの駆動電圧波形とほぼ同様である。
【００２７】
図４は、従来技術におけるプラズマディスプレイ装置１の回路ブロック図である。プラズマディスプレイ装置１は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、制御信号発生回路４５、および各回路ブロックに必要な電力を供給する電源回路４６を備えている。
【００２８】
電源回路４６は、家庭用電源取込み口７０（例えば、コンセント用プラグ）を備えている。また、電源回路４６は、スイッチング動作を行う回路素子を有し（図示せず）、その回路素子がオンされることでプラズマディスプレイ装置１に主電源が投入され、一般に用いられている家庭用電源（商用電源等）の取出し口（例えば、コンセント）から、家庭用電源取込み口７０を介して電源回路４６内に電力が取り込まれる。そして、電源回路４６は、家庭用電源の交流電圧を直流電圧に変換し、内部に備えた各電源電圧発生回路からパネル１０の駆動に必要な電源電圧を発生する。
【００２９】
画像信号処理回路４１は、パネル１０の画素数に応じて、入力された画像信号ｓｉｇをサブフィールド毎の発光・非発光を示すサブフィールドデータに変換する。
【００３０】
制御信号発生回路４５は、水平同期信号Ｈ、垂直同期信号Ｖおよびサブフィールドデータにもとづき各回路ブロックの動作を制御する各種の制御信号を発生し、それぞれの回路ブロック（画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３および維持電極駆動回路４４）へ供給する。
【００３１】
データ電極駆動回路４２は、画像信号処理回路４１から出力されるサブフィールドデータを、各データ電極Ｄ１〜データ電極Ｄｍに対応する書込みパルスに変換し、制御信号にもとづいて各データ電極Ｄ１〜データ電極Ｄｍに印加する。そのため、データ電極駆動回路４２は、サブフィールドデータおよび制御信号にもとづき複数のデータ電極３２（例えば、１９２本）を独立に駆動することができるＩＣ（以下、「データ電極駆動ＩＣ」と呼称する）４７を複数（例えば、３２個）備えている。
【００３２】
走査電極駆動回路４３は、初期化期間において走査電極ＳＣ１〜走査電極ＳＣｎに印加する初期化波形を発生する初期化波形発生回路、維持期間において走査電極ＳＣ１〜走査電極ＳＣｎに印加する維持パルスを発生する維持パルス発生回路、書込み期間において走査電極ＳＣ１〜走査電極ＳＣｎに印加する走査パルスを発生する走査パルス発生回路を備え（図示せず）、制御信号発生回路４５が供給する制御信号にもとづいて各走査電極ＳＣ１〜走査電極ＳＣｎをそれぞれ駆動する。
【００３３】
維持電極駆動回路４４は、維持パルス発生回路および電圧Ｖｅ１、電圧Ｖｅ２を発生する回路を備え（図示せず）、制御信号発生回路４５から供給される制御信号にもとづいて維持電極ＳＵ１〜維持電極ＳＵｎを駆動する。
【００３４】
このようなプラズマディスプレイ装置１に、大きい階調値では輝度重みの小さいサブフィールドを点灯または非点灯に固定する回路を設け、書込み時の消費電力を抑える技術が開示されている（例えば、特許文献２参照）。
【００３５】
また、データ電極駆動ＩＣ４７間で書込みパルスを出力するタイミングに差を設け、データ電極駆動回路４２で消費される電力を時間的に分散させて、消費電力の最大値を抑える技術が開示されている。また、制御信号発生回路４５からデータ電極駆動ＩＣ４７に制御信号を送信するのに使用する配線の数を削減する技術も開示されている。次に、これらの技術について説明する。
【００３６】
図５は、従来技術におけるデータ電極駆動回路４２の構成を示す回路図である。図５に示すように、データ電極駆動回路４２は、書込み期間に書込みパルスを発生する書込みパルス発生回路４８と、データ電極Ｄ１〜データ電極Ｄｍのそれぞれに対して印加すべき書込みパルスを出力する書込みパルス出力回路４９とを備えている。そして、書込みパルス出力回路４９の各出力端子をパネル１０のデータ電極Ｄ１〜データ電極Ｄｍのそれぞれに接続している。なお、以下の説明においては、スイッチング素子を導通させる動作を「オン」、遮断させる動作を「オフ」と表記し、スイッチング素子をオンさせる信号を「Ｈｉ」、オフさせる信号を「Ｌｏ」と表記する。
【００３７】
書込みパルス発生回路４８は、電力回収回路５０とクランプ回路５１とを備え、電力回収回路５０は、電力回収用のコンデンサＣ１と、スイッチング素子Ｑ１、スイッチング素子Ｑ２と、逆流防止用のダイオードＤｉ１、ダイオードＤｉ２と、共振用のインダクタＬ１とを有し、クランプ回路５１は、スイッチング素子Ｑ３、スイッチング素子Ｑ４を有する。
【００３８】
電力回収回路５０は、データ電極３２の電極容量と共振用のインダクタＬ１とを共振させてデータ電極３２に供給された電力を電力回収用のコンデンサＣ１に回収し、その回収された電力をデータ電極３２に再度供給する。クランプ回路５１は、スイッチング素子Ｑ３を導通させることでデータ電極３２に正の電圧Ｖｄを印加し、スイッチング素子Ｑ４を導通させることでデータ電極３２に接地電位である０（Ｖ）を印加する。こうして、書込みパルス発生回路４８は、制御信号発生回路４５から出力される制御信号にもとづき内部に備えた各スイッチング素子Ｑ１〜スイッチング素子Ｑ４を切換えて書込みパルスを発生し、発生した書込みパルスを書込みパルス出力回路４９に出力する。
【００３９】
書込みパルス出力回路４９は、出力端子をｍ本のデータ電極Ｄ１〜データ電極Ｄｍのそれぞれに接続したスイッチ回路ＯＵＴ１〜スイッチ回路ＯＵＴｍを備えている（以下、「スイッチ回路６０」とも記す）。スイッチ回路ＯＵＴ１〜スイッチ回路ＯＵＴｍのそれぞれは、書込みパルス発生回路４８から出力される書込みパルスをデータ電極Ｄ１〜データ電極Ｄｍに印加するためのスイッチング素子ＱＨ１〜スイッチング素子ＱＨｍと、データ電極Ｄ１〜データ電極Ｄｍに０（Ｖ）を印加するためのスイッチング素子ＱＬ１〜スイッチング素子ＱＬｍとを備えている。スイッチ回路ＯＵＴ１〜スイッチ回路ＯＵＴｍは複数個（例えば、１９２個）が１つにまとめられＩＣ化されている。このＩＣがデータ電極駆動ＩＣ４７である。そして、制御信号発生回路４５から出力される制御信号にもとづき各スイッチング素子を切換えて、書込みパルス発生回路４８から出力される書込みパルスをデータ電極Ｄｋに出力する。
【００４０】
なお、スイッチング素子ＱＨｉ（ｉ＝１〜ｍ）への制御信号は正論理動作（「Ｈｉ」が入力されたときには「Ｈｉ」を出力し、「Ｌｏ」が入力されたときには「Ｌｏ」を出力）するバッファＢＦｉを介してスイッチング素子ＱＨｉへ入力され、スイッチング素子ＱＬｉへの制御信号は負論理動作（「Ｌｏ」が入力されたときには「Ｈｉ」を出力し、「Ｈｉ」が入力されたときには「Ｌｏ」を出力）するバッファＩＮＶｉを介してスイッチング素子ＱＬｉへ入力される。そして、バッファＢＦｉとバッファＩＮＶｉとは互いの入力端子同士が接続され、スイッチ回路ＯＵＴｉの入力端子ＩＮｉとなっている。したがって、スイッチ回路ＯＵＴｉに入力される制御信号に対してスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとは互いに逆の動作をし、常にいずれか一方がオンとなり他方はオフとなる。
【００４１】
図６は、従来技術におけるデータ電極駆動ＩＣ４７の構成を示す概略図である。データ電極駆動ＩＣ４７は、複数のスイッチ回路６０（例えば、１９２個）と、変換器６１とを備えている。
【００４２】
変換器６１は、複数のビット信号からなる制御信号ＤＴを、データ電極駆動ＩＣ４７内部に備えられた複数のスイッチ回路６０のそれぞれに向けた制御信号に変換する働きを有する。例えば、データ電極駆動ＩＣ４７が１９２個のスイッチ回路６０を有し、かつ入力制御信号として６ビットの制御信号ＤＴ（５：０）を受け付けるように構成されているときには、変換器６１は、次のような動作をする。すなわち、１データが６ビットの制御信号ＤＴ（５：０）を３２回に分けて受け取り、３２回分のデータ、すなわち１９２ビット分のデータを受け付けるまで、受け取ったデータを変換器６１内部のメモリー（図示せず）に蓄積する。そして、１９２ビット分のデータを受け取った後、メモリーに蓄積したデータ、すなわちスイッチ回路６０の１９２個分の制御信号を、スイッチ回路６０のそれぞれに向けて一斉に送信する。このように、変換器６１の働きによりスイッチ回路６０の制御に用いる信号のビット数を削減することができるので、データ電極駆動ＩＣ４７の入力端子数を削減するとともに、制御信号発生回路４５からデータ電極駆動ＩＣ４７に向けて制御信号を送信するのに使用する配線の数を削減することができる。
【００４３】
なお、１回の書込みに要する時間が、例えば１μｓｅｃであれば、上述の例では、制御信号発生回路４５は、１μｓｅｃの間に３２回分のデータを送信すればよい。すなわち、約３０ｎｓｅｃに１回の割合でデータを送信すればよいので、約３０ＭＨｚの周波数で制御信号を送信すればよい。
【００４４】
図７は、従来技術におけるプラズマディスプレイ装置１の各駆動回路を搭載したプリント基板の配置の一例を示す平面図である。なお、図７では、各プリント基板の配置と、制御信号発生回路４５からデータ電極駆動ＩＣ４７へ制御信号を送信する配線とを概略的に示す。
【００４５】
電源用プリント基板７５は、プラズマディスプレイ装置１の動作に必要な各電圧を発生する電源回路４６を搭載し、プラズマディスプレイ装置１の各回路ブロックに電力を供給する。
【００４６】
制御用プリント基板７４は、マイクロコンピューター（以下、「マイコン」と記す）を含む制御信号発生回路４５を搭載し、各駆動回路に制御信号を送信する。
【００４７】
走査電極駆動用プリント基板７１は、走査電極駆動回路４３を搭載し（図示せず）、走査電極駆動回路４３の出力端子をフレキシブル配線板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｕｒｃｕｉｔ、以下、「ＦＰＣ」と記す）７６によってパネル１０の走査電極ＳＣ１〜走査電極ＳＣｎに接続している。そして、走査電極駆動回路４３から出力される駆動電圧は、ＦＰＣ７６を介して、各走査電極ＳＣ１〜走査電極ＳＣｎに印加される。
【００４８】
維持電極駆動用プリント基板７２は、維持電極駆動回路４４を搭載し（図示せず）、維持電極駆動回路４４の出力端子をＦＰＣ７７によってパネル１０の維持電極ＳＵ１〜維持電極ＳＵｎに接続している。そして、維持電極駆動回路４４から出力される駆動電圧は、ＦＰＣ７７を介して、各維持電極ＳＵ１〜維持電極ＳＵｎに印加される。
【００４９】
データ電極駆動用プリント基板７３は、データ電極駆動回路４２を搭載し（図７には、データ電極駆動ＩＣ４７のみを示す）、データ電極駆動回路４２が有するデータ電極駆動ＩＣ４７の出力端子をＦＰＣ７８によってパネル１０のデータ電極Ｄ１〜データ電極Ｄｍに接続している。そして、データ電極駆動回路４２から出力される駆動電圧は、ＦＰＣ７８を介して、データ電極Ｄｋに印加される。このとき、制御信号発生回路４５からデータ電極駆動ＩＣ４７のそれぞれへ制御信号が送信されるが、データ電極駆動ＩＣ４７を図６に示した構成とすることで、制御信号発生回路４５からデータ電極駆動ＩＣ４７へ制御信号を送信する配線の数を削減することができる。
【００５０】
次に、データ電極駆動ＩＣ４７間で書込みパルスを出力するタイミングに差を設ける構成について説明する。
【００５１】
書込み期間においては、走査電極ＳＣ１〜走査電極ＳＣｎのそれぞれについては順次負の走査パルス電圧Ｖａを印加していくが、データ電極Ｄ１〜データ電極Ｄｍに関しては、走査電極ＳＣ１〜走査電極ＳＣｎのそれぞれに負の走査パルス電圧Ｖａを印加する毎に、データ電極Ｄ１〜データ電極Ｄｍのうちの発光させるべき放電セルに対応したデータ電極Ｄｋ（ｋ＝１〜ｍ）に一斉に正の書込みパルス電圧Ｖｄを印加する。そのため、データ電極駆動回路４２では、書込みパルス電圧Ｖｄを発生するタイミングで、大量の消費電力が発生する。
【００５２】
このとき、データ電極駆動回路４２で消費される電力が一定の時間に集中しないように、データ電極駆動ＩＣ４７間で書込みパルスを出力するタイミングに差を設けることで、データ電極駆動回路４２で消費される電力を時間的に分散させ、消費電力の最大値を抑えることができる。
【００５３】
図８は、従来技術におけるデータ電極駆動ＩＣ４７間で書込みパルスを出力するタイミングに差を設けるための回路の一構成例を概略的に示す図である。また、図９は、図８に示す回路構成において制御信号に設けた時間差の一例を概略的に示す図である。なお、説明を簡略化するために、図８には３つのデータ電極駆動ＩＣ４７と制御信号を遅延させる回路とを示し、その他の回路は省略する。また、以下の説明では、１つ目のデータ電極駆動ＩＣ（以下、「データ電極駆動ＩＣ（１）」と記す）４７の制御に用いる信号を制御信号ＤＴＡとし、２つ目のデータ電極駆動ＩＣ（以下、「データ電極駆動ＩＣ（２）」と記す）４７の制御に用いる信号を制御信号ＤＴＢとし、３つ目のデータ電極駆動ＩＣ（以下、「データ電極駆動ＩＣ（３）」と記す）４７の制御に用いる信号を制御信号ＤＴＣとし、各制御信号はそれぞれ６ビットであるものとする。
【００５４】
例えば、データ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７の間で書込みパルスを出力するタイミングに差を設けるには、制御信号に互いに異なる遅延時間を与えて各データ電極駆動ＩＣ４７に入力すればよい。
【００５５】
そのために、図８に示す回路構成例では、互いに異なる遅延時間に設定された３つの遅延回路、遅延回路Ａ５２、遅延回路Ｂ５３、遅延回路Ｃ５４を設けている。そして、制御信号ＤＴＡ（５：０）は、遅延回路Ａ５２を通して遅延後制御信号ＤＴＡ’（５：０）とし、これをデータ電極駆動ＩＣ（１）４７に入力する。また、制御信号ＤＴＢ（５：０）は、遅延回路Ｂ５３を通して遅延後制御信号ＤＴＢ’（５：０）とし、これをデータ電極駆動ＩＣ（２）４７に入力する。また、制御信号ＤＴＣ（５：０）は、遅延回路Ｃ５４を通して遅延後制御信号ＤＴＣ’（５：０）とし、これをデータ電極駆動ＩＣ（３）４７に入力する。
【００５６】
例えば、遅延回路Ｂ５３の遅延時間を遅延回路Ａ５２の遅延時間よりも時間Ｔｂだけ長く設定すれば、遅延後制御信号ＤＴＢ’（５：０）は遅延後制御信号ＤＴＡ’（５：０）がデータ電極駆動ＩＣ（１）４７に到達する時間よりも時間Ｔｂだけ遅れてデータ電極駆動ＩＣ（２）４７に到達する。また、遅延回路Ｃ５４の遅延時間を遅延回路Ａ５２の遅延時間よりも時間Ｔｃ（時間Ｔｃ＞時間Ｔｂとする）だけ長く設定すれば、遅延後制御信号ＤＴＣ’（５：０）は遅延後制御信号ＤＴＡ’（５：０）がデータ電極駆動ＩＣ（１）４７に到達する時間よりも時間Ｔｃだけ遅れて遅延してデータ電極駆動ＩＣ（３）４７に到達する。
【００５７】
これにより、データ電極駆動ＩＣ（２）４７はデータ電極駆動ＩＣ（１）４７よりも時間Ｔｂだけ遅れて書込みパルスを出力し、データ電極駆動ＩＣ（３）４７はデータ電極駆動ＩＣ（１）４７よりも時間Ｔｃだけ遅れて書込みパルスを出力する。したがって、その時間差の分だけ書込み放電の発生時間に差を設けることができる。すなわち、データ電極駆動回路４２で消費される電力を時間的に分散させ、消費電力の最大値を抑えることができる。
【００５８】
次に、制御信号発生回路４５からデータ電極駆動ＩＣ４７に向けて制御信号を送信するのに使用する配線の数を削減する技術の一例を説明する。
【００５９】
図１０は、従来技術における制御信号の多重・分離を行う回路構成の概略図である。また、図１１は、図１０に示すパラレルシリアル変換回路６５における動作の一例を示すタイミングチャートであり、図１２は、図１０に示すシリアルパラレル変換回路６６の構成の一例を示す回路図であり、図１３は、図１２に示すシリアルパラレル変換回路６６における動作の一例を示すタイミングチャートである。なお、説明を簡略化するために、図１０には３つのデータ電極駆動ＩＣ４７およびそれに用いる制御信号を多重・分離するための回路を示し、その他の回路は省略する。また、遅延回路Ａ８２、遅延回路Ｂ８３、遅延回路Ｃ８４、パラレルシリアル変換回路６５は、制御信号発生回路４５を搭載した制御用プリント基板７４に搭載され、シリアルパラレル変換回路６６、ラッチ回路６７は、データ電極駆動ＩＣ４７を搭載したデータ電極駆動用プリント基板７３に搭載されているものとする（以下、１つ目のラッチ回路６７を「ラッチ回路（１）６７」、２つ目のラッチ回路６７を「ラッチ回路（２）６７」というように記す。ここでは、ラッチ回路（１）６７〜ラッチ回路（３）６７を例に挙げて示す）。また、図１１には、パラレルシリアル変換回路６５において遅延後制御信号ＤＴＡ’（５：０）を時間的に多重するときのタイミングチャートを例に挙げて示し、図１３には、パラレルシリアル変換回路６５から出力される信号ＤＴＰ（３）をシリアルパラレル変換回路６６において時間的に分離するときのタイミングチャートを例に挙げて示す。
【００６０】
なお、以下の説明において、１つのデータを構成する複数のビット情報をそのビット情報と同数のビット信号で表す信号を「パラレル信号」と呼称する。例えば、制御信号ＤＴＡ（５：０）は６ビットの情報を６ビットの信号で表したパラレル信号である。また、複数のビット情報を時間的に直列に配置した１ビットの信号で表す信号を「シリアル信号」と呼称する。またパラレル信号をシリアル信号に変換する処理を「パラレルシリアル変換」と呼称し、シリアル信号をパラレル信号に変換する処理を「シリアルパラレル変換」と呼称する。また、制御信号ＤＴＡ（５：０）と同期して変化するタイミング信号を「ラッチ信号Ａ」とし、制御信号ＤＴＢ（５：０）と同期して変化するタイミング信号を「ラッチ信号Ｂ」とし、制御信号ＤＴＣ（５：０）と同期して変化するタイミング信号を「ラッチ信号Ｃ」とする。
【００６１】
図１０に示す遅延回路Ａ８２は、制御信号ＤＴＡ（５：０）を所定時間遅延した遅延後制御信号ＤＴＡ’（５：０）と、ラッチ信号Ａをそれと同時間だけ遅延した遅延後ラッチ信号Ａ’とを出力する。
【００６２】
遅延回路Ｂ８３は、制御信号ＤＴＢ（５：０）を、遅延回路Ａ８２の遅延時間よりも時間Ｔｂだけ長く遅延した遅延後制御信号ＤＴＢ’（５：０）と、ラッチ信号Ｂをそれと同時間だけ遅延した遅延後ラッチ信号Ｂ’とを出力する。
【００６３】
遅延回路Ｃ８４は、制御信号ＤＴＣ（５：０）を、遅延回路Ａ８２の遅延時間よりも時間Ｔｃだけ長く遅延した遅延後制御信号ＤＴＣ’（５：０）と、ラッチ信号Ｃをそれと同時間だけ遅延した遅延後ラッチ信号Ｃ’とを出力する。
【００６４】
パラレルシリアル変換回路６５は、遅延後制御信号ＤＴＡ’（５：０）をシリアル信号ＤＴＰ（３）に、遅延後制御信号ＤＴＢ’（５：０）をシリアル信号ＤＴＰ（２）に、遅延後制御信号ＤＴＣ’（５：０）をシリアル信号ＤＴＰ（１）に、それぞれパラレルシリアル変換する。このパラレルシリアル変換された信号が、制御用プリント基板７４からデータ電極駆動用プリント基板７３へ送信される。
【００６５】
シリアルパラレル変換回路６６は、ラッチ信号をトリガーにして入力データを保持して出力するラッチ回路（図示せず）を内部に複数有し、シリアル信号ＤＴＰ（３）をパラレル信号ＤＴＰ３（５：０）に、シリアル信号ＤＴＰ（２）をパラレル信号ＤＴＰ２（５：０）に、シリアル信号ＤＴＰ（１）をパラレル信号ＤＴＰ１（５：０）に、それぞれシリアルパラレル変換する。
【００６６】
ラッチ回路（１）６７は、遅延後ラッチ信号Ａ’にもとづきパラレル信号ＤＴＰ３（５：０）の位相を揃えて実質的に遅延後制御信号ＤＴＡ’（５：０）に等しい信号とし、データ電極駆動ＩＣ（１）４７に出力する。ラッチ回路（２）６７は、遅延後ラッチ信号Ｂ’にもとづきパラレル信号ＤＴＰ２（５：０）の位相を揃えて実質的に遅延後制御信号ＤＴＢ’（５：０）に等しい信号とし、データ電極駆動ＩＣ（２）４７に出力する。そして、ラッチ回路（３）６７は、遅延後ラッチ信号Ｃ’にもとづきパラレル信号ＤＴＰ１（５：０）の位相を揃えて実質的に遅延後制御信号ＤＴＣ’（５：０）に等しい信号とし、データ電極駆動ＩＣ（３）４７に出力する。
【００６７】
次にタイミングチャートを用いて各回路の動作を説明する。
【００６８】
まず、遅延後制御信号ＤＴＡ’（５：０）をシリアル信号ＤＴＰ（３）にパラレルシリアル変換する動作を、図１１を用いて説明する。
【００６９】
パラレルシリアル変換回路６５は、図１１に示すように、まず、制御信号ＤＴＡ（５：０）の周波数に、制御信号ＤＴＡ（５：０）を構成するビット信号の数に１を加えた数（この例では、７）を乗算した周波数のタイミング信号（以下、「クロック信号Ａ」と記す）を、遅延後ラッチ信号Ａ’にもとづき作成する。例えば、制御信号ＤＴＡ（５：０）が３０ＭＨｚであれば、それを７倍した２１０ＭＨｚのクロック信号Ａを発生する。
【００７０】
パラレルシリアル変換回路６５は、７入力１出力のセレクター（図示せず）を備えており、７つの入力端子のそれぞれに、「Ｈｅａｄｅｒ」、遅延後制御信号ＤＴＡ’（５）、遅延後制御信号ＤＴＡ’（４）、遅延後制御信号ＤＴＡ’（３）、遅延後制御信号ＤＴＡ’（２）、遅延後制御信号ＤＴＡ’（１）、遅延後制御信号ＤＴＡ’（０）を入力する。この「Ｈｅａｄｅｒ」は、シリアル信号において、１つのデータを構成する複数のビット情報の塊りを他のビット情報と区別するための識別情報であり、例えば、「０」である。
【００７１】
そして、セレクターの各入力端子と出力端子とを接続するセレクター内部のスイッチを、クロック信号Ａに同期して順番に切換える動作を繰り返す。これにより、図１１に示すように、遅延後制御信号ＤＴＡ’（５：０）を、各ビット情報を時間的に直列に配置した１ビットの信号に変換し、シリアル信号ＤＴＰ（３）を作成することができる。
【００７２】
そして、パラレルシリアル変換回路６５は、図示はしないが、上述と同様に、遅延後ラッチ信号Ｂ’（例えば、３０ＭＨｚ）にもとづきクロック信号Ｂ（例えば、２１０ＭＨｚ）を作成し、クロック信号Ｂにもとづき遅延後制御信号ＤＴＢ’（５：０）をパラレルシリアル変換してシリアル信号ＤＴＰ（２）を作成する。また、同様に、遅延後ラッチ信号Ｃ’（例えば、３０ＭＨｚ）にもとづきクロック信号Ｃ（例えば、２１０ＭＨｚ）を作成し、クロック信号Ｃにもとづき遅延後制御信号ＤＴＣ’（５：０）をパラレルシリアル変換してシリアル信号ＤＴＰ（１）を作成する。
【００７３】
これにより、シリアル信号ＤＴＰ（３）はクロック信号Ａと同位相になり、シリアル信号ＤＴＰ（２）はクロック信号Ｂと同位相になり、シリアル信号ＤＴＰ（１）はクロック信号Ｃと同位相になるので、シリアル信号ＤＴＰ（２）はシリアル信号ＤＴＰ（３）よりも時間Ｔｂだけ遅延し、シリアル信号ＤＴＰ（１）はシリアル信号ＤＴＰ（３）よりも時間Ｔｃだけ遅延する。
【００７４】
そして、パラレルシリアル変換回路６５は、遅延後ラッチ信号Ａ’、遅延後ラッチ信号Ｂ’、遅延後ラッチ信号Ｃ’のいずれかをＤＴＰ（０）とし、上述のシリアル信号ＤＴＰ（３）〜シリアル信号ＤＴＰ（１）とあわせて４ビットの信号ＤＴＰ（３：０）をシリアルパラレル変換回路６６に向けて出力する。なお、ここでは、遅延後ラッチ信号Ｂ’をＤＴＰ（０）とする。
【００７５】
次に、シリアル信号ＤＴＰ（３）をシリアルパラレル変換する動作を、図１２、図１３を用いて説明する。
【００７６】
図１２に示すように、シリアルパラレル変換回路６６は、複数の遅延回路６３（図１２に示す例では、遅延回路（ａ）６３〜遅延回路（ｆ）６３）と、複数のラッチ回路６４（図１２に示す例では、ラッチ回路（ａ’）６４〜ラッチ回路（ｆ’）６４）と、クロック逓倍回路６２と、タイミング調整回路６８とを有する。
【００７７】
クロック逓倍回路６２は、まず、ＤＴＰ（０）（ここでは、遅延後ラッチ信号Ｂ’）から、クロック信号Ｂと同じ周波数（ここでは、２１０ＭＨｚ）のタイミング信号を作成する。なお、このタイミング信号は、パラレルシリアル変換回路６５において作成したクロック信号Ｂと実質的に同じ信号となるので、以下、このタイミング信号もクロック信号Ｂと記す。
【００７８】
次に、遅延回路（ａ）６３〜遅延回路（ｆ）６３は、ＤＴＰ（０）をクロック信号Ｂで１周期遅延したタイミング信号、２周期遅延したタイミング信号、・・・、というように、６周期遅延したタイミング信号までの６つのタイミング信号を作成する（図１３には示さず）。
【００７９】
このとき、タイミング調整回路６８は、６つのタイミング信号のそれぞれが、シリアル信号ＤＴＰ（３）の各データとタイミングが揃うように「Ｈｅａｄｅｒ」にもとづきＤＴＰ（０）の位相を調整する。
【００８０】
そして、ラッチ回路（ａ’）６４〜ラッチ回路（ｆ’）６４のそれぞれに、シリアル信号ＤＴＰ（３）を入力するとともに、上述の６つのタイミング信号をラッチ信号として入力する。ラッチ回路（ａ’）６４〜ラッチ回路（ｆ’）６４は、トリガーとなるタイミング信号（ラッチ信号）の立上がりエッジ（ＬｏからＨｉへの変化点）または立下がりエッジ（ＨｉからＬｏへの変化点）にもとづいて入力信号を保持し、その保持した信号を出力する。これにより、ラッチ回路（ａ’）６４〜ラッチ回路（ｆ’）６４は、図１２に示すように、シリアル信号ＤＴＰ（３）から、ＤＴＰ３（５）、ＤＴＰ３（４）、ＤＴＰ３（３）、ＤＴＰ３（２）、ＤＴＰ３（１）、ＤＴＰ３（０）の６ビットの信号を出力する。このＤＴＰ３（５）〜ＤＴＰ３（０）の各信号はそれぞれ遅延後制御信号ＤＴＡ’（５）〜遅延後制御信号ＤＴＡ’（０）の各信号に実質的に等しい。ただし、ＤＴＰ３（５）〜ＤＴＰ３（０）は、図１３に示すように、各ビット毎に位相がずれた信号である。このようにして、シリアルパラレル変換回路６６は、シリアル信号ＤＴＰ（３）を６ビットのパラレル信号ＤＴＰ３（５：０）にシリアルパラレル変換する。
【００８１】
シリアルパラレル変換回路６６の後段に設けたラッチ回路（１）６７は、この各ビット毎に位相がずれたパラレル信号ＤＴＰ３（５：０）の位相を揃える働きを有する。具体的には、ラッチ回路（１）６７に、パラレル信号ＤＴＰ３（５：０）を入力するとともに、ラッチ信号として遅延後ラッチ信号Ａ’を入力する。これにより、ラッチ回路（１）６７は、遅延後ラッチ信号Ａ’の立上がりエッジ（または立下がりエッジ）に同期してパラレル信号ＤＴＰ３（５：０）の各ビット信号の位相を互いに揃えて出力する。この出力信号は、上述した遅延後制御信号ＤＴＡ’（５：０）と実質的に同じ信号となる。
【００８２】
そして、図示はしないが、シリアルパラレル変換回路６６は、上述と同様の動作で、シリアル信号ＤＴＰ（２）を６ビットのパラレル信号ＤＴＰ２（５：０）に変換し、シリアル信号ＤＴＰ（１）を６ビットのパラレル信号ＤＴＰ１（５：０）に変換する。そして、ラッチ回路（２）６７にパラレル信号ＤＴＰ２（５：０）と遅延後ラッチ信号Ｂ’とを入力することで、ラッチ回路（２）６７は遅延後制御信号ＤＴＢ’（５：０）と実質的に同じ信号を出力する。また、ラッチ回路（３）６７にパラレル信号ＤＴＰ１（５：０）と遅延後ラッチ信号Ｃ’とを入力することで、ラッチ回路（３）６７は遅延後制御信号ＤＴＣ’（５：０）と実質的に同じ信号を出力する。
【００８３】
そして、ラッチ回路（１）６７〜ラッチ回路（３）６７から出力される各信号を、制御信号としてデータ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７のそれぞれに入力することで、図８の構成と同様に、各データ電極駆動ＩＣ４７間の書込みパルスの出力時間に差を設けることができ、データ電極駆動回路４２で消費される電力を時間的に分散させ、消費電力の最大値を抑えることができる。
【００８４】
さらに、図１０に示した構成では、制御信号発生回路４５がデータ電極駆動ＩＣ４７のそれぞれについて出力する複数ビット（上述した例では、６ビット）の制御信号を、１ビットの信号にパラレルシリアル変換してデータ電極駆動回路４２に送信しているので、例えば制御用プリント基板７４とデータ電極駆動用プリント基板７３とを互いに電気的に接続する配線の数をさらに削減することが可能となる。
【特許文献１】特開２０００−２４２２２４号公報
【特許文献２】特開２００２−１５６９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００８５】
近年では、パネル１０の大型化が進み、大型化したパネル１０を搭載したプラズマディスプレイ装置１では、プリント基板間の距離が長くなり、プリント基板同士を互いに電気的に接続する配線も長くなる傾向にある。そのようなプラズマディスプレイ装置１では、例えば、制御信号発生回路４５が出力する制御信号をデータ電極駆動回路４２に送信する配線も長くなるため、配線が持つインピーダンス（以下、「配線インピーダンス」と記す）に起因して発生する信号の遅延も大きくなりやすい。
【００８６】
そのため、図１０に示した従来技術では、シリアルパラレル変換回路６６が有するラッチ回路６４において「ラッチミス」と呼ばれるデータの取込みに失敗する現象を生じることがある。
【００８７】
図１４は、「ラッチミス」を説明するための概略図である。例えば、ラッチ回路６４において、ラッチ信号の立上がりエッジをトリガーにしてデータの取込みを行うとき、立上がりエッジに対して所定の期間はデータが一定である必要がある。この所定の期間は、一般的に、立上がりエッジよりも前の期間が「セットアップ期間（Ｔｓｅｔｕｐ）」と呼ばれ、立上がりエッジよりも後の期間が「ホールド期間（Ｔｈｏｌｄ）」と呼ばれる。そして、この「セットアップ期間」および「ホールド期間」にデータの変化が生じると、ラッチ回路６４が誤動作し、ラッチミスを起こす。
【００８８】
図１０に示した従来技術では、配線数を削減するために、制御信号発生回路４５からデータ電極駆動ＩＣ４７への制御信号をパラレルシリアル変換して伝送している。そのため、伝送されるシリアル信号は元のパラレル信号と比較して周波数が高い。例えば、シリアル信号ＤＴＰ（３：１）の周波数が２１０ＭＨｚであれば、データは約５ｎｓｅｃ周期で変化する。したがって、ラッチ回路６４の「セットアップ期間」「ホールド期間」がそれぞれ０．５ｎｓｅｃであれば、ラッチ信号の立上がりエッジに対して許容されるシリアル信号ＤＴＰ（３：１）の遅延時間の変動は４ｎｓｅｃとなる。
【００８９】
また、パラレルシリアル変換回路６５は、シリアル信号ＤＴＰ（３：１）の各ビット信号間に互いに位相差を設けて出力しており、シリアルパラレル変換回路６６では、ラッチ信号であるＤＴＰ（０）にもとづきシリアル信号ＤＴＰ（３：１）をシリアルパラレル変換している。したがって、図１４からも明らかなように、ラッチ信号ＤＴＰ（０）の立上がりエッジに対して許容されるシリアル信号ＤＴＰ（３：１）の遅延時間の変動はさらに小さくなり、ラッチミスが発生しやすくなる。
【００９０】
そして、上述したように、大型化したパネル１０を搭載したプラズマディスプレイ装置１では、配線長が長くなって配線インピーダンスが大きくなり、信号の伝送過程で発生する遅延も大きくなりやすいため、シリアル信号ＤＴＰ（３：１）の遅延時間のばらつきは大きくなりやすい。
【００９１】
このような理由により、図１０に示した従来技術では、大型化したパネル１０を搭載したプラズマディスプレイ装置１におけるシリアルパラレル変換回路６６において、誤動作が発生するおそれがある。
【００９２】
本発明は、このような課題に鑑みなされたものであり、大画面化されたパネルを備えたプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にするとともに配線数をさらに削減し、消費電力の最大値を低減することができるプラズマディスプレイ装置およびパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００９３】
本発明のプラズマディスプレイ装置は、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数のデータ電極を備えたパネルと、複数のデータ電極に接続したデータ電極駆動ＩＣを複数有し、書込み期間に書込みパルスを発生するデータ電極駆動回路と、データ電極駆動ＩＣを制御する複数の制御信号を発生するとともに複数の制御信号のそれぞれに互いに異なる遅延情報を発生する制御信号発生回路と、制御信号を、その制御信号に対応する遅延情報にもとづく時間だけ遅延して出力する複数の第１の遅延回路と、複数の第１の遅延回路が出力する互いに遅延時間が異なる複数の制御信号を、互いの位相を揃えて出力する位相揃回路と、パラレル信号をシリアル信号に変換する動作をし、位相揃回路が出力する制御信号とその制御信号に対応する遅延情報とをあわせて１つのシリアル信号に変換するパラレルシリアル変換回路と、シリアル信号をパラレル信号に変換する動作をし、パラレルシリアル変換回路が出力するシリアル信号をパラレル信号に変換するとともに制御信号と遅延情報とに分離するシリアルパラレル変換回路と、シリアルパラレル変換回路が出力する制御信号を、制御信号に対応する遅延情報であってシリアルパラレル変換回路が出力する遅延情報にもとづく時間だけ遅延する複数の第２の遅延回路とを備え、データ電極駆動ＩＣは、第２の遅延回路が出力する制御信号によって動作することを特徴とする。
【００９４】
これにより、データ電極駆動ＩＣを制御する制御信号を遅延情報とあわせてシリアル信号に変換してパラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板に送信し、シリアルパラレル変換回路から出力される制御信号をシリアルパラレル変換回路から出力される遅延情報にもとづく時間だけ遅延してデータ電極駆動ＩＣに供給することができるので、大画面化されたパネルを備え、回路間の配線長（例えば、パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板までの伝送路）が長くなりやすいプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にするとともに配線数をさらに削減し、消費電力の最大値を低減することが可能となる。
【００９５】
また、このプラズマディスプレイ装置において、パラレルシリアル変換回路は、シリアル信号を、制御信号の周波数と、制御信号を構成するビット数に１を加えた数とを乗算した周波数で発生する構成としてもよい。
【００９６】
また、本発明のパネルの駆動方法は、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で複数のデータ電極を備えたパネルを駆動し、書込み期間において、データ電極に書込みパルスを印加するパネルの駆動方法であって、複数のデータ電極駆動ＩＣを制御する複数の制御信号を発生するステップと、複数の制御信号に互いに異なる遅延情報を発生するステップと、制御信号を、その制御信号に対応した遅延情報にもとづく時間だけ遅延するステップと、遅延情報にもとづく時間だけ遅延した複数の制御信号の位相を互いに揃えるステップと、パラレル信号である位相揃回路が出力する制御信号と、その制御信号に対応する遅延情報とをあわせて１つのシリアル信号に変換するステップと、パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板にそのシリアル信号を送信し、そのシリアル信号をパラレル信号に変換するとともに制御信号と遅延情報とに分離するステップと、分離後の制御信号を、分離後の遅延情報にもとづき遅延するステップと、分離後の遅延情報にもとづく時間だけ遅延した制御信号をデータ電極駆動ＩＣに供給するステップとを備えたことを特徴とする。
【００９７】
これにより、データ電極駆動ＩＣを制御する制御信号を遅延情報とあわせてシリアル信号に変換してパラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板に送信し、シリアルパラレル変換回路から出力される制御信号をシリアルパラレル変換回路から出力される遅延情報にもとづく時間だけ遅延してデータ電極駆動ＩＣに供給することができるので、大画面化されたパネルを備え、回路間の配線長（例えば、パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板までの伝送路）が長くなりやすいプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にするとともに配線数をさらに削減し、消費電力の最大値を低減することが可能となる。
【発明の効果】
【００９８】
本発明によれば、大画面化されたパネルを備えたプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にするとともに配線数をさらに削減し、消費電力の最大値を低減することができるプラズマディスプレイ装置およびパネルの駆動方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００９９】
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
【０１００】
（実施の形態）
図１５は、本発明の一実施の形態におけるプラズマディスプレイ装置２の回路ブロック図である。プラズマディスプレイ装置２は、パネル１００、画像信号処理回路４１、データ電極駆動回路９２、走査電極駆動回路４３、維持電極駆動回路４４、制御信号発生回路９５、および各回路ブロックに必要な電力を供給する電源回路４６を備えている。なお、本実施の形態に示すプラズマディスプレイ装置２には、背景技術で説明したプラズマディスプレイ装置１に備えられたパネル１０よりも大型のパネル１００が用いられているものとする。そのため、本実施の形態におけるプラズマディスプレイ装置２では、データ電極駆動回路９２を搭載したデータ電極駆動用プリント基板と制御信号発生回路９５を搭載した制御用プリント基板との間が、プラズマディスプレイ装置１におけるデータ電極駆動用プリント基板７３と制御用プリント基板７４との間よりも離れており、配線長もその分長くなっている。
【０１０１】
なお、本実施の形態に示すプラズマディスプレイ装置２は、制御信号発生回路９５およびデータ電極駆動回路９２に、制御信号の受け渡しをするための回路が備えられているが、それ以外の構成は背景技術で説明したプラズマディスプレイ装置１と同様であるものとする。
【０１０２】
次に、制御信号発生回路９５およびデータ電極駆動回路９２に備えられた制御信号の受け渡しをするための回路について説明する。図１６は、本発明の一実施の形態における制御信号発生回路９５およびデータ電極駆動回路９２の一部を概略的に示す図である。また、図１７は、本発明の一実施の形態におけるパラレルシリアル変換回路９３における動作の一例を示すタイミングチャートであり、図１８は、本発明の一実施の形態におけるシリアルパラレル変換回路９４における動作の一例を示すタイミングチャートである。なお、図１６では、説明を簡略化するために、データ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７の制御信号の受け渡しに使用する回路のみを示し、その他の回路は省略する。また、図１７には、パラレルシリアル変換回路９３において制御信号ＤＴＡ’’（５：０）をパラレルシリアル変換するときのタイミングチャートを例に挙げて示し、図１８には、パラレルシリアル変換回路９３から出力されるシリアル信号ＤＴＰ’（３）をシリアルパラレル変換回路９４においてシリアルパラレル変換するときのタイミングチャートを例に挙げて示す。
【０１０３】
制御信号発生回路９５は、第１の遅延回路である複数の可変遅延回路９０と（以下、１つ目の可変遅延回路９０を「可変遅延回路（１）９０」、２つ目の可変遅延回路９０を「可変遅延回路（２）９０」というように記す。ここでは、可変遅延回路（１）９０〜可変遅延回路（３）９０を例に挙げて示す）、位相揃回路９１と、パラレルシリアル変換回路９３とを有する。
【０１０４】
また、データ電極駆動回路９２は、シリアルパラレル変換回路９４と、複数のラッチ回路６７と、第２の遅延回路である複数の可変遅延回路９７（以下、１つ目の可変遅延回路９７を「可変遅延回路（１’）９７」、２つ目の可変遅延回路９７を「可変遅延回路（２’）９７」というように記す。ここでは、可変遅延回路（１’）９７〜可変遅延回路（３’）９７を例に挙げて示す）とを有する。
【０１０５】
可変遅延回路９０、可変遅延回路９７は、入力信号に対する出力信号の遅延時間を設定データに応じて変更することができる機能を有する。なお、本実施の形態ではこの遅延時間の設定データを３ビットとし、以下、「遅延情報（２：０）」と記す。
【０１０６】
図１６に示す可変遅延回路（１）９０は、例えば、制御信号発生回路９５に備えられたマイコン（図示せず）から出力される遅延情報Ａ（２：０）にもとづき、制御信号ＤＴＡ（５：０）およびラッチ信号Ａを所定時間遅延した遅延後制御信号ＤＴＡ’（５：０）および遅延後ラッチ信号Ａ’を出力する。
【０１０７】
また、可変遅延回路（２）９０は、上述のマイコンから出力される遅延情報Ｂ（２：０）にもとづき、制御信号ＤＴＢ（５：０）およびラッチ信号Ｂを所定時間遅延した遅延後制御信号ＤＴＢ’（５：０）および遅延後ラッチ信号Ｂ’を出力する。なお、本実施の形態では、可変遅延回路（２）９０における遅延時間が、可変遅延回路（１）９０における遅延時間よりも時間Ｔｂだけ長くなるように、遅延情報Ｂ（２：０）を設定するものとする。すなわち、可変遅延回路（２）９０における遅延時間は時間Ｔａ＋時間Ｔｂとなる。
【０１０８】
また、可変遅延回路（３）９０は、上述のマイコンから出力される遅延情報Ｃ（２：０）にもとづき、制御信号ＤＴＣ（５：０）およびラッチ信号Ｃを所定時間遅延した遅延後制御信号ＤＴＣ’（５：０）および遅延後ラッチ信号Ｃ’を出力する。なお、本実施の形態では、可変遅延回路（３）９０における遅延時間が、可変遅延回路（１）９０における遅延時間よりも時間Ｔｃ（時間Ｔｃ＞時間Ｔｂとする）だけ長くなるように、遅延情報Ｃ（２：０）を設定するものとする。すなわち、可変遅延回路（３）９０における遅延時間は時間Ｔａ＋時間Ｔｃとなる。
【０１０９】
位相揃回路９１は、互いに位相のずれた遅延後制御信号ＤＴＡ’（５：０）、遅延後制御信号ＤＴＢ’（５：０）、遅延後制御信号ＤＴＣ’（５：０）を、互いに位相を揃えた制御信号ＤＴＡ’’（５：０）、制御信号ＤＴＢ’’（５：０）、制御信号ＤＴＣ’’（５：０）にして出力する。このとき、遅延後ラッチ信号Ａ’、遅延後ラッチ信号Ｂ’、遅延後ラッチ信号Ｃ’のいずれかを使用して、各遅延後制御信号の位相を揃えるものとする。なお、本実施の形態では、遅延後ラッチ信号Ａ’と遅延後ラッチ信号Ｃ’との間に遅延時間が設定されている遅延後ラッチ信号Ｂ’を用いる例を説明するが、本発明は何らこの構成に限定されるものではない。
【０１１０】
パラレルシリアル変換回路９３は、制御信号ＤＴＡ’’（５：０）と遅延情報Ａ（２：０）とをまとめてシリアル信号ＤＴＰ’（３）に、制御信号ＤＴＢ’’（５：０）と遅延情報Ｂ（２：０）とをまとめてシリアル信号ＤＴＰ’（２）に、制御信号ＤＴＣ’’（５：０）と遅延情報Ｃ（２：０）とをまとめてシリアル信号ＤＴＰ’（１）に、それぞれパラレルシリアル変換する。このパラレルシリアル変換された信号が、制御信号発生回路９５からデータ電極駆動回路９２へ（具体的には、パラレルシリアル変換回路９３を搭載したプリント基板からシリアルパラレル変換回路９４を搭載したプリント基板に）送信される。
【０１１１】
シリアルパラレル変換回路９４は、シリアル信号ＤＴＰ’（３）をシリアルパラレル変換し、パラレル信号ＤＴＰ３’（５：０）と遅延情報Ａ（２：０）とに分離する。同様に、シリアル信号ＤＴＰ’（２）をシリアルパラレル変換し、パラレル信号ＤＴＰ２’（５：０）と遅延情報Ｂ（２：０）とに分離し、シリアル信号ＤＴＰ’（１）をシリアルパラレル変換し、パラレル信号ＤＴＰ１’（５：０）と遅延情報Ｃ（２：０）とに分離する。
【０１１２】
ラッチ回路（１）６７は、ラッチ信号である信号ＤＴＰ’（０）にもとづきパラレル信号ＤＴＰ３’（５：０）の位相を揃えて実質的に制御信号ＤＴＡ’’（５：０）に等しい信号とし、後段の可変遅延回路（１’）９７に出力する。同様に、ラッチ回路（２）６７は、信号ＤＴＰ’（０）にもとづきパラレル信号ＤＴＰ２’（５：０）の位相を揃えて実質的に制御信号ＤＴＢ’’（５：０）に等しい信号とし、後段の可変遅延回路（２’）９７に出力する。同様に、ラッチ回路（３）６７は、信号ＤＴＰ’（０）にもとづきパラレル信号ＤＴＰ１’（５：０）の位相を揃えて実質的に制御信号ＤＴＣ’’（５：０）に等しい信号とし、後段の可変遅延回路（３’）９７に出力する。
【０１１３】
可変遅延回路（１’）９７は、シリアルパラレル変換回路９４がシリアル信号ＤＴＰ（３）から分離した遅延情報Ａ（２：０）にもとづき、ラッチ回路（１）６７から出力される信号を遅延して実質的に遅延後制御信号ＤＴＡ’（５：０）に等しい信号とし、後段のデータ電極駆動ＩＣ４７に出力する。可変遅延回路（２’）９７は、シリアルパラレル変換回路９４がシリアル信号ＤＴＰ（２）から分離した遅延情報Ｂ（２：０）にもとづき、ラッチ回路（２）６７から出力される信号を遅延して実質的に遅延後制御信号ＤＴＢ’（５：０）に等しい信号とし、後段のデータ電極駆動ＩＣ４７に出力する。可変遅延回路（３’）９７は、シリアルパラレル変換回路９４がシリアル信号ＤＴＰ（１）から分離した遅延情報Ｃ（２：０）にもとづき、ラッチ回路（３）６７から出力される信号を遅延して実質的に遅延後制御信号ＤＴＣ’（５：０）に等しい信号とし、後段のデータ電極駆動ＩＣ４７に出力する。
【０１１４】
次にタイミングチャートを用いて各回路の動作を説明する。
【０１１５】
まず、制御信号ＤＴＡ’’（５：０）と遅延情報Ａ（２：０）とをまとめて１つのシリアル信号ＤＴＰ’（３）にパラレルシリアル変換する動作を、図１７を用いて説明する。
【０１１６】
パラレルシリアル変換回路９３では、遅延後ラッチ信号Ａ’、遅延後ラッチ信号Ｂ’、遅延後ラッチ信号Ｃ’のいずれかを基準タイミング信号として使用する。この基準タイミング信号には、遅延後制御信号の位相関係に応じて最適なものを使用することが望ましく、ここでは、遅延後ラッチ信号Ｂ’を基準タイミング信号として使用する例を説明する。しかし、本発明は何らこの構成に限定されるものではない。
【０１１７】
図１７に示すように、制御信号ＤＴＡ’’（５：０）の周波数に、制御信号ＤＴＡ’’（５：０）を構成するビット信号の数に１を加えた数（本実施の形態では、７）を乗算した周波数のタイミング信号、すなわちクロック信号Ｂを、遅延後ラッチ信号Ｂ’にもとづき作成する。例えば、制御信号ＤＴＡ’’（５：０）が３０ＭＨｚであれば、それを７倍した２１０ＭＨｚのクロック信号Ｂを発生する。
【０１１８】
パラレルシリアル変換回路９３は、７入力１出力のセレクターおよび３入力１出力のセレクター（図示せず）を備えており、７つの入力端子のそれぞれに、３入力１出力のセレクターの出力端子、制御信号ＤＴＡ’’（５）、制御信号ＤＴＡ’’（４）、制御信号ＤＴＡ’’（３）、制御信号ＤＴＡ’’（２）、制御信号ＤＴＡ’’（１）、制御信号ＤＴＡ’’（０）を入力する。
【０１１９】
そして、７入力１出力のセレクターの各入力端子と出力端子とを接続するセレクター内部のスイッチを、クロック信号Ｂに同期して順番に切換える動作を繰り返す。このとき、３入力１出力のセレクターは、各入力端子と出力端子とを接続するセレクター内部のスイッチを、遅延後ラッチ信号Ｂ’に同期して順番に切換える動作を繰り返す。これにより、図１７に示すように、制御信号ＤＴＡ’’（５：０）の各ビット情報を時間的に直列に配置するとともに、図１１のタイミングチャートに示した「Ｈｅａｄｅｒ」に相当する位置に遅延情報Ａ（２：０）の各ビット情報を順に埋め込んだ１ビットの信号であるシリアル信号ＤＴＰ’（３）を作成することができる。
【０１２０】
そして、パラレルシリアル変換回路９３は、図示はしないが、上述と同様に、クロック信号Ｂにもとづき、制御信号ＤＴＢ’’（５：０）および遅延情報Ｂ（２：０）からシリアル信号ＤＴＰ’（２）を作成し、制御信号ＤＴＣ’’（５：０）および遅延情報Ｃ（２：０）からシリアル信号ＤＴＰ’（１）を作成する。
【０１２１】
なお、本実施の形態では、位相揃回路９１において、制御信号ＤＴＡ’’（５：０）、制御信号ＤＴＢ’’（５：０）、制御信号ＤＴＣ’’（５：０）の位相を互いに揃えているので、シリアル信号ＤＴＰ’（３）、シリアル信号ＤＴＰ’（２）、シリアル信号ＤＴＰ’（１）の各信号の位相は、図１７に示すように互いに揃っている。
【０１２２】
そして、パラレルシリアル変換回路９３は、基準タイミング信号として使用した遅延後ラッチ信号Ｂ’をＤＴＰ’（０）とし、上述のシリアル信号ＤＴＰ’（３）〜シリアル信号ＤＴＰ’（１）とあわせて４ビットの信号ＤＴＰ’（３：０）をシリアルパラレル変換回路９４に向けて出力する。
【０１２３】
なお、このときに小振幅差動信号方式（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）を用いて信号ＤＴＰ’（３：０）を伝送してもよい。これにより伝送時の信号振幅を小さくするとともに伝送に用いる配線数を削減することができる。
【０１２４】
次に、シリアル信号ＤＴＰ’（３）をシリアルパラレル変換する動作を、図１８を用いて説明する。
【０１２５】
シリアルパラレル変換回路９４は、まず、ＤＴＰ’（０）（本実施の形態では、遅延後ラッチ信号Ｂ’）から、クロック信号Ｂと同じ周波数（ここでは、２１０ＭＨｚ）のタイミング信号を作成する。なお、このタイミング信号と、パラレルシリアル変換回路９３において作成したクロック信号Ｂとは実質的に同じ信号となるので、以下、このタイミング信号もクロック信号Ｂと記す。
【０１２６】
次に、シリアルパラレル変換回路９４は、ＤＴＰ’（０）をクロック信号Ｂで１周期遅延したタイミング信号、２周期遅延したタイミング信号、・・・、というように、７周期遅延したタイミング信号までの７つのタイミング信号を作成する（図示せず）。
【０１２７】
シリアルパラレル変換回路９４は、ラッチ回路を複数備えており（図示せず）そのうちの７つのラッチ回路のそれぞれに、シリアル信号ＤＴＰ’（３）を入力するとともに、上述の７つのタイミング信号をラッチ信号として入力する。
【０１２８】
これにより、７つのラッチ回路は、図１８に示すように、シリアル信号ＤＴＰ’（３）から、遅延情報Ａ（２）〜遅延情報Ａ（０）、ＤＴＰ３’（５）、ＤＴＰ３’（４）、ＤＴＰ３’（３）、ＤＴＰ３’（２）、ＤＴＰ３’（１）、ＤＴＰ３’（０）の７ビットの信号を出力する。このうちの遅延情報を除く６ビットの信号を１つのパラレル信号ＤＴＰ３’（５：０）としてまとめる。このＤＴＰ３’（５）〜ＤＴＰ３’（０）の各信号はそれぞれ制御信号ＤＴＡ’’（５）〜制御信号ＤＴＡ’’（０）の各信号に実質的に等しい。ただし、このＤＴＰ３’（５）〜ＤＴＰ３’（０）は、図１８に示すように、各ビット毎に位相がずれた信号である。また、遅延情報Ａ（２）〜遅延情報Ａ（０）を出力するラッチ回路から出力される信号は、遅延情報Ａ（２）、遅延情報Ａ（１）、遅延情報Ａ（０）が時間的に直列に配列したシリアル信号である。したがって、さらに３つのラッチ回路を用い、上述と同様の手順でこれをシリアルパラレル変換し、遅延情報Ａ（２：０）にする。このようにして、シリアルパラレル変換回路９４は、シリアル信号ＤＴＰ’（３）を６ビットのパラレル信号ＤＴＰ３’（５：０）と３ビットの遅延情報Ａ（２：０）とに変換する。
【０１２９】
そして、図示はしないが、シリアルパラレル変換回路９４は、上述と同様の動作で、シリアル信号ＤＴＰ’（２）を６ビットのパラレル信号ＤＴＰ２’（５：０）と３ビットの遅延情報Ｂ（２：０）に変換し、シリアル信号ＤＴＰ’（１）を６ビットのパラレル信号ＤＴＰ１’（５：０）と３ビットの遅延情報Ｃ（２：０）に変換する。
【０１３０】
このように、本実施の形態では、パラレルシリアル変換回路９３においては、シリアル信号ＤＴＰ’（３：１）の各ビット信号と、後段でタイミング信号として使用するラッチ信号ＤＴＰ’（０）とを互いに位相を揃えた状態でパラレルシリアル変換し、そのシリアル信号をパラレルシリアル変換回路９３からシリアルパラレル変換回路９４に伝送する。そして、シリアルパラレル変換回路９４においては、シリアル信号ＤＴＰ’（３：１）の各信号と位相が揃ったラッチ信号ＤＴＰ’（０）を用いて、シリアル信号ＤＴＰ’（３：１）をシリアルパラレル変換する。したがって、シリアルパラレル変換回路９４においてシリアルパラレル変換を行う際に、ラッチ信号ＤＴＰ’（０）の立上がりエッジに対して許容されるシリアル信号ＤＴＰ’（３：１）の遅延時間のばらつきを、図１０に示した従来技術の構成と比較して大きくすることができる。これにより、本実施の形態では、制御信号発生回路９５からデータ電極駆動回路９２に制御信号を伝送するときに生じる遅延時間によりシリアルパラレル変換回路９４において発生するおそれのあるラッチミスを、従来技術と比較して低減することができる。
【０１３１】
なお、シリアル信号ＤＴＰ’（３）には、図１１の「Ｈｅａｄｅｒ」に相当する位置に遅延情報Ａ（２）、遅延情報Ａ（１）、遅延情報Ａ（０）を埋め込むため、「Ｈｅａｄｅｒ」に相当する情報はない。シリアル信号ＤＴＰ’（２）、シリアル信号ＤＴＰ’（１）も同様である。しかし、パラレルシリアル変換回路９３では、制御信号ＤＴＡ’’（５：０）〜制御信号ＤＴＣ’’（５：０）の各信号と遅延後ラッチ信号Ｂ’とが互いに位相が揃った状態でパラレルシリアル変換する。すなわち、シリアル信号ＤＴＰ’（３：１）の各ビット信号とＤＴＰ’（０）とが互いに位相が揃った状態でシリアルパラレル変換回路９４に伝送されるので、シリアルパラレル変換回路９４では、シリアル信号ＤＴＰ’（３：１）のそれぞれをシリアルパラレル変換する際に、ＤＴＰ’（０）（遅延後ラッチ信号Ｂ’）にもとづき、１つのデータを構成する複数のビット情報の塊りを他のビット情報の塊と区別することができる。
【０１３２】
次に、シリアルパラレル変換回路９４の後段に設けたラッチ回路（１）６７に、パラレル信号ＤＴＰ３’（５：０）を入力するとともに、ラッチ信号としてＤＴＰ’（０）、すわなち遅延後ラッチ信号Ｂ’を入力する。これにより、ラッチ回路（１）６７は、遅延後ラッチ信号Ｂ’の立上がりエッジ（または立下がりエッジ）に同期してパラレル信号ＤＴＰ３’（５：０）の各ビット信号の位相を互いに揃えて出力する。したがって、この出力信号は実質的に制御信号ＤＴＡ’’（５：０）に等しい信号となる。
【０１３３】
同様に、ラッチ回路（２）６７に、パラレル信号ＤＴＰ２’（５：０）を入力するとともに、ラッチ信号として遅延後ラッチ信号Ｂ’を入力する。これにより、ラッチ回路（２）６７は、遅延後ラッチ信号Ｂ’に同期してパラレル信号ＤＴＰ２’（５：０）の各ビット信号の位相を互いに揃えて出力する。したがって、この出力信号は実質的に制御信号ＤＴＢ’’（５：０）に等しい信号となる。
【０１３４】
同様に、ラッチ回路（３）６７に、パラレル信号ＤＴＰ１’（５：０）を入力するとともに、ラッチ信号として遅延後ラッチ信号Ｂ’を入力する。これにより、ラッチ回路（３）６７は、遅延後ラッチ信号Ｂ’に同期してパラレル信号ＤＴＰ１’（５：０）の各ビット信号の位相を互いに揃えて出力する。したがって、この出力信号は実質的に制御信号ＤＴＣ’’（５：０）に等しい信号となる。
【０１３５】
次に、可変遅延回路（１’）９７〜可変遅延回路（３’）９７の動作を説明する。図１９は、本発明の一実施の形態における可変遅延回路（１’）９７〜可変遅延回路（３’）９７の動作を説明するタイミングチャートである。
【０１３６】
図１６に示したように、ラッチ回路（１）６７から出力されるパラレル信号（実質的に制御信号ＤＴＡ’’（５：０）に等しい信号）を、ラッチ回路（１）６７の後段に設けた可変遅延回路（１’）９７に入力する。あわせて、シリアルパラレル変換回路９４がシリアル信号ＤＴＰ’（３）から分離した遅延情報Ａ（２：０）も可変遅延回路（１’）９７に入力する。これにより、可変遅延回路（１’）９７は、遅延情報Ａ（２：０）にもとづき、入力信号を時間Ｔａだけ遅延して出力するので、図１９に示すように、可変遅延回路（１’）９７が出力する信号は、上述した遅延後制御信号ＤＴＡ’（５：０）と実質的に同じ信号となる。
【０１３７】
同様に、ラッチ回路（２）６７から出力されるパラレル信号（実質的に制御信号ＤＴＢ’’（５：０）に等しい信号）および遅延情報Ｂ（２：０）を、ラッチ回路（２）６７の後段に設けた可変遅延回路（２’）９７に入力する。遅延情報Ｂ（２：０）は、遅延時間が遅延情報Ａ（２：０）による遅延時間Ｔａよりも時間Ｔｂだけ長くなるように設定されているので、可変遅延回路（２’）９７は、入力信号を時間Ｔａ＋時間Ｔｂだけ遅延して出力する。これにより、可変遅延回路（２’）９７が出力する信号は、上述した遅延後制御信号ＤＴＢ’（５：０）と実質的に同じ信号となる。
【０１３８】
同様に、ラッチ回路（３）６７から出力されるパラレル信号（実質的に制御信号ＤＴＣ’’（５：０）に等しい信号）および遅延情報Ｃ（２：０）を、ラッチ回路（３）６７の後段に設けた可変遅延回路（３’）９７に入力する。遅延情報Ｃ（２：０）は、遅延時間が遅延情報Ａ（２：０）による遅延時間Ｔａよりも時間Ｔｃだけ長くなるように設定されているので、可変遅延回路（３’）９７は、入力信号を時間Ｔａ＋時間Ｔｃだけ遅延して出力する。これにより、可変遅延回路（３’）９７が出力する信号は、上述した遅延後制御信号ＤＴＣ’（５：０）と実質的に同じ信号となる。
【０１３９】
したがって、可変遅延回路（１’）９７〜可変遅延回路（３’）９７から出力される信号を、制御信号としてデータ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７のそれぞれに入力することで、従来技術で説明した図８の構成と同様に、各データ電極駆動ＩＣ４７間の書込みパルスの出力時間に差を設けることができ、データ電極駆動回路９２で消費される電力を時間的に分散させ、消費電力の最大値を低減することができる。
【０１４０】
以上示したように、本実施の形態では、パラレルシリアル変換回路９３において、シリアル信号ＤＴＰ’（３：１）の各ビット信号と、後段でタイミング信号として使用するラッチ信号ＤＴＰ’（０）とを互いに位相を揃えた状態でパラレルシリアル変換する。そして、そのシリアル信号をパラレルシリアル変換回路９３からシリアルパラレル変換回路９４に伝送し、シリアルパラレル変換回路９４においてシリアルパラレル変換する。したがって、シリアルパラレル変換回路９４においてシリアルパラレル変換を行う際に、ラッチ信号ＤＴＰ’（０）の立上がりエッジに対して許容されるシリアル信号ＤＴＰ’（３：１）の遅延時間のばらつきを、図１０に示した従来技術の構成と比較して大きくすることができる。すなわち、大画面化されたパネル１００を備え、回路間の配線長が比較的長いプラズマディスプレイ装置２におけるシリアルパラレル変換回路９４において、従来技術と比較してラッチミスの発生を低減してシリアルパラレル変換を行うことができる。これにより、データ電極駆動ＩＣ４７の動作を安定にするとともに、各データ電極駆動ＩＣ４７間の書込みパルスの出力時間に差を設けて消費電力の最大値を低減することが可能となる。
【０１４１】
また、図１０に示した従来技術では、パラレルシリアル変換回路６５において、ラッチ信号からクロック信号を作成するための回路がラッチ信号の数だけ必要となるが（図１０に示した構成では、クロック信号Ａ作成用と、クロック信号Ｂ作成用と、クロック信号Ｃ作成用との３つが必要となる）、本実施の形態に示す構成では、パラレルシリアル変換回路９３において使用するクロック信号は１つであるので、ラッチ信号からクロック信号を作成するための回路を削減することもできる。
【０１４２】
また、大画面化されたパネル１００を搭載したプラズマディスプレイ装置２では、基板間の配線長が長くなり配線インピーダンスが大きくなるので、制御信号ＤＴを伝送する過程で生じる遅延のばらつき（配線遅延）も大きくなりやすい。そのため、制御信号ＤＴに設定する遅延時間は、配線遅延やプラズマディスプレイ装置２の仕様等に応じて変更できることが望ましい。そして、本実施の形態では、制御信号ＤＴを可変遅延回路９０、可変遅延回路９７を用いて遅延させているので、例えば、マイコンで発生する遅延情報を変更するだけで、容易に制御信号ＤＴの遅延時間を変更することができる。また、この遅延情報は、制御信号をパラレルシリアル変換したシリアル信号に埋め込んで、制御信号発生回路９５からデータ電極駆動回路９２に伝送しているので、遅延情報を伝送するための配線を新たに設ける必要がない。すなわち、本実施の形態では、配線数を増やすことなく制御信号発生回路９５からデータ電極駆動回路９２へ遅延情報を伝送し、データ電極駆動ＩＣ４７に入力する制御信号を所定の遅延時間で遅延することができる。
【０１４３】
また、図１０に示した従来技術では、シリアル信号ＤＴＰ（３：１）をシリアルパラレル変換回路６６においてシリアルパラレル変換した後、各ビット信号毎の位相を互いに揃えるために遅延後ラッチ信号Ａ’、遅延後ラッチ信号Ｃ’が必要となる。しかし、本実施の形態では、データ電極駆動回路９２において、可変遅延回路（１’）９７〜可変遅延回路（３’）９７を用いているので、シリアル信号ＤＴＰ’（３：１）をシリアルパラレル変換回路９４においてシリアルパラレル変換した後、各ビット信号毎の位相を互いに揃えるために用いるラッチ信号には、信号ＤＴＰ’（０）（遅延後ラッチ信号Ｂ’）だけでよい。そのため、従来技術で遅延後ラッチ信号Ａ’、遅延後ラッチ信号Ｃ’の伝送に用いていた配線が不要となる。
【０１４４】
なお、本実施の形態では、時間Ｔａに関して特に言及していないが、時間Ｔａは、データ電極駆動ＩＣ４７から書込みパルスを発生するタイミングと走査パルスの発生タイミングとが合うように設定すればよい。また、本実施の形態では、例えば、１回の書込み動作が１μｓｅｃのときに、Ｔｂ＝１０ｎｓｅｃ〜３０ｎｓｅｃ、Ｔｃ＝２×Ｔｂとするが、これらの数値はパネルの特性やプラズマディスプレイ装置の仕様にあわせて設定すればよい。
【０１４５】
なお、本実施の形態では、プラズマディスプレイ装置２がデータ電極駆動ＩＣ４７を３６個備えているものとするが、このようにデータ電極駆動ＩＣ４７の数が多いときには、必ずしもデータ電極駆動ＩＣ４７を制御する全ての制御信号ＤＴを互いに異なる遅延時間で遅延する必要はなく、電源回路４６やデータ電極駆動回路９２の仕様等に応じて、同じタイミングで動作するデータ電極駆動ＩＣ４７を設ける構成としてもよい。
【０１４６】
なお、本実施の形態では、図１６において、可変遅延回路９０と位相揃回路９１とを直結する構成を示しているが、可変遅延回路９０と位相揃回路９１との間にその他の回路が挿入されていてもかまわない。また、図１６に示す構成では、可変遅延回路（１）９０〜可変遅延回路（３）を用いて、制御信号ＤＴＡ（５：０）、制御信号ＤＴＢ（５：０）、制御信号ＤＴＣ（５：０）の各制御信号を互いに異なる遅延時間で遅延しているため、制御信号発生回路９５における消費電力の最大値を低減することができる。
【０１４７】
なお、本実施の形態では、制御信号ＤＴＡ（５：０）〜制御信号ＤＴＣ（５：０）を可変遅延回路（１）９０〜可変遅延回路（３）９０で遅延した後、遅延後制御信号ＤＴＡ’（５：０）〜遅延後制御信号ＤＴＣ’（５：０）の位相を位相揃回路９１で互いに揃える構成を説明したが、例えば、可変遅延回路（１）９０〜可変遅延回路（３）９０および位相揃回路９１を省略する構成とすることもできる。図２０は、本発明の一実施の形態における制御信号の受け渡しをするための回路の他の構成例を示す図である。図２０に示す構成は、図１６に示した制御信号発生回路９５に代えて、制御信号発生回路９６を有する。例えば、制御信号ＤＴＡ（５：０）〜制御信号ＤＴＣ（５：０）の位相が互いに揃っていれば、図２０の制御信号発生回路９６に示すように、図１６に示した構成から可変遅延回路（１）９０〜可変遅延回路（３）９０および位相揃回路９１を省き、パラレルシリアル変換回路９３において、制御信号ＤＴＡ（５：０）と遅延情報Ａ（２：０）とをパラレルシリアル変換し、制御信号ＤＴＢ（５：０）と遅延情報Ｂ（２：０）とをパラレルシリアル変換し、制御信号ＤＴＣ（５：０）と遅延情報Ｃ（２：０）とをパラレルシリアル変換する構成とすることもできる。このような構成であっても、シリアルパラレル変換回路９４以降の回路構成が図１６に示した構成と同じであれば、本実施の形態で説明したものと同様の効果を得ることができる。
【０１４８】
なお、本実施の形態において示した具体的な各数値や信号の極性等は、単に実施の形態の一例を示したものに過ぎない。本発明はそれらの数値、構成等に何ら限定されるものではなく、各数値や各信号の極性等は、パネルの特性やプラズマディスプレイ装置の仕様等にあわせて最適に設定することが望ましい。また、各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。
【産業上の利用可能性】
【０１４９】
本発明は、大画面化されたパネルを備えたプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にするとともに配線数をさらに削減し、消費電力の最大値を低減することができるので、プラズマディスプレイ装置およびパネルの駆動方法として有用である。
【図面の簡単な説明】
【０１５０】
【図１】パネルの構造を示す分解斜視図
【図２】パネルの電極配列図
【図３】パネルの各電極に印加する駆動電圧波形図
【図４】従来技術におけるプラズマディスプレイ装置の回路ブロック図
【図５】従来技術におけるデータ電極駆動回路の構成を示す回路図
【図６】従来技術におけるデータ電極駆動ＩＣの構成を示す概略図
【図７】従来技術におけるプラズマディスプレイ装置の各駆動回路を搭載したプリント基板の配置の一例を示す平面図
【図８】従来技術におけるデータ電極駆動ＩＣ間で書込みパルスを出力するタイミングに差を設けるための回路の一構成例を概略的に示す図
【図９】図８に示す回路構成において制御信号に設けた時間差の一例を概略的に示す図
【図１０】従来技術における制御信号の多重・分離を行う回路構成の概略図
【図１１】図１０に示すパラレルシリアル変換回路における動作の一例を示すタイミングチャート
【図１２】図１０に示すシリアルパラレル変換回路の構成の一例を示す回路図
【図１３】図１２に示すシリアルパラレル変換回路における動作の一例を示すタイミングチャート
【図１４】「ラッチミス」を説明するための概略図
【図１５】本発明の一実施の形態におけるプラズマディスプレイ装置の回路ブロック図
【図１６】本発明の一実施の形態における制御信号発生回路およびデータ電極駆動回路の一部を概略的に示す図
【図１７】本発明の一実施の形態におけるパラレルシリアル変換回路における動作の一例を示すタイミングチャート
【図１８】本発明の一実施の形態におけるシリアルパラレル変換回路における動作の一例を示すタイミングチャート
【図１９】本発明の一実施の形態における可変遅延回路の動作を説明するタイミングチャート
【図２０】本発明の一実施の形態における制御信号の受け渡しをするための回路の他の構成例を示す図
【符号の説明】
【０１５１】
１，２    プラズマディスプレイ装置
１０，１００    パネル
２１    （ガラス製の）前面板
２２    走査電極
２３    維持電極
２４    表示電極対
２５，３３    誘電体層
２６    保護層
３１    背面板
３２    データ電極
３４    隔壁
３５    蛍光体層
４１    画像信号処理回路
４２，９２    データ電極駆動回路
４３    走査電極駆動回路
４４    維持電極駆動回路
４５，９５，９６    制御信号発生回路
４６    電源回路
４７    データ電極駆動ＩＣ
４８    書込みパルス発生回路
４９    書込みパルス出力回路
５０    電力回収回路
５１    クランプ回路
５２，８２    遅延回路Ａ
５３，８３    遅延回路Ｂ
５４，８４    遅延回路Ｃ
６０    スイッチ回路
６１    変換器
６２    クロック逓倍回路
６３    遅延回路
６４，６７    ラッチ回路
６５，９３    パラレルシリアル変換回路
６６，９４    シリアルパラレル変換回路
６８    タイミング調整回路
７０    家庭用電源取込み口
７１    走査電極駆動用プリント基板
７２    維持電極駆動用プリント基板
７３    データ電極駆動用プリント基板
７４    制御用プリント基板
７５    電源用プリント基板
７６，７７，７８    ＦＰＣ
９０，９７    可変遅延回路
９１    位相揃回路
Ｌ１    インダクタ
Ｃ１    コンデンサ
Ｄｉ１，Ｄｉ２    ダイオード
Ｑ１，Ｑ２，Ｑ３，Ｑ４，ＱＨ１〜ＱＨｍ，ＱＬ１〜ＱＬｍ    スイッチング素子
ＯＵＴ１〜ＯＵＴｍ    スイッチ回路
ＢＦ１〜ＢＦｍ，ＩＮＶ１〜ＩＮＶｍ    バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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