(57)【要約】【課題】ビア構造とそれを形成するビアエッチングプロセスを提供する。【解決手段】ビアエッチングプロセスは、丸角とテーパ型側壁プロファイルを有するスルーサブストレートビアを形成する。その方法は、半導体基板を提供するステップと、半導体基板上に、ハードマスク層とパターン化フォトレジスト層を形成するステップと、ハードマスク中に開口を形成して、半導体基板の一部を露出するステップと、パターン化されたフォトレジスト層とハードマスク層をマスキング要素として、半導体基板の少なくとも一部を通過するビアを形成するステップと、トリミングプロセスを実行して、ビアの頂角を丸くするステップと、フォトレジスト層を除去するステップと、からなる。【選択図】図６
2010232661.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を提供するステップと、
前記半導体基板上に、ハードマスク層を形成するステップと、
前記ハードマスク層上にフォトレジスト層を形成するステップと、
前記フォトレジスト層をパターン化して、第一開口を形成するステップと、
前記ハードマスク層をパターン化して、前記第一開口下部の第二開口を形成し、前記半導体基板の一部を露出するステップと、
前記半導体基板の前記露出部分をエッチングして、前記半導体基板の少なくとも一部を通過するビアを形成するステップと、
トリミングプロセスを実行して、前記ビアの頂角を丸くするステップと、
前記フォトレジスト層を除去するステップと、
からなることを特徴とする方法。
【請求項２】
前記ハードマスク層は、エッチング停止層と誘電層を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記トリミングプロセスは、前記ビア側壁の粗さを減少させ、テーパ型側壁プロファイルを有する前記ビアを形成することを特徴とする請求項１に記載の方法。
【請求項４】
前記トリミングプロセスは、He、Ar、O2、CFベースのガス、NF3、又は、SF6のうちの一つ以上から成る混合ガスを用いることを特徴とする請求項１に記載の方法。
【請求項５】
更に、前記フォトレジスト層除去後に、前記ビア中に、導電層を形成するステップを含むことを特徴とする請求項１に記載の方法。
【請求項６】
その上に形成されたハードマスク層からなる半導体基板を提供するステップと、
前記ハードマスク中に、内部接続構造を形成するステップと、
前記ハードマスク層上に、フォトレジスト層を形成するステップと、
前記フォトレジスト層をパターン化して、第一開口を形成するステップと、
前記ハードマスク層をパターン化して、前記第一開口下部の第二開口を形成し、前記半導体基板の一部を露出するステップと、
前記半導体基板の前記露出部分をエッチングして、前記半導体基板の少なくとも一部を通過するビアを形成するステップと、
トリミングプロセスを実行して、前記ビアの頂角を丸くするステップと、
前記フォトレジスト層を除去するステップと、
からなることを特徴とする方法。
【請求項７】
前記トリミングプロセスは、前記ビア側壁の粗さを減少させ、テーパ型側壁プロファイルを有する前記ビアを形成することを特徴とする請求項６に記載の方法。
【請求項８】
前記トリミングプロセスは、He、Ar、O2、CFベースのガス、NF3、又は、SF6のうちの一つ以上から成る混合ガスを用いることを特徴とする請求項６に記載の方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成されたハードマスク層と、
前記ハードマスク層中に形成された少なくとも一つの導電基板と、
前記ハードマスク層から前記半導体基板の少なくとも一部に延伸するビアと、からなる集積回路構造において、前記ビアは、丸角とテーパ型側壁を有することを特徴とする集積回路構造。
【請求項１０】
前記ビアは導電材料で充填されることを特徴とする請求項９に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであって、特に、ビア構造とそれを形成するビアエッチングプロセスに関するものである。
【背景技術】
【０００２】
一般に、集積回路が動作する速度は、チップ上で、互いに通信する最も遠く離れた素子間の距離に影響される。層間の垂直距離は、単層のチップ幅よりも大幅に小さいので、三次元構造である回路設計は、チップ上の素子間の通信経路長を顕著に減少させることが証明されている。よって、回路層を垂直にスタック（積層）することにより、チップ全体の速度は通常、増加する。このようなスタックを実行するため用いられる一方法として、スルーウェハボンディングがある。ウェハボンディングは、集積回路が形成される二枚以上の半導体ウェハを互いに接合することである。ウェハは、通常、外部の酸化層を直接接合するか、層間誘電（ILD）層に粘着剤を加えて接合される。接合結果は、分離した“スタックダイ”と多層の集積回路を有する個々のスタックダイにダイスカットされた三次元ウェハスタックを形成する。更に、ウェハスタックは、三次元回路の速度を増加する以外に、フォームファクタを改善する、コストを減少させる、システムオンチップ（SoC）ソリューションにより集積度を増加する等の長所がある。異なる素子を各スタックダイ中に整合するため、垂直な層間に、コンダクタを形成して、素子を電気的に接続する。
【０００３】
半導体製造に定常的に用いられるビアは、半導体装置内部の一層以上の導電材料層の間に電気的結合を提供する。近年、スルーシリコンビア（TSV）は、公知のワイヤボンディングの制限、例えば、高性能と高密度要求が従来のワイヤボンディングを採用する素子に適さない問題を克服する。TSVは、Z軸方向に内部接続を形成することにより、より短縮した内部接続を考慮する。基板正面から基板背面に延伸するビアを形成することにより、基板（例えば、ウェハ）を貫通して内部接続が作成される。TSVは、スタックウェハ、スタックダイ、及び/又は、上述の組み合わせの内部接続の形成にも役立つ。
【０００４】
しかしながら、TSV技術の使用は、問題を引き起こす。ビアアスペクト比は非常に高くなるおそれがある（例えば、基板厚さ、或いは、ビア深さがビア直径と比較して大きい）。ビアを形成する従来の方法は、基板の層中（例えば、誘電ハードマスクとシリコン層）に、望ましくないアンダーカットに至る恐れがある。シリコンアンダーカットプロファイル(profile)を除去する一アプローチとして、犠牲ポリマーをハードマスク開口の垂直側壁上に形成して、誘電ハードマスクを、後続のビアエッチングプロセスの水平エッチングから保護するものがある。このような前処理は、ビア充填プロセスに関係する新しい一連の課題・問題点に至るものである。例えば、問題点は、シリコンエッジおよび粗さ側壁（例えば、ビア側壁の頂部の波型パターン）に存在するシリコンのバーズビーク（鳥の嘴）プロファイルを含み、貧弱な側壁の被覆性、シード層、バリア層、及び/又は、パッシベーション層の堆積プロセスにて不適切な形成をもたらし、ビア充填プロセスの加速に対する障害となる。側壁の波型パターンの粗さは又、TSVの電気的性能に影響する。
【０００５】
よって、従来プロセスの欠点を解消するため改善されたビアおよびそれの製造方法に対する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ビア構造とそれを製造するビアエッチングプロセスを提供することを目的とする。
【課題を解決するための手段】
【０００７】
一態様において、本発明は、半導体基板を提供するステップと、半導体基板上にハードマスク層を形成するステップと、ハードマスク層上に第一開口を有するフォトレジスト層を形成するステップと、ハードマスク層をパターン化して、第一開口の下にある第二開口を形成するステップと、半導体基板の一部を露出するステップと、半導体基板の露出部分をエッチングして、半導体基板の少なくとも一部を通過するビアを形成するステップと、トリミングプロセスを実行して、ビアの頂角を丸くするステップと、フォトレジスト層を除去するステップと、からなる。
【０００８】
もう一つの態様において、本発明は、上に形成されたハードマスク層からなる半導体基板を提供するステップと、ハードマスク中に内部接続構造を形成するステップと、ハードマスク層上に第一開口を有するフォトレジスト層を形成するステップと、ハードマスク層をパターン化して、第一開口の下にある第二開口を形成するステップと、半導体基板の一部を露出するステップと、半導体基板の露出部分をエッチングして、半導体基板の少なくとも一部を通過するビアを形成するステップと、トリミングプロセスを実行して、ビアの頂角を丸くするステップと、フォトレジスト層を除去するステップと、からなる。
【０００９】
もう一つの態様において、本発明は、集積回路構造を提供し、半導体基板と、半導体基板上に形成されたハードマスク層と、ハードマスク層中に形成された少なくとも一つの導電基板と、ハードマスク層から半導体基板の少なくとも一部に延伸するビアと、からなり、前記ビアは、丸角とテーパ型側壁を有する。
【発明の効果】
【００１０】
側壁が粗面化する、ビア側壁の被覆性が低下する、ビア充填プロセスの加速を妨害する、TSVの電気的性能に影響する等の従来の問題が改善される。
【図面の簡単な説明】
【００１１】
【図１】ビアエッチングプロセスの代表的実施例を示す断面図である。
【図２】ビアエッチングプロセスの代表的実施例を示す断面図である。
【図３】ビアエッチングプロセスの代表的実施例を示す断面図である。
【図４】ビアエッチングプロセスの代表的実施例を示す断面図である。
【図５】ビアエッチングプロセスの代表的実施例を示す断面図である。
【図６】ビアエッチングプロセスの代表的実施例を示す断面図である。
【図７】ビアエッチングプロセスの代表的実施例のフローチャートである。
【図８】ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
【図９】ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
【図１０】ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
【図１１】ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
【図１２】ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
【図１３】ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
【発明を実施するための形態】
【００１２】
本開示は、全体にビアエッチングプロセスに関するものであって、半導体基板中に開口を形成するあらゆるプロセスに適用することができる。より詳しくは、本開示は、ビア構造とそれを形成するビアエッチングプロセスに関し、スタックウェハ/ダイ上に、垂直内部接続を形成するスルーサブストレートビア（貫通基板孔）プロセス（スルーシリコンビアやスルーウェハビアプロセス）に適用することができる。ビアエッチングプロセスは、FEOL（front-end-of-the line:基板工程）装置の形成後と内部接続構造の形成前に実施してもよい。ビアエッチングプロセスは、FEOL装置と内部接続構造の形成後に実施してもよい。しかしながら、特定の実施例では、より広い創作力ある概念を教えるための例として提供され、当業者なら、本発明の教示を他の方法や装置に容易に応用することができることが理解されよう。加えて、本開示にて論じられた方法、及び、装置は、従来の構造、及び/又は、製造工程を含むことが理解されよう。これらの構造と製造工程（プロセス）は、本領域では周知なので、一般レベルの詳細にて論じられたにすぎない。さらに、参照番号は、便宜および具体例のため図面を通して繰り返されるが、このような繰り返しは、図面を通して特徴又はステップの必須の組合わせを示すものではない。その上、以下に続く明細書において、第二特徴の上方、上、これと隣接、又は結合する第一特徴の形成は、第一および第二特徴が直接コンタクトにて形成される実施例を含んでもよく、又、第一および第二特徴が直接コンタクトとはならないように、付加的特徴が第一特徴と第二特徴間に挟設されうる実施例を含んでもよい。そして、例えば、基板のエッチング等を含む基板上の特徴の形成は、特徴が基板表面の上方、基板表面に直接、及び／又は基板表面下に延伸して（ビアなど）形成する実施例を含んでもよい。基板は、半導体ウェハ、及び、ウェハ上に形成される一つ以上の層を含む。ここで定義されるビアは、基板上の一つ以上の導電層（例えば、金属内部接続層、或いは、ボンディングパッドを含むコンタクトパッド）の接続、導電層（例えば、金属内部接続層）と半導体層（シリコン特徴など）の間の接続、及び/又は、基板上に形成又は基板と結合する特徴間の他の所望する接続を与えてもよい。ビアにより提供される接続は、一特徴から他の特徴への電気経路を提供してもしなくてもよい。ビアは、導電材料、絶縁材料、及び/又は、本領域の他の材料を充填することができる。さらに又、ビアは、基板上に形成され、誘電層、金属層、半導体層、及び/又は、本領域の他の特徴を含む基板上の一つ以上の層の開口を含んでもよい。
【００１３】
ここで、図１〜図６の断面図は、ビアエッチングプロセスの代表的実施例を例示する。図１〜図６に記載されるプロセスは、図７のフローチャートに説明されるステップにより進行する。
【００１４】
本方法は、半導体基板１０を提供するステップ２００に始まる。図１を参照して、半導体基板１０の断面図が示され、通常、シリコン (Si)であるが、ガリウム砒素(GaAs)、ガリウム砒素リン(GaAsP)、リン化インジウム(InP)、ガリウムアルミニウム砒素(GaAlAs)、 インジウムガリウムリン化物(InGaP)でもよい。本図は、半導体基板１０より処理された装置１００を示す。例えば、装置１００は、ゲートおよびソース/ドレイン領域を備えたトランジスタである。コンタクトエッチング停止層１２と層間誘電（ILD）層１４が基板１０上に堆積され、以下に述べるように、スルーシリコンビアの形成のためのハードマスク層１５を形成する。ハードマスク層１５は、酸化物（酸化ケイ素など）、窒化物（窒化ケイ素S3N4など）、炭化ケイ素、ケイ素酸窒化物、及び/又は、他の適当な誘電材料を備えてもよい。ハードマスク層は、化学気相成長法（CVD）、物理的気相成長法（PVD）、原子層成長法（ALD）、及び/又は、他のプロセスにより形成される。コンタクトエッチング停止層１２の一例は、窒化ケイ素層で、ILD層の一例は、はリンケイ酸ガラス（PSG）層である。コンタクト構造１６が、コンタクトエッチング停止層１２とILD層１４を貫通するコンタクト開口中に形成され、装置１００に電気的コンタクトを提供する。コンタクトを充填する導電材料の層は、様々な材料からなり、例えば、銅、タングステン、アルミニウム、チタニウム、ポリシリコン等である。ILD層１４上の導電材料の余分な部分は、スルーエッチング、化学機械研磨(CMP)等のいずれかにより除去される。
【００１５】
この方法は、ステップ２１０に進み、フォトレジスト層１８がハードマスク層１５上にスピンコートされる。フォトレジスト層１８は、その後、露光、焼付け、現像、及び/又は、他のフォトリソグラフィックプロセスによりパターン化されて、ハードマスク層１５を露出するフォトレジスト層１８中に開口１８ａを提供する。図２に示されるように、この方法は次にステップ２２０に進み、パターン化されたフォトレジスト層１８をマスキング要素として、ウェットエッチングかドライエッチングにより、露出したハードマスク層１５がエッチングされて、開口１５ａを提供する。実施例において、ハードマスク層の開口は、反応性イオンエッチング（RIE）を用いてエッチングされる。それぞれ、開口１８ａと１５ａを有するフォトレジスト層１８とハードマスク層１５は、以下に述べるように、スルーシリコンビアの形成のためのエッチングマスクを形成する。
【００１６】
図３を参照すると、この方法は、ステップ２３０に進み、ビア２０が半導体基板１０にエッチングされる。ハードマスク１５とフォトレジスト層１８をマスキング要素として用いて、ビア２０（例えば、開口、孔洞）がエッチングされ、半導体基板１０の少なくとも一部を通過するスルーサブストレート（基板）ビアを形成する。スルーサブストレートビア２０は、例えば、プラズマエッチング、化学ウェットエッチング、レーザードリル、及び/又は、他のプロセス等を含む、適切なエッチング方法を用いてエッチングされてもよい。実施例において、エッチングプロセスは、ディープRIEプロセスにより、半導体基板１０をエッチングする。エッチングプロセスは、ビアが半導体基板の表面（例えば、回路面）から背面（例えば、非回路面）までエッチングされるようなものであってよい。実施例において、ビアは深さが、およそ数十マイクロメートル（μｍ）から数百マイクロメートルであってよい。エッチングプロセスは、垂直側壁プロファイルかテーパ型側壁プロファイルを有するスルーサブストレートビアとなってもよい。
【００１７】
ビアエッチングプロセス中に、スルーサブストレートビア２０の頂角に形成されるシリコンアンダーカット２２を除去するため、アンダーカットトリミングプロセスのステップ２４０が実行されて、ビア角を丸くし、ビア側壁粗さを滑らかにし、これにより、ビア側壁上の波型パターンを除去する。このトリミングプロセスは又、図４で示されるテーパ型側壁プロファイルを有するスルーサブストレートビア２０”を作成する。トリミングプロセスは、プラズマドライエッチング、化学ウェットエッチング、又は、他のプロセス等の適当なエッチング方法を用いてもよい。例えば、トリミングプロセスは、ドライエッチング装置にて、ヘリウムHe、アルゴンAr、酸素O2、カリホルニウムCFベースの気体、三フッ化窒素NF3、及び、六フッ化硫黄SF6の混合気体を用いて、5-50mTorrのガス圧と1000〜2500WのRFバイアス電力下で、実行される。トリミングプロセス完了後、フォトレジスト灰化プロセスのステップ２５０で、フォトレジスト層１８は、半導体基板１０から剥がされ、図５で示されるように、ビア２０”は丸角２４を有する。酸か塩基性溶液のいずれかを伴うウェット洗浄プロセスを用いて、基板１０上に存在するおそれのある残留した残渣をさらに洗浄することは任意でよい。
【００１８】
ビアエッチングプロセス後に実行されるアンダーカットトリミングプロセスは、ビア側壁プロファイルを滑らかにし、ビア頂角を丸くして、後続の蒸着プロセスのビア側壁の被覆性を改善するため、シリコンアンダーカット形状、シリコンのバーズビーク構造および波型パターンを除去することができ、シード層、バリア層、及び/又は、パッシベーション層の形成を含むことができる。これは、ビア充填プロセスを助け、スルーサブストレートビア仕上がりを向上することができる。
【００１９】
図６に示されるように、ステップ２６０で、テーパ型形状と丸角を有するスルーサブストレートビア２０”が、絶縁材料２６、及び/又は、導電材料２８によりコート、及び/又は、充填される。絶縁材料２６は、二酸化ケイ素(SiO2)、窒化ケイ素 (Si3N4)、及び/又は、他の適当な誘電材料からなる。絶縁材料は、ビアに形成される導電材料と一つ以上の特徴とを絶縁させる。絶縁層は、熱酸化法等の成長か、CVD等の蒸着で形成される。ビアは、その後、導電材料２８が充填されて、基板上の一つ以上の別の装置特徴との結合を付与する一つ以上の内部接続との電気的結合をもたらすよう動作可能となるようにする。実施例において、まず、銅を含むシード層などのシード層を形成してもよい。実施例において、一つ以上の接着促進層を形成してもよい。実施例において、拡散バリア層は、ビア２０に、例えば、窒化タンタルTaNからなる層が形成してもよい。ビアは、銅、アルミニウム、タングステン、タンタル、チタニウム、ニッケル、コバルト、一つ以上の金属シリサイド、一つ以上の金属窒化物、ポリシリコン、及び/又は、他の適当な材料である導電材料により充填してもよい。実施例において、ビアは、めっきプロセスを用いて、導電材料が充填される。ビアを充填する方法の別の例は、スパッタリング、PVD、CVDプロセス、及び/又は、他の蒸着プロセスを含む。本方法は、化学機械研磨、ウェハ薄化等のさらなるプロセスステップ、内部接続を提供するさらなる金属化プロセス、及び/又は、他のプロセスに継続してもよい。
【００２０】
図８〜図１３の断面図は、ビアエッチングプロセスのもう一つの代表的実施例を示す。図８〜図１３の記載されるプロセスは、図７のフローチャートに述べられるステップにより進行する。図１〜図６の記載と同じ、又は、類似部分の説明はここでは省略する。
【００２１】
この方法は、基板工程（FEOL）特徴と配線工程（BEOL）特徴を有する基板を提供するステップ２００にて始まる。図８を参照すると、複数の金属層、金属層に結合される複数のコンタクトビア、及び、これらの金属物を分離する内部金属絶縁(IMD)層３２を含み形成される内部接続構造３０（例えば、内部接続層）を備えた半導体基板１０が示される。半導体基板１０は、更に、一つ以上のFEOL特徴を有し、例えば、ゲート構造、ソース/ドレイン領域、他のドープ領域、絶縁構造、一つ以上のゲート、ソース、又は、ドレイン領域のコンタクト、メモリ素子（例えば、メモリセル）、及び/又は、他の特徴を含んでもよい。
【００２２】
一般に、これらのFEOL特徴は、半導体基板１０の正面上に形成される。一つ以上のFEOL特徴は、内部接続構造３０に電気的に結合される。内部接続構造３０は、配線工程（BEOL）特徴と称される。ここで用いられる基板の正面、及び、基板の背面等の「正」と「背」は、任意であり、基板の面は何らかの適当な慣例により参照を付してもよい。
【００２３】
内部接続構造３０は、四つの金属層を含む。しかしながら、いかなる数の金属層も可能である。内部接続構造３０において、金属層とビアは、銅、アルミニウム、タングステン、チタニウム、ニッケル、コバルト、一つ以上の金属シリサイド、一つ以上の窒化物、ポリシリコン、金、銀、及び/又は、他の導電材料からなり、場合により、一つ以上の耐熱性層、又は、ライニングからなる。金属層、及び/又は、ビアは、CVD、PVD、ALD、めっき、及び/又は、他のプロセスを用いて形成してもよい。
【００２４】
IMD層３２と下層誘電層１２、１４は、以下に記述するスルーサブストレートビアの形成のためハードマスク１５”を形成する。IMD層３２は低誘電率を構成する。IMD層３２は、半導体構造３０における金属トレース（例えば、内部接続線）間の最小化した容量結合に備えてもよい。IMD層３２は金属層に対する絶縁を付与し得る。IMD層３２として最適となりうる他の材料の例として、テトラエチルオルソシリケート(TEOS)酸化物、未ドープのシリコンガラス、又は、ボロホスホシリケイトガラス(BPSG)、溶融石英ガラス(FSG)、りんけい酸ガラス(PSG)、ボロンドープシリコンガラス(BSG)等のドープ酸化ケイ素、SILK（登録商標）(ミシガン州のダウケミカル社 Dow Chemicalの製品)、BLACK DIAMOND（登録商標）(カリフォルニア州のサンタクララSanta Claraのアプライドマチリアルズ社の製品)、及び/又は、当分野にて既知の他の絶縁材料を含む。IMD層３２は、化学気相成長法（CVD）、原子層成長法（ALD）、物理的気相成長法（PVD）、スピンオンコート、及び/又は、他のプロセス等のプロセスにより形成してもよい。
【００２５】
次に、この方法はステップ２１０に進み、フォトレジスト層１８がハードマスク層１５”上にスピンコートされる。フォトレジスト層１８は、その後、露光、焼付け、現像、及び/又は、他のフォトリソグラフィックプロセスによりパターン化されて、ハードマスク層１５”を露出するフォトレジスト層１８中に開口１８ａを提供する。図９に示されるように、次に、この方法はステップ２２０に進み、パターン化されたフォトレジスト層１８をマスキング要素として用いて、ウェットエッチングかドライエッチングプロセスにより、露出したハードマスク層１５”をエッチングして、開口１５”ａを提供する。それぞれの開口１８ａと１５”ａを有するフォトレジスト層１８とハードマスク層１５”は、以下に説明するスルーシリコンビアの形成のためのエッチングマスクを形成する。
【００２６】
図１０を参照すると、この方法は、ステップ２３０に進み、ビア２０が半導体基板１０にエッチングされる。ハードマスク１５”とフォトレジスト層１８をマスキング要素として用いて、ビア２０（例えば、開口、孔洞）がエッチングされ、半導体基板１０の少なくとも一部を通過するスルーサブストレートビア２０を形成する。スルーサブストレートビア２０は、例えば、プラズマエッチング、化学ウェットエッチング、レーザードリル、及び/又は、他のプロセス等を含む、適切なエッチング方法を用いてエッチングされてもよい。実施例において、エッチングプロセスは、ディープRIEプロセスにより、半導体基板１０をエッチングする。エッチングプロセスは、ビアが半導体基板の表面（例えば、回路面）から背面（例えば、非回路面）までエッチングされるようなものであってよい。実施例において、ビアは深さが、およそ数十マイクロメートル（μｍ）から数百マイクロメートルであってよい。エッチングプロセスは、垂直側壁プロファイルかテーパ型側壁プロファイルを有するスルーサブストレートビアとなってもよい。
【００２７】
ビアエッチングプロセス中に、スルーサブストレートビア２０の頂角に形成されるシリコンアンダーカット２２を除去するため、アンダーカットトリミングプロセスのステップ２４０が実行されて、ビア角を丸くし、ビア側壁粗さを滑らかにし、これにより、ビア側壁上の波型パターンを除去する。このトリミングプロセスは、テーパ型側壁プロファイルを有するスルーサブストレートビア２０”を作成する。トリミングプロセスは、プラズマドライエッチング、化学ウェットエッチング、又は、他のプロセス等の適当なエッチング方法を用いてもよい。例えば、トリミングプロセスは、ドライエッチング装置にて、ヘリウムHe、アルゴンAr、酸素O2、カリホルニウムCFベースの気体、三フッ化窒素NF3、及び、六フッ化硫黄SF6の混合気体を用いて、5-50mTorrのガス圧と1000〜2500WのRFバイアス電力下で、実行される。トリミングプロセス完了後、フォトレジスト灰化プロセスのステップ２５０で、フォトレジスト層１８は、半導体基板１０から剥がされ、図１２で示されるように、ビア２０”は丸角２４を有する。酸か塩基性溶液のいずれかを伴うウェット洗浄プロセスを用いて、基板１０上に存在するおそれのある残留した残渣をさらに洗浄することは任意でよい。
【００２８】
ビアエッチングプロセス後に実行されるアンダーカットトリミングプロセスは、ビア側壁プロファイルを滑らかにし、ビア頂角を丸くして、後続の蒸着プロセスのビア側壁の被覆性を改善するため、シリコンアンダーカット形状、シリコンのバーズビーク構造および波型パターンを除去することができ、シード層、バリア層、及び/又は、パッシベーション層の形成を含むことができる。これは、ビア充填プロセスを助け、スルーサブストレートビア仕上がりを向上することができる。
【００２９】
図１３で示されるように、この方法は、スルーサブストレートビア２０”の処理のためステップ２６０に進む。テーパ型プロファイルと丸角を有するスルーサブストレートビア２０”は、次に、絶縁材料２６、及び/又は、導電材料２８がコート、及び/又は、充填される。本方法は、化学機械研磨、ウェハ薄化等のさらなるプロセスステップ、内部接続を付与するさらなる金属化プロセス、及び/又は、他のプロセスに継続してもよい。
【００３０】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３１】
10〜半導体基板
12〜コンタクトエッチング停止層
14〜層間誘電（ILD）層
15、15”〜 ハードマスク層
15a、15”a、18a〜開口
18〜フォトレジスト層
20〜スルーサブストレートビア
20”〜スルーサブストレートビア
22〜シリコンアンダーカット
24〜丸角
26〜絶縁層
28〜導電材料
30〜内部接続構造
32〜IMD層
100〜装置
200、210、220、230、240、250、260〜ステップ。
【図１】
2010232661.tif 000003
【図２】
2010232661.tif 000004
【図３】
2010232661.tif 000005
【図４】
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【図５】
2010232661.tif 000007
【図６】
2010232661.tif 000008
【図７】
2010232661.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2010232661.tif 000013
【図１２】
2010232661.tif 000014
【図１３】
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