(57)【要約】【課題】消去動作を高速に実行可能とした不揮発性半導体記憶装置を提供する。【解決手段】制御回路ＣＣは、選択ドレイン側トランジスタｓ−ＳＤＴｒの他端に電圧Ｖｅｒａ１を印加すると共に、選択ドレイン側トランジスタｓ−ＳＤＴｒをオン状態とし、選択メモリトランジスタｓ−ＭＴｒ３よりもドレイン側選択トランジスタＳＤＴｒ側のメモリトランジスタＭＴｒ３をオン状態とし、且つ選択メモリトランジスタｓ−ＭＴｒ３のゲートに電圧Ｖｅｒａ１よりも低い電圧Ｖｅｒａ２を印加する。電圧Ｖｅｒａ１と電圧Ｖｅｒａ２との間の電位差は、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層に蓄積された電子を引き抜くような電位差である。【選択図】図７
2010199235.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数のメモリトランジスタを含むメモリストリングと、
前記メモリストリングの一端に一端を接続され前記メモリストリングを選択する場合に導通する選択トランジスタと、
選択した前記選択トランジスタの一端に接続された選択した前記メモリストリングに含まれる選択した前記メモリトランジスタのデータを消去する消去動作を実行する制御回路とを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、
前記第１半導体層を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を取り囲み、前記基板に対して平行に延びると共に前記複数のメモリトランジスタのゲートとして機能する第１導電層とを備え、
前記選択トランジスタは、
前記柱状部の上面に接し、前記基板に対して垂直方向に延びると共に前記選択トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層を取り囲むように形成されたゲート絶縁層と、
前記ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第２導電層とを備え、
前記制御回路は、選択した前記選択トランジスタの他端に第１電圧を印加すると共に、選択した前記選択トランジスタをオン状態とし、選択した前記メモリトランジスタよりも前記選択トランジスタ側の前記メモリトランジスタをオン状態とし、且つ選択した前記メモリトランジスタのゲートに前記第１電圧よりも低い第２電圧を印加し、
前記第１電圧と前記第２電圧との間の電位差は、前記電荷蓄積層の電荷を変化させるような電位差である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１方向に一列に並ぶ前記メモリトランジスタのゲートに共通接続された第１配線と、
前記第１方向に一列に並ぶ前記選択トランジスタのゲートに共通接続された第２配線と、
前記第１方向に直交する第２方向に一列に並ぶ前記選択トランジスタの他端に共通接続された第３配線とを備え、
前記第１配線は、前記第１導電層を備え、
前記第２配線は、前記第２導電層を備え、
前記第３配線は、前記第２半導体層の上面に接する第３導電層を備え、
前記第１導電層及び前記第２導電層は、前記第１方向に延び、且つ前記第２方向に所定ピッチをもってストライプ状に形成され、
前記第３導電層は、前記第２方向に延び、且つ前記第１方向に所定ピッチをもってストライプ状に形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
第１方向、及び前記第１方向に直交する第２方向にマトリクス状に並ぶ前記メモリトランジスタのゲートに共通接続された第１配線と、
前記第１方向に一列に並ぶ前記選択トランジスタのゲートに共通接続された第２配線と、
前記第２方向に一列に並ぶ前記選択トランジスタの他端に共通接続された第３配線とを備え、
前記第１配線は、前記第１導電層を備え、
前記第２配線は、前記第２導電層を備え、
前記第３配線は、前記第２半導体層の上面に接する第３導電層を備え、
前記第１導電層は、前記第１方向及び前記第２方向に広がるように板状に形成され、
前記第２導電層は、前記第１方向に延び、且つ前記第２方向に所定ピッチをもってストライプ状に形成され、
前記第３導電層は、前記第２方向に延び、且つ前記第１方向に所定ピッチをもってストライプ状に形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
直列接続された複数のメモリトランジスタを含むメモリストリングと、
前記メモリストリングの一端に一端を接続され前記メモリストリングを選択する場合に導通する第１選択トランジスタと、
前記メモリストリングの他端に一端を接続され前記メモリストリングを選択する場合に導通する第２選択トランジスタと、
選択した前記第１選択トランジスタの一端に接続された選択した前記メモリストリングに含まれる選択した前記メモリトランジスタのデータを消去する消去動作を実行する制御回路とを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、
前記第１半導体層を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を取り囲み、前記基板に対して平行に延びると共に前記複数のメモリトランジスタのゲートとして機能する第１導電層とを備え、
前記第１選択トランジスタは、
前記柱状部の一端に接し、前記基板に対して垂直方向に延びると共に前記第１選択トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記第１選択トランジスタのゲートとして機能する第２導電層とを備え、
前記第２選択トランジスタは、
前記柱状部の他端に接し、前記基板に対して垂直方向に延びると共に前記第２選択トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記第２選択トランジスタのゲートとして機能する第３導電層とを備え、
前記第２半導体層は、前記柱状部の一端に接するＰ型層、及びその上に位置するＮ型層を有し、
前記第３半導体層は、前記柱状部の他端に接するＮ型層、その下に位置するＰ型層、及びさらにその下に位置するＮ型層を有し、
前記制御回路は、選択した前記第１選択トランジスタの他端に第１電圧を印加した後に選択した前記第１選択トランジスタのゲートに第２電圧を印加し、さらにその後に選択した前記メモリトランジスタを除く前記メモリトランジスタをオン状態とし、且つ選択した前記メモリトランジスタのゲートに第３電圧を印加し、
前記第１電圧と前記第２電圧との間の電位差は、前記第１ゲート絶縁層近傍に位置する前記第２半導体層のＮ型層から前記第２半導体層のＰ型層へと流れる第１電流を生じさせる電位差であり、
前記第１電圧と前記第３電圧との間の電位差は、前記第１電流によって生じた正孔を選択した前記メモリトランジスタの前記電荷蓄積層に導入させる電位差である
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
第１方向、及び前記第１方向に直交する第２方向にマトリクス状に並ぶ前記メモリトランジスタのゲートに共通接続された第１配線と、
前記第１方向に一列に並ぶ前記第１選択トランジスタのゲートに共通接続された第２配線と、
前記第２方向に一列に並ぶ前記第１選択トランジスタの他端に共通接続された第３配線とを備え、
前記第１配線は、前記第１導電層を備え、
前記第２配線は、前記第２導電層を備え、
前記第３配線は、前記第２半導体層の上面に接する第３導電層を備え、
前記第１導電層は、前記第１方向及び前記第２方向に広がるように板状に形成され、
前記第２導電層は、前記第１方向に延び、且つ前記第２方向に所定ピッチをもってストライプ状に形成され、
前記第３導電層は、前記第２方向に延び、且つ前記第１方向に所定ピッチをもってストライプ状に形成され、
前記制御回路は、選択した前記第１選択トランジスタの他端に第１電圧を印加する前に、非選択の前記第１選択トランジスタのゲートに第４電圧を印加し、
前記第１電圧と前記第４電圧との間の電位差は、前記第１電流の発生を抑制させる電位差である
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。そのひとつとして、縦型トランジスタを用いてメモリセルを構成した積層型の不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。この積層型の不揮発性半導体記憶装置は、消去単位毎に構成された複数のメモリブロックを有する。メモリブロックは、複数のメモリセルが直列接続されたメモリストリングを有する。メモリストリングは、柱状の半導体層、その半導体層を取り囲むＭＯＮＯＳ層、そのＭＯＮＯＳ層を取り囲む導電層を有する。
【０００３】
従来、上記不揮発性半導体記憶装置において、その消去動作は、メモリブロック毎に実行されている。すなわち、消去動作において先ず、各メモリブロックにおいて、全てのデータが消去された後、消去不要なデータが書き戻される。したがって、書き戻しを必要とするため、その消去動作は、時間を要する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、消去動作を高速に実行可能とした不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリトランジスタを含むメモリストリングと、前記メモリストリングの一端に一端を接続され前記メモリストリングを選択する場合に導通する選択トランジスタと、選択した前記選択トランジスタの一端に接続された選択した前記メモリストリングに含まれる選択した前記メモリトランジスタのデータを消去する消去動作を実行する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、前記第１半導体層を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を取り囲み、前記基板に対して平行に延びると共に前記複数のメモリトランジスタのゲートとして機能する第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面に接し、前記基板に対して垂直方向に延びると共に前記選択トランジスタのボディとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成されたゲート絶縁層と、前記ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第２導電層とを備え、前記制御回路は、選択した前記選択トランジスタの他端に第１電圧を印加すると共に、選択した前記選択トランジスタをオン状態とし、選択した前記メモリトランジスタよりも前記選択トランジスタ側の前記メモリトランジスタをオン状態とし、且つ選択した前記メモリトランジスタのゲートに前記第１電圧よりも低い第２電圧を印加し、前記第１電圧と前記第２電圧との間の電位差は、前記電荷蓄積層の電荷を変化させるような電位差であることを特徴とする。
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリトランジスタを含むメモリストリングと、前記メモリストリングの一端に一端を接続され前記メモリストリングを選択する場合に導通する第１選択トランジスタと、前記メモリストリングの他端に一端を接続され前記メモリストリングを選択する場合に導通する第２選択トランジスタと、選択した前記第１選択トランジスタの一端に接続された選択した前記メモリストリングに含まれる選択した前記メモリトランジスタのデータを消去する消去動作を実行する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、前記第１半導体層を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を取り囲み、前記基板に対して平行に延びると共に前記複数のメモリトランジスタのゲートとして機能する第１導電層とを備え、前記第１選択トランジスタは、前記柱状部の一端に接し、前記基板に対して垂直方向に延びると共に前記第１選択トランジスタのボディとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、前記第１ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記第１選択トランジスタのゲートとして機能する第２導電層とを備え、前記第２選択トランジスタは、前記柱状部の他端に接し、前記基板に対して垂直方向に延びると共に前記第２選択トランジスタのボディとして機能する第３半導体層と、前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記第２選択トランジスタのゲートとして機能する第３導電層とを備え、前記第２半導体層は、前記柱状部の一端に接するＰ型層、及びその上に位置するＮ型層を有し、前記第３半導体層は、前記柱状部の他端に接するＮ型層、その下に位置するＰ型層、及びさらにその下に位置するＮ型層を有し、前記制御回路は、選択した前記第１選択トランジスタの他端に第１電圧を印加した後に選択した前記第１選択トランジスタのゲートに第２電圧を印加し、さらにその後に選択した前記メモリトランジスタを除く前記メモリトランジスタをオン状態とし、且つ選択した前記メモリトランジスタのゲートに第３電圧を印加し、前記第１電圧と前記第２電圧との間の電位差は、前記第１ゲート絶縁層近傍に位置する前記第２半導体層のＮ型層から前記第２半導体層のＰ型層へと流れる第１電流を生じさせる電位差であり、前記第１電圧と前記第３電圧との間の電位差は、前記第１電流によって生じた正孔を選択した前記メモリトランジスタの前記電荷蓄積層に導入させる電位差であることを特徴とする。
【発明の効果】
【０００８】
本発明は、消去動作を高速に実行可能とした不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２】第１実施形態に係るメモリセルアレイＭＡを示す回路図である。
【図３Ａ】ワード線駆動回路１２０を示す回路図である。
【図３Ｂ】選択ゲート線駆動回路１３０を示す回路図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡの一部を示す概略斜視図である。
【図５】図４の一部断面図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の消去動作を示すタイミングチャートである。
【図９】第２実施形態に係る不揮発性半導体記憶装置の回路図である。
【図１０】第２実施形態に係るメモリセルアレイＭＡａを示す回路図である。
【図１１】第２実施形態に係る不揮発性半導体記憶装置の概略斜視図である。
【図１２】図１１の一部断面図である。
【図１３】第２実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。
【図１４】第２実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。
【図１５】第２実施形態に係る不揮発性半導体記憶装置の消去動作を示すタイミングチャートである。
【図１６】第３実施形態に係る不揮発性半導体記憶装置の一部断面図である。
【図１７】第３実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。
【図１８】第３実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。
【図１９】第３実施形態に係る不揮発性半導体記憶装置の消去動作を示すタイミングチャートである。
【図２０】第４実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。
【図２１】第５実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。
【図２２】第６実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２３】第６実施形態に係る不揮発性半導体記憶装置の一部断面図である。
【図２４】第６実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。
【図２５】第６実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。
【図２６】第６実施形態に係る不揮発性半導体記憶装置の消去動作を示すタイミングチャートである。
【図２７】第７実施形態に係る不揮発性半導体記憶装置の書込動作を示すフローチャートである。
【図２８】書込動作の際の閾値電圧Ｖｔｈを示す図である。
【図２９】他の実施形態に係る不揮発性半導体記憶装置の一部断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１１】
［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置の回路構成］
先ず、図１〜図３Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。
【００１２】
図１は、第１実施形態に係る不揮発性半導体記憶装置の回路図である。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、データを記憶するメモリセルアレイＭＡ、及びその周辺に設けられ且つメモリセルアレイＭＡを制御する制御回路ＣＣを有する。
【００１３】
図２は、メモリセルアレイＭＡを示す回路図である。図１及び図２に示すように、メモリセルアレイＭＡは、カラム方向に一列に並ぶ複数のメモリブロックＭＢを有する。
【００１４】
各メモリブロックＭＢは、図１及び図２に示すように、ロウ方向に一列に並ぶメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒを有する。ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは、後述するようにソース・ドレイン間に高電圧が印加されるため、高耐圧ＭＯＳにて構成されている。
【００１５】
メモリストリングＭＳは、図１及び図２に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜ＭＴｒ４を有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートは、ＭＯＮＯＳ構造にて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、その電荷蓄積層に蓄積された電荷により情報を記憶する。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートには、ワード線ＷＬ１〜ＷＬ４が接続されている。
【００１６】
ワード線ＷＬ１〜ＷＬ４は、図２に示すように、カラム方向に所定ピッチをもって、ロウ方向に延びるように形成されている。ワード線ＷＬ１は、ロウ方向に一列に並ぶメモリトランジスタＭＴｒ１のゲートに共通接続されている。ワード線ＷＬ２は、ロウ方向に一列に並ぶメモリトランジスタＭＴｒ２のゲートに共通接続されている。ワード線ＷＬ３は、ロウ方向に一列に並ぶメモリトランジスタＭＴｒ３のゲートに共通接続されている。ワード線ＷＬ４は、ロウ方向に一列に並ぶメモリトランジスタＭＴｒ４のゲートに共通接続されている。
【００１７】
ソース側選択トランジスタＳＳＴｒの一端は、図１及び図２に示すように、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１の一端）に接続されている。ソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが接続されている。ソース側選択トランジスタＳＳＴｒの他端には、ソース線ＳＬが接続されている。
【００１８】
ソース側選択ゲート線ＳＧＳは、図２に示すように、カラム方向に所定ピッチをもって、ロウ方向に延びるように形成されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に一列に並ぶソース側選択トランジスタＳＳＴｒのゲートに共通接続されている。ソース線ＳＬは、全てのメモリブロックＭＢに含まれるソース側選択トランジスタＳＳＴｒの他端に共通接続されている。
【００１９】
ドレイン側選択トランジスタＳＤＴｒの一端は、図１及び図２に示すように、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ４の一端）に接続されている。ドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。ドレイン側選択トランジスタＳＤＴｒの他端には、ビット線ＢＬが接続されている。
【００２０】
ドレイン側選択ゲート線ＳＧＤは、図２に示すように、カラム方向に所定ピッチをもって、ロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒのゲートに共通接続されている。ビット線ＢＬは、ロウ方向に所定ピッチをもって、カラム方向に延びるように形成されている。ビット線ＢＬは、カラム方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒの他端に共通接続されている。
【００２１】
制御回路ＣＣは、選択ドレイン側トランジスタ（選択したドレイン側選択トランジスタＳＤＴｒ）の一端に接続された選択ストリング（選択したメモリストリングＭＳ）に含まれる選択メモリトランジスタ（選択したメモリトランジスタＭＴｒ）のデータを消去する消去動作を実行する。その他、制御回路ＣＣは、メモリストリングＭＳにデータを書込み、又は、メモリストリングＭＳからデータを読み出す。
【００２２】
制御回路ＣＣは、図１に示すように、アドレスデコーダ回路１１０、ワード線駆動回路１２０、選択ゲート線駆動回路１３０、第１ロウデコーダ回路１４０、及び第２ロウデコーダ回路１５０を有する。
【００２３】
アドレスデコーダ回路１１０は、図１に示すように、ロウアドレス（動作の対象とするメモリブロックＭＢ）を指定するための信号ＶＲＡ＜１＞〜ＶＲＡ＜ｘ＞を出力する。信号ＶＲＡ＜１＞〜ＶＲＡ＜ｘ＞は、第１ロウデコーダ回路１４０、及び第２ロウデコーダ回路１５０に入力される。
【００２４】
ワード線駆動回路１２０は、図１に示すように、各メモリブロックＭＢに信号ＶｓＷＬ＜１＞〜ＶｓＷＬ＜４＞、及び信号ＶｕＷＬを出力する。信号ＶｓＷＬ＜１＞〜ＶｓＷＬ＜４＞は、選択したワード線ＷＬ１〜ＷＬ４に供給するための信号である。信号ＶｕＷＬは、非選択のワード線ＷＬ１〜ＷＬ４に供給するための信号である。
【００２５】
図３Ａは、ワード線駆動回路１２０を示す回路図である。ワード線駆動回路１２０は、図３Ａに示すように、第１〜第５ワード線駆動回路１２０ａ〜１２０ｅを有する。第１〜第４ワード線駆動回路１２０ａ〜１２０ｄは、信号ＶＷＬＤＲ＜１＞〜ＶＷＬＤＲ＜４＞を受け付け、信号ＶｓＷＬ＜１＞〜ＶｓＷＬ＜４＞を出力する。第５ワード線駆動回路１２０ｅは、信号ＶｕＷＬを出力する。
【００２６】
第１ワード線駆動回路１２０ａは、図３Ａに示すように、レベルシフタ１２１、１２２、電圧生成回路１２３、Ｎ−ＭＯＳトランジスタ１２４、１２５、及び出力端子１２６を有する。なお、第２〜第４駆動回路１２０ｂ〜１２０ｄは、第１ワード線駆動回路１２０ａと同様の構成を有するため、その説明を省略する。
【００２７】
レベルシフタ１２１は、信号ＶＷＬＤＲ＜１＞に基づき、Ｎ−ＭＯＳトランジスタ１２４のゲートに所定電圧を印加し、Ｎ−ＭＯＳトランジスタ１２４のオン／オフを制御する。レベルシフタ１２２は、信号ＶＷＬＤＲ＜１＞に基づき、Ｎ−ＭＯＳトランジスタ１２５のゲートに所定電圧を印加し、Ｎ−ＭＯＳトランジスタ１２５のオン／オフを制御する。電圧生成回路１２３は、所定電圧を生成し、その電圧をＮ−ＭＯＳトランジスタ１２５の一端に印加する。
【００２８】
Ｎ−ＭＯＳトランジスタ１２４の一端は、接地されている。Ｎ−ＭＯＳトランジスタ１２４のゲートは、レベルシフタ１２１の出力信号を受け付け、その他端は、Ｎ−ＭＯＳトランジスタ１２５の他端に接続されている。Ｎ−ＭＯＳトランジスタ１２５の一端は、電圧生成回路１２３の出力信号を受け付ける。Ｎ−ＭＯＳトランジスタ１２５のゲートは、レベルシフタ１２２の出力信号を受け付け、その他端は、Ｎ−ＭＯＳトランジスタ１２４の他端に接続されている。出力端子１２６は、Ｎ−ＭＯＳトランジスタ１２４とＮ−ＭＯＳトランジスタ１２５との間のノードＮ１に接続されている。出力端子１２６は、信号ＶｓＷＬ＜１＞を出力する。
【００２９】
第５ワード線駆動回路１２０ｅは、図３Ａに示すように、出力端子１２７を有する。出力端子１２７の一端は、接地され、その他端は、信号ＶｕＷＬを出力する。
【００３０】
選択ゲート線駆動回路１３０は、図１に示すように、各メモリブロックＭＢに信号ＶｓＳＧ＜１＞、ＶｓＳＧ＜２＞、及び信号ＶｕＳＧを出力する。信号ＶｓＳＧ＜１＞は、選択したソース側選択ゲート線ＳＧＳに供給するための信号である。信号ＶｓＳＧ＜２＞は、選択したドレイン側選択ゲート線ＳＧＤに供給するための信号である。信号ＶｕＳＧは、非選択のソース側選択ゲート線ＳＧＳ、及び非選択のドレイン側選択ゲート線ＳＧＤに供給するための信号である。
【００３１】
図３Ｂは、選択ゲート線駆動回路１３０を示す回路図である。選択ゲート線駆動回路１３０は、図３Ｂに示すように、第１〜第３選択ゲート線駆動回路１３０ａ〜１３０ｃを有する。第１、第２選択ゲート線駆動回路１３０ａ、１３０ｂは、信号ＶＳＧＤＲ＜１＞、ＶＳＧＤＲ＜２＞を受け付け、信号ＶｓＳＧ＜１＞、ＶｓＳＧ＜２＞を出力する。第３選択ゲート線駆動回路１３０ｃは、信号ＶｕＳＧを出力する。
【００３２】
第１選択ゲート線駆動回路１３０ａは、図３Ｂに示すように、レベルシフタ１３１、１３２、電圧生成回路１３３、Ｎ−ＭＯＳトランジスタ１３４、１３５、及び出力端子１３６を有する。なお、第２選択ゲート線駆動回路１３０ｂは、第１選択ゲート線駆動回路１３０ａと同様の構成を有するため、その説明を省略する。
【００３３】
レベルシフタ１３１は、信号ＶＳＧＤＲ＜１＞に基づき、Ｎ−ＭＯＳトランジスタ１３４のゲートに所定電圧を印加し、Ｎ−ＭＯＳトランジスタ１３４のオン／オフを制御する。レベルシフタ１３２は、信号ＶＳＧＤＲ＜１＞に基づき、Ｎ−ＭＯＳトランジスタ１３５のゲートに所定電圧を印加し、Ｎ−ＭＯＳトランジスタ１３５のオン／オフを制御する。電圧生成回路１３３は、所定電圧を生成し、その電圧をＮ−ＭＯＳトランジスタ１３５の一端に印加する。
【００３４】
Ｎ−ＭＯＳトランジスタ１３４の一端は、接地されている。Ｎ−ＭＯＳトランジスタ１３４のゲートは、レベルシフタ１３１の出力信号を受け付け、その他端は、Ｎ−ＭＯＳトランジスタ１３５の他端に接続されている。Ｎ−ＭＯＳトランジスタ１３５の一端は、電圧生成回路１３３の出力信号を受け付ける。Ｎ−ＭＯＳトランジスタ１３５のゲートは、レベルシフタ１３２の出力信号を受け付け、その他端は、Ｎ−ＭＯＳトランジスタ１３４の他端に接続されている。出力端子１３６は、Ｎ−ＭＯＳトランジスタ１３４とＮ−ＭＯＳトランジスタ１３５の間のノードＮ２に接続されている。出力端子１３６は、信号ＶｓＳＧ＜１＞を出力する。
【００３５】
第３選択ゲート線駆動１３０ｃは、図３Ｂに示すように、出力端子１３７を有する。出力端子１３７の一端は、接地され、その他端は、信号ＶｕＳＧを出力する。
【００３６】
第１ロウデコーダ回路１４０は、図１に示すように、１つのメモリブロックＭＢ（ロウ方向に一列に並ぶメモリストリングＭＳ）に対して、１つ設けられている。第１ロウデコーダ回路１４０は、信号ＶＲＡ＜１＞〜ＶＲＡ＜Ｘ＞、信号ＶｓＷＬ＜１＞〜ＶｓＷＬ＜４＞、信号ＶｕＷＬを受け付け、ワード線ＷＬ１〜ＷＬ４の電圧を制御する。
【００３７】
第１ロウデコーダ回路１４０は、図１に示すように、ＮＡＮＤ回路１４１ａ、レベルシフタ１４１ｂ、インバータ１４１ｃ、第１転送トランジスタ１４２〜１４５、及び第２転送トランジスタ１４６〜１４９を有する。
【００３８】
ＮＡＮＤ回路１４１ａは、信号ＶＲＡ＜１＞〜ＶＲＡ＜Ｘ＞を受け付け、それら信号に基づく出力信号をレベルシフタ１４１ｂに供給する。レベルシフタ１４１ｂは、ＮＡＮＤ回路１４１ａからの信号に基づき、所定電圧の信号を生成し、その信号をインバータ１４１ｃの入力端子、及び第１転送トランジスタ１４２〜１４５のゲートに入力する。インバータ１４１ｃは、レベルシフタ１４１ｂからの出力信号を受け付け、その信号に基づく出力信号を第２転送トランジスタ１４６〜１４９のゲートに入力する。
【００３９】
第１転送トランジスタ１４２〜１４５の一端は、信号ＶｓＷＬ＜１＞〜ＶｓＷＬ＜４＞を受け付ける。第１転送トランジスタ１４２〜１４５のゲートは、レベルシフタ１４１ｂの出力信号を受け付け、その他端は、ワード線ＷＬ１〜ＷＬ４に接続されている。第２転送トランジスタ１４６〜１４９の一端は、信号ＶｕＷＬを受け付ける。第２転送トランジスタ１４６〜１４９のゲートは、インバータ１４１ｃの出力信号を受け付け、その他端は、ワード線ＷＬ１〜ＷＬ４に接続されている。
【００４０】
第２ロウデコーダ回路１５０は、図１に示すように、１つのメモリブロックＭＢ（ロウ方向に一列に並ぶメモリストリングＭＳ）に対して、１つ設けられている。第２ロウデコーダ回路１５０は、信号ＶＲＡ＜１＞〜ＶＲＡ＜Ｘ＞、信号ＶｓＳＧ＜１＞、ＶｓＳＧ＜２＞、信号ＶｕＳＧを受け付け、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤの電圧を制御する。
【００４１】
第２ロウデコーダ回路１５０は、図１に示すように、ＮＡＮＤ回路１５１ａ、レベルシフタ１５１ｂ、インバータ１５１ｃ、第１転送トランジスタ１５２、１５３、及び第２転送トランジスタ１５４、１５５を有する。
【００４２】
ＮＡＮＤ回路１５１ａは、信号ＶＲＡ＜１＞〜ＶＲＡ＜Ｘ＞を受け付け、それら信号に基づく出力信号をレベルシフタ１５１ｂに供給する。レベルシフタ１５１ｂは、ＮＡＮＤ回路１５１ａからの信号に基づき、所定電圧の信号を生成し、その信号をインバータ１５１ｃの入力端子、及び第１転送トランジスタ１５２、１５３のゲートに入力する。インバータ１５１ｃは、レベルシフタ１５１ｂからの出力信号を受け付け、その信号に基づく出力信号を第２転送トランジスタ１５４、１５５のゲートに入力する。
【００４３】
第１転送トランジスタ１５２の一端は、信号ＶｓＳＧ＜１＞を受け付ける。第１転送トランジスタ１５２のゲートは、レベルシフタ１５１ｂからの出力信号を受け付け、その他端は、ソース側選択ゲート線ＳＧＳに接続されている。第１転送トランジスタ１５３の一端は、信号ＶｓＳＧ＜２＞を受け付ける。第２転送トランジスタ１５３のゲートは、レベルシフタ１５１ｂからの出力信号を受け付け、その他端は、ドレイン側選択ゲート線ＳＧＤに接続されている。
【００４４】
第２転送トランジスタ１５４、１５５の一端は、信号ＶｕＷＬを受け付ける。第２転送トランジスタ１５４、１５５のゲートは、インバータ１５１ｃの出力信号を受け付ける。第２転送トランジスタ１５４の他端は、ソース側選択ゲート線ＳＧＳに接続されている。第２転送トランジス１５５の他端は、ドレイン側選択ゲート線ＳＧＤに接続されている。
【００４５】
［第１実施形態に係る不揮発性半導体記憶装置の積層構造］
次に、図４及び図５を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡの一部を示す概略斜視図である。図５は、図４の一部断面図である。
【００４６】
メモリセルアレイＭＡ（メモリブロックＭＢ）は、図４に示すように、基板１０上に設けられている。メモリセルアレイＭＡは、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。基板１０は、ソース線ＳＬとして機能する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ４（メモリストリングＭＳ）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬとして機能する。
【００４７】
基板１０は、図４及び図５に示すように、その表面に拡散層１１を有する。拡散層１１は、ソース線ＳＬとして機能する。
【００４８】
ソース側選択トランジスタ層２０は、図４及び図５に示すように、基板１１上に、ソース側導電層２１を有する。ソース側導電層２１は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００４９】
ソース側導電層２１は、その上下を層間絶縁層にて挟まれるように形成されている。ソース側導電層２１は、カラム方向に所定ピッチをもって、ロウ方向に延びるようにストライプ状に形成されている。ソース側導電層２１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５０】
ソース側選択トランジスタ層２０は、図４及び図５に示すように、ソース側ホール２２を有する。
【００５１】
ソース側ホール２２は、ソース側導電層２１を貫通するように形成されている。ソース側ホール２２は、拡散層１１と整合する位置に形成されている。ソース側ホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００５２】
ソース側選択トランジスタ層２０は、図５に示すように、ソース側ゲート絶縁層２３、及びソース側柱状半導体層２４を有する。ソース側柱状半導体層２４は、ソース側選択トランジスタＳＳＴｒのボディとして機能する。
【００５３】
ソース側ゲート絶縁層２３は、ソース側ホール２２に面する側壁に所定の厚みをもって形成されている。ソース側ゲート絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側ゲート絶縁層２３は、後述するようにソース側選択トランジスタＳＳＴｒのソース・ドレイン間に高電圧が印加されるため、高耐圧を有するように構成されている。
【００５４】
ソース側柱状半導体層２４は、ソース側ゲート絶縁層２３に接し、ソース側ホール２２を埋めるように形成されている。ソース側柱状半導体層２４は、拡散層１１の上面に接し、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側導電層２１と同層に位置するソース側柱状半導体層２４の一部は、Ｐ型にて構成され、その他の部分は、Ｎ型にて構成されている。すなわち、ソース側柱状半導体層２４は、後述するメモリ柱状半導体層３４の下面に接するＮ型層、その下に位置するＰ型層、及びさらにその下に位置するＮ型層を有する。
【００５５】
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側ゲート絶縁層２３は、ソース側柱状半導体層２４を取り囲むように形成されている。また、ソース側導電層２１は、ソース側ゲート絶縁層２３を介して、ソース側柱状半導体層２４を取り囲むように形成されている。
【００５６】
上記ソース側選択トランジスタ層２０において、ソース側導電層２１に所定電圧を印加することにより、ソース側柱状半導体層２４のＰ型の部分が反転してＮ型のチャネルが形成される。これにより、ソース側選択トランジスタＳＳＴｒは導通する。
【００５７】
メモリトランジスタ層３０は、図４及び図５に示すように、ソース側選択トランジスタ層２０上に、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ４、及びメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートとして機能する。
【００５８】
ワード線導電層３１ａ〜３１ｄは、層間絶縁層を介して積層されている。ワード線導電層３３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５９】
メモリトランジスタ層３０は、図４及び図５に示すように、メモリホール３２を有する。
【００６０】
メモリホール３２は、ワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリホール３２は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３２は、ソース側ホール２２と整合する位置に形成されている。
【００６１】
メモリトランジスタ層３０は、図５に示すように、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃ、及びメモリ柱状半導体層３４を有する。電荷蓄積層３３ｂは、電荷を蓄積する機能を有する。メモリ柱状半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディとして機能する。
【００６２】
ブロック絶縁層３３ａは、メモリホール３２に面する側壁に所定の厚みをもって形成されている。ブロック絶縁層３３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａに接するように所定の厚みをもって形成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂに接するように形成されている。トンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００６３】
メモリ柱状半導体層３４は、トンネル絶縁層３３ｃに接し、メモリホール３２を埋めるように形成されている。メモリ柱状半導体層３４は、ソース側柱状半導体層２４の上面に接し、積層方向に延びる柱状に形成されている。メモリ柱状半導体層３４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ワード線導電層３１ａ〜３１ｄと同層に位置するメモリ柱状半導体層３４の一部は、Ｐ型にて構成され、その他の部分は、Ｎ型にて構成されている。
【００６４】
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３３ｃ、電荷蓄積層３３ｂ、及びブロック絶縁層３３ａは、メモリ柱状半導体層３４を取り囲むように形成されている。また、ワード線導電層３１ａ〜３１ｄは、トンネル絶縁層３３ｃ、電荷蓄積層３３ｂ、及びブロック絶縁層３３ａを介して、メモリ柱状半導体層３４を取り囲むように形成されている。
【００６５】
上記メモリトランジスタ層３０において、ワード線導電層３１ａ〜３１ｄに所定電圧を印加することにより、メモリ柱状半導体層３４のＰ型の部分が反転してＮ型のチャネルが形成される。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４は導通する。
【００６６】
ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、メモリトランジスタ層２０上に、ドレイン側導電層４１を有する。ドレイン側導電層４１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００６７】
ドレイン側導電層４１は、その上下を層間絶縁層にて挟まれるように形成されている。ドレイン側導電層４１は、カラム方向に所定ピッチをもって、ロウ方向に延びるようにストライプ状に形成されている。ドレイン側導電層４１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００６８】
ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、ドレイン側ホール４２を有する。
【００６９】
ドレイン側ホール４２は、ドレイン側導電層４１を貫通するように形成されている。ドレイン側ホール４２は、メモリホール３２と整合する位置に形成されている。ドレイン側ホール４２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００７０】
ドレイン側選択トランジスタ層４０は、図５に示すように、ドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側柱状半導体層４４は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。
【００７１】
ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２に面する側壁に所定の厚みをもって形成されている。ドレイン側ゲート絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側ゲート絶縁層４３は、後述するようにドレイン側選択トランジスタＳＤＴｒのソース・ドレイン間に高電圧が印加されるため、高耐圧を有するように構成されている。
【００７２】
ドレイン側柱状半導体層４４は、ドレイン側ゲート絶縁層４３に接し、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、メモリ柱状半導体層３４の上面に接し、積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層４４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層４１と同層に位置するドレイン側柱状半導体層４４の一部は、Ｐ型にて構成され、その他の部分は、Ｎ型にて構成されている。すなわち、ドレイン側柱状半導体層４４は、メモリ柱状半導体層３４の上面に接するＮ型層、その上に位置するＰ型層、及びさらにその上に位置するＮ型層を有する。
【００７３】
上記ドレイン側トランジスタ層４０において、ドレイン側導電層４１に所定電圧を印加することにより、ドレイン側柱状半導体層４４のＰ型の部分が反転してＮ型のチャネルが形成される。これにより、ドレイン側選択トランジスタＳＤＴｒは導通する。
【００７４】
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側ゲート絶縁層４３は、ドレイン側柱状半導体層４４を取り囲むように形成されている。また、ドレイン側導電層４１は、ドレイン側ゲート絶縁層４３を介して、ドレイン側柱状半導体層４４を取り囲むように形成されている。
【００７５】
配線層５０は、図４及び図５に示すように、ドレイン側選択トランジスタ層５０上に、ビット線層５１を有する。ビット線層５１は、ビット線ＢＬとして機能する。ビット線層５１は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。ビット線層５１は、タングステン（Ｗ）にて構成されている。
【００７６】
［第１実施形態に係る不揮発性半導体記憶装置の消去動作］
次に、図６〜図８を参照して、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図６は、第１実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。図７は、その消去動作の際に印加する電圧を示す図である。図８は、その消去動作を示すタイミングチャートである。
【００７７】
図６に示すように、第１実施形態において、選択したメモリストリングＭＳ（以下、選択ストリングｓ−ＭＳ）内のメモリトランジスタＭＴｒ３（以下、選択メモリトランジスタｓ−ＭＴｒ３）を対象に、消去動作は実行されるものとする。選択ストリングｓ−ＭＳは、選択したメモリブロックＭＢ（以下、選択ブロックｓ−ＭＢ）における選択した行（以下、選択行−ｒｏｗ）に位置する。また、第１実施形態において、その消去動作は、図６に示すように、選択メモリトランジスタｓ−ＭＴｒ３の電荷蓄積層から電子ｅを引き抜くことにより実行される。
【００７８】
また、以下において、選択ストリングｓ−ＭＳにおけるソース側選択トランジスタＳＳＴｒは、選択ソース側トランジスタｓ−ＳＳＴｒと記載する。選択ストリングｓ−ＭＳにおけるドレイン側選択トランジスタＳＤＴｒは、選択ドレイン側トランジスタｓ−ＳＤＴｒと記載する。
【００７９】
また、選択行ｓ−ｒｏｗに位置する選択したビット線ＢＬは、選択ビット線ｓ−ＢＬと記載する。選択ブロックｓ−ＭＢにおける選択したソース側選択ゲート線ＳＧＳは、選択ソース側ゲート線ｓ−ＳＧＳと記載する。選択ブロックｓ−ＭＢにおける選択したドレイン側選択ゲート線ＳＧＤは、選択ドレイン側ゲート線ｓ−ＳＧＤと記載する。選択ブロックｓ−ＭＢにおける選択したワード線ＷＬ３は、選択ワード線ｓ−ＷＬ３と記載する。
【００８０】
また、非選択とされたビット配線ＢＬは、非選択ビット線ｎｓ−ＢＬと記載する。同様に、非選択とされたワード線ＷＬ１〜ＷＬ４は、非選択ワード線ｎｓ−ＷＬ１〜ｎｓ−ＷＬ４と記載する。また、非選択とされたソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤは、非選択ソース側ゲート線ｎｓ−ＳＧＳ、及び非選択ドレイン側ゲート線ｎｓ−ＳＧＤと記載する。
【００８１】
また、非選択とされたメモリトランジスタＭＴｒ１、２〜ＭＴｒ４は、非選択メモリトランジスタｎｓ−ＭＴｒ１、２〜ｎｓ−ＭＴｒ４と記載する。また、同様に、非選択とされたソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、非選択ソース側トランジスタｎｓ−ＳＳＴｒ、及び非選択ドレイン側トランジスタｎｓ−ＳＤＴｒと記載する。
【００８２】
第１実施形態の消去動作において各部に印加される電圧は、図７で表すことができる。図７は、選択ブロックｓ−ＭＢ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗ、及び非選択ブロックｎｓ−ＭＢ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗにおける各部の電圧を示している。
【００８３】
次に、この消去動作を図８のタイミングチャートを参照して説明する。制御回路ＣＣは、図８の時刻ｔ１１において、選択ビット線ｓ−ＢＬを電圧Ｖｅｒａ１（例えば、２０Ｖ）まで上げる。
【００８４】
また、制御回路ＣＣは、図８の時刻ｔ１１において、選択ブロックｓ−ＭＢの選択ドレイン側ゲート線ｓ−ＳＧＤを電圧Ｖｅｒａ２（例えば、２２Ｖ）まで上げる。これにより、制御回路ＣＣは、選択ドレイン側トランジスタｓ−ＳＤＴｒをオン状態とする。なお、電圧Ｖｅｒａ２（２２Ｖ）は、電圧Ｖｅｒａ１（２０Ｖ）に閾値電圧Ｖｔｈ（２Ｖ）を加えた電圧である。
【００８５】
また、制御回路ＣＣは、図８の時刻ｔ１１において、選択ブロックｓ−ＭＢの非選択ワード線ｎｓ−ＷＬ１、ｎｓ−ＷＬ２、及び選択ワード線ｓ−ＷＬ３を接地電圧（０Ｖ）に保持したまま、選択ブロックｓ−ＭＢの非選択ワード線ｓ−ＷＬ４を電圧Ｖｅｒａ２まで上げる。すなわち、制御回路ＣＣは、選択ワード線ｓ−ＷＬ３よりもドレイン側選択ゲート線ＳＧＤ側のワード線ＷＬ４（非選択ワード線ｎｓ−ＷＬ４）に所定電圧を印加することにより、選択メモリトランジスタｓ−ＭＴｒ３よりもドレイン側選択トランジスタＳＤＴｒ側のメモリトランジスタＭＴｒ４（非選択メモリトランジスタｎｓ−ＭＴｒ４）をオン状態とする。よって、選択ビット線ｓ−ＢＬの電圧Ｖｅｒａ１は、選択メモリトランジスタｓ−ＭＴｒ３のゲートにかかることになる。ここで、電圧Ｖｅｒａ１（２０Ｖ）と接地電圧（０Ｖ）との電位差は、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層に蓄積された電子ｅを引き抜くような電位差であり、これにより、選択メモリトランジスタｓ−ＭＴｒ３のデータは、消去される。換言すると、電圧Ｖｅｒａ１（２０Ｖ）と接地電圧（０Ｖ）との電位差は、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層の電荷を変化させるような電位差である。
【００８６】
また、制御回路ＣＣは、図８の時刻ｔ１１において、非選択ビット線ｎｓ−ＢＬを電圧Ｖｅｒａ３（例えば、１１Ｖ）まで上げる。電圧Ｖｅｒａ３と電圧Ｖｅｒａ２との間の電位差は、メモリトランジスタＭＴｒ１〜ＭＴｒ４の誤書込み、誤消去を抑制する電位差であり（電圧Ｖｅｒａ３は、電圧Ｖｅｒａ２の半分程度）、これにより、第１実施形態に係る不揮発性半導体記憶装置は、非選択ブロックｎｓ−ＭＢの非選択メモリトランジスタｎｓ−ＭＴｒ１〜ｎｓ−ＭＴｒ４の誤書込み、誤消去を抑制している。
【００８７】
次に、制御回路ＣＣは、図８の時刻ｔ１２において、全ての配線を接地電圧Ｖｓｓに下げる。以上で、第１実施形態に係る不揮発性半導体記憶装置は、その消去動作を終了させる。
【００８８】
なお、上記消去動作の終了後、制御回路ＣＣは、消去対象とする次のメモリトランジスタＭＴｒ１〜ＭＴｒ４に消去動作を実行するための予備動作に移行する。予備動作において、制御回路ＣＣは、メモリトランジスタＭＴｒ１〜ＭＴｒ４、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの各ノードを接地電圧Ｖｓｓに初期化する。例えば、制御回路ＣＣは、ソース線ＳＬを接地電圧Ｖｓｓに固定した後、ソース側選択ゲート線ＳＧＳ、ワード線ＷＬ１〜ＷＬ４、ドレイン側選択ゲート線ＳＧＤを立ち上げ、各トランジスタ間のノードを接地電圧Ｖｓｓの固定する。そして、制御回路ＣＣは、ソース線ＳＬから遠い配線から順にカットオフさせる。
【００８９】
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記第１実施形態によれば、メモリブロックＭＢ全体の消去ではなく、メモリブロックＭＢに含まれる特定のメモリトランジスタＭＴｒのみのデータを消去することができる。したがって、第１実施形態に係る不揮発性半導体記憶装置は、従来のようにメモリブロック内における全データ消去後の書き戻し処理が不要であるため、その消去動作を高速に実行することができる。
【００９０】
［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図９及び図１０を参照して、第２実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図９は、第２実施形態に係る不揮発性半導体記憶装置の回路図である。図１０は、第２実施形態に係るメモリセルアレイＭＡａを示す回路図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９１】
図９に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるメモリセルアレイＭＡａ、及び制御回路ＣＣａを有する。
【００９２】
メモリセルアレイＭＡａは、図９及び図１０に示すように、第１実施形態と異なるメモリブロックＭＢａを有する。メモリブロックＭＢａは、ロウ方向及びカラム方向にマトリクス状に配列されたメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。この点、第１実施形態のメモリブロックＭＢが、ロウ方向に一列に並ぶメモリストリングＭＳのみを有するのと異なる。第２実施形態においては、図９に示すように、１つのメモリブロックＭＢａにおいて、メモリストリングＭＳは、カラム方向にｈ列配列されている。
【００９３】
メモリブロックＭＢａは、第１実施形態と異なるワード線ＷＬａ１〜ＷＬａ４を有する。ワード線ＷＬａ１〜ＷＬａ４は、図９及び図１０に示すように、ロウ方向及びカラム方向にマトリクス状に配置されたメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに共通接続されている。ワード線ＷＬａ１〜ＷＬａ４は、ロウ方向及びカラム方向に２次元的に広がるように形成されている。
【００９４】
制御回路ＣＣａは、図９に示すように、第１実施形態と異なる、選択ゲート線駆動回路１３０ａ、及び第２ロウデコーダ回路１５０ａを有する。
【００９５】
選択ゲート線駆動回路１３０ａは、図９に示すように、信号ＶｓＳＧ＜１、ｋ＞（ｋ＝１〜ｈ）、信号ＶｓＳＧ＜２、ｋ＞、及び信号ＶｕＳＧを出力する。信号ＶｓＳＧ＜１、ｋ＞は、１つのメモリブロックＭＢａにおいてカラム方向にｋ列目に位置し且つ選択されたソース側選択トランジスタＳＳＴに供給するための信号である。信号ＶｓＳＧ＜２、ｋ＞は、１つのメモリブロックＭＢａにおいてカラム方向にｋ列目に位置し且つ選択されたドレイン側選択トランジスタＳＤＴｒに供給するための信号である。
【００９６】
第２ロウデコーダ回路１５０ａは、図９に示すように、第１転送トランジスタ１５２＜ｋ＞（ｋ＝１〜ｈ）、１５３＜ｋ＞、及び第２転送トランジスタ１６４＜ｋ＞、１６５＜ｋ＞を有する。
【００９７】
第１転送トランジスタ１５２＜ｋ＞の一端は、図９に示すように、信号ＶｓＳＧ＜１、ｋ＞を受け付ける。第１転送トランジスタ１５２＜ｋ＞のゲートは、レベルシフタ１５１ｂからの出力信号を受け付け、その他端は、１つのメモリブロックＭＢａにてカラム方向にｋ列目のソース側選択ゲート線ＳＧＳに接続されている。第１転送トランジスタ１５３＜ｋ＞の一端は、信号ＶｓＳＧ＜２、ｋ＞を受け付ける。第１転送トランジスタ１５２＜ｋ＞のゲートは、レベルシフタ１５１ｂからの出力信号を受け付け、その他端は、１つのメモリブロックＭＢａにてカラム方向にｋ列目のドレイン側選択ゲート線ＳＧＤに接続されている。
【００９８】
第２転送トランジスタ１５４＜ｋ＞の一端は、図９に示すように、信号ＶｕＳＧを受け付ける。第２転送トランジスタ１５４＜ｋ＞のゲートは、インバータ１５１ｃからの出力信号を受け付け、その他端は、１つのメモリブロックＭＢａにてカラム方向にｋ列目のソース側選択ゲート線ＳＧＳに接続されている。第２転送トランジスタ１５５＜ｋ＞の一端は、信号ＶｕＳＧを受け付ける。第２転送トランジスタ１５５＜ｋ＞のゲートは、インバータ１５１ｃからの出力信号を受け付け、その他端は、１つのメモリブロックＭＢａにてカラム方向にｋ列目のドレイン側選択ゲート線ＳＧＤに接続されている。
【００９９】
[第２実施形態に係る不揮発性半導体記憶装置の積層構造]
次に、図１１及び図１２を参照して、第２実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１１は、第２実施形態に係る不揮発性半導体記憶装置の概略斜視図である。図１２は、図１１の一部断面図である。
【０１００】
第２実施形態に係る不揮発性半導体記憶装置は、図１１及び図１２に示すように、第１実施形態と異なるメモリトランジスタ層３０ａを有する。
【０１０１】
メモリトランジスタ層３０ａは、第１実施形態と異なるワード線導電層３１ａａ〜３１ｄａを有する。ワード線導電層３１ａａ〜３１ｄａは、ロウ方向及びカラム方向に２次元的に広がる板状に形成されている。ワード線導電層３１ａａ〜３１ｄａは、メモリブロックＭＢａの境界となる領域で分断されている。
【０１０２】
[第２実施形態に係る不揮発性半導体記憶装置の消去動作]
次に、図１３〜図１５を参照して、第２実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図１３は、第２実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。図１４は、その消去動作の際に印加する電圧を示す図である。図１５は、その消去動作のタイミングチャートである。
【０１０３】
図１３に示すように、第２実施形態に係る不揮発性半導体記憶装置において、第１実施形態と同様、選択ストリングｓ−ＭＳ内の選択メモリトランジスタｓ−ＭＴｒ３を対象に、消去動作は実行されるものとする。選択ストリングｓ−ＭＳは、選択ブロックｓ−ＭＢａにおける選択行ｓ−ｒｏｗであって、選択した列（以下、選択列ｓ−ｃｏｌ）に位置する。また、第２実施形態において、その消去動作は、第１実施形態と同様、図１３に示すように、選択メモリトランジスタｓ−ＭＴｒ３の電荷蓄積層から電子ｅを引き抜くことにより実行される。
【０１０４】
第２実施形態の消去動作において各部に印加される電圧は、図１４で表すことができる。図１４は、選択ブロックｓ−ＭＢａ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗ、及び非選択ブロックｎｓ−ＭＢａ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗにおける各部の電圧を示している。また、図１４は、選択ブロックｓ−ＭＢａ中の選択列ｓ−ｃｏｌ、非選択列ｎｓ−ｃｏｌにおける各部の電圧を示している。
【０１０５】
次に、この消去動作を図１５のタイミングチャートを参照して説明する。制御回路ＣＣａは、図１５の時刻ｔ２１において、選択ビット線ｓ−ＢＬを電圧Ｖｅｒａ１（例えば、２０Ｖ）まで上げる。
【０１０６】
また、制御回路ＣＣａは、図１５の時刻ｔ２１において、選択ドレイン側ゲート線ｓ−ＳＧＤを電圧Ｖｅｒａ２（例えば、２２Ｖ）まで上げる。これにより、制御回路ＣＣａは、選択ドレイン側トランジスタｓ−ＳＤＴｒをオン状態とする。
【０１０７】
また、制御回路ＣＣａは、図１５の時刻ｔ２１において、選択ブロックｓ−ＭＢａの非選択ワード線ｎｓ−ＷＬａ１、ｎｓ−ＷＬａ２、及び選択ワード線ｓ−ＷＬａ３を接地電圧（０Ｖ）に保持したまま、選択ブロックｓ−ＭＢａの非選択ワード線ｓ−ＷＬａ４を電圧Ｖｅｒａ２まで上げる。これにより、選択メモリトランジスタｓ−ＭＴｒ３のデータは、消去される。
【０１０８】
また、制御回路ＣＣａは、図１５の時刻ｔ２１において、選択ブロックｓ−ＭＢａの非選択ドレイン側選択ゲート線ｎｓ−ＳＧＤを電圧Ｖｅｒａ４（例えば、１３Ｖ）まで上げる。また、制御回路ＣＣａは、図１５の時刻ｔ２１において、非選択ビット線ｎｓ−ＢＬを電圧Ｖｅｒａ３（例えば、１１Ｖ）まで上げる。これにより、ビット線ＢＬから非選択ストリングｎｓ−ＭＳに印加される電圧は、電圧Ｖｅｒａ３に制御され、誤書込み、誤消去が抑制される。
【０１０９】
次に、制御回路ＣＣａは、図１５の時刻ｔ２２において、選択ビット線ｓ−ＢＬ、非選択ビット線ｎｓ−ＢＬ、選択ブロックｓ−ＭＢの非選択ワード線ｎｓ−ＷＬａ４、ｎｓ−ＷＬａ２、ｎｓ−ＷＬａ１、選択ブロックｓ−ＭＢの選択ワード線ｓ−ＷＬａ３を接地電圧に下げる。以上で、第２実施形態に係る不揮発性半導体記憶装置は、その消去動作を終了させる。
【０１１０】
[第２実施形態に係る不揮発性半導体記憶装置の効果]
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。また、第２実施形態に係る不揮発性半導体記憶装置において、メモリブロックＭＢａは、ロウ方向及びカラム方向にマトリクス状に並ぶメモリストリングＭＳを有する。そして、１つのメモリブロックＭＢａは、各々１つの第１ロウデコーダ１４０、及び第２ロウデコーダ１５０ａにて制御される。よって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりもメモリストリングＭＳに対する第１ロウデコーダ１４０、及び第２ロウデコーダ１５０ａの占有面積を抑えることができる。
【０１１１】
[第３実施形態]
[第３実施形態に係る不揮発性半導体記憶装置の積層構造]
次に、図１６を参照して、第３実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。本第３実施形態では、消去動作において、所謂ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いる点で、第１及び第２実施形態と異なる。図１６は、第３実施形態に係る不揮発性半導体記憶装置の一部断面図である。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の回路構成を有しているが（図１参照）、ＧＩＤＬ電流を用いるため、そのメモリセルアレイの積層構造、及び消去動作が第１実施形態と異なる。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１１２】
第３実施形態に係る不揮発性半導体記憶装置は、図１６に示すように、第１及び第２実施形態と異なるメモリブロックＭＢｂを含むメモリセルアレイＭＡｂを有する。メモリブロックＭＢｂは、ソース側選択トランジスタ層２０ｂ、メモリトランジスタ層３０ｂ、及びドレイン側選択トランジスタ層４０ｂを有する。
【０１１３】
ソース側選択トランジスタ層２０ｂは、図１６に示すように、第１実施形態と異なるソース側ゲート絶縁層２３ａを有する。ここで、第３実施形態において、ソース側選択トランジスタＳＳＴｒのソース・ドレイン間には、第１及び第２実施形態よりも低い電圧が印加される。よって、ソース側ゲート絶縁層２３ａは、第１及び第２実施形態よりも低い耐圧を有するように構成されている。
【０１１４】
メモリトランジスタ層３０ｂは、図１６に示すように、第１実施形態と異なるメモリ柱状半導体層３４ｂを有する。メモリ柱状半導体層３４ｂは、その全体に亘ってＰ型にて構成されている。
【０１１５】
ドレイン側選択トランジスタ層４０ｂは、図１６に示すように、第１実施形態と異なるドレイン側ゲート絶縁層４３ａを有する。ここで、第３実施形態において、ドレイン側選択トランジスタＳＤＴｒのソース・ドレイン間には、第１及び第２実施形態よりも低い電圧が印加される。よって、ドレイン側ゲート絶縁層４３ａは、第１及び第２実施形態よりも低い耐圧を有するように構成されている。ドレイン側柱状半導体層４４ｂを有する。ドレイン側柱状半導体層４４ｂの上部は、Ｎ型にて構成され、その下部は、Ｐ型にて構成されている。すなわち、ドレイン側柱状半導体層４４ｂは、メモリ柱状半導体層３４ｂの上面に接するＰ型層、及びその上に位置するＮ型層を有する。
【０１１６】
上記第３実施形態に係る不揮発性半導体記憶装置の積層構造において、Ｎ型に構成されたソース側柱状半導体層２４の上部は、ＧＩＤＬ電流により生じた正孔Ｈの拡散層１１（ソース線ＳＬ）への流入を抑制する。
【０１１７】
第３実施形態における消去動作は、ＧＩＤＬ電流により発生させた正孔Ｈを、上記Ｐ型のメモリ柱状半導体層３４ｂを介して、選択されたメモリトランジスタｓ−ＭＴｒ３の電荷蓄積層３３ｂに注入することにより実行される。また、ソース側柱状半導体層２４の上部は、Ｎ型に形成されている。これにより、メモリ柱状半導体層３４ｂは、所定電圧に保たれる。
【０１１８】
[第３実施形態に係る不揮発性半導体記憶装置の消去動作]
次に、図１７〜図１９を参照して、第３実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図１７は、第３実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。図１８は、その消去動作の際に印加する電圧を示す図である。図１９は、その消去動作を示すタイミングチャートである。
【０１１９】
図１７に示すように、第３実施形態に係る不揮発性半導体記憶装置において、第１実施形態と同様、選択ストリングｓ−ＭＳ内の選択メモリトランジスタｓ−ＭＴｒ３を対象に、消去動作は実行されるものとする。選択ストリングｓ−ＭＳは、選択ブロックｓ−ＭＢｂにおける選択行ｓ−ｒｏｗに位置する。また、第３実施形態において、その消去動作は、第１及び第２実施形態と異なり、選択メモリトランジスタｓ−ＭＴｒ３の電荷蓄積層にＧＩＤＬ電流で生じた正孔Ｈを注入することにより実行される。ＧＩＤＬ電流は、ドレイン側選択ゲート線ＳＧＤの端部（ドレイン側選択トランジスタＳＤＴｒのゲート）のビット線ＢＬ側を高電界とすることにより生じさせる。
【０１２０】
第３実施形態の消去動作において各部に印加される電圧は、図１８で表すことができる。図１８は、選択ブロックｓ−ＭＢｂ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗ、及び非選択ブロックｎｓ−ＭＢｂ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗにおける各部の電圧を示している。
【０１２１】
次に、この実施形態の消去動作を図１９を参照して説明する。先ず、制御回路ＣＣは、図１９の時刻ｔ３１において、選択ビット線ｓ−ＢＬを電圧Ｖｅｒａ１（例えば、２０Ｖ）まで上げる。続いて、制御回路ＣＣは、図１９の時刻ｔ３２において、選択ブロックｓ−ＭＢｂの選択ドレイン側ゲート線ｓ−ＳＧＤ、及び非選択ブロックｎｓ−ＭＢｂの非選択ドレイン側ゲート線ｎｓ−ＳＧＤを電圧Ｖｅｒａ５（例えば、１５Ｖ）まで上げる。ここで、電圧Ｖｅｒａ１と電圧Ｖｅｒａ５との間の電位差は、ドレイン側ゲート絶縁層４３ａ近傍に位置するドレイン側柱状半導体層４４ｂのＮ型層からドレイン側柱状半導体層４４ｂのＰ型層へと流れる電流（ＧＩＤＬ電流）を生じさせる電位差である。これにより、選択行ｓ−ｒｏｗのメモリストリングＭＳでは、ＧＩＤＬ電流が生じる。
【０１２２】
続いて、制御回路ＣＣは、図１９の時刻ｔ３３において、選択ワード線ｓ−ＷＬ３を０Ｖに保持したまま、非選択ワード線ｎｓ−ＷＬ１、２、ｎｓ−ＷＬ４を電圧Ｖｅｒａ１（例えば、２０Ｖ）まで上げて、非選択メモリトランジスタｎｓ−ＭＴｒ１、２、ｎｓ−ＭＴｒ４をオン状態とする。ここで、選択メモリストリングｓ−ＭＳのボディの電位（電圧Ｖｅｒａ１）と選択ワード線ｓ−ＷＬ３の電位（接地電圧Ｖｓｓ）との間の電位差は、ＧＩＤＬ電流によって生じた正孔Ｈを選択メモリトランジスタｓ−ＭＴｒ３の電荷蓄積層に導入させる電位差であり、これにより、選択メモリトランジスタｓ−ＭＴｒ３のデータは、消去される。また、非選択ブロックｎｓ−ＭＢｂ中の選択行ｓ−ｒｏｗのメモリストリングＭＳにおいて、ＧＩＤＬ電流は生じるが、ワード線ＷＬ１〜ＷＬ４が電圧Ｖｅｒａ１に保持されているので、消去動作は実行されない。一方、非選択行ｎｓ−ｒｏｗのメモリストリングＭＳでは、非選択ビット線ｎｓ−ＢＬは、電圧Ｖｅｒａ８（例えば、１０Ｖ）に保持されるので、ＧＩＤＬ電流は生じない。
【０１２３】
また、制御回路ＣＣは、図１９の時刻ｔ３３において、選択ソース側ゲート線ｓ−ＳＧＳ、非選択ソース側ゲート線ｎｓ−ＳＧＳ、及びソース線ＳＬを電圧Ｖｅｒａ８（例えば、１０Ｖ）まで上げる。これにより、ソース側選択トランジスタＳＤＴｒは、オフ状態に保持され、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディを高電圧に保持することができる。また、上記動作により、ソース側選択トランジスタＳＳＴｒのゲートは、高電圧を印加されないので、破壊されることはない。
【０１２４】
次に、制御回路ＣＣは、図１９の時刻ｔ３４において、全ての配線を接地電圧まで下げる。以上で、第３実施形態に係る不揮発性半導体記憶装置は、その消去動作を終了させる。
【０１２５】
[第３実施形態に係る不揮発性半導体記憶装置の効果]
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。また、第３実施形態に係る不揮発性半導体記憶装置は、ＧＩＤＬ電流を用いて消去動作を実行するので。そのソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、第１及び第２実施形態よりも、高耐圧を印加されることはない。よって、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、高耐圧ＭＯＳにて構成する必要はなく、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態よりも安価に製造することができる。
【０１２６】
[第４実施形態]
[第４実施形態に係る不揮発性半導体記憶装置の消去動作]
次に、図２０を参照して、第４実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図２０は、第４実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様の回路構成、及び積層構造を有し、その消去動作が、第４実施形態と異なる。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２７】
第４実施形態に係る不揮発性半導体記憶装置は、図２０の「非選択ブロックｎｓ−ＭＢｂ」に示すように、時刻ｔ３３にて、非選択ブロックｎｓ−ＭＢｂにおける非選択ワード線ＷＬ１〜ＷＬ４を電圧Ｖｅｒａ９（例えば、１２Ｖ）に上げる。この点、第４実施形態は、第３実施形態と異なる。ここで、電圧Ｖｅｒａ９（１２Ｖ）は、電圧Ｖｅｒａ８（１０Ｖ）に閾値電圧Ｖｔｈ（２Ｖ）を加えた電圧である。
【０１２８】
[第４実施形態に係る不揮発性半導体記憶装置の効果]
第４実施形態に不揮発性半導体記憶装置は、ＧＩＤＬ電流を用いる第３実施形態と同様の特徴を有し、第３実施形態と同様の効果を奏する。また、第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と比較し、非選択ブロックｎｓ−ＭＢｂにおける非選択ワード線ｎｓ−ＷＬ１〜ｎｓ−ＷＬ４に印加する電圧を抑えることができ、これにより、ワード線駆動回路１２０にかかる負担を低減させることができる。
【０１２９】
[第５実施形態]
[第５実施形態に係る不揮発性半導体記憶装置の消去動作]
次に、図２１を参照して、第５実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図２１は、第５実施形態に係る不揮発性半導体記憶装置の消去動作の際に印加する電圧を示す図である。図５実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様の回路構成、及び積層構造を有し、その消去動作が、第５実施形態と異なる。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３０】
第５実施形態に係る不揮発性半導体記憶装置は、図２１の「非選択ブロックｎｓ−ＭＢｂ」に示すように、時刻ｔ３３にて、非選択ブロックｎｓ−ＭＢｂにおける非選択ワード線ｎｓ−ＷＬ１〜ｎｓ−ＷＬ４を電圧Ｖｅｒａ１０（例えば、１５Ｖ）に上げる。この点、第５実施形態は、第３実施形態と異なる。ここで、電圧Ｖｅｒａ１０（１５Ｖ）は、電圧Ｖｅｒａ８（１０Ｖ）と電圧Ｖｅｒａ１（２０Ｖ）との中間の電圧である。
【０１３１】
[第５実施形態に係る不揮発性半導体記憶装置の効果]
第５実施形態に不揮発性半導体記憶装置は、ＧＩＤＬ電流を用いた第３実施形態と同様の特徴を有し、第３実施形態と同様の効果を奏する。また、第５実施形態において、非選択ブロックｎｓ−ＭＢｂにおける非選択ワード線ｎｓ−ＷＬ１〜ｎｓ−ＷＬ４を電圧Ｖｅｒａ１０（例えば、１５Ｖ）に上げる。これにより、第５実施形態に係る不揮発性半導体記憶装置は、第３及び第４実施形態よりも誤書込みを抑制することができる。
【０１３２】
[第６実施形態]
[第６実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図２２を参照して、第６実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図２２は、第６実施形態に係る不揮発性半導体記憶装置の回路図である。第６実施形態に係る不揮発性半導体記憶装置は、第２実施形態と略同様の回路構成を有する。また、本第６実施形態では、第３〜第５実施形態と同様に、消去動作において、ＧＩＤＬ電流を用いる。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３３】
図２２に示すように、第６実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイＭＡｃ、及び選択ゲート線駆動回路１３０ｂを有する。メモリセルアレイＭＡｃは、第２実施形態と同様の回路構成を有する。すなわち、第６実施形態のワード線ＷＬａ１〜ＷＬａ４が、ロウ方向及びカラム方向にマトリクス状に配置されたメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに共通接続されている点で、第２実施形態と同様である。一方、メモリセルアレイＭＡｃの積層構造は、第２実施形態と異なる。メモリセルアレイＭＡｃの積層構造は、後述する。選択ゲート線駆動回路１３０ｂは、第２実施形態の信号ＶｕＳＧの代わりに、信号ＶｕＳＧ＜１＞、ＶｕＳＧ＜２＞を出力する。信号ＶｕＳＧ＜１＞は、非選択ソース側ゲート線ｎｓ−ＳＧＳに供給される。信号ＶｕＳＧ＜２＞は。非選択ドレイン側ゲート線ｎｓ−ＳＧＤに供給される。
【０１３４】
[第６実施形態に係る不揮発性半導体記憶装置の積層構造]
次に、図２３を参照して、第６実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２３は、第６実施形態に係る不揮発性半導体記憶装置の一部断面図である。
【０１３５】
第６実施形態に係る不揮発性半導体記憶装置は、図２３に示すように、第１〜第５実施形態と異なるメモリブロックＭＢｃを有する。メモリブロックＭＢｃは、メモリトランジスタ層３０ｃを有する。
【０１３６】
メモリトランジスタ層３０ｃは、図２３に示すように、ワード線導電層３１ａａ〜３１ｄａ、及びメモリ柱状半導体層３４ｂを有する。第６実施形態において、ワード線導電層３１ａａ〜３１ｄａ（図２３）は、第２実施形態（図１２）と同様であり、メモリ柱状半導体層３４ｂ（図２３）は、第３実施形態（図１６）と同様である。
【０１３７】
[第６実施形態に係る不揮発性半導体記憶装置の消去動作]
次に、図２４〜図２６を参照して、第６実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図２４は、第６実施形態に係る不揮発性半導体記憶装置の消去動作の概略図である。図２５は、その消去動作の際に印加する電圧を示す図である。図２６は、その消去動作を示すタイミングチャートである。
【０１３８】
図２４に示すように、第６実施形態において、選択ストリングｓ−ＭＳ内の選択メモリトランジスタｓ−ＭＴｒ３を対象に、消去動作は実行されるものとする。選択ストリングｓ−ＭＳは、選択ブロックＭＢｃにおける選択行ｓ−ｒｏｗ、選択列ｓ−ｃｏｌに位置する。また、第６実施形態において、その消去動作は、図２４に示すように、ＧＩＤＬ電流により生じた正孔Ｈを選択メモリトランジスタｓ−ＭＴｒ３の電荷蓄積層に注入することにより実行される。
【０１３９】
第６実施形態の消去動作において各部に印加される電圧は、図２５で表すことができる。図２５は、選択ブロックｓ−ＭＢｃ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗ、及び非選択ブロックｎｓ−ＭＢｃ中の選択行ｓ−ｒｏｗ、非選択行ｎｓ−ｒｏｗにおける各部の電圧を示している。また、図２５は、選択ブロックｓ−ＭＢｃ中の選択列ｓ−ｃｏｌ、非選択列ｎｓ−ｃｏｌにおける各部の電圧を示している。
【０１４０】
次に、この消去動作を図２６のタイミングチャートを参照して説明する。先ず、制御回路ＣＣｂは、図２６の時刻ｔ４１において、非選択ドレイン側ゲート線ｎｓ−ＳＧＤを電圧Ｖｅｒａ７（例えば、１８Ｖ）まで上げる。電圧Ｖｅｒａ１と電圧Ｖｅｒａ７との間の電位差は、ＧＩＤＬ電流の発生を抑制させる電位差である。これにより、選択ブロックｓ−ＭＢｃの非選択列ｎｓ−ｃｏｌに位置するメモリストリングＭＳにおいては、後述する時刻ｔ４２においてＧＩＤＬ電流は生じない。
【０１４１】
次に、制御回路ＣＣｂは、図２６の時刻ｔ４２において、選択ビット線ｓ−ＢＬを電圧Ｖｅｒａ１（例えば、２０Ｖ）まで上げる。続いて、制御回路ＣＣｂは、図２６の時刻ｔ４３において、選択ドレイン側ゲート線ｓ−ＳＧＤを電圧Ｖｅｒａ５（例えば、１５Ｖ）まで上げる。また、制御回路ＣＣｂは、図２６の時刻ｔ４３において、非選択ブロックｎｓ−ＭＢｃにおける非選択ドレイン側ゲート線ｎｓ−ＳＧＤを電圧Ｖｅｒａ５まで上げる。これにより、選択メモリストリングｓ−ＭＳでは、ＧＩＤＬ電流が生じる。
【０１４２】
続いて、制御回路ＣＣｂは、図２６の時刻ｔ４４において、選択ワード線ｓ−ＷＬａ３を０Ｖに保持したまま、非選択ワード線ｎｓ−ＷＬａ１〜ｎｓ−ＷＬａ４を電圧Ｖｅｒａ１（例えば、２０Ｖ）まで上げて、非選択メモリトランジスタｎｓ−ＭＴｒ１、２〜ｎｓ−ＭＴｒ４をオン状態とする。これにより、選択メモリトランジスタｓ−ＭＴｒ３のデータは、消去される。
【０１４３】
また、制御回路ＣＣｂは、図２６の時刻ｔ４４において、選択ソース側ゲート線ｓ−ＳＧＳ、非選択ソース側ゲート線ｎｓ−ＳＧＳ、及びソース線ＳＬを電圧Ｖｅｒａ８（例えば、１０Ｖ）まで上げる。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディは、所定電圧に保たれる。
【０１４４】
次に、制御回路ＣＣｂは、図２６の時刻ｔ４５において、全ての配線を接地電圧Ｖｓｓ（０Ｖ）まで下げる。以上で、第６実施形態に係る不揮発性半導体記憶装置は、その消去動作を終了させる。
【０１４５】
［第６実施形態に係る不揮発性半導体記憶装置の効果］
第６実施形態に係る不揮発性半導体記憶装置は、ＧＩＤＬ電流を用いた第３実施形態と同様の特徴を有し、第３実施形態と同様の効果を奏する。さらに、第６実施形態に係る不揮発性半導体記憶装置は、第２実施形態と同様の特徴を有し、第３〜第５実施形態よりもメモリストリングＭＳに対する第１ロウデコーダ１４０、及び第２ロウデコーダ１５０ａの占有面積を抑えることができる。
【０１４６】
[第７実施形態]
[第７実施形態に係る不揮発性半導体記憶装置の書込動作]
次に、図２７及び図２８を参照して、第７実施形態に係る不揮発性半導体記憶装置の書込動作について説明する。図２７は、第７実施形態に係る不揮発性半導体記憶装置の書込動作を示すフローチャートである。図２８は、書込動作の際の閾値電圧Ｖｔｈを示す図である。図７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の回路構成、積層構造を有し、第６実施形態と同様の消去動作を実行する。さらに、第７実施形態に係る不揮発性半導体記憶装置は、図２７に示すソフトイレース（誤書込みの修正処理）を含む書込動作を実行する。この点、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と異なる。なお、第７実施形態において、第１〜第６実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１４７】
先ず、制御回路ＣＣｂは、図２７に示すように、書込動作のためのアドレスを受け付ける（ステップＳ１０１）。次に、制御回路ＣＣｂは、選択ワード線ｓ−ＷＬａ３に接続された各メモリトランジスタＭＴ３に格納するデータを受け付ける（ステップＳ１０２）。続いて、制御回路ＣＣｂは、選択ワード線ｓ−ＷＬａ３に接続された各メモリトランジスタＭＴｒ３に対してデータを書き込む（ステップＳ１０３）。次に、制御回路ＣＣｂは、選択ワード線ｓ−ＷＬａ３に接続された各メモリトランジスタＭＴｒ３を対象にベリファイ読出を実行する（ステップＳ１０４）。
【０１４８】
続いて、制御回路ＣＣｂは、誤書込セルＭＴｒＥ１が存在するか否かを判断する（ステップＳ１０５）。ここで、誤書込セルＭＴｒＥ１は、書込対象としたメモリトランジスタＭＴｒ３であって、図２８に示すように閾値電圧Ｖｔｈが電圧ＶＬ未満であるものを意味する。
【０１４９】
制御回路ＣＣｂは、誤書込セルＭＴｒＥ１が存在すると判断した場合（ステップＳ１０５、Ｙ）、さらに、その誤書込セルＭＴｒＥ１にデータを書き込み（ステップＳ１０６）、ステップＳ１０４からの処理を繰り返し実行する。
【０１５０】
一方、制御回路ＣＣｂは、誤書込セルＭＴｒＥ１が存在しないと判断した場合（ステップＳ１０５、Ｎ）、誤書込セルＭＴｒＥ２が存在するか否かを判断する（ステップＳ１０７）。ここで、誤書込セルＭＴｒＥ２は、書込対象としたメモリトランジスタＭＴｒ３であって、図２８に示すように閾値電圧Ｖｔｈが電圧ＶＨより大であるものを意味する。
【０１５１】
制御回路ＣＣｂは、誤書込セルＭＴｒＥ２が存在すると判断した場合（ステップＳ１０７、Ｙ）、さらに、その誤書込セルＭＴｒＥ２を対象にソフトイレースを実行し（ステップＳ８）、ステップＳ１０４からの処理を繰り返し実行する。ここで、ソフトイレースは、電圧ＶＬ以上且つ電圧ＶＨ未満となる領域に閾値Ｖｔｈをシフトさせる処理を意味する。ソフトイレースは、第６実施形態において説明した消去動作を用いて実行される。
【０１５２】
一方、制御回路ＣＣｂは、誤書込セルＭＴｒＥ２が存在しないと判断した場合（ステップＳ１０７、Ｎ）、書込処理を終了する。
【０１５３】
[第７実施形態に係る不揮発性半導体記憶装置の効果]
第７実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。さらに、第７実施形態に係る不揮発性半導体記憶装置は、上記のような書込処理を実行可能に構成され、その書込処理内のソフトイレースは、第６実施形態の消去動作により実行される。したがって、第７実施形態に係る不揮発性半導体記憶装置は、高速にソフトイレースを実行でき、もって高精度且つ高速の書込みを実行することができる。
【０１５４】
［その他実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第７実施形態に係る構成は、第１〜第５実施形態においても適応可能である。
【０１５５】
例えば、上記第１〜第７実施形態に係る不揮発性半導体記憶装置は、Ｉ字状（柱状）に延びるメモリ柱状半導体層３４、３４ｂを有する。しかしながら、本発明に係る不揮発性半導体記憶装置は、図２９に示す積層構造であってもよい。すなわち、図２９に示すように、本発明の他の実施形態に係る不揮発性半導体記憶装置は、第１〜第７実施形態と異なるメモリトランジスタ層３０ｄを有する。
【０１５６】
メモリトランジスタ層３０ｄは、メモリ柱状半導体層３４、３４ｂの代わりに、ロウ方向からみてＵ字状に構成されたＵ字状半導体層３４ｄを有する。Ｕ字状半導体層３４ｄは、基板に対して垂直方向に延びる一対の柱状部３４ｄａ、及び一対の柱状部３４ｄａの下端を連結する連結部３４ｄｂを有する。連結部３４ｄｂは、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを介して、バックゲート導電層６１にて取り囲まれるように形成されている。
【０１５７】
また、他の実施形態に係る不揮発性半導体記憶装置は、メモリトランジスタ層３０ｄの上層に、ソース側選択トランジスタ層２０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０において、ソース側柱状半導体層２４の下面は、Ｕ字状半導体層３４ｄの一方の柱状部３４ｄａの上面に接するように形成されている。ドレイン側選択トランジスタ層４０において、ドレイン側柱状半導体層４４の下面は、Ｕ字状半導体層３４ｄの他方の柱状部３４ｄａの上面に接するように形成されている。
【符号の説明】
【０１５８】
ＭＡ、ＭＡａ…メモリセルアレイ、  ＭＢ、ＭＢａ、ＭＢｂ、ＭＢｃ…メモリブロック、  ＭＳ…メモリストリング、  ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＣＣ、ＣＣ…制御回路、  ＷＬ１〜ＷＬ４、ＷＬａ〜ＷＬａ４…ワード線、  ＳＧＳ…ソース側選択ゲート線、  ＳＧＤ…ドレイン側選択ゲート線。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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