(57)【要約】【課題】  実装前は、高いＥＳＤ耐量を有し、実装後は、内部回路が動作することにより発生するサージ電圧やラッチアップ等によるＥＳＤ保護素子の破壊を防ぐことができる半導体装置及びその製造方法を提供する。【解決手段】  通常のＥＳＤ保護素子に加え、ヒューズ素子を備えたＥＳＤ耐量の高いＥＳＤ保護素子を並列に配置する。実装後に、サージ電圧やラッチアップ等によりＥＳＤ耐量の高いＥＳＤ保護素子が動作し導通電流を流すためヒューズ素子を切断する。これにより、ＥＳＤ耐量の高いＥＳＤ保護素子を切り離し、ＥＳＤ保護素子が焼損に至るのを防ぐことができる。【選択図】  図１
2010287644.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、静電破壊から内部回路を保護するための保護回路を有する半導体装置において、
前記保護回路は、静電耐量の異なる少なくとも２つのＥＳＤ保護素子とヒューズ素子を有し、
前記静電耐量の異なるＥＳＤ保護素子のうち、静電耐量が最も小さなＥＳＤ保護素子以外のＥＳＤ保護素子に、前記ヒューズ素子が直列に接続するとともに、
前記ヒューズ素子は、前記内部回路の動作時に発生する電圧による導通電流が、前記ヒューズ素子に接続する前記ＥＳＤ保護素子の少なくとも１つに流れることにより溶断する構造であることを特徴とする半導体装置。
【請求項２】
前記ヒューズ素子が切断していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に、静電破壊から内部回路を保護するための保護回路を有する半導体装置の製造方法において、
前記半導体基板上に、前記保護回路を構成する静電耐量の異なる少なくとも２つのＥＳＤ保護素子を形成する工程と、
前記静電耐量の異なるＥＳＤ保護素子のうち、静電耐量が最も小さいＥＳＤ保護素子以外のＥＳＤ保護素子に、前記内部回路の動作時に発生する電圧による導通電流が流れることにより溶断する構造のヒューズ素子を直列に接続して形成する工程と、
前記ＥＳＤ保護素子と、前記ヒューズ素子を備えた前記半導体装置を、基板実装した後、前記ヒューズ素子を切断する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊から内部回路を保護する保護回路を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の入出力信号端子に印加される静電気放電（Electro-Static Discharge：以下、ＥＳＤと記す）等による高電圧入力から内部回路を保護する保護回路は、半導体装置の集積度の向上に伴い一層その役割が重要となっている。
【０００３】
ＥＳＤ保護回路は、ＥＳＤにより注入された電荷を半導体装置の内部に分配することにより、内部の電位差を所定の電圧以下に抑える機能を持つ。この機能は、注入された電荷を複数の電源に供給する機能と、電源間に挿入されたクランプ素子により内部回路の素子耐圧以上の電圧を電源間に発生させない機能との２つからなる。
【０００４】
半導体装置のＥＳＤによる破壊は、半導体装置が単体で扱われている工程、即ち、半導体チップをパッケージングする組立て工程、選別工程、梱包工程等の基板実装までの工程において発生する可能性が高い。そのため、半導体装置が基板実装される前のＥＳＤ保護回路には、できるだけ大きなＥＳＤ耐量が必要とされる。
【０００５】
しかし、半導体装置が、一旦、基板に実装され、さらに筐体に納めらると、外部からのＥＳＤによる故障の危険性は低くなり、逆に、内部回路の動作時に発生する何らかの要因（内部回路から発生するサージ、電源ラインにおけるサージ等）によってＥＳＤ耐量の高いＥＳＤ保護素子が動作し、過電流による破壊に至る危険性が高い。このように、半導体装置の実装後は、ＥＳＤ耐量の大きな保護素子は必ずしも必要ではない。
【０００６】
図４に示すように、従来のＥＳＤ保護回路としては、高速動作やラッチアップ防止のために、実装後にＬＳＩ外部からの電流印加によってヒューズ素子を切断し、ＥＳＤ保護素子を回路から切り離す技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２４４３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に記載の従来の方法では、ヒューズ素子が切断されると、半導体装置からＥＳＤ保護素子が切り離されてしまうため、わずかなＥＳＤにより内部回路が破壊されてしまうという問題がある。
【０００９】
本発明は、かかる点に鑑み、半導体装置が実装前において、高い静電耐量を実現するとともに、実装後においても、ある程度の静電耐量を保持し、且つ、内部回路の動作に起因したＥＳＤ保護素子の破壊を防ぐことができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、請求項１に係る半導体装置は、半導体基板上に、静電破壊から内部回路を保護するための保護回路を有する半導体装置において、前記保護回路は、静電耐量の異なる少なくとも２つのＥＳＤ保護素子とヒューズ素子を有し、前記静電耐量の異なるＥＳＤ保護素子の、静電耐量が最も小さなＥＳＤ保護素子以外のＥＳＤ保護素子に、前記ヒューズ素子が直列に接続するとともに、前記ヒューズ素子は、前記内部回路の動作時に発生する電圧による導通電流が、前記ヒューズ素子に接続する前記ＥＳＤ保護素子の少なくとも１つに流れることにより溶断する構造であることを特徴とする。
【００１１】
また、請求項２に係る半導体装置は、請求項１に記載の半導体装置において、前記ヒューズ素子が切断していることを特徴とする。
【００１２】
また、請求項３に係る半導体装置の製造方法は、半導体基板上に、静電破壊から内部回路を保護するための保護回路を有する半導体装置の製造方法において、前記半導体基板上に、前記保護回路を構成する静電耐量の異なる少なくとも２つのＥＳＤ保護素子を形成する工程と、前記静電耐量の異なるＥＳＤ保護素子のうち、静電耐量が最も小さいＥＳＤ保護素子以外のＥＳＤ保護素子に、前記内部回路の動作時に発生する電圧による導通電流が流れることにより溶断する構造のヒューズ素子を直列に接続して形成する工程と、前記ＥＳＤ保護素子と、前記ヒューズ素子を備えた前記半導体装置を、基板実装した後、前記ヒューズ素子を切断する工程を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、半導体装置の実装前には、静電耐量の高いＥＳＤ保護素子により、内部回路をＥＳＤから保護することができる。そして、実装後には、静電耐量が高い保護素子を内部回路から電気的に切り離すことにより、内部回路から発生するサージ等により静電耐量の高いＥＳＤ保護素子が破壊するのを防ことができる。静電耐量の高いＥＳＤ保護素子を電気的に切り離しても、内部回路には静電耐量の低いＥＳＤ保護素子が接続しているため、ＥＳＤから内部回路を保護することができる。また、ＥＳＤ保護素子の静電耐量は低いため、内部回路の動作に起因するサージ等に応答し破壊に至ることはない。
【図面の簡単な説明】
【００１４】
【図１】本発明の説明図である。
【図２】本発明に係る第１の実施例を示す回路図である。
【図３】ＥＳＤ保護素子のＴＬＰ（Transmission Line Pulse）測定結果を示すグラフである。
【図４】従来のヒューズ素子を備えたＥＳＤ保護回路を示した図である。
【発明を実施するための形態】
【００１５】
本願発明は、静電耐量の異なるＥＳＤ保護素子とヒューズ素子を有するＥＳＤ保護回路において、半導体装置の実装後に、静電耐量が最も小さなＥＳＤ保護素子以外のＥＳＤ保護素子を内部回路から電気的に切り離すことができる半導体装置及びその製造方法に関するものであり、以下に図面を参照して説明する。
まず、ＥＳＤ保護素子の静電耐量について説明する。現在、ＥＳＤ保護素子の静電耐量を測定する試験方法が幾つか定められている（例えば、ＭＭ（machine model）法、ＨＢＭ（human body model）法、ＣＤＭ（charged device model）法等）。本発明に記載の「静電耐量」の大小比較は、これらの試験方法にて測定した値に基づくものである。
定量的に静電耐量を考えるために、図３にＥＳＤ保護素子１とＥＳＤ保護素子２のＴＬＰ（Transmission Line Pulse）測定による電流電圧特性を示す。ＥＳＤ保護素子２はＥＳＤ保護素子１に比べ第１次降伏電圧が低い（Ｖ１＜Ｖ２）ことから、ＥＳＤ印加時における応答速度がＥＳＤ保護素子１より早くなる。また、第２次降伏電流が高い（Ｉ１＞Ｉ２）ため、ＥＳＤ保護素子１より大きな電流を流すことができる。この結果、ＥＳＤ保護素子２は、ＥＳＤ保護素子１よりも大きな静電耐量を示すことになる。
【００１６】
図１は、本発明の説明図である。まず、本発明の請求項１に係る発明について説明する。
図１において、入出力端子とＶＤＤ端子間に接続されているＥＳＤ保護素子を１１ａ、１２ａ、ヒューズ素子を１３ａと表示し、入出力端子とＶＳＳ端子間に接続されているＥＳＤ保護素子を１１ｂ、１２ｂ、ヒューズ素子を１３ｂと表示している。
このように、符号中の小文字のアルファベットが異なっていても、数字が同じであれば、素子の機能は同じである。今後の説明においては、符号中の小文字のアルファベットは省略する。
入出力端子と電源端子（ＶＤＤ端子／ＶＳＳ端子）間には、通常のＥＳＤ保護回路と同様に、第１のＥＳＤ保護素子１１が接続されている。第１のＥＳＤ保護素子１１と並列に、第１のＥＳＤ保護素子よりＥＳＤ耐量が大きい第２のＥＳＤ保護素子１２を接続するとともに、第２のＥＳＤ保護素子１２を内部回路１４から電気的に切り離すためのヒューズ素子１３を備えている。
【００１７】
ヒューズ素子１３には、低い抵抗値の金属配線層が用いられ、この配線層を切断するために必要な臨界電流（破壊電流）は、金属配線層の断面積に比例する。
そこで、ヒューズ素子に流れる電流値を推測する。
まず、基板実装前に、ＥＳＤの印加によりヒューズ素子に流れる電流は、電流値のピークが数Ａ、半値幅は１００ｎＳ程度の波形であるため、通常、ヒューズ素子が切断される程のエネルギーを有していない。
また、ヒューズ素子を切断するための臨界電流は、ヒューズ素子に繋がるＥＳＤ保護素子が破壊する電流値以下にしなければいけないことから、図３に示す第２次降伏電流値以下に設定する必要がある。
このような条件を考慮し、ＥＳＤ保護素子が破壊せず、ヒューズ素子が切断するヒューズ素子の断面積を設定する。
【００１８】
半導体装置の実装前は、ＥＳＤが印加されると、第２のＥＳＤ保護素子１２が、静電耐量の相対的に低い第１のＥＳＤ保護素子１１より先に応答し、入出力端子から電源への電流経路を作る。よって、内部回路１４はＥＳＤによる破壊から守られる。
以上のように構成することにより、本発明の請求項１に係る半導体装置を構成することができる。なお、本発明の請求項１に係る半導体装置は、後述する請求項２に係る半導体装置の完成前の構造ということができる。
【００１９】
次に、本発明の請求項２に係る発明について説明する。
半導体装置の実装後は、内部回路１４の動作中、何らかの要因（内部回路から発生するサージ、電源ラインにおけるサージ等）によりＥＳＤ保護素子が動作することがある。この場合も、相対的に静電耐量の高い第２のＥＳＤ保護素子１２が第１のＥＳＤ保護素子１１より先に応答し導通状態となる。その後、ヒューズ素子１３に流れる電流が臨界電流を超えるとヒューズ素子１３が溶断し、第２のＥＳＤ保護素子１２が内部回路１４から電気的に切り離される。この後、内部回路１４は第１のＥＳＤ保護素子１１によりＥＳＤから保護される。以上のように構成することにより、本発明の請求項２に係る半導体装置を構成することができる。
なお、図１のＥＳＤ保護回路１０は、入出力端子と電源（ＶＤＤ端子／ＶＳＳ端子）間に挿入しているが、電源クランプとして、電源（ＶＤＤ端子／ＶＳＳ端子）間に挿入しても良い。
【００２０】
次に本発明の請求項３に係る発明について説明する。
まず、請求項２に係る半導体装置の製造方法について説明する。本発明の半導体装置の製造方法は、まず通常の半導体装置の製造方法と同一の方法により請求項１に係る半導体装置を形成する。その後、基板実装後において、ヒューズ素子１３を切断する。ヒューズ素子１３は、実装前においては切断されず、実装後において切断されるように所望の形状に設計する必要がある。
【実施例１】
【００２１】
次に、図２において本発明の第１の実施例について説明する。これは、ＥＳＤ保護回路を電源クランプとして、電源（ＶＤＤ端子／ＶＳＳ端子）間に挿入したものであり、ＥＳＤ耐量の小さいＥＳＤ保護素子としてＧＧＮＭＯＳ(Grounded Gate N-type MOS)トランジスタ１５を、ＥＳＤ耐量が大きいＥＳＤ保護素子としてサイリスタ型ＥＳＤ保護素子１６を備えたものである。ただし、ＧＧＮＭＯＳトランジスタ１５は、ゲート及びソース端子をＶＳＳ電源に接続するため、図１のＥＳＤ保護回路１０ａのように入出力端子とＶＤＤ間に挿入する使い方はできない。
【００２２】
サイリスタ型のＥＳＤ保護素子１６は、図３に記載の第１次降伏電圧（トリガー電圧）を低く設計することにより、静電耐量の高い保護素子を作ることが可能である。しかし、サイリスタ型ＥＳＤ保護素子１６はラッチアップ耐性が低いため、内部回路１４の動作中に何らかの要因（内部回路から発生するサージ、電源ラインにおけるサージ等）によりラッチアップを起こし、破壊に至る可能性が高い。よって、静電耐量の大きいサイリスタ型ＥＳＤ保護素子１６にヒューズ素子１３を備えることにより、ラッチアップによりサイリスタ型ＥＳＤ保護素子１６が破壊に至る前に、内部回路１４から電気的に切り離すようにしたものである。
【符号の説明】
【００２３】
１０ａ、１０ｂ、１０ｃ；ＥＳＤ保護回路、１１ａ、１１ｂ；第１のＥＳＤ保護素子、
１２ａ、１２ｂ；第２のＥＳＤ保護素子、１３ａ、１３ｂ、１３ｃ；ヒューズ素子、１４；内部回路、１５；ＧＧＮＭＯＳトランジスタ、１６；サイリスタ型ＥＳＤ保護素子
【図１】
2010287644.tif 000003
【図２】
2010287644.tif 000004
【図３】
2010287644.tif 000005
【図４】
2010287644.tif 000006