(57)【要約】【課題】様々な解像度の表示パネルに対応したマルチチャンネルシフトレジスタを用いた表示ドライバのデータ線駆動装置において、データ線を分割し、低消費電力化を図る。【解決手段】データ線をＤＬ１、ＤＬ２に分割し、第一のシフトレジスタ（Ｓ１〜Ｓ６）のシフトパルスによりデータ線ＤＬ１のデータをラッチする第一の表示ラッチ部（Ｌ１〜Ｌ６）と、第二のシフトレジスタ（Ｓ７〜Ｓ１２）のシフトパルスによりデータ線ＤＬ２のデータをラッチする第二の表示ラッチ部（Ｌ７〜Ｌ１２）と、第一のシフトレジスタのシフトしたシフトパルスを第二のシフトレジスタに伝える第三のシフトレジスタ２１と、第一のシフトレジスタから第三のシフトレジスタへの接続と、第三のシフトレジスタから第二のシフトレジスタへの接続を切り替えるセレクタ回路を設け、第三のシフトレジスタを用いてデータ線の駆動開始と駆動停止を制御する。【選択図】図５
2010164830.tif 000002
【特許請求の範囲】
【請求項１】
第一のデータ線を駆動する第一のデータ線駆動回路と、
第一のシフトレジスタと、
前記第一のデータ線に接続され、前記第一のシフトレジスタがシフトするシフトパルスをクロックとして前記第一のデータ線のデータをラッチする第一の表示ラッチ部と、
第二のデータ線を駆動する第二のデータ線駆動回路と、
第二のシフトレジスタと、
前記第二のデータ線に接続され、前記第二のシフトレジスタがシフトするシフトパルスをクロックとして前記第二のデータ線のデータをラッチする第二の表示ラッチ部と、
前記第一のシフトレジスタと前記第二のシフトレジスタとの間に設けられ、前記第一のシフトレジスタがシフトしたシフトパルスを前記第二のシフトレジスタにシフトパルスとして伝える第三のシフトレジスタと、
前記第三のシフトレジスタに入力するシフトパルスの前記第一のシフトレジスタからの接続位置と、前記第三のシフトレジスタが出力するシフトパルスの前記第二のシフトレジスタへの入力位置と、を切り替えるセレクタ回路と、
を備え、
前記第一のデータ線駆動回路は、前記第三のシフトレジスタのシフトするシフトパルスに基づいて第一のデータ線の駆動を停止し、
前記第二のデータ線駆動回路は、前記第三のシフトレジスタのシフトするシフトパルスに基づいて第二のデータ線の駆動を開始することを特徴とする表示ドライバのデータ線駆動装置。
【請求項２】
前記第一乃至第三のシフトレジスタは、それぞれ縦続接続された複数のデータフリップフロップを含み、前記各データフリップフロップが、データ入力端子と、クロック入力端子と、データ出力端子と、を備え、前記データ入力端子から入力されたシフトパルスを前記クロック入力端子から入力したクロックに同期してデータ出力端子へ出力するデータフリップフロップであって、
前記第三のシフトレジスタは第一のデータフリップフロップと前記第一のデータフリップフロップより後段に接続される第二のデータフリップフロップとを備え、
前記第一のデータ線駆動回路は、前記第二のデータフリップフロップの出力するシフトパルスに同期して第一のデータ線の駆動を停止し、
前記第二のデータ線駆動回路は、前記第一のデータフリップフロップの出力するシフトパルスに同期して第二のデータ線の駆動を開始することを特徴とする請求項１記載の表示ドライバのデータ線駆動装置。
【請求項３】
前記第三のシフトレジスタは、前記第一のデータフリップフロップの後段であって、前記第二のデータフリップフロップの前段に接続される第三のデータフリップフロップを備え、前記第三のデータフリップフロップのデータ出力端子が前記セレクタ回路を介して前記第二のシフトレジスタへ接続されていることを特徴とする請求項２記載の表示ドライバのデータ線駆動装置。
【請求項４】
第一のデータ線を駆動する第一のデータ線駆動回路と、
第一のシフトレジスタと、
前記第一のデータ線に接続され、前記第一のシフトレジスタがシフトするシフトパルスをクロックとして前記第一のデータ線のデータをラッチする第一の表示ラッチ部と、
第二のデータ線を駆動する第二のデータ線駆動回路と、
第二のシフトレジスタと、
前記第二のデータ線に接続され、前記第二のシフトレジスタがシフトするシフトパルスをクロックとして前記第二のデータ線のデータをラッチする第二の表示ラッチ部と、
前記第一のシフトレジスタがシフトしたシフトパルスを第二のシフトレジスタにシフトパルスとして伝える第一の経路および第二の経路と、
前記第一のシフトレジスタのシフトしたシフトパルスを前記第一の経路を介して第二のシフトレジスタに入力するか第二の経路を介して第二のシフトレジスタに入力するか切り替えるセレクタ回路と、
を備え、
前記第一のデータ線駆動回路は前記第一の表示ラッチ部のラッチが終了した後、前記第一のデータ線の駆動を停止し、
前記第二のデータ線駆動回路は前記第二の表示ラッチ部のラッチを開始する前に、前記第二のデータ線の駆動を開始することを特徴とする表示ドライバのデータ線駆動装置。
【請求項５】
前記第一及び第二のシフトレジスタは、それぞれ縦続接続された複数のデータフリップフロップを含み、前記各データフリップフロップが、データ入力端子と、クロック入力端子と、データ出力端子と、を備え、前記データ入力端子から入力されたシフトパルスを前記クロック入力端子から入力したクロックに同期してデータ出力端子へ出力するデータフリップフロップであって、
前記第二のデータ線駆動回路は、前記セレクタ回路より前段に位置するデータフリップフロップの出力するシフトパルスに同期して前記第二のデータ線の駆動を開始し、
前記第一のデータ線駆動回路は、前記セレクタ回路を介して第二のシフトレジスタに供給されるシフトパルスをさらにデータフリップフロップによりシフトさせて遅延させたシフトパルスに同期して前記第一のデータ線の駆動を停止することを特徴とする請求項４記載の表示ドライバのデータ線駆動装置。
【請求項６】
前記第一のデータ線駆動回路は、前記第一のシフトレジスタの初段にシフトパルスとして与えられるスタート信号に基づいて第一のデータ線の駆動を開始し、
前記第二のデータ線駆動回路は、前記第二のシフトレジスタの最終段が出力するシフトパルスに基づいて第二のデータ線の駆動を停止することを特徴とする請求項１乃至５いずれか１項記載の表示ドライバのデータ線駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバのデータ線駆動装置に関する。特にＴＦＴ液晶表示装置など、マトリクス型表示装置のソースドライバに表示データを与えるデータ線駆動装置に関する。
【背景技術】
【０００２】
従来、薄型トランジスタ（ＴＦＴ）液晶表示装置などの汎用表示ドライバＩＣにおいて、様々な解像度の表示パネルに対応できるように、出力のチャンネル数を選択して使用できる表示ドライバが求められている。
【０００３】
最近では対応できる出力数が６種類、８種類と言ったものも求められており、出力数が最大の場合と最小の場合とで、その差が２００を超えることもある。
【０００４】
図８は、特許文献１の図１に記載されている従来の表示ドライバ用マルチチャンネルシフトレジスタのブロック図である。フリップフロップ６１０〜６７０は、スタート信号ＳＰをクロック信号ＣＬＫに同期してフリップフロップ６７０の出力信号ＳＥＱへ向けて順次シフトする。各フリップフロップの出力信号ＯＵＴ、ＯＵＴＢからは、データバスのデータをラッチするためのシフトパルスが出力され、図示しない表示ラッチは、そのＯＵＴ、ＯＵＴＢ信号をラッチクロックとして表示データをラッチする。このフリップフロップには、制御信号としてＡ、Ｂ、Ｃが与えられており、出力のチャンネル数を切り替えて少なくするときは、制御信号Ａ、Ｂ、Ｃによって、すべてのフリップフロップを経由せずに、バイバスライン６８０または６９０を通って後段のフリップフロップにシフトパルスをシフトして伝える。
【０００５】
また、これとは別に、表示ドライバの高速化、低消費電力化のため、表示ドライバのデータバスを複数に分割し、データバスの負荷を軽減する技術が知られている。図９は、特許文献２記載の従来のデータ線を分割した表示ドライバＩＣのブロック図である。図９に示すドライバＩＣでは、ドライバＩＣの中央から入力されたデータ（アナログ信号）は、スイッチＳＷｄを介して左右に分割されたデータラインＡとデータラインＢとに入力される。スイッチＳＷｄは、制御信号発生回路１１１の制御信号ＣＯＮＴによって制御される。制御信号発生回路１１１は、ドライバＩＣに内蔵されるシフトレジスタＳＲ１、ＳＲ２、・・・、ＳＲｎ（ｎはドライバＩＣ１個分の出力数）の動作によって制御信号ＣＯＮＴを生成する。
【０００６】
シフトレジスタＳＲ１、ＳＲ２、・・・、ＳＲｎは、レジスタＳＲ１にスタートパルス（ＳＴＨ）が入力されると、クロックによって順次、シフトパルスＳＲＯ１，ＳＲＯ２，・・・，ＳＲＯｎをレジスタＳＲ１，ＳＲ２，・・・，ＳＲｎから出力する。レジスタＳＲｎの出力は、次段に接続される別のドライバＩＣのスタートパルス（ＳＴＨ）として出力される。
【０００７】
データラインＡにはスイッチＳＷ１、ＳＷ２、・・・、ＳＷｎ／２が接続され、それらを介してサンプルアンドホールド回路Ｓ／Ｈ１、Ｓ／Ｈ２、・・・Ｓ／Ｈｎ／２が接続されている。その出力は、ボルテージフォロアの出力アンプ部１１２を通してドライバから出力される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−７２３６８号公報（図６）
【特許文献２】特開２０００−２５０４９５号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載されているようなマルチチャンネルシフトレジスタを用いて表示チャンネル数を選択できるようにした表示ドライバにおいても、特許文献２に記載されているようなデータ線の分割により、高速化、低消費電力化を図る必要がある。マルチチャンネルシフトレジスタを用いた表示ドライバの技術と、データ線の分割の技術とを組み合わせようとしたときに問題となるのは、分割したデータ線の駆動開始と駆動停止のタイミングの制御である。高速にデータ線を駆動するには、分割したデータ線のデータラッチを開始する少し前のタイミングからデータ線の駆動を開始する必要がある。この場合、表示チャンネル数の選択によってデータ線の駆動タイミングも変える必要がある。表示チャンネル数の選択に伴って分割データ線の駆動タイミングを簡易な回路で切り替えられる表示ドライバのデータ線駆動回路が求められている。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る表示ドライバのデータ線駆動装置は、第一のデータ線を駆動する第一のデータ線駆動回路と、第一のシフトレジスタと、前記第一のデータ線に接続され前記第一のシフトレジスタがシフトするシフトパルスをクロックとして前記第一のデータ線のデータをラッチする第一の表示ラッチ部と、第二のデータ線を駆動する第二のデータ線駆動回路と、第二のシフトレジスタと、前記第二のデータ線に接続され前記第二のシフトレジスタがシフトするシフトパルスをクロックとして前記第二のデータ線のデータをラッチする第二の表示ラッチ部と、前記第一のシフトレジスタと前記第二のシフトレジスタとの間に設けられ、前記第一のシフトレジスタがシフトしたシフトパルスを前記第二のシフトレジスタにシフトパルスとして伝える第三のシフトレジスタと、前記第三のシフトレジスタに入力するシフトパルスの前記第一のシフトレジスタからの接続位置と、前記第三のシフトレジスタが出力するシフトパルスの前記第二のシフトレジスタへの入力位置と、を切り替えるセレクタ回路と、を備え、前記第一のデータ線駆動回路は前記第三のシフトレジスタのシフトするシフトパルスに基づいて第一のデータ線の駆動を停止し、前記第二のデータ線駆動回路は前記第三のシフトレジスタのシフトするシフトパルスに基づいて第二のデータ線の駆動を開始することを特徴とする。
【００１１】
本発明の別なアスペクト（側面）に係る表示ドライバのデータ線駆動装置は、第一のデータ線を駆動する第一のデータ線駆動回路と、第一のシフトレジスタと、前記第一のデータ線に接続され前記第一のシフトレジスタがシフトするシフトパルスをクロックとして前記第一のデータ線のデータをラッチする第一の表示ラッチ部と、第二のデータ線を駆動する第二のデータ線駆動回路と、第二のシフトレジスタと、前記第二のデータ線に接続され前記第二のシフトレジスタがシフトするシフトパルスをクロックとして前記第二のデータ線のデータをラッチする第二の表示ラッチ部と、前記第一のシフトレジスタがシフトしたシフトパルスを第二のシフトレジスタにシフトパルスとして伝える第一の経路および第二の経路と、前記第一のシフトレジスタのシフトしたシフトパルスを前記第一の経路を介して第二のシフトレジスタに入力するか第二の経路を介して第二のシフトレジスタに入力するか切り替えるセレクタ回路と、を備え、前記第一のデータ線駆動回路は前記第一の表示ラッチ部のラッチが終了した後前記第一のデータ線の駆動を停止し、前記第二のデータ線駆動回路は前記第二の表示ラッチ部のラッチを開始する前に前記第二のデータ線の駆動を開始することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、マルチチャンネルシフトレジスタを用いデータ線を分割した表示ドライバのデータ線駆動装置において、表示チャンネル数に応じてデータ線の駆動タイミングを制御することにより、消費電力を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１による表示ドライバのデータ線駆動回路のブロック図である。
【図２】本発明の実施形態１におけるソースドライバ部のブロック図である。
【図３】本発明の実施形態１において表示チャンネル数が少ない場合のタイミングチャートである。
【図４】本発明の実施形態１において表示チャンネル数が多い場合のタイミングチャートである。
【図５】本発明の実施形態２による表示ドライバのデータ線駆動回路のブロック図である。
【図６】本発明の実施形態２において表示チャンネル数が少ない場合のタイミングチャートである。
【図７】本発明の実施形態２において表示チャンネル数が多い場合のタイミングチャートである。
【図８】特許文献１記載の従来の表示ドライバ用マルチチャンネルシフトレジスタのブロック図である。
【図９】特許文献２記載の従来のデータ線を分割した表示ドライバＩＣのブロック図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態について、必要に応じて図面を参照して概要を説明する。
【００１５】
図５に示すように、本発明の一実施形態の表示ドライバのデータ線駆動装置は、第一のデータ線ＤＬ１を駆動する第一のデータ線駆動回路３２と、第一のシフトレジスタ（Ｓ１〜Ｓ６）と、第一のデータ線ＤＬ１に接続され、第一のシフトレジスタ（Ｓ１〜Ｓ６）がシフトするシフトパルスをクロックφとして第一のデータ線ＤＬ１のデータをラッチする第一の表示ラッチ部（Ｌ１〜Ｌ６）と、第二のデータ線ＤＬ２を駆動する第二のデータ線駆動回路３３と、第二のシフトレジスタ（Ｓ７〜Ｓ１３）と、第二のデータ線ＤＬ２に接続され第二のシフトレジスタ（Ｓ７〜Ｓ１３）がシフトするシフトパルスをクロックφとして第二のデータ線ＤＬ２のデータをラッチする第二の表示ラッチ部（Ｌ７〜Ｌ１２）と、第一のシフトレジスタ（Ｓ１〜Ｓ６）と第二のシフトレジスタ（Ｓ７〜Ｓ１３）との間に設けられ第一のシフトレジスタ（Ｓ１〜Ｓ６）がシフトしたシフトパルスを第二のシフトレジスタ（Ｓ７〜Ｓ１３）にシフトパルスとして伝える第三のシフトレジスタ２１と、第三のシフトレジスタ２１に入力するシフトパルスの第一のシフトレジスタ（Ｓ１〜Ｓ６）からの接続位置と第三のシフトレジスタ２１が出力するシフトパルスの第二のシフトレジスタ（Ｓ７〜Ｓ１３）への入力位置とを切り替えるセレクタ回路（３４−２〜３４−６）と、を備え、第一のデータ線駆動回路３２は、第三のシフトレジスタ２１のシフトするシフトパルス（Ｓ２３の出力）に基づいて第一のデータ線ＤＬ１の駆動を停止し、第二のデータ線駆動回路３３は、前記第三のシフトレジスタ２１のシフトするシフトパルス（Ｓ２１の出力）に基づいて第二のデータ線ＤＬ２の駆動を開始する。
【００１６】
上記構成によれば、第一のシフトレジスタ（Ｓ１〜Ｓ６）と第二のシフトレジスタ（Ｓ７〜Ｓ１３）との間に第三のシフトレジスタ２１を設け、第三のシフトレジスタを用いてデータ線の駆動開始と駆動停止のタイミングを制御するようにしたので、チャンネル数の選択の種類が増えても第一のシフトレジスタと第三のシフトレジスタとの接続、第三のシフトレジスタと第二のシフトレジスタとの接続を変えるだけで、データ線の駆動開始と駆動停止のタイミングを最適なものとすることができる。
【００１７】
また、図２、図５に示すように、一実施形態の表示ドライバのデータ線駆動装置は、第一乃至第三のシフトレジスタ（Ｓ１〜Ｓ６；Ｓ７〜Ｓ１３；２１）が、それぞれ縦続接続された複数のデータフリップフロップ（個々のＳ１〜Ｓ１３、Ｓ２１〜Ｓ２３）を含み、各データフリップフロップ（図２のＳＸ）が、データ入力端子ＩＮと、クロック入力端子ＣＬＫと、データ出力端子（ＯＵＴ１、ＯＵＴ２）と、を備え、データ入力端子ＩＮから入力されたシフトパルスを前記クロック入力端子から入力したクロックに同期してデータ出力端子（ＯＵＴ１、ＯＵＴ２）へ出力するデータフリップフロップであって、第三のシフトレジスタ２１は第一のデータフリップフロップＳ２１と第一のデータフリップフロップＳ２１より後段に接続される第二のデータフリップフロップＳ２３とを備え、第一のデータ線駆動回路３２は、第二のデータフリップフロップＳ２３の出力するシフトパルスに同期して第一のデータ線ＤＬ１の駆動を停止し、第二のデータ線駆動回路３３は、第一のデータフリップフロップＳ２１の出力するシフトパルスに同期して第二のデータ線ＤＬ２の駆動を開始するものとすることができる。
【００１８】
さらに、図５に示すように、一実施形態の表示ドライバのデータ線駆動装置は、第三のシフトレジスタ２１が、第一のデータフリップフロップＳ２１の後段であって、前記第二のデータフリップフロップＳ２３の前段に接続される第三のデータフリップフロップＳ２２を備え、第三のデータフリップフロップＳ２２のデータ出力端子がセレクタ回路（３４−５、３４−６）を介して第二のシフトレジスタへ接続してもよい。
【００１９】
また、図１、図５に示すように、本発明の一実施形態の表示ドライバのデータ線駆動装置は、第一のデータ線ＤＬ１を駆動する第一のデータ線駆動回路３２と、第一のシフトレジスタ（Ｓ１〜Ｓ６）と、第一のデータ線ＤＬ１に接続され第一のシフトレジスタ（Ｓ１〜Ｓ６）がシフトするシフトパルスをクロックとして第一のデータ線ＤＬ１のデータをラッチする第一の表示ラッチ部（Ｌ１〜Ｌ６）と、第二のデータ線ＤＬ２を駆動する第二のデータ線駆動回路３３と、第二のシフトレジスタ（Ｓ７〜Ｓ１３）と、第二のデータ線ＤＬ２に接続され、第二のシフトレジスタ（Ｓ７〜Ｓ１３）がシフトするシフトパルスをクロックとして第二のデータ線ＤＬ２のデータをラッチする第二の表示ラッチ部（Ｌ７〜Ｌ１２）と、第一のシフトレジスタ（Ｓ１〜Ｓ６）がシフトしたシフトパルスを第二のシフトレジスタ（Ｓ７〜Ｓ１３）にシフトパルスとして伝える第一の経路（Ｒ１；Ｒ１−１、Ｒ１−２）及び第二の経路（Ｒ２；Ｒ２−１、Ｒ２−２）と、第一のシフトレジスタ（Ｓ１〜Ｓ６）のシフトしたシフトパルスを第一の経路（Ｒ１；Ｒ１−１、Ｒ１−２）を介して第二のシフトレジスタ（Ｓ７〜Ｓ１３）に入力するか第二の経路（Ｒ２；Ｒ２−１、Ｒ２−２）を介して第二のシフトレジスタ（Ｓ７〜Ｓ１３）に入力するか切り替えるセレクタ回路（３４−１〜３４−６）と、を備え、第一のデータ線駆動回路３２は第一の表示ラッチ部（Ｌ１〜Ｌ６）のラッチが終了した後第一のデータ線ＤＬ１の駆動を停止し、第二のデータ線駆動回路３３は第二の表示ラッチ部（Ｌ７〜Ｌ１２）のラッチを開始する前に、第二のデータ線ＤＬ２の駆動を開始する。
【００２０】
上記構成によれば、第一の表示ラッチ部（Ｌ１〜Ｌ６）のラッチが終了した後第一のデータ線ＤＬ１の駆動を停止し、第二の表示ラッチ部（Ｌ７〜Ｌ１２）のラッチを開始する前に、第二のデータ線ＤＬ２の駆動を開始するので、表示チャンネル数が変えられるようにマルチチャンネルシフトレジスタを用いた場合であっても、データ線の分割が可能となり、高速動作、低消費電力化が可能となる。
【００２１】
また、図１、図２、図５に示すように、本発明の一実施形態の表示ドライバのデータ線駆動装置は、第一及び第二のシフトレジスタ（Ｓ１〜Ｓ６；Ｓ７〜Ｓ１３）が、それぞれ縦続接続された複数のデータフリップフロップ（個々のＳ１〜Ｓ１３）を含み、各データフリップフロップ（図２のＳＸ）が、データ入力端子ＩＮと、クロック入力端子ＣＬＫと、データ出力端子（ＯＵＴ１、ＯＵＴ２）と、を備え、データ入力端子ＩＮから入力されたシフトパルスをクロック入力端子から入力したクロックに同期してデータ出力端子（ＯＵＴ１、ＯＵＴ２）へ出力するデータフリップフロップであって、第二のデータ線駆動回路３３は、セレクタ回路（３４−１、３４−２、３４−５、３４−６）より前段に位置するデータフリップフロップ（Ｓ２、Ｓ２１）の出力するシフトパルスに同期して第二のデータ線ＤＬ２の駆動を開始し、第一のデータ線駆動回路３２は、セレクタ回路（３４−１、３４−２、３４−５、３４−６）を介して第二のシフトレジスタ（Ｓ７〜Ｓ１３）に供給されるシフトパルスをさらにデータフリップフロップ（Ｓ１０；Ｓ２３）によりシフトさせて遅延させたシフトパルスに同期して第一のデータ線ＤＬ１の駆動を停止することができる。
【００２２】
すなわち、上記構成によれば、表示チャンネル数の選択の如何によらず、第二のデータ線の駆動を開始するタイミングを生成する回路、第一のデータ線の駆動を停止するタイミングを生成する回路を共通にすることができる。
【００２３】
また、図１、図５に示すように、本発明の一実施形態の表示ドライバのデータ線駆動装置は、第一のデータ線駆動回路３２が、第一のシフトレジスタ（Ｓ１〜Ｓ６）の初段にシフトパルスとして与えられるスタート信号ＳＴＨに基づいて第一のデータ線ＤＬ１の駆動を開始し、第二のデータ線駆動回路３３が、第二のシフトレジスタ（Ｓ７〜Ｓ１３）の最終段Ｓ１３が出力するシフトパルスに基づいて第二のデータ線ＤＬ２の駆動を停止することができる。
【００２４】
以下、各実施形態について、図面を参照して詳しく説明する。
【００２５】
［実施形態１］
図１は、本発明の実施形態１による表示ドライバのデータ線駆動回路のブロック図である。ソースドライバ回路ブロック１〜１２は、ＴＦＴ液晶パネルのソース線を駆動する回路ブロックである。ソースドライバ回路ブロック１〜６には、第一のデータ線ＤＬ１から表示データが与えられ、ソースドライバ回路ブロック７〜１２には、第二のデータ線ＤＬ２から表示データが与えられている。第一のデータ線駆動回路３２は、第一のデータ線ＤＬ１を駆動し、第二のデータ線駆動回路３３は、第二のデータ線ＤＬ２を駆動する。
【００２６】
ここで、ソースドライバ部のブロック図である図２を参照して、ソースドライバ回路ブロック１〜１２の内部構成について説明する。ソースドライバ回路ブロック１〜１２は、それぞれ、データフリップフロップＳＸ、表示ラッチ（データラッチ）ＬＸ、ＤＡコンバータＤＸ、出力アンプＡＸを含んで構成される。データフリップフロップＳＸは、クロック信号ＣＬＫに同期してシフトパルスＩＮを入力し、遅延したシフトパルス（ＯＵＴ１、ＯＵＴ２）を出力する。各ソースドライバ回路ブロック１〜１２のデータフリップフロップは、前段のＯＵＴ２端子が次段のＩＮ端子に接続されており、初段のデータフリップフロップＳ１に入力されたスタート信号ＳＴＨをクロックＣＬＫに同期して最終段のデータフリップフロップＳ１３へ向けて順次シフトするシフトレジスタとして機能する。なお、ＯＵＴ１とＯＵＴ２は同相の出力信号を出力する出力端子である。
【００２７】
表示ラッチＬＸは、データフリップフロップＳＸの出力端子ＯＵＴ１がクロック信号入力端子φに接続され、データフリップフロップＳＸの出力するシフトパルスに同期してデータ線Ｄのデータをラッチする。ラッチした表示データは、Ｑ端子から出力される。ＤＡコンバータＤＸは、表示ラッチＬＸの出力する表示データをアナログ信号に変換する。アナログ信号に変換された表示データは、ＤＡコンバータＤＸのＯＵＴ端子から出力され、ボルテージフォロア接続された出力アンプＡＸにより増幅されてＴＦＴ液晶パネルのソース線を駆動する。
【００２８】
ここで、第一のデータ線ＤＬ１のデータを受ける表示ラッチ（Ｌ１〜Ｌ６）を第一の表示ラッチ部、第二のデータ線ＤＬ２のデータを受ける表示ラッチ（Ｌ７〜Ｌ１２）を第二の表示ラッチ部とする。また、第一の表示ラッチ部にシフトパルスをクロックとして与えるデータフリップフロップ（Ｓ１〜Ｓ６）を第一のシフトレジスタ、第二の表示ラッチ部（Ｌ７〜Ｌ１２）にシフトパルスをクロックとして与えるデータフリップフロップ（Ｓ７〜Ｓ１３）を第二のシフトレジスタとする。上記構成により、第一、第二の表示ラッチ部の各表示ラッチは、第一、第二のシフトレジスタから与えられるシフトパルスによってそれぞれ時分割で第一のデータ線ＤＬ１、第二のデータ線ＤＬ２のデータをラッチすることになる。
【００２９】
また、図１のデータ線駆動回路は、マルチチャンネルシフトレジスタの機能を有しており、第一のシフトレジスタ（Ｓ１〜Ｓ６）の最終段Ｓ６の出力するシフトパルスを第二のシフトレジスタ（Ｓ７〜Ｓ１３）の初段のフリップフロップＳ７にシフトパルスとして与えるか、第一のシフトレジスタの途中のシフトパルス（データフリップフロップＳ３の出力するシフトパルス）を第二のシフトレジスタの途中のデータフリップフロップＳ１０にシフトパルスとして与えるか選択することが可能なようにセレクタ回路３４−１、３４−２を設けている。セレクタ回路３４−１がオンし、セレクタ回路３４−２がオフする場合は、液晶パネルのソース線の数が少ない場合であり、ソースドライバ回路ブロック４〜９はソース線の駆動を行わない。ソース線の駆動を行わないソースドライバ回路ブロック４〜９は、クロックも停止し、消費電力を低減することができる。一方、セレクタ回路３４−２がオンし、セレクタ回路３４−１がオフする場合はソースドライバ回路ブロック１〜１２すべてソース線の駆動を行う。
【００３０】
また、第一のデータ線駆動回路３２、第二のデータ線駆動回路３３により、データ線の分割駆動を行っており、データ線一本あたりの負荷を低減し、データ転送の高速化を図るとともに、データ線の駆動が必要ないタイミングでは、データ線の駆動を停止することにより、データ線駆動の低消費電力化を図っている。第一のデータ線駆動回路３２には、ＮＡＮＤ回路３２−２、３２−３により構成されるセットリセットフリップフロップが設けられており、第一のデータ線駆動回路３２は、スタート信号ＳＴＨに同期してデータ線ＤＬ１の駆動を開始し、データフリップフロップＳ１０の出力するシフトパルスによりデータ線ＤＬ１の駆動を停止するように制御している。
【００３１】
すなわち、第一のデータ線駆動回路３２は、セレクタ回路３４−１、３４−２を介して第二のシフトレジスタに与えるシフトパルスより遅延させたパルスを用いてデータ線のＤＬ１の駆動を停止している。この様な構成にすれば、セレクタ回路により、マルチチャンネルシフトレジスタをどの様に選択した場合であっても、第一の表示ラッチ部が第一のデータ線ＤＬ１のデータの取り込みを完了してから第一のデータ線駆動回路３２の駆動を停止することになる。
【００３２】
また、第二のデータ線駆動回路３３には、ＮＡＮＤ回路３３−２、３３−３により構成されるセットリセットフリップフロップが設けられており、第二のデータ線駆動回路３３は、データフリップフロップＳ２の出力するシフトパルスに同期してデータ線ＤＬ２の駆動を開始し、データフリップフロップＳ１３の出力するシフトパルスによりデータ線ＤＬ２の駆動を停止するように制御している。すなわち、セレクタ回路３４−１、３４−２より前段に位置するデータフリップフロップＳ２の出力するシフトパルスに同期して第二のデータ線ＤＬ２の駆動を開始している。この様な構成にすれば、セレクタ回路により、マルチチャンネルシフトレジスタをどの様に選択した場合であっても、第二の表示ラッチ部が第二のデータ線ＤＬ２のデータの取り込みを開始するより前に第二のデータ線駆動回路３３の駆動を開始することになる。
【００３３】
次に、図３と図４のタイミングチャートを用いて、このデータ線駆動の動作について説明する。図３と図４は、それぞれ、表示チャンネル数が少ない場合と多い場合のタイミングチャートである。
【００３４】
最初に図３のタイミングチャートから説明する。図３は表示チャンネルの数が少ない場合のタイミングチャートであり、図１において、セレクト回路３４−１がオンし、３４−２がオフする場合である。クロック信号ＣＬＫに同期してスタート信号ＳＴＨとして与えられたシフトパルスは、第１のシフトレジスタ（Ｓ１〜Ｓ６）を順次シフトする。第２のシフトレジスタ（Ｓ７〜Ｓ１３）には、第一のシフトレジスタのデータフリップフロップＳ３から第二のシフトレジスタの途中のデータフリップフロップＳ１０にシフトパルスが与えられるので、タイミングｔ８で、データフリップフロップＳ３の出力するシフトパルスが立ち下がると、データフリップＳ１０の出力するシフトパルスが立ち上がる。第二のシフトレジスタのシフトレジスタを構成するフリップフロップのうち、先頭の３段のデータフリップフロップＳ７、Ｓ８、Ｓ９は動作を停止している。また、図３のタイミングチャートでは、フリップフロップＳ４〜Ｓ６は動作しているが、動作を停止してもよい。
【００３５】
ＤＬ１ＯＮは、ＮＡＮＤ回路３２−２、３２−３により構成されるセットリセットフリップフロップの出力信号であり、この信号により、第一のデータ線ＤＬ１の駆動開始、駆動停止が制御される。ＤＬ１ＯＮがハイレベルであるとき、ＮＡＮＤ回路３２−１からデータ信号が出力され、ＤＬ１ＯＮがローレベルであるときは、第一のデータ線ＤＬ１はハイレベルで固定される。ＤＬ１ＯＮは、タイミングｔ１で、スタート信号ＳＴＨの立ち上がりに同期してセットされ、タイミングｔ８でデータフリップフロップＳ１０の出力するシフトパルスに同期してリセットされる。すなわち、第一の表示ラッチ部の表示ラッチ（Ｌ１〜Ｌ６）のうち、最初にデータ線ＤＬ１のデータをラッチする表示ラッチＬ１のラッチクロックであるＳ１Ｑが立ち上がるより半クロック先行してデータ線の駆動を開始し、最後にデータ線ＤＬ１のデータをラッチする表示ラッチＬ３のラッチクロックであるＳ３Ｑの立ち下がりに同期してデータ線の駆動を停止している。
【００３６】
また、ＤＬ２ＯＮは、ＮＡＮＤ回路３３−２、３３−３により構成されるセットリセットフリップフロップの出力信号であり、この信号により、第二のデータ線ＤＬ２の駆動開始、駆動停止が制御される。ＤＬ２ＯＮがハイレベルであるとき、ＮＡＮＤ回路３２−１からデータ信号が出力され、ＤＬ２ＯＮがローレベルであるときは、第二のデータ線ＤＬ１はハイレベルで固定される。ＤＬ２ＯＮは、タイミングｔ４でデータフリップフロップＳ２の出力するシフトパルスに同期してセットされ、タイミングｔ１４でデータフリップフロップＳ１３の出力するシフトパルスに同期してリセットされる。すなわち、第二の表示ラッチ部の表示ラッチ（Ｌ７〜Ｌ１２）のうち、最初にデータ線ＤＬ２のデータをラッチする表示ラッチＬ１０のラッチクロックであるＳ１０Ｑが立ち上がるより２クロック先行してデータ線の駆動を開始し、最後にデータ線ＤＬ２のデータをラッチする表示ラッチＬ１２のラッチクロックであるＳ１２Ｑの立ち下がりに同期してデータ線の駆動を停止している。
【００３７】
次に、表示チャンネルの数が多い場合のタイミングチャートである図４を用いてその動作を説明する。図４は、図１において、セレクト回路３４−２がオンし、３４−１がオフする場合である。図４では、ソースドライバ回路ブロック１〜１２が全て動作する。クロック信号ＣＬＫに同期してスタート信号ＳＴＨとして与えられたシフトパルスは、第１、第２のシフトレジスタ（Ｓ１〜Ｓ１３）を順次シフトする。第２のシフトレジスタの初段の入力には、第１のシフトレジスタの最終段の出力からシフトパルスが与えられる。
【００３８】
第一のデータ線駆動回路３２の動作の開始、停止を制御する制御信号であるＤＬ１ＯＮは、タイミングｔ１で、スタート信号ＳＴＨの立ち上がりに同期してセットされ、第一のデータ線駆動回路３２は第一のデータ線ＤＬ１の駆動を開始する。また、ＤＬ１ＯＮは、タイミングｔ２０でデータフリップフロップＳ１０の出力するシフトパルスに同期してリセットされ、第一のデータ線ＤＬ１の駆動を停止する。この第一のデータＤＬ１がデータ線の駆動を停止するタイミングは、第一の表示ラッチ部（Ｌ１〜Ｌ６）が最後にデータフリップフロップＳ６の出力するシフトパルスに同期して表示データをラッチするタイミングより十分に後である。
【００３９】
第二のデータ線駆動回路３３の動作の開始、停止を制御する制御信号ＤＬ２ＯＮは、タイミングｔ４で、データフリップフロップＳ２の出力するシフトパルスに同期してセットされ、第二のデータ線ＤＬ２の駆動を開始する。また、タイミングｔ２６でデータフリップフロップＳ１３の出力するシフトパルスに同期してリセットされ、第二のデータ線ＤＬ２の駆動を停止する。この第二のデータＤＬ２がデータ線の駆動を開始するタイミングは、第二の表示ラッチ部（Ｌ７〜Ｌ１２）が最初にデータフリップフロップＳ７の出力するシフトパルスに同期して表示データをラッチするタイミングより十分に前である。
【００４０】
以上、説明したように、実施形態１では、マルチチャンネルシフトレジスタを用いたドライブするソース線の数の選択ができる表示ドライバにおいて、データ線の分割を行い、かつ、マルチチャンネルレジスタの選択によらず、データ線駆動の開始と停止の制御が共通の回路により制御できる。
【００４１】
［実施形態２］
図５は、実施形態２による表示ドライバのデータ線駆動回路のブロック図である。実施形態１とほぼ同一の回路については、同一の符号をつけ、その説明を省略する。実施形態２では、第一のシフトレジスタ（Ｓ１〜Ｓ６）と第二のシフトレジスタ（Ｓ７〜Ｓ１３）との間に第一のシフトレジスタのシフトしたシフトパルスを第二のシフトレジスタに伝える第三のシフトレジスタ２１を設けている。そして、第一のシフトレジスタ（Ｓ１〜Ｓ６）と第三のシフトレジスタとの接続をセレクタ回路（３４−３、３４−４）によって切り替えると共に、第三のシフトレジスタと第二のシフトレジスタとの接続もセレクタ回路（３４−２、３４−５、３４−６）により切り替えている。さらに、この第三のシフトレジスタにより、第一のデータ線駆動回路３２の第一のデータ線ＤＬ１の駆動を停止するタイミングの制御、及び第二のデータ線駆動回路３３の第二のデータ線ＤＬ２の駆動を開始するタイミングの制御に用いている。
【００４２】
第三のシフトレジスタ回路の初段のデータフリップフロップには、セレクタ回路３４−３とセレクタ回路３４−４を介して第一のシフトレジスタのデータフリップフロップＳ１とデータフリップフロップＳ４の出力するシフトパルスが入力される。第三のフリップフロップ２１の初段のデータフリップフロップＳ２１が出力するシフトパルスはＮＡＮＤ回路３３−３に入力され、データフリップフロップＳ２１が出力するシフトパルスに同期して第二のデータ線駆動回路３３は第二のデータ線ＤＬ２の駆動を開始する。
【００４３】
また、第三のシフトレジスタ２１の２段目のデータフリップフロップＳ２２は、セレクタ回路３４−５、３４−６を介して、第二のシフトレジスタ（Ｓ７〜Ｓ１３）のデータフリップフロップＳ７またはＳ１０にシフトパルスを供給している。また、第三のシフトレジスタの３段目のデータフリップフロップＳ２３は、ＮＡＮＤ回路３２−３に入力され、データフリップフロップＳ２３が出力するシフトパルスに同期して第一のデータ線駆動回路３２は第一のデータ線ＤＬ１の駆動を停止する。
【００４４】
次に、図６と図７のタイミングチャートを用いて、このデータ線駆動装置の動作について説明する。図６と図７は、それぞれ、表示チャンネル数が少ない場合と多い場合のタイミングチャートである。まず、図６のタイミングチャートから説明する。図６は表示チャンネルの数が少ない場合のタイミングチャートであり、図５において、セレクト回路３４−３と３４−５がオンし、３４−２、３４−４、３４−６がオフする場合である。この場合は、第三のシフトレジスタ２１のデータフリップフロップＳ２１は、第一のシフトレジスタのフリップフロップＳ２と同期が取れており、データフリップフロップＳ２３は、第二のシフトレジスタのデータフリップフロップＳ１０と同期が取れている。従って、実施形態１のタイミングチャート図３と図６では、制御信号ＤＬ１ＯＮをリセットするデータフリップフロップがデータフリップフロップＳ１０からＳ２３へ、制御信号ＤＬ２ＯＮをセットするデータフリップフロップがデータフリップフロップＳ２からＳ２１へ変わっただけで、動作タイミングは同一である。
【００４５】
次に、図７は、表示チャンネルの数が多い場合のタイミングチャートであるが、このタイミングチャートは、実施形態１のタイミングチャートである図４とはタイミングが異なる。図７の表示チャンネルの数が多い場合は、図５において、セレクト回路３４−２、３４−４、３４−６がオンし、３４−３と３４−５がオフする場合である。この場合は、第三のシフトレジスタ２１のデータフリップフロップＳ２１は、第一のシフトレジスタのフリップフロップＳ５と同期が取れており、データフリップフロップＳ２３は、第二のシフトレジスタのフリップフロップＳ７と同期が取れている。従って、ＤＬ１ＯＮをリセットするタイミングと、ＤＬ２ＯＮをセットするタイミングは、それぞれ、図７のタイミングｔ１４と、タイミングｔ１０になる。
【００４６】
実施形態１では、表示チャンネルが少ない場合は問題ないが、表示チャンネルが多い場合は、第一のデータ線ＤＬ１の駆動を停止するタイミングが遅すぎ、第二のデータ線ＤＬ２の駆動を開始するタイミングが早すぎるために、データ線を分割してデータ線の駆動が必要ないときには、データ線の駆動を停止するというデータ線分割の効果が十分に得られない。それに対して実施形態２によれば、第一のシフトレジスタと第二のシフトレジスタの間に第三のシフトレジスタを設け、この第三のシフトレジスタにより、第一のデータ線ＤＬ１の駆動を停止するタイミングと第二のデータ線ＤＬ２の駆動を開始するタイミングを制御している。したがって、表示チャンネルの数によらず、最適なタイミングで分割したデータ線の駆動開始と駆動停止のタイミング制御ができるという利点を有する。
【００４７】
すなわち、実施形態１のタイミングチャート図３、図４では、表示チャンネル数の選択によって、第一のデータ線ＤＬ１と第二のデータ線ＤＬ２の駆動がオーバーラップするタイミング（図３、図４でＤＬ１ＯＮとＤＬ２ＯＮが共にハイレベルのタイミング）にずれが生じていた。しかし、実施形態２のタイミングチャート図６、図７では、表示チャンネル数の選択が変わっても、第一のデータ線ＤＬ１と第二のデータ線ＤＬ２の駆動がオーバーラップするタイミング（図６、図７でＤＬ１ＯＮとＤＬ２ＯＮが共にハイレベルのタイミング）は同一である。
【００４８】
なお、図５の回路では、表示チャンネル数の選択は２種類（経路Ｒ１−１、Ｒ１−２と経路Ｒ２−１、Ｒ２−２の２種類）だけであるが、第一のシフトレジスタから第三のシフトレジスタへの接続、第三のシフトレジスタから第一のシフトレジスタへの接続の経路を変えるだけで、表示チャンネル数の選択は何種類にでも選択の種類を増やすことができる。また、表示チャンネル数の選択の種類を増やした場合であっても、第三のシフトレジスタ２１や第一、第二のデータ線駆動回路３２、３３の回路構成を何ら変更することなく、最適なデータ線の駆動開始、停止のタイミング制御を行うことができる。
【００４９】
また、第一のデータ線ＤＬ１と第二のデータ線ＤＬ２の駆動をオーバーラップさせるタイミングも、図５の回路に限定されることなく、第三のシフトレジスタの段数を変えれば、自由に増減することができる。
【００５０】
以上、本発明を実施形態に即して説明したが、本発明は上記実施形態の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５１】
１〜１２：ソースドライバ回路ブロック
２１：第三のシフトレジスタ
３１、ＳＰ：スタート信号
３２：第一のデータ線駆動回路
３２−１、３２−２、３２−３、３３−１、３３−２、３３−３：ＮＡＮＤ回路
３３：第二のデータ線駆動回路
３４−１、３４−２、３４−３、３４−４、３４−５、３４−６：セレクタ回路
１１１：制御信号発生回路
Ａ１〜Ａ１２、ＡＸ：出力アンプ
Ｄ１〜Ｄ１２、ＤＸ：ＤＡコンバータ
ＤＬ１：第一のデータ線
ＤＬ２：第二のデータ線
Ｌ１〜Ｌ６：表示ラッチ（第一の表示ラッチ部）
Ｌ７〜Ｌ１２：表示ラッチ（第二の表示ラッチ部）
ＬＸ：表示ラッチ
Ｒ１：第一の経路
Ｒ２：第二の経路
Ｓ１〜Ｓ６：第一のシフトレジスタ
Ｓ７〜Ｓ１３：第二のシフトレジスタ
Ｓ１〜Ｓ１３、Ｓ２１〜Ｓ２３、ＳＸ、６１０〜６７０：データフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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