(57)【要約】      （修正有）【課題】メモリセル面積を拡大させることなく、メモリセルにおける単位面積あたりの容量値を増やした半導体記憶装置を実現する。【解決手段】メモリセル１００は、トランジスタ１０１と、メモリ素子１０４と、第１の容量１０２と、第２の容量１０３と、を有する。第１の容量１０２は、トランジスタ１０１を構成する半導体膜１０８、ゲート絶縁膜１１４およびゲート電極１０９で構成され、トランジスタ１０１と同時に形成される。第２の容量１０３は、メモリ素子１０４を構成する電極１０７ならびに電極１０７上に形成した絶縁膜１１３および電極１１１から構成される。また、第２の容量１０３は、第１の容量１０２の直上に形成する。このように、メモリ素子１０４と並列に接続する、第１の容量１０２および第２の容量１０３を形成する。【選択図】図１
2010109338.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有するメモリセルを複数備えた半導体記憶装置であって、
前記トランジスタは、第１の半導体膜と、前記第１の半導体膜上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極と、前記第１の半導体膜と接する第２の電極と、を有し、
前記メモリ素子は、前記第１の電極と、前記第１の電極上に形成された第２の半導体膜と、前記第２の半導体膜上に形成された前記第２の電極と、を有し、
前記第１の容量は、前記第１の半導体膜と、前記第１の絶縁膜と、前記第１の電極と、を有し、
前記第２の容量は、前記第１の電極と、前記第１の電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極と、を有し、
前記メモリ素子は、前記第１の容量および前記第２の容量と並列に接続され、
前記第１の容量の直上に、前記第２の容量が形成されていることを特徴とする半導体記憶装置。
【請求項２】
トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有するメモリセルを複数備えた半導体記憶装置であって、
前記トランジスタは、第１の半導体膜と、前記第１の半導体膜上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極と、前記第１の半導体膜と接する第２の電極と、を有し、
前記メモリ素子は、前記第１の電極と、前記第１の電極上に形成された第２の半導体膜と、前記第２の半導体膜上に形成された前記第２の電極と、を有し、
前記第１の容量は、前記第１の半導体膜と、前記第１の絶縁膜と、前記第１の電極と、を有し、
前記第２の容量は、前記第２の電極と、前記第２の電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の電極と、を有し、
前記メモリ素子は、前記第１の容量および前記第２の容量と並列に接続され、
前記第１の容量の直上に、前記第２の容量が形成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２において、
前記第２の絶縁膜は、窒化シリコン膜であることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２の半導体膜は、前記第１の電極とシリサイド反応を起こし得る半導体であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体記憶装置に関する。また、半導体記憶装置を搭載した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置はさまざまな電子機器に用いられている。半導体記憶装置は、電源を切ると記憶データが失われる揮発性メモリと、電源を切っても記憶データが保持される不揮発性メモリと、に分類される。これらのメモリは、扱うデータの種類や用途によって使い分けられている。
【０００３】
中でも、不揮発性メモリの一種で、１回だけ書き込みが可能なメモリセルを複数有するメモリは、データの改ざんが行われにくいため、セキュリティの面から好ましい。なお、当該メモリは、ワンタイムプログラマブルメモリ（以下、「ＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ」と称する）などと呼ばれる。
【０００４】
ＯＴＰメモリの一種として、一方の電極を金属で形成し、非晶質シリコンと、金属と、をシリサイド反応させることで、アンチヒューズを導通状態にするアンチヒューズ型メモリが提案されている（例えば、特許文献１参照）。
【０００５】
また、ＯＴＰメモリ素子と並列に、書き込み時の電力を補うための容量（以下、「アシスト容量」と称する）を設ける回路が提案されている（例えば、特許文献２参照）。特に、書き込み時にシリサイド反応を伴うＯＴＰメモリにおいては、アシスト容量を設けることで、高い歩留まりを達成できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２９７２９３号公報
【特許文献２】特開平０２−０２３６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、メモリセルにアシスト容量を設けると、メモリセル面積の増大を招いてしまう。
【０００８】
上記の問題点にかんがみ、メモリセル面積を増大させることなく、メモリセルにおける単位面積あたりの容量値を増やした半導体記憶装置を実現することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、層間絶縁膜を挟んだ複数の配線によって構成されるアシスト容量が形成されている半導体記憶装置である。当該アシスト容量と、配線とゲート絶縁膜から構成される容量を併せて用いることにより、メモリセルにおける単位面積あたりの容量値を増やすことができる。すなわち、メモリセル面積を拡大することなく、アシスト容量を設けることができる。
【００１０】
この半導体記憶装置の一は、トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有するメモリセルを複数備え、トランジスタは、第１の半導体膜と、第１の半導体膜上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された第１の電極と、第１の半導体膜と接する第２の電極と、を有し、メモリ素子は、第１の電極と、第１の電極上に形成された第２の半導体膜と、第２の半導体膜上に形成された第２の電極と、を有し、第１の容量は、第１の半導体膜と、第１の絶縁膜と、第１の電極と、を有し、第２の容量は、第１の電極と、第１の電極上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された第２の電極と、を有し、メモリ素子は、第１の容量および第２の容量と並列に接続され、第１の容量の直上に、第２の容量が形成されている。
【００１１】
この半導体記憶装置の一は、トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有するメモリセルを複数備え、トランジスタは、第１の半導体膜と、第１の半導体膜上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された第１の電極と、第１の半導体膜と接する第２の電極と、を有し、メモリ素子は、第１の電極と、第１の電極上に形成された第２の半導体膜と、第２の半導体膜上に形成された第２の電極と、を有し、第１の容量は、第１の半導体膜と、第１の絶縁膜と、第１の電極と、を有し、第２の容量は、第２の電極と、第２の電極上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された第３の電極と、を有し、メモリ素子は、第１の容量および第２の容量と並列に接続され、第１の容量の直上に、第２の容量が形成されている。
【００１２】
また、メモリ素子を構成する第２の半導体膜は、第１の電極とシリサイド反応を起こし得る半導体であることを特徴とする。
【発明の効果】
【００１３】
半導体記憶装置において、メモリセル面積を増大させることなく、メモリセルにおける単位面積あたりの容量値を増やすことが可能となる。
【図面の簡単な説明】
【００１４】
【図１】半導体記憶装置の構造例を示す断面図。
【図２】半導体記憶装置の構造例を示す断面図。
【図３】半導体記憶装置の構造例を示す断面図。
【図４】半導体記憶装置の構造例を示す上面図および断面図。
【図５】容量の構造例を示す上面図および断面図。
【図６】メモリ回路のモジュールブロック図。
【図７】半導体装置の構成を示すブロック図。
【図８】半導体装置の構成を示す模式図および断面図。
【図９】半導体装置の構成を示す模式図および断面図。
【図１０】半導体装置の作製方法および使用例を示す図。
【図１１】半導体装置の構成を示す模式図および断面図。
【図１２】半導体装置の使用例を示す図。
【図１３】半導体記憶装置と従来例との比較を示す図。
【図１４】昇圧回路の一例を示す回路図。
【図１５】半導体装置の作製方法を示す図。
【図１６】半導体装置の作製方法を示す図。
【図１７】半導体装置の作製方法を示す図。
【図１８】半導体装置の作製方法を示す図。
【図１９】半導体装置の作製方法を示す図。
【発明を実施するための形態】
【００１５】
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
（実施の形態１）
本実施の形態では、半導体記憶装置の構造の一例に関して説明する。
【００１７】
半導体記憶装置の構造について、図１を基に説明する。ここで、図１は本発明の一態様を適用したメモリセルの断面図である。図１に示すように、メモリセル１００は、選択トランジスタ１０１、第１のアシスト容量１０２、第２のアシスト容量１０３およびメモリ素子１０４を有する。
【００１８】
選択トランジスタ１０１は、電極１０５〜１０７を有する。電極１０６は、選択トランジスタ１０１のゲート電極となり、電極１０５および電極１０７は、それぞれ選択トランジスタ１０１のソース電極またはドレイン電極の一方となる。
【００１９】
第１のアシスト容量１０２は、絶縁膜１１４を、電極１０９および不純物を添加した半導体膜１０８で挟んだ構成である。また、半導体膜１０８は、電極１０７と電気的に接続されている。一方、電極１０９は、電極１１０と電気的に接続されている。
【００２０】
ここで、第１のアシスト容量１０２は、ＭＯＳ容量として機能する。ただし、電極１０９が陰極側であるため、不純物を添加した半導体膜１０８は、Ｐ型であることが好ましい。
【００２１】
電極１０９上には、絶縁膜１１６が形成されている。
【００２２】
第２のアシスト容量１０３は、絶縁膜１１３を、電極１０７および電極１１１で挟んだ構成である。また、電極１１１は、電極１１０と電気的に接続されている。
【００２３】
絶縁膜１１３上には、絶縁膜１１５が形成されている。
【００２４】
メモリ素子１０４は、電極１０７，１０９および半導体膜１１２から構成されている。
【００２５】
典型的には、メモリセル１００はマトリクス状に配置されており、電極１０５はビット線と、電極１０６はワード線と、電極１１０は陰極と、それぞれ電気的に接続されている。つまり、電極１０７と電極１１０との間には、メモリ素子１０４と並列に、第１のアシスト容量１０２および第２のアシスト容量１０３が接続されている。
【００２６】
なお、電極１０６，１０９は、第１の配線層として形成される。また、電極１０５，１０７，１１０は、第２の配線層として形成される。電極１１１は、第３の配線層として形成される。
【００２７】
続いて、この半導体記憶装置の動作の説明を行う。
【００２８】
メモリ素子１０４が有する半導体膜１１２は、初期状態では高抵抗であり、その抵抗値は１００ＭΩ以上、好ましくは１ＧΩ以上である。
【００２９】
電極１０５，１０６に高電圧が印加されると、選択トランジスタ１０１がオンして、電極１０７は高電圧となり、電極１０７と電気的に接続されている半導体膜１０８もまた高電圧となる。
【００３０】
一方、電極１１０は、陰極と電気的に接続されているため電圧は接地電位であり、電極１１０と電気的に接続されている電極１０９，１１１もまた接地電位となる。
【００３１】
したがって、メモリ素子１０４において、電極１０７および電極１０９間には、高電圧が発生する。また、第１のアシスト容量１０２および第２のアシスト容量１０３の各電極間にも、高電圧が発生する。
【００３２】
電極１０７と電極１０９との間に高電圧が印加されたとき、半導体膜１１２は電極１０９とシリサイド反応を起こし、半導体膜１１２の抵抗値は急激に低下する。このとき、第１のアシスト容量１０２および第２のアシスト容量１０３は、半導体膜１１２のシリサイド化を促進するように、電荷の供給を行なう。
【００３３】
こうしてシリサイド化した半導体膜１１２は、抵抗値が１０ｋΩ以下、好ましくは１ｋΩ以下となるため、ショート前後での抵抗値の変化は１０４桁以上、好ましくは１０６桁以上となる。このように、半導体膜１１２は、高抵抗の絶縁性から、シリサイド化して低抵抗の導電性になる。半導体膜１１２が導電性になることで、電極１０７と電極１０９との間に電流が流れる状態、すなわちメモリ素子１０４が書き込まれた後の状態となる。
【００３４】
絶縁膜１１３，１１４としては、窒化シリコン（Ｓｉ３Ｎ４）膜等を用いると好ましい。窒化シリコン（Ｓｉ３Ｎ４）膜は酸化しにくいため保護膜として優れていること、比誘電率が６．８と比較的高く、容量を形成した場合、単位面積あたりの容量値が大きくなることがその理由である。
【００３５】
また、絶縁膜１１３，１１４は、１０ｎｍ以上１００ｎｍ以下の膜厚であることが好ましい。したがって、第２のアシスト容量１０３を形成する領域の下部には、コンタクトホール等の凹凸が発生する要因となるものは置かないことが望ましい。好ましくは第１のアシスト容量１０２を形成する平坦な電極１０９上に、絶縁膜１１６および電極１０７を形成し、その上を第２のアシスト容量１０３を形成する領域とするとよい。
【００３６】
絶縁膜１１５の膜厚は、絶縁膜１１３の膜厚より厚く、好ましくは１μｍ程度である。絶縁膜１１３を覆って、絶縁膜１１５を形成することによって、絶縁膜１１３の段切れによるショートを防止することができる。特に、絶縁膜１１３に段差が生じている箇所において、この効果は顕著である。
【００３７】
以上説明したように、第１のアシスト容量１０２の直上に、第２のアシスト容量１０３を設けることで、メモリセル１００の単位面積あたりの容量値を増やすことが可能となる。
【００３８】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる半導体記憶装置の構造の一例に関して説明する。
【００３９】
この半導体記憶装置の構造について、図２を基に説明する。ここで、図２は本発明の一態様を適用したメモリセルの断面図である。
【００４０】
メモリセル２００は、実施の形態１で示したメモリセル１００の上に、さらに配線を積み重ねたものである。ここで、メモリセル２００は、実施の形態１で示した選択トランジスタ１０１、第１のアシスト容量１０２、第２のアシスト容量１０３およびメモリ素子１０４に加え、第３のアシスト容量２０１を有している。
【００４１】
第３のアシスト容量２０１は、絶縁膜２０６を、電極２０４および電極２０５で挟んだ構成である。ここで、電極２０５は、電極２０２を介して電極１０７と、電極２０４は、電極２０３および電極１１１を介して、電極１１０と電気的に接続されている。つまり、電極１０７と電極１１０との間には、メモリ素子１０４と並列に、第１のアシスト容量１０２、第２のアシスト容量１０３および第３のアシスト容量２０１が接続されている。
【００４２】
この半導体記憶装置の動作は、第３のアシスト容量２０１が加わるほかは、実施の形態１と同様であるため詳細な説明は省略する。また、図面では、第３のアシスト容量２０１のみを追加した形となっているが、これに限定されず、可能な限り何段でも配線を積層し、３つ以上のアシスト容量を加えることが可能である。
【００４３】
なお、絶縁膜２０６は、絶縁膜１１３と同じく窒化シリコン（Ｓｉ３Ｎ４）膜等を用いると好ましい。また、絶縁膜２０６は、１０ｎｍ以上１００ｎｍ以下の膜厚であることが好ましい。また、第３のアシスト容量２０１を形成する領域の下部に発生する段差による破損を防ぐため、絶縁膜２０７は膜厚が充分厚く、また平坦化できる膜を用いるとよい。一例では、ポリイミドを１０００ｎｍ以上積層して絶縁膜２０７とする。
【００４４】
以上説明したように、第１のアシスト容量１０２の直上に、複数のアシスト容量を設けることで、メモリセル２００の単位面積あたりの容量値を増やすことが可能となる。
【００４５】
（実施の形態３）
本実施の形態では、実施の形態１，２とは異なる半導体記憶装置の構造の一例に関して説明する。
【００４６】
この半導体記憶装置の構造について、図３を基に説明する。ここで、図３は本発明の一態様を適用したメモリセルの断面図である。
【００４７】
メモリセル２５０は、実施の形態１で示したメモリセル１００のうち、一部の配線および層間膜を取り除いたものである。ここで、メモリセル２５０は、選択トランジスタ１０１、第１のアシスト容量１０２、第２のアシスト容量２５１およびメモリ素子１０４を有している。
【００４８】
第２のアシスト容量２５１は、絶縁膜２５２を、電極１０７および電極１０９で挟んだ構成である。なお、第２のアシスト容量２５１のある領域は、絶縁膜１１６が選択的に除去されている。すなわち、電極１０７と電極１１０との間には、メモリ素子１０４と並列に、第１のアシスト容量１０２および第２のアシスト容量２５１が接続されている。
【００４９】
この半導体記憶装置の動作は、実施の形態１と同様であるため詳細な説明は省略する。絶縁膜２５２としては、例えば、半導体膜１０８に添加した不純物の活性化および水素化を行なうために用いられる、酸化窒化シリコン膜等を用いることができる。
【００５０】
図３のような構造とすることで、配線および絶縁膜を増やすことなく、アシスト容量を追加することが可能である。また、絶縁膜２５２として、既存のプロセスで形成されるものを流用することができるため、特別なプロセスを増やすことなくアシスト容量を追加することが可能となる。本実施の形態は、特に論理回路において多層配線を行わない場合に好適である。
【００５１】
以上説明したように、第１のアシスト容量１０２の直上に、第２のアシスト容量２５１を設けることで、メモリセル２５０の単位面積あたりの容量値を増やすことが可能となる。
【００５２】
（実施の形態４）
本実施の形態では、半導体記憶装置の構造の一例について、図４を基により詳細に説明する。
【００５３】
図４は、選択トランジスタ、アシスト容量およびメモリ素子を有するメモリセルについて、実際のレイアウトに即した上面図および断面図である。図４（Ａ）は、メモリセルの上面図、図４（Ｂ）は、図４（Ａ）の破線Ａ−Ｂ間の断面図、図４（Ｃ）は、図４（Ａ）の破線Ｃ−Ｄ間の断面図である。なお、メモリセルのサイズは幅４０μｍ、高さ２５μｍである。
【００５４】
メモリセル８００は、選択トランジスタ８０１、第１のアシスト容量８０２、第２のアシスト容量８０３およびメモリ素子８０４を有する。
【００５５】
選択トランジスタ８０１は、電極８０７，８０８，８０９を有する。電極８０７は、選択トランジスタ８０１のゲート電極となり、電極８０８および電極８０９は、それぞれコンタクトホール８１７およびコンタクトホール８１９を介して、選択トランジスタ８０１のソース電極またはドレイン電極の一方となる。電極８０７は、コンタクトホール８１８を介して電極８１１と電気的に接続し、さらに、コンタクトホール８２０を介して電極８１２と電気的に接続している。
【００５６】
第１のアシスト容量８０２は、絶縁膜８２２を、電極８０６および不純物が添加された半導体膜８０５で挟んだ構成である。ここで、半導体膜８０５は、コンタクトホール８１９を介して、電極８０９と電気的に接続している。また、電極８０６は、コンタクトホール８１６を介して、電極８１０と電気的に接続している。
【００５７】
第２のアシスト容量８０３は、絶縁膜８２３を、電極８０９および電極８１３で挟んだ構成である。ここで、電極８１３は、コンタクトホール８２１を介して、電極８１０と電気的に接続している。
【００５８】
メモリ素子８０４は、電極８０６，８０９および半導体膜８１４から構成されている。ここで、電極８０６，８０９および半導体膜８１４は、コンタクトホール８１５を介して電気的に接続されている。
【００５９】
典型的には、メモリセル８００はマトリクス状に配置され、電極８０８はビット線と、電極８１２はワード線と、電極８１０は陰極と、それぞれ電気的に接続されている。つまり、電極８０９と電極８１０との間には、メモリ素子８０４と並列に、第１のアシスト容量８０２および第２のアシスト容量８０３が接続されている。このとき、隣り合うメモリセル同士を電極８１０について対称に配置すると、隣り合うメモリセル同士で電極８１０を共通に用いることができるので配置面積の低減に寄与する。
【００６０】
なお、電極８０６，８０７は第１の配線層、電極８０８〜８１１は第２の配線層、電極８１２，８１３は第３の配線層としてそれぞれ形成されている。
【００６１】
本実施の形態における半導体記憶装置の動作は、実施の形態１とほぼ同じであるため詳細な説明は省略する。
【００６２】
本実施の形態と実施の形態１とで異なる点は、メモリセルサイズを縮小化するため、ワード線を第３の配線層、すなわち、第２のアシスト容量８０３の上部電極と同じレイヤーとして配置している点である。また、選択トランジスタ８０１の半導体膜と、第１のアシスト容量８０２の半導体膜と、を分離することなく用いている点である。
【００６３】
絶縁膜８２３としては、窒化シリコン（Ｓｉ３Ｎ４）膜等を用いると好ましい。窒化シリコン（Ｓｉ３Ｎ４）膜は酸化しにくいため保護膜として優れていること、比誘電率が６．８と比較的高く、容量を形成した場合、単位面積あたりの容量値が大きくなることがその理由である。
【００６４】
また、絶縁膜８２３は、１０ｎｍ以上１００ｎｍ以下の膜厚であることが好ましい。したがって、第２のアシスト容量８０３を形成する領域の下部には、コンタクトホール等の凹凸が発生する要因となるものは置かないことが望ましい。図４（Ａ）に示すように、本実施の形態で第２のアシスト容量８０３を形成する領域は、第１のアシスト容量８０２を形成する平坦な電極８０６上の領域のみに限定されている。
【００６５】
以上説明したように、第１のアシスト容量８０２の直上に、第２のアシスト容量８０３を設けることで、メモリセル８００の単位面積あたりの容量値を増やすことが可能となる。
【００６６】
（実施の形態５）
本発明の一態様は、半導体記憶装置におけるメモリセル内のアシスト容量のみならず、昇圧回路で用いる容量にも適用可能である。
【００６７】
図１４は、昇圧回路の一例を示している。図１４に示す昇圧回路は、複数のダイオード１２０１〜１２１０、中段容量１２１１〜１２１９、最終段容量１２２０およびインバータ１２２１，１２２２を有している。なお、図１４には特に図示していないが、入力電源Ｖｉｎと電源ＶＤＤが異なる場合、昇圧回路は、ＶＤＤをＶｉｎに変換するレベルシフタ等を有していてもよい。
【００６８】
該昇圧回路は、入力電源ＶｉｎをクロックＣＬＫによって昇圧し、出力電源Ｖｏｕｔとして出力するものである。中段容量１２１１〜１２１９の一端にはそれぞれＣＬＫ、またはその逆位相の信号が交互に入力され、中段容量１２１１〜１２１９の他端に接続されたダイオード１２０１〜１２０９を通して、あたかも一段ごとにＣＬＫの電圧分（正確にはＣＬＫの電圧からダイオードのしきい値を引いた分）を押し上げるようかのように昇圧を行なう。最終段容量１２２０は、充分な電荷をため込むことで出力を安定させるために用いる。
【００６９】
図５に、図１４における中段容量１２１１〜１２１９および最終段容量１２２０として、本発明を適用した図を示す。図５（Ａ）は容量９００の上面図、図５（Ｂ）は、図５（Ａ）での破線Ａ−Ｂ間の断面図、図５（Ｃ）は、図５（Ａ）での破線Ｃ−Ｄ間の断面図である。なお、容量のサイズは、幅５０μｍ、高さ２８μｍであり、静電容量は２ｐＦである。
【００７０】
容量９００は、第１の容量９０１と、第２の容量９０２からなる。また、容量９００は、導電膜９０３，９０５〜９０８および半導体膜９０４を有する。
【００７１】
第１の容量９０１は、絶縁膜９１３を、導電膜９０３および半導体膜９０４で挟んだ構成である。半導体膜９０４は、コンタクトホール９０９を介して導電膜９０６と電気的に接続し、コンタクトホール９１０を介して導電膜９０７と電気的に接続している。また、導電膜９０３はコンタクトホール９１１，９１２を介して、導電膜９０８と電気的に接続している。
【００７２】
第２の容量９０２は、絶縁膜９１４を、導電膜９０５および導電膜９０８で挟んだ構成である。導電膜９０８は、コンタクトホール９１１，９１２を介して、導電膜９０３と電気的に接続している。なお、特に図示しないが、導電膜９０５は、導電膜９０６，９０７と電気的に接続している。そのため、導電膜９０５と半導体膜９０４は電圧が同じであり、導電膜９０３と導電膜９０８もまた電圧が同じである。したがって、図５に示される容量９００が持つ容量値は、第１の容量９０１の持つ容量値と、第２の容量９０２の持つ容量値の合計となる。
【００７３】
半導体膜９０４は、実施の形態１における半導体膜１０８として、導電膜９０３は、実施の形態１における第１の配線層として、導電膜９０６〜９０８は、実施の形態１における第２の配線層として、導電膜９０５は、実施の形態１における第３の配線層として形成することにより、メモリセルと同一のプロセスで形成することが可能となる。このとき、半導体膜９０４に添加する不純物は、実施の形態１における半導体膜１０８に添加する不純物と同一にすると好ましい。ＭＯＳ容量は添加する不純物によって異なる極性を持つが、Ｐ型の不純物を加えた場合であれば、導電膜９０８をＣＬＫもしくはその反転信号側に電気的に接続し、導電膜９０６，９０７をダイオード側に電気的に接続すればよい。
【００７４】
絶縁膜９１４としては、窒化シリコン（Ｓｉ３Ｎ４）膜等を用いると好ましい。窒化シリコン（Ｓｉ３Ｎ４）膜は酸化しにくいため保護膜として優れていること、比誘電率が６．８と比較的高く、容量を形成した場合、単位面積あたりの容量値が大きくなることがその理由である。
【００７５】
また、絶縁膜９１４は、１０ｎｍ以上１００ｎｍ以下の膜厚であることが好ましい。したがって、第２の容量９０２を形成する領域の下部には、コンタクトホール等の凹凸が発生する要因となるものは置かないことが望ましい。図５（Ａ）に示すように、本実施の形態で第２の容量９０２を形成する領域は、第１の容量９０１を形成する平坦な導電膜９０３上の領域のみに限定されている。
【００７６】
本実施の形態では、実施の形態１，４のような、導電膜が３層ある場合の例を示しているが、もちろんそれに限定されず、実施の形態２のように導電膜を４層以上設けてもよいし、実施の形態３のように導電膜を２層にして形成してもよい。
【００７７】
以上説明したように、第１の容量９０１の直上に、第２の容量９０２を設けることで、昇圧回路内での単位面積あたりの容量値を増やすことが可能となる。この構成を実施の形態１乃至４で示したメモリセルと組み合わせることで、より効果的にメモリ回路の面積の縮小化を果たすことが可能となる。
【００７８】
（実施の形態６）
本実施の形態では、半導体記憶装置のより具体的な構成に関して、図面を基に説明する。
【００７９】
図６は、メモリセルおよびその駆動に必要な回路をモジュール化したブロック図である。図６に示すように、メモリ回路３０００は、メモリセルアレイ３００１、コラムデコーダ３００２、ローデコーダ３００３、アドレスセレクタ３００４、セレクタ３００５、読み出し／書き込み回路３００６および昇圧回路３００７を有する。ここで、メモリセルアレイ３００１は、マトリクス状に配置された複数のメモリセルから構成される。
【００８０】
続いて、メモリ回路３０００の動作について説明する。メモリ回路３０００には、動作信号としてリードイネーブル信号（ＲＥ）、ライトイネーブル信号（ＷＥ）、アドレス信号（ａｄｄｒｅｓｓ）、昇圧クロック信号（ｃｐ＿ｃｌｋ）が入力され、電源として昇圧入力電圧Ｖｉｎが印加される。なお、特に図示していないが、動作電源としてＶＤＤ、ＧＮＤなど、回路を駆動させるために必要な電源も印加される。
【００８１】
ＲＥ、ＷＥはセレクタ３００５に入り、メモリの動作を決定する。一例として、ＲＥがアクティブで、ＷＥが非アクティブの場合、読み出し動作が行われる。また、ＷＥがアクティブで、ＲＥが非アクティブの場合、書き込み動作が行われる。ＷＥ、ＲＥともに非アクティブの場合は、待機状態となる。
【００８２】
書き込み動作を行う場合は、昇圧イネーブル信号（ＣＰＥ）を発行し、それを昇圧回路動作の条件としてもよい。これにより、不必要な昇圧による消費電流の増大を抑制することができる。また、書き込み動作または読み出し動作を行う場合に、コントロール信号（ｃｏｎｔｒｏｌ）を発行し、それをアドレスセレクタ３００４に入力することとすれば、待機状態のときにデコーダが駆動することによる誤動作を防ぐことができる。
【００８３】
ａｄｄｒｅｓｓは、アドレスセレクタ３００４を介して分岐され、コラムデコーダ３００２およびローデコーダ３００３に入る。コラムデコーダ３００２およびローデコーダ３００３は、それぞれ複数のデコーダからなり、ａｄｄｒｅｓｓの値の組み合わせによって、それぞれ１つだけ駆動する。そして、駆動したデコーダの組み合わせによって、メモリセルアレイ３００１の中から書き込みもしくは読み出しを行なうメモリセルが一意に定まる。前述したように、書き込みも読み出しも行なわない状態のときは、セレクタ３００５が発行するｃｏｎｔｒｏｌにより、デコーダに入る信号を非アクティブにしてデコーダが選択されないようにする。
【００８４】
コラムデコーダ３００２に接続された読み出し／書き込み回路３００６は、セレクタ３００５が発行する選択信号（ｓｅｌｅｃｔ）により、内部の読み出し回路または書き込み回路のどちらかを駆動する。書き込み状態のときには、書き込み回路が、読み出し状態のときには、読み出し回路が、それぞれ駆動するようにすればよい。読み出し回路は、アクセスしたメモリセルの状態からデータ「０」もしくはデータ「１」を読み取り、それをデータ出力（ＯＵＴＰＵＴ）として出力する。
【００８５】
昇圧回路３００７は、セレクタ３００５が発行するＣＰＥがアクティブであるときに外部からの入力信号であるｃｐ＿ｃｌｋによって動作し、外部から印加される電源Ｖｉｎを増幅してＶｏｕｔとして出力する。Ｖｏｕｔはセレクタ３００５に入り、セレクタ３００５は、回路が書き込み動作を行っているときに、コラムデコーダ３００２の電源（Ｖｃｏｌｄｅｃ）、ローデコーダ３００３の電源（Ｖｒｏｗｄｅｃ）として印加する。
【００８６】
昇圧回路３００７の構成としては、周知のものを用いればよい。一例として、実施の形態５で示したような回路を用いることができる。
【００８７】
この構成は、メモリセルアレイ３００１を構成するメモリセル、昇圧回路３００７を構成する中段容量および最終段容量に適用が可能である。具体的には、実施の形態１乃至４に記載の内容を、メモリセルに適用することにより、メモリセルアレイ３００１の面積を減らすことが可能となる。また、実施の形態５に記載の内容を、中段容量および最終段容量に適用することにより、昇圧回路３００７の面積を減らすことが可能となる。その結果、メモリ回路３０００の面積を減らすことが可能となる。
【００８８】
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載した半導体装置に関して、図面を基に説明する。
【００８９】
この半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用した半導体装置には、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。
【００９０】
この半導体装置について、図７を基に説明する。ここで、図７は、この半導体装置の構成を示すブロック図である。
【００９１】
図７に示すように半導体装置３００は、ＲＦ回路３０１、クロック生成回路３０２、ロジック回路３０３、およびアンテナ部３１８におけるアンテナ３１７により構成されている。なお、図７には示していないが、半導体装置３００は、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。
【００９２】
次に各回路の構成について説明する。ＲＦ回路３０１は電源回路３０４と、復調回路３０５と、変調回路３０６と、を有する。また、クロック生成回路３０２は、分周回路３０７と、カウンタ回路３０９と、基準クロック生成回路３１９と、を有する。また、ロジック回路３０３は、演算処理を行う機能を有し、コントローラ３１３と、ＣＰＵ（中央演算装置ともいう）３１０と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３１１と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３１２と、を有する。
【００９３】
また、コントローラ３１３は、ＣＰＵインターフェース３１４と、ＲＦインターフェース３１５と、メモリコントローラ３１６と、を有する。
【００９４】
また、ＲＦ回路３０１において、電源回路３０４は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。また復調回路３０５は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７から送信信号として送信される。
【００９５】
次に、この半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に出力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介してＲＯＭ３１１、ＲＡＭ３１２に対するアクセスが行われる。
【００９６】
そして、ＣＰＵ３１０による演算処理、ＲＯＭ３１１、ＲＡＭ３１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路３０６で変調され、アンテナ３１７から外部の通信装置に送信される。
【００９７】
本実施の形態では、半導体記憶装置を半導体装置のＲＯＭ３１１、ＲＡＭ３１２、またはその他の記憶回路として搭載することができる。本発明の一態様に係る半導体記憶装置を搭載することにより、より小型化された半導体装置を提供することができる。また、本発明の一態様に係る半導体記憶装置は安価に製造することができるため、半導体装置の製造コストを低減することができる。
【００９８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００９９】
（実施の形態８）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載した半導体装置の作製方法に関して、図面を基に説明する。
【０１００】
本実施の形態における半導体装置について、図８を基に説明する。ここで、図８は、本実施の形態における半導体装置の構成を示す模式図および断面図である。
【０１０１】
図８（Ａ）に示すように本実施の形態における半導体装置は、基板４００と、基板４００に設けられた素子部４０１と、素子部４０１に電気的に接続されたアンテナ４０２と、を有する。
【０１０２】
素子部４０１は、記憶素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ４０２は、半導体装置におけるデータの伝送を行う機能を有する。
【０１０３】
さらに図８（Ｂ）に示すように本実施の形態における半導体装置は、基板４００上に設けられた素子４０４と、素子４０４の一部および基板４００上に設けられた層間膜４０３と、層間膜４０３上に設けられたアンテナ４０２として機能する導電膜４０５と、素子４０４に接続された導線層４０６を有する素子部４０１と、を有する。
【０１０４】
なお、図８（Ｂ）の構成において、導電膜４０６と同じ層にアンテナ４０２として機能する導電膜４０５を設けているが、これに限定されない。素子部４０１を設けた後、素子部を覆うように別途絶縁膜を設け、絶縁膜上に導電膜４０５を設ける構成も適用することができる。
【０１０５】
またこの半導体装置は、図８の構成に限定されない。この半導体装置の他の構成例について図９を用いて説明する。図９は、本実施の形態における半導体装置の他の構成の模式図および断面図である。
【０１０６】
図９（Ａ）に示すようにこの半導体装置は、基板７００と、基板７００上に設けられた素子部７０１および素子部７０１に電気的に接続されたアンテナ７０２と、を有する。
【０１０７】
図８の構成と同様に素子部７０１は、記憶素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ７０２は、半導体装置におけるデータの伝送を行う機能を有する。
【０１０８】
さらに図９（Ｂ）に示すように本実施の形態における半導体装置は、基板７００と、基板７００の一部の上に設けられたアンテナ７０２となる導電膜７１１および樹脂７０９と、導電膜７１１の一部の上に設けられた導電性粒子を含む導電層７０８と、樹脂７０９の一部の上および導電層７０８の一部の上に設けられた導電膜７０６と、導電膜７０６および導電膜７０６上に設けられた素子７０４を有する素子部７０１と、素子部７０１上に設けられた基板７０３と、を有する。
【０１０９】
図９の構成の場合、端子部を設けており、導電膜７０６が端子部として用いられる。そして、導電膜７０６と導電膜７１１とが導電性粒子７０８を介して電気的に接続するように、素子部７０１および導電膜７０６が設けられた基板７０３とアンテナ７０２が設けられた基板７００とが貼り合わされている。
【０１１０】
本実施の形態において、図８の素子部４０１および図９の素子部７０１における記憶装置として本発明の一態様に係る半導体記憶装置を適用することができる。本発明の一態様に係る半導体記憶装置を適用することにより高い信頼を有する半導体装置を安価に製造することができる。
【０１１１】
図８の素子部４０１および図９の素子部７０１は、予め大きな面積の基板上に複数形成し、その後、分断することで形成すれば、安価に形成することができる。このときに用いる図８の基板４００、図９の基板７００および基板７０３としては、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）などを適用することができる。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等を適用することができる。
【０１１２】
図８の素子部４０１および図９の素子部７０１に含まれる複数のトランジスタや記憶素子等は、同じ層に設ける構成に限定されず、複数の層に形成した構成とすることもできる。複数の層に図８の素子部４０１および図９の素子部７０１を形成する際には、層間絶縁膜を用いるが、当該層間絶縁膜の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができ、また、これらの材料を複数種選択して積層構造とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、有機基（例えば、アルキル基、アリール基）やフルオロ基を用いてもよい。有機基は、フルオロ基を有していてもよい。また、層間絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。
【０１１３】
また層間絶縁膜の材料として、層間で発生する寄生容量の減少を目的として、低誘電率材料を適用することも好適である。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。
【０１１４】
図８の導電膜４０５および導電膜４０６、図９の導電膜７０６および導電膜７１１は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。図８の導電膜４０５および導電膜４０６、図９の導電膜７０６および導電膜７１１としては、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成することができる。
【０１１５】
例えば、スクリーン印刷法を用いて図８の導電膜４０５および導電膜４０６、図９の導電膜７０６および導電膜７１１を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデンおよびチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成において、焼成工程は導電性のペーストを押し出した後に行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。
【０１１６】
図８の素子部４０１および図９の素子部７０１に上記集積回路などを設ける場合など、素子部に用いられるトランジスタは、非晶質半導体、微結晶半導体（マイクロクリスタル半導体ともいう）、多結晶半導体、または有機半導体等のいずれの半導体を単層または積層させて半導体膜として作製されたものを適用することができる。良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した半導体膜、レーザ照射法により結晶化した半導体膜を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ４／Ｆ２ガス、ＳｉＨ４／Ｈ２ガス（Ａｒガス）を用いて形成した半導体層や、半導体層にレーザ照射を行ったものを半導体膜として適用することができる。
【０１１７】
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタは、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板では熱に脆弱な場合があるので、石英基板を使用するとよい。
【０１１８】
図８の素子部４０１および図９の素子部７０１に用いられるトランジスタの半導体膜（特にチャネル領域）には、１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の濃度、好適には１×１０１９ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で、水素またはハロゲン元素を添加するとよい。そうすると、欠陥が少なく、クラックが生じにくい半導体膜を得ることができる。
【０１１９】
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタを包むように、または図８の素子部４０１および図９の素子部７０１自身を包むように、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。そうすると、汚染されることがなく、信頼性が向上した図８の素子部４０１および図９の素子部７０１を提供することができる。なおバリア膜としては、窒化珪素膜、窒化酸化珪素膜または酸化窒化珪素膜等が挙げられる。また、図８の素子部４０１および図９の素子部７０１が含むトランジスタの半導体膜の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。そうすると、折り曲げても、クラックが生じにくい素子部４０１を提供することができる。
【０１２０】
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタの半導体膜を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このような半導体膜は、連続発振レーザや、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルスレーザを用いて形成するとよい。
【０１２１】
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタのＳ値（サブスレッショルド値）は０．３５Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ２／Ｖｓ以上の特性を有するとよい。このような特性は、半導体膜を、連続発振レーザや、１０ＭＨｚ以上で動作するパルスレーザで形成すれば、実現することができる。
【０１２２】
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタは、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の周波数特性を有する。または１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）のゲートあたりの周波数特性を有する。
【０１２３】
また、素子部が形成された基板をそのまま用いることができるがこれに限定されない。素子部が形成された基板とは別の基板を用いる例について図１０を用いて説明する。図１０は、本実施の形態における半導体装置の他の構成および作製方法を示す模式図である。
【０１２４】
図１０（Ａ）に示すように、素子部１０１１が形成された基板１０１０において、基板１０１０上の素子部１０１１を剥離する。さらに図１０（Ｂ）に示すように剥離した素子部１０１１を基板１０１０とは別の基板１０１３に貼り合わせた構成とすることもできる。なお、基板１０１３としては、例えば可撓性基板などを適用することができる。
【０１２５】
基板１０１０からの素子部１０１１の剥離は、耐熱性の高い基板１０１０と素子部１０１１の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子部１０１１を剥離する方法、耐熱性の高い基板１０１０と素子部１０１１の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、素子部１０１１を剥離する方法、または素子部１０１１が形成された耐熱性の高い基板１０１０を機械的に削除または溶液やＣＦ３等のガスによるエッチングで除去することで、素子部１０１１を切り離す方法等を用いて行うことができる。
【０１２６】
また、上記記載の方法以外にも、基板１０１０と素子部１０１１の間に剥離層として機能する金属膜（例えば、タングステン、モリブデン、チタン、タンタル、コバルト）、金属酸化膜（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物）または金属膜と金属酸化膜との積層構造を設け、基板１０１０と素子部１０１１とを物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ３）等のエッチング剤によって剥離層の一部を除去した後に、基板１０１０から素子部１０１１を物理的に剥離することもできる。
【０１２７】
また、剥離した素子部１０１１の基板１０１３への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。
【０１２８】
上記のように、素子部１０１１を基板１０１３に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板１０１３は可撓性を有する基板を適用するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１０（Ｃ）に示すように、薬の瓶のような曲面上に、本発明の半導体装置１０１４を密着して貼り合わせることができる。さらに、基板１０１０を再利用することにより、より安価に半導体装置を提供することができる。
【０１２９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３０】
（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載することができる、可撓性を有する半導体装置の作製方法に関して、図面を基に説明する。
【０１３１】
本実施の形態における半導体装置の作製方法について、図１１を基に説明する。図１１は、本実施の形態における半導体装置の構成を示す図である。
【０１３２】
図１１（Ａ）に示すように、本実施の形態における半導体装置は、可撓性を有する保護層５０１と、アンテナ５０４を含む可撓性を有する保護層５０３と、剥離プロセスにより形成する素子部５０２とを有する。保護層５０３上に形成されたアンテナ５０４は、素子部５０２に電気的に接続する。図示する構成では、アンテナ５０４は保護層５０３上にのみ形成されているが、本発明はこの構成に限定されず、アンテナ５０４を保護層５０１上にも形成することもできる。また、素子部５０２と、保護層５０１，５０３との間には、窒化珪素膜等からなるバリア膜を形成する構成とすることにより、素子部５０２が汚染されることなく、信頼性を向上させた半導体装置を提供することもできる。
【０１３３】
アンテナ５０４として機能する導電膜としては、上記実施の形態４において述べた材料を適用することができる。なお、本実施の形態では、素子部５０２とアンテナ５０４とは、異方性導電膜を用いてＵＶ処理または超音波処理を行うことで接続させるが、この方法に限定されず、さまざまな方法を用いることができる。
【０１３４】
図１１（Ｂ）に示すように、保護層５０１，５０３に挟まれた素子部５０２の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層５０１，５０３を重ねたときの厚さをｄとしたとき、保護層５０１，５０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層５０１、５０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部５０２の面積は５ｍｍ角（２５ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積を有するとよい。
【０１３５】
保護層５０１，５０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子部５０２自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子部５０２と、保護層５０１，５０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層５０１、５０３で囲われた素子部５０２は、他の個体物の表面または内部に配置してもよいし、紙の中に埋め込んでもよい。
【０１３６】
次に剥離プロセスにより形成する素子部を、曲面を有する基板に貼る場合について説明する。
【０１３７】
図１１（Ｃ）に示すように、剥離プロセスにより形成した素子部におけるトランジスタの一は、ドレイン電極５０５、ソース電極５０６およびゲート電極５０７を有する。また、電流が流れる方向５１０と、基板が弧を描く方向は垂直に配置されている。このような配置にすれば、基板が折り曲げられて、基板が弧を描いても、基板への応力の影響が少なく、素子部に含まれるトランジスタの特性の変動を抑制することができる。
【０１３８】
また、トランジスタなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積を基板全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力を起因とする素子の破壊を防止することができる。
【０１３９】
また、アクティブ素子の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料および配線材料が主として設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上にする。このようにすると、曲げやすく、高い集積度を有する半導体装置を提供することができる。
【０１４０】
以上のように、本実施の形態における半導体装置の作製方法を用いることにより、半導体装置を曲面上においても作製することができ、半導体装置の適用分野をより拡大することができる。
【０１４１】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０１４２】
（実施の形態１０）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載した半導体装置の使用例に関して説明する。
【０１４３】
本実施の形態における半導体記憶装置を搭載した半導体装置の使用例について、図１２を基に説明する。ここで、図１２は、本実施の形態における半導体装置の使用例を示す模式図である。
【０１４４】
図１２に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１２（Ａ）参照）、包装用容器類（包装紙やボトル等、図１２（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１２（Ｂ）参照）、乗り物類（自転車等、図１２（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１２（Ｅ）、図１２（Ｆ）参照）等に設けて使用することができる。
【０１４５】
半導体装置６００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置６００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置６００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０１４６】
以上のように、本発明の一態様に係る半導体記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。
【実施例１】
【０１４７】
本実施例では、アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法に関して、図１５乃至図１９を基に説明する。
【０１４８】
本実施例では、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置の製造方法を示す。論理回路部１５５０は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は複数の薄膜トランジスタおよびアンチヒューズ型のメモリ素子によりメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つの薄膜トランジスタおよび１つのメモリ素子、並びにアンテナ部１５５４を構成する１つの容量および１つの薄膜トランジスタの断面図を示している。なお本実施例における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。
【０１４９】
なお本実施例において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。
【０１５０】
まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する（図１５（Ａ））。
【０１５１】
本実施例では、支持基板１５０１として、ガラス基板を用いる。また、金属層１５０２として、３０ｎｍのタングステン層を用いる。
【０１５２】
次に、金属層１５０２上に第１絶縁膜１５０３を形成する（図１５（Ｂ））。
【０１５３】
本実施例では、第１絶縁膜１５０３として、５０ｎｍの窒化酸化シリコンおよび１００ｎｍの酸化窒化シリコンの積層構造を用いる。
【０１５４】
次に、第１絶縁膜１５０３上に半導体層１５７０を形成する（図１５（Ｃ））。
【０１５５】
本実施例では、第１絶縁膜１５０３に積み重ねた６６ｎｍのアモルファスシリコン膜にレーザ照射して結晶化し、半導体層１５７０を形成する。
【０１５６】
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層１５７０に対して添加してもよい（図１５（Ｄ））。
【０１５７】
本実施例では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いて、半導体層１５７０に対してボロンを添加する。
【０１５８】
次に、半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７６を得る（図１５（Ｅ））。
【０１５９】
さらに、チャネル領域を形成するために、ｎチャネルトランジスタとする領域を含む半導体層に低濃度の不純物元素を添加してもよい（図１６（Ａ））。
【０１６０】
本実施例では、ｐチャネルトランジスタとする領域の半導体層１５７１をレジストマスク１５７７で覆い、ｎチャネルトランジスタとする領域を含む半導体層１５７２〜１５７６にボロンを添加する。
【０１６１】
次に、半導体層１５７１〜１５７６を覆う第２絶縁膜１５７８を形成する（図１６（Ｂ））。
【０１６２】
本実施例では、１０ｎｍの酸化窒化シリコンを第２絶縁膜１５７８として用いる。
【０１６３】
次に、後に容量とする領域の半導体層１５７４、１５７５を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルで第１のアシスト容量として用いる領域にはＰ型を与える不純物元素を添加することが好ましい。なお、トランジスタとする領域の半導体層１５７１〜１５７３、１５７６はレジストマスク１５７９〜１５８１で覆っておけばよい（図１６（Ｃ））。
【０１６４】
次に、第２絶縁膜１５７８上にゲート電極１５０４〜１５０７、容量電極１５０８およびメモリ素子の下部電極となる第１の電極１５０９を形成する（図１６（Ｄ））。
【０１６５】
第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施例では、ゲート電極１５０４〜１５０７、容量電極１５０８および第１の電極１５０９として、３０ｎｍの窒化タンタルおよび３７０ｎｍのタングステンの積層構造を用いる。
【０１６６】
次に、ｐチャネルトランジスタとする領域の半導体層１５７１および容量とする領域の半導体層１５７４、１５７５を覆うようにレジストマスク１５８２〜１５８４を形成する。その後、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６にゲート電極１５０５〜１５０７をそれぞれマスクとして不純物元素を導入することにより不純物領域を形成する（図１６（Ｅ））。
【０１６７】
本実施例では、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６に、リン（Ｐ）を１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３の濃度で含まれるように導入することにより、ｎ型を示す不純物領域を形成する。
【０１６８】
次に、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６を覆うように、レジストマスク１５８５〜１５８７を形成する。その後、ｐチャネルトランジスタとする領域の半導体層１５７１にゲート電極１５０４をマスクとして不純物元素を導入することによりＰ型を示す不純物領域を形成する。同時に、容量とする領域の半導体層１５７４，１５７５にも、不純物元素を導入することによりＰ型を示す不純物領域を形成する（図１７（Ａ））。
【０１６９】
本実施例では、ｐチャネルトランジスタとする領域の半導体層１５７１および容量とする領域の半導体層１５７４、１５７５に、ボロン（Ｂ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することにより、Ｐ型を示す不純物領域を形成する。その結果、ｐチャネルトランジスタとする領域の半導体層１５７１に自己整合的にチャネル形成領域１５１６、および一対のｐ型不純物領域１５１４が形成される。ｐ型不純物領域１５１４は、ｐチャネルトランジスタのソース領域またはドレイン領域として機能する。同様に、容量とする領域の半導体層１５７４、１５７５にも、自己整合的に不純物濃度の異なるｐ型不純物領域１５１５、１５１７が形成される。
【０１７０】
次に、第２絶縁膜１５７８、ゲート電極１５０４〜１５０７、容量電極１５０８および第１の電極１５０９を覆うように、第３絶縁膜１５８８を形成する（図１７（Ｂ））。
【０１７１】
本実施例では、第３絶縁膜１５８８として、１００ｎｍの酸化窒化シリコンおよび２００ｎｍのＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の積層構造を用いる。
【０１７２】
次に、第３絶縁膜１５８８を、選択的にエッチングすることによって、ゲート電極１５０４〜１５０７、容量電極１５０８および第１の電極１５０９の側面に接するサイドウォール絶縁膜１５１０、サイドウォール絶縁膜１５１１を形成する。なお、サイドウォール絶縁膜１５１０の形成と同時に、第２絶縁膜１５７８の一部をエッチングして除去する。第２絶縁膜１５７８の一部が除去されることによって、ゲート電極１５０４〜１５０７およびサイドウォール絶縁膜１５１０の下方にゲート絶縁膜１５１２が形成される。また、第２絶縁膜１５７８の一部が除去されることによって、容量電極１５０８の下方、第１の電極１５０９の下方およびサイドウォール絶縁膜１５１１の下方に絶縁膜１５１３が残存する（図１７（Ｃ））。
【０１７３】
次に、ｐチャネルトランジスタとする領域の半導体層１５７１および容量とする領域の半導体層１５７４、１５７５を覆うようにレジストマスク１５８９〜１５９１を形成する。その後、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６に、ゲート電極１５０５〜１５０７、およびサイドウォール絶縁膜１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する（図１７（Ｄ））。
【０１７４】
本実施例では、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６に、リン（Ｐ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域およびｎ型不純物領域を形成する。その結果、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９と、ソース領域またはドレイン領域として機能する一対の高濃度不純物領域１５１８とが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９は、サイドウォール絶縁膜１５１０の下方に形成される。
【０１７５】
なお、ここでは、ｎチャネルトランジスタとする領域の半導体層１５７２、１５７３、１５７６にＬＤＤ領域を形成し、ｐチャネルトランジスタとする領域の半導体層１５７１にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。特に、ゲート絶縁膜（ＧＩ膜）が薄い場合、具体的には１０ｎｍ以下の場合にはｐチャネルトランジスタの耐圧を向上させるためにＬＤＤ構造とすることが好ましい。
【０１７６】
次に、半導体層１５７１〜１５７６、ゲート電極１５０４〜１５０７、容量電極１５０８および第１の電極１５０９を覆うように、水素を含む第４絶縁膜１５２２を成膜する（図１７（Ｅ））。本実施例では、第４絶縁膜１５２２として、５０ｎｍの酸化窒化シリコン膜を用いる。
【０１７７】
次に、第４絶縁膜１５２２を覆って、第５絶縁膜１５２３を形成する（図１８（Ａ））。本実施例では、第５絶縁膜として、１００ｎｍの窒化酸化シリコンおよび６００ｎｍの酸化窒化シリコンの積層構造を用いる。
【０１７８】
次に、選択的に第４絶縁膜１５２２および第５絶縁膜１５２３をエッチングして、第１の電極１５０９に達する第１の開口１５２１を形成する（図１８（Ｂ））。
【０１７９】
本実施例では、第１の開口１５２１の直径を２μｍとする。
【０１８０】
次に、メモリ素子として用いる半導体層１５２４を形成する（図１８（Ｃ））。
【０１８１】
本実施例では、半導体層１５２４として、プラズマＣＶＤ法を用いて形成した、１５ｎｍのアモルファスシリコンおよび６ｎｍの酸化窒化シリコンの積層構造を用いる。
【０１８２】
次に、選択的に第４絶縁膜１５２２および第５絶縁膜１５２３をエッチングして、半導体層１５７１〜１５７６に達するコンタクトホール１５９２ａ〜１５９２ｊ、ゲート電極１５０４〜１５０７および容量電極１５０８に達するコンタクトホール１５９３ａ〜１５９３ｅ、第１の電極１５０９に達する第２の開口１５９４をそれぞれ形成する（図１８（Ｄ））。
【０１８３】
その後、フッ酸を含むエッチャントを用いて、露呈している半導体層１５７１〜１５７６表面、ゲート電極１５０４〜１５０７表面、容量電極１５０８表面および露呈している第１の電極１５０９表面の酸化膜の除去と、表面の洗浄を同時に行う。
【０１８４】
次に、第５絶縁膜１５２３、半導体層１５２４、コンタクトホール１５９２ａ〜１５９２ｊ、コンタクトホール１５９３ａ〜１５９３ｅおよび第２の開口１５９４を覆う導電膜を形成する（図示せず）。
【０１８５】
本実施例では、導電膜として、１００ｎｍのチタン、３００ｎｍの純アルミニウムおよび１００ｎｍのチタンの積層構造を用いる。
【０１８６】
次に、選択的に導電膜をエッチングして、ソース電極またはドレイン電極として機能する導電膜１５２５〜１５２８、１５３１、１５３２、選択トランジスタのビット線となる配線１５２９、ワード線となる配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、半導体記憶回路部の第２の電極１５４０および第３の電極１５４１、アンテナ部の容量の電極となる配線１５３３、配線１５３４、アンテナ部の第４の電極１５４２を形成する（図１９（Ａ））。
【０１８７】
ここで、第２の電極１５４０は第１の開口１５２１と重なりメモリ素子の上部電極となり、さらに、第１のアシスト容量の電極の一端となる半導体層１５７４と電気的に接続する。また、第３の電極１５４１は、第２の開口１５９４と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第３の電極１５４１は陰極と電気的に接続していて、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。
【０１８８】
次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタおよびメモリ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁膜１５４３および第７絶縁膜１５４４を形成する。
【０１８９】
本実施例では、第６絶縁膜１５４３として、５０ｎｍの窒化シリコン（Ｓｉ３Ｎ４）を用いる。また、第７絶縁膜１５４４として、１５００ｎｍのポリイミドを用いる。
【０１９０】
続いて、選択的に第７絶縁膜１５４４をエッチングして第６絶縁膜１５４３に達する第３の開口１５９５を形成する。さらに、選択的に第６絶縁膜１５４３および第７絶縁膜１５４４をエッチングして第４の電極１５４２に達する第４の開口１５９６と、導電膜１５２５と導電膜１５２８に達する第５の開口１５９７と、第２の電極１５４０に達する第６の開口１５９８を形成する（図１９（Ｂ））。
【０１９１】
次に、第７絶縁膜１５４４上に導電膜（図示せず）を形成する。
【０１９２】
本実施例では、導電膜として、１００ｎｍのチタン、２００ｎｍの純アルミニウムおよび１００ｎｍのチタンの積層構造を用いる。
【０１９３】
続いて、選択的に導電膜をエッチングして、第２のアシスト容量の上部電極となる第５の電極１５４５、論理回路部の配線電極として用いる第６の電極１５４６、アンテナ部の第７の電極１５４７を形成する。第５の電極１５４５は第２の電極１５４０と電気的に接続している（図１９（Ｃ））。
【０１９４】
次に、第７絶縁膜１５４４、第５の電極１５４５、第６の電極１５４６および第７の電極１５４７を覆って、第８絶縁膜１５４８を形成する。
【０１９５】
続いて、選択的に第８絶縁膜１５４８をエッチングして、第７の電極１５４７に達する第７の開口１５４９を形成する。
【０１９６】
続いて、第７の開口１５４９上に、第７の電極１５４７と接するアンテナの下地層１５５１を形成する。
【０１９７】
続いて、下地層１５５１上に、アンテナ１５９９を形成する（図１９（Ｄ））。
【０１９８】
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタおよびメモリ素子と、アンテナ部１５５４の薄膜トランジスタおよびアンテナとを形成することができる。
【０１９９】
その後、剥離を行って金属層１５０２および支持基板１５０１を除去する。
【０２００】
その後、複数の半導体装置が形成された１枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０２０１】
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
【０２０２】
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の選択トランジスタとなる薄膜トランジスタ１５５７、第１のアシスト容量１５５８、第２のアシスト容量１５５９、メモリ素子１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。
【０２０３】
また、メモリ素子１５６０を挟む電極１５４０と電極１５４１との間には、メモリ素子１５６０と並列になる形で第１のアシスト容量１５５８と第２のアシスト容量１５５９が接続される。
【０２０４】
図１９は、論理回路部１５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、半導体記憶回路部１５５２に設けられた薄膜トランジスタ１５５７、第１のアシスト容量１５５８、第２のアシスト容量１５５９、メモリ素子１５６０、アンテナ部１５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネルトランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。
【０２０５】
以上の工程を経た半導体装置のメモリは、本発明の一態様に係る半導体記憶装置で構成されている。本発明の一態様に係る半導体記憶装置は、第１のアシスト容量１５５８の直上に第３の電極１５４１、第６の絶縁膜１５４３、第５の電極１５４５からなる第２のアシスト容量１５５９を積層することにより、面積を減らしていることを特徴とする。
【０２０６】
なお、第１のアシスト容量１５５８および第２のアシスト容量１５５９の形成方法と同一の方法により、昇圧回路内部の容量を形成することが可能である。
【０２０７】
本発明の半導体記憶装置を具備する半導体装置とすることにより、小型化を図ることができる。また、論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４とを同一基板上で作りこむことで、データの書き込みまたは読み出しの際の誤動作を減らすことができる。
【実施例２】
【０２０８】
本実施例では、本発明の一態様を適用したメモリセルと、本発明を適用しないメモリセルとのサイズ比較を、図１３を基に説明する。
【０２０９】
図１３（Ａ）は、本発明を適用しないメモリセル１１００を示している。また、図１３（Ｂ）は、本発明の一態様を適用したメモリセル１１１０を示している。
【０２１０】
ここで、メモリセル１１００は、選択トランジスタ１１０１、アシスト容量１１０２およびメモリ素子１１０３、を有している。また、メモリセル１１１０は、選択トランジスタ１１１１、第１のアシスト容量１１１２、第２のアシスト容量１１１３およびメモリ素子１１１４、を有している。
【０２１１】
メモリセル１１００およびメモリセル１１１０には、双方１ｐＦのアシスト容量が設けられている。しかし、第２のアシスト容量１１１３が設けられたメモリセル１１１０では、メモリセル全体の面積に対するアシスト容量部分の面積の占める割合が、メモリセル１１００と比べて約３０％減少している。
【０２１２】
さらに、メモリセル１１１０において、選択トランジスタ１１１１のサイズを縮小し、メモリ素子１１１４を第１のアシスト容量１１１２の直上に設けると、メモリセル１１１０のサイズは、２５μｍ×４０μｍとなる。一方、メモリセル１１００のサイズは、４０．５μｍ×５０．５μｍである。すなわち、メモリセル１１１０では、メモリセル全体の面積が、メモリセル１１００と比べて約５０％減少している。
【０２１３】
さらに、メモリセル１１１０を用いることによる、メモリ回路全体（メモリセル、デコーダ、インターフェース、昇圧回路から構成される）の面積の変化を検討する。
【０２１４】
１Ｋビットのメモリ容量を有するメモリ回路全体のサイズは２．４５ｍｍ×２．７ｍｍである。したがって、メモリセル１１００を用いた場合は、そのうちメモリセル部分の面積の占める割合は約３６％である。
【０２１５】
これに対して、メモリセル１１１０の面積はメモリセル１１００の面積の約５０％なので、メモリセル１１１０を用いた場合は、メモリ回路全体の面積におけるメモリセル部分の面積の占める割合を、メモリセル１１００を用いる場合と比較して、約１８％削減することが可能である。
【０２１６】
また、メモリセルのビット数を増やした場合の試算を行なうと、メモリ容量４Ｋビットとすると、メモリセル１１１０を用いた場合は、メモリセル１１００を用いた場合と比較して、メモリ回路全体の面積を約２８％削減することが可能となる。また、メモリ容量１６Ｋビットとすると、メモリセル１１１０を用いた場合は、メモリセル１１００を用いた場合と比較して、メモリ回路全体の面積を約３７％削減することが可能となる。
【符号の説明】
【０２１７】
１００  メモリセル
１０１  選択トランジスタ
１０２  アシスト容量
１０３  アシスト容量
１０４  メモリ素子
１０５  電極
１０６  電極
１０７  電極
１０８  半導体膜
１０９  電極
１１０  電極
１１１  電極
１１２  半導体膜
１１３  絶縁膜
１１４  絶縁膜
１１５  絶縁膜
１１６  絶縁膜
２００  メモリセル
２０１  アシスト容量
２０２  電極
２０３  電極
２０４  電極
２０５  電極
２０６  絶縁膜
２０７  絶縁膜
２５０  メモリセル
２５１  アシスト容量
２５２  絶縁膜
３００    半導体装置
３０１    ＲＦ回路
３０２    クロック生成回路
３０３    ロジック回路
３０４    電源回路
３０５    復調回路
３０６    変調回路
３０７    分周回路
３０９    カウンタ回路
３１０    ＣＰＵ
３１１    ＲＯＭ
３１２    ＲＡＭ
３１３    コントローラ
３１４    ＣＰＵインターフェース
３１５    ＲＦインターフェース
３１６    メモリコントローラ
３１７    アンテナ
３１８    アンテナ部
３１９    基準クロック生成回路
４００    基板
４０１    素子部
４０２    アンテナ
４０３    層間膜
４０４    素子
４０５    導電膜
４０６    導電膜
５０１    保護層
５０２    素子部
５０３    保護層
５０４    アンテナ
５０５    ドレイン電極
５０６    ソース電極
５０７    ゲート電極
５１０    方向
６００    半導体装置
７００    基板
７０１    素子部
７０２    アンテナ
７０３    基板
７０４    素子
７０６    導電膜
７０８    導電性粒子
７０９    樹脂
７１１    導電膜
８００    メモリセル
８０１    選択トランジスタ
８０２    アシスト容量
８０３    アシスト容量
８０４    メモリ素子
８０５    半導体膜
８０６    電極
８０７    電極
８０８    電極
８０９    電極
８１０    電極
８１１    電極
８１２    電極
８１３    電極
８１４    半導体膜
８１５    コンタクトホール
８１６    コンタクトホール
８１７    コンタクトホール
８１８    コンタクトホール
８１９    コンタクトホール
８２０    コンタクトホール
８２１    コンタクトホール
８２２    絶縁膜
８２３    絶縁膜
９００    容量
９０１    容量
９０２    容量
９０３    電極
９０４    半導体膜
９０５    導電膜
９０６    導電膜
９０７    導電膜
９０８    導電膜
９０９    コンタクトホール
９１０    コンタクトホール
９１１    コンタクトホール
９１３    絶縁膜
９１４    絶縁膜
１０１０    基板
１０１１    素子部
１０１３    基板
１０１４    半導体装置
１１００    メモリセル
１１０１    選択トランジスタ
１１０２    アシスト容量
１１０３    メモリ素子
１１１０    メモリセル
１１１１    選択トランジスタ
１１１２    アシスト容量
１１１３    アシスト容量
１１１４    メモリ素子
１２０１    ダイオード
１２１１    中段容量
１２２０    最終段容量
１２２１    インバータ
１５０１    支持基板
１５０２    金属層
１５０３    絶縁膜
１５０４    ゲート電極
１５０５    ゲート電極
１５０８    容量電極
１５０９    電極
１５１０    サイドウォール絶縁膜
１５１１    サイドウォール絶縁膜
１５１２    ゲート絶縁膜
１５１３    絶縁膜
１５１４    ｐ型不純物領域
１５１５    ｐ型不純物領域
１５１６    チャネル形成領域
１５１８    高濃度不純物領域
１５１９    低濃度不純物領域
１５２０    チャネル形成領域
１５２１    開口
１５２２    絶縁膜
１５２３    絶縁膜
１５２４    半導体層
１５２５    導電膜
１５２８    導電膜
１５２９    配線
１５３０    配線
１５３３    配線
１５３４    配線
１５３５    配線
１５３６    配線
１５３７    配線
１５４０    電極
１５４１    電極
１５４２    電極
１５４３    絶縁膜
１５４４    絶縁膜
１５４５    電極
１５４６    電極
１５４７    電極
１５４８    絶縁膜
１５４９    第７の開口
１５５０    論理回路部
１５５１    下地膜
１５５２    半導体記憶回路部
１５５４    アンテナ部
１５５７    薄膜トランジスタ
１５５８    アシスト容量
１５５９    アシスト容量
１５６０    メモリ素子
１５７０    半導体層
１５７１    半導体層
１５７２    半導体層
１５７４    半導体層
１５７７    レジストマスク
１５７８    絶縁膜
１５７９    レジストマスク
１５８２    レジストマスク
１５８５    レジストマスク
１５８８    絶縁膜
１５８９    レジストマスク
１５９４    開口
１５９５    開口
１５９６    開口
１５９７    開口
１５９８    開口
１５９９    アンテナ
３０００    メモリ回路
３００１    メモリセルアレイ
３００２    コラムデコーダ
３００３    ローデコーダ
３００４    アドレスセレクタ
３００５    セレクタ
３００６    回路
３００７    昇圧回路
１５９２ａ    コンタクトホール
１５９３ａ    コンタクトホール
【図１】
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【図２】
2010109338.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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