(57)【要約】【課題】Ａ／Ｄ変換の分解能を低下させることなく回路規模と消費電流を削減することが可能な固体撮像装置を提供する。【解決手段】入射される電磁波の大きさに応じた信号を出力する複数の画素３を備える撮像部２と、撮像部２からの前記信号に応じた電圧と基準電圧を比較し、比較結果を出力するカラム回路１０から１５と、撮像部２からの前記信号に応じた周波数のクロックを出力するカラム回路１０から１５と、前記クロックをカウントするカラム回路１０から１５と、カラム回路１０から１５のクロック出力時間またはカラム回路１０から１５のカウント時間を制御して、前記比較結果に応じた所定時間のみ前記クロックのカウントが行われるようにするカラム回路１０から１５と、を備える。【選択図】図１
2010232747.tif 000002
【特許請求の範囲】
【請求項１】
入射される電磁波の大きさに応じた信号を出力する複数の画素を備える撮像部と、
前記撮像部からの前記信号に応じた電圧と基準電圧を比較し、比較結果を出力する比較部と、
前記撮像部からの前記信号に応じた周波数のクロックを出力するクロック生成部と、
前記クロックをカウントするカウント部と、
前記クロック生成部のクロック出力時間または前記カウント部のカウント時間を制御して、前記比較結果に応じた所定時間のみ前記クロックのカウントが行われるようにする動作時間制御部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記比較部での前記比較結果および前記所定時間内における前記クロックのカウント値に基づいて前記撮像部からの前記信号を算出する算出部を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
電圧制御発振回路を有する前記クロック生成部を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
円環遅延回路を有する前記クロック生成部を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記カウント部は、非同期型カウンタであることを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルスチルカメラやカムコーダに適用される、固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやカムコーダに代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ（以下、ＣＣＤイメージャと称する）や、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＭＯＳイメージャと称する）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＣＭＯＳイメージャと称する）に代表される固体撮像装置が搭載されている。
【０００３】
(Ｃ)ＭＯＳイメージャの中には、画素内の電荷生成手段（例えば、フォトダイオード）で生成された信号電荷に応じた信号（以下、画素信号と称する）を増幅する駆動トランジスタを有する増幅型固体撮像素子（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）（以下、ＡＰＳと称する）構成の画素を備えた増幅型固体撮像装置がある。更に、各カラムにＡ／Ｄ変換手段を有し、垂直信号線に読み出された画素信号をＡ／Ｄ変換することができるカラムＡＤＣ型（列並列Ａ／Ｄ変換方式）固体撮像装置がある。
【０００４】
従来のカラムＡＤＣ型固体撮像装置における画素信号のＡ／Ｄ変換方式には、逐次比較Ａ／Ｄ変換方式、シングルスロープＡ／Ｄ変換方式、サイクリックＡ／Ｄ変換方式等がある。このほか、カラムに備えられた“Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ”（以下、ＴＤＣと称する）が、画素信号に応じた周波数のクロックを出力し、このクロックをカウンタがカウントすることで、画素信号をＡ／Ｄ変換する方式が提案されている。この方式により、画素信号を比較的容易に高Ｓ／ＮでＡ／Ｄ変換する固体撮像装置が示されている（例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７０２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＴＤＣによるＡ／Ｄ変換は、クロック生成部が備える複数の反転回路の各遅延量が、入力される信号の大きさに応じて変化することを利用している。このため、従来のＴＤＣ型Ａ／Ｄ変換器を備えたカラムＡＤＣ型固体撮像装置がＡ／Ｄ変換を行う場合、少なくとも想定される全ての画素信号に応じた周波数のクロックをカウントできるカウント段数（分解能）を備える必要があり、カラムＡＤＣ型固体撮像装置の回路規模が増大する原因となっていた。
【０００７】
さらに、カラムＡＤＣ型固体撮像装置がＡ／Ｄ変換を行う場合、全画素で一律の駆動時間で動作しており、消費電流が増大する原因となっていた。
【０００８】
本発明は、前記の諸点に鑑みてなされたものであり、Ａ／Ｄ変換の実質の分解能を低下させることなく回路規模と消費電流を削減することが可能な固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明は、入射される電磁波の大きさに応じた信号を出力する複数の画素を備える撮像部と、前記撮像部からの前記信号に応じた電圧と基準電圧を比較し、比較結果を出力する比較部と、前記撮像部からの前記信号に応じた周波数のクロックを出力するクロック生成部と、前記クロックをカウントするカウント部と、前記クロック生成部のクロック出力時間または前記カウント部のカウント時間を制御して、前記比較結果に応じた所定時間のみ前記クロックのカウントが行われるようにする動作時間制御部と、を備えることを特徴とする固体撮像装置である。
【００１０】
また本発明は、前記比較部での前記比較結果および前記所定時間内における前記クロックのカウント値に基づいて前記撮像部からの前記信号を算出する算出部を備えることを特徴とする固体撮像装置である。
【００１１】
また本発明は、電圧制御発振回路を有する前記クロック生成部を備えることを特徴とする固体撮像装置である。
【００１２】
また本発明は、円環遅延回路を有する前記クロック生成部を備えることを特徴とする固体撮像装置である。
【００１３】
また本発明は、前記カウント部が、非同期型カウンタであることを特徴とする固体撮像装置である。
【発明の効果】
【００１４】
本発明によれば、画素信号による電圧に応じてクロック生成部またはカウント部の動作時間を変化させることで、Ａ／Ｄ変換の実質の分解能を低下させることなく、回路規模と消費電流を削減することができる。
【図面の簡単な説明】
【００１５】
【図１】本実施の一形態による固体撮像装置のブロック図である。
【図２】ＮＭＯＳトランジスタを用いた読出電流源部５の構成例を示す図である。
【図３】アナログ処理部７の構成例を示す図である。
【図４】カラム回路１０の構成例を示す図である。
【図５】クロック生成部１０１の構成例を示す図である。
【図６】ＲＤＬの構成例を示す図である。
【図７】「ΔＶの電圧範囲」と、「比較結果」と、「動作時間データ」と、「動作時間内に所定数のクロック波数がカウントされたとした場合の電圧ΔＶ」と、の関係を示す図である。
【図８】図４に示すカラム回路１０における、クロック生成部１０１の動作を示すタイムチャートである。
【図９】カラム回路１０の他の構成例を示す図である。
【図１０】図９に示すカラム回路１０における、クロック生成部１０１の動作を示すタイムチャートである。
【図１１】固体撮像装置１の全体動作を示すフローチャートである。
【発明を実施するための形態】
【００１６】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本実施の一形態による固体撮像装置のブロック図である。図１において、固体撮像装置１は、撮像部２と、画素３と、読出電流源部５と、アナログ処理部７と、ＡＤ変換部９と、カラム回路１０から１５と、出力部１７と、制御部２０と、垂直選択部２１と、水平選択部２２と、水平信号線３０と、垂直制御線１１０から１１３と、垂直信号線１３０から１３５と、比較結果出力線４００から４０５と、水平制御線４０から４５と、垂直選択部制御線５０と、読出電流源部制御線５１と、アナログ処理部制御線５２と、ＡＤ変換部制御線５３と、水平選択部制御線５４と、を備える。
【００１７】
撮像部２には、複数の画素３が行列状に２次元配置されている。各画素３は、個々に例えばフォトダイオード、フォトゲート、フォトトランジスタなどの光電変換素子（不図示）と、トランジスタ回路（不図示）を備え、垂直制御線１１０から１１３のいずれかを選択することによってその画素行が選択されると、入射された光量に応じた電圧の画素信号を、読出電流源部５に出力する。なお画素３は、図１に示された個数（４行６列）に限られず、より多く配置してよい。その場合、カラム回路、垂直信号線等も画素３の列数に応じて配置数が増える。また、垂直制御線も画素３の行数に応じて配置数が増える。また画素３の２次元配置は行列状に限られず、例えば画素が三角状に配置された、いわゆるデルタ配置でもよい。
【００１８】
垂直選択部２１は、制御部２０から垂直選択部制御線５０を経由して選択信号により指示を受け、垂直制御線１１０から１１３のいずれか１つを選択することで、行列状に２次元配置された複数の画素３の中から、選択した垂直制御線に接続された画素３を、行単位で選択する。
【００１９】
例えば、垂直選択部２１が垂直制御線１１０を選択すると、その垂直制御線１１０に接続されている画素３、すなわち撮像部２の最下行に配置された複数の画素３を、行単位で選択することができる。垂直制御線１１１から１１３についても同様に、垂直選択部２１は、それぞれの垂直制御線に接続されている複数の画素３を、行単位で選択することができる。なお、画素３を駆動するためのパルス信号も垂直制御線１１０に通すことができる、としてもよい。
【００２０】
水平選択部２２は、水平制御線４０から４５を介した指示により、後述する図４のメモリー部１０５に記憶されたデータを、水平信号線３０を経由して出力部１７に出力させることができる。出力部１７は、水平信号線３０を経由して受信したデータを画像処理等の信号処理ブロック（不図示）に出力することができる。
【００２１】
以下では例として、垂直選択部２１が選択した垂直制御線１１０により撮像部２の最下行に配置された画素３から出力された画素信号が、垂直信号線１３０から１３５を経由して読出電流源部５に入力され、読出電流源部５からの出力が、垂直信号線１３０から１３５を経由してアナログ処理部７に入力され、アナログ処理部７からの出力が、垂直信号線１３０を経由してＡＤ変換部９が備えるカラム回路１０から１５に入力される場合について説明をする。
【００２２】
図２に、ＮＭＯＳトランジスタを用いた読出電流源部５の構成例を示す。読出電流源部５のドレイン端子には垂直信号線１３０から１３５が接続され、ゲート端子には制御部２０の読出電流源部制御線５１から所定の電圧が印加され、ソース端子はグランド電位に接続されている。読出電流源部５により、画素３から垂直信号線１３０から１３５を経由して入力された画素信号を増幅して、増幅後の画素信号をアナログ処理部７に垂直信号線１３０から１３５を経由して出力する。
【００２３】
図３に、アナログ処理部７の構成例を示す。アナログ処理部７は、ＣＤＳ処理部７２と、比較部７１と、バッファ部７３と、垂直信号線１３０と、比較結果出力線４００から４０５と、を備える。なお、アナログ処理部７は、電圧を増幅するためのＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）回路をさらに備える、としてもよい。
【００２４】
ＣＤＳ処理部７２には、垂直信号線１３０から１３５を介して入力された増幅後の画素信号に相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）（以下、ＣＤＳと称する）処理を行うよう、アナログ処理部制御線５２経由で制御部２０からの指示が入力される。
【００２５】
ＣＤＳ処理部７２は、ＣＤＳ処理として画素３が備えるトランジスタ回路（不図示）をリセットした場合における増幅後の画素信号に応じた電圧（以下、リセットレベルと称する）と信号レベルとの差分処理を行うことで、固定パターンノイズ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ）（以下、ＦＰＮと称する）やリセットノイズなどのノイズ成分を取り除く。次にＣＤＳ処理部７２は、ＣＤＳ処理後の電圧をバッファ部７３に出力する。バッファ部７３はインピーダンスを調整して、ＣＤＳ処理後の電圧を後述する図４のクロック生成部１０１に出力する。
【００２６】
比較部７１は、コンパレータ７４と、可変比較電圧Ｖｃｍｐを出力する可変比較電圧器７５と、を備える。比較部７１は、ＣＤＳ処理部７２から出力されるＣＤＳ処理後の電圧と可変比較電圧Ｖｃｍｐとを比較し、その比較結果を比較結果出力線４００から４０５経由で動作時間制御部１０７に出力する。比較部７１は、ＣＤＳ処理後の電圧の比較結果を、比較結果出力線４００から４０５を介して後述する図４のメモリー部１０５に出力する。すなわち制御部２０が、各画素の読み出し時間内にアナログ処理部制御線５２を用いて可変比較電圧ＶｃｍｐをＶ１、Ｖ２と逐次変更し、ＣＤＳ処理後の電圧と可変比較電圧Ｖｃｍｐとを比較することで、ＣＤＳ処理後の電圧の高さを分類することができる。ここで可変比較電圧Ｖｃｍｐは、Ｖ１＜Ｖ２の高低関係があるものとする。なお、比較電圧Ｖｃｍｐは、Ｖ１、Ｖ２の２値に限らなくてよい。
【００２７】
比較部７１の比較結果は、ＣＤＳ処理後の電圧がＶ１より低い電圧である場合をＣＯＭＰ１、ＣＤＳ処理後の電圧がＶ１以上でＶ２より低い電圧である場合をＣＯＭＰ２、ＣＤＳ処理後の電圧がＶ２以上である場合をＣＯＭＰ３とする。このようにＣＤＳ処理後の電圧を、その電圧の高さに応じて３値で表現することができる。なお、ＣＤＳ処理後の電圧の分類はこの３値に限らず、可変比較電圧Ｖｃｍｐに応じて増減してもよい。
【００２８】
図４は、カラム回路１０の構成例を示す図である。ここでカラム回路１０は、クロック生成部１０１と、カウント部１０３と、メモリー部１０５と、動作時間制御部１０７と、垂直信号線１３０と、水平信号線３０と、水平制御線４０と、比較結果出力線４００と、ＡＤ変換部制御線５３と、を備える。なお、図１のカラム回路１１から１５は、カラム回路１０と同構成を有する。
【００２９】
クロック生成部１０１は、制御部２０から「動作時間データ」を取得した動作時間制御部１０７の指示で動作時間だけ動作し、バッファ部７３から入力されるＣＤＳ処理後の電圧に応じた周波数のクロックを生成し、カウント部１０３に出力する。
【００３０】
クロック生成部１０１は、動作時間制御部１０７から入力されるＳｔａｒｔ信号がＨｉｇｈになると反転動作を開始し、クロック（ＣＬＫＯＵＴ）を出力する。また、クロック生成部１０１は、Ｓｔａｒｔ信号がＬｏｗになると反転動作を終了し、クロック（ＣＬＫＯＵＴ）の出力を停止する。動作時間制御部１０７がクロック生成部１０１に指示をする構成となっている場合、「動作時間データ」はクロック生成部１０１の動作時間を意味する。ここで、Ｓｔａｒｔ信号がＨｉｇｈになる時間、すなわちクロック生成部１０１の動作時間は、比較部７１の「比較結果」に応じて決まる。
【００３１】
図５は、クロック生成部１０１の構成例を示す。クロック生成部１０１は、３０個のＩＮＶ回路２０２から２３１と、１個のＮＡＮＤ回路２０１と、を有し、これらがリング状に複数段接続された電圧制御発振回路（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）（以下、ＶＣＯと称する）を備える。
【００３２】
電源電圧ＶＤＤ（所定の固定電圧、図５と図６に図示。図１から図４、図９には不図示）とＣＤＳ処理後の電圧Ｖｉｎとの差（ＶＤＤ−Ｖｉｎ）を、以下、ΔＶと称する。ＩＮＶ回路２０２から２３１と、ＮＡＮＤ回路２０１は、ΔＶが大きくなると遅延量が小さくなる特性があるものとする。したがって、ＶＣＯから出力されるクロックの周波数はΔＶが大きくなるほど高くなる。なお、ＶＣＯが備えるＩＮＶ回路の個数は、図５に例として示された３０個に限る必要はない。同様に、ＶＣＯが備えるＮＡＮＤ回路の個数は、図５に例として示された１個に限る必要はない。尚、アナログ処理部７の構成に応じてＶｉｎをクロック生成部１０１の電源側に接続するようにしても構わない。
【００３３】
また、クロック生成部１０１は、ＶＣＯを備える代わりに、３０個のＩＮＶ回路３０２から３３１と、２個のＮＡＮＤ回路すなわちＮＡＮＤ回路３０１とＮＡＮＤ回路３３２と、を有した円環遅延回路（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ）（以下、ＲＤＬと称する）を備えてもよい。ＲＤＬから出力されるクロック（ＣＬＫＯＵＴ）の動作は、ＶＣＯと同様である。
【００３４】
図６にＲＤＬの構成例を示す。ＲＤＬは、ＮＡＮＤ回路３３２の出力はＮＡＮＤ回路３０１の入力に帰還される。またＩＮＶ回路３２９への入力は、フィードフォワードループとしてＮＡＮＤ回路３３２にも入力される。ＩＮＶ回路３０２から３３１と、ＮＡＮＤ回路３０１と、ＮＡＮＤ回路３３２と、はΔＶが大きくなると遅延量が小さくなる特性があるものとする。したがって、ＲＤＬから出力されるクロックの周波数はΔＶが大きくなるほど高くなる。なお、フィードフォワードループを設けているのは、ＲＤＬが発振するようにするためである。またＲＤＬが備えるＩＮＶ回路の個数は、図６に例として示された３０個に限る必要はない。また、ＲＤＬが備えるＮＡＮＤ回路の個数は、図６に例として示された２個に限る必要はない。更に、ＮＡＮＤ回路の挿入位置およびフィードフォワードループもこれに限る必要はない。
【００３５】
カウント部１０３は、クロック生成部１０１から入力されるクロックをカウントし、クロックのカウント値をメモリー部１０５に出力する。ここでカウント部１０３は、例としてクロックを１６波までカウントできるカウント段数を備えるものとする。なおカウント部１０３は、非同期型カウンタ回路が好適であるが、同期型カウンタ回路でも構わない。
【００３６】
メモリー部１０５は、カウント部１０３から入力されたカウント値を記憶する。またメモリー部１０５は、「比較結果」を記憶する。更に、カラム回路１０には、クロック生成部１０１を構成する反転回路（ＮＡＮＤ回路およびＩＮＶ回路）からの出力信号を検出する検出手段およびその値を保持するメモリー手段を内蔵するようにしても構わない。
【００３７】
制御部２０は、「比較結果」が「ＣＯＭＰ１」に対応する「動作時間データＴ１」、「比較結果」が「ＣＯＭＰ２」に対応する「動作時間データＴ２」、「比較結果」が「ＣＯＭＰ３」に対応する「動作時間データＴ３」、をＡＤ変換部制御線５３経由で動作時間制御部１０７に出力する。動作時間制御部１０７は、比較部７１での比較結果に応じた動作時間を選択する。
【００３８】
図７は、「ΔＶの電圧範囲」と、「比較結果」と、「動作時間データ」と、「動作時間内に所定数のクロック（例えば１６波）がカウントされたとした場合の電圧ΔＶ」と、の設計事項として予め決められた関係を示す表である（以下、対応表と称する）。ここで、「動作時間データ」に示された動作時間の長さは、Ｔ１＞Ｔ２＞Ｔ３の関係があるものとし、所定の時間Ｔを用いて例えば、Ｔ１＝１．０Ｔ、Ｔ２＝０．７５Ｔ、Ｔ３＝０．５Ｔ、とする。
【００３９】
以下では、例として、ΔＶが１．５［Ｖ］より高い場合の「比較結果」を「ＣＯＭＰ３」、ΔＶが１．０［Ｖ］より高くかつ１．５［Ｖ］以下である場合の「比較結果」を「ＣＯＭＰ２」、ΔＶが１．０［Ｖ］以下の場合の「比較結果」を「ＣＯＭＰ１」、として以下説明をする。また、例として所定数の波数を１６波として以下説明をする。
【００４０】
図８は、図４に示すカラム回路１０における、クロック生成部１０１の動作を示すタイムチャートである。このタイムチャートは、例として、ΔＶが２．０［Ｖ］、１．８［Ｖ］、１．５［Ｖ］、１．２５［Ｖ］、１．０［Ｖ］である場合の、Ｓｔａｒｔ信号と、出力するクロック（ＣＬＫＯＵＴ）との関係を示す。
【００４１】
比較部７１での「比較結果」が例えば「ＣＯＭＰ３」であった場合（図８（Ａ）、（Ｂ））、動作時間制御部１０７は、図７に示す対応表により、「ＣＯＭＰ３」に対応する「動作時間データＴ３」を選択する。つまり、Ｓｔａｒｔ信号は０．５Ｔ時間だけＨｉｇｈとなり、クロック生成部１０１は、クロック（ＣＬＫＯＵＴ）を０．５Ｔ時間だけ出力して停止する。
【００４２】
同様の動作により、比較部７１での「比較結果」が「ＣＯＭＰ２」である場合（図８（Ｃ）、（Ｄ））、動作時間制御部１０７は、図７に示す対応表により、「ＣＯＭＰ２」に対応する「動作時間データＴ２」を選択する。つまり、Ｓｔａｒｔ信号は０．７５Ｔ時間だけＨｉｇｈとなり、クロック生成部１０１は、クロック（ＣＬＫＯＵＴ）を０．７５Ｔ時間だけ出力して停止する。また、比較部７１での「比較結果」が「ＣＯＭＰ１」である場合（図８（Ｅ））、動作時間制御部１０７は、図７に示す対応表により、「ＣＯＭＰ１」に対応する「動作時間データＴ１」を選択する。つまり、Ｓｔａｒｔ信号は１．０Ｔ時間だけＨｉｇｈとなり、クロック生成部１０１は１．０Ｔ時間だけクロックを出力して停止する。
【００４３】
次に、クロックのカウント数からΔＶを算出する算出方法について説明する。例えば、比較部７１での「比較結果」が「ＣＯＭＰ３」で、カウント値が１６波である場合、対応表からΔＶは２．０［Ｖ］と判る。また、比較部７１での「比較結果」が「ＣＯＭＰ３」で、カウント値が例えば１４波である場合、対応表により０．５Ｔ時間に１６波カウントした場合はΔＶ＝２．０［Ｖ］であることが判り、０．７５Ｔ時間に１６波（０．５Ｔ時間あたりでは１０．７波）カウントした場合はΔＶ＝１．５［Ｖ］であることが判るので、０．５Ｔ時間に１４波カウント場合は比例計算により、ΔＶ＝（（２．０−１．５）／（１６−１０．７））×（１４−１０．７）＋１．５で算出結果が示される。これにより制御部２０は、ΔＶを約１．８［Ｖ］と算出することができる。
【００４４】
以上の説明により、カウント部１０３は、電圧によらず所定数の波数までカウントできる分解能（カウント段数）を備えればよいので、回路規模が必要以上に増大することを防ぐことができる。また、クロック生成部１０１は、クロックを動作時間だけ出力するので、消費電流が必要以上に増大することを防ぐことができる。
【００４５】
図９は、カラム回路１０の他の構成例を示す図である。ここでカラム回路１０は、クロック生成部１０１と、カウント部１０３と、メモリー部１０５と、動作時間制御部１０７と、垂直信号線１３０と、水平信号線３０と、水平制御線４０と、比較結果出力線４００と、ＡＤ変換部制御線５３と、を備える。図９に示すように動作時間制御部１０７がクロック生成部１０１に指示をしない構成となっている場合、「動作時間データ」はカウント部１０３の動作時間を意味する。なお、図１に示されたカラム回路１１から１５は、カラム回路１０と同構成を有する。尚、カラム回路１０には、クロック生成部１０１を構成する複数個の反転回路（ＮＡＮＤ回路およびＩＮＶ回路）からの出力信号を検出する検出手段およびその値を保持するメモリー手段を内蔵するようにしても構わない。
【００４６】
図１０は、図９に示すカラム回路１０における、クロック生成部１０１の動作を示すタイムチャートである。動作タイムチャートは、例として、ΔＶが２．０［Ｖ］、１．８［Ｖ］、１．５［Ｖ］、１．２５［Ｖ］、１．０［Ｖ］である場合の、Ｓｔａｒｔ信号と、出力するクロック（ＣＬＫＯＵＴ）との関係を示す。
【００４７】
比較部７１での「比較結果」が例えば「ＣＯＭＰ３」であった場合（図１０（Ａ）、（Ｂ））、動作時間制御部１０７は、図７に示す対応表により、「ＣＯＭＰ３」に対応する「動作時間データＴ３」を選択する。つまり、カウント部１０３は、クロック（ＣＬＫＯＵＴ）を０．５Ｔ時間に１６波カウントして停止する。すなわち図８とは異なり、クロック（ＣＬＫＯＵＴ）の出力が続いても、その代わりにカウント部１０３が０．５Ｔ時間だけカウント動作を行うことにより、カウント値は１６となる。
【００４８】
同様の動作により、比較部７１での「比較結果」が「ＣＯＭＰ２」である場合（図１０（Ｃ）、（Ｄ））、動作時間制御部１０７は、図７に示す対応表により、「ＣＯＭＰ２」に対応する「動作時間データＴ２」を選択する、つまり、カウント部１０３は、クロック（ＣＬＫＯＵＴ）を０．７５Ｔ時間だけカウントして停止する。また、比較部７１での「比較結果」が「ＣＯＭＰ１」である場合（図１０（Ｅ））、動作時間制御部１０７は、図７に示す対応表により、「ＣＯＭＰ１」に対応する「動作時間データＴ１」を選択する。つまり、カウント部１０３は１．０Ｔ時間だけクロックをカウントして停止する。
【００４９】
したがって前述と同様に、カウント部１０３は、電圧によらず所定数の波数までカウントできる分解能（カウント段数）を備えればよいので、回路規模が必要以上に増大することを防ぐことができる。また、カウント部１０３は、カウント時間を終了するとカウント動作を行わないので、消費電流が必要以上に増大することを防ぐことができる。
【００５０】
出力部１７は、水平信号線３０を介して入力されるデータに基づいて、例えば算出方法で説明した算出部を設け、撮像信号として外部回路に出力する。この出力部１７には、例えば、黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。尚、算出部は出力部１７の後段回路等に設けるようにしても構わない。その場合、出力部１７は、例えば、バッファリングだけでも構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。その場合、例えばＰＬＬ等の逓倍回路を固体撮像装置１に内蔵するようにしても構わない。以上に述べた動作以降は、出力部１７から出力された算出結果を用いて、例えば信号処理ブロック（不図示）が画像処理等を行う。
【００５１】
図１１は、固体撮像装置１の全体動作を示すフローチャートである。撮像部２の最下行の画素３が選択された場合を例に動作を説明する。まず、制御部２０は、垂直選択部２１を用いて垂直制御線１１０を選択する（ステップＳ１）。これにより、撮像部２の最下行の画素３が選択される。
【００５２】
制御部２０は、読出電流源部５を用いて、選択された画素３での信号に応じた信号電圧を出力し、アナログ処理部７に出力する（ステップＳ２）。制御部２０は、ＣＤＳ処理部７２にＣＤＳ処理を指示する（ステップＳ３）。ＣＤＳ処理部７２は、入力された信号電圧にＣＤＳ処理を行う（ステップＳ４）。ＣＤＳ処理部７２は、ＣＤＳ処理後の電圧をバッファ部７３に出力する（ステップＳ５）。
【００５３】
制御部２０は可変比較電圧Ｖｃｍｐを逐次変更する。比較部７１は、ＣＤＳ処理後の電圧と、可変比較電圧Ｖｃｍｐを比較する（ステップＳ６）。比較部７１は、「比較結果」をメモリー部１０５に出力する（ステップＳ７）。メモリー部１０５は、「比較結果」を記憶する（ステップＳ８）。この「比較結果」に基づいて、動作時間制御部１０７によりクロック生成部１０１あるいはカウント部１０３の動作時間が決定される（ステップＳ９）。
【００５４】
バッファ部７３は、ＣＤＳ処理後の電圧をクロック生成部１０１に出力する（ステップＳ１０）。
【００５５】
クロック生成部１０１は、入力される電圧に応じた周波数のクロックを生成し、動作時間データに応じてカウント部１０３に出力する（ステップＳ１１）。カウント部１０３は、入力されるクロックを前述のように動作時間データに応じてカウントし、カウント値をメモリー部１０５に出力する（ステップＳ１２）。ここで前述のように、カウンタは所定の分解能（カウント段数）を備えればよいため、回路規模の増大を防ぐことができる。また、所定の時間でカウント部１０３は停止するので、消費電流の増大を防ぐことができる。メモリー部１０５は、カウント部１０３から入力されたカウント値および動作時間データを記憶する（ステップＳ１３）。
【００５６】
水平選択部２２は、メモリー部１０５に記憶されたデータを、出力部１７に水平信号線３０を経由して出力する（ステップＳ１４）。出力部は、例えば算出方法で説明した計算を内蔵した算出部により、算出する（ステップＳ１５）。その後、出力部１７は、画像処理等の信号処理ブロック（不図示）に算出結果を出力する（ステップＳ１６）。以降は、画像処理等の信号処理ブロック（不図示）等が画像処理等を行うことができる。
【００５７】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００５８】
例えば制御部２０は、各部にクロックあるいはパルスを供給するタイミングジェネレータ（不図示）と、そのタイミングジェネレータの制御ブロック（不図示）と通信する通信ブロック（不図示）、を備えてもよい。さらに制御部２０は、固体撮像装置１とは独立したブロックであってもよい。その場合、撮像モジュールは、固体撮像装置１と、制御部２０と、画像処理等の信号処理ブロック（不図示）と、電源回路（不図示）と、を備えるとしてもよい。
【００５９】
また、本発明に記載の画素は、画素３に対応し、撮像部は、撮像部２に対応し、比較部は、比較部７１に対応し、クロック生成部は、クロック生成部１０１に対応し、カウント部は、カウント部１０３に対応し、動作時間制御部は、動作時間制御部１０７に対応し、算出部は、出力部１７に対応する。
【００６０】
また、図１１に示す各ステップを実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、通信端末の実行処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）や周辺機器等のハードウェアを含むものであってもよい。
【００６１】
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【００６２】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。
さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【産業上の利用可能性】
【００６３】
本発明は、デジタルスチルカメラやカムコーダに適用される、固体撮像装置に好適である。
【符号の説明】
【００６４】
１…固体固体撮像装置  ２…撮像部  ３…画素  ５…読出電流源部  ７…アナログ処理部  ９…ＡＤ変換部  １０から１５…カラム回路  １７…出力部  ２０…制御部  ２１…垂直選択部  ２２…水平選択部  ３０…水平信号線  ４０から４５…水平制御線  ５０…垂直選択部制御線  ５１…読出電流源部制御線  ５２…アナログ処理部制御線  ５３…ＡＤ変換部制御線  ５４…水平選択部制御線  ７１…比較部  ７２…ＣＤＳ処理部  ７３…バッファ部  ７４…コンパレータ  ７５…可変比較電圧器  １０１…クロック生成部  １０３…カウント部  １０５…メモリー部  １０７…動作時間制御部  １１０から１１３…垂直制御線  １３０から１３５…垂直信号線  ２０１…ＮＡＮＤ回路  ２０２から２３１…ＩＮＶ回路  ３０１…ＮＡＮＤ回路  ３０２から３３１…ＩＮＶ回路  ３３２…ＮＡＮＤ回路  ４００から４０５…比較結果出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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