(57)【要約】【課題】高速動作が可能でかつ、ＥＳＤ耐性の高い導波路型光素子及びその製造方法を提供すること。【解決手段】本発明に係る導波路型光素子は、ｎ型半導体層１０２と、ｐ型半導体層１０４と、その間に形成された活性層１０３と、を有する導波路型光素子部と、導波路型光素子部と電気的に並列に接続されたＥＳＤ保護部１１４と、を備える。ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層１１１と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層と前記ｐ型半導体層との間に形成された活性層と、を有する導波路型光素子部と、
前記導波路型光素子部と電気的に並列に接続されたＥＳＤ保護部と、を備え、
前記ＥＳＤ保護部は、
第１導電型の不純物を含有する第１及び第２の半導体層と、
前記第１及び第２の半導体層の間に形成され、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層と、を備える導波路型光素子。
【請求項２】
前記第１導電型がｎ型であり、かつ、前記第３の半導体層の伝導帯と第１の前記第１及び第２の半導体層の伝導帯とのエネルギー差がいずれも０．３ｅＶ以上であることを特徴する請求項１に記載の導波路型光素子。
【請求項３】
前記第１導電型がｐ型であり、かつ、前記第３の半導体層の伝導帯と第１の前記第１及び第２の半導体層の伝導帯とのエネルギー差がいずれも０．２ｅＶ以上であることを特徴する請求項１に記載の導波路型光素子。
【請求項４】
前記第１及び第２の半導体層の前記第１導電型の不純物濃度が１×１０１８ｃｍ−３以上であり、
前記第１及び第２の半導体層と前記第３の半導体層との各間に、前記第１導電型の不純物を含有し、その濃度が前記第３の半導体層中の濃度より高濃度かつ１×１０１７ｃｍ−３以下である第４及び第５の半導体層が形成されたことを特徴とする請求項１〜３のいずれか一項に記載の導波路型光素子。
【請求項５】
前記第３の半導体層中の第２導電型の不純物濃度が１×１０１７ｃｍ−３以下であることを特徴とする請求項１〜４のいずれか一項に記載の導波路型光素子。
【請求項６】
前記第３の半導体層の厚さが０．１〜１．０μｍであることを特徴とする請求項１〜５のいずれか一項に記載の導波路型光素子。
【請求項７】
前記第１及び第２の半導体層がＧａＡｓからなり、前記第３の半導体層がＡｌＧａＡｓ又はＩｎＡｌＰからなることを特徴とする請求項１〜６のいずれか一項に記載の導波路型光素子。
【請求項８】
前記第１及び第２の半導体層がＩｎＰ又はＩｎＡｌＧａＡｓ又はＩｎＧａＡｓＰからなり、前記第３の半導体層がＩｎＡｌＡｓ又はＩｎＧａＡｓＰからなることを特徴とする請求項１〜６のいずれか一項に記載の導波路型光素子。
【請求項９】
当該導波路型光素子が、光変調器又は端面発光型の半導体レーザであることを特徴とする請求項１〜８のいずれか一項に記載の導波路型光素子。
【請求項１０】
ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層と前記ｐ型半導体層との間に位置する活性層と、を有する導波路型光素子部を形成する工程と、
前記導波路型光素子部と電気的に並列に接続されたＥＳＤ保護部を形成する工程と、を備え、
前記ＥＳＤ保護部を形成する工程は、
第１導電型の不純物を含有する第１の半導体層を形成する工程と、
第１導電型の不純物を含有する第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の間に位置し、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層を形成する工程と、を備える導波路型光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導波路型光素子及びその製造方法に関し、例えば、光通信や光インターコネクションの分野で用いられる導波路型光素子及びその製造方法に関する。
【背景技術】
【０００２】
光通信は長距離、大容量伝送が可能であることから、長距離通信では以前より広く実用化されている。また、近年では、コンピュータやネットワークの発展に伴い、短距離、長距離問わず、さらなる高速化と低コスト化が強く求められてきている。
【０００３】
一般に、光通信の送信装置には光源として半導体レーザが用いられている。近距離通信用の光源としては、面発光レーザや端面発光レーザが用いられている。シングルモードファイバを使用したビル間や都市内のような１０ｋｍ程度以内の伝送では、端面発光レーザを用いることが多い。シングルモード化が容易で、既存のシングルモードファイバで波長分散の小さい１．３１μｍ帯のレーザが作製しやすいからである。この場合、半導体レーザの駆動電流を直接変調する直接変調方式が採用されている。
【０００４】
一方、長距離伝送では、直接変調方式でなく、出力一定となるように駆動された半導体レーザからの出射光を外部変調器で変調する外部変調方式を用いる場合が多い。外部変調器としては、量子閉じ込めシュタルク効果を使った半導体電界吸収型変調器やマッハツェンダー型干渉計を用いて変調するマッハツェンダー変調器などが使われている。このような外部変調方式の光素子は、これまで専ら長距離伝送用途であったが、直接変調方式よりも高速化に優れるため、短距離用途でも採用されつつある。これらの光素子では、今後さらなる高速化と低コスト化が期待されている。
【０００５】
高速化には、直接変調方式の光素子では、活性層体積の縮小や素子容量の低減が強く求められる。一方、外部変調方式の光素子でも、変調器を高速動作させるためにはＣＲ時定数の低減が必要であり、素子容量の低減が求められる。低容量化のために、導波路型の光素子では、素子長を短くすることと、電極パッド部を低容量化することが多い。
【０００６】
その結果、静電気放電（ＥＳＤ：Electrostatic Discharge）耐性が低下することが知られている。例えば、２．５Ｇｂｐｓの低速通信用の半導体レーザでは、素子長を長くすることが可能で、また、パッド容量も大きいものがつかえるためＥＳＤ耐性が十分高く取りやすい。ＥＳＤ耐性を上げるためには、特許文献１に示すように、ＰＮ反転した素子を取り付けることなどが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２１６８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、この特許文献１に開示された面発光レーザは、ＰＮ反転素子の分だけ寄生容量が増加するため、高速動作には不利になる。また、半導体レーザに順方向の静電気が印加された場合、ＰＮ反転素子は逆バイアスになり、電流が流れない。そのため、ＥＳＤ耐性向上に寄与しない。高速な光素子には、低容量であることと、順・逆の静電気に対しても耐性をもつことが必要とされる。
【０００９】
また、半導体光素子のＥＳＤ耐性向上のために、ツェナーダイオードやバリスタなどのＥＳＤ保護素子を実装することも考えられる。これらの素子は、十分なＥＳＤ保護効果があり、半導体集積回路（ＩＣ）などの保護素子として広く実用化されている。しかしながら、ツェナーダイオードやバリスタは、寄生容量が大きい上に、半導体素子であるレーザとの集積化が難しい。
【００１０】
本発明はこのような背景のもとに行われたものであり、本発明の目的は、高速動作が可能でかつ、ＥＳＤ耐性の高い導波路型光素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る導波路型光素子は、
ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層と前記ｐ型半導体層との間に形成された活性層と、を有する導波路型光素子部と、
前記導波路型光素子部と電気的に並列に接続されたＥＳＤ保護部と、を備え、
前記ＥＳＤ保護部は、
第１導電型の不純物を含有する第１及び第２の半導体層と、
前記第１及び第２の半導体層の間に形成され、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層と、を備えるものである。
【００１２】
本発明に係る導波路型光素子の製造方法は、
ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層と前記ｐ型半導体層との間に位置する活性層と、を有する導波路型光素子部を形成する工程と、
前記導波路型光素子部と電気的に並列に接続されたＥＳＤ保護部を形成する工程と、を備え、
前記ＥＳＤ保護部を形成する工程は、
第１導電型の不純物を含有する第１の半導体層を形成する工程と、
第１導電型の不純物を含有する第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の間に位置し、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層を形成する工程と、を備えるものである。
【発明の効果】
【００１３】
本発明によれば、高速動作が可能でかつ、ＥＳＤ耐性の高い導波路型光素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係る半導体レーザを示す断面図である。
【図２Ａ】本発明の実施例１に係る半導体レーザの効果を示す解析結果のグラフである。
【図２Ｂ】本発明の実施例１に係る半導体レーザの効果を示す解析結果のグラフである。
【図２Ｃ】本発明の実施例１に係る半導体レーザの効果を示す解析結果のグラフである。
【図３Ａ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図３Ｂ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図３Ｃ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図３Ｄ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図３Ｅ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図３Ｆ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図３Ｇ】本発明の実施例１に係る半導体レーザの製造方法を示す断面図である。
【図４】本発明の実施例２に係る半導体光変調器を示す断面図である。
【発明を実施するための形態】
【００１５】
本発明の導波路型光素子は、まず導波路型光素子に並列にＥＳＤ保護素子を集積化したことに特徴がある。ＥＳＤ保護素子には、素子容量の増加を最小限にし、導波路型光素子の高速動作を阻害しないことが求められる。
【００１６】
このＥＳＤ保護素子は、禁制帯幅の広いアンドープ層（ｉ層）を禁制帯幅の狭い導電層で挟むことを特徴としている。このＥＳＤ保護素子の導電層は、ｎ型でもｐ型でもよい。すなわち、ｎｉｎ構造又はｐｉｐ構造となる。導波路型光素子の駆動電圧がせいぜい５Ｖ以下である。このＥＳＤ保護素子では、導電層とｉ層のとの間に伝導帯又は価電子帯の不連続があるので、そのオフセットをキャリアが乗り越えられるだけのバイアスが印加されていないときには、ほとんど電流が流れない。
【００１７】
また、例えば、ｎｉｎ構造の場合、順方向バイアスの印加時には、光半導体素子のアノード側のｎ型導電層とｉ層との界面が空乏化するため、この素子の実効的な容量が低下することになる。素子容量は、誘電率×面積÷絶縁層の厚さに比例する。そのため、キャリアの存在しない空乏層が厚くなることで、この絶縁層の厚さが増したことと同等の効果が得られる。すなわち、このＥＳＤ保護素子の容量を光半導体素子の動作時には減少させることができる。このように本発明の導波路型光素子では、ＥＳＤ保護素子による容量増加を動作時に低減させることができる。
【００１８】
一方、静電気が印加された場合、ｉ層と導電層の間の不連続をキャリアが乗り越え、アバランシェ降伏する。そのため、ＥＳＤ保護素子側に電流が流れる。本発明に係るＥＳＤ保護素子は、ｎｉｎ構造又はｐｉｐ構造であって、対称な構造であるため、半導体レーザのアノードに、正・負いずれの静電気が印加された場合でも、ＥＳＤ保護効果を発揮することができる。ｎｉｎ構造、ｐｉｐ構造のいずれでも同様の効果が得られるが、ｎｉｎ構造の方が、キャリア移動度が一般に大きく、素子抵抗を下げることができ、望ましい。
【００１９】
ｉ層には、不純物が混入しないことが望ましいが、実際の製造工程において不純物の混入を完全に無くすことは不可能である。意図しないバックグランド不純物濃度は、導電層の不純物の導電型と反対であることが望ましく、かつ、その濃度は１×１０１７ｃｍ−３以下が望ましい。導電層中の不純物とｉ層中の不純物との導電型が同じ場合、導波路型光素子が動作するような低電圧でもリーク電流が発生するからである。導電層の不純物濃度は、高いほうがオン状態すなわち降伏状態での抵抗が下がり、静電気による電流が流れやすくなる。そのため、できるだけ高い濃度が望ましい。少なくとも１×１０１８ｃｍ−３以上であると、導電層の抵抗を十分に低抵抗化することができる。
【００２０】
また、導電層とｉ層の間には、導波路型光素子が動作する電圧で空乏化し、かつ、リーク電流を少なくするため、禁制帯幅が導電層とｉ層との間の組成で、かつ、その不純物が導電層と同じ導電型で、その濃度が１×１０１７ｃｍ−３以下の低濃度層を形成する。低濃度層は、空乏化しやすいため容量低減に寄与し、また、バイアス印加時に、電流が流れにくくなるので、リーク電流の低減にも寄与する。
【００２１】
また、ｉ層の厚さは、０．１μｍから１．０μｍの間が望ましい。その理由は、０．１μｍよりも薄いと低電圧でリーク電流が発生することと、容量が大きくなるため導波路型光素子の高速特性が悪化してしまう。一方、１．０μｍ以上にすると、容量は低減できるが、この素子にかかる電圧が高くなり過ぎることに加え、素子抵抗が高くなり過ぎるため、望ましくない。また、ｉ層の組成は、導電層がｎ型の場合、導電層との伝導帯のエネルギー差が０．３ｅＶ以上ある必要がある。エネルギー差が小さいと、半導体レーザのバイアス程度の電圧でもリーク電流が流れるからである。一方、導電層がｐ型の場合、同じ理由で導電層との伝導帯のエネルギー差が０．２ｅＶ以上ある必要がある。
【００２２】
このような光通信用の導波路型光素子は、シングルモードファイバのカットオフ波長以上である１．２７μｍ以上で作られることが多く、その場合、ＩｎＰ基板上に形成することが多い。その場合、このＥＳＤ保護素子の導電層とｉ層とは、それぞれＩｎＰとほぼ格子整合することが望ましい。導電層には、例えば、ＩｎＧａＡｓＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓを用いることができる。一方、ｉ層には、例えば、ＩｎＰ層又はＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ用いることができる。
【００２３】
一方、１．３μｍ以下の短波長の導波路型光素子は、光増幅器用のアンプや光ディスクの読み書き用に使われる。この光素子は、ＧａＡｓ基板上に作製されることが多い。この場合は、ＥＳＤ保護素子の導電層とｉ層とは、それぞれＧａＡｓ基板と格子整合することが望ましい。導電層には、例えば、ＧａＡｓなどを用いることができる。一方、ｉ層には、例えば、ＡｌＧａＡｓ、ＩｎＡｌＰなどを用いることができる。
【００２４】
このＥＳＤ保護素子は、導波路型光素子に対して、再成長によって作製することもできるし、また、導波路型光素子と基板の間や、導波路型光素子上に形成することでも作製することができる。
【００２５】
本発明に係る導波路型光素子では、ＥＳＤ保護素子を並列に集積化することにより、静電気が導波路型光素子に印加された場合、ＥＳＤ保護素子に電流が流れる。そのため、導波路型光素子を静電気から保護することができる。また、容量の増加を最小限にできるので、導波路型光素子を高速動作させることができる。
【実施例１】
【００２６】
次に、以下に本発明の実施例１に係る導波路型光素子である端面発光型半導体レーザの構成について図１を参照して説明する。ここでは、ＩｎＰ基板上に形成した発振波長１．３１μｍの端面発光型半導体レーザの例を挙げる。この半導体レーザは１０ｋｍ以下程度の短距離の光通信に用いられる。
【００２７】
図１に示す端面発光型の半導体レーザ１では、ＩｎＰからなるｎ型基板１０１上にｎ型クラッド層１０２、ＩｎＧａＡｓＰ又はＩｎＡｌＧａＡｓ層からなる活性層１０３、ｐ型クラッド層１０４、ＩｎＰからなる高抵抗半導体層１０５、ＩｎＰからなるｎ型半導体層１０６、ＩｎＰからなるｐ型クラッド層１０７、ＩｎＧａＡｓからなるｐ型コンタクト層１０８を備える半導体レーザ部が形成されている。
【００２８】
また、ｎ型基板１０１上の他の領域に、ＩｎＧａＡｓＰからなるｎ型導電層１０９、ＩｎＧａＡｓＰからなるｎ型低濃度層１１０、ＩｎＰ又はＩｎＡｌＧａＡｓからなるアンドープ層１１１、ＩｎＧａＡｓＰ層からなるｎ型低濃度層１１２、ＩｎＧａＡｓＰからなるｎ型導電層１１３を備えたＥＳＤ保護部１１４が形成されている。半導体レーザ部とＥＳＤ保護部１１４との間には素子分離溝１１５が形成されている。素子分離溝１１５の側面には、誘電体保護膜１１６が形成されている。半導体レーザ部及びＥＳＤ保護部１１４の上部にはアノード電極（ｐ電極）１１７が形成されている。ｎ型基板１０１の裏面には、カソード電極（ｎ電極）１１８が形成されている。両電極により、半導体レーザ部及びＥＳＤ保護部１１４は電気的に並列に接続されている。１０Ｇｂ／ｓを超える高速レーザでは、共振器長が１５０〜２５０μｍのものが多い。
【００２９】
この半導体レーザ１は、活性層１０３に電流が注入されることにより動作をする。活性層１０３に効率的に電流を注入するために、高抵抗半導体層１０５により電流が狭窄されている。また、ＥＳＤ対策として、アンドープ層１１１がｎ型導電層１０９、１１３により挟まれたｎｉｎ構造のＥＳＤ保護素子が、半導体レーザ素子と並列に集積されている。
【００３０】
次に、実施例１に係る半導体レーザ１の動作について、図２Ａ〜２Ｃの計算結果を元に説明する。本素子では、半導体レーザ部とＥＳＤ保護部１１４とにバイアス電圧が印加される。このような半導体レーザでは、バイアス電流が１００ｍＡ以下程度で用いられることが多い。
【００３１】
ここで、バイアス電圧は、この波長の組成では高くても３Ｖ以下になる。より短波長の青色の端面型レーザでも、せいぜい５Ｖ程度である。バイアス電圧が印加されていない場合、アンドープ層１１１とはいえ、若干不純物が含まれており、またビルトイン電界がほとんどかかっていないので、ほとんど空乏化していない。そのため、理論的にアンドープ層１１１の厚さから計算される容量よりも大幅に大きくなる。
【００３２】
また、静電気が印加されたとき、静電気印加試験などで使われるマシンモデル（静電気がチャージされた機械と接触したときに用いられるモデル）などでは、人体モデルと異なり、接触抵抗がほとんど存在しないので瞬間的に電圧が印加されたときに、印加される電圧の立ち上がりはナノ秒程度と高速なので、高い周波数成分をもっている。
【００３３】
一方、１０Ｇｂｐｓ以上の高速用途になると共振器長が小さくなるので、抵抗が高くなり素子容量も小さくなる。従って、静電気による立ち上がり時の電流はＥＳＤ保護部１１４側に流れやすい。立ち上がり後、更に一定の電荷が印加される。この場合、ＥＳＤ保護部１１４側が先にアバランシェブレークダウンし、ＥＳＤ保護部１１４に電流が流れる。そのため、半導体レーザ部には高い電圧が印加されない。このＥＳＤ保護部１１４は構造的に上下対称なので順・逆方向いずれの静電気が印加されても対応できる。
【００３４】
また、本実施例で示した例では、アンドープ層１１１と２つのｎ型導電層１０９、１１３の各間に、ｎ型低濃度層１１０、１１２を導入している。ｎ型低濃度層１１０、１１２は低バイアスでも空乏化するため、容量低減にも寄与する。本実施例では、ｎ型低濃度層１１０、１１２が０．３μｍあり、アンドープ層１１１と合わせて０．８μｍが空乏化するので容量を大幅に低減することができる。
【００３５】
一方、このＥＳＤ保護部１１４には、半導体レーザのバイアス電圧が印加された状態では電流（リーク電流）が流れないようにする必要がある。従って、ＥＳＤ保護部１１４にはバイアス電圧以下では電流が流れず、ある一定電圧を越えた場合に電流が流れることが望ましい。
【００３６】
図２Ａは、ｎ型導電層１０９、１１３及びｎ型低濃度層１１０、１１２の組成が波長１．５μｍのバンドギャップを有するＩｎＧａＡｓＰである場合について、リーク電流のＩｎＰアンドープ層１１１の膜厚依存性を解析した結果である。横軸がバイアス電圧、縦軸がリーク電流である。グラフ内部の値がアンドープ層１１１の層厚（単位：μｍ）である。この解析結果に示すように、ＩｎＰ（アンドープ層１１１）とＩｎＧａＡｓＰ（ｎ型導電層１０９、１１３）の組み合わせでは、アンドープ層１１１が０．５μｍ以上であれば、リーク電流を十分小さくすることができる。なお、図２Ａでの計算結果は、ｎ型導電層１０９、１１３及びｎ型低濃度層１１０、１１２の組成がＩｎＧａＡｓＰの場合であるが、重要な点は伝導帯のバンド間の不連続のポテンシャルである。すなわち、ＧａＡｓ系や他の材料でも同じようなポテンシャルの障壁を作ることができるので、同様の効果が期待できる。
【００３７】
図２Ｂは、アンドープ層１１１にＩｎＰを用いた場合のｎ型導電層１０９、１１３及びｎ型低濃度層１１０、１１２を構成するＩｎＧａＡｓＰの組成依存性を示している。グラフ内部の値（Ｑ１．３、Ｑ１．４、Ｑ１．５）はバンドギャップに相当する波長（単位：μｍ）を示している。ＩｎＧａＡｓＰのバンドギャップが波長１．５μｍ（Ｑ１．５）以上でリーク電流が大幅に低減できていることを示している。波長が長くなる程、ＩｎＰアンドープ層１１１との間の不連続が大きくなるためである。なお、ＩｎＰ（アンドープ層１１１）とＩｎＧａＡｓＰ（ｎ型導電層１０９、１１３及びｎ型低濃度層１１０、１１２）では、伝導帯の不連続（ΔＥｃ）が小さいため、耐圧を高くすることが難しい。
【００３８】
ＩｎＰに代えて、伝導帯の不連続を大きくとれるＩｎＡｌＡｓをアンドープ層１１１に使った場合、大きくリーク電流を減らすことが可能で、また耐圧も高く取れる。このように、アンドープ層１１１を構成する材料の選択は用途に応じて適宜選択すればよい。例えば、リーク電流が大きくてもよい場合、ＩｎＰ（アンドープ層１１１）とＩｎＧａＡｓＰ（ｎ型導電層１０９、１１３及びｎ型低濃度層１１０、１１２）との組み合わせを使用すればよい。一方、リーク電流を小さくする必要がある場合、ＥＳＤ保護部１１４の性能は劣るが、ＩｎＡｌＡｓ（アンドープ層１１１）とＩｎＧａＡｓ（ｎ型導電層１０９、１１３及びｎ型低濃度層１１０、１１２）との組み合わせを使用すればよい。
【００３９】
図２Ｃは、同様にｐｉｐ構造の場合すなわちｐ型導電層を構成するＩｎＧａＡｓＰの組成依存性を示している。ＩｎＰ（アンドープ層）とＩｎＧａＡｓＰ（ｐ型導電層及びｐ型低濃度層）の場合、価電子帯の不連続（ΔＥｖ）が大きくなる。そのため、ｐｉｐ構造の場合、ＩｎＧａＡｓＰ（ｐ型導電層）の組成を長波長化しなくても十分にリーク電流が低減できる。
【００４０】
なお、実施例１では、ＩｎＰからなるｎ型基板１０１上に形成されたｎｉｎ構造である。ｎ型の場合、組成による伝導帯のエネルギー差が約０．３ｅＶ以上で十分な効果が得られる。このエネルギー差があるものを選択すれば、ｎ型導電層１０９、１１３及びｎ型低濃度層はＩｎＧａＡｓＰに限らず、ＩｎＰと格子整合する他の組成でもかまわない。例えば、ＩｎＡｌＧａＡｓなどの例示できる。
【００４１】
また、不純物を完全に無くすことはできないので、実際にはＩｎＰのアンドープ層１１１中にも、バックグラウンド不純物が存在する。ｎｉｎ構造では、アンドープ層（ｉ層）１１１のバックグラウンド不純物がｎ型であると、リーク電流が発生しやすくなる。そのため、アンドープ層１１１のバックグランド不純物は、低濃度かつｐ型であることが望ましい。ただし、アンドープ層１１１のバックグランド不純物が高いと、ブレークダウンが生じにくくなり、ブレークダウン電圧が高くなってしまう。半導体レーザを静電気から保護できなくなるからである。具体的には、アンドープ層１１１のｐ型不純物の濃度は１×１０１７ｃｍ−３以下であることが好ましい。
【００４２】
次に、実施例１に係る半導レーザの製造方法について説明する。まず、図３Ａに示すように、ＩｎＰからなるｎ型基板１０１上に、ＩｎＰからなるｎ型クラッド層１０２、ＩｎＧａＡｓＡｓ量子井戸層とＩｎＧａＡｓＰ障壁層からなる活性層１０３、ＩｎＰからなるｐ型クラッド層１０４を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法にて順次積層する（工程１）。
【００４３】
利得を１．３μｍ帯に持つ活性層１０３として、ＩｎＧａＡｓＰによる歪多重量子井戸を用いる。井戸層と障壁層で組成をかえ、井戸層には圧縮歪、障壁層には引っ張り歪をいれた歪保障をすることでき、高い微分利得が得られ、半導体レーザを高性能化することができる。
【００４４】
ｎ型ドーパントとしては濃度１×１０１８ｃｍ−３のシリコン、ｐ型ドーパントとしては濃度１×１０１８ｃｍ−３の亜鉛を用いる
【００４５】
次に図３Ｂに示すようにフォトリソグラフィ技術により幅１．５μｍのストライプのＳｉＯ２層１１９を形成した後、ｐ型クラッド層１０４からｎ型クラッド層１０２層までをドライエッチングで除去しメサを形成する。（工程２）。
【００４６】
次に、図３Ｃに示すようにＳｉＯ２層１１９をマスクとして、高抵抗半導体層１０５、ｎ型半導体層１０６をＭＯＣＶＤ法で再成長する。（工程３）高抵抗半導体層１０５のドーパントには主に鉄が用いられるが、高抵抗化できるドーパントであれば何でもよい。
【００４７】
次に、工程２で形成した選択成長用のマスクであるＳｉＯ２層１１９を除去してから図３Ｄに示すように、ＩｎＰからなるｐ型クラッド層１０７、とＩｎＧａＡｓからなるｐ型コンタクト層１０８を順次、成長する。このときｐ型ＩｎＧａＡｓのドーパント量は電極とのコンタクト抵抗が小さくなるように、１×１０１９以上の高濃度にする。（工程４）
【００４８】
次に、ＳｉＯ２層１２０を全面に形成後、図３Ｅに示すようにフォトリソグラフィで加工し、それをマスクとして、ｐ型コンタクト層１０８から高抵抗半導体層１０５までをドライエッチングで除去する。（工程５）
【００４９】
次に、図３Ｆに示すように、工程５で用いたそのＳｉＯ２層１１９をマスクとして、ＭＯＣＶＤ法で、０．５μｍのＩｎＧａＡｓＰからなるｎ型導電層１０９（ドーピング濃度１×１０１８ｃｍ−３）、０．３μｍのＩｎＧａＡｓＰからなるｎ型低濃度層１１０（ドーピング濃度１×１０１７ｃｍ−３）、０．５μｍのＩｎＰからなるアンドープ層１１１、０．３μｍのＩｎＧａＡｓＰからなるｎ型低濃度層１１２（ドーピング濃度１×１０１７ｃｍ−３）、０．５μｍのＩｎＧａＡｓＰからなるｎ型導電層１１３（ドーピング濃度１×１０１８ｃｍ−３）を順次、選択成長させる。（工程６）
【００５０】
続いて、図３Ｇに示すように、ＥＳＤ保護部１１４と半導体レーザ部とを分離するための素子分離溝１１５をウェットエッチング又はドライエッチングで形成する。
【００５１】
続いて、電極を形成する。まず素子分離溝１１５で電気的に分離するために全面にＳｉＮ又はＳｉＯ２からなる誘電体保護膜１１６を形成する。次にフォトリソグラフィで、半導体レーザ部上とＥＳＤ保護部１１４上との誘電体保護膜１１６を除去する。次に、ｐ電極１１７を形成する。ここで、ｐ電極１１７は、接触する半導体層がｐ型、ｎ型いずれであってもオーミックコンタクトとなる金属を用いる。例えばＴｉＡｕなどがある。ｎ型基板１０１を厚さ１００μｍ〜１５０μｍになるように研磨し、ｎ電極１１８を形成する。最後に、劈開し、端面に所望の反射率を有する反射膜を形成する。
【００５２】
以上の工程により、図１に示した半導体レーザを製造することができる。この半導体レーザは、活性層近傍にグレーティングを形成した分布帰還型（ＤＦＢ：Distributed Feedback）レーザ、活性層外に同様にグレーディングを形成した分布ブラック反射型（ＤＢＲ：Distributed Bragg Reflector）レーザ等にも応用ができる。ＤＦＢレーザにすることで更なる高速化が期待できる。また、単一素子ではなく、複数の素子を並べたアレイ化も可能である。
【００５３】
さらに、ｐ型半導体基板を用いた半導体レーザの場合、ｎｉｎ構造に代えてｐｉｐ構造とすればよい。ｐｉｐ構造の場合、ホール（正孔）の移動により電流が流れる。そのため、ｎｉｎ構造の場合と異なり、価電子帯のバンド構造が重要になる。ホールは電子に比べ有効質量が大きいので、価電子帯のエネルギー差が小さくても十分な効果が得られる。この場合、ｎ型では０．３ｅＶ必要であったエネルギー差は、ｐ型では０．２ｅＶでも十分である。このエネルギー差が得られれば、ＩｎＰ、ＩｎＧａＡｓＰの組み合わせに限らず、ＩｎＰと格子整合する他の組成の組み合わせでもよい。例えば、ＩｎＡｌＧａＡｓ、ＩｎＡｌＡｓの組み合わせなどを例示することができる。
【実施例２】
【００５４】
次に、本発明の実施例２に係る導波路型光素子である半導体光変調器の構成について図４を参照して説明する。ここでは、ＩｎＰ基板上に形成した１．５５μｍ帯に適用可能な電界吸収型半導体光変調器の例を挙げる。この半導体光変調器は、半導体レーザを直接電流振幅で駆動するよりも長距離伝送の特性がすぐれており、例えば１０Ｇの伝送速度では４０ｋｍ以上の光通信に用いられている。
【００５５】
図４に示す半導体光変調器２は、ＩｎＰからなるｎ型基板２０１上にｎ型クラッド層２０２、ＩｎＧａＡｓＰ系又はＩｎＡｌＧａＡｓ系の活性層２０３、ｐ型クラッド層２０４、ｐ型コンタクト層２０８を備える半導体光変調器が形成されている。実施例１とは異なり、光変調部のメサとＥＳＤ保護部２１４のメサとの間を、半導体ではなく例えばポリイミドなどからなる低誘電率膜２２１で埋め込む。このＥＳＤ保護部２１４は、ＩｎＧａＡｓＰからなるｎ型導電層２０９、ＩｎＧａＡｓＰからなるｎ型低濃度層２１０、ＩｎＰアンドープ層２１１、ＩｎＧａＡｓＰからなるｎ型低濃度層２１２、ＩｎＧａＡｓＰからなるｎ型導電層２１３を備える。
【００５６】
実施例２に係る光変調器は、実施例１に係る半導体レーザと異なり、メサ間を半導体でなく、より低誘電率の膜により埋め込むことが可能である。そのため、素子容量を低減することができ、高速化が期待できる。光変調器は共振器構造を備えないため、両端面には無反射膜を形成する。ＥＳＤ保護部２１４の構造は実施例１と同様である。
【００５７】
次に、実施例２に係る半導体光変調器２の動作について説明する。一般に、半導体光変調器では、量子閉じ込めシュタルク効果（ＱＣＳＥ：Quantum Confined Stark Effect）や量子閉じ込めフランツケルディッシュ効果などを利用する。すなわち、電界を印加したときに、吸収端が長波長側へシフトする効果を使って光を変調する。ここで、光を十分に消光するのに必要な電圧は一般的には２Ｖ前後である。また、吸収型ではなく干渉型の光変調器もある。この場合も、同じＱＣＳＥなどの効果を使う。吸収端から離れ、電界が印加されても吸収しない領域では、電界とともに屈折率を大きく変えることができるからである。この場合、必要な電界が大きくなるが、素子設計次第ではあるが、高電圧が必要な素子は実用上使いにくいので、せいぜい５〜７Ｖ程度以下である。
【００５８】
実施例２のＥＳＤ保護部２１４は、実施例１と同じｎｉｎ構造である。この例でもアンドープ層２１１と２つのｎ型導電層２０９、２１３の各間に、ｎ型低濃度層２１０、２１２を導入している。ｎ型低濃度層２１０、２１２は低バイアスでも空乏化するため、容量低減にも寄与する。本実施例では、ｎ型低濃度層２１０、２１２が０．３μｍあり、アンドープ層２１１と合わせて０．８μｍが空乏化するので容量を大幅に低減することができる。
【００５９】
次に、実施例２に係る光変調器の製造方法について説明する。まず、実施例１と同様に、ＩｎＰからなるｎ型基板２０１上に、ｎ型クラッド層２０２からｐ型コンタクト層２０８までをＭＯＣＶＤ法にて順次積層する。
【００６０】
ｎ型ドーパントとしてはシリコン、ｐ型ドーパントとしては亜鉛を用いた。特に指定がない限り、ｎ型及びｐ型ドーピング濃度はいずれも１×１０１８ｃｍ−３とした。活性層２０３については、波長１．５５μｍ帯で吸収が生じるように、吸収端を２０ｎｍ離した構造となるように井戸幅、バリアの組成及び膜厚を決定した。
【００６１】
次に、ドライエッチングで光変調器のメサを形成する。メサ幅は、シングルモードのカットオフ以下となる幅であって、かつ、広い方が、コンタクト抵抗を低く、また、閉じ込め係数が大きくすることができるので好ましい。具体的には、２μｍ程度にすることが多い。次に、ＥＳＤ保護部２１４を再成長で形成する。この工程は実施例１とほぼ同じである。
【００６２】
ＥＳＤ保護部２１４の２つのｎ型低濃度層２１０、２１２のｎ型ドーピング濃度は１×１０１７ｃｍ−３とし、２つのｎ型導電層２０９、２１３のｎ型ドーピング濃度は１×１０１８ｃｍ−３とした。
【００６３】
次に、フォトリソグラフィ技術によりＥＳＤ保護部形成領域上と光変調部のメサ上とにレジストマスクを形成した後、エッチングによりｎ型導電層２１３からｎ型導電層２０９までをエッチングし、ＥＳＤ保護部２１４のメサを形成する。
【００６４】
次に、エッチング側面保護のためと低誘電率膜２２１との密着性を向上するために、全面に例えばＳｉＮからなる誘電体保護膜２１６を形成する。次に、ポリイミドなどからなる低誘電率膜２２１を基板全面に塗布し、キュアし硬化する。このとき、低誘電率膜２２１が基板全面を覆ってしまうので、電極を形成する個所を露出させるために、ドライエッチング等でエッチングを行い、光変調部のメサ上及びＥＳＤ保護部２１４のメサ上の誘電体保護膜２１６を露出させる。さらに、全面に誘電体保護膜２１６を形成する。そして、全面にレジストを塗布し、フォトリソグラフィで光変調部及びＥＳＤ保護部２１４上のレジストを除去し、残ったレジストをマスクとして、ウェットエッチング等で誘電体保護膜２１６を除去する。
【００６５】
続いて、ｐ電極２１７を形成する。ここで、接触する半導体層がｐ型、ｎ型のいずれであってもオーミックコンタクトがとれるように蒸着する。そして、ｐ電極２１７の不要な部分はミリングやウェットエッチング等により除去する。ｎ型、ｐ型両用のオーミック電極としてＴｉＡｕなどがある。光変調部とＥＳＤ保護部２１４とは電気的に並列に接続される。次に、ｎ型基板２０１の裏面を所望の厚さまで研磨し、ｎ型基板２０１の裏面にｎ電極２１８を形成する。
【００６６】
最後に、素子を劈開し、両端面に無反射膜を形成することにより完成する。以上の方法により製造された光変調器は、１０〜４０Ｇｂ／ｓの速度で動作可能で、かつ、半導体レーザを直接駆動するよりもチャープである（スペクトルの広がりが少ない）ので長距離伝送が可能になる。
【００６７】
以上の工程により、図４に示した半導体光変調器２を製造することができる。実施例２の半導体光変調器は、電界吸収型であるが、マッハツェンダー型などであってもよい。また、光変調器と半導体レーザとの両方を集積した素子としてもよい。
【００６８】
実施例１、２ではＩｎＰ基板上のＥＳＤ保護素子構造を説明してきた。これらはＥＳＤ保護素子として製造容易なＩｎＧａＡｓＰ（導電層）とＩｎＰ（アンドープ層）との組み合わせからなる実施例である。しかし、ｎｉｎ構造又はｐｉｐ構造であって、かつ、ｉ層の禁制帯幅が広いものを使えれば、導電層は上記実施例に限定されるものではなく、例えばＩｎＡｌＧａＡｓなどでもよい。また、ＧａＡｓ基板を用いた半導体アンプ励起用の０．９８μｍ帯の半導体レーザや光ディスク用の短波長の半導体レーザでは、ＧａＡｓ基板と格子整合する半導体層、例えばＩｎＧａＡｓＰ（導電層）とＩｎＰ（アンドープ層）との組み合わせやＧａＡｓ（導電層）と、ＩｎＡｌＧａＰやＩｎＡｌＰ（アンドープ層）との組み合わせなどが考えられる。
【符号の説明】
【００６９】
１  半導体レーザ
２  半導体光変調器
１０１、２０１  ｎ型基板
１０２、２０２  ｎ型クラッド層
１０３、２０３  活性層
１０４、１０７、２０４  ｐ型クラッド層
１０５  高抵抗半導体層
１０６  ｎ型半導体層
１０８、２０８  ｐ型コンタクト層
１０９、１１３、２０９、２１３  ｎ型導電層
１１０、１１２、２１０、２１２  ｎ型低濃度層
１１１、２１１  アンドープ層
１１４、２１４  ＥＳＤ保護部
１１５  素子分離溝
１１６、２１６  誘電体保護膜
１１７、２１７  ｐ電極
１１８、２１８  ｎ電極
１１９、１２０  ＳｉＯ２層
２２１  低誘電率膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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