(57)【要約】【課題】ＳＲＡＭの動作速度の低下を抑制しつつ、低消費電力化を図る。【解決手段】ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２を動作させる電源の電圧を切り替える電源電圧切替回路ＳＬ１を設け、電源電圧切替回路ＳＬ１は、ローカルセンスアンプＬＡの動作を許容するセンスアンプイネーブル信号ＳＡＥ１がオフの時には、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２に低電圧電源ＶＤＤを供給し、センスアンプイネーブル信号ＳＡＥ１がオンの時には、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２に高電圧電源ＶＣＳを供給する。【選択図】      図１
2010218649.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルから読み出された信号を増幅するセンスアンプと、
前記メモリセルから読み出された信号を前記センスアンプに伝送するビット線と、
前記ビット線をプリチャージするプリチャージ回路と、
前記プリチャージ回路にて前記ビット線がプリチャージされた後に、前記センスアンプを動作させる電源の電圧を切り替える電源電圧切替回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記電源電圧切替回路は、前記プリチャージ回路によるプリチャージ時の電圧よりも大きくなるように、前記センスアンプを動作させる電源の電圧を切り替えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電源電圧切替回路は、前記センスアンプの動作を許容するセンスアンプイネーブル信号がオフの時には、前記プリチャージ回路によるプリチャージ時の電圧を前記センスアンプに供給し、前記センスアンプイネーブル信号がオンの時には、前記プリチャージ回路によるプリチャージ時の電圧よりも大きな電圧を前記センスアンプに供給することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
データを記憶するメモリセルと、
前記メモリセルから読み出された信号を増幅するローカルセンスアンプと、
前記メモリセルから読み出された信号を前記ローカルセンスアンプに伝送するビット線と、
前記ビット線をプリチャージする第１のプリチャージ回路と、
前記ローカルセンスアンプにて増幅された信号を伝送するグローバルビット線と、
前記グローバルビット線をプリチャージする第２のプリチャージ回路と、
前記グローバルビット線にて伝送された信号を増幅するグローバルセンスアンプと、
前記ローカルセンスアンプにて増幅された信号に基づいて、前記グローバルビット線を駆動する駆動回路と、
前記第２のプリチャージ回路にて前記グローバルビット線がプリチャージされた後に、前記駆動回路を動作させる電源の電圧を切り替える電源電圧切替回路とを備えることを特徴とする半導体記憶装置。
【請求項５】
前記電源電圧切替回路は、前記第１のプリチャージ回路にて前記ビット線がプリチャージされた後に、前記ローカルセンスアンプを動作させる電源の電圧を切り替えことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、複数の電圧を発生させる電源を用いることによりＳＲＡＭの低消費電力化を図る方法に適用して好適なものである。
【背景技術】
【０００２】
近年のシステムＬＳＩの低消費電力化の進展に伴なって、ＳＲＡＭの低消費電力化も進められている。ＳＲＡＭの低消費電力化する一つの方法として、ＳＲＡＭセルと一部のワードライン制御回路にのみ高電圧電源を使用し、それ以外の回路では低電圧電源を使用する方法がある。この方法では、ビット線の電圧電源を低電圧化することが可能となることから、高い電力削減効果が得られる。
【０００３】
また、例えば、特許文献１には、ＳＲＡＭに印加される第１電圧をさらに高電圧である第２電圧に昇圧し、メモリセルアレイおよびデコーダを第１電圧で動作させるとともに、センスアンプを第２電圧で動作させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２８２８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＲＡＭの低消費電力化を図るために、ビット線の電圧電源を低電圧化する方法では、ビット線に接続されるセンスアンプについてもプリチャージ電源を共有化させる必要があるため、センスアンプの電圧電源も低電圧化される。このため、センスアンプのセンス速度が大幅に低下し、ＳＲＡＭの低速化を招くという問題があった。
【０００６】
また、特許文献１に開示された方法では、高電圧電源がセンスアンプに使用されるため、センスアンプに接続されるビット線の電圧電源も高電圧化され、消費電力の増大を招くという問題があった。
【０００７】
本発明の目的は、消費電力の増大を抑制しつつ、読み出し動作速度を向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、データを記憶するメモリセルと、前記メモリセルから読み出された信号を増幅するセンスアンプと、前記メモリセルから読み出された信号を前記センスアンプに伝送するビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記プリチャージ回路にて前記ビット線がプリチャージされた後に、前記センスアンプを動作させる電源の電圧を切り替える電源電圧切替回路とを備えることを特徴とする半導体記憶装置を提供する。
【０００９】
本発明の一態様によれば、データを記憶するメモリセルと、前記メモリセルから読み出された信号を増幅するローカルセンスアンプと、前記メモリセルから読み出された信号を前記ローカルセンスアンプに伝送するビット線と、前記ビット線をプリチャージする第１のプリチャージ回路と、前記ローカルセンスアンプにて増幅された信号を伝送するグローバルビット線と、前記グローバルビット線をプリチャージする第２のプリチャージ回路と、前記グローバルビット線にて伝送された信号を増幅するグローバルセンスアンプと、前記ローカルセンスアンプにて増幅された信号に基づいて、前記グローバルビット線を駆動する駆動回路と、前記第２のプリチャージ回路にて前記グローバルビット線がプリチャージされた後に、前記駆動回路を動作させる電源の電圧を切り替える電源電圧切替回路とを備えることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１０】
本発明によれば、半導体記憶装置の消費電力の増大を抑制しつつ、読み出し動作速度を向上させることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のバンクＢＡの概略構成を示すブロック図。
【図３】図３は、図２のローカルセンスアンプＬＡの動作を示すタイミングチャート。
【図４】図４は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図５】図５は、図４のローカルセンスアンプＬＡおよびグローバルセンスアンプＧＡの動作を示すタイミングチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図、図２は、図１のバンクＢＡの概略構成を示すブロック図であるである。
図２において、半導体記憶装置には、１ビット分のデータを記憶するメモリセルＭＣが設けられ、メモリセルＭＣが行方向および列方向にマトリックス状に配列されている。
【００１４】
ここで、メモリセルＭＣには、Ｐチャンネル電界効果トランジスタＭ４１、Ｍ４２およびＮチャンネル電界効果トランジスタＭ４３〜Ｍ４６が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ４１と、Ｎチャンネル電界効果トランジスタＭ４３とは直列接続され、Ｐチャンネル電界効果トランジスタＭ４１のゲートとＮチャンネル電界効果トランジスタＭ４３のゲートが互いに接続されることでインバータが構成されている。また、Ｐチャンネル電界効果トランジスタＭ４２と、Ｎチャンネル電界効果トランジスタＭ４４とは直列接続され、Ｐチャンネル電界効果トランジスタＭ４２のゲートとＮチャンネル電界効果トランジスタＭ４４のゲートが互いに接続されることでインバータが構成されている。そして、これら１対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。
【００１５】
そして、Ｐチャンネル電界効果トランジスタＭ４１のゲートと、Ｎチャンネル電界効果トランジスタＭ４３のゲートと、Ｐチャンネル電界効果トランジスタＭ４２のドレインと、Ｎチャンネル電界効果トランジスタＭ４４のドレインは、Ｎチャンネル電界効果トランジスタＭ４５を介してビット線ＢＬ〈ｉ〉に接続されている。また、Ｐチャンネル電界効果トランジスタＭ４２のゲートと、Ｎチャンネル電界効果トランジスタＭ４４のゲートと、Ｐチャンネル電界効果トランジスタＭ４１のドレインと、Ｎチャンネル電界効果トランジスタＭ４３のドレインは、Ｎチャンネル電界効果トランジスタＭ４６を介してビット線ＢＬＢ〈ｉ〉に接続されている。
また、Ｎチャンネル電界効果トランジスタＭ４５のゲートと、Ｎチャンネル電界効果トランジスタＭ４６のゲートは、ワード線ＷＬに接続されている。
ここで、各メモリセルＭＣを動作させる電源として高電圧電源ＶＣＳが用いられ、Ｐチャンネル電界効果トランジスタＭ４１、Ｍ４２のソースは、高電圧電源ＶＣＳに接続されている。
【００１６】
そして、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉を１対として、このビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉に接続されたメモリセルＭＣにてクラスタＣＬが構成されている。そして、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉の横には、ビット線ＢＬ〈ｉ＋１〉、ＢＬＢ〈ｉ＋１〉が配置されることで、クラスタＣＬが行方向に配列されている。そして、図１に示すように、これらの行方向に配列されたクラスタＣＬにてバンクＢＡが構成され、バンクＢＡは列方向および行方向に配列されている。
【００１７】
ここで、各クラスタＣＬには、図２に示すように、そのクラスタＣＬのビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉をプリチャージするプリチャージ回路ＰＣ１が設けられている。このプリチャージ回路ＰＣ１には、Ｐチャンネル電界効果トランジスタＭ１１〜Ｍ１３が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１１〜Ｍ１３のゲートは互いに接続されている。また、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉間には、Ｐチャンネル電界効果トランジスタＭ１１が接続されている。また、Ｐチャンネル電界効果トランジスタＭ１１のドレインは、ビット線ＢＬ〈ｉ〉に接続され、Ｐチャンネル電界効果トランジスタＭ１２のドレインは、ビット線ＢＬＢ〈ｉ〉に接続されている。
【００１８】
ここで、プリチャージ回路ＰＣ１を動作させる電源として低電圧電源ＶＤＤが用いられ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のソースは、低電圧電源ＶＤＤに接続されている。なお、低電圧電源ＶＤＤは、高電圧電源ＶＣＳよりも低い電圧電源に設定される。
【００１９】
また、プリチャージ回路ＰＣ１の後段には、バンクＢＡの中からクラスタＣＬを選択するＰチャンネル電界効果トランジスタＭ１４、Ｍ１５が設けられている。ここで、Ｐチャンネル電界効果トランジスタＭ１４はビット線ＢＬ〈ｉ〉に挿入されるとともに、Ｐチャンネル電界効果トランジスタＭ１５はビット線ＢＬＢ〈ｉ〉に挿入されている。そして、Ｐチャンネル電界効果トランジスタＭ１４のゲートと、Ｐチャンネル電界効果トランジスタＭ１５のゲートは互いに接続されている。
【００２０】
そして、各クラスタＣＬのビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、ＢＬ〈ｉ＋１〉、ＢＬＢ〈ｉ＋１〉・・・は、Ｐチャンネル電界効果トランジスタＭ１６、Ｍ１７をそれぞれ介してセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢに接続されている。
そして、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢには、メモリセルＭＣから読み出された信号を増幅するローカルセンスアンプＬＡおよびセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢをプリチャージするプリチャージ回路ＰＣ２が接続されている。
【００２１】
ここで、ローカルセンスアンプＬＡには、Ｐチャンネル電界効果トランジスタＭ２０、Ｍ２１およびＮチャンネル電界効果トランジスタＭ２２〜Ｍ２４が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２０と、Ｎチャンネル電界効果トランジスタＭ２２とは直列接続され、Ｐチャンネル電界効果トランジスタＭ２０のゲートとＮチャンネル電界効果トランジスタＭ２２のゲートが互いに接続されることでインバータが構成されている。また、Ｐチャンネル電界効果トランジスタＭ２１と、Ｎチャンネル電界効果トランジスタＭ２３とは直列接続され、Ｐチャンネル電界効果トランジスタＭ２１のゲートとＮチャンネル電界効果トランジスタＭ２３のゲートが互いに接続されることでインバータが構成されている。そして、これら１対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。
【００２２】
そして、Ｐチャンネル電界効果トランジスタＭ２１のゲートと、Ｎチャンネル電界効果トランジスタＭ２３のゲートと、Ｐチャンネル電界効果トランジスタＭ２０のドレインと、Ｎチャンネル電界効果トランジスタＭ２２のドレインは、センス用ビット線ＳＡＢＬに接続されている。また、Ｐチャンネル電界効果トランジスタＭ２０のゲートと、Ｎチャンネル電界効果トランジスタＭ２２のゲートと、Ｐチャンネル電界効果トランジスタＭ２１のドレインと、Ｎチャンネル電界効果トランジスタＭ２３のドレインは、センス用ビット線ＳＡＢＬＢに接続されている。また、Ｎチャンネル電界効果トランジスタＭ２２、Ｍ２３のソースは、Ｎチャンネル電界効果トランジスタＭ２４のドレインに接続されている。
【００２３】
また、プリチャージ回路ＰＣ２には、Ｐチャンネル電界効果トランジスタＭ２５〜Ｍ２７が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２５〜Ｍ２７のゲートは互いに接続されている。また、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢ間には、Ｐチャンネル電界効果トランジスタＭ２７が接続されている。また、Ｐチャンネル電界効果トランジスタＭ２５のドレインは、センス用ビット線ＳＡＢＬに接続され、Ｐチャンネル電界効果トランジスタＭ２６のドレインは、センス用ビット線ＳＡＢＬＢに接続されている。
【００２４】
ここで、プリチャージ回路ＰＣ２を動作させる電源として低電圧電源ＶＤＤが用いられ、Ｐチャンネル電界効果トランジスタＭ２５、Ｍ２６のソースは、低電圧電源ＶＤＤに接続されている。
また、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢは、駆動回路Ｒ１、Ｒ２をそれぞれ介してグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉に接続されている。
【００２５】
ここで、駆動回路Ｒ１、Ｒ２は、ローカルセンスアンプＬＡにて増幅された信号に基づいて、グローバルビット線ＧＢＬ〈ｋ〉ＧＢＬＢ〈ｋ〉をそれぞれ駆動することができる。  この駆動回路Ｒ１には、Ｐチャンネル電界効果トランジスタＭ２８およびＮチャンネル電界効果トランジスタＭ１、Ｍ２９が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２８と、Ｎチャンネル電界効果トランジスタＭ２９とは直列接続され、Ｐチャンネル電界効果トランジスタＭ２８のゲートと、Ｎチャンネル電界効果トランジスタＭ２９のゲートとが互いに接続されることで、インバータが構成されている。
【００２６】
また、Ｐチャンネル電界効果トランジスタＭ２８のゲートと、Ｎチャンネル電界効果トランジスタＭ２９のゲートは、センス用ビット線ＳＡＢＬに接続されている。また、Ｐチャンネル電界効果トランジスタＭ２８のドレインと、Ｎチャンネル電界効果トランジスタＭ２９のドレインは、Ｎチャンネル電界効果トランジスタＭ１のゲートに接続されている。また、Ｎチャンネル電界効果トランジスタＭ１のドレインは、グローバルビット線ＧＢＬ〈ｋ〉に接続されている。
【００２７】
また、駆動回路Ｒ２には、Ｐチャンネル電界効果トランジスタＭ３０およびＮチャンネル電界効果トランジスタＭ２、Ｍ３１が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ３０と、Ｎチャンネル電界効果トランジスタＭ３１とは直列接続され、Ｐチャンネル電界効果トランジスタＭ３０のゲートと、Ｎチャンネル電界効果トランジスタＭ３１のゲートとが互いに接続されることで、インバータが構成されている。
【００２８】
また、Ｐチャンネル電界効果トランジスタＭ３０のゲートと、Ｎチャンネル電界効果トランジスタＭ３１のゲートは、センス用ビット線ＳＡＢＬＢに接続されている。また、Ｐチャンネル電界効果トランジスタＭ３０のドレインと、Ｎチャンネル電界効果トランジスタＭ３１のドレインは、Ｎチャンネル電界効果トランジスタＭ２のゲートに接続されている。また、Ｎチャンネル電界効果トランジスタＭ２のドレインは、グローバルビット線ＧＢＬＢ〈ｋ〉に接続されている。
【００２９】
そして、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉には、図１に示すように、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉にて伝送された信号を増幅するグローバルセンスアンプＧＡおよびグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉をプリチャージするプリチャージ回路ＰＣ３が接続されている。
【００３０】
このプリチャージ回路ＰＣ３には、Ｐチャンネル電界効果トランジスタＭ３〜Ｍ５が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ３〜Ｍ５のゲートは互いに接続されている。また、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉間には、Ｐチャンネル電界効果トランジスタＭ５が接続されている。また、Ｐチャンネル電界効果トランジスタＭ３のドレインは、グローバルビット線ＧＢＬ〈ｋ〉に接続され、Ｐチャンネル電界効果トランジスタＭ４のドレインは、グローバルビット線ＧＢＬＢ〈ｋ〉に接続されている。
ここで、プリチャージ回路ＰＣ３を動作させる電源として低電圧電源ＶＤＤが用いられ、Ｐチャンネル電界効果トランジスタＭ３、Ｍ４のソースは、低電圧電源ＶＤＤに接続されている。
【００３１】
また、図２において、半導体記憶装置には、プリチャージ回路ＰＣ２にてセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢがプリチャージされた後に、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２を動作させる電源の電圧を切り替える電源電圧切替回路ＳＬ１が設けられている。そして、電源電圧切替回路ＳＬ１は、ローカルセンスアンプＬＡの動作を許容するセンスアンプイネーブル信号ＳＡＥ１がオフの時には、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２に低電圧電源ＶＤＤを供給し、センスアンプイネーブル信号ＳＡＥ１がオンの時には、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２に高電圧電源ＶＣＳを供給することができる。
【００３２】
ここで、電源電圧切替回路ＳＬ１には、Ｐチャンネル電界効果トランジスタＭ１８、Ｍ１９およびインバータＩＶ１が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１８のソースには、低電圧電源ＶＤＤが接続され、Ｐチャンネル電界効果トランジスタＭ１９のソースには、高電圧電源ＶＣＳが接続されている。また、Ｐチャンネル電界効果トランジスタＭ１８、Ｍ１９のドレインは、Ｐチャンネル電界効果トランジスタＭ２０、Ｍ２１、Ｍ２８、Ｍ３０のドレインに接続されている。
【００３３】
また、Ｐチャンネル電界効果トランジスタＭ１６〜Ｍ１８およびＮチャンネル電界効果トランジスタＭ２４のゲートには、バッファＢＡ１を介してセンスアンプイネーブル信号ＳＡＥ１が入力され、Ｐチャンネル電界効果トランジスタＭ１９のゲートには、バッファＢＡ１およびインバータＩＶ１を介してセンスアンプイネーブル信号ＳＡＥ１が入力される。
【００３４】
図３は、図２のローカルセンスアンプＬＡの動作を示すタイミングチャートである。
図３において、図２のメモリセルＭＣからのデータの読み出し前には、プリチャージ信号Ｐｒｅがロウレベルに維持される。そして、プリチャージ信号Ｐｒｅがロウレベルの場合、Ｐチャンネル電界効果トランジスタＭ１１〜Ｍ１３がオンし、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉に低電圧電源ＶＤＤが接続されることで、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉の電位が低電圧電源ＶＤＤの電圧になるようにプリチャージされる。
【００３５】
また、プリチャージ信号Ｐｒｅがロウレベルの場合、Ｐチャンネル電界効果トランジスタＭ２５〜Ｍ２７がオンし、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢに低電圧電源ＶＤＤが接続されることで、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢの電位が低電圧電源ＶＤＤの電圧になるようにプリチャージされる。
【００３６】
また、プリチャージ信号Ｐｒｅがロウレベルの場合、図１のＰチャンネル電界効果トランジスタＭ３〜Ｍ５がオンし、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉に低電圧電源ＶＤＤが接続されることで、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉の電位が低電圧電源ＶＤＤの電圧になるようにプリチャージされる。
【００３７】
また、メモリセルＭＣからのデータの読み出し前には、センスアンプイネーブル信号ＳＡＥ１はロウレベルに維持される。そして、センスアンプイネーブル信号ＳＡＥ１がロウレベルに維持されると、Ｎチャンネル電界効果トランジスタＭ２４はオフし、ローカルセンスアンプＬＡの動作が停止されるとともに、Ｐチャンネル電界効果トランジスタＭ１６、Ｍ１７がオンし、メモリセルＭＣから読み出された信号がビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉をそれぞれ介してセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢに伝送できる状態に維持される。
【００３８】
また、センスアンプイネーブル信号ＳＡＥ１がロウレベルに維持されている場合、Ｐチャンネル電界効果トランジスタＭ１８がオンするとともに、センスアンプイネーブル信号ＳＡＥ１はインバータＩＶ１にて反転され、Ｐチャンネル電界効果トランジスタＭ１９がオフする。このため、電源電圧切替回路ＳＬ１から出力される電源電圧Ｖｉｒ_Ｓｕｐｐは低電圧電源ＶＤＤに切り替えられ、Ｐチャンネル電界効果トランジスタＭ２０、Ｍ２１、Ｍ２８、Ｍ３０に低電圧電源ＶＤＤが供給されることで、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２は低電圧電源ＶＤＤにて動作される。
【００３９】
そして、図２のメモリセルＭＣからのデータの読み出しが行われる場合、クロック信号ＣＬＫがロウレベルからハイレベルに変化する（時刻ｔ１）。そして、クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、プリチャージ信号Ｐｒｅがロウレベルからハイレベルに変化し、Ｐチャンネル電界効果トランジスタＭ１１〜Ｍ１３、Ｍ２５〜Ｍ２７、Ｍ３〜Ｍ５がオフする。
【００４０】
そして、Ｐチャンネル電界効果トランジスタＭ１１〜Ｍ１３がオフすると、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉のプリチャージが停止され、Ｐチャンネル電界効果トランジスタＭ２５〜Ｍ２７がオフすると、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢのプリチャージが停止され、Ｐチャンネル電界効果トランジスタＭ３〜Ｍ５がオフすると、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉のプリチャージが停止される。
【００４１】
また、クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、図２のワード線ＷＬの電位がロウレベルからハイレベルに変化する（時刻ｔ２）。そして、ワード線ＷＬの電位がロウレベルからハイレベルに変化すると、Ｎチャンネル電界効果トランジスタＭ４５、Ｍ４６がオンし、メモリセルＭＣに記憶されているデータに応じて、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉のいずれか一方が放電され、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉のいずれか一方の電位が低下する。
【００４２】
また、クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、クラスタ選択信号ＣＳＬ〈ｉ〉がハイレベルからロウレベルに変化し、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢの接続対象になるビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、ＢＬ〈ｉ＋１〉、ＢＬＢ〈ｉ＋１〉・・・の中から、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉が選択される。
【００４３】
そして、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉の電位は、Ｐチャンネル電界効果トランジスタＭ１４〜Ｍ１７を介してセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢに伝送され、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉のいずれか一方の電位の低下に伴なってセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢのいずれか一方の電位も低下する。
【００４４】
そして、例えば、ＢＬＢ〈ｉ〉の放電が開始されてから所定の時間の経過後に、センスアンプイネーブル信号ＳＡＥ１がロウレベルからハイレベルに変化する（時刻ｔ３）。そして、センスアンプイネーブル信号ＳＡＥ１がロウレベルからハイレベルに変化すると、Ｎチャンネル電界効果トランジスタＭ２４はオンし、ローカルセンスアンプＬＡが動作されるとともに、Ｐチャンネル電界効果トランジスタＭ１６、Ｍ１７がオフし、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉とセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢとが切断される。
【００４５】
また、センスアンプイネーブル信号ＳＡＥ１がロウレベルからハイレベルに変化すると、Ｐチャンネル電界効果トランジスタＭ１８がオフするとともに、センスアンプイネーブル信号ＳＡＥ１はインバータＩＶ１にて反転され、Ｐチャンネル電界効果トランジスタＭ１９がオンする。このため、電源電圧切替回路ＳＬ１から出力される電源電圧Ｖｉｒ_Ｓｕｐｐは高電圧電源ＶＣＳに切り替えられ、Ｐチャンネル電界効果トランジスタＭ２０、Ｍ２１、Ｍ２８、Ｍ３０に高電圧電源ＶＣＳが供給されることで、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２は高電圧電源ＶＣＳにて動作される。
【００４６】
ここで、ローカルセンスアンプＬＡが高電圧電源ＶＣＳにて動作されると、低電圧電源ＶＤＤにて動作される場合に比べて、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢの電圧の検出が高速に行われる。また、駆動回路Ｒ１、Ｒ２が高電圧電源ＶＣＳにて動作されると、低電圧電源ＶＤＤにて動作される場合に比べて、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉の放電が高速に行われる。
【００４７】
そして、ローカルセンスアンプＬＡにて増幅されたセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢの電圧は、駆動回路Ｒ１、Ｒ２にそれぞれ入力される（時刻ｔ４）。そして、センス用ビット線ＳＡＢＬの電圧が駆動回路Ｒ１に入力されると、Ｐチャンネル電界効果トランジスタＭ２８とＮチャンネル電界効果トランジスタＭ２９からなるインバータにて反転され、その反転電圧ＧＢＬ_ｈがＮチャンネル電界効果トランジスタＭ１のゲートに入力される。また、センス用ビット線ＳＡＢＬＢの電圧が駆動回路Ｒ２に入力されると、Ｐチャンネル電界効果トランジスタＭ３０とＮチャンネル電界効果トランジスタＭ３１からなるインバータにて反転され、その反転電圧ＧＢＬＢ_ｈがＮチャンネル電界効果トランジスタＭ２のゲートに入力される。
【００４８】
そして、反転電圧ＧＢＬ_ｈ、ＧＢＬＢ_ｈがＮチャンネル電界効果トランジスタＭ１、Ｍ２のゲートにそれぞれ入力されると、その反転電圧ＧＢＬ_ｈ、ＧＢＬＢ_ｈに従ってグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉が放電され、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢのいずれか一方の電位の低下に伴なってグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉のいずれか一方の電位も低下する。そして、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉の電位は、グローバルセンスアンプＧＡに入力され、グローバルセンスアンプＧＡにて増幅される。
【００４９】
ここで、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢおよびグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉を低電圧電源ＶＤＤにてプリチャージさせた後に、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２を高電圧電源ＶＣＳにて動作させることにより、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢおよびグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉にて消費される電力を増大させることなく、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２の高速化を図ることが可能となり、ＳＲＡＭの消費電力の増大を抑制しつつ、読み出し動作速度を向上させることができる。
【００５０】
また、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉とセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢとの間にＰチャンネル電界効果トランジスタＭ１６、Ｍ１７を挿入し、ローカルセンスアンプＬＡを動作させる時にビット線ＢＬＢ〈ｉ〉、ＢＬＢ〈ｉ〉とセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢとを切断させることにより、ローカルセンスアンプＬＡにてビット線ＢＬＢ〈ｉ〉、ＢＬＢ〈ｉ〉を放電させる必要がなくなる。このため、メモリセルＭＣから読み出された信号をローカルセンスアンプＬＡにて増幅させる時に、ローカルセンスアンプＬＡの負荷を減少させることが可能となり、ローカルセンスアンプＬＡの動作の高速化を図ることができる。
【００５１】
なお、上述した実施形態では、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢおよびグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉を低電圧電源ＶＤＤにてプリチャージさせた後に、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２を高電圧電源ＶＣＳにて動作させる方法について説明したが、ローカルセンスアンプＬＡおよび駆動回路Ｒ１、Ｒ２のいずれか一方を高電圧電源ＶＣＳにて動作させるようにしてもよい。
【００５２】
また、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉の上位にグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉が設けられた階層ビット線構造に適用する方法について説明したが、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉の上位にグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉が設けられていない単層ビット線構造に適用するようにしてもよい。
【００５３】
また、上述した実施形態では、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉と切断可能なセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢに接続されたローカルセンスアンプＬＡの電源を切り替える方法について説明したが、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉に直接接続されたセンスアンプの電源を切り替える方法に適用するようにしてもよい。
【００５４】
（第２実施形態）
図４は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図４において、この半導体記憶装置には、図１および図２の構成に加え、プリチャージ回路ＰＣ３にてグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉がプリチャージされた後に、グローバルセンスアンプＧＡを動作させる電源の電圧を切り替える電源電圧切替回路ＳＬ２が設けられている。
【００５５】
ここで、グローバルセンスアンプＧＡには、Ｐチャンネル電界効果トランジスタＭ６０、Ｍ６１およびＮチャンネル電界効果トランジスタＭ６２、Ｍ６３が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ６０と、Ｎチャンネル電界効果トランジスタＭ６２とは直列接続され、Ｐチャンネル電界効果トランジスタＭ６０のゲートとＮチャンネル電界効果トランジスタＭ６２のゲートが互いに接続されることでインバータが構成されている。また、Ｐチャンネル電界効果トランジスタＭ６１と、Ｎチャンネル電界効果トランジスタＭ６３とは直列接続され、Ｐチャンネル電界効果トランジスタＭ６１のゲートとＮチャンネル電界効果トランジスタＭ６３のゲートが互いに接続されることでインバータが構成されている。そして、これら１対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。
【００５６】
そして、Ｐチャンネル電界効果トランジスタＭ６１のゲートと、Ｎチャンネル電界効果トランジスタＭ６３のゲートと、Ｐチャンネル電界効果トランジスタＭ６０のドレインと、Ｎチャンネル電界効果トランジスタＭ６２のドレインは、グローバルビット線ＧＢＬ〈ｋ〉に接続されている。また、Ｐチャンネル電界効果トランジスタＭ６０のゲートと、Ｎチャンネル電界効果トランジスタＭ６２のゲートと、Ｐチャンネル電界効果トランジスタＭ６１のドレインと、Ｎチャンネル電界効果トランジスタＭ６３のドレインは、グローバルビット線ＧＢＬＢ〈ｋ〉に接続されている。また、Ｎチャンネル電界効果トランジスタＭ６２、Ｍ６３のソースは、Ｎチャンネル電界効果トランジスタＭ６４のドレインに接続されている。
【００５７】
また、電源電圧切替回路ＳＬ２は、グローバルセンスアンプＧＡの動作を許容するセンスアンプイネーブル信号ＳＡＥ２がオフの時には、グローバルセンスアンプＧＡに低電圧電源ＶＤＤを供給し、センスアンプイネーブル信号ＳＡＥ２がオンの時には、グローバルセンスアンプＧＡに高電圧電源ＶＣＳを供給することができる。
【００５８】
ここで、電源電圧切替回路ＳＬ２には、Ｐチャンネル電界効果トランジスタＭ５８、Ｍ５９およびインバータＩＶ２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ５８のソースには、低電圧電源ＶＤＤが接続され、Ｐチャンネル電界効果トランジスタＭ５９のソースには、高電圧電源ＶＣＳが接続されている。また、Ｐチャンネル電界効果トランジスタＭ５８、Ｍ５９のドレインは、Ｐチャンネル電界効果トランジスタＭ６０、Ｍ６１のドレインに接続されている。
【００５９】
また、Ｐチャンネル電界効果トランジスタＭ５８のゲートおよびＮチャンネル電界効果トランジスタＭ６４のゲートには、バッファＢＡ２を介してセンスアンプイネーブル信号ＳＡＥ２が入力され、Ｐチャンネル電界効果トランジスタＭ５９のゲートには、バッファＢＡ２およびインバータＩＶ２を介してセンスアンプイネーブル信号ＳＡＥ２が入力される。
【００６０】
図５は、図４のローカルセンスアンプＬＡおよびグローバルセンスアンプＧＡの動作を示すタイミングチャートである。
図５において、ローカルセンスアンプＬＡにて増幅されたセンス用ビット線ＳＡＢＬ、ＳＡＢＬＢの電圧が駆動回路Ｒ１、Ｒ２にそれぞれ入力されると、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢのいずれか一方の電位の低下に伴なってグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉のいずれか一方の電位も低下するまでは（時刻ｔ１〜ｔ４）、図３の動作と同様である。
【００６１】
そして、例えば、ＧＢＬＢ〈ｉ〉の放電が開始されてから所定の時間の経過後に、センスアンプイネーブル信号ＳＡＥ２がロウレベルからハイレベルに変化する（時刻ｔ５）。そして、センスアンプイネーブル信号ＳＡＥ２がロウレベルからハイレベルに変化すると、Ｎチャンネル電界効果トランジスタＭ６４はオンし、グローバルセンスアンプＧＡが動作される。
【００６２】
また、センスアンプイネーブル信号ＳＡＥ２がロウレベルからハイレベルに変化すると、Ｐチャンネル電界効果トランジスタＭ５８がオフするとともに、センスアンプイネーブル信号ＳＡＥ２はインバータＩＶ２にて反転され、Ｐチャンネル電界効果トランジスタＭ５９がオンする。このため、Ｐチャンネル電界効果トランジスタＭ６０、Ｍ６１の電源が低電圧電源ＶＤＤから高電圧電源ＶＣＳに切り替えられ、グローバルセンスアンプＧＡは高電圧電源ＶＣＳにて動作される。
【００６３】
ここで、グローバルセンスアンプＧＡが高電圧電源ＶＣＳにて動作されると、低電圧電源ＶＤＤにて動作される場合に比べて、グローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉の電圧の検出が高速に行われる。
【００６４】
これにより、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢおよびグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉を低電圧電源ＶＤＤにてプリチャージさせた後に、ローカルセンスアンプＬＡ、駆動回路Ｒ１、Ｒ２およびグローバルセンスアンプＧＡを高電圧電源ＶＣＳにて動作させることが可能となり、ビット線ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、センス用ビット線ＳＡＢＬ、ＳＡＢＬＢおよびグローバルビット線ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉にて消費される電力を増大させることなく、ローカルセンスアンプＬＡ、駆動回路Ｒ１、Ｒ２およびグローバルセンスアンプＧＡの高速化を図ることが可能となり、階層ビット線構造を用いた場合においても、ＳＲＡＭの消費電力の増大を抑制しつつ、読み出し動作速度を向上させることができる。
【符号の説明】
【００６５】
ＢＡ  バンク、ＰＣ１〜ＰＣ３  プリチャージ回路、ＧＡ  グローバルセンスアンプ、Ｍ１、Ｍ２、Ｍ２２〜Ｍ２４、Ｍ２９、Ｍ３１、Ｍ４３〜Ｍ４６、Ｍ６２〜Ｍ６４  Ｎチャンネル電界効果トランジスタ、Ｍ３〜Ｍ５、Ｍ１１〜Ｍ２１、Ｍ２５〜Ｍ２８、Ｍ３０、Ｍ４１、Ｍ４２、Ｍ５８〜Ｍ６１  Ｐチャンネル電界効果トランジスタ、ＧＢＬ〈ｋ〉、ＧＢＬＢ〈ｋ〉  グローバルビット線、ＢＬ〈ｉ〉、ＢＬＢ〈ｉ〉、ＢＬ〈ｉ＋１〉、ＢＬＢ〈ｉ＋１〉  ビット線、ＷＬ  ワード線、ＣＬ  クラスタ、ＭＣ  メモリセル、ＬＡ  ローカルセンスアンプ、Ｒ１、Ｒ２  駆動回路、ＳＬ１  電源電圧切替回路、ＳＡＢＬ、ＳＡＢＬＢ  センス用ビット線、ＢＡ１、ＢＡ２  バッファ、ＩＶ１、ＩＶ２  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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