(57)【要約】【課題】  ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。【解決手段】  ベース領域を第１コンタクトホールを介して１層目の第１ベース電極と接続させ、第１ベース電極を第１スルーホールまたは第２スルーホールを介して２層目の第２ベース電極１６と接続させる。エミッタ領域を第２コンタクトホールを介して１層目の第１エミッタ電極と接続させ、第１エミッタ電極を、第２ベース電極の第２開口部、第３スルーホールを介して、３層目の第２エミッタ電極と接続させる構成とする。これにより各セルの配線抵抗のばらつきを略均一軽減できる。【選択図】    図２
2010109167.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域となる一導電型半導体基板と、
前記基板上に設けられ、互いに離間する複数の逆導電型のベース領域と、
前記ベース領域の周囲に設けられた一導電型のエミッタ領域と、
前記基板表面を覆う第１絶縁膜と、
該第１絶縁膜に設けられ前記ベース領域および前記エミッタ領域がそれぞれ露出する第１コンタクトホールおよび第２コンタクトホールと、
前記第１コンタクトホールを介して、前記ベース領域とそれぞれコンタクトする第１ベース電極と、
前記第２コンタクトホールを介して前記エミッタ領域とコンタクトする１つの平板状の第１エミッタ電極と、
前記第１ベース電極および前記第１エミッタ電極上を覆う第２絶縁膜と、
該第２絶縁膜に設けられ、前記第１ベース電極が露出する第１スルーホールおよび第２スルーホールと、
前記第２絶縁膜上に前記第１スルーホールおよび前記第２スルーホールを覆って設けられ、該両スルーホールを介して前記第１ベース電極と接続する１つの平板状の第２ベース電極と、
該第２ベース電極上に設けられた第３絶縁膜と、
該第３絶縁膜および前記第２絶縁膜に設けられた複数の第３スルーホールと、
前記第３絶縁膜上で前記第３スルーホールを覆って設けられ、該第３スルーホールを介して前記第１エミッタ電極と接続する１つの平板状の第２エミッタ電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ベース領域は複数の島状ベース領域と、該複数の島状ベース領域を囲む枠状ベース領域を有し、
前記第１ベース電極は、複数の島状ベース電極と、該複数の島状ベース電極を囲む枠状ベース電極を有し、
前記島状ベース領域は前記島状ベース電極と接続し、前記枠状ベース領域は前記枠状ベース電極と接続し、
前記第１スルーホールは前記島状ベース電極上に設けられ、前記第２スルーホールは前記枠状ベース電極上に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２エミッタ電極の外周に露出する前記第３絶縁膜に第４スルーホールを設け、該第４スルーホールから露出する前記第２ベース電極の一部をパッド部とすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１スルーホールは第１のマトリクスを構成するように配置され、前記第３スルーホールは第２のマトリクスを構成するように配置されることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第２ベース電極は開口部を有し、該開口部と前記第３スルーホールは重畳することを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にトランジスタの大電流化、低飽和電圧化を実現できる半導体装置に関する。
【背景技術】
【０００２】
ディスクリート型のバイポーラトランジスタとして、格子状のエミッタ領域と島状のベース領域からなる動作領域上にベース電極およびエミッタ電極をそれぞれ２層に配置したバイポーラトランジスタが知られている（例えば特許文献１参照。）。
【０００３】
図８および図９を参照して従来の半導体装置１００を、ｎｐｎ型バイポーラトランジスタを例に説明する。
【０００４】
図８は、半導体装置（バイポーラトランジスタ）１００の全体の平面図であり、図８（Ａ）が１層目の電極を示す図であり、図８（Ｂ）が２層目の電極を示す図である。尚、図８（Ｂ）では１層目の電極は破線で示した。また、図９は断面図であり、図９（Ａ）が図８（Ｂ）のｃ−ｃ線断面図であり、図９（B）が図８（Ｂ）のｄ−ｄ線断面図である。
【０００５】
図８を参照して、バイポーラトランジスタ１００は、基板表面に、１層目の電極である第１ベース電極５６および第１エミッタ電極５７が設けられ（図８（Ａ））、その上に絶縁膜（不図示）を介して２層目の電極である第２ベース電極６６および第２エミッタ電極６７が設けられた、２層の電極構造を有する。
【０００６】
図８および図９を参照して、ｎ＋型シリコン半導体基板５１ａ上に、例えばｎ−型半導体層５１ｂを積層するなどし、コレクタ領域を設ける。ｎ−型半導体層５１ｂ表面にはｐ型不純物領域であるベース領域５３を設け、ベース領域５３表面には格子状にｎ＋型不純物を拡散して、エミッタ領域５４が形成される。これによりベース領域５３は島状に分離され、エミッタ領域５４と交互に配置される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域５４より深く形成されるベース領域５３は、深い領域で１つの連続した領域となっている。このように島状に分割されたベース領域５３とその周辺のエミッタ領域５４で形成されるトランジスタを、以下セルと称し、多数のセルが配置された領域を動作領域５８と称する。
【０００７】
ベース領域５３に接続する１層目のベース電極は、島状の第１ベース電極５６ａと短冊状の第１ベース電極５６ｂからなり、第１絶縁膜６１に設けたコンタクトホールＣＨ１’を介してベース領域５３とコンタクトする。図８（Ａ）の１列、２列、５列、６列では島状の第１ベース電極５６ａと短冊状の第１ベース電極５６ｂは、動作領域５８を略中央で２分した領域にそれぞれ配置される。また、外周には枠状のベース電極５６ｆが設けられ、更にその外側にシールドメタル５９が設けられる。シールドメタル５９下方にはアニュラー５５が設けられる。
【０００８】
第１エミッタ電極５７は、第１ベース電極５６ａ、５６ｂ間に格子状に設けられ、第１絶縁膜６１に設けたコンタクトホールＣＨ２’を介してエミッタ領域５４とコンタクトする。
【０００９】
第１ベース電極５６ａ、５６ｂおよび第１エミッタ電極５７上に、第２絶縁膜６２が設けられ、更にその上に２層目となる平板状の第２ベース電極６６および第２エミッタ電極６７が設けられる。第２ベース電極６６は、第２絶縁膜６２に設けたスルーホールＴＨ１’を介して島状の第１ベース電極５６ａ、および短冊状の第１ベース電極５６ｂの端部とコンタクトする（図９（Ａ））。
【００１０】
第２エミッタ電極６７は、第２絶縁膜６２に設けたスルーホールＴＨ２’を介して第１エミッタ電極５７とコンタクトする（図９（Ｂ））。平板状の第２ベース電極６６と第２エミッタ電極６７には、金（Ａｕ）などのボンディングワイヤ（不図示）が接続する。
【特許文献１】特開２０００−４０７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のバイポーラトランジスタは、ベース電極およびエミッタ電極がそれぞれ２層構造となっており、２層目の電極まで引き回す１層目の電極の配線抵抗の影響から、各トランジスタセルが均一動作できず、電流容量が小さくなっている。
【００１２】
具体的には図９（Ａ）を参照して、２層目の第２エミッタ電極６７下方に、１層目の短冊状の第１ベース電極５６ｂが配置されており、第２エミッタ電極６７下方のベース領域５３はこの第１ベース電極５６ｂで配線され、ボンディングワイヤが固着する第２ベース電極６６に接続している。一方、第２ベース電極６６直下には、島状の第１ベース電極５６ａが配置されている。つまり、第１ベース電極５６ｂで配線されるベース領域５３を流れるベース電流の配線抵抗Ｒｂ’には、島状の第１ベース電極５６ａで配線されるベース領域５３を流れるベース電流に比べて基板表面に対して水平方向の配線抵抗Ｒが加わり、第２ベース電極６６からの距離が遠くなるほどベース電流が小さくなる。
【００１３】
また図９（Ｂ）を参照して、２層目の第２ベース電極６６下方に１層目の第１エミッタ電極５７が配置されており、第２ベース電極６６下方のエミッタ領域５４はこの第１エミッタ電極５７で配線され、ボンディングワイヤが固着する第２エミッタ電極６７に接続している。つまり、この断面においてエミッタ電流の配線抵抗Ｒｅ’に基板表面に対して水平方向の配線抵抗Ｒが加わり、第２エミッタ電極６７からの距離が遠くなるほどエミッタ電流が小さくなる。
【００１４】
このように、動作領域内のトランジスタセルは配線抵抗が不均一のため均一に動作することができず、ベース電流があまり流れずにオン抵抗が大きくなったセルは、エミッタ電流が流れにくくなり、単位面積当たりの電流容量が制限される問題があった。
【課題を解決するための手段】
【００１５】
本発明は上述した種々の問題点に鑑みてなされたものであり、コレクタ領域となる一導電型半導体基板と、前記基板上に設けられ、互いに離間する複数の逆導電型のベース領域と、前記ベース領域の周囲に設けられた一導電型のエミッタ領域と、前記基板表面を覆う第１絶縁膜と、該第１絶縁膜に設けられ前記ベース領域および前記エミッタ領域がそれぞれ露出する第１コンタクトホールおよび第２コンタクトホールと、前記第１コンタクトホールを介して、前記ベース領域とそれぞれコンタクトする第１ベース電極と、前記第２コンタクトホールを介して前記エミッタ領域とコンタクトする１つの平板状の第１エミッタ電極と、前記第１ベース電極および前記第１エミッタ電極上を覆う第２絶縁膜と、該第２絶縁膜に設けられ、前記第１ベース電極が露出する第１スルーホールおよび第２スルーホールと、前記第２絶縁膜上に前記第１スルーホールおよび前記第２スルーホールを覆って設けられ、該両スルーホールを介して前記第１ベース電極と接続する１つの平板状の第２ベース電極と、該第２ベース電極上に設けられた第３絶縁膜と、該第３絶縁膜および前記第２絶縁膜に設けられた複数の第３スルーホールと、前記第３絶縁膜上で前記第３スルーホールを覆って設けられ、該第３スルーホールを介して前記第１エミッタ電極と接続する１つの平板状の第２エミッタ電極と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本発明によれば以下の効果が得られる。
【００１７】
チップ内の全てのセルが、ほぼ同じ電極構造を有するため、配線抵抗が不均一になることを防止できる。これにより、各セルを均一動作させることができ、電流集中による熱暴走の回避およびこれによる安全動作領域（ＡＳＯ：Area  of  Safe  Operating）を広くできる。つまり、単位面積当たりの電流容量を大きくすることができるので、例えば同一チップサイズを維持した場合に大電流化、低飽和電圧化が可能となる。
【００１８】
また同じコレクタ電流Ｉｃ定格の場合、単位面積当たりの電流容量の増加分、チップサイズを小さくすることが可能であり、コスト低減が実現する。またチップサイズを小さくすることにより、スイッチングスピードを速くすることができる。
【発明を実施するための最良の形態】
【００１９】
図１から図７を参照して本発明の実施の形態を詳細に説明する。本実施形態では半導体装置１０としてディスクリート素子のｎｐｎ型バイポーラトランジスタを例に説明する。
【００２０】
本実施形態の半導体装置１０は、一導電型半導体基板１と、ベース領域３と、エミッタ領域４と、第１絶縁膜２１と、第１コンタクトホールＣＨ１と、第２コンタクトホールＣＨ２と、第１ベース電極６と、第１エミッタ電極７と、第２絶縁膜２２と、第１スルーホールＴＨ１と、第２スルーホールＴＨ２と、第２ベース電極１６と、第３絶縁膜２３と、第３スルーホールＴＨ３と、第２エミッタ電極１７と、を有する。
【００２１】
図１は本実施形態の半導体装置１０の構造を示す平面図である。図１は、半導体装置１０の電極の構造を示す概略図であり、図１（Ａ）が１層目の電極構造である。図１（Ｂ）が２層目の電極構造であり、１層目および３層目の電極を破線で示した。また、図１（Ｃ）が３層目の電極構造であり、１層目および２層目の電極を破線で示した。更にベース領域およびエミッタ領域は一点鎖線で示した。
【００２２】
半導体装置１０は、３層の電極構造を有している。すなわち、１層目に第１ベース電極６、第１エミッタ電極７が配置される。第１ベース電極６は、互いに離間する複数の島状ベース電極６ｉと、複数の島状ベース電極６ｉの全てを囲む枠状ベース電極６ｆからなる。尚、図面は概要のため４つの島状ベース電極６ｉを示しているが、実際はこれより多い。第１エミッタ電極７は、島状ベース領域の周囲に配置された平板状のパターンである（図１（Ａ））。第１ベース電極６を囲むチップの周辺部には、チップ端部の基板表面に設けられたｎ型の高濃度不純物領域（アニュラー）４’とコンタクトする金属層（シールドメタル）７’が設けられる。
【００２３】
２層目は、平板状の第２ベース電極１６が配置され（図１（Ｂ））、３層目（最表面）には平板状の第２エミッタ電極１７が配置される。第２エミッタ電極１７は第２ベース電極１６より小さく、第２エミッタ電極１７の周囲には、下層の第２ベース電極１６が露出する。第２エミッタ電極１７のパッド部（エミッタパッド部）１７Ｐ、露出した第２ベース電極１６のパッド部（ベースパッド部）１６Ｐに、それぞれ例えばボンディングワイヤが固着する（図１（Ｃ））。
【００２４】
ベース電極、エミッタ電極としては、それぞれ２層構造であり、ベース電極は１層目と２層目に配置され、２層目はベース電極（第２ベース電極１６）のみが配置される。またエミッタ電極は１層目と３層目に配置され、３層目はエミッタ電極（第２エミッタ電極１７）のみが配置される。
【００２５】
図２は、図１に示す半導体装置の端部付近を示す拡大図である。端部付近とは、図１（Ｃ）の二点鎖線付近であるが、図２で示される第１ベース電極の数は図１（Ｃ）とは異なっている。図２（Ａ）が平面図、図２（Ｂ）、（Ｃ）がそれぞれ図２（Ａ）のａ−ａ線断面図、ｂ−ｂ線断面図である。尚、図２（Ａ）では全ての層の電極、絶縁膜、および動作領域のパターンを重ねて示している。また、図１の二点鎖線部分はチップの一辺の端部を含んでいるが、チップの四辺において端部の形状は同様である。
【００２６】
図２（Ａ）のａ−ａ線断面においては、ベース領域３が第１コンタクトホールＣＨ１を介して第１ベース電極６と接続し、第１ベース電極６が第１スルーホールＴＨ１、または第２スルーホールＴＨ２を介して第２ベース電極１６と接続する。また、エミッタ領域４が第２コンタクトホールＣＨ２を介して第１エミッタ電極７と接続する。
【００２７】
図２（Ａ）のｂ−ｂ線断面においては、第１ベース電極６が第２スルーホールＴＨ２を介して第２ベース電極１６に接続する。またエミッタ領域４が第２コンタクトホールＣＨ２を介して第１エミッタ電極７と接続し、第１エミッタ電極７は、第３スルーホールＴＨ３を介して第２エミッタ電極１７と接続する。
【００２８】
第２エミッタ電極１７は、第２ベース電極１６より小さく、第２エミッタ電極１７の周囲に第３絶縁膜２３が露出する。第２エミッタ電極１７を囲む第３絶縁膜２３には第４スルーホールＴＨ４が設けられ、第２ベース電極１６が露出する。露出した第２ベース電極１６の一部の領域は、ボンディングワイヤ２６が固着するベースパッド部１６Ｐとなる。また、第２エミッタ電極１７表面の所望の領域がボンディングワイヤ２７が固着するエミッタパッド部１７Ｐとなる（図２（Ｂ）、図１（Ｃ））。エミッタパッド部１７Ｐには、複数のボンディングワイヤ、あるいはベースパッド部１６Ｐより太いボンディングワイヤを固着する。またはエミッタパッド部１７Ｐには、プレート状の電極を固着する。半導体基板１の裏面にはコレクタ電極１８が設けられる。
【００２９】
尚、図２（Ｂ）においてボンディングワイヤの固着の状態を示すため第２ベース電極１６上にボディングワイヤ２６を破線で示したが、実際には図１（Ｃ）の如く、チップコーナー部に露出した第２ベース電極１６をベースパッド部１６Ｐとすると、ボンディングワイヤの固着面積が大きく確保できるので、好適である。
【００３０】
以下、各層ごとに図面を参照して詳述する。
【００３１】
図３は、動作領域８を示す図であり、図３（Ａ）が平面図、図３（Ｂ）、（Ｃ）が図３（Ａ）のａ−ａ線、ｂ−ｂ線の断面図である。尚、以降の図において、ａ−ａ線、ｂ−ｂ線は全て図２のａ−ａ線、ｂ−ｂ線の断面と同じ部分の断面に相当する。
【００３２】
半導体基板１は、高濃度のｎ＋型半導体基板１ａの上に例えばエピタキシャル成長などによりｎ−型半導体層１ｂを設けたものであり、バイポーラトランジスタのコレクタ領域となる。
【００３３】
ベース領域３は、コレクタ領域表面に設けられたｐ型拡散領域である。ベース領域３表面には、部分的に複数のベース領域３が露出するパターンにｎ＋型不純物を拡散してエミッタ領域４を形成する。ベース領域３は、島状でチップ辺に沿った行及び列上に所定の間隔で露出する島状ベース領域３ｉと、複数の島状ベース領域３ｉおよびエミッタ領域４の外側を囲む枠状ベース領域３ｆにパターンニングされる。
【００３４】
全体の図示は省略するが、島状ベース領域３ｉおよび枠状ベース領域３ｆのパターンはそれぞれ１層目の島状ベース電極６ｉ、枠状ベース電極６ｆのパターンと同様であり、エミッタ領域４のパターンは、１層目の第１エミッタ電極７のパターンと同様である（図１（Ａ）参照）。
【００３５】
島状ベース領域３ｉはいずれも同等の形状及び面積で、本実施形態では例えば円形の場合を示すが、多角形でもよい。尚、島状および枠状に分離されているのは表面的な構造であり、エミッタ領域４より深く形成されるベース領域３は、深い領域で１つの連続した領域となっている（図３（Ｂ）、（Ｃ））。ベース領域３とエミッタ領域４で形成されるセルが多数配置され、動作領域８を構成する。すなわち本実施形態では、ベース領域３の形成領域を動作領域８の範囲とする。
【００３６】
尚、チップの端部にもエミッタ領域と同じｎ型不純物領域（アニュラー）４’が設けられる。アニュラー４’は、コレクタ領域の空乏層の広がりを防止し、またシールドメタル７’下方のｎ−型半導体層１ｂがｐ型に反転することを防止することにより、リーク電流を小さくする。
【００３７】
図４は１層目の絶縁膜のパターンおよび１層目の電極構造を示す図であり、図４（Ａ）が絶縁膜とコンタクトホールを示す平面図、図４（Ｂ）は電極構造を示す平面図である。図４（Ｃ）は、図４（Ｂ）のａ−a線断面図、図４（Ｄ）は図４（Ｂ）のｂ−ｂ線断面図である。
【００３８】
図４（Ａ）を参照して、動作領域８（ベース領域３およびエミッタ領域４）表面には第１絶縁膜２１が設けられる。
【００３９】
第１絶縁膜２１には、ベース領域３、エミッタ領域４にそれぞれ対応してこれらが露出する第１コンタクトホールＣＨ１、第２コンタクトホールＣＨ２が設けられる。第１コンタクトホールＣＨ１は例えば円形に設けられ、島状ベース領域３ｉと同心円状に配置される（図２（Ａ））。また枠状ベース領域３ｆ上にも例えば同面積の円形の第１コンタクトホールＣＨ１が所定の距離で離間して、複数設けられる。（図４（Ａ））。
【００４０】
動作領域８上においてエミッタ領域４の上方に第２コンタクトホールＣＨ２が開口される。第２コンタクトホールＣＨ２は、第１コンタクトホールＣＨ１の周囲にこれと同心状（例えば同心円状）に所望の幅の第１絶縁膜２１を残してそれ以外が連続して開口される。すなわち、動作領域８においては、第１絶縁膜２１は、島状ベース電極６ｉの周りを囲む例えばリング状に設けられて、隣り合う第１絶縁膜２１の間が第２コンタクトホールＣＨ２となる。またチップ端部の第１絶縁膜２１に枠状の第３コンタクトホールＣＨ３が設けられ、ｎ＋型不純物領域４’が露出する。第３コンタクトホールＣＨ３は、組立時にダイシングするスクライブ線である。
【００４１】
第１絶縁膜２１上には、第１ベース電極６および第１エミッタ電極７が設けられる。第１ベース電極６は、ベース領域３に対応する２つのパターンからなる。すなわち、島状でチップ辺に沿った行及び列上に所定の間隔で配置される島状ベース電極６ｉと、複数の島状ベース電極６ｉおよび第１エミッタ電極７の外側を囲む枠状ベース電極６ｆである。
【００４２】
島状ベース電極６ｉは、島状ベース領域３ｉおよび第１コンタクトホールＣＨ１と重畳するパターンで複数設けられ、第１コンタクトホールＣＨ１を介して島状ベース領域３ｉとコンタクトする。すなわち島状ベース電極６ｉは、例えば円形であり、島状ベース領域３ｉ及び第１コンタクトホールＣＨ１と同心円状に設けられる。これらは動作領域８上でマトリクス状に配置される（図１（Ａ）、図２（Ａ））。
【００４３】
枠状ベース電極６ｆは枠状ベース領域３ｆと重畳する。これらは複数の第１コンタクトホールＣＨ１を介してコンタクトする。
【００４４】
第１エミッタ電極７は、動作領域８上では１つの平板状に設けられ、マトリクス状に配列された第１開口部ＯＰ１を有する。そしてそれぞれの第１開口部ＯＰ１の中央に、島状ベース電極６ｉが配置される。第１開口部ＯＰ１のパターンは例えば円形である。またチップの端部のｎ型不純物領域４’の上に、これとコンタクトする金属層（シールドメタル）７’が設けられる。金属層７’は、枠状ベース電極６ｆの更に外側を囲む枠状にパターンニングされる。
【００４５】
図４（Ｃ）を参照して、ａ−ａ線断面においては、第１ベース電極６は、第１コンタクトホールＣＨ１を介してベース領域３とコンタクトし、第１エミッタ電極７は、第２コンタクトホールＣＨ２を介してエミッタ領域４とコンタクトする。またこの断面においては、島状ベース領域３ｉ、第１コンタクトホールＣＨ１、島状ベース電極６ｉ(以下これらをベース群と総称する）と、エミッタ領域４、第２コンタクトホールＣＨ２、第１エミッタ電極７とが交互に配置される。尚、ｎ−型半導体層１ｂより下の図示は省略する。
【００４６】
図４（Ｄ）を参照して、ｂ−ｂ線断面においては、動作領域８の略全面に渡り、１つの連続したエミッタ領域４が設けられ、また、第１絶縁膜２１には１つの連続した第２コンタクトホールＣＨ２が設けられる。この第２コンタクトホールＣＨ２は、図４（Ｃ）の第２コンタクトホールＣＨ２とも連続する。そして、第２コンタクトホールＣＨ２を介して、第１エミッタ電極７がエミッタ領域４とコンタクトする。すなわちこの断面においては、島状ベース領域３ｉ、第１コンタクトホールＣＨ１、島状ベース電極６ｉは設けられない。チップ端部では、シールドメタル７’とｎ型不純物領域４’が第３コンタクトホールＣＨ３を介してコンタクトする。尚、ｎ−型半導体層１ｂより下の図示は省略する。
【００４７】
図５は２層目の絶縁膜および２層目の電極構造を示す図であり、図５（Ａ）が２層目の絶縁膜（第２絶縁膜）およびスルーホールのパターンを示す平面図、図５（Ｂ）は２層目の電極を示す平面図である。
【００４８】
図５（Ｃ）は図５（Ｂ）のａ−ａ線断面図、図５（Ｄ）は図５（Ｂ）のｂ−ｂ線断面図である。
【００４９】
図５（Ａ）を参照して、第１ベース電極６および第１エミッタ電極７を覆って第２絶縁膜２２が設けられる。第２絶縁膜２２には、島状ベース電極６ｉが露出する複数の第１スルーホールＴＨ１と、枠状ベース電極６ｆが露出する第２スルーホールＴＨ２が設けられる。
【００５０】
複数の第１スルーホールＴＨ１は同一形状（例えば円形）および同一面積を有し、ベース群と同心円状に配置される。第２スルーホールＴＨ２は、枠状ベース電極６ｆに重畳し、これより幅の狭い枠状に形成される。
【００５１】
図５（Ｂ）を参照して、第２絶縁膜２２上には１つの平板状の第２ベース電極１６が設けられる。
【００５２】
第２ベース電極１６は、動作領域８から動作領域８外に渡ってこれらの上を連続して覆う。すなわち、第１スルーホールＴＨ１および第２スルーホールＴＨ２は第２ベース電極１６に覆われる。そして、第２ベース電極１６は複数の第２開口部ＯＰ２を有する。第２開口部ＯＰ２は第１スルーホールＴＨ１の間にマトリクス状に設けられる。具体的には、第２開口部ＯＰ２は、例えば円形に設けられ、第３スルーホールＴＨ３と同心円状に配置される（図２（Ａ）参照）。
【００５３】
図６を参照して、第３層目の絶縁膜（第３絶縁膜）およびスルーホールのパターンと、第３層目の電極の構造を説明する。図６（Ａ）は、第３絶縁膜および第３スルーホールのパターンを示す平面図であり、図６（Ｂ）は、第３層目の電極となる、第２エミッタ電極１７を示す平面図である。図６（Ｃ）は図６（Ｂ）のａ−ａ線断面図であり、図６（Ｄ）は図６（Ｂ）のｂ−ｂ線断面図である。
【００５４】
第３絶縁膜２３は、第２ベース電極１６上に設けられる。第３絶縁膜２３および第２絶縁膜２２には、第３スルーホールＴＨ３が設けられる。第３スルーホールＴＨ３は、その下方の第２開口部ＯＰ２と重畳する。第３スルーホールＴＨ３は例えば円形に設けられ、第３スルーホールＴＨ３、第２開口部ＯＰ２は、同心円状に配置される（図２（Ａ）参照）。
【００５５】
第１スルーホールＴＨ１は島状ベース電極６ｉと対応して第１のマトリクスを構成するように配置される。また第３スルーホールＴＨ３は、１つの第１エミッタ電極７に対して複数設けられ、第１のマトリクスを例えば半ピッチずらした第２のマトリクスを構成するように配置される。従って、第３スルーホールＴＨ３は、第１スルーホールＴＨ１およびベース群と重畳することはない。
【００５６】
複数の第３スルーホールＴＨ３も図５の第１スルーホールＴＨ１と同一形状であるが、その面積は第１スルーホールＴＨ１より大きい。
【００５７】
第３スルーホールＴＨ３、第２開口部ＯＰ２からは第１エミッタ電極７が露出する。
【００５８】
また、動作領域８の一部を含むその外周に第４スルーホールＴＨ４が設けられる。更にチップ端部に第５スルーホールＴＨ５（スクライブ線）が設けられ、ｎ型不純物領域４’が露出する。
【００５９】
第２エミッタ電極１７は、エミッタ電極としては２層目であるが、半導体基板１上に設けられた電極層としては３層目の電極となる。第２エミッタ電極１７は、第３絶縁膜２３上に設けられ動作領域８の上を覆う１つの平板状の電極である。第２エミッタ電極１７の面積は、第２ベース電極１６の面積より小さく、平面図において第２エミッタ電極１７の周囲には、第４スルーホールＴＨ４を介して第２ベース電極１６の外周部が露出し、その一部がベースパッド部１６Ｐとなる（図１（Ｃ）参照）。
【００６０】
図６（Ｂ）のａ−ａ線断面においては、平板状の第２エミッタ電極１７の下方は第３絶縁膜２３が配置され、２層目に設けられた第２ベース電極１６と絶縁されている。一方、図６（Ｂ）のｂ−ｂ線断面においては、第２エミッタ電極１７が、第３絶縁膜２３に設けられた第３スルーホールＴＨ３、第２ベース電極１６に設けられた第２開口部ＯＰ２を介して、１層目の第１エミッタ電極７とコンタクトする。
【００６１】
これにより半導体装置１０は、ベース領域３が第１コンタクトホールＣＨ１を介して１層目の第１ベース電極６と接続し、第１ベース電極６が第１スルーホールＴＨ１または、第２スルーホールＴＨ２を介して２層目の第２ベース電極１６と接続する。またエミッタ領域４が第２コンタクトホールＣＨ２を介して１層目の第１エミッタ電極７と接続し、第１エミッタ電極７が第３スルーホールＴＨ３、第２ベース電極１６の第２開口部ＯＰ２を介して、３層目の第２エミッタ電極１７と接続する。
【００６２】
図７は、図６（Ｃ）（Ｄ）を拡大した図であり、図７（Ａ）が図６（Ｃ）に相当し、図７（Ｂ）が図６（Ｄ）に相当する。
【００６３】
図７（Ａ）を参照して第２ベース電極１６は動作領域８の全ての第１ベース電極６の直上に延在し、第１ベース電極６（ベース領域３）は基板の水平方向に引き回されることなく最短距離で第２ベース電極１６に接続する。これにより、基板表面に対して水平方向のベース電極（第１ベース電極６および第２ベース電極１６）の配線抵抗を最小限に抑えることができる。
【００６４】
第２エミッタ電極１７は動作領域８の全ての第１エミッタ電極７の直上に延在し、第１エミッタ電極７（エミッタ領域３）は基板の水平方向に引き回されることなく最短距離で第２エミッタ電極１７に接続する。これにより、基板表面に対して水平方向のエミッタ電極（第１エミッタ電極７および第２エミッタ電極１７）の配線抵抗を最小限に抑えることができる。
【００６５】
尚、第２ベース電極１６は、動作領域８上で基板の表面に対して水平方向に引き回されるが、平板状でその面積も大きく、また、ベース電流はエミッタ電流の１／１０〜１／１００程度と小さい。従って配線抵抗の影響が小さいことから、均一動作に対し、ほとんど影響がない。
【００６６】
従って、トランジスタ全体として、基板水平方向の電極の配線抵抗を最小限に抑えることができる。また動作領域８上のトランジスタのセルは、ベース側およびエミッタ側でそれぞれ同じ電極構造となる。つまり、全てのセルでベース電流の配線抵抗およびエミッタ電流の配線抵抗をそれぞれほぼ均一となる。従って、チップ内のセルは均一動作し電流集中による熱暴走の発生を回避し、安全動作領域を拡大できるので、単位面積当たりの電流容量を大きくできる。
【００６７】
これにより、従来の２層電極構造の場合と比較して、同一チップサイズであれば大電流化、低飽和電圧化が可能となる。また同じコレクタ電流Ｉｃ定格の場合、単位面積当たりの電流容量の向上分、チップサイズを縮小することができ、コストを低減できる。
【００６８】
また、チップサイズを小さくすることによりスイッチングスピードを向上させることができる。
【００６９】
以上、本実施形態ではｎｐｎ型バイポーラトランジスタを例に説明したが、導電型を逆にしたｐｎｐ型バイポーラトランジスタであっても同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施形態を説明するための平面図である。
【図２】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図４】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図、（Ｄ）断面図である。
【図５】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図、（Ｄ）断面図である。
【図６】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図、（Ｄ）断面図である。
【図７】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図８】従来技術を説明するための（Ａ）平面図、（Ｂ）平面図である。
【図９】従来技術を説明するための（Ａ）断面図、（Ｂ）断面図である。
【符号の説明】
【００７１】
１      半導体基板
１ａ    ｎ＋型半導体基板
１ｂ    ｎ−型半導体層
３      ベース領域
３ｉ    島状ベース領域
３ｆ    枠状ベース領域
４      エミッタ領域
６      第１ベース電極
６ｉ    島状ベース電極
６ｆ    枠状ベース電極
７      第１エミッタ電極
８      動作領域
１０    半導体素子
１６    第２ベース電極
１６Ｐ  ベースパッド部
１７    第２エミッタ電極
１７Ｐ  エミッタパッド部
２１    第１絶縁膜
２２    第２絶縁膜
２３    第３絶縁膜
２６、２７    ボンディングワイヤ
５１ａ    ｎ＋型半導体基板
５１ｂ    ｎ−型半導体層
５３    ベース領域
５４    エミッタ領域
５６    第１ベース電極
５７    第１エミッタ電極
５８    動作領域
６６    第２ベース電極
６７    第２エミッタ電極
１００    半導体素子
ＣＨ１  第１コンタクトホール
ＣＨ２  第２コンタクトホール
ＣＨ３  第３コンタクトホール
ＴＨ１  第１スルーホール
ＴＨ２  第２スルーホール
ＴＨ３  第３スルーホール
ＴＨ４  第４スルーホール
ＴＨ５  第５スルーホール
ＴＨ６  第６スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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