(57)【要約】      （修正有）【課題】評価時間の増大やプローブ装置への負担の増加を抑制しつつ、基板外周チップのプローブ検査を行えるようにする技術の提供。【解決手段】複数の半導体装置が主面上に搭載された基板１１の周囲を取り囲むようにリング６１を配置する。基板１１の周縁部に位置する一群の半導体装置の電気的特性を同時に測定する際には、複数のコンタクトピン３１〜６０のうち基板１１の外側の領域と対向するコンタクトピンをリング６１の上面に接触させる。【選択図】図９
2010287602.tif 000002
【特許請求の範囲】
【請求項１】
複数のパッドがそれぞれ設けられた複数の半導体装置が主面上に搭載された基板を固定台上に載置する工程（ａ）と、
前記基板の周囲を取り囲むように、前記基板の外周に沿った内周を有するリングを前記固定台上に載置する工程（ｂ）と、
前記複数の半導体装置のうちの互いに隣接する一群の半導体装置における前記複数のパッドのそれぞれに、プローブカードに設けられた複数のコンタクトピンのそれぞれを対向させて、当該各パッドと当該各コンタクトピンとを接触させることにより、前記一群の半導体装置の電気的特性を同時に測定する工程（ｃ）とを備え、
前記工程（ｃ）において、前記基板の周縁部に位置する前記一群の半導体装置の電気的特性を同時に測定する際には、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンが前記リングの上面と接触することを特徴とする半導体装置の評価方法。
【請求項２】
請求項１に記載の半導体装置の評価方法において、
前記複数の半導体装置のそれぞれは、低誘電率材料からなる層間絶縁膜を少なくとも１層有していることを特徴とする半導体装置の評価方法。
【請求項３】
請求項１又は２に記載の半導体装置の評価方法において、
前記リングの高さは、前記基板の高さと実質的に同じであることを特徴とする半導体装置の評価方法。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置の評価方法において、
前記リングの内径から外径までの幅は、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンの全てが前記リングの上面と接触できるように設定されていることを特徴とする半導体装置の評価方法。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置の評価方法において、
前記リングは、前記複数のパッドと同じ材料から構成されていることを特徴とする半導体装置の評価方法。
【請求項６】
請求項１に記載の半導体装置の評価方法において、
前記リングは、アルミニウム、銅、シリコン、又は表面が酸化したシリコンから構成されていることを特徴とする半導体装置の評価方法。
【請求項７】
複数のパッドがそれぞれ設けられた複数の半導体装置が主面上に搭載された基板を載置するための固定台と、
前記基板の周囲を取り囲むように前記固定台上に載置され且つ前記基板の外周に沿った内周を有するリングと、
前記複数の半導体装置のうちの互いに隣接する一群の半導体装置における前記複数のパッドのそれぞれに複数のコンタクトピンのそれぞれを対向させて、当該各パッドと当該各コンタクトピンとを接触させることにより、前記一群の半導体装置の電気的特性を同時に測定するプローブカードとを備え、
前記基板の周縁部に位置する前記一群の半導体装置の電気的特性を同時に測定する際には、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンを前記リングの上面と接触させることを特徴とする半導体装置の評価装置。
【請求項８】
請求項７に記載の半導体装置の評価装置において、
前記リングの高さは、前記基板の高さと実質的に同じであることを特徴とする半導体装置の評価装置。
【請求項９】
請求項７又は８に記載の半導体装置の評価装置において、
前記リングの内径から外径までの幅は、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンの全てが前記リングの上面と接触できるように設定されていることを特徴とする半導体装置の評価装置。
【請求項１０】
請求項７〜９のうちのいずれか１項に記載の半導体装置の評価装置において、
前記リングは、前記複数のパッドと同じ材料から構成されていることを特徴とする半導体装置の評価装置。
【請求項１１】
請求項１０に記載の半導体装置の評価装置において、
前記リングは、アルミニウム、銅、シリコン、又は表面が酸化したシリコンから構成されていることを特徴とする半導体装置の評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の評価方法及び評価装置、特に、基板の周縁部に形成された半導体装置の評価を安定して行うための半導体装置の評価方法及び評価装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置へのプローブ検査方法において、チップ上での良好なコンタクトが得られるように、様々な対策が行われている（例えば特許文献１参照）。
【０００３】
一方、製品やＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）ではプローブ検査時に隣接する多チップの同時測定が行われている。このような多チップの同時測定では、従来、基板の周縁部に形成されたチップ（以下、基板外周チップという）については同時測定の対象外とするか、又は基板外周チップに対しては単一のチップごとに測定（以下、単チップ測定という）を行っていた。基板外周チップに対して単チップ測定を行う場合には、基板外周チップを除くチップ（以下、基板内部チップという）の同時測定後にプローブ装置から基板を取り出し、当該プローブ装置のプローブカードを単チップ測定用プローブカードに変更してから、基板外周チップのみに対して単チップ測定を行う。
【０００４】
以下、従来の半導体装置の評価方法について、図面を参照しながら説明する。
【０００５】
図１１は半導体基板に設定されたショット領域の一例を示す図であり、図１２は、図１１に示す各ショット領域に設けられたチップ領域の一例を示す図である。ここで、１ショット領域に９チップ領域が含まれているものとする。また、半導体基板（ウェハ）１の周縁部の所定箇所にはノッチ１ａが形成されている。
【０００６】
図１１に示すショット領域３内のチップ領域は、図１２に示すチップ領域６であり、１つのショット領域３内の９つのチップ領域６の全てが半導体基板１内にある。すなわち、９つのチップ領域６上のパッド（図示省略）と接触するコンタクトピン（プローブカードのコンタクトピン）の全てが半導体基板１上に存在するので、良好なピンコンタクトが得られる結果、同時測定が可能となる。
【０００７】
一方、図１１に示すショット領域４内のチップ領域は、図１２に示す、半導体基板１内に位置するチップ領域７及び基板周縁部上又は基板外に位置するチップ領域８から構成される。この場合、通常、チップ領域７及び８に対しては同時測定を行わない。具体的には、ショット領域３内のチップ領域６の同時測定後に、ショット領域４内のチップ領域７に対して単チップ測定を行うか、又はチップ領域７については測定自体を行わない。チップ領域７の測定を行わない理由は以下の通りである。すなわち、単チップ測定では同時測定と比較して１チップ当たりの測定時間が長くなるため、基板外周チップの歩留まりが低い場合には、チップ領域７の測定を行わないことによって測定時間を短縮するメリットが大きくなるケースが増えるからである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２７５２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述した従来の半導体集積回路装置のプローブ検査方法では、ショット領域４に対して単チップ測定を行うことによって基板内のチップ領域７についての測定は可能となるものの、この場合、プローブ装置の構成を変更して測定を２度行う必要があるので、評価時間が長くなると共にプローブ装置への負担が増加する。他方、チップ領域７の測定を行わない場合には、評価時間は短縮されるが、本来測定対象となるはずの基板内のチップ領域７に対する測定を行わないため、チップ取れ数が減少して歩留まりが低下してしまうことになる。
【００１０】
前記に鑑み、本発明は、評価時間の増大やプローブ装置への負担の増加を抑制しつつ、基板外周チップのプローブ検査を行えるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本願発明者は、基板外周チップに対して同時測定を実施した場合の問題点を検討してみた。基板外周チップに対して同時測定を実施した場合、図１３に示すように、プローブ装置２のコンタクトピン２ａの一部分が半導体基板１上からはみ出してしまう。すなわち、チップ上のパッドと接触しないコンタクトピン２ａが存在するため、チップ上のパッドに接触しているコンタクトピン２ａには過剰な針圧がかかるという問題が発生する。尚、半導体基板１のエッジにはベベル部１ｂが設けられている。
【００１２】
また、ｌｏｗ−ｋ（低誘電率）膜からなる配線層間膜の実用化に伴い、コンタクトピンの針圧増加に起因する層間膜の信頼性劣化が無視できなくなってきている一方、基板の大口径化、半導体集積回路装置の微細化及びエッジカット（半導体集積回路装置を製造するための製造装置がウェハを支持する等のためのウェハ外周領域であって、ウェハ内部と同じパターンは形成されず製品の取れ数からは除外される領域）の縮小等に伴い、半導体基板から取れる全チップに対する基板外周チップの占める割合が増加している。このため、外周チップ測定の必要性はますます増加しており、従来のように基板外周チップを測定対象外にすることができない傾向にある。
【００１３】
そこで、本願発明者は、基板外周チップの測定時に、チップ上のパッドと接触していないコンタクトピンによって引き起こされるプローブ装置の負担を軽減しつつ、基板外周チップについても同時測定を可能とするために、さらなる検討を行った結果、基板外周に沿ってリングを配置し、基板外周チップの同時測定の際にはプローブ装置のコンタクトピンが基板とリングの両方に跨るように設定するという発明を想到した。これにより、コンタクトピンにかかる針圧を均一にして半導体装置を評価することが可能となる。
【００１４】
具体的には、本発明に係る半導体装置の評価方法は、複数のパッドがそれぞれ設けられた複数の半導体装置が主面上に搭載された基板を固定台上に載置する工程（ａ）と、前記基板の周囲を取り囲むように、前記基板の外周に沿った内周を有するリングを前記固定台上に載置する工程（ｂ）と、前記複数の半導体装置のうちの互いに隣接する一群の半導体装置における前記複数のパッドのそれぞれに、プローブカードに設けられた複数のコンタクトピンのそれぞれを対向させて、当該各パッドと当該各コンタクトピンとを接触させることにより、前記一群の半導体装置の電気的特性を同時に測定する工程（ｃ）とを備え、前記工程（ｃ）において、前記基板の周縁部に位置する前記一群の半導体装置の電気的特性を同時に測定する際には、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンが前記リングの上面と接触する。
【００１５】
また、本発明に係る半導体装置の評価方法において、前記複数の半導体装置のそれぞれは、低誘電率材料からなる層間絶縁膜を少なくとも１層有していてもよい。ここで、低誘電率材料とは、配線遅延を低減するためにデバイスの進化に伴い低抵抗銅配線等と共に導入されている絶縁膜材料であって、比誘電率は２程度以下が望ましい。
【００１６】
また、本発明に係る半導体装置の評価方法において、前記リングの高さは、前記基板の高さと実質的に同じであってもよい。尚、「基板の高さ」には、パッド等の半導体装置の構成要素の高さを含めるものとする。
【００１７】
また、本発明に係る半導体装置の評価方法において、前記リングの内径から外径までの幅は、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンの全てが前記リングの上面と接触できるように設定されていてもよい。
【００１８】
また、本発明に係る半導体装置の評価方法において、前記リングは、前記複数のパッドと同じ材料から構成されていてもよい。
【００１９】
また、本発明に係る半導体装置の評価方法において、前記リングは、アルミニウム、銅、シリコン、又は表面が酸化したシリコンから構成されていてもよい。
【００２０】
また、本発明に係る半導体装置の評価装置は、複数のパッドがそれぞれ設けられた複数の半導体装置が主面上に搭載された基板を載置するための固定台と、前記基板の周囲を取り囲むように前記固定台上に載置され且つ前記基板の外周に沿った内周を有するリングと、前記複数の半導体装置のうちの互いに隣接する一群の半導体装置における前記複数のパッドのそれぞれに複数のコンタクトピンのそれぞれを対向させて、当該各パッドと当該各コンタクトピンとを接触させることにより、前記一群の半導体装置の電気的特性を同時に測定するプローブカードとを備え、前記基板の周縁部に位置する前記一群の半導体装置の電気的特性を同時に測定する際には、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンを前記リングの上面と接触させる。
【００２１】
また、本発明に係る半導体装置の評価装置において、前記リングの高さは、前記基板の高さと実質的に同じであってもよい。
【００２２】
また、本発明に係る半導体装置の評価装置において、前記リングの内径から外径までの幅は、前記複数のコンタクトピンのうち前記基板の外側の領域と対向するコンタクトピンの全てが前記リングの上面と接触できるように設定されていてもよい。
【００２３】
また、本発明に係る半導体装置の評価装置において、前記リングは、前記複数のパッドと同じ材料から構成されていてもよい。
【００２４】
また、本発明に係る半導体装置の評価装置において、前記リングは、アルミニウム、銅、シリコン、又は表面が酸化したシリコンから構成されていてもよい。
【発明の効果】
【００２５】
本発明によれば、基板外周チップの測定時において、チップ上のパッドに接触していないコンタクトピンによって引き起こされるプローブ装置の負担を軽減しつつ、基板外周チップに対して同時測定を行うことができるので、評価時間を低減することができる。また、半導体集積回路装置の微細化に伴ってｌｏｗ−ｋ膜からなる層間膜が使用される場合にも、コンタクトピンの針圧増加に起因する層間膜の信頼性劣化を抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の一実施形態に係る半導体装置の評価方法の適用対象となる、半導体集積回路装置が形成された半導体基板（ウェハ）の一例を示す平面図である。
【図２】図２（ａ）〜（ｅ）は、図１に示すショット領域を構成するチップ領域のレイアウト例を示す図である。
【図３】図３は、図１に示す各ショット領域に設けられたチップ領域の一例を示す図である。
【図４】図４は、図１に示すショット領域内の各チップ領域におけるパッド配置の一例を示す図である。
【図５】図５は、本発明の一実施形態に係る半導体装置の評価方法において、基板中央部のチップ領域上のパッドに対してプローブ装置の各コンタクトピンを接触させた場合の様子を示す図である。
【図６】図６は、比較例に係る半導体装置の評価方法において、基板周縁部のチップ領域上のパッドに対してプローブ装置の各コンタクトピンを接触させた場合の様子を示す図である。
【図７】図７は、本発明の一実施形態に係る半導体装置の評価方法において、基板の周囲にリングを配置した様子を示す平面図である。
【図８】図８は、図７におけるＢ−Ｂ’線の断面図である。
【図９】図９は、本発明の一実施形態に係る半導体装置の評価方法において、基板の周囲にリングを配置して基板周縁部のチップ領域上のパッドに対してプローブ装置の各コンタクトピンを接触させた場合の様子を示す図である。
【図１０】図１０は、本発明の一実施形態に係る半導体装置の評価方法において、コンタクトピンの先端を基板上のパッドに接触させている様子を示す図である。
【図１１】図１１は、従来の半導体装置の評価方法において、半導体基板に設定されたショット領域の一例を示す図である。
【図１２】図１２は、図１１に示す各ショット領域に設けられたチップ領域の一例を示す図である。
【図１３】図１３は、基板外周チップに対して同時測定を実施した場合の問題点を説明する図である。
【発明を実施するための形態】
【００２７】
（実施形態）
以下、本発明の一実施形態に係る半導体装置の評価方法及び評価装置、具体的には半導体装置のプローブ検査方法及びプローブ装置について、図面を参照しながら詳細に説明する。
【００２８】
図１は、本実施形態に係る半導体装置の評価方法の適用対象となる、半導体集積回路装置が形成された半導体基板（ウェハ）の一例を示す平面図である。図１に示すように、半導体基板１１の表面は、ノッチ１１ａを下にしてショット領域１３、１４、１４ａによって区画されている。ショット領域１３については、当該ショット領域１３の全てが半導体基板１１内に存在している。一方、ショット領域１４及び１４ａについては、当該ショット領域１４及び１４ａの一部分が半導体基板１１の外側に存在しており、当該一部分についてはパターン形成は行われない。
【００２９】
図２（ａ）は、図１に示すショット領域１３、１４、１４ａを構成するチップ領域のレイアウト例を示している。本実施形態では、ショット領域１３、１４、１４ａのいずれにおいても、図２（ａ）に示すように、チップ領域１５が３行３列で計９個配列される。尚、半導体基板１１をダイシングすることにより、各チップ領域と対応する個片の複数のチップつまり複数の半導体装置が得られる。
【００３０】
図３は、図１に示す各ショット領域に設けられたチップ領域の一例を示す図である。図１に示すショット領域１３内のチップ領域は全て、図３に示すチップ領域１６である。すなわち、全てのチップ領域１６は半導体基板１１内に存在しており、各チップ領域１６においては半導体集積回路が正常にパターニング形成されて正常に機能する。
【００３１】
また、図１に示すショット領域１４及び１４ａ内に含まれるチップ領域は、図３に示すチップ領域１７及び１８である。全てのチップ領域１７は半導体基板１１内に存在しており、チップ領域１６と同様に、各チップ領域１７においては半導体集積回路が正常にパターニング形成されて正常に機能する。一方、チップ領域１８については、その一部分又は全部が半導体基板１１の外側に存在しており、各チップ領域１８においては半導体集積回路が正常にパターニング形成されないために当該回路が機能しないので、チップ領域１８は本実施形態の評価の対象外となる。
【００３２】
尚、本実施形態において、ショット領域１３、１４、１４ａを構成するチップ領域が３行３列で配列されている場合を例として説明したが、ショット領域１３、１４、１４ａにおいて、チップ領域１５が、図２（ｂ）に示す２行４列又は図２（ｃ）に示す１行５列等の横長の長方形状にレイアウトされていてもよい。或いは、チップ領域１５が、図２（ｄ）に示す４行２列又は図２（ｅ）に示す５行１列等の縦長の長方形状にレイアウトされていてもよい。これらのいずれのレイアウトにおいても、本実施形態の評価対象となるのは、全てのチップ領域が基板内に存在するショット領域１３内のチップ領域１６と、一部のチップ領域が基板内に存在するショット領域１４、１４ａ内における基板内に存在し且つ半導体集積回路が正常にパターニング形成されるチップ領域１７である。
【００３３】
図４は、ショット領域１３、１４、１４ａ内の各チップ領域におけるパッド配置の一例を示している。図４に示すように、本実施形態では、１つのチップ領域１５内に４０個のパッド２１がチップ領域１５の外周に沿って配列されている。そのため、評価（プローブ測定）時においては、１ショット領域について４０個×９チップで合計３６０個のコンタクトピンが同時に基板上の各パッド２１に接触することになる。
【００３４】
図５は、ショット領域１３内のチップ領域上のパッドに対してプローブ装置の各コンタクトピンを接触させた場合の様子を、図４のＡ−Ａ’線に沿った断面構成で示した図であり、図６は、比較例として、ショット領域１４ａ内のチップ領域上のパッドに対してプローブ装置の各コンタクトピンを接触させた場合の様子を、図４のＡ−Ａ’線に沿った断面構成で示した図である。尚、チップ領域上のパッドとコンタクトピンとを接触させることにより、チップ領域つまり半導体装置の電気的特性の測定が行われる。
【００３５】
図５に示すように、ショット領域１３（全てのチップ領域が基板内に存在する）内では、プローブカードのコンタクトピン接続部１２に設けられた３０本のコンタクトピン３１〜６０の先端の全てが半導体基板１１上のパッド（図示省略）に接続しており、針圧は全てのコンタクトピン３１〜６０に均等にかかる。
【００３６】
それに対して、図６に示すように、ショット領域１４ａ（一部のチップ領域のみが基板内に存在する）内では、プローブカードのコンタクトピン接続部１２に設けられた３０本のコンタクトピン３１〜６０のうち１５本のコンタクトピン４６〜６０の先端は半導体基板１１上のパッドに接続している。しかし、コンタクトピン４４及び４５の２本は半導体基板１１のベベルエッジ部１１ｂ上に位置しているため、コンタクトピン４４及び４５の先端は半導体基板１１の表面に届いていない。また、コンタクトピン３１〜４３は、それらの下に半導体基板１１が存在していないため、当然、半導体基板１１に接続することはない。
【００３７】
すなわち、図５に示す場合、コンタクトピン３１〜６０の全てが半導体基板１１上のパッドに接続することによってコンタクトピン３１〜６０の全てに均等な針圧がかかるのに対して、図６に示す場合、半導体基板１１上のパッドに接続するコンタクトピン４６〜６０にのみ針圧がかかるため、コンタクトピン４６〜６０の１本当たりの針圧は、図５に示すコンタクトピン３１〜６０の１本当たりの針圧と比較して過剰になる。このように、一部のコンタクトピンに過剰な針圧がかかると、コンタクトピンが曲がったり、又は過剰な針圧のかかったコンタクトピンの下側の半導体集積回路装置の配線層間膜にダメージが生じて層間膜の信頼性が劣化するなどの問題が発生する。
【００３８】
そこで、本実施形態では、図７に示すように、プローブ検査時にリング６１を半導体基板１１の外側に配置する。ここで、リング６１の内径と半導体基板１１の外径とは、若干のマージンが存在するものの、ほぼ等しく設定されている。また、リング６１の幅（内径から外径までの幅Ｗ（図８参照））については、ショット領域１４、１４ａにおける半導体基板１１から最も離れた箇所（つまり半導体基板１１から最も離れたコンタクトピンの配置箇所）までリング６１が存在していることが必要であるので、現状では例えば５０ｍｍ以上であることが望ましい。言い換えると、リング６１の幅Ｗは、半導体基板１１の外側の領域と対向するコンタクトピンの全てがリング６１の上面と接触できるように設定されていることが望ましい。尚、図７において、図１と同じ構成要素には同じ符号を付している。
【００３９】
図８は、図７におけるＢ−Ｂ’線の断面図である。図８に示すように、プローブ検査時には半導体基板１１は固定台（プローブ装置内の固定台）２５上に載置されると共に、半導体基板１１の周囲（つまりベベルエッジ部１１ｂの外側）にリング６１が配置される。ここで、リング６１の高さＨは半導体基板１１の高さと実質的に同じであることが望ましい。尚、「半導体基板１１の高さ」には、パッド等の半導体装置の構成要素の高さを含めるものとする。
【００４０】
図９は、本実施形態に係る半導体装置の評価方法を説明する図、具体的には、半導体基板１１の周囲を取り囲むようにリング６１を配置して、ショット領域１４ａ内のチップ領域上のパッドに対してプローブ装置の各コンタクトピンを接触させた場合の様子を、図４のＡ−Ａ’線に沿った断面構成で示した図である。
【００４１】
図９に示すように、図６に示す場合（比較例）には半導体基板１１に接触していなかった１３本のコンタクトピン３１〜４３はリング６１の上面に接触している。また、図６に示す場合と同様に、プローブカードのコンタクトピン接続部１２に設けられた３０本のコンタクトピン３１〜６０のうち１５本のコンタクトピン４６〜６０の先端は半導体基板１１上のパッドに接続している。図１０に、コンタクトピン５８〜６０の先端が半導体基板１１上のパッド７１に接続している様子を拡大して示す。
【００４２】
以上のように、本実施形態では、針圧がかかるコンタクトピンはコンタクトピン３１〜４３及び４６〜６０の２８本となる。従って、図６に示す場合に１５本のコンタクトピン４６〜６０に過剰にかかっていた針圧が緩和される。
【００４３】
すなわち、本実施形態によると、基板外周チップの測定時において、チップ上のパッドに接触していないコンタクトピンによって引き起こされるプローブ装置の負担を軽減しつつ、基板外周チップについても同時測定を行うことができるので、評価時間を低減することができる。また、半導体集積回路装置の微細化に伴ってｌｏｗ−ｋ膜からなる層間膜が使用される場合にも、コンタクトピンの針圧増加に起因する層間膜の信頼性劣化を抑制することができる。
【００４４】
尚、本実施形態のようにリング６１を配置しても、半導体基板１１のベベルエッジ部１１ｂ上のコンタクトピン（具体的にはコンタクトピン４４及び４５）については針圧がかからない。このため、ベベルエッジ部１１ｂ上のコンタクトピン以外の他のコンタクトピンにかかる針圧は、ショット領域１３内の全てのコンタクトピンにほぼ均等にかかる針圧（図５参照）と比較して若干高くなる。しかし、ベベルエッジ部１１ｂは半導体基板１１の周縁部の幅数１０μｍ程度の部分であり、基板外周チップの測定時においても、ベベルエッジ部１１ｂ上に存在するコンタクトピンの数は全コンタクトピン数の１０％程度以下である。従って、ベベルエッジ部１１ｂ上にコンタクトピンが存在していても、リング６１及び半導体基板１１（ベベルエッジ部１１ｂを除く）に対する大多数のコンタクトピンの接触によって過剰な針圧の緩和は十分可能である。
【００４５】
また、本実施形態において、半導体基板１１上の各チップ領域つまり各半導体装置が、低誘電率（ｌｏｗ−ｋ）材料からなる層間絶縁膜を少なくとも１層有していると、従来技術と比べて、前述の効果が顕著に発揮される。
【００４６】
また、本実施形態において、リング６１の上面と接触するコンタクトピンにかかる針圧を、半導体基板１１上のパッドと接触するコンタクトピンにかかる針圧と同等に設定するため、リング６１の高さＨと半導体基板１１の高さとは実質的に同じであることが望ましい。具体的には、リング６１として、高さの変更が可能な高さ可動式リング、又は針圧を吸収できるスポンジ素材を有するリングを用いてもよい。或いは、高さの異なる複数のリングを予め作製しておき、評価対象の基板の種類によって適宜リングを選択して用いてもよい。
【００４７】
また、本実施形態において、リング６１は、半導体基板１１上に位置するコンタクトピンが接触するパッドと同じ材料、例えばアルミニウムや銅等から構成されていてもよい。ることが望ましい。或いは、リング６１は、コンタクトピンにダメージが生じない他の材料、例えばシリコン基板、又は表面に酸化膜を有するシリコン基板等から構成されていてもよい。但し、リング６１は、コンタクトピンとの接触によってダストが発生しない材料から構成されていることが望ましい。
【産業上の利用可能性】
【００４８】
本発明に係る半導体装置の評価方法は、基板外周チップの測定時に、基板上のパッドと接触していないコンタクトピンによって引き起こされるプローブ装置の負担を軽減しつつ、基板外周チップについても同時測定を可能とするものであり、特に、基板外周チップの評価を安定して行うための半導体装置の評価方法として有用である。
【符号の説明】
【００４９】
１１    半導体基板
１１ａ    ノッチ
１１ｂ    ベベルエッジ部
１２    プローブカードのコンタクトピン接続部
１３、１４、１４ａ    ショット領域
１５、１６、１７、１８    チップ領域
２１    パッド
２５    プローブ装置内の固定台
３１〜６０    プローブピン
６１    リング
７１    パッド
【図１】
2010287602.tif 000003
【図２】
2010287602.tif 000004
【図３】
2010287602.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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