(57)【要約】【課題】しきい値電圧の制御にチャネルドープ法を用いて行う場合、活性層に不純物を導入するため、必然的にこの不純物起因のバルク結晶欠陥や、半導体層と絶縁層の界面凖位を生じさせてしまう。この結果、ＴＦＴ特性、特に電界効果型移動度を悪化させる原因となる。【解決手段】基板上に形成された電極上に設けられた第１の絶縁層の応力と膜厚の積と、第１の絶縁層上に設けられた引張り応力を有する結晶質半導体膜からなる活性層の応力と膜厚の積と、活性層上に設けられた第２の絶縁層の応力と膜厚の積を適当な大きさに設定することでしきい値電圧を制御する。【選択図】図４
2010287906.tif 000002
【特許請求の範囲】
【請求項１】
同一絶縁表面上に少なくとも第１のＴＦＴと第２のＴＦＴを有し、
前記第１のＴＦＴと前記第２のＴＦＴは前記絶縁表面上に形成された電極と、
前記電極上に接して設けられた第１の絶縁層と、
前記第１の絶縁層上に接して設けられた島状半導体膜からなる活性層と、
活性層上に接して設けられた第２の絶縁層とを有し、
前記第１のＴＦＴはｎチャネル型ＴＦＴであり、前記第２のＴＦＴはｐチャネル型ＴＦＴであり、
前記第１のＴＦＴと前記第２のＴＦＴはエンハンスメント型ＴＦＴであり、
前記第１のＴＦＴの第２の絶縁層の応力と膜厚の積は、前記第２のＴＦＴの第２の絶縁層の応力と膜厚の積とは異なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に薄膜トランジスタを用いた集積回路を有する半導体装置に関する。例えば、液晶表示装置に代表される電気光学装置及びその電気光学装置を搭載した電子機器の構成に関する。
【背景技術】
【０００２】
基板上ＴＦＴ（薄膜トランジスタ）を多数個配列させて、アクティブマトリクス型液晶表示装置に代表される半導体装置が開発されている。ＴＦＴは少なくとも島状半導体膜から成る活性層と、該活性層の基板側に設けられた第1の絶縁層と、該活性層とは反対側に設けられた第2の絶縁層とが積層された構造を有している。
【０００３】
前記第１の絶縁層を介して、前記活性層に所定の電圧を印加するようにゲート電極を設けた構造は、逆スタガもしくはボトムゲート型と呼ばれている。本明細書はすべてこの逆スタガ型構造に関する。
【０００４】
ところで、ＴＦＴ特性を表す特性パラメータはいくつかあるなかで、電界効果移動度としきい値電圧が特性の良さの目安とされている。
【０００５】
高い電界効果移動度の実現を目標として、ＴＦＴ構造やその製造工程は理論的解析と経験的側面から注意深く検討されてきた。特に重要な要因は半導体層中のバルク欠陥密度や、半導体層と絶縁層との界面における界面凖位密度を可能な限り低減させることが必要であると考えられていた。
【０００６】
デバイス設計を行う際の最も重要なパラメータである、しきい値電圧の設定によりデバイスの種類が区別されている。導通させるためにゲート電圧を印加させる必要のあるＴＦＴはエンハンスメント型(Enhancement)またはノーマリーオフ型（Normally-Off）ＴＦＴ、導通させないためにゲート電圧を印加させる必要のあるＴＦＴはディプレッション型（Depletion）またはノーマリーオン型（Normally-On）ＴＦＴとよばれる。
【０００７】
一般に、しきい値電圧、エンハンスメント型ＴＦＴ、ディプレッション型ＴＦＴは次のように定義されている。図１aにあるようにゲート電圧―ドレイン電流特性曲線において特性曲線の二乗特性領域の接線aと横軸（ゲート電圧軸）との交点をしきい値電圧と定義する。また、エンハンスメント型ＴＦＴを、ｎチャネル型ＴＦＴであり前記しきい値電圧が零または正電圧であるＴＦＴ、またはｐチャネル型ＴＦＴであり前記しきい値電圧が負電圧であるＴＦＴと定義する。同様に、ディプレッション型ＴＦＴを、ｎチャネル型ＴＦＴでありしきい値電圧が負電圧であるＴＦＴ、またはｐチャネル型ＴＦＴでありしきい値電圧が零または正電圧であるＴＦＴと定義する。
【０００８】
しきい値電圧の制御方法としてはイオン打ちこみ法や半導体膜成膜時に不純物ガスを流すなどの方法で、ゲート絶縁層上の半導体膜に不純物を導入するというチャネルドープ法が一般に用いられている。
【０００９】
チャネルドープをする不純物の種類は、エンハンスメント型ＴＦＴではチャネル部にチャネル形成時の導電型と異なる導電型の不純物を添加し、ディプレッション型ＴＦＴでは同じ導電型の不純物を導入する。例えば、ｎチャネルＴＦＴをエンハンスメント型ＴＦＴにするにはホウ素などのｐ型不純物を、ディプレッション型にするにはリンやヒ素などのｎ型不純物を導入すれば良い。
また、チャネル形成領域での前記不純物の濃度は、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）分析における検出限界値１×１０15atoms/cm3を越える濃度になり、5×１０17atoms/cm3で2Ｖ程度のしきい値のシフトがおこるが、５×１０17atoms/cm3を越える濃度では結晶性悪化により移動度の低化が顕著になるためこれを越えない濃度が好ましい。
【００１０】
ところで、しきい値電圧が０ＶのＴＦＴでも現実にはゲート電圧が０Ｖのときドレイン電流は０ではない。ゲート電圧が０Ｖのときにドレイン電流が小さくなるようにするにはしきい値電圧より、むしろドレイン電流の値が基準値以下になるときのゲート電圧を指標として、この値を充分０Ｖに近くする方がよい。本明細書ではドレイン電圧の絶対値１Ｖの条件（詳しくはｐチャネル型ＴＦＴではドレイン電圧−１Ｖ、ｎチャネル型ＴＦＴではドレイン電圧＋１Ｖ）でチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡ流れる時のゲート電圧を基準値とし、この値を制御することを考える。（図１b）
【００１１】
また本明細書では、前記ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧値によってエンハンスメント型ＴＦＴとディプレッション型ＴＦＴを定義する。つまり、エンハンスメント型ＴＦＴを、ｎチャネル型ＴＦＴでありドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート電圧が零または正電圧であるＴＦＴ、またはｐチャネル型ＴＦＴでありドレイン電圧−１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート電圧が負電圧であるＴＦＴと定義する。同様に、ディプレッション型ＴＦＴを、ｎチャネル型ＴＦＴでありドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート電圧が負電圧であるＴＦＴ、またはｐチャネル型ＴＦＴでありドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート電圧が零または正電圧であるＴＦＴと定義する。
【００１２】
さらに、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート電圧を０Ｖに十分近くにすると、しきい値電圧もある電圧値に制御される。したがって、本明細書においてドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート電圧を０Ｖに十分近くすることと、しきい値電圧の制御とは同じ意味であるとする。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しきい値電圧の制御にチャネルドープ法を用いて行う場合、活性層に不純物を導入するため、必然的にこの不純物起因のバルク結晶欠陥や、半導体層と絶縁層の界面凖位を生じさせてしまう。この結果、ＴＦＴ特性、特に電界効果型移動度を悪化させる原因となる。
【００１４】
本発明者は、ＴＦＴ特性を悪化させることなくしきい値電圧の制御をおこなうことが、デバイス作成上重要であり、したがってチャネルドープ法を用いないでしきい値電圧の制御をする方法を確立することが重要であると考えた。また、そのためには薄膜の応力を制御することが有効であると考えた。
【課題を解決するための手段】
【００１５】
チャネルドープを行っていない場合について考える。この場合、チャネル形成領域でのｐ型またはｎ型不純物濃度は、ＳＩＭＳ分析における検出限界値１×１０15atoms/cm3未満になる。
【００１６】
ＴＦＴに用いられる半導体膜は、非晶質半導体をはじめ、高い電界効果移動度が得られる結晶質半導体が適していると考えられている。ここで、結晶質半導体とは、単結晶半導体、多結晶半導体、または微結晶半導体を含むものである。また、絶縁層は、代表的には酸化シリコン、窒化シリコン、または窒酸化シリコンなどの材料で形成されている。
【００１７】
ＣＶＤ法（化学的気相成長法）、スパッタ法、または真空蒸着法などの公知の技術で製作される前記材料の薄膜には内部応力があることが知られている。内部応力はさらにその薄膜が本来持つ真性応力と、薄膜と基板との熱膨張係数の差に起因する熱応力とに分離して考えられていた。熱応力はＴＦＴ作製工程の加熱工程で発生するもので、プロセス温度の設定によりその影響を無視できる。一方、真性応力の発生のメカニズムは必ずしも明確にはされておらず、薄膜の成長過程やその後の熱処理などによる相変化や組成変化が複雑に絡み合って発生しているものと考えられていた。
【００１８】
一般に、内部応力は図２に示すように、基板に対して薄膜が収縮しようとする時には、基板はその影響を受けて、薄膜を内側にして変形するのでこれを引っ張り応力と呼んでいる。一方、薄膜が伸張する時には、基板は押し縮められて薄膜を外側にして変形するのでこれを圧縮応力と呼んでいる。このように、便宜上内部応力の定義は基板を中心として考えられていた。本明細書でも内部応力はこの定義に従って記述する。また、本明細書では、引っ張り応力は正、圧縮応力は負の符号をもつとして定義する。
【００１９】
非晶質半導体膜から熱結晶化やレーザー結晶化などの方法で作製される結晶質半導体膜は、結晶化の過程で体積収縮が起こることが知られていた。その割合は非晶質半導体膜の状態にもよるが、０．１〜１％程度であるとされていた。その結果、結晶質半導体膜には引っ張り応力が発生し、その大きさは約1×１０9Ｐａに及ぶこともあった。また酸化シリコン膜、窒化シリコン膜、および窒酸化シリコン膜などの絶縁膜の内部応力は、膜作製条件やその後の熱処理条件によって圧縮応力から引っ張り応力まで様々に変化することが知られていた。
【００２０】
ところで、活性層半導体膜とそれに接している基板側または基板と反対側の絶縁膜の応力を変化させると、しきい値電圧が変化する。これについて詳細な理由は現在までのところ明らかではないが、例えば活性層半導体膜が収縮しようとするとき、これを引き伸ばす方向に応力が作用すれば結晶粒界に歪が生じ、この領域に転位や結晶欠陥の生成および不対結合手の生成に伴う界面凖位の発生がおこると考えられる。また結晶欠陥や界面凖位はしきい値電圧に影響を及ぼすことはよく知られたことであった。したがって応力の変化によりしきい値電圧を変化させることができる。あるいは、応力が活性層半導体膜に加わると、格子定数、すなわち半導体膜を構成している半導体原子の隣接間距離が変化し、これに伴って半導体膜のエネルギーバンド構造が変化するためにしきい値電圧も変化すると考えられる。
【００２１】
したがって、活性層に加わる応力を適当に変えることで、しきい値電圧を制御できる。ところでしきい値電圧と直接的な相関を持つのは第２の絶縁膜の応力と膜厚の積と活性層の応力と膜厚の積の和であり、同じ膜質であっても、活性層と第２の絶縁層の両方、またはどちらか一方の膜厚を変えることによっても、しきい値電圧を制御することができる。
【００２２】
図１１は第２の絶縁層の応力と膜厚の積および活性層の応力と膜厚の積との和、とＴＦＴのドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の相関曲線である。ただし、図の特性曲線はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴが活性層の不純物濃度を除いて、同じ構造を持っていると仮定している。この仮定のもとで、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧が０ＶになるＸ座標Ｘ０の大きさは同じになるが、これはＸ０が第２の絶縁膜の応力と膜厚の積と活性層の応力と膜厚の積の和という量のみで決まっていることを表している。また、前記相関曲線は直線になり、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでは、傾きの符号が等しくなっており、したがってエンハンスメント型かディプレッション型かの区別は同じＸ座標では逆になっている。前記相関曲線でＸ０の絶対値と、前記相関曲線の傾きは、第1の絶縁層の応力と膜厚の積または活性層の応力と膜厚の積により任意の値をとるが、その場合でも第２の絶縁層の応力と膜厚を適当なものにすることで、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧を０Ｖに近い値、好ましくは絶対値が２Ｖ以下にすることが可能である。
【００２３】
ところで、しきい値電圧の制御にチャネルドープ法を用いる場合でも、チャネルドープなしでドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧が０Ｖ近く好ましくは２Ｖ以下になるように第2の絶縁層と活性層の応力と膜厚の積を適当な値に設定しておけば、チャネル領域にチャネルドープする不純物の濃度を小さくでき、したがってチャネルドープ起因のＴＦＴ特性悪化が抑制できるため有効である。
【発明の効果】
【００２４】
以上説明したように、活性層の応力と膜厚の積または第２の絶縁膜の応力と膜厚の積を適当な値にすることでチャネルドープを行わずに、ＴＦＴのしきい値電圧を制御することが可能である。これによりチャネルドープ起因の結晶欠陥のないよりよい電気的特性を持つＴＦＴの作製が可能となる。
【図面の簡単な説明】
【００２５】
【図１】エンハンスメント型ＴＦＴとディプレッション型ＴＦＴの定義図。
【図２】薄膜の内部応力の定義を説明する図。
【図３】実施の形態１を説明するＴＦＴの断面図。
【図４】実施の形態２を説明するＴＦＴの断面図。
【図５】ＴＦＴの作製工程を示す断面図。
【図６】ＴＦＴの作製工程を示す断面図。
【図７】ＴＦＴの作製工程を示す断面図。
【図８】ＴＦＴの作製工程を示す断面図。
【図９】ＣＭＯＳ回路の上面図、断面図、回路図。
【図１０】Ｅ／ＤＭＯＳ回路の上面図、断面図、回路図。
【図１１】第２の絶縁層の応力と膜厚の積と本明細書での基準となるゲート電圧との相関図。
【図１２】実施例１のＴＦＴ作製実験結果。
【図１３】実施例６を説明する図。
【図１４】実施例６を説明する図。
【図１５】実施例６を説明する図。
【図１６】チャネルドープを行う場合の実施の形態を説明する図
【図１７】チャネルドープを行って作製するＣＭＯＳ回路の上面図、断面図、回路図。
【図１８】チャネルドープを行って作製するＥ／ＤＭＯＳ回路の上面図、断面図、回路図。
【発明を実施するための形態】
【００２６】
[実施の形態１]  
チャネルドープ法を用いない場合についての実施形態を図３で説明する。図３の（Ａ）および（Ｂ）において絶縁表面を有する基板３０１上にゲート電極３０２が形成され、その上に第1の絶縁層である、引っ張り応力を持つ窒化シリコン膜３０３aと圧縮応力を持つ窒酸化シリコン膜３０３ｂが積層されている。
【００２７】
活性層３０４は非晶質半導体膜をレーザー結晶化や熱結晶化などの方法で作製された結晶質半導体膜であり、詳細な作製方法に限定されるものではないが必然的に引張り応力を有している。そして、必要に応じてチャネル形成領域３０４ｃ、ＬＤＤ領域３０４ｂ、ソース領域３０４a、ドレイン領域３０４ｄが設けられている。ソース電極３０６とドレイン電極３０７は、第２の絶縁層３０５の一部にコンタクトホールを形成して設けられている.      
【００２８】
チャネル形成領域ではｎ型不純物であるリンや砒素、またはｐ型不純物であるホウ素の濃度がＳＩＭＳ分析による検出限界以下であり、ソース領域およびドレイン領域ではｎ型不純物であるリンや砒素、またはｐ型不純物であるホウ素が１×１０19atoms/cm3以上の高濃度で注入されている。
【００２９】
図３（Ａ）において、第２の絶縁層は圧縮応力を持つ窒酸化シリコン膜である。その応力と膜厚によりしきい値電圧を制御している。
【００３０】
また、図３（Ｂ）にあるように、第２の絶縁層は複数の絶縁膜を積層して形成してもよい。図３（Ｂ）では、第２の絶縁層３０５aは圧縮応力を持つ窒酸化シリコン膜で、その上に圧縮応力を持つ第２の絶縁層３０５ｂである酸化シリコン膜が積層されており、より効果的に応力の制御ができた。
【００３１】
第1の絶縁層における応力の絶対値と膜厚の積は、第２の絶縁層における応力の絶対値と膜厚の積と比べ十分小さいため、しきい値電圧への第２の絶縁層からの応力と膜厚の積が支配的であった。第２の絶縁層における応力[Pa]と膜厚[m]の積と、活性層における応力[Pa]と膜厚[m]の積、の和が-８．０×１０1〜-１．２×１０2であり、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の絶対値は２Ｖ以下に制御された。
【００３２】
以上の工程により作製されたｎチャネル型ＴＦＴはディプレッション型ＴＦＴとなり、ｐチャネル型ＴＦＴはエンハンスメント型ＴＦＴとなった。
【００３３】
[実施の形態２]  
ＣＭＯＳ回路においては、同一基板上にｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの両方が作製される。そして、前記ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴについては両方ともエンハンスメント型である回路構成がよく用いられる。そこで、本実施の形態では、チャネルドープ法を用いず、第２の絶縁層における応力と膜厚の積を適当に設定することで、しきい値電圧を制御し所望のＴＦＴを得る方法を図４で説明する。
【００３４】
ところで，発明の詳細な説明で記述したように、チャネルドープを行っていないｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいては、エンハンスメント型かディプレッション型かの区別は、第２の絶縁膜と活性層の応力と膜厚の積が同じなら、互いに反対の種類になる。そこで、同一基板内でエンハンスメント型かディプレッション型かどちらか一方のみのＴＦＴを作製するには第２の絶縁層の構造をかえて応力と膜厚の積に差違をつけることが必要となる。
【００３５】
図４において絶縁表面を有する基板４０１上にゲート電極４０２が形成され、その上に第1の絶縁層である、引っ張り応力を持つ窒化シリコン膜４０３aと圧縮応力を持つ窒酸化シリコン膜４０３ｂが積層されている。
【００３６】
ｎチャネル型ＴＦＴ側において、活性層４０４は、引張り応力を有した半導体層であり、必要に応じてチャネル形成領域４０４ｃ、ＬＤＤ領域４０４ｂ、ソース領域４０４a、ドレイン領域４０４ｄが設けられている。また、ｐチャネル型ＴＦＴ側において活性層４０５は、引張り応力を有した半導体層であり、チャネル形成領域４０５ｃ、ソース領域４０５a、ドレイン領域４０５ｄが設けられている。ソース電極４０６、４０８とドレイン電極４０７、４０９は、第２の絶縁層４１０の一部にコンタクトホールを形成して設けられている.      
【００３７】
活性層チャネル形成領域ではｎ型不純物であるリンや砒素、またはｐ型不純物であるホウ素の濃度が１×１０15atoms/cm3以下であり、活性層ソースおよびドレイン領域ではｎ型不純物であるリンや砒素、またはｐ型不純物であるホウ素が１×１０19atoms/cm3以上の高濃度で注入されている。
【００３８】
ところで、図４においてｎチャネル型ＴＦＴの第２の絶縁層４１０と活性層４０４の間に積層されているのは、前記ｎチャネル型ＴＦＴの不純物ドーピング時に使用される、活性層保護膜、およびマスク絶縁膜であり、不純物ドーピング後もエッチングせずに残しておくことで、ｐチャネル型ＴＦＴに対して、第２の絶縁層の膜厚と応力の積に差異が付けられる。
【００３９】
ｎチャネル型ＴＦＴに加わる応力として、第２の絶縁層とマスク絶縁膜とドーピング時に使用した活性層の保護膜の応力[Pa]と膜厚[m]の積、および活性層の応力[Pa]と膜厚[m]の積の和が、ｎチャネル型ＴＦＴでは-１．２×１０2〜-１．４×１０2とし、一方ｐチャネル型ＴＦＴでは-８．０×１０1〜１，２×１０2とすると、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらもエンハンスメント型であるＴＦＴができる。また、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の絶対値は２Ｖ以下に制御される。
【００４０】
[実施の形態３]
本発明のチャネルト゛ーフ゜法を用いる場合についての実施の形態を図１６で説明する。ＣＭＯＳ回路では、同一基板内でｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの両方が作られ、どちらもエンハンスメント型ＴＦＴとなるようにしきい値電圧が制御される。ところが、チャネルドープをしない場合に、第2の絶縁層と活性層の応力と膜厚が前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴで同一になるようにした場合には、発明の詳細な説明で述べたように、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の絶対値は０Ｖ近くになるように制御できるが、エンハンスメント型ＴＦＴだけでなく、ディプレッション型ＴＦＴも作られてしまう。この場合には前記ｎチャネル型ＴＦＴか前記ｐチャネル型ＴＦＴのうちディプレッション型になっているＴＦＴの活性層にチャネルドープを行い、エンハンスメント型ＴＦＴになるようにしきい値電圧を制御するのが有効である。
【００４１】
図１６において絶縁表面を有する基板４０１上にゲート電極４０２が形成され、その上に第1の絶縁層である、引っ張り応力を持つ窒化シリコン膜４０３aと圧縮応力を持つ窒酸化シリコン膜４０３ｂが積層されている。
【００４２】
ｎチャネル型ＴＦＴ側において、活性層４０４は、引張り応力を有した半導体層であり、必要に応じてチャネル形成領域４０４ｃ、ＬＤＤ領域４０４ｂ、ソース領域４０４a、ドレイン領域４０４ｄが設けられている。また、ｐチャネル型ＴＦＴ側において活性層４０５は、引張り応力を有した半導体層であり、チャネル形成領域４０５ｃ、ソース領域４０５a、ドレイン領域４０５ｄが設けられている。ソース電極４０６、４０８とドレイン電極４０７、４０９は、第２の絶縁層４１０の一部にコンタクトホールを形成して設けられている.      
【００４３】
ここで、活性層４０４と４０５は同時に成膜された同一の膜厚および応力をもつ半導体膜であり、第2の絶縁層４１０と４１１は同時に成膜された、同一の膜厚及び膜質を持つ絶縁膜である。例えば図１６のｐチャネル型ＴＦＴがエンハンスメント型になるように第2の絶縁層と活性層の膜厚と応力を設定した場合には、ｎチャネル型ＴＦＴの活性層チャネル形成領域４０４にボロンなどのｐ型不純物でチャネルドープを行いエンハンスメント型にしきい値を制御する。これにより同一基板内にエンハンスメント型のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを作ることができる。
【００４４】
以上の方法ではｎチャネル型ＴＦＴにはチャネルドープを行わないため、その活性層はチャネルドープ起因の結晶欠陥や界面凖位がない良好な結晶性を持つ。また、ｐチャネル型ＴＦＴにはチャネルドープを行っているが、第２の絶縁層と活性層の応力を考慮して作られているため、チャネルドープにおける不純物濃度は５×１０17atoms/cm3以下の十分少ない量でしきい値電圧が制御できるため、やはり良好な結晶性を持つ活性層をもつＴＦＴとなる。
【実施例１】
【００４５】
図５〜図７を用いて本実施例を説明する。まず、基板６０１としてガラス基板、例えばコーニング社の＃１７３７基板を用意した。そして、基板６０１上にゲート電極６０２を形成した。ここでは、スパッタ法を用いて、タンタル（Ｔａ）
膜を２００ｎｍの厚さにスパッタ法により形成した。また、ゲート電極６０２を、窒化タンタル膜（膜厚５０ｎｍ）とタンタル膜（膜厚２５０ｎｍ）の2層構造としても良い。
【００４６】
そして、第１の絶縁層６０３、非晶質半導体層６０４を順次大気開放しないで連続形成した。第１の絶縁層は窒素リッチな窒酸化シリコン膜６０３ａ（膜厚５０ｎｍ）と窒酸化シリコン膜（膜厚１２５ｎｍ）で形成した。窒素リッチな窒酸化シリコン膜６０３ａはＳｉＨ4、Ｎ2Ｏ、ＮＨ3の混合ガスよりプラズマＣＶＤ法で作製された。また、非晶質半導体層６０４もプラズマＣＶＤ法を用い、２０〜１００ｎｍ、好ましくは３０〜７５ｎｍの厚さに形成した。（図５（Ｂ））
【００４７】
そして、４５０〜５５０℃で1時間の加熱処理を行った。この加熱処理により第１の絶縁層６０３と非晶質半導体層６０４とから水素が放出され、引張り応力を付与することができた。その後、非晶質半導体層６０４に対して、結晶化の工程を行い、結晶質半導体層６０５を形成した。ここでの結晶化の工程は、レーザー結晶化法や熱結晶化法を用いれば良い。レーザー結晶化法では、例えばＸeＣｌエキシマレーザー光（波長３０８ｎｍ）を用い、線状ビームを形成して、発振パルス周波数３０Ｈｚ、レーザーエネルギー密度１００〜５００ｍＪ／ｃｍ2、線状ビームのオーバーラップ率を９６％として非晶質半導体層の結晶化を行った。ここで、非晶質半導体層が結晶化するに伴って、体積収縮が起こり、形成された結晶性半導体層６０５の引張り応力は増大した。（図５（Ｃ））
【００４８】
ここで、チャネルドープを行う場合には結晶性半導体層６０５に接して絶縁層を形成後、レジストマスクを使用してチャネルドープを行うＴＦＴのみ選択的にチャネルドープを行う。チャネルドープを行った後でレジストマスクを剥離しさらに活性層を覆っていた絶縁層にはチャネルドープ時に不純物が注入されており、後の工程で活性層にこの絶縁層中の不純物が拡散する可能性があるためフッ酸系エッチャントをもちいて選択的に除去する。
【００４９】
次に、こうして形成された結晶質半導体層６０５に接して絶縁膜６０６を形成した。ここでは、窒酸化シリコン膜を２００ｎｍの厚さに形成した。その後、裏面からの露光を用いたパターニング法により、絶縁膜６０６に接したレジストマスク６０７を形成した。ここでは、ゲート電極６０２がマスクとなり、自己整合的にレジストマスク６０７を形成することができた。そして、図示したようにレジストマスクの大きさは、光の回り込みによって、わずかにゲート電極の幅より小さくなった。（図５（Ｄ））そして、レジストマスク６０７を用いて絶縁膜６０６をエッチングして、チャネル保護膜６０８を形成した後、レジストマスク６０７は除去した。この工程により、チャネル保護膜６０８と接する領域以外の結晶性半導体層６０５の表面を露呈させた。このチャネル保護膜６０８は、後の不純物添加の工程でチャネル領域に不純物が添加されることを防ぐ役目を果たした。
（図５（Ｅ））
【００５０】
次いで、フォトマスクを用いたパターニングによって、ｎチャネル型ＴＦＴの一部とｐチャネル型ＴＦＴの領域を覆うレジストマスク６０９を形成し、結晶質半導体層６０５の表面が露呈している領域にｎ型を付与する不純物元素を添加する工程を行った。そして、第１の不純物領域（ｎ+型領域）６１０ａが形成された。本実施例では、ｎ型を付与する不純物元素としてリンを用いたので、イオンドープ法においてフォスフィン（ＰＨ3）を用い、ドーズ量５×１０14atoms/ｃｍ2、加速電圧１０ｋＶとした。また、上記レジストマスク６０９のパターンは実施者が適宣設定することによりｎ+型領域の幅が決定され、所望の幅を有するｎ-型領域、およびチャネル形成領域を容易に得ることができた。（図６（Ａ）
）
【００５１】
レジストマスク６０９を除去した後、マスク用絶縁膜６１１を形成した。ここでは、窒酸化シリコン膜（膜厚５０ｎｍ）をプラズマＣＶＤ法で作製した。窒酸化シリコン膜は圧縮応力を有していた。（図６（Ｂ））
【００５２】
次いで、マスク用絶縁膜６１１が表面に設けられた結晶質半導体層にｎ型を付与する不純物元素を添加する工程を行い、第２の不純物領域（ｎ-型領域）６１２を形成した。但し、マスク用絶縁膜６１１を介してその下の結晶質半導体層に不純物を添加するために、マスク用絶縁膜６１１の厚さを考慮にいれ、適宣条件を設定する必要があった。ここでは、ドーズ量３×１０13atoms/ｃｍ2、加速電圧６０ｋＶとした。こうして形成される第２の不純物領域６１２はＬＤＤ領域として機能した。（図６（Ｃ））
【００５３】
次いで、ｎチャネル型ＴＦＴを覆うレジストマスク６１４を形成し、ｐチャネル型ＴＦＴが形成される領域にＰ型を付与する不純物元素を添加する工程を行った。ここでは、イオンドープ法でジボラン（Ｂ2Ｈ6）を用い、ボロン（Ｂ）を添加した。ドーズ量は４×１０15atoms/ｃｍ2、加速電圧３０ｋＶとした。（図６（Ｄ））
【００５４】
ところで、ｐ型不純物添加後に、ｎチャネル型ＴＦＴを覆っていたレジストマスクを剥離せず、ｐチャネル型ＴＦＴの活性層を覆っているマスク用絶縁膜６１１およびチャネル保護膜６０８をフッ素系エッチング液で選択除去し、ｎチャネル型ＴＦＴとｐ型ＴＦＴにおける第２の絶縁層の構造を変えることで活性層に加わる応力に差違をつけ、しきい値電圧を制御してもよい。（図８（Ａ））
【００５５】
また、たとえば、同一基板上にあるｎチャネル型ＴＦＴのなかで、エンハンスメント型およびディプレッション型ＴＦＴの両方を作り込む場合には、不純物添加行程終了後、ディプレッション型にしたいＴＦＴ以外をレジストマスクで覆い、フッ素系エッチャント液でマスク用絶縁膜とチャネル保護膜を選択除去すればよい。
【００５６】
その後、レーザーアニールまたは熱アニールによる不純物元素の活性化の工程を行った後、水素雰囲気中で熱処理（３００〜４５０℃、１時間）を行い全体を水素化した（図７、８（Ａ））。また、プラズマ化された水素により水素化しても良い。その後、チャネル保護膜６０８とマスク用絶縁膜６１１をフッ酸系エッチング液で選択除去し、公知のパターニング技術により結晶性半導体層を所望の形状にエッチングした。（図７、８（Ｂ））
【００５７】
以上の工程を経て、ｎチャネル型ＴＦＴのソース領域６１５、ドレイン領域６１６、ＬＤＤ領域６１７、６１８、チャネル形成領域６１９が形成され、ｐチャネル型ＴＦＴのソース領域６２１、ドレイン領域６２２、チャネル形成領域６２０が形成された。次いで、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを覆って第２の絶縁層を形成した。第２の絶縁層は圧縮応力―８．１×１０8Ｐａを持つ酸化シリコン膜を１０００ｎｍの厚さに形成した。（図７、８（Ｃ））
【００５８】
そして、コンタクトホールを形成して、ソース電極６２４、６２７、ドレイン電極６２５、６２７を形成した。さらに第２の絶縁層として、酸化シリコン膜から成る絶縁膜６２３上に、ソース電極６２４、６２７、ドレイン電極６２５、６２７を覆って、窒酸化シリコン膜６２３を形成した。図７、８（Ｄ）に示す状態を得た後、最後に水素雰囲気中で熱処理を行い、全体を水素化してｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが完成した。水素化の工程はプラズマ化した水素雰囲気にさらすことによっても実現できた。
【００５９】
以上の工程により作製したＴＦＴによる、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の絶対値、の応力依存性（該ゲート電圧に対する、第２の絶縁層の応力と膜厚の積および活性層の応力と膜厚の積の和の依存性）は図１２（Ａ）および（Ｂ）のようになった。ここで、図１２にある３種類の応力と膜厚の積の値は、表１で表される第２の絶縁層構造によって得られた。
【００６０】
【表１】
2010287906.tif 000003
【００６１】
図１２（Ａ）は前記ＴＦＴ作製方法により作製した、ｎチャネルＴＦＴのしきい値と第２の絶縁層応力×膜厚の依存性をあらわす。実測データがある直線上にのると仮定し、この直線を最小二乗法を用いて最も実測テ゛ータと誤差の少ない直線（線分）として求めたのが、図１２のFitting-Curveであり、そのFitting-Curveを外挿したのが予想曲線である。Fitting-Curveと予想曲線より、第２の絶縁層の応力[Pa]と膜厚[m]の積と活性層の応力[Pa]と膜厚[m]の積の和がおよそ-７．５×１０1〜―１．１×１０1の間にある時は、ドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の絶対値が２Ｖ以下になっていることが分かった。またエンハンスメント型ＴＦＴとディプレッション型ＴＦＴの両方を、第２の絶縁層の応力と膜厚の積と活性層の応力と膜厚の積の和を適当な値にすることで、作製できることが分かった。
同様に図１２（Ｂ）はｐチャネルＴＦＴの作製実験結果であるが、やはり２の絶縁層応力[Pa]と膜厚[m]の積と活性層の応力[Pa]と膜厚[m]の積の和がおよそ-８．5×１０1〜-１．１×１０1の間にある時は、ドレイン電圧の−１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧の絶対値が２Ｖ以下になっていること、エンハンスメント型ＴＦＴとディプレッション型ＴＦＴの両方を作製できること、が分かった。
【実施例２】
【００６２】
チャネルドープを行わず実施例１の作製工程を用いたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを備えた半導体装置について図９を用いてその一例を説明する。
図９はＣＭＯＳ回路の基本構成であるインバータ回路を示す。このようなインバータ回路を組み合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる。図９（Ａ）はＣＭＯＳ回路の上面図に相当する図であり、図９（Ａ）において点線A-A'の断面構造図を図９（Ｂ）に示す。
【００６３】
図９（Ｂ）において、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの両方は同一基板上に形成されている。ｐチャネル型ＴＦＴは、ゲート電極９０２が形成され、その上に第１の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜９０３と、窒酸化シリコン膜９０４とが設けられている。そして、第１の絶縁層に接して結晶性半導体膜から成る活性層が形成され、ｐ+領域９１２（ドレイン領域）、９１５（ソース領域）とチャネル形成領域９１４とが設けられている。この半導体層に接して第２の絶縁層９１７が設けられ、ここでは酸化シリコン膜９１９が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通してソース電極９２０、ドレイン電極９１８が形成されている。一方、ｎチャネル型ＴＦＴの活性層には、ｎ+型領域９０５（ソース領域）、９１１（ドレイン領域）とチャネル形成領域９０９と、前記ｎ+型領域とチャネル形成領域との間にｎ-型領域が設けられている。そして活性層の上に、ドープ行程で用いたマスク用絶縁膜９２１および活性層保護膜９２２が除去されず残されており、これにより前記ｐチャネル型ＴＦＴに比べより大きな応力を受け、しきい値電圧を制御させている。さらにｐチャネル型ＴＦＴと同様に、第２の絶縁層９１７にはコンタクトホールが形成され、ソース電極９１６、ドレイン電極９１８が設けられている。
【００６４】
このようなＣＭＯＳ回路は、アクティブマトリクス型液晶表示装置の周辺駆動回路や、ＥＬ（ElectroＬuminescence）表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。
【実施例３】
【００６５】
チャネルドープを行わず、実施例１の作製工程を用いたｎチャネル型ＴＦＴを備えた半導体装置について図１０を用いてその一例を説明する。図１０はＮＭＯＳ回路の基本構成であるＥ／Ｄ ＭＯＳ（エンハンスメント/ディプレッション）インバータ回路を示す。Ｅ／Ｄ ＭＯＳインバータの特徴は、一つの回路内にエンハンスメント型とディプレッション型の両方のＴＦＴが含まれることであり、このようなインバータ回路を組み合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる点は実施例２のＣＭＯＳインバータ回路と同様である。図１０（Ａ）はＥ／Ｄ ＭＯＳインバータ回路の上面図に相当する図であり、図１０（Ａ）において点線A-A'の断面構造図を図１０（Ｂ）に示し、また図１０（Ｃ）に回路図を表す。
【００６６】
図１０（Ｂ）において、エンハンスメント型とディプレッション型ＴＦＴが同一基板上に形成されている。ディプレッション型ＴＦＴは、ゲート電極９０２が形成され、その上に第１の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜９０３と、窒酸化シリコン膜９０４とが設けられている。そして、第１の絶縁層に接して結晶性半導体膜から成る活性層が形成され、ｎ+領域９１１（ドレイン領域）、９１５（ソース領域）とチャネル形成領域９１４とが設けられ、またソース領域およびドレイン領域とチャネル形成領域の間には必要に応じてｎ-型領域が設けられている。この半導体層に接して第２の絶縁層９１７が設けられ、ここでは酸化シリコン膜９１９が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通して、ドレイン電極９２０が形成されている。一方、エンハンスメント型ＴＦＴの活性層には、ｎ+型領域９０５（ソース領域）、９１１（ドレイン領域）とチャネル形成領域９０９と、前記ｎ+型領域とチャネル形成領域との間にｎ-型領域が設けられている。そして活性層の上に、ドープ工程で用いたマスク用絶縁膜９２１および活性層の保護膜９２２が除去されず残されており、これにより前記ディプレッション型ＴＦＴに比べより大きな応力を受け、しきい値電圧を制御させている。さらにディプレッション型ＴＦＴと同様に、第２の絶縁層９１７にはコンタクトホールが形成され、ソース電極９１６、が設けられている。
【００６７】
このようなＥ／Ｄ ＭＯＳ回路は、実施例２のＣＭＯＳ回路同様アクティブマトリクス型液晶表示装置の周辺駆動回路や、ＥＬ（Electro  luminescence）型表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。
【実施例４】
【００６８】
同一基板上にエンハンスメント型ＴＦＴであるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを備え、そのどちらか一方のＴＦＴのチャネル形成領域にチャネルドープが行われている半導体装置について図１７を用いてその一例を説明する。図１７はＣＭＯＳ回路の基本構成であるインバータ回路を示す。このようなインバータ回路を組み合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる。図１７（Ａ）はＣＭＯＳ回路の上面図に相当する図であり、図１７（Ａ）において点線A-A'の断面構造図を図１７（Ｂ）に示す。
【００６９】
図１７（Ｂ）において、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの両方は同一基板上に形成されている。ｐチャネル型ＴＦＴは、ゲート電極９０２が形成され、その上に第１の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜９０３と、窒酸化シリコン膜９０４とが設けられている。そして、第１の絶縁層に接して結晶性半導体膜から成る活性層が形成され、ｐ+領域９１２（ドレイン領域）、９１５（ソース領域）とｐ型またはｎ型不純物濃度が１×１０15atoms/cm3未満であるチャネル形成領域９１４とが設けられている。この半導体層に接して第２の絶縁層９１７が設けられ、ここでは酸化シリコン膜９１９が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通してソース電極９２０、ドレイン電極９１８が形成されている。一方、ｎチャネル型ＴＦＴの活性層には、ｎ+型領域９０５（ソース領域）、９１１（ドレイン領域）とチャネル形成領域９０９と、前記ｎ+型領域とチャネル形成領域との間にｎ-型領域が設けられている。そして活性層チャネル形成領域の９０９にＢなどのｐ型不純物が１×１０15atoms/cm3以上５×１０17atoms/cm3以下の低濃度でチャネルドープされており、これによりドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧をプラス側に制御させている。さらにｐチャネル型ＴＦＴと同様に、第２の絶縁層９１７にはコンタクトホールが形成され、ソース電極９１６、ドレイン電極９１８が設けられている。以上はｎチャネル型ＴＦＴにチャネルドープを行う例だが、第２の絶縁層と活性層の膜厚と応力の設定によってはｐチャネル型ＴＦＴにチャネルドープを行っても良い。
【００７０】
このようなＣＭＯＳ回路は、アクティブマトリクス型液晶表示装置の周辺駆動回路や、ＥＬ（ElectroＬuminescence）表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。
【実施例５】
【００７１】
同一基板上にエンハンスメント型ＴＦＴである第１のｎチャネル型ＴＦＴとディプレッション型ＴＦＴである第２のｎチャネル型ＴＦＴの両方を備え、その何れか一方にチャネルドープを行った半導体装置について図１８を用いて説明する。
図１８はＮＭＯＳ回路の基本構成であるＥ／Ｄ ＭＯＳ（エンハンスメント/ディプレッション）インバータ回路を示す。Ｅ／Ｄ ＭＯＳインバータの特徴は、一つの回路内にエンハンスメント型とディプレッション型の両方のＴＦＴが含まれることであり、このようなインバータ回路を組み合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる点は実施例２のＣＭＯＳインバータ回路と同様である。図１８（Ａ）はＥ／Ｄ ＭＯＳインバータ回路の上面図に相当する図であり、図１８（Ａ）において点線A-A'の断面構造図を図１８（Ｂ）に示し、また図１８（Ｃ）に回路図を表す。
【００７２】
図１８（Ｂ）において、エンハンスメント型とディプレッション型ＴＦＴが同一基板上に形成されている。ディプレッション型ＴＦＴは、ゲート電極９０２が形成され、その上に第１の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜９０３と、窒酸化シリコン膜９０４とが設けられている。そして、第１の絶縁層に接して結晶性半導体膜から成る活性層が形成され、ｎ+領域９１１（ドレイン領域）、９１５（ソース領域）とｐ型またはｎ型不純物濃度が１×１０15atoms/cm3未満であるチャネル形成領域９１４とが設けられ、またソース領域およびドレイン領域とチャネル形成領域の間には必要に応じてｎ-型領域が設けられている。この半導体層に接して第２の絶縁層９１７が設けられ、ここでは酸化シリコン膜９１９が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通して、ドレイン電極９２０が形成されている。一方、エンハンスメント型ＴＦＴの活性層には、ｎ+型領域９０５（ソース領域）、９１１（ドレイン領域）とチャネル形成領域９０９と、前記ｎ+型領域とチャネル形成領域との間にｎ-型領域が設けられている。そして活性層チャネル形成領域の９０９にＢなどのｐ型不純物が１×１０15atoms/cm3以上５×１０17atoms/cm3以下の低濃度でチャネルドープされており、これによりドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート電圧をプラス側に制御させている。さらにディプレッション型ＴＦＴと同様に、第２の絶縁層９１７にはコンタクトホールが形成され、ソース電極９１６、が設けられている。以上はエンハンスメント型ＴＦＴにチャネルドープを行う例だが、第２の絶縁層と活性層の膜厚と応力の設定によってはディプレッション型ＴＦＴにチャネルドープを行っても良い。
【００７３】
このようなＥ／Ｄ ＭＯＳ回路は、実施例２のＣＭＯＳ回路同様アクティブマトリクス型液晶表示装置の周辺駆動回路や、ＥＬ（Electro  luminescence）型表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。
【実施例６】
【００７４】
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１３、図１４、図１５で説明する。
【００７５】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１３と図１４に示す。
【００７６】
図１３（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示部９００４に適用することができる。
【００７７】
図１３（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【００７８】
図１３（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【００７９】
図１３（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００８０】
図１３（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。液晶表示装置や、ＥＬ表示装置は表示部９４０３に適用することができる。
【００８１】
図１３（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示部９５０２、９５０３は直視型の表示装置であり、本発明はこの表示部に適用することができる。
【００８２】
図１４（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。
【００８３】
図１４（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【００８４】
図１４（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。
【００８５】
図１５（Ａ）はフロント型プロジェクターであり、表示装置３６０１、スクリーン３６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【００８６】
図１５（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【００８７】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００８８】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００８９】
また、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【図１】
2010287906.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成22年8月31日(2010.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁表面上に設けられた第１の半導体層と第２の半導体層と、
前記第１の半導体層に設けられた第１のゲート電極と前記第２の半導体層に設けられた第２のゲート電極と、
前記第１の半導体層と前記第２の半導体層に接して設けられた第１の絶縁層と、
前記第１の半導体層を介して、前記第１の絶縁層と対向する側に設けられた第２の絶縁層と、
前記第２の半導体層を介して、前記第１の絶縁層と対向する側に設けられた前記第２の絶縁層と第３の絶縁層とを有し、
前記第１の半導体層には前記第２の絶縁層により応力が加わり、前記第２の半導体層には前記第２の絶縁層と前記第３の絶縁層により応力が加わることで、前記第１の半導体層及び前記第２の半導体層に加わる応力が異なることを特徴とする半導体装置。
【請求項２】
絶縁表面上に設けられた第１の半導体層と第２の半導体層と、
前記第１の半導体層に設けられた第１のゲート電極と前記第２の半導体層に設けられた第２のゲート電極と、
前記第１の半導体層と前記第２の半導体層に接して設けられた第１の絶縁層と、
前記第１の半導体層を介して、前記第１の絶縁層と対向する側に設けられた第２の絶縁層と、
前記第２の半導体層を介して、前記第１の絶縁層と対向する側に設けられた前記第２の絶縁層と第３の絶縁層とを有し、
前記第３の絶縁層は前記第１の半導体層と重なって設けられておらず、
前記第２の絶縁層により前記第１の半導体層に加わる応力は、前記第２の絶縁層と前記第３の絶縁層により前記第２の半導体層に加わる応力とは異なることを特徴とする半導体装置。
【請求項３】
絶縁表面上に設けられた第１の半導体層と第２の半導体層と、
前記第１の半導体層に設けられた第１のゲート電極と前記第２の半導体層に設けられた第２のゲート電極と、
前記第１の半導体層と前記第２の半導体層に接して設けられた第１の絶縁層と、
前記第１の半導体層を介して、前記第１の絶縁層と対向する側に設けられた第２の絶縁層と、
前記第２の半導体層を介して、前記第１の絶縁層と対向する側に設けられた前記第２の絶縁層と第３の絶縁層とを有し、
前記第３の絶縁層は前記第１の半導体層と重なって設けられておらず、
前記第２の絶縁層により前記第１の半導体層に加わる応力は、前記第２の絶縁層と前記第３の絶縁層により前記第２の半導体層に加わる応力とは異なり、
前記第１の半導体層と前記第２の半導体層には単結晶半導体が用いられることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１の半導体層及び前記第２の半導体層のチャネル形成領域におけるｎ型又はｐ型の不純物の濃度は、ＳＩＭＳ分析における検出限界値未満であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の半導体層及び前記第２の半導体層のチャネル形成領域におけるｎ型又はｐ型の不純物の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３未満であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の半導体層及び前記第２の半導体層に応力が加えられることにより前記第１の半導体層及び前記第２の半導体層に歪が生じていることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記第２の絶縁層は圧縮応力を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記第１の半導体層及び前記第２の半導体層に前記第２の絶縁層が接していることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、
前記第３の絶縁層は、前記第２の絶縁層上に設けられることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、
前記第１の半導体層に接した前記第２の絶縁層の応力と膜厚の積は、前記第２の半導体層に接した前記第２の絶縁層の応力と膜厚の積とは異なることを特徴とする半導体装置。
【請求項１１】
請求項１乃至７のいずれか一において、
前記第２の絶縁層上に、コンタクトホールを介して前記第１の半導体層に電気的に接続するソース電極及びドレイン電極が設けられ、
前記第２の絶縁膜及び前記第３の絶縁膜上に、コンタクトホールを介して前記第２の半導体層に電気的に接続するソース電極及びドレイン電極が設けられていることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記第３の絶縁層は、前記第２の絶縁層と前記第２の半導体層の間に設けられることを特徴とする半導体装置。