(57)【要約】【課題】  簡易な回路構成により高速に信号伝送する信号伝送装置を提供する。【解決手段】  信号伝送装置は、論理値により電圧レベルが変化する方形波デジタル信号の周期と同一周期であって且つ方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成して送信する正弦波信号送信部と、正弦波信号を受信して正弦波信号の位相変化に基づいて正弦波信号を方形波デジタル信号に復元する正弦波信号受信部とを備える。【選択図】図２
2010232969.tif 000002
【特許請求の範囲】
【請求項１】
伝送路間の信号を送受信する信号伝送装置において、
論理値により電圧レベルが変化する方形波デジタル信号の周期と同一周期であって且つ前記方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成して送信する正弦波信号送信部と、
前記正弦波信号を受信し、前記正弦波信号の位相変化に基づいて前記正弦波信号を前記方形波デジタル信号に復元する正弦波信号受信部とを備えることを特徴とする信号伝送装置。
【請求項２】
請求項１において、
前記正弦波信号送信部は、方形波デジタル信号の周期を所定間隔の位相差で分割する複数のタイミング信号を生成し、前記複数のタイミング信号の位相それぞれに対応する正弦波の電圧レベルを発生させて正弦波を生成することを特徴とする信号伝送装置。
【請求項３】
請求項２において、
前記正弦波信号送信部は、前記方形波デジタル信号の論理値に応じて、前記タイミング信号の出力タイミングを制御して、前記方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成することを特徴とする信号伝送装置。
【請求項４】
請求項２において、
前記正弦波信号送信部は、
前記複数のタイミング信号の位相それぞれに対応する正弦波の複数の電圧レベルを発生させる複数の電圧発生源と、
前記複数のタイミング信号の各出力タイミングで、前記複数の電圧発生源のいずれかから電圧を出力させる複数のスイッチとを備えることを特徴とする信号伝送装置。
【請求項５】
請求項１において、
前記正弦波信号送信部は、前記正弦波信号とクロック信号との位相差検出に基づいて、前記方形波デジタル信号を復元することを特徴とする信号伝送装置。
【請求項６】
請求項１において、
前記正弦波信号送信部は、前記正弦波信号受信部に前記正弦波信号とともにクロック信号を送信することを特徴とする信号伝送装置。
【請求項７】
請求項１において、
前記正弦波信号送信部は、クロック信号を送信せずに前記正弦波信号受信部に前記正弦波信号のみを送信し、
前記正弦波信号受信部は、受信した前記正弦波信号からクロック信号を生成するクロック生成部を有することを特徴とする信号伝送装置。
【請求項８】
請求項７において、
前記クロック生成部は、前記正弦波信号の所定スレッショルドをまたぐタイミングを検出し、検出されたタイミングの周期を平均化して出力することを特徴とする信号伝送装置。
【請求項９】
伝送路間の信号を送受信する信号伝送方法において、
論理値により電圧レベルが変化する方形波デジタル信号の周期と同一周期であって且つ前記方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成して送信する工程と、
前記正弦波信号を受信し、前記正弦波信号の位相変化に基づいて前記正弦波信号を前記方形波デジタル信号に復元する工程とを備えることを特徴とする信号伝送方法。
【請求項１０】
伝送路に信号を出力する信号送信装置において、
論理値により電圧レベルが変化する方形波デジタル信号の周期を所定間隔の位相差で分割する複数のタイミング信号を生成するタイミング信号生成部と、
前記タイミング信号に従って、前記方形波デジタル信号の周期と同一周期であって且つ前記方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成する正弦波信号生成部とを備えることを特徴とする信号送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号を伝送する信号伝送装置及び信号伝送方法に関する。
【背景技術】
【０００２】
無線通信システムにおける無線基地局装置などの各種電子装置は、LSIなどの電子デバイスを実装した複数の基板を搭載している。基板内又は基板間のデジタル信号の伝送は、さまざまな形式による方形波のシリアル伝送又はパラレル伝送により実現される。パラレル伝送方式は、信号周波数の広帯域化に伴う各種回路条件は比較的緩やかであるが、デバイスのピン数増加、制御信号の増加により、低消費電力化、小型化などの要請を満たすことができない。各種回路条件とは、高調波を削減するためのフィルタ、終端や反射の条件などである。一方、シリアル伝送方式は、パラレル伝送方式と比較して信号本数は削減されるが、その分の伝送速度の高速化による信号周波数の広帯域化により発生する高調波の抑制に複雑な補正回路を用いることになり、また、伝送路の終端でのインピーダンス制御が厳密に行われる。具体的には、伝送路を通過することで発生する高調波の振幅や遅延をあらかじめ送信側で補正する回路を用い、高調波を除去しきれない場合は、高調波の終端での反射を考慮した補正回路を併用する。また、直流成分を含む広帯域信号を終端させるには、通常、基板の特性インピーダンスに沿った抵抗を用いることになり、この抵抗値に応じた電流が常に流れ続ける。基板内及び基板間での多数の信号線を有する装置全体として電流増大を招く。基板の特性インピーダンスに沿った抵抗は一例として50Ωである。
【０００３】
また、現在主流となっている高速シリアル伝送方式であるSerDes (SERializer/DESerializer)は、8b/10b符号などを用いて連続した符号が所定クロック数以上発生しないようにし、高調波信号の発生をある程度抑えているが、冗長信号を付加するため、伝送速度に対してデータ量が減少する。
【０００４】
また、PSK(Phase Shift Keying)などにより搬送波にデータを乗せてデータを伝送する手法も提案されている（特許文献1）。しかしながら、搬送波を用いる手法については、搬送波の周波数と伝送速度は一致せず、且つ位相の変化点は搬送波の状態と非同期であるため、無線信号の復調回路のような複雑な復調回路を必要とし、装置の小型化、低コスト化、低消費電力化は困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平8−125703号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本開示の目的は、伝送路での劣化をあらかじめ補正する回路や復調回路のような複雑な回路を不要とし、簡易な回路構成により高速に信号伝送する信号伝送装置及び信号伝送方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の信号伝送装置は、伝送路間の信号を送受信する信号伝送装置において、論理値により電圧レベルが変化する方形波デジタル信号の周期と同一周期であって且つ方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成して送信する正弦波信号送信部と、正弦波信号を受信し、正弦波信号の位相変化に基づいて正弦波信号を方形波デジタル信号に復元する正弦波信号受信部とを備える。
【発明の効果】
【０００８】
論理値により電圧レベルが変化する方形波状のデジタル信号を、論理値により位相の異なる正弦波信号に変換して狭帯域信号とすることで、高周波数のデジタル信号の伝送速度を落とすことなく、高速伝送が可能となる。
【０００９】
簡易な回路構成で、さまざまな周波数の方形波信号を正弦波信号に変換して送信することができる。
【図面の簡単な説明】
【００１０】
【図１】論理値に応じた正弦波信号の位相変化を説明する図である。
【図２】本実施の形態における信号伝送装置の構成例を示す図である。
【図３】タイミング信号生成部110の構成例を示す図である。
【図４】タイミング信号生成部110の構成例を示す図である。
【図５】正弦波信号生成部12の生成する近似的な正弦波を示す図である。
【図６】正弦波信号生成部12の構成例を示す図である。
【図７】正弦波信号受信部20の第一の構成例を示す図である。
【図８】正弦波信号受信部20の第一の構成例におけるタイミングチャートである。
【図９】正弦波信号受信部20の第二の構成例を示す図である。
【図１０】正弦波信号受信部20の第二の構成例におけるタイミングチャートである。
【図１１】クロック生成部22の構成例を示す図である。
【図１２】クロック生成部22におけるタイミングチャートである。
【発明を実施するための形態】
【００１１】
本実施の形態における信号伝送装置は、論理値(High又はLow)により電圧レベルが変化する方形波状のデジタル信号（方形波デジタル信号）を、その方形波デジタル信号と同一周期の正弦波信号に変換し、且つ論理値に応じて正弦波信号の位相を変化させて伝送する。以下では、信号伝送装置が、デジタル信号の1ビット毎に、論理値(High又はLow)に応じて、位相が異なる2つの正弦波信号を生成する例について説明する。
【００１２】
図1は、論理値に応じた正弦波信号の位相変化を説明する図である。図1（ａ）、（ｂ）では、それぞれ論理値(High又はLow)により電圧レベルが変化する方形波デジタル信号は、1ビット毎に1周期の正弦波信号に変換される。図1（ａ）では、前のビットの正弦波信号との位相差に基づいて論理値が決定される。すなわち、前ビットとの位相差が0度の場合、論理値はHighとなり、前ビットとの位相差が180度の場合、論理値はLowとなる（相対位相）。すなわち、方形波デジタル信号の論理値は差動論理により変換され、その変換された論理値に対して、位相が異なる2つの正弦波信号が対応付けられる。
【００１３】
図1（ｂ）では、各ビットに対応する正弦波信号の位相に基づいて論理値が決定される。すなわち、位相が0度の場合、論理値はHighとなり、位相が180度の場合、論理値はLowとなる（絶対位相）。すなわち、方形波デジタル信号の論理値そのものに対して、位相が異なる2つの正弦波信号が対応付けられる。図1（ａ）、（ｂ）の場合ともに、論理値はそれぞれ反対であってもよい。
【００１４】
図2は、本実施の形態における信号伝送装置の構成例を示す図である。信号伝送装置は、入力される方形波デジタル信号の周期に応じて、同一周期の正弦波信号を生成して伝送路に出力する正弦波信号送信部10と伝送路を伝送する正弦波信号を受信する正弦波信号受信部20とを備える。
【００１５】
正弦波信号送信部10は、方形波デジタル信号の周期に応じて所定のタイミング信号を生成するタイミング信号制御部11と、方形波デジタル信号の周期と同一周期であって且つ方形波デジタル信号の論理値の変化に応じて位相が異なる正弦波信号を生成する正弦波信号生成部12とを有する。タイミング信号制御部11は、タイミング信号生成部110とタイミング信号出力部111とを備える。タイミング信号生成部110は、クロック信号の周期（2π）を例えばπ/4周期ずつずらした8つの異なる位相のタイミング信号を生成する。タイミング信号出力部111は、生成されたタイミング信号を正弦波信号生成部12に出力し、方形波デジタル信号の論理値(H/L)に基づいて、タイミング信号の出力制御を行う。正弦波信号生成部12は、あらかじめ設定された正弦波の標準波形における8つのタイミング信号に対応する各位相での電圧を生成することで、擬似的な正弦波信号を生成する。
【００１６】
正弦波信号受信部20は、受信された正弦波信号を方形波デジタル信号に復元する変換部21と、正弦波信号送信部10側からクロック信号が送信されない場合に、正弦波信号からクロック信号を生成するクロック生成部22とを有する。正弦波信号送信部10側からクロック信号が送信される場合は、クロック生成部22は設けられなくともよい。
【００１７】
図3及び図4は、タイミング信号生成部110の構成例を示す図である。タイミング信号生成部110は、入力されるクロック信号を位相π/4ずつずらした8つの異なる位相のタイミング信号を生成する。入力されるクロック信号を基本タイミング信号（周期ずれなし）とし、タイミング信号生成部110は、基本タイミング信号に対して、位相が-3π/4、-π/2、-π/4、＋π/4π、＋π/2π、＋3π/4ずれたタイミング信号（以下、それぞれ-3π/4、-π/2、-π/4、＋π/4、＋π/2、＋3π/4タイミング信号と称す）を生成する。
【００１８】
図3（ａ）は、-π/2、＋π/2タイミング信号を生成する回路例を示し、図3（ｂ）は、そのタイミングチャートである。図3（ａ）において、クロック信号（図3（ｂ）の信号ａ）は、遅延調整回路1101に入力され、遅延調整回路1101は、時間積分回路1103の制御電圧に基づいて、クロック信号（信号ａ）より＋π/2遅れた＋π/2タイミング信号（図3（ｂ）の信号ｂ）を出力する。
【００１９】
遅延調整回路1101は、DLL(Delay Locked Loop)回路である。EOR(Exclusive OR)回路1102は、基本タイミング信号であるクロック信号（信号ａ）とDLL回路1101の出力信号（信号ｂ）の入力に対する論理値（図3（ｂ）の信号ｃ）を時間積分回路1103に出力する。DLL回路1101からの出力が＋π/2タイミング信号（信号ｂ）であるとき、時間積分回路1103からの出力（制御電圧）は0レベルとなり、＋π/2より遅れている場合は制御電圧はマイナスレベル、＋π/2より進んでいる場合は制御電圧はプラスレベルとなり、DLL回路1101からの出力が＋π/2タイミング信号となるようフィードバック制御される。
【００２０】
また、反転回路1104は、遅延調整回路1101からの＋π/2タイミング信号を反転させることで、-π/2タイミング信号（図3（ｂ）の信号ｄ）を生成する。
【００２１】
図4（ａ）は、＋π/4、＋3π/4タイミング信号を生成する回路例を示し、図4（ｂ）はそのタイミングチャートを示す。クロック信号（信号ａ）は、DLL(Delay Locked Loop)回路である遅延調整回路1105に入力され、遅延調整回路1105は、時間積分回路1108の制御電圧に基づいて、クロック信号（信号ａ）より、＋3π/4遅れた＋3π/4タイミング信号（図4（ｂ）の信号ｆ）を出力する。
【００２２】
AND回路1106は、基本タイミング信号であるクロック信号（信号ａ）と図3（ａ）の回路で生成された＋π/2タイミング信号の入力に対する論理値（図4（ｂ）の信号ｅ）を出力する。AND回路1106の出力信号（信号ｅ）は、時間積分回路1108における時間積分処理を停止させるマスク期間を設定するための信号であり、マスク用スイッチ1109に供給される。
【００２３】
EOR回路1107は、AND回路1106からの出力信号（信号ｅ）とDLL回路1105からの出力信号（信号ｆ）の入力に対する論理値（図4（ｂ）の信号ｇ）をマスク用スイッチ1109を介して時間積分回路1108に出力する。マスク用スイッチ1109は、マスク期間中（信号ｅの論理値Ｌ）、EOR回路1107からの出力信号（信号ｇ）を時間積分回路1108に出力せず、マスク期間外（信号ｅの論理値Ｈ）のみ、EOR回路1107からの出力信号（信号ｇ）を時間積分回路1108に出力する。図4（ｂ）の信号ｈは、マスク用スイッチ1109からの出力信号を示す。
【００２４】
DLL回路1105からの出力が＋3π/4タイミング信号（信号ｆ）であるとき、時間積分回路1108からの出力（制御電圧）は0レベルとなり、＋3π/4より遅れている場合は制御電圧はマイナスレベル、＋3π/4より進んでいる場合は制御電圧はプラスレベルとなり、DLL回路1108からの出力が＋3π/4タイミング信号となるようフィードバック制御される。
【００２５】
また、反転回路1110は、遅延調整回路1105からの＋3π/4タイミング信号を反転させることで、-π/4タイミング信号（図4（ｂ）の信号ｉ）を生成する。
【００２６】
なお、-π/4、-3π/4タイミング信号は、図4（ａ）の回路において、＋π/2タイミング信号に代わって、-π/2タイミング信号をAND回路1106に入力することにより生成される。また、-π信号は、クロック信号を反転させることにより生成される。こうして、1周期を8等分するための8つのタイミング信号が生成される。
【００２７】
正弦波信号生成部12は、上述の8つのタイミング信号の各タイミングで、各タイミングにおける正弦波の電圧値を発生させることで、近似的な正弦波信号を生成する。
【００２８】
図5は、正弦波信号生成部12の生成する近似的な正弦波を示す図である。例えば、正弦波信号の最大電圧3.1V、最小電圧0.1Vと設定すると、位相0（基本タイミング）のタイミングで中心電圧1.6V、位相＋π/4のタイミングで約2.66V、位相＋π/2のタイミングで最大電圧3.1V、位相＋3π/4のタイミングで約2.66V、位相＋πのタイミングで中心電圧1.6V、位相5π/4（-3π/4）のタイミングで約0.54V、位相＋3π/2（-π/2）のタイミングで最小電圧0.1V、位相＋7π/4（-π/4）のタイミングで約0.54Vの電圧を発生させることで、図6に示す波形の正弦波信号を生成することができる。すなわち、図5の例の場合、5つの電圧値0.1V、0.54V、1.6V、2.66V、3.1Vの発生タイミングを上述の8つのタイミング信号により制御することで、近似的な正弦波を生成することができる。
【００２９】
図6は、正弦波信号生成部12の構成例を示す図である。正弦波信号生成部12は、それぞれ異なる電圧値を発生する5つの定電圧発生部1201、1202、1203、1204、1205を備える。図5の例に従って、各定電圧発生部1201、1202、1203、1204、1205はそれぞれ3.1V、2.66V、1.6V、0.54V、0.1Vを発生される定電圧源である。各定電圧発生部1201、1202、1203、1204、1205は例えばシャントレギュレータである。
【００３０】
各定電圧発生部1201、1202、1203、1204、1205は、それぞれ抵抗1206、1207、1208、1209、1210を介してキャパシタ1220と接続する。各抵抗1206、1207、1208、1209、1210は、各定電圧発生部からの電流量を制御するためのものである。電圧変化量はπ/4単位の各位相間で異なるため、キャパシタ1220での電圧変化速度を制御し、正弦波の波形の傾きを調整して、キャパシタ1220からの出力波形を正弦波の波形に近づける。
【００３１】
スイッチ1211、1212、1213、1214、1215、1216、1217、1218は、上述の8つのタイミング信号に対応してONするスイッチであり、例えば、FETスイッチで構成される。なお、各スイッチは、ONしてから位相π/4経過後にOFFする。タイミング信号によるスイッチ動作は次の通りである。
【００３２】
（1）基本タイミング信号が、位相0のタイミング前（位相-π/4のタイミング）でスイッチ1211をONし、定電圧発生部1203をキャパシタ1220と導通させる。これにより、キャパシタ1220の電圧は位相0までに1.6Vに設定される。
【００３３】
（2）位相0のタイミングで、＋π/4タイミング信号がスイッチ1212をONし、定電圧発生部1202がキャパシタ1220と導通する。これにより、定電圧発生部1202からキャパシタ1220に電流が流れ、キャパシタ1220の電圧は位相＋π/4までに1.6Vから2.66Vに上がり、その電圧変化が出力される。
【００３４】
（3）位相＋π/4のタイミングで、＋π/2タイミング信号がスイッチ1213をONし、定電圧発生部1201がキャパシタ1220と導通する。これにより、定電圧発生部1201からキャパシタ1220に電流が流れ、キャパシタ1220の電圧は位相＋π/2までに2.66Vから3.1Vに上がり、その電圧変化が出力される。
【００３５】
（4）位相＋π/2のタイミングで、＋3π/4タイミング信号がスイッチ1214をONし、再度、定電圧発生部1202がキャパシタ1220と導通する。これにより、キャパシタ1220から定電圧発生部1202に電流が逆流し、キャパシタ1220の電圧は位相＋3π/4までに3.1Vから2.66Vに下がり、その電圧変化が出力される。
【００３６】
（5）位相＋3π/4のタイミングで、＋πタイミング信号がスイッチ1215をONし、再度、定電圧発生部1203がキャパシタ1220と導通する。これにより、キャパシタ1220から定電圧発生部1203に電流が流れ、キャパシタ1220の電圧は位相＋πまでに2.66Vから1.6Vに下がり、その電圧変化が出力される。
【００３７】
（6）位相＋πのタイミングで、-3π/4タイミング信号がスイッチ1216をONし、定電圧発生部1204がキャパシタ1220と導通する。これにより、キャパシタ1220から定電圧発生部1204に電流が流れ、キャパシタ1220の電圧は位相＋5π/4までに1.6Vから0.54Vに下がり、その電圧変化が出力される。
【００３８】
（7）位相＋5π/4のタイミングで、-π/2タイミング信号がスイッチ1217をONし、定電圧発生部1205がキャパシタ1220と導通する。これにより、キャパシタ1220から定電圧発生部1205に電流が流れ、キャパシタ1220の電圧は位相＋3π/2までに0.54Vから0.1Vに下がり、その電圧変化が出力される。
【００３９】
（8）位相＋3π/2のタイミングで、-π/4タイミング信号がスイッチ1218をONし、定電圧発生部1204がキャパシタ1220と導通する。これにより、電流の流れる方向が反転し、定電圧発生部1204からキャパシタ1220へ電流が流れ、キャパシタ1220の電圧は位相＋7π/4までに0.1Vから0.54Vに上がり、その電圧変化が出力される。
【００４０】
（9）上述の（1）に戻り、位相＋7π/4（-π/4）のタイミングで、基本タイミング信号がスイッチ1211をONし、定電圧発生部1204がキャパシタ1220と導通する。これにより、キャパシタ1220から定電圧発生部1202に電流が流れ、キャパシタ1220の電圧は位相＋2π（位相0）までに0.54Vから1.6Vに上がり、その電圧変化が出力される。このように、（1）〜（8）の処理を繰り返すことで、正弦波を生成することができる。
【００４１】
また、（5）、（6）、（7）、（8）、（1）、（2）、（3）、（4）の順にスイッチ動作をさせることで、逆位相の正弦波を生成することができる。
【００４２】
タイミング信号制御部11のタイミング信号出力部111は、方形波デジタル信号の論理値に従った位相の正弦波信号が生成されるように、タイミング信号の出力制御を行う。例えば、タイミング信号出力部111は、論理値Highにおいては、（1）〜（8）の順にスイッチ動作させるタイミング信号を出力して、正位相の正弦波を生成させ、論理値Lowにおいては、逆位相の正弦波を生成するために、（5）、（6）、（7）、（8）、（1）、（2）、（3）、（4）の順にスイッチ動作させるタイミング信号を出力して、逆位相の正弦波を生成させる。
【００４３】
キャパシタ1220から出力される正弦波信号は、完全な正弦波波形ではなく高調波成分を含んでいるため、ローパスフィルタ（LPF）であるフィルタ1221により高調波成分をカットされて伝送路に出力される。また、必要に応じて、生成された正弦波信号は、増幅器により増幅されて出力される。
【００４４】
伝送する方形波デジタル信号の周波数が特定される場合は、上述の構成にて近似的な正弦波信号を生成せずに、その周波数に対応した正弦波信号の波形データをあらかじめ用意し、同一周波数の正弦波信号に変換することが可能であるが、本実施の形態例は、如何なる周波数に対応する正弦波信号を生成することができ、幅広い周波数に適用できる。
【００４５】
さまざまな周波数に対応するため、好ましくは、フィルタ1221は、遮断特性が異なる複数のフィルタから周波数に応じて最適なフィルタが選択される構成である。例えば、セレクタなどで複数のフィルタのうちの一つを選択する構成であってもよい。また、抵抗1206-1210についても、好ましくは、周波数に応じて最適な抵抗値になるように調整可能又は選択可能に構成される。
【００４６】
図7は、正弦波信号受信部20の変換部21の第一の構成例を示す図である。また、図8は、変換部21の第一の構成例におけるタイミングチャートである。第一の構成例では、正弦波信号送信部10側から正弦波信号とともにクロック信号も送信される。クロック信号は、正弦波信号送信部10のタイミング信号制御部11によって、ローパスフィルタ（LPF）を通され正弦波状に波形整形されて送信する（図8の信号ｋ）。
【００４７】
正弦波信号送信部10からの正弦波信号（図8の信号ｌ）と正弦波状のクロック信号（信号ｋ）が差動増幅器2101に入力される。正弦波信号（信号ｌ）の位相は、図8の信号ｊに示す論理値に対応する。なお、正弦波信号（信号ｌ）の位相は、方形波デジタル信号（信号ｊ）の論理値を差動論理に変換した論理値に対応する（図1（ａ）参照）。
【００４８】
図8の信号ｍは差動増幅器2101の出力信号を示す。差動増幅器2101の出力信号（信号ｍ）は、その上半分の信号部分（図8の信号ｎ）と下半分の信号部分（図8の信号ｏ）とに下限制限回路2102と上限制限回路2103とにより分離され、下半分信号（信号ｏ）は反転回路2104により反転される（図8の信号ｐ）。加算回路2105は、反転回路2104からの出力信号（信号ｐ）と下限制限回路2102からの出力信号（信号ｎ）とを合成する（図8の信号ｑ）。図8の信号ｒは、加算回路2105からの出力信号（信号ｑ）をローパスフィルタ（LPF）であるフィルタ回路2106を通過させた波形である。
【００４９】
そして、FF（Flip Flop）回路2107にフィルタ回路2106からの出力信号（信号ｒ）とクロック信号（信号ｋ）が入力され、方形波デジタル信号に変換される。送信側において、方形波デジタル信号の論理値が差動論理により変換されている場合は、変換された方形波デジタル信号を差動論理により再変換することで、信号ｊを得ることができる。
【００５０】
図9は、正弦波信号受信部20の変換部21の第二の構成例を示す図である。また、図10は、変換部21の第二の構成例におけるタイミングチャートである。第二の構成例では、正弦波信号送信部10側からクロック信号が送信されず、クロック生成部22が、正弦波信号からクロック信号を生成する。クロック生成部22の構成例は、後述の図11で説明するが、図8及び図9の例と同様に、正弦波状に波形整形されたクロック信号が再生される（図9の信号ｋ）。
【００５１】
図8の構成例と同様に、正弦波信号送信部10からの正弦波信号（信号ｌ）と正弦波状のクロック信号（信号ｋ）が差動増幅器2101に入力される。正弦波信号（信号ｌ）の位相は、図8の信号ｊに示す論理値に対応する。なお、正弦波信号（信号ｌ）の位相は、方形波デジタル信号（信号ｊ）の論理値を差動論理に変換した論理値に対応する（図1（ａ）参照）。
【００５２】
そして、図8の構成例と同様に、差動増幅器2101の出力信号（信号ｍ）は、その上半分の信号部分（信号ｎ）と下半分の信号部分（信号ｏ）とに下限制限回路2102と上限制限回路2103とにより分離される。第二の構成例では、下半分信号（信号ｏ）はオフセット電圧加算回路2110により所定電圧レベルが加算されてオフセットされる（図9の信号ｓ）。
【００５３】
下限制限回路2102からの出力信号（信号ｎ）とクロック逓倍回路2113により2倍周期にされたクロック信号（図9の信号ｔ）とが、FF回路2111に入力される。また、オフセット電圧加算回路2110からの出力信号（信号ｓ）と2倍周期のクロック信号（信号ｔ）とが、FF回路2112に入力される。図9の信号ｕ及び信号ｖは、それぞれFF回路2111とFF回路2112の出力信号を示し、両出力信号（信号ｕ、信号ｖ）はEOR回路2114に入力される。図9の信号ｗはEOR回路2114の出力信号を示す。EOR回路2114の出力信号（信号ｗ）は、図8の信号ｐ又は信号ｒに相当する信号となる。
【００５４】
従って、FF回路2115にEOR回路2114からの出力信号（信号ｗ）とクロック信号（信号ｋ）が入力され、方形波デジタル信号に変換される。図8の場合と同様に、送信側において、方形波デジタル信号の論理値が差動論理により変換されている場合は、変換された方形波デジタル信号を差動論理により再変換することで、図8の信号ｊを得ることができる。送信側において、論理値が差動論理により変換されていない場合は、受信側において、差動論理により変換は不要である。
【００５５】
図11は、クロック生成部22の構成例を示す図である。また、図12は、クロック生成部22におけるタイミングチャートである。クロック生成部22は、スレッショルド判別回路221とPLL回路222とを備えて構成される。スレッショルド判別回路211は、正弦波信号の中心電圧を閾値電圧 (th)としてその閾値電圧（スレッショルド）をまたぐタイミングを検出し、そのタイミング信号をPLL回路222に供給する。PLL回路222は、そのタイミング信号の周期を平均化して出力することで、クロック信号を生成することができる。正弦波信号の位相の正逆にかかわらず、1周期に1回中心電圧をまたぐので、そのタイミングをPLL回路222を通すことで、正弦波信号に同期したクロック信号を生成することができる。
【００５６】
図12（ａ）の方形波デジタル信号に対応する正弦波信号を示し、図12（ｂ）は、中心電圧をスレッショルド（th）とした場合のスレッショルドをまたぐタイミングを示す。図12（ｃ）は、PLL回路222から出力されるクロック信号を示す。
【００５７】
正弦波信号受信部20の変換部21の第二の構成例（図9）では、クロック生成部２２が、正弦波信号からクロック信号を再生するので、送信側からクロック信号を送信する信号線を削減することができる。第一の構成例（図7）において、クロック信号が送信されない場合は、クロック生成部２２によりクロックを再生する。第二の構成例（図9）において、クロック信号が送信される場合は、クロック生成部２２は設けられなくてもよい。
【００５８】
本実施の形態例では、正弦波の基本波形を用いることで、不要な高調波の発生を抑えることができ、物理的な配線間のクロストークによる劣化を抑えることができる。
【００５９】
上述の例では、正弦波信号を離散した８つの位相での電圧レベルに基づいて生成したが、正弦波信号生成のために用意する電圧レベルの数は、これに限られない。基板間伝送又は基板内伝送では、無線通信と比較して帯域外放射に対する基準が厳格ではないので、劣化要因とならない程度の高調波であれば、ある程度は許容される。従って、正弦波信号生成のために用意する電圧レベルの数は、回路構成の複雑度及び高調波の発生の許容度などに応じて適宜決めることができる。
【００６０】
また、無線通信のような変調機能を必要としないので、簡易な回路構成での高速伝送が実現される。
【００６１】
本実施の形態例によれば、高調波の発生が抑制され、伝送信号の周波数近傍のみの信号減衰量を伝送に必要な値以下に抑えることで、伝送信号の周波数のまま、データ量を落とすことなく（冗長信号を付加することなく）、データの高速伝送が可能である。周波数特性が狭く伝送周波数まで程度しかない伝送条件であっても、高調波の影響を受けることなく、安定した伝送が可能となる。
【００６２】
終端に関して、方形波信号のままの伝送では、DC結合すなわち直流成分が必要となるが、本実施の形態例では、AC結合での伝送が可能となる。受信端での終端では、広帯域が必要な抵抗による終端ではなく、AC終端が可能となり直流電流を抑えることができる。さらに、受信端での反射を抑え、信号の符号間干渉による劣化を抑えることができる。
【００６３】
上述の実施の形態例では、デジタル信号の2値（H/L）を位相情報として伝送する例を示したが、相関検出器を用いて基準位相との相関を検出することで、位相検出精度に応じて、2値より多い多値伝送も可能である。
【産業上の利用可能性】
【００６４】
無線通信システムの無線基地局装置などの電子装置に実装される基板内及び基板間の信号伝送のための信号伝送装置に適用可能である。
【符号の説明】
【００６５】
10：正弦波信号送信部、11：タイミング信号制御部、110：タイミング信号生成部、111：タイミング信号出力部、1101：遅延調整回路、1102：EOR回路、1103：時間積分回路、1104：反転回路、1105：遅延調整回路、1106：AND回路、1107：EOR回路、1108：時間積分回路、1109：マスク用スイッチ、1110：反転回路、12：正弦波信号生成部、1201：定電圧発生部、1202：定電圧発生部、1203：定電圧発生部、1204：定電圧発生部、1205：定電圧発生部、1206：抵抗、1207：抵抗、1208：抵抗、1209：抵抗、1210：抵抗、1220：キャパシタ、1221：フィルタ、20：正弦波信号受信部、21：変換部、2101：差動増幅器、2102：下限制限回路、2103：上限制限回路、2104：反転回路、2105：加算回路、2106：フィルタ回路、2107：FF回路、2110：オフセット電圧加算回路、2111：FF回路、2112：FF回路、2113：クロック逓倍回路、2114：EOR回路、2115：FF回路、22：クロック生成部、221：スレッショルド判別回路、222：PLL回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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