(57)【要約】【課題】グローバルな閾値ばらつきの補正機能を備えた半導体装置を提供すること。【解決手段】測定回路９は、ＳＲＡＭ２，３，４のいずれか１つのＳＲＡＭに、通常電圧よりも低い電圧で書き込みを行った後に通常電圧で読み出すことを各メモリセルに実行して書込不良ビット数を検出し、また、通常電圧で書き込みを行い、通常電圧よりも低い電圧での読み出しと通常電圧での読み出しとを行うことを各メモリセルに実行してディスターブ不良ビット数を検出し、検出した書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルな閾値ばらつきの状態を判断し、数が多い方の不良ビット数から印加するバックゲートバイアスを決定し、ヒューズボックス７に記録する。ウェルバイアス生成回路８がヒューズボックス７に記録されたバックゲートバイアスに基づき生成するウェルバイアスにより搭載される全てのＳＲＡＭにバックゲートバイアスが印加される。【選択図】        図１
2010218600.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのＳＲＡＭと、ヒューズボックスとが搭載される半導体装置において、
通常電圧よりも低い電圧で書き込みを行った後に前記通常電圧で読み出す第１の試験を前記ＳＲＡＭの各メモリセルに実行して書込不良ビット数を検出し、前記通常電圧で書き込みを行い、前記通常電圧よりも低い電圧での読み出しと前記通常電圧での読み出しとを行う第２の試験を前記ＳＲＡＭの各メモリセルに実行してディスターブ不良ビット数を検出し、前記検出した書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルばらつきの状態を判断し、数が多い方の不良ビット数から印加するバックゲートバイアスを決定し、前記ヒューズボックスに記録する測定回路
を備えたことを特徴とする半導体装置。
【請求項２】
前記測定回路は、複数のＳＲＡＭが搭載されている場合は、搭載されているＳＲＡＭの中の１つについて前記不良ビット数の測定を行い、印加するバックゲートバイアスを決定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記測定回路は、前記検出された不良ビット数と対応するグローバル閾値ばらつき分布の中心値との間隔と、前記印加するバックゲートバイアスとの対応テーブルを備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ヒューズボックスに記録されたバックゲートバイアスに基づき搭載される全てのＳＲＡＭに供給するウェルバイアスを生成するウェルバイアス生成回路を備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記ヒューズボックスに記録されたバックゲートバイアスに基づき搭載される全てのＳＲＡＭと混在して搭載される全てのロジック回路とに供給するウェルバイアスを生成するウェルバイアス生成回路を備えていることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置（チップ）では、微細化・低電圧化に伴い、トランジスタ特性のばらつき、特に閾値電圧のばらつきが大きくなるという問題がある。トランジスタの閾値電圧のばらつきには、主に、同一チップ内でのばらつき（ローカルばらつき）と、チップ間でのばらつき（グローバルばらつき）との２種類がある。従来から、このような閾値電圧のばらつきを、例えば、スクライブラインに設けたＴＥＧ（Test Element Group）に設定したスピードモニターやリークモニターなどにより測定して評価する方法が種々提案されている（例えば、特許文献１，２等）。
【０００３】
ここで、ＣＭＯＳを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値ばらつきにおいては、両者の閾値電圧がそれぞれセンター条件（これを「ＴＴ」と表記する）から、共に高い状態にある場合（これを「ＳＳ」と表記する）と、共に低い状態にある場合（これを「ＦＦ」と表記する）との他に、ＮＭＯＳトランジスタの閾値電圧が高い状態にあり、ＰＭＯＳトランジスタの閾値電圧が低い状態にある場合（これを「ＳＦ」と表記する）と、逆に、ＮＭＯＳトランジスタの閾値電圧が低い状態にあり、ＰＭＯＳトランジスタの閾値電圧が高い状態にある場合（これを「ＦＳ」と表記する）とがある（例えば、非特許文献１）。
【０００４】
その中で、前者のバランスコーナーであるＳＳとＦＦは、ローカルばらつきによるものであり、後者のアンバランスコーナーであるＳＦやＦＳはグローバルばらつきによるものである。このようにグローバルな閾値ばらつきでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで閾値電圧のシフト方向が異なる。そのため、このグローバルな閾値ばらつきは、ＳＲＡＭ（Static Random Access Memory）などＣＭＯＳを要素とする回路の性能を劣化させる要因となっている。
【０００５】
そこで、本発明は、製造された半導体装置について評価するのではなく、例えば工場出荷時などでの品質試験の一環として、グローバルな閾値ばらつきを測定して補正できるようにし、ユーザにグローバルばらつきの少ない半導体装置の提供を可能にすることを企図している。
【０００６】
この場合、トランジスタの閾値電圧は、バックゲートバイアスを用いてシフトさせることができるので、グローバルな閾値ばらつき補正も同様にバックゲートバイアスを調整する方法を適用できる。一方、グローバルな閾値ばらつきにおいては、上記のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタとで閾値電圧のシフト方向が異なるので、トランジスタの閾値電圧がどのような状態にあるかを測定できる必要がある。しかし、従来のスピードモニターやリークモニターなどを用いたトランジスタの閾値電圧の測定では、サンプル数が少ないこともあってローカルばらつきの影響を排除できず、チップ間のグローバルばらつきを分離して測定することが困難であった。具体的には、従来のモニターでは、バランスコーナーであるＳＳやＦＦのスクリーニングは容易であったが、アンバランスコーナーであるＳＦやＦＳのスクリーニングは非常に困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０６５５号公報
【特許文献２】特開２００８−１３９０９５号公報
【非特許文献】
【０００８】
【非特許文献１】“動的電圧制御環境下における０．３Ｖ動作６４ｋｂ  ＳＲＡＭ”２００６年  電子情報通信学会総合大会  ＡＳ−２−２、Ｓ−１７〜Ｓ−１８
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記に鑑みてなされたものであり、グローバルな閾値ばらつきの補正機能を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、少なくとも１つのＳＲＡＭと、ヒューズボックスとが搭載される半導体装置において、通常電圧よりも低い電圧で書き込みを行った後に前記通常電圧で読み出す第１の試験を前記ＳＲＡＭの各メモリセルに実行して書込不良ビット数を検出し、前記通常電圧で書き込みを行い、前記通常電圧よりも低い電圧での読み出しと前記通常電圧での読み出しとを行う第２の試験を前記ＳＲＡＭの各メモリセルに実行してディスターブ不良ビット数を検出し、前記検出した書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルばらつきの状態を判断し、数が多い方の不良ビット数から印加するバックゲートバイアスを決定し、前記ヒューズボックスに記録する測定回路を備えた半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、グローバルな閾値ばらつきの補正機能を備えた半導体装置を提供できるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一実施の形態にかかる半導体装置の構成を示すブロック図である。
【図２】図２は、ＳＲＡＭにおいてグローバルな閾値ばらつきを抽出する方法を説明する特性図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態による半導体装置を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１４】
図１は、本発明の一実施の形態にかかる半導体装置の構成を示すブロック図である。図１において、半導体装置（チップ）１には、一般に、１以上のＳＲＡＭ（図１では３つを示す）２，３，４が各種のロジック回路５，６と共に搭載され、加えて、ＢＩＳＴ時に用いるヒューズボックス７とウェルバイアス生成回路８も搭載されている。
【００１５】
本実施の形態では、このような半導体装置１において、測定回路９を設けてある。測定回路９は、印加するバックゲートバイアスを決定する際に参照するＳＦ用対応テーブル９ａとＦＳ用対応テーブル９ｂとを備えている。
【００１６】
測定回路９は、工場出荷時などにおいて、図１に示す例では、ＳＲＡＭ２，３，４のうちのいずれか一つのＳＲＡＭをグローバルな閾値ばらつきのモニターとして用いることにより、グローバルばらつきのアンバランスコーナーであるＳＦとＦＳとを抽出し、当該半導体装置１におけるグローバルばらつきが、ＳＦとＦＳの何れの状態であるかを判断し、ＳＦ用対応テーブル９ａまたはＦＳ用対応テーブル９ｂを参照して印加するバックゲートバイアスを決定し、ヒューズボックス７に記録するように構成されている。モニターとして用いたＳＲＡＭは、測定後は、通常通りの使用に供される。
【００１７】
ウェルバイアス生成回路８は、例えば、ユーザでの初期設定等において、ヒューズボックス７に記録されているバックゲートバイアスに基づき、ウェルバイアスを発生する。これによって、ＳＲＡＭ２，３，４での閾値電圧が所望値に設定される。また、ロジック回路５，６での閾値電圧が所望値に設定される。
【００１８】
以下、図２を参照して、本実施の形態によるグローバルばらつきの補正動作について説明する。なお、図２は、ＳＲＡＭにおいてグローバルな閾値ばらつきを抽出する方法を説明する特性図である。
【００１９】
図２において、横軸は、電源電圧［Ｖ］であり、１Ｖ〜０．６Ｖまで、０．１Ｖ刻みにめもられている。また、縦軸は、メモリセルの信頼度を表すＺ値であり、高信頼度の値１４から低信頼度の値２まで、値２毎の刻みでめもられている。
【００２０】
図２では、書込試験時１１とディスターブ試験時１２とにおいて、電源電圧を１Ｖから０．６Ｖまで順に下げていった場合のセンター条件ＴＴの変化と、センター条件ＴＴの上下に定められるＳＦとＦＳの変化とが示されている。図２に示すように、電源電圧を低下させていくと、Ｚ値が大幅に低下していき、０．８Ｖ付近でセンター条件ＴＴが入れ替わり、ＳＦでは書込不良が増大し、ＦＳではディスターブ不良が増大する。
【００２１】
ここで、アンバランスコーナーであるＳＦとＦＳは、トレードオフの関係にあるので、書込不良ビット数がディスターブ不良ビット数よりも多い場合は、ＳＦが抽出できたことになり、大小関係が逆の場合には、ＦＳが抽出できたことになる。
【００２２】
この場合、半導体装置１にロジック回路５，６と混在して搭載されるＳＲＡＭ２，３，４は、多くの場合メガビットの容量を有しているので、ＳＲＡＭ２，３，４の中の１つのＳＲＡＭの例えば全メモリセルを用いて試験を実施すれば十分なサンプル数を確保でき、ローカルばらつきの影響を排除することができる。
【００２３】
そして、アンバランスコーナーであるＳＦおよびＦＳの閾値分布の中心値は既知であるので、必要なバックゲートバイアスの値は、数が多い方の不良ビット数の値と対応する閾値分布の中心値との間隔から求めることができる。
【００２４】
そこで、測定回路９は、ＳＲＡＭ２，３，４の中の１つにおいて、ＳＦを抽出するための書込試験とＦＳを抽出するためのディスターブ試験とを次のように実施し、グローバルばらつきを補正する情報（バックゲートバイアス）をヒューズボックス７に記録する。
【００２５】
すなわち、測定回路９は、ＳＦを抽出するための書込試験として、低電圧で書き込みを行い、通常電圧で読み出しを行うことを例えば全メモリセルについて実施し、読み出したビットの正否を判定して書込不良ビット数をカウントする。また、測定回路９は、ＦＳを抽出するためのディスターブ試験として、通常電圧で書き込みを行い、低電圧で読み出し、更に通常電圧で読み出すことを例えば全メモリセルについて実施し、読み出したビットの正否を判定してディスターブ不良ビット数をカウントする。
【００２６】
次いで、測定回路９は、書込不良ビット数とディスターブ不良ビット数との大小関係から、次のようにして印加するバックゲートバイアスを決定する。すなわち、書込不良ビット数が多い場合は、書込不良ビット数の値とＳＦの閾値分布の中心値との間隔から印加するバックゲートバイアスを決定できるＳＦ用対応テーブル９ａを参照して、今回計測した書込不良ビット数の値に対応した値のバックゲートバイアスを決定する。
【００２７】
逆に、ディスターブ不良ビット数が多い場合は、ディスターブ不良ビット数の値とＦＳの閾値分布の中心値との間隔から印加するバックゲートバイアスを決定できるＦＳ用対応テーブル９ｂを参照して、今回計測したディスターブ不良ビット数の値に対応した値のバックゲートバイアスを決定する。
【００２８】
測定回路９は、このように印加するバックゲートバイアスを決定すると、その決定したバックゲートバイアスをヒューズボックス７に記録し、グローバルばらつきの補正処理を終了し、モニターとして用いていたＳＲＡＭを解放する。
【００２９】
半導体装置１内においては、各回路において同一のグローバルばらつきであると考えることができる。そこで、ウェルバイアス生成回路８が、前記したように、例えば、ユーザでの初期設定等において、ヒューズボックス７に記録されているバックゲートバイアスに基づき、ウェルバイアスを発生すると、ＳＲＡＭ２，３，４の全てに同一のバックゲートバイアスを印加される構成になっている。ロジック回路５，６にも同様に、同一のバックゲートバイアスをする構成としてもよい。これによって、ＳＲＡＭ２，３，４での閾値電圧が所望値に設定され、また、ロジック回路５，６での閾値電圧が所望値に設定される。
【００３０】
以上要するに、測定回路９は、ＳＲＡＭの電源電圧を制御して各メモリセルに対し、ＳＦを抽出するための書込試験とＦＳを抽出するためのディスターブ試験とを実施する機能と、各試験において読み出したビットの正否を判定して不良ビット数をカウントする機能と、書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルばらつきがＳＦとＦＳの何れの状態であるかを判定する機能と、ＳＦの閾値分布の中心値と書込不良ビット数の値との間隔から印加するバックゲートバイアスを決定できるＳＦ用対応テーブル９ａと、ＦＳの閾値分布の中心値とディスターブ不良ビット数の値との間隔から印加するバックゲートバイアスを決定できるＦＳ用対応テーブル９ｂと、決定したバックゲートバイアスをヒューズボックス７に記録する機能とを備えている。
【００３１】
このように、本実施の形態によれば、半導体装置（チップ）では、グローバルばらつきの影響を顕著に受けるＳＲＡＭが重要な回路要素としてロジック回路と混在して搭載されている点に着目して、そのＳＲＡＭをグローバルばらつきのモニターとして用いるので、グローバルばらつきのアンバランスコーナーであるＳＦとＦＳを容易に抽出することができる。
【００３２】
したがって、半導体装置（チップ）毎に、グローバルな閾値ばらつきを測定して補正することが容易に行えるので、ユーザにグローバルばらつきの少ない半導体装置を容易に提供できるようになる。
【００３３】
この場合、メガビットなどの一定容量のＳＲＡＭを用いるので、テスト時間が適用するＳＲＡＭの容量などにより長くなる難点はあるが、十分なサンプル数を得ることができ、ローカルばらつきの影響を排除することができる。
【００３４】
加えて、半導体装置（チップ）内に存するＳＲＡＭ（複数ある場合はその中の１つ）をテスト時に使用するのみであるので、付加的な面積増加は無いという利点もある。
【符号の説明】
【００３５】
１  半導体装置（チップ）、２，３，４  ＳＲＡＭ、５，６  ロジック回路、７  ヒューズボックス、８  ウェルバイアス生成回路、９  測定回路、９ａ  ＳＦ用対応テーブル、９ｂ  ＦＳ用対応テーブル。
【図１】
2010218600.tif 000003
【図２】
2010218600.tif 000004