(57)【要約】【課題】短時間でリセット動作を実行可能とし且つ誤セットの発生を抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板と、この半導体基板上に積層され、互いに交差するように形成された複数のワード線ＷＬ及び複数のビット線ＢＬ、並びにワード線ＷＬとビット線ＢＬとの各交差部に配置され、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣを含む複数のメモリセルアレイＭＡと、ワード線ＷＬ及びビット線ＢＬを選択駆動する制御回路ＣＣとを備える。制御回路ＣＣは、可変抵抗素子ＶＲの状態を低抵抗状態から高抵抗状態にするリセット動作を実行する。また、制御回路ＣＣは、リセット動作を実行する際、可変抵抗素子ＶＲに印加するパルス電圧を電圧ＶＲＥＳＥＴ＿ｐｒｅに上げた後、その電圧よりも低く且つ接地電圧よりも高い電圧ＶＲＥＳＥＴに下げる。【選択図】図１４
2010211895.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に積層され、互いに交差するように形成された複数の第１配線及び複数の第２配線、並びに前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含む複数のメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記制御回路は、前記可変抵抗素子の状態を低抵抗状態から高抵抗状態にするリセット動作を実行し、
前記制御回路は、前記リセット動作を実行する際、前記可変抵抗素子に印加するパルス電圧を第１電圧に上げた後、前記第１電圧よりも低く且つ接地電圧よりも高い第２電圧に下げる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記パルス電圧を前記第１電圧に上げる場合、及び前記パルス電圧を前記第２電圧に下げる場合の少なくともひとつの場合に、階段状に前記パルス電圧を変化させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記パルス電圧を前記第２電圧に下げる場合に、時間経過とともにピーク値が減少する櫛歯状に前記パルス電圧を変化させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１電圧は、前記可変抵抗素子が高抵抗状態から抵抵抗状態となるセット電圧以上である
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第２電圧は、前記可変抵抗素子が高抵抗状態から抵抵抗状態となるセット電圧未満である
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子への電圧印加によって不揮発にデータの書き込みを行う不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリ装置として、電気的書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する、ＲｅＲＡＭやＰＲＡＭがフラッシュメモリの後継メモリとして注目を集めている。ＲｅＲＡＭの記憶素子としての可変抵抗素子は、電極／金属酸化物（二元系や三元系）／電極により構成される。可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と称される。もう一つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはユニポーラ型と称される。
【０００３】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによりセルアレーが構成できるからである。このメモリ層を積層することで、アレー部の面積を増大させることなくメモリ容量を大きくすることを目的とするのが三次元積層抵抗変化メモリである（特許文献１参照）。
【０００４】
ユニポーラ型の可変抵抗素子を用いた場合を考える。この場合、１．５Ｖ(ダイオードのＶｆ分０．６Ｖを含めると実際はＢＬには２．１Ｖ程度)の電圧、電流的には１０ｎＡ程度を１０ｎｓ−１００ｎｓ位の期間印加することで、可変抵抗素子は高抵抗状態から低抵抗状態へ変化することが知られている。これをセット動作という。
【０００５】
このセット状態の素子に０．６Ｖ(ダイオードのＶｆ分１．０Ｖを含めると実際はＢＬには１．６Ｖ程度)の電圧を５００ｎｓ-２μｓ、電流的には１μＡ−１０μＡ印加しつづけると、低抵抗状態から高抵抗状態へ変化する。これをリセット動作という。
【０００６】
リード動作は可変抵抗素子に０．４Ｖ(ダイオードのＶｆ分０．８Ｖを含めると実際はＢＬには１．２Ｖ程度)の電圧を与え抵抗素子を介して流れる電流をモニターすることで、可変抵抗素子が低抵抗状態にあるか高抵抗状態にあるかを判定する。
【０００７】
以上を前提にリセット動作について考える。ここで、セット電圧ＶＳＥＴとリセット電圧ＶＲＥＳＥＴが近接しており、アレーの配線等の寄生抵抗が大きいものとする。このような場合、リセット動作時に、低抵抗から高抵抗になった瞬間に、ＲｅＲＡＭ素子にセット電圧ＶＳＥＴを超える電圧が印加され、再びセットされてしまう。すなわち、誤セットが生じる。この誤セットに対するデバイス的な方策としては、セット電圧ＶＳＥＴとリセット電圧ＶＲＥＳＥＴの電圧差を大きくすることが好ましい。
【０００８】
リセット動作は、熱発生によって相変化を起こすというモデルが有力である。よって、リセットパルスの電圧を高くすれば、ジュール熱Ｊの発生量（Ｊ＝Ｖ・Ｉ・ｔ）も上がり、パルス幅を短縮できる筈である。しかしながら、それではリセット電圧ＶＲＥＳＥＴがセット電圧ＶＳＥＴに近づき、上記誤セット問題を引き起こす可能性が高くなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、短時間でリセット動作を実行可能とし且つ誤セットの発生を抑制した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板上に積層され、互いに交差するように形成された複数の第１配線及び複数の第２配線、並びに前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含む複数のメモリセルアレイと、前記第１配線及び前記第２配線を選択駆動する制御回路とを備え、前記制御回路は、前記可変抵抗素子の状態を低抵抗状態から高抵抗状態にするリセット動作を実行し、前記制御回路は、前記リセット動作を実行する際、前記可変抵抗素子に印加するパルス電圧を第１電圧に上げた後、前記第１電圧よりも低く接地電圧よりも高い第２電圧に下げることを特徴とする。
【発明の効果】
【００１２】
本発明は、短時間でリセット動作を実行可能とし且つ誤セットの発生を抑制した不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の基本構成を示す図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の回路図である。
【図３】第１実施形態に係るＲｅＲＡＭ（可変抵抗素子ＶＲ）の一例を示す模式的な断面図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の電圧調整回路１０の構成例を示す回路図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置のロウ系制御回路２０の構成例を示す回路図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置のロウ系制御回路２０の構成例を示す回路図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置のロウ系制御回路２０の構成例を示す回路図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置のロウ系制御回路２０の構成例を示す回路図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置のカラム系制御回路３０の構成例を示す回路図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置のカラム系制御回路３０の構成例を示す回路図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置のカラム系制御回路３０の構成例を示す回路図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置のカラム系制御回路３０の構成例を示す回路図である。
【図１３】第１実施形態の不揮発性半導体記憶装置のリセット動作を示す概略図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置のリセット動作を示すタイミングチャートである。
【図１５】電圧調整回路１０のリセット動作を示すタイミングチャートである。
【図１６】第２実施形態に係る不揮発性半導体記憶装置のリセット動作を示すタイミングチャートである。
【図１７】第３実施形態に係るリセット動作を示すタイミングチャートである。
【図１８】第４実施形態に係るリセット動作を示すタイミングチャートである。
【図１９】第５実施形態に係るリセット動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、添付した図面を参照して本発明の実施形態について説明する。本実施形態において不揮発性半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１５】
［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置の概略構成］
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。
【００１６】
図１に示すように、メモリブロック２は、この例では８層のメモリセルアレイＭＡ０〜ＭＡ７からなる。後述するように、各メモリセルアレイＭＡは、上下において隣接する別のメモリセルアレイとビット線又はワード線を共有している。すなわち、１本のワード線、ビット線は、１つのメモリセルアレイ中のメモリセルにのみ接続されるのではなく、上下に隣接する２つのメモリセルアレイ中のメモリセルに接続される。
【００１７】
メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム系制御回路２０（図２）や、ロウデコーダ等を含むロウ系制御回路３０（図２）が設けられていてもよい。
【００１８】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。
【００１９】
図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。
【００２０】
図１に示すように、第１実施形態のワード線コンタクト領域５では、各層のワード線ＷＬが別々に用意された５列のコンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬについても層毎に独立駆動するようにしているが、本発明はこれに限定されるものではなく、下記に示す動作が可能な形式であれば、一部のビット線ＢＬ又はワード線ＷＬが共通に１つのコンタクトに接続されるようにしてもよい。また、ビット線ＢＬ及び／又はワード線ＷＬは、上下の層で共有されていても良い。
【００２１】
次に、図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図２は、第１実施形態に係る不揮発性半導体記憶装置の回路図である。
【００２２】
図２に示されるように、第１実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイＭＡ、メモリセルアレイＭＡを制御する制御回路ＣＣを有する。
【００２３】
メモリセルアレイＭＡは、ワード線ＷＬの延びる方向（図２に示すｘ方向）及びビット線ＢＬの延びる方向（図２に示すｙ方向）に二次元マトリクス状に配列された複数の単位メモリセルＭＣを有する。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。
【００２４】
可変抵抗素子ＶＲは、例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）を用いる。
【００２５】
図３は、このＲｅＲＡＭの例を示す図である。図３に示す可変抵抗素子ＶＲは、電極層ＶＲ１、ＶＲ３の間に記録層ＶＲ２を配置してなる。可変抵抗素子ＶＲ２は、図３に示すように、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２６】
図３の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層ＶＲ２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層ＶＲ２の初期状態は高抵抗状態であるが、電極層ＶＲ１を固定電位、電極層ＶＲ３側に負の電圧を印加すると、記録層ＶＲ２中の拡散イオンの一部が電極層ＶＲ３側に移動し、記録層ＶＲ２内の拡散イオンが陰イオンに対して相対的に減少する。電極層ＶＲ３側に移動した拡散イオンは、電極層ＶＲ３から電子を受け取り、メタルとして析出するため、メタル層ＶＲ４を形成する。記録層ＶＲ２の内部では、陰イオンが過剰となり、結果的に記録層ＶＲ２内の遷移元素イオンの価数を上昇させる。これにより、記録層ＶＲ２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層ＶＲ２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層ＶＲ２に大電流を充分な時間流してジュール加熱して、記録層ＶＲ２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２７】
制御回路ＣＣは、図２に示すように、電圧調整回路１０、ロウ系制御回路２０、及びカラム系制御回路３０を有する。
【００２８】
電圧調整回路１０は、図２に示すように、所定の電圧に調整した信号をロウ系制御回路２０、及びカラム系制御回路３０に供給する。
【００２９】
ロウ系制御回路２０は、図２に示すように、例えばロウデコーダ２１、メインロウデコーダ２２、書き込み駆動線ドライバ２３、ロウ電源線ドライバ２４、及びロウ系周辺回路２５を有する。
【００３０】
第１実施形態に係るワード線は階層化構造を有しており、メインロウデコーダ２２は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。
【００３１】
逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはロウデコーダ２１に接続され、ロウデコーダ２１は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬｘ＜７：０＞のうちの１本を選択駆動する。
【００３２】
メインロウデコーダ２２により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ２１が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。書き込み駆動線ドライバ２３には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ２４にはロウ電源線ＶＲｏｗが接続されている。
【００３３】
このロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下のワード線ＷＬ、及び選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下の非選択のワード線ＷＬに供給される電圧（ＶＳＥＴ）が印加される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ２１に接続され、ロウデコーダ２１がワード線ＷＬを駆動するための電圧が印加される。具体的には、セット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＳＥＴを供給する。
【００３４】
ロウ系周辺回路２５は、この不揮発性半導体記憶装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００３５】
カラム系制御回路３０は、図２に示すように、例えばカラムスイッチ３１、カラムデコーダ３２、センスアンプ／書き込みバッファ３３、カラム電源線ドライバ３４、及びカラム系周辺回路３５を有する。
【００３６】
第１実施形態に係るビット線も階層化構造を有しており、カラムデコーダ３２は、６４対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはカラムスイッチ３１に接続され、カラムスイッチ３１は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある８本のビット線ＢＬｙ＜７：０＞のうちの１本を選択駆動する。
【００３７】
カラムデコーダ３２により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ３１が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。センスアンプ／書き込みバッファ３３は、ローカルデータ線ＬＤＱ＜７：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜７：０＞から入力される書き込みデータをカラムスイッチ３１を介してメモリセルＭＣに供給するものである。センスアンプ／書き込みバッファ３３には、８本のローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１が接続され、カラム電源線ドライバ３４にはカラム電源線ＶＣｏｌ１、ＶＣｏｌ２が接続されている。ローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１、ＶＣｏｌ２はカラムスイッチ３１に接続され、カラムスイッチ３１がビット線ＢＬを駆動するための電圧が印加される。具体的には、セット動作時において８本のローカルデータ線ＬＤＱ＜７：０＞のうち選択ビット線ＢＬに対応する１本のローカルデータ線ＬＤＱに電圧ＶＳＥＴを供給し、それ以外の７本には電圧０Ｖを供給する。
【００３８】
カラム系周辺回路３５は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００３９】
［電圧調整回路１０の構成］
次に、図４を参照して、電圧調整回路１０の構成を詳細に説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置の電圧調整回路１０の構成例を示す回路図である。
【００４０】
図４に示されるように、電圧調整回路１０は、昇圧回路１１、及び電圧変換回路１２を有する。昇圧回路１１は、所定電圧を昇圧させた昇圧電圧を生成し、その昇圧電圧を電圧変換回路１２に印加する。
【００４１】
電圧変換回路１２は、図４に示すように、Ｐ−ＭＯＳトランジスタ１２１、１２２、差動アンプ１２３、抵抗１２４、１２５ａ〜１２５ｅ、Ｎ−ＭＯＳトランジスタ１２６ａ〜１２６ｅを有する。
【００４２】
Ｐ−ＭＯＳトランジスタ１２１の一端は、昇圧回路１１に接続されている。Ｐ−ＭＯＳトランジスタ１２１の他端は、Ｐ−ＭＯＳトランジスタ１２２の一端に接続され、そのゲートは、信号ＥＮＡｂの入力を受け付ける。Ｐ−ＭＯＳトランジスタ１２２の他端は、抵抗１２３の一端に接続され、そのゲートは、差動アンプ１２３からの信号を受け付ける。
【００４３】
差動アンプ１２３の−側入力端子は、参照電圧ＶＲＥＦに接続されている。差動アンプ１２３の＋側入力端子は、抵抗１２５ａの一端に接続されている。
【００４４】
抵抗１２４の一端は、Ｐ−ＭＯＳトランジスタ１２４の一端（ノードＮ）に接続されている。ノードＮは、カラム系制御回路３０を介してビット線ＢＬに接続され、そのノードＮから信号ＶＲＥＳＥＴが出力される。抵抗１２４の他端は、抵抗１２５ａ〜１２５ｅの一端に接続されている。抵抗１２４は、「ＲＬ」の抵抗値を有する。
【００４５】
抵抗１２５ａ〜１２５ｅの一端は、抵抗１２４の他端、及び差動アンプ１２３の＋側入力端子に接続されている。抵抗１２５ａ〜１２５ｅの他端は、それぞれ、Ｎ−ＭＯＳトランジスタ１２６ａ〜１２６ｅの一端に接続されている。抵抗１２５ａは、「Ｒｂ」の抵抗値を有する。抵抗１２５ｂは、「Ｒａ」の抵抗値を有する。抵抗１２５ｃは、「２Ｒａ」の抵抗値を有する。抵抗１２５ｄは、「４Ｒａ」の抵抗値を有する。抵抗１２５ｅは、「８Ｒａ」の抵抗値を有する。
【００４６】
Ｎ−ＭＯＳトランジスタ１２６ａ〜１２６ｅの他端は、それぞれ、接地されている。Ｎ−ＭＯＳトランジスタ１２６ａのゲートは、信号ＳＷ＿ｂａｓｅを受け付ける。Ｎ−ＭＯＳトランジスタ１２６ｂのゲートは、信号ＳＷ＜０＞を受け付ける。Ｎ−ＭＯＳトランジスタ１２６ｃのゲートは、信号ＳＷ＜１＞を受け付ける。Ｎ−ＭＯＳトランジスタ１２６ｄのゲートは、信号ＳＷ＜２＞を受け付ける。Ｎ−ＭＯＳトランジスタ１２６ｅのゲートは、信号ＳＷ＜３＞を受け付ける。
【００４７】
以上のような構成を有する電圧調整回路１０は、電圧変換回路１２のＮ−ＭＯＳトランジスタ１２６ａ〜１２６ｅのオンオフを制御することにより、信号ＲＥＳＥＴの電圧を調整する。
【００４８】
次に、図２、及び図５〜図８を参照して、ロウ系制御回路２０の構成を詳細に説明する。図５〜図８は第１実施形態に係る不揮発性半導体記憶装置のロウ系制御回路２０の構成例を示す回路図である。
【００４９】
［ロウデコーダ２１の構成］
図２及び図５に示されるように、ロウデコーダ２１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ２１には、ワード線ＷＬｘ＜７：０＞が接続されており、このワード線ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように１つのロウデコーダ２１に接続されるワード線ＷＬｘ＜７：０＞はワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。図５に示すように、ロウデコーダ２１は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなる８対のトランジスタ対から構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線ＷＬｘ＜７：０＞のいずれか１本に接続されている。
【００５０】
［メインロウデコーダ２２の構成］
図２及び図６に示されるように、メインロウデコーダ２２には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。第１実施形態に係る不揮発性半導体記憶装置のワード線は階層化構造を有している。メインロウデコーダ２２はプリデコーダであり、一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ２１内の８つのトランジスタ対（図５のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ２１は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ２２は、図６に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。図６に示すように、１つのメインロウデコーダ２２において、メインロウデコーダ２２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。
【００５１】
［書き込み駆動線ドライバ２３の構成］
図２及び図７に示されるように、書き込み駆動線ドライバ２３には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ２３も、プリデコーダである。書き込み駆動線ドライバ２３に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続され、論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。
【００５２】
［ロウ電源線ドライバ２４の構成］
図２及び図８に示されるように、ロウ電源線ドライバ２４には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ２４において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。また、ロウ電源線ドライバ２４には、電源ＶＳＥＴＨが接続されている。電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続され、トランジスタＱＮ６のソースは、ＰＭＯＳトランジスタＱＰ６のソースに接続されている。ＰＭＯＳトランジスタＱＰ６のドレインはロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。
【００５３】
次に、図２、及び図９〜図１２を参照して、カラム系制御回路３０の構成を詳細に説明する。図９〜図１２は、第１実施形態に係る不揮発性半導体記憶装置のカラム系制御回路３０の構成例を示す回路図である。
【００５４】
［カラムスイッチ３１の構成］
図２及び図９に示されるように、カラムスイッチ３１には６４対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対、カラム電源線ＶＣｏｌ２並びにローカルデータ線ＬＤＱ＜７：０＞が接続されている。また、カラムスイッチ３１には、ビット線ＢＬｙ＜７：０＞が接続されており、このビット線は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ３１に接続されるビット線ＢＬｙ＜７：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ７までの８本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜７：０＞は、ＬＤＱ０〜ＬＤＱ７までの８本の配線からなる配線である。図９に示すように、カラムスイッチ３１は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなる８対のトランジスタ対から構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜７：０＞のいずれか１本が接続されている。
【００５５】
また、トランジスタＱＮ１２のゲートにカラム選択線ＣＳＬｙが、ドレインにカラム電源線ＶＣｏｌ２が接続されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線ＢＬｙ＜７：０＞のいずれか１本に接続されている。
【００５６】
［カラムデコーダ３２の構成］
図２及び図１０に示されるように、カラムデコーダ３２には６４対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜６３：０＞）、並びにアドレス信号線が接続されている。第１実施形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ３１内の８つのトランジスタ対（図９のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ３１は８本のビット線ＢＬｙ＜７：０＞のいずれか１本を選択することができる。
【００５７】
カラムデコーダ３２は、図１０に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ毎に有している。図１０に示すように、１つのカラムデコーダ３２において、カラムデコーダ３２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続されている。また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続されている。
【００５８】
［センスアンプ／書き込みバッファ３３の構成］
図２及び図１１に示されるように、センスアンプ／書き込みバッファ３３には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜７：０＞及びデータ入出力線ＩＯ＜７：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ３３に接続されたデータ入出力線ＩＯ＜７：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するように電圧ＶＳＥＴが印加されている。また、トランジスタＱＮ１５のソースには、カラム電源線ＶＣｏｌ２が接続されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介してローカルデータ線ＬＤＱ＜７：０＞に接続されている。次にセンスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ３３に接続されたデータ入出力線ＩＯ＜７：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜７：０＞に接続されている。
【００５９】
［カラム電源線ドライバ３４の構成］
図２及び図１２に示されるように、カラム電源線ドライバ３４には、カラム電源線ＶＣｏｌ１及びＶＣｏｌ２、並びに制御信号線が接続されている。カラム電源線ドライバ３４において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。また、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。
【００６０】
［第１実施形態に係る不揮発性半導体記憶装置のリセット動作］
次に、図１３及び図１４を参照して、第１実施形態に係る不揮発性半導体記憶装置のリセット動作について説明する。図１３は、第１実施形態の不揮発性半導体記憶装置のリセット動作を示す概略図である。図１４は、第１実施形態に係る不揮発性半導体記憶装置のリセット動作を示すタイミングチャートである。
【００６１】
第１実施形態においては、図１３に示すように、ビット線ＢＬ１（選択ビット線ＢＬ）及び、ワード線ＷＬ１（選択ワード線ＷＬ）に接続されたメモリセルＭＣ（選択メモリセルＭＣ）を対象にリセット動作を実行する。
【００６２】
リセット時、図１４に示すように、制御回路ＣＣは、先ず、時刻ｔ１１にて、選択ビット線ＢＬに印加するパルス電圧を電圧ＶＲＥＳＥＴ＿ｐｒｅまで上げる。ここで、電圧ＶＲＥＳＥＴ＿ｐｒｅは、可変抵抗素子ＶＲが高抵抗状態から抵抵抗状態となるセット電圧（例えば、２．１Ｖ）以上である。また、制御回路ＣＣは、時刻ｔ１１にて、非選択ワード線ＷＬを電圧ＶＲＯＷまで上げる。
【００６３】
次に、制御回路ＣＣは、時刻ｔ１２にて、選択ビット線ＢＬを電圧ＶＲＥＳＥＴまで下げる。ここで、電圧ＶＲＥＳＥＴは、可変抵抗素子ＶＲが高抵抗状態から抵抵抗状態となるセット電圧未満である。続いて、制御回路ＣＣは、時刻ｔ１３にて、非選択ワード線ＷＬの電圧を所定量下げる。なお、制御回路ＣＣは、時刻ｔ１３にて、非選択ワード線ＷＬの電圧を保持したままであってもよい。
【００６４】
次に、制御回路ＣＣは、時刻ｔ１４にて、選択ビット線ＢＬを接地電圧に下げる。そして、制御回路ＣＣは、時刻ｔ１５にて、非選択ワード線ＷＬを接地電圧まで下げる。
【００６５】
以上のように、時刻ｔ１１から時刻ｔ１２までに選択ワード線ＷＬ及び選択ビット線ＢＬに印加された電圧により、選択メモリセルＭＣには電圧ＶＲＥＳＥＴ＿ｐｒｅが印加される。また、時刻ｔ１２から時刻ｔ１４までに選択ワード線ＷＬ及び選択ビット線ＢＬに印加された電圧により、選択メモリセルＭＣには電圧ＶＲＥＳＥＴが印加される。これら時刻ｔ１１から時刻ｔ１４までに選択メモリセルＭＣに印加される電圧により、選択メモリセルＭＣのデータは、リセットされる。
【００６６】
また、上記リセット動作において、選択ビット線ＢＬに電圧ＶＲＥＳＥＴ＿ｐｒｅが印加される時間（ｔ１１〜ｔ１２）は、選択ビット線ＢＬに電圧ＶＲＥＳＥＴが印加される時間（ｔ１２〜ｔ１４）よりも短い。
【００６７】
また、選択メモリセルＭＣのリセット動作時（ｔ１１〜ｔ１４）、非選択ワード線ＷＬは電圧ＶＲＯＷとされ、選択ビット線ＢＬは接地電圧とされている。すなわち、非選択メモリセルＭＣには、逆バイアスの電圧ＶＲＯＷが印加されている。これにより、非選択メモリセルＭＣは、その状態が変化することはない。
【００６８】
［電圧調整回路１０のリセット動作］
次に、図１５を参照して、第１実施形態に係る電圧調整回路１０のリセット動作について説明する。図１５は、電圧調整回路１０のリセット動作を示すタイミングチャートである。
【００６９】
先ず、図１５に示すように、時刻ｔ１１にて、信号ＳＷ＿ｂａｓｅが、電圧Ｖｓｗ＿ｂａｓｅまで上げられる。また、時刻ｔ１１にて、信号ＳＷ＜０＞が、電圧Ｖｓｗ＜０＞まで上げられる。これにより、Ｎ−ＭＯＳトランジスタ１２６ａ、１２６ｂが「オン状態」となる（図４参照）。そして、センスアンプ１２３の出力に基づき、Ｐ−ＭＯＳトランジスタ１２２は「オン状態」となる（図４参照）。以上の動作により、抵抗１２４の抵抗値「ＲＬ」、抵抗１２５ａの抵抗値「Ｒｂ」、及び抵抗１２５ｂの抵抗値「Ｒａ」に基づき、信号ＲＥＳＥＴは、電圧ＶＲＥＳＥＴ＿ｐｒｅまで上げられる。
【００７０】
次に、時刻ｔ１２にて、信号ＳＷ＜０＞が、接地電圧まで下げられる。また、時刻ｔ１２にて、信号ＳＷ＜３＞が、電圧Ｖｓｗ＜３＞まで上げられる。これにより、Ｎ−ＭＯＳトランジスタ１２６ｂは、「オフ状態」となり、Ｎ−ＭＯＳトランジスタ１２６ｅは、「オン状態」となる（図４参照）。以上の動作により、抵抗１２４の抵抗値「ＲＬ」、抵抗１２５ａの抵抗値「Ｒｂ」、及び抵抗１２５ｅの抵抗値「８Ｒａ」に基づき、信号ＲＥＳＥＴは、電圧ＶＲＥＳＥＴまで下げられる。
【００７１】
続いて、時刻ｔ１４にて、信号ＳＷ＿ｂａｓｅは、接地電圧まで下げられる。また、時刻ｔ１４にて、信号ＳＷ＜３＞は、接地電圧まで下げられる。これにより、Ｎ−ＭＯＳトランジスタ１２６ａ、１２６ｅは、「オフ状態」となる。以上の動作により、信号ＲＥＳＥＴは、接地電圧となる。
【００７２】
［第１実施形態に係る不揮発性半導体記憶装置の効果］
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置は、リセット動作を実行する際、可変抵抗素子ＶＲに印加するパルス電圧を電圧ＶＲＥＳＥＴ＿ｐｒｅに上げた後、その電圧よりも低く且つ接地電圧よりも高い電圧ＶＲＥＳＥＴに下げる。これにより、第１実施形態に係る不揮発性半導体記憶装置は、短時間でリセット動作を実行可能とし且つ誤セットの発生を抑制することができる。
【００７３】
［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の動作］
次に、図１６を参照して、第２実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１６は、第２実施形態に係る不揮発性半導体記憶装置のリセット動作を示すタイミングチャートである。第２実施形態に係る不揮発性半導体記憶装置においては、そのリセット動作のみが第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７４】
先ず、図１６に示すように、制御回路ＣＣは、時刻ｔ２１にて、選択ビット線ＢＬの電圧をｍ段（ｍは整数）を有する形状に変化させ、電圧ＶＲＥＳＥＴ＿ｐｒｅまで上げる。次に、制御回路ＣＣは、時刻ｔ２２にて、選択ビット線ＢＬの電圧をｎ段（ｎは整数）の階段状に変化させ、電圧ＶＲＥＳＥＴまで下げる。続いて、制御回路ＣＣは、時刻ｔ２３にて、選択ビット線ＢＬの電圧を接地電圧まで下げる。
【００７５】
例えば、図１６に示すように、選択ビット線ＢＬ１の電圧は、接地電圧から電圧ＶＲＥＳＥＴ＿ｐｒｅまで４段の階段状に変化し、電圧ＶＲＥＳＥＴ＿ｐｒｅから電圧ＶＲＥＳＥＴまで２段の階段状に変化する（ｍ＝４、ｎ＝２）。また、例えば、選択ビット線ＢＬ１の電圧は、接地電圧から電圧ＶＲＥＳＥＴ＿ｐｒｅまで４段の階段状に変化し、電圧ＶＲＥＳＥＴ＿ｐｒｅから電圧ＶＲＥＳＥＴまで直線的に変化する（ｍ＝４、ｎ＝１）。また、例えば、選択ビット線ＢＬ１の電圧は、接地電圧から電圧ＶＲＥＳＥＴ＿ｐｒｅまで直線的に変化し、電圧ＶＲＥＳＥＴ＿ｐｒｅから電圧ＶＲＥＳＥＴまで４段の階段状に変化する（ｍ＝１、ｎ＝４）。
【００７６】
すなわち、制御回路ＣＣは、選択メモリセルＭＣに与えるパルス電圧を電圧ＶＲＥＳＥＴ＿ｐｒｅに上げる場合、及び選択メモリセルＭＣに与えるパルス電圧をＶＲＥＳＥＴに下げる場合の少なくともひとつの場合に、階段状にそのパルス電圧を変化させる
【００７７】
［第２実施形態に係る不揮発性半導体記憶装置の効果］
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
【００７８】
［第３実施形態］
［第３実施形態に係る不揮発性半導体記憶装置の動作］
次に、図１７を参照して、第３実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１７は、第３実施形態に係る不揮発性半導体記憶装置のリセット動作を示すタイミングチャートである。第３実施形態に係る不揮発性半導体記憶装置においては、そのリセット動作のみが第１及び第２実施形態と異なる。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７９】
先ず、図１７に示すように、制御回路ＣＣは、時刻ｔ３１にて、選択ビット線ＢＬ１に印加するパルス電圧をＶＲＥＳＥＴ＿ｐｒｅまで上げる。次に、制御回路ＣＣは、時刻ｔ３２から、選択ビット線ＢＬ１の電圧を時間経過とともにピーク値が減少する櫛歯状に変化させ、電圧ＶＲＥＳＥＴまで下げる。すなわち、制御回路ＣＣは、選択メモリセルＭＣに印加するパルス電圧を時間経過とともにピーク値が減少する櫛歯状に変化させ、電圧ＶＲＥＳＥＴまで下げる。続いて、制御回路ＣＣは、時刻ｔ３３にて、選択ビット線ＢＬの電圧を接地電圧まで下げる。
【００８０】
［第３実施形態に係る不揮発性半導体記憶装置の効果］
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
【００８１】
［第４実施形態］
［第４実施形態に係る不揮発性半導体記憶装置の動作］
次に、図１８を参照して、第４実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１８は、第４実施形態に係る不揮発性半導体記憶装置のリセット動作を示すタイミングチャートである。第４実施形態に係る不揮発性半導体記憶装置においては、そのリセット動作のみが第１〜第３実施形態と異なる。なお、第４施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８２】
図１８に示すように、第４実施形態において制御回路ＣＣは、リセット動作とベリファイ動作を交互に実行する。また、制御回路ＣＣはは、ｎ回目のリセット動作時の電圧ＶＲＥＳＥＴ＿ｐｒｅ（ｎ）及び電圧ＶＲＥＳＥＴ（ｎ）よりも、ｎ＋１回目のリセット動作時の電圧ＶＲＥＳＥＴ＿ｐｒｅ（ｎ＋１）及び電圧ＶＲＥＳＥＴ（ｎ＋１）を大きく設定する。すなわち、第４実施形態に係る制御回路ＣＣは、リセット動作とベリファイ動作を交互に行い、リセット動作の回数に伴い、電圧ＶＲＥＳＥＴ＿ｐｒｅ（ｎ）及び電圧ＶＲＥＳＥＴ（ｎ）をステップアップさせる。なお、第４実施形態に係る制御回路ＣＣは、リセット動作の回数に伴い、電圧ＶＲＥＳＥＴ＿ｐｒｅ（ｎ）及び電圧ＶＲＥＳＥＴ（ｎ）のいずれか一方のみをステップアップさせる構成であってもよい。制御回路ＣＣは、ベリファイ動作でリセットされたと判断された選択メモリセルＭＣには、その後に行われるリセット動作において電圧を印加しない。
【００８３】
［第４実施形態に係る不揮発性半導体記憶装置の効果］
第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。また、第４実施形態に係る制御回路ＣＣは、リセット動作とベリファイ動作を交互に実行し、リセット動作の回数に伴い、電圧ＶＲＥＳＥＴ＿ｐｒｅ（ｎ）及び電圧ＶＲＥＳＥＴ（ｎ）をステップアップさせる。また、制御回路ＣＣは、ベリファイ動作でリセットされたと判断された選択メモリセルＭＣには、その後に行われるリセット動作において電圧を印加しない。これら動作により、第４実施形態に係る不揮発性半導体記憶装置は、リセットとなる閾値がばらついた複数のメモリセルＭＣに対して、安定したリセット動作を実行することができる。
【００８４】
［第５実施形態］
［第５実施形態に係る不揮発性半導体記憶装置の動作］
次に、図１９を参照して、第５実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１９は、第５実施形態に係るリセット動作を示すタイミングチャートである。第５実施形態に係る不揮発性半導体記憶装置においては、そのリセット動作のみが第１〜第４実施形態と異なる。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８５】
先ず、図１９に示すように、制御回路ＣＣは、時刻ｔ５１にて、選択ワード線ＷＬを及び選択ビット線ＢＬを電圧ＶＲＥＳＥＴ＿ｐｒｅ＋Ｖａまで上げる。ここで、電圧ＶＲＥＳＥＴ＿ｐｒｅ＋Ｖａは、電圧ＶＲＥＳＥＴ＋Ｖｂに等しい。また、制御回路ＣＣは、時刻ｔ５１にて、非選択ワード線ＷＬを電圧ＶＲＯＷまで上げる。
【００８６】
次に、制御回路ＣＣは、時刻ｔ５２にて、選択ワード線ＷＬを電圧Ｖａまで下げる。これにより、第１〜第４実施形態と同様に、選択ビット線ＢＬと選択ワード線ＷＬに接続された選択メモリセルＭＣには、電圧ＶＲＥＳＥＴ＿ｐｒｅが印加される。
【００８７】
続いて、制御回路ＣＣは、時刻ｔ５３にて、選択ワード線ＷＬを電圧Ｖｂまで上げる。これにより、第１〜第４実施形態と同様に、選択ビット線ＢＬと選択ワード線ＷＬに接続された選択メモリセルＭＣには、電圧ＶＲＥＳＥＴが印加される。
【００８８】
次に、制御回路ＣＣは、時刻ｔ５４にて、選択ワード線ＷＬ及び選択ビット線ＢＬを接地電圧まで下げる。すなわち、制御回路ＣＣは、時刻ｔ５１から時刻ｔ５４までの間でリセット動作を実行する。そして、時刻ｔ５５にて、制御回路ＣＣは、非選択ワード線ＷＬを接地電圧まで下げる。
【００８９】
［第５実施形態に係る不揮発性半導体記憶装置の動作］
第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
【００９０】
［その他実施形態］
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【符号の説明】
【００９１】
１…半導体基板、  ２…メモリブロック、  ３…配線領域、  ４…ビット線コンタクト領域、  ５…ワード線コンタクト領域、  ６…ビット線コンタクト、  ７…ワード線コンタクト、  １０…電圧調整回路、２０…ロウ系制御回路、  ２１…ロウデコーダ、  ２２…メインロウデコーダ、  ２３…書き込み駆動線ドライバ、  ２４…ロウ電源線ドライバ、  ２５…ロウ系周辺回路、  ３０…カラム系制御回路、  ３１…カラムスイッチ、  ３２…カラムデコーダ、  ３３…センスアンプ／書き込みバッファ、  ３４…カラム電源線ドライバ、  ３５…カラム系周辺回路、  ＭＡ…メモリセルアレイ、  ＭＣ…メモリセル、  ＶＲ…可変抵抗素子、  Ｄｉ…ダイオード、  ＢＬ…ビット線、  ＷＬ…ワード線、  ＭＷＬ…メインワード線  ＣＳＬ…カラム選択線、  ＣＣ…制御回路。
【図１】
2010211895.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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