(57)【要約】【課題】拡張ブロックを含むバンクと拡張ブロックを含まないバンクのデータ線に生じる容量を等価にでき、さらにデッドスペースが発生するのを解消できる半導体記憶装置を提供する。【解決手段】メモリセルが配列されたレギュラーブロック１１Ａと、レギュラーブロック１１Ａ内のメモリセルが不良のときに、置き換えて使用されるメモリセルが配列されたリダンダンシーブロック１１Ｂと、レギュラーブロック１１Ａが持つ記憶容量より小さい記憶容量を持つ拡張ブロック１１Ｃとを含む第１バンク１１と、レギュラーブロック１１Ａと、リダンダンシーブロック１１Ｂとを含む第２バンク１２とを備える。第１バンク１１が有するリダンダンシーブロック１１Ｂが持つ記憶容量は、第２バンク１２が有するリダンダンシーブロック１１Ｂが持つ記憶容量より小さい。【選択図】      図１
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【特許請求の範囲】
【請求項１】
通常使用されるメモリセルが複数配列された第１レギュラーブロックと、
前記第１レギュラーブロック内の前記メモリセルが不良のときに、不良のメモリセルと置き換えて使用されるメモリセルが複数配列された第１リダンダンシーブロックと、
メモリセルが複数配列され、前記第１レギュラーブロックが持つ記憶容量より小さい記憶容量を持つ拡張ブロックとを含む第１のバンクと、
通常使用されるメモリセルが複数配列された第２レギュラーブロックと、
前記第２レギュラーブロック内の前記メモリセルが不良のときに、不良のメモリセルと置き換えて使用されるメモリセルが複数配列された第２リダンダンシーブロックとを含む第２のバンクとを具備し、
前記第１のバンクが有する前記第１リダンダンシーブロックが持つ記憶容量は、前記第２のバンクが有する第２リダンダンシーブロックが持つ記憶容量より小さいことを特徴とする半導体記憶装置。
【請求項２】
前記第１リダンダンシーブロックに対して使用されるロウデコーダと、前記拡張ブロックに対して使用されるロウデコーダとが共用されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記拡張ブロックには複数のメモリセルを有するセルアレイが複数配置され、前記セルアレイが配置されていない領域には、前記第１レギュラーブロック内に形成されたワード線と同様なダミー配線が形成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記拡張ブロックの選択時に不要なアドレスを固定するアドレス固定回路と、
前記拡張ブロックの選択時にアドレスをスキップさせるアドレス切り替え回路と、
をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のバンクを含む最小の矩形領域と前記第２のバンクを含む最小の矩形領域とが同じ大きさを有することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものであり、例えば拡張ブロックを備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置には、通常使用される複数のメモリセルが配列されたセルアレイ（以下、レギュラーブロック）より記憶容量が小さい小規模セルアレイ（以下、拡張ブロック）が設けられている。拡張ブロックは、例えば電源立ち上げ時の初期動作等、所定動作を実行するための情報の記憶に使用される。
【０００３】
半導体記憶装置は、通常、複数のバンクを有している。バンクは、記憶装置を構成する最小単位であり、このバンク単位で設置、増設が行われる。記憶装置にアクセスする場合には、バンク単位で同時並行的にアクセスを行うことができる。
【０００４】
複数のバンクを有する半導体記憶装置において拡張ブロックを配置する際、拡張ブロックを配置したバンクのみ特殊形状になる。このため、バンク内に配置された読み出しデータ線に生じる容量が、拡張ブロックを含むバンクと拡張ブロックを含まないバンクとで異なり、これらバンク間の読み出しデータ線に生じる容量が不均一となって、読み出し時における読み出し電圧のマージンを減少させる原因となっている。また、拡張ブロックを含むバンクのみ特殊形状となるため、拡張ブロックを含むバンクと拡張ブロックを含まないバンクを配置した場合、チップ領域にデッドスペースが発生するという問題がある。
【０００５】
また、本発明に関する従来技術として、例えば、強誘電体メモリ装置の内部に拡張メモリ領域を備え、従来の制御回路をそのまま利用することができ、特殊な機能のためにのみ別の制御回路を配置することにより、チップのレイアウトの大きさが過度に増加しないようにした装置が提案されている（特許文献１参照）。
【特許文献１】特開２００４−１８５７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、拡張ブロックを含むバンクのデータ線と拡張ブロックを含まないバンクのデータ線に生じる容量を等価にすることができ、さらにこれらバンクを配置した領域にデッドスペースが発生するのを解消できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施態様の半導体記憶装置は、通常使用されるメモリセルが複数配列された第１レギュラーブロックと、前記第１レギュラーブロック内の前記メモリセルが不良のときに、不良のメモリセルと置き換えて使用されるメモリセルが複数配列された第１リダンダンシーブロックと、メモリセルが複数配列され、前記第１レギュラーブロックが持つ記憶容量より小さい記憶容量を持つ拡張ブロックとを含む第１のバンクと、通常使用されるメモリセルが複数配列された第２レギュラーブロックと、前記第２レギュラーブロック内の前記メモリセルが不良のときに、不良のメモリセルと置き換えて使用されるメモリセルが複数配列された第２リダンダンシーブロックとを含む第２のバンクとを具備し、前記第１のバンクが有する前記第１リダンダンシーブロックが持つ記憶容量は、前記第２のバンクが有する第２リダンダンシーブロックが持つ記憶容量より小さいことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、拡張ブロックを含むバンクのデータ線と拡張ブロックを含まないバンクのデータ線に生じる容量を等価にすることができ、さらにこれらバンクを配置した領域にデッドスペースが発生するのを解消できる半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
図１は、本発明の実施形態の半導体記憶装置の構成を示すレイアウト図である。図１に示すように、この半導体記憶装置は、複数のバンクを有するバンク群１０とセンスアンプ２０を含む。バンク群１０中のそれぞれのバンクは、同時並列的に書き込み及び読み出しが可能（ＲＷＷ：Read While Write）な最小単位を構成している。
【００１１】
複数のバンク１０中の任意の１つのバンク（第１バンク）１１は、複数のレギュラーブロック１１Ａ、複数のリダンダンシーブロック１１Ｂ、複数の拡張ブロック１１Ｃ、ブロックデコーダ１１Ｄ、及びデコーダ群１１Ｅを有している。レギュラーブロック１１Ａは、通常使用されるメモリセル（レギュラーメモリセル）が複数配置されたブロックである。
【００１２】
リダンダンシーブロック１１Ｂは、レギュラーブロック１１Ａ内のメモリセルが不良で使用できないときに、この不良メモリセルに換わって使用されるメモリセル（リダンダンシーメモリセル）が複数配置されたブロックである。不良メモリセルを含むレギュラーブロック１１Ａは、例えば、同一バンク中のリダンダンシーブロック１１Ｂと置換される。
【００１３】
拡張ブロック１１Ｃは、メモリセル（拡張メモリセル）が複数配置され、レギュラーブロック１１Ａより記憶容量が小さく、速い速度で書き込み／消去が可能なブロックであり、例えば電源立ち上げ時の初期動作等、所定動作に必要な情報などが記憶されるものである。デコーダ群１１Ｅは後で詳述する。
【００１４】
第１バンク１１では、１つの矩形領域内に、複数のレギュラーブロック１１Ａが左右に分かれて配置され、これらの間にはデコーダ群１１Ｅが配置されている。この矩形領域の一端には、リダンダンシーブロック１１Ｂ、拡張ブロック１１Ｃ、及びデコーダ群１１Ｅが配置されている。さらに、リダンダンシーブロック１１Ｂ及び拡張ブロック１１Ｃのレギュラーブロック１１Ａが配置されていない領域側には、ブロックデコーダ１１Ｄが配置されている。
【００１５】
また、複数のバンク中の任意の他の１つのバンク（第２バンク）１２は、複数のレギュラーブロック１１Ａ、複数のリダンダンシーブロック１１Ｂ、ブロックデコーダ１１Ｄ、及びデコーダ群１１Ｅを有している。第２バンク１２では、１つの矩形領域内に、複数のレギュラーブロック１１Ａが左右に分かれて配置され、これらの間にはデコーダ群１１Ｅが配置されている。この矩形領域の一端には、リダンダンシーブロック１１Ｂ、及びデコーダ群１１Ｅが配置されている。さらに、リダンダンシーブロック１１Ｂのレギュラーブロック１１Ａが配置されていない領域側には、ブロックデコーダ１１Ｄが配置されている。すなわち、第１バンク１１との違いは、第２バンク１２では、レギュラーブロック１１Ａとブロックデコーダ１１Ｄとの間に、リダンダンシーブロック１１Ｂとデコーダ群１１Ｅのみが配置され、拡張ブロック１１Ｃが配置されていないことである。言い換えると、第１バンク１１では、第２バンク１２における複数のリダンダンシーブロック１１Ｂのうちのいくつかのブロックと置き換えて拡張ブロック１１Ｃが配置されている。
【００１６】
拡張ブロック１１Ｃが配置された第１バンク１１を含む最小の矩形領域の面積は、拡張ブロック１１Ｃが配置されていない第２バンク１２を含む最小の矩形領域の面積と同じになっている。
【００１７】
図２は、図１に示したレイアウト図中のレギュラーブロック１１Ａのレイアウト図であり、図１にＸで示す部分の拡大図である。図２に示すように、中央部のデコーダ群１１Ｅには、ロウメインデコーダ１１Ｅ−１が配置され、その両側にはロウサブデコーダ１１Ｅ−２が配置されている。ロウメインデコーダ１１Ｅ−１上及びロウサブデコーダ１１Ｅ−２上にはカラムデコーダ１１Ｅ−３が配置されている。デコーダ群１１Ｅを挟むように、レギュラーブロック１１Ａが配置されている。レギュラーブロック１１Ａには、複数のメモリセルが配列されたセルアレイ１１Ａ−１が配置され、セルアレイ１１Ａ−１上にはカラムゲート１１Ａ−２が配置されている。さらに、セルアレイ１１Ａ−１内及びカラムゲート１１Ａ−２内には、メモリセルの上層の配線層に形成されたデータ線１１Ａ−３が配置されている。
【００１８】
図３は、図１に示したレイアウト図中のリダンダンシーブロック１１Ｂと拡張ブロック１１Ｃのレイアウト図であり、図１にＹで示す部分の拡大図である。図３に示すように、中央部のデコーダ群１１Ｅには、ロウメインデコーダ１１Ｅ−１、ロウサブデコーダ１１Ｅ−２、及びカラムデコーダ１１Ｅ−３が配置されている。デコーダ群１１Ｅを挟むように、リダンダンシーブロック１１Ｂと複数の拡張ブロック１１Ｃが配置されている。なお図３には、左側にリダンダンシーブロック１１Ｂが配置され、右側に拡張ブロック１１Ｃが配置された例を示したが、左側には拡張ブロックが配置され、右側にリダンダンシーブロックが配置されていてもよい。
【００１９】
リダンダンシーブロック１１Ｂには、複数のリダンダンシーメモリセルが配列されたセルアレイ１１Ｂ−１が配置され、セルアレイ１１Ｂ−１上にはカラムゲート１１Ｂ−２が配置されている。さらに、セルアレイ１１Ｂ−１内及びカラムゲート１１Ｂ−２内には、リダンダンシーメモリセルの上層の配線層に形成されたデータ線１１Ｂ−３が配置されている。拡張ブロック１１Ｃには、複数のメモリセルが配列されたセルアレイ１１Ｃ−１が複数配置され、これら複数のセルアレイ１１Ｃ−１にはカラムゲート１１Ｃ−２がそれぞれ配置されている。拡張ブロック１１Ｃ内のセルアレイ１１Ｃ−１及びカラムゲート１１Ｃ−２が配置されていない領域にはダミーエリア１１Ｃ−４が形成されている。さらに、セルアレイ１１Ｃ−１内、カラムゲート１１Ｃ−２内、及びダミーエリア１１Ｃ−４内には、メモリセルの上層の配線層に形成されたデータ線１１Ｃ−３が配置されている。
【００２０】
詳述すると、中央部にはロウメインデコーダ１１Ｅ−１が配置され、その左側にはロウサブデコーダ１１Ｅ−２を介してセルアレイ１１Ｂ−１が配置されている。一方、ロウメインデコーダ１１Ｅ−１の右側には、ロウサブデコーダ１１Ｅ−２とカラムデコーダ１１Ｅ−３を介して複数のセルアレイ１１Ｃ−１及びこれらセルアレイ１１Ｃ−１に対応するカラムゲート１１Ｃ−２が配置されている。前記ロウサブデコーダ１１Ｅ−２とカラムデコーダ１１Ｅ−３は、セルアレイ１１Ｃ−１及びカラムゲート１１Ｃ−２に対応するように設けられている。さらに、セルアレイ１１Ｃ−１及びカラムゲート１１Ｃ−２と他のセルアレイ１１Ｃ−１及びカラムゲート１１Ｃ−２との間には、ダミーエリア１１Ｃ−４が形成されている。ダミーエリア１１Ｃ−４については後で詳述する。
【００２１】
図４及び図５は、図２及び図３に示したレイアウト図中のセルアレイ、カラムゲート、及びデコーダ群の詳細を示す図である。ここでは、レギュラーブロック１１Ａ及びデコーダ群１１Ｅの詳細を述べるが、その他のブロック及びデコーダ群の詳細も同様である。
【００２２】
図４に示すように、レギュラーブロック１１Ａを含むセルアレイ１１Ａ−１には、メモリセルＭＣがマトリクス状に配置されている。セルアレイ１１Ａ−１の行方向にはメモリセルＭＣに接続されたワード線ＷＬｎ，ＷＬn+1，ＷＬn+2，…，ＷＬn+510，ＷＬn+511が配置され、セルアレイ１１Ａ−１の列方向にはメモリセルＭＣに接続されたビット線ＢＬ０，ＢＬ１，ＢＬ２…，ＢＬ７が配置されている。ビット線には、カラムゲートＣ０，Ｃ１，Ｃ２…，Ｃ７がそれぞれ接続されている。カラムゲートのゲートには、論理積否定（ＮＡＮＤ）回路ＣＮＤと否定（ＮＯＴ）回路ＣＮＴからなるカラムデコーダ１１Ｅ−３がそれぞれ接続されている。論理積否定回路ＣＮＤの第１入力端にはカラムアドレスＣ＜７：０＞が入力され、第２入力端にはカラム選択信号ＣＲ０が入力されている。
【００２３】
次に、デコーダ群１１Ｅの詳細を図５に示す。ロウメインデコーダ１１Ｅ−１内の論理積否定回路ＲＮＤ０，ＲＮＤ１，…，ＲＮＤ７の第１入力端には、論理積否定回路ＮＤ及び否定回路ＮＴを介してブロックアドレスBLKaddが入力されている。論理積否定回路ＲＮＤ０〜ＲＮＤ７の第２，第３，第４入力端には、後述するアドレス固定回路及びアドレス切り替え回路の出力信号であるＯＵＴ６，ＯＵＴ７，ＯＵＴ８がそれぞれ入力されている。
【００２４】
さらに、論理積否定回路ＲＮＤ０〜ＲＮＤ７の出力端は、それぞれ否定回路ＲＮＴ０，ＲＮＴ１，…，ＲＮＴ７を介してロウサブデコーダ１１Ｅ−２内のパストランジスタＰＴ０，ＰＴ１，…，ＰＴ７にそれぞれ入力されている。そして、ロウメインデコーダ１１Ｅ−１からの出力信号に応じて、ワード線選択信号BLKFR<7:0>またはBLKFL<7:0>がワード線ＷＬn〜ＷＬn+511にそれぞれ出力される。
【００２５】
次に、拡張ブロック１１Ｃ内に配置されたダミーエリア１１Ｃ−４について説明する。先に、リダンダンシーブロック１１Ｂ内のセルアレイ１１Ｂ−１の一部分の詳細を述べ、その後、拡張ブロック１１Ｃ内のダミーエリア１１Ｃ−４の一部分の詳細を述べる。
【００２６】
図６は、図３に示したレイアウト図におけるリダンダンシーブロック１１Ｂ内のセルアレイ１１Ｂ−１の一部分Ｒを拡大した平面図である。行方向には複数のワード線ＷＬが配置され、ワード線ＷＬの上層には層間絶縁膜を介して形成された複数のデータ線ＤＬが列方向に配置されている。
【００２７】
図７は、図３に示したレイアウト図における拡張ブロック１１Ｃ内のダミーエリア１１Ｃ−４の一部分Ｄを拡大した平面図である。行方向には、図６に示した複数のワード線ＷＬと同様なダミー配線ＤＭが配置されている。これらダミー配線ＤＭは、基準電圧Ｖss（例えば、接地電位）に接続されている。ダミー配線ＤＭの上層には層間絶縁膜を介して形成された複数のデータ線ＤＬが列方向に配置されている。
【００２８】
図８は、データ線ＤＬの下にワード線ＷＬが配置されている場合と、データ線ＤＬの下にワード線ＷＬが配置されていない場合の、データ線ＤＬに生じる容量を模式的に示す断面図である。半導体基板３０上にはワード線ＷＬが形成され、ワード線ＷＬ上には層間絶縁膜３１を介してデータ線ＤＬが形成されている。このような構造において、データ線ＤＬとワード線ＷＬとの間に生じる容量をＣ１とし、ワード線ＷＬが配置されていないときにデータ線ＤＬに生じる容量をＣ２とする。すると、これら容量Ｃ１とＣ２の間には、Ｃ１＞Ｃ２が成り立つ。
【００２９】
例えば、拡張ブロック１１Ｃ内にダミーエリア１１Ｃ−４が形成されていない場合、拡張ブロックに配置されたデータ線の容量はＣ２となる部分が存在する。しかし、リダンダンシーブロック（またはレギュラーブロック）に配置されたデータ線の容量は、ほとんどがＣ１となる。このため、拡張ブロック内に配置されたデータ線の容量はリダンダンシーブロック内に配置されたデータ線の容量より小さくなり、拡張ブロックのデータ線容量とレギュラーブロック（またはリダンダンシーブロック）のデータ線容量とが不均一となって、読み出し時のマージンが小さくなってしまう。
【００３０】
そこで、前述したダミーエリア１１Ｃ−４のように、拡張ブロック内のワード線が配置されていない領域にダミー配線を形成することにより、拡張ブロックに配置されたデータ線の容量と、リダンダンシーブロック（またはレギュラーブロック）に配置されたデータの容量とを均一にする。これにより、読み出し時における読み出し電圧のマージンが小さくなるのを防ぐことができる。
【００３１】
以上説明したように本実施形態によれば、バンク内のリダンダンシーブロックに置き換えて拡張ブロックを配置することにより、矩形形状のバンク内からはみ出すように拡張ブロックを配置することなく、矩形形状のバンク内に拡張ブロックを配置することができる。これにより、チップ上に拡張ブロックを含む第１バンクと、拡張ブロックを含まない第２バンクとを配置したとき、チップ領域にデッドスペースが発生するのを無くすことができる。
【００３２】
さらに、拡張ブロック内のメモリセルアレイが形成されていない領域にダミーエリアを形成し、これらダミーエリアにリダンダンシーブロック（またはレギュラーブロック）内のワード線と同様なダミー配線を形成している。これにより、拡張ブロック内のデータ線の容量と、リダンダンシーブロック内のデータ線の容量とを均一にする。すなわち、拡張ブロックを含む第１バンクに配置されたデータ線の容量と、拡張ブロックを含まない第２バンクに配置されたデータ線の容量とを均一にする。これにより、読み出し時における読み出し電圧のマージンを向上させることができる。
【００３３】
次に、拡張ブロック１１Ｃにアクセスする場合に、ロウメインデコーダの選択に使用されるアドレス固定回路及びアドレス切り替え回路について説明する。拡張ブロックでは小容量のセルアレイが分散して配置されるため、使用しないロウメインデコーダが存在する。バンク内に拡張ブロック１１Ｃを配置するに当たり、メモリセルのサイズやデータを読み出すカラムゲートのブロックサイズの関係で、使用するロウメインデコーダが限られてくる。ロウメインデコーダは共存するリダンダンシーブロック１１Ｂの選択にも使われるため、アドレスを下位から回していくと、拡張ブロック内のメモリセルの選択時に、空白のアドレス空間ができてしまうことになる。
【００３４】
図９（ａ）及び図９（ｂ）は、第１バンクの拡張ブロック１１Ｃ内に生じる空白のアドレス空間を示す図である。図９（ａ）はロウメインデコーダ１１Ｅ−１をアドレスの下位側から順次選択して左側のセルアレイ１１Ｂ−１をアクセスする様子を示し、図９（ｂ）は右側の拡張ブロック１１Ｃ内の空白のアドレス空間に相当するロウメインデコーダ１１Ｅ−１を飛ばしてセルアレイ１１Ｃ−１をアクセスする様子を示す。
【００３５】
図１０は、図９（ａ）に示したように、ロウメインデコーダ１１Ｅ−１をアドレスの下位側から順次選択してセルアレイ１１Ｂ−１をアクセスする場合のアドレスマップを示す図である。図１０に示すように、ロウアドレスのうち、ＲｏｗＢで示すＯＵＴ（ＡＤＤ）６，ＯＵＴ（ＡＤＤ）７，ＯＵＴ（ＡＤＤ）８のアドレスによってロウメインデコーダ０〜７が選択される。
【００３６】
図１１は、図９（ｂ）に示したように、空白のアドレス空間に相当するロウメインデコーダ１１Ｅ−１を飛ばしてセルアレイ１１Ｃ−１をアクセスする場合のアドレスマップを示す図である。図１１に示すように、ＲｏｗＢで示すＯＵＴ６，ＯＵＴ７，ＯＵＴ８のアドレスによって０番のロウメインデコーダを選択した後、１〜３番のロウメインデコーダをスキップして４番のロウメインデコーダを選択する。すなわち、０番のロウメインデコーダを選択した後、セルアレイ１１Ｃ−１が接続されていないロウメインデコーダを飛ばして、４番のロウメインデコーダを選択するようにすれば、セルアレイ１１Ｃ−１が接続されたロウメインデコーダのみを連続して選択することができる。
【００３７】
このように空白のアドレス空間に相当するロウメインデコーダを飛ばして、拡張ブロック１１Ｃ内のセルアレイ１１Ｃ−１を連続して選択できるようにした回路が、図１２、図１３、及び図１４（ａ）、図１４（ｂ）に示す回路である。なお、拡張ブロックの選択に使用されないロウメインデコーダに対しては、必ずしも後述のアドレス固定回路及びアドレス切り替え回路を設ける必要は無い。この場合、ＡＤＤ６，ＡＤＤ７，ＡＤＤ８により直接ロウメインデコーダを選択する構成としてもよい。
【００３８】
図１２に示すアドレス回路は複数配置されている。これらアドレス回路の第１入力端にはロウアドレスＡＤＤ６，ＡＤＤ７，ＡＤＤ８がそれぞれ入力され、第２入力端には電源電圧ＶDDが入力され、アドレスＡＤＤ６<０>，ＡＤＤ６<１>、アドレスＡＤＤ７<０>，ＡＤＤ７<１>、アドレスＡＤＤ８<０>，ＡＤＤ８<１>がそれぞれ出力される。
【００３９】
図１３に示すアドレス固定回路には、アドレス回路から出力されたアドレスＡＤＤ６<０>，ＡＤＤ６<１>、またはアドレスＡＤＤ７<０>，ＡＤＤ７<１>、及び信号EFAENが入力され、信号ＯＵＴ６<０>，ＯＵＴ６<１>、または信号ＯＵＴ７<０>，ＯＵＴ７<１>が出力される。
【００４０】
図１４（ａ）に示すアドレス切り替え回路には、アドレス回路から出力されたアドレスＡＤＤ６<０>，ＡＤＤ８<０>、及び信号EFAENが入力され、信号ＯＵＴ８<０>が出力される。図１４（ｂ）に示すアドレス切り替え回路には、アドレス回路から出力されたアドレスＡＤＤ６<１>，ＡＤＤ８<１>、及び信号EFAENが入力され、信号ＯＵＴ８<１>が出力される。なお、信号EFAENは通常時に“Ｌ”となり、アドレスを固定または切り替えるとき、すなわち、拡張ブロックへのアクセスを行う際に“Ｈ”となる。
【００４１】
図１５（ａ）に、ロウアドレスＡＤＤ６，ＡＤＤ７のアドレス回路及びアドレス固定回路における出力を示す。信号EFAENが“Ｌ”のときは、ロウアドレスＡＤＤ６，ＡＤＤ７の値に応じて信号ＯＵＴ<０>，ＯＵＴ<１>が決定される。信号EFAENが“Ｈ”のときは、ロウアドレスＡＤＤ６，ＡＤＤ７が“Ｌ”または“Ｈ”のいずれの場合も、信号ＯＵＴ<０>は“Ｈ”に固定され、信号ＯＵＴ<１>は“Ｌ”に固定される。
【００４２】
図１５（ｂ）に、ロウアドレスＡＤＤ６，ＡＤＤ８のアドレス回路及びアドレス切り替え回路における出力を示す。ロウアドレスＡＤＤ６，ＡＤＤ８が“Ｌ”または“Ｈ”のとき、図１５（ｂ）に示すように処理される。信号EFAENが“Ｈ”のときは、ロウアドレスＡＤＤ６の信号ＯＵＴ<０>，ＯＵＴ<１>がロウアドレスＡＤＤ８の信号に切り替えられる。
【００４３】
これにより、不要なアドレスを固定し、１〜３番のロウメインデコーダをスキップすることができ、リニアに拡張ブロック内のセルアレイを選択することができる。
【００４４】
以上説明したように本実施形態では、特定バンク内に小規模セルアレイ（拡張ブロック）をリダンダンシーブロックと置き換えて配置することにより、デッドスペースの発生を解消し、さらにレギュラーブロックまたはリダンダンシーブロックのデータ線の容量と拡張ブロックのデータ線の容量を等価にすることができる。これにより、読み出し時における読み出し電圧のマージンを大きくすることができる。
【００４５】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態の半導体記憶装置の構成を示すレイアウト図である。
【図２】図１に示したレイアウト図中のレギュラーブロックのレイアウト図である。
【図３】図１に示したレイアウト図中のリダンダンシーブロックと拡張ブロックのレイアウト図である。
【図４】図２及び図３に示したレイアウト図中のセルアレイ、カラムゲート、及びカラムデコーダの詳細を示す図である。
【図５】図２及び図３に示したレイアウト図中のロウメインデコーダ、及びロウサブデコーダの詳細を示す図である。
【図６】図３に示したレイアウト図におけるリダンダンシーブロック内のセルアレイの一部分を拡大した平面図である。
【図７】図３に示したレイアウト図における拡張ブロック内のダミーエリアの一部分Ｄを拡大した平面図である。
【図８】データ線ＤＬに生じる容量を模式的に示す断面図である。
【図９】第１バンクの拡張ブロック内に生じる空白のアドレス空間を示す図である。
【図１０】ロウメインデコーダをアドレスの下位側から順次選択してセルアレイをアクセスする場合のアドレスマップを示す図である。
【図１１】空白のアドレス空間に相当するロウメインデコーダを飛ばしてセルアレイをアクセスする場合のアドレスマップを示す図である。
【図１２】本実施形態のアドレス回路の構成を示す回路図である。
【図１３】本実施形態のアドレス固定回路の構成を示す回路図である。
【図１４】本実施形態のアドレス切り替え回路の構成を示す回路図である。
【図１５】本実施形態のアドレス回路、アドレス固定回路、及びアドレス切り替え回路における出力を示す図である。
【符号の説明】
【００４７】
１０…バンク群、１１…第１バンク、１１Ａ…レギュラーブロック、１１Ａ−１…セルアレイ、１１Ａ−２…カラムゲート、１１Ａ−３…データ線、１１Ｂ…リダンダンシーブロック、１１Ｂ−１…セルアレイ、１１Ｂ−２…カラムゲート、１１Ｃ…拡張ブロック、１１Ｃ−１…セルアレイ、１１Ｃ−２…カラムゲート、１１Ｃ−３…データ線、１１Ｃ−４…ダミーエリア、１１Ｄ…ブロックデコーダ、１１Ｅ…デコーダ群、１１Ｅ−１…ロウメインデコーダ、１１Ｅ−２…ロウサブデコーダ、１１Ｅ−３…カラムデコーダ、２０…センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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