(57)【要約】【課題】少ない回路素子数で駆動用トランジスタの閾値補正機能を有する有機ＥＬ表示装置を実現する。【解決手段】閾値補正機能を有する画素回路１６において、ＥＬ電源Ａ又はリセット電源を供給するトランジスタ１１ｐ及び１１ｑを複数の画素で共有し、複数の画素に対して１つとすることで、閾値補正機能を損ねることなく、１画素当たりのトランジスタ数を削減し、表示領域の全画素の平均で、１画素当たりのトランジスタ数を減らすことができた。【選択図】      図７３
2010002736.tif 000002
【特許請求の範囲】
【請求項１】
各画素に有機ＥＬ素子を有するＥＬ表示装置であって、
前記有機ＥＬ素子の供給する電流を制御する駆動用トランジスタと、
前記駆動用トランジスタが流す電流を決めるために、前記駆動用トランジスタの第１の電極と、前記第１とは異なる第２の電極間に設けられた蓄積容量と、
前記駆動用トランジスタの前記第１の電極と、前記有機ＥＬ素子が接続され、
前記有機ＥＬ素子が発光するために必要な電圧を供給する第１の電圧源が、前記駆動用トランジスタの前記第１及び前記第２とは異なる第３の電極と第１の切り替え部を介して接続され、
前記有機ＥＬ素子が発光する閾値電圧以下の電圧を前記有機ＥＬ素子に印加するための第２の電圧源が、前記駆動用トランジスタの第３の電極と第２の切り替え部を介して接続され、
前記第１又は前記第２の切り替え部のうち少なくとも一方の切り替え部は、
少なくとも２つの前記画素で共通化され、
前記駆動用トランジスタの前記第３の電極が、前記共通化された切り替え部を介して異なる画素間で接続された、
ＥＬ表示装置。
【請求項２】
前記共有化された切り替え部は、隣り合う２つの前記画素である、
請求項１記載のＥＬ表示装置。
【請求項３】
連続して配置される複数の前記画素間において、前記切り替え部が共有化された、
請求項１記載のＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いるＥＬ表示パネル（表示装置）などの自発光表示パネルを用いた、ＥＬ表示装置に関するものである。
【背景技術】
【０００２】
電気光学変換物質として有機ＥＬ材料または無機ＥＬ材料を用いたアクティブマトリクス型の画像表示装置は、画素に書き込まれる電流に応じて発光輝度が変化する。ＥＬ表示装置は、各画素に発光素子を有する自発光型である。ＥＬ表示装置は、液晶表示パネルに比べて画像の視認性が高い、発光効率が高い、バックライトが不要、応答速度が速い等の利点を有する。
【０００３】
有機ＥＬ（ＰＬＥＤ、ＯＬＥＤ、ＯＥＬ）パネルは、アクティブマトリクス方式の開発が行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、例えば特許文献１、２が提案されている。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＥＬ表示パネルは、低温または高温ポリシリコンからなるトランジスタアレイを用いてパネルを構成する。しかし、有機ＥＬ素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。
【０００５】
すなわち、ＥＬ素子に駆動電流を供給する駆動用トランジスタに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタは５０％以上の特性バラツキがある。そのために、駆動用トランジスタの特性バラツキが表示ムラとして表示され、画像表示品位を低下させるという問題点があった。
【０００６】
そこで本発明は、特性表示ムラのない画像表示を実現できるＥＬ表示装置を提供する。
【課題を解決するための手段】
【０００７】
本発明は、各画素に有機ＥＬ素子を有するＥＬ表示装置であって、前記有機ＥＬ素子の供給する電流を制御する駆動用トランジスタと、前記駆動用トランジスタが流す電流を決めるために、前記駆動用トランジスタの第１の電極と、前記第１とは異なる第２の電極間に設けられた蓄積容量と、前記駆動用トランジスタの前記第１の電極と、前記有機ＥＬ素子が接続され、前記有機ＥＬ素子が発光するために必要な電圧を供給する第１の電圧源が、前記駆動用トランジスタの前記第１及び前記第２とは異なる第３の電極と第１の切り替え部を介して接続され、前記有機ＥＬ素子が発光する閾値電圧以下の電圧を前記有機ＥＬ素子に印加するための第２の電圧源が、前記駆動用トランジスタの第３の電極と第２の切り替え部を介して接続され、前記第１又は前記第２の切り替え部のうち少なくとも一方の切り替え部は、少なくとも２つの前記画素で共通化され、前記駆動用トランジスタの前記第３の電極が、前記共通化された切り替え部を介して異なる画素間で接続された、ＥＬ表示装置である。
【発明の効果】
【０００８】
本発明によれば、特性表示ムラのない画像表示を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態のＥＬ表示装置について図面に基づいて説明する。
【００１０】
（１）画素の構成
図１は、ＥＬ表示装置の画素構成である。また、図３は、画素１６がマトリックス状に配置された表示領域３１に、ゲートドライバ回路１２及びソースドライバ回路１４が接続された構成図である。
【００１１】
図１において、画素１６は、２つのコンデンサ１９ａ、１９ｂと５つのスイッチ用トランジスタ１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆと１つの駆動用トランジスタ１１ａで構成される。
【００１２】
スイッチ用トランジスタ１１ｂは、トランジスタ１１ａをダイオード接続（Diode-connected）させて、閾値電圧を補償するための閾値電圧補償トランジスタである。
【００１３】
スイッチ用トランジスタ１１ｆは、コンデンサ１９ａを初期化させるためリセット電圧Ｖｒｓｔを印加するための初期化トランジスタである。
【００１４】
スイッチ用トランジスタ１１ｄは、ＥＬ素子１５の発光を制御するためのトランジスタである。
【００１５】
スイッチ用トランジスタ１１ｂ、１１ｆはオフリークと小さくする必要があるため、ディアルゲート以上の複数ゲート構成にする。
【００１６】
コンデンサ１９ａは、駆動用トランジスタ１１ａのゲート端子の電位を保持する保持用のコンデンサである。
【００１７】
コンデンサ１９ｂは、ソース信号線１８に印加され、画素１６に印加された映像信号を画素１６内で保持するものである。
【００１８】
スイッチ用トランジスタ１１ｃは、ゲート信号線１７ａにゲート電極が接続され、ソース信号線１８にソース電極が接続され、ゲートドライバ回路１２ａからの選択信号によりオン／オフ制御される。
【００１９】
駆動用トランジスタ１１ａは、トランジスタ１１ｃのドレイン電極にソース電極が接続される。閾値電圧補償トランジスタ１１ｂのソースまたはドレイン電極と、コンデンサ１９ａの第１の端子が共通接続され、駆動用トランジスタ１１ａのゲート電圧が決定される。したがって、駆動用トランジスタ１１ａは、ゲート電極に印加された電圧に相当する駆動電流を生成する。
【００２０】
閾値電圧補償トランジスタ１１ｂは、駆動用トランジスタ１１ａのゲート電極とソース電極との間に接続され、ゲート信号線１７ｃに印加されるスキャン信号に応答して駆動用トランジスタ１１ａをダイオード接続させる。したがって、スキャン信号によって駆動用トランジスタ１１ａは、ダイオードのような状態になり、駆動用トランジスタ１１ａのゲート端子に電圧Ｖｄａｔａ−Ｖｔｈ［Ｖ］が印加され、これは、駆動用トランジスタ１１ａのゲート電圧となる。なお、電圧Ｖｄａｔａは、ソースドライバ回路１４がソース信号線１８に出力された映像信号である。また、Ｖｔｈでは、駆動用トランジスタ１１ａに閾値電圧である。
【００２１】
初期化トランジスタであるスイッチ用初期化トランジスタ１１ｆは、リセット電圧ラインＶｒｓｔとコンデンサ１９ａの第１の端子との間に接続され、ゲート信号線１７ｄのスキャン信号に応答して、コンデンサ１９ａに充填された電荷はリセット電圧ラインＶｒｓｔを介して放電させることによって、コンデンサ１９ａを初期化させる。
【００２２】
スイッチ用トランジスタ１１ｅは、第１の電源電圧ラインＶｄｄと駆動用トランジスタ１１ａのソース電極との間に接続され、ゲート電極に接続したゲート信号線１７ｂを介して伝達される発光制御信号によりオンとなり、第１の電源電圧Ｖｄｄを駆動用トランジスタ１１ａのソース電極に印加する。
【００２３】
スイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａとＥＬ素子１５との間に接続され、ゲート電極に接続したゲート信号線１７ｂを介して伝達される発光制御信号に応答して駆動用トランジスタ１１ａで生成される駆動電流をＥＬ素子１５に伝達する。
【００２４】
コンデンサ１９ａは、第１の電源電圧ラインＶｄｄと駆動用トランジスタ１１ａのゲート電極との間に接続され、第１の電源電圧Ｖｄｄと駆動用トランジスタ１１ａのゲート電極に印加される電圧Ｖｄａｔａ−Ｖｔｈ［Ｖ］の電圧差に該当する電荷を１フレームの間に維持する。
【００２５】
（２）ゲート信号線
ゲート信号線１７に印加される電圧は、オフ電圧（ＶＧＨ）とオン電圧（ＶＧＬ）であり、ＶＧＨ電圧の印加により、スイッチ用トランジスタ１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆがオフし、ＶＧＬ電圧の印加により、スイッチ用トランジスタ１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆがオンする。但し、図３に示すように、ＶＧＨ電圧は、ゲートドライバ回路１２ａとゲートドライバ回路１２ｂで共通であれば、ＶＧＬ電圧は、ゲートドライバ回路１２ａでは、ＶＧＬ１とし、ゲートドライバ回路１２ｂでは、ＶＧＬ２としている。すなわち、ゲートドライバ回路１２ａと１２ｂでは、オン電圧を異ならせている。
【００２６】
したがって、ゲート信号線１７ａ、ゲート信号線１７ｃに印加されるオン電圧はＶＧＬ１であり、ゲート信号線１７ｂ、ゲート信号線１７ｄに印加されるオン電圧はＶＧＬ２である。また、ＶＧＬ１＞ＶＧＬ２なる関係となるように設定されている。なお、ゲート信号線１７ａに印加されるＶＧＨとゲート信号線１７ｄに印加されるＶＧＨとを異ならせてもよい。
【００２７】
（３）ＰチャンネルとＮチャンネルのトランジスタ
本実施形態において、駆動用トランジスタ１１ａはＰチャンネルトランジスタであるがこれに限定するものでなく、Ｎチャンネルトランジスタであってもよい。
【００２８】
この場合は、オン電圧がＶＧＨとなり、オフ電圧がＶＧＬとなる。また、また、駆動用トランジスタ１１ａのソース端子はアノード電圧Ｖｄｄと接続されているとして説明するが、これに限定するものではない。例えば、カソード電圧Ｖｓｓまたはグランド電圧ＧＮＤに接続されていてもよい。また、コンデンサ１８は、トランジスタ１１のゲート絶縁膜容量によるコンデンサで代用してもよい。
【００２９】
（４）ゲートドライバ回路
ゲートドライバ回路１２ａには、ゲート信号線１７ａを選択するスタートパルスＳＴ１、ゲート信号線１７ｃを選択するスタートパルスＳＴ２、スタートパルスを順次シフトするクロック信号（ＣＬＫ）が印加される。ＵＤは、ゲートドライバ回路１２ａ内のスタートパルスの上下シフトレジスタ方向を切り替える信号である。
【００３０】
ゲートドライバ回路１２ｂには、ゲート信号線１７ｂを選択するスタートパルスＳＴ３、ゲート信号線１７ｄを選択するスタートパルスＳＴ４、スタートパルスを順次シフトするクロック信号（ＣＬＫ）が印加される。
【００３１】
なお、必要に応じて、ゲートドライバ回路１２には、イネーブル制御端子を付加することが好ましい。ゲートドライバ回路１２内には、シフトレジスタ回路が形成されており、スタートパルスをクロック信号（ＣＬＫ）に同期して順次シフトさせ、選択するゲート信号線１７の位置を変化させる。
【００３２】
（５）ゲート信号線に印加される信号
図２は、ゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄに印加される駆動電圧、ソース信号線１８の映像信号電圧、ＥＬ素子１５の発光状態を示す。
【００３３】
なお、図２では、説明を容易にするため、オフ電圧をＶＧＨとし、オン電圧をＶＧＬとする。また、ソース信号線１８に印加される電圧Ｖｄａｔａは、グランド電圧（ＧＮＤ）＝０Ｖとし、アノード電圧Ｖｄｄ以下としている。
【００３４】
また、１Ｈとは１水平走査期間である。図２は模式的なものであり、１Ｈが数Ｈとしてもよく、１Ｈは１Ｈより短い期間としてもよい。ＶＧＨ電圧は、Ｖｄｄ電圧よりも０．５Ｖ以上３．０Ｖ以下の電圧に設定される。
【００３５】
画素１６には、１ｔからａｔの期間に、ゲート信号線１７ｄにオン電圧が印加される。オン電圧（ＶＧＬ）の印加により、トランジスタ１１ｆがオンし、リセット電圧Ｖｒｓｔが駆動用トランジスタ１１ａのゲート端子にリセット電圧Ｖｒｓｔが印加される（ａ点）。
【００３６】
リセット電圧Ｖｒｓｔの印加により、駆動用トランジスタ１１ａは、リセット状態になる。なお、リセット電圧Ｖｒｓｔは、ＧＮＤ電圧以下−５（Ｖ）以上の電圧に設定すべきである。また、リセット電圧Ｖｒｓｔは、映像信号電圧Ｖｄａｔａに対応して変化させてもよい。例えば、映像信号の階調番号に対応させてリセット電圧Ｖｒｓｔを変化させる。また、リセット電圧Ｖｒｓｔは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の映像信号電圧で変化させてもよい。ＲＧＢで映像信号の振幅が異なるからである。この場合は、階調番号に対応せず、各ＲＧＢで固定のリセット電圧Ｖｒｓｔを設定してもよい。また、リセット電圧Ｖｒｓｔは、表示画面で消費される電流に対応させて変化させてもよい。
【００３７】
ゲート信号線１７ｃは、リセット電圧Ｖｒｓｔの印加後（ａｔ）、オン電圧が印加される。オン電圧（ＶＧＬ）を印加する期間は、１Ｈ以上としているが、これに限定するものではなく、１Ｈ以下の期間であってもよい。少なくともゲート信号線１７ｃにオン電圧（ＶＧＬ）を印加する期間は、ゲート信号線１７ａにオン電圧（ＶＧＬ）を印加する期間よりも長くする。また、オーバーラップさせる。なお、リセット電圧Ｖｒｓｔの印加時間は、２μｓｅｃ以上に時間を確保することが好ましい。
【００３８】
ゲート信号線１７ａオン電圧（ＶＧＬ）を印加することにより、スイッチ用トランジスタ１１ｃがオンし、ソース信号線１８に印加したＶｄａｔａがコンデンサ１９ｂ印加される。ａ点に印加されて映像信号Ｖｄａｔａは、スイッチ用トランジスタ１１ｂがオンしている期間保持される。
【００３９】
なお、図２に図示するゲート信号線１７ａの斜線部は、オン電圧（ＶＧＬ）を印加してもオフ電圧（ＶＧＨ）を印加してもよい。
【００４０】
スイッチ用トランジスタ１１ｃ、スイッチ用トランジスタ１１がオンすることにより、ソース信号線１８から、駆動用トランジスタの及びトランジスタ１１ｂのチャンネル間のパスが発生し、コンデンサ１１ａに電荷が充電される。Ｖｄａｔａの印加により、駆動用トランジスタ１１ａは、Ｖｄａｔａに対応する電流を流すように、ゲート端子ｂ点の電位を変化させ、変化後の電圧が、コンデンサ１９ａに保持される。この動作により、駆動用トランジスタ１１ａのオフセットがキャンセルされる。コンデンサ１９ｂの電位は１フレームの期間保持される。
【００４１】
以上のオフセットキャンセルの動作後、ゲート信号線１７ｂにオン電圧が印加され、スイッチ用トランジスタ１１ｅがオンし、Ｖｄｄ電圧が駆動用トランジスタ１１ａのソース端子に供給される。また、スイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからＥＬ素子１５の駆動用電流がＥＬ素子１５に供給される。ＥＬ素子１５は、印加された電流により発光する。
【００４２】
ゲート信号線１７ｂには、オン電圧またはオフ電圧が印加され、オン／オフ電圧に同期してＥＬ素子１５に電流が供給される。このオン／オフ電圧の印加状態に同期してＥＬ素子は発光または消灯する。
【００４３】
ＥＬ素子１５が発光または消灯している動作時（電圧プログラム時以外の期間、３ｔ〜の期間）では、トランジスタ１１ｂはオープン状態である。この時、トランジスタ１１ａのソース端子は、ＥＬ素子１５が発光しているときは、アノード電圧Ｖｄｄ（トランジスタ１１ｅのチャンネル電圧降下は無視する）が印加されている。ＥＬ素子１５が消灯時は、トランジスタ１１ｅ及びトランジスタ１１ｄをオープン状態にされる。このＥＬ素子１５が消灯時は、駆動用トランジスタ１１ａのソース端子は、コンデンサ１９ｂによりほぼ、アノード電位Ｖｄｄに保持されている。したがって、トランジスタ１１ａの電位安定度がよい。
【００４４】
ＥＬ素子１５の点灯及び消灯は、トランジスタ１１ｄをｄｕｔｙ制御（トランジスタ１１ｄなどをオン／オフさせて、表示画面３１に帯状の非表示領域を発生し、前記非表示領域を画面３１の上下方向に、フレーム周期に同期して画像表示させる）してもよい。
【００４５】
（６）画素の変更例１
図１０は、図１の画素の変更例１である。
【００４６】
コンデンサ１９ｂの一端子は、ゲート信号線１７ａに接続されている。ゲート信号線１７ａには、オン電圧（ＶＧＬ）またはオフ電圧（ＶＧＨ）が印加されるが、映像信号電圧を画素１６に書き込んだ後（電圧プログラム時以降）以外の期間は、オフ電圧（ＶＧＨ）が印加されている。したがって、コンデンサ１９ｂは一定の電荷を保持して安定である。
【００４７】
（７）画素の変更例２
図１１は、図１の画素の変更例２である。
【００４８】
コンデンサ１９ｂの一端子は、ゲート信号線１７ｂに接続されている。ゲート信号線１７ｂには、オン電圧（ＶＧＬ）またはオフ電圧（ＶＧＨ）が印加される。しかし、映像信号電圧を画素１６に書込み時（電圧プログラム時）の期間は、オフ電圧（ＶＧＨ）が印加される。したがって、コンデンサ１９ｂは一定の電荷を保持して安定状態を維持されている。
【００４９】
なお、図１１において、コンデンサ１９ｂの一端子は、ゲート信号線１７ｂと接続するとしたが、これに限定するものではなく、ゲート信号線１７ｄと接続してもよい。ゲート信号線１７ｄには、リセット電圧Ｖｒｓｔを印加するときだけ、オン電圧（ＶＧＬ）が印加される。しかし、他の期間には、オフ電圧（ＶＧＨ）が印加される。オフ電圧（ＶＧＨ）が印加される。したがって、コンデンサ１９ｂは一定の電荷を保持して安定状態を維持されている。
【００５０】
（８）画素の変更例３
図４は、図１の画素の変更例である。
【００５１】
図１と図４の差異は、コンデンサ１１ｃが追加形成された点である。コンデンサ１１ｃは、ゲート信号線１７ａに印加された電圧の変化（ＶＧＬ→ＶＧＬ）により、突き抜け電圧が発生しより良好な黒表示（高コントラスト表示）を実現することを１つの目的とする。ＶＧＬ→ＶＧＨの動作とは、画素１６に映像信号を書き込み保持させる動作である。すなわち、スイッチ用トランジスタ１１ｃの制御動作である。
【００５２】
前記コンデンサ１９ｃは、第１の電極が現在ゲート信号線１７ａ及びトランジスタ１１ｃのゲート端子に共通接続され、第２の電極が前記コンデンサ１９ａ及び駆動用トランジスタ１１ａのゲート端子に共通接続されている。
【００５３】
なお、駆動用トランジスタ１１ａがＮチャンネルトランジスタの場合は、ゲート信号線１７ａに印加する電圧（映像信号を画素に書き込み、保持させる動作時に使用する電圧）をＶＧＬ→ＶＧＨとなるように画素１６を構成する。
【００５４】
すなわち、補助コンデンサ１９ｂは、スキャン期間から発光期間に変化しながら、駆動用トランジスタ１１ａのゲート電圧（ｂ点）をブースト（boost）させる役目をする。
【００５５】
ゲート信号線に印加するオフ電圧をＶＧＨ、オン電圧をＶＧＬとすると、ゲート信号線１７ａに印加する電圧を、ＶＧＬからＶＧＨに変化させると、駆動用トランジスタ１１ａのゲート電圧は、前記コンデンサ１９ａと補助コンデンサ１９ｂのカップリングによる補正電圧だけ上昇するようになる。したがって、駆動用トランジスタ１１ａのゲート端子の電圧が、Ｖｄｄ電圧側にシフトし、良好な黒表示を実現できる。
【００５６】
（９）画素の変更例４
次に、画素の変更例４について図５と図６に基づいて説明する。
【００５７】
（９−１）画素の構成
図５において、画素１６は、２つのコンデンサ１９ａ、１９ｂと５つのスイッチ用トランジスタ１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆと１つの駆動用トランジスタ１１ａで構成される。
【００５８】
スイッチ用トランジスタ１１ｂは、駆動用トランジスタ１１ａをダイオード接続（Diode-connected）させて、閾値電圧を補償するための閾値電圧補償トランジスタである。
【００５９】
スイッチ用トランジスタ１１ｆは、コンデンサ１９ａを初期化させるためリセット電圧Ｖｒｓｔを印加するための初期化トランジスタである。
【００６０】
スイッチ用トランジスタ１１ｄは、ＥＬ素子１５の発光を制御するためのトランジスタである。
【００６１】
スイッチ用トランジスタ１１ｂ、１１ｆはオフリークと小さくする必要があるため、ディアルゲート以上の複数ゲート構成にする。
【００６２】
スイッチ用トランジスタ１１ｃは、ゲート信号線１７ａにゲート電極が接続され、ソース信号線１８にソース電極が接続され、ゲートドライバ回路１２ａからの選択信号によりオン／オフ制御される。
【００６３】
駆動用トランジスタ１１ａは、トランジスタ１１ｃのドレイン電極にソース電極が接続される。閾値電圧補償トランジスタ１１ｂのソースまたはドレイン電極とコンデンサ１９ａの第１の端子が共通接続され、駆動用トランジスタ１１ａのゲート電圧が決定される。したがって、駆動用トランジスタ１１ａは、ゲート電極に印加された電圧に相当する駆動電流を生成する。
【００６４】
閾値電圧補償トランジスタであるスイッチ用トランジスタ１１ｂは、駆動用トランジスタ１１ａのゲート電極とソース電極との間に接続され、ゲート信号線に印加されるスキャン信号に応答して駆動用トランジスタ１１ａをダイオード接続させる。したがって、スキャン信号によって駆動用トランジスタ１１ａは、ダイオードのような状態になり、駆動用トランジスタ１１ａのゲート端子に電圧Ｖｄａｔａ−Ｖｔｈ［Ｖ］が印加され、これは、前記駆動用トランジスタ１１ａのゲート電圧となる。
【００６５】
初期化トランジスタであるスイッチ用トランジスタ１１ｆは、リセット電圧ラインＶｒｓｔとコンデンサ１９ａの第１の端子との間に接続され、ゲート電極に接続したｎ−１番目ゲート信号線１７ａのスキャン信号に応答して、先行フレームのとき前記コンデンサ１９ａに充填された電荷は前記リセット電圧ラインＶｒｓｔを介して放電させることによって、コンデンサ１９ａを初期化させる。
【００６６】
スイッチ用トランジスタ１１ｅは、第１の電源電圧ラインＶｄｄと駆動用トランジスタ１１ａのソース電極との間に接続され、ゲート電極に接続したゲート信号線１７ｂを介して伝達される発光制御信号によりオンとなり、第１の電源電圧Ｖｄｄを前記駆動用トランジスタ１１ａのソース電極に印加する。
【００６７】
スイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａとＥＬ素子１５との間に接続され、ゲート電極に接続した前記ゲート信号線１７ｂを介して伝達される発光制御信号に応答して駆動用トランジスタ１１ａで生成される前記駆動電流を前記ＥＬ素子１５に伝達する。
【００６８】
コンデンサ１９ａは、第１の電源電圧ラインＶｄｄと駆動用トランジスタ１１ａのゲート電極との間に接続され、第１の電源電圧Ｖｄｄと前記駆動用トランジスタ１１ａのゲート電極に印加される電圧Ｖｄａｔａ−Ｖｔｈ［Ｖ］の電圧差に該当する電荷を１フレームの間に維持する。
【００６９】
補助コンデンサ１９ｂは、第１の電極が現在ゲート信号線１７ａ及びトランジスタ１１ｂのゲート端子に共通接続され、第２の電極が前記コンデンサ１９ａ及び駆動用トランジスタ１１ａのゲート端子に共通接続されている。
【００７０】
（９−２）ゲート信号線
ゲート信号線１７ａからゲート信号線１７ａ１とゲート信号線１７ａ２が分岐されており、ゲート信号線１７ａ１には、インバータ回路５１が配置されている。したがって、ゲート信号線１７ａ１とゲート信号線１７ａ２には、ＶＧＨとＶＧＬが反転して電圧が印加される。
【００７１】
（９−３）ソース信号線
ソース信号線１８ａとソース信号線１８ｂを有しており、上下方向に隣接した画素１６（１６ａ、１６ｂ）は異なるソース信号線１８に接続されている。本実施形態では、画素１６ｂはソース信号線１８ｂに接続されており、画素１６ａはソース信号線１８ａと接続されている。
【００７２】
図６は、図５の画素構成において、ゲート信号線１７及びソース信号線１８との接続状態を示している。図５、図６のように構成することにより、リセット電圧Ｖｒｓｔを印加するためのスイッチ用トランジスタ１１ｆを制御するゲート信号線と、映像信号を印加するためのスイッチ用トランジスタ１１ｃを制御するゲート信号線とを共通にすることができる。そのため、ゲート信号線１７の数を削減でき、画素１６の開口率を向上できる。
【００７３】
また、複数画素行を同時にオフセットキャンセル状態にすることができ、良好なオフセットキャンセルを実現できる。
【００７４】
（１０）ｄｕｔｙ駆動
本実施形態において、スイッチ用トランジスタ１１ｅ、１１ｄの少なくとも一方をオン／オフ制御することにより、図１２（ｂ）に図示するようなｄｕｔｙ駆動を実現できる。
【００７５】
図１２において、１２１はプログラム画素行（映像信号を書き込んでいる画素行）であり、１２３は非表示領域（トランジスタ１１ｅとトランジスタ１１ｄのうち、少なくとも一方をオフさせることにより、非表示（ＥＬ素子１５に電流が流れていない、または流れても小さい状態）とした画素行または画素行の群）である。１２２は表示領域（トランジスタ１１ｅとトランジスタ１１ｄの両方をオンさせ、ＥＬ素子１５に電流が供給されている画素行または画素行の群である。非表示領域１２３及び表示領域１２２はフレーム周期または水平同期信号に同期して、表示画面３１の上下方向に走査される。
【００７６】
（１０−１）問題点
図１３（ａ）の表示では、１つの表示領域１２２が画面の上から下方向に移動する。フレームレートが低いと、表示領域１２２が移動するのが視覚的に認識される。特に、まぶたを閉じた時、または顔を上下に移動させた時などに認識されやすくなる。
【００７７】
（１０−２）解決手段
この問題点に対しては、図１２（ｂ）（ｃ）に示すように、表示領域１２２を複数に分割するとよい。分割された表示領域１２２は等しく（等分に）する必要はない。例えば、表示領域を４つの領域に分割し、分割された表示領域１２２ａが面積１で、分割された表示領域１２２ｂが面積２で、分割された表示領域１２２ｃが面積１で、分割された表示領域１２２ｄが面積４でもよい。
【００７８】
数フレーム（フィールド）での表示領域１２２の面積が平均して目標の大きさになるように制御してもよいことは言うまでもない。例えば、表示画面３１に占める表示領域１２２の面積を１／１０にするとした時、１フレーム（フィールド）目は表示領域１２２の面積を１／１０とし、２フレーム（フィールド）目は表示領域１２２の面積を１／２０とし、３フレーム（フィールド）目は表示領域１２２の面積を１／２０とし、４フレーム（フィールド）目は表示領域１２２の面積を１／５とし、以上の４フレーム（フィールド）で所定の表示面積（表示輝度）の１／１０を得る駆動方法が例示される。
【００７９】
また、Ｒ、Ｇ、Ｂのそれぞれが、数フレーム（フィールド）でＬの期間の平均が等しくなるように駆動してもよい。しかし、前記数フレーム（フィールド）は４フレーム（フィールド）以下にすることが好ましい。表示画像によってはフリッカが発生する場合があるからである。
【００８０】
なお、本実施形態での１フレームまたは１フィールドとは、画素１６の画像書き換え周期または表示表示画面３１が上から下まで（下から上まで）走査される周期と同じである。
【００８１】
また、Ｒ、Ｇ、Ｂで、数フレーム（フィールド）でＬの期間の平均を異ならせ、適度なホワイトバランスがとれるように駆動してもよい。この駆動方法は、ＲＧＢの発光効率が異なるときに特に有効である。また、ＲＧＢで分割数Ｋ（表示領域１２２を複数に分割する数）を異ならせても良い。特にＧでは視覚的にめだつため、Ｇでは分割数をＲＢに対して多くすることが有効である。
【００８２】
なお、以上の実施形態では理解を容易にするために表示領域１２２の面積を分割するとして説明している。しかし、面積を分割するとは、期間（時間）を分割することである。したがって、図１ではトランジスタ１１ｄのオン期間を分割することになるから、面積を分割することは、期間（時間）を分割することと同じである。
【００８３】
（１０−３）効果
以上のように、表示領域１２２を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。また、画像表示のフレームレートを低減することができ、低消費電力化を実現できる。例えば、非点灯領域１２３を一括にした場合は、フレームレート４５Ｈｚ以下になるとフリッカが発生する。しかし、非点灯領域１２３を６分割以上とした場合は、２０Ｈｚ以下までフリッカが発生しない。
【００８４】
（１１）明るさ調整方式
図１３（ａ）は図１３のように表示領域１２２が連続している場合の明るさ調整方式である。図１３（ａ１）の表示画面３１の表示輝度が最も明るい。図１３（ａ２）の表示画面３１の表示輝度が次に明るく、図１３（ａ３）の表示画面３１の表示輝度が最も暗い。図１３（ａ１）から図１３（ａ３）への変化（またはその逆）は、先にも記載したようにゲートドライバ回路１２のシフトレジスタ回路６１などの制御により、容易に実現できる。この際、図１のＶｄｄ電圧（アノード電圧など）は変化させる必要がない。また、ソースドライバ回路１４が出力するプログラム電流またはプログラム電圧の大きさも変化させる必要がない。すなわち、電源電圧を変化させず、また、映像信号を変化させずに表示表示画面３１の輝度変化を実施できる。
【００８５】
また、図１３（ａ１）から図１３（ａ３）への変化の際、画面のガンマ特性は全く変化しない。したがって、表示画面３１の輝度によらず、表示画像のコントラスト、階調特性が維持される。これは本実施形態の効果である。
【００８６】
従来の画面の輝度調整では、表示画面３１の輝度が低い時は、階調性能が低下する。すなわち、高輝度表示の時は６４階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない。これに比較して、本実施形態の駆動方法では、画面の表示輝度に依存せず、最高の６４階調表示を実現できる。
【００８７】
図１３（ｂ）は、図１２で説明したように表示領域１２２が分散している場合の明るさ調整方式である。図１３（ｂ１）の表示画面３１の表示輝度が最も明るい。図１３（ｂ２）の表示画面３１の表示輝度が次に明るく、図１３（ｂ３）の表示画面３１の表示輝度が最も暗い。図１３（ｂ１）から図１３（ｂ３）への変化（またはその逆）は、先にも記載したようにゲートドライバ回路１２のシフトレジスタ回路６１などの制御により、容易に実現できる。図１３（ｂ）のように表示領域１２２を分散させれば、低フレームレートでもフリッカが発生しない。
【００８８】
さらに、低フレームレートでも、フリッカが発生しないようにするには、図１３（ｃ）のように表示領域１２２を細かく分散させればよい。しかし、動画の表示性能は低下する。したがって、動画を表示するには、図１３（ａ）の駆動方法が適している。静止画を表示し、低消費電力化を要望する時は、図１３（ｃ）の駆動方法が適している。図１３（ａ）から図１３（ｃ）の駆動方法の切り替えも、シフトレジスタ６１の制御により容易に実現できる。
【００８９】
図１３は非表示領域１２３が等間隔で構成されているが、これに限定するものではない。表示画面３１の１／２の面積が連続して表示領域１２２をし、残りの面積５０が図１３（ｃ１）のように等間隔に表示領域１２２と非表示領域１２３が繰り返すように駆動してもよいことは言うまでもない。
【００９０】
（１２）表示機器
次に、本実施形態の駆動方式を実施するＥＬ表示装置を表示ディスプレイとして用いた本実施形態の表示機器について説明をする。
【００９１】
（１２−１）第１の適用例
図７はＥＬ表示装置の一例である情報端末装置の携帯電話の平面図である。筐体７３にアンテナ７１などが取り付けられている。７２ａは、表示画面の明るさを変化させる切換キー、７２ｂは電源オン／オフキー、７２ｃがゲートドライバ回路１２ｂの動作フレームレートを切り替えるキーである。７５はホトセンサである。ホトセンサ７５は、外光の強弱にしたがって、ｄｕｔｙ比などを変化させて、表示画面２２の輝度を自動調整する。
【００９２】
（１２−２）第２の適用例
図８はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部８３とビデオカメラ本体７３と具備している。本実施形態のＥＬ表示パネルは表示モニター７４としても使用されている。表示画面２２は支点８１で角度を自由に調整できる。表示画面２２を使用しない時は、格納部８３に格納される。
【００９３】
（１２−３）第３の適用例
本実施形態のＥＬ表示パネルまたはＥＬ表示装置などはビデオカメラだけでなく、図９に示すような電子カメラにも適用することができる。本実施形態のＥＬ表示装置はカメラ本体９１に付属されたモニター２２として用いる。カメラ本体９１にはシャッタ９３の他、スイッチ７２ａ、７２ｃが取り付けられている。
【００９４】
（１３）回路の構成
図１４は、本実施形態におけるＥＬ表示パネルの１列分の回路を示したものである。ここでソース信号線１８は切り替え手段１４１を介して、１列に対して２本のソース信号線１８ａと１８ｂが存在し、偶数行と奇数行の画素で接続されるソース信号線が異なる構成となっていることが特徴である。各画素１６の構成は例えば図１、図４、図１０、図２５といった回路で構成されている。ゲートドライバ回路１２ａは、シフトレジスタ構成となっており、クロック毎にパルスが１段ずつシフトされる。ゲート信号線１７に対する接続を、図１４のように行うことで、図１５に示すような信号波形を実現することができる。
【００９５】
シフトクロックの周期を１水平走査期間に設定し、１水平走査期間のみパルスが出力されるようなスタートパルスが入力される。これで各行１水平走査期間ずつずれたタイミングで１水平走査期間の間パルスが発生する回路が実現できる。シフトレジスタの各段出力を図１４のようにゲート信号線１７に取り込み、切り替え手段１４１を図１５に示すように動作させることで、始めの１水平走査期間では、１行目の画素１６ａの駆動用トランジスタ１１ａのゲート電圧をＶｒｓｔ電源により、初期化する。同時にソース信号線から所定の階調に対応する１行目の画素に対応する信号電圧が切り替え手段１４１を介してソース信号線１８ｂに充電される。ソース信号線１８ａには充電されない。切り替え手段１４１でソースドライバ回路出力から切り離されている。次の１水平走査期間においては切り替え手段１４１を動作させ、ソース信号線１８ａを充電するようにする。このときソース信号線１８ｂは、ソースドライバ回路出力から切り離されているために、ソース信号線の浮遊容量１４２ｂにより１行目の画素に対応する信号電圧が充電されたままである。そこで、ゲート信号線１７ａ及びゲート信号線１７ｃを走査し、画素１６ａのトランジスタ１１ｃ、１１ｂを導通状態とし、画素の駆動用トランジスタ１１ａに階調信号の書き込みと、特性バラツキのキャンセル動作を実施する。同時に２行目の画素に対応して、画素１６ｂに対応する階調信号電圧がソース信号線１８ａに充電され、駆動用トランジスタ１１ａのゲート電極がＶｒｓｔ電源により初期化される。
【００９６】
ソース信号線１８ａとソース信号線１８ｂを水平走査期間毎に切り替えて利用することで、ソース信号線に印加させる階調信号が２水平走査期間保持されるため、画素回路１６に信号を書き込む時間を長くすることができるようになる。
【００９７】
図１などの画素回路の構成では、駆動用トランジスタ１１ａに階調信号を書き込みながら、特性バラツキをキャンセルする動作を行う。特性バラツキをキャンセルする動作は、トランジスタ１１ｆ、１１ｄ、１１ｅがオフでトランジスタ１１ｂがオン状態のときに行われ、駆動用トランジスタ１１ａのドレイン電流が０になるように、駆動用トランジスタ１１ａのゲート電位が変化することで、特性バラツキのキャンセルを行っている。駆動用トランジスタ１１ａのゲート電位を変化させているのは、ドレイン電流による電荷であり、最終状態が０又は限りなく小さい電流（ピコアンペアオーダー）であることから、ゲート電位を支えている蓄積容量１９ａの電荷の充放電に時間がかかる。そのため、キャンセル動作には時間がかかることがわかる。１水平走査期間が長い場合には、１水平走査期間内にキャンセル動作を完了させることができるが、垂直ライン数が多く、１水平走査期間が４０μ秒よりも短い場合には、キャンセル動作が最後まで行われず、特性補償が不完全となり、その結果、特性ばらつきに応じたムラが発生する問題があった。
【００９８】
そこで、キャンセル時間を１水平走査期間以上に拡大する方法として、図１６に示すようにゲートドライバ回路１２ａを更に２本のゲートドライバ回路１２ａ１、１２ａ２で構成させ、駆動用トランジスタ１１ａの初期化を、対応する映像信号が入力される１水平走査期間前に予め実施しておき、ソース信号線１８ａ又は１８ｂに映像信号が入力される水平走査期間から駆動用トランジスタ１１ａに階調電圧の書き込み及び特性キャンセル動作を行うようにする。切り替え部１４１の動作により、２水平走査期間の間映像信号が保持されるため、階調電圧の書き込み及び特性キャンセル動作を２水平走査期間中実施することが可能となる。これを実現するために、図１７に示すように、シフトレジスタ１２ａ２のスタートパルス１７２ｂを入力する。各行のトランジスタ１７ａ及び１７ｃが２水平走査期間オンされる。オンされるタイミングはソース信号線１８及び１８ａ、１８ｂの映像信号に同期して実施される。映像信号が偶数行と奇数行で２つのソース信号線１８ａ及び１８ｃに振り分けられることで周波数が半分となり、書き込み時間を２倍にすることができた。なおイネーブル信号１７３については、パルス伝播の際の波形なまりによる複数の行の画素で同時選択されることを防止するための信号であり、同時選択が起きない場合や、同時選択でも問題なく動作する場合には、不要であり、イネーブル信号１７３がなくても本実施形態を実施することができる。例えば図２１のように、特性キャンセルを行うための信号を生成するゲートドライバ回路１２ａ２のイネーブル信号を削除した場合の入力波形及び動作を示す。
【００９９】
図１７の波形によれば、２水平走査期間の間駆動用トランジスタ１１ａの特性補正動作が可能であるが、予め映像信号が入力される１水平走査期間前に駆動用トランジスタ１１ａを初期化するための動作が必要であり、１水平走査期間前に予め動作させることが必要であり、先頭行が検知できない場合には、予め初期化ができなくなる恐れがある。
【０１００】
そこで図１８に示すように、初期化動作を、１行目の映像信号入力時と同時に実施する信号パターンを考案した。初期化動作時には、特性補正動作ができないため、２水平走査期間の間で、初期化後特性補正動作を行うようにした。図１８の構成では、２水平走査期間のうちの始めの水平走査期間の前半に初期化動作を行い、残りの半分と次の水平走査期間で画素への信号書き込みと特性補償動作を実施するようにした。ゲートドライバ回路がシフトレジスタ構成である場合には、水平走査期間とシフトクロックが一致する場合には、イネーブル信号でパルス幅をカットする方法により、水平走査期間の前半と後半で異なるスイッチの動作を実現した。ゲート信号線１７ｄがローレベルの時が、駆動用トランジスタ１１ａの初期化期間となり、ゲート信号線１７ａ及び１７ｃがローレベルのときに、駆動用トランジスタ１１ａの特性キャンセルと、画素に階調を書き込む期間となる。１７ａ及び１７ｃのローレベル期間が１水平走査期間より長く設定できるため、水平走査期間が３０μ秒であっても、従来比１．５倍の期間が取れることから４５μ秒のキャンセル期間がとれ、駆動用トランジスタの特性ばらつきを補正することが可能となった。初期化動作自体は、２〜１０μ秒程度で完了するため、最大２水平走査期間から２〜１０μ秒を引いた時間までキャンセル期間を拡大することができる。
【０１０１】
ゲートドライバ回路１２ａのシフトレジスタが１系統でかつキャンセル期間を１水平走査期間以上に拡大する方法を図１９及び図２０に示す。
【０１０２】
例えば２水平走査期間の間キャンセルする場合には、２水平走査期間ゲート信号線１７ａ及び１７ｃが導通状態にある必要がある。そこでゲートドライバ回路１２ａのスタートパルスを２水平走査期間の長さだけ入力する。これでキャンセル及び階調書き込み時間を２水平走査期間に設定できた。同様に初期化を実施するためのゲート信号線１７ｄ用のパルスを生成する必要がある。また図１、図２５に示すような画素回路構成であることから、ゲート信号線１７ｄと１１ａ、１１ｃを同時に導通状態としてはならないため（異なる電圧がショートする）初期化用のパルスは、同一行の画素に対するキャンセル及び階調書き込み用のパルスと重ならないようにする必要がある。具体的には、２水平走査期間前のパルスを初期化用のパルスとして利用すればよい。図１９に示すように、シフトレジスタに対して、ゲート信号線１７ｄと共通の出力をキャンセル及び階調信号書き込み用ゲート信号線を用いる場合には、２行分後段（すなわち２水平走査期間後）の信号を利用すると、同一画素１６ａに対して、図２０に示すように、２０１、２０２の２水平走査期間で初期化を実施し、２０３、２０４の２水平走査期間で駆動用トランジスタ１１ａの特性キャンセル及び階調信号書き込みを実施している。１６ｂ、１６ｃの画素においても同様に１水平走査期間ずつ遅れたタイミングで実施している。
【０１０３】
この方法は、２水平走査期間のキャンセルばかりでなく、３水平走査期間以上必要な場合でも実施が可能である。１列分の画素に対応するソース信号線の数を必要とする水平走査期間の数（整数）分用意し、ゲートドライバ回路１２ａのスタートパルスのパルス幅を必要な水平走査期間数入力し、初期化に対応するゲート信号を取り出すシフトレジスタの段から必要な水平走査期間数分後段のシフトレジスタから特性キャンセル及び階調信号書き込み用のゲート信号をとりだして、同一行の画素に入力すれば実現が可能である。映像信号が、対応する行の画素に書き込まれるようにするため、スタートパルスは、映像信号に対して予め入力する必要がある。少なくともキャンセルを行う水平走査期間の長さ分だけ早く入力が必要。図２０においても２水平走査期間早く、入力している。
【０１０４】
ソースドライバ回路のコスト削減のために、１出力から時系列に複数の画素に対応する電圧を出力する選択駆動方式を採用することがある。選択駆動方式がない場合に比べて、当該画素に対応する映像信号が入力されるタイミングが表示色によって異なるようになる。例えば、赤緑青の３画素分を１出力で行う３選択駆動の場合においては、図２２に示すように、赤色に対して、緑及び青は水平走査期間の始めではなく、途中で信号が変化していることがわかる。ゲート信号線１７ａ及び１７ｃを２２１の波形により入力すると緑及び青色の画素については、１行前の映像信号が画素に書き込まれ、ソース信号線の変化により当該行の映像信号が書き込まれるようになる。液晶などでは、書き込み時の最終電圧（ゲート信号線がオフになる瞬間の電圧）が１フレーム間画素に保持され、所定輝度で表示されるため問題がないが、本実施形態における画素構成を持つ有機ＥＬパネルにおいては、映像信号を駆動用トランジスタ１１ａに書き込む際に駆動用トランジスタ１１ａの特性バラツキを補正する動作を行っている。補正に要する時間を短縮するため、書き込みを行う前に、初期化動作を行い、駆動用トランジスタ１１ａのゲート電極に低い電圧（白表示時よりもさらに駆動用トランジスタ１１ａが電流を流す電圧）に予め初期化を行っている。初期化の電圧は低いほど特性補正が高速化される。選択駆動時に１行前の電圧が少しでも印加されると、駆動用トランジスタ１１ａのゲート電圧が１行前の電圧に変化してしまい、１行前の電圧が印加された状態で、当該行の映像信号による階調信号の書き込みとトランジスタばらつき特性補正を行うこととなり、初期化を行う効果がなくなってしまう。これは３選択駆動でなくても、２選択以上の信号線選択駆動を実施する際に共通の課題である。
【０１０５】
そこで本実施形態では、選択駆動を行う際に、同一水平走査期間で書き込みを行う信号線の電圧がすべて確定した後に特性キャンセル動作を行うようにした。
【０１０６】
図２３、図２４及び図２６に実施形態の１つを示す。ここで選択駆動は赤緑青の３つの信号線を順に選択する３選択駆動方式としている。２選択や、４選択以上でも同様に実現できる。キャンセル時間を確保するために、各列に対して２本の信号線を用意し、偶数行と奇数行で異なるソース信号線を利用している。図２３ではゲートドライバ回路１２ａをシフトレジスタ回路１系統で実施する構成を示しています。図２３のゲートドライバ回路１２ａを用いた場合の信号入力と、信号線選択回路２３２の動作を図２６に示す。１水平走査期間内で赤（Ｒ）、緑（Ｇ）、青（Ｂ）に信号線を切り替えている。また１水平走査期間毎に奇数行用のソース線１８ｂ、偶数行用のソース線１８ａを切り替えて選択を行っている。
【０１０７】
この方式では、初期化のタイミングと当該行の映像信号線の書き込みが同一で、画素内部への映像信号の書き込みは、次の水平走査期間にて実施されているため、駆動用トランジスタ１１ａへの信号線書き込み及び特性ばらつき補正中に映像信号が変わることはなく、選択駆動時でもこれまで同様の駆動が実施可能である。１画素分に注目したタイミングチャートを図２４に示す。ここではこれまで記載していなかった、ゲート信号線１７ｂについても記載を行っている。１７ｂについては、初期化期間及び特性キャンセル、階調信号を駆動用トランジスタに書き込みを行っている期間では必ず、接続されるスイッチが非導通状態である必要があるが、その他の期間では、導通、非導通状態いずれであってもかまわない。これは本実施形態のほかの実施の形態でも同様である。図２４では、導通非導通を繰り返し実施している例を示している。
【０１０８】
ソース信号線１８は３選択駆動対応用に１水平走査期間の間に３画素分の信号を送っている。信号線選択回路により奇数行目の青画素に対応するソース信号線１８ｂＢの電圧変化は２４１に示す波形のようになる。
【０１０９】
１行目に対応する階調信号の変化は２４２のタイミングで変化する。このときゲート信号線１７ｂがオフ状態となっており、駆動用トランジスタ１１ａのゲート電極に１行前の映像信号が書き込まれることが無いようになっている。ゲート信号線１７ａについては、図２３のゲートドライバ回路の構成によればオフとなっているが、オン状態であってもかまわない。ゲートドライバ回路の構成を変更してオンとしてもよい。駆動用トランジスタ１１ａのソース電極に１行前の電圧が印加されるが、初期化されているゲート電極には印加されることが無いためである。
【０１１０】
時間２ｔ以降でゲート信号線１７ｃ、１７ａが導通状態となり、駆動用トランジスタ１１ａに階調電圧及び特性キャンセル動作が行われる。このときソース信号線１８ｂＢは図２６でもあったように、信号線選択回路２３２により各ソース信号線から切り離された状態となり、ソース信号線の浮遊容量２３３により、ソースドライバ回路から書き込まれた電圧が２水平走査期間の間保持される。保持された電圧値が画素に書き込まれ、所定電圧が書き込まれている。時間２ｔ〜３ｔの間で、駆動用トランジスタ１１ａのゲート電圧は書き込まれるソース電圧（Ｖｓ）から閾値電圧（Ｖｔｈ）分低下した電位に徐々に変化し、（Ｖｓ−Ｖｔｈ）となる。時間３ｔで所定電圧に書き込まれた後、ゲート信号１７ｂを導通状態にすることで所定電流がＥＬ素子１５に流れ、発光する。
【０１１１】
図２７はゲートドライバ回路１２ａをシフトレジスタ２系統で構成した場合の図である。これによればスタートパルスの個別設定にて、ゲート信号線１７ｄに対してゲート信号線１７ａ及び１７ｃのパルス幅を異ならせて設定することが可能である。
【０１１２】
図２８にゲートドライバ回路１２ａ１及び１２ａ２の入力波形と、各ゲート信号線波形を示す。初期化用の信号を生成するゲートドライバ回路１２ａ１について、初期化を行うためのパルスを生成する。初期化に要する時間はＶｒｓｔを発生する電源能力によるが１０μ秒程度で初期化が完了する。ゲート信号線１７ｄがオン状態となるのは短い時間で実施している。時間がかかる特性キャンセル期間と初期化期間は同時に実施することができないため、２水平走査期間内で初期化〜特性キャンセル、階調信号書き込みを実施するためには、初期化を短くすることが重要であるためである。図２８では赤色にソース出力が選択された期間のみで実施しているが、赤と緑色の選択期間又は赤色の選択期間の一部などであってもよい。最も当該行の映像信号が書き込まれるのが遅い青色のソース信号線１８ａＢ又は１８ｂＢにおいては青色の選択期間になるまで当該画素に対応する電圧がソース信号線１８ａＢ又は１８ｂＢに印加されていないため、特性キャンセル期間に移行することができない。特性キャンセルができないことから、赤緑選択期間は初期化期間としても問題が無い。特性キャンセル及び階調信号書き込みであるが、ゲートドライバ回路１２ａ２のシフトレジスタ回路により２水平走査期間選択できるパルスを生成し、初期化期間又は映像信号が書き込まれていない期間を除くように、奇数行偶数行別にイネーブル期間を設けるイネーブル信号を有する。１行目の特性キャンセル及び階調信号書き込み期間は２８１で示される期間となる。２８１の期間の始めは、青画素書き込み終了後となっているが、青画素が信号線選択回路で選択され所定電圧にソース信号線１８ａＢ又は１８ｂＢが変化した後であれば、ゲート信号線１７ａ及び１７ｃをローレベルにしてもよい。２８１の期間の終わりは、次に同一のソース信号線に異なる行の画素に対応する電圧が印加される前に設定すればよい。信号線選択速度が速い場合には、書き込み終了後〜次の水平走査期間の最後まで特性キャンセル期間を設定することができ、駆動用トランジスタ１１ａの閾値電圧補正能力が高い表示が実現可能である。
【０１１３】
なおゲート信号線１７ａについては、２水平走査期間すべてにおいてローレベルとしてもよい。トランジスタ１１ｃが導通状態となっても、駆動用トランジスタ１１ａのゲート電圧には影響がないためである。この場合、ゲート信号線１７ｃ用にはイネーブル信号を介してシフトレジスタ出力が入力され、ゲート信号線１７ａ用にはイネーブル信号を介さず又は、別途のイネーブル信号を介してシフトレジスタ出力が入力される構成となる。
【０１１４】
これまでは画素回路１６に用いられるトランジスタはｐ型トランジスタで説明を行ってきたが、図２９に示すｎ型トランジスタで構成してもよい。また有機ＥＬ素子１５については、アノードとカソードの向きが逆でかつ、Ｖｓｓ電位＞Ｖｄｄ電位という構成であってもよい。図２９では容量１９ｂが形成されているが、なくても本実施形態を同様に実施することが可能である。
【０１１５】
容量１９ｂが形成されていると、次に画素に映像信号が書き込まれるまでの１フレーム間電圧が保持されるため、ａ点の電位が保持される。保持された電位を元にトランジスタ１１ｂを導通状態とすれば階調信号に応じた信号で、駆動用トランジスタ１１ａの特性バラツキをキャンセルすることが可能である。これが図３０に示すキャンセル期間３０２となる。このキャンセル期間は水平走査期間の長さによらずゲートドライバ回路の構成によって任意に設定することが可能である。映像信号の書き込みと駆動用トランジスタ１１ａの初期化は、キャンセル期間３０２の前に実施される（期間３０１）。トランジスタ１１ｆと１１ｃのみ導通状態である。これでＶｒｓｔ電源により駆動用トランジスタ１１ａのゲート電位を初期化し、同時にソース信号線１８から容量１９ｂに所定電圧の書き込みを行っている。容量１９ｂに所定階調電圧を保持することから、ソース信号線１８は１本で、１水平走査期間のみトランジスタ１１ｃをオンさせるだけでよい。ソース信号線１８を２本用意する方法でソース信号線１８の浮遊容量と容量１９ｂの両方で階調電圧を保持する方法をとってもよい。この場合、容量１９ｂは小さくすることができる。
【０１１６】
キャンセルまで完了したら、ＥＬ素子１５に電流を印加して所定輝度による発光を得る。この期間が発光期間３０４である。このときトランジスタ１１ｄと１１ｅが導通状態となりＥＬ素子１５に電流を供給する。前後にある非発光期間３０３は、黒挿入を行い動画視認性向上等の効果を得る際に挿入される期間である。このときは少なくともトランジスタ１１ｄ又は１１ｅのいずれか一方が非導通状態になっている。また、常時点灯状態にして黒挿入を行わない場合には、期間３０３はなくても差し支えない。
【０１１７】
また本実施形態における切り替え部１４１及び信号線選択回路２３２は必ずしもアレー基板上にある必要が無く、ソースドライバ回路ＩＣに内蔵される構成であってもよい。
【０１１８】
本実施形態において、同一列に形成された画素に接続されるソース信号線は２本である例で説明をおこなったが、３本以上の複数のソース信号線であっても同様に実施が可能である。一般にＮ本のソース信号線を用意し、Ｎ画素おきにソース信号線を接続すれば、Ｎ水平走査期間の間ソース信号線は階調電圧を保持することが可能となり、特性キャンセル期間を長く取ることができるようになり（最大Ｎ水平走査期間）、より駆動用トランジスタ１１ａの特性に近づいたゲート電圧を画素回路で保持することができることにより、表示ムラが改善する。
【０１１９】
またＮ本のソース信号線について、少なくとも隣接画素間で異なるソース信号線に画素回路を接続しておけば、２水平走査期間の間ソース信号線に階調信号が保持されることから、同様に特性キャンセル期間を拡大することができ、表示ムラが少ないＥＬ表示装置を得ることができる。
【０１２０】
（１５）初期化のための電源
図３１は、駆動用トランジスタ１１ａのゲート電圧を初期化するための電源を、電圧源から電流源に変更した回路である。図３２に図３１の回路構成におけるゲート信号線の波形を示す。図３１の回路構成において、１画素での動作は、１フレームの間に、書き込み期間３２１、発光期間３２４、非発光期間３２３に分けられる。非発光期間３２３は、黒挿入を行って動作視認性を向上させる場合などに用いられる。本実施形態においては、非発光期間３２３は、あってもよく、また、なくてもよい。特性バラツキの補償能力向上を同様に実現できる。
【０１２１】
書き込み期間３２１において、トランジスタ１１ｂ、１１ｃ、１１ｆが導通状態となる。これによりソース信号線１８の電圧が駆動用トランジスタ１１ａのソース電極に印加される。駆動用トランジスタ１１ａのゲートとドレイン電極はトランジスタ１１ｂにより同電位となり、電流源３１２により供給される電流が駆動用トランジスタ１１ａのドレイン電流となるようなゲート、ドレイン電圧となる。従って、書き込み期間３２１において、トランジスタ１１ａのゲート電圧は、ソース信号線１８の電圧がＶｓであったとすると、（Ｖｓ−Ｖｔ１）となる。ここでＶｔ１は、駆動用トランジスタ１１ａに電流源３１２の電流（Ｉｒｓｔ）を流したときのソースドレイン間電圧であり、駆動用トランジスタ１１ａの特性により異なる電圧値となる。Ｉｒｓｔが駆動用トランジスタ１１ａすなわちＥＬ素子１５に流れるときには、特性バラツキを補正した電圧が駆動用トランジスタ１１ａのゲート電極に印加され、表示ムラのないＥＬ表示装置が実現できる。従来の構成においては、Ｉｒｓｔ＝０すなわち黒表示時に完全に特性ばらつきを補正し、電流が増加するにつれ、補正ができない移動度ばらつきに起因する電流ばらつきが発生し、高階調ほど表示ムラが発生しやすい状況であった。表示ムラは輝度が低いほど視認しにくく、中間調〜高階調では視認しやすい性質があり、階調０に相当する電流で特性補正を行うよりも、視認しやすい中間〜高階調での補正が望ましい。初期化用の電流源Ｉｒｓｔの電流値を中間〜高階調に設定すれば、視認されやすい階調での表示ムラを優先してなくし、視認しにくい階調では、移動度ばらつきがおこる構成であっても見えにくいことを利用し、全階調領域における表示ムラレベルの向上を図った。駆動用トランジスタの特性バラツキのキャンセル動作中に電流Ｉｒｓｔを流し、特性キャンセルがもっともよく行われる電流領域を変更させることができるようにしたことが特徴である。
【０１２２】
図３３の回路は、図３１の構成に対して、さらに初期化用の電圧源３３１及び電圧源３３１と電流源３１２の切り替えを行う切り替え部３３３を有することが特徴である。これは、電流源３１２によりトランジスタ１１ａの電圧を変化させる場合に、１フレーム前に黒表示をした画素であると、駆動用トランジスタ１１ａに流れる電流がＩｒｓｔに変化するまでに時間がかかり書き込み期間３２１内に駆動用トランジスタ１１ａのゲート電圧がＶｓ−Ｖｔ１になりにくい問題を解消するためである。駆動用トランジスタ１１ａのドレイン電流が多いほど、書き込み期間３２１における駆動用トランジスタ１１ａのゲート電圧を変化させやすい。電流が多く流れるほど蓄積容量１９ａの電荷の充放電速度が速くなるため、ゲート電圧が変化しやすくなる。そこで、ゲート電圧の変化速度向上を目的として、電圧源３３１を用意し、書き込み期間３２１の初期に、電流源３１２に変わり、低電圧（白表示ほど低電圧の図３３の回路構成の場合）の電圧を駆動用トランジスタ１１ａに供給することで、書き込み期間３２１の初期に駆動用トランジスタ１１ａのドレイン電流が多くなるようにして、残りの期間での、リセット電流源３１２によるキャンセル動作を高速化するようにした。
【０１２３】
図３４に図３３の回路構成におけるゲート信号及び切り替え手段の動作を示した。書き込み期間３２１のうち電圧源が供給される期間３４１において、駆動用トランジスタ１１ａのゲート電圧はＶｒｓｔとなる。Ｖｒｓｔは低い電圧であるほど、切り替え手段３３３により電流源３１２に切り替えた際のゲート電圧の変化を高速化させるが、低下させすぎると、所定階調とのゲート電位の差が大きくなりすぎ、所定値まで電圧が変化しきれない可能性がある。よってＶｒｓｔは、（白表示時の電圧）〜（白表示時の電圧−５［Ｖ］）程度が好ましい。続く３４２の期間において、電流源３１２と書き込まれるソース信号線電圧Ｖｓに基づいてゲート電圧がＶｓ−Ｖｔ１に変化する。このとき図３２の構成に比べて、トランジスタ１１ａのドレイン電流が多く、蓄積容量１９の電荷の充放電速度が高速化されることから、Ｖｓ−Ｖｔ１までに変化する速度は、電圧印加期間３４１を含めても高速化され、より短時間での特性補正が可能となる。
【０１２４】
図３５はゲート信号線をトランジスタ１１ｅと１１ｄで個別制御にした回路構成を示している。１画素において、１フレームは、リセット期間３６１、映像信号書き込みと特性キャンセル期間３６２、非発光期間３６３、発光期間３６４からなる。駆動用トランジスタ１１ａの初期化（リセット）を行う電源が、電圧源３３１、電流源３１２の２つがあり、電圧源３３１が印加されるリセット期間を３６５、電流源３１２が印加されるリセット期間を３６６とする。なおリセット期間３６１は電流源３１２から出力される電流を元に駆動用トランジスタ１１ａを初期化し、かつ同一列で同一のリセット線３１１を利用して画素にリセット電圧及び電流を書き込むことから、１水平走査期間以内で実施する必要がある。映像信号書き込みと特性キャンセル期間３６２は、同一列で同一のソース信号線１８から映像信号に対応する電圧が供給されることから、１水平走査期間以内で実施する必要がある。リセット及び特性キャンセルに時間がかからない場合においては、リセット期間３６１と映像信号書き込みと特性キャンセル期間３６２を１水平走査期間内に実施してもよい。
【０１２５】
本実施形態の方式においては、駆動用トランジスタ１１ａのゲート電圧の初期化を、電圧源３３１ばかりでなく、電流源３１２を用いて実施することが特徴である。図３６に示すようにリセット期間３６１のうちの期間３６５において、従来と同様に電圧源３３１により駆動用トランジスタ１１ａのゲート電圧をＶｒｓｔに初期化する。このときゲート信号線１７ｅ及び１７ｃによりトランジスタ１１ｅ及び１１ｂについては、オンでもオフでも構わないが、Ｖｄｄ電源からＶｒｓｔ電源に駆動用トランジスタ１１ａの特性により貫通電流が流れることを防止する観点から少なくとも一方のトランジスタについてはオフにすることが好ましい。本実施形態ではリセット期間３６１の間にさらに期間３６６を設け、切り替え手段３３３の接続を切り替え、電流源３１２により駆動用トランジスタ１１ａの初期化を行う。電流源３１２の電流が駆動用トランジスタ１１ａのドレイン電流となるように、トランジスタ１１ｆ、１１ｂ、１１ｅをオン状態とする。電流源３１２の電流値は、期間３６６において、駆動用トランジスタ１１ａのゲート電圧が電圧源３３１のＶｒｓｔ付近になるような電圧に設定することが好ましい。駆動用トランジス１１ａの特性バラツキがあるため、ＥＬ表示装置に形成された画素の平均電圧がＶｒｓｔであってもよい。期間３６６により駆動用トランジスタ１１ａのゲート電圧はＶｒｓｔ＋ΔＶ１に変化する。ここでΔＶ１は電流源３１２の電流（Ｉｒｓｔ）を流したときのゲート電圧ばらつきに相当する。
【０１２６】
映像信号書き込みと特性キャンセル期間３６２においてソース信号線１８から映像信号が入力され、トランジスタ１１ｂがオン状態であり、トランジスタ１１ｆがオフ状態であることで、駆動用トランジスタ１１ａのゲート電圧は映像信号電圧をＶｓとするとＶｓ−Ｖｔｈ（Ｖｔｈは閾値電圧）となるまで変化する。Ｖｓ−Ｖｔｈとなるのは、特性キャンセル期間が十分長い時間である場合であって、１水平走査期間で３６２の期間を終わらせる必要があることから、特性キャンセル期間は４０μ秒程度しか取れない。
【０１２７】
そのためゲート電圧は期間３６６が存在しない従来の構成（図４１）であれば、（Ｖｓ−Ｖｔｈ−ΔＶ２）までしか変化できない。ΔＶ２分の電位変化が不足となる。そのためΔＶ２に相当する分だけたくさん駆動用トランジスタ１１ａのドレイン電流ΔＩ２が流れる。ΔＩ２は、駆動用トランジスタ１１ａの特性バラツキによってばらつく。この影響でＥＬ素子１５に流れる電流にバラツキが発生し、表示ムラが発生する。
【０１２８】
ここで期間３６６が存在すると、期間３６１の終わりの電位がΔＶ１だけずれるため、期間３６２の終了時のゲート電圧は（Ｖｓ−Ｖｔｈ−ΔＶ２＋ΔＶ１）となる。電流源により一定電流を印加した結果トランジスタ１１ａのゲート電圧がΔＶ１だけずれていることから、ΔＶ２に対するΔＩ２が大きい駆動用トランジスタ１１ａの場合（よく電流を流すトランジスタ）には、ΔＶ１は大きくなり、ΔＶ２に対するΔＩ２が小さい駆動用トランジスタ１１ａの場合には、ΔＶ１は小さくなる（負の値を含む）。表示ムラにおいてたくさん電流が流れる画素（ΔＶ２に対するΔＩ２が大きい）では、ΔＶ１が大きくなり、ゲート電圧が上昇する。少ない電流の画素ではΔＶ１が小さくなることからゲート電圧が下降する。電流が流れやすい画素では１１ａのゲート電圧が上昇し電流が流れに食うなり、電流が流れにくい画素ではゲート電圧が低下することで電流が流れるようになることから、画素毎の電流量の差が小さくなる方向となり、表示ムラを改善することが可能となる。
【０１２９】
図４０に異なる電流−電圧特性を持つ駆動用トランジスタ１１ａに対する、リセット期間３６１を電圧源のみで実現した場合（ａ）と、電流源を用いて実現した場合（ｂ）の映像信号書き込みと特性キャンセル期間３６２終了後の電流値の違いを示す。
【０１３０】
図４０（ａ）では電圧源のみで駆動用トランジスタ１１ａの初期化を行っているため、４０１と４０２の特性を示す２つの画素の駆動用トランジスタ１１ａにおいて、ゲート電圧がＶｒｓｔとなるが、そのときの電流値はＩｒｓｔ１、Ｉｒｓｔ２と異なる値となる。４０１の特性では点４０３ａ、４０２の特性では点４０３ｂである。次に映像信号書き込みと特性キャンセル期間３６２において、駆動用トランジスタ１１ａのソース電位に映像信号が書き込まれゲート電位は、閾値キャンセル動作によりソース電位から閾値電圧分下がった点まで変化しようとする。変化に要する時間は１００μ秒程度かかるので、１水平走査期間では、十分にキャンセル電圧４０６にまで変化せず、４０５に示す点までの変化となる。電圧変化量は流れる電流と浮遊容量により決められ、電圧変化量ΔＶ＝ｉ×Ｔ／Ｃ（ここでｉ：流れる電流、Ｔ：キャンセル期間３６２の長さ、Ｃ：浮遊容量）であらわされ、４０３ａ点の方が、４０３ｂ点に比べて電流が多いことから、曲線４０１で示されるトランジスタの方が電位変化量が大きく、Ｖ２まで電圧が変化する。曲線４０２では、点４０３ｂでの電流が少ないため変化量が少なくなり、Ｖ１までしか電圧が変化しない。点４０５ａ及び４０５ｂでのドレイン電流がＩ２とＩ１で異なり、この差が表示ムラとして視認される可能性がある。一方で電流源を用いてリセットを実施した場合には、図４０（ｂ）に示すように、リセット期間３６１の終了時には、ドレイン電流がＩｒｓｔ、ゲート電圧が曲線４０１と４０２で異なり、Ｖｒｓｔ１、Ｖｒｓｔ２となる。（点４０４ａ、４０４ｂ）次に映像信号書き込みと特性キャンセル期間３６２においてキャンセルを行うと、流れる電流はＩｒｓｔと同じで、浮遊容量にばらつきがなく、キャンセル時間は同一パネルであることから同一に設定できるため、ΔＶは曲線４０１、４０２とも同一となり、それぞれ同一電位だけシフトしたＶ１及びＶ２の電圧となる。（点４０５ｃ、４０５ｄ）このときのドレイン電流はいずれもＩ１となり、駆動用トランジスタ１１ａの特性に違いがあったとしても特性キャンセル期間３６２終了後の書き込まれた電流値が同一となり、表示ムラがなくなる構成を実現できた。
【０１３１】
リセット期間で、一定電流により駆動用トランジスタ１１ａのゲート電圧を個別に設定することで、キャンセル期間が短いことにより駆動用トランジスタ１１ａのゲート電圧が完全に特性キャンセルされた電圧とずれたとしても、電流ばらつきが小さい構成を実現することができた。期間３６５はなく、期間３６６の電流源のみでのリセットをおこなってもよいが、電流源３１２によりＶｒｓｔ電圧付近までゲート電圧を変化させるのに時間がかかることから、予め電圧源３３１によりＶｒｓｔ付近まで電圧を変化させてから電流源３１２によるリセットを行うことが好ましい。リセット期間３６１が長く、電流源３１２のみでＶｒｓｔ＋ΔＶ１まで電圧が変化できるのであれば、電圧源３３１、切り替え手段３３３、期間３６５はなくてもよい。
【０１３２】
図３５の画素回路構成のＥＬ表示装置は、同一列の画素に対して複数のソース信号線を用意し、ソース信号線方向に隣接する画素で、異なるソース信号線から映像信号を書き込むようにすることで、書き込み時間を長くする構成と組み合わせて実施することも可能である。例えば、２本のソース信号線を用意した場合の回路を図３７に示す。ソース信号線１８を２本用意すれば、図１４、図１６、図１９などで説明したように、ソース信号線１８に印加される階調信号は２水平走査期間毎に変化することから、映像信号書き込みと特性キャンセル期間３６２を最大２水平走査期間まで拡大させることが可能となる。例えば図３８に示すような駆動波形を実現することができる。期間３６２が拡大することで駆動用トランジスタ１１ａのゲート電圧を変化させる時間を長く取ることができ、誤差ΔＶ２の絶対値を小さくすることができ、より正確にキャンセルを行うことが可能となる。
【０１３３】
図３７の構成でリセット線３１１は１列分の画素に１本であるが、ソース信号線１８と同様に複数本（例えば２本）もてば、リセット期間３６１についても最大２水平走査期間に拡大することができ、リセット電圧もより駆動用トランジスタ１１ａの特性に応じた電圧にすることが可能となる。
【０１３４】
図３７の構成や、図３５の構成において、リセット線３１１に切り替え手段３３３を介して電流源３１２、電圧源３３１が接続されているが、電圧源３１１がなくても、１水平走査期間以内に、電流源３１２によって、所定の初期化電位になるまで、駆動用トランジスタ１１ａのゲート電圧を変化させることができれば、電流源のみでリセット期間３６１を構成することができる。このとき図３９に示すような１フレーム期間の動作となる。電流源３１２のみでのリセット（初期化）動作のため変化に時間がかかるが、駆動用トランジスタ１１ａのゲート電圧はＶｒｓｔ＋ΔＶ１に収束する。電圧源３３１を併用した場合でも図３６、図３８に示すようにＶｒｓｔ＋ΔＶ１と同一値であり、初期化の効果はかわらず同等であるため、電流源のみの構成でもよい。
【０１３５】
また、電流源３１２は、映像信号によって変化させてもよい。例えば高階調の際に電流値を多く、低階調の際には電流値を小さくすれば、表示階調付近での特性キャンセルが可能となり、さらなるムラの低減が可能となる。
【０１３６】
有機ＥＬは、各表示色で発光体が異なるため、発光効率が色毎に異なることがある。例えば図４２に示すように、赤や緑に対して青色の効率が低く、４２１に示される電流と輝度の関係となり、赤や緑色の４２２の関係に対して電流値を多くする必要がある。
【０１３７】
図１や図１１に示すような、駆動用トランジスタ１１ａの特性をキャンセルする動作を有する画素構成においては、閾値ばらつきを補正するが、移動度ばらつきについては補正範囲が限られる。そのため、電流値によって補正が可能であったり、補正が不十分であったりすることがある。初期化によりリセット電圧を入力してから、限られた特性キャンセル期間で駆動用トランジスタ１１ａのゲート電圧を画素毎に補正するが、特性キャンセル期間が短く、十分に最終状態まで変化しない場合、変化途中での補正電圧が画素毎に記憶される。この途中の電圧値付近の階調であれば補正が十分できているが、離れた電圧（離れたＥＬに流れる電流値）であれば、移動度ばらつきによる駆動電流ばらつきが発生し、補正が不十分となる。一般に、リセット電圧が低ければ、電流が大きい状態から特性キャンセルを行うので、高階調側での補正がしやすく、リセット電圧が高ければ、低階調側の補正がしやすい。そのため、補正可能な範囲は図４４の４４１で示されるような範囲となる。
【０１３８】
このとき図４２の特性を持つ表示素子の場合、リセット電圧を調整してもすべての電流範囲が補正可能な状態に持っていくことが難しい。
【０１３９】
そこで、表示色毎にリセット電圧を変更し、色毎に最適なリセット電圧を設定することで表示ムラを防止する。例えば赤及び緑色をリセット電圧−１Ｖに設定すれば、０〜０．５μＡの赤・緑素子の電流可変範囲では４４３に示す線のように補正可能範囲４４１におさまることがわかる。青色では−１Ｖの場合、補正範囲が不足しているため、リセット電圧を下げ、−２Ｖに設定すれば４４４で示す電流範囲に対して、補正可能範囲４４１に高階調側は当てはまる。低階調側については４４８で示される電流値以下では補正不足領域４４２ｂとなるが、青色の視感度が低く、人間の目には、補正が不足していたとしてもムラとして視認できないため、問題が無い。緑色では低階調でも視認性がよく、リセット電圧を−２Ｖととすると低階調での表示ムラが見えるため、４４３に示すように低階調でも補正可能範囲４４１に入るリセット電圧に設定する必要がある。
【０１４０】
そこで図４３に示すように、リセット用の電圧源３７１を表示色毎に異ならせて配置し、それぞれ最適な電圧を入力する構成とすることで、電流値が異なる表示素子を用いて表示装置を構成したとしても、補正範囲が広い表示装置を実現することが可能となった。
【０１４１】
なお電圧源３７１は図４３で３つ用意しているが、図４２の特性では赤と緑を共通にして２つにすることや、４色以上の表示素子が形成されている場合には４つ以上の電圧源を用意してもよい。
【０１４２】
また図４３の構成でソース信号線電圧出力部４３１はソースドライバＩＣとして形成してもよいし、低温ポリシリコンでアレー基板上に形成してもよい。信号線選択駆動を実施する際には、信号線選択回路のみをアレー基板上に形成する方法でも同様に実施が可能である。
【０１４３】
また、信号線選択回路と同様に、図４３の電圧源３７１は、１つのみ用意し、表示タイミングにより異なる電圧値を出力する構成としてもよい。例えば、ゲート信号線に沿って表示色が同一で、ゲート信号線毎に異なる表示色である場合などは、水平走査期間毎に表示色が変わるので、水平走査期間毎に電圧値をそれぞれ変えることで、３つの電圧源の代用としてもよい。
【０１４４】
ｐ型の駆動用トランジスタ１１ａで説明を行ったが、ｎ型の駆動用トランジスタ１１ａでも実施が可能である。ｎ型の場合には低電流ほどゲート電圧が低くなり、高電流になると高くなることから、リセット電圧の高低を逆にすれば同様に適用が可能である。
【０１４５】
補正可能範囲は、リセット電圧とソース信号線電圧（＝ＥＬに流れる電流）の関係から決められ、リセット電圧とソース信号線電圧の差が色毎に同じであれば、同じリセット電圧で表示が可能となる。ＥＬ素子の特性をそろえることは困難であるため、本発明では、ＥＬ電源線４５２の電圧を、表示色毎に個別に設定（ＶｄｄＲ、ＶｄｄＧ、ＶｄｄＢ）し、ＥＬ電源線４５２の電圧を基準としたゲート電圧を元にＥＬ素子１５に流れる電流を決定する駆動用トランジスタ１１ａのゲート電圧の白〜黒の電圧変動範囲の差を小さくする。例えば、従来の構成で図４７（ａ）に示すような、階調に対する電圧範囲を持つ場合には、緑と赤の階調範囲（４７２、４７３）を１Ｖ低下させて図４７（ｂ）のような範囲に変更する。ゲート電圧１〜２Ｖの際に補正が最適となるように、初期化電圧を設定すると１つの初期化電圧に対して、異なる電流での表示を行う表示素子に対しても同一電源４５１で初期化が可能となる。（図４５）
階調範囲を変更するためには、図４５に示すようにＥＬ電源線４５２を少なくとも２つ用意し（図４５では表示毎の３種類）異なる電圧値を入力する。
【０１４６】
表示色毎にソース信号線へ出力する電圧が異なることから、ガンマ発生部４５３は表示色毎に異なる範囲を出力できるような構成をもつ。ソース信号線電圧出力部４３１を図４５の構成にすれば表示色毎に同一の階調データ４５５入力であっても、ガンマ発生部４５３とデジタルアナログ変換部４５４により異なる電圧出力が実現され、図４７（ｂ）に示す、階調電圧範囲（４７４〜４７６）を実現することが可能となった。
【０１４７】
なお図４５のソース信号線電圧出力部４３１は、各ソース信号線１８毎に出力部を持つ構成となっているが、信号線選択回路を持つ構成であっても同様に実現が可能である。ガンマ発生部４５３が１つでも、同一ガンマ特性を持つ画素に対する書き込みを１水平走査期間の間に行うのであれば、出力タイミング毎にガンマ発生部４５３の出力電圧値を変更すればよい。
【０１４８】
補正可能な範囲はソース信号線電圧とリセット電圧の差によって決定されていた。これは特性キャンセル期間が十分な長さでなく、リセット電位からの電圧変化量に制限があるためである。特性キャンセル期間が短いほど、リセット電位に対して、ソース信号線電圧が近いほうが補正能力が高くなっている。
【０１４９】
そこで本発明では図４６に示すように、特性キャンセルを行うためのトランジスタ１１ｂのオンオフ制御を表示色毎に個別に制御できるようにゲート信号線１７ｃを表示色数分だけ用意する構成を考えた。
【０１５０】
図４７（ａ）に示すゲート信号線範囲となる表示素子の場合には、ソース信号線は閾値電圧分だけゲート信号線よりも高いと考え、一様に電圧が上昇するとすると、各色の最大電位については共通だが、最小電位が、青色のみ１．５Ｖ程度異なることがわかる。青色は低電圧範囲まで補正が必要だが、緑と赤色は低電圧範囲は補正が不要である。これを利用して、特性キャンセル期間を青に対して赤緑は長めに取ることで補正可能範囲の電圧を高くし、全階調にわたって補正できるようにする。青色は短めとして、４７１の４Ｖ付近に相当する低階調領域では補正できなくても、ムラが目立つ２Ｖ以下の領域での補正ができるようにしている。
【０１５１】
なお、青階調範囲４７１すべてで特性補正が可能であっても、図４６の構成を使うことも可能である。特性補正が可能な範囲を４７２、４７３の中心にそろえることで、最低最高電圧がずれたときでも十分にマージンを持って補正が可能となるし、補正可能範囲が少なくなったとしてもまだ、十分補正範囲に入っている。
【０１５２】
ＥＬ電源４５２については各色共通であってもよいし、別に設定してもよい。図４７（ｂ）の構成であっても特性キャンセルの時間を赤と緑のみ電圧シフト分だけ減らせば実現できるためである。また、ソース信号線選択駆動であっても同様に実現が可能である。
【０１５３】
（１６）駆動用トランジスタ１１ａのゲート電圧の容量結合による突きぬけによる変化量を変化させることができる回路
図４８は、表示色毎にゲート信号線１７ｃによる、駆動用トランジスタ１１ａのゲート電圧の容量結合による突きぬけによる変化量を変化させることができる回路を示したものである。
【０１５４】
表示色毎に突きぬけ量を変化させる方法としては、容量４８１の容量値を表示色毎に異なる値にする。４８１ａと４８１ｂ、４８１ｃで容量が違うと、ゲート信号線１７ｃの電位がオン状態からオフ状態へと上昇した場合に、駆動用トランジスタ１１ａのゲート電極に接続される信号の全容量に対する容量４８１の割合によりゲート電極の電圧が変化することから、映像信号書き込みと特性キャンセル期間３６２終了後の駆動用トランジスタ１１ａのゲート電圧は、同一信号電圧を書き込んだ場合でも、異なる電圧となる。容量４８１の容量値が大きいほど、電圧は上昇する。表示は、電圧変動後のゲート電圧を基準に行われるため、電圧上昇量が大きい色ほど、あらかじめ映像信号書き込み時３６２に書き込む電圧を低くしておく必要がある。このことを利用すると、突きぬけが各色共通である場合の各色の映像信号振幅が図４９（ａ）である場合に、青色に相当する画素の容量４８１ｃの容量を小さくすると、図４９（ｂ）に示すように、書き込み時に必要な電圧範囲が変化する。４９４に示す青色の階調範囲の電圧が上昇し、平均の電圧レベルは赤や緑の４９５、４９６に示す電圧範囲にそろえることができる。
【０１５５】
ソース信号線電圧とリセット電圧の差を色によらず近づけることで補正可能となる階調範囲についても、広げることが可能となる。特に色毎に電圧範囲がまったく異なる範囲で共通電圧が無い場合には、全色の最大電圧から最小電圧までの範囲が必要であるが、各色の電圧範囲がそろってくると、必然的に最大〜最小電圧の差が小さくなり補正範囲を小さくすることができ、よりばらつきの大きいプロセスでも生産が可能となる利点がある。
【０１５６】
なお、トランジスタ１１ｂの制御を行うゲート信号線１７ｃは表示色毎に用意した例であるが、共通であってもよい。容量値が異なるだけで、突きぬけ量を色毎に変更できるためである。
【０１５７】
ゲート信号線１７ｃが表示色毎に異なる場合には、ゲート信号線１７ｃのハイレベルとローレベルの差を色毎に変えても、突きぬけ電圧を色毎に変えることが可能である。突きぬけ電圧は、容量比と電位変化量で決まるため、信号電圧を変えることは有効である。特性キャンセル期間を色毎に変える方法と併用も可能である。
【０１５８】
映像信号範囲の変更は駆動用トランジスタ１１ａのチャネル長に対するチャネル幅の割合を色毎に変化させても、共通化することができる。例えば図５０（ａ）に示すように青色画素のみ５０１に示すような電圧範囲であったときに、青色の画素の駆動用トランジスタ１１ａのみ電流を流すようにチャネル幅の割合を大きくする（例えば０．７）と図５０（ｂ）に示すように階調電圧範囲をそろえることができ、１〜４Ｖの電圧範囲で補正可能であるように、キャンセル期間や、リセット電圧を設定することで表示ムラのないＥＬ表示装置が実現できる。
【０１５９】
信号線選択駆動を実施する場合には、ソース信号線１８に電圧値を書き込み、ソース信号線の浮遊容量に蓄えられた電荷に基づいて、画素内に映像電圧を取り込み、画素に信号を書き込んでいる。このとき画素に書き込まれる電圧は、トランジスタ１１ｃ及び１１ｂ、１１ａを介して接続されている配線上に存在する容量（容量４８１や蓄積容量１９など）に蓄えられた電荷とソース信号線の浮遊容量に蓄えられた電荷が再配分されて書き込まれる。つまりソースドライバまたはソース信号線電圧出力部４３１から出力される電圧と、実際に画素１６に書き込まれる電圧は異なり、初期化電圧４５１の電圧がソース信号線１８に印加される電圧よりも低い場合には、選択駆動なく直接画素１６に電圧が印加される場合よりも低い電圧が書き込まれ、輝度が上昇する。
【０１６０】
輝度上昇の防止としては、突きぬけにより黒電圧方向に駆動用トランジスタ１１ａの電圧をシフトさせる方法が知られている。
【０１６１】
画素に書き込まれる電圧の変化量を小さくするには、他にソース信号線１６の容量を増加させるなどの方法がある。また図１に示すような付加容量１９ｂを挿入し、特性キャンセル時間を長くする方法がある。
【０１６２】
図５１では、付加容量１９ｂを付与し、色毎に容量値を変更した映像信号保持用コンデンサ５１１を形成した。色毎に容量を変更して、形成することで、映像信号が、ソース信号線１８と画素１６に書き込まれた際に、ソース信号線の浮遊容量と映像信号保持用コンデンサ５１１に映像信号に応じた電荷が充電される。書き込み時にトランジスタ１１は１１ｃが導通状態で、１１ｂが非導通であるような構成となっている。
【０１６３】
特性キャンセル期間に入ると、トランジスタ１１ｂが導通状態で、ソース信号線電圧出力部４３１とソース信号線１８が切り替え部５１２により切り離された状態であると、蓄積容量１９に蓄えられた電荷と、容量５１１及びソース信号線浮遊容量に充電された電荷の再配分され電荷が蓄えられる。この際に、蓄積容量１９の電荷により、駆動用トランジスタ１１ａのゲート電圧は蓄積容量１９が無い場合に比べて低下する。低下量は、（蓄積容量）／（蓄積容量１９＋ソース信号線浮遊容量＋容量５１１）により決められる。そこで映像信号保持用コンデンサ５１１の容量を表示色毎に変更すると、書き込み時に比べた電圧低下量は表示色毎に異なり、青色に相当する画素のみ小さな容量にすると、青色のみ電圧低下量が大きくなるため、ソース信号線に入力する電圧を高くしておく必要がある。青色は図４２に示すようにたくさんの電流を流す必要があり、ソース信号線電圧もそれに応じて赤緑に比べて低い電圧を必要とした。容量５１１の変更でソース信号線電圧を高めることができるため、低い電圧値が不要となり、ソースドライバのダイナミックレンジを小さくすることが可能となる。
【０１６４】
また、電圧範囲のうち、白側または黒側の電圧が全画素で共通にできれば、ソース信号線電圧出力部４３１のガンマ発生部４５３のガンマ発生回路のうち白側または黒側の少なくとも一方の電圧発生部を全色共通にでき、回路規模を小さくすることが可能となる。
【０１６５】
さらに、３信号選択駆動において、赤色〜緑色〜青色の順番に信号電圧をソース信号線及び映像信号保持用コンデンサ５１１に書き込むのであれば、赤色に対して青色は跡に書き込まれるため、保持しておく時間は短くてもよく、容量を小さくすることは問題ない。
【０１６６】
画素１６に形成される画素回路において、１画素当たりの面積が決まっていると、形成できるトランジスタ１１の数や、配線量、容量に制約がある。容量５１１が小さければより小さく構成精細な画素にも対応できるし、青色の容量５１１を小さくしてできるスペースを利用して、赤緑色の画素の回路を形成し、より大きな容量５１１を赤や緑色に形成することができるし、またはより小さな画素でも容量５１１が所望の値形成できるという面積的な利点も発生する。
【０１６７】
駆動用トランジスタ１１ａのチャネル幅／チャネル長を色毎に変えることもまた駆動用トランジスタ１１ａのスペースを色毎に変更でき、互いの色で空きスペースを有効に利用できるし、容量４８１についても同様である。
【０１６８】
図５１ではＥＬ電源（Ｖｄｄ）４５２について、色毎に個別に設定しているが、同一電圧でもよい。トランジスタ１１ｂを制御するゲート信号線１７ｃについても同様である。
【０１６９】
同一ソース信号線電圧入力に対する特性キャンセル後の駆動用トランジスタ１１ａのゲート電圧を変更する効果は同一であるので、容量４８１の容量は色毎に個別でなくてもよいし、色毎に変更し、容量５１１でのゲート電圧上昇効果と組み合わせて実施してもよい。容量４８１のゲート電圧上昇効果と同一の効果が得られれば、容量４８１は無くても構わない。
【０１７０】
容量４８１については一方の電極が駆動用トランジスタ１１ａのゲート電圧で、他方の電極は、特性キャンセルや信号線書き込みが終わる後または終わるのと同時のタイミングで、発光期間となる前までに、電圧上昇が発生するような信号線に接続すればゲート信号線１７ｃでなくてもよい。例えばゲート信号線１７ａに接続してもよいし、専用の信号線を配線し、変化する電圧波形を印加するようにしてもよい。
【０１７１】
本発明に記載された画素構成以外でも、電流駆動を用いる画素構成や、電流駆動と電圧駆動を併用して書き込みを行う画素構成でも、同様に実施が可能である。
【０１７２】
（１７）初期化電圧の補正
（１７−１）課題
図５２の（ａ）及び図５２（ｃ）は、それぞれ黒表示時と白表示時における、映像信号書き込みと特性キャンセル期間３６２における駆動用トランジスタ１１ａのゲート電圧の変化を示している。リセット期間３６１において、初期化電圧４５１の電圧値を−２Ｖ、黒表示時のソース信号線１８に印加される電圧を４Ｖ、白表示時のソース信号線１８に印加される電圧を１Ｖとする。
【０１７３】
黒書き込み時には、図５２（ａ）に示すように、ソース電極は５２２ａで示す電位である。ゲート電圧は５２１ａに示す曲線となる。このとき駆動用トランジスタ１１ａのゲートソース間電圧は６Ｖあり、特性キャンセル開始時に十分な初期ドレイン電流が流れ（図５２（ｂ））、ゲート電極の電圧は時間ｔ１までに所定電圧まで変化する（この場合３Ｖ）。時間ｔ１経過後の５２１ａと５２２ａの電位差が閾値電圧に相当する。
【０１７４】
一方で白書き込み時は、ソース電極の電位が５２２ｂでゲート電極の電位は５２１ｂで示される。特性キャンセル開始時には、３Ｖしか電位差がなく、特性キャンセル開始時の駆動用トランジスタ１１ａのドレイン電流は図５２（ｂ）に比べて少なくなり（図５２（ｄ））、特性キャンセル後のゲート電圧（この場合０Ｖ）まで変化するのに、時間がかかるようになる。
【０１７５】
（１７−２）解決手段
そこで本実施形態では、図５３に示すように、ソース信号線電圧に応じて、リセット期間３６１に印加する初期化電圧４５１を変化させるような構成とした。
【０１７６】
図５３（ａ）ではソース信号線が４Ｖのときのリセット期間時のゲート電圧５３１が−２Ｖである場合、図５３（ｂ）ではソース信号線が１Ｖのときのリセット期間時のゲート電圧５３１を−５Ｖにした場合のゲート電圧の変化を示している。図５３によれば、特性キャンセル開始時の駆動用トランジスタ１１ａのゲートソース間電圧が同一であり、所定の特性キャンセル後の電圧にまで変化する時間はいずれもｔ１で実現が可能となり、白階調ではｔ２からｔ１まで時間を短縮することが可能となった。ｔ１が２０μ秒以下になるように、初期化電圧４５１の値を設定すれば、１水平走査期間内で信号線書き込みと特性キャンセルができるようになる。
【０１７７】
階調によらず、特性キャンセル期間を一定にするために、図５３に示すように、ソース信号線電圧から一定値だけ低い電圧を初期化電圧４５１として印加すればよい。つまり（初期化電圧）＝（ソース信号線電圧）−（一定電圧）とすればよい。図５８に一定電圧値が４Ｖのときの関係を示す。
【０１７８】
一定電圧分だけを引いた電圧を供給するための回路構成として図５４、図５５を示す。
【０１７９】
（１７−３）画素の第１の構成
図５４は、リセット線３１１とソース信号線１８とを容量５４３により結合させ、ソース信号線１８から一定電圧を引いた電圧を印加できる構成である。
【０１８０】
リセット期間３６１の初期又はリセット期間３６１の前に、切り替え部５４４、５４５を操作し、電源５４１と電源５４２により容量５４３を充電する。このときの電圧差が、減算される一定電圧となる。図５３のような電圧を印加する場合には、電源５４２に対して、電源５４１の電源を６Ｖ低い値にしておけばよい。なおリセット線３１１の浮遊容量により、ソース信号線電圧からの減算量が目減りする場合には、あらかじめ電源５４１と５４２の電位差を大きくしておけばよい。
【０１８１】
リセット期間３６１の開始時又はリセット期間３６１の終了前までに、切り替え部５４４、５４５を操作し、ソース信号線１８から容量５４３に電圧が供給され、容量５４３とリセット線３１１を接続し、リセット期間３６１の少なくとも最終状態には、ソース信号線電圧から一定電圧引いた電圧がリセット線３１１に供給され、トランジスタ１１ｆを介して駆動用トランジスタ１１ａのゲート電極に印加される必要がある。
【０１８２】
なお切り替え手段５４５がソース信号線１８を選択したときに、ソース信号線電圧出力部４３１の電圧出力はあっても、なくてもよい。無い場合には、ソース信号線１８の浮遊容量に映像信号電圧を蓄えておけばよい。容量が不十分で、リセット線３１１に電圧を供給できない場合には、容量５４６を形成して、蓄積される電荷量を多くしておく方法もある。
【０１８３】
（１７−４）画素の第２の構成
また、図５５に示すように、初期化電源を新たに形成し、ソース信号線１８電圧に応じた電圧を供給するための、初期化電源供給手段５５１を設ける方法もある。
【０１８４】
ソース信号線電圧出力部４３１の出力電圧を検出して、電圧値を減算し、出力してもよいし、映像信号を検出して、映像信号から所望のリセット電圧を決定し、出力する方法もある。
【０１８５】
（１７−５）画素の第３の構成
図５６は、画素回路を変化させて、リセット電圧を映像信号電圧に応じて変化できる構成としたものである。
【０１８６】
図５７にゲート信号線１７の入力波形を記す。
【０１８７】
まず、リセット期間３６１では、トランジスタ１１ｆが導通状態となり、リセット電源４５１の電圧が駆動用トランジスタ１１ａのゲート電極に印加される。
【０１８８】
次に、リセット期間３６１の後半（５７１）でスイッチ１１ｅと１１ｃが導通状態となる。このときに容量１９ａの駆動用トランジスタ１１ａと接していない電極の電圧が、電源Ｖｄｄからソース信号線１８に印加された電圧になるため、電圧変化分と容量１９と駆動用トランジスタ１１ａのゲート電極に接続された配線の浮遊容量の容量比に応じて、駆動用トランジスタ１１ａのゲート電圧が変化する。
【０１８９】
これまでの構成に比べると、リセット期間の後半（５７１）で、映像信号をソース信号線１８から画素１６の中に取り込むことが、変更点である。ソース信号線とＶｄｄ電源の電圧差によりリセット期間後半の５７１の期間における駆動用トランジスタ１１ａのゲート電圧が異なる構成となる。
【０１９０】
これにより初期化電圧は、ソース信号線１８電圧が低いほど、低い電圧が印加されるようになり、初期化電圧を、映像信号に合わせて変化させる効果がある。
【０１９１】
また、駆動用トランジスタ１１ａのソース電極が低電圧で印加させる高階調表示時において、ゲート電極がソース電極よりも低い電圧が印加され、特性キャンセル期間３６２において、ドレイン電流が流れるようになり、駆動用トランジスタの特性ばらつきをより補償しやすい回路となる。
【０１９２】
（１７−６）変更例
更に図５９に示すように、ソース信号線電圧に対して５８１の点線のように一定電圧を引いた値を初期化電圧として入れるのではなく、さらに５９１実線に示すように、低電圧（高階調）ほど、初期化電圧をより低電圧で印加し、高電圧（低階調）ではソース信号線電圧とあまり差がないような電圧を印加する。
【０１９３】
このようにすると、映像信号書き込みと特性キャンセル期間３６２の開始時の駆動用トランジスタ１１ａのソースゲート間電圧は、高階調映像信号が入力されるほど、大きな電圧となり、同一特性キャンセル時間において、閾値キャンセルを行うためにゲート電圧が高くなる動作を行う際に、特性キャンセル前のゲート電圧が低い分高階調側では、特性キャンセル期間３６２が終了する時間でも黒表示状態までゲート電圧が上昇せず、電流が流れる状態で閾値キャンセルが行われる。一方で、低階調側では、高階調側に比べて、特性キャンセル期間３６２の初期における駆動用トランジスタ１１ａのゲート電圧が高くなっており、特性キャンセル期間３６２終了時には、より電流が流れない状態で閾値キャンセルが行われる。そのため、高階調では、電流が流れた状態、低階調では電流が流れない状態で、特性キャンセルが行われ、より表示階調に近い階調で閾値キャンセルが行われるため、広い電流範囲での駆動用トランジスタ１１ａのバラツキをキャンセルすることが可能となる。
【０１９４】
（１７−７）画素の第４の構成
図６０で示されるような画素構成においても同様に実施が可能である。電源４５１の電圧値を映像信号にあわせて変化させれば同様の効果を得ることができる。
【０１９５】
ｎ型トランジスタを駆動用トランジスタ１１ａに用いた場合でも同様である。一定電圧値を引くのではなく、一定電圧値分上昇した電圧を印加することで図５８と同様の効果が得られるし、図５９についても、低階調、高階調での重み付けをｎ型トランジスタの電流増減にあわせて変更すればよい。駆動用トランジスタ１１ａ以外のトランジスタについてもｎ型でも同様に実施が可能。ゲート信号線１７の信号波形を逆に入れればよいためである。
【０１９６】
（１８）ゲート信号線１７の個別制御
ゲート信号線１７の個別制御する実施形態について説明する。
【０１９７】
（１８−１）第１の画素構成
図６１は、トランジスタ１１ｄとトランジスタ１１ｅの制御用のゲート信号線１７を個別に制御できるような第１の画素構成である。
【０１９８】
ゲート信号線１７を個別に制御できるようにすることで、駆動用トランジスタ１１ａの移動度ばらつきによる電流ばらつきを補正することが可能となる。
【０１９９】
移動度ばらつきによる電流ばらつきの補正のための駆動方法を図６２に示す。
【０２００】
リセット期間３６１、映像信号書き込みと特性キャンセル期間３６２により、映像信号の書き込みと駆動用トランジスタ１１ａの特性ばらつき動作を行っている。
【０２０１】
映像信号書き込みと特性キャンセル期間３６２において、後半の期間６２２で、ゲート信号線１７ｅを操作し、トランジスタ１１ｅを導通状態とし、駆動用トランジスタ１１ａに電源Ｖｄｄから電流を供給する。なお、トランジスタ１１ｂが導通状態、トランジスタ１１ｄは非導通状態である。
【０２０２】
そして、駆動用トランジスタ１１ａに流れる電流はトランジスタ１１ｂを介して、自分自身の駆動用トランジスタ１１ａのゲート線に流れ、駆動用トランジスタ１１ａのゲート電極（点ｂ）の電位を上昇させる。
【０２０３】
駆動用トランジスタ１１ａの移動度にばらつきがある場合には、期間６２２において、駆動用トランジスタ１１ａに流れる電流に違いが生じる。電流が多く流れるほど、点ｂの電位上昇が大きくなり、一方、電流が少ない場合には、点ｂの電位上昇は少なくなる。
【０２０４】
これにより、点ｂの電位が上昇するほど、駆動用トランジスタ１１ａに流れるドレイン電流は少なくなることから、期間６２１において、駆動用トランジスタ１１ａに流れる電流に違いが生じたとしても、期間６２２において、電流のばらつきが小さくなる方向に、点ｂの電位変動が生じて、駆動用トランジスタの特性にばらつきがあったとしても、各画素に流れる電流の均一性が向上する。
【０２０５】
期間６２１においては、オフセットキャンセル動作を行うことから主に駆動用トランジスタ１１ａの閾値電圧ばらつきによる電流ばらつきを補正し、期間６２２において、期間６２１においても電流ばらつきを補正できない駆動用トランジスタ１１ａの特性ばらつき（例えば移動度ばらつき）を補正し、より画素毎の電流ばらつきが小さい表示装置を実現することができる。
【０２０６】
なお、ゲート信号線１７ａについては、期間６２２において、ソース信号線１８が、ソースドライバ出力と接続されていない場合には、ＨとＬどちらのレベルでもよい。ソースドライバ出力と接続される場合には、Ｖｄｄ電源とのショートを防止するためにトランジスタ１１ｃを非導通状態にしておく必要がある。
【０２０７】
書き込み後の、非発光、発光状態については、ゲート信号線１７ｂと１７ｅを同一動作で非導通、導通状態とすることで実現が可能である。なお、非発光期間については、ゲート信号線１７ｂ及び１７ｅのいずれか一方がハイレベルで、トランジスタ１１ｄ又は１１ｅの少なくとも一方が非導通状態であれば、非発光期間を実現することが可能である。
【０２０８】
（１８−２）第２の画素構成
図６３の画素構成は、移動度ばらつきを補正するためのトランジスタ１１ｉを追加した第２の画素構成である。
【０２０９】
期間６２２において、電源Ｖｄｄから駆動用トランジスタ１１ａに電流を流すためのトランジスタ１１ｉである。トランジスタ１１ｉを導通状態にすればよいことから、トランジスタ１１ｅは期間６２２においても非導通状態でよい。これによりトランジスタ１１ｅと１１ｄは同一動作としてよく、ゲート信号線１７ｂによりトランジスタ１１ｅと１１ｄを制御すればよい。タイミングチャートを図６４に示す。ゲート信号線１７ｉが期間６２２において、導通状態となることで、図６２と同様に移動度ばらつきを補正することが可能となる。
【０２１０】
発光期間３６４においては、ゲート信号線１７ｉはどちらの状態であってもよい。トランジスタ１１ｉを導通状態にすれば、電源Ｖｄｄから駆動用トランジスタ１１ａまでの抵抗値を下げることが可能となり、トランジスタ１１ｅのオン抵抗の影響を受けにくくなる。配線抵抗及びオン抵抗による電圧降下の影響を小さくすることができるため、電源Ｖｄｄの電圧を低くできるか、トランジスタ１１ｅのサイズを小さくできる効果がある。
【０２１１】
非発光期間３６３においても、ゲート信号線１７ｂによりトランジスタ１１ｄ、１１ｅが非導通状態であれば、トランジスタ１１ａにドレイン電流が流れる経路を形成できないことから、ゲート信号線１７ｉはいずれの状態であってもよい。
【０２１２】
（１９）特性バラツキを補償する回路
表示パネルが高精細化すると、１画素当たりの面積が小さくなる。そのため１画素内の回路素子数を少なくしつつ、駆動用トランジスタ１１ａの特性ばらつきを補償する回路が必要である。
【０２１３】
図６５に本発明における、駆動用トランジスタ１１ａの特性バラツキを補償する回路を有する画素回路を示す。
【０２１４】
本構成では、蓄積容量１９に、映像信号に応じた電荷及び、駆動用トランジスタ１１ａの特性ばらつきに応じた電荷が蓄積され、階調表示を行う。
【０２１５】
図６６に動作を示す。書き込み期間６６１は初期化期間６６３、閾値補償期間６６４、信号書込み期間６６５からなる。初期化期間においては、ソース信号線から第１の初期化電圧Ｖｒｓｔ（６５７）が印加され、トランジスタ１１ｋを介して、駆動用トランジスタ１１ａのゲート電極に印加される。同時に、トランジスタ１１ｍにより第２の初期化電圧Ｖｉｎｉ（６５２）が印加される。この動作は、いずれの電源からもスイッチを介して直接電圧が印加されることから、高速に実施される。
【０２１６】
この期間６６３において、Ｖｉｎｉ≦Ｖｔｈｏｌｅｄ＋ＶＳＳとなるように第２の初期化電圧Ｖｉｎｉ（６５２）を印加することで、ＥＬ素子１５は非発光状態で保持できる。（ここでＶｔｈｏｌｅｄは、ＥＬ素子１５の閾値電圧である）
更に第１の初期化電圧と第２の初期化電圧の差は駆動用トランジスタ１１ａの閾値電圧よりも大きくしておく必要がある。期間６６４において、駆動用トランジスタ１１ａの閾値ばらつきの補正を行うために初期のドレイン電流を十分流す必要があるためである。
【０２１７】
期間６６３において、駆動用トランジスタ１１ａのゲートソース間電圧を閾値電圧に比べて十分大きな電圧にした後、期間６６４において、トランジスタ１１ｍを非導通状態とする。ＥＬ素子１５に印加される電圧の初期値はＥＬ素子１５の閾値電圧以下であることから、ＥＬ素子１５には電流が流れない。そのため、駆動用トランジスタ１１ａはドレイン電流が流れないようにソース電極（節点６５５）の電圧を上昇させ、第１の初期化電圧Ｖｒｓｔ（６５７）から駆動用トランジスタ１１ａの閾値電圧分低下した電圧となる。節点６５５の電位が上昇してもＥＬ素子１５及び駆動用トランジスタ１１ａのドレイン電流が流れないようにＶｒｓｔの電圧を設定することでオフセットキャンセル動作が実施可能である。期間６６４により、蓄積容量１９の両端には、駆動用トランジスタ１１ａの閾値電圧（Ｖｔｈ）分の電荷が蓄えられ、特性ばらつきに応じた電圧になっている。
【０２１８】
次に信号書込み期間６６５において、ソース信号線１８には、画素に表示する階調に応じた電圧が印加され、トランジスタ１１ｋを介して駆動用トランジスタ１１ａのゲート電極に入力される。ゲート電極の電位は、映像信号データの電位と同一となる。（例えばＶｄａｔａ）ＥＬ素子１５の容量をＣｏｌｅｄとし、蓄積容量１９の容量をＣｓｔとすると、Ｃｏｌｅｄ／（Ｃｓｔ＋Ｃｏｌｅｄ）×（Ｖｄａｔａ−Ｖｒｓｔ）＋Ｖｔｈの電圧が蓄積容量１９に蓄えられ、閾値電圧と映像信号に応じた電圧の和が駆動用トランジスタ１１ａのゲートソース間電圧となる。これで、画素に映像信号が書き込まれた。
【０２１９】
次に表示期間６６２に移行し、階調に応じた表示を行う。表示時には、トランジスタ１１ｋは常に非導通状態で、蓄積容量１９の電荷に応じた駆動用トランジスタ１１ａのゲートソース間電圧に基づきドレイン電流が流れる。トランジスタ１１ｋが非導通状態にあるので、駆動用トランジスタ１１ａのゲート電圧は変動することができ、ＥＬ素子１５に必要な電圧（Ｖｏｌｅｄ）を確保するために節点６５５の電位が上昇し、ＥＬ素子１５にも駆動用トランジスタ１１ａのドレイン電流が流れ、発光する。これを点灯期間６６６とする。
【０２２０】
本画素構成では、点灯期間６６６の動作に対して、トランジスタ１１ｍを導通状態に変更すると、駆動用トランジスタ１１ａのドレイン電流にかかわらず、節点６５５の電位が第２の初期化電圧Ｖｉｎｉ（６５２）に変化する。Ｖｉｎｉ−ＶＳＳ＜Ｖｔｈｏｌｅｄであるように、Ｖｉｎｉ、ＶＳＳの電圧を設定すると、ＥＬ素子１９には電流が流れず、また発光もしない。駆動用トランジスタ１１ａのドレイン電流は、電源ＶＤＤ（６５３）から、駆動用トランジスタ１１ａ、トランジスタ１１ｍを介して第２の初期化電圧Ｖｉｎｉ（６５２）に流れ込む。ＥＬ素子１５が発光しないことからこの期間では非点灯期間６６７となる。蓄積容量１９に保持される電荷は、点灯期間６６６ａ、非点灯期間６６７で変化しないことから、非点灯期間６６７の後にさらに、点灯期間６６６ｂを設けることができる。
【０２２１】
本画素構成では、点灯期間６６６と非点灯期間６６７を交互に挿入することができるため、黒挿入を行う際に、分割して黒を挿入することができ、一括でまとめて、非点灯期間６６７を挿入する方式に比べて、フリッカが視認されにくい。
【０２２２】
また、トランジスタ１１ｍと第２の初期化電源により、非点灯期間６６７を設ける方法は、電源ＶＤＤ６５３とＶＳＳ６５４の配線の途中にトランジスタを設けて、トランジスタのオンオフにより強制的にドレイン電流を０とし、ＥＬ素子１５を発光させない方法に比べて、非点灯期間６６７においてもドレイン電流が駆動用トランジスタ１１ａに電流が流れるために、蓄積容量１９の電荷量の変化が少ないという利点がある。つまりより蓄積容量１９の電荷量が保持されることとなり、非点灯期間６６７が長くなったとしても、再び点灯期間６６６を設けても、同一の電流がＥＬ素子１５に流れるという利点がある。
【０２２３】
図６９にトランジスタ１１ｎにより、ＥＬ素子１５に電流を流すかどうかを決定する画素回路構成を示す。
【０２２４】
非点灯期間ではトランジスタ１１ｎは非導通状態となり、駆動用トランジスタ１１ａ及びＥＬ素子１５には電流を流すことができなくなる。これにより非点灯時間を設けることが可能となる。本発明においては、トランジスタ１１ｎの役割をトランジスタ１１ｍに兼ね備えたため、より少ないトランジスタ数で画素内部の回路を形成できる点が利点である。
【０２２５】
非点灯期間を設ける方法としては他に、非点灯期間６６７中は、電源ＶＤＤ（６５３）の電圧を（電源ＶＳＳ（６５４）電圧）＋（ＥＬ素子１５の閾値電圧）以下の値として、ＥＬ素子１５が電流を流さないような電圧をＥＬ素子１５に印加する方法もある。この場合、図７２に示すように、走査線毎に電源ＶＤＤ（６５３）の電圧を切り替える機能（電圧切り替え部７２１）を有する必要がある。１行毎に点灯、非点灯を選択する必要がなく、複数行毎に点灯行、非点灯行を選択してもよい。この場合は複数行分の電源ＶＤＤ６５３の配線を束ねたものに対して、電圧切り替え部７２１を設ければよい。
【０２２６】
さらに、第２の初期化電圧Ｖｉｎｉ＜ＶＳＳ（６５４）と設定すれば、ＥＬ素子１５が非点灯期間６６７において、逆バイアスが印加されることとなり、有機層内部に蓄積された不要な電荷を逆バイアス印加により吐き出し、有機層にチャージされた電荷による劣化を減少させることができる利点がある。
【０２２７】
表示期間６６２における点灯期間６６６と非点灯期間６６７は、ソース信号線１８において信号書込み期間６６５の後に変化させているが、任意のタイミングで切り替えを行ってもよい。ソース信号線１８の動作とは無関係であるためである。
【０２２８】
閾値補償期間６６４は、５〜４０μ秒程度の範囲のいずれかで使用される。このため書き込み期間６６１を１水平走査期間以内で終わらせようとすると、走査線本数の多いパネルでは、十分に閾値を補償するための時間を確保できないことがある。
【０２２９】
そこで、複数の水平走査期間にわたって閾値補償期間を設けることを考えた。図６７に４水平走査期間にわたって、書込み期間を設けた例を示す。
【０２３０】
図６７において、始めの１水平走査期間では、初期化・閾値補償期間６７１とし、図６６の信号書込み期間６６１のうち、信号書込みのみを行わない動作をする。信号書込みはゲート信号線１７ｋによりソース信号線からの電圧を駆動用トランジスタ１１ａのゲート電極に映像信号を書き込まないようにすれば、トランジスタ１１ｍが非導通状態であった場合閾値補償期間の最後の状態で駆動用トランジスタ１１ａのゲート及びソース電位が保持される。トランジスタ１１ｍが導通状態であった場合、ソース電位はＶｉｎｉ電圧となるが駆動用トランジスタ１１ａのソースゲート間電圧は閾値補償期間の最後の状態で保持される。そのためトランジスタ１１ｍはどちらの状態であってもよい。
【０２３１】
この状態で、ソース信号線１８の電圧がＶｒｓｔ（第１の初期化電源）となるまで保持し、ソース信号線１８の電圧がＶｒｓｔになったところで、再びトランジスタ１１ｋを導通状態とし、トランジスタ１１ｍを非導通状態とすることで閾値補償動作を再開する。ソース信号線１８の電圧が映像信号となると再び、トランジスタ１１ｋを非導通状態とし、駆動用トランジスタ１１ａのソースゲート間電圧を保持する。この動作を閾値補償によりムラが視認できないレベルまで繰り返し閾値補償動作を繰り返す。これが期間６７２である。なお閾値補償動作は連続する水平走査期間で実施せずに、間欠的に実施してもよい。例えば２水平走査期間に１回実施するという方法もある。また間欠的に実施するのは、閾値補償期間６７２の間ばかりでなく、初期化・閾値補償期間６７１と閾値補償期間６７２、閾値補償期間６７２と映像信号書込み６７３の間に挿入されてもよい。間欠的に実施すると、閾値補正動作に時間がかかり、１フレームに占める表示期間の割合が小さくなってしまう問題があるため、連続して実施することが好ましい。
【０２３２】
閾値補正が完了した後に映像信号書込み６７３に移り、対応する画素の映像信号の入力に対応してゲート信号線１７ｋを動作させ、駆動用トランジスタ１１ａのゲート電極に映像信号電圧をとりこみ、階調に応じた電圧を蓄積容量１９に書き込む。同一水平走査期間で、ソース信号線１８にＶｒｓｔ電源が印加される期間が存在する場合には、Ｖｒｓｔ電源が印加される期間を利用して、この間でも閾値補償動作をさせてもよい。図６７では閾値補償動作をさせている例を示す。同一水平走査期間で、閾値補償動作も実施すると、１水平走査期間分書込み期間を短縮することができる。
【０２３３】
以上の発明において駆動用トランジスタをｎ型トランジスタで実施したが、ｐ型トランジスタで実施する場合の構成を図６８に示す。電流の流れる方向や、トランジスタのソースドレイン電極が反転することから、電源電圧が高低反転するが同様に実現が可能である。トランジスタ１１ｋ、１１ｍについても同様で、オンオフする動作は同様で、ゲート電極に入れる信号極性が反転するのみである。駆動用トランジスタ１１ａがｐ、ｎ型いずれでも、トランジスタ１１ｋ、１１ｍはｐ、ｎ型いずれでも適用が可能である。
【０２３４】
本発明に用いるＥＬ素子１５は光共振器としての機能を与え、表示装置として必要な波長の光を有効に取り出す構成としている。
【０２３５】
ＥＬ素子１５に光共振器としての機能を与える場合、光共振器の反射面間の光路長は、例えば、０次干渉モード：ファーストピークモード（光路長をゼロから大きくしたときに、法線方向に進行する光の強度が最初に極大値を示す光路長）の整数倍に設定する。例えば、青、緑、赤色の画素で構成された表示装置である場合、青色の画素では先の光路長を６６ｎｍ乃至８７ｎｍの整数倍の範囲内とし、緑色の画素では先の光路長を８７ｎｍより大きく且つ１１３ｎｍ未満の整数倍のとし、赤色の画素では先の光路長を１１３ｎｍ乃至１６０ｎｍの範囲内の整数倍とする。
【０２３６】
また、光路長を可能な限り短くする、すなわち、より次数の低い干渉モードに設定する、理想的には０次干渉モードに設定することで、有機物層７０２を薄くすることができるため、それに使用する材料の量を低減することができる。加えて、この場合、各々発光色の画素において、共振条件の最適化が容易になる。加えて、ＥＬ素子１５を駆動する電圧を低くすることができ、より低消費電力化が図れる。
【０２３７】
なお、先の光路長は、光共振器の反射面間に介在している層の屈折率や厚さを変更することにより変化する。但し、多くの場合、これら層の屈折率を自由に変更することはできない。例えば、通常、有機物層７０２及び電極に使用する材料の屈折率は１．５乃至３．０である。したがって、通常、先の光路長は、光共振器の反射面間に介在している層の厚さで調節する。尚、材料の屈折率は、波長分散性も考慮する。
【０２３８】
このようにして設計されたＥＬ素子１５は、有機物層７０２の膜厚が薄く、これによりＥＬ素子１５の持つ容量が大きくなるという特徴を持つ。
【０２３９】
ＥＬ素子１５の容量Ｃｏｌｅｄが大きくなると、映像信号データの電圧Ｖｄａｔａ振幅を小さくすることができる。駆動用トランジスタ１１ａの蓄積容量１９の両端に印加される電圧は、Ｃｏｌｅｄ／（Ｃｓｔ＋Ｃｏｌｅｄ）×（Ｖｄａｔａ−Ｖｒｓｔ）＋Ｖｔｈで示され、電流を多くとるために蓄積容量１９により多くの電荷を蓄えようとするとＶｄａｔａの値を大きくするかＣｏｌｅｄを大きくするか、Ｃｓｔを小さくすることがある。０次干渉モードで設計されたＥＬ素子１５を用いれば、高次干渉モードで設計されるＥＬ素子１５に比べてＣｏｌｅｄが大きくなり、Ｃｏｌｅｄが小さいことにより、新たにＥＬ素子１５に並列に補助容量を形成する必要がなくなり、より高精細の画素にでも図６５の回路構成を適用することが可能となる。
【０２４０】
Ｖｄａｔａの振幅は、ソース信号線から映像信号を供給するソースドライバＩＣの耐圧によって最大値が定められ、タイミングコントローラ部をソースドライバＩＣに組み込んだソースドライバＩＣでは５．５Ｖが最大である。ソースドライバＩＣに印加する電源電圧の揺れや、電源電圧付近の電圧を出力するアンプを形成することが難しく一般的には電源電圧付近０．２Ｖ程度が電圧出力性能が悪いことを考慮すると、Ｖｄａｔａとして使える電圧範囲は約５Ｖが最大である。Ｖｒｓｔ電源については、ソース信号線を介して入力する場合、ソースドライバＩＣの耐圧範囲外で電圧入力することはソースドライバＩＣに耐圧を超える電圧が入力される恐れがあることから使えず、最小でも０Ｖである。それゆえに、映像信号振幅をなるべく小さくするためには、Ｃｏｌｅｄ／（Ｃｓｔ＋Ｃｏｌｅｄ）を大きくとる必要がある。図７１（ａ）に映像信号振幅との関係を示す。これによると、Ｃｏｌｅｄ／（Ｃｓｔ＋Ｃｏｌｅｄ）の値は０．４以上とる必要がある。Ｃｏｌｅｄを大きく、Ｃｓｔを小さくすればよいが、Ｃｏｌｅｄの大きさは、画素の面積（解像度）により最大値が決められ、図７１（ｂ）の関係となる。またＣｓｔについては、１フレーム間書込み期間６６１で書き込まれた電圧を保持するために小さくすることに限界があり、１フレーム間電圧を保持できない場合には、１フレームの始めと最後でＥＬ素子１５に流れる電流が変化することによるフリッカが発生する。保持率は９０％以上が好ましく、そのためにはＣｓｔは０．０５以上必要である。
【０２４１】
ＥＬ素子１５を用いた表示装置においては、ＥＬ素子１５の初期劣化による焼きつきを防止するため、あらかじめ出荷段階でＥＬ素子１５に通電を行い、初期劣化をさせた後に出荷を行い、焼きつきを防止することがある。このとき、通電時間を短くするために通常よりも大きな電流をＥＬ素子１５に流して、初期劣化をすばやく終わらせるようにする必要がある。図７２の構成で表示装置を形成した場合には、電圧切り替え部７２１に用いるスイッチのオン抵抗が大きいと、通常表示状態では電圧切り替え部７２１の電位降下量が小さくても、電流を大きくするにつれ、電圧切り替え部７２１での電圧降下が大きくなり、ＥＬ素子１５の点灯に必要な電圧を得ることができなくなる。これに対処するためには、電圧切り替え部７２１に用いるスイッチのオン抵抗を下げるようにすればよいが、スイッチをトランジスタで形成している場合には、トランジスタのチャネル幅を大きくする必要があり、電圧切り替え部７２１の回路が大きくなる。電圧切り替え部７２１は、アレー上に形成された場合、表示エリア外の額縁に相当する部分に形成されることが多いため、額縁の面積が増大するという問題がある。表示エリアに対して大きなガラス面積が必要であり、携帯電話等の小型機器で要求される額縁をなるべくするなくするということが困難となる。
【０２４２】
そこで本発明では、初期劣化を行う通電時間には、電源Ｖｉｎｉ（６５２）の電源線に、ＥＬ素子１５を発光させるのに必要な電圧（Ｖ１）と、電流を供給するための電源を外部から印加し、ＶＤＤ電源６５３には電圧を印加せず、スイッチ１１ｋは非導通状態、スイッチ１１ｍを導通状態として、電源ＶＳＳ（６５４）とＶ１をＥＬ素子１５に印加することでＥＬ素子１５を発光させ初期劣化を行う動作を実現する。このときには、図６６のような書込み動作を行わないことから、電源Ｖｉｎｉ（６５２）線には第２の初期化電圧を印加する必要がなく、Ｖ１のみを印加するのみであるため、切り替え動作は不要で、初期劣化を行うための駆動回路を専用に作成し、電源Ｖｉｎｉ（６５２）に印加するのであれば、切り替え機能を有することなく、電源Ｖ１から直接電圧を印加でき、アナログスイッチ等による電圧降下のない回路が形成でき、大電流でのＥＬ素子１５の点灯が可能である。切り替え部７２１は、このとき使用しないことから、通常状態の電流で電圧降下が問題とならない程度のトランジスタサイズで形成でき、額縁を小さくできる。電源Ｖｉｎｉ（６５２）に印加する電圧は通常駆動時には、第２の初期化電圧であるので、通常駆動時に接続される駆動回路では電源Ｖｉｎｉ（６５２）には第２の初期化電圧を外部から印加するようにすれば図６６に示すような通常動作も実現可能である。
【０２４３】
（２０）閾値補正機能
図８１は、駆動用トランジスタ１１ａの閾値補正機能を有する画素構成の例である。
【０２４４】
図６５に対して、駆動用トランジスタ１１ａのソース電極の電圧を初期化するための初期化手段が異なる。図６５ではトランジスタ１１ｍを用いて駆動用トランジスタ１１ａのソース電極に初期化のための電圧を印加したが、図８１では、トランジスタ１１ｐと１１ｑの動作により、初期化の際に、ＥＬ電源Ｂ（７３４）よりも低い電圧であるリセット電源をリセット電源線７３１からトランジスタ１１ｑ１を介して駆動用トランジスタ１１ａに入力し、駆動用トランジスタ１１ａのソース電極（節点８１１）の電圧を低い電圧とし、同時にソース信号線１８から印加される第１の初期化電圧よりも低い電圧となり、駆動用トランジスタ１１ａに電流が流れるような、ゲートソース間電圧が駆動用トランジスタ１１ａに印加される。これにより、初期化が行われる。（初期化期間６６３に対応）
次に、トランジスタ１１ｐと１１ｑの動作を反転させ、ＥＬ電源Ａ（７３２）を駆動用トランジスタ１１ａのドレイン電極に入力する。ＥＬ電源Ａの電圧はＥＬ電源Ｂよりも高い電圧で、ＥＬ素子１５が発光するのに必要な電位差をもって印加される。図６５のＶＤＤ（６５３）と同一の電圧をＥＬ電源Ａ（７３２）に印加すれば、動作は図６５と同様になり、閾値補償期間６６４が実行され、ソース信号線１８に映像信号が印加されれば、信号書込み期間６６５となる。
【０２４５】
図８１の画素回路１６では、１画素当たりにトランジスタ１１が４つ必要となり、１画素を形成するのに必要な面積が多くなる問題がある。
【０２４６】
より１画素当たりの面積を小さく、高精細画素にでも対応できる回路を図７３に示す。図７３において、駆動用トランジスタ１１ａのドレイン電極を赤緑青の画素で共通の配線７３３で接続し、トランジスタ１１ｐとトランジスタ１１ｑを３つの画素で共用することを考えた。動作は図８１と同様である。
【０２４７】
図７３の画素構成における、特性キャンセル、映像信号に応じた階調電圧の書込みと、発光期間、非発光期間のタイミングを図７４に示す。
【０２４８】
画素１６ａに書き込まれるべき映像信号が、ソース信号線１８ａに入力される期間において、書込みを行う。駆動用トランジスタ１１ａの特性を補正するために、リセット期間７４１と特性キャンセル期間７４２があり、この期間では、ソース信号線１８ａには第１の初期化電圧（Ｖｒｓｔ）が印加される。Ｖｒｓｔの電圧条件は、図６５と同様である。映像信号書込み期間７４３においては、画素１６ａに対応する電圧がソース信号線１６ａに印加される。
【０２４９】
特性キャンセルを行うために、駆動用トランジスタ１１ａのリセットを第１に行う。（リセット期間７４１）このときゲート信号線１（１７ｐ）によりトランジスタ１１ｐが非導通、トランジスタ１１ｑが導通状態となり、各画素の駆動用トランジスタ１１ａにリセット電源線７３１に印加された第３のリセット電圧が印加される。同時にゲート信号線２（１７ｋ）によりトランジスタ１１ｋが導通状態となり第１のリセット電圧が、駆動用トランジスタ１１ａのゲート電極に印加される。第３のリセット電圧が、ＥＬ電源Ｂ（７７４）よりも低電圧で印加されれば、節点７３９の電位は十分低い電圧となる。このときＥＬ素子１５には逆バイアス電圧又は、順方向電圧であっても、閾値電圧以下の電流が流れない状態の電圧が印加されている。このとき駆動用トランジスタ１１ａのゲートソース間電圧は、駆動用トランジスタ１１ａの閾値電圧よりも十分大きな電圧が印加されている。次に特性キャンセル期間７４２においてゲート信号線１（１７ｐ）によりトランジスタ１１ｐが導通状態で１１ｑが非導通状態となり、駆動用トランジスタ１１ａにドレイン電流が流れる。これにより節点７３９の電位が上昇するが、電位上昇につれて、駆動用トランジスタ１１ａのソースドレイン間電圧が小さくなり、閾値電圧付近にまで上昇するとドレイン電流が流れなくなり、節点７３９の電圧上昇がとまる。ここで第１のリセット電圧と、ＥＬ電源Ｂ（７３４）の電位差を駆動用トランジスタ１１ａ及びＥＬ素子１５の閾値電圧の総和よりも小さくしておくことで、特性キャンセル期間７４２において、蓄積容量１９に駆動用トランジスタ１１ａの閾値電圧に相当する電圧が蓄えられる。
【０２５０】
次にソース信号線１８ａに画素１６ａに対応する階調の電圧が印加される。（映像信号書込み期間７４３）駆動用トランジスタ１１ａのゲート電極の電圧が、第１のリセット電圧から階調に応じた電圧まで変化する。一方で節点７３９の電圧は、ＥＬ素子１５の浮遊容量により支えられ、駆動用トランジスタ１１ａのゲート電圧の変化量に対し、（蓄積容量１９の容量）／（蓄積容量１９の容量＋ＥＬ素子１５の浮遊容量）の割合で変化する。ＥＬ素子１５の容量が、蓄積容量１９に比べて十分大きければ、ソース信号線１８ａの電圧変化量が、そのまま蓄積容量１９に印加され、映像信号書込み期間７４３の終了時には、蓄積容量１９に、駆動用トランジスタ１１ａの閾値電圧と階調に応じた信号電圧の和が印加され、駆動用トランジスタ１１ａの特性補正を行いつつ、階調表示を実現することができる。
【０２５１】
書込みが終了すると次に、発光期間となる。発光期間７４４では、ゲート信号線１、２の動作により、トランジスタ１１ｐが導通状態、トランジスタ１１ｑ、１１ｋが非導通状態となる。駆動用トランジスタ１１ａのゲートソース間電圧（つまり蓄積容量１９に蓄えられた電荷）により、ＥＬ電源ＡとＥＬ電源Ｂ間に流れる電流が制御され、階調に応じた電流がＥＬ素子１５に流れる。動画応答性をよくするために黒挿入を行う場合には、ゲート信号線１（１７ｐ）を制御し、ＥＬ電源Ａ（７３２）からリセット電源７３１に変更することで、ＥＬ素子１５に逆バイアスが印加され、非発光状態となる。（期間７４５）黒を実現する方法が、蓄積容量１９の電圧変化によるものではないため、本発明の方式では、黒挿入を実施した後にさらに、発光期間７４４ｂを設けることも可能である。
【０２５２】
なお、ここでトランジスタ１１ｐは２つ記載されているが、図７５に示すように少なくとも１つあればよい。図７５において、トランジスタ１１ｐのチャネルサイズを大きくして、より大きな電流でもトランジスタ１１ｐのオン抵抗を低くすることができる。図７３のようにトランジスタ１１ｐを形成すると、各色の画素のトランジスタ数を同一にすることができ、色毎に異なるレイアウトにするよりも、レイアウト起因による信号線カップリングの差などでのムラを低減できる効果がある。
【０２５３】
また、トランジスタ１１ｐと１１ｎは、ｐ型、ｎ型トランジスタのいずれでもよく、図７６に示すようにゲート信号線１（１７ｐ）をＥＬ電源Ａ（７３２）接続用スイッチ７６１ａと、リセット電源線（７３１）接続用スイッチ７６１ｂ用に個別に用意して、制御する方法であってもよい。このときゲート信号線１Ａ（１７ｐＡ）とゲート信号線１Ｂ（１７ｐＢ）の入力は図７７に示すようになる。ここでハイレベルがスイッチ７６１が導通状態、ローレベルが非導通状態である。ゲート信号線１（１７ｐ）を２本に分けて、個別に制御する方式では、非発光期間７４５においてスイッチ７６１ａ、７６１ｂの両方ともを非導通状態として、ＥＬ素子１５に電流を流す経路をなくす方法もある。ゲート信号１Ｂ（１７ｐＢ）は、非発光期間７４５においてはいずれの状態であってもよい。
【０２５４】
スイッチ７６１ａと７６１ｂは、赤青緑の画素で１組として記載しているが、複数の赤青緑で共用してもよい。例えば２×（赤緑青）の画素で１組とした例を図７８に示す。一般的にｎ×（赤緑青）の画素で１組にまとめてもよい。
【０２５５】
また、図８２に示すように、異なる行の１赤緑青の画素を１つにまとめてもよい。この場合、リセット電源線７３１、ＥＬ電源Ａ（７３２）、ゲート信号線１Ａ（１７ｐＡ）、ゲート信号線１Ｂ（１７ｐＢ）、スイッチ７６１ａ、７６１ｂを２行分で共用できることから、更に１画素当たりに必要な回路面積を削減することが可能となる。図８３に動作波形を示す。ゲート信号線１Ａ及び１Ｂ（１７ｐ）は、２行分のリセット期間を作成するため、少なくとも１フレームで２回、リセット電源線７３１の電圧を駆動用トランジスタ１１ａに供給するようにしている。始めにｎ行目、次にｎ＋１行目の画素について初期化を行う。（便宜上ｎ行目を先に走査するものとしている）ソース信号線からの映像信号の書込みは、各行の画素とも個別に実施する必要があるため、ゲート信号線２（１７ｋ）については、ｎ行用とｎ＋１行用で個別に制御される。この走査で、ｎ行目、ｎ＋１行目とも駆動用トランジスタの特性補正を行いつつ階調に応じた電圧が蓄積容量に記憶され、発光期間７４４に所定の輝度にて発光するようになる。１フレームにおける発光期間の割合についても、ｎ行目とｎ＋１行目で同一であり、行による輝度差は発生しないようになっている。なお２行ばかりでなく、一般的にｍ行分まとめてスイッチ７６１を形成しても同様に実施が可能である。
【０２５６】
画素回路１６で、駆動用トランジスタ１１ａはｎ型のトランジスタで構成している例で説明を行ったが、ｐ型のトランジスタであっても図７９に示すように同様に実現が可能である。なおトランジスタ１１ｋについてはｐ型、ｎ型どちらであってもよい。ソース信号線の電圧を画素回路内部に取り込むか取り込まないかを選択できる機能を有すればよい。
【０２５７】
さらに、ＥＬ素子１５の容量が大きくない場合には、補助容量として図８０に示すように容量８０１を追加しても同様に実施が可能である。
【０２５８】
ドライバＩＣの出力パッド数を減らし、ＩＣのコストを下げる方法として、複数のソース線用の階調電圧を複数のソース信号線に分配する信号線選択駆動がある。
【０２５９】
図８４は本発明の画素構成における信号線選択駆動を適用した例である。本発明での選択駆動方式では、液晶表示装置に比べて、ソース信号線１８に、第１のリセット電圧（Ｖｒｓｔ）を印加する機能を有することで、異なる回路構成となっている。２選択駆動（ドライバ出力１つに対して、２つのソース信号線を駆動する）における例を図８４に示す。信号線選択回路８４１は、ソースドライバ出力８４２又は、Ｖｒｓｔ（６５７）のいずれか一方をソース信号線１８に出力する切り替え回路８４４を２組有している。２組の切り替え回路８４４はお互い異なる選択をする動作となる。つまりソースドライバ出力８４２は信号線選択を行ういずれか一方のソース信号線１８と接続され、Ｖｒｓｔ６５７についてもいずれか一方のソース信号線１８と接続される。
【０２６０】
各信号のタイミングチャートを図８５に示す。２倍速で１水平走査期間に２画素分の映像信号に対応するデータがソースドライバ出力８４２が転送される。信号線選択回路８４１により各ソース信号線１８には、１水平走査期間の間にＶｒｓｔ（６５７）と、映像信号に対応した電圧が交互に入力されるようになる。
【０２６１】
水平走査期間の前半に映像信号となるか、後半に映像信号となるかで、映像信号を画素１６に取り込むタイミングが異なるため、ゲート信号線２（１７ｋ）のタイミングをずらす必要がある。そこで、水平走査期間の前半に映像信号が入力される画素には、ゲート信号線２［ｎ］（１７ｋ２）を、後半に映像信号が入力される画素にはゲート信号線２［ｎ＋０．５］（１７ｋ１）を入力するようにする。２つの信号は０．５水平走査期間分ずれて入力される。
【０２６２】
ゲート信号線１（１７ｐ）とゲート信号線２（１７ｋ）がハイレベルにあるときにリセット期間となる。このときソース信号線１８の電圧はＶｒｓｔ（６５７）である。
【０２６３】
特性キャンセル期間７４２は、図８５で「ＯＣ」と記載されたタイミングで実施され、ゲート信号線１がローレベル、ゲート信号線２（１７ｋ）がハイレベル、ソース信号線１８電圧がＶｒｓｔであるときに、画素回路１６がオフセットキャンセル動作を行い、駆動用トランジスタ１１ａの特性バラツキを補正する。その後映像信号の入力にあわせて映像信号書込みを実施し、画素１６に階調に応じた電圧を記憶させる。書込み後点灯動作に入り、ＥＬ素子１５が発光し、所定の輝度を得る。
【０２６４】
なお、図８４に示すような信号線選択駆動をした場合においても、図８６のように、２赤緑青画素毎にスイッチ１１ｐ、１１ｑをまとめてもよいし、図７３の回路に対して、図７５、図７６、図７８〜図８２の画素構成のような変形例を適用することが可能である。
【０２６５】
（変更例）
本発明のトランジスタは、ＴＦＴばかりでなく、バイポーラトランジスタでも同様に実現が可能である。また、ＴＦＴについても、ポリシリコン、結晶シリコン、アモルファスシリコンなど構成材料によらず同様に実施が可能である。
【０２６６】
また、本発明の実施形態を組み合わせて実施することも可能である。
【０２６７】
また、本実施形態におけるＥＬ表示装置の画素は、単色の画素構成、赤緑青の３色、赤緑青白の４色、シアンイエローマゼンダの３色、ペンタイル画素構成等、表示色を問わず適用が可能である。
【０２６８】
また、本実施形態の赤色、緑色、青色の並びの画素構成については、一例を示しているのみである。
【０２６９】
また、図１４、図１６等で、１列分の画素構成が記載されているが、これは、ストライプ状に形成されていても、デルタ配列に形成されていても、ソース信号線が共通の複数の画素があれば同様に適用が可能である。
【産業上の利用可能性】
【０２７０】
本発明に係るＥＬ表示装置は、オフセットキャンセル期間を十分に確保できるため、良好なオフセットキャンセルを実現できる。そのため、駆動用トランジスタ１１ａの特性バラツキが発生しても、特性バラツキをキャンセルすることができ、良好な画像表示を実現できる。
【図面の簡単な説明】
【０２７１】
【図１】ＥＬ表示装置の画素の構成図である。
【図２】ＥＬ表示装置の駆動方法の説明図である。
【図３】ＥＬ表示装置の説明図である。
【図４】ＥＬ表示装置の画素の構成図である。
【図５】ＥＬ表示装置の画素の構成図である。
【図６】ＥＬ表示装置の説明図である。
【図７】ＥＬ表示装置を用いた機器の説明図である。
【図８】ＥＬ表示装置を用いた機器の説明図である。
【図９】ＥＬ表示装置を用いた機器の説明図である。
【図１０】ＥＬ表示装置の画素の構成図である。
【図１１】ＥＬ表示装置の画素の構成図である。
【図１２】ＥＬ表示装置の駆動方法の説明図である。
【図１３】ＥＬ表示装置の駆動方法の説明図である。
【図１４】複数のソース信号線から画素に映像信号を取り込む構成を示した図である。
【図１５】図１４の構成におけるゲートドライバ回路１２ａの動作を示した図である。
【図１６】複数の水平走査期間にまたがって特性キャンセル動作を行う場合のゲートドライバ回路と画素構成の例を示した図である。
【図１７】図１６のゲートドライバ回路の動作を示した図である。
【図１８】図１６のゲートドライバ回路の動作を示した図である。
【図１９】シフトレジスタ１相で複数の水平走査期間にまたがって特性キャンセル動作を行う場合の回路を示した図である。
【図２０】図１９の回路構成を用いた場合のゲートドライバ回路の動作を示した図である。
【図２１】ゲートドライバ回路１２ａ２のイネーブル信号を削除した場合の入力波形及び動作を示した図である。
【図２２】３信号線選択駆動を実施した場合の各色信号線の映像信号変化タイミングを示した図である。
【図２３】３信号線選択駆動と各列２本の信号線を有するＥＬ表示装置の回路構成を示した図である。
【図２４】図２３における画素１６ｃの動作を示した図である。
【図２５】本発明における画素１６の回路を示した図である。
【図２６】図２３の回路におけるゲートドライバ回路及び信号線選択回路の動作を示した図
【図２７】３信号線選択駆動と各列２本の信号線を有し、ゲートドライバ回路が初期化用と特性キャンセル及び階調信号書き込み用に分離されたＥＬ表示装置の回路構成を示した図である。
【図２８】図２７の回路構成におけるゲートドライバ回路の動作を示した図である。
【図２９】ｎ型ＴＦＴを用いた画素回路を示した図である。
【図３０】容量１９ｂが形成された画素回路において、ゲート信号線の動作を１フレーム間示した図である。
【図３１】駆動用トランジスタのオフセットキャンセル動作時に電流源により一定ドレイン電流を流す場合の画素回路構成を示した図である。
【図３２】図３１の画素回路構成におけるゲート信号線、ソース信号線の入力波形と、駆動用トランジスタのゲート電圧とＥＬ素子の動作を示した図である。
【図３３】駆動用トランジスタのオフセットキャンセル動作時に電流源により一定ドレイン電流を流し、キャンセル動作前に初期化用電源を用いてゲート電圧を低く設定する場合の画素回路構成を示した図である。
【図３４】図３３の回路構成におけるゲート信号線、ソース信号線と切り替え手段の入力波形とトランジスタ１１ａのゲート電圧、ＥＬ素子の動作を示した図である。
【図３５】駆動用トランジスタ１１ａの初期化電圧を特性ばらつきに応じて異ならせるための画素回路を示した図である。
【図３６】図３５の画素構成におけるゲート信号線１７、切り替え手段３３３、ソース信号線１８の入力パターンと、トランジスタ１１ａのゲート電圧、ＥＬ素子１５の動作を示した図である。
【図３７】図３５の画素回路を有するＥＬ表示装置において同一列において複数のソース信号線から階調電圧が供給される場合の回路構成を示した図である。
【図３８】図３７の回路構成における、画素１６ａの入力信号波形と、駆動用トランジスタ１１ａ、ＥＬ素子１５の動作を示した図である。
【図３９】図３７の回路のうち、初期化電源３３１を用いない場合の画素１６ａの入力信号波形、駆動用トランジスタ１１ａ、ＥＬ素子１５の動作を示した図である。
【図４０】駆動用トランジスタ１１ａのゲート電圧を（ａ）初期化電源で初期化した場合、（ｂ）電流源で初期化した場合の変化の様子を示した図である。
【図４１】電流源による特性キャンセル期間が存在しない場合の駆動用トランジスタ１１ａのゲート電圧の変化を示した図である。
【図４２】表示色毎の、電流に対する輝度特性である。
【図４３】表示色毎に、異なる初期化電源を供給できる有機ＥＬ表示装置を示した図である。
【図４４】初期化電圧に対する表示ムラが補正可能なＥＬに流れる電流範囲の関係を示した図である。
【図４５】ＥＬ電源を表示色毎に異ならせた有機ＥＬ素子を用いた表示装置の画素回路構成を示した図である。
【図４６】表示色毎に駆動用トランジスタの特性キャンセル時間を異ならせる画素回路構成を示した図である。
【図４７】（ａ）従来の回路構成における（ｂ）図４５の回路構成における、駆動用トランジスタのゲート電圧の振幅を表示色毎に示した図である。
【図４８】電圧シフト容量４８１を形成し、表示色毎に容量を異ならせた有機ＥＬ素子を用いた表示装置の回路構成を示した図である。
【図４９】（ａ）従来の駆動方法による書き込み後の駆動用トランジスタ１１ａのゲート電圧と、（ｂ）図４８の回路構成を用いた場合の駆動用トランジスタ１１ａの書き込み後のゲート電圧の色毎の範囲を示した図である。
【図５０】駆動用トランジスタ１１ａのチャネル長に対するチャンネル幅の割合を青色の画素のみ変化させた場合（ｂ）とすべての表示色で同一の場合（ａ）における各色の駆動用トランジスタ１１ａのゲート電圧範囲を示した図である。
【図５１】表示色毎に、画素内に設けた映像信号保持用コンデンサの容量を可変した回路を有するＥＬ表示装置を示した図である。
【図５２】（ａ）ソース信号線１８からの書き込み電圧が４Ｖの時における駆動用トランジスタ１１ａのゲート電圧の変化の様子を示した図、（ｂ）（ａ）の変化の際のドレイン電流の変化を示した図、（ｃ）ソース信号線１８からの書き込み電圧が１Ｖの時における駆動用トランジスタ１１ａのゲート電圧の変化の様子を示した図、（ｄ）（ｃ）の変化の際のドレイン電流の変化を示した図である。
【図５３】（ａ）ソース信号線１８電圧が４Ｖで、リセット電圧が−２Ｖのときの駆動用トランジスタ１１ａのゲート電圧の変化の様子を示した図、（ｂ）ソース信号線１８電圧が１Ｖで、リセット電圧が−５Ｖのときの駆動用トランジスタ１１ａのゲート電圧の変化の様子を示した図である。
【図５４】ソース信号線１８から書き込まれる電圧に対して一定の電圧分降下したリセット電圧を印加することができるＥＬ表示装置の回路構成を示した図である。
【図５５】リセット電圧発生部を有し、ソース信号線１８電圧に応じたリセット電位を供給するＥＬ表示装置の回路構成を示した図である。
【図５６】ソース信号線１８の電圧値に対応して変化するリセット電位をリセット期間３６１に供給することが可能なＥＬ表示装置である。
【図５７】図５６の回路構成におけるゲート信号線１７の動作を示した図
【図５８】ソース信号線電圧とリセット電圧の関係を示した図である。
【図５９】本発明の形態におけるソース信号線とリセット電圧の関係を示した図である。
【図６０】閾値補正を行う画素構成で適用する場合の回路を示した図である
【図６１】駆動用トランジスタ１１ａの特性バラツキを補正するための画素回路構成を示した図である。
【図６２】図６１の回路におけるゲート信号線１７の動作を１フレーム間示した図である。
【図６３】駆動用トランジスタ１１ａの特性バラツキを補正するための画素回路構成を示した図である。
【図６４】図６３の画素構成におけるゲート信号線波形を示した図である。
【図６５】本発明における駆動用トランジスタ１１ａの特性ばらつき補正機能を有する画素回路を示した図である。
【図６６】図６５に示した画素回路を動作するための信号線波形を示した図である。
【図６７】図６５に示した画素回路において、書込み期間を複数の水平走査期間にわたって実施した場合の信号線波形を示した図である。
【図６８】ｐ型トランジスタにより画素回路を形成した図である。
【図６９】ＥＬ素子１５に電流を流すかどうかを決定するためのトランジスタ１１ｎを挿入した画素回路を示した図である。
【図７０】本発明のＥＬ素子１５の構成を示した図である。
【図７１】（ａ）図６５の画素回路における容量と信号線振幅の関係、（ｂ）ＥＬ素子の容量と最大解像度の関係、（ｃ）蓄積容量と電圧保持率の関係を示した図である。
【図７２】ＶＤＤ電源（６５３）の電圧切り替え機能を有する回路を示した図である。
【図７３】本発明における１画素当たりのトランジスタ数を削減した、駆動用トランジスタ特性補正機能付の画素回路を示した図である。
【図７４】図７３の画素回路構成における、ゲート信号線１７とソース信号線の波形を示した図である。
【図７５】図７３において、トランジスタ１１ｐの数を減らした場合の画素回路を示した図である。
【図７６】トランジスタ１１ｐ、１１ｑをスイッチに置き換えたときの画素回路を示した図である。
【図７７】図７６の画素構成における、ゲート信号線、ソース信号線の波形を示した図である。
【図７８】６画素分のＥＬ素子１５に電流を供給するためのスイッチを共通にした場合の画素回路を示した図である。
【図７９】駆動用トランジスタをｐ型トランジスタで形成した場合の画素回路を示した図である。
【図８０】ＥＬ素子１５に補助容量を形成した場合の画素回路を示した図である。
【図８１】色毎にトランジスタ１１ｐ及び１１ｑを構成した場合の各色の画素回路を示した図である。
【図８２】２行分の赤緑青画素毎に、スイッチ７６１を設けた場合の画素回路を示した図である。
【図８３】図８２におけるソース信号線及びゲート信号線波形を示した図である。
【図８４】信号線選択駆動を実施した場合における、赤緑青画素共通のＥＬ素子電流供給用スイッチを有する画素回路を示した図である。
【図８５】ソースドライバ出力と、ソース信号線、ゲート信号線の波形と、画素の動作状態を示した図である。
【図８６】２行の赤緑青画素分のＥＬ素子電流供給用スイッチを共用にし、信号線選択駆動を実施するための回路構成を示した図である。
【符号の説明】
【０２７２】
１１  トランジスタ
１２  ゲートドライバ回路
１４  ソースドライバ回路
１５  ＥＬ素子
１６  画素
１７  ゲート信号線
１８  ソース信号線
１９  蓄積容量（付加コンデンサ、付加容量）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８】
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【図９】
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