(57)【要約】【課題】  統合型のインテリジェントスイッチデバイス、複統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積でＥＳＤ耐量およびサージ耐量を高くすること。【解決手段】  同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、前記トランジスタの降伏動作時の抵抗より前記ダイオードの降伏動作時の抵抗を小さく、かつ、前記トランジスタの二次降伏電流より前記ダイオードの二次降伏電流を大きくする。【選択図】        図１
2010287909.tif 000002
【特許請求の範囲】
【請求項１】
横型ＭＯＳＦＥＴとサージ吸収素子としての縦型ツェナーダイオードとを、同一半導体基板上に形成した半導体装置において、
前記横型ＭＯＳＦＥＴの降伏動作時の抵抗（ＲＢ（ＭＯＳ））は、該ＭＯＳＦＥＴの降伏動作時のＩ−Ｖ特性の傾きであり、
かつ、前記縦型ツェナーダイオードの降伏動作時の抵抗（ＲＢ（ＺＤ））は、前記ＭＯＳＦＥＴの降伏動作時の抵抗（ＲＢ（ＭＯＳ））より小さく、
かつ、前記ＭＯＳＦＥＴの二次降伏電流（ＩＳＢ（ＭＯＳ））より、前記縦型ツェナーダイオードの二次降伏電流（ＩＳＢ（ＺＤ））の方が大きく、
前記横型ＭＯＳＦＥＴと前記縦型ツェナーダイオードとを形成する前記半導体基板の抵抗率を０．３〜１０Ωｃｍとすることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記半導体基板は、前記横型ＭＯＳＦＥＴが形成されていない面に抵抗率が０．１Ωｃｍ以下の裏面半導体層を備えることを特徴とする半導体装置。
【請求項３】
請求項２に記載の前記縦型ツェナーダイオードの降伏電圧の決定方法において、前記半導体基板に形成されたウエル領域と前記半導体基板の前記裏面半導体層との間で、パンチスルーもしくはリーチスルーが起こることを条件とし、前記ウエル領域の深さ及び不純物濃度と、前記半導体基板の抵抗率及び厚さを決定することを特徴とする縦型ツェナーダイオードの降伏電圧の決定方法。
【請求項４】
請求項１に記載の半導体装置において、前記横型ＭＯＳＦＥＴの降伏電圧（ＶＢ（ＭＯＳ））より前記縦型ツェナーダイオードの降伏電圧（ＶＢ（ＺＤ））が小さいことを特徴とする半導体装置。
【請求項５】
請求項１または請求項３に記載の半導体装置において、前記横型ＭＯＳＦＥＴの二次降伏電圧（ＶＳＢ（ＭＯＳ））より前記縦型ツェナーダイオードの二次降伏電圧（ＶＳＢ（ＺＤ））が小さいことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、前記縦型ツェナーダイオードに流れるサージ電流（Ｉｓｕｒｇｅ）より該縦型ツェナーダイオードの二次降伏電流（ＩＳＢ（ＺＤ））が大きいことを特徴とする半導体装置。
【請求項７】
複数の横型ＭＯＳＦＥＴを備える半導体装置において、該半導体装置の入力端子−電源端子間，出力端子−電源端子間，電源端子−接地間の少なくとも１箇所にサージ吸収素子としての縦型ツェナーダイオードを設け、該縦型ツェナーダイオードと前記横型ＭＯＳＦＥＴとが前記請求項１の関係を満たすことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記縦型ツェナーダイオードと前記横型ＭＯＳＦＥＴとが前記請求項４ないし請求項６の少なくとも１つの関係をさらに満たすことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電放電）耐量およびＥＭＣ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）を含む高ノイズ耐量を具えたトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、高ＥＳＤ耐量およびＥＭＣ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）を含む高ノイズ耐量が要求される自動車電装器および各種産業機器、モータコントロール、ＯＡ（オフィスオートメーション）機器、モバイル（携帯）機器または家庭電化機器等において、複数のパワー半導体素子（スイッチ素子）と駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイスが用いられている。
【０００３】
統合型インテリジェントスイッチデバイスは、サージ電圧やノイズからデバイス内の各素子を保護するため同一半導体基板上にサージ吸収素子が形成されている(例えば、特許文献１参照)。
【０００４】
図３は、横型のＭＯＳＦＥＴとサージ吸収素子としての縦型のダイオードを同一半導体基板上に形成した構成を示す断面図である。図３に示すように、横型パワーＭＯＳＦＥＴ２０とサージ吸収素子としての縦型ダイオード３０とが半導体基板１０上に形成されている。
【０００５】
半導体基板１０は高濃度のｎ層１１上の低濃度ｎ層１２からなり、低濃度ｎ層１２の表面領域にｐウエル２１，３１が形成され、ｐウエル２１内に横型のＭＯＳＦＥＴ２０が形成され、ｐウエル３１内に縦型のダイオード３０が形成されている。
【０００６】
ｐウエル３１の表面は高濃度ｐ層３２を介してアノード電極３３が接続され、アノード電極３３はｐウエル２１の表面の高濃度ｎ層２２を介して接続される横型ＭＯＳＦＥＴ２０のソース電極２７と配線３５によって接続されている。２５，２６はそれぞれ横型ＭＯＳＦＥＴ２０のドレイン電極，ゲート電極である。
【０００７】
半導体基板１０の裏面に形成された電極１３は、ダイオード３０のカソード電極となり、ｐウエル２１の表面の高濃度ｎ層２４を介して接続される横型ＭＯＳＦＥＴ２０のドレイン電極２５に配線３６によって接続される。
【０００８】
図３の構成において、横型ＭＯＳＦＥＴ２０のドレイン電極にＥＳＤやサージが印加されると、このＥＳＤやサージのエネルギーを縦型ダイオード３０が吸収して、横型ＭＯＳＦＥＴ２０を保護する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平３−４９２５７号公報（第３図など）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したデバイスを、ＥＳＤ耐量、サージ・ノイズ耐量の要求が厳しい自動車用途に用いる場合には、１０ｋｖ〜１５ｋｖ（試験条件150ｐＦ，150Ω）の非常に高いＥＳＤ耐量が要求され、特にパワー半導体素子においては実力耐量２５ｋｖ以上の高いＥＳＤ耐量が要求される。
【００１１】
ＭＯＳＦＥＴ等を備えたパワーＩＣでは上記の要求が満たせない場合には、コンデンサ、ダイオード、抵抗等の素子をディスクリート部品の外付け対応する必要があり、部品点数の増加、組立等の作業工数の増加、コストの増加等の課題がある。
【００１２】
これに対して図３に示す構成を採用することにより、外付け部品の削減を図ることができる。
【００１３】
しかしながら、上記の要求を満たすサージ吸収素子は、所望のサージ吸収能力を満たすためにその能力に余裕を持たせて形成されるため、チップ面積が大きくなる。
【００１４】
複数の素子を１チップに集積し、高耐圧化、微細化を図ってチップ面積を縮小しようとする中でサージ吸収素子の面積が増大するのは、チップ面積を縮小してコストを圧縮するうえでの大きな問題である。
【００１５】
本発明は、上記問題点に鑑みてなされたものであって、過剰なサージ吸収能力を必要とせず、より小さいチップ面積で必要な高ＥＳＤ耐量および高サージ耐量を備えた横型ＭＯＳＦＥＴを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明者らは鋭意研究をおこなった。その内容について説明する。本発明者らは、６０Ｖ定格の横型ＭＯＳＦＥＴ２０、縦型ＭＯＳＦＥＴ２０’および縦型ツェナーダイオード３０の素子領域面積に対するＥＳＤ耐量を求める実験をおこなった。その結果を図４に示す。なお、基板、プロセス条件および素子の降伏電圧は同一である。また、ＥＳＤ耐量の測定条件として、主に日本国内における自動車用途で用いられる１５０ｐＦ−１５０Ωの条件を用いて実施した。この自動車用途で要求されるＥＳＤ耐量は１０ｋＶ〜１５ｋＶ以上であり、特に前記ＭＯＳＦＥＴ２０，２０’に要求される実力耐量は２５ｋＶ以上である。
【００１７】
従来、上述した要求を満たせない場合には、外付けディスクリート部品として保護コンデンサ、ダイオードおよび抵抗等を追加することによって、前記ＭＯＳＦＥＴ２０，２０’等を備えたパワーＩＣ等が実用化されている。その代わり、コストが増大するという不利益がある。図４からわかるように、ＭＯＳＦＥＴ２０，２０’を用いて上述したＥＳＤ耐量要求を満たすためには、素子面積が十分大きい必要がある。特に、横型ＭＯＳＦＥＴ２０では、１０ｋＶのＥＳＤ耐量を達成するためには、１０ｍｍ２を超える大きな面積が必要である。それに対して、縦型ツェナーダイオード３０では、パッド電極レベルの０．２ｍｍ２の小さな素子面積で３０ｋＶのＥＳＤ耐量を達成することができる。
【００１８】
横型ＭＯＳＦＥＴ２０においては、微細化が進み、それによって単位面積あたりのオン抵抗が下がり、６０Ｖ定格では１ｍΩｃｍ２まで発展してきている。現在、自動車用途でもっとも多い数百ｍΩのオン抵抗領域では、横型ＭＯＳＦＥＴ２０の素子面積は数ｍｍ２程度で十分である。今後、ますますパワーＩＣに搭載される素子面積が小さくなるため、ＥＳＤ耐量は下がる傾向にある。今回、本発明者らは、横型ＭＯＳＦＥＴ２０、縦型ＭＯＳＦＥＴ２０’および縦型ツェナーダイオード３０の素子面積に対するＥＳＤ耐量の関係を、データとして同じ尺度で定量化した。それによって、横型ＭＯＳＦＥＴ２０、縦型ＭＯＳＦＥＴ２０’および縦型ツェナーダイオード３０について、ＥＳＤ耐量の傾向と問題を定量的に扱うことができるようになった。
【００１９】
上記の点を踏まえ、本発明においては、同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、前記トランジスタの降伏動作時の抵抗より前記ダイオードの降伏動作時の抵抗を小さく、かつ、前記トランジスタの二次降伏電流より前記ダイオードの二次降伏電流を大きくすればよい。
【００２０】
前記ダイオードと前記トランジスタとが上記の関係を満たすためには、半導体基板の抵抗率を０．３〜１０Ωｃｍとすればよい。また、特に半導体基板の裏面に半導体層を設けるとよく、例えばこの裏面半導体層の抵抗率を０．１Ωｃｍ以下とすればよい。
【００２１】
また、ダイオードの降伏電圧を所望値に定めるためには、ダイオードと半導体基板裏面の半導体層との間でパンチスルーまたはリーチスルーが起こる条件で決定されるダイオードを形成するウエルの接合深さ及び不純物濃度と、半導体基板の抵抗率および厚さとの関係で定めるものとする。
【００２２】
また、上記の構成において、前記トランジスタの降伏電圧より前記ダイオードの降伏電圧を小さくすればよく、あるいは、前記トランジスタの二次降伏電圧より前記ダイオードの二次降伏電圧を小さくすればよく、あるいは、前記ダイオードに流れるサージ電流より該ダイオードの二次降伏電流を大きくすればよい。
【００２３】
上記の各構成において、前記トランジスタを横型ＭＯＳＦＥＴ，前記ダイオードを縦型のツェナーダイオードで構成するのが好適である。
【００２４】
なお、統合型のインテリジェントスイッチデバイスを複数のトランジスタから構成する場合において、該デバイスの入力端子−電源端子間，出力端子−電源端子間，電源端子−接地間の少なくとも１箇所にダイオードを設け、該ダイオードと前記トランジスタが前記の少なくとも１つの関係を満たすとよい。
【発明の効果】
【００２５】
本発明によれば、通常ＭＯＳＦＥＴ動作にはなんら影響を与えず、ＥＳＤやサージ等の吸収能力を損なうことなく、十分小さい面積で高ＥＳＤ耐量および高サージ耐量を有する半導体装置を得ることができる。したがって、半導体装置の微細集積化に伴うＥＳＤ耐量およびサージ・ノイズ耐量の低下を抑制し、チップ面積の大幅な増加を招くことなく、より低コストな半導体基板を用いて高ＥＳＤ耐量および高サージ・ノイズ耐量を有する、より低価格の統合型のパワーＩＣおよび統合型の通信ＩＣ等を実現することができる
【図面の簡単な説明】
【００２６】
【図１】横型ＭＯＳＦＥＴとツェナーダイオードＩ−Ｖ特性を示す図である。
【図２】本発明の実施例の構成を示す断面図である。
【図３】従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。
【図４】６０Ｖ定格の横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴ、縦型ツェナーダイオードおよび高ＥＳＤ耐量を備えた横型ＭＯＳＦＥＴについて、素子面積に対するＥＳＤ耐量の実験結果を示す特性図である。
【発明を実施するための形態】
【００２７】
本発明の実施の形態にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収素子としてのツェナーダイオードとを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型ＭＯＳＦＥＴのドレイン電極またはソース電極と縦型ツェナーダイオードの表面電極とを金属電極配線により電気的に接続した構成となっている。
【００２８】
図１は、トランジスタとしての横型ＭＯＳＦＥＴ２０とサージ吸収素子としてのツェナーダイオード３０のＩ−Ｖ特性を示す図である。
【００２９】
先ず、横型ＭＯＳＦＥＴ２０の降伏動作時の抵抗（ＲＢ（ＭＯＳ））は降伏動作時の傾き（ｄｉ／ｄｖ）であり、縦型ツェナーダイオード３０の降伏動作時の抵抗（ＲＢ（ＺＤ））との間に（１）式の関係を満たし、
（数１）
（ＲＢ（ＺＤ））＜（ＲＢ（ＭＯＳ））                …（１）
同時に横型ＭＯＳＦＥＴ２０の二次降伏電流（ＩＳＢ（ＭＯＳ））と縦型ツェナーダイオード３０の二次降伏電流（ＩＳＢ（ＺＤ））との間に（２）式の関係を満たすものとする（条件１）。
（数２）
（ＩＳＢ（ＺＤ））＞（ＩＳＢ（ＭＯＳ））              …（２）
上記の（１），（２）式の関係を同時に満たすことにより横型ＭＯＳＦＥＴのサージからの保護を図ることができる。
【００３０】
さらに、上記（１），（２）式の関係に加えて、横型ＭＯＳＦＥＴ２０の降伏電圧（ＶＢ（ＭＯＳ））と縦型ツェナーダイオードの降伏電圧（ＶＢ（ＺＤ））との間に（３）式の関係を満たすものとする（条件２）。
（数３）
（ＶＢ（ＺＤ））＜（ＶＢ（ＭＯＳ））                …（３）
上記の（１）〜（３）式の関係を同時に満たすことにより横型ＭＯＳＦＥＴのサージからの保護を図ることができる。
【００３１】
あるいは、上記（１），（２）式の関係に加えて、横型ＭＯＳＦＥＴ２０の二次降伏電圧（ＶＳＢ（ＭＯＳ））と縦型ツェナーダイオードの二次降伏電圧（ＶＳＢ（ＺＤ））との間に（４）式の関係を満たすものとする（条件３）。
（数４）
（ＶＳＢ（ＺＤ））＜（ＶＳＢ（ＭＯＳ））              …（４）
上記の（１），（２），（４）式の関係を同時に満たすことにより横型ＭＯＳＦＥＴのサージからの保護を図ることができる。
【００３２】
また、上記の（１）〜（４）式を同時に満たすものとする（条件４）。このことにより横型ＭＯＳＦＥＴのサージからの保護を図ることができる。
【００３３】
また、上記（１），（２）式の関係に加えて、所望のＥＳＤ及びサージ・ノイズ耐量における縦型ツェナーダイオード３０に流れるサージ電流（Ｉsurge）とし、縦型ツェナーダイオード３０の二次降伏電流（ＩＳＢ（ＺＤ））との間に（５）式の関係を満たすものとする（条件５）。
(数５)
（Ｉsurge）＜（ＩＳＢ（ＺＤ））                  …（５）
上記の（１），（２），（５）式の関係を同時に満たすことにより縦型ツェナーダイオードのサージによる破壊を回避し、かつ横型ＭＯＳＦＥＴのサージからの保護を図ることができる。
【００３４】
ここで、サージ電流（Ｉsurge）は、例えば、試験条件150ｐＦ，150Ωにおいて２５ｋｖのサージ電圧を想定したときに流れる電流であり、後述の図２における経路Ｆには約１００Ａの電流が瞬間的に流れる。測定条件は、素子の仕様により任意に設定されるものであり、サージ電圧も素子の特性に応じて任意に設定される。
【００３５】
なお縦型ツェナーダイオード３０と横型ＭＯＳＦＥＴ２０とが上記の関係を満たすためには、両素子が形成される半導体基板の抵抗率を０．３〜１０Ωｃｍとすればよい。また、特に半導体基板の裏面に半導体層を設けるとよく、例えばこの裏面半導体層の抵抗率を０．１Ωｃｍ以下とすればよい。
【００３６】
また、縦型ツェナーダイオードの降伏電圧（ＶＢ（ＺＤ））を所望値に定めるためには、縦型ツェナーダイオード３０が形成されるウエル領域と半導体基板裏面の半導体層との間で、パンチスルーまたはリーチスルーが起こることを条件とし、前記ウエル層の接合深さ及び不純物濃度と、半導体基板の抵抗率および厚さを決定すればよい。
【００３７】
例えば、図３の構成において、０．９５Ωｃｍの低濃度ｎ層１２上に不純物を２．７×１０１４ｃｍ−２でイオン注入してｐウエル３１を形成する。
【００３８】
なお、上記の条件１〜条件５をすべて充足するのが好ましいが、条件の少なくとも１つを充足することによってＭＯＳＦＥＴの保護を図ることができる。したがって、統合型のインテリジェントスイッチデバイスを構成する各素子が必要な特性を得られるよう各領域の濃度やレイアウトを設計する際に、各素子の特性を犠牲にすることなく、上記条件１〜条件５の中から採用しやすい条件を選択すればよい。
【００３９】
〔実施例〕
次に、図２を用いて実施例を説明する。図２は本発明の実施例を示す図であり、１は複数のＭＯＳＦＥＴ２から構成されるＩＣであって入力端子３、出力端子４、電源端子５を備えている。
【００４０】
ＩＣ１にサージ電圧が印加されると、矢印Ａ〜Ｆに示す経路でサージ電流が流れる。このようなサージ電圧からＩＣ１即ちＩＣ１を構成するＭＯＳＦＥＴ２を保護するために、入力端子３−電源端子５間，出力端子４−電源端子５間，電源端子５−接地間にツェナーダイオード６を設けている。
【００４１】
このとき、ツェナーダイオード６とＭＯＳＦＥＴ２との間に上述した（条件１）〜（条件５）の少なくとも１つの関係を満たすものとする。
【００４２】
上記の関係を満たすとき、ツェナーダイオード６とＭＯＳＦＥＴ２の動作波形は図１に示すＩ−Ｖ特性となる。ＥＳＤ等のサージが印加されると、ツェナーダイオード６とＭＯＳＦＥＴ２にはＶsurgeの電圧が印加され、ツェナーダイオード６にはＩsurgeの電流が流れる。このとき、上述した条件を満たしていれば、ＭＯＳＦＥＴ２に印加されるサージ電圧Ｖsurgeは、ＭＯＳＦＥＴ２の二次降伏電圧ＶＳＢ（ＭＯＳ）を上回ることがなく、ＭＯＳＦＥＴ２をＥＳＤ等のサージによる破壊から確実に保護することができる。
【００４３】
このように構成することにより、サージ吸収素子のサイズを最適化でき、統合型のインテリジェントスイッチデバイスのチップサイズを縮小することができる。
【００４４】
なお、図２では各経路にツェナーダイオードを配置しているが、サージ電圧が印加されるモードが特定できる場合には、少なくともその端子間にサージ吸収素子を配置すればよく、他の個所への配置は省略できる。サージ吸収素子の配置を省略することによりチップサイズの一層の小型化を図ることができる。
【００４５】
上記の実施の形態および実施例では横型のＭＯＳＦＥＴとサージ吸収素子として縦型のツェナーダイオードを例に説明をしたがこれに限るものではく、上記の条件１〜条件５を充足する素子を採用することができる。
【符号の説明】
【００４６】
１  ＩＣ
２  ＭＯＳＦＥＴ
３  入力端子
４  出力端子
５  電源端子
６  ツェナーダイオード
１１  高濃度ｎ層（半導体基板）
１２  低濃度ｎ層（半導体基板）
１３  裏面電極（カソード電極）
２０  サージ吸収素子（縦型ダイオード）
２１，３１  ｐウエル
２２，２４  ｎ型高濃度層
２３  ｎベース
２５  ドレイン電極
２６  ゲート電極
２７  ソース電極
３２  ｐ型高濃度層
３３  アノード電極
３５，３６  配線
【図１】
2010287909.tif 000003
【図２】
2010287909.tif 000004
【図３】
2010287909.tif 000005
【図４】
2010287909.tif 000006