(57)【要約】【課題】使用するＰＥ数を削減して回路面積の低減およびＰＥの効率的な利用を行うことのできる多重化用補助ＰＥおよび半導体集積回路の提供を図る。【解決手段】入力側に設けられた複数の上流ＰＥ１１〜１６からの信号を受け取って、多重化して使用される多重化ＰＥ３に対して上流ＰＥからの信号を供給して所定の処理を行わせ、多重化ＰＥによる所定の処理が行われた処理済信号を受け取って、出力側に設けられた複数の下流ＰＥ４１〜４３に順次供給する多重化用補助ＰＥであって、複数の上流ＰＥの動作と、対応する複数の下流ＰＥへの処理済信号の供給とを多重化用補助ＰＥの設定により同期させて行い、複数の上流ＰＥのうちの幾つかは、一対の複数組のＰＥであり、多重化ＰＥに対して、各組の上流ＰＥからの信号に対する所定の処理を行わせ、各組の処理済信号を当該組の上流ＰＥに対応する下流ＰＥに供給するように構成する。【選択図】図１８
2010287122.tif 000002
【特許請求の範囲】
【請求項１】
入力側に設けられた複数の上流ＰＥからの信号を受け取って、多重化して使用される多重化ＰＥに対して前記上流ＰＥからの信号を供給して所定の処理を行わせ、前記多重化ＰＥによる前記所定の処理が行われた処理済信号を受け取って、出力側に設けられた複数の下流ＰＥに順次供給する多重化用補助ＰＥであって、
前記複数の上流ＰＥの動作と、対応する前記複数の下流ＰＥへの前記処理済信号の供給とを前記多重化用補助ＰＥの設定により同期させて行い、
前記複数の上流ＰＥのうちの幾つかは、一対の複数組のＰＥであり、
前記多重化ＰＥに対して、前記各組の上流ＰＥからの信号に対する前記所定の処理を行わせ、
前記各組の処理済信号を当該組の上流ＰＥに対応する前記下流ＰＥに供給することを特徴とする多重化用補助ＰＥ。
【請求項２】
請求項１に記載の多重化用補助ＰＥにおいて、
前記多重化用補助ＰＥは、
当該多重化用補助ＰＥの設定により、クロックのサイクル毎に順次バリッドとなる前記各組のＰＥからの信号を処理するパイプライン型回路に適用されることを特徴とする多重化用補助ＰＥ。
【請求項３】
請求項１に記載の多重化用補助ＰＥにおいて、
前記多重化用補助ＰＥは、
当該多重化用補助ＰＥの設定により、クロックの複数サイクルでバリッドとなる前記各組のＰＥからの信号を処理するパイプライン型ではない回路に適用されることを特徴とする多重化用補助ＰＥ。
【請求項４】
請求項１〜３のいずれか１項に記載の多重化用補助ＰＥにおいて、
前記多重化用補助ＰＥの設定を行うコンフィグレーション設定部を有することを特徴とする多重化用補助ＰＥ。
【請求項５】
請求項４に記載の多重化用補助ＰＥにおいて、
前記コンフィグレーション設定部は、
前記多重化用補助ＰＥのコンフィグレーションを複数蓄えておくコンフィグレーションメモリと、
外部からの制御信号を受け取って、前記多重化用補助ＰＥ内部の複数の機能ブロックに信号を伝達するＰＥ制御部と、
前記ＰＥ制御部からの指示により前記コンフィグレーションメモリから該当するコンフィグレーションデータを読み出すメモリ制御部と、
前記メモリ制御部からの前記コンフィグレーションデータをデコードして前記各機能ブロックに信号を送るコンフィグレーション分配部と、を有することを特徴とする多重化用補助ＰＥ。
【請求項６】
請求項５に記載の多重化用補助ＰＥにおいて、前記複数の機能ブロックは、
前記複数の上流ＰＥからの信号を受け取る複数の信号入力部と、
前記多重化ＰＥに対して前記上流ＰＥからの信号を供給する出力部と、
前記複数の信号入力部を介して前記複数の上流ＰＥからの信号を受け取り、前記出力部への信号を選択するデータ選択部と、
前記処理済信号を受け取って前記複数の下流ＰＥに順次供給する複数の出力ゲート部と、を有することを特徴とする多重化用補助ＰＥ。
【請求項７】
請求項６に記載の多重化用補助ＰＥにおいて、
前記複数の上流ＰＥからの信号は、所定ビットのデータおよびバリッド信号を有することを特徴とする多重化用補助ＰＥ。
【請求項８】
請求項７に記載の多重化用補助ＰＥにおいて、
前記複数の信号入力部、前記出力部、前記データ選択部および前記出力ゲート部は、それぞれ前記所定ビットのデータおよび前記バリッド信号を処理することを特徴とする多重化用補助ＰＥ。
【請求項９】
請求項１〜８のいずれか１項に記載の多重化用補助ＰＥと、
前記複数の上流ＰＥと、
前記複数の下流ＰＥと、
前記多重化ＰＥと、を有することを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、
前記多重化用補助ＰＥを複数有し、該複数の多重化用補助ＰＥを多重化して使用することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重化用補助ＰＥおよび半導体集積回路に関する。
【背景技術】
【０００２】
近年、並列演算によりＡＳＩＣ並みの性能をＤＳＰ同様のプログラム設計で簡単に実現できるダイナミックリコンフィギュラブル回路（Dynamic Reconfigurable Circuit：動的再構成可能な回路；半導体集積回路）が注目されている。
【０００３】
動的再構成可能な回路は、演算，データの記憶や流れの制御，プログラムの流れ制御などを行う要素（ＰＥ：Processing Element），コンフィグレーションメモリおよびシーケンサーを有する。
【０００４】
コンフィグレーションメモリは、ＰＥの動作を表すコンフィグレーションを記憶し、また、シーケンサーは、動的再構成可能な回路を制御する。
【０００５】
この動的再構成可能な回路の特徴として、コンフィグレーションを高速に切り替えることにより、ＰＥを有効に再利用できることが挙げられる。
【０００６】
ところで、従来、動的再構成可能な回路として、コンフィグレーションを高速に切り替えてＰＥを有効に再利用することを実現する様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１２３５６３号公報
【特許文献２】特開２００６−０１８５３９号公報
【特許文献３】特開２００７−２４１８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来、コンフィグレーションを高速に切り替えてＰＥを有効に再利用するものとして、ＤＲＰ（Dynamically Reconfigurable Processor）方式、および、細分化コンテキスト切り替え方式が研究・開発されている。
【０００９】
ＤＲＰ方式では、１つのコンフィグレーション中で使用できるＰＥ数は、物理的なＰＥ数までとなる。また、細分化コンテキスト切り替え方式では、１つの仮想コンフィグレーションを用いることで、仮想的に使用できるＰＥ数を増やすことができる。
【００１０】
一方、どちらの方式でも、１つのコンフィグレーション内でＲＡＭ（Random Access Memory）・ＰＥに複数回アクセスする場合等において、一般的には入力段に合流用ＰＥを用いる必要があった。
【００１１】
また、ＲＡＭ・ＰＥから読み出す場合等には、出力段にゲートＰＥを用いる必要があり、さらに、出力段のゲートタイミングを作るためのＰＥも用意する必要があった。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、入力側に設けられた複数の上流ＰＥからの信号を受け取って、多重化して使用される多重化ＰＥに対して前記上流ＰＥからの信号を供給して所定の処理を行わせる多重化用補助ＰＥが提供される。
【００１３】
前記多重化用補助ＰＥは、前記多重化ＰＥによる前記所定の処理が行われた処理済信号を受け取って、出力側に設けられた複数の下流ＰＥに順次供給する。
【００１４】
前記複数の上流ＰＥの動作と、対応する前記複数の下流ＰＥへの前記処理済信号の供給とは、前記多重化用補助ＰＥの設定により同期させて行う。
【００１５】
前記複数の上流ＰＥのうちの幾つかは、一対の複数組のＰＥであり、前記多重化ＰＥに対して、前記各組の上流ＰＥからの信号に対する前記所定の処理を行わせ、前記各組の処理済信号を当該組の上流ＰＥに対応する前記下流ＰＥに供給するようになっている。
【発明の効果】
【００１６】
開示の多重化用補助ＰＥおよび半導体集積回路は、使用するＰＥ数を削減して回路面積の低減の効果を奏し、ＰＥの効率的な利用を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】半導体集積回路の一例を概略的に示すブロック図である。
【図２】図１に示す半導体集積回路の動作の一例を説明するための図（その１）である。
【図３】図１に示す半導体集積回路の動作の一例を説明するための図（その２）である。
【図４】図１に示す半導体集積回路の動作の一例を説明するための図（その３）である。
【図５】図１に示す半導体集積回路の動作の一例を説明するための図（その４）である。
【図６】図１に示す半導体集積回路の動作の一例を説明するための図（その５）である。
【図７】図１に示す半導体集積回路における合流用ＰＥの一例を示すブロック図である。
【図８】図１に示す半導体集積回路におけるゲートＰＥの一例を示すブロック図である。
【図９】図１に示す半導体集積回路におけるタイミング用ＰＥの一例を示すブロック図である。
【図１０】半導体集積回路の他の例を概略的に示すブロック図である。
【図１１】図１０に示す半導体集積回路の動作の一例を説明するための図（その１）である。
【図１２】図１０に示す半導体集積回路の動作の一例を説明するための図（その２）である。
【図１３】図１０に示す半導体集積回路の動作の一例を説明するための図（その３）である。
【図１４】図１０に示す半導体集積回路の動作の一例を説明するための図（その４）である。
【図１５】図１０に示す半導体集積回路の動作の一例を説明するための図（その５）である。
【図１６】図１０に示す半導体集積回路の動作の一例を説明するための図（その６）である。
【図１７】図１０に示す半導体集積回路の動作の一例を説明するための図（その７）である。
【図１８】第１実施例の半導体集積回路を概略的に示すブロック図である。
【図１９】図１８に示す半導体集積回路における多重化用補助ＰＥの一例を示すブロック図である。
【図２０】図１９に示す多重化用補助ＰＥの動作の一例を説明するための図（その１）である。
【図２１】図１９に示す多重化用補助ＰＥの動作の一例を説明するための図（その２）である。
【図２２】図１９に示す多重化用補助ＰＥの動作の一例を説明するための図（その３）である。
【図２３】図１９に示す多重化用補助ＰＥの動作の一例を説明するための図（その４）である。
【図２４】図１９に示す多重化用補助ＰＥの動作の一例を説明するための図（その５）である。
【図２５】図１９に示す多重化用補助ＰＥの動作の他の例を説明するための図（その１）である。
【図２６】図１９に示す多重化用補助ＰＥの動作の他の例を説明するための図（その２）である。
【図２７】図１９に示す多重化用補助ＰＥの動作の他の例を説明するための図（その３）である。
【図２８】図１９に示す多重化用補助ＰＥの動作の他の例を説明するための図（その４）である。
【図２９】図１９に示す多重化用補助ＰＥの動作の他の例を説明するための図（その５）である。
【図３０】図１に示す半導体集積回路における合流用ＰＥ〜ゲートＰＥまでを図１９に対応させて示すブロック図（その１）である。
【図３１】図１に示す半導体集積回路における合流用ＰＥ〜ゲートＰＥまでを図１９に対応させて示すブロック図（その２）である。
【図３２】第２実施例の半導体集積回路を概略的に示すブロック図である。
【図３３】図３２に示す半導体集積回路の動作の一例を説明するための図（その１）である。
【図３４】図３２に示す半導体集積回路の動作の一例を説明するための図（その２）である。
【図３５】図３２に示す半導体集積回路の動作の一例を説明するための図（その３）である。
【図３６】図３２に示す半導体集積回路の動作の一例を説明するための図（その４）である。
【図３７】図３２に示す半導体集積回路の動作の一例を説明するための図（その５）である。
【図３８】図３２に示す半導体集積回路の動作の一例を説明するための図（その６）である。
【図３９】図３２に示す半導体集積回路の動作の一例を説明するための図（その７）である。
【図４０】図３２に示す半導体集積回路の動作の一例を説明するための図（その８）である。
【図４１】図３２に示す半導体集積回路の動作の一例を説明するための図（その９）である。
【図４２】図３２に示す半導体集積回路の動作の一例を説明するための図（その１０）である。
【発明を実施するための形態】
【００１８】
まず、実施例を詳述する前に、半導体集積回路の例とその問題点を説明する。
【００１９】
図１は半導体集積回路（動的再構成可能な回路）の一例を概略的に示すブロック図であり、３組の入力信号に対して所定のＰＥ（Processing Element：１３０）を多重化して用い、結果を３つのゲートＰＥで選択して下流回路に流すものを示している。
【００２０】
図１において、参照符号１１１，１１４；１１２，１１５および１１３，１１６は一対のペアとして使用される３組の入力側のＰＥ（上流ＰＥ）、１２１および１２２は合流用ＰＥ、並びに、１３０は多重化して使用されるＰＥを示している。
【００２１】
また、参照符号１４１〜１４３は出力側のＰＥ（下流ＰＥ）、１５１〜１５３は出力側のゲートＰＥ、そして、１６１〜１６３はタイミング（遅延）用ＰＥを示している。
【００２２】
ここで、第１組の入力信号はＰＥ１１１および１１４の出力信号であり、第２組の入力信号はＰＥ１１２および１１５の出力信号であり、そして、第３組の入力信号はＰＥ１１３および１１６の出力信号である。
【００２３】
また、合流用ＰＥ１２１，１２２は、それぞれ第１組〜第３組の入力信号において、バリッド（valid）信号が付与されているデータを多重化して使用されるＰＥ１３０に流す。なお、バリッド信号は、３組の入力信号のうちのいずれか１つに付与されるか、３組の入力信号の全てに付与されないようになっている。
【００２４】
図１において、多重化して使用されるＰＥ１３０は、１つのＰＥとして描かれているが、実際には、例えば、複数のＰＥを用いた回路が適用される。
【００２５】
また、入力される３組の信号は、互いに同じタイミングで合流器（合流用ＰＥ１２１，１２２）に入力されないようにタイミングが調整されているものとする。
【００２６】
なお、信号が入力されたかどうかは、例えば、信号にデータが載っているかどうかを表す線（バリッド線）をチェックすることにより判定することができる。
【００２７】
図２〜図６は図１に示す半導体集積回路の動作の一例を説明するための図である。
まず、図２に示されるように、クロックの１サイクル目において、第１組のＰＥ１１１，１１４から信号が出力される。
【００２８】
次に、図３に示されるように、クロックの２サイクル目において、第１組のＰＥ１１１，１１４の出力信号は、それぞれ合流用ＰＥ１２１，１２２に取り込まれる。このとき、第２組のＰＥ１１２，１１５から信号が出力される。
【００２９】
さらに、図４に示されるように、クロックの３サイクル目において、合流用ＰＥ１２１，１２２に取り込まれた第１組のＰＥ１１１，１１４の出力信号は、多重化して使用されるＰＥ１３０に供給されて所定の処理が行われる。
【００３０】
このとき、第２組のＰＥ１１２，１１５の出力信号は、それぞれ合流用ＰＥ１２１，１２２に取り込まれ、また、第３組のＰＥ１１３，１１６から信号が出力される。さらに、タイミング用ＰＥ１６１もタイミング信号を生成するために活性化される。
【００３１】
その後、図５に示されるように、クロックの４サイクル目において、ＰＥ１３０で所定の処理が行われた第１組の出力信号（処理済信号）は、タイミング用ＰＥ１６１からのタイミング信号によりゲートＰＥ１５１に取り込まれる。
【００３２】
このとき、合流用ＰＥ１２１，１２２に取り込まれた第２組のＰＥ１１２，１１５の出力信号は、多重化して使用されるＰＥ１３０に供給されて所定の処理が行われる。
【００３３】
また、第３組のＰＥ１１３，１１６の出力信号は、それぞれ合流用ＰＥ１２１，１２２に取り込まれ、また、再び第１組のＰＥ１１１，１１４から信号が出力される。さらに、タイミング用ＰＥ１６２もタイミング信号を生成するために活性化される。
【００３４】
そして、図６に示されるように、クロックの５サイクル目において、ゲートＰＥ１５１に取り込まれている第１組の処理済信号は、ＰＥ１４１に供給され、ＰＥ１４１によるさらなる処理が行われる。
【００３５】
このとき、ＰＥ１３０で所定の処理が行われた第２組の処理済信号は、タイミング用ＰＥ１６２からのタイミング信号によりゲートＰＥ１５２に取り込まれる。
【００３６】
また、合流用ＰＥ１２１，１２２に取り込まれた第３組のＰＥ１１３，１１６の出力信号は、多重化して使用されるＰＥ１３０に供給されて所定の処理が行われる。
【００３７】
さらに、第１組のＰＥ１１１，１１４の出力信号は、それぞれ合流用ＰＥ１２１，１２２に取り込まれ、また、再び第２組のＰＥ１１２，１１５から信号が出力される。さらに、タイミング用ＰＥ１６３もタイミング信号を生成するために活性化される。
【００３８】
以上の処理を繰り返すことで、３組のＰＥ１１１，１１４；１１２，１１５および１１３，１１６の出力信号を、多重化して使用されるＰＥ１３０で順次処理して下流のＰＥ１４１，１４２および１４３に流すようになっている。
【００３９】
ここで、図１に示す動的再構成可能な回路において、１つの有意なデータは、１クロックの間だけ有効（バリッド）となって回路を流れ、タイミングを合わせる回路により、２つのデータを入力としてＰＥ１３０で順次演算が行われる。このような回路は、例えば、パイプライン型回路と呼ばれている。
【００４０】
このように、図１に示す動的再構成可能な回路においても、３組の入力信号に対してＰＥ１３０を多重化して用いる回路を構成することはできる。
【００４１】
しかしながら、図１の動的再構成可能な回路において、多重アクセスの多いプログラムは、処理内容は少なくても使用ＰＥ数が多いためにマッピングできなくなってしまうか、或いは、マッピングを可能にするために多数のＰＥを用意する必要が生じる。
【００４２】
具体的に、上述したパイプライン型の動的再構成可能な回路では、２つの合流用ＰＥ１２１，１２２、３つのゲートＰＥ１５１〜１５３、並びに、３つのタイミング用ＰＥ１６１〜１６３が必要になる。すなわち、プロセッサ１３０を多重化して使用するために、合計８個のＰＥが必要になる。
【００４３】
図７〜図９は図１に示す半導体集積回路における各ＰＥの一例を示すブロック図であり、図７は合流用ＰＥ，図８はゲートＰＥ，そして、図９はタイミング用（遅延）ＰＥの例を示すものである。
【００４４】
図７に示されるように、合流用ＰＥ１２１（１２２）は、ＰＥ制御部1211，コンフィグレーションメモリ1212，メモリ制御部1213，コンフィグレーション分配部1214，４つの信号入力部1215a〜1215d，演算部1216および出力部1217を有する。
【００４５】
図８に示されるように、ゲートＰＥ１５１（１５２，１５３）は、ＰＥ制御部1511，コンフィグレーションメモリ1512，メモリ制御部1513，コンフィグレーション分配部1514，信号入力部1515，演算部1516および出力部1517を有する。
【００４６】
図９に示されるように、タイミング用ＰＥ１６１（１６２，１６３）は、ＰＥ制御部1611，コンフィグレーションメモリ1612，メモリ制御部1613，コンフィグレーション分配部1614，信号入力部1615，演算部1616および出力部1617を有する。
【００４７】
次に、上述した合流用ＰＥ１２１，ゲートＰＥ１５１およびタイミング用ＰＥ１６１におけるＰＥ制御部，コンフィグレーションメモリ，メモリ制御部，コンフィグレーション分配部，信号入力部，演算部および出力部を説明する。
【００４８】
なお、例えば、各ＰＥにおける演算部1216，1516および1516は、それらの入力信号の数はそれぞれ異なっているが、処理機能としては実質的に同様である。
【００４９】
まず、ＰＥ制御部1211(1511,1611)は、動的再構成可能な回路全体を制御している制御部から、リセット，動作開始／停止，一時停止，次にどの部分を実行するか、メモリ読出／書込等の指示を制御信号として受け取り、ＰＥ内部の機能ブロックに信号を伝達する。
【００５０】
コンフィグレーションメモリ1212(1512,1612)は、ＰＥのコンフィグレーションを複数蓄えておくメモリであり、メモリ制御部1213(1513,1613)の指示に従って、読み出しおよび書き込みができるようになっている。
【００５１】
メモリ制御部1213(1513,1613)は、ＰＥ制御部1211(1511,1611)からの指示を受けて動作する。すなわち、ＰＥ制御部1211からコンフィグレーションのどの部分を次に実行するかの指示を受け取った場合、コンフィグレーションメモリ1212から該当するデータを読み出してコンフィグレーション分配部1214に転送する。
【００５２】
また、ＰＥ制御部1211からメモリ読出／書込のメモリアクセスの指示を受け取った場合、メモリアクセス用のポートを通じてデータをやり取りし、コンフィグレーションメモリ1212から読み出し、または、コンフィグレーションメモリ1212への書き込みを行う。
【００５３】
コンフィグレーション分配部1214は、メモリ制御部1213から受け取ったコンフィグレーションデータをデコードして各機能ブロックに信号を送る。
【００５４】
信号入力部1215a〜1215d(1515,1615)は、ＰＥ制御部1211(1511,1611)によってその動作が制御され、コンフィグレーション分配部1214(1514,1614)からコンフィグレーションを受け取ってＰＥへの入力信号を受け取るか否かを決める。入力信号を受け取ると、演算部1216(1516,1616)にデータを送る。
【００５５】
演算部1216,1516,1616は、入力信号から受け取ったデータに対してコンフィグレーション分配部1214,1514,1614から指示された演算を施す。なお、演算の内容は、ＰＥ毎に異なる。
【００５６】
具体的に、例えば、合流用ＰＥ１２１であれば、演算部1216は、入力のうちの１つだけ有効データであった場合、それを結果として出力し、また、有効データが無ければ、無効データを出力する。なお、複数の有効データが同時に入力された場合は、動作は定義されていない。
【００５７】
また、例えば、タイミング用ＰＥ１６１であれば、演算部1616でデータを遅延させ、コンフィグレーション分配部1614から指示されたサイクル分遅れたデータを結果として出力する。
【００５８】
さらに、ゲートＰＥ１５１であれば、演算部1516は、ゲートとなる信号が有効を表す時、ゲートされる信号を結果として出力し、ゲートとなる信号が無効を表していれば、無効データを結果として出力する。
【００５９】
なお、ゲート信号がどのような状態の場合に有効／無効を表すのかは、コンフィグレーション分配部1514から演算部1516に指示される。また、演算部1516から出力される結果は、出力部1517に転送される。
【００６０】
出力部1217(1517,1617)は、コンフィグレーション分配部1214(1514,1614)からレジスタを更新するように指示されていた場合、演算部1216(1516,1616)から結果を受け取り、内部に持っているレジスタに蓄える。
【００６１】
なお、演算部1216(1516,1616)が動作していない場合、または、無効データに対する演算を行った場合は、内部に持っているレジスタに無効データを蓄える。
【００６２】
さらに、コンフィグレーション分配部1214(1514,1614)からレジスタを更新しないように指示されていた場合は、レジスタを更新せず、また、リセットを指示されていた場合は、レジスタに蓄えられたデータを無効データとする。
【００６３】
次に、パイプライン型ではない動的再構成可能な回路の動作を説明する。ここで、クロックの複数サイクルの間継続して有効となるデータをパイプライン型ではないデータと呼び、パイプライン型ではないデータを含めて多重化を行う回路をパイプライン型ではないデータ用の多重化回路と呼ぶことにする。
【００６４】
すなわち、ループを繰り返す間中同じ値を保持する場合など、複数回同じ値を参照する場合は、レジスタに値を登録し、有効データを出し続けるパイプライン型ではない回路を用いる場合がある。
【００６５】
図１０は半導体集積回路（動的再構成可能な回路）の他の例を概略的に示すブロック図であり、パイプライン型ではないデータ用の多重化回路を示すものである。なお、図１０の回路は、３組の入力信号に対して所定のＰＥ（２３０）を多重化して用い、結果を３つのゲートＰＥおよびレジスタＰＥを介して下流回路に流すものである。
【００６６】
図１０において、参照符号２１１，２１４；２１２，２１５および２１３，２１６は一対のペアとして使用される３組の入力側のＰＥ（上流ＰＥ）、２２１および２２２は合流用ＰＥ、並びに、２３０は多重化して使用されるＰＥを示している。
【００６７】
また、参照符号２４１〜２４３は出力側のＰＥ（下流ＰＥ）、２５１〜２５３は出力側のゲートＰＥ、２６０はタイミング（遅延）用ＰＥ、２７１〜２７６は入力側のゲートＰＥ、２８０はカウンタＰＥ、２９１〜２９３は出力側のレジスタＰＥを示している。
【００６８】
ここで、第１組の入力信号はＰＥ２１１，２１４の出力信号であり、第２組の入力信号はＰＥ２１２，２１５の出力信号であり、そして、第３組の入力信号はＰＥ２１３，２１６の出力信号である。
【００６９】
さらに、ゲートＰＥ２７１〜２７６は、カウンタＰＥ２８０の出力信号によって制御され、また、ゲートＰＥ２５１〜２５３は、タイミング用ＰＥ２６０の出力信号によって制御される。
【００７０】
なお、図１０において、前述した図１と同様に、多重化して使用されるＰＥ２３０は、１つのＰＥとして描かれているが、実際には、例えば、複数のＰＥを用いた回路が適用される。
【００７１】
図１１〜図１７は図１０に示す半導体集積回路の動作の一例を説明するための図である。
【００７２】
まず、図１１に示されるように、クロックの１サイクル目において、第１組〜第３組のＰＥ２１１，２１４；２１２，２１５および２１３，２１６からの信号は、出力されている。このとき、カウンタＰＥ２８０が活性化される。
【００７３】
次に、図１２に示されるように、クロックの２サイクル目において、カウンタＰＥ２８０の出力信号によりゲートＰＥ２７１，２７４に対して第１組のＰＥ２１１，２１４の出力信号が取り込まれる。
【００７４】
さらに、図１３に示されるように、クロックの３サイクル目において、ゲートＰＥ２７１，２７４を介した第１組のＰＥ２１１，２１４の出力信号は、合流用ＰＥ２２１，２２２に取り込まれる。
【００７５】
このとき、カウンタＰＥ２８０の出力信号によりゲートＰＥ２７２，２７５に対して第２組のＰＥ２１２，２１５の出力信号が取り込まれる。
【００７６】
そして、図１４に示されるように、クロックの４サイクル目において、合流用ＰＥ２２１，２２２に取り込まれた第１組のＰＥ２１１，２１４の出力信号は、多重化して使用されるＰＥ２３０に供給されて所定の処理が行われる。
【００７７】
このとき、ゲートＰＥ２７２，２７５を介した第２組のＰＥ２１２，２１５の出力信号は、合流用ＰＥ２２１，２２２に取り込まれる。また、カウンタＰＥ２８０の出力信号によりゲートＰＥ２７３，２７６に対して第３組のＰＥ２１３，２１６の出力信号が取り込まれる。さらに、タイミング用ＰＥ２６０もタイミング信号を生成するために活性化される。
【００７８】
その後、図１５に示されるように、クロックの５サイクル目において、ＰＥ２３０で所定の処理が行われた第１組の出力信号（処理済信号）は、タイミング用ＰＥ２６０からのタイミング信号によりゲートＰＥ２５１に取り込まれる。
【００７９】
このとき、合流用ＰＥ２２１，２２２に取り込まれた第２組のＰＥ２１２，２１５の出力信号は、多重化して使用されるＰＥ２３０に供給されて所定の処理が行われる。また、ゲートＰＥ２７３，２７６を介した第３組のＰＥ２１３，２１６の出力信号は、合流用ＰＥ２２１，２２２に取り込まれる。
【００８０】
さらに、カウンタＰＥ２８０の出力信号によりゲートＰＥ２７１，２７４に対して再び第１組のＰＥ２１１，２１４の出力信号が取り込まれる。
【００８１】
その後、図１６に示されるように、クロックの６サイクル目において、ゲートＰＥ２５１に取り込まれた第１組の処理済信号は、レジスタＰＥ２９１に供給されて保持される。
【００８２】
このとき、ＰＥ２３０で所定の処理が行われた第２組の処理済信号は、タイミング用ＰＥ２６０からのタイミング信号によりゲートＰＥ２５２に取り込まれる。また、合流用ＰＥ２２１，２２２に取り込まれた第３組のＰＥ２１３，２１６の出力信号は、多重化して使用されるＰＥ２３０に供給されて所定の処理が行われる。
【００８３】
さらに、ゲートＰＥ２７１，２７４を介した第１組のＰＥ２１１，２１４の出力信号は、合流用ＰＥ２２１，２２２に取り込まれる。そして、カウンタＰＥ２８０の出力信号によりゲートＰＥ２７２，２７５に対して再び第２組のＰＥ２１２，２１５の出力信号が取り込まれる。
【００８４】
そして、図１７に示されるように、クロックの７サイクル目において、レジスタＰＥ２９１に保持された第１組の処理済信号は、ＰＥ２４１に供給されてさらなる処理が行われることになる。
【００８５】
このとき、ゲートＰＥ２５２に取り込まれた第２組の処理済信号は、レジスタＰＥ２９２に供給されて保持される。また、ＰＥ２３０で所定の処理が行われた第３組の処理済信号は、タイミング用ＰＥ２６０からのタイミング信号によりゲートＰＥ２５３に取り込まれる。
【００８６】
さらに、合流用ＰＥ２２１，２２２に取り込まれた第１組のＰＥ２１１，２１４の出力信号は、再び多重化して使用されるＰＥ２３０に供給されて所定の処理が行われる。
【００８７】
また、ゲートＰＥ２７２，２７５を介した第２組のＰＥ２１２，２１５の出力信号は、合流用ＰＥ２２１，２２２に取り込まれる。そして、カウンタＰＥ２８０の出力信号によりゲートＰＥ２７３，２７６に対して再び第３組のＰＥ２１３，２１６の出力信号が取り込まれる。
【００８８】
以上の処理を繰り返すことで、３組のＰＥ２１１，２１４；２１２，２１５および２１３，２１６の出力信号を、多重化して使用されるＰＥ２３０で順次処理して下流のＰＥ２４１，２４２および２４３に流すようになっている。
【００８９】
上述したパイプライン型ではない動的再構成可能な回路では、２つの合流用ＰＥ２２１，２２２、９つのゲートＰＥ２５１〜２５３，２７１〜２７６、タイミング用ＰＥ２６０、カウンタＰＥ２８０、並びに、３つのレジスタＰＥ２９１〜２９３が必要になる。すなわち、ＰＥ２３０を多重化して使用するために、合計１６個のＰＥが必要になる。
【００９０】
以下、本発明による多重化用補助ＰＥおよび半導体集積回路の各実施例を、添付図面を参照して詳述する。
【００９１】
図１８は第１実施例の半導体集積回路（動的再構成可能な回路）を概略的に示すブロック図であり、３組の入力信号に対して所定のＰＥ（３）を多重化して用い、結果を下流回路に流すものを示している。
【００９２】
図１８において、参照符号１１，１４；１２，１５および１３，１６は一対のペアとして使用される３組の入力側のＰＥ（上流ＰＥ）、２は多重化用補助ＰＥ、３は多重化して使用されるＰＥ、並びに、４１〜４３は出力側のＰＥ（下流ＰＥ）を示している。
【００９３】
ここで、第１組の入力信号はＰＥ１１および１４の出力信号であり、第２組の入力信号はＰＥ１２および１５の出力信号であり、そして、第３組の入力信号はＰＥ１３および１６の出力信号である。
【００９４】
図１８において、多重化して使用されるＰＥ３は、１つのＰＥとして描かれているが、実際には、例えば、複数のＰＥを用いた回路が適用される。
【００９５】
図１９は図１８に示す半導体集積回路における多重化用補助ＰＥ２の一例を示すブロック図である。
【００９６】
図１９に示されるように、多重化用補助ＰＥ２は、ＰＥ制御部２１，コンフィグレーションメモリ２２，メモリ制御部２３，コンフィグレーション分配部２４，４つの信号入力部２５ａ〜２５ｄ，データ選択部２６および出力部２７を有する。
【００９７】
さらに、多重化用補助ＰＥ２は、４つの遅延部２６ａ〜２６ｄおよび４つの出力ゲート部２７ａ〜２７ｄを有する。
【００９８】
ここで、ＰＥ制御部２１，コンフィグレーションメモリ２２，メモリ制御部２３，コンフィグレーション分配部２４，信号入力部２５ａ〜２５ｄおよび出力部２７は、図７〜図９を参照して説明したものに対応する。
【００９９】
すなわち、ＰＥ制御部２１は、動的再構成可能な回路全体を制御している制御部から、リセット，動作開始／停止，一時停止，次にどの部分を実行するか、メモリ読出／書込等の指示を制御信号として受け取り、ＰＥ内部の機能ブロックに信号を伝達する。
【０１００】
コンフィグレーションメモリ２２は、ＰＥのコンフィグレーションを複数蓄えておくメモリであり、メモリ制御部２３の指示に従って、読み出しおよび書き込みができるようになっている。
【０１０１】
メモリ制御部２３は、ＰＥ制御部２１からの指示を受けて動作する。すなわち、ＰＥ制御部２１からコンフィグレーションのどの部分を次に実行するかの指示を受け取った場合、コンフィグレーションメモリ２２から該当するデータを読み出してコンフィグレーション分配部２４に転送する。
【０１０２】
また、ＰＥ制御部２１からメモリ読出／書込のメモリアクセスの指示を受け取った場合、メモリアクセス用のポートを通じてデータをやり取りし、コンフィグレーションメモリ２２から読み出し、または、コンフィグレーションメモリ２２への書き込みを行う。
【０１０３】
コンフィグレーション分配部２４は、メモリ制御部２３から受け取ったコンフィグレーションデータをデコードして各機能ブロックに信号を送る。
【０１０４】
信号入力部２５ａ〜２５ｄは、ＰＥ制御部２１によってその動作が制御され、コンフィグレーション分配部２４からコンフィグレーションを受け取って多重化用補助ＰＥ２への入力信号DI00,DI01〜DI30,DI31を受け取るか否かを決める。
【０１０５】
図１９において、例えば、各入力信号線に記載された『１６＋１』は、入力データ１６ビットとバリッド信号１ビットを表し、また、各出力信号線に記載された『１６＋１』は、出力データ１６ビットとバリッド信号１ビットを表している。
【０１０６】
また、遅延部２６ａ〜２６ｄの前後の２ビットデータは、２つのデータのバリッド信号のみを入出力することを表している。
【０１０７】
そして、信号入力部２５ａ〜２５ｄでは、入力信号DI00〜DI31のバリッド信号とコンフィグレーション分配部２４から与えられた信号とを比較し、条件を満たしていれば、入力データをそのままデータ選択部２６に供給する。このとき、信号入力部２５ａ〜２５ｄは、遅延部２６ａ〜２６ｄに対してバリッド信号を２ビット纏めて供給する。
【０１０８】
データ選択部２６は、多重化する回路にどの信号を送るかを選択する部分であり、選択の方法には、固定の優先順位を割り振る方法やラウンドロビン（round robin）など様々な方法が考えられる。
【０１０９】
なお、以下の記載では、図１〜図６を参照して説明したパイプライン型回路向けモード、並びに、図１０〜図１７を参照して説明したパイプライン型ではないデータが入ったときのｎ分割選択モード（自律モード）を説明する。ここで、どちらのモードを実行するかは、コンフィグレーション分配部２４からの信号により規定される。
【０１１０】
遅延部２６ａ〜２６ｄは、ＰＥ制御部２１，コンフィグレーション分配部２４およびデータ選択部２６からの信号を受け取り、入力信号のバリッド信号を遅延して出力ゲート部２７ａ〜２７ｄに供給する。
【０１１１】
遅延部２６ａ〜２６ｄでは、コンフィグレーション分配部２４によって指定されたサイクルだけ入力されたバリッド信号を遅延させて出力ゲート部２７ａ〜２７ｄに送る。
【０１１２】
すなわち、遅延部２６ａ〜２６ｄは、バリッド信号の入力と同じサイクルでデータ選択部２６から選択信号を受け取り、自身が属するチャンネルが選択されていない場合はバリッド信号を両方とも無効にしてから遅延する。
【０１１３】
また、コンフィグレーションのプログラムを開始する際には、全てのバリッド信号用のレジスタをリセットした状態から開始する。
【０１１４】
出力部２７は、ＰＥ制御部２１からの信号を受け取って、データ選択部２６からの信号（１６＋１：１６ビットのデータおよび１ビットのバリッド信号）を制御して出力信号（ＰＥ３の入力信号）DO40,DO41として出力する。
【０１１５】
すなわち、出力部２７では、毎サイクル、データ選択部２６から送られてきたデータをレジスタに取り込み、出力信号DO40,DO41として出力する。
【０１１６】
出力ゲート部２７ａ〜２７ｄは、対応する遅延部２６ａ〜２６ｄの出力信号と共に、入力信号（ＰＥ３の出力信号）DI40,DI41を受け取り、ＰＥ制御部２１およびコンフィグレーション分配部２４からの信号に従って出力信号DO00,DO01〜DO30,DO31を出力する。
【０１１７】
ここで、図１９に示す多重化用補助ＰＥ２は、単体で四多重まで対応可能なものであり、多重化して用いるＰＥ３の入出力はそれぞれ２つまでとなっている。また、多重化して用いるＰＥ３とは、信号（ポート）DI40,DI41およびDO40,DO41により結合される。
【０１１８】
なお、ＰＥ３により処理が行われる上流の３組のＰＥ１１，１４；１２，１５および１３，１６からの入力データは、信号入力部２５ａ，２５ｂおよび２５ｃに対して、入力信号DI00,DI01；DI10,DI11；DI20,DI21として供給される。
【０１１９】
そして、ＰＥ３により処理が行われた出力信号は、下流の３つのＰＥ４１，４２および４３に対して、出力信号DO00,DO10およびDO20として供給される。
【０１２０】
また、タイミングポートＴＰには、例えば、図１０〜図１７を参照して説明したパイプライン型ではないデータの処理を行う場合（データ選択部２６が自律モードで動作する場合）、他のＰＥから動作開始のタイミング信号ＴＳを受け取るために使用する。このタイミング信号ＴＳは、図１０におけるカウンタＰＥ２８０からの入力信号に相当する。
【０１２１】
ここで、パイプライン型ではないデータの処理を行うモードでは、バリッド信号を受け取ったかどうかを判定する部分まではパイプライン型モードと同じ振る舞いをする。
【０１２２】
そして、バリッド信号を受け取ったときのみ、出力ゲート部２７ａ〜２７ｄのバリッド信号と出力データを更新し、そうではないときは更新しない。なお、出力データは、出力信号DO00,DO11〜DO30,DO31として出力する。
【０１２３】
次に、上記２つのモード、すなわち、図２０〜図２４を参照してパイプライン型回路向けモード、並びに、図２５〜図２９を参照してパイプライン型ではないデータが入ったときのｎ分割選択モードを説明する。
【０１２４】
図２０〜図２４は図１９に示す多重化用補助ＰＥの動作の一例を説明するための図であり、図１および図２〜図６を参照して説明したパイプライン型の動的再構成可能な回路として使用したときの動作を示すものである。
【０１２５】
パイプライン型回路向けモードでは、信号入力部２５ａ〜２５ｄから有効な信号を受け取ると、それをそのまま出力部２７に出力し、そして、遅延部２６ａ〜２６ｄには、有効信号が来たチャンネルを選択するように信号を送るようになっている。
【０１２６】
すなわち、まず、図２０に示されるように、クロックの１サイクル目において、第１組のＰＥ１１，１４から信号が出力される。
【０１２７】
次に、図２１に示されるように、クロックの２サイクル目において、第１組のＰＥ１１，１４の出力信号は、対応する信号入力部２５ａおよびデータ選択部２６を介して出力部２７に取り込まれると共に、信号入力部２５ａを介して遅延部２６ａに取り込まれる。このとき、第２組のＰＥ１２，１５から信号が出力される。
【０１２８】
すなわち、クロックの２サイクル目において、第１組のＰＥ１１，１４のデータおよびバリッド信号は、信号入力部２５ａおよびデータ選択部２６を介して出力部２７に取り込まれる。
【０１２９】
また、第１組のＰＥ１１，１４のバリッド信号は、信号入力部２５ａを介して遅延部２６ａに取り込まれる。
【０１３０】
さらに、図２２に示されるように、クロックの３サイクル目において、出力部２７に取り込まれた第１組のＰＥ１１，１４の出力信号は、多重化して用いるＰＥ３に供給されて所定の処理が行われる。
【０１３１】
このとき、第２組のＰＥ１２，１５の出力信号は、対応する信号入力部２５ｂおよびデータ選択部２６を介して出力部２７に取り込まれると共に、信号入力部２５ｂを介して遅延部２６ｂに取り込まれる。このとき、第３組のＰＥ１３，１６から信号が出力される。
【０１３２】
なお、遅延部２６ａに取り込まれた第１組のＰＥ１１，１４からのバリッド信号は、そのまま保持される。
【０１３３】
その後、図２３に示されるように、クロックの４サイクル目において、遅延部２６ａに取り込まれた第１組のＰＥ１１，１４からのバリッド信号により、ＰＥ３により所定の処理が行われた第１組の出力信号（処理済信号）が出力ゲート部２７ａに取り込まれる。
【０１３４】
このとき、出力部２７に取り込まれた第２組のＰＥ１２，１５からの信号は、多重化して用いるＰＥ３に供給されて所定の処理が行われる。
【０１３５】
また、第３組のＰＥ１３，１６の出力信号は、対応する信号入力部２５ｃおよびデータ選択部２６を介して出力部２７に取り込まれると共に、信号入力部２５ｃを介して遅延部２６ｃに取り込まれる。
【０１３６】
ここで、第１組のＰＥ１１，１４の処理も再び行われ、また、遅延部２６ｂに取り込まれた第２組のＰＥ１２，１５からのバリッド信号は、そのまま保持される。
【０１３７】
そして、図２４に示されるように、クロックの５サイクル目において、出力ゲート部２７ａに取り込まれていた第１組の処理済信号は、下流のＰＥ４１に供給される。
【０１３８】
このとき、遅延部２６ｂに取り込まれた第２組のＰＥ１２，１５からのバリッド信号により、ＰＥ３により所定の処理が行われた第２組の処理済信号が出力ゲート部２７ｂに取り込まれる。
【０１３９】
また、出力部２７に取り込まれた第３組のＰＥ１３，１６からの信号は、多重化して用いるＰＥ３に供給されて所定の処理が行われる。
【０１４０】
さらに、第１組のＰＥ１１，１４からの信号は、再び対応する信号入力部２５ａおよびデータ選択部２６を介して出力部２７に取り込まれると共に、信号入力部２５ａを介して遅延部２６ａに取り込まれる。
【０１４１】
そして、第２組のＰＥ１２，１５の処理も再び行われ、また、遅延部２６ｃに取り込まれた第３組のＰＥ１３，１６からのバリッド信号は、そのまま保持される。
【０１４２】
以上の処理を繰り返すことで、３組のＰＥ１１，１４；１２，１５および１３，１６からの信号を、ＰＥ３により順次所定の処理を行って下流のＰＥ４１，４２および４３に流すようになっている。
【０１４３】
図２５〜図２９は図１９に示す多重化用補助ＰＥの動作の他の例を説明するための図であり、図１０および図１１〜図１７を参照して説明したパイプライン型ではない動的再構成可能な回路として使用したときの動作を示すものである。
【０１４４】
ここで、パイプライン型ではないデータが入ったときのｎ分割選択モードでは、動作を開始するモードが２つある。
【０１４５】
その１つは、コンフィグレーションのプログラムを開始すると同時に動作を開始するモードであり、もう１つは、タイミングポートＴＰからタイミング信号ＴＳを受け取ったら動作を開始するモードである。
【０１４６】
いずれの場合にも、動作開始後、選択するチャンネルを０からｎまで順に変えていく。ここで、ｎは、０〜３のいずれかであり、コンフィグレーション分配部２４により設定する。ｎを選んだ後は、再び０に戻る。なお、図２５〜図２９の例では、ｎ＝３である。
【０１４７】
また、各チャンネルを選択している時間（サイクル数）は、コンフィグレーション分配部２４で設定する。どの信号が選択されたかは、コンフィグレーション分配部２４から選択信号として遅延部２６ａ〜２６ｄに伝えられる。
【０１４８】
そして、選択されたチャンネルから有効データを受け取ったときは、それを出力部２７に送る。また、有効データが来ていなかったときは、無効データを出力部２７に送るようになっている。
【０１４９】
すなわち、まず、図２５に示されるように、クロックの１サイクル目において、第１組〜第３組のＰＥ１１，１４；１２，１５および１３，１６からの信号は、出力されている。
【０１５０】
次に、図２６に示されるように、クロックの２サイクル目において、コンフィグレーション分配部２４からの信号により、信号入力部２５ａおよびデータ選択部２６を介して出力部２７に第１組のＰＥ１１，１４のデータおよびバリッド信号が取り込まれる。
【０１５１】
このとき、信号入力部２５ａを介して遅延部２６ａに第１組のＰＥ１１，１４のバリッド信号が取り込まれる。
【０１５２】
また、信号入力部２５ｂおよび２５ｃには、第２組のＰＥ１２，１５および第３組のＰＥ１３，１６のデータおよびバリッド信号がそれぞれ取り込まれる。
【０１５３】
さらに、図２７に示されるように、クロックの３サイクル目において、第１組のＰＥ１１，１４の出力信号（データおよびバリッド信号）は、多重化して使用されるＰＥ３に供給されて所定の処理が行われる。
【０１５４】
このとき、コンフィグレーション分配部２４からの信号により、信号入力部２５ｂおよびデータ選択部２６を介して出力部２７に第２組のＰＥ１２，１５のデータおよびバリッド信号が取り込まれる。
【０１５５】
また、信号入力部２５ｂを介して遅延部２６ｂに第２組のＰＥ１２，１５のバリッド信号が取り込まれる。ここで、信号入力部２５ｃおよび２５ａには、第３組のＰＥ１３，１６および第１組のＰＥ１１，１４のデータおよびバリッド信号がそれぞれ取り込まれる。
【０１５６】
その後、図２８に示されるように、クロックの４サイクル目において、遅延部２６ａに取り込まれた第１組のＰＥ１１，１４からのバリッド信号により、ＰＥ３により所定の処理が行われた第１組の出力信号（処理済信号）が出力ゲート部２７ａに取り込まれる。
【０１５７】
このとき、出力部２７に取り込まれた第２組のＰＥ１２，１５の出力信号は、多重化して用いるＰＥ３に供給されて所定の処理が行われる。
【０１５８】
さらに、コンフィグレーション分配部２４からの信号により、信号入力部２５ｃおよびデータ選択部２６を介して出力部２７に第３組のＰＥ１３，１６のデータおよびバリッド信号が取り込まれる。
【０１５９】
また、信号入力部２５ｃを介して遅延部２６ｃに第３組のＰＥ１３，１６のバリッド信号が取り込まれる。ここで、信号入力部２５ａおよび２５ｂには、第１組のＰＥ１１，１３および第２組のＰＥ１２，１４のデータおよびバリッド信号がそれぞれ取り込まれる。
【０１６０】
そして、図２９に示されるように、クロックの５サイクル目において、出力ゲート部２７ａに取り込まれていた第１組の処理済信号は、下流のＰＥ４１に供給される。
【０１６１】
このとき、遅延部２６ｂに取り込まれた第２組のＰＥ１２，１５からのバリッド信号により、ＰＥ３により所定の処理が行われた第２組の処理済信号が出力ゲート部２７ｂに取り込まれる。
【０１６２】
また、出力部２７に取り込まれた第３組のＰＥ１３，１６の出力信号は、多重化して用いるＰＥ３に供給されて所定の処理が行われる。
【０１６３】
さらに、コンフィグレーション分配部２４からの信号により、再び信号入力部２５ａおよびデータ選択部２６を介して出力部２７に第１組のＰＥ１１，１４のデータおよびバリッド信号が取り込まれる。
【０１６４】
また、信号入力部２５ａを介して遅延部２６ａに第１組のＰＥ１１，１４のバリッド信号が取り込まれる。ここで、信号入力部２５ｂおよび２５ｃには、第２組のＰＥ１２，１４および第３組のＰＥ１３，１６のデータおよびバリッド信号がそれぞれ取り込まれる。
【０１６５】
以上の処理を繰り返すことで、３組のＰＥ１１，１４；１２，１５および１３，１６からの信号を、多重化して用いるＰＥ３により順次所定の処理を行って下流のＰＥ４１，４２および４３に流すようになっている。
【０１６６】
ここで、図２５〜図２９を参照して説明したパイプライン型ではない動的再構成可能な回路では、図１０〜図１７を参照して説明した回路における入力部分のゲートＰＥ２７１〜２７６および合流用ＰＥ２２１，２２２の機能を１サイクルで実行可能である。さらに、出力部分のゲートＰＥ２５１〜２５３およびレジスタＰＥ２９１〜２９３も１サイクルで実行可能であるため、少ないサイクルで処理を行うことができる。
【０１６７】
上述した図２０〜図２４および図２５〜図２９の実施例において、多重化回路（多重化用補助ＰＥ）の入力タイミングと出力タイミングの差は、多重化するＰＥ（または、動的再構成可能な回路に繋がった回路）によって決まっている。
【０１６８】
また、多重化の入力と出力を１つのＰＥ（多重化用補助ＰＥ）で処理し、ＰＥ内部で入力信号から出力タイミングを生成する。これにより、例えば、図１の動的再構成可能な回路で必要であったタイミングを生成するタイミング用ＰＥ１６１〜１６３を削減することが可能になる。
【０１６９】
なお、遅延器（タイミング用ＰＥに設けられた遅延要素）の部分だけを比較しても、図１の回路ではＰＥのデータ幅分の遅延器が必要だったのに対して、本実施例の動的再構成可能な回路では、１入力当たり１ビットの遅延器で済ませることができる。
【０１７０】
また、入力と出力のタイミング差はチャンネル間で共通なので、本実施例の多重化用補助ＰＥでは、タイミングのコンフィグレーションを１つに纏めることで、タイミング用のコンフィグレーションメモリおよびコンフィグレーション分配部を削減している。
【０１７１】
さらに、図１の合流用ＰＥ１２１，１２２、出力部分のゲートＰＥ１５１〜１５３およびレジスタＰＥを纏めたことにより、制御部およびコンフィグレーション分配部の回路を削減している。
【０１７２】
また、図１の合流用ＰＥおよび出力部分のゲートＰＥを纏め、タイミング生成を内部で行うことにより、ゲート部分の比較器を削減している。
【０１７３】
そして、前述した図１０の動的再構成可能な回路では、汎用のカウンタＰＥおよびカウンタの値によりゲートを開閉する汎用ゲートＰＥを使用している。この汎用ＰＥでは、自由に値を設定できるようにするために、例えば、１つのＰＥで１つのコンテキスト当たり１６ビットずつのコンフィグレーションメモリを必要とする。
【０１７４】
すなわち、図１０の動的再構成可能な回路では、１つのコンテキスト当たり６４ビット以上のメモリを必要とする。
【０１７５】
これに対して、本実施例の動的再構成可能な回路における多重化用補助ＰＥでは、例えば、１６多重の入力までをサーポートする場合、入力の系統１つ当たり３ビット、計１２ビットを使用するだけで実現可能である。
【０１７６】
これにより、本実施例の動的再構成可能な回路によれば、コンフィグレーションメモリを削減することができる。さらに、カウンタやゲートＰＥの比較器に比べて、多重化用補助ＰＥではビット幅の小さい回路で構成しているため、論理回路を小さくすることもできる。
【０１７７】
図３０および図３１は図１に示す半導体集積回路（動的再構成可能な回路）における合流用ＰＥ〜ゲートＰＥまでを図１９に対応させて示すブロック図であり、図１９に示す多重化用補助ＰＥに対応した機能ブロックで示したものである。
【０１７８】
なお、合流用ＰＥ１２２は合流用ＰＥ１２１と同様の構成であり、タイミング用ＰＥ１６１および１６３はタイミング用ＰＥ１６２と同様の構成であり、そして、ゲート用ＰＥ１５１および１５３はゲート用ＰＥ１５２と同様の構成である。
【０１７９】
まず、図３０に示されるように、合流用ＰＥ１２１（１２２）は、ＰＥ制御部1211，コンフィグレーションメモリ1212，メモリ制御部1213，コンフィグレーション分配部1214，信号入力部1215a〜1215d，演算部1216および出力部1217を有する。
【０１８０】
また、図３１に示されるように、タイミング用ＰＥ１６２（１６１，１６３）は、ＰＥ制御部1621，コンフィグレーションメモリ1622，メモリ制御部1623，コンフィグレーション分配部1624，信号入力部1625，演算部1626および出力部1627を有する。
【０１８１】
さらに、図３１に示されるように、ゲートＰＥ１５２（１５１，１５３）は、ＰＥ制御部1521，コンフィグレーションメモリ1522，メモリ制御部1523，コンフィグレーション分配部1524，信号入力部1525，演算部1526および出力部1527を有する。
【０１８２】
ところで、図１９に示す多重化用補助ＰＥ２は、この多重化用補助ＰＥ２に対応する図３０および図３１に示す合流用ＰＥ１２１，１２２、タイミング用ＰＥ１６１〜１６３並びにゲート用ＰＥ１５１〜１５３よりも大幅な回路規模の削減を可能としている。
【０１８３】
回路規模としては、ＰＥ制御部およびコンフィグレーション分配部を合わせた大きさを『１』と仮定すると、カウンタＰＥは『１６』，タイミングＰＥは『６』，合流用ＰＥは『１１』，レジスタＰＥは『９』，そして，ゲートＰＥは『４』程度と見積もられる。この値には、コンフィグレーションメモリとメモリ制御部の規模は入っていない。
【０１８４】
そして、コンフィグレーションは、１コンテキスト当たり、それぞれ１８ビット，１７ビット，５ビット，１８ビット，および，２ビットと見積もられる。
【０１８５】
具体的に、４×２入力４×１出力を想定した場合、回路規模は、およそ図１の動的再構成可能な回路の『１４７』から本実施例の『１２４』に削減することができる。
【０１８６】
また、コンフィグレーションビットは、図１の動的再構成可能な回路の１９２ビットから本実施例の３６ビットに削減することができる。さらに、メモリ制御部は、どのようなＰＥでもほぼ同じ大きさと見積もられるので、本実施例では、ＰＥ数が減った分だけ回路規模を縮小することが可能になる。
【０１８７】
以上の見積もりでは、各機能専用にＰＥを作成した場合を想定しているが、実際には、ＰＥの使用率を上げるため、『２０』以上の大きさの多機能ＰＥが利用されると考えられる。
【０１８８】
このとき、コンフィグレーションも１つのＰＥで１つのコンテキスト当たり２２ビット程度以上になると考えられる。この場合、元の回路規模は『４６０』程度以上、コンフィグレーションは５００ビット程度以上となるため、本実施例の動的再構成可能な回路によれば、より一層大きな回路規模の削減が可能になる。
【０１８９】
すなわち、以下に詳述する第２実施例では、使用するＰＥ数を削減して回路面積の低減およびＰＥの効率的な利用をより一層大きなものとすることができる。
【０１９０】
図３２は第２実施例の半導体集積回路を概略的に示すブロック図である。
ここで、第２実施例の半導体集積回路（動的再構成可能な回路）は、パイプライン型のデータとパイプライン型ではないデータが混在する場合で、かつ、多重化用補助ＰＥを多重化して使用するものである。
【０１９１】
すなわち、第２実施例の動的再構成可能な回路は、図１９に示す多重化用補助ＰＥを２つ（２０ａ，２０ｂ）多重化して使用する。そして、ＰＥ３０のレイテンシーを多重化用補助ＰＥ２０ａのコンフィグレーションで与え、ＰＥ３０とＰＥ２０ａのレイテンシーの合計を２０ｂのコンフィグレーションで与えるようになっている。
【０１９２】
図３２において、参照符号１１ａ，１４ａ；１２ａ，１５ａ；１１ｂ，１４ｂ；１２ｂ，１５ｂおよび１３ｂ，１６ｂは一対のペアとして使用される５組の入力側のＰＥ（上流ＰＥ）、並びに、２０ａおよび２０ｂは多重化用補助ＰＥを示している。
【０１９３】
また、参照符号３０は多重化して使用されるＰＥ、そして、４１ａ，４２ａおよび４１ｂ〜４３ｂは出力側のＰＥ（下流ＰＥ）を示している。
【０１９４】
ここで、第１組および第４組のＰＥ１１ａ，１４ａおよび１２ｂ，１５ｂは、所定のサイクルで信号を出力するものであり、また、第２組，第３組および第５組のＰＥ１２ａ，１５ａ；１１ｂ，１４ｂおよび１３ｂ，１６ｂは信号を保持して出力する。
【０１９５】
また、第１組および第２組のＰＥ１１ａ，１４ａおよび１２ａ，１５ａの出力信号は、第１の多重化用補助ＰＥ２０ａに供給されている。また、第２組〜第５組のＰＥ１１ｂ，１４ｂ；１２ｂ，１５ｂおよび１３ｂ，１６ｂの出力信号は、第２の多重化用補助ＰＥ２０ｂに供給されている。
【０１９６】
さらに、第２の多重化用補助ＰＥ２０ｂの出力信号（DO40b,DO41b）は、第１の多重化用補助ＰＥ２０ａの入力（DI20a,DI21a：一対のＰＥ１３ａ，１６ａの出力信号の入力に相当）に供給されている。また、多重化して使用されるＰＥ３０は、第１の多重化用補助ＰＥ２０ａとの間で信号の遣り取りを行うようになっている。
【０１９７】
そして、第２の多重化用補助ＰＥ２０ｂは、第１の多重化用補助ＰＥ２０ａの出力信号（DO20a）を受け取るようになっている。
【０１９８】
なお、図３２では、一対のペアとして使用される５組の入力側のＰＥ１１ａ，１４ａ；１２ａ，１５ａ；１１ｂ，１４ｂ；１２ｂ，１５ｂおよび１３ｂ，１６ｂを処理するようになっているが、多重化用補助ＰＥにより様々に変形することができる。
【０１９９】
また、図３２において、多重化して使用されるＰＥ３０は、１つのＰＥとして描かれているが、実際には、例えば、複数のＰＥを用いた回路が適用されるのは前述した第１実施例と同様である。
【０２００】
図３３〜図４２は図３２に示す半導体集積回路の動作の一例を説明するための図である。
まず、図３３に示されるように、クロックの１サイクル目において、第１組のＰＥ１１ａ，１４ａのから信号が出力される。このとき、第２組，第３組および第５組のＰＥ１２ａ，１５ａ；１１ｂ，１４ｂおよび１３ｂ，１６ｂからの信号は、出力されている。
【０２０１】
次に、図３４に示されるように、クロックの２サイクル目において、第１組のＰＥ１１ａ，１４ａの出力信号が第１の多重化用補助ＰＥ２０ａに取り込まれる。
【０２０２】
このとき、第３組のＰＥ１１ｂ，１４ｂの出力信号が第２の多重化用補助ＰＥ２０ｂに取り込まれる。
【０２０３】
ここで、第１および第２の多重化用補助ＰＥ２０ａ，２０ｂに対して第１組および第３組のＰＥ１１ａ，１４ａおよびＰＥ１１ｂ，１４ｂの出力信号が取り込まれるのは、前述した図１９における出力部２７に信号が取り込まれるのに対応する。
【０２０４】
さらに、図３５に示されるように、クロックの３サイクル目において、第１組のＰＥ１１ａ，１４ａの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２０５】
このとき、第２組のＰＥ１２ａ，１５ａの出力信号が第１の多重化用補助ＰＥ２０ａに取り込まれる。また、第４組のＰＥ１２ｂ，１５ｂから信号が出力される。なお、第２の多重化用補助ＰＥ２０ｂに取り込まれた第３組のＰＥ１１ｂ，１４ｂの出力信号は、第２の多重化用補助ＰＥ２０ｂにそのまま保持される。
【０２０６】
その後、図３６に示されるように、クロックの４サイクル目において、ＰＥ３０により所定の処理が行われた第１組の出力信号（処理済信号）が第１の多重化用補助ＰＥ２０ａに取り込まれる。
【０２０７】
ここで、第１組の処理済信号が第１の多重化用補助ＰＥ２０ａに取り込まれるのは、前述した図１９の多重化用補助ＰＥ（２０ａ）における出力ゲート部２７ａに信号が取り込まれるのに対応する。
【０２０８】
このとき、第２組のＰＥ１２ａ，１５ａの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。また、第２の多重化用補助ＰＥ２０ｂに取り込まれて保持されていた第３組のＰＥ１１ｂ，１４ｂの出力信号は、第１の多重化用補助ＰＥ２０ａに取り込まれる。
【０２０９】
なお、第２の多重化用補助ＰＥ２０ｂには、第４組のＰＥ１２ｂ，１５ｂの出力信号が取り込まれる。
【０２１０】
そして、図３７に示されるように、クロックの５サイクル目において、第１の多重化用補助ＰＥ２０ａに取り込まれていた第１組の処理済信号は、下流のＰＥ４１ａに供給される。
【０２１１】
このとき、ＰＥ３０により所定の処理が行われた第２組の処理済信号は第１の多重化用補助ＰＥ２０ａに取り込まれ、第３組のＰＥ１１ｂ，１４ｂの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２１２】
ここで、第２組の処理済信号が第１の多重化用補助ＰＥ２０ａに取り込まれるのは、前述した図１９の多重化用補助ＰＥ（２０ａ）における出力ゲート部２７ｂに信号が取り込まれるのに対応する。
【０２１３】
また、第２の多重化用補助ＰＥ２０ｂに取り込まれた第４組のＰＥ１２ｂ，１５ｂの出力信号は、第１の多重化用補助ＰＥ２０ａに取り込まれ、第２の多重化用補助ＰＥ２０ｂには、第５組のＰＥ１３ｂ，１６ｂの出力信号が取り込まれる。
【０２１４】
さらに、図３８に示されるように、クロックの６サイクル目において、第１の多重化用補助ＰＥ２０ａに取り込まれていた第２組の処理済信号は、下流のＰＥ４２ａに供給される。
【０２１５】
このとき、ＰＥ３０により所定の処理が行われた第３組の処理済信号は第１の多重化用補助ＰＥ２０ａに取り込まれ、第４組のＰＥ１２ｂ，１５ｂの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２１６】
ここで、第３組の処理済信号が第１の多重化用補助ＰＥ２０ａに取り込まれるのは、前述した図１９の多重化用補助ＰＥ（２０ａ）における出力ゲート部２７ｃに信号が取り込まれるのに対応する。
【０２１７】
また、第２の多重化用補助ＰＥ２０ｂに取り込まれた第５組のＰＥ１３ｂ，１６ｂの出力信号は、第１の多重化用補助ＰＥ２０ａに取り込まれる。なお、第２の多重化用補助ＰＥ２０ｂは、第５組のＰＥ１３ｂ，１６ｂの出力信号をそのまま保持する。また、第１組のＰＥ１１ａ，１４ａからの信号も出力される。
【０２１８】
そして、図３９に示されるように、クロックの７サイクル目において、第１の多重化用補助ＰＥ２０ａに取り込まれていた第３組の処理済信号は、第２の多重化用補助ＰＥ２０ｂに取り込まれる。
【０２１９】
ここで、第１の多重化用補助ＰＥ２０ａに取り込まれていた第３組の処理済信号が第２の多重化用補助ＰＥ２０ｂに取り込まれるのは、前述した図１９の多重化用補助ＰＥ（２０ｂ）における出力ゲート部２７ａに信号が取り込まれるのに対応する。
【０２２０】
このとき、ＰＥ３０により所定の処理が行われた第４組の処理済信号は第１の多重化用補助ＰＥ２０ａに取り込まれる。また、第１の多重化用補助ＰＥ２０ａに取り込まれた第５組のＰＥ１３ｂ，１６ｂの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２２１】
さらに、第１組のＰＥ１１ａ，１４ａの出力信号は、再び第１の多重化用補助ＰＥ２０ａに取り込まれ、また、第３組のＰＥ１１ｂ，１４ｂの出力信号は、再び第２の多重化用補助ＰＥ２０ｂに取り込まれる。
【０２２２】
次に、図４０に示されるように、クロックの８サイクル目において、第２の多重化用補助ＰＥ２０ｂに取り込まれていた第３組の処理済信号は、下流のＰＥ４１ｂに供給される。
【０２２３】
このとき、第１の多重化用補助ＰＥ２０ａに取り込まれていた第４組の処理済信号は、第２の多重化用補助ＰＥ２０ｂに取り込まれ、また、ＰＥ３０により所定の処理が行われた第５組の処理済信号は第１の多重化用補助ＰＥ２０ａに取り込まれる。
【０２２４】
さらに、第１の多重化用補助ＰＥ２０ａに取り込まれた第１組のＰＥ１１ａ，１４ａの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２２５】
そして、第２組のＰＥ１２ａ，１５ａの出力信号は、再び第１の多重化用補助ＰＥ２０ａに取り込まれる。なお、第２の多重化用補助ＰＥ２０ｂに取り込まれた第４組のＰＥ１１ｂ，１４ｂの出力信号は、そのまま保持される。なお、第４組のＰＥ１２ｂ，１５ｂからの信号も出力される。
【０２２６】
その後、図４１に示されるように、クロックの９サイクル目において、第２の多重化用補助ＰＥ２０ｂに取り込まれていた第４組の処理済信号は、下流のＰＥ４２ｂに供給される。
【０２２７】
このとき、第１の多重化用補助ＰＥ２０ａに取り込まれていた第５組の処理済信号は、第２の多重化用補助ＰＥ２０ｂに取り込まれ、また、ＰＥ３０により所定の処理が行われた第１の処理済信号は第１の多重化用補助ＰＥ２０ａに取り込まれる。
【０２２８】
さらに、第１の多重化用補助ＰＥ２０ａに取り込まれた第２組のＰＥ１２ａ，１５ａの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２２９】
また、第３組のＰＥ１１ｂ，１４ｂの出力信号は、再び第１の多重化用補助ＰＥ２０ａに取り込まれる。なお、第２の多重化用補助ＰＥ２０ｂには、第４組のＰＥ１２ｂ，１５ｂの出力信号が取り込まれる。
【０２３０】
そして、図４２に示されるように、クロックの１０サイクル目において、第２の多重化用補助ＰＥ２０ｂに取り込まれていた第５組の処理済信号は、下流のＰＥ４３ｂに供給される。
【０２３１】
このとき、第１の多重化用補助ＰＥ２０ａに取り込まれていた第１組の処理済信号は、下流のＰＥ４１ａに供給され、また、ＰＥ３０により所定の処理が行われた第２の処理済信号は第１の多重化用補助ＰＥ２０ａに取り込まれる。
【０２３２】
さらに、第１の多重化用補助ＰＥ２０ａに取り込まれた第３組のＰＥ１１ｂ，１４ｂの出力信号は、多重化して使用されるＰＥ３０に供給されて所定の処理が行われる。
【０２３３】
そして、第４組のＰＥ１２ｂ，１５ｂの出力信号は、再び第１の多重化用補助ＰＥ２０ａに取り込まれる。なお、第２の多重化用補助ＰＥ２０ｂには、第５組のＰＥ１３ｂ，１６ｂの出力信号が取り込まれる。
【０２３４】
以上の処理を繰り返すことで、５組のＰＥからの信号を、多重化した２つの多重化用補助ＰＥ２０ａ，２０ｂを使用して、多重化して用いるＰＥ３により順次所定の処理を行って下流のＰＥ４１ａ，４２ａ，４１ｂ，４２ｂおよび４３ｂに流すようになっている。
【０２３５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力側に設けられた複数の上流ＰＥからの信号を受け取って、多重化して使用される多重化ＰＥに対して前記上流ＰＥからの信号を供給して所定の処理を行わせ、前記多重化ＰＥによる前記所定の処理が行われた処理済信号を受け取って、出力側に設けられた複数の下流ＰＥに順次供給する多重化用補助ＰＥであって、
前記複数の上流ＰＥの動作と、対応する前記複数の下流ＰＥへの前記処理済信号の供給とを前記多重化用補助ＰＥの設定により同期させて行い、
前記複数の上流ＰＥのうちの幾つかは、一対の複数組のＰＥであり、
前記多重化ＰＥに対して、前記各組の上流ＰＥからの信号に対する前記所定の処理を行わせ、
前記各組の処理済信号を当該組の上流ＰＥに対応する前記下流ＰＥに供給することを特徴とする多重化用補助ＰＥ。
【０２３６】
（付記２）
付記１に記載の多重化用補助ＰＥにおいて、
前記多重化用補助ＰＥは、
当該多重化用補助ＰＥの設定により、クロックのサイクル毎に順次バリッドとなる前記各組のＰＥからの信号を処理するパイプライン型回路に適用されることを特徴とする多重化用補助ＰＥ。
【０２３７】
（付記３）
付記１に記載の多重化用補助ＰＥにおいて、
前記多重化用補助ＰＥは、
当該多重化用補助ＰＥの設定により、クロックの複数サイクルでバリッドとなる前記各組のＰＥからの信号を処理するパイプライン型ではない回路に適用されることを特徴とする多重化用補助ＰＥ。
【０２３８】
（付記４）
付記１〜３のいずれか１項に記載の多重化用補助ＰＥにおいて、
前記多重化用補助ＰＥの設定を行うコンフィグレーション設定部を有することを特徴とする多重化用補助ＰＥ。
【０２３９】
（付記５）
付記４に記載の多重化用補助ＰＥにおいて、
前記コンフィグレーション設定部は、
前記多重化用補助ＰＥのコンフィグレーションを複数蓄えておくコンフィグレーションメモリと、
外部からの制御信号を受け取って、前記多重化用補助ＰＥ内部の複数の機能ブロックに信号を伝達するＰＥ制御部と、
前記ＰＥ制御部からの指示により前記コンフィグレーションメモリから該当するコンフィグレーションデータを読み出すメモリ制御部と、
前記メモリ制御部からの前記コンフィグレーションデータをデコードして前記各機能ブロックに信号を送るコンフィグレーション分配部と、を有することを特徴とする多重化用補助ＰＥ。
【０２４０】
（付記６）
付記５に記載の多重化用補助ＰＥにおいて、前記複数の機能ブロックは、
前記複数の上流ＰＥからの信号を受け取る複数の信号入力部と、
前記多重化ＰＥに対して前記上流ＰＥからの信号を供給する出力部と、
前記複数の信号入力部を介して前記複数の上流ＰＥからの信号を受け取り、前記出力部への信号を選択するデータ選択部と、
前記処理済信号を受け取って前記複数の下流ＰＥに順次供給する複数の出力ゲート部と、を有することを特徴とする多重化用補助ＰＥ。
【０２４１】
（付記７）
付記６に記載の多重化用補助ＰＥにおいて、
前記複数の上流ＰＥからの信号は、所定ビットのデータおよびバリッド信号を有することを特徴とする多重化用補助ＰＥ。
【０２４２】
（付記８）
付記７に記載の多重化用補助ＰＥにおいて、
前記複数の信号入力部、前記出力部、前記データ選択部および前記出力ゲート部は、それぞれ前記所定ビットのデータおよび前記バリッド信号を処理することを特徴とする多重化用補助ＰＥ。
【０２４３】
（付記９）
付記８に記載の多重化用補助ＰＥにおいて、前記複数の機能ブロックは、さらに、
前記複数の信号入力部を介して供給される前記バリッド信号を受け取って遅延する複数の遅延部を有し、該各遅延部は、対応する前記出力ゲート部に対して遅延された前記バリッド信号を供給することを特徴とする多重化用補助ＰＥ。
【０２４４】
（付記１０）
付記１〜９のいずれか１項に記載の多重化用補助ＰＥと、
前記複数の上流ＰＥと、
前記複数の下流ＰＥと、
前記多重化ＰＥと、を有することを特徴とする半導体集積回路。
【０２４５】
（付記１１）
付記１０に記載の半導体集積回路において、
前記多重化用補助ＰＥを複数有し、該複数の多重化用補助ＰＥを多重化して使用することを特徴とする半導体集積回路。
【符号の説明】
【０２４６】
２；２０ａ，２０ｂ    多重化用補助ＰＥ
３，３０，１３０，２３０    多重化して使用されるＰＥ（多重化ＰＥ）
１１，１４；１２，１５；１３，１６、１１ａ，１４ａ；１２ａ，１５ａ；１１ｂ，１４ｂ；１２ｂ，１５ｂ：１３ｂ，１６ｂ、１１１，１１４；１１２，１１５；１１３，１１６、２１１，２１４；２１２，２１５；２１３，２１６    入力側のＰＥ（上流ＰＥ）
２１    ＰＥ制御部
２２    コンフィグレーションメモリ
２３    メモリ制御部
２４    コンフィグレーション分配部
２５ａ〜２５ｄ    信号入力部
２６    データ選択部
２７    出力部
４１〜４３；４１ａ，４２ａ，４１ｂ〜４３ｂ、１４１〜１４３、２４１〜２４３    出力側のＰＥ（下流ＰＥ）
１２１，１２２；２２１，２２２    合流用ＰＥ
１５１〜１５３；２５１〜２５３    出力側のゲートＰＥ
１６１〜１６３；２６０    タイミング（遅延）用ＰＥ
２７１〜２７６    入力側のゲートＰＥ
２８０    カウンタＰＥ
２９１〜２９３    出力側のレジスタＰＥ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2010287122.tif 000037
【図３６】
2010287122.tif 000038
【図３７】
2010287122.tif 000039
【図３８】
2010287122.tif 000040
【図３９】
2010287122.tif 000041
【図４０】
2010287122.tif 000042
【図４１】
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【図４２】
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