(57)【要約】【課題】孔のないキャリア（支持基板）を用いても、キャリアの取り外し時の半導体チップの散乱を防止することができる半導体装置の製造方法を提供する。【解決手段】半導体素子が形成された素子形成基板の表面に、接着剤１１を用いてキャリア（支持基板）１２を貼り付ける。その後、素子形成基板の裏面から、素子形成基板の途中まで延びる複数のスルーホール１ｂを互いに離間して形成する。次に、裏面の処理として、裏面の研磨及びＡｕ層２３の形成等を行う。次に、複数のスルーホール１ｂを接着剤１１まで到達させる。そして、複数のスルーホール１ｂから接着剤１１の溶解液を接着剤１１まで浸透させて、接着剤１１を溶解させる。【選択図】図５Ｕ
2010109007.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された素子形成基板の第１の面に、接着剤を用いて支持基板を貼り付ける工程と、
前記素子形成基板の前記第１の面とは反対側の第２の面から、前記素子形成基板の途中まで延びる複数の貫通孔を互いに離間して形成する工程と、
前記第２の面の処理を行う工程と、
前記複数の貫通孔を前記接着剤まで到達させる工程と、
前記複数の貫通孔から前記接着剤の溶解液を前記接着剤まで浸透させて、前記接着剤を溶解させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記素子形成基板は、前記第１の面の前記複数の貫通孔が形成される予定の領域に形成された複数の浸透防止膜を有し、
前記複数の貫通孔を形成する工程において、前記複数の貫通孔の形成を前記複数の浸透防止膜の表面又は内部で停止し、
前記複数の貫通孔を前記接着剤まで到達させる工程において、前記複数の貫通孔に前記浸透防止膜を貫通させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の面の処理を行う工程は、前記第２の面の研磨を行う工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の面の処理を行う工程は、
前記素子形成基板にビアホールを形成する工程と、
前記ビアホール内及び前記第２の面上に配線を形成する工程と、
を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記複数の貫通孔の形成を、前記ビアホールの形成と並行して行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。ＧａＮ系半導体装置の高周波特性の向上のためには、ソースインダクタンスの低減及び放熱のためのビア配線構造部が必要である。
【０００３】
ＧａＮ系半導体装置の製造に際しては、ＳｉＣ（炭化シリコン）基板の表面にＡｌＧａＮ層及びＧａＮ層等を形成している。そして、表面側の処理が終了した後に、熱可塑性接着剤を用いて、ＳｉＣ基板の表面をファイア等の支持基板（キャリア）に貼り付ける。次いで、ＳｉＣ基板の裏面を、その厚さが５０μｍ程度になるまで研磨する。その後、ＳｉＣ基板の裏面の処理（ビア配線構造の形成）等を行う。そして、表面側の処理が終了した後に、ＳｉＣ基板をキャリアから取り外す。ＳｉＣ基板をキャリアから取り外す際には、アセトン等の有機溶媒又は専用薬剤を用いて熱可塑性接着剤を溶解させている。
【０００４】
従来、熱可塑性接着剤を溶解させるための種々の技術が提案されている。
【０００５】
図１Ａ乃至図１Ｄは、半導体装置の従来の製造方法を工程順に示す断面図である。この方法では、先ず、図１Ａに示すように、ＳｉＣからなる基板１０１上にＡｌＧａＮ層及びＧａＮ層等の化合物半導体層１０２を形成し、その上に電極層１０３を形成する。次いで、図１Ｂに示すように、接着剤１０５を用いてキャリア１０４を電極層１０３に貼り付ける。キャリア１０４には、図２に示すように、多数の孔１０４ａが形成されている。その後、図１Ｃに示すように、基板１０１の裏面に、電極層１０３の一部に電気的に接続される金属層１０６を形成する。続いて、孔１０４ａからアセトン等を接着剤１０５に接触させて、接着剤１０４を溶解させることにより、図１Ｄに示すように、キャリア１０４を取り外す。
【０００６】
しかしながら、この方法では、金属層１０６の形成に関する処理の際に用いられる溶剤及びめっき液等が接着剤１０５に触れてしまう。このため、金属層１０６が形成される前に接着剤１０５が溶解してしまったり、接着剤１０５が変質してその後に溶解しにくくなってしまったりする。
【０００７】
また、孔１０４ａの存在により、キャリア１０４の熱伝導率にばらつきが生じるため、基板１０１及び化合物半導体層１０２のエッチングレートにもばらつきが生じてしまう。このため、基板１０１及び化合物半導体層１０２のエッチングの制御が困難となる。更に、両面アライメント露光時の合わせ時に孔１０４ａがアライメントマークの観察の障害となることもある。また、孔１０４ａの形成のためのコストもかかってしまう。
【０００８】
図３Ａ乃至図３Ｂは、半導体装置の他の従来の製造方法を工程順に示す断面図である。この方法では、図３Ａに示すように、孔１０４ａがないキャリア１０４を用いて、金属層１０６を形成する。次いで、図３Ｂに示すように、縦横に延びるスクライブラインに沿って、接着剤１０５を露出する溝１０７を形成する。次いで、溝１０７からアセトン等を接着剤１０５に接触させて、接着剤１０５を溶解させることにより、キャリア１０４を取り外す。
【０００９】
しかしながら、この方法では、接着剤１０５が溶解した時に、溝１０７により分割されていた各チップがばらばらに散らばってしまう。このため、各チップの回収の作業が煩雑になる。また、溝１０７の形成をドライエッチングにより行うと、基板１０１がＳｉＣからなるため、高パワーが必要とされ、この結果、接着剤１０５が直接フッ素系ガスのプラズマ雰囲気に曝されて変質する。このため、接着剤１０５が溶解しにくくなってしまう。化合物半導体層１０２のエッチングに用いられる塩素系ガスに接着剤１０５が曝された場合にも、接着剤１０５が溶解しにくくなることがある。
【００１０】
図４に示すように、接着剤１０５を溶解させる前に、孔１０８ａが形成された支持テープ１０８を貼り付けておく方法もある。しかし、支持テープ１０８の貼り付けが接着剤を介して行われているため、接着剤１０５の溶解の際に支持テープ１０８も剥がれてしまい、各チップがばらばらに散らばってしまう。
【００１１】
また、キャリアに未貫通の複数の孔を形成しておき、キャリアの取り外しの直前に孔を貫通させる方法、及び、キャリアの孔をフッ素樹脂で塞いでおき、キャリアの取り外しの直前にフッ素樹脂を除去する方法も提案されている。
【００１２】
しかしながら、これらの方法によっても、上記のようなキャリアの孔の存在に伴う問題点を解消することはできない。
【００１３】
【特許文献１】特開２００２−１８４８４５号公報
【特許文献２】特開２００８−４１７８０号公報
【特許文献３】特開２００５−７２３４９号公報
【特許文献４】特開２００７−２７３９４１号公報
【特許文献５】特開２００６−２３７０５６号公報
【特許文献６】特開２００７−２４２８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、孔のないキャリア（支持基板）を用いても、キャリアの取り外し時の半導体チップの散乱を防止することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置の製造方法では、半導体素子が形成された素子形成基板の第１の面に、接着剤を用いて支持基板を貼り付け、その後、前記素子形成基板の前記第１の面とは反対側の第２の面から、前記素子形成基板の途中まで延びる複数の貫通孔を互いに離間して形成し、前記第２の面の処理を行う。次に、前記複数の貫通孔を前記接着剤まで到達させる。そして、前記複数の貫通孔から前記接着剤の溶解液を前記接着剤まで浸透させて、前記接着剤を溶解させる。
【発明の効果】
【００１６】
上記の製造方法によれば、支持基板として孔が形成されたものを用いずとも、接着剤の溶解時における半導体チップの散乱を防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【００１８】
（第１の実施形態）
先ず、第１の実施形態について説明する。図５Ａ乃至図５Ｖは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００１９】
第１の実施形態では、先ず、図５Ａに示すように、炭化シリコン（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。絶縁性基板１の厚さは３５０μｍ程度であり、ＧａＮ層２の厚さは２μｍ程度であり、ｎ型ＡｌＧａＮ層３の厚さは２５ｎｍ程度である。次いで、不活性領域９２とする領域にボロン又はヘリウム等を注入することにより、２次元電子ガスを消失させる。この結果、不活性領域９２及び活性領域９１が区画される。次いで、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを選択的に活性領域９１内に形成する。その後、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。また、ゲート電極４ｇの形成に当たっては、例えば、Ｎｉ層を形成し、その後にＮｉ層上にＡｕ層を形成する。
【００２０】
ＳｉＮ層５の形成の後、図５Ｂに示すように、ソース電極４ｓに対応する開口部５１ｓ及びドレイン電極４ｄに対応する開口部５１ｄを備えたレジストパターン５１をＳｉＮ層５上に形成する。レジストパターン５１の厚さは１μｍ程度である。
【００２１】
次いで、図５Ｃに示すように、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。この場合のエッチングレートは０．２４μｍ／分程度となる。
【００２２】
その後、レジストパターン５１を除去し、図５Ｄに示すように、不活性領域９２内に位置するエッチングストッパ用の開口部５２ｓを備えたレジストパターン５２をＳｉＮ層５上に形成する。レジストパターン５２の厚さは１０μｍ程度である。また、開口部５２ｓの直径は、例えば１５０μｍ程度である。レジストパターン５２の厚さを１０μｍ程度としても、直径が１５０μｍ程度の開口部５２ｓは高い精度で形成することができる。続いて、レジストパターン５２をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５２ｓに整合する開口部６を不活性領域９２内に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。
【００２３】
次いで、図５Ｅに示すように、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、塩素系ガス、例えばＣｌ2ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを１００Ｗとし、バイアスパワーを２０Ｗとする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２μｍ／分程度となる。
【００２４】
なお、開口部６を絶縁性基板１の内部まで到達させてもよい。
【００２５】
次いで、レジストパターン５２を除去し、図５Ｆに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔａ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔａ層の厚さは２０ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。
【００２６】
その後、図５Ｇに示すように、開口部６の全体を露出する開口部５３ｓを備えたレジストパターン５３をシード層７上に形成する。なお、開口部５３ｓは不活性領域９２内に位置させる。また、レジストパターン５３の厚さは３μｍ程度である。
【００２７】
続いて、図５Ｈに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８を導電性エッチングストッパとして形成する。Ｎｉ層８の厚さは３．２μｍ程度である。Ｎｉ層８の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００２８】
次いで、図５Ｉに示すように、レジストパターン５３を除去する。その後、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。この時、Ｎｉ層８も若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。
【００２９】
続いて、図５Ｊに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００３０】
次いで、図５Ｋに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。レジストパターン５４の厚さは３μｍ程度である。その後、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。Ａｕ層１０の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００３１】
続いて、図５Ｌに示すように、レジストパターン５４を除去する。次いで、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。シード層９を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｐｔ層のミリングレートは３０ｎｍ／分程度であり、Ａｕ層のミリングレートは５０ｎｍ／分程度である。
【００３２】
このようにして、ＧａＮ系ＨＥＭＴが形成された素子形成基板が得られる。なお、図５Ａ乃至図５Ｌには、１個のＧａＮ系ＨＥＭＴに相当する部分を図示しているが、１枚の絶縁性基板１上に複数のＧａＮ系ＨＥＭＴを形成しており、素子形成基板にはＧａＮ系ＨＥＭＴを１個以上含むチップ領域が複数設けられている。
【００３３】
その後、図５Ｍに示すように、アセトンに溶解する熱可塑性の接着剤１１を用いて、サファイア等からなるキャリア（支持基板）１２を絶縁性基板１の表面側に貼り付ける。つまり、素子形成基板の表面（第１の面）にキャリア１２を貼り付ける。そして、絶縁性基板１の裏面（素子形成基板の第２の面）を、その厚さが５０μｍ程度になるまで研磨する。
【００３４】
続いて、図５Ｎに示すように、絶縁性基板１の裏面に、ビアホール用の開口部２１ａ及びスルーホール用の開口部２１ｂが形成されたメタルマスク２１を形成する。例えば、開口部２１ａの直径は５０μｍ程度とし、開口部２１ｂの直径は１０μｍ程度とする。メタルマスク２１の形成では、例えば、先ず、厚さが２０ｎｍ程度のＴａ膜をスパッタリング法により形成し、その上に厚さが２００ｎｍ程度のＣｕシードメタル膜をスパッタリング法により形成する。その後、レジスト剤をＣｕシードメタル膜上に塗布する。続いて、所定のパターンが形成されたフォトマスク及び絶縁性基板１の相対的な位置合わせを行う。この位置合わせでは、両面アライナを用い、また、絶縁性基板１の表面側に形成されている表面アライメントマークを基準として用いる。表面アライメントマークは、例えばＮｉ層８と並行して形成しておけばよい。位置合わせ後には、レジスト剤の露光及び現像を行って、開口部２１ａを形成する予定の領域及び開口部２１ｂを形成する予定の領域を覆うレジストパターンを形成する。次いで、電気めっき法により、Ｃｕシードメタル膜上に厚さが１．８μｍ程度のＮｉ膜を形成する。そして、レジストパターンを除去し、Ｎｉ膜から露出しているＣｕシードメタル膜及びその下のＴａ膜を、例えばイオンミリングにより除去する。このようにして、開口部２１ｂが点在するメタルマスク２１を形成することができる。
【００３５】
その後、メタルマスク２１をマスクとして絶縁性基板１のドライエッチングを行うことにより、図５Ｏ及び図６に示すように、開口部２１ａに整合するビアホール１ａ及び開口部２１ｂに整合するスルーホール１ｂ（貫通孔）を形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。このような条件下でのＳｉＣのＧａＮに対するエッチング選択比は約３０である。このため、スルーホール１ｂの形成に際して、絶縁性基板１のエッチングを絶縁性基板１とＧａＮ層２との界面で容易に停止させることができる。
【００３６】
なお、開口部２１ｂが点在するため、スルーホール１ｂも点在する。従って、絶縁性基板１及びＧａＮ系ＨＥＭＴを含む素子形成基板に設けられたチップ領域同士はスルーホール１ｂによって分断されず、各チップ領域は他のチップ領域の少なくとも１個と物理的に繋がれている。
【００３７】
続いて、スルーホール１ｂを介してＧａＮ層２及びｎ型ＡｌＧａＮ層３のドライエッチングを行うことにより、図５Ｐに示すように、スルーホール１ｂをＳｉＮ層５の表面まで到達させる。このドライエッチングでは、塩素系ガス、例えばＣｌ2ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２００Ｗとし、バイアスパワーを５０Ｗとする。この場合のＧａＮ層２及びｎ型ＡｌＧａＮ層３のエッチングレートは０．２μｍ／分程度となる。このような条件下でのＧａＮのＳｉＮに対するエッチング選択比は約４である。このため、スルーホール１ｂの延伸に際して、ｎ型ＡｌＧａＮ層３のエッチングをｎ型ＡｌＧａＮ層３とＳｉＮ層５との界面で容易に停止させることができる。なお、ＳｉＮ層５は、接着剤１１が有機溶媒等に曝されないようにするために、キャリア１２の取り外しの直前まで残しておく。
【００３８】
次いで、図５Ｑに示すように、例えばイオンミリングによりメタルマスク２１を除去する。メタルマスク２１の除去を、酸等を用いたウェットエッチングにより行ってもよいが、この場合には、酸等がビアホール１ａ及びスルーホール１ｂに入り込まないように、ビアホール１ａ及びスルーホール１ｂをレジストマスク等で塞いでおくことが好ましい。メタルマスク２１の除去後には、絶縁性基板１の裏面上、ビアホール１ａ内及びスルーホール１ｂ内にシード層２２を形成する。シード層２２の形成では、例えば、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００３９】
その後、図５Ｒに示すように、スルーホール１ｂを覆うレジストパターン５５をシード層２２上に形成する。なお、レジストパターン５５はスルーホール１ｂ内まで入り込まないことが好ましい。後に除去しやすくするためである。レジストパターン５５がスルーホール１ｂ内まで入り込みにくくするためには、スルーホール１ｂの直径を２０μｍ以下とすることが好ましい。
【００４０】
続いて、図５Ｓに示すように、電気めっき法により、シード層２２上に厚さが１０μｍ程度のＡｕ層２３を形成する。次いで、レジストパターン５５を除去する。
【００４１】
その後、図５Ｔに示すように、例えばイオンミリングにより、絶縁性基板１の裏面上及びＳｉＮ層５上でＡｕ層２３から露出しているシード層２２を除去する。なお、スルーホール１ｂの側面に形成されているシード層２２は除去しなくてもよい。Ａｕ層２３及びその下のシード層２２からビア配線が構成される。
【００４２】
続いて、バッファードフッ酸（ＢＨＦ）等を用いたウェットエッチングを行うことにより、図５Ｕに示すように、ＳｉＮ層５のスルーホール１ｂから露出している部分を除去する。この結果、スルーホール１ｂが接着剤１１まで到達する。このようなウェットエッチングによれば接着剤１１の変質及び固化を回避することができる。なお、フッ酸を用いたウェットエッチングを行ってもよい。また、ＳｉＮはＳｉＣよりも容易に加工することが可能であるため、低パワーのドライエッチングを行ってもよい。
【００４３】
次いで、アセトンをスルーホール１ｂから接着剤１１まで浸透させて接着剤１１を溶解する。この結果、図５Ｖに示すように、キャリア１２が絶縁性基板１等から分離される。なお、接着剤１１を溶解させることができれば、アセトン以外の有機溶剤等を用いてもよい。
【００４４】
その後、絶縁性基板１等のダイシングをチップ領域の境界に沿って行うことにより、複数の半導体チップを切り出す。
【００４５】
このような製造方法では、キャリア１２に孔を形成しておく必要がないため、孔の存在に伴う絶縁性基板１のエッチングレートのばらつき、及び孔の形成に伴うコストの上昇等を回避することができる。また、キャリア１２を取り外した後にダイシングを行うため、キャリア１２を取り外した時にチップが散らばることもない。更に、接着剤１１の変質及び固化を防止することもできる。従って、高いスループットで複数のチップを得ることができる。
【００４６】
なお、キャリア１２の取り外し後では、絶縁性基板１の表面側から見たレイアウトは図７Ａのようになり、裏面側から見たレイアウトは図７Ｂのようになる。つまり、図５Ｖには図示されていないが、図７Ａに示すように、ゲート電極４ｇに接続されるＡｕ層１０も存在する。なお、図７Ａに示すレイアウトは単純なものであるが、マルチフィンガーゲート構造を採用すれば、出力を向上させることができる。また、抵抗体及びキャパシタ等も実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００４７】
（第２の実施形態）
次に、第２の実施形態について説明する。図８Ａ乃至図８Ｄは、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４８】
第２の実施形態では、先ず、第１の実施形態と同様にして、シード層９の除去までの処理を行う（図５Ｌ参照）。但し、図８Ａに示すように、ＳｉＮ層５のスルーホール１ｂが形成される予定の領域上に、ＳｉＮ層５へのエッチング液の浸透を防止する浸透防止膜として金属膜３１を形成しておく。つまり、金属膜３１を素子形成基板に含ませておく。金属膜３１の形成では、例えば、シード層７をスルーホール１ｂが形成される予定の領域上に残存させ、Ｎｉ層８をこの上に形成してもよく、シード層９をスルーホール１ｂが形成される予定の領域上に残存させ、Ａｕ層１０をこの上に形成してもよい。また、他の金属膜とは独立して形成してもよい。そして、第１の実施形態と同様にして、接着剤１１を用いたキャリア（支持基板）１２の貼り付けを行う。
【００４９】
次いで、図８Ｂに示すように、第１の実施形態と同様にして、メタルマスク２１を形成し、更に、絶縁性基板１にビアホール１ａ及びスルーホール１ｂを形成する。その後、第１の実施形態と同様にして、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のドライエッチングを行うことにより、スルーホール１ｂをＳｉＮ層５の表面まで到達させる。更に、ＳｉＮ層５のドライエッチングも行い、スルーホール１ｂを金属膜３１まで到達させる。
【００５０】
続いて、図８Ｃに示すように、第１の実施形態と同様にして、メタルマスク２１の除去からレジストパターン５５の除去までの処理を行う。
【００５１】
次いで、図８Ｄに示すように、例えばイオンミリングにより、絶縁性基板１の裏面上及び金属膜３１上でＡｕ層２３から露出しているシード層２２を除去すると共に、金属膜３１のスルーホール１ｂから露出している部分も除去する。この結果、スルーホール１ｂが接着剤１１まで到達する。なお、スルーホール１ｂの側面に形成されているシード層２２は除去しなくてもよい。
【００５２】
その後、アセトンをスルーホール１ｂから接着剤１１まで浸透させて接着剤１１を溶解する。この結果、キャリア１２が絶縁性基板１等から分離される。なお、接着剤１１を溶解させることができれば、アセトン以外の有機溶剤等を用いてもよい。
【００５３】
その後、絶縁性基板１等のダイシングをチップ領域の境界に沿って行うことにより、複数の半導体チップを切り出す。
【００５４】
第１の実施形態では、スルーホール１ｂを接着剤１１まで到達させるための処理として、ＳｉＮ層５のウェットエッチングが好ましい。これは、接着剤１１の変質及び固化を回避するためである。しかし、ウェットエッチングを行うと、エッチング液のしみ込みによって、ＳｉＮ層５が過剰に除去されることもありえる。これに対し、本実施形態では、ＳｉＮ層５の高パワーのドライエッチングを行っても、金属膜３１が存在するため、接着剤１１が直接プラズマ雰囲気に曝されることはない。従って、ＳｉＮ層５の過剰な除去を防止することができる。
【００５５】
なお、金属膜３１をｎ型ＡｌＧａＮ層３とＳｉＮ層５との間に設けてもよい。ＧａＮ及びｎ型ＡｌＧａＮの金属に対するエッチング選択比は１０〜３０程度であり、ＳｉＮに対するエッチング選択比よりも大きい。このため、スルーホール１ｂの形成に際して、ｎ型ＡｌＧａＮ層３のエッチングをｎ型ＡｌＧａＮ層３と金属膜３１との界面で容易に停止させることができる。なお、このような金属膜３１は、例えば、ソース電極４ｓ及びドレイン電極４ｄと並行して形成するか、ゲート電極４ｇと並行して形成することができる。また、キャリア１２の分離に際しては、レジストパターン５５の除去後に、金属膜３１及びＳｉＮ層５のスルーホール１ｂの下方の部分を除去し、アセトン等の有機溶剤を用いた接着剤１１の溶解を行えばよい。
【００５６】
（第３の実施形態）
次に、第３の実施形態について説明する。図９Ａ乃至図９Ｄは、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００５７】
第３の実施形態では、先ず、第１の実施形態と同様にして、シード層９の除去までの処理を行う（図５Ｌ参照）。但し、図９Ａに示すように、ＳｉＮ層５のスルーホール１ｂが形成される予定の領域上に、ＳｉＮ層５へのエッチング液の浸透を防止する浸透防止膜として有機膜４１を形成しておく。つまり、有機膜４１を素子形成基板に含ませておく。有機膜４１の形成では、ポジ型感光性ポリイミド（例えば、東レ株式会社製のフォトニースＰＷシリーズ等）を、３０００ｒｐｍのスピン回転速度で、３０秒間塗布した後、ホットプレートを用いて１２０℃で３分間ベークする。次いで、ステッパを用いた露光を行い、ＴＭＡＨ（tetra methyl ammonium hydroxide)水溶液を用いた現像を１分間行う。その後、イナートオーブンを用いて３００℃で６０分間キュアする。このような処理を行うと、厚さが５μｍ程度の感光性ポリイミド膜が得られる。そして、第１の実施形態と同様にして、接着剤１１を用いたキャリア（支持基板）１２の貼り付けを行う。
【００５８】
次いで、図９Ｂに示すように、第２の実施形態と同様にして、メタルマスク２１の形成からレジストパターン５５の除去までの処理を行う。
【００５９】
その後、図９Ｃに示すように、例えばイオンミリングにより、絶縁性基板１の裏面上及び有機膜４１上でＡｕ層２３から露出しているシード層２２を除去する。なお、スルーホール１ｂの側面に形成されているシード層２２は除去しなくてもよい。
【００６０】
続いて、例えば酸素アッシングを行うことにより、有機膜４１の一部又は全部を除去し、図９Ｄに示すように、スルーホール１ｂを接着剤１１まで到達させる。
【００６１】
その後、アセトンをスルーホール１ｂから接着剤１１まで浸透させて接着剤１１を溶解する。この結果、キャリア１２が絶縁性基板１等から分離される。なお、接着剤１１を溶解させることができれば、アセトン以外の有機溶剤等を用いてもよい。
【００６２】
その後、絶縁性基板１等のダイシングをチップ領域の境界に沿って行うことにより、複数の半導体チップを切り出す。
【００６３】
このような第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。
【００６４】
なお、ＳｉＮ層５へのエッチング液の浸透を防止する浸透防止膜として、第２の実施形態では金属膜３１を使用し、第３の実施形態では有機膜４１を用いているが、無機膜等の絶縁膜を用いてもよい。また、スルーホール１ｂの形成に際して、スルーホール１ｂを金属膜３１又は有機膜４１等の浸透防止膜の表面で停止させずに、その内部まで入り込ませてもよい。
【００６５】
また、いずれの実施形態おいても、工程数を少なく抑えるためにスルーホール１ｂをビアホール１ａと並行して形成することが好ましいが、ビアホール１ａ及びビア配線を形成した後にスルーホール１ｂを形成してもよい。
【００６６】
また、素子形成基板を構成する基板として、いずれの実施形態においても、ＳｉＣ基板の代わりに、サファイア基板、シリコン基板、酸化亜鉛基板等を用いてもよい。また、キャリア（支持基板）１２の材料も特に限定されない。
【図面の簡単な説明】
【００６７】
【図１Ａ】半導体装置の従来の製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、半導体装置の従来の製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、半導体装置の従来の製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、半導体装置の従来の製造方法を示す断面図である。
【図２】キャリア１０４の構造を示す模式図である。
【図３Ａ】半導体装置の他の従来の製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の他の従来の製造方法を示す断面図である。
【図４】半導体装置の更に他の従来の製造方法を示す断面図である。
【図５Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｄ】図５Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｅ】図５Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｆ】図５Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｇ】図５Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｈ】図５Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｉ】図５Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｊ】図５Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｋ】図５Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｌ】図５Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｍ】図５Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｎ】図５Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｏ】図５Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｐ】図５Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｑ】図５Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｒ】図５Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｓ】図５Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｔ】図５Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｕ】図５Ｔに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｖ】図５Ｕに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６】第１の実施形態におけるビアホール１ａ及びスルーホール１ｂの関係を示す模式図である。
【図７Ａ】第１の実施形態における表面側のレイアウトを示す図である。
【図７Ｂ】第１の実施形態における裏面側のレイアウトを示す図である。
【図８Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図８Ｂ】図８Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図８Ｃ】図８Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図８Ｄ】図８Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図９Ａ】第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図９Ｂ】図９Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図９Ｃ】図９Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図９Ｄ】図９Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【符号の説明】
【００６８】
１：絶縁性基板
１ａ：ビアホール
１ｂ：スルーホール
２：ＧａＮ層
３：ｎ型ＡｌＧａＮ層
４ｄ：ドレイン電極
４ｇ：ゲート電極
４ｓ：ソース電極
５：ＳｉＮ層
１１：接着剤
１２：キャリア（支持基板）
２１：メタルマスク
２１ａ、２１ｂ：開口部
３１：金属膜
４１：有機膜
【図１Ａ】
2010109007.tif 000003
【図１Ｂ】
2010109007.tif 000004
【図１Ｃ】
2010109007.tif 000005
【図１Ｄ】
2010109007.tif 000006
【図２】
2010109007.tif 000007
【図３Ａ】
2010109007.tif 000008
【図３Ｂ】
2010109007.tif 000009
【図４】
2010109007.tif 000010
【図５Ａ】
2010109007.tif 000011
【図５Ｂ】
2010109007.tif 000012
【図５Ｃ】
2010109007.tif 000013
【図５Ｄ】
2010109007.tif 000014
【図５Ｅ】
2010109007.tif 000015
【図５Ｆ】
2010109007.tif 000016
【図５Ｇ】
2010109007.tif 000017
【図５Ｈ】
2010109007.tif 000018
【図５Ｉ】
2010109007.tif 000019
【図５Ｊ】
2010109007.tif 000020
【図５Ｋ】
2010109007.tif 000021
【図５Ｌ】
2010109007.tif 000022
【図５Ｍ】
2010109007.tif 000023
【図５Ｎ】
2010109007.tif 000024
【図５Ｏ】
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【図５Ｐ】
2010109007.tif 000026
【図５Ｑ】
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【図５Ｒ】
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【図５Ｓ】
2010109007.tif 000029
【図５Ｔ】
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【図５Ｕ】
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【図５Ｖ】
2010109007.tif 000032
【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
2010109007.tif 000036
【図８Ｂ】
2010109007.tif 000037
【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
2010109007.tif 000041
【図９Ｃ】
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【図９Ｄ】
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