(57)【要約】【課題】積分器の出力電圧の変動に起因する素子破壊や貫通電流の発生を防止することが可能なアナログデジタル変換回路を提供することである。【解決手段】本発明にかかるアナログデジタル変換回路は、入力極性切替部１と、入力信号を積分する積分器２と、積分器２の出力電圧を調整する積分器出力調整回路５と、ウィンドコンパレータ３と、入力極性切替部１と積分器出力調整回路５とウィンドコンパレータ３を制御すると共に、デジタル信号を生成する制御回路４を有する。制御回路４は、積分器２の出力電圧が第１の基準電圧（Ｈｉｇｈ−１）に到達した場合、高電圧側のコンパレータ６の基準電圧を第２の基準電圧（Ｈｉｇｈ−２）に再設定する。また、積分器２の出力電圧が第３の基準電圧（Ｌｏｗ−１）に到達した場合、低電圧側のコンパレータ７の基準電圧を第４の基準電圧（Ｌｏｗ−２）に再設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の極性を切り替える入力極性切替部と、
前記入力極性切替部から出力された入力信号を積分する積分器と、
前記積分器の出力電圧を調整する積分器出力調整回路と、
第１の基準電圧と当該第１の基準電圧よりも高い第２の基準電圧とを有する高電圧側のコンパレータと、第３の基準電圧と当該第３の基準電圧よりも低い第４の基準電圧とを有する低電圧側のコンパレータとを備えると共に、前記積分器の出力電圧と前記第１乃至第４の基準電圧を比較するウィンドコンパレータと、
前記ウィンドコンパレータの比較結果に基づき、前記入力極性切替部と前記積分器出力調整回路と前記ウィンドコンパレータを制御すると共に、デジタル信号を生成する制御回路と、を備え、
前記制御回路は、前記積分器の出力電圧が前記第１の基準電圧に到達した場合、前記高電圧側のコンパレータの基準電圧を前記第２の基準電圧に再設定し、前記積分器の出力電圧が前記第３の基準電圧に到達した場合、前記低電圧側のコンパレータの基準電圧を前記第４の基準電圧に再設定し、
前記積分器出力調整回路は、前記積分器の出力電圧が前記第２の基準電圧に到達した場合、前記積分器の出力電圧が前記第２の基準電圧よりも低い電圧となるように前記積分器の出力電圧を調整し、前記積分器の出力電圧が前記第４の基準電圧に到達した場合、前記積分器の出力電圧が前記第４の基準電圧よりも高い電圧となるように前記積分器の出力電圧を調整する、
アナログデジタル変換回路。
【請求項２】
前記積分器の出力電圧が前記第２の基準電圧に到達した場合、前記積分器出力調整回路は前記積分器を構成する容量に電荷を蓄積し、前記積分器の出力電圧を低下させる、請求項１に記載のアナログデジタル変換回路。
【請求項３】
前記積分器の出力電圧が前記第４の基準電圧に到達した場合、前記積分器出力調整回路は前記積分器を構成する容量から電荷を除去し、前記積分器の出力電圧を増加させる、請求項１または２に記載のアナログデジタル変換回路。
【請求項４】
前記積分器の出力電圧が前記積分器出力調整回路の調整直後のタイミング以外に前記第１の基準電圧または前記第３の基準電圧に到達した場合、前記入力極性切替部は前記積分器に入力される前記入力信号の極性を切り替える、請求項１乃至３のいずれか一項に記載のアナログデジタル変換回路。
【請求項５】
前記積分器の出力電圧が前記第１の基準電圧に到達した場合、前記入力極性切替部は前記積分器を構成する差動増幅器の反転入力端子に正極性の入力信号が入力されるように前記入力信号の極性を切り替える、請求項４に記載のアナログデジタル変換回路。
【請求項６】
前記積分器の出力電圧が前記第３の基準電圧に到達した場合、前記入力極性切替部は前記積分器を構成する差動増幅器の反転入力端子に負極性の入力信号が入力されるように前記入力信号の極性を切り替える、請求項４に記載のアナログデジタル変換回路。
【請求項７】
前記制御回路は、前記積分器の出力電圧が前記第１の基準電圧に到達した場合、前記高電圧側のコンパレータの基準電圧を前記第２の基準電圧に再設定すると共に、前記低電圧側のコンパレータの基準電圧を前記第３の基準電圧に再設定する、請求項１乃至６のいずれか一項に記載のアナログデジタル変換回路。
【請求項８】
前記制御回路は、前記積分器の出力電圧が前記第３の基準電圧に到達した場合、前記低電圧側のコンパレータの基準電圧を前記第４の基準電圧に再設定すると共に、前記高電圧側のコンパレータの基準電圧を前記第１の基準電圧に再設定する、請求項１乃至７のいずれか一項に記載のアナログデジタル変換回路。
【請求項９】
前記制御回路は、前記積分器の出力電圧が前記第１の基準電圧または前記第３の基準電圧に到達した時にクロック信号を反転させ、前記積分器の出力電圧が前記第２の基準電圧または前記第４の基準電圧に到達した時に符号を反転させ、前記クロック信号と前記符号とに基づきカウント値を生成する、請求項１乃至８のいずれか一項に記載のアナログデジタル変換回路。
【請求項１０】
前記制御回路は、前記符号がプラスの時に前記クロック信号が立ち上がるタイミングで＋１をカウントし、前記符号がマイナスの時に前記クロック信号が立ち上がるタイミングで−１をカウントする、請求項９に記載のアナログデジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ信号をデジタル信号に変換するアナログデジタル変換回路に関する。
【背景技術】
【０００２】
近年、アナログ信号をデジタル信号に変換するアナログデジタル変換回路（ＡＤＣ）が様々な分野で用いられている。図３は、特許文献１に開示されているＶ−Ｆ(Voltage to Frequency)変換型のＡＤＣを示す図である。
【０００３】
図３において、電圧−パルス変換回路１００は、入力切替回路１０４、電圧誘導部としての積分器出力誘導部１０５、積分器１０８、第１、第２コンパレータ１１２、１１３（ウィンドコンパレータ）、ＲＳラッチ回路１１４、第１、第２積分器出力エラー検出回路１１６、１１９、第１、第２コンパレータ連続出力判定回路１１７、１１８、及び、フラグ出力部としてのフリップフロップＦＦ１２３を有している。
【０００４】
ここで、入力切替回路１０４は、ＣＳ＋端子及びＣＳ−端子と積分器１０８の正又は負の入力端子との接続を切替えている。また、積分器１０８は、差動増幅器１１１と、差動増幅器１１１の−端子（反転入力端子）に一端が接続された抵抗１０９と、差動増幅器１１１の出力とその−端子との間に接続された容量１１０とから構成される。
【０００５】
積分器出力誘導部１０５は、それぞれ、ノード１０６ａ、１０６ｂに一端が接続され他端が基準電位とされたスイッチ１０６、１０７を有する。そして、積分器１０８の出力を第１又は第２の検出電圧付近まで誘導する。
第１及び第２のコンパレータ１１２、１１３は、積分器１０８の出力から第１の検出電圧（１Ｖ）及び第１の検出電圧より高い第２の検出電圧（２Ｖ）を検出する。
【０００６】
ＦＦ１２３は第１及び第２のコンパレータ１１２、１１３の比較結果に基づき、フラグＦＬＡＧを出力する。また、インバータ１２４は、入力電圧に応じた周波数の出力信号ＣＫＯＵＴを出力する。
このような動作により図３に示す回路はＣＳ＋端子１０１及びＣＳ−端子１０２間に生じた入力電圧をパルスに変換する。入力切替回路１０４は、フラグＦＬＡＧ及び出力信号ＣＫＯＵＴに基づき上記の接続を切り替えている。
【０００７】
また、図３の回路は、積分器１０８の出力電圧が、一定時間以上、高位側基準の検出電圧（２Ｖ）より高い電圧である場合に、積分器出力エラー信号Ｅ−Ｈを生成するエラー検出回路１１６を有する。そして、この積分器出力電圧エラー信号Ｅ−ＨがＯＲ回路１２０に入力されると、ＯＲ回路１２０は信号ＯＵＴ１２０を積分器出力誘導部１０５へ出力する。積分器出力誘導部１０５は信号ＯＵＴ１２０を受けてスイッチ１０６ａをオンにし、積分器の出力電圧を高位側基準の検出電圧（２Ｖ）より低い電位に誘導している。
【０００８】
同様に、図３の回路は、積分器１０８の出力電圧が、一定時間以上、低位側基準の検出電圧（１Ｖ）より低い電圧である場合に、積分器出力エラー信号Ｅ−Ｌを生成するエラー検出回路１１９を有する。そして、この積分器出力電圧エラー信号Ｅ−ＬがＯＲ回路１２２に入力されると、ＯＲ回路１２２は信号ＯＵＴ１２２を積分器出力誘導部１０５へ出力する。積分器出力誘導部１０５は信号ＯＵＴ１２２を受けてスイッチ１０６ｂをオンにし、積分器の出力電圧を低位側基準の検出電圧（１Ｖ）より高い電位に誘導している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１３９７００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図３に示すアナログデジタル変換回路では、積分器１０８の出力電圧が素子の耐圧を超えた場合、素子が破壊される可能性がある。
【００１１】
また、積分器１０８の出力電圧が接地電位（ＣＭＯＳの場合は主に０Ｖ）よりも小さい場合、回路に貫通電流が流れる可能性がある。
【００１２】
また、図３に示す回路では、コンパレータ１１２、１１３の基準電圧レベルが一定期間を過ぎた場合にエラー検出している。しかし、この場合は基準電圧レベルを超えた後に一定期間が過ぎたことを計測するための回路やプログラムが必要となり、回路規模が増大する。
【課題を解決するための手段】
【００１３】
本発明にかかるアナログデジタル変換回路は、入力信号の極性を切り替える入力極性切替部と、前記入力極性切替部から出力された入力信号を積分する積分器と、前記積分器の出力電圧を調整する積分器出力調整回路と、第１の基準電圧と当該第１の基準電圧よりも高い第２の基準電圧とを有する高電圧側のコンパレータと、第３の基準電圧と当該第３の基準電圧よりも低い第４の基準電圧とを有する低電圧側のコンパレータとを備えると共に、前記積分器の出力電圧と前記第１乃至第４の基準電圧を比較するウィンドコンパレータと、前記ウィンドコンパレータの比較結果に基づき、前記入力極性切替部と前記積分器出力調整回路と前記ウィンドコンパレータを制御すると共に、デジタル信号を生成する制御回路と、を備える。前記制御回路は、前記積分器の出力電圧が前記第１の基準電圧に到達した場合、前記高電圧側のコンパレータの基準電圧を前記第２の基準電圧に再設定し、前記積分器の出力電圧が前記第３の基準電圧に到達した場合、前記低電圧側のコンパレータの基準電圧を前記第４の基準電圧に再設定する。更に、前記積分器出力調整回路は、前記積分器の出力電圧が前記第２の基準電圧に到達した場合、前記積分器の出力電圧が前記第２の基準電圧よりも低い電圧となるように前記積分器の出力電圧を調整し、前記積分器の出力電圧が前記第４の基準電圧に到達した場合、前記積分器の出力電圧が前記第４の基準電圧よりも高い電圧となるように前記積分器の出力電圧を調整する。
【００１４】
上記構成を有するアナログデジタル変換回路では、積分器の出力電圧が第１の基準電圧に到達した場合、高電位側のコンパレータの基準電圧を第２の基準電圧に再設定している。更に、積分器の出力電圧が第２の基準電圧に到達した場合、積分器出力調整回路は、積分器の出力電圧が第２の基準電圧よりも低い電圧となるように積分器の出力電圧を調整している。これにより、積分器の出力電圧の上昇に起因する素子の破壊を防止することができる。
【００１５】
また、上記構成を有するアナログデジタル変換回路では、積分器の出力電圧が第３の基準電圧に到達した場合、低電位側のコンパレータの基準電圧を第４の基準電圧に再設定している。更に、積分器の出力電圧が第４の基準電圧に到達した場合、積分器出力調整回路は、積分器の出力電圧が第４の基準電圧よりも高い電圧となるように積分器の出力電圧を調整している。これにより、積分器の出力電圧が低下したことに起因する貫通電流の発生を防止することができる。
【発明の効果】
【００１６】
本発明により、積分器の出力電圧の変動に起因する素子破壊や貫通電流の発生を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態にかかるアナログデジタル変換回路を示す図である。
【図２】実施の形態にかかるアナログデジタル変換回路の動作波形の一例を示す図である。
【図３】背景技術にかかるアナログデジタル変換回路を説明するための図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。図１は本実施の形態にかかるアナログデジタル変換回路を示す図である。図１において、アナログデジタル変換回路は、入力信号の極性を切り替える入力極性切替部１と、入力極性切替部１から出力された入力信号を積分する積分器２と、積分器２の出力電圧を調整する積分器出力調整回路５と、を有する。
【００１９】
更に、第１の基準電圧と当該第1の基準電圧よりも高い第２の基準電圧とを有する高電圧側のコンパレータ６と、第３の基準電圧と当該第３の基準電圧よりも低い第４の基準電圧とを有する低電圧側のコンパレータ７とを備えると共に、積分器２の出力電圧と第１乃至第４の基準電圧を比較するウィンドコンパレータを有する。更に、ウィンドコンパレータ３の比較結果に基づき、入力極性切替部１と積分器出力調整回路５とウィンドコンパレータ３を制御すると共に、デジタル信号を生成する制御回路４を有する。
【００２０】
制御回路４は、積分器２の出力電圧が第１の基準電圧に到達した場合、高電圧側のコンパレータ６の基準電圧を第２の基準電圧に再設定する。また、制御回路４は、積分器２の出力電圧が第３の基準電圧に到達した場合、低電圧側のコンパレータ７の基準電圧を第４の基準電圧に再設定する。
【００２１】
更に、積分器出力調整回路５は、積分器２の出力電圧が第２の基準電圧に到達した場合、積分器２の出力電圧が第２の基準電圧よりも低い電圧となるように積分器２の出力電圧を調整する。また、積分器出力調整回路５は、積分器２の出力電圧が第４の基準電圧に到達した場合、積分器２の出力電圧が第４の基準電圧よりも高い電圧となるように積分器２の出力電圧を調整する。以下、本実施の形態にかかるアナログデジタル変換回路について詳細に説明する。
【００２２】
入力極性切替部１は、入力信号Ｖｉｎを入力し、積分器２へ当該入力信号を出力している。この時、入力極性切替部１は制御回路４から出力される極性制御信号２０に基づいて、入力信号Ｖｉｎの極性を切り替える。つまり、入力極性切替部１は、（１）入力信号が印加されるプラス側の端子と差動増幅器の−端子（反転入力端子）を接続し、入力信号が印加されるマイナス側の端子と差動増幅器の＋端子（非反転入力端子）を接続した状態と、（２）入力信号が印加されるプラス側の端子と差動増幅器の＋端子（非反転入力端子）を接続し、入力信号が印加されるマイナス側の端子と差動増幅器の−端子（反転入力端子）を接続した状態、の２つの状態を制御回路４からの極性制御信号２０に基づいて切り替えている。これにより、積分器２の出力電圧の変化を負（または正）の傾きから正（または負）の傾きに変更することができる。
【００２３】
積分器２は、差動増幅器８と、差動増幅器８の−端子（反転入力端子）に一端が接続された抵抗１０と、差動増幅器８の出力とその−端子との間に接続された容量９とを有する。抵抗１０の他端及び差動増幅器８の＋端子（非反転入力端子）は、入力極性切替部１により、プラス側の端子、マイナス側の端子と接続される。
【００２４】
ウィンドコンパレータ３は、高電圧側のコンパレータ６と低電圧側のコンパレータ７を有する。高電圧側のコンパレータ６は、その＋端子が高電圧側の基準電圧とされており、その−端子と積分器２の出力とが接続されている。高電圧側のコンパレータ６の基準電圧は、第１の基準電圧と当該第１の基準電圧よりも高い第２の基準電圧とを有する。第１の基準電圧は、例えば積分器２の通常動作の範囲内の電圧に設定されている。一方、第２の基準電圧は、例えば積分器２の出力電圧が第２の基準電圧よりも若干高くなると素子が破損する電圧に設定されている。ただし、上記第１、第２の基準電圧は目的に応じて任意に設定することができる。
【００２５】
コンパレータ６は、積分器２の出力電圧と第１、第２の基準電圧との比較結果を制御回路４に出力する。また、第１の基準電圧と第２の基準電圧は、制御回路４からのレベル制御信号２１に基づいて設定される。
【００２６】
また、低電圧側のコンパレータ７は、その−端子が低電圧側の検出電圧とされており、その＋端子と積分器２の出力とが接続されている。低電圧側のコンパレータ６の基準電圧は、第３の基準電圧と当該第３の基準電圧よりも低い第４の基準電圧とを有する。第３の基準電圧は、例えば積分器２の通常動作の範囲内の電圧に設定されている。一方、第４の基準電圧は、例えば積分器２の出力電圧が第２の基準電圧よりも若干低くなると回路に貫通電流が生じる電圧に設定されている。ただし、上記第３、第４の基準電圧は目的に応じて任意に設定することができる。
【００２７】
コンパレータ７は、積分器８の出力電圧と第３、第４の基準電圧との比較結果を制御回路４に出力する。また、第３の基準電圧と第４の基準電圧は、制御回路４からのレベル制御信号２１に基づいて設定される。
【００２８】
制御回路４は、ウィンドコンパレータ３の比較結果、つまりコンパレータ６、７の出力に基づき、入力極性切替部１と積分器出力調整回路５とウィンドコンパレータ３を制御するための信号を生成する。つまり、制御回路４は入力極性切替部１を制御するための信号である極性制御信号２０を生成する。また、制御回路４はコンパレータ６、７の第１乃至第４の基準電圧を設定するための信号であるレベル制御信号２１を生成する。また、制御回路４は積分器出力調整回路５に積分器２の出力電圧の調整を命令するための信号である積分器出力調整信号２２を生成する。
【００２９】
制御回路４は、レベル制御信号２１として、積分器２の出力電圧が第１の基準電圧に到達した場合、高電圧側のコンパレータ６の基準電圧を第２の基準電圧に再設定するような信号を生成する。また、制御回路４は、レベル制御信号２１として、積分器２の出力電圧が第３の基準電圧に到達した場合、低電圧側のコンパレータ７の基準電圧を第４の基準電圧に再設定するような信号を生成する。
【００３０】
また、制御回路４は、ウィンドコンパレータ３の比較結果、つまりコンパレータ６、７の出力に基づき、デジタル信号を生成し、デジタル出力Ｄｏｕｔを出力する。
【００３１】
積分器出力調整回路５は、入力極性切替部１と積分器２の間に設けられており、制御回路４からの積分器出力調整信号２２に基づいて、積分器２の出力電圧を調整する。すなわち、積分器２の出力電圧が第２の基準電圧に到達した場合、積分器出力調整回路５は、積分器２の出力が第２の基準電圧よりも低くなるように、積分器２の出力電圧を調整する。また、積分器２の出力電圧が第４の基準電圧に到達した場合、積分器出力調整回路５は、積分器２の出力が第４の基準電圧よりも高くなるように積分器２の出力電圧を調整する。
【００３２】
次に、図２に示す本実施の形態にかかるアナログデジタル変換回路の動作波形を用いてアナログデジタル変換回路の動作について説明する。
図２において、入力信号Ｖｉｎは、Ｔ０からＴ３まではＶｉｎ１であり、Ｔ３からＴ１０まではＶｉｎ２であり、Ｔ１０以降はＶｉｎ３である。ここで、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３は、それぞれ、Ｖｉｎ１＞０、Ｖｉｎ２＜０、Ｖｉｎ３＞０である。また、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３の絶対値を比較すると、｜Ｖｉｎ１｜＜｜Ｖｉｎ３｜＜｜Ｖｉｎ２｜である。
【００３３】
高電圧側のコンパレータの基準電圧は、図２に示すように第１の基準電圧（Ｈｉｇｈ−１）と第２の基準電圧（Ｈｉｇｈ−２）の２値をとる。また、低電圧側のコンパレータの基準電圧は、図２に示すように第３の基準電圧（Ｌｏｗ−１）と第４の基準電圧（Ｌｏｗ−２）の２値をとる。高電圧側のコンパレータの基準電圧と、低電圧側のコンパレータの基準電圧は次のようなタイミングで切り替わる。
【００３４】
例えば、図２のＴ１のタイミングのように、積分器２の出力電圧が低電圧側のコンパレータの第３の基準電圧（Ｌｏｗ−１）に到達すると、低電圧側のコンパレータの基準電圧は第３の基準電圧（Ｌｏｗ−１）から第４の基準電圧（Ｌｏｗ−２）に切り替わる。また、このタイミングで、高電圧側の第２の基準電圧（Ｈｉｇｈ−２）は第１の基準電圧（Ｈｉｇｈ−１）に切り替わる。
【００３５】
また、図２のＴ２のタイミングのように、積分器２の出力電圧が高電圧側のコンパレータの第１の基準電圧（Ｈｉｇｈ−１）に到達すると、高電圧側のコンパレータの基準電圧は第１の基準電圧（Ｈｉｇｈ−１）から第２の基準電圧（Ｈｉｇｈ−２）に切り替わる。また、低電圧側の第４の基準電圧（Ｌｏｗ−２）は第３の基準電圧（Ｌｏｗ−１）に切り替わる。
【００３６】
このように、コンパレータ６、７の基準電圧は、積分器２の出力電圧が高電圧側のコンパレータの第１の基準電圧（Ｈｉｇｈ−１）、低電圧側のコンパレータの第３の基準電圧（Ｌｏｗ−１）に到達するタイミングで切り替わる。
【００３７】
クロックは、積分器２の出力電圧が高電圧側のコンパレータ６の基準電圧Ｈｉｇｈ−１に到達した時と、低電圧側のコンパレータ７の基準電圧Ｌｏｗ−１に到達した時に反転する。このクロックは、制御回路４で生成される。
【００３８】
符号は、積分器２の出力電圧が高電圧側のコンパレータ６の基準電圧Ｈｉｇｈ−２に到達した時と、低電圧側のコンパレータの基準電圧Ｌｏｗ−２に到達した時に反転する。
【００３９】
また、制御回路４に内蔵されているカウンタは、クロック信号が立ち上がるタイミングで符号がプラスの時は＋１を、符号がマイナスの時は−１をカウントする。デジタル出力Ｄｏｕｔは、このカウンタの出力に基づく信号を出力する。
【００４０】
次に、図２に示す本実施の形態にかかるアナログデジタル変換回路の動作波形のＴ０からＴ１３までの動作について説明する。
まず、Ｔ０からＴ１のタイミングでは、入力信号Ｖｉｎとして、Ｖｉｎ１が積分器２に入力される。この時、積分器の出力電圧は右下がりとなり、Ｔ１のタイミングでＬｏｗ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−２からＨｉｇｈ−１へ切り替える。また、低電圧側のコンパレータの基準電圧をＬｏｗ−１からＬｏｗ−２へ切り替える。この時、クロック信号はＨｉｇｈからＬｏｗへと切り替わる（立ち下がる）。また、制御回路４は、Ｔ１のタイミングで入力信号Ｖｉｎの極性が切り替わるような極性制御信号２０を、入力極性切替部１へ出力する。
【００４１】
次に、Ｔ１からＴ２までの動作について説明する。Ｔ１からＴ２においても入力信号ＶｉｎはＶｉｎ１である。しかし、Ｔ１のタイミングで入力極性が切り替わったので、積分器の出力電圧は右上がりとなる。そして、Ｔ２のタイミングでＨｉｇｈ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−１からＨｉｇｈ−２へ切り替え、低電圧側のコンパレータの基準電圧をＬｏｗ−２からＬｏｗ−１へ切り替える。この時、クロック信号はＬｏｗからＨｉｇｈへと切り替わる（立ち上がる）。そしてカウンタは符号がプラスであるので、クロック信号が立ち上がるタイミングで＋１をカウントする。また、制御回路４は、Ｔ２のタイミングで入力信号Ｖｉｎの極性が切り替わるような極性制御信号２０を、入力極性切替部１へ出力する。
【００４２】
次に、Ｔ２からＴ５までの動作について説明する。Ｔ２のタイミングで入力信号Ｖｉｎ１の入力極性が切り替わったので、積分器の出力電圧は右下がりとなる。そして、Ｔ３のタイミングで入力信号Ｖｉｎ１がＶｉｎ２へと変化する。この時、Ｖｉｎ２＜０（Ｖｉｎ１と逆極性）であるので、積分器の出力電圧の傾きは右上がりとなる。また、Ｖｉｎ２の絶対値はＶｉｎ１の絶対値よりも大きいので、入力信号がＶｉｎ２の場合は、Ｖｉｎ１の場合と比べて積分器の出力電圧の傾きも急になる。
【００４３】
そして、Ｔ４のタイミングで積分器の出力電圧はＨｉｇｈ−２に到達する。このタイミングで、制御回路４は積分器の出力電圧がＨｉｇｈ−２よりも小さくなるように、積分器出力調整回路５に対して積分器出力調整信号２２を出力し、入力信号のレベルを調整する。具体的には、積分器出力調整回路５は積分器２の容量９に電荷を蓄積する。そして、容量９に電荷が蓄積されることで、差動増幅器８の出力電圧が下がっていく。こうして、積分器２の出力電圧をＬｏｗ−１付近まで誘導する。また、Ｔ４のタイミングでは積分器の出力電圧がＨｉｇｈ−２に到達しているので、制御回路４は符号をプラスからマイナスへ反転させる。
【００４４】
そして、Ｔ５のタイミングで積分器の出力電圧はＬｏｗ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−２からＨｉｇｈ−１へ切り替え、低電圧側のコンパレータの基準電圧をＬｏｗ−１からＬｏｗ−２へ切り替える。この時、クロック信号はＨｉｇｈからＬｏｗへと切り替わる。尚、積分器出力調整回路５の調整により積分器の出力電圧がＬｏｗ−１に到達した場合は、入力極性切替部１は入力信号の極性を切り替えない。つまり、Ｔ５からＴ６の入力極性は、積分器出力調整回路５による調整前のＴ３からＴ４の入力極性と同一極性となる。
【００４５】
次に、Ｔ５からＴ９までの動作について説明する。Ｔ５からＴ９においても入力信号ＶｉｎはＶｉｎ２である。Ｔ５のタイミングでは入力極性は切り替わらないので、Ｔ５からＴ６までの積分器の出力電圧は右上がりとなる。そして、Ｔ６のタイミングでＨｉｇｈ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−１からＨｉｇｈ−２へ切り替え、低電圧側のコンパレータの基準電圧をＬｏｗ−２からＬｏｗ−１へ切り替える。この時、クロック信号はＬｏｗからＨｉｇｈへと切り替わる。そしてカウンタは符号がマイナスであるので、クロック信号が立ち上がるタイミングで−１をカウントする。また、制御回路４は、Ｔ６のタイミングで入力信号Ｖｉｎの極性が切り替わるような極性制御信号２０を、入力極性切替部１へ出力する。
【００４６】
Ｔ６のタイミングで入力信号Ｖｉｎ２の入力極性が切り替わったので、Ｔ６からＴ７までの積分器の出力電圧は右下がりとなる。そして、Ｔ７のタイミングでＬｏｗ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−２からＨｉｇｈ−１へ切り替え、低電圧側のコンパレータの基準電圧をＬｏｗ−１からＬｏｗ−２へ切り替える。この時、クロック信号はＨｉｇｈからＬｏｗへと切り替わる。また、制御回路４は、Ｔ７のタイミングで入力信号Ｖｉｎの極性が切り替わるような極性制御信号２０を、入力極性切替部１へ出力する。
Ｔ７からＴ９においても、上記Ｔ５からＴ７の動作と同様な動作をする。
【００４７】
次に、Ｔ９からＴ１３までの動作について説明する。Ｔ９のタイミングで入力信号Ｖｉｎ２の入力極性が切り替わったので、Ｔ９からＴ１０までの積分器の出力電圧は右上がりとなる。そして、Ｔ１０のタイミングで入力信号Ｖｉｎ２がＶｉｎ３へと変化する。この時、Ｖｉｎ３＞０（Ｖｉｎ２と逆極性）であるので、積分器の出力電圧の傾きは右下がりとなる。また、Ｖｉｎ３の絶対値はＶｉｎ２の絶対値よりも小さいので、入力信号がＶｉｎ３の場合は、Ｖｉｎ２の場合と比べて積分器の出力電圧の傾きも緩やかになる。
【００４８】
そして、Ｔ１１のタイミングで積分器の出力電圧がＬｏｗ−２に到達する。このタイミングで、制御回路４は積分器の出力電圧がＬｏｗ−２よりも大きくなるように、積分器出力調整回路５に対して積分器出力調整信号２２を出力し、入力信号Ｖｉｎ３のレベルを調整する。具体的には、積分器出力調整回路５は積分器の容量９に蓄積された電荷を放電する。そして、容量９に蓄積された電荷が放電されることで、差動増幅器の出力電圧が上昇する。こうして、積分器の出力電圧をＨｉｇｈ−１付近まで誘導する。また、Ｔ１１のタイミングでは積分器の出力電圧がＬｏｗ−２に到達しているので、制御回路は符号をマイナスからプラスへと反転させる。
【００４９】
そして、Ｔ１２のタイミングで積分器の出力電圧はＨｉｇｈ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−１からＨｉｇｈ−２へ切り替え、低電圧側のコンパレータの基準電圧をＬｏｗ−２からＬｏｗ−１へ切り替える。この時、クロック信号はＬｏｗからＨｉｇｈへと切り替わる。そしてカウンタは符号がプラスであるので、クロック信号が立ち上がるタイミングで＋１をカウントする。尚、積分器出力調整回路５の調整により積分器の出力電圧がＬｏｗ−１に到達した場合は、入力極性切替部１は入力信号の極性を切り替えない。つまり、Ｔ１２からＴ１３の入力極性は、積分器出力調整回路５による調整前のＴ１０からＴ１１の入力極性と同一極性となる。
【００５０】
Ｔ１２のタイミングでは入力極性は切り替わらないので、Ｔ１２からＴ１３までの積分器の出力電圧は右下がりとなる。そして、Ｔ１３のタイミングでＬｏｗ−１に到達する。このタイミングで、制御回路４は、高電圧側のコンパレータの基準電圧をＨｉｇｈ−２からＨｉｇｈ−１へ切り替え、低電圧側のコンパレータの基準電圧をＬｏｗ−１からＬｏｗ−２へ切り替える。この時、クロック信号はＨｉｇｈからＬｏｗへと切り替わる。また、制御回路４は、Ｔ１３のタイミングで入力信号Ｖｉｎの極性が切り替わるような極性制御信号２０を、入力極性切替部１へ出力する。
【００５１】
以上で説明したように、本実施の形態にかかるアナログデジタル変換回路では、積分器２の出力電圧が第１の基準電圧（Ｈｉｇｈ−１）に到達した場合、高電位側のコンパレータ６の基準電圧を第２の基準電圧（Ｈｉｇｈ−２）に再設定している。更に、積分器２の出力電圧が第２の基準電圧（Ｈｉｇｈ−２）に到達した場合、積分器出力調整回路５は、積分器２の出力電圧が第２の基準電圧（Ｈｉｇｈ−２）よりも低い電圧となるように積分器２の出力電圧を調整している。これにより、積分器２の出力電圧の上昇に起因する素子の破壊を防止することができる。
【００５２】
また、本実施の形態にかかるアナログデジタル変換回路では、積分器２の出力電圧が第３の基準電圧（Ｌｏｗ−１）に到達した場合、低電位側のコンパレータ７の基準電圧を第４の基準電圧（Ｌｏｗ−２）に再設定している。更に、積分器２の出力電圧が第４の基準電圧（Ｌｏｗ−２）に到達した場合、積分器出力調整回路５は、積分器２の出力電圧が第４の基準電圧（Ｌｏｗ−２）よりも高い電圧となるように積分器２の出力電圧を調整している。これにより、積分器２の出力電圧が低下したことに起因する貫通電流の発生を防止することができる。
【００５３】
よって、本実施の形態にかかる発明により、積分器の出力電圧の変動に起因する素子破壊や貫通電流の発生を防止することができるアナログデジタル変換回路を提供することができる。
【００５４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５５】
１  入力極性切替部
２  積分器
３  ウィンドコンパレータ
４  制御回路
５  積分器出力調整回路
６  高電圧側のコンパレータ
７  低電圧側のコンパレータ
８  差動増幅器
９  容量
１０  抵抗
２０  極性制御信号
２１  レベル制御信号
２２  積分器出力調整信号
【図１】
2010199798.tif 000003
【図２】
2010199798.tif 000004
【図３】
2010199798.tif 000005