(57)【要約】【課題】クロックのばらつきに対して誤伝送を抑制できる非同期式のデジタル信号伝送装置を提供する。【解決手段】デジタル信号伝送装置１０は、複数チャンネルのパラレル入力信号を第一のクロック信号ＭＣＬＫ１に同期してシリアルデータに変換するエンコーダ２０と、シリアルデータを第一のクロック信号ＭＣＬＫ１とは非同期に動作する第二のクロック信号ＭＣＬＫ２に同期して複数チャンネルのパラレル出力信号に変換するデコーダ３０とを備える。シリアルデータは、複数チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有する。【選択図】図１
2010109974.tif 000002
【特許請求の範囲】
【請求項１】
複数チャンネルのパラレル入力信号を第一のクロック信号に同期してシリアルデータに変換するエンコーダと、
前記シリアルデータを前記第一のクロック信号とは非同期に動作する第二のクロック信号に同期して複数チャンネルのパラレル出力信号に変換するデコーダと、を備え、
前記シリアルデータは、前記複数チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有し、
一周期の期間内に前記シリアルデータの論理値がハイレベルからローレベルへ又はローレベルからハイレベルへ遷移する回数は１回のみであり、
前記デコーダは、前記第二のクロック信号の立ち上がり時点又は立下り時点において前記シリアルデータの論理値がハイレベルであるのか或いはローレベルであるのかをカウントするカウンタと、前記シリアルデータの一周期分又は複数周期分における前記カウンタのカウント結果に基づいて前記シリアルデータを前記複数チャンネルのパラレル出力信号に変換する識別器とを備える、デジタル信号伝送装置。
【請求項２】
請求項１に記載のデジタル信号伝送装置であって、
前記カウンタは、前記シリアルデータが出力され始めた以降、最初に前記第二のクロック信号が立ち上がるタイミング又は立ち下がるタイミングで、カウント数をゼロリセットする、デジタル信号伝送装置。
【請求項３】
請求項１又は請求項２に記載のデジタル信号伝送装置であって、
前記シリアルデータをそれぞれＤ１，Ｄ２，Ｄ３とし、
前記Ｄ１，Ｄ２，Ｄ３のそれぞれのハイレベルの期間をＴA,ＴB,Ｔzとし、
前記Ｄ１，Ｄ２，Ｄ３のそれぞれのローレベルの期間をＴX,Ｔy,ＴCとし、
前記第一のクロック信号の周期をＴmclk1とし、
前記第二のクロック信号の周期をＴmclk2とし、
Ｔmclk1の倍数を示す定数をＬ1，Ｌ2，Ｌ3，Ｌ4とし、
ＴA，ＴB，ＴC，ＴXのうち一番短い期間をＴ1とし、
ＴA，ＴB，ＴC，ＴXのうち一番長い期間をＴ2とすると、
ＴA＝Ｌ1・Ｔmclk1
ＴB＝Ｌ2・Ｔmclk1
ＴC＝Ｌ3・Ｔmclk1
ＴX＝Ｌ4・Ｔmclk1
Ｔy≧Ｔ2＋Ｔmclk2
Ｔz≧Ｔ2＋Ｔmclk2
Ｔmclk2≦Ｔ1
の条件を満たす、デジタル信号伝送装置。
【請求項４】
複数チャンネルのパラレル入力信号を第一のクロック信号に同期してシリアルデータに変換するステップであって、前記シリアルデータは、前記複数チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有し、且つ一周期の期間内に前記シリアルデータの論理値がハイレベルからローレベルへ又はローレベルからハイレベルへ遷移する回数は１回のみである、ステップと、
前記第一のクロック信号とは非同期に動作する第二のクロック信号の立ち上がり時点又は立下り時点において前記シリアルデータの論理値がハイレベルであるのか或いはローレベルであるのかをカウントするステップと、
前記シリアルデータの一周期分又は複数周期分におけるカウント結果に基づいて前記シリアルデータを前記第二のクロック信号に同期して複数チャンネルのパラレル出力信号に変換するステップと、を備えるデジタル信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル信号を非同期伝送するためのデジタル信号伝送装置及びデジタル信号伝送方法に関する。
【背景技術】
【０００２】
特許３３４４５３０号公報には、データクロックと、このデータクロックに同期する複数系統のデジタル信号とを伝送用デジタル信号に変調する変調部と、伝送用デジタル信号を伝送する一つの伝送線と、変調された伝送用デジタル信号からデータクロックと、複数系統のデジタル信号とを復調する復調部とを備えるデジタル信号伝送装置が開示されている。復調部は、データクロックと伝送用デジタル信号との同期をとるためのＰＬＬ回路を備えている。同公報に記載のデジタル信号伝送装置では、複数系統のデジタル信号の２値レベルの組み合わせに応じて伝送用デジタル信号のデューティ（パルス幅）を変更することにより、データの判別を可能にしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許３３４４５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上述のデジタル信号伝送装置では、ＰＬＬ回路を必要とするため、回路規模が大きくなる上に、起動時にＰＬＬ回路のロック時間を待つ必要上、起動時間が長くなるという課題がある。一方、ＰＬＬ回路を用いずに、変調部と復調部とにそれぞれ独立したクロックを設けて非同期でデジタル信号を伝送する方式では、変調部のクロックと復調部のクロックとの間に一定以上のずれが生じると、誤伝送の原因となるので、誤伝送を回避するための工夫が必要になる。
【０００５】
そこで、本発明は、このようなクロックのばらつきに対して誤伝送を抑制できる非同期式のデジタル信号伝送装置及びデジタル信号伝送方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明に係わるデジタル信号伝送装置は、複数チャンネルのパラレル入力信号を第一のクロック信号に同期してシリアルデータに変換するエンコーダと、シリアルデータを第一のクロック信号とは非同期に動作する第二のクロック信号に同期して複数チャンネルのパラレル出力信号に変換するデコーダとを備える。ここで、シリアルデータは、複数チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有する。一周期の期間内にシリアルデータの論理値がハイレベルからローレベルへ又はローレベルからハイレベルへ遷移する回数は１回のみである。デコーダは、第二のクロック信号の立ち上がり時点又は立下り時点においてシリアルデータの論理値がハイレベルであるのか或いはローレベルであるのかをカウントするカウンタと、シリアルデータの一周期分又は複数周期分におけるカウンタのカウント結果に基づいてシリアルデータを複数チャンネルのパラレル出力信号に変換する識別器とを備える。
【０００７】
一周期の期間内にシリアルデータの論理値がハイレベルからローレベルへ又はローレベルからハイレベルへ遷移する回数は１回のみであることと、第二のクロック信号の周期が一定であることを考慮すると、カウンタのカウント結果は、シリアルデータの論理値がハイレベルにある期間又はローレベルにある期間を示す情報としての意義を有する。この情報は、識別器がシリアルデータを複数チャンネルのパラレル出力信号に変換するための判定条件として利用できる。
【０００８】
シリアルデータは、複数チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有しているので、デコーダは、シリアルデータの周期及びデューティを判定し、その判定結果に基づいてシリアルデータを複数チャンネルのパラレル出力信号に変換することができる。より詳細には、デコーダは、第二のクロック信号の立ち上がり時点又は立下り時点においてシリアルデータの論理値がハイレベルであるのか或いはローレベルであるのかをカウントし、そのカウント結果に基づいて、シリアルデータの周期及びデューティを判定する。
【０００９】
このように、シリアルデータは、複数チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有しているので、第一のクロック信号又は第二のクロック信号にばらつきが生じたとしても、伝送マージンの大きいデジタル信号伝送装置を提供できる。
【００１０】
カウンタは、シリアルデータが出力され始めた以降、最初に第二のクロック信号が立ち上がるタイミング又は立ち下がるタイミングで、カウント数をゼロリセットするのが好ましい。シリアルデータが出力され始めた以降、最初に第二のクロック信号が立ち上がるタイミング又は立ち下がるタイミングでカウンタのカウント数をゼロリセットすることにより、カウンタに必要とされるビット数は、第二のクロック信号が立ち上がるタイミング又は立ち下がるタイミングで決定される周期内におけるハイレベル期間又はローレベル期間をカウントするために必要なビット数で十分なものとなる。そのため、カウントに必要なビット数を少ないビット数に制限し、信号伝送を可能にできる。
【００１１】
本発明の好適な実施形態において、シリアルデータをそれぞれＤ１，Ｄ２，Ｄ３とし、Ｄ１，Ｄ２，Ｄ３のそれぞれのハイレベルの期間をＴA,ＴB,Ｔzとし、Ｄ１，Ｄ２，Ｄ３
のそれぞれのローレベルの期間をＴX,Ｔy,ＴCとし、第一のクロック信号の周期をＴmclk1とし、第二のクロック信号の周期をＴmclk2とし、Ｔmclk1の倍数を示す定数をＬ1，Ｌ2，Ｌ3，Ｌ4とし、ＴA，ＴB，ＴC，ＴXのうち一番短い期間をＴ1とし、ＴA，ＴB，ＴC，ＴX
のうち一番長い期間をＴ2とすると、以下の条件式を満たすのが好ましい。
ＴA＝Ｌ1・Ｔmclk1
ＴB＝Ｌ2・Ｔmclk1
ＴC＝Ｌ3・Ｔmclk1
ＴX＝Ｌ4・Ｔmclk1
Ｔy≧Ｔ2＋Ｔmclk2
Ｔz≧Ｔ2＋Ｔmclk2
Ｔmclk2≦Ｔ1
シリアルデータＤ１，Ｄ２，Ｄ３のハイレベル期間及びローレベル期間を上記のように設定することで、シリアルデータＤ１，Ｄ２，Ｄ３の相互のローレベル期間及びハイレベル期間の差分を大きくできるので、伝送マージンの拡大により、誤伝送を抑制できる。
【発明の効果】
【００１２】
本発明によれば、クロックのばらつきに対して誤伝送を抑制できる非同期式のデジタル信号伝送装置を提供できる。
【発明を実施するための形態】
【００１３】
以下、各図を参照しながら本発明の実施形態について説明する。
図１は本実施形態に係わるデジタル信号伝送装置１０の機能ブロック図を示す。デジタル信号伝送装置１０は、２チャンネルのパラレル入力信号（ＣＨ１＿ＩＮ；ＣＨ２＿ＩＮ）をシリアルデータに変換するエンコーダ（変調器）２０と、このシリアルデータを２チャンネルのパラレル出力信号（ＣＨ１＿ＯＵＴ；ＣＨ２＿ＯＵＴ）に変換するデコーダ（復調器）と、エンコーダ２０とデコーダ３０とを接続してシリアルデータを伝送するための伝送線路４０とを備える。ここで、パラレル入力信号、シリアルデータ、及びパラレル出力信号は、何れも、二つの論理値（ハイレベル及びローレベル）をとるデジタル信号である。パラレル出力信号の論理値の組み合わせは、パラレル入力信号の論理値の組み合わせと同一である。
【００１４】
エンコーダ２０は、マスタクロック２１から一定周期で供給されるクロック信号ＭＣＬＫ１に同期して動作する一方、デコーダ３０は、マスタクロック３１から一定周期で供給されるクロック信号ＭＣＬＫ２に同期して動作する。マスタクロック２１，３１は、それぞれ独立したクロックジェネレータであり、非同期で動作している。デコーダ３０は、クロック信号ＭＣＬＫ２の立ち上がり時点（又は立下り時点）でシリアルデータの論理値がハイレベルであるときにカウントアップするハイレベルカウンタ３２と、クロック信号ＭＣＬＫ２の立ち上がり時点（又は立下り時点）でシリアルデータの論理値がローレベルであるときにカウントアップするローレベルカウンタ３３と、ハイレベルカウンタ３２及びローレベルカウンタ３３によるカウント結果に基づいて、シリアルデータを２チャンネルのパラレル出力信号（ＣＨ１＿ＯＵＴ；ＣＨ２＿ＯＵＴ）に変換する識別器３４を備える。
【００１５】
次に、図２及び図３を参照しながら２チャンネルのパラレル入力信号をシリアルデータに変換する方法について説明する。図２に示すように、エンコーダ２０は、２チャンネルのパラレル入力信号の４種類の論理値の組み合わせに対して、３種類のシリアルデータＤ１，Ｄ２，Ｄ３を対応付ける。具体的には、エンコーダ２０は、ＣＨ１＿ＩＮ＝０，ＣＨ２＿ＩＮ＝０のときは、パラレル入力信号をシリアルデータＤ１に変換し、ＣＨ１＿ＩＮ＝１，ＣＨ２＿ＩＮ＝０のときは、パラレル入力信号をシリアルデータＤ２に変換し、ＣＨ１＿ＩＮ＝０，ＣＨ２＿ＩＮ＝１のときは、パラレル入力信号をシリアルデータＤ３に変換し、ＣＨ１＿ＩＮ＝１，ＣＨ２＿ＩＮ＝１のときは、パラレル入力信号をシリアルデータＤ１に変換する。
【００１６】
図３に示すように、シリアルデータＤ１は、周期が２Ｔ／（Ｎ＋１）であり、ハイレベルの期間とローレベルの期間との比率（デューティ）が１：１となるデジタル信号である。シリアルデータＤ２は、周期がＴであり、ハイレベルの期間とローレベルの期間との比率が１：Ｎとなるデジタル信号である。シリアルデータＤ３は、周期がＴであり、ハイレベルの期間とローレベルの期間との比率がＮ：１となるデジタル信号である。ここで、Ｎは１より大きい実数である。後述するように、Ｎが１より大きければ、シリアルデータＤ１は、その周期がシリアルデータＤ２、及びシリアルデータＤ３と異なり、かつ１周期が短くなるので、シリアルデータを通常のＰＷＭ変調信号で生成した場合と比較してシリアルデータ間のハイレベルの期間、又はローレベルの期間の差分を大きくとれるので、判定条件のマージンを大きくすることが可能となる。尚、説明の便宜上、図３では、Ｎ＝３の場合を例示している。
【００１７】
このように、シリアルデータが担う情報によってシリアルデータの周期は異なる。ここで、シリアルデータの周期とは、正論理を採用する場合、シリアルデータの立ち上がり時点から次の立ち上がり時点までの期間を意味し、負論理を採用する場合、シリアルデータの立ち下がり時点から次の立下り時点までの期間を意味する。エンコーダ２０は、クロック信号ＭＣＬＫ１に同期したタイミングで、シリアルデータの周期毎に２チャンネルのパラレル入力信号の論理値を読み取り、パラレル入力信号をシリアルデータに変換する。
【００１８】
なお、図３に示す伝送波形では、一周期の期間内にシリアルデータＤ１，Ｄ２，Ｄ３の論理値がハイレベルからローレベルへ遷移する回数は１回のみに制限されている（但し、一周期の期間内にシリアルデータＤ１，Ｄ２，Ｄ３の論理値がローレベルからハイレベルへ遷移する回数を１回のみに制限してもよい。）。
【００１９】
ここで、クロック信号ＭＣＬＫ１の周期Ｔmclk1と周期Ｔとの関係を下式に示す。Ｌは
１以上の実数で、本実施形態ではＬ＝２と設定している。
Ｔ／（１＋Ｎ）≧Ｌ・Ｔmclk1  …（１）
シリアルデータはクロック信号ＭＣＬＫ１に同期して生成するので、Ｌは１以上の値をとる。
【００２０】
なお、本実施形態では、ＣＨ１＿ＩＮ＝１，ＣＨ２＿ＩＮ＝１を禁止入力と考え、禁止入力の場合の動作をＣＨ１＿ＩＮ＝０，ＣＨ２＿ＩＮ＝０が入力されたときの動作と同じに設定している。
【００２１】
次に、図４及び図５を参照しながらシリアルデータを２チャンネルのパラレル出力信号に変換する方法について説明する。上述の如くマスタクロック２１，３１は、それぞれ独立して動作しているので、クロック信号ＭＣＬＫ１，ＭＣＬＫ２は、同期していない。そのため、シリアルデータとクロック信号ＭＣＬＫ２とは、同期していない点に留意されたい。
【００２２】
ここで、クロック信号ＭＣＬＫ２の周期Ｔmclk2と周期Ｔとの関係を下式に示す。Ｍは
１以上の実数で、本実施形態ではＭ＝２と設定している。
Ｔ／（１＋Ｎ）≧Ｍ・Ｔmclk2  …（２）
（２）式のＭ≧１の条件は、後述するハイレベルカウンタ３２がハイレベルの期間に最低一回以上カウントし、且つローレベルカウンタ３３がローレベルの期間に最低一回以上カウントできるための条件を意味している。従って、クロック信号ＭＣＬＫ１とクロック信号ＭＣＬＫ２とが非同期であったとしても、後述するカウント動作がデコーダ３０側で実行されるので、確実な信号伝送が可能となる。
【００２３】
識別器３４は、シリアルデータの一周期分の時間内にカウントされたハイレベルカウンタ３２のカウント数ＵＣと、シリアルデータの一周期分の時間内にカウントされたローレベルカウンタ３３のカウント数ＬＣとに基づいて、シリアルデータを２チャンネルのパラレル出力信号に変換する。一周期の期間内にシリアルデータの論理値がハイレベルからローレベルへ又はローレベルからハイレベルへ遷移する回数は１回のみであることと、クロック信号ＭＣＬＫ２の周期Ｔmclk2が一定であることを考慮すると、カウント数ＵＣは、
シリアルデータの論理値がハイレベルにある期間を示す情報としての意義を有し、カウント数ＬＣは、シリアルデータの論理値がローレベルにある期間を示す情報としての意義を有する。具体的には、識別器３４は、図４に示す判定表を参照し、カウント数ＵＣ，ＬＣの何れもＰ未満のときは、シリアルデータをＣＨ１＿ＯＵＴ＝０，ＣＨ２＿ＯＵＴ＝０に変換し、カウント数ＵＣがＰ以上であって、且つカウント数ＬＣがＰ未満のときは、シリアルデータをCH1＿OUT＝０，ＣＨ２＿ＯＵＴ＝１に変換し、カウント数ＵＣがＰ未満であって、且つカウント数ＬＣがＰ以上のときは、シリアルデータをＣＨ１＿ＯＵＴ＝１，ＣＨ２＿ＯＵＴ＝０に変換し、カウント数ＵＣ，ＬＣの何れもＰ以上のときは、シリアルデータをＣＨ１＿ＯＵＴ＝０，ＣＨ２＿ＯＵＴ＝０に変換する。
【００２４】
ここで、Ｐは、シリアルデータを２チャンネルのパラレル出力信号に変換するための判定条件に用いられる閾値であって、以下の条件を満たす整数である。
Ｔ／（１＋Ｎ）・Ｔmclk2＜Ｐ≦Ｎ・Ｔ／（１＋Ｎ）・Ｔmclk2  …（３）
【００２５】
Ｐの下限値は、シリアルデータのデューティが１：１のときに、カウント数ＵＣ，ＬＣのそれぞれがＰ未満となるための条件となっている。Ｐ上限値は、シリアルデータのデューティがＮ：１のときに、カウント数ＵＣがＰ以上となり、シリアルデータのデューティが１：Ｎのときに、カウント数ＬＣがＰ以上となるための条件となっている。
【００２６】
次に、図５に示すタイミングチャートを参照しながら、エンコーダ２０及びデコーダ３０の動作について説明する。このタイミングチャートでは、上述の（１）式〜（３）式において、Ｍ＝２，Ｎ＝３としている。このとき、２＜Ｐ≦６の範囲にある。
【００２７】
エンコーダ２０は、クロック信号ＭＣＬＫ１が立ち上がる時刻ｔ１のタイミングで２チャンネルのパラレル入力信号の各論理値を読み取る。時刻ｔ１のとき、ＣＨ１＿ＩＮ＝０，ＣＨ２＿ＩＮ＝０であるので、エンコーダ２０は、時刻ｔ１から時刻ｔ２までの期間、シリアルデータＤ１を出力する。時刻ｔ１から時刻ｔ２までの期間は、シリアルデータＤ１の周期に等しい。エンコーダ２０は、シリアルデータＤ１を出力し終える時刻ｔ２のタイミングで、クロック信号ＭＣＬＫ１の立ち上がりに同期して、２チャンネルのパラレル入力信号の各論理値を読み取る。時刻ｔ２のとき、ＣＨ１＿ＩＮ＝０，ＣＨ２＿ＩＮ＝１であるので、エンコーダ２０は、時刻ｔ２から時刻ｔ３までの期間、シリアルデータＤ３を出力する。時刻ｔ２から時刻ｔ３までの期間は、シリアルデータＤ３の周期に等しい。
【００２８】
以下、同様にして、エンコーダ２０は、時刻ｔ３，ｔ４，ｔ５のタイミングで２チャンネルのパラレル入力信号の各論理値を読み取り、各論理値の組み合わせに対応するシリアルデータＤ１，Ｄ２，Ｄ１を順次出力する。
【００２９】
一方、デコーダ３０は、シリアルデータＤ１が出力され始める時刻ｔ１の後で、最初にクロック信号ＭＣＬＫ２が立ち上がる時刻ｔ１’のタイミングで、ハイレベルカウンタ３２のカウント数ＵＣ、及びローレベルカウンタ３３のカウント数ＬＣをゼロリセットする。デコーダ３０は、時刻ｔ１’以降にクロック信号ＭＣＬＫ２が立ち上がる度にシリアルデータの論理値を読み取り、読み取った論理値がハイレベルである場合には、カウント数ＵＣをカウントアップし、読み取った論理値がローレベルである場合には、カウント数ＬＣをカウントアップする。このようなカウントアップ動作は、シリアルデータＤ１を出力し終える時刻ｔ２の後で、最初にクロック信号ＭＣＬＫ２が立ち上がる時刻ｔ２’まで繰り返される。時刻ｔ１’から時刻ｔ２’までの期間は、シリアルデータＤ１の周期に等しい。識別器３４は、時刻ｔ２’の時点でのカウント数ＵＣ＝１，及びカウント数ＬＣ＝２を読み取る。このときに読み取ったカウント数ＵＣ，ＬＣの何れもＰ未満なので、デコーダ３０は、時刻ｔ２’から時刻ｔ３’までの期間、ＣＨ１＿ＯＵＴ＝０，ＣＨ２＿ＯＵＴ＝０を出力する。
【００３０】
カウント数ＵＣ，ＬＣは、時刻ｔ２’のタイミングでゼロリセットされる。デコーダ３０は、時刻ｔ２’以降にクロック信号ＭＣＬＫ２が立ち上がる度にシリアルデータの論理値を読み取り、読み取った論理値に応じてカウント数ＵＣ，ＬＣを順次カウントアップする。このようなカウントアップ動作は、シリアルデータＤ３を出力し終える時刻ｔ３の後で、最初にクロック信号ＭＣＬＫ２が立ち上がる時刻ｔ３’まで繰り返される。時刻ｔ２’から時刻ｔ３’までの期間は、シリアルデータＤ３の周期に等しい。識別器３４は、時刻ｔ３’の時点でのカウント数ＵＣ＝５，及びカウント数ＬＣ＝２を読み取る。このときに読み取ったカウント数ＵＣはＰ以上であり、且つカウント数ＬＣはＰ未満なので、デコーダ３０は、時刻ｔ３’から時刻ｔ４’までの期間、ＣＨ１＿ＯＵＴ＝０，ＣＨ２＿ＯＵＴ＝１を出力する。
【００３１】
以下、同様にして、識別器３４は、時刻ｔ４’，ｔ５’のタイミングでカウント数ＵＣ，ＬＣを読み取り、図４に示す判定表に基づいてシリアルデータを２チャンネルのパラレル出力信号に変換する。このように、シリアルデータが出力され始めた以降、最初にクロック信号ＭＣＬＫ２が立ち上がるタイミングで、ハイレベルカウンタ３２及びローレベルカウンタ３３のカウント数をゼロリセットすることにより、ハイレベルカウンタ３２及びローレベルカウンタ３３に必要とされるビット数は、クロック信号ＭＣＬＫ２が立ち上がるタイミングで決定される周期内におけるハイレベル期間又はローレベル期間をカウントするために必要なビット数で十分なものとなる。従って、ハイレベルカウンタ３２及びローレベルカウンタ３３に必要とされるビット数を少ないビット数に制限しつつ、信号伝送を可能にできる。
【００３２】
なお、上述の説明では、シリアルデータの論理値がハイレベルであるときにカウントアップするハイレベルカウンタ３２と、シリアルデータの論理値がローレベルであるときにカウントアップするローレベルカウンタ３３とを別々に設ける例を説明したが、シリアルデータの論理値がハイレベルであるときにカウントアップする一方で、シリアルデータの論理値がローレベルであるときにカウントダウンするアップダウンカウンタをデコーダ３０内に設けることで、このアップダウンカウンタのカウント結果を、シリアルデータを２チャンネルのパラレル出力信号に変換するための条件判定に用いても良い。例えば、カウント値をＵＤＣとし、ゼロリセット時にＵＤＣ＝０になるカウンタを用いた場合に、ＵＤＣ＝０のときは、シリアルデータをＣＨ１＿ＯＵＴ＝０，ＣＨ２＿ＯＵＴ＝０に変換し、ＵＤＣ＞０のときは、シリアルデータをＣＨ１＿ＯＵＴ＝０，ＣＨ２＿ＯＵＴ＝１に変換し、ＵＤＣ＜０のときは、シリアルデータをＣＨ１＿ＯＵＴ＝１，ＣＨ２＿ＯＵＴ＝０に変換する。
【００３３】
次に、本実施形態の利点について説明する。ここでは、上述した図３に示すように、シリアルデータＤ１の周期だけ２Ｔ／（Ｎ＋１）に設定し、他のシリアルデータＤ２，Ｄ３の周期をＴに設定する本実施形態に係わる伝送方法と、図６に示すように、全種類のシリアルデータＤ１’，Ｄ２’，Ｄ３’の周期をＴに設定する比較例に係わる伝送方法とを、伝送マージンの観点から比較検討する。
【００３４】
まず、図３に示すシリアルデータＤ１，Ｄ２，Ｄ３を２チャンネルのパラレル出力信号に変換するための判定条件に用いられる閾値Ｐを計算するため、Ｍ＝２，Ｎ＝３を（２）式に代入すると、下式が成立する。
Ｔ≧８・Ｔmclk2  …（４）
【００３５】
（３）式に（４）式を代入すると、２＜Ｐ≦６となるので、Ｐが整数であることを考慮すると、Ｐ＝３，４，５，６となる。
【００３６】
次に、図６に示すシリアルデータＤ１’，Ｄ２’，Ｄ３’の閾値Ｐを計算するため、Ｍ＝２，Ｎ＝３を（２）式に代入すると、（４）式が得られる。
【００３７】
シリアルデータＤ１’，Ｄ２’，Ｄ３’の周期が全てＴである場合、（３）式に替えて、下式が成立する。
Ｔ／２Ｔmclk2＜Ｐ≦Ｎ・Ｔ／（１＋Ｎ）・Ｔmclk2  …（５）
【００３８】
（５）式に（４）式を代入すると、４＜Ｐ≦６となるので、Ｐが整数であることを考慮すると、Ｐ＝５，６である。
【００３９】
比較例に係わる伝送方法よりも、本実施形態に係わる伝送方法の方が閾値Ｐの値のとり得る範囲が広いということは、伝送マージンが広いということを意味している。本実施形態に係わるデジタル信号伝送装置１０においては、変調側のマスタクロック２１と、復調側のマスタクロック３１とは、非同期で動作しているため、クロック信号ＭＣＬＫ１，ＭＣＬＫ２の周期がばらつく可能性がある。クロック信号ＭＣＬＫ１，ＭＣＬＫ２の周期がばらつくと、ハイレベルカウンタ３２及びローレベルカウンタ３３のそれぞれのカウント数にばらつきが生じ、誤ったデータ変換によって、誤伝送を引き起こす可能性がある。そこで、本実施形態では、図３に示すように、異なるデューティと異なる周期とを組み合わせたシリアルデータＤ１，Ｄ２，Ｄ３を使用してデータ伝送することで、伝送マージンを大きくし、誤伝送を抑制している。
【００４０】
本実施形態に係わる伝送方法の方が比較例に係わる伝送方法よりも伝送マージンを拡大できる理由については、シリアルデータの伝送波形からも理解できる。図３に示す本実施形態に係わるシリアルデータの波形によると、シリアルデータＤ１，Ｄ２のローレベル期間の差分はＴ／２、シリアルデータＤ２，Ｄ３のローレベル期間及びハイレベル期間のそれぞれの差分はＴ／２、シリアルデータＤ３，Ｄ１のハイレベル期間の差分はＴ／２である。これに対し、図６に示す比較例に係わるシリアルデータの波形によると、シリアルデータＤ１’，Ｄ２’のローレベル期間及びハイレベル期間のそれぞれの差分はＴ／４、シリアルデータＤ２’，Ｄ３’のローレベル期間及びハイレベル期間のそれぞれの差分はＴ／２、シリアルデータＤ３’，Ｄ１’のハイレベル期間の差分はＴ／４である。本実施形態によれば、シリアルデータＤ１，Ｄ２，Ｄ３の相互のローレベル期間及びハイレベル期間の差分を大きくできるので、伝送マージンを大きくし、誤伝送を回避できる。
【００４１】
なお、本実施形態に係わるシリアルデータＤ１，Ｄ２，Ｄ３のデューティと周期との組み合わせは、図２及び図３に示す例に限られるものではない。例えば、図７及び図８に示すように、エンコーダ２０は、２チャンネルのパラレル入力信号の４種類の論理値の組み合わせに対して３種類のシリアルデータを対応付けてもよい。例えば、シリアルデータＤ１の周期は（ＴA＋ＴX）であり、そのハイレベルの期間ＴAとローレベルの期間ＴXとの比率はＡ：Ｘである。シリアルデータＤ２の周期は（ＴB＋ＴY）であり、そのハイレベルの期間ＴBとローレベルの期間ＴYとの比率はＢ：Ｙである。シリアルデータＤ３の周期は（ＴZ＋ＴC）であり、そのハイレベルの期間ＴZとローレベルの期間ＴCとの比率はＺ：Ｃである。
【００４２】
図７及び図８に示すシリアルデータＤ１，Ｄ２，Ｄ３のハイレベルの期間、ローレベルの期間、クロック信号ＭＣＬＫ１の周期Ｔmclk1、クロック信号ＭＣＬＫ２の周期Ｔmclk2との関係を下式に示す。
ＴA＝Ｌ1・Ｔmclk1  …（６）
ＴB＝Ｌ2・Ｔmclk1  …（７）
ＴC＝Ｌ3・Ｔmclk1  …（８）
ＴX＝Ｌ4・Ｔmclk1  …（９）
Ｔy≧Ｔ2＋Ｔmclk2…（１０）
Ｔz≧Ｔ2＋Ｔmclk2…（１１）
Ｔmclk2≦Ｔ1  …（１２）
【００４３】
ここで、Ｌ1〜Ｌ4は、１以上の実数を示し、Ｔ1は、ＴA，ＴB，ＴC，ＴXのうち一番短
い期間を示し、Ｔ2は、ＴA，ＴB，ＴC，ＴXのうち一番長い期間を示す。なお、図８はＬ1＝Ｌ2＝Ｌ3＝Ｌ4＝２，Ａ＝Ｂ＝Ｃ＝Ｘ＝１，Ｙ＝Ｚ＝３の場合を示している。Ｌ1〜Ｌ4
≧1の条件は、シリアルデータは、クロック信号ＭＣＬＫ１に同期して生成されるので、
Ｌは１以上の値をとることを意味している。又、Ｔy及びＴzをＴ2＋Ｔmclk2以上にするという条件は、ハイレベルの期間にハイレベルカウンタ３２が最低一回以上Ｔ2より多くカ
ウントし、且つローレベルの期間にローレベルカウンタ３３が最低一回以上Ｔ2より多く
カウントできるための条件を意味している。
【００４４】
（１２）式のＴ1がＴmclk2以上という条件は、ハイレベルカウンタ３２がハイレベルの期間に最低一回以上カウントし、且つローレベルカウンタ３３がローレベルの期間に最低一回以上カウントできるための条件を意味している。従って、クロック信号ＭＣＬＫ１とクロック信号ＭＣＬＫ２とが非同期であったとしても、上述のカウント動作がデコーダ３０側で実行されるので、確実な信号伝送が可能となる。
【００４５】
図７及び図８に示すシリアルデータを２チャンネルのパラレル出力信号に変換する方法は、図２及び図３に示すシリアルデータを２チャンネルのパラレル出力信号に変換する方法と同様である。図７及び図８に示すシリアルデータを２チャンネルのパラレル出力信号に変換するための判定条件に用いられる閾値Ｐは、以下の条件を満たす整数である。
Ｔ2／Ｔmclk2＜Ｐ≦Ｔ3／Ｔmclk2  …（１３）
【００４６】
Ｐの下限値は、シリアルデータのデューティがＡ：Ｘのときに、カウント数ＵＣ，ＬＣのそれぞれがＰ未満となるための条件となっている。Ｐ上限値は、シリアルデータのデューティがＺ：Ｃのときに、カウント数ＵＣがＰ以上となり、シリアルデータのデューティがＢ：Ｙのときに、カウント数ＬＣがＰ以上となるための条件となっている。
【００４７】
以上の説明から理解できるように、異なる周期と異なるデューティとを組み合わせることにより、シリアルデータＤ１，Ｄ２，Ｄ３の相互のローレベル期間及びハイレベル期間の差分を大きくできるので、伝送マージンの拡大により、誤伝送を抑制できる。
【００４８】
なお、上述の説明では、シリアルデータの一周期分のカウント数ＵＣ，ＬＣに基づいて３種類のシリアルデータＤ１，Ｄ２，Ｄ３をパラレル出力信号に変換する例を説明した。この伝送方法は、エンコーダ２０とでコーダ３０との間で３値の情報を伝送できることを意味している。そこで、シリアルデータの二周期分のカウント数ＵＣ，ＬＣに基づいてシリアルデータＤ１，Ｄ２，Ｄ３をパラレル出力信号に変換すると、３2＝９値の情報を伝
送することができる。同様に、シリアルデータのＫ周期分のカウント数ＵＣ，ＬＣに基づいてシリアルデータＤ１，Ｄ２，Ｄ３をパラレル出力信号に変換すると、３K値の情報を
伝送することができる。この方法は、パラレル入力信号及びパラレル出力信号を多チャンネル化した場合に意義がある。
【００４９】
本実施形態に係わるデジタル信号伝送装置１０は、以下の利点を有する。
（１）シリアルデータＤ１，Ｄ２，Ｄ３は、２チャンネルのパラレル入力信号の論理値の組み合わせに対応して異なる周期と異なるデューティとを有しているので、第一のクロック信号ＭＣＬＫ１又は第二のクロック信号ＭＣＬＫ２にばらつきが生じたとしても、伝送マージンの大きいデジタル信号伝送方法を提供できる。
（２）シリアルデータのＫ周期分のカウント数ＵＣ，ＬＣに基づいて、シリアルデータＤ１，Ｄ２，Ｄ３をパラレル出力信号に変換すると、３K値の情報を伝送することが可能と
なる。
（３）第一のクロック信号ＭＣＬＫ１及び第二のクロック信号ＭＣＬＫ２は、非同期動作しているため、ＰＬＬ回路を必要としない。これにより、回路規模を小さくできる上に、起動時にＰＬＬ回路のロック時間を待つ必要がないので、起動時間を短縮できるというメリットがある。
【図面の簡単な説明】
【００５０】
【図１】本実施形態に係わるデジタル信号伝送装置の機能ブロック図である。
【図２】２チャンネルのパラレル入力信号の４種類の論理値の組み合わせと３種類のシリアルデータとの対応関係を示す説明図である。
【図３】本実施形態に係わるシリアルデータの伝送波形の説明図である。
【図４】シリアルデータを２チャンネルのパラレル出力信号に変換するための判定条件を示す説明図である。
【図５】本実施形態に係わるデジタル信号伝送装置の動作を示すタイミングチャートである。
【図６】比較例に係わるシリアルデータの伝送波計の説明図である。
【図７】２チャンネルのパラレル入力信号の４種類の論理値の組み合わせと３種類のシリアルデータとの対応関係を示す説明図である。
【図８】本実施形態に係わるシリアルデータの伝送波計の説明図である。
【符号の説明】
【００５１】
１０…デジタル信号伝送装置  ２０…エンコーダ  ２１…マスタクロック  ３０…エンコーダ  ３１…マスタクロック  ３２…ハイレベルカウンタ  ３３…ローレベルカウンタ  ３４…識別器  ４０…伝送線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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