(57)【要約】      （修正有）【課題】１つのコントローラで、複数の仕様のシリアル通信デバイスと通信する。【解決手段】トライステートゲート２０２により、コントローラ２００から、Ｉ２Ｃ仕様のシリアル通信デバイス１０２に対して、これらの間でデータ伝送が行われるときにのみ、シリアル通信デバイス１０２にクロックが供給されるようにする。クロック供給回路２０２は、第１のデバイスからのデータ出力信号が、コントローラ２００からのデータ出力信号と衝突しないようにするために、第１のデバイス１０２のチップセレクト信号が活性化したときにのみ、クロック信号を、第１のデバイス１０２に供給する。【選択図】図４
2010211436.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の供給を受けたときにのみ、前記供給されたクロックに同期して、第１の信号端子を介して、時分割で、コントローラとの間で、シリアル形式のデータの送信および受信を行う１つ以上の第１のデバイス（１０２）と、
前記コントローラから、前記クロック信号と、活性化された第２のチップセレクト信号とを受けたときに、前記供給されたクロックに同期して、前記コントローラからシリアル形式のデータを受信する１つ以上の第２のデバイス（１２２）と、
前記コントローラから、前記クロック信号と、活性化された第３のチップセレクト信号を受けたときに、前記供給されたクロックに同期して、前記コントローラからのシリアル形式のデータを受信し、前記コントローラに対してシリアル形式のデータを送信する１つ以上の第３のデバイス（１４２）と、
クロック信号を出力し、前記第１〜第３のデバイスそれぞれに対応するチップセレクト信号それぞれを出力し、前記クロック信号に同期してデータの出力および受信を行うコントローラ（２００）と、
前記コントローラが出力したデータを受けるインバータと、
前記インバータの出力をベースに受け、エミッタが接地され、コレクタが、前記コントローラの入力端子、前記第１のデバイスの第１の信号端子および前記第３のデバイスの第４の信号端子に接続され、抵抗を介して正電源に接続されたｎｐｎ形トランジスタと、
前記第１のデバイスのチップセレクト信号が活性化したときにのみ、前記クロック信号を、前記第１のデバイスに供給するクロック供給回路（２０２）と
を有するデータ送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、コントローラと、複数の仕様のシリアル通信デバイスとの間でシリアル形式でデータを送受信するデータ送受信システムに関する。
【背景技術】
【０００２】
例えば、特許文献１は、同じ種類のシリアルインターフェースを有する複数のデバイスと、単一のインターフェースを用いてデータの伝送を行う装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１０００１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明は、上述した背景からなされたものであって、少ない装置規模で、コントローラと、複数の仕様のシリアル通信デバイスとの間でシリアル形式でデータを送受信することができるように工夫されたデータ送受信システムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本願発明にかかるデータ送受信システムは、上述した目的を達成するためになされたものであって、クロック信号の供給を受けたときにのみ、前記供給されたクロックに同期して、第１の信号端子を介して、時分割で、コントローラとの間で、シリアル形式のデータの送信および受信を行う１つ以上の第１のデバイス（１０２）と、前記コントローラから、前記クロック信号と、活性化された第２のチップセレクト信号とを受けたときに、前記供給されたクロックに同期して、前記コントローラからシリアル形式のデータを受信する１つ以上の第２のデバイス（１２２）と、前記コントローラから、前記クロック信号と、活性化された第３のチップセレクト信号を受けたときに、前記供給されたクロックに同期して、前記コントローラからのシリアル形式のデータを受信し、前記コントローラに対してシリアル形式のデータを送信する１つ以上の第３のデバイス（１４２）と、クロック信号を出力し、前記第１〜第３のデバイスそれぞれに対応するチップセレクト信号それぞれを出力し、前記クロック信号に同期してデータの出力および受信を行うコントローラ（２００）と、前記コントローラが出力したデータを受けるインバータと、前記インバータの出力をベースに受け、エミッタが接地され、コレクタが、前記コントローラの入力端子、前記第１のデバイスの第１の信号端子および前記第３のデバイスの第４の信号端子に接続され、抵抗を介して正電源に接続されたｎｐｎ形トランジスタとを有し、第１のデバイスからのデータ出力信号が、コントローラからのデータ出力信号と衝突しないようにするために、前記第１のデバイスのチップセレクト信号が活性化したときにのみ、前記クロック信号を、前記第１のデバイスに供給するクロック供給回路（２０２）とを有するデータ送受信システム。
【発明の効果】
【０００６】
本願発明にかかるデータ送受信システムによれば、少ない装置規模で、コントローラと、複数の仕様のシリアル通信デバイスとの間でシリアル形式でデータを送受信することができる。
【発明を実施するための形態】
【０００７】
以下、本願発明の実施形態を説明する。
図１は、第１のデータ送受信システム１０を示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図１（ａ）に示すように、第１のデータ送受信システム１０は、ＣＰＵ・ＦＰＧＡなどで構成された第１のコントローラ１００と、第１のシリアル通信デバイス１０２から構成される。
なお、以下、各図において、実質的に同じ構成部分には、同じ符号が付される。
コントローラ１００のＣＬＫ端子からシリアル通信デバイス１０２のＳＣＫ端子には、図１（ｂ）の上段に示すクロック信号が供給される。
コントローラ１００のＤＩＯ端子とシリアル通信デバイス１０２のＳＤＡ端子との間は、プルアップされて接続され、図１（ｂ）の下段に示すタイミングで、データが、データ送受信システムからシリアル通信デバイス１０２にクロック信号が供給されている間だけ、時分割で、これらの間で双方向に伝送される。
【０００８】
このようにコントローラ１００とシリアル通信デバイス１０２との間でデータを伝送する仕様は、２線式（Ｉ２Ｃ）と呼ばれる。
この仕様においては、１回に伝送されるデータのビット数は９であり、この仕様の主な特徴は、図１（ｂ）に示すように、通信の開始および終了を示すスタート／ストップコンディションがデータの前後に設けられることであり、１回の伝送ごとに、データ受信が成功したか否かを示すＡＣＫ／ＮＡＣＫビットが、９つめのビットとして付加されることである。
【０００９】
図２は、第２のデータ送受信システム１２を示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図２（ａ）に示すように、第２のデータ送受信システム１２は、第２のコントローラ１２０と、第２のシリアル通信デバイス１２２から構成される。
コントローラ１２０のＣＬＫ端子からシリアル通信デバイス１２２のＣＬＫ端子には、図２（ｂ）の上段に示すクロック信号が供給される。
コントローラ１２０の＿ＣＳ端子と、シリアル通信デバイス１２２のＬＥ端子とは、プルアップされて接続され、図２（ｂ）の下段に示すタイミングで、チップセレクト信号が、コントローラ１２０からシリアル通信デバイス１２２に対して出力される。
【００１０】
コントローラ１２０のＤＯ端子からシリアル通信デバイス１２２のＤＩ端子に対してデータが出力され、シリアル通信デバイス１２２は、チップセレクト信号が活性化しているときだけデータを受信する。
第２のデータ送受信システム１２においては、コントローラ１２０からシリアル通信デバイス１２２の方向に、図２（ｂ）の中段に示すように、クロック信号に同期した片方向のデータ伝送が行われる。
【００１１】
このようにコントローラ１２０とシリアル通信デバイス１２２との間でデータを伝送する仕様は、３線式（ＭＩＣＲＯＷＩＲＥ）と呼ばれ、１回に伝送されるデータのビット数は、システムの仕様とされる。
この仕様においては、図２（ｂ）に示すように、データの伝送の最初のクロック立ち上がりのチップセレクト信号（ＬＥ／ＣＳ）の立ち下がりと、クロック信号の立ち上がりとの間のセットアップ時間（ｔｃｓｓ）と、最後のクロック立ち上がりとデータとの間のホールド時間（ｔｃｓｈ）が必要とされる。
【００１２】
図３は、第３のデータ送受信システム１４を示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図３（ａ）に示すように、第３のデータ送受信システム１４は、第２のコントローラ１４０と、第２のシリアル通信デバイス１４２から構成される。
コントローラ１４０のＣＬＫ端子からシリアル通信デバイス１４２のＣＬＫ端子には、図３（ｂ）の１段目に示すクロック信号が供給される。
コントローラ１２０の＿ＣＳ端子と、シリアル通信デバイス１２２の＿ＣＳ端子とは、プルアップされて接続され、図２（ｂ）の４段目に示すタイミングで、チップセレクト信号が、コントローラ１２０からシリアル通信デバイス１２２に対して出力される。
【００１３】
図３（ｂ）の１〜４段目に示すように、コントローラ１４０とシリアル通信デバイス１４２との間のデータの送信および受信は、チップセレクト信号が活性化されたときにのみ、クロック信号に同期して行われる。
コントローラ１４０のＤＯ端子からシリアル通信デバイス１４２のＭＯＳＩ端子に対してデータが出力され、シリアル通信デバイス１４２は、このデータを受信する。
また、シリアル通信デバイス１４２のＭＩＳＯ端子からコントローラ１４０のＤＩ端子に対してデータが出力され、コントローラ１４０は、このデータを受信する。
【００１４】
このようにコントローラ１４０とシリアル通信デバイス１４２との間でデータを伝送する仕様は、４線式（ＳＰＩ）と呼ばれ、１回に伝送されるデータのビット数は８／１６／３２（８が主流）である。
この仕様においても、図３（ｂ）に示すように、データの伝送の最初のクロック立ち上がりのチップセレクト信号（ＬＥ／ＣＳ）の立ち下がりと、クロック信号の立ち上がりとの間のセットアップ時間（ｔｃｓｓ）と、最後のクロック立ち上がりとデータとの間のホールド時間（ｔｃｓｈ）が必要とされる。
【００１５】
以下、本発明にかかる第４のデータ送受信システム２を説明する。
図４は、本発明にかかる第４のデータ送受信システム２を示す図であって、（ａ）は、データ送受信システム２の構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図４に示すように、データ送受信システム２は、ＣＰＵ・ＦＰＧＡなどから構成される第４のコントローラ２００、第１のシリアル通信デバイス１０２（図１）、第２のシリアル通信デバイス１２２（図２）、第３のシリアル通信デバイス１４２（図３）、トライステートゲート２０２、インバータ２０４、および、そのベースがインバータ２０４の出力に接続され、そのベースが接地され、そのコレクタが抵抗を介して正電源に接続されたｎｐｎトランジスタを用いたスイッチング回路２０６から構成される。
【００１６】
なお、データ送受信システム２は、適切に変形することにより、複数のシリアル通信デバイス１０２，１２２，１４２を含みうるが、ここでは、説明の具体化・明確化のために、データ送受信システム２が、それぞれ１つのシリアル通信デバイス１０２，１２２，１４２を含む場合を具体例とする。
【００１７】
データ送受信システム２は、コントローラ２００と、仕様が異なる複数のシリアル通信デバイス１０２，１２２，１４２との間でシリアル形式のデータ伝送が行えるように工夫されている。
つまり、データ送受信システム２には、第２，第３のシリアル通信デバイス１２２，１２４の仕様は似通っているので、これらに、第１のシリアル通信デバイス１０２の仕様を適合させるような工夫がなされている。
【００１８】
データ送受信システム２において、コントローラ２００は、図４（ａ）の第１段目に示すように、ＣＬＫ端子からクロック信号を出力し、トライステートゲート２０２、シリアル通信デバイス１２２，１２４のＣＬＫ端子に供給する。
また、コントローラ２００は、図４（ｂ）の第２段目に示すように、ＤＯ端子からデータを出力し、インバータ２０４、シリアル通信デバイス１２２のＤＩ端子およびシリアル通信デバイス１４２のＭＯＳＩ端子に対して出力する。
【００１９】
また、コントローラ２００のＤＩ端子は、スイッチング回路２０６のコレクタ、シリアル通信デバイス１０２のＳＤＡ端子、シリアル通信デバイス１４２のＭＩＳＯ端子に接続され、コントローラ２００は、図４（ｂ）の第３段目に示すように、ＤＩ端子から、シリアル通信デバイス１０２，１２２，１４２およびスイッチング回路２０６から入力されるデータを受信する。
また、コントローラ２００は、＿ＣＳ１〜＿ＣＳ３端子それぞれから、図４（ｂ）の４段目に示すチップセレクト信号を出力し、それぞれをトライステートゲート２０２の制御入力端子、プルアップして接続されたシリアル通信デバイス１２２のＬＥ端子およびシリアル通信デバイス１４２の＿ＣＳ端子に供給する。
また、コントローラ２００は、ＭＩＣＲＯＷＩＲＥ方式およびＳＰＩ方式のデータ伝送におけるクロック信号の立ち上がりとの間のセットアップ時間（ｔｃｓｓ）と、最後のクロック立ち上がりとデータとの間のホールド時間（ｔｃｓｈ）とのタイミングをとる。
【００２０】
トライステートゲート２０２の出力は、プルアップされてシリアル通信デバイス１０２のＳＣＫ端子に接続される。
トライステートゲート２０２は、データ送受信システム２の＿ＣＳ１端子から出力されるチップセレクト信号が活性化（Ｌ）したときに、入力されたクロック信号を、シリアル通信デバイス１２２のＳＤＡ端子に供給し、これ以外のときには出力を高抵抗状態とする。
【００２１】
インバータ２０４は、コントローラ２００のＤＯ端子から入力されたデータのビットを反転し、スイッチング回路２０６に対して出力する。
スイッチング回路２０６は、インバータ２０４から入力された信号を反転して、シリアル通信デバイス１０２のＳＤＡ端子、シリアル通信デバイス１４２のＭＩＳＯ端子に対して出力する。
【００２２】
［データ送受信システム２におけるＩ２Ｃ方式］
Ｉ２Ｃ方式においては、上述のように、コントローラ１００（図１）とシリアル通信デバイス１０２との間で、１本の信号線の信号の入出力方向を切り替えることにより、１本の信号線を介して、双方向にデータが送受信される。
しかしながら、データ送受信システム２（図４（Ａ））において、他の方式（ＭＩＣＲＯＷＩＲＥ方式ＳＰＩ方式および）とＩ２Ｃ方式とを共存させるためには、シリアル通信デバイス１０２のＳＤＡから出力される信号を、コントローラ２００のＤＩ端子に対して出力し、コントローラ２００のＤＯ端子から入力される信号を、シリアル通信デバイス１０２のＳＤＡ端子に対して出力するという、２線〜１線変換が必要とされる。
【００２３】
このような理由から、インバータ２０４およびスイッチング回路２０６は、シリアル通信デバイス１０２からのデータ出力信号と、コントローラ２００からのデータ出力信号とが衝突しないようにするために設けられている。
つまり、シリアル通信デバイス１０２のＳＤＡから信号が出力されるときには、スイッチング回路２０６のコレクタからインバータ２０４の入力方向には、信号が伝わらないので、シリアル通信デバイス１０２の出力信号は、コントローラ２００のＤＩ端子に対して出力される。
一方、コントローラ２００のＤＯ端子からの信号は、インバータ２０４およびスイッチング回路２０６を介して、シリアル通信デバイス１０２のＳＤＡ端子に対して出力され
【００２４】
［データ送受信システム２におけるＭＩＣＲＯＷＩＲＥ方式およびＳＰＩ方式］
データ送受信システム２においては、ＭＩＣＲＯＷＩＲＥ方式のデータ伝送は、コントローラ２００のＤＯ端子から、シリアル伝送デバイス１２２のＤＩ端子に対して、一方向に信号が出力されることにより実現される。
データ送受信システム２においては、ＳＰＩ方式のデータ伝送は、コントローラ２００のＤＯ端子から、シリアル伝送デバイス１４２のＭＯＳＩ端子に対して信号が出力され、反対に、シリアル伝送デバイス１４２のＭＯＳＩ端子から、コントローラ２００のＤＩ端子に対して信号が出力されることにより実現される。
【００２５】
［データ送受信システム２の特徴］
データ送受信システム２において、シリアル通信デバイス１０２，１２２，１４２を１つずつコントローラ２００に接続するためには、何の工夫もなければ、コントローラには、２＋３＋４＝９個の信号端子が必要となるが、データ送受信システム２においては、コントローラ２００の信号端子６個で、同一基板上に、シリアル通信デバイス１０２，１２２，１４２それぞれ１つずつを共存させている。
つまり、データ送受信システム２においては、コントローラ２００の端子数が節約されている。
【００２６】
ただし、各仕様において１回の伝送で伝送されるデータのビット数が異なるので、使用するシリアル通信デバイスの種類を変更するごとに、１回に伝送するデータのビット数を変更しなければならないが、コントローラ２００をＣＰＵ・ＦＰＧＡなどで構成すれば、この問題は容易に解消されうる。
また、データ送受信システム２においては、複数の仕様のシリアル通信デバイスに対する制御方法を統一できるので、コントローラ２００のリソースおよび基板配線数が少なくて済む。
【図面の簡単な説明】
【００２７】
【図１】第１のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
【図２】第２のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
【図３】第３のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
【図４】本発明にかかる第４のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
【符号の説明】
【００２８】
１０，１２，１４，２・・・データ送受信システム，１０２，１２２，１４２・・・シリアル通信デバイス，２０２・・・トライステートゲート，２０４・・・インバータ，２０６・・・スイッチング回路２０６，
【図１】
2010211436.tif 000003
【図２】
2010211436.tif 000004
【図３】
2010211436.tif 000005
【図４】
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