(57)【要約】【課題】ゲート絶縁膜を薄膜化しつつ、リーク電流を低減する。【解決手段】半導体装置の製造方法は、半導体基板上にＮＭＯＳトランジスタのゲート電極１３を形成する工程と、ゲート電極の側面に側壁絶縁膜１７を形成する工程と、ゲート電極の両側の半導体基板内に不純物を導入する工程と、ゲート電極、側壁絶縁膜及び半導体基板上にアニールの前後でストレス値に差が生じる絶縁膜２０を形成する工程と、ゲート電極、側壁絶縁膜及び半導体基板を絶縁膜で覆った状態でアニールにより不純物を拡散させ、ソース／ドレイン拡散層１８を形成する工程とを具備する。【選択図】      図６
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【特許請求の範囲】
【請求項１】
半導体基板上にＮＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に不純物を導入する工程と、
前記ゲート電極、前記側壁絶縁膜及び前記半導体基板上にアニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、
前記ゲート電極、前記側壁絶縁膜及び前記半導体基板を前記絶縁膜で覆った状態で前記アニールにより前記不純物を拡散させ、ソース／ドレイン拡散層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アニール前の前記絶縁膜のストレス値は５００ＭＰａ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アニール前後の前記絶縁膜のストレス値の差は１０００ＭＰａ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成された半導体装置であって、
前記ＮＭＯＳトランジスタのゲートリーク電流は、前記ＰＭＯＳトランジスタのゲートリーク電流と比べて、０．５倍から１．２倍であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アニールの前後でストレス差が生じる絶縁膜によってＮＭＯＳトランジスタを覆った状態で、ソース／ドレイン拡散層を形成するためのアニールを行う半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化の必要性とともにゲート絶縁膜を薄膜化し、駆動電流を上げ、しきい値のロールオフを抑制する技術が用いられている。しかし、ゲート絶縁膜を薄膜化することによって、ゲート電極からのリーク電流は増加する。このゲート電極からのリーク電流の増加は消費電力の増加につながるため、両者はトレードオフになっている。
【０００３】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００４−１２８３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ゲート絶縁膜を薄膜化しつつ、リーク電流を低減することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の態様による半導体装置の製造方法は、半導体基板上にＮＭＯＳトランジスタのゲート電極を形成する工程と、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記ゲート電極の両側の前記半導体基板内に不純物を導入する工程と、前記ゲート電極、前記側壁絶縁膜及び前記半導体基板上にアニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、前記ゲート電極、前記側壁絶縁膜及び前記半導体基板を前記絶縁膜で覆った状態で前記アニールにより前記不純物を拡散させ、ソース／ドレイン拡散層を形成する工程とを具備する。
【０００６】
本発明の第２の態様による半導体装置は、半導体基板上にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成された半導体装置であって、前記ＮＭＯＳトランジスタのゲートリーク電流は、前記ＰＭＯＳトランジスタのゲートリーク電流と比べて、０．５倍から１．２倍である。
【発明の効果】
【０００７】
本発明によれば、ゲート絶縁膜を薄膜化しつつ、リーク電流を低減することが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］製造方法
本発明の一実施形態では、ＳｉＮ膜によってＮＭＯＳトランジスタを覆った状態で、Ｓ／Ｄ（ソース／ドレイン）拡散層を形成するためのアニールが行われる。このような本発明の一実施形態に係る半導体装置の製造方法について、図１（ａ）及び（ｂ）乃至図９（ａ）及び（ｂ）を用いて、以下に具体的に説明する。
【００１０】
まず、図１（ａ）及び（ｂ）に示すように、Ｓｉ（シリコン）基板１１内に素子分離領域（図示せず）が形成され、続いて、不純物注入（イオン・インプランテーション）及びアニールによりウェル拡散層（図示せず）及びチャネル拡散層（図示せず）が形成される。次に、Ｓｉ基板１１上にゲート絶縁膜１２が形成される。このゲート絶縁膜１２は、例えばＳｉＯ２膜（シリコン酸化膜）にＮ（窒素）を注入して形成され、物理膜厚は、例えば１ｎｍから２ｎｍ程度である。このゲート絶縁膜１２上にゲート電極１３となるポリシリコン層が堆積され、リソグラフィを用いたエッチングによりゲート電極１３が形成される。ゲート電極１３からのリーク電流は、ゲート電極１３に１．０Ｖの電圧を印加した時で、１００Ａ／ｃｍ２から１Ａ／ｃｍ２程度である。このゲート電極１３からのリーク電流は、使用するゲート絶縁膜１２の厚さにより変化する。次に、不純物注入及びアニールにより活性化が行われることで、ゲート電極１３の両側のＳｉ基板１１内にＳ／Ｄエクステンション拡散層１４が形成される。このときのアニールは、例えば８００度から９００度の温度で数秒間行われる。
【００１１】
次に、図２（ａ）及び（ｂ）に示すように、ゲート電極１３の両側面に側壁絶縁層１７が形成される。この側壁絶縁層１７は、例えばＳｉＯ２膜１５とこのＳｉＯ２膜１５上に形成されたＳｉＮ膜（シリコン窒化膜）１６とを有し、これらの堆積温度は例えば６００度以下である。
【００１２】
次に、図３（ａ）及び（ｂ）に示すように、Ｓ／Ｄ拡散層１８を形成するために、不純物注入が行われる。このとき、不純物注入によって、Ｓ／Ｄ拡散層１８とゲート電極１３は非結晶化され、この非結晶な状態はＳ／Ｄアニールが行われるまで維持される。ＮＭＯＳトランジスタ（例えばＮＭＯＳＦＥＴ）の場合、例えば、不純物はＡｓ（砒素）、加速電圧は１０ｋｅＶから３０ｋｅＶ、注入量は１×１０１５／ｃｍ２から５×１０１５／ｃｍ２である。ＰＭＯＳトランジスタ（例えばＰＭＯＳＦＥＴ）の場合、例えば、不純物はＢ（ボロン）、加速電圧は１ｋｅＶから５ｋｅＶ、注入量は１×１０１５／ｃｍ２から５×１０１５／ｃｍ２である。
【００１３】
次に、図４（ａ）及び（ｂ）に示すように、ＳｉＯ２膜１９が側壁絶縁層１７を含めたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを覆うように堆積され、このＳｉＯ２膜１９の上にＳｉＮ膜２０が堆積される。
【００１４】
ここで、ＳｉＯ２膜１９は、例えば６００度以下の温度で堆積され、膜厚は１０ｎｍから５０ｎｍである。ＳｉＮ膜２０は、例えばＰＥ−ＣＶＤ（Plasma Enhanced−Chemical Vapor Deposition）を用いて４８０度で堆積され、膜厚は１０ｎｍから１００ｎｍである。尚、ＳｉＯ２膜１９及びＳｉＮ膜２０を６００度以下の温度で堆積するのは、Ｓ／Ｄ不純物注入によって非結晶化されたＳ／Ｄ拡散層１８とゲート電極１３が再結晶化することを防ぐためである。
【００１５】
次に、図５（ａ）及び（ｂ）に示すように、ＳｉＮ膜２０上にフォトレジスト３１が塗布される。次に、リソグラフィ技術によってフォトレジスト３１が加工され、ＰＭＯＳトランジスタ上のＳｉＮ膜２０が露出される。そして、フォトレジスト３１をマスクとしてエッチングにより、ＮＭＯＳトランジスタ上のＳｉＮ膜２０は残された状態のまま、ＰＭＯＳトランジスタ上のＳｉＮ膜２０が除去される。その後、フォトレジスト３１が除去される。
【００１６】
次に、図６（ａ）及び（ｂ）に示すように、ＮＭＯＳトランジスタ上はＳｉＯ２膜１９及びＳｉＮ膜２０で覆われ、ＰＭＯＳトランジスタ上はＳｉＯ２膜１９で覆われた状態で、Ｓ／Ｄアニールによる不純物の活性化が行われる。これにより、Ｓ／Ｄ拡散層１８が形成される。この際、Ｓ／Ｄ拡散層１８とゲート電極１３は非結晶化されているので、ＳｉＮ膜２０によるストレスでＳｉのバンドギャップが変わるとともに、ゲート材であるポリシリコンのグレインサイズが変わる。
【００１７】
次に、図７（ａ）及び（ｂ）に示すように、ＳｉＯ２膜１９をストッパー膜として、エッチングにより、ＮＭＯＳトランジスタ上のＳｉＮ膜２０が除去される。このＳｉＮ膜２０をエッチングする際、ＳｉＯ２膜１９があることにより、ＳｉＯ２膜１９の下にある側壁絶縁層１７を含めたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがエッチングによって削られてしまうことを防ぐことができる。その後、図８（ａ）及び（ｂ）に示すように、ＳｉＯ２膜１９がエッチングにより除去される。
【００１８】
次に、図９（ａ）及び（ｂ）に示すように、ゲート電極１３及びＳ／Ｄ拡散層１８上にＮｉシリサイド膜（サリサイド膜）２１ａ、２１ｂがそれぞれ形成される。ゲート電極１３及びＳ／Ｄ拡散層１８上にメタルを形成することで、ゲート電極１３及びＳ／Ｄ拡散層１８における抵抗などのトランジスタに寄生する抵抗成分を減らし、トランジスタ電流を増加させることができる。以上により、本実施形態の半導体装置が形成される。
【００１９】
尚、本実施形態において、Ｓ／Ｄアニールによる不純物の活性化の際、ＮＭＯＳトランジスタを覆う絶縁膜としては、ＳｉＯ２膜１９とＳｉＮ膜２０の積層であるが、ストッパー膜であるＳｉＯ２膜１９は無くしてＳｉＮ膜２０のみにすることも可能である。
【００２０】
［２］ＳｉＮ膜の特性
表１を用いて、本実施形態に係るＳｉＮ膜２０の特性について説明する。表１は、Ｓｉ基板１１に対するＳｉＮ膜２０の持つストレス値が表記されている。ストレス値の＋側はＳｉ基板１１に対して引張り応力（Ｔｅｎｓｉｌｅな方向へのストレス）を持つことを意味し、−側はＳｉ基板１１に対して圧縮応力（Ｃｏｍｐｒｅｓｓｉｖｅな方向へのストレス）を持つことを意味している。
【表１】
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【００２１】
表１に記されているように、本実施形態で用いられるＳｉＮ膜２０は、堆積時には±４００ＭＰａ（表１では−３２０ＭＰａ）の小さいストレスを持っているが、Ｓ／Ｄアニール後には約＋１０００ＭＰａ（表１では９６０ＭＰａ）の引張り応力を持っている。一方、比較例としての絶縁膜は、堆積時に約＋１０００ＭＰａのストレスを持つ場合には、Ｓ／Ｄアニール後でのストレス値に大きな変化はみられない。
【００２２】
このように、本実施形態において、Ｓ／Ｄアニールの前後でストレス値に大きな差が生じる絶縁膜として、Ｓ／Ｄアニールの前後で１０００ＭＰａ以上のストレス差が生じることが望ましい。また、この絶縁膜は、アニール前の堆積時に、５００ＭＰａ以下のストレス値を有することが望ましい。
【００２３】
［３］効果
上記本発明の一実施形態によれば、ＳｉＯ２膜１９及びＳｉＮ膜２０でＮＭＯＳトランジスタを覆った状態で、Ｓ／Ｄ拡散層１８を形成するためのＳ／Ｄアニールが行われる（図６（ａ）参照）。これにより、堆積時にＳｉＮ膜２０が持っているストレス値とＳ／Ｄアニール後にＳｉＮ膜２０が持っているストレス値とに大きな差が生じる。
【００２４】
このように、Ｓ／Ｄアニール前後でストレス値が大きく異なるＳｉＮ膜２０でＮＭＯＳトランジスタを覆った状態でＳ／Ｄアニールが行われることで、ＳｉＮ膜２０により引っ張り応力が与えられることでＳｉのバンドギャップが変わり、さらに、ゲート電極１３の材料であるポリシリコンのグレインサイズが変わる。ここで、ゲート絶縁膜１２のトンネル電流は、Ｓｉのバンドギャップとポリシリコンのグレインサイズによって影響を受ける。このため、本実施形態により、選択的にＮＭＯＳトランジスタのゲートリーク電流を抑制できる。尚、このとき、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの駆動電流やロールオフ特性には影響が与えられることはない。
【００２５】
具体的には、通常、ＮＭＯＳトランジスタのゲートリーク電流は、ＰＭＯＳトランジスタのゲートリーク電流と比べて、１．５倍から２倍となっている。しかし、本実施形態では、ＮＭＯＳトランジスタのゲートリーク電流は、ＰＭＯＳトランジスタのゲートリーク電流と比べて、０．５倍から１．２倍に低減できている（図１０参照）。また、本実施形態によるＮＭＯＳトランジスタのゲートリーク電流は、本実施形態を用いないＮＭＯＳトランジスタのゲートリーク電流と比べて、０．５倍程度に低減できている（図１０参照）。
【００２６】
以上のように、本発明の一実施形態では、ＳｉＮ膜２０でＮＭＯＳトランジスタが覆われた状態でＳ／Ｄアニールが行われることにより、ゲート絶縁膜１２が薄膜化された場合も、ＮＭＯＳトランジスタにおけるゲート電極１３からのリーク電流を低減させることができる。
【００２７】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の一実施形態に係わるＮＭＯＳトランジスタのゲートリーク電流の低減を説明するための図。
【符号の説明】
【００２９】
１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１４…Ｓ／Ｄエクステンション拡散層、１５、１９…ＳｉＯ２膜、１６、２０…ＳｉＮ膜、１７…側壁絶縁層、１８…Ｓ／Ｄ拡散層、２１ａ，２１ｂ…Ｎｉシリサイド（サリサイド膜）、３１…フォトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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