(57)【要約】【課題】  カラムＡ／Ｄ形式において、行に沿った方向に生じるシェーディングを低減する。【解決手段】  アナログ信号を出力する画素が行列状に配列された画素配列と、前記画素配列の同一列に設けられた複数の前記画素が共通に接続された垂直出力線と、前記アナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、を有し、前記複数のＡ／Ｄ変換部の各々は、前記定電流を積分する積分部と、積分された前記定電流と前記アナログ信号とを比較して、比較信号を出力する比較部と、前記比較信号に応じたデジタル信号を保持するデジタル保持部と、を備え、前記積分部は一方の端子に前記定電流を受ける入力容量を有し、前記比較部は前記入力容量を介して前記定電流供給部と接続される。【選択図】  図１
2010109888.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を出力する画素が行列状に配列された画素配列と、
前記画素配列の同一の列に設けられた複数の前記画素が共通に接続された垂直出力線と、
前記垂直出力線に接続され、前記アナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、
複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、を有し、
前記複数のＡ／Ｄ変換部の各々は、
前記定電流を積分する積分部と、
積分された前記定電流と前記アナログ信号とを比較して、比較信号を出力する比較部と、
前記比較信号に応じたデジタル信号を保持するデジタル信号保持部と、を備え、
前記積分部は一方の端子に前記定電流を受ける入力容量を有し、前記比較部は前記入力容量を介して前記定電流供給部と接続されること
を特徴とする固体撮像装置。
【請求項２】
前記積分部は、
反転入力端子が前記入力容量の他方の端子に接続された差動増幅器と、
前記反転入力端子と出力端子とを接続する帰還容量と、を備えること
を特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記入力容量の一方の端子は、前記定電流供給部または垂直出力線に接続されることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
複数の定電流供給部を有し、
複数の前記Ａ／Ｄ変換部を含むＡ／Ｄ変換部群につき一の定電流供給部が設けられることを特徴とする請求項１ないし３のいずれかに記載の固体撮像装置。
【請求項５】
前記画素配列に含まれる複数の画素には、ベイヤ配列のカラーフィルタが配され、
一の前記Ａ／Ｄ変換部群は、同一の色のカラーフィルタが配された画素に対応して設けられることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
請求項１ないし５に記載の固体撮像装置の駆動方法であって、
前記固体撮像装置は参照信号供給線を介して前記入力容量の一方の端子に固定電圧を供給する電圧供給部をさらに有し、
前記電圧供給部により複数の前記入力容量の一方の端子を固定電圧に設定した後に、
前記積分部によって前記定電流を積分する積分動作を開始し、
前記積分動作の開始から、前記Ａ／Ｄ変換回路によるＡ／Ｄ変換動作が開始するまでの期間が、前記参照信号供給線の時定数の１０倍以下の長さであること
を特徴とする固体撮像装置の駆動方法。
【請求項７】
アナログ信号を出力する画素が行列状に配列された画素配列と、
前記画素配列の同一の列に設けられた複数の前記画素が共通に接続された垂直出力線と、
前記垂直出力線に接続され、前記アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、
複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、を有し、
前記Ａ／Ｄ変換部の各々は、
前記垂直出力線と接続されるアナログ信号処理部と、
前記定電流供給部と接続され、前記定電流を積分する積分部と、
前記アナログ信号処理部の出力および前記積分部の出力を入力とする比較部と、
前記比較部から出力される比較信号に基づいてデジタル信号を保持するデジタル信号保持部と、を備えること
を特徴とする固体撮像装置。
【請求項８】
前記アナログ信号処理部は、前記画素からのアナログ信号をクランプするクランプ回路を含むことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
アナログ信号を出力する画素が行列状に配列された画素配列と、
前記画素配列の同一の列に設けられた複数の前記画素が共通に接続された垂直出力線と、
前記垂直出力線に接続され、前記アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、
複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、
前記Ａ／Ｄ変換部の入力部と前記垂直出力線または前記定電流供給部と接続するスイッチ部と、を有し、
前記Ａ／Ｄ変換部の各々は積分部と比較部とを備え、
前記積分部は、一方の端子が前記スイッチ部に接続され、他方の端子が差動増幅器の反転入力端子に接続された入力容量と、
前記差動増幅器の反転入力端子と出力端子との間に設けられた帰還容量と、を含み、
前記比較部は接続容量を介して前記積分部の出力端子と接続されること
を特徴とする固体撮像装置。
【請求項１０】
請求項１ないし９のいずれかに記載の固体撮像装置と、
前記画素配列に像を形成する光学系と、
前記固体撮像装置から出力された信号を処理する信号処理部と、を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、デジタルスチルカメラ、デジタルカムコーダ等に用いられる固体撮像装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサはデジタルスチルカメラやデジタルカムコーダ、さらには携帯電話に搭載されるカメラユニットなどの幅広い用途に利用されるようになってきている。ＣＭＯＳイメージセンサについては、部品数の削減や消費電力の低減を目的として、Ａ／Ｄ変換回路を内蔵することが研究されており、様々な形態のものが提案されている。その中で、画素配列の列、すなわちカラムに対応してＡ／Ｄ変換回路を設けたカラムＡ／Ｄと呼ばれる形式がある。
【０００３】
Ａ／Ｄ変換回路においてはアナログ信号と参照信号とを比較するが、参照信号を固定の電圧値として与えるものが特許文献１に記載されている。この形式によれば、各列に設けられたＡ／Ｄ変換回路に含まれる抵抗素子の両端には一定の電流が流れるので、参照電圧を時間的に変化させる形式と比較して高速化が容易になるとしている。
【特許文献１】特開２００５−３４８３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１０は、従来の固体撮像装置の構成を模式的に示す図であり、特許文献１の図１を引用したものである。説明のために、特許文献１における符号とは異なる符号を付加している。
【０００５】
固定値の参照電圧Ｖ＿ＤＥを、各列に設けられたＡ／Ｄ変換回路に対して共通に入力している。各列のＡ／Ｄ変換回路が変換動作を開始すると、各列のＡ／Ｄ変換回路に含まれる抵抗Ｒの両端には、一定の電流が流れる。しかし、固定値の参照電圧を供給する配線ＣＬは抵抗値を持っているために、配線ＣＬには電位勾配が生じる。つまり、抵抗Ｒの両端の電圧が各列で異なるために、各列の抵抗Ｒの両端に流れる電流は互いに異なる大きさとなる。
【０００６】
すなわち、各列で同時に積分動作を開始したとしても、それぞれの回路において流れる電流値が異なるので、仮にＡ／Ｄ変換するアナログ信号の値が等しくても、比較器ＣＯＭＰの出力が反転するまでの時間が異なってしまうことが考えられる。このため、一括して変換する１行分の信号において行に沿った方向にシェーディングが生じる。このことは、撮像装置における画素配列の列数が増え、参照電圧を与える配線が長くなるほど顕著になる。
【０００７】
本発明は、上述の懸念を鑑みて、列並列型Ａ／Ｄを備えた固体撮像装置において、シェーディングの発生を低減することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第一の側面である固体撮像装置は、アナログ信号を出力する画素が行列状に配列された画素配列と、前記画素配列の同一の列に設けられた複数の前記画素が共通に接続された垂直出力線と、前記垂直出力線に接続され、前記アナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、を有し、前記複数のＡ／Ｄ変換部の各々は、前記定電流を積分する積分部と、積分された前記定電流と前記アナログ信号とを比較して、比較信号を出力する比較部と、前記比較信号に応じたデジタル信号を保持するデジタル信号保持部と、を備え、前記積分部は一方の端子に前記定電流を受ける入力容量を有し、前記比較部は前記入力容量を介して前記定電流供給部と接続されることを特徴とする固体撮像装置である。
【０００９】
本発明の第二の側面である固体撮像装置は、アナログ信号を出力する画素が行列状に配列された画素配列と、前記画素配列の同一の列に設けられた複数の前記画素が共通に接続された垂直出力線と、前記垂直出力線に接続され、前記アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、を有し、前記Ａ／Ｄ変換部の各々は、前記垂直出力線と接続されるアナログ信号処理部と、前記定電流供給部と接続され、前記定電流を積分する積分部と、前記アナログ信号処理部の出力および前記積分部の出力を入力とする比較部と、前記比較部から出力される比較信号に基づいてデジタル信号を保持するデジタル信号保持部と、を備えることを特徴とする固体撮像装置である。
【００１０】
本発明の第三の側面である固体撮像装置は、アナログ信号を出力する画素が行列状に配列された画素配列と、前記画素配列の同一の列に設けられた複数の前記画素が共通に接続された垂直出力線と、前記垂直出力線に接続され、前記アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、複数の前記Ａ／Ｄ変換部に定電流を供給する定電流供給部と、前記Ａ／Ｄ変換部の入力部と前記垂直出力線または前記定電流供給部と接続するスイッチ部と、を有し、前記Ａ／Ｄ変換部の各々は積分部と比較部とを備え、前記積分部は、一方の端子が前記スイッチ部に接続され、他方の端子が差動増幅器の反転入力端子に接続された入力容量と、前記差動増幅器の反転入力端子と出力端子との間に設けられた帰還容量と、を含み、前記比較部は接続容量を介して前記積分部の出力端子と接続されることを特徴とする固体撮像装置である。
【発明の効果】
【００１１】
本発明によれば、Ａ／Ｄ変換結果のシェーディングを低減することができる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
本発明に係る第１の実施形態を、図を用いて説明する。
【００１３】
図１（ａ）は、本実施形態に係る固体撮像装置１の概略を示すブロック図である。固体撮像装置１は、画素１００が行列状に配列された画素配列ＰＡを有する。図１（ａ）に示す構成において、同一の列に配された複数の画素１００はそれぞれ共通の垂直出力線１０６に接続されている。垂直走査回路１２３は、同一の行に配された画素１００に共通の制御信号を供給する構成になっている。画素１００は、垂直走査回路１２３から供給される制御信号に応じて、アナログ信号を垂直出力線１０６に出力する。
【００１４】
垂直出力線１０６の各々は、Ａ／Ｄ変換部であるＡ／Ｄ変換回路１２４の第１の入力端子に接続される。第１の入力端子には、画素１００から垂直出力線１０６に出力されたアナログ信号に対してノイズ低減や増幅などの処理を行うアナログ信号処理回路１２８が接続される。アナログ信号処理回路１２８は、その入力端子と出力端子とが短絡された回路であってもよい。アナログ信号処理回路１２８の出力端子は、比較部である比較回路１２６の一方の入力端子に接続される。各Ａ／Ｄ変換回路１２４の第２の入力端子は、参照信号供給線１１３を介して定電流供給部である定電流回路１４０に接続される。Ａ／Ｄ変換回路１２４の第２の入力端子は、積分部である積分回路１２５と接続されている。積分回路１２５は定電流回路１４０から供給される電流を積分した結果としての電圧を、出力端子から出力する。積分回路１２５の出力端子は比較回路１２６の他方の入力端子に接続される。比較回路１２６の出力端子はデジタル信号保持部であるデジタル信号記憶回路１２７に接続される。比較回路から出力された比較信号を受けて、デジタル信号記憶回路１２７はデジタル信号を保持する。デジタル信号記憶回路１２７の出力端子からはＡ／Ｄ変換回路１２４のＡ／Ｄ変換結果としてのデジタル信号が出力される。各デジタル信号記憶回路１２７からの出力は共通の端子を介して固体撮像装置１から出力しても良いし、異なる出力端子を介して固体撮像装置１から出力しても良い。
【００１５】
また、抵抗１２９は、参照信号供給線１１３が持つ寄生抵抗を示す。
【００１６】
図２は、画素１００の構成例を示す等価回路図である。
【００１７】
１０１は入射光に応じて光電変換を行い、発生した電荷を蓄積するフォトダイオードであって、そのカソードは転送ＭＯＳトランジスタ１０２の一方の主電極と接続される。転送ＭＯＳトランジスタ１０２の他方の主電極は、リセットＭＯＳトランジスタ１０３の一方の主電極に接続されるとともに、増幅ＭＯＳトランジスタ１０４の制御電極にも接続される。増幅ＭＯＳトランジスタ１０４のゲート端子には、不図示の浮遊拡散層（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ；以下ＦＤ部とする）の容量（以下、ＦＤ容量とする）が接続される。リセットＭＯＳトランジスタ１０３の他方の主電極は増幅ＭＯＳトランジスタ１０４の一方の主電極に接続されるとともに、電源ＶＤＤと接続される。ここで、電源ＶＤＤとスイッチ１１１とは電圧供給部を構成する。増幅ＭＯＳトランジスタ１０４の他方の主電極は、選択ＭＯＳトランジスタ１０５を介して垂直出力線１０６に接続される。垂直出力線１０６には、定電流源１０７が接続される。
【００１８】
転送ＭＯＳトランジスタ１０２は、信号ＰＴＸによってオンになると、フォトダイオード１０１に蓄積された電荷を増幅ＭＯＳトランジスタ１０４の制御電極に転送する。リセットＭＯＳトランジスタ１０３は、信号ＰＲＥＳによってオンになると、電源ＶＤＤから与えられる電圧に応じて、増幅ＭＯＳトランジスタ１０４の制御電極の電位をリセットする。信号ＰＳＥＬによって選択ＭＯＳトランジスタ１０５がオンになると、増幅ＭＯＳトランジスタ１０４と定電流源１０７とが電気的に接続され、ソースフォロワ回路として動作する。ソースフォロワ回路が動作すると、垂直出力線の１０６の電位は、増幅ＭＯＳトランジスタ１０４のゲート電位に応じたレベルとなる。信号ＰＴＸ、ＰＲＥＳ、およびＰＳＥＬは、例えば垂直走査回路１２３から供給される。
【００１９】
図１（ｂ）は、図１（ａ）に示した固体撮像装置をより詳細に示した図である。図１（ｂ）におけるアナログ信号処理回路１２８はアナログ信号処理部であり、一方の端子がＡ／Ｄ変換回路１２４の第１の入力端子に接続されたクランプ容量１０８を含むクランプ回路を持つ構成となっている。また、積分回路１２５は、一方の端子がＡ／Ｄ変換回路１２４の第２の入力端子に接続された入力容量１１６と、入力容量１１６の他方の端子と一方の端子が接続され、他方の端子が接地された保持容量１１５とを含む。ここで保持容量１１５は、この節点における容量負荷を示しており、専用の容量素子が接続されてあっても良いし、比較器１４１の入力容量などを含む寄生容量であっても良い。
【００２０】
図１（ｂ）における比較回路１２６は、スイッチ１０９および１１０と、比較器１４１とを含む。比較器１４１の一方の端子は、クランプ容量１０８の他方の端子に接続されるとともに、スイッチ１０９を介して基準電圧電源Ｖｒｅｆに接続される。また、比較器１４１の他方の端子は、入力容量１１６の他方の端子に接続されるとともにスイッチ１１０を介して基準電圧電源Ｖｒｅｆに接続される。スイッチ１０９は、信号ＲＥＳ１によって導通または非導通に切り替えられる。また、スイッチ１１０は信号ＲＥＳ２によって導通または非導通に切り替えられる。ここでは、比較器１４１の論理閾値は０よりもわずかに負側になっており、２つの入力端子が同電位である場合にはハイレベルの信号を出力するものとして説明を進める。
【００２１】
図１（ｂ）におけるデジタル信号記憶回路１２７は、カウンタ１３０を含んで構成される。カウンタ１３０は、基準クロックＣＬＫに同期してカウント動作を行うもので、活性化入力端子ＥＮに入力される、比較器１４１の出力信号に応じてカウント動作を停止または開始する。カウンタ１３０は、信号ＲＥＳ２によって、保持していたカウント値がリセットされる。
【００２２】
図１（ｂ）において、参照信号供給線１１３には定電流回路１４０に加えて、スイッチ１１１が接続されている。信号ＲＥＳ３によってスイッチ１１１がオンになると、参照信号供給線１１３は、電源電圧ＶＤＤにリセットされる。
【００２３】
次に、図１（ｂ）に構成を示した固体撮像装置の動作を、図３を参照しながら説明する。各信号パルスに付された符号は、図１（ｂ）および図２中の各端子に付された符号と対応している。なお、図１（ｂ）および図２中の各スイッチは、与えられる信号がハイレベルの時にオン、すなわち導通状態になり、与えられる信号がローレベルの時にオフ、すなわち非導通状態になる。
【００２４】
図３における時刻ｔ３に先だって所定の露光時間が経過しており、フォトダイオード１０１には光電変換によって得られた電荷が蓄積されているものとする。また、ＣＯＭＰＯＵＴは、比較器１４１の出力を表している。
【００２５】
時刻ｔ１に信号ＰＲＥＳがハイレベルからローレベルに遷移することで、増幅ＭＯＳトランジスタ１０４のゲート端子、すなわちＦＤ部をリセットする動作が終了する。これによりＦＤ部の容量であるＦＤ容量には、ＦＤ部をリセットしたことに応じた電圧、言い換えれば暗時に対応する電圧が保持される。
【００２６】
同じく時刻ｔ１には信号ＲＥＳ３がハイレベルに遷移し、参照信号供給線１１３が固定電圧である電源電圧ＶＤＤにリセットされる。これによって各列の入力容量１１６の一方の端子は等しくＶＤＤにリセットされる。
【００２７】
時刻ｔ２に、信号ＲＥＳ３がローレベルに遷移する。このとき、参照信号供給線１１３には定電流回路１４０のみが接続された状態となるので、各列の入力容量１１６の一方の端子からの放電が開始する。この後、参照信号供給線１１３の寄生抵抗１２９の抵抗値の総和と、入力容量１１６の容量値の総和とで決まる時定数に相当する時間が経過した後に、各列の入力容量１１６の一方の端子から流れ出る放電電流は定常状態に落ち着く。定常状態においては、参照信号供給線１１３には、寄生抵抗１２９のために電位の勾配が生じているが、各列の入力容量１１６が持つ容量値が等しければ、各入力容量１１６の一方の端子から流れ出る電流量は互いに等しくなる。
【００２８】
同じく時刻ｔ２に信号ＰＳＥＬがハイレベルになると、選択ＭＯＳトランジスタ１０５が導通状態となり、増幅ＭＯＳトランジスタ１０４と定電流源１０７とでソースフォロワ回路が構成される。これにより、時刻ｔ１でＦＤ部をリセットしたことに対応するレベルが暗時出力として垂直出力線１０６に現れ、クランプ容量１０８の一方の端子に入力される。
【００２９】
時刻ｔ３において信号ＲＥＳ１がローレベルになるとスイッチ１０９がオフになり、垂直出力線１０６に現れたレベルがクランプ容量１０８にクランプされる。時刻ｔ１から時刻ｔ３までの期間は十分に短いので、時刻ｔ３においてクランプされるレベルは、時刻ｔ１においてＦＤ部をリセットしたことに対応するレベルとして扱える。
【００３０】
時刻ｔ４から時刻ｔ５にわたって信号ＰＴＸがハイレベルになると転送ＭＯＳトランジスタ１０２がオンになり、フォトダイオード１０１に蓄積された電荷がＦＤ部に転送される。転送された電荷の量に応じてＦＤ部の電位が変動し、ＦＤ部の電位変動に伴って垂直出力線１０６に現れるレベルも変動する。このとき、クランプ容量１０８の他方の端子は電気的に浮遊状態であるので、時刻ｔ３でクランプされた暗時出力からの変動分だけが比較器１４１の一方の入力端子に入力されることになる。言い換えると、画素１００を構成する各ＭＯＳトランジスタに起因する画素に固有のノイズや、ＦＤ部をリセットすることで生じるランダムノイズが低減された信号が比較器１４１の一方の入力端子に入力される。
【００３１】
上で説明した電位の変動を、式を用いて説明する。フォトダイオード１０１からＦＤ部に転送される電荷が電子であり、その電荷量の絶対値をＱとすると、ＦＤ部の容量値をＣＦＤとして、ＦＤ部の電位はＱ／ＣＦＤだけ低下する。これに対応して、垂直出力線１０６のレベルも変化し、明時出力としてクランプ容量１０８の一方の端子に与えられる。増幅ＭＯＳトランジスタ１０４と定電流源１０７とで形成されるソースフォロワ回路のゲインをＧｓｆとすると、垂直出力線１０６の電位Ｖｖｌの、暗時出力からの変化分ΔＶｖｌは次式で表せる。
【００３２】
【数１】
2010109888.tif 000003
【００３３】
この電位変化分ΔＶｖｌが比較器１４１の一方の入力端子である負入力端子に伝達されるので、負入力端子の電位は次式で表される値となる。
【００３４】
【数２】
2010109888.tif 000004
【００３５】
次に、時刻ｔ６からＡ／Ｄ変換動作が開始する。時刻ｔ６に信号ＲＥＳ２がローレベルになると、スイッチ１１０がオフになる。これにより、保持容量１１５に保持された電荷は、放電電流Ｉｒｅｆによって入力容量１１６および参照信号供給線１１３を介して放電される。このことは電流Ｉｒｅｆを時間積分していることと同義に扱うことが可能であり、各列の保持容量１１５の容量値が等しくＣｓであるとすると、比較器１４１の他方の入力端子である正入力端子の電位Ｖｒａｍｐは時間に対して一定の傾きＩｒｅｆ／Ｃｓで下降する。つまり、傾きＩｒｅｆ／Ｃｓの参照信号を比較器１４１に入力していることになる。ある時刻ｔ（時刻ｔは時刻ｔ６以降）における比較器１４１の正入力端子の電位Ｖｒａｍｐは時刻ｔの関数として次式で表される。以下では、Ｖｒａｍｐを参照電圧とも呼ぶ。
【００３６】
【数３】
2010109888.tif 000005
【００３７】
ここで重要なのは、時刻ｔ６の時点で各列の比較器１４１の正入力端子に与えられる初期電位は等しくＶｒｅｆであり、正入力端子の電位の時間に対する変化量も各列で等しくＩｒｅｆ／Ｃｓである点である。各列の入力容量１１６の一方の端子は、時刻ｔ２に信号ＲＥＳ３がローレベルになった後に電位勾配を有しているにもかかわらず、参照信号として比較器の正入力端子に与えられる電位は電位勾配の影響を受けない。そのために、従来技術で懸念される、行に沿った方向に生じるシェーディングを低減することができる。
【００３８】
また、図１（ｂ）に示したように、信号ＲＥＳ２はカウンタ１３０のリセット端子Ｒに入力されるので、時刻ｔ６に信号ＲＥＳ２がローレベルになると、カウンタ１３０のリセット状態が解除されるので、基準クロックＣＬＫに同期してカウント動作が開始する。
【００３９】
ここで、時刻ｔ２に入力容量１１６の一方の端子からの放電すなわち積分動作が開始してから、Ａ／Ｄ変換動作が開始するまでの期間が、基準クロックＣＬＫの１クロック以上から、（参照信号供給線１１３の寄生抵抗の総和）×（入力容量１１６の総和）で表される時定数の１０倍程度あれば、各入力容量１１６から放電される放電電流は十分に一定になる。従って、積分回路１２５による積分動作が開始してからＡ／Ｄ変換動作が開始するまでの期間は入力容量１１６の総和を含めた参照信号供給線１１３の時定数の１０倍以下の長さに設定すれば良い。
【００４０】
時刻ｔ７に、比較器１４１の正入力端子に与えられる参照電圧Ｖｒａｍｐが、比較器の負入力端子に与えられる信号Ｖｓｉｇを下回ると、比較器１４１の出力である比較信号ＣＯＭＰＯＵＴがハイレベルからローレベルに変化する。出力ＣＯＭＰＯＵＴはカウンタ１３０の活性化入力端子ＥＮに入力されているため、出力ＣＯＭＰＯＵＴがローレベルになると、カウンタ１３０は直前のカウント値を保持したままカウント動作を停止する。このときカウンタ１３０から得られるカウンタ出力ＤＯＵＴは、式（１）で表される信号に対応したカウント値となっている。つまり、カウンタ１３０は、画素１００から出力されるアナログ信号に対応したデジタル信号を記憶する機能を実現している。
【００４１】
以上で説明したように、本実施例に係る固体撮像装置においては、参照信号供給線１１３に生じた電位勾配の影響を受けることなく、各列の比較器１４１に対して一様な参照信号を供給することができる。したがって、従来技術では懸念される、行に沿った方向に生じるシェーディングを低減することができる。
【００４２】
ここでは画素１００を２行×３列の６個配列した例を示したが、画素配列ＰＡに含まれる画素１００の数を限定するものではない。また、画素１００の構成は、図２に例示した等価回路で表す構成に限定するものではない。
【００４３】
また、ここでは参照信号供給線１１３を固定電圧である電源電圧ＶＤＤにリセットし、その後定電流回路１４０によって参照信号供給線１１３の電位を下げるように構成されているが、極性を逆転させた構成であっても良い。つまり、参照信号供給線１１３を固定電圧であるＧＮＤにリセットし、その後定電流回路１４０によって参照信号供給線１１３の電位を上げるように構成しても良い。
【００４４】
（第２の実施形態）
次に、本発明に係る第２の実施形態を、図４および５を用いて説明する。
【００４５】
図４は、本実施形態に係る固体撮像装置の構成例を示す等価回路図である。第１の実施形態との相違点は、積分回路１２５とアナログ信号処理回路１２８が共通化されている点である。また、デジタル信号記憶回路１２７は、Ｎビットのフリップフロップ１３１を含んで構成されており、各列のフリップフロップ１３１に対して共通なＮビットのカウンタ信号を供給する共通カウンタ１３０が設けられている。また、第１の実施形態では参照信号供給線１１３に対して電源電圧ＶＤＤを与えてから定電流回路１４０によって電位を下げるように構成されていた。これに対して本実施形態では、参照信号供給線１１３をＧＮＤにリセットした後に定電流回路１４０によって電位を上げるように構成されている。また、積分部の入力部はスイッチ１１２を介して垂直出力線１０６または参照信号供給線１１３に接続される構成となっている。
【００４６】
また、比較器１４１の論理閾値は、第１の実施形態とは異なり、０よりもわずかに正側になっており、２つの入力端子が同電位である場合にはローレベルの信号を出力する。そして、正入力端子の電位が負入力端子の電位を上回るとハイレベルの信号を出力するものとする。
【００４７】
図５を参照しながら、本実施形態に係る動作を説明する。なお、画素１００は、第１の実施形態と同様に図２に等価回路図を示した構成であるものとする。また、時刻ｔ４に先だって所定の露光時間が経過しており、フォトダイオード１０１には光電変換によって得られた電荷が蓄積されているものとする。また、ＣＯＭＰＯＵＴは比較器１４１の出力を表している。
【００４８】
時刻ｔ１に信号ＰＲＥＳがハイレベルからローレベルに遷移することで、増幅ＭＯＳトランジスタ１０４のゲート端子、すなわちＦＤ部をリセットする動作が終了する。これによりＦＤ部の容量であるＦＤ容量には、ＦＤ部をリセットしたことに応じた電圧、言い換えれば暗時に対応する電圧が保持される。
【００４９】
時刻ｔ１においては、信号ＲＥＳ１およびＦＢがハイレベルであるので、帰還容量１２１の両端はショートされ、帰還容量１２１の両端電圧は０となる。
【００５０】
時刻ｔ２に信号ＰＳＥＬがハイレベルになると、選択ＭＯＳトランジスタ１０５が導通状態となり、増幅ＭＯＳトランジスタ１０４と定電流源１０７とでソースフォロワ回路が構成される。これにより、時刻ｔ１でＦＤ部をリセットしたことに対応するレベルが暗時出力として垂直出力線１０６に現れ、クランプ容量１０８の一方の端子に入力される。
【００５１】
時刻ｔ３ａに信号ＲＥＳ１がローレベルに遷移するとスイッチ１０９がオフになり、垂直出力線１０６に現れたレベルがクランプ容量１０８にクランプされる。時刻ｔ１から時刻ｔ３ａまでの期間は十分に短いので、時刻ｔ３ａにおいてクランプされるレベルは、時刻ｔ１においてＦＤ部をリセットしたことに対応するレベルとして扱える。
【００５２】
時刻ｔ３ｂにおいて、信号ＲＥＳ２がローレベルに遷移するとスイッチ１１０がオフになり、積分回路１２５のオフセットが接続容量１４２にクランプされる。
【００５３】
時刻ｔ４からｔ５にわたって信号ＰＴＸがハイレベルになると転送ＭＯＳトランジスタ１０２がオンになり、フォトダイオード１０１に蓄積された電荷がＦＤ部に転送される。転送された電荷量に応じてＦＤ部の電位が変動し、ＦＤ部の電位変動に伴って垂直出力線１０６に現れるレベルも変動する。このとき、差動増幅器としての演算増幅器１２０の反転入力端子と接続された側のクランプ容量１０８の端子は電気的に浮遊状態にあるので、時刻ｔ３ａでクランプされた暗時出力からの変動分だけが演算増幅器１２０の反転入力端子に入力されることになる。言い換えると、画素１００を構成する各ＭＯＳトランジスタに起因する画素に固有のノイズや、ＦＤ部をリセットすることで生じるランダムノイズが低減された信号が演算増幅器１２０の反転入力端子に入力される。
【００５４】
上で説明した電位の変動を、式を用いて説明する。フォトダイオード１０１からＦＤ部に転送される電荷が電子であり、その電荷量の絶対値をＱとすると、ＦＤ部の容量値をＣＦＤとして、ＦＤ部の電位はＱ／ＣＦＤだけ低下する。これに対応して、垂直出力線１０６のレベルも変化し、明時出力としてクランプ容量１０８の一方の端子に与えられる。増幅ＭＯＳトランジスタ１０４と定電流源１０７とで形成されるソースフォロワ回路のゲインをＧｓｆとすると、垂直出力線１０６の電位Ｖｖｌの、暗時出力からの変化分ΔＶｖｌは次式で表せる。
【００５５】
【数４】
2010109888.tif 000006
【００５６】
この電位変化分ΔＶｖｌは、演算増幅器１２０、クランプ容量１０８、および帰還容量１２１によって構成される反転増幅回路により増幅され、増幅された信号Ｖｓは帰還容量１２１に保持される。増幅された信号Ｖｓは、次式で表される。
【００５７】
【数５】
2010109888.tif 000007
【００５８】
ここでＣ０はクランプ容量１０８の容量値を、Ｃｆは帰還容量１２１の容量値を表す。式（５）から理解されるように、反転増幅回路のゲインは−Ｃ０／Ｃｆとなる。
【００５９】
時刻ｔ６ａに信号ＦＢがローレベルになり、時刻ｔ６ｂに信号ＲＥＳ１がハイレベルになると、スイッチ１０９がオンされて演算増幅器１２０は電圧フォロワとして動作する。このとき、演算増幅器１２０の出力端子は、クランプ容量１０８、帰還容量１２１、および演算増幅器１２０の反転入力端子が共通に接続されるノードＡに接続されているので、演算増幅器１２０のオフセットはノードＢにおいてキャンセルされる。また、ノードＡを基準電圧Ｖｒｅｆにリセットすることができる。
【００６０】
時刻ｔ６ｂには信号ＳＥＬＩＮがハイレベルとなり、クランプ容量１０８の一方の端子がスイッチ部であるスイッチ１１２を介して参照信号供給線１１３に接続される。また、同じく時刻ｔ６ｂには信号ＲＥＳ３がハイレベルとなるので、参照信号供給線１１３および、クランプ容量１０８の一方の端子は等しくＧＮＤにリセットされる。信号ＲＥＳ３がローレベルになり、スイッチ１１１がオフになると、各列のクランプ容量１０８を定電流回路１４０によって充電する充電過程が開始する。信号ＲＥＳ３がローレベルになってから、参照信号供給線１１３の寄生抵抗１２９の総和とクランプ容量１０８の総和との積で決まる時定数が経過した後に、充電過程は定常状態となる。第１の実施形態でも説明したように、積分動作が開始してから、Ａ／Ｄ変換動作が開始するまでの期間が、き準クロックＣＬＫの１クロック以上から、（参照信号供給線１１３の寄生抵抗の総和）×（入力容量１１６の総和）で表される時定数の１０倍程度あれば、各入力容量１１６から放電される放電電流は十分に一定になる。
【００６１】
時刻ｔ７ｂに信号ＲＥＳ１がローレベルになり、時刻ｔ７ｃに信号ＦＢがハイレベルになると、スイッチ１０９がオフになり、スイッチ１４３がオンになる。すると、定電流回路１４０によって一定の電流値Ｉｒｅｆでクランプ容量１０８が充電される。したがって、積分回路１３２の出力Ｖｏｕｔは時間に対して一定の傾きＩｒｅｆ／Ｃｆを持って低下し、時刻ｔ（時刻ｔは時刻ｔ７ｃ以降）における出力Ｖｏｕｔは次式で表される。
【００６２】
【数６】
2010109888.tif 000008
【００６３】
時刻ｔ７ｃに信号ＲＥＳ４がローレベルになると、カウンタ１３０のリセット状態が解除され、カウンタ１３０によるカウンタ動作が開始する。カウンタ１３０から出力されたカウント値は各列のフリップフロップ１３１に入力される。
【００６４】
時刻ｔ８において、積分回路１３２の出力ＶｏｕｔがＶｒｅｆを下回ると、比較器１４１の出力はローレベルからハイレベルになる。比較器１４１の出力はフリップフロップ１３１のクロック端子ＣＫに入力されており、比較器１４１の出力がハイレベルになったときのカウンタ１３０のカウント値がフリップフロップ１３１にラッチされる。このときフリップフロップ１３１にラッチされる値が画素１００から出力されたアナログ信号に対応するデジタル値となる。
【００６５】
本実施形態によれば、第１の実施形態では別個に設けられていた積分回路１２５とアナログ信号処理回路１２８とが共通化されているので、列間でのゲイン誤差が低減できる。これは、定電流回路１４０から供給される電流を積分する過程と、画素からのアナログ信号を増幅する過程と出同一のクランプ容量１０８および帰還容量１２１を利用しているために、容量の相対精度に起因する誤差が相殺されるためである。従って、本実施形態によれば、列間でのゲイン誤差が少なく、かつ高いＳ／Ｎ比を有する固体撮像装置が実現できる。
【００６６】
また、本実施形態に係る固体撮像装置では、クランプ容量１０８が第１の実施形態における入力容量１１６としても機能するので、回路を構成する要素を削減できる。このことは、微細化が進み、各列の幅が小さい固体撮像装置において列Ａ／Ｄ変換回路を搭載する上では特に有利である。
【００６７】
（第３の実施形態）
次に、本発明に係る第３の実施形態を、図６を用いて説明する。
【００６８】
図６は、本実施形態に係る固体撮像装置の概略構成を示す図である。本実施形態においては、画素配列のうち奇数列の画素１００ａに対応するＡ／Ｄ変換回路１２４ａと、偶数列の画素１００ｂに対応するＡ／Ｄ変換回路１２４ｂとを、画素配列ＰＡを挟んで反対側に設けている点で、第１および第２の実施形態とは異なる。このように構成することで、各列のＡ／Ｄ変換回路１２４ａおよび１２４ｂを、形成するのに利用できる面積が、第１または第２の実施形態と比べて２倍にできる。
【００６９】
図６に示す構成において、奇数列目の画素１００ａはそれぞれの列に対応するＡ／Ｄ変換回路１２４ａに接続され、偶数列の画素１００ｂはそれぞれの列に対応するＡ／Ｄ変換回路１２４ｂに接続される。Ａ／Ｄ変換回路１２４ａの一方の入力端子は定電流回路１４０ａに接続され、Ａ／Ｄ変換回路１２４ｂの一方の入力端子は定電流回路１４０ｂに接続される。言い換えると、奇数列の画素に対応するＡ／Ｄ変換回路１２４ａからなるＡ／Ｄ変換部群と偶数列の画素に対応するＡ／Ｄ変換回路１２４ｂからなるＡ／Ｄ変換部群につき一個の定電流回路が設けられている。Ａ／Ｄ変換回路１２４ａおよび１２４ｂの構成は、第１または第２の実施形態で示したようなものでよい。
【００７０】
ここで、参照信号供給線１１３ａおよび１１３ｂを電気的に接続することも考えられる。その場合には、１つの定電流回路を設ければ良いが、参照信号供給線１１３ａおよび１１３ｂを接続するための配線を必要とするため、参照信号供給線が持つ時定数が大きくなる。
【００７１】
これに対して、図６に示したように参照信号供給線１１３ａおよび１１３ｂを独立に設け、それぞれに異なる定電流回路１４０ａまたは１４０ｂを接続することで時定数を低減できるという効果が得られる。時定数が小さくなると、Ａ／Ｄ変換回路に含まれる積分回路における充電または放電過程が定常状態になるまでの時間を短縮できるので、動作の高速化に有利となる。
【００７２】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る固体撮像装置の概略構成を示す図である。
【００７３】
本実施形態においては、画素配列ＰＡを左右に分割して扱う。つまり、画素配列ＰＡの左半分に属する列に対応するＡ／Ｄ変換回路１２４Ｌと、画素配列ＰＡの右半分に属する列に対応するＡ／Ｄ変換回路１２４Ｒとで、異なる定電流回路に接続される。このように構成することで、第１または第２の実施形態に対して参照信号供給線１１３の長さを約半分にすることができるので、参照信号供給線の時定数を低減できる。したがって、定電流回路による充電または放電過程が定常状態になるまでの時間を短縮できるので、動作の高速化に有効である。
【００７４】
図７では画素配列を左右で２分割しているが、３以上の群に分割しても良い。また、分割した各群に含まれるＡ／Ｄ変換回路の数は互いに異なっていても良い。
【００７５】
なお、説明を簡略化するために第１から第４の各実施形態ではモノクロームの固体撮像装置として説明してきたが、各画素にカラーフィルタを設けても良い。
【００７６】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る固体撮像装置の概略構成を示す図である。
【００７７】
図８における画素配列ＰＡの画素に対して、ベイヤ配列のカラーフィルタが設けられている。図中に示したＧｂおよびＧｒは、それぞれ緑色の光を透過するカラーフィルタが設けられていることを意味し、Ｂは青色の光を透過するカラーフィルタが、Ｒは赤色の光を透過するカラーフィルタがそれぞれ設けられていることを意味する。
【００７８】
本実施形態においては、Ｇｂ、Ｇｒ、Ｂ、Ｒの各カラーフィルタが配された画素は互いに異なるＡ／Ｄ変換回路に接続される。図では、２行分の配列のみを示しているが、３行以上の配列の場合には、同一の列であって、同一の色のカラーフィルタが配された画素は共通のＡ／Ｄ変換回路に接続される。
【００７９】
異なる色のカラーフィルタが配された画素に接続されたＡ／Ｄ変換回路は互いに異なる定電流回路に接続される。図８においては、Ｇｂのカラーフィルタが配された画素に対して定電流回路１４０ＧＢ、Ｇｒのカラーフィルタが配された画素に対して定電流回路１４０ＧＲがそれぞれ設けられる。また、Ｂのカラーフィルタが配された画素に対して定電流回路１４０ＢＬ、Ｒのカラーフィルタが配された画素に対して定電流回路１４０ＲＥがそれぞれ設けられる。各定電流回路によって供給される低電流は、それぞれが対応する画素のカラーフィルタの、基準光源に対する透過率に応じて設定される。より具体的には、基準光源で照射した被写体を撮像した場合に得られるデジタル値が、各画素でほぼ一定となるように調整する。このような調整を行うことで、固体撮像装置から出力された信号の処理が容易になるので、後段の信号処理回路の負荷を低減することができる。
【００８０】
（第６の実施形態）
図９は、本発明を適用した前述の各実施形態の固体撮像装置を用いた撮像システム１０００の構成図である。１００１は、レンズのプロテクトとメインスイッチを兼ねるバリア、１００２は、被写体の光学像を固体撮像装置１００４に結像させる光学系であるレンズである。レンズ１００２を通過した光量は、絞り１００３によって可変される。固体撮像装置１００４（上術の各実施形態で説明した固体撮像装置に相当する）は、レンズ１００２により結像された光学像を画像データとして変換する。信号処理部１００７は、固体撮像装置１００４から出力された画像データに対して各種の補正を行ったりデータを圧縮したりする。タイミング発生部１００８は、信号処理部１００７に各種タイミング信号を出力する。なお、１００７、１００８の各回路は固体撮像装置１００４と同一チップ上に形成しても良い。撮像システム１０００は、各種演算と撮像システム１０００の全体を制御する全体制御・演算部１００９、画像データを一時的に記憶するためのメモリ部１０１０や、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部１０１１を備える。さらに、画像データの記録又は読み出しを行うための半導体メモリ等が着脱可能な記録媒体１０１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備える。
【００８１】
次に、図９に示す撮像システム１０００の動作について説明する。バリア１００１がオープンされるとメイン電源がオンされ、次に全体制御・演算部１００９などのコントロール系の電源がオンし、さらに、固体撮像装置１００４などの撮像系回路の電源がオンされる。
【００８２】
次に、露光量を制御する動作を行う。全体制御・演算部１００９は絞り１００３を開放にし、このとき固体撮像装置１００４から出力された信号は、信号処理部１００７へ入力される。信号処理部１００７は、その信号を基に、露出を求めるための演算を全体制御・演算部１００９に行わせる。この演算を行った結果により被写体の明るさを判断し、全体制御・演算部１００９は絞りを制御する。この判断は、例えば全体制御・演算部に予め記憶されたデータの比較等によって行うことができる。
【００８３】
次に、固体撮像装置１００４から出力された信号をもとに、高周波成分を取り出し被写体までの距離を求めるための演算を全体制御・演算部１００９で行う。その後、レンズ１００２を駆動し、その状態で合焦しているか否かを判断し、合焦していないと判断したときは、再びレンズ１００２を駆動し測距を行う。この判断は、例えば全体制御・演算部に予め記憶されたデータの比較等によって行うことができる。
【００８４】
そして、合焦していると判断された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された画像信号は、信号処理部１００７で処理された後に全体制御・演算１００９によってメモリ部１０１０に蓄積される。その後、メモリ部１０１０に蓄積されたデータは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して半導体メモリ等の着脱可能な記録媒体１０１２に記録される。また外部Ｉ／Ｆ部１０１３を介して直接コンピュータ等に入力しても良い。
【００８５】
以上で説明した各実施例は、いずれも例示的なものであり、本発明の要旨を逸脱しない範囲で具体的な構成を変更しても良い。
【図面の簡単な説明】
【００８６】
【図１】第１の実施形態に係る固体撮像装置を模式的に表す図
【図２】本発明の実施形態に係る画素の構成例を示す図
【図３】第１の実施形態に係る固体撮像装置のタイミングチャート
【図４】第２の実施形態に係る固体撮像装置の構成例を示す図
【図５】第２の実施形態に係る固体撮像装置のタイミングチャート
【図６】第３の実施形態に係る固体撮像装置を模式的に表す図
【図７】第４の実施形態に係る固体撮像装置の概略構成を示す図
【図８】第５の実施形態に係る固体撮像装置の概略構成を示す図
【図９】第６の実施形態に係る撮像システムの構成例を示す図
【図１０】特許文献１の図１を引用した図
【符号の説明】
【００８７】
１００  画素
１０１  フォトダイオード
１０２  転送ＭＯＳトランジスタ
１０３  リセットＭＯＳトランジスタ
１０４  増幅ＭＯＳトランジスタ
１０５  選択ＭＯＳトランジスタ
１０６  垂直出力線
１０７  定電流源
１０８  クランプ容量
１１３、１１３ａ、１１３ｂ  参照信号供給線
１１５  保持容量
１１６  入力容量
１２０  演算増幅器
１２１  帰還容量
１２３  垂直走査回路
１２５  積分回路
１２６  比較回路
１２７  デジタル信号記憶回路
１２９  抵抗
１３０  カウンタ
１３１  フリップフロップ
１３３  共通カウンタ
１４０  定電流回路
１４１  比較器
【図１】
2010109888.tif 000009
【図２】
2010109888.tif 000010
【図３】
2010109888.tif 000011
【図４】
2010109888.tif 000012
【図５】
2010109888.tif 000013
【図６】
2010109888.tif 000014
【図７】
2010109888.tif 000015
【図８】
2010109888.tif 000016
【図９】
2010109888.tif 000017
【図１０】
2010109888.tif 000018