(57)【要約】【課題】良好なトランジスタ特性を有する薄膜トランジスタ、その製造方法、表示装置、及び半導体装置を提供すること【解決手段】本発明にかかる薄膜トランジスタは、基板上に形成されたゲート電極２と、ゲート電極を覆うゲート絶縁膜３と、ゲート絶縁膜３上に形成され、ゲート電極２の対面に配置された半導体層４と、半導体層４上に、ｎ型不純物を含むｎ型オーミックコンタクト層６を介して形成された、ソース電極７及びドレイン電極８と、ソース電極７の下のｎ型オーミックコンタクト層６と半導体層４との間、ドレイン電極８の下のｎ型オーミックコンタクト層６と半導体層４との間にそれぞれ形成されたｐ型半導体層５と、を備えるものである。【選択図】図２
2010199116.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート電極の対面に配置された半導体層と、
前記半導体層上に、ｎ型不純物を含むオーミックコンタクト層を介して形成された、ソース電極及びドレイン電極と、
前記ソース電極の下の前記オーミックコンタクト層と前記半導体層との間、前記ドレイン電極の下の前記オーミックコンタクト層と前記半導体層との間にそれぞれ形成されたｐ型半導体層と、を備える薄膜トランジスタ。
【請求項２】
前記ゲート絶縁膜は、
前記ゲート電極上に形成されたＳｉＮ膜からなる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成されたＳｉＯ膜からなる第２ゲート絶縁膜と、を有し、
前記第２ゲート絶縁膜と接する前記半導体層の界面部には、結晶性を有する半導体膜が形成されている請求項１に記載の薄膜トランジスタ。
【請求項３】
請求項１又は２に記載の薄膜トランジスタを用いた表示装置。
【請求項４】
請求項１又は２に記載の薄膜トランジスタを用いた半導体装置。
【請求項５】
基板上に、ゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、半導体層、ｐ型不純物を含むｐ型半導体層、及びｎ型不純物を含むオーミックコンタクト層がこの順に積層された積層膜を形成する工程と、
前記積層膜をパターニングする工程と、
パターニングされた前記積層膜上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極をマスクとして、前記オーミックコンタクト層と前記ｐ型半導体層とをエッチングする工程と、を備える薄膜トランジスタの製造方法。
【請求項６】
前記ｐ型半導体層に含まれる前記ｐ型不純物は、イオン注入法を用いて導入される請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記ゲート絶縁膜を形成する工程は、
前記ゲート電極上に、ＳｉＮ膜からなる第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に、ＳｉＯ膜からなる第２ゲート絶縁膜を形成する工程と、を有し、
前記半導体層は、少なくとも前記第２ゲート絶縁膜と接する側に、結晶性を有する半導体膜が形成される請求項５又は６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記積層膜を形成する工程は、
前記第２ゲート絶縁膜上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜にレーザー光を照射することによって、前記非晶質半導体膜を前記結晶性を有する半導体膜に変換する工程と、を含む請求項７に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ、その製造方法、表示装置、及び半導体装置に関し、特に詳しくは逆スタガ型の薄膜トランジスタ、その製造方法、表示装置、及び半導体装置に関する。
【背景技術】
【０００２】
従来からの一般的な薄型パネルのひとつである液晶表示装置（Liquid Crystal Display：ＬＣＤ）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータや携帯情報端末機器のモニターなどに広く用いられている。近年では、ＬＣＤは、ブラウン管に代わってＴＶ用途としても広く用いられるようになっている。また、ＥＬ（Electro-Luminescence）素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。電界発光型ＥＬ表示装置では、自発光型で広視野角、高コントラスト、高速応答といったＬＣＤにはない特徴を活かすことで、ＬＣＤで問題となる視野角やコントラストの制限、動画対応の高速応答への追従が困難といった問題点がクリアされている。
【０００３】
このような表示装置に画素スイッチング素子として用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）には、半導体膜を用いたＭＩＳ構造が多く採用されている。ＴＦＴの構造は逆スタガ型やトップゲート型、ＴＦＴに用いられる半導体膜は非晶質半導体膜や多結晶半導体膜といったものが主に知られているが、これらは表示装置の用途や性能により適宜選択される。特に、移動度の大きな結晶性を有する半導体膜を用いたＴＦＴは、画素スイッチング素子を駆動するための駆動回路を基板上に形成することもできるため、高価な単結晶半導体を用いた外付けＩＣの点数を減らすことができる利点がある。
【０００４】
結晶性を有する半導体膜の形成方法としては、非晶質半導体膜を形成した後にレーザー光を照射することによって半導体膜を多結晶化する方法が知られている。多結晶化した半導体膜を用いたＴＦＴとして、例えば特許文献１に、ゲート絶縁膜と接する側に形成された多結晶シリコン膜にアモルファスシリコン膜を積層した半導体層を用いたＴＦＴが開示されている。特許文献１に開示された従来のＴＦＴは、ゲート電極上にＳｉＮ膜あるいはＳｉＯ膜からなるゲート絶縁膜を形成し、さらにゲート絶縁膜に接する側から多結晶シリコン膜とアモルファスシリコン膜とを積層した、バックチャネルエッチ型のものである。多結晶シリコン膜は、アモルファスシリコン膜にエキシマレーザーを照射することによって形成される。
【０００５】
しかしながら、特許文献１のように、多結晶シリコン膜とアモルファスシリコン膜との積層構造による半導体層を用いた従来のＴＦＴは、次のような問題点がある。図８は、従来技術に係るＴＦＴのオフ電流を説明するためのエネルギーバンド図である。特許文献１では、チャネルとなるシリコン膜が結晶化されているため、バンドギャップが小さく、抵抗値が低くなる。また、オフ時にソース端が高電界になるために、ソースとチャネルとのＰＮ接合による空乏層幅が狭くなる。したがって、図８に示すように、ソース−チャネル間において、チャネル領域の価電子帯からソース領域の伝導帯へ容易にトンネリングしてリーク電流が流れるので、ゲート逆バイアス印加時に流れる電流（オフ電流）が大きくなる。例えば、このようなオフ電流の大きいＴＦＴを画素電極への電圧書き込みのための画素スイッチング素子として用いた場合には、電圧の保持が不十分となり表示品質を低下させる要因となる。
【０００６】
特許文献１のような多結晶シリコン膜とアモルファスシリコン膜との積層構造による半導体層を用いたものではないが、特許文献２に、オフ時のリーク電流を低減するための技術が開示されている。特許文献２では、エッチングストッパ型のＴＦＴにおいて、半導体層となるシリコン膜上に、１〜５０ｐｐｍのボロンを含むシリコン膜を積層することで、オフ時のリーク電流を低減する方法が考えられている。すなわち、活性層となるシリコン膜の膜厚を薄く形成することによってチャネル層の抵抗を大きくするとともに、チャネル保護膜となるＳｉＮ膜とのエッチング選択性を考慮して不純物（ボロン）を添加したシリコン膜を積層することによってキャリア移動度を低下させている。これにより、オフ時のリーク電流を低減するものである。
【０００７】
ただし、特許文献２では、ｐ型不純物であるボロンが添加されたシリコン膜は、半導体層となるシリコン膜上の全体に亘って積層形成されている。すなわち、特許文献２の半導体層は、互いにしきい値電圧Ｖｔｈの異なる、真性シリコン膜とｐ型シリコン膜とが積層された構造となっている。このため、例えばバックチャネル側に固定電荷が発生した場合には、しきい値電圧Ｖｔｈの異なるＴＦＴが動作することとなり、オフ電流が増大するといった問題が生じることとなる。さらに、特許文献２では、エッチングストッパ型のＴＦＴであるため、エッチングストッパとなるチャネル保護膜を形成するための写真製版（マスク）工程が必要となる。そのため、アレイ製造工程全体として製造工程数が増加し、生産性が大きく低下することとなる。
【０００８】
また、特許文献１では、多結晶シリコン膜と接するゲート絶縁膜にＳｉＮ膜を用いる場合、次のような問題点がある。図９は、ゲート絶縁膜にＳｉＮ膜を用いた従来のＴＦＴにおける、半導体層−ゲート絶縁膜界面の構造を示す断面ＴＥＭ写真である。
【０００９】
多結晶シリコン膜と接するゲート絶縁膜にＳｉＮ膜を用いた場合、図９に示すように、半導体層とゲート絶縁膜との界面（以下、半導体層−ゲート絶縁膜界面）に、非晶質と結晶が混在した層（以下、非晶質−結晶混在層）が形成されてしまう。これは、半導体膜を多結晶化する際のレーザー照射時にＳｉＮ膜が熱的なダメージを受けるとともに、ＳｉＮ膜中のＮが半導体層中に取り込まれるからである。この非晶質−結晶混在層には固定電荷が発生していると考えられ、ゲート絶縁膜界面までシリコン膜を結晶化するような照射エネルギー密度でレーザー照射すると、しきい値電圧Ｖｔｈがシフトしてしまう。
【００１０】
一方、ゲート絶縁膜への熱的なダメージを低減するためにレーザー照射時のエネルギー密度を低く設定すると、シリコン膜を十分に結晶化することができない。したがって、Ｓ値の増大や移動度の低下を招き、さらには外部電圧を印加してＴＦＴを動作させるとシリコン膜中の弱接合起因と思われるしきい値電圧Ｖｔｈのシフトが発生する。そのため、このような結晶化が不十分なシリコン膜を用いたＴＦＴは、駆動回路を形成するには適さない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−６３１９６号公報
【特許文献２】特開平５−７０００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような問題点を解決するためになされたものであり、良好なトランジスタ特性を有する薄膜トランジスタ、その製造方法、表示装置、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の対面に配置された半導体層と、前記半導体層上に、ｎ型不純物を含むオーミックコンタクト層を介して形成された、ソース電極及びドレイン電極と、前記ソース電極の下の前記オーミックコンタクト層と前記半導体層との間、前記ドレイン電極の下の前記オーミックコンタクト層と前記半導体層との間にそれぞれ形成されたｐ型半導体層と、を備えるものである。
【００１４】
また、本発明にかかる薄膜トランジスタの製造方法は、基板上に、ゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、半導体層、ｐ型不純物を含むｐ型半導体層、及びｎ型不純物を含むオーミックコンタクト層がこの順に積層された積層膜を形成する工程と、前記積層膜をパターニングする工程と、パターニングされた前記積層膜上に、ソース電極及びドレイン電極を形成する工程と、前記ソース電極及び前記ドレイン電極をマスクとして、前記オーミックコンタクト層と前記ｐ型半導体層とをエッチングする工程と、を備えるものである。
【発明の効果】
【００１５】
本発明によれば、良好なトランジスタ特性を有する薄膜トランジスタ、その製造方法、表示装置、及び半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施の形態に係る表示装置に用いられるＴＦＴ基板の構成を示す正面図である。
【図２】本実施の形態に係るＴＦＴの構成を示す断面図である。
【図３】本実施の形態に係るＴＦＴのオフ電流を説明するためのエネルギーバンド図である。
【図４】本実施の形態のＴＦＴのオフ電流を従来技術のＴＦＴのオフ電流と比較して示すグラフである。
【図５】本実施の形態に係る表示装置に用いられるＴＦＴ基板の製造工程を示した断面図である。
【図６】本実施の形態に係る表示装置に用いられるＴＦＴ基板の製造工程を示した断面図である。
【図７】本実施の形態に係るＴＦＴにおける半導体層−ゲート絶縁膜界面の構造を示す断面ＴＥＭ写真である。
【図８】従来技術に係るＴＦＴのオフ電流を説明するためのエネルギーバンド図である。
【図９】ゲート絶縁膜にＳｉＮ膜を用いた従来のＴＦＴにおける半導体層−ゲート絶縁膜界面の構造を示す断面ＴＥＭ写真である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１８】
初めに、図１を用いて、本実施の形態に係るＴＦＴが適用される表示装置について説明する。図１は、本実施の形態に係る表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
【００１９】
本実施の形態に係る表示装置は、ＴＦＴ基板１００を有している。ＴＦＴ基板１００は、例えば、ＴＦＴがアレイ状に配列形成されたＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１０３と複数のソース配線（表示信号線）１０４とが形成されている。複数のゲート配線１０３は平行に設けられている。同様に、複数のソース配線１０４は平行に設けられている。ゲート配線１０３とソース配線１０４とは、互いに交差するように形成されている。ゲート配線１０３とソース配線１０４とは直交している。そして、隣接するゲート配線１０３とソース配線１０４とで囲まれた領域が画素１０７となる。従って、ＴＦＴ基板１００では、画素１０７がマトリクス状に配列される。また、表示領域１０１には、複数の保持容量配線（図示せず）が形成されている。複数の保持容量配線は平行に設けられている。保持容量配線は、隣接するゲート配線１０３間に配置されている。保持容量配線とゲート配線１０３は互いに略平行となるように配設されている。
【００２０】
さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０５と表示信号駆動回路１０６とが設けられていてもよい。ゲート配線１０３は、表示領域１０１から額縁領域１０２まで延設されている。ゲート配線１０３は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０５に接続される。ソース配線１０４も同様に、表示領域１０１から額縁領域１０２まで延設されている。ソース配線１０４は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０６と接続される。走査信号駆動回路１０５の近傍には、外部配線１０８が接続されている。また、表示信号駆動回路１０６の近傍には、外部配線１０９が接続されている。外部配線１０８、１０９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２１】
外部配線１０８、１０９を介して走査信号駆動回路１０５、及び表示信号駆動回路１０６に外部からの各種信号が供給される。走査信号駆動回路１０５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０３に供給する。このゲート信号によって、ゲート配線１０３が順次選択されていく。表示信号駆動回路１０６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１０４に供給する。これにより、表示データに応じた表示電圧を各画素１０７に供給することができる。
【００２２】
画素１０７内には、少なくとも１つのＴＦＴ５０と、保持容量５１とが形成されている。ＴＦＴ５０はソース配線１０４とゲート配線１０３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給するためのスイッチング素子となる。すなわち、ゲート配線１０３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線１０４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。また、保持容量５１は、一端がＴＦＴ５０と接続され、他端が保持容量配線を介して対向電極と電気的に接続される。したがって、保持容量５１は、画素電極と対向電極との間の容量と並列に接続されている。保持容量５１により、画素電極に表示電圧が印加されない場合でも、画素電極の電荷を保持し続けることができる。なお、ＴＦＴ基板１００の表面には、配向膜（図示せず）が形成されている。
【００２３】
更に、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴ基板１００側に配置される場合もある。そして、ＴＦＴ基板１００と対向基板との間に液晶層が狭持される。即ち、ＴＦＴ基板１００と対向基板との間には液晶が注入されている。更に、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２４】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２５】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２６】
続いて、本実施の形態に係るＴＦＴの構成について、図２を用いて説明する。図２は、本実施の形態に係るＴＦＴの構成を示す断面図である。図２は、ＴＦＴ基板１００に設けられた画素スイッチング用のＴＦＴ５０の断面構成を示している。
【００２７】
図２において、ガラスや石英等の光透過性を有する絶縁性の基板１上に、ゲート電極２が形成されている。ゲート電極２は、例えば、アルミニウムを主成分とする金属膜である。ここでは、基板１として無アルカリガラス基板を用い、アルミニウムに、ニッケルとネオジウムが所定量添加された合金膜からなるゲート電極２が約２００ｎｍの膜厚で形成されている。なお、ゲート電極２は、断面が基板１に対して下部から上部にかけて幅が狭くなる台形状、すなわち端面が順テーパー形状となるように形成されていることが望ましい。これにより、ゲート電極２の上に形成される絶縁膜のゲート電極２の端部における被覆性が良好となり、絶縁耐圧を向上させることができる。
【００２８】
ゲート電極２を覆うように、ゲート絶縁膜３が設けられている。このゲート絶縁膜３は、窒化シリコン膜（ＳｉＮ膜）からなる第１ゲート絶縁膜３１の上に、酸化シリコン膜（ＳｉＯ膜）からなる第２ゲート絶縁膜３２が積層された積層構造を有している。ここでは、例えば、膜厚約３５０ｎｍの第１ゲート絶縁膜３１と、膜厚約５０ｎｍの第２ゲート絶縁膜３２とが形成されている。詳細については後述するが、ゲート絶縁膜３をこのような積層膜とすることによって、生産性を低下させることなく、後述する半導体層４との界面に非晶質−結晶混在層が形成されるのを防止することができる。
【００２９】
ゲート絶縁膜３の上には、真性半導体層４が形成されている。この半導体層４は、ゲート絶縁膜３を介してゲート電極２の対面に設けられている。本実施の形態では、半導体層４は、第２ゲート絶縁膜３２と接する側の界面部に、結晶性を有する半導体膜が形成されている。具体的には、半導体層４は、結晶性を有する半導体膜からなる第１半導体層４１の上に、非晶質半導体膜からなる第２半導体層４２が積層された積層構造を有している。第１半導体層４１は、半導体層４のゲート絶縁膜３側に配設されている。すなわち、第２半導体層４２とゲート絶縁膜３との間に第１半導体層４１が配設されている。ここでは、例えば、第１半導体層４１として膜厚約４０ｎｍの多結晶シリコン、第２半導体層４２として膜厚約１５０ｎｍのアモルファスシリコン（ｉ−ａ−Ｓｉ）がそれぞれ形成されている。このように、本実施の形態では、半導体層４のゲート絶縁膜３側に結晶性を有する半導体膜である第１半導体層４１が配設されているので、半導体層４が非晶質半導体膜のみによって構成される場合よりも、キャリア移動度が高く、信頼性に優れたＴＦＴ５０とすることができる。
【００３０】
そして、半導体層４の上に、ｐ型の不純物が導入されたｐ型半導体層５と、ｎ型の不純物が導入されたｎ型オーミックコンタクト層６とが形成されている。具体的には、半導体層４と接する側にｐ型半導体層５が形成され、このｐ型半導体層５の上にｎ型オーミックコンタクト層６が積層形成されている。すなわち、ｎ型オーミックコンタクト層６と略同じ平面形状のｐ型半導体層５が、ｎ型オーミックコンタクト層６と半導体層４の間に形成されている。ｐ型半導体層５とｎ型オーミックコンタクト層６は、ＴＦＴ５０のチャネル領域を除く半導体層４上の略全面に配設されている。
【００３１】
ここでは、ｐ型半導体層５は、例えばボロン（Ｂ）等のｐ型不純物が含有された非晶質シリコン（ｐ−ａ−Ｓｉ）などによって、約２０ｎｍの膜厚で形成されている。また、ｎ型オーミックコンタクト層６は、例えばリン（Ｐ）等のｎ型不純物が高濃度にドーピングされた非晶質シリコン（ｎ−ａ−Ｓｉ）などによって、約３０ｎｍの膜厚で形成されている。
【００３２】
半導体層４のうち、ｎ型オーミックコンタクト層６に対応する半導体層４の領域は、ソース・ドレイン領域となる。具体的には、図２中の左側のｎ型オーミックコンタクト層６に対応する半導体層４の領域がソース領域となる。そして、図２中の右側のｎ型オーミックコンタクト層６に対応する半導体層４の領域がドレイン領域となる。このように、ＴＦＴ５０を構成する半導体層４の活性領域の両端にはソース・ドレイン領域が形成されている。そして、半導体層４のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層４のチャネル領域上には、ｐ型半導体層５とｎ型オーミックコンタクト層６は形成されていない。
【００３３】
ｎ型オーミックコンタクト層６の上に、ソース電極７とドレイン電極８とが形成されている。具体的には、半導体層４のソース領域側のｎ型オーミックコンタクト層６上に、ソース電極７が形成されている。そして、ドレイン領域側のｎ型オーミックコンタクト層６の上に、ドレイン電極８が形成されている。このように、バックチャネルエッチ逆スタガ型のＴＦＴ５０が構成されている。そして、ソース電極７及びドレイン電極８は、半導体層４のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極７及びドレイン電極８は、ｎ型オーミックコンタクト層６と同様、半導体層４のチャネル領域上には形成されない。ここでは、ソース電極７及びドレイン電極８は、例えば、Ｃｒ等の金属膜によって約２００ｎｍの膜厚で形成されている。なお、ソース電極７は、ソース配線１０４の一部の領域がソース電極７として機能するよう、ソース配線１０４と一体的に形成されていてもよい。
【００３４】
ソース電極７、ドレイン電極８、及び半導体層４を覆うように、層間絶縁膜９が設けられている。この層間絶縁膜９には、ドレイン電極８に到達するコンタクトホール９ａが開口されている。層間絶縁膜９は、例えば、膜厚約３００ｎｍの窒化シリコン膜（ＳｉＮ膜）である。
【００３５】
そして、層間絶縁膜９の上には、コンタクトホール９ａを介してドレイン電極８と接続する画素電極１０が設けられている。画素電極１０は、ＩＴＯやＩＺＯなどの透明性を有する導電膜によって形成されている。
【００３６】
ここで、このように構成された本実施の形態にかかるＴＦＴ５０のオフ電流について、図３及び図４を参照して説明する。図３は、本実施の形態に係るＴＦＴ５０のオフ電流を説明するためのエネルギーバンド図である。また、図４は、本実施の形態のＴＦＴ５０のオフ電流Ｉｏｆｆを特許文献１に開示された従来技術のＴＦＴのオフ電流Ｉｏｆｆと比較して示すグラフである。
【００３７】
本実施の形態のＴＦＴ５０は、上述したように、ｎ型オーミックコンタクト層６と半導体層４との間にｐ型半導体層５が形成された構成となっている。このような構成により、オフ時において高電界となるソース領域端において、空乏層幅が狭くなることを抑制できる。そのため、図３に示すように、チャネル領域の価電子帯からソース領域の伝導帯への電子のトンネリングが生じにくくなり、リーク電流の発生が抑制される。よって、ゲート逆バイアス印加時に流れる電流（オフ電流）が低減される。また、本実施の形態では、ｐ型半導体層５が、チャネル領域を挟んでソース領域側とドレイン領域側とに完全に分離して形成された構成となっているため、ｐ型半導体層５がバックチャネル側に形成されていることに起因してオフ電流が増大することを防止できる。
【００３８】
これらのことから、図４に示すように、本実施の形態のＴＦＴ５０は、特許文献１に開示された従来技術のＴＦＴよりも、オフ電流Ｉｏｆｆを低減することができる。すなわち、電流のＯＮ／ＯＦＦ比の大きなＴＦＴ５０とすることができる。このようなＴＦＴ５０を画素スイッチング素子として用いた場合には、画素電極の電圧を充分に保持することができ、表示品質の良好な表示装置を得ることができる。
【００３９】
続いて、本実施の形態における表示装置の製造方法について、図５及び図６を用いて説明する。図５及び図６は、本実施の形態に係る表示装置に用いられるＴＦＴ基板１００の一製造工程を示した断面図である。
【００４０】
まず初めに、ガラスや石英などの光透過性を有する絶縁性の基板１上に、ゲート電極２となる導電膜を成膜する。ゲート電極２となる導電膜には、アルミニウムを主成分とする金属膜を用いることが好ましい。ここでは、基板１として無アルカリガラス基板を用い、ＤＣマグネトロンスパッタ法などにより、アルミニウムにニッケルとネオジウムを所定量添加した合金膜を、ゲート電極２となる導電膜として基板１全面に、約２００ｎｍの膜厚で成膜する。次に、公知の写真製版法により、成膜した導電膜の上にレジストパターンを形成し、この導電膜をウエットエッチング法により所定の形状にパターニングする。例えば、リン酸を主成分とするエッチング液を用いてウエットエッチングを行う。その後、レジストパターンを除去する。これにより、図５（ａ）に示すように、所定の形状のゲート電極２が形成される。なお、ここでは図示していないが、ゲート電極２は、端面が順テーパー形状となるように形成することが望ましい。ゲート電極２をこのように形成することによって、後の工程で形成される絶縁膜の被覆性が良好となり、絶縁耐圧が向上する。
【００４１】
次に、ゲート電極２を覆うように、ゲート絶縁膜３を形成する。本実施の形態では、第１ゲート絶縁膜３１と第２ゲート絶縁膜３２とをこの順に成膜する。例えば、プラズマＣＶＤ法を用いて、第１ゲート絶縁膜３１としてＳｉＮ膜を約３５０ｎｍの厚さで基板１全面に成膜する。その後、さらに、プラズマＣＶＤ法を用いて、第２ゲート絶縁膜３２としてＳｉＯ膜を約５０ｎｍの厚さで基板１全面に成膜する。これにより、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、ＳｉＯ膜からなる第２ゲート絶縁膜３２が積層された積層膜がゲート絶縁膜３として形成される。
【００４２】
続いて、ゲート絶縁膜３の上に、第１半導体層４１を形成する。本実施の形態では、まず、第１半導体層４１を形成するための非晶質半導体膜を成膜する。例えば、プラズマＣＶＤ法を用いて、非晶質半導体膜としてシリコン膜を約４０ｎｍの膜厚で基板１全面に成膜する。プラズマＣＶＤ法にて成膜した非晶質半導体膜は膜中に水素が多量に含有されるため、水素量を低減するための処理として、高温中でアニールを行うことが好ましい。ここでは、窒素雰囲気の低真空状態で保持したチャンバ内を４００℃に加熱し、このチャンバ内に、非晶質半導体膜を成膜した基板を３０分間保持する。このような処理を行っておくことにより、後述する非晶質半導体膜の結晶化工程において、温度上昇に伴う水素の急激な脱離による半導体膜表面の荒れが発生することを抑制できる。
【００４３】
次に、成膜した非晶質半導体膜を結晶化する。具体的には、窒素などの不活性ガスを吹き付けて非晶質半導体膜の表面の酸素濃度を低下させてから、レーザー光１５を非晶質半導体膜に照射する。非晶質半導体膜に照射するレーザー光１５は、所定の光学系を通して線状のビーム形状にしたものを用いる。レーザー光１５が照射されると、非晶質半導体膜は一旦溶融し、結晶性を有する半導体膜へと変換される。
【００４４】
このとき、本実施の形態では、レーザー光１５の照射される非晶質半導体膜が、ＳｉＯ膜からなる第２ゲート絶縁膜３２の上に形成されているため、非晶質半導体膜中へＮ取り込み等が発生することなく、非晶質半導体膜を結晶化するために充分なエネルギー密度でレーザー照射することができる。したがって、ゲート絶縁膜３との界面まで非晶質半導体膜を結晶化することができ、ゲート絶縁膜３との界面に非晶質−結晶混在層が形成されることを防止できる。
【００４５】
ここでは、レーザー光１５として、エキシマレーザー（発振波長：３０８ｎｍ）を用いる。また、レーザー光１５のビーム形状は、約４００μｍ×２００ｍｍの線状ビーム形状とし、照射エネルギーを２５０ｍＪ/ｃｍ２、走査の送りピッチを１５μｍとする。このような照射エネルギーで、複数回にわたって非晶質半導体膜にレーザー光１５を照射することにより、ゲート絶縁膜３との界面まで非晶質半導体膜を結晶化することができる。これにより、非晶質半導体膜が結晶化され、図５（ｂ）に示すように、多結晶半導体膜からなる第１半導体層４１が形成される。
【００４６】
次に、基板１をフッ酸系の薬液で洗浄して結晶化した第１半導体層４１表面の自然酸化膜を除去する。その後、第１半導体層４１の上に、下から、非晶質半導体膜からなる第２半導体層４２、ｐ型の不純物を含む非晶質半導体膜からなるｐ型半導体層５、ｎ型の不純物を含む非晶質半導体膜からなるｎ型オーミックコンタクト層６の順に積層形成する。ここでは、プラズマＣＶＤ法を用いて、第２半導体層４２として膜厚約１５０ｎｍのアモルファスシリコン（ｉ−ａ−Ｓｉ）、ｐ型半導体層５として膜厚約２０ｎｍのボロンを含むアモルファスシリコン（ｐ−ａ−Ｓｉ）、及びｎ型オーミックコンタクト層６として膜厚約３０ｎｍのリンを含むアモルファスシリコン（ｎ−ａ−Ｓｉ）を、順次、基板１全面に成膜する。
【００４７】
なお、第２半導体層４２、ｐ型半導体層５、及びｎ型オーミックコンタクト層６の形成方法は、上記方法に限るものではない。例えば、第１半導体層４１上に、非晶質半導体膜とｎ型オーミックコンタクト層６とを順次成膜した後に、公知のイオン注入法を用いてｐ型不純物を非晶質半導体膜に導入してもよい。これにより、成膜された非晶質半導体膜の上部にｐ型半導体層５を形成し、非晶質半導体膜を第２半導体層４２とｐ型半導体層５にする。あるいは、第１半導体層４１の上に、非晶質半導体膜を成膜した後に、公知のイオン注入法を用いてｎ型不純物とｐ型不純物とを所定の加速電圧、ドーズ量で非晶質半導体膜に導入してもよい。これにより、成膜された非晶質半導体膜の上部にｎ型オーミックコンタクト層６とｐ型半導体層５とを形成し、非晶質半導体膜を第２半導体層４２とｐ型半導体層５とｎ型オーミックコンタクト層６とにする。
【００４８】
ボロンを含有したｐ型半導体層５をプラズマＣＶＤ法で成膜する場合、ジボランガスを用いるが、このジボランガスは分解しやすいため、プラズマ放電までの間に基板１上に付着して異物の原因となり得る。一方、イオン注入法を用いてボロンを含有したｐ型半導体層５を形成する場合には、異物が膜中に混入することがないため、イオン注入法を用いることが好ましい。また、プラズマＣＶＤ法を用いた場合には、成膜される膜の膜厚分布が発生するため、不純物含有層の膜厚ばらつきが発生する。一方、イオン注入法では加速電圧が決まれば、不純物深さは一意に決定されるので、不純物含有層の膜厚ばらつきの発生を抑制できる。そのため、イオン注入法を用いることが好ましい。したがって、イオン注入法を用いた場合は、後述するソース・ドレイン電極間のｎ型オーミックコンタクト層６及びｐ型半導体層５を除去する工程において、掘り込み量（深さ方向の除去量）のみを管理すれば、ソース領域とドレイン領域とを確実に分離することができる。
【００４９】
イオン注入法を用いる場合は、まずプラズマＣＶＤ法を用いて、非晶質半導体膜として、例えば膜厚２００ｎｍのアモルファスシリコン（ｉ−ａ−Ｓｉ）を成膜し、この非晶質半導体膜にｎ型不純物及びｐ型不純物を導入すればよい。例えば、加速電圧１０ｋＶ、ドーズ量１Ｅ+１５／ｃｍ２の条件でｎ型不純物としてリンを注入し、加速電圧５ｋＶ、ドーズ量１Ｅ+１３／ｃｍ２の条件でｐ型不純物としてボロンを注入する。
【００５０】
次に、公知の写真製版法およびドライエッチング法を用いて、ｎ型オーミックコンタクト層６、ｐ型半導体層５、第２半導体層４２、及び第１半導体層４１を所望のパターンに加工する。ここでは、ＣＦ４とＯ２の混合ガスを用いてドライエッチングを行う。これにより、図５（ｃ）に示すように、ｎ型オーミックコンタクト層６、ｐ型半導体層５、第２半導体層４２、及び第１半導体層４１からなる積層膜が島状にパターニングされる。なお、レジストを後退させながらエッチングを行うことによって、積層膜のパターン端部が順テーパー形状となるようにパターニングする。このようにテーパー形状とすることにより、後の工程で形成される金属膜の被覆性が向上し、積層膜のパターン端部での断線を防止できる。
【００５１】
そして、ｎ型オーミックコンタクト層６、ｐ型半導体層５、第２半導体層４２、及び第１半導体層４１からなる積層膜のパターンを覆うように、ソース電極７及びドレイン電極８となる導電膜を成膜する。ここでは、ＤＣマグネトロンスパッタ法などにより、Ｃｒ膜をソース電極７及びドレイン電極８となる導電膜として約２００ｎｍの膜厚で成膜する。次に、公知の写真製版法およびウエットエッチング法により、この導電膜を所望のパターンに加工する。ウエットエッチングには、例えば過塩素酸と硝酸セリウムアンモニウムからなるエッチング液を用いる。これにより、図５（ｄ）に示すように、ソース電極７及びドレイン電極８が形成される。
【００５２】
次に、形成したソース電極７及びドレイン電極８をマスクとして、ｎ型オーミックコンタクト層６とｐ型半導体層５をドライエッチング法によりエッチング除去する。具体的には、ｎ型オーミックコンタクト層６、ｐ型半導体層５、第２半導体層４２、及び第１半導体層４１からなる積層膜に対して、ソース電極７及びドレイン電極８をマスクとして用いて、所定のエッチング量だけエッチング１６を行う。例えば、膜厚３０ｎｍのｎ型オーミックコンタクト層６、膜厚２０ｎｍのｐ型半導体層５、膜厚１５０ｎｍの第２半導体層４２、及び膜厚４０ｎｍの第１半導体層４１からなる積層膜に対して、エッチング量９０ｎｍのエッチング１６を行う。すなわち、第２半導体層４２は、厚さ方向（深さ方向）に約４０ｎｍオーバーエッチングされることとなる。
【００５３】
これにより、図６（ｅ）に示すようにソース電極７とドレイン電極８の間の第２半導体層４２が露出し、ｎ型オーミックコンタクト層６とｐ型半導体層５が、ＴＦＴ５０のチャネル領域を挟んでソース領域とドレイン領域とに完全に分離されることになる。このように、ソース電極７及びドレイン電極８をマスクとして、ｎ型オーミックコンタクト層６及びのソース領域をソース領域上とドレイン領域上とに分離することにより、写真製版工程を増加させることはなく、生産工程を簡略化できる。このため、写真製版工程で消費されるレジストなどの材料を減量化することができる。
【００５４】
その後、これらの上に、層間絶縁膜９を成膜する。例えば、プラズマＣＶＤ法を用いて、層間絶縁膜９として約３００ｎｍの窒化シリコン膜（ＳｉＮ膜）を基板１全面に成膜する。これにより、ソース電極７、ドレイン電極８、及びＴＦＴ５０のチャネル領域が層間絶縁膜９に覆われる。次に、公知の写真製版法およびドライエッチング法を用いて、ドレイン電極８に到達するコンタクトホール９ａを形成する。なお、ここでは図示していないが、このとき同時に、ゲート電極２に到達するコンタクトホールとソース電極７に到達するコンタクトホールを、ドレイン電極８に到達するコンタクトホール９ａとともに形成する。
【００５５】
次に、このＴＦＴ５０を画素スイッチング素子として用いる場合には、層間絶縁膜９の上に、画素電極１０となる透明導電膜を成膜する。画素電極１０となる透明導電膜として、ＩＴＯやＩＺＯなどを用いることができる。例えば、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したガスを用いたＤＣマグネトロンスパッタ法により、加工性に優れた非晶質の透明導電膜を基板１全面に成膜する。そして、成膜した透明導電膜を公知の写真製版法により所望の形状にパターニングする。ここでは、透明導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行う。なお、画素電極１０としてＩＴＯを用いた場合には、この後３００℃程度のアニールを行うことにより、透明導電膜を結晶化させてもよい。これにより、図６（ｆ）に示すように、コンタクトホール９ａを介してドレイン電極８に接続する画素電極１０が形成される。以上の工程を経て、本実施の形態にかかる表示装置に用いられるＴＦＴ基板１００が完成する。
【００５６】
図７は、このようにして形成されたＴＦＴ５０における半導体層４−ゲート絶縁膜３界面の構造を示す断面ＴＥＭ写真である。図７に示すように、本実施の形態のＴＦＴ５０では、第１半導体層４１は、ゲート絶縁膜３との界面に非晶質−結晶混在層が形成されることなく、その界面まで十分に結晶化されていることが分かる。これは、ゲート絶縁膜３の第１半導体層４１と接する側に形成されたＳｉＯ膜からなる第２ゲート絶縁膜３２の上に、非晶質半導体膜を成膜し、この非晶質半導体膜にレーザー光１５を照射して結晶化しているためである。すなわち、結晶化の際に、ゲート絶縁膜３中のＮが第１半導体層４１に取り込まれることなく、非晶質半導体膜をゲート絶縁膜３との界面まで結晶化するために必要なエネルギー密度でレーザー照射することができる。
【００５７】
なお、本実施の形態では、ゲート絶縁膜３がＳｉＮ膜からなる第１ゲート絶縁膜３１とＳｉＯ膜からなる第２ゲート絶縁膜３２との積層膜であるとして例示的に説明をしたが、ゲート絶縁膜３の構成や膜厚はこれに限るものではない。要するに、ゲート絶縁膜３は、少なくとも多結晶半導体膜からなる第１半導体層４１と接する部分のゲート絶縁膜３がＳｉＯ膜で形成された構成であればよい。これにより、半導体層４との界面に非晶質−結晶混在層が形成されるのを防止することができる。
【００５８】
ただし、ＳｉＯ膜は、ドライエッチングレートが遅いため、ゲート絶縁膜３をＳｉＯ膜の単層構造とすると、ゲート絶縁膜３がＳｉＮ膜の単層構造の場合と比べて生産性を低下させる虞がある。そのため、本実施の形態のように、ゲート絶縁膜をＳｉＮ膜とＳｉＯ膜との積層構造とすることで、生産性を低下させることなく、非晶質−結晶混在層の発生を防止できる。すなわち、本実施の形態では、ドライエッチングレートの遅いＳｉＯ膜を薄膜化することによって生産性の低下を抑止しながら、ゲート絶縁膜３の絶縁耐圧は比較的ドライエッチングレートが速く、加工性の良いＳｉＮ膜を厚膜化することによって確保した構成としている。ゲート絶縁膜３の膜厚や材質は、絶縁耐圧や絶縁膜容量、生産性などを考慮して適宜決定することができる。
【００５９】
以上のように、本実施の形態では、ｎ型オーミックコンタクト層６と半導体層４との間にｐ型半導体層５を配設している。これにより、オフ時においても高電界となるソース領域端での空乏層幅が狭くなることが抑制され、チャネル領域の価電子帯からソース領域の伝導帯への電子のトンネリングが生じにくくなる。よって、リーク電流の発生が抑制され、ゲート逆バイアス印加時に流れるオフ電流を低減できる。また、このｐ型半導体層５は、チャネル領域を挟んでソース領域とドレイン領域とに完全に分離して形成されている。そのため、ｐ型半導体層５がバックチャネル側に形成されていることに起因するオフ電流の増大が生じない。したがって、オフ電流を低減することができ、電流のＯＮ/ＯＦＦ比の大きいＴＦＴ５０を得ることができる。
【００６０】
また、本実施の形態では、ゲート絶縁膜３の半導体層４と接する側に、ＳｉＯ膜からなる第２ゲート絶縁膜３２を形成し、その上に形成した非晶質半導体膜にレーザー光１５を照射して結晶化している。このような方法で結晶化を行うと、ゲート絶縁膜３との界面に非晶質−結晶混在層が形成されることなく、その界面まで十分に結晶化することができる。したがって、キャリア移動度が高く、信頼性に優れ、かつ、固定電荷によるしきい値電圧のシフトを抑制できるＴＦＴ５０を得ることができる。
【００６１】
このように、本実施の形態によれば、良好なトランジスタ特性を有する薄膜トランジスタ、その製造方法、表示装置、及び半導体装置を提供することができる。また、本実施の形態のＴＦＴ５０は、バックチャネルエッチ型としているため、ＴＦＴの製造工程を簡略化することができ、生産性を高くできる。さらに、本実施の形態のＴＦＴ５０を用いた表示装置及び半導体装置は、素子駆動能力や信頼性が必要となる駆動回路を同一基板上に構成することができる。従って、外部ＩＣ点数を減らしてコスト削減を図るとともに、外部ＩＣ点数を減らすことによる資源削減を達成できる。
【００６２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかるＴＦＴ５０を液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかるＴＦＴ５０は、表示装置に限らず、半導体装置など他のデバイスにおいても好適に適用することができる。
【００６３】
また、半導体層４は、ゲート絶縁膜３との界面部に結晶性を有する半導体膜を含むものであるとして例示的に説明したが、結晶性を有する半導体膜を含まない構成であってもよい。すなわち、ソース電極７の下のｎ型オーミックコンタクト層６と半導体層４との間、ドレイン電極８の下のｎ型オーミックコンタクト層６と半導体層４との間に、それぞれｐ型半導体層５が形成されていれば、半導体層４の構成は特に限定されるものではない。ただし、ゲート絶縁膜３との界面部に結晶性を有する半導体膜を含む半導体層４を用いたＴＦＴ５０はオフ電流が大きいため、特に本発明を適用するのに好適である。
【符号の説明】
【００６４】
１  基板、２  ゲート電極、３  ゲート絶縁膜、
４  半導体層、５  ｐ型半導体層、
６  ｎ型オーミックコンタクト層、
７  ソース電極、８  ドレイン電極、
９  層間絶縁膜、９ａ  コンタクトホール、
１０  画素電極、１５  レーザー光、１６  エッチング、
３１  第１ゲート絶縁膜、３２  第２ゲート絶縁膜、
４１  第１半導体層、４２  第２半導体層、
５０  ＴＦＴ、５１  保持容量、１００  ＴＦＴ基板、
１０１  表示領域、１０２  額縁領域、
１０３  ゲート配線、１０４  ソース配線、
１０５  走査信号駆動回路、１０６  表示信号駆動回路、
１０７  画素、１０８、１０９  外部配線
【図１】
2010199116.tif 000003
【図２】
2010199116.tif 000004
【図３】
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【図４】
2010199116.tif 000006
【図５】
2010199116.tif 000007
【図６】
2010199116.tif 000008
【図８】
2010199116.tif 000009
【図７】
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【図９】
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