(57)【要約】【課題】高速動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供を目的とする。【解決手段】第1電極１０３と、第２電極１０５と、第１電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備えている。この抵抗変化層１０４は少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように抵抗変化層１０４が構成されている。【選択図】図１
2010287582.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在する抵抗変化層とを備え、前記第１電極および前記第２電極間に与えられる電気的信号によって可逆的に前記第１電極および前記第２電極間の抵抗値が変化する不揮発性記憶素子において、
前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、
前記電気的信号として正負両極性の電気的信号を前記第１電極および前記第２電極間に印加することにより、前記第１電極および前記第２電極間の抵抗値が変化することを特徴とする不揮発性記憶素子。
【請求項２】
前記酸素不足型のハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足することを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記酸素不足型のハフニウム酸化物はハフニウム金属相を含まないことを特徴とする請求項１または請求項２に記載の不揮発性記憶素子。
【請求項４】
前記酸素不足型のハフニウム酸化物はアモルファス相あるいは微結晶相からなることを特徴とする請求項１乃至請求項３の何れかに記載の不揮発性記憶素子。
【請求項５】
前記酸素不足型のハフニウム酸化物の抵抗率が１ｍΩｃｍから１７ｍΩｃｍであることを特徴とする請求項１乃至請求項４の何れかに記載の不揮発性記憶素子。
【請求項６】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在する抵抗変化層とを備え、前記第１電極および前記第２電極間に与えられる電気的信号によって可逆的に前記第１電極および前記第２電極間の抵抗値が変化する不揮発性記憶素子の製造方法において、
前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されており、
前記ハフニウム酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
【請求項７】
半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在させ、前記第１電極配線および前記第２電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている、不揮発性半導体装置。
【請求項８】
半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている、不揮発性半導体装置。
【請求項９】
前記不揮発性記憶素子のそれぞれは、
前記第１電極と前記第２電極との間に整流素子を具備しており、
当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項７または請求項８に記載の不揮発性半導体装置。
【請求項１０】
請求項７乃至請求項９の何れかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
【請求項１１】
半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている、不揮発性半導体装置。
【請求項１２】
半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている、不揮発性半導体装置。
【請求項１３】
請求項７、請求項８または請求項１１に記載の不揮発性半導体装置を更に備える、請求項１２に記載の不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、抵抗変化素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
【０００４】
抵抗変化層を記憶部の材料として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２値を明確に区別し、且つ低抵抗と高抵抗との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
【０００５】
そのような提案の一つとして、２つの電極と、それらの電極に挟まれた記録層とを備え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子によりメモリセルが構成された記憶素子が、特許文献１に開示されている。図２５は、そのような従来の記憶素子の構成を示す断面図である。
【０００６】
図２５に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子１０がアレイ状に配置されて構成されている。抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３とが挟まれて構成されている。これら高抵抗膜２およびイオン源層３により記憶層が構成され、この記憶層によって、各メモリセルの抵抗変化素子１０に情報を記録することができる。
【０００７】
なお、それぞれの抵抗変化素子１０は、半導体基板１１上に形成されたＭＯＳトランジスタ１８の上方に配設されている。このＭＯＳトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
【０００８】
ＭＯＳトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５、金属配線層１６、およびプラグ層１７を介して電気的に接続されている。また、ＭＯＳトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
【０００９】
上記のように構成された抵抗変化素子１０の下部電極１と上部電極４との間に極性の異なる電位を印加することにより、記録層を構成するイオン源層３のイオン源を高抵抗層２へ移動させる。または、そのイオン源を、高抵抗層２から上部電極４へ移動させる。これにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
【００１０】
また、上部電極と下部電極とで挟まれた抵抗変化材料が、多結晶構造を有する第１の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子（相変化型メモリ）も知られている。この抵抗変化材料を構成する抵抗層は、印加する電気パルスの電圧およびパルス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子として動作することになる（例えば、特許文献２を参照。）。
【００１１】
ところで、特許文献１および特許文献２において示された抵抗変化材料とは異なるものとして、２元系の遷移金属酸化物を用いた例が報告されている。例えば、特許文献３では、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。また、特許文献４では、抵抗変化材料としてＮｉＯ、ＴｉＯ２、ＨｆＯ、ＮｂＯ２、ＺｎＯ、ＷＯ３、ＣｏＯが開示されている。これらの材料は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
【特許文献１】特開２００６−４０９４６号公報
【特許文献２】特開２００４−３４９６８９号公報
【特許文献３】特開２００４−３６３６０４号公報
【特許文献４】特開２００５−３１７９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したような従来の抵抗変化材料に用いられる遷移金属酸化物は、以下のような問題がある。
【００１３】
まず、ＮｉＯ、ＨｆＯなどの遷移金属酸化物を用いた場合、抵抗変化材料を低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
【００１４】
また、ＴｉＯ２を遷移金属酸化物として用いた場合、ＴｉＮを４００℃酸素雰囲気で酸化処理して、ＴｉＯ２／ＴｉＮ膜構造にする必要があり、比較的高いプロセス温度を要するという問題がある。
【００１５】
本発明は、このような事情に鑑みてなされたものであり、その目的は、動作の高速化を図ることができ、可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた備える不揮発性半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の不揮発性素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在する抵抗変化層とを備え、前記第１電極および前記第２電極間に与えられる電気的信号によって可逆的に前記第１電極および前記第２電極間の抵抗値が変化する不揮発性記憶素子において、前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、前記電気的信号として正負両極性の電気的信号を前記第１電極および前記第２電極間に印加することにより、前記第１電極および前記第２電極間の抵抗値が変化するように構成されている。
【００１７】
上記本発明に係わる不揮発性半導体素子において、前記酸素不足型のハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されていることが望ましい。
【００１８】
さらに、上記本発明に係わる不揮発性半導体素子において、前記酸素不足型のハフニウム酸化物はハフニウム金属相を含まないことが望ましい。
【００１９】
さらに、上記本発明に係わる不揮発性半導体素子において、前記酸素不足型のハフニウム酸化物はアモルファス相あるいは微結晶相からなることが望ましい。
【００２０】
さらに、上記本発明に係わる不揮発性半導体素子において、前記酸素不足型のハフニウム酸化物の抵抗率が１ｍΩｃｍから１７ｍΩｃｍであることが望ましい。
【００２１】
本発明の不揮発性素子の製造方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在する抵抗変化層とを備え、前記第１電極および前記第２電極間に与えられる電気的信号によって可逆的に前記第１電極および前記第２電極間の抵抗値が変化する不揮発性記憶素子の製造方法において、前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されており、前記ハフニウム酸化物をスパッタ法により形成する。
【００２２】
本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在させ、前記第１電極配線および前記第２電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている。
【００２３】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている。
【００２４】
上記発明に係わる不揮発性半導体装置において、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されていることが好ましい。
【００２５】
また、本発明に係わる不揮発性半導体装置は、上記発明に係わる不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える構成としてもよい。
【００２６】
また、本発明に係わる不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている。
【００２７】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯｘと表した場合に、０．９＜ｘ＜１．６を満足するように構成されている。このように構成された不揮発性半導体装置が、上記本発明に係わる不揮発性半導体装置を更に備えるような構成であってもよい。
【発明の効果】
【００２８】
本発明によれば、高速動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
【００３０】
（第１の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
【００３１】
図１に示すように、不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２に形成された第１電極層１０３と、第２電極層１０５と、第１電極層１０３および第２電極層１０５に挟まれた抵抗変化層１０４とを備えている。
【００３２】
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧を第１電極層１０３と第２電極層１０５との間に印加する。電圧印加の極性に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値は変化しない。
【００３３】
第１電極層１０３および第２電極層１０５の材料としては、例えば、Ｐｔ（白金）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化ハフニウム）およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
【００３４】
抵抗変化層１０４は、ハフニウム酸化物で構成されている。ここで、このハフニウム酸化物は、ＨｆＯｘと表した場合に、安定状態にあるＨｆＯ２の酸素量（すなわち、ｘ＝２）に比較して酸素量が少ない（不足）状態の酸化物であり、０．９＜ｘ＜１．６を満足するものである。ｘがこの範囲内にある理由については後述する。
【００３５】
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することができる。
【００３６】
［不揮発性記憶素子の製造方法］
次に、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
【００３７】
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ２００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により酸化物層１０２上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２００Ｗ、Ａｒ流量は１５ｓｃｃｍ、成膜時間は５分とした。
【００３８】
次に、第１電極層１０３上に、抵抗変化層１０４としてのハフニウム酸化物膜を形成する。この成膜には、Ｈｆターゲットを用いた反応性ＲＦスパッタ法を用いた。このときの成膜条件を以下に示す。
【００３９】
ターゲット：Ｈｆ
ターゲットサイズ：φ８０ｍｍ
真空度：１Ｐａ
基板温度：２５℃
スパッタガス：Ａｒ＋Ｏ２
Ｏ２／（Ａｒ＋Ｏ２）流量比：２．７〜３．３％
ＲＦ−Ｐｏｗｅｒ：３００Ｗ
膜厚：３０ｎｍ
最後に、抵抗変化層１０４上に、第２電極層１０５としての厚さ１５０ｎｍのＰｔ薄膜をＲＦスパッタ法により形成する。この場合の成膜条件は、第１電極層１０３を形成する場合と同様である。
【００４０】
なお、抵抗変化層１０４の形成において、ハフニウム酸化物をターゲットとすることによって、Ｏ２などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。
【００４１】
［不揮発性記憶素子の動作例］
次に、本実施の形態の不揮発性記憶素子１００のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
【００４２】
図２は、情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
【００４３】
第１電極層１０３と第２電極層１０５との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層１０４の抵抗値が図２に示すように変化する。すなわち、第１電極層１０３に対して、第２電極層１０５側が正となる正電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、高抵抗値Ｒｂ（５０００Ω）から低抵抗値Ｒａ（３５０Ω）へ減少する。他方、第１電極層１０３に対して、第２電極層１０５側が負となる負電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。なお、ここでは、電圧Ｅ１を＋１．０Ｖとし、電圧Ｅ２を−１．５Ｖとしている。
【００４４】
この図２に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂになるように負電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように正電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
【００４５】
図３は、情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
【００４６】
情報の読み出しを行う場合、抵抗変化層１０４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
【００４７】
図３に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
【００４８】
以上のように、第１電極層１０３と第２電極層１０５とに挟まれた領域において、抵抗変化層１０４が記憶部として機能することにより、不揮発性記憶素子１００がメモリとして動作することになる。
【００４９】
［不揮発性記憶素子のＯ２／（Ａｒ＋Ｏ２）流量比と抵抗変化特性］
次に、本実施の形態の不揮発性記憶素子１００において、抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比と抵抗変化特性との関係について、比較例と対比しながら説明する。
【００５０】
図４は、本発明の第１の実施の形態に係る不揮発性記憶素子１００の第１電極層１０３と第２電極層１０５との間の抵抗値と抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比との関係を示す図である。ここでは、まったく電気的パルスを印加していない未処理の不揮発性記憶素子を用い、抵抗値の測定には、抵抗変化層１０４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい電圧＋０．０５[Ｖ]を電極間に印加し、そのときに流れる電流を測定して、０．０５[Ｖ]／電流を計算することで抵抗値を求めている。
【００５１】
図４に示すように、Ｏ２／（Ａｒ＋Ｏ２）流量比とともに未処理の不揮発性記憶素子の抵抗値は急激に増大することがわかる。なお、Ｏ２／（Ａｒ＋Ｏ２）流量比が４％の不揮発性記憶素子の抵抗値は、あまりにも抵抗値が高く、＋０．０５Ｖの電圧印加では測定できなかったため図４には表示していない。図４に示したＯ２／（Ａｒ＋Ｏ２）流量比が２％、２．７％、３％、３．３％および図４では表示していない４％の５種類の不揮発性記憶素子の抵抗変化特性について調べた。
【００５２】
ここで、Ｏ２／（Ａｒ＋Ｏ２）流量比が２．７％、３％、３．３％は本発明の第１の実施の形態に係り、２％および４％は、比較例に相当する。
【００５３】
図５（ａ）〜（ｃ）、および図６（ａ）、（ｂ）は、それぞれＯ２／（Ａｒ＋Ｏ２）流量比が２％、２．７％、３％、３．３％、４％の５種類の素子の電流−電圧特性を示す。図５（ｂ）、（ｃ）、図６（ａ）においては、本実施の形態の不揮発性記憶素子１００は、電流−電圧特性にヒステリシス特性が見られる。すなわち、正電圧を増大させて引き続き減少させると、正電圧を印加した後は、印加する前よりも電流値が増大し、抵抗値が減少することがわかる。一方、負電圧を印加した場合は抵抗値が増加することがわかる。
【００５４】
Ｏ２／（Ａｒ＋Ｏ２）流量比が３．３％（図６（ａ））の不揮発性記憶素子の未処理の抵抗値は、４１ＭΩと非常に大きいため、電流−電圧特性を測定する前に、＋２Ｖ程度の直流電圧を印加してソフトブレークダウンさせ、抵抗値を４３ｋΩまで低下させている。このような抵抗変化を生じさせるための前処理は、従来、フォーミング処理と呼ばれている。本実施の形態の場合は、フォーミング処理はＯ２／（Ａｒ＋Ｏ２）流量比が３．３％の不揮発性記憶素子において必要であった。Ｏ２／（Ａｒ＋Ｏ２）流量比が２．７％および３％の不揮発性記憶素子は、このようなフォーミング処理を施さなくても、図５（ｂ）および（ｃ）に示した電流−電圧特性が得られた。
【００５５】
これに対し、図５（ａ）および図６（ｂ）に示すように、比較例に係る不揮発性記憶素子の場合、電流−電圧特性にヒステリシス特性は見られなかった。図５（ａ）に示したＯ２／（Ａｒ＋Ｏ２）流量比が２％の不揮発性記憶素子の場合、電流−電圧特性は、電圧に対してほぼ直線的に電流が変化し、まったくヒステリシスを示さない。また、図６（ｂ）に示したＯ２／（Ａｒ＋Ｏ２）流量比４％の素子の場合、ほとんど電流は流れず、５Ｖ程度の電圧を印加してもソフトブレークダウンは起こらず、フォーミング処理ができなかった。
【００５６】
以上述べたように不揮発性素子１００の電流−電圧特性にヒステリシスが現れる抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比の範囲は、２．７％から３．３％の範囲であることがわかった。
【００５７】
また、このようなヒステリシスを示す不揮発性素子は、パルス幅が１００ｎｓで、極性が異なる電気的パルスを交互に印加することによって、抵抗値が増減した。図７（ａ）から（ｃ）は、Ｏ２／（Ａｒ＋Ｏ２）流量比が２．７％、３％、３．３％の不揮発性記憶素子の抵抗値とパルス印加回数との関係を示す図である。この図７（ａ）〜（ｃ）には、第１電極層１０３と第２電極層１０５との間にパルス幅が１００ｎｓの極性が異なる２種類の電気的パルスを交互に印加した結果が示されている。
【００５８】
このように２種類の電気的パルスを交互に電極間に印加した結果、図７（ａ）〜（ｃ）に示すように、抵抗変化層１０４の抵抗値は可逆的に変化した。Ｏ２／（Ａｒ＋Ｏ２）流量比によって印加したパルス電圧の大きさは異なり、具体的には、Ｏ２／（Ａｒ＋Ｏ２）流量比２．７％の図７（ａ）の場合、正電圧パルスは、電圧＋３．５Ｖ、負電圧パルスは、電圧−５．０Ｖ、Ｏ２／（Ａｒ＋Ｏ２）流量比３％の図７（ｂ）の場合、正電圧パルスは、電圧＋１．０Ｖ、負電圧パルスは、電圧−１．５Ｖ、Ｏ２／（Ａｒ＋Ｏ２）流量比３．３％の図７（ｃ）の場合、正電圧パルスは、電圧＋１．０Ｖ、負電圧パルスは、電圧−１．３Ｖであった。図７（ａ）〜（ｃ）のいずれの場合においても、正電圧パルスを電極間に印加した場合、抵抗変化素子の１０４の抵抗値が減少し、負電圧パルスを印加した場合、抵抗変化層１０４の抵抗値が増加した。
【００５９】
以上のことから、抵抗変化層１０４を用いることによって、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子が実現可能であることを確認することができた。
【００６０】
この図７に示す結果は、抵抗変化層１０４の膜厚が３０ｎｍで、直径３μｍの円形パターンのものである。
【００６１】
特許文献３あるいは特許文献４に記載されている従来の、ＮｉＯ、ＨｆＯなどの遷移金属酸化物を抵抗変化材料として用いた場合、抵抗変化材料を高抵抗状態から低抵抗状態へ変化させるための電気的パルスと低抵抗状態から高抵抗状態へ変化させるための電気的パルスの極性は同じであり、また、低抵抗状態から高抵抗状態へ変化させるためにはμｓオーダーの長パルスが必要になる。本実施の形態の不揮発性記憶素子においては、抵抗変化材料の抵抗値を増減させるためには必ず極性が異なる電気的パルスを印加することが必要であり、また、そのパルス幅は１００ｎｓ程度と比較的小さくてよい。この点が本実施の形態の不揮発性記憶素子の特徴といえる。
【００６２】
以上のことより、抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比を適切な範囲にすることによって、本実施の形態の不揮発性記憶素子１００が抵抗変化型の不揮発性記憶素子として機能することを確認することができた。
【００６３】
なお、Ｏ２／（Ａｒ＋Ｏ２）流量比が２％および４％の比較例に対して電気的パルスを印加しても、抵抗変化現象は認められなかった。したがって、これら比較例を、可逆的な書き換え特性を有する抵抗変化型の不揮発性記憶素子として用いることはできない。
【００６４】
このように抵抗変化層１０４において抵抗変化現象が生じるかどうかは、抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比に依存していることがわかる。そこで、以下に、Ｏ２／（Ａｒ＋Ｏ２）流量比と抵抗変化層１０４の酸素含有率との関係、Ｏ２／（Ａｒ＋Ｏ２）流量比と抵抗変化層１０４の結晶構造との関係、Ｏ２／（Ａｒ＋Ｏ２）流量比と抵抗変化層１０４の抵抗率との関係を調べ、抵抗変化現象が生じる要因について考察する。
【００６５】
［Ｏ２／（Ａｒ＋Ｏ２）流量比と抵抗変化層の酸素含有率との関係]
図８は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層におけるＯ２／（Ａｒ＋Ｏ２）流量比とハフニウム酸化物をＨｆＯｘと表した場合のｘの値との関係を示す図である。なお、ここで示すｘは、ＲＢＳ法（ラザフォード後方散乱法）によって分析したものである。
【００６６】
図８に示すように、Ｏ２／（Ａｒ＋Ｏ２）流量比の値によって、抵抗変化層１０４の酸素含有率は連続的に変化している。抵抗変化特性を示す下限のＯ２／（Ａｒ＋Ｏ２）流量比２．７％に対応するＨｆＯｘのｘは０．９であり、抵抗変化特性を示す下限のＯ２／（Ａｒ＋Ｏ２）流量比３％に対応するＨｆＯｘのｘは１．３であり、抵抗変化特性を示す上限のＯ２／（Ａｒ＋Ｏ２）流量比３．３％に対応するＨｆＯｘのｘは１．６であった。
【００６７】
したがって、抵抗変化層１０４としてハフニウム酸化物をＨｆＯｘと表した場合、０．９＜ｘ＜１．６を満足するとき、良好な抵抗変化特性を示すといえる。比較例で示した、抵抗変化層１０４としてＯ２／（Ａｒ＋Ｏ２）流量比が４％に対応するＨｆＯｘのｘは２．２であり、ハフニウム酸化物ＨｆＯ２に近い酸素含有率であることから、酸素が不足していないハフニウム酸化物は抵抗変化特性を示さないといえる。また、比較例で示した、抵抗変化層１０４としてＯ２／（Ａｒ＋Ｏ２）流量比が２％に対応するＨｆＯｘのｘは０．６であり、このような酸素が十分に不足している場合には抵抗変化特性を示さないといえる。
【００６８】
［Ｏ２／（Ａｒ＋Ｏ２）流量比と抵抗変化層の抵抗率との関係］
次に、本実施の形態の不揮発性記憶素子１００の抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比と抵抗率との関係について説明する。
【００６９】
図９は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層におけるＯ２／（Ａｒ＋Ｏ２）流量比と抵抗率との関係を示す図である。なお、ここで示す抵抗率は、Ｏ２／（Ａｒ＋Ｏ２）流量比が４％以外は４端子法によるシート抵抗値に基づいて算出したものであり、Ｏ２／（Ａｒ＋Ｏ２）流量比が４％の抵抗率は、２重リングプローブ法によって算出したものである。
【００７０】
図９に示すように、Ｏ２／（Ａｒ＋Ｏ２）流量比の値によって、抵抗変化層１０４の抵抗率は連続的に変化している。したがって、抵抗変化層１０４の酸素含有率により、抵抗変化層１０４の抵抗率を連続的に制御することができると考えられる。このことから、抵抗変化層１０４において良好な抵抗変化現象を得るためには、抵抗変化層１０４の抵抗率が適切な範囲にある必要があることが考えられる。抵抗変化層１０４としてＯ２／（Ａｒ＋Ｏ２）流量比が、２．７〜３．３％の範囲で、良好な抵抗変化特性を示すことから、図９より、抵抗変化層１０４の抵抗率が１ｍΩｃｍ〜１７ｍΩｃｍという、金属でもなく絶縁物でもない範囲に限定することが重要であることがわかった。
【００７１】
［Ｏ２／（Ａｒ＋Ｏ２）流量比と抵抗変化層の結晶相との関係]
次に、本実施の形態の不揮発性記憶素子１００の抵抗変化層１０４の製造工程におけるＯ２／（Ａｒ＋Ｏ２）流量比と酸素含有率との関係について説明する。
【００７２】
図１０は、Ｏ２／（Ａｒ＋Ｏ２）流量比を２〜４％とした場合に得られた、膜厚が５０ｎｍのハフニウム酸化物からなる抵抗変化層のＸＲＤ（Ｘ線回折）チャートである。比較として図１０には、Ｏ２／（Ａｒ＋Ｏ２）流量比０％の場合に得られた金属ハフニウムのＸＲＤチャートも示している。図１０に示すように、Ｏ２／（Ａｒ＋Ｏ２）流量比が２％では、２θ＝３２．４°、３５．９°、３７．２°、５７．５°、６４．７°、６９．８°に観察される金属ハフニウムのピークの痕跡が認められる。さらに、Ｏ２／（Ａｒ＋Ｏ２）流量比が２．７％以上になると金属ハフニウムのピークは消失し、ハフニウム酸化物のモノクリニック相の（１１１）と思われるピーク（２θ＝３２．５°）へと変化している。Ｏ２／（Ａｒ＋Ｏ２）流量比が２％では、抵抗変化特性を示さないことから、金属ハフニウムが抵抗変化層内に微量にでも存在すると、金属部分に電流が流れて抵抗変化を示さないと推測される。
【００７３】
また、Ｏ２／（Ａｒ＋Ｏ２）流量比が２．７％以上では、幅広いピークを確認することができることから、抵抗変化変化層はアモルファス状態あるいは微結晶状態であると考えることができる。アモルファス状態あるいは微結晶状態であることと良好な抵抗変化特性とは関係があるように思われる。
【００７４】
なお、本実施の形態では、図１に示したとおり、抵抗変化層１０４が、下方に設けられた第１電極層１０３と、上方に設けられた第２電極層１０５とによって挟まれるように構成されており、しかも抵抗変化層１０４の両端部と第２電極層１０５の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
【００７５】
図１１（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１１（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。
【００７６】
図１１（ａ）に示す変形例では、第１電極層１０３Ａ、抵抗変化層１０４Ａ、および第２電極層１０５Ａがこの順に積層されて構成されており、これらの第１電極層１０３Ａ、抵抗変化層１０４Ａ、および第２電極層１０５Ａの両端部は断面視で揃っていない。これに対し、図１１（ｂ）に示す変形例では、同じく第１電極層１０３Ｂ、抵抗変化層１０４Ｂ、および第２電極層１０５Ｂが積層されて構成されているものの、これらの第１電極層１０３Ｂ、抵抗変化層１０４Ｂ、および第２電極層１０５Ｂの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
【００７７】
また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１１（ｃ）に示すように、抵抗変化層１０４Ｃの一方の端面に第１電極１０３Ｃを、他方の端面に第２電極１０５Ｃをそれぞれ形成し、その抵抗変化層１０４Ｃの主面に平行な方向に電流を流すように構成されていてもよい。
【００７８】
ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層を備えている。なお、ＣＶＤ法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
【００７９】
また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ａｌ、Ｗ、Ｃｕなどを用いることができる。なお、この配線層を備えない構成であってもよい。
【００８０】
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
【００８１】
［第２の実施の形態に係る半導体装置の構成］
図１２は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１３は、図１２におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
【００８２】
図１２に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【００８３】
メモリアレイ２０２は、図１２および図１３に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
【００８４】
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
【００８５】
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、ハフニウム酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、整流素子を備えている。
【００８６】
なお、図１２におけるメモリセルＭ１１１，Ｍ１１２，…は、図１３において符号２１０で示されている。
【００８７】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【００８８】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【００８９】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【００９０】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００９１】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【００９２】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
【００９３】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
図１４は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図１４では、図１３のＢ部における構成が示されている。
【００９４】
図１４に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図１３２におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図１３におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、整流素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
【００９５】
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、および第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、第１の実施の形態と同様にして形成される。
【００９６】
整流素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この整流素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
【００９７】
なお、ハフニウムおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
【００９８】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図１４に示したものに限られるわけではなく、以下に示すような構成であってもよい。
【００９９】
図１５（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
【０１００】
図１５（ａ）には、図１４に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。
【０１０１】
図１５（ｂ）は、図１４に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。また、図１５（ｃ）には、図１４に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
【０１０２】
図１５（ｄ）には、図１４に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図１５（ｅ）には、図１５（ｄ）においてさらに上部電極および下部電極を備えていない構成が示されている。
【０１０３】
また、図１５（ｆ）には、図１４に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図１５（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。
【０１０４】
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
【０１０５】
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
【０１０６】
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
【０１０７】
［多層化構造の不揮発性半導体装置の構成例］
図１２および図１３に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
【０１０８】
図１６は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図１６に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
【０１０９】
なお、図１６に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
【０１１０】
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
【０１１１】
なお、第１の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のハフニウム酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
【０１１２】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図１７に示すタイミングチャートを参照しながら説明する。
【０１１３】
図１７は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１１４】
図１７におけるＶＰは、抵抗変化素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
【０１１５】
また、図１７において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
【０１１６】
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
【０１１７】
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
【０１１８】
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１１９】
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１２０】
書き込み用電圧は２Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
【０１２１】
本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
【０１２２】
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
【０１２３】
［第３の実施の形態に係る不揮発性半導体装置の構成］
図１８は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１９は、図１８におけるＣ部の構成（２ビット分の構成）を示す断面図である。
【０１２４】
図１８に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
【０１２５】
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
【０１２６】
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
【０１２７】
図１９に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
【０１２８】
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、ハフニウム酸化物を含む抵抗変化層を有している。より具体的には、図１９における不揮発性記憶素子３１３が、図１８におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、ハフニウム酸化物を含む抵抗変化層３１５、および下部電極３１６から構成されている。
【０１２９】
なお、図１９における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
【０１３０】
図１８に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
【０１３１】
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
【０１３２】
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
【０１３３】
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
【０１３４】
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１３５】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
【０１３６】
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１３７】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１３８】
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１３９】
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
【０１４０】
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
【０１４１】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１４２】
さらに、第２の実施の形態の場合と同様に、ハフニウムおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。
【０１４３】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１８に示すタイミングチャートを参照しながら説明する。
【０１４４】
図２０は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１４５】
図２０において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。
【０１４６】
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
【０１４７】
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
【０１４８】
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１４９】
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１５０】
書き込み用電圧は２Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
【０１５１】
なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。
【０１５２】
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
【０１５３】
［不揮発性半導体装置の構成］
図２１は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【０１５４】
図２１に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
【０１５５】
図２２は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図２３は、同じく救済アドレス格納レジスタの構成を示す断面図である。
【０１５６】
図２２および図２３に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
【０１５７】
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
【０１５８】
なお、図２３において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
【０１５９】
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
【０１６０】
［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
【０１６１】
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
【０１６２】
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
【０１６３】
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
【０１６４】
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
【０１６５】
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
【０１６６】
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
【０１６７】
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
【０１６８】
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
【０１６９】
［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
【０１７０】
図２４は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
【０１７１】
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
【０１７２】
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
【０１７３】
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
【０１７４】
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
【０１７５】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１７６】
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
【０１７７】
本実施の形態のように、第１の実施の形態におけるハフニウム酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
【０１７８】
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
【０１７９】
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
【０１８０】
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
【０１８１】
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
【０１８２】
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
【０１８３】
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
【０１８４】
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【０１８５】
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
【０１８６】
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【産業上の利用可能性】
【０１８７】
本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
【図面の簡単な説明】
【０１８８】
【図１】本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図
【図２】情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図
【図３】情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図
【図４】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層におけるＯ２／（Ａｒ＋Ｏ２）流量比と不揮発性記憶素子の抵抗値との関係を示す図
【図５】不揮発性記憶素子の電気的な特性を示す図であって、（ａ）は、比較例に係る不揮発性記憶素子の電流−電圧特性をそれぞれ示す図、（ｂ）、（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の電流−電圧特性を示す図
【図６】不揮発性記憶素子の電気的な特性を示す図であって、（ａ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の電流−電圧特性を示す図、（ｂ）は、比較例に係る不揮発性記憶素子の電流−電圧特性をそれぞれ示す図
【図７】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、電極間に電気的パルスを連続的に印加したときの抵抗変化層の抵抗値と電気的パルスの印加回数との関係を示す図
【図８】Ｏ２／（Ａｒ＋Ｏ２）流量比を２〜４％とした場合に得られた、ハフニウム酸化物をＨｆＯｘと表した場合の、ｘの値を示す図
【図９】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層におけるＯ２／（Ａｒ＋Ｏ２）流量比と抵抗率との関係を示す図
【図１０】Ｏ２／（Ａｒ＋Ｏ２）流量比を２〜４％とした場合に得られた、ハフニウム酸化物からなる抵抗変化層のＸＲＤ（Ｘ線回折）チャート
【図１１】本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図
【図１２】本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図１３】図１０におけるＡ部の構成（４ビット分の構成）を示す斜視図
【図１４】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図
【図１５】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図
【図１６】本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図
【図１７】本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
【図１８】本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図１９】図１８におけるＣ部の構成（２ビット分の構成）を示す断面図
【図２０】本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
【図２１】本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図２２】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図
【図２３】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図
【図２４】本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャート
【図２５】従来の記憶素子の構成を示す断面図
【符号の説明】
【０１８９】
１００    不揮発性記憶素子
１０１    基板
１０２    酸化物層
１０３    第１電極層
１０４    抵抗変化層
１０５    第２電極層
２００    不揮発性半導体装置
２０１    メモリ本体部
２０２    メモリアレイ
２０３    行選択回路／ドライバ
２０４    列選択回路／ドライバ
２０５    書き込み回路
２０６    センスアンプ
２０７    データ入出力回路
２０８    アドレス入力回路
２０９    制御回路
２１０    不揮発性記憶素子
２１１    上部配線
２１２    下部配線
２１３    上部電極
２１４    抵抗変化層
２１５    内部電極
２１６    整流素子
２１７    下部電極
２１８    オーミック抵抗層
２１９    第２の抵抗変化層
３００    不揮発性半導体装置
３０１    メモリ本体部
３０２    メモリアレイ
３０３    行選択回路／ドライバ
３０４    列選択回路
３０５    書き込み回路
３０６    センスアンプ
３０７    データ入出力回路
３０８    セルプレート電源
３０９    アドレス入力回路
３１０    制御回路
３１３    不揮発性記憶素子
３１４    上部電極
３１５    抵抗変化層
３１６    下部電極
４００    不揮発性半導体装置
４０１    半導体基板
４０２    ＣＰＵ
４０３    入出力回路
４０４    論理回路
４０５    アナログ回路
４０６    ＢＩＳＴ回路
４０７    ＳＲＡＭ
４０８    救済アドレス格納レジスタ
４０９    不揮発性記憶素子
４１０    書き込み回路
４１１    読み出し回路
４１２    ラッチ回路
ＢＬ０，ＢＬ１，…    ビット線
Ｍ１１，Ｍ１２，…    メモリセル
Ｔ１１，Ｔ１２，…    トランジスタ
ＷＬ０，ＷＬ１，…    ワード線
【図１】
2010287582.tif 000003
【図２】
2010287582.tif 000004
【図３】
2010287582.tif 000005
【図４】
2010287582.tif 000006
【図５】
2010287582.tif 000007
【図６】
2010287582.tif 000008
【図７】
2010287582.tif 000009
【図８】
2010287582.tif 000010
【図９】
2010287582.tif 000011
【図１０】
2010287582.tif 000012
【図１１】
2010287582.tif 000013
【図１２】
2010287582.tif 000014
【図１３】
2010287582.tif 000015
【図１４】
2010287582.tif 000016
【図１５】
2010287582.tif 000017
【図１６】
2010287582.tif 000018
【図１７】
2010287582.tif 000019
【図１８】
2010287582.tif 000020
【図１９】
2010287582.tif 000021
【図２０】
2010287582.tif 000022
【図２１】
2010287582.tif 000023
【図２２】
2010287582.tif 000024
【図２３】
2010287582.tif 000025
【図２４】
2010287582.tif 000026
【図２５】
2010287582.tif 000027