(57)【要約】【課題】樹脂含浸処理による下地電極の表面への樹脂の残留を抑制することができ、下地電極への電気的接続信頼性を向上させることができる積層セラミック電子部品およびその製造方法を提供する。【解決手段】本発明の積層セラミック電子部品は、樹脂含浸処理が施される積層セラミック電子部品であって、主としてセラミックスからなる素体２と、素体２上に形成された下地電極７とを有し、下地電極表面のＲａが６μｍ以下に規定されているものである。【選択図】図３
2010232320.tif 000002
【特許請求の範囲】
【請求項１】
樹脂含浸処理が施される積層セラミック電子部品であって、
主としてセラミックスからなる素体と、
前記素体上に形成された下地電極と
を有し、
前記下地電極表面のＲａが６μｍ以下に規定されている、
積層セラミック電子部品。
【請求項２】
前記積層セラミック電子部品は、ＰＴＣサーミスタである、
請求項１記載の積層セラミック電子部品。
【請求項３】
主としてセラミックからなる素体上に、Ｒａが５μｍ以下の表面をもつ下地電極を形成する工程と、
前記素体に樹脂含浸処理を行なう工程と、
前記下地電極上に端子電極を形成する工程と、
を有する積層セラミック電子部品の製造方法。
【請求項４】
前記下地電極を形成する工程において、平均粒径が７μｍ以下の金属粉を分散させた導電性ペーストを用いる、
請求項３記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミックスからなる素体を備える積層セラミック電子部品およびその製造方法に関する。
【背景技術】
【０００２】
サーミスタ、コンデンサ、インダクタ、ＬＴＣＣ(Low Temperature Co-fired Ceramics)、バリスタ等、及びそれらの複合体等からなる積層セラミック電子部品では、セラミックスからなる素体の内部に内部電極が形成されている。素体の端面の所定の位置には内部電極が露出しており、この上に下地電極を形成した後に、めっきによりＮｉ層およびＳｎ層を形成して端子電極とする。この端子電極が例えばプリント配線基板の所定の配線部分に設けられた電極に半田付けされる。
【０００３】
ところが、Ｎｉ層およびＳｎ層の形成のためにセラミックスからなる素体をめっき液に浸漬させた場合には、素体及び下地電極に存在する微小な細孔にめっき液が侵入し、セラミックスからなる素体の浸食や、素体表面へのめっき金属の析出といった不具合が発生する。また、下地電極の細孔に入っためっき液が実装時の熱で膨張して溶融しているハンダを飛散させることによる配線間のショート不良、耐湿負荷試験で細孔に入っためっき液に起因するマイグレーションによるショート不良等の不具合が発生する。これらの不具合の発生を防止するために、素体の細孔にシリコン等の樹脂を含浸させる技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３２６３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者が詳細に検討したところ、下地電極の凹凸の大きい部品に上記特許文献１記載の樹脂含浸処理を用いると、下地電極の内部の細孔のみならず、下地電極表面上にも樹脂が残留するという問題が生じ得ることが判明した。この下地電極表面上に残留した樹脂の存在により、めっき膜（端子電極）の途切れが発生し、これに伴いはんだ付け不良が発生する。かかる下地電極表面の凹凸に付着した樹脂を除去するために、洗浄処理における洗浄能力を高めることが想起されるが、この場合には、素体及び下地電極内部の細孔に充填された樹脂まで除去されてしまい、本来の目的である細孔の埋め込みが不十分になってしまうという問題がある。
【０００６】
本発明は上記の事情に鑑みてなされたものであり、その目的は素体及び下地電極の細孔に選択的に樹脂を充填し、細孔以外の下地電極表面上には樹脂の残留を無くしてめっき膜の連続性を確保し、ハンダ付け性の良好な積層セラミック電子部品およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明の積層セラミック電子部品は、樹脂含浸処理が施される積層セラミック電子部品であって、主としてセラミックスからなる素体と、素体上に形成された下地電極とを有し、下地電極表面のＲａが６μｍ以下に規定されているものである。
【０００８】
上記構成では、下地電極表面の表面粗さＲａが６μｍ以下と平滑なものとなっていることから、樹脂が残留しやすい表面凹凸が少なくなっている。従って、樹脂含浸処理によって下地電極表面に残留した樹脂は、簡易な洗浄処理により除去され得る。これにより、素体及び下地電極内部の細孔に樹脂を充填すると同時に細孔以外の下地電極表面上に残留した樹脂を完全に除去することが可能になり、残留樹脂に起因する端子電極のめっき不着部分の発生及びこれに伴うはんだ濡れ性の低下が抑制される。
【０００９】
さらに、上記の目的を達成するため、本発明の積層セラミック電子部品の製造方法は、主としてセラミックからなる素体上に、Ｒａが６μｍ以下の表面をもつ下地電極を形成する工程と、素体に樹脂含浸処理を行なう工程と、下地電極上に端子電極を形成する工程と、を有する。
【００１０】
例えば、下地電極を形成する工程において、平均粒径が７μｍ以下の金属粉を分散させた導電性ペーストを用いる。これにより、追加の処理を行なわなくても（すなわち、工程数を増大させることなく）、Ｒａが６μｍ以下の表面をもつ下地電極が有効に形成される。
【発明の効果】
【００１１】
本発明の積層セラミック電子部品およびその製造方法によれば、下地電極表面のＲａを６μｍ以下に規定することにより、樹脂含浸処理により素体及び下地電極の細孔に樹脂を充填すると同時に細孔以外の下地電極の表面上への樹脂の残留を抑制することができ、下地電極への電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る積層セラミック電子部品の概略断面図である。
【図２】本実施形態に係る積層セラミック電子部品の製造工程を示す断面図である。
【図３】本実施形態に係る積層セラミック電子部品の製造工程を示す断面図である。
【図４】本実施形態に係る積層セラミック電子部品の製造工程を示す断面図である。
【図５】本実施形態に係る積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。
【図６】本実施形態に係る積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。
【図７】従来例の積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。
【図８】従来例の積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。
【図９】下地電極表面粗さとはんだ濡れ不良率との関係を示す図である。
【図１０】下地電極表面粗さとはんだ濡れ不良率との関係を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１４】
図１は、本実施形態に係る積層セラミック電子部品の一例であるセラミック積層ＰＴＣの概略構造を示す断面図である。積層セラミック電子部品１は、セラミックスからなる素体２と、素体２内に形成された複数の内部電極３とを含む積層体４を有する。より具体的には、素体２の一方の側面（端面）に露出した端部を有する内部電極３と、素体２の他方の側面に露出した端部を有する内部電極３とが、素体２を介在させて交互に積層されている。
【００１５】
素体２の両側面上には、２つの下地電極７が形成されている。各下地電極７は、素体２の一方の側面から露出した内部電極３の群、あるいは素体２の他方の面から露出した内部電極３の群に電気的に接続されている。
【００１６】
積層ＰＴＣの場合、素体はチタン酸バリウムを主組成とする多孔質体であり、焼結後の密度は８０〜９０％である。この場合素体の全体に渡り連続気泡が存在しており、このままめっき処理を行うとめっき液が素体全体に浸透し、また素体表面全面にめっきが付着する。これを避けるために下地電極形成後にシリコン等の樹脂含浸を行い、連続気泡に樹脂を充填している。内部電極の材質はニッケルが好ましく用いられる。積層ＰＴＣの場合、素体２および下地電極７全体に樹脂が充填が形成されている。焼結密度が９０％を超えるその他の積層部品の場合は、樹脂は素体表面の細孔のみに充填される傾向にある。
【００１７】
下地電極７の表面には、さらに、めっきによりＮｉ層８ａ及びＳｎ層８ｂからなる端子電極８が形成されている。これらの端子電極８と、例えば、配線基板上の電極とがはんだ等により接合される。
【００１８】
本実施形態では、下地電極７の表面粗さＲａが６μｍ以下に規定されている。表面粗さを規定する方法としては、中心線表面粗さＲａ、最大高さＲmax、十点平均高さＲｚ等が知られているが、本実施形態では、これらのうち中心線表面粗さＲａを用いている。ここで、中心線平均粗さＲａとは、表面の凹凸を反映した粗さ曲線を中心線から折り返し、その粗さと中心線によって得られた面積を長さＬで割った値をマイクロメートル（μｍ）で表したものである。表面粗さは、レーザ顕微鏡、接触式表面粗さ測定器等を用いて測定することができる。
【００１９】
以下、各構成要素について説明する。素体２はセラミックスからなり、具体的には、半導体セラミックス又は誘電体セラミックスからなる。このようなセラミック材料に限定はなく、例えば、チタン酸バリウム、チタン酸ストロンチウム、窒化ホウ素、フェライト、チタン酸ジルコン酸鉛、炭化ケイ素、窒化ケイ素、ステアタイト、酸化亜鉛、ジルコニア等が挙げられる。積層ＰＴＣの場合、素体はチタン酸バリウムを主成分としており、前述のように焼結密度が８０〜９０％と低く、素体の全面に連続気泡が発生しており、樹脂含浸処理なしではめっきによる電極の形成は不可能であり、本実施形態に係る製造方法は殊に有効である。
【００２０】
素体２を形成するために用いられるセラミックス粉末の合成方法としては、特に限定されるものではないが、例えば、水熱法、加水分解法、共沈法、固相法、ゾルゲル法等を用いることができ、必要に応じて仮焼が施されてもよい。
【００２１】
内部電極３には、素体２との間での確実なオーミック接触を可能とする点から、例えば、Ｎｉ、Ｃｕ、Ｐｄ、Ａｇ、またはＡｌを主成分とする材料が用いられるが、特に材料に限定はない。内部電極３は、このような金属成分を含む導電性ペーストを印刷することにより形成される。積層ＰＴＣの場合はＮｉが好ましく用いられる。
【００２２】
樹脂含浸層５における樹脂としては、例えば、シリコン樹脂、フェノール樹脂、エポキシ樹脂が用いられ、他にも、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、ベンゾオキサジン樹脂等が挙げられるが、これらに限定されず、これらの中でも、シリコン樹脂を好ましく用いることができる。
【００２３】
下地電極７は、電気めっきにより端子電極８を形成するための下地層として機能する。例えば、下地電極７の材料に限定はないが、例えば、金属成分としてＡｇ、Ｃｕ、Ｎｉ等を含む。積層ＰＴＣの場合は、金属成分としてＡｇにＺｎを１０〜６０％添加したものが好ましく用いられる。下地電極７は、例えば、積層体４の側面への導電性ペーストの塗布および焼成により得られる。下地電極７を形成するための導電性ペーストとしては、主として、ガラス粉末（フリット）と、有機ビヒクル（バインダー）と、金属粉末とを含むものが挙げられ、導電性ペーストの焼成により、有機ビヒクルは揮散し、最終的にガラス成分および金属成分を含む下地電極７が形成される。なお、導電性ペーストには、必要に応じて、粘度調整剤、無機結合剤、酸化剤等種々の添加剤を加えてもよい。
【００２４】
積層ＰＴＣの場合は、好ましくは、下地電極７は、素体２側から順に、ＡｇおよびＺｎもしくはＡｌを含む第１層と、Ａｇからなる第２層の２層構造からなる。第１層中にＺｎが含まれることにより、内部電極３との間で良好なオーミック接触が可能となる。第２層としてＡｇ層を形成することにより下地電極７の固着強度を高めることができる。この第１層の表面には凹凸が形成される傾向があることから、下地電極７の表面粗さを小さくするために第２層として平均粒径の小さい銀粉を含む導電性ペーストを用いることが好ましい。
【００２５】
端子電極８は、Ｎｉ層８ａおよびＳｎ層８ｂの積層体からなる。Ｎｉ層８ａは、Ｓｎ層８ｂと下地電極７との接触を防止して、Ｓｎによる下地電極７の腐食を防止するバリアメタルとして機能するものであり、その厚さは例えば２μｍ程度である。また、Ｓｎ層８ｂは、はんだの濡れ性を向上させる機能を有するものであり、その厚さは例えば４μｍ程度である。Ｎｉ層８ａおよびＳｎ層８ｂは、電気めっきを用いて形成される。
【００２６】
次に、上記の本実施形態に係る積層セラミック電子部品１の製造方法について、図２〜図４を参照して説明する。図２〜図４は、積層セラミック電子部品１を製造する手順の一例を示す工程図である。
【００２７】
まず、図２に示すように、素体２と内部電極３との積層構造からなる積層体４を形成する。積層体４は、例えば以下のようにして製造される。
【００２８】
すなわち、最初に、セラミック粉末、有機溶剤、有機バインダおよび可塑剤等を混合して、セラミックスラリーとした後、ドクターブレード法により成形して、シート状の素体、いわゆるセラミックグリーンシートを得る。続いて、セラミックグリーンシート上に、Ｐｄ及び／又はＡｇを含む金属粉と、バインダ樹脂と、溶剤とを含有する導電性ペーストを印刷することにより、内部電極３のパターンを形成する。
【００２９】
さらに、内部電極３が形成された複数の素体２と内部電極３が形成されていない複数の素体２とを交互に積層し、それを更に加圧して積層構造体を得る。それから、積層構造体を切断することにより個々の積層体４に分割する。これにより、切断後の積層体４の側面からは、内部電極３の端部が露出した状態となる。次に、積層体４を、大気中で脱バインダ処理した後、焼成を行うことにより、焼結された積層体４が得られる。
【００３０】
次に、図３に示すように、素体２の側面に下地電極７を形成する。下地電極７の形成では、まず、素体２の側面に、Ａｇに必要に応じてＺｎまたはＡｌを添加した金属粉と、溶剤と、有機バインダとを含む導電性ペーストを塗布し、この導電性ペーストを焼成して下地電極７を形成する。
【００３１】
ここで、本実施形態では、表面粗さＲａが６μｍ以下となるような下地電極７を形成する。この作製方法としては、大別して以下の２種類の方法が挙げられる。すなわち、１つの方法は、Ｒａが６μｍ以下となるような下地電極７を直接形成する方法である。このための手法の一つとして平均粒径が７μｍ以下の金属粉を分散させた導電性ペーストを用いることが挙げられる。但し、平均粒径の調整のみで表面粗さを制御できるわけではなく、平均粒径の小さい金属粉を用いても、形成条件（導電性ペーストの粘度、焼成温度、焼成時間等）によっては、表面粗さが大きくなる可能性がある。一方、もう１つの方法は、Ｒａが６μｍ以上の下地電極７を形成した後に、後処理を施すことにより下地電極表面のＲａを６μｍ以下とする方法である。このような後処理としてバレル研磨等の研磨処理が挙げられる。
【００３２】
次に、素体２及び下地電極７の樹脂含浸処理を行なう。樹脂含浸処理とは、素体２及び下地電極７の細孔に樹脂を含浸させる処理であれば特に限定はなく、素体２及び下地電極７を樹脂液に含浸させる方法の他、素体２及び下地電極７に樹脂液を吹き付ける方法であってもよい。具体的には、例えば、素体２及び下地電極７にシリコン樹脂の真空含浸処理を行なうことが挙げられる。
【００３３】
この真空含浸処理は、所定の真空雰囲気下において、シリコン樹脂と溶剤の混合液に素体２のチップを浸漬させて行なわれる。具体的には、上記混合液を収容する容器をデシケータ内にセットし、真空ポンプによりデシケータの内部を吸引し、所定時間経過後にチップを容器から取り出す。
【００３４】
この際、図５に示すように、樹脂含浸後には、下地電極７の内部だけでなく、下地電極７の表面上にも樹脂６が付着している。ここで、本実施形態では、下地電極７表面の表面粗さＲａが６μｍ以下と平滑なものとなっていることから、樹脂が残留し易い表面の凹凸が少ない。従って、図６に示すように、簡易な洗浄処理を行なうだけで、下地電極７表面上の樹脂６を除去することができ、この時、素体の細孔に充填されている樹脂はそのまま残る。この洗浄処理に限定はないが、トルエン等の有機溶剤を含む容器にチップを数十秒浸漬させればよい。
【００３５】
これに対して、図７に示すように、下地電極７ａの表面が粗い場合には、下地電極７ａの表面に付着した樹脂６ａを除去するために洗浄処理しても、図８に示すように下地電極７ａの凹部に樹脂６ａが残留してしまう。この樹脂６ａが残留することによる不具合については、上述した通りである。下地電極の表面の凹凸が大きい場合にも洗浄の条件を強めて電極上の樹脂を完全に除去することは可能であるが、この場合素体の細孔に充填されている樹脂も部分的に取り除かれる。
【００３６】
洗浄処理の後、所定の温度で乾燥処理を施す。これにより、素体２の細孔に侵入した樹脂が硬化する（図４参照）。また、図６に示すように、下地電極７の表面を清浄に保つことができる。このようにして、セラミックスからなる素体２の表層のボイドや、マイクロクラック等が樹脂６により埋められ、めっき液に対する耐食性の高い表層が形成される。
【００３７】
次に、下地電極７の表面に、電気めっきによりＮｉ層８ａおよびＳｎ層８ｂを順次堆積させて端子電極８を形成する（図１参照）。例えば、Ｎｉ層８ａの形成では、バレルめっき方式を採用し、ワット系浴を用いてＮｉを２μｍ析出させる。また、Ｓｎ層８ｂの形成では、バレルめっき方式を採用し、中性錫めっき浴を用いて、Ｓｎを４μｍ析出させる。
【００３８】
上記のようにして形成された積層セラミック電子部品１は、その端子電極８が配線基板の所定の配線部分にはんだ付けされることにより使用される。
【００３９】
上述した本実施形態に係る積層セラミック電子部品１およびその製造方法によれば、下地電極７の表面のＲａが６μｍ以下と平滑なものとなっていることから、素体２及び下地電極７の細孔に樹脂を充填しつつ、下地電極表面に付着した樹脂６を簡易な洗浄処理により除去することが可能となる。この結果、素体２及び下地電極７中へのめっき液の侵入を阻止しつつ、下地電極７上に良好なめっき膜（端子電極８）を形成することができ、端子電極８へのはんだの濡れ性を向上させることができる。従って、信頼性の高い積層セラミック電子部品１を製造することができる。
【００４０】
以下、本発明の実施例について説明するが、本発明はこれら実施例に限定されるものではない。
【００４１】
（実施例１）
１６０８サイズのセラミック電子部品（チップ）の下地電極７を、種々の表面粗さとなるように形成し、表１のような１μｍ間隔の１０種類のランクに分類した。また、それぞれの表面粗さのランクの下地電極を形成するために、本実施例では、表１に示す平均粒径の銀粉を含む導電性ペーストを素体２に塗布し、この導電性ペーストをエアー中にて６００℃で１０分間焼成した。銀粉の平均粒径は１０個の粒子をＳＥＭ撮影し、各粒子の面積を計算してこれと同じ面積の円の直径を算出し、この平均値とした。また、表面粗さの測定はレーザー顕微鏡（ＫＥＹＥＮＣＥ，ＶＫ−９５００）により行った。各ランクから１００個のチップを取り出し、シリコン樹脂の真空含浸を行い、トルエンで３０秒洗浄後にシリコン樹脂を乾燥硬化した後、下地電極７上に電気めっきにより２μｍのＮｉ層８ａ、３μｍのＳｎ層８ｂを形成した。その後に各チップをプリント基板にはんだ付けしてはんだ濡れ不良チップ数を調べた。ここではんだ濡れ不良チップとははんだ付け後に端子電極８とはんだ面との接触角が９０度以上あるチップとした。結果をまとめて表１および図９に示す。
【００４２】
【表１】
2010232320.tif 000003
【００４３】
表１および図９に示すように、下地電極の表面粗さが大きくなるほど、はんだ濡れ不良率が上がることが判明した。はんだ濡れ不良率を１０％程度に抑えるためには下地電極の表面粗さＲａが６μｍ以下であることが好ましく、５μｍ以下であればはんだ濡れ不良率が５％以下となりさらに好ましい。また、下地電極の表面粗さＲａを６μｍ以下にするためには平均粒径が７μｍ以下の銀粉を分散させた導電性ペーストを用いることが好ましく、下地電極の表面粗さＲａを５μｍ以下にするためには平均粒径が６μｍ以下の銀粉を分散させた導電性ペーストを用いることが好ましいことも判明した。
【００４４】
（実施例２）
実施例１において最も表面粗さの大きい下地電極７をもつチップ（９≦Ｒａ＜１０）にバレル研磨を行って、下地電極７の表面粗さを小さくし、同様のランクに入るチップを各ランクで１００個作製し、実施例１と同様の実験を行った。結果をまとめて表２及び図１０に示す。
【００４５】
【表２】
2010232320.tif 000004
【００４６】
表２および図１０に示すように、実施例１と同様に、下地電極の表面粗さが小さくなるほど、はんだ濡れ不良率が上がることが判明した。これにより電極表面粗さの調整方法によらず同様の結果が得られることが確認された。
【００４７】
（比較例１）
内部電極３がＮｉである１．６×０．８×０．８ｍｍサイズのセラミックＰＴＣチップに、表面粗さがＲａで平均７．２μｍの下地電極７を形成した。下地電極７の形成は、平均粒径０．２５μｍの銀粉７０％と平均粒径７．１μｍのＺｎ粉３０％を含む導電性ペーストを塗布し、エアー中で６００℃で焼成することにより行った。このチップにシリコン樹脂の真空含浸を行い、トルエンで３０秒洗浄後にシリコン樹脂を乾燥硬化した後、電気めっきで２μｍのＮｉ層８ａ、３μｍのＳｎ層８ｂを形成した。その後に各チップをプリント基板にはんだ付けして、はんだ濡れ不良チップ数を調べた。ここではんだ濡れ不良チップとは、はんだ付け後に端子電極とはんだ面との接触角が９０度以上あるチップとした。この場合はんだ濡れ不良率は３２％（ｎ＝１００）であった。
【００４８】
（実施例３）
内部電極３がＮｉである１．６×０．８×０．８ｍｍサイズのセラミックＰＴＣチップの両端に、表面粗さがＲａで平均１．８μｍである下地電極７を形成した。下地電極７の形成は、まず、平均粒径０．２５μｍの銀粉７０％と平均粒径７．１μｍのＺｎ粉３０％を含む比較例１と同じ導電性ペーストを塗布し、さらにその上に平均粒径０．２１μｍの銀粉１００％の導電性ペーストを塗布して、エアー中にて６００℃で１０分間焼成して行った。このチップにシリコン樹脂の真空含浸を行い、トルエンで３０秒洗浄後に硬化して電気めっきで２μｍのＮｉ層８ａ、３μｍのＳｎ層８ｂを形成した。その後に各チップをプリント基板にはんだ付けして，はんだ濡れ不良チップ数を調べた。ここではんだ濡れ不良チップとははんだ付け後に端子電極８とはんだ面との接触角が９０度以上あるチップとした。この場合はんだ濡れ不良率は０％（ｎ＝１００）であった。
【産業上の利用可能性】
【００４９】
本発明は、サーミスタ、コンデンサ、インダクタ、ＬＴＣＣ(Low Temperature Co-fired Ceramics)、バリスタ、それらの複合部品からなる積層セラミック電子部品等、および、それらを備える機器、装置、システム、設備等、ならびに、それらの製造に広く利用することができる。
【符号の説明】
【００５０】
１…積層セラミック電子部品、２…素体、３…内部電極、４…積層体、６，６ａ…樹脂、７…下地電極、８…端子電極、８ａ…Ｎｉ層、８ｂ…Ｓｎ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010232320.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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