(57)【要約】【課題】  半導体デバイス内の歪みを正規化する方法及び歪みが正規化された半導体デバイスを提供する。【解決手段】  この方法は、集積回路の第１及び第２の電界効果トランジスタを形成するステップと、第１及び第２の電界効果トランジスタの上に応力層を形成するステップであって、応力層は第１及び第２の電界効果トランジスタのチャネル領域内に歪みを誘起する、ステップと、第２の電界効果トランジスタの少なくとも一部の上の応力層を選択的に薄層化するステップとを含む。【選択図】      図１
2010232662.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の第１及び第２の電界効果トランジスタを形成するステップと、
前記第１及び第２の電界効果トランジスタの上に応力層を形成するステップであって、前記応力層は、前記第１及び第２の電界効果トランジスタのチャネル領域内に歪みを誘起する、ステップと、
前記第２の電界効果トランジスタの少なくとも一部の上の前記応力層を選択的に薄層化するステップと、
を含む方法。
【請求項２】
前記応力層を選択的に薄層化するステップの前における、前記第１及び第２の電界効果トランジスタのチャネル領域内の歪み量の間の第１の差は、前記応力層を選択的に薄層化するステップの後における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の歪み量の間の第２の差より大きい、請求項１に記載の方法。
【請求項３】
前記応力層を選択的に薄層化するステップの前における、前記第１及び第２の電界効果トランジスタのチャネル領域内の歪み量は異なり、前記応力層を選択的に薄層化するステップの後における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の歪み量はほぼ同じである、請求項１に記載の方法。
【請求項４】
前記第１の電界効果トランジスタは、第１のゲート電極の第１の側に第１の表面積を有する第１のソース／ドレインと、前記第１のゲート電極の第２の側に第２の表面積を有する第２のソース／ドレインとを有し、
前記第２の電界効果トランジスタは、第２のゲート電極の第１の側に第３の表面積を有する第３のソース／ドレインと、前記第２のゲート電極の第２の側に第４の表面積を有する第４のソース／ドレインとを有し、
（ｉ）前記第１及び第２の表面積は、それぞれ前記第３及び第４の表面積より大きく、
前記応力層を選択的に薄層化するステップは、前記第３及び第４のソース／ドレインの上の前記応力層を薄層化し、前記第１及び第２のソース／ドレインの上の前記応力層を薄層化しない、或いは、
（ｉｉ）前記第１、第２、及び第４の表面積の各々は、前記第３の表面積より大きく、
前記応力層を選択的に薄層化するステップは、前記第３のソース／ドレインの上の前記応力層を薄層化し、前記第１、第２、及び第４のソース／ドレインの上の前記応力層を薄層化しない、或いは、
（ｉｉｉ）前記第１、第２、及び第３の表面積の各々は、前記第４の表面積より小さく、
前記応力層を選択的に薄層化するステップは、前記第４のソース／ドレインの全体より少ない部分の上の前記応力層を薄層化し、前記第１、第２、及び第３のソース／ドレイン、並びに、前記第４のソース／ドレインの残りの部分の上の前記応力層を薄層化しない、請求項１に記載の方法。
【請求項５】
前記応力層を選択的に薄層化するステップの前における、前記第１及び第２の電界効果トランジスタのチャネル領域内の歪み量は異なり、前記応力層を選択的に薄層化するステップの後における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の多数キャリア移動度はほぼ同じである、請求項１に記載の方法。
【請求項６】
前記応力層を選択的に薄層化するステップの前における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の多数キャリア移動度はほぼ同じであり、前記応力層を選択的に薄層化するステップの後における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の多数キャリア移動度は異なる、請求項１に記載の方法。
【請求項７】
前記第１及び第２の電界効果トランジスタは、対応するＮドープされたチャネル領域の両側の上にＰドープされたソース／ドレインを含み、対応するゲート電極の下方の前記Ｎドープされたチャネル領域は、対応するゲート誘電体層によって前記チャネル領域から分離され、前記応力層は圧縮応力下にある、請求項１に記載の方法。
【請求項８】
前記第１及び第２の電界効果トランジスタは、対応するＰドープされたチャネル領域の両側の上にＮドープされたソース／ドレインを含み、対応するゲート電極の下方の前記Ｐドープされたチャネル領域は、対応するゲート誘電体層によって前記チャネル領域から分離され、前記応力層は引張応力下にある、請求項１に記載の方法。
【請求項９】
集積回路の電界効果トランジスタの選択された設計レベルの設計構造部間の空間的関係を判断するステップと、
前記空間的関係に基づいて、前記電界効果トランジスタの上に形成された応力層によって前記電界効果トランジスタのチャネル領域内に誘起された歪みの推定値を生成するステップと、
前記選択された設計レベルの前記設計構造部及び前記歪みの推定値に基づいて、応力層フォトマスクを生成するステップと、
前記応力層フォトマスクを用いて、前記電界効果トランジスタの一方の少なくとも一部の上の前記応力層を選択的に薄層化するステップと、
を含む方法。
【請求項１０】
前記設計構造部は、前記選択された設計レベルの第１の設計レベルの誘電体分離構造部と、前記選択された設計レベルの第２の設計レベルのゲート電極構造部とからなり、前記ゲート電極構造部は、前記電界効果トランジスタのゲート電極を定め、前記誘電体分離構造部と協働して、前記電界効果トランジスタのソース／ドレイン及びチャネル領域を定める、請求項９に記載の方法。
【請求項１１】
前記応力層を選択的に薄層化するステップの前における、前記第１及び第２の電界効果トランジスタのチャネル領域内の歪み量の間の第１の差は、前記応力層を選択的に薄層化するステップの後における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の歪み量の間の第２の差より大きい、請求項１０に記載の方法。
【請求項１２】
前記応力層を選択的に薄層化するステップの前における、前記第１及び第２の電界効果トランジスタのチャネル領域内の歪み量は異なり、前記応力層を選択的に薄層化するステップの後における、前記第１及び第２の電界効果トランジスタの前記チャネル領域内の歪み量はほぼ同じである、請求項１０に記載の方法。
【請求項１３】
前記第１の電界効果トランジスタは、第１のゲート電極の第１の側に第１の表面積を有する第１のソース／ドレインと、前記第１のゲート電極の第２の側に第２の表面積を有する第２のソース／ドレインとを有し、
前記第２の電界効果トランジスタは、第２のゲート電極の第１の側に第３の表面積を有する第３のソース／ドレインと、前記第２のゲート電極の第２の側に第４の表面積を有する第４のソース／ドレインとを有し、
（ｉ）前記第１及び第２の表面積は、それぞれ前記第３及び第４の表面積より大きく、
前記応力層を選択的に薄層化するステップは、前記第３及び第４のソース／ドレインの上の前記応力層を薄層化し、前記第１及び第２のソース／ドレインの上の前記応力層を薄層化しない、或いは、
（ｉｉ）前記第１、第２、及び第４の表面積の各々は、前記第３の表面積より大きく、
前記応力層を選択的に薄層化するステップは、前記第３のソース／ドレインの上の前記応力層を薄層化し、前記第１、第２、及び第４のソース／ドレインの上の前記応力層を薄層化しない、或いは、
（ｉｉｉ）前記第１、第２、及び第３の表面積の各々は、前記第４の表面積より小さく、
前記応力層を選択的に薄層化するステップは、前記第４のソース／ドレインの全体より少ない部分の上の前記応力層を薄層化し、前記第１、第２、及び第３のソース／ドレイン、並びに、前記第４のソース／ドレインの残りの部分の上の前記応力層を薄層化しない、請求項１０に記載の方法。
【請求項１４】
集積回路の第１及び第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの上の第１の厚さをもつ一体の第１の領域と、前記第２の電界効果トランジスタの上の第２の厚さをもつ一体の第２の領域とを有する応力層であって、前記応力層の前記第１の領域は、前記第１の電界効果トランジスタのチャネル領域内に第１の量の歪みを誘起させ、前記応力層の前記第２の領域は、前記第２の電界効果トランジスタのチャネル領域内に第２の量の歪みを誘起する、応力層と、
を含み、
前記第１の厚さは前記第２の厚さより厚い、構造体。
【請求項１５】
前記第１及び第２の厚さが同じであった場合、前記第１の量の歪みと前記第２の量の歪みの間の差は、それぞれ前記第１及び第２の電界効果トランジスタの前記チャネル領域内に誘起される第３の量の歪みと第４の量の歪みの間の差より少ない、請求項１４に記載の構造体。
【請求項１６】
前記第１の量の歪み及び第２の量の歪みはほぼ同じである、請求項１４に記載の構造体。
【請求項１７】
前記第１の電界効果トランジスタは、第１のゲート電極の第１の側に第１の表面積を有する第１のソース／ドレインと、前記第１のゲート電極の第２の側に第２の表面積を有する第２のソース／ドレインとを有し、
前記第２の電界効果トランジスタは、第２のゲート電極の第１の側に第３の表面積を有する第３のソース／ドレインと、前記第２のゲート電極の第２の側に第４の表面積を有する第４のソース／ドレインとを有し、
（ｉ）前記第１及び第２の表面積は、それぞれ前記第３及び第４の表面積より大きく、
前記応力層は、前記第１及び第２のソース／ドレインの上の第１の厚さと、前記第３及び第４のソース／ドレインの上の第２の厚さとを有し、前記第１の厚さは前記第２の厚さより厚い、或いは、
（ｉｉ）前記第１、第２、及び第４の表面積の各々は、前記第３の表面積より大きく、
前記応力層は、前記第１、第２、及び第４のソース／ドレインの上の第１の厚さと、前記第３のソース／ドレインの上の第２の厚さとを有し、前記第１の厚さは前記第２の厚さより厚い、或いは、
（ｉｉｉ）前記第１、第２、及び第３の表面積の各々は、前記第４の表面積より小さく、
前記応力層は、前記第４のソース／ドレインの全体部分より少ない、前記第１、第２、及び第３のソース／ドレインの上の第１の厚さと、前記第４のソース／ドレインの残りの部分の上の第２の厚さとを有し、前記第１の厚さは前記第２の厚さより厚い、請求項１４に記載の構造体。
【請求項１８】
前記第１及び第２の電界効果トランジスタのチャネル領域内の多数キャリア移動度は異なり、前記第１の厚さをもつ応力層を有する、それぞれ第３及び第４の電界効果トランジスタの前記チャネル領域内の多数キャリア移動度はほぼ同じであり、前記第１及び第３の電界効果トランジスタは、前記応力層の前記厚さを除いては他の点で同一であり、前記第２及び第４の電界効果トランジスタは、前記応力層の前記厚さを除いては他の点で同一である、請求項１４に記載の構造体。
【請求項１９】
前記第１及び第２の電界効果トランジスタの前記チャネル領域内の多数キャリア移動度はほぼ同じであり、前記第１の厚さをもつ応力層を有する、それぞれ第３及び第４の電界効果トランジスタの前記チャネル領域内の多数キャリア移動度は異なり、前記第１及び第３の電界効果トランジスタは、前記応力層の前記厚さを除いては他の点で同一であり、前記第２及び第４の電界効果トランジスタは、前記応力層の前記厚さを除いては他の点で同一である、請求項１４に記載の構造体。
【請求項２０】
前記第１及び第２の電界効果トランジスタは、対応するＮドープされたチャネル領域の両側の上にＰドープされたソース／ドレインを含み、対応するゲート電極の下方の前記Ｎドープされたチャネル領域は、対応するゲート誘電体層によって前記チャネル領域から分離され、前記応力層は圧縮応力下にある、請求項１４に記載の構造体。
【請求項２１】
前記第１及び第２の電界効果トランジスタは、対応するＰドープされたチャネル領域の両側の上にＮドープされたソース／ドレインを含み、対応するゲート電極の下方の前記Ｐドープされたチャネル領域は、対応するゲート誘電体層によって前記チャネル領域から分離され、前記応力層は引張応力下にある、請求項１４に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関する。より具体的には、本発明は、半導体デバイス内の歪みを正規化する方法及び歪みが正規化された半導体デバイスに関する。
【背景技術】
【０００２】
応力層は、半導体デバイス内に、半導体デバイスの移動度特性を変える歪みを生成し得ることを認識することができる。しかしながら、様々な理由から、応力層は、デバイス間の性能の不整合をもたらす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、当技術分野において、上述された欠陥及び制限を緩和する必要性が存在する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、集積回路の第１及び第２の電界効果トランジスタを形成するステップと、第１及び第２の電界効果トランジスタの上に応力層を形成するステップであって、応力層は第１及び第２の電界効果トランジスタのチャネル領域内に歪みを誘起する、ステップと、第２の電界効果トランジスタの少なくとも一部の上の応力層を選択的に薄層化するステップとを含む方法である。
【０００５】
本発明の第２の態様は、集積回路の電界効果トランジスタの選択された設計レベルの設計構造部（design shape）間の空間的関係を判断するステップと、空間的関係に基づいて、電界効果トランジスタの上に形成された応力層により電界効果トランジスタのチャネル領域内に誘起された歪みの推定値を生成するステップと、選択された設計レベルの設計構造部及び歪みの推定値に基づいて、応力層フォトマスクを生成するステップと、応力層フォトマスクを用いて、電界効果トランジスタの一方の少なくとも一部の上の応力層を選択的に薄層化するステップとを含む方法である。
【０００６】
本発明の第３の態様は、集積回路の第１及び第２の電界効果トランジスタと、第１の電界効果トランジスタの上の第１の厚さをもつ一体の第１の領域と、第２の電界効果トランジスタの上の第２の厚さをもつ一体の第２の領域とを有する応力層であって、応力層の第１の領域は、第１の電界効果トランジスタのチャネル領域内に第１の量の歪みを誘起させ、応力層の第２の領域は、第２の電界効果トランジスタのチャネル領域内に第２の量の歪みを誘起する、応力層とを含み、第１の厚さは第２の厚さより厚い、構造体である。
【０００７】
本発明の特徴が、添付の特許請求の範囲に記載される。しかしながら、本発明自体は、添付図面と併せて読むとき、例示的な実施形態に関する以下の詳細な説明を参照することによって最も良く理解されるであろう。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態による、予備的製造ステップ後の、集積回路（ＩＣ）の例示的な電界効果トランジスタ（ＦＥＴ）の平面図である。
【図２】図１に図示されない付加的な構造体を示す、図１の線２−２を通る断面である。
【図３】図２に示されるゲート・スタックの詳細図である。
【図４】本発明の実施形態によるフォトマスク画像が上に重ねられた、図１の平面図である。
【図５】本発明の実施形態による更なる製造ステップ後の、ＩＣの例示的なＦＥＴの平面図である。
【図６】図５に図示されない付加的な構造体を示す、図５の線５−５を通る断面である。
【図７】本発明の実施形態による、ＦＥＴを製造する例示的な方法のフローチャートである。
【図８】本発明の実施形態による簡略化された設計方法のフローチャートである。
【図９】本発明の実施形態の特定のステップを実施形態するための汎用コンピュータの概略ブロック図である。
【発明を実施するための形態】
【０００９】
応力は、単位面積当たりにかかる力の平均量の尺度である。応力は、加えられた外力及び実質的に働く力（体積力：bodyforce）に対する反作用として、想像上の内面にわたって本体（ボディ）内に作用する全体の内力の強さの尺度である。歪みは、物理的本体への応力の作用によりもたらされる変形の幾何学的表現である。
【００１０】
ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）においては、チャネルが電流の方向の引張応力下にあるとき、多数キャリアすなわち電子の移動度はより大きくなる（正孔移動度はより小さくなる）。ｐ−チャネル電界効果トランジスタ（ＰＦＥＴ）においては、チャネルが電流の方向の圧縮応力下にあるとき、多数キャリアすなわち正孔の移動度はより大きくなる（電子移動度はより小さくなる）。多数キャリアの移動度の増大により、デバイスの性能が向上する。
【００１１】
図１は、本発明の実施形態による、予備的製造ステップ後のＩＣの例示的なＦＥＴの平面図である。明確にするために、図１では、幾つかの構造体（図２に示される）は図示されない。図１において、対向する第１の側１０１及び第２の側１０２と、対向する第３の側１０３及び第４の側１０４とを有するシリコン領域１００、並びに、対向する第１の側１０６及び第２の側１０７と、対向する第３の側１０８及び第４の側１０９とを有するシリコン領域１０５が、誘電体分離１１０に囲まれる。ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、及び１１５Ｄが、シリコン領域１００にわたって延び（この例においては垂直方向に、他の角度も可能である）、シリコン領域１００の第１の側１０２及び第２の側１０３と交差し、ゲート電極１１５Ｅが、シリコン領域１０５にわたって延び（この例においては垂直方向に、他の角度も可能である）、シリコン領域１０５の第１の側１０６及び第２の側１０７と交差する。シリコン領域１００及び１０５の両方とも、幅Ｗを有する。ゲート電極１１５Ａ及び１１５Ｄは、それぞれシリコン領域１００の第３の側１０３及び第４の側１０４から距離Ｄ１だけ間隔をおいて配置される。ゲート電極１１５Ａ及び１１５Ｂは距離Ｄ２だけ間隔をおいて配置され、ゲート電極１１５Ｂ及び１１５Ｃは距離Ｄ２だけ間隔をおいて配置され、ゲート電極１１５Ｃ及び１１５Ｄは距離Ｄ３だけ間隔をおいて配置される。ゲート電極１１５Ｅは、シリコン領域１０５の第３の側１０８及び第４の側１０９から距離Ｄ１だけ間隔をおいて配置される。Ｄ３はＤ２より大きく、Ｄ２はＤ１より大きい。図１の例においては、ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、及び１１５Ｅの各々は、幅Ｌを有する。一例においては、ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、及び１１５Ｅは、ポリシリコンを含む。共通の集積回路設計システムでは、設計レベル及び設計レベル構造部を用いるので、種々の設計レベルの構造部間（例えば、誘電体分離構造部とゲート電極構造部の間）の距離を測定し、平面図上の距離（例えば、Ｄ１、Ｄ２、及びＤ３）に応力モデル及び歪み計算の基礎をおき、これらを調整するのが最も便利である。歪みは、ある面積における応力量の関数であるので、Ｌ及びＷがＤ１、Ｄ２及びＤ３と同じ値であるとき、モデル及び計算の出力は、Ｄ１、Ｄ２、及びＤ３で表すことができ、設計時間が減少する。
【００１２】
図２は、図１に図示されない付加的な構造体を示す、図１の線２−２を通る断面である。図２においては、ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、及び１１５Ｄの両側（上で接する）のシリコン領域１００内にソース／ドレイン１２０Ａが形成され、ゲート電極１１５Ｅの両側のシリコン領域１０５内にソース／ドレイン１２０Ｂが形成される。図２から、シリコン領域１００及び１０５は、埋込み酸化物（ＢＯＸ）層１３５により支持基板１３０（例えば、単結晶シリコン）から分離された単結晶シリコン層１２５の領域であることが分かる。誘電体分離１１０は、シリコン層１２５の上面１３７からＢＯＸ層１３５まで延びる。シリコン層１２５、基板１３０、及びＢＯＸ層１３５は、シリコン・オン・インシュレータ（ＳＯＩ）基板を含む。しかしながら、本発明の実施形態は、従来のバルク単結晶シリコン基板上で実施することができる。チャネル領域１４０Ａ、１４０Ｂ、１４０Ｃ、及び１４０Ｄは、それぞれゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、及び１１５Ｄの下方でソース／ドレイン１２０Ａにより境界付けられる。チャネル領域１４０Ｅは、ゲート電極１１５Ｅの下方でソース／ドレイン１２０Ｂにより境界付けられる。応力層１４５が、誘電体分離１１０、ゲート・スタック１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、及び１５０Ｅで覆われていないシリコン層１２５の領域、並びに、ゲート・スタック１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、及び１５０Ｅ上に形成される。応力層１４５内の応力がシリコン層１２５内に歪みを誘起するのを防止しない限り、応力層１４５と誘電体分離１１０の間、並びに、シリコン層１２５とゲート・スタック１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、及び１５０Ｅの間に薄い介在層を有することが可能である。一例では、応力層１４５は、窒化シリコンを含む。特定の個々のソース／ドレイン１２０Ａが、２つの隣接した電界効果トランジスタ間で共有されることを、図２から理解すべきである。Ｄ１、Ｄ２、Ｄ３、Ｌ及びＷは、誘電体分離１１０と、ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、及び１１５Ｅの間の当該空間的関係を定める。
【００１３】
図３は、図２に示されるゲート・スタック１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、及び１５０Ｅの詳細図である。図３において、Ｘは、Ａ、Ｂ、Ｃ、Ｄ、又はＥを表す。図３において、ゲート・スタック１５０Ｘは、ゲート誘電体層１５５と、ゲート誘電体層１５５上のゲート電極１１５Ｘと、ゲート電極１１５Ｘ上の誘電体キャップ層１６０と、ゲート電極１１５Ｘの両側の随意的な誘電体側壁スペーサ１６５とを含む。
【００１４】
図２に戻ると、シリコン層１２５がドープされたＰ型であり、ソース／ドレイン１２０Ａ及び１２０ＢがドープされたＮ型である（ＦＥＴはＮＦＥＴである）とき、応力層１４５は、内部引張応力（internal tensile stress）下にあり、チャネル領域１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、及び１４０Ｅ内に引張歪みを誘起する。シリコン層１２５がドープされたＮ型であり、ソース／ドレイン１２０Ａ及び１２０ＢがドープされたＰ型である（ＦＥＴはＰＦＥＴである）とき、応力層１４５は、内部圧縮応力（internal compressive stress）下にあり、チャネル領域１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、及び１４０Ｅ内に圧縮歪みを誘起する。
【００１５】
図１に戻ると、距離Ｄ１、Ｄ２及びＤ３で示されるようなシリコン領域１００及び１０５の異なる間隙幅がどのように生じ得るかを理解することが有用である。一例においては、この幅は、介在する構造部を可能にするには狭すぎるものである。一例においては、介在する構造部が許されない。多角形（ポリゴン）構造部の密度をより均一にするために、充填構造部（fill shape）が、規則的にＣＭＯＳ設計に付加される。充填構造部は、他の実体構造部（real shape）と同時に作られた構造体である（すなわち、ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、及び１１５Ｅのような物理的な集積回路の一部であるが、同じ製造レベル内の他のいずれの充填構造部又は実体構造部にも、或いは、通常、他の製造レベル内のいずれの充填構造部又は実体構造部にも電気的に接続されない構造体を生成する構造部）。実体構造部におけるより緊密な寸法公差を達成するために、均一な構造部密度が望まれる。しかしながら、充填構造部は貫入性のものであり、設計プロセスの後の方に、電気的モデリング及びシミュレーションが完了した後に導入されるので、予期しない影響が生じる可能性がある。従って、電流ミラー及び電圧制御オシレータのような幾つかの高感度のアナログ設計においては、ブロック構造部（blocking shape）を付加して、高感度回路構造部に接近した領域内に後で充填構造部が挿入されるのを実際に防止する。一例においては、ゲート電極１１５Ｃと１１５Ｄとの間の（距離Ｄ３の）領域は、最初に、設計内に充填構造部（例えば、誘電体分離の充填構造部）を含むことができたが、設計プロセスの後の段階で除去された。
【００１６】
上述のように、シリコン領域１００及び１０５のいずれかの所定部分における応力層１４５（図２を参照されたい）により誘起された歪みは、応力層の真下の（介在層を想定する）又は応力層に接触するソース／ドレインの表面積、並びに、応力層の厚さの関数である。応力層が薄いほど、シリコン層に加えられる応力が少なくなる。均一な厚さの応力層１４５（図２を参照されたい）が与えられた場合、表面がより容易に変形して、幾らかの応力を解放することから、表面積が大きいほど、シリコン領域に伝えられる応力が少なくなる。従って、応力がかけられたＦＥＴのチャネル領域内の歪みは、チャネル領域の両側のソース／ドレインの表面積の関数になり、この歪みは、表面積が増加するに従って減少する。図１において、側壁スペーサ１６５（図３を参照されたい）を無視すると、Ｗ×Ｄ１の露出された表面積を有するシリコン領域１００及び１０５の部分は、最も高い相対応力下にある。Ｗ×Ｄ３の面積を有するシリコン領域１００の部分は、最も低い相対応力下にある。Ｗ×Ｄ２の面積を有するシリコン領域１００の部分は、中程度の相対応力下にある（最も高い相対応力と最も低い相対応力との間）。
【００１７】
図１及び図２を参照すると、様々な空間的組み合わせにおける歪みに関する有効表面積を示すために、互いに対応する及びトレンチ分離１１０の境界に対する、ゲート電極１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、及び１１５Ｅの特定の空間的関係が選択された。チャネル領域１４０Ａ内に誘起される歪みは、第２の側における中程度の応力領域の表面積（Ｗ×Ｄ２）と結合した、第１の側における高応力領域の表面積（Ｗ×Ｄ１）に由来するものである。チャネル領域１４０Ｂ内に誘起される歪みは、第１及び第２の側の両方における中程度の応力領域の表面積（Ｗ×Ｄ２）に由来するものである。チャネル領域１４０Ｃ内に誘起される歪みは、第２の側における低応力領域の表面積（Ｗ×Ｄ３）と結合した、第１の側における中程度の応力領域の表面積（Ｗ×Ｄ２）に由来するものである。チャネル領域１４０Ｄ内に誘起される歪みは、第２の側における高応力領域の表面積（Ｗ×Ｄ１）と結合した、第１の側における低応力領域の表面積（Ｗ×Ｄ３）に由来するものである。チャネル領域１４０Ｅ内に誘起される歪みは、第１及び第２の側の両方における高応力領域の表面積（Ｗ×Ｄ１）に由来するものである。等しいＷを有するトランジスタが与えられた場合、応力低減面積は、距離Ｄ１、Ｄ２、及びＤ３の関数になることを理解すべきである。本発明の実施形態は、選択されたソース／ドレイン領域にわたって応力層１４５の厚さを低減させることによって、チャネル領域１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、及び１４０Ｅ内の歪み及び多数キャリアの移動度を正規化する（ｎｏｒｍａｌｉｚｅ）。
【００１８】
図４は、本発明の実施形態によるフォトマスク画像が上に重ねられた、図１の平面図である。明確にするために、ソース／ドレイン１２０Ａ及び１２０Ｂ、並びに図２の側壁スペーサ１６５は、図示されていない。図４において、組み合わせて用いられるとき、フォトマスク構造部１７０Ａ、１７０Ｃ、１７０Ｄ、及び１７０Ｅは、太い輪郭の四角内の応力層１４５の領域を選択的に薄層化することを可能にするので、チャネル領域１４０Ａ、１４０Ｃ、１４０Ｄ、及び１４０Ｅ（図２を参照されたい）内の歪みは、チャネル領域１４０Ｂ（図２を参照されたい）のものに正規化される。この例においては、２つのマスクが用いられ、第１のフォトマスクは、全ての構造部１７０Ａ、１７０Ｃ、１７０Ｄ、及び１７０Ｅを含む。第２のフォトマスクは、構造部１７０Ｅだけを含む。図４の例においては、フォトマスク構造部１７０Ｃは、ゲート電極１１５Ｃからゲート電極１１５Ｄに向けて半ばまで、すなわちＤ３割る２の距離まで延びる。このプロセスは、図７及び下記に示される。
【００１９】
図５は、本発明の実施形態による更なる製造ステップ後のＩＣの例示的なＦＥＴの平面図であり、図６は、図５に図示されていない付加的な構造体を示す、図５の線５−５を通る断面である。明確にするために、図２のソース／ドレイン１２０Ａ及び１２０Ｂ、並びに側壁スペーサ１６５は、図５には図示されないが、図６に図示されている。フォトリソグラフィ・ステップ及びエッチング・ステップの後、応力誘起層１４５の元の厚さがＴ１であった場合、応力層の領域１４５Ａが厚さＴ２まで低減され、応力誘起層１４５の領域１４５Ｂが厚さＴ３まで低減され、ここで、Ｔ１はＴ２より厚く、Ｔ２はＴ３より厚い。Ｔ１、Ｔ２、及びＴ３は、図６に示される。図５においては、ソース／ドレイン・コンタクト１７５及びゲート電極コンタクト１８０が、応力層１４５の残りの厚さまで形成される。ゲート電極１１５Ａ、１１５Ｃ、１１５Ｄ、及び１１５Ｅの上に選択的に薄層化されたものとして応力層１４５が示されるが、チャネル領域１４０Ａ、１４０Ｃ、１４０Ｄ、及び１４０Ｅ（図６を参照されたい）内の歪みの低減に最も大きい影響をもつのは、主として、ゲート・スタック１５０Ａ、１５０Ｃ、１５０Ｄの一方の側、並びに、ゲート・スタック１５０Ｅの両側に隣接したシリコン領域１００／１０５の上の（より具体的には、ソース・ドレイン領域の上の）応力層１４５の選択的薄層化である。応力層１４５は、ゲート・スタック１５０Ａ、１５０Ｃ、及び１５０Ｄの一方の側、並びに、ゲート・スタック１１５Ｂの両側に隣接したシリコン層１００の領域の上で薄層化されない。応力層１４５は、ゲート・スタック１１５Ｃに隣接したシリコン層１００の一部の上で薄層化され、ゲート・スタック１５０Ｃと１５０Ｄの間のシリコン層の残りの部分の上では薄層化されない。
【００２０】
応力層１４５の選択的薄層化の目的は、（ｉ）チャネル領域１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、及び１１５Ｅの間の歪み（又は、多数キャリア移動度）の差を低減させること、（ｉｉ）チャネル領域１１５Ａ、１１５Ｃ、１１５Ｄ及び１１５Ｅ内の歪み（又は、多数キャリア移動度）をチャネル領域１１５Ｂ内の歪み（又は、多数キャリア移動度）とほぼ同じになるように低減させること、（ｉｉｉ）チャネル領域１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ及び１１５Ｅ内の歪み（又は、多数キャリア移動度）をほぼ同じにすること、又は（ｉｖ）これらの組み合わせのいずれかである。２組のフォトマスク構造部及び厚さＴ１、Ｔ２及びＴ３に対応する３つのレベルの歪みの正規化を説明したが、１つのフォトマスク構造部と２つのレベルの歪みの正規化、或いは、２組より多いフォトマスク構造部と３つより多いレベルの歪みの正規化といった、幾つかのものがあり得る。ゲート電極／誘電体分離の幾何学構造部の組み合わせに対する本発明の適用を示すために、図１、図２、図４、図５及び図６において５つのチャネル領域が示されたが、これらを一対のＦＥＴに適用してもよい。また、ＦＥＴが、同じＬ及びＷの値（図１を参照されたい）を有する必要はない。
【００２１】
本発明の実施形態による歪み及び多数キャリア移動度の選択的調整により、さもなければ同じ歪み及び多数キャリア移動度を有するＦＥＴを、異なる歪み及び多数キャリア移動度を有するように製造することができる。このように、ＦＥＴは、僅かに異なる時間に「オン」になる。例えば、本発明の実施形態を用いて、起動したときに同じ周知の状態に「達する」ラッチを製造することができる。
【００２２】
図７は、本発明の実施形態に従った後の、ＦＥＴを製造する例示的な方法のフローチャートである。ステップ２００において、当該ＦＥＴを用いるプロセス・シミュレーションが行なわれる。一例において、シミュレーションは、チャネル歪みへの影響を応力層の厚さの関数として捕らえる。相互コンダクタンスは、歪みの関数であるキャリア移動度と関連する。このシミュレーションは、応力層の厚さのデータを提供し、それを以下に述べられる応力層エッチング・ステップ２４０及び２６０のためのエッチング時間に変えることができる。シミュレーション・データは、応力層のマスク構造部を決定するためにも用いられる。ステップ２０５において、応力層のエッチング・フォトマスクを生成する（図８及び以下の説明を参照されたい）。ステップ２１０において、図２に示されるように、ソース／ドレイン・レベルを通って集積回路を製造する。ステップ２１５において、集積回路上に応力層を形成する。ステップ２２０において、集積回路上に第１のフォトレジスト層を形成する。ステップ２２５において、フォトマスク構造部１７０Ａ、１７０Ｃ、１７０Ｄ及び１７０Ｅ（図４を参照されたい）を含む第１のフォトマスクを用いて、第１のフォトレジスト層を露光させる。ステップ２３０において、第１のフォトレジスト層を現像して、第１のパターン形成されたフォトレジスト層を形成し、応力層の幾つかの領域が、第１のパターン形成されたフォトレジスト層の開口部内に露出されるようにする。ステップ２３５において、例えば層を紫外線に曝すことによって、第１のパターン形成されたフォトレジスト層を「硬化させる」。１つのフォトマスクを使用する、又は第２のフォトレジスト層を塗布する前に第１のフォトレジスト層を剥離する代替的なフォトリソグラフィ・プロセスにおいて、このステップは必要とされない。ステップ２４０において、例えば、応力層の厚さの２５％まで、時限式エッチングが行なわれる。ステップ２４５において、第１のパターン形成されたフォトレジスト層の上に、第２のフォトレジスト層が適用される。「硬化すること」により、第１のパターン形成されたフォトレジスト層が、第２のフォトレジスト層内に溶解することが防止される。ステップ２５０において、フォトマスク構造部１７０Ｅ（図４を参照されたい）又は僅かに大きいバージョンのフォトマスク構造部１７０Ｅを含む第２のフォトマスクを用いて、第２のフォトレジスト層を露光させる。ステップ２５５において、第２のフォトレジスト層を現像して、第２のパターン形成されたフォトレジスト層を形成し、応力層の幾つかの領域が、第１のパターン形成されたフォトレジスト層の開口部と位置合わせする、第２のフォトレジスト層の開口部内に露出されるようにする。ステップ２６０において、例えば、応力層の元の厚さのさらに２５％から５０％まで、時限式エッチングが行なわれる。ステップ２６５において、第１及び第２のパターン形成されたフォトレジスト層を除去し、ステップ２７０において、応力層の残りの厚さを通ってソース／ドレイン及びゲート電極へのコンタクトを形成する。次に、配線レベル及び端子相互接続部の形成といった、付加的な製造ステップを行う。
【００２３】
図８は、本発明の実施形態による簡単化された設計方法のフローチャートである。ステップ３００において、高レベルの回路設計が、例えば、高水準定義言語（high definition language、ＨＤＬ）を用いて生成される。ステップ３０５において、ネットリストを生成する。ステップ３１０において、設計シミュレーション、タイミング・シミュレーション等を行う。ネットリストは、ステップ３０５へのループ・バックにより修正される。設計が仕様を満たすまで、ループが継続する。ステップ３１５において、構造部ファイル（shapes file）３２０を生成する。構造部ファイル３２０は、フォトマスク・レベルにより編成され、「実体」構造部、充填構造部、及びブロック構造部を含む。ステップ３１５において、応力層のフォトレジスト構造部も生成される。ステップ３２５において、構造部ファイルを用いて、実際のフォトマスクを製造する。
【００２４】
応力層のフォトマスク構造部の生成には、（１）充填構造部及びブロック構造部（充填構造部の配置を防止するが、フォトマスク上に現われない構造部）を付加した後の、完了した回路設計のモデリング及びシミュレーション、及び（２）誘電体分離レベル設計構造部、ゲート電極設計構造部、応力層エッチング構造部をどこに配置するかを管理する規則、及び図７のステップ２００のプロセス・モデリングからのデータを用いて、応力層エッチング構造部を生成すること、が必要とされる。応力層構造部の平面図上の位置決めは、パターン周囲密度マッピング・ツールを用いて行うことができる。パターン周囲密度は、集積回路チップの定められた領域（例えば、チップ全体、チップの領域等）における全ての構造部の周囲を、定められた領域の面積で割った商として定められる。これは、充填構造部を配置するのに用いられるものと同じツールである。応力層構造部をどこに配置するかを管理する規則は、ゲート電極の距離（例えば、Ｄ１、Ｄ２、及びＤ３、図１を参照されたい）からのソース／ドレイン延長部、或いは、ソース／ドレイン表面積を用いる、ルックアップ・テーブル又は次元アルゴリズムの形態とすることができる。
【００２５】
図９は、本発明の実施形態の特定のステップを実施するための汎用コンピュータの概略ブロック図である。一般に、図７のステップ２００及び２０５、並びに、図８のステップ３００、３０５、３１０及び３１５に関して本明細書で記載された方法は、コンピュータを用いて実施され、コンピュータによって用いるリムーバブル媒体又はハード媒体上の命令の組としてコード化することができる。
【００２６】
図９において、コンピュータ４００は、少なくとも１つのマイクロプロセッサ、すなわち中央演算処理装置（ＣＰＵ）４０５を有する。ＣＰＵ４０５は、システム・バス４１０を介して、ランダム・アクセス・メモリ（ＲＡＭ）４１５と、読み取り専用メモリ（ＲＯＭ）４２０と、リムーバブル・データ及び／又はプログラム記憶装置４３０並びに大容量データ及び／又はプログラム記憶装置４３５を接続するための入出力（Ｉ／Ｏ）アダプタ４２５と、キーボード４４５及びマウス４５０を接続するためのユーザ・インターフェース・アダプタ４４０と、データ・ポート４６０を接続するためのポート・アダプタ４５５と、ディスプレイ装置４７０を接続するためのディスプレイ・アダプタ４６５とに相互接続される。付加的なポート・アダプタ４５５を通して、テスタをコンピュータ・システム４００に接続してもよい。
【００２７】
ＲＯＭ４２０は、コンピュータ４００のための基本オペレーティング・システムを含む。当技術分野で周知のように、オペレーティング・システムは、代替的に、ＲＡＭ４１５又は他の場所にあってもよい。リムーバブル・データ及び／又はプログラム記憶装置４３０の例には、フレキシブル・ディスク・ドライブ及びテープ・ドライブなどの磁気媒体と、ＣＤ  ＲＯＭドライブなどの光媒体とが含まれる。大容量データ及び／又はプログラム記憶装置４３５の例には、電子、磁気、光、電磁気、赤外線、及び半導体デバイスが含まれる。コンピュータ可読媒体の例には、半導体又は固体メモリ、磁気テープ、リムーバブル・コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、剛性磁気ディスク、及び光ディスクが含まれる。現在の光ディスクの例には、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、コンパクトディスク読み取り／書き込み（ＣＤ−Ｒ／Ｗ）、及びＤＶＤが含まれる。キーボード４４５及びマウス４５０に加えて、トラックボール、書き込みタブレット、圧力パッド、マイクロフォン、ライトペン、及び位置感知スクリーン・ディスプレイといった他のユーザ入力装置をユーザ・インターフェース４４０に接続することもできる。ディスプレイ装置の例には、陰極線管（ＣＲＴ）ディスプレイと、液晶ディスプレイ（ＬＣＤ）とが含まれる。
【００２８】
本発明の実施を簡略化するために、当業者により、適切なアプリケーション・インターフェースを持つコンピュータ・プログラムを作成し、システム或いはデータ及び／又はプログラム記憶装置に格納することができる。動作に当たっては、本発明を実行するための情報又はそのために作成されたコンピュータ・プログラムが、適切なリムーバブル・データ及び／又はプログラム記憶装置４３０にロードされるか、データ・ポート４６０を介して与えられるか、又はキーボード４４５を用いてタイプ入力される。
【００２９】
従って、本発明の実施形態は、半導体デバイスの製造において応力層を調整するためのシステム及び方法、並びに、歪みが正規化された半導体デバイスを提供する。
【００３０】
本発明を理解するために、本発明の実施形態の説明が上記に与えられる。本発明は、本明細書で説明された特定の実施形態に限定されるものではなく、当業者には明らかなように、本発明の範囲から逸脱することなく種々の修正、再構成、及び置換が可能であることが理解されるであろう。従って、下記の特許請求の範囲は、そのような修正及び変更の全てを本発明の真の趣旨及び範囲内にあるものとして網羅することが意図されている。
【符号の説明】
【００３１】
１００、１０５：シリコン領域
１１０：誘電体分離
１１５Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、１１５Ｅ：ゲート電極
１２０Ａ、１２０Ｂ：ソース／ドレイン領域
１２５：シリコン層
１３０：基板
１３５：埋込み酸化物（ＢＯＸ）層
１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、１４０Ｅ：チャネル領域
１４５：応力層
１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、１５０Ｅ：ゲート・スタック
１５５：ゲート誘電体層
１６０：誘電体キャップ層
１６５：側壁スペーサ
１７０Ａ、１７０Ｃ、１７０Ｄ、１７０Ｅ：フォトマスク構造部
１７５：ソース／ドレイン・コンタクト
１８０：ゲート電極コンタクト
４００：コンピュータ
４０５：中央演算処理処理（ＣＰＵ）
４１０：システム・バス
４１５：ランダム・アクセス・メモリ（ＲＡＭ）
４２０：読み取り専用メモリ（ＲＯＭ）
４２５：入出力（Ｉ／Ｏ）アダプタ
４４０：ユーザ・インターフェース・アダプタ
４５５：ポート・アダプタ
４７０：ディスプレイ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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