(57)【要約】【課題】  電源が遮断された場合に、揮発性の記憶装置内のデータを不揮発性の記憶装置に退避させ、リセット処理を行うことができる電子機器を提供することを目的とする。【解決手段】  電源遮断時に電源電圧Ｖｄｄが閾値電圧Ｖ１以下になれば第１リセット信号を出力するリセット生成部１０１と、電源電圧Ｖｄｄが閾値電圧Ｖ１より低い閾値電圧Ｖ２以下になると第２リセット信号を出力するリセット生成部２０１と、第１リセット信号の出力の終了に基づいて、復帰時リセット信号を出力する復帰時リセット生成部１０３を設ける。データの退避を行う退避部２０３は、第１リセット信号によりデータの退避を開始し、第２リセット信号に基づいてリセットされる。また、退避部２０３は復帰時リセット信号に基づいてリセットされるので、電源電圧Ｖｄｄが電圧Ｖ１以下になれば、データの退避部２０３はリセットされることになり、低電圧状態による異常動作を防止できる。【選択図】  図１
2010218406.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が第１閾値以下になれば、第１リセット信号を出力する第１リセット生成手段と、
上記電源電圧が第１閾値より低い第２閾値以下になれば、第２リセット信号を出力する第２リセット生成手段と、
第１リセット信号の出力の終了に基づいて、復帰時リセット信号を出力する復帰時リセット生成手段と、
第１リセット信号に基づいて、リセット処理が行われる第１被リセットデバイスと、
第２リセット信号及び上記復帰時リセット信号に基づいて、リセット処理が行われる第２被リセットデバイスとを備え、
第２被リセットデバイスは、第１リセット信号に基づいて、リセット前処理を開始するリセット前処理手段を備えることを特徴とする電子機器。
【請求項２】
上記リセット前処理手段は、第１リセット信号に基づいて、揮発性の記憶装置に保持されるデータを不揮発性の記憶装置に退避させる処理を開始することを特徴とする請求項１に記載の電子機器。
【請求項３】
上記復帰時リセット生成手段は、遅延回路を用いて第１リセット信号の出力の終了時から一定時間、上記復帰時リセット信号を出力することを特徴とする請求項１又は２に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に係り、さらに詳しくは、電源電圧の低下に基づいてリセット前処理を行う電子機器の改良に関する。
【背景技術】
【０００２】
複合機は、プリンタ、ファクシミリ、スキャナなどの複数の機能を有する電子機器である。複合機の電源供給が開始されると、低電圧状態での複合機内のデバイスの異常動作や破損を防止するため、デバイスのリセット処理が行われる。同様に、電源の遮断時にもデバイスのリセット処理が行われる。
【０００３】
停電等により電源が遮断された場合にもリセット処理が行われる。しかしながら、直ちに複合機のハードディスクのリセット処理を行い、ハードディスクを動作中の状態のまま停止させると、その後の衝撃により、ハードディスクが読み取り用のヘッドと衝突して破損する可能性がある。また、コンパクトフラッシュ（登録商標）の書込み処理中にリセット処理が行われると、データの破損により正常に読むことができなくなるという問題が発生する。
【０００４】
このため、複合機は、電源遮断時にデバイスやデータの破損等を防止するためのリセット前処理を行う必要がある。具体的には、データの消失を防止するため、揮発性メモリから不揮発性のコンパクトフラッシュメモリやハードディスクにデータを退避させる処理を行ったり、ハードディスクの破損を防止するため、ハードディスクのヘッドを初期位置に戻す処理を行ったりしている。
【０００５】
このリセット前処理は、リセット処理よりも先に行われる必要がある。このため、まず、リセット前処理の開始を指示するトリガー信号を生成し、リセット前処理のために十分な時間を確保した上でリセット処理を行う必要がある。例えば、電源スイッチが押されると、リセット前処理に十分な時間を確保してからリセット処理を行う複合機がある。ただし、この複合機でも、ＡＣ電源のコンセントを抜くことにより電源が遮断される場合や停電等の場合は想定されておらず、この場合にもリセット前処理のための時間を確保できる構成にする必要がある。
【０００６】
特許文献１には、電源遮断時に、リセット信号と同時にデータの退避処理を開始させるトリガー信号を生成し、リセット信号を遅延回路により遅延させることによってリセット処理の開始を遅らせ、データの退避処理を行う時間を確保する発明が記載されている。特許文献２には、電源の遮断に伴う電源電圧の低下を電圧監視回路により監視し、データの退避処理を開始する電源電圧の閾値とリセット処理を開始する電源電圧の閾値とに差を設けることにより、データの退避処理を行う時間を確保する電子機器の発明が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−５０５５７号公報
【特許文献２】特開２００７−２０７１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の発明は、遅延回路によりリセット処理の開始を遅らせることでデータの退避処理を行う時間を確保することができる。しかしながら、電源遮断時の電源電圧の低下速度は一定ではないため、確実にリセット処理を行うことを考慮すると、リセット処理を長時間遅延させることはできず、データを退避させるのに十分な時間を確保することができないという問題があった。
【０００９】
特許文献２に記載の発明は、電源電圧の閾値に差を設けることにより、データの退避処理のトリガーとなる信号とリセット信号との出力のタイミングをずらし、データの退避処理を行う時間を確保することができる。特許文献２に記載の発明において、電源電圧が第１の閾値以下に低下すると、データの退避処理が開始され、第２の閾値以下に低下すると、リセット処理が開始される。このため、電源電圧が第１の閾値以下に低下しても、第２の閾値以下に低下せずに電源電圧が回復した場合、データの退避処理は行われるが、リセット処理は行われないことになる。しかしながら、リセット処理の開始を遅らせるのはデータの退避等のリセット前処理を行う時間を確保するためであり、リセット前処理が行われた後は、デバイスの異常動作や破損を防止するためにリセット処理が行われる必要がある。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、電源が遮断された場合に、リセット前処理を行った後、リセット処理を行うことができる電子機器を提供することを目的とする。また、電源が遮断された場合に、揮発性の記憶装置内のデータを不揮発性の記憶装置に退避させ、リセット処理を行うことができる電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
第１の本発明による電子機器は、電源電圧が第１閾値以下になれば、第１リセット信号を出力する第１リセット生成手段と、上記電源電圧が第１閾値より低い第２閾値以下になれば、第２リセット信号を出力する第２リセット生成手段と、第１リセット信号の出力の終了に基づいて、復帰時リセット信号を出力する復帰時リセット生成手段と、第１リセット信号に基づいて、リセット処理が行われる第１被リセットデバイスと、第２リセット信号及び上記復帰時リセット信号に基づいて、リセット処理が行われる第２被リセットデバイスとを備え、第２被リセットデバイスは、第１リセット信号に基づいて、リセット前処理を開始するリセット前処理手段を備えるように構成される。
【００１２】
このような構成により、リセット処理が行われる閾値電圧に差を設けることにより、電源電圧が低下した場合に第１被リセットデバイスのリセット処理が早期に行われる一方、第２被リセットデバイスのリセット処理を遅らせ、リセット前処理に必要な時間を確保することができる。また、復帰時リセット信号に基づいて第２被リセットデバイスのリセット処理が行われるので、電源電圧が第１閾値以下に低下すれば、電源電圧が第２閾値以下に低下しなくても第２被リセットデバイスのリセット処理が行われ、第１被リセットデバイス及び第２被リセットデバイスの両方の異常動作や破損等を防止することができる。
【００１３】
第２の本発明による電子機器は、上記構成に加え、上記リセット前処理手段は、第１リセット信号に基づいて、揮発性の記憶装置に保持されるデータを不揮発性の記憶装置に退避させる処理を開始するように構成されている。
【００１４】
このような構成により、第２被リセットデバイスにリセット処理が行われるタイミングを遅らせ、揮発性の記憶装置に保持されるデータを不揮発性の記憶装置に退避させるために必要な時間を確保することができる。
【００１５】
第３の本発明による電子機器は、上記構成に加え、上記復帰時リセット生成手段は、遅延回路を用いて第１リセット信号の出力の終了時から一定時間、上記復帰時リセット信号を出力するように構成されている。
【００１６】
このような構成により、遅延回路を用いたリセット信号と遅延回路を用いないリセット信号との出力時のタイミングの差を利用して復帰時リセット信号を出力することができるので、電源電圧の復帰時に第２被リセットデバイスのリセット処理が行われる構成を簡単な回路により実現することができる。
【発明の効果】
【００１７】
本発明によれば、第１被リセットデバイスには、早期にリセット処理を行うことができる一方、第２被リセットデバイスには、第１閾値より低い第２閾値を設けてリセット処理を遅らせることができる。また、第１被リセットデバイスのリセット処理に用いられるリセット信号をトリガーとしてリセット前処理を開始することにより、第２被リセットデバイスのリセット前処理を行う時間を確保することができる。
【００１８】
更に、第１被リセットデバイスと第２被リセットデバイスとは、リセット処理が行われる閾値が異なるにもかかわらず、第１被リセットデバイスのリセット処理が行われた場合には、電源電圧が回復した時に第２被リセットデバイスのリセット処理が行われる。このため、電源電圧が第１閾値以下に低下した場合には、例えば、電源電圧が第２閾値以下に低下しなかった場合でも、第１被リセットデバイス及び第２被リセットデバイスの両方にリセット処理を行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態による電子機器１の構成例を示したブロック図である。
【図２】図１に示した復帰時リセット生成部１０３の一構成例を示したブロック図である。
【図３】電源電圧Ｖｄｄが低下した場合の図２における各出力端子の電位変化を表したグラフである。
【図４】図１の電源電圧Ｖｄｄが変化した場合の各出力の電位変化を示したグラフである。
【図５】図１の各出力の電位変化を示したグラフである。
【図６】図１の電子機器１における電源監視処理の一例を示したフローチャートである。
【発明を実施するための形態】
【００２０】
図１は、本発明の実施の形態による電子機器１の構成例を示したブロック図である。この電子機器１は、商用電源１０、電源供給部１１、ＤＣ／ＤＣコンバータ２０、第一回路ブロック１００及び第二回路ブロック２００により構成される。
【００２１】
電源供給部１１は、商用電源１０から供給される交流電力を直流電力に変換して、電源電圧Ｖｄｄの定電圧電源を供給する電源装置である。通常時には電源電圧Ｖｄｄは電圧Ｖ０をとり、電源遮断時には電源電圧Ｖｄｄは通常時の電圧Ｖ０から低下する。ここでは、電源供給部１１は、第一回路ブロック１００及びＤＣ／ＤＣコンバータ２０に電源を供給しているものとする。ＤＣ／ＤＣコンバータ２０は、供給された電力を電圧変換して第二回路ブロック２００に出力する電圧変換回路である。ＤＣ／ＤＣコンバータ２０は、電源電圧Ｖｄｄから、Ｖｄｄより低い電源電圧Ｖｃに電圧を変換し、変換後の電源を第二回路ブロック２００に供給している。電源電圧Ｖｃは、通常時に電圧Ｖ１０をとり、電源遮断時には電源電圧Ｖｄｄの低下に伴い、電圧Ｖ１０から低下する。第一回路ブロック１００は、第１リセット信号ＲＳ１及び復帰時リセット信号ＲＳ３を出力し、それぞれ第二回路ブロック２００に入力される。
【００２２】
第一回路ブロック１００は、リセット生成部１０１、遅延回路１０２、復帰時リセット生成部１０３及び被リセットデバイス１０４により構成される。リセット生成部１０１は、電源電圧Ｖｄｄを監視するリセットＩＣであり、電源の遮断等により電源電圧Ｖｄｄが通常時の電圧Ｖ０から閾値電圧Ｖ１まで低下すると、第１リセット信号ＲＳ１を出力する。電源電圧Ｖｄｄの低下を検出してリセット信号を出力することにより、デバイスのリセット処理を行い、電源遮断時にデバイスの異常動作等を防止することができる。
【００２３】
また、図示されていないＤＣ／ＤＣコンバータが、電源電圧Ｖｄｄから電源電圧Ｖｃに電圧を変換し、変換後の電源が第一回路ブロック１００内のリセット生成部１０１を除く各デバイスに供給される。リセット生成部１０１には、そのまま電源電圧Ｖｄｄの電力が供給されている。
【００２４】
遅延回路１０２は、第１リセット信号ＲＳ１が入力されると、第１リセット信号ＲＳ１を一定時間だけ遅延させた遅延リセット信号ＤＬ１を出力する。復帰時リセット生成部１０３は、第１リセット信号ＲＳ１及び遅延リセット信号ＤＬ１が入力される。復帰時リセット生成部１０３は、第１リセット信号ＲＳ１が入力されない状態で、かつ、遅延リセット信号ＤＬ１が入力されている状態である場合に、この状態を判別して復帰時リセット信号ＲＳ３を出力する。このように、第１リセット信号ＲＳ１が出力されず、かつ、遅延リセット信号ＤＬ１が出力されるのは、第１リセット信号ＲＳ１の出力が終了したときである。すなわち、電源電圧Ｖｄｄが一度閾値電圧Ｖ１以下に低下し、再度閾値電圧Ｖ１以上に回復したとき、復帰時リセット信号ＲＳ３が一定時間出力される。従って、第１リセット信号ＲＳ１が出力されれば、第１リセット信号ＲＳ１の出力の終了時に、復帰時リセット信号ＲＳ３が出力されることになる。
【００２５】
被リセットデバイス１０４は、遅延リセット信号ＤＬ１が入力されると、リセット処理が行われるデバイスである。例えば、モータ、液晶表示装置等、比較的高電圧でリセット処理を行わないと異常動作を起こす可能性のあるデバイスが含まれる。リセット処理が行われるとは、初期化されることであり、内部のレジスタを予め定められた初期値にすることを意味する。また、「リセットされる」という語も同じことを意味する。電源遮断時に被リセットデバイス１０４のリセット処理が行われることにより、被リセットデバイス１０４の異常動作や破損等を防止することができる。
【００２６】
第二回路ブロック２００は、リセット生成部２０１、ＡＮＤ回路２０２、退避部２０３、被リセットデバイス２０４、揮発性記憶装置２０５及び不揮発性記憶装置２０６により構成される。リセット生成部２０１は、ＤＣ／ＤＣコンバータ２０により生成された電源電圧Ｖｃを監視するリセットＩＣであり、電源の遮断等の理由により電源電圧Ｖｃが閾値電圧Ｖ３まで低下すると、第２リセット信号ＲＳ２を出力する。電源電圧Ｖｃが閾値電圧Ｖ３まで低下しているとき、リセット生成部１０１に監視されている電源電圧Ｖｄｄは閾値電圧Ｖ２まで低下している。Ｖ２はＶ１より低い閾値電圧である。閾値電圧に差を設けることにより、リセット生成部１０１が第１リセット信号ＲＳ１を出力してから、リセット生成部２０１が第２リセット信号ＲＳ２を出力するまでに所定の時間差を確保することができ、この間にデータの退避処理を行うことができる。
【００２７】
各電源電圧及び閾値電圧の具体的な設定例としては、通常の電源電圧Ｖｄｄ及びＶｃの通常時の電圧Ｖ０、Ｖ１０をそれぞれ１２Ｖ、３．３Ｖとし、閾値電圧Ｖ１、閾値電圧Ｖ２及び閾値電圧Ｖ３の値をそれぞれ９Ｖ、４Ｖ及び３Ｖとすることが考えられる。
【００２８】
ＡＮＤ回路２０２は、２つの入力部の少なくとも一方にリセット信号が入力されるとリセット信号を出力し、２つの入力部のいずれにもリセット信号が入力されなければ、リセット信号を出力しない論理ゲートである。ＡＮＤ回路２０２は、復帰時リセット生成部１０３から復帰時リセット信号ＲＳ３が入力されると、退避部２０３及び被リセットデバイス２０４へ論理和リセット信号ＲＳ４を出力する。また、リセット生成部２０１から第２リセット信号ＲＳ２が入力された場合も、退避部２０３及び被リセットデバイス２０４へ論理和リセット信号ＲＳ４を出力する。
【００２９】
被リセットデバイス２０４は、論理和リセット信号ＲＳ４が入力されると、リセット処理が行われるデバイスである。被リセットデバイス１０４に比べ、リセット処理が行われるタイミングが遅れることから、供給される電源電圧Ｖｃが電圧Ｖ３以上であれば正常に動作するデバイスから構成される。また、リセット前処理に関与するデバイスが含まれてもよい。リセット前処理とは、電源遮断時にデバイスが直ちにリセットされることによる不具合を防止するために行われる処理のことであり、例えば、揮発性記憶装置内のデータを不揮発性の記憶装置に退避させることや、フラッシュメモリの書き込み中に書き込み装置がリセットされることによりフラッシュメモリのデータが破損することを防止するため、フラッシュメモリの書込み処理を終了させることがある。また、ハードディスクの読み取り用のヘッドを初期位置に戻すことによりその後の衝撃によりヘッドがハードディスクに衝突してハードディスクが破損することを防止すること等もリセット前処理に含まれる。
【００３０】
揮発性記憶装置２０５とは、電力の供給が途絶えると保持されているデータが失われる記憶装置のことであり、例えば、ＳＤＲＡＭがある。また、データには、ＣＰＵの内部データ等も含まれる。不揮発性記憶装置２０６とは、電力の供給が途絶えてもデータがそのまま保持される記憶装置のことであり、例えば、フラッシュメモリやハードディスク等がある。また、不揮発性記憶装置２０６には、揮発性記憶装置にバッテリーを付属させることにより電力の供給が途絶えてもデータの保持が可能となったものも含まれる。
【００３１】
退避部２０３は、第１リセット信号ＲＳ１に基づいて、揮発性記憶装置２０５に保持されているデータを不揮発性記憶装置２０６に退避させる処理を行う演算処理装置である。退避部２０３は、第１リセット信号ＲＳ１を退避処理の開始のトリガーとして使用している。データを退避させることにより、電力供給の停止により揮発性記憶装置２０５に保持されているデータ、例えば、電子機器１の動作状態等のデータが失われることを防止することができる。また、退避部２０３にＡＮＤ回路２０２から論理和リセット信号ＲＳ４が入力されると、退避部２０３のリセット処理が行われる。このため、第１リセット信号ＲＳ１が入力されてから論理和リセット信号ＲＳ４が入力されるまでの間、退避部２０３は、データの退避処理を行うことになる。また、データの退避処理が行われた後に退避部２０３及び被リセットデバイス２０４がリセットされることにより低電圧状態での退避部２０３の異常動作等を防止することができる。
【００３２】
リセット生成部１０１は、電源電圧Ｖｄｄが閾値電圧Ｖ１に低下したときに第１リセット信号ＲＳ１を出力し、退避部２０３は、この第１リセット信号ＲＳ１に基づいてデータの退避を開始する。リセット生成部２０１は、電源電圧Ｖｄｄが閾値電圧Ｖ２に低下したときに第２リセット信号ＲＳ２を出力し、退避部２０３は、この第２リセット信号ＲＳ２に基づいてリセットされる。従って、退避部２０３は、電源電圧ＶｄｄがＶ１からＶ２に低下するまでの間、データの退避処理を行うことができ、データを退避するのに十分な時間が確保される。
【００３３】
また、復帰時リセット生成部１０３から出力される復帰時リセット信号ＲＳ３に基づいて、退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下しても、閾値電圧Ｖ２まで低下せずに電源電圧Ｖｄｄが回復するとリセット生成部２０１は第２リセット信号ＲＳ２を出力しない。しかしながら、電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下したということは電源や電子機器１に何らかの異常が生じたことを意味することから、データの退避処理が終了した後は、退避部２０３及び被リセットデバイス２０４についてもリセット処理が行われる必要がある。このため、電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下し、閾値電圧Ｖ２まで低下せずに回復した場合であっても、復帰時リセット生成部１０３から出力された復帰時リセット信号ＲＳ３に基づいて、退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。従って、リセット生成部１０１が第１リセット信号ＲＳ１を出力すれば、退避部２０３及び被リセットデバイス２０４のリセット処理が行われることになる。
【００３４】
図２は、図１に示した復帰時リセット生成部１０３の一構成例を示したブロック図である。復帰時リセット生成部１０３は、ＮＯＴ回路１０５及びワイヤードＯＲ回路１０６により構成される。以下、図３のグラフを用いて復帰時リセット生成部１０３の動作を説明する。
【００３５】
図３は、電源電圧Ｖｄｄが低下した場合の図２におけるリセット生成部１０１、ＮＯＴ回路１０５、遅延回路１０２及びワイヤードＯＲ回路１０６の各出力端子の電位変化を表したグラフである。図３（ａ）に電源電圧Ｖｄｄの電位変化を示し、図３（ｂ）に各出力端子のハイレベル及びローレベルの切り替えを示す。図３（ａ）及び図３（ｂ）の横軸は時間ｔを表している。図３（ａ）に示すように電源電圧Ｖｄｄが一時的に低下し、時刻ｔ１〜ｔ２において電源電圧Ｖｄｄが閾値電圧Ｖ１以下になり、時刻ｔ２において電源電圧Ｖｄｄが閾値電圧Ｖ１以上に回復した場合について説明する。第１リセット信号ＲＳ１はローアクティブの信号であり、図３（ｂ）のリセット生成部１０１の出力端子の電位変化を示すグラフにおいて、ローレベルになっている状態では、第１リセット信号ＲＳ１が出力されている。リセット生成部１０１の出力端子がハイレベルになっている状態では、第１リセット信号ＲＳ１は出力されていない。
【００３６】
電源電圧Ｖｄｄが時刻ｔ１にＶ１以下になると、リセット生成部１０１が電源電圧Ｖｄｄの変化を検出し、第１リセット信号ＲＳ１を出力する。第１リセット生成部１０１の出力は通常状態ではハイレベルであり、時刻ｔ１にハイレベルからローレベルに切り替わる。時刻ｔ２に再び電源電圧がＶ１以上に回復すると、第１リセット信号ＲＳ１の出力は終了し、第１リセット生成部１０１の出力はローレベルからハイレベルに切り替わる。
【００３７】
図２に示すように、２つの第１リセット信号ＲＳ１が、それぞれＮＯＴ回路１０５又は遅延回路１０２を経由してワイヤードＯＲ回路１０６に入力される。ＮＯＴ回路１０５は、入力端子がローレベルになれば出力がハイレベルとなり、入力端子がハイレベルになれば出力がローレベルとなる否定回路である。リセット生成部１０１からの出力信号が、ＮＯＴ回路１０５を経由すると、図３（ｂ）のＮＯＴ回路１０５の出力時のグラフに示すように、リセット生成部１０１からの出力信号のローレベルとハイレベルとが反転される。従って、ＮＯＴ回路１０５の出力は、通常状態ではローレベルであり、時刻ｔ１にローレベルからハイレベルに変化する。また、時刻ｔ２にハイレベルからローレベルに変化する。
【００３８】
また、第１リセット信号ＲＳ１は、出力の開始及び終了のタイミングが遅延回路１０２によって遅延されてワイヤードＯＲ回路１０６に入力される。従って、遅延回路１０２の出力は、リセット生成部１０１の出力が遅延回路１０２によって所定の時間だけ遅延される。従って、遅延回路１０２の出力は、時刻ｔ１より一定の時間だけ遅れた時刻Ｔ１にハイレベルからローレベルに変化する。また、時刻ｔ２より一定の時間だけ遅れた時刻Ｔ２にローレベルからハイレベルに変化する。
【００３９】
ワイヤードＯＲ回路１０６は２つの入力端子がいずれもローレベルになったときに出力がローレベルになり、少なくとも一方の入力端子がハイレベルになれば出力がハイレベルになる論理ゲートである。ＮＯＴ回路１０５の出力及び遅延回路１０２の出力のいずれか一方がハイレベルであれば、ワイヤードＯＲ回路１０６の出力はハイレベルとなる。一方、ＮＯＴ回路１０５の出力及び遅延回路１０２の出力が両方ともローレベルのときに、ワイヤードＯＲ回路１０６の出力はローレベルとなり、復帰時リセット信号ＲＳ３が出力される。
【００４０】
図３（ｂ）のＮＯＴ回路１０５の出力及び遅延回路１０２の出力時のグラフに示すように、電源電圧Ｖｄｄが閾値電圧Ｖ１以上に回復した時点で、リセット生成部１０１は、第１リセット信号ＲＳ１の出力を終了する。このため、ＮＯＴ回路１０５の出力は時刻ｔ２にハイレベルからローレベルに切り替わる。しかしながら、遅延回路１０２の出力は、ローレベルからハイレベルへの切り替えが遅延され、第１リセット信号の出力が終了しても時刻ｔ２〜Ｔ２の期間、ローレベルのままである。ワイヤードＯＲ回路１０６は、時刻ｔ２〜Ｔ２において、２つの入力端子がいずれもローレベルとなるので、復帰時リセット信号ＲＳ３を出力する。つまり、図３（ａ）のように、電源電圧Ｖｄｄが一度Ｖ１以下に低下し、再びＶ１以上に回復したときに復帰時リセット信号ＲＳ３が出力される。
【００４１】
図１で説明したように、この復帰時リセット信号ＲＳ３が出力されると、論理和リセット信号ＲＳ４がそれぞれ退避部２０３及び被リセットデバイス２０４へ入力され、退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。このため、リセット生成部２０１が第２リセット信号ＲＳ２を出力しない場合であっても、電源電圧Ｖｄｄの回復時に退避部２０３及び被リセットデバイス２０４のリセット処理が行われ、退避部２０３及び被リセットデバイス２０４がリセットされないことによる異常動作等を防止することができる。
【００４２】
上記のように、復帰時リセット生成部１０３は、入力された第１リセット信号ＲＳ１により直ちに退避部２０３及び被リセットデバイス２０４のリセット処理が行われることを防止し、データ退避のための時間を確保する。一方、復帰時リセット生成部１０３は、第１リセット信号ＲＳ１出力が終了したときにＡＮＤ回路２０２へ復帰時リセット信号ＲＳ３を出力し、退避部２０３及び被リセットデバイス２０４のリセット処理を行う。
【００４３】
図４は、図１の電源電圧Ｖｄｄが変化した場合の図１のリセット生成部１０１、遅延回路１０２、復帰時リセット生成部１０３、リセット生成部２０１及びＡＮＤ回路２０２の各出力の電位変化を示したタイミングチャートである。図４（ａ）は、電源電圧Ｖｄｄ及び電源電圧Ｖｃの変化を示したグラフである。図４（ａ）の縦軸が電圧Ｖを表し、横軸が時間ｔを表している。図４（ｂ）の縦軸は、リセット生成部１０１、遅延回路１０２、復帰時リセット生成部１０３、リセット生成部２０１及びＡＮＤ回路２０２の各出力の電位の変化を示し、横軸が時間tを表している。具体例として、電源電圧Ｖｄｄが初期電圧Ｖ０から徐々に低下し、０Ｖまで低下した場合について説明する。
【００４４】
時刻ｔ３において、電源電圧Ｖｄｄが閾値電圧Ｖ１以下になると、リセット生成部１０１が第１リセット信号ＲＳ１を出力し、リセット生成部１０１の出力はハイレベルからローレベルに変化する。遅延回路１０２の出力は、リセット生成部１０１の出力より所定の時間だけ遅れて時刻Ｔ３に電位がハイレベルからローレベルに変化する。このとき、被リセットデバイス１０４に遅延リセット信号ＤＬ１が入力され、被リセットデバイス１０４のリセット処理が行われる。
【００４５】
電源電圧Ｖｄｄが閾値電圧Ｖ１以上に回復しない場合は、復帰時リセット生成部１０３は、復帰時リセット信号ＲＳ３を出力しない。このため、図４（ｂ）のように復帰時リセット生成部１０３の出力は常にハイレベルとなっている。
【００４６】
リセット生成部２０１には、電源電圧Ｖｃの電力が供給されている。図４（ａ）のように、ＤＣ／ＤＣコンバータ２０に供給される電源電圧Ｖｄｄが低下すると、ＤＣ／ＤＣコンバータ２０からリセット生成部２０１に出力される電源電圧Ｖｃも低下する。電源電圧Ｖｃが通常時の電圧Ｖ１０から閾値電圧Ｖ３に低下すると、リセット生成部２０１が、第２リセット信号ＲＳ２を出力し、リセット生成部２０１の出力はハイレベルからローレベルに変化する。このとき、電源電圧Ｖｄｄは、初期電圧Ｖ０から閾値電圧Ｖ２まで低下している。言い換えれば、電源電圧Ｖｄｄが閾値電圧Ｖ２まで低下すると、第２リセット信号ＲＳ２が出力される。
【００４７】
ＡＮＤ回路２０２は２つの入力端子のうち少なくとも一方がローレベルになれば、出力がローレベルになる。従って、リセット生成部２０１及び復帰時リセット生成部１０３の出力のいずれか一方がローレベルとなると、論理和リセット信号ＲＳ４が出力される。図４（ｂ）において、復帰時リセット生成部１０３の出力は常にハイレベルであるが、時刻ｔ４に第２リセット信号ＲＳ２が出力される。このため、時刻ｔ４に論理和リセット信号ＲＳ４が出力され、ＡＮＤ回路２０２の出力がハイレベルからローレベルに変化する。
【００４８】
上記のように電源電圧Ｖｄｄが低下する場合、電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下すると、退避部２０３による揮発性記憶装置２０５内に保持されるデータの退避処理が開始され、被リセットデバイス１０４のリセット処理が行われる。また、電源電圧Ｖｄｄが閾値電圧Ｖ２以下に低下したときに退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。従って、電源電圧Ｖｄｄが電圧Ｖ１からＶ２に低下するまでの間、図４でいえば、時刻ｔ３〜ｔ４において、退避部２０３はデータの退避処理を行うことができる。このため、退避部２０３が揮発性記憶装置２０５に保持されるデータを不揮発性記憶装置２０６へ退避させるのに十分な時間を確保することができる。
【００４９】
図５は、図４と同様に、図１のリセット生成部１０１、遅延回路１０２、復帰時リセット生成部１０３、リセット生成部２０１及びＡＮＤ回路２０２の各出力の電位変化を示したタイミングチャートである。図５は、電源電圧Ｖｄｄが時刻ｔ５に閾値電圧Ｖ１以下に低下したものの、閾値電圧Ｖ２以下には低下せずに、時刻ｔ６に閾値電圧Ｖ１以上に回復した場合を示している。図５（ａ）は、電源電圧Ｖｄｄ及び電源電圧Ｖｃの変化を示したグラフであり、縦軸が電圧Ｖを表し、横軸が時間ｔを表している。
【００５０】
図５（ｂ）の縦軸は、リセット生成部１０１、遅延回路１０２、復帰時リセット生成部１０３、リセット生成部２０１及びＡＮＤ回路２０２の各出力の電位変化を示し、横軸が時間tを表している。リセット生成部１０１の出力は、時刻ｔ５にハイレベルからローレベルに変化し、時刻ｔ６にローレベルからハイレベルに変化する。遅延回路１０２の出力は、リセット生成部１０１の出力を遅延したものとなり、時刻ｔ５より一定時間遅れた時刻Ｔ５にハイレベルからローレベルに変化し、時刻ｔ６より一定時間遅れた時刻Ｔ６にローレベルからハイレベルに変化する。
【００５１】
リセット生成部１０１の出力がハイレベルとなり、かつ、遅延回路１０２の出力がローレベルとなる期間において、復帰時リセット信号ＲＳ３が出力される。従って、図５（ｂ）のリセット生成部１０１及び遅延回路１０２の出力のタイミングチャートに示されるように、復帰時リセット信号ＲＳ３は時刻ｔ６〜Ｔ６の期間に出力される。この時刻ｔ６〜Ｔ６の期間は遅延回路１０２の遅延時間に相当する。
【００５２】
電源電圧Ｖｃが閾値電圧Ｖ３以下に低下したとき、つまり、電源電圧Ｖｄｄが閾値電圧Ｖ２以下に低下したときに第２リセット信号ＲＳ２が出力される。図５（ａ）のグラフでは、電源電圧Ｖｃが電圧Ｖ３以下には下がらないので、リセット生成部２０１の出力は常にハイレベルのままである。第２リセット信号ＲＳ２又は復帰時リセット信号ＲＳ３が出力されている期間、論理和リセット信号ＲＳ４が出力される。このため、復帰時リセット信号ＲＳ３が出力されるｔ６〜Ｔ６の期間、論理和リセット信号ＲＳ４が出力され、ＡＮＤ回路の出力がローレベルになる。
【００５３】
図４の例では、電源電圧Ｖｄｄが閾値電圧Ｖ２以下に低下したときに、第２リセット信号ＲＳ２が出力され、退避部２０３及び被リセットデバイス２０４のリセット処理が行われた。図５の例では、電源電圧Ｖｄｄが閾値電圧Ｖ２以下に低下しないので、第２リセット信号ＲＳ２が出力されることはない。この場合でも、電源電圧Ｖｄｄが閾値電圧Ｖ１以上に回復したときに、復帰時リセット信号ＲＳ３が出力され、復帰時リセット信号ＲＳ３に基づいて、退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。
【００５４】
上記のように電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下すると、電源電圧Ｖｄｄが閾値電圧Ｖ２以下に低下しない場合であっても、論理和リセット信号ＲＳ４が出力され、退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。また、退避部２０３は、第１リセット信号ＲＳ１をトリガーとして、第１リセット信号ＲＳ１の出力が終了するまで、揮発性記憶装置２０５内に保持されるデータを不揮発性記憶装置２０６に退避させる処理を行うことができる。図５の例でいえば、時刻ｔ５〜ｔ６の間、データの退避処理を行うことができる。
【００５５】
図６のステップＳ１０１〜Ｓ１０９は、図１の電子機器１における電源監視処理の一例を示したフローチャートである。まず、リセット生成部１０１は、電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下しているかを監視している（ステップＳ１０１）。電源電圧ＶｄｄがＶ１以下に低下すると、リセット生成部１０１が、第１リセット信号ＲＳ１を出力し、この第１リセット信号ＲＳ１に基づき、被リセットデバイス１０４のリセット処理が行われる（ステップＳ１０２）。また、退避部２０３は、第１リセット信号ＲＳ１が入力されると、揮発性記憶装置２０５に保持されているデータを不揮発性記憶装置２０６に退避させる処理を開始する（ステップＳ１０３）。また、ステップＳ１０１の判定において、電源電圧Ｖｄｄが閾値電圧Ｖ１より高い場合は、処理を終了する。
【００５６】
リセット生成部２０１は、電源電圧Ｖｃを監視している（ステップＳ１０４）。この電源電圧Ｖｃが閾値電圧Ｖ３以下になった場合、つまり、電源電圧Ｖｄｄが閾値電圧Ｖ２以下になった場合に、リセット生成部２０１は、第２リセット信号ＲＳ２を出力する。この第２リセット信号ＲＳ２に基づき、退避部２０３及び被リセットデバイス２０４のリセット処理が行われる（ステップＳ１０５，ステップＳ１０６）。
【００５７】
次に、リセット生成部１０１によって、電源電圧Ｖｄｄが閾値電圧Ｖ１以上に回復しているかが判定される（ステップＳ１０７）。電源電圧Ｖｄｄが電圧Ｖ１以上に回復した場合は、復帰時リセット生成部１０３が復帰時リセット信号ＲＳ３を出力する。この復帰時リセット信号ＲＳ３に基いて、退避部２０３及び被リセットデバイス２０４のリセット処理が行われ（ステップＳ１０８，ステップＳ１０９）、処理を終了する。また、ステップＳ１０４の判定において、電源電圧Ｖｃが閾値電圧Ｖ３より高い場合、つまり、電源電圧Ｖｄｄが閾値電圧Ｖ２より高い場合は、ステップＳ１０５及びステップＳ１０６の処理を行わず、ステップＳ１０７の判定が行われる。
【００５８】
ステップＳ１０７の判定において、電源電圧Ｖｄｄが閾値電圧Ｖ１以上に回復していない場合は、再度ステップＳ１０４の判定が行われる。従って、電源電圧Ｖｄｄが閾値電圧Ｖ１以下に低下すれば、ステップＳ１０４の電源電圧Ｖｄｄと閾値電圧Ｖ２との比較結果に関わりなく、ステップＳ１０８における退避部２０３のリセット処理、及び、ステップＳ１０９の被リセットデバイス２０４のリセット処理が行われることになる。
【００５９】
本実施の形態では、被リセットデバイス１０４には、高い閾値電圧Ｖ１を設けて早期にリセット処理を行うことができる一方、退避部２０３及び被リセットデバイス２０４には、低い閾値電圧Ｖ２を設けてリセット処理を遅らせることができる。また、被リセットデバイス１０４のリセット処理に用いられる第１リセット信号ＲＳ１をトリガーとして、退避部２０３がデータの退避を開始することにより、データを退避させる時間を確保することができる。このため、不揮発性記憶装置２０６が、例えばハードディスク等、アクセス速度が低い場合でもデータを退避させるのに十分な時間を確保することができる。
【００６０】
また、リセット生成部２０１がリセット信号を出力しない場合は、リセット生成部１０１の出力するリセット信号により退避部２０３及び被リセットデバイス２０４のリセット処理が行われる。このため、閾値の異なる２つのリセット生成部の一方の閾値を低く設定していたために、電源の異常が生じてもリセット処理が行われないということを防止することができる。
【００６１】
なお、本実施の形態では、リセット生成部１０１の第１リセット信号ＲＳ１を出力する閾値電圧とリセット信号ＲＳ１の出力を終了する閾値電圧とが同一の場合について説明したが、本発明はこれに限定されない。リセット生成部１０１の第１リセット信号ＲＳ１を出力する閾値電圧と第１リセット信号ＲＳ１の出力を終了する閾値電圧とが異なる場合であってもよい。
【００６２】
また、本実施例の形態では、リセット前処理の例として、退避部２０３が揮発性記憶装置２０５に格納されているデータを退避させる場合について説明したが、本発明はデータを退避させる場合に限定されない。例えば、リセット前処理として、退避部２０３が、第１リセット信号ＲＳ１に基づいて、電源遮断によるハードディスクの破損を防止するためにハードディスクの磁気ヘッドを初期位置に戻す処理を行うこととしてもよい。
【００６３】
また、本実施の形態では、復帰時リセット生成部１０３がＮＯＴ回路１０５及びワイヤードＯＲ回路により構成される例について説明したが、本発明はこれに限定されない。例えば、図２の遅延回路１０２とワイヤードＯＲ回路１０６との間にＡＳＩＣを配置し、ＡＳＩＣが入力された遅延リセット信号ＤＬ１をそのまま出力することにしてもよいし、ＡＳＩＣの設定変更により、リセット生成部１０１の第１リセット信号ＲＳ１がそのまま退避部２０３及び被リセットデバイス２０４に入力されるように切り替えることが可能な構成にしてもよい。また、ワイヤードＯＲ回路が通常のＯＲ回路であってもよいのはいうまでもない。
【００６４】
また、本実施の形態では、遅延リセット信号ＤＬ１が入力されると、被リセットデバイス１０４のリセット処理が行われる場合について説明したが、本発明はこれに限定されない。第１リセット信号ＲＳ１が入力されると、被リセットデバイス１０４のリセット処理が行われることとしてもよい。
【符号の説明】
【００６５】
１    電子機器
１０    商用電源
１１    電源供給部
２０    コンバータ
１００    第一回路ブロック
１０１    リセット生成部
１０２    遅延回路
１０３    復帰時リセット生成部
１０４    被リセットデバイス
１０５    ＮＯＴ回路
１０６    ワイヤードＯＲ回路
２００    第二回路ブロック
２０１    リセット生成部
２０２    ＡＮＤ回路
２０３    退避部
２０４    被リセットデバイス
２０５    揮発性記憶装置
２０６    不揮発性記憶装置
ＤＬ１    遅延リセット信号
ＲＳ１    第１リセット信号
ＲＳ２    第２リセット信号
ＲＳ３    復帰時リセット信号
ＲＳ４    論理和リセット信号
Ｖｃ    電源電圧
Ｖｄｄ    電源電圧
【図１】
2010218406.tif 000003
【図２】
2010218406.tif 000004
【図３】
2010218406.tif 000005
【図４】
2010218406.tif 000006
【図５】
2010218406.tif 000007
【図６】
2010218406.tif 000008