(57)【要約】【課題】占有面積及び消費電流の増加を招来することなく、高いＳＮＲを実現できるＡ／Ｄ変換器を提供すること。【解決手段】入力されるアナログ信号を所定のタイミングでサンプリングしてｍ（ｍ≧２）個の同一アナログ値をホールドし、該ホールドしたｍ個の同一アナログ値を時系列的に連続出力する１つのサンプルホールド部１と、サンプルホールド部１から時系列的に連続して入力されるｍ個の同一アナログ値を時系列的にｍ個のディジタル信号に変換するＡ／Ｄ変換部２と、Ａ／Ｄ変換部２から時系列的に連続して入力されるｍ個のディジタル信号をそれらのタイミングを整えて並列化するデータ配列調整回路３と、データ配列調整回路３から並列に入力されるｍ個のディジタル信号の平均値を最終的なＡ／Ｄ変換結果として出力する平均化回路４とを備えている。【選択図】        図１
2010109602.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号を所定のタイミングでサンプリングしてｍ（ｍ≧２）個の同一アナログ値をホールドし、該ホールドしたｍ個の同一アナログ値を時系列的に連続出力する１つのサンプルホールド部と、
前記サンプルホールド部から時系列的に連続して入力されるｍ個の同一アナログ値を時系列的にｍ個のディジタル信号に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から時系列的に連続して入力されるｍ個のディジタル信号をそれらのタイミングを整えて並列化するデータ配列調整回路と、
前記データ配列調整回路から並列に入力されるｍ個のディジタル信号の平均値を最終的なＡ／Ｄ変換結果として出力する平均化回路と
を備えていることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記Ａ／Ｄ変換部は、前記サンプルホールド部が時系列的に連続出力するｍ個の同一アナログ値を、前記サンプルホールド部がｍ個のアナログ値をサンプリングする時間間隔の１／ｍの処理時間で、ｍ個のディジタル信号に変換する１つのＡ／Ｄ変換部で構成されていること特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記サンプルホールド部は、
前記アナログ信号が並列に入力されるｍ＋１個のサンプリング機能部、及び該ｍ＋１個のサンプリング機能部がホールドするアナログ値を後段の前記Ａ／Ｄ変換部へ出力する１つの演算増幅器を備え、前記ｍ＋１個のサンプリング機能部のうちのｍ個が、入力される前記アナログ信号に対して、個別の制御信号によって、同一のタイミングでサンプリング動作を開始して終了することでｍ個の同一アナログ値をホールドし、それらを１つずつ順に前記演算増幅器に接続することでｍ個のホールド値を時系列的に後段の前記Ａ／Ｄ変換部へ連続出力し、最後の１つを前記演算増幅器に接続するタイミングで、組み合わせを変えたｍ個のサンプリング機能部が同様に入力される前記アナログ信号に対して、個別の制御信号によって、同一のタイミングでサンプリングし、１つずつ順に前記演算増幅器に接続する動作を繰り返すことでｍ個のホールド値を時系列的に後段の前記Ａ／Ｄ変換部へ連続出力すること特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記Ａ／Ｄ変換部は、前記サンプルホールド部から時系列的に連続して入力されるｍ個の同一アナログ値をパイプライン処理によって最上位ビットから順にｍ個のディジタル信号に変換するパイプライン型ＡＤ変換部で構成されていること特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
入力されるアナログ信号をパイプライン処理によって最上位ビットから順にｍ（ｍ≧２）個のディジタル信号に変換するパイプライン型ＡＤ変換部と、前記パイプライン型Ａ／Ｄ変換部から時系列的に連続して入力されるｍ個のディジタル信号をそれらのタイミングを整えて並列化するデータ配列調整回路と、前記データ配列調整回路から並列に入力されるｍ個のディジタル信号の平均値を最終的なＡ／Ｄ変換結果として出力する平均化回路とを備え、
前記パイプライン型Ａ／Ｄ変換部の初段ステージは、
前記アナログ信号が並列に入力されるｍ＋１個のサンプリング機能部、及び該ｍ＋１個のサンプリング機能部がホールドするアナログ値を後段のステージへ出力する１つの演算増幅器であって、前記ｍ＋１個のサンプリング機能部のうちのｍ個が、個別の制御信号によって、入力される前記アナログ信号に対して同一のタイミングでサンプリング動作を開始して終了することでｍ個の同一アナログ値をホールドし、それらを１つずつ順に前記演算増幅器に接続することでｍ個のホールド値を後段のステージへ連続出力し、最後の１つを前記演算増幅器に接続するタイミングで、組み合わせを変えたｍ個のサンプリング機能部が同様に入力される前記アナログ信号を個別の制御信号によって同一のタイミングでサンプリングし、１つずつ順に前記演算増幅器に接続する動作を繰り返すことで時系列的にｍ個のホールド値を後段のステージへ連続出力する前記ｍ＋１個のサンプリング機能部、及び１つの演算増幅器と、
前記ｍ＋１個のサンプリング機能部と１対１の関係で設けられ、入力される前記アナログ信号から最上位ビットの論理値を判定するｍ＋１個の比較機能部と、
前記ｍ＋１個の比較機能部と１対１の関係で設けられ、対応する比較機能部の比較結果に応じて対応する前記サンプリング機能部が前記演算増幅器に接続するホールド値に対する加減算処理を行うｍ＋１個のＤ／Ａ変換機能部と
を備えていること特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
Ａ／Ｄ変換器では、出力の信号電力（Ｓｉｇｎａｌ）と雑音電力（Ｎｏｉｓｅ）との比であるＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）の高いことが望まれる。近年では、微細化に伴う電源電圧の低下により、信号振幅（信号電力）の確保が困難となり、高いＳＮＲを実現することが困難になってきている。したがって、特に、低電源電圧下でのＳＮＲの維持・向上のためには、如何に雑音電力を低減するかがポイントとなる。
【０００３】
雑音電力を低減する方法として、例えば特許文献１では、Ａ／Ｄ変換器を２個並列に動作させ、各出力を平均化することで、ＳＮＲを３ｄＢ改善する技術が提案されている。しかし、この方法では、Ａ／Ｄ変換器を２個使用するので、占有面積及び消費電流が増加してしまうという問題がある。
【０００４】
また、例えば特許文献２では、サンプルホールド回路でアナログ信号をホールドしている間に、複数回のＡ／Ｄ変換を行い、その複数回の変換データを平均化する技術が提案されている。しかし、この方法では、サンプルホールド動作を１つの容量素子を用いた１つのサンプルホールド回路のみで行うので、その保持データを複数回Ａ／Ｄ変換しても、サンプルホールド回路中で発生するノイズや、サンプルホールド動作時に入力アナログ信号に重畳してしまうノイズは平均化できない。このようにサンプルホールド回路で発生するノイズは、Ａ／Ｄ変換器のＳＮＲ特性に対して大きな割合を占めるので、そのノイズを平均化によって低減できないのは大きな問題である。
【０００５】
【特許文献１】米国特許ＵＳ７３１２７３４号公報
【特許文献２】特開平７−３１２５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に鑑みてなされたものであり、占有面積及び消費電流の増加を招来することなく、高いＳＮＲを実現できるＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、入力されるアナログ信号を所定のタイミングでサンプリングしてｍ（ｍ≧２）個の同一アナログ値をホールドし、該ホールドしたｍ個の同一アナログ値を時系列的に連続出力する１つのサンプルホールド部と、前記サンプルホールド部から時系列的に連続して入力されるｍ個の同一アナログ値を時系列的にｍ個のディジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から時系列的に連続して入力されるｍ個のディジタル信号をそれらのタイミングを整えて並列化するデータ配列調整回路と、前記データ配列調整回路から並列に入力されるｍ個のディジタル信号の平均値を最終的なＡ／Ｄ変換結果として出力する平均化回路とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、占有面積及び消費電流の増加を招来することなく、高いＳＮＲを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、本発明にかかるＡ／Ｄ変換器の最良な実施の形態を詳細に説明する。
【００１０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるＡ／Ｄ変換器の構成を示すブロック図である。図１に示すように、本第１の実施の形態にかかるＡ／Ｄ変換器は、１つのサンプルホールド部（Ｓ／Ｈ）１と、１つのＡ／Ｄ変換部２と、１つのデータ配列調整回路３と、平均化回路４とを備えている。なお、サンプルホールド部１は、以降「Ｓ／Ｈ１」と表記する。
【００１１】
Ｓ／Ｈ１は、アナログ信号ＡＩＮが並列に入力されるｍ＋１個（ｍ≧２）のサンプリング機能部（ＳＣ＿Ａ〜ＳＣ＿Ｘ＋１）１０−１〜１０−（ｍ＋１）と、１つの演算増幅器（以降、「ＯＰアンプ」と記す）１１とを備えている。
【００１２】
ＯＰアンプ１１の反転入力端子（−）と出力端子との間には、ｍ＋１個のサンプリング機能部１０−１〜１０−（ｍ＋１）の各出力（ホールドされた各アナログ値）が順に接続される。ＯＰアンプ１１の出力端子は、Ａ／Ｄ変換部２の入力端子に接続される。ＯＰアンプ１１の非反転入力端子（＋）には、バイアス電圧が供給される。
【００１３】
ｍ＋１個のサンプリング機能部１０−１〜１０−（ｍ＋１）は、そのうちのｍ個が、入力されるアナログ信号ＡＩＮを、一定のサンプリング周期で定められた個別の制御信号によって同一のタイミングでサンプリング動作を開始して終了することでｍ個の同一アナログ値をホールドし、それらを１つずつ順にＯＰアンプ１１に接続する。これによって、ｍ個の同一アナログ値がＯＰアンプ１１から後段のＡ／Ｄ変換部２へ時系列的に連続して出力される。ホールドされたｍ個の同一アナログ値は各々個別のサンプリング機能部でサンプリングされ、各々個別のタイミングでＯＰアンプ１１に接続されるので、該ｍ個の同一アナログ値には各々個別のサンプリング機能部及びＯＰアンプ１１で発生する雑音信号が含まれている。
【００１４】
そして、ｍ＋１個のサンプリング機能部１０−１〜１０−（ｍ＋１）は、上記のようにサンプリングしたｍ個の同一アナログ値の最後の１つをＯＰアンプ１１に接続するタイミングで、組み合わせを変えたｍ個のサンプリング機能部が同様に、入力される前記アナログ信号ＡＩＮを、個別の制御信号によって同一のタイミングでサンプリングして１つずつ順にＯＰアンプ１１に接続する。これによって、ホールドされた次のｍ個の同一アナログ値がＯＰアンプ１１から後段のＡ／Ｄ変換部２へ時系列的に連続して出力される。ｍ＋１個のサンプリング機能部１０−１〜１０−（ｍ＋１）は、以上の動作を繰り返す構成である。なお、ｍ＋１個のサンプリング機能部１０−１〜１０−（ｍ＋１）は、それぞれ、例えば図３に示すように構成される。後述する。
【００１５】
Ａ／Ｄ変換部２は、パイプライン型あるいはフラッシュ型などのＡＤ変換器である。Ａ／Ｄ変換部２は、Ｓ／Ｈ１から一定のサンプリング時間間隔で時系列的に連続して入力される雑音信号が異なるｍ個の同一アナログ値を、前記サンプリング時間間隔の１／ｍの処理時間でもって時系列的に連続したｍ個のＮビットディジタル信号ＤＯＵＴＡ［Ｎ−１：０］〜ＤＯＵＴＸ［Ｎ−１：０］に変換する構成である。
【００１６】
データ配列調整回路３は、Ａ／Ｄ変換部２から時系列的に連続して入力されるｍ個のＮビットディジタル信号ＤＯＵＴＡ［Ｎ−１：０］〜ＤＯＵＴＸ［Ｎ−１：０］をそれらのタイミングを整えて、それぞれを並列化する構成である。
【００１７】
平均化回路４は、データ配列調整回路３から並列に入力されるｍ個のＮビットディジタル信号ＤＯＵＴＡ［Ｎ−１：０］〜ＤＯＵＴＸ［Ｎ−１：０］それぞれの平均値を演算して、雑音信号を平均化処理により低減した１つのＮビットディジタル信号ＤＯＵＴ［Ｎ−１：０］を生成し、それを最終的なＡ／Ｄ変換結果として出力する構成である。
【００１８】
次に、図２を参照して、動作について説明する。図２は、図１に示すＡ／Ｄ変換器の動作を説明するタイミングチャートである。図２では、主に、サンプリングタイミングｎと、その次のサンプリングタイミングｎ＋１とでの各動作が示されている。各サンプリングタイミング間は、ｍ個の制御タイミングで構成されている。
【００１９】
図２において、Ｓ／Ｈ１では、サンプリングタイミングｎの開始時での最初の制御タイミングにおいて、ｍ個のサンプリング機能部ＳＣ＿Ａ〜ＳＣ＿Ｘが同時にサンプリング動作を開始し同時に終了する。このとき、残り１つのサンプリング機能部ＳＣ＿Ｘ＋１は、前回のサンプリングタイミングｎ−１でホールドしたアナログ値（ｎ−１）をＯＰアンプ１１に接続する。すなわち、前回のサンプリングタイミングｎ−１でホールドしたｍ個の同一アナログ値（ｎ−１）のｍ番目がＯＰアンプ１１からＡ／Ｄ変換部２へ出力される。
【００２０】
次の制御タイミングでは、サンプリング機能部ＳＣ＿Ａが、上記のようにホールドしたアナログ値（ｎ）をＯＰアンプ１１に接続する。すなわち、サンプリングタイミングｎでホールドしたｍ個の同一アナログ値（ｎ）の１番目がＯＰアンプ１１からＡ／Ｄ変換部２へ出力される。残りのサンプリング機能部ＳＣ＿Ｂ〜ＳＣ＿Ｘは、アナログ値（ｎ）をホールドしたままウェイト状態Ｗａｉｔ（ｎ）になっている。一方、サンプリング機能部ＳＣ＿Ｘ＋１は、ホールドするアナログ値無しのウェイト状態Ｗａｉｔになる。
【００２１】
次の制御タイミングでは、サンプリング機能部ＳＣ＿Ａは、ウェイト状態Ｗａｉｔになる。サンプリング機能部ＳＣ＿Ｂは、上記のようにホールドしたアナログ値（ｎ）をＯＰアンプ１１に接続する。すなわち、サンプルタイミングｎでホールドしたｍ個の同一アナログ値（ｎ）の２番目がＯＰアンプ１１からＡ／Ｄ変換部２に出力される。残りのサンプリング機能部ＳＣ＿Ｃ〜ＳＣ＿Ｘは、アナログ値（ｎ）をホールドしたままウェイト状態Ｗａｉｔ（ｎ）を維持している。また、サンプリング機能部ＳＣ＿Ｘ＋１は、ウェイト状態Ｗａｉｔを維持する。
【００２２】
以降、サンプリング動作を行ったｍ個のサンプリング機能部ＳＣ＿Ａ〜ＳＣ＿Ｘのうちのウェイト状態Ｗａｉｔ（ｎ）にある各サンプリング機能部が、同様に、所定の順序で順番にそのホールドしているアナログ値（ｎ）をＯＰアンプ１１に接続し、ＯＰアンプ１１から順番にＡ／Ｄ変換部２へ出力させる。その間、サンプリングタイミングｎの開始時においてサンプリング動作を行わなかったサンプリング機能部ＳＣ＿Ｘ＋１は、ウェイト状態Ｗａｉｔを維持する。
【００２３】
そして、サンプリングタイミングｎの開始時に同時にサンプリング動作を行ったｍ個のサンプリング機能部ＳＣ＿Ａ〜ＳＣ＿Ｘのうちの最後までウェイト状態Ｗａｉｔ（ｎ）であったサンプリング機能部ＳＣ＿Ｘがそのホールドしているｍ番目のアナログ値（ｎ）をＯＰアンプ１１に接続するタイミングにおいて、次のサンプリングタイミングｎ＋１が開始される。
【００２４】
サンプリングタイミングｎ＋１の開始時での制御タイミングにて、サンプリング機能部ＳＣ＿Ｘがホールドするｍ番目のアナログ値（ｎ）がＡ／Ｄ変換部２へ出力される。同時に、組み合わせを変えたｍ個のサンプリング機能部ＳＣ＿Ａ〜、ＳＣ＿Ｘ＋１がサンプリング動作を行う。上記と同様の手順で、同時にサンプリングしたｍ個のアナログ値（ｎ＋１）が時系列的にＡ／Ｄ変換部２へ連続出力される。サンプリング機能部ＳＣ＿Ｘは、サンプリングタイミングｎ＋１の開始時において、そのホールドしていたｍ番目のアナログ値（ｎ）をＡ／Ｄ変換部２へ出力させた後は、ウェイト状態Ｗａｉｔになる。
【００２５】
このように、ｍ＋１個のサンプリング機能部ＳＣ＿Ａ〜ＳＣ＿Ｘ＋１は、各サンプリングタイミングにおいて、組み合わせを変えたｍ個が、同時にサンプリングしたｍ個の同一アナログ値を時系列的に連続してＡ／Ｄ変換部２へ出力する。
【００２６】
Ａ／Ｄ変換部２では、サンプリングタイミングｎで言えば、Ｓ／Ｈ１から連続入力される、サンプリングタイミングｎの開始時に同時にサンプリングされたｍ個の同一アナログ値（ｎ）を、順に連続したｍ個のディジタル値Ａ／Ｄ＿Ａ（ｎ）〜Ａ／Ｄ＿Ｘ（ｎ）に変換してデータ配列調整回路３へ出力する。
【００２７】
データ配列調整回路３では、Ａ／Ｄ変換部２から連続して入力されるサンプリングタイミングｎにおけるｍ個のアナログ値（ｎ）に対するｍ個のディジタル値Ａ／Ｄ＿Ａ（ｎ）〜Ａ／Ｄ＿Ｘ（ｎ）の各遷移タイミングを、ｍ番目に入力するディジタル値Ａ／Ｄ＿Ｘ（ｎ）のタイミングを基準に揃えて並列化し、それらを、Ａ／Ｄ変換部２から連続して入力される次のサンプリングタイミングｎ＋１でのｍ個のアナログ値（ｎ＋１）に対するｍ個のディジタル値Ａ／Ｄ＿Ａ（ｎ＋１）〜Ａ／Ｄ＿Ｘ（ｎ＋１）におけるｍ番目のディジタル値Ａ／Ｄ＿Ｘ（ｎ＋１）が入力するまでの期間内保持し、平均化回路４へ出力する。
【００２８】
そして、平均化回路３では、サンプリングタイミングｎにおける並列化されたｍ個のディジタル値Ａ／Ｄ＿Ａ（ｎ）〜Ａ／Ｄ＿Ｘ（ｎ）の平均値を求めて平均化データ（ｎ）を生成し、サンプリングタイミングｎ＋１における並列化されたｍ個のディジタル値Ａ／Ｄ＿Ａ（ｎ＋１）〜Ａ／Ｄ＿Ｘ（ｎ＋１）の平均値を求めて平均化データ（ｎ＋１）を生成し、それぞれを最終的なＡ／Ｄ変換結果として出力とする。
【００２９】
（サンプリング機能部（ＳＣ：Switched Capacitor）の構成例と動作）
図３は、図１に示すサンプルホールド部（Ｓ／Ｈ）の構成例を示す回路図である。図４は、図３に示すサンプルホールド部（Ｓ／Ｈ）の動作を説明するタイミングチャートの一例である。
【００３０】
図３では、ｍ＝２の場合のＳ／Ｈ１の構成例が示されている。図１に示すＳ／Ｈ１のサンプリング機能部は、ｍ＝２の場合、図３に示すように、サンプリング機能部ＳＣ＿Ａに対応するサンプリング機能部（ＳＣ１）１０−１と、サンプリング機能部ＳＣ＿Ｂに対応するサンプリング機能部（ＳＣ２）１０−２と、サンプリング機能部ＳＣ＿Ｘ＋１に対応するサンプリング機能部（ＳＣ３）１０−３とで構成される。３つのサンプリング機能部（ＳＣ１〜ＳＣ３）１０−１〜１０−３は、同じ構成である。
【００３１】
サンプリング機能部（ＳＣ１）１０−１は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４と容量素子Ｃ１とを備えている。アナログ信号ＡＩＮはスイッチＳＷ１１の一端に入力される。スイッチＳＷ１１の他端には、容量素子Ｃ１の一端とスイッチＳＷ１４の一端とが接続される。容量素子Ｃ１の他端には、スイッチＳＷ１２，ＳＷ１３の各一端が接続される。スイッチＳＷ１２の他端には、サンプリングバイアスＳＢＩＡＳが供給される。ＳＷ１３の他端は、ＯＰアンプ１１の反転入力端子（−）に接続される。ＳＷ１４の他端は、ＯＰアンプ１１の出力端子に接続される。スイッチＳＷ１１，ＳＷ１２は、制御信号Ｓ１Ａによって開閉制御される。スイッチＳＷ１３，ＳＷ１４は、制御信号Ｓ２Ａによって開閉制御される。
【００３２】
サンプリング機能部（ＳＣ２）１０−２は、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４と容量素子Ｃ２とを備えている。アナログ信号ＡＩＮはスイッチＳＷ２１の一端に入力される。スイッチＳＷ２１の他端には、容量素子Ｃ２の一端とスイッチＳＷ２４の一端とが接続される。容量素子Ｃ２の他端には、スイッチＳＷ２２，ＳＷ２３の各一端が接続される。スイッチＳＷ２２の他端には、サンプリングバイアスＳＢＩＡＳが供給される。ＳＷ２３の他端は、ＯＰアンプ１１の反転入力端子（−）に接続される。ＳＷ２４の他端は、ＯＰアンプ１１の出力端子に接続される。スイッチＳＷ２１，ＳＷ２２は、制御信号Ｓ１Ｂによって開閉制御される。スイッチＳＷ２３，ＳＷ２４は、制御信号Ｓ２Ｂによって開閉制御される。
【００３３】
サンプリング機能部（ＳＣ３）１０−３は、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４と容量素子Ｃ３とを備えている。アナログ信号ＡＩＮはスイッチＳＷ３１の一端に入力される。スイッチＳＷ３１の他端には、容量素子Ｃ３の一端とスイッチＳＷ３４の一端とが接続される。容量素子Ｃ３の他端には、スイッチＳＷ３２，ＳＷ３３の各一端が接続される。スイッチＳＷ３２の他端には、サンプリングバイアスＳＢＩＡＳが供給される。ＳＷ３３の他端は、ＯＰアンプ１１の反転入力端子（−）に接続される。ＳＷ３４の他端は、ＯＰアンプ１１の出力端子に接続される。スイッチＳＷ３１，ＳＷ３２は、制御信号Ｓ２Ｂによって開閉制御される。スイッチＳＷ３３，ＳＷ３４は、制御信号Ｓ１Ｂによって開閉制御される。
【００３４】
次に、図４を参照して、動作について説明する。これは、図２に示したＳ／Ｈ１での「サンプルＳａｍｐｌｅ」「ホールドＨｏｌｄ」「２種のウェイトＷａｉｔ（ｎ），Ｗａｉｔ」の動作内容をｍ＝２の場合を例に挙げて示すものである。
【００３５】
図４では、入力するアナログ信号ＡＩＮの波形と、ＯＰアンプ１１からＡ／Ｄ変換部２へ出力されるホールドされたアナログ値（Ａ／Ｄ変換部入力）ＡＤＩＮの波形と、制御信号Ｓ１Ａ，Ｓ２Ａ，Ｓ１Ｂ，Ｓ２Ｂの各波形とが示されている。
【００３６】
アナログ信号ＡＩＮの波形に示すタイミングｎ，ｎ＋１，ｎ＋２，ｎ＋３は、当該Ｓ／Ｈ１の一定サンプリング周期を区切るタイミングであり、それぞれ、サンプリングしたアナログ値をホールドする瞬間のタイミングを表している。なお、Ａ／Ｄ変換部入力ＡＤＩＮの波形に示す２つのタイミング（ｎ−１，ｎ−１）（ｎ，ｎ）（ｎ＋１，ｎ＋１）（ｎ＋２，ｎ＋２）は、Ａ／Ｄ変換部２の変換タイミングを示している。図３では示してないが、図１に示す例では、ｍ＝２でのＡ／Ｄ変換部２の変換速度は、Ｓ／Ｈ１の動作速度の２倍であるので、そのことを示したものである。
【００３７】
制御信号Ｓ１Ａは、オン時間幅とオフ時間幅とが等しい信号であり、その１周期はサンプリング周期と同じである。図４に示す例では、制御信号Ｓ１Ａは、サンプリング周期の前半周期でオフ状態、後半周期でオン状態となる信号である。つまり、タイミングｎ，ｎ＋１，ｎ＋２，ｎ＋３は、制御信号Ｓ１Ａがオフとなる瞬間のタイミングである。制御信号Ｓ２Ａは、制御信号Ｓ１Ａを論理反転した信号である。
【００３８】
また、制御信号Ｓ１Ｂと、制御信号Ｓ２Ｂとは、制御信号Ｓ１Ａのオン時間のタイミングを１つ置きに間引いた信号である。制御信号Ｓ１Ｂと制御信号Ｓ２Ｂとは、互いに位相が制御信号Ｓ１Ａの１周期だけずれている。図４に示す例では、制御信号Ｓ１Ｂがオフとなる瞬間のタイミングは、タイミングｎ，ｎ＋２であり、制御信号Ｓ２Ｂがオフとなる瞬間のタイミングは、タイミングｎ＋１，ｎ＋３である。
【００３９】
以下、７つの動作期間（１）〜（７）でのサンプリング機能部（ＳＣ１〜ＳＣ３）１０−１〜１０−３の動作を説明する。
【００４０】
動作期間（１）は、サンプリング周期ｎ−１の後半周期の期間である。この期間では、制御信号Ｓ１Ａ，Ｓ１Ｂがオン状態であり、制御信号Ｓ２Ａ，Ｓ２Ｂはオフ状態である。サンプリング機能部（ＳＣ１）１０−１では、スイッチＳＷ１１，ＳＷ１２が閉路状態であり、スイッチＳＷ１３，ＳＷ１４は開路状態であるので、サンプリングバイアスＳＢＩＡＳを基準にアナログ信号ＡＩＮの容量素子Ｃ１へのサンプリングが行われる。そして、制御信号Ｓ１Ａがオフ状態になりスイッチＳＷ１１，１２が開路する瞬間のタイミングｎでのアナログ信号ＡＩＮのアナログ値Ｓｎが容量素子Ｃ１にホールドされる（ＳＣ１：アナログ値Ｓｎ）。
【００４１】
また、サンプリング機能部（ＳＣ２）１０−２では、スイッチＳＷ２１，ＳＷ２２が閉路状態であり、スイッチＳＷ２３，ＳＷ２４は開路状態であるので、サンプリングバイアスＳＢＩＡＳを基準にアナログ信号ＡＩＮの容量素子Ｃ２へのサンプリングが行われる。そして、制御信号Ｓ１Ｂがオフ状態になりスイッチＳＷ２１，２２が開路する瞬間のタイミングｎでのアナログ信号ＡＩＮのアナログ値Ｓｎが容量素子Ｃ２にホールドされる（ＳＣ２：アナログ値Ｓｎ）。
【００４２】
一方、サンプリング機能部（ＳＣ３）１０−３では、スイッチＳＷ３１，ＳＷ３２は開路状態であり、スイッチＳＷ３３，ＳＷ３４が閉路状態であるので、前回のタイミングｎ−１にて容量素子Ｃ３にホールドされたアナログ信号ＡＩＮのアナログ値（ｎ−１）がＯＰアンプ１１の反転入力端子（−）と出力端子との間に接続される。これによって、前回のタイミングｎ−１にて容量素子Ｃ３にホールドされたアナログ値がホールド値Ｈｎ−１としてＯＰアンプ１１から図示しない後段のＡ／Ｄ変換部へ出力される（ＳＣ３：アナログ値Ｈｎ−１）。
【００４３】
次の動作期間（２）は、サンプリング周期ｎの前半周期の期間である。この期間では、制御信号Ｓ１Ａ，Ｓ１Ｂ，Ｓ２Ｂはオフ状態であり、制御信号Ｓ２Ａがオン状態である。サンプリング機能部（ＳＣ１）１０−１では、スイッチＳＷ１１，ＳＷ１２は開路状態であり、スイッチＳＷ１３，ＳＷ１４が閉路状態であるので、容量素子Ｃ１にタイミングｎにてホールドされたアナログ値ＳｎがＯＰアンプ１１の反転入力端子（−）と出力端子との間に接続される。これによって、容量素子Ｃ１にホールドされた１番目のアナログ値Ｓｎがホールド値ＨｎとしてＯＰアンプ１１から図示しない後段のＡ／Ｄ変換部へ出力される（ＳＣ１：アナログ値Ｈｎ）。
【００４４】
一方、サンプリング機能部（ＳＣ２）１０−２では、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４の全てが開路状態にあるので、容量素子Ｃ２にタイミングｎにてホールドされたアナログ値Ｓｎを保持したままウェイト状態になる。これが、図２に示したウェイト状態Ｗａｉｔ（ｎ）である。
【００４５】
また、サンプリング機能部（ＳＣ２）１０−３では、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４の全てが開路状態にあるが、容量素子Ｃ３には、アナログ値はホールドされていないので、ホールドするアナログ値無しでウェイト状態になる。これが、図２に示したウェイト状態Ｗａｉｔである。
【００４６】
次の動作期間（３）は、サンプリング周期ｎの後半周期の期間である。この期間では、制御信号Ｓ１Ａ，Ｓ２Ｂがオン状態であり、制御信号Ｓ２Ａ，Ｓ１Ｂはオフ状態である。サンプリング機能部（ＳＣ１）１０−１では、スイッチＳＷ１１，ＳＷ１２が閉路状態にあり、スイッチＳＷ１３，ＳＷ１４は開路状態にあるので、動作期間（１）と同様に容量素子Ｃ１へのサンプリングが行われる。そして、制御信号Ｓ１Ａがオフ状態になりスイッチＳＷ１１，１２が開路する瞬間のタイミングｎ＋１でのアナログ信号ＡＩＮのアナログ値Ｓｎ＋１が容量素子Ｃ１にホールドされる（ＳＣ１：アナログ値Ｓｎ＋１）。
【００４７】
また、サンプリング機能部（ＳＣ３）１０−３では、スイッチＳＷ３１，ＳＷ３２が閉路状態であり、スイッチＳＷ３３，ＳＷ３４は開路状態にあるので、容量素子Ｃ３へのサンプリングが行われ、制御信号Ｓ２Ｂがオフ状態になりスイッチＳＷ３１，３２が開路する瞬間のタイミングｎ＋１でのアナログ信号ＡＩＮのアナログ値Ｓｎ＋１が容量素子Ｃ３にホールドされる（ＳＣ３：アナログ値Ｓｎ＋１）。
【００４８】
一方、サンプリング機能部（ＳＣ２）１０−２では、スイッチＳＷ２１，ＳＷ２２は開路状態にあり、スイッチＳＷ２３，ＳＷ２４が閉路状態にあるので、前回のタイミングｎにて容量素子Ｃ２にホールドされたアナログ信号ＡＩＮのアナログ値ＳｎがＯＰアンプ１１の反転入力端子（−）と出力端子との間に接続される。これによって、前回のタイミングｎにて容量素子Ｃ２にホールドされたアナログ値Ｓｎがホールド値ＨｎとしてＯＰアンプ１１から図示しない後段のＡ／Ｄ変換部へ出力される（ＳＣ２：アナログ値Ｈｎ）。
【００４９】
次の動作期間（４）は、サンプリング周期ｎ＋１の前半周期の期間である。この期間では、制御信号Ｓ１Ａ，Ｓ１Ｂ，Ｓ２Ｂ、オフ状態であり、制御信号Ｓ２Ａがオン状態である。これは、動作期間（２）と同じ状態である。したがって、サンプリング機能部（ＳＣ１）１０−１では、タイミングｎ＋１にて容量素子Ｃ１にホールドされたアナログ値Ｓｎ＋１がホールド値Ｈｎ＋１としてＯＰアンプ１１から図示しないＡ／Ｄ変換部へ出力される（ＳＣ１：アナログ値Ｓｎ＋１）。一方、サンプリング機能部（ＳＣ２）１０−２は、ホールドするアナログ値無しでウェイト状態になる。また、サンプリング機能部（ＳＣ３）１０−３は、アナログ値Ｓｎ＋１をホールドしたままウェイト状態になる。
【００５０】
次の動作期間（５）は、サンプリング周期ｎ＋１の後半周期の期間である。この期間では、全ての制御信号が動作期間（１）で示した状態になる。したがって、サンプリング機能部（ＳＣ１〜ＳＣ３）１０−１〜１０−３では、動作期間（１）で示した動作が行われる。次の動作期間（６）は、サンプリング周期ｎ＋２の前半周期の期間である。この期間では、全ての制御信号が動作期間（２）で示した状態になる。次の動作期間（７）は、サンプリング周期ｎ＋２の後半周期の期間である。この期間では。全ての制御信号が動作期間（３）で示した状態になる。つまり、動作期間（５）以降では、動作期間（１）→動作期間（２）→動作期間（３）→動作期間（２）→動作期間（１）の順序で繰り返えされ、サンプリング機能部（ＳＣ１〜ＳＣ３）１０−１〜１０−３の各ホールドされたアナログ値が、時系列的にＯＰアンプ１１の反転入力端子（−）と出力端子との間に接続され、ＯＰアンプ１１から後段のＡ／Ｄ変換部へ連続出力される。以上が、図２に示したＳ／Ｈ１の動作内容である。
【００５１】
以上のように、本第１の実施の形態によれば、ｍ個の同一アナログ値をｍ個のディジタル信号に変換し、並列化したｍ個のディジタル信号の平均値を最終的なＡ／Ｄ変換結果として出力するので、サンプルホールド部にて重畳されたノイズも平均化の対象になる。これによって、出力ディジタル信号における雑音電力のレベルを、１０×Ｌｏｇ１０（１／ｍ）［ｄＢ］低減することができる。例えば、図４に示したように、ｍ＝２であれば、雑音電力のレベルを、３ｄＢ低減することができる。したがって、信号振幅の確保が困難な低電圧下においても、高いＳＮＲを容易に実現することができる。
【００５２】
このとき、Ａ／Ｄ変換器を１つのサンプルホールド部と１つのＡ／Ｄ変換部と１つのデータ配列調整回路と平均化回路とで構成するので、当該Ａ／Ｄ変換器の占有面積及び消費電力を増大させずに、雑音電力を従来の雑音電力低減方法よりも減らすことができる。
【００５３】
また、１つのサンプルホールド部は、ｍ＋１個のサンプリング機能部と１つのＯＰアンプとで構成し、ｍ＋１個のサンプリング機能部は、ｍ個が、入力されるアナログ信号を個別の制御信号によって同一のタイミングでサンプリングし、ホールドしたアナログ値を１つずつ順にＯＰアンプに接続し、最後の１つをＯＰアンプに接続するタイミングで、組み合わせを変えたｍ個が同様に入力されるアナログ信号を個別の制御信号によって同一のタイミングでサンプリングする動作を繰り返すので、各サンプリングタイミングにおけるｍ個の同一アナログ値を、ＯＰアンプからＡ／Ｄ変換部へ、１つずつ隙間無く出力することができ、Ａ／Ｄ変換部では、隙間無く確実に、各サンプリングタイミングにおけるｍ個の同一アナログ値に対するｍ個のディジタル信号を生成することができる。
【００５４】
（第２の実施の形態）
図５は、本発明の第２の実施の形態にかかるＡ／Ｄ変換器の構成を示すブロック図である。本第２の実施の形態では、一般のパイプライン型Ａ／Ｄ変換器のパイプライン型Ａ／Ｄ変換部の前段に設けられるサンプルホールド部を、図１（第１の実施の形態）に示したサンプルホールド部（Ｓ／Ｈ）１で置き換えた構成例を示す。
【００５５】
すなわち、図５に示すように、本第２の実施の形態にかかるＡ／Ｄ変換器は、サンプルホールド部（Ｓ／Ｈ）１９と、パイプライン型Ａ／Ｄ変換部２０と、データ配列調整回路３と、平均化回路４とを備えている。なお、本第２の実施の形態では、説明の便宜からｍ＝２の場合について説明する。
【００５６】
サンプルホールド部（Ｓ／Ｈ）１９は、説明の便宜から符号を変えてあるが、図１（第１の実施の形態）に示したサンプルホールド部（Ｓ／Ｈ）１と同様構成のものである。ｍ＝２の場合、サンプルホールド部（Ｓ／Ｈ）１９は、図３に示す構成によって、入力されるアナログ信号ＡＩＮからＡｃｈ用とＢｃｈ用のアナログ値をサンプリングしてホールドし、それらを順にパイプライン型Ａ／Ｄ変換部２０に出力する。
【００５７】
パイプライン型Ａ／Ｄ変換部２０は、一般のパイプライン型Ａ／Ｄ変換器においてパイプライン処理によって最上位ビットから順にディジタル信号に変換する回路部分であり、主な要素として、縦属接続されるビットブロックステージ（＃１〜＃Ｓ）２０−０〜２０−（Ｓ−１）及び比較器２０−Ｓで構成されるパイプラインステージと、誤り訂正・データ整列回路２１とを備えている。
【００５８】
ｍ＝２の場合、サンプルホールド部（Ｓ／Ｈ）１９から入力されるＡｃｈ用とＢｃｈ用のアナログ値から、パイプライン型Ａ／Ｄ変換部２０のビットブロックステージ（＃１〜＃Ｓ）２０−０〜２０−（Ｓ−１）及び比較器２０−Ｓは、順に、ＡｃｈのデータＤ１＿Ａ〜Ｄｓ＿Ａ，Ｄｃ＿Ａと、ＢｃｈのデータＤ１＿Ｂ〜Ｄｓ＿Ｂ，Ｄｃ＿Ｂとを生成し、誤り訂正・データ整列回路２１に出力する。誤り訂正・データ整列回路２１は、それらのＡｃｈデータとＢｃｈデータとに誤り訂正処理を施した後整列し、ＡｃｈのＮビットディジタル信号Ｄ＿Ａ［Ｎ−１：０］と、ＢｃｈのＮビットディジタル信号Ｄ＿Ｂ［Ｎ−１：０］とを生成し、それらを順にデータ配列調整回路３に出力する。Ａｃｈ，Ｂｃｈ各々のＮビットディジタル信号Ｄ＿Ａ［Ｎ−１：０］，Ｄ＿Ｂ［Ｎ−１：０］は同時刻にサンプリングされたアナログ信号ＡＩＮのＡ／Ｄ変換結果であり、これらの変換結果に含まれる雑音信号は各々個別のものである。したがって、平均化回路４において平均化処理することにより、雑音電力を低減したＡ／Ｄ変換結果が得られる。このパイプライン型Ａ／Ｄ変換部２０のパイプラインステージは、図６や図８に示すように構成されている。
【００５９】
（Ａ）図６と図７を参照して、図５に示すサンプルホールド部及びパイプライン型Ａ／Ｄ変換部の構成例（その１）と動作について説明する。なお、図６は、図５に示すサンプルホールド部及びパイプライン型Ａ／Ｄ変換部のパイプラインステージの構成例（その１）示す回路図である。図７は、図６に示すサンプルホールド部及びパイプライン型Ａ／Ｄ変換部のパイプラインステージの動作を説明するタイミングチャートである。
【００６０】
図６において、アナログ信号ＡＩＮが入力されるＳ／Ｈ１９は、ｍ＝２の場合、図３に示したサンプリング機能部（ＳＣ１〜ＳＣ３）１０−１〜１０−３と、ＯＰアンプ１１とで構成される。そのうち、サンプリング機能部（ＳＣ１）１０−１はＡｃｈ用であり、サンプリング機能部（ＳＣ２，ＳＣ３）１０−２，１０−３はＢｃｈ用である。スイッチＳＷを開閉する制御信号の内容は、図４に示したのと同じであるが、呼称をＳ××からＡＤ××に変えてある。すなわち、スイッチＳＷ１１，ＳＷ１２は、制御信号ＡＤ１Ａによって開閉制御される。スイッチＳＷ１３，ＳＷ１４は、制御信号ＡＤ２Ａによって開閉制御される。スイッチＳＷ２１，ＳＷ２２，ＳＷ３３，ＳＷ３４は、制御信号ＡＤ１Ｂによって開閉制御される。スイッチＳＷ２３，ＳＷ２４，ＳＷ３１，ＳＷ３２は、制御信号ＡＤ２Ｂによって開閉制御される。
【００６１】
また、図６では、パイプライン型Ａ／Ｄ変換部２０のパイプラインステージは、初段のビットブロックステージ（＃１）２０−０と、２段目のビットブロックステージ（＃１）２０−１とが示されているが、３段目以降、ビットブロックステージ（＃Ｓ）２０−（Ｓ−１）までが、それぞれ、並列配置した２つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ＿ＳＣ）と、１つのＯＰアンプとを備えている。以下に具体的な構成を示す。
【００６２】
初段のビットブロックステージ（＃１）２０−０は、Ｓ／Ｈ１９の出力が並列に入力される同じ構成の２つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１，ＭＤＡＣ１＿ＳＣ２）２５，２６と、１つのＯＰアンプ２７とを備えている。ＯＰアンプ２７の非反転入力端子（＋）には、アンプバイアスＡＢＩＡＳが供給される。
【００６３】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５と、容量素子Ｃ１１，Ｃ１２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）２５ａと、Ｄ／Ａ変換器（ＤＡＣ）２５ｂとを備えている。Ｓ／Ｈ１９の出力（ＡＤＩＮ）は、スイッチＳＷ１１，ＳＷ１５の一端とサブＡ／Ｄ変換器２５ａとに入力される。サブＡ／Ｄ変換器２５ａの出力端子は、Ｄ／Ａ変換器２５ｂの入力端子と、誤り訂正・データ整列回路２１とに接続される。スイッチＳＷ１１の他端は、スイッチＳＷ１２の一端と容量素子Ｃ１１の一端とに接続される。スイッチＳＷ１２の他端は、ＯＰアンプ２７の出力端子に接続される。スイッチＳＷ１５の他端は、Ｄ／Ａ変換器２５ｂの出力端子と共に容量素子Ｃ１２の一端に接続される。容量素子Ｃ１１，Ｃ１２の他端は、共通に、スイッチＳＷ１３，ＳＷ１４の一端に接続される。スイッチＳＷ１３の他端は、ＯＰアンプ３８の反転入力端子（−）に接続される。スイッチＳＷ１４の他端には、サンプリングバイアスＳＢＩＡＳが供給される。スイッチＳＷ１１，ＳＷ１４，ＳＷ１５は、制御信号ＡＤ２Ａによって開閉制御される。スイッチＳＷ１２，ＳＷ１３は、制御信号ＡＤ１Ａによって開閉制御される。
【００６４】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）２６は、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５と、容量素子Ｃ２１，Ｃ２２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）２６ａと、Ｄ／Ａ変換器（ＤＡＣ）２６ｂとを備えている。Ｓ／Ｈ１９の出力（ＡＤＩＮ）は、スイッチＳＷ２１，ＳＷ２５の一端とサブＡ／Ｄ変換器２６ａとに入力される。サブＡ／Ｄ変換器２６ａの出力端子は、Ｄ／Ａ変換器２６ｂの入力端子と、誤り訂正・データ整列回路２１とに接続される。スイッチＳＷ２１の他端は、スイッチＳＷ２２の一端と容量素子Ｃ２１の一端とに接続される。スイッチＳＷ２２の他端は、ＯＰアンプ２７の出力端子に接続される。スイッチＳＷ２５の他端は、Ｄ／Ａ変換器２６ｂの出力端子と共に容量素子Ｃ２２の一端に接続される。容量素子Ｃ２１，Ｃ２２の他端は、共通に、スイッチＳＷ２３，ＳＷ２４の一端に接続される。スイッチＳＷ２３の他端は、ＯＰアンプ２７の反転入力端子（−）に接続される。スイッチＳＷ２４の他端には、サンプリングバイアスＳＢＩＡＳが供給される。スイッチＳＷ２１，ＳＷ２４，ＳＷ２５は、制御信号ＡＤ１Ａによって開閉制御される。スイッチＳＷ２２，ＳＷ２３は、制御信号ＡＤ２Ａによって開閉制御される。
【００６５】
２段目のビットブロックステージ（＃２）２０−１は、ビットブロックステージ（＃１）２０−０の出力が並列に入力される同じ構成の２つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ１，ＭＤＡＣ２＿ＳＣ２）４０，４１と、１つのＯＰアンプ４２とを備えている。ＯＰアンプ４２の非反転入力端子（＋）には、アンプバイアスＡＢＩＡＳが供給される。
【００６６】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ１）４０は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５と、容量素子Ｃ１１，Ｃ１２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）４０ａと、Ｄ／Ａ変換器（ＤＡＣ）４０ｂとを備えている。これらの接続関係は、ビットブロックステージ（＃１）２０−０のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５と同様である。但し、スイッチＳＷへの制御信号は異なっている。すなわち、スイッチＳＷ１１，ＳＷ１４，ＳＷ１５は、制御信号ＡＤ１Ａによって開閉制御される。スイッチＳＷ１２，ＳＷ１３は、制御信号ＡＤ２Ａによって開閉制御される。
【００６７】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ２）４１は、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５と、容量素子Ｃ２１，Ｃ２２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）４１ａと、Ｄ／Ａ変換器（ＤＡＣ）４１ｂとを備えている。これらの接続関係は、ビットブロックステージ（＃１）２０−０のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）２６と同様である。但し、スイッチＳＷへの制御信号は異なっている。すなわち、スイッチＳＷ２１，ＳＷ２４，ＳＷ２５は、制御信号ＡＤ２Ａによって開閉制御される。スイッチＳＷ２２，ＳＷ２３は、制御信号ＡＤ１Ａによって開閉制御される。
【００６８】
次に、図７を参照して、動作について説明する。図７では、Ｓ／Ｈ１９に入力されるアナログ信号ＡＩＮの波形と、スイッチＳＷを開閉制御する制御信号ＡＤ１Ａ，ＡＤ２Ａ，ＡＤ１Ｂ，ＡＤ２Ｂの各波形と、図６に示したＳ／Ｈ１９及び２つのビットブロックステージでの動作とが示されている。アナログ信号ＡＩＮの波形に示すタイミングｎ，ｎ＋１，ｎ＋２，ｎ＋３と制御信号ＡＤ１Ａ，ＡＤ２Ａ，ＡＤ１Ｂ，ＡＤ２Ｂとのタイミング関係は、図４にて説明した通りであり、同様の動作期間（１）〜（７）を定めてある。なお、Ｓ／Ｈ１９には、制御信号ＡＤ１Ａ，ＡＤ２Ａ，ＡＤ１Ｂ，ＡＤ２Ｂの全てが適用されるが、ビットブロックステージには、制御信号ＡＤ１Ａ，ＡＤ２Ａが適用される。
【００６９】
（Ｓ／Ｈ１９の動作）
Ｓ／Ｈ１９の動作は、図４にて説明した通りであるので、ここでは動作期間（１）〜（７）について簡単に説明する。
動作期間（１）：サンプリング機能部（ＳＣ１）１０−１では、容量素子Ｃ１へのサンプリング動作が行われ、タイミングｎにおいて容量素子Ｃ１にＡｃｈ用のアナログ値（ｎ）がホールドされる。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２へのサンプリング動作が行われ、タイミングｎにおいて容量素子Ｃ２にＢｃｈ用のアナログ値（ｎ）がホールドされる。サンプリング機能部（ＳＣ３）１０−３では、前回のタイミングｎ−１にて容量素子Ｃ３にホールドされたＢｃｈ用のアナログ値（ｎ−１）が本期間中において初段のビットブロックステージ（＃１）２０−０に出力される。
【００７０】
動作期間（２）：サンプリング機能部（ＳＣ１）１０−１では、タイミングｎにて容量素子Ｃ１にホールドされたＡｃｈ用のアナログ値（ｎ）が初段のビットブロックステージ（＃１）２０−０に出力される。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２にＢｃｈ用のアナログ値（ｎ）をホールドしたままウェイト状態Ｗａｉｔ（ｎ）になる。サンプリング機能部（ＳＣ３）１０−３では、容量素子Ｃ３にホールドされるアナログ値無しでウェイト状態Ｗａｉｔになる。
【００７１】
動作期間（３）：サンプリング機能部（ＳＣ１）１０−１では、容量素子Ｃ１へのサンプリング動作が行われ、タイミングｎ＋１において容量素子Ｃ１にＡｃｈ用のアナログ値（ｎ＋１）がホールドされる。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２にホールドされているＢｃｈ用のアナログ値（ｎ）が初段のビットブロックステージ（＃１）２０−０に出力される。サンプリング機能部（ＳＣ３）１０−３では、容量素子Ｃ３へのサンプリング動作が行われ、タイミングｎ＋１において容量素子Ｃ３にＢｃｈ用のアナログ値（ｎ＋１）がホールドされる。
【００７２】
動作期間（４）：サンプリング機能部（ＳＣ１）１０−１では、タイミングｎ＋１にて容量素子Ｃ１にホールドされたＡｃｈ用のアナログ値（ｎ＋１）が初段のビットブロックステージ（＃１）２０−０に出力される。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２にホールドされるアナログ値無しでウェイト状態Ｗａｉｔになる。サンプリング機能部（ＳＣ３）１０−３では、容量素子Ｃ３にＢｃｈ用のアナログ値（ｎ＋１）をホールドしたままウェイト状態Ｗａｉｔ（ｎ＋１）になる。
【００７３】
動作期間（５）：サンプリング機能部（ＳＣ１）１０−１では、容量素子Ｃ１へのサンプリング動作が行われ、タイミングｎ＋２において容量素子Ｃ１にＡｃｈ用のアナログ値（ｎ＋２）がホールドされる。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２へのサンプリング動作が行われ、タイミングｎ＋２において容量素子Ｃ２にＢｃｈ用のアナログ値（ｎ＋２）がホールドされる。サンプリング機能部（ＳＣ３）１０−３では、前回のタイミングｎ＋１にて容量素子Ｃ３にホールドされたＢｃｈ用のアナログ値（ｎ＋１）がタイミングｎ＋２において初段のビットブロックステージ（＃１）２０−０に出力される。
【００７４】
動作期間（６）：サンプリング機能部（ＳＣ１）１０−１では、タイミングｎ＋２にて容量素子Ｃ１にホールドされたＡｃｈ用のアナログ値（ｎ＋２）が初段のビットブロックステージ（＃１）２０−０に出力される。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２にＢｃｈ用のアナログ値（ｎ＋２）をホールドしたままウェイト状態Ｗａｉｔ（ｎ＋２）になる。サンプリング機能部（ＳＣ３）１０−３では、容量素子Ｃ３にホールドされるアナログ値無しでウェイト状態Ｗａｉｔになる。
【００７５】
動作期間（７）：サンプリング機能部（ＳＣ１）１０−１では、容量素子Ｃ１へのサンプリング動作が行われ、タイミングｎ＋３において容量素子Ｃ１にＡｃｈ用のアナログ値（ｎ＋３）がホールドされる。サンプリング機能部（ＳＣ２）１０−２では、容量素子Ｃ２にホールドされているＢｃｈ用のアナログ値（ｎ＋２）が初段のビットブロックステージ（＃１）２０−０に出力される。サンプリング機能部（ＳＣ３）１０−３では、容量素子Ｃ３へのサンプリング動作が行われ、タイミングｎ＋３において容量素子Ｃ３にＢｃｈ用のアナログ値（ｎ＋３）がホールドされる。
【００７６】
（ビットブロックステージ（＃１）２０−０の動作）
動作期間（１）では、制御信号ＡＤ１Ａはオン状態であり、制御信号ＡＤ２Ａはオフ状態である。すなわち、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５では、スイッチＳＷ１１，１４，１５が開路状態にあり、スイッチＳＷ１２，１３が閉路状態にある。また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）２６では、スイッチＳＷ２１，２４，２５が閉路状態にあり、スイッチＳＷ２２，２３が開路状態にある。
【００７７】
したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５では、前回のタイミングｎ−１にて容量素子Ｃ１１，Ｃ１２にホールドされたアナログ値（ｎ−１）に対して、前回のタイミングｎ−１で得られたサブＡ／Ｄ変換器２５ａの変換結果Ｄ１＿Ａに応じたＤ／Ａ変換器２５ｂによる容量素子Ｃ１２を介した加減算処理と、容量素子Ｃ１１，Ｃ１２の容量比によって決定される一定倍（（Ｃ１１＋Ｃ１２）／Ｃ１１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ１Ａがオンである本期間中に実施され、Ａｃｈ用の加減乗算処理後のアナログ値（ｎ−１）としてＯＰアンプ２７からビットブロックステージ（＃２）２０−１に出力される。
【００７８】
また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）２６では、Ｓ／Ｈ１９から入力されるＢｃｈ用のアナログ値（ｎ−１）について容量素子Ｃ２１，Ｃ２２へのサンプリング動作が行われ、制御信号ＡＤ１Ａがオフするタイミングｎにて容量素子Ｃ２１，Ｃ２２にアナログ値（ｎ−１）がホールドされる。並行して、サブＡ／Ｄ変換器２６ａにて、Ｓ／Ｈ１９から入力されるＢｃｈ用のアナログ値（ｎ−１）について最上位ビットの論理値判定が行われ、ＢｃｈのデータＤ１＿ＢがＤ／Ａ変換器２６ｂと誤り訂正・データ整列回路２１とに出力される。
【００７９】
次の動作期間（２）では、制御信号ＡＤ１Ａはオフ状態であり、制御信号ＡＤ２Ａはオン状態である。すなわち、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５では、スイッチＳＷ１１，１４，１５が閉路状態にあり、スイッチＳＷ１２，１３が開路状態にある。また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）２６では、スイッチＳＷ２１，２４，２５が開路状態にあり、スイッチＳＷ２２，２３が閉路状態にある。
【００８０】
したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５では、Ｓ／Ｈ１９から入力されるＡｃｈ用のアナログ値（ｎ）について容量素子Ｃ１１，Ｃ１２へのサンプリング動作が行われ、制御信号ＡＤ２Ａがオフするタイミングにて容量素子Ｃ１１，Ｃ１２にアナログ値（ｎ）がホールドされる。並行して、サブＡ／Ｄ変換器２５ａにて、Ｓ／Ｈ１９から入力されるＡｃｈ用のアナログ値（ｎ）について最上位ビットの論理値判定が行われ、ＡｃｈのデータＤ１＿ＡがＤ／Ａ変換器２５ｂと誤り訂正・データ整列回路２１とに出力される。
【００８１】
また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）２６では、タイミングｎにて容量素子Ｃ２１，Ｃ２２にホールドされたアナログ値（ｎ−１）に対して、前回のタイミングｎ−１で得られたサブＡ／Ｄ変換器２６ａの変換結果Ｄ１＿Ａに応じたＤ／Ａ変換器２６ｂによる容量素子Ｃ２２を介した加減算処理と、容量素子Ｃ２１，Ｃ２２の容量比によって決定される一定倍（（Ｃ２１＋Ｃ２２）／Ｃ２１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ２Ａがオンである本期間中に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ−１）としてＯＰアンプ２７からビットブロックステージ（＃２）２０−１に出力される。
【００８２】
次の動作期間（３）（５）（７）では、動作期間（１）と同様に、制御信号ＡＤ１Ａはオン状態であり、制御信号ＡＤ２Ａはオフ状態である。また、動作期間（４）（６）では、動作期間（２）と同様に、制御信号ＡＤ１Ａはオフ状態であり、制御信号ＡＤ２Ａはオン状態である。つまり、動作期間（３）以降は、動作期間（１）の動作と、動作期間（２）の動作とが交互に繰り返される。このように、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）２５，２６では、ＡｃｈのデータＤ１＿ＡとＢｃｈのデータＤ１＿Ｂとを、１サンプリング周期内において交互に生成する。
【００８３】
（ビットブロックステージ（＃２）２０−１の動作）
動作期間（１）では、制御信号ＡＤ１Ａはオン状態であり、制御信号ＡＤ２Ａはオフ状態である。すなわち、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ１）４０では、スイッチＳＷ１１，１４，１５が閉路状態にあり、スイッチＳＷ１２，１３が開路状態にある。また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ２）４１では、スイッチＳＷ２１，２４，２５が開路状態にあり、スイッチＳＷ２２，２３が閉路状態にある。
【００８４】
したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ１）４０では、ビットブロックステージ（＃１）２０−０から入力されるＡｃｈ用のアナログ値（ｎ−１）について容量素子Ｃ１１，Ｃ１２へのサンプリング動作が行われ、タイミングｎにて容量素子Ｃ１１，Ｃ１２にアナログ値（ｎ−１）がホールドされる。並行して、サブＡ／Ｄ変換器４０ａにて、ビットブロックステージ（＃１）２０−０から入力されるＡｃｈ用のアナログ値（ｎ−１）について（最上位ビット−１）ビットの論理値判定が行われ、ＡｃｈのデータＤ２＿ＡがＤ／Ａ変換器４０ｂと誤り訂正・データ整列回路２１とに出力される。
【００８５】
また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ２）４１では、前々回のタイミングｎ−２に対して、前々回のタイミングｎ−２で得られたサブＡ／Ｄ変換器４１ａの変換結果Ｄ２＿Ｂに応じたＤ／Ａ変換器４１ｂによる容量素子Ｃ２２を介した加減算処理と、容量素子Ｃ２１，Ｃ２２の容量比によって決定される一定倍（（Ｃ２１＋Ｃ２２）／Ｃ２１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ１Ａがオンである本期間中に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ−２）としてＯＰアンプ４２から図示しないビットブロックステージ（＃３）２０−３に出力される。
【００８６】
次の動作期間（２）では、制御信号ＡＤ１Ａはオフ状態であり、制御信号ＡＤ２Ａはオン状態である。すなわち、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ１）４０では、スイッチＳＷ１１，１４，１５が開路状態にあり、スイッチＳＷ１２，１３が閉路状態にある。また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ２）４１では、スイッチＳＷ２１，２４，２５が閉路状態にあり、スイッチＳＷ２２，２３が開路状態にある。
【００８７】
したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ１）４０では、タイミングｎにて容量素子Ｃ１１，Ｃ１２にホールドされたアナログ値（ｎ−１）に対して、前回のタイミングｎ−１で得られたサブＡ／Ｄ変換器４０ａの変換結果Ｄ２＿Ａに応じたＤ／Ａ変換器４０ｂによる容量素子Ｃ１２を介した加減算処理と、容量素子Ｃ１１，１２の容量比によって決定される一定倍（（Ｃ１１＋Ｃ１２）／Ｃ１１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ２Ａがオンである本期間中に実施され、Ａｃｈ用の加減乗算処理後のアナログ値（ｎ−１）としてＯＰアンプ４２から図示しないビットブロックステージ（＃３）２０−３へ出力される。
【００８８】
また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ２）４１では、ビットブロックステージ（＃１）２０−０から入力されるＢｃｈ用のアナログ値（ｎ−１）について容量素子Ｃ２１，Ｃ２２へのサンプリング動作が行われ、制御信号ＡＤ２Ａがオフするタイミングにて容量素子Ｃ２１，Ｃ２２にアナログ値（ｎ−１）がホールドされる。並行して、サブＡ／Ｄ変換器４１ａにて、ビットブロックステージ（＃１）２０−０から入力されるＢｃｈ用のアナログ値（ｎ−１）について第２ビットの論理値判定が行われ、ＢｃｈのデータＤ２＿ＢがＤ／Ａ変換器４１ｂと誤り訂正・データ整列回路２１とに出力される。
【００８９】
次の動作期間（３）（５）（７）では、動作期間（１）と同様に、制御信号ＡＤ１Ａはオン状態であり、制御信号ＡＤ２Ａはオフ状態である。また、動作期間（４）（６）では、動作期間（２）と同様に、制御信号ＡＤ１Ａはオフ状態であり、制御信号ＡＤ２Ａはオン状態である。つまり、動作期間（３）以降は、動作期間（１）の動作と、動作期間（２）の動作とが交互に繰り返される。このように、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）４０，４１では、ＡｃｈのデータＤ２＿ＡとＢｃｈのデータＤ２＿Ｂとを、１サンプリング周期内において交互に生成する。
【００９０】
以上の動作がビットブロックステージ（＃Ｓ）２０−（Ｓ−１）まで行われ、最終ビットを比較器２０−Ｓで論理値判定した結果と、各々ビットブロックステージで判定された論理値とが、誤り訂正・データ整列回路２１で誤り訂正・データ整列される。そして、データ配列調整回路３でタイミングを調整された後、Ａｃｈ，Ｂｃｈ各々のＮビットディジタル信号Ｄ＿Ａ［Ｎ−１：０］，Ｄ＿Ｂ［Ｎ−１：０］が得られる。Ａｃｈ，Ｂｃｈ各々のＮビットディジタル信号Ｄ＿Ａ［Ｎ−１：０］，Ｄ＿Ｂ［Ｎ−１：０］は同時刻にサンプリングされたアナログ信号ＡＩＮのＡ／Ｄ変換結果であり、これらの変換結果に含まれる雑音信号は各々個別のものであるので、平均化回路４において平均化処理することにより雑音電力低減した最終的なＡ／Ｄ変換結果が得られる。
【００９１】
従来の一般的なパイプライン型Ａ／Ｄ変換器は、パイプラインステージの各ステージのＯＰアンプは、サンプリング動作が行われる制御信号ＡＤ１Ａがオン状態である期間は、次のステージへの転送動作をせずに単に電力を消費しているだけであり、制御信号ＡＤ１Ａがオフ状態である期間において次のステージへの転送動作を行う構成である。したがって、従来構成のパイプライン型Ａ／Ｄ変換器を２つ並列に配置して用いると、電力消費が２倍になる。
【００９２】
これに対して、図６に示した構成例（１）では、パイプライン型Ａ／Ｄ変換部の各ステージは、２つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ＿ＳＣ）を並列に配置した構成であるが、各ステージにおけるＯＰアンプは１つとし、各ステージのＯＰアンプは、制御信号ＡＤ１Ａがオン状態である期間もオフ状態である期間も次のステージへの転送動作を行うので、電力消費は、１つのパイプライン型Ａ／Ｄ変換器と同じにすることができる。すなわち、消費電力の低減が図れる。
【００９３】
（Ｂ）次に、図８と図９を参照して、図５に示すサンプルホールド部及びパイプライン型Ａ／Ｄ変換部の構成例（その２）と動作について説明する。なお、図８は、図５に示すサンプルホールド部及びパイプライン型Ａ／Ｄ変換部のパイプラインステージの構成例（その２）示す回路図である。図９は、図８に示すサンプルホールド部及びパイプライン型Ａ／Ｄ変換部のパイプラインステージの動作を説明するタイミングチャートである。
【００９４】
図８でも、Ｓ／Ｈ１９の出力が入力されるパイプライン型Ａ／Ｄ変換部２０のパイプラインステージは、図６と同様に、初段のビットブロックステージ（＃１）２０−０と、２段目のビットブロックステージ（＃１）２０−１とが示されているが、３段目以降、ビットブロックステージ（＃Ｓ）２０−（Ｓ−１）までが、それぞれ、１つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ＿ＳＣ）と、１つのＯＰアンプとを備えている。以下に具体的な構成を示す。
【００９５】
初段のビットブロックステージ（＃１）２０−０は、Ｓ／Ｈ１９の出力が入力される１つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０と、１つのＯＰアンプ３１とを備えている。ＯＰアンプ３１の非反転入力端子（＋）には、アンプバイアスＡＢＩＡＳが供給される。
【００９６】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０は、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５と、容量素子Ｃ１，Ｃ２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）３０ａと、Ｄ／Ａ変換器（ＤＡＣ）３０ｂとを備えている。Ｓ／Ｈ１９の出力は、スイッチＳＷ１，ＳＷ５の一端とサブＡ／Ｄ変換器３０ａとに入力される。サブＡ／Ｄ変換器３０ａの出力端子は、Ｄ／Ａ変換器３０ｂの入力端子と、誤り訂正・データ整列回路２１とに接続される。スイッチＳＷ１の他端には、スイッチＳＷ２の一端と容量素子Ｃ１の一端とが接続される。スイッチＳＷ２の他端は、ＯＰアンプ３１の出力端子に接続される。スイッチＳＷ５の他端は、ＤＡＣ３０ｂの出力端子と共に容量素子Ｃ２の一端とが接続される。容量素子Ｃ１，Ｃ２の他端は、共通にスイッチＳＷ３，ＳＷ４の一端に接続される。スイッチＳＷ３の他端は、ＯＰアンプ３１の反転入力端子（−）に接続される。スイッチＳＷ４の他端には、サンプリングバイアスＳＢＩＡＳが供給される。スイッチＳＷ１，ＳＷ４，ＳＷ５は、制御信号ＡＤ３によって開閉制御される。スイッチＳＷ２，ＳＷ３は、制御信号ＡＤ４によって開閉制御される。
【００９７】
２段目のビットブロックステージ（＃２）２０−１は、ビットブロックステージ（＃１）２０−０の出力が入力される１つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ）５０と、１つのＯＰアンプ５１とを備えている。ＯＰアンプ５１の非反転入力端子（＋）には、アンプバイアスＡＢＩＡＳが供給される。
【００９８】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ）５０は、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５と、容量素子Ｃ１，Ｃ２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）５３ａと、Ｄ／Ａ変換器（ＤＡＣ）５３ｂとを備えている。これらの接続関係は、ビットブロックステージ（＃２）３０−１のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ）５０と同様である。但し、スイッチＳＷへの制御信号は異なっている。すなわち、スイッチＳＷ１，ＳＷ４，ＳＷ５は、制御信号ＡＤ４によって開閉制御される。スイッチＳＷ２，ＳＷ３は、制御信号ＡＤ３によって開閉制御される。
【００９９】
次に、図９を参照して、動作について説明する。図９では、Ｓ／Ｈ１９に入力されるアナログ信号ＡＩＮの波形と、スイッチを開閉制御する制御信号ＡＤ１Ａ，ＡＤ２Ａ，ＡＤ１Ｂ，ＡＤ２Ｂ，ＡＤ３，ＡＤ４の各波形と、図８に示したＳ／Ｈ１９及び２つのビットブロックステージでの動作とが示されている。
【０１００】
制御信号ＡＤ１Ａ，ＡＤ２Ａ，ＡＤ１Ｂ，ＡＤ２Ｂは、Ｓ／Ｈ１９にて用いるもので図７に示したのと同様である。ここでは、Ｓ／Ｈ１９の動作説明を割愛し、制御信号ＡＤ３，ＡＤ４を用いたビットブロックステージ（＃１，＃２）２０−０，２０−１の動作について説明する。
【０１０１】
図９に示すように、制御信号ＡＤ３は、制御信号ＡＤ１Ａのオン期間及びオフ期間のそれぞれにおいて、同じ時間幅でオン・オフする信号である。制御信号ＡＤ３は、動作期間（１）〜（７）の全てにおいて、前半期間ではオン状態であり、後半期間ではオフ状態である。制御信号ＡＤ４は、制御信号ＡＤ３を論理反転した信号である。
【０１０２】
（ビットブロックステージ（＃１）２０−０の動作）
ビットブロックステージ（＃１）２０−０のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０では、各動作期間において、前半期間では、スイッチＳＷ１，ＳＷ４，ＳＷ５が閉路状態であり、スイッチＳＷ２，ＳＷ３が開路状態である。後半期間では、スイッチＳＷ１，ＳＷ４，ＳＷ５が開路状態になり、スイッチＳＷ２，３が閉路状態になる。
【０１０３】
したがって、動作期間（１）の前半期間では、Ｓ／Ｈ１９から入力されるＢｃｈ用のアナログ値（ｎ−１）について容量素子Ｃ１，Ｃ２へのサンプリング動作が行われ、制御信号ＡＤ３がオフするタイミングにて容量素子Ｃ１，Ｃ２にアナログ値（ｎ−１）がホールドされる。並行して、サブＡ／Ｄ変換器３０ａにて、Ｓ／Ｈ１９から入力されるＢｃｈ用のアナログ値（ｎ−１）について最上位ビットの論理値判定が行われ、ＢｃｈのデータＤ１＿ＢがＤ／Ａ変換器３０ｂと誤り訂正・データ整列回路２１とに出力される。
【０１０４】
また、動作期間（１）の後半期間では、前半期間において容量素子Ｃ１，Ｃ２にホールドされたアナログ値（ｎ−１）に対して、前半期間において得られたサブＡ／Ｄ変換器３０ａの変換結果Ｄ１＿Ｂに応じたＤ／Ａ変換器３０ｂによる容量素子Ｃ２を介した加減算処理と、容量素子Ｃ１，２の容量比によって決定される一定倍（（Ｃ１＋Ｃ２）／Ｃ１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ４がオンである本期間中に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ−１）としてＯＰアンプ３１からビットブロックステージ（＃２）２０−１に出力される。
【０１０５】
次の動作期間（２）の前半期間では、Ｓ／Ｈ１９から入力されるＡｃｈ用のアナログ値（ｎ）について容量素子Ｃ１，Ｃ２へのサンプリング動作が行われ、制御信号ＡＤ３がオフするタイミングにて容量素子Ｃ１，Ｃ２にアナログ値（ｎ）がホールドされる。並行して、サブＡ／Ｄ変換器３０ａにて、Ｓ／Ｈ１９から入力されるＡｃｈ用のアナログ値（ｎ）について最上位ビットの論理値判定が行われ、ＡｃｈのデータＤ１＿ＡがＤ／Ａ変換器３０ｂと誤り訂正・データ整列回路２１とに出力される。
【０１０６】
また、動作期間（２）の後半期間では、前半期間において容量素子Ｃ１，Ｃ２にホールドされたアナログ値（ｎ）に対してと、前半期間において得られたサブＡ／Ｄ変換器３０ａの変換結果Ｄ１＿Ａに応じたＤ／Ａ変換器３０ｂによる容量素子Ｃ２を介した加減算処理と、容量素子Ｃ１，２の容量比によって決定される一定倍（（Ｃ１＋Ｃ２）／Ｃ１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ４がオンである本期間中に実施され、Ａｃｈ用の加減乗算処理後のアナログ値（ｎ）としてＯＰアンプ３１からビットブロックステージ（＃２）２０−１に出力される。
【０１０７】
次の動作期間（３）以降では、同様の動作が繰り返される。このように、ビットブロックステージ（＃１）２０−０のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０では、各動作期間において、ＡｃｈのデータＤ１＿ＡとＢｃｈのデータＤ１＿Ｂとを生成する。
【０１０８】
（ビットブロックステージ（＃２）２０−１の動作）
ビットブロックステージ（＃２）２０−１のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ）５０では、各動作期間において、前半期間では、スイッチＳＷ１，ＳＷ４，ＳＷ５が開路状態であり、スイッチＳＷ２，ＳＷ３が閉路状態である。後半期間では、スイッチＳＷ１，ＳＷ４，ＳＷ５が閉路状態になり、スイッチＳＷ２，３が開路状態になる。つまり、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ２＿ＳＣ）５０での動作は、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０が或る動作期間の前半期間にて行う動作を、その同じ動作期間の後半期間において行うという半期間ずれた関係で進行する。
【０１０９】
すなわち、動作期間（１）の前半期間では、動作期間（１）の１つ前の動作期間における後半期間において容量素子Ｃ１，Ｃ２にホールドされたアナログ値（ｎ−２）に対して、その後半期間において得られたサブＡ／Ｄ変換器５０ａの変換結果Ｄ２＿Ａに応じた
Ｄ／Ａ変換器５０ｂによる容量素子Ｃ２を介した加減算処理と、容量素子Ｃ１，Ｃ２の容量比によって決定される一定倍（（Ｃ１＋Ｃ２）／Ｃ１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）が、制御信号ＡＤ３がオンである期間中（動作期間（１）の前半期間）に実施され、Ａｃｈ用の加減乗算処理後のアナログ値（ｎ−２）としてＯＰアンプ５１から図示しないビットブロックステージ（＃３）２０−３へ出力される。
【０１１０】
また、動作期間（１）の後半期間では、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０から入力されるＢｃｈ用のアナログ値（ｎ−１）について容量素子Ｃ１，Ｃ２へのサンプリング動作が行われ、制御信号ＡＤ４がオフするタイミングｎにて容量素子Ｃ１，Ｃ２にアナログ値（ｎ−１）がホールドされる。並行して、サブＡ／Ｄ変換器５０ａにて、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０から入力されるＢｃｈ用のアナログ値（ｎ−１）について（最上位ビット−１）ビットの論理値判定が行われ、ＢｃｈのデータＤ１＿ＢがＤ／Ａ変換器５０ｂと誤り訂正・データ整列回路２１とに出力される。
【０１１１】
そして、次の動作期間（２）の前半期間では、動作期間（１）の後半期間において容量素子Ｃ１，Ｃ２にホールドされたアナログ値（ｎ−１）に対して、後半期間において得られたサブＡ／Ｄ変換器５０ａの変換結果Ｄ２＿Ｂに応じたＤ／Ａ変換器５０ｂによる容量素子Ｃ２を介した加減算処理と、容量素子Ｃ１，Ｃ２の容量比によって決定される一定倍（（Ｃ１＋Ｃ２）／Ｃ１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ３がオンである期間中（動作期間（２）の前半期間）に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ−１）としてＯＰアンプ５１から図示しないビットブロックステージ（＃３）２０−２へ出力される。
【０１１２】
また、動作期間（２）の後半期間では、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０から入力されるＡｃｈ用のアナログ値（ｎ）について容量素子Ｃ１，Ｃ２へのサンプリング動作が行われ、制御信号ＡＤ４がオフするタイミング（動作期間（２）の後半期間の終了時）にて容量素子Ｃ１，Ｃ２にアナログ値（ｎ）がホールドされる。並行して、サブＡ／Ｄ変換器５０ａにて、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０から入力されるＡｃｈ用のアナログ値（ｎ）について（最上位ビート−１）ビットの論理値判定が行われ、ＡｃｈのデータＤ１＿ＡがＤ／Ａ変換器５０ｂと誤り訂正・データ整列回路２１とに出力される。
【０１１３】
そして、動作期間（３）の前半期間では、動作期間（２）の後半期間において容量素子Ｃ１，Ｃ２にホールドされたアナログ値（ｎ）に対して、動作期間（２）の後半期間において得られたサブＡ／Ｄ変換器５０ａの変換結果Ｄ２＿Ａに応じたＤ／Ａ変換器５０ｂによる容量素子Ｃ２を介した加減算処理値と、容量素子Ｃ１，Ｃ２の容量比によって決定される一定倍（（Ｃ１＋Ｃ２）／Ｃ１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ４がオンである期間中（動作期間（２）の後半期間）に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ）としてＯＰアンプ５１から図示しないビットブロックステージ（＃３）２０−２へ出力される。
【０１１４】
次の動作期間（３）の後半期間以降では、動作期間（３）の後半期間と動作期間（４）の前半期間、動作期間（４）の後半期間と動作期間（５）の前半期間、動作期間（５）の後半期間と動作期間（６）の前半期間、動作期間（６）の後半期間と動作期間（７）の前半期間において同様に、後半期間にてサンプリング動作とビット判定動作とが行われ、前半期間にて次段への転送動作が行われる。このように、ビットブロックステージ（＃２）２０−１のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）５０では、前段のマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ）３０が行う動作を半期間ずれた関係で行うことで、ＡｃｈのデータＤ２＿ＡとＢｃｈのデータＤ２＿Ｂとを生成する。
【０１１５】
以上のように、図８に示す構成例（その２）では、各ステージは、１つのマルチプライイングＤ／Ａ変換・サンプリング機能部と１つのＯＰアンプとで構成されるが、サンプルホールド部の動作を規定する制御信号ＡＤ１Ａの２倍の速度で変換動作を行うので、マルチプライイングＤ／Ａ変換・サンプリング機能部を２つ並列に設ける構成例（その１）と同様に、ＡｃｈとＢｃｈのデータをそれぞれ出力することができる。この場合、各ステージでのＯＰアンプは、同一値の信号を連続して扱うので、必要電流が２倍になることはないと考えられる。
【０１１６】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態にかかるＡ／Ｄ変換器の構成を示すブロック図である。本第３の実施の形態では、一般のパイプライン型Ａ／Ｄ変換器のパイプライン型Ａ／Ｄ変換部の前段に設けられるサンプルホールド部を削除し、パイプライン処理を行うＡ／Ｄ変換部の初段ステージに、図１（第１の実施の形態）に示したサンプルホールド部（Ｓ／Ｈ）１を組み込んだ構成例を示す。なお、本第３の実施の形態においても、図５（第２の実施の形態）と同様に、ｍ＝２の場合を示す。
【０１１７】
すなわち、図１０に示すように、本第３の実施の形態にかかるＡ／Ｄ変換器は、図５（第２の実施の形態）に示した構成において、Ｓ／Ｈ１９を削除し、パイプライン型Ａ／Ｄ変換部２０に代えてパイプライン型Ａ／Ｄ変換部３０とし、アナログ信号ＡＩＮを直接パイプライン型Ａ／Ｄ変換部３０に入力するように構成したものである。
【０１１８】
パイプライン型Ａ／Ｄ変換部３０は、図５（第２の実施の形態）に示したパイプライン型Ａ／Ｄ変換部２０において、初段のビットブロックステージ（＃１）２０−０のみを、本第３の実施の形態によるビットブロックステージ（＃１）３０−０とした構成である。
【０１１９】
ｍ＝２の場合、初段のビットブロックステージ（＃１）３０−０は、入力されるアナログ信号ＡＩＮについて図５に示したＳ／Ｈ１９と同様のサンプリング動作を行うとともに、入力されるアナログ信号ＡＩＮから最上位ビットの論理値を判定したＡｃｈのデータＤ１＿ＡとＢｃｈのデータＤ１＿Ｂ１，Ｄ１＿Ｂ２とを生成し、誤り訂正・データ整列回路２１に出力する。
【０１２０】
このパイプライン型Ａ／Ｄ変換部３０のパイプラインステージは、図１１や図１３に示すように構成されている。そして、図１１に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージの動作は図１２に示すようになり、図１３に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージの動作は図１４に示すようになる。
【０１２１】
図１１に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージでは、２段目以降のビットブロックステージは、それぞれ、並列配置した２つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ＿ＳＣ）と、１つのＯＰアンプとを備えている。それらの構成は、図６に示したのと同じであり、同様の制御信号ＡＤ１Ａ，ＡＤ２Ａに従って動作する。図１２に示すように、２段目以降のビットブロックステージの動作内容は、図７に示したのと同じである。
【０１２２】
また、図１３に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージでは、２段目以降のビットブロックステージは、それぞれ、１つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ＿ＳＣ）と、１つのＯＰアンプとを備えている。それらの構成は、図８に示したのと同じであり、同様の制御信号ＡＤ３，ＡＤ４に従って動作する。図１４に示すように、２段目以降のビットブロックステージの動作内容は、図９に示したのと同じである。
【０１２３】
したがって、ここでは、本第３の実施の形態による初段のビットブロックステージ（＃１）３０−０の構成と動作を説明し、２段目以降のビットブロックステージの構成と動作の説明を割愛する。
【０１２４】
（ビットブロックステージ（＃１）３０−０の構成）
図１１と図１３に示すように、アナログ信号ＡＩＮが入力される初段のビットブロックステージ（＃１）３０−０は、同じ構成の３つのマルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５，（ＭＤＡＣ１＿ＳＣ２）３６，及び（ＭＤＡＣ１＿ＳＣ３）３７と、１つのＯＰアンプ３８とを備えている。ＯＰアンプ３８の非反転入力端子（＋）には、アンプバイアスＡＢＩＡＳが供給される。
【０１２５】
マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５と、容量素子Ｃ１１，Ｃ１２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）３５ａと、Ｄ／Ａ変換器（ＤＡＣ）３５ｂとを備えている。
【０１２６】
アナログ信号ＡＩＮはスイッチＳＷ１１，ＳＷ１５の一端とサブＡ／Ｄ変換器３５ａとに入力される。サブＡ／Ｄ変換器３５ａの出力端子は、Ｄ／Ａ変換器３５ｂの入力端子と、誤り訂正・データ整列回路２１とに接続される。スイッチＳＷ１１の他端には、スイッチＳＷ１２の一端と容量素子Ｃ１１の一端とが接続される。スイッチＳＷ１２の他端は、ＯＰアンプ３８の出力端子に接続される。スイッチＳＷ１５の他端はＤ／Ａ変換器３５ｂの出力端子と共に容量素子Ｃ１２の一端に接続される。容量素子Ｃ１１，Ｃ１２の他端は、共通に、スイッチＳＷ１３，ＳＷ１４の一端に接続される。スイッチＳＷ１３の他端は、ＯＰアンプ３８の反転入力端子（−）に接続される。スイッチＳＷ１４の他端には、サンプリングバイアスＳＢＩＡＳが供給される。
【０１２７】
スイッチＳＷ１１，ＳＷ１４，ＳＷ１５は、制御信号ＡＤ１Ａによって開閉制御される。スイッチＳＷ１２，ＳＷ１３は、制御信号ＡＤ２Ａによって開閉制御される。サブＡ／Ｄ変換器３５ａは、ＡｃｈのデータＤ１＿Ａを出力する。
【０１２８】
また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６は、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５と、容量素子Ｃ２１，Ｃ２２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）３６ａと、Ｄ／Ａ変換器（ＤＡＣ）３６ｂとを備えている。
【０１２９】
アナログ信号ＡＩＮはスイッチＳＷ２１，ＳＷ２５の一端とサブＡ／Ｄ変換器３６ａとに入力される。サブＡ／Ｄ変換器３６ａの出力端子は、Ｄ／Ａ変換器３６ｂの入力端子と、誤り訂正・データ整列回路２１とに接続される。スイッチＳＷ２１の他端には、スイッチＳＷ２２の一端と容量素子Ｃ２１の一端とが接続される。スイッチＳＷ２２の他端は、ＯＰアンプ３８の出力端子に接続される。スイッチＳＷ２５の他端はＤ／Ａ変換器３６ｂの出力端子と共に容量素子Ｃ２２の一端に接続される。容量素子Ｃ２１，Ｃ２２の他端は、共通に、スイッチＳＷ２３，ＳＷ２４の一端に接続される。スイッチＳＷ２３の他端は、ＯＰアンプ３８の反転入力端子（−）に接続される。スイッチＳＷ２４の他端には、サンプリングバイアスＳＢＩＡＳが供給される。
【０１３０】
スイッチＳＷ２１，ＳＷ２４，ＳＷ２５は、制御信号ＡＤ１Ｂによって開閉制御される。スイッチＳＷ２２，ＳＷ２３は、制御信号ＡＤ２Ｂによって開閉制御される。サブＡ／Ｄ変換器３６ａは、ＢｃｈのデータＤ１＿Ｂ１を出力する。
【０１３１】
また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７は、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４，ＳＷ３５と、容量素子Ｃ３１，Ｃ３２と、サブＡ／Ｄ変換器（ＳｕｂＡＤＣ）３７ａと、Ｄ／Ａ変換器（ＤＡＣ）３７ｂとを備えている。
【０１３２】
アナログ信号ＡＩＮはスイッチＳＷ３１，ＳＷ３５の一端とサブＡ／Ｄ変換器３７ａとに入力される。サブＡ／Ｄ変換器３７ａの出力端子は、Ｄ／Ａ変換器３７ｂの入力端子と、誤り訂正・データ整列回路２１とに接続される。スイッチＳＷ３１の他端には、スイッチＳＷ３２の一端と容量素子Ｃ３１の一端とが接続される。スイッチＳＷ３２の他端は、ＯＰアンプ３８の出力端子に接続される。スイッチＳＷ３５の他端はＤ／Ａ変換器３７ｂの出力端子と共に容量素子Ｃ３２の一端に接続される。容量素子Ｃ３１，Ｃ３２の他端は、共通に、スイッチＳＷ３３，ＳＷ３４の一端に接続される。スイッチＳＷ３３の他端は、ＯＰアンプ３８の反転入力端子（−）に接続される。スイッチＳＷ３４の他端には、スイッチバイアスＳＢＩＡＳが供給される。
【０１３３】
スイッチＳＷ３１，ＳＷ３４，ＳＷ３５は、制御信号ＡＤ２Ｂによって開閉制御される。スイッチＳＷ３２，ＳＷ３３は、制御信号ＡＤ１Ｂによって開閉制御される。サブＡ／Ｄ変換器３７ａは、ＢｃｈのデータＤ１＿Ｂ２を出力する。
【０１３４】
（ビットブロックステージ（＃１）３０−０の動作）
図１２と図１４において、動作期間（１）では、制御信号ＡＤ１Ａ，ＡＤ１Ｂはオン状態であり、制御信号ＡＤ２Ａ，ＡＤ２Ｂはオフ状態であるので、以下の（イ）（ロ）（ハ）の動作が行われる。
【０１３５】
（イ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、スイッチＳＷ１１，１４，１５は閉路状態であり、スイッチＳＷ１２，１３は開路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、入力されるアナログ信号ＡＩＮのアナログ値（ｎ）についての容量素子Ｃ１１，Ｃ１２へのサンプリング動作が行われ、制御信号ＡＤ１Ａがオフするタイミングｎにて容量素子Ｃ１１，Ｃ１２にアナログ値（ｎ）がホールドされる。並行して、サブＡ／Ｄ変換器３５ａにて、入力されるアナログ信号ＡＩＮのアナログ値（ｎ）についての最上位ビットの論理値判定が行われ、ＡｃｈのデータＤ１＿ＡがＤ／Ａ変換器３５ｂと誤り訂正・データ整列回路２１とに出力される。
【０１３６】
（ロ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、スイッチＳＷ２１，２４，２５は閉路状態であり、スイッチＳＷ２２，２３は開路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、入力されるアナログ信号ＡＩＮのアナログ値（ｎ）についての容量素子Ｃ２１，Ｃ２２へのサンプリング動作が行われ、制御信号ＡＤ１Ａがオフするタイミングｎにて容量素子Ｃ２１，Ｃ２２にアナログ値（ｎ）がホールドされる。並行して、サブＡ／Ｄ変換器３６ａにて、入力されるアナログ信号ＡＩＮのアナログ値（ｎ）についての最上位ビットの論理値判定が行われ、ＢｃｈのデータＤ１＿Ｂ１がＤ／Ａ変換器３６ｂと誤り訂正・データ整列回路２１とに出力される。
【０１３７】
（ハ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７では、スイッチＳＷ３１，３４，３５は開路状態であり、スイッチＳＷ３２，３３は閉路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７では、前回のタイミングｎ−１にて容量素子Ｃ３１，Ｃ３２にサンプリングされたアナログ値（ｎ−１）に対して、前回のタイミングｎ−１で得られたサブＡ／Ｄ変換器３７ａの変換結果Ｄ１＿Ｂに応じたＤ／Ａ変換器３７ｂによる容量素子Ｃ３２を介した加減算処理と、容量素子Ｃ３１，Ｃ３２の容量比によって決定される一定倍（（Ｃ３１＋Ｃ３２）／Ｃ３１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ１Ｂがオンである本期間中に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ−１）としてＯＰアンプ３８からビットブロックステージ（＃２）３０−１に出力される。
【０１３８】
次の動作期間（２）では、制御信号ＡＤ２Ａはオン状態であり、制御信号ＡＤ１Ａ，ＡＤ１Ｂ，ＡＤ２Ｂはオフ状態であるので、以下の（ニ）（ホ）（ヘ）の動作が行われる。
【０１３９】
（ニ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、スイッチＳＷ１１，１４，１５は開路状態であり、スイッチＳＷ１２，１３は閉路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、タイミングｎにて容量素子Ｃ１１，Ｃ１２にサンプリング・ホールドされたアナログ値（ｎ）に対して、タイミングｎで得られたサブＡ／Ｄ変換器３５ａの変換結果Ｄ１＿Ａに応じたＤ／Ａ変換器３５ｂによる容量素子Ｃ１２を介した加減算処理と、容量素子Ｃ１１，１２の容量比によって決定される一定倍（（Ｃ１１＋Ｃ１２）／Ｃ１１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ２Ａがオンである本期間中に実施され、Ａｃｈ用の加減乗算処理後のアナログ値（ｎ）としてＯＰアンプ３８からビットブロックステージ（＃２）３０−１に出力される。
【０１４０】
（ホ）Ｄ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、スイッチＳＷ２１，２２，２３，２４，２５の全てが開路状態である。したがって、Ｄ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、容量素子Ｃ２１，Ｃ２２にアナログ値（ｎ）をホールドしたままウェイト状態Ｗａｉｔ（ｎ）になる。
【０１４１】
（ヘ）また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７では、スイッチＳＷ３１，３２，３３，３４，３５の全てが開路状態である。したがって、Ｄ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３７では、容量素子Ｃ３１，Ｃ３２にホールドするアナログ値無しの状態でウェイト状態Ｗａｉｔになる。
【０１４２】
次の動作期間（３）では、制御信号ＡＤ１Ａ，ＡＤ２Ｂはオン状態であり、制御信号ＡＤ２Ａ，ＡＤ１Ｂはオフ状態であるので、以下の（ト）（チ）（リ）の動作が行われる。
【０１４３】
（ト）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、スイッチＳＷ１１，１４，１５は閉路状態であり、スイッチＳＷ１２，１３は開路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、入力されるアナログ信号ＡＩＮのアナログ値（ｎ＋１）についての容量素子Ｃ１１，Ｃ１２へのサンプリング動作が行われ、制御信号ＡＤ１Ａがオフするタイミングｎ＋１にて容量素子Ｃ１１，Ｃ１２にアナログ値（ｎ＋１）がホールドされる。並行して、サブＡ／Ｄ変換器３５ａにて、入力されるアナログ信号ＡＩＮのアナログ値（ｎ＋１）についての最上位ビットの論理値判定が行われ、ＡｃｈのデータＤ１＿ＡがＤ／Ａ変換器３５ｂと誤り訂正・データ整列回路２１とに出力される。
【０１４４】
（チ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、スイッチＳＷ２１，２４，２５は開路状態であり、スイッチＳＷ２２，２３は閉路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、前回のタイミングｎにて容量素子Ｃ２１，Ｃ２２にサンプリング・ホールドされたアナログ値（ｎ）に対して、タイミングｎで得られたサブＡ／Ｄ変換器３５ａの変換結果Ｄ１＿Ｂに応じたＤ／Ａ変換器３６ｂによる容量素子Ｃ２２を介した加減算処理値と、容量素子Ｃ２１，２２の容量比によって決定される一定倍（（Ｃ２１＋Ｃ２２）／Ｃ２１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ２Ｂがオンである本期間中に実施され、Ｂｃｈ用の加減乗算処理後のアナログ値（ｎ＋１）としてＯＰアンプ３８からビットブロックステージ（＃２）３０−１に出力される。
【０１４５】
（リ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７では、スイッチＳＷ３１，３４，３５は閉路状態であり、スイッチＳＷ３２，３３は開路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７では、入力されるアナログ信号ＡＩＮのアナログ値（ｎ＋１）についての容量素子Ｃ３１，Ｃ３２へのサンプリング動作が行われ、制御信号ＡＤ２Ｂがオフするタイミングｎ＋１にて容量素子Ｃ３１，Ｃ３２にアナログ値（ｎ＋１）がホールドされる。並行して、サブＡ／Ｄ変換器３７ａにて、入力されるアナログ信号ＡＩＮのアナログ値（ｎ＋１）についての最上位ビットの論理値判定が行われ、ＢｃｈのデータＤ１＿Ｂ２がＤ／Ａ変換器３７ｂと誤り訂正・データ整列回路２１とに出力される。
【０１４６】
次の動作期間（４）では、制御信号ＡＤ２Ａはオン状態であり、制御信号ＡＤ１Ａ，ＡＤ１Ｂ，ＡＤ２Ｂはオフ状態であるので、以下の（ヌ）（ル）（オ）の動作が行われる。
【０１４７】
（ヌ）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、スイッチＳＷ１１，１４，１５は開路状態であり、スイッチＳＷ１２，１３は閉路状態である。したがって、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ１）３５では、タイミングｎ＋１にて容量素子Ｃ１１，Ｃ１２にサンプリング・ホールドされたアナログ値（ｎ＋１）に対して、タイミングｎで得られたサブＡ／Ｄ変換器３５ａの変換結果Ｄ１＿Ａに応じたＤ／Ａ変換器３５ｂによる容量素子Ｃ１２を介した加減算処理と、容量素子Ｃ１１，１２の容量比によって決定される一定倍（（Ｃ１１＋Ｃ１２）／Ｃ１１）の乗算処理（Ｍｕｌｔｉｐｌｙｉｎｇ）とが、制御信号ＡＤ２Ａがオンである本期間中に実施され、Ａｃｈ用の加減乗算処理後のアナログ値（ｎ＋１）としてＯＰアンプ３８からビットブロックステージ（＃２）３０−１に出力される。
【０１４８】
（ル）マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、スイッチＳＷ２１，２２，２３，２４，２５の全てが開路状態である。したがって、Ｄ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３６では、容量素子Ｃ２１，Ｃ２２にホールドするアナログ値無しの状態でウェイト状態Ｗａｉｔになる。
【０１４９】
（オ）また、マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ３）３７では、スイッチＳＷ３１，３２，３３，３４，３５の全てが開路状態である。したがって、Ｄ／Ａ変換・サンプリング機能部（ＭＤＡＣ１＿ＳＣ２）３７では、容量素子Ｃ３１，Ｃ３２にアナログ値（ｎ＋１）をホールドしたままウェイト状態Ｗａｉｔ（ｎ＋１）になる。
【０１５０】
次の動作期間（５）では、制御信号ＡＤ１Ａ，ＡＤ１Ｂはオン状態であり、制御信号ＡＤ２Ａ，ＡＤ２Ｂはオフ状態である。これは、動作期間（１）と同じ状態である。次の動作期間（６）では、制御信号ＡＤ２Ａはオン状態であり、制御信号ＡＤ１Ａ，ＡＤ１Ｂ，ＡＤ２Ｂはオフ状態である。これは、動作期間（２）と同じ状態である。次の動作期間（７）では、制御信号ＡＤ１Ａ，ＡＤ２Ｂはオン状態であり、制御信号ＡＤ２Ａ，ＡＤ１Ｂはオフ状態である。これは、動作期間（３）と同じ状態である。したがって、動作期間（５）以降では、動作期間（１）（２）（３）（４）での上記した動作がこの順に繰り返され、Ａｃｈ用のアナログ値とＢｃｈ用のアナログ値とが交互に連続して２段目のビットブロックステージ（＃２）２０−１に出力される。
【０１５１】
本第３の実施の形態によれば、第２の実施の形態と同様に消費電力の低減が図れるのに加えて、第２の実施の形態よりも構成の簡素化が図れる。
【図面の簡単な説明】
【０１５２】
【図１】本発明の第１の実施の形態にかかるＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１に示すＡ／Ｄ変換器の動作を説明するタイミングチャートである。
【図３】図１に示すサンプルホールド部（Ｓ／Ｈ）の構成例を示す回路図である。
【図４】図３に示すサンプルホールド部（Ｓ／Ｈ）の動作を説明するタイミングチャートの一例である。
【図５】本発明の第２の実施の形態にかかるＡ／Ｄ変換器の構成を示すブロック図である。
【図６】図５に示すサンプルホールド部（Ｓ／Ｈ）及びパイプライン型変換部のパイプラインステージの構成例（その１）を示す回路図である。
【図７】図６に示すサンプルホールド部（Ｓ／Ｈ）及びパイプライン型変換部のパイプラインステージの動作を説明するタイミングチャートである。
【図８】図５に示すサンプルホールド部（Ｓ／Ｈ）及びパイプライン型変換部のパイプラインステージの構成例（その２）を示す回路図である。
【図９】図６に示すサンプルホールド部（Ｓ／Ｈ）及びパイプライン型変換部のパイプラインステージの動作を説明するタイミングチャートである。
【図１０】本発明の第３の実施の形態にかかるＡ／Ｄ変換器の構成を示すブロック図である。
【図１１】図１０に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージの構成例（その１）を示す回路図である。
【図１２】図１１に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージの動作を説明するタイミングチャートである。
【図１３】図１０に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージの構成例（その２）示す回路図である。
【図１４】図１３に示すパイプライン型Ａ／Ｄ変換部のパイプラインステージの動作を説明するタイミングチャートである。
【符号の説明】
【０１５３】
１  サンプルホールド部（Ｓ／Ｈ）
２  Ａ／Ｄ変換部
３  データ配列調整回路
４  平均化回路
１０−１〜１０−（ｍ＋１）  ｍ＋１個のサンプリング機能部（ＳＣ＿Ａ〜ＳＣ＿Ｘ＋１）
１１  演算増幅器（ＯＰアンプ）
１９  サンプルホールド部（Ｓ／Ｈ）
２０，３０  パイプライン型Ａ／Ｄ変換部
２０−０〜２０−（Ｓ−１），３０−０  ビットブロックステージ
２０−Ｓ  比較器
２１  誤り訂正・データ整列回路
３５，３６，３７，４０，４１，４５，４６，５０，５３  マルチプライイングＤ／Ａ変換・サンプリング機能部（ＭＤＡＣ＿ＳＣ）
３５ａ，３６ａ，３７ａ，４０ａ，４１ａ，４５ａ，４６ａ，５０ａ，５３ａ  サブＡ／Ｄ変換部（ＳｕｂＡＤＣ）
３５ｂ，３６ｂ，３７ｂ，４０ｂ，４１ｂ，４５ｂ，４６ｂ，５０ｂ，５３ｂ  Ｄ／Ａ変換器（ＤＡＣ）
３８，４２，４７，５１，５４  演算増幅器（ＯＰアンプ）
ＳＷ１〜ＳＷ５、ＳＷ１１〜ＳＷ１５、ＳＷ２１〜ＳＷ２５、ＳＷ３１〜ＳＷ３５  スイッチ
【図１】
2010109602.tif 000003
【図２】
2010109602.tif 000004
【図３】
2010109602.tif 000005
【図４】
2010109602.tif 000006
【図５】
2010109602.tif 000007
【図６】
2010109602.tif 000008
【図７】
2010109602.tif 000009
【図８】
2010109602.tif 000010
【図９】
2010109602.tif 000011
【図１０】
2010109602.tif 000012
【図１１】
2010109602.tif 000013
【図１２】
2010109602.tif 000014
【図１３】
2010109602.tif 000015
【図１４】
2010109602.tif 000016