(57)【要約】【課題】高サージ耐量を維持しつつ、電気容量と降伏電圧のトレードオフ関係を解消できる半導体装置を提供する。【解決手段】本発明の半導体装置は、半導体基板１の一方の面上に形成された絶縁膜２上に、互いに異なる導電型の第１の低濃度半導体層（ｐ−型の半導体層３）と第２の低濃度半導体層（ｎ−型の半導体層４）が積層されている。また、第２の低濃度半導体層の表面から深さ方向へ、同じ導電型の第１の高濃度半導体層（ｎ＋型の半導体層５）と第３の高濃度半導体層（ｎ＋型の半導体層７）が互いに対向して延在しており、それらとは異なる導電型の第２の高濃度半導体層（ｐ＋型の半導体層６）が第３の高濃度半導体層の層内に埋設されている。さらに、第１と第２の低濃度半導体層それぞれの不純物濃度と厚みが、印加電圧のない状態で、第１と第２の低濃度半導体層が空乏層で覆われるように設定されている。【選択図】図１
2010199164.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の面上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の低濃度半導体層と、
前記第１の低濃度半導体層上に形成された前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層と、
前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、
前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層と、
前記第２の高濃度半導体層が埋設されるように前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第３の高濃度半導体層と、
前記第１の高濃度半導体層の表面に接続する第１の電極と、
前記第２の高濃度半導体層の表面に接続する第２の電極と、
を備え、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みが、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定されている
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の一方の面上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の低濃度半導体層と、
前記第１の低濃度半導体層上に形成された前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層と、
前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の低濃度半導体層と同じ導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、
前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面からその層内へ延在する前記第２の低濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層と、
前記第１の高濃度半導体層の表面に接続する第１の電極と、
前記第２の高濃度半導体層の表面に接続する第２の電極と、
を備え、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みが、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定されている
ことを特徴とする半導体装置。
【請求項３】
前記第１の低濃度半導体層と前記第２の低濃度半導体層との間に、前記第１の低濃度半導体層と同じ導電型の不純物と前記第２の低濃度半導体層と同じ導電型の不純物とが添加された第３の低濃度半導体層を備え、前記第３の低濃度半導体層に添加された前記第２の低濃度半導体層と同じ導電型の不純物の濃度が、前記第２の低濃度半導体層側から前記第１の低濃度半導体層側へ向かうにつれて徐々に減少していることを特徴とする請求項１もしくは２のいずれかに記載の半導体装置。
【請求項４】
半導体基板の一方の面上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程後、前記絶縁膜上に第１の低濃度半導体層を形成するとともに、前記第１の低濃度半導体層上に前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層を形成する低濃度半導体層形成工程と、
前記低濃度半導体層形成工程後、前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層と、前記第２の高濃度半導体層が埋設されるように前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第３の高濃度半導体層とを形成する高濃度半導体層形成工程と、
前記高濃度半導体層形成工程後、前記第１の高濃度半導体層の表面に接続する第１の電極と、前記第２の高濃度半導体層の表面に接続する第２の電極とを形成する電極形成工程と、
を具備し、前記低濃度半導体層形成工程の際に、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みを、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の一方の面上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程後、前記絶縁膜上に第１の低濃度半導体層を形成するとともに、前記第１の低濃度半導体層上に前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層を形成する低濃度半導体層形成工程と、
前記低濃度半導体層形成工程後、前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の低濃度半導体層と同じ導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面からその層内へ延在する前記第２の低濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層とを形成する高濃度半導体層形成工程と、
前記高濃度半導体層形成工程後、前記第１の高濃度半導体層の表面に接続する第１の電極と、前記第２の高濃度半導体層の表面に接続する第２の電極とを形成する電極形成工程と、
を具備し、前記低濃度半導体層形成工程の際に、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みを、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記低濃度半導体層形成工程の際に、前記第１の低濃度半導体層と前記第２の低濃度半導体層との間に配置される前記第１の低濃度半導体層と同じ導電型の不純物と前記第２の低濃度半導体層と同じ導電型の不純物とが添加された第３の低濃度半導体層を形成するとともに、前記第３の低濃度半導体層に添加される前記第２の低濃度半導体層と同じ導電型の不純物の濃度を、前記第２の低濃度半導体層側から前記第１の低濃度半導体層側へ向かうにつれて徐々に減少するように設定することを特徴とする請求項４もしくは５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）等のサージから機器を保護するための半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ＥＳＤ等のサージは機器の破壊や破損を招く要因となる。そこで、機器にその耐電圧を越えるサージが印加されないように、機器に接続する信号ラインと接地電位との間に、サージ保護用の半導体装置が設けられる。サージ保護用の半導体装置は、降伏現象を利用して、機器に接続する信号ラインに印加されたサージを接地電位等へ逃がす機構となっている。サージ保護用の半導体装置には、サージが印加された際に破壊されることのない高いサージ耐量が要求される。
【０００３】
ところで、近年、機器へ伝送される信号の高速化、高周波化が進展しており、それに伴い、サージ保護用の半導体装置に対して電気容量の低減化が要求されるようになってきた。高サージ耐量を維持しつつ電気容量を低減できるサージ保護用の半導体装置として、図１０に示す双方向性ダイオードが提案されている（例えば、特許文献１参照。）。
【０００４】
図１０に示すように、この双方向性ダイオードは、高濃度ｎ型であるｎ＋型の半導体基板１０１の一方の面上に、低濃度ｎ型であるｎ−型の半導体層１０２がエピタキシャル成長により形成されている。また、ｎ−型の半導体層１０２よりも不純物濃度が高いｐ型の半導体層１０３が、ｎ−型の半導体層１０２の表面からその層内へ延在して形成されており、高濃度ｎ型であるｎ＋型の半導体層１０４が、ｐ型の半導体層１０３の表面からその層内へ延在して形成されている。また、このようにｐ型の半導体層１０３とｎ＋型の半導体層１０４が形成されたｎ−型の半導体層１０２の表面上に、絶縁膜１０５が、ｎ−型の半導体層１０２の一部とｎ＋型の半導体層１０４の一部を露出させた状態で形成されている。そして、絶縁膜１０５から露出するｎ＋型の半導体層１０４の表面から絶縁膜１０５の表面の一部にかけて、ｎ＋型の半導体層１０４に接続する第１の電極１０６が形成されており、ｎ＋型の半導体基板１０１の他方の面上に第２の電極１０７が形成されている。
【０００５】
しかしながら、以上説明した双方向性ダイオードにおいて高サージ耐量を維持するには、ＰＮ接合の接合面積を増加させる必要がある。ＰＮ接合の接合面積を大きくすると電気容量が増加する。そのため、電気容量を低減させるために、ｎ−型の半導体層１０２の不純物濃度の低減と厚みの増加が必要となる。つまり、不純物濃度を低減させて、厚み方向への空乏層の広がりを増加させる必要がある。したがって、一般的な双方向性ダイオードにおいては、電気容量を低減させると降伏電圧が増加する。つまり、電気容量と降伏電圧がトレードオフの関係にあり、降伏電圧の低減と電気容量の低減を両立させることができなかった。
【特許文献１】特開２００３−１１０１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑み、高サージ耐量を維持しつつ、電気容量と降伏電圧とのトレードオフの関係を解消することができる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１記載の半導体装置は、半導体基板と、前記半導体基板の一方の面上に形成された絶縁膜と、前記絶縁膜上に形成された第１の低濃度半導体層と、前記第１の低濃度半導体層上に形成された前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層と、前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層と、前記第２の高濃度半導体層が埋設されるように前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第３の高濃度半導体層と、前記第１の高濃度半導体層の表面に接続する第１の電極と、前記第２の高濃度半導体層の表面に接続する第２の電極と、を備え、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みが、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定されていることを特徴とする。
【０００８】
また、本発明の請求項２記載の半導体装置は、半導体基板と、前記半導体基板の一方の面上に形成された絶縁膜と、前記絶縁膜上に形成された第１の低濃度半導体層と、前記第１の低濃度半導体層上に形成された前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層と、前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の低濃度半導体層と同じ導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面からその層内へ延在する前記第２の低濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層と、前記第１の高濃度半導体層の表面に接続する第１の電極と、前記第２の高濃度半導体層の表面に接続する第２の電極と、を備え、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みが、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定されていることを特徴とする。
【０００９】
また、本発明の請求項３記載の半導体装置は、請求項１もしくは２のいずれかに記載の半導体装置であって、前記第１の低濃度半導体層と前記第２の低濃度半導体層との間に、前記第１の低濃度半導体層と同じ導電型の不純物と前記第２の低濃度半導体層と同じ導電型の不純物とが添加された第３の低濃度半導体層を備え、前記第３の低濃度半導体層に添加された前記第２の低濃度半導体層と同じ導電型の不純物の濃度が、前記第２の低濃度半導体層側から前記第１の低濃度半導体層側へ向かうにつれて徐々に減少していることを特徴とする。
【００１０】
また、本発明の請求項４記載の半導体装置の製造方法は、半導体基板の一方の面上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程後、前記絶縁膜上に第１の低濃度半導体層を形成するとともに、前記第１の低濃度半導体層上に前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層を形成する低濃度半導体層形成工程と、前記低濃度半導体層形成工程後、前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第１の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層と、前記第２の高濃度半導体層が埋設されるように前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の高濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第３の高濃度半導体層とを形成する高濃度半導体層形成工程と、前記高濃度半導体層形成工程後、前記第１の高濃度半導体層の表面に接続する第１の電極と、前記第２の高濃度半導体層の表面に接続する第２の電極とを形成する電極形成工程と、を具備し、前記低濃度半導体層形成工程の際に、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みを、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定することを特徴とする。
【００１１】
また、本発明の請求項５記載の半導体装置の製造方法は、半導体基板の一方の面上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程後、前記絶縁膜上に第１の低濃度半導体層を形成するとともに、前記第１の低濃度半導体層上に前記第１の低濃度半導体層とは異なる導電型の第２の低濃度半導体層を形成する低濃度半導体層形成工程と、前記低濃度半導体層形成工程後、前記第２の低濃度半導体層の表面から深さ方向へ延在する前記第２の低濃度半導体層と同じ導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第１の高濃度半導体層と、前記第１の高濃度半導体層に対向して前記第２の低濃度半導体層の表面からその層内へ延在する前記第２の低濃度半導体層とは異なる導電型で前記第１の低濃度半導体層と前記第２の低濃度半導体層よりも不純物濃度が高い第２の高濃度半導体層とを形成する高濃度半導体層形成工程と、前記高濃度半導体層形成工程後、前記第１の高濃度半導体層の表面に接続する第１の電極と、前記第２の高濃度半導体層の表面に接続する第２の電極とを形成する電極形成工程と、を具備し、前記低濃度半導体層形成工程の際に、前記第１の低濃度半導体層と前記第２の低濃度半導体層の各々の不純物濃度と厚みを、前記第１の電極と前記第２の電極との間に電圧が印加されていない状態で、前記第１の低濃度半導体層と前記第２の低濃度半導体層が空乏層で覆われるように設定することを特徴とする。
【００１２】
また、本発明の請求項６記載の半導体装置の製造方法は、請求項４もしくは５のいずれかに記載の半導体装置の製造方法であって、前記低濃度半導体層形成工程の際に、前記第１の低濃度半導体層と前記第２の低濃度半導体層との間に配置される前記第１の低濃度半導体層と同じ導電型の不純物と前記第２の低濃度半導体層と同じ導電型の不純物とが添加された第３の低濃度半導体層を形成するとともに、前記第３の低濃度半導体層に添加される前記第２の低濃度半導体層と同じ導電型の不純物の濃度を、前記第２の低濃度半導体層側から前記第１の低濃度半導体層側へ向かうにつれて徐々に減少するように設定することを特徴とする。
【発明の効果】
【００１３】
本発明の好ましい形態によれば、高サージ耐量を維持しつつ、電気容量と降伏電圧とのトレードオフの関係を解消することができ、低電気容量で高サージ耐量のサージ保護用の半導体装置を、任意の降伏電圧で実現することができる。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
まず、本発明の実施の形態１における半導体装置について、図１、図２を用いて説明する。図１は本発明の実施の形態１における半導体装置の構造の要部を示す横断面図、図２は本発明の実施の形態１における半導体装置の構造の要部を示す縦断面図である。
【００１５】
図１に示すように、高濃度ｎ型であるｎ＋型の半導体基板１の一方の面上に第１の絶縁膜２が形成されている。その絶縁膜２上に、低濃度ｐ型であるｐ−型の半導体層（第１の低濃度半導体層の一例）３が形成され、そのｐ−型の半導体層３上に、低濃度ｎ型であるｎ−型の半導体層（第２の低濃度半導体層の一例）４が形成されている。
【００１６】
また、図１、図２に示すように、ｎ−型の半導体層４の表面から深さ方向に延在する高濃度ｎ型であるｎ＋型の半導体層（第１の高濃度半導体層の一例）５が環状に形成されている。その環状のｎ＋型の半導体層５の内縁面に対向して、ｎ−型の半導体層４の表面から深さ方向に延在する高濃度ｐ型であるｐ＋型の半導体層（第２の高濃度半導体層の一例）６が、平面視したときに円形状となり、かつ環状のｎ＋型の半導体層５により囲まれた領域と中心が一致するように形成されている。さらに、ｐ＋型の半導体層６が埋設されるように、環状のｎ＋型の半導体層５の内縁面に対向して、ｎ−型の半導体層４の表面から深さ方向に延在する高濃度ｎ型であるｎ＋型の半導体層（第３の高濃度半導体層の一例）７が形成されている。このように、本実施の形態１では、第２の高濃度半導体層であるｐ＋型の半導体層６が、第３の高濃度半導体層であるｎ＋型の半導体層７の層内に埋設されている。
【００１７】
また、図１に示すように、第２の絶縁膜８が、ｎ＋型の半導体層５の一部とｐ＋型の半導体層６の一部とを露出させる状態で形成されている。その絶縁膜８から露出するｎ＋型の半導体層５の表面から絶縁膜８の表面の一部にかけて、ｎ＋型の半導体層５に接続するカソード電極（第１の電極の一例）９が形成されており、絶縁膜８から露出するｐ＋型の半導体層６の表面から絶縁膜８の表面の一部にかけて、ｐ＋型の半導体層６に接続するアノード電極（第２の電極の一例）１０が形成されている。
【００１８】
上記した構造において、ｐ−型の半導体層３とｎ−型の半導体層４の各々の不純物濃度と厚みが、カソード電極９とアノード電極１０との間に電圧が印加されていない状態で、ｐ−型の半導体層３とｎ−型の半導体層４が完全に空乏層で覆われるように設定されている。図３はｐ−型の半導体層３とｎ−型の半導体層４が完全に空乏層で覆われている状態を示す模式図であり、破線で囲まれた網掛け領域が空乏層で覆われている領域である。図３において、「Ｓｐｎ」はｐ−型の半導体層３とｎ−型の半導体層４の総厚、すなわち空乏層幅であり、「ｄｐｎ」は空乏層厚である。例えば、ｐ−型の半導体層３として、不純物濃度が２．２×１０１３ｃｍ−３で、厚さが４μｍのシリコン層を形成し、ｎ−型の半導体層４として、不純物濃度が４．２×１０１３ｃｍ−３で、厚さが２μｍのシリコン層を形成すれば、ｐ−型の半導体層３とｎ−型の半導体層４を完全空乏化することができる。
【００１９】
以上説明した構成の半導体装置において、カソード電極９とアノード電極１０との間の電気容量Ｃｔは、下記の式（１）で表すことができる。
Ｃｔ＝Ｃｔ（Ｐ／Ｎ）・Ｃｔ（Ｄｉ）／{Ｃｔ（Ｐ／Ｎ）＋Ｃｔ（Ｄｉ）}・・・（１）
【００２０】
式（１）において、「Ｃｔ（Ｄｉ）」はｐ＋型の半導体層６とｎ＋型の半導体層７からなるＰＮ接合部の電気容量である。「Ｃｔ（Ｐ／Ｎ）」は、完全空乏化したｐ−型の半導体層３とｎ−型の半導体層４からなるＰＮ接合部の電気容量であり、下記の式（２）で表すことができる。
Ｃｔ（Ｐ／Ｎ）＝ε（Ｓｐｎ／ｄｐｎ）・・・（２）
【００２１】
上記の式（１）、式（２）から明らかなように、電気容量Ｃｔは空乏層厚ｄｐｎに反比例している。したがって、電気容量Ｃｔを空乏層厚ｄｐｎによって調整することができる。例えば、ｐ＋型の半導体層６の半径が５０μｍの場合において、ｐ−型の半導体層３として、不純物濃度が２．２×１０１３ｃｍ−３で、厚さが４μｍのシリコン層を形成し、ｎ−型の半導体層４として、不純物濃度が４．２×１０１３ｃｍ−３で、厚さが２μｍのシリコン層を形成し、空乏層厚ｄｐｎが５０μｍとなるようにｎ＋型の半導体層５とｎ＋型の半導体層７を形成すれば、カソード電極９とアノード電極１０との間の電気容量Ｃｔは０．３７ｐＦとなる。
【００２２】
また、ｐ−型の半導体層３とｎ−型の半導体層４は、絶縁膜２を介してｎ＋型の半導体基板１と同電位に固定される。よって、カソード電極９とアノード電極１０との間に印加される電圧は、ｐ＋型の半導体層６とｎ＋型の半導体層７からなるＰＮ接合部に印加されるので、ｐ＋型の半導体層６とｎ＋型の半導体層７の不純物濃度を調整することで、降伏電圧を設定することができる。したがって、電気容量Ｃｔと降伏電圧はトレードオフの関係とはならず、降伏電圧の低減と電気容量の低減を両立させることができる。例えば降伏電圧を６．８Ｖにするときには、ｐ＋型の半導体層６の不純物濃度を１．０×１０１９ｃｍ−３〜５．０×１０２０ｃｍ−３の範囲から選択し、ｎ＋型の半導体層７の不純物濃度を１．０×１０１９ｃｍ−３〜１．０×１０２０ｃｍ−３の範囲から選択して、例えばｐ＋型の半導体層６の不純物濃度を１．０×１０２０ｃｍ−３とし、ｎ＋型の半導体層７の不純物濃度を３．０×１０１９ｃｍ−３とすればよい。なお、このときのｐ＋型の半導体層６の深さは、０．１〜０．５μｍにする。
【００２３】
さらに、この半導体装置のサージ耐量は、ｐ＋型の半導体層６とｎ＋型の半導体層７からなるＰＮ接合の面積に比例する。したがって、電気容量Ｃｔとは関係なくサージ耐量を向上させることができる。
【００２４】
以上のように、電気容量Ｃｔと降伏電圧のトレードオフを解消することができ、低電気容量で高サージ耐量のサージ保護用の半導体装置を、任意の降伏電圧で実現することができる。
【００２５】
続いて、以上説明した半導体装置の製造方法について、図４、図５を用いて説明する。図４、図５は、本発明の実施の形態１における半導体装置の製造工程を示す横断面図である。
【００２６】
まず、図４（ａ）に示すように、ｎ＋型の半導体基板１を用意する。半導体基板１には、例えば高不純物濃度のシリコン基板を用いることができる。半導体基板１の不純物濃度は、例えば３×１０１９ｃｍ−３程度とする。この半導体基板１に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
【００２７】
次に、図４（ｂ）に示すように、半導体基板１の一方の面上に第１の絶縁膜２を形成する（絶縁膜形成工程）。例えば、絶縁膜２として、熱酸化により酸化膜を形成してもよい。この絶縁膜２の厚さは例えば０．１μｍ〜１μｍ程度とする。
【００２８】
次に、図４（ｃ）に示すように、絶縁膜２上にｐ−型の半導体層３を例えばエピタキシャル成長法で形成した後、図４（ｄ）に示すように、ｐ−型の半導体層３上にｎ−型の半導体層４を例えばエピタキシャル成長法で形成する（低濃度半導体層形成工程）。ｐ−型の半導体層３に添加するｐ型の不純物には、例えばボロン等を用いることができる。また、ｎ−型の半導体層４に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
【００２９】
次に、図４（ｅ）に示すように、ｎ−型の半導体層４の表面から深さ方向に延在する環状のｎ＋型の半導体層５を形成するとともに、その環状のｎ＋型の半導体層５の内縁面に対向してｎ−型の半導体層４の表面から深さ方向に延在するｎ＋型の半導体層７を、平面視したときに円形状となり、かつ環状のｎ＋型の半導体層５により囲まれた領域と中心が一致するように形成した後、図５（ａ）に示すように、環状のｎ＋型の半導体層５の内縁面に対向してｎ−型の半導体層４（ｎ＋型の半導体層７）の表面から深さ方向に延在するｐ＋型の半導体層６を、平面視したときに円形状となり、かつ環状のｎ＋型の半導体層５により囲まれた領域と中心が一致するように、ｎ＋型の半導体層７の層内に形成する（高濃度半導体層形成工程）。
【００３０】
例えば、ｎ＋型の半導体層５とｎ＋型の半導体層７に関しては、ｎ−型の半導体層４の表面に、熱酸化により酸化膜を形成した後、その酸化膜のｎ＋型の半導体層５、７の形成予定領域に対向する部分に開口を形成し、その開口部からｎ−型の半導体層４にｎ型の不純物を添加して形成してもよい。不純物の添加は、拡散法やイオン注入法等の一般的な方法で実行することができる。あるいは、ｎ−型の半導体層４の表面に、熱酸化により酸化膜を形成した後、その酸化膜のｎ＋型の半導体層５、７の形成予定領域に対向する部分に開口を形成し、その開口部からドライエッチングを施して、ｎ＋型の半導体層５、７の形成予定領域にトレンチを形成し、それらのトレンチ内部にｎ＋型の半導体層をエピタキシャル成長させてもよい。ｎ＋型の半導体層５、７に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
【００３１】
また、ｐ＋型の半導体層６に関しては、例えば、ｎ＋型の半導体層５とｎ＋型の半導体層７が形成された後のｎ−型の半導体層４の表面に、熱酸化により酸化膜を形成した後、その酸化膜のｐ＋型の半導体層６の形成予定領域に対向する部分に開口を形成し、その開口部からｎ＋型の半導体層７にｐ型の不純物を添加して形成してもよい。不純物の添加は、拡散法やイオン注入法等の一般的な方法で実行することができる。ｐ＋型の半導体層６に添加するｐ型の不純物には、例えばボロン等を用いることができる。
【００３２】
次に、図５（ｂ）に示すように、第２の絶縁膜８から、例えばフォトレジスト法でｎ＋型の半導体層５の一部とｐ＋型の半導体層６の一部を露出させる。絶縁膜８として、熱酸化により酸化膜を形成してもよい。この絶縁膜４の厚さは例えば１μｍ程度とする。
【００３３】
最後に、図５（ｃ）に示すように、絶縁膜８から露出するｎ＋型の半導体層５の表面から絶縁膜８の表面の一部にかけて金属を蒸着等により被着させて、ｎ＋型の半導体層５に接続するカソード電極９を形成するとともに、絶縁膜８から露出するｐ＋型の半導体層６の表面から絶縁膜８の表面の一部にかけて金属を蒸着等により被着させて、ｐ＋型の半導体層６に接続するアノード電極１０を形成する。これらの電極９、１０には、例えばＡｇまたはＡｌ等を用いることができる。
【００３４】
なお、最下層の半導体基板の導電型は任意である。また、絶縁膜上に配置される第１の低濃度半導体層、第１の低濃度半導体層上に配置される第２の低濃度半導体層、第２の低濃度半導体層の表面から深さ方向に延在する第１の高濃度半導体層、第１の高濃度半導体層に対向して第２の低濃度半導体層の表面から深さ方向に延在する第２の高濃度半導体層、第２の高濃度半導体層が埋設されるように第１の高濃度半導体層に対向して第２の低濃度半導体層の表面から深さ方向に延在する第３の高濃度半導体層の各々の導電型は、第１の高濃度半導体層と第３の高濃度半導体層の導電型が同一で、その導電型と第２の高濃度半導体層の導電型が異なる限り任意である。また、第１の高濃度半導体層と第３の高濃度半導体層の各々の深さ（厚さ）は、それらの導電型が第２の低濃度半導体層と同じであれば任意であり、第１の低濃度半導体層と同じであれば、第１の低濃度半導体層に達する深さとするのが好適である。
【００３５】
また、本実施の形態１では、環状のｎ＋型の半導体層５の内縁面に対向するように、ｐ＋型の半導体層６と、そのｐ＋型の半導体層６が埋設されるｎ＋型の半導体層７とが形成されている場合について説明したが、例えば、図６に示すように、ｎ＋型の半導体層５とｐ＋型の半導体層６とｎ＋型の半導体層７を列状に対向させてもよい。
【００３６】
（実施の形態２）
続いて、本発明の実施の形態２における半導体装置について、前述した実施の形態１と異なる点を説明する。図７は本発明の実施の形態２における半導体装置の構造の要部を示す横断面図である。図７において、前述した実施の形態１で説明した部材に対応する部材には同一符号を付している。なお、本実施の形態２における半導体装置の縦断面の構造は、図２に示す構造と同一であるので省略する。また、本実施の形態２における半導体装置の製造方法は、前述した実施の形態１で説明した半導体装置の製造方法と同様であるので、その説明は省略する。
【００３７】
本実施の形態２における半導体装置は、前述した実施の形態１における半導体装置と比べて、ｎ＋型の半導体層（第３の高濃度半導体層）７が設けられていない点で異なる。すなわち、環状のｎ＋型の半導体層（第１の高濃度半導体層）５の内縁面に対向してｎ−型の半導体層４の表面からその層内に延在するｐ＋型の半導体層（第２の高濃度半導体層）６のみが形成されている。
【００３８】
この構成の場合、ｐ＋型の半導体層６の底部とｐ−型の半導体層３との間の幅を調整して降伏電圧を設定する。このような構成であっても、前述した実施の形態１における半導体装置と同様に、電気容量Ｃｔと降伏電圧のトレードオフを解消することができ、低電気容量で高サージ耐量のサージ保護用の半導体装置を、任意の降伏電圧で実現することができる。
【００３９】
なお、本実施の形態２においても、最下層の半導体基板の導電型は任意である。また、絶縁膜上に配置される第１の低濃度半導体層、第１の低濃度半導体層上に配置される第２の低濃度半導体層、第２の低濃度半導体層の表面から深さ方向に延在する第１の高濃度半導体層、第１の高濃度半導体層に対向して第２の低濃度半導体層の表面からその層内に延在する第２の高濃度半導体層の各々の導電型は、第１の高濃度半導体層と第２の低濃度半導体層の導電型が同一で、その導電型と第２の高濃度半導体層の導電型が異なる限り任意である。また、第１の高濃度半導体層の深さ（厚さ）は任意である。第１の高濃度半導体層であるｎ＋型の半導体層５の深さを、第１の低濃度半導体層であるｐ−型の半導体層３と第２の低濃度半導体層であるｎ−型の半導体層４との界面よりも浅くした半導体装置の横断面の構造を図８に示す。
【００４０】
また、本実施の形態２では、環状のｎ＋型の半導体層５の内縁面に対向するようにｐ＋型の半導体層６が形成されている場合について説明したが、前述した実施の形態１で説明したように、ｎ＋型の半導体層５とｐ＋型の半導体層６を列状に対向させてもよい。
【００４１】
（実施の形態３）
続いて、本発明の実施の形態３における半導体装置について、前述した実施の形態１と異なる点を説明する。図９は本発明の実施の形態３における半導体装置の構造の要部を示す横断面図、およびその半導体装置のポテンシャルエネルギ分布図である。図９において、前述した実施の形態１で説明した部材に対応する部材には同一符号を付している。なお、本実施の形態３における半導体装置の縦断面の構造は、図２に示す構造と同一であるので省略する。
【００４２】
本実施の形態３における半導体装置は、前述した実施の形態１における半導体装置と比べて、ｐ−型の半導体層（第１の低濃度半導体層）３とｎ−型の半導体層（第２の低濃度半導体層）４との間に、ｐ型の不純物とｎ型の不純物が低濃度に添加されたｐ−／ｎ−型の半導体層（第３の低濃度半導体層の一例）１１が形成されている点で異なる。
【００４３】
ｐ−／ｎ−型の半導体層１１に添加するｎ型の不純物の濃度は、ｎ−型の半導体層４側からｐ−型の半導体層３側へ向かうにつれて徐々に減少するように設定される。つまり、ｐ−型の半導体層３とｎ−型の半導体層４との間の不純物濃度に勾配が設けられている。
【００４４】
本実施の形態３における半導体装置の製造方法は、前述した実施の形態１で説明した半導体装置の製造方法と比べて、低濃度半導体層形成工程の際に、上記したｐ−／ｎ−型の半導体層１１を、ｎ型の不純物の濃度がｎ−型の半導体層４側からｐ−型の半導体層３側へ向かうにつれて徐々に減少するように形成する点で異なる。例えば、ｐ−／ｎ−型の半導体層１１として気相法でシリコン層を成長させる場合には、ｐ−／ｎ−型の半導体層１１の主要成分であるシリコンを含むガスと、ｎ型の不純物であるリンを含むガスと、ｐ型の不純物であるボロンを含むガスとを用いて、リンを含むガスを徐々に増やしながら成長させればよい。
【００４５】
このような構成であっても、前述した実施の形態１における半導体装置と同様に、電気容量Ｃｔと降伏電圧のトレードオフを解消することができ、低電気容量で高サージ耐量のサージ保護用の半導体装置を、任意の降伏電圧で実現することができる。さらに、ｐ−型の半導体層３とｎ−型の半導体層４との間の不純物濃度に勾配を設けることにより、図９（ｂ）に示すように、ポテンシャルエネルギにも勾配が設けられ、空乏層が広がりやすくなる。そのため、ｐ−型の半導体層３とｎ−型の半導体層４の比抵抗を減少させなくても空乏層が広がるので、ｐ−型の半導体層３とｎ−型の半導体層４の厚みを増加させてもｐ−型の半導体層３とｎ−型の半導体層４を完全に空乏層で覆うことができる。したがって、電気容量の増加を抑えつつ、ｐ−型の半導体層３とｎ−型の半導体層４の厚みを増加させて、電流経路の断面積を増加させ、サージ耐量を向上させることができる。
【００４６】
なお、本実施の形態３においても、最下層の半導体基板の導電型は任意である。また、絶縁膜上に配置される第１の低濃度半導体層、第３の低濃度半導体層上に配置される第２の低濃度半導体層、第２の低濃度半導体層の表面から深さ方向に延在する第１の高濃度半導体層、第１の高濃度半導体層に対向して第２の低濃度半導体層の表面から深さ方向に延在する第２の高濃度半導体層、第２の高濃度半導体層が埋設されるように第１の高濃度半導体層に対向して第２の低濃度半導体層の表面から深さ方向に延在する第３の高濃度半導体層の各々の導電型は、第１の高濃度半導体層と第３の高濃度半導体層の導電型が同一で、その導電型と第２の高濃度半導体層の導電型が異なる限り任意である。また、第１の高濃度半導体層と第３の高濃度半導体層の各々の深さ（厚さ）は、それらの導電型が第２の低濃度半導体層と同じであれば任意であり、第１の低濃度半導体層と同じであれば、第１の低濃度半導体層に達する深さとするのが好適である。
【００４７】
また、本実施の形態３では、ｎ＋型の半導体層（第３の高濃度半導体層）７にｐ＋型の半導体層（第２の高濃度半導体層）６が埋設されている場合について説明したが、前述した実施の形態２と同様に、ｎ＋型の半導体層７を設けない構成としてもよい。この構成の場合、ｐ＋型の半導体層６の底部とｐ−／ｎ−型の半導体層１１との間の幅を調整して降伏電圧を設定する。なお、この構成の場合も、最下層の半導体基板の導電型は任意である。また、絶縁膜上に配置される第１の低濃度半導体層、第３の低濃度半導体層上に配置される第２の低濃度半導体層、第２の低濃度半導体層の表面から深さ方向に延在する第１の高濃度半導体層、第１の高濃度半導体層に対向して第２の低濃度半導体層の表面からその層内へ延在する第２の高濃度半導体層の各々の導電型は、第１の高濃度半導体層と第２の低濃度半導体層の導電型が同一で、その導電型と第２の高濃度半導体層の導電型が異なる限り任意である。また、第１の高濃度半導体層の深さ（厚さ）は任意である。
【００４８】
また、本実施の形態３では、環状のｎ＋型の半導体層５の内縁面に対向するように、ｐ＋型の半導体層６と、ｐ＋型の半導体層６が埋設されるｎ＋型の半導体層７とが形成されている場合について説明したが、前述した実施の形態１で説明したように、ｎ＋型の半導体層５とｐ＋型の半導体層６とｎ＋型の半導体層７を列状に対向させてもよい。
【産業上の利用可能性】
【００４９】
本発明にかかる半導体装置とその製造方法は、高サージ耐量を維持しつつ、電気容量と降伏電圧とのトレードオフの関係を解消することができ、ＥＳＤ等のサージから機器を保護する半導体素子として有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１における半導体装置の構造の要部を示す横断面図
【図２】本発明の実施の形態１における半導体装置の構造の要部を示す縦断面図
【図３】本発明の実施の形態１における半導体装置の空乏層の状態を示す模式図
【図４】本発明の実施の形態１における半導体装置の製造工程の一部を示す横断面図
【図５】本発明の実施の形態１における半導体装置の製造工程の一部を示す横断面図
【図６】本発明の実施の形態１における半導体装置の他例の構造の要部を示す縦断面図
【図７】本発明の実施の形態２における半導体装置の構造の要部を示す横断面図
【図８】本発明の実施の形態２における半導体装置の他例の構造の要部を示す横断面図
【図９】本発明の実施の形態３における半導体装置の構造の要部を示す横断面図、およびその半導体装置のポテンシャルエネルギ分布図
【図１０】一般的な双方向性ダイオードの構造の要部を示す横断面図
【符号の説明】
【００５１】
１      ｎ＋型の半導体基板
２      第１の絶縁膜
３      ｐ−型の半導体層
４      ｎ−型の半導体層
５、７      ｎ＋型の半導体層
６      ｐ＋型の半導体層
８      第２の絶縁膜
９      カソード電極
１０      アノード電極
１１      ｐ−／ｎ−型の半導体層
１０１      ｎ＋型の半導体基板
１０２      ｎ−型の半導体層
１０３      ｐ型の半導体層
１０４      ｎ＋型の半導体層
１０５      絶縁膜
１０６      第１の電極
１０７      第２の電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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