(57)【要約】      （修正有）【課題】イオン注入領域に形成する薄膜トランジスタ構成層の位置合わせ精度を高めた半導体装置の製造方法を提供する。【解決手段】半導体膜１３上にイオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂを同時に形成した後、その全面にイオン注入２３し、アライメントマーク用レジストパターン形成部Ｂ’以外のレジストパターン２２Ａ’を、表面に形成された変質層１６をアッシング２４した後レジストパターン２２Ａ’を除去する。活性化処理２５した後、アライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして、半導体膜１３をアイランド化するためのレジストパターン２６を形成し、それを用いて半導体膜１３をアイランド化して半導体部１３Ａとアライメントマーク９とを形成し、アライメントマーク９を位置合わせの基準にして絶縁膜１４、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｓを形成する。【選択図】図３
2010287858.tif 000002
【特許請求の範囲】
【請求項１】
半導体膜上にイオン注入用レジストパターンとアライメントマーク用レジストパターンを同時に形成した後、その全面にイオン注入し、
前記アライメントマーク用レジストパターン形成部以外のレジストパターンの表面に形成された変質層をアッシングした後、該アッシングしたレジストパターンを除去し、
前記アライメントマーク用レジストパターン形成部以外を活性化処理した後、該アライメントマーク用レジストパターンを位置合わせの基準にして、前記半導体膜をアイランド化するためのアイランド化用レジストパターンを形成し、
前記各レジストパターンを用いて半導体膜をアイランド化して、半導体部とアライメントマークとを形成し、
前記アライメントマークを位置合わせの基準にして絶縁膜、ゲート電極、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
基材上に半導体膜を形成する工程と、
前記半導体膜上にイオン注入用レジストパターンとアライメントマーク用レジストパターンを同時に形成する工程と、
全面にイオン注入する工程と、
前記アライメントマーク用レジストパターン形成部をマスクで覆って、該アライメントマーク用レジストパターン形成部以外のレジストパターンの表面に形成された変質層をアッシングする工程と、
前記アッシングしたレジストパターンを除去する工程と、
前記アライメントマーク用レジストパターン形成部以外の半導体膜を活性化処理する工程と、
前記アライメントマーク用レジストパターンを位置合わせの基準にして、前記半導体膜をアイランド化するためのアイランド化用レジストパターンを形成する工程と、
前記各レジストパターンを用いて半導体膜をアイランド化して、半導体部とアライメントマークとを形成する工程と、
前記各レジストパターンを除去し、前記アライメントマークを位置合わせの基準にして、前記半導体部に絶縁膜、ゲート電極、ソース電極及びドレイン電極を順次形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記変質層は、プラズマアッシングで除去されるが、有機系剥離溶媒では除去されない性質である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の製造方法で製造されてなる半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の製造方法で製造されてなる半導体装置を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法並びに表示装置に関し、更に詳しくは、イオン注入領域に形成する薄膜トランジスタ構成層の位置合わせ精度を高めた半導体装置を低コストで効率的に製造できる半導体装置の製造方法、及びその方法で得られる半導体装置、及びその半導体装置を備えた表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動型の表示装置において、ポリシリコン薄膜トランジスタ（以下、「ポリシリコンＴＦＴ」という。）を含む半導体装置は、個々の画素に設けられるスイッチング素子や、表示装置のディスプレイ基板上の周辺回路を構成する回路素子等として利用されている。アクティブマトリクス駆動型の表示装置としては、液晶ディスプレイパネルに加え、有機ＥＬディスプレイパネルや電子ペーパー等があり、いずれも活発に研究開発されている。これらのディスプレイパネルは、携帯電話やＰＤＡなど、モバイルディスプレイ用途等に使用されるほか、最近は大面積ディスプレイ、大面積の電飾パネルや照明パネル等に使用されつつある。
【０００３】
こうした表示装置に用いる半導体装置において、薄膜トランジスタの周辺部には、基板とフォトマスクとの位置合わせを精度よく行って、薄膜トランジスタを構成する各層を所定の位置に正確に形成（もしくはパターニング）するためのアライメントマークが形成されている。特に、トップゲート・トップコンタクト型の薄膜トランジスタでは、最初にイオン注入領域が形成されるため、イオン注入領域に形成するゲート絶縁膜、ゲート電極、ソース・ドレイン電極が高い位置精度で順次形成されないと、良好な特性を備えた薄膜トランジスタを形成できず、製品歩留まりが低下するという問題があった。
【０００４】
こうした問題に対し、下記特許文献１には、イオン注入後に、レジストからなるアライメントパターンの表面に硬化層を形成し、その硬化層が形成されたアライメントパターンをエッチングマスクとして「イオン注入領域に対する重ね合わせマークＭ２」を形成することが提案されている。
【０００５】
また、下記特許文献２，３には、半導体基板上に形成された不純物注入阻止膜を利用し、アライメントマーク形成領域における不純物注入阻止膜を前もって除去し、その後のイオン注入工程とエッチング工程によって、半導体基板にアライメントマークとなる溝部を形成することが提案されている。そして、その溝部（アライメントマーク）を基準として不純物注入領域と他の領域との工程間のアライメント精度を向上できると提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１９４３５７号公報（図１）
【特許文献２】特開２００８−１８１９７０号公報（図１Ａ、図１Ｂ）
【特許文献３】特開２００３−９２２４２号公報（図１〜図３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の技術では、そのマークＭ２を得るために新たなレジスト層をフォトリソで設けているが、アライメントパターン以外の大面積をレジスト層で覆うことは異物等の欠陥が生じ易く、また、そうしたレジスト層の形成は工程が増し、製品コストの増大を招くという問題がある。また、上記特許文献２，３に記載の技術では、不純物注入阻止膜を前もって除去する工程や、アライメントマークとなる溝部を形成する工程が必須となるので、工程が増し、製品コストの増大を招くという問題がある。
【０００８】
本発明は、上記課題を解決するためになされたものであって、その目的は、イオン注入領域に形成する薄膜トランジスタ構成層の位置合わせ精度を高めた半導体装置を低コストで効率的に製造できる半導体装置の製造方法、及びその方法で得られる半導体装置及び表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明の第１の観点に係る半導体装置の製造方法は、半導体膜上にイオン注入用レジストパターンとアライメントマーク用レジストパターンを同時に形成した後、その全面にイオン注入し、前記アライメントマーク用レジストパターン形成部以外のレジストパターンの表面に形成された変質層をアッシングした後、該アッシングしたレジストパターンを除去し、前記アライメントマーク用レジストパターン形成部以外を活性化処理した後、該アライメントマーク用レジストパターンを位置合わせの基準にして、前記半導体膜をアイランド化するためのアイランド化用レジストパターンを形成し、前記各レジストパターンを用いて半導体膜をアイランド化して半導体部とアライメントマークとを形成し、前記アライメントマークを位置合わせの基準にして絶縁膜、ゲート電極、ソース電極及びドレイン電極を形成することを特徴とする。
【００１０】
上記課題を解決するための本発明の第２の観点に係る半導体装置の製造方法は、基材上に半導体膜を形成する工程と、前記半導体膜上にイオン注入用レジストパターンとアライメントマーク用レジストパターンを同時に形成する工程と、全面にイオン注入する工程と、前記アライメントマーク用レジストパターン形成部をマスクで覆って、該アライメントマーク用レジストパターン形成部以外のレジストパターンの表面に形成された変質層をアッシングする工程と、前記アッシングしたレジストパターンを除去する工程と、前記アライメントマーク用レジストパターン形成部以外の半導体膜を活性化処理する工程と、前記アライメントマーク用レジストパターンを位置合わせの基準にして、前記半導体膜をアイランド化するためのアイランド化用レジストパターンを形成する工程と、前記各レジストパターンを用いて半導体膜をアイランド化して半導体部とアライメントマークとを形成する工程と、前記各レジストパターンを除去し、前記アライメントマークを位置合わせの基準にして、前記半導体部に絶縁膜、ゲート電極、ソース電極及びドレイン電極を順次形成する工程と、を有することを特徴とする。
【００１１】
これら第１，２の観点に係る発明は、イオン注入によりレジストパターンの表面に形成された変質層が、エッチャントの種類によって溶解性が異なることを利用したものである。なお、変質層はイオン注入時に形成されるので、変質層の形成は工程増にはならない。
【００１２】
すなわち、本発明によれば、イオン注入時にイオン注入用レジストパターンとアライメントマーク用レジストパターンのいずれの表面にも変質層が形成されるが、アライメントマーク用レジストパターン形成部以外のレジストパターン（イオン注入用レジストパターン）に形成された変質層を事前にアッシングし、その後、変質層がアッシングされたレジストパターンを除去して、変質層がアッシングされていないアライメントマーク用レジストパターンのみを残す。この発明では、残ったアライメントマーク用レジストパターンを位置合わせの基準にして、半導体部とアライメントマークをアイランド化し、さらにそのアライメントマークを位置合わせの基準にして薄膜トランジスタを構成する他の構成層を形成する。その結果、半導体膜のイオン注入領域に形成する薄膜トランジスタ構成層を正確に位置合わせすることができるので、特性が安定し、製品歩留まりのよい半導体装置を低コストで製造できる。
【００１３】
また、半導体膜をアイランド化して半導体部とアライメントマークとを形成した後において、アライメントマーク用レジストパターン表面に形成された変質層のアッシングを、アイランド化工程と同じチャンバー内で行うことができるので、アイランド化工程に引き続いた一連の流れの中で行うことができ、実質的な工程増にはならないという利点がある。
【００１４】
上記第１，２の観点に係る半導体装置の製造方法において、前記変質層は、プラズマアッシングで除去されるが、有機系剥離溶媒では除去されない性質である、ように構成する。
【００１５】
この発明によれば、イオン注入によってレジストパターン表面に形成される変質層は、プラズマアッシングで除去されるが有機系剥離溶媒では除去されない性質であるので、変質層のアッシングをチャンバー内で行うことができる。また、アライメントマーク用レジストパターン表面に形成された変質層のアッシングを、半導体膜をアイランド化した後の同じチャンバー内で連続して行うことができる。そして、変質層をアッシングした後のレジストパターンは、従前のとおり、有機系剥離溶媒で除去することができる。
【００１６】
上記課題を解決するための本発明の半導体装置は、上記本発明の第１，２の観点に係る半導体装置の製造方法で製造されてなることを特徴とする。
【００１７】
上記課題を解決するための本発明の表示装置は、上記本発明の第１，２の観点に係る半導体装置の製造方法で製造されてなる半導体装置を備えたことを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置の製造方法によれば、変質層が除去されていないアライメントマーク用レジストパターンを位置合わせの基準にして、半導体部とアライメントマークをアイランド化し、さらにそのアライメントマークを位置合わせの基準にして薄膜トランジスタを構成する他の構成層を形成する。その結果、半導体膜のイオン注入領域に形成する薄膜トランジスタ構成層を正確に位置合わせすることができるので、特性が安定し、製品歩留まりのよい半導体装置を低コストで製造できる。
【００１９】
また、半導体膜をアイランド化して半導体部とアライメントマークとを形成した後において、アライメントマーク用レジストパターン表面に形成された変質層のアッシングを、アイランド化工程と同じチャンバー内で行うことができるので、アイランド化工程に引き続いた一連の流れの中で行うことができ、実質的な工程増にはならないという利点がある。
【００２０】
こうして製造された半導体装置は、特性が安定して製品歩留まりがよいものとなり、且つ効率的な製造方法で製造されるので、性能面でも製品コスト面でも有利である。その結果、例えば有機ＥＬ素子や液晶表示素子等に組み合わせて表示装置を構成することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】本発明の半導体装置の製造工程（その１）を示す説明図である。
【図３】本発明の半導体装置の製造工程（その２）を示す説明図である。
【図４】本発明の半導体装置の製造工程（その３）を示す説明図である。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体装置及びその製造方法について詳細に説明するが、本発明は図面の形態や以下の実施形態に限定されるものではない。
【００２３】
［半導体装置］
図１は、本発明の半導体装置１の一例を示す断面図である。本発明の半導体装置１は、後述する製造方法によって得られたものであり、図１に示すように、薄膜トランジスタ（ＴＦＴ）が形成された薄膜トランジスタ部Ａと、アライメントマーク９が形成されたアライメントマーク部Ｂとを有し、例えばアクティブマトリックス駆動型の表示装置を構成する薄膜トランジスタアレイとして利用可能である。
【００２４】
詳しくは、半導体装置１の薄膜トランジスタ部Ａは、基材１０と、基材１０上に形成されたポリシリコン膜１３（ソース側拡散領域１３ｓ、チャネル領域１３ｃ及びドレイン側拡散領域１３ｄ）と、そのポリシリコン膜１３上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に、又はゲート絶縁膜１４のコンタクトホールを介して形成された金属電極１５（ソース電極１５ｓ、ゲート電極１５ｇ及びドレイン電極１５ｄ）と、を少なくとも有するトップゲート・トップコンタクト構造の薄膜トランジスタ（ＴＦＴ）である。
【００２５】
一方、半導体装置１のアライメントマーク部Ｂは、ポリシリコン膜１３からなるアライメントマーク９で構成されている。なお、アライメントマーク９の形状は特に限定されず、図形化されたものであってもよい。
【００２６】
なお、図１に示すように、基材１０上には必要に応じて下地膜１１が設けられていてもよい。その下地膜１１は、単層であってもよいし、作用の異なる２層以上の下地膜であってもよい。また、符号１８に示すように、全体を覆う保護膜１８が設けられていてもよい。
【００２７】
［半導体装置の製造方法］
本発明の半導体装置１の製造方法は、図２〜図４に示すように、先ず、半導体膜（ポリシリコン膜１３）上にイオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂを同時に形成した後、その全面にイオン注入２３する。次いで、アライメントマーク用レジストパターン２２Ｂ以外のレジストパターン２２Ａの表面に形成された変質層１６をアッシング２４した後、アッシング２４したレジストパターン２２Ａを除去する。次いで、アライメントマーク用レジストパターン２２Ｂ以外を活性化処理２５した後、アライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして、半導体膜（ポリシリコン膜１３）をアイランド化するためのアイランド化用レジストパターン２６を形成する。次いで、各レジストパターン（アイランド化用レジストパターン２６、アライメントマーク用レジストパターン２２Ｂ）を用いて半導体膜（ポリシリコン膜１３）をアイランド化して半導体部１３Ａとアライメントマーク９とを形成し、アライメントマーク９を位置合わせの基準にして絶縁膜１４、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを形成する。
【００２８】
言い換えれば、本発明の半導体装置１の製造方法は、基材１０上に半導体膜（ポリシリコン膜１３）を形成する工程と、その半導体膜（ポリシリコン膜１３）上にイオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂを同時に形成する工程と、全面にイオン注入２３する工程と、アライメントマーク用レジストパターン形成部Ｂ’をマスク７で覆って、アライメントマーク用レジストパターン形成部Ｂ’以外のレジストパターン２２Ａの表面に形成された変質層１６をアッシング２４する工程と、アッシング２４したレジストパターン２２Ａを除去する工程と、アライメントマーク用レジストパターン形成部Ｂ’以外の半導体膜（アモルファスシリコン膜１３ａ）を活性化処理２５する工程と、アライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして、半導体膜（ポリシリコン膜１３）をアイランド化するためのアイランド化用レジストパターン２６を形成する工程と、各レジストパターン（アイランド化用レジストパターン２６、アライメントマーク用レジストパターン２２Ｂ）を用いて半導体膜（ポリシリコン膜１３）をアイランド化して半導体部１３Ａとアライメントマーク９とを形成する工程と、各レジストパターン２２Ｂ，２６を除去し、アライメントマーク９を位置合わせの基準にして、半導体部１３Ａに絶縁膜１４、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを順次形成する工程と、を有する。
【００２９】
こうした本発明の製造方法は、イオン注入２３によりレジストパターン２２Ａ，２２Ｂの表面に形成された変質層１６が、エッチャントの種類によって溶解性が異なることを利用したものである。そして、その変質層１６を利用した新たな工程はチャンバー内で行う工程に引き続いた一連の流れの中で行うことができるので、従前の製造方法に新たな別工程が加わることがない効率的な製造方法ということができる。
【００３０】
（各工程）
以下においては、図１に示す半導体装置１を例にして、図２〜図４に示した製造工程Ａ〜Ｏの順に説明するが、本発明の半導体装置１の製造方法は、図示の工程例に限定されず、本発明の特徴を有する範囲で変更されたものであってもよい。なお、図１に示す半導体装置１は、トップゲート・トップコンタクト構造の薄膜トランジスタ（ＴＦＴ）を有するものである。
【００３１】
先ず、基材１０を準備する。基材１０は、半導体装置１の支持基板をなす絶縁性のものであり、有機基板であっても無機基板であってもよい。有機基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基板、又はそれらの複合基板を挙げることができる。こうした有機基板は、剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルな有機基板（プラスチック基板ともいう。）の使用は、ＴＦＴを有する半導体装置１をフレキシブル基板とすることができるので、フィルムディスプレイ等に適用できる。
【００３２】
また、無機基板としては、例えば、ガラス基板、シリコン基板、セラミックス基板等を挙げることができる。ガラス基板としては、厚さが０．０５ｍｍ〜３．０ｍｍ程の液晶ディスプレイ用途等のガラス基板であってもよい。
【００３３】
次に、図２（Ａ）に示すように、準備された基材１０上に必要に応じて１層又は２層以上の下地膜１１を形成する。下地膜１１は、必須の膜ではなく、例えば、(i)ポリシリコン膜１３と基材１０との密着性を向上させるための密着膜として、(ii)後工程で形成した膜が有する応力を緩和させる応力緩和膜として、(iii)基材１０内の不純物が半導体装置１の構成層に侵入するのを防ぐバリア膜として、又は、(iv)非耐熱性基板を用いた場合において後工程で加わる熱に対する熱緩衝膜として、設けることができる。したがって、密着性がよかったり、応力の影響がなかったり、バリア性を考慮する必要がなかったり、非耐熱性基板を用いない場合には設ける必要はない。
【００３４】
下地膜１１は基材１０の全面に設けられていてもよいが、その機能や目的に応じて必要な領域のみに設けられていてもよい。なお、図２（Ａ）に示す例では、下地膜１１を全面に形成している。
【００３５】
下地膜１１は、上記(i)〜(iv)の目的に応じ、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜や熱緩衝膜として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。
【００３６】
下地膜１１を密着膜として設ける場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１ｎｍ以上２００ｎｍ以下程度の範囲内であることが好ましく、３ｎｍ以上５０ｎｍ以下程度の範囲内であることがより好ましい。なお、クロム、チタン、アルミニウム、又はケイ素からなる金属系の無機膜を下地膜１１として形成する場合には、３ｎｍ以上１０ｎｍ以下程度の範囲内であることがより好ましく、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、窒化アルミニウム、又は酸窒化アルミニウムからなる化合物系の無機膜を下地膜１１として形成する場合には、５ｎｍ以上５０ｎｍ以下程度の範囲内であることがより好ましい。一方、下地膜１１を応力緩和膜、バリア膜又は熱緩衝膜として設ける場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ以上１０００ｎｍ以下程度の範囲内であることが好ましく、成膜時間の点からは１００ｎｍ以上５００ｎｍ以下程度の範囲内であることがより好ましい。
【００３７】
下地膜１１は、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。
【００３８】
次に、図２（Ｂ）に示すように、下地膜１１上にノンドープのアモルファスシリコン膜１３ａを形成する。アモルファスシリコン膜１３ａの厚さは特に限定されないが、通常、３０〜１００ｎｍである。また、こうしたアモルファスシリコン膜１３ａは、ＲＦマグネトロンスパッタリング法やＣＶＤ法等の各種の方法で成膜可能である。例えばＲＦマグネトロンスパッタリング法でアモルファスシリコン膜１３ａを成膜する場合には、例えば、成膜温度：室温、成膜圧力：０．２Ｐａ、ガス：アルゴンの成膜条件で例えば厚さ５０ｎｍの厚さで成膜できる。なお、ＣＶＤ法でアモルファスシリコン膜を成膜することも可能であり、その場合には２５℃程度の成膜温度で成膜可能であるが、原料ガスとしてＳｉＨ４が使用されるので、成膜後に約４５０℃の脱水素処理（真空中で１時間程度）が必要となる。
【００３９】
アモルファスシリコン膜１３ａ上には酸化ケイ素膜（図示しない）を形成してもよい。この酸化ケイ素膜は、例えばＲＦマグネトロンスパッタリング法で厚さ５０〜１５０ｎｍ程度に形成され、後述のレーザー照射２１、マスクパターン２２Ａ，２２Ｂの形成、イオン注入２３、アッシング２４、レーザー活性化２５等の工程においてアモルファスシリコン膜１３ａ又はポリシリコン膜１３を保護するように作用する。なお、このシリコン膜（図示しない）は、少なくとも後述のポリシリコン膜１３の欠陥処理工程前に、例えば２％ＨＦ溶液を用いたウェットエッチングにより除去される。
【００４０】
次に、図２（Ｃ）に示すように、レーザー照射２１等のアニール処理を行ってアモルファスシリコン膜１３ａを多結晶化してポリシリコン膜１３に変化させる。レーザー照射２１によるこうした結晶化手段は、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous  Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎｓｅｃ（ＦＷＨＭ（半値幅）：full  width  at  half-maximum）、エネルギー密度：２００〜３５０ｍＪ／ｃｍ２、室温の条件下で行うことができる。なお、ここでは、レーザー照射２１による結晶化手段を好ましく適用した例を示したが、従来の全体加熱するアニール処理であってもよい。
【００４１】
次に、図２（Ｄ）に示すように、ポリシリコン膜１３上の薄膜トランジスタ形成部Ａ’にイオン注入用レジストパターン２２Ａを形成し、同時に、アライメントマーク用レジストパターン形成部Ｂ’にアライメントマーク用レジストパターン２２Ｂを形成する。イオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂは、ポリシリコン膜１３上にレジストを形成した後にパターニングすることによって形成することができる。こうして形成されたイオン注入用レジストパターン２２Ａは、イオンを遮蔽するように作用し、その結果、ポリシリコン膜１３の所定領域となるパターン開口部にのみイオンを注入することができる。
【００４２】
なお、アライメントマーク用レジストパターン２２Ｂも同様に、イオンを遮蔽するように作用するが、アライメントマーク用レジストパターン形成部Ｂ’に形成するアライメントマーク用レジストパターン２２Ｂは、イオンを遮蔽することを目的として設けられるものではなく、図４（Ｊ）に示すアライメントマーク９を形成するために設けられるものである。
【００４３】
レジストとしては、例えば上市されている各種のポジ型フォトレジスト等が好ましく用いられ、レジストをスピンナー等の手段で全面に塗布し、乾燥硬化させて形成される。このレジストはイオン注入用レジストパターン２２Ａ及びアライメントマーク用レジストパターン２２Ｂとして用いられるので、少なくともレジストが設けられた部位では、その下のポリシリコン膜１３にはイオンが注入されない。イオン注入用レジストパターン２２Ａ及びアライメントマーク用レジストパターン２２Ｂとして機能するレジストの厚さは、注入元素の種類と注入電圧によっても異なるが、少なくとも３００ｎｍ以上であることが好ましい。なお、イオン注入用レジストパターン２２Ａ及びアライメントマーク用レジストパターン２２Ｂとして機能するレジストの厚さの上限は特に限定されないが、パターン精度等の観点から、１５００ｎｍ以下程度の厚さであることが好ましい。
【００４４】
イオン注入用レジストパターン２２Ａ及びアライメントマーク用レジストパターン２２Ｂとして機能するレジストパターンの形成自体は従来公知の手段を適用できる。具体例としては、東京応化工業株式会社製の商品名「ＯＦＰＲ８００」等のレジストを、スピンコート法等で成膜し、フォトマスクを用いてフォトリソグラフィでパターニングして形成することができる。
【００４５】
次に、図２（Ｅ）に示すように、レジストパターン２２Ａ，２２Ｂの上方から、全面にイオン注入２３を行う。イオン注入２３は、チャンバー内において、任意の注入元素を所定の条件で注入することによって行われる。注入元素としては、リン、ホウ素、アンチモン、ヒ素等、ポリシリコン膜１３にイオン注入できる公知のものを任意に選択することができる。選ばれた注入元素に応じてイオン注入加速電圧等の注入条件が設定され、所定のイオン注入量が注入される。例えばリン（Ｐ）を注入元素とした場合には、注入電圧：１０ｋｅＶ、室温下で、２×１０１５イオン／ｃｍ２〜２×１０１６イオン／ｃｍ２のドーズ量となるように注入する。なお、薄膜トランジスタ形成部Ａ’におけるイオン注入部はその後に活性化処理２５されることにより、図３（Ｈ）に示すように、ソース側拡散領域１３ｓ及びドレイン側拡散領域１３ｄとなり、イオンの非注入部はチャネル領域１３ｃとなる。
【００４６】
イオン注入２３によってレジストパターン２２Ａ，２２Ｂが形成されていない部分（露出部）にイオンが注入されると、ポリシリコン膜１３は結晶相からアモルファス相に変化してアモルファスシリコン膜１３ａに戻る。一方、レジストパターン２２Ａ，２２Ｂが形成されている部分では、レジストパターン２２Ａ，２２Ｂ上からイオン注入２３が行われてもイオンはポリシリコン膜１３には到達しないので、その部分のポリシリコン膜１３はアモルファス相に変化しない。なお、ポリシリコン膜１３がアモルファス相に変化しないためのレジストパターン２２Ａ，２２Ｂの厚さは、上記イオン注入条件では２００ｎｍ以上であればよい。
【００４７】
ここで、変質層１６について説明する。本発明では、チャンバー内でイオン注入２３することにより、イオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂの表面に変質層１６を形成する。この変質層１６は、一般的にレジストとして用いられる感光性樹脂にイオン注入することによって、レジスト表面に形成される。そうした感光性樹脂としては、上記した東京応化工業株式会社製の商品名「ＯＦＰＲ８００」等の感光性樹脂を挙げることができるが、これに限定されず、各種の市販の感光性樹脂であれば同様の変質層１６を形成できる。
【００４８】
変質層１６は、イオン注入時に形成され、レジストパターン２２Ａ，２２Ｂの表面から５０〜２００ｎｍ程度の深さで形成される。そして、この変質層１６は、後述のプラズマアッシング２４（図３（Ｆ）参照）で除去されるが、アセトンやエタノール等、レジスト剥離用に一般的に用いられている有機系剥離溶媒によるウェットエッチングでは除去されない性質を持っている。具体的には、変質層１６は、レジストが炭化層に変質したものであり、その炭化層は有機系剥離溶媒に溶解し難い性質がある。したがって、有機系剥離溶媒に溶解し難い性質を有する変質層１６を形成できるだけのイオン注入条件でイオン注入１３を行うことが好ましい。なお、この変質層１６はイオン注入時に形成されるので、変質層１６の形成は工程増にはならない。
【００４９】
変質層１６は有機系剥離溶媒に溶解し難い性質を有するが、そうした性質は、レジストとして用いられる感光性樹脂の種類、剥離液の種類、イオン注入元素の種類、及びイオン注入条件（イオン注入加速電圧、イオン注入量）に依存する。そのため、これらの種類や条件を事前実験により任意に選択しておくことにより、目的とする変質層１６を形成することができる。イオン注入によって形成された変質層１６の厚さは、半導体膜へのイオン注入深さと同じ又は略同じになっていることが好ましい。
【００５０】
一例として、レジストを東京応化工業株式会社製の感光性樹脂（商品名「ＯＦＰＲ８００」）とし、剥離液をアセトンとし、イオン注入元素をリン（Ｐ）とした場合には、イオン注入加速電圧を１０ｋｅＶ、イオン注入量を２×１０１５イオン／ｃｍ２〜２×１０１６イオン／ｃｍ２の範囲内とすることにより、アセトンに溶解しない変質層１６をレジスト（２２Ａ，２２Ｂ）の表面に形成することができる。この例では、イオン注入量を５×１０１４イオン／ｃｍ２としたときはアセトンに溶解するものとなり、イオン注入されたレジスト表面には変質層１６として作用する層が実質的に形成されていないものと考えられる（後述の比較例３を参照）。
【００５１】
変質層１６の形成にあたり、レジスト、剥離液及びイオン注入元素の各種類、及びイオン注入条件（イオン注入加速電圧、イオン注入量）を任意に設定して変質層を形成することになる。中でもイオン注入量をコントロールすることが重要であるが、変質層１６として安定して機能するものとなるイオン注入量は、注入元素の種類、レジストの種類、剥離液の種類によって好ましい範囲を任意に設定することが望ましい。
【００５２】
次に、図３（Ｆ）に示すように、アライメントマーク用レジストパターン形成部Ｂ’をマスク７で覆って、そのアライメントマーク用レジストパターン形成部Ｂ’以外のレジストパターン２２Ａの表面に形成された変質層１６をアッシング２４する。ここでは、アライメントマーク用レジストパターン形成部Ｂ’をマスク７で覆い、アライメントマーク用レジストパターン２２Ｂの変質層１６は除去しない。一方、マスク７覆わないアライメントマーク用レジストパターン形成部Ｂ’以外のレジストパターン（イオン注入用レジストパターン２２Ａ）の変質層１６をアッシング２４する。
【００５３】
変質層１６は、プラズマアッシング法で容易に除去することができる。プラズマアッシング法は、真空チャンバー内において、プラズマ化した酸素ガスとレジストとを反応させ、有機物であるレジストを炭酸ガスや水に分解（灰化）して除去する方法であるが、ここでは変質層１６に対して反応させている。
【００５４】
このプラズマアッシング法は、市販の装置（図示しない）を好ましく用いることができ、チャンバー内で、例えばガス：酸素ガス、ガス流量：５０ｓｃｃｍ、印加電力：１００Ｗ、圧力：３Ｐａ、処理時間：２分間、の条件で行うことができる。具体的には、チャンバー内を所定の酸素ガス雰囲気とした後、カソード電極板上にＴＦＴ作製工程中の基板を載せ、そのカソード電極板と、対向するアノード電極との間にＲＦ発信器で高周波電圧を印加することにより、酸素プラズマを発生させる装置を用いる。
【００５５】
このときのアッシング条件は、変質層１６を除去することができ、バルクのレジスト２２Ａの全ては除去されない条件とする。詳しくは、有機系剥離溶媒によるウェットエッチングでは除去されない性質を持つ変質層１６を少なくとも除去できればよく、その変質層１６の下層にあるバルクのレジスト２２Ａが一部アッシングされてもよい。ただし、変質層１６のアッシング時にバルクのレジスト２２Ａが全て除去されてしまうと、アッシング時のプラズマによって、ポリシリコン膜１３のチャネル領域が酸化したりレジスト残渣で汚染されてしまい、良好なＴＦＴ特性が得られないという問題がある。
【００５６】
次に、図３（Ｇ）に示すように、アッシング２４して変質層１６を除去したイオン注入用レジストパターン２２Ａ’を除去する。レジストパターン２２Ａ’を除去した後の半導体膜（１３，１３ａ）上には、アライメントマーク用レジストパターン２２Ｂが残っている。変質層１６が除去されたイオン注入用レジストパターン２２Ａ’は、アセトンやエタノール等、レジスト剥離用に一般的に用いられている有機系剥離溶媒で容易に溶解除去することができる。イオン注入用レジストパターン２２Ａ’を溶解除去した後の半導体膜（１３，１３ａ）上には、図示のように、変質層１６を有するアライメントマーク用レジストパターン２２Ｂが残っている。上記の場合と異なり、有機系剥離溶媒によるレジストパターン２２Ａ’の除去は、ポリシリコン膜１３のチャネル領域へのダメージ（酸化、レジスト残渣の汚染）が少ないので好ましい。
【００５７】
次に、図３（Ｈ）に示すように、アライメントマーク用レジストパターン形成部Ｂ’をマスク８で覆って、アライメントマーク用レジストパターン形成部Ｂ’以外の半導体膜（ポリシリコン膜１３，アモルファスシリコン膜１３ａ）を活性化処理２５する。ここで、アライメントマーク用レジストパターン形成部Ｂ’をマスク８で覆う理由は、マスク８なしで活性化処理２５を行った場合に、アライメントマーク用レジストパターン２２Ｂが溶解又は揮発して半導体基板（半導体層）を汚染してしまうからである。
【００５８】
この活性化処理２５は、半導体膜（ポリシリコン膜１３、アモルファスシリコン膜１３ａ）にレーザー等のエネルギービームを照射し、イオン注入２３によりアモルファス相に変化したアモルファスシリコン膜１３ａを再結晶化させてポリシリコン膜１３に変化させる処理である。このとき、薄膜トランジスタ形成部Ａ’を活性化し、アモルファスシリコン膜１３ａを再結晶化させてソース側拡散領域１３ｓ及びドレイン側拡散領域１３ｄを形成する。その結果、ソース側拡散領域１３ｓとドレイン側拡散領域１３ｄとの間のポリシリコン膜１３は、チャネル領域１３ｃとなる。
【００５９】
活性化処理２５のためのエネルギービームとしては、例えば波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いることができ、一例として、パルス幅：３０ｎｓｅｃ（ＦＷＨＭ）、エネルギー密度：１５０〜２５０ｍＪ／ｃｍ２、室温の条件下で行うことができる。ここでの活性化処理２５は、レーザー等のエネルギービームを照射して再結晶化する処理であるが、必ずしもレーザー等のエネルギービームを照射するものでなくてもよく、アモルファスシリコン膜１３ａをポリシリコン膜１３に再結晶させることができる他の手段であってもよい。
【００６０】
次に、図３（Ｉ）に示すように、アライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして、半導体膜（ポリシリコン膜１３、アモルファスシリコン膜１３ａ）をアイランド化するためのアイランド化用レジストパターン２６を形成する。このアイランド化用レジストパターン２６は、上記したイオン注入用レジストパターン２２Ａと同様、従来公知の手段を適用できる。ポジ型であってもネガ型であってもよい。具体例としては、東京応化工業株式会社製の商品名「ＯＦＰＲ８００」等のレジストを、スピンコート法等で成膜し、フォトマスクを用いてフォトリソグラフィでパターニングして形成することができる。
【００６１】
本発明では、このときのフォトリソグラフィを、アライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして形成している。アライメントマーク用レジストパターン２２Ｂを基準にして形成したアイランド化用レジストパターン２６は、半導体部１３（図４（Ｊ）参照）を構成するチャネル領域１３ｃ、ソース側拡散領域１３ｓ及びドレイン側拡散領域１３ｄの上の所望の位置に高精度で形成される。形成するアイランド化用レジストパターン２６の厚さは特に限定されないが、例えば８００〜２０００ｎｍとすることができる。
【００６２】
次に、図４（Ｊ）に示すように、薄膜トランジスタ形成部Ａ’及びアライメントマーク用レジストパターン形成部Ｂ’の半導体膜（ポリシリコン膜１３）をアイランド化し、アライメントマーク９と半導体部１３Ａとを形成する。このときのアイランド化は、図３（Ｉ）に示すアイランド化用レジストパターン２６とアライメントマーク用レジストパターン２２Ｂをエッチングマスクとして用いて行う。半導体膜（ポリシリコン膜１３）のアイランド化は、通常、ドライエッチングで行われる。エッチングガスとしては、ＳＦ４等を用いることができる。
【００６３】
半導体膜（ポリシリコン膜１３）をドライエッチングしてアイランド化した後、引き続きドライエッチングと同じチャンバー内に入れたままで、エッチングガスを酸素に代えてプラズマアッシングする。このプラズマアッシングにより、アライメントマーク用レジストパターン２２Ｂの表面に形成された変質層１６を除去することができる。このように、アライメントマーク用レジストパターン２２Ｂの表面に形成された変質層１６のアッシング（図示しない）を、ポリシリコン膜１３のアイランド化工程と同じチャンバー内で行うことができるので、アイランド化工程に引き続いた一連の流れの中で行うことができ、実質的な工程増にならないという利点がある。
【００６４】
さらに、引き続いて、変質層１６を除去したアライメントマーク用レジストパターン（図示しない）を除去する。変質層１６が除去されたアライメントマーク用レジストパターンは、上記のイオン注入用レジストパターン２２Ａと同様、アセトンやエタノール等、レジスト剥離用に一般的に用いられている有機系剥離溶媒で容易に溶解除去することができる。アライメントマーク用レジストパターンを溶解除去した後においては、図４（Ｊ）に示すように、レジストパターンは残っていない。
【００６５】
上記のアイランド化を行った後には、ポリシリコン膜（１３ｓ，１３ｃ，１３ｄ）の欠陥を低減処理するための酸素プラズマによる欠陥処理を行ってもよい。酸素プラズマ処理は、一例として、ＲＦ１００Ｗ、１Ｔｏｒｒ（１３３Ｐａ）、１５０℃の条件下で行われ、その後においては、１２０℃の条件下での乾燥処理が施される。
【００６６】
次に、図４（Ｋ）〜（Ｎ）に示すように、アライメントマーク９を位置合わせの基準にして、薄膜トランジスタ形成部Ａ’に絶縁膜１４、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを順次形成する。なお、以下の工程は、専ら薄膜トランジスタ形成部Ａ’の形成工程であり、アライメントマーク部Ｂには関与しない工程であるので、アライメントマーク部Ｂの説明を省くとともに、図４中でもその記載を省略する。
【００６７】
先ず、図４（Ｋ）に示すように、ソース側拡散領域１３ｓ、チャネル領域１３ｃ及びドレイン側拡散領域１３ｄを含む全面に絶縁膜１４を形成する。絶縁膜１４の厚さは特に限定されないが、通常、５０〜３００ｎｍである。絶縁膜１４の形成方法は、例えばＲＦマグネトロンスパッタリング装置を用い、８インチのＳｉＯ２ターゲットに投入電力：１．０ｋＷ（＝３Ｗ／ｃｍ２）、圧力：１．０Ｐａ、ガス：アルゴン＋Ｏ２（５０％）の成膜条件で厚さ約１００ｎｍの酸化ケイ素膜を形成する。
【００６８】
次に、図４（Ｌ）に示すように、ソース側拡散領域１３ｓ及びドレイン側拡散領域１３ｄ上の絶縁膜１４をフォトリソグラフィを用いて選択的にエッチングし、コンタクトホール２７を形成する。例えば、絶縁膜１４上にレジスト膜を形成した後、フォトマスクを用いたフォトリソグラフィにより露光・現像してレジスト膜をパターニングし、その後、そのパターニングにより露出したコンタクトホール形成部の絶縁膜１４（酸化ケイ素膜）を、例えば２％ＨＦ溶液を用いてウェットエッチングして除去してコンタクトホール２７を形成する。
【００６９】
その後においては、プラズマアッシング法によりエッチングマスクとして利用したレジスト膜を除去する。こうした絶縁膜１４のパターニングにより、ポリシリコン膜１３のチャネル領域１３ｃ上に絶縁膜１４（ゲート絶縁膜）を形成するとともに、ソース側拡散領域１３ｓ上及びドレイン側拡散領域１３ｄ上にコンタクトホール２７を有するように絶縁膜１４を形成する。
【００７０】
次に、図４（Ｍ）に示すように、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを形成する。ゲート電極１５ｇは絶縁膜１４上に形成され、ソース電極１５ｓはコンタクトホール２７によって露出したソース側拡散領域１３ｓに接続するように形成され、ドレイン電極１５ｄはコンタクトホール２７によって露出したドレイン電極１５ｄに接続するように形成される。
【００７１】
具体的には、図４（Ｌ）で絶縁膜１４やコンタクトホール２７を形成した後の全面に、例えば厚さ２００ｎｍのアルミニウム（Ａｌ）膜を蒸着した後、レジストパターンをフォトリソグラフィで形成した後にウェットエッチングでそのアルミニウム膜をパターニングして、ソース電極１５ｓ、ドレイン電極１５ｄ及びゲート電極１５ｇを所定パターンとなるように形成する。
【００７２】
なお、ゲート電極１５ｇを形成するための電極材料は特に限定されず、アルミニウム、タングステン、タンタル、モリブデンのいずれかの金属、又はその金属を含む合金又は複合金属を好ましく用いることができる。また、耐熱性を向上させる目的で、アルミニウムを主原料とし、シリコン等の他元素を添加した金属材料も同様の効果を発揮するので、好ましく用いることができる。ゲート電極１５ｇ、ソース電極１５ｓ、ドレイン電極１５ｄの形成は、スパッタリング等の他の成膜プロセスにより形成することができる。
【００７３】
次に、図４（Ｎ）に示すように、必要に応じて高圧水蒸気処理２８を行う。高圧水蒸気処理２８は、各電極（ゲート電極１５ｇ、ソース電極１５ｓ、ドレイン電極１５ｄ）を形成した後に行うことが好ましい。その理由は、電極材料を全面に形成した直後（すなわち各電極をエッチング形成する前）に行った場合には、その電極材料の材質にもよるが、電極材料が変質してエッチングが良好に行われない可能性があるためである。高圧水蒸気処理工程での処理条件は、１００℃を超え、３００℃未満の温度と、１気圧（０．１ＭＰａ）を超え、飽和蒸気圧以下の圧力とからなる雰囲気下で行うことが好ましい。この処理条件においては、圧力が２０気圧（２．０ＭＰａ）以下であることが特に好ましい。
【００７４】
こうした高圧水蒸気処理は、絶縁膜１４をスパッタリング法で形成した場合に特に有効である。すなわち、酸化ケイ素からなる絶縁膜１４は、スパッタリング法の成膜原理により３００℃を下回る温度で形成でき、しかもスパッタリング法では不純物の混入がほとんどないので、例えば耐熱性の低い安価なガラス基板やプラスチック基板を用いることができる。しかし、スパッタリング法で形成した絶縁膜１４は、化学量論組成からずれ易く、ポリシリコン膜１３との界面の欠陥密度が高くなり易いが、高圧水蒸気処理工程を適用することによって、水蒸気の酸化効果によって酸化ケイ素からなる絶縁膜のダングリングボンドを終端でき、特に高い改質効果（トランジスタとしての移動度が高く、ゲート絶縁膜の界面準位密度が低い）が得られるという利点がある。
【００７５】
最後に、図４（Ｏ）に示すように、素子全体を覆うように保護膜１８を形成する。保護膜１８としては、酸化ケイ素膜を好ましく挙げることができる。保護膜１８は、例えばＲＦマグネトロンスパッタリングにより、約２０ｎｍ程度の厚さで形成することが好ましい。こうして図１に示す実施形態の半導体装置１を製造することができる。
【００７６】
以上説明したように、本発明の半導体装置１の製造方法によれば、イオン注入２３時にイオン注入用レジストパターン２２Ａとアライメントマーク用レジストパターン２２Ｂのいずれの表面にも変質層１６が形成されるが、アライメントマーク用レジストパターン形成部Ｂ’以外のレジストパターン（イオン注入用レジストパターン２２Ａ）に形成された変質層１６を事前にアッシング２４し、その後、変質層１６がアッシング２４されたレジストパターン２２Ａ’を除去して、変質層１６がアッシングされていないアライメントマーク用レジストパターン２２Ｂを残す。この発明では、残ったアライメントマーク用レジストパターン２２Ｂを位置合わせの基準にして、半導体部１３とアライメントマーク９をアイランド化し、さらにそのアライメントマーク９を位置合わせの基準にして薄膜トランジスタを構成する他の構成層を形成する。その結果、半導体膜のイオン注入領域に形成する薄膜トランジスタ構成層を正確に位置合わせすることができるので、特性が安定し、製品歩留まりのよい半導体装置を低コストで製造できる。
【００７７】
こうした製造方法で得られた半導体装置１は、特性が安定し、製品歩留まりもよいので、携帯電話やＰＤＡなどのモバイルディスプレイ用途や、大面積ディスプレイ、大面積の電飾パネルや照明パネル等に、高い競争力で好ましく用いることができる
【００７８】
［表示装置］
上記した本発明に係る半導体装置１を表示装置が有する表示素子部のアクティブ駆動素子として用いることにより、本発明に係る表示装置を構成することができる。表示素子部については、液晶表示素子、ＥＬ素子又は電気泳動素子とすることができ、それぞれ液晶表示装置、ＥＬ表示装置、電子ペーパーとすることができる。
【００７９】
表示装置は、マトリクス状に配置された多数の半導体装置１（ＴＦＴ）を有し、ゲート電極１５ｇのゲートバスラインとソース電極１５ｓのソースバスラインが縦横に延びている。各半導体装置１のドレイン電極１５ｄには画素電極（表示電極）を介して出力素子が接続され、この出力素子は、液晶表示素子、ＥＬ素子又は電気泳動素子であり、出力素子毎の領域は、表示装置の画素を構成している。
【００８０】
この例は、本発明に係る表示装置の一例を示すものであり、本発明に係る半導体装置１を用いるものであれば、表示装置として一般的な他の態様にも本発明に係る半導体装置１を適用できる。
【実施例】
【００８１】
以下、実施例と比較例により本発明をさらに詳しく説明する。なお、本発明は以下の実施例に限定されるものではない。
【００８２】
（実施例１）
試料基材１０として厚さ０．２ｍｍで５０ｍｍ×５０ｍｍのポリエーテルサルホン（ＰＥＳ）基板を用い、その基板上に、密着膜１１としてのアルミニウム膜をＤＣスパッタリング法（成膜圧力０．２Ｐａ、アルゴン雰囲気、投入電力１ｋＷ、成膜時間１０秒）により、厚さ５ｎｍ形成した後、さらにバッファ膜１２としての酸化シリコン膜をＲＦマグネトロンスパッタリング法（成膜圧力０．３Ｐａ（アルゴンガス：酸素ガス＝３：１）、投入電力２ｋＷ、成膜時間２時間）により厚さ５００ｎｍとなるように形成した。次いで、バッファ膜１２上にアモルファスシリコン膜１３ａをＲＦマグネトロンスパッタリング法（成膜温度：室温、成膜圧力：１．０Ｐａ、アルゴン雰囲気）により厚さ５０ｎｍとなるように形成した。
【００８３】
その後、レーザー照射２１を行ってアモルファスシリコン膜１３ａを多結晶化して低抵抗のポリシリコン膜１３に変化させた。レーザー照射２１は、波長３０８ｎｍのＸｅＣｌエキシマレーザー（パルス幅：３０ｎｓｅｃ（ＦＷＨＭ）、エネルギー密度：３２５ｍＪ／ｃｍ２）を室温の条件下で行った。次に、ポリシリコン膜１３上に厚さ（１０００）ｎｍの感光性レジスト（東京応化工業株式会社製の商品名「ＯＦＰＲ８００」）をスピンコートした後、フォトリソグラフィによりパターニングして、イオン注入用レジストパターン２２Ａ及びアライメントマーク用レジストパターン２２Ｂを形成した。次に、そのレジストパターン２２Ａ，２２Ｂ上から、リン（Ｐ）を注入電圧：１０ｋｅＶ、室温下で、２×１０1５イオン／ｃｍ２の高ドーズ量となるようにイオン注入２３した。
【００８４】
イオン注入２３時に、レジストパターン２２Ａ，２２Ｂの表面に厚さ１００ｎｍの変質層１６が形成された。この変質層１６は、バルクのレジストとは異なり、イオン注入時にレジストパターンの表面に生じた炭化層である。この炭化層は、アセトンやエタノール等の一般的な有機系剥離溶媒には溶解しなかった。
【００８５】
次に、イオン注入用レジストパターン２２Ａの表面に形成された変質層１６をアッシングした。このとき、アライメントマーク用レジストパターン形成部Ｂ’には、マスク７を設け、アッシング時にアライメントマーク用レジストパターン２２Ｂの変質層１６が除去されないようにした。アッシング条件は、ガス：酸素ガス、ガス流量：５０ｓｃｃｍ、印加電力：１００Ｗ、圧力：３Ｐａ、処理時間：２分間とした。変質層１６を除去したイオン注入用レジストパターン２２Ａ’は、アセトンを用いた超音波洗浄により剥離除去した。
【００８６】
次に、アライメントマーク用レジストパターン形成部Ｂ’をマスク８で覆った状態で、活性化処理２５を行った。この活性化処理２５により、イオン注入によりアモルファス相に変化したアモルファスシリコン膜１３ａを再結晶化させてポリシリコン膜１３に変化させた。このときの活性化処理２５は、波長３０８ｎｍのＸｅＣｌエキシマレーザー（パルス幅：３０ｎｓｅｃ（ＦＷＨＭ）、エネルギー密度：２２５ｍＪ／ｃｍ２、室温）を照射して行った。
【００８７】
次に、薄膜トランジスタ形成部Ａ’にアイランド化用レジストパターン２６をフォトリソグラフィによって形成した。その後、そのアイランド化用レジストパターン２６とアライメントマーク用レジストパターン２２Ｂをエッチングマスクとしてポリシリコン膜１３をドライエッチングした。ドライエッチングは、ＳＦ４ガスで行った。こうして半導体部１３Ａとアライメントマーク９を形成した。さらに、チャンバー内のガスを酸素ガスに代え、変質層１６のアッシング条件を、ガス：酸素ガス、ガス流量：５０ｓｃｃｍ、印加電力：１００Ｗ、圧力：３Ｐａ、処理時間：２分間として、アライメントマーク用レジストパターン２２Ｂの変質層１６を除去した。変質層１６を除去したアライメントマーク用レジストパターン２２Ｂは、（アセトン）を用いた超音波洗浄により剥離除去した。
【００８８】
次に、ポリシリコン膜（１３ｓ，１３ｃ，１３ｄ）の欠陥を低減処理するための酸素プラズマによる欠陥処理を、ＲＦ１００Ｗ、１Ｔｏｒｒ（１３３Ｐａ）、１５０℃の条件下で行った。次に、ソース側拡散領域１３ｓ、チャネル領域１３ｃ及びドレイン側拡散領域１３ｄを含む全面に厚さ１００ｎｍの絶縁膜１４を形成した。この絶縁膜１４は、ＲＦマグネトロンスパッタリング装置を用い、８インチのＳｉＯ２ターゲットに投入電力：１．０ｋＷ（＝３Ｗ／ｃｍ２）、圧力：１．０Ｐａ、ガス：アルゴン＋Ｏ２（５０％）の成膜条件で形成した。
【００８９】
次に、その絶縁膜１４をレジストプロセスを用いて選択的にエッチングし、コンタクトホール２７を形成し、その後、全面に厚さ５０ｎｍ以上のアルミニウム（Ａｌ）膜を蒸着した後、ウェットエッチングによりパターニングして、ソース電極１５ｓ、ドレイン電極１５ｄ及びゲート電極１５ｇを形成した。その後、０．５ＭＰａ・１５０℃の高圧水蒸気処理２８を行い、最後に、薄膜トランジスタ部Ａとアライメントマーク部Ｂを含む素子全体を覆うように、厚さ２０ｎｍの酸化ケイ素膜を保護膜１８として形成した。こうして実施例１の半導体装置１を作製した。
【００９０】
［比較例１］
実施例１において、イオン注入２３した後に、アライメントマーク用レジストパターン形成部Ｂ’以外を大面積の金属マスクで覆い、アライメントマーク用レジストパターン形成部Ｂ’のポリシリコン膜１３をドライエッチングによりパターニングした。
【００９１】
その後、実施例１と同様のアッシングを行ってレジストパターン２２Ａ，２２Ｂの変質層１６を全て除去し、変質層１６を除去したレジストパターン２２Ａ，２２Ｂをウエット剥離し、全面を活性化処理し、アイランド化用レジストパターンを形成した後にそのアイランド化用レジストパターンでポリシリコン膜１３をアイランド化し、その後、アイランド化用レジストパターンをウエット剥離し、その後、絶縁膜、ゲート電極、ドレイン電極、ソース電極等を形成して、比較例１の半導体装置を作製した。
【００９２】
この比較例１では、アライメントマーク用レジストパターン形成部Ｂ’以外を大面積の金属マスクで覆うので、マスクが基板を傷つけやすく、さらにマスクからの異物が基板に落下しやすかった。また、実施例１よりも、アライメントマーク用レジストパターン形成部Ｂ’のポリシリコン膜１３をドライエッチングする工程が多いものであった。
【００９３】
［比較例２］
実施例１において、イオン注入２３した後に、アライメントマーク用レジストパターン形成部Ｂ’以外に大面積のレジストパターンを形成した。さらに、その状態で、アライメントマーク用レジストパターン形成部Ｂ’のポリシリコン膜１３をドライエッチングによりパターニングした。
【００９４】
その後、比較例１と同様のアッシングを行ってレジストパターン２２Ａ，２２Ｂの変質層１６を全て除去し、変質層１６を除去したレジストパターン２２Ａ，２２Ｂをウエット剥離し、全面を活性化処理し、アイランド化用レジストパターンを形成した後にそのアイランド化用レジストパターンでポリシリコン膜１３をアイランド化し、その後、アイランド化用レジストパターンをウエット剥離し、その後、絶縁膜、ゲート電極、ドレイン電極、ソース電極等を形成して、比較例２の半導体装置を作製した。
【００９５】
この比較例２では、実施例１よりも、アライメントマーク用レジストパターン形成部Ｂ’以外を大面積のレジストパターンで覆う工程と、アライメントマーク用レジストパターン形成部Ｂ’のポリシリコン膜１３をドライエッチングする工程が多いものであった。
【００９６】
［比較例３］
実施例１のイオン注入工程において、イオン注入量を５×１０１４イオン／ｃｍ２としたところ、レジストパターン２２Ａ，２２Ｂの表面に形成された層はアセトンに溶解するものとなり、本発明でいう変質層１６として機能しないものであった。そのため、その後の工程は中止した。
【符号の説明】
【００９７】
１  半導体装置
７  マスク
８  マスク
９  アライメントマーク
１０  基材
１１  下地膜
１３  ポリシリコン膜
１３ａ  アモルファスシリコン膜
１３Ａ  半導体部
１３ｓ  ソース側拡散領域
１３ｃ  チャネル領域
１３ｄ  ドレイン側拡散領域
１４  絶縁膜（ゲート絶縁膜）
１５ｓ  ソース電極
１５ｇ  ゲート電極
１５ｄ  ドレイン電極
１６  変質層
１８  保護膜
２１  レーザー照射
２２Ａ  イオン注入用レジストパターン
２２Ａ’  変質層がアッシングされたイオン注入用レジストパターン
２２Ｂ  アライメントマーク用レジストパターン
２３  イオン注入
２４  アッシング
２５  活性化処理
２６  アイランド化用レジストパターン
２７  コンタクトホール
２８  高圧水蒸気処理
【００９８】
Ａ  薄膜トランジスタ部
Ａ’  薄膜トランジスタ形成部
Ｂ  アライメントマーク部
Ｂ’  アライメントマーク用レジストパターン形成部
【図１】
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【図２】
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【図３】
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【図４】
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