(57)【要約】【課題】高耐圧化可能な半導体集積回路を提供する。【解決手段】本発明に係る半導体集積回路は、電源電位と接続された出力ノードと、出力ノードと電源電位より低電位である接地電位との間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、第１のｎチャネル型トランジスターの一端は、接地電位に接続され、他端は、第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、入力ノードに接続され、第２のｎチャネル型トランジスターの他端は、第３のｎチャネル型トランジスターに接続され、ゲート端子は、電源電位と接地電位との間に位置する第１中間電位に接続され、第３のｎチャネル型トランジスターの他端は出力ノードに接続され、ゲート端子は電源電位に接続されている。【選択図】図５
2010232789.tif 000002
【特許請求の範囲】
【請求項１】
第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、
前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され、
前記第３のｎチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードに接続されていることを特徴とする半導体集積回路。
【請求項２】
第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスターおよび第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、
前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され
前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする半導体集積回路。
【請求項３】
前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスターおよび第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターと、第３ノードと、前記第３ノードと前記第１電位ノードとの間に直列に接続された第４のｐチャネル型トランジスター、第５のｐチャネル型トランジスターおよび第６のｐチャネル型トランジスターと、を有し、
前記第１のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第３ノードに接続され、
前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する前記第１中間電位ノードに接続され、
前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続され、
前記第４のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第５のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１ノードに接続され、
前記第５のｐチャネル型トランジスターの他端は、前記第６のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１中間電位ノードに接続され、
前記第６のｐチャネル型トランジスターの他端は、前記第３ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第１のｐチャネル型トランジスター、前記第２のｐチャネル型トランジスター、前記第３のｐチャネル型トランジスター、前記第１のｎチャネル型トランジスター、前記第２のｎチャネル型トランジスター、および前記第３のｎチャネル型トランジスターは、薄膜トランジスターであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記第１のｐチャネル型トランジスター、前記第２のｐチャネル型トランジスター、前記第３のｐチャネル型トランジスター、前記第１のｎチャネル型トランジスター、前記第２のｎチャネル型トランジスター、および前記第３のｎチャネル型トランジスターの半導体層は、ポリシリコンで形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項６】
第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、
前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、
前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、前記第３のｎチャネル型トランジスターの他端は前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｎチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、
前記第３のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードの電位を印加し、さらに前記第２のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加する半導体集積回路の駆動方法。
【請求項７】
第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスター、第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、
前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、
前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、
前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｐチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、
前記第３のｐチャネル型トランジスターのゲート端子に、前記第２電位ノードの電位を印加し、さらに
前記第２のｐチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加する半導体集積回路の駆動方法。
【請求項８】
請求項６または７に記載の半導体集積回路の駆動方法を有することを特徴とする電子機器の駆動方法。
【請求項９】
請求項１乃至５のいずれか一項に記載の半導体集積回路を有することを特徴とする表示装置。
【請求項１０】
請求項９に記載の表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置用のバックプレーンには、薄膜トランジスター（ＴＦＴ）が用いられる。例えば、表示部（アクティブマトリクス部）やその周辺に配置される駆動回路部をＴＦＴ構成する。更に、表示部の画素回路を有機薄膜半導体を用いた有機ＴＦＴで形成し、周辺に低温ポリシリコンＴＦＴで形成した駆動回路を実装すれば、両者のＴＦＴの特質を生かした大型表示装置が低コストで実現できる。しかしながら、有機ＴＦＴを駆動するためには一般に３０〔Ｖ〕から４０〔Ｖ〕の駆動電圧が必要であり、駆動回路内の昇圧回路や駆動出力部においては、高耐圧化する必要がある。
例えば、下記特許文献１には、耐圧の低いトランジスターで構成された高耐圧信号線駆動回路が開示されている（図１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１０２９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、入力電圧が中間レベルにある場合や、出力側に高い負荷が接続された状態で回路を動作させた場合、出力電圧Ｖｏｕｔに接続されている１個１個のＰチャネル型トランジスターまたはＮチャネル型トランジスターに、出力電圧が等分されずに過大な電圧ストレスが加わることがある。この電圧ストレスは、トランジスターの性能劣化を引き起こし、回路全体の長期信頼性を低下させる。
上記の問題を説明する例として、以下の実測結果について説明する。まず始めに回路構成について説明した後、基本入出力特性と負荷特性について説明する。
【０００５】
（１）回路構成
図２は、実測に用いた回路図である。同図において、電源電位ＶＤＤと接地電位ＶＳＳとの間に、順次接続された２つのｐチャネル型トランジスターＰＴ１１およびＰＴ１２と、２つのｎチャネル型トランジスターＮＴ１１およびＮＴ１２によりインバーター回路が構成されている。入力信号線ＶＩＮが、ｐチャネル型トランジスターＰＴ１１のゲート端子と、ｎチャネルト型ランジスタＮＴ１１のゲート端子にそれぞれ接続される。ｐチャネル型トランジスターＰＴ１２のゲート端子と、ｎチャネル型トランジスターＮＴ１２のゲート端子には、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ＶＭ１がそれぞれ印加されており、当該トランジスター間の接続ノードＮＣが出力信号線ＶＯＵＴに接続される。各トランジスターのゲート長Ｌは１０〔μｍ〕、ゲート幅Ｗは２０〔μｍ〕、接地電位ＶＳＳは０〔Ｖ〕、電源電位ＶＤＤは２０〔Ｖ〕、中間電位ＶＭ１は１０〔Ｖ〕となっている。
【０００６】
（２）基本入出力特性
図２の回路の入出力特性の実測例は、図３（ａ）の様になる。同図より、入力信号線ＶＩＮにＬレベル（接地電位ＶＳＳ）の電位が印加されている状態では、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２のソース−ドレイン間に印加される電圧は、中間電位ＶＭ１で分圧されている。しかしながら、入力信号線ＶＩＮの印加電圧を増加させると、ｎチャネル型トランジスターＮＴ１１は、オフ状態からオン状態に移行し、同トランジスターとｎチャネル型トランジスターＮＴ１２との接続ノードＶＤＮ１の電位が降下する。同電位の降下に対して、出力信号線ＶＯＵＴの電位がやや遅れて減少するため、ｎチャネル型トランジスターＮＴ１２のソース−ドレイン間に印加される電圧は、一旦増加してから減少する。
一方、入力信号線ＶＯＵＴの印加電圧がＨレベル（電源電位ＶＤＤ）から減少する場合、ｐチャネル型トランジスターＰＴ１１はオフ状態からオン状態へ移行し、同トランジスターとｐチャネル型トランジスターＰＴ１２との接続ノードＶＤＰ１の電位が上昇する。同電位の上昇に対して、出力信号線ＶＯＵＴの電位がやや遅れて上昇するため、ｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧は、中間電位ＶＭ１のレベルより一旦増加してから減少する。
図３（ｂ）は、入力信号線ＶＩＮの印加電圧に対するｎチャネルトランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２およびＶＤＰ１２を示す。同図より、電圧ＶＤＮ１２は、最大で約１２〔Ｖ〕、またＶＤＰ１２は、最大で約１４〔Ｖ〕に達することが解る。
【０００７】
（３）負荷特性
図４（ａ）は、入力信号線ＶＩＮにＨレベルを入力して、出力信号線ＶＯＵＴにＶＳＳからＶＤＤまでの電圧を印加した時の、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２の接続ノードＶＤＮ１の変化と、信号線ＶＩＮにＬレベルを入力して、出力信号線ＶＯＵＴにＶＤＤからＶＳＳまでの電圧を印加した時の、ｐチャネル型トランジスターＰＴ１１およびＰＴ１２の接続ノードＶＤＰ１の変化を示す。同図より、出力信号線ＶＯＵＴに加わる負荷が増加しても、接続ノードＶＤＮ１およびＶＤＰ１はあまり変化せず、結果としてｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に加わる分圧が主に増加する。図４（ｂ）に、同図（ａ）の動作条件下でのｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２およびＶＤＰ１２の変化を示す。同図より、電圧ＶＤＮ１２は、最大で約１７〔Ｖ〕、また電圧ＶＤＰ１２は、最大で約１８〔Ｖ〕に達することが解る。
【０００８】
以上、高電圧駆動回路において特定のトランジスターに加わる過大な電圧ストレスの例について説明した。この電圧ストレスは、入出力信号が切り替わる際に発生する過渡的なものであるが、長時間回路を動作させる場合には無視出来なくなり、結果として当該トランジスターの性能劣化を引き起こし、回路全体の長期信頼性を低下させる。
【課題を解決するための手段】
【０００９】
本発明は、上記課題の少なくとも一つを解決するように、以下の適用例または形態として実現され得る。
【００１０】
〔適用例１〕本適用例に記載の半導体集積回路は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され、前記第３のｎチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードに接続されていることを特徴とする。
【００１１】
かかる構成によれば、第１ノードの電圧が、第２ノードにゲート端子が接続された第１のｎチャネル型トランジスターと中間電位にゲート端子が接続された第２のｎチャネル型トランジスターと第１電位にゲート端子が固定された第３のｎチャネル型トランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。
【００１２】
〔適用例２〕本適用例に記載の半導体集積回路は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスターおよび第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする。
【００１３】
かかる構成によれば、第１ノードの電圧が、第２ノードにゲート端子が接続された第１のｐチャネル型トランジスターと中間電位にゲート端子が接続された第２のｐチャネル型トランジスターと第３のｐチャネル型トランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。
【００１４】
〔適用例３〕上記適用例に記載の半導体集積回路において、前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスター、第２のｐチャネル型トランジスター、および第３のｐチャネル型トランジスターと、第３ノードと、前記第３ノードと前記第１電位ノードとの間に直列に接続された第４のｐチャネル型トランジスター、第５のｐチャネル型トランジスターおよび第６のｐチャネル型トランジスターと、を有し、前記第１のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第３ノードに接続され、前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され、前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続され、前記第４のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第５のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１ノードに接続され、前記第５のｐチャネル型トランジスターの他端は、前記第６のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１中間電位ノードに接続され、前記第６のｐチャネル型トランジスターの他端は、前記第３ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする。
【００１５】
かかる構成によれば、第１のｐチャネル型トランジスターのソースとドレイン間と第２のｐチャネル型トランジスターのソースとドレイン間に印加される電位が等分割され、また第３のｐチャネル型トランジスターのソースとドレイン間と第４のｐチャネル型トランジスターのソースとドレイン間に印加される電位も等分割され、それぞれのトランジスターのソースとドレイン間に印加される最大電圧を低減できる。
【００１６】
〔適用例４〕上記適用例に記載の半導体集積回路において、前記第１のｐチャネル型トランジスター、前記第２のｐチャネル型トランジスター、前記第３のｐチャネル型トランジスター、前記第１のｎチャネル型トランジスター、前記第２のｎチャネル型トランジスター、および前記第３のｎチャネル型トランジスターは、薄膜トランジスターであることを特徴とする。
【００１７】
かかる構成によれば、半導体集積回路を容易かつ安価に製造することができる。
【００１８】
〔適用例５〕上記適用例に記載の半導体集積回路において、前記第１のｐチャネル型トランジスター、前記第２のｐチャネル型トランジスター、前記第３のｐチャネル型トランジスター、前記第１のｎチャネル型トランジスター、前記第２のｎチャネル型トランジスター、および前記第３のｎチャネル型トランジスターの半導体層は、ポリシリコンで形成されていることを特徴とする。
【００１９】
かかる構成によれば、公知の膜形成方法や装置を用いて、容易に半導体集積回路を製造することができる。
【００２０】
〔適用例６〕本適用例に記載の半導体集積回路の駆動方法は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、前記第３のｎチャネル型トランジスターの他端は前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、前記第３のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードの電位を印加し、さらに前記第２のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加することを特徴とする。
【００２１】
かかる駆動方法によれば、第１のｎチャネル型トランジスターのゲート端子に低レベル、或いは高レベルの信号を入力し、第１ノードの信号を高レベル、或いは低レベルに変化させる際に、第１ノードに接続される負荷の大きさに関わらず、第１のｎチャネル型トランジスターと第２のｎチャネル型トランジスターと第３のｎチャネルトランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。
【００２２】
〔適用例７〕本適用例に記載の半導体集積回路の駆動方法は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスター、第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｐチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、前記第３のｐチャネル型トランジスターのゲート端子に、前記第２電位ノードの電位を印加し、さらに前記第２のｐチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加することを特徴とする。
【００２３】
かかる駆動方法によれば、前記第１のｐチャネル型トランジスターのゲート端子に高レベル、或いは低レベルの信号を入力し、第１ノードの信号を低レベル、或いは高レベルに変化させる際に、第１ノードに接続される負荷の大きさに関わらず、第１のｐチャネル型トランジスターと第２のｐチャネル型トランジスターと第３のｐチャネル型トランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。
【００２４】
〔適用例８〕本適用例に記載の電子機器の駆動方法は、上記適用例に記載の半導体集積回路の駆動方法を有することを特徴とする。
【００２５】
かかる構成によれば、良好な電子機器の駆動を行うことができる。
【００２６】
〔適用例９〕本適用例に記載の表示装置は、上記適用例に記載の半導体集積回路を有することを特徴とする。
【００２７】
かかる構成によれば、表示装置を容易かつ安価に製造することができる。
【００２８】
〔適用例１０〕上記適用例に記載の表示装置を有することを特徴とする電子機器。
【図面の簡単な説明】
【００２９】
【図１】従来技術の実施例を示す図である。
【図２】従来例の回路構成を示す回路図である。
【図３】従来例の入出力特性を示す図である。
【図４】従来例の出力負荷特性を示す図である。
【図５】実施の形態１のインバーター回路（半導体集積回路）を示す回路図である。
【図６】実施の形態１のインバーター回路の入出力特性を示す図である。
【図７】実施の形態１のインバーター回路の出力負荷特性を示す図である。
【図８】実施の形態２のレベルシフター回路（半導体集積回路）を示す回路図である。
【図９】実施の形態２のレベルシフター回路の動作を示す図である。
【図１０】半導体集積回路を備えた表示装置の例を示す概略図である。
【図１１】表示装置を備えた電子機器の例を示す概略斜視図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００３１】
＜実施の形態１＞
本実施の形態は、インバーター回路への適用例を示すものである。まず始めに回路構成について説明した後、基本入出力特性と負荷特性について説明する。
【００３２】
（１）回路構成
図５は、本実施の形態のインバーター回路（半導体集積回路）を示す回路図であり、本実施の形態のインバーター回路は、複数の薄膜トランジスター（ＴＦＴ）により構成されている。以下、薄膜トランジスターを単に「トランジスター」と称するものとする。なお、本明細書においては、信号線、ノードとこれらの電位を同じ符号で示すものとする。
【００３３】
通常のインバーター回路は、電源電位ＶＤＤと接地電位ＶＳＳとの間に順次接続されたｐチャネル型トランジスターＰＴ１１と、ｎチャネル型トランジスターＮＴ１１とを有し、これらのトランジスターのゲート端子は、入力信号線ＶＩＮと接続され、ｐチャネル型トランジスターＰＴ１１とｎチャネル型トランジスターＮＴ１１との接続ノードＮＣが出力信号線ＶＯＵＴと接続される。以下、これらのトランジスターＰＴ１１およびＮＴ１１を、「駆動トランジスター」と言うことがある。
【００３４】
しかしながら、本実施の形態においては、電源電位ＶＤＤに接続されたｐチャネル型トランジスターＰＴ１１と、接続ノードＮＣとの間に、直列に接続（カスケード（cascade)接続）された、２つのｐチャネル型トランジスターＰＴ１２およびＰＴ１３を有する。このうち、ｐチャネル型トランジスターＰＴ１３のゲート端子は、接地電位ＶＳＳに接続されている。
【００３５】
一方、ｐチャネル型トランジスターＰＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ＶＭ１に接続されている。この中間電位ＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。即ち、各電位の関係は、下記関係式（１）となる。
電源電位ＶＤＤ＞中間電位ＶＭ１＞接地電位ＶＳＳ…（１）
上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、中間電位ＶＭ１と接地電位ＶＳＳとの間の電位差を電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の１／２とすることが好ましい。これにより、ｐチャネル型トランジスターＰＴ１１およびＰＴ１２のソース−ドレイン間に印加される電位を略等分割でき、耐圧特性を向上することができる。
【００３６】
また、本実施の形態においては、接地電位ＶＳＳに接続されたｎチャネル型トランジスターＮＴ１１と、接続ノードＮＣとの間に直列に接続された、２つのｎチャネル型トランジスターＮＴ１２およびＮＴ１３を有する。
このうち、ｎチャネル型トランジスターＮＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ＶＭ１に接続されている。この中間電位ＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００３７】
一方、ｎチャネル型トランジスターＮＴ１３のゲート端子は、電源電位ＶＤＤに接続されている。即ち、各電位の関係は、上記関係式（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、中間電位ＶＭ１と接地電位ＶＳＳとの間の電位差を電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の１／２とすることが好ましい。これにより、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２のソース−ドレイン間に印加される電位を略等分割できる。なお、上記ｐチャネル型トランジスターＰＴ１２に印加される中間電位と、上記ｎチャネル型トランジスターＮＴ１２に印加される中間電位とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。以下、これらのｐチャネル型トランジスターＰＴ１２およびｎチャネル型トランジスターＮＴ１２を「分圧トランジスター」、ｐチャネル型トランジスターＰＴ１３およびｎチャネル型トランジスターＮＴ１３を「補助分圧トランジスター」と言うことがある。
【００３８】
（２）基本入出力特性
図６（ａ）に、図５のインバーター回路の入出力特性の実測例を示す。各トランジスターのゲート長Ｌは１０〔μｍ〕、ゲート幅Ｗは２０〔μｍ〕、接地電位ＶＳＳは０〔Ｖ〕、電源電位ＶＤＤは２０〔Ｖ〕、中間電位ＶＭ１は１０〔Ｖ〕となっている。
同図において、入力信号線ＶＩＮにＬレベル（低電位レベル、即ち接地電位ＶＳＳ＝０〔Ｖ〕）の電位が印加されると、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３がオン状態（導通状態）となり、出力信号線ＶＯＵＴからＨレベル（高電位レベル、即ち電源電位ＶＤＤ＝２０〔Ｖ〕）の信号が出力される。この時、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３の接続ノードＶＤＰ１およびＶＤＰ２は、ほぼ電源電位ＶＤＤとなる。
【００３９】
一方、ｎチャネル型トランジスターＮＴ１１はオフ状態となり、同トランジスターＮＴ１１とｎチャネル型トランジスターＮＴ１２との接続ノードＶＤＮ１の電位がほぼ中間電位ＶＭ１まで上昇すると、ｎチャネル型トランジスターＮＴ１２がオフ状態となる。その結果、ｎチャネル型トランジスターＮＴ１２とｎチャネル型トランジスターＮＴ１３との接続ノードＶＤＮ２の電位がほぼ電源電位ＶＤＤまで上昇し、ｎチャネル型トランジスターＮＴ１３はオフ状態となる。
したがって、各ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ３のソース−ドレイン間に印加される電圧を分圧でき、インバーター回路の耐圧を向上させることができる。
【００４０】
逆に、入力信号線ＶＩＮにＨレベルの電位が印加されると、ｎチャネル型トランジスターＮＴ１１がオン状態となり、ｎチャネル型トランジスターＮＴ１２、ＮＴ１３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この時、ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ１３の接続ノードＶＤＮ１およびＶＤＮ２は、ほぼ接地電位ＶＳＳとなる。
【００４１】
一方、ｐチャネル型トランジスターＰＴ１１はオフ状態となり、同トランジスターとｐチャネル型トランジスターＰＴ１２との接続ノードＶＤＰ１の電位がほぼ中間電位ＶＭ１まで降下すると、ｎチャネル型トランジスターＮＴ１２がオフ状態となる。その結果、ｎチャネル型トランジスターＮＴ１２とｎチャネル型トランジスターＮＴ１３との接続ノードＶＤＮ２の電位がほぼ電源電位ＶＤＤまで降下し、ｎチャネル型トランジスターＮＴ１３はオフ状態となる。
したがって、各ｐチャネル型トランジスターＰＴ１、ＰＴ２およびＰＴ３のソース−ドレイン間に印加される電圧を分圧でき、インバーター回路の耐圧を向上させることができる。
【００４２】
入力信号線ＶＩＮの印加電圧Ｌレベルより増加させると、ｎチャネル型トランジスターＮＴ１１はオン状態に移行し、同トランジスターとｎチャネル型トランジスターＮＴ１２との接続ノードＶＤＮ１の電位が降下する。同電位の降下に対して、出力信号線ＶＯＵＴの電位がやや遅れて降下するため、ｎチャネル型トランジスターＮＴ１２およびＮＴ１３のソース−ドレイン間に印加される電圧が増加するが、ｎチャネル型トランジスターＮＴ１３の分圧がｎチャネル型トランジスターＮＴ１２の分圧がほぼ一定となるよう増加する。
【００４３】
一方、入力信号線ＶＩＮの印加電圧をＨレベル減少させると、ｐチャネル型トランジスターＰＴ１１はオン状態に移行し、同トランジスターとｐチャネル型トランジスターＰＴ１２との接続ノードＶＤＰ１の電位が上昇する。同電位の上昇に対して、出力信号線ＶＯＵＴの電位がやや遅れて上昇するため、ｐチャネル型トランジスターＰＴ１２およびＰＴ１３のソース−ドレイン間に印加される電圧が増加するが、ｐチャネル型トランジスターＰＴ１３の分圧がｐチャネル型トランジスターＰＴ１２の分圧がほぼ一定となるよう増加する。
【００４４】
図６（ｂ）は、入力信号線ＶＩＮの印加電圧に対するｎチャネル型トランジスターＮＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２＝接続ノードＶＤＮ２−接続ノードＶＤＮ１を示す。同図より、電圧ＶＤＮ１２は補助分圧トランジスターＮＴ１３による分圧効果により、中間電位ＶＭ１を超えない範囲で変化していることが解る。また、ｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＰ１２＝接続ノードＶＤＰ１−接続ノードＶＤＰ２を同図に示した。電圧ＶＤＰ１２も電圧ＶＤＮ１２と同様にして、補助分圧トランジスターＰＴ１３の分圧効果により、中間電圧ＶＭ１を超えない範囲で変化していることが解る。
【００４５】
（３）負荷特性
次に、出力信号線ＶＯＵＴに負荷が加わった場合について考える。図７（ａ）は、入力信号線ＶＩＮにＨレベルを入力して、出力信号線ＶＯＵＴに接地電位ＶＳＳから電源電位ＶＤＤまでの電圧を印加した時の、ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ１３の接続ノードＶＤＮ１およびＶＤＮ２の変化と、入力信号線ＶＩＮにＬレベルを入力して、出力信号線ＶＯＵＴに電源電位ＶＤＤから接地電位ＶＳＳまでの電圧を印加した時の、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３の接続ノードＶＤＰ１およびＶＤＰ２の変化を示す。同図より、出力信号線ＶＯＵＴに負荷が加わった場合、ｎチャネル型トランジスターＮＴ１３およびｐチャネル型トランジスターＰＴ１３の分圧がｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２の分圧が過大にならない様に増加する。図７（ｂ）に、同図（ａ）の動作条件下でのｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２およびＶＤＰ１２の変化を示す。同図より、電圧ＶＤＮ１２およびＶＤＰ１２は、分圧トランジスターであるｎチャネル型トランジスターＮＴ１３およびｐチャネル型トランジスターＰＴ１３の分圧効果により、中間電圧ＶＭ１を超えない範囲で変化していることが解る。以上の結果より、駆動トランジスター（ＰＴ１１およびＮＴ１１）、分圧トランジスター（ＰＴ１２およびＮＴ１２）および補助分圧トランジスター（ＰＴ１３およびＮＴ１３）をカスケード接続してインバーター回路を形成することにより、入力信号線ＶＩＮの電圧がＬレベルおよびＨレベルの状態のみならず、これらの電圧レベルの中間の電圧が入力された場合、更には出力信号線ＶＯＵＴに負荷が加わった場合においても、構成する各トランジスターに過大な電圧が印加されること無く回路動作が可能となる。
【００４６】
なお、上記図５においては、駆動トランジスターと補助分圧トランジスターの間に設ける分圧トランジスターの数が１個の場合について説明したが、このトランジスター数は、２個以上の複数とし、各々のゲートに対応した中間電位を接続しても良い。トランジスター数を多くすることで多段階の分圧が可能となり、回路全体の耐圧を向上させたり、または個々のトランジスターに求められる耐圧を低く設計したりすることができる。
【００４７】
＜実施の形態２＞
実施の形態１においては、インバーター回路に分圧用トランジスターを適用したが、本実施の形態においては、レベルシフター回路への適用例について説明する。まず始めに回路構成について説明した後、回路動作について説明する。
【００４８】
（１）回路構成
図８は、本実施の形態のレベルシフター回路（半導体集積回路）を示す回路図である。
通常のレベルシフター回路は、第２電源電位ＶＤＤ２と接地電位ＶＳＳとの間に並列に接続されたｐチャネル型トランジスターおよびｎチャネル型トランジスターの対、即ちｐチャネル型トランジスターＰＴ１１およびｎチャネル型トランジスターＮＴ１１とｐチャネル型トランジスターＰＴ２１およびｎチャネル型トランジスターＮＴ２１との対を有し、これらの接続ノードＮＣ１およびＮＣ２が、ｐチャネル型トランジスターＰＴ２１およびＰＴ１１に交差接続される。このｎチャネル型トランジスターＮＴ１１およびＮＴ２１のゲート端子は、相補の信号が入力される入力信号線ＶＩＮ＋およびＶＩＮ−にそれぞれ接続される。また、上記接続ノードＮＣ２が出力信号線ＶＯＵＴに接続される。
【００４９】
しかしながら、本実施の形態においては、第２電源電位ＶＤＤ２に接続されたｐチャネル型トランジスターＰＴ１１と、接続ノードＮＣ１との間に直列に接続された、２つのｐチャネル型トランジスターＰＴ１２およびＰＴ１３を有する。
また、第２電源電位ＶＤＤ２に接続されたｐチャネル型トランジスターＰＴ２１と、接続ノードＮＣ２との間にカスケード接続された、２つのｐチャネル型トランジスターＰＴ２２、ＰＴ２３を有する。
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスターＮＴ１１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスターＮＴ１２、ＮＴ１３を有する。
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスターＮＴ２１と、接続ノードＮＣ２との間にカスケード接続された、２つのｎチャネル型トランジスターＮＴ２２、ＮＴ２３を有する。
このうち、ｐチャネル型トランジスターＰＴ１３およびＰＴ２３のゲート端子は、接地電位ＶＳＳに接続されている。
また、ｐチャネル型トランジスターＰＴ１２およびＰＴ２２のゲート端子は、第２電源電位ＶＤＤ２と接地電位ＶＳＳとの間に位置する中間電位ＶＭ１に接続されている。この中間電位ＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
また、ｎチャネル型トランジスターＮＴ１２およびＮＴ２２のゲート端子は、第２電源電位ＶＤＤ２と接地電位ＶＳＳとの間に位置する上記中間電位ＶＭ１に接続されている。
また、ｎチャネル型トランジスターＮＴ１３およびＮＴ２３のゲート端子は、第２電源電位ＶＤＤ２に接続されている。
【００５０】
即ち、各電位の関係は、下記関係式（２）となる。
第２電源電位ＶＤＤ２＞中間電位ＶＭ１＞接地電位ＶＳＳ…（２）
上記関係式（２）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることが望ましい。これにより、ｐチャネル型トランジスターＰＴ１１およびＰＴ１２、ｐチャネル型トランジスターＰＴ２１およびＰＴ２２、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２、ｎチャネル型トランジスターＮＴ２１およびＮＴ２２のソース−ドレイン間に印加される電位を略等分割できる。なお、上記ｐチャネル型トランジスターＰＴ１２、ＰＴ２２に印加される中間電位ＶＭ１と、上記ｎチャネル型トランジスターＮＴ１２、ＮＴ２２に印加される中間電位ＶＭ１とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。
なお、ｐチャネル型トランジスターＰＴ１１およびＰＴ２１とｎチャネル型トランジスターＮＴ１１およびＮＴ２１とを「駆動トランジスター」、ｐチャネル型トランジスターＰＴ１２ＰＴ２２とｎチャネル型トランジスターＮＴ１２およびＮＴ２２とを「分圧トランジスター」、ｐチャネル型トランジスターＰＴ１３およびＰＴ２３とｎチャネル型トランジスターＮＴ１３およびＮＴ２３とを「補助分圧トランジスター」と呼ぶことがある。
【００５１】
（２）回路動作
以下に、図９を用いて上記レベルシフター回路の回路動作について説明する。
【００５２】
（２−ａ）第１動作
図９（ａ）に示すように、入力信号線ＶＩＮ＋にＨレベル、入力信号線ＶＩＮ−にＬレベルの電位が印加されると、ｎチャネル型トランジスターＮＴ１１がオン状態となり、ｎチャネル型トランジスターＮＴ１２およびＮＴ１３を介して、接続ノードＮＣ１はＬレベルとなる。この際、接続ノードＮＣ１はＬレベルであるため、ｐチャネル型トランジスターＰＴ２１がオン状態となり、ｐチャネル型トランジスターＰＴ２２およびＰＴ２３を介して、出力信号線ＶＯＵＴから第２電源電位ＶＤＤ２レベルの信号が出力される。ここでは、ＶＩＮ＋には、Ｈレベル（電源電位ＶＤＤレベル）の５Ｖ程度が印加され、第２電源電位ＶＤＤ２は、例えば１５Ｖである。
【００５３】
（２−ｂ）第２動作
一方、逆に、図９（ｂ）に示すように、入力信号線ＶＩＮ＋にＬレベル、入力信号線ＶＩＮ−にＨレベルの電位が印加されると、ｎチャネル型トランジスターＮＴ２１がオン状態となり、ｎチャネル型トランジスターＮＴ２２およびＮＴ２３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、接続ノードＮＣ２（出力信号線ＶＯＵＴ）はＬレベルであるため、ｐチャネル型トランジスターＰＴ１１がオン状態となり、ｐチャネル型トランジスターＰＴ１２およびＰＴ１３を介して、接続ノードＮＣ１は第２電源電位ＶＤＤ２レベルとなる。
上記動作により、入力信号線ＶＩＮ＋〜入力信号線ＶＩＮ−の電位５Ｖ〜０Ｖの電位を、出力信号線ＶＯＵＴの１５Ｖ〜０Ｖの電位にレベルシフトさせることができる。
【００５４】
（２−ｃ）耐圧向上効果
上記第１動作においては、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３の両端には、第２電源電位ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスターＰＴ１２およびＰＴ１３のゲート端子にはそれぞれ中間電位ＶＭ１、接地電位ＶＳＳが印加されているため、ｐチャネル型トランジスターＰＴ１１〜ＰＴ１３の接続ノードＶＤＰ１１２およびＶＤＰ１２３は、それぞれ中間電位ＶＭ１および接地電位ＶＳＳとなる。また、ｎチャネル型トランジスターＮＴ２１、ＮＴ２２およびＮＴ２３の両端にも、第２電源電位ＶＤＤ２＝１５の電位が印加されることとなるが、ｎチャネル型トランジスターＮＴ２２およびＮＴ２３のゲート端子には、それぞれ中間電位ＶＭ１、第２電源電位ＶＤＤ２が印加されているため、ｎチャネル型トランジスターＮＴ２１〜ＮＴ２３の接続ノードＶＤＮ２１２およびＶＤＮ２２３は、それぞれ印加された中間電位ＶＭ１および第２電源電位ＶＤＤ２となる。
【００５５】
したがって、各トランジスターＰＴ１１〜ＰＴ１３、ＮＴ２１〜ＮＴ２３に印加される電圧を分圧でき、レベルシフター回路の耐圧を向上させることができる。
また、第２動作においても、ｐチャネル型トランジスターＰＴ２１、ＰＴ２２およびＰＴ２３の両端には、第２電源電位ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスターＰＴ２２およびＰＴ２３にはそれぞれ中間電位ＶＭ１、接地電位ＶＳＳが印加されているため、ｐチャネル型トランジスターＰＴ２１〜ＰＴ２３の接続ノードＶＤＰ２１２およびＶＤＰ２２３は、それぞれ印加された中間電位ＶＭ１および接地電位ＶＳＳとなる。また、ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ１３の両端にも、第２電源電位ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｎチャネル型トランジスターＮＴ１２およびＮＴ１３にはそれぞれ中間電位ＶＭ１、第２電源電位ＶＤＤ２が印加されているため、ｎチャネル型トランジスターＮＴ１１〜ＮＴ１３の接続ノードＶＤＮ１１２およびＶＤＮ１２３は、それぞれ印加された中間電位ＶＭ１および第２電源電位ＶＤＤ２となる。
【００５６】
したがって、各トランジスターＰＴ２１〜ＰＴ２３、ＮＴ１１〜ＮＴ１３に印加される電圧を分圧でき、レベルシフター回路の耐圧を向上させることができる。
また、実施の形態１と同様に、入力信号線ＶＩＮ＋およびＶＩＮ−に中間の電位が入力されている場合や、出力信号線ＶＯＵＴに負荷が加わった場合も、補助分圧トランジスター（ｐチャネル型トランジスターＰＴ１３およびＰＴ２３、ｎチャネル型トランジスターＮＴ１３およびＮＴ２３）の分圧効果により、個々のトランジスターに過大な電圧が加わらない様、回路動作する。
なお、上記図８においては、駆動トランジスターと補助分圧トランジスターの間に設ける分圧トランジスターの数が１個の場合について説明したが、このトランジスター数は、２個以上の複数とし、各々のゲートに対応した中間電位を接続しても良い。トランジスター数を多くすることで多段階の分圧が可能となり、回路全体の耐圧を向上させたり、または個々のトランジスターに求められる耐圧を低く設計したりすることができる。
【００５７】
本実施の形態１および２は、低温ポリシリコンＴＦＴを用いた高電圧駆動回路として好適である。低温ポリシリコンＴＦＴのゲート絶縁膜は、例えば膜厚が約１００〔ｎｍ〕の場合、５０〔Ｖ〕程度の耐圧限界を有する。一方、ドレイン耐圧向上のためには一般にＬＤＤ構造が用いられるが、低温ポリシリコンを半導体層に有する薄膜トランジスターにおいては、電界緩和効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。
即ち、電界緩和効果は、ＬＤＤ構造部の不純物濃度を低く設定する程、大きくなるが、その下限は、半導体層の残留欠陥密度の数倍程度である。特に、半導体層が低温ポリシリコンで形成された場合、残留欠陥密度が１０17〔／ｃｍ2〕程度と大きく、ＬＤＤ構造部の不純物濃度を低く設定できないため、ＬＤＤ構造による電界緩和効果にも限界がある。
【００５８】
以上の耐圧特性を持った低温ポリシリコンＴＦＴを、実施の形態１および２に適用すれば、素子本来のドレイン耐圧の低さを回路構成で補うことが可能となり、良好な耐圧特性を有する駆動回路を構成することができる。また、薄膜トランジスター構造を適用した場合、ソース−ドレインに高い電位が印加される分圧トランジスターおよび補助分圧トランジスターに、バルクトランジスターの様に基板−ソースおよびドレイン間の耐圧および基板バイアス効果が発生しないので、本実施の形態の回路構成および回路動作上最も好ましい。
また、本実施の形態１および２を含めて、ｐチャネル型トランジスター側、またはｎチャネル型トランジスター側のいずれか一方のみに、駆動トランジスター、分圧トランジスターおよび補助分割トランジスターで構成される本発明を適用しても良い。
【００５９】
＜応用の形態＞
上記実施の形態の半導体集積回路の適用箇所に制限はないが、例えば、以下に示す表示装置の周辺回路に用いて好適である。
【００６０】
図１０（ａ）は、表示装置の構成を示すブロック図である。当該表示装置１００は、表示部１０および周辺回路部１１を有する。この周辺回路部１１には、例えば、走査ドライバー１３、データドライバー１４やこれらを制御する制御回路１２などが設けられる。
制御回路１２、走査ドライバー１３及びデータドライバー１４は、例えば、表示部１０の各画素を構成するトランジスターと同様ＴＦＴで構成されている。なお、これらの周辺回路のうちの一部を独立した電子部品、例えば、ＩＣ（integrated circuit）チップで構成してもよい。
これらの周辺回路においては、上記実施の形態で詳細に説明した、インバーター回路やレベルシフター回路などが用いられる。例として、図１０（ｂ）に走査ドライバー１３の回路ブロック構成を示す。同走査ドライバー１３は、走査線データを格納するシフトレジスター１５と、走査線データに従って表示部１０の画素回路の走査線を駆動するためのレベルシフター１６および出力バッファー１７より構成される。シフトレジスター１５には低電圧で駆動する回路が適用される。レベルシフター１６には、本実施の形態２の回路が適用され、出力バッファー１７には、本実施の形態１の回路がそれぞれ適用される。これにより、走査ドライバー１３は、表示部１０の画素回路を高電圧で駆動することができ、かつ長期的な信頼性も損なわれない。データドライバー１４についても、操作ドライバー１３と同様な回路ブロックより構成される。
【００６１】
なお、表示装置に特に限定はないが、例えば、有機ＥＬ装置、液晶装置、電気泳動装置などに上記実施の形態の半導体集積回路を組み込むことができる。
図１１はテレビジョンへの適用例を示す。テレビジョン５５０は、上記表示装置１００を備えている。
なお、電子機器は、これらに限定されず、例えば表示機能を有する各種の電子機器に適用可能である。
上記電子機器によれば、機器の高耐圧化を図ることができ、また、高電圧駆動が可能となる。
なお、以上説明した実施形態は、上述した実施の形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【００６２】
以上、駆動トランジスターと分圧トランジスターをカスケード接続して構成される従来型の高電圧駆動回路に対し、補助分圧トランジスターを付加したことにより、入出力信号が切り替わる過渡的な状況下において、更には当該回路が高負荷状態下で動作する際に、特定のトランジスターに過大なストレスが加わることを回避できるため、長期信頼性の高い実用的な高耐圧駆動半導体集積回路を実現し、その適用範囲を拡大することができる。
【符号の説明】
【００６３】
１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバー、１４…データドライバー、１５…シフトレジスター、１６…レベルシフター、１７…出力バッファー、ＮＣ、ＮＣ１、ＮＣ２…接続ノード、ＮＴ１，ＮＴ２，ＮＴ１１，ＮＴ１２…ｎチャネル型トランジスター、ＰＴ１，ＰＴ２，ＰＴ１１、ＰＴ１２…ｐチャネル型トランジスター、ＶＤＤ…電源電位、ＶＤＤ２…第２電源電位、ＶＳＳ…接地電位、ＶＩＮ…入力信号線、ＶＯＵＴ…出力信号線、ＶＭ１…中間電位、ＶＤＰ１，ＶＤＰ２，ＶＤＮ１，ＶＤＮ２…接続ノード、ＶＤＮ１２，ＶＤＰ２…電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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