(57)【要約】【課題】高速処理への移行について適切化を図り、処理速度の向上を図ることが可能なＩＣテスタを提供する。【解決手段】ＩＣテスタ１は、ＴＳＣ１０から順次送信される番号データを記憶する番号データ記憶部２４ｂと、試験において１つ以上のＤＵＴがパスした場合、番号データ記憶部２４ｂに記憶される番号データの順に従って、設定データ記憶部２４ａに記憶した設定データを順次読み出し、読み出した設定データを順次解析する制御部２５と、制御部２５によって順次解析されて得られたハードウェア設定値を記憶する設定値記憶部２４ｃとを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
設定値の元となる複数の設定データと複数の設定データの実行順を示す複数の番号データとを予め対応付けて記憶し、順次送信される番号データに対応する設定データに基づいて制御レジスタに設定値を設定し、複数の被試験対象を試験するＩＣテスタであって、
順次送信される番号データを記憶する第１記憶部と、
試験において１つ以上の被試験対象がパスした場合、前記第１記憶部に記憶される番号データの順に従って、予め記憶した設定データを順次読み出し、読み出した設定データを順次解析する制御部と、
前記制御部によって順次解析されて得られた設定値を記憶する第２記憶部と、
を備えることを特徴とするＩＣテスタ。
【請求項２】
複数の制御レジスタ内の設定値に基づいて複数の被試験対象を試験するＩＣテスタであって、
前記制御レジスタ内の設定値の元となる複数の設定データと前記複数の設定データの実行順を示す複数の番号データとを有したテストシステムコントローラと、
試験前に、前記テストシステムコントローラから送信される複数の設定データと複数の番号データとを対応付けて記憶する設定データ記憶部と、
試験時において、前記テストシステムコントローラから順次送信される番号データを記憶する番号データ記憶部と、
前記テストシステムコントローラから順次送信される番号データに基づいて前記設定データ記憶部に記憶される設定データを順次読み出し、順次読み出した設定データそれぞれを解析して前記複数の制御レジスタに設定値を設定していき、試験を実行させる第１制御部と、
前記第１制御部によって実行された試験において１つ以上の被試験対象がパスした場合、前記番号データ記憶部に記憶される番号データの順に従って、前記設定データ記憶部に記憶される設定データを順次読み出し、読み出した設定データを順次解析する第２制御部と、
前記第２制御部によって順次解析されて得られた設定値を記憶する設定値記憶部と、
を備えることを特徴とするＩＣテスタ。
【請求項３】
前記第１制御部によって実行された試験において１つ以上の被試験対象がパスしていない場合、前記第１制御部は、再度、前記テストシステムコントローラから順次送信される番号データに基づいて前記設定データ記憶部に記憶される設定データを順次読み出し、順次読み出した設定データそれぞれを解析して前記複数の制御レジスタに設定値を設定していき、試験を実行させる
ことを特徴とする請求項２に記載のＩＣテスタ。
【請求項４】
前記設定値記憶部に記憶される設定値のうち、前記番号データ記憶部に記憶される番号データに対応する設定値を順に保持するスレーブレジスタと、
前記スレーブレジスタに保持される設定値を前記制御レジスタに転送させる第３制御部と、
をさらに備えることを特徴とする請求項２又は請求項３のいずれかに記載のＩＣテスタ。
【請求項５】
前記第３制御部は、前記テストシステムコントローラから送信される番号データと、前記番号データ記憶部に記憶される番号データとが一致する場合に、前記スレーブレジスタに保持される設定値を前記制御レジスタに転送させる
ことを特徴とする請求項４に記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣテスタに関する。
【背景技術】
【０００２】
従来、被試験対象（以下ＤＵＴという）に試験パターンを与え、ＤＵＴからの出力を期待値パターンと比較し、ＤＵＴの良否を判定するＩＣテスタが知られている（特許文献１参照）。
【特許文献１】特開２００６−３２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、本件特許出願人は、特許文献１に記載のＩＣテスタの改良発明を研究しており、以下に示すＩＣテスタを開発した。図５は、特許文献１に記載のＩＣテスタの改良発明に係るＩＣテスタの構成図である。
【０００４】
図５に示すように、ＩＣテスタは、テストシステムコントローラ（以下ＴＳＣという）１０と、ピンエレクトロニクスカード（以下ＰＥカードという）２０とを備えており、ＴＳＣ１０からの信号に従ってＰＥカード２０がＤＵＴの試験を行うようになっている。特に、図５に示すＩＣテスタは、ＤＵＴ試験の高速処理が可能となっている。
【０００５】
具体的に説明すると、図５に示すＩＣテスタは、ＴＳＣ１０の記憶部１１の設定データ記憶部１１ａに記憶される設定データと番号データ記憶部１１ｂに記憶される番号データとを、前もってＰＥカード２０に送信する。そして、ＰＥカード２０は、送信された設定データと番号データとを対応付けて記憶部２４の設定データ記憶部２４ａに記憶させる。その後、ＩＣテスタは、ＤＵＴ試験を行う際に、データ取得処理を実行し、その後高速処理を行う。
【０００６】
まず、データ取得処理において、ＴＳＣ１０の制御部１２は、番号データαをＰＥカード２０に送信する。次に、ＰＥカード２０の制御部２５は、送信された番号データαに基づいて、設定データ記憶部２４に記憶される設定データを読み出す。そして、制御部２５は、読み出した設定データを解析し、ハードウェア設定値を生成すると共に、ＴＳＣ１０から送信された番号データαを番号データ記憶部２４ｂに記憶させる。次いで、制御部２５は、生成したハードウェア設定値を制御レジスタ２３に設定すると共に、設定値記憶部２４ｃに記憶する。また、この段階ではＤＵＴ試験が終了していないため、ＰＥカード２０は、再度ＴＳＣ１０から番号データの送信を待つこととなる。
【０００７】
そして、ＴＳＣ１０は、番号データβをＰＥカード２０に送信する。次いで、ＰＥカード２０は、上記したように、設定データ記憶部２４に記憶される設定データを読み出して解析し、ハードウェア設定値を生成すると共に、ＴＳＣ１０から送信された番号データβを番号データ記憶部２４ｂに記憶させる。その後、ＰＥカード２０は、ハードウェア設定値を制御レジスタ２３に設定すると共に、設定値記憶部２４ｃに記憶する。そして、上記処理を繰り返し、ＤＵＴがフェイルすることなく試験をパスしたとする。これにより、データ取得処理が終了する。
【０００８】
その後、高速処理が実行される。高速処理では、まず番号データ記憶部２４ｂに記憶される番号データαが読み出される。次いで、制御部２５は、番号データαに対応するハードウェア設定値を設定値記憶部２４ｃから読み出してスレーブレジスタ２２に設定する。
その後、ＴＳＣ１０から送信される番号データがαである場合、制御部２５は、スレーブレジスタ２２に設定したハードウェア設定値を制御レジスタ２３に転送する。一方、ＴＳＣ１０から送信される番号データがαでない場合、制御部２５は、その番号データに対応したハードウェア設定値を読み出し、スレーブレジスタ２２に設定後、制御レジスタ２３に転送する。
【０００９】
以上のように、高速処理では、番号データに基づく順序でスレーブレジスタ２２にハードウェア設定値を設定し、制御レジスタ２３に転送するだけでよく、解析処理が省略されている。よって、処理の高速化が図られていることとなる。
【００１０】
しかし、改良発明に係るＩＣテスタでは、以下の問題が発生してしまう。まず、改良発明に係るＩＣテスタでは、高速処理を行うために番号データとハードウェア設定値とを確定させる必要があり、データ取得処理において、これらの情報を確定させるためには、ＤＵＴが試験をパスする必要がある。すなわち、ＤＵＴがフェイルした場合には、試験が途中で中止されたり、他の試験が実施されたりしてしまうため、番号データとハードウェア設定値とがＰＥカード２０側に取得されなくなってしまう。このため、ＤＵＴがフェイルした場合には高速処理を実行することができなくなってしまう。
【００１１】
特に、近年ではマルチＤＵＴテストが行われるようになっており、１つのＰＥカード２０が同時に３２〜１２８のＤＵＴを試験する。このような場合、コントローラ２１においてハードウェア設定値と番号データとを確定するためには全てのＤＵＴがパスする必要がある。よって、全てのＤＵＴがパスするまで、高速処理を実行できなくなってしまう。また、１つでもＤＵＴがフェイルした場合、ＴＳＣ１０は、そのＰＥカード２０にてデータ取得処理が完了するまで待つこととなり、却って処理速度の低下を招いてしまう場合がある。
【００１２】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、高速処理への移行について適切化を図り、処理速度の向上を図ることが可能なＩＣテスタを提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明に係るＩＣテスタは、設定値の元となる複数の設定データと複数の設定データの実行順を示す複数の番号データとを予め対応付けて記憶し、順次送信される番号データに対応する設定データに基づいて制御レジスタに設定値を設定し、複数の被試験対象を試験するものであって、順次送信される番号データを記憶する第１記憶部と、試験において１つ以上の被試験対象がパスした場合、前記第１記憶部に記憶される番号データの順に従って、予め記憶した設定データを順次読み出し、読み出した設定データを順次解析する制御部と、前記制御部によって順次解析されて得られた設定値を記憶する第２記憶部と、を備えることを特徴とする。
【００１４】
また、本発明に係るＩＣテスタは、複数の制御レジスタ内の設定値に基づいて複数の被試験対象を試験するものであって、前記制御レジスタ内の設定値の元となる複数の設定データと前記複数の設定データの実行順を示す複数の番号データとを有したテストシステムコントローラと、試験前に、前記テストシステムコントローラから送信される複数の設定データと複数の番号データとを対応付けて記憶する設定データ記憶部と、試験時において、前記テストシステムコントローラから順次送信される番号データを記憶する番号データ記憶部と、前記テストシステムコントローラから順次送信される番号データに基づいて前記設定データ記憶部に記憶される設定データを順次読み出し、順次読み出した設定データそれぞれを解析して前記複数の制御レジスタに設定値を設定していき、試験を実行させる第１制御部と、前記第１制御部によって実行された試験において１つ以上の被試験対象が
パスした場合、前記番号データ記憶部に記憶される番号データの順に従って、前記設定データ記憶部に記憶される設定データを順次読み出し、読み出した設定データを順次解析する第２制御部と、前記第２制御部によって順次解析されて得られた設定値を記憶する設定値記憶部と、を備えることを特徴とする。
【００１５】
これらのＩＣテスタによれば、順次送信される番号データを記憶していき、試験において１つ以上の被試験対象がパスした場合、記憶した番号データの順に従って、予め記憶した設定データを順次読み出し、読み出した設定データを順次解析し、順次解析して得られた設定値を記憶する。このため、全被試験対象がパスするのを待つことなく、高速処理に移行可能な状態となり、高速処理への移行について適切化を図り、処理速度の向上を図ることができる。
【００１６】
また、前記第１制御部によって実行された試験において１つ以上の被試験対象がパスしていない場合、前記第１制御部は、再度、前記テストシステムコントローラから順次送信される番号データに基づいて前記設定データ記憶部に記憶される設定データを順次読み出し、順次読み出した設定データそれぞれを解析して前記複数の制御レジスタに設定値を設定していき、試験を実行させることが好ましい。
【００１７】
このＩＣテスタによれば、試験において１つ以上の被試験対象がパスしない場合、再度、送信される番号データの順に従って、予め記憶した設定データを順次読み出し、読み出した設定データを順次解析して制御レジスタに設定値を設定する。このように、試験において１つ以上の被試験対象がパスしない場合、すなわち全ての被試験対象がパスしない場合には、そもそも送信された番号データの順序が正しくなかったと判断して、やり直しを行うことができる。
【００１８】
また、前記設定値記憶部に記憶される設定値のうち、前記番号データ記憶部に記憶される番号データに対応する設定値を順に保持するスレーブレジスタと、前記スレーブレジスタに保持される設定値を前記制御レジスタに転送させる第３制御部と、をさらに備えることが好ましい。
【００１９】
また、前記第３制御部は、前記テストシステムコントローラから送信される番号データと、前記番号データ記憶部に記憶される番号データとが一致する場合に、前記スレーブレジスタに保持される設定値を前記制御レジスタに転送させることが好ましい。
【００２０】
このＩＣテスタによれば、スレーブレジスタから制御レジスタへの転送によって処理の高速化を図ることができる。
【発明の効果】
【００２１】
本発明によれば、高速処理への移行について適切化を図り、処理速度の向上を図ることが可能なＩＣテスタを提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施形態を図面に基づいて説明する。図１は、本発明の実施形態に係るＩＣテスタを示す構成図である。図１に示すように、ＩＣテスタ１は、複数の制御レジスタ２３内のハードウェア設定値に基づいて複数のＤＵＴを試験するものである。このＩＣテスタ１は、ＴＳＣ１０と、複数のＰＥカード２０とを備えている。
【００２３】
ＴＳＣ１０は、ＩＣテスタ１の全体を制御するものであって、記憶部１１と、制御部１２とを有している。記憶部１１は、図示しないハードディスクからのテストプログラムを記憶するものである。この記憶部１１は、設定データ記憶部１１ａと、番号データ記憶部
１１ｂとを備えている。設定データ記憶部１１ａは制御レジスタ２３に設定されるハードウェア設定値の元となる複数の設定データを記憶するものである。番号データ記憶部１１ｂは、複数の設定データの実行順を示す複数の番号データを記憶するものである。記憶部１２は、ＴＳＣ１０の全体を制御するものであり、ＰＥカード２０への情報送信等を制御することとなる。
【００２４】
ＰＥカード２０は、図示しないテストヘッドに設けられ、コントローラ２１と、スレーブレジスタ２２と、制御レジスタ２３とを備えている。コントローラ２１は、ＴＳＣ１０からの情報を処理したり、スレーブレジスタ２２や制御レジスタ２３にハードウェア設定値を設定したりするものである。このコントローラ２１は、記憶部２４と制御部２５とを有している。
【００２５】
記憶部２４は、設定データ記憶部２４ａと、番号データ記憶部（第１記憶部）２４ｂと、設定値記憶部（第２記憶部）２４ｃとを有している。設定データ記憶部２４ａは、ＤＵＴ試験に先立って、ＴＳＣ１０から送信される複数の設定データと複数の番号データとを対応付けて予め記憶しておくものである。
【００２６】
図２は、設定データ記憶部２４ａに記憶される複数の設定データと複数の番号データとを示す概念図である。図２に示すように、設定データは、ピン情報、設定項目及び設定値の情報を含み、これら情報は、番号データと対応付けられている。ピン情報は、試験対象となるピンを示している。設定項目は例えば電圧設定（Ｖ）であるか電流設定（Ｉ）であるかなどを示している。設定値は、設定項目に対する値等が示されている。
【００２７】
番号データ記憶部２４ｂは、データ取得処理においてＴＳＣ１０から順次送信される番号データを記憶するものである。設定値記憶部２４ｃは、データ取得処理において順次解析されて得られたハードウェア設定値を番号データと対応付けて記憶するものである。なお、ハードウェア設定値と図２に示した設定値とは、設定内容としては同じであるが、実際には異なるものである。
【００２８】
制御部２５は、ＰＥカード２０の全体を制御するものであり、第１〜第３制御部２５ａ〜２５ｃを有している。これら第１〜第３制御部２５ａ〜２５ｃは、後述するフローチャートに示す制御を実行する構成となっている。
【００２９】
スレーブレジスタ２２は、高速処理において制御レジスタ２３に転送するハードウェア設定値を保持するものである。制御レジスタ２３は、設定されたハードウェア設定値に基づいて、ドライバ、コンパレータ等の制御対象が設定を行うものである。
【００３０】
図３及び図４は、本実施形態に係るＩＣテスタ１の処理を示すフローチャートである。図３に示すように、ＩＣテスタ１が複数のＤＵＴを試験する場合、まず、ＴＳＣ１０は、設定データ記憶部１１ａに記憶される複数の設定データと番号データ記憶部１１ｂに記憶される複数の番号データとをＰＥカード２０に送信する（Ｓ１）。次に、ＰＥカード２０は、複数の設定データと複数の番号データとを対応付けて設定データ記憶部１１ａに記憶させる（Ｓ２）。
【００３１】
その後、ＴＳＣ１０は、ＰＥカード２０の番号データ記憶部２４ｂを初期化する初期化命令を出力する（Ｓ３）。これにより、ＰＥカード２０は、番号データ記憶部２４ｂを初期化する（Ｓ４）。次いで、ＴＳＣ１０は、番号データ及び実行命令を出力する（Ｓ５）。具体的にＴＳＣ１０は、「番号データ「Ｘ」に該当する設定データを解析しなさい」といった内容の実行命令を出力する。なお、Ｘには番号データの数値が代入されることとなる。
【００３２】
そして、ＰＥカード２０は、ＴＳＣ１０から送信された番号データを番号データ記憶部２４ｂに記憶させる（Ｓ６）。次いで、ＰＥカード２０の第１制御部２５ａは、ＴＳＣ１０から送信された番号データに対応する設定データを読み出して解析し、ハードウェア設定値を生成する（Ｓ７）。そして、第１制御部２５ａは、ハードウェア設定値を制御レジスタ２３に設定する（Ｓ８）。
【００３３】
その後、ＴＳＣ１０はテストプログラムが終了したか否かを判断する（Ｓ９）。テストプログラムが終了していないと判断した場合（Ｓ９：ＮＯ）、処理はステップＳ５に移行する。このようにステップＳ６〜Ｓ９では、ハードウェア設定値が制御レジスタ２３に設定されてＤＵＴの試験が実行されると共に、ＴＳＣ１０から送信される番号データが番号データ記憶部２４ｂに順次記憶されることとなる。
【００３４】
一方、テストプログラムが終了したと判断した場合（Ｓ９：ＹＥＳ）、ＴＳＣ１０は、１つ以上のＤＵＴがパスしたか否かを判断する（Ｓ１０）。１つ以上のＤＵＴがパスしたと判断された場合（Ｓ１０：ＹＥＳ）、すなわち現在の番号データの実行順で正しいと判断できる場合、ＴＳＣ１０は、ＰＥカード２０に番号データの確定命令を出力し（図４：Ｓ１１）、ＰＥカード２０は番号データ記憶部２４ｂに記憶される番号データを現在の順序で確定する（Ｓ１２）。そして、処理はステップＳ１３に移行する。
【００３５】
一方、１つ以上のＤＵＴがパスしていないと判断された場合（図３：Ｓ１０：ＮＯ）、すなわち現在の番号データの実行順で正しいと判断できない場合、処理はステップＳ３に移行し、第１制御部２５ａは、再度ステップＳ３〜Ｓ９の処理が実行されることとなる。このように、本実施形態に係るＩＣテスタ１は１つ以上のＤＵＴがパスしたか否かを判断している。そして、少なくとも１つのＤＵＴがパスした場合、番号データの実行順は正しいものである可能性が高いと言えるため、番号データ記憶部２４ｂに記憶された番号データを現在の順序で確定するようにしている。
【００３６】
ステップＳ１３においてＰＥカード２０の第２制御部２５ｂは、番号データ記憶部２４ｂに記憶された番号データの順に従って、設定データ記憶部２４ａから設定データを読み出して解析し、ハードウェア設定値を生成する（Ｓ１３）。そして、制御部２５は、ハードウェア設定値を設定値記憶部２４ｃに記憶させる（Ｓ１４）。
【００３７】
次に、ＰＥカード２０は、番号データ記憶部２４ｂに記憶された全番号データに基づいて、全設定データを解析したか否かを判断する（Ｓ１５）。全設定データを解析していないと判断した場合（Ｓ１５：ＮＯ）、処理はステップＳ１３に移行し、再度ハードウェア設定値が生成され、設定値記憶部２４ｃに記憶される。一方、全設定データを解析したと判断した場合（Ｓ１５：ＹＥＳ）、ＰＥカード２０及びＴＳＣ１０は高速処理に移行する（Ｓ１６，Ｓ１７）。
【００３８】
なお、高速処理では上記したように処理が実行される。すなわち、まず番号データ記憶部２４ｂに記憶される番号データαが読み出される。次いで、制御部２５は、番号データαに対応するハードウェア設定値を設定値記憶部２４ｃから読み出してスレーブレジスタ２２に設定する。その後、ＴＳＣ１０から送信される番号データがαである場合、第３制御部２５ｃは、スレーブレジスタ２２に設定したハードウェア設定値を制御レジスタ２３に転送する。一方、ＴＳＣ１０から送信される番号データがαでない場合、第３制御部２５ｃは、その番号データに対応したハードウェア設定値を読み出し、スレーブレジスタ２２に設定後、制御レジスタ２３に転送する。以後、高速処理終了まで上記処理が繰り返され、その後、図３及び図４に示す処理は終了する。
【００３９】
このようにして、本実施形態に係るＩＣテスタ１によれば、順次送信される番号データを記憶していき、試験において１つ以上のＤＵＴがパスした場合、記憶した番号データの順に従って、予め記憶した設定データを順次読み出し、読み出した設定データを順次解析し、順次解析して得られたハードウェア設定値を記憶する。このため、全被試験対象がパスするのを待つことなく、高速処理に移行可能な状態となり、高速処理への移行について適切化を図り、処理速度の向上を図ることができる。
【００４０】
また、試験において１つ以上のＤＵＴがパスしない場合、再度、送信される番号データの順に従って、予め記憶した設定データを順次読み出し、読み出した設定データを順次解析して制御レジスタ２３にハードウェア設定値を設定する。このように、試験において１つ以上のＤＵＴがパスしない場合、すなわち全てのＤＵＴがパスしない場合には、そもそも送信された番号データの順序が正しくなかったと判断して、やり直しを行うことができる。
【００４１】
また、スレーブレジスタ２２から制御レジスタ２３への転送によって処理の高速化を図ることができる。
【００４２】
以上、本発明に係るＩＣテスタ１を実施形態に基づいて説明したが、本発明は上記に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、変更を加えてもよい。例えば、本実施形態ではＰＥカード２０が複数である場合を例に説明したが、ＰＥカード２０は複数でなくともよく、単数であってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係るＩＣテスタを示す構成図である。
【図２】設定データ記憶部に記憶される複数の設定データと複数の番号データとを示す概念図である。
【図３】本実施形態に係るＩＣテスタの処理を示すフローチャートであり、前半部分を示している。
【図４】本実施形態に係るＩＣテスタの処理を示すフローチャートであり、後半部分を示している。
【図５】特許文献１に記載のＩＣテスタの改良発明に係るＩＣテスタの構成図である。
【符号の説明】
【００４４】
１  ＩＣテスタ
１１  記憶部
１１ａ  設定データ記憶部
１１ｂ  番号データ記憶部
１２  制御部
２０  ＰＥカード
２１  コントローラ
２２  スレーブレジスタ
２３  制御レジスタ
２４  記憶部
２４ａ  設定データ記憶部
２４ｂ  番号データ記憶部（第１記憶部）
２４ｃ  設定値記憶部（第２記憶部）
２５  制御部
２５ａ  第１制御部
２５ｂ  第２制御部
２５ｃ  第３制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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