(57)【要約】      （修正有）【課題】バースト先頭でオフセット電圧補正に要するプリアンブル信号を短縮させデータの伝送効率の向上を図るとともに、データ信号波形のデューティを改善しエラーレートの減少を図る。【解決手段】入力する正相信号と逆相信号の間の直流レベル差を補正するオフセット補正回路１０を含む振幅制限増幅回路であって、オフセット補正回路１０は、前記正相信号を入力する正相用ローパスフィルタ１４と、前記逆相信号を入力する逆相用ローパスフィルタ１３と、前記正相信号と前記逆相用ローパスフィルタ１３の出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタ１４の出力信号を加算する加算回路１７を備える。【選択図】図１
2010273058.tif 000002
【特許請求の範囲】
【請求項１】
入力する正相信号と逆相信号の間の直流レベル差を補正するオフセット補正回路を含む振幅制限増幅回路において、
前記オフセット補正回路は、高周波領域のゲインにピークを持たせるピーキング回路を備えることを特徴とする振幅制限増幅回路。
【請求項２】
請求項１に記載の振幅制限増幅回路において、
前記ピーキング回路のピーキング特性は、入力信号波形の立ち上り、立下り時間に相当する周波数成分付近にゲインのピークを持つことを特徴とする振幅制限増幅回路。
【請求項３】
請求項１又は２に記載の振幅制限増幅回路において、
オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、
該加算回路は、前記正相信号と前記逆相信号を入力する第１の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第２の差動回路と、前記第１および第２の差動回路の差動出力を加算する２個の負荷抵抗とからなり、前記第１の差動回路のトランジスタのエミッタ又はソースにデジェネレーション抵抗とピーキング用キャパシタを接続したことを特徴とする振幅制限増幅回路。
【請求項４】
請求項１又は２に記載の振幅制限増幅回路において、
オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、
該加算回路は、前記正相信号と前記逆相信号を入力する第１の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第２の差動回路と、前記第１および第２の差動回路の差動出力を加算する２個の負荷抵抗とからなり、該各負荷抵抗に直列に各々ピーキング用インダクタを接続したことを特徴とする振幅制限増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信システムの受信機等に使用されるオフセット補正回路を含む振幅制限増幅回路に関するものである。
【背景技術】
【０００２】
ＰＯＮ（Passive Optical Network)に代表されるような光通信システムのフロントエンド受信回路では、受信した光信号をフォトダイオードで電流信号に変換し、これをＴＩＡ（Trans-Impedance Amplifier)により電圧信号に変換した後、振幅制限増幅回路によって一定の振幅まで増幅する。ＴＩＡや振幅制限増幅回路では、高感度、高速動作等の面から差動回路が用いられるのが一般的であるが、ＴＩＡの初段では１個のフォトダイオードからの電流を電圧に変換するために単相増幅回路構成となっている。初段で得られた電圧信号は、次段で単相信号から差動信号に変換されるが、差動変換された後も、ＴＩＡ出力信号には正相、逆相間の直流レベル差(オフセット電圧)が残存しており、振幅制限増幅回路へは、この直流レベル差が存在した信号が入力される。
【０００３】
このように、振幅制限増幅回路への入力信号に正相と逆相間の直流レベル差が存在する場合、正相信号と逆相信号のクロスポイントが信号振幅の中心電位から外れるので、そのまま差動回路で増幅すると出力信号のデューティが非常に悪化する。増幅により直流レベル差が振幅制限電圧を超える場合には、振幅制限増幅回路の出力は最大、最小電圧に固定された直流信号しか出力されなくなってしまう。
【０００４】
これを避けるために、振幅制限増幅回路には信号の平均値電圧を検出して補正することで両相の平均値電圧を一致させるオフセット補正回路が備えられている。これは、ローパスフィルタにより入力信号または出力信号の正相信号と逆相信号の平均値電圧を検出し、これをフィードフォワードまたはフィードバックで反対の位相の入力信号に加算することで、直流レベル差をキャンセルしてオフセットを補正するものである。この動作により、振幅制限増幅回路には、正相信号と逆相信号のクロスポイントが信号振幅の中心電位に一致する信号が入力されるので、振幅制限増幅回路の出力にはデューティが１００％の信号が得られる。例として、フィードバックを用いてオフセット補正を行なう回路を非特許文献１に見ることができる。
【０００５】
ところが、オフセット補正回路に同符号連続を含む信号、すなわち、複数ビットにわたって同じ電圧が続く区間を含むデータ信号が入力されると、同符号区間ではローパスフィルタの出力電圧は入力信号の平均電圧から外れ、固定値となっている入力信号の電圧に向かってに徐々に変化する。このローパスフィルタの出力が反対位相の入力信号と加算されると、加算された正相信号、逆相信号の各々の直流レベルは徐々にずれていく。同符号連続が終了し信号変化が再開した時点では、ローパスフィルタの出力は平均値電圧から外れた電圧になっており、それと加算された正相信号と逆相信号の直流レベルは違った値になっている。この状態では、正相信号と逆相信号のクロスポイントが信号振幅の中心電位ではなくなっているので、同符号連続直後の振幅制限増幅回路の出力のデューティは１００％からずれた値になる。
【０００６】
そこで、入力が連続信号であれば、ローパスフィルタの時定数を同符号連続時間よりも充分長く設定すれば、同符号連続期間内でのローパスフィルタ出力の変化を小さく抑えることができるので、上述のデューティずれはほとんど起こらない。しかし、ＰＯＮシステムのように入力信号がバーストの場合には、バースト先頭での応答時間を考慮する必要があり、ローパスフィルタの時定数をある程度以上大きくすることが出来ない。
【０００７】
このようなシステムにおけるバーストパケットには、バースト信号の先頭にプリアンブルと呼ばれる、初期同期のための信号が付加されており、データ信号部分で良好なデューティの波形を得るためには、プリアンブル信号期間内にデューティ補正を行なわなければならない。
【０００８】
ローパスフィルタの時定数を大きくすると、同符号連続時の問題は軽減されるが、プリアンブル時にデューティが正常になるまでの時間がかかるようになり、長いプリアンブルが必要になってしまう。プリアンブル時間を長くすると、データを送る時間が相対的に短くなって伝送効率の低下を招く。
【０００９】
このように、バースト信号を受信する場合には、プリアンブル時の応答性と、同符号連続時の応答性にはトレードオフの関係があり、両者の応答性を考慮して最適なローパスフィルタ時定数を選ぶこととなる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】J.Savoj, B.Razavi: "High-Speed CMOS Circuits for Optical Receivers", KLUWER ACADEMIC PUBLISHERS, 1６ページ
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上述べたように、プリアンブル時の応答性を考慮して、ローパスフィルタの時定数を充分に大きく出来ない場合には、同符号連続直後のデューティが幾分悪くなることが避けられない。デューティが悪い信号は、本来の幅より細いパルスを含んでおり、高い周波数成分を持っているため、振幅制限増幅回路の帯域が充分に広く取れない場合にはビットエラーを生じる可能性がある。また、振幅制限増幅回路の後に接続されるＣＤＲ（Clock Data Recovery：クロックデータ再生回路）においても、フリップ・フロップでのタイミングエラーが生じ、エラーレートの増大につながる可能性がある。
【００１２】
以下に図を用いてこれを説明する。図４(a)に、フィードフォワード型の従来のオフセット補正回路１０Ａを振幅制限増幅回路本体２０の前段にもった従来の振幅制限増幅回路を示す。オフセット補正回路１０Ａでは、正相入力端子１１と逆相入力端子１２に入力された差動信号は、逆相用ローパスフィルタ１３と正相用ローパスフィルタ１４に各々入力され、そこで平均電圧が検出される。検出された平均電圧は出力ノード１５，１６から出力し、図４(b)に示す構成の加算回路１７Ｂによって各々反対位相の入力信号と加算される。これにより、差動入力信号の直流レベル差はキャンセルされ、後段の振幅制限増幅回路本体２０で振幅制限値まで増幅される。
【００１３】
加算回路１７Ｂは、トランジスタＱ１，Ｑ２および電流源Ｉ１からなる差動回路と、トランジスタＱ３，Ｑ４および電流源Ｉ２からなる差動回路と、共通の負荷抵抗Ｒ１，Ｒ２で構成される。そして、一方の負荷抵抗Ｒ１において正相入力端子１１に入力する正相信号Ｖ１１とローパスフィルタ１３から出力する逆相平均信号Ｖ１５が加算され、他方の負荷抵抗Ｒ２において逆相入力端子１２に入力する逆相信号Ｖ１２とローパスフィルタ１４から出力する正相平均信号Ｖ１６が加算される。
【００１４】
なお、図４では、フィードフォワード型のオフセット補正回路１０Ａの構成を例として説明したが、フィードバック等、他の構成であっても、連続的にオフセット補正を行う回路であれば下記で説明する現象は同様に生じる。
【００１５】
図５は、図４の回路に同符号連続を含み、立ち上り時間Ｔｒ、立下り時間Ｔｆの大きな、すなわち、立上り、立下りの鈍った波形のバースト信号が入力された時の応答を示す波形図である。正相入力端子１１、逆相入力端子１２に差動のバースト信号Ｖ１１，Ｖ１２が入力されると、逆相用ローパスフィルタ１３の出力信号Ｖ１５、正相用ローパスフィルタ１４からの出力信号Ｖ１６は、徐々に信号の平均値に近づく。加算回路１７Ｂで、それらローパスフィルタ１３，１４の出力信号Ｖ１５，Ｖ１６は、各々反対の位相の入力信号Ｖ１１，Ｖ１２と加算されるので、加算後の信号の直流レベル差は徐々にキャンセルされ、オフセット補正回路１０Ａの出力端子１８，１９での信号Ｖ１８，Ｖ１９は、直流レベルが一致する方向に電圧が変化し、正相信号と逆相信号のクロスポイントが徐々に振幅中心電圧に近づく。このため、振幅制限増幅回路本体２０の出力端子２１，２２の信号Ｖ２１，Ｖ２２のデューティは１００％に近づいていく。
【００１６】
しかし、同符号連続時には、ローパスフィルタ１３，１４の出力ノード１５，１６の信号Ｖ１５，Ｖ１６は、入力信号Ｖ１１，Ｖ１２の平均値から外れ、各々同符号電位の入力信号電圧値に近づく。したがって、同符号連続区間では、加算後の信号Ｖ１８，Ｖ１９の直流レベル差が徐々に大きくなっていき、同符号連続後に信号変化が再開した時点では、信号Ｖ１８，Ｖ１９間のレベルの重なりが少なくなっている。振幅制限増幅回路本体２０は差動回路構成なので、正相信号Ｖ１８と逆相信号Ｖ１９のクロスポイントで論理が反転する。
【００１７】
ここでの信号は立上り、立下りが鈍っているので、重なりが少ないビットでは、クロスポイントからクロスポイントまでの時間が短く、振幅制限増幅回路本体２０の出力信号Ｖ２１，Ｖ２２のパルス幅が細くなる。逆に、クロスポイント間が長い部分ではパルス幅が太くなる。その結果、振幅制限増幅回路本体２０の出力でのデューティ歪みとなって現れる。また、１ビットの信号幅が細くなると高周波成分を多く含むため、振幅制限増幅回路本体２０やクロックデータ再生回路等の後続の回路で充分に増幅できず振幅が小さくなったり、タイミングのずれによってフリップ・フロップでの同期間違いが生じたりし、ビットエラーを生じる。この現象は、入力信号の立ち上がり時間Ｔｒ、立下りの時間Ｔｆが大きいほど正相、逆相間重なりが少なくなるために顕著に現れ、エラーレートを増大させる要因の１つとなる。
【００１８】
本発明の目的は、バースト先頭でオフセット電圧補正に要するプリアンブル信号を短縮可能としてデータの伝送効率の向上を図るとともに、データ信号波形のデューティを改善可能としてエラーレートの減少を図った振幅制限増幅回路を提供することである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、請求項１にかかる発明は入力する正相信号と逆相信号の間の直流レベル差を補正するオフセット補正回路を含む振幅制限増幅回路において、前記オフセット補正回路は、高周波領域のゲインにピークを持たせるピーキング回路を備えることを特徴とする。
【００２０】
請求項２にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記ピーキング回路のピーキング特性は、入力信号波形の立ち上り、立下り時間に相当する周波数成分付近にゲインのピークを持つことを特徴とする。
【００２１】
請求項３にかかる発明は、請求項１又は２に記載の振幅制限増幅回路において、オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、該加算回路は、前記正相信号と前記逆相信号を入力する第１の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第２の差動回路と、前記第１および第２の差動回路の差動出力を加算する２個の負荷抵抗とからなり、前記第１の差動回路のトランジスタのエミッタ又はソースにデジェネレーション抵抗とピーキング用キャパシタを接続したことを特徴とする。
【００２２】
請求項４にかかる発明は、請求項１又は２に記載の振幅制限増幅回路において、オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、該加算回路は、前記正相信号と前記逆相信号を入力する第１の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第２の差動回路と、前記第１および第２の差動回路の差動出力を加算する２個の負荷抵抗とからなり、該各負荷抵抗に直列に各々ピーキング用インダクタを接続したことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、バーストデータ受信回路に適用することでプリアンブル時間の短縮と同符号連続耐性の向上を得ることができ、バーストデータ伝送において伝送効率の向上と、エラーレートの低減を図ることができる。より具体的には、入力する差動信号間の直流レベル差を検出して補正することでオフセット電圧を減少させ、さらに、デューティずれを検出して補正するバーストデータ受信回路に適用することで、バースト先頭での応答時間の短縮と、同符号連続後のデューティ補正時間の短縮を同時に実現できる。その結果として、バースト先頭でオフセット電圧補正に要するプリアンブル信号を短縮できるためデータの伝送効率の向上が図れるとともに、データ信号波形のデューティを改善できるためエラーレートの減少につながる。
【図面の簡単な説明】
【００２４】
【図１】(a)は本発明の第１の実施例の振幅制限増幅回路の回路図、(b)はオフセット補正回路内の加算回路の回路図である。
【図２】図１(a)の振幅制限増幅回路の各部の信号波形図である。
【図３】第２の実施例の振幅制限増幅回路の加算回路の回路図である。
【図４】(a)は従来の振幅制限増幅回路の回路図、(b)はオフセット補正回路内の加算回路の回路図である。
【図５】図４の振幅制限増幅回路の各部の信号波形図である。
【図６】加算回路に要求されるゲインの周波数特性図である。
【図７】図２、図４の同符号連続部分の拡大図である。
【発明を実施するための形態】
【００２５】
上記した問題点は、オフセット補正回路の出力信号の立ち上がり時間Ｔｒ、立下り時間Ｔｆを小さくすること、すなわち、振幅制限回路本体への入力信号波形の立上り、立下りを鋭くすることで改善することができる。エラーレートが増大する原因は、上述したように、同符号連続直後に両相の信号の直流レベルがずれたときに、正相信号と逆相信号の信号波形の重なりが少なくなり、このときの信号波形のＴｒ，Ｔｆが大きいとクロスポイントの間隔が一定でなくなることが原因であるが、Ｔｆ，Ｔｆが小さければ、信号波形の重なりが少なくなってもそのクロスポイントはほとんど移動せず、後段の振幅制限増幅回路で増幅されるときのデューティは良好に保たれたままにできる。また、Ｔｒ，Ｔｆを小さくすることは、プリアンブルに必要な時間の短縮にもつながる。プリアンブル時には、オフセット補正回路で正相信号、逆相信号の直流レベルを徐々に一致させるが、このとき、Ｔｒ，Ｔｆが小さければ、上記、同符号連続後の場合と同じ理由で、信号波形の重なりが小さい時点からデューティが良くなるので短いプリアンブルですむ。
【００２６】
オフセット補正回路の出力信号のＴｒ，Ｔｆを小さくするためには、オフセット補正回路のゲインに高周波ピーキング特性を持たせることが効果的である。信号の立上り、立下りは高い周波数成分を含むので、増幅回路の周波数特性が図６のように高周波領域においてピークゲインを持つようにすることでより増幅され、Ｔｒ、Ｔｆが小さくなる。
【００２７】
＜第１の実施例＞
図１(a)に、本発明の第１の実施例の振幅制限増幅回路を示す。１０はオフセット補正回路であり、正相および逆相の入力端子１１，１２、それら入力端子１１，１２に接続された逆相および正相用のローパスフィルタ１３，１４、それらローパスフィルタ１３，１４の出力ノード１５，１６に現れる平均信号を入力信号と逆相関係で加算する加算回路１７、および加算回路１７の加算結果を出力する出力端子１８，１９からなる。振幅制限増幅回路本体２０は、出力端子１８，１９の出力信号を入力して一定振幅まで増幅し、出力端子２１，２２に振幅制限された正相信号、逆相信号を出力する。
【００２８】
加算回路１７は、図１(b)に示すように、トランジスタＱ１，Ｑ２、エミッタデジェネレーション抵抗Ｒ３，Ｒ４、ピーキング用キャパシタＣ１、電流源Ｉ１からなる第１の差動回路と、トランジスタＱ３，Ｑ４、電流源Ｉ２からなる第２の差動回路と、共通の負荷抵抗Ｒ１，Ｒ２で構成される。エミッタデジェネレーション抵抗Ｒ３，Ｒ４とピーキング用キャパシタＣ１がピーキング回路を構成する。そして、一方の負荷抵抗Ｒ１において正相入力端子１１に入力する正相信号Ｖ１１とローパスフィルタ１３から出力する逆相平均信号Ｖ１５が加算され、他方の負荷抵抗Ｒ２において逆相入力端子１２に入力する逆相信号Ｖ１２とローパスフィルタ１６から出力する正相平均信号Ｖ１６が加算される。
【００２９】
加算回路１７では、低域周波数においては、キャパシタＣ１のインピーダンスが大きいため、回路は負荷抵抗Ｒ１，Ｒ２とエミッタデジェネレーション抵抗Ｒ３，Ｒ４で決まるゲインを持つ。一方、周波数が高い領域では、キャパシタＣ１のインピーダンスが小さいため、トランジスタＱ１，Ｑ２のエミッタの対接地インピーダンスは小さくなり、ゲインは低周波領域よりも増加する。さらに高い周波数においては、回路素子の寄生キャパシタ等によりゲインは低下していく。以上のことより、加算回路１７のゲインの周波数特性は、高周波領域でピークを持つ。これにより、ゲインの全体の周波数特性は、上述の図６に示す特性となる。
【００３０】
図２にピーキング特性を持たせた加算回路１７を使用した場合の信号波形を示す。ピーキング特性を持たせない場合の波形（図５）と比較して、オフセット補正回路１０の出力信号Ｖ１８，Ｖ１９、すなわち、振幅制限増幅回路本体２０への入力信号波形の立上り、立下りが急峻になっている。このため、同符号連続後において、正相信号、逆相信号間の直流レベルのずれが図５と同じであっても、クロスポイントの時間的ずれは図５の場合より小さく、振幅制限増幅回路本体２０の出力信号Ｖ２１，Ｖ２２でのデューティのずれを小さくできる。同様の効果はバースト先頭でも生じ、デューティが１００％になるまでの時間が図５に比べて短くてすむ。
【００３１】
次に、本発明の効果を得るために必要なピーキング特性の条件について、図７を用いて説明する。図７は、図２または図５における同符号連続部分付近を拡大したものである。信号の１ビットの時間をＴ、同符号連続期間をＴCDI、信号の最小電圧から最大電圧までの立上り時間、立下り時間をＴr、信号の振幅をＶinとする。また、簡単化のために信号の立上り、立下りは直線的とする。
【００３２】
オフセット補正回路１０のローパスフィルタ１３，１４の時定数をτとすると、同符号連続期間にオフセット補正回路１０の働きにより信号Ｖ１８，Ｖ１９の直流レベルがずれる量ΔＶは、以下で表される。
2010273058.tif 000003
直流レベルがΔＶずれることによる差動信号のクロスポイントの時間的ずれをΔＴとすると、
2010273058.tif 000004
となる。したがって、
2010273058.tif 000005
となる。(1)式を(3)式に代入すると、
2010273058.tif 000006
となる。
【００３３】
よって、同符号連続直後のクロスポイント間隔は、
2010273058.tif 000007
となる。このとき、デューティdutyは以下で表される。
2010273058.tif 000008
上式より、Trが小さいほどdutyは１に近づくことがわかる。
デューティ変動Δdutyは
2010273058.tif 000009
となり、許容される最大のデューティ変動をΔduty(max)、そのときのTrをTr(max)とすると、
2010273058.tif 000010
となる。よって、
2010273058.tif 000011
となる。
【００３４】
許容される最大のデューティ変動Δduty(max)が与えられたとき、(9)式から、許容される最大の立上り時間Tr(max)を求めることができ、このTr(max)以下になるようにピーキング回路によるピーキング量を調整すればよい。
【００３５】
＜第２の実施例＞
図３に本発明の第２の実施例の振幅制限増幅回路の加算回路１７Ａを示す。本実施例では、加算回路１７Ａにおいて、トランジスタＱ１，Ｑ２のコレクタ側の負荷抵抗Ｒ１，Ｒ２に直列にピーキング回路を構成するインダクタＬ１，Ｌ２を接続することでピーキング特性を実現する。これにより、加算回路１７Ａのゲインの周波数特性は、高周波領域でピークを持つ。これにより、ゲインの全体の周波数特性は、上述の図６に示す特性となる。
【００３６】
＜その他の実施例＞
なお、以上説明した第１および第２の実施例においては、能動素子にバイポーラトランジスタを用いたが、ＭＯＳトランジスタ等を用いても同様の効果を得ることができる。この場合、ベースがゲートに、コレクタがドレインに、エミッタがソースに置き換わる。
【符号の説明】
【００３７】
１０，１０Ａ：オフセット補正回路、１１：正相入力端子、１２：逆相入力端子、１３：正相用ローパスフィルタ、１４：逆相用ローパスフィルタ、１５：ローパスフィルタ１３の出力ノード、１６：ローパスフィルタ１４の出力ノード、１７，１７Ａ，１７Ｂ：加算回路、１８：正相出力端子、１９：逆相出力端子
２０：振幅制限増幅回路本体、２１：正相出力端子、２２：逆相出力端子
Ｑ１，Ｑ２，Ｑ３，Ｑ４：トランジスタ、Ｒ１，Ｒ２：負荷抵抗、Ｒ３，Ｒ４：エミッタデジェネレーション抵抗、Ｃ１：ピーキング用キャパシタ、Ｌ１，Ｌ２：ピーキング用インダクタ、Ｉ１，Ｉ２：電流源
【図１】
2010273058.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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