(57)【要約】【課題】温度係数が実質的に零でありながら低い電源電圧で動作する基準電圧発生回路を、ディプレッション型トランジスタを使用せずに実現する。【解決手段】基準電圧発生回路が、演算増幅回路ＯＡ１と、抵抗素子Ｒ１１と、ダイオードＤ１１と、抵抗素子Ｒ１２と、ダイオードＤ１２と、演算増幅回路ＯＡ１の出力をゲートに受けるＰＭＯＳトランジスタＭ１１、Ｍ１２とを具備する。ダイオードＤ１２のＰＮ接合の面積の、ダイオードＤ１１のＰＮ接合の面積に対する比をｎ１１とし、ＰＭＯＳトランジスタＭ１１のＷ／Ｌ比のＰＭＯＳトランジスタＭ１２のＷ／Ｌ比に対する比をｎ１２としたとき、これ等のパラメータは、Ｒ１２・ｌｎ（ｎ１１・ｎ１２）／（Ｒ１２−ｎ１２・Ｒ１１）の値がほぼ２３．２５となるように調節され、これにより、演算増幅回路ＯＡ１の入力端子の電圧の温度係数が実質的に零に調節される。【選択図】図２
2010009423.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅回路と、
前記演算増幅回路の第１入力端子と基準電位点との間に直列に接続された第１抵抗素子及び第１ダイオードと、
前記演算増幅回路の第２入力端子と基準電位点との間に直列に接続された第２抵抗素子及び第２ダイオードと、
前記演算増幅回路の前記第１入力端子と電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第１トランジスタと、
前記演算増幅回路の前記第２入力端子と電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第２トランジスタ
とを具備し、
前記第１及び第２抵抗素子の抵抗値をそれぞれＲ１１、Ｒ１２とし、前記第２ダイオードのＰＮ接合の面積の、前記第１ダイオードのＰＮ接合の面積に対する比をｎ１１とし、前記第１トランジスタのＷ／Ｌ比の前記第２トランジスタのＷ／Ｌ比に対する比をｎ１２としたときに、Ｒ１２・ｌｎ（ｎ１１・ｎ１２）／（Ｒ１２−ｎ１２・Ｒ１１）の値がほぼ２３．２５となるように設定されることにより、前記演算増幅回路の前記第１及び第２入力端子の電圧の温度係数が実質的に零となることを特徴とする
基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路であって、
更に、前記演算増幅回路の出力を受け取って出力電圧を出力する出力回路を具備する
基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路であって、
前記出力回路が、
前記出力電圧を出力する出力ノードと基準電位点の間に直列に接続された第３抵抗素子及び第３ダイオードと、
前記出力ノードと電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第３トランジスタ
とを備える
基準電圧発生回路。
【請求項４】
請求項３に記載の基準電圧発生回路であって、
前記第３抵抗素子の抵抗値をＲ１３とし、前記第３トランジスタのＷ／Ｌ比の前記第２トランジスタのＷ／Ｌ比に対する比をｎ１３としたときに、ｎ１３・Ｒ１３・ｌｎ（ｎ１１・ｎ１２）／（Ｒ１２−ｎ１２・Ｒ１１）の値がほぼ２３．２５となるように設定されることにより、前記出力電圧の温度係数が実質的に零となることを特徴とする
基準電圧発生回路。
【請求項５】
請求項１乃至４のいずれかに記載の基準電圧発生回路であって、
更に、前記演算増幅回路の出力端子と前記第２入力端子との間に接続された位相補償容量を備える
基準電圧発生回路。
【請求項６】
請求項５に記載の基準電圧発生回路であって、
前記第１及び第２抵抗素子の抵抗値をそれぞれＲ１１、Ｒ１２とし、前記第１トランジスタのＷ／Ｌ比の前記第２トランジスタのＷ／Ｌ比に対する比をｎ１２としたときに、
Ｒ１１＜Ｒ１２，
ｎ１２＝１．
が成立する
基準電圧発生回路。
【請求項７】
演算増幅回路と、
前記演算増幅回路の第１入力端子と基準電位点との間に直列に接続された第１抵抗素子及び第１ダイオードと、
前記演算増幅回路の第２入力端子と基準電位点との間に直列に接続された第２抵抗素子及び第２ダイオードと、
前記演算増幅回路の前記第１入力端子と電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第１トランジスタと、
前記演算増幅回路の前記第２入力端子と電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第２トランジスタと、
前記演算増幅回路の出力を受け取って出力電圧を出力する出力回路
とを具備し、
前記出力回路が、
前記出力電圧を出力する出力ノードと基準電位点の間に直列に接続された第３抵抗素子及び第３ダイオードと、
前記出力ノードと電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第３トランジスタ
とを備え、
前記第１、第２及び抵抗素子の抵抗値をそれぞれＲ１１、Ｒ１２、Ｒ１３とし、前記第２ダイオードのＰＮ接合の面積の、前記第１ダイオードのＰＮ接合の面積に対する比をｎ１１とし、前記第１トランジスタのＷ／Ｌ比の前記第２トランジスタのＷ／Ｌ比に対する比をｎ１２とし、前記第３トランジスタのＷ／Ｌ比の前記第２トランジスタのＷ／Ｌ比に対する比をｎ１３としたときに、ｎ１３・Ｒ１３・ｌｎ（ｎ１１・ｎ１２）／（Ｒ１２−ｎ１２・Ｒ１１）の値がほぼ２３．２５となるように設定されることにより、前記出力電圧の温度係数が実質的に零となることを特徴とする
基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関する。
【背景技術】
【０００２】
バンドギャップリファレンス回路は、ＬＳＩ（large scale integrated circuit）において広く使用されている基準電圧発生回路の一種であり、ＰＮ接合の特性を利用して、環境温度に依存しない一定電圧を安定的に発生するように構成されている。図１は、バンドギャップリファレンス回路として構成された従来の基準電圧発生回路の構成の一例を示す回路図である。図１の構成はKarel E. Kuijk, ”A Precision Reference Voltage Source”, IEEE J. Solid-State Circuits, vol. SC-8, pp. 222-226, June, 1973に開示されている。
【０００３】
図１の基準電圧発生回路は、ＰＭＯＳトランジスタＭ３１と、抵抗素子Ｒ３１〜Ｒ３３と、ＰＮ接合ダイオードＤ３１、Ｄ３２と、演算増幅回路ＯＡ３とで構成されている。図１において、ＶＤＤは電源電圧を示しており、ＶＤ３１、ＶＤ３２は、それぞれ、ダイオードＤ３１、Ｄ３２の電圧を示している。また、Ｉ３１、Ｉ３２は、それぞれ、ダイオードＤ３１、Ｄ３２に流れる電流を示している。更に、ＶＩＰは、演算増幅回路ＯＡ３の非反転入力の電圧（即ち、抵抗素子Ｒ３１、Ｒ３２の接続ノードの電圧）を示しており、ＶＩＭは、演算増幅回路ＯＡ３の反転入力の電圧（即ち、抵抗素子Ｒ３３とダイオードＤ３２の接続ノードの電圧）を示している。また、ＶＯは、演算増幅回路ＯＡ３の出力電圧を示しており、ＶＯＵＴは、当該バンドギャップリファレンス回路の出力電圧、即ち、ＰＭＯＳトランジスタＭ３１と抵抗素子Ｒ３２、Ｒ３３の接続ノードの電圧を示している。
【０００４】
以下では、図１の基準電圧発生回路において、出力電圧ＶＯの環境温度による変動を零にするための条件を提示する。ダイオードＤ３１、Ｄ３２のＰＮ接合の面積Ｓ３１、Ｓ３２の比を、
Ｓ３１：Ｓ３２＝ｎ３１：１，      ・・・（１）
と定義し、また、ダイオードＤ３１、３２の逆方向飽和電流をそれぞれ、Ｉｓ３１、Ｉｓ３２と定義する。更に、熱電圧をＶｔ（＝ｋＴ／ｑ）とする。ここでｋはボルツマン定数であり、ｋ＝１．３８×１０−２３［ｍ２ｋｇ・ｓ２Ｋ］，Ｔは絶対温度［Ｋ］であり、ｑは電荷素量であり、ｑ＝１．６０×１０−１９［Ｃ］である。
【０００５】
簡単のために、演算増幅回路ＯＡ３のオフセット電圧が理想的に零であるとすると、下記式（２）〜（７）が得られる：
【数１】
2010009423.tif 000003
【０００６】
式（３）に式（５）、（６）を代入すると、
【数２】
2010009423.tif 000004
が得られる。式（３’）の最終行の導出に上記式（４）、（７）の関係が使用されていることに留意されたい。
【０００７】
式（３’）を式（２）に代入すると、次式（８）が得られる：
【数３】
2010009423.tif 000005
【０００８】
式（８）において、両辺の絶対温度Ｔについての偏微分をとると、次式（９）が得られる：
【数４】
2010009423.tif 000006
【０００９】
よって、出力電圧ＶＯの環境温度による変動を零にするためには、下記式（１０）を成立させるように、抵抗素子Ｒ３１〜Ｒ３３の抵抗値、及び、ダイオードＤ３１、Ｄ３２の面積比ｎ３１を決定すればよい：
【数５】
2010009423.tif 000007
【００１０】
逆に、式（１０）が成立するように抵抗素子Ｒ３１〜Ｒ３３の抵抗値、及び、ダイオードＤ３１、Ｄ３２の面積比ｎ３１が決定されている場合には、下記式（１１）のように、出力電圧ＶＯの値が、式（８）から環境温度に対して不変の一定値に決定される：
【数６】
2010009423.tif 000008
式（１１）の導出では、シリコンダイオードのＰＮ接合順方向電圧が約０．６Ｖであり、室温（２７℃）における熱電圧Ｖｔが、２５．８５ｍＶであることを利用していることに留意されたい。
【００１１】
図１の回路構成においては、演算増幅回路ＯＡ３の入力電圧ＶＩＰ、ＶＩＭが、いずれも、概略０．６Ｖとなる。これは、一般的なエンハンスメント型ＮＭＯＳトランジスタの閾値電圧（典型的には、０．９〜１．１Ｖ）を下回っている。したがって、図１の基準電圧発生回路を動作させるためには、次の何れかの手法を用いなければならない：
手法１：演算増幅回路ＯＡ３の入力段トランジスタに、ディプレッション型ＭＯＳトランジスタを用いる。
手法２：演算増幅回路ＯＡ３の入力段トランジスタに、エンハンスメント型ＰＭＯＳトランジスタを用い、電源電圧ＶＤＤを高くする。具体的には、ＰＮ接合順方向電圧と当該ＰＭＯＳトランジスタの閾値電圧の和（概略、１．８Ｖ）以上の電源電圧ＶＤＤをバンドギャップリファレンス回路に供給する。
【００１２】
しかしながら、上記の２つの手法は、いずれも、バンドギャップリファレンス回路の実装上好ましくない。まず、ディプレッション型ＭＯＳトランジスタを使用することは（手法１）、ＬＳＩのプロセスを複雑化させ、コストの増大につながるため好ましくない。ＬＳＩの各回路には、通常、エンハンスメント型ＭＯＳトランジスタが使用される。したがって、通常の集積化プロセスは、エンハンスメント型ＭＯＳトランジスタのみを形成するように設計される。エンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの両方を形成する集積化プロセスは、確かに実現可能ではある。しかしながら、そのような集積化プロセスは、多くのマスク数及び工程数が必要であり、コスト及びＴＡＴ（turn around time）の面で不利である。
【００１３】
一方、電源電圧ＶＤＤを高くすることは（手法２）、ＭＯＳトランジスタの信頼性、及び、消費電力の観点から好ましくない。近年は、半導体集積化技術の進歩により、ＬＳＩに集積化されるＭＯＳトランジスタの寸法がますます微細化されており、それに伴いＭＯＳトランジスタに印加可能な電圧も低下しつつある。電源電圧ＶＤＤを高くすることは、ＭＯＳトランジスタに印加される電圧を増大させるため好ましくない。加えて、電源電圧ＶＤＤを高くすると、消費電力の増大を招く。近年では、電子機器の動作電力の省電力化への社会的要請が高まっており、この要請に応えるためには、ＬＳＩの電源電圧ＶＤＤを高くすることは好ましくない。
【００１４】
図１の回路構成をとる限り、バンドギャップリファレンス回路の各素子の特性（例えば、抵抗値等）の最適化や、その他の選択により上記の問題を解消することは不可能である。これは、演算増幅回路ＯＡ３に入力される電圧が、約０．６Ｖと低すぎることに根本的な原因がある。
【００１５】
特開平１１−１４３５６３号公報は、低い電源電圧で動作する基準電圧発生回路の構成を開示している。この公報に記載の基準電圧発生回路は、バンドギャップリファレンス回路として構成されており、バンドギャップリファレンス回路のダイオード対に現れるバンドギャップ電圧の差分を、第１のＭＯＳトランジスタ対、及び第２のＭＯＳトランジスタ対で検出し、電圧増幅するように構成されている。検出された差分が第３のＭＯＳトランジスタ対によってダイオード対に電流帰還される。これにより、低い電源電圧での動作、具体的には、１．５Ｖ程度の電源電圧での動作が実現されている。
【非特許文献１】Karel E. Kuijk, ”A Precision Reference Voltage Source”, IEEE J. Solid-State Circuits, vol. SC-8, pp. 222-226, June, 1973
【特許文献１】特開平１１−１４３５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記公報に記載の基準電圧発生回路は、温度係数が実質的に零になるための回路定数や条件について何らの考慮もされていない。
【課題を解決するための手段】
【００１７】
本発明の一の観点においては、基準電圧発生回路が、演算増幅回路と、前記演算増幅回路の第１入力端子と基準電位点との間に直列に接続された第１抵抗素子及び第１ダイオードと、前記演算増幅回路の第２入力端子と基準電位点との間に直列に接続された第２抵抗素子及び第２ダイオードと、前記演算増幅回路の前記第１入力端子と電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第１トランジスタと、前記演算増幅回路の前記第２入力端子と電源供給点との間に接続され、前記演算増幅回路の出力を制御電極に受ける第２トランジスタとを備えている。前記第１及び第２抵抗素子の抵抗値をそれぞれＲ１１、Ｒ１２とし、前記第２ダイオードのＰＮ接合の面積の、前記第１ダイオードのＰＮ接合の面積に対する比をｎ１１とし、前記第１トランジスタのＷ／Ｌ比の前記第２トランジスタのＷ／Ｌ比に対する比をｎ１２としたときに、Ｒ１２・ｌｎ（ｎ１１・ｎ１２）／（Ｒ１２−ｎ１２・Ｒ１１）の値がほぼ２３．２５となるように設定されている。これにより、前記演算増幅回路の前記第１及び第２入力端子の電圧の温度係数は、実質的に零に調節されている。
【発明の効果】
【００１８】
本発明によれば、温度係数が実質的に零でありながら低い電源電圧で動作する基準電圧発生回路を、ディプレッション型トランジスタを使用せずに実現することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図２は、本発明の第１の実施形態の基準電圧発生回路の構成を示す回路図である。第１の実施形態の基準電圧発生回路は、ＰＭＯＳトランジスタＭ１１、Ｍ１２と、抵抗素子Ｒ１１、Ｒ１２と、ダイオードＤ１１、Ｄ１２と、演算増幅回路ＯＡ１とを備えている。
【００２０】
ＰＭＯＳトランジスタＭ１１、抵抗素子Ｒ１１、ダイオードＤ１１は、電源電圧ＶＤＤを有する電源供給点（電源端子）と接地電圧ＧＮＤを有する基準電位点（接地端子）の間に直列に接続されている。同様に、ＰＭＯＳトランジスタＭ１２、抵抗素子Ｒ１２、ダイオードＤ１２は、電源端子と接地端子の間に直列に接続されている。詳細には、ＰＭＯＳトランジスタＭ１１は、そのソースが電源端子に接続され、ドレインが接続ノードＮ１に接続されている。抵抗素子Ｒ１１は、その一端が接続ノードＮ１に接続され、他端がダイオードＤ１１のアノードに接続されている。ダイオードＤ１１のカソードは接地端子に接続されている。同様に、ＰＭＯＳトランジスタＭ１２は、そのソースが電源端子に接続され、ドレインが接続ノードＮ２に接続されている。抵抗素子Ｒ１２は、その一端が接続ノードＮ２に接続され、他端がダイオードＤ１２のアノードに接続されている。ダイオードＤ１２のカソードは接地端子に接続されている。
【００２１】
演算増幅回路ＯＡ１は、その反転入力がＰＭＯＳトランジスタＭ１１と抵抗素子Ｒ１１の接続ノードＮ１に接続されており、その非反転入力がＰＭＯＳトランジスタＭ１２と抵抗素子Ｒ１２の接続ノードＮ２に接続されている。演算増幅回路ＯＡ１の出力は、ＰＭＯＳトランジスタＭ１１、Ｍ１２の制御電極（即ち、ゲート）に接続されている。演算増幅回路ＯＡ１には、電源電圧ＶＤＤが供給されている。
【００２２】
本実施形態では、基準電圧発生回路の出力電圧Ｖｏｕｔとして、接続ノードＮ１の電圧ＶＩＰが使用される。ただし、定常状態では接続ノードＮ１の電圧ＶＩＰと接続ノードＮ２の電圧ＶＩＭとは概ね一致するので、基準電圧発生回路の出力電圧Ｖｏｕｔとしては、接続ノードＮ１の電圧ＶＩＰ、接続ノードＮ２の電圧ＶＩＭのいずれを用いてもよいことに留意されたい。
【００２３】
図３は、図１の基準電圧発生回路に含まれる演算増幅回路ＯＡ１の回路構成の例を示す回路図である。図２の回路構成では、演算増幅回路ＯＡ１が、ＮＭＯＳトランジスタＭ２１、Ｍ２４〜Ｍ２６、Ｍ２９、Ｍ２Ａと、ＰＭＯＳトランジスタＭ２２、Ｍ２３、Ｍ２７、Ｍ２８と、抵抗素子Ｒ２１、Ｒ２２とを備えている。ＮＭＯＳトランジスタＭ２４、Ｍ２５は、そのゲートにそれぞれ電圧ＶＩＰ、ＶＩＭが供給されており、演算増幅回路ＯＡ１の入力段のトランジスタ対として機能する。本実施形態の基準電圧発生回路は、ＮＭＯＳトランジスタＭ２４、Ｍ２５を含め、全てのＭＯＳトランジスタがエンハンスメント型で構成することが可能である。
【００２４】
以下では、図２の基準電圧発生回路において、出力電圧Ｖｏｕｔ（即ち、電圧ＶＩＰ）の温度係数（即ち、環境温度による変動）を零にするための条件を提示する。図２において、ＶＤ１１、ＶＤ１２は、それぞれ、ダイオードＤ１１、Ｄ１２の電圧を示している。また、ＶＯは、演算増幅回路ＯＡ１の出力電圧を示している。
【００２５】
更に、ダイオードＤ１１、Ｄ１２のＰＮ接合の面積Ｓ１１、Ｓ１２の比を、
Ｓ１１：Ｓ１２＝１：ｎ１１，      ・・・（１２）
と定義し、また、ダイオードＤ１１、１２の逆方向飽和電流をそれぞれ、Ｉｓ１１、Ｉｓ１２と定義する。更に、ＰＭＯＳトランジスタＭ１１、Ｍ１２のゲート幅Ｗ１１、Ｗ１２、及びゲート長Ｌ１１、Ｌ１２を用いて、ＰＭＯＳトランジスタＭ１１、Ｍ１２のＷ／Ｌ比の比を、下記式（１３）：
Ｗ１１／Ｌ１１：Ｗ１２／Ｌ１２＝ｎ１２：１，      ・・・（１３）
によって定義する。加えて、熱電圧をＶｔ（＝ｋＴ／ｑ）とする。ここでｋはボルツマン定数であり、ｋ＝１．３８×１０−２３［ｍ２ｋｇ・ｓ２Ｋ］，Ｔは絶対温度［Ｋ］であり、ｑは電荷素量であり、ｑ＝１．６０×１０−１９［Ｃ］である。
【００２６】
図２の回路構成では、下記の式（１４）〜（１９）が成立する：
【数７】
2010009423.tif 000009
【００２７】
簡単のために、演算増幅回路ＯＡ１のオフセット電圧が理想的に例であるとすると、
ＶＩＰ＝ＶＩＭ，
が成立するから、この式に式（１４）及び（１５）を代入して、下記式が得られる：
【数８】
2010009423.tif 000010
【００２８】
この式に、式（１６）、（１７）、（１８）を代入すると、下記式（２０）が得られる：
【数９】
2010009423.tif 000011
式（２０）の下から２行目の式の導出に、式（１９）が使用されていることに留意されたい。
【００２９】
式（２０）を式（１５）に代入すると、下記式：
【数１０】
2010009423.tif 000012
を得る。この式において、各項の絶対温度についての偏微分を取ると、式（２１）が得られる：
【数１１】
2010009423.tif 000013
【００３０】
よって、電圧ＶＩＰ、ＶＩＭの温度係数を零にするためには（即ち、環境温度に対する電圧ＶＩＰ、ＶＩＭの変動を零にするためには）、下記式（２２）が成立するように、抵抗素子Ｒ１１、Ｒ１２の抵抗値、ダイオードＤ１１、Ｄ１２の面積、及びＰＭＯＳトランジスタＭ１１、Ｍ１２の寸法を決定すればよい：
【数１２】
2010009423.tif 000014
図４は、式（２２）を成立させるために望ましいＲ１１、Ｒ１２、ｎ１１、ｎ１２の値を図示している。
【００３１】
なお、式（２２）の右辺の値は、あくまで設計値であることに留意されたい。式（２２）の左辺の値には、実際の製造バラツキその他の要因により、多少のバラツキが発生することは避けられない。
【００３２】
逆に、式（２２）を成立させるように抵抗素子Ｒ１１、Ｒ１２の抵抗値、ダイオードＤ１１、Ｄ１２の面積、及びＰＭＯＳトランジスタＭ１１、Ｍ１２の寸法が決定されている場合には、下記のように、式（２１）から、電圧ＶＩＰ、ＶＩＭの値が環境温度に対して不変の一定値に決定される：
【数１３】
2010009423.tif 000015
式（２３）の導出では、シリコンダイオードのＰＮ接合順方向電圧が約０．６Ｖであり、室温（２７℃）における熱電圧Ｖｔが、２５．８５ｍＶであることを利用していることに留意されたい。
【００３３】
式（２３）に示されているように、図２の回路構成では、電圧ＶＩＰ、ＶＩＭ、即ち、演算増幅回路ＯＡ１に入力される電圧が、約１．２Ｖになることに留意されたい。これは、図１の演算増幅回路ＯＡ１の入力段のトランジスタ（即ち、ＮＭＯＳトランジスタＭ２４、Ｍ２５）にエンハンスメント型トランジスタを使用しつつ、電源電圧ＶＤＤを低減できることを意味している。図２の回路構成によれば、ＮＭＯＳトランジスタＭ２４、Ｍ２５を含め、演算増幅回路ＯＡ１を構成する全てのＭＯＳトランジスタとして、エンハンスメント型トランジスタを使用することが可能である。加えて、図２の回路構成によれば、演算増幅回路ＯＡ１に供給される電源電圧ＶＤＤを、概略、１．４〜１．５Ｖにまで低減できる。一般に、エンハンスメント型ＮＭＯＳトランジスタの閾値電圧は、０．９〜１．１Ｖである。しかし、ＬＳＩ製造上のバラツキや環境温度による特性変動を考慮すれば、閾値電圧が０．８〜１．２Ｖの範囲で分布するとして回路設計を行うことが望ましい。このような特性変動に対する考慮が望ましいことは、ＰＭＯＳトランジスタについても同様である。図２の基準電圧発生回路の構成によれば、演算増幅回路ＯＡ１を構成するいずれのＭＯＳトランジスタについても、電源電圧ＶＤＤが１．４〜１．５Ｖであったとしても、閾値電圧を超えるゲート−ソース間電圧がＭＯＳトランジスタに入力される。
【００３４】
以上に説明されているように、図２の回路構成によれば、温度係数が実質的に零でありながら低い電源電圧で動作する基準電圧発生回路を、ディプレッション型トランジスタを使用することなく実現することができる。
【００３５】
（第２の実施形態）
図５は、本発明の第２の実施形態の基準電圧発生回路の構成を示す回路図である。第２の実施形態では、基準電圧発生回路に、演算増幅回路ＯＡ１の出力電圧ＶＯから出力電圧Ｖｏｕｔを生成する出力回路が追加される。当該出力回路は、ＰＭＯＳトランジスタＭ１３、抵抗素子Ｒ１３、ＰＮ接合ダイオードＤ１３とを備えて構成されている。ＰＭＯＳトランジスタＭ１３、抵抗素子Ｒ１３、ＰＮ接合ダイオードＤ１３は、電源端子と接地端子の間に直列に接続されており、ＰＭＯＳトランジスタＭ１３と抵抗素子Ｒ１３との接続ノードＮ３から、基準電圧発生回路全体の出力電圧Ｖｏｕｔが得られている。即ち、接続ノードＮ３は、出力電圧Ｖｏｕｔを出力するための出力ノードとして機能する。
【００３６】
以下では、図４の基準電圧発生回路の出力電圧Ｖｏｕｔの温度係数（即ち、環境温度による変動）を零にするための条件を提示する。図４において、ＶＤ１３は、ダイオードＤ１３の電圧を示しており、Ｉ１３は、ダイオードＤ１３を流れる電流を示している。また、ＰＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３のＷ／Ｌ比を、下記式（２４）によって定義する：
Ｗ１１／Ｌ１１：Ｗ１２／Ｌ１２：Ｗ１３／Ｌ１３＝ｎ１２：１：ｎ１３．
・・・（２４）
【００３７】
この場合、追加された出力回路について下記式が成立する：
【数１４】
2010009423.tif 000016
【００３８】
式（２５）に式（２６）及び式（２０）を代入すると、下記式（２７）を得る：
【数１５】
2010009423.tif 000017
【００３９】
式（２１）と同様に、式（２７）の両辺を絶対温度Ｔについて偏微分することにより、出力電圧Ｖｏｕｔの温度係数を零にするための条件が下記のように得られる：
【数１６】
2010009423.tif 000018
【００４０】
上式を満足するように抵抗素子Ｒ１１、Ｒ１２、Ｒ１３の抵抗値、ダイオードＤ１１、Ｄ１２の面積、及びＰＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３の寸法を決定すれば、出力電圧Ｖｏｕｔの温度係数を零にすることができる。
【００４１】
（第３の実施形態）
図６は、本発明の第３の実施形態の基準電圧発生回路の構成を示す回路図である。第３の実施形態では、ＰＭＯＳトランジスタＭ１２と抵抗素子Ｒ１２の接続ノードＮ２と、演算増幅回路ＯＡ１の出力端子の間に、位相補償容量Ｃ１が追加される。位相補償容量Ｃ１は、帰還経路の存在による回路全体の発振を防ぐ役割を果たす。さらに、以下では、回路全体で直流動作点が発散しないように安定化するための抵抗素子Ｒ１１、Ｒ１２の抵抗値、及び、ＰＭＯＳトランジスタＭ１１、Ｍ１２の特性の設定手法について説明する。
【００４２】
図６において、ＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン−ソース間抵抗を、それぞれ、Ｒｄｓ１１、Ｒｄｓ１２とする。ダイオードＤ１１、Ｄ１２にも順方向内部抵抗は存在するが、この順方向内部抵抗は、例えば、数Ω〜数十Ω程度と小さいため、概略的な回路分析においては無視しても差し支えない。
【００４３】
図６のように回路に正帰還経路と負帰還経路の２種類の経路が存在する場合、回路全体が安定になるためには、交流小信号について次式（２８）が成立する必要がある。ここで、ＰＭＯＳトランジスタＭ１２に接続されているために、ノードＮ２が演算増幅回路ＯＡ１の出力に対して負帰還経路になっていることに留意されたい：
：
【数１７】
2010009423.tif 000019
ここで、ｖｉｐ、ｖｉｍ、ｖｏは、それぞれ、電圧ＶＩＰ、ＶＩＭ、ＶＯの交流小信号成分である（小文字で記載されていることに留意されたい）。
【００４４】
図４のように、
Ｒ１１＜Ｒ１２，
ｎ１２＝１，
が成立する場合には、下記の一連の式（２９）が成立する：
【数１８】
2010009423.tif 000020
【００４５】
ここで、
【数１９】
2010009423.tif 000021
が成立するから、式（２９）が成立すれば、式（２８）も成り立つ。即ち、図４のように、
Ｒ１１＜Ｒ１２，
ｎ１２＝１，
が成立する場合には、図４の基準電圧発生回路は、回路内の各ノードの電圧、即ち動作点が電源電圧や接地電圧へ発散することなく安定に動作する。
【００４６】
なお、図６には、第１の実施形態の基準電圧発生回路に位相補償容量Ｃ１が追加された構成が図示されているが、図５に示された第１の実施形態の基準電圧発生回路に位相補償容量Ｃ１が追加される構成も可能である。
【図面の簡単な説明】
【００４７】
【図１】図１は、公知の基準電圧発生回路の構成を示す回路図である。
【図２】図２は、本発明の第１の実施形態の基準電圧発生回路の構成を示す回路図である。
【図３】図３は、演算増幅回路の構成の例を示す回路図である。
【図４】図４は、第１の実施形態の基準電圧発生回路の回路定数の設定例を示す表である。
【図５】図５は、第２の実施形態の基準電圧発生回路の構成を示す回路図である。
【図６】図６は、第３の実施形態の基準電圧発生回路の構成を示す回路図である。
【符号の説明】
【００４８】
Ｍ１１、Ｍ１２、Ｍ１３：ＰＭＯＳトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３：抵抗素子
Ｄ１１、Ｄ１２、Ｄ１３：ダイオード
ＯＡ１：演算増幅回路
Ｍ２１、Ｍ２４、Ｍ２５、Ｍ２６、Ｍ２９、Ｍ２Ａ：ＮＭＯＳトランジスタ
Ｍ２２、Ｍ２３、Ｍ２７、Ｍ２８：ＰＭＯＳトランジスタ
Ｒ２１、Ｒ２２：抵抗素子
Ｍ３１：ＰＭＯＳトランジスタ
Ｒ３１、Ｒ３２、Ｒ３３：抵抗素子
Ｄ３１、Ｄ３２：ダイオード
ＯＡ３：演算増幅回路
【図１】
2010009423.tif 000022
【図２】
2010009423.tif 000023
【図３】
2010009423.tif 000024
【図４】
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【図５】
2010009423.tif 000026
【図６】
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