(57)【要約】【課題】擬似エラーの発生を防止して、ＥＭ検証の作業効率を向上できる回路抵抗縮約方法を提供する。【解決手段】配線層Ｍ１およびＭ２のそれぞれにおいて、複数のビアホールＶＨにより分割される複数の配線抵抗ＲＭ１およびＲＭ２は、それぞれ直列に接続された２つの等値の配線抵抗ＲＭ１１およびＲＭ２１に縮約され、各配線層の対応する中点どうしは、短絡されてノードｎ４５となる。【選択図】図６
2010002965.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の回路抵抗縮約方法であって、
前記半導体集積回路は、
互いに平行して重なり合う少なくとも２層の配線層と、前記少なくとも２層の配線層間を電気的に接続する複数のビアホールとを有し、
(ａ)前記少なくとも２層の配線層のそれぞれにおいて、前記複数のビアホールにより分割される複数の配線抵抗を２つの等値の縮約後直列配線抵抗に縮約させるステップと、
(ｂ)前記少なくとも２層の配線層の対応する中点どうしを短絡して結合ノードとするステップと、
(ｃ)前記複数のビアホールのビア抵抗を、２つの等値の縮約後ビア抵抗に縮約し、前記縮約後直列配線抵抗の両端に接続するステップと、を備え、
前記ステップ(ｃ)は、
前記半導体集積回路の縮約前の等価回路における前記少なくとも２層の配線層の両端における前記ビア抵抗に流れる第１の電流値と、前記半導体集積回路の縮約後の等価回路における前記縮約後ビア抵抗に流れる第２の電流値とが一致する条件に基づいて前記縮約後ビア抵抗を導出するステップを含む、半導体集積回路の回路抵抗縮約方法。
【請求項２】
前記少なくとも２層の配線層は、３層以上の配線層を含み、
前記ステップ(ａ)〜(ｃ)は、
対向する２層の配線層と、その間の前記複数のビアホールを構成単位として前記構成単位ごとに適用され、
前記構成単位のそれぞれの前記結合ノードを短絡して、前記構成単位の全てについての共通の結合ノードとする、請求項１記載の半導体集積回路の回路抵抗縮約方法。
【請求項３】
半導体集積回路の回路抵抗縮約方法であって、
前記半導体集積回路は、
互いに平行して重なり合う少なくとも２層の配線層と、前記少なくとも２層の配線層間を電気的に接続する複数のビアホールとを構成単位とし、
前記半導体集積回路の平面レイアウトは、前記構成単位が複数結合した形状を有し、
(ａ)前記少なくとも２層の配線層のそれぞれにおいて、前記複数のビアホールにより分割される複数の配線抵抗を、１つの縮約後配線抵抗に縮約させるステップと、
(ｂ)前記少なくとも２層の配線層に対応する前記縮約後配線抵抗のそれぞれの一方端を短絡して結合部とするステップと、
(ｃ)前記複数のビアホールのビア抵抗を、１つの縮約後ビア抵抗に縮約し、前記縮約後配線抵抗の前記結合部とは反対の他方端に接続するステップと、を備え、
前記ステップ(ａ)〜(ｃ)は、前記構成単位ごとに適用され、
前記構成単位のそれぞれの前記結合部を短絡して、前記構成単位の全てについて共通の結合ノードとし、
前記ステップ(ｃ)は、
前記半導体集積回路の縮約前の等価回路における前記少なくとも２層の配線層の前記他方端における前記ビア抵抗に流れる第１の電流値と、前記半導体集積回路の縮約後の等価回路における前記縮約後ビア抵抗に流れる第２の電流値とが一致する条件に基づいて前記縮約後ビア抵抗を導出するステップを含む、半導体集積回路の回路抵抗縮約方法。
【請求項４】
前記ステップ(ｃ)は、
前記半導体集積回路の前記縮約前の等価回路における任意の電流経路を特定して、該電流経路に対する電流方程式を解くことで、前記第２の電流値を算出するステップを含む、請求項１または請求項３記載の半導体集積回路の回路抵抗縮約方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の回路抵抗縮約方法に関し、特に、擬似エラーの発生を防止した回路抵抗縮約方法に関する。
【背景技術】
【０００２】
半導体集積回路におけるエレクトロマイグレーション(Electro Migration：ＥＭ）は、電子との衝突により金属の原子配列が乱れ、結果として配線の断線を生じる現象である。近年、半導体集積回路の微細化に伴う電流密度の増大により、ＥＭによる製品寿命の低下は、ますます大きな問題となっている。そのため、シミュレーションによるＥＭ検証は、製品寿命を保証するための必須事項である。
【０００３】
従来のＥＭ検証方法としては、例えば特許文献１に示されるように、回路シミュレーションにより配線やビアホールに流れる電流密度を算出し、電流密度の許容値との比較を行う方法が使用されている。
【０００４】
しかしながら、従来のＥＭ検証ツールでは、配線抵抗、ビア抵抗、およびコンタクト抵抗の縮約方法に起因して擬似エラーが発生し、また、真のエラーが検出されない場合もあり、ＥＭ検証の作業効率が大幅に低下するという問題があった。
【０００５】
【特許文献１】特開２００５−２５１０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような問題点を解決するためになされたものであり、擬似エラーの発生を防止して、ＥＭ検証の作業効率を向上できる回路抵抗縮約方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る１の実施の形態においては、複数のビアホールにより層間接続される２つの配線層のそれぞれは、複数のビアホールにより分割されて、それぞれ複数の配線抵抗となり、それぞれ直列に接続された２つの等値の配線抵抗として縮約され、各配線層の対応する中点どうしは短絡されて結合ノードとなる。
【発明の効果】
【０００８】
上記実施の形態によれば、エラー検出精度は縮約前の等価回路と同等を維持できるので擬似エラーの発生を防止できるとともに、シミュレーション収束時間は短縮することができるので、ＥＭ検証の作業効率を向上できる。
【発明を実施するための最良の形態】
【０００９】
＜序論＞
発明の実施の形態の説明に先立って、一般的なＥＭ検証方法について説明する。
ＥＭ検証の処理フローは、まず半導体集積回路のレイアウトデータから、配線、ビアホール、コンタクトホール等の寄生抵抗値を抽出したネットリストを生成し、次に当該ネットリストによりシミュレーションを実行し、最後に各寄生抵抗に流れる電流と配線幅、ビアホール径等のレイアウト情報に基づいて、各寄生抵抗における電流密度を算出する。
【００１０】
ここで、図１を用いて、一般的な寄生抵抗の抽出の概念を説明する。
図１には配線層Ｍ１とＭ２とが、間に層間絶縁膜ＩＺを挟んで平行して重なり合っている状態のレイアウトパターンを示す。配線層間は、層間絶縁膜ＩＺを貫通する複数のビアホールＶＨによって電気的に接続されており、複数のビアホールＶＨをそれぞれ複数のビア抵抗ＲＶとして抽出し、また隣接するビアホールＶＨどうしを接続する配線層Ｍ１およびＭ２を、配線抵抗ＲＭ１、ＲＭ２として抽出する。図２には、図１に示すレイアウトパターンを寄生抵抗で表した等価回路を示す。
【００１１】
図２に示されるように、ビアホールＶＨの数が増えるほど配線抵抗とビア抵抗とで分割されるノード数が増加し、シミュレーション収束時間の増大を招く。
【００１２】
そこで、図３に示すように、複数のビアホールＶＨにより分割された複数の配線抵抗ＲＭ１およびＲＭ２をそれぞれ２つの等値の直列配線抵抗ＲＭ１１およびＲＭ２１に縮約し、その中点に複数のビア抵抗ＲＶから縮約された１つのビア抵抗ＲＶ１（縮約後ビア抵抗）を配置した等価回路を作成することにより、ノード数の増加を抑えている。
【００１３】
図４は、図２で示した縮約前の等価回路に対する電流シミュレーション結果を示し、各抵抗に流れる電流を併記している。ここで、配線層Ｍ１およびＭ２の最大許容電流密度を２Ｉ／３[ｍＡ／Ｗ]、ビアホールＶＨの最大電流密度をＩ／３[ｍＡ／ビア]と仮定する。なお、Ｉは定電流源ＣＳからの供給電流であり、Ｗは配線幅、ビアはビアホール１個当たりを表す。
【００１４】
図４に示すように、配線層Ｍ２の一方端部であるノードｎ９に接続される定電流源ＣＳから電流Ｉ（＝１０００ｍＡ）が供給され、複数の配線抵抗ＲＭ１、ＲＭ２およびビア抵抗ＲＶにより構成される抵抗ネットワークにより分散されて、配線層Ｍ１の一方端部であるノードｎ０に抜けるものとする。
【００１５】
なお、ノードは、配線層Ｍ２においては、ノードｎ９から順にノードｎ６、ノードｎ５、ノードｎ２、ノードｎ１となり、ノードｎ１が配線層Ｍ２の他方端部となる。また、配線層Ｍ１においては、ノードｎ０から順にノードｎ３、ノードｎ４、ノードｎ７、ノードｎ８となり、ノードｎ８が配線層Ｍ２の他方端部となる。
【００１６】
ビア抵抗を流れる電流は、中央のノードｎ５、ｎ４間のビア抵抗よりも両端の、ノードｎ９、ｎ８間、およびノードｎ１、ｎ０間のビア抵抗に集中し、また配線抵抗を流れる電流は、ノードｎ９、ｎ６間、およびノードｎ３、ｎ０間の配線抵抗に多く流れることが判る。
【００１７】
図４に示す電流値の一例（ＲＭ１＝ＲＭ２＝ＲＶ＝１Ωの場合）では、配線抵抗を流れる電流は、全て許容電流値（２Ｉ／３）以下でありエラーは検出されないが、両端のビア抵抗ＶＨを流れる電流は、許容電流値（Ｉ／３）以上となっており、エラーが検出される。
【００１８】
図４の等価回路は、縮約されていないため、実際のレイアウトパターンの特性を精度良く反映させている。しかしながらネットリストのノード数が多く、シミュレーションの収束時間の観点から実用的ではない。
【００１９】
図５は、図３で示した縮約後の等価回路に対する電流シミュレーション結果を示し、各抵抗に流れる電流値を併記している。
【００２０】
図５に示すように、縮約されたビア抵抗ＲＶ１は、配線層Ｍ１およびＭ２の、それぞれ２つに縮約された等値の直列配線抵抗ＲＭ１１およびＲＭ２１の中点間に配置されており、配線層Ｍ２の一方端部であるノードｎ９端に接続される定電流源ＣＳから電流Ｉ（＝１０００ｍＡ）が供給され、配線抵抗ＲＭ２１、ビア抵抗ＲＶ１および配線抵抗ＲＭ１１を通って配線層Ｍ１の一方端部であるノードｎ０に抜けるものとする。
【００２１】
なお、ノードは、配線層Ｍ２においては、ノードｎ９から順にノードｎ５、ノードｎ１となり、ノードｎ１が配線層Ｍ２の他方端部となる。また、配線層Ｍ１においては、ノードｎ０から順にノードｎ４、ノードｎ８となり、ノードｎ８が配線層Ｍ２の他方端部となる。
【００２２】
縮約されたビア抵抗ＲＶ１までは、配線層Ｍ２の配線抵抗ＲＭ２１のみを流れ、ビア抵抗ＲＶ１を経由し、その後は配線層Ｍ１の配線抵抗ＲＭ１１のみを流れる。従って、配線幅Ｗの配線層Ｍ１およびＭ２の電流密度は最大許容電流値（２Ｉ／３）を超える電流Ｉとなり、エラーと認識される。
【００２３】
また、縮約されたビア抵抗ＲＶ１を流れる電流はＩであるが、電流密度は、縮約されたビアの個数で割られるため、最大許容電流値（Ｉ／３）以下となりエラーとは認識されない。
【００２４】
従って、縮約の結果、図４の等価回路では検出されない配線エラーが新たに発生し、逆に、図４の等価回路では検出されたビアエラーが検出されないことになる。
【００２５】
ここで、図５の等価回路でのエラーの発生、非発生は、縮約の結果生じたものであり、実際に発生しているものではない。縮約の結果、新たに発生したものは、擬似エラーであり、逆にビアエラーのように、エラーが隠れる場合もある。
【００２６】
このような場合、設計者は修正すべき真のエラーと擬似エラーとを逐一判別し、また隠れているエラーを考慮する必要もあり、作業効率が低下する。
【００２７】
レイアウト設計者と回路設計者が分業している場合には、レイアウト設計者にとって回路の性質はブラックボックスの場合が多く、作業効率の低下は、更に顕著となる。
【００２８】
＜実施の形態＞
＜縮約動作＞
以下、本発明に係る実施の形態について、図６〜図１２を用いて説明する。
図６は、図４に示した縮約前の等価回路を、本発明に係る半導体集積回路の回路抵抗縮約方法を用いて縮約した後の等価回路を示す図である。
【００２９】
図４において、配線層Ｍ１およびＭ２のそれぞれにおいて、複数のビアホールＶＨにより分割される複数の配線抵抗ＲＭ１およびＲＭ２は、図６においては、それぞれ直列に接続された２つの等値の配線抵抗ＲＭ１１およびＲＭ２１（縮約後直列配線抵抗）に縮約され、各配線層の対応する中点どうしは、短絡されてノードｎ４５となる。
【００３０】
このような縮約形態は、レイアウトから抽出され、縮約される前の等価回路では、図４に示されたように、電流は、抵抗ネットワークの両端（電流供給および引き出し側）のビア抵抗ＲＶ、抵抗ネットワークの両端の配線抵抗ＲＭ２およびＲＭ１に集中することから、両端のビア抵抗、両端の配線抵抗を流れる電流を正確にモデル化すれば、途中の経路は簡易なモデルで良いという独自の技術思想に基づいている。
【００３１】
ここで、配線抵抗ＲＭ１１およびＲＭ２１は、下記の数式（１）により導出される。
【００３２】
【数１】
2010002965.tif 000003
【００３３】
また、複数のビア抵抗ＲＶは、下記の数式（２）〜（１２）に示されるように、図４の縮約前の等価回路の電流方程式および図６の本発明の方法による縮約後の等価回路の電流方程式において各等価回路の両端の電流が一致する条件を解くことにより導き出される２つの等値のビア抵抗ＲＶ１に縮約される。そして、縮約された配線抵抗ＲＭ１１とＲＭ２１の端部となるノードの間に配置される。すなわち、配線層Ｍ２の一方端部であるノードｎ９と、配線層Ｍ１の他方端部であるノードｎ８との間、および配線層Ｍ２の他方端部であるノードｎ１と、配線層Ｍ１の一方端部であるノードｎ０との間に、それぞれビア抵抗ＲＶ１が配置される。
【００３４】
【数２】
2010002965.tif 000004
【００３５】
なお、数式（２）〜（１２）において、配線抵抗ＲＭ１およびＲＭ２は同じ値であるのでＲＭとして扱い、ｎ０〜ｎ９は、ノードｎ０〜ｎ９における電圧を表す。
【００３６】
配線抵抗ＲＭ１１のノードｎ１に接続される側とは反対側の端部、配線抵抗ＲＭ１１のノードｎ９に接続される側とは反対側の端部、配線抵抗ＲＭ２１のノードｎ０に接続される側とは反対側の端部、配線抵抗ＲＭ２１のノードｎ８に接続される側とは反対側の端部は、ノードｎ４５に共通に接続され、配線層Ｍ１およびＭ２も流れる電流が、ノードｎ４５で交わることになる。
【００３７】
なお、図６に示される電流経路は、一例であり、実際には任意の配線端から電流が供給され、任意の配線端から引き出されるので、数式（２）〜（１１）の電流方程式は、電流供給端および電流出力端の位置をどこに設定するかで変わることになる。
【００３８】
数式（１２）は、数式（２）〜（１１）の電流方程式を解いて得られる式であり、ＩＸは、図４においてノードｎ１、ｎ０間のビア抵抗ＲＶを流れる電流値（第１の電流値）を表す。
【００３９】
また、図６の等価回路から、下記の数式（１３）が得られる。
【００４０】
【数３】
2010002965.tif 000005
【００４１】
数式（１３）において、ＩＹは、図６においてノードｎ１、ｎ０間のビア抵抗ＲＶ１を流れる電流値（第２の電流値）を表す。
【００４２】
ＩＸ＝ＩＹより、ビア抵抗ＲＶ１は、下記の数式（１４）で表される。
【００４３】
【数４】
2010002965.tif 000006
【００４４】
図６に示されるように、それぞれ直列に接続された２つの等値の配線抵抗ＲＭ１１およびＲＭ２１の対応する中点どうしを短絡することにより、少ないノード数、少ない素子数で任意の電流経路における電流配分を近似することが可能となる。
【００４５】
ここで、配線層Ｍ１および配線層Ｍ２の最大許容電流密度を、それぞれ２Ｉ／３[ｍＡ／Ｗ]、ビアホールＶＨの最大許容電流密度をＩ／３[ｍＡ／ビア]とし、配線層Ｍ２のノードｎ９から電流Ｉ（＝１０００ｍＡ）が供給され、配線層Ｍ１のノードｎ０に抜けるものと仮定する。
【００４６】
供給された電流Ｉは、ノードｎ９、ｎ８間のビア抵抗ＲＶ１と線幅Ｗの配線層Ｍ２を流れる電流に分散される。配線層Ｍ２を流れる電流は、さらに中点ノードｎ４５において線幅Ｗの配線層Ｍ１を経由してノードｎ０に向かう電流と、ノードｎ１、ｎ０間のビア抵抗ＲＶ１を経由してノードｎ０に向かう電流とに分散される。
【００４７】
ノードｎ０の配線層Ｍ１およびノードｎ９の配線層Ｍ２を流れる電流値ＩＭｍａｘは、下記の数式（１５）で表される。
【００４８】
【数５】
2010002965.tif 000007
【００４９】
また、ノードｎ９、ｎ８間およびノードｎ１、ｎ０間のビア抵抗ＲＶ１を流れる電流値ＩＶは、下記の数式（１６）で表される。
【００５０】
【数６】
2010002965.tif 000008
【００５１】
図６には、数式（１）〜（１６）を用いて、ＲＭ１＝ＲＭ２＝ＲＶ＝１Ωとして算出した各抵抗に流れる電流値を併記している。
【００５２】
＜効果＞
図６より、抵抗ネットワークの両端の配線抵抗ＲＭ２１、ＲＭ１１および両端のビア抵抗ＲＶ１を流れる電流と、図４で示した縮約前の等価回路における抵抗ネットワークの両端の配線抵抗ＲＭ２、ＲＭ１および両端のビア抵抗ＲＶを流れる電流とが同値であり、縮約前の等価回路による電流密度違反の検出結果と同じ結果を得られることが判る。
【００５３】
また、本発明の方法による縮約後の等価回路の回路規模は、ノード数５、素子数６であり、図５に示した従来の縮約方法による等価回路の回路規模は、ノード数６、素子数５であり、両者は同等であることが判る。
【００５４】
従って本発明に係る半導体集積回路の回路抵抗縮約方法を用いることで、エラー検出精度は縮約前の等価回路と同等を維持できるので擬似エラーの発生を防止できるとともに、シミュレーション収束時間は短縮することができるので、ＥＭ検証の作業効率を向上できる。
【００５５】
ここで、縮約時間の短縮のためには、数式（２）〜（１１）に示されるような電流方程式を解く代わりに、配線抵抗値、ビア抵抗値、ビア数等をパラメータとした低次の近似式を代用することも有効である。
【００５６】
また、シミュレーション上では、外部から供給される電流が、どの経路を通って外部に引き抜かれるかを識別することは一般的に困難であり、電流経路によって縮約等価回路が変わるが、全ての縮約等価回路についてシミュレーションを行うこともできないので、電流経路を識別して縮約ビア抵抗ＲＶ１を算出する代わりに、任意の電流経路を予め特定し、他の全ての電流経路の場合に共通として計算することでシミュレーションに要する時間を短縮できる。
【００５７】
＜適用例１＞
次に、図７および図８を用いて、本発明に係る半導体集積回路の回路抵抗縮約方法の適用例１について説明する。
【００５８】
図７は、図１に示した２層配線のレイアウトパターンと同じレイアウトパターンを示しており、これを１構成単位と呼称する。なお、図１に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５９】
また、図８は、図７に示したレイアウトパターンについて、本発明に係る半導体集積回路の回路抵抗縮約方法を適用して縮約した後の等価回路であり、図６に示した等価回路と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６０】
図８に示されるように、図６における複数のビアホールＶＨにより層間接続される配線層Ｍ１およびＭ２のそれぞれにおいては、複数のビアホールＶＨにより分割されて、複数の配線抵抗ＲＭ１およびＲＭ２となり、それらは数式（１）により導出される、それぞれ直列に接続された２つの等値の配線抵抗ＲＭ１１およびＲＭ２１として縮約され（ステップ(ａ)）、各配線層の対応する中点どうしは短絡されて結合ノードｎ４５となる（ステップ(ｂ)）。
【００６１】
図７に示される複数のビア抵抗ＲＶは、数式（２）〜（１１）に示される縮約前の等価回路の電流方程式を解いて得られる数式（１２）の電流値ＩＸと、数式（１３）で示される縮約後の等価回路の電流値ＩＹとが一致する条件に基づいて導出される２つの等値のビア抵抗ＲＶ１に縮約され、縮約された抵抗ネットワークの両端（電流供給および引き出し側）に配置される（ステップ(ｃ)）。
【００６２】
そして、配線層Ｍ１またはＭ２を流れる最大電流値ＩＭｍａｘは、数式（１５）で表され、ビア抵抗ＲＶ１を流れる電流値ＩＶは数式（１６）で表される。
【００６３】
従って、縮約後の配線抵抗ＲＭ１１、ＲＭ２１およびビア抵抗ＲＶ１は、縮約前の両端の配線抵抗および両端のビア抵抗を流れる電流を正確に近似している。
【００６４】
＜適用例２＞
次に、図９および図１０を用いて、本発明に係る半導体集積回路の回路抵抗縮約方法の適用例２について説明する。
【００６５】
図９には配線層Ｍ１、Ｍ２およびＭ３が、それぞれの層間に層間絶縁膜ＩＺを挟んで平行して重なり合っている状態のレイアウトパターンを示す。配線層Ｍ１とＭ２との間は、層間絶縁膜ＩＺを貫通する複数のビアホールＶＨ１０によって電気的に接続されており、複数のビアホールＶＨ１をそれぞれ複数のビア抵抗ＲＶ１０として抽出し、また隣接するビアホールＶＨ１０どうしを接続する配線層Ｍ１およびＭ２を、配線抵抗ＲＭ１、ＲＭ２として抽出する。また、配線層Ｍ２とＭ３との間は、層間絶縁膜ＩＺを貫通する複数のビアホールＶＨ２０によって電気的に接続されており、複数のビアホールＶＨ２０をそれぞれ複数のビア抵抗ＲＶ２０として抽出し、また隣接するビアホールＶＨ２０どうしを接続する配線層Ｍ２およびＭ３を、配線抵抗ＲＭ２、ＲＭ３として抽出する。
【００６６】
このような多層配線構造においても、図７に示した１構成単位を基本形とし、構成単位ごとに縮約し、各構成単位の結合ノードを短絡して、全ての構成単位についての結合ノードとする。
【００６７】
図１０は、図９に示したレイアウトパターンについて、本発明に係る半導体集積回路の回路抵抗縮約方法を適用して縮約した後の等価回路である。
【００６８】
図１０に示すように、複数のビアホールにより層間接続されるｎ層の配線層のそれぞれにおいて、複数のビアホールにより分割される複数の配線抵抗ＲＭｎ（ＲＭ１、ＲＭ２、ＲＭ３）は、数式（１）により導出される、それぞれ直列に接続された２つの等値の配線抵抗ＲＭｎ１（ＲＭ１１、ＲＭ２１、ＲＭ３１）に縮約され（ステップ(ａ)）、各配線層の対応する中点どうしは短絡されて結合ノードｎ４５となる（ステップ(ｂ)）。
【００６９】
図９に示される複数のビア抵抗ＲＶ１０およびＲＶ２０は、縮約前の等価回路の電流方程式を解いて得られる電流値と、縮約後の等価回路の電流値とが一致する条件に基づいて導出される２つの等値のビア抵抗ＲＶ１０１およびＲＶ２０１（縮約後ビア抵抗）に縮約され、縮約された抵抗ネットワークの両端（電流供給および引き出し側）に配置される（ステップ(ｃ)）。
【００７０】
従って、縮約後の配線抵抗ＲＭ１１、ＲＭ２１、ＲＭ３１、およびビア抵抗ＲＶ１０１、ＲＶ２０１は、縮約前の等価回路の電流方程式および縮約後の等価回路の電流方程式において各等価回路の両端のビアを流れる電流が一致するように算出されており、縮約前の両端の配線抵抗および両端のビア抵抗の電流分布を正確に近似することができる。このように、このように、構成単位に分割して縮約することで、多層配線構造であっても対応することができる。
【００７１】
＜適用例３＞
次に、図１１および図１２を用いて、本発明に係る半導体集積回路の回路抵抗縮約方法の適用例３について説明する。
【００７２】
図１１には配線層Ｍ１とＭ２とが、間に層間絶縁膜（図示せず）を挟んで平行して重なり合っている状態の平面レイアウトを配線層上部から見た平面図であり、配線層としては配線層Ｍ２しか見えていない。配線層Ｍ１およびＭ２の平面形状はＴ字形状をなしているが、当該Ｔ字形状を、それぞれに同じ個数のビアホールＶＨが含まれ配線長もほぼ等しくなるように３分割し、分割した１つの構成を構成単位ＵＮとして扱う。
【００７３】
配線層間は、図示されない層間絶縁膜を貫通する複数のビアホールＶＨによって電気的に接続されており、複数のビアホールＶＨをそれぞれ複数のビア抵抗ＲＶ１として抽出し、また隣接するビアホールＶＨどうしを接続する配線層Ｍ１およびＭ２を、配線抵抗ＲＭ１、ＲＭ２として抽出するという点では、図６を用いて説明した構成と同じである。
【００７４】
そして、各構成単位ＵＮに含まれる配線層Ｍ１およびＭ２のそれぞれにおいて、複数のビアホールＶＨにより分割される複数の配線抵抗ＲＭ１およびＲＭ２は、構成単位ＵＮ内で、下記の数式（１７）により導出される配線抵抗ＲＭ１１およびＲＭ２１に縮約される（ステップ(ａ)）。
【００７５】
【数７】
2010002965.tif 000009
【００７６】
図１２は、図１１に示したレイアウトパターンについて、本発明に係る半導体集積回路の回路抵抗縮約方法を適用して縮約した後の等価回路である。
【００７７】
図１２に示されるように、３つの構成単位ＵＮのそれぞれの結合部を短絡して、構成単位ＵＮの全てについて共通の結合ノードｎ４５とすることでレイアウトパターン全体の等価回路となる。構成単位ＵＮの結合部において配線層Ｍ１およびＭ２は短絡され、複数のビア抵抗ＲＶは、縮約前の等価回路の電流方程式を解いて得られる電流値（この場合は各構成単位の結合されていない側の端のビアホールを流れる電流値）と、縮約後の等価回路の電流値（この場合は各構成単位の結合されていない側の端のビアホールを流れる電流値）とが一致する条件に基づいて導出されるビア抵抗ＲＶ１に縮約され、構成単位ＵＮの短絡されていない側の端に配置される（ステップ(ｃ)）。
【００７８】
従って、縮約後の配線抵抗ＲＭ１１、ＲＭ２１およびビア抵抗ＲＶ１は、縮約前の各構成単位の結合されていない端の配線抵抗およびビア抵抗の電流分布を正確に近似することができる。このように、構成単位に分割して縮約することで、複雑なレイアウトパターンを有する半導体集積回路であっても対応することができる。
【００７９】
＜応用例＞
以上の説明においては、本発明に係る半導体集積回路の回路抵抗縮約方法をＥＭ検証に使用する例を示したが、本発明の応用としては、ＩＲドロップ検証や実負荷シミュレーション等にも使用可能である。
【図面の簡単な説明】
【００８０】
【図１】寄生抵抗の抽出の概念を説明する図である。
【図２】レイアウトパターンを寄生抵抗で表した等価回路を示す図である。
【図３】一般的な縮約方法により縮約した等価回路を示す図である。
【図４】縮約前の等価回路に対する電流シミュレーション結果を示す図である。
【図５】縮約後の等価回路に対する電流シミュレーション結果を示す図である。
【図６】本発明に係る半導体集積回路の回路抵抗縮約方法を用いて縮約した等価回路を示す図である。
【図７】本発明の適用例１における２層配線のレイアウトパターンを示す図である。
【図８】本発明の適用例１における縮約後の等価回路を示す図である。
【図９】本発明の適用例２における３層配線のレイアウトパターンを示す図である。
【図１０】本発明の適用例２における縮約後の等価回路を示す図である。
【図１１】本発明の適用例３における２層配線の平面レイアウトを示す図である。
【図１２】本発明の適用例３における縮約後の等価回路を示す図である。
【符号の説明】
【００８１】
ＶＨ  ビアホール、ＲＭ１，ＲＭ２，ＲＭ１１，ＲＭ２１  配線抵抗、ＲＶ，ＲＶ１  ビア抵抗、Ｍ１，Ｍ２  配線層。
【図１】
2010002965.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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