(57)【要約】【課題】オーバーシュート時の応答特性の良いボルテージレギュレータを提供する。【解決手段】出力端子のオーバーシュートを検出するトランジスタ（３０３）とトランジスタ（３０３）に接続したカレントミラー回路とを設け、トランジスタ（３０３）がオーバーシュートを検出すると、制御トランジスタ１６をオンして出力端子の電圧をディスチャージする。【選択図】図１
2010211788.tif 000002
【特許請求の範囲】
【請求項１】
出力端子に負荷容量が接続され、前記出力端子のオーバーシュートを検出する電圧検出回路部が、前記出力端子に接続された制御トランジスタを制御することによって、前記出力端子のオーバーシュートを低減させるボルテージレギュレータであって、
前記電圧検出回路部は、
前記出力端子のオーバーシュートを検出する第一のトランジスタと、
ゲートとドレインが前記第一のトランジスタのドレインに接続され、ソースが前記出力端子に接続された第二のトランジスタと、
ゲートが前記第二のトランジスタのゲートに接続され、ソースが前記出力端子に接続された第三のトランジスタと、
ドレインが前記第三のトランジスタのドレインに接続され、ゲートが基準電圧端子に接続され、前記第一のトランジスタより閾値の低い第四のトランジスタと、を備え、
前記第一のトランジスタが前記出力端子のオーバーシュートを検出する前に、前記第三のトランジスタのドレイン・ソース間の寄生容量によって前記出力端子のオーバーシュートを検出することを特徴とするボルテージレギュレータ。
【請求項２】
前記出力端子に接続された第一の抵抗と第二の抵抗の接続点を前記第一のトランジスタのゲートに接続したことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記第二の抵抗は複数の抵抗からなり、前記電圧検出回路部の出力によって前記第二の抵抗の抵抗値を切り替える第五のトランジスタを設けた、ことを特徴とする請求項２に記載のボルテージレギュレータ。
【請求項４】
前記電圧検出回路部は、更に
ドレインが前記第三のトランジスタのドレインに接続され、ゲートが前記基準電圧端子に接続され、前記第一のトランジスタより閾値の低い第六のトランジスタと、
ドレインが前記第六のトランジスタのソースに接続された第七のトランジスタと、を備えことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力端子に負荷容量が接続されたボルテージレギュレータに関する。
【背景技術】
【０００２】
従来のボルテージレギュレータについて説明する。図６は、従来のボルテージレギュレータを示す回路図である。
【０００３】
ボルテージレギュレータではレギュレーション動作の安定および過渡応答特性を向上のため一般に出力部にコンデンサを接続するが、本例においても負荷容量９５が接続されている。電源ユニット９１は、電源電圧ＶＤＤを出力する。ボルテージレギュレータ９２は、電源電圧ＶＤＤに基づき、一定の電圧である出力電圧Ｖｏｕｔを出力する。電圧検出回路９３は、電源電圧ＶＤＤに基づき、ＮＭＯＳトランジスタ９４をオンオフ制御する。
【０００４】
電源ユニット９１がシャットダウンすると、電源電圧ＶＤＤが低くなり、出力電圧Ｖｏｕｔも低くなる。電源電圧ＶＤＤが所定電圧よりも低くなると、電圧検出回路９３はＮＭＯＳトランジスタ９４がオンするようＮＭＯＳトランジスタ９４を制御するので、ＮＭＯＳトランジスタ９４がオンする。すると、ボルテージレギュレータ９２の出力端子と接地端子とは接続するので、負荷容量９５が強制的に放電し、ＮＭＯＳトランジスタ９４によっても出力電圧Ｖｏｕｔが低くなる。この時、ＮＭＯＳトランジスタ９４が存在しない時よりも存在する時の方が、負荷容量９５は速く放電する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１５２４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、負荷が急激に軽負荷になり、出力電圧Ｖｏｕｔがオーバーシュートすると、出力電圧Ｖｏｕｔが一定の電圧で安定するまでの時間が長くなり、ボルテージレギュレータの応答特性が悪くなる。よって、この時間を短くして応答特性を良くするためのオーバーシュート対策機能も従来の機能に加えて求められている。
【０００７】
本発明は、上記課題に鑑みてなされ、オーバーシュート時の応答特性を良くでき、且つ、シャットダウン時に負荷容量を速く放電させることができるボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００８】
出力端子のオーバーシュートを検出する第一のトランジスタと、ゲートとドレインが前記第一のトランジスタのドレインに接続された第二のトランジスタと、ゲートが前記第二のトランジスタのゲートに接続された第三のトランジスタと、ドレインが前記第三のトランジスタのドレインに接続され、ゲートが基準電圧端子に接続され、前記第一のトランジスタより閾値の低い第四のトランジスタを備えている。
【発明の効果】
【０００９】
本発明では、ボルテージレギュレータの出力電圧が検出電圧よりも高くなると、制御トランジスタがオンすることにより、負荷容量を放電させる。よって、ボルテージレギュレータの出力電圧が急激に低くなるので、ボルテージレギュレータの出力電圧が検出電圧よりも高くなってから一定の電圧で安定するまでの時間が短くなり、ボルテージレギュレータの応答特性が良くなる。従って、負荷が急激に軽負荷になり、出力電圧がオーバーシュートすることにより、出力電圧が検出電圧よりも高くなっても、ボルテージレギュレータの応答特性が良くなる。
【００１０】
また、シャットダウン時に外部から入力される外部信号が入力されることによっても、制御トランジスタがオンし、負荷容量を放電させる。よって、シャットダウン時に負荷容量を速く放電させることができ、ボルテージレギュレータの出力電圧をすばやく接地電圧にすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明のボルテージレギュレータを示す回路図である。
【図２】第一の実施形態のボルテージレギュレータを示す回路図である。
【図３】第二の実施形態のボルテージレギュレータを示す回路図である。
【図４】第三の実施形態のボルテージレギュレータを示す回路図である。
【図５】第四の実施形態のボルテージレギュレータを示す回路図である。
【図６】従来のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【００１２】
図１は、本発明のボルテージレギュレータを示す回路図である。
ボルテージレギュレータは、出力トランジスタ１１、分圧回路１２、アンプ１３、電圧検出回路１４、オア回路１５、制御トランジスタ１６及びオンオフ回路１７を備える。また、ボルテージレギュレータの出力端子には負荷容量２１が接続される。
【００１３】
出力トランジスタ１１は、ゲートをアンプ１３の出力端子に接続され、ソースを電源端子に接続され、ドレインを接地端子に分圧回路１２を介して接続される。アンプ１３は、非反転入力端子を分圧回路１２の出力端子に接続され、反転入力端子を基準電圧入力端子に接続される。
【００１４】
電圧検出回路１４は、入力端子をボルテージレギュレータの出力端子に接続され、出力端子をオア回路１５の第一入力端子に接続される。オンオフ回路１７は、入力端子をボルテージレギュレータのオンオフ制御端子Ｖ２に接続され、出力端子をオア回路１５の第二入力端子に接続される。制御トランジスタ１６は、ゲートをオア回路１５の出力端子に接続され、ソースを接地端子に接続され、ドレインをボルテージレギュレータの出力端子に接続される。また、負荷容量２１が、ボルテージレギュレータの出力端子と接地端子との間に設けられる。
【００１５】
出力トランジスタ１１は、アンプ１３の出力電圧及び電源電圧ＶＤＤに基づき、出力電圧Ｖｏｕｔを出力する。分圧回路１２は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。アンプ１３は、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し、出力電圧Ｖｏｕｔが一定の電圧になるよう出力トランジスタ１１を制御する。
【００１６】
電圧検出回路１４は、前述の一定の電圧よりも高い検出電圧が設定され、出力電圧Ｖｏｕｔが検出電圧よりも高くなったことを検出すると、検出信号を出力する。オンオフ回路１７は、シャットダウン時に外部から入力される外部信号が入力され、各要素回路をシャットダウンさせる信号を出力し、外部信号に対してチャタリングやノイズ対策のためにヒステリシス特性を有する回路である。オア回路１５は、検出信号または外部信号が入力されると、制御トランジスタ１６をオンさせる。制御トランジスタ１６は、オンすることにより、負荷容量２１を放電させる。
【００１７】
次に、ボルテージレギュレータの動作について説明する。
出力電圧Ｖｏｕｔが所定電圧よりも高いと、つまり、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いと、アンプ１３の出力電圧（出力トランジスタ１１のゲート電圧）が高くなり、出力トランジスタ１１はオフしていき、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記のように、出力電圧Ｖｏｕｔは高くなる。つまり、出力電圧Ｖｏｕｔが一定になる。
【００１８】
負荷が急激に軽負荷になった場合、出力電圧Ｖｏｕｔがオーバーシュートすることがある。この時、出力電圧Ｖｏｕｔは検出電圧よりも高くなっている。
【００１９】
出力電圧Ｖｏｕｔが検出電圧よりも高くなると、出力電圧Ｖ１はハイになる。つまり、電圧検出回路１４は検出信号を出力することになる。すると、オア回路１５の出力電圧もハイになり、制御トランジスタ１６はオンし、容量２１が放電する。すると、出力電圧Ｖｏｕｔが急激に低くなるので、出力電圧Ｖｏｕｔが検出電圧よりも高くなってから一定の電圧で安定するまでの時間が短くなり、ボルテージレギュレータの応答特性が良くなる。
【００２０】
温度が高くなり、出力トランジスタ１１のリーク電流が多くなった場合、出力電圧Ｖｏｕｔが検出電圧よりも高くなることがある。
【００２１】
出力電圧Ｖｏｕｔが検出電圧よりも高くなると、出力電圧Ｖ１はハイになる。つまり、電圧検出回路１４は検出信号を出力することになる。すると、オア回路１５の出力電圧もハイになり、制御トランジスタ１６はオンし、容量２１が放電する。すると、出力電圧Ｖｏｕｔが急激に低くなるので、出力電圧Ｖｏｕｔは検出電圧以上になりにくくなり、出力電圧Ｖｏｕｔの検出電圧以上への上昇が抑制される。
【００２２】
その後、リーク電流により、出力電圧Ｖｏｕｔが再度高くなると、前述のように出力電圧Ｖｏｕｔが再度低くなり、容量２１の放電が間欠的に行われることになる。
【００２３】
シャットダウンの時、ボルテージレギュレータは、外部から、オンオフ制御端子Ｖ２の入力電圧がハイになるよう制御される。オア回路１５の出力電圧はハイになり、制御トランジスタ１６はオンし、容量２１が放電する。すると、シャットダウン時に負荷容量２１を速く放電させることができる。
【００２４】
以下、図面を参照して本発明のボルテージレギュレータの詳細な実施形態について説明する。
［第一の実施形態］
図２は、第一の実施形態のボルテージレギュレータの回路図である。
【００２５】
第一の実施形態のボルテージレギュレータは、出力トランジスタ１１と、分圧回路１２と、アンプ１３と、電圧検出回路部３５１と、オア回路１５と、制御トランジスタ１６とを備えている。分圧回路１２は、抵抗３２１と抵抗３２２とを備えている。電圧検出回路部３２１はＰＭＯＳトランジスタ３０１と、ＰＭＯＳトランジスタ３０２と、ＮＭＯＳトランジスタ３０３と、ＮＭＯＳトランジスタ３０４と、インバータ３０５と、インバータ３０６とを備えている。
【００２６】
アンプ１３は、出力は出力トランジスタ１１のゲートに接続され、非反転入力端子はノード３１２に接続され、反転入力端子はノード３１１に接続される。出力トランジスタ１１は、ドレインは出力端子３１３に接続され、ソースは電源端子３１４に接続される。分圧回路１２は、一方は出力端子３１３に接続され、他方は接地端子３１５に接続され、出力がノード３１２と電圧検出回路部３２１のＮＭＯＳトランジスタ３０３のゲートに接続される。電圧検出回路部３２１は出力がオア回路１５に接続される。オア回路１５は、一方の入力端子に電圧検出回路部３２１の出力が接続され、もう一方の入力端子にＯＮＯＦＦＢ端子３１６が接続され、出力が制御トランジスタ１６のゲートに接続される。制御トランジスタ１６は、ソースが接地端子３１５に接続され、ドレインが出力端子３１３に接続される。
【００２７】
分圧回路１２は、抵抗３２１と抵抗３２２の接続点がノード３１２に接続され、抵抗３２１の他方が出力端子３１３に接続され、抵抗３２２の他方が接地端子３１５に接続される。
【００２８】
電圧検出回路部３５１は、ＮＭＯＳトランジスタ３０３のドレインはＰＭＯＳトランジスタ３０１のドレインおよびゲートとＰＭＯＳトランジスタ３０２のゲートに接続され、ソースは接地端子３１５に接続される。ＰＭＯＳトランジスタ３０１は、ソースは出力端子３１３に接続される。ＰＭＯＳトランジスタ３０２は、ドレインはインバータ３０５入力端子およびＮＭＯＳトランジスタ３０４のドレインに接続され、ソースは出力端子３１３に接続される。ＮＭＯＳトランジスタ３０４は、ゲートは基準電圧端子３１１に接続され、ソースは接地端子３１５に接続される。インバータ３０６は、入力はインバータ３０５の出力端子に接続され、出力はオア回路１５の入力端子に接続される。
【００２９】
次にボルテージレギュレータの動作について説明する。
ＯＮＯＦＦＢ端子３１６にローの信号が入力され、通常動作状態にあるとき、ＮＭＯＳトランジスタ３０４がオンしノード３１７がローとなる。するとオア回路１５の出力はローとなり制御トランジスタ１６をオフさせ出力端子３１３の電圧Ｖｏｕｔの制御は行われない。
【００３０】
出力端子３１３に接続された負荷が、重負荷から軽負荷に急激に変化すると出力端子３１３の電圧Ｖｏｕｔにオーバーシュートが発生する。するとＰＭＯＳトランジスタ３０２のドレイン・ソース間の寄生容量によってノード３１７の電圧が瞬間的にハイになる。そしてオア回路１５の出力がハイとなり制御トランジスタ１６をオンさせる。こうして出力端子３１３の電圧を減少させ、オーバーシュートを低減させる。その後、ノード３１２の電圧にも同様にオーバーシュートが発生するので、オーバーシュートをＮＭＯＳトランジスタ３０３が検出してオンし、ＰＭＯＳトランジスタ３０１に電流が流れていく。ＰＭＯＳトランジスタ３０１と３０２はカレントミラーとなっているため、ＰＭＯＳトランジスタ３０２にも電流が流れノード３１７がハイとなる。そして、オア回路１５の出力がハイとなり制御トランジスタ１６をオンさせる。こうして出力端子３１３の電圧を減少させ、オーバーシュートを低減させる。
【００３１】
上述のように構成した電圧検出回路部３５１は、電圧Ｖｏｕｔにオーバーシュートが出た直後には、ＰＭＯＳトランジスタ３０２のドレイン・ソース間の寄生容量によって制御トランジスタ１６をすぐにオンさせてＶｏｕｔの電圧を下げ、その後オーバーシュートが減少するまでの間、ＮＭＯＳトランジスタ３０３がオーバーシュートを検出することによって制御トランジスタ１６をオンさせＶｏｕｔの電圧を下げていく。ＮＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４の閾値は、ＮＭＯＳトランジスタ３０４の閾値のほうを低くしておく。この閾値差はオーバーシュートを検出する時の検出電圧となり、オーバーシュートが発生してノード３１２の電圧が閾値差以上大きくなった時のみＮＭＯＳ３０３がオンしてＶｏｕｔの電圧を下げることができるようになる。また、図示はしないがＰＭＯＳトランジスタ３０１とＰＭＯＳトランジスタ３０２のソースは電源端子３１４に接続しても良い。
【００３２】
以上に説明したように、第一の実施形態のボルテージレギュレータによれば出力端子３１３にオーバーシュートが発生した時、制御トランジスタ１６をオンさせてオーバーシュートを低減させることができる。
［第二の実施形態］
図３は、第二の実施形態のボルテージレギュレータの回路図である。
【００３３】
図２との違いは抵抗６０１、６０２、６０３を用いてオーバーシュートの検出電圧を設定し、ＮＭＯＳトランジスタ６０４を用いて解除電圧にヒステリシスをつけている点である。接続としては、抵抗６０１と抵抗６０２の接続点がＮＭＯＳトランジスタ３０３のゲートに接続され、抵抗６０１の他方が出力端子３１３に接続される。抵抗６０２と抵抗６０３の接続点がＮＭＯＳトランジスタ６０４のドレインに接続され、抵抗６０３の他方が接地端子３１５に接続される。ＮＭＯＳトランジスタ６０４は、ゲートはインバータ３０５の出力に接続され、ソースは接地端子３１５に接続される。
【００３４】
次に第二の実施形態のボルテージレギュレータの動作について説明する。
出力端子３１３の電圧Ｖｏｕｔにオーバーシュートが発生するとノード６１２の電圧にも同様にオーバーシュートが発生する。するとこのオーバーシュートを検出してＮＭＯＳトランジスタ３０３がオンしてＰＭＯＳトランジスタ３０１に電流が流れていく。ＰＭＯＳトランジスタ３０１と３０２はカレントミラーとなっているため、ＰＭＯＳトランジスタ３０２にも電流が流れノード３１７がハイとなる。そしてオア回路１５の出力がハイとなり制御トランジスタ１６をオンさせる。こうして出力端子３１３の電圧を減少させ、オーバーシュートを低減させる。オーバーシュートを検出する電圧は抵抗６０１、６０２、６０３の比で決定する。このため、この比を調節することで検出電圧を任意に調節することができる。また、図示はしないが、抵抗６０１、６０２、６０３をトリミングできるようにするとプロセスバラツキを考慮した微調整を行うことができるようになる。
【００３５】
出力端子３１３にオーバーシュートが発生するとノード３１７がハイとなり、制御トランジスタ１６がオンして出力端子３１３のオーバーシュートを減少させていく。その後オーバーシュートが減少してきたとき、インバータ３０５の出力はローのため、ＮＭＯＳトランジスタ６０４がオフし抵抗の比が変わり解除電圧が低くなる。このため、検出電圧よりも低い解除電圧でＮＭＯＳトランジスタ３０３をオフし、ノード３１７の電圧をハイからローへ反転させ制御トランジスタ１６をオフさせる事ができる。このようにしてノード３１２の検出電圧と解除電圧に差をつけることで、制御トランジスタ１６が検出電圧付近でのオンオフを繰り返し、ノイズが発生する事を防ぐことができる。なお、図示はしないがＰＭＯＳトランジスタ３０１とＰＭＯＳトランジスタ３０２のソースは電源端子３１４に接続しても良い。
【００３６】
以上に説明したように、第二の実施形態のボルテージレギュレータによれば出力端子３１３にオーバーシュートが発生した時、制御トランジスタ１６をオンさせてオーバーシュートを低減させることができる。また、オーバーシュートの検出電圧と解除電圧を抵抗によって任意に調整でき、ヒステリシスを用いて制御トランジスタ１６をオンオフさせることでノイズ発生を防ぐことができる。
［第三の実施形態］
図４は、第三の実施形態のボルテージレギュレータの回路図である。
【００３７】
図２との違いはＮＭＯＳトランジスタ４０１とＮＭＯＳトランジスタ４０２を追加してオーバーシュートの検出電圧と解除電圧にヒステリシスが付くようにした点である。接続としては、ＮＭＯＳトランジスタ４０１は、ゲートはノード３１１に接続され、ドレインはノード３１７に接続され、ソースはＮＭＯＳトランジスタ４０２のドレインに接続される。ＮＭＯＳトランジスタ４０２は、ゲートはインバータ３０５の出力に接続され、ソースは接地端子３１５に接続される。
【００３８】
次に第三の実施形態のボルテージレギュレータの動作について説明する。
出力端子３１３にオーバーシュートが発生するとノード３１７がハイとなり、制御トランジスタ１６がオンして出力端子３１３のオーバーシュートを減少させていく。その後オーバーシュートが減少してきたとき、インバータ３０５の出力はローのためＮＭＯＳトランジスタ４０２がオフし、ノード３１７の反転レベルが低くなる。これはノード３１２の解除電圧が低くなることと同じである。そしてオーバーシュートが減少しノード３１２の電圧が下がってきた時、ノード３１２の検出電圧よりも低い解除電圧でＮＭＯＳトランジスタ３０３がオフし、ノード３１７の電圧をハイからローへ反転させ制御トランジスタ１６をオフさせる。このようにしてノード３１２の検出電圧と解除電圧に差をつけることで、制御トランジスタ１６が検出電圧付近でのオンオフを繰り返しノイズが発生する事を防ぐことができる。なお、図示はしないがＰＭＯＳトランジスタ３０１とＰＭＯＳトランジスタ３０２のソースは電源端子３１４に接続しても良い。
【００３９】
以上に説明したように、第三の実施形態のボルテージレギュレータによれば出力端子３１３にオーバーシュートが発生した時、制御トランジスタ１６をオンさせてオーバーシュートを低減させることができる。また、オーバーシュートの検出電圧と解除電圧にヒステリシスを用いて制御トランジスタ１６をオンオフさせることでノイズ発生を防ぐことができる。
［第四の実施形態］
図５は、第四の実施形態のボルテージレギュレータの回路図である。
【００４０】
図２との違いはＮｃｈディプレッショントランジスタ５０２とＮＭＯＳトランジスタ５０１を用いて出力電圧のオーバーシュートを検出している点である。接続としては、ＮＭＯＳトランジスタ５０１は、ゲートはノード３１２に接続され、ドレインはノード３１７に接続され、ソースは接地端子３１５に接続される。Ｎｃｈディプレッショントランジスタ５０２は、ゲートおよびソースはノード３１７に接続され、ドレインは電源端子３１４に接続される。
【００４１】
次に第四の実施形態のボルテージレギュレータの動作について説明する。
ＯＮＯＦＦＢ端子３１６にローの信号が入力され、通常動作状態にあるとき、ＮＭＯＳトランジスタ５０４はオフしノード３１７がハイとなる。するとオア回路１５の出力はローとなり制御トランジスタ１６をオフさせ出力端子３１３の電圧Ｖｏｕｔの制御は行われない。
【００４２】
出力端子３１３に接続された負荷が、重負荷から軽負荷に急激に変化すると出力端子３１３の電圧Ｖｏｕｔにオーバーシュートが発生する。するとノード３１２の電圧にも同様にオーバーシュートが発生し、このオーバーシュートを検出してＮＭＯＳトランジスタ５０１がオンする。ＮＭＯＳトランジスタ５０１がオンするとノード３１７はローとなり、オア回路１５の出力がハイとなって制御トランジスタ１６をオンさせる。こうして出力端子３１３の電圧を減少させ、オーバーシュートを低減させる。
【００４３】
以上に説明したように、第四の実施形態のボルテージレギュレータによれば出力端子３１３にオーバーシュートが発生した時、制御トランジスタ１６をオンさせてオーバーシュートを低減させることができる。また、用いるトランジスタが少ないためレイアウト面積を小さくすることができる。
【符号の説明】
【００４４】
１１  出力トランジスタ
１２  分圧回路
１３  アンプ
１４  電圧検出回路
１５  オア回路
１６  制御トランジスタ
１７  オンオフ回路
２１  負荷容量
３１１  基準電圧端子
３１３  出力端子
３１４  電源端子
３１５  接地端子
３１６  ＯＮＯＦＦＢ端子
３５１、４５１、５５１、６５１  電圧検出回路部
【図１】
2010211788.tif 000003
【図２】
2010211788.tif 000004
【図３】
2010211788.tif 000005
【図４】
2010211788.tif 000006
【図５】
2010211788.tif 000007
【図６】
2010211788.tif 000008