(57)【要約】【課題】ＭＯＳ電界効果トランジスタの電流特性を向上させる。【解決手段】Ｐチャネル型ＭＯＳ電界効果トランジスタが形成された半導体基板の上方に、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように圧縮応力膜３００が形成され、さらに、この圧縮応力膜３００には、Ｐチャネル型ＭＯＳ電界効果トランジスタのチャネル方向に沿った間隙部３１０が設けられ、この間隙部３１０により圧縮応力膜３００のうちＰチャネル型ＭＯＳ電界効果トランジスタのゲート電極２００を覆っている部分がチャネル方向と垂直に交わる方向に分割されている。【選択図】図１
2010287812.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたソース領域とドレイン領域と該ソース領域と該ドレイン領域との間に位置するチャネル領域と、前記チャネル領域の上方に形成されたゲート電極とを備えたＰチャネル型ＭＯＳ電界効果トランジスタと、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に形成された圧縮応力膜とを有し、
前記圧縮応力膜には、前記ソース領域と前記ドレイン領域とを結ぶチャネル方向に沿った間隙部が設けられ、
前記間隙部により前記圧縮応力膜のうち前記ゲート電極を覆っている部分が前記チャネル方向と垂直に交わる方向に分割されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、素子分離領域と該素子分離領域に包囲された素子形成領域とを備え、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタは、前記素子形成領域に形成され、
前記圧縮応力膜に設けられた前記間隙部は、前記素子形成領域の上方に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記圧縮応力膜が形成された前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に引っ張り応力膜が形成され、
前記引っ張り応力膜には、前記チャネル方向と垂直に交わる方向に間隙部が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記引っ張り応力膜は、前記ソース領域の上方および前記ドレイン領域の上方に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板にソース領域とドレイン領域とを形成し、前記ソース領域と前記ドレイン領域との間の領域の上方にゲート電極を形成して、Ｐチャネル型ＭＯＳ電界効果トランジスタを形成する工程と、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に圧縮応力膜を形成する工程と、
前記圧縮応力膜に、前記ソース領域と前記ドレイン領域とを結ぶチャネル方向に沿った間隙部を設ける工程とを有し、
前記間隙部により前記圧縮応力膜のうち前記ゲート電極を覆っている部分が前記チャネル方向と垂直に交わる方向に分割されていることを特徴とする半導体装置の製造方法。
【請求項６】
前記圧縮応力膜が形成された前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に引っ張り応力膜を形成する工程と、
前記引っ張り応力膜に、前記チャネル方向と垂直に交わる方向に間隙部を設ける工程とを有することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタの電流特性を向上させる構成として、半導体基板上にＭＯＳ電界効果トランジスタを覆うように、ＭＯＳ電界効果トランジスタのチャネル領域に応力を発生する応力膜を形成することが知られている。
【０００３】
特に、Ｐチャネル型ＭＯＳ電界効果トランジスタに関しては、応力膜に圧縮応力膜を用いることで、電流特性が向上することが知られている。さらに、Ｎチャネル型ＭＯＳ電界効果トランジスタに関しては、応力膜に引っ張り応力膜を用いることで、電流特性が向上することが知られている。
【０００４】
また、応力膜によるチャネル領域への応力の発生の仕方を工夫して、さらに、ＭＯＳ電界効果トランジスタの電流特性を向上させる技術も知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−８７６４０号公報
【特許文献２】特開２００７−２７３５９号公報
【特許文献３】特開２００８−２１８５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＭＯＳ電界効果トランジスタのさらなる微細化が進んだ場合には、上記背景技術ではＭＯＳ電界効果トランジスタの電流特性を十分に向上できない可能性がある。
【０００７】
この課題はＰチャネル型ＭＯＳ電界効果トランジスタおよびＮチャネル型ＭＯＳ電界効果トランジスタのそれぞれに発生するものであるが、本発明の一観点では、このうちＰチャネル型ＭＯＳ電界効果トランジスタの課題に注目している。
【課題を解決するための手段】
【０００８】
本発明の一観点の半導体装置によれば、Ｐチャネル型ＭＯＳ電界効果トランジスタが形成された半導体基板の上方に、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように圧縮応力膜が形成され、さらに、この圧縮応力膜には、Ｐチャネル型ＭＯＳ電界効果トランジスタのチャネル方向に沿った間隙部が設けられ、この間隙部により圧縮応力膜のうちＰチャネル型ＭＯＳ電界効果トランジスタのゲート電極を覆っている部分がチャネル方向と垂直に交わる方向に分割されている。
【発明の効果】
【０００９】
開示の半導体装置では、Ｐチャネル型ＭＯＳ電界効果トランジスタのチャネル領域に発生する圧縮応力のうち、チャネル方向と垂直に交わる方向の圧縮応力を選択的に低減して、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置の上面図である。
【図２】図１の圧縮応力膜の上面図である。
【図３】第１実施形態に係る半導体装置の断面図である。
【図４】第１実施形態に係る半導体装置の断面図である。
【図５】第１実施形態を説明する圧縮応力の計算結果である。
【図６】第１実施形態に係る半導体装置の変形例を説明する上面図である。
【図７】図６の圧縮応力膜の上面図である。
【図８】第２実施形態に係る半導体装置の上面図である。
【図９】図８の圧縮応力膜の上面図である。
【図１０】第２実施形態に係る半導体装置の断面図である。
【図１１】第２実施形態に係る半導体装置の断面図である。
【図１２】第２実施形態に係る半導体装置の変形例１を説明する上面図である。
【図１３】図１２の圧縮応力膜の上面図である。
【図１４】第２実施形態に係る半導体装置の変形例２を説明する上面図である。
【図１５】図１４の圧縮応力膜の上面図である。
【図１６】第２実施形態に係る半導体装置の変形例３を説明する上面図である。
【図１７】図１６の圧縮応力膜の上面図である。
【図１８】第３実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１９】第３実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２０】第３実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２１】第３実施形態に係る半導体装置の製造方法を説明する断面図である。
【発明を実施するための形態】
【００１１】
まず、本発明の半導体装置の第１実施形態について、図１〜図５を用いて説明する。
図１は、第１実施形態に係る半導体装置の一例の上面図であり、図３は図１の半導体装置の点鎖線Ａ−Ａに対応する断面図であり、図４は図１の半導体装置の点鎖線Ｂ−Ｂに対応する断面図である。
【００１２】
第１実施形態に係る半導体装置は、図１、図３および図４に示されるように、素子形成領域１１０と素子形成領域１１０を包囲する素子分離領域１２０とを備える半導体基板１００を有する。
【００１３】
半導体基板１００には例えばシリコン基板が用いられ、素子分離領域１２０はシリコン酸化膜（ＳｉＯ2）等の絶縁性を有する物質を用いて形成されている。
さらに、第１実施形態に係る半導体装置は、素子形成領域１１０に形成されたソース領域１１１とドレイン領域１１２とチャネル領域１１３と、半導体基板１００の上方にゲート絶縁膜１３０を介して形成されたゲート電極２００とを備える。これらの構成により、Ｐチャネル型ＭＯＳ電界効果トランジスタが構成されている。
【００１４】
チャネル領域１１３は、ソース領域１１１とドレイン領域１１２との間に位置し、ゲート電極２００はチャネル領域１１３の上方に形成されている。
素子形成領域１１０にはｎ型ウェルが形成されており、ソース領域１１１とドレイン領域１１２にはｐ型の不純物イオンが注入されている。ゲート電極２００には例えばポリシリコン膜が用いられている。ゲート絶縁膜１３０には例えばシリコン酸化膜（ＳｉＯ2）が用いられている。ゲート電極２００の側壁には側壁絶縁膜２１０が形成されている。
【００１５】
ゲート電極２００は素子形成領域１１０の一辺から対向する辺に向かって連続して延在しており、ゲート電極２００の延在方向の両端部は素子分離領域１２０上にそれぞれ位置している。
【００１６】
Ｐチャネル型ＭＯＳ電界効果トランジスタは、例えば、ソース領域１１１とドレイン領域１１２とを結ぶチャネル方向Ｌが半導体基板１００の〈１１０〉軸と沿うように配置されている。
【００１７】
ここで、チャネル方向Ｌは、ゲート電極２００の延在方向と垂直に交わる方向であり、ゲート長方向と称される場合もある。
さらに、第１実施形態に係る半導体装置は、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に形成された圧縮応力膜３００を有する。
【００１８】
圧縮応力膜は、ＭＯＳ電界効果トランジスタを覆うことで、ＭＯＳ電界効果トランジスタのチャネル領域に圧縮応力を発生させる性質を備える。
第１実施形態では、圧縮応力膜３００によりＰチャネル型ＭＯＳ電界効果トランジスタのチャネル領域１１３に圧縮応力が発生し、これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流量を増加することが可能となる。
【００１９】
圧縮応力膜３００には例えばシリコン窒化膜（ＳｉＮ）が用いられている。
圧縮応力膜３００は、ゲート電極２００を覆うように素子形成領域１１０上および素子分離領域１２０上に形成されている。
【００２０】
さらに、第１実施形態では、圧縮応力膜３００にチャネル方向Ｌに沿った間隙部３１０が設けられ、間隙部３１０により圧縮応力膜３００のうちゲート電極２００を覆っている部分がチャネル方向Ｌと垂直に交わる方向に分割されている。
【００２１】
図２は図１の圧縮応力膜３００の上面を示した図である。ここで、チャネル方向Ｌと垂直に交わる方向とは、つまり、ゲート電極２００の延在方向である。
すなわち、間隙部３１０はゲート電極２００の延在方向における中間領域上に位置するように設けられており、間隙部３１０によりゲート電極２００の延在方向に分割された圧縮応力膜３００はそれぞれゲート電極２００を覆っている。ここで、ゲート電極２００の中間領域とは、ゲート電極２００の延在方向における両端部の間に挟まれた領域のことである。
【００２２】
さらに、間隙部３１０は素子形成領域１１０の上方に位置している。間隙部３１０は素子形成領域１１０のチャネル方向Ｌにおける一端から対向する他端に渡って連続するように設けられ、間隙部３１０のチャネル方向Ｌにおける両端は素子分離領域１２０の上方にそれぞれ位置している。
【００２３】
ここで、圧縮応力膜３００は間隙部３１０を包囲するように連続的に形成されている。
第１実施形態では、上述した通り、圧縮応力膜３００にチャネル方向Ｌに沿った間隙部３１０が設けられ、間隙部３１０により圧縮応力膜３００のうちゲート電極２００を覆っている部分がチャネル方向Ｌと垂直に交わる方向に分割されている。この構成によれば、圧縮応力膜３００によりチャネル領域１１３に発生する圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的に低減することが可能となる。
【００２４】
つまり、第１実施形態では、圧縮応力膜３００によりチャネル領域１１３に発生する圧縮応力のうち、チャネル方向Ｌに発生する圧縮応力を維持しつつ、チャネル方向Ｌと垂直に交わる方向の圧縮応力を低減することが可能となる。
【００２５】
ここで、図５は、Ｐ型半導体基板において、〈１１０〉軸方向に流れる電流の電流増加率と、〈１１０〉軸方向に発生する圧縮応力および〈１１０〉軸方向と垂直に交わる方向に発生する圧縮応力との関係を示した計算結果である。
【００２６】
図５の符号５１０の枠内に縦方向に並んだ各値は、〈１１０〉軸方向に発生する圧縮応力（Ｍｐａ）を示し、上から下に向かって値が大きくなっている。０．０Ｍｐａから１４０．０Ｍｐａまで、２０．０Ｍｐａ間隔の値が記載されている。
【００２７】
図５の符号５２０の枠内に横方向に並んだ各値は、〈１１０〉軸方向と垂直に交わる方向に発生する圧縮応力（Ｍｐａ）を示し、左から右に向かって値が大きくなっている。−１４０．０Ｍｐａから１４０．０Ｍｐａまで、２０．０Ｍｐａ間隔の値が記載されている。
【００２８】
図５の符号５３０の枠内の各数値は、〈１１０〉軸方向および〈１１０〉軸方向と垂直に交わる方向に所定の圧縮応力が発生した場合に、〈１１０〉軸方向に流れる電流の増加率（％）を示したものである。増加率は、〈１１０〉軸方向および〈１１０〉軸方向と垂直に交わる方向に発生する圧縮応力が共に０．０Ｍｐａの場合の電流値を基準としている。
【００２９】
この計算結果から明らかなように、〈１１０〉軸方向の圧縮応力が増加するに伴い〈１１０〉方向に流れる電流は増加し、〈１１０〉軸方向と垂直に交わる方向の圧縮応力が増加するに伴い〈１１０〉方向に流れる電流は低下する。
【００３０】
例えば、〈１１０〉軸方向と垂直に交わる方向に発生する応力が０．０Ｍｐａの場合、〈１１０〉軸方向に発生する応力が２０．０Ｍｐａ、４０．０Ｍｐａ、６０．０Ｍｐａと増加するに伴い電流増加率は１．４３６、２．８７１、４．３０７％と増大する。
【００３１】
一方、〈１１０〉軸方向に発生する応力が０．０Ｍｐａの場合、〈１１０〉軸方向と垂直に交わる方向に発生する応力が２０．０Ｍｐａ、４０．０Ｍｐａ、６０．０Ｍｐａと増加するに伴い電流増加率は−１．３２６、−２．６５３、−３．９７９％と低下する。
【００３２】
第１実施形態において、Ｐチャネル型ＭＯＳ電界効果トランジスタを、例えば、チャネル方向Ｌが半導体基板１００の〈１１０〉軸に沿うように配置する。その場合、チャネル領域１１３をチャネル方向Ｌに流れる電流と、チャネル領域１１３に発生する圧縮応力との関係は、上記の計算結果と同じ関係になると考えられる。
【００３３】
すなわち、Ｐチャネル型ＭＯＳ電界効果トランジスタに関しては、チャネル領域１１３に発生する圧縮応力のうちチャネル方向Ｌの圧縮応力の増加に伴い電流量は増加するが、チャネル方向Ｌに対して垂直方向の圧縮応力の増加に伴い電流量は低減すると考えられる。換言すると、チャネル領域１１３に発生するチャネル方向Ｌと垂直に交わる方向の圧縮応力の低下に伴い電流量は増加すると考えられる。
【００３４】
第１実施形態によれば、上述した通り、チャネル領域１１３に発生する圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的に低減することが可能となる。このため、第１実施形態では、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流量を増加することが可能となる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性を向上させることが可能となる。
【００３５】
さらに、第１実施形態では、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性を、圧縮応力膜３００に設けられた間隙部３１０の位置を工夫したことで実現することが可能となる。このため、第１実施形態では、新たな材料を用いることや複雑な構成を必要とせず、特性が向上された半導体装置を安価に提供することが可能となる。
【００３６】
さらに、第１実施形態では、圧縮応力膜３００が形成されたＰチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に引っ張り応力膜４００が形成されている。
【００３７】
詳しくは、圧縮応力膜３００が形成されたＰチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に層間絶縁膜３５０が形成され、この層間絶縁膜３５０の上方に引っ張り応力膜４００が形成されている。
【００３８】
引っ張り応力膜４００には例えばシリコン窒化膜（ＳｉＮ）が用いられている。
引っ張り応力膜４００は、素子形成領域１１０の上方および素子分離領域１２０の上方に形成され、ソース領域１１１およびドレイン領域１１２の上方を覆っている。
【００３９】
さらに、第１実施形態では、引っ張り応力膜４００には、チャネル方向Ｌと垂直に交わる方向に間隙部４１０が設けられている。
間隙部４１０によりゲート電極２００は引っ張り応力膜４００から露出されている。間隙部４１０により引っ張り応力膜４００はチャネル方向Ｌに分割されている。分割された一方の引っ張り応力膜４０１はソース領域１１１上に位置し、分割されたもう一方の引っ張り応力膜４０２はドレイン領域１１２上に位置している。分割された引っ張り応力膜４０１、４０２はそれぞれゲート電極２００から離間して配置されている。
【００４０】
なお、ここでは、チャネル方向Ｌにおける素子形成領域１１０の両端部がそれぞれ引っ張り応力膜４００から露出している場合を例示している。
第１実施形態では、上述した通り、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に引っ張り応力膜４００が形成され、この引っ張り応力膜４００にチャネル方向Ｌと垂直に交わる方向に間隙部４１０が設けられている。この構成によれば、チャネル方向Ｌと垂直に交わる方向の引っ張り応力を素子形成領域１１０に選択的に発生させることが可能となる。或いは、圧縮応力膜３００が素子形成領域１１０に発生させる圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的に低減することが可能となる。
【００４１】
このため、第１実施形態では、チャネル領域１１３に発生する圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的にさらに低減することが可能となる。
これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流量を増加することが可能となり、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性をさらに向上させることが可能となる。
【００４２】
ここで、引っ張り応力膜４００により、チャネル領域１１３に発生したチャネル方向Ｌと垂直に交わる方向の圧縮応力を十分に低減することが可能となる場合には、圧縮応力膜３００に間隙部３１０を必ずしも設ける必要は無い。
【００４３】
図６は第１実施形態の半導体装置の変形例の上面図であり、図７は図６の圧縮応力膜３００の上面を示した図である。
変形例では、圧縮応力膜３００は間隙部３１０によりチャネル方向Ｌと垂直に交わる方向に分断されている。
【００４４】
つまり、間隙部３１０によりチャネル方向Ｌと垂直に交わる方向に分割された各圧縮応力膜３００は、独立した膜として形成されている。
変形例のような構成によっても、チャネル領域１１３に効果的に圧縮応力を発生させ、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性を向上させることが可能となる。
【００４５】
次に、半導体装置の第２実施形態について、図８〜図１１を用いて説明する。
図８は、第２実施形態に係る半導体装置の一例の上面図であり、図１０は図８の半導体装置の点鎖線Ａ−Ａに対応する断面図であり、図１１は図８の半導体装置の点鎖線Ｂ−Ｂに対応する断面図である。
【００４６】
第２実施形態に係る半導体装置は、図８、図１０および図１１に示されるように、素子分離領域１２０と、素子分離領域１２０により分離されて隣り合う第１の素子形成領域１１０ａと第２の素子形成領域１１０ｂとを備える半導体基板１００を有する。
【００４７】
第２実施形態に係る半導体装置は、第１の素子形成領域１１０ａに形成された第１のＰチャネル型ＭＯＳ電界効果トランジスタと、第２の素子形成領域１１０ｂに形成された第２のＰチャネル型ＭＯＳ電界効果トランジスタとを有する。
【００４８】
第１の素子形成領域１１０ａおよび第２の素子形成領域１１０ｂのそれぞれにはソース領域１１１とドレイン領域１１２とチャネル領域１１３とが設けられ、各チャネル領域１１３の上方にはゲート絶縁膜１３０を介してゲート電極２００が形成されている。
【００４９】
第１のＰチャネル型ＭＯＳ電界効果トランジスタと第２のＰチャネル型ＭＯＳ電界効果トランジスタとは、各チャネル方向Ｌが同じ方向となるように配置されている。さらに、第１のＰチャネル型ＭＯＳ電界効果トランジスタと第２のＰチャネル型ＭＯＳ電界効果トランジスタとは、各チャネル方向Ｌが、例えば、半導体基板１００の〈１１０〉軸と沿うように配置されている。
【００５０】
ここで、第１の素子形成領域１１０ａと第２の素子形成領域１１０ｂとは、第１のＰチャネル型ＭＯＳ電界効果トランジスタおよび第２のＰチャネル型ＭＯＳ電界効果トランジスタのチャネル方向Ｌと垂直に交わる方向に隣り合って配置されている。
【００５１】
第２実施形態では、第１のＰチャネル型ＭＯＳ電界効果トランジスタと第２のＰチャネル型電界効果トランジスタとは共通のゲート電極２００を備える。
ゲート電極２００は第１の素子形成領域１１０ａから素子分離領域１２０を介して第２の素子形成領域１１０ｂに渡って連続して形成されている。
【００５２】
第２実施形態に係る半導体装置は、第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に形成された圧縮応力膜３００を有している。
【００５３】
圧縮応力膜３００は、ゲート電極２００を覆うように第１の素子形成領域１１０ａの上方および第２の素子形成領域１１０ｂの上方および素子分離領域１２０の上方に形成されている。
【００５４】
さらに、第２実施形態では、圧縮応力膜３００に第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタのチャネル方向Ｌに沿った間隙部３１０が設けられている。
図９は図８の圧縮応力膜３００の上面を示した図である。
【００５５】
間隙部３１０により圧縮応力膜３００のうちゲート電極２００を覆っている部分がチャネル方向Ｌと垂直に交わる方向に分割されている。
間隙部３１０は第１の素子形成領域１１０ａと第２の素子形成領域１１０ｂとの間に位置する素子分離領域１２０の上方に位置している。
【００５６】
チャネル方向Ｌにおける間隙部３１０の両端部は、各第１および第２の素子形成領域１１０ａ、１１０ｂのチャネル方向Ｌにおける端部よりも、ゲート電極２００に対してチャネル方向Ｌに遠ざかるように位置している。
【００５７】
ここで、圧縮応力膜３００は間隙部３１０を包囲するように連続的に形成されている。
第２実施形態では、上述した通り、圧縮応力膜３００にチャネル方向Ｌに沿った間隙部３１０が設けられ、間隙部３１０により圧縮応力膜３００のうちゲート電極２００を覆っている部分がチャネル方向Ｌと垂直に交わる方向に分割されている。この構成によれば、圧縮応力膜３００により第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタの各チャネル領域１１３に発生する圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的に低減することが可能となる。
【００５８】
第１実施形態で説明した通り、Ｐチャネル型ＭＯＳ電界効果トランジスタに関しては、チャネル領域に発生する圧縮応力のうちチャネル方向の応力の増加に伴い電流量は増加するがチャネル方向に対して垂直方向の応力の増加に伴い電流量は低減すると考えられる。換言すると、チャネル領域に発生するチャネル方向と垂直に交わる方向の圧縮応力の低下に伴い電流量は増加すると考えられる。
【００５９】
これにより、第２実施形態では、共通のゲート電極２００を備える２つのＰチャネル型ＭＯＳ電界効果トランジスタを有する半導体装置において、各Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性を向上させることが可能となる。
【００６０】
さらに、第２実施形態では、圧縮応力膜３００が形成された第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に引っ張り応力膜４００が形成されている。
【００６１】
詳しくは、圧縮応力膜３００が形成された第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に層間絶縁膜３５０が形成され、この層間絶縁膜３５０上に引っ張り応力膜４００が形成されている。
【００６２】
引っ張り応力膜４００は、第１および第２の素子形成領域１１０ａ、１１０ｂ上および素子分離領域１２０の上方に形成され、第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタの各ソース領域１１１および各ドレイン領域１１２の上方を覆っている。
【００６３】
さらに、第２実施形態では、引っ張り応力膜４００には、チャネル方向Ｌと垂直に交わる方向に間隙部４１０が設けられている。
間隙部４１０によりゲート電極２００は引っ張り応力膜４００から露出され、さらに、引っ張り応力膜４００はチャネル方向Ｌに分割されている。分割された一方の引っ張り応力膜４０１はソース領域１１１上に位置し、分割されたもう一方の引っ張り応力膜４０２はドレイン領域１１２上に位置している。分割された引っ張り応力膜４０１、４０２はそれぞれゲート電極２００から離間して配置されている。
【００６４】
なお、ここでは、第１および第２の素子形成領域１１０ａ、１１０ｂのチャネル方向Ｌにおける各両端部がそれぞれ引っ張り応力膜４００から露出している場合を例示している。
【００６５】
第２実施形態では、上述の通り、第１、第２のＰチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に引っ張り応力膜４００が形成され、この引っ張り応力膜４００にチャネル方向Ｌと垂直に交わる方向に間隙部４１０が設けられている。この構成によれば、チャネル方向Ｌと垂直に交わる方向の引っ張り応力を第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタの各素子形成領域１１０ａ、１１０ｂに選択的に発生させることが可能となる。或いは、圧縮応力膜３００が各素子形成領域１１０ａ、１１０ｂに発生させる圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的に低減することが可能となる。
【００６６】
このため、第２実施形態では、第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタの各チャネル領域１１３に発生する圧縮応力のうち、チャネル方向Ｌと垂直に交わる方向の圧縮応力を選択的にさらに低減することが可能となる。
【００６７】
これにより、第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタの電流量を増加することが可能となり、第１および第２のＰチャネル型ＭＯＳ電界効果トランジスタの電流特性をさらに向上させることが可能となる。
【００６８】
ここで、引っ張り応力膜４００により各Ｐチャネル型ＭＯＳ電界効果トランジスタの各チャネル領域１１３に発生したチャネル方向Ｌと垂直に交わる方向の圧縮応力を十分に低減することが可能な場合は、圧縮応力膜３００に間隙部３１０を設ける必要は無い。
【００６９】
図１２は第２実施形態の半導体装置の変形例１の上面図であり、図１３は図１２の圧縮応力膜３００の上面を示した図である。
変形例１では、圧縮応力膜３００は間隙部３１０によりチャネル方向Ｌと垂直に交わる方向に分断されている。
【００７０】
つまり、間隙部３１０によりチャネル方向Ｌと垂直に交わる方向に分割された各圧縮応力膜３００は、独立した膜として形成されている。
図１４は第２実施形態の半導体装置の変形例２の上面図であり、図１５は図１４の圧縮応力膜３００の上面を示した図である。
【００７１】
変形例２では、圧縮応力膜３００に間隙部３１０は複数設けられている。各間隙部３１０は、第１および第２の素子形成領域１１０ａ、１１０ｂ上にそれぞれ設けられている。
さらに、変形例２では、第１および第２の素子形成領域１１０ａ、１１０ｂの対向している各端部は、圧縮応力膜３００に個別に設けられた間隙部３１０によりそれぞれ圧縮応力膜３００から露出している。
【００７２】
さらに、変形例２では、ゲート電極２００の延在方向における両端部は圧縮応力膜３００から露出している。
図１６は第２実施形態の半導体装置の変形例３の上面図であり、図１７は図１６の圧縮応力膜３００の上面を示した図である。
【００７３】
変形例３では、圧縮応力膜３００に間隙部３１０は複数設けられている。各間隙部３１０は、第１および第２の素子形成領域１１０ａ、１１０ｂの上方にそれぞれ設けられている。
【００７４】
さらに、変形例３では、第１および第２の素子形成領域１１０ａ、１１０ｂの互いに対向している各端部は、圧縮応力膜３００に設けられた共通の間隙部３１０によりそれぞれ圧縮応力膜３００から露出している。
【００７５】
さらに、変形例３では、ゲート電極２００の延在方向における両端部は圧縮応力膜３００から露出している。
変形例１〜３のような構成によっても、チャネル領域１１３に効果的に圧縮応力を発生させ、Ｐチャネル型ＭＯＳ電界効果トランジスタの電流特性を向上させることが可能となる。
【００７６】
次に、第１および第２実施形態に係る半導体装置の製造方法について、第３実施形態として説明する。
図１８〜２１は、第３実施形態を説明する半導体装置の断面図である。
【００７７】
まず、図１８（Ａ）に示されるように、ソース領域１１１とドレイン領域１１２とチャネル領域１１３とを備え、チャネル領域１１３の上方にゲート絶縁膜１３０を介してゲート電極２００が形成された半導体基板１００を準備する。
【００７８】
ここで、ソース領域１１１とドレイン領域１１２とチャネル領域１１３とゲート絶縁膜１３０とゲート電極２００とはＰチャネル型ＭＯＳ電界効果トランジスタを構成している。
【００７９】
次に、図１８（Ｂ）に示されるように、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように半導体基板１００の上方に圧縮応力膜３００を形成する。
第３実施形態では、圧縮応力膜３００には例えばシリコン窒化膜（ＳｉＮ）が用いられ、圧縮応力膜３００はプラズマＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により成膜されている。プラズマ化用の高周波電力のパワー、成膜雰囲気の圧力、および成膜ガスの流量等の成膜パラメータのいずれかを増減させることで圧縮応力膜３００を形成することができる。ここで、成膜された圧縮応力膜３００の膜厚は、５０ｎｍ〜１００ｎｍである。
【００８０】
次に、圧縮応力膜３００の上方にフォトレジストマスクを形成し、このフォトレジストマスクを用いて圧縮応力膜３００をエッチングして、図１９（Ａ）に示されるように、圧縮応力膜３００に間隙部３１０を設ける。エッチングには、選択エッチング法が用いられる。
【００８１】
次に、図１９（Ｂ）に示されるように、圧縮応力膜３００が形成された半導体基板１００の上方に層間絶縁膜３５０を形成する。層間絶縁膜３５０には例えば酸化膜が用いられている。
【００８２】
次に、図２０（Ａ）に示されるように、層間絶縁膜３５０が形成された半導体基板１００の上方に引っ張り応力膜４００を形成する。
第３実施形態では、引っ張り応力膜４００には例えばシリコン窒化膜（ＳｉＮ）が用いられ、引っ張り応力膜４００はプラズマＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により成膜されている。プラズマ化用の高周波電力のパワー、成膜雰囲気の圧力、および成膜ガスの流量等の成膜パラメータのいずれかを増減させることで引っ張り応力膜４００を形成することができる。ここで、成膜された引っ張り応力膜４００の膜厚は、５０ｎｍ〜１００ｎｍである。
【００８３】
次に、引っ張り応力膜４００の上方にフォトレジストマスクを形成し、このフォトレジストマスクを用いて引っ張り応力膜４００をエッチングして、図２０（Ｂ）に示されるように、引っ張り応力膜４００に間隙部４１０を設ける。エッチングには、選択エッチング法が用いられる。
【００８４】
次に、図２１に示されるように、引っ張り応力膜４００が形成された半導体基板１００の上方に、層間絶縁膜３６０を形成する。層間絶縁膜３６０には例えば酸化膜が用いられている。
【００８５】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  半導体基板と、
前記半導体基板に形成されたソース領域とドレイン領域と該ソース領域と該ドレイン領域との間に位置するチャネル領域と、前記チャネル領域の上方に形成されたゲート電極とを備えたＰチャネル型ＭＯＳ電界効果トランジスタと、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に形成された圧縮応力膜とを有し、
前記圧縮応力膜には、前記ソース領域と前記ドレイン領域とを結ぶチャネル方向に沿った間隙部が設けられ、
前記間隙部により前記圧縮応力膜のうち前記ゲート電極を覆っている部分が前記チャネル方向と垂直に交わる方向に分割されていることを特徴とする半導体装置。
【００８６】
（付記２）  前記半導体基板は、素子分離領域と該素子分離領域に包囲された素子形成領域とを備え、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタは、前記素子形成領域に形成され、
前記圧縮応力膜に設けられた前記間隙部は、前記素子形成領域の上方に位置していることを特徴とする付記１に記載の半導体装置。
【００８７】
（付記３）  前記間隙部は、前記素子形成領域の前記チャネル方向における一端から他方の端に渡って設けられていることを特徴とする付記２に記載の半導体装置。
（付記４）  前記半導体基板は、素子分離領域と、前記素子分離領域により分離され且つ前記チャネル方向と垂直に交わる方向に隣り合う第１の素子形成領域と第２の素子形成領域とを備え、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタは、前記第１の素子形成領域に形成された第１のＰチャネル型ＭＯＳ電界効果トランジスタ部と、前記第２の素子形成領域に形成された第２のＰチャネル型ＭＯＳ電界効果トランジスタ部とを備え、
前記ゲート電極は、前記第１の素子形成領域から前記素子分離領域を介して前記第２の素子形成領域に渡って連続して形成されていることを特徴とする付記１に記載の半導体装置。
【００８８】
（付記５）  前記間隙部は、前記第１の素子形成領域と前記第２の素子形成領域との間に位置する前記素子分離領域の上方に位置していることを特徴とする付記４に記載の半導体装置。
【００８９】
（付記６）  前記チャネル方向が前記半導体基板の〈１１０〉軸に沿うように前記Ｐチャネル型ＭＯＳ電界効果トランジスタは配置されていることを特徴とする付記１〜５のいずれか１つに記載の半導体装置。
【００９０】
（付記７）  前記圧縮応力膜が形成された前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に引っ張り応力膜が形成され、
前記引っ張り応力膜には、前記チャネル方向と垂直に交わる方向に間隙部が設けられていることを特徴とする付記１〜６のいずれか１つに記載の半導体装置。
【００９１】
（付記８）  前記引っ張り応力膜は、前記ソース領域の上方および前記ドレイン領域の上方に配置されていることを特徴とする付記７に記載の半導体装置。
（付記９）  前記引っ張り応力膜に設けられた前記間隙部は、前記ゲート電極の上方に位置していることを特徴とする付記７又は８に記載の半導体装置。
【００９２】
（付記１０）  半導体基板と、
前記半導体基板に形成されたソース領域とドレイン領域と該ソース領域と該ドレイン領域との間に位置するチャネル領域と、前記チャネル領域の上方に形成されたゲート電極とを備えたＰチャネル型ＭＯＳ電界効果トランジスタと、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に形成された圧縮応力膜と、
前記圧縮応力膜が形成された前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に引っ張り応力膜が形成され、
前記引っ張り応力膜には、前記ソース領域と前記ドレイン領域とを結ぶチャネル方向と垂直に交わる方向に間隙部が設けられていることを特徴とする半導体装置。
【００９３】
（付記１１）  半導体基板にソース領域とドレイン領域とを形成し、前記ソース領域と前記ドレイン領域との間の領域の上方にゲート電極を形成して、Ｐチャネル型ＭＯＳ電界効果トランジスタを形成する工程と、
前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に圧縮応力膜を形成する工程と、
前記圧縮応力膜に、前記ソース領域と前記ドレイン領域とを結ぶチャネル方向に沿った間隙部を設ける工程とを有し、
前記間隙部により前記圧縮応力膜のうち前記ゲート電極を覆っている部分が前記チャネル方向と垂直に交わる方向に分割されていることを特徴とする半導体装置の製造方法。
【００９４】
（付記１２）  前記圧縮応力膜が形成された前記Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように前記半導体基板の上方に引っ張り応力膜を形成する工程と、
前記引っ張り応力膜に、前記チャネル方向と垂直に交わる方向に間隙部を設ける工程とを有することを特徴とする付記１１に記載の半導体装置の製造方法。
【００９５】
（付記１３）  前記チャネル方向が前記半導体基板の〈１１０〉軸に沿うように前記Ｐチャネル型ＭＯＳ電界効果トランジスタを配置することを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
【符号の説明】
【００９６】
１００  半導体基板
１１０，１１０ａ，１１０ｂ  素子形成領域
１１１  ソース領域
１１２  ドレイン領域
１１３  チャネル領域
１２０  素子分離領域
１３０  ゲート絶縁膜
２００  ゲート電極
２１０  側壁絶縁膜
３００  圧縮応力膜
３１０，４１０  間隙部
３５０，３６０  層間絶縁膜
４００  引っ張り応力膜
Ｌ  チャネル方向
【図１】
2010287812.tif 000003
【図２】
2010287812.tif 000004
【図３】
2010287812.tif 000005
【図４】
2010287812.tif 000006
【図５】
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【図６】
2010287812.tif 000008
【図７】
2010287812.tif 000009
【図８】
2010287812.tif 000010
【図９】
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【図１０】
2010287812.tif 000012
【図１１】
2010287812.tif 000013
【図１２】
2010287812.tif 000014
【図１３】
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【図１４】
2010287812.tif 000016
【図１５】
2010287812.tif 000017
【図１６】
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【図１７】
2010287812.tif 000019
【図１８】
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【図１９】
2010287812.tif 000021
【図２０】
2010287812.tif 000022
【図２１】
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