(57)【要約】【課題】  ノーマリーオフ動作、高耐圧、大電流を実現する電界効果トランジスタを提供する。【解決手段】  電界効果トランジスタの下面または上面にボディ電極８を設ける。下面にボディ電極８を設ける場合、ｐ型Ｓｉ基板２上にＡｌＮ層３１およびＧａＮ層３２の繰り返しによるバッファ層３を介してｐ−ＧａＮ層４を設け、バッファ層３の最上層のＡｌＮ層３１を薄くし、ｐ型Ｓｉ基板の下面にボディ電極８を形成する。上面にボディ電極８を設ける場合、サファイア基板２１上にｐ−ＧａＮ層４を設け、ソース電極５およびドレイン電極６下の部分にＡｌＧａＮ層１３を設け、ＡｌＧａＮ層１３上にボディ電極８を設ける。アバランシェにより生じる正孔２０をボディ電極８より引き抜く。【選択図】  図１
2010232279.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体を用いた電界効果トランジスタにおいて、
前記III族窒化物半導体の上面または下面のいずれかにボディ電極が形成されることを特徴とする電界効果トランジスタ。
【請求項２】
半導体層として、少なくともｐ型ＧａＮ層を１層含むことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
半導体基板をｐ型シリコンとし、前記半導体基板の下面にボディ電極を形成することを特徴とする請求項１または請求項２のいずれかに記載の電界効果トランジスタ。
【請求項４】
前記半導体基板と前記半導体層の間にバッファ層が形成され、
前記バッファ層は複数の層で構成され、前記バッファ層の各層は、ＡｌＮまたは/およびＧａＮまたは/およびＢＮ、または、ＡｌＮ、ＧａＮ、ＢＮを組み合わせた化合物よりなることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項５】
前記バッファ層の最上層はＡｌＮであることを特徴とする請求項４記載の
電界効果トランジスタ。
【請求項６】
前記バッファ層の最上層ＡｌＮ層の膜厚は１ｎｍ以上４０ｎｍ以下であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
サファイア基板上に形成したｐ型ＧａＮ層上にＡｌＧａＮ層が形成され、ＡｌＧａＮ層上に直接ボディ電極が形成されることを特徴とする請求項１または請求項２のいずれかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を使用した電界効果トランジスタに関し、更に詳しくは、ノーマリーオフ動作、高耐圧、大電流を実現する電界効果トランジスタに関する。
【背景技術】
【０００２】
ＧａＮなどのIII族窒化物半導体は、材料の本質的特性から、シリコン半導体に比べ耐圧が高く、高電流密度が得られ、高温動作が可能なことからパワーデバイスとして期待されている。
【０００３】
III族窒化物を用いた電界効果トランジスタとしては、例えば、ＧａＮ系ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（例えば、非特許文献１）やＡｌＧａＮ/ＧａＮ系ＨＦＥＴ（Ｈｅｔｅｒｏ-ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（例えば、非特許文献２）が提案されている。
【０００４】
これらＧａＮ系の電界効果トランジスタは、Ｓｉ半導体や、従来のＧａＡs、ＩｎＰなどのIII族化合物半導体よりも高い絶縁破壊電界や飽和移動度を有することから、特にパワーデバイスに適している。
【０００５】
また、ＧａＮ系ＭＯＳＦＥＴはノーマリーオフを容易に実現できるため、電源回路に不調が起こった際、安全な方向に進む、いわゆるフェールセーフの面からもパワーデバイスに適している。
非特許文献１に示されるＧａＮ系ＭＯＳＦＥＴは、半導体層に表面電界を緩和するリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）層を設けることにより、９４０Ｖの耐圧を実現している。
【０００６】
また、非特許文献２に示されるＡｌＧａＮ/ＧａＮ系ＨＦＥＴは、半導体層として、ノンドープのＡｌＧａＮキャリア走行層上に、キャリア走行層よりも格子定数の小さいノンドープまたはｎ型のＡｌＧａＮ障壁層と、キャリア走行層と格子定数の等しいＡｌＧａＮ閾値制御層と、キャリア走行層よりも格子定数の小さいノンドープまたはｎ型のＡｌＧａＮキャリア誘起層を順に積層した構造であり、通常、ＡｌＧａＮ系ＨＦＥＴではノーマリーオフ動作が難しいが、キャリア誘起層全部と障壁層の一部を除去したリセス構造中にゲート電極を形成し、障壁層の膜厚を臨界膜厚以下にすることによりノーマリーオフ動作を実現するとともに、障壁層の膜厚を原子層レベルに制御することにより、閾値電圧のばらつきを小さく抑えることを可能にしている。また、キャリア誘起層を設けたことによりオン抵抗を低減している。
【０００７】
Ｓｉ系のパワーデバイスの場合は、高い耐圧を実現するために、ｐ＋層にボディ電極を配置する方法が知られている。このボディ電極から、ドレイン電圧を高くしたときに起きるアバランシェ現象で発生する電子・正孔対のうちの正孔を引き抜くことで、耐圧を向上することができる。しかし、ＧａＮの場合は、高濃度のｐ＋層をイオン注入法などにより選択的に形成することが非常に難しい。イオン注入でｐ層を形成した報告では、正孔のシートキャリア密度で７×１０１２ｃｍ−２程度である（非特許文献３）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｗ．Ｈｕａｎｇ，Ｔ．Ｋｈａｎ，Ｔ．Ｐ．Ｃｈｏｗ，“Ｅｎｈａｎｃｅｍｅｎｔ−Ｍｏｄｅ  ｎ−Ｃｈａｎｎｅｌ  ＧａＮ  ＭＯＳＦＥＴｓ  ｏｎ  ｐ  ａｎｄ  ｎ−  ＧａＮ／Ｓａｐｐｈｉｒｅ  Ｓｕｂｓｔｒａｔｅｓ,”１８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ（ＩＳＰＳＤ）  ２００６（Ｉｔａｌｙ），１０−１．
【非特許文献２】Ｍ．Ｋｕｒａｇｕｃｈｉ  ｅｔ  ａｌ.,“Ｎｏｒｍａｌｌｙ−ｏｆｆ  ＧａＮ−ＭＩＳＦＥＴ  ｗｉｔｈ  ｗｅｌｌ−ｃｏｎｔｒｏｌｌｅｄ ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ，”Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｎｉｔｒｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ２００６（ＩＷＮ２００６），Ｏｃｔ.２２−２７,２００６,Ｋｙｏｔｏ，Ｊａｐａｎ，ＷｅＥＤ１−４．
【非特許文献３】Ｗｉｌｓｏｎ  Ｒ．Ｇ. ｅｔ  ａｌ.,“Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ａｎｄ  ａｃｔｉｖａｔｉｏｎ  ｏｆ  ｉｍｐｌａｎｔｅｄ  Ｓ，Ｓｅ，Ｔｅ，Ｂｅ，Ｍｇ,ａｎｄ  Ｃ  ｉｎ  ＧａＮ,”Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，Ａ１７，１２２６（１９９９）．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、パワーデバイスでは、耐圧をより高く、また、ゲート電極の閾値電圧をより高くし、ノーマリーオフ動作を可能する必要がある。例えば、自動車用電源回路等に適用するためには、約１２００Ｖのドレイン耐圧と＋３Ｖ以上の閾値電圧が要求される。
非特許文献１のＧａＮ系ＭＯＳＦＥＴは、９４０Ｖの耐圧を実現しているが、自動車用電源回路の用途では更に高い耐圧が必要という問題がある。
【００１０】
また、非特許文献２のＡｌＧａＮ/ＧａＮ系ＨＦＥＴは、ノーマリーオフ動作を実現し、閾値電圧をばらつき少なく制御することが可能であるが、閾値電圧が＋１Ｖ程度であり、パワーデバイスの閾値電圧として必要な＋３Ｖを満たさないという問題がある。
【００１１】
また、Ｓｉ系パワーデバイスと同様にｐ＋層に電極を配置し、正孔を引き抜く方法をＧａＮ系パワーデバイスで実現するためには、１０１５ｃｍ−２レベルのシートキャリア密度のｐ＋層を形成する必要があるが、ＧａＮで形成可能なｐ＋層のシートキャリア密度は、非特許文献３に示されるように７×１０１２ｃｍ−２程度と低すぎるという問題がある。また、高濃度のｐ＋層を選択的に形成することは更に難しい。
【００１２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ノーマリーオフ動作、高耐圧、大電流を実現するIII族窒化物半導体電界効果トランジスタを提供することである。
【課題を解決するための手段】
【００１３】
前述した課題を解決するための本発明は、III族窒化物半導体を用いた電界効果トランジスタにおいて、前記III族窒化物半導体の上面または下面のいずれかにボディ電極が形成されることを特徴とする電界効果トランジスタである。
この電界効果トランジスタは、半導体層として、少なくともｐ型ＧａＮ層を１層含む。これにより、ノーマリーオフ動作を容易に実現することが可能になる。
【００１４】
ここで、電界効果トランジスタの下面にボディ電極を形成する場合、半導体基板をｐ型シリコンとすることが好ましい。
また、前記半導体基板と前記半導体層の間にバッファ層が形成され、前記バッファ層は複数の層で構成され、前記バッファ層の各層は、ＡｌＮまたは/およびＧａＮまたは/およびＢＮ、または、ＡｌＮ、ＧａＮ、ＢＮを組み合わせた化合物よりなることが好ましい。
さらに、前記バッファ層の最上層はＡｌＮであり、１ｎｍ以上４０ｎｍ以下であることが好ましい。
【００１５】
このように、ｐ型シリコン基板上に多層から成るバッファ層を介してｐ型ＧａＮ層を少なくとも１層含む半導体層を設け、ｐ型シリコン基板の下面にボディ電極を配置することにより、アバランシェ発生時の正孔をこのボディ電極から引き抜くことが可能になり、耐圧を向上することが可能になる。
【００１６】
一方、電界効果トランジスタの上面にボディ電極を形成する場合、サファイア基板上に形成したｐ型ＧａＮ層上にＡｌＧａＮ層が形成され、ＡｌＧａＮ層上に直接ボディ電極が形成されることが望ましい。
このように、ＡｌＧａＮ層上に直接ボディ電極を形成することにより、アバランシェ発生時の正孔をこのボディ電極から引き抜くことが可能になり、耐圧を向上することが可能になる。
【発明の効果】
【００１７】
本発明によれば、ノーマリーオフ動作、高耐圧、大電流を実現する電界効果トランジスタを提供することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係るIII族窒化物（ＧａＮ）を用いた電界効果トランジスタ１Ａの概略構成を示す断面図
【図２】本発明の第２の実施形態に係るIII族窒化物（ＧａＮ）を用いた電界効果トランジスタ１Ｂの概略構成を示す断面図
【図３】トンネル効果による正孔の引き抜き方法の説明図
【図４】第２の実施形態に係るIII族窒化物（ＧａＮ）を用いた電界効果トランジスタ１Ｂの耐圧の測定結果を示す図
【発明を実施するための形態】
【００１９】
以下、図面に基づいて本発明の好適な実施形態について詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電界効果トランジスタ１Ａの概略構成を示す断面図である。III族窒化物としてＧａＮとＡｌＮを使用する。
【００２０】
この電界効果トランジスタ１Ａは、ｐ型Ｓｉ基板２を半導体基板とし、その上にバッファ層３を介してｐ型ＧａＮ４からなる半導体層を備える。ｐ型Ｓｉ基板２の下面にボディ電極８が設けられる。
また、ｐ型ＧａＮ半導体層４表面のソース電極（Ｓ）５下およびドレイン電極（Ｄ）６下の領域にはコンタクト層であるｎ＋層１０および１１が形成される。また、ｐ型ＧａＮ半導体層４表面のゲート電極（Ｇ）７とドレイン電極６間の下部領域には、電界集中を緩和するためのリサーフ層（ＲＥＳＵＲＦ層）１２を備える。またｐ型ＧａＮ半導体層４上のソース電極５およびゲート電極６間の領域にはゲート酸化膜であるＳｉＯ２９が形成され、ＳｉＯ２９上にゲート電極７が設けられる。
【００２１】
バッファ層３は、例えば、ＡｌＮ層３１とＧａＮ層３２が交互に複数層形成された積層構造であり、ｐ型Ｓｉ基板２上にｐ型ＧａＮ半導体層４を形成する際のＳｉとＧａＮの格子定数および熱膨張係数の差を緩和する役目を果たす。
バッファ層３としては、図１に示したＡｌＮ、ＧａＮの他、ＢＮや、これらのIII族窒化物の組み合わせによる化合物、例えば、ＡｌＧａＮやＢＧａＮ等を使用することが可能である。
【００２２】
バッファ層３の最上層はＡｌＮ層３１であり、この最上層のＡｌＮ層３１はバッファ層３の他のＡｌＮ層３１よりも薄く形成する。すなわち、最上層のＡｌＮ層の膜厚は１ｎｍ以上４０ｎｍ以下にする。
後述するが、この最上層のＡｌＮ層を薄くし、ｐ型Ｓｉ基板の下面にボディ電極を設けることにより、アバランシェ現象によりｐ型ＧａＮ半導体層４あるいはリサーフ層１２内に生じる正孔をトンネル効果によりバッファ層３を透過させ引き抜くことが可能になる。これにより、耐圧の向上が可能になる。
【００２３】
次に、図１に示した構成を持つ第１の実施形態の電界効果トランジスタ１Ａの作用効果を説明する。
【００２４】
図１に示すように、電界効果トランジスタ１Ａは、ｐ型Ｓｉ基板２の下面にボディ電極８を形成するとともに、バッファ層３の最上層のＡｌＮ層３１の膜厚を薄くすることで、アバランシェ現象により発生する正孔をバッファ層３、ｐ-Ｓｉ基板２を介してボディ電極から引き抜くことにより、耐圧の向上を可能にする。
【００２５】
電界効果トランジスタ１Ａのゲート電圧ＶｇをＶｇ＝０（Ｖ）とし、ソース−ドレイン間に高いドレイン電圧Ｖｄ（例えばＶｄ＝１０００Ｖ）をかけた場合、リサーフ層１２のゲート電極７寄り、および、ｎ＋コンタクト層１１のゲート電極７寄りに電界の集中ポイントができ、アバランシェ現象により電子・正孔対が発生する。発生した電子・正孔対の電子はドレイン電極６に逃げるが、正孔はｐＧａＮ半導体層４に溜まってしまう。
耐圧を上げるためには、この正孔を外部に引き抜く必要がある。
【００２６】
従来のＳｉ半導体による電界効果トランジスタの場合は、基板をｐ＋Ｓｉとして下面にボディ電極を形成することにより正孔を積極的に引き抜くことができる。しかし、本発明の第１の実施の形態のIII族窒化物（ＧａＮ）を用いた電界効果トランジスタ１Ａの場合、図１に示すように、ｐ−Ｓｉ基板２上にＧａＮ半導体層４を形成するために、ＳｉとＧａＮの格子定数および熱膨張係数の差を緩和するバッファ層３が形成されている。
アバランシェ現象によって発生した正孔をバッファ層３、ｐ−Ｓｉ基板２を通してボディ電極８から引き抜くために、バッファ層３の最上層のＡｌＮ層３１の膜厚を薄くすることにより、トンネル効果で正孔がＡｌＮ層３１を通り抜けるようになる。
【００２７】
次に、図３を参照しながら、このトンネル効果による正孔の引き抜きについて説明する。
図３（ａ）は、ｐ−ＧａＮ半導体層４−バッファ層３の最上層のＡｌＮ層３１−その下層のＧａＮ層３２の価電子帯のエネルギ構造Ｅｖを模式的に示した図である。
ｐ−ＧａＮ半導体層４に生じた正孔２０は、ｐ−ＧａＮ半導体層４/ＡｌＮ層３１界面のエネルギ障壁によりバッファ層３内には入らない。しかし、ＡｌＮ層３１の膜厚ｘ１を、例えばｘ１＝１０ｎｍ以下まで薄くすると、量子力学的なトンネル効果により、正孔２０はｐ−ＧａＮ半導体層４/ＡｌＮ層３１界面のエネルギ障壁を通り抜けることができる。
【００２８】
しかし、実際には膜厚１０ｎｍ以下のＡｌＮ層３１でなくてもトンネル効果は起きる。
図３（ｂ）は、ドレイン−ソース間にドレイン電圧Ｖｄ（例えば、Ｖｄ＝１０００Ｖ）をかけた場合のｐ−ＧａＮ半導体層４−バッファ層３の最上層のＡｌＮ層３１−その下層のＧａＮ層３２の価電子帯のエネルギ構造Ｅｖを模式的に示した図である。
【００２９】
ソース電極５およびボディ電極８は接地されており、ソース電極の電圧Ｖｓおよびボディ電極８の電圧Ｖｂは０であり、ドレイン電圧Ｖｄのみが高電圧なので、エネルギ構造Ｅｖは傾く。
バッファ層３の最上層のＡｌＮ層の膜厚ｘ２が、例えばｘ２＝４０ｎｍであるとする。
図３（ｂ）に示すように、ドレイン電圧Ｖｄによりエネルギ構造Ｅｖが傾くため、ＡｌＮ層３１の価電子帯のエネルギ構造も傾き、最上層のＡｌＮ層３１の膜厚がｘ２＝４０ｎｍであっても、トンネル効果が起きるｘ１＝１０ｎｍと等価の三角ポテンシャル部分が存在する。これにより、正孔２０は最上層のＡｌＮ層３１を通り抜けることができる。
【００３０】
また、最上層のＡｌＮ層３１を通り抜けた正孔２０は、エネルギ構造Ｅｖの傾きにより、その下層にあるＧａＮ層３２およびＡｌＮ層３１を容易に通り抜けることができ、ｐ−Ｓｉ基板２に達し、ボディ電極８から引き抜くことができる。
よって、最上層のＡｌＮ層３１の膜厚はできるだけ薄く（１ｎｍ以上４０ｎｍ以下に）形成する必要があるが、それ以外のＡｌＮ層３１の膜厚はこの範囲に限らず、厚くてもよい。
【００３１】
以上のように、ｐ−Ｓｉ基板２の下面にボディ電極８を設け、バッファ層３の最上位のＡｌＮ層３１の膜厚を４０ｎｍ以下に制御することにより、アバランシェ現象により発生した正孔を引き抜くことが可能となり、III族窒化物（ＧａＮ）電界効果トランジスタ１Ａの耐圧を向上することが可能になる。
【００３２】
また、ｐ型ＧａＮ半導体層４表面のゲート電極（Ｇ）７とドレイン電極６間の下部領域に、電界集中を緩和するためのリサーフ層（ＲＥＳＵＲＦ層）１２を備えることで、高いドレイン電圧Ｖｄ（例えばＶｄ＝１０００Ｖ）をかけた場合にＳｉＯ２層９のドレイン電極６よりに集中する電界を緩和し、耐圧の向上を可能にしている。
【００３３】
以上のように、本発明の第１の実施形態に係る電界効果トランジスタ１Ａにより、ノーマリーオフ動作し、高耐圧の電界効果トランジスタを得ることが可能になる。
【００３４】
（電界効果トランジスタ１Ａの製造方法）
次に、電界効果トランジスタ１Ａの製造方法の一例を説明する。
【００３５】
（結晶成長）
まず、ｐ型Ｓｉ基板２上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属化学気相成長）法によりＡｌＮ層を４０ｎｍ成長させる。次に、その上にＧａＮを２００ｎｍ成長させ、さらにＡｌＮを２０ｎｍ成長させ、これを１２回繰り返してバッファ層３を形成する。
【００３６】
次に、ＭｇをドープしたＧａＮを１．５μｍの厚さに成長させ、ｐ−ＧａＮ半導体層４を形成する。ドーパントＭｇの濃度は、例えば、１×１０１７ｃｍ−３に制御する。
次に、ＳｉをドープしたＧａＮを５０ｎｍの厚さに成長させる。ドーパントＳｉの濃度は、例えば、７×１０１７ｃｍ−３に制御する。
【００３７】
尚、ＭＯＣＶＤ法に代えて、ＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ハイドライド気相成長）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシー）法等を用いてもよい。
また、成長用基板として、例えば、ＳｉＣ、ＺｒＢ２等を用いてもよい。
また、ドーパントは、Ｍｇに代えてＢｅやＺｎ等を、Ｓｉに代えてＣ等を使用してもよい。
【００３８】
（素子分離）
次に、ｐ−ＧａＮ半導体層４の表面にフォトレジストを塗布し、露光・現像工程を経て、素子分離用のパターニングを施す。
次に、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）やＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性イオンエッチング）等のドライエッチング装置を用いて、ｐ−ＧａＮ半導体層４を深さ２００ｎｍエッチングし、フォトレジストをアセトンにより除去し、素子分離を完了する。
【００３９】
（ゲート酸化膜堆積）
次に、素子分離を完了したｐ−ＧａＮ半導体層４上の全面にＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：プラズマ化学気相成長）法によりＳｉＯ２を６０ｎｍ堆積させ、ゲート酸化膜であるＳｉＯ２層９を形成する。
【００４０】
（オーミック電極形成）
次に、ゲート酸化膜ＳｉＯ２９にソース電極５およびドレイン電極６用の開口部を形成する。これは、素子分離の場合と同様のフォトレジスト塗布・露光・現像・エッチング・フォトレジスト除去の工程によって形成される。
２つの開口部はｐ−ＧａＮ半導体層４が露出しており、このｐ−ＧａＮ半導体層４上に例えばＴｉ/Ａｌから成るオーミック電極を、それぞれ、ソース電極５およびドレイン電極６として形成する。
尚、電極の素材は、オーミック接合が実現できるならばＴｉ/Ａｌ以外であってもよい。
【００４１】
（ゲート電極形成）
次にゲート電極７を形成する。
すなわち、まず、電極材料であるｐｏｌｙ−Ｓｉ（ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ
Ｓｉ）をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ：低圧ＣＶＤ）やスパッタ法等により素子上面全面に堆積させる。
次に、素子をＰＯＣｌ３ガスが封入された熱拡散炉で９００℃、２０分間熱処理し、不純物Ｐのドーピングを行う。
次にＰドープ済みのｐｏｌｙ−Ｓｉに対して、ソース電極５−ドレイン電極６間のゲート部分にＰドープｐｏｌｙ−Ｓｉが残るようにフォトレジスト塗布・露光・現像・エッチング・フォトレジスト除去の工程を施す。これによりゲート電極７が形成される。
【００４２】
尚、ｐｏｌｙ−ＳｉへのＰドーピングは、ｐｏｌｙ−Ｓｉ上にＰを蒸着し、熱拡散させて行ってもよい。
また、ゲート電極としてＡｕ、Ｐｔ、Ｎｉ等を用いてもよい。
【００４３】
（ボディ電極形成）
ボディ電極８として、例えば、ＡｕＧａ合金を使用し、ｐ−Ｓｉ基板２の下面に蒸着する。
【００４４】
以上の製造工程により、図１に示したノーマリーオフ動作、高耐圧のIII族窒化物（ＧａＮ）電界効果トランジスタ１Ａが製造される。
【００４５】
（第２の実施形態）
図２は、第２の実施形態に係る電界効果トランジスタ１Ｂの概略構成を示す断面図である。III族窒化物半導体電界効果トランジスタ１Ｂの場合、ボディ電極８はIII族窒化物半導体電界効果トランジスタ１Ｂの上面に形成される。
【００４６】
図２に示すように、電界効果トランジスタ１Ｂは、基板にサファイア基板２１を用い、サファイア基板２１上にｐ型ＧａＮからなるｐ型ＧａＮ半導体層４が形成される。
さらに、ｐ型ＧａＮ半導体層４の上部、ソース電極（Ｓ）５およびドレイン電極（Ｄ）６、ボディ電極８の下部にはＡｌＧａＮ層１３が形成される。ここで、このＡｌＧａＮ層３１の膜厚は２０ｎｍ程度である。ＡｌＧａＮのバンドギャップはＧａＮより大きいが、膜厚が薄いので、金属電極からの電子をトンネル効果によりＰ−ＧａＮへ透過し、電極-ＡｌＧａＮ層界面、ＡｌＧａＮ層１３、ＡｌＧａＮ層１３-Ｐ−ＧａＮ層４界面の抵抗を小さく抑えることを可能とし、低オン抵抗により大電流を得ることが可能になる。
【００４７】
ＡｌＧａＮ層１３上に、ソース電極５、ドレイン電極６、ボディ電極８が直接形成される。
一方、ＡｌＧａＮ層１３上のソース電極５、ドレイン電極６、ボディ電極８以外の部分にはゲート酸化膜ＳｉＯ２が形成され、ゲート部分はゲートリセス構造によりｐ−ＧａＮ半導体層４上のＳｉＯ２上に形成される。
ゲート電極とドレイン電極間のＡｌＧａＮ／ＧａＮ領域はリサーフ層の働きをし、所定の抵抗を有することから電圧降下が起こり、ゲート酸化膜ＳｉＯ２９に発生する電界を緩和する効果がある。
【００４８】
次に、図２に示した構成を持つ第２の実施形態の電界効果トランジスタ１Ｂの作用効果を説明する。
【００４９】
図２に示すように、電界効果トランジスタ１Ｂは、ｐ型ＧａＮ半導体層４上のＡｌＧａＮ層１３上にボディ電極８を形成することにより、アバランシェ現象により発生する正孔を引き抜き、耐圧の向上を可能にする。
【００５０】
電界効果トランジスタ１Ｂのゲート電圧ＶｇをＶｇ＝０（Ｖ）とし、ソース−ドレイン間に高いドレイン電圧Ｖｄ（例えばＶｄ＝１０００Ｖ）をかけた場合、ｐ−ＧａＮ半導体層４内のドレイン電極６左部分と、ゲート電極６右部分に電界の集中ポイントができ、アバランシェ現象により電子・正孔対が発生する。発生した電子・正孔対の電子はドレイン電極６に逃げる。
【００５１】
正孔は、ＡｌＧａＮ層１３上にボディ電極８を形成し、ボディ電極を設置することにより、ｐＧａＮ半導体層４のドレイン電極６側からボディ電極８側に向かってエネルギ傾斜ができるため、正孔はボディ電極側に流れ、ＡｌＧａＮ層１３の膜厚が薄いことによりトンネル効果によりボディ電極８に向かって透過し、引き抜かれる。
このように、アバランシェ現象により生じた正孔をボディ電極８から引き抜くことが可能であり、耐圧を向上することができる。
【００５２】
以上のように、本発明の第２の実施形態の電界効果トランジスタ１Ｂにより、ノーマリーオフ動作し、高耐圧、高電流の電界効果トランジスタを得ることが可能になる。
【００５３】
（電界効果トランジスタ１Ｂの製造方法）
次に、第２の実施形態の電界効果トランジスタ１Ｂの製造方法の一例を説明する。
【００５４】
（結晶成長）
まず、サファイア基板２１の基板温度を１０００℃とし、例えばＭＯＣＶＤ法により基板２１にＧａＮ層４を１μｍ成長させる。
次に、基板温度を１０５０℃に昇温し、ＭｇドープＧａＮを２μｍ成長させる。ドーパントにはＭｇを用い、Ｍｇ濃度を１×１０１７ｃｍ−３に制御する。
次に、ＡｌＧａＮ（Ａｌ組成２５％）を２５ｎｍ成長させる。これによりＡｌＧａＮ層１３が形成される。
【００５５】
尚、ＭＯＣＶＤ法の代わりに、ＨＶＰＥ法、ＭＢＥ法等を用いてもよい。
また、成長用基板として、例えば、ＳｉＣ、ＺｒＢ２等を用いてもよい。
また、ドーパントは、Ｍｇに代えてＢｅやＺｎ、Ｃ等を使用してもよい。
【００５６】
（素子分離）
次に、ＡｌＧａＮ層１３の表面にフォトレジストを塗布し、露光・現像工程を経て、素子分離用のパターニングを施す。
次に、ＩＣＰ、ＲＩＥ等のドライエッチング装置を用いて、ＡｌＧａＮ層１３およびＭｇドープのｐ−ＧａＮ半導体層４を深さ２００ｎｍエッチングし、フォトレジストをアセトンにより除去し、素子分離を完了する。
【００５７】
（ゲートリセス形成）
次に、ゲートを形成するためのリセス構造を形成する。
すなわち、まず、ＰＣＶＤ（Ｐｌａｓｍａ  ＣＶＤ）法により、ｐ−ＧａＮ層４上にＳｉＯ２を３００ｎｍ堆積する。
次に、ゲート領域のＳｉＯ２をＢＨＦ（Ｂｕｆｆｅｒ  ＨｙｄｒｏｇｅｎＦｌｕｏｒｉｄｅ）によりエッチングし開口する。
【００５８】
次に、ＩＣＰドライエッチング装置によってＡｌＧａＮ層を完全にエッチングし、その後、ｐＧａＮ層を１００ｎｍエッチングする。
次に、ｐ−ＧａＮ上のＳｉＯ２をＢＨＦによって全て除去する。
【００５９】
（ゲート酸化膜堆積）
次に、素子分離を完了した半導体層４、１３上の全面にＰＥＣＶＤ法によりＳｉＯ２を６０ｎｍ堆積させ、ゲート酸化膜であるＳｉＯ２層９を形成する。
【００６０】
（オーミック電極形成）
次に、ゲート酸化膜ＳｉＯ２９にソース電極５およびドレイン電極６用、ボディ電極８用の開口部を形成する。これは、素子分離の場合と同様のフォトレジスト塗布・露光・現像・エッチング・フォトレジスト除去の工程によって形成される。
【００６１】
３つの開口部はＡｌＧａＮ半導体層１３が露出しており、ソース電極５の領域およびドレイン電極６の領域には、例えばＴｉ/Ａｌから成るオーミック電極を、それぞれ、ソース電極５およびドレイン電極６として形成する。
尚、電極の素材は、オーミック接合が実現できるならばＴｉ/Ａｌ以外であってもよい。
また、ボディ電極８の領域には、例えば、ボディ電極としてＮｉ/Ａｕを蒸着させる。
【００６２】
（ゲート形成）
次に、ゲート電極７を形成する。
すなわち、まず、電極材料であるｐｏｌｙ−ＳｉをＬＰＣＶＤ法やスパッタ法等により素子上面全面に堆積させる。
次に、素子をＰＯＣｌ３ガスが封入された熱拡散炉で９００℃、２０分間熱処理し、不純物Ｐのドーピングを行う。
次にＰドープ済みのｐｏｌｙ−Ｓｉに対して、ソース電極５−ドレイン電極６間のゲート部分にＰドープｐｏｌｙ−Ｓｉが残るようにフォトレジスト塗布・露光・現像・エッチング・フォトレジスト除去の工程を施す。これによりゲート電極７が形成される。
【００６３】
尚、ｐｏｌｙ−ＳｉへのＰドーピングは、ｐｏｌｙ−Ｓｉ上にＰを蒸着し、熱拡散させて行ってもよい。
また、ゲート電極としてＡｕ、Ｐｔ、Ｎｉ等を用いてもよい。
【００６４】
以上の製造工程により、図２に示したIII族窒化物（ＧａＮ）電界効果トランジスタ１Ｂが製造される。
【実施例】
【００６５】
以下、本発明の第２の実施の形態に係るIII族窒化物（ＧａＮ）を用いた電界効果トランジスタ１Ｂの実施例と比較例を用いて耐圧の実験結果を説明する。
［実施例］第２の実施の形態に対応
１．結晶成長
サファイア基板２１の基板温度を１０００℃とし、例えばＭＯＣＶＤ法により基板２１にＧａＮ層４を１μｍ成長させ、次に、基板温度を１０５０℃に昇温し、ＭｇドープＧａＮを２μｍ成長させた。ドーパントにはＭｇを用い、Ｍｇ濃度を１×１０１７ｃｍ−３とした。
次に、ＡｌＧａＮ（Ａｌ組成２５％）を２５ｎｍ成長させ、ＡｌＧａＮ層１３を形成した。
【００６６】
２．素子分離
次に、ＡｌＧａＮ層１３の表面にフォトレジストを塗布し、露光・現像工程を経て、素子分離用のパターニングを施し、ドライエッチング装置を用いて、ＡｌＧａＮ層１３およびＭｇドープのｐ−ＧａＮ半導体層４を深さ２００ｎｍエッチングした。フォトレジストをアセトンにより除去した。
【００６７】
３．ゲートリセス形成
次に、ゲート用のリセス構造を形成するために、ＰＣＶＤ法により、ｐ−ＧａＮ層４上にＳｉＯ２を３００ｎｍ堆積し、ゲート領域のＳｉＯ２をＢＨＦによりエッチングし開口した。
次に、ＩＣＰドライエッチング装置によってＡｌＧａＮ層を完全にエッチングし、その後、ｐＧａＮ層を１００ｎｍエッチングし、その後、ｐ−ＧａＮ上のＳｉＯ２をＢＨＦによって全て除去した。
【００６８】
４．ゲート酸化膜堆積
次に、素子分離を完了したｐ−ＧａＮ半導体４上の全面にＰＥＣＶＤ法によりＳｉＯ２を６０ｎｍ堆積させ、ゲート酸化膜であるＳｉＯ２層９を形成した。
【００６９】
５．オーミック電極形成
次に、フォトレジスト塗布・露光・現像・エッチング・フォトレジスト除去の工程によって、ゲート酸化膜ＳｉＯ２９にソース電極５およびドレイン電極６用、ボディ電極８用の開口部を形成した。
ソース電極５の領域およびドレイン電極６の領域には、Ｔｉ/Ａｌから成るオーミック電極を、それぞれ、ソース電極５およびドレイン電極６として形成し、ボディ電極８の領域には、ボディ電極としてＮｉ/Ａｕを蒸着させた。
【００７０】
６．ゲート形成
次に、電極材料であるｐｏｌｙ−ＳｉをＬＰＣＶＤ法やスパッタ法等により素子上面全面に堆積させ、ＰＯＣｌ３ガスが封入された熱拡散炉で９００℃、２０分間熱処理し、不純物Ｐをドーピングした。
次にＰドープ済みのｐｏｌｙ−Ｓｉに対して、ソース電極５−ドレイン電極６間のゲート部分にＰドープｐｏｌｙ−Ｓｉが残るようにフォトレジスト塗布・露光・現像・エッチング・フォトレジスト除去の工程を施し、ゲート電極７を形成した。
【００７１】
以上のIII族窒化物（ＧａＮ）を用いた電界効果トランジスタ１Ｂ製造において、チャネル長等をさまざまな値にした３２種類のIII族窒化物（ＧａＮ）電界効果トランジスタを製造し、耐圧を測定した。
【００７２】
［比較例］
実施例に対応する電界効果トランジスタ１Ｂで、ボディ電極８のない電界効果トランジスタを製造した。
すなわち、実施例と同様の方法で、結晶成長、素子分離、ゲートリセス形成、ゲート酸化膜堆積の各工程を実施した。
【００７３】
次に、オーミック電極形成の工程において、ボディ電極８を除いて、実施例と同様の方法でソース電極５およびドレイン電極６を形成した。
最後に、実施例と同様の方法で、ゲート電極７を形成した。
【００７４】
また、実施例と同様に、チャネル長等をさまざまな値にした３２種類のIII族窒化物（ＧａＮ）を用いた電界効果トランジスタを製造し、耐圧を測定した。
【００７５】
図４は、実施例と比較例の測定結果を示す図である。
図４（ａ）は、製造した実施例（ボディ電極あり）および比較例（ボディ電極なし）の各電界効果トランジスタの耐圧を示す図である。
条件によって、ボディ電極がないもの（比較例）の耐圧が高い場合があるが、多くの条件でボディ電極を設けたもの（実施例）で高い耐圧が得られ、ボディ電極を設けることによる耐圧の向上が確認された。
特にボディ電極がある場合には、条件によって約１３５０Ｖの高耐圧が得られた。
【００７６】
図４（ｂ）は、製造した実施例（ボディ電極あり）および比較例（ボディ電極なし）の３２種類の電界効果トランジスタの耐圧の幅と中央値（メディアン）を示す図である。
同図に示すように、ボディ電極なし（比較例）の場合、中央値が約４３０Ｖ、最高耐圧は約７５０Ｖであったのに対し、ボディ電極あり（実施例）の場合、中央値が約５００Ｖ、最高耐圧は約１３５０Ｖだった。
【００７７】
以上に示したように、ボディ電極を設けることにより、高耐圧のIII族窒化物（ＧａＮ）を用いた電界効果トランジスタが実現可能になる。また、本実施の形態の電界効果トランジスタ１Ａおよび１Ｂにより、ノーマリーオフ動作の高耐圧、高電流の電界効果トランジスタを得ることが可能になる。
【００７８】
尚、本発明は、前述した実施の形態に限定されるものではなく、種々の改変が可能であり、それらも、本発明の技術範囲に含まれる。
【符号の説明】
【００７９】
１Ａ、１Ｂ………電界効果トランジスタ
２………ｐ−Ｓｉ基板
３………バッファ層
４………ｐ−ＧａＮ半導体層
５………ソース電極（Ｓ）
６………ドレイン電極（Ｄ）
７………ゲート電極（Ｇ）
８………ボディ電極
９………ＳｉＯ２ゲート酸化膜
１０、１１………ｎ＋コンタクト層
１２………リサーフ（ＲＥＳＵＲＦ）層
１３………ＡｌＧａＮ層
２０………正孔
２１………サファイア基板
３１………ＡｌＮ層
３２………ＧａＮ層
【図１】
2010232279.tif 000003
【図２】
2010232279.tif 000004
【図３】
2010232279.tif 000005
【図４】
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