(57)【要約】【課題】画素数が増大しても、安定に動作電圧を供給するとともに、隣接画素間のクロストーク現象を抑制することのできる撮像装置を提供する。【解決手段】各画素部（ＰＤ）に対応して、メッシュ状に動作電圧を供給する電圧供給線（３０，３４Ａ）を配置し、この電圧供給線を、別の配線層のジャンパ配線（３６Ａ）を介して相互接続する。【選択図】図５
2010273095.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が受光した光信号を電気信号に変換する複数の画素部、および
各前記画素部に対して所定の電圧を供給するとともに各前記画素部を囲むようにメッシュ状に配置される電圧供給線を備える、撮像装置。
【請求項２】
前記電圧供給線は、
各画素部の列の境界領域に対応して配置されるとともに列方向に連続的に延在して配置され、かつ各画素行の境界領域に対応して配置され対応の画素部に沿って行方向に延在して配置される分岐部を有する複数の電源配線と、
各前記分岐部に対応して配置され、対応の分岐部と隣接列の境界領域に配置される電源配線とを電気的に接続する前記電源配線よりも上層のジャンパ配線とを備える、請求項１記載の撮像装置。
【請求項３】
前記電圧供給線よりも上層に配置され第２の電圧を伝達する第２電圧供給配線を備え、前記第２電圧供給配線は、各前記画素部の光電変換部に対応する領域に開口部を有するメッシュ状に配設される同一配線層の配線を備える、請求項１記載の撮像装置。
【請求項４】
各前記画素は、前記受光信号を電気信号に変換する光電変換素子と、前記光電変換素子の変換した電気信号を制御信号に従って読出す転送部とを備え、
前記電圧供給線下部には前記制御信号を転送する配線が配置され、
前記光電変換素子部において、前記電圧供給線および前記配線は、断面構造において上部よりも下部が配線間隔が広くされるテーパ形状となるように配置される、請求項１記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、撮像装置に関し、特に安定に動作電圧を供給するとともに、効率的に光電変換部へ光信号を供給して隣接画素間のクロストーク現象を抑制することのできる配線構造に関する。
【背景技術】
【０００２】
近年、デジタルカメラが広範な用途に用いられてきている。一眼レフカメラ、コンパクトデジタルカメラ、および携帯電話に搭載されるカメラ等は、高性能化が求められてきている。この高性能化が要求される仕様としては、画素数、画質、処理速度、および連続撮影可能な画像数などがある。
【０００３】
このデジタルカメラに利用される撮像素子として、ＣＭＯＳイメージセンサが広く用いられてきている。イメージセンサの高性能化のために画素数が増大すると、水平および垂直方向に配置される画素の数が増大する。通常、画素の読出部を構成するトランジスタに動作電圧を供給するハイ側電源線（ＶＤＤ電源線）およびロー側電源線（接地線）が、垂直方向に連続的に延在して各画素列に応じて配置される。この構成においては、１つの電源線に対応して設けられる画素の数が多く、電源線の配線長が長くなる。配線の抵抗による電圧降下を低減するために、電源線の両端から電源電圧が供給される。
【０００４】
しかしながら、製造プロセス上のばらつきにより、電源線が局所的に線幅が細くなった場合または断線が生じた場合、この電源線で電圧降下が発生し、必要なレベルの電圧を、この不良配線（電源線）に対応して配置される画素へ供給することができなくなり、画質の劣化が生じる。
【０００５】
異なる技術分野であるものの、電源配線を強化する構成が、特許文献１（特許公報第２７５８５０４号）に示されている。この特許文献１は、半導体メモリ分野において、電源配線をメッシュ状にメモリアレイ上に配置する構成を示す。具体的に、この特許文献１に示される電源配線レイアウトにおいては、センスアンプ帯およびワード線裏打ち領域にローカル電源線を配置する。センスアンプ帯には、データの読出を行なうセンスアンプがメモリセル列（ビット線）に対応して配置される。メモリセル行を選択するワード線が、ワード線シャント構造を有し、ポリシリコンゲート配線と上層のメタル配線とで構成される。ワード線裏打ち領域において、ポリシリコンゲート配線とメタル配線とが電気的に接続される。これらのワード線裏打ち領域およびセンスアンプ帯は直交する方向であり、これらの直交する方向に配置されるローカル電源線を電気的に接続する。このメッシュ状に電源線を配置することにより、電源線の配線抵抗の低減および電源電圧の安定供給を図っている。
【０００６】
また、画素数が増大した場合、受光信号を電気信号に変換する光電変換部のレイアウト面積が小さくなる。この場合、効率的に受光信号を光電変換部へ供給し、また、確実に、各画素へ受光信号を伝達し、隣接画素間での受光信号の侵入によるクロストーク現象を低減する必要がある。このようなクロストーク現象を低減することを図る構成が、特許文献２（特開２００４−１０４２０３号公報）に示されている。この特許文献２に示される構成においては、各画素の光電変換素子のフォトダイオードに隣接して、フォトダイオード上部に配置される水平方向遮光部に加えてさらに行および列方向に垂直方向遮光障壁を配置する。これらの垂直方向遮光障壁により、隣接画素に対し入射光が侵入するのを抑制し、クロストーク現象を低減することを図る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許公報第２７５８５０４号
【特許文献２】特開２００４−１０４２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の特許文献１においては、電源線がメッシュ状に配置される。しかしながら、このローカル電源線の配置位置は、センスアンプが配置されるセンスアンプ帯およびワード線裏打ち領域である。ワード線裏打ち領域においては、メモリセルトランジスタのゲートを構成するポリシリコンゲート配線と上層のメタル配線とが電気的に接続される。センスアンプ帯が行方向に延在し、ワード線裏打ち領域が列方向に延在する。いずれの領域においてもメモリセルは配置されない。したがって、特許文献１のメッシュ状電源構造の隣接するローカル電源線間には、行および列のいずれの方向においても、複数のメモリセルが配置され、電源配線のピッチは比較的大きい。
【０００９】
一方、撮像装置においては、従来、各画素列に対応して電源線が配置される。この画素列および画素行に対しては、データの選択、読出および転送制御の信号を伝達する制御信号線が配置される。したがって、配線ピッチに余裕のある特許文献１のメッシュ状電源構造を、撮像装置の従来の電源配線構造に適用した場合、制御信号線と電源線の衝突の問題が生じる。特許文献１は、メッシュ状電源配線のローカル電源線を、制御信号線が配置されない領域に配置するか制御信号線と別の配線層に配置しているだけである。撮像装置のように、各メモリセル列に対応してローカル電源線を配置するような構成については、何ら考慮していない。
【００１０】
特許文献２に示される構成においては、各画素に対して、フォトダイオード上層の水平遮光膜とは別に、フォトダイオードの２辺に対応して垂直遮光障壁を配置している。遮光のために専用の遮光膜をさらに配置する必要がある。垂直遮光障壁が、行方向に延在するメタル配線と同層のダミーメタル配線を含んでおり、制御信号線の間に配置される。したがって、この遮光障壁のために制御信号線のピッチが大きくなり、画素の面積を低減するのが困難となるという問題が生じる。また、特許文献２は、入射光が隣接画素に侵入するのを防止することを専用の遮光障壁を設ける構造を開示しているだけであり、その電源配線構造については何ら考慮していない。
【００１１】
それゆえ、この発明の目的は、安定に所定の動作電圧を供給するとともに隣接画素への入射光の進入を回避することのできる撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る撮像装置は、一実施の形態において、行列状に配列された複数の画素部および各画素部に対し所定の電圧を供給する電圧供給線を備える。複数の画素部は、受光した光信号を電気信号に変換する。電圧供給線は、各画素部を囲むようにメッシュ状に配置される。
【発明の効果】
【００１３】
各画素に対して、電圧供給線がメッシュ状に配置される。したがって１つの画素に対する電圧供給線に不良が生じても隣接画素列の電圧供給線同一レベルの動作電圧を供給することができ、電圧不良を回避することができる。
【００１４】
また、このメッシュ状に各画素に対応して配置することにより、少なくとも電圧供給線を遮光膜として利用することができ、余分の構造を利用することなく確実に、隣接画素間のクロストーク現象を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態１に従う撮像装置の全体の構成を概略的に示す図である。
【図２】図１に示す撮像ユニットの構成を具体的に示す図である。
【図３】図１および図２に示す撮像装置の動作を示すタイミング図である。
【図４】この発明の実施の形態１に従う撮像装置の電源線のレイアウトを概略的に示す図である。
【図５】図４に示す電源配線のレイアウトをより具体的に示す図である。
【図６】この発明の実施の形態１に従う画素部の断面構造を概略的に示す図である。
【図７】図６に示す画素部の第１メタル配線のレイアウトを概略的に示す図である。
【図８】図６に示す画素の第２メタル配線層の配線レイアウトを概略的に示す図である。
【図９】図６に示す画素の第３メタル配線層の配線レイアウトを概略的に示す図である。
【図１０】この発明の実施の形態１に従う第３メタル配線層の配線レイアウトを概略的に示す図である。
【図１１】この発明の実施の形態１に従う撮像装置の配線レイアウトをより詳細に説明する図である。
【図１２】この発明の実施の形態１に従う撮像装置の第１メタル配線形成前の画素の平面レイアウトを示す図である。
【図１３】図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。
【図１４】第１メタル配線形成後の画素の配線レイアウトを概略的に示す図である。
【図１５】図１４に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。
【図１６】この発明の実施の形態１に従う撮像装置の画素装置の１ビア形成後の配線レイアウトを概略的に示す図である。
【図１７】図１６に示す線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。
【図１８】この発明の実施の形態１に従う撮像装置の画素の第２メタル配線形成後の配線レイアウトを概略的に示す図である。
【図１９】図１８に示す線Ｌ１９−Ｌ１９に沿った断面構造を概略的に示す図である。
【図２０】図１８に示す線Ｌ２０−Ｌ２０に沿った断面構造を概略的に示す図である。
【図２１】この発明の実施の形態１の変更例１の画素の断面構造を概略的に示す図である。
【図２２】この発明の実施の形態１の変更例２の画素の電気的等価回路を示す図である。
【発明を実施するための形態】
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に従う撮像装置の全体の構成を概略的に示す図である。図１において、撮像装置は、各々が２つの画素部（Ｐ）を有する複数の撮像ユニットＰＤＵが配列される画素アレイＡＲＹと、撮像ユニットＰＤＵの画素データの蓄積および読出を制御する水平走査回路２２と、撮像ユニットＰＤＵからの出力信号を伝達するとともに画素信号を撮像装置外部へ転送する垂直走査＋読出制御回路２４と、データ読出時における読出内容の電圧レベルを制御する定電流源２０を含む。
【００１７】
画素アレイＡＲＹにおいて、撮像ユニットＰＤＵは、各々、垂直方向（第１の方向）に配列される互いに隣接する２つの画素部（Ｐ）で構成される。水平方向において隣接する撮像ユニットＰＤＵの配置関係は互いに異なる。すなわち、図１において、水平方向に隣接する撮像ユニットＰＤＵにおいて１画素部だけ位置がずれるように、千鳥状に撮像ユニットＰＤＵが配置される。この画素配置により、隣接する撮像ユニットＰＤＵのレイアウトパターンの特性差により出力差を抑制する。すなわち、入射光の強度が同一の場合の出力に大きな差が生じにくくなり、人間の目に対する不快感を低減することができる。
【００１８】
水平走査回路２２は、転送制御信号ｔｘ、リセット制御信号ｒｓｔおよび制御電圧Ｖｒｅｆを出力する。図１においては、（ｍ−１）行から（ｍ＋１）行目（ｍは２以上の自然数）の制御信号ｔｘ（ｍ−１）−ｔｘ（ｍ＋１）、ｒｓｔ（ｍ−１）からｒｓｔ（ｍ＋１）、および制御電圧Ｖｒｅｆ（ｍ−１）からＶｒｅｆ（ｍ＋１）を供給する信号線、および内部読出電圧Ｖｏｕｔ（ｎ）からＶｏｕｔ（ｎ＋２）の出力を伝達する読出ラインが一例として示される。
【００１９】
以下の説明において、ｘ行ｙ列の画素部をＰ（ｘ，ｙ）として表記する。以下、画素部Ｐ（ｍ−１，ｎ）、Ｐ（ｍ，ｎ）、Ｐ（ｍ＋１，ｎ）、Ｐ（ｍ，ｎ＋１）、Ｐ（ｍ＋１，ｎ＋１）について焦点を合わせて説明する。画素部Ｐ（ｍ−１，ｎ）およびＰ（ｍ，ｎ）が１つの撮像ユニットＰＤＵを構成し、画素部Ｐ（ｍ，ｎ＋１）およびＰ（ｍ＋１，ｎ＋１）が１つの撮像ユニットＰＤＵを構成する。
【００２０】
画素部Ｐ（ｍ−１，ｎ）は、制御端子７、８および９に、転送制御信号ｔｓ（ｍ−１）、リセット制御信号ｒｓｔ（ｍ−１）および制御電圧Ｖｒｅｆ（ｍ−１）をそれぞれ受ける。画素部Ｐ（ｍ，ｎ）は、制御端子１０，１１に転送制御信号ｔｘ（ｍ）および制御電圧Ｖｒｅｆ（ｍ）をそれぞれ受ける。この撮像ユニットの出力端子１２から読出ラインに対し出力電圧Ｖｏｕｔ（ｍ）が出力される。１つの撮像ユニットＰＤＵにおいて、共通の出力端子１２から、２つの画素部Ｐ（ｍ−１，ｎ）およびＰ（ｍ，ｎ）からの画素データが、順次、出力される。
【００２１】
画素部Ｐ（ｍ＋１，ｎ）は、制御端子７−９それぞれに、転送制御信号ｔｘ（ｍ＋１）、リセット制御信号ｒｓｔ（ｍ＋１）、および制御電圧Ｖｒｅｆ（ｍ＋２）を受ける。画素部Ｐ（ｍ，ｎ＋１）は、制御端子７−９それぞれに、転送制御信号ｔｘ（ｍ）、リセット制御信号ｒｓｔ（ｍ）、および制御電圧Ｖｒｅｆ（ｍ）を受ける。画素部Ｐ（ｍ＋１，ｎ＋１）は、制御端子１０，１１に、転送制御信号ｔｘ（ｍ＋１）および制御電圧Ｖｒｅｆ（ｍ＋１）をそれぞれ受ける。この出力端子１２から読出ラインに対し出力電圧Ｖｏｕｔ（ｍ＋１）が出力される。画素アレイＡＲＹに配置される他の画素部についても同様の態様で、転送制御信号ｔｘ，リセット制御信号ｒｅｓおよび制御電圧Ｖｒｅｆが供給される。すなわち、撮像ユニットＰＤＵの行において、上側の画素部および下側の画素部が交互に配列されて同一の制御信号および制御電圧を受ける。
【００２２】
この画素アレイＡＲＹにおいて、各画素部の列に対応して、垂直方向に延びるローカル電源線３０ａ−３０ｄが配置され、また、画素部の各行に対応して第２のローカル電源線３２ａ−３２ｃが配置される。これらのローカル電源線が、図示しない部分において相互接続され、画素アレイＡＲＹ内においてメッシュ状に配置される。このローカル電源線３０ａ−３０ｄおよび３２ａ−３２ｅは、ハイ側電源電圧ＶＤＤを伝達する電源線であってもよく、また、ロー側電源電圧ＧＮＤを伝達する電源線であってもよい。画素部（Ｐ）に対する電源配置については、後に詳細に説明する。
【００２３】
垂直走査＋読出制御回路２４は、読出された画素信号を所定のシーケンスで順次転送する。定電流源２０の駆動する定電流により、出力端子１２から読出ラインに出力される画素信号が所定の最大値を越えて画像に局所的なハレーションが生じるのを防止する。
【００２４】
図２は、図１に示す撮像ユニットＰＤＵの構成の一例を示す図である。図２においては、隣接列の２つの撮像ユニットＰＤＵａおよびＰＤＵｂの構成を代表的に示す。図２において、撮像ユニットＰＤＵａは、画素部Ｐ（ｍ−１、ｎ）およびＰ（ｍ，ｎ）を含み、撮像ユニットＰＤＵｂは、画素部Ｐ（ｍ，ｎ＋１）およびＰ（ｍ＋１，ｎ＋１）を含む。
【００２５】
撮像ユニットＰＤＵａおよびＰＤＵｂの上側の画素部Ｐ（ｍ−１、ｎ）およびＰ（ｍ、ｎ＋１）の各々は、光電変換機能を有するフォトダイオード（光電変換素子）１と、フォトダイオード１に蓄積された光キャリアをフローティングディフュージョンＦＤに伝達する転送トランジスタ２と、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタ３を含む。
【００２６】
撮像ユニットＰＤＵａおよびＰＤＵｂの下側の画素部Ｐ（ｍ，ｎ）およびＰ（ｍ＋１，ｎ＋１）の各々は、光電変換機能を有するフォトダイオード４と、フォトダイオード４に蓄積された光キャリアをフローティングディフュージョンＦＤに転送する転送トランジスタ５と、このフローティングディフュージョンＦＤに伝達された信号を増幅して出力する増幅トランジスタ６とを含む。各撮像ユニットＰＤＵａおよびＰＤＵｂ各々において、上側の画素部Ｐ（ｍ−１，ｎ）およびＰ（ｍ，ｎ＋１）は、それぞれ、下側の画素部Ｐ（ｍ，ｎ）およびＰ（ｍ＋１，ｎ＋１）とフローティングディフュージョンＦＤにより互いに電気的に結合される。
【００２７】
撮像ユニットＰＤＵａの画素部Ｐ（ｍ−１，ｎ）において、フォトダイオード１と転送トランジスタ２とは、固定電圧（ロー側電源電圧）ＧＮＤとフローティングディフュージョンＦＤとの間に直列に接続される。転送トランジスタ２のゲートは、制御信号ｔｘ（ｍ−１）が入力される制御端子７と電気的に接続される。リセットトランジスタ３は、フローティングディフュージョンＦＤと制御電圧Ｖｒｅｆ（ｍ−１）が与えられる制御端子９との間に接続され、そのゲートは、リセット制御信号ｒｓｔ（ｍ−１）が入力される制御端子８と電気的に接続される。
【００２８】
画素部（ｍ，ｎ）において、フォトダイオード４と転送トランジスタ５とは固定電圧ＧＮＤとフローティングディフュージョンＦＤとの間に直列に接続される。転送トランジスタ５のゲートは、制御信号ｔｘ（ｍ）が入力される制御端子１０と電気的に接続される。増幅トランジスタ６は、制御電圧Ｖｒｅｆ（ｍ）が与えられる制御端子１１と増幅信号Ｖｏｕｔ（ｎ）を出力する出力端子１２との間に接続され、そのゲートは、フローティングディフュージョンＦＤと電気的に接続される。
【００２９】
撮像ユニットＰＤＵｂの画素部Ｐ（ｍ，ｎ＋１）において、フォトダイオード１と転送トランジスタ２とは、固定電圧ＧＮＤとフローティングディフュージョンＦＤとの間に直列に接続される。転送トランジスタ２のゲートは、制御端子７を介して制御信号ｔｘ（ｍ）を受ける。リセットトランジスタ３は、フローティングディフュージョンＦＤと制御電圧Ｖｒｅｆ（ｍ）が与えられる制御端子９との間に接続され、そのゲートに、制御端子８を介してリセット制御信号ｒｓｔ（ｍ）を受ける。
【００３０】
画素部（ｍ＋１，ｎ＋１）において、フォトダイオード４と転送トランジスタ５とは固定電圧ＧＮＤとフローティングディフュージョンＦＤとの間に直列に接続される。転送トランジスタ５のゲートは、制御端子１０を介して転送制御信号ｔｘ（ｍ＋１）を受ける。増幅トランジスタ６は、制御電圧Ｖｒｅｆ（ｍ）が与えられる制御端子１１と増幅信号Ｖｏｕｔ（ｎ＋１）を出力する出力端子１２との間に接続され、そのゲートは、フローティングディフュージョンＦＤと電気的に接続される。
【００３１】
画素部Ｐ（ｍ＋１，ｎ＋１）と水平方向に整列する画素部Ｐ（ｍ＋１，ｎ）は、撮像ユニットＰＤＵｃに含まれ、制御端子７、８および９を介して制御信号ｔｘ（ｍ＋１）、ｒｓｔ（ｍ＋１）および制御電圧Ｖｒｅｆ（ｍ＋１）を受ける。この画素部Ｐ（ｍ＋１，ｎ）の内部構成は、撮像ユニットＰＤＵａおよびＰＤＵｂの上側の画素部Ｐ（ｍ−１，ｎ）およびＰ（ｍ，ｎ＋１）の構成と同じである。
【００３２】
図２に示すように、撮像ユニットＰＤＵにおいて２つの画素部を設け、リセットトランジスタ３および６をこれらの２つの画素部で共有する。これにより、画素部の構成要素数を低減して、撮像ユニットＰＤＵのレイアウト面積を低減する。
【００３３】
図３は、図１および２に示す画素アレイＡＲＹ上に配置された画素部Ｐ（ｍ，ｎ）および画素部Ｐ（ｍ，ｎ＋１）の一連の読出動作を説明するタイミング図である。以下、図３を参照して、図１および図２に示す画素アレイのデータ読出動作について説明する。なお、以下の操作においては、水平走査回路２２が、図示しないクロック信号に従ってシフト動作を行って、各画素行に対する制御信号を生成する。
【００３４】
時刻ｔ１０において制御電圧Ｖｒｅｆ（ｍ−１）を“Ｈ”レベル（論理ハイレベル）に設定する。リセット制御信号ｒｓｔ（ｍ−１）およびｒｓｔ（ｍ）をＨレベルに維持し、転送制御信号ｔｘ（ｍ）をＨレベルに設定する。
【００３５】
この状態においては、画素部Ｐ（ｍ−１，ｎ）において、リセットトランジスタ３がオン状態にあり、フローティングディフュージョンＦＤにＨレベルの制御電圧Ｖｒｅｆ（ｍ−１）が伝達される。転送トランジスタ２は、オフ状態にあり、フォトダイオード１とフローティングディヒュージョンＦＤとは分離される。
【００３６】
一方、画素部Ｐ（ｍ，ｎ）においては、転送トランジスタ５がオン状態となり、フォトダイオード４のカソードにフローティングディフュージョンＦＤ上のＨレベルの電圧が伝達され、画素部Ｐ（ｍ，ｎ）のフォトダイオード４がリセットされる。
【００３７】
また、制御電圧Ｖｒｅｆ（ｍ）をＨレベル、制御信号ｒｓｔ（ｍ）がＨレベルであり、転送制御信号ｔｘ（ｍ）がＨレベルであり、画素部Ｐ（ｍ，ｎ＋１）において、リセットトランジスタ３がオン状態にあり、また、転送トランジスタ２がオン状態である。したがって、その制御端子９に与えられたＨレベルの制御電圧Ｖｒｅｆ（ｍ）が、フォトダイオード１のカソードに伝達され、フォトダイオード１がリセットされる。
【００３８】
時刻ｔ１１において、画素部Ｐ（ｍ，ｎ）およびＰ（ｍ，ｎ＋１）に対する制御信号ｔｘ（ｍ）および制御電圧Ｖｒｅｆ（ｍ）はともにＬレベルであり、転送トランジスタ２がオフ状態であり、一方、リセット制御信号ｒｓｔ（ｍ）およびｒｓｔ（ｍ−１）はＨレベルであり、画素部Ｐ（ｍ，ｎ）およびＰ（ｍ，ｎ＋１）において、フローティングディフュージョンＦＤがＬレベルにリセットされるとともに、フォトダイオード４および１により画素データの蓄積が行なわれる。
【００３９】
時刻ｔ１２において転送制御電圧Ｖｒｅｆ（ｍ−１）をＨレベルに設定し、リセット制御信号ｒｓｔ（ｍ−１）をＨレベルに維持する。これにより、画素部Ｐ（ｍ，ｎ）において、フローティングディフュージョンＦＤにＨレベルの制御電圧Ｖｒｅｆ（ｍ−１）が転送され、フローティングディフュージョンＦＤのリセット（ＦＤリセット）が実行される。応じて、増幅トランジスタ６がオン状態となり、読出電圧Ｖｏｕｔ（ｎ）の電圧レベルが、Ｈレベルの制御電圧Ｖｒｅｆ（ｍ）に応じて上昇する。
【００４０】
同様に、制御電圧Ｖｒｅｆ（ｍ）をＨレベルに設定し、リセット制御信号ｒｓｔ（ｍ）をＨレベルに維持する。応じて、画素部Ｐ（ｍ，ｎ＋１）においてリセットトランジスタ３がオン状態となり、Ｈレベルの制御電圧Ｖｒｅｆ（ｍ）により対応のフローティングディフュージョンＦＤのリセットが行なわれる。
【００４１】
時刻ｔ１３において、リセット制御信号ｒｓｔ（ｍ）−ｒｓｔ（ｍ＋１）をＬレベル、制御電圧Ｖｒｅｆ（ｍ）およびＶｒｅｆ（ｍ＋１）をＨレベルに設定する。応じて、画素部Ｐ（ｍ−１，ｎ）、Ｐ（ｍ，ｎ＋１）、Ｐ（ｍ＋１，ｎ）においてリセットトランジスタ３が、オフ状態となる。これにより、画素部Ｐ（ｍ＋１，ｎ＋１）に配置される画素部Ｐ（ｍ，ｎ＋１）の読出信号を出力するための増幅トランジスタ６のゲート電圧（対応のフローティングディフュージョンＦＤの電圧）は、Ｈレベルに設定され、また、そのドレイン電圧は制御電圧Ｖｒｅｆ（ｍ＋１）によりＨレベルに設定されている。したがって、対応の出力端子１２から、フローティングディフュージョンＦＤのリセット電位（Ｈレベル）に応じた出力電圧Ｖｒ（ｍ，ｎ＋１）が、出力電圧Ｖｏｕｔ（ｎ＋１）を伝達する読出ラインに出力される。
【００４２】
同様に、画素部Ｐ（ｍ，ｎ）の増幅トランジスタ６のドレイン電位が、制御電圧Ｖｒｅｆ（ｍ）に応じてＨレベルに設定される。対応の出力端子１２から、対応のフローティングディフュージョンＦＤのリセット電位に対応した出力電圧Ｖｒ（ｍ，ｎ）が、出力電圧Ｖｏｕｔ（ｎ）を伝達す読出ラインに出力される。これらの一連の動作により、画素部Ｐ（ｍ，ｎ）およびＰ（ｍ，ｎ＋１）の読出動作の準備（読出ラインのプリチャージ）が完了する。
【００４３】
時刻ｔ１４において、転送制御信号ｔｘ（ｍ）をＨレベルに設定する。応じて、画素部Ｐ（ｍ，ｎ）と画素部Ｐ（ｍ，ｎ＋１）において転送トランジスタ５および２がともにオン状態となり、対応のフォトダイオード４および１のカソードに蓄積されている電荷が、対応のフローティングディフィージョンＦＤに転送される。応じて、画素部Ｐ（ｍ，ｎ）と画素部Ｐ（ｍ，ｎ＋１）のフローティングディフィージョンＦＤの電位が低下する。
【００４４】
時刻ｔ１５において、電荷転送後のフローティングディフィージョンＦＤの電圧に対応した電圧Ｖｓ（ｍ，ｎ）およびＶｓ（ｍ，ｎ＋１）が、増幅トランジスタ６を介して出力電圧Ｖｏｕｔ（ｎ）およびＶｏｕｔ（ｎ＋１）として、それぞれ対応の列の読出ライン出力される。
【００４５】
さらに、後段の回路において、電圧差Ｖｒ（ｍ，ｎ）−Ｖｓ（ｍ，ｎ）検出することにより、画素部Ｐ（ｍ，ｎ）のフォトダイオード４に蓄積された電荷量に比例したデータ信号を検出することができる。同様にして、電圧差Ｖｒ（ｍ，ｎ＋１）−Ｖｓ（ｍ，ｎ＋１）を検出することにより、画素部Ｐ（ｍ，ｎ＋１）のフォトダイオード１に蓄積した電荷量に比例したデータ信号を検出することができる。
【００４６】
光電荷を蓄積する画素蓄積期間は、画素部Ｐ（ｍ，ｎ）およびＰ（ｍ，ｎ＋１）では、時刻ｔ１０から時刻ｔ１４までの期間である。以上の行単位動作を、一定間隔シフトさせながら、すべての行に適用することにより、画素情報であるデータ信号の検出を行なうことができる。
【００４７】
図４は、この発明の実施の形態１に従う撮像装置の動作電圧を伝達する配線のレイアウトを概略的に示す図である。図４において、画素アレイＡＲＹ内において、画素部（フォトダイオードＰＤ）が行列状に、水平方向および垂直方向に整列して配置される。ここで、画素部は、光電変換用のフォトダイオード（ＰＤ）と、内部リセットおよび読出用のトランジスタとを含む。図４においては、図面を簡略化するために、フォトダイオードＰＤの配置を示す。
【００４８】
画素アレイＡＲＹ垂直方向の両側に配置される電源４０ａおよび４０ｂから、たとえば第１メタル配線の電源線３０が直線的に各画素列に対応して配置される。ここで、画素列は、垂直方向に整列して配置される画素部（フォトダイオードＰＤ）で構成され、画素行は、水平方向に整列して配置されるフォトダイオードＰＤにより構成される。
【００４９】
電源配線３０は、画素行の境界部において水平方向に延在する分岐部３４を含む。各分岐部は、上層のたとえば第２メタル配線で構成されるジャンパ配線３６により隣接する列の電源配線３０に結合される。したがって、その水平方向においてたとえば第１メタル配線で形成される分岐部３４および第２メタル配線で構成されるジャンパ配線３６により、隣接する電源配線３０が水平方向において相互接続され、水平方向の突起部３４およびジャンパ配線３６により、図１に示す電源線３２ａ−３２ｅが形成される。この電源配線３０は、ハイ側電源電圧（ＶＤＤ）およびロー側電源電圧（ＧＮＤ）のいずれを伝達してもよい。
【００５０】
図４に示すように、画素アレイＡＲＹの画素部ＰＤに対応してメッシュ状に電源線を配置することにより、電源線の強化を行なうことができる。すなわち、電源配線において局所的な不良が存在していても、周囲の電源配線から動作電圧を供給することができ、不良の影響を抑制することができる。これにより、各画素部に対し安定に所定レベルの電圧を供給することができる。また、電源配線が、各画素毎にフォトダイオードを囲むように配置されており、入射光が、隣接画素部に侵入するのを防止する遮光壁の機能を併せて持つことができ、専用の遮光壁構造を設けることなく隣接画素間のクロストーク現象を抑制することができる。また、ジャンパ配線を利用することにより、制御信号線などが電源配線３０と同一配線層に形成されている場合においても、配線の衝突を生じさせることなく、隣接電源配線を接続することができる。
【００５１】
なお、電源４０ａおよび４０ｂにおいては、外部からの電圧のノイズなどを除去するフィルタなどが配置され、安定な内部電圧を生成する。この電源線３０を伝達される電圧が、外部からの電圧とレベルの異なる内部電圧の場合には、これらの電源４０ａおよび４０ｂにおいて必要な電圧レベルの電圧を生成する内部電圧発生回路が配置される。また、電源４０ａおよび４０ｂは、外部からの電圧を端子を介して直接受ける線幅の広いメイン電源線（メタル配線）で構成されてもよい。
【００５２】
図５は、図４に示すアレイ部ＡＲＹにおける電源配線３０および分岐部３４およびジャンパ配線３６の具体的配置の一例を示す図である。図５において、画素部（フォトダイオードＰＤ）の水平方向に沿った境界領域においては、電源配線３０および出力配線（読出ライン）４２が、互いに平行にかつ隣接して、垂直方向に連続的に延在して配置される。これらの電源配線３０および出力線４２は、たとえば第１メタル配線で構成され、同一のメタル配線層の配線である。したがって、電源配線３０の分岐部を、出力配線４２を越えて隣接電源配線に対して伸びるように配置することはできない。そこで、図５に示すように、この電源配線３０と画素部（フォトダイオードＰＤ）の間に出力配線４２が配置される場合、この画素部（フォトダイオードＰＤ）と電源配線３０の間に出力線４２が配置されていない領域において、電源配線３０に対して分岐部３４Ａを形成する。この分岐部３４Ａは、画素部（フォトダイオードＰＤ）の垂直方向についての境界領域に配置される。この分岐部３４Ａは、第２メタル配線層に形成されるジャンパ配線３６Ａにコンタクト４０ｂを介して電気的に接続される。このジャンパ配線３６Ａは他方端においてコンタクト４４ａを介して隣接列の電源配線３０に結合される。
【００５３】
上述のように、ジャンパ配線３６Ａは、たとえば第２メタル配線であり、出力配線４２の上層の配線である。従って、出力配線４２の配置に影響を及ぼすことなく、電源配線３０（３０ｂ）の分岐部３４Ａを水平方向に隣接する電源配線３０（３０ａ）に結合することができる。したがって、この分岐部３４Ａが配置される領域は、画素部におけるトランジスタの配置領域および配線の配置領域を考慮して設けられる。ジャンパ配線３６Ａを、鍵型に形成することにより、分岐部３４Ａを画素部におけるトランジスタの配線領域に影響を及ぼすことなく、適切な領域で隣接電源線３０（３０ａ）とジャンパ配線４６Ａとを電気的に接続することができる。
【００５４】
なお、この分岐部３４Ａが、図５の水平方向において右から左方向に延びるかまたは左から右方向に延びるかは、出力配線４２の配置および周辺トランジスタの配線の配置に応じて適宜定められればよい。
【００５５】
この電源配線３０は、たとえば接地電圧ＧＮＤを伝達する配線であり、フォトダイオード（１，４；ＰＤ）の基板領域およびアノード領域、および転送トランジスタ、リセットトランジスタおよび増幅トランジスタの基板領域（バックゲート）に正確に所定のレベルの電圧を供給することができる。また、出力配線４２は、読出ラインであり、出力電圧Ｖｏｕｔを転送する。
【００５６】
図６は、図５に示す線Ｌ６−Ｌ６に沿った断面構造を概略的に示す図である。図６において、画素部ＰＸが、フォトダイオードＰＤと、転送トランジスタＸＴＲ（２，５）とを含む。フォトダイオードＰＤは、Ｐ型半導体基板領域５０表面に形成される電荷蓄積用の不純物領域５２と、不純物領域５２上に形成される反射防止膜５６を含む。不純物領域５２に光が照射されると、電子・正孔対が発生する。発生した電子は、不純物領域５２に蓄積され、正孔は、接地電圧（ロー側電源電圧）にバイアスされる基板領域５０に放出される。これにより、入射光のエネルギに応じた量の電荷が不純物領域５２に蓄積される。
【００５７】
半導体基板領域５０表面に、また、電荷蓄積用不純物領域５２とゲート電極配線６０に関して対向するようにＮ型不純物領域５８が形成される。このＮ型不純物領域５８に隣接してＰ型不純物領域６２が形成される。ゲート電極配線６０および不純物領域５８および不純物領域５２により、転送トランジスタＸＴＲ（図２の転送トランジスタ２，５）が形成される。
【００５８】
この画素部ＰＸは、その周辺が、素子分離領域により囲まれ、隣接画素部は、互いに素子分離領域により分離される。
【００５９】
第１メタル配線層（Ｍ１）においては、出力電圧Ｖｏｕｔを伝達する出力信号配線６４および接地電圧ＧＮＤを伝達する接地配線６６が配置される。第１メタル接地配線６６は、図５に示す電源配線３０に対応し、プラグ６７を介して不純物領域６２に結合される。この第１メタル接地配線６６により、Ｐ型不純物領域６２を介して基板領域５０に接地電圧ＧＮＤが伝達される。これにより、画素部に形成される各トランジスタのバックゲートに接地電圧ＧＮＤが与えられ、また、フォトダイオードＰＤのアノードに接地電圧ＧＮＤが与えられる。
【００６０】
なお、第１メタル配線層Ｍ１においては、出力信号配線６４に隣接して接地配線が配置されるものの、図６においては、図面を簡略化するために、この出力信号配線に隣接する接地配線は、示していない。
【００６１】
第２メタル配線層（Ｍ２）においては、制御信号を伝達する制御配線を構成する第２メタル制御配線７０と、接地電圧ＧＮＤを伝達する第２メタル接地配線６８が配置される。この第２メタル制御配線７０は、後に詳細に説明するように、転送制御信号ｔｘ等を伝達する配線である。第２メタル接地配線６８は、図５に示すジャンパ配線３６Ａに相当する。
【００６２】
第３メタル配線層（Ｍ３）においては、ハイ側電源電圧Ｖｄｄを伝達する第３メタル電源配線７２ａおよび７２ｂが配設される。第３メタル電源配線７２および７２ｂは、各画素領域においてフォトダイオードＰＤを囲むようにメッシュ状に構成され、入射光の経路を規定する。第３メタル電源配線７２ａおよび７２ｂの配置による効果については、後に詳細に説明するが、ここでは、その電源配線および下層の配線により、入射光が図の矢印で示すように反射され、反射防止膜５６を介して不純物領域５２に転送される。したがって、入射光が隣接画素部へ侵入するのを防止でき、クロストーク現象を抑制できる。この場合、単に電源配線７２ａおよび７２ｂおよび他の制御信号配線等の配線を利用しているだけであり、特別な斜光防護壁を設ける必要がなく、画素部の構造が簡略化される。
【００６３】
この侵入光を効果的に抑制するために、第３メタル配線層Ｍ３、第２メタル配線層Ｍ２および第１メタル配線層Ｍ１へと下層の配線層に行くにつれて徐々にその配線間隔を少し広くする。図６においては、各配線端部から下方向に伸びる破線で、これらの配線の位置関係を示す。この配線間隔は、各配線層において同一としてもよいが、その場合、入射光量が低減される可能性があり、下層の配線ほど間隔を広くして入射斜光をできるだけ反射させてフォトダイオードに入射させる。
【００６４】
図７は、図５に示す画素部の第１メタル配線の平面レイアウトをフォトダイオードＰＤとともに示す図である。図７においては、図５に示す断面線Ｌ６−Ｌ６を合わせて示す。図７において、フォトダイオードＰＤの光入射領域をコの字状に囲むように第１メタル接地配線６６が配置される。
【００６５】
このフォトダイオードＰＤの光入射領域の三方を囲む第１メタル接地配線６６の開放部分に、第１メタル出力信号配線６４が配置される。第１メタル出力信号配線６４に隣接して、第１メタル接地配線３０が配設される。
【００６６】
したがって、このフォトダイオードＰＤの光入射領域は、第１メタル接地配線６６と第１メタル出力信号配線６４により囲まれており、隣接画素部への入射光の侵入は遮断される。
【００６７】
コの字型の第１メタル接地配線６６は、フォトダイオードＰＤに対して設けられており、したがって、図５に示すように、接地配線３０は、各画素行の境界領域において分岐部３４Ａを有する構成となる。
【００６８】
図８は、図５に示す画素の配置の第２メタル配線層の配線レイアウトを概略的に示す図である。図８においても、フォトダイオードＰＤの配置および断面線Ｌ６−Ｌ６を併せて示す。
【００６９】
この第２メタル配線層Ｍ２においては、制御線を構成する第２メタル制御配線７６ａおよび７６ｂがそれぞれ平行に配置される。この第２メタル制御配線７６ｂは、フォトダイオードＰＤに沿って延在する突出部７０を有しており、この突出部７０は、図６に示す第２メタル制御配線７０に相当する。この突出部の第２メタル制御配線７０は、フォトダイオードＰＤの蓄積電荷を転送する転送トランジスタのオン／オフ状態を制御する。
【００７０】
これらの第２メタル制御配線７６ａおよび７６ｂの間に、鍵型形状の第２メタルジャンパ配線７４ａおよび７４ｂが、フォトダイオードＰＤの両側に配置される。これらの第２メタルジャンパ配線７４ａおよび７４ｂは、図５に示すジャンパ線３６Ａに対応し、コンタクト４４ａおよび４４ｂを介して下層の第１メタル電源配線と電気的に接続される。
【００７１】
これらのジャンパ配線７４ａおよび７４ｂの配置位置は、その下部に形成される読出および転送用トランジスタの配置に影響を受ける。画素部のトランジスタの配置に悪影響を及ぼすことなく、第２メタルジャンパ配線７４ａおよび７４ｂを配置する。
【００７２】
図９は、図５に示す画素アレイの第３メタル配線層Ｍ３の配線の配置を概略的に示す図である。この図９においても、図５に示す断面線Ｌ６−Ｌ６を示す。
【００７３】
図９において、第３メタル配線層Ｍ３においては、フォトダイオードＰＤの光入射領域を取り囲むように第３メタル電源配線７２が配置される。この第３メタル配線７２は、図６に示す第３メタル電源配線７２ａおよび７２ｂに対応する。フォトダイオードＰＤの光入射領域を囲むように第３メタル電源配線７２を配置することにより、図６に示すように、入射光が斜め方向に入っても、この配線により反射させてフォトダイオードＰＤの受光領域に到達させることができ、斜めに入射した光が隣接画素へ侵入するのを抑制できる。単に電源配線、出力信号配線および制御信号配線が配置されるだけであり、何ら特別な遮光構造は必要とされない。
【００７４】
図１０は、第３メタル電源配線の画素アレイ全体における配置の一例を概略的に示す図である。図１０においては、電源端子８０からの電源電圧Ｖｄｄを供給する幅の広いメイン電源配線８２が、フォトダイオードＰＤのアレイ外周を囲むように配置される。外部のメイン電源配線８２は、一例として、第３メタル配線で構成される。第３メタルメイン電源配線８２から垂直方向および水平方向に延在するように、フォトダイオードＰＤの各行および列に対応して第２ローカルメタル電源配線８４および８６が配設される。第３メタルローカル電源配線８４および８６により囲まれる矩形状の配線は、図９に示す第３メタル電源配線７２に相当する。したがって、この場合、メイン電源線８２の電源配線の強化を行なうことができるとともに、各フォトダイオードＰＤの受光領域を規定することができ、斜め方向から入射する光が隣接画素へ侵入するのを防止でき、クロストーク現象を確実に防止することができる。
【００７５】
図１１は、この発明の実施の形態１に従う撮像装置の配線レイアウトを、より具体的に示す図である。図１１においては、４行４列に配列される画素部の構成を代表的に示し、２行に配置される画素に対する制御信号線の配置を画素のトランジスタの配置と併せて示す。但し、図１１においては、図面の煩雑化を防止するために、選択された画素部に対し参照番号を付す。
【００７６】
図１１において、画素部は、フォトダイオードＰＤと、フォトダイオードＰＤの形成領域に垂直方向において隣接する領域に配置されるリセットトランジスタＲＴＲおよび選択（増幅）トランジスタＳＴＲと、フォトダイオードＰＤ形成領域に水平方向に接する領域に配置される転送トランジスタＸＴＲを含む。
【００７７】
リセットトランジスタＲＴＲおよび選択トランジスタＳＴＲは、活性領域８８上に形成され、それぞれ、対応の制御信号を受けるゲート電極配線８９ａおよび８９ｂを含む。転送トランジスタＸＴＲは、対応の転送制御信号を受けるゲート電極配線８９ｃを含む。撮像ユニットを構成する２つの画素部の転送トランジスタＸＴＲを相互接続するフローティングディフュージョン配線は、図面を単純化するために示していない。
【００７８】
画素部の各列に対応して、第１メタル配線層に形成される第１メタル接地配線３０ａおよび第１メタル出力信号配線４２ａ−４２ｃが配置される。第１メタル接地配線３０ａ−３０ｃは、その下部に対応して配置される活性領域９０を介して基板領域に基板バイアス電圧（接地電圧ＧＮＤ）を供給する。
【００７９】
第１メタル接地配線３０ａ−３０ｃは、各画素部に対応して、分岐部９１ｂおよび９１ａを含む。分岐部９０ｂは、水平方向にリセットトランジスタ（ＲＴＲ）のゲート電極上にまで延在し、分岐部９０ａは、垂直方向にリセットトランジスタ（ＲＴＲ）のゲート電極（８９ａ）上にまで延在する。図１１においては、分岐部９１ａおよび９１ｂは第１メタル接地配線３０ｂおよび３０ｃに対して設けられるように示す。しかしながら、第１メタル接地配線３０ａに対しても同様に、これらの分岐部９１ａおよび９１ｂが設けられる。この分岐部９１ａは、鍵型形状を有するジャンパ配線７４にコンタクト４４ｂを介して結合される。このジャンパ配線７４は、コンタクト４４ａを介して隣接列の第１メタル接地配線に結合される。図１１においては、第１メタル接地配線３０ｂが、隣接列の第１メタル接地配線３０ａに、分岐部９１ｂおよび９１ａおよびジャンパ線７４を介して接続され、同様、第１メタル接地配線３０ｃが、隣接列の第１メタル接地配線３０ｂに分岐部およびジャンパ配線を介して接続されるように示す。
【００８０】
各画素行の境界領域に、水平方向に延在する制御信号配線９５ｘ、９５ｓおよび９５ｒが配置される。図１１においては、２行に配列される画素部に対して配置される制御信号線を代表的に示す。
【００８１】
制御信号配線９５ｘは、転送トランジスタＸＴＲのオン／オフを制御する転送制御信号を転送する信号線であり、その分岐部９６により、転送トランジスタＸＴＲのゲート電極配線８９ｃに結合される。制御信号配線９５ｓは、選択トランジスタＳＴＲの導通を制御する制御信号を転送する信号線であり、選択トランジスタＳＴＲのゲート電極配線８９ｂに結合される（コンタクトは示さず）。制御信号配線９５ｒは、リセットトランジスタＲＴＲを制御するリセット制御信号を転送する信号線であり、リセットトランジスタＲＴＲのゲート電極配線８９ａに電気的に接続される。
【００８２】
制御信号配線９５ｒから下方向にゲート電極配線８９ｃ上部にまで分岐部９７が形成される。この分岐部９７は、ゲート電極配線８９ｃとは接続されない。フォトダイオードＰＤの光入射領域を、制御信号配線により取り囲むために設けられる。
【００８３】
図１１において、上側の制御信号線９５ｒおよび下側の制御信号線９５ｘが、図８に示す制御信号配線７５ａおよび７６ｂにそれぞれ対応する。これらの制御信号配線９５ｘ、９５ｓおよび９５ｒは、それぞれ、第２メタル配線層Ｍ２の配線で形成される。ジャンパ配線７４も、第２メタル配線である。したがって、ジャンパ配線７４の配置領域は、制御信号線９５ｘ、９５ｓおよび９５ｒの配置領域と衝突しないように、また、フォトダイオードＰＤの開口部とできるだけ重ならないように設定される。ここで、第１メタル接地配線４０の分岐部９１ａおよび９１ｂも、制御信号線９５ｘ，９５ｓおよび９５ｒと対応のトランジスタのゲート電極配線との電気的接続（コンタクト）に対する悪影響を及ぼさないように配置する必要がある。
【００８４】
この図１１においては、制御電圧Ｖｒｅｆを伝達する信号線を示していないが、同様、第２メタル配線層の配線で、制御電圧Ｖｒｅｆを伝達する信号線が配置される。
【００８５】
この上部に、フォトダイオードＰＤの開口部を除く部分に第３メタル配線層（Ｍ３）の配線を用いて、電源配線１００がメッシュ形状に配置される。図１１において、図面を簡略化するため、２列に配置されるフォトダイオードＰＤに対する開口部を有するメッシュ状第３メタル電源配線１００を斜線で示す。
【００８６】
この図１１に示すように、接地電圧ＧＮＤは、基板領域およびフォトダイオードのアノード電極の電圧を制御するために、下層の第１メタル配線層の配線を用いて形成し、さらに、上層の電源電圧Ｖｄｄを伝達する配線をメッシュ状に形成して、フォトダイオードＰＤの開口部領域を規定する。さらに、電源電圧Ｖｄｄが安定に供給される。また、フォトダイオードＰＤは、その周囲が第１メタル配線、第２メタル配線および第３メタル配線により取り囲まれており、これらの周囲の配線が斜光防護壁を構成し、入射光のクロストーク現象を抑制する。
【００８７】
なお、図２に示す画素部の構成においては、電源電圧Ｖｄｄは利用されていない。水平走査回路および垂直走査＋読出制御回路等の周辺回路で、電源電圧Ｖｄｄが利用されればよい。また、後に説明するように、別の実施の形態の画素部の構成のように、電源電圧Ｖｄｄが利用される場合、この上層第３メタル配線層の電源配線１００を用いて各画素部のトランジスタに必要な電圧を供給する。
【００８８】
図１２から図１６は、この図１１に示す画素アレイの配線構造の製造工程を概略的に示す図である。以下、図１２から図１６を参照して、この図１１に示す配線構造の製造工程について説明する。
【００８９】
図１２は、撮像装置の製造工程の説明に用いる出発製造工程における画素部の平面レイアウトを概略的に示す図である。図１２において、フォトダイオードＰＤが形成され、また、電荷蓄積用の不純物領域（５２）が形成される。この電荷蓄積用の不純物領域（５２）は、図１２においては明確に示していない。このフォトダイオードＰＤの形成領域と一部重なり合うようにかつ電荷蓄積用の不純物領域（５２）に隣接してゲート電極配線８９ｃが形成される。ゲート電極配線８９ｃに対して自己整合的に電荷読出用の不純物領域１０２が形成される。この後、ゲート電極８９ｃに対する制御信号を伝達するためのコンタクト１０３が形成される。これらは、不純物注入工程、写真製版エッチング工程およびゲート配線の生成およびパターニング等の通常の工程を用いて形成される。
【００９０】
図１３は、図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。図１３において、半導体基板領域５０表面に不純物領域１０２が形成され、また。基板領域５０表面のフォトダイオードのアノードを構成する不純物領域上に反射防止膜５６が形成される。また、反射防止膜５６下部の半導体基板領域５０表面にＮ型不純物領域５２が形成される。Ｎ型不純物領域５２は、フォトダイオードＰＤのカソード領域に対応する。このフォトダイオードＰＤの領域は、反射防止膜５６が形成されている領域に相当する。フォトダイオードＰＤの形成領域と不純物領域１０２の間の基板領域上に、ゲート電極配線８９ｃが形成される。このゲート電極配線８９ｃは、図６に示すゲート電極配線６０に相当する。図１３に示す部分においては、図１２に示すコンタクト１０３は示されない。
【００９１】
図１４は、図１２に示す製造工程の次の第１メタル配線形成後の画素部の平面レイアウトを概略的に示す図である。図１４において、フォトダイオードＰＤの形成領域外部に第１メタル接地配線３０Ａおよび３０Ｂが配置され、この第１メタル接地配線３０ＡとフォトダイオードＰＤ形成領域の間に、垂直方向に連続的に延在する第１メタル出力信号配線４２が配設される。第１メタル接地配線３０Ｂは、活性領域１０２に隣接してかつその上部に配置されるとともに、分岐部９１ｂおよび９１ａを有する。分岐部９１ａは、ほぼフォトダイオードＰＤの形成領域近傍にまで延在する。
【００９２】
図１５は、図１４に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。図１５において、図１３に示す断面図と対応する部分には同一参照番号を付し、その詳細説明は省略する。第１メタル配線層Ｍ１において、接地電圧ＧＮＤを伝達する第１メタル接地配線３０Ａおよび３０Ｂが、フォトダイオード形成領域外部の素子分離膜領域上に配置される。第１メタル接地配線３０Ａに隣接して出力電圧Ｖｏｕｔを伝達する第１メタル出力信号配線４２が、同様、素子分離膜上に配設される。
【００９３】
図１６は、図１４に示す製造工程の次の工程の第１ビア形成後の要部の平面レイアウトを概略的に示す図である。図１６において、ゲート電極配線８９ｃのコンタクト１０２に重なるように第１ビア１０４ａが形成され、また、分岐部９１ｂおよび９１ａの結合部に第１ビア１０４ｂが配設される。第１メタル接地配線３０Ａにおいても、ジャンパ配線接続用の第１ビア１０４ｃが配設される。
【００９４】
第１ビア１０４ａ−１０４ｃを配設するのは、上層の第２メタル配線との電気的接続を取るためである。配線としてアルミニュウム配線を想定している。メタル配線として銅配線が利用される場合、第１ビア形成工程は設けられず、ダマシン工程により、第２メタル配線と第１ビアが並行して同時に形成されてもよい。
【００９５】
図１７は、図１６に示す線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。この図１７において、図１５に示す部分と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
図１７においては、ゲート電極配線８９ｃに対しコンタクト１０３が設けられ、このコンタクト１０３と整列しかつ電気的に接続されるように第１ビア１０４ａが形成される。
【００９７】
図１８は、図１６の製造工程後の第２メタル配線層のメタル配線配置後の画素部の平面レイアウトを概略的に示す図である。図１８において、図１６に示す構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９８】
図１８において、制御信号を伝達する第２メタル制御配線９５ｒおよび９５ｘがそれぞれ配置される。第２メタル制御配線９５ｘは、分岐部９６を介してゲート電極配線８９ｃに第１ビア１０４ａおよびコンタクトを介して電気的に接続される。一方、第２メタル制御配線９５ｒにおいても、ゲート電極配線８９ｃ方向に延在する分岐部９７が設けられる。これらの分岐部９７および９６により、フォトダイオードＰＤの形成領域の三方を囲み、斜光反射膜（斜光防護壁）を形成する。
【００９９】
また、第１ビア１０４ｂおよび１０４ａと第２メタル配線のジャンパ配線７４により、出力信号配線４２を超えて第１メタル接地配線３０Ａおよび３０Ｂが電気的に接続される。
【０１００】
この第２メタル配線層において、フォトダイオードＰＤの形成領域は、四方が第２メタル配線で囲まれており、斜め方向から入射した光の隣接画素部への侵入を抑制する防護障壁（遮光膜）を形成することができる。
【０１０１】
図１９は、図１８に示す線Ｌ１９−Ｌ１９に沿った断面構造を概略的に示す図である。図１９において、図１５に示す断面構造の要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。第２メタル配線層において、第１メタル接地配線３０Ａおよび第１メタル出力信号配線４２上に第２メタルジャンパ配線７４が配設される。図１９に示す断面構造の領域においては、ゲート電極配線８９ｃに対するコンタクトおよび第１ビアは設けられていない。
【０１０２】
この第２メタル配線を用いてジャンパ配線７４を形成することにより、下部に第１メタル配線３０Ａおよび４２が配設されている場合においても、第１メタル接地配線３０Ｂと第１メタル接地配線３０Ａを第１メタル出力配線４２を超えて電気的に接続することができる。
【０１０３】
図２０は、図１８に示す線Ｌ２０−Ｌ２０に沿った断面構造を概略的に示す図である。図２０に示す断面構造において、図１７に示す断面構造の要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。この図２０に示す断面構造においては、第１ビア１０４ａ上に第２メタル制御配線９６が配設され、また、第１メタル出力信号配線４２上に、第２メタルジャンパ配線７４が配設される。第１メタル出力信号配線４２を超えるジャンパ配線７４により、第１メタル接地配線３０Ａおよび３０Ｂを電気的に接続することができる。また、第２メタル配線層および第１メタル配線層においては、図１８に示すように、配線がフォトダイオードＰＤの形成領域を囲むように配置されており、斜め方向に入射した光を反射して反射防止膜５６上に照射することができ、隣接画素部への入射斜光の侵入を防止できる。
【０１０４】
［変更例１］
図２１は、この発明の実施の形態１の画素部の変更例の断面構造を概略的に示す図である。この図２１に示す画素部は、図６に示す画素部と以下の点で、その構成が異なる。すなわち、第１メタル配線層Ｍ１に、第１メタル出力信号配線６４Ａおよび第１メタル接地配線６６Ａが対向してフォトダイオードＰＤの形成領域の両側に配置される。
【０１０５】
第２メタル配線層Ｍ２において、第２メタル接地配線６８Ａ（ジャンパ配線７４）および制御線を構成する第２メタル制御配線７０Ａが、フォトダイオード形成領域の両側に対向して配置される。第３メタル配線層Ｍ３において、電源電圧Ｖｄｄを伝達する第３メタル電源配線７２Ａおよび７２Ｂが、フォトダイオード形成領域の両側に配置される。接地配線６８Ａおよび６６Ａは図示しない領域においてジャンパ配線により相互接続される。また、第３メタル電源配線７２Ａおよび７２Ｂは、フォトダイオード形成領域においてのみ開口部を有するようにメッシュ状に配置される。この図２１に示す画素部の他の構成要素は、図６に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０６】
第１メタル配線層Ｍ１から第３メタル配線層Ｍ３に配置される配線は、破線矢印で示すように、その断面がハの字型形状１２０となるように、第３メタル配線層Ｍ３から第１メタル配線層Ｍ１に向かって配線の間隔が広くされる。したがって、第３メタル電源配線７２Ａおよび７２Ｂの間の間隔は、第２メタル接地配線６８Ａおよび第２メタル制御配線７０Ａの間の間隔よりも大きく、また第１メタル出力配線６４Ａと第１メタル接地配線６６Ａの間の間隔よりも小さくされる。
【０１０７】
このようなハの字型断面形状または台錐形の断面形状１２０に配線間隔が設定されるように配線を配置した場合、入射光において斜め入射光のうち低入射角の入射光を配線により確実に反射させることができ、確実に隣接画素部へ侵入するのを防止でき、クロストーク現象をより抑制することができる。
【０１０８】
［変更例２］
図２２は、この発明の実施の形態１の変更例の画素部ＰＸの電気的等価回路を示す図である。図２２に示す画素部ＰＸは、フォトダイオードＰＤとフローティングディフュージョンＦＤの間に接続される転送トランジスタ１３０と、電源電圧Ｖｄｄを受けるノードとフローティングディフュージョンＦＤの間に接続されるリセットトランジスタ１３２と、フローティングディフュージョンＦＤ上の電位を増幅する増幅トランジスタ１３４と、増幅トランジスタ１３４により増幅された電圧を読出電圧Ｖｏｕｔとして出力する選択トランジスタ１３６とを含む。
【０１０９】
これらのトランジスタ１３０、１３２、１３４および１３６は、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、それぞれのバックゲート（基板領域）にロー側電源電圧（接地電圧）ＧＮＤを受ける。転送トランジスタ１３０は、転送制御信号Ｔｘに従ってフォトダイオードＰＤのカソードに蓄積された電荷をフローティングディフュージョンＦＤに伝達する。リセットトランジスタ１３２は、リセット信号ＲＳＴに従ってフローティングディフュージョンＦＤにハイ側電源電圧（電源電圧）Ｖｄｄを伝達する。増幅トランジスタ１３４は、フローティングディフュージョンＦＤの電圧をゲートに受け、線形領域（非飽和領域）で動作し、フローティングディフュージョンＦＤ上の信号電圧を増幅する。選択トランジスタ１３６は、選択信号ＳＥＬに従ってオン状態となり、増幅トランジスタ１３４により増幅された信号を出力電圧Ｖｏｕｔとして読出ライン上に伝達する。
【０１１０】
この図２２に示す画素部ＰＸの構成においては、選択信号ＳＥＬが画素部ＰＸのデータ読出タイミングを与えており、先の図１および２に示す画素部の制御電圧として選択信号ＳＥＬを利用することにより、同様に、ディフュージョンリセット、電荷蓄積、参照電圧の出力および画素データの転送を実行することができる。
【０１１１】
この図２２に示す画素部ＰＸにおいては、制御電圧Ｖｒｅｆに代えてメモリ電圧Ｖｄｄが画素リセット用の電圧として利用される。したがって、図２２に示すような画素部ＰＸの構成に対して、画素の接地電圧ＧＮＤをメッシュ状に配置し、また、電源電圧Ｖｄｄを伝達する電源配線をメッシュ状に配置することにより、各画素ＰＸに対し安定にハイ側およびロー側の電源電圧ＶｄｄおよびＧＮＤを供給することができる。
【０１１２】
上述の説明においては、第１メタル配線によりロー側電源電圧（接地電圧）ＧＮＤを伝達し、第３メタル配線にハイ側電源電圧（電源電圧）Ｖｄｄを伝達している。これは、基板領域に接地電圧を伝達するためである。しかしながら、この第１メタル配線によりハイ側電源電圧Ｖｄｄが伝達され、第３メタル配線によりロー側電源電圧ＧＮＤが伝達される場合においても同様に電源電圧ＶｄｄおよびＧＮＤを伝達する配線メッシュ形状に配置することにより、安定にハイ側およびロー側電源電圧を供給することができ、また各画素部においてクロストーク現象が生じるのを抑制することができる（遮光効果により）。
【０１１３】
以上のように、この発明の実施の形態１に従えば、動作電圧（ハイおよびロー側電源電圧）を伝達する電源線を画素部においてメッシュ形状に形成している。これにより、安定に動作電圧を供給することができるとともに、メッシュ形状による遮光効果により隣接画素間でのクロストーク現象を抑制することができる。
【産業上の利用可能性】
【０１１４】
この発明は一般に、ＣＭＯＳイメージセンサに対して適用することにより、動作電圧を安定に供給することができるとともに、隣接画素間のクロストーク現象を抑制でき、高画質の画像を撮像することのできるＣＭＯＳイメージセンサを実現することができる。このようなＣＭＯＳイメージセンサを搭載する一眼レフカメラ、コンパクトデジタルカメラおよび携帯電話搭載カメラに適用することにより、ＣＭＯＳイメージセンサ不良に起因する製品全体の不良を低減でき、応じて、製品歩留まりを改善することができる。
【符号の説明】
【０１１５】
ＡＲＹ  画素アレイ、３０ａ−３０ｄ，３２ａ−３２ｅ  電源配線、ＰＤ  フォトダイオード、３４  分岐部、３６  ジャンパ配線、４２  第１メタル出力信号配線、４６Ａ  第２メタルジャンパ配線、６４  第１メタル出力信号配線、６６  第１メタル接地配線、６８  第２メタル接地配線、７０  第２メタル制御信号配線、７２ａ，７２ｂ  第３メタル電源配線、８４，８６  電源配線、８２  メイン電源配線、９５ｘ，９５ｓ，９５ｒ  制御信号配線、４２ａ−４２ｃ  第１メタル制御信号配線、１００  第３メタル電源配線、１２０  配線配置断面形状。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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