(57)【要約】【課題】相変化メモリ素子の電気的特性を向上させる情報保存パターンの形成方法を提供する。【解決手段】情報保存パターンの形成方法は次の段階を含む。半導体基板を半導体蒸着装備の処理チャンバ内に設置する（Ｓ１００）。半導体基板上に、層間絶縁層に覆われる下部電極を形有する（Ｓ２００）。処理ガスを、互いに異なるパルス形状により処理チャンバ内に注入して、層間絶縁層を介して下部電極と接触する堆積層を半導体基板上に形成する（Ｓ３００〜Ｓ６００）。堆積層が目的の厚さに到達するまでＳ３００〜Ｓ６００を繰り返す（Ｓ７００）。層間絶縁層を露出させるように、堆積層をエッチングして層間絶縁層にメモリセルを形成する（Ｓ８００）。メモリセル上に上部電極を形成する（Ｓ９００）。気相反応を適切に調節することで、メモリセル内のボイド及びシームの生成を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体蒸着装備の処理チャンバ内に半導体基板を設置する段階と、
前記半導体蒸着装備を用いて前記処理チャンバに第１注入時間及び第１停止時間により第１処理ガス、第３処理ガス、及び、第４処理ガスを注入し、前記半導体基板上に下部層を形成する第１工程段階と、
前記第１工程が完了した後に、前記半導体蒸着装備を用いて前記処理チャンバに第１除去時間により前記第３処理ガスを注入する第２工程段階と、
前記半導体蒸着装備を用いて前記処理チャンバに第２注入時間及び第２停止時間により第２処理ガス、前記第３処理ガス、及び、前記第４処理ガスを注入し、前記下部層上に上部層を形成する第３工程段階と、
前記第３工程が完了した後に、前記半導体蒸着装備を用いて前記処理チャンバに第２除去時間により前記第３処理ガスを注入する第４工程段階と、
を含むことを特徴とする情報保存パターンの形成方法。
【請求項２】
前記半導体基板は層間絶縁層及び下部電極を含み、前記層間絶縁層は開口部を含むことを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項３】
前記第１〜第４工程段階からなる１工程サイクルを１回以上周期的にかつ繰り返し行うことにより、前記半導体基板上に、前記下部層及び前記上部層を周期的に繰り返し有する積層構造を含む堆積層を形成し、前記堆積層が前記開口部を埋め込みながら前記層間絶縁層を覆うように形成する段階と、
前記層間絶縁層を露出するように前記堆積層をエッチングして前記開口部にメモリセルを形成する段階と、
前記メモリセルを覆うように前記層間絶縁層上に上部電極を形成する段階と、
をさらに含むことを特徴とする請求項２に記載の情報保存パターンの形成方法。
【請求項４】
前記第１工程段階において、
前記第１処理ガスは、前記第１注入時間及び前記第１停止時間により周期的にかつ繰り返して注入され、前記第３処理ガスは前記第１停止時間に対応する期間の間に前記処理チャンバに注入され、前記第４処理ガスは前記第１注入時間及び前記第１停止時間に対応する期間の間に前記処理チャンバに注入されることを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項５】
前記第３工程段階において、
前記第２処理ガスを前記第２注入時間及び前記第２停止時間により周期的にかつ繰り返して前記処理チャンバに注入する段階と、
前記第３処理ガスを前記第２停止時間により前記処理チャンバに注入する段階と、
前記第４処理ガスを前記第２注入時間及び前記第２停止時間に対応する期間の間に前記処理チャンバに注入する段階と、
を含むことを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項６】
前記第１注入時間は前記第１工程段階で少なくとも２回現われ、前記第１処理ガスは前記第１工程段階の間の前記第１注入時間に対応して前記処理チャンバに少なくとも２回注入されることを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項７】
前記第２注入時間は前記第３工程段階で少なくとも２回現われ、前記第２処理ガスは前記第３工程段階の間の前記第２注入時間に対応して前記処理チャンバに少なくとも２回注入されることを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項８】
前記第１処理ガスの前記第１注入時間、及び、前記第２処理ガスの前記第２停止時間のそれぞれは、０．０５〜０．１秒の範囲で選択されることを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項９】
前記第３処理ガスは、前記第１停止時間及び前記第１除去時間に対応して前記第１処理ガスを前記処理チャンバから除去し、前記第２停止時間及び前記第２除去時間に対応して前記第２処理ガスを前記処理チャンバから除去し、前記第１処理ガスは、ゲルマニウム前駆体及びテルル前駆体の混合物質を含み、前記第２処理ガスは、アンチモン前駆体及びテルル前駆体の混合物質を含むことを特徴とする請求項１に記載の情報保存パターンの形成方法。
【請求項１０】
前記第１除去時間及び前記第２除去時間のそれぞれは、０．５〜１．０秒の範囲で選択されることを特徴とする請求項１に記載の情報保存パターンの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ素子内の情報保存パターンの形成方法に関する。
【背景技術】
【０００２】
一般に、相変化メモリ素子は、半導体基板上に位置する情報保存パターンに対応して抵抗体を形成することでメモリセルを有するように製造される。この抵抗体は相変化物質を有する。この情報保存パターンは、メモリセルの下部に下部電極、そしてメモリセルの上部に上部電極を有する。下部電極は、選択される１つの層間絶縁層の開口部を部分的に埋め込むように形成される。メモリセルは、開口部を埋め込んで層間絶縁層上に位置する抵抗体をエッチングして形成される。これによって、上記メモリセルは層間絶縁層を露出させるように開口部に位置される。
【０００３】
しかしながら、上記メモリセルは、下部電極上に層間絶縁層の開口部を十分に埋め込むことができない。なぜなら、上記抵抗体は半導体蒸着工程の化学的気相蒸着（ＣＶＤ）技術を用いて形成されるからである。化学的気相蒸着技術は、半導体基板上にソース及び反応ガスの気相反応を誘導して反応物質を形成する。この場合、化学的気相蒸着技術はソースガスまたは反応ガスの注入時間の間に、パージガスを処理チャンバに注入させない。
【０００４】
このため、反応物質は蒸着速度の調節なしに、半導体基板上に蒸着される。反応物質は、化学的気相蒸着が行われる間に開口部に沿って同様の形状で覆われないで、開口部の入口を塞ぐ。これにより、メモリセルは、下部電極の上面から開口部の入口にかけて原子(Ｇｅ、Ｓｂ、Ｔｅ)の割合を一定にすることができない。そして、メモリセルは、下部電極の上面から開口部の入口にかけて目的の抵抗値を一定にすることができない。
【０００５】
さらに、上部電極は、メモリセルを覆うように層間絶縁層上に形成される。情報保存パターンは、下部電極、メモリセル及び上部電極を通して目的の電気的なビット(ｂｉｔ)を相変化メモリ素子に提供することができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】大韓民国特許第１０−０６６６８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、半導体蒸着装備の処理チャンバ内に注入される処理ガスに互いに異なるパルス形状を対応させる化学的気相蒸着技術を行うことにより、メモリセルの抵抗値を一定に維持させて相変化メモリ素子の電気的特性を向上させることができる好適な情報保存パターンの形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の実施形態は、半導体基板上に下部電極と接触するメモリセル内に原子割合を一定に維持させる情報保存パターンの形成方法が提供される。
【０００９】
本発明の実施形態による情報保存パターンの形成方法は、半導体蒸着装備の処理チャンバ内に半導体基板を設置することを含む。
第１工程段階では、半導体蒸着装備を用いて処理チャンバに第１、第３、第４処理ガスを注入する。第１、第３、第４処理ガスは、第１工程段階の間の第１注入時間または第１停止時間に注入される。第１、第３、第４処理ガスは、半導体基板上に下部層を形成する。
【００１０】
第２工程段階では、第１工程の完了後に、半導体蒸着装備を用いて処理チャンバに第３処理ガスを注入する。第３処理ガスは第２工程段階の間の第１除去時間に注入される。
第３工程段階では、半導体蒸着装備を用いて処理チャンバに第２、第３、第４処理ガスを注入する。第２、第３、第４処理ガスは、第３工程段階の間の第２注入時間または第２停止時間に注入される。第２、第３、第４処理ガスは、下部層上に上部層を形成することができる。
第４工程段階では、第３工程の完了後に、半導体蒸着装備を用いて処理チャンバに第２処理ガスを注入することができる。第２処理ガスは第４工程段階の間の第２除去時間に注入される。
【００１１】
選択された実施形態によって、半導体基板は、層間絶縁層及び下部電極を含む。層間絶縁層は開口部を含む。
【００１２】
選択された実施形態によって、上記第１〜第４工程段階からなる１工程サイクルを１回以上周期的にかつ繰り返し行うことにより、半導体基板上に、下部層及び上部層を周期的にかつ繰り返し有する積層構造を含む堆積層を形成し、堆積層が開口部を埋め込みながら層間絶縁層を覆うように形成する。
層間絶縁層を露出するように、堆積層をエッチングして開口部にメモリセルを形成する。
メモリセルを覆うように、層間絶縁層上に上部電極を形成することをさらに含む。
【００１３】
この場合、下部電極は開口部を少なくとも部分的に埋め込むことができる。第１、第３、第４処理ガスを注入することにより、層間絶縁層上に位置しながら下部電極を覆うように、下部層を形成することを含む。下部層は開口部をその形状に準じて覆う相変化物質を含む。
【００１４】
この場合、上部層は開口部をその形状に準じて覆う相変化物質を含む。
【００１５】
選択された実施形態によって、第１工程段階において、第１処理ガスは、第１注入時間及び第１停止時間に周期的にかつ繰り返して注入される。第３処理ガスは、第１停止時間に対応する期間の間に処理チャンバに注入される。第４処理ガスは、第１注入時間及び第１停止時間に対応する期間の間に処理チャンバに注入される。
【００１６】
選択された実施形態によって、第１工程段階において、第２処理ガスは、第２注入時間及び第２停止時間に周期的にかつ繰り返して処理チャンバに注入される。第３処理ガスは第２停止時間に処理チャンバに注入される。第４処理ガスは第２注入時間及び第２停止時間に対応する期間の間に、処理チャンバに注入される。
【００１７】
選択された実施形態によって、第１処理ガスは、ゲルマニウム前駆体及びテルル前駆体の混合物質を含み、第２処理ガスは、アンチモン前駆体及びテルル前駆体の混合物質を含む。
【００１８】
この場合、ゲルマニウム前駆体は、Ｇｅ(ｉ−Ｐｒ)3Ｈ、ＧｅＣｌ4、Ｇｅ(Ｍｅ)4、Ｇｅ(Ｍｅ)4Ｎ3、Ｇｅ(Ｅｔ)4、Ｇｅ(Ｍｅ)3ＮＥｔ2、Ｇｅ(ｉ−Ｂｕ)3Ｈ、Ｇｅ(ｎＢｕ)4、Ｓｂ(ＧｅＥｔ3)3、またはＧｅ(Ｃｐ)2を含むことができる。
【００１９】
この場合、アンチモン前駆体は、Ｓｂ(ｉＢｕ)3、ＳｂＣｌ3、ＳｂＣｌ5、Ｓｂ(Ｍｅ)3、Ｓｂ(Ｅｔ)3、Ｓｂ(ｉＰｒ)3、Ｓｂ(ｔＢｕ)3、Ｓｂ［Ｎ(Ｍｅ)2］3、またはＳｂ(Ｃｐ)3を含むことができる。
【００２０】
この場合、テルル前駆体は、Ｔｅ(ｉＢｕ)2、ＴｅＣｌ4、Ｔｅ(Ｍｅ)2、Ｔｅ(Ｅｔ)2、Ｔｅ(ｎＰｒ)2、Ｔｅ(ｉＰｒ)2、またはＴｅ(ｔＢｕ)2を含むことができる。
【００２１】
選択された実施形態によって、第１注入時間は第１工程段階で少なくとも２回現われる。第１処理ガスは第１工程段階の間の第１注入時間に対応して処理チャンバに少なくとも２回注入される。
【００２２】
選択された実施形態によって、第２注入時間は第３工程段階で少なくとも２回現われる。第２処理ガスは第３工程段階の間の第２注入時間に対応して処理チャンバに少なくとも２回注入される。
【００２３】
選択された実施形態によって、第１処理ガスの第１注入時間と第２処理ガスの第２注入時間とは互いに異なる。
【００２４】
選択された実施形態によって、第１処理ガスの第１停止時間、及び、第２処理ガスの第２停止時間のそれぞれは０．０５〜０．１秒の範囲で選択される。
【００２５】
選択された実施形態によって、第３処理ガスは、第１停止時間及び第１除去時間に対応して第１処理ガスを処理チャンバから除去し、第２停止時間及び第２除去時間に対応して第２処理ガスを処理チャンバから除去する。
【００２６】
選択された実施形態によって、第３処理ガスは、Ｎ2またはＡｒを含む。
【００２７】
選択された実施形態によって、第１除去時間及び第２除去時間のそれぞれは０．５〜１．０秒の範囲で選択される。
【００２８】
その他の実施形態によって、第４処理ガスは、Ｈ2、ＮＨ3、Ｎ2Ｈ4、ＳｉＨ4、Ｂ2Ｏ6、Ｏ2、Ｏ3、またはＨ2Ｏを含む。
【００２９】
その他の実施形態によって、第１〜第４工程段階は、処理チャンバ内の圧力値が１．０〜７．０Ｔｏｒｒのうちから選択され、雰囲気温度が２２０〜５００℃の範囲で選択される条件において行われる。
【発明の効果】
【００３０】
以上説明したように、本発明によれば、半導体基板上に下部電極と接触するメモリセル内に原子割合を一定に維持することができる情報保存パターンの形成方法を提供することができる。さらに、本発明の情報保存パターンの形成方法は、化学的気相蒸着技術が半導体基板上に適用される間にソースガス及び反応ガスの気相反応を適切に調節してメモリセル内のボイド（空洞）及びシーム(継ぎ目)の生成を防止することができる。これにより、メモリセルの抵抗値を一定に維持させて相変化メモリ素子の電気的特性を向上することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態による情報保存パターン形成方法のフローチャートである。
【図２】本発明の一実施形態による処理ガスの投入時間のタイミンググラフである。
【図３】本発明の一実施形態による情報保存パターン形成方法の第１工程段階の断面図である。
【図４】本発明の一実施形態による情報保存パターン形成方法の第３工程段階の断面図である。
【図５】本発明の一実施形態による情報保存パターン形成方法の第４工程段階の断面図である。
【図６】本発明の一実施形態による情報保存パターン形成方法のメモリセル形成段階の断面図である。
【図７】従来技術によって形成される情報保存パターン中の原子の分布図である。
【図８】本発明の一実施形態によって形成される情報保存パターン中の原子の分布図である。
【発明を実施するための形態】
【００３２】
本発明の実施形態について添付図面を参照して次に説明する。しかしながら、本発明は多様な形態に具体化されることができ、ここに説明する実施形態に限定されない。
「下部側」、「上部側」、「下に」、「周辺」、「上に」などのように、特に相対的な用語は、選択される構成要素、その他の構成要素と、ある形状との相対的な関係、または図面に示された形状を簡単に説明するために説明の簡素化のために用いられる。
また、多くの構成要素を記述するために、「第１」、「第２」・・・などの用語が用いられた場合、構成要素はこのような用語で示すものに限定されない。ただ、このような用語はある構成要素から他の構成要素を区別するために用いられる。
【００３３】
ここに記載される「情報保存パターンの分析」は、相変化メモリ素子に関する当業者には公知のものであるため、分析装備及び分析方法についてはその詳細な説明を省略する。
そして、ここで専門用語の使用は、特別な様態を単に説明するためのものであって、実施形態を限定させるものではない。
【００３４】
（一実施形態）
次に、本発明の一実施形態による情報保存パターンの形成方法を図１〜図８を参照してより詳細に説明する。
【００３５】
図１は、実施形態による情報保存パターン形成方法のフローチャートであり、そして、図２は、実施形態による処理ガスの投入時間のタイミンググラフである。さらに、図３〜図６は、本発明の一実施形態による情報保存パターン形成方法の工程段階の断面図である。
【００３６】
図１〜図３に示すように、図１のフローチャートのＳ１００により半導体基板１０を図３のように準備する。半導体基板１０は活性領域２０を含む。半導体基板１０は活性領域２０上にトランジスタまたはダイオード(図示略)を含む。ダイオードは半導体基板１０から突出するように形成される。トランジスタまたはダイオードを覆うように半導体基板１０上に層間絶縁層３０を形成する。層間絶縁層３０は、トランジスタまたはダイオードを露出する開口部３５を有する。
【００３７】
図１のフローチャートのＳ２００により、層間絶縁層３０の開口部３５に下部電極４０を、図３のように形成する。下部電極４０は導電物質、例えば、チタン(Ｔｉ)原子を含む物質を有する。下部電極４０は、層間絶縁層３０の開口部３５を部分的に埋め込むように形成される。この場合、下部電極４０は、トランジスタのソース領域またはドレイン領域と接触してもよく、あるいは、下部電極４０はダイオードと接触してもよい。
【００３８】
（第１工程段階）
図１のフローチャートのＳ３００により、半導体基板１０を半導体蒸着装備の処理チャンバ(図示略)に設置することができる。より詳しくは、図３に示すように、半導体基板１０上に第１工程段階ＰＳ１を行うことができる。半導体蒸着装備は、化学的気相蒸着技術を用いる。第１工程段階ＰＳ１は、図２の１工程サイクルに含まれる。化学的気相蒸着技術は、第１工程段階ＰＳ１間に１つ以上のガス、例えば、第１処理ガスＧ１、第３処理ガスＧ３及び第４処理ガスＧ４を処理チャンバ内に注入する。
【００３９】
より詳しくは、第１処理ガスＧ１は、図２のタイミンググラフＴＧ１で処理チャンバ内に注入される。タイミンググラフＴＧ１は、第１注入時間ｔ１ｉ及び第１停止時間ｔ２ｐを周期的に、かつ繰り返し用いるパルス形状を有する。第１注入時間ｔ１ｉは、第１工程段階ＰＳ１で少なくとも２回を有することができる。例えば、第１注入時間ｔ１ｉは、０．５４秒とすることができる。第１停止時間ｔ２ｐは、０．０５〜０．１秒の範囲でから選択されることができる。
【００４０】
第３処理ガスＧ３は、第１処理ガスＧ１の第１停止時間ｔ２ｐの間に対応して処理チャンバ内に注入される。図２に示すように、第３処理ガスＧ３は、停止時間ｔ１ｐに第１注入時間ｔ１ｉ、そして注入時間ｔ２ｉに第１停止時間ｔ２ｐを対応させるタイミンググラフＴＧ３により処理チャンバに注入される。タイミンググラフＴＧ３は、第３処理ガスＧ３の停止時間ｔ１ｐ及び注入時間ｔ２ｉを第１処理ガスの第１注入時間ｔ１ｉ及び第１停止時間ｔ２ｐにそれぞれ対応させるパルス形状を有する。
【００４１】
第１工程段階ＰＳ１間に、第４処理ガスＧ４は、第１処理ガスＧ１の第１注入時間ｔ１ｉ及び停止時間ｔ２ｐ間に対応して処理チャンバ内に注入される。より詳しくは、第４処理ガスＧ４は、処理チャンバ内に第１及び第３処理ガスＧ１、Ｇ３の注入時間ｔ１ｉ、ｔ２ｉに注入時間ｔ３を対応させる図２のタイミンググラフＴＧ４によって処理チャンバに注入される。この場合、第４処理ガスＧ４は、ｘ(ｔ１ｉ)＋ｙ(ｔ２ｉ)(但し、ｘ、ｙは整数)に対応されて処理チャンバに注入される。タイミンググラフＴＧ４は、第４処理ガスＧ４の注入時間ｔ３に対応するパルス形状を有する。
【００４２】
第１処理ガスＧ１は、例えば、ゲルマニウム前駆体及びテルル前駆体の混合物質を含む第１ソースガスとすることができる。
ゲルマニウム前駆体は、例えば、Ｇｅ(ｉ−Ｐｒ)3Ｈ、ＧｅＣｌ4、Ｇｅ(Ｍｅ)4、Ｇｅ(Ｍｅ)4Ｎ3、Ｇｅ(Ｅｔ)4、Ｇｅ(Ｍｅ)3ＮＥｔ2、Ｇｅ(ｉ−Ｂｕ)3Ｈ、Ｇｅ(ｎＢｕ)4、Ｓｂ(ＧｅＥｔ3)3、またはＧｅ(Ｃｐ)2を含むことができる。テルル前駆体は、例えば、Ｔｅ(ｉＢｕ)2、ＴｅＣｌ4、Ｔｅ(Ｍｅ)2、Ｔｅ(Ｅｔ)2、Ｔｅ(ｎＰｒ)2、Ｔｅ(ｉＰｒ)2、またはＴｅ(ｔＢｕ)2を含むことができる。
【００４３】
第３処理ガスＧ３は、例えば、Ｎ2またはＡｒを含むパージガスである。第３処理ガスＧ３は、第１処理ガスＧ１を処理チャンバから除去する。
第４処理ガスＧ４は、例えば、Ｈ2、ＮＨ3、Ｎ2Ｈ4、ＳｉＨ4、Ｂ2Ｏ6、Ｏ2、Ｏ3、またはＨ2Ｏを含む反応ガスである。第４処理ガスＧ４は、第１処理ガスＧ１と化学的反応して反応物質を生成する。第１処理ガスＧ１、第３処理ガスＧ３及び第４処理ガスＧ４は、第１工程段階ＰＳ１間、半導体基板１０上に下部層５０を図３のように形成することができる。
【００４４】
第１工程段階ＰＳ１間に、下部層５０は、下部電極４０を覆うように、層間絶縁層３０上にその形状に準じて形成することができる。なぜなら、下部層５０は第３処理ガスＧ３を介して第１処理ガスＧ１及び第４処理ガスＧ４の化学反応を調節して形成されることができるからである。より詳しくは、第３処理ガスＧ３は、第１処理ガスＧ１の第１停止時ｔ２ｐに注入されるので、半導体基板１０上に第１処理ガスＧ１及び第４処理ガスＧ４の気相反応を適切に調節することができる。
【００４５】
上記気相反応の調節によって、第３処理ガスＧ３は、層間絶縁層３０の開口部３５の入口に第１処理ガスＧ１及び第４処理ガスＧ４の反応物質が必要以上に多く蒸着されることを防止することができる。これにより、第１処理ガスＧ１及び第４処理ガスＧ４の反応物質は、開口部３５の底面３５ｂ及び側壁３５ｓ上に一定に蒸着されることができる。下部層５０は、開口部３５の底面３５ｂ及び側壁３５ｓ上に所定厚さを有するように形成することができる。よって、開口部３５の入口の幅は、例えば、下部層５０の厚さＴ50の約２倍小さくなって所定幅Ｂに変更される。
【００４６】
本発明の実施形態は、下部層３５において従来技術と比べて好適な形状に形成される。なぜなら、実施形態の下部層３５は、開口部３５のコーナー、入口、底面及び側壁にかけて実質的に、または完全に均一な厚さＴ50を開口部３５の形状に準じて有することができる。より詳しく説明すると、本発明の実施形態は、下部層３５において従来技術と比べて好適な形状に形成される。なぜなら、実施形態の下部層３５は、開口部３５の下部側及び上部側に実質的に、または完全に所定幅Ｂを有するように同様の形状に形成されるからである。
【００４７】
より詳しく説明すると、本発明の実施形態は、処理ガスの反応において従来技術と比べてさらに適切に調節することができる。なぜなら、実施形態の第１及び第４処理ガスの反応物質は、開口部３５の他側に比べて開口部３５の入口の円周に沿って３次元に蒸着されないように調節されるからである。図３に示すように、従来技術の下部層は、絶縁層の開口部の入口に実質的に、または完全に均一な厚さを有するように形成することができない。従来技術において、開口部の入口の幅Ａは開口部の下部側の幅Ｂに比べて小さい。
【００４８】
さらに、従来技術による開口部の入口は、下部層を介して突出部５５を有する。この場合、突出部５５は開口部の下部側の幅Ｂに比べて開口部の入口の幅Ａが小さい。よって、従来技術による厚さまたは幅の変化は、処理ガスの反応物質の蒸着率を調節させないまま半導体基板上に下部層を形成させるため、発生する。
【００４９】
（第２工程段階）
図１、図２及び図４に示すように、図１のフローチャートのＳ４００により半導体基板１０上に図２の第２工程段階ＰＳ２を図４のように行うことができる。第２工程段階ＰＳ２は、図２の１工程サイクルに含まれる。第２工程段階ＰＳ２は、第１工程段階ＰＳ１において、処理チャンバ内に第１処理ガスＧ１及び第４処理ガスＧ４の注入完了時間から所定時間の間に行われることができる。第２工程段階ＰＳ２は、化学的気相蒸着技術を用いて処理チャンバ内に第３処理ガスＧ３を注入する。
【００５０】
第２工程段階ＰＳ２間に上記第３処理ガスＧ３は、第２工程段階ＰＳ２間の図２のタイミンググラフＴＧ３によって処理チャンバ内に注入される。タイミンググラフＴＧ３は、第３処理ガスＧ３の第１除去時間ｔ４に対応するパルス形状を有することができる。第１除去時間ｔ４は、０．５〜１．０秒の範囲で選択されることができる。この場合、第３処理ガスＧ３は、処理チャンバ内に存在する第１処理ガスＧ１及び第４処理ガスＧ４を処理チャンバから実質的に、または完全にすべて除去することができる。
【００５１】
（第３工程段階）
これにより、第２工程段階ＰＳ２間に、第３処理ガスＧ３は、層間絶縁層３０の表面で、そして開口部３５の底面３５ｂ及び側壁３５ｓで図４の下部層の厚さＴ50を引き続いて一定に維持することができる。図１のフローチャートのＳ５００により半導体基板１０上に図２の第３工程段階ＰＳ３を図４のように行うことができる。第３工程段階ＰＳ３は、図２の１工程サイクルに含まれる。第３工程段階ＰＳ３は、化学的気相蒸着技術を用いて第２〜第４処理ガスＧ２、Ｇ３、Ｇ４を処理チャンバに注入する。
【００５２】
この場合、第３工程段階ＰＳ３間に、第２処理ガスＧ２は、図２のタイミンググラフＴＧ２により処理チャンバ内に注入される。タイミンググラフＴＧ２は、第２注入時間ｔ５及び第２停止時間ｔ２ｐ’を周期的に、そして繰り返して用いるパルス形状を有する。より詳しくは、例えば、第２注入時間ｔ５は、第３工程段階ＰＳ３で少なくとも２回有することができる。第２注入時間ｔ５は、０．３３秒とすることができる。第２注入時間ｔ５は、図３の第１注入時間ｔ１ｉと同一とすることができる。第２停止時間ｔ２ｐ’は、０．０５〜０．１秒の範囲で選択されることができる。
【００５３】
第３工程段階ＰＳ３間に、第３処理ガスＧ３は、第２処理ガスＧ２の第２停止時間ｔ２ｐ’の間に対応して処理チャンバ内に注入される。第３処理ガスＧ３は停止時間ｔ１ｐに第２注入時間ｔ５、そして注入時間ｔ２ｉに第２停止時間ｔ２ｐ’を対応させる図２のタイミンググラフＴＧ３により処理チャンバに注入される。タイミンググラフＴＧ３は、第３処理ガスＧ３の注入時間ｔ２ｉ及び停止時間ｔ１ｐを第２処理ガスＧ２の第２停止時間ｔ２ｐ’及び第２注入時間ｔ５にそれぞれ対応させるパルス形状を有する。
【００５４】
第３工程段階ＰＳ３間に、第４処理ガスＧ４は、第２処理ガスＧ２の第２注入時間ｔ５及び第２停止時間ｔ２ｐ’間に対応して処理チャンバ内に注入される。第４処理ガスＧ４は、処理チャンバ内に第２処理ガスＧ２及び第３処理ガスＧ３の注入時間ｔ５、ｔ２ｉに注入時間を対応させる図２のタイミンググラフＴＧ４により処理チャンバに注入される。タイミンググラフＴＧ４は、第４処理ガスＧ４の注入時間ｔ６に対応するパルス形状を有する。これにより、第４処理ガスＧ４は、数式ｘ(ｔ５)＋ｙ(ｔ２ｉ)(但し、ｘ及びｙは整数)に対応して処理チャンバに注入される。
【００５５】
第２処理ガスＧ２は、例えば、アンチモン前駆体及びテルル前駆体の混合物質を含む第２ソースガスである。アンチモン前駆体は、Ｓｂ(ｉＢｕ)3、ＳｂＣｌ3、ＳｂＣｌ5、Ｓｂ(Ｍｅ)3、Ｓｂ(Ｅｔ)3、Ｓｂ(ｉＰｒ)3、Ｓｂ(ｔＢｕ)3、Ｓｂ［Ｎ(Ｍｅ)2］3、またはＳｂ(Ｃｐ)3を含む。テルル前駆体は、例えば、Ｔｅ(ｉＢｕ)2、ＴｅＣｌ4、Ｔｅ(Ｍｅ)2、Ｔｅ(Ｅｔ)2、Ｔｅ(ｎＰｒ)2、Ｔｅ(ｉＰｒ)2、またはＴｅ(ｔＢｕ)2を含む。
第３処理ガスＧ３は第２処理ガスＧ２を処理チャンバから除去する。
第４処理ガスＧ４は第２処理ガスＧ２と化学的反応をして反応物質を生成する。
【００５６】
図４に示すように、第２処理ガスＧ２、第３処理ガスＧ３及び第４処理ガスＧ４は、第３工程段階ＰＳ３間に半導体基板１０上に上部層７０を形成する。
上部層７０は従来技術と比較するために層間絶縁層３０の開口部３５の中心に基づいて開口部３５内に選択された領域、及び、その領域を限定する層間絶縁層３０上だけに形成するものとする。上部層７０は下部層５０上に位置して層間絶縁層３０の開口部３５により同様の形状に形成される。
【００５７】
なぜなら、上部層７０は、第３処理ガスＧ３を介して第２処理ガスＧ２及び第４処理ガスＧ４の化学反応を適切に調節して形成されるからである。すなわち、第３処理ガスＧ３は第２処理ガスＧ２の第２停止時間ｔ２ｐ’に注入されるので、半導体基板１０上から第２及び第４処理ガスＧ２、Ｇ４の気相反応を調節することができる。上記気相反応の調節により、第３処理ガスＧ３は、層間絶縁層３０の開口部３５の入口に第２処理ガスＧ２及び第４処理ガスＧ４の反応物質が必要以上に多く蒸着されることを防止することができる。
【００５８】
これにより、第２処理ガスＧ２及び第４処理ガスＧ４の反応物質は、開口部３５の底面３５ｂ及び側壁３５ｓ上に一定に蒸着される。上部層７０は、開口部３５の底面３５ｂ及び側壁３５ｓ上に所定厚さＴ70を有するように形成される。よって、開口部３５の入口の幅は上部層７０の厚さ分小さくなる。その逆に、従来技術による上部層６２、６４、６６は開口部３５内の残り領域、及び、その領域を限定する層間絶縁層３０上に形成される。
【００５９】
より詳しくは、本発明の実施形態は、上部層７０を介して開口部の周辺に従来技術に比べて好適な形状に形成される。なぜなら、本発明の実施形態による第２処理ガスＧ２及び第４処理ガスＧ４の反応物質は、開口部の他側に比べて開口部の入口の円周に沿って不均一に、または３次元に蒸着されないように適切に調節されるからである。図４に示すように、従来技術による上部層は絶縁層の開口部の入口で実質的に、または完全に均一な厚さを有するように形成することができない。従来技術では、開口部３５の下部側の幅Ｄに比べて開口部３５の入口の幅Ｃの大きさが小さくなる。
【００６０】
より詳細に説明すると、従来技術による上部層では、開口部３５の入口に突出部６２が形成される。上部層の突出部６２は、開口部３５の下部側の幅Ｄに比べて開口部３５の入口の幅Ｃの大きさが小さくなる。さらに、従来技術において、下部層の突出部５５及び上部層の分離部６６は開口部３５の幅を狭くし、または上部層の厚さを縮小させる。この場合、上部層の突出部６２及び分離部６６は、開口部３５にボイド領域を形成させる。
【００６１】
さらに詳しく説明すると、従来技術による厚さまたは幅の変化は、処理ガスの反応物質の蒸着率を調節せずに半導体基板上に上部層を形成するために発生するものである。
【００６２】
（第４工程段階）
図１、図２及び図５に示すように、図１のフローチャートのＳ６００により半導体基板１０上に図２の第４工程段階ＰＳ４を図５のように行うことができる。第４工程段階ＰＳ４は、図２の１工程サイクルに含まれる。第４工程段階ＰＳ４は、第３工程段階ＰＳ３で処理チャンバ内に第２処理ガスＧ２及び第４処理ガスＧ４の注入完了時間から所定時間の間に行われる。第４工程段階ＰＳ４は、化学的気相蒸着技術を用いて処理チャンバ内に第３処理ガスＧ３を注入させる。
【００６３】
第３処理ガスＧ３は、第４工程段階ＰＳ４間に図２のタイミンググラフＴＧ３により処理チャンバ内に注入される。タイミンググラフＴＧ３は、第３処理ガスＧ３の第２除去時間ｔ７に対応するパルス形状を有する。第２除去時間ｔ７は、０．５〜１．０秒の範囲から選択されることができる。第２除去時間ｔ７は、第１除去時間ｔ４と同一であってもよく異なってもよい。この場合、第３処理ガスＧ３は、処理チャンバ内に存在する第２処理ガスＧ２及び第４処理ガスＧ４を処理チャンバからすべて除去させることができる。
【００６４】
これにより、第３処理ガスＧ３は、層間絶縁層３０の表面で、そして開口部３５の底面３５ｂ及び側壁３５ｓで、図５の上部層７０の厚さを引き続いて一定に維持させることができる。
（工程サイクルの完了）
図３〜図５の第１〜第４工程段階ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４が完了すると、１つの工程サイクルが完了する。１工程サイクルは、処理チャンバ内圧力値が１．０〜７．０Ｔｏｒｒの範囲で選択され、雰囲気温度が２２０〜５００℃の範囲で選択される条件において行われる。
【００６５】
図１のフローチャートのＳ７００により、下部層５０及び上部層７０の厚さＴ50、Ｔ70は、電子測定器を用いて目的の厚さＴと比較される。下部層５０及び上部層７０の厚さＴ50、Ｔ70の大きさが目的の厚さＴに比べて小さい場合、上記の１工程サイクルは目的の厚さＴに達するまで、１回以上繰り返しを行って埋め込み層８０を図５のように形成する。
【００６６】
埋め込み層８０は、第１〜第４処理ガスＧ１、Ｇ２、Ｇ３、Ｇ４を用いて形成される。埋め込み層８０は、成長ラインＧＬに沿って上部層７０上に形成される。埋め込み層８０は、層間絶縁層３０の開口部３５を埋め込むように上部層７０上に形成される。埋め込み層８０の厚さは目的の厚さＴに到達することができる。埋め込み層８０は、下部層５０及び上部層７０を周期的に、そして繰り返し有する積層構造とすることができる。
【００６７】
下部層５０、上部層７０及び埋め込み層８０は、堆積層１００を構成する。その後、上記の１工程サイクルの追加進行は、下部層５０、上部層７０及び埋め込み層８０の厚さ、及び、目的の厚さＴの間の大小関係によって決定される。もし、下部層５０及び上部層７０の厚さＴ50、Ｔ70、そして埋め込み層８０の厚さが目的の厚さＴと同一であるか、または大きい場合は、図１のフローチャートのＳ８００が行われる。
【００６８】
また、下部層５０及び上部層７０の厚さＴ５０、Ｔ７０、そして埋め込み層８０の厚さが目的の厚さＴに比べて小さい場合は、図１のフローチャートのＳ３００から７００を再び行うことになる。この場合、下部層５０、上部層７０及び埋め込み層８０は、堆積層１００として構成される。
【００６９】
図１及び図６に示すように、図１のフローチャート８００により半導体基板１０上にメモリセル１１０を図６のように形成することができる。このために、層間絶縁層３０が露出するように図５の堆積層１００をエッチングしてメモリセル１１０を図６のように形成させる。メモリセル１１０は、下部電極４０上に位置して層間絶縁層３０の開口部３５を埋め込むことができる。メモリセル１１０が形成された後、図１のフローチャート９００により半導体基板１０上に上部電極１２０を図６のように形成する。
【００７０】
このために、メモリセル１１０を覆うように層間絶縁層３０上に導電層を形成する。導電層は導電物質、例えばチタン原子を含む物質を有する。層間絶縁層３０を露出するように導電層をエッチングして上部電極１２０を形成する。上部電極１２０は下部電極４０及びメモリセル１１０とともに、実施形態による情報保存パターン１３０を図６のように構成する。
【００７１】
（原子分布図）
図７は従来技術によって形成される情報保存パターン中の原子の分布図である。図８は本発明の一実施形態によって形成される情報保存パターン中の原子の分布図である。
【００７２】
従来技術によるメモリセルは、図３及び図４の突出部５５、６２またはボイド領域６８によって、シームまたはボイドを有する。より詳しくは、シームは図３の突出部５５及び図４の突出部６２によって層間絶縁層３０の開口部３５の中央領域に形成される。すなわち、シームは、突出部５５、６２により開口部３５の入口が細くなって、図５の埋め込み層８０によって埋め込められないため発生する。ボイドは、図４の突出部６２と分離部６６との間に位置するボイド領域６８により形成される。
【００７３】
すなわち、ボイドは、ボイド領域６８の下を図５の埋め込み層８０により埋め込むことができないために発生する。さらに、従来技術によるメモリセルは、図３及び図４の突出部５５、６２のため原子の分布を一定にすることができない。
原子の分布を確認するため、従来技術による情報保存パターンを図６の矢印Ｈに沿って分析し、上部電極の領域Ｄ１、メモリセルの領域Ｄ２及び下部電極の領域Ｄ３に細分して図７のグラフに示した。
【００７４】
図７のグラフは、Ｘ軸に図６の矢印Ｈの方向に沿う分析深さ、Ｙ軸に分析深さによる原子個数を示す。原子個数は、上部電極の領域Ｄ１、メモリセルの領域Ｄ２及び下部電極の領域Ｄ３において原子占有量に比例する。この場合、上部電極の領域Ｄ１では、メモリセルの領域Ｄ２及び下部電極の領域Ｄ３に比べてチタン原子１４２が多い。メモリセルの領域Ｄ２では、上部電極の領域Ｄ１及び下部電極の領域Ｄ３に比べてゲルマニウム(Ｇｅ)原子１４４、アンチモン(Ｓｂ)原子１４６及びテルル(Ｔｅ)原子１４８が多い。
【００７５】
しかし、メモリセルの領域Ｄ２において、ゲルマニウム(Ｇｅ)原子１４４、アンチモン(Ｓｂ)原子１４６及びテルル原子１４８の分布が一定しない。そして、メモリセルの領域Ｄ２において、チタン原子１４４が下部電極の領域Ｄ３に比べて多い。下部電極の領域Ｄ３では、上部電極の領域Ｄ１及びメモリセルの領域Ｄ２に比べてチタン原子１４２が少ない。その理由は、従来技術による下部電極及び上部電極は、ボイドまたはシームを有するからである。
【００７６】
本発明の実施形態による情報保存パターン１３０は、従来技術と異なってメモリセル１１０にシーム及びボイドを有しない。そして、本発明の実施形態によるメモリセル１１０は、図３及び図４の突出部５５、６２を有しないため原子の分布を一定にすることができる。
原子の分布を確認するため、本発明の実施形態による情報保存パターン１３０を図６の矢印Ｈに沿って分析し、上部電極の領域Ｄ１、メモリセルの領域Ｄ２及び上部電極の領域Ｄ３に細分化して図８のグラフに示した。
【００７７】
図８のグラフのＸ及びＹ軸は、図７のグラフのＸ及びＹ軸と同一である。この場合、上部電極の領域Ｄ１では、メモリセルの領域Ｄ２及び下部電極の領域Ｄ３に比べてチタン原子１５２が多い。メモリセルの領域Ｄ２では、上部電極の領域Ｄ１及び下部電極の領域Ｄ３に比べてゲルマニウム(Ｇｅ)原子１５４、アンチモン(Ｓｂ)原子１５６及びテルル(Ｔｅ)原子１５８が多い。メモリセルの領域Ｄ２において、ゲルマニウム(Ｇｅ)原子１５４、アンチモン(Ｓｂ)原子１５６及びテルル原子１５８の分布が一定になっている。
【００７８】
下部電極の領域Ｄ３では、従来技術と異なって、メモリセルの領域Ｄ２に比べてチタン原子１４２が多い。その理由は、本発明の実施形態による下部電極４０及び上部電極１２０は、メモリセル１１０から完全に分離しているからである。
【符号の説明】
【００７９】
１０：基板
２０：活性領域
３０：層間絶縁層
３５：開口部
４０：下部電極
５０：下部層
７０：上部層
８０：埋め込み層
１００：堆積層
１１０：メモリセル
１２０：上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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