(57)【要約】【課題】半導体素子を絶縁層内に内蔵する半導体装置において、半導体素子近傍の反りを抑制する。【解決手段】本発明に係る半導体装置５０は、半導体基板２を具備する半導体素子１と、半導体素子１が埋設された絶縁層１０と、少なくとも一部が、半導体素子１に接続される配線構造２０とを備える。半導体基板２には、半導体素子１の反り量を低減する手段として、当該半導体基板２の少なくとも一主面側に１又は複数の開口部３を形成した。【選択図】図２
2010232648.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を具備する半導体素子と、
前記半導体素子が埋設された絶縁層と、
少なくとも一部が、前記半導体素子に接続される配線構造と
を備え、
前記半導体基板には、当該半導体基板の少なくとも一主面側に１又は複数の開口部を形成した半導体装置。
【請求項２】
前記開口部内は、空隙であり、若しくは当該開口部内の一部、又は全部に絶縁性材料を主成分とする充填材が充填されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記充填材の弾性率が、５ＭＰａ以上、５ＧＰａ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記開口部は、少なくとも前記半導体基板の外周部近傍に設けられていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記開口部は、前記半導体基板を貫通する基板貫通部であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記開口部の形状は、凹部形状であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記凹部の実質的な深さを、前記半導体基板の厚さの半分以上に設定することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記凹部は、前記半導体基板の素子形成面とは逆側に形成されている請求項６又は７に記載の半導体装置。
【請求項９】
前記充填材は、導電性の微細粒子が添加されており、当該充填材と前記配線構造の少なくとも一部が当接していることを特徴とする請求項２又は３に記載の半導体装置。
【請求項１０】
前記開口部は、複数形成されており、
前記複数の開口部は、前記半導体基板内において、線対称、又は／及び点対称に形成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記絶縁層は、接着層を備え、
前記接着層の第１主面は、前記半導体基板の一主面側と当接し、
前記接着層の第１主面とは反対側の第２主面は、前記配線構造により構成される配線層と当接することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記配線構造は、多層配線層を含むことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記絶縁層に、さらに電子部品が実装されていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
半導体素子を形成する工程と、
支持体上に、前記半導体素子を搭載する工程と、
前記半導体素子を絶縁層で内蔵する工程と、
少なくとも一部が前記半導体素子と接続されるように配線構造を形成する工程と、
前記支持体を除去する工程と
を備え、
前記半導体素子を形成する工程において、当該半導体素子が具備する半導体基板の少なくとも一主面側に、１又は複数の開口部を形成する工程を含める半導体装置の製造方法。
【請求項１５】
前記半導体基板に形成した開口部を空隙のままとする、若しくは当該開口部内の一部、又は全部に充填材を充填する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記充填材として、絶縁性材料を用いることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記開口部は、前記半導体基板を貫通するように設けることを特徴とする請求項１４〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記開口部は、前記半導体基板に凹部を形成するように設けることを特徴とする請求項１４〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記凹部の実質的な深さを、前記半導体基板の厚さの半分以上に設定することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記凹部は、前記半導体基板の素子形成面とは逆側に形成する請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２１】
前記配線構造として、多層配線層を含むようにし、
前記多層配線層の少なくとも一部は、前記支持体を除去した後に形成することを特徴とする請求項１４〜２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記配線構造として、多層配線層を含むようにし、
前記多層配線層は、前記支持体を除去する前に形成することを特徴とする請求項１４〜２０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を内蔵した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の継続的な軽薄短小化に伴い、半導体素子そのものの微細化や集積化と共に、半導体パッケージにおける高密度実装技術がますます進展している。半導体素子とパッケージの配線基板との接続には、金線等を用いるワイヤーボンディング接続や、半田ボール等を用いるフリップチップ接続が用いられている。
【０００３】
ワイヤーボンディング接続は、半導体素子のパッド数が少ない場合には、低コストでパッケージングすることができる。しかしながら、半導体素子のパッドの狭ピッチ化に伴って、ワイヤー径を小さくする必要が生じ、ワイヤー切れ等の組立プロセスにおける歩留まり低下が課題となっている。
【０００４】
フリップチップ接続は、ワイヤーボンディング接続に比べて半導体素子と配線基板間の高速信号伝送が可能であるというメリットがある。しかしながら、半導体素子のパッド数の増加や狭ピッチ化に伴って、半田バンプの接続強度が弱くなり、接続箇所のクラック発生等の不良が多発していた。
【０００５】
そこで、近年、半導体素子を内蔵するパッケージ技術、いわゆる半導体素子内蔵技術が提案されている（例えば、特許文献１、２）。この技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続、エレクトロマイグレーション特性改善等を実現する高密度実装技術として期待されている。
【０００６】
特許文献１においては、絶縁性基板に内蔵された半導体チップが、絶縁性基板に埋め込まれたバンプを介して絶縁性基板上に形成された配線と電気的に接続する構成が開示されている。
【０００７】
特許文献２においては、配線基板の反りを抑制するために、半導体チップが埋設される絶縁層内であって、半導体チップの外周領域に補強構造体を埋設する構成が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１３４５６９号公報
【特許文献２】特開２００６−２６１２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１においては、薄い圧延銅の配線層上に半導体素子をフリップチップ実装して内蔵型基板を作製している。このため、フリップチップ実装時及びその後の基板用絶縁樹脂を用いた内蔵工程において、基板全体に大きな反りやうねりが発生してしまうという問題があった。
【００１０】
特許文献２においては、前述したように、内蔵された半導体素子の周辺の絶縁層に補強構造体を埋設することにより、基板全体の反りを抑制する構造が開示されている。しかしながら、補強構造体を半導体素子の外周に配置するスペースを確保する必要があった。従って、半導体装置の小型化、高密度化に有利とはいえなかった。また、補強構造体が配設されていない半導体素子の配設領域及びその近傍（以下、「半導体素子近傍」と称する）の反りに対しては抑制効果がなかった。従って、半導体素子近傍の反りに対する効果が十分ではなかった。
【００１１】
本発明は、上記問題点に鑑みてなされたものであり、その目的とするところは、半導体素子を基板内に内蔵する半導体装置において、半導体素子近傍の反りを抑制することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、半導体基板を具備する半導体素子と、前記半導体素子が埋設された絶縁層と、少なくとも一部が、前記半導体素子に接続される配線構造とを備える。そして、前記半導体基板には、前記半導体素子の反り量を低減する手段として、当該半導体基板の少なくとも一主面側に１又は複数の開口部を形成した。
【発明の効果】
【００１３】
本発明の半導体装置によれば、半導体素子を基板内に内蔵する半導体装置において、半導体素子近傍の反りを抑制することができるという優れた効果を有する。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の構造の例を示す模式的断面図。
【図２】実施形態１に係る半導体装置の構造の例を示す模式的断面図。
【図３】（ａ）実施形態１に係る半導体基板の平面図。（ｂ）図３（ａ）中のＩＩＩＢ−ＩＩＩＢ切断部断面図。
【図４】実施形態１と比較例１に係る半導体装置の反り量をプロットした図。
【図５】（ａ）〜（ｆ）変形例に係る半導体基板及び開口部（基板貫通部）の模式的平面図。
【図６】（ａ）〜（ｃ）変形例に係る半導体基板及び開口部（基板貫通部）の模式的平面図。
【図７】（ａ）変形例に係る半導体基板の平面図。（ｂ）図７（ａ）中のＶＩＩＢ−ＶＩＩＢ切断部断面図。
【図８】（ａ）変形例に係る半導体基板の平面図。（ｂ）図８（ａ）中のＶＩＩＩＢ−ＶＩＩＩＢ切断部断面図。
【図９】実施形態２に係る半導体装置の構造の例を示す模式的断面図。
【図１０】（ａ）実施形態２に係る半導体基板の平面図。（ｂ）図１０（ａ）中のＸＢ−ＸＢ切断部断面図。
【図１１】（ａ）、（ｂ）変形例に係る半導体基板及び開口部（基板ざぐり部）の模式的断面。
【図１２】実施形態３に係る半導体装置の構造の例を示す模式的断面図。
【図１３】（ａ）〜（ｅ）実施形態３に係る半導体装置の製造工程断面図。
【図１４】変形例３−１に係る半導体装置の構造の例を示す模式的断面図。
【図１５】変形例３−２に係る半導体装置の構造の例を示す模式的断面図。
【図１６】実施形態４に係る半導体装置の構造の例を示す模式的断面図。
【図１７】実施形態５に係る半導体装置の構造の例を示す模式的断面図。
【図１８】実施形態６に係る半導体装置の構造の例を示す模式的断面図。
【図１９】実施形態７に係る半導体装置の構造の例を示す模式的断面図。
【図２０】実施形態８に係る半導体装置の構造の例を示す模式的断面図。
【図２１】（ａ）〜（ｅ）実施形態８に係る半導体装置の製造工程断面図。
【図２２】（ｆ）〜（ｈ）実施形態８に係る半導体装置の製造工程断面図。
【図２３】実施形態９に係る半導体装置の構造の例を示す模式的断面図。
【図２４】（ａ）〜（ｃ）実施形態９に係る半導体装置の製造工程断面図。
【図２５】（ｄ）、（ｅ）実施形態９に係る半導体装置の製造工程断面図。
【図２６】（ｆ）、（ｇ）実施形態９に係る半導体装置の製造工程断面図。
【図２７】比較例１に係る半導体装置の構造の例を示す模式的断面図。
【図２８】比較例２に係る半導体装置の構造の例を示す模式的断面図。
【発明を実施するための形態】
【００１５】
図１に、本発明に係る半導体装置５０Ａの要部の模式的断面図を示す。本発明に係る半導体装置５０Ａは、半導体素子１、絶縁層１０、配線構造２０を備える。半導体素子１は、半導体基板２を備える。半導体基板２の素子形成面には、電子回路（不図示）やパッド（不図示）が形成されている。また、半導体基板２には、半導体装置５０Ａ内における半導体素子１の反りを低減するように、１又は複数の開口部３Ａが形成されている。図１中の開口部３Ａは、半導体基板２を貫通するものを図示しているが、貫通しないものであってもよい。
【００１６】
絶縁層１０は、半導体素子１を埋設するように形成されている。配線構造２０は、少なくとも一部が半導体素子１に接続されるように形成されている。
【００１７】
以下、本発明のより具体的な実施形態について図面を参照しつつ説明する。なお、複数の実施形態において、同一の要素部材には同一の符号を付し、適宜、重複する説明を省略する。また、各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは必ずしも一致しない。
【００１８】
［実施形態１］
図２は、本発明の実施形態１に係る半導体装置５０の模式的断面図である。同図に示すように、半導体装置５０は、半導体素子１と、絶縁層１０と、配線構造２０を備える。半導体素子１は、絶縁層１０内に埋設されている。半導体素子１は、薄く研削された半導体基板２を具備する。半導体基板２の第１主面２Ａ側には、電子回路（不図示）やパッド（不図示）等の素子が形成されている。
【００１９】
半導体基板２には、開口部として基板貫通部３が複数設けられている。基板貫通部３は、半導体装置（絶縁層）全体の反りの方向と反対側の方向に反る半導体素子１の反り量を低減する役割を担う。図２においては、基板貫通部３が複数設けられている例について説明するが、基板貫通部３を半導体基板２に１つ形成する構成としてもよい。
【００２０】
半導体基板２は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）を適用することができる。また、半導体特性を示すＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物や、ダイアモンドなどを用いてもよい。勿論、これらに限定されるものではない。本実施形態１では、半導体基板２としてシリコンを用いた。
【００２１】
半導体基板２の厚さは、半導体装置５０に求められる厚さに応じて、適宜、調整することができる。本実施形態１では、半導体基板２の厚さを５０μｍとし、チップサイズを１０ｍｍ角とした。半導体装置５０全体の大きさは３０ｍｍ角とした。なお、半導体装置５０内に内蔵する半導体素子１の数は、１つに限定されるものではなく、複数配設することができる。複数配設する方法としては、図２中のＸ方向に半導体素子を複数配設する態様の他、図２中のＹ方向に半導体素子１を複数積層するものであってもよい。
【００２２】
図３（ａ）に、半導体基板２の第１主面２Ａ側からみたときの模式的平面図を示す。また、図３（ｂ）に、図３（ａ）のＩＩＩＢ−ＩＩＩＢ切断部断面図を示す。
【００２３】
本実施形態１に係る基板貫通部３は、図３（ａ）に示すように、平面視上の形状を正方形状とし、半導体基板２内に５つ配置した。具体的には、基板貫通部３を、半導体基板２のコーナー部近傍にそれぞれ１つずつ配置し、かつ、半導体基板２の中心部に１つ配置した。
【００２４】
基板貫通部３を配設する位置は、特に限定されない。但し、半導体装置内における半導体素子の反りをより効果的に低減する観点から、応力集中位置である半導体基板２の外周部近傍に基板貫通部３を設けることが好ましい。また、半導体基板２における部分的な応力集中を分散する観点から、半導体基板２内において、平面視上、点対称、若しくは線対称に配置することが好ましい。より好ましくは、本実施形態１の基板貫通部３のように、点対称であり、かつ線対称とすることである。但し、上述の点対称、線対称とは、半導体素子１に形成する電子回路の配置等を考慮して配置すればよく、厳密な配置に限定されるものではない。
【００２５】
基板貫通部３の個々の形状は、特に限定されるものではなく、例えば、円形、矩形等の多角形状、または曲線で囲まれた形状、若しくはこれらを組み合わせたものであってもよい。基板貫通部３の径は、特に限定されるものではないが、例えば、１０μｍ〜１００μｍ程度とすることができる。基板貫通部３は、半導体基板２に予め形成しておいてもよいし、半導体素子１を形成後に形成してもよい。
【００２６】
１つの半導体素子１内に配置される基板貫通部３の形状は、同一のものに限定されるものではなく、複数の形状の基板貫通部３が混在するものであってもよい。基板貫通部３の径は特に限定されるものではなく、半導体基板の厚み、面積等を考慮しつつ、反り量を低減する観点から、決定すればよい。本実施形態１においては、矩形状の基板貫通部３として、外径が５０μｍのものを用いた。
【００２７】
基板貫通部３は、空隙としてもよく、また、基板貫通部３内の一部又は全部を充填材６により充填してもよい。充填材６としては、絶縁性材料を好適に適用することができる。機械的強度を高める観点からは、充填材６により充填する構造とすることが好ましい。半導体基板２が、例えばシリコンの場合、充填材６としては、弾性率が５ＭＰａ以上、５ＧＰａ以下のものを用いることが好ましい。これにより、効果的に半導体素子の反りを低減することができる。充填材６のより好ましいものは、弾性率が１０ＭＰａ以上、２ＧＰａ以下のものである。
【００２８】
充填材６は、特に限定されるものではないが、好適な例として以下の低弾性特性を示す樹脂群Ａを挙げることができる。すなわち、樹脂群Ａとして、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ(benzocyclobutene)、ＰＢＯ(polybenzoxazole)、ポリノルボルネン樹脂等を列挙することができる。また、上記樹脂群Ａ、若しくはケイ素樹脂に無機フィラーや有機フィラーを添加したものを充填材６として用いてもよい。また、上記樹脂群Ａ、若しくはケイ素樹脂の樹脂マトリクス内に、金属微粒子を添加した複合材料を用いてもよい。無論、これらに限定されるものではなく、無機材料も好適に適用することができる。
【００２９】
基板貫通部３は、例えば、Ｄ−ＲＩＥ（Deep-Reactive Ion Etching）法やレーザ法により形成することができる。無論、これに限定されるものではない。本実施形態１においては、Ｄ−ＲＩＥ法により基板貫通部３を形成し、これらの内部に、弾性率１．９ＧＰａのエポキシ樹脂を充填した。
【００３０】
絶縁層１０は、第１絶縁層１１と接着層１９を備える。換言すると、半導体素子１は、第１絶縁層１１と接着層１９内に埋設されている。具体的には、半導体基板２の第２主面２Ｂ側は、接着層１９と当接され、その他の領域は第１絶縁層１１により被覆されている。接着層１９は、本実施形態１においては、半導体基板２と平面視上の形状が略同一のものを用いた。
【００３１】
第１絶縁層１１は、例えば、感光性又は非感光性の有機材料を用いて形成することができる。有機材料としては、例えば、上記樹脂群Ａを適用することができる。また、樹脂群Ａから選ばれる樹脂等を、ガラスクロスやアラミド繊維などで形成された織布や不織布に含浸させた材料を用いてもよい。また、樹脂群Ａから選ばれる樹脂等やケイ素樹脂に、無機フィラーや有機フィラーを含ませたものを用いてもよい。勿論、これらに限定されるものではなく、無機材料を含め、本発明の趣旨を逸脱しない範囲において種々のものを適用することができる。本実施形態１では、第１絶縁層１１として厚さ９０μｍのエポキシ樹脂を用いた。
【００３２】
接着層１９は、例えば、ダイアタッチメントフィルム（ＤＡＦ；Die Attachment Film）と呼ばれる半硬化樹脂や、エポキシ樹脂、ポリイミド樹脂、ＢＣＢ(benzocyclobutene)、ＰＢＯ(polybenzoxazole)などの樹脂ペースト、あるいは銀ペーストなどが好適である。無論、これらに限定されない。本実施形態１ではエポキシ樹脂を主成分とするＤＡＦを用いた。
【００３３】
配線構造２０は、本実施形態１においては、第１配線層２１、素子接続プラグ３０を備える。第１配線層２１は、第１絶縁層１１の第１主面１１Ａ上に設けられている。素子接続プラグ３０は、第１配線層２１と半導体素子１に形成されたパッド（不図示）とを接続する役割を担う。
【００３４】
素子接続プラグ３０は、第１絶縁層１１の表面から半導体素子１のパッド（不図示）まで貫通するビア４１に、導電体が充填されたものである。素子接続プラグ３０は、例えば、レーザにより第１絶縁層１１にビアを形成し、第１配線層２１の形成と同時に形成することができる。また、半導体素子１に予め金属バンプなどを形成したものを素子接続プラグ３０として好適に適用することができる。本実施形態１においては、レーザを用いて、ビア４１を開口し、ビア４１内にメッキにより銅を充填した。
【００３５】
第１配線層２１は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、及びパラジウムからなる群から選択された少なくとも１種の金属、若しくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などが好適であるが、これらに限定されない。電気抵抗値及びコストの観点からは、銅により形成することが望ましい。本実施形態１では、第１配線層２１として銅を用いた。
【００３６】
＜比較例１＞
ここで、本発明の効果を説明するために、比較例に係る半導体装置について説明する。図２７に、比較例１に係る半導体装置１５０の要部の断面図を示す。比較例１に係る半導体装置１５０は、半導体素子１０１を備える。半導体素子１０１は、半導体基板１０２を具備する。半導体装置１５０は、半導体基板１０２の厚み方向に開口部（基板貫通部）が設けられていない以外は、上記実施形態１と同様の構成となっている。すなわち、絶縁層１１０内に半導体素子１０１が内蔵されている。半導体基板１０２の第１主面１０２Ａに設けられたパッド（不図示）は、素子接続プラグ１３０を介して配線構造１２０の第１配線１２１に接続されている。
【００３７】
本発明者らは、鋭意研究を重ね、比較例１に係る半導体装置１５０には、以下の問題点があることを突き止めた。すなわち、絶縁層１１０に半導体素子１０１を内蔵することによって、半導体装置１５０全体が下に凸の反り形状となる一方、半導体素子１の配設領域及びその近傍（以下、「半導体素子１近傍」とも称する）は上に凸の反りとなることがわかった。
【００３８】
半導体装置１５０は、絶縁層１１０の大きな熱膨張係数によって絶縁層１１０が硬化時に収縮し、下に凸の反りを発生させる。しかしながら、半導体素子１０１の周辺は、半導体基板の小さな熱膨張係数によって逆向きの反りが発生する。従って、半導体装置全体としては、下に凸の反りが発生し、半導体素子近傍では上に凸の反りが発生する。
【００３９】
半導体装置１５０全体の反りと、半導体素子１０１近傍の局所的な反りが逆方向であるため、半導体素子１０１の外周部近傍に内部応力が集中する。その結果、温度サイクル試験などの信頼性評価試験において、規定サイクル数以下で半導体素子１０１の外周部周辺の絶縁層１１０にクラックが発生し、第１配線層１２１のオープン不良が発生してしまった。
【００４０】
＜比較例２＞
図２８に、比較例２に係る半導体装置１５０ａの断面図を示す。比較例２に係る半導体装置１５０ａは、以下の点を除く基本的な構成は、上記比較例１と同様である。すなわち、比較例２に係る半導体装置１５０ａは、半導体基板１０２ａの厚みｄ２が比較例１の半導体基板１０２の厚みｄ１に比して薄い点において相違する。
【００４１】
比較例２によれば、半導体基板１０２ａの厚さｄ２を比較例１の半導体基板１０２の厚さｄ１よりも薄くしているので、半導体素子１０１周辺の上に凸の反りをわずかに低減することが可能となる。これは、系全体で最も熱膨張係数の小さな半導体基板１０２ａの体積を小さくしたことによるものである。しかしながら、半導体基板１０２ａを全体的に薄くしたことにより、製造プロセスにおけるハンドリング性の劣化は避けられない。このため、半導体素子１０１ａの特に周辺部における割れ不良や欠け不良が多発してしまった。
【００４２】
図４に、実施形態１及び比較例１に係る半導体装置の反り量の位置依存性を示す。図中の点線が、比較例１に係る半導体装置の反りプロファイルであり、図中の実線が、実施形態１に係る半導体装置の反りプロファイルである。
【００４３】
図４に示すように、本実施形態１の半導体装置５０によれば、比較例１に比して効果的に反りを低減できることがわかる。具体的には、比較例１に比して、ほぼ１／２以下の反り量が実現できている。本実施形態１においては、半導体基板２に基板貫通部３を設けることにより、半導体素子１の近傍の反りを効果的に低減し、かつ半導体装置５０全体の反り量も低減することができることがわかった。
【００４４】
実施形態１及び比較例１に係る半導体装置について、温度サイクル試験を実施した。具体的には、−５５℃〜＋１２５℃の温度サイクル試験を行った。−５５℃、１２５℃それぞれの温度において１０分保持した。
【００４５】
比較例１に係る半導体装置においては、５００サイクル付近でオープン不良が発生した。一方、実施形態１の半導体装置においては、２０００サイクル行っても不良が発生しないことを確認した。これは、半導体基板２の基板貫通部３によって、半導体素子１の内部応力が低減し、半導体装置（絶縁層）全体の反り量が小さくなったためと考察している。
【００４６】
本実施形態１に係る半導体装置５０によれば、半導体素子を内蔵した半導体素子内蔵基板の反り、うねりを抑制できるため、信頼性を改善することができる。特に、温度サイクル試験特性を改善することができる。さらに、低反りによって、内蔵基板の配線歩留まりが改善されるため、配線不良による良品の半導体素子の破棄損失が減少し、製造コストを低減することができる。さらに、低反りによって、内蔵基板の配線をより微細化することも可能となり、配線層数削減によるコスト低減も可能となる。また、半導体素子を薄くしても半導体素子の強度が劣化せず、半導体素子内蔵基板の全体の厚さを小さくすることができる。また半導体素子を薄くしたときのハンドリング性を改善でき、製造歩留まりを向上させることができる。
【００４７】
また、本実施形態１に係る基板貫通部３には、低弾性樹脂を充填しているので、より効果的に半導体素子１の内部応力を低減することができる。しかも、特許文献２のように、補強構造体を埋設する必要がないので、半導体装置の小型化、高密度化に有利である。
【００４８】
なお、基板貫通部３の形状及び配置は、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。図５（ａ）〜図５（ｆ）、図６（ａ）〜（ｃ）、図７（ａ）（ｂ）、及び図８（ａ）（ｂ）に、基板貫通部の変形例の一例を示す。
【００４９】
図５（ａ）に示す半導体基板２ａは、４つの長方形状の基板貫通部３ａを有する。基板貫通部３ａは、半導体基板２ａの外周の近傍において、外周辺と概ね平行となるように配置されている。そして、これらの４つの基板貫通部３ａは、半導体基板２ａの中心位置に対して概ね点対称となるように配置されている。また、半導体基板２ａの中心点を通る２等分線に対して概ね線対称となるように配置されている。
【００５０】
図５（ｂ）に示す半導体基板２ｂは、半導体基板２ｂの４つのコーナー部において、半導体基板２ｂのコーナー部の辺と平行な２辺と、その端点を曲線により結んで得られる基板貫通部３ｂを有する。そして、これらの４つの基板貫通部３ｂは、半導体基板２ｂの中心位置に対して概ね点対称となるように配置されている。また、半導体基板２ａの中心点を通る２等分線に対して概ね線対称となるように配置されている。
【００５１】
図５（ｃ）に示す半導体基板２ｃは、５個の円形状の基板貫通部３ｃを有する。基板貫通部３ｃは、半導体基板２ｃのコーナー部と、半導体基板２ｃの略中心部に配置されている。これらの５つの半導体基板貫通部３ｃは、半導体基板２ｃの中心位置に対して概ね点対称となるように配置されている。また、半導体基板２ｃの中心点を通る２等分線に対して概ね線対称となるように配置されている。
【００５２】
図５（ｄ）に示す半導体基板２ｄは、１２個の正方形状の基板貫通部３ｄを有する。基板貫通部３ｄは、半導体基板２ｄの任意の位置に設けられている。基板貫通部３ｄのように、線対称、若しくは線対称を満たさない配置としても、応力低減の効果を十分に得ることができる。このように、任意の位置に基板貫通部（開口部）を形成する方法によれば、素子形成面の回路形成位置やパッド形成位置に応じて、適宜調整することが可能であり、設計上の自由度が高いというメリットを有する。
【００５３】
図５（ｅ）に示す半導体基板２ｅは、４個の円形状の基板貫通部３ｅと、１個の正方形状の基板貫通部３ｅ’を有する。このように、基板貫通部として異なる形状が、複数混在していてもよい。
【００５４】
図５（ｆ）に示す半導体基板２ｆは、半導体基板２ｆの略中央部に、円形状の基板貫通部３ｆを１つ有する。このように、基板貫通部３ｆを１つ設ける例であっても、応力低減の効果を得ることができる。なお、基板貫通部３ｆとして、半導体基板２ｆの略中央部に設ける例を説明したが、この位置に限定されるものではなく、任意の位置に設けることができる。
【００５５】
図６（ａ）に示す半導体基板２ｇは、同図に示すように、平面視上の形状が長方形状である。そして、半導体基板２ｇは、６つの楕円形状の基板貫通部３ｇを有する。基板貫通部３ｇは、長辺近傍に、其々３個配列されており、これら６個の基板貫通部３ｇは線対称となるように配置されている。
【００５６】
図６（ｂ）に示す半導体基板２ｈは、５つの楕円形状の基板貫通部３ｈを有する。基板貫通部３ｈは、半導体基板２ｈの１つの長辺近傍に３個配列されており、さらに、その真ん中の基板貫通部３ｈに対し、垂直方向に均等に２つの基板貫通部３ｈが配列されている。これら５個の基板貫通部３ｈは概ね線対称となるように配置されている。
【００５７】
図６（ｃ）に示す半導体基板２ｉは、３つの円形状の基板貫通部３ｉを有する。基板貫通部３ｉは、半導体基板２の１つの対角線ライン上に均等に配置されている。すなわち、概ね点対称となるように配置されている。
【００５８】
図７（ａ）及び図７（ｂ）に示す半導体基板２ｊは、平面視上の形状が、図５（ｃ）の基板貫通部３ｃと同様の基板貫通部３ｊを有する。但し、図７（ｂ）に示すように、基板貫通部３ｊの開口径が、第１主面２Ａから、第２主面２Ｂに向かうにつれて大きくなっている点において相違する。このように、開口径が、半導体基板の厚み方向に異なるものであっても、応力低減の効果を得ることができる。また、厚み方向に複数の開口径を有する段差構造としてもよい。素子形成面側である第１主面側の開口径を小さくすることにより、応力低減を実現しつつ、電子回路やパッド等の形成位置と基板貫通部の位置の調整を容易に行うことができる。
【００５９】
図８（ａ）は、半導体基板２ｋの第２主面２Ｂ側からみた平面図であり、図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢ切断部断面図である。半導体基板２ｋは、図８（ａ）及び図８（ｂ）に示すように、第２主面２Ｂ側に形成された長方形状の溝部と、その溝部から第１主面２Ａ側まで貫通する貫通孔を組み合わせた形状の基板貫通部３ｋを有する。このように、半導体基板の厚み方向に複数の異なる形状を組み合わせてもよい。
【００６０】
［実施形態２］
次に、上記実施形態１とは異なる半導体装置の一例について説明する。本実施形態２に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１においては、半導体素子１の半導体基板２に開口部として基板貫通部３を設けていたのに対し、本実施形態２においては、半導体素子の半導体基板に開口部として基板ざぐり部３ｎを設けている点において相違する。
【００６１】
図９は、本発明の実施形態２に係る半導体装置５０ｎの模式的断面図である。同図に示すように、半導体装置５０ｎは、半導体素子１ｎと、絶縁層１０と、配線構造２０を備える。半導体素子１ｎは、薄く研削された半導体基板２ｎを具備する。
【００６２】
半導体基板２ｎには、開口部として基板ざぐり部３ｎが複数設けられている。基板ざぐり部３ｎは、半導体素子１ｎの反り量を低減する役割を担う。本実施形態２に係る基板ざぐり部３ｎは、半導体基板２ｎの第２主面２Ｂ側に設けられている。
【００６３】
半導体基板２ｎの好適な材料としては、上記実施形態１と同様のものを例示することができる。半導体基板２ｎの厚さは、半導体装置５０ｎに求められる厚さに応じて、適宜、調整することができる。本実施形態２では、半導体素子１ｎの半導体基板２ｎの厚さを３０μｍとし、半導体素子１ｎのチップサイズを１０ｍｍ角とした。半導体装置５０ｎ全体の大きさは３０ｍｍ角とした。内蔵する半導体素子１ｎの数は、１つであっても複数であってもよい。また、基板ざぐり部３ｎの個数が複数である例について説明したが、１つであってもよい。
【００６４】
図１０（ａ）は、第２主面２Ｂ側から見たときの半導体基板２ｎの模式的平面図であり、図１０（ｂ）は、図１０（ａ）のＸＢ−ＸＢ切断部断面図である。
【００６５】
本実施形態２に係る基板ざぐり部３ｎは、図１０（ａ）（ｂ）に示すように、平面視上の形状を正方形状とし、側面視上の形状を凹部形状とした。基板ざぐり部３ｎは、第２主面２Ｂ側に５つ配置されている。具体的には、基板ざぐり部３ｎは、半導体基板２ｎのコーナー部近傍にそれぞれ１つずつ配置され、かつ、半導体基板２ｎの中心部に１つ配置されている。基板ざぐり部３ｎを配設する位置は、特に限定されないが、応力集中位置である半導体基板の外周部近傍に基板ざぐり部３ｎを設けることが好ましい。また、半導体基板２ｎにおける部分的な応力集中を分散する観点から、平面視上、点対称、若しくは線対称に配置することが好ましい。より好ましくは、本実施形態１の基板貫通部３のように、点対称であり、かつ線対称とすることである。基板ざぐり部３ｎの個々の形状は、特に限定されるものではなく、例えば、円形、矩形等の多角形状、または曲線で囲まれた形状、若しくはこれらを組み合わせたものであってもよい。さらに、半導体基板２ｎに配置される基板ざぐり部３ｎの形状は、同一のものに限定されるものではなく、複数の形状の基板ざぐり部３ｎが混在するものであってもよい。
【００６６】
凹部（基板ざぐり部３ｎ）の深さは、特に限定されるものではないが、応力低減をより効果的に得る観点から、半導体基板２ｎの厚みに対して１／２以上とすることが好ましい。本実施形態２では、基板ざぐり部３ｎの外径を５０μｍ、深さを１５μｍとした。
【００６７】
基板ざぐり部３ｎの変形例としては、上記実施形態１の変形例として述べた図５（ａ）〜図７（ｂ）の平面視上の形状配置において、側面視上の形状を凹部に変更したものを一例として挙げることができる。
【００６８】
基板ざぐり部３ｎは、例えば、Ｄ−ＲＩＥ法やレーザ法により、半導体素子１ｎの厚み方向に凹部状の開口部（基板ざぐり部）を形成する。開口部内部は、空隙でもよいが、その一部または全部を充填材により充填してもよい。充填材６としては、特に限定されるものではないが、実施形態１で記載した例を好適に適用することができる。本実施形態２では、基板ざぐり部をＤ−ＲＩＥ法で形成し、基板ざぐり部内部に、低弾性のエポキシ樹脂を充填した。
【００６９】
本実施形態２の半導体装置５０ｎの反り量を検討したところ、図４の実線（実施形態１）と同様のプロファイルが得られ、反り量を低減できることを確認した。基板ざぐり部３ｎを設けることにより、半導体装置５０ｎ全体の反り量を低減しつつ、半導体素子近傍の反りを低減可能な半導体装置を提供することができる。また、基板ざぐり部３ｎに充填した充填材によって、半導体素子１ｎの機械的強度を劣化させることなく、反りの原因となる内部応力を低減することができる。充填材として低弾性材料（弾性率が５ＭＰａ以上、５ＧＰａ以下、好ましくは１０ＭＰａ以上、２ＧＰａ以下）を適用することにより、より効果的に半導体素子の内部応力を低減することができる。また、これにより、半導体装置５０ｎ全体の厚さも薄くすることも可能である。しかも、基板ざぐり部３ｎを半導体基板２ｎの第２主面２Ｂに設けることにより、素子形成面への設計の影響を無くす、若しくは最小限に抑制することができる。
【００７０】
本実施形態２の半導体装置５０ｎについて、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施し、２０００サイクルまで不良が発生しないことを確認した。これは、半導体装置（絶縁層）全体の反り量と反対方向に反る半導体素子１の反り量を、基板ざぐり部３ｎにより低減した効果によるものと考察している。
【００７１】
本実施形態２に係る半導体装置によれば、半導体基板に開口部として基板ざぐり部３ｎを設けているので、上記実施形態１と同様の効果を得ることができる。
【００７２】
なお、基板ざぐり部３ｎは、図１１（ａ）に示すようなＶ字溝の基板ざぐり部３ｐ、図１１（ｂ）に示すようなＵ字溝の基板ざぐり部３ｑ等であってもよく、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。また、本実施形態２においては、素子形成面とは反対側の第２主面２Ｂ側に基板ざぐり部を設ける構成について述べたが、これに限定されない。製造方法や用いる材料によっては、半導体装置全体（絶縁層１０）の反りが、図９中、上に凸となり、半導体素子の反りが下に凸となる場合もあり得る。かかる場合には、第１主面２Ａ側に基板ざぐり部を設ければよい。また、半導体装置全体（絶縁層１０）と、半導体素子の反り方向が同一であるが、半導体素子の方が、絶縁層に比して反り量が大きい場合もあり得る。かかる場合にも、半導体素子の反り量を低減する方向に開口する凹部を設ければよい。すなわち、半導体素子の反りを低減する凹部であればよく、第１主面２Ａと第２主面２Ｂ側の両方に開口する凹部を設ける態様であってもよい。
【００７３】
［実施形態３］
図１２は、本発明の実施形態３に係る半導体装置５０ｒの模式的断面図である。同図に示すように、半導体装置５０ｒは、半導体素子１と、絶縁層１０ｒと、配線構造２０ｒを備える。本実施形態３に係る半導体素子１は、上記実施形態１と同様の構成となっている。すなわち、半導体素子１は、薄く研削された半導体基板２を具備する。そして、半導体素子１の反り量を低減するために、半導体基板２に開口部として基板貫通部３を形成する。
【００７４】
絶縁層１０ｒは、第１絶縁層１１ｒ、接着層１９を備える。これらの材料は、上記実施形態１と同様に選定することができる。半導体素子１は、絶縁層１０ｒに埋設されている。具体的には、半導体素子１の半導体基板２の第２主面２Ｂ側は、接着層１９と当接され、その他の領域は第１絶縁層１１ｒに当接されている。接着層１９は、本実施形態３においては、半導体基板２と平面視上の形状が略同一のものを用いた。
【００７５】
配線構造２０ｒは、第１配線層２１、素子接続プラグ３０、第２配線層２２、第１貫通プラグ３１を備える。第１配線層２１は、第１絶縁層１１ｒの第１主面１１Ａ上に設けられている。素子接続プラグ３０は、第１配線層２１と半導体素子１に形成されたパッド（不図示）とを接続する役割を担う。素子接続プラグ３０は、第１絶縁層１１ｒに設けられたビア４１内に導電体が充填されている。
【００７６】
第２配線層２２は、第１絶縁層１１ｒの第２主面１１Ｂ側に設けられている。第２配線層２２のうちの一部は、第１配線層２１に第１貫通プラグ３１を介して電気的に接続される。また、第２配線層２２のうちの一部は、接着層１９と当接される。本実施形態３においては、接着層１９と当接する第２配線層２２は、接着層１９の面積よりも平面視上のサイズが一回り大きくなるようにした。これにより、耐湿性などの信頼性が向上する。
【００７７】
第１貫通プラグ３１は、第１配線層２１と第２配線層２２を電気的に接続する役割を担う。第１貫通プラグ３１は、第１絶縁層１１ｒの第１主面１１Ａから、第２配線層２２の表面まで貫通するビア４２内に配設された導電体により構成される。
【００７８】
第１配線層２１は、上記実施形態１と同様の材料から選定することができる。第２配線層２２は、第１配線層２１と同様の材料から選定することができる。本実施形態３では、第１配線層２１及び第２配線層２２として、銅を用いた。
【００７９】
次に、本実施形態３に係る半導体装置５０ｒの製造方法の一例について図１３（ａ）〜図１３（ｅ）の製造工程断面図を用いつつ説明する。
【００８０】
まず、支持体４５の主面上に第２配線層２２を形成する（図１３（ａ）参照）。支持体４５は、樹脂、金属、ガラス、半導体、セラミック等のいずれか又はそれらの組み合わせたものを用いることができる。また、半導体素子１を搭載する位置を明確にするために、支持体４５上に位置マーク（不図示）を適宜設けてもよい。本実施形態３では、支持体４５として銅合金を用いた。また、半導体素子１を搭載するための位置マークとして、電気めっきによる厚さ５μｍのニッケルを設けた。
【００８１】
第２配線層２２は、例えば、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成することができる。サブトラクティブ法は、基板上に設けられた金属層（銅箔）上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。
【００８２】
第２配線層２２としては、例えば、主成分が銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、及びパラジウムからなる群から選択された１種又は複数の金属を使用することができる。電気抵抗値及びコストの観点からは、銅により形成することが好ましい。本実施形態３では、銅を用い、セミアディティブ法により第２配線層２２を形成した。
【００８３】
次に、基板貫通部３が形成された半導体基板２を有する半導体素子１を用意する。半導体素子の基板材料としては、例えば、上記実施形態１で説明した材料を好適に適用することができる。本実施形態３においては、半導体基板２としてシリコン基板を用いた。半導体基板２の厚さは、３０μｍとし、半導体素子のサイズは、１０ｍｍ角とした。基板貫通部３は、任意の場所に設けることができる。搭載する半導体素子の数は、１つであっても複数であってもよい。また、積層型の半導体素子を搭載してもよい。
【００８４】
基板貫通部３は、半導体基板２上に、電子回路やパッド等の各種素子を形成する前に所定の位置に設けることができる。また、半導体基板上に各種素子を形成した後に、半導体基板２に貫通部を形成してもよい。基板貫通部３の径は、特に限定されないが、本実施形態３においては、外径を５０μｍとした。
【００８５】
半導体素子１は、支持体４５の所定の第２配線層２２の上層に、接着層１９を介して搭載する（図１３（ｂ）参照）。半導体素子１の支持体４５上への搭載は、フェースアップの状態で半導体搭載機を用いて行った。
【００８６】
次に、半導体素子１を埋設するように第１絶縁層１１ｒを形成する（図１３（ｃ）参照）。第１絶縁層１１ｒの材料としては、例えば、上記実施形態１で説明した材料を好適に適用することができる。半導体素子１の内蔵には、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法、又はフォトリソグラフィー法等を適用することができる。本実施形態３では、エポキシ樹脂を用いて真空ラミネート法により第１絶縁層１１ｒを形成した。なお、第１絶縁層１１ｒを形成する際には、事前に半導体素子１に相当する箇所に凹部を形成し、第１絶縁層１１ｒと支持体４５を接合してもよい。
【００８７】
続いて、第１絶縁層１１ｒの表面から、半導体素子１のパッド（不図示）の表面まで貫通するビア４１を設ける。また、第１絶縁層１１ｒの表面から、第２配線層２２の表面まで貫通するビア４２を形成する（図１３（ｄ）参照）。これらのビア４１，４２は、第１絶縁層１１ｒとして感光性材料を用いた場合には、フォトリソグラフィーにより直接的にパターン形成することができる。また、第１絶縁層１１ｒとして非感光性樹脂を用いた場合、あるいは感光性材料でも解像度が低い場合には、例えば、レーザ加工法、ドライエッチング法又はブラスト法等によりビア４１、４２を形成する。本実施形態３では、レーザ加工法を用いてビア４１、４２を形成した。
【００８８】
次に、ビア４１の内部に導体を形成することにより素子接続プラグ３０を、ビア４２の内部に導体を形成することにより第１貫通プラグ３１を形成する。そして、第１絶縁層１１ｒの上層に第１配線層２１を形成する（図１３（ｅ）参照）。ビア４１に導体を充填することにより素子接続プラグ３０が、ビア４２に導体を充填することにより第１貫通プラグ３１が形成される。これらの導体は、特に限定されるものではないが、例えば、主成分が銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、及びパラジウムからなる群から選択された１種又は複数の金属を用いることができる。導体の充填は、例えば、電気めっき、無電解めっき、印刷法又は溶融金属吸引法等の方法により行うことができる。
【００８９】
なお、素子接続プラグ３０及び第１貫通プラグ３１の所望の位置に予め金属バンプ等の通電用のポストを形成し、その後に第１絶縁層１１ｒを形成し、研磨により第１絶縁層１１ｒの表面を削って通電用ポストを露出させることにより素子接続プラグ３０及び第１貫通プラグ３１を形成してもよい。この方法によれば、第１絶縁層１１ｒにビアを設けるプロセスをカットすることができる。
【００９０】
第１配線層２１は、例えば、前述の第２配線層２２の形成方法と同様の方法により製造することができる。第１配線層２１の例は、特に限定されないが、第２配線層２２で挙げたものを好適な例として挙げることができる。本実施形態３では、銅を用い、セミアディティブ法により第１配線層２１を形成した。
【００９１】
その後、支持体４５を除去し、図１２に示すような半導体装置５０ｒを得た。支持体４５の除去には、薬液によるウェットエッチング法、機械的研磨による研削法、物理的な剥離法等が好適であるが、これらに限定されない。本実施形態３においては、アルカリ性のウェットエッチング液を用いて、銅合金である支持体４５を除去した。
【００９２】
なお、本実施形態３において適用した半導体基板２（シリコン）の熱膨張係数は約３．５ｐｐｍ／Ｋ、絶縁層（エポキシ樹脂）の熱膨張係数は約６０ｐｐｍ／Ｋ、支持体（銅）の熱膨張係数は約１７ｐｐｍ／Ｋである。従って、半導体素子１の熱膨張係数が最も小さい。
【００９３】
半導体素子の反り量を低減する手段である基板貫通部、若しくは基板ざぐり部等の開口部を半導体基板２に設けない場合、絶縁層１０の硬化時に、支持体４５、接着層、半導体素子、埋め込み絶縁層の各々の熱膨張係数の差によって、内部応力が蓄積される。そして、その後、支持体４５を除去すると、内蔵基板全体が大きく下に凸の反り形状となる。その一方、半導体素子搭載領域は、逆に上に凸という反り形状が局所的に発生する。半導体装置（絶縁層）全体の反りと半導体素子の局所的な反りが逆方向であるため、半導体素子の外周部に内部応力が集中する。そして、温度サイクル試験などの信頼性評価試験において、規定サイクル数以下で外周部周辺の絶縁樹脂にクラックが発生し、配線のオープン不良が発生してしまう。このような特徴的な反りは、半導体素子と絶縁層、さらには、半導体素子の製造工程において適用した支持体４５の熱膨張係数の差によって生じる。特に、支持体として銅のような金属を用いた場合、顕著であることがわかった。
【００９４】
本発明者らが鋭意研究を重ねた結果、半導体素子の反り量を低減する手段として、基板貫通部若しくは基板ざぐり部を設けた半導体基板を用いることにより、図４の比較例に示すような反り形状を抑制することができることを見出した。換言すると、基板貫通部若しくは基板ざぐり部を設けることにより、内蔵基板全体が大きく下に凸の反り形状となる一方、半導体素子搭載領域のみ逆に上に凸という反り形状が局所的に発生するのを抑制できることを見いだした。
【００９５】
本実施形態３に係る半導体装置５０ｒにおいて、図４中の実線（実施形態１）の反りプロファイルと同様のプロファイルが得られることを確認した。すなわち、半導体装置５０ｒの反り量を、効果的に低減できることを確認した。これは、半導体素子１に基板貫通部３を設け、かつ基板貫通部３内を空隙、若しくは低弾性の材料により充填する構造を採用しているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減できたことによるものと考察している。
【００９６】
本実施形態３に係る半導体装置に対して、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施したところ、２０００サイクル行っても不良が発生しないことを確認した。これは、半導体基板２の基板貫通部３により半導体素子の内部応力が低減し、半導体装置（絶縁層）全体の反り量が小さくなったためと考えられる。
【００９７】
本実施形態３に係る半導体装置５０ｒによれば、基板貫通部３を設けることにより、半導体装置５０全体の反り量を低減しつつ、半導体素子近傍の反りを低減可能な半導体装置を提供することができる。また、本実施形態３の半導体装置５０ｒは、第２配線層２２を有しているため、より多ピン、高機能な半導体素子を内蔵することが可能であるというメリットを有する。しかも、第１貫通プラグ３１によって、上層側の第１配線層２１と、下層側の第２配線層２２が接続されているため、半導体装置５０ｒの両面を用いた接続を可能とする。これにより、例えば、パッケージ・オン・パッケージ型のシステム・イン・パッケージ等の複雑な構造のモジュールを作製することも可能となる。
【００９８】
さらに、本実施形態３に係る半導体装置は、半導体素子１の搭載場所に、半導体素子１よりも大きな面積の第２配線層２２が設けられている。これにより、接着層１９が表面に露出することを防ぐことができる。その結果、耐湿性などの信頼性が向上する。
【００９９】
＜変形例３−１＞
次に、実施形態３の変形例の一例について説明する。図１４に、変形例３−１に係る半導体装置５０ｓの要部の模式的断面図を示す。半導体装置５０ｓにおいては、半導体装置の両主面にソルダーレジスト４６が設けられている。ソルダーレジスト４６の材料は、特に限定されないが、エポキシ系、アクリル系、ウレタン系、又はポリイミド系の有機材料を好適に用いることができる。また、必要に応じて、無機材料又は有機材料のフィラーを添加してもよい。また、ソルダーレジスト４６として、感光性レジストインクを使用してもよい。本変形例３−１では、感光性レジストインクを用いた。本変形例３−１によれば、上記実施形態３と同様に、低反り効果を得ることができる。しかも、ソルダーレジスト４６を設けることにより耐環境性を改善することができる。
【０１００】
＜変形例３−２＞
図１５に、変形例３−２に係る半導体装置５０ｔの模式的断面図を示す。半導体装置５０ｔの片面側には、外部端子４７が設けられている。半導体装置５０ｔは、外部端子４７を介して機器（不図示）のボードに実装可能な構造となっている。外部端子４７の材料は、特に限定されないが、第１配線層２１や第２配線層２２と同様の材料から選択することができる。その表面には、金、銀、銅、錫及び半田材料等からなる群から選択された１種、又は複数の金属を形成してもよい。本変形例３−２では、外部端子４７として錫、銀及び銅の合金を用いた。本変形例３−２によれば、上記実施形態３と同様に、低反り効果が得られる。
【０１０１】
［実施形態４］
本実施形態４に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態３と同様である。すなわち、上記実施形態３においては、基板貫通部３が半導体基板２を貫通するように設けていたのに対し、本実施形態４においては、基板貫通部が半導体基板のみならず、その下層に配置された接着層をも貫通するように形成されている点において相違する。
【０１０２】
図１６は、本発明の実施形態４に係る半導体装置５０ｕの模式的断面図である。同図に示すように、半導体装置５０ｕは、半導体素子１と、絶縁層１０ｕと、配線構造２０ｕを備える。本実施形態４に係る半導体素子１は、薄く研削された半導体基板２を具備する。そして、半導体基板２には、半導体素子１の反りを低減するための開口部として基板貫通部３ｕが形成されている。
【０１０３】
基板貫通部３ｕは、図１６に示すように、半導体基板２を貫通するのみならず、接着層１９ｕをも貫通するように形成されている。換言すると、接着層１９ｕの直下層に配設された第２配線層２２の表面まで到達するように、半導体基板２と接着層１９ｕに一体的に基板貫通部３ｕが形成されている。この基板貫通部３ｕは、１つ、又は複数形成することが可能である。充填剤６ｕは、特に限定されないが、好ましくは、フィラー含有の低弾性樹脂を適用することである。これにより、半導体素子１において発生した熱を、基板貫通部３ｕ経由で第２配線層２２に逃すことが可能となる。すなわち、放熱効果を付与することができる。
【０１０４】
絶縁層１０ｕは、第１絶縁層１１ｒ、接着層１９ｕを備える。これらの材料は、上記実施形態１と同様に選定することができる。
【０１０５】
半導体基板２の材料、厚み、半導体素子のサイズは、上記実施形態３と同様とした。
【０１０６】
絶縁層１０、第１配線層２１、第２配線層２２、接着層１９ｕ等の材料としては、上記実施形態で述べたものを好適に適用することができる。接着層１９ｕとしては、本実施形態４においては、エポキシ樹脂を主成分とするＤＡＦを適用した。
【０１０７】
製造方法についても、上記実施形態３で述べた方法を好適に適用することができる。本実施形態４においては、基板貫通部３ｕは、Ｄ−ＲＩＥ法によりビアを開口し、ビア内部を低弾性のエポキシ樹脂で充填した構造を用いた。素子接続プラグ３０は、レーザにより開口されたビアに銅を充填することにより得た。
【０１０８】
本実施形態４に係る半導体装置５０ｕによれば、図４中の実線（実施形態１）の反りプロファイルと同様のプロファイルを得ることができた。すなわち、半導体装置５０ｕの反り量を、効果的に低減できることを確認した。これは、半導体素子１に基板貫通部３を設けているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を基板貫通部３の低弾性樹脂によって低減できたことによるものと考察している。
【０１０９】
本実施形態４の半導体装置に対して、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施したところ、２０００サイクル後も不良が発生しないことを確認した。これは、半導体基板２の基板貫通部３により半導体素子の内部応力が低減し、半導体装置（絶縁層）全体の反り量が小さくなったためであると考察している。
【０１１０】
本実施形態４に係る半導体装置によれば、上記実施形態３と同様の効果を得ることができる。しかも、本実施形態４の半導体装置５０ｕは、基板貫通部３ｕが半導体素子１と接着層１９ｕを貫通し、第２配線層２２と接続している。これにより、半導体素子１内の放熱を効率的に行うことが可能となる。また、基板貫通部３ｕを半導体素子１のグランド層と接続することで、電磁輻射などのＥＭＣ特性を改善することができる。また、これらの効果は、基板貫通部３ｕに代えて基板ざぐり部を設けても同様の効果を得ることができる。
【０１１１】
［実施形態５］
本実施形態５に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態３と同様である。すなわち、上記実施形態３においては、第２配線層２２が接着層１９と当接するように設けられ、かつ、第２配線層２２が第１絶縁層１１と当接するように設けられていたのに対し、本実施形態５においては、第２配線層が接着層と離間して設けられ、かつ、第２配線層が第２絶縁層と当接するように設けられている点において相違する。
【０１１２】
図１７は、本発明の実施形態５に係る半導体装置５０ｖの模式的断面図である。同図に示すように、半導体装置５０ｖは、半導体素子１と、絶縁層１０ｖと、配線構造２０ｖを備える。本実施形態５に係る半導体素子１は、薄く研削された半導体基板２を具備する。そして、半導体基板２には、開口部として基板貫通部３が形成されている。
【０１１３】
絶縁層１０ｖは、第１絶縁層１１ｖ、接着層１９、第２絶縁層１２を備える。半導体素子１は、絶縁層１０ｖに埋設されている。具体的には、半導体素子１の半導体基板２の第２主面２Ｂ側は、接着層１９と当接され、その他の領域は第１絶縁層１１ｖに当接されている。そして、接着層１９の半導体基板２と当接する側と反対側の面側には、第２絶縁層１２が配設されている。換言すると、第２絶縁層１２の上層には、半導体基板２と略同一形状の接着層１９が積層されている。そして、接着層１９の上層に半導体基板２が搭載されている。さらに、半導体素子１を埋設するように、半導体素子１の上層には、第１絶縁層１１ｖが形成されている。
【０１１４】
第１絶縁層１１ｖ、接着層１９の材料は、上記実施形態１で説明したとおりである。第２絶縁層１２の材料は、特に限定されないが、上記実施形態１において記載した第１絶縁層１１と同様の材料を好適に適用することができる。第１絶縁層１１ｖと第２絶縁層１２の材料を同じにすることにより、製造プロセス上の歩留まりを向上させることができる。また、第２絶縁層１２の熱膨張係数を第１絶縁層１１ｖの熱膨張係数よりも小さくすることにより、半導体装置５０ｖ全体の下側に凸の反り量を低減することができる。本実施形態５においては、第１絶縁層１１ｖ、第２絶縁層１２の両方にエポキシ樹脂を適用した。
【０１１５】
配線構造２０ｖは、第１配線層２１、素子接続プラグ３０、第２配線層２２ｖ、第１貫通プラグ３１ｖを備える。第２配線層２２ｖは、第２絶縁層１２の第２主面１２Ｂ側に設けられている。第２配線層２２ｖのうちの一部は、第１配線層２１に第１貫通プラグ３１ｖを介して電気的に接続される。また、第２配線層２２ｖのうちの一部は、半導体素子１の下層に接着層１９、第２絶縁層１２を介して対向配置される。
【０１１６】
第１貫通プラグ３１ｖは、第１配線層２１と第２配線層２２ｖを電気的に接続する役割を担う。第１貫通プラグ３１ｖは、第１絶縁層１１ｖの第１主面１１Ａから、第２配線層２２ｖの表面まで貫通するビア４２内に配設された導電体により構成される。従って、ビア４２は、第１絶縁層１１ｖから第２絶縁層１２に亘って形成されている。
【０１１７】
半導体素子１の厚さは、半導体装置に求められる厚さに応じて適宜調整することができる。本実施形態５では、半導体素子１に備えられた半導体基板２をシリコンとし、半導体基板２の厚さを３０μｍとした。また、半導体素子１のチップサイズを１０ｍｍ角とした。また、第１配線層２１、第２配線層２２ｖとして、銅を用いた。なお、内蔵される半導体素子１の数は１つであっても複数であってもよい。基板貫通部３は、半導体素子１の機械的強度を低下させない範囲で任意の場所に設けることができる。
【０１１８】
第１貫通プラグ３１ｖは、例えばレーザにより第１絶縁層１１ｖ及び第２絶縁層１２の一部にビア４２を開口し、その後に導電体を充填することにより形成することができる。また、第２配線層２２ｖ上に予め金属バンプなどを設けることにより形成してもよい。本実施形態５においては、レーザにより開口されたビアにメッキにより充填された銅を用いた。
【０１１９】
本実施形態５に係る半導体装置５０ｖにおいて、図４中の実線（実施形態１）の反りプロファイルと同様のプロファイルが得られることを確認した。すなわち、半導体装置５０ｖの反り量を、効果的に低減できることを確認した。これは、半導体素子１に基板貫通部３を設け、かつ基板貫通部３内を空隙、若しくは低弾性の材料により充填する構造を採用しているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減できたことによるものと考察している。
【０１２０】
本実施形態５に係る半導体装置に対して、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施したところ、２０００サイクル行っても不良が発生しないことを確認した。これは、半導体基板２の基板貫通部３により半導体素子の内部応力が低減し、半導体装置（絶縁層）全体の反り量が小さくなったことによるものと考察している。
【０１２１】
本実施形態５に係る半導体装置５０ｖによれば、上記実施形態３と同様の効果が得られる。さらに、本実施形態５の半導体装置は、第２絶縁層１２を配設することにより、半導体素子１の下方において、微細配線を複数本配設することが可能となり、上記実施形態３に示した例よりもさらに高密度な配線収容が可能となる。これらの効果は、基板貫通部に代えて基板ざぐり部を設けても同様の効果を得ることができる。
【０１２２】
［実施形態６］
本実施形態６に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態５と同様である。すなわち、本実施形態６においては、実施形態５に係る第１配線層２１の上層にさらに、第３絶縁層を介して第３配線層が設けられている点において相違する。また、実施形態５に係る第２配線層２２の上層にさらに、第４絶縁層を介して第４配線層が設けられている点において相違する。
【０１２３】
図１８は、本発明の実施形態６に係る半導体装置５０ｗの模式的断面図である。同図に示すように、半導体装置５０ｗは、半導体素子１と、絶縁層１０ｗと、配線構造２０ｗを備える。本実施形態６に係る半導体素子１は、薄く研削された半導体基板２を具備する。そして、半導体基板２には、半導体素子１の反りを低減するための開口部として基板貫通部３が形成されている。
【０１２４】
絶縁層１０ｗは、第１絶縁層１１ｖ、接着層１９、第２絶縁層１２、第３絶縁層１３、第４絶縁層１４を備える。半導体素子１は、絶縁層１０ｗに埋設されている。具体的には、半導体素子１の半導体基板２の第２主面２Ｂ側は、接着層１９と当接され、その他の領域は第１絶縁層１１ｖに当接されている。そして、接着層１９において、半導体基板２と当接する側と反対側の面側には、第２絶縁層１２が配設されている。また、第１絶縁層１１ｖの上層には、第３絶縁層１３が配設され、第２絶縁層１２の下層には、第４絶縁層１４が配設されている。換言すると、第４絶縁層１４の上層に第２絶縁層１２が形成され、第２絶縁層１２の上層に接着層１９を介して半導体素子１が配設されている。また、第２絶縁層１２の上層、及び半導体素子１の上には、第１絶縁層１１ｖが配設され、第１絶縁層１１ｖの上層には第３絶縁層１３が配設されている。
【０１２５】
第１絶縁層１１ｖ、接着層１９、第２絶縁層１２材料は、上記実施形態５で説明したとおりである。また、第３絶縁層１３、第４絶縁層１４の材料は、第１絶縁層１１ｖ、第２絶縁層１２にて例示したものを好適に適用することができる。第１絶縁層１１ｖ〜第４絶縁層１４の材料を同じにすることにより、製造プロセス上の歩留まりを向上させることができる。また、第２絶縁層１２の熱膨張係数を第１絶縁層１１ｖの熱膨張係数よりも小さくすることにより、半導体装置５０ｗ全体の下側に凸の反り量を低減することができる。本実施形態６においては、第１絶縁層１１ｖ〜第４絶縁層１４の全てにエポキシ樹脂を適用した。
【０１２６】
配線構造２０ｗは、第１配線層２１、素子接続プラグ３０、第２配線層２２ｖ、第１貫通プラグ３１ｖ、第３配線層２３、第２貫通プラグ３２、第４配線層２４、第３貫通プラグ３３を備える。
【０１２７】
第３配線層２３は、第３絶縁層１３の上層に形成されている。第１配線層２１と第３配線層２３は、第３絶縁層１３に設けられた第２貫通プラグ３２により電気的に接続されている。一方、第４配線層２６は、第４絶縁層１４の第２主面１５Ｂ側に形成されている。第２配線層２３と第４配線層２４は、第３貫通プラグ３３により電気的に接続されている。
【０１２８】
半導体基板の材料、厚みは、上記実施形態５と同様とした。半導体素子１のサイズも上記実施形態１と同様とした。また、第１配線層２１、第２配線層２２、第３配線層２３、第４配線層２４として、銅を用いた。なお、内蔵される半導体素子１の数は１つであっても複数であってもよい。基板貫通部３は、任意の場所に設けることができる。
【０１２９】
本実施形態６に係る半導体装置５０ｗにおいて、図４中の実線（実施形態１）の反りプロファイルと同様のプロファイルが得られることを確認した。すなわち、半導体装置５０ｗの反り量を、効果的に低減できることを確認した。これは、半導体素子１に基板貫通部３を設け、かつ基板貫通部３内を空隙、若しくは低弾性の材料により充填する構造を採用しているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減できたことによるものと考察している。
【０１３０】
本実施形態６に係る半導体装置について、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施した結果、２０００サイクル行っても不良が発生しないことを確認した。これは、半導体基板２の基板貫通部３により半導体素子の内部応力が低減し、半導体装置（絶縁層）全体の反り量が小さくなったことによるものと考察している。
【０１３１】
本実施形態６に係る半導体装置５０ｗによれば、上記実施形態５と同様の効果を得ることができる。また、第３配線層、第４配線層を追加することにより、実施形態５よりもさらに高密度な配線収容が可能となる。
【０１３２】
［実施形態７］
本実施形態７に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態６と同様である。すなわち、本実施形態７においては、実施形態６に係る半導体装置よりも、配線層及び絶縁層が、主面の両側において１層ずつ追加されている点において相違する。具体的には、実施形態６の第３配線層２３の上層にさらに、第５絶縁層を介して第５配線層が設けられている。また、実施形態６の第４配線層２４の下層にさらに、第６絶縁層を介して第６配線層が設けられている。以下、実施形態６との相違点について説明する。
【０１３３】
図１９は、本発明の実施形態７に係る半導体装置５０ｘの模式的断面図である。同図に示すように、半導体装置５０ｘは、半導体素子１と、絶縁層１０ｘと、配線構造２０ｘを備える。本実施形態７に係る半導体素子１は、薄く研削された半導体基板２を具備する。そして、半導体基板２には、半導体素子１の反りを低減するための開口部として基板貫通部３が形成されている。
【０１３４】
絶縁層１０ｘは、第１絶縁層１１ｖ、接着層１９、第２絶縁層１２、第３絶縁層１３、第４絶縁層１４、第５絶縁層１５、第６絶縁層１６を備える。第１絶縁層１１ｖの上層には、第３絶縁層１３が配設され、さらにその上層には、第５絶縁層１５が配設されている。一方、第２絶縁層１２の下層には、第４絶縁層１４が配設され、さらにその下層に第６絶縁層１６が配設されている。換言すると、第６絶縁層１６の上層に第４絶縁層１４が形成され、第４絶縁層１４の上層に第２絶縁層１２が形成されている。そして、第２絶縁層１２の上層に接着層１９を介して半導体素子１が配設されている。また、第２絶縁層１２の上層、及び半導体素子１の上には、第１絶縁層１１ｖが配設され、第１絶縁層１１ｖの上層には第３絶縁層１３が配設されている。さらに、第３絶縁層１３の上層には、第５絶縁層１５が配設されている。
【０１３５】
第５絶縁層１５、第６絶縁層１６の材料は、特に限定されるものではないが、例えば、第１絶縁層１１ｖ、第２絶縁層１２にて例示した材料を好適に適用することができる。第１絶縁層１１ｖ〜第６絶縁層１６の材料を同じにすることにより、製造プロセス上の歩留まりを向上させることができる。また、半導体素子１よりも下層に配置される絶縁層の熱膨張係数を半導体素子１の上層側に配置される絶縁層の熱膨張係数よりも小さくすることにより、半導体装置５０ｘ全体の下側に凸の反り量を低減することができる。本実施形態７においては、第１絶縁層１１ｖ〜第６絶縁層１６の全てにエポキシ樹脂を適用した。
【０１３６】
配線構造２０ｘは、第１配線層２１、素子接続プラグ３０、第２配線層２２ｖ、第１貫通プラグ３１ｖ、第３配線層２３、第２貫通プラグ３２、第４配線層２４、第３貫通プラグ３３、第５配線層２５、第４貫通プラグ３４、第６配線層２６、第５貫通プラグ３５を備える。
【０１３７】
第５配線層２５は、第５絶縁層１５の上層に形成されている。第５配線層２５と第３配線層２３は、第５絶縁層１５に設けられた第４貫通プラグ３４により電気的に接続されている。一方、第６配線層２６は、第６絶縁層１６の第２主面１６Ｂ側に設けられている。第６配線層２６と第４配線層２４は、第５貫通プラグ３５により電気的に接続されている。
【０１３８】
本実施形態７では、半導体基板２の材料、厚み、半導体素子のサイズ等は、上記実施形態６と同様とした。また、第１配線層２１、第２配線層２２ｖとして、銅を用いた。
【０１３９】
本実施形態７に係る半導体装置５０ｘにおいて、図４中の実線（実施形態１）の反りプロファイルと同様のプロファイルが得られることを確認した。すなわち、半導体装置５０ｘの反り量を、効果的に低減できることを確認した。また、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施した結果、２０００サイクル行っても不良が発生しないことを確認した。
【０１４０】
本実施形態７に係る半導体装置５０ｘによれば、上記実施形態６と同様の効果を得ることができる。また、第５配線層２５、第６配線層２６を追加することにより、実施形態６よりもさらに高密度な配線収容が可能となる。また、配線層として電源やグランド専用層を設けることにより、半導体素子１に供給する電源を安定化することができる。その結果、信頼性の高い半導体装置を提供することができる。
【０１４１】
［実施形態８］
本実施形態８に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態７と同様である。すなわち、本実施形態８においては、実施形態７に係る半導体装置に対して、第６配線層２６の下層にソルダーレジストと外部端子を備えている点において相違する。
以下、実施形態７との相違点について説明する。
【０１４２】
図２０は、本発明の実施形態８に係る半導体装置５０ｙの模式的断面図である。同図に示すように、半導体装置５０ｙは、半導体素子１と、絶縁層１０ｙと、配線構造２０ｙを備える。さらに、第６絶縁層１６の第２主面１６Ｂ上にソルダーレジスト４６が配設されている。また、第６配線層２６の露出面には外部端子４７が配設されている。本実施形態７では、ソルダーレジストとして感光性レジストインクを用いた。また、外部端子４７として、錫と銀と銅の合金を用いた。その他は、上記実施形態７と同様とした。
【０１４３】
次に、本実施形態８に係る半導体装置５０ｙの製造方法の一例について図２１（ａ）〜図２１（ｅ）、図２２（ｆ）〜図２２（ｈ）の製造工程断面図を用いつつ説明する。なお、以下に説明する製造方法は、一例であって、これに限定されるものではない。
【０１４４】
まず、支持体４５の主面上に第２配線層２２ｖを形成する。そして、支持体４５、及び第２配線層２２ｖを第２絶縁層１２により被覆する（図２１（ａ）参照）。支持体４５の材料は、上記実施形態３で述べたとおりである。本実施形態８では、支持体４５として銅合金を用いた。また、半導体素子１を搭載するための位置マークとして、電気めっきによる厚さ５μｍのニッケルを設けた。
【０１４５】
第２絶縁層１２の好適な材料は、上記実施形態５において述べたとおりである。第２絶縁層１２の形成方法としては、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法、又はフォトリソグラフィー法等を適用することができる。本実施形態８では、エポキシ樹脂を用いて真空ラミネート法により第２絶縁層１２を形成した。
【０１４６】
次に、基板貫通部３が形成された半導体基板２を有する半導体素子１を用意する。そして、支持体４５の所定の位置の上層に、接着層１９を介して半導体素子１を搭載する。その後、第２絶縁層１２及び半導体素子１を被覆するように第１絶縁層１１ｖを形成する（図２１（ｂ）参照）。基板貫通部３は、半導体素子１の機械的強度を低下させない範囲において、任意の場所に設けることができる。半導体素子の基板材料としては、例えば、上記実施形態１で説明した材料を好適に適用することができる。本実施形態８ではシリコンのＬＳＩを用いた。半導体素子１の支持体４５上への搭載は、フェースアップの状態で半導体搭載機を用いて行った。
【０１４７】
第１絶縁層１１ｖは、半導体素子１を埋設するように形成する。第１絶縁層１１ｖの材料としては、例えば、上記実施形態１で説明した材料を好適に適用することができる。半導体素子１の内蔵方法は、上記実施形態３で述べたとおりである。
【０１４８】
続いて、第１絶縁層１１ｖの表面から、半導体素子１のパッド（不図示）の表面まで貫通するビア４１を設ける。同時に、第１絶縁層１１ｖの表面から、第２配線層２２の表面まで貫通するビア４２を形成する（図２１（ｃ）参照）。本実施形態８では、レーザ加工法を用いてビア４１、ビア４２を形成した。
【０１４９】
次に、ビア４１及びビア４２の内部に導体を形成し、第１配線層２１を形成する（図２１（ｄ）参照）。ビア４１に導体を充填することにより素子接続プラグ３０が、ビア４２に導体を充填することにより第１貫通プラグ３１が形成される。これらの導体の材料、及び形成方法の好適な例は、上記実施形態３で述べたとおりである。また、第１配線層２１の材料、及び形成方法も上記実施形態３で述べた材料や方法を好適に適用することができる。本実施形態８においては、銅を用い、セミアディティブ法により第１配線層２１を形成した。
【０１５０】
その後、支持体４５を除去する（図２１（ｅ）参照）。支持体４５の除去は、上記実施形態３で説明した方法を好適に適用できるが、これらに限定されない。本実施形態８においては、アルカリ性のウェットエッチング液を用いて、銅合金である支持体４５を除去した。
【０１５１】
次に、第３絶縁層１３、第４絶縁層１４、第３配線層２３、第２貫通プラグ３２、第４配線層２４、第３貫通プラグ３３を形成する（図２２（ｆ）参照）。第３絶縁層１３、第４絶縁層１４の好適な材料は、上述したとおりである。また、第３絶縁層１３、第４絶縁層１４の形成方法としては、例えば、上述した第２絶縁層と同様の方法により形成することができる。本実施形態８においては、エポキシ樹脂を用いて真空ラミネート法により第３絶縁層１３、第４絶縁層１４を形成した。
【０１５２】
第３絶縁層１３、第４絶縁層１４のビアの形成方法としては、特に限定されないが、上記ビア４１、ビア４２と同様の方法を好適に適用することができる。本実施形態８においては、レーザ加工法を用いて開口部を形成した。また、銅を用いセミアディティブ法により第３配線層２３、及び第４配線層２４を形成した。
【０１５３】
次に、第５絶縁層１５、第６絶縁層１６、第５配線層２５、第４貫通プラグ３４、第６配線層２６、第５貫通プラグ３５を形成する（図２２（ｇ）参照）。第５絶縁層１５、第６絶縁層１６の好適な材料は、上述したとおりである。また、第５絶縁層１５、第６絶縁層１６の形成方法としては、例えば、上述した第２絶縁層と同様の方法により形成することができる。
【０１５４】
その後、第６配線層２６上に開口部を有するソルダーレジスト４６を形成する（図２２（ｈ）参照）。ソルダーレジスト４６を設けることにより、半導体装置の表面回路を保護するとともに、難燃性を付与することができる。本実施形態８においては、感光性レジストインクを用いた。
【０１５５】
次に、ソルダーレジスト４６側において、第６配線層２６と接続する外部端子４７を形成する。上記工程等を経て、図２０に示す半導体装置５０ｙが製造される。
【０１５６】
本実施形態８に係る半導体装置５０ｙにおいて、図４中の実線（実施形態１）の反りプロファイルと同様のプロファイルが得られることを確認した。すなわち、半導体装置５０ｙの反り量を、効果的に低減できることを確認した。また、温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）を実施した結果、２０００サイクル行っても不良が発生しないことを確認した。
【０１５７】
本実施形態８に係る半導体装置５０ｙによれば、上記実施形態７と同様の効果を得ることができる。また、外部端子４７を設けることにより、半導体装置５０ｙをより安定に機器の基板等に実装することができる。
【０１５８】
なお、配線層の数や絶縁層は、一例であって、上記実施形態に限定されることなく、必要な数だけ配線層を積層することができることは言うまでもない。
【０１５９】
［実施形態９］
次に、上記実施形態８とは異なる半導体装置の製造方法について説明する。本実施形態９に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態８と同様である。すなわち、第４配線層２４が、上記実施形態８においては、第４絶縁層１４の図中下側の表面上に形成されているのに対し、本実施形態９においては、第６絶縁層１６の図中上側の表面上に形成されている点において相違する。これは、製造方法の相違に基づくものである。
【０１６０】
図２３は、本発明の実施形態９に係る半導体装置５０ｚの模式的断面図である。同図に示すように、半導体装置５０ｚは、半導体素子１と、絶縁層１０ｚと、配線構造２０ｚを備える。また、第４配線層２４が第６絶縁層１６の図中上側の表面上に形成されている。従って、絶縁層１０ｚの構成が第４配線層２４との関係において実施形態８と異なるが、その他の構成は同様である。
【０１６１】
以下、実施形態９の製造方法について、図２４（ａ）〜図２６（ｇ）の製造工程断面図を用いつつ説明する。なお、上記実施形態８と同一部材について、特に言及しない場合には同一材料を適用する。また、各部材の製造方法についても、特に言及しない場合には、上記実施形態８と同様の方法を適用する。
【０１６２】
まず、支持体４５の主面上に、第６配線層２６、第６絶縁層１６、第５貫通プラグ３５、第４配線層２４、第４絶縁層１４、第３貫通プラグ３３、第２配線層２２ｖ、第２絶縁層１２を形成する（図２４（ａ）参照）。具体的には、まず、第６配線層２６を形成し、これを被覆するように第６絶縁層１６を形成した。そして、第６絶縁層１６にビアを形成し、第５貫通プラグ３５を配設した。前述したように、予め通電用のポストを形成する方法等を適用してもよい。以下に説明する貫通プラグにおいても同様である。
【０１６３】
その後、第４配線層２４を形成する。そして、第４絶縁層１４を被覆し、第４絶縁層１４表面から第４配線層２４の表面まで貫通するビアを形成し、第３貫通プラグ３３を配設する。次いで、第２配線層２２ｖを形成する。
【０１６４】
次に、基板貫通部３が形成された半導体基板２を有する半導体素子１を、支持体４５の所定の位置の上層に、接着層１９を介して半導体素子１を搭載する（図２４（ｂ）参照）。その後、半導体素子１を埋設するように第１絶縁層１１ｖを形成する（図２４（ｃ）参照）。
【０１６５】
続いて、第１絶縁層１１ｖの表面から、半導体素子１のパッド（不図示）の表面まで貫通するビア４１、第１絶縁層１１ｖの表面から、第２配線層２２ｖの表面まで貫通するビア４２を形成する。そして、ビア４１及びビア４２の内部に導体を形成することにより、素子形成プラグ３０、第１貫通プラグ３１を形成する。その後、第１配線層２１を形成する（図２５（ｄ）参照）。
【０１６６】
次に、第３絶縁層１３、第２貫通プラグ３２、第３配線層２３、第５絶縁層１５、第４貫通プラグ３４、第５配線層２５を形成する（図２５（ｅ）参照）。
【０１６７】
その後、支持体４５を除去する（図２６（ｆ）参照）。次いで、第６配線層２６上に開口部を有するソルダーレジスト４６を形成する（図２６（ｇ）参照）。その後、ソルダーレジスト４６側において、第６配線層２６と接続する外部端子４７を形成する。上記工程等を経て、図２３に示す半導体装置５０ｚが製造される。
【０１６８】
本実施形態９に係る半導体装置の製造方法によれば、支持体４５上に全ての配線層を作り込むことができるため、製造工程中の反りが小さく、製造歩留まりを向上させることができる。また、本実施形態９に係る半導体装置は、上記実施形態８と同様の効果が得られる。
【０１６９】
なお、上記実施形態は一例であって、これらに限定されるものではない。また、各実施形態を組み合わせたものも好適に適用することができる。例えば、開口部３として基板貫通部を適用した箇所を、基板ざぐり部に変更する態様も好適に適用することができる。また、１つの半導体基板内に基板ざぐり部や基板貫通部が混在しているものであってもよい。また、複数の半導体素子を搭載する場合に、基板ざぐり部を有する半導体素子、基板貫通部を有する半導体素子、若しくはこれらの開口部を有しない半導体素子が混在していてもよい。また、基板ざぐり部に加え、補強構造体などを追加する態様であってもよい。また、本発明の半導体装置は、所望の位置に、他の電子部品が搭載されていてもよい。電子部品としては、特に限定されないが、例えば、回路のノイズフィルターの役割を果たすＬＣＲ素子を設けることができる。また、受動部品として、ＭＥＭＳ部品、センサ、エネルギーデバイス、光部品などが搭載されていてもよい。また、これら他の電子部品は、絶縁層１０内に内蔵されていても良い。このほか、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。
【０１７０】
また、上記実施形態においては、半導体装置（絶縁層１０）が下に凸に反り、半導体素子１が上に凸となる例について述べたが、半導体装置（絶縁層１０）が上に凸に反り、半導体素子１が下に凸となる例についても、本発明を適用できる。また、半導体装置（絶縁層１０）と半導体素子１の反りが同一方向である場合において、半導体素子１の反り量の方が大きい場合にも、本発明を好適に適用することが可能である。
【符号の説明】
【０１７１】
１      半導体素子
２      半導体基板
３      開口部（基板貫通部、基板ざぐり部）
６      充填材
１０    絶縁層
１１    第１絶縁層
１２    第２絶縁層
１３    第３絶縁層
１４    第４絶縁層
１５    第５絶縁層
１９    接着層
２０    配線構造
２１    第１配線層
２２    第２配線層
２３    第３配線層
２４    第４配線層
２５    第５配線層
２６    第６配線層
３０    素子接続プラグ
３１    第１貫通プラグ
３２    第２貫通プラグ
３３    第３貫通プラグ
３４    第４貫通プラグ
３５    第５貫通プラグ
４１    ビア
４２    ビア
４５    支持体
４６    ソルダーレジスト
４７    外部端子
５０    半導体装置
【図１９】
2010232648.tif 000003
【図１】
2010232648.tif 000004
【図２】
2010232648.tif 000005
【図３】
2010232648.tif 000006
【図４】
2010232648.tif 000007
【図５】
2010232648.tif 000008
【図６】
2010232648.tif 000009
【図７】
2010232648.tif 000010
【図８】
2010232648.tif 000011
【図９】
2010232648.tif 000012
【図１０】
2010232648.tif 000013
【図１１】
2010232648.tif 000014
【図１２】
2010232648.tif 000015
【図１３】
2010232648.tif 000016
【図１４】
2010232648.tif 000017
【図１５】
2010232648.tif 000018
【図１６】
2010232648.tif 000019
【図１７】
2010232648.tif 000020
【図１８】
2010232648.tif 000021
【図２０】
2010232648.tif 000022
【図２１】
2010232648.tif 000023
【図２２】
2010232648.tif 000024
【図２３】
2010232648.tif 000025
【図２４】
2010232648.tif 000026
【図２５】
2010232648.tif 000027
【図２６】
2010232648.tif 000028
【図２７】
2010232648.tif 000029
【図２８】
2010232648.tif 000030