(57)【要約】【課題】走査パルス発生回路の出力端子間が短絡しても回路の破壊を防ぐ。【解決手段】走査パルス発生回路は高圧側スイッチング素子と低圧側スイッチング素子とを有する電圧出力部とシフトレジスタを有する出力制御部とを有し、出力制御部は、シフトレジスタの制御データに応じて、高圧側スイッチング素子をオンとするか低圧側スイッチング素子をオンとする第１の制御状態と、高圧側および低圧側スイッチング素子をオフとするか低圧側スイッチング素子をオンとする第２の制御状態と、高圧側スイッチング素子をオンとするか高圧側および低圧側スイッチング素子をオフとする第３の制御状態との少なくとも３つにそれぞれの電圧出力部を設定できる。【選択図】図７
2010286748.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査電極を備えたプラズマディスプレイパネルと、前記走査電極のそれぞれに印加する駆動電圧波形を発生する走査電極駆動回路とを備えたプラズマディスプレイ装置であって、
前記走査電極駆動回路は、傾斜波形発生回路と走査パルス発生回路とを備え、
前記傾斜波形発生回路は、上り傾斜波形電圧および下り傾斜波形電圧の少なくとも１つを発生して前記走査パルス発生回路の基準電位に供給し、
前記走査パルス発生回路は、前記基準電位に所定の直流電圧を重畳するフローティング電源と、前記走査電極のそれぞれに駆動電圧を印加する複数の電圧出力部と、前記電圧出力部を制御する出力制御部とを有し、
前記電圧出力部のそれぞれは、前記フローティング電源の高電圧側の電圧を対応する走査電極に出力する高圧側スイッチング素子と、前記高圧側スイッチング素子に並列に接続され前記高圧側スイッチング素子が制御する電流と逆方向の電流を流す高圧側ダイオードと、前記フローティング電源の低電圧側の電圧を対応する走査電極に出力する低圧側スイッチング素子と、前記低圧側スイッチング素子に並列に接続され前記低圧側スイッチング素子が制御する電流と逆方向の電流を流す低圧側ダイオードとを有し、
前記出力制御部は、前記電圧出力部のそれぞれに対応する制御データを取り込むシフトレジスタを有し、
前記出力制御部は、前記シフトレジスタの対応する制御データに応じて、
前記高圧側スイッチング素子をオンとし前記低圧側スイッチング素子をオフとするか、または前記高圧側スイッチング素子をオフとし前記低圧側スイッチング素子をオンとする第１の制御状態と、
前記高圧側スイッチング素子および前記低圧側スイッチング素子をともにオフとするか、または前記高圧側スイッチング素子をオフとし前記低圧側スイッチング素子をオンとする第２の制御状態と、
前記高圧側スイッチング素子をオンとし前記低圧側スイッチング素子をオフとするか、または前記高圧側スイッチング素子および前記低圧側スイッチング素子をともにオフとする第３の制御状態と、
の少なくとも３つの制御状態にそれぞれの前記電圧出力部を設定できることを特徴とする走査電極駆動回路を有するプラズマディスプレイ装置。
【請求項２】
前記高圧側スイッチング素子および低圧側スイッチング素子のそれぞれはＭＯＳＦＥＴであり、前記高圧側ダイオードおよび低圧側ダイオードのそれぞれは前記ＭＯＳＦＥＴの寄生ダイオードであることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
初期化期間と書込み期間と維持期間とを有するサブフィールドを複数用いて１つのフィールドを構成し、
前記フィールドは、それ以前の放電の有無にかかわらず強制的に初期化放電を発生させる強制初期化動作を行う放電セルと、直前の書込み期間で書込み放電が発生した放電セルのみで初期化放電を発生させる選択初期化動作を行う放電セルとが混在する初期化期間を有するサブフィールドを含み、
前記出力制御部は、前記書込み期間において前記電圧出力部を第１の制御状態に設定して前記走査電極に走査パルスを印加し、強制初期化動作を行う放電セルと選択初期化動作を行う放電セルとが混在する初期化期間において前記電圧出力部を第３の制御状態に設定して前記走査電極に上り傾斜波形電圧を印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、「パネル」と略記する）は、走査電極と維持電極とデータ電極とを有する放電セルを複数備え、放電セル内でガス放電により発生させた紫外線で赤色、緑色および青色の各色の蛍光体を励起発光させてカラー表示を行っている。
【０００３】
パネルを駆動する方法としてはサブフィールド法、すなわち初期化期間と書込み期間と維持期間とを有するサブフィールドを複数用いて１つのフィールドを構成し、発光させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。各サブフィールドの初期化期間には初期化動作、書込み期間には書込み動作、維持期間には維持動作を行う。初期化動作は初期化放電を発生し、続く書込み動作に必要な壁電荷を形成する動作である。初期化動作には、それ以前の放電の有無にかかわらず強制的に初期化放電を発生させる強制初期化動作と、直前の書込み期間で書込み放電が発生した放電セルのみで初期化放電を発生させる選択初期化動作とがある。書込み動作は表示する画像に応じて放電セルで選択的に書込み放電を発生し壁電荷を形成する動作であり、維持動作は表示電極対に交互に維持パルスを印加して維持放電を発生させ、対応する放電セルの蛍光体層を発光させる動作である。
【０００４】
サブフィールド法の中でも最も低い階調である黒を表示する際の輝度（以下、「黒輝度」と略記する）を下げ、階調表示に関係しない発光を極力減らしてコントラストを向上させる駆動方法が検討されている。例えば特許文献１には、強制初期化動作を行う回数を１フィールドに１回とし、緩やかに変化する傾斜波形電圧を用いて強制初期化動作を行う駆動方法が開示されている。
【０００５】
また特許文献２には、表示電極対をｎ分割し、強制初期化動作を行う回数をｎフィールドに１回とし、階調表示に関係しない発光をさらに減らして黒輝度をさらに下げ、コントラストをさらに向上させた駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２４２２２４号公報
【特許文献２】特開２００６−０９１２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
強制初期化動作を行う回数をｎフィールドに１回とし、それぞれの放電セルでタイミングをずらして強制初期化動作を行うには、初期化期間において各走査電極に独立に駆動電圧を印加する必要がある。そのためこのような駆動を行う場合、走査電極駆動回路は初期化期間にわたって異なる電圧を出力しなければならない。
【０００８】
一方、走査電極駆動回路の出力部である走査パルス発生回路はモノリシックＩＣ（以下、「走査ＩＣ」と略記する）を用いて構成されている。そしてこのとき導電性のごみの付着や半田ブリッジ等の何らかの理由により異なる電圧を出力している出力端子間が短絡すると、過大な電流が流れて走査ＩＣが破壊されるという課題があった。
【０００９】
本発明はこのような課題に鑑みなされたものであり、万一、異なる電圧を出力している出力端子間が短絡した場合であっても駆動回路が破壊されることのないプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明は、複数の走査電極を備えたパネルと走査電極のそれぞれに印加する駆動電圧波形を発生する走査電極駆動回路とを備えたプラズマディスプレイ装置であって、走査電極駆動回路は傾斜波形発生回路と走査パルス発生回路とを備え、傾斜波形発生回路は上り傾斜波形電圧および下り傾斜波形電圧の少なくとも１つを発生して走査パルス発生回路の基準電位に供給し、走査パルス発生回路は基準電位に所定の直流電圧を重畳するフローティング電源と走査電極のそれぞれに駆動電圧を印加する複数の電圧出力部と電圧出力部を制御する出力制御部とを有し、電圧出力部のそれぞれは、フローティング電源の高電圧側の電圧を対応する走査電極に出力する高圧側スイッチング素子と、高圧側スイッチング素子に並列に接続され高圧側スイッチング素子が制御する電流と逆方向の電流を流す高圧側ダイオードと、フローティング電源の低電圧側の電圧を対応する走査電極に出力する低圧側スイッチング素子と、低圧側スイッチング素子に並列に接続され低圧側スイッチング素子が制御する電流と逆方向の電流を流す低圧側ダイオードとを有し、出力制御部は電圧出力部のそれぞれに対応する制御データを取り込むシフトレジスタを有し、出力制御部は、シフトレジスタの対応する制御データに応じて、高圧側スイッチング素子をオンとし低圧側スイッチング素子をオフとするかまたは高圧側スイッチング素子をオフとし低圧側スイッチング素子をオンとする第１の制御状態と、高圧側スイッチング素子および低圧側スイッチング素子をともにオフとするかまたは高圧側スイッチング素子をオフとし低圧側スイッチング素子をオンとする第２の制御状態と、高圧側スイッチング素子をオンとし低圧側スイッチング素子をオフとするかまたは高圧側スイッチング素子および低圧側スイッチング素子をともにオフとする第３の制御状態との少なくとも３つの制御状態にそれぞれの電圧出力部を設定できることを特徴とする。この構成により、万一、異なる電圧を出力している出力端子間が短絡した場合であっても駆動回路が破壊されることのないプラズマディスプレイ装置を提供することができる。
【００１１】
また本発明のプラズマディスプレイ装置の高圧側スイッチング素子および低圧側スイッチング素子のそれぞれはＭＯＳＦＥＴであり、高圧側ダイオードおよび低圧側ダイオードのそれぞれはＭＯＳＦＥＴの寄生ダイオードであってもよい。
【００１２】
また本発明のプラズマディスプレイ装置は、初期化期間と書込み期間と維持期間とを有するサブフィールドを複数用いて１つのフィールドを構成し、フィールドは、それ以前の放電の有無にかかわらず強制的に初期化放電を発生させる強制初期化動作を行う放電セルと、直前の書込み期間で書込み放電が発生した放電セルのみで初期化放電を発生させる選択初期化動作を行う放電セルとが混在する初期化期間を有するサブフィールドを含み、出力制御部は、書込み期間において電圧出力部を第１の制御状態に設定して走査電極に走査パルスを印加し、強制初期化動作を行う放電セルと選択初期化動作を行う放電セルとが混在する初期化期間において電圧出力部を第３の制御状態に設定して走査電極に上り傾斜波形電圧を印加してもよい。
【発明の効果】
【００１３】
本発明によれば、万一、異なる電圧を出力している出力端子間が短絡した場合であっても駆動回路が破壊されることのないプラズマディスプレイ装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネルの分解斜視図である。
【図２】同プラズマディスプレイ装置に用いるパネルの電極配列図である。
【図３】同プラズマディスプレイ装置の回路ブロック図である。
【図４】同プラズマディスプレイ装置の走査電極駆動回路の回路図である。
【図５】同プラズマディスプレイ装置の走査ＩＣの詳細を示す回路ブロック図である。
【図６】同プラズマディスプレイ装置の走査ＩＣの制御を示す図である。
【図７】同プラズマディスプレイ装置の各電極に印加する駆動電圧波形図である。
【図８】同プラズマディスプレイ装置の強制初期化動作を行う走査電極とフィールドとの関係を示す図である。
【図９Ａ】本発明の実施の形態におけるプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図である。
【図９Ｂ】従来のプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図である。
【図１０】本発明の実施の形態２におけるプラズマディスプレイ装置の各電極に印加する駆動電圧波形図である。
【図１１Ａ】本発明の実施の形態におけるプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図である。
【図１１Ｂ】従来のプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネル１０の分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
【００１７】
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
【００１８】
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
【００１９】
図２は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。
【００２０】
図３は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の回路ブロック図である。プラズマディスプレイ装置４０は、パネル１０とその駆動回路とを備え、駆動回路は、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
【００２１】
画像信号処理回路４１は、入力された画像信号をサブフィールド毎の発光・非発光を示す画像データに変換する。データ電極駆動回路４２はサブフィールド毎の画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し各データ電極Ｄ１〜Ｄｍに印加する。タイミング発生回路４５は垂直および水平同期信号をもとにして各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３は、タイミング信号にもとづいて駆動電圧波形を発生し各走査電極ＳＣ１〜ＳＣｎのそれぞれに印加する。維持電極駆動回路４４は、タイミング信号にもとづいて駆動電圧波形を発生し維持電極ＳＵ１〜ＳＵｎに印加する。
【００２２】
図４は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の走査電極駆動回路４３の回路図である。走査電極駆動回路４３は、維持パルス発生回路５０と、傾斜波形発生回路６０と、走査パルス発生回路７０とを備えている。
【００２３】
維持パルス発生回路５０は、電力回収回路５１と、スイッチング素子Ｑ５５と、スイッチング素子Ｑ５６と、スイッチング素子Ｑ５９とを有し、走査電極ＳＣ１〜ＳＣｎに印加する維持パルスを発生し、走査パルス発生回路７０の基準電位Ａに供給する。電力回収回路５１は走査電極ＳＣ１〜ＳＣｎを駆動するときの電力を回収して再利用する。スイッチング素子Ｑ５５は走査電極ＳＣ１〜ＳＣｎを電圧Ｖｓにクランプし、スイッチング素子Ｑ５６は走査電極ＳＣ１〜ＳＣｎを電圧０（Ｖ）にクランプする。スイッチング素子Ｑ５９は分離スイッチであり、走査電極駆動回路４３を構成するスイッチング素子の寄生ダイオード等を介して電流が逆流するのを防止するために設けられている。
【００２４】
傾斜波形発生回路６０はミラー積分回路６１〜６３を備え、上り傾斜波形電圧および下り傾斜波形電圧を発生して走査パルス発生回路７０の基準電位Ａに供給する。ミラー積分回路６１はトランジスタＱ６１を有し、入力端子ＩＮ６１に一定の電圧を印加することにより電圧Ｖｔに向かって緩やかに上昇する上り傾斜波形電圧を発生する。ミラー積分回路６２はトランジスタＱ６２を有し、入力端子ＩＮ６２に一定の電圧を印加することにより電圧Ｖｒ２に向かって緩やかに上昇する上り傾斜波形電圧を発生する。ミラー積分回路６３はトランジスタＱ６３を有し、入力端子ＩＮ６３に一定の電圧を印加することにより電圧Ｖｉに向かって緩やかに低下する下り傾斜波形電圧を発生する。なおスイッチング素子Ｑ６９も分離スイッチであり、走査電極駆動回路４３を構成するスイッチング素子の寄生ダイオード等を介して電流が逆流するのを防止するために設けられている。
【００２５】
走査パルス発生回路７０は、走査パルス発生回路７０の基準電位Ａを負の電圧Ｖａに接続するためのスイッチング素子Ｑ７２と、基準電位Ａに所定の直流電圧である電圧Ｖｐ（以下、単に「電圧Ｖｐ」と称する）を重畳するためのフローティング電源Ｅ７１（以下、単に「電源Ｅ７１」と称する）と、走査電極ＳＣ１〜ＳＣｎのそれぞれに駆動電圧を印加する電圧出力部ＯＵＴ１〜ＯＵＴｎと、電圧出力部ＯＵＴ１〜ＯＵＴｎを制御する出力制御部７５とを有する。
【００２６】
電圧出力部ＯＵＴ１は、電源Ｅ７１の高圧側の電圧を出力するための高圧側スイッチング素子ＱＨ１（以下、単に「スイッチング素子ＱＨ１」と称する）と、スイッチング素子ＱＨ１に並列に接続され、スイッチング素子ＱＨ１が制御する電流と逆方向の電流を流す高圧側ダイオードＤＨ１（以下、単に「ダイオードＤＨ１」と称する）と、電源Ｅ７１の低圧側の電圧を出力するための低圧側スイッチング素子ＱＬ１（以下、単に「スイッチング素子ＱＬ１」と称する）と、スイッチング素子ＱＬ１に並列に接続され、スイッチング素子ＱＬ１が制御する電流と逆方向の電流を流す低圧側ダイオードＤＬ１（以下、単に「ダイオードＤＬ１」と称する）とを有する。電圧出力部ＯＵＴ２〜ＯＵＴｎについても同様の構成である。なお本実施の形態においては、スイッチング素子ＱＨ１〜ＱＨｎ、およびスイッチング素子ＱＬ１〜ＱＬｎのそれぞれはＭＯＳＦＥＴで構成され、ダイオードＤＨ１〜ＤＨｎ、およびダイオードＤＬ１〜ＤＬｎのそれぞれはこれらＭＯＳＦＥＴの寄生ダイオードである。
【００２７】
スイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎは複数の出力毎にまとめられ複数のＩＣに集積化されている。これらのＩＣが走査ＩＣである。走査ＩＣとしては、例えば６４出力分のスイッチング素子が１つのモノリシックＩＣとして集積されている。そして走査電極ＳＣ１〜ＳＣｎがｎ＝７６８本であれば、１２個の走査ＩＣを用いて走査パルス発生回路７０を構成することができる。このように多数のスイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎをＩＣ化することにより回路をコンパクトにまとめることができて実装面積も小さくなり、コストも下げることができる。
【００２８】
図５は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の走査ＩＣの詳細を示す回路ブロック図である。図５に示す走査ＩＣは、６４出力分のスイッチング素子が１つのモノリシックＩＣとして集積されている。走査ＩＣは、上述したように走査パルスを出力するための電圧出力部ＯＵＴ１〜ＯＵＴ６４を備え、これらはスイッチング素子ＱＨ１〜ＱＨ６４、ＱＬ１〜ＱＬ６４、およびそれらの寄生ダイオードＤＨ１〜ＤＨ６４、ＤＬ１〜ＤＬ６４を有する。さらに電圧出力部ＯＵＴ１〜ＯＵＴ６４を制御するための出力制御部７５（の電圧出力部ＯＵＴ１〜ＯＵＴ６４に対応する部分）を備えている。そして出力制御部７５（の電圧出力部ＯＵＴ１〜ＯＵＴ６４に対応する部分）は、電圧出力部ＯＵＴ１〜ＯＵＴ６４のそれぞれに対応する制御データＯ１〜Ｏ６４を取り込むシフトレジスタＳＲと、４つの制御信号Ｃ１〜Ｃ４および制御データＯ１〜Ｏ６４のそれぞれにもとづき、電圧出力部ＯＵＴ１〜ＯＵＴ６４のそれぞれのゲート信号を発生するゲート信号発生部ＲＧ１〜ＲＧ６４とを有する。
【００２９】
シフトレジスタＳＲは、シリアルデータＤＴｉｎ入力端子とクロックＣＫ入力端子と６４個の制御データＯ１〜Ｏ６４出力端子を有し、クロックＣＫを入力する毎に入力端子から入力されたシリアルデータを順次シフトして取り込み、制御データＯ１〜Ｏ６４を出力する。６４個の制御データＯ１〜Ｏ６４はゲート信号発生部ＲＧ１〜ＲＧ６４のそれぞれに入力される。またシフトレジスタＳＲのシリアルデータＤＴｏｕｔ出力端子から出力されたデータは次の走査ＩＣ（図示せず）のシリアルデータＤＴｉｎ入力端子に入力される。
【００３０】
ゲート信号発生部ＲＧｉのそれぞれは、４つの制御信号Ｃ１〜Ｃ４とシフトレジスタＳＲの対応する１つの制御データＯｉとを入力し、電圧出力部ＯＵＴｉのスイッチング素子ＱＨｉ、ＱＬｉを制御するゲート信号を発生する。
【００３１】
図６は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の走査ＩＣの制御を示す図であり、４つの制御信号Ｃ１〜Ｃ４に応じて電圧出力部ＯＵＴｉのスイッチング素子ＱＨｉ、ＱＬｉを以下のように制御する。制御信号Ｃ１、Ｃ２がともにローレベル（以下、「Ｌ」と略記）の場合には、シフトレジスタＳＲの対応する制御データＯｉにかかわらず、スイッチング素子ＱＨｉ、ＱＬｉともにオフにして、出力をハイインピーダンス状態とする。
【００３２】
制御信号Ｃ１が「Ｌ」、制御信号Ｃ２がハイレベル（以下、「Ｈ」と略記）の場合には、制御信号Ｃ３、Ｃ４、および対応するシフトレジスタＳＲの制御データＯｉに従ってスイッチング素子ＱＨｉ、ＱＬｉを以下のように制御する。
【００３３】
制御信号Ｃ３、Ｃ４がともに「Ｌ」の場合には、第１の制御状態、すなわちシフトレジスタＳＲの制御データＯｉが「Ｈ」であればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフに、シフトレジスタＳＲの制御データＯｉが「Ｌ」であればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。
【００３４】
制御信号Ｃ３が「Ｈ」の場合には、第２の制御状態、すなわちシフトレジスタＳＲの制御データＯｉが「Ｈ」であればスイッチング素子ＱＨｉおよびスイッチング素子ＱＬｉをともにオフにして出力をハイインピーダンス状態とし、シフトレジスタＳＲの制御データＯｉが「Ｌ」であればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。
【００３５】
制御信号Ｃ３が「Ｌ」、制御信号Ｃ４が「Ｈ」の場合には、第３の制御状態、すなわちシフトレジスタＳＲの制御データＯｉが「Ｈ」であればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフにし、シフトレジスタＳＲの制御データＯｉが「Ｌ」であればスイッチング素子ＱＨｉおよびスイッチング素子ＱＬｉをともにオフにして出力をハイインピーダンス状態とする。
【００３６】
制御信号Ｃ１が「Ｈ」、制御信号Ｃ２が「Ｌ」の場合には、対応するシフトレジスタＳＲの制御データＯｉにかかわらずスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。また、制御信号Ｃ１、Ｃ２がともに「Ｈ」の場合には、対応するシフトレジスタＳＲの制御データＯｉにかかわらずスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフにする。
【００３７】
このように、出力制御部７５は、対応する制御データＯｉに応じて、スイッチング素子ＱＨｉをオンとしスイッチング素子ＱＬｉをオフとするかまたはスイッチング素子ＱＨｉをオフとしスイッチング素子ＱＬｉをオンとする第１の制御状態と、スイッチング素子ＱＨｉおよびスイッチング素子ＱＬｉをともにオフとするかまたはスイッチング素子ＱＨｉをオフとしスイッチング素子ＱＬｉをオンとする第２の制御状態と、スイッチング素子ＱＨｉをオンとしスイッチング素子ＱＬｉをオフとするかまたはスイッチング素子ＱＨｉおよびスイッチング素子ＱＬｉをともにオフとする第３の制御状態との、少なくとも３つの制御状態にそれぞれの電圧出力部ＯＵＴ１〜ＯＵＴｎを設定することができる。
【００３８】
なお、走査電極駆動回路４３を構成するスイッチング素子およびトランジスタは、ＭＯＳＦＥＴやＩＧＢＴ等の一般に知られた素子を用いて構成することができる。図４には、ＭＯＳＦＥＴを用いて構成した走査電極駆動回路４３を示し、それぞれのＭＯＳＦＥＴの寄生ダイオードも明示した。またこれらのスイッチング素子およびトランジスタは、タイミング発生回路４５で発生したそれぞれのスイッチング素子およびトランジスタに対応するタイミング信号により制御される。
【００３９】
次に、パネル１０を駆動するための駆動電圧波形とその動作について説明する。プラズマディスプレイ装置は、サブフィールド法を用いて画像を表示する。サブフィールド構成としては、例えば、１フィールドを１１のサブフィールド（ＳＦ１、ＳＦ２、・・・、ＳＦ１１）に分割し、各サブフィールドはそれぞれ、（１／２、１、２、３、６、１１、１８、３０、４４、６０、８０）の輝度重みを持つものとする。ここでＳＦ１の輝度重みを「１／２」と記しているが、これはＳＦ１が表示電極対に維持パルスを印加しないサブフィールドであることを示している。ここで「１／２」の値自体には厳密な意味はなく、表示電極対に維持パルスを印加するサブフィールドＳＦ２〜ＳＦ１１よりも低い階調表示を行うことを示している。
【００４０】
なお、本実施の形態においては、ＳＦ２で強制初期化動作または選択初期化動作を行い、ＳＦ１、ＳＦ３〜ＳＦ１１では選択初期化動作を行うものとする。しかし、本発明は上記のサブフィールド構成に限定されるものではない。
【００４１】
本実施の形態においては、ＳＦ２において全ての放電セルで強制初期化動作を行うのではなく、特定の走査電極を有する放電セルで強制初期化動作を行い、それ以外の放電セルでは強制初期化動作は行わない。特定の走査電極についての詳細は後述することとして、まず駆動電圧波形の一例について説明する。
【００４２】
図７は、本発明の実施の形態１におけるプラズマディスプレイ装置の各電極に印加する駆動電圧波形図である。図７には走査電極ＳＣ１、走査電極ＳＣ２、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに印加する駆動電圧波形を、ＳＦ１からＳＦ３の途中まで示している。あわせて、スイッチング素子ＱＨ１、ＱＬ１、ＱＨ２、ＱＬ２のそれぞれのオン、オフの状態も示している。なお図７においては、走査電極ＳＣ１を有する放電セルで強制初期化動作を行い、走査電極ＳＣ２を有する放電セルでは強制初期化動作を行わないものとして説明する。
【００４３】
ＳＦ１の初期化期間では、データ電極Ｄ１〜Ｄｍに電圧０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎには電圧Ｖｅを印加する。そして走査電極ＳＣ１〜ＳＣｎには電圧Ｖｉに向かって緩やかに下降する下り傾斜波形電圧を印加する。走査電極ＳＣ１〜ＳＣｎに下り傾斜波形電圧を印加するには、スイッチング素子ＱＬ１〜ＱＬｎをオンにする。そして入力端子ＩＮ６３に電圧を印加してミラー積分回路６３を動作させ、走査パルス発生回路７０の基準電位Ａを電圧Ｖｉまで緩やかに下降させる。
【００４４】
すると、直前のサブフィールドにおいて維持放電を発生した放電セルで微弱な初期化放電が発生し、各電極上の壁電圧は書込み動作に適した壁電圧に調整される。このようにして選択初期化動作が完了する。ここで電極上の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
【００４５】
続くＳＦ１の書込み期間では、データ電極Ｄ１〜Ｄｍに電圧０（Ｖ）を、維持電極ＳＵ１〜ＳＵｎには電圧Ｖｅを引き続き印加し、走査電極ＳＣ１〜ＳＣｎに電圧（Ｖａ＋Ｖｐ）を印加する。走査電極ＳＣ１〜ＳＣｎに電圧（Ｖａ＋Ｖｐ）を印加するには、スイッチング素子Ｑ７２をオンにして走査パルス発生回路７０の基準電位Ａに電圧Ｖａを印加する。そしてスイッチング素子ＱＬ１〜ＱＬｎをオフ、スイッチング素子ＱＨ１〜ＱＨｎをオンにする。
【００４６】
次に、１行目の走査電極ＳＣ１に電圧Ｖａの走査パルスを印加するとともに発光すべき放電セルに対応するデータ電極Ｄｋに電圧Ｖｄの書込みパルスを印加する。走査電極ＳＣ１に走査パルスを印加するには、スイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１をオンにして走査電極ＳＣ１に電圧Ｖａを印加する。その後、スイッチング素子ＱＬ１をオフ、スイッチング素子ＱＨ１をオンに戻す。この走査パルスを印加する時間は、０．５μｓ〜２μｓ程度であり、本実施の形態においては、１μｓである。
【００４７】
すると書込みパルスを印加した放電セルでは書込み放電が起こる。そして走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積される。このようにして、１行目に発光させるべき放電セルで書込み動作が行われる。一方、書込みパルスを印加しなかった放電セルでは書込み放電は発生しない。
【００４８】
次に、２行目の走査電極ＳＣ２に走査パルスを印加するとともに、発光すべき放電セルに対応するデータ電極Ｄｋに電圧Ｖｄの書込みパルスを印加する。走査電極ＳＣ２に走査パルスを印加するには、スイッチング素子ＱＨ２をオフ、スイッチング素子ＱＬ２をオンにして走査電極ＳＣ２に電圧Ｖａを印加する。その後、スイッチング素子ＱＬ２をオフ、スイッチング素子ＱＨ２をオンに戻す。すると書込みパルスを印加した放電セルでは書込み放電が発生する。一方、書込みパルスを印加しなかった放電セルでは書込み放電は発生しない。
【００４９】
以下、ｎ行目の走査電極ＳＣｎにいたるまで同様の書込み動作を行い、続く維持放電に必要な壁電荷を形成する。
【００５０】
図５に示した走査ＩＣを用いて上述した駆動を行うには、書込み期間の直前において出力制御部７５のシフトレジスタＳＲの制御データＯ１〜Ｏｎを「Ｈ」としておく。さらに書込み期間において制御信号Ｃ１を「Ｌ」、制御信号Ｃ２を「Ｈ」、制御信号Ｃ３を「Ｌ」、制御信号Ｃ４を「Ｌ」として電圧出力部を第１の制御状態に設定することにより、スイッチング素子ＱＬ１〜ＱＬｎをオフ、スイッチング素子ＱＨ１〜ＱＨｎをオンにすることができる。その後、シフトレジスタＳＲのシリアルデータＤＴｉｎ入力端子を「Ｌ」としてクロックＣＫを入力する。すると制御データＯ１が「Ｌ」となり、スイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１がオンとなるので、走査電極ＳＣ１に走査パルスを印加することができる。その後、シリアルデータＤＴｉｎ入力端子を「Ｈ」としてクロックＣＫを入力する。すると制御データＯ１が「Ｈ」、制御データＯ２が「Ｌ」となり、走査電極ＳＣ２に走査パルスを印加することができる。以下同様に、クロックＣＫを順次入力することにより、走査電極ＳＣ３〜ＳＣｎに走査パルスを順次印加することができる。
【００５１】
ＳＦ１の維持期間では、維持電極ＳＵ１〜ＳＵｎに電圧０（Ｖ）を印加するとともに走査電極ＳＣ１〜ＳＣｎには電圧Ｖｒ２まで緩やかに上昇する上り傾斜波形電圧を印加する。走査電極ＳＣ１〜ＳＣｎに上り傾斜波形電圧を印加するには、スイッチング素子Ｑ７２をオフ、スイッチング素子ＱＨ１〜ＱＨｎをオフ、スイッチング素子ＱＬ１〜ＱＬｎをオンにする。そしてスイッチング素子Ｑ６９をオンにし、さらに入力端子ＩＮ６２に電圧を印加してミラー積分回路６２を動作させて走査パルス発生回路７０の基準電位Ａを電圧Ｖｒ２まで緩やかに上昇させる。
【００５２】
すると書込み放電を行った放電セルでは走査電極ＳＣｉと維持電極ＳＵｉとの間で微弱な消去放電が発生し、このとき発生した紫外線により蛍光体層３５が発光する。また電圧Ｖｒ２は書込み放電を行った放電セルの走査電極ＳＣｉとデータ電極Ｄｋとの間の放電開始電圧を超える電圧に設定されているため、走査電極ＳＣｉとデータ電極Ｄｋとの間でも微弱な放電が発生してデータ電極Ｄｋ上に正の壁電圧が蓄積される。
【００５３】
このように、ＳＦ１の維持期間では走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎに維持パルスを印加することなく、電圧Ｖｒ２に向かって緩やかに上昇する上り傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。このようにしてＳＦ１は書込み動作に続けて傾斜波形電圧を用いた微弱放電を発生させるため、維持パルスを用いて階調を表示するサブフィールドよりも暗い階調を表示することができる。こうしてＳＦ１の維持動作を終了する。
【００５４】
続くＳＦ２の初期化期間の前半部では、データ電極Ｄ１〜Ｄｍに電圧０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎにも電圧０（Ｖ）を印加する。そして強制初期化動作を行うための駆動電圧波形を印加する走査電極（以下、「強制初期化動作を行う走査電極」と略記する）である走査電極ＳＣ１には、放電が発生しない電圧Ｖｐから、それ以前の放電の有無にかかわらず初期化放電が発生する電圧（Ｖｐ＋Ｖｔ）まで緩やかに上昇する上り傾斜波形電圧を印加する。
【００５５】
走査電極ＳＣ１に電圧Ｖｐから電圧（Ｖｐ＋Ｖｔ）まで上昇する上り傾斜波形電圧を印加するには、まずスイッチング素子Ｑ５６をオンにして走査パルス発生回路７０の基準電位Ａを電圧０（Ｖ）にする。そしてスイッチング素子ＱＬ１をオフ、スイッチング素子ＱＨ１をオンにして走査電極ＳＣ１に電圧Ｖｐを印加する。その後、入力端子ＩＮ６１に電圧を印加してミラー積分回路６１を動作させ、走査パルス発生回路７０の基準電位Ａを電圧Ｖｔまで緩やかに上昇させる。すると走査電極ＳＣ１には基準電位Ａに電圧Ｖｐが重畳された電圧が印加されるので、電圧Ｖｐから電圧（Ｖｐ＋Ｖｔ）まで上昇する上り傾斜波形電圧が印加される。
【００５６】
すると、走査電極ＳＣ１と維持電極ＳＵ１との間、および走査電極ＳＣ１とデータ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こり、走査電極ＳＣ１上に負の壁電圧が蓄積されるとともにデータ電極Ｄ１〜Ｄｍ上および維持電極ＳＵ１上に正の壁電圧が蓄積される。
【００５７】
一方、強制初期化動作を行うための駆動電圧波形を印加しない走査電極（以下、「強制初期化動作を行わない走査電極」と略記する）である走査電極ＳＣ２には、電圧０（Ｖ）から、電圧Ｖｔに向かって緩やかに上昇する上り傾斜波形電圧を印加する。
【００５８】
走査電極ＳＣ２に電圧０（Ｖ）から電圧Ｖｔまで上昇する上り傾斜波形電圧を印加するには、まずスイッチング素子Ｑ５６をオンにして走査パルス発生回路７０の基準電位Ａを電圧０（Ｖ）にする。このときスイッチング素子ＱＨ２がオフ、スイッチング素子ＱＬ２がオンであるので走査電極ＳＣ２にも電圧０（Ｖ）が印加される。そしてスイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をともにオフにする。その後、入力端子ＩＮ６１に電圧を印加してミラー積分回路６１を動作させ、走査パルス発生回路７０の基準電位Ａを電圧Ｖｔまで緩やかに上昇させる。するとスイッチング素子ＱＬ２のＭＯＳＦＥＴはオフであってもスイッチング素子ＱＬ２の寄生ダイオードＤＬ２がオンとなるため、走査電極ＳＣ２には基準電位Ａと同様に、電圧０（Ｖ）から電圧Ｖｔまで上昇する上り傾斜波形電圧が印加される。ただし電圧Ｖｔは電圧Ｖｒ２以下に設定されており、放電は発生しない。
【００５９】
図５に示した走査ＩＣを用いて上述した駆動を行うには、ＳＦ２の初期化期間の前半部の直前において出力制御部７５のシフトレジスタＳＲの制御データＯ１を「Ｈ」、制御データＯ２を「Ｌ」としておく。さらにＳＦ２の初期化期間の前半部において制御信号Ｃ１を「Ｌ」、制御信号Ｃ２を「Ｈ」、制御信号Ｃ３を「Ｌ」、制御信号Ｃ４を「Ｈ」として電圧出力部を第３の制御状態に設定することにより、スイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフ、スイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をオフとする。
【００６０】
この初期化期間前半部に要する時間は、１００μｓ〜５００μｓ程度であり、本実施の形態においては、２５０μｓである。そしてＳＦ２の初期化期間の前半部では、強制初期化動作を行う走査電極にはそれ以前の放電の有無にかかわらず放電が発生する電圧（Ｖｐ＋Ｖｔ）に向かって緩やかに上昇する上り傾斜波形電圧を印加する。また、強制初期化動作を行わない走査電極には、それよりも低い電圧Ｖｔに向かって緩やかに上昇する上り傾斜波形電圧を印加する。
【００６１】
続くＳＦ２の初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅを印加し、走査電極ＳＣ１〜ＳＣｎには電圧Ｖｓから電圧Ｖｉに向かって緩やかに下降する下り傾斜波形電圧を印加する。走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓから電圧Ｖｉに向かって下降する下り傾斜波形電圧を印加するには、スイッチング素子ＱＨ１〜ＱＨｎをオフ、スイッチング素子ＱＬ１〜ＱＬｎをオンにする。そしてスイッチング素子Ｑ５６をオフ、スイッチング素子Ｑ５５、Ｑ５９をオンにして、走査パルス発生回路７０の基準電位Ａを電圧Ｖｓにする。その後、スイッチング素子Ｑ５５、Ｑ５９、Ｑ６９をオフにし、入力端子ＩＮ６３に電圧を印加して、走査パルス発生回路７０の基準電位Ａを電圧Ｖｉまで下降させる。
【００６２】
すると、ＳＦ２の初期化期間の前半部で微弱な初期化放電を起こした放電セルおよびＳＦ１で放電を発生し過剰な壁電荷を蓄積している放電セルでは微弱な初期化放電が発生し、対応する放電セルの走査電極上および維持電極上の壁電圧が弱められるとともに、データ電極Ｄ１〜Ｄｍの壁電圧の過剰な部分が放電され書込み動作に適した壁電圧に調整される。一方、ＳＦ１で放電を起こさずＳＦ２の初期化期間の前半部でも初期化放電を起こさなかった放電セルでは放電が発生せず、それ以前の壁電圧が保持される。
【００６３】
このようにして、それ以前の放電の有無にかかわらず放電が発生する電圧（Ｖｐ＋Ｖｔ）に向かって上昇する上り傾斜波形電圧を印加した走査電極を有する放電セルでは強制初期化動作が行われる。一方、それよりも低い電圧Ｖｔに向かって上昇する上り傾斜波形電圧を印加した走査電極を有する放電セルでは強制初期化動作は行われず選択初期化動作が行われる。
【００６４】
このように本実施の形態においては、維持期間において維持パルスを印加することなく上り傾斜波形電圧を走査電極に印加するＳＦ１の次のサブフィールドＳＦ２の初期化期間において、選択初期化動作を行う放電セルと強制初期化動作を行う放電セルとが混在する。
【００６５】
続くＳＦ２の書込み期間の動作は、ＳＦ１の書込み期間の動作と同様に、データ電極Ｄ１〜Ｄｍに電圧０（Ｖ）を、維持電極ＳＵ１〜ＳＵｎには電圧Ｖｅを印加する。そして走査電極ＳＣ１〜ＳＣｎに走査パルスを順次印加するとともに、発光すべき放電セルに対応するデータ電極Ｄｋに書込みパルスを印加して書込み動作を行う。
【００６６】
続くＳＦ２の維持期間では、維持電極ＳＵ１〜ＳＵｎに電圧０（Ｖ）を印加するとともに走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓの維持パルスを印加する。走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓを印加するには、スイッチング素子ＱＨ１〜ＱＨｎをオフ、スイッチング素子ＱＬ１〜ＱＬｎをオン、スイッチング素子Ｑ６９をオンにする。そしてスイッチング素子Ｑ５５、Ｑ５９をオンにして、走査パルス発生回路７０の基準電位Ａを電圧Ｖｓにする。
【００６７】
すると書込み放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差は電圧Ｖｓに走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差を加算したものとなり放電開始電圧を超える。そして、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。一方、書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化動作の終了時における壁電圧が保たれる。
【００６８】
続いて、走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加するとともに維持電極ＳＵ１〜ＳＵｎに電圧Ｖｓの維持パルスを印加する。走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加するには、スイッチング素子Ｑ５５、Ｑ５９をオフ、スイッチング素子Ｑ５６をオンにして、走査パルス発生回路７０の基準電位Ａを電圧０（Ｖ）にする。
【００６９】
すると、維持放電を起こした放電セルでは再び維持放電が起こり、蛍光体層３５が発光する。そして維持電極ＳＵｉ上に負の壁電圧が蓄積され走査電極ＳＣｉ上に正の壁電圧が蓄積される。以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、書込み放電を起こした放電セルで維持放電を継続して発生させる。
【００７０】
そしてその後に、電圧Ｖｒ２よりも低い電圧Ｖｒ１に向かって緩やかに上昇する上り傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。走査電極ＳＣ１〜ＳＣｎに上り傾斜波形電圧を印加するには、スイッチング素子Ｑ５５、Ｑ５６、Ｑ５９をオフにする。そして入力端子ＩＮ６２に電圧を印加してミラー積分回路６２を動作させて走査パルス発生回路７０の基準電位Ａを緩やかに上昇させる。ただし基準電位Ａの電圧が電圧Ｖｒ１に達した時点でトランジスタＱ６２をオフにする。
【００７１】
すると維持放電を行った放電セルでは消去放電が発生して、走査電極ＳＣｉ上および維持電極ＳＵｉ上の壁電圧が弱められる。なお、データ電極Ｄｋ上には正の壁電圧が蓄積されているので走査電極ＳＣｉとデータ電極Ｄｋとの間では放電は発生しない。こうして維持動作を終了する。
【００７２】
ＳＦ３の初期化期間および書込み期間の動作は、ＳＦ１の初期化期間および書込み期間の動作と同じであり、ＳＦ３の維持期間の動作は維持パルス数を除きＳＦ２の維持期間の動作と同じである。またＳＦ４〜ＳＦ１１における動作は、維持パルス数を除きＳＦ３の動作と同様である。
【００７３】
なお、本実施の形態においては、電圧Ｖｉは−１７０（Ｖ）、電圧Ｖｐは１４０（Ｖ）、電圧Ｖａは−１８０（Ｖ）、電圧Ｖｒ２は２２０（Ｖ）、電圧Ｖｔは２１０（Ｖ）、電圧Ｖｓは２００（Ｖ）、電圧Ｖｒ１は２００（Ｖ）、電圧Ｖｅは１２０（Ｖ）、電圧Ｖｄは７５（Ｖ）である。しかしこれらの電圧値は上述した値に限定されるものではなく、パネルの放電特性やプラズマディスプレイ装置の仕様にもとづき最適に設定することが望ましい。
【００７４】
このように本実施の形態においては、ＳＦ１、ＳＦ３〜ＳＦ１１の初期化期間では選択初期化動作を行う。またＳＦ２の初期化期間では強制初期化動作を行う放電セルと選択初期化動作を行う放電セルとが混在する。
【００７５】
次に、強制初期化動作を行う特定の走査電極とフィールドとの関係について説明する。本実施の形態においては、各フィールドのそれぞれに対して強制初期化動作を行う特定の走査電極を以下の規則にもとづき設定する。１つの走査電極に対して、Ｎ個の連続するフィールド（Ｎは自然数）のうち１つのフィールドで１回だけ強制初期化動作を行う場合、時間的に連続するＮフィールドを１つのフィールド群とし、連続して配置されたＮ本の走査電極を１つの走査電極群とする。その上で、
（規則１）１つの走査電極で強制初期化動作を行うフィールドは、それぞれのフィールド群の中で１つである。
（規則２）１つのフィールドで強制初期化動作を行う走査電極は、それぞれの走査電極群の中で１つである。
【００７６】
さらに、Ｎ≧５の場合には、
（規則３）あるフィールドで強制初期化動作を行う走査電極に隣接する走査電極では、少なくともそのフィールドと、そのフィールドの次のフィールドとで強制初期化動作を行わない。
【００７７】
図８は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の強制初期化動作を行う走査電極とフィールドとの関係を示す図であり、時間的に連続する５フィールドを１つのフィールド群とするＮ＝５の場合の一例を示している。また横軸はフィールドを、縦軸は走査電極をそれぞれ表し、フィールドＦｊ〜Ｆｊ＋４が１つのフィールド群を、走査電極ＳＣｉ〜ＳＣｉ＋４が１つの走査電極群を構成している。さらに「○」は強制初期化動作を行うことを示し、「×」は強制初期化動作を行わないことを示している。
【００７８】
図８から明らかなように、走査電極ＳＣｉは、それぞれフィールド群の中の１つのフィールドで強制初期化動作を行っている。他の走査電極についても同様である（規則１）。これにより、フィールド毎に全ての放電セルで強制初期化動作を毎回行う場合と比較して、強制初期化動作の回数が５分の１に低減されるので、表示画像の黒輝度も５分の１に低減することができる。またフィールドＦｊに対して、それぞれ走査電極群の中の１つの走査電極で強制初期化動作を行っている。他のフィールドについても同様である（規則２）。これにより、強制初期化動作を行う走査電極を各フィールドに分散できるので、フリッカーを低減することができる。また走査電極ＳＣｉはフィールドＦｊで強制初期化動作を行い、走査電極ＳＣｉに隣接する走査電極ＳＣｉ−１および走査電極ＳＣｉ＋１は、フィールドＦｊおよびその次のフィールドＦｊ＋１では強制初期化動作を行わない。他の走査電極についても同様である（規則３）。これにより、強制初期化動作を行う走査電極の時間的および空間的連続性を低減できるので、強制初期化動作にともなう発光が認識されにくくなる。
【００７９】
次に、本実施の形態においてはＳＦ２の初期化期間の前半部において走査電極ＳＣ２に上り傾斜波形電圧を印加する際に、スイッチング素子ＱＬ２の寄生ダイオードＤＬ２を用いたが、この理由について詳細に説明する。
【００８０】
上述したように、ＳＦ２の初期化期間の前半部において、強制初期化動作を行わない走査電極ＳＣ２に、電圧Ｖｔに向かって上昇する上り傾斜波形電圧を印加する際に、まずスイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をともにオフにした。その後にミラー積分回路６１を動作させて走査パルス発生回路７０の基準電位Ａを電圧Ｖｔまで上昇させた。このようにして本実施の形態においては、ダイオードＤＬ２を介して走査電極ＳＣ２に電圧０（Ｖ）から電圧Ｖｔまで上昇する上り傾斜波形電圧を印加した。
【００８１】
もちろん、従来のプラズマディスプレイ装置のように、スイッチング素子ＱＬ２をオンにし、その後にミラー積分回路６１を動作させても、走査電極ＳＣ２に電圧Ｖｔに向かって上昇する上り傾斜波形電圧を印加することは可能である。しかしながら本実施の形態において、スイッチング素子ＱＬ２をオフにしたままミラー積分回路６１を動作させた理由は、出力端子の短絡による走査ＩＣの破壊を防ぐためである。
【００８２】
図９は、ＳＦ２の初期化期間の前半部において走査ＩＣの出力端子が短絡した場合の電流経路を示す図であり、図９Ａは、本発明の実施の形態におけるプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図であり、図９Ｂは、従来のプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図である。なお図９Ａ、図９Ｂには、走査ＩＣの走査電極ＳＣ１に対するスイッチング素子ＱＨ１、ＱＬ１とその寄生ダイオードＤＨ１、ＤＬ１、および走査電極ＳＣ２に対するスイッチング素子ＱＨ２、ＱＬ２とその寄生ダイオードＤＨ２、ＤＬ２のみを示している。またスイッチング素子がオフの場合には点線で、スイッチング素子がオンの場合には実線で示している。
【００８３】
ＳＦ２の初期化期間の前半部において、走査パルス発生回路７０の基準電位Ａに電圧０（Ｖ）から電圧Ｖｔに向かって緩やかに上昇する上り傾斜波形電圧を印加する。そしてスイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフとして、走査電極ＳＣ１には基準電位Ａに電圧Ｖｐを重畳した電圧を印加する。
【００８４】
このとき図９Ｂに示したように、スイッチング素子ＱＨ２をオフ、スイッチング素子ＱＬ２をオンとして、走査電極ＳＣ２に基準電位Ａと同じ電圧を印加することも可能である。しかしながらこのような方法で走査電極ＳＣ１、ＳＣ２に電圧を印加した場合、走査電極ＳＣ１と走査電極ＳＣ２との間が短絡したと仮定すると、図９Ｂに太線で示したように、電源Ｅ７１をショートする電流経路が形成されることになる。そしてこの電流経路に過大な電流が流れるとスイッチング素子ＱＨ１、ＱＬ２が発熱し走査ＩＣが破壊される。走査ＩＣが破壊されるまでの時間は走査ＩＣの仕様や動作条件等により異なるが、例えば２０μｓ程度であり、この時間は初期化期間前半部の時間よりもはるかに短い時間である。そのため走査電極ＳＣ１と走査電極ＳＣ２との間が導電性のごみの付着や半田ブリッジ等の何らかの理由により短絡されると、対応する走査ＩＣが破壊されることになる。
【００８５】
しかしながら本実施の形態においては、図９Ａに示したように、スイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をともにオフとしている。そのため仮に走査電極ＳＣ１と走査電極ＳＣ２との間が短絡しても、図９Ａに太線で示したように、電源Ｅ７１をショートする電流経路は形成されない。したがって走査ＩＣが破壊されるおそれもない。
【００８６】
なお、本実施の形態においては、走査パルス発生回路７０の基準電位Ａに上り傾斜波形電圧を印加する場合のスイッチング素子の制御方法について説明したが、走査パルス発生回路７０の基準電位Ａに下り傾斜波形電圧を印加する場合についても類似の制御を行うことが望ましい。以下、その詳細について説明する。
【００８７】
（実施の形態２）
実施の形態２に用いるパネルおよび駆動回路は実施の形態１に用いるパネルおよび駆動回路と同様である。またサブフィールド構成についても実施の形態１と同様である。
【００８８】
図１０は、本発明の実施の形態２におけるプラズマディスプレイ装置の各電極に印加する駆動電圧波形図である。
【００８９】
ＳＦ１の初期化期間では、データ電極Ｄ１〜Ｄｍに電圧０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎには電圧Ｖｅを印加する。
【００９０】
そして走査電極ＳＣ１には、電圧０（Ｖ）から電圧Ｖｉまで緩やかに下降する下り傾斜波形電圧を印加する。走査電極ＳＣ１に電圧０（Ｖ）から電圧Ｖｉまで下降する下り傾斜波形電圧を印加するには、まずスイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１をオンにする。そしてスイッチング素子Ｑ５６、Ｑ６９をオンにして走査パルス発生回路７０の基準電位Ａを電圧０（Ｖ）にする。すると走査電極ＳＣ１にも基準電位Ａと同じ電圧０（Ｖ）が印加される。そしてスイッチング素子Ｑ６９をオフにした後にミラー積分回路６３を動作させ、走査パルス発生回路７０の基準電位Ａを電圧Ｖｉまで緩やかに下降させる。すると走査電極ＳＣ１にも基準電位Ａと同じように、電圧Ｖｉまで緩やかに下降する下り傾斜波形電圧が印加される。
【００９１】
一方、走査電極ＳＣ２には、電圧Ｖｐから電圧（Ｖｐ＋Ｖｉ）に向かって緩やかに降下する下り傾斜波形電圧を印加する。走査電極ＳＣ２にこのような下り傾斜波形電圧を印加するには、まずスイッチング素子ＱＨ２をオン、スイッチング素子ＱＬ２をオフにする。そしてスイッチング素子Ｑ５６、Ｑ６９をオンにして走査パルス発生回路７０の基準電位Ａを電圧０（Ｖ）にする。すると走査電極ＳＣ２には電圧Ｖｐが印加される。その後、スイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をともにオフにする。そしてミラー積分回路６３を動作させ、走査パルス発生回路７０の基準電位Ａを電圧Ｖｉまで緩やかに下降させる。するとスイッチング素子ＱＨ２のＭＯＳＦＥＴはオフであってもスイッチング素子ＱＨ２の寄生ダイオードＤＨ２がオンとなるため、走査電極ＳＣ２には基準電位Ａの電圧に電圧Ｖｐが重畳されて、電圧（Ｖｐ＋Ｖｉ）まで緩やかに下降する下り傾斜波形電圧が印加される。
【００９２】
図５に示した走査ＩＣを用いて上述した駆動を行うには、ＳＦ１の初期化期間の直前において出力制御部７５のシフトレジスタＳＲの制御データＯ１を「Ｌ」、制御データＯ２を「Ｈ」としておく。さらにＳＦ１の初期化期間において、まず制御信号Ｃ１を「Ｌ」、制御信号Ｃ２を「Ｈ」、制御信号Ｃ３を「Ｌ」、制御信号Ｃ４を「Ｌ」として電圧出力部を第１の制御状態に設定することにより、スイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１をオン、スイッチング素子ＱＨ２をオン、スイッチング素子ＱＬ２をオフとする。次に制御信号Ｃ１を「Ｌ」、制御信号Ｃ２を「Ｈ」、制御信号Ｃ３を「Ｈ」として電圧出力部を第２の制御状態に設定することにより、スイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１をオン、スイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をオフとする。
【００９３】
ＳＦ１の書込み期間以降の動作は実施の形態１と同じである。
【００９４】
図１１は、ＳＦ１の初期化期間において走査ＩＣの出力端子が短絡した場合の電流経路を示す図であり、図１１Ａは、本発明の実施の形態におけるプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図であり、図１１Ｂは、従来のプラズマディスプレイ装置の走査ＩＣの出力端子が短絡した場合の電流経路を示す図である。なお図１１Ａ、図１１Ｂには図９Ａ、図９Ｂと同様に、走査ＩＣの走査電極ＳＣ１に対するスイッチング素子ＱＨ１、ＱＬ１とその寄生ダイオードＤＨ１、ＤＬ１、および走査電極ＳＣ２に対するスイッチング素子ＱＨ２、ＱＬ２とその寄生ダイオードＤＨ２、ＤＬ２のみを示している。またスイッチング素子がオフの場合には点線で、スイッチング素子がオンの場合には実線で示している。
【００９５】
ＳＦ１の初期化期間において、走査パルス発生回路７０の基準電位Ａに電圧０（Ｖ）から電圧Ｖｉに向かって緩やかに降下する下り傾斜波形電圧を印加する。そしてスイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１をオンとして、走査電極ＳＣ１には基準電位Ａと同じ電圧を印加する。
【００９６】
このとき図１１Ｂに示したように、スイッチング素子ＱＨ２をオン、スイッチング素子ＱＬ２をオフとして、基準電位Ａに電圧Ｖｐを重畳した電圧を走査電極ＳＣ２に印加することも可能である。しかしながらこのような方法で走査電極ＳＣ１、ＳＣ２に電圧を印加した場合、走査電極ＳＣ１と走査電極ＳＣ２との間が短絡したと仮定すると、図１１Ｂに太線で示したように、電源Ｅ７１をショートする電流経路が形成されることになる。そしてこの電流経路に過大な電流が流れるとスイッチング素子ＱＬ１、ＱＨ２が発熱し走査ＩＣが破壊される。
【００９７】
しかしながら本実施の形態においては、図１１Ａに示したように、スイッチング素子ＱＨ２およびスイッチング素子ＱＬ２をともにオフとしている。そのため仮に走査電極ＳＣ１と走査電極ＳＣ２との間が短絡しても、図１１Ａに太線で示したように、電源Ｅ７１をショートする電流経路は形成されない。したがって走査ＩＣが破壊されるおそれもない。
【００９８】
なお、図６に示した４つの制御信号と走査ＩＣのスイッチング素子ＱＨｉ、ＱＬｉとの関係は一例を示したに過ぎず、これに限定するものではない。また制御信号の数も４つに限定されるものではない。
【００９９】
また、本発明の実施の形態１、２において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
【産業上の利用可能性】
【０１００】
本発明は、万一、異なる電圧を出力している出力端子間が短絡した場合であっても駆動回路が破壊されることがなく、プラズマディスプレイ装置として有用である。
【符号の説明】
【０１０１】
１０    パネル
２２    走査電極
２３    維持電極
２４    表示電極対
３２    データ電極
４０    プラズマディスプレイ装置
４１    画像信号処理回路
４２    データ電極駆動回路
４３    走査電極駆動回路
４４    維持電極駆動回路
４５    タイミング発生回路
５０    維持パルス発生回路
５１    電力回収回路
６０    傾斜波形発生回路
６１，６２，６３    ミラー積分回路
７０    走査パルス発生回路
７５    出力制御部
ＤＨ１〜ＤＨｎ    （高圧側）（寄生）ダイオード
ＤＬ１〜ＤＬｎ    （低圧側）（寄生）ダイオード
ＯＵＴ１〜ＯＵＴｎ    電圧出力部
ＱＨ１〜ＱＨｎ    （高圧側）スイッチング素子
ＱＬ１〜ＱＬｎ    （低圧側）スイッチング素子
ＲＧ１〜ＲＧｎ    ゲート信号発生部
ＳＲ    シフトレジスタ
【図１】
2010286748.tif 000003
【図２】
2010286748.tif 000004
【図３】
2010286748.tif 000005
【図４】
2010286748.tif 000006
【図５】
2010286748.tif 000007
【図６】
2010286748.tif 000008
【図７】
2010286748.tif 000009
【図８】
2010286748.tif 000010
【図９Ａ】
2010286748.tif 000011
【図９Ｂ】
2010286748.tif 000012
【図１０】
2010286748.tif 000013
【図１１Ａ】
2010286748.tif 000014
【図１１Ｂ】
2010286748.tif 000015