(57)【要約】【課題】高速アクセス動作を実現する半導体記憶装置を提供する。【解決手段】複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。また、ダミーセルＤＭＣのワード線は、正規メモリセルＭＣのワード線と同じタイミングで活性化する。また、データ線のプリチャージレベルはＶＤＤとし、ダミーセルＤＭＣの一部を参照レベル発生用のメモリセルとして利用しても良い。この場合、正規メモリセルＭＣのワード線の非活性化をダミーセルＤＭＣのワード線の非活性化よりも先行的に実施する。さらに、隣接データ線同士を短絡するための回路を付加しても良い。【選択図】図１
2010211892.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線との各々の交点に配置される複数の正規メモリセルとを含むメモリセルアレイと、
前記複数のデータ線からなる複数のデータ線対の各々に接続された複数のセンスアンプ回路とを有し、
前記センスアンプ回路は、前記正規メモリセルから信号を読み出す前に、前記データ線を前記正規メモリセルに書込むレベルと同じ電圧レベルであるハイレベルにプリチャージする第１回路を有し、
前記メモリセルアレイは、前記複数の正規メモリセル以外に、電源電圧の平滑化に利用する複数の平滑容量を有し、
前記複数の平滑容量の各々の対向電極の各電圧は、前記正規メモリセルのプレート電極に印加される電圧と、前記センスアンプ回路に用いられる接地レベルの電圧であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の平滑容量は、２本のワード線と前記複数のデータ線との各々の交点に配置される複数の平滑用メモリセルから構成され、
前記複数の平滑用メモリセルの各々の対向電極の各電圧は、前記正規メモリセルのプレート電極に印加される電圧と、前記センスアンプ回路に用いられる接地レベルの電圧であり、
前記平滑用メモリセルのワード線は、前記正規メモリセルからデータを読み出す時に活性化され、
前記平滑用メモリセルは、前記センスアンプ回路と前記正規メモリセルとの間に配置され、
前記平滑用メモリセルに接続されるデータ線は、前記正規メモリセルのデータ線と共通化され、
前記共通化される複数のデータ線のうちの一部は物理的に切断されて、前記平滑容量に印加する電源電圧レベルに接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数の平滑用メモリセルのうちの一部の平滑用メモリセルの対向電極の各電圧は、前記正規メモリセルのプレート電極に印加される電圧と、前記データ線をプリチャージする電圧であることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記複数の平滑用メモリセルのうちの一部の平滑用メモリセルは、前記データ線を増幅する際の参照信号レベルを出力する参照メモリセルであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記平滑用メモリセルと前記参照メモリセルとのワード線は共通であり、
前記ワード線の活性化のタイミングは、前記正規メモリセルのワード線の活性化のタイミングと同じであることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記平滑用メモリセルと前記参照メモリセルのワード線は共通であり、
前記ワード線の非活性化のタイミングは、前記正規メモリセルのワード線の活性化のタイミングよりも遅いことを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、
前記参照メモリセルに書込む電圧レベルは、前記正規メモリセルのハイレベルの１／２のレベルであることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記参照メモリセルに前記ハイレベルの１／２のレベルを書込む際に、読出し信号が出力されるデータ線側に接続されるワード線が１本追加して活性化され、
相補のデータ線に接続される寄生容量が等価にされることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記追加して活性化されるワード線のタイミングは、前記データ線を増幅した後であることを特徴とする半導体装置。
【請求項１０】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線との各々の交点に配置される複数の正規メモリセルとを含むメモリセルアレイと、
前記複数のデータ線からなる複数のデータ線対の各々に接続された複数のセンスアンプ回路とを有し、
前記センスアンプ回路は、前記正規メモリセルから信号を読み出す前に、前記データ線を前記正規メモリセルに書込むレベルの１／２の電圧レベルにプリチャージする第１回路を有し、
前記メモリセルアレイは、前記複数の正規メモリセル以外に、電源電圧の平滑化に利用する複数の平滑用メモリセルを有し、
前記複数の平滑用メモリセルの各々の対向電極の各電圧は、前記正規メモリセルのプレート電極に印加される電圧と、前記センスアンプ回路に用いられる接地レベルの電圧であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記複数の平滑用メモリセルのうちの一部の平滑用メモリセルの対向電極の各電圧は、前記正規メモリセルのプレート電極に印加される電圧と、前記正規メモリセルに書込むハイレベルの電圧と同じ電圧であることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記複数の平滑用メモリセルのうちの一部の平滑用メモリセルの対向電極の各電圧は、前記正規メモリセルのプレート電極に印加される電圧と、前記センスアンプ回路の基板に印加される負電圧レベルと同じ電圧であることを特徴とする半導体装置。
【請求項１３】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線との各々の交点に配置される複数の正規メモリセルとを含むメモリセルアレイと、
前記複数のデータ線からなる複数のデータ線対の各々に接続された複数のセンスアンプ回路とを有し、
前記センスアンプ回路は、前記正規メモリセルから信号を読み出す前に、前記データ線を前記正規メモリセルに書込むレベルと同じ電圧レベルであるハイレベルにプリチャージする第１回路を有し、
前記メモリセルアレイは、前記複数の正規メモリセル以外に、前記データ線を増幅するのに必要な参照信号レベルを出力するための参照メモリセルを有し、
前記参照メモリセルに書込む電圧レベルは、前記正規メモリセルに書込むハイレベルの１／２のレベルであり、
前記参照メモリセルに接続されるデータ線同士を電気的に短絡させる第２回路をさらに有し、
前記参照メモリセルのを活性化とほぼ同時に、前記第２回路が活性化され、前記参照メモリセルに接続されるデータ線のレベルが均一化され、
前記センスアンプ回路を選択するために設けられた列選択線をさらに有し、
電気的に短絡される前記複数のデータ線の本数は、前記列選択線毎に接続される複数のセンスアンプ回路の個数と同じであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記短絡させるための信号の待機時の電圧レベルは接地レベルであり、
前記複数の参照メモリセルのワード線が活性化されるのとほぼ同時に、前記短絡させるための信号が活性化され、
前記データ線を増幅する直前に、再度接地レベルに駆動されることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記参照メモリセルに書込むハイレベルの１／２のレベルは、ハイレベルと、ロウレベルとを保持している相補のデータ線を短絡することで生成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高速、高集積な半導体記憶装置および、論理回路と半導体記憶装置を集積した半導体装置の差動増幅動作の部分に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００３】
高性能なＤＲＡＭを実現するための最も有効な手段の１つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、メモリセルに接続されるワード線及びデータ線長が短くなる。すなわち、ワード線、データ線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００４】
しかしながら、５０ｎｍ、３２ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その副作用とは、微細化によるトランジスタのしきい値電圧のバラツキ増加である。このしきい値電圧のバラツキは、ＤＲＡＭの誤動作の原因となるため、できるだけ小さく抑えるのが望ましい。特にセンスアンプ回路のペアトランジスタのしきい値電圧差のバラツキは、微小な信号を増幅するセンス動作のノイズ源となり、読出しエラーの原因となる。また、センスアンプ回路に関しては、ＤＲＡＭアレイの低電圧化に伴い、次のような副作用もある。それは、低電圧化に伴いセンスアンプ回路の駆動力が低減することである。
【０００５】
以下、駆動力が低減する理由を記載する。ＤＲＡＭでは、ハーフプリチャージ方式が一般的である。すなわちセンスアンプ回路の印加電圧はアレイ電圧ＶＤＤの１／２のＶＤＤ／２となる。このため低電圧化を進めると、センスアンプ回路の駆動力（ゲート−ソース間の印加電圧）が大きく低減する。特にセンスアンプ回路のペアトランジスタのしきい値電圧差が生じた場合は、センス動作速度の劣化が著しい。つまり、微小な読出し信号量を増幅するセンス時間が長くなり、ＤＲＡＭのアクセス速度が遅くなる。このように微細化、低電圧化に伴い読出し誤動作が生じる、アクセス速度が遅くなるといった問題が生じる。
【０００６】
上記の問題を解決する方法として、データ線のプリチャージレベルをＶＤＤ／２からＶＤＤにする、ＶＤＤプリチャージ方式がある。ＶＤＤプリチャージにするとセンス動作におけるノイズ源の１つであるしきい値電圧の実効的なバラツキを低減できる。この理由は以下の通りである。ＶＤＤプリチャージの場合、データ線対の片方を接地レベルに放電することがセンス動作に相当する。すなわちデータ線は、ＮＭＯＳトランジスタ主導でセンス動作（放電）される。つまり、センスアンプ回路において考慮すべきしきい値電圧のバラツキは、センス動作に主に寄与するＮＭＯＳのペアトランジスタのみになる。
【０００７】
一方、従来ハーフプリチャージ方式では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方がデータ線対をそれぞれ接地レベル、ＶＤＤレベルに駆動するため、センス動作において考慮すべきしきい値電圧バラツキは、センス動作に寄与するＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方となる。つまり、センスアンプ回路のノイズ源となるしきい値電圧の実効的なバラツキは、ハーフプリチャージ方式の方が大きく、ＶＤＤプリチャージの方が小さい。すなわち実効的なしきい値電圧のバラツキが小さくなるので、読出し誤動作を防ぐことができる。またＶＤＤプリチャージ方式にすると、センスアンプ回路、すなわちＮＭＯＳトランジスタのゲート・ソース間の印加電圧が大きくなる。その結果、駆動力が向上し高速センス動作が見込める。
【０００８】
このようにＶＤＤプリチャージ方式にすることで、微細化および低電圧化による問題を防げる、あるいは取り除ける可能性がある。しかしながら、ＶＤＤプリチャージ方式にすると次のような新たな課題が生じる。それはメモリセルデータの読出し動作によって発生するアレイノイズの増加である。ここでアレイノイズとは、ＤＲＡＭアレイに供給・接続される各種電源電圧レベルの過渡的なゆれである。このアレイノイズは、しきい値電圧のバラツキと同様にセンス動作のノイズ源となる。したがって前述のように、ＮＭＯＳ主導でセンス動作させ、実効的なしきい値電圧を低減できるという効果を、この増加するアレイノイズが相殺してしまう恐れがある。言い換えれば、ＶＤＤプリチャージによるアレイノイズの増加が、読出し動作の誤動作を引き起こし、ひいてはチップの歩留まりを低下させてしまう恐れがある。
【０００９】
ＶＤＤプリチャージ方式でアレイノイズ、すなわち過渡的な電源電圧のゆれが、ハーフプリチャージ方式よりも大きい理由は以下の通りである。ＶＤＤプリチャージにおいて、蓄積ノードにＶＳＳレベルがチャージされていた場合、その蓄積ノードはＶＳＳレベルからレベル（Ａ）、ＶＤＤ−Ｖｓｉｇ０（ＶＤＤ・ＣＳ／（ＣＳ＋ＣＤ））、のレベルに上昇する。蓄積ノードが上昇すると、メモリセルキャパシタの対向電極であるプレート電極の電圧レベルが過渡的に上昇する。一方、従来ハーフプリチャージ方式において、蓄積ノードにＶＳＳレベルがチャージされていた場合、その蓄積ノードはＶＳＳレベルからレベル（Ｂ）、ＶＤＤ／２−Ｖｓｉｇ１（ＶＤＤ／２・ＣＳ／（ＣＳ＋ＣＤ））、のレベルに上昇する。レベル（Ａ）と（Ｂ）では明らかにレベル（Ａ）の方が大きい。
【００１０】
なお、蓄積ノードにＶＤＤレベルがチャージされていた場合は、ＶＤＤプリチャージにおいては蓄積ノードの変動が小さく、ワード線活性化時の電源電圧レベルの過渡的なゆれは小さい。しかし蓄積ノードにＶＳＳがチャージされている場合がワーストケースであり、その場合においてはＶＤＤプリチャージの方が、ゆれが大きい。また、データ線に読み出された微小な読出し信号量を増幅する時、あるいはその増幅したデータ線対をプリチャージする時の、いずれもＶＤＤプリチャージの方が従来ハーフプリチャージよりもデータ線対のレベル変動が大きい。すなわち充放電に必要な電荷量が多いため、総じて電源電圧レベルの過渡的なゆれが大きくなる。言い換えると、ＶＤＤプリチャージでは従来ハーフプリチャージよりもアレイノイズが大きいため、読出し誤動作する可能性が高くなり、チップの歩留まり低下の恐れがある。
【００１１】
このようなアレイノイズ（電源電圧の過渡的なゆれ）の課題の解決を試みた近年の例として、例えば特許文献１ではメモリセルアレイを平滑容量として利用する例が開示されている。この特許文献１では、メモリセルのプレート電極側に接地電圧ＶＳＳ、ビット線側に電源電圧ＶＤＤを印加する。前記メモリセルアレイのワード線には昇圧電源ＶＰＰを印加する。このようにすることでメモリセル容量を電源電圧ＶＤＤと接地電圧ＶＳＳの平滑容量として利用できる。この結果、データ線対を増幅する際の電源ノイズが抑制され、高速センス動作が期待できる。また、例えば特許文献２では、ダミーセルを別途設け、再書込み時にそのワード線を活性化させることで、プレート電極の電源ノイズを低減する例が開示されている。これにより、再書込み直後の読出し誤動作を防げる可能性がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−３３２５３２号公報
【特許文献２】特開２００２−１８４１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記特許文献１及び前記特許文献２について、本発明者が検討した結果、以下のような課題があることがわかった。
【００１４】
前記特許文献１では、この特許文献１の図６にあるように、メモリアレイ動作させるデータ線長と平滑容量として利用するメモリセルアレイのデータ線長を等しくする必要がある。この理由は、センスアンプ回路の負荷容量をバランスさせ、安定した読出しおよび増幅動作をさせるためである。したがって、平滑容量として利用するメモリアレイ部のデータ線長が長くなり、チップ面積が大きくなるという問題がある。
【００１５】
また、前記特許文献２では、再書込み時に発生するプレートノイズは低減できるが、前記ダミーセルのデータ線は正規のメモリセルのデータ線を共有するため、各種電源間（例えばＶＤＤ電源とＶＳＳ電源）の平滑容量には利用できない。すなわちセンス動作によって発生する電源ノイズは低減できないという課題がある。
【００１６】
そこで本発明の目的は、読出し動作にかかわるアレイノイズを低減し、高速アクセス動作を実現することである。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、代表的なものの概要は、複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するメモリセル）を有する。
【００２０】
また、平滑容量に利用するメモリセルのワード線は、正規メモリセルのワード線と同じタイミングで活性化する。
【００２１】
また、データ線のプリチャージレベルはＶＤＤとし、平滑容量として利用するメモリセルの一部を参照レベル発生用のメモリセルとして利用しても良い。この場合、正規メモリセルのワード線の非活性化を平滑容量のメモリセルのワード線の非活性化よりも先行的に実施する。これにより、面積の増加を最小限に抑えつつ、アレイノイズを低減できる。
【００２２】
さらに、隣接データ線同士を短絡するための回路を付加しても良い。この場合、参照レベルが生成されるデータ線同士が短絡されるため、アレイノイズが増加した場合でも参照信号レベルの安定化が図れる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
すなわち、代表的なものによって得られる効果は、高速アクセス動作の実現が可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１である半導体記憶装置のセンスアンプ回路及びメモリセルアレイの一例を示す図である。
【図２】図１のセンスアンプ回路の動作波形の一例を示す図である。
【図３】図１のセンスアンプ回路の動作波形の別の例を示す図である。
【図４】図１のセンスアンプ回路及びメモリセルアレイの平面レイアウトの一例を示す図である。
【図５】図１のセンスアンプ回路及びメモリセルアレイの鳥瞰の一例を示す図である。
【図６】図１のセンスアンプ回路において、平滑容量を付加するコモンソース（ＣＳＮ）電源電圧に加え、プリチャージ電源（ＶＤＬ）を追加した実施の形態２を示す図である。
【図７】図１のセンスアンプ回路において、平滑容量を付加するコモンソース（ＣＳＮ）電源電圧に加え、ダミーセル電源レベル（ＶＤＬＰ）を追加した例を示す図である。
【図８】図１のセンスアンプ回路において、平滑容量を付加するコモンソース（ＣＳＮ）電源電圧に加え、コモンソース（ＣＳＰ）電源（ＶＤＬ）を追加した例を示す図である。
【図９】図１のセンスアンプ回路において、データ線のプリチャージ電圧を電源（ＶＤＬ／２）に設定した実施の形態３を示す図である。
【図１０】図９のセンスアンプ回路において、平滑容量を付加するコモンソース（ＣＳＮ）電源電圧に加え、コモンソース（ＣＳＰ）電源（ＶＤＬ）を追加した例を示す図である。
【図１１】図９のセンスアンプ回路において、平滑容量を付加するコモンソース（ＣＳＮ）電源電圧を接地レベル（ＶＳＳＡ）から負電圧（ＶＢＢＳＡ）に変更した例を示す図である。
【図１２】図９のセンスアンプ回路において、平滑容量を付加するコモンソース（ＣＳＮ）電源電圧を接地レベル（ＶＳＳＡ）から負電圧（ＶＢＢＳＡ）に変更し、さらに、コモンソース（ＣＳＰ）電源（ＶＤＬ）にも平滑容量を付加した例を示す図である。
【図１３】図１のセンスアンプ回路において、読出し信号を出力する際に、短絡信号を活性化して、隣接する複数のデータ線を電気的に接続した実施の形態４を示す図である。
【図１４】図１３のセンスアンプ回路の動作波形の一例を示す図である。
【図１５】図１３のセンスアンプ回路にオーバドライブプリチャージ回路を組み合わせた構成の一例を示す図である。
【図１６】図１５のセンスアンプ回路の動作波形の一例を示す図である。
【図１７】図１のセンスアンプ回路において、ダミーセルの一部を平滑容量として利用せず、データ線を短絡する制御信号を追加した例を示す図である。
【図１８】図１７のセンスアンプ回路において、短絡信号とデータ線の接続関係の一例を示す図である。
【図１９】図１のセンスアンプ回路において、正規メモリセルのワード線及びダミーセルのサブワード線、サブワード制御線、サブワード選択線の構成の一例を示す図である。
【図２０】図１９に実施のサブワードドライバの一例を示す図である。
【図２１】図１９に実施のクロスエリアの一例を示す図である。
【図２２】本発明のセンスアンプ回路を適用したＤＲＡＭチップ全体のブロックの一例を示す図である。
【図２３】本発明のセンスアンプ回路を適用したＤＲＡＭチップの制御回路部とメモリバンクの構成の一例を示す図である。
【図２４】図２３に適用した、センスアンプ、サブアレイ、クロスエリアの回路の一例を示す図である。
【図２５】図２４に適用したサブアレイにおける、メモリセルのレイアウトの一例（（ａ）（ｂ）（ｃ）（ｄ））を示す図である。
【図２６】図２４に適用したサブアレイとセンスアンプアレイの断面の一例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。この符号については、信号線と信号名、電源と電圧とレベル等のように、付与対象が同一の部材に相当する場合には同じ符号を付す場合がある。
【００２７】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【００２８】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印をつけないもの、もしくは基板に矢印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印をつけたあるいは基板に矢印をつけた、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。
【００２９】
なお、本明細書ではＭＯＳＦＥＴを、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定するものではなく、絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴも含む。
【００３０】
（実施の形態１）
本発明の実施の形態１である半導体記憶装置について、図１〜図５に基づいて説明する。
【００３１】
図１は、本発明の実施の形態１であるセンスアンプ回路ＳＡ（例としてＳＡ７を図示）と、それに接続される複数のメモリセル（正規メモリセル）ＭＣと複数のダミーセル（平滑容量に利用する平滑用メモリセル）ＤＭＣを示す図である。センスアンプ回路ＳＡは、データ線増幅用のアンプ回路ＡＭＰ７、データ線イコライズ用のイコライズ回路ＥＱ、データ線プリチャージ用のプリチャージ回路ＰＣ、ダミーセルＤＭＣ書込み用のダミーライト回路ＤＷ及びカラムスイッチ線Ｙｉから構成される。
【００３２】
また図１では、３つのセンスアンプ回路（データ線ＤＬＴ５〜ＤＬＴ７／ＤＬＢ５〜ＤＬＢ７に接続されるＳＡ５〜ＳＡ７）のみを図示し、その他のものは図面が煩雑になるので省略してある。また所望のデータの書込み読出しに利用するメモリセルＭＣのワード線（サブワード線）はＳＷＬＵ０、ＳＷＬＵ１、ＳＷＬＤ０、ＳＷＬＤ１と記載し、ダミーセルＤＭＣのワード線（サブワード線）はＤＷＬＵ０、ＤＷＬＵ１、ＤＷＬＤ０、ＤＷＬＤ１と記載している。またイコライズ回路ＥＱの制御信号はＤＬＥＱ、プリチャージ回路ＰＣの制御信号はＤＬＰＲ、プリチャージ回路ＰＣのソースはプリチャージ電源ＶＤＬ、ダミーライト回路ＤＷの制御信号はＤＭＷ、ダミーライト回路ＤＷのソースはダミーセル電源ＶＤＬＰ、ローカル入出力線はＬＩＯＴ＜３：０＞、ＬＩＯＢ＜３：０＞、アンプ回路ＡＭＰのＮＭＯＳ側ソース線はコモンソース線ＣＳＮ、ＰＭＯＳ側ソース線はコモンソース線ＣＳＰ、コモンソースＣＳＮ制御信号はＳＡＮ１Ｔ、コモンソースＣＳＰ制御信号はＳＡＰ１Ｂ、コモンソースＣＳＮ電源はＶＳＳＡ、コモンソースＣＳＰ電源はＶＤＬと記載している。
【００３３】
また、非選択（Ｕｎ−ｓｅｌｅｃｔｅｄ）ＭＡＴ側のデータ線ＤＬＴ４０、ＤＬＴ５０、ＤＬＴ６０については、ワード線ＳＷＬＤ０、ＳＷＬＤ１に接続されるメモリセルのデータ線コンタクトと接続させ、ワード線ＤＷＬＤ０、ＤＷＬＤ１に接続されるメモリセルのデータ線コンタクトとは接続しない。すなわち図１に示すように、データ線ＤＬＴ４０、ＤＬＴ５０、ＤＬＴ６０は、ダミーセルＤＭＣ上で切断し、切断したデータ線の一部を利用して、ダミーセルＤＭＣのデータ線コンタクトとコモンソース電源ＶＳＳＡと接続させる（図中のＶＳＳＡＬ４、ＶＳＳＡＬ５、ＶＳＳＡＬ６）。このような構成により、ダミーセルＤＭＣの一部をコモンソースＣＳＮ電源ＶＳＳＡとプレート電極ＰＬのプレート電源（ＶＰＬＴ）の平滑容量として利用できる。なお図１に示すように、選択（Ｓｅｌｅｃｔｅｄ）ＭＡＴ側のデータ線ＤＬＴ５、ＤＬＴ６の間のデータ線に関しても、同様にデータ線の一部を切断し、コモンソース電源ＶＳＳＡと接続しているが、図中の記号等は図面が煩雑になるので一部省略してある。
【００３４】
図２は、図１のセンスアンプ回路を用いたメモリセルアレイの動作波形の一例を示したものである。プリチャージ期間ＰＲＥにおいては、プリチャージ制御信号ＤＬＰＲ、イコライズ制御信号ＤＬＥＱをハイにアサートし、データ線対（図の例ではＤＬＴ７／ＤＬＢ７）、及びコモンソース線ＣＳＮ、ＣＳＰをＶＤＬにプリチャージする。
【００３５】
次にアクティベート期間ＡＣＴにおいては、選択ＭＡＴ側のワード線ＳＷＬＵ０をハイにアサートし、データ線ＤＬＴ７に読出し信号を出力させる。図２の例では、メモリセルから“Ｌ”の信号が読み出された例を示している。ワード線ＳＷＬＵ０の活性化と同時に、非選択ＭＡＴ側のワード線ＤＷＬＤ０を活性化して、データ線ＤＬＢ７に参照レベル信号を出力させる。ダミーセルＤＭＣには予めダミーセル電源ＶＤＬＰが書込まれている。このため、ワード線ＤＷＬＤ０の活性化と同時に、データ線ＤＬＢ７にはＤＬＴ７に出力された電位レベルとプリチャージレベルＶＤＬとの中間のレベルの信号が出力される。この時、メモリセルの蓄積ノードが“Ｌ”レベルから、データ線ＤＬＴ７のレベルまで上昇する。したがって、従来の方式では、メモリセルの対向電極であるプレート電極の電位は、図２のワード線活性化直後のプレート電源ＶＰＬＴの波形（破線で図示）に示すように過渡的に上昇する。この過渡的は電源レベルのゆれは、アレイノイズとして安定した読出し動作を妨げる原因となる。
【００３６】
しかし本実施の形態の図１の例では、ワード線ＤＷＬＤ０が活性化されると、コモンソースＣＳＮ電源ＶＳＳＡＬ４〜ＶＳＳＡＬ６がメモリセルトランジスタを介して蓄積ノードと電気的に短絡し、メモリセル容量のプレート電極の対向電極となる。すなわち、ワード線ＤＷＬＤ０に接続されるメモリセルのうち２つに１つは、コモンソースＣＳＮ電源ＶＳＳＡとプレート電源ＶＰＬＴの平滑容量として利用される。このような構成とすることで、図２のワード線活性化直後のプレート電源ＶＰＬＴの過渡的なゆれ（破線で図示）が抑制される。つまり、プレート電源ＶＰＬＴの過渡的なゆれにより生じるデータ線対へのカップリングノイズが低減され、安定した読出し信号量が確保できる。この平滑容量は、読出し信号量の安定出力の効果に加え、データ線対の増幅動作時においてもアレイノイズ低減の効果がある。
【００３７】
この理由を以下で説明する。データ線対の増幅動作は、データ線（例えばＤＬＴ７）の放電動作である。したがって、選択メモリセルの大多数が“Ｌ”読出しであった場合、その大多数の蓄積ノードは“Ｌ”レベルになるため、メモリセルの対向電極であるプレート電極はカップリングにより過渡的に初期電位のＶＤＬＰ（ＶＤＬ／２）から“Ｌ”側に落ち込む。一方コモンソースＣＳＮ電源ＶＳＳＡには、データ線に蓄えられていた電荷が流れ込むため、ＶＳＳＡ（接地レベル）は過渡的に上昇する。従来のＶＤＤプリチャージ方式においては、この過渡的な電源レベル（図２中の破線（ＶＰＬＴ、ＶＳＳＡ）で図示）のゆれがアレイノイズとなり、高速センス動作を妨げる原因となっていた。
【００３８】
しかし本実施の形態では、ダミーセルの一部を平滑容量として利用するため、図２の破線で示したような過渡的は電源電位のゆれを実線のように低減できる。この結果、アンプ回路ＡＭＰのＮＭＯＳクロスカップル回路のソース電源ＶＳＳＡの上昇が抑えられ、データ線の放電動作が高速化できる。すなわちセンス動作が高速化できる。
【００３９】
なお、本実施の形態のセンスアンプ回路ＳＡを用いた場合のリード動作、ライト動作は、従来のセンスアンプ回路を用いた時のそれと同様であるので、図２のリード期間ＲＥＡＤ、ライト期間ＷＲＩＴＥに示したように同様の駆動方式でリード動作・ライト動作を実施できる。またカラム系動作のために、特別な回路方式やデバイス構造などの追加は不要であるため、チップの歩留まりを低下させる恐れはない。
【００４０】
次に、ライト期間ＷＲＩＴＥの後のプリチャージ期間ＰＲＥについて説明する。プリチャージ期間ＰＲＥの開始直後に、まず選択メモリセルＭＣのワード線ＳＷＬＵ０を非活性化する。次に、イコライズ回路ＥＱとダミーセルライト制御信号ＤＭＷを活性化させる。これにより、ダミーセルＤＭＣにダミーセル電源ＶＤＬＰを書込むことができる。なおイコライズ回路ＥＱを活性化することで、消費電流を小さくできる。ダミーセルＤＭＣにダミーセル電源レベルＶＤＬＰを書き終わったら、ワード線ＤＷＬＤ０、ダミーセルライト制御信号ＤＭＷを非活性化する。その後プリチャージ制御信号ＤＬＰＲを活性化し、データ線対をプリチャージレベルＶＤＬにプリチャージする。なお、プリチャージ時にコモンソースＣＳＰ制御信号を活性化すると良い。コモンソースＣＳＰ制御信号を活性化すると、コモンソース線ＣＳＮ、ＣＳＰ及びデータ線対のプリチャージが高速化できるためである。以上が本実施の形態のセンスアンプ回路の動作方法である。
【００４１】
なお、本実施の形態の構成は図１、図２に限定されるものではない。本発案の主旨を逸脱しない範囲で様々な変更が可能であるのは言うまでも無い。
【００４２】
例えば、図３の動作波形に示したように、アクティベート期間ＡＣＴ中に、選択ＭＡＴ側のダミーセルのワード線ＤＷＬＵ０を活性化しても良い。図２の例では、ライト期間ＷＲＩＴＥの直後のプリチャージ期間ＰＲＥにおいて、選択メモリセルＭＣのワード線ＳＷＬＵ０が非活性化されると、選択ＭＡＴ側のデータ線の負荷容量よりも、非選択ＭＡＴ側のデータ線の負荷容量の方が大きくなる。この理由は、非選択ＭＡＴ側のダミーセルＤＭＣのワード線ＤＷＬＤ０が活性化されているため、ダミーセルＤＭＣのセル容量ＣＳ分だけ、データ線の負荷容量が大きく見えるからである。データ線対の負荷容量がアンバランスになると、データ線プリチャージ直前のダミーセルライト動作におけるデータ線イコライズ動作のイコライズレベルがＶＤＬＰからずれる場合がある。その結果、ダミーライト回路ＤＷによってデータ線対のレベルをＶＤＬＰにセットしなければならず、消費電流が増加する恐れがある。
【００４３】
一方図３のように、アクティベート期間ＡＣＴ中に選択ＭＡＴ側のダミーセルＤＭＣのワード線ＤＷＬＵ０を活性化させておくと、プリチャージ期間ＰＲＥ中においてデータ線対の負荷容量を等しくできる。すなわち前述のような、データ線負荷容量のアンバランスが無くなり、データ線を高速にイコライズできる。イコライズレベルがＶＤＬＰにできるので、ダミーライト回路ＤＷの消費電流を低減できる。このように、高速にダミーセルＤＭＣにダミーセル電源レベルＶＤＬＰを書込むことができるので、プリチャージ期間ＰＲＥにかかる時間を短くでき、ＤＲＡＭチップの高速化が実現できる。
【００４４】
また図１の例では、ワード線、例えばＤＷＬＤ０に接続されるダミーセルＤＭＣのうち２つに１つを平滑容量として利用したが、平滑容量として利用するメモリセルの数は特にこれに限定されない。電源ノイズの低減に必要十分な平滑容量が確保できればよく、４つに１つでも良いことは言うまでもない。またイコライズ回路ＥＱ、プリチャージ回路ＰＣ、ダミーライト回路ＤＷを構成するトランジスタの種類（ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、ゲート絶縁膜は薄膜、もしくは厚膜）は特に限定しない。
【００４５】
例えばイコライズ回路ＥＱを厚膜ＮＭＯＳトランジスタにしても良い。この場合、イコライズ回路ＥＱの制御信号ＤＬＥＱには昇圧電源ＶＰＰ（例えば３Ｖ）を印加する。このため、イコライズ回路ＥＱの駆動電流が、イコライズ回路ＥＱを薄膜ＮＭＯＳトランジスタで構成したときよりも大きくなってしまう場合があるが、厚膜ＮＭＯＳトランジスタのオン電流が薄膜ＮＭＯＳトランジスタよりも多くなり、データ線のイコライズ時間が短縮できる。プリチャージ回路ＰＣもしくはダミーライト回路ＤＷについても同様に、厚膜ＮＭＯＳトランジスタで構成する、薄膜ＰＭＯＳトランジスタで構成する、薄膜ＮＭＯＳトランジスタで構成するなど様々な変更が可能である。
【００４６】
またしきい値電圧についても、標準的なしきい値電圧、低しきい値電圧などを適用しその目的に合わせて、前述のトランジスタの種類と自由に組み合わせて利用しても良い。また特に説明はしないが、アンプ回路ＡＭＰ、カラムスイッチ線Ｙｉについても各種トランジスタ、各種しきい値電圧を組み合わせて利用しても良いことは言うまでもない。さらに、本実施の形態では開放型のメモリセルアレイ構成を用いて説明したが、折り返し型のメモリセルアレイを適用しても良いことは言うまでもない。
【００４７】
次に図４、図５を用いて、本実施の形態のデータ線を含めた非選択ＭＡＴ側の平面レイアウト図及びその鳥瞰図について説明する。図中の記号で図３までに記載のなかったものは、形状ダミーセルアレイＤＭＣＡ、ダミーセルアレイＤＭＣＬ、ＤＭＣＲ、正規メモリセルの拡散層ＡＣＴ、ダミーセルの拡散層ＤＡＣＴ、平滑容量に利用するメモリセルの拡散層ＣＡＣＴ、蓄積ノードコンタクトＳＮＣＮＴ、データ線コンタクトＤＬＣＮＴ、コモンソースＣＳＮ電源ＶＳＳＡＬ、ＶＳＳＡＲ、センスアンプ回路ＳＡＡ５、ＳＡＡ６、データ線ＤＬＴ５０、ＤＬＢ５０、ＤＬＴ６０、ＤＬＢ６０、接地電源レベルＶＳＳ、ワード線ＳＷＬＤｍ、ＳＷＬＤｎ、ＤＷＬ０、ＤＷＬ１である。
【００４８】
本実施の形態の特徴は、図４、図５に示すように、非選択ＭＡＴ側のデータ線、例えばＤＬＴ６０については、その一部を切断してＶＳＳＡＬ６とする。すなわち、切断したデータ線の一部とコモンソースＣＳＮ電源ＶＳＳＡＬをコンタクトＣＮＴで接続して、プレート電極ＰＬとコモンソース電源ＶＳＳＡＬ６を、メモリセルトランジスタを介してメモリセル容量ＣＳの対向電極とする。このようにすることで、ダミーセルアレイＤＭＣＬの一部をプレート電源ＶＰＬＴとコモンソースＣＳＮ電源ＶＳＳＡの平滑容量として利用でき、読出し動作にかかわるアレイノイズを低減できる。
【００４９】
（実施の形態２）
本発明の実施の形態２である半導体記憶装置について、図６〜図８に基づいて説明する。
【００５０】
実施の形態１では、平滑化する電源ノイズの対象を、プレート電源ＶＰＬＴとコモンソースＣＳＮ電源ＶＳＳＡの例を説明したが、これら以外の電源電圧の平滑化にダミーセルＤＭＣを利用しても良い。
【００５１】
図６は平滑容量として利用するダミーセルＤＭＣのメモリセル容量の対向電極として、コモンソースＣＳＮ電源ＶＳＳＡとデータ線のプリチャージ電源ＶＤＬを接続させた例である。図１との違いは、ダミーセルＤＭＣのうち、平滑容量として利用するメモリセルの対向電極がすべてコモンソースＣＳＮ電源ＶＳＳＡであったのに対し、その一部をプリチャージ電源ＶＤＬにしたことである。その他、センスアンプ回路内の要素回路については、図１と同様である。また言うまでも無いが、図１の説明にあるように、発明の主旨を逸脱しない限り様々な変更が可能であることは言うまでもない。
【００５２】
図６のような構成とすることで、プリチャージ電源ＶＤＬに必要十分な平滑容量が付加される。すなわち、プリチャージ時に生じるプリチャージ電源ＶＤＬの過渡的なゆれを低減することができ、プリチャージ期間を短縮できる効果がある。
【００５３】
次に図７について説明する。図７と図６の違いは、図６は平滑容量として利用するダミーセルＤＭＣのプレート電極ＰＬの対向電極として、プリチャージ電源ＶＤＬとしているのに対し、図７ではダミーセル電源ＶＤＬＰをプレート電極ＰＬの対向電極としている点である。図７のような構成とすることで、ダミーセル電源ＶＤＬＰに必要十分な平滑容量が付加される。すなわち、ダミーセルＤＭＣにダミーセル電源ＶＤＬＰを書込む際に、そのダミーセル電源ＶＤＬＰの過渡的なゆれが低減されるので、ダミーセルＤＭＣへの書込み速度が高速化される効果がある。
【００５４】
続いて、図８について説明する。図８と図６の違いは、図６は平滑容量として利用するダミーセルＤＭＣのプレート電極ＰＬの対向電極として、プリチャージ電源ＶＤＬとしているのに対し、図８ではコモンソースＣＳＰ電源ＶＤＬをプレート電極ＰＬの対向電極としている点である。図８のような構成とすることで、コモンソースＣＳＰ電源ＶＤＬに必要十分な平滑容量が付加される。すなわち、データ線対を増幅する際に生じるコモンソースＣＳＰ電源ＶＤＬの過渡的なゆれが低減されるので、データ線の増幅速度を高速化できる。
【００５５】
また言うまでも無いが、これまでに説明した構成は発明の主旨を逸脱しない限り様々な変更が可能である。例えば、データ線のプリチャージレベルを接地電圧レベルのＶＳＳにしても良い。この場合、平滑容量の対向電極として、プレート電極ＰＬとデータ線のハイレベルＶＤＬ（コモンソースＣＳＰの電源レベル）にすると、読出し時の電源電圧の過渡的なゆれが低減でき、アクセス速度の高速化が実現できる。なお特に説明はしないが、データ線のプリチャージレベルがＶＳＳの際、プレート電極ＰＬとデータ線のハイレベルＶＤＬを対向電極にする方法は、例えば図４において追加配置したＶＳＳＡＬ（ＶＳＳＡＲ）配線の変わりに、ＶＤＬＬ（ＶＤＬＲ）配線を設置し、プレート電極ＰＬの対向電極とすれば良い。また平滑容量の対向電極として、データ線のハイレベルＶＤＬの一部を他の電源レベル、例えば、データ線のプリチャージレベルＶＳＳやダミーセル電源レベルＶＤＬＰとしても良いことは言うまでもない。このように、読出し動作によって過渡的にゆれが生じる電源レベルをプレートの対向電極とすることで、そのゆれを低減し、アクセス速度の高速化が実現できる。
【００５６】
（実施の形態３）
本発明の実施の形態３である半導体記憶装置について、図９〜図１２に基づいて説明する。
【００５７】
実施の形態１、実施の形態２では、プリチャージ期間ＰＲＥにデータ線をハイレベルにプリチャージするＶＤＤ（ＶＤＬ）プリチャージ方式において、その読出し動作によって生じる各種電源レベルの過渡的なゆれを低減するために、ダミーセルＤＭＣを用いた平滑容量方式について説明したが、本実施の形態の平滑容量方式を従来のハーフ（ＶＤＤ／２）プリチャージ方式に適用しても良い。
【００５８】
図９は、ＶＤＤ／２プリチャージ方式のセンスアンプ回路において、ダミーセルＤＭＣを各種電源電圧の平滑容量として利用した例である。図９のセンスアンプ回路において、実施の形態１および実施の形態２と異なる点は、ダミーライト回路ＤＷがない点である。その以外の部分は実施の形態１と同じである。
【００５９】
図９では、平滑容量として利用するダミーセルＤＭＣのメモリセル容量の対向電極に、プレート電源ＶＰＬＴとコモンソースＣＳＮ電源ＶＳＳＡを接続した例を示している。このような構成とすることで、コモンソースＣＳＮ電源ＶＳＳＡに必要十分な平滑容量を付加できる。データ線のプリチャージレベルがハーフレベルのＶＤＬＰであるため、アンプ回路ＡＭＰ内のＮＭＯＳトランジスタのゲート・ソース間の印加電圧が、ＶＤＤプリチャージよりも低下するため、アンプ回路ＡＭＰの駆動力は低下する場合がある。その場合においても、本実施の形態のようにデータ線の増幅に係わる電源の一部に平滑容量を付加することで、センス時のコモンソースＣＳＮ電源の過渡的なゆれを抑えることができる。すなわち、アレイノイズが削減されるので、データ線の増幅速度を高速化できる。
【００６０】
次に図１０について説明する。図１０と図９の違いは、図９は平滑容量として利用するダミーセルＤＭＣのプレート電極ＰＬの対向電極として、コモンソースＣＳＮ電源ＶＳＳＡを接続しているのに対し、図１０では図９のコモンソースＣＳＮ電源ＶＳＳＡを接続しているダミーセルＤＭＣの一部を、コモンソースＣＳＰ電源ＶＤＬにしている点である。このような構成にすることで、コモンソースＣＳＮ電源ＶＳＳＡだけでなく、コモンソースＣＳＰ電源ＶＤＬに平滑容量を付加できる。その結果、データ線を増幅する際、コモンソースＣＳＮ電源ＶＳＳＡ及びコモンソースＣＳＰ電源ＶＤＬの過渡的なゆれを抑えることができる。すなわち、センス動作にかかわるアレイノイズが削減されるので、データ線の増幅速度を高速化できる。
【００６１】
次に図１１について説明する。図１１と図９の違いは、図９は平滑容量として利用するダミーセルＤＭＣのプレート電極ＰＬの対向電極として、コモンソースＣＳＮ電源ＶＳＳＡを接続しているのに対し、図１１ではセンスアンプ回路の基板電圧ＶＢＢＳＡを接続している点である。またコモンソース線ＣＳＮをＶＳＳＡレベルに駆動するための制御線はＳＡＮ２Ｔとし、これにコモンソース線ＣＳＮを基板電圧ＶＢＢＳＡに駆動するための制御線ＳＡＮ１Ｔを追加している。なお基板電圧ＶＢＢＳＡは接地電圧ＶＳＳよりも低い負電圧が一般的である。
【００６２】
また、データ線を増幅する際は、初めに制御線ＳＡＮ１Ｔを活性化して、コモンソース線ＣＳＮを基板電圧ＶＢＢＳＡに駆動するのが望ましい。この理由は、アンプ回路内のＮＭＯＳトランジスタのゲート・ソース間の印加電圧が十分に確保でき、データ線の増幅速度を高速化できるからである。データ線を十分に増幅した後は、コモンソースＣＳＮ制御線ＳＡＮ１Ｔの非活性化とほぼ同時にコモンソースＣＳＮ制御線ＳＡＮ２Ｔを活性化して、データ線のＬ側のレベルを接地レベルに設定する。また、平滑容量として利用するダミーセルＤＭＣの対向電極として、プレート電源ＶＰＬＴとコモンソースＣＳＮ電源、すなわち基板電圧ＶＢＢＳＡを接続するので、データ線を増幅する際、コモンソースＣＳＮ電源ＶＢＢＳＡの過渡的なゆれを抑えることができる。言い換えれば、センス動作にかかわるアレイノイズが削減されるので、データ線の増幅速度を高速化できる。
【００６３】
次に図１２について説明する。図１２と図１１の違いは、図１１では平滑容量として利用するダミーセルＤＭＣのプレート電極ＰＬの対向電極として、センスアンプ回路の基板電圧ＶＢＢＳＡを接続しているのに対し、図１２では、図１１のコモンソースＣＳＮ電源ＶＢＢＳＡを接続しているダミーセルＤＭＣの一部を、コモンソースＣＳＰ電源ＶＤＬにしている点である。このような構成とすることで、コモンソースＣＳＮ電源ＶＢＢＳＡだけでなく、コモンソースＣＳＰ電源ＶＤＬに平滑容量を付加できる。その結果、データ線を増幅する際、コモンソースＣＳＮ電源ＶＢＢＳＡ及びコモンソースＣＳＰ電源ＶＤＬの過渡的なゆれを抑えることができる。すなわち、センス動作にかかわるアレイノイズが削減されるので、データ線の増幅速度を高速化できる。
【００６４】
（実施の形態４）
本発明の実施の形態４である半導体記憶装置について、図１３〜図１８に基づいて説明する。
【００６５】
図１３の例は、実施の形態１の図１に対して、ワード線活性化直後に隣接データ線間を電気的に短絡させた構成を追加したものである。このような構成にすることで、ＶＤＤプリチャージ方式を用いた際に、非選択ＭＡＴ側のデータ線に出力される参照信号レベルの安定化が図れる。図１３の例では、短絡信号ＳＲＴＵが活性化されると、データ線ＤＬＴ５、ＤＬＴ６、ＤＬＴ７、ＤＬＴ８が電気的に接続される。同様に短絡信号ＳＲＴＤが活性化されると、データ線ＤＬＢ４、ＤＬＢ５、ＤＬＢ６、ＤＬＢ７が電気的に接続される。
【００６６】
図１４の動作波形を用いて、活性化のタイミングを説明する。図２の動作波形と異なる部分は、短絡信号をワード線の活性化とほぼ同時に活性化する点である。選択ＭＡＴ側のワード線ＳＷＬＵ０及び非選択ＭＡＴ側のワード線ＤＳＷＬＤ０が活性化されるタイミングとほぼ同時に、非選択ＭＡＴ側に近い位置にある短絡信号ＳＲＴＤを活性化する。非選択ＭＡＴ側のすべてのデータ線には、データ線を増幅するための参照信号レベルが出力される。短絡信号ＳＲＴＤにより、非選択ＭＡＴ側のデータ線ＤＬＢ４、ＤＬＢ５、ＤＬＢ６、ＤＬＢ７が接続されるため、参照信号レベルが出力される短絡されたデータ線の負荷容量は大きくなる。その結果、電源電圧の過渡的なゆれによるカップリングノイズを受けにくくなる。すなわち実効的にアレイノイズが低減できるので、参照信号レベルの安定化が図れる。なお、本方式はアレイノイズを削減できるだけでなく、製造誤差による参照信号レベルのバラツキも削減できる。すなわち、メモリセル容量ＣＳやデータ線の寄生容量のバラツキがあった場合においても、短絡信号ＳＲＴＤを活性化することで、そのバラツキを平均化できる効果がある。以上の説明のように、実施の形態１の平滑容量方式とデータ線を短絡させる方法を組み合わせることで、よりアレイノイズを低減できる効果がある。
【００６７】
なお、本実施の形態は次に説明するように様々な変更が可能である。図１５の例は、図１３の方式に対して、ライト期間ＷＲＩＴＥ直後のプリチャージ期間ＰＲＥに要する時間を短縮するために、コモンソースＣＳＰ制御線を追加したものである。すなわち、コモンソース線ＣＳＰをＶＤＬレベルに駆動するための制御線はＳＡＰ１Ｂとし、これにコモンソース線ＣＳＰをＶＤＤレベルに駆動するための制御線ＳＡＰ２Ｂを追加している。
【００６８】
図１６の動作波形を用いて、図１５の駆動方法を説明する。図１６と図１４の動作波形の違いは、ライト期間ＷＲＩＴＥ直後のプリチャージ期間ＰＲＥだけであるので、図１６の説明はそのプリチャージ期間ＰＲＥのみとし、それ以外は省略する。図１６では、プリチャージ期間ＰＲＥ時に、ダミーセルＤＭＣにダミーセル電源ＶＤＬＰを書込んだ後、まずコモンソースＣＳＰ制御線ＳＡＰ２Ｂを活性化する。コモンソースＣＳＰ制御線ＳＡＰ２Ｂを活性化することで、コモンソース線ＣＳＰを電源電圧ＶＤＤまで駆動する。この例では、コモンソース線ＣＳＰを駆動するトランジスタはＰＭＯＳトランジスタである。また電源電圧ＶＤＤはコモンソースＣＳＰ電源ＶＤＬよりも高い電圧である。そのため、コモンソースＣＳＰ駆動トランジスタのＰＭＯＳの駆動力が高くなり、データ線を高速に電源電圧ＶＤＤレベルまでプリチャージできる。データ線を電源電圧ＶＤＤまでプリチャージした後、本来のデータ線のプリチャージレベルであるＶＤＬに再設定するために、コモンソースＣＳＰ制御線ＳＡＰ２Ｂを非活性化するのとほぼ同時に、コモンソースＣＳＰ制御線ＳＡＰ１Ｂを活性化する。このように、データ線のプリチャージレベルを電源電圧ＶＤＤから本来のプリチャージレベルであるＶＤＬにセットするように制御することで、図１４の例と比較すると、プリチャージ期間を高速化できる。以上が図１５の例の駆動方法である。
【００６９】
なおこれまでは、ダミーセルＤＭＣを各種電源電圧の平滑容量として利用した例を示したが、電源配線が十分に確保でき、電源電圧の過渡的なゆれが小さい場合は、ダミーセルＤＭＣの一部を平滑容量として利用しなくても良い。例えば図１７に示すように、データ線同士を短絡する制御信号ＳＲＴＵ、ＳＲＴＤを追加するたけでも良い。このように必要最小限の回路変更だけでアレイノイズを低減できれば、チップ面積の削減も可能となり、高集積化と安定した読出し動作の両立が可能となる。また、短絡信号ＳＲＴＵ、ＳＲＴＤを用いて電気的に接続するデータ線の単位は、カラムスイッチ線Ｙｉが接続されるデータ線の単位と等しくすると良い。
【００７０】
図１８は、短絡信号ＳＲＴＵ、ＳＲＴＤとそれに接続されるデータ線ＤＬＴ４、ＤＬＴ５、ＤＬＴ６、ＤＬＴ７、ＤＬＢ４、ＤＬＢ５、ＤＬＢ６、ＤＬＢ７の関係を示した図である。図１８のような構成にすることで、例えばカラムスイッチ線Ｙｉが不良であった場合、カラム救済回路によって前述の不良カラムスイッチ線Ｙｉと冗長カラムスイッチ線を切り替えて利用する。このとき、短絡信号とそれに接続されるデータ線の単位が、カラムスイッチ線Ｙｉに接続されるデータ線と同じであると、従来通りの救済回路方式を流用できるので、回路変更をしなくて良い。また、例えばカラムスイッチ線Ｙｉがハイレベルに固定された不良モードになった場合、データ線はローカル入出力線のプリチャージレベルのＶＤＤに固定されてしまう。このような場合において、例えば、短絡信号ＳＲＴＤによりデータ線ＤＬＢ４と隣接するデータ線ＤＬＢ３（図示せず）を電気的に接続した場合は、参照信号レベルが消失してしまう可能性がある。しかし図１８のような構成にすれば、この問題を解決できる。すなわち、チップの歩留まり向上の効果がある。
【００７１】
（実施の形態１〜４の共通形態）
本発明の実施の形態１〜４である半導体記憶装置の共通形態について、図１９〜図２６に基づいて説明する。
【００７２】
図１９は、実施の形態１〜４の構成において、正規メモリセルＭＣのサブワード線およびダミーセルＤＭＣのサブワード線を駆動するための制御線ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３、ＦＸＴ０、ＦＸＴ１、ＦＸＴ２、ＦＸＴ３の構成を示したものである。図中の記号は、サブワードドライバアレイＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ、センスアンプアレイＳＡＡ−Ｌ、ＳＡＡ−Ｒ、サブワードドライバアレイとセンスアンプアレイの交差点に位置するクロスエリアＩＳ、クロスエリアＩＳ内にあるインバータＩＮＶ、メモリセルアレイＭＣＡ０〜ＭＣＡ７である。なお図面が煩雑になるので、メインワード線、ダミーメインワード線、サブワード線、センスアンプ回路の制御信号等は省略している。
【００７３】
まずロウデコーダＲＤＥＣ（図示せず）によりアドレスがデコードされ、選択ＭＡＴのメインワード線、サブワード選択線ＦＸＢ１が活性化される。これにより選択ＭＡＴ内の所望のサブワード線が活性化される。一方ダミーセルＤＭＣを活性化するために、選択ＭＡＴの両側の非選択ＭＡＴ上に配置されているダミーメインワード線、サブワード制御線ＦＸＢ２を同時に活性化する。これにより、非選択ＭＡＴ側のダミーセルＤＭＣのサブワード線が活性化される。図１９の制御線構成を用いて、前述の制御方法を用いることで、ダミーセルＤＭＣを活性化できる。なお、図１９の方式を用いれば、サブワードドライバアレイのゲートレイアウト、拡散層レイアウトは従来構成を流用できる。すなわち、レイアウト変更の規模が少なくて済むので、設計が容易となる。
【００７４】
図２０は、サブワードドライバアレイの構成の一例を示す回路図である。サブワードドライバアレイＳＷＤＡは、複数のサブワードドライバＳＷＤによって構成され、サブワードドライバアレイＳＷＤＡは、メモリセルアレイＭＣＡ（ＭＣＡ１、２）の周辺に配置される。また、サブワードドライバＳＷＤは両側に配置されるメモリセルアレイＭＣＡ内のサブワード線ＷＬを駆動する。なお、サブワードドライバアレイＳＷＤＡは、モリセルアレイＭＣＡに対して交互配置されているため、メモリセルアレイＭＣＡ内のサブワード線ＷＬは、１本おきに上下のサブワードドライバＳＷＤに接続される。
【００７５】
サブワードドライバＳＷＤは、ＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢ（ＭＷＬＢ０、１）が接続され、ドレインにサブワード線ＷＬ（ＷＬ０、２、４、６）が接続され、ソースに負電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタはゲートに相補のサブワード制御線ＦＸＢ（ＦＸＢ０、２）、ドレインにワード線ＷＬが接続され、ソースに負電圧ＶＫＫが接続される。ここでＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。ＰチャネルＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸＴ（ＦＸＴ０、２）が接続される。１つのサブワードドライバアレイＳＷＤＡ上に２組のサブワードドライバ選択線ＦＸＴ０、２が配線され、１本のメインワード線ＭＷＬＢで選択される２個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のサブワード線ＷＬが活性化される。
【００７６】
図２１は、クロスエリアＩＳの構成の一例を示す回路図である。クロスエリアＩＳは、プリチャージタイミング信号のプリチャージドライバＤＬＥＱＤ、ローカル入出力線プリチャージ回路ＲＥＱと、リードライトゲートＲＧＣと、コモンソース線ＣＳＮ及びＣＳＰ駆動のコモンソースドライバＣＳＤと、コモンソース線プリチャージ回路ＣＳＥＱと、ＦＸ線ドライバＦＸＤが配置される。
【００７７】
ローカル入出力線プリチャージ回路ＲＥＱは、コモンソースイコライズ信号ＣＳＥＱＴが非活性状態のＶＳＳレベルのときに、ローカル入出力線ＬＩＯＴ／Ｂを電圧ＶＤＬにプリチャージする。リードライトゲートＲＧＣは、コモンソースイコライズ信号ＣＳＥＱＴが活性状態の電圧ＶＣＬ（外部ＶＤＤレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにローカル入出力線ＬＩＯＴ／Ｂとメイン入出力線ＭＩＯＴ／Ｂとを接続する回路である。
【００７８】
コモンソースドライバＣＳＤは、コモンソースＣＳＮ制御信号ＳＡＮ１Ｔが活性状態のときに、コモンソース線ＣＳＮを接地電圧ＶＳＳに駆動し、コモンソースＣＳＰ制御信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、Ｐ側コモンソース線ＣＳＰを電圧ＶＤＬ（ビット線の‘Ｈ’レベル）に駆動する回路である。
【００７９】
コモンソース線プリチャージ回路ＣＳＥＱは、コモンソースイコライズ信号が非活性化されたときにＰ側、Ｎ側コモンソース線ＣＳＰ、ＣＳＮをＶＤＬにプリチャージする回路である。プリチャージドライバＤＬＥＱＤは、プリチャージ制御信号ＤＬＰＲ、イコライズ制御信号ＤＬＥＱの相補信号ＤＬＰＲＢ、ＤＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、サブワード制御線ＦＸＢ０が入力され、その相補信号をサブワード選択線ＦＸＴ０（ＦＸ線）に出力する。
【００８０】
図２２は、本実施の形態のセンスアンプ回路を用いてＤＲＡＭチップを設計した時のブロック図を示している。図に示した記号は、アドレスバッファＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ、カラムアドレスバッファＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ、カラムアドレスカウンタＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＣＯＵＮＴＥＲ、ロウアドレスバッファＲＯＷ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ、リフレッシュカウンタＲＥＦＲＥＳＨ  ＣＯＵＮＴＥＲ、バンクセレクトＢＡＮＫ  ＳＥＬＥＣＴ、モードレジスタＭＯＤＥ  ＲＥＳＩＳＴＥＲ、ロウデコーダＲＯＷ  ＤＥＣ、カラムデコーダＣＯＬＵＭＮ  ＤＥＣ、メインセンスアンプＳＥＮＣＥ  ＡＭＰ、メモリセルアレイＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ（メモリバンクＢＡＮＫ０、１、２、３）、データ入力バッファＤｉｎ  ＢＵＦＦＥＲ、データ出力バッファＤｏｕｔ  ＢＵＦＦＥＲ、データバッファＤＱＳ  ＢＵＦＦＥＲ、ディレイロックドループＤＬＬ、コントロールロジックＣＯＮＴＲＯＬ  ＬＯＧＩＣ、クロックＣＬＫ、／ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データライト信号ＤＷ、データストローブ信号ＤＱＳ、データＤＱである。
【００８１】
なお、これらの回路や信号の制御方法は、公知のＳＤＲＡＭ／ＤＤＲ  ＳＤＲＡＭなどと同様であるため、ここでは説明を省略する。本実施の形態のセンスアンプ回路を適用すれば、低消費電力・高速動作・高信頼性といった特徴を持つＤＲＡＭを実現できる。なお、ブロックの構成は、図２２に特に限定されない。メモリセルアレイＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹの数を増やしても良いし、本実施の形態の主旨を逸脱しない範囲で様々な変更が可能である。
【００８２】
図２３は、本実施の形態のセンスアンプ回路において、そのチップ全体の構成例を示すものである。図２３に示す半導体記憶装置はＤＲＡＭとなっている。そのメモリチップＣＨＩＰ全体の構成は、例えば制御回路ＣＴＬと、入出力回路ＤＱＣＴＬと、メモリバンクＢＡＮＫ、テスト回路ＤＦＴ、電源電圧生成回路ＶＯＬＧＥＮ、データ制御回路ＤＣＴＬ、ロウデコーダアレイＲＤＥＣＡ、カラムデコーダアレイＣＤＥＣＡ、メインアンプＭａｉｎ  Ａｍｐに大きく分けられる。制御回路ＣＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路ＤＱＣＴＬは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
【００８３】
メモリバンクＢＡＮＫには、例えば図２４に示すように、複数のアレイ状に配置されたサブアレイＳＡＲＹが配置され、その周囲にはセンスアンプアレイＳＡＡ−Ｌ、ＳＡＡ−Ｒ、サブワードドライバアレイＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ、クロスエリアＩＳが配置される。また、メモリバンクＢＡＮＫ内の外周には、センスアンプアレイＳＡＡと平行にカラムデコーダＣＤＥＣおよびメインアンプＭａｉｎ  Ａｍｐが配置され、サブワードドライバアレイＳＷＤＡと平行にロウデコーダＲＤＥＣ並びにアレイ制御回路（図示せず）が配置される。
【００８４】
図２５は、図２４におけるサブアレイＳＡＲＹ（ＳＡＲＹ０）の平面レイアウトと、それに接続されるセンスアンプアレイＳＡＡ−Ｒ、ＳＡＡ−Ｌを示した図である。アクセストランジスタは、サブワード線ＷＬ、拡散層ＡＣＴから構成され、メモリセル容量ＣＳは、蓄積ノードＳＮとプレート電極ＰＬからなる。その他の記号は、拡散層ＡＣＴをその上部の配線やコンタクトに接続するためのセルコンタクトＣＣＮＴ、データ線ＤＬＴ、ＤＬＢと拡散層ＡＣＴを接続するデータ線コンタクトＤＬＣＮＴ、ランディングパッドＬＰＡＤである。ここで、ランディングパッドＬＰＡＤは蓄積ノードＳＮと蓄積ノードコンタクトＳＮＣＮＴを接続するコンタクトであり、メモリセル容量ＣＳの位置を最適化することができるので、メモリセル容量ＣＳの表面積を大きくすることができる。もちろん、メモリセル容量ＣＳの容量が充分に確保できるのであれば、ランディングパッドＬＰＡＤを利用しなくても良い。その場合、プロセス工程を削減できるのでコストを低減できる。
【００８５】
また、図２５のようにメモリセルＭＣのレイアウトは様々な変形が可能である。図２５（ａ）は、所謂折り返し型データ線構造であり、拡散層ＡＣＴが単純な矩形であるため、微細化が容易であるという利点がある。また図２５（ｂ）は、擬似折り返し型データ線構造である。（ａ）との違いは、拡散層ＡＣＴがサブワード線ＷＬに対して斜めにレイアウトされていることである。このため、実効的にチャネル幅が大きく取れるため、アクセストランジスタのオン電流を大きくとれるという利点がある。したがって、本実施の形態のセンスアンプ回路と組み合わせるとで、より高速動作が可能な半導体記憶装置を実現できる。図２５（ｃ）、（ｄ）は、開放型データ線構造である。折り返し型データ線構造に比べると、セル面積を低減できるという利点がある。図２５（ｃ）はデータ線ピッチが広いため、データ線寄生容量も低減できる。そのため、本実施の形態のセンスアンプ回路と組み合わせることで、より高集積で、低電圧動作が可能な半導体記憶装置を実現できる。図２５（ｄ）は、（ｃ）に比べさらにセル面積が小さくでき、本実施の形態のセンスアンプ回路と組み合わせることでより高集積な半導体記憶装置が実現できる。
【００８６】
もちろん本実施の形態のセンスアンプ回路に適用できるメモリセルレイアウトは、これに限定されない。例えば、図２５（ｄ）の開放型データ線構造において、サブワード線ＷＬに対して斜めにレイアウトされている拡散層ＡＣＴを、図２５（ａ）のように直交するようにレイアウトしても良い。その場合、形状が矩形であるため微細化が容易であるという利点がある。さらに、サブワード線ＷＬＡの、左右の隣接セルの拡散層ＡＣＴを共有し、サブワード線ＷＬＡに常にロウレベルのＶＳＳを印加する事で、素子分離するなどの応用も可能である。この場合、データ線と平行な方向に、絶縁体からなる素子分離領域を形成する必要がないため、プロセス工程を削減でき、コストを低減できる。以上のように、本実施の形態のセンスアンプ回路に適用できるメモリセル構造は、その主旨を逸脱しない範囲で、様々な変更が可能であることは言うまでもない。
【００８７】
図２６は、図２５に示したサブアレイＳＡＲＹ０とセンスアンプアレイＳＡＡ−Ｒ、ＳＡＡ−Ｌを、図２５（ａ）のＡ−Ａ’線で切断した断面図の一部を示した図である。図中の記号は、第２層の金属配線層Ｍ２、第３層の金属配線層Ｍ３、Ｐウェル基板ＰＷ、Ｎウェル基板ＮＷ、ディープＮウェル基板ＤＮＷＥＬＬおよびＰ型基板ＰＳＵＢである。なお、これらの形成方法は、一般的な半導体記憶装置、特に所謂汎用ＤＲＡＭと同様なのでここでは説明の詳細は省略する。
【００８８】
また、メモリセル容量ＣＳの構造は、図に示される構造に限定されるものではない。例えばクラウン型のキャパシタをはじめとして、様々な変更が可能であることはいうまでもない。また配線層の層数も特に限定しない。第４層の金属配線層を用いて本実施の形態のＤＲＡＭチップを形成しても良い。その場合、グローバル入出力線や、電源配線に第４層配線が利用できるので、第２層、第３層の配線層のピッチが緩和でき、より高性能なＤＲＡＭチップが実現できる。
【００８９】
なお以上の実施の形態では、メモリセルトランジスタは一般的な平面トランジスタを適用した場合を示したが、もちろんこれに限定されない。所謂３次元構造のメモリセルトランジスタを適用してＤＲＡＭチップを構成しても良い。このようにすると、リテンション時間の向上と、アクセス時間の高速化を両立できる、高性能なＤＲＡＭが提供できる。
【００９０】
以上のように本実施の形態のセンスアンプ回路は、低電圧動作や高速動作、高集積化といった目的に応じて、様々な変更が可能である。
【産業上の利用可能性】
【００９１】
本発明は、半導体装置に関し、特に、高速、高集積な半導体記憶装置および、論理回路と半導体記憶装置を集積した半導体装置の差動増幅動作の部分に利用可能である。
【符号の説明】
【００９２】
ＳＡ，ＳＡ５，ＳＡ６，ＳＡ７，ＳＡＡ５，ＳＡＡ６…センスアンプ回路、ＡＭＰ４，ＡＭＰ５，ＡＭＰ６，ＡＭＰ７…アンプ回路、ＳＡＡ−Ｒ，ＳＡＡ−Ｌ…センスアンプアレイ、ＭＣＡ０，ＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４，ＭＣＡ５，ＭＣＡ６，ＭＣＡ７…メモリセルアレイ、ＳＡＲＹ，ＳＡＲＹ０…サブアレイ、ＣＳＮ，ＣＳＰ…コモンソース線、ＳＡＮ１Ｔ，ＳＡＮ２Ｔ…コモンソースＣＳＮ制御線、ＳＡＰ１Ｂ，ＳＡＰ２Ｂ…コモンソースＣＳＰ制御線、ＶＳＳＡ，ＶＳＳＡＬ，ＶＳＳＡＲ，ＶＳＳＡＬ５，ＶＳＳＡＬ６，ＶＳＳＡＲ４，ＶＳＳＡＲ５，ＶＳＳＡＲ６…コモンソースＣＳＮ電源、ＭＣ…メモリセル、ＤＭＣ…ダミーセル、ＤＭＣＬ，ＤＭＣＲ…ダミーセルアレイ、ＤＭＣＡ…形状ダミーセルアレイ、ＤＡＣＴ…ダミーセル拡散層、ＣＡＣＴ…平滑容量メモリセルの拡散層、Ｓｅｌｅｃｔｅｄ  ＭＡＴ…選択ＭＡＴ、Ｕｎ−ｓｅｌｅｃｔｅｄ  ＭＡＴ，Ｕｎ−ｓｅｌｅｃｔｅｄ  ＭＡＴ０…非選択ＭＡＴ、ＳＷＬＵ０，ＳＷＬＵ１，ＳＷＬＤ０，ＳＷＬＤ１，ＤＷＬＵ０，ＤＷＬＵ１，ＤＷＬＤ０，ＤＷＬＤ１，ＤＷＬ０，ＤＷＬ１，ＳＷＬＤｍ，ＳＷＬＤｎ，ＷＬ，ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，ＷＬＡ…サブワード線、Ｙｉ，Ｙｉ＋１，Ｙｉ＋２…カラムスイッチ線、ＬＩＯＴ，ＬＩＯＢ，ＬＩＯＴ＜３：０＞，ＬＩＯＢ＜３：０＞…ローカル入出力線、ＤＬＴ５，ＤＬＴ６，ＤＬＴ７，ＤＬＴ８，ＤＬＢ４，ＤＬＢ５，ＤＬＢ６，ＤＬＢ７，ＤＬＴ４０，ＤＬＴ５０，ＤＬＴ６０，ＤＬＢ５０，ＤＬＢ６０…データ線、ＳＲＴＵ，ＳＲＴＤ…短絡信号、ＶＰＬＴ…プレート電源、ＶＤＬＰ…プリチャージ電圧またはダミーセル電源、ＶＤＬ…プリチャージ電源またはコモンソースＣＳＰ電源またはデータ線のハイレベル、ＶＢＢＳＡ…基板電圧またはコモンソースＣＳＮ電源、ＤＬＥＱ，ＤＬＥＱＢ…イコライズ制御信号、ＥＱ…イコライズ回路、ＤＬＰＲ，ＤＬＰＲＢ…プリチャージ制御信号、ＰＣ…プリチャージ回路、ＤＭＷ…ダミーライト制御信号、ＤＷ…ダミーライト回路、ＶＳＳ…接地電圧、ＶＤＤ…電源電圧、ＶＫＫ…ワード線待機時の負電圧、ＳＷＤ…サブワードドライバ、ＳＷＤＡ，ＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ…サブワードドライバアレイ、ＦＸＢ０，ＦＸＢ１，ＦＸＢ２，ＦＸＢ３…サブワード制御線、ＦＸＴ０，ＦＸＴ１，ＦＸＴ２，ＦＸＴ３…サブワード選択線、ＭＷＬＢ０，ＭＷＬＢ１…メインワード線、ＭＩＯＴ，ＭＩＯＢ…メイン入出力線、ＩＮＶ…インバータ、ＤＬＥＱＤ…プリチャージドライバ、ＣＳＤ…コモンソースドライバ、ＲＥＱ…ローカル入出力線プリチャージ回路、ＲＧＣ…リードライトゲート、ＣＳＥＱ…コモンソース線プリチャージ回路、ＦＸＤ…ＦＸ線ドライバ、ＣＳＥＱＴ…コモンソースイコライズ信号、ＩＳ…クロスエリア、ＡＣＴ…拡散層、ＳＮ…蓄積ノード、ＰＬ…プレート電極、ＬＰＡＤ…ランディングパッド、ＳＮＣＮＴ…蓄積ノードコンタクト、ＤＬＣＮＴ…データ線コンタクト、ＣＣＮＴ…セルコンタクト、ＬＣＮＴ…拡散層コンタクト、Ｍ２…第２層の金属配線層、Ｍ３…第３層の金属配線層、ＰＷ…Ｐウェル基板、ＮＷ…Ｎウェル基板、ＤＮＷＥＬＬ…ディープＮウェル基板、ＰＳＵＢ…Ｐ型基板、ＶＢＢ…基板電位、Ｔｈｉｃｋ  ｆｉｌｍ  ＮＭＯＳ…厚膜ＮＭＯＳトランジスタ、Ｔｈｉｎ  ｆｉｌｍ  ＮＭＯＳ…薄膜ＮＭＯＳトランジスタ、ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ…アドレスバッファ、ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ…カラムアドレスバッファ、ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＣＯＵＮＴＥＲ…カラムアドレスカウンタ、ＲＯＷ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ…ロウアドレスバッファ、ＲＥＦＲＥＳＨ  ＣＯＵＮＴＥＲ…リフレッシュカウンタ、ＢＡＮＫ  ＳＥＬＥＣＴ…バンクセレクト、ＭＯＤＥ  ＲＥＳＩＳＴＥＲ…モードレジスタ、ＲＯＷ  ＤＥＣ…ロウデコーダ、ＣＯＬＵＭＮ  ＤＥＣ…カラムデコーダ、ＳＥＮＣＥ  ＡＭＰ…メインセンスアンプ、ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ…メモリセルアアレイ、Ｄｉｎ  ＢＵＦＦＥＲ…データ入力バッファ、Ｄｏｕｔ  ＢＵＦＦＥＲ…データ出力バッファ、ＤＱＳ  ＢＵＦＦＥＲ…データバッファ、ＤＬＬ…ディレイロックドループ、ＣＯＮＴＲＯＬ  ＬＯＧＩＣ…コントロールロジック、ＣＬＫ、／ＣＬＫ…クロック、ＣＫＥ…クロックイネーブル信号、／ＣＳ…チップセレクト信号、／ＲＡＳ…ロウアドレスストローブ信号、／ＣＡＳ…カラムアドレスストローブ信号、／ＷＥ…ライトイネーブル信号、ＤＷ…データライト信号、ＤＱＳ…データストローブ信号、ＤＱ…データ、ＣＨＩＰ…メモリチップ、ＲＤＥＣ…ロウデコーダ、ＣＴＬ…制御回路、ＲＤＥＣＡ…ロウデコーダアレイ、ＣＤＥＣＡ…カラムデコーダアレイ、ＣＤＥＣ…カラムデコーダ、ＢＡＮＫ…メモリバンク、Ｍａｉｎ  Ａｍｐ…メインアンプ、ＤＦＴ…テスト回路、ＶＯＬＧＥＮ…電源電圧生成回路、ＤＣＴＬ…データ制御回路、ＤＱＣＴＬ…入出力回路。
【図１】
2010211892.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2010211892.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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