(57)【要約】【課題】  ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。【解決手段】  １層目の第１エミッタ電極を島状に設け、第１ベース電極をこれらの周りを囲む平板状とする。２層目の第２エミッタ電極は、全ての第１エミッタ電極を覆う平板状に設け、第２ベース電極は第２エミッタ電極の周囲に枠状に設ける。第１エミッタ電極はその直下に設けた第２コンタクトホールを介してエミッタ領域とコンタクトし、直上に設けた第２スルーホールを介して第２エミッタ電極とコンタクトする。これにより電極の引き回しによる水平方向の配線抵抗を均一にできる。【選択図】    図２
2010109166.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域となる一導電型半導体基板と、
前記基板上に設けられ、互いに離間する複数の逆導電型のベース領域と、
前記ベース領域の周囲に設けられた一導電型のエミッタ領域と、
前記基板表面を覆う第１絶縁膜と、
該第１絶縁膜に設けられ前記ベース領域および前記エミッタ領域がそれぞれ露出する第１コンタクトホールおよび第２コンタクトホールと、
前記第１コンタクトホールを介して前記ベース領域とコンタクトする１つの平板状の第１ベース電極と、
前記第２コンタクトホールを介して、前記エミッタ領域とそれぞれコンタクトする複数の島状の第１エミッタ電極と、
前記第１ベース電極および前記第１エミッタ電極上を覆う第２絶縁膜と、
該第２絶縁膜に設けられ、前記第１ベース電極が露出する第１スルーホールおよび前記第１エミッタ電極が露出する複数の第２スルーホールと、
前記第２絶縁膜上に前記第２スルーホールを覆って設けられ、該第２スルーホールを介して前記第１エミッタ電極と接続する１つの平板状の第２エミッタ電極と、
前記第２絶縁膜上で前記第１スルーホールを覆って設けられ、該第１スルーホールを介して前記第１ベース電極と接続する１つの第２ベース電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２ベース電極は前記第２エミッタ電極を囲む枠状に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１コンタクトホールは第１のマトリクスを構成するように配置され、前記第２コンタクトホールは第２のマトリクスを構成するように配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１スルーホールは、複数の前記第２スルーホールを囲む枠状に設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第１ベース電極はそれぞれの前記第１エミッタ電極の外周を囲む連続した金属層であることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にトランジスタの大電流化、低飽和電圧化を実現できる半導体装置に関する。
【背景技術】
【０００２】
ディスクリート型のバイポーラトランジスタとして、格子状のエミッタ領域と島状のベース領域からなる動作領域上にベース電極およびエミッタ電極をそれぞれ２層に配置したバイポーラトランジスタが知られている（例えば特許文献１参照。）。
【０００３】
図７および図８を参照して従来の半導体装置１００を、ｎｐｎ型バイポーラトランジスタを例に説明する。
【０００４】
図７は、半導体装置（バイポーラトランジスタ）１００の全体の平面図であり、図７（Ａ）が１層目の電極を示す図であり、図７（Ｂ）が２層目の電極を示す図である。尚、図７（Ｂ）では１層目の電極は破線で示した。また、図８は断面図であり、図８（Ａ）が図７（Ｂ）のｃ−ｃ線断面図であり、図８（Ｂ）が図７（Ｂ）のｄ−ｄ線断面図である。
【０００５】
図７を参照して、バイポーラトランジスタ１００は、基板表面に、１層目の電極である第１ベース電極５６および第１エミッタ電極５７が設けられ（図７（Ａ））、その上に絶縁膜（不図示）を介して２層目の電極である第２ベース電極６６および第２エミッタ電極６７が設けられた、２層の電極構造を有する。
【０００６】
図７および図８を参照して、ｎ＋型シリコン半導体基板５１ａ上に、例えばｎ−型半導体層５１ｂを積層するなどし、コレクタ領域を設ける。ｎ−型半導体層５１ｂ表面にはｐ型不純物領域であるベース領域５３を設け、ベース領域５３表面には格子状にｎ＋型不純物を拡散して、エミッタ領域５４が形成される。これによりベース領域５３は島状に分離され、エミッタ領域５４と交互に配置される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域５４より深く形成されるベース領域５３は、深い領域で１つの連続した領域となっている。このように島状に分割されたベース領域５３とその周辺のエミッタ領域５４で形成されるトランジスタを、以下セルと称し、多数のセルが配置された領域を動作領域５８と称する。
【０００７】
ベース領域５３に接続する１層目のベース電極は、島状の第１ベース電極５６ａと短冊状の第１ベース電極５６ｂからなり、第１絶縁膜６１に設けたコンタクトホールＣＨ１’を介してベース領域５３とコンタクトする。図７（Ａ）の１列、２列、５列、６列では島状の第１ベース電極５６ａと短冊状の第１ベース電極５６ｂは、動作領域５８を略中央で２分した領域にそれぞれ配置される。また、外周には枠状のベース電極５６ｆが設けられ、更にその外側にシールドメタル５９が設けられる。シールドメタル５９下方にはアニュラー５５が設けられる。
【０００８】
第１エミッタ電極５７は、第１ベース電極５６ａ、５６ｂ間に格子状に設けられ、第１絶縁膜６１に設けたコンタクトホールＣＨ２’を介してエミッタ領域５４とコンタクトする。
【０００９】
第１ベース電極５６ａ、５６ｂおよび第１エミッタ電極５７上に、第２絶縁膜６２が設けられ、更にその上に２層目となる平板状の第２ベース電極６６および第２エミッタ電極６７が設けられる。第２ベース電極６６は、第２絶縁膜６２に設けたスルーホールＴＨ１’を介して島状の第１ベース電極５６ａ、および短冊状の第１ベース電極５６ｂの端部とコンタクトする（図８（Ａ））。
【００１０】
第２エミッタ電極６７は、第２絶縁膜６２に設けたスルーホールＴＨ２’を介して第１エミッタ電極５７とコンタクトする（図８（Ｂ））。平板状の第２ベース電極６６と第２エミッタ電極６７には、金（Ａｕ）などのボンディングワイヤ（不図示）が接続する。
【特許文献１】特開２０００−４０７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のバイポーラトランジスタは、ベース電極およびエミッタ電極がそれぞれ２層構造となっており、２層目の電極まで引き回す１層目の電極の配線抵抗の影響から、各トランジスタセルが均一動作できず、電流容量が小さくなっている。
【００１２】
具体的には図８（Ａ）を参照して、２層目の第２エミッタ電極６７下方に、１層目の短冊状の第１ベース電極５６ｂが配置されており、第２エミッタ電極６７下方のベース領域５３はこの第１ベース電極５６ｂで配線され、ボンディングワイヤが固着する第２ベース電極６６に接続している。一方、第２ベース電極６６直下には、島状の第１ベース電極５６ａが配置されている。つまり、第１ベース電極５６ｂで配線されるベース領域５３を流れるベース電流の配線抵抗Ｒｂ’には、島状の第１ベース電極５６ａで配線されるベース領域５３を流れるベース電流に比べて基板表面に対して水平方向の配線抵抗Ｒが加わり、第２ベース電極６６からの距離が遠くなるほどベース電流が小さくなる。
【００１３】
また図８（Ｂ）を参照して、２層目の第２ベース電極６６下方に１層目の第１エミッタ電極５７が配置されており、第２ベース電極６６下方のエミッタ領域５４はこの第１エミッタ電極５７で配線され、ボンディングワイヤが固着する第２エミッタ電極６７に接続している。つまり、この断面においてエミッタ電流の配線抵抗Ｒｅ’に基板表面に対して水平方向の配線抵抗Ｒが加わり、第２エミッタ電極６７から距離が遠くなるほどエミッタ電流が小さくなる。
【００１４】
このように、動作領域内のトランジスタセルは配線抵抗が不均一のため均一に動作することができず、ベース電流があまり流れずにオン抵抗が大きくなったセルは、エミッタ電流が流れにくくなり、単位面積当たりの電流容量が制限される問題があった。
【課題を解決するための手段】
【００１５】
本発明は上述した種々の問題点に鑑みてなされたものであり、コレクタ領域となる一導電型半導体基板と、前記基板上に設けられ、互いに離間する複数の逆導電型のベース領域と、前記ベース領域の周囲に設けられた一導電型のエミッタ領域と、前記基板表面を覆う第１絶縁膜と、該第１絶縁膜に設けられ前記ベース領域および前記エミッタ領域がそれぞれ露出する第１コンタクトホールおよび第２コンタクトホールと、前記第１コンタクトホールを介して前記ベース領域とコンタクトする１つの平板状の第１ベース電極と、前記第２コンタクトホールを介して、前記エミッタ領域とそれぞれコンタクトする複数の島状の第１エミッタ電極と、前記第１ベース電極および前記第１エミッタ電極上を覆う第２絶縁膜と、該第２絶縁膜に設けられ、前記第１ベース電極が露出する第１スルーホールおよび前記第１エミッタ電極が露出する複数の第２スルーホールと、前記第２絶縁膜上に前記第２スルーホールを覆って設けられ、該第２スルーホールを介して前記第１エミッタ電極と接続する１つの平板状の第２エミッタ電極と、前記第２絶縁膜上で前記第１スルーホールを覆って設けられ、該第１スルーホールを介して前記第１ベース電極と接続する１つの第２ベース電極と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本発明によれば以下の効果が得られる。
【００１７】
第１に、チップ内のエミッタ領域が全て同じ電極構造を有するため、配線抵抗が不均一になることを防止できる。ベース電極は、１層目（第１ベース電極）の構造は動作領域の最外周を除き同一であるが、最外周においては第２ベース電極とコンタクトするため、全てが同一構造ではない。しかし、第１ベース電極は、平板状でその面積も大きく、また、ベース電流はエミッタ電流の１／１０〜１／１００程度と小さい。従って配線抵抗の影響が小さいことから、均一動作に対し、ほとんど影響がない。
【００１８】
これにより、各セルを均一動作させることができ、電流集中による熱暴走を回避し、これによる安全動作領域（ＡＳＯ：Area  of  Safe  Operating）を広くできる。つまり、単位面積当たりの電流容量を大きくすることができるので、例えば同一チップサイズを維持した場合に大電流化、低飽和電圧化が可能となる。
【００１９】
また同じコレクタ電流Ｉｃ定格の場合、単位面積当たりの電流容量の増加分、チップサイズを小さくすることが可能であり、コスト低減が実現する。またチップサイズを小さくすることにより、スイッチングスピードを速くすることができる。
【００２０】
第２に、電極の積層数を増加させることなく、すなわち従来と同様、ベース電極およびエミッタ電極がそれぞれ２層の電極構造で実現できる。
【発明を実施するための最良の形態】
【００２１】
図１から図６を参照して本発明の実施の形態を詳細に説明する。本実施形態では半導体装置１０としてディスクリート素子のｎｐｎ型バイポーラトランジスタを例に説明する。
【００２２】
本実施形態の半導体装置１０は、一導電型半導体基板１と、ベース領域３と、エミッタ領域４と、第１絶縁膜２１と、第１コンタクトホールＣＨ１と、第２コンタクトホールＣＨ２と、第１ベース電極６と、第１エミッタ電極７と、第２絶縁膜２２と、第１スルーホールＴＨ１と、第２スルーホールＴＨ２と、第２ベース電極１６と、第２エミッタ電極１７と、を有する。
【００２３】
図１は本実施形態の半導体装置１０の構造を示す平面図である。図１は、半導体装置１０の電極の構造を示す概略図であり、図１（Ａ）が１層目の電極構造であり、エミッタ領域およびベース領域を一点鎖線、２層目の電極を破線で示した。図１（Ｂ）が２層目の電極構造であり、１層目の電極を破線で示した。
【００２４】
半導体装置１０は、２層の電極構造を有している。すなわち、１層目に第１ベース電極６、第１エミッタ電極７が配置される。第１エミッタ電極７は、互いに離間する複数の島状に設けられる。尚、図１では概要のため６つの第１エミッタ電極７を示しているが、実際はこれより多い。第１ベース電極６は、複数の第１エミッタ電極７のそれぞれの外周を囲む１つの連続した金属層である。すなわち、平板状の第１ベース電極６に、マトリクス状に開口部ＯＰが設けられ、開口部ＯＰの内側に第１エミッタ電極７が配置される（図１（Ａ））。
【００２５】
第１ベース電極６を囲むチップの周辺部には、チップ端部の基板表面に設けられたｎ型の高濃度不純物領域（アニュラー）４’とコンタクトする金属層（シールドメタル）７’が設けられる。
【００２６】
図１（Ｂ）の如く、２層目は、平板状の第２エミッタ電極１７が配置され、その周囲に枠状に第２ベース電極１６が配置される。第２エミッタ電極１７のパッド部（エミッタパッド部）１７Ｐ、第２ベース電極１６のパッド部（ベースパッド部）１６Ｐに、それぞれ例えばボンディングワイヤが固着する。ベース電極、エミッタ電極は、それぞれ２層構造である。
【００２７】
図２は、図１に示す半導体装置の端部付近を示す拡大図である。端部付近とは、図１（Ｂ）の一点鎖線付近であるが、図２で示される第１エミッタ電極の数は図１（Ｂ）とは異なっている。図２（Ａ）が平面図、図２（Ｂ）、（Ｃ）がそれぞれ図２（Ａ）のａ−ａ線断面図、ｂ−ｂ線断面図である。尚、図２（Ａ）では全ての層の電極、絶縁膜、および動作領域のパターンを重ねて示している。また、図１の一点鎖線部分はチップの一辺の端部を含んでいるが、チップの四辺において端部の形状は同様である。
【００２８】
図２（Ａ）のａ−ａ線断面においては、互いに離間する複数の島状に設けられたベース領域３が該ベース領域３に対応して第１絶縁膜２１に設けられた第１コンタクトホールＣＨ１を介して一つの穴のあいた平板状の第１ベース電極６と接続する。
【００２９】
第１ベース電極６は、ベース領域３の端部において、第２絶縁膜２２に設けられた第１スルーホールＴＨ１を介して、第２ベース電極１６と接続する。
【００３０】
また、ａ−ａ線断面においては、第２コンタクトホールＣＨ２は設けられず、エミッタ領域４と第１エミッタ電極７がコンタクトすることはない。更にこの断面において第１エミッタ電極７と第２エミッタ電極１７は第２絶縁膜２２によって絶縁されている。
【００３１】
図２（Ａ）のｂ−ｂ線断面においては、エミッタ領域４が第１絶縁膜２１に設けられた複数の第２コンタクトホールＣＨ２を介して、該第２コンタクトホールＣＨ２と対応して設けられた島状の第１エミッタ電極７とそれぞれ接続する。また、ｂ−ｂ線断面においては、隣り合う第１エミッタ電極７の間に第１ベース電極６が配置されるが、第１コンタクトホールＣＨ１は設けられず、第１ベース電極６とベース領域３がコンタクトすることはない。
【００３２】
第１エミッタ電極７は、これらに対応して第２絶縁膜２２に設けられた第２スルーホールＴＨ２を介して第２エミッタ電極１７と接続する。
【００３３】
第２ベース電極１６は、第２エミッタ電極１７の周囲に設けられ、それぞれの一部の領域は、例えばボンディングワイヤ２６、２７が固着するベースパッド部１６Ｐおよびエミッタパッド部１７Ｐとなる（図２（Ｃ）、図１（Ｂ））。エミッタパッド部１７Ｐには、複数のボンディングワイヤ、あるいは、ベースパッド部１６Ｐより太いボンディングワイヤを固着する。またはエミッタパッド部１７Ｐには、プレート状の電極を固着する。半導体基板１の裏面にはコレクタ電極１８が設けられる。
【００３４】
尚、図２（Ｃ）においてボンディングワイヤの固着の状態を示すため第２ベース電極１６上にボディングワイヤ２６を破線で示したが、実際には図１（Ｂ）の如く、チップコーナー部の第２ベース電極１６をベースパッド部１６Ｐとすると、ボンディングワイヤの固着面積が大きく確保できるので、好適である。
【００３５】
以下、各層ごとに図面を参照して詳述する。
【００３６】
図３は、動作領域８を示す図であり、図３（Ａ）が平面図、図３（Ｂ）、（Ｃ）が図３（Ａ）のａ−ａ線、ｂ−ｂ線の断面図である。尚、以降の図において、ａ−ａ線、ｂ−ｂ線は全て図２のａ−ａ線、ｂ−ｂ線の断面と同じ部分の断面に相当する。
【００３７】
半導体基板１は、高濃度のｎ＋型半導体基板１ａの上に例えばエピタキシャル成長などによりｎ−型半導体層１ｂを設けたものであり、バイポーラトランジスタのコレクタ領域となる。
【００３８】
ベース領域３は、コレクタ領域表面に設けられたｐ型拡散領域である。ベース領域３表面には、部分的に複数のベース領域３が露出するパターンにｎ＋型不純物を拡散してエミッタ領域４を形成する。ベース領域３は、島状でチップ辺に沿った行及び列上に所定の間隔で露出する島状ベース領域３ｉと、複数の島状ベース領域３ｉおよびエミッタ領域４の外側を囲む枠状ベース領域３ｆにパターンニングされる。
【００３９】
ａ−ａ線断面においては、ベース領域３とエミッタ領域４が交互に配置され（図３（Ｂ））、ｂ−ｂ線断面においては、エミッタ領域４は連続したパターンとなる（図３（Ｃ））。
【００４０】
島状ベース領域３ｉはいずれも同等の形状及び面積であり、本実施形態では例えば円形の場合を示すが、多角形でもよい。尚、島状および枠状に分離されているのは表面的な構造であり、エミッタ領域４より深く形成されるベース領域３は、深い領域で１つの連続した領域となっている（図３（Ｂ）、（Ｃ））。ベース領域３とエミッタ領域４で形成されるセルが多数配置され、動作領域８を構成する。すなわち本実施形態では、ベース領域３の形成領域を動作領域８の範囲とする。
【００４１】
尚、チップの端部にもエミッタ領域と同じｎ型不純物領域（アニュラー）４’が設けられる。アニュラー４’は、コレクタ領域の空乏層の広がりを防止し、またシールドメタル７’下方のｎ−型半導体層１ｂの表面がｐ型に反転することを防止することにより、リーク電流を小さくする。
【００４２】
図４は１層目の絶縁膜のパターンおよび１層目の電極構造を示す図であり、図４（Ａ）が絶縁膜とコンタクトホールを示す平面図、図４（Ｂ）は電極構造を示す平面図である。図４（Ｃ）は、図４（Ｂ）のａ−a線断面図、図４（Ｄ）は図４（Ｂ）のｂ−ｂ線断面図である。
【００４３】
図４（Ａ）を参照して、動作領域８（ベース領域３およびエミッタ領域４）表面には第１絶縁膜２１が設けられる。
【００４４】
第１絶縁膜２１には、ベース領域３、エミッタ領域４にそれぞれ対応してこれらが露出する第１コンタクトホールＣＨ１、第２コンタクトホールＣＨ２が設けられる。第１コンタクトホールＣＨ１は例えば円形に設けられ、破線で示す島状ベース領域３ｉと同心円状に配置される。また枠状ベース領域３ｆ上にも島状ベース領域３ｉ上と例えば同面積の円形の第１コンタクトホールＣＨ１が所定の距離で離間して、複数設けられる。すなわち、島状ベース領域３ｉと第１コンタクトホールＣＨ１は個々に対応し、１つの枠状ベース領域３ｆには複数の第１コンタクトホールＣＨ１が設けられる。エミッタ領域４の上方には複数の第２コンタクトホールＣＨ２が設けられる。
【００４５】
第１コンタクトホールＣＨ１は第１のマトリクスを構成するように配置され、第２コンタクトホールＣＨ２は、第１のマトリクスを例えば半ピッチずらした第２のマトリクスを構成するように配置される。
【００４６】
またチップ端部の第１絶縁膜２１に枠状の第３コンタクトホールＣＨ３が設けられ、ｎ＋型不純物領域４’が露出する。
【００４７】
第１絶縁膜２１上には、第１ベース電極６および第１エミッタ電極７が設けられる。第１ベース電極６は、一つの平板状の金属層であり、全ての島状ベース領域３ｉと、枠状ベース領域３ｆ上を連続して覆い、これらとコンタクトする（図４（Ｂ）、（Ｃ）、(Ｄ)）。
【００４８】
そして、第２コンタクトホールＣＨ２に対応してマトリクス状に開口部ＯＰが設けられる。それぞれの開口部ＯＰはたとえば円形に設けられ、これらと同心状に、島状の第１エミッタ電極７が配置される。第１ベース電極６は第１エミッタ電極７の周囲に配置される。
【００４９】
またチップの端部のｎ型不純物領域４’の上に、これとコンタクトする金属層（シールドメタル）７’が設けられる。金属層７’は、枠状ベース領域３ｆの更に外側を囲む枠状にパターンニングされる。
【００５０】
図４（Ｃ）を参照して、ａ−ａ線断面においては、第１絶縁膜２１には第１コンタクトホールＣＨ１のみが設けられ、第１ベース電極６は、第１コンタクトホールＣＨ１を介してベース領域３とコンタクトする。一方、第１エミッタ電極７は、エミッタ領域４とコンタクトしない。
【００５１】
図４（Ｄ）を参照して、ｂ−ｂ線断面においては、第１絶縁膜２１には第２コンタクトホールＣＨ２のみが設けられ、第２コンタクトホールＣＨ２を介して、第１エミッタ電極７がエミッタ領域４とコンタクトする。すなわちこの断面においては、第１ベース電極６と第１エミッタ電極７とが交互に配置されるが、第１コンタクトホールＣＨ１および島状ベース領域３ｉは設けられない。チップ端部では、金属層７’とｎ型不純物領域４’が第３コンタクトホールＣＨ３を介してコンタクトする。
【００５２】
図５は２層目の絶縁膜および２層目の電極構造を示す図であり、図５（Ａ）が２層目の絶縁膜（第２絶縁膜）およびスルーホールのパターンを示す平面図、図５（Ｂ）は２層目の電極を示す平面図である。
【００５３】
図５（Ｃ）は図５（Ｂ）のａ−ａ線断面図、図５（Ｄ）は図５（Ｂ）のｂ−ｂ線断面図である。
【００５４】
図５（Ａ）を参照して、第１ベース電極６および第１エミッタ電極７を覆って第２絶縁膜２２が設けられる。第２絶縁膜２２には、島状の第１エミッタ電極７が露出する複数の第２スルーホールＴＨ２と、これらを囲み、第１ベース電極６の端部が露出する枠状の第１スルーホールＴＨ１が設けられる。
【００５５】
第２スルーホールＴＨ２は第１エミッタ電極７と対応して第２のマトリクスを構成するように配置される。複数の第２スルーホールＴＨ２は同一形状（例えば円形）および同一面積を有し、第１エミッタ電極７と同心円状に配置される。第１スルーホールＴＨ１は、枠状ベース領域３ｆおよび第１ベース電極６の端部と重畳する。
【００５６】
図５（Ｂ）を参照して、第２絶縁膜２２上には１つの平板状の第２エミッタ電極１７が設けられる。
【００５７】
第２エミッタ電極１７は、エミッタ領域４上を覆う（図５（Ｂ）、（Ｃ）、(Ｄ)）。第２ベース電極１６は、第２エミッタ電極１７を囲む枠状に設けられ、第１ベース電極の６の端部と重畳する（図１参照）。
【００５８】
また、チップ端部に第３スルーホールＴＨ３が設けられ、ｎ型不純物領域４’が露出する。第３スルーホールＴＨ３は、組立時にダイシングするスクライブ線である。
【００５９】
図５（Ｂ）のａ−ａ線断面においては、平板状の第２エミッタ電極１７の下方は第２絶縁膜２２が配置され、第１エミッタ電極７と絶縁されている。第２ベース電極１６は、第１スルーホールＴＨ１を介して第１ベース電極６とコンタクトし、第１ベース電極６は、第１コンタクトホールＣＨ１を介してベース領域３とコンタクトする（図５（Ｃ））。
【００６０】
図５（Ｂ）のｂ−ｂ線断面においては、第２エミッタ電極１７が、第２絶縁膜２２に設けられた第２スルーホールＴＨ２、第１ベース電極６に設けられた開口部ＯＰ、第１絶縁膜２１に設けられた第２コンタクトホールＣＨ２を介して、エミッタ領域４とコンタクトする（図５（Ｄ））。尚、ｎ−型半導体層１ｂより下の図示は省略する。
【００６１】
第２ベース電極１６および第２エミッタ電極１７の一部はそれぞれベースパッド部１６Ｐ、エミッタパッド部１７Ｐとなり、ボンディングワイヤ２６、２７がそれぞれ固着する（図１（Ｂ））。
【００６２】
図６は、図５（Ｃ）（Ｄ）を拡大した図であり、図６（Ａ）が図５（Ｃ）に相当し、図６（Ｂ）が図５（Ｄ）に相当する。
【００６３】
図６（Ａ）を参照して第１ベース電極６は連続した平板状であり動作領域８の全ての第１ベース領域３上に延在し、これらとコンタクトする。したがって、動作領域８の最外周を除き、ベース領域３とその上の第１ベース電極６の構造は、全ての動作領域８で同じ構成であるため、配線抵抗の偏りを低減できる。
【００６４】
尚、動作領域８の最外周においては、第１ベース電極６が第２ベース電極１６とコンタクトするため、ベース電極は全てが同一の構造ではない。しかし、第１ベース電極６は、平板状でその面積も大きく、また、ベース電流はエミッタ電流の１／１０〜１／１００程度と小さい。従って配線抵抗の影響が小さいことから、均一動作に対し、ほとんど影響がない。
【００６５】
エミッタ領域４は、第２コンタクトホールを介して第１エミッタ電極７とコンタクトし、第１エミッタ電極７はその直上に設けた第２スルーホールを介して第２エミッタ電極とコンタクトする。
【００６６】
第２エミッタ電極１７は動作領域８の全ての第１エミッタ電極７の直上に延在し、第１エミッタ電極７（エミッタ領域４）は基板の水平方向に引き回されることなく最短距離で第２エミッタ電極１７に接続する。また、第１エミッタ電極７および第２エミッタ電極１７は、動作領域８内で全て同一の電極構造である。これにより、基板表面に対して水平方向のエミッタ電極（第１エミッタ電極７および第２エミッタ電極１７）の配線抵抗を最小限に抑えることができる。
【００６７】
従って、トランジスタ全体として、基板水平方向の電極の配線抵抗の偏りを抑え、配線抵抗を最小限に抑えることができる。また動作領域８上のトランジスタのセルは、ベース側およびエミッタ側でそれぞれ同じ電極構造となる。つまり、全てのセルでベース電流の配線抵抗（第１ベース電極６の厚み方向の配線抵抗）Ｒｂおよびエミッタ電流の配線抵抗（第１エミッタ電極７および第２エミッタ電極の厚み方向の配線抵抗）Ｒｅをそれぞれほぼ均一となる。従って、チップ内のセルは均一動作し電流集中による熱暴走の発生を回避し、安全動作領域を拡大できるので、単位面積当たりの電流容量を大きくできる。
【００６８】
これにより、従来の２層電極構造の場合と比較して、同一チップサイズであれば大電流化、低飽和電圧化が可能となる。また同じコレクタ電流Ｉｃ定格の場合、単位面積当たりの電流容量の向上分、チップサイズを縮小することができ、コストを低減できる。
【００６９】
また、チップサイズを小さくすることによりスイッチングスピードを向上させることができる。
【００７０】
以上、本実施形態ではｎｐｎ型バイポーラトランジスタを例に説明したが、導電型を逆にしたｐｎｐ型バイポーラトランジスタであっても同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施形態を説明するための平面図である。
【図２】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図４】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図、（Ｄ）断面図である。
【図５】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図、（Ｄ）断面図である。
【図６】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図７】従来技術を説明するための（Ａ）平面図、（Ｂ）平面図である。
【図８】従来技術を説明するための（Ａ）断面図、（Ｂ）断面図である。
【符号の説明】
【００７２】
１      半導体基板
１ａ    ｎ＋型半導体基板
１ｂ    ｎ−型半導体層
３      ベース領域
３ｉ    島状ベース領域
３ｆ    枠状ベース領域
４      エミッタ領域
６      第１ベース電極
７      第１エミッタ電極
８      動作領域
１０    半導体素子
１６    第２ベース電極
１６Ｐ  ベースパッド部
１７    第２エミッタ電極
１７Ｐ  エミッタパッド部
２１    第１絶縁膜
２２    第２絶縁膜
２６、２７    ボンディングワイヤ
５１ａ    ｎ＋型半導体基板
５１ｂ    ｎ−型半導体層
５３    ベース領域
５４    エミッタ領域
５６    第１ベース電極
５７    第１エミッタ電極
５８    動作領域
６６    第２ベース電極
６７    第２エミッタ電極
１００    半導体素子
ＣＨ１  第１コンタクトホール
ＣＨ２  第２コンタクトホール
ＣＨ３  第３コンタクトホール
ＴＨ１  第１スルーホール
ＴＨ２  第２スルーホール
ＴＨ３  第３スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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