(57)【要約】【課題】不揮発性メモリと画素ＴＦＴとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置を提供する。【解決手段】画素ＴＦＴのゲート絶縁膜１８を不揮発性メモリのトンネル絶縁膜（第１の絶縁膜）３５と、トンネル絶縁膜３５よりも膜厚の大きい第２の絶縁膜３７によって構成する。また、フローティングゲート電極３６のコントロールゲート電極６０側の面を凹凸とし、該凹凸によってフローティングゲート電極３６の表面積を拡げる。これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。【選択図】図７
2010145796.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置されてなる画素部と、前記画素部を駆動させる駆動回路と、不揮発性メモリと、を同一基板上に備えた電気光学装置であって、
前記画素部と前記駆動回路とのうちの少なくとも一方に、薄膜トランジスタからなるスイッチング素子が設けられ、前記スイッチング素子のゲート絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜との積層構造からなり、
前記不揮発性メモリは、半導体層と、第１の絶縁膜と、フローティングゲート電極と、第３の絶縁膜と、コントロールゲート電極とを積層してなるメモリセルを備え、
前記第３の絶縁膜は、前記第１の絶縁膜よりも膜厚が大きく形成され、
前記フローティングゲート電極の前記第３の絶縁膜と接する面には凹凸が形成され、前記凹凸によって、前記フローティングゲート電極と前記コントロールゲート電極との間の容量が、前記フローティングゲート電極と前記半導体層との間の容量よりも大きくなっていることを特徴とする電気光学装置。
【請求項２】
前記フローティングゲート電極は、島状に形成された高さ１０〜１００ｎｍの複数の突起によって形成されていることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
複数の画素がマトリクス状に配置されてなる画素部と、前記画素部を駆動させる駆動回路と、不揮発性メモリと、を同一基板上に備え、前記画素部と前記駆動回路とのうちの少なくとも一方に、薄膜トランジスタからなるスイッチング素子が設けられ、前記不揮発性メモリが、半導体層と、フローティングゲート電極と、コントロールゲート電極とを絶縁膜を介して積層してなるメモリセルを備えた電気光学装置の製造方法であって、
前記基板上に半導体膜を形成し、前記半導体膜をパターニングすることにより、前記メモリセルを構成する第１の半導体層と、前記スイッチング素子を構成する第２の半導体層とを形成する工程と、
前記第１の半導体層上及び前記第２の半導体層上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上の前記第１の半導体層と重なる位置に、前記フローティングゲート電極を形成する工程と、
前記第１の絶縁膜上の前記第２の半導体層と重なる位置に、前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶縁膜とにより、前記スイッチング素子を構成するゲート絶縁膜を形成する工程と、
前記第２の絶縁膜上の前記第２の半導体層と重なる位置に、前記スイッチング素子を構成するゲート電極を形成する工程と、
前記フローティングゲート電極上に、第３の絶縁膜を介して前記コントロールゲート電極を形成する工程と、を備え、
前記フローティングゲート電極を形成する工程では、前記フローティングゲート電極の前記第３の絶縁膜と接する面に凹凸が形成され、前記凹凸によって、前記フローティングゲート電極と前記コントロールゲート電極との間の容量が、前記フローティングゲート電極と前記半導体層との間の容量よりも大きくなっていることを特徴とする電気光学装置の製造方法。
【請求項４】
前記フローティングゲート電極は、アモルファスシリコン膜をレーザーアニールすることにより形成されたポリシリコン膜からなり、前記フローティングゲート電極の表面の凹凸は、前記アモルファスシリコン膜をレーザーアニールするときに生じたポリシリコン膜表面の突起を用いて形成されていることを特徴とする請求項３に記載の電気光学装置の製造方法。
【請求項５】
前記フローティングゲート電極を形成する工程では、前記ポリシリコン膜をエッチバックし、前記ポリシリコンの突起のみによって前記フローティングゲート電極を形成することを特徴とする請求項４に記載の電気光学装置の製造方法。
【請求項６】
前記第１の半導体層は、アモルファスシリコン膜をレーザーアニールすることにより形成されたポリシリコン膜からなり、
前記フローティングゲート電極を形成する工程では、前記第１の絶縁膜上に形成したアモルファスシリコン膜をレーザーアニールする際に、前記第１の半導体層が同時にアニールされることを特徴とする請求項４又は５に記載の電気光学装置の製造方法。
【請求項７】
請求項１又は２に記載の電気光学装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置の製造方法、電子機器に関するものである。
【背景技術】
【０００２】
一般に、液晶装置等の電気光学装置は、マトリクス状に配置された複数の画素からなる画素部と、画素部を駆動する走査線駆動回路やデータ線駆動回路等の駆動回路と、を備えている。各画素及び駆動回路には、薄膜トランジスタ（ＴＦＴ）からなるスイッチング素子が設けられている。近年では、電気光学装置の多機能化、高機能化に伴い、電気光学装置に記憶装置としてのメモリが搭載されるようになってきている。このようなメモリとして、電気的なデータの読出し、書込み、及び消去が可能な不揮発性メモリ、例えばＥＥＰＲＯＭがある。
【０００３】
ＥＥＰＲＯＭは、第１の絶縁膜を介して、半導体層上に設けられたフローティングゲート電極と、該フローティングゲート電極を覆って設けられる第２の絶縁膜と、該第２の絶縁膜上に設けられたコントロールゲートと、を具備したメモリセルを複数備え、選択トランジスタにより前記各メモリセルが選択されることで、データの書き込み、読み出し、消去を可能としている。前記第１の絶縁膜は、例えば、トンネル絶縁膜と呼ばれる厚さ１０〜２０ｎｍの薄い絶縁膜によって構成されており、該トンネル絶縁膜中を電流が流れることで前記フローティングゲート電極に電子を蓄積させることが可能となっている。
【０００４】
従来、メモリは電気光学パネルに外付けされており、メモリが搭載された電気光学装置の十分な小型化を図ることができなかった。そこで、ＳＯＩ技術を用いてＴＦＴを形成することにより、同一基板内に、画素部、駆動回路、及びメモリを形成し、装置の小型化を図った技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３２６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、トンネル絶縁膜として機能する第１の絶縁膜は、トンネル電流が良好に流れる膜厚に設定する必要がある。しかしながら、特許文献１に開示された工程では、メモリセルを構成するトンネル絶縁膜と、画素部、及び駆動回路に含まれるＴＦＴを構成するゲート絶縁膜とが同一の工程で形成されるため、その膜厚が等しくなる。そのため、画素部のＴＦＴにおいても、ゲート絶縁膜を透過するトンネル電流が流れてしまい、これによって動作不良が生じるおそれがあり、信頼性のあるものを得ることができなかった。
【０００６】
本発明はこのような事情に鑑みてなされたものであって、不揮発性メモリと薄膜トランジスタとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置、電気光学装置の製造方法、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の電気光学装置は、複数の画素がマトリクス状に配置されてなる画素部と、前記画素部を駆動させる駆動回路と、不揮発性メモリと、を同一基板上に備えた電気光学装置であって、前記画素部と前記駆動回路とのうちの少なくとも一方に、薄膜トランジスタからなるスイッチング素子が設けられ、前記スイッチング素子のゲート絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜との積層構造からなり、前記不揮発性メモリは、半導体層と、第１の絶縁膜と、フローティングゲート電極と、第３の絶縁膜と、コントロールゲート電極とを積層してなるメモリセルを備え、前記第３の絶縁膜は、前記第１の絶縁膜よりも膜厚が大きく形成され、前記フローティングゲート電極の前記第３の絶縁膜と接する面には凹凸が形成され、前記凹凸によって、前記フローティングゲート電極と前記コントロールゲート電極との間の容量が、前記フローティングゲート電極と前記半導体層との間の容量よりも大きくなっていることを特徴とする。
【０００８】
この構成によれば、メモリセルを構成するトンネル絶縁膜が第１の絶縁膜によって構成され、画素部又は駆動回路のうちの少なくとも一方に設けられたスイッチング素子のゲート絶縁膜が、第１の絶縁膜と第２の絶縁膜との積層膜によって構成される。そのため、ゲート絶縁膜とトンネル絶縁膜とが同じ膜厚の場合にゲート絶縁膜中にトンネル電流が流れてしまう不具合、あるいはトンネル絶縁膜中にトンネル電流が流れない不具合等が防止され、スイッチング素子とメモリセルとをともに良好に機能させることができる。よって、これらを備えた電気光学装置は、前記不具合に起因する動作不良が防止された高信頼性のものとなる。
【０００９】
また、本発明の電気光学装置では、フローティングゲート電極の第３の絶縁膜と接する面に凹凸が形成され、該凹凸によって、フローティングゲート電極とコントロールゲート電極との間の容量が、フローティングゲート電極と半導体層との間の容量よりも大きくなっている。そのため、コントロールゲート電極と半導体層との間の電位差を一定とした場合、フローティングゲート電極と半導体層との間の電位差が大きくなり、フローティングゲート電極と半導体層との間にFowler-Nordheimトンネル電流（ＦＮ電流）が流れやすくなる。そのため、データの書き込み・消去時において、低電圧で書き込みや読み出しを行うことが可能な電気光学装置を提供することができる。
【００１０】
前記フローティングゲート電極は、島状に形成された高さ１０〜１００ｎｍの複数の突起によって形成されていることが望ましい。
この構成によれば、膜厚の小さいフローティングゲート電極を形成することができる。そのため、フローティングゲート電極上に形成されるコントロールゲート電極や配線層に断線等が生じにくくなり、信頼性の高い電気光学装置が提供できる。
【００１１】
前記第３の絶縁膜は、前記第２の絶縁膜と同じ膜とすることができる。
この構成によれば、第２の絶縁膜は、第２の半導体層上に設けられた第１の絶縁膜上及びフローティングゲート電極上に形成され、フローティングゲート電極上に設けられた第２の絶縁膜が前記第３の絶縁膜となる。このようにすれば、第２の絶縁膜と第３の絶縁膜とを共通のプロセスで形成できるため、製造が容易になる。
【００１２】
本発明の電気光学装置の製造方法は、複数の画素がマトリクス状に配置されてなる画素部と、前記画素部を駆動させる駆動回路と、不揮発性メモリと、を同一基板上に備え、前記画素部と前記駆動回路とのうちの少なくとも一方に、薄膜トランジスタからなるスイッチング素子が設けられ、前記不揮発性メモリが、半導体層と、フローティングゲート電極と、コントロールゲート電極とを絶縁膜を介して積層してなるメモリセルを備えた電気光学装置の製造方法であって、前記基板上に半導体膜を形成し、前記半導体膜をパターニングすることにより、前記メモリセルを構成する第１の半導体層と、前記スイッチング素子を構成する第２の半導体層とを形成する工程と、前記第１の半導体層上及び前記第２の半導体層上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記第１の半導体層と重なる位置に、前記フローティングゲート電極を形成する工程と、前記第１の絶縁膜上の前記第２の半導体層と重なる位置に、前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶縁膜とにより、前記スイッチング素子を構成するゲート絶縁膜を形成する工程と、前記第２の絶縁膜上の前記第２の半導体層と重なる位置に、前記スイッチング素子を構成するゲート電極を形成する工程と、前記フローティングゲート電極上に、第３の絶縁膜を介して前記コントロールゲート電極を形成する工程と、を備え、前記フローティングゲート電極を形成する工程では、前記フローティングゲート電極の前記第３の絶縁膜と接する面に凹凸が形成され、前記凹凸によって、前記フローティングゲート電極と前記コントロールゲート電極との間の容量が、前記フローティングゲート電極と前記半導体層との間の容量よりも大きくなっていることを特徴とする。
【００１３】
この方法によれば、メモリセルを構成するトンネル絶縁膜が第１の絶縁膜によって構成され、画素部又は駆動回路のうちの少なくとも一方に設けられたスイッチング素子のゲート絶縁膜が、第１の絶縁膜と第２の絶縁膜との積層膜によって構成される。そのため、ゲート絶縁膜とトンネル絶縁膜とが同じ膜厚の場合にゲート絶縁膜中にトンネル電流が流れてしまう不具合、あるいはトンネル絶縁膜中にトンネル電流が流れない不具合等が防止され、スイッチング素子とメモリセルとをともに良好に機能させることができる。よって、これらを備えた電気光学装置は、前記不具合に起因する動作不良が防止された高信頼性のものとなる。
【００１４】
また、本発明の電気光学装置では、フローティングゲート電極の第３の絶縁膜と接する面に凹凸が形成され、該凹凸によって、フローティングゲート電極とコントロールゲート電極との間の容量が、フローティングゲート電極と半導体層との間の容量よりも大きくなっている。そのため、コントロールゲート電極と半導体層との間の電位差を一定とした場合、フローティングゲート電極と半導体層との間の電位差が大きくなり、フローティングゲート電極と半導体層との間にFowler-Nordheimトンネル電流（ＦＮ電流）が流れやすくなる。そのため、データの書き込み・消去時において、低電圧で書き込みや読み出しを行うことが可能な電気光学装置を提供することができる。
【００１５】
前記第３の絶縁膜は、前記第２の絶縁膜と共通のプロセスで形成することができる。
この方法によれば、第２の絶縁膜は、第２の半導体層上に設けられた第１の絶縁膜上及びフローティングゲート電極上に形成され、フローティングゲート電極上に設けられた第２の絶縁膜が前記第３の絶縁膜となる。このようにすれば、第２の絶縁膜と第３の絶縁膜とを共通のプロセスで形成できるため、製造が容易になる。
【００１６】
前記フローティングゲート電極は、アモルファスシリコン膜をレーザーアニールすることにより形成されたポリシリコン膜からなり、前記フローティングゲート電極の表面の凹凸は、前記アモルファスシリコン膜をレーザーアニールするときに生じたポリシリコン膜表面の突起を用いて形成されていることが望ましい。
【００１７】
アモルファスシリコン膜にレーザー光を照射すると、アモルファスシリコン膜が瞬間的に溶融されて局所的に膨張し、この膨張によって生じる内部応力を緩和するために、ポリシリコン膜の表面に突起（リッジ）が形成される。突起はレーザーアニールの冷却過程で自発的に形成され、突起の高さや密度（ピッチ）はポリシリコン膜全体で均一になる。また、ポリシリコン膜の表面に特別な加工処理を行う必要がないので、製造工程を簡略化することができ、生産性の高い電気光学装置が提供される。
【００１８】
前記フローティングゲート電極を形成する工程では、前記ポリシリコン膜をエッチバックし、前記ポリシリコンの突起のみによって前記フローティングゲート電極を形成することが望ましい。
この方法によれば、膜厚の小さいフローティングゲート電極を形成することができる。そのため、フローティングゲート電極上に形成されるコントロールゲート電極や配線層に断線等が生じにくくなり、信頼性の高い電気光学装置が提供できる。
【００１９】
前記第１の半導体層は、アモルファスシリコン膜をレーザーアニールすることにより形成されたポリシリコン膜からなり、前記フローティングゲート電極を形成する工程では、前記第１の絶縁膜上に形成したアモルファスシリコン膜をレーザーアニールする際に、前記第１の半導体層が同時にアニールされることが望ましい。
この方法によれば、高品質なメモリセルを備えた電気光学装置が提供できる。
【００２０】
本発明の電子機器は、前述した本発明の電気光学装置を備えていることを特徴とする。
この構成によれば、不揮発性メモリを電気光学基板上に一体に形成した高機能且つ信頼性の高い電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態について図面を参照して説明する。以下に説明する実施形態は、本発明の一部の態様を示すものであり、本発明を限定するものではない。また、以下の説明に用いる各図面では、各層や各部材を図面上で認識可能な程度の大きさとする。
【００２２】
図１は本発明の電気光学装置の一例である液晶装置１の概略構成平面図である。液晶装置１はアクティブマトリクス方式の液晶パネルであって、ＴＦＴアレイ基板１０と対向基板２０との間に液晶層を挟持したものである。ＴＦＴアレイ基板１０上には、シール材５２が対向基板２０の縁に沿うように設けられており、その内側に並行して額縁としての遮光膜５３（周辺見切り）が設けられている。シール材５２の外側の領域には、データ線駆動回路（駆動回路）２０１および外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路（駆動回路）１０４がこの一辺に隣接する１辺に沿って設けられている。
【００２３】
前記遮光膜５３に囲まれた領域には、複数の画素Ｇによって形成された画素部が設けられている。画素部は複数の画素Ｇがマトリクス状に配置されることで構成されており、各画素Ｇには画素電極と当該画素電極をスイッチング制御するための画素ＴＦＴ（スイッチング素子）とが形成され、画素ＴＦＴはデータ線駆動回路２０１及び走査線駆動回路１０４によって駆動されるようになっている。
【００２４】
対向基板２０のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、図１に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０がシール材５２によりＴＦＴアレイ基板１０に固着されており、ＴＦＴアレイ基板１０と対向基板２０との間に液晶層が封入されている。また、図１に示すシール材５２に設けられた開口部５２ａは液晶注入口であり、封止材２５によって封止されている。
【００２５】
図２は、マトリクス状に形成された複数の画素Ｇの等価回路図である。各画素Ｇには夫々、画素電極９と当該画素電極９をスイッチング制御するための画素ＴＦＴ３０とが形成されている。画素ＴＦＴ３０のソース領域には、データ線駆動回路２０１からの画像信号を供給するデータ線６ａが電気的に接続され、画素ＴＦＴ３０のドレイン領域に画素電極９が電気的に接続されている。画素電極９は、スイッチング素子である画素ＴＦＴ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画像信号が所定のタイミングで書き込まれる。画素電極９を介して液晶に書き込まれた所定レベルの画像信号は、対向基板２０に形成された共通電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が設けられている。
【００２６】
図１に戻って、液晶装置１には、データ線駆動回路（駆動回路）２０１および外部回路接続端子２０２が設けられたＴＦＴアレイ基板１０の一辺に対向する辺にメモリコントローラ回路１１２、ＳＲＡＭ１１３、及び不揮発性メモリ１１０が設けられている。メモリコントローラ回路１１２は、ＳＲＡＭ１１３および不揮発性メモリ１１０に画像データを格納したり読み出したりする動作を制御するための制御回路である。ＳＲＡＭ１１３は高速なデータの書き込みを行うために設けられている。ＳＲＡＭ１１３の代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、特にＳＲＡＭ１１３を設けなくてもよい。
【００２７】
図３（ａ）は不揮発性メモリ１１０の等価回路図であり、図３（ｂ）は、不揮発性メモリ１１０を構成するメモリセル１１０ａと選択ＴＦＴ１１１ａの概略断面図である。なお、不揮発性メモリ１１０は複数のメモリセルによって構成されているが、図３（ａ）においては簡単のため、２つのメモリセルのみを図示している。また、図３（ｂ）においては、図３（ａ）中に示される一つのメモリセルと一つの選択ＴＦＴの概略構成のみを示している。本実施形態では、不揮発性メモリ１１０として、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を採用した。ＥＥＰＲＯＭの特徴は、書き込み、読み出し、および消去が全て１ビット毎に可能である点にある。
【００２８】
図３（ａ）に示すように、不揮発性メモリ１１０は、各メモリセル１１０ａ，１１０ｂに選択ＴＦＴ１１１ａ、１１１ｂが直列に配置された回路構成となっている。このような構造を有する不揮発性メモリはＮＯＲ型フル機能ＥＥＰＲＯＭと呼ばれる。なお、本実施形態では、メモリセル１１０ａ，１１０ｂおよび選択ＴＦＴ１１１ａ、１１１ｂがいずれもｎチャネル型ＴＦＴの場合について説明する。
【００２９】
図３（ｂ）に示すように、メモリセル１１０ａは、半導体層３３上に、第１の絶縁膜３５、フローティングゲート電極３６、第２の絶縁膜４０、コントロールゲート電極６０が順に積層された構造となっている。低温ポリシリコンから構成される半導体層３３には、高濃度ｎ型不純物領域３３ａ，３３ｄ，３３ｅ，３３ｈと低濃度ｎ型不純物領域３３ｂ，３３ｃ，３３ｆ，３３ｇと真性半導体領域（チャネル領域）３３ｉとが形成されている。メモリセル１１０ａの右側には選択ＴＦＴ１１１ａが隣接して形成されている。選択ＴＦＴ１１１ａは第１の絶縁膜３５と第２の絶縁膜３７との積層構造からなるゲート絶縁膜１８上にゲート電極３０８が設けられた構造を有している。
【００３０】
メモリセル１１０ａでは、チャネル領域３３ｉと第１の絶縁膜３５とフローティングゲート電極３６によって第１の容量が形成され、フローティングゲート電極３６と第２の絶縁膜４０とコントロールゲート電極６０によって第２の容量が形成される。第１の容量と第２の容量は直列に接続されているため、第２の容量を大きくすることで、チャネル領域３３ｉとフローティングゲート電極３６との間に大きな電圧を印加することができる。これにより、チャネル領域３３ｉとフローティングゲート電極３６との間に低電圧でFowler-Nordheimトンネル電流（ＦＮ電流）を発生させることが可能となる。
【００３１】
本実施形態では、第２の容量を大きくするために、フローティングゲート電極３６の第２の絶縁膜４０側の表面に凹凸を形成している。具体的には、フローティングゲート電極３６を、先端が尖った複数の突起によって形成し、該突起によって形成される表面の凹凸によってフローティングゲート電極３６の表面積を拡げ、第２の容量を大きくしている。こうすることで、チャネル領域３３ｉとフローティングゲート電極３６との間に大きな電圧を印加することができ、データの書き込みや消去を低電圧で行うことが可能となる。
【００３２】
上記構成の不揮発性メモリ１１０では、メモリセル１１０ａは、フローティングゲート電極３６への電荷（主に電子）の注入と放出によってメモリ機能を実現する。つまり、フローティングゲート電極３６に電荷が蓄積された場合と、蓄積されていない場合におけるしきい値電圧の違いを利用して、１ビットのデータを記憶する。
【００３３】
メモリセル１１０ａにデータの書き込みを行う場合には、ソース線Ｓａ及びビット線ＢａをＧＮＤに落とし、ワード線Ｗに正の高電圧（例えば２０Ｖ）を印加する。その結果、フローティングゲート電極３６とチャネル領域３３ｉとの間にFowler-Nordheimトンネル電流（ＦＮ電流）が流れフローティングゲート電極３６に電荷が蓄積され書き込みが行われる。なお、同じ列の他のメモリセル１１０ｂについては、ソース線Ｓｂ及びビット線Ｂｂの電圧をワード線Ｗの電圧と同じあるいはＦＮ電流が流れない程度に十分高い電圧にすることによりデータの書き込みが行われないようにすることができる。
【００３４】
データの読み出しを行う場合には、ソース線ＳａをＧＮＤに落し、ワード線Ｗに所定の電圧（例えば５Ｖ）を印加する。また、選択ＴＦＴ１１１ａをオンの状態にするために、選択線Ｖに正の電圧（例えば５Ｖ）を印加する。その結果、メモリセル１１０ａの状態に応じて、メモリセルに記憶されているデータをビット線Ｂａから読み出すことが可能となる。
【００３５】
データの消去を行う場合には、ソース線Ｓａ及びビット線ＢａをＧＮＤに落とし、ワード線Ｗに負の高電圧（例えば２０Ｖ）を印加する。その結果、フローティングゲート電極３６に蓄積されている電子がFowler-Nordheimトンネル電流（ＦＮ電流）によってチャネル領域３３ｉへと放出されデータが消去される。なお、同じ列の他のメモリセル１１０ｂについては、ソース線Ｓｂ及びビット線Ｂｂの電圧をワード線Ｗに印加した負の高電圧と同じあるいはＦＮ電流が流れない程度に十分高い負の電圧にすることによりデータの消去が行われないようにすることができる。その結果、メモリセル１１０ａにおいてのみデータの消去を行うことができる。
【００３６】
なお、上述した動作において、非選択の選択線Ｖは全て０Ｖとすればよい。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。
【００３７】
ここで、データの書き込み・消去時において、コントロールゲート電極６０とチャネル領域３３ｉとの間の電位差を一定とした場合、フローティングゲート電極３６とコントロールゲート電極６０との間の容量が大きくなると、フローティングゲート電極３６とコントロールゲート電極６０との間の電位差が小さくなり、フローティングゲート電極３６とチャネル領域３３ｉとの間の電位差が大きくなる。これによりフローティングゲート電極３６とチャネル領域３３ｉとの間にＦＮ電流が流れやすくなる。
【００３８】
換言すると、フローティングゲート電極３６とチャネル領域３３ｉの間にＦＮ電流を流すために必要な電位が定まっていれば、フローティングゲート電極３６とコントロールゲート電極６０間の容量が大きくなると、データの書き込み・消去時のフローティングゲート電極３６とチャネル領域３３ｉの電位差を小さくすることが可能となる。
【００３９】
従って、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を大きくすることにより、データの書き込み・消去時のコントロールゲート電極６０とチャネル領域３３ｉの電位差を小さくすることが可能となり、システム低電圧化に顕著な効果をもたらすことができる。
【００４０】
図４は、液晶装置１のブロック図である。液晶装置１は、画像信号、クロック信号若しくは同期信号等がＦＰＣ（フレキシブルプリント基板）１１７を経由して入力されるようになっている。なお、ＦＰＣ１１７は、外部回路接続端子２０２（図１参照）に接続されている。外部回路接続端子２０２は、図示されない配線によってメモリコントローラ回路１１２に電気的に接続され、これによって画像信号、クロック信号若しくは同期信号等をメモリコントローラ回路１１２に入力することができるようになっている。
【００４１】
液晶装置１において、例えばパソコン本体やテレビ受信アンテナ等の外部入力装置から送られてきた画像信号は、１フレーム毎にＳＲＡＭ１１３に格納（記憶）され、画像信号はメモリコントローラ回路１１２によって順次画素Ｇに入力され表示される。ＳＲＡＭ１１３には少なくとも画素Ｇに表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路１１２により、必要に応じて、ＳＲＡＭ１１３に格納された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に格納された画像信号を画素ＴＦＴ３０に入力し、これによって画素電極９と共通電極との間に電圧を印加し、液晶層５０を配向させることにより、画像表示を行うことが可能となる。
【００４２】
なお、ＳＲＡＭ１１３および不揮発性メモリ１１０に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／ＤコンバータがＴＦＴアレイ基板１０上に形成される。
【００４３】
液晶装置１では、画素Ｇに表示された画像を常にＳＲＡＭ１１３に記憶しており、画像の一時停止を容易に行うことができるようになっている。さらにＳＲＡＭ１１３に記憶された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に記憶された画像信号を画素Ｇへ入力することによって、例えば画像の録画および再生といった動作を容易に行うことができるようになっている。
【００４４】
図５〜図９は、液晶装置１の製造方法の一例を示す断面工程図である。以下の製造方法では、低温プロセスによって形成したポリシリコン膜を能動層として用い、ＴＦＴアレイ基板１０上に設けられた不揮発性メモリ１１０を構成するメモリセル及び選択ＴＦＴと、画素Ｇを構成する画素ＴＦＴ３０とを同一基板上に形成する。図５〜図９において、「メモリセル形成領域」とは、メモリセル１１０ａが形成される領域であり、「選択ＴＦＴ形成領域」とは、選択ＴＦＴ１１１ａが形成される領域である。
【００４５】
まず、図５（ａ）に示すように、ＴＦＴアレイ基板１０を構成する基板本体１０Ａとして、ガラス基板を用意し、硫酸洗浄を行う。そして、基板温度が約１５０℃から約４５０℃の温度条件下で、基板本体１０Ａの表面にプラズマＣＶＤ法によりシリコン酸化膜（ＳｉＯ２）からなる下地保護膜３１を形成する。このときの原料ガスとしては、例えばＴＥＯＳ（テトラエトキシシラン）と酸素、あるいはジシランとアンモニアとを用いることができる。
【００４６】
次に、基板本体１０Ａを外気に曝すことなく、基板温度が約１５０℃から約４５０℃の温度条件下で、同じくプラズマＣＶＤ法により基板本体１０Ａの全面に厚さが５０ｎｍ〜７５ｎｍのアモルファスシリコン膜３２ａを形成する。このときの原料ガスとしては、たとえばジシランやモノシランを用いることができる。さらに前記アモルファスシリコン膜３２ａ上に酸化シリコン膜を形成し、前記アモルファスシリコン膜３２ａにチャネルドープを行った後、ウエットエッチングにより前記酸化シリコン膜を剥離する。
【００４７】
そして、図５（ｂ）に示すように、基板本体１０Ａをレーザーアニール装置のチャンバー内へ移し、アモルファスシリコン膜３２ａにレーザ光を照射し（レーザーアニール）、アモルファスシリコン膜３２ａを結晶化することでポリシリコン膜（半導体膜）３２に変える。
【００４８】
次に、図５（ｃ）に示すように、ポリシリコン膜３２の表面にフォトリソグラフィー法を用いてレジストマスクＭを形成し、レジストマスクＭを用いてポリシリコン膜３２をパターニングする。
【００４９】
図５（ｄ）は、ポリシリコン膜３２を島状にパターニングし、メモリセル領域に第１の半導体層３３、選択ＴＦＴ形成領域に第２の半導体層３４を形成した状態を示す図である。ポリシリコン膜３２をパターニングした後は、レジストマスクＭを除去する。
【００５０】
次に、図５（ｅ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、半導体層３３，３４を覆って、酸化シリコンからなる第１の絶縁膜３５を基板本体１０Ａ上に形成する。第１の絶縁膜３５は、不揮発性メモリ１１０においてトンネル絶縁膜をなすものであり、その膜厚としては１０〜２０ｎｍ程度に設定するのが好ましい。
【００５１】
次に、図５（ｆ）に示すように、プラズマＣＶＤ法により第１の絶縁膜３５上に厚さが３０ｎｍ〜５０ｎｍのアモルファスシリコン膜を形成する。そして、基板本体１０Ａをレーザーアニール装置のチャンバー内へ移し、アモルファスシリコン膜にレーザ光を照射し（レーザーアニール）、アモルファスシリコン膜を結晶化することでポリシリコン膜（半導体膜）３６ａに変える。
【００５２】
アモルファスシリコン膜にレーザー光を照射すると、レーザーアニールの条件によっては、得られるポリシリコン膜３６ａの表面に微細な突起が形成される。例えば、アモルファスシリコン膜の表面に３ｎｍ程度の自然酸化膜が形成された状態でエキシマレーザーを照射すると、ポリシリコン膜の表面に高さ１０〜１００ｎｍの微細な突起が形成されることが確認されている。突起の間隔（ピッチ）は、レーザー光の照射条件にも依るが、２００〜３００ｎｍである。これは、アモルファスシリコン膜が瞬間的に溶融されて局所的に膨張し、この膨張によって生じる内部応力を緩和するために、ポリシリコン膜の表面に突起（リッジ）が形成されるためと考えられている。突起はレーザーアニールの冷却過程で自発的に形成され、突起の高さや間隔（密度）はポリシリコン膜全体で均一になる。
【００５３】
次に、フッ酸と硝酸の混合液を用いてポリシリコン膜３６ａを全面エッチング（エッチバック）し、突起のみを残して下地のポリシリコン膜を除去する。そして、メモリセル形成領域をマスクし、それ以外の領域のポリシリコンの突起を除去する。これにより、図６（ａ）に示すように、メモリセル形成領域に高さ１０〜１００ｎｍのポリシリコンの突起からなるフローティングゲート電極３６が形成される。
【００５４】
次に、図６（ｂ）に示すように、フローティングゲート電極３６を覆うように基板本体１０Ａ上に例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、酸化シリコンからなる第２の絶縁膜３７を形成する。ここで、本実施形態では、フローティングゲート電極３６を除く領域に第１の絶縁膜３５と第２の絶縁膜３７とが積層されたものとなっている。なお、第２の絶縁膜３７の膜厚としては、第１の絶縁膜３５及び第２の絶縁膜３７の積層体の膜厚が７５０Å（７５ｎｍ）程度になるように設定するのが好ましい。例えば第１の絶縁膜３５を１０ｎｍの膜厚で形成した場合には、第２の絶縁膜３７の膜厚を６５０Åに設定するのが望ましい。
【００５５】
次に、図６（ｃ）に示すように、前記半導体層３３，３４に不純物注入を行い、メモリセル１１０ａのＮチャネル高濃度ソース領域３３ａ、Ｎチャネル高濃度ドレイン領域３３ｄ、メモリスイッチング用のＮチャネル高濃度ソース領域３３ｅ、Ｎチャネル高濃度ドレイン領域３３ｈ、及び画素ＴＦＴのＮチャンネル高濃度ソース領域３４ａ、Ｎチャンネル高濃度ドレイン領域３４ｄを形成する。具体的には、フローティングゲート電極３６及び後述する工程により形成される画素ＴＦＴ３０のゲート電極よりも幅の広いレジストマスクＭ１を用い、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。そして、アッシングによりレジストマスクＭ１を剥離し、スクラブ洗浄（ブラシ洗浄）を行う。
【００５６】
次に、図６（ｄ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、ゲート電極の形成材料を成膜する。本実施形態では、ＴｉＮとＡｌとＴｉとを順に積層することによりゲート電極を形成する。そして、前記形成材料をパターニングすることで、第２の絶縁膜３７上に画素ＴＦＴ３０を構成するゲート電極３９が形成される。本実施形態に係る不揮発性メモリは、上述したようにメモリセル１１０ａに選択ＴＦＴ１１１ａが設けられた構成となっている。そこで、画素部における画素ＴＦＴ３０のゲート電極３９を形成するとともに、選択ＴＦＴ１１１ａを構成するゲート電極３８も同一工程にて基板上に形成している。
【００５７】
次に、図６（ｅ）に示すように、半導体層３３，３４に不純物注入を行い、メモリセル１１０ａのＮチャネル低濃度ソース領域３３ｂ、Ｎチャネル低濃度ドレイン領域３３ｃ、メモリスイッチング用のＮチャネル低濃度ソース領域３３ｆ、Ｎチャネル低濃度ドレイン領域３３ｇ、及び画素ＴＦＴ３０のＮチャンネル低濃度ソース領域３４ｂ、Ｎチャンネル低濃度ドレイン領域３４ｃを形成する。具体的には、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５８】
次に、図７（ａ）に示すように、ゲート電極３８，３９、及びフローティングゲート電極３６をマスクに用いて、絶縁膜（第１の絶縁膜３５、第２の絶縁膜３７）をエッチングする。このとき、ゲート電極３８，３９、及びフローティングゲート電極３６の下部以外の絶縁膜が除去され、半導体層３３，３４が露出する。これにより、フローティングゲート電極３６の下部には、第１の絶縁膜３５によりトンネル絶縁膜が構成される。また、ゲート電極３８，３９の下部には、第１の絶縁膜３５及び第２の絶縁膜３７の積層構造からなるゲート絶縁膜１８が構成される。
【００５９】
次に、図７（ｂ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いて、ＳｉＯ２、ＳｉＮ等からなる第３の絶縁膜４０を形成する。第３の絶縁膜４０は、メモリセル１１０ａにおけるゲート絶縁膜をなすものであり、膜厚としては数十ｎｍ程度とするのが好ましい。なお、第３の絶縁膜４０としては、酸化膜、窒化膜、酸化膜の３積層構造からなるものを採用してもよい。
【００６０】
次に、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、第３の絶縁膜４０上にコントロールゲート電極の形成材料としてフローティングゲート電極３６の形成材料と同じＡｌを成膜する。なお、コントロールゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。フローティングゲート形成材料としてはＡｌ以外にもフローティングゲート電極３６と同様に公知の導電膜を用いることができる。また、コントロールゲート電極の形成材料を成膜するに際し、ブラシによる洗浄（スクラブ洗浄）工程を設けてもよい。そして、フォトリソグラフィー法を用いてコントロールゲート電極の形成材料をパターニングすることで、図７（ｃ）に示すように、第３の絶縁膜４０上にコントロールゲート電極６０が形成される。続いて、コントロールゲート電極６０を覆うＰチャネル領域不純物注入の為のカバー絶縁膜６１を第３の絶縁膜４０上に形成する。
【００６１】
続いて、図７（ｅ）に示すように、カバー絶縁膜６１を覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜６２を形成する。この層間絶縁膜６２の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。この後、ポリシリコン膜安定化のための水素化処理を行う（ダングリングボンド低減）。
【００６２】
続いて、図８（ａ）に示すように、層間絶縁膜６２の所定領域にコンタクトホールを設け、該コンタクトホールを介して、不揮発性メモリ１１０の選択ＴＦＴ１１１ａにおける高濃度ソース領域に接続するソース電極６３、及び画素ＴＦＴ３０の高濃度ドレイン領域に接続するドレイン電極６４を形成する。なお、ソース電極６３及びドレイン電極６４は、ＴｉＮとＡｌとＴｉが順に積層された積層構造から構成される。
【００６３】
続いて、図８（ｂ）に示すように、ソース電極６３及びドレイン電極６４を覆うように例えばＣＶＤ法により、ＳｉＯ２からなるパッシベーション膜６５を形成する。
【００６４】
次に、図８（ｃ）に示すように、パッシベーション膜６５を覆って、アクリルからなる平坦化膜６６を形成し、パッシベーション膜６５にドレイン電極６４を露出するコンタクトホールをドライエッチングによって形成する。そして、コンタクトホールを介して、ドレイン電極６４に接続するＩＴＯからなる画素電極９を形成する。なお、画素ＴＦＴ３０を構成するその他の配線、不揮発性メモリを構成する、選択線、ビット線、ワード線等を製造する工程については従来と同様の手法によって形成できることから、その詳細な説明については省略する。
【００６５】
以上説明した本実施形態の電気光学装置によれば、メモリセルを構成するトンネル絶縁膜が第１の絶縁膜によって構成され、画素ＴＦＴのゲート絶縁膜が第１の絶縁膜と第２の絶縁膜との積層膜によって構成される。そのため、ゲート絶縁膜とトンネル絶縁膜とが同じ膜厚の場合にゲート絶縁膜中にトンネル電流が流れてしまう不具合、あるいはトンネル絶縁膜中にトンネル電流が流れない不具合等が防止され、画素ＴＦＴとメモリセルとをともに良好に機能させることができる。よって、これらを備えた電気光学装置は、前記不具合に起因する動作不良が防止された高信頼性のものとなる。
【００６６】
また、本実施形態の電気光学装置では、フローティングゲート電極の第２の絶縁膜と接する面に凹凸が形成され、該凹凸によって、フローティングゲート電極とコントロールゲート電極との間の容量が、フローティングゲート電極と半導体層との間の容量よりも大きくなっている。そのため、コントロールゲート電極と半導体層との間の電位差を一定とした場合、フローティングゲート電極と半導体層との間の電位差が大きくなり、フローティングゲート電極と半導体層との間にFowler-Nordheimトンネル電流（ＦＮ電流）が流れやすくなる。そのため、データの書き込み・消去時において、低電圧で書き込みや読み出しを行うことが可能な電気光学装置を提供することができる。
【００６７】
また、本実施形態の電気光学装置では、フローティングゲート電極をポリシリコンの突起のみにより形成している。そのため、膜厚の小さいフローティングゲート電極を形成することができ、この上に形成されるコントロールゲート電極や配線層に断線等が生じにくくなる。また、フローティングゲート電極は、アモルファスシリコンをレーザーアニールすることにより形成されるため、このレーザーアニールの工程によって下地の半導体層３３がアニールされ、高品質なメモリセルが提供されるようになる。
【００６８】
なお、本実施形態では、ポリシリコン膜をエッチバックし、ポリシリコンの突起のみによってフローティングゲート電極を形成した。しかし、フローティングゲート電極は、必ずしも突起のみから形成される必要はなく、突起の下地のポリシリコン膜を残した構成のフローティングゲート電極を用いても良い。この場合も、フローティングゲート電極の表面の凹凸によってフローティングゲート電極とコントロールゲート電極との間の容量を大きくすることができ、フローティングゲート電極とチャネル領域３３ｉとの間にＦＮ電流を流れ易くすることが可能である。
【００６９】
また、本実施形態では、第３の絶縁膜４０と第２の絶縁膜３７とを別の工程で形成し、コントロールゲート電極６０とゲート電極３８，３９とを別の工程で形成したが、これらの工程は共通のプロセスで形成することもできる。例えば、図６（ｄ）で第２の絶縁膜３７上に導電膜を形成し、該導電膜をパターニングすることにより、ゲート電極３８，３９とコントロールゲート電極とを一括で形成することができる。これ以降の工程は、図７（ｅ）と同じである。この方法によれば、製造プロセスが簡略化されるため、生産性の良い電気光学装置を提供することができる。
【００７０】
また、本実施形態では、画素ＴＦＴ３０と、不揮発性メモリ１１０の一部を構成するスイッチング素子とを基板本体１０Ａ上に一体に形成したが、本発明はこれに限定されることはない。例えば、不揮発性メモリ１１０だけでなく、画素部を駆動する駆動回路１０４、２０１、ＳＲＡＭ１１３、およびメモリコントローラ回路１１２を構成するＴＦＴについても同一工程により形成するようにしてもよい。この場合、より液晶装置１の製造コストの低減を図ることができる。
【００７１】
また、本実施形態では、電気光学装置として液晶装置（液晶パネル）を例に挙げて説明したが、これに限られることは無く、他の電気光学装置、例えば有機ＥＬ装置や、無機ＥＬ装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、フィールドエミッションディスプレイ装置等においても、本発明の適用が可能である。
【００７２】
（電子機器）
図９は、電子機器の一例である携帯電話６００の全体構成を示す斜視図である。携帯電話６００は、筺体６０１、複数の操作ボタンが設けられた操作部６０２、画像や動画、文字等を表示する表示部６０３を有する。表示部６０３には、本発明に係る液晶装置１が搭載される。このように、不揮発性メモリを備えた信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能な電子機器（携帯電話）６００を得ることができる。
【００７３】
図１０は、電子機器の他の例である投射型液晶表示装置（液晶プロジェクタ）の概略構成図である。投射型液晶表示装置１１００は、前記液晶装置１を含む液晶モジュール３個を、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。
【００７４】
この投射型液晶表示装置１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【００７５】
そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【００７６】
上記投射型液晶表示装置によれば、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして上記本発明の液晶装置１が用いられているので、高信頼性でかつ高機能なものとなる。
【００７７】
なお、電子機器としては、上記携帯電話６００、投射型液晶表示装置１１００以外にも、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【図面の簡単な説明】
【００７８】
【図１】電気光学装置の一例である液晶装置の概略平面図である。
【図２】マトリクス状に形成された複数の画素の等価回路図である。
【図３】不揮発性メモリの等価回路図及び概略断面図である。
【図４】液晶装置のブロック図である。
【図５】液晶装置の製造工程を示す図である。
【図６】図５に続く、液晶装置の製造工程を示す図である。
【図７】図６に続く、液晶装置の製造工程を示す図である。
【図８】図７に続く、液晶装置の製造工程を示す図である。
【図９】電子機器の一例である携帯電話の概略図である。
【図１０】電子機器の一例である投射型液晶表示装置の概略図である。
【符号の説明】
【００７９】
１…液晶装置（電気光学装置）、１０Ａ…基板本体（基板）、１８…絶縁膜、３０…画素ＴＦＴ（スイッチング素子）、３２…ポリシリコン膜、３２ａ…アモルファスシリコン膜、３３…半導体層、３４…半導体層、３５…第１の絶縁膜、３６…フローティングゲート電極、３７…第２の絶縁膜、３８…ゲート電極、３９…ゲート電極、４０…第３の絶縁膜、６０…コントロールゲート電極、１０４…走査線駆動回路（駆動回路）、１１０…不揮発性メモリ、１１１ａ，１１１ｂ…選択ＴＦＴ（選択トランジスタ）、２０２…データ線駆動回路（駆動回路）、６００…携帯電話（電子機器）、１１００…投射型液晶表示装置（電子機器）、Ｇ…画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010145796.tif 000011
【図１０】
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