(57)【要約】      （修正有）【課題】パネルへの接続のための信号線引き回しが少なく、かつチップサイズの縮小を図ったドライバＩＣ等を提供する。【解決手段】ドライバＩＣ１００の長手方向にて三分割し、中央の第１領域１００Ａにはデータ線ドライバ１３０を、第２領域１００Ｂには第１走査線ドライバ１４２Ａを、第３領域１００Ｃには第２走査線ドライバ１４２Ｂを、それぞれドライバＩＣの長辺１００Ｄに沿って配置し、他の長辺１００Ｅに沿ってインターフェース領域１０２を配置する。第１領域には、昇圧回路１４０ＡとＲＡＭ１１０とを配置する。第２領域には、第１電源回路１４０Ｂを配置する。第３領域には、第２電源回路１４０Ｃを配置する。第１領域に配置した第１電源回路からの内部基準電位Ｖｒｅｆを、第２領域を経由して、第３領域に配置した第２電源回路内の内部電源電位生成回路１４０Ｆに伝送する。内部基準電位は、ボルテージフォロアを介して電源配線層に供給する。【選択図】図４
2010145738.tif 000002
【特許請求の範囲】
【請求項１】
パネルに形成された複数のデータ線と複数の走査線とに信号を供給して、前記パネルを駆動するドライバＩＣにおいて、
パッドを備えたインターフェース領域と、
ＲＡＭと、
前記ＲＡＭからのデータに基づいて前記パネルの前記複数のデータ線にデータ信号を供給するデータ線ドライバと、
前記パネルの前記複数の走査線の一部に走査信号を供給する第１走査線ドライバと、
前記パネルの前記複数の走査線の他の一部に走査信号を供給する第２走査線ドライバと、
外部電源電位に基づいて内部基準電位を生成する内部基準電位生成回路を少なくとも含む第１電源回路と、
前記第１電源回路からの前記内部基準電位が入力され、前記内部基準電位に基づいて第１内部電源電位を生成する第１内部電源電位生成回路を少なくとも含む第２電源回路と、
前記外部電源電位、前記内部電源電位または前記第１電源回路からの出力電位に基づいて、複数の昇圧電位を生成する昇圧回路と、
を有し、
前記ドライバＩＣの長手方向にて三分割された各領域を、中央の第１領域と、両端部の第２，第３領域としたとき、前記第１領域には前記データ線ドライバが、前記第２領域には第１走査線ドライバが、前記第３領域には前記第２走査線ドライバが、それぞれ前記ドライバＩＣの長辺に沿って配置され、
前記第１〜第３領域に亘って、かつ、前記ドライバＩＣの他の長辺に沿って前記インターフェース領域が配置され、
前記第１領域には、前記インターフェース領域に隣接して設けられた前記昇圧回路と、前記昇圧回路と前記データ線ドライバとの間に設けられた前記ＲＡＭとが配置され、
前記第２領域には、前記インターフェース領域と前記第１走査線ドライバとの間に前記第１電源回路が配置され、
前記第３領域には、前記インターフェース領域と前記第２走査線ドライバとの間に前記第２電源回路が配置され、
前記第１領域に配置された前記第１電源回路内の前記内部基準電位生成回路からの前記内部基準電位を、前記第２領域を経由して、前記第３領域に配置された前記第２電源回路内の前記内部電源電位生成回路に伝送する電源配線層がさらに設けられていることを特徴とするドライバＩＣ。
【請求項２】
請求項１において、
前記内部基準電位生成回路は、前記電源配線層に接続されたボルテージフォロアを有することを特徴とするドライバＩＣ。
【請求項３】
請求項２において、
前記第１電源回路は、前記内部基準電位生成回路の出力線の途上の分岐点から前記内部基準電位が分岐入力されて、前記内部基準電位に基づいて第２内部電源電位を生成する第２内部電源電位生成回路を含み、
前記ボルテージフォロアは、前記分岐点よりも下流側にて前記内部基準電位生成回路の出力線に接続されていることを特徴とするドライバＩＣ。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２領域にはロジック回路が配置され、
前記第１電源回路に配置された前記第２内部電源電位生成回路は、前記第２内部電源電位として、前記ロジック回路に供給されるロジック電源電位を生成することを特徴とするドライバＩＣ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第２電源回路は、極性反転信号に基づいて前記パネルの対向電極に交互に切り換えて出力される正の第１対向電極電位と負の第２対向電極電位とを生成する対向電極電位生成回路を含み、
前記昇圧回路は、前記第１内部電源電位生成回路からの前記第１内部電源電位を、基準電位に対して反転昇圧して、反転昇圧電位を前記対向電極電位生成回路に供給することを特徴とするドライバＩＣ。
【請求項６】
請求項５において、
前記対向電極電位生成回路は、前記第１対向電極電位と前記第２対向電極電位とを、前記極性反転信号に基づいて交互に切り替えて対向電極電位供給線に出力する、複数のスイッチングトランジスタを含むスイッチング回路を有し、
前記第１内部電源電位は、前記複数のトランジスタのゲート電位として供給されることを特徴とするドライバＩＣ。
【請求項７】
請求項６において、
前記第２電源回路は、前記第１内部電源電位生成回路の出力線をディスチャージする第１ディスチャージ手段を含み、
前記昇圧回路は、
前記パネルを駆動する駆動モードから前記パネルを駆動しない非駆動モードへの移行の当初のディスチャージ期間に、前記対向電極電位供給線の電位が、前記第１,第２対向電極電位間の第１基準電位となるように、前記第１内部電源電位に基づいて前記対向電極電位供給線をディスチャージする第２ディスチャージ手段と、
前記パネルの非駆動時であって、少なくとも前記ディスチャージ期間内から前記ディスチャージ期間経過後に亘って、前記第２ディスチャージ手段により前記第１基準電位に設定された前記対向電極電位供給線の電位を保持する基準電位保持手段と、
を含み、
前記第１ディスチャージ手段は、前記ディスチャージ期間に前記第２ディスチャージ手段によって前記対向電極電位供給線がディスチャージされるように、前記第１内部電源電位生成回路の出力線のディスチャージを遅らせることを特徴とするドライバＩＣ。
【請求項８】
複数の走査線と複数のデータ信号線とによって駆動される電気光学素子を含むパネルと、
請求項１乃至７のいずれかに記載のドライバＩＣと、
を含むことを特徴とする電気光学装置。
【請求項９】
請求項８に記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバＩＣ、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶パネル等のフラットパネルは、消費電力が小さく小型化できるため、表示装置としての用途が拡大している。各種用途のパネルを駆動するドライバＩＣには、チップサイズの縮小が要求されている。
【０００３】
特開２００７−２４１２１８には、チップサイズを縮小したドライバＩＣの回路レイアウトが開示されている。これによると、ドライバＩＣの第１長辺に沿って設けられた入力側Ｉ／Ｆ領域と、ドライバＩＣの第２長辺に沿って設けられた出力側Ｉ／Ｆ領域と、その入力及び出力側Ｉ／Ｆ領域に挟まれた矩形領域に、複数の走査線ドライバ、複数のデータ線ドライバ、複数のＲＡＭを一列で分割配置して、極細長状のドライバＩＣを実現している。ただし、電源回路は分割配置されてはいない。
【０００４】
また、特許文献２は、電圧配線に静電容量を付加することでノイズを除去する技術が開示されている。
【特許文献１】特開２００７−２４１２１８（図５）
【特許文献２】特開２０００−１１３００３（段落０００１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１は、ドライバＩＣの縦横比を極限まで大きくして、極細長状のドライバＩＣを実現している。チップ面積を縮小する上では各回路ブロックを一列で配置していた。
【０００６】
本発明者等は、ドライバＩＣ内の回路ブロックのレイアウトの自由度をより高めることを試みたところ、新たな幾つかの課題に直面した。
【０００７】
そこで、本発明のいくつかの態様の目的は、パネルへの接続のための信号線引き回しが少なく、かつ、電源回路とパッドとの接続を容易とするために電源回路を分割配置し、しかもチップサイズの縮小を図ることができるドライバＩＣ、電気光学装置及び電子機器を提供することにある。
【０００８】
本発明のいくつかの態様の他の目的は、一方の電源回路から他方の電源回路に基準となる電源電位を比較的長い電源配線層にて伝送しながらも、電源配線層上での電源の揺れが供給元の電源回路に悪影響を与えることがないドライバＩＣ、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、パネルに形成された複数のデータ線と複数の走査線とに信号を供給して、前記パネルを駆動するドライバＩＣにおいて、
パッドを備えたインターフェース領域と、
ＲＡＭと、
前記ＲＡＭからのデータに基づいて前記パネルの前記複数のデータ線にデータ信号を供給するデータ線ドライバと、
前記パネルの前記複数の走査線の一部に走査信号を供給する第１走査線ドライバと、
前記パネルの前記複数の走査線の他の一部に走査信号を供給する第２走査線ドライバと、
外部電源電位に基づいて内部基準電位を生成する内部基準電位生成回路を少なくとも含む第１電源回路と、
前記第１電源回路からの前記内部基準電位が入力され、前記内部基準電位に基づいて内部電源電位を生成する内部電源電位生成回路を少なくとも含む第２電源回路と、
前記外部電源電位、前記内部電源電位または前記第１電源回路からの出力電位に基づいて、複数の昇圧電位を生成する昇圧回路と、
を有し、
前記ドライバＩＣの長手方向にて三分割された各領域を、中央の第１領域と、両端部の第２，第３領域としたとき、前記第１領域には前記データ線ドライバが、前記第２領域には第１走査線ドライバが、前記第３領域には前記第２走査線ドライバが、それぞれ前記ドライバＩＣの長辺に沿って配置され、
前記第１〜第３領域に亘って、かつ、前記ドライバＩＣの他の長辺に沿って前記インターフェース領域が配置され、
前記第１領域には、前記インターフェース領域に隣接して設けられた前記昇圧回路と、前記昇圧回路と前記データ線ドライバとの間に設けられた前記ＲＡＭとが配置され、
前記第２領域には、前記インターフェース領域と前記第１走査線ドライバとの間に前記第１電源回路が配置され、
前記第３領域には、前記インターフェース領域と前記第２走査線ドライバとの間に前記第２電源回路が配置され、
前記第１領域に配置された前記第１電源回路内の前記内部基準電位生成回路からの前記内部基準電位を、前記第２領域を経由して、前記第３領域に配置された前記第２電源回路内の前記内部電源電位生成回路に伝送する電源配線層がさらに設けられていることを特徴とする。
【００１０】
本発明の一態様では、先ず、データ線ドライバ、第１，第２の走査線ドライバをドライバＩＣの長辺に沿って配列することで、ドライバＩＣで配線を引き回すことなく、各ドライバの出力端子をパネルに接続することが可能となる。
【００１１】
次に、本発明の一態様でス、ドライバＩＣの他の長辺に沿って、かつ第１〜第３領域に亘って、各種パッドを含むインターフェース領域が配置されている。そして、昇圧回路及び第１，第２電源回路は、インターフェース領域と隣接して配置されている。これら昇圧回路及び第１，第２電源回路は、インターフェース領域のパッドと接続されるため、インピーダンスを低減するためにインターフェース領域と隣接して配置されている。そして、昇圧回路は第１，第２電源回路の双方から電位供給を受けるため、中央の第１領域に配置されている。
【００１２】
さらに本発明の一態様では、内部基準電位生成回路は第１電源回路にのみ設けられ、第２電源回路には内部基準電位生成回路を重複して設けていないので、チップ面積が増大することはない。また、第２電源回路には、第１電源回路からの内部基準電位を、電源配線層を介して入力する第１内部電源電位生成回路を有している。このため、第２電源回路側に近い昇圧回路に第１内部電源電位を供給するのに、配線の引き回しが不要となる。
【００１３】
また、本発明の一態様では、中央の第１領域に配置されたデータ線ドライバと隣接してＲＡＭを配置しているので、ＲＡＭ出力をデータ線ドライバに供給する配線が最短となる。
【００１４】
このように、本発明の一態様に係るドライバＩＣ内のレイアウトによれば、外部との接続のための配線引き回しが少なく、しかも内部の回路同士を結ぶ配線長が短くなり、配線レイアウトが容易となってドライバＩＣのチップ面積を縮小できる。
【００１５】
本発明の一態様では、前記内部基準電位生成回路は、前記電源配線層に接続されたボルテージフォロアを有することができる。ボルテージフォロアは入力電位と出力電位とを一定にできる上、入力段と出力段とを切り離すことができる。よって、電源配線層上にて電源電位の揺らぎが生じても、その電源配線上の電源揺らぎが第１電源回路に悪影響を与えることが無い。
【００１６】
本発明の一態様では、前記第１電源回路は、前記内部基準電位生成回路の出力線の途上の分岐点から前記内部基準電位が分岐入力されて、前記内部基準電位に基づいて第２内部電源電位を生成する第２内部電源電位生成回路を含み、前記ボルテージフォロアを、前記分岐点よりも下流側にて前記内部基準電位生成回路の出力線に接続することができる。
【００１７】
こうすると、電源配線上の電源揺らぎが第２内部電源電位生成回路に悪影響を与えることが無い。
【００１８】
本発明の一態様では、前記第２領域にはロジック回路が配置され、前記第１電源回路に配置された前記第２内部電源電位生成回路は、前記第２内部電源電位とて、前記ロジック回路に供給されるロジック電源電位を生成することができる。
【００１９】
こうすると、第２領域内にて、第２内部電源電位生成回路にて生成された第２内部電源電位を、ロジック電位としてロジック回路に供給することができ、配線は最短となる。
【００２０】
本発明の一態様では、前記第２電源回路は、極性反転信号に基づいて前記パネルの対向電極に交互に切り換えて出力される正の第１対向電極電位と負の第２対向電極電位とを生成する対向電極電位生成回路を含み、前記昇圧回路は、前記第１内部電源電位生成回路からの前記第１内部電源電位を、基準電位に対して反転昇圧して、反転昇圧電位を前記対向電極電位生成回路に供給することができる。
【００２１】
こうすると、第３領域に配置された第１内部電源電位生成回路からの第１内部電源電位を、第３領域と隣接する第１領域に配置された昇圧回路に供給し、昇圧回路にて生成された反転昇圧電位を、第３領域に配置された対向電極電位生成回路に供給できる。よって、配線の引き回しを最短にできる。
【００２２】
本発明の一態様では、前記対向電極電位生成回路は、前記第１対向電極電位と前記第２対向電極電位とを、前記極性反転信号に基づいて交互に切り替えて対向電極電位供給線に出力する、複数のスイッチングトランジスタを含むスイッチング回路を有し、前記第１内部電源電位が、前記複数のトランジスタのゲート電位として供給することができる。
【００２３】
こうすると、第３領域に配置された第１内部電源電位生成回路からの第１内部電源電位を、第３領域と隣接する第１領域に配置された昇圧回路のスイッチングトランジスタのゲート電位として供給しているので、配線の引き回しを最短にできる。
【００２４】
本発明の一態様では、前記第２電源回路は、前記内部電源電位生成回路の出力線をディスチャージする第１ディスチャージ手段を含み、
前記昇圧回路は、
前記パネルを駆動する駆動モードから前記パネルを駆動しない非駆動モードへの移行の当初のディスチャージ期間に、前記対向電極電位供給線の電位が、前記第１,第２対向電極電位間の第１基準電位となるように、前記第１内部電源電位に基づいて前記対向電極電位供給線をディスチャージする第２ディスチャージ手段と、
前記パネルの非駆動時であって、少なくとも前記ディスチャージ期間内から前記ディスチャージ期間経過後に亘って、前記第２ディスチャージ手段により前記第１基準電位に設定された前記対向電極電位供給線の電位を保持する基準電位保持手段と、
を含み、
前記第１ディスチャージ手段は、前記ディスチャージ期間に前記第２ディスチャージ手段によって前記対向電極電位供給線がディスチャージされるように、前記第１内部電源電位生成回路の出力線のディスチャージを遅らせることができる。
【００２５】
本発明の一態様によれば、対向電極電位供給線のディスチャージ動作を、第２ディスチャージ手段と基準電位保持手段とに分担させている。第２ディスチャージ手段は、非駆動モードに移行した当初のディスチャージ期間でディスチャージ動作し、基準電位保持手段はディスチャージ期間とオーバーラップする期間で動作して、ディスチャージ期間経過後も、第１基準電位に設定された対向電極電位供給線の電位を保持する。こうして、内部電源電位生成回路の出力線が第１ディスチャージ手段によってディスチャージされて、第２ディスチャージ手段によるディスチャージ動作が終了しても、基準電位保持手段により対向電極電位供給線の電位を第１基準電位に維持することができる。
【００２６】
本発明の他の態様に係る電気光学装置は、複数の走査線と複数のデータ信号線とによって駆動される電気光学素子を含むパネルと、本発明の一態様に係る駆動回路とを含むことを定義している。また、本発明のさらに他の態様に係る電子機器は、そのような電気光学装置を含むことを定義している。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２８】
（表示ユニット）
図１（Ａ）は本実施形態に係る車載用表示ユニット（広義には電気光学装置）の平面図であり、図１（Ｂ）は概略側面図である。この車載用表示ユニット１０は、パネル２０とドライバＩＣ１００とを含んでいる。
【００２９】
液晶パネル２０は、例えばＸ方向の画素数＝３２０及びＹ方向の画素数＝３２０の３２０×３２０画素を有するアモルファスＳｉ−ＴＦＴ液晶パネルである。この液晶パネル２０の各画素は、図２に示すように、ゲートが走査線（ゲート線）Ｇに接続され、ソースがデータ信号線（ソース線）Ｓに接続された薄膜トランジスタ（ＴＦＴ）Ｔと、保持容量Ｃと、画素電極Ｐ等を含んで構成される。液晶パネル２０には、Ｘ方向に沿って延び、Ｙ方向にて等間隔に配置された３２０本の走査線Ｇと、Ｙ方向に沿って延び、Ｘ方向にて等間隔に配置された３２０本のデータ信号線Ｓとを有する。液晶パネル２０は、図１（Ｂ）に示すように、走査線Ｇ、データ信号線Ｓ、薄膜トランジスタＴ及び画素電極Ｐなどが形成されたアクティブマトリクス基板２１と、全ての画素電極Ｐと対向する対向電極が形成された対向基板２２との間に、電気光学素子である液晶２３を封入することで構成されている。
【００３０】
図１に示すドライバＩＣ１００は、図示しないＭＰＵ（Micro Processor Unit）からのコマンド、コマンドに続くパラメータ又はデータに基づいて、液晶パネル２０の各画素を例えば２階調、４階調及び１６階調のいずれかのＢＰＰ（Bit Per Pixel）モードで駆動可能な１チップドライバＩＣである。このドライバＩＣ１００は、図１（Ｂ）に示すように、例えばアクティブマトリクス基板（ガラス基板）２１上の配線領域に直接搭載できるＣＯＧ（Chip on Glass）対応のバンプを有することができる。こうすると、液晶パネル２０とドライバＩＣ１００とで表示モジュール（これも電気光学装置である）を構成できる。あるいは、ドライバＩＣ１００を、アクティブマトリクス基板２１と接続されたフレキシブル基板等に搭載しても良い。
【００３１】
（ドライバＩＣ）
図３は、ドライバＩＣ１００のブロック図である。図３において、システムインターフェース１０２は、ＭＰＵとの間で信号を入出力するためのインターフェース領域である。このシステムインターフェース１０２には、各種電源端子、入出力端子、コントロール端子、外付け端子等を有する。
【００３２】
制御ロジック回路１０４は、データバス端子またはシリアルデータ入力端子からのコマンド／パラメータのデコーダとレジスタ等を備える。不揮発性メモリであるマルチタイムＰＲＯＭ１０６は、このドライバＩＣ１００が接続される液晶パネル２０に固有の制御データ例えば画質調整データとして、例えば対向電極に印加される電圧値ＶＣＯＭＨ用電子ボリュームのオフセット調整のための制御データ等が記憶される。こうして、液晶パネル２０とセットで用いられるドライバＩＣ内に、その液晶パネル２０に固有の制御データを格納しておくことで、液晶パネル２０とドライバＩＣ１００とで構成される表示モジュール単位で画質調整が可能となる。なお、このドライバＩＣ１００またはＭＰＵにはマルチタイムＰＲＯＭ１０６よりも大容量の不揮発性メモリ例えばＥ２ＰＲＯＭが接続され、液晶パネル２０に固有の制御データ以外の制御データを格納することができる。なお、マルチタイムＰＲＯＭ１０６は５回程度まで電気的に書き換え可能であり、上述した画質調整データの他、ユーザＩＤデータ等も格納できる。また、発振回路１０８は、ドライバＩＣ１００内部にて基準クロックを生成する。
【００３３】
ドライバＩＣ１００は、表示データを記憶する表示データＲＡＭ１１０を内蔵している。本実施形態では、３２０×３２０個の各画素を最大階調数１６（４ＢＰＰ）で表示するために、３２０×３２０×４ビットの記憶容量を有する。つまり、表示データＲＡＭ１１０は、４ＢＰＰモードでは少なくとも１フレーム分の表示データを記憶できる。１画素あたりの階調数が減少すれば、１フレーム分の表示データは少なくなり、ＢＰＰ(Bit Per Pixel)のビット数に反比例して、ＲＡＭ１１０に格納できる表示データのフレーム数は増加する。つまり、２ＢＰＰ（４階調）では１フレームデータは３２０×３２０×２ビットとなるので、表示データＲＡＭ１１０には２フレーム分の表示データを格納できる。同様に、１ＢＰＰ（２階調）では１フレームデータは３２０×３２０×１ビットとなるので、表示データＲＡＭ１１０には４フレーム分の表示データを格納できる。
【００３４】
表示データＲＡＭ１１０の周辺回路として、Ｉ／Ｏバッファ１１２、表示タイミング発生回路１１４、ページアドレス回路１１６、カラムアドレス回路１１８及びラインアドレス回路１２０を有する。ＭＰＵと表示データＲＡＭ１１０との間は、システムインターフェース１０２、制御ロジック１０４及びＩ／Ｏバッファ１１２を介してデータが入出力される。なお、制御ロジック１０４には、各種デコーダ及びレジスタの他に、ライトバスホルダとリードバスホルダ等を有することができる。
【００３５】
表示データＲＡＭ１１０のアドレスは、ＭＰＵとの間で表示データを入出力する際にはページアドレス回路１１６とカラムアドレス回路１１８が用いられ、液晶パネル２０を駆動する際にラインアドレス回路１２０が用いられる。これらアドレス回路１１６−１２０には、表示タイミング発生回路１１４からのタイミング信号が入力される。
【００３６】
表示データＲＡＭ１１０の表示データに基づいて液晶パネル２０を駆動するために、表示データラッチ回路１２２と、３２０本のソース線Ｓを駆動するソースドライバ（広義にはドライバ回路）１３０が設けられている。
【００３７】
ドライバＩＣ１００の各部に電位を供給する電源回路１４０が設けられている。この電源回路１４０は、外部から供給される電位に基づいて、ドライバＩＣ１００の各部に必要な電位を生成して供給する。電源回路１４０は、ソースドライバ１３０内部に設けられたデジタル−アナログ変換回路（ＤＡＣ）に階調電圧を供給するためのガンマ回路１４０Ｄ（図４参照）を含んでいる。また、ドライバＩＣ１００は、３２０本のゲート線Ｇを駆動するゲートドライバ１４２Ａ，１４２Ｂを有する。
【００３８】
（ドライバＩＣの全体レイアウト）
図４は、ドライバＩＣ１００の全体レイアウトの一例を示している。ドライバＩＣの長手方向Ｘにて三分割された各領域を、中央の第１領域１００Ａとその左右の第２，第３領域１００Ｂ，１００Ｃとする。本実施形態では、第１領域１００Ａにはソースドライバ（データ線ドライバ）１３０が、第２領域１００Ｂにはゲートドライバ（第１走査線ドライバ）１４２Ａが、第３領域１００Ｃにはゲートドライバ（第２走査線ドライバ）１４２Ｂが、ドライバＩＣ１００の長辺１００Ｄに沿ってそれぞれ配置されている。
【００３９】
ソースドライバ１３０、ゲートドライバ１４２Ａ，１４２Ｂは、図１の表示パネル２０のソース線Ｓ、ゲート線Ｇ（図２参照）に接続されるパッドを含む。ソースドライバ１３０、ゲートドライバ１４２Ａ，１４２ＢをドライバＩＣ１００の長辺１００Ｄ（図１（Ａ）及び図４参照）に沿って配列することで、ドライバＩＣ１００内で配線を引き回すことなく表示パネル２０との接続が可能となる。
【００４０】
表示データＲＡＭ１１０は、第１領域１００Ａに配置されている。表示データＲＡＭ１１０はソースドライバ１３０に接続されることから、第１領域１００Ａにて表示データＲＡＭ１１０をソースドライバ１３０と隣接して配置している。
【００４１】
また、ドライバＩＣ１００の他の長辺１００Ｅに沿って、第１〜第３領域１００Ａ〜１００Ｃに亘って、各種パッドを含むシステムインターフェース（インターフェース領域）１０２が配置されている。
【００４２】
電源回路１４０は、第１領域１００Ａ、第２領域１００Ｂ及び第３領域１００Ｃに分割配置されている。第１領域１００Ａには、システムインターフェース１０２と隣接して昇圧回路１４０Ａが配置されている。第２領域１００Ｂには、内部基準電位や各種動作電位を発生させるメイン電源回路（第１電源回路）１４０Ｂがシステムインターフェース１０２と隣接して配置されている。第３領域１００Ｃには、対向電極電位ＶＣＯＭを発生させるＶＣＯＭ生成回路（対向電極電位生成回路）１４０Ｃがシステムインターフェース１０２と隣接して設けられている。なお、電源回路１４０は、システムインターフェース１０２のパッドと接続されるため、インピーダンスを低減するためにシステムインターフェース１０２と隣接して配置されている。また、第２領域１００Ｂには、ガンマ回路１４０Ｄや制御ロジック回路１０４がさらに配置されている。
【００４３】
本実施形態では、メイン電源回路１４０ＢからＶＣＯＭ生成回路１４０Ｃに、例えば内部基準電位Ｖｒｅｆや内部電源電位（第２内部電源電位）ＶＲＥＧを、内部電源配線１４１Ａ，１４１Ｂを介して供給している。そして、第３領域１００Ｃには、内部基準電位Ｖｒｅｆが入力され、外部電源電位ＶＤＤ２に基づいて内部電源電位（第１内部電源電位）ＶＬＤＯ１，ＶＬＤＯ２を生成するＶＬＤＯ１レギュレータ（第１内部電源電位生成回路）１４０Ｅ及びＶＬＤＯ２レギュレータ（第１内部電源電位生成回路）１４０Ｆがさらに設けられている。なお、本実施形態では、ＶＣＯＭ生成回路１４０ＣとＶＬＤＯ１レギュレータ１４０ＥとＶＬＤＯ２レギュレータ１４０Ｆとで、第２電源回路を構成するものとする。
【００４４】
（電源回路）
図５は、電源回路１４０のブロック図である。図５において、図４の第１領域１００Ａに配置される昇圧回路１４０Ａとして、例えば一次昇圧回路２１０、二次昇圧回路２２０、三次昇圧回路２３０及び四次昇圧回路２４０が設けられている。第１領域１００Ａに配置される各昇圧回路２１０〜２４０と、図４の第３領域に配置されるＶＣＯＭ生成回路１４０Ｃ、ＶＬＤＯ１レギュレータ１４０Ｅ及びＶＬＤＯ２レギュレータ１４０Ｆとを除いて、その他の内部基準電位生成回路２００、各種レギュレータ２０１−１〜２０１−８及び電源制御回路２０２が、第２領域１００Ｂに配置されている。電源制御回路２０２は、レジスタやタイマー等を含んでいる。
【００４５】
ここで、本実施形態では、第２領域１００Ｂに配置されたメイン電源回路１４０Ｂにのみ内部基準電位生成回路２００を設け、第３領域１００Ｃには内部基準電位生成回路２００を設けていない。そのため、後述するように、第２領域１００Ｂに配置された内部基準電位生成回路２００より内部電源配線１４１Ｂを介して第３領域１００Ｃに配置された第１内部電源電位生成回路１４０Ｅ，１４０Ｆに、内部基準電位Ｖｒｅｆを伝送している。このように、電源回路１４０を分割し、その一つにのみ内部基準電位生成回路２００を設けているため、基準電位発生回路を各分割領域に重複して配置する必要がなく、チップ面積は増大しない。
【００４６】
図６は、内部基準電位生成回路２００、各種レギュレータ２０１−１〜２０１−７及び昇圧回路２１０〜２４０にて生成される各種の電位の関係を示している。図６において、外部電源電位はＶＤＤ２（例えば５Ｖ程度）とＶＳＳ（０Ｖ）である。内部基準電位生成回路２００は、外部電源電位ＶＤＤ２に基づいて、内部基準電位Ｖｒｅｆを発生する。内部電源電位としては、第１内部電源電位である一次昇圧基準電位ＶＬＤＯ１（例えば３．０５Ｖ）及び二次昇圧基準電位ＶＬＤＯ２（例えば２．５Ｖ）の他、第２内部電源電位であるＶＲＥＧ、ＶＤＤ等がある。
【００４７】
これらの外部電位ＶＤＤ２，ＶＳＳ、内部基準電位Ｖｒｅｆ、内部電源電位ＶＬＤＯ１，ＶＤＤなどに基づいて、各種レギュレータ２０１−１〜２０１−７及び昇圧回路２１０〜２４０にて動作電圧が生成されている。
【００４８】
昇圧回路１４０Ａでの動作を説明する。一次昇圧回路２１０は、一次昇圧基準電位ＶＬＤＯ１（例えば３．０５Ｖ）を例えば２倍昇圧して、電位ＶＯＵＴ（例えば６．１Ｖ）を生成する。二次昇圧回路２２０は、二次昇圧基準電位ＶＬＤＯ２を（−１）倍して、第２対向電極電位ＶＣＯＭＬの生成に用いる反転昇圧電位ＶＯＵＴＭ（例えば−２．５Ｖ）を生成する。三次昇圧回路２３０は、入力電圧（ＶＯＦＲＥＧ）を、電位ＶＯＵＴＭを基準として（−ｎ）倍して、ゲートドライバ負電源電位ＶＥＥ（例えば−１５Ｖ）を生成する。四次昇圧回路２４０は、入力電圧（ＶＯＮＲＥＧ−ＶＥＥ）を、電位ＶＯＮＲＥＧを基準に１倍してゲートドライバ正電源電位ＶＤＤＨＧを生成する。これらの各昇圧回路２１０，２２０，２３０，２４０は、それぞれチャージポンプ式ＤＣ／ＤＣコンバータ等にて構成することができる。
【００４９】
図７は、メイン電源回路１４０Ｂ内に設けられる内部基準電位生成回路２００等を示す回路図である。図７において、内部基準電位生成回路２００は例えばバンドギャップリファレンス回路にて形成され、電源電位ＶＤＤ２や温度に依存しない内部基準電位Ｖｒｅｆを出力する。なお、バンドギャップリファレンス回路２００の出力電位を図示しないレギュレータにてレギュレートした電位を、内部基準電位Ｖｒｅｆとしてもよい。
【００５０】
バンドギャップリファレンス回路２００にて発生した内部基準電位Ｖｒｅｆは、種々の内部電源電位の生成に用いられる。図７では、ＶＲＥＧレギュレータ２０１−６及びＶＤＤレギュレータ２０１−７に内部基準電位Ｖｒｅｆが入力され、第２内部電源電位ＶＲＥＧ，ＶＤＤが生成される。第２内部電源電位ＶＲＥＧは、例えば５Ｖ程度の定電圧であり、ＶＣＯＭ発生回路１４０Ｃ等に供給される。他の第２内部電源電位ＶＤＤはロジック電位（例えば１．８Ｖ）であり、ロジック回路１０４等に供給される。
【００５１】
（内部基準電位Ｖｒｅｆの伝送）
上述の通り、本実施形態では、第２領域１００Ｂに配置されたメイン電源回路１４０Ｂから、第１領域１００Ａを経て、第３領域１００Ｃに配置されたＶＬＯＤ１・ＶＬＤＯ２レギュレータ１４０Ｅ，１４０Ｆに、内部基準電位Ｖｒｅｆを、内部電源配線１４１Ａを介して供給している。ここで、内部基準電位Ｖｒｅｆは、図７に示すように、メイン電源回路１４０Ｂに配置されたＶＲＥＧレギュレータ２０１−６及びＶＤＤレギュレータ２０１−７に入力され、第２内部電源電位ＶＲＥＧ，ＶＤＤを生成するための基準電位として用いられている。
【００５２】
もし、内部電源配線１４１Ａ上にて内部電源電位Ｖｒｅｆに揺らぎが生ずると、その電源電位の揺らぎはＶＲＥＧレギュレータ２０１−６及びＶＤＤレギュレータ２０１−７等の第２内部電源電位生成回路にも入力され、第２内部電源電位ＶＲＥＧ，ＶＤＤが変動してしまう。
【００５３】
そこで、本実施形態では、図７に示すように、第２領域１００Ｂに配置された内部基準電位生成回路２００の出力線２００−１には、ＶＲＥＧレギュレータ２０１−６及びＶＤＤレギュレータ２０１−７への分岐配線２００−２の分岐点Ｐよりも下流側に、ボルテージフォロア２００Ａを配置している。ボルテージフォロア２００Ａでは、その入力電位と出力電位とは、共に内部基準電位Ｖｒｅｆで一定である。しかも、ボルテージフォロア２００Ａを介在させることで、その入力段と出力段とを切り離すことができるので、出力段側の内部電源配線１４１Ａにて生ずる電源電位の揺らぎが入力段側に伝達されることを遮断できる。
【００５４】
ここで、電源配線に静電容量を付加することでノイズを除去する技術は、例えば特許文献２等にて公知である。よって、電源配線１４１Ａに静電容量を付加することも可能である。しかし、本実施形態では、内部電源配線１４１Ａは、表示データＲＡＭ１１０やソースドライバ１３０が配置された第１領域に配置されるため、静電容量を配置するスペースを確保することが困難である。また、静電容量を外付けするにしても、外付けされた静電容量を内部電源配線１４１Ａに接続する配線スペースの確保も困難である。
【００５５】
そのため、本実施形態では、内部電源配線１４１Ａの基端側にボルテージフォロア２００Ａを接続することで、第２内部電源電位ＶＲＥＧ，ＶＤＤの電位変動を防止している。
【００５６】
この内部電源配線１４１Ａ，１４１Ｂは、多層配線例えば５層配線の最上層に形成することができる。内部電源配線１４１Ａ，１４１Ｂの直下の配線層（例えば４層）にはシールド層を配置して、ノイズ源の影響を遮断することができる。また、内部電源配線１４１Ａ，１４１Ｂの両側には接地電位ＶＳＳの電源配線を配置して、ノイズの影響を低減することができる。
【００５７】
（対向電極電位ＶＣＯＭを生成する回路）
図８は、対向電極電位ＶＣＯＭの生成に関係する回路として、ＶＬＤＯ２レギュレータ１４０Ｆ、二次昇圧回路２２０及びＶＣＯＭ生成回路１４０Ｃの一例を示している。
【００５８】
ＶＣＯＭ生成回路１４０Ｃは、極性反転信号に基づいて、正電位である第１対向電極電位ＶＣＯＭＨ（例えば＋４Ｖ）と、負電位である第２対向電極電位ＶＣＯＭＬ（例えば−１Ｖ）とを切り換えて出力するものである。本実施形態は、極性反転駆動法として、ライン反転駆動法、フレーム反転駆動法などを採用することができる。このＶＣＯＭ生成回路１４０Ｃは、ＶＣＯＭＨレギュレータ３００、ＶＣＯＭＬレギュレータ３１０、スイッチング回路３２０を含んでいる。
【００５９】
ＶＣＯＭＨレギュレータ３００は、電源電位としてＶＯＵＴ電位とＶＳＳ電位が供給される。第１対向電極電位ＶＣＯＭＨは、レジスタからの固定値に、必要に応じてマルチタイムＰＲＯＭ１０６からのオフセット値が図示しないレジスタを介して加算器にて加算され、その値が入力される電子ボリュームにて調整された値に基づいて決定される。
【００６０】
ＶＣＯＭＬレギュレータ３１０は、ＶＬＤＯ２レギュレータ１４０Ｆからの電位ＶＬＤＯ２と、二次昇圧回路２２０からの反転昇圧電位ＶＯＵＴＭとが電源電位として供給される。第２対向電極電位ＶＣＯＭＬは、ＶＣＯＭＨ−（２×ＶＣＡ）（電位ＶＣＡは電源回路１４０で生成される）を満たすように設定することができる。
【００６１】
スイッチング回路３２０は、ＶＣＯＭＨ電位供給線３０１とＶＣＯＭＬ電位供給線３０２との間に直列接続され、極性反転信号に基づいて相補的にオン／オフ駆動される２つのトランジスタＴｒ１，Ｔｒ２を有する。トランジスタＴｒ１がオンすると第１対向電極電位ＶＣＯＭＨが、トランジスタＴｒ２がオンすると第２対向電極電位ＶＣＯＭＬが、それぞれ択一的にＶＣＯＭ電位供給線３０３を介してパネル２０の対向電極に供給される。
【００６２】
ＶＬＤＯ２レギュレータ（第１内部電源電位生成回路）１４０Ｆは、電源電位として外部電源電位ＶＤＤ２とＶＳＳが供給され、第２領域１００Ｂ内の内部基準電位生成回路２００からボルテージフォロア２００Ａ及び内部電源配線１４１Ａを経て内部基準電位Ｖｒｅｆ（例えば１．５Ｖ）が入力されて、第１内部電源電位ＶＬＤＯ２（例えば２．５Ｖ）を生成する。なお、ＶＬＤＯ２レギュレータ１４０Ｆの出力線であるＶＬＤＯ２電位出力線２２１は、抵抗ＲとディスチャージトランジスタＴｒ３とを介して接地されている。このディスチャージトランジスタＴｒ３は、パネル２０の非駆動時例えばスリープモードの時にゲート信号Ｃによりオン駆動され、抵抗Ｒと図示しない容量Ｃ（寄生容量でも可）とのＲＣ時定数に従ってＶＬＤＯ２電位出力線２２１の電位は０Ｖとなる。ＶＬＤＯ２電位出力線２２１をディスチャージする構成が、第１ディスチャージ手段に相当する。
【００６３】
二次昇圧回路２２０は、ＶＬＤＯ２レギュレータ１４０Ｆの出力線であるＶＬＤＯ２電位出力線２２１と、ＶＯＵＴＭ電位出力線（昇圧電位出力線）２２２との間に直列接続された４つのトランジスタＴｒ４〜Ｔｒ７を含む。容量Ｃ１は、トランジスタＴｒ４，Ｔｒ５のソース・ドレイン接続点と、トランジスタＴｒ６，Ｔｒ７のソース・ドレイン接続点とに接続されている。容量（保持容量）Ｃ２は、接地線２２３とＶＯＵＴＭ電位出力線２２２との間に接続されている。
【００６４】
二次昇圧回路２２０では、トランジスタＴｒ４，Ｔｒ６がオン、トランジスタＴｒ５，Ｔｒ７がオフすると、容量Ｃ１はＶＬＤＯ２電位出力線２２１と接地線２２３とに接続されて、ＶＬＤＯ２電位出力線２２１の電位２．５Ｖの電荷がチャージされる。その後、トランジスタＴｒ４，Ｔｒ６がオフ、トランジスタＴｒ５，Ｔｒ７がオンすると、容量Ｃ２はＶＯＵＴＭ電位出力線２２２と接地線２２３とに接続されて、容量Ｃ１の電荷が容量Ｃ２に移動して、容量Ｃ２には−２．５Ｖの電荷がチャージされる。これを繰り返すことで、容量Ｃ１には＋２．５Ｖの電荷が、容量Ｃ２には−２．５Ｖの電荷がチャージされ続け、ＶＯＵＴＭ電位出力線２２２の電位は、ＶＬＤＯ２電位出力線２２１の電位が基準電位ＶＳＳに対して反転昇圧された結果としての−２．５Ｖに保持される。
【００６５】
（ＶＣＯＭ電位出力線のためのディスチャージの実施形態１）
本実施形態では、パネル２０を駆動する駆動モードからパネル２０を駆動しない非駆動モード（例えばスリープモード）への移行の当初のディスチャージ期間に、対向電極電位（ＶＣＯＭ）供給線３０３の電位が、第１,第２対向電極電位ＶＣＯＭＨ，ＶＣＯＭＬ間の第１基準電位（例えばＶＳＳ＝０Ｖ）となるようにディスチャージする第２ディスチャージ手段例えば第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２と、パネル２０の非駆動時であって、少なくともディスチャージ期間Ｔ１経過後に、第２ディスチャージ手段ＭＶ１，ＭＶ２により基準電位ＶＳＳに設定されたＶＣＯＭ電位供給線３０３の電位を保持する基準電位保持手段（第１基準電位保持手段ともいう）例えば第１，第２の電位保持トランジスタＨＶ１，ＨＶ２と、を有することができる（図８参照）。
【００６６】
第１のディスチャージトランジスタＭＶ１と第１の電位保持トランジスタＨＶ１とは、ＶＣＯＭ供給線３０３とＶＣＯＭＬ供給線３０２との間に並列接続されている。第２のディスチャージトランジスタＭＶ２と第２の電位保持トランジスタＨＶ２とは、ＶＣＯＭＬ供給線３０２と接地線（基準電位線）３０４との間に並列接続されている。
【００６７】
ここで、本実施形態では、耐圧が異なる３種類のトランジスタを用いてドライバＩＣ１００を形成している。ゲートへのオン電位がロジック基準電位ＶＤＤ（＝１．８Ｖ）で動作する低耐圧のトランジスタＬＶと、ゲートへのオン電位が例えば内部電源電位ＶＬＤＯ２（＝２．５Ｖ）で動作する中耐圧（例えば６．２Ｖ耐圧）のトランジスタＭＶと、ゲートへのオン電位が外部電源電位ＶＤＤ２（＝５Ｖ）で動作する高耐圧（例えば３０Ｖ耐圧）のトランジスタＨＶと、の３種類である。
【００６８】
高耐圧トランジスタＨＶは、図９に示すようにツィンウェル構造を持つ。つまり、例えばＰ型基板ＰｓｕｂにＰ型ウェルＮＷＥＬＬが形成され、そのＰ型ウェルＰＷＥＬＬ内にソース・ドレインとなるＮ型不純物層が形成されている。Ｐ型基板Ｐｓｕｂ及びＰ型ウェルＮＷＥＬＬは電位ＶＥＥ（＝−１５Ｖ）に設定される。本実施形態に用いる高耐圧トランジスタＨＶは耐圧が例えば３０Ｖである。
【００６９】
中耐圧トランジスタＭＶは、図１０に示すようにトリプルウェル構造を持つ。つまり、例えばＰ型基板ＰｓｕｂにＮ型ウェルＮＷＥＬＬが形成され、Ｎ型ウェルＮＷＥＬＬ内にＰ型ウェルＰＷＥＬＬが形成され、そのＰ型ウェルＰＷＥＬＬ内にソース・ドレインとなるＮ型不純物層が形成されている。Ｐ型基板Ｐｓｕｂが電位ＶＥＥに設定されるので、ＰウェルＰＷＥＬＬの電位をＰ型基板Ｐｓｕｂと分離するためにＮ型ウェルＮＷＥＬＬが設けられている。第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２では、ＰウェルＰＷＥＬＬの電位を−１Ｖに設定しており、Ｎ型ウェルＮＷＥＬＬは＋３Ｖに設定している。本実施形態に用いる中耐圧トランジスタＭＶは耐圧が例えば６．２Ｖである。
【００７０】
ここで、携帯電話向けでは、外部電源電位ＶＤＤ２は最大３．１Ｖであった。そのため、ディスチャージトランジスタＭＶを用いた時、そのゲート電圧として、ＶＯＵＴＭ（最大−３．１Ｖ）とＶＤＤ２(最大＋３．１Ｖ)を用いることで、ディスチャージトランジスタＭＶの耐圧６．２Ｖの範囲に収まるように止めることができた。
【００７１】
しかし、車載向けでは外部電源電位ＶＤＤ２は最大５．５Ｖであるため、外部電源電位ＶＤＤ２をゲート電位としたディスチャージトランジスタＭＶは、耐圧の点で採用することができない。そのため、本実施形態では、ディスチャージトランジスタＭＶのゲート電位には外部電源電位ＶＤＤ２を用いていない。
【００７２】
図１１は、対向電極電位供給線のディスチャージ動作のタイミングチャートである。信号Ａは、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２のゲートに供給される信号であり、オン電位はＶＬＤＯ２電位（第１内部電源電位）、オフ電位はＶＯＵＴＭ電位である。信号Ｂは、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２のゲートに供給される信号であり、オン電位はＶＤＤ２電位、オフ電位はＶＥＥ電位である。信号Ｃは、ディスチャージトランジスタＴｒ３のゲートに供給される信号であり、オン電位はＶＤＤ２電位、オフ電位はＶＳＳ電位である。
【００７３】
図１２に、信号Ａ，Ｂ，Ｃの生成回路を示す。電源制御回路２０２は、第１〜第３レベルシフタ３３０〜３３２に接続されている。第１レベルシフタ３３０からは信号Ａが、第２レベルシフタ３３１からは信号Ｂが、第３レベルシフタ３３２からは信号Ｃが出力される。信号Ａ〜Ｃがオン電位となるかオフ電位となるかは、電源制御回路２０２からの制御信号ＣＯＮＴ１，ＣＯＮＴ２に基づいて決定される。第１，第２レベルシフタ３３０，３３１には第１制御信号ＣＯＮＴ１が、第３レベルシフタ３３２には第２制御信号ＣＯＮＴ２が入力される。
【００７４】
図１１において、非駆動モード信号例えばスリープ信号が入力される以前では、信号ＡはＶＯＵＴＭ電位、信号Ｂは電位ＶＥＥであり、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２及び電位保持トランジスタＨＶ１，ＨＶ２は全てオフ状態である。ＶＬＤＯ２出力線２２１をディスチャージさせるディスチャージトランジスタＴｒ３もオフされている。よって、スリープ信号入力前は、極性反転信号に基づくスイチッング回路３２０の動作により、ＶＣＯＭ供給線３０３からは第１対向電極電位ＶＣＯＭＨまたは第２対向電極電位ＶＣＯＭＬが出力される。
【００７５】
スリープ信号が入力されると、図１２の第１制御信号ＣＯＮＴ１に基づいて、信号Ａはオン電位ＶＬＤＯ２に、信号Ｂはオン電位ＶＤＤ２に変化する（図１１参照）。ただし、図１１に示す信号Ｃは、電源制御回路２０２内のタイマー等の設定により設定された図１２の第２制御信号ＣＯＮＴ２に基づいて、信号Ａ，Ｂよりも遅れて立ち上がる。つまり、本実施形態では、ＶＬＤＯ２レギュレータ１４０Ｆの出力電位ＶＬＤＯ２のディスチャージを遅らせている。
【００７６】
ここで、信号Ａのオン電位ＶＬＤＯ２は、第１内部電源電位生成回路であるＶＬＤＯ２レギュレータ１４０Ｆの出力電位であるので、スリープ時にはディスチャージされることが好ましい。しかし、この出力電位ＶＬＤＯ２は第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２のオン電位であるので、出力電位ＶＬＤＯ２がスリープモードの初期で第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２のしきい値電圧を下回ると、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２のオン動作がごく短時間となり、ＶＣＯＭ供給線３０３をディスチャージさせることができない。
【００７７】
そこで、本実施形態では、ＶＬＤＯ２レギュレータ１４０Ｆの出力電位ＶＬＤＯ２のディスチャージタイミング、つまり信号Ｃの立ち上がりタイミング時刻ｔ２を遅らせている。よって、スリープ信号が入力された時刻ｔ０から時刻ｔ２までのディスチャージ期間Ｔ１に亘って、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２のオン動作が継続し、その間に、ＶＣＯＭ供給線３０３をディスチャージすることができる。
【００７８】
本実施形態では、ディスチャージ期間Ｔ１の終期である時刻ｔ２よりも前の時刻ｔ１に、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２をオン動作させている。
【００７９】
ここで、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２は、図９に示すように、バックゲートとして逆バイアス電位ＶＥＥが印加されているのでしきい値電圧が高くなっており、オン電位ＶＤＤ２がゲートに印加されても、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２はオンしない。
【００８０】
逆バイアス電位ＶＥＥは三次昇圧回路２３０にて生成されている。この三次昇圧回路２３０を含め、全ての昇圧回路１４０Ａは、スリープ状態のようなパネル非駆動時にはその動作が停止される。ここで、三次昇圧回路２３０は図８に示す二次昇圧回路２２０と同様にチャージポンプ式ＤＣ／ＤＣコンバータ等であれば、トランジスタ駆動を停止することで、最終段の保持容量にチャージされていた電位ＶＥＥに相当する電荷は、補給されることなく徐々にディスチャージされる。
【００８１】
このため、図１１に示すように、電位ＶＥＥはスリープ信号の入力後徐々にディスチャージされ、やがてはＶＳＳ（＝０Ｖ）に達する。よって、図１０において、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２のバックゲートへの逆バイアス電位ＶＥＥは徐々に０Ｖになるため、それに従いしきい値電圧が低下し、時刻ｔ１にて第１，第２の電位保持トランジスタＨＶ１，ＨＶ２はオンする。この時刻ｔ１がディスチャージ期間Ｔ１の終期の時刻ｔ１よりも前であれば、ＶＣＯＭ供給線３０３のディスチャージ状態をスリープ期間に亘って維持することができる。
【００８２】
（ＶＣＯＭ電位出力線のためのディスチャージの実施形態２）
図１３は、対向電極電位供給線の他のディスチャージ動作のタイミングチャートであり、図１４は、ディスチャージトランジスタ、電位保持トランジスタの他のゲート信号生成回路を示す図である。
【００８３】
図１３が図１１と相違する点は、先ず、信号Ａ，Ｂ，Ｃの立ち上がりタイミングを同時にした点である。このために、図１４に示すように、第１，第２，第３レベルシフタ３３０〜３３２には、第１制御信号ＣＯＮＴ１が共に入力されている。
【００８４】
ここで、図１３では、図８に示すディスチャージトランジスタＴｒ３が、パネル２０のスリープモードの時にゲート信号Ｃによりオン駆動されるが、抵抗Ｒと図示しない容量Ｃ（寄生容量でも可）とのＲＣ時定数により、ＶＬＤＯ２電位出力線２２１の電位がディスチャージされるのに時間を要することを利用している。つまり、図１１では無視できたＲＣ時定数を図１３では大きく設定している。
【００８５】
こうすると、図１３に示すように、タイミング信号Ｃが立ち上がって、図８に示すディスチャージトランジスタＴｒ３がオンしても、ＶＬＤＯ２電位出力線２２１の電位は徐々に低下する。
【００８６】
従って、ＶＬＤＯ２電位出力線２２１のＶＬＤＯ２電位が、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２のしきい値電圧を下回る時刻ｔ２まで、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２はオンし続けることになる。よって、時刻ｔ０〜ｔ２まで、第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２によりＶＣＯＭ供給線３０３をディスチャージさせることができる。
【００８７】
また、図１３においても、図１１と同様に、時刻ｔ１にて第１，第２の電位保持トランジスタＨＶ１，ＨＶ２はオンする。この時刻ｔ１がディスチャージ期間Ｔ１の終期の時刻ｔ１よりも前であれば、ＶＣＯＭ供給線３０３のディスチャージ状態をスリープ期間に亘って維持することができる。
【００８８】
（ＶＣＯＭ電位出力線のためのディスチャージの実施形態３）
図１５は、第２ディスチャージ手段と第１基準電位保持手段の変形例を示している。図１５では、第２ディスチャージ手段として、ＶＣＯＭ供給線３０３と接地線３０４との間に設けられた第１ディスチャージトランジスタＭＶ１を有する。つまり、図８のように第１，第２のディスチャージトランジスタＭＶ１，ＭＶ２を必ずしも設ける必要はない。図１５の例であっても、図１１または図１３の制御信号Ａ，Ｃによって、ディスチャージ期間Ｔ１に亘って第１ディスチャージトランジスタＭＶ１をオンさせ、ＶＣＯＭ供給線３０３をディスチャージさせることができる。
【００８９】
同様に、第１基準電位保持手段として、ＶＣＯＭ供給線３０３と接地線３０４との間とに接続された第１の電位保持トランジスタＨＶ１を設けるものでも良い。つまり、図８のように第１，第２の電位保持トランジスタＨＶ１，ＨＶ２を必ずしも設ける必要はない。図１５の例であっても、図１１または図１３の制御信号Ｂと電位ＶＥＥとによって、ディスチャージ期間Ｔ１の終了前からディスチャージ期間Ｔ１の終了後も第１の電位保持トランジスタＨＶ１をオンさせ、スリープ期間に亘ってＶＣＯＭ供給線３０３をディスチャージさせることができる。
【００９０】
（ＶＣＯＭ電位出力線のためのディスチャージの実施形態４）
図１６は、第２ディスチャージ手段と第１基準電位保持手段の他の変形例を示している。図１６では、第２ディスチャージ手段として、ＶＣＯＭ供給線３０３と、接地線３０４との間に設けられた第１ディスチャージトランジスタＭＶを有する点で、図１５と同じである。しかし、第１電位保持手段が図１４とは異なり、ＶＣＯＭ供給線３０３と、接地線３０４との間に接続されたプルダウン抵抗Ｒ１にて構成されている。
【００９１】
図１１または図１３に示すように、ディスチャージ期間Ｔ１内にＶＣＯＭ供給線３０３がディスチャージして０Ｖになっていれば、その後は、同電位であるＶＣＯＭ供給線３０３と接地線３０４とがプルダウン抵抗Ｒ１によりショートされ続けるので、スリープ期間に亘ってＶＣＯＭ供給線３０３をディスチャージさせることができる。
【００９２】
ただし、駆動時にはＶＣＯＭ供給線は第１，第２対向電極電位ＶＣＯＭＨ，ＶＣＯＭＬの一方に設定されるので、プルダウン抵抗Ｒ１は定常時に数μＡ程度の電流を許容する高抵抗である必要がある。
【００９３】
図８の実施形態においても、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２に代えて、ＶＣＯＭ供給線３０３と接地線３０４との間に第１プルダウン抵抗Ｒ１を配置しても良い。あるいは、第１，第２の電位保持トランジスタＨＶ１，ＨＶ２の双方をそれぞれ、図１６の第１プルダウン抵抗Ｒ１に置き換えても良い。
【００９４】
（二次昇圧回路のディスチャージ）
二次昇圧回路２２０に、第３ディスチャージ手段と第２基準電位保持手段を設けることができる。第３ディスチャージ手段とは、図８に示すように、二次昇圧回路２２０の保持容量Ｃ２に並列接続され、ディスチャージ期間Ｔ１に、ＶＯＵＴＭ出力線２２２の電位が、基準電位となるように、内部電源電位ＶＬＤＯ２に基づいてディスチャージするものである。第２基準電位保持手段とは、保持容量Ｃ２に並列接続され、パネル２０の非駆動時であって、少なくともディスチャージ期間Ｔ１内からディスチャージ期間Ｔ１経過後に亘って、第３ディスチャージ手段により基準電位に設定されたＶＯＵＴＭ出力線２２２の電位を保持するものである。
【００９５】
図８では、第３ディスチャージ手段は、オン電位としてＶＬＤＯ２電位が、オフ電位としてＶＳＳ電位が印加される第３のディスチャージトランジスタＭＶ３で構成している。第２基準電位保持手段は、オン電位として外部電源電位ＶＤＤ２が、オフ電位としてＶＥＥ電位が印加される第３の電位保持トランジスタＨＶ３で構成している。
【００９６】
こうすると、図１１または図１３と同様にして、ＶＯＵＴＭ出力線２２２の電位を基準電位ＶＳＳ（＝０Ｖ）にディスチャージすることができる。これにより、ＶＯＵＴＭ出力線２２２の残留電荷が、ＶＣＯＭＬレギュレータ３１０を介してＶＣＯＭＬ供給線３０２に流れる危惧が解消され、ＶＯＵＴＭ出力線２２２の残留電荷によりパネル２０の非駆動時にパネル２０の表示が乱れることを防止できる。
【００９７】
ここで、第２基準電位保持手段としては、図１７に示すように、保持容量Ｃ２に並列接続された第２プルダウン抵抗Ｒ２としてもよい。この第２プルダウン抵抗Ｒ２もまた、第１プルダウン抵抗Ｒ１と同様に高抵抗である。
【００９８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるものである。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００９９】
例えば、非駆動モードとして例えばスリープモードの際に、スリープ信号が入力された後の１フレームを黒表示画像とすることがある。この場合には、図１１または図１３の時刻ｔ０は、黒表示される１フレームの終了後のタイミングとすることができる。その１フレーム中は、極性反転信号に基づいて対向電極電位ＶＣＯＭをパネル２０に供給する必要があるからである。
【０１００】
本発明は、必ずしもＴＦＴ液晶に限定されるものではなく、他の種々の液晶を含む電気光学素子を用いたパネルのドライバＩＣに広くて適用可能である。
【０１０１】
また、電子機器としては、本実施形態は外部電源電位ＶＤＤ２と二次昇圧回路の出力であるＶＯＵＴＭとがＭＶトランジスタの耐圧を超える車載用製品等に好適であるが、それ以外の電子機器にも適用できる。
【図面の簡単な説明】
【０１０２】
【図１】図１（Ａ）は本発明の一実施形態に係るドライバＩＣにて駆動される液晶パネルの概略平面図、図１（Ｂ）はその概略側面図である。
【図２】液晶パネルの一画素を示す図である。
【図３】本発明の一実施形態に係るドライバＩＣのブロック図である。
【図４】ドライバＩＣの平面レイアウト図である。
【図５】電源回路のブロック図である。
【図６】本実施形態にて用いられる各種電位の関係を説明するための図である。
【図７】メイン電源回路内に設けられる基準電位生成回路等を示す回路図である。
【図８】対向電極電位ＶＣＯＭの生成に関係する回路の一例を示す回路図である。
【図９】高耐圧トランジスタの断面図である。
【図１０】中耐圧トランジスタの断面図である。
【図１１】対向電極電位供給線のディスチャージ動作のタイミングチャートである。
【図１２】ディスチャージトランジスタ、電位保持トランジスタのゲート信号生成回路を示す図である。
【図１３】対向電極電位供給線の他のディスチャージ動作のタイミングチャートである。
【図１４】ディスチャージトランジスタ、電位保持トランジスタの他のゲート信号生成回路を示す図である。
【図１５】第２ディスチャージ手段と第１電位保持手段の変形例を示す図である。
【図１６】第２ディスチャージ手段と第１電位保持手段のさらに他の変形例を示す図である。
【図１７】第３ディスチャージ手段と第２電位保持手段の変形例を示す図である。
【符号の説明】
【０１０３】
１０  表示ユニット、２０  液晶パネル、１００  ドライバＩＣ、１００Ａ  第１領域、１００Ｂ  第２領域、１００Ｃ  第３領域、１０２  システムインターフェース、
１０４  制御ロジック、１０６  マルチタイムＰＲＯＭ、１０８  発振回路、
１１０  表示データＲＡＭ、１１２  Ｉ／Ｏバッファ、
１１４  表示タイミング発生回路、１１６  ページアドレス回路、
１１８  カラムアドレス回路、１２０  ラインアドレス回路、
１２０Ａ  ＢＰＰ設定レジスタ、１２０Ｂ  表示ラインカウンタ、
１２０Ｃ  表示ラインアドレスコンバータ、１２０Ｃ１  フレームアドレス発生回路、
１２０Ｃ２  加算機、１２０Ｄ  データセレクタ制御信号ジェネレータ、
１２２  表示データラッチ回路、１３０  ソースドライバ（ドライバ回路）、
１４０  電源回路、１４０Ａ  昇圧回路、１４０Ｂ  メイン電源回路（第１電源回路）、１４０Ｃ  ＶＣＯＭ生成回路（対向電極電位生成回路）、１４０Ｄ  ガンマ回路、
１４０Ｅ  ＶＬＤＯ１レギュレータ（第１内部電源電位生成回路）、
１４０Ｆ  ＶＬＤＯ２レギュレータ（第１内部電源電位生成回路）、
１４０Ｃ，１４０Ｅ，１４０Ｆ  第２電源回路、１４２Ａ，１４２Ｂ  ゲートドライバ、
２００  内部基準電位生成回路、２００−１  出力線、２００Ａ  ボルテージフォロア、
２０１−１〜２０１−７  レギュレータ、
２０１−６，２０１−７  第２内部電源電位生成回路、２０２  電源制御回路、
２１０  一次昇圧回路、２２０  二次昇圧回路、２２１  ＶＬＤＯ２電位出力線、
２２２  ＶＯＵＴＭ出力線、２２３  接地線、２３０  三次昇圧回路、
２４０  四次昇圧回路、３００  ＶＣＯＭＨレギュレータ、３０１  ＶＣＯＭＨ供給線、
３０２  ＶＣＯＭＬ供給線、３０３  ＶＣＯＭ供給線、
３１０  ＶＣＯＭＬレギュレータ、３２０  スイッチング回路、
３３０〜３３２  第１〜第３のレベルシフタ、
ＭＶ１〜ＭＶ２  第１〜第２のディスチャージトランジスタ（第２ディスチャージ手段）、ＭＶ３  第３のディスチャージトランジスタ、ＨＶ１〜ＨＶ２  第１〜第２の電位保持トランジスタ（基準電位保持手段）、ＨＶ３  第３の電位保持トランジスタ、Ｐ  分岐点、Ｒ１  第１プルダウン抵抗、Ｒ２  第２プルダウン抵抗、Ｔｒ１，Ｒ  第１ディスチャージ手段、ＶＣＯＭ  対向電極電位、ＶＣＯＭＨ  第１対向電極電位、ＶＣＯＭＬ  第２対向電極電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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