(57)【要約】【課題】半導体基板と実装基板との線膨張率差に起因して機能部に生じる応力をより緩和することができる半導体素子を提供することにある。【解決手段】半導体素子１は、中央部に周部に比べて薄肉の撓み部１３が形成された半導体基板１０と、当該半導体基板１０の一表面側において撓み部１３に形成された回路部と、半導体基板１０の他表面側に設けられた外部接続電極１７と、半導体基板１０を厚み方向に貫通し上記回路部と外部接続電極１７との接続に用いられる貫通孔配線１８と、半導体基板１０の上記一表面側に設けられ貫通孔配線１８と上記回路部との接続用の接続部４３とを備え、さらに、半導体基板１０の上記他表面側において貫通孔配線１８よりも半導体基板１０の中央側に形成された第１の溝部３１と、半導体基板１０の上記一表面側において貫通孔配線１８よりも半導体基板１０の外周側に形成された第２の溝部３２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
中央部に周部に比べて薄肉の機能部が形成された半導体基板と、当該半導体基板の一表面側において上記機能部に形成された回路部と、上記半導体基板の他表面側に設けられた外部接続電極と、上記半導体基板を厚み方向に貫通し上記回路部と上記外部接続電極とを電気的に接続するための貫通孔配線と、上記半導体基板の上記一表面側に設けられ上記貫通孔配線と上記回路部とを電気的に接続する接続部とを備えた半導体素子において、
上記半導体基板の上記一表面側と上記他表面側のいずれか一方において上記貫通孔配線よりも上記半導体基板の中央側に形成された第１の溝部と、
上記半導体基板の上記一表面側と上記他表面側のいずれか他方において上記貫通孔配線よりも上記半導体基板の外周側に形成された第２の溝部とを備えていることを特徴とする半導体素子。
【請求項２】
上記接続部は、上記半導体基板の上記一表面側において上記貫通孔配線よりも上記半導体基板の中心側に形成され、
上記外部接続電極は、上記半導体基板の上記他表面側において上記貫通孔配線よりも上記半導体基板の外周側に形成されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
上記第１の溝部は、上記半導体基板の上記他表面側に形成され、
上記第２の溝部は、上記半導体基板の上記一表面側に形成されていることを特徴とする請求項２記載の半導体素子。
【請求項４】
上記第１の溝部および上記第２の溝部それぞれの内底面は、凹曲面状であることを特徴とする請求項１〜３のうちいずれか１項記載の半導体素子。
【請求項５】
上記第１の溝部および上記第２の溝部は、上記半導体基板における上記第１の溝部および上記第２の溝部それぞれの形成予定領域を、ドライエッチングすることにより形成されてなることを特徴とする請求項１〜４のうちいずれか１項記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものである。
【背景技術】
【０００２】
従来から、半導体基板を用いて形成される半導体素子が提供されている。このような半導体素子には、加速度センサ、圧力センサ、赤外線センサ、ＢＡＷ（Bulk  Acoustic  Wave）フィルタ、静電型トランスデューサなどがある。これらは、マイクロマシニング技術などを利用して形成され中央部に周部に比べて薄肉の機能部を有している。例えば、ピエゾ抵抗形の加速度センサや圧力センサでは、上記機能部の適宜位置にピエゾ抵抗が形成されている。また、赤外線センサでは、上記機能部に赤外線検知部の少なくとも一部が形成されている。また、ＢＡＷフィルタでは、上記機能部に下部電極と圧電層と上部電極とで構成される共振子が形成されている。また、静電型トランスデューサでは、上記機能部にコンデンサを構成する一対の電極の一方の電極が形成され、上記機能部に対向配置される薄板部に上記一対の電極の他方の電極が形成されている。
【０００３】
ところで、上記のような半導体素子を実装基板（例えば、ガラスエポキシ樹脂からなる絶縁性基材の一表面側に接続用端子が形成されたガラスエポキシ樹脂基板など）に実装して用いる場合、半導体素子の半導体基板と実装基板との線膨張率差に起因した応力が半導体素子の上記機能部に生じて、半導体素子の特性が劣化するおそれがある。
【０００４】
そこで、このような応力に起因する半導体素子の特性の劣化を抑制するために、半導体基板に溝を形成する技術が提案されている。例えば、特許文献１に示すものでは、センサチップの支持部の主表面および裏面に、それぞれ複数の断面Ｖ字状の切込み溝が支持部の周方向に沿って離間して形成されている。このものでは、断面Ｖ字状の切込み溝によって支持部が変形し易くなる。すなわち、半導体基板と実装基板との線膨張率差に起因した応力によって、支持部が変形することによって、当該応力が上記機能部としての撓み部に生じることを抑制している。
【特許文献１】特開２０００−１８７０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に示すものでは、支持部の変形量に限界があり、半導体基板と実装基板との線膨張率差に起因した応力を十分に緩和することができていなかった。
【０００６】
本発明は上記事由に鑑みて為されたものであり、その目的は、半導体基板と実装基板との線膨張率差に起因して機能部に生じる応力をより緩和することができる半導体素子を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明は、中央部に周部に比べて薄肉の機能部が形成された半導体基板と、当該半導体基板の一表面側において上記機能部に形成された回路部と、上記半導体基板の他表面側に設けられた外部接続電極と、上記半導体基板を厚み方向に貫通し上記回路部と上記外部接続電極とを電気的に接続するための貫通孔配線と、上記半導体基板の上記一表面側に設けられ上記貫通孔配線と上記回路部とを電気的に接続する接続部とを備えた半導体素子において、上記半導体基板の上記一表面側と上記他表面側のいずれか一方において上記貫通孔配線よりも上記半導体基板の中央側に形成された第１の溝部と、上記半導体基板の上記一表面側と上記他表面側のいずれか他方において上記貫通孔配線よりも上記半導体基板の外周側に形成された第２の溝部とを備えていることを特徴とする。
【０００８】
この発明によれば、上記半導体基板の上記一表面側と上記他表面側のいずれか一方において上記貫通孔配線よりも上記半導体基板の中央側に第１の溝部が形成されるとともに、上記半導体基板の上記一表面側と上記他表面側のいずれか他方において上記貫通孔配線よりも上記半導体基板の外周側に第２の溝部が形成されており、上記半導体基板における上記第１の溝部と上記第２の溝部との間の部位は変形し易い部位である。そのため、上記半導体基板と実装基板との線膨張率差に起因して上記機能部に生じる応力を、上記部位が変形することによって十分に緩和することができる。また、上記貫通孔配線は、上記部位に配置されているので、上記第１の溝部と上記第２の溝部とが形成されていても、上記半導体基板の上記一表面側の上記回路部と上記半導体基板の上記他表面側の上記外部接続電極とを電気的に接続することができる。
【０００９】
請求項２の発明は、請求項１の発明において、上記接続部は、上記半導体基板の上記一表面側において上記貫通孔配線よりも上記半導体基板の中心側に形成され、上記外部接続電極は、上記半導体基板の上記他表面側において上記貫通孔配線よりも上記半導体基板の外周側に形成されていることを特徴とする。
【００１０】
この発明によれば、上記半導体基板の厚み方向を法線方向とする面内における上記機能部および上記接続部と上記外部接続電極との距離を遠くすることができ、しかも、上記機能部および上記接続部と上記外部接続電極との間には、上記半導体基板における上記第１の溝部と上記第２の溝部との間の部位が介在されることになる。そのため、半導体基板と実装基板との線膨張率差に起因して半導体素子の機能部に生じる応力をより緩和することができる。
【００１１】
請求項３の発明は、請求項２の発明において、上記第１の溝部は、上記半導体基板の上記他表面側に形成され、上記第２の溝部は、上記半導体基板の上記一表面側に形成されていることを特徴とする。
【００１２】
この発明によれば、互いに電気的に接続する上記接続部と上記外部接続電極との間に介在させる上記貫通孔配線を１つにすることができる。そのため、配線の構造を簡略化することができる。また、上記接続部と上記外部接続電極との電気的信頼性を向上することができる。
【００１３】
請求項４の発明は、請求項１〜３のうちいずれか１項の発明において、上記第１の溝部および上記第２の溝部それぞれの内底面は、凹曲面状であることを特徴とする。
【００１４】
この発明によれば、上記第１の溝部および上記第２の溝部の内底面が平面状に形成されている場合に比べて、上記第１の溝部および上記第２の溝部の内底面と内周面との境界付近に応力が集中するのを防止することができる。そのため、上記半導体基板の破損を防止することができる。
【００１５】
請求項５の発明は、請求項１〜４のうちいずれか１項の発明において、上記第１の溝部および上記第２の溝部は、上記半導体基板における上記第１の溝部および上記第２の溝部それぞれの形成予定領域を、ドライエッチングすることにより形成されてなることを特徴とする。
【００１６】
この発明によれば、上記第１の溝部および上記第２の溝部をウェットエッチングにより形成する場合やダイシングソーを用いて形成する場合に比べて、上記第１の溝部および上記第２の溝部のアスペクト比を高くすることができる。そのため、上記第１の溝部および上記第２の溝部それぞれの形成領域を狭くすることができる。
【発明の効果】
【００１７】
本発明は、半導体基板と実装基板との線膨張率差に起因して機能部に生じる応力をより緩和することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
本発明の一実施形態の半導体素子（半導体チップ）１は、図１および図２に示すように、後述するセンシング部が設けられた可動部を有するセンサ部１ａと、センサ部１ａと協働するＩＣ部１ｂと、接合用領域部１ｃとが集積化された加速度センサチップである。本実施形態の半導体素子１では、ＩＣ部１ｂがセンサ部１ａの周りを取り囲むように形成されている。また、接合用領域部１ｃがＩＣ部１ｂを取り囲むにように形成されている。要するに、半導体素子１では、平面視において中央部に位置するセンサ部１ａをＩＣ部１ｂが囲み、ＩＣ部１ｂを接合用領域部１ｃが囲むようにセンサ部１ａ、ＩＣ部１ｂ、接合用領域部１ｃのレイアウトが設計されている。
【００１９】
半導体素子１は、半導体基板１０を加工することにより形成されている。半導体基板１０は、ＳＯＩウェハであり、シリコン基板からなる支持基板１０ａと、支持基板１０ａ上に形成される絶縁膜（埋込酸化膜）１０ｂと、絶縁膜１０ｂ上に形成されるｎ形のシリコン層（活性層）１０ｃとで構成されている。なお、本実施形態における半導体基板１０では、支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁膜１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度としている。これらの数値はあくまでも一例であって、本実施形態における半導体基板１０を上記のものに限定する趣旨ではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。
【００２０】
センサ部１ａは、枠状（本実施形態では、矩形枠状）のフレーム部１１と、フレーム部１１の内側に配置される重り部１２と、可撓性を有する短冊状に形成され重り部１２とフレーム部１１とを連結する撓み部１３とを有している。重り部１２は、半導体基板１０の一表面側（図１における上面側）において４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。すなわち、半導体素子１では、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、支持基板１０ａ、絶縁膜１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、シリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。
【００２１】
重り部１２は、直方体状のコア部１２ａと、直方体状の４つの付随部１２ｂとで構成されている。コア部１２ａは、４つの撓み部１３を介してフレーム部１１に支持されている。すなわち、コア部１２ａの外側面には、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が連結されている。４つの付随部１２ｂは、半導体基板１０の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結されている。これによって、付随部１２ｂは、コア部１２ａと一体に形成されるとともに、コア部１２ａとフレーム部１１との間の空間に配置される。さらにいえば、各付随部１２ｂは、半導体基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されている。ここで、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成されている。また、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。
【００２２】
上述したコア部１２ａは、支持基板１０ａ、絶縁膜１０ｂ、シリコン層１０ｃそれぞれを利用して形成されている。また、各付随部１２ｂは、支持基板１０ａを利用して形成されている。そのため、半導体基板１０の上記一表面側において、各付随部１２ｂの表面は、コア部１２ａの表面を含む平面から半導体基板１０の他表面側（図１の下面側）へ離間して位置している。
【００２３】
なお、半導体素子１のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。
【００２４】
ところで、図１および図２それぞれの右下に示すように、本実施形態では、半導体基板１０の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、半導体素子１の厚み方向の一方向をｚ軸の正方向と規定する。
【００２５】
この場合、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、半導体素子１においてシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。
【００２６】
重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図２の右側の撓み部１３）においては、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成され、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図２の左側の撓み部１３）においては、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成され、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図２の上側の撓み部１３）においては、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成され、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図２の下側の撓み部１３）においては、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成され、フレーム部１１側近傍に１つのピエゾ抵抗Ｒｚ４が形成されている。
【００２７】
４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されている。これらピエゾ抵抗Ｒｘ１〜Ｒｘ４の平面形状はいずれも細長の長方形状である。また、これらピエゾ抵抗Ｒｘ１〜Ｒｘ４は、長手方向が撓み部１３の長手方向に一致するように形成されている。これらピエゾ抵抗Ｒｘ１〜Ｒｘ４は、図３における左側のブリッジ回路Ｂｘを構成するように接続されている。これらピエゾ抵抗Ｒｘ１〜Ｒｘ４を接続する配線（図示せず）は、半導体基板１０に形成されている拡散層配線や、金属配線などである。なお、これらピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２８】
４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されている。これらピエゾ抵抗Ｒｙ１〜Ｒｙ４の平面形状はいずれも細長の長方形状である。また、これらピエゾ抵抗Ｒｙ１〜Ｒｙ４は、長手方向が撓み部１３の長手方向に一致するように形成されている。これらピエゾ抵抗Ｒｙ１〜Ｒｙ４は、図３における中央のブリッジ回路Ｂｙを構成するように接続されている。これらピエゾ抵抗Ｒｙ１〜Ｒｙ４を接続する配線（図示せず）は、半導体基板１０に形成されている拡散層配線や、金属配線などである。なお、これらピエゾ抵抗Ｒｙ〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２９】
４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されている。これらピエゾ抵抗Ｒｚ１〜Ｒｚ４は、図３における右側のブリッジ回路Ｂｚを構成するように接続されている。これらピエゾ抵抗Ｒｚ１〜Ｒｚ４を接続する配線（図示せず）は、半導体基板１０に形成されている拡散層配線や、金属配線などである。ここで、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は、長手方向が撓み部１３，１３の長手方向と一致するように形成されている。これに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は、長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。
【００３０】
なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。
【００３１】
ここで、半導体素子１におけるセンサ部１ａの動作の一例について説明する。いま、半導体素子１に加速度がかかっていない状態で、半導体素子１に対してｘ軸の正方向に加速度がかかったとする。この場合、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位する。その結果、ｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化する。このとき、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有している。そのため、ピエゾ抵抗Ｒｘ１，Ｒｘ３の抵抗値は増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４の抵抗値は減少する。よって、図３に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、ブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、半導体素子１にｙ軸方向の加速度がかかった場合には、ブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化する。同様に、半導体素子１にｚ軸方向の加速度がかかった場合には、ブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。
【００３２】
したがって、半導体素子１の各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することによって、当該半導体素子１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成している。また、各撓み部１３が半導体基板１０の中央部に形成され周部に比べて薄肉の機能部を構成している。また、ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が、半導体素子１におけるセンシング部を構成している。そして、半導体基板１０の機能部である撓み部１３には、上記センシング部を有するブリッジ回路Ｂｘ〜Ｂｚよりなる回路部が形成されている。
【００３３】
ＩＣ部１ｂは、ＣＭＯＳを用いた集積回路（ＣＭＯＳ  ＩＣ）を備えている。このＩＣ部１ｂの集積回路は、上記センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４と協働する集積回路である。ＩＣ部１ｂの集積回路は、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、当該信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどを集積化したものである。
【００３４】
また、ＩＣ部１ｂでは、多層配線技術を利用して半導体素子１におけるＩＣ部１ｂの占有面積の縮小化を図っている。本実施形態において、シリコン層１０ｃにおける絶縁膜１０ｂ側とは反対側の面側（図１における上面側）には、絶縁膜１６が形成されている。この絶縁膜１６は、シリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜との積層膜である。ＩＣ部１ｂでは、絶縁膜１６の表面側に、層間絶縁膜やパッシベーション膜などを有する多層構造部４１が形成されている。この多層構造部４１の上記パッシベーション膜の適宜部位を除去することにより複数の電極４２を露出させてある。
【００３５】
接合用領域部１ｃには、複数の外部接続電極１７と、複数の貫通孔配線１８とが設けられている。外部接続電極１７は、実装基板（母基板）２に設けられた電気回路などの外部回路に接続するための電極である。複数の外部接続電極１７は、半導体基板１の上記他表面側において、接合用領域部１ｃの周方向に離間して配置されている。また、外部接続電極１７は、半導体基板１０の上記他表面側において貫通孔配線１８よりも半導体基板１０の外周側に形成されている。本実施形態では、各外部接続電極１７の外周形状が矩形状となっている。この半導体基板１０の上記他表面側には、各外部接続電極１７と各貫通孔配線１８とを電気的に接続する複数の表面配線１９ａが形成されている。本実施形態では、外部接続電極１７の材料と表面配線１９ａの材料とを同じ金属材料（例えば、Ａｕなど）としてあり、表面配線１９ａは、外部接続電極１７と連続する形に形成されている。
【００３６】
また、外部接続電極１７では、Ａｕ膜からなる接合膜と絶縁膜１０ｂとの間に密着性改善用の密着層としてＴｉ膜を介在させてある。言い換えれば、外部接続電極１７は、絶縁膜１０ｂ上に形成されたＴｉ膜と当該Ｔｉ膜上に形成された接合膜との積層膜により構成されている。ここで、外部接続電極１７では、上記Ｔｉ膜の膜厚を１５〜５０ｎｍ、接合膜の膜厚を５００ｎｍに設定してある。ただし、これらの数値は一例であって特に限定するものではない。また、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、上記の例では、上記密着層としてＴｉ膜を例示しているが、上記密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。また、上記接合膜は、Ａｕ膜に限らず、Ａｌ膜でもよい。
【００３７】
貫通孔配線１８は、上記回路部と外部接続電極１７とを電気的に接続するためのものであり、半導体基板１０を厚み方向（図１における上下方向）に貫通している。ここで、貫通孔配線１８を形成するにあたっては、支持基板１０ａに絶縁層１０ｂを形成する前に、支持基板１０ａにおける貫通孔配線１８の形成予定領域それぞれに厚み方向（図１における上下方向）に貫通する孔部１０ｄを形成しておく。これによって、支持基板１０ａの一面（図１における上面）と他面（図１における下面）と上記孔部１０ｄの内面とに跨って絶縁膜１０ｂが形成される。その後に、シリコン層１０ｃや絶縁膜１６を適宜形成することで、図１に示す貫通孔１０ｅを得る。このような孔部１０ｄは、例えば誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いた異方性エッチング技術を利用して形成されている。この場合、一般的なＲＩＥ装置を用いて孔部１０ｄを形成する場合に比べて、孔部１０ｄのアスペクト比を高くすることができる。その結果、例えば、直径が１００μｍ以下の貫通孔配線１８を形成することが可能になる。これによって、半導体基板１０の上記一表面および上記他表面それぞれにおける貫通孔配線１８の面積を小さくすることができる。なお、貫通孔配線１８は、めっき法を利用して形成されている。ここで、貫通孔配線１８の材料としては、Ｃｕや、Ｎｉなどを採用することができる。
【００３８】
また、半導体基板１０の上記一表面側には、貫通孔配線１８と上記回路部とを電気的に接続するための接続部４３が設けられている。接続部４３は、ＩＣ部１ｂの電極４２を貫通孔配線１８に接続する引き出し配線よりなる。この接続部４３は、半導体基板１０の上記一表面側において貫通孔配線１８よりも半導体基板１０の中央側（中心側）に形成されている。そして、接続部４３は、半導体基板１０の上記一表面側に形成された表面配線１９ｂによって、貫通孔配線１８に電気的に接続されている。すなわち、半導体基板１０の上記一表面側には、各接続部４３と各貫通孔配線１８とを電気的に接続する複数の表面配線１９ｂが形成されている。本実施形態では、接続部４３の材料と表面配線１９ｂの材料とを同じ金属材料（例えば、Ａｕなど）として、接続部４３と表面配線１９ｂとが連続する形で形成されている。なお、ＩＣ部１ｂに形成された複数の電極４２には、上記信号処理回路を通して上記回路部と電気的に接続されるものと、上記信号処理回路を通さずに上記回路部と電気的に接続されるものがある。いずれにしても、接続部４３は、上記回路部とが電気的に接続されている。
【００３９】
本実施形態の半導体素子１は、例えば、図１に示すような実装基板２に実装される。ここで、実装基板２は、ガラスエポキシ樹脂などからなる絶縁性基材２０を備えている。この絶縁性基板２０の一表面側（図１における上面側）には、半導体素子１の各外部接続電極１７それぞれと電気的に接続される複数の接続用端子（導体パターン）２１が形成されている。図１は、半導体素子１を実装基板２にフリップチップ実装方法により実装した例を示している。図１に示す例では、外部接続電極１７と実装基板２の接続用端子２１とを接合部５０によって接続している。ここで、接合部５０としては、Ａｕバンプなどのバンプにより形成されている。なお、接合部５０をＡｕバンプにより形成する場合、接合温度は、１００〜４００℃程度に設定すればよい。
【００４０】
ところで、本実施形態の半導体素子１は、半導体基板１０の上記他表面側において貫通孔配線１８よりも半導体基板１０の中央側に形成された第１の溝部３１と、半導体基板１０の上記一表面側において貫通孔配線１８よりも半導体基板１０の外周側に形成された第２の溝部３２とを備えている。特に、本実施形態では、第２の溝部３２は、外部接続電極１７と貫通孔配線１８との間に位置するように形成している。
【００４１】
本実施形態の半導体素子１では、半導体基板１０における第２の溝部３２と第１の溝部３１との間の部位が、実装基板２から半導体素子１の各撓み部１３に伝達される応力（すなわち、外部接続電極１７と実装基板２の接続用端子２１とを半田からなる接合部５０で接合することに伴い撓み部１３に発生する応力）を緩和する応力緩和部となる。
【００４２】
本実施形態では、第１の溝部３１および第２の溝部３２それぞれが、貫通孔配線１８の配列方向に沿った矩形環状に形成されている。図２に示すように投影視において第１の溝部３１が第２の溝部３２の内側に位置している。また、半導体基板１０における第２の溝部３２と第１の溝部３１との間の部位に複数の貫通孔配線１８が配列されている。
【００４３】
本実施形態では、第１の溝部３１および第２の溝部３２それぞれの深さ寸法を半導体基板１０の厚み寸法の半分よりも大きな寸法に設定している。このような深溝の第１の溝部３１および第２の溝部３２は、例えばＩＣＰ型のドライエッチング装置を用いた異方性エッチング技術を利用して形成すればよい。ＩＣＰ型のドライエッチング装置を用いて第１の溝部３１および第２の溝部３２を形成すれば、第１の溝部３１および第２の溝部３２の幅を１００μｍ以下にすることができる。第１の溝部３１の内底面と半導体基板１０の上記一表面との間の薄肉部の厚さ、および第２の溝部３２の内底面と半導体基板１０の上記他表面との間の薄肉部の厚さそれぞれを５０μｍ程度まで薄くすることが可能になる。
【００４４】
ここで、上述した各薄肉部の厚さが薄いほど、上記応力緩和部が変形しやすくなる。よって、応力伝搬を抑制しやすくなり応力緩和効果が高くなる。しかしながら、上記薄肉部が薄くなりすぎると機械的強度が劣化するので注意が必要である。
【００４５】
本実施形態では、絶縁膜１０ｂを形成した後に各溝部３１，３２を形成しているが、各溝部３１，３２を形成した後に絶縁膜１０ｂを形成してもよい。この場合には、各溝部３１，３２の内面にも、絶縁膜１０ｂが形成されることになる。いずれにしても、第１の溝部３１および第２の溝部３２は、半導体基板１０における第１の溝部３１および第２の溝部３２それぞれの形成予定領域をドライエッチングすることにより形成されている。そのため、ウェットエッチングにより形成する場合やダイシングソーを用いて形成する場合に比べて、第１の溝部３１および第２の溝部３２のアスペクト比を高くすることができる。よって、第１の溝部３１および第２の溝部３２それぞれの形成領域を狭くすることができる。
【００４６】
以上述べた本実施形態の半導体素子１では、半導体基板１０の上記他表面側において貫通孔配線１８よりも半導体基板１０の中央側に第１の溝部３１が形成されるとともに、半導体基板１０の上記一表面側において貫通孔配線１８よりも半導体基板１０の外周側に第２の溝部３２が形成されている。これによって、半導体基板１０において外部接続電極１７が形成される部位と撓み部１３との間には、半導体基板１０における第１の溝部３１と第２の溝部３２の間の部位である上記応力緩和部が介在される。当該応力緩和部は、幅寸法が十分に小さく、半導体基板１０に比べれば変形し易い部位である。そのため、半導体基板１０と実装基板２との線膨張率差に起因して撓み部１３に生じる応力を、上記応力緩和部が変形することによって十分に緩和することができる。また、貫通孔配線１８は、上記応力緩和部に配置されているので、第１の溝部３１と第２の溝部３２とが形成されていても、半導体基板１０の上記一表面側の上記回路部と半導体基板１０の上記他表面側の外部接続電極１７とを電気的に接続することができる。
【００４７】
ここで、上記応力緩和部は、その幅が狭いほど変形しやすくなる。そのため、上記応力緩和部の幅を狭くすればするほど、応力伝搬を抑制しやすくなり応力緩和効果が高くなる。しかしながら、上記応力緩和部の幅が狭くなりすぎると、貫通孔配線１８が形成し難くなり、また、機械的強度が劣化するので注意が必要である。
【００４８】
さらに、本実施形態の半導体素子１では、接続部４３は、半導体基板１０の上記一表面側において貫通孔配線１８よりも半導体基板１０の中央側に形成され、外部接続電極１７は、半導体基板１０の上記他表面側において貫通孔配線１８よりも半導体基板１０の外周側に形成されている。すなわち、ウェハプロセスで加工する上記回路部および撓み部１３は、半導体基板１０の中央側に位置し、実装基板２への実装時に応力が伝播する外部接続電極１７は、半導体基板１０の外周側に位置している。そのため、半導体基板１０の厚み方向を法線方向とする面内における撓み部１３および接続部４３と外部接続電極１７との距離を遠くすることができ、しかも、撓み部１３および接続部４３と外部接続電極１７との間には、上記応力緩和部が介在されることになる。よって、半導体基板１０と実装基板２との線膨張率差に起因して半導体素子１の撓み部１３に生じる応力をより緩和することができる。特に、本実施形態の半導体素子１では、外部接続電極１７を、第２の溝部３２よりも半導体基板１０の外周側に形成しているから、半導体基板１０と実装基板２との線膨張率差に起因して半導体素子１の撓み部１３に生じる応力のさらなる緩和を図ることができる。
【００４９】
ところで、本実施形態の半導体素子１では、第１の溝部３１が半導体基板１０の上記他表面側において貫通孔配線１８よりも半導体基板１０の中央側に形成されている。また、第２の溝部３２が半導体基板１０の上記一表面側において貫通孔配線１８よりも半導体基板１０の外周側に形成されている。
【００５０】
しかしながら、第１の溝部３１は、半導体基板１０の上記他表面側ではなく上記一表面側において半導体基板３１の中央側に形成されていてもよい。この場合、第２の溝部３２は、半導体基板１０の上記一表面側ではなく上記他表面側において半導体基板１０の外周側に形成される。
【００５１】
ただし、後者の場合には、図４に示すように、接続部４３と外部接続電極１７とを電気的に接続するために貫通孔配線１８が３つ必要になる。また、この場合には、２つの表面配線１９ｃ，１９ｄを追加する必要がある。ここで、表面配線１９ｃは、半導体基板１０の上記他表面側において貫通孔配線１８（図４における右側の貫通孔配線１８と中央の貫通孔配線１８）同士を電気的に接続するための配線である。一方、表面配線１９ｄは、半導体基板１０の上記一表面側において貫通孔配線１８（図４における中央の貫通孔配線１８と左側の貫通孔配線１８）同士を電気的に接続するための配線である。
【００５２】
これに対して、前者の場合（すなわち本実施形態の場合）には、図１に示すように、貫通孔配線１８は１つでよい。すなわち、前者の場合には、後者の場合に比べて、互いに電気的に接続する接続部４３と外部接続電極１７との間に介在させる貫通孔配線１８を１つにすることができる。そのため、配線の構造を簡略化することができるという利点がある。また、接続部４３と外部接続電極１７との電気的信頼性を向上することができるという利点がある。
【００５３】
また、本実施形態の半導体素子１において、図５に示すように、第１の溝部３１の内底面３１ａおよび第２の溝部３２の内底面３２ａそれぞれを凹曲面状に形成してもよい。このようにすれば、第１の溝部３１の内底面３１ａが平面状に形成されている場合に比べて、第１の溝部３１の内底面３１ａと内周面との境界付近に応力が集中することを防止することができる。同様に、第２の溝部３２の内底面３２ａが平面状に形成されている場合に比べて、第２の溝部３２の内底面３２ａと内周面との境界付近に応力が集中することを防止することができる。これによって、半導体基板１０の破損を防止することができる。なお、図５に示すような、内底面３１ａ，３２ａが凹曲面状となった第１の溝部３１および第２の溝部３２は、第１の溝部３１および第２の溝部３２を形成する際のエッチング条件を適宜設定することで容易に形成することができる。
【００５４】
ところで、本実施形態では、フリップチップ実装方法により、半導体素子１を実装基板２に実装した例を示している。ここで、半導体素子１は、フリップチップ実装方法ではなく、ワイヤボンディング実装方法により実装基板２に実装されていてもよい。この場合、半導体素子１に接合用金属層（図示せず）が設けられる。当該接合用金属層は、接合用領域部１ｃにおいて絶縁膜１６上に形成される。このような接合用金属層は、例えば、絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成される。
【００５５】
そして、半導体素子１をワイヤボンディング実装方法により実装基板２に実装するにあたっては、上記接合用金属層を利用して半導体素子１を実装基板２の絶縁性基材２０に接合し、ボンディングワイヤ（図示せず）を介して外部接続端子１７を実装基板２の接続用端子２１に電気的に接続すればよい。
【００５６】
また、本実施形態では、半導体素子１がＩＣ部１ｂを備えている加速度センサについて説明したが、ＩＣ部１ｂを備えていない加速度センサでもよい。また、上記各実施形態では、半導体素子１として、ピエゾ抵抗形の加速度センサを例示したが、半導体素子１は、ピエゾ抵抗形の加速度センサに限らず、例えば、圧力センサ、赤外線センサ、ＢＡＷフィルタ、静電型トランスデューサなどでもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態の半導体素子の使用形態を示す概略断面図である。
【図２】同上の半導体素子の概略平面図である。
【図３】同上の半導体素子の要部回路図である。
【図４】同上の半導体素子の他の構成例の要部概略断面図である。
【図５】同上の半導体素子の別の構成例の要部概略断面図である。
【符号の説明】
【００５８】
１    半導体素子
１０    半導体基板
１３    撓み部（機能部）
１７    外部接続電極
１８    貫通孔配線
３１    第１の溝部
３１ａ  内底面
３２    第２の溝部
３２ａ  内底面
４３    接続部
【図１】
2010127710.tif 000003
【図２】
2010127710.tif 000004
【図３】
2010127710.tif 000005
【図４】
2010127710.tif 000006
【図５】
2010127710.tif 000007