(57)【要約】【課題】消費電力の増大を招くことなくタイミングの可変範囲を拡大することができ、高精度・高分解能のタイミング調整を行うことができ、且つ連続的にタイミングを調整することができるタイミング調整装置、及び当該装置を備える半導体試験装置を提供する。【解決手段】タイミング調整装置３は、レート信号Ｒ１を発生するレート信号発生部１１と、レート信号発生部１１で発生したレート信号Ｒ１を、レート信号Ｒ１に対して設定された所定の位相角に応じた時間だけ進行又は遅延させる直交変調部１３と、試験パターンＰ２の立ち上がりエッジ位置及び立ち下がりエッジ位置を規定するデータＤ１１，Ｄ２１をそれぞれ記憶し、直交変調部１３で進行又は遅延されたレート信号を用いて、記憶したデータの読み出しが行われるＦＩＦＯメモリ１６ａ，１６ｂとを備える。【選択図】図２
2010127692.tif 000002
【特許請求の範囲】
【請求項１】
信号の出力タイミングを調整するタイミング調整装置において、
前記信号の経時変化を示すデータを記憶する記憶部と、
前記記憶部に記憶されたデータの読み出しに用いられるクロック信号を発生するクロック信号発生部と、
前記クロック信号発生部で発生されて前記記憶部に入力される前記クロック信号に対して設定された所定の位相角に応じた時間だけ前記クロック信号を進行又は遅延させる直交変調部と
を備えることを特徴とするタイミング調整装置。
【請求項２】
前記直交変調部は、前記クロック信号発生部から出力される前記クロック信号と前記位相角の正弦成分とを乗算する第１乗算器と、
前記クロック信号発生部から出力される前記クロック信号の位相がπ／２だけ変化した信号と前記位相角の余弦成分とを乗算する第２乗算器と、
前記第１乗算器の出力と前記第２乗算器の出力とを加算する加算器と
を備えることを特徴とする請求項１記載のタイミング調整装置。
【請求項３】
前記記憶部は、前記信号の立ち上がりエッジ位置が規定されたデータを記憶する第１記憶部と、前記信号の立ち下がりエッジ位置が規定されたデータを記憶する第２記憶部とを備えており、
前記直交変調部は、前記クロック信号発生部から前記第１記憶部に入力されるクロック信号を進行又は遅延させる第１直交変調部と、前記クロック信号発生部から前記第２記憶部に入力されるクロック信号を進行又は遅延させる第２直交変調部とを備えており、
前記第１，第２直交変調部の何れか一方には、前記クロック信号発生部で発生される前記クロック信号の位相をπ／２だけ変化させる移相器が設けられており、
前記第１，第２直交変調部に設けられた前記第２乗算器には、前記移相器から出力される信号がそれぞれ入力される
ことを特徴とする請求項２記載のタイミング調整装置。
【請求項４】
前記記憶部は、前記信号のレベルが変化するエッジ位置が規定されたデータを記憶することを特徴とする請求項１又は請求項２記載のタイミング調整装置。
【請求項５】
信号の入力タイミングを調整するタイミング調整装置において、
前記信号の標本化を行う標本化部と、
前記標本化部で標本化されたデータを記憶するデータ記憶部と、
前記標本化部における前記信号の標本化及び前記データ記憶部に対する前記データの書き込みに用いられるクロック信号を発生するクロック信号発生部と、
前記クロック信号発生部で発生されて前記標本化部及び前記データ記憶部に入力される前記クロック信号に対して設定された所定の位相角に応じた時間だけ前記クロック信号を進行又は遅延させる直交変調部と
を備えることを特徴とするタイミング調整装置。
【請求項６】
半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
前記試験信号の出力タイミングを調整する請求項１から請求項４の何れか一項に記載のタイミング調整装置と、
前記半導体デバイスから得られる信号の入力タイミングを調整する請求項５記載のタイミング調整装置と
を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号のタイミングを調整するタイミング調整装置、及び当該装置を備える半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象たる半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから得られる信号と予め定められた期待値とが一致するか否か（パス／フェイル）を判定することによりＤＵＴの良／不良を試験する。ＤＵＴの試験に用いられる試験信号や期待値は、パターン発生装置で発生される試験パターンや期待値パターンのタイミングをタイミング調整装置で厳密に調整したものを用いて生成される。
【０００３】
上記のタイミング調整装置は、入力される信号を遅延させる可変遅延回路を備えており、この可変遅延回路を用いて上記の試験パターンや期待値パターンのタイミングを調整する。従来のタイミング調整装置に設けられる可変遅延回路は、入力される信号を所定時間だけ遅延させる遅延素子と、遅延素子を介した信号及び遅延素子を介さない信号の何れか一方を選択するセレクタとからなる回路（以下、単位遅延回路という）を縦続接続した構成であり、セレクタの選択を変えることによって遅延時間を変化させることができる所謂プログラマブル遅延回路（タイミング・バーニアともいう）である。
【０００４】
以下の特許文献１には、高い精度でクロック信号の整数倍とは無関係な周期を持つタイミング信号を発生させるために、クロック信号の一部分を定義するデータを分周クロックの周期で順次加算して得られる加算データに基づいた位相を持つｓｉｎ波信号とｃｏｓ波信号を発生する位相信号発生手段（直交変調器：ＩＱ変調器）を備えることで、上述したプログラマブル遅延回路を用いない構成としたタイミング信号発生装置が開示されている。
【特許文献１】特開平７−２０９３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述したプログラマブル遅延回路では、単位遅延回路の段数によって遅延時間の可変範囲が決定され、単位遅延回路に設けられる個々の遅延素子の遅延時間によって遅延時間の分解能が決定される。このため、タイミング調整装置におけるタイミング調整範囲を拡げるためにはプログラマブル遅延回路に設けられる単位遅延回路の段数をより多くする必要があり、タイミング調整装置における分解能を高めてタイミングの調整精度を向上させるには遅延時間がより短い遅延素子を各々の単位遅延回路に設ける必要がある。
【０００６】
しかしながら、プログラマブル遅延回路において、単位遅延回路の段数が多くなると、回路規模が増大するとともに消費電力も増大してしまう。また、単位遅延回路の段数が増加すると、個々の単位遅延回路における誤差（遅延誤差）の積算量も増大するため、例えば温度変動や電源電圧変動が生ずると、プログラマブル遅延回路における遅延特性が大きく変動し、その結果としてタイミング調整装置におけるタイミングの調整精度が悪化するという問題があった。
【０００７】
また、近年においては、被測定デバイスの高速化に伴ってタイミング調整装置の動作周波数が高められており、近い将来には数ＧＨｚ〜数十ＧＨｚ程度に引き上げられる予定である。このため、プログラマブル遅延回路における分解能を高めようとすると、遅延時間が極めて短い遅延素子（例えば、１ｐｓｅｃ程度）を単位遅延回路の各々に設ける必要があるため、分解能の向上が極めて困難であるという問題があった。
【０００８】
更に、上述したプログラマブル遅延回路においては、遅延時間を変更する場合にはセレクタの切り替えを行う必要があるが、各セレクタの切り替えを開始してから終了するまでにある程度の時間を要する。このため、半導体試験装置に設けられたタイミング調整装置では、正常な波形の試験信号を出力し続けたまま半導体試験装置が基準とする試験サイクルであるレートを超えるようなタイミング調整を行うことができず、また、期待値を用いたパス／フェイルの判定タイミングを連続的に変えることができないといった問題があった。
【０００９】
ここで、上述した特許文献１に開示された技術を従来のタイミング調整装置に適用すれば、以上の種々の問題が生ずるプログラマブル遅延回路を用いない構成にできるため、タイミングの可変範囲の拡大及び調整精度の向上を図ることができる可能性が考えられる。しかしながら、上述の特許文献１に開示された技術は連続した正弦波の信号からタイミング信号を生成する技術であるため、単純にプログラマブル遅延回路に代えて位相信号発生手段（ＩＱ変調器）を用いても、論理が任意に変化する試験パターンや期待値パターンのタイミングの調整を行うことはできない。
【００１０】
本発明は上記事情に鑑みてなされたものであり、消費電力の増大を招くことなくタイミングの可変範囲を拡大することができ、高精度・高分解能のタイミング調整を行うことができ、且つ連続的にタイミングを調整することができるタイミング調整装置、及び当該装置を備える半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の第１の態様によるタイミング調整装置は、信号（Ｐ２）の出力タイミングを調整するタイミング調整装置（３）において、前記信号の経時変化を示すデータ（Ｄ１１、Ｄ２１、Ｄ４１）を記憶する記憶部（１６ａ、１６ｂ、５１）と、前記記憶部に記憶されたデータの読み出しに用いられるクロック信号（Ｒ１）を発生するクロック信号発生部（１１）と、前記クロック信号発生部で発生されて前記記憶部に入力される前記クロック信号に対して設定された所定の位相角に応じた時間だけ前記クロック信号を進行又は遅延させる直交変調部（１３、１３ａ、１３ｂ）とを備えることを特徴としている。
この発明によると、出力タイミングを調整すべき信号の経時変化を示すデータが記憶部に記憶されると、クロック信号発生部で発生されて所定の位相角に応じた時間だけ進行又は遅延されたクロック信号を用いて読み出される。
また、本発明の第１の態様によるタイミング調整装置は、前記直交変調部が、前記クロック信号発生部から出力される前記クロック信号と前記位相角の正弦成分とを乗算する第１乗算器（３４）と、前記クロック信号発生部から出力される前記クロック信号の位相がπ／２だけ変化した信号と前記位相角の余弦成分とを乗算する第２乗算器（３５）と、前記第１乗算器の出力と前記第２乗算器の出力とを加算する加算器（３６）とを備えることを特徴としている。
また、本発明の第１の態様によるタイミング調整装置は、前記記憶部が、前記信号の立ち上がりエッジ位置が規定されたデータを記憶する第１記憶部（１６ａ）と、前記信号の立ち下がりエッジ位置が規定されたデータを記憶する第２記憶部（１６ｂ）とを備えており、前記直交変調部が、前記クロック信号発生部から前記第１記憶部に入力されるクロック信号を進行又は遅延させる第１直交変調部（１３ａ）と、前記クロック信号発生部から前記第２記憶部に入力されるクロック信号を進行又は遅延させる第２直交変調部（１３ｂ）とを備えており、前記第１，第２直交変調部の何れか一方には、前記クロック信号発生部で発生される前記クロック信号の位相をπ／２だけ変化させる移相器（３３）が設けられており、前記第１，第２直交変調部に設けられた前記第２乗算器には、前記移相器から出力される信号がそれぞれ入力されることを特徴としている。
また、本発明の第１の態様によるタイミング調整装置は、前記記憶部が、前記信号のレベルが変化するエッジ位置が規定されたデータを記憶することを特徴としている。
上記課題を解決するために、本発明の第２の態様によるタイミング調整装置は、信号（Ｓ３）の入力タイミングを調整するタイミング調整装置（３）において、前記信号の標本化を行う標本化部（２０）と、前記標本化部で標本化されたデータを記憶するデータ記憶部（２２）と、前記標本化部における前記信号の標本化及び前記データ記憶部に対する前記データの書き込みに用いられるクロック信号（Ｒ１）を発生するクロック信号発生部（１１）と、前記クロック信号発生部で発生されて前記標本化部及び前記データ記憶部に入力される前記クロック信号に対して設定された所定の位相角に応じた時間だけ前記クロック信号を進行又は遅延させる直交変調部（１３、１３ｃ）とを備えることを特徴としている。
この発明によると、入力タイミングを調整すべき信号が入力されると、標本化部においてクロック信号発生部で発生されて所定の位相角に応じた時間だけ進行又は遅延されたクロック信号を用いて標本化され、標本化されたデータがそのクロック信号を用いて記憶部に書き込まれる。
本発明の半導体試験装置は、半導体デバイス（６）に試験信号（Ｓ１）を印加して得られる信号（Ｓ２）に基づいて前記半導体デバイスの試験を行う半導体試験装置（ＴＥ）において、前記試験信号の出力タイミングを調整する第１の態様によるタイミング調整装置と、前記半導体デバイスから得られる信号の入力タイミングを調整する第２の態様によるタイミング調整装置とを備えることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、出力タイミングを調整すべき信号の経時変化を示すデータを記憶部に記憶し、クロック信号発生部で発生されて所定の位相角に応じた時間だけ進行又は遅延されたクロック信号を用いて読み出している。また、クロック信号発生部で発生されて所定の位相角に応じた時間だけ進行又は遅延されたクロック信号を用いて入力された信号を標本化部において標本化し、標本化したデータをそのクロック信号を用いて記憶部に書き込んでいる。
このため、本発明では、タイミングの可変範囲を拡大することができるとともに、高精度・高分解能のタイミング調整を行うことができるという効果がある。また、クロック信号に対して設定される位相角を連続的に変えれば連続的にタイミングを調整することもできるという効果がある。ここで、回路規模の大幅な増大を伴わないため、消費電力の増大を招くこともない。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態によるタイミング調整装置及び半導体試験装置について詳細に説明する。尚、以下では、タイミング調整装置が半導体試験装置に設けられた態様を例に挙げて説明する。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置ＴＥは、テスタコントローラ１、パターン発生装置２、タイミング調整装置３、ピンエレクトロニクス回路４、及び判定装置５を備えており、被試験対象たるＤＵＴ６に試験信号Ｓ１を印加し、ＤＵＴ６から得られる信号Ｓ２と期待値との比較を行ってＤＵＴ６の試験を行う。
【００１５】
テスタコントローラ１は、ユーザによって作成されてＤＵＴ６の試験手順及び試験条件が規定された試験プログラム（図示省略）に従って、半導体試験装置ＴＥの動作を統括して制御する。例えば、パターン発生装置２を制御して各種パターンを発生させ、タイミング調整装置３を制御してパターン発生装置２から出力されるパターン等のタイミング調整を行わせ、ピンエレクトロニクス回路４を制御して半導体試験装置ＴＥとＤＵＴ６との間の接続関係等を確定させ、判定装置５を制御してＤＵＴ６のパス／フェイル判定を行わせる。
【００１６】
パターン発生装置２は、テスタコントローラ１の制御の下で、ＤＵＴ６の試験のために必要な各種パターンを発生する。具体的には、ＤＵＴ６に印加すべき試験信号Ｓ１の生成に用いられる試験パターンＰ１と、ＤＵＴ６から得られる信号Ｓ２（正確には、タイミング調整装置３から出力されるデータＤ１）と比較されるべき期待値の生成に用いられる期待値パターンＰ３とを発生する。
【００１７】
タイミング調整装置３は、テスタコントローラ１の制御の下で、パターン発生装置２から出力される試験パターンＰ１の出力タイミングの調整、及びＤＵＴ６から出力されてピンエレクトロニクス回路４を介した信号Ｓ３の入力タイミングの調整を行う。尚、タイミング調整装置３で試験パターンＰ１の出力タイミングが調整されることにより、パターンＰ２及びＤＵＴ６に印加すべき試験信号Ｓ１の出力タイミングが調整される。また、上記の信号Ｓ３の入力タイミングの調整とは、具体的にはタイミング調整装置３に入力される信号Ｓ３の標本化（サンプリング）のタイミングの調整である。
【００１８】
ピンエレクトロニクス回路４は、ＤＵＴ６に対するインターフェイス回路である。このピンエレクトロニクス回路４は、試験パターンＰ２が入力されるドライバ（図示省略）を備えており、試験パターンＰ２を用いて試験信号Ｓ１を生成してＤＵＴ６に印加する。また、ＤＵＴ６から出力される信号Ｓ２が入力されるコンパレータ（図示省略）を備えており、信号Ｓ２と所定の電圧との比較を行って、その比較結果を示す信号Ｓ３を出力する。
【００１９】
判定装置５は、パターン発生装置２から出力される期待値パターンＰ３を用いて期待値を生成し、この期待値とタイミング調整装置３から出力されるデータＤ１との比較を行って、ＤＵＴ６のパス／フェイルを判定する。尚、判定装置５は、その判定結果を示すフェイル情報を記憶するフェイルメモリ（図示省略）を備えており、テスタコントローラ１からの要求に応じてフェイルメモリに記憶されたフェイル情報を読み出してテスタコントローラ１に出力する。
【００２０】
次に、タイミング調整装置３の内部構成について詳細に説明する。図２は、本発明の第１実施形態によるタイミング調整装置の要部構成を示すブロック図である。図２に示す通り、タイミング調整装置３は、レート信号発生部１１（クロック信号発生部）、フィルタ１２、直交変調部１３、Ｄフリップフロップ１４、ＡＮＤ（論理積）ゲート部１５、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ１６ａ，１６ｂ（記憶部、第１，第２記憶部）、レート変換部１７ａ，１７ｂ、エッジパルス発生器１８ａ，１８ｂ、フォーマッタ部１９、Ｄフリップフロップ２０（標本化部）、レート変換部２１、及びＦＩＦＯメモリ２２（データ記憶部）を備える。
【００２１】
レート信号発生部１１は、ＰＬＬ回路（Phase-Locked Loop回路：位相同期回路）を備えており、半導体試験装置ＴＥが基準とする試験サイクルであるレートを規定するレート信号Ｒ１（クロック信号）を発生する。このレート信号Ｒ１の周波数は数ＧＨｚ程度である。フィルタ１２は、レート信号発生部１１から出力されるレート信号Ｒ１の高調波成分を除去して正弦波状のレート信号Ｒ２にする。尚、レート信号Ｒ１を正弦波状にする必要がない場合には、フィルタ１２を省略することができる。
【００２２】
直交変調部１３は、フィルタ１２から出力されるレート信号Ｒ２に対して設定された所定の位相角に応じた時間だけ、レート信号Ｒ２を進行させ（位相を進ませる）又は遅延させる（位相を遅らせる）ＩＱ変調器１３ａ〜１３ｄを備える。尚、これらＩＱ変調器１３ａ〜１３ｄは同様の構成である。ＩＱ変調器１３ａ〜１３ｄの各々に対する位相角の設定はテスタコントローラ１によって行われ、ＩＱ変調器１３ａ〜１３ｄの各々に対して異なる位相角を個別に設定することが可能である。
【００２３】
ＩＱ変調器１３ａ（第１直交変調部）はタイミング調整装置３から出力される試験パターンＰ２の立ち上がりエッジ位置を調整するために設けられ、ＩＱ変調器１３ｂ（第２直交変調部）は試験パターンＰ２の立ち下がりエッジ位置を調整するために設けられる。また、ＩＱ変調器１３ｃは、タイミング調整装置３に入力される信号Ｓ３を標本化（サンプリング）するタイミングを調整するために設けられる。
【００２４】
ＩＱ変調器１３ｄは、ＩＱ変調器１３ａ〜１３ｃで生ずる温度変動や電源電圧変動に起因する特性の変動（進行特性又は遅延特性の変動）を補償するために設けられる。前述した通り、ＩＱ変調器１３ａ〜１３ｄは同様の構成であるため、温度変動や電源電圧変動が生じた場合には、ＩＱ変調器１３ａ〜１３ｄの各々から出力される信号Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１は同様の影響を受けた信号となる。このため、ＩＱ変調器１３ｄから出力される信号Ｒ４１を、レート信号発生部１１が備える不図示のＰＬＬ回路にフィードバックすれば、ＩＱ変調器１３ａ〜１３ｃに対する温度変動や電源電圧変動に起因する特性の変動を補償することが可能になる。
【００２５】
ここで、ＩＱ変調器１３ａ〜１３ｄの内部構成について詳細に説明する。尚、ＩＱ変調器１３ａ〜１３ｄは同様の構成であるため、ここではＩＱ変調器１３ａの構成についてのみ説明する。図３は、ＩＱ変調器１３ａの内部構成を示すブロック図である。図３に示す通り、ＩＱ変調器１３ａは、ＤＡＣ（ディジタル／アナログ変換器）３１，３２、移相器３３、４象限乗算器３４（第１乗算器）、４象限乗算器３５（第２乗算器）、及び加算器３６を備える。
【００２６】
ＤＡＣ３１は、テスタコントローラ１の制御の下で、レート信号Ｒ２に対する位相角の正弦成分（ｓｉｎ成分）を示す信号Ｃ１（Ｉ信号）を出力する。これに対し、ＤＡＣ３２は、テスタコントローラ１の制御の下で、レート信号Ｒ２に対する位相角の余弦成分（ｃｏｓ成分）を示す信号Ｃ２（Ｑ信号）を出力する。図４は、ＩＱ変調器１３ａが備えるＤＡＣ３１，３２から出力される信号Ｃ１，Ｃ２の関係を説明するための図である。
【００２７】
図４に示す通り、ＤＡＣ３１から出力される信号Ｃ１（Ｉ信号）及びＤＡＣ３２から出力される信号Ｃ２（Ｑ信号）は、これらによって特定されるＩＱ平面上における任意の点がＩＱ平面上の単位円Ｃ０上に配置されるように、テスタコントローラ１によってそれぞれ制御される。例えば、テスタコントローラ１がＤＡＣ３１，３２を制御し、値が「１」である信号Ｃ１と値が「０」である信号Ｃ２を出力させれば、単位円Ｃ０上の点Ｚ１が特定されてレート信号Ｒ２に対する位相角は０度に設定される。また、信号Ｃ１，Ｃ２の値が「０．７１」である場合には単位円Ｃ０上の点Ｚ２が特定されてレート信号Ｒ２に対する位相角がθ１（≒π／４）に設定される。
【００２８】
更に、単位円Ｃ０上の点Ｚ２が単位円Ｃ０に沿ってＩＱ平面の第１象限から第２象限及び第３象限を順に介して第４象限の点Ｚ３に至るように信号Ｃ１，Ｃ２を連続的に変化させれば、レート信号Ｒ２に対する位相角がθ２（≒７π／４）に設定される。このように、信号Ｃ１，Ｃ２によって特定される点が単位円Ｃ０上を移動するように信号Ｃ１，Ｃ２を連続的に変化させれば、ＩＱ変調器１３ａにおけるレート信号Ｒ２の遅延時間又は進行時間を連続的に変化させることができる。尚、レート信号Ｒ２に対する位相角は２π（＝３６０度）以上に設定することもでき、負の値に設定することもできる。位相角を正の値に設定すればレート信号Ｒ２を進行させることができ、位相角を負の値に設定すればレート信号Ｒ２を遅延させることができる。
【００２９】
移相器３３は、入力されるレート信号Ｒ２の位相をπ／２だけ変化させる。４象限乗算器３４は、レート信号Ｒ２とＤＡＣ３１から出力される信号Ｃ１（Ｉ信号）とを乗算する。４象限乗算器３５は、移相器３３から出力される信号（位相がπ／２だけ変化した信号）とＤＡＣ３２から出力される信号Ｃ２（Ｑ信号）とを乗算する。加算器３６は、４象限乗算器３４，３５の各々から出力される信号を加算して信号Ｒ１１として出力する。以上の構成のＩＱ変調器１３ａに含まれる移相器３３、４象限乗算器３４，３５、及び加算器３６は、例えばＳｉＧｅ（シリコンゲルマニウム）半導体、ＧａＡｓ（ガリウム砒素）半導体、又はＣＭＯＳ（相補型金属酸化膜半導体）等を用いて作成される。
【００３０】
図２に戻り、Ｄフリップフロップ回路１４は、テスタコントローラ１から出力されるスタート信号ＳＴがＤ入力端に、フィルタ１２から出力されるクロック信号Ｒ２が反転クロック端にそれぞれ入力されており、スタート信号ＳＴをクロック信号Ｒ２に同期させたスタート信号ＳＴ１を出力する。尚、上記のスタート信号ＳＴは、ＤＵＴ６に対する試験の開始を指示する信号である。ＡＮＤゲート部１５は、一方の入力端にスタート信号ＳＴ１が入力され、他方の入力端にＩＱ変調器１３ａ〜１３ｃから出力される信号Ｒ１１，Ｒ２１，Ｒ３１がそれぞれ入力されるＡＮＤゲート１５ａ〜１５ｃを備えており、スタート信号ＳＴ１に基づいて、信号Ｒ１１，Ｒ２１，Ｒ３１を信号Ｒ１２，Ｒ２２，Ｒ３２としてそれぞれ出力する。
【００３１】
ＦＩＦＯメモリ１６ａはパターン発生装置２から出力される試験パターンＰ１に含まれる立ち上がりエッジ位置が規定されたデータＤ１１を記憶し、ＦＩＦＯメモリ１６ｂは試験パターンＰ１に含まれる立ち下がりエッジ位置が規定されたデータＤ２１を記憶する。ＦＩＦＯメモリ１６ａは、書き込みクロックＷＣが入力されるクロック端、データＤ１１が入力されるデータ入力端、読み出しクロックとしての信号Ｒ１３が入力される反転クロック端、及び読み出されたデータＤ１２が出力されるデータ出力端を備える。同様に、ＦＩＦＯメモリ１６ｂは、書き込みクロックＷＣが入力されるクロック端、データＤ２１が入力されるデータ入力端、読み出しクロックとしての信号Ｒ２３が入力される反転クロック端、及び読み出されたデータＤ２２が出力されるデータ出力端を備える。
【００３２】
パターン発生装置２から出力された試験パターンＰ１に含まれるデータＤ１１，Ｄ２１は、書き込みクロックＷＣに同期してＦＩＦＯメモリ１６ａ，１６ｂにそれぞれ書き込まれる。また、ＦＩＦＯメモリ１６ａに記憶されているデータは信号Ｒ１３に同期してデータＤ１２として読み出され、ＦＩＦＯメモリ１６ｂに記憶されているデータは信号Ｒ２３に同期してデータＤ２２として読み出される。尚、データＤ１１，Ｄ２１のデータ幅はｎビット（ｎは１以上の整数）である。
【００３３】
レート変換部１７ａは、分周器２３とパラレル／シリアル変換器２４とを備えており、ＡＮＤゲート１５ａから出力される信号Ｒ１２を分周比ｎで分周した信号を信号Ｒ１３としてＦＩＦＯメモリ１６ａの反転クロック端に出力するとともに、ＦＩＦＯメモリ１６ａから読み出されたデータＤ１２をシリアル信号に変換してエッジパルス発生器１８ａに出力する。レート変換部１７ｂは、レート変換部１７ａと同様の構成であり、ＡＮＤゲート１５ｂから出力される信号Ｒ２２を分周比ｎで分周した信号を信号Ｒ２３としてＦＩＦＯメモリ１６ｂの反転クロック端に出力するとともに、ＦＩＦＯメモリ１６ｂから読み出されたデータＤ２２をシリアル信号に変換してエッジパルス発生器１８ｂに出力する。
【００３４】
エッジパルス発生器１８ａは、ＡＮＤゲート１５ａから出力される信号Ｒ１２とレート変換部１７ａで変換されたシリアル信号とを入力とするＡＮＤゲートを備えており、試験パターンＰ２の立ち上がりエッジ位置を規定するエッジパルスＥ１を発生する。エッジパルス発生器１８ｂは、ＡＮＤゲート１５ｂから出力される信号Ｒ２２とレート変換部１７ｂで変換されたシリアル信号とを入力とするＡＮＤゲートを備えており、試験パターンＰ２の立ち下がりエッジ位置を規定するエッジパルスＥ２を発生する。
【００３５】
フォーマッタ部１９は、ＯＲ（論理和）ゲート１９ａ，１９ｂ及びＲＳフリップフロップ１９ｃを備えており、エッジパルス発生器１８ａ，１８ｂから出力されるエッジパルスＥ１，Ｅ２に基づいた試験パターンＰ２を出力する。ＯＲゲート１９ａはエッジパルスＥ１とテスタコントローラ１から出力されるセットパルスＣ１１との論理和を演算し、ＯＲゲート１９ｂはエッジパルスＥ２とテスタコントローラ１から出力されるリセットパルスＣ１２との論理和を演算する。ＯＲゲート１９ａの出力がＲＳフリップフロップ１９ｃのセット入力端に入力され、ＯＲゲート１９ｂの出力がＲＳフリップフロップ１９ｃのリセット入力端に入力される。
【００３６】
Ｄフリップフロップ２０は、ピンエレクトロニクス回路４から出力される信号Ｓ３がＤ入力端に、ＡＮＤゲート１５ｃから出力されるストローブ信号としての信号Ｒ３２がクロック端にそれぞれ入力されており、信号Ｓ３２のタイミング（例えば、立ち上がりのタイミング）で信号Ｓ３を標本化（サンプリング）する。レート変換部２１は、分周器２３とシリアル／パラレル変換器２５とを備えており、ＡＮＤゲート１５ｃから出力される信号Ｒ３２を分周比ｎで分周した信号を信号Ｒ３３としてＦＩＦＯメモリ２２のクロック端に出力するとともに、Ｄフリップフロップ２０から出力されるデータＤ３１をｎビットのデータＤ３２（パラレルデータ）に変換してＦＩＦＯメモリ２２に出力する。
【００３７】
ＦＩＦＯメモリ２２はレート変換部２１から出力されるデータＤ３２を記憶する。このＦＩＦＯメモリ２２は、書き込みクロックとしての信号Ｒ３３が入力されるクロック端、レート変換部２１から出力されるデータＤ３２が入力されるデータ入力端、読み出しクロックＲＣが入力されるクロック端、及び読み出されたデータＤ１が出力されるデータ出力端を備える。レート変換部２１から出力されるデータＤ３２は、信号Ｒ３３に同期してＦＩＦＯメモリ２２に書き込まれる。また、ＦＩＦＯメモリ２２に記憶されているデータは読み出しクロックＲＣに同期してデータＤ１として読み出さる。
【００３８】
次に、上記構成における半導体試験装置ＴＥの動作について説明する。尚、初期状態では、図１に示すパターン発生装置２〜判定装置５は何れも初期化されているとする。例えば、タイミング調整装置３については、図２に示すＦＩＦＯメモリ１６ａ，１６ｂ、レート変換部１７ａ，１７ｂ、レート変換部２１、及びＦＩＦＯメモリ２２がテスタコントローラ１から出力されるリセット信号（図示省略）によって初期化されている。また、フォーマッタ部１９が備えるＲＳフリップフロップ１９ｃは、テスタコントローラ１からのリセットパルスＣ１２によってリセットされている。
【００３９】
ＤＵＴ６に対する試験が開始されると、テスタコントローラ１からパターン発生装置２に対して制御信号が出力され、これによりパターン発生装置２から試験パターンＰ１及び期待値パターンＰ３が出力される。パターン発生装置２から出力された試験パターンＰ１はタイミング調整装置３に入力され、試験パターンＰ１に含まれるデータＤ１１，Ｄ２１が、書き込みクロックＷＣに同期してＦＩＦＯメモリ１６ａ，１６ｂにそれぞれ書き込まれる。以後、パターン発生装置２から試験パターンＰ１が出力される度に、試験パターンＰ１に含まれるデータＤ１１，Ｄ２１が、順次ＦＩＦＯメモリ１６ａ，１６ｂにそれぞれに書き込まれる。
【００４０】
図５は、本発明の第１実施形態によるタイミング調整装置の動作を説明するタイミングチャートである。尚、本実施形態では、説明を簡単にするため、パターン発生装置２からの試験パターンＰ１に含まれるデータＤ１１，Ｄ２１のデータ幅は１ビット（ｎ＝１）であるとする。このため、レート変換部１７ａ，１７ｂにおける信号Ｒ１２，Ｒ２２の分周及びデータＤ１２，Ｄ２２のシリアル信号への変換、並びにレート変換部２１における信号Ｒ３２の分周及びデータＤ３２のパラレルデータへの変換は行われないものとする。
【００４１】
また、パターン発生装置２から出力される試験パターンＰ１は、ＲＺ（Return to Zero）符号の試験パターンＰ２を発生させるためのパターンであるとする。試験パターンＰ２がＲＺ符号である場合には、１つのレートに必ず立ち上がりエッジと立ち下がりエッジとが存在するため、ＦＩＦＯメモリ１６ａ，１６ｂに書き込まれるデータＤ１１，Ｄ１２は同一のデータになる。本実施形態では、試験パターンＰ１に含まれるデータＤ１１，Ｄ１２が「１，１，０，１，１，１，…」であるとする。
【００４２】
尚、タイミング調整装置３では、パターン発生装置２から出力された試験パターンＰ１に含まれるデータＤ１１，Ｄ１２がＦＩＦＯメモリ１６，１６ｂに書き込まれる前に、タイミング調整装置３の動作を安定化させるための値が「０」であるダミーデータがＦＩＦＯメモリ１６，１６ｂに書き込まれる。つまり、図５に示す通り、データＤ１１については、値が「０」であるダミーデータ「ｒ１」〜「ｒ５」が書き込まれた後に値が「１，１，０，１，１，１，…」と変化するデータ（「ｒ６」以降のデータ）が書き込まれ、データＤ１２については、値が「０」であるダミーデータ「ｆ１」〜「ｆ５」が書き込まれた後に値が「１，１，０，１，１，１，…」と変化するデータ（「ｆ６」以降のデータ）が書き込まれる。
【００４３】
ＤＵＴ６に対する試験が開始されると同時に、タイミング調整装置３に設けられたレート信号発生部１１からはレート信号Ｒ１が出力される。このレート信号Ｒ１がフィルタ１２に入力されると高調波成分が除去され、フィルタ１２からは図５に示す正弦波状のレート信号Ｒ２が出力される。尚、図５においては、理解を容易にするために、レート信号Ｒ２の立ち上がりエッジ位置を、立ち上がりエッジＥ０として図示している。図５に示す通り、レート信号Ｒ２の立ち上がりエッジは時間間隔Ｔをもって等間隔に現れる。
【００４４】
また、図５においては、理解を容易にするために、ＩＱ変調器１３ａ〜１３ｃの各々から出力される信号Ｒ１１，Ｒ２１，Ｒ３１、ＡＮＤゲート１５ａ〜１５ｃから出力される信号Ｒ１２，Ｒ２２，Ｒ３２、信号Ｒ１３，Ｒ２３の論理を反転した反転信号￣Ｒ１３，￣Ｒ２３、書き込みクロックＷＣ、及び読み出しクロックＲＣについては、立ち上がりエッジ位置を図示している。また、スタート信号ＳＴ１が出力された後におけるこれらの信号の立ち上がりエッジ位置には、「１」から始まる通し番号を付してある。尚、本明細書では、表記の都合上、符号「Ｒ１３」の上部に記号「￣」付されたものを記号「￣Ｒ１３」で表し、符号「Ｒ２３」の上部に記号「￣」付されたものを記号「￣Ｒ２３」で表す。
【００４５】
フィルタ１２から出力されたレート信号Ｒ２は、直交変調部１３のＩＱ変調器１３ａ〜１３ｄ及びＤフリップフロップ１４に入力される。ここで、テスタコントローラ１からスタート信号ＳＴが出力される前には、ＩＱ変調器１３ａ〜１３ｄの各々に対して同じ位相角が設定されている。このため、図５に示す通り、テスタコントローラ１からのスタート信号ＳＴが入力される時刻ｔ０以前には、ＩＱ変調器１３ａから出力される信号Ｒ１１とＩＱ変調器１３ｂから出力される信号Ｒ２１との立ち上がりエッジ位置が同じであることが分かる。尚、Ｄフリップフロップ１４からスタート信号ＳＴ１が出力されるまでは、ＡＮＤゲート１５ａ〜１５ｃが閉状態であるため、ＩＱ変調器１３ａ〜１３ｃからの信号Ｒ１１，Ｒ２１，Ｒ３１が信号Ｒ１２，Ｒ２２，Ｒ３２として出力されることはない。
【００４６】
ここで、テスタコントローラ１からスタート信号ＳＴが出力されてタイミング調整装置に入力されたとすると、Ｄフリップフロップ１４からはレート信号Ｒ２に同期したスタート信号ＳＴ１が出力される（時刻ｔ０）。尚、フィルタ１２から出力されるレート信号Ｒ２がＤフリップフロップ１４の反転クロック端に入力されているため、スタート信号ＳＴ１は、図５に示す通り、レート信号Ｒ２の立ち上がりエッジが出現してから次の立ち上がりエッジが出現するまでの時間の半分の時間が経過したタイミングで出力される。これにより、ＡＮＤゲート１５ａ〜１５ｃが開状態になり、ＩＱ変調器１３ａ〜１３ｃからの信号Ｒ１１，Ｒ２１，Ｒ３１が信号Ｒ１２，Ｒ２２，Ｒ３２としてそれぞれ出力される。
【００４７】
ＡＮＤゲート１５ａから出力された信号Ｒ１２は信号Ｒ１３としてＦＩＦＯメモリ１６ａの反転クロック端に入力され、ＡＮＤゲート１５ｂから出力された信号Ｒ２２は信号Ｒ２３としてＦＩＦＯメモリ１６ｂの反転クロック端に入力される。尚、前述した通り、本実施形態では、パターン発生装置２からの試験パターンＰ１に含まれるデータＤ１１，Ｄ２１のデータ幅が１ビット（ｎ＝１）である場合を考えているため、信号Ｒ１３は信号Ｒ１２と同じ信号になり、信号Ｒ２３は信号Ｒ２２と同じ信号になる。
【００４８】
信号Ｒ１３，Ｒ２３が入力されると、ＦＩＦＯメモリ１６ａ，１６ｂからはデータＤ１２，Ｄ２２の読み出しがそれぞれ開始される（時刻ｔ１）。ここで、信号Ｒ１３，Ｒ２３は、ＦＩＦＯメモリ１６ａ，１６ｂの反転クロック端に入力されているため、ＦＩＦＯメモリ１６ａ，１６ｂからのデータＤ１２，Ｄ２２の読み出しは、図５に示す通り、反転信号￣Ｒ１３，￣Ｒ２３の立ち上がりにおいてそれぞれ行われる。尚、ＦＩＦＯメモリ１６ａ，１６ｂから読み出されたデータＤ１２，Ｄ２２は、エッジパルス発生器１８ａ，１８ｂにそれぞれ入力されるが、ここで読み出されるデータＤ１２，Ｄ２２は、図５に示す通り、値が「０」であるダミーデータであるため試験パターンＰ２は出力されない。
【００４９】
また、スタート信号ＳＴを出力した後に、テスタコントローラ１からタイミング調整装置３のＩＱ変調器１３ａ，１３ｂに対して制御信号が出力され、レート信号Ｒ２に対する位相角（図４を用いて説明した位相角）が設定される。これにより、ＩＱ変調器１３ａ，１３ｂからは、テスタコントローラ１によって設定された位相角に応じた時間だけレート信号Ｒ２を進行させ又は遅延させた信号Ｒ１１，Ｒ２１がそれぞれ出力される。
【００５０】
図５に示す例では、スタート信号ＳＴ１が出力された後にＩＱ変調器１３ａから最初に出力される信号Ｒ１１の立ち上がりエッジ位置と２番目に出力される信号Ｒ１１の立ち上がりエッジ位置との時間間隔は、レート信号Ｒ２の立ち上がりエッジの時間間隔と同じＴである。これは、スタート信号ＳＴ１が出力された後にＩＱ変調器１３ｂから最初に出力される信号Ｒ２１の立ち上がりエッジ位置と２番目に出力される信号Ｒ２１の立ち上がりエッジ位置との時間間隔についても同様である。
【００５１】
これに対し、スタート信号ＳＴ１が出力された後において、信号Ｒ１１の２番目の立ち上がりエッジが現れてから７番目の立ち上がりエッジが現れるまでの時刻ｔ２〜ｔ３においては、信号Ｒ１１の立ち上がりエッジの間隔が徐々に広がっている。これは、テスタコントローラ１によって、ＩＱ変調器１３ａの遅延量が徐々に増大するように制御されているためである。
【００５２】
ＩＱ変調器１３ｂについても同様の制御が行われるため、図５に示す通り、信号Ｒ２１の２番目の立ち上がりエッジが現れてから７番目の立ち上がりエッジが現れるまでの時刻ｔ２〜ｔ４において、信号Ｒ２１の立ち上がりエッジの間隔が徐々に広がっている。ここで、信号Ｒ２１の７番目の立ち上がりエッジの位置（時刻ｔ４）を信号Ｒ１１の７番目の立ち上がりエッジの位置（時刻ｔ３）よりも後に設定するのは、発生させるべき試験パターンＰ２がＲＺ符号だからである。
【００５３】
尚、本実施形態では、レート信号Ｒ２の５周期分のダミーデータ「ｒ１」〜「ｒ５」，「ｆ１」〜「ｆ５」をＦＩＦＯメモリ１６ａ，１６ｂにそれぞれ記憶させ、レート信号Ｒ２の５周期の間にＩＱ変調器１３ａ，１３ｂを制御して信号Ｒ１１，Ｒ２１の遅延量を設定する例について説明している。しかしながら、ダミーデータを増やしてより長い時間をかけて設定を行っても良い。
【００５４】
時刻ｔ３以降のＩＱ変調器１３ａに対する位相角は試験パターンＰ２が立ち上がるべきタイミングを示す角度に固定され、時刻ｔ４以降のＩＱ変調器１３ｂに対する位相角も固定される。このため、図５に示す通り、時刻ｔ３以降に現れる信号Ｒ１１の立ち上がりエッジの間隔、及び時刻ｔ４以降に現れる信号Ｒ２１の立ち上がりエッジの間隔は、レート信号Ｒ２の立ち上がりエッジの時間間隔と同じＴになる。
【００５５】
ＩＱ変調器１３ａ，１３ｂに対する制御が行われている間においても、ＩＱ変調器１３ａ，１３ｂから出力される信号Ｒ１１，Ｒ２１に基づいた信号Ｒ１３，Ｒ２３によって、ＦＩＦＯメモリ１６ａ，１６ｂからのデータＤ１２，Ｄ２２の読み出しが順次行われる。そして、図５に示す通り、ＩＱ変調器１３ａ，１３ｂから６番目に出力される信号Ｒ１１，Ｒ２１に基づいた信号Ｒ１３，Ｒ２３によって、ダミーデータ以外のデータが読み出される。つまり、パターン発生装置２から最初に出力された試験パターンＰ１に含まれるデータ「ｒ６」，「ｆ６」が読み出される。
【００５６】
尚、ＦＩＦＯメモリ１６ａ，１６ｂから読み出されたこれらのデータは、エッジパルス発生器１８ａ，１８ｂにそれぞれ入力される。そして、信号Ｒ１１（信号Ｒ１２）の７番目立ち上がりエッジが現れた時点（時刻ｔ３）において、エッジパルス発生器１８ａからはエッジパルスＥ１が出力され、信号Ｒ２１（信号Ｒ２２）の７番目立ち上がりエッジが現れた時点（時刻ｔ４）において、エッジパルス発生器１８ｂからはエッジパルスＥ２が出力される。
【００５７】
エッジパルス発生器１８ａから出力されたエッジパルスＥ１はフォーマッタ部１９に入力されてＲＳフリップフロップ１９ｃをセット状態にし、エッジパルス発生器１８ｂから出力されたエッジパルスＥ２はフォーマッタ部１９に入力されてＲＳフリップフロップ１９ｃをリセット状態にする。以降、図５に示す通り、ＦＩＦＯメモリ１６ａ，１６ｂからデータＤ１２，Ｄ２２が読み出される度にデータＤ１２，Ｄ２２に応じてエッジパルスＥ１，Ｅ２が出力されてＲＳフリップフロップ１９ｃがセット状態又はリセット状態にされることにより試験パターンＰ２が生成される。
【００５８】
ここで、仮にＩＱ変調器１３ａ，１３ｂに設定される位相角が０度に固定されていたとすると、レート信号Ｒ２の７番目の立ち上がりエッジが現れる時点で最初の試験パターンＰ２が生成される筈である。しかしながら、ＩＱ変調器１３ａ，１３ｂに設定される位相角を制御することによって、図５に示す通り、レート信号Ｒ２の７番目の立ち上がりエッジに対してレート信号Ｒ２の１周期以上遅延した時刻ｔ３において最初の試験パターンＰ２が生成されている。このように、ＩＱ変調器１３ａ，１３ｂを制御することにより、試験パターンＰ２の出力タイミングをレート信号Ｒ２の１周期以上遅延した時点に調整することができる。
【００５９】
タイミング調整装置３で生成された試験パターンＰ２はピンエレクトロニクス回路４に入力される。そして、ピンエレクトロニクス回路４において、試験パターンＰ２に基づいた試験信号Ｓ１が生成されてＤＵＴ６に印加される。試験信号Ｓ１がＤＵＴ６に印加されると、ＤＵＴ６からは試験信号Ｓ１に応じた信号Ｓ２が出力される。この信号Ｓ２はピンエレクトロニクス回路４に入力されて所定の電圧と比較され、その比較結果を示す信号Ｓ３が出力される。
【００６０】
ピンエレクトロニクス回路４から出力された信号Ｓ３は、タイミング調整装置３が備えるＤフリップフロップ２０に入力される。ここで、前述したテスタコントローラ１によって行われるＩＱ変調器１３ｂに対する制御と同様の制御がＩＱ変調器１３ｃに対しても行われる。このため、図５に示す通り、信号Ｒ３１の２番目の立ち上がりエッジが現れてから７番目の立ち上がりエッジが現れるまでの時刻ｔ２〜ｔ４において、信号Ｒ３１の立ち上がりエッジの間隔が徐々に広がっている。これに対し、時刻ｔ４以降のＩＱ変調器１３ｃに対する位相角はサンプリングすべきタイミングを示す位相角に固定されるため、図５に示す通り、時刻ｔ４以降に現れる信号Ｒ２１の立ち上がりエッジの間隔は、レート信号Ｒ２の立ち上がりエッジの時間間隔と同じＴになる。
【００６１】
ＩＱ変調器１３ｃから出力される信号Ｒ３１は、ＡＮＤゲート１５ｃを介して信号Ｒ３２としてＤフリップフロップ２０のクロック端に入力される。このため、Ｄフリップフロップ２０のＤ入力端に入力される信号Ｓ３は、信号Ｒ３２の立ち上がりエッジのタイミングで標本化（サンプリング）される。図５に示す信号Ｓ３がＤフリップフロップ２０に入力されると、信号Ｒ３２の８番目の立ち上がりエッジの時点で立ち上がり、信号Ｒ３２の１０番目の立ち上がりエッジの時点で立ち下がるデータＤ３１がＤフリップフロップＤ３１から出力される。
【００６２】
Ｄフリップフロップ２０から出力されたデータＤ３１は、書き込みクロックとしての信号Ｒ３３に同期してＦＩＦＯメモリ２２に順次書き込まれる。尚、前述した通り、本実施形態では、ｎ＝１である場合を考えているため、信号Ｒ３３は信号Ｒ３２と同じ信号になる。ＦＩＦＯメモリ２２に書き込まれたデータＤ３２は、図５に示す通り、読み出しクロックＲＣによってデータＤ１として順次読み出される。ここで、ＡＮＤゲート１５ｃから出力される信号Ｒ３２についてはＩＱ変調器１３ｃに対する遅延量の調整が終了した７番目の立ち上がりエッジ以降が有効なものであり、データＤ３１は１レートだけ遅れてＤフリップフロップ２０から出力されるため、ＦＩＦＯメモリ２２から読み出されるデータＤ１は、図５中の「ｄ８」以降が有効なデータになる。
【００６３】
ＦＩＦＯメモリ２２から読み出されたデータＤ１は判定装置５に入力される。また、パターン発生装置２から出力される期待値パターンＰ３が判定装置５に入力されて期待値が生成される。そして、判定装置５において、データＤ１と生成された期待値とが比較されてＤＵＴ６のパス／フェイルが判定され、その判定結果であるフェイル情報が判定装置５に設けられた不図示のフェイルメモリに記憶される。このフェイルメモリに記憶されたフェイル情報は、テスタコントローラ１からの要求に応じて読み出される。
【００６４】
尚、以上説明した実施形態では、ＲＺ符号の試験パターンＰ２を発生させる場合を例に挙げて説明したが、ＮＲＺ（Non Return to Zero）符号の試験パターン、ＲＺＩ（Return to Zero Invert）符号の試験パターン、又はＮＲＺＩ（Non Return to Zero Invert）符号の試験パターンを発生させることも可能である。但し、各々の符号に適したデータをデータＤ１１，Ｄ１２としてＦＩＦＯメモリ１６ａ，１６ｂに記憶させるとともに、ＩＱ変調器１３ａ，１３ｂから出力される信号Ｒ１１，Ｒ２１のタイミングを調整する必要がある。
【００６５】
以上説明した通り、本実施形態では、パターン発生装置２から出力される試験パターンＰ１に含まれるデータＤ１１，Ｄ１２をＦＩＦＯメモリ１６ａ，１６ｂにそれぞれ記憶し、レート信号発生部１１から出力されてフィルタ１２を介したレート信号１２を、ＩＱ変調器１３ａ，１３ｂに設定される位相角に応じた時間だけ進行又は遅延させてＦＩＦＯメモリ１６ａ，１６ｂに対する読み出しクロックとして用いている。このため、タイミング調整装置２からの試験パターンＰ２の出力タイミングの可変範囲を拡大することができるとともに高精度・高分解能のタイミング調整を行うことができる。また、ＩＱ変調器１３ａ，１３ｂに設定される位相角を連続的に変化させることにより、試験パターンＰ２を途切れさせることなく、試験パターンＰ２の出力タイミングを連続的に調整することができる。しかも、回路規模を大幅に増大させている訳ではないため、消費電力の増大を招くこともない。
【００６６】
また、本実施形態では、レート信号発生部１１から出力されてフィルタ１２を介したレート信号１２を、ＩＱ変調器１３ｃに設定される位相角に応じた時間だけ進行又は遅延させてＤフリップフロップ２０に入力される信号Ｓ３の標本化（サンプリング）のために用いるとともに、Ｄフリップフロップ２０から出力されるデータＤ３２のＦＩＦＯメモリ２２に対する書き込みクロックとして用いている。このため、信号Ｓ３の入力タイミング（標本化（サンプリング）のタイミング）の可変範囲を拡大することができるとともに高精度・高分解能のタイミング調整を行うことができる。また、ＩＱ変調器１３ｃに設定される位相角を連続的に変化させることにより、信号Ｓ３の入力タイミングを連続的に調整することができる。しかも、回路規模を大幅に増大させている訳ではないため、消費電力の増大を招くこともない。
【００６７】
〔第２実施形態〕
次に、本発明の第２実施形態によるタイミング調整装置及び半導体試験装置について説明する。本実施形態の半導体試験装置は図１に示す半導体試験装置ＴＥと同様の構成であり、本実施形態のタイミング調整装置は図２に示すタイミング調整装置３とほぼ同様の構成である。しかしながら、本実施形態では、タイミング調整装置が備える直交変調部１３の構成が第１実施形態とは異なる。
【００６８】
図６は、本発明の第２実施形態によるタイミング調整装置が備える直交変調部の構成を示すブロック図である。図６に示す直交変調部１３は、複数のＩＱ変調器４１ａ，４１ｂ，…を備えており、ＩＱ変調器４１ａに設けられた移相器３３を他のＩＱ変調器４１ｂ，…との間で共用する構成である。ＩＱ変調器４１ａは、図３に示すＩＱ変調器１３ａと同様の構成であり、ＤＡＣ３１，３２、移相器３３、４象限乗算器３４，３５、及び加算器３６を備える。
【００６９】
これに対し、他のＩＱ変調器４１ｂ，…は、ＤＡＣ３１，３２、４象限乗算器３４，３５、及び加算器３６を備えており、移相器３３が省略されている。ＩＱ変調器４１ｂ，…に設けられた４象限乗算器３４は、ＩＱ変調器４１ａの４象限乗算器３４に対して並列接続されており、フィルタ１２から出力されるレート信号Ｒ２を入力としている。また。ＩＱ変調器４１ｂ，…に設けられた４象限乗算器３５は、ＩＱ変調器４１ａの４象限乗算器３５に対して並列接続されており、移相器３３から出力される信号を入力としている。
【００７０】
本実施形態においても、図２に示すＩＱ変調器１３ｂ〜１３ｄに対応するＩＱ変調器を直交変調部１３に設けることで、前述した第１実施形態と同様の動作が可能である。本実施形態では、複数のＩＱ変調器で移相器３３を共用しているため、第１実施形態に比べて直交変調部１３の回路規模を縮小することができる。
【００７１】
〔第３実施形態〕
次に、本発明の第３実施形態によるタイミング調整装置及び半導体試験装置について説明する。本実施形態の半導体試験装置は図１に示す半導体試験装置ＴＥと同様の構成である。しかしながら、本実施形態では、タイミング調整装置３の構成が第１実施形態とは異なる。
【００７２】
図７は、本発明の第３実施形態によるタイミング調整装置の構成を示すブロック図である。尚、図７においては、説明を簡単にするために、ピンエレクトロニクス回路４から出力される信号Ｓ３を受信するための回路を省略している。つまり、ＩＱ変調器１３ｃ、ＡＮＤゲート１５ｃ、Ｄフリップフロップ２０、レート変換部２１、及びＦＩＦＯメモリ２２の図示を省略している。また、これらに加えて、ＩＱ変調器１３ｄの図示も省略している。
【００７３】
図７に示す通り、本実施形態のタイミング調整装置３は、図１に示すＦＩＦＯメモリ１６ａ，１６ｂを１つのＦＩＦＯメモリ５１にまとめて、回路規模を縮小したものである。具体的には、ＦＩＦＯメモリ１６ａに代えてＦＩＦＯメモリ５１を設けるとともに、ＦＩＦＯメモリ１６ｂを省略している。また、レート変換部１７ｂに代えてレート変換部５２を設け、エッジパルス発生器１８ａ，１８ｂに代えてエッジパルス発生器５３ａ，５３ｂを設けている。
【００７４】
図２に示す第１実施形態のタイミング調整装置３では、パターン発生装置２から出力される試験パターンＰ１に含まれる立ち上がりエッジ位置が規定されたデータＤ１１をＦＩＦＯメモリ１６ａに記憶させ、試験パターンＰ１に含まれる立ち下がりエッジ位置が規定されたデータＤ２１をＦＩＦＯメモリ１６ｂに記憶させていた。これに対し、本実施形態では、パターン発生装置２から出力される試験パターンＰ１に含まれる立ち上がりエッジ位置及び立ち下がり位置の双方が規定されたデータ（論理を変化すべき位置が規定されたデータ）Ｄ４１をＦＩＦＯメモリ５１に記憶させている。
【００７５】
レート変換部５２は、パラレル／シリアル変換器２４を備えており、ＦＩＦＯメモリ５１から読み出されたデータＤ４２をシリアル信号に変換してエッジパルス発生器５３ｂに出力する。エッジパルス発生器５３ａは、Ｔフリップフロップ５４、セレクタ（ＳＥＬ）５５、及びＡＮＤゲート５６を備えており、試験パターンＰ２の立ち上がりエッジ位置を規定するエッジパルスＥ１を発生する。エッジパルス発生器５３ｂは、エッジパルス発生器５３ａと同様に、Ｔフリップフロップ５４、セレクタ５５、及びＡＮＤゲート５６を備えており、試験パターンＰ２の立ち下がりエッジ位置を規定するエッジパルスＥ２を発生する。
【００７６】
エッジパルス発生器５３ａのＴフリップフロップ５４は、レート変換部１７ａから出力される信号がＴ入力端に、ＡＮＤゲート１５ａから出力される信号Ｒ１２が反転クロック端にそれぞれ入力されており、Ｔ入力端に入力される信号に応じた信号を出力端Ｑ及び反転出力端￣Ｑからそれぞれ出力する。尚、本明細書では、表記の都合上、符号「Ｑ」の上部に記号「￣」付されたものを記号「￣Ｑ」で表す。
【００７７】
エッジパルス発生器５３ａのセレクタ５５は、テスタコントローラ１の制御の下で、Ｔフリップフロップ５４の出力端Ｑ及び反転出力端￣Ｑから出力される信号の何れか一方を選択する。エッジパルス発生器５３ａのＡＮＤゲート５６は、レート変換部１７ａから出力される信号、ＡＮＤゲート１５ａから出力される信号Ｒ１２、及びセレクタ５５の出力を入力としており、これらの値が全て「１」である場合に、エッジパルスＥ１を発生する。
【００７８】
エッジパルス発生器５３ｂのＴフリップフロップ５４は、レート変換部５２から出力される信号がＴ入力端に、ＡＮＤゲート１５ｂから出力される信号Ｒ２２が反転クロック端にそれぞれ入力されており、Ｔ入力端に入力される信号に応じた信号を出力端Ｑ及び反転出力端￣Ｑからそれぞれ出力する。エッジパルス発生器５３ｂのセレクタ５５は、テスタコントローラ１の制御の下で、Ｔフリップフロップ５４の出力端Ｑ及び反転出力端￣Ｑから出力される信号の何れか一方を選択する。エッジパルス発生器５３ｂのＡＮＤゲート５６は、レート変換部５２から出力される信号、ＡＮＤゲート１５ｂから出力される信号Ｒ２２、及びセレクタ５５の出力を入力としており、これらの値が全て「１」である場合に、エッジパルスＥ２を発生する。
【００７９】
ここで、本実施形態においては、エッジパルス発生器５３ａ，５３ｂに設けられたセレクタ５５の設定を変えることにより、ＲＺ符号の試験パターン、ＮＲＺ符号の試験パターン、ＲＺＩ符号の試験パターン、又はＮＲＺＩ符号の試験パターンを発生させることが可能である。図８は、本発明の第３実施形態におけるタイミング調整装置において、エッジパルス発生器５３ａ，５３ｂで選択される信号と試験パターンの種類との関係を示す図である。
【００８０】
図８に示す通り、ＲＺ符号の試験パターンを発生させる場合には、エッジパルス発生器５３ａ，５３ｂに設けられたセレクタ５５の各々で、Ｔフリップフロップ５４の出力端Ｑから出力される信号を選択する。また、ＲＺＩ符号の試験パターンを発生させる場合には、エッジパルス発生器５３ａ，５３ｂに設けられたセレクタ５５の各々で、Ｔフリップフロップ５４の反転出力端￣Ｑから出力される信号を選択する。
【００８１】
また、ＮＲＺ符号の試験パターンを発生させる場合には、エッジパルス発生器５３ａについてはＴフリップフロップ５４の出力端Ｑから出力される信号をセレクタ５５で選択するとともに、エッジパルス発生器５３ｂについてはＴフリップフロップ５４の反転出力端￣Ｑから出力される信号をセレクタ５５で選択する。更に、ＮＲＺＩ符号の試験パターンを発生させる場合には、エッジパルス発生器５３ａについてはＴフリップフロップ５４の反転出力端￣Ｑから出力される信号をセレクタ５５で選択するとともに、エッジパルス発生器５３ｂについてはＴフリップフロップ５４の出力端Ｑから出力される信号をセレクタ５５で選択する。
【００８２】
以上の構成における本実施形態のタイミング調整装置３及び半導体試験装置ＴＥの動作は、基本的には第１実施形態におけるタイミング調整装置３及び半導体試験装置ＴＥの動作と同様である。但し、ＲＺ符号の試験パターン及びＲＺＩ符号の試験パターンを発生させる場合には、信号Ｒ２２（信号Ｒ２１）１の立ち上がりエッジの位置を信号Ｒ１２（信号Ｒ１１）の立ち上がりエッジの位置よりも後に設定する必要があるのに対し、ＮＲＺ符号の試験パターン及びＮＲＺＩ符号の試験パターンを発生させる場合には、信号Ｒ２２（信号Ｒ２１）１の対置上がりエッジ位置と信号Ｒ１２（信号Ｒ１１）の立ち上がりエッジ位置とを同じにする必要がある。
【００８３】
以上の通り、本実施形態では、第１実施形態の半導体試験装置に設けられていたＦＩＦＯメモリ１３ａ，１３ｂの一方を省略した構成することができる。このため、第１実施形態に比べてタイミング調整装置３の回路規模を縮小することができる。
【００８４】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するドライバテスタ等の各種の半導体試験装置に適用することが可能である。
【００８５】
また、上記実施形態では、タイミング調整装置が半導体試験装置に設けられた態様を例に挙げて説明した。しかしながら、本発明のタイミング調整装置は、半導体試験装置に設けられるものに限られる訳ではなく、信号の出力タイミング又は入力タイミングの調整を行う必要がある装置であれば適用可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】本発明の第１実施形態によるタイミング調整装置の要部構成を示すブロック図である。
【図３】ＩＱ変調器１３ａの内部構成を示すブロック図である。
【図４】ＩＱ変調器１３ａが備えるＤＡＣ３１，３２から出力される信号Ｃ１，Ｃ２の関係を説明するための図である。
【図５】本発明の第１実施形態によるタイミング調整装置の動作を説明するタイミングチャートである。
【図６】本発明の第２実施形態によるタイミング調整装置が備える直交変調部の構成を示すブロック図である。
【図７】本発明の第３実施形態によるタイミング調整装置の構成を示すブロック図である。
【図８】本発明の第３実施形態におけるタイミング調整装置において、エッジパルス発生器５３ａ，５３ｂで選択される信号と試験パターンの種類との関係を示す図である。
【符号の説明】
【００８７】
３                タイミング調整装置
６                ＤＵＴ
１１              レート信号発生部
１３              直交変調部
１３ａ〜１３ｃ    ＩＱ変調器
１６ａ，１６ｂ    ＦＩＦＯメモリ
２０              Ｄフリップフロップ
２２              ＦＩＦＯメモリ
３３              移相器
３４，３５        ４象限乗算器
３６              加算器
５１              ＦＩＦＯメモリ
Ｄ１１，Ｄ１２    データ
Ｄ４１            データ
Ｐ２              試験パターン
Ｒ１              レート信号
Ｓ１              試験信号
Ｓ２              信号
Ｓ３              信号
ＴＥ              半導体試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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