(57)【要約】【課題】製造歩留まりを低減することなく、大容量の不揮発性メモリを備えた半導体記憶装置を製造することのできる技術を提供する。【解決手段】半導体基板１の主面にゲート絶縁膜４を形成した後、ライン幅が最小加工寸法よりも小さく、ピッチが最小加工寸法の２倍のライン状のダミーゲートを形成する。続いて、ダミーゲートの側壁にサイドウォールを形成した後、ダミーゲートを除去する。その後、半導体基板１上に強誘電体材料および上部電極材料を形成し、これら強誘電体材料および上部電極材料をＣＭＰ法を用いて加工することにより、メモリセル毎に分離された強誘電体５を形成する。これにより、ビット線の延在方向に沿って最小加工寸法と同じピッチでメモリセルを配置できるので、メモリセル面積が４Ｆ２未満、例えば２Ｆ２のメモリセルを形成することができる。【選択図】図１
2010199200.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に最小加工寸法よりも幅の小さい第１方向に沿って延びる複数のライン状のダミーゲートを、前記第１方向と直交する第２方向に等間隔で形成する工程と、
（ｃ）前記ダミーゲートの側壁にサイドウォールを形成する工程と、
（ｄ）前記ダミーゲートを除去した後、前記半導体基板上に強誘電体材料および第１上部電極材料を順次形成する工程と、
（ｅ）前記第２方向に沿って前記第１上部電極材料および前記強誘電体材料を加工することにより、前記第１方向および前記第２方向それぞれに等間隔でメモリセル毎に分離された強誘電体を形成する工程と、
（ｆ）前記半導体基板上に第２上部電極材料を形成する工程と、
（ｇ）前記第２上部電極材料を加工することにより、前記第１方向に沿って延びる複数のライン状の上部電極を前記第２方向に等間隔で形成する工程と、
（ｈ）前記サイドウォールを除去する工程と、
（ｉ）前記半導体基板に前記第１導電型と異なる第２導電型の不純物を前記半導体基板に導入することにより、前記第２導電型の半導体領域からなるソース−ドレイン電極を形成する工程と、
を含む半導体記憶装置の製造方法であって、
隣接する前記強誘電体の互いの前記第２方向に沿った幅が同じであり、前記強誘電体の前記第２方向に沿った幅が最小加工寸法よりも小さいことを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１記載の半導体記憶装置の製造方法において、前記（ｂ）工程は、
（ｂ１）前記ゲート絶縁膜上に第１膜を形成し、前記第１膜上に、幅とスペースとを同じとする前記第１方向に沿って延びる複数のライン状のレジストパターンを形成する工程と、
（ｂ２）前記レジストパターンをスリミングした後、前記レジストパターンをマスクとして、前記第１膜を加工することにより、前記第１方向に沿って延びる複数のライン状の前記ダミーゲートを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項２記載の半導体記憶装置の製造方法において、前記サイドウォールの前記第２方向に沿った幅が、前記レジストパターンのスリミング量の２倍であることを特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項２記載の半導体記憶装置の製造方法において、前記（ｂ１）工程で形成された前記レジストパターンの幅は最小加工寸法であることを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項１記載の半導体記憶装置の製造方法において、前記（ｂ）工程は、
（ｂ１）前記ゲート絶縁膜上に第１膜を形成し、前記第１膜上に、幅とスペースとを同じとする前記第１方向に沿って延びる複数のライン状のレジストパターンを形成する工程と、
（ｂ２）前記レジストパターンをマスクとして前記第１膜を加工することにより、前記第１方向に沿って延びる複数のライン状の前記ダミーゲートを形成する工程と、
（ｂ３）前記ダミーゲートを等方的にエッチングして細くする工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項５記載の半導体記憶装置の製造方法において、前記サイドウォールの前記第２方向に沿った幅が、前記ダミーゲートの等方的にエッチングされた量の２倍であることを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項５記載の半導体記憶装置の製造方法において、前記（ｂ１）工程で形成された前記レジストパターンの幅は最小加工寸法であることを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項１記載の半導体記憶装置の製造方法において、前記（ｅ）工程は、
（ｅ１）前記第１上部電極材料、前記強誘電体材料、前記ゲート絶縁膜および前記半導体基板を順次エッチングして、前記第２方向に沿って延びる複数の分離溝を前記第１方向に等間隔で形成した後、前記分離溝の内部を含む前記半導体基板上に分離絶縁膜を形成する工程と、
（ｅ２）前記分離絶縁膜を所定量研磨することにより、前記分離溝の内部に埋め込まれた前記分離絶縁膜からなる前記第２方向に沿って延びる複数の素子分離部を前記第１方向に等間隔で形成し、メモリセル毎に分離された前記強誘電体を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項１記載の半導体記憶装置の製造方法において、前記（ａ）工程の前に、
（ｊ）前記第２方向に沿って延びる複数の素子分離部を前記第１方向に等間隔で形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１０】
（ａ）第１導電型の半導体基板に、前記半導体基板の主面から所定の深さに前記第１導電型と異なる第２導電型の第３領域を形成する工程と、
（ｂ）前記半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に最小加工寸法よりも幅の小さい第１方向に沿って延びる複数のライン状のダミーゲートを、前記第１方向と直交する第２方向に等間隔で形成する工程と、
（ｄ）前記ダミーゲートの側壁にサイドウォールを形成する工程と、
（ｅ）前記ダミーゲートを除去した後、前記半導体基板の前記第３領域に前記第１導電型の不純物を導入して前記第１導電型の半導体領域を形成することにより、前記第１導電型の不純物が導入されない前記第３領域に前記第２導電型の半導体領域からなるソース−ドレイン電極を形成する工程と、
（ｆ）前記半導体基板上に強誘電体材料および第１上部電極材料を順次形成する工程と、
（ｇ）前記第２方向に沿って前記第１上部電極材料および前記強誘電体材料を加工することにより、前記第１方向および前記第２方向それぞれに等間隔でメモリセル毎に分離された強誘電体を形成する工程と、
（ｈ）前記半導体基板上に第２上部電極材料を形成する工程と、
（ｉ）前記第２上部電極材料を加工することにより、前記第１方向に沿って延びる複数のライン状の上部電極を前記第２方向に等間隔で形成する工程と、
（ｊ）前記サイドウォールを除去する工程と、
を含む半導体記憶装置の製造方法であって、
隣接する前記強誘電体の互いの前記第２方向に沿った幅が同じであり、前記強誘電体の前記第２方向に沿った幅が最小加工寸法よりも小さいことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項１０記載の半導体記憶装置の製造方法において、前記（ｃ）工程は、
（ｃ１）前記ゲート絶縁膜上に第１膜を形成し、前記第１膜上に、幅とスペースとを同じとする前記第１方向に沿って延びる複数のライン状のレジストパターンを形成する工程と、
（ｃ２）前記レジストパターンをスリミングした後、前記レジストパターンをマスクとして、前記第１膜を加工することにより、前記第１方向に沿って延びる複数のライン状の前記ダミーゲートを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１１記載の半導体記憶装置の製造方法において、前記サイドウォールの前記第２方向に沿った幅が、前記レジストパターンのスリミング量の２倍であることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項１１記載の半導体記憶装置の製造方法において、前記（ｃ１）工程で形成された前記レジストパターンの幅は最小加工寸法であることを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１０記載の半導体記憶装置の製造方法において、前記（ｃ）工程は、
（ｃ１）前記ゲート絶縁膜上に第１膜を形成し、前記第１膜上に、幅とスペースとを同じとする前記第１方向に沿って延びる複数のライン状のレジストパターンを形成する工程と、
（ｃ２）前記レジストパターンをマスクとして前記第１膜を加工することにより、前記第１方向に沿って延びる複数のライン状の前記ダミーゲートを形成する工程と、
（ｃ３）前記ダミーゲートを等方的にエッチングして細くする工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１５】
請求項１４記載の半導体記憶装置の製造方法において、前記サイドウォールの前記第２方向に沿った幅が、前記ダミーゲートの等方的にエッチングされた量の２倍であることを特徴とする半導体記憶装置の製造方法。
【請求項１６】
請求項１４記載の半導体記憶装置の製造方法において、前記（ｃ１）工程で形成された前記レジストパターンの幅は最小加工寸法であることを特徴とする半導体記憶装置の製造方法。
【請求項１７】
請求項１０記載の半導体記憶装置の製造方法において、前記（ｇ）工程は、
（ｇ１）前記第１上部電極材料、前記強誘電体材料、前記ゲート絶縁膜および前記半導体基板を順次エッチングして、前記第２方向に沿って延びる複数の分離溝を前記第１方向に等間隔で形成した後、前記分離溝の内部を含む前記半導体基板上に分離絶縁膜を形成する工程と、
（ｇ２）前記分離絶縁膜、前記第１上部電極材料および前記強誘電体材料を所定量研磨することにより、前記分離溝の内部に埋め込まれた前記分離絶縁膜からなる前記第２方向に沿って延びる複数の素子分離部を前記第１方向に等間隔で形成し、メモリセル毎に分離された前記強誘電体を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１０記載の半導体記憶装置の製造方法において、前記（ａ）工程の前に、
（ｋ）前記第２方向に沿って延びる複数の素子分離部を前記第１方向に等間隔で形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１９】
請求項１または１０記載の半導体記憶装置の製造方法において、前記強誘電体の前記第２方向に沿ったピッチが最小加工寸法と同じであることを特徴とする半導体記憶装置の製造方法。
【請求項２０】
請求項１または１０記載の半導体記憶装置の製造方法において、前記強誘電体の前記第１方向に沿ったピッチが最小加工寸法の２倍であることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造技術に関し、特に、低電圧で動作するＮＡＮＤタイプもしくはクロスポイントタイプの大容量不揮発性メモリ、例えば強誘電体のヒステリシス（履歴現象）を利用して正負の自発分極を“１”と“０”とに対応させた強誘電体メモリの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電源を切った後も記憶を保持することができる不揮発性メモリとして、例えばフラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ（Ferroelectric Random Access Memory））、相変化メモリ（ＰＣＭ（Phase Change Memory））またはＭＲＡＭ（Magnetoresistive Random Access Memory）などがある。
【０００３】
フラッシュメモリは、フローティングゲートなどから構成される電荷蓄積部に電荷を蓄積し、この蓄積された電荷の量によりＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のコンダクタンスが変化することを利用して格納情報を読み出す不揮発性メモリである。
【０００４】
例えば特表２００６−５０４１８０号公報（特許文献１）には、高いデータ記憶密度を持つフラッシュメモリが開示されており、フローティングゲート長が最小加工寸法よりも小さいメモリセルの製造方法が記載されている。特許文献１で使用されるメモリアレイ構造はＮＡＮＤ型である。
【０００５】
強誘電体メモリは、強誘電体のヒステリシスを利用して正負の自発分極を“１”と“０”とに対応させることで格納情報を読み出す不揮発性メモリである。
【０００６】
例えば特開２００７−２８７８０４号公報（特許文献２）には、強誘電体メモリの製造方法が開示されており、アルミニウム酸化物を強誘電体周辺に成膜することで強誘電体膜が還元されることを防ぐ方法が記載されている。
【０００７】
また、アイ・イー・イー・イー  ブイ・エル・エス・アイ  テクノロジー、２００６  ダイジェスト  オブ  テクニカル  ペーパー（非特許文献１）には、強誘電体材料として高密度ＰＺＴ（チタン酸ジルコン酸鉛）を適用した大容量の強誘電体メモリが記載されている。非特許文献１で使用されているメモリアレイ構造はチェイン型である。チェイン型の構造についてはアイ・イー・イー・イー  ジャーナル  オブ  ソリッド−ステート  サーキット（非特許文献２）に動作方式を含めて詳細に述べられており、メモリセル面積がコンベンショナル構造の８Ｆ２に比べて小さい４Ｆ２になることが記載されている。
【０００８】
また、アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング、テクニカル  ダイジェスト（非特許文献３）には、１Ｔ（１トランジスタ）型のＦｅＲＡＭが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００６−５０４１８０号公報
【特許文献２】特開２００７−２８７８０４号公報
【非特許文献】
【００１０】
【非特許文献１】アイ・イー・イー・イー  ブイ・エル・エス・アイ  テクノロジー、２００６  ダイジェスト  オブ  テクニカル  ペーパー、２００６、ｐｐ．１２６−１２７（IEEE VLSI Technology, 2006 Digest of Technical Papers, 2006 p.126-127）
【非特許文献２】アイ・イー・イー・イー  ジャーナル  オブ  ソリッド−ステート  サーキット、Ｖｏｌ．３３、Ｎｏ．５、１９９８、ｐｐ．７８７−７９２（IEEE Journal of Solid-State Circuits, Vol.33, No.5, 1998 p.787-792）
【非特許文献３】アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング、テクニカル  ダイジェスト、２００４、ｐｐ．９１５−９１８（IEEE International Electron Devices Meeting, Technical Digest, 2004 p.915-918）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
代表的なＮＡＮＤ型のメモリセルアレイを図３９に示す。ワード線（ＷＬ０，ＷＬ１，ＷＬ２）のピッチが２Ｆであり、ビット線（ＢＬ０，ＢＬ１，ＢＬ２）のピッチが２Ｆであるため、メモリセル面積は４Ｆ２になる。ここでＦはセルファクタ（最小加工寸法）である。メモリセル当たりの記録できるビット数が１であるシングルレベルセルの場合、ビット当たりのメモリセル面積は４Ｆ２となる。大容量で、かつ安価な不揮発性メモリを提供するためには、メモリセル面積を４Ｆ２未満に低減することが望ましい。しかしながら、前述の特許文献１および２、ならびに非特許文献１、２および３に記載された方法では、メモリセル面積を低減することは困難である。
【００１２】
本発明者らは強誘電体メモリについて検討を行っている。ビット間の相互干渉を軽減するためには各ビットを互いに分離することが望ましいことから、強誘電体をドライエッチング技術により加工して微細な記憶部を形成している。しかしながら、強誘電体をドライエッチング技術により加工すると記憶部にダメージが導入されやすく、その結果、メモリセル間の特性ばらつきが顕著となって読み出しに十分な信号を得ることができなくなってしまう。そのため、強誘電体メモリでは、大容量の不揮発性メモリを実現することが難しかった。
【００１３】
本発明の目的は、製造歩留まりを低減することなく、大容量の不揮発性メモリを備えた半導体記憶装置を製造することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１６】
この実施の形態は、ｐ型の半導体基板の主面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に最小加工寸法よりも幅の小さい第１方向に沿って延びる複数のライン状のダミーゲートを第２方向に等間隔で形成する工程と、ダミーゲートの側壁にサイドウォールを形成する工程と、ダミーゲートを除去した後、半導体基板上に強誘電体材料および第１上部電極材料を順次形成する工程と、第２方向に沿って第１上部電極材料および強誘電体材料を加工することにより、第１方向および第２方向それぞれに等間隔でメモリセル毎に分離された強誘電体を形成する工程と、半導体基板上に第２上部電極材料を形成する工程と、第２上部電極材料を加工することにより、第１方向に沿って延びる複数のライン状の上部電極を第２方向に等間隔で形成する工程と、サイドウォールを除去する工程と、半導体基板にｎ型の不純物を半導体基板に導入することにより、ｎ型の半導体領域からなるソース−ドレイン電極を形成する工程とを含む半導体記憶装置の製造方法であって、隣接する強誘電体の互いの第２方向に沿った幅は同じであり、強誘電体の第２方向に沿った幅は最小加工寸法よりも小さい。
【００１７】
また、この実施の形態は、ｐ型の半導体基板に、半導体基板の主面から所定の深さにｐ型の第１領域を形成し、第１領域に接して、第１領域よりも深くｎ型の第２領域を形成する工程と、半導体基板の主面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に最小加工寸法よりも幅の小さい第１方向に沿って延びる複数のライン状のダミーゲートを第２方向に等間隔で形成する工程と、ダミーゲートの側壁にサイドウォールを形成する工程と、ダミーゲートを除去した後、半導体基板上に強誘電体材料および第１上部電極材料を順次形成する工程と、第２方向に沿って第１上部電極材料および強誘電体材料を加工することにより、強誘電体材料を第１方向に等間隔で分離する工程と、第１方向に等間隔で分離された強誘電体材料の間の半導体基板に、１つ置きにｎ型の不純物を導入して第１半導体領域を第１領域に形成し、第１方向に等間隔で分離された強誘電体材料の間の半導体基板に、１つ置きにｎ型の不純物を導入して第２領域に達する第２半導体領域を第１領域および第２領域に形成することにより、第２方向に沿って延びる第１半導体領域からなるドレイン電極と第２半導体領域からなるソース電極とを交互に形成する工程と、半導体基板上に第２上部電極材料を形成する工程と、第１および第２上部電極材料を加工することにより、第１方向に沿って延びる複数のライン状の上部電極を第２方向に等間隔で形成する工程と、サイドウォールを除去する工程とを含む半導体記憶装置の製造方法であって、隣接する強誘電体の互いの第２方向に沿った幅は同じであり、強誘電体の第２方向に沿った幅は最小加工寸法よりも小さい。
【００１８】
また、この実施の形態は、ｐ型の半導体基板に、半導体基板の主面から所定の深さにｎ型の第３領域を形成する工程と、半導体基板の主面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に最小加工寸法よりも幅の小さい第１方向に沿って延びる複数のライン状のダミーゲートを第２方向に等間隔で形成する工程と、ダミーゲートの側壁にサイドウォールを形成する工程と、ダミーゲートを除去した後、半導体基板の第３領域にｐ型の不純物を導入してｐ型の半導体領域を形成することにより、ｐ型の不純物が導入されない第３領域にｎ型の半導体領域からなるソース−ドレイン電極を形成する工程と、半導体基板上に強誘電体材料および第１上部電極材料を順次形成する工程と、第２方向に沿って第１上部電極材料および強誘電体材料を加工することにより、第１方向および第２方向それぞれに等間隔でメモリセル毎に分離された強誘電体を形成する工程と、半導体基板上に第２上部電極材料を形成する工程と、第２上部電極材料を加工することにより、第１方向に沿って延びる複数のライン状の上部電極を第２方向に等間隔で形成する工程と、サイドウォールを除去する工程とを含む半導体記憶装置の製造方法であって、隣接する強誘電体の互いの第２方向に沿った幅は同じであり、強誘電体の第２方向に沿った幅は最小加工寸法よりも小さい。
【００１９】
また、この実施の形態は、ｐ型の半導体基板の主面にゲート絶縁膜を形成する工程と、半導体基板上に第１強誘電体材料および第１上部電極材料を順次形成する工程と、第１上部電極材料および第１強誘電体材料を加工して、最小加工寸法よりも幅の小さい第１方向に沿って延びる複数のライン状の第１上部電極材料および強誘電体材料の積層膜からなるパターンを第２方向に等間隔で形成する工程と、第１上部電極材料および強誘電体材料の積層膜からなるパターンの側壁にサイドウォールを形成する工程と、半導体基板上に第２強誘電体材料および第２上部電極材料を順次形成する工程と、第２上部電極材料、第２強誘電体材料および第１上部電極材料を研磨する工程と、第２方向に沿って第２上部電極材料、第２強誘電体材料、第１上部電極材料および第１強誘電体材料を加工することにより、第１強誘電体材料を第１方向に等間隔で分離する工程と、半導体基板上に第３上部電極材料を形成する工程と、第１、第２および第３上部電極材料を加工することにより、第１方向に沿って延びる複数のライン状の上部電極を第２方向に等間隔で形成する工程と、サイドウォールを除去する工程と、半導体基板にｎ型の不純物を半導体基板に導入することにより、第２導電型の半導体領域からなるソース−ドレイン電極を形成する工程とを含む半導体記憶装置の製造方法であって、隣接する強誘電体の互いの第２方向に沿った幅が同じであり、強誘電体の第２方向に沿った幅が最小加工寸法よりも小さい。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
製造歩留まりを低減することなく、大容量の不揮発性メモリ、特に強誘電体メモリを備えた半導体記憶装置を製造することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１による強誘電体メモリのメモリアレイの断面構造の模式図（図２のII−II線に沿った断面構造の模式図）である。
【図２】本発明の実施の形態１による強誘電体メモリのメモリアレイの平面構造の模式図である。
【図３】本発明の実施の形態１による強誘電体メモリのメモリアレイの等価回路の模式図である。
【図４】図２のI−I線に沿った断面構造の模式図である。
【図５】本発明の実施の形態１による強誘電体メモリのメモリセルの製造方法を説明する断面構造の模式図である。
【図６】図５に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図７】図６に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図８】図７に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図９】図８に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図１０】図９に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図１１】図１０に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図１２】図１１に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図１３】図１２に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図１４】本発明の実施の形態１による金属電極／強誘電体／金属電極の積層構造の強誘電体特性を説明するグラフ図である。
【図１５】本発明の実施の形態１による強誘電体の分極特性を説明するグラフ図である。
【図１６】本発明の実施の形態１による強誘電体メモリのメモリアレイの模式図である。
【図１７】本発明の実施の形態１による強誘電体メモリのメモリアレイの動作を説明するタイミングチャートの模式図である。
【図１８】本実施の形態２による強誘電体メモリのメモリセルの製造方法を説明する断面構造の模式図である。
【図１９】図１８に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図２０】図１９に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図２１】本発明の実施の形態３による強誘電体メモリのメモリアレイの平面構造の模式図である。
【図２２】図２１のV−V線に沿った断面構造の模式図である。
【図２３】本発明の実施の形態４による強誘電体メモリのメモリアレイの平面構造の模式図である。
【図２４】図２３のIII−III線に沿った断面構造の模式図である。
【図２５】図２３のIV−IV線に沿った断面構造の模式図である。
【図２６】本実施の形態４による強誘電体メモリのメモリセルの製造方法を説明する断面構造の模式図である。
【図２７】図２６に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図２８】図２７に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図２９】図２８に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図３０】図２９に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図３１】本発明の実施の形態４による強誘電体メモリのメモリアレイの等価回路の模式図である。
【図３２】本実施の形態５による強誘電体メモリのメモリセルの製造方法を説明する断面構造の模式図である。
【図３３】図３２に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図３４】図３３に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図３５】図３４に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図３６】図３５に続く強誘電体メモリのメモリセルの製造工程中の断面構造の模式図である。
【図３７】本発明の実施の形態６による強誘電体メモリのメモリアレイの断面構造の模式図（図２のII−II線に沿った断面構造の模式図）である。
【図３８】本発明の実施の形態６による強誘電体メモリのメモリアレイの断面構造の模式図（図２のI−I線に沿った断面構造の模式図）である。
【図３９】本発明の前提として検討した技術による強誘電体メモリのメモリアレイの平面構造の模式図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
＜基本構造＞
本実施の形態１による強誘電体メモリのメモリアレイの構造はＮＡＮＤ型である。メモリアレイの断面構造の模式図を図１に示す。
【００２８】
図１に示すように、メモリアレイを構成する記憶素子であるメモリセルには、「ＭＩＳ型」のトランジスタを使用している。単結晶シリコンからなる半導体基板１にｐ型の領域２が形成されており、このｐ型の領域２にソース−ドレイン電極３が形成されている。半導体基板１の主面には強誘電体材料、例えば酸化ハフニウムからなるゲート絶縁膜４が形成されており、さらにゲート絶縁膜４上に強誘電体５およびメモリセルトランジスタのゲートとして機能する上部電極１６とが積層されて形成されている。この強誘電体５はメモリセル毎に分離されており、強誘電体５のピッチは１Ｆである。メモリセルは層間絶縁膜６により覆われており、層間絶縁膜６上にビット線７が配線されている。なお、ｐ型の領域２をｎ型にすることも可能であり、このときメモリセルトランジスタはデプレッション型のトランジスタとなる。
【００２９】
また、酸化ハフニウムに代えて、その他の酸化物半導体、例えば酸化ニッケル、酸化チタン、酸化亜鉛、酸化ジルコニウム、酸化タングステン、酸化コバルト、酸化ニオブ、酸化シリコンまたは酸窒化シリコンなどを用いることができる。また、製造過程において半導体素子のプロセスダメージを除去するため、水素雰囲気での熱処理を行うことがある。強誘電体材料は一般に還元雰囲気で劣化しやすいため、強誘電体材料の周囲に水素を通しにくい材料、例えば窒化チタンまたは窒化シリコンからなる水素バリア層を形成してもよい。
【００３０】
＜平面構造＞
本実施の形態１による強誘電体メモリのメモリアレイの平面構造の模式図を図２に示す。図２では、１５ビット分のメモリセルを３本のチェインおよび５本のワード線を用いてアレイ構成としたものを示したが、メモリセルの個数、ならびにチェインおよびワード線の本数はこれに限定されるものではない。図中、強誘電体が形成された領域を網掛けのハッチングで示す。また、図中に示す第１方向はワード線が延在する方向であり、第２方向は第１方向に直交する方向であって、ビット線が延在する方向である。
【００３１】
チェインｃｈａｉｎ０，ｃｈａｉｎ１，ｃｈａｉｎ２のピッチは２Ｆであり、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のピッチは１Ｆである。よって、メモリセル面積は２Ｆ２となる。チェインスペース８とチェインライン幅９はともに１Ｆであるが、ワード線スペース１０とワード線ライン幅１１は１Ｆ未満である。
【００３２】
また、ワード線スペース１０のみ１Ｆ未満とし、ワード線ライン幅１１を１Ｆ以上とする構成を取ることもできる。ワード線ライン幅１１を１Ｆ以上とすることで、メモリセルの上部電極とチャネルとの間に形成されるキャパシタの面積を大きくすることが可能になり、上部電極とチャネルとの容量結合を大きくすることができる。その結果、読み出し速度が向上する利点が生じる。この場合、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のピッチを２Ｆ未満とすることで、メモリセル面積を４Ｆ２未満とすることができる。
【００３３】
＜回路構成＞
本実施の形態１による強誘電体メモリのメモリアレイの等価回路の模式図を図３に示す。なお、図３では、説明のために必要な箇所のチェインおよびワード線のみを記載している。
【００３４】
メモリアレイ１２は、チェインｃｈａｉｎｊ−１，ｃｈａｉｎｊ，ｃｈａｉｎｊ＋１と、それに直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５と、ドレイン側選択トランジスタ制御線ＳＧＤと、ソース側選択トランジスタ制御線ＳＧＳとを含む。メモリセルは各チェインｃｈａｉｎｊ−１，ｃｈａｉｎｊ，ｃｈａｉｎｊ＋１と各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５との交点に位置する。動作時には、メモリアレイ毎に配置された書き込みブロックのドレイン側選択トランジスタ制御線ＳＧＤおよびソース側選択トランジスタ制御線ＳＧＳをオンにする。
【００３５】
＜断面構造＞
前述の図２のI−I線に沿ったメモリアレイの断面構造の模式図を図４に示す。素子分離部１３により、各チェインｃｈａｉｎ０，ｃｈａｉｎ１，ｃｈａｉｎ２は分離されている。チェインスペース１４とチェインライン幅１５はともに１Ｆである。また、強誘電体５はメモリセル毎に分離されている。強誘電体５をメモリセル毎に分離することにより、メモリセル間の相互干渉を防止することができる。
【００３６】
前述の図２のII−II線に沿ったメモリアレイの断面構造の模式図が前述の図１である。強誘電体５としてＳＢＴ（タンタル酸ビスマスストロンチウム：ＳｒＢｉ２Ｔａ２Ｏ９）またはＢＬＴ（チタン酸ビスマスランタン：Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）を用いることにより、エンデュランス特性（書き換え可能回数）が高い強誘電体メモリを提供することが可能になる。特に、プロセス温度を低温化することができて、有害な鉛を含まず、エンデュランス特性の高いＢＬＴを強誘電体５に使用するのが好ましい。プロセス温度を低くすることで、ゲート絶縁膜４と半導体基板１との製造過程での反応を軽減することができる。また、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ３）を用いてもよく、ＰＺＴを用いることにより、読み出し信号が大きく、大容量の強誘電体メモリを提供することが可能になる。
【００３７】
上部電極１６の材料として白金を用いることもできるが、その他、酸化イリジウムを用いることで強誘電体５の還元を抑制することができる。その結果、エンデュランス特性の高い強誘電体メモリを提供することができる。本発明者らが行った実験では、強誘電体５としてＳＢＴ、上部電極１６として白金および金を用いたメモリセルにおいて、１０年間動作する見込みが得られた。
【００３８】
ゲート絶縁膜４には、高誘電率を持つ酸化物半導体、例えば酸化ハフニウムまたは酸化ハフニウムと酸化シリコンとの積層膜を使用することが望ましい。高誘電率の絶縁膜を用いることでゲート（上部電極１６）とチャネルとの容量結合を高くすることが可能となり、動作電圧を低減し、電源モジュールの面積を縮小することができる。ゲート絶縁膜４の役割は、チャネルから強誘電体５を通じて上部電極１６へ流れる電流を低減すること、および強誘電体５と半導体基板１との反応を防止することである。
【００３９】
＜製造方法＞
本実施の形態１による強誘電体メモリのメモリセルの製造方法を図５〜図１３を用いて工程順に説明する。図５〜図１３の各（ａ）は前述の図２のII−II線に沿ったメモリアレイの断面構造の模式図、図５〜図１３の各（ｂ）は前述の図２のI−I線に沿ったメモリセルの断面構造の模式図である。
【００４０】
まず、図５に示すように、半導体基板１にｐ型の領域２を形成し、さらに半導体基板１の主面にゲート絶縁膜４および多結晶シリコン膜１７ａを、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて成膜する。続いて多結晶シリコン膜１７ａ上にレジストパターン１８を形成する。レジストパターン１８は、通常のフォトレジスト技術によって形成される。すなわち、レジストパターン１８は、フォトレジスト膜を塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことによりパターニングされている。レジストパターン１８のスペース１８ｓおよびライン幅１８ｗはともに１Ｆである。
【００４１】
次に、レジストパターン１８のスリミングを行う。スリミングの方法としては、酸素プラズマを用いて短時間のアッシャを行う方法とＡｒイオンにより等方的に研磨する方法がある。
【００４２】
次に、図６に示すように、スリミングしたレジストパターン１８をマスクとして多結晶シリコン膜１７ａを加工し、前述の図２の第１方向（ワード線が延在する方向）に沿って延びる複数のダミーゲート１７を前述の図２の第２方向（ビット線が延在する方向）に等間隔で形成する。続いて、ダミーゲート１７の側壁にサイドウォール１９を形成する。前述したレジストパターン１８をスリミングする量は、ダミーゲート１７の側壁に形成されるサイドウォール１９の幅１９ｗの１／２にするのが良い。この場合、ダミーゲート１７のライン幅１７ｗとサイドウォール１９の間隔１９ｓとが同一となる。すなわち、後に形成される奇数ライン毎の強誘電体の寸法と偶数ライン毎の強誘電体の寸法とを等しくすることができる。これにより、上部電極１６とチャネルとの間に形成されるキャパシタの面積をメモリセル間で均一にすることができるので、容量結合を均一にすることができる。よって、メモリセル間の特性ばらつきを軽減することができる。
【００４３】
ダミーゲート１７のライン幅１７ｗは１Ｆ未満である。なお、ダミーゲート１７のライン幅１７ｗを１Ｆ未満に加工する方法は、前述した方法に限定されるものではない。例えばライン幅１７ｗが１Ｆの多結晶シリコン膜１７ａを形成した後に、ＡＰＭ洗浄液（アンモニア過酸化水素水混合液）を用いて、多結晶シリコン膜１７ａを等方的にウェットエッチングする方法を用いることもできる。使用する製造装置によっては、ＡＰ洗浄液を用いることにより、ダミーゲート１７の均一なライン幅１７ｗを得ることができる場合がある。また、例えば多結晶シリコン膜１７ａ上に１Ｆ未満のライン幅を有する酸化シリコンからなるハードマスクを形成した後、そのハードマスクをマスクとして多結晶シリコン膜１７ａを加工する方法を用いることもできる。
【００４４】
次に、図７に示すように、ダミーゲート１７を除去して、前述の図２の第１方向に沿って延びるサイドウォール１９を残す。次に、図８に示すように、半導体基板１上に強誘電体材料５ａおよび上部電極材料１６ａを順次成膜する。強誘電体材料５ａの成膜方法として、例えばＣＳＤ（Chemical Solution Deposition）法を用いることができる。ＣＳＤ法により強誘電体材料５ａを成膜することにより、優れた強誘電特性を持つ膜を形成することができる。上部電極材料１６ａは、例えばＤＣスパッタ法により成膜することができる。スパッタ雰囲気として酸素または酸素とアルゴンとの混合雰囲気を用いるのが良い。スパッタターゲットはイリジウムを用いることができる。
【００４５】
次に、図９に示すように、前述の図２の第２方向に沿って所定箇所の上部電極材料１６ａ、強誘電体材料５ａ、ゲート絶縁膜４および半導体基板１（ｐ型の領域２）を順次エッチングして複数の分離溝を前述の図２の第１方向に等間隔で形成する。続いて、分離溝の内部を含む半導体基板１上に分離絶縁膜を形成した後、分離絶縁膜、上部電極材料１６ａおよび強誘電体材料５ａをＣＭＰ（Chemical Mechanical Polishing）法、またはＣＭＰ法およびＡｒイオンによるエッチバック法により所定量研磨することにより、チェイン間に前述の図２の第２方向に沿って延びる複数の素子分離部１３を前述の図２の第１方向に等間隔で形成し、強誘電体材料５ａをメモリセル毎に分離して強誘電体５を形成する。ＣＭＰ法を用いることで、ドライエッチング法を用いる場合に比べて強誘電体材料５ａに導入されるダメージは軽減されるため、メモリセル間の特性ばらつきが小さくなり、余裕のある読み出しに必要な信号を得ることが可能になる。
【００４６】
次に、図１０に示すように、半導体基板１上に上部電極材料１６ｂを形成した後、図１１に示すように、上部電極材料１６ａ，１６ｂを前述の図２の第１方向に沿ってライン状に加工することにより、前述の図２の第１方向に沿って延びる上部電極１６を前述の図２の第２方向に等間隔で形成する。上部電極１６のピッチは１Ｆである。
【００４７】
次に、図１２に示すように、露出したサイドウォール１９をドライエッチング法により除去した後、半導体基板１にｎ型の不純物を導入することにより、ソース−ドレイン電極３を形成する。次に、半導体基板１上に層間絶縁膜６を形成する。層間絶縁膜６には、例えばＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により形成された酸化シリコン膜が用いられる。
【００４８】
次に、図１３に示すように、層間絶縁膜６の表面を平坦化した後、ビット線７を形成する。ビット線７には、例えばＤＣスパッタ法により成膜されたアルミニウム合金膜をエッチング法により加工して形成されるメタル配線、あるいはダマシン法により形成された銅膜からなるメタル配線が用いられる。その後、さらに上層の配線を形成することにより強誘電体メモリが製造される。
【００４９】
＜動作方式＞
本実施の形態１による強誘電体メモリのメモリセルの動作方法について説明する。まず、メモリアレイの動作方式がより明確になると思われるため、図１４および図１５を用いて強誘電体の特性について簡単に説明する。
【００５０】
図１４は、金属電極／強誘電体／金属電極の積層構造を用いて、本発明者らによって測定された実験データを説明するグラフ図である。横軸が電界強度、縦軸が分極量である。＋４０ｋＶ／ｃｍの電界を印加すると、電界を取り除いた後でも、約７μＣ／ｃｍ２の残留分極が生じていることがわかる。この残留分極により、‘０’と‘１’の情報を記憶する。
【００５１】
図１５は、読み出し電圧と書き込み電圧の関係を説明するグラフ図であり、横軸が電界強度、縦軸が分極量である。書き込み電圧よりも低い電圧を印加することで非破壊読み出しが可能である。読み出し電圧を印加したときの分極量の変化が‘１’ＲＥＡＤであるか、それとも‘０’ＲＥＡＤであるかを判定して読み出し動作を行う。‘０’書き込みと‘１’書き込みで強誘電体に印加する電圧の極性は異なる。
【００５２】
前述の図１において、上部電極１６およびチャネルの電圧を‘１’書き込み電圧にすると、強誘電体５の中に分極が生じ、電圧を０Ｖにした後も情報を保持し続ける。また、上部電極１６およびチャネルの電圧を‘０’書き込み電圧にすると、強誘電体５の中に逆方向の分極が生じ、情報が書き込まれる。
【００５３】
次に、読み出し電圧を印加すると、メモリセルに‘１’が書き込まれている場合、上部電極１６に印加された電圧に加えて、強誘電体５の残留分極から生じる電圧がチャネルに印加される。その結果、チャネルに多数のキャリアが誘起され、メモリセルトランジスタの抵抗が、メモリセルに‘０’が書き込まれている場合に比べて低下する。この抵抗値の違いを利用して、読み出し動作を行う。
【００５４】
次に、図１６に示されたメモリアレイの模式図の動作を図１７に示すタイミングチャートの模式図を用いて説明する。なお、図１６および図１７では、２本のワード線および２本のチェインを用いた４ビット分のメモリセルのアレイ構成を示しており、動作対象のメモリセルは図中のメモリセルＣＥＬＬ００とする。
【００５５】
‘０’書き込みを行うときには、チェインｃｈａｉｎ０に１．５Ｖの電圧を印加する。チェインｃｈａｉｎ１の電圧は０．５Ｖ、ワード線ＷＬ０の電圧は０Ｖ、ワード線ＷＬ１の電圧は１Ｖとする。これにより、書き込み対象のメモリセルＣＥＬＬ００には書き込み電圧である１．５Ｖの電圧が印加される。その一方、メモリセルＣＥＬＬ０１，ＣＥＬＬ１０，ＣＥＬＬ１１には０．５Ｖまたは−０．５Ｖの電圧しか印加されない。０．５Ｖまたは−０．５Ｖの電圧が印加されても強誘電体の記憶の破壊は短時間では生じない。
【００５６】
次に、‘１’書き込みを行うときには、チェインｃｈａｉｎ０に０Ｖの電圧を印加する。チェインｃｈａｉｎ１の電圧は１Ｖ、ワード線ＷＬ０の電圧は１．５Ｖ、ワード線ＷＬ１の電圧は０．５Ｖにする。これにより、書き込み対象のメモリセルＣＥＬＬ００には‘１’書き込み電圧である−１．５Ｖの電圧が印加される。その一方、メモリセルＣＥＬＬ０１，ＣＥＬＬ１０，ＣＥＬＬ１１には０．５Ｖまたは−０．５Ｖの電圧しか印加されない。
【００５７】
さらに、読み出し動作を行うときには、チェインｃｈａｉｎ０に０．５Ｖの電圧を印加する。チェインｃｈａｉｎ１の電圧は０Ｖ、ワード線ＷＬ０の電圧は０．３Ｖ、ワード線ＷＬ１の電圧は０．５Ｖにする。メモリセルＣＥＬＬ００に‘１’の情報が記憶されていた場合には、メモリセルＣＥＬＬ００に‘０’の情報が記憶されていた場合よりも大きな電流が流れる。その電流量を測定することにより、‘０’と‘１’との判別を行うことができる。メモリセルＣＥＬＬ０１には０．５Ｖと高い電圧が印加されているため、メモリセルＣＥＬＬ０１に記憶された情報にかかわらず、メモリセルトランジスタはオンされる。
【００５８】
以上のように動作を行うことで、非選択メモリセルに印加され、ディスターブを生じさせる電圧は０．５Ｖ以下と低くすることが可能である。なお、以上の説明で用いた電圧の値は、簡便に説明するために便宜的に記したものであり、それ以外の電圧を用いることができることは言うまでもない。
【００５９】
このように、本実施の形態１によれば、最小加工寸法よりも小さい寸法のメモリセルが形成できるので、メモリセル面積が４Ｆ２未満、例えば２Ｆ２のメモリセルを形成することができる。また、強誘電体材料５ａおよび上部電極材料１６ａの加工にＣＭＰ法を用いることにより、ドライエッチング法では問題となる強誘電体５に及ぼすダメージが軽減されて、メモリセル間の特性ばらつきが小さくなる。また、非選択メモリセルに印加される電圧を０．５以下と低くすることが可能であるので、動作時のディスターブを軽減することができる。これらにより、製造歩留まりを低減することなく、大容量の不揮発性メモリを製造することができる。
【００６０】
（実施の形態２）
本実施の形態２による強誘電体メモリのメモリアレイの構造はＮＡＮＤ型である。メモリアレイの平面構造は前述した実施の形態１と同様であるが、ソース−ドレイン電極の形成工程が前述した実施の形態１と相違する。
【００６１】
以下に、本実施の形態２によるソース−ドレイン電極の形成方法を図１８〜図２０を用いて説明する。図１８〜図２０は、メモリアレイの断面構造の模式図である。なお、ソース−ドレイン電極の形成工程以外は、実施の形態１と同様であるためその形成工程の詳細な説明は省略する。
【００６２】
まず、図１８に示すように、半導体基板１にｐ型の領域２８を形成し、さらに半導体基板１の主面からｐ型の領域２８よりも浅い所定の領域まで、ｎ型の領域２９を形成する。その後、酸化ハフニウムからなるゲート絶縁膜４および多結晶シリコンからなるダミーゲート１７を形成し、さらにダミーゲート１７の側壁にサイドウォール１９を形成する。
【００６３】
次に、図１９に示すように、ダミーゲート１７を除去した後、サイドウォール１９をマスクにして、ｐ型の不純物、例えばボロンをイオン注入法によりｎ型の領域２９に打ち込む。ｐ型の不純物はボロンに限定されるものではなく、ｐ型の半導体領域を形成できる他の元素を用いてもよい。続いて熱処理を施すことにより、ｎ型の領域２９に打ち込まれたｐ型の不純物を拡散させる。このように、ｐ型の不純物のイオン注入により、アクセプター濃度がドナー濃度よりも高くなった領域はｎ型からｐ型に変化するが、イオン注入されたイオン量が少ない領域はｎ型のままである。イオン注入されたイオン量が少なくｎ型のままである半導体領域が、ソース−ドレイン電極として機能するｎ型の領域３０となる。
【００６４】
その後、前述した実施の形態１と同様にして、強誘電体５、上部電極１６およびビット線７等を形成することにより、図２０に示すメモリアレイが略完成する。
【００６５】
このように、本実施の形態２によれば、前述した実施の形態１と比べて製造工程数が少なくなるので、製造コストを安価にすることができる。但し、チャネルのイオン注入量が増加するため、メモリセルトランジスタの閾値電圧のばらつきが大きくなるという課題はある。
【００６６】
（実施の形態３）
本実施の形態３による強誘電体メモリのメモリアレイの構造はＮＡＮＤ型である。図２１にメモリアレイの平面構造の模式図を示し、図２２に図２１のV−V線に沿ったメモリアレイの断面構造の模式図を示す。
【００６７】
図２１および図２２に示すように、本実施の形態３による強誘電体メモリでは、メモリアレイが絶縁膜３１を介して積層された構造となっている。最下層のメモリ層２５は半導体基板１上に形成される。二層目のメモリ層２６のメモリセルトランジスタのチャネル２７は多結晶シリコンまたは非晶質シリコンにより形成されている。積層数は２層に限定されるものではなく、積層数を３層以上とすることもできる。しかし、最適な積層数は、メモリアレイの歩留まりや不良ビットまたは不良メモリアレイの救済方法によって決まるため、２層から８層程度が望ましい。
【００６８】
このように、本実施の形態３によれば、メモリアレイを積層することにより、大容量の強誘電体メモリを提供することができる。
【００６９】
（実施の形態４）
本実施の形態４による強誘電体メモリのメモリアレイの構造はクロスポイント型である。メモリアレイの構成を図２３〜図２５を用いて説明する。
【００７０】
図２３にメモリアレイの平面構造の模式図を示す。図中、強誘電体が形成された領域を網掛けのハッチングで示す。
【００７１】
ワード線ＷＬ０，ＷＬ１，…，ＷＬ４のピッチは１Ｆであり、ビット線ＢＬ０，ＢＬ１，ＢＬ２のピッチは２Ｆである。よって、メモリセル面積は２Ｆ２となる。
【００７２】
図２４に、前述の図２３のIII−III線に沿ったメモリアレイの断面構造の模式図を示し、図２５に、前述の図２３のIV−IV線に沿ったメモリアレイの断面構造の模式図を示す。
【００７３】
強誘電体５は、前述した実施の形態１と同様に、各メモリセルに形成されている。上部電極１６は前述の図２３の第１方向に沿って各メモリセル間で接続されており、この上部電極１６によりワード線は配線されている。前述の図２３の第２方向に沿った強誘電体５の幅は１Ｆ未満であり、前述の図２３の第１方向に沿った強誘電体５の幅は１Ｆである。
【００７４】
半導体基板１に形成されたｐ型の領域２よりも深い領域にｎ型の領域２２が形成されている。ｎ型の領域２２は接地電位になるように周辺回路によって制御されている。前述の図２３のメモリセルトランジスタの片側の半導体基板１（ｐ型の領域２）にはｎ型の領域２２に達しないドレイン電極２３が形成されている。ドレイン電極２３はｎ型半導体領域により構成され、例えばｎ型の不純物をイオン注入法により打ち込むことにより形成される。ドレイン電極２３の前述の図２３の第１方向に沿ったライン幅２３ｗは１Ｆであり、ドレイン電極２３は前述の図２３の第１方向に４Ｆのピッチで設けられている。ドレイン電極２３によりドレイン線は配線されている。
【００７５】
さらに、メモリセルトランジスタのもう一方の片側の半導体基板１（ｐ型の領域２およびｎ型の領域２２）にはソース−基板電極２４が形成されている。ソース−基板電極２４はｎ型半導体領域により構成され、ドレイン電極２３よりも深く、ｎ型の領域２２に達するまで形成されている。ソース−基板電極２４は、例えばｎ型の不純物をイオン注入法により打ち込むことで形成されるが、ドレイン電極２３を形成する場合よりも高いイオン打ち込みエネルギーを用いることにより、ドレイン電極２３よりも深く形成することができる。ソース−基板電極２４は、メモリセルトランジスタのソースの電位が接地電位となるように制御されている。なお、ソースをｎ型の領域２２に接続せずに、ソース線に接続することによって、その電位を制御することもできる。その場合は、ドレイン電極２３とｎ型の領域２２の深さを同じとすることができる。ソース−基板電極２４の前述の図２３の第１方向に沿ったライン幅２４ｗは１Ｆであり、ソース−基板電極２４は前述の図２３の第１方向に４Ｆのピッチで設けられている。すなわち、前述の図２３の第１方向に沿ってドレイン電極２３とソース−基板電極２４は交互に設けられており、ドレイン電極２３とソース−基板電極２４とのスペースは１Ｆである。
【００７６】
本実施の形態４による強誘電体メモリのメモリセルの製造方法を図２６〜図３０を用いて工程順に説明する。図２６〜図３０の各（ａ）は前述の図２３のIV−IV線に沿ったメモリアレイの断面構造の模式図、図２６〜図３０の各（ｂ）は前述の図２３のIII−III線に沿ったメモリセルの断面構造の模式図である。
【００７７】
まず、図２６に示すように、前述した実施の形態１と同様にして、強誘電体５を分離するためのサイドウォール１９を形成し、さらに半導体基板１上に強誘電体材料５ａおよび上部電極材料１６ａを順次堆積する。半導体基板１にはｐ型の領域２よりも深い領域にｎ型の領域２２が形成されている。
【００７８】
次に、図２７に示すように、前述の図２３の第２方向に沿って所定箇所の上部電極材料１６ａおよび強誘電体材料５ａを順次エッチングして、前述の図２３の第１方向に等間隔で分離する。
【００７９】
次に、図２８に示すように、前述の図２３の第１方向に等間隔で分離された強誘電体材料５ａの間の半導体基板１に、１つ置きにｎ型の不純物を導入してｐ型の領域２にのみにｎ型半導体領域からなるドレイン電極２３を形成し、さらに、前述の図２３の第１方向に等間隔で分離された強誘電体材料５ａの間の半導体基板１に、１つ置きにｎ型の不純物を導入してｎ型の領域２２に達するｎ型半導体領域からなるソース−基板電極２４をｐ型の領域２およびｎ型の領域に形成することにより、前述の図２３の第２方向に沿って延びるドレイン電極２３とソース−基板電極２４とを前述の図２３の第１方向に交互に形成することができる。
【００８０】
次に、図２９に示すように、半導体基板１上に上部電極材料１６ｂを形成した後、図３０に示すように、上部電極材料１６ａ、１６ｂをＣＭＰ法またはＣＭＰ法およびＡｒイオンによるエッチバック法により所定量研磨することにより、第１方向に沿って延在する上部電極１６を形成する。さらにサイドウォール１９を除去し、強誘電体材料５ａをメモリセル毎に分離して強誘電体５を形成する。その後は、前述した実施の形態１と同様にして、層間絶縁膜６およびビット線７を順次形成する。
【００８１】
図３１に、本実施の形態４による強誘電体メモリのメモリアレイの等価回路の模式図を示す。なお、図３１では、説明のために必要な箇所のワード線およびビット線のみを記載している。メモリセルはビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１とワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５との交点に配置されている。メモリセルトランジスタのソース−基板電極は接地電位となる。また、ドレイン電極はビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１に接続され、ゲート（上部電極）はワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５に接続されている。
【００８２】
このように、本実施の形態４によれば、前述した実施の形態１と同様に、メモリセル面積が４Ｆ２未満、例えば２Ｆ２のメモリセルを形成することができる。また、動作時のディスターブを軽減することができる。
【００８３】
（実施の形態５）
本実施の形態５による強誘電体メモリのメモリアレイの構造はＮＡＮＤ型である。メモリアレイの平面構造は前述した実施の形態１と同様であるが、強誘電体および上部電極の形成工程が前述した実施の形態１と相違する。ここでは、強誘電体材料を成膜する前に素子分離部を形成しているが、前述した実施の形態１と同様に、強誘電体材料を成膜した後に素子分離部を形成してもよい。
【００８４】
以下に、本実施の形態５による強誘電体メモリのメモリセルの製造方法を図３２〜図３６を用いて説明する。図３２〜図３６の各（ａ）は前述の図２のII−II線に沿ったメモリアレイの断面構造の模式図、図３２〜図３６の各（ｂ）は前述の図２のI−I線に沿ったメモリセルの断面構造の模式図である。
【００８５】
まず、図３２に示すように、半導体基板１にｐ型の領域２を形成し、さらに半導体基板１（ｐ型の領域２）の所定の領域に素子分離部１３を形成する。続いて半導体基板１の主面にゲート絶縁膜４を形成し、さらにゲート絶縁膜４上に強誘電体材料５ａおよび上部電極材料１６ａを成膜する。続いて前述した実施の形態１と同様にして、スリミングしたレジストパターン（例えば前述した実施の形態１と同様にしてスリミングされたレジストパターン１８）をマスクとして上部電極材料１６ａおよび強誘電体材料５ａを順次加工し、前述の図２の第１方向に沿って延びる複数の上部電極材料１６ａおよび強誘電体材料５ａからなる積層膜を前述の図２の第２方向に等間隔で形成する。続いて、上記積層膜の側壁にサイドウォール１９を形成する。
【００８６】
次に、図３３に示すように、半導体基板１上に強誘電体材料５ｂおよび上部電極材料１６ｂを成膜する。次に、図３４に示すように、素子分離部１３上に位置する上部電極材料１６ａ，１６ｂおよび強誘電体材料５ａ，５ｂを除去した後、上部電極材料１６ａ，１６ｂおよび強誘電体材料５ｂをＣＭＰ法、またはＣＭＰ法およびＡｒイオンによるエッチバック法により所定量研磨することにより、強誘電体材料５ａをメモリセル毎に分離して強誘電体５を形成する。続いて上部電極材料を積み増しした後、前述の図２の第１方向に沿ってライン状に加工することにより、前述の図２の第１方向に沿って延びる上部電極１６を前述の図２の第２方向に等間隔で形成する。上部電極１６のピッチは１Ｆである。
【００８７】
次に、図３５に示すように、露出したサイドウォール１９を除去した後、図３６に示すように、半導体基板１にｎ型の不純物を導入することにより、ソース−ドレイン電極３を形成する。次に、半導体基板１上に層間絶縁膜６を形成し、ビット線７等を形成することにより、メモリセルアレイが略完成する。
【００８８】
このように、本実施の形態５によれば、前述した実施の形態１のメモリセルの形成工程において使用したダミーゲートが不要となり、前述した実施の形態１と比べて製造工程数が少なくなるので、製造コストを安価にすることができる。
【００８９】
（実施の形態６）
本実施の形態６による強誘電体メモリのメモリアレイの構造はＮＡＮＤ型である。メモリアレイの平面構造は前述した実施の形態１と同様であるが、情報記憶部に強誘電体を用いずに、電荷を蓄積する絶縁膜を用いることが前述した実施の形態１と相違する。ここでは、強誘電体材料を成膜する前に素子分離部を形成しているが、前述した実施の形態１と同様に、強誘電体材料を成膜した後に素子分離部を形成してもよい。
【００９０】
図３７に前述の図２のII−II線に沿ったメモリアレイの断面構造の模式図、図３８に前述の図２のI−I線に沿ったメモリセルの断面構造の模式図を示す。
【００９１】
例えば前述した実施の形態１において説明した強誘電体５に代えて、ゲート絶縁膜（例えば酸化シリコン膜）４、電荷蓄積膜（例えば窒化シリコン膜）３２および絶縁膜（例えば酸化シリコン膜）３３の３層絶縁膜（ＯＮＯ膜）からなる電荷蓄積部を設けている。電荷蓄積膜３２に蓄積された電荷量によってメモリセルトランジスタのしきい値電圧を変化させることにより、メモリセルに“１”と“０”の情報を記憶させることができる。強誘電体５に代えて、電荷蓄積部を多結晶シリコン膜で構成するフローティングゲートとすることもできる。
【００９２】
このように、本実施の形態６によれば、電荷蓄積型の不揮発性メモリにおいてもメモリセル面積が４Ｆ２未満、例えば２Ｆ２のメモリセルを形成することができる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９４】
本発明の半導体記憶装置の製造方法は、強誘電体材料を用いたメモリセルを含む高密度集積メモリ回路、特にハードディスク代替となる半導体ストレージ、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリなどの製造方法に適用することが可能である。
【符号の説明】
【００９５】
１  半導体基板
２  ｐ型の領域
３  ソース−ドレイン電極
４  ゲート絶縁膜
５  強誘電体
５ａ  強誘電体材料
５ｂ  強誘電体材料
６  層間絶縁膜
７  ビット線
８  チェインスペース
９  チェインライン幅
１０  ワード線スペース
１１  ワード線ライン幅
１２  メモリアレイ
１３  素子分離部
１３ａ  分離溝
１４  チェインスペース
１５  チェインライン幅
１６  上部電極
１６ａ，１６ｂ  上部電極材料
１７  ダミーゲート
１７ａ  多結晶シリコン膜
１７ｗ  ライン幅
１８  レジストパターン
１８ｓ  スペース
１８ｗ  ライン幅
１９  サイドウォール
１９ｓ  間隔
１９ｗ  幅
２１  素子分離部
２２  ｎ型の領域
２３  ドレイン電極
２３ｗ  ライン幅
２４  ソース−基板電極
２４ｗ  ライン幅
２５，２６  メモリ層
２７  チャネル
２８  ｐ型の領域
２９，３０  ｎ型の領域
３１  絶縁膜
３２  電荷蓄積膜
３３  絶縁膜
ＢＬ０，ＢＬ１，ＢＬ２  ビット線
ｃｈａｉｎ０，ｃｈａｉｎ１，ｃｈａｉｎ２  チェイン
ｃｈａｉｎｊ−１，ｃｈａｉｎｊ，ｃｈａｉｎｊ＋１  チェイン
ＳＧＳ  ソース側選択トランジスタ制御線
ＳＧＤ  ドレイン側選択トランジスタ制御線
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ１５  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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