(57)【要約】【課題】  複数のメモリセルの不揮発性可変抵抗素子を同時にフォーミング処理することができ、フォーミング時間を短縮できる不揮発性半導体記憶装置を提供する。【解決手段】  メモリセルアレイ５０１ａと第２選択線（ビット線）デコーダ５０８の間にフォーミング検知回路５１０を配置した不揮発性半導体記憶装置であり、フォーミング検知回路５１０は、同一の第１選択線（ワード線）に接続する複数のフォーミング処理対象のメモリセルに対して同時に第２選択線を介してフォーミング処理用の電圧パルスを印加する際、第２選択線の電位の変動或いは当該第２選択線に流れる電流量を測定することにより各メモリセルのフォーミング処理の完了を検知し、当該フォーミング処理の完了を検知したメモリセルに接続する前記第２選択線への電圧印加を停止する制御を行う。【選択図】        図５
2010218603.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
同一行に属する前記メモリセル同士を接続する行方向に延伸する第１選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第２選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、
前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記第１選択線を介して前記選択素子に電流又は電圧を印加して同一の前記第１選択線に接続する前記フォーミング処理対象の複数の前記不揮発性可変抵抗素子を選択し、前記選択された前記フォーミング処理対象の複数の前記不揮発性可変抵抗素子に対して夫々異なる前記第２選択線を介して同時に前記フォーミング処理用のフォーミング電圧を印加する際、前記フォーミング電圧が印加される前記メモリセル毎に前記不揮発性可変抵抗素子の前記フォーミング処理の完了を検知するフォーミング検知回路を有し、前記フォーミング処理の完了を検知した前記不揮発性可変抵抗素子に接続する前記第２選択線を介して前記フォーミング電圧が印加されない制御を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記選択素子は、三端子型の選択素子であり、
前記メモリセルは、
前記選択素子の前記制御端子が前記第１選択線に接続され、
前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子、のうち何れか一方が前記第２選択線に、他方が第３選択線に接続され、
前記フォーミング電圧が前記第２選択線と前記第３選択線の間に印加されるように構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記選択素子は、二端子型の選択素子であり、
前記メモリセルは、
前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない一端子、のうち何れか一方が前記第１選択線に、他方が第２選択線に接続され、
前記フォーミング電圧が前記第１選択線と前記第２選択線の間に印加されるように構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記フォーミング検知回路は、前記フォーミング処理の完了に伴う前記第２選択線の所定位置に流れる電流或いは前記第２選択線の所定位置の電位の変動を検知すると当該電流或いは電位の変動が検知された前記第２選択線を介した前記フォーミング電圧の印加を停止する回路を前記フォーミング電圧が印加される前記第２選択線に直接、或いは前記第２選択線のデコーダを介して接続してなることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置における、前記不揮発性可変抵抗素子のフォーミング処理の制御方法であって、
同一行に属する前記メモリセル同士を接続する行方向に延伸する第１選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第２選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、
前記不揮発性可変抵抗素子は、前記フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記フォーミング処理の制御方法は、
前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに接続する一本の前記第１選択線を選択するステップと、
前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに各別に接続する複数の前記第２選択線を選択するステップと、
前記選択された複数の前記第２選択線に同時に前記フォーミング処理用のフォーミング電圧を印加するステップと、
前記フォーミング処理の完了に伴う前記第２選択線の所定位置に流れる電流或いは前記第２選択線の所定位置の電位の変動を検知するステップと、
前記電流或いは電位の変動が検知された前記第２選択線へ前記フォーミング電圧が印加されないように制御するステップを含む、
同一の前記第１選択線に接続する複数の前記メモリセルの前記不揮発性可変抵抗素子に対し同時に前記フォーミング処理を行うことを特徴とするフォーミング処理の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の可変抵抗素子を用いて情報を記憶する不揮発性半導体記憶装置において、当該素子を不揮発性可変抵抗素子として動作させるために必要なフォーミング処理を効率よく行うためのフォーミング処理の制御回路、並びに、フォーミング処理の制御方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する不揮発性可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（シャープ株式会社の登録商標）が提案されている。この不揮発性可変抵抗素子の構造は極めて単純で、図１に示すように、不揮発性可変抵抗素子１００は、下から、下部電極１０６、可変抵抗体１０４、上部電極１０２が順に積層された構造となっており、上部電極１０２と下部電極１０６の間に電圧パルス等の電気的ストレスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性記憶装置が実現できる。
【０００４】
可変抵抗体１０４の材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。尚、特許文献１に例示する素子構造では、可変抵抗体１０４の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【０００５】
また、遷移金属の酸化物である、酸化チタン（ＴｉＯ２）膜、酸化ニッケル（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜についても可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。酸化チタンや酸化ニッケル等の遷移金属酸化物を可変抵抗体として用いると、不揮発性可変抵抗素子に流れ込む電流による熱上昇によって酸化物中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称す）が形成されたり、このフィラメントパスが分解されたりすることによって、抵抗変化が発生していると考えられている。このフィラメントパスの電気特性については、非特許文献３に開示されている。
【０００６】
つまり、不揮発性可変抵抗素子は製造後の初期状態において絶縁状態にあり、電気的ストレスによって高抵抗状態と低抵抗状態を切り替えられる状態にするためには、非特許文献４に示されているように、これに電圧を印加して、不揮発性可変抵抗素子内にフィラメントパスを形成しておく必要がある。この、不揮発性可変抵抗素子内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。
【０００７】
非特許文献５に示されている、フィラメントパスが形成されてフォーミング処理が完了するのに要する時間（以下、適宜「フォーミング時間」と称す）の、フォーミング処理で印加される電圧パルスの大きさと酸化物（酸化コバルト）層の厚さとの関係を表したものを図２に示す。印加電圧が大きく、酸化物層の厚さが薄いほどフォーミング時間は短縮される傾向にあり、３Ｖのフォーミング電圧を印加した場合、１０ｎｍの酸化物層では１μ秒でフォーミング処理が完了するが、５０ｎｍでは１００μ秒印加しなければフォーミング処理が完了しない。逆に、１μ秒でフォーミング処理を完了するためには、５０ｎｍの酸化物層に対して２０Ｖもの電圧を印加する必要があり、１０ｎｍの酸化物層では３Ｖ程度の印加が必要である。
【０００８】
尚、フォーミング時間とは、フォーミング処理で印加される電圧パルスが複数回に分散して印加される場合には、累積的なパルス印加時間を意味する。
【０００９】
図２に示されるように、フォーミング時間は可変抵抗体である金属酸化物の膜厚に依存するが、各不揮発性可変抵抗素子によって膜厚にばらつきが生じるため、フォーミング時間も素子毎にばらつきが生じる。このため、不揮発性可変抵抗素子をスイッチング動作可能状態にするための効率的なフォーミング処理は、素子毎に一個一個電圧調整をしながら行う必要があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特表２００２−５３７６２７号明細書
【非特許文献】
【００１１】
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．他、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，２０００年，Ｖｏｌ．７６，ｐ．２７４９−２７５１
【非特許文献２】Ｈ．Ｐａｇｎｉａ他、“Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），１９８８年，ｖｏｌ．１０８，ｐ．１１−６５
【非特許文献３】G. Dearnaley他, ”Electrical phenomena in amorphous oxide films”, Rep. Prog. Phys., 1970年, Vol. 33, p.1129-1191
【非特許文献４】I. G. Baek 他, ”Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses”, IEDM Technical Digest, 2004年，p. 587 - 590
【非特許文献５】Y. Tamai他, “RRAM Technology for Fast and Low-Power Forming / Switching”, International Conference on Solid State Devices and Materials (SSDM), 2008年, p. 1166
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、不揮発性可変抵抗素子を使ったメモリセルを用いて実用的な大きさのメモリ容量を作成する段階において、実用的な大きさのメモリ容量を一メモリセル毎にフォーミングしていては時間がかかりすぎるため、生産効率の面で、フォーミング時間の短縮は急務である。具体的には、１２８Ｍｂｙｔｅの容量に対してフォーミング処理を行う場合、非特許文献５の値を用いると、１０ｎｍの酸化膜層の場合、一メモリセル（１ｂｉｔ）を印加電圧３Ｖでフォーミング処理するには１μ秒必要であるから、一メモリセル毎にフォーミング処理を行うと、少なくとも１５分は必要である。
【００１３】
ここで、複数のメモリセルに対して同時にフォーミング処理を行うことによりフォーミング処理効率を上げ、全体のフォーミング時間を短縮することが考えられるが、それには以下に示す問題を解決する必要がある。
【００１４】
図３は不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図、図４に単位メモリセルの等価回路を示す。二端子型の不揮発性可変抵抗素子の一端子が選択トランジスタのドレイン端子と接続し、他端子が第２選択線（ビット線、ＢＬ）に接続している。選択トランジスタのゲート端子は第１選択線（ワード線、ＷＬ）に接続され、ソース端子は第３選択線（ソース線、ＳＬ）に接続されている。
【００１５】
図４のメモリセルを行及び列方向に夫々マトリクス状に配置した図３のメモリセルアレイにおいて、第１選択線ＷＬ１を介して電圧を印加して選択トランジスタをＯＮ状態にし、各第２選択線ＢＬ１〜ＢＬ５に同時にフォーミング処理用の電圧パルスを印加して、第１選択線ＷＬ１に接続する複数のメモリセルの不揮発性可変抵抗素子ＶＲ１１〜ＶＲ１５について同時にフォーミング処理を行うことを試みる。
【００１６】
各不揮発性可変抵抗素子のフォーミング処理時間にばらつきがあるため、まず１つ目のメモリセルがフォーミング処理を完了する。ここでは第２選択線ＢＬ２に接続する不揮発性可変抵抗素子ＶＲ１２のフォーミングが先に完了したとする。フォーミング処理が完了したメモリセルは抵抗低下を起こすため、ＶＲ１２のフォーミング処理の完了に伴って第２選択線ＢＬ２に流れる電流量が増加し、第３選択線ＳＬ１の電位が上昇する。すると、電位が上昇した第３選択線ＳＬ１に接続されている他のメモリセルにフォーミング処理に必要な電圧が供給されなくなる。
【００１７】
更に、フォーミング処理用の電圧パルスを内部回路で発生させている場合には、フォーミング処理の完了に伴って第２選択線ＢＬ２に流れる電流量が増加することにより、当該電圧発生回路の電流駆動能力を超えると、当該電圧発生回路で発生される電圧が低下する。このため、第３選択線ＳＬ１に接続されている他のメモリセルにフォーミング処理に必要な電圧が供給されなくなる。
【００１８】
この結果、フォーミング時間が遅くなるか、或いは、これ以上フォーミング処理が進行しない。
【００１９】
本発明は、二端子構造の不揮発性可変抵抗素子を用いて情報を記憶するメモリセルアレイのフォーミング処理に係る上記の問題点を鑑みてなされたものであり、その第一の目的は、複数のメモリセルについて同時にフォーミング処理を行うことにより、フォーミング時間を短縮できる不揮発性半導体記憶装置を提供する点にあり、第二の目的は、複数のメモリセルを同時にフォーミング処理することのできる制御方法を提供する点にある。
【課題を解決するための手段】
【００２０】
本発明に係る不揮発性半導体記憶装置は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、同一行に属する前記メモリセル同士を接続する行方向に延伸する第１選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第２選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、前記第１選択線を介して前記選択素子に電流又は電圧を印加して同一の前記第１選択線に接続する前記フォーミング処理対象の複数の前記不揮発性可変抵抗素子を選択し、前記選択された前記フォーミング処理対象の複数の前記不揮発性可変抵抗素子に対して夫々異なる前記第２選択線を介して同時に前記フォーミング処理用のフォーミング電圧を印加する際、前記フォーミング電圧が印加される前記メモリセル毎に前記不揮発性可変抵抗素子の前記フォーミング処理の完了を検知するフォーミング検知回路を有し、前記フォーミング処理の完了を検知した前記不揮発性可変抵抗素子に接続する前記第２選択線を介して前記フォーミング電圧が印加されない制御を行うことを第１の特徴とする。
【００２１】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記選択素子は、三端子型の選択素子であり、前記メモリセルは、前記選択素子の前記制御端子が前記第１選択線に接続され、前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子、のうち何れか一方が前記第２選択線に、他方が第３選択線に接続され、前記フォーミング電圧が前記第２選択線と前記第３選択線の間に印加されるように構成されていることを第２の特徴とする。
【００２２】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記選択素子は、二端子型の選択素子であり、前記メモリセルは、前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない一端子、のうち何れか一方が前記第１選択線に、他方が第２選択線に接続され、前記フォーミング電圧が前記第１選択線と前記第２選択線の間に印加されるように構成されていることを第３の特徴とする。
【００２３】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記フォーミング検知回路は、前記フォーミング処理の完了に伴う前記第２選択線の所定位置に流れる電流或いは前記第２選択線の所定位置の電位の変動を検知すると当該電流或いは電位の変動が検知された前記第２選択線を介した前記フォーミング電圧の印加を停止する回路を前記フォーミング電圧が印加される前記第２選択線に直接、或いは前記第２選択線のデコーダを介して接続してなることを第４の特徴とする。
【００２４】
本発明に係るフォーミング処理の制御方法は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置における、前記不揮発性可変抵抗素子のフォーミング処理の制御方法であって、同一行に属する前記メモリセル同士を接続する行方向に延伸する第１選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第２選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、前記不揮発性可変抵抗素子は、前記フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、前記フォーミング処理の制御方法は、前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに接続する一本の前記第１選択線を選択するステップと、前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに各別に接続する複数の前記第２選択線を選択するステップと、前記選択された複数の前記第２選択線に同時に前記フォーミング処理用のフォーミング電圧を印加するステップと、前記フォーミング処理の完了に伴う前記第２選択線の所定位置に流れる電流或いは前記第２選択線の所定位置の電位の変動を検知するステップと、前記電流或いは電位の変動が検知された前記第２選択線へ前記フォーミング電圧が印加されないように制御するステップを含み、同一の前記第１選択線に接続する複数の前記メモリセルの前記不揮発性可変抵抗素子に対し同時に前記フォーミング処理を行うことを第１の特徴とする。
【発明の効果】
【００２５】
本発明に依れば、二端子型の不揮発性可変抵抗素子と選択素子とを単位メモリセルとして、行及び列方向に夫々マトリクス状に配置したメモリセルアレイを有する不揮発性半導体記憶装置において、各第２選択線に接続するメモリセルのフォーミング処理の完了を検知し、フォーミング処理の完了を検知したメモリセルに接続する第２選択線を介したフォーミング処理用の電圧パルスの印加がなされないようにする制御手段を設けることにより、フォーミング処理の完了に伴う第２選択線の電位の変動をリセットし、未だフォーミング処理が完了していない他のメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。
【００２６】
ここで、選択素子は、例えば、トランジスタ等の三端子型の選択素子、或いは、ダイオード、バリスタ等の二端子型の選択素子であり、第１選択線を介して選択素子に電圧を印加することによりフォーミング対象の複数のメモリセルを選択する。そして、選択された当該フォーミング対象の複数のメモリセルに対し第２選択線を介して同時にフォーミング処理用の電圧パルスを印加し、フォーミング処理を行うことができる。
【００２７】
具体的には、フォーミング処理が完了したメモリセルに接続する第２選択線に流れる電流或いは第２選択線の電位の変動を検知し、当該電流或いは電位の変動が検知された第２選択線を介したフォーミング処理用の電圧パルスの印加を切断する回路を設け、フォーミング処理が完了した不揮発性可変抵抗素子には第２選択線を介して電圧が印加されないように制御する。これにより、フォーミング処理の対象となっている他のメモリセルのフォーミング処理が完了しているか否かに関係なく、フォーミング処理が完了していないメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。尚、当該回路は論理回路とトランジスタを組み合わせた回路を夫々、第２選択線に接続することにより構成することができる。
【００２８】
従って、同一の第１選択線に接続する複数のメモリセルであれば、同時に一括してフォーミング処理を行うことができ、フォーミング時間の短縮が可能になる。
【図面の簡単な説明】
【００２９】
【図１】不揮発性可変抵抗素子の構造を示す図。
【図２】フォーミング処理に要する時間の、フォーミング処理で印加される電圧と可変抵抗体の膜厚との関係を示す図。
【図３】不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図、及び、従来のフォーミング処理の制御方法に係る問題点を示す図。
【図４】不揮発性可変抵抗素子を用いたメモリセルの等価回路図。
【図５】本発明の第１及び第２実施形態に係る不揮発性半導体記憶装置の構成ブロック図。
【図６】本発明に係るフォーミング処理の制御方法のフローチャート。
【図７】本発明に係るフォーミング検知回路の構成例。
【図８】本発明に係るフォーミング検知回路のフォーミング動作時におけるタイミングチャートを示す。
【図９】本発明の第１実施形態に係るメモリセルアレイの等価回路図、及び、本発明に係るフォーミング処理の動作を示す図。
【図１０】本発明の第２実施形態に係るメモリセルアレイの等価回路図、及び、本発明に係るフォーミング処理の動作を示す図。
【図１１】本発明の第２実施形態に係るメモリセルの等価回路図。
【図１２】本発明の別実施形態に係る不揮発性半導体記憶装置の構成ブロック図。
【図１３】本発明の別実施形態に係るフォーミング検知回路を内蔵した第２選択線デコーダの構成ブロック図。
【発明を実施するための形態】
【００３０】
以下において、本発明に係る不揮発性半導体記憶装置の回路構成、メモリセルアレイ、及び、不揮発性可変抵抗素子のフォーミング処理の制御方法につき、図面を参照して説明する。
【００３１】
〈第１実施形態〉
図５は、本発明の一実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置１」と称す）の回路構成図である。本記憶装置は、メモリセルアレイ５０１ａ、制御回路５０２、電圧発生回路５０４、第１選択線デコーダ５０６、第２選択線デコーダ５０８、フォーミング検知回路５１０、を備えて構成されている。
【００３２】
メモリセルアレイ５０１ａは、図３の等価回路図で表され、不揮発性可変抵抗素子と選択トランジスタを含んでなるメモリセルを行及び列方向に夫々複数マトリクス状に配置したメモリセルアレイである。ここで、不揮発性可変抵抗素子は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子であり、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることができる。選択トランジスタは、例えば、ＭＯＳトランジスタであり、当該不揮発性可変抵抗素子の一端子と選択トランジスタのドレイン端子が接続してメモリセルを構成している。選択トランジスタのゲート端子は行方向に延伸する第１選択線（ワード線）に接続され、第１選択線により同一行に属するメモリセル同士が相互に接続されている。選択トランジスタと接続しない不揮発性可変抵抗素子の一端子は列方向に延伸する第２選択線（ビット線）に接続され、第２選択線により同一列に属するメモリセル同士が相互に接続されている。選択トランジスタのソース端子は行方向に延伸する第３選択線（ソース線）に接続され、第３選択線により同一行に属するメモリセル同士が相互に接続されている。第１選択線を介して第１選択電圧及び第１非選択電圧の何れかを、第２選択線を介して第２選択電圧及び第２非選択電圧の何れかを各別に印加することにより、書き込み、消去、読み出し、並びにフォーミング処理の各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。尚、本実施形態においては、当該各動作時において第３選択線は接地するが、接地電圧より僅かに上昇した微小なバイアス電圧を印加しても良い。
【００３３】
尚、上記のメモリセルアレイ５０１ａで用いられる可変抵抗体の材料としては、Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｚｒ，Ｎｂ，Ｈｆ，Ｔａ等の遷移金属の酸化物が考えられ、電極材料としてはＡｌ，Ｔｉ，Ｃｕ，Ａｇ，Ｔａ，Ｗ，Ｐｔ、或いはＴｉＮ等が考えられる。例えば、上記のメモリセルアレイ５０１ａは、可変抵抗体材料が酸化コバルトで、電極材料が両電極ともＴｉＮからなる不揮発性可変抵抗素子を構成し、選択トランジスタを含めたデバイス構造を適宜設計することで、素子寸法が０．４μｍφ程度のものを公知の標準的な製造プロセス技術により作製することができるが、具体的なデバイス構造および製造方法については説明を割愛する。
【００３４】
制御回路５０２は、メモリセルアレイ５０１ａの書き込み、消去、読み出しの各メモリ動作の制御及びフォーミング処理の制御を行う。具体的には、制御回路５０２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、第１選択線デコーダ５０６、第２選択線デコーダ５０８を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。より具体的には、アドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路の機能を有する回路である。
【００３５】
電圧発生回路５０４は、メモリセルのフォーミング処理時において、フォーミング対象のメモリセルを選択するために必要な第１選択電圧、及び、フォーミング対象でないメモリセルを非選択にする第１非選択電圧を発生し第１選択線デコーダ５０６に与える。また、電圧発生回路５０４は、フォーミング対象の選択されたメモリセルに対しフォーミング処理用の電圧パルスを発生し第２選択線デコーダ５０８に与える。また、電圧発生回路５０４は、書き込み、消去、読み出しの各動作時において、当該各動作に必要な印加電圧を発生して第１選択線デコーダ５０６及び第２選択線デコーダ５０８に与える。
【００３６】
第１選択線デコーダ（ワード線デコーダ）５０６は、メモリセルアレイ５０１ａのフォーミング動作時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第１選択線を選択し、選択された第１選択線と非選択の第１選択線に、夫々第１選択電圧と第１非選択電圧を各別に印加する。具体的には、選択された第１選択線に電圧を印加することにより選択された第１選択線に接続する選択トランジスタのみをＯＮ状態にする。また、第１選択線デコーダ５０６は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第１選択線の選択にも使用される。
【００３７】
第２選択線デコーダ（ビット線デコーダ）５０８は、メモリセルアレイ５０１ａのフォーミング動作時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力された列選択用のアドレス信号に対応する第２選択線を選択し、フォーミング処理用の電圧パルスを選択された第２選択線を介して印加する。また、第２選択線デコーダ５０８は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第２選択線の選択にも使用される。
【００３８】
フォーミング検知回路５１０は、例えば、メモリセルアレイ５０１ａと第２選択線デコーダ５０８との間に配置され、フォーミング処理時において、フォーミング処理の完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第２選択線に流れる電流量、或いは第２選択線の電位の変動を検知する。具体的には、例えば、各フォーミング処理対象のメモリセルに接続する第２選択線の電位の変動を検知すると、電圧発生回路とメモリセルアレイの間の、フォーミング処理が完了したメモリセルに接続する第２選択線上の電流パスを切断する機能を有している。
【００３９】
本発明装置１は、例えば以下のように動作させることにより、メモリセルのフォーミング処理を効率的に行うことができる。図６に本発明に係るフォーミング処理の制御方法のフローチャートを示す。
【００４０】
まず、第１選択線（ワード線）を１本選択する（＃１０）。電圧発生回路５０４は、第１選択電圧と第１非選択電圧を発生し、第１選択線デコーダ５０６は、当該第１選択電圧を選択された第１選択線に接続されたメモリセルの選択トランジスタのゲート端子に、当該第１非選択電圧を非選択の第１選択線に接続されたメモリセルの選択トランジスタのゲート端子に夫々印加する。これにより選択された第１選択線に接続されたメモリセルの不揮発性可変抵抗素子のみに電流を流すことができる。
【００４１】
次に、複数の第２選択線（ビット線）を選択する（＃１１）。ここでは、メモリセルアレイ内のすべての第２選択線を選択することにする。電圧発生回路５０４は、フォーミング処理用の電圧パルスを発生し、第２選択線デコーダ５０８は、選択されたすべての第２選択線を介してフォーミング処理用の電圧パルスを同時に印加し、選択された第２選択線から第３選択線（ソース線）へ電流を流す（＃１２）。
【００４２】
メモリセルのフォーミング処理が完了すると、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子の抵抗が低下し、フォーミング処理が完了したメモリセルに接続する第２選択線に流れる電流量が増加する。このため、正（負）の極性の電圧パルスが選択された第２選択線に印加されている場合、第３選択線の寄生抵抗等の影響により第３選択線の電位が上昇（低下）する。同時に、第２選択線デコーダ５０８等、電圧パルス印加経路上に存在するトランジスタ等の負荷回路の影響によりフォーミング処理が完了したメモリセルに接続する第２選択線の電位が低下（上昇）する。
【００４３】
フォーミング検知回路５１０は、フォーミング処理が完了したメモリセルに接続する第２選択線の電位の変動を検知する（＃１３〜＃１４）。当該電位の変動が検知されると、当該電位の変動が検知された第２選択線に接続するメモリセルのフォーミング処理が完了したと判断できる。
【００４４】
次に、フォーミング処理が完了したメモリセルへの電圧印加を停止する制御を行う（＃１５）。これは、フォーミング処理が完了したメモリセルに接続する第２選択線上の電流パスをフォーミング検知回路５１０が切断することによりなされる。
【００４５】
この結果、フォーミング処理が完了したメモリセルには電流が流れなくなるため、第３選択線の電位変動を防ぐことができ、且つ、電圧発生回路５０４の駆動能力を超えた電流が第２選択線に流れることを防ぐことができるので、未だフォーミング処理が完了していない複数のメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。これによって複数のビット線に接続するメモリセルに対して同時に、一括してフォーミング処理を行うことが可能となる。
【００４６】
選択されたすべての第２選択線に接続するメモリセルのフォーミング処理が完了すると（＃１６）、次の第１選択線を選択し、更にすべての第２選択線を選択して、新たに選択された第１選択線に接続する複数のメモリセルにつき、同時に一括してフォーミング処理を行う。これを繰り返すことで、第１選択線と第２選択線でアドレスが指定されるメモリセルアレイ内のすべてのメモリセルにつき、効率的にフォーミング処理を行うことができる。
【００４７】
図７はフォーミング検知回路の構成例であり、図７に示される回路Ｌとｐ型ＭＯＳトランジスタＰがメモリセルアレイ５０１ａと第２選択線デコーダ５０８との間の各第２選択線ＢＬｎ上に夫々配置され、接続されている。フォーミング処理用の電圧パルスＶＦＭの印加経路と第２選択線ＢＬｎはトランジスタＰのソース端子或いはドレイン端子に夫々接続されている。トランジスタＰのゲート端子は回路Ｌの出力に接続されており、フォーミング開始信号φＦＭ、電位変動チェック開始信号φＦＭＶ、第２選択電圧信号ＶＢＬｎの３つの入力信号によってトランジスタＰのソース‐ドレイン間を流れる電流が制御される。
【００４８】
当該制御信号φＦＭ、φＦＭＶ、ＶＢＬｎのフォーミング処理時におけるタイミングチャートを図８に示す。フォーミングの開始前は、φＦＭがＯＦＦ状態のためトランジスタＰはＯＦＦ状態であり、トランジスタＰにより第２選択線ＢＬｎは電気的に切断された状態である。このためＶＢＬｎはＯＦＦ状態（フローティング）になっている。
【００４９】
まずフォーミング処理の開始時にφＦＭとφＦＭＶをＯＮ状態とし、トランジスタＰをＯＮ状態にして、フォーミング電圧パルスを印加する。次に、第２選択線ＢＬｎ上の電位の変動を検知するためφＦＭＶをＯＦＦ状態とする。このとき、フォーミング処理の完了によりＶＢＬｎが低下している場合は、ＶＢＬｎがＯＦＦ状態になりトランジスタＰのゲート端子に電圧が印加されなくなるので、トランジスタのソース‐ドレイン間に電流は流れず、第２選択線ＢＬｎが電気的に切断される。これによりフォーミングが完了したメモリセルに接続する第２選択線へのフォーミング処理用の電圧パルスＶＦＭの印加を停止することができる。尚、書き込み、消去、読み出しの各メモリ動作時においては、当該検知回路はバイパスされるか、或いはφＦＭとφＦＭＶをＯＮにした状態で、各メモリ動作用の電圧を印加すれば良い。
【００５０】
図９は図３のメモリセルアレイの各第２選択線に図８に示される回路を取り付けた例である。図９において、第１選択線ＷＬ１を介して第１選択電圧を印加して選択トランジスタをＯＮ状態にし、各第２選択線ＢＬ１〜ＢＬ５に同時に正極性のフォーミング処理用の電圧パルスを印加して、選択された第１選択線ＷＬ１に接続するメモリセルを同時に一括してフォーミングすることを試みる。
【００５１】
ここで、第２選択線ＢＬ２に接続するメモリセルのフォーミング処理が他のＢＬ１、ＢＬ３〜ＢＬ５に接続するメモリセルよりも先に完了したとすると、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子ＶＲ１２は絶縁状態から１ＭΩ程度またはそれ以下の低抵抗状態に変わるため、第２選択線ＢＬ２に流れる電流が増加し、第３選択線側の寄生抵抗の影響により第３選択線ＳＬ１の電位が上昇する。同時に、第２選択線デコーダ等の寄生抵抗等の影響によりフォーミング処理が完了したメモリセルに接続する第２選択線ＢＬ２の電位が低下する。
【００５２】
回路Ｌとｐ型ＭＯＳトランジスタＰで構成されているフォーミング検知回路５１０は、第２選択線ＢＬ２の電位降下を検出すると第２選択線ＢＬ２とメモリセルを電気的に切断する。これにより第３選択線ＳＬ１の電位上昇が解消され、ＢＬ１、ＢＬ３〜ＢＬ５に接続するメモリセルの不揮発性可変抵抗素子に元のフォーミング処理に必要な電圧が与えられるようになり、フォーミング処理を再開することができる。
【００５３】
上述のようにフォーミング処理を制御することで、同一の選択された第１選択線に接続するすべてのメモリセルのフォーミング処理に要する時間を、一のメモリセルの不揮発性可変抵抗素子をフォーミング処理する場合の最長所要時間にまで抑えることができる。
【００５４】
本実施例においてフォーミング処理に要する時間ｔは、各メモリセルのフォーミング時間をｔｉ秒、このうち最長所要時間をｔ０（＝ｍａｘ｛ｔｉ｝）秒、第１選択線（ワード線）の本数をＮＷ本とすると、ｔ≒ＮＷ×ｔ０となる。従来必要としていたフォーミング時間と比べると、第２選択線（ビット線）の本数分の一に短縮されることになる。従って、メモリセルの容量が大きくなり、第２選択線の本数が増加するほど、フォーミングに要する時間の差が顕著になり、実用的な容量になれば９０％以上の時間短縮が望める。
【００５５】
〈第２実施形態〉
本発明の一実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置２」と称す）は、第１実施形態に係る本発明装置１と同様、図５の回路構成図で表されるが、メモリセルアレイの構造が本発明装置１と異なっている。本発明装置３は、メモリセルアレイ５０１ｂ、制御回路５０２、電圧発生回路５０４、第１選択線デコーダ５０６、第２選択線デコーダ５０８、フォーミング検知回路５１０、を備えて構成されるが、制御回路５０２、電圧発生回路５０４、フォーミング検知回路５１０の構成及び動作については、本発明装置１と全く同様なので説明を割愛する。
【００５６】
メモリセルアレイ５０１ｂは、図１０の等価回路図で表され、不揮発性可変抵抗素子と選択ダイオードを含んでなるメモリセルを行及び列方向に夫々複数マトリクス状に配置した、クロスポイント構造のメモリセルアレイである。ここで、不揮発性可変抵抗素子は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子であり、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることができる。当該不揮発性可変抵抗素子の一端子と選択ダイオードの一端子が接続して二端子型のメモリセルを構成する。図１１（ａ）に当該メモリセルの等価回路図を示す。選択ダイオードの不揮発性可変抵抗素子と接続しない一端子が行方向に延伸する第１選択線に接続され、第１選択線により同一行に属するメモリセル同士が相互に接続されている。不揮発性可変抵抗素子の選択ダイオードと接続しない一端子が列方向に延伸する第２選択線に接続され、第２選択線により同一列に属するメモリセル同士が相互に接続されている。第１選択線を介して第１選択電圧及び第１非選択電圧の何れか、第２選択線を介して第２選択電圧および第２非選択電圧の何れかを各別に印加することにより、書き込み、消去、読み出し、並びにフォーミング処理の各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。
【００５７】
尚、上記のメモリセルアレイ５０１ｂで用いられる可変抵抗体の材料としては、Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｈｆ等の遷移金属の酸化物が考えられ、電極材料としてはＡｌ，Ｔｉ，Ｃｕ，Ａｇ，Ｔａ，Ｗ，Ｐｔ、或いはＴｉＮ等が考えられる。例えば、上記のメモリセルアレイ５０１ａは、可変抵抗体材料が酸化コバルトで、電極材料が両電極ともＴｉＮからなる不揮発性可変抵抗素子を構成し、選択ダイオードを含めたデバイス構造を適宜設計することで、素子寸法が０．４μｍφ程度のものを公知の標準的な製造プロセス技術により作製することができるが、具体的なデバイス構造および製造方法については説明を割愛する。
【００５８】
第１選択線デコーダ５０６は、メモリセルアレイのフォーミング処理時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第１選択線を選択し、選択された第１選択線と非選択の第１選択線に、夫々第１選択電圧と第１非選択電圧を各別に印加する。具体的には、非選択の第１選択線に正の電圧を印加することにより非選択の第１選択線に接続する選択ダイオードに逆方向電圧が印加され、選択された第１選択線に接続する選択ダイオードのみに順方向電圧が印加されるようにする。また、第１選択線デコーダ５０６は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第１選択線の選択にも使用される。
【００５９】
第２選択線デコーダ５０８は、メモリセルアレイのフォーミング処理時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力された列選択用のアドレス信号に対応する第２選択線を選択し、フォーミング処理用の電圧パルスを選択された第２選択線を介して印加し、第２選択線から第１選択線に電流を流す。また、第２選択線デコーダ５０８は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第２選択線の選択にも使用される。
【００６０】
上記の本発明装置２も、本発明装置１と同様、図６に示されるように、第１選択線を１本選択し、複数の第２選択線を選択し、選択された第２選択線すべてについてフォーミング処理用の電圧パルスを同時に印加して選択された第２選択線から第１選択線へ電流を流し、フォーミング処理が完了したメモリセルに接続する第２選択線の電位の変動をフォーミング検知回路が検知し、フォーミング処理が完了したメモリセルへの第２選択線を介した電圧印加を停止する制御を行うことにより、効率的にフォーミング処理を行うことができる。
【００６１】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００６２】
〈別実施形態〉
以下、本発明の別実施形態について説明する。
【００６３】
〈１〉上述の第１実施形態において、第３選択線（ソース線）は行方向に延伸し、行方向に属するメモリセル同士を接続する構成であるが、列方向に延伸し、列方向に属するメモリセル同士を接続しても良い。また、第３選択線の夫々が更に共通の配線に接続されていても構わない。更に、例えば、図１２に示されるように、第１実施形態における本発明装置１の構成に加えて、第３選択線デコーダ（ソース線デコーダ）５０９を追加することで、第３選択線を介して書き込み、消去、読み出し、及びフォーミング処理の各動作に必要な電圧が印加可能な構成とすることができる。
【００６４】
図１２は本発明の別実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置３」と称す）の回路構成図である。メモリセルアレイ５０１ｃは、メモリセルアレイ５０１ａと構造が若干異なり、第３選択線が行方向ではなく列方向に延伸しており、列方向に属するメモリセル同士を接続している。第１選択線を介して第１選択電圧及び第１非選択電圧の何れかを、第２選択線を介して第２選択電圧及び第２非選択電圧の何れかを、第３選択線を介して第３選択電圧及び第３非選択電圧の何れかを各別に印加することにより、フォーミング処理、及び、書き込み、消去、読み出しの各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。制御回路５０２は、アドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、第１選択線デコーダ５０６、第２選択線デコーダ５０８、及び、第３選択線デコーダ５０９を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。電圧発生回路５０４は、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、当該各動作に必要な印加電圧を発生して第１選択線デコーダ５０６及び第２選択線デコーダ５０８及び第３選択線デコーダ５０９に与える。第３選択線デコーダ５０９は、メモリセルのフォーミング処理、及び、書き込み、消去、読み出しの各動作時において、当該各動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第３選択線を選択し、選択された第３選択線を介して第３選択電圧を、非選択の第３選択線に第３非選択電圧を、当該各動作に応じた電圧を夫々、各別に印加する。フォーミング処理、及び、書き込み、消去、読み出しの各動作時における第１選択線デコーダ５０６及び第２選択線デコーダ５０８の動作については本発明装置１と同様であり、説明を割愛する。
【００６５】
フォーミング検知回路５１０は、例えば、メモリセルアレイ５０１ｃと第３選択線デコーダ５０９との間に配置され、フォーミング処理時において、フォーミング処理の完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第３選択線に流れる電流量、或いは第３選択線の電位の変動を検知する。具体的には、例えば、各フォーミング処理対象のメモリセルに接続する第３選択線の電位の変動を検知すると、フォーミング処理が完了したメモリセルに接続する第３選択線上の電流パスを切断する。これにより、フォーミング処理が完了したメモリセルには電流が流れず、フォーミング処理が完了していない複数のメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。
【００６６】
上記の本発明装置３は、本発明装置１と同様、図６に示されるように、第１選択線（ワード線）を１本選択し、複数の第２選択線（ビット線）を選択し、選択されたすべての第２選択線を介してフォーミング処理用の電圧パルスを同時に印加して選択された第２選択線から第３選択線（ソース線）へ電流を流し、フォーミング処理が完了したメモリセルに接続する第３選択線の電位の変動をフォーミング検知回路が検知し、フォーミング処理が完了したメモリセルへの第２選択線を介した電圧印加を停止する制御を行うことにより、効率的にフォーミング処理を行うことができる。
【００６７】
〈２〉上述の第１実施形態及び別実施形態において、第２選択線をビット線、第３選択線をソース線として説明し、ビット線を介してフォーミング処理用の電圧パルスを印加し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴うビット線又はソース線の電位の変動を検知する構成を例示しているが、第２選択線をソース線、第３選択線をビット線として、ソース線を介してフォーミング処理用の電圧パルスを印加し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴うソース線又はビット線に流れる電位の変動を検知する構成も可能である。
【００６８】
〈３〉上述の第２実施形態において、メモリセルアレイ５０１ｂが、図１１（ａ）の等価回路図で示される、不揮発性可変抵抗素子の一端子と選択ダイオードの一端子を接続して二端子型のメモリセルを複数マトリクス状に配列してなる構成を例示しているが、必ずしもこれに限定されるものではなく、例えば、図１１（ｂ）の等価回路図で示されるように、二つのダイオードを逆向きに直列接続してバリスタを構成し、不揮発性可変抵抗素子の一端子と当該バリスタの一端子を接続して二端子型のメモリセルを構成し、当該メモリセルを複数マトリクス状に配列してメモリセルアレイを構成しても良い。この場合、第１選択線デコーダは、選択された第１選択線に第１選択電圧を印加し、選択された第１選択線に接続するバリスタのみにバリスタの閾値電圧以上の電圧が印加されるようにして、選択された第１選択線に接続されたメモリセルの不揮発性可変抵抗素子のみに電流が流れるようにする。
【００６９】
〈４〉上述の第２実施形態において、メモリセルアレイ５０１ｂと第２選択線デコーダ５０８の間にフォーミング検知回路５１０を配置し、第２選択線を介してフォーミング処理用の電圧パルスを印加し、フォーミング完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第２選択線に流れる電位の変動を検知する構成を例示しているが、メモリセルアレイ５０１ｂと第１選択線デコーダ５０６の間にフォーミング検知回路を配置して、第１選択線を介してフォーミング処理用の電圧パルスを印加し、フォーミング完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第１選択線に流れる電位の変動を検知する構成も可能である。即ち、第２実施形態において第１選択線を第２選択線に、第２選択線を第１選択線に、夫々読み替えて本発明装置２を再構成することができる。この場合、図１０の等価回路図において、単に各メモリセルの選択ダイオードと不揮発性可変抵抗素子の配置が逆転するだけである。
【００７０】
〈５〉上述の実施形態においては、フォーミング検知回路５１０の構成として、図７に示される回路Ｌとｐ型ＭＯＳトランジスタからなる回路をメモリセルアレイと第２選択線デコーダ５０８の間の第２選択線に、或いはメモリセルアレイと第３選択線デコーダ５０９の間の第３選択線に夫々接続した構成を例示したが、図１３に示されるように、当該回路は第２選択線デコーダ５０８或いは第３選択線デコーダ５０９内に配置しても良い。図１３はフォーミング検知回路の別実施形態であり、図７に示される、回路Ｌとｐ型ＭＯＳトランジスタで構成される複数の検知回路５１１が、例えば、第２選択線デコーダ５０８に内蔵され、前段のデコーダ５１３と後段のデコーダ５１４の間に挿入されている。検知回路５１１の出力は後段のデコーダ５１４に入力され、後段のデコーダ５１４は、メモリセルのフォーミング処理時において、フォーミング処理対象のメモリセルに接続する第２選択線を、複数の第２選択線（例えば、８本）の中から切替信号により選択可能になっている。
【００７１】
前段のデコーダ５１３は、フォーミング処理対象のメモリセルがアドレス入力により指定されると、当該フォーミング処理対象のメモリセルに接続する第２選択線が接続される後段のデコーダ５１４を選択し、選択された第２選択線へ印加するためのフォーミング処理用の電圧パルスを、検知回路５１１を介して当該後段のデコーダ５１４に印加すると同時に切替信号を当該後段のデコーダ５１４に送る。後段のデコーダ５１４は、切替信号に基づき自身に接続する複数の第２選択線の中から一の第２選択線を選択し、選択された第２選択線にフォーミング処理用の電圧パルスを印加する。
【００７２】
検知回路５１１は、フォーミング処理時において、選択されたメモリセルのフォーミング処理に伴う第２選択線の電位の変動を検知すると、前段のデコーダ５１３から後段のデコーダ５１４への電流パスを切断することにより、後段のデコーダ５１４へのフォーミング処理用の電圧パルスの印加を一旦停止する。その後、当該検知回路５１１は切替信号を後段のデコーダ５１４に送り、後段のデコーダ５１４に接続し且つ未だフォーミング処理が完了していないメモリセルに接続する次の第２選択線を再選択し、当該再選択された第２選択線へフォーミング処理対象の電圧パルスの印加を継続する。これを後段のデコーダに接続するすべての第２選択線に接続するメモリセルのフォーミング処理が完了するまで繰り返すことにより、同一の第１選択線に接続するすべてのメモリセルのフォーミング処理を効率的に行うことができる。
【００７３】
このようにすることで、メモリセルサイズの縮小化が進み、図７で示されるフォーミング検知回路を夫々、すべての第２選択線毎に配置することが現実的でない場合であっても、後段のデコーダを介してフォーミング検知対象の第２選択線を複数の第２選択線の中から選択可能な構成とすることができる。これにより、複数の第２選択線毎にフォーミング検知回路を接続することができるので、フォーミング検知回路の回路占有面積を節約しつつ、メモリセルのフォーミング処理を効率的に行うことができる。
【００７４】
〈６〉上述の実施形態において、各第２選択線に接続するメモリセルのフォーミング処理の完了を検知するフォーミング検知回路５１０の具体的な構成として、第２選択線の電位の変動を検知するものを例示しているが、第２選択線に流れる電流量の増加を検知するものであっても良い。また、フォーミング検知回路５１０の具体的な構成例として、図７に示される、論理回路Ｌとｐ型ＭＯＳトランジスタＰを組み合わせた回路を例示しているが、本発明はこの回路構成に限定されるものではない。
【００７５】
〈７〉また、上述の実施形態において、フォーミング検知回路５１０はフォーミングの完了を検知したメモリセルに接続する第２或いは第３選択線上の電流パスを切断する機能を有し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子にフォーミング処理用の電圧パルスが印加されないように制御する構成であるが、本発明はこの構成に限られるものではない。例えば、各フォーミング処理対象のメモリセルに接続する第２或いは第３選択線の電位の変動を検知すると、フォーミング検知回路５１０は直接、或いは制御回路を介して第２選択線デコーダ５０８へフォーミング完了信号を送り、当該信号を受け取ることにより、第２選択線デコーダ５０８が、フォーミング処理が完了したメモリセルに接続する第２選択線へのフォーミング電圧の印加を停止する制御を行うことにより、同様の効果が得られる。
【産業上の利用可能性】
【００７６】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置のフォーミング処理の制御に利用可能である。
【符号の説明】
【００７７】
１〜３：  本発明に係る不揮発性半導体記憶装置
１００：  不揮発性可変抵抗素子
１０２：  上部電極
１０４：  可変抵抗体
１０６：  下部電極
５０１ａ〜５０１ｃ：  メモリセルアレイ
５０２：  制御回路
５０４：  電圧発生回路
５０６：  第１選択線デコーダ（ワード線デコーダ）
５０８：  第２選択線デコーダ（ビット線デコーダ）
５０９：  第３選択線デコーダ（ソース線デコーダ）
５１０、５１１：  フォーミング検知回路
５１３：  （前段の）第２選択線デコーダ
５１４：  （後段の）第２選択線デコーダ
ＢＬ，ＢＬ１〜ＢＬ５，ＢＬｎ：  第２選択線（ビット線）
Ｌ：      論理回路
Ｐ：      トランジスタ
ＳＬ，ＳＬ１〜ＳＬ２：    第３選択線（ソース線）
ＶＢＬｎ：  第２選択電圧信号
ＶＦＭ：  フォーミング電圧
ＶＲ１１〜ＶＲ１５：不揮発性可変抵抗素子
ＷＬ，ＷＬ１〜ＷＬ２：    第１選択線（ワード線）
φＦＭ：  フォーミング開始信号
φＦＭＶ：  電位変動チェック開始信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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