(57)【要約】【課題】光学的に欠陥検出を行う際、検出感度を上げても、ダミーパターン起因のモアレを抑制することが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に設けられ、ＣＭＰによって平坦化された第１配線パターン１０１ｗ及び第１配線パターン１０１ｗと同一材料からなる複数の第１ダミーパターン１０１ｄを含む第１層と、半導体基板上に設けられ、ＣＭＰによって平坦化された第２配線パターン１０２ｗ及び第２配線パターン１０２ｗと同一材料からなる複数の第２ダミーパターン１０２ｄを含む第２層とを有し、複数の第１ダミーパターン１０１ｄの各々と対応する複数の第２ダミーパターン１０２ｄの各々とは、半導体基板に垂直な方向において中心軸が一致している。【選択図】図２
2010109159.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化された第１配線パターン及び前記第１配線パターンと同一材料からなる複数の第１ダミーパターンを含む第１層と、
前記半導体基板上に設けられ、ＣＭＰによって平坦化された第２配線パターン及び前記第２配線パターンと同一材料からなる複数の第２ダミーパターンを含む第２層とを有し、
前記複数の第１ダミーパターンの各々と対応する前記複数の第２ダミーパターンの各々とは、前記半導体基板に垂直な方向において中心軸が一致していることを特徴とする半導体装置。
【請求項２】
前記半導体基板上に設けられ、ＣＭＰによって平坦化された第３配線パターン及び前記第３配線パターンと同一材料からなる複数の第３ダミーパターンを含む第３層をさらに有し、
前記複数の第１ダミーパターンの各々と対応する前記複数の第３ダミーパターンの各々とは、前記半導体基板に垂直な方向において中心軸が一致していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の素子分離領域内にＳＴＩ（Shallow Trench Isolation）領域と前記半導体基板の一部からなる複数の第４ダミーパターンを有し、
前記複数の第１ダミーパターンの各々と対応する前記複数の第４ダミーパターンの各々とは、前記半導体基板に垂直な方向において中心軸が一致していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１ダミーパターンの各々の平面形状と前記複数の第２ダミーパターンの各々の平面形状とが相似形であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のダミーパターンの前記平面形状及び前記第２ダミーパターンの前記平面形状が矩形であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のダミーパターンの前記平面形状及び前記第２ダミーパターンの前記平面形状が正方形であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１乃至第３層のいずれか一層におけるダミーパターンが最密充填されていることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記半導体基板と前記第１及び第２層との間に設けられ、ＣＭＰによって平坦化された第３配線パターン及び前記第３配線パターンと同一材料からなる複数の第３ダミーパターンを含む第３層と、
前記第３層と前記第１及び第２層との間に設けられた非透過膜とをさらに有し、
前記複数の第１ダミーパターンの各々と対応する前記複数の第３ダミーパターンの各々とは、前記半導体基板に垂直な方向において中心軸がずれていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体基板上にＣＭＰにより平坦化が行われる第１及び第２層を形成する工程を有し、
前記第１及び第２層を形成する前に、
前記第１層に形成する前記ＣＭＰ用の前記第１ダミーパターンの数及び配置を決定するステップと、
前記第２層に形成する前記ＣＭＰ用の第２ダミーパターンの中心軸が前記半導体基板に垂直な方向において前記第１ダミーパターンの中心軸と一致するように前記第２ダミーパターンの数及び配置を決定するステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１及び第２層上にＣＭＰにより平坦化が行われる第３層を形成する工程をさらに有し、
前記第１乃至第３層を形成する前に、
前記第３層に形成する前記ＣＭＰ用の第３ダミーパターンの中心軸が前記半導体基板に垂直な方向において前記第１ダミーパターンの中心軸と一致するように前記第３ダミーパターンの数及び配置を決定するステップをさらに備えることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記複数の第１ダミーパターンの各々の平面形状と前記複数の第２ダミーパターンの各々の平面形状とが相似形であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のダミーパターンの前記平面形状及び前記第２ダミーパターンの前記平面形状が矩形であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のダミーパターンの前記平面形状及び前記第２ダミーパターンの前記平面形状が正方形であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板と前記第１層との間にＣＭＰより平坦化が行われる第４層を形成する工程と、前記第４層と前記第１層との間に非透過膜を形成する工程とをさらに有し、
前記第１乃至第４層を形成する前に、
前記第４層に形成する前記ＣＭＰ用の第４ダミーパターンの数及び配置を前記第１ダミーパターンの配置とは無関係に決定するステップをさらに備えることを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＣＭＰ（Chemical Mechanical Polishing）による平坦化プロセスを用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、各層の平坦化を行う方法として、ＣＭＰがよく用いられる。ＣＭＰによる平坦化プロセスにおいては、ディッシングやエロージョンの発生を抑制するために、ＣＭＰ用のダミーパターンを配置するという方法が採られている（特許文献１参照）。そして、一般に、ＣＭＰ用のダミーパターンは、ＣＭＰが行われる各層において最適となるように、その大きさ、数及び配置が決められている。
【特許文献１】特開２００６−３９５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、近年、さらなる微細化が進んだ半導体装置において、パーティクルやパターンのショートなどの欠陥を検出するために、光学的な欠陥検査を行った場合、以下のような問題が発生することが判明した。
【０００４】
すなわち、微細化により、より小さい欠陥やパーティクルを検出しなければならず、そのため検出感度を高くする必要が生じる。しかし、検出感度を上げると、上述のように各層で最適化してダミーパターンを配置していることにより、上層のダミーパターンと下層のダミーパターンとの間に生じたずれがモアレ（干渉縞）となって現れてしまうため、欠陥検査において、モアレも欠陥として検出されてしまい、モアレによる欠陥も、本来検出すべきパーティクルや欠陥も一緒に混ざり合って欠陥として検出され、欠陥数が増加することになってしまう。反対に、モアレの発生を防止するために検出感度を下げると、微細なパーティクルや欠陥を検出することができず、歩留まり低下を引き起こすことになる。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、半導体基板上に設けられ、ＣＭＰによって平坦化された第１配線パターン及び第１配線パターンと同一材料からなる複数の第１ダミーパターンを含む第１層と、半導体基板上に設けられ、ＣＭＰによって平坦化された第２配線パターン及び第２配線パターンと同一材料からなる複数の第２ダミーパターンを含む第２層とを有し、複数の第１ダミーパターンの各々と対応する複数の第２ダミーパターンの各々とは、半導体基板に垂直な方向において中心軸が一致していることを特徴とする。
【０００６】
本発明による半導体装置の製造方法は、半導体基板上にＣＭＰにより平坦化が行われる第１及び第２層を形成する工程を有し、第１及び第２層を形成する前に、第１層に形成するＣＭＰ用の第１ダミーパターンの数及び配置を決定するステップと、第２層に形成するＣＭＰ用の第２ダミーパターンの中心軸が半導体基板に垂直な方向において第１ダミーパターンの中心軸と一致するように第２ダミーパターンの数及び配置を決定するステップとを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第１層に設けられる第１ダミーパターンと第２層に設けられる第２ダミーパターンの中心軸が半導体基板に垂直な方向において一致していることから、光学的に欠陥検出を行う際、検出感度を上げても、ダミーパターン起因のモアレを抑制することができる。あるいは、ダミーパターン起因のモアレが発生したとしても、それは規則的なものとなり、ダミーパターンによるものと判別することが可能となる。したがって、微細なパーティクルや欠陥を検出することが可能となり、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【０００８】
はじめに、図１のフローチャートを用いて、本発明の半導体装置の製造方法によるダミーパターンの生成工程を概念的に説明する。
【０００９】
図１に示すように、まず、各層のダミーパターン生成可能領域を抽出する（ステップＳ１００１）。次に、ダミーパターンを最密充填すべき層があるか否かを判別し（ステップＳ１００２）、ダミーパターンを最密充填すべき対象層（Ｘとする）が存在する場合（Ｙｅｓ）、対象層Ｘにダミーパターンが最密充填されるようにダミーパターンの数及び配置を決定する（スッテプＳ１００３）。一方、最密充填すべき層が存在しない場合（Ｎｏ）には、あらかじめ定められた優先順位の高い層を対象層Ｘとし、ダミーパターンが最密充填されるようにダミーパターンの数及び配置を決定する（ステップＳ１００４）。次に、ダミーパターンの中心軸を合致させる必要がある層Ｙが存在するか否かを判別する（ステップＳ１００５）。合致させる必要がある層Ｙが存在する場合（Ｙｅｓ）は、層Ｙのダミーパターン生成可能領域のうち、層Ｘのダミーパターン生成可能領域と上下で重なる領域を抽出する（ステップＳ１００６）。一方、合致させる必要がある層が存在しない場合（Ｎｏ）は、各層に対し、上下関係を考慮せずに、独立してダミーパターンの数及び配置を決定し（ステップＳ１００７）、ダミーパターンの生成工程を終了する。
【００１０】
ステップＳ１００６に続いて、抽出した層Ｙのダミーパターン生成可能領域に対し、層Ｘのダミーパターンと相似かつ中心軸が一致するようダミーパターンの数及び配置を決定する（ステップＳ１００８）。次に、各層のダミーパターン生成可能領域において、ダミーパターンが配置できる領域が残っているか否かを判別し（ステップＳ１００９）、残っていない場合（Ｎｏ）には、ダミーパターンの生成工程を終了する。残っている場合（Ｙｅｓ）は、各層に対し、上下関係を考慮せずに、独立してダミーパターンの数及び配置を決定する（ステップＳ１０１０）。そしてダミーパターンが配置できる領域がなくなるまでステップＳ１００９及びＳ１０１０を繰り返し、なくなったところでダミーパターンの生成工程を終了する。
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図２は、本発明の好ましい第１の実施形態による半導体装置１００の構造を説明するための図であり、図２（ａ）は略断面図、図２（ｂ）は半導体装置１００を上面から透過した平面図を示している。図２（ａ）では、簡略化のために、配線パターン及びＣＭＰ用のダミーパターンのみを示し、半導体基板や層間絶縁膜等は省略している。また、図２（ｂ）では、ダミーパターンのみを示している。
【００１３】
図２に示すように、本実施形態による半導体装置１００は、半導体基板（図示せず）上に設けられ、ＣＭＰによって平坦化された第１配線パターン１０１ｗ及び第１配線パターン１０１ｗと同一材料からなる複数の第１ダミーパターン１０１ｄを含む第１層１０１と、半導体基板上の第１層１０１上に設けられ、ＣＭＰによって平坦化された第２配線パターン１０２ｗ及び第２配線パターン１０２ｗと同一材料からなる複数の第２ダミーパターン１０２ｄを含む第２層と、半導体基板上の第２層１０２上に設けられ、ＣＭＰによって平坦化された第３配線パターン１０３ｗ及び第３配線パターン１０３ｗと同一材料からなる複数の第３ダミーパターン１０３ｄを含む第３層１０３とを備えて構成されている。
【００１４】
各層１０１〜１０３において、配線パターン１０１ｗ〜１０３ｗが形成されない領域がダミーパターン生成可能領域１０Ａ，１０Ｂとなり、ダミーパターン１０１ｄ〜１０３ｄがそれぞれ配置されている。本実施形態では、複数の第１ダミーパターン１０１ｄが第１層１０１におけるダミーパターン生成可能領域１０Ａに最密充填されるように配置されている。そして、ダミーパターン生成可能領域１０Ａでは、破線で示すように、複数の第１ダミーパターン１０１ｄの各々と対応する複数の第２ダミーパターン１０２ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように、第２ダミーパターン１０２ｄが配置されている。また、同様に、複数の第３ダミーパターン１０３ｄも、複数の第１ダミーパターン１０１ｄの各々と対応する複数の第３ダミーパターン１０３ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように配置されている。
【００１５】
ダミーパターン生成可能領域１０Ｂには、第１ダミーパターン１０１ｄは形成されないため、この領域においては、第２ダミーパターン１０２ｄが最密充填されるように配置され、第２ダミーパターン１０２ｄの各々と対応する第３ダミーパターン１０３ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように、第３ダミーパターン１０３ｄが配置されている。
【００１６】
このような構成とすることにより、図２（ｂ）に示すように、ダミーパターン１０１ｄ〜１０３ｄは、上下に重なって配置されている（対応している）箇所ではかならず中心軸が一致している。したがって、光学的に欠陥検出を行う際に、検出感度を上げても、ダミーパターン起因のモアレの発生を防止することができる。これにより、微細なパーティクルや欠陥を検出することが可能となり、歩留まりを向上させることができる。
【００１７】
次に、図２及び図３を用いて、第１の実施形態による半導体装置１００の製造方法につき説明する。
【００１８】
図３は、第１の実施形態による半導体装置１００の製造方法を説明するためのフローチャートであり、図２に示す半導体装置１００における第１〜第３層１０１〜１０３を形成する前に、各層のダミーパターン１０１ｄ〜１０３ｄの数及び配置を決定するプロセスを示している。
【００１９】
まず、ダミーパターン生成可能領域１０Ａ，１０Ｂを抽出する（ステップＳ１１）。次に、最密充填とすべき第１層１０１が含まれるダミーパターン生成可能領域１０Ａにおいて、第１ダミーパターン１０１ｄが最密充填となるように、その数及び配置を決定する（ステップＳ１２）。続いて、第１ダミーパターン１０１ｄの配置に基づき、第２層１０２に形成する第２ダミーパターン１０２ｄの中心軸が半導体基板に垂直な方向において第１ダミーパターン１０１ｄの中心軸とそれぞれ一致するように第２ダミーパターン１０２ｄの数及び配置を決定する（ステップＳ１３）。さらに、第１ダミーパターン１０１ｄの配置に基づき、第３層１０３に形成する第３ダミーパターン１０３ｄの中心軸が半導体基板に垂直な方向において第１ダミーパターン１０１ｄの中心軸とそれぞれ一致するように第３ダミーパターン１０３ｄの数及び配置を決定する（ステップＳ１４）。すなわち、図２（ａ）の領域１０Ａ内に矢印で示しているように、第１ダミーパターン１０１ｄの位置（中心軸）を第２層１０２にコピーしてその位置に第２ダミーパターン１０２ｄを置くことが可能であれば配置し、同様に、第１ダミーパターン１０１ｄの位置（中心軸）を第３層１０３にコピーしてその位置に第３ダミーパターン１０３ｄを置くことが可能であれば配置する。
【００２０】
次に、ダミーパターン生成可能領域１０Ｂにおいて、ここでは、第２ダミーパターン１０２ｄが最密充填となるように、その数及び配置を決定する（ステップＳ１５）。続いて、第２ダミーパターン１０２ｄの配置に基づき、第３層１０３に形成する第３ダミーパターン１０３ｄの中心軸が半導体基板に垂直な方向において第２ダミーパターン１０２ｄの中心軸とそれぞれ一致するように第３ダミーパターン１０３ｄの数及び配置を決定する（ステップＳ１６）。ここでは、第２層を最密充填となるようにしているが、第３層の平坦性が第２層よりも高く求められる場合は、第３層を最密充填とし、これに基づき第２層１０２の第２ダミーパターン１０２ｄの数及び配置を決定するようにしてもよい。
【００２１】
最後に、残りのダミーパターン生成可能領域１０Ｂｒに第３ダミーパターン１０３ｄが形成可能であるため、追加形成する（ステップＳ１７）。
【００２２】
以上のようにして、各層に形成するダミーパターンの数及び配置を決定する。なお、本実施形態では、各層に形成するダミーパターンの平面形状は全て同一サイズとしているが、各層のダミーパターンのサイズは、設計基準に従い各層それぞれについて適宜設定され得る。図４にそのような例を示す。
【００２３】
図４は、第１の実施形態の変形例による半導体装置１００ｍの構造を説明するための図であり、図４（ａ）は略断面図、図４（ｂ）は半導体装置１００ｍを上面から透過した平面図を示している。図４（ａ）では、簡略化のために、配線パターン及びＣＭＰ用のダミーパターンのみを示し、半導体基板や層間絶縁膜等は省略している。また、図４（ｂ）では、ダミーパターンのみを示している。なお、図４において図２と同一の構成要素については同一の参照番号を付してその説明を省略する。
【００２４】
図４に示すように、半導体装置１００ｍにおいては、第１層１０１ｍの第１ダミーパターン１０１ｍｄ、第２層１０２ｍの第２ダミーパターン１０２ｍｄ及び第３層１０３ｍの第３ダミーパターン１０３ｍｄは、互いに平面サイズが異なっており、大きさの違う正方形となっている。したがって、ダミーパターン生成可能領域１０Ａでは第１〜第３ダミーパターン１０１ｍｄ〜１０３ｍｄが、ダミーパターン生成可能領域１０Ｂでは、第２及び第３ダミーパターン１０２ｍｄ及び１０３ｍｄが、上記半導体装置１００と同様にそれぞれ中心軸が一致するように配置されているが、平面図では、図２（ｂ）と異なり、パターンが完全に一致して重なるのではなく、図４（ｂ）に示すように、大きさの異なるパターンが中心軸を同じくして重なるようになっている。
【００２５】
なお、ダミーパターンの平面形状は、正方形に限らず、矩形であっても、さらには多角形であっても構わない。ただし、上下層のダミーパターンは相似形であることが好ましい。そして、上下層のダミーパターンの中心軸が一致し、ダミーパターンのサイズを上下で変えた場合には、その上下パターンを重ねたときの図形の差分（例えば上下左右の差分）が一致していることが好ましい。しかし、正方形のパターンとすることにより、効率良くダミーパターンが充填可能、すなわち、最密充填が可能となることで、チップ内粗密補正の高精度化が可能となり、ＣＭＰ特有のディッシングやエロージョンをより効率的に抑制することが可能となる。
【００２６】
このような半導体装置１００ｍの構成によっても、半導体装置１００と同様、ダミーパターン１０１ｍｄ〜１０３ｍｄは、上下に重なって配置されている箇所ではかならず中心軸が一致しており、したがって、光学的に欠陥検出を行う際に、検出感度を上げても、ダミーパターン起因のモアレの発生を抑制することができる。
【００２７】
図４に示す半導体装置１００ｍの製造方法については、半導体装置１００と同様であるため、その説明は省略する。
【００２８】
第１の実施形態においては、第１層１０１（１０１ｍ）に形成する第１ダミーパターン１０１ｄ（１０１ｍｄ）を最密充填する場合を例に説明したが、最密充填すべき層は、そのデバイスの設計基準によって異なるものであり、常に一番下の層のダミーパターンを最密にしなければならないというものではなく、その装置の設計管理上、最も厳しく平坦性が求められる層に決定される。したがって、次に、第２の実施形態として、第２層を最密充填とする場合の例について、図５及び図６を用いて説明する。
【００２９】
図５は、本発明の好ましい第２の実施形態による半導体装置２００の構造を説明するための図であり、図５（ａ）は略断面図、図５（ｂ）は半導体装置２００を上面から透過した平面図を示している。図５（ａ）では、簡略化のために、配線パターン及びＣＭＰ用のダミーパターンのみを示し、半導体基板や層間絶縁膜等は省略している。また、図５（ｂ）では、ダミーパターンのみを示している。
【００３０】
図５に示すように、本実施形態による半導体装置２００は、半導体基板（図示せず）上に設けられ、ＣＭＰによって平坦化された第１配線パターン２０１ｗ及び第１配線パターン２０１ｗと同一材料からなる複数の第１ダミーパターン２０１ｄを含む第１層２０１と、半導体基板上の第１層２０１上に設けられ、ＣＭＰによって平坦化された第２配線パターン２０２ｗ及び第２配線パターン２０２ｗと同一材料からなる複数の第２ダミーパターン２０２ｄを含む第２層と、半導体基板上の第２層２０２上に設けられ、ＣＭＰによって平坦化された第３配線パターン２０３ｗ及び第３配線パターン２０３ｗと同一材料からなる複数の第３ダミーパターン２０３ｄを含む第３層２０３とを備えて構成されている。
【００３１】
各層２０１〜２０３において、配線パターン２０１ｗ〜２０３ｗが形成されない領域がダミーパターン生成可能領域２０Ａ，２０Ｂとなり、ダミーパターン２０１ｄ〜２０３ｄがそれぞれ配置されている。本実施形態では、複数の第２ダミーパターン２０２ｄが第２層２０２におけるダミーパターン生成可能領域２０Ａ，２０Ｂに最密充填されるように配置されている。そして、ダミーパターン生成可能領域２０Ａでは、破線で示すように、複数の第２ダミーパターン２０２ｄの各々と対応する複数の第１ダミーパターン２０１ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように、第１ダミーパターン２０１ｄが配置されている。また、同様に、複数の第３ダミーパターン２０３ｄも、複数の第２ダミーパターン２０２ｄの各々と対応する複数の第３ダミーパターン１０３ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように配置されている。
【００３２】
このような構成とすることにより、図５（ｂ）に示すように、ダミーパター２０１ｄ〜２０３ｄは、上下に重なって配置されている箇所ではかならず中心軸が一致している。したがって、上記第１の実施形態と同様の効果を得ることができる。
【００３３】
次に、図５及び図６を用いて、本発明の好ましい第２の実施形態による半導体装置２００の製造方法につき説明する。
【００３４】
図６は、第２の実施形態による半導体装置２００の製造方法を説明するためのフローチャートであり、図５に示す半導体装置２００における第１〜第３層２０１〜２０３を形成する前に、各層のダミーパターン２０１ｄ〜２０３ｄの数及び配置を決定するプロセスを示している。
【００３５】
まず、ダミーパターン生成可能領域２０Ａ，２０Ｂを抽出する（ステップＳ２１）。次に、最密充填とすべき第２層２０２が含まれるダミーパターン生成可能領域２０Ａ，２０Ｂにおいて、第２ダミーパターン２０２ｄが最密充填となるように、その数及び配置を決定する（ステップＳ２２）。続いて、第２ダミーパターン２０２ｄの配置に基づき、第１層２０１に形成する第１ダミーパターン２０１ｄの中心軸が半導体基板に垂直な方向において第２ダミーパターン２０２ｄの中心軸とそれぞれ一致するように第１ダミーパターン２０１ｄの数及び配置を決定する（ステップＳ２３）。さらに、第２ダミーパターン２０２ｄの配置に基づき、第３層２０３に形成する第３ダミーパターン２０３ｄの中心軸が半導体基板に垂直な方向において第２ダミーパターン２０２ｄの中心軸とそれぞれ一致するように第３ダミーパターン２０３ｄの数及び配置を決定する（ステップＳ２４）。すなわち、図５（ａ）の領域２０Ａ内に矢印で示しているように、第２ダミーパターン２０２ｄの位置（中心軸）を第１層２０１にコピーしてその位置に第１ダミーパターン２０１ｄを置くことが可能であれば配置し、同様に、図５（ａ）の領域２０Ａ，２０Ｂ内に矢印で示しているように、第２ダミーパターン２０２ｄの位置（中心軸）を第３層２０３にコピーしてその位置に第３ダミーパターン２０３ｄを置くことが可能であれば配置する。
【００３６】
最後に、残りのダミーパターン生成可能領域２０Ｂｒに第３ダミーパターン２０３ｄが形成可能であるため、追加形成する（ステップＳ２５）。
【００３７】
上記第１及び第２の実施形態においては、配線パターンが形成される配線層にＣＭＰ用のダミーパターンを形成る例を示したが、ＣＭＰ用ダミーパターンの形成は、配線層に限るものではない。そこで、次に、第３の実施形態として、半導体基板に設けられる素子分離領域であるＳＴＩ（Shallow Trench Isolation）領域にＣＭＰ用ダミーパターンを設ける例を示す。
【００３８】
図７は、本発明の好ましい第３の実施形態による半導体装置３００を説明するための図であり、図７（ａ）は略断面図、図７（ｂ）は半導体装置３００を上面から透過した平面図を示している。図７（ａ）では、簡略化のために、層間絶縁膜等は省略している。また、図７（ｂ）では、ダミーパターンのみを示している。
【００３９】
図７に示すように、本実施形態による半導体装置３００は、半導体基板３０３上に設けられ、ＣＭＰによって平坦化された第１配線パターン３０１ｗ及び第１配線パターン３０１ｗと同一材料からなる複数の第１ダミーパターン３０１ｄを含む第１層３０１と、半導体基板上の第１層３０１上に設けられ、ＣＭＰによって平坦化された第２配線パターン３０２ｗ及び第２配線パターン３０２ｗと同一材料からなる複数の第２ダミーパターン３０２ｄを含む第２層と、半導体基板３０３の素子分離領域３０３ｉ内に設けられた幅の広いＳＴＩ領域３０３ｔとＳＴＩ領域３０３ｔ内に設けられた半導体基板３０３の一部からなる複数の第４ダミーパターン３０３ｄとを備えて構成されている。
【００４０】
第１及び第２層３０１，３０２においては、配線パターン３０１ｗ，３０２ｗが形成されない領域がダミーパターン生成可能領域３０Ａ，３０Ｂとなり、また、半導体基板３０３においては、幅広のＳＴＩ領域３０３ｔ内がダミーパターン生成可能領域３０Ａとなっている。そして、ダミーパターン３０１ｄ〜３０３ｄがそれぞれ配置されている。本実施形態では、複数の第１ダミーパターン３０１ｄが第１層３０１におけるダミーパターン生成可能領域３０Ａに最密充填されるように配置されている。ダミーパターン生成可能領域３０Ａでは、破線で示すように、複数の第１ダミーパターン３０１ｄの各々と対応する複数の第２ダミーパターン３０２ｄの各々とが半導体基板３０３に垂直な方向において中心軸が一致するように、第２ダミーパターン３０２ｄが配置されている。また、同様に、複数の第３ダミーパターン３０３ｄも、複数の第１ダミーパターン３０１ｄの各々と対応する複数の第３ダミーパターン３０３ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように配置されている。
【００４１】
ダミーパターン生成可能領域３０Ｂには、第１ダミーパターン１０１ｄは形成されないため、この領域においては、第２ダミーパターン３０２ｄが最密充填されるように配置されている。
【００４２】
このように、本実施形態によれば、図７（ｂ）に示すように、各配線層に設けられるダミーパターン３０１ｄ，３０２ｄだけでなく、半導体基板３０３に設けられるダミーパターン３０３ｄも、それぞれ上下に対応するダミーパターンの中心軸が一致している。したがって、本実施形態においても、第１及び第２の実施形態と同様の効果を得ることが可能となる。
【００４３】
次に、図７及び図８を用いて、第３の実施形態による半導体装置３００の製造方法につき説明する。
【００４４】
図８は、第３の実施形態による半導体装置３００の製造方法を説明するためのフローチャートであり、図７に示す半導体装置３００における素子分離領域３０３ｉと第１及び第２層３０１，３０２形成する前に、各層のダミーパターン３０１ｄ〜３０３ｄの数及び配置を決定するプロセスを示している。
【００４５】
まず、ダミーパターン生成可能領域３０Ａ，３０Ｂを抽出する（ステップＳ３１）。次に、最密充填とすべき第１層３０１が含まれるダミーパターン生成可能領域３０Ａにおいて、第１ダミーパターン３０１ｄが最密充填となるように、その数及び配置を決定する（ステップＳ３２）。続いて、第１ダミーパターン３０１ｄの配置に基づき、第２層３０２に形成する第２ダミーパターン３０２ｄの中心軸が半導体基板３０３に垂直な方向において第１ダミーパターン３０１ｄの中心軸とそれぞれ一致するように第２ダミーパターン３０２ｄの数及び配置を決定する（ステップＳ３３）。次に、第１ダミーパターン３０１ｄの配置に基づき、半導体基板３０３に形成する第３ダミーパターン３０３ｄの中心軸が半導体基板３０３に垂直な方向において第１ダミーパターン３０１ｄの中心軸とそれぞれ一致するように第３ダミーパターン３０３ｄの数及び配置を決定する（ステップＳ３４）。すなわち、図７（ａ）の領域３０Ａ内に矢印で示しているように、第１ダミーパターン３０１ｄの位置（中心軸）を第２層３０２にコピーしてその位置に第２ダミーパターン３０２ｄを置くことが可能であれば配置し、同様に、第１ダミーパターン３０１ｄの位置（中心軸）を半導体基板３０３にコピーしてその位置に第３ダミーパターン３０３ｄを置くことが可能であれば配置する。
【００４６】
最後に、ダミーパターン生成可能領域１０Ｂにおいて、第２ダミーパターン３０２ｄが最密充填となるように、その数及び配置を決定する（ステップＳ３５）。
【００４７】
次に、本発明の第４の実施形態として、半導体基板上に非透過性膜を有する場合の例について、図９及び図１０を用いて説明する。
【００４８】
図９は、本発明の好ましい第４の実施形態による半導体装置４００の構造を説明するための図であり、図９（ａ）は略断面図、図９（ｂ）は半導体装置４００を上面から透過した平面図を示している。図９（ａ）では、簡略化のために、配線パターン及びＣＭＰ用のダミーパターンのみを示し、半導体基板や層間絶縁膜等は省略している。また、図９（ｂ）では、ダミーパターンのみを示している。
【００４９】
図９に示すように、本実施形態による半導体装置４００は、半導体基板（図示せず）上に設けられ、ＣＭＰによって平坦化された第１配線パターン４０１ｗ及び第１配線パターン４０１ｗと同一材料からなる複数の第１ダミーパターン４０１ｄを含む第１層４０１と、半導体基板上の第１層４０１上に設けられ、ＣＭＰによって平坦化された第２配線パターン４０２ｗ及び第２配線パターン４０２ｗと同一材料からなる複数の第２ダミーパターン４０２ｄを含む第２層と、半導体基板と第１層との間に設けられ、ＣＭＰによって平坦化された第３配線パターン４０３ｗ及び第３配線パターン４０３ｗと同一材料からなる複数の第３ダミーパターン４０３ｄを含む第３層４０３と、第３層４０３と第１層４０１との間に設けられた非透過膜４１０とを備えて構成されている。ここで、非透過膜４１０としては、例えば、絶縁膜として用いられるアモルファスカーボンや、キャパシタのプレート電極として用いられる金属膜等があげられる。
【００５０】
各層４０１〜４０３において、配線パターン４０１ｗ〜４０３ｗが形成されない領域がダミーパターン生成可能領域４０Ａ，４０Ｂとなり、ダミーパターン４０１ｄ〜４０３ｄがそれぞれ配置されている。本実施形態では、複数の第１ダミーパターン４０１ｄが第１層４０１におけるダミーパターン生成可能領域４０Ａ，４０Ｂに最密充填されるように配置されている。そして、ダミーパターン生成可能領域４０Ａ，４０Ｂにおいて、破線で示すように、複数の第１ダミーパターン４０１ｄの各々と対応する複数の第２ダミーパターン４０２ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように、第２ダミーパターン４０２ｄが配置されている。
【００５１】
一方、非透過膜４１０の下層にある第３層４０３においては、第１ダミーパターン４０１ｄ，４０２ｄの配置に基づかず、ダミーパターン生成可能領域４０Ａに最密充填されるように複数の第３ダミーパターン４０３ｄが配置されている。これは、光学的な欠陥検出において、検査光は非透過膜４１０を通過しないことから、非透過膜４１０より下層にあるものは検出結果に現れないためである。したがって、第３層４０３においては、第３ダミーパターン４０３ｄは、第１及び第２ダミーパターン４０１ｄ，４０２ｄとは無関係に、独立してその数及び配置を決めることができる。
【００５２】
したがって、図９（ｂ）に示すように、第１ダミーパターン４０１ｄと第２ダミーパターン４０２ｄとは、上下に重なって配置されている箇所ではかならず中心軸が一致しているが、第３ダミーパターン４０３ｄは、第１ダミーパターン４０１ｄの各々と対応する（上下に少なくとも一部が重なる）第３ダミーパターン４０３ｄの各々とは、半導体基板に垂直な方向において中心軸がずれて配置された構成となる。かかる構成によれば、光学的な欠陥検出において、ダミーパターン起因のモアレの発生を防止することができるとともに、非透過膜４１０より下の層においては、ＣＭＰによる平坦性がより向上するようダミーパターンを配置することが可能となる。
【００５３】
次に、図９及び図１０を用いて、本発明の好ましい第４の実施形態による半導体装置４００の製造方法につき説明する。
【００５４】
図１０は、第４の実施形態による半導体装置４００の製造方法を説明するためのフローチャートであり、図９に示す半導体装置４００における第１〜第３層４０１〜４０３を形成する前に、各層のダミーパターン４０１ｄ〜４０３ｄの数及び配置を決定するプロセスを示している。
【００５５】
まず、ダミーパターン生成可能領域４０Ａ，４０Ｂを抽出する（ステップＳ４１）。次に、最密充填とすべき第１層４０１が含まれるダミーパターン生成可能領域４０Ａ，４０Ｂにおいて、第１ダミーパターン４０１ｄが最密充填となるように、その数及び配置を決定する（ステップＳ４２）。続いて、第１ダミーパターン４０１ｄの配置に基づき、第２層４０２に形成する第２ダミーパターン４０２ｄの中心軸が半導体基板に垂直な方向において第１ダミーパターン４０１ｄの中心軸とそれぞれ一致するように第２ダミーパターン４０２ｄの数及び配置を決定する（ステップＳ４３）。次に、第３層におけるダミーパターン生成可能領域４０Ａにおいて、第３ダミーパターン４０３ｄが最密充填となるように、その数及び配置を決定する（ステップＳ４４）。
【００５６】
最後に、残りのダミーパターン生成可能領域４０Ｂｒに第２ダミーパターン４０２ｄが形成可能であるため、追加形成する（ステップＳ４５）。
【００５７】
上記第１〜第４の実施形態においては、各層のダミーパターンの中心軸を一致させる例を示したが、必ずしも中心軸を一致させなくても構わない。そこで、第５の実施形態として、中心軸が他の層と一致していないダミーパターンを含む半導体装置につき説明する。
【００５８】
図１１は、本発明の好ましい第５の実施形態による半導体装置５００の構造を説明するための図であり、図１１（ａ）は略断面図、図１１（ｂ）は半導体装置５００を上面から透過した平面図を示している。図１１（ａ）では、簡略化のために、配線パターン及びＣＭＰ用のダミーパターンのみを示し、半導体基板や層間絶縁膜等は省略している。また、図１１（ｂ）では、ダミーパターンのみを示している。
【００５９】
図１１に示すように、本実施形態による半導体装置５００は、半導体基板（図示せず）上に設けられ、ＣＭＰによって平坦化された第１配線パターン５０１ｗ及び第１配線パターン５０１ｗと同一材料からなる複数の第１ダミーパターン５０１ｄを含む第１層５０１と、半導体基板上の第１層５０１上に設けられ、ＣＭＰによって平坦化された第２配線パターン５０２ｗ及び第２配線パターン５０２ｗと同一材料からなる複数の第２ダミーパターン５０２ｄを含む第２層と、半導体基板上の第２層５０２上に設けられ、ＣＭＰによって平坦化された第３配線パターン５０３ｗ及び第３配線パターン５０３ｗと同一材料からなる複数の第３ダミーパターン５０３ｄを含む第３層５０３とを備えて構成されている。
【００６０】
各層５０１〜５０３において、配線パターン５０１ｗ〜５０３ｗが形成されない領域がダミーパターン生成可能領域５０Ａ，５０Ｂとなり、ダミーパターン５０１ｄ〜５０３ｄがそれぞれ配置されている。ダミーパターン生成可能領域５０Ａでは、複数の第１ダミーパターン５０１ｄが第１層５０１におけるダミーパターン生成可能領域５０Ａに最密充填されるように配置されている。そして、本実施形態においては、第２層５０２におけるダミーパターン生成可能領域５０Ａには、長方形状の第２ダミーパターン５０２ｄが配置されている。この第２ダミーパターン５０２ｄの中心軸（点線で表示）と第１ダミーパターン５０１ｄの中心軸（破線で表示）とは一致していない。すなわち、２つの第１ダミーパターン５０１ｄに対応して一つの長方形状の第２ダミーパターン５０２ｄが設けられている。２つの第１ダミーパターン５０１ｄと一つの長方形状の第２ダミーパターン５０２ｄとは、点線の左側の第１ダミーパターン５０１ｄの中心軸と第２ダミーパターン５０２ｄの中心軸との距離Ｌ１と点線の右側の第１ダミーパターン５０１ｄの中心軸と第２ダミーパターン５０２ｄの中心軸との距離Ｌ２とが同じ距離となっているという関係になっている。
【００６１】
ダミーパターン生成可能領域５０Ａにおける第３ダミーパターン５０３ｄについては、上記第１〜第４の実施形態と同様、複数の第１ダミーパターン５０１ｄの各々と対応する複数の第３ダミーパターン５０３ｄの各々とが半導体基板に垂直な方向において中心軸が一致するように配置されている。
【００６２】
ダミーパターン生成可能領域５０Ｂには、第１ダミーパターン５０１ｄは形成されないため、この領域においては、第３ダミーパターン５０３ｄが最密充填されるように配置されている。そして第２層５０２におけるダミーパターン生成可能領域５０Ｂには、長方形状の第２ダミーパターン５０２ｄが配置されている。このダミーパターン５０２ｄの中心軸（点線で表示）と第３ダミーパターン５０３ｄの中心軸（破線で表示）とは一致していない。すなわち、２つの第３ダミーパターン５０３ｄに対応して一つの長方形状の第２ダミーパターン５０２ｄが設けられている。２つの第３ダミーパターン５０３ｄと一つの長方形状の第２ダミーパターン５０２ｄとは、点線の左側の第３ダミーパターン５０３ｄの中心軸と第２ダミーパターン５０２ｄの中心軸との距離Ｌ３と点線の右側の第３ダミーパターン５０３ｄの中心軸と第２ダミーパターン５０２ｄの中心軸との距離Ｌ４とが同じ距離となっているという関係にある。
【００６３】
このような構成によっても、上下層のダミーパターン間に上述のような所定の関係性があることから、光学的に欠陥検出を行う際に、ダミーパターン起因のモアレの発生を抑制する、ことができる。これにより、微細なパーティクルや欠陥のみを検出することが可能となり、歩留まりを向上させることができる。
【００６４】
なお、本実施形態は、設計基準によって第２ダミーパターン５０２ｄの幅（平面形状における長辺）が第１ダミーパターン５０１ｄの幅の２倍及び第３ダミーパターン５０３ｄの幅の２倍よりも大きく設定されている場合の例である。ここで、仮に、ダミーパターン生成可能領域５０Ａにおいて、上記第１〜第４の実施形態のように、第１ダミーパターン５０１ｄの中心軸と第２ダミーパターンの中心軸を一致させるように第２ダミーパターン５０２ｄｃを配置したとすると、図１１に長破線で示すように、片側の配線５０２ｗの方に偏った配置となり、反対側にダミーパターンの形成されない領域が広く残ってしまうこととなり、ディッシング等の原因となり得る。したがって、ダミーパターンを最密充填すべき層のダミーパターンのサイズよりも２倍、３倍・・というような大きいサイズのダミーパターンを他の層に設けなければならない場合は、本実施形態のような構成とすることが好ましい。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、第１の実施形態では、全てのダミーパターンの平面サイズが同一である例を示し、第２〜第４の実施形態では、各層によってダミーパターンの平面サイズが異なる例を示したが、これらに限るものではなく、複数層のうち、少なくとも２層におけるダミーパターンの平面サイズを同一とし、それ以外の層ではそれぞれ平面サイズが異なる構成であっても構わない。
【００６７】
また、第１〜第４の実施形態に示したように、基本的には、上下層で対応するダミーパターンは全て中心軸が一致していることが好ましいが、欠陥検査において、微細なパーティクルや欠陥を検出することが可能な範囲であれば、一部中心軸が一致していないダミーパターンが存在しても問題ない。
【００６８】
上記各実施形態においては、いずれかの層がダミーパターンを最密充填すべき層である場合について説明したが、最初に図１を用いて説明したように、必ずしもいずれかの層を最密充填しなければならないわけではなく、最密充填すべき層がない場合には、あらかじめ定められた優先順位の高い層においてダミーパターンが最密充填されるようにすればよい。
【図面の簡単な説明】
【００６９】
【図１】本発明による半導体装置の製造方法を説明するためのフローチャートである。
【図２】本発明の好ましい第１の実施形態による半導体装置１００の構造を説明するための図である。
【図３】第１の実施形態による半導体装置１００の製造方法を説明するためのフローチャートである。
【図４】本発明の好ましい第１の実施形態の変形例による半導体装置１００ｍの構造を説明するための図である。
【図５】本発明の好ましい第２の実施形態による半導体装置２００の構造を説明するための図である。
【図６】第２の実施形態による半導体装置２００の製造方法を説明するためのフローチャートである。
【図７】本発明の好ましい第３の実施形態による半導体装置３００の構造を説明するための図である。
【図８】第３の実施形態による半導体装置３００の製造方法を説明するためのフローチャートである。
【図９】本発明の好ましい第４の実施形態による半導体装置４００の構造を説明するための図である。
【図１０】第４の実施形態による半導体装置４００の製造方法を説明するためのフローチャートである。
【図１１】本発明の好ましい第５の実施形態による半導体装置５００の構造を説明するための図である。
【符号の説明】
【００７０】
１００，１００ｍ，２００，３００，４００，５００      半導体装置
１０１，１０１ｍ，２０１，３０１，４０１，５０１      第１層
１０２，１０２ｍ、２０２，３０２，４０２，５０２      第２層
１０３，１０３ｍ，２０３，４０３，５０３      第３層
１０Ａ，１０Ｂ，１０Ｂｒ，２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４０Ａ，４０Ｂ，４０Ｂｒ，５０Ａ，５０Ｂ      ダミーパターン生成可能領域
１０１ｄ，１０１ｍｄ，２０１ｄ，３０１ｄ，４０１ｄ，５０１ｄ      第１ダミーパターン
１０２ｄ，１０２ｍｄ，２０２ｄ，３０２ｄ，４０２ｄ，５０２ｄ，５０２ｄｃ      第２ダミーパターン
１０３ｄ，１０３ｍｄ，２０３ｄ，３０３ｄ，４０３ｄ，５０３ｄ      第３ダミーパターン
１０１ｗ，２０１ｗ，３０１ｗ，４０１ｗ，５０１ｗ      第１配線パターン
１０２ｗ，２０２ｗ，３０２ｗ，４０２ｗ，５０２ｗ      第２配線パターン
１０３ｗ，２０３ｗ，４０３ｗ，５０３ｗ      第３配線パターン
３０３      半導体基板
３０３ｉ      素子分離領域
３０３ｔ      ＳＴＩ領域
４１０      非透過膜
【図１】
2010109159.tif 000003
【図２】
2010109159.tif 000004
【図３】
2010109159.tif 000005
【図４】
2010109159.tif 000006
【図５】
2010109159.tif 000007
【図６】
2010109159.tif 000008
【図７】
2010109159.tif 000009
【図８】
2010109159.tif 000010
【図９】
2010109159.tif 000011
【図１０】
2010109159.tif 000012
【図１１】
2010109159.tif 000013