(57)【要約】【課題】対向ビットのプログラム状態によりプログラム特性が変動し、プログラムパルス数の増加やプログラム時のしきい値分布が広がることを抑制し、低コストで高速かつ高信頼性のプログラムを実現する。【解決手段】バッファ６に、対向ビットがプログラム状態である外部ビットデータを格納して、プログラムを行う。プログラムレベルはパルス毎にステップアップする。プログラムレベルがしきい値に到達すると、前記バッファ６に未プログラムデータを格納し、プログラムを継続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電荷蓄積層の異なる領域に電荷を蓄積してビットとする不揮発性メモリセルよりなるメモリセルアレイと、
前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、
前記選択されたメモリセルにデータを書き込むライトドライバと、
前記選択されたメモリセルからデータを読み出すセンスアンプと、
前記ライトドライバへ書き込みデータを供給するバッファと、
前記バッファ内の異なるデータ間の演算と、前記バッファの１つのデータと前記センスアンプの出力との間の演算を実行するデータロジック回路とを備え、
前記データロジック回路の出力と外部データとは前記バッファに少なくとも一方が入力される
ことを特徴とする不揮発性メモリ。
【請求項２】
前記請求項１記載の不揮発性メモリにおいて、
前記データロジック回路の出力と外部データとのうち何れか一方を選択して前記バッファに入力する第１データスイッチを備えた
ことを特徴とする不揮発性メモリ。
【請求項３】
前記請求項１記載の不揮発性メモリにおいて、
前記バッファの出力と外部データとのうち何れか一方を選択して前記データロジック回路に入力する第４データスイッチを備えた
ことを特徴とする不揮発性メモリ。
【請求項４】
前記請求項１記載の不揮発性メモリにおいて、
前記バッファの出力を保持するレジスタを備え、
前記データロジック回路は、更に、前記バッファの出力と前記レジスタの出力とを演算する
ことを特徴とする不揮発性メモリ。
【請求項５】
前記請求項１記載の不揮発性メモリにおいて、
前記不揮発性メモリセルは、電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積し、
前記バッファに一度に格納されるデータは、前記第１ビットと第２ビットとの何れか一方に対応する
ことを特徴する不揮発性メモリ。
【請求項６】
前記請求項１記載の不揮発性メモリにおいて、
前記データロジック回路の演算は、少なくともＯＲ論理又はＡＮＤ論理である
ことを特徴する不揮発性メモリ。
【請求項７】
電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積する不揮発性メモリセルよりなるメモリセルアレイと、
前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、
前記選択されたメモリセルにデータを書き込むライトドライバと、
前記選択されたメモリセルからデータを読み出すセンスアンプと、
前記ライトドライバへ書き込みデータを供給するバッファと、
前記バッファの出力を保持するレジスタと、
前記レジスタの出力と前記センスアンプの出力とのうち何れか一方を選択する第２データスイッチと、
前記バッファの出力と前記第２データスイッチの出力とを演算するデータロジック回路と、
前記データロジック回路の出力と外部データとのうち何れか一方を選択して前記バッファに入力する第１データスイッチとを備える
ことを特徴とする不揮発性メモリ。
【請求項８】
電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積する不揮発性メモリセルよりなるメモリセルアレイと、
前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、
前記選択されたメモリセルにデータを書き込むライトドライバと、
前記選択されたメモリセルからデータを読み出すセンスアンプと、
前記ライトドライバへ書き込みデータを供給する第１バッファと、
外部データを格納する第２バッファと、
前記第２バッファの出力と前記センスアンプの出力とのうち何れか一方を選択する第３データスイッチと、
前記第１バッファの出力と外部データとのうち何れか一方を選択する第４データスイッチと、
前記第３データスイッチの出力と前記第４データスイッチの出力とを演算して前記第１バッファに出力するデータロジック回路とを備える
ことを特徴とする不揮発性メモリ。
【請求項９】
電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積する不揮発性メモリセルよりなるメモリセルアレイと、
前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、
前記選択されたメモリセルにデータを書き込むライトドライバと、
前記選択されたメモリセルからデータを読み出すセンスアンプと、
第１バッファ及び第２バッファと、
前記第１バッファの出力と前記第２バッファの出力とのうち何れか一方を選択して前記ライトドライバへ書き込みデータを出力する第５データスイッチと、
外部データと前記センスアンプの出力と前記第１バッファの出力とのうち何れか１つを選択する第６データスイッチと、
前記外部データと前記センスアンプの出力と前記第２バッファの出力とのうち何れか１つを選択する第７データスイッチと、
前記第６データスイッチの出力と前記第７データスイッチの出力とを演算するデータロジック回路と、
前記第データロジック回路の出力と前記外部データとのうち１つを選択して前記第１バッファの入力と前記第２バッファの入力とに出力する第８データスイッチとを備える
ことを特徴とする不揮発性メモリ。
【請求項１０】
前記請求項７〜９の何れか１項に記載の不揮発性メモリにおいて、
前記不揮発性メモリセルは、電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積し、
前記バッファに一度に格納されるデータは、前記第１ビットと第２ビットの何れか一方に対応する
ことを特徴とする不揮発性メモリ。
【請求項１１】
前記請求項７〜９の何れか１項に記載の不揮発性メモリにおいて、
前記データロジック回路の演算は、
バッファに格納される論理値がパルス印加が”０”且つ前記センスアンプ読み出し論理値が書き込み状態が’０”であり、ＯＲ論理である
又はバッファに格納される論理値がパルス印加が”１”且つ前記センスアンプ読み出し論理値が書き込み状態が’１”であり、ＡＮＤ論理である
ことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラムデータ用のバッファを用いて高速、高信頼書き込みを実現するＭＯＮＯＳなどのマルチビットセルを用いた不揮発メモリに関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリやＥＥＰＲＯＭなどの不揮発性メモリは、ビット情報を蓄積する材料としてポリシリコン等の電気伝導体を用いたフローティングゲート方式から、絶縁体である窒化膜と酸化膜との複合構造であるＯＮＯ膜を用いたマルチビットのＭＯＮＯＳ型のＮＲＯＭメモリが注目されている。
【０００３】
典型的なＮＲＯＭメモリの構造を図１７に示す。図１７において、図１７（ａ）はメモリセルアレイの断面構造、図１７（ｂ）はメモリセルの上面図、図１７（ｃ）は上面図に対応したメモリアレイの等価回路を示す。
【０００４】
ＮＲＯＭ型メモリセルでは、ビット線１６４間に形成されたＯＮＯ膜１６３は絶縁体であるため、ＯＮＯ膜の両エッジを１つの独立したメモリセルとして扱うことができる。両エッジの各々にホットエレクトロン注入を選択的に実施することにより、合計２ビット格納することができる（蓄積電荷１６６、１６７に対応する）。
【０００５】
更に、最近では、各ビットの電荷注入レベルを精密に制御することにより、各ビットをマルチレベル化し、１セルに２＊ｎビット以上のデータを格納することができる。
【０００６】
ホットエレクトロンの注入を「プログラム」、プログラムによるセルの高しきい値状態を「プログラム状態」と呼んでいる。また、バンド間トンネリングによるホットホール注入を「消去」、消去によるセルの低しきい値状態（電子の中和状態）を「消去状態」と呼んでいる。
【０００７】
また、プログラム及び消去動作は、ワード線電位線をプログラム時は正の高電圧、消去時は０Ｖ又は負の電圧を印加しながら、実行する。読み出し動作はビット線間のバイアス電圧をプログラムと逆極性に設定する、いわゆるリバースリードによりセル電流を読み出す。
【０００８】
これらのＮＲＯＭ型メモリは、一方のビットのしきい値により、同一セルの対向する他方のビットのプログラム特性（プログラマビリティ：プログラムパルスに対するしきい値の変化）が影響を受けることが特徴的である。ここでは、着目するビットに対して同一セル内で対向するビットのことを「対向ビット」と呼ぶことにする。対向ビットがプログラム状態であるとき、着目するビットは消去状態である場合に比較して、より低いビット線電圧でプログラムが可能となる。
【０００９】
ＮＲＯＭ型メモリの詳細なデバイス動作等に関しては、特許文献１、特許文献２、特許文献３などに記載されている。
【００１０】
対向ビットのプログラム状態に応じてプログラムのバイアスを変化させる方法に関しては、特許文献４、非特許文献１など記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００１ー５１２２９０
【特許文献２】米国特許５７６８１９２号
【特許文献３】米国特許６０１１７２５号
【特許文献４】ＷＯ２００２／０９７８２１
【非特許文献】
【００１２】
【非特許文献１】Ran Shahar他 "ISSCC 2008, Session 23, Non-Volatile Memory ","A 4b/Cell 8Gb NROM Data-Storage Memory with Enhanced Write Performance"
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図１８に典型的なＮＲＯＭ型デバイスの特性を示す。図１８（ａ）には対向セルがプログラム状態のセル（Ｐ，０）と消去状態のセル（Ｐ，１）の各々について、一連のプログラムパルスレベルＶＰＰＤとメモリセルしきい値との関係が示されている。対向セルがプログラム状態（Ｐ，０）のセルは、しきい値が大きく変動し始めるレベル（ＶＰＰＤＩＮＩＴ１）は対向セルが消去状態（Ｐ，１）のセルのレベル（ＶＰＰＤＩＮＩＴ２）に比べて低い。
【００１４】
一般的な不揮発性メモリの構成では、一度に印加できる電圧は一種類である。例えば、プログラム開始電圧を低い電圧ＶＰＰＤＩＮＩＴ１に設定すると、図１８（ｂ）に示す様に、プログラムパルスが低い（ＶＰＰＤ＜ＶＰＰＤＩＮＩＴ２）間、セル（Ｐ，０）及びセル（Ｐ，１）の両パターンにパルスを印加する必要がある。しかし、この電圧範囲ではセル（Ｐ，１）のプログラマビリティは小さく、しきい値の上昇は小さく、無駄にプログラム電流を消費するのみである。結果として、同時にパルス印加されるセル（Ｐ，０）の数は減少し、パルスの印加回数は多くなる。しかし、セル（Ｐ，０）とセル（Ｐ，１）には、各々、適切な初期値でパルスが印加されるため、プログラム後のしきい値の分布は収束する。
【００１５】
逆に、プログラム速度の向上を狙ってプログラム開始電圧を図１８（ｃ）のように高い側の初期電圧ＶＰＰＤＩＮＩＴ２に設定すると、プログラマビリティの高いセル（Ｐ，０）では電荷が注入量がオーバシュート気味となり、しきい値の分布は高電位側にテールを引くようになる。しかし、ＶＰＰＤレベルは高く、１パルス当りのプログラマビリティが高いため、パルスの印加回数はより少なくなる。
【００１６】
前記から、理想的に、高速且つ収束性の高いしきい値分布を達成するには、同時にプログラムするビットに対して、対向ビットの状態で決まる個別の電圧を同時に与えれば良いことが容易に判る。
【００１７】
しかし、複数プログラム電圧の発生回路と、ライトドライバに電圧切り替え機能を付加する必要があり、回路は大型化し複雑で高価なものになる。
【課題を解決するための手段】
【００１８】
本発明の目的は、低コストで高速且つ高信頼性のプログラムを実現する不揮発性メモリを提供することにある。
【００１９】
前記目的を達成するため、請求項１及び２記載の発明の不揮発性メモリでは、電荷蓄積層の異なる領域に電荷を蓄積してビットとする不揮発性メモリセルよりなるメモリセルアレイと、前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、前記選択されたメモリセルにデータを書き込むライトドライバと、前記選択されたメモリセルからデータを読み出すセンスアンプと、前記ライトドライバへ書き込みデータを供給するバッファと、前記バッファ内の異なるデータ間の演算と、前記バッファの１つのデータと前記センスアンプの出力との間の演算を実行するデータロジック回路とを備え、前記データロジック回路の出力と外部データとは前記バッファに少なくとも一方が入力されることを特徴とする。
【００２０】
この構成により、バッファに格納された外部データのサブセットデータを容易に生成することができる。
【００２１】
また、バッファに格納された外部データと、メモリアレイからアクセスされた対応する対向ビットの情報とを元に、データロジック回路で特定の対向ビットの状態のセルを選択し、再びバッファに再格納することにより、バッファに特定の対向ビットの状態を持った外部データの第１のサブセットデータを簡便に生成することができる。
【００２２】
更に、バッファに格納された外部データとそのサブセットデータとを元にデータロジック回路で演算することにより、新たな第２のサブセットデータを同様に生成することができる。
【００２３】
例えば、第１のサブセットデータは、対向ビットがプログラム状態の書き込みデータとすることができる。また、第２のサブセットデータは、所望の外部データから第１のサブセットデータのうちプログラムの完了ビットを差し引いた書き込みデータとすることができる。
【００２４】
また、プログラム動作は、パルスレベルがパルス毎に必要であればステップアップするステップアルゴリズムとし、第１のサブセットデータに基づくパルス印加とベリファイ、それに引き続き実行される第２のサブセットデータに基づくパルス印加とベリファイにより構成することができる。
【００２５】
第１のサブセットデータから第２のサブセットデータによるパルス印加の移行条件は、ベリファイパス、所定のパルスレベルに到達、所定のパルス数の何れかの組み合わせとすることができる。
【００２６】
第１のサブセットデータは、対向ビットがプログラムのみのデータであるので、プログラマビリティは高く、全てのプログラムパルスがプログラムに有効なパルスとできる。
【００２７】
第２のサブセットデータは、対向データが消去状態又は一部のデータの対向データはプログラム状態である。第２のサブセットデータは、対向ビットが消去状態のセルに適当な高目の初期電圧でパルスされることができる。しかし、同時にパルスされる対向ビットがプログラム状態のセルは既に第１のサブセットデータでパルスを印加されており、過プログラムとなる可能性がある。これを防ぐために、第２のサブセットデータに与える初期のパルスレベルは、純粋に対向ビットの消去で決定される値よりも低目又はパルスカウント初期においてステップアップのステップを小さ目にすることができる。第２のサブセットに印加されるプログラムパルスは全て無駄がない。
【００２８】
また、請求項３記載の発明は、前記請求項１記載の不揮発性メモリにおいて、前記バッファの出力と外部データとのうち何れか一方を選択して前記データロジック回路に入力する第４データスイッチを備えたことを特徴とする。
【００２９】
この構成により、外部データをバッファに格納すると同時に、外部データとメモリアレイからアクセスされた、外部データに対応する対向ビットの情報を元にデータロジック回路で特定の対向ビットの状態のセルを選択し、バッファに第１のサブセットデータを格納することができる。
【００３０】
外部データを読み出す必要がなく低電力化され、第１のサブセットデータの生成が外部データのバッファへのローディング時間に隠されプログラムは高速化される。
【００３１】
更に、請求項４記載の発明は、前記請求項１記載の不揮発性メモリにおいて、前記バッファの出力を保持するレジスタを備え、前記データロジック回路は、更に、前記バッファの出力と前記レジスタの出力とを演算することを特徴とする。
【００３２】
この構成により、バッファに格納された第２のデータサブセットに必要なデータ間の演算が容易に実現できる。また、メモリ単体で実現することができ、低電力、低面積化することができる。
【００３３】
加えて、請求項５記載の発明は、前記請求項１記載の不揮発性メモリにおいて、前記不揮発性メモリセルは、電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積し、前記バッファに一度に格納されるデータは、前記第１ビットと第２ビットとの何れか一方に対応することを特徴する。
【００３４】
この構成により、プログラムパルス中、対向ビットの状態は変化することはなく、対向ビットの状態変化によるプログラマビリティの変動がないので、プログラム分布のばらつきを抑えて、信頼性を向上することができる。
【００３５】
請求項６記載の発明は、前記請求項１記載の不揮発性メモリにおいて、前記データロジック回路の演算は、少なくともＯＲ論理又はＡＮＤ論理であることを特徴する。
【００３６】
この構成により、外部データと、対向ビットがプログラム状態の第１のサブセットデータとをＯＲ又はＡＮＤ演算することにより、外部データから第１のサブセットデータのうちプログラムの完了ビットを差し引いた第２のサブセットデータを簡便に生成することができる。
【００３７】
また、請求項７記載の発明の不揮発性メモリは、電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積する不揮発性メモリセルよりなるメモリセルアレイと、前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、前記選択されたメモリセルにデータを書き込むライトドライバと、前記選択されたメモリセルからデータを読み出すセンスアンプと、前記ライトドライバへ書き込みデータを供給するバッファと、前記バッファの出力を保持するレジスタと、前記レジスタの出力と前記センスアンプの出力とのうち何れか一方を選択する第２データスイッチと、前記バッファの出力と前記第２データスイッチの出力とを演算するデータロジック回路と、前記データロジック回路の出力と外部データとのうち何れか一方を選択して前記バッファに入力する第１データスイッチとを備えることを特徴とする。
【００３８】
この構成により、バッファに格納されたデータ- データ間の演算が容易にメモリ単体で実現することができ、更に、レジスタとセンスアンプ出力との間を切り替える第１データスイッチを設けることにより、最小限のデータスイッチの増設でセンスアンプとレジスタ間の演算ができる。
【００３９】
更に、請求項８記載の発明の不揮発性メモリは、電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積する不揮発性メモリセルよりなるメモリセルアレイと、前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、前記選択されたメモリセルにデータを書き込むライトドライバと、前記選択されたメモリセルからデータを読み出すセンスアンプと、前記ライトドライバへ書き込みデータを供給する第１バッファと、外部データを格納する第２バッファと、前記第２バッファの出力と前記センスアンプの出力とのうち何れか一方を選択する第３データスイッチと、前記第１バッファの出力と外部データとのうち何れか一方を選択する第４データスイッチと、前記第３データスイッチの出力と前記第４データスイッチの出力とを演算して前記第１バッファに出力するデータロジック回路とを備えることを特徴とする。
【００４０】
この構成により、外部データの第２バッファへの入力と、センスアンプ出力と外部データとの演算結果の第１のバッファへの入力とが並列化できて、外部データを再度読み出す必要がなく低電力化され、バッファデータ間データの演算が外部データのバッファへのローディング時間に隠され、プログラムは高速化される。
【００４１】
また、第１バッファ、第２バッファの読み出しとデータロジック回路への入力とが並列化できて、データ処理時間は短縮され、プログラムは高速化される。
【００４２】
加えて、請求項９記載の発明の不揮発性メモリは、電荷蓄積層の２カ所に第１ビットと第２ビットとして電荷を蓄積する不揮発性メモリセルよりなるメモリセルアレイと、前記メモリセルアレイよりメモリセルを選択するアドレスデコーダと、前記選択されたメモリセルにデータを書き込むライトドライバと、前記選択されたメモリセルからデータを読み出すセンスアンプと、第１バッファ及び第２バッファと、前記第１バッファの出力と前記第２バッファの出力とのうち何れか一方を選択して前記ライトドライバへ書き込みデータを出力する第５データスイッチと、外部データと前記センスアンプの出力と前記第１バッファの出力とのうち何れか１つを選択する第６データスイッチと、前記外部データと前記センスアンプの出力と前記第２バッファの出力とのうち何れか１つを選択する第７データスイッチと、前記第６データスイッチの出力と前記第７データスイッチの出力とを演算するデータロジック回路と、前記第データロジック回路の出力と前記外部データとのうち１つを選択して前記第１バッファの入力と前記第２バッファの入力とに出力する第８データスイッチとを備えることを特徴とする。
【００４３】
この構成により、外部データの第１バッファへの入力と、センスアンプ出力と外部データとの演算結果の第２のバッファへの入力とが並列化、又は外部データの第２バッファへの入力と、センスアンプ出力と外部データとの演算結果の第１のバッファへの入力とが並列化されることに関して、外部データを再度読み出す必要がなく低電力化され、バッファデータ間データの演算が外部データのバッファへのローディング時間に隠されて、プログラムは高速化される。
【００４４】
また、第１バッファ、第２バッファの読み出しとデータロジック回路への入力とが並列化できて、データ処理時間は短縮され、プログラムは高速化される。
【００４５】
更に、第５データスイッチで第１又は第２バッファの何れかをライトドライバに接続することができて、より自由度の高いアルゴリズムに対応することができる。
【発明の効果】
【００４６】
以上説明したように、請求項１〜１１記載の発明の不揮発性メモリによれば、次の６つの効果を奏する。即ち、
１．低いプログラムレベルにおいてメモリセルしきい値の向上に寄与が小さい（即ち、プログラマビリティの小さい）セルへのパルス印加を抑制し、余剰のプログラム電流をプログラム可能なセルに分配して、ポンプ等の電流資源を最大限に利用し、パルスカウントを削減することができる。
【００４７】
２．最小限のハードウエア追加で、対向ビットに依存したデータの抽出を外部データのロード動作と同時に実行できて、プログラム動作のデータ処理のオーバヘッドを削減することができる。
【００４８】
３．バッファとセンスアンプ間の（ＡＮＤ論理やＯＲ論理などの）単純な論理計算により、対向ビットに依存した外部データのサブセットを容易に高速抽出できる。また、バッファ間の（ＡＮＤ論理やＯＲ論理などの）単純な論理計算により、未プログラムビットが容易に高速抽出できる。これらにより、プログラム動作のデータ処理のオーバヘッドを削減することができる。
【００４９】
４．プログラムパルス中、対向ビットの状態を固定し、対向ビットの状態変化によるプログラマビリティの変動はなく、プログラム分布のばらつきを抑え、信頼性を向上することができる。
【００５０】
５．対向ビットの状態に応じてパルスレベルの初期値を与えることができて、過プログラムを抑制でき、しきい値の分布を急峻な形状に保ち、不揮発性メモリの信頼性の向上を図ることができる。
【００５１】
６．以上の機能は単一のライトドライバ、電源で構成することができて、最小限の回路規模で実現できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態における不揮発性メモリのブロック図である。
【図２】同実施形態の第１変形例を示し、レジスタ付きの共有メモリ型としたバッファ・ロジックブロックのブロック図である。
【図３】同実施形態の第２変形例を示し、非対称デュアルメモリ型としたバッファ・ロジックブロックのブロック図である。
【図４】同実施形態の第３変形例を示し、対称デュアルメモリ型としたバッファ・ロジックブロックのブロック図である。
【図５】同実施形態におけるバッファのアドレスとメモリアレイとの関係を示す図である。
【図６】同実施形態におけるプログラム動作のフローチャート図である。
【図７】同プログラム動作のフローチャートにおける外部データ選別ステップの詳細を示すフローチャート図である。
【図８】同実施形態における外部データ選別ステップ時のデータロジック回路の論理値テーブルを示す図である。
【図９】同プログラム動作のフローチャートにおけるプログラムステップの詳細フローチャートを示す図である。
【図１０】同実施形態におけるベリファイ動作時のデータロジック回路の論理値テーブルを示す図である。
【図１１】同プログラム動作のフローチャートにおける未プログラムデータ抽出ステップの詳細を示すフローチャート図である。
【図１２】同実施形態における未プログラムデータ抽出動作時のデータロジック回路の論理値テーブルを示す図である。
【図１３】同プログラム動作のフローチャートにおけるプログラムステップの詳細を示すフローチャート図である。
【図１４】同実施形態におけるプログラム検証ステップを付加したプログラム動作のフローチャート図である。
【図１５】同プログラム検証ステップを付加したプログラム動作のフローチャートにおけるプログラム検証ステップの詳細を示すフローチャート図である。
【図１６】同実施形態におけるプログラムパルスとバッファデータとの関係を示す説明図である。
【図１７】（ａ）は従来の不揮発メモリセルの断面図、同図（ｂ）は同従来の不揮発メモリセルの上面図、同図（ｃ）は同従来の不揮発メモリセルの等価回路図である。
【図１８】（ａ）は従来のメモリセルの一連のプログラムパルスレベルとメモリセルしきい値との関係を示す特性図、同図（ｂ）はプログラムパルス開始電圧を低い初期値に設定した場合のアルゴリズムの説明図、同図（ｃ）はプログラムパルス開始電圧を高い初期値に設定した場合のアルゴリズムの説明図である。
【発明を実施するための形態】
【００５３】
以下、本発明の実施形態について図面を参照しながら説明する。尚、本実施形態はあくまで一例であり、必ずしもこの実施形態に限定されるものではない。
【００５４】
（実施形態）
図１は、本発明の実施形態における不揮発メモリのブロック図である。
【００５５】
同図において、不揮発性メモリ１は、メモリセルアレイ２、所望のメモリセルを選択するためのアドレスデコーダ３、メモリセルに格納されたデータを読み出すためのセンスアンプ４、メモリセルにプログラムパルスを与えるライトドライバ５、ライトドライバ５にプログラムデータを供給するバッファ６、バッファ６の出力とセンスアンプ４の出力を演算するデータロジック回路８、データロジック回路８の出力８１と外部データとのうち何れか一つをバッファ６に入力する第１データスイッチ７、ライトドライバ５の出力電圧を発生するプログラム電圧発生回路９、内部アドレス１２からアレイアドレス１３を発生するアドレスロジック回路１０、アレイアドレス１３を外部アドレス入力１４とアドレスロジック回路１０の出力の何れか１つから選択するアドレススイッチ１１、これらを制御するコントロールロジック回路１７により構成される。
【００５６】
以下、本不揮発性メモリのプログラム動作に関して図６、図７、図９、図１１、図１３、図１４、図１５に示すフローチャート、及び、図８、図１０、図１２に示すデータロジック回路８に用いられる論理値テーブルを共に参照しながら説明する。
【００５７】
図６は、本実施形態のプログラム動作全体を示すフローチャートである。図６において、プログラム動作は、プログラム対象の外部データをバッファ６のデータ領域Ｄ１（バッファＤ１と呼ぶことにする）に格納するステップＳ０、バッファＤ１に格納されたデータのうち、対応する対向ビットがプログラム状態のビットを抽出し、バッファ６のデータ領域Ｄ２（バッファＤ２と呼ぶことにする）に格納するステップＳ１、バッファＤ２のデータに基づいてメモリセルをプログラムするステップＳ２、外部データのうちプログラムが完了していない未プログラムデータを抽出してバッファＤ２に格納するステップＳ３、バッファＤ２のデータに基づいてメモリセルをプログラムするステップＳ４の各ステップを順次実行することで達成される。以下、ステップＳ１以降のステップに関して説明する。
【００５８】
図７は、前記ステップＳ１の外部データ選別動作のフロー詳細を示す。以降のフローチャートの説明には、図１のブロックダイヤグラムを交えながら説明する。
【００５９】
（Ｓ１−１：バッファＤ１読み出し）
コントロールロジック回路１７内のアドレス発生器（図示せず）から生成された内部アドレス１２に基づいてバッファＤ１を読み出す。
【００６０】
（Ｓ１−２、Ｓ１−３：対向ビット読み出し）
内部アドレス（ＢＡ）１２が指すアドレスに対応する対向ビットのアドレスをアドレスロジック回路１０で計算する。計算結果はアドレススイッチ１１を介してアドレスデコーダ３に入力され、センスアンプ出力（ＯＳＡ）４１より対向ビットの状態を読み出す。
【００６１】
アドレススイッチ１０は、通常の読み出し動作時に外部アドレス入力１４をアドレスデコーダ３に入力するための構成を持つ。
【００６２】
（Ｓ１−４：データロジック回路の論理演算）
バッファ６の読み出しデータ（ＢＵＦ）及びセンスアンプ４の読み出しデータ（ＯＳＡ）は、データロジック回路８に入力され、論理演算されて、出力（Ｙ）される。論理演算の真理値テーブルを図８（１ａ）、（１ｂ）、（２ａ）、（２ｂ）に示す。
【００６３】
図８（１ａ）、（１ｂ）は対向ビットがプログラム状態のプログラムデータの抽出論理を示す。真理の定義により２種類のテーブルを用意することができて、図８（１ａ）はパルスの印加及びプログラム状態を”０”、プログラム非印加及び消去状態を”１”とした場合の論理である。図８（１ｂ）は真理値を前記とは反転した場合の論理である。
【００６４】
図８（２ａ）、（２ｂ）は対向ビットが消去状態のプログラムデータの抽出論理を示す。同様に真理の定義により２種類のテーブルを用意することができて、図８（２ａ）はパルスの印加及びプログラム状態を”０”、プログラム非印加及び消去状態を”１”とした場合の論理である。図８（２ｂ）真理値を前記とは反転した場合の論理である。
【００６５】
図面では一例として図８（１ａ）の論理を実行している。
【００６６】
（Ｓ１−５：演算結果のバッファ出力）
データロジック回路８の出力はバッファＤ２に書き込まれる。バッファＤ２はバッファＤ１に格納されたデータのサブセット（包含関係）が格納される。このサブセットには、対向ビットがプログラム状態のプログラムデータのみが格納されている。
【００６７】
図９はステップＳ２、第１のプログラム動作のフローの詳細を示す。
【００６８】
（Ｓ２−１：プログラムレベルの初期化）
コントロールロジック回路１７は、プログラム電圧発生回路９に初期値として電圧Ｖｐｐｄｉｎｉｔ１を設定して、ライトドライバ５より出力可能な状態にセットする。電圧Ｖｐｐｄｉｎｉｔ１はバッファＤ２のプログラムデータに最適なレベルを示す。プログラムデータの対向ビットの状態は固定することができる。つまり、対向ビットのデータ状態によるプログラム特性の差の考慮は不要となり、最適なレベルは容易に設定することができる。電圧Ｖｐｐｄｉｎｉｔ１は試し書きなどの学習方法によって製造上のバラツキに適合してセットすることができる。
【００６９】
（Ｓ２−２：プログラムパルス印加）
バッファＤ２のデータはライトドライバ５に転送され、アドレスデコーダ３で指定されるメモリセルにプログラムパルスを印加する。このとき、アドレスロジック回路１０はスルー状態で内部アドレス１２と同一アドレスがアドレスデコーダ３に入力される。
【００７０】
ライトドライバ５では、プログラムパルスの同時印加数が内部電源の駆動能力の最大値になるように、プログラムパルスを時分割して与えることができる。
【００７１】
（Ｓ２−３〜Ｓ２−９：プログラムベリファイ）
内部アドレスが指し示すアドレスに基づいて、センスアンプ４及びバッファＤ２を読み出す（ステップＳ２−３、Ｓ２−４）。このとき、アドレスロジック回路１０は、パルス印加時と同様にスルー状態で内部アドレス１２と同一のアドレスがアドレスデコーダ３に入力される。
【００７２】
バッファ６の読み出しデータ（ＢＵＦ）及びセンスアンプ４の読み出しデータ（ＯＳＡ）は、データロジック回路８で論理演算されて出力（Ｙ）される（ステップＳ２−５）。
【００７３】
ここで、プログラムベリファイにおける論理演算の真理値テーブルを図１０（ａ）、（ｂ）に示す。ここでも、真理値の定義により２種類のテーブルを用意することができる。図１０（ａ）はパルスの印加及びプログラム状態を”０”、プログラム非印加及び消去状態を”１”とした場合であり、図１０（ｂ）は真理値を前記とは反転した場合の論理である。
【００７４】
論理演算出力（Ｙ）はバッファＤ２に書き戻され（ステップＳ２−６）、プログラムパルス終了条件がコントロールロジック回路１７でチェックされる。図１０（ａ）の例では、コントロールロジック回路１７は、バッファＤ２のデータが全て”１”であるときバッファＤ２のデータのプログラムは完了と判定し（残りプログラムビットなし）、次ステップに制御を移行する（ステップＳ２−７）。
【００７５】
また、コントロールロジック回路１７は、バッファＤ２に”０”データが残存する場合、プログラム電圧発生回路９の出力電圧ＶＰＰＤをステップＤ１だけインクリメントし（ステップＳ２−８）、更に、出力電圧ＶＰＰＤがまだ電圧Ｖｐｐｄｉｎｉｔ２以下であれば、プログラムパルス印加ステップＳ２−２にループする。電圧ＶＰＰＤが電圧Ｖｐｐｄｉｎｉｔ２以上になった場合は、バッファＤ２にプログラムビットを残したまま次ステップに制御を移行する（ステップＳ２−９）。
【００７６】
電圧Ｖｐｐｄｉｎｉｔ２はステップＳ４で印加するパルスの初期値を用いる。ここで、バッファＤ２において、第１プログラム動作終了後の残存ビット（プログラム未完了ビット）の有無により、以降の残存ビットのプログラムにおいて、対向ビットのデータ状態がプログラムと消去とが混在する場合あり、残存ビットが過プログラムする可能性がある。
【００７７】
従って、電圧Ｖｐｐｄｉｎｉｔ２は、対向ビットが消去等の一定の状態のメモリセルへの試し書きなどの方法によって得られた値よりも若干低めに設定する、ステップＤ１をパルス数が初期の期間に下げる等の対策が好ましい。これにより、バッファＤ２の残存ビットが過プログラムされ、しきい値分布がブロードになることを抑制することができる。
【００７８】
プログラム分布の収束性を高めるために、本実施形態では、電圧ＶＰＰＤをインクリメントしたが、一部のパルス印加で前値と同じ、又はデクリメントしても良い。ステップ又はプログラムパルス幅やメモリセルのプログラム時のワード線電圧を可変とすることも有効である。
【００７９】
例えば、ＭＯＮＯＳ型メモリセルのしきい値は、ワード線電圧のステップアップやプログラムパルスの伸張によって、ステップアルゴリズムと同様に高いレベルにセットすることができる。しかし、プログラム速度は、ドレイン電圧に敏感であり、パルス幅やワード線電圧に緩慢である。この性質を用いれば、マルチレベルメモリのしきい値を精密に制御するときは、パルス幅やワード線電圧で制御することが好ましい。
【００８０】
図１１はステップＳ３の動作フローの詳細を示す。
【００８１】
（Ｓ３：未プログラムデータの抽出）
コントロールロジック回路１７は、バッファ６よりバッフアＤ１及びバッファＤ２を時系列又は並列的に読み出し（ステップＳ３−１、３−２）、データロジック回路８で未プログラムビットを演算抽出する（ステップＳ３−３）。
【００８２】
バッファ６を系列に読み出すか並列に読み出すかは、プログラム速度と面積等のトレードオフによって選択される。
【００８３】
未プログラムデータの抽出における論理演算の真理値テーブルを図１２（ａ）、（ｂ）に示す。図中、ＷＢ、ＣＢは、各々、バッファＤ１、Ｄ２に対応する。また、同様に、真理値の定義により２種類のテーブルを用意することができる。図１２（ａ）はパルスの印加及びプログラム状態を”０”、プログラム非印加及び消去状態を”１”とした場合であり、論理演算はＯＲ論理で良い。図１２（ｂ）は真理値を前記とは反転した場合であり、ＡＮＤ論理である。
【００８４】
コントロールロジック回路１７は論理演算出力（Ｙ）をバッファＤ２に書き戻し（ステップＳ３−４）、制御をステップＳ４に移行する。
【００８５】
例として、図８（１ａ）の論理を実行した場合、バッファＤ２には、対向ビットが消去状態のみのプログラムデータ又は対向ビットが消去状態とプログラム状態とが混合したプログラムデータが格納される。更に、対向ビットがプログラム状態のビットは既にプログラムパルスがＳ２で印加されており、以降のパルス印加には注意が必要である。
【００８６】
また、論理演算出力はバッファＤ１に書き戻しても、同様にプログラム動作は可能であるが、本実施形態ではあえてバッファＤ２に書き戻している。こうすることにより、プログラムパルス終了後も外部データをバッファＤ１に確保することができて、不揮発性メモリ内で最終的なプログラムベリファイを実行し、高信頼なプログラム動作を実現することができる。これは、ホストシステムと不揮発性メモリとの間でプログラムベリファイする必要があり、システム性能のオーバヘッドとなる。
【００８７】
図１３にステップＳ４の動作のフロー詳細を示す。ステップＳ４はステップＳ２と類似であり、最終のプログラムステップである。
【００８８】
（Ｓ４−１：プログラムレベルの初期化）
コントロールロジック回路１７は、プログラム電圧発生回路９に初期値として前述した電圧Ｖｐｐｄｉｎｉｔ２を設定して、ライトドライバ５より出力可能な状態にセットする。
【００８９】
（Ｓ４−２：プログラムパルス印加）
バッファＤ２のデータは、ステップＳ２と同様にライトドライバ５に転送され、アドレスデコーダ３で指定されるメモリセルにプログラムパルスを印加する。このとき、アドレスロジック回路１０はスルー状態で内部アドレスと同一アドレスがアドレスデコーダ３に入力される。
【００９０】
（Ｓ４−３〜Ｓ４−９：プログラムベリファイ）
内部アドレス１２が指し示すアドレスに基づいて、センスアンプ（ＯＳＡ）４及びバッファＤ２を読み出す（ステップＳ４−３、４−４）。このとき、アドレスロジック回路１０はパルスと同様にスルー状態で内部アドレスと同一のアドレスがアドレスデコーダ３に入力される。
【００９１】
バッファ６の読み出しデータ（ＢＵＦ）及びセンスアンプ４の読み出しデータ（ＯＳＡ）４は、データロジック回路８で論理演算されて、出力（Ｙ）される（ステップＳ４−５）。
【００９２】
また、プログラムベリファイにおける論理演算の真理値テーブルはステップＳ２と同様である。論理演算出力（Ｙ）はバッファＤ２に書き戻され（ステップＳ４−６）、プログラムパルス終了条件がコントロールロジック回路１７でチェックされる（ステップＳ４−７）。
【００９３】
論理演算の真理値テーブルを図１０（ａ）とすれば、コントロールロジック回路１７はバッファＤ２のデータが全て”１”であるとき、バッファＤ２のデータのプログラムは完了し、プログラム動作はパス状態で終了する。また、コントロールロジック回路１７は、バッファＤ２に”０”データが残存する場合、プログラム電圧発生回路９の出力電圧ＶＰＰＤをバッファＤ１のデータだけインクリメントし（ステップＳ４−７、４−８）、更に、出力電圧ＶＰＰＤが最大値ＶＰＰＤＭＡＸ以下であれば、プログラムパルス印加ステップＳ４−２にループし、電圧ＶＰＰＤが電圧ＶＰＰＤＭＡＸを超えれば、プログラム動作はフェイルで終了する（ステップＳ４−９）。
【００９４】
次に、プログラムアルゴリズムの信頼性を改善したフローを示す。
【００９５】
図１４は、プログラム検証ステップを付加したプログラムフローである。図１４は図６の最終プログラムステップＳ４にプログラム検証ステップＳ５を付加したものである。
【００９６】
図１５にステップＳ５の動作フローの詳細を示す。
【００９７】
コントロールロジック回路１７の内部アドレス１２が指し示すアドレスに基づいて、センスアンプ４及びバッファＤ１を読み出す（ステップＳ５−１、５−２）。このとき、アドレスロジック回路１０はパルス印加と同様にスルー状態で内部アドレス１２と同一のアドレスがアドレスデコーダ３に入力される。
【００９８】
バッファ６の読み出しデータ（ＢＵＦ）及びセンスアンプ４の読み出しデータ（ＯＳＡ）は、データロジック回路８で論理演算されて、出力（Ｙ）される（ステップＳ５−３）。
【００９９】
プログラムベリファイにおける論理演算の真理値テーブルは、上述してきたプログラムベリファイと同様に、図１０（ａ）、（ｂ）で表される。
【０１００】
論理演算出力（Ｙ）はバッファＤ１に書き戻され（ステップＳ５−４）、プログラムパルス終了条件がコントロールロジック回路１７でチェックされる（ステップＳ５−５）。例えば、図１０（ａ）の論理の場合バッファＤ１の内容が全て”１”となれば、外部データとプログラム結果は一致したことになる（ＰＡＳＳ）。
【０１０１】
このように、バッファＤ１を最終的なプログラムベリファイに用いることにより、バッファ６のメモリリソースを有効に活用し、高信頼な書き込みを実現できる。
【０１０２】
図１６は、プログラムパルスレベルとバッファデータとの関係を説明するグラフである。同図は、上述してきたプログラム動作に関して電圧ＶＰＰＤが単純にステップアップする場合のプログラムパルスとバッファデータとの関係を示している。グラフの横軸は時系列で与えられるプログラムパルスＰ１、Ｐ２…Ｐ６を示し、縦軸はプログラムパルスのレベルＶＰＰＤを示している。
【０１０３】
プログラムパルスＰ１、Ｐ２、Ｐ３の印加時、バッファデータは、外部データＷＢのサブセット（ＣＢ）を用いてプログラムされる。ＣＢは対向ビットがプログラム状態のサブセットデータである。プログラムパルスは電圧ＶＰＰＩＮＩＴ１の初期値から開始される。パルス印加の進展に応じてＣＢのプログラムデータは減少し、パルスＰ３印加後、その値はＣＢ＊となる。
【０１０４】
Ｐ４パルスから、パルスは電圧ＶＰＰＤＩＮＩＴ２の初期値に切り替え、また、バッファ６のデータは外部データのＷＢとＣＢ＊とのＯＲ論理値に切り替えられる。
【０１０５】
プログラムパルスの印加状態は論理値”０”、非印加は論理値”１”で表現される。ＷＢ＋ＣＢ＊外部プログラムは残りのプログラムビットを表す。
【０１０６】
Ｐ４以降は、ＷＢ＋ＣＢ＊データに基づいてプログラムパルスが進展する。ＷＢ＋ＣＢ＊が全て論理値”１”になればプログラム動作は完了である。
【０１０７】
このプログラムアルゴリズムによれば、非常に容易な方法で残りプログラムビットを抽出可能である。Ｐ１からＰ３パルスの間は、低電圧でプログラム可能な対向ビットがプログラムされたメモリセルにのみパルスが印加される。プログラマビリティの小さなプログラム電流は消費するが、しきい値の変動が小さい、対向ビットが消去状態のビットにはプログラムパルスが印加されない。内部昇圧電源の出力電流を有効活用している。
【０１０８】
また、サブセットデータを限定してパルスを与えることのない従来の方式に比べて、パルスＰ１、Ｐ２、Ｐ３の期間のプログラム電流を無駄にすることなく、より多くのプログラムビットに割り当てることができるビットサーチ等のアルゴリズムを適用すれば、より高速に実行することができる。ビットサーチはプログラムビットをプログラムビットが最大並列数になるようにデータを集めて同時にプログラムする方法である。プログラムビット数を常にハードウエアの許容値近くに保つことができて、最も電流効率が高い。
【０１０９】
更に、プログラム電圧の初期値が対向ビットの状態に応じて設定できるので、プログラム後のしきい値分布の広がりを抑制することができて、セルの信頼性を向上することができる。
【０１１０】
尚、前記説明では、対向ビットがプログラム状態の場合にプログラマビリティが高いとしたが、消去状態の方が高いセル技術の場合は対向ビットの状態が消去の場合をＣＢとすれば、同様の効果が得られることは言うまでもない。
【０１１１】
次に、図１におけるバッファ・ロジックブロック１００を変形した本実施形態の変形例を以下に示す。
【０１１２】
（第１の変形例）
図２は、本発明の実施形態におけるレジスタ付きの共有メモリ型としたバッファ・ロジックブロック１００のブロック図である。
【０１１３】
図２において、図１との主要な相違点は、第２データスイッチ２０とレジスタ２１とを備えた点である。バッファ６の出力６２はデータロジック回路８の入力に直接入力されると共に、レジスタ２１にも入力される。レジスタ２１の出力は第２データスイッチ２０によりセンスアンプ４の出力４１との何れかが選択されて、データロジック回路８に入力される。この構成により、バッファ６内のデータ間の演算及びバッファ６のデータとセンスアンプ４の出力４１との間の演算を実現している。尚、レジスタ２１をデータロジック回路８の左側入力に設けても同様な接続が実現できるが、この場合は、レジスタ２１をバイパスするデータスイッチが更に必要となり、回路規模が大きくなる。
【０１１４】
機能的な機能の利点については前述した通りである。レジスタ２１の実装によりバッファ６は単一のメモリを用いることができて、省面積に貢献する。
【０１１５】
（第２の変形例）
図３は、本発明の実施形態における非対称デュアルメモリ型としたバッファデータ・ロジックブロック１００のブロック図である。
【０１１６】
図２との相違点は、バッファ６を２個の独立したメモリである第１バッファ３０、第２バッファ３１としたことと、外部データ１５のデータロジック回路８への経路を新たに設けたことである。また、第１バッファ３０、第２バッファ３１は上述してきたバッファＤ１、バッファＤ２を格納することができる。
【０１１７】
図３において、第２バッファ３１は外部データ１５の入力専用であり、出力は第３データスイッチ３２を介してセンスアンプ出力４１の何れかが選択されて、データロジック回路８に入力される。第１バッファ３０のみがバッファ６の出力６２に接続されてライトドライバ５を駆動する。バッファ出力６２は第４データスイッチ３３を介して外部データ１５と何れかが選択されて、データロジック回路８に入力される。
【０１１８】
この構成によれば、外部データ１５の第２バッファ３１への入力と、外部データ１５とセンスアンプ４の出力４１との論理演算及び第１バッファ３０への入力といった演算が並列に実行できて、プログラムのオーバヘッドを縮小することができる。
【０１１９】
また、第１バッファ３０と第２バッファ３１とを並列に読み出し演算することができて、プログラムのオーバヘッドを縮小することができる。
【０１２０】
（第３の変形例）
図４は、本発明の実施形態における対称デュアルメモリ型としたバッファ・ロジックブロック１００のブロック図である。
【０１２１】
図４は、図３のバッファ・ロジックブロック１００をバッファメモリに対して対称化したものである。
【０１２２】
第５データスイッチ４０により第１バッファ３０及び第２バッファ３１の何れかにより、ライトドライバ５を駆動することができる。第１バッファ３０と第２バッファ３１との出力は各々第６データスイッチ４１、第７データスイッチ４２の各々に接続される。第６データスイッチ４１、第７データスイッチ４２は共に３入力のデータスイッチであり、バッファ出力、外部データ１５及びセンスアンプ出力４１の何れかを選択して、データロジック回路８に入力する。
【０１２３】
外部データ１５は何れのバッファ３０、３１にも入力可能である。また、ライトドライバ５は何れのバッファ３０、３１から駆動することができる。
【０１２４】
バッファメモリの交換に対して対称化することにより、図３の効果に加えて、バッファメモリの利用方法を固定することがなく、より柔軟にアルゴリズムに対応することができる。
【０１２５】
図５に、本発明の実施形態におけるバッファのアドレスとメモリアレイとの関係例を示す。
【０１２６】
同図は、ワード線ＷＬ０におけるバッファアドレスＢＡ０−３におけるバッファがインデックスする物理ビット位置（黒丸で示す）を示す。バッファはプログラムデータのパケットであり、幾つかのプログラムデータを含む。本実施形態では、バッファによってインデックスされる物理ビットは対向ビットを含まないようにマッピンッグされる。
【０１２７】
例えば、バッファアドレスＢＡ０においては、物理ｂｉｔ０、ｂｉｔ４、ｂｉｔ８、ｂｉｔ１２がインデックスされ、これらはお互いに対向ビットではない。バッファアドレスＢＡ１、ＢＡ２、ＢＡ３も同様である。
【０１２８】
プログラムパルス中、対向ビットの状態を固定し、対向ビットの状態変化によるプログラマビリティの変動はなく、プログラム分布のばらつきを抑え、信頼性を向上することができる。
【産業上の利用可能性】
【０１２９】
以上説明したように、本発明にかかる不揮発性メモリは、ＮＲＯＭ型フラッシュメモリ等に代表されるマルチビットのメモリにおいて、対向ビットの状態に依存して変動するプログラム特性に起因したプログラム速度の低下、プログラムしきい値の分布の拡大を抑制することができて、低コストで高速且つ高信頼性のプログラムを実現する不揮発性メモリとして極めて有用である。
【符号の説明】
【０１３０】
１          不揮発メモリ
２          メモリセルアレイ
３          アドレスデコーダ
４          センスアンプ
５          ライトドライバ
６          バッファ
７          第１データスイッチ
８          データロジック回路
９          プログラム電圧発生回路
１０        アドレスロジック回路
１７        コントロールロジック回路
２０        第２データスイッチ
２１        レジスタ
３０        第１バッファ
３１        第２バッファ
３２        第３データスイッチ
３３        第４データスイッチ
４０        第５データスイッチ
４１        第６データスイッチ
４２        第７データスイッチ
４３        第８データスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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