(57)【要約】【課題】パッド部の配置に制限を受けることなく、ＷＬＰインダクタの形状や配置を自由に設計可能で、更なる小型化等に寄与する半導体パッケージを提供する。【解決手段】本発明の半導体パッケージ１は、半導体基板１１に第一導電層１２、第一絶縁層１５、第二導電層１６、第二絶縁層１７、第三導電層１８を順に重ねてなる。第一導電層による第一電極の一方１２ａと他方１２ｂ、第二導電層による第一導電部１６ａとインダクタ配線１６ｂ、および第三導電層による第四導電部（オーバーパス構造部）１８ａ、からなる一連の回路がインダクタ部αを構成する。第一導電層による第二電極の一方１２ｃ（他方１２ｄ）が第二導電層による第二導電部１６ｃ（第三導電部１６ｄ）を通して第三導電層による第五導電部１８ｃ（第六導電部１８ｄ）と電気的に接続され、第五導電部および第六導電部の一部が半田バンプ２０ｃ（２０ｄ）のパッド部１８ｃ’（１８ｄ’）をなす。【選択図】図１
2010109075.tif 000002
【特許請求の範囲】
【請求項１】
第一導電層から構成される第一電極および第二電極を一方の面に備えたチップ状の半導体基板と、該第一導電層および該半導体基板の一方の面を覆うように配された第一絶縁層と、該第一絶縁層上に配され、第二導電層から構成されるスパイラル状のインダクタ配線、並びに該インダクタ配線より外周域に位置する第一導電部、第二導電部及び第三導電部と、前記第一絶縁層および該第二導電層を覆うように配された第二絶縁層と、該第二絶縁層上に配され、第三導電層から構成される第四導電部、第五導電部及び第六導電部と、を少なくとも備えた半導体パッケージであって、
前記インダクタ配線の一端が前記第四導電部および前記第一導電部を通して前記第一電極の一方と、前記インダクタ配線の他端が前記第一電極の他方と、それぞれ電気的に接続されて、前記第四導電部が前記インダクタ部のオーバーパス構造部として機能し、
前記第二電極の一方が前記第二導電部を通して前記第五導電部と、前記第二電極の他方が前記第三導電部を通して前記第六導電部と、それぞれ電気的に接続されて、前記第五導電部および前記第六導電部の一部が半田バンプのパッド部として機能している、
ことを特徴とする半導体パッケージ。
【請求項２】
前記インダクタ配線と前記パッド部とが互いに、重なる位置に配置されていることを特徴とする請求項１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハレベルパッケージ（ＷＬＰ：Wafer Level Package ）技術を応用し、誘導素子としてオンチップインダクタ（「ＷＬＰインダクタ」とも略称する）を内蔵した半導体パッケージに関する。
【背景技術】
【０００２】
近年、情報通信市場の急速な発展により、無線通信機器等に搭載される高周波回路に対し、小型化、低コスト化が強く求められている。一方、Ｓｉ−ＣＭＯＳ技術の微細化によりトランジスタの高周波特性が向上した事により、高周波回路の分野において、トランジスタ等の能動素子と、インダクタ等の受動素子をＳｉ基板上に作り込み、ワンチップに集積した半導体パッケージの開発が進んでいる。しかし、半導体プロセスによりＳｉ基板上に形成されたインダクタは、配線厚の薄いＡｌ配線を用いるため抵抗が大きく、また、インダクタとＳｉ基板との距離が近いため、Ｓｉ基板に誘起される渦電流による基板損失が大きいため、高いＱ値（品質係数）を得ることができない。
【０００３】
そこで、Ｓｉ基板上のＩＣに集積可能な高性能なインダクタとして、ＷＬＰの再配線プロセスを用いてインダクタを形成する技術が提案されている（例えば特許文献１参照）。ＷＬＰの厚膜銅メッキ再配線プロセスと厚膜樹脂の絶縁層を利用することにより、配線抵抗の減少、及びインダクタとＳｉ基板との距離が大きくなることによる基板損失の減少を可能にし、半導体プロセスで形成する場合に比べ、高いＱ値を実現した高性能なインダクタが開発されている。
【０００４】
ＷＬＰの実装方法の一例として、半導体基板上に作製されたＩＣの入出力端子を、再配線プロセスによりグリッドアレイ状に配置されたバンプに接続し、バンプ面をフェイスダウンにしてフリップチップ接合する方法が用いられている。近年の高周波回路の小型化、高機能化にともない、バンプピッチの更なる微細化への要求も高まっている。
【０００５】
しかしながら、従来のインダクタを内蔵したＷＬＰでは、インダクタの配線とバンプを載置するためのパッド（以下、「バンプパッド」とも呼ぶ）が同一面内に形成されているため、インダクタとバンプパッドを互いに避けて配置しなければならず、バンプパッドの配置、あるいはインダクタ形状の自由な設計が制限されてしまう。また、狭ピッチに配したバンプが必要な半導体パッケージにおいては、再配線によるインダクタの形成が困難となる場合があった。
【特許文献１】特開２００３−３４７４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みてなされたものであり、パッド部（外部入出力端子として機能するバンプパッド）の配置に制限を受けることなく、ＷＬＰインダクタの形状や配置を自由に設計可能で、更なる小型化、高性能化に寄与する半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、本発明の請求項１に係る半導体パッケージは、第一導電層から構成される第一電極および第二電極を一方の面に備えたチップ状の半導体基板と、該第一導電層および該半導体基板の一方の面を覆うように配された第一絶縁層と、該第一絶縁層上に配され、第二導電層から構成されるスパイラル状のインダクタ配線、並びに該インダクタ配線より外周域に位置する第一導電部、第二導電部及び第三導電部と、前記第一絶縁層および該第二導電層を覆うように配された第二絶縁層と、該第二絶縁層上に配され、第三導電層から構成される第四導電部、第五導電部及び第六導電部と、を少なくとも備えた半導体パッケージであって、前記インダクタ配線の一端（内周端）が前記第四導電部および前記第一導電部を通して前記第一電極の一方と、前記インダクタ配線の他端（外周端）が前記第一電極の他方と、それぞれ電気的に接続されて、前記第四導電部が前記インダクタ部のオーバーパス構造部として機能し、前記第二電極の一方が前記第二導電部を通して前記第五導電部と、前記第二電極の他方が前記第三導電部を通して前記第六導電部と、それぞれ電気的に接続されて、前記第五導電部および前記第六導電部の一部が半田バンプのパッド部として機能している、ことを特徴とする。
本発明の請求項２に係る半導体パッケージは、請求項１において、前記インダクタ配線と前記パッド部とが互いに、重なる位置に配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体パッケージは、第二導電層で形成されたスパイラル状のインダクタ配線と、第三導電層で形成されたパッド部（外部入出力端子として機能するバンプパッド）とを、別層として形成したことにより、インダクタ配線の専有面積を大幅に小さくすることができる。これにより、パッド部（外部入出力端子として機能するバンプパッド）の存在がインダクタ部の形状や配置へ制限を及ぼすことがなくなるので、ＷＬＰインダクタをチップ面内において自由に設計することが可能となる。ゆえに、本発明は更なる小型化や高性能化を図ることが可能な半導体パッケージをもたらす。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る半導体パッケージの一実施形態を図面に基づいて説明する。
図１は、本発明の実施形態に係る半導体パッケージを説明する図面であり、図１（ａ）は図１（ｃ）Ａ−Ａ線の厚さ方向に沿う断面図、図１（ｂ）は図１（ｃ）Ｂ−Ｂ線の厚さ方向に沿う断面図、図１（ｃ）は半導体基板にインダクタ部を備えてなる半導体パッケージ（例えば、高周波ＩＣチップ）の上面図である。なお、図１は、トランジスタ等の能動素子（不図示：「ＩＣ回路」に相当）と、インダクタ等の受動素子（「インダクタ部」に相当）をＳｉ基板（「半導体基板」に相当）上に作り込み、ワンチップに集積した半導体パッケージの一例を表している。
【００１０】
本発明の実施形態に係る半導体パッケージ１は、第一導電層１２から構成される第一電極１２ａ、１２ｂおよび第二電極１２ｃ、１２ｄを一方の面に備えたチップ状の半導体基板１１と、該第一導電層１２および該半導体基板１１の一方の面を覆うように配された第一絶縁層１５と、該第一絶縁層１５上に配され、第二導電層１６から構成されるスパイラル状のインダクタ配線１６ｂ、並びに該インダクタ配線１６ｂより外周域に位置する第一導電部１６ａ、第二導電部１６ｃ及び第三導電部１６ｄと、前記第一絶縁層１５および該第二導電層１６を覆うように配された第二絶縁層１７と、該第二絶縁層１７上に配され、第三導電層１８から構成される第四導電部１８ａ、第五導電部１８ｃ及び第六導電部１８ｄと、を少なくとも備えている。
【００１１】
また、前記インダクタ配線１６ｂの一端（内周端）１６ｂ１が前記第四導電部１８ａおよび前記第一導電部１６ａを通して前記第一電極の一方１２ａと、前記インダクタ配線１６ｂの他端（外周端）１６ｂ２が前記第一電極の他方１２ｂと、それぞれ電気的に接続されて、前記第四導電部１８ａが前記インダクタ部αのオーバーパス構造部として機能する。
【００１２】
さらに、前記第二電極の一方１２ｃが前記第二導電部１６ｃを通して前記第五導電部１８ｃと、前記第二電極の他方１２ｄが前記第三導電部１６ｄを通して前記第六導電部１８ｄと、それぞれ電気的に接続されて、前記第五導電部１８ｃおよび前記第六導電部１８ｄの一部が半田バンプ２０ｃ、２０ｄ（２０）のパッド部１８ｃ’、１８ｄ’として機能している。
なお、本発明の実施形態に係る半導体パッケージ１は、必要に応じて、パッド部１８ｃ’、１８ｄ’のみ露呈するように、前記第三導電層１８を被覆する封止樹脂層１９を設けてもよい。ゆえに、図１（ａ），（ｂ）では、封止樹脂層１９を点線で表示した。
また、図１には、パッド部に半田バンプを設けた構成を示しているが、本発明は、パッド部に半田バンプが必ずしも形成されている必要はない。また、第二電極と電気的に接続していない（ダミーの）バンプを形成する構成としてもよい。
【００１３】
図１に示すように、本形態例の半導体パッケージにおける半導体基板１１としては、例えばＳｉウエハ等の半導体ウエハを用いる。
この半導体パッケージ１においては、半導体基板１１の一方の面に、第一導電層１２からなり、ＩＣ（図示略）と個別にかつ電気的に接続される２種類の電極（第一電極１２ａ、１２ｂ、第二電極１２ｃ、１２ｄ）が設けられる。第一電極１２ａ、１２ｂは、ＷＬＰインダクタの両端をＩＣと電気的に接続するための接続端子として機能し、例えばＡｌから成る電極パッドとされる。第二電極１２ｃ、１２ｄは、ＩＣチップの外周域に配されてＩＣの入出力端子として機能し、例えばＡｌから成る電極パッドとされる。
半導体基板１１は、その一方の面にあって、第一導電層１２の無い領域に、例えばＳｉＮやＳｉＯ２  などの絶縁膜から構成されるパッシベーション膜１３を備える。このパッシベーション膜１３は、例えばＬＰ−ＣＶＤ法等により形成され、その膜厚は例えば０．１〜０．５μｍである。
【００１４】
第二導電層１６は、前記第一絶縁層１５上に配され、その一部が誘導素子として機能するスパイラル状のインダクタ配線１６ｂをなす。
また、前記第一電極の一方１２ａは前記第一絶縁層１５に設けた第一開口部１５ａを通して前記第一導電部１６ａと、前記第一電極の他方１２ｂは前記第一絶縁層１５に設けた第二開口部１５ｂを通して前記インダクタ配線の他端（外周端）１６ｂ２と、それぞれ電気的に接続される。これに加えて、前記第四導電部の両端は各々、第五開口部１７ａおよび第六開口部１７ｂを通して前記第一導電部１６ａおよび前記インダクタ配線の一端（内周端）１６ｂ１と、それぞれ電気的に接続される。これにより、前記第四導電部１８ａが前記インダクタ部のオーバーパス構造部として機能する。
【００１５】
さらに、前記第二電極の一方１２ｃは前記第一絶縁層１５に設けた第三開口部１５ｃを通して前記第二導電部１６ｃと、該第二導電部１６ｃは前記第二絶縁層１７に設けた第七開口部１７ｃを通して前記第五導電部１８ｃと、それぞれ電気的に接続される。これに加えて、前記第二電極の他方１２ｄは前記第一絶縁層１５に設けた第四開口部１５ｄを通して前記第三導電部１６ｄと、該第三導電部１６ｄは前記第二絶縁層１７に設けた第八開口部１７ｄを通して前記第六導電部１８ｄと、それぞれ電気的に接続される。これにより、前記第五導電部の一部および前記第六導電部の一部が半田バンプのバンプパッドとして機能する。
【００１６】
そして、前述した第一電極の一方１２ａ、第一導電部１６ａ、オーバーパス構造部をなす第四導電部１８ａ、インダクタ配線１６ｂおよび第一電極の他方１２ｂ、からなる一連の回路がインダクタ部αを構成する。
【００１７】
第一絶縁層１５は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば１〜３０μｍである。
第一絶縁層１５の形成方法としては、例えば回転塗布法、印刷法、ラミネート法等が挙げられる。また第一開口部１５ａおよび第二開口部１５ｂは、例えばフォトリソグラフィ技術を利用したパターニング等により形成することができる。
【００１８】
第二導電層１６の材料としては、例えばＣｕ等が用いられ、その厚さは例えば１〜２０μｍである。これにより十分な導電性が得られる。第二導電層１６は、例えば電解銅メッキ等のメッキ法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
【００１９】
第二絶縁層１７は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば１〜１０μｍである。
第二絶縁層１７の形成方法としては、例えば回転塗布法、印刷法、ラミネート法等が挙げられる。また第五開口部１７ａおよび第六開口部１７ｂは、例えばフォトリソグラフィ技術を利用したパターニング等により形成することができる。
【００２０】
第三導電層１８の材料としては、例えばＣｕ等が用いられ、その厚さは例えば１〜２０μｍである。これにより十分な導電性が得られる。第三導電層１８は、例えば電解銅メッキ等のメッキ法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
【００２１】
なお、必要に応じて設けられる封止樹脂層１９は、前記第三導電層１８上に配され、第三導電層１８を保護するための保護層である。封止樹脂層１９は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば５〜１０μｍである。封止樹脂層１９の形成方法としては、例えば回転塗布法、印刷法、ラミネート法等が挙げられる。
【００２２】
このように、スパイラル状のインダクタ配線１６ｂを横断するようなオーバーパス構造部を用い、かつ、該オーバーパス構造部を前記パッド部１８ｃ’、１８ｄ’と同一面内に配置することにより、第二導電層１６からなるインダクタ配線１６ｂの占有面積を大幅に小さくすることができる。これにより、パッド部１８ｃ’、１８ｄ’の配置に制限を受けることなく、インダクタ配線１６ｂの形状や配置を自由に設計でき、かつ、パッド部１８ｃ’、１８ｄ’の配置自体の自由度も高くなる。これにより、狭ピッチに配したバンプが必要な半導体パッケージにおいてもＷＬＰの再配線プロセスを用いたインダクタ配線１６ｂの形成が可能となるため、更に高性能な高周波ＩＣの半導体パッケージが得られる。
【００２３】
さらに本発明の半導体パッケージ１において、第二導電層１６からなるインダクタ配線１６ｂと前記パッド部１８ｃ’、１８ｄ’とが、上面から見て互いに重なる位置に配置されていることが好ましい。これにより、半導体基板１１上の領域を最大限に活用することが可能となり、更なる小型化に寄与する半導体パッケージを得られる。
【産業上の利用可能性】
【００２４】
本発明は、例えば誘導素子としてオンチップインダクタを内蔵した半導体パッケージに利用することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る半導体パッケージの一例を示す模式図。
【符号の説明】
【００２６】
α  インダクタ部、１  半導体パッケージ、１１  半導体基板、１２  第一導電層、１２ａ、１２ｂ  第一電極、１２ｃ、１２ｄ  第二電極、１４  パッシベーション膜、１５  第一絶縁層、１５ａ  第一開口部、１５ｂ  第二開口部、１５ｃ  第三開口部、１５ｄ  第四開口部、１６  第二導電層、１６ａ  第一導電部、１６ｂ  インダクタ配線、１６ｃ  第二導電部、１６ｄ  第三導電部、１７  第二絶縁層、１７ａ  第五開口部、１７ｂ  第六開口部、１７ｃ  第七開口部、１７ｄ  第八開口部、１８  第三導電層、１８ａ  第四導電部（オーバーパス構造部）、１８ｃ  第五導電部、１８ｄ  第六導電部、１８ｃ’、１８ｄ’  パッド部、１９  封止樹脂層、  ２０（２０ｃ、２０ｄ）  半田バンプ。
【図１】
2010109075.tif 000003