(57)【要約】【課題】振動子の構造寸法の変化に起因する共振周波数の変動を抑制することのできる共振回路及びその製造方法を実現する。【解決手段】本発明の共振回路３０は、基板と、該基板上に形成された固定電極１２、及び、該固定電極の少なくとも一部に対向する可動部１３ａを備えた可動電極１３を有し、前記基板上に設けられた収容空間内に少なくとも前記可動部が配置されたＭＥＭＳレゾネータ１０と、該ＭＥＭＳレゾネータにバイアス電圧を印加する電圧印加手段と、を具備し、該電圧印加手段は、前記収容空間若しくは前記収容空間とは別の収容空間内に少なくとも一部が配置された第１の抵抗Ｒ１１と、該第１の抵抗に接続された第２の抵抗Ｒ１２とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの第１の端子１０ａと第２の端子１０ｂのうちの少なくとも一方の端子に出力する分圧回路２１を有する。【選択図】図５
2010232790.tif 000002
【特許請求の範囲】
【請求項１】
基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有し、前記基板上に設けられた収容空間内に少なくとも前記可動部が配置されたＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加する電圧印加手段と、を具備し、
該電圧印加手段は、前記収容空間若しくは前記収容空間とは別の収容空間内に少なくとも一部が配置された第１の抵抗と、該第１の抵抗に接続された第２の抵抗とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの第１の端子と第２の端子のうちの少なくとも一方の端子に出力する分圧回路を有することを特徴とする共振回路。
【請求項２】
前記電圧印加手段は、前記接続点電位を前記ＭＥＭＳレゾネータの前記第１の端子と前記第２の端子のうちの一方の端子に出力するとともに、前記ＭＥＭＳレゾネータの他方の端子に他の電位を出力することを特徴とする請求項１に記載の共振回路。
【請求項３】
前記分圧回路では、前記第１の抵抗と前記第２の抵抗とが高電位と低電位の間に直列に接続され、前記接続点電位が前記他の電位より高い場合には前記第１の抵抗側に前記高電位が接続されるとともに前記第２の抵抗側に前記低電位が接続され、前記接続点電位が前記他の電位より低い場合には前記第１の抵抗側に前記低電位が接続されるとともに前記第２の抵抗側に前記高電位が接続されることを特徴とする請求項２に記載の共振回路。
【請求項４】
ＭＥＭＳレゾネータの前記第１の端子と入力端子の間に接続された入力側結合容量と、前記第２の端子と出力端子の間に接続された出力側結合容量と、をさらに具備することを特徴とする請求項１乃至３のいずれか一項に記載の共振回路。
【請求項５】
基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有し、前記基板上に設けられた収容空間内に少なくとも前記可動部が配置されたＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータの第１の端子に第１の電位を供給する第１の回路と、第２の端子に第２の電位を供給する第２の回路とを有し、前記ＭＥＭＳレゾネータに前記第１の電位と前記第２の電位の差に相当するバイアス電圧を印加する電圧印加手段と、を具備し、
前記第１の回路と前記第２の回路のうち少なくとも一方は、前記収容空間若しくは前記収容空間とは別の収容空間内に少なくとも一部が配置された第１の抵抗と、該第１の抵抗に接続された第２の抵抗とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの第１の端子と第２の端子のうちの少なくとも一方の端子に出力する分圧回路であることを特徴とする共振回路。
【請求項６】
前記可動部及び前記第１の抵抗は同一の材料で形成された導体層で構成されることを特徴とする請求項１乃至５のいずれか一項に記載の共振回路。
【請求項７】
前記可動部と前記第１の抵抗は共通の収容空間に収容されていることを特徴とする請求項１乃至６のいずれか一項に記載の共振回路。
【請求項８】
固定電極及び該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、第１の抵抗と第２の抵抗とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力する分圧回路を有し、前記ＭＥＭＳレゾネータにバイアス電圧を印加する電圧印加手段と、を具備する共振回路の製造方法において、
前記可動部及び前記第１の抵抗の周囲及び上方に絶縁膜を形成する工程と、
前記可動部と前記第１の抵抗の周囲及び上方の前記絶縁膜をそれぞれ除去して、前記可動部と前記第１の抵抗の少なくとも一部とを共に若しくは別々に収容する一又は二の収容空間を形成する工程と、
を具備することを特徴とする共振回路の製造方法。
【請求項９】
前記可動部及び前記第１の抵抗は同一の材料で同一の方法で形成された導体層で構成されることを特徴とする請求項８に記載の共振回路の製造方法。
【請求項１０】
前記収容空間を形成する工程は、前記可動電極と前記第１の抵抗が共に収容される共通の収容空間を形成する工程であることを特徴とする請求項９又は１０に記載の共振回路の製造方法。
【請求項１１】
請求項１乃至７のいずれか一項に記載の共振回路と、該共振回路に接続される信号回路部とが同一基板上に形成されてなることを特徴とする電子装置。
【請求項１２】
前記信号回路部が負性抵抗を有する増幅回路を含み、発振回路を構成することを特徴とする請求項１１に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は共振回路及びその製造方法並びに電子装置に係り、特に、ＭＥＭＳレゾネータを用いた共振回路の構成及び製法に関する。
【背景技術】
【０００２】
最近の電子デバイス市場においては、ＭＥＭＳ(Micro Electro-Mechanical System)技術を用いた製品が加速的に浸透しつつある。ＭＥＭＳ技術を用いた製品とは、半導体製造技術を用いて基板上に形成された微小な構造体（ＭＥＭＳ構造体）を有する電気機械装置（ＭＥＭＳ装置）を言う。ＭＥＭＳ技術を用いたデバイスの具体的な事例としては、加速度センサ、角速度センサ、慣性センサ、圧力センサ等の各種のマイクロセンサ等が挙げられるが、その市場は近年急速に拡大しつつある。このように、ＭＥＭＳ技術は新たなデバイスの創出の可能性を多分に秘めており、今後は微小メカニカルリレー（スイッチ）や可変容量素子等の微小構造体の特徴を生かしたデバイスやそれらの組み合わせが順次実用化されていく見込みである。
【０００３】
ＭＥＭＳ技術を用いた新しい応用例としてＭＥＭＳレゾネータを備えた共振回路が挙げられる。この種のＭＥＭＳレゾネータを備えた共振回路の動作原理としては、静電駆動・検出方式、圧電駆動・検出方式が代表的なものであるが、特に前者はＣＭＯＳプロセスのような半導体プロセスとの整合性がよく、小型化や低コスト化に有利な手法といえる。この静電駆動・検出方式は、可動電極と固定電極を有するＭＥＭＳレゾネータを形成し、静電力に起因する可動電極の振動を可動電極と固定電極の間の静電容量の変化によって検出するものである。共振回路の一般的な透過特性及び位相特性の例は図３（ａ）及び（ｂ）に示されている。この種の共振回路を開示する文献としては、以下の特許文献１乃至３がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６２４９０７３号明細書
【特許文献２】米国特許第６４２４０７４号明細書
【特許文献３】特開２００４−５８２２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、前述の共振回路においては、ＭＥＭＳレゾネータの構造寸法がばらつくことで共振周波数が変動する。したがって、共振周波数の精度を確保するには、製造時における構造寸法のばらつきの低減が必要であり、当該ばらつきが低減できなければ製造後のトリミング工程等を設けることで周波数を補正する必要が生ずるなど、製造工程が複雑化し、製造コストが上昇する。
【０００６】
一方、ＭＥＭＳレゾネータは、基板上において少なくとも一部を可動に構成される場合が多く、そのために一般的には基板上に設けた収容空間内に配置される。この収容空間は、基板上に絶縁膜や配線層などを形成した後に表面側からエッチングを行うことにより形成されるので、ＭＥＭＳレゾネータはエッチングに晒されることになる。通常、ＭＥＭＳレゾネータは上記エッチングに耐えうる素材で構成されるものの、上記収容空間を形成する際には大量の絶縁膜等を除去しなければならないので、絶縁膜等の除去性能が高い方法で或る程度の時間にわたりエッチングを行う必要がある。したがって、上記エッチングに耐えうる素材で構成されているとはいえ、ＭＥＭＳレゾネータの構造についても或る程度のエッチングがなされることを覚悟する必要がある。このエッチングによるＭＥＭＳレゾネータの構造寸法の減少は、上記共振周波数を変化させる。
【０００７】
そこで、本発明は上記問題点を解決するものであり、振動子の構造寸法の変化に起因する共振周波数の変動を抑制することのできる共振回路及びその製造方法を実現することにある。
【課題を解決するための手段】
【０００８】
斯かる実情に鑑み、本発明の共振回路は、基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有し、前記基板上に設けられた収容空間内に少なくとも前記可動部が配置されたＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加する電圧印加手段と、を具備し、該電圧印加手段は、前記収容空間若しくは前記収容空間とは別の収容空間内に少なくとも一部が配置された第１の抵抗と、該第１の抵抗に接続された第２の抵抗とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの第１の端子と第２の端子のうちの少なくとも一方の端子に出力する分圧回路を有することを特徴とする。
【０００９】
本発明によれば、収容空間内に少なくとも可動部が配置されたＭＥＭＳレゾネータにバイアス電圧を印加する電圧印加手段が、前記収容空間若しくは前記収容空間とは別の収容空間内に少なくとも一部が配置された第１の抵抗を備えた分圧回路を有することにより、製造段階において、ＭＥＭＳレゾネータと第１の抵抗が収容空間又は別の収容空間を形成する際に生ずるエッチングに共に晒されることとなる。したがって、上記エッチングによるＭＥＭＳレゾネータの可動部の構造寸法の変化に起因する共振周波数の変動の少なくとも一部を、上記エッチングによる第１の抵抗の構造寸法の変化による接続点電位の変化に起因するバイアス電圧の変動によって補償することが可能になる。したがって、共振周波数の変動が自律的に抑制されるため、共振周波数精度の向上及び安定化を図ることができ、共振周波数の精度が許容範囲内となればトリミング工程などを省略することも可能になる。
【００１０】
ここで、ＭＥＭＳレゾネータの可動部がエッチングされる場合、可動部の構造寸法の減少によって共振周波数が増減する。共振周波数は、可動部の構造寸法のうち主として厚みと長さによって影響を受ける。一般的には上記エッチングにより可動部の厚みが減少するのでばね定数が低下し、これによってその固有振動周波数が低下する。また、可動部が片持ち梁状に支持される構造の場合には厚みと長さが共に減少するが、通常は厚みが長さより小さく、厚みによるばね定数の低下による影響が大きいので、上記と同様に共振周波数は低下する。ただし、可動部の形状によっては厚みの減少より長さの減少による影響が大きくなり、上記とは逆に共振周波数が上昇する場合も考えられる。
【００１１】
上記エッチングによる可動部の構造寸法の変化に起因して共振周波数が低下する場合には、第１の抵抗がエッチングされることによる抵抗値の増大により分圧回路の上記接続点電位が変化してバイアス電圧が低下するように構成すれば、上記共振周波数の低下を補償することができる。一方、上記エッチングによる可動部の構造寸法の変化に起因して共振周波数が上昇する場合には、第１の抵抗がエッチングされることによる抵抗値の増大により分圧回路の上記接続点電位が変化してバイアス電圧が上昇するように構成すれば、上記共振周波数の上昇を補償することができる。
【００１２】
本発明の一の態様においては、前記電圧印加手段は、前記接続点電位を前記ＭＥＭＳレゾネータの前記第１の端子と前記第２の端子のうちの一方の端子に出力するとともに、前記ＭＥＭＳレゾネータの他方の端子に他の電位を出力する。これによれば、電圧印加手段が接続点電位をＭＥＭＳレゾネータの一方の端子に出力するとともに他方の端子には他の電位を出力することで、ＭＥＭＳレゾネータの両端子の電位が共に電圧印加手段によって与えられるので、任意のバイアス電圧を確実にＭＥＭＳレゾネータに印加する事が可能となる。
【００１３】
この場合において、前記分圧回路では、前記第１の抵抗と前記第２の抵抗とが高電位と低電位の間に直列に接続され、前記接続点電位が前記他の電位より高い場合には前記第１の抵抗側に前記高電位が接続されるとともに前記第２の抵抗側に前記低電位が接続され、前記接続点電位が前記他の電位より低い場合には前記第１の抵抗側に前記低電位が接続されるとともに前記第２の抵抗側に前記高電位が接続される。これによれば、前記接続点電位が前記他の電位より高い場合には分圧回路において第１の抵抗側に第２の抵抗側よりも高い電位が供給されることにより、上記エッチングによりＭＥＭＳレゾネータの可動部の固有振動周波数が低下する場合に、上記エッチングにより第１の抵抗の抵抗値が増大すると接続点電位が低下するので、バイアス電圧が低下して共振周波数の変動が補償されることとなる。一方、前記接続点電位が前記他の電位より低い場合には分圧回路において第１の抵抗側に第２の抵抗側よりも低い電位が供給されることにより、上記エッチングによりＭＥＭＳレゾネータの可動部の固有振動周波数が低下する場合に、上記エッチングにより第１の抵抗の抵抗値が増大すると接続点電位が上昇するので、やはりバイアス電圧が低下して共振周波数の変動が補償されることとなる。
【００１４】
なお、上記エッチングによりＭＥＭＳレゾネータの可動部の固有振動周波数が上昇する場合には、前記接続点電位が前記他の電位より高いときには前記第１の抵抗側に前記低電位が接続されるとともに前記第２の抵抗側に前記高電位が接続され、前記接続点電位が前記他の電位より低いときには前記第１の抵抗側に前記高電位が接続されるとともに前記第２の抵抗側に前記低電位が接続されればよい。この場合には、上記エッチングにより第１の抵抗の抵抗値が増大すると接続点電位が上昇又は低下するので、いずれの場合もバイアス電圧が上昇して共振周波数の変動が補償されることとなる。
【００１５】
本発明の他の態様においては、ＭＥＭＳレゾネータの前記第１の端子と入力端子の間に接続された入力側結合容量と、前記第２の端子と出力端子の間に接続された出力側結合容量と、をさらに具備する。これによれば、ＭＥＭＳレゾネータの第１の端子と共振回路の入力端子の間に入力側結合容量が接続されるとともに、ＭＥＭＳレゾネータの第２の端子と共振回路の出力端子の間に出力側結合容量が接続されることで、ＭＥＭＳレゾネータと外部回路との間が直流的に分離されるため、外部回路の電位によらず、ＭＥＭＳレゾネータに所望のバイアス電圧を印加することができ、その結果、共振周波数の変動の抑制効果も高めることができる。
【００１６】
また、本発明の別の共振回路は、基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有し、前記基板上に設けられた収容空間内に少なくとも前記可動部が配置されたＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータの第１の端子に第１の電位を供給する第１の回路と、第２の端子に第２の電位を供給する第２の回路とを有し、前記ＭＥＭＳレゾネータに前記第１の電位と前記第２の電位の差に相当するバイアス電圧を印加する電圧印加手段と、を具備し、前記第１の回路と前記第２の回路のうち少なくとも一方は、前記収容空間若しくは前記収容空間とは別の収容空間内に少なくとも一部が配置された第１の抵抗と、該第１の抵抗に接続された第２の抵抗とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの第１の端子と第２の端子のうちの少なくとも一方の端子に出力する分圧回路であることを特徴とする。
【００１７】
また、本発明の異なる態様においては、上記各発明において、前記可動部及び前記第１の抵抗が同一の材料で形成された導体層で構成される。これによれば、同じエッチング工程で同一の材料で形成された可動部と第１の抵抗とをエッチングすることにより、可動部と第１の抵抗のエッチング量が同様の値となるので、予め共振周波数の補償効果を予想しやすくなり、また、当該予想に応じて第１の抵抗の形状や抵抗値を最適化することも可能になる。ここで、可動部と第１の抵抗はポリシリコン層で構成されることが好ましい。
【００１８】
さらに、本発明のさらに異なる態様においては、上記各発明において、前記可動部と前記第１の抵抗が共通の前記収容空間に収容されていることが好ましい。これによれば、可動部と第１の抵抗とが共通の収容空間に収容されていることにより、収容空間を形成する際に可動部と第１の抵抗に与えられる条件をさらに同等のものとすることができるため、共振周波数の補償効果をさらに高めることができる。この場合も、可動電極と第１の抵抗はポリシリコン層で構成されることが望ましい。
【００１９】
次に、本発明の共振回路の製造方法は、固定電極及び該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、第１の抵抗と第２の抵抗とを備え、前記第１の抵抗と前記第２の抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力する分圧回路を有し、前記ＭＥＭＳレゾネータにバイアス電圧を印加する電圧印加手段と、を具備する共振回路の製造方法において、前記可動部及び前記第１の抵抗の周囲及び上方に絶縁膜を形成する工程と、前記可動部と前記第１の抵抗の周囲及び上方の前記絶縁膜をそれぞれ除去して、前記可動部と前記第１の抵抗の少なくとも一部とを共に若しくは別々に収容する一又は二の収容空間を形成する工程と、を具備することを特徴とする。
【００２０】
本発明の一の態様においては、前記可動部及び前記第１の抵抗は同一の材料で同一の方法で形成された導体層で構成される。ここで、可動電極と第１の抵抗はポリシリコン層で構成されることが好ましい。
【００２１】
本発明の他の態様においては、前記収容空間を形成する工程は前記可動部と前記第１の抵抗が共に収容される共通の収容空間を形成する工程であることが好ましい。この場合も、可動電極と第１の抵抗はポリシリコン層で構成されることが望ましい。
【００２２】
次に、本発明の電子装置は、上記のいずれかに記載の共振回路と、該共振回路に接続される信号回路部とが同一基板上に形成されてなることを特徴とする。これによれば、ＭＥＭＳレゾネータ及び電圧印加手段を含む共振回路と信号回路部とを同一基板上に一体に構成できるため、コンパクトに構成できるとともに、特に、ＭＥＭＳレゾネータ及び信号回路部といった複数の構成要素を並行して形成することにより同一工程で複数の構成要素を形成することが可能になるので、製造効率の向上や製造コストの低減を図ることができる。ここで、上記電子装置は、典型的には単一の半導体基板上に上記構成が一体に設けられた半導体装置（半導体チップ）として構成される。
【００２３】
なお、このような電子装置の例としては、上記信号回路部として負性抵抗を有する増幅回路を用いて発振回路を構成する場合が挙げられる。また、上記基板としては、シリコン基板等の半導体基板、ガラス基板、セラミックス基板などが挙げられるが、振動子としてＭＥＭＳレゾネータを構成する場合には、シリコン基板等の半導体基板を用いた半導体装置を構成することが好ましい。
【発明の効果】
【００２４】
本発明によれば、可動部の構造寸法の変化に起因する振動子の共振周波数の変動を抑制し、共振回路の周波数特性の精度の向上を図ることができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る共振回路の振動子の構成例を示す概略斜視図。
【図２】同振動子の縦断面図（ａ）及び（ｂ）。
【図３】振動子の通過特性及び位相変位の周波数依存性を示すグラフ（ａ）及び（ｂ）。
【図４】振動子の通過特性のバイアス電圧依存性を示すグラフ。
【図５】共振回路の第１実施形態の構成を示す回路図。
【図６】共振回路の第２実施形態の構成を示す回路図。
【図７】共振回路の振動子と第１の抵抗要素の構造寸法の関係を模式的に示す構成図。
【図８】共振回路の構成要素のより具体的な配置例を示す概略平面図。
【図９】共振回路の構成要素のより具体的な他の配置例を示す概略平面図。
【図１０】共振回路を含む電子装置の構成例を示す回路図。
【図１１】第２の抵抗要素の構成例を示す部分平面図（ａ）及び部分断面図（ｂ）。
【図１２】第２の抵抗要素の他の構成例を示す回路図（ａ）乃至（ｃ）。
【図１３】共振回路の製造方法を示す概略工程断面図（ａ）乃至（ｈ）。
【図１４】共振回路の製造方法の他の例を示す概略工程断面図（ａ）乃至（ｈ）。
【発明を実施するための形態】
【００２６】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１は本実施形態の共振回路に用いることのできるＭＥＭＳレゾネータ１０の構成例を示す概略斜視図、図２は図１のＡ−Ａ線及びＢ−Ｂ線に沿った断面を示す同振動子１０の断面図（ａ）及び（ｂ）である。
【００２７】
ＭＥＭＳレゾネータ１０は、シリコン単結晶等の半導体よりなる基板１上に構成される。基板１上には酸化シリコン（ＳｉＯ２）等の絶縁膜２が形成され、さらに絶縁膜２上には窒化シリコン等の振動子１０の下地層１１が形成される。下地層１１上には、ドーピングにより導電性が付与された多結晶シリコン等よりなる固定電極１２と、同様の材質よりなる可動電極１３とが形成される。ここで、振動子１０の振動子電極を構成する固定電極１２の一部と可動電極１３の可動部１３ａは基板１上において適宜の間隔（数ｕｍ以下）で相互に上下方向に対向配置される。そして、可動部１３ａは固定電極１２との間に生ずる静電引力に応じて上下に撓み、固定電極１２との間の対向間隔を変化させる方向に可動に構成される。
【００２８】
なお、図示のＭＥＭＳレゾネータ１０は可動電極１３が片持ち梁状に構成されることにより可動部１３ａとされた片持ち梁構造を有するが、これは本発明の振動子の一例に過ぎず、本発明においては、ＭＥＭＳレゾネータの可動部が両持ち梁状に構成されたもの、円盤状に構成されたものなど、種々の形状、構造を採用したものを用いることが可能である。
【００２９】
図３は本発明に係る共振回路の上記ＭＥＭＳレゾネータ１０の電気的特性を示す概略特性図である。ここで、図３（ａ）はＭＥＭＳレゾネータ１０に交流信号を入力したときの通過特性を示すグラフ、図３（ｂ）は位相変位を示すグラフである。このように、ＭＥＭＳレゾネータ１０は適宜の共振周波数を有する共振特性を備えているが、この共振周波数ｆｎは、以下の式（１）で示される。
ｆｎ＝（１／２π）・（ｋｍ／ｍｅｆｆ）１／２・・・（１）
ここで、ｋｍはＭＥＭＳレゾネータ１０の構造から決定されるばね定数、ｍｅｆｆは同構造の有効質量である。
【００３０】
一方、ＭＥＭＳレゾネータ１０の固定電極１２と可動電極１３の間に適宜のバイアス電圧（直流バイアス）を印加すると両電極の間に静電引力が発生し、上記ばね定数ｋｍを減少させる様に作用する。このため、上記式（１）により共振周波数ｆｎが低下する。そして、一般に、バイアス電圧が増加するほど共振周波数ｆｎは減少することになる。
【００３１】
図４は、ＭＥＭＳレゾネータ１０に印加したバイアス電圧Ｖｂを変化させたときの交流信号の共振特性を示すグラフである。このように、バイアス電圧Ｖｂが増加するほど共振周波数ｆｎは低下する。
【００３２】
図５は、第１実施形態に用いられるＭＥＭＳレゾネータ１０を含む共振回路３０の構成を示す回路図である。この例では、共振回路３０の入力端子３０ａと出力端子３０ｂがＭＥＭＳレゾネータ１０の第１の端子１０ａと第２の端子１０ｂ（いずれか一方が上記固定電極１２に接続された側の端子で、いずれか他方が上記可動電極１３に接続された側の端子）に接続されるとともに、ＭＥＭＳレゾネータ１０の第１の端子（入力側の端子）１０ａと入力端子３０ａとの間、並びに、第２の端子（出力側の端子）１０ｂと出力端子３０ｂとの間には電圧印加手段であるバイアス回路２０が接続されている。また、入力端子３０ａと第１の端子１０ａとの間には入力側結合容量Ｃａが接続され、出力端子３０ｂと第２の端子１０ｂとの間には出力側結合容量Ｃｂが接続される。
【００３３】
バイアス回路２０は、ＭＥＭＳレゾネータ１０の両端子１０ａと１０ｂに直流バイアス電圧を印加するための構成部分である。バイアス回路２０は、第１の抵抗Ｒ１１と、第２の抵抗Ｒ１２とが直列に接続されてなり、両抵抗の直列回路の両端に電圧が印加される分圧回路２１を有する。図示例の場合、分圧回路２１では、第１の抵抗Ｒ１１側に高電位である直流電源電位Ｖｄｃが供給され、第２の抵抗Ｒ１２側が低電位である接地電位に接続されている。そして、第１の抵抗Ｒ１１と第２の抵抗Ｒ１２の接続点電位ＶｐがＭＥＭＳレゾネータ１０の出力側の第２の端子１０ｂに与えられる。この接続点電位Ｖｐは、分圧回路２１の両端の電位差圧Ｖｄｃと分圧比Ｄｖ＝Ｒ１２／（Ｒ１１＋Ｒ１２）に応じた第２の電位Ｖｐ＝Ｄｖ・Ｖｄｃとなる。
【００３４】
一方、バイアス回路２０には、ＭＥＭＳレゾネータ１０の入力側の第１の端子１０ａに接続された電位供給部２２が設けられ、この電位供給部２２は抵抗Ｒ１３を介して定電位（図示例では接地電位）に接続され、ＭＥＭＳレゾネータ１０の入力側端子１０ａに第１の電位Ｖｑを与える。ここで、本実施形態では第２の電位である接続点電位Ｖｐは常に第１の電位Ｖｑより高くなるように構成される。このようにして、ＭＥＭＳレゾネータ１０には、上記バイアス回路２０の分圧回路２１が供給する第２の電位Ｖｐと、電位供給部２２が供給する第１の電位Ｖｑとの差に相当するバイアス電圧Ｖｂ＝Ｖｐ−Ｖｑが印加される。なお、この共振回路３０は入力端子３０ａと出力端子３０ｂが外部回路に接続されて用いられるが、外部回路とＭＥＭＳレゾネータ１０は入力側結合容量Ｃａ及び出力側結合容量Ｃｂにより直流的に分離されるので、ＭＥＭＳレゾネータ１０にはバイアス回路２０による上記バイアス電圧Ｖｂのみが直流バイアスとして印加される。
【００３５】
なお、この第１実施形態では、ＭＥＭＳレゾネータ１０の出力側の第２の端子１０ｂに分圧回路２１による第２の電位Ｖｐが供給され、入力側の第１の端子１０ａに他の第１の電位Ｖｑが電位供給部２２により供給されるが、これとは逆に、入力側の第１の端子１０ａに分圧回路２１による電位Ｖｐが第１の電位として供給され、出力側の第２の端子１０ｂに他の電位Ｖｑが第２の電位として供給されるように構成してもよい。また、バイアス回路２０がＭＥＭＳレゾネータ１０のいずれか一方の端子に電位Ｖｐを供給する分圧回路２１のみで構成されていてもよい。さらに、上記例では電位Ｖｑが分圧回路２１により供給される電位Ｖｐより低い場合について説明したが、例えば、電位Ｖｑを高電位に抵抗Ｒ１３を介して接続する構成とすることで、分圧回路２１により供給される電位Ｖｐより高い構成としてもよい。
【００３６】
図６は、第２実施形態の共振回路３０′の構成を示す回路図である。この例では、ＭＥＭＳレゾネータ１０の両端に共に分圧回路による電位Ｖｐ、Ｖｑを供給するバイアス回路２０′が設けられる点で第１実施形態と異なるが、他の構成は全て同一であるので、説明を省略する。
【００３７】
ここで、ＭＥＭＳレゾネータ１０の出力側の第２の端子１０ｂには第１実施形態と同様の第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２を備えた分圧回路２１が接続される。ここで、この分圧回路２１では、第１の抵抗Ｒ１１側が高電位のＶｄｃ１に接続され、第２の抵抗Ｒ１２側が低電位の接地電位に接続される。
【００３８】
また、ＭＥＭＳレゾネータ１０の入力側の第１の端子１０ａには第２の抵抗Ｒ１４及び第１の抵抗Ｒ１５を備えた分圧回路２２′が接続される。この分圧回路２２′は、第２の抵抗Ｒ１４側が高電位のＶｄｃ２に接続され、第１の抵抗Ｒ１５側が低電位の接地電位に接続される。
【００３９】
この場合には、ＭＥＭＳレゾネータ１０の入力側の第１の端子１０ａに第２の抵抗Ｒ１４及び第１の抵抗Ｒ１５を備えた分圧回路２２′の接続点電位Ｖｑが第１の電位として供給され、出力側の第２の端子１０ｂに第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２を備えた分圧回路２１の接続点電位Ｖｐが第２の電位として供給されるので、ＭＥＭＳレゾネータ１０のバイアス電圧は上記と同様にＶｂ＝Ｖｐ−Ｖｑとなる。なお、この実施形態でも接続点電位Ｖｐは常に接続点電位Ｖｑより高い電位とされる。
【００４０】
上記の各実施形態において、第１の抵抗Ｒ１１は、上記ＭＥＭＳレゾネータ１０の可動部１３ａと同様に後述するように同一若しくは別の収容空間内に配置される。したがって、第１の抵抗Ｒ１１と可動部１３ａとは共に収容空間を形成するための後述するエッチングに晒されることになる。なお、第１の抵抗Ｒ１１は、上記ＭＥＭＳレゾネータ１０の可動部１３ａと同一の層で構成されることが好ましい。例えば、可動部１３ａと第１の抵抗Ｒ１１は、共通の導電層を成膜し、この導電層を一括してパターニングすることによって同時に構成されることが好ましい。
【００４１】
図７は、ＭＥＭＳレゾネータ１０と第１の抵抗Ｒ１１の構成を模式的に（すなわち、実際の配置とは無関係に隣接配置した状態で）示す図である。ＭＥＭＳレゾネータ１０は上述のように固定電極１２と可動電極１３を有するが、可動電極１３は、固定電極１２の固定電極１２と対向する可動部１３ａを有し、この可動部１３ａの厚みｔｏと、可動部１３ａの張り出し方向（図示左右方向）の長さ（梁長さ）Ｌｏ（固定電極１２と重なる範囲において張り出し方向に延在する長さ）とによってＭＥＭＳレゾネータ１０の共振周波数ｆｎが以下の式（１′）のように算出できることが知られている。
ｆｎ＝（１／２π）・（３５Ｅ／３３ρ）１／２・ｔｏ／Ｌｏ２・・・（１′）
ここで、Ｅは可動部１３ａを構成する素材のヤング率、ρは同素材の密度である。したがって、上記式（１′）により、可動部１３ａの厚みｔｏが増加すると共振周波数ｆｎが増加し、可動部１３ａが薄くなると共振周波数ｆｎが低下すること、すなわち、厚みｔｏと共振周波数ｆｎとが正の相関を有することがわかる。一方、長さＬｏが増加すると共振周波数ｆｎは低下し、長さＬｏが減少すると共振周波数ｆｎは増加すること、すなわち、長さＬｏと共振周波数ｆｎとが負の相関を有することがわかる。
【００４２】
本実施形態の場合、可動部１３ａが上記エッチングに晒されることにより構造寸法が変化する。一般には上記厚みｔｏがΔｔｏだけ薄くなる。したがって、この厚みｔｏの変化により共振周波数ｆｎは低下する。また、図示例のように片持ち梁状の可動部１３ａの場合、厚みｔｏがΔｔｏだけ薄くなるだけでなく、長さＬｏもΔＬｏだけ短くなる。この場合には、共振周波数ｆｎは、厚みｔｏの低下と長さＬｏの低下のどちらの影響が大きいかによって増減する。厚みｔｏの低下による影響が大きい場合には共振周波数ｆｎは低下し、長さＬｏの低下による影響が大きい場合には共振周波数は増大する。前者の場合は一般に長さＬｏが厚みｔｏに対して相対的にある程度大きいときに生じ、後者の場合はそうでないときに生ずる。
【００４３】
一方、第１の抵抗Ｒ１１の抵抗値は、平面方向の両端部近傍（図示左右の端部近傍）を接続点として用いる場合を考えると、両端部間の長さＬｒ、当該長さ方向と直交する図示しない幅Ｗｒ、厚みをｔｒとすると、以下の式（２）によって与えられる。
Ｒ１１＝ρｒ・Ｌｒ／（Ｗｒ・ｔｒ）・・・（２）
ここで、ρｒは素材の抵抗率である。したがって、この式（２）により、第１の抵抗Ｒ１１の抵抗層の厚みｔｒが増加すると抵抗値は減少し、厚みｔｒが減少すると抵抗値は増加すること、すなわち、厚みｔｒと第１の抵抗Ｒ１１の抵抗値とが負の相関を有することがわかる。本実施形態の場合、第１の抵抗Ｒ１１が上記エッチングに晒されることにより構造寸法が変化する。一般には上記厚みｔｒがΔｔｒだけ薄くなる。したがって、この厚みｔｒの変化により抵抗値は増大する。
【００４４】
そして、上記のバイアス回路部２０、２０′はいずれも第１の抵抗Ｒ１１の層の厚みｔｒが所定量だけ減少すると、Ｒ１１の抵抗値が増大するために供給電位Ｖｐが低下する。具体的には、第１の抵抗Ｒ１１が増加すると、第２の抵抗Ｒ１２が同様に低下しない限り、分圧比Ｄｖが減少するために接続点電位Ｖｐが低電位側に移動する。このように、本実施形態では、第１の抵抗Ｒ１１の層の厚みｔｒとバイアス電圧Ｖｂ＝Ｖｐ―Ｖｑが正の相関を有するため、上記式（１′）と図４に示す特性により、可動部１３ａの厚みｔｏの低下に起因して共振周波数ｆｎが低下しようとすると、第１の抵抗Ｒ１１の厚みｔｒの低下に起因する抵抗値の増加がバイアス電圧の低下を招いてこれを抑制し、全体として可動部１３ａの厚みｔｏの低下による共振周波数の変動が低減される。
【００４５】
なお、上記事項は第１実施形態と第２実施形態のいずれの実施形態でも共通である。ただし、第２実施形態においては、第１の抵抗Ｒ１５を第１の抵抗Ｒ１１と同様に収容空間内に配置する構成とすることで、その厚みが減少すると第１の抵抗Ｒ１５の抵抗値が増加して分圧回路２２′の接続点電位Ｖｑが上昇するので、上記と同様にバイアス電圧Ｖｂ＝Ｖｐ−Ｖｑ（Ｖｐ＞Ｖｑ）を低下させる方向に作用する。したがって、この分圧回路２２′も可動部１３ａの厚みｔｏの低下に起因する共振周波数ｆｎの低下を抑制する働きを示す。
【００４６】
したがって、第２実施形態では、抵抗Ｒ１５を抵抗Ｒ１１と同様に第１の抵抗とすることで第２の電位Ｖｐと第１の電位Ｖｑが共に変化する結果、厚みｔｒの変化によるバイアス電圧Ｖｐの減少率を高めることを可能にしている。もっとも、図示例において、抵抗Ｒ１１のみ第１の抵抗としてもよく、或いは、抵抗Ｒ１５のみを第１の抵抗としてもよい。抵抗Ｒ１１が第１の抵抗で、抵抗Ｒ１５が第１の抵抗でなければ、第１実施形態と同等に第１の電位Ｖｑは他の定電位に接続されることで与えられる構成となる。
【００４７】
なお、上記各実施形態では、分圧回路２１に含まれる第１の抵抗Ｒ１１を層の両端部に端子を有する抵抗層で構成したが、たとえば、層の表裏両面に電極を接続してなる抵抗層で構成してもよい。この場合でも、表裏両面の電極に覆われていない周縁部若しくは端面がエッチングされることにより、抵抗の断面積が低下するので、上記の抵抗層と同様に抵抗値は増大する。
【００４８】
なお、以上の説明は、電位Ｖｐが電位Ｖｑより高いことを前提にして行ったが、上記とは逆に、電位Ｖｐが電位Ｖｑより低い場合も考えられる。例えば、図５に示す構成では、上述のように電位Ｖｑを高電位に抵抗Ｒ１３を介して接続する構成とすることで、分圧回路２１により供給される電位Ｖｐより高い構成とすることができる。このように電位Ｖｐが電位Ｖｑよりも低い場合には、電位Ｖｐを出力する分圧回路内の電位の高低及び増減とバイアス電圧の増減に関する記述は電位の高低及び電位の上昇と低下をそれぞれ逆に言い換えることで妥当する。
【００４９】
また、上記と同様に、本実施形態の第２の電位Ｖｐが第１の電位Ｖｑより高い電位である関係を、第２の電位Ｖｐが第１の電位Ｖｑよりも低い電位であるように変更した場合には、分割回路２１の第１の抵抗Ｒ１１と第２の抵抗Ｒ１２の接続位置を置換すればよく、また、第２実施形態では分圧回路２２′の第２の抵抗Ｒ１４と第１の抵抗Ｒ１５の接続位置を置換すればよい。
【００５０】
さらに、上記の説明は、収容空間の形成時のエッチングによって可動部１３ａの厚みが減少することによりＭＥＭＳレゾネータ１０の固有振動周波数が低下するケースについて説明している。しかしながら、前述のように、上記エッチングによって可動部１３ａの長さが減少することにより固有振動周波数が増大するケースも考えられる。このようなケースは、例えば、可動部１３ａの厚みｔｏが１μｍより厚く、長さＬｏがかなり短い場合に生じうる。この場合には、上述とは逆に、第１の抵抗Ｒ１１の抵抗値の増大によりバイアス電圧（電位ＶｐとＶｑの差の絶対値）が増加するように構成すればよい。
【００５１】
図８は、上記第１実施形態の構成を模式的に示す概略平面図である。なお、この図８においては回路要素間の結線関係については線で模式的に描いてある。この図においては、基板及びその上に形成される絶縁膜、下地層、層間絶縁膜等を省略してある。図示例では、固定電極１２と可動電極１３で構成されるＭＥＭＳレゾネータ１０が少なくとも可動部１３ａを収容空間１０Ａ１内に配置した状態で形成されている。また、第１の抵抗Ｒ１１は上記収容空間１０Ａ１とは別の収容空間１０Ａ２内に配置されている。一方、第２の抵抗Ｒ１２及び抵抗Ｒ１３は収容空間内に配置されず、後述する絶縁膜に包囲された状態とされる。
【００５２】
上記のようにして形成された共振回路においては、ＭＥＭＳレゾネータ１０の可動部１３ａと第１の抵抗Ｒ１１はそれぞれ収容空間１０Ａ１と１０Ａ２内に配置されているので、それぞれ何らかの形で収容空間１０Ａ１、１０Ａ２の形成時のエッチングに晒されることとなり、その結果、上述のように可動部１３ａの固有振動周波数が低下するものの、第１の抵抗Ｒ１１の抵抗値が増大するので、共振回路の共振周波数の変動は抑制される。
【００５３】
上記構成において、可動部１３ａと第１の抵抗Ｒ１１がそれぞれ別の収容空間１０Ａ１と１０Ａ２にそれぞれ配置されているので、ＭＥＭＳレゾネータ１０と第１の抵抗Ｒ１１の平面上の位置関係に拘らずに上記効果を得ることができるため、回路設計上の自由度を高めることができる。
【００５４】
図９は上記とは別の平面構造の例を示す概略平面図である。この例では、可動部１３ａと第１の抵抗Ｒ１１が隣接して配置され、両者が共通の収容空間１０Ａに配置されている点で図８に示す構成と異なる。このように可動部１３ａと第１の抵抗Ｒ１１が同じ収容空間１０Ａ内に配置されることで、収容空間１０Ａの形成時のエッチングによる影響が両者に同等に作用するので、第１の抵抗Ｒ１による共振周波数の補償効果を高めることができる。
【００５５】
また、この例では、第１の抵抗Ｒ１１の一部が収容空間１０Ａ内に配置されているが、残部は収容空間１０Ａ内に配置されていない。このように第１の抵抗Ｒ１１の一部のみを収容空間１０Ａ内に配置することで、収容空間１０Ａを形成する際のエッチング作用を第１の抵抗Ｒ１１の一部にのみ限定して与えることができるので、第１の抵抗Ｒ１１のエッチングによる抵抗値の増大の程度を調整することができる。なお、このような構成は、図８に示すように可動部１３ａとは別の収容空間に第１の抵抗Ｒ１１が配置される場合についても適用できる。
【００５６】
なお、上記の図８及び図９に示した構成を、固定電極１２を第１の端子１０ａに接続し、可動電極１３を第２の端子１０ｂに接続するように変更してもよい。また、上記各電極や抵抗は全てポリシリコン層で構成されることが好ましい。一般的に、ポリシリコン層のシート抵抗としては１．０〜２．０ｋΩ／□（Ohm/Square）程度の値が容易に得られる。
【００５７】
図１０は、本発明に係る共振回路３０と、この共振回路３０に接続された信号回路部４０とを有する電子装置の実施例を示す概略回路構成図である。ここで、図示例では、第１実施形態の共振回路３０を用いた発振回路を構成した場合を示している。なお、この例において第１実施形態の代わりに第２実施形態の共振回路３０′を用いても構わない。
【００５８】
この実施例では、共振回路３０の入力端子３０ａ、出力端子３０ｂを信号回路部４０に接続し、この信号回路部４０には、共振回路３０と並列に接続された負性抵抗を有する増幅回路ＩＮＶ１と、共振回路３０と並列に接続された帰還抵抗Ｒｆｂとが設けられる。また、これらの増幅回路ＩＮＶ、帰還抵抗Ｒｆｂ及び共振回路３０の両端部（入力端子３０ａ及び出力端子３０ｂ）は静電容量Ｃｇ及びＣｄを介して定電位（接地電位）に接続される。また、これらの並列回路は増幅回路ＩＮＶ２に接続され、この増幅回路ＩＮＶ２から出力電位Ｖｏｕｔが出力される。
【００５９】
図１１は、上記バイアス電圧供給部２０の抵抗Ｒ１２、１４などの第２の抵抗の構成例を示す部分平面図（ａ）及び部分断面図（ｂ）である。この構成例は、共通の半導体よりなる基板１上にＭＥＭＳレゾネータ１０及びバイアス回路２０を形成する場合の例として構成してある。シリコン基板等の半導体よりなる基板１上には酸化シリコン等よりなる絶縁膜２が形成され、この絶縁膜２上にはアルミニウム等よりなる配線部３Ｂ及び３Ｃが形成される。基板１の表層部には不純物領域１Ａが形成され、この不純物領域１Ａ内の表面部分には不純物領域１Ａよりさらに不純物濃度を高めて導電性を向上させたコンタクト領域１Ｂ、１Ｃが形成される。ここで、たとえば基板１がｐ型基板であれば、不純物領域１Ａはｎ型不純物領域であり、コンタクト領域１Ｂ、１Ｃは高濃度ｎ型不純物領域である。上記配線部３Ｂ及び３Ｃはそれぞれ絶縁膜２のスルーホールを通して上記コンタクト領域１Ｂ、１Ｃに導電接続される。
【００６０】
上記のように基板１の表層部に形成した不純物領域１Ａによって第２の抵抗Ｒ１２を構成することにより、第１の抵抗Ｒ１１とは抵抗の構成材料も形成方法も異なることから、基板上に形成される可動部１３ａの構造寸法とは連動しない抵抗要素とすることができる。この場合に、不純物領域１Ａの不純物濃度、領域サイズ、コンタクト部１Ｂ、１Ｃの間の平面距離などによって抵抗値を適宜に設定することができる。また、抵抗要素の主要部が基板１の表層部に形成されるため、基板１上に設けられる構造に影響を与えにくく、当該構造の設計上の自由度を高めることができるという利点もある。
【００６１】
図１２は、第２の抵抗の他の構成例を模式的に示す回路図である。図１２（ａ）に示す例は基板に形成された電界効果トランジスタ（ＦＥＴ）のゲートに所定のゲート電圧を印加したときのチャネル抵抗を抵抗要素としたもの、図１２（ｂ）に示す例はゲートをソースに接続した定電流源を構成して抵抗要素として用いるものである。また、図１２（ｃ）に示す例はｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴのそれぞれのゲートとソースを接続して直列に接続された分圧回路を構成した例を示すが、当該分圧回路のいずれか一方を第２の抵抗とし、他方を上記の第１の抵抗と置き換えることにより、上記バイアス回路を構成できる。
【００６２】
なお、上記第２の抵抗は、基板内に形成されたポリシリコン抵抗などの抵抗体を所望値にトリミングなどで調整したものでも良い。また、上記第２の抵抗は上記ＭＥＭＳレゾネータが形成された基板外に別素子で配置されていても良い。要は、上記第２の抵抗は上記第１の抵抗Ｒ１１もしくはＲ１５、またはその両方と連動して抵抗値が変わらない構造体もしくは素子で形成されていれば良い。
【００６３】
最後に、図１３を参照して、本発明に係る共振回路の製造方法について説明する。この例では、図１３（ａ）に示す半導体基板（例えば、単結晶シリコン等よりなるｐ型半導体基板）１を用意し、次に、図１３（ｂ）に示すように、基板１上に酸化シリコン等よりなる絶縁膜２を形成する。次に、図１３（ｃ）に示すように、特にＭＥＭＳレゾネータ１０の下に形成される窒化シリコン等の絶縁膜よりなる下地層１１を形成する。この下地層１１は、後述するリリース工程においてリリースエッチングの停止層として機能するものである。
【００６４】
その後、図１３（ｄ）に示すように、下地層１１上に導電性を有する多結晶シリコン等の第１導電層を成膜し、パターニングすることによって固定電極１２を形成する。この工程は、例えば、多結晶シリコンを成膜した後に不純物を注入して導電性を付与し、その後、レジスト形成、エッチング等のパターニング処理を行うことで実施できる。そして、図１３（ｅ）に示すように、この固定電極１２上にＰＳＧ（リンドープガラス）等の絶縁膜よりなる犠牲層３を形成する。なお、この犠牲層３は固定電極１２に熱酸化処理を施すことで生ずる熱酸化膜で構成することも可能である。
【００６５】
さらに、図１３（ｆ）に示すように、犠牲層３の上には上記と同様の導電性の多結晶シリコン等の第２導電層を成膜し、パターニングすることにより可動電極１３及び抵抗層Ｒ１１を同時に形成する。ここで、可動電極１３は上述のように固定電極１２と対向する可動部１３ａを備えている。また、抵抗層Ｒ１１は上述の第１の抵抗を構成するもので、可動電極１３（の可動部１３ａ）と同一の材料で、かつ、同一の方法（すなわち、同一の成膜プロセス及びパターニングプロセス）で形成される。したがって、可動部１３ａと抵抗層Ｒ１１は基本的に同様の成膜量とパターニング精度で形成されているため、構造寸法、たとえば、厚み、平面形状の長さや幅のばらつきが連動する傾向を有する。すなわち、一般に可動部１３ａの或る構造寸法が設計値より大きくなれば、抵抗層Ｒ１１の同じ構造寸法も設計値より大きくなる。特に、可動部１３ａと抵抗層Ｒ１１の厚みは本来小さな寸法とされるので、その厚みのばらつきの割合は他の構造寸法よりきわめて大きく、その分、上述のように共振周波数に対する影響も大きい。
【００６６】
なお、図１３（ｄ）、（ｅ）及び（ｆ）においては図示の全域において下地層１１を残しているが、一般的には上述のように下地層１１は収容空間１０Ａ１、１０Ａ２を形成する際のリリースエッチングから下層構造を保護するためのエッチングストップ層として機能するものであるので、下地層１１を後に収容空間１０Ａ１と１０Ａ２が形成される領域（ＭＥＭＳレゾネータ１０の形成領域の少なくとも一部と第１の抵抗Ｒ１１の形成領域）に限定して形成し、他の領域からは除去するようにしてもよい。
【００６７】
その後、図１３（ｇ）に示すように、酸化シリコン等よりなる層間絶縁膜４、６、８と、アルミニウム等よりなる配線層５、７とが交互に積層される。また、図示しないが、第２の抵抗である別の抵抗層Ｒ１１やその他の抵抗層Ｒ１３及びこれらを接続する配線部を含む構造部分も基板１上に形成され、これによってバイアス回路２０が基板１上に一体に構成される。この場合、ＭＥＭＳレゾネータ１０とバイアス回路２０は上記配線層５，７を介して接続される。さらに、上記の信号回路部４０を構成する構造部分もまた基板１上に一体に構成されることで、上述の電子装置が一体に構成されることが好ましい。
【００６８】
上記層間絶縁膜８上にはレジスト等の樹脂や窒化シリコン等よりなる保護膜９が形成され、この保護膜９のＭＥＭＳレゾネータ１０の上方位置に開口部９ａを形成する。また、第１の抵抗Ｒ１１の少なくとも一部の上方位置に開口部９ｂを形成する。そして、これらの開口部９ａ、９ｂを通して緩衝フッ酸等のエッチング液やエッチングガスにより、その下方にある上記犠牲層３及び層間絶縁膜４，６，８を除去し、図１３（ｈ）に示す収容空間１０Ａ１、１０Ａ２を形成する（リリース工程）。これによって可動部１３ａが解放されて可動に構成され、ＭＥＭＳレゾネータ１０が動作可能な状態とされる。また、第１の抵抗Ｒ１１が収容空間１０Ａ２内に露出した状態とされる。
【００６９】
図１４は上記とは異なる他の製造方法の例を示す工程断面図である。この製造方法では、図１４（ａ）乃至（ｄ）に示すように、基板１上に絶縁膜２、下地層１１及び固定電極１２を形成するまでの工程は図１３に示すものと同様である。
【００７０】
その後、図１４（ｅ）に示すように酸化シリコン等の絶縁膜３′をＣＶＤ法やスパッタリング法等により全面的に形成し、この絶縁膜３′をパターニングすることによって図１４（ｆ）に示すように可動電極１３の支持部が形成される領域を除去する。このとき、第１の抵抗Ｒ１１が形成される領域には絶縁膜３′が残った状態とされる。
【００７１】
次に、図１４（ｇ）に示すように、上記と同様の第２導電層を成膜し、パターニングすることによって可動電極１３及び抵抗層Ｒ１１を同時に形成する。このとき、可動電極１３の可動部１３ａ以外の支持部は上記絶縁膜３′の形成されていない領域において上記下地層１１上に設けられる。その後は、上記図１３の場合と同様に、図１４（ｈ）に示すように上層構造を形成したのちにリリース工程により収容空間１０Ａ１、１０Ａ２を形成する。なお、本実施形態では第１の抵抗Ｒ１１が絶縁層３′上に形成されているので、当該絶縁膜３′がリリース工程においてエッチングされる場合があるが、これは第１の抵抗Ｒ１１の抵抗値には直接には関連しない。
【００７２】
本実施形態の製造方法は、上述の図９に示すように可動部１３ａと第１の抵抗Ｒ１１が共に配置される収容空間１０Ａを形成する場合も、その製造方法は上記と何ら変わるものではなく、上記リリース工程において除去する範囲を可動部１３ａの形成領域から第１の抵抗層Ｒ１１の形成領域の少なくとも一部にも亘るように設定すればよい。
【００７３】
なお、以上述べた各実施形態は本発明を実施するための一例に過ぎないので、本発明は、上述の図示例にのみ限定されるものではなく、例えば、上記各実施形態の特徴点を相互に矛盾しない限り任意に組み合わせて実施することができるなど、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【００７４】
１…基板、２…絶縁膜、１０…ＭＥＭＳレゾネータ、１０ａ…第１の端子、１０ｂ…第２の端子、１１…下地層、１２…固定電極、１３…可動電極、１３ａ…可動部、２０…バイアス回路、Ｒ１１、Ｒ１５…第１の抵抗、Ｒ１２、Ｒ１４…第２の抵抗、３０、３０′…共振回路、３０ａ…入力端子、３０ｂ…出力端子、４０…信号回路部、Ｖｑ…第１の電位、Ｖｐ…第２の電位、ＩＮＶ１…負性抵抗を有する増幅回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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