(57)【要約】【課題】半導体装置に集積した場合に、電圧監視回路のスペースを極めて小さくすることができ、コスト上昇を抑えることが可能な電圧監視技術の提供。 【解決手段】個別電源回路１１〜１４毎に、該個別電源回路１１〜１４の出力電圧Ｖｏ１〜Ｖｏ４を監視し、異常を検出した場合に異常信号を出力する個別電圧監視回路２１〜２４を備える。各個別電圧監視回路２１〜２４は、前段の個別電圧監視回路の出力信号（ＯＵＴｉ）が異常信号の場合は、自身も異常信号を出力する（ＯＵＴｉ＋１）とともに、前段の個別電圧監視回路の出力信号が正常信号の場合は、自身の監視結果を出力する構成を有し、複数の個別電源回路１１〜１４のいずれかに出力電圧（ＯＵＴ１〜４）に出力電圧異常が発生した場合に、異常信号を出力Ｄｏｕｔとして出力する。個別電圧監視回路２１〜２４を半導体装置の小さい領域にまとめてレイアウトすると省スペース化が可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の個別電源回路を内蔵したシステム電源の電圧を監視する電圧監視回路において、
前記個別電源回路毎に、前記個別電源回路の出力電圧を監視し、出力電圧の異常を検出した場合に異常信号を出力する個別電圧監視回路を備え、
該複数の個別電圧監視回路は直列に接続され、各個別電圧監視回路は、前段の個別電圧監視回路の出力を入力する入力端子を有し、該入力端子に入力された前段の個別電圧監視回路の出力信号が異常信号の場合は、自身も異常信号を出力するとともに、前記入力端子に入力された前段の個別電圧監視回路の出力信号が正常信号の場合は、自身の監視結果を出力する構成を有し、
前記システム電源に含まれる前記複数の個別電源回路のいずれかに出力電圧に出力電圧異常が発生した場合に、前記異常信号を出力するようにしたことを特徴とする電圧監視回路。
【請求項２】
請求項１に記載の電圧監視回路において、
前記出力電圧異常は、前記個別電源回路の出力電圧が所定の電圧以下、もしくは０Ｖ付近まで低下している状態とすることを特徴とする電圧監視回路。
【請求項３】
請求項１または２に記載の電圧監視回路において、
前記個別電圧監視回路は、監視対象の前記個別電源回路からの出力電圧で動作するようにしたことを特徴とする電圧監視回路。
【請求項４】
請求項１から３のいずれか１項に記載の電圧監視回路において、
前記異常信号は、ローレベルの信号であることを特徴とする電圧監視回路。
【請求項５】
請求項１から４のいずれか１項に記載の電圧監視回路において、
前記個別電圧監視回路は、
前記個別電源回路の出力電圧の電圧レベルを検出する場合は、前記出力電圧を分圧して分圧電圧を出力する分圧手段と、参照電圧と、前記分圧電圧と前記参照電圧を比較するコンパレータと、前記入力端子に前記異常信号が入力された場合に異常信号を出力する手段を備えたことを特徴とする電圧監視回路。
【請求項６】
請求項５に記載の電圧監視回路において、
前記異常信号を出力する手段は、
前記入力端子にカソードが接続され、前記分圧電圧点にアノードが接続されたダイオードであることを特徴とする電圧監視回路。
【請求項７】
請求項５に記載の電圧監視回路において、
前記異常信号を出力する手段は、
前記入力端子に入力された異常信号によって、前記コンパレータの出力トランジスタをオフする手段であることを特徴とする電圧監視回路。
【請求項８】
請求項１から４のいずれか１項に記載の電圧監視回路において、
前記個別電圧監視回路は、前記個別電源回路の出力電圧が０Ｖ付近か否かを検出する場合は、インバータ回路を２段直列に接続した回路を用い、初段のインバータ回路の入力端子を前記個別電圧監視回路の入力端子とし、該インバータ回路の電源に監視対象の前記個別電源回路の出力電圧を供給するようにしたことを特徴とする電圧監視回路。
【請求項９】
請求項１から８のいずれか１項に記載の電圧監視回路において、
前記個別電圧監視回路の出力にプルダウン抵抗を備えたことを特徴とする電圧監視回路。
【請求項１０】
請求項１から９のいずれか１項に記載の電圧監視回路において、
前記個別電圧監視回路の出力端子のハイレベルの下限値が、次段に接続した前記個別電圧監視回路の入力端子のローレベルの上限値より低い組み合わせとなる接続を行なわないようにしたことを特徴とする電圧監視回路。
【請求項１１】
請求項１から１０のいずれか１項に記載の電圧監視回路において、
前記個別電圧監視回路の出力端子の電圧を前記プルダウン抵抗で分圧し、
該分圧した電圧を次段の前記個別電圧監視回路の入力端子に接続するようにしたことを特徴とする電圧監視回路。
【請求項１２】
請求項１から１１のいずれか１項に記載の電圧監視回路において、
前記電圧監視回路の初段に設けた前記個別電圧監視回路には、前記入力端子を設けないか、設けた場合には前記正常信号を入力するようにしたことを特徴とする電圧監視回路。
【請求項１３】
請求項１から１２のいずれか１項に記載の複数の個別電源回路と電圧監視回路を搭載した半導体装置であって、
前記電圧監視回路を構成する複数の個別電圧監視回路を小さい領域にまとめてレイアウトしたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の個別電源回路を備えたシステム電源の電圧監視回路技術に係り、特に電源回路と電圧監視回路を１チップの半導体装置に内蔵した場合にチップ面積を小さくすることができる電圧監視回路技術に関する。
【背景技術】
【０００２】
近年、携帯電話にデジタルカメラや音楽再生などの機能が追加されるなど電子機器の多機能が進み、しかも機能毎に要求される電源電圧が異なるため、一つの機器内に出力電圧の異なる複数の電源回路を設けることが要望されるようになった。
【０００３】
また、同じ電圧を使用していても、省電力化のため、その機能を使用していない場合は給電を停止すると共に、電源回路の動作も停止するようになってきたため、電源回路の数は益々増加する傾向にある。
【０００４】
電源回路には、通常それぞれ電源電圧の異常を監視するための電圧監視回路が備わっている。そのため、電源回路の数が増えると電圧監視回路の数も増え、各電圧監視回路の出力処理も大規模になってくる。
【０００５】
しかも、携帯機器においてはこれら複数の電源回路と電圧監視回路を１チップの半導体装置に収め小型化を図る必要がある。
【０００６】
その結果、電圧監視回路が半導体装置内に占める面積も多くなり、半導体装置のコストアップの要因にもなっていた。
【０００７】
従来の電源の監視技術として、特許文献１（特開平０８−５６９３号公報「電源監視装置」）、特許文献２（特開２００７−３３６７７６号公報「電源制御装置及び電気機器」）に開示されたものがある。
【０００８】
特許文献１では、複数の電源の電圧情報をそれぞれ、ＰＬＤ（Programmable Logic Device：プログラマブルロジックデバイス）で構成したロジック回路に入力し、複数の電源の内、一つでも電圧異常の電源が発生した場合は、ＰＬＤから一つだけ出力されている出力に接続されているＬＥＤ（Light Emitting Diode：発光ダイオード）を消灯させ、オペレータに異常を知らせる技術が開示されている。なお、特許文献１には、ＰＬＤの代わりにナンド回路を用いた例も開示されている（図７参照）。特許文献２にも、同様の技術が開示されている。
【０００９】
両者の主な違いは、特許文献１では単に表示を行なっているのに対し、特許文献２では、異常検出信号により機器内の各コントローラーユニットの制御を行っている点である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
複数の電源回路と、その電圧監視回路を半導体装置に集積する場合は、半導体チップの面積を小さくすることがコストを下げる上で重要である。しかしながら、上述した従来技術では、全ての電圧監視回路の出力をＰＬＤもしくはナンド回路の入力に集めるため、ＰＬＤもしくはナンド回路のようなロジック回路が必要になるという問題がある。
【００１１】
また、各電圧監視回路の出力をＰＬＤもしくはナンド回路の入力まで配線しなければならない。この配線も本数が増えると半導体チップ上での面積が多くなり無視できなくなるという問題もある。
【００１２】
さらに、電圧監視回路を動作させるために、監視対象の電源回路とは別の電源回路を必要とするので、このための配線も必要になる。しかも、この電源回路が故障した場合は電圧監視ができなくなってしまうという問題もある。
【００１３】
さらに、上記従来技術では電圧監視回路にコンパレータを用いているが、コンパレータは素子数が多く回路面積を多く必要とする。このため、ますます半導体チップの面積が増加してしまうという問題もある。
【００１４】
本発明は、上述した事情を考慮してなされたものであって、半導体装置に集積した場合に、電圧監視回路のスペースを極めて小さくすることができ、コスト上昇を抑えることが可能な電圧監視回路、および該電圧監視回路を内蔵した半導体装置を提供することを目的とする。 
【課題を解決するための手段】
【００１５】
本発明は、上記目的を達成するために、下記の如き構成を採用した。
ａ）本発明に係る電圧監視装置は、複数の個別電源回路を内蔵したシステム電源の電圧を監視する電圧監視回路であって、前記個別電源回路毎に、前記個別電源回路の出力電圧を監視し、出力電圧の異常を検出した場合に異常信号を出力する個別電圧監視回路を備え、該複数の個別電圧監視回路は直列に接続され、各個別電圧監視回路は、前段の個別電圧監視回路の出力を入力する入力端子を有し、該入力端子に入力された前段の個別電圧監視回路の出力信号が異常信号の場合は、自身も異常信号を出力するとともに、前記入力端子に入力された前段の個別電圧監視回路の出力信号が正常信号の場合は、自身の監視結果を出力する構成を有し、
前記システム電源に含まれる前記複数の個別電源回路のいずれかに出力電圧に出力電圧異常が発生した場合に、前記異常信号を出力するようにしたことを特徴としている。
【００１６】
ｂ）また、上記において、前記出力電圧異常は、前記個別電源回路の出力電圧が所定の電圧以下、もしくは０Ｖ付近まで低下している状態とすること、前記個別電圧監視回路は、監視対象の前記個別電源回路からの出力電圧で動作するようにしたこと、前記異常信号は、ローレベルの信号であることも特徴としている。
【００１７】
ｃ）さらに、本発明は、前記個別電圧監視回路は、前記個別電源回路の出力電圧の電圧レベルを検出する場合は、前記出力電圧を分圧して分圧電圧を出力する分圧手段と、参照電圧と、前記分圧電圧と前記参照電圧を比較するコンパレータと、前記入力端子に前記異常信号が入力された場合に異常信号を出力する手段を備えたこと、前記異常信号を出力する手段は、前記入力端子にカソードが接続され、前記分圧電圧点にアノードが接続されたダイオードであること、あるいは、前記入力端子に入力された異常信号によって、前記コンパレータの出力トランジスタをオフする手段であることを特徴としている。
【００１８】
ｄ）また、本発明は、前記個別電圧監視回路は、前記個別電源回路の出力電圧が０Ｖ付近か否かを検出する場合は、インバータ回路を２段直列に接続した回路を用い、初段のインバータ回路の入力端子を前記個別電圧監視回路の入力端子とし、該インバータ回路の電源に監視対象の前記個別電源回路の出力電圧を供給するようにしたこと、前記個別電圧監視回路の出力にプルダウン抵抗を備えたことも特徴としている。
【００１９】
ｅ）さらに、前記個別電圧監視回路の出力端子のハイレベルの下限値が、次段に接続した前記個別電圧監視回路の入力端子のローレベルの上限値より低い組み合わせとなる接続を行なわないようにしたこと、前記個別電圧監視回路の出力端子の電圧を前記プルダウン抵抗で分圧し、該分圧した電圧を次段の前記個別電圧監視回路の入力端子に接続するようにしたことも特徴としている。
【００２０】
ｆ）また、前記電圧監視回路の初段に設けた前記個別電圧監視回路には、前記入力端子を設けないか、設けた場合には前記正常信号を入力するようにしたことも特徴としている。
【００２１】
ｇ）本発明に係る半導体装置は、前記複数の個別電源回路と電圧監視回路を搭載した半導体装置であり、前記電圧監視回路を構成する複数の個別電圧監視回路を小さい領域にまとめてレイアウトしたことを特徴としている。
【発明の効果】
【００２２】
本発明によれば、複数の個別電圧監視回路からなる電圧監視回路において、該複数の個別電圧監視回路の何れかが電圧異常を検出した場合は、異常信号を次段の個別電圧監視回路に次々と伝播させた後、電圧監視回路から出力するようにしたので、従来技術で用いていたような、全ての個別電圧監視回路の出力を集めて、オア演算を行なうＰＬＤやナンド回路等のロジック回路が不要となり、このロジック回路と配線によるスペースを大幅に削減することができるようになった。
【００２３】
また、個別電圧監視回路の電源を、監視する対象の個別電源回路の出力電圧から供給するようにしたため、電圧監視回路に入力する配線は、各個別電源回路の出力電圧だけでよくなった。その結果、配線に依るスペースを従来技術より大幅に減少することができるようになった。
【００２４】
さらに、従来必要であった電圧監視回路を動作させるための電源回路も不用となり、よりチップ面積の減少が図れるようになった。
【００２５】
さらに、電圧監視回路を動作させるための電源回路が不用となったことで、この電源回路の故障により電圧監視が行なえなくなるという信頼性低下の問題もなくなった。
【００２６】
さらに、異常信号をローレベルとし、個別電圧監視回路の出力にプルダウン抵抗を設けたので、個別電圧監視回路の各電源入力端子の電圧が０Ｖまで低下する間も確実に異常信号を出力することができるようになった。
【００２７】
さらに、個別電圧検出回路は、検出すべき電圧条件によって、コンパレータを使用した本格的なものから、インバータ回路を応用した簡易なものを、必要に応じて組み合わせて用いることができるため、電圧監視回路自体の構成も簡素化することができるようになり、さらにチップ面積の減少が図れるようになった。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例を示すシステム電源回路の全体ブロック図である。
【図２】本発明に係る個別電圧監視回路の第１の実施例を示す図である。
【図３】本発明に係る個別電圧監視回路の第２の実施例を示す図である。
【図４】本発明に係る個別電圧監視回路の第３の実施例を示す図である。
【図５】本発明の個別電圧監視回路の接続例を示す回路図である。
【図６】本発明のシステム電源を内蔵した半導体チップのレイアウトの模式図である。
【図７】従来技術を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（１）＜全体構成＞
図１は、本発明の実施例を示すシステム電源回路１０の全体ブロック図である。同図に示すように、システム電源回路１０は、個別電源回路１１から１４と、電圧監視回路２０で構成されている。さらに電圧監視回路２０は、個別電圧監視回路２１から２４で構成されている。
【００３０】
個別電源回路１１から１４は、それぞれ出力電圧Ｖo１からＶo４を出力している。また、電圧監視回路２０を構成する個別電圧監視回路２１から２４は、それぞれ、電源入力端子Ｖｉｎ１〜Ｖｉｎ４、出力端子ＯＵＴ１〜ＯＵＴ４、入力端子ＩＮ１〜ＩＮ４を備えている。
【００３１】
電源入力端子Ｖｉｎ１〜Ｖｉｎ４には、それぞれ個別電源回路１１〜１４の出力電圧Ｖo１〜Ｖo４が入力されている。
【００３２】
個別電圧監視回路２１の出力端子ＯＵＴ１は、個別電圧監視回路２２の入力端子ＩＮ２に接続され、個別電圧監視回路２２の出力端子ＯＵＴ２は、個別電圧監視回路２３の入力端子ＩＮ３に接続され、個別電圧監視回路２３の出力端子ＯＵＴ３は、個別電圧監視回路２４の入力端子ＩＮ４に接続されている。個別電圧監視回路２４の出力端子ＯＵＴ４は、電圧監視回路２０の出力端子Ｄｏｕｔになっている。
【００３３】
なお、個別電圧監視回路２１の入力端子ＩＮ１は、図１のようになくても構わない。もし設ける場合は、個別電圧監視回路の正常信号レベルの電圧を入力しておけばよい。
【００３４】
（全体動作の説明）
個別電圧検出回路２１〜２４の動作は、電源入力端子Ｖｉｎ(Ｎ)(Ｎ：１〜４)に入力された出力電圧Ｖo(Ｎ)が正常の場合は、出力端子ＯＵＴ(Ｎ)を正常信号であるハイレベルにする。逆に、出力電圧Ｖo(Ｎ)が所定の電圧未満の場合には出力電圧異常と判定し、出力端子ＯＵＴ(Ｎ)を異常信号であるローレベルにする。
【００３５】
また、入力端子ＩＮ(Ｎ)(Ｎ：１〜４)に入力された信号が正常信号(ハイレベル)の場合は、電源入力端子Ｖｉｎ(Ｎ)に入力された出力電圧Ｖo(Ｎ)の監視結果を出力端子ＯＵＴ(Ｎ)に出力する。
【００３６】
入力端子ＩＮ(Ｎ)に入力された信号が異常信号(ローレベル)の場合は、監視結果にかかわらず出力端子ＯＵＴ(Ｎ)を異常信号のローレベルにする。
【００３７】
個別電圧監視回路２１〜２４の入力端子ＩＮ(Ｎ)と出力端子ＯＵＴ(Ｎ＋１)は、前記したようにシリーズ（直列）に接続されているので、個別電源回路１１〜１４が全て正常な電圧を出力している場合は、個別電圧監視回路２１〜２４の出力端子ＯＵＴ１からＯＵＴ４は全てハイレベルなり、電圧監視回路２０の出力端子Ｄｏｕｔもハイレベルとなる。
【００３８】
しかし、個別電源回路１１〜１４の出力電圧Ｖo(Ｎ)が一つでも低下して個別電圧監視回路の出力端子ＯＵＴ(Ｎ)がローレベルになると、その信号が次段の個別電圧監視回路の入力端子ＩＮ(Ｎ＋１)に入力されるので、次段の個別電圧監視回路の出力端子ＯＵＴ(Ｎ＋１)もローレベルとなる。
【００３９】
このように、ローレベルの信号が次々に個別電圧監視回路を伝播して電圧監視回路２０の出力端子Ｄｏｕｔをローレベルにする。
【００４０】
上述したように、本発明によれば、個別電圧監視回路２１〜２４の何れかが電圧異常が検出した場合は、異常信号を次段の個別電圧監視回路に次々と伝播させて、電圧監視回路２０から出力するようにしたので、従来のように、ＰＬＤやナンド回路のロジック回路が不要で、しかも配線によるスペースを大幅に削減することができるようになった。
【００４１】
また、個別電圧監視回路２１〜２４の電源は、監視する対象の電源回路１１〜１４の出力電圧Ｖo(Ｎ)から供給するため、電圧監視回路２０に入力する配線は、各個別電源回路１１〜１４の出力電圧Ｖo１〜Ｖo４だけでよい。この結果、配線に依るスペースを従来技術より大幅に減少することができるようになった。
【００４２】
さらに、従来必要であった電圧監視回路を動作させるための電源回路も不用となり、よりチップ面積の減少が図れるようになった。
【００４３】
さらに、電圧監視回路を動作させるための電源回路が不用となったことで、この電源回路の故障により、電圧監視ができなくなるという機器の信頼性低下の問題もなくなった。
【００４４】
（２）＜個別電圧監視回路の第１の実施例＞
図２は、本発明の個別電圧監視回路２１〜２４の第１の実施例を示す図である。
【００４５】
（構成）
本実施例に係る個別電圧監視回路２１〜２４の各々は、同図に示すように、コンパレータ３０、参照電圧Ｖｒ、ダイオードＤ１、分圧抵抗Ｒ１とＲ２、およびプルダウン抵抗Ｒ３で構成されている。また、電源入力端子Ｖｉｎ、入力端子ＩＮ、出力端子ＯＵＴを備えている。電源入力端子Ｖｉｎには個別電源回路からの出力電圧Ｖoが入力されている。
【００４６】
コンパレータ３０の非反転入力には、電源入力端子Ｖｉｎに入力されている出力電圧Ｖoを分圧抵抗Ｒ１とＲ２で分圧した電圧Ｖsが入力されている。さらにダイオードＤ１を介して入力端子ＩＮに接続されている。ダイオードＤ１のアノードが非反転入力に、カソードが入力端子ＩＮに接続されている。
【００４７】
コンパレータ３０の反転入力には、参照電圧Ｖrが接続されている。また、コンパレータ３０の出力は個別電圧監視回路の出力端子ＯＵＴに接続されると共に、接地端子ＧＮＤ間にはプルダウン抵抗Ｒ３が接続されている。
【００４８】
（動作）
以下、図２に示した個別電圧監視回路の動作を説明する。
入力端子ＩＮにハイレベルの信号が接続されている場合は、ダイオードＤ１はオフとなり、コンパレータ３０の動作に関与しない。
【００４９】
入力端子ＩＮにハイレベルの信号が接続され、電源入力端子Ｖｉｎに入力されている出力電圧Ｖoが正常の場合は、分圧電圧Ｖｓが参照電圧Ｖｒ以上となっており、コンパレータ３０の出力はハイレベルになり、個別電圧監視回路は正常信号を出力する。
【００５０】
電源入力端子Ｖｉｎの電圧が低下して、分圧電圧Ｖｓが参照電圧Ｖｒ未満になると、コンパレータ３０の出力は反転してローレベルとなり、個別電圧監視回路は異常信号を出力する。
【００５１】
電源入力端子Ｖｉｎの電圧が０Ｖ近くまで低下し、コンパレータ３０が動作できなくなった場合は、プルダウン抵抗Ｒ３によりコンパレータ３０の出力はローレベルにプルダウンされるので、やはり個別電圧監視回路は異常信号を出力する。
【００５２】
さらに、電源入力端子Ｖｉｎの電圧が０Ｖまで低下する間も出力端子ＯＵＴのレベルはローレベルを維持するので、ハイレベルに戻ったり、ハイインピーダンスになったりするような不安定状態になることもない。
【００５３】
なお、入力端子ＩＮにローレベルが印加されると、ダイオードＤ１の順方向電圧となり、分圧電圧Ｖｓは参照電圧Ｖｒ以下になるため、コンパレータ３０の出力もローレベルとなり、個別電圧監視回路は異常信号を出力する。
【００５４】
このように、異常信号のレベルをローレベルとし、出力端子ＯＵＴと接地端子ＧＮＤ間にプルダウン抵抗Ｒ３を設けたため、確実に異常信号を出力することができるようになった。
【００５５】
（３）＜個別電圧監視回路の第２の実施例＞
図３は、本発明の個別電圧監視回路２１〜２４の第２の実施例を示す図である。図２の回路では、参照電圧ＶｒがダイオードＤ１の順方向電圧以下になっている場合は、入力端子ＩＮにローレベルの信号が印加されてもコンパレータ３０はローレベルを出力することができない。図３に示す個別電圧監視回路の第２の実施例は、このような条件の場合にも対応可能にしたものである。
【００５６】
（構成）
本実施例に係る個別電圧監視回路は、図３に示すように、参照電圧Ｖｒ、ＮＭＯＳトランジスタＭ１とＭ２、ＰＭＯＳトランジスタＭ３〜Ｍ６、バイアス電流源Ｉ１、分圧抵抗Ｒ１とＲ２、およびプルダウン抵抗Ｒ３で構成されている。
【００５７】
また、電源入力端子Ｖｉｎ、入力端子ＩＮ、出力端子ＯＵＴを備えている。電源入力端子Ｖｉｎには個別電源回路の出力電圧Ｖoが入力されている。
【００５８】
ＮＭＯＳトランジスタＭ１とＭ２、およびＰＭＯＳトランジスタＭ３〜Ｍ５は、コンパレータ回路を構成している。またＮＭＯＳトランジスタＭ１とＭ２、およびＰＭＯＳトランジスタＭ３とＭ４は、コンパレータ回路の初段の差動増幅回路を構成している。バイアス電流源Ｉ１は、差動増幅回路にバイアス電流を供給している。
【００５９】
ＮＭＯＳトランジスタＭ１とＭ２が差動増幅回路の差動入力トランジスタである。ＰＭＯＳトランジスタＭ３とＭ４はカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ１とＭ２の定電流負荷となっている。
【００６０】
差動増幅回路の出力はＮＭＯＳトランジスタＭ１のドレインから出力され、ＰＭＯＳトランジスタＭ５のゲートに接続されている。
【００６１】
ＰＭＯＳトランジスタＭ５とプルダウン抵抗Ｒ３が２段目の増幅回路である。プルダウン抵抗Ｒ３はＰＭＯＳトランジスタＭ５の負荷であり、ＰＭＯＳトランジスタＭ５のドレインと接地端子ＧＮＤ間に接続されている。
【００６２】
ＰＭＯＳトランジスタＭ５のドレインとプルダウン抵抗Ｒ３の接続ノードがコンパレータ回路の出力であり、個別電圧監視回路の出力端子ＯＵＴに接続されている。
【００６３】
ＰＭＯＳトランジスタＭ６のソースはＰＭＯＳトランジスタＭ５のソースに接続され、ＰＭＯＳトランジスタＭ６のドレインはＰＭＯＳトランジスタＭ５のゲートに接続されている。またＰＭＯＳトランジスタＭ６のゲートは入力端子ＩＮに接続されている。
【００６４】
ＮＭＯＳトランジスタＭ１とＭ２のソースは共通接続され、バイアス電流源Ｉ１を介して接地端子ＧＮＤに接続されている。ＮＭＯＳトランジスタＭ１のゲートはコンパレータ回路の非反転入力になっている。また、ＮＭＯＳトランジスタＭ２のゲートはコンパレータ回路の反転入力になっている。
【００６５】
ＮＭＯＳトランジスタのＭ１のゲートには、電源入力端子Ｖｉｎの電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧Ｖｓが入力されている。ＮＭＯＳトランジスタＭ２のゲートには参照電圧Ｖｒが接続されている。
【００６６】
（動作）
次に、図３に示した個別電圧監視回路の動作を説明する。
入力端子ＩＮに正常信号であるハイレベルの信号が接続されている場合は、ＰＭＯＳトランジスタＭ６はオフしており、コンパレータ回路の動作に関与しなくなる。
【００６７】
入力端子ＩＮに正常信号であるハイレベルの信号が接続され、電源入力端子Ｖｉｎの電圧が正常の場合は、分圧電圧Ｖｓが参照電圧Ｖｒ以上となっており、コンパレータ回路の出力はハイレベルになり、個別電圧監視回路は正常信号を出力する。
【００６８】
電源入力端子Ｖｉｎの電圧が低下して、分圧電圧Ｖｓが参照電圧Ｖｒ未満になると、コンパレータ回路の出力は反転してローレベルとなり、個別電圧監視回路は異常信号を出力する。
【００６９】
さらに、電源入力端子Ｖｉｎの電圧が０Ｖ近くまで低下し、コンパレータ回路が動作できなくなった場合は、プルダウン抵抗Ｒ３によりコンパレータの出力はローレベルにプルダウンされる。
【００７０】
なお、入力端子ＩＮに異常信号であるローレベルが印加されると、ＰＭＯＳトランジスタＭ６がオンするので、ＰＭＯＳトランジスタＭ５のゲート電圧を引き上げる。すると、ＰＭＯＳトランジスタＭ５オフし、コンパレータ回路の出力をローレベルにし、個別電圧監視回路は異常信号を出力する。
【００７１】
本実施例では、電源入力端子Ｖｉｎに入力される個別電源回路からの出力電圧Ｖoの正常時の電圧が極めて低く、参照電圧Ｖｒの電圧がダイオードＤ１の順方向電圧以下になっていても、入力端子ＩＮをローレベルにすることで容易に出力端子ＯＵＴをローレベルに固定することができる。
【００７２】
（４）＜個別電圧監視回路の第３の実施例＞
図４は、本発明の個別電圧監視回路２１〜２４の第３の実施例である。
【００７３】
（構成）
本実施例に係る個別電圧監視回路は、同図に示すように、ＰＭＯＳトランジスタＭ１１とＭ１３、ＮＭＯＳトランジスタＭ１２、プルダウン抵抗Ｒ３で構成されている。
【００７４】
また、電源入力端子Ｖｉｎ、入力端子ＩＮ、出力端子ＯＵＴを備えている。
電源入力端子Ｖｉｎには個別電源回路の出力電圧Ｖoが入力されている。
【００７５】
ＰＭＯＳトランジスタＭ１１のソースは電源入力端子Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１２のドレインに接続されている。ＮＭＯＳトランジスタＭ１２のソースは接地端子ＧＮＤに接続されている。
【００７６】
ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２のゲートは共通接続されて入力端子ＩＮに接続されている。
【００７７】
ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２はＣＭＯＳインバータ回路を構成している。ＣＭＯＳインバータ回路の出力であるＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２の共通ドレインは、ＰＭＯＳトランジスタＭ１３のゲートに接続されている。
【００７８】
ＰＭＯＳトランジスタＭ１３のソースは電源入力端子Ｖｉｎに接続されている。また、ＰＭＯＳトランジスタＭ１３のドレインと接地端子ＧＮＤ間にはプルダウン抵抗Ｒ１３が接続されている。
【００７９】
ＰＭＯＳトランジスタＭ１３のドレインとプルダウン抵抗Ｒ１３の接続ノードが出力端子ＯＵＴに接続されている。すなわち、ＰＭＯＳトランジスタＭ１３とプルダウン抵抗Ｒ１３もインバータ回路を構成している。
【００８０】
（動作）
次に、本実施例の個別電圧監視回路の動作を説明する。
入力端子ＩＮに正常信号であるハイレベルが入力されている場合は、ＣＭＯＳインバータ回路の出力はローレベルとなるので、ＰＭＯＳトランジスタＭ１３のゲートはローレベルとなる。
【００８１】
すると、ＰＭＯＳトランジスタＭ１３はオンとなるので、ＰＭＯＳトランジスタＭ１３のドレイン、すなわち出力端子ＯＵＴは正常信号であるハイレベルとなる。
【００８２】
電源入力端子Ｖｉｎの電圧が低下し、ＣＭＯＳインバータ回路の出力電圧がＰＭＯＳトランジスタＭ１３の閾値電圧以下になると、ＰＭＯＳトランジスタＭ１３はオフするので、出力端子ＯＵＴはプルダウン抵抗Ｒ１３により異常信号であるローレベルに固定される。
【００８３】
また、入力端子ＩＮに異常信号であるローレベルが印加されると、ＣＭＯＳインバータ回路の出力はハイレベルとなるので、ＰＭＯＳトランジスタＭ１３はオフとなり、出力端子ＯＵＴは異常信号であるローレベルを出力する。
【００８４】
このように、インバータ回路を２段シリーズに接続した回路では、電源入力端子Ｖｉｎに入力される個別電源回路の出力電圧Ｖoの正確な電圧レベルは判定できないが、出力電圧ＶoがＰＭＯＳトランジスタＭ１３閾値電圧以下の０Ｖ付近まで低下したことを検知することができる。
【００８５】
例えば、個別電源回路１１〜１４の内、負荷回路がデジタル回路で、電源電圧が出力されているか否かだけを判定すれば良いような場合には、このような簡単な個別電圧監視回路が使用可能である。
【００８６】
（５）＜個別電圧監視回路の接続例＞
図５は、本発明の個別電圧監視回路の接続例を示す回路図である。本実施例では、図１の個別電圧監視回路２１と２２の接続例を示している。図５の回路図の左側が個別電圧監視回路２１で、右側が個別電圧監視回路２２である。
【００８７】
図５では、両回路とも図４に示した個別電圧監視回路を用いているが、個別電圧監視回路２１の方はプルダウン抵抗Ｒ１３を抵抗Ｒ１３ａとＲ１３ｂで分割して、出力端子を分割ノードから取り出している。なお、個別電圧監視回路２１と２２の回路およびその組み合わせは、図３〜図４のどの回路を用いても構わない。
【００８８】
この実施例では、個別電源回路１１の出力電圧Ｖo１が個別電源回路１２の出力電圧Ｖo２より高い場合である。個別電源回路１１の出力電圧Ｖo１が正常の場合、個別電圧監視回路２１のＰＭＯＳトランジスタＭ１３のドレイン電圧は出力電圧Ｖo１とほぼ等しくなる。
【００８９】
この電圧をそのまま、次段の個別電圧検出回路２２の入力端子ＩＮ２に印加すると、半導体装置内に形成されているＰＮ接合を介して個別電圧検出回路２２の電源入力端子Ｖｉｎ２にリーク電流が流れてしまう可能性がある。
【００９０】
そのため、個別電圧検出回路２１のプルダウン抵抗Ｒ１３を分割して、分割ノードから次段の個別電圧検出回路２２に適した電圧まで降圧したハイレベルの出力信号を出すようにしたので、上記のリーク電流を防止することができる。
【００９１】
逆に、個別電源回路１１の出力電圧Ｖo１が個別電源回路１２の出力電圧Ｖo２より低い場合は、上記のように、プルダウン抵抗Ｒ１３を分割するような対策は不要である。
【００９２】
ただし、個別電源回路１１の出力電圧Ｖo１が個別電源回路１２の出力電圧Ｖo２より大幅に低くて、個別電圧監視回路２１のハイレベルの出力信号を、個別電圧監視回路２２の入力がハイレベルと認識できないような場合は、図５の実施例のように、出力電圧Ｖoの高い方の個別電圧監視回路を前段に配置し、出力電圧Ｖoの低い方の個別電圧監視回路を後段に接続するようにする。
【００９３】
なお、図５の実施例では個別電圧監視回路２１は電圧監視回路２０の初段であり、入力端子ＩＮ１に接続すべき個別電圧監視回路はないので、入力端子ＩＮ１には正常信号のレベルであるハイレベルを入力する。
【００９４】
ただし、図３、および図４で示した個別電圧監視回路を初段に用いた場合は、
入力端子ＩＮ１そのものが不要なので、図３ではダイオードＤ１を省略することができるし、図４の回路ではＰＭＯＳトランジスタＭ６を削除することができる。
【００９５】
（６）＜半導体チップのレイアウト例＞
図６は、本発明に係るシステム電源１０（図１参照）を内蔵した半導体チップのレイアウトの模式図である。
【００９６】
同図に示すように、半導体チップ内には、個別電源回路１１（ＬＤ０１）〜１４（ＬＤ０４）が配置されている。個別電源回路１１〜１４はリニアレギュレータであっても、ＤＣ−ＤＣコンバータであっても構わない。電圧監視回路（ＤＥＴ）２０は半導体チップの一箇所にまとめてレイアウトされている。
【００９７】
このように一箇所にまとめることで、個別電圧監視回路２１〜２４間の配線スペースを最小にすることができる。
【００９８】
なお、本実施例では、個別電源回路と個別電圧監視回路がそれぞれ４つの場合を示したが、上記説明で分かるように、個別電源回路と個別電圧監視回路は４つに限ることはなく、２つ以上で有ればいくつあっても構わない。
【００９９】
また、各個別電圧監視回路の構成は、図２〜図４に示した個別電圧監視回路をどのように組み合わせて用いても良い。
【符号の説明】
【０１００】
１０  システム電源、
１１〜１４  個別電源回路、
２０  電圧監視回路、
２１〜２４  個別電圧監視回路、
３０  コンパレータ、
Ｄ１  ダイオード、
Ｖｒ  参照電圧、
Ｒ１、Ｒ２  分圧抵抗、
Ｒ３、Ｒ１３ａ、Ｒ１３ｂ、Ｒ２３  プルダウン抵抗、
【先行技術文献】
【特許文献】
【０１０１】
【特許文献１】特開平０８−５６９３号公報
【特許文献２】特開２００７−３３６７７６号公報
【図１】
2010218215.tif 000003
【図２】
2010218215.tif 000004
【図３】
2010218215.tif 000005
【図４】
2010218215.tif 000006
【図５】
2010218215.tif 000007
【図６】
2010218215.tif 000008
【図７】
2010218215.tif 000009