(57)【要約】【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。【選択図】  図２
2010287846.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の活性領域と、
前記活性領域を囲む素子分離領域に開口されたオープン領域と、
前記オープン領域上に形成されるアモルファスシリコン膜と、を備えたラテラルバイポーラトランジスタを含む半導体装置であって、
前記アモルファスシリコン膜は、前記活性領域が、前記アモルファスシリコン膜から露出させる厚みを有することを特徴とする半導体装置。
【請求項２】
前記ラテラルバイポーラトランジスタと共にＣＭＯＳトランジスタが混載され、
前記ラテラルバイポーラトランジスタは、
前記素子分離領域に前記オープン領域が開口されたことによって露出された前記活性領域周面の少なくとも一部を覆う保護膜を備え、
前記保護膜は、前記アモルファスシリコン膜が前記厚みまでエッチングされる際に前記活性領域がエッチングされることを防ぐ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ラテラルバイポーラトランジスタを含む半導体装置の製造方法であって、
前記ラテラルバイポーラトランジスタの活性領域のベース領域を外部へ接続するためのＥｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程と、
前記活性領域を囲む前記素子分離領域の所定の部分を除去して前記活性領域の周囲にオープン領域を形成する工程と、
前記オープン領域の形成によって露出した前記活性領域の側面であって、かつ前記Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域と一部が重なる領域にイオン注入して前記ラテラルバイポーラトランジスタのＩｎｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程と、
前記活性領域及び前記オープン領域を含む領域に不純物を含んだアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜を所定の厚さだけエッチングするアモルファスシリコンエッチング工程と、
前記アモルファスシリコンエッチング工程のエッチングにおいて残った前記不純物を含んだアモルファスシリコン膜から不純物を固層拡散させてエミッタ拡散層領域、コレクタ拡散層領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記ラテラルバイポーラトランジスタとＣＭＯＳトランジスタとが混載され、
前記Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程は、前記ＣＭＯＳトランジスタのゲート電極をマスクにして不純物を注入する少なくとも１回のイオン注入工程の後に行われることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記活性領域の表面に、前記活性領域を後工程のエッチング時に保護する保護膜を形成する保護膜形成工程をさらに含むことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に係り、特にＣＭＯＳトランジスタとバイポーラトランジスタとを組み合わせたＢｉＣＭＯＳトランジスタの構成を有する半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、無線通信に関する技術の発展が著しく、携帯電話機に使用される小型のＩＣ（Integrated Circuit）も盛んに研究、開発されている。主に携帯電話機に使用されるＩＣの一つとして、ＲＦ（Radio Frequency）回路とベースバンド回路とを１つのチップに搭載（以降、混載ともいう）したシステムオンチップが注目されている。システムオンチップのうち、ＲＦ回路には高速動作が要求されるので、その構造にも微細化が要求される。一方、ベースバンド回路は、ＲＦ回路に比べて構造の微細化の必要性がない。周知のように、高度の微細化技術は、製造にかかるコストを増大させ、製造の歩留まりを低下させるという不具合を生じる可能性がある。
【０００３】
ところで、ＩＣを構成するトランジスタには、よく知られているように、ＣＭＯＳ（Complementary MOS）トランジスタとバイポーラ（Bipolar transistor）トランジスタとがある。ＣＭＯＳトランジスタは、ゲート電圧が低く、プロセス工程が簡易であることから多くのＩＣの素子に適用されている。一方、バイポーラトランジスタは、ＣＭＯＳトランジスタに比べて高速動作に有利であることが知られている。同等の微細化構造を有するバイポーラトランジスタとＣＭＯＳトランジスタとを比較すると、バイポーラトランジスタは、１世代もしくは２世代先のＣＭＯＳトランジスタと同程度の動作速度を実現することができる。
【０００４】
上記した点に考慮すると、システムオンチップは、ＲＦ回路を高速動作に有利なバイポーラトランジスタ、ベースバンド回路を製造が簡易なＣＭＯＳトランジスタで構成することが望ましい。バイポーラトランジスタとＣＭＯＳトランジスタとを組み合わせたトランジスタを、以降、ＢｉＣＭＯＳトランジスタと記す。バイポーラトランジスタには、縦型と横型のものがある。縦型のバイポーラトランジスタでは、キャリアがエミッタから垂直方向に流れてコレクタに達する。コレクタ領域はウェハ表面から深い位置に形成されるため、エミッタ、コレクタ間の抵抗が大きくなって高速動作に不利である。また、高濃度の埋込み層やコレクタエピ層、ディープトレンチアイソレーション等が必要であるので、工程数が増大してコストを高めることになる。
【０００５】
一方、ラテラルバイポーラトランジスタは、縦型のバイポーラトランジスタに比べて構造が単純である。また、ＣＭＯＳトランジスタに比較的少ない数の工程を追加することによってＢｉＣＭＯＳトランジスタを構成することができる。さらに、コレクタ電極をコレクタ領域に直接コンタクトさせることができるので、高速に動作させることにも有利である。このため、ＢｉＣＭＯＳトランジスタでは、キャリアが横方向に流れる横型のラテラルバイポーラトランジスタを適用することが望ましい。
ラテラルバイポーラトランジスタは、例えば、特許文献１に記載されている。特許文献１に記載されているラテラル型のＮＰＮトランジスタは、ＨＣＢＴ（Horizontal Current Bipolar Transistor）と呼ばれるトランジスタである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＵＳ  ２００５／００４０４９５  ＡＩ
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した特許文献１に記載されたＨＣＢＴでは、アン・ドープポリＳｉ膜９３およびＮ+ポリＳｉ膜９２をＴＭＡＨ（tetramethyl ammonium hydroxide ）による全面ウェットエッチングすることでエミッタ電極を形成している。
アン・ドープポリＳｉ膜９３およびＮ+ポリＳｉ膜９２は、多結晶シリコンである。その為、その表面には、様々な面方位が存在している。
ＴＭＡＨのエッチング特性として、エッチングレートがＳｉの結晶面方位に依存することが知られている。例えば、ＴＭＡＨの＜１００＞Ｓｉに対するエッチングレートは１．００μｍ／ｍｉｎであり、＜１１１＞Ｓｉに対するエッチングレートは０．０３３μｍ／ｍｉｎである。
【０００８】
先行技術であるポリＳｉ膜とＴＭＡＨによる全面エッチングの組み合わせによるエミッタ電極形成方法では、ポリＳｉ膜表面の面方位の影響により、エッチングレートの大小が生じる。結果として、均一な膜厚のエミッタ電極を形成することは極めて困難となる。
本発明は、上記した点に鑑みてなされたものであって、ＴＭＡＨエッチングによる加工ばらつきを解決し、エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性の良好な半導体装置、及び、このような半導体装置を形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した課題を解決するため、本発明の請求項１に記載の半導体装置は、半導体基板（例えば、図２に示したＳｉ基板１）上の活性領域（例えば、図２に示したＮ−ｈｉｌｌ層１１）と、前記活性領域（例えば、図２に示したＮ−ｈｉｌｌ層１１）を囲む素子分離領域（例えば、図２に示したシャロートレンチアイソレーション６）に開口されたオープン領域（例えば、図２に示したオープン領域２１）と、前記オープン領域上に形成されるアモルファスシリコン膜（例えば、図２に示したアモルファスＳｉ膜３０，３１）と、を備えたラテラルバイポーラトランジスタ（例えば、図２に示したＨＣＢＴ１００）を含む半導体装置であって、前記アモルファスシリコン膜は、前記活性領域が、前記アモルファスシリコン膜から露出させる厚みを有することを特徴とする。
【００１０】
本発明の請求項２に記載の半導体装置は、請求項１において、前記ラテラルバイポーラトランジスタと共にＣＭＯＳトランジスタ（例えば、図２に示したＣＭＯＳ２００）が混載され、前記ラテラルバイポーラトランジスタは、前記素子分離領域に前記オープン領域が開口されたことによって露出された前記活性領域周面の少なくとも一部を覆う保護膜（例えば、図２、図１９に示した極薄酸化膜２４）を備え、前記保護膜は、前記アモルファスシリコン膜が前記厚みまでエッチングされる際に前記活性領域がエッチングされることを防ぐ膜であることを特徴とする。
【００１１】
本発明の請求項３に記載の半導体装置の製造方法は、ラテラルバイポーラトランジスタを含む半導体装置の製造方法であって、前記ラテラルバイポーラトランジスタの活性領域のベース領域を外部へ接続するためのＥｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程（例えば、図１５（ａ））と、前記活性領域を囲む前記素子分離領域の所定の部分を除去して前記活性領域の周囲にオープン領域を形成する工程（例えば、図１６（ａ））と、前記オープン領域の形成によって露出した前記活性領域の側面であって、かつ前記Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域と一部が重なる領域にイオン注入して前記ラテラルバイポーラトランジスタのＩｎｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程（例えば、図１８（ａ））と、前記活性領域及び前記オープン領域を含む領域に不純物を含んだアモルファスシリコン膜を形成する工程（例えば、図２０（ａ）、（ｂ））と、前記アモルファスシリコン膜を所定の厚さだけエッチングするアモルファスシリコンエッチング工程（例えば、図２１（ａ）、（ｂ））と、前記アモルファスシリコンエッチング工程のエッチングにおいて残った前記不純物を含んだアモルファスシリコン膜から不純物を固層拡散させてエミッタ拡散層領域、コレクタ拡散層領域を形成する工程（例えば、図２５（ａ））と、を含むことを特徴とする。
【００１２】
本発明の請求項４に記載の半導体装置の製造方法は、請求項３において、前記ラテラルバイポーラトランジスタとＣＭＯＳトランジスタとが混載され、前記Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程は、前記ＣＭＯＳトランジスタのゲート電極をマスクにして不純物を注入する少なくとも１回のイオン注入工程（例えば、図１４（ｂ））の後に行われることを特徴とする。
本発明の請求項５に記載の半導体装置の製造方法は、請求項３または４において、前記活性領域の表面に、前記活性領域を後工程のエッチング時に保護する保護膜を形成する保護膜形成工程（例えば、図１９（ａ）、（ｂ））をさらに含むことを特徴とする。
【発明の効果】
【００１３】
本発明の請求項１に記載の発明によれば、オープン領域上に形成されたアモルファスシリコン膜を、アモルファスシリコン膜から前記活性領域が露出する厚みまでエッチングする工程において、均一の厚さにすることができる。このため、均一な膜厚のエミッタ電極を形成し、バイポーラトランジスタの電流のばらつきを抑えることができる。
具体的には、アモルファスシリコン膜とＴＭＡＨエッチングバックとの組み合わせによってエミッタ電極が形成されたバイポーラトランジスタでは、コレクタ電流のばらつきが２０％、ベース電流のばらつきが３１％であった。一方、ポリシリコン膜とＴＭＡＨエッチングバックとの組み合わせでエミッタ電極が形成されたバイポーラトランジスタでは、コレクタ電流のばらつきが４３％、ベース電流のばらつきは５６％であった。したがって、本技術によって均一性は大幅に向上する。なお、上記したばらつきは、標準偏差／平均値（％）によって定義されている。
【００１４】
本発明の請求項２によれば、ポリシリコン膜のエッチングの際に活性領域がエッチングされることを防ぐ保護膜を備えているので、ポリシリコン膜を活性領域が露出するまでエッチングした際にも活性領域までがエッチングされることがない。このため、ＢｉＣＭＯＳトランジスタの構造を有する半導体装置の特性の信頼性を高めることができる。また、製造の歩留まりを高め、製造コストの低廉化にも寄与することができる。
【００１５】
本発明の請求項３に記載の発明によれば、オープン領域上に形成されたアモルファスシリコン膜を、アモルファスシリコン膜から前記活性領域が露出する厚みまでエッチングする工程において、均一の厚さにすることができる。このため、均一な膜厚のエミッタ電極を形成し、バイポーラトランジスタの電流のばらつきを抑えることができる。
本発明の請求項４に記載の発明によれば、ラテラルバイポーラトランジスタの製造工程のうち、熱の影響を受けやすいＩｎｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程をＣＭＯＳトランジスタの少なくとも１回のイオン注入よりも後に実施することができる。このため、ＢｉＣＭＯＳトランジスタにおいて、ラテラルバイポーラトランジスタがＣＭＯＳトランジスタ製造時のイオン注入後になされる熱処理の影響を受けることを緩和することができる。
【００１６】
本発明の請求項５に記載の発明によれば、ポリシリコン膜のエッチングの際に活性領域がエッチングされることを防ぐ保護膜を備えているので、ポリシリコン膜を活性領域が露出するまでエッチングした際にも活性領域までがエッチングされることがない。このため、ＢｉＣＭＯＳトランジスタの構造を有する半導体装置の特性の信頼性を高めることができる。また、製造の歩留まりを高め、製造コストの低廉化にも寄与することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の半導体装置の上面図であって、ラテラルバイポーラトランジスタとＣＭＯＳトランジスタとが混載された状態を説明するための図である。
【図２】本発明の一実施形態の半導体装置の構成を説明するための断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図４】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図５】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図６】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図７】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図８】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図９】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１０】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１１】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１２】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１３】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１４】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１５】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１６】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１７】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１８】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図１９】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２０】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２１】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２２】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２３】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２４】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２５】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２６】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２７】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２８】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２９】本発明の一実施形態の半導体装置の製造方法で製造された半導体装置の特性を説明するためのグラフである。
【図３０】本発明の従来技術である特許文献に記載されているＨＣＢＴの断面図である。
【図３１】従来技術の問題点を説明するための図である。
【図３２】従来技術において活性領域がエッチングされた状態を模式的に示した図である。
【発明を実施するための形態】
【００１８】
以下、図を参照して本発明の一実施形態係る半導体装置、及び半導体装置の製造方法を説明する。
図１は、本実施形態の半導体装置の上面図であって、ラテラルバイポーラトランジスタとＣＭＯＳトランジスタとが混載された状態を説明するための図である。本実施形態の半導体装置は、図示したように、Ｓｉ基板１上に形成されたシャロートレンチアイソレーション６上にラテラルバイポーラトランジスタであるＨＣＢＴ１００と、ＣＭＯＳトランジスタ２００とを混載して構成されている。シャロートレンチアイソレーション６のうち、ＨＣＢＴ１００が形成されている領域をＨＣＢＴ領域６０、ＣＭＯＳトランジスタ２００が形成される領域をＣＭＯＳ領域７０と記す。
【００１９】
図示するように、ＨＣＢＴ１００は、コレクタ（Collector）、ベース（Base）、エミッタ（Emitter）を有している。コレクタはコレクタ電極３１Ｂを有し、エミッタはエミッタ電極３１Ａを有している。ベースは、活性領域（Ｎ−ｈｉｌｌ層）１１上のＥｘｔｒｉｎｓｉｃ  Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃＢａｓｅ層２３を有するが、上面からはＥｘｔｒｉｎｓｉｃ  Ｂａｓｅ層２０だけが見える。コレクタ、ベース、エミッタの各電極には図２に示すコンタクトホール５０を介して配線層５１が形成されている。
一方、ＣＭＯＳトランジスタ２００は、ウェル層１０上にゲート電極１３を形成して構成されている。ウェル層１０及びゲート電極１３には、図２に示すコンタクトホール５０を介して配線層５１が形成されている。
【００２０】
図２は、本実施形態の半導体装置の構成を説明するための断面図であって、図２（ａ）はＨＣＢＴ１００を示し、図２（Ｂ）はＣＭＯＳトランジスタ２００を示している。ＨＣＢＴ１００は、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６をエッチングすることによって開口されたオープン領域２１と、オープン領域２１内に形成されたポリＳｉ膜であるエミッタ電極３１Ａ、コレクタ電極３１Ｂと、Ｎ−ｈｉｌｌ層１１の少なくとも一部を覆う極薄酸化膜２４と、を有している。以降のエッチングでエミッタ電極３１Ａ、コレクタ電極３１Ｂとなるアモルファスシリコン（以下、アモルファスＳｉとも記す）膜は、Ｎ−ｈｉｌｌ層１１を露出させる厚さ（膜厚）を有している。
【００２１】
エミッタ電極３１Ａ、コレクタ電極３１ＢとなるアモルファスＳｉ膜は、Ｎ−ｈｉｌｌ層１１上に形成されたアモルファスＳｉ膜をエッチングすることによって図示する厚みに設定される。極薄酸化膜２４は、エミッタ電極３１Ａ、コレクタ電極３１Ｂを形成するためのエッチングの際にＮ−ｈｉｌｌ層１１がエッチングされることを防ぐ保護膜の一部である。本実施形態では、極薄酸化膜２４を、後述するアモルファスシリコンのエッチング工程においてＮ−ｈｉｌｌ層１１がエッチングされるのを防止する厚さを有するＳｉＯ2膜とする。ＨＣＢＴ１００のＮ−ｈｉｌｌ層１１には、ベース領域となるＥｘｔｒｉｎｓｉｃＢａｓｅ層２０及びＩｎｔｒｉｎｓｉｃＢａｓｅ層２３と、エミッタ拡散層３５とコレクタ拡散層３６とが設けられている。
【００２２】
エミッタ拡散層３５は、エミッタ電極３１Ａを介して配線層５１（図中Ｅと記す）と電気的に接続されている。また、コレクタ拡散層３６は、コレクタ電極３１Ｂを介して配線層５１（図中Ｃと記す）と電気的に接続されている。EｘｔｒｉｎｓｉｃＢａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ  Ｂａｓｅ層２３は、配線層５１（図中Ｂと記す）と電気的に接続されている。ＣＭＯＳ領域７０では、Ｓｉ基板にＰまたはＮのウェル層１０が形成されている。ＣＭＯＳトランジスタ２００は、ウェル層１０上のゲート電極１３下に形成されたゲート酸化膜１２を有している。また、ＣＭＯＳトランジスタ２００は、ゲート電極１３の両サイドに設けられたソースまたはドレインとなる不純物層３４を有している。不純物層３４には、ソース電極Ｓまたはドレイン電極Ｄとなる配線層５１と電気的に接続されている。
【００２３】
（製造プロセス）
以下、図３〜２７を用い、本実施形態の半導体装置の製造方法を説明する。図３〜２７において、（ａ）はＨＣＢＴ１００の製造プロセス、（ｂ）はＣＭＯＳトランジスタ２００の製造プロセスを説明している。本実施形態の製造方法では、Ｐ型のＳｉ基板１上にＣＭＯＳトランジスタ２００とＨＣＢＴ１００とを形成してＢｉＣＭＯＳトランジスタとする。本実施形態では、Ｓｉ基板１を、単結晶のＳｉから作成した抵抗値９〜１２Ω・ｃｍのウェハとする。
【００２４】
次に、本実施形態では、図３（ａ）、（ｂ）に示すように、Ｓｉ基板１上に酸化膜（ＳｉＯ2膜）２が形成される。続いて、酸化膜２上にＳｉ窒化膜（ＳｉＮ膜）３が形成される。酸化膜２は約１０ｎｍ、Ｓｉ窒化膜３は約１４０ｎｍの厚さである。なお、Ｓｉ窒化膜は多くの場合Ｓｉ3Ｎ4の組成を有している。
次に、図４（ａ）、（ｂ）に示すように、ＨＣＢＴ１００及びＣＭＯＳトランジスタ２００の活性領域に、活性領域を覆うレジストパターンＲ１が形成される。酸化膜２とＳｉ窒化膜３とは、レジストパターンＲ１をマスクにしてドライエッチングされ、パターニングされる。エッチングの後、レジストパターンＲ１はアッシング等によって剥離される。
【００２５】
Ｓｉ基板１は、図５（ａ）、（ｂ）に示すように、パターニングされた酸化膜２及びＳｉ窒化膜３をマスクにしてドライエッチングされる。ドライエッチングによってＳｉ基板１上にシャロートレンチ４が形成される。シャロートレンチ４の深さは、約３５０ｎｍである。シャロートレンチの形成後、図６（ａ）、（ｂ）に示すように、酸化膜５がＣＶＤ（Chemical Vapor Deposition）によって形成される。酸化膜５には、例えばＴＥＯＳ(（Tetra Ethyl Ortho Silicate）:Ｓｉ（ＯＣ2Ｈ5）4と酸素Ｏ2との反応で成膜される酸化膜）が使用される。ＴＥＯＳ膜の厚さは約６００ｎｍである。
【００２６】
酸化膜５は、図７（ａ）、（ｂ）に示したように、ＣＭＰ（Chemical Mechanical Planarization）によって平坦化処理される。平坦化処理によってシャロートレンチ４に酸化膜材料が埋め込まれてシャロートレンチアイソレーション６が形成される。ＣＭＰは、Ｓｉ窒化膜が全て除去される以前に停止する。このため、活性領域は、Ｓｉ窒化膜によって保護されて削られることがない。ＣＭＰ後のＳｉ窒化膜の残厚は、約６０ｎｍである。残ったＳｉ窒化膜は、ＣＭＰ後、完全に除去される。除去は、例えば、１５０℃のリン酸水溶液に約６０分浸液することによって可能である。
【００２７】
Ｓｉ窒化膜３の除去後、Ｓｉ窒化膜３下の酸化膜２が除去される。本実施形態では、フッ酸（ＨＦ）系の溶液でウェットエッチングすることにより酸化膜２を完全に除去している。ウェットエッチングは、例えば、ＨＦ：Ｈ2Ｏ＝１：９９の希フッ酸液に４〜５分浸液する条件で行われる。Ｓｉ窒化膜３、酸化膜２の除去後、図８（ａ）、（ｂ）に示すように、活性領域上が熱酸化処理されてパッド酸化膜７が形成される。パッド酸化膜７の厚さは、約１５ｎｍである。
【００２８】
次に、図９（ｂ）に示すように、ＣＭＯＳ領域７０に、イオン注入のため活性領域上だけを開口したパターンのレジストＲ２が形成される。このとき、図９（ａ）に示すように、ＨＣＢＴ領域６０の活性領域及びシャロートレンチアイソレーション６はレジストパターンＲ２に覆われている。レジストパターンＲ２は、ＣＭＯＳ領域７０のウェル層１０の形成や閾値の調整を目的にした各種イオン注入のマスクになる。このため、レジストパターンＲ２は、イオン注入の目的に応じて複数回付け替えられる場合がある。
【００２９】
イオン注入後、レジストパターンＲ２が剥離される。剥離後、注入されたイオンを拡散させるためにアニールがなされる。アニールは、例えば、９５０℃、１０秒のＲＴＡ（Rapid Thermal Annealing）によってなされる。アニールの結果、図１０（ｂ）のように、ウェル層１０が形成される。続いて、図１１（ａ）に示すように、ＨＣＢＴ領域６０にイオン注入するため、ＨＣＢＴ領域６０の活性領域だけを開口したレジストパターン３が形成される。このとき、図１１（ｂ）に示すように、ＣＭＯＳ領域７０の活性領域及びシャロートレンチアイソレーション６は、レジストパターンＲ３に覆われている。
【００３０】
ＨＣＢＴ領域６０の活性領域には、レジストパターンＲ３をマスクとしてＮ型の不純物がイオン注入される。Ｎ型不純物には、例えばリン（Ｐ）が使用される。注入エネルギーは、例えば、以下の３段階に設定して実施すると効果的である。
３．０×１０12／ｃｍ2，２２０ｋｅＶ
５．０×１０12／ｃｍ2，２２０ｋｅＶ
３．０×１０11／ｃｍ2，２２０ｋｅＶ
イオン注入の完了後、図１２（ａ）、（ｂ）に示すように、レジストパターンＲ３が剥離される。イオン注入によって形成されたＮ型不純物領域は、コレクタ拡散層として作用する領域となる。この領域を、Ｎ−ｈｉｌｌ層１１と記す。Ｎ−ｈｉｌｌ層１１上のパッド酸化膜７は、レジストパターンＲ３の剥離後に例えばフッ酸系の溶液によるウェットエッチングで除去される。
【００３１】
パッド酸化膜７の除去後、Ｎ−ｈｉｌｌ層１１上には、図１３（ａ）、（ｂ）に示すように、ゲート酸化膜１２が形成される。ゲート酸化膜１２は、例えば、８５０℃、４５秒のウェット酸化によって形成される約２．９ｎｍの酸化膜である。ゲート酸化膜１２上には、ポリＳｉ膜（図示せず）が形成される。ポリＳｉ膜は、例えばＣＶＤによって厚さ２５ｎｍに形成される。ポリＳｉ膜には、導電性を持たせるためにリンやボロン等が注入される。次に、ＣＭＯＳ領域７０の活性領域上に、ゲート電極の形状に対応したレジストパターン（図示せず）が形成される。そして、レジストパターンをマスクにし、ポリＳｉ膜をドライエッチングすることによって図１３（ｂ）に示したゲート電極１３が形成される。
【００３２】
ここで、本実施形態では、ゲート電極１３の端部のゲート酸化膜１２を強化する目的で、フッ酸による微弱なウェットエッチングをする。ウェットエッチングの後、再度熱酸化処理を行い、図１４（ａ）、（ｂ）に示す酸化膜１４を形成する。酸化膜１４の厚さは、約２．５ｎｍである。また、ＨＣＢＴ領域６０をカバーするレジストパターン（図示せず）を形成した後、ＣＭＯＳトランジスタ２００のエクステンションに相当するイオン注入によってＮ-層もしくはＰ-層１５が形成される。注入される不純物は、ＣＭＯＳトランジスタがＮＭＯＳトランジスタである場合には例えばリン、ＰＭＯＳトランジスタの場合は例えばボロンである。
【００３３】
次に、図１５（ａ）に示すように、ＨＣＢＴ領域６０の酸化膜１４上に、領域の一部をカバーするレジストパターンＲ４が形成される。レジストパターンＲ４をマスクにしてＰ型不純物をイオン注入することにより、ＨＣＢＴ１００のＮ−ｈｉｌｌ層１１にＥｘｔｒｉｎｓｉｃＢａｓｅ層２０が形成される。なお、この間、ＣＭＯＳ領域７０上は全てレジストパターンＲ４によって覆われている。このような本実施形態によれば、Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ層２０の形成時にＮ−ｈｉｌｌ層１１の側壁部分は露出していないため、後述するＩｎｔｒｉｎｓｉｃＢａｓｅ層２３に対して影響を及ぼすことを防止することができる。
【００３４】
ＥｘｔｒｉｎｓｉｃＢａｓｅ層２０を形成するために注入されるＰ型不純物は、例えばＢＦ2+であり、注入エネルギーは１５ｋｅｖ、注入量は１．５×１０15／ｃｍ2としてもよい。注入された不純物は、レジストパターンＲ４のアッシングによる剥離後、ＲＴＡをして活性化しておくことが望ましい。レジストパターンＲ４の剥離後、図１６（ａ）に示すように、シャロートレンチアイソレーション６上には、レジストパターンＲ５が形成される。レジストパターンＲ５はＨＣＢＴ領域６０の活性領域を挟むように形成されている。
【００３５】
レジストパターンＲ５をマスクにしてシャロートレンチアイソレーション６をウェットエッチングすることにより、オープン領域２１が形成される。ウェットエッチングによって膜減りした後のシャロートレンチアイソレーション６の部分６Ａの厚さは、約１００ｎｍである。酸化膜１４は、ウェットエッチング時に除去される。ウェットエッチングの完了後、レジストパターンＲ５は例えばアッシングによって剥離される。
【００３６】
次に、図１７（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０には、酸化膜２２が形成される。酸化膜２２は、例えばＣＶＤにより形成されるＴＥＯＳ膜である。酸化膜２２の厚さは、約１０ｎｍである。次に、図１８（ａ）、（ｂ）に示すように、レジストパターンＲ６がＨＣＢＴ領域６０、ＣＭＯＳ領域７０上に形成される。レジストパターンＲ６は、図１５に示したレジストパターンＲ４と同じパターンである。レジストパターンＲ６をマスクにして、ＨＣＢＴ領域６０の活性領域にＰ型不純物がイオン注入される。イオン注入により、Ｎ−ｈｉｌｌ層１１の側壁部分にＩｎｔｒｉｎｓｉｃＢａｓｅ層２３が形成される。イオン注入されるＰ型不純物は例えばＢＦ2+であり、例えば注入量７．０×１０13／ｃｍ2の不純物を注入エネルギー３５ｋｅｖで斜めから注入することが望ましい。レジストパターンＲ６は、イオン注入後にアッシング等によって剥離される。
【００３７】
レジストパターン６の剥離後、図１９（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０に極薄酸化膜２４が形成される。極薄酸化膜２４の形成は、例えば、７００℃の窒素雰囲気下において６０秒のＲＴＡをすることによって可能である。酸化膜２４の厚さは、約６〜８オングストロームである。酸化膜２４は、当然のことながらＣＭＯＳ領域７０においてシリコンを含む部材が露出している部分にも形成される。
【００３８】
図２０（ａ）、（ｂ）に示すように、極薄酸化膜２４上には、ＣＶＤによってアモルファスＳｉ膜３０が形成される。アモルファスＳｉ膜３０の成膜は、例えば、ｉｎ−ｓｉｔｕドープドポリＳｉを材料にして、５２０度の成膜温度によって行われる。本実施形態では、アモルファスＳｉ膜を、成膜温度を５００度〜５２０度で成膜することにより、面方位のないアモルファスＳｉ膜を得ることができる。なお、従来のプロセスで使用されているポリＳｉ膜は、例えば５８０度の成膜温度で成膜されていて、この場合、平均粒径が大凡３００μｍになる。
【００３９】
ｉｎ−ｓｉｔｕドープドポリＳｉとは、デポジション中に例えばリン等の高濃度のＮ型不純物を導入することができる部材をいう。本実施形態のアモルファスＳｉ膜３０は不純物濃度が約１．０×１０20／ｃｍ3であり、厚さは約５００ｎｍである。アモルファスＳｉ膜３０の厚さは、オープン領域２１を完全に埋め込んだ上に、アモルファスＳｉ膜３０の表面を平坦にすることを目的にして決定されている。
【００４０】
アモルファスＳｉ膜３０は、次の工程において、エッチングバッグされる。図２１（ａ）、（ｂ）は、エッチングバッグ完了後のＨＣＢＴ領域６０、ＣＭＯＳ領域７０を示している。この際、本実施形態では、被エッチング部材に面方位のないアモルファスシリコン膜を用いることで、ＴＭＡＨエッチングによる加工ばらつきを解決することができる。
エッチングバッグは、ＴＭＡＨ水溶液によって行われる。ＴＭＡＨ水溶液は、アモルファスＳｉ膜と酸化膜のエッチングの選択性が極めて高いエッチャントである。このため、エッチングバッグの間、ＨＣＢＴ１００のＮ−ｈｉｌｌ層１１とＣＭＯＳ領域７０のＣＭＯＳトランジスタ２００は極薄酸化膜２４によってエッチングダメージから保護される。
【００４１】
このような本実施形態では、Ｎ−ｈｉｌｌ層１１及びＣＭＯＳ領域７０をエッチングバッグ工程におけるダメージから保護することができるため、図３２に示したような活性領域が削り取られる現象を防ぐことができる。また、アモルファスＳｉ膜３０のＴＭＡＨ水溶液によるエッチングバッグは、等方的に進行する。このため、エッチングバッグ工程では、ＴＭＡＨ水溶液によるエッチング後のアモルファスＳｉ膜３０（アモルファスＳｉ膜３１として図中に示す）の表面を略平坦にすることができる。
【００４２】
次に、図２２（ａ）、（ｂ）に示すように、エッチングバッグ後のＨＣＢＴ領域６０及びＣＭＯＳ領域７０上にＣＶＤによってＴＥＯＳ膜である酸化膜３２が形成される。酸化膜３２の厚さは、約１００ｎｍである。形成された酸化膜３２は、ドライエッチングによってエッチングバッグされる。図２３（ａ）に示すように、エッチングバッグによってＨＣＢＴ領域６０の活性領域にサイドウォール３２Ａが形成される。また、図２３（ｂ）に示すように、ＣＭＯＳ領域７０では、ゲート電極１３のサイドウォール３２Ｂが形成される。
【００４３】
アモルファスＳｉ膜３１は、サイドウォール３２Ａにより、後の固層拡散の工程においてＨＣＢＴ領域６０の表面と電気的に分離される２つの部分を生じる。分離された部分は、それぞれエミッタ電極３１Ａ、コレクタ電極３１Ｂとなる。本実施形態によれば、エミッタ電極３１Ａとコレクタ電極３１Ｂとを分離するサイドウォール３２Ａと、ＣＭＯＳトランジスタ２００のサイドウォール３２Ｂを同時に形成することができる。
酸化膜３２がエッチングバッグされる際、Ｎ−ｈｉｌｌ層１１上面の極薄酸化膜２４は除去されて完成後のＨＣＢＴ１００において確認することはできない。しかし、Ｎ−ｈｉｌｌ層１１周面の極薄酸化膜２４は、図２（ａ）に示したようにＨＣＢＴ１００においても残っている。
【００４４】
次に、図２４（ａ）、（ｂ）のように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０上にＣＶＤによってＴＥＯＳ膜である酸化膜３３が形成される。また、酸化膜３３上からレジストパターンＲ７が形成される。酸化膜３３の厚さは、約１０ｎｍである。レジストパターンＲ７は、図２４（ａ）に示すように、ＨＣＢＴ領域６０を覆っていて、図２４（ｂ）のようにＣＭＯＳトランジスタ２００の活性領域を開口している。ＣＭＯＳ領域７０には、レジストパターンＲ７をマスクとして、不純物層３４を形成するためのイオン注入がされる。不純物層３４は、ＣＭＯＳトランジスタ２００がＮＭＯＳトランジスタである場合にはＮ+層であり、ＰＭＯＳトランジスタである場合にはＰ+層である。レジストパターンＲ７は、アッシング等によって剥離される。
【００４５】
イオン注入後、不純物層３４を活性化させるため、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０は、微量酸素を含んだ窒素雰囲気下でＲＴＡされる。ＲＴＡの条件は、例えば９５０℃で１０秒である。ＲＴＡにより、エミッタ電極３１Ａおよびコレクタ電極３１ＢからＮ型不純物であるリンが固層拡散する。固層拡散により、図２５（ａ）に示すように、Ｎ−ｈｉｌｌ１層の側壁部分にそれぞれエミッタ拡散層３５とコレクタ拡散層３６が同時に形成される。
【００４６】
次に、図２６（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０上に、ＣＶＤによってＴＥＯＳ膜である酸化膜４０が形成される。酸化膜４０の厚さは、約３０ｎｍである。次に、本実施形態では、図２７（ａ）に示すように、Ｎ−ｈｉｌｌ層１１上の一部をカバーするレジストパターンＲ８が形成される。レジストパターンＲ８をマスクとして、酸化膜４０がわずかにドライエッチングされる。酸化膜４０のエッチングにより、シリサイドによるＥｘｔｒｉｎｓｉｃＢａｓｅ層２０とＮ−ｈｉｌｌ層１１の短絡を防ぐことができる。また、酸化膜４０のエッチングにより、図２７（ａ）、（ｂ）のように、エミッタ・ベース間を分離するサイドウォール３２ＡとＣＭＯＳトランジスタ２００のサイドウォール３２Ｂの脇にサイドウォール４０Ａが形成される。ただし、サイドウォール４０Ａの幅はわずかであるため、ＨＣＢＴ１００及びＣＭＯＳトランジスタ２００の特性に影響することはない。
【００４７】
さらに、本実施形態では、金属膜として、Ｓｉ基板１の全面に例えばコバルト（Ｃｏ）膜がスパッタリングによって形成される。Ｃｏ膜が形成されたＳｉ基板１は、熱処理されてＣｏ層と直接接触するシリコン層またはポリＳｉ層上にコバルトシリサイド（ＣｏＳｉ）膜が形成される。すなわち、図２８（ａ）のように、サリサイドプロセスによって、ＥｘｔｒｉｎｓｉｃＢａｓｅ層２０上にコバルトシリサイド４１が自己整合的に形成される。コバルトシリサイド４１は、エミッタ電極３５、コレクタ拡散層３６のうちのサイドウォール４０Ａから露出している部分にも形成される。また、このサリサイドプロセスでは、図２８（ｂ）に示すように、ＣＭＯＳトランジスタ２００の不純物層３４にコバルトシリサイド４１が形成される。なお、コバルトシリサイド４１は、ゲート電極１３上にも形成されている。
【００４８】
次に、基板１上の全面に層間絶縁膜として、Ｓｉ窒化膜、ＰＳＧ膜、プラズマＴＥＯＳ膜等が積層される。積層された層間絶縁膜には、必要に応じてＣＭＰによる平坦化処理が施される。続いて、フォトリソグラフィー技術およびエッチング技術を用いてコバルトシリサイド４１上の層間絶縁膜が除去されて、コンタクトホール５０が形成される。コンタクトホール５０の形成後、Ｓｉ基板１の全面に、例えばアルミニウム合金膜がスパッタリングで形成される。
【００４９】
アルミニウム合金上に配線パターンのマスクを形成し、エッチングすることによって配線層５１が形成される。その後、Ｓｉ基板１にシンター処理が施されて半導体装置が完成する。以上説明した工程において、図５〜図８が本実施形態の素子分離領域を形成する工程に相当する。また、図１１（ａ）、図１２（ａ）が、ＨＣＢＴ１００の活性領域を形成する工程を説明し、図１４（ｂ）がＣＭＯＳトランジスタ２００のゲートをマスクにして少なくとも１回不純物を注入する工程を表している。
【００５０】
図１５（ａ）はＥｘｔｒｉｎｓｉｃ  Ｂａｓｅ領域を形成する工程を示し、図１６（ａ）はＮ−ｈｉｌｌ層１１を囲むシャロートレンチアイソレーション６の所定の部分を除去してＮ−ｈｉｌｌ層１１の周囲にオープン領域２１を形成する工程を示している。図１８（ａ）は、オープン領域２１の形成によって露出した前記活性領域の側面であって、かつＥｘｔｒｉｎｓｉｃＢａｓｅ層２０と一部が重なる領域にイオン注入してＩｎｔｒｉｎｓｉｃＢａｓｅ層２３を形成する工程を示している。
【００５１】
さらに、図１９（ａ）は、Ｎ−ｈｉｌｌ層１１の表面に、Ｎ−ｈｉｌｌ層１１を後の工程のエッチング時に保護する極薄酸化膜２４を形成する工程を説明している。図２０（ａ）、（ｂ）は、不純物を含んだアモルファスＳｉ膜を形成する工程を示していて、図２１（ａ）がアモルファスシリコンエッチング工程を示している。図２５（ａ）は、エミッタ拡散層領域、コレクタ拡散層領域を形成する工程を示している。以上説明したように、本実施形態では、ＨＣＢＴ１００とＣＭＯＳトランジスタ２００とを混載した半導体装置が実現できる。また、半導体製造装置のうち、ＨＣＢＴ１００のベースの形成工程に先立ってＣＭＯＳトランジスタ２００のイオン注入が少なくとも１回行われるため、ＣＭＯＳトランジスタにおけるイオン注入後の熱処理によってＨＣＢＴ１００の特性が影響を受けることを緩和することができる。
【００５２】
さらに、ＴＭＡＨ水溶液によるアモルファスＳｉ膜３０のエッチングバッグ工程に先立って、ＨＣＢＴ１００のＮ−ｈｉｌｌ層１１及びＣＭＯＳ領域７０上に極薄酸化膜２４を形成しておくことができる。このため、Ｎ−ｈｉｌｌ層１１及びＣＭＯＳ領域７０をエッチングバッグ工程におけるダメージから保護することができるため、図３２に示した活性領域が削り取られるという不都合が生じない。また、ＩｎｔｒｉｎｓｉｃＢａｓｅ層２３の形成に先立って、ＥｘｔｒｉｎｓｉｃＢａｓｅ層２０を形成しておくことができる。ＥｘｔｒｉｎｓｉｃＢａｓｅ層２０の形成時にＮ−ｈｉｌｌ層１１の側壁部分は露出していないため、ＥｘｔｒｉｎｓｉｃＢａｓｅ層２０形成のためのイオン注入がＩｎｔｒｉｎｓｉｃＢａｓｅ層２３に影響を及ぼすことを完全に防止することができる。
【００５３】
（実験例）
本発明の発明者は、以上説明した本実施形態の半導体装置の製造方法で半導体装置を製造した。図２９は、製造された半導体装置の特性を説明するための図であって、ＨＣＢＴ１００の特性を示している。図２９（ａ）は、コレクタ・エミッタ間の電圧Ｖｃｅとコレクタ電極に流れるコレクタ電流Ｉｃとの関係を示すＶｃ−Ｉｃ特性を示すグラフである。図２９（ｂ）は、遮断周波数ｆT、最大発振周波数ｆmaxとコレクタ電流Ｉｃとの関係を示すｆT／ｆmax−Ｉｃ特性を示すグラフである。なお、図２９（ａ）に示したＶｃ−Ｉｃ特性は、ベース、エミッタ間の電圧Ｖｂｅを０Ｖに固定して測定したものである。測定の結果、本実施形態のＨＣＢＴは、耐圧４．７Ｖ、遮断周波数４０ＧＨｚ、最大周波数５０ＧＨｚを実測値として得ることができることがわかった。
【００５４】
また、ウェハ面内におけるコレクタ電流、ベース電流のばらつきを図２９（ｃ）に示す。図２９（ｃ）は、コレクタ電流、ベース電流のばらつきを、エミッタ電極３１Ａ、コレクタ電極３１Ｂにアモルファスシリコンを用いた場合とポリシリコンを用いた場合とで比較して示している。図２９（ｃ）によれば、エミッタ電極３１Ａ、コレクタ電極３１Ｂにアモルファスシリコンを用いることにより、ポリシリコンを用いた場合よりもコレクタ電流、ベース電流共にばらつきを低減することが分かる。このため、本実施形態は、トランジスタ特性を図２９（ａ）（ｂ）に示した特性のまま、各電流の均一性を向上させることができる。
【符号の説明】
【００５５】
１  Ｓｉ基板、
２，５，１４，２２，３２，３３，４０  酸化膜
３  Ｓｉ窒化膜
４  シャロートレンチ
６，６Ａシャロートレンチアイソレーション
７  パッド酸化膜
１０  ウェル層
１１  Ｎ−ｈｉｌｌ層
１２  ゲート酸化膜
１３  ゲート電極
２０  Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ層
２１  オープン領域
２３  Ｉｎｔｒｉｎｓｉｃ  Ｂａｓｅ層
２４  極薄酸化膜
３０，３１  アモルファスシリコン膜
３１Ａ  エミッタ電極
３１Ｂ  コレクタ電極
３２Ａ  サイドウォール
３２Ｂ  サイドウォール
３４  不純物層
３５  エミッタ拡散層
３６  コレクタ拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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