(57)【要約】      （修正有）【課題】小型化の進んだ論理ダイと小型化が急速に進展していないメモリダイを含めた３次元エレクトロニクス・パッケージを提供する。【解決手段】平坦な表面１０７、メモリ・ダイ１１０および論理ダイ１２０を有する基板１０５を含むエレクトロニクス・パッケージ１００。メモリ・ダイの面１１８の外側表面１１６上に配置されたメモリ・ダイ接点１１４に相互接続されたメモリ回路構成要素１１２。論理ダイの面１２８の外側表面１２６上に配置された論理ダイ接点１２４に相互接続された論理回路構成要素１２２。メモリ・ダイの面が論理ダイの面と対向するように、メモリ・ダイ接点と論理ダイ接点とは相互接続される。複数の接合１３０が、基板の平坦な表面上の入出力接点１３２を論理ダイの面またはメモリ・ダイの面の一方の上の外部ダイ接点１３５に相互接続させる。一方の面は平坦な表面と対向し、他方の面は相互接続入出力接点に直接に接続されない。【選択図】図１Ｂ
2010232659.tif 000002
【特許請求の範囲】
【請求項１】
平坦な表面を有する基板と、
メモリ回路構成要素を有するメモリ・ダイであって、前記メモリ回路構成要素が、前記メモリ・ダイの面の外側表面上に配置されたメモリ・ダイ接点に相互接続されたメモリ・ダイと、
論理回路構成要素を有する論理ダイであって、前記論理回路構成要素が、前記論理ダイの面の外側表面上に配置された論理ダイ接点に相互接続され、前記メモリ・ダイの前記面が前記論理ダイの前記面と対向するように、前記メモリ・ダイ接点と前記論理ダイ接点とが相互接続された論理ダイと、
前記基板の前記平坦な表面上の相互接続入出力接点を前記論理ダイの前記面または前記メモリ・ダイの前記面の一方の上の外部ダイ接点に相互接続させる複数の接合であって、前記論理ダイ面または前記メモリ・ダイ面の前記一方が、前記平坦な表面と対向し、前記論理ダイ面または前記メモリ・ダイ面の他方が、前記相互接続入出力接点に直接に接続されない複数の接合とを備えたエレクトロニクス・パッケージ。
【請求項２】
前記メモリ・ダイが、前記論理ダイの中心部分に相互接続され、前記外部ダイ接点が、前記論理ダイの前記面の前記外側表面の周辺部分に配置された、請求項１に記載のパッケージ。
【請求項３】
前記入出力接点に相互接続されない前記メモリ・ダイまたは前記論理ダイの他方が、前記基板の空洞内に実質的に配置された、請求項１に記載のパッケージ。
【請求項４】
挿入体の第１の側部で終端する第１の端部と前記挿入体の第２の側部で終端する第２の反対側端部とを備えた本体貫通バイアを有する前記挿入体を更に含み、前記本体貫通バイアの前記第１の端部が、前記論理ダイまたは前記メモリ・ダイの前記一方の上で前記外部ダイ接点に相互接続され、
前記本体貫通バイアの前記第２の端部が、前記接合に接続された、請求項１に記載のパッケージ。
【請求項５】
前記本体貫通バイアの前記第１の端部に相互接続されない前記メモリ・ダイまたは前記論理ダイの他方が、前記挿入体の空洞内に実質的に配置された、請求項４に記載のパッケージ。
【請求項６】
前記基板の前記平坦な表面上の前記入出力接点が、導電トレースによって１つもしくは複数の電気的構成要素または前記基板上もしくは前記基板内の外部接続に電気的に結合された、請求項１に記載のパッケージ。
【請求項７】
エレクトロニクス・パッケージの製造方法であって、
メモリ・ダイを備えることであって、前記メモリ・ダイがメモリ回路構成要素を有し、前記メモリ回路構成要素が、前記メモリ・ダイの面の外側表面上に配置されたメモリ・ダイ接点に相互接続された、メモリ・ダイを備える処理と、
論理ダイを備えることであって、前記論理ダイが論理回路構成要素を有し、前記論理回路構成要素が、前記論理ダイの面の外側表面上に配置された論理ダイ接点に相互接続された、論理ダイを備える処理と、
前記メモリ・ダイの前記面が前記論理ダイの前記面と対向するように、前記メモリ・ダイ接点と前記論理ダイ接点とを相互接続する処理と、
基板の平坦な表面上の入出力接点を、前記論理ダイの前記面または前記メモリ・ダイの前記面の一方の上の外部ダイ接点に相互接続させる処理とを含み、前記論理ダイ面または前記メモリ・ダイ面の前記一方が、前記平坦な表面と対向し、前記論理ダイ面または前記メモリ・ダイ面の他方が、前記相互接続入出力接点に直接に接続されない方法。
【請求項８】
前記基板内に空洞を形成する処理を更に含み、前記相互接続する処理が、前記入出力接点に相互接続されない前記メモリ・ダイまたは前記論理ダイの他方を前記空洞内に実質的に配置する処理を更に含む、請求項７に記載の方法。
【請求項９】
挿入体であって、前記挿入体の第１の側部で終端する第１の端部と、前記挿入体の第２の側部で終端する第２の反対側端部とを備えた本体貫通バイアを有する挿入体を備える処理と、
前記本体貫通バイアの前記第１の端部を前記論理ダイまたはメモリ・ダイの一方の上の前記外部ダイ接点に相互接続する処理と、
前記入出力接点を前記本体貫通バイアの前記第２の端部へ前記相互接続する処理とを更に含む、請求項７に記載の方法。
【請求項１０】
前記挿入体内に空洞を形成する処理を更に含み、前記本体貫通バイアの前記第１の端部を前記外部ダイ接点に前記相互接続する処理が、前記入出力接点に相互接続されない前記メモリ・ダイまたは前記論理ダイの他方を前記挿入空洞内に実質的に配置する処理を含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、本願の譲渡人に譲渡された、Ｂｕｒｌｅｓｏｎらによる「Ｍｉｃｒｏｍａｃｈｉｎｅｄ  Ｓｉ  ｉｎｔｅｒｐｏｓｅｒ  ｆｏｒ  ３Ｄ  ｐａｃｋａｇｉｎｇ」という名称の２００９年３月２５日出願の米国仮特許出願第６１／２１１００４号の利益を主張し、その全体が本明細書に組み込まれる。
【０００２】
本願は、一般に、集積回路、より詳しくは３次元の集積回路パッケージを対象とする。
【背景技術】
【０００３】
エレクトロニクスの革命は、技術が数１０ミクロンの寸法から１０分の１ミクロン以下の寸法に移行し、１００分の１ミクロン以下の寸法を目指すにつれ、過渡的な小型化によって加速されてきた。デジタル論理回路は、技術小型化から恩恵を受け続けるが、アナログ、メモリおよび入力／出力（ｉ／ｏ）のブロックなどの他の回路ブロックは、それ程またはそれ程急速に小型化し得ない。更にまた、原子および光の波長の物理的限界が、ぶつかる壁になり始めている。したがって、ムーアの法則の基礎であったコスト／性能曲線が行き詰まり始めている。代替的方法により、このコスト／性能曲線の継続を促進することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第６１／２１１００４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術の欠陥に対処するために、本開示は、一実施形態においてエレクトロニクス・パッケージを提供する。このパッケージは、平坦な表面を有する基板、メモリ・ダイおよび論理ダイを含む。メモリ・ダイは、ある面の外側表面上に配置されたメモリ・ダイ接点に相互接続されたメモリ回路構成要素を有する。論理ダイは、その面の外側表面上に配置される論理ダイ接点に相互接続された論理回路構成要素を有する。メモリ・ダイ接点および論理ダイ接点は、メモリ・ダイの面が論理ダイの面と対向するように相互接続される。エレクトロニクス・パッケージは、基板の平坦な表面上の入出力接点を論理ダイの面またはメモリ・ダイの面の一方の上の外部ダイ接点に相互接続する複数の接合も含む。論理ダイまたはメモリ・ダイの一方の面は、平坦な表面と対向し、他方の論理ダイの面または当該メモリ・ダイの面は、相互接続入出力接点に直接に接続されない。
【課題を解決するための手段】
【０００６】
もう１つの実施形態は、エレクトロニクス・パッケージの製造方法である。この方法は、メモリ・ダイを備えることおよび論理ダイを備えることを含む。メモリ・ダイは、ある面の外側表面上に配置されるメモリ・ダイ接点に相互接続されたメモリ回路構成要素を有する。論理ダイは、ある面の外側表面上に配置される論理ダイ接点に相互接続された論理回路構成要素を有する。方法は、メモリ・ダイの面が論理ダイの面と対向するように、メモリ・ダイ接点と論理ダイ接点を相互接続させることも含む。方法は、基板の平坦な表面上の入出力接点を論理ダイの面またはメモリ・ダイの面の一方の上の外部ダイ接点に相互接続させることを更に含むが、ここで、論理ダイまたはメモリ・ダイの一方の面は、この平坦な表面と対向し、他方の論理ダイの面またはメモリ・ダイの面は、相互接続入出力接点に直接に接続されない。
【０００７】
本発明のより完全な理解のために、次に、添付の図面と共に以下の説明を参照する。
【図面の簡単な説明】
【０００８】
【図１Ａ】本開示のエレクトロニクス・パッケージ例の一部分の断面図である。
【図１Ｂ】図１Ａの図Ｂに対応するエレクトロニクス・パッケージ例の一部分の詳細断面図である。
【図１Ｃ】図１Ａの線Ｃ−Ｃに対応するエレクトロニクス・パッケージ例の一部分の詳細平面図である。
【図２】本開示の別のエレクトロニクス・パッケージ例の断面図である。
【図３】本開示の別のエレクトロニクス・パッケージ例の断面図である。
【図４】図１Ａ〜図３に示されたエレクトロニクス・パッケージなどの本開示のエレクトロニクス・パッケージの製造方法の実施形態例における選択的ステップを示す流れ図である。
【発明を実施するための形態】
【０００９】
本開示の実施形態は、３次元の垂直に相互接続された構造に好都合なように、従来の２次元の水平に相互接続された論理およびメモリ・ダイに取って代わる。特に、本開示のエレクトロニクス・パッケージは、ダイ面と対向する基板の表面上のｉ／ｏ接点への直接の直線接合を有するダイ面の１つと組み合わせて、メモリ・ダイと論理ダイとの間でアクティブ面間の垂直な相互接続を有する３次元の積層ダイ構造の利用から恩恵を受ける。この組合せにより、ダイ同士の間、およびダイの垂直スタックと基板との間で高密度の短い高速相互接続を提供することができる。
【００１０】
このようなパッケージ構成は、論理ダイおよびメモリ・ダイが並んで構成される場合、垂直に積重されたダイが前後逆に接続される場合、またはダイが、対向して接続されるが、１つのダイの後部端部は、基板への接続のために使用される場合のエレクトロニクス・パッケージ構成とは対照的である。これらの構成の全ては論理ダイとメモリ・ダイとの間、またはダイと基板との間で所望よりも長い相互接続を有するので却下される。
【００１１】
本開示の一部として、相互接続速度を犠牲にすることなく、高密度の相互接続を提供するために、基板上のｉ／ｏ接点と基板に相互接続される一方のダイの面上の接点とを相互接続する接合の長さを最小化することが非常に重要であることが認識された。特に、本開示の一部として、基板とダイの面との間の接合の長さは、垂直に積重されたダイおよび基板との間の通信の速度および密度を制御する新しい実効的な変数として認識された。
【００１２】
本開示の一実施形態はエレクトロニクス・パッケージである。図１Ａは、本開示のエレクトロニクス・パッケージ例１００の一部分の断面図を示す。図１Ｂは、図１Ａの図Ｂに対応するパッケージ例１００の詳細な断面図Ｂを示す。図１Ｃは、図１Ａで図線Ｃ−Ｃに対応するエレクトロニクス・パッケージ例の一部分の平面図を示す。
【００１３】
引き続き図１Ａ〜図１Ｃを参照すると、パッケージ１００は平坦な表面１０７を有する基板１０５を含む。パッケージ１００は、メモリ・ダイ１１０も含む。メモリ・ダイ１１０は、メモリ・ダイ１１０の表面１１８の外側表面１１６に配置され、メモリ・ダイ接点１１４に相互接続されたメモリ回路構成要素１１２（例えば、ＳＲＡＭまたはＤＲＡＭメモリ集積回路）を有する。パッケージ１００は、論理ダイ１２０も含む。論理ダイ１２０は、論理ダイ１２０の表面１２８の外側表面１２６に配置され、論理ダイ接点１２４に相互接続された論理回路構成要素１２２（例えば、ＣＭＯＳまたはＢｉ−ＣＭＯＳ論理集積回路）を有する。図１Ｂに示された詳細な図中に更に示されたように、メモリ・ダイ１１０の表面１１８が論理ダイ１２０の表面１２８と対向するように、メモリ・ダイ接点１１４と論理ダイ接点１２４とは相互接続される。
【００１４】
メモリ・ダイおよび論理ダイ１１０、１２０の面１１８、１２８は、回路構成要素１１２、１２２が、そのそれぞれの表面１１６、１２６にルーティングされるので、アクティブ（例えば、アクティブ面１１８またはアクティブ面１２８）と呼ぶことができる。
【００１５】
更に、パッケージ１００は、面１１８または面１２８の一方の面（例えば、図１Ａ〜図１Ｂに示された例における面１２８）が平坦な表面１０７と対向するように、基板１０５の平坦な表面１０７に配置された入出力接点１３２をその一方の論理ダイ１２０の面１２８またはメモリ・ダイ１１０の面１１８の上に配置された外部ダイ接点１３５に相互接続させる複数の接合１３０を備える。更に示されたように、他方の面（例えば、図１Ａ〜図１Ｂに示された例における面１１８）は、相互接続入出力接点１３２に直接に接続されない。例えば、メモリ・ダイ１１０のアクティブ表面１１８を入出力接点１３２に直接接続するためのダイ１１０を通過する長い配線接合または長い貫通孔はない。接合１３０は、いかなる電気伝導性材料からできていてもよい。接合１３０の一部の実施形態は、低抵抗で、機械的に強固な相互接続の急速な形成を容易にする金属または金属合金を含む。例えば、接合１３０は、リフロー接合、圧縮接合または熱圧着に適した銅、金、半田（例えば、スズの半田またはスズと金の合金半田、または他の金属合金）などの金属でできていてよい。例えば、一部の好ましい実施形態において、接合１３０は、金属２重層（例えば、金−金または銅−銅の２重層）、あるいは金属３重層（例えば、銅−半田−銅の３重層）でできた圧縮接合、リフロー接合または熱圧着を含むことができる。
【００１６】
更に、図１Ａに示されるように、ある場合には、ダイ１１０、１２０の対の間の面対面の相互接続の機械的安定性を改良するために、メモリ・ダイ１１０と論理ダイ１２０との間に誘電材料１３７を設置することができる。例えば、エポキシポリマーなどのポリマー誘電材料１３７は、ダイ１１０、１２０の間のスペースを埋めることができる。
【００１７】
図１Ａおよび図１Ｂに示された特定の構成に対して、論理ダイ１２０の面１２８上の外部ダイ接点１３５は、入出力接点１３２に相互接続される。しかし、他の実施形態においては、図１Ａおよび図１Ｂに示された実施形態と比較して、メモリ・ダイ１１０と論理ダイ１２０の位置は逆転することができる。そのような場合、メモリ・ダイの面上の外部接点は、基板１０５の入出力接点１３２に相互接続されることになり、外部接点を有するメモリ・ダイ１１０の面１１８は、平坦な表面１０７に対向し、論理ダイ１２０の他の面１２８は、相互接続入出力接点１３５（図示せず）に直接に接続されない。
【００１８】
図１Ａおよび図１Ｂで更に示されたように、一部の実施形態において、論理ダイ１２０の面１２８はメモリ・ダイ１１０の面１１８より大きくすることができる。面１１８と比較してより大きな面１２８を有することで、入出力接点１３２に直線で直接に接続することができる外部ダイ接点１３５の位置を提供することが容易になるので、これにより、入出力接点１３２と外部ダイ接点１３５との間の最短経路をもたらす。図１Ｂおよび図１Ｃに示されたように、メモリ・ダイ１１０は、論理ダイ１２０の面１２８の中心部分１４０に相互接続させることができ、外部接点１３５は、面１２８の周辺部分１４５に配置することができる。ある場合には、例えば図１Ｃに示されたように、外部ダイ接点１３５は、論理ダイ表面１２６上でダイ接点１２４を取り囲むことができる。しかし、他の実施形態において（図示せず）、メモリ・ダイ１１０は、論理ダイ１２０の非中心部分に相互接続させることができ、外部ダイ接点１３５は、ダイ接点１２４を取り囲む必要はない。
【００１９】
例えば、図１Ａおよび図１Ｂに示されるものと比較して、メモリ・ダイ１１０と論理ダイ１２０の位置が逆転する場合などの更に他の実施形態において、メモリ・ダイ１１０の面１１８が、論理ダイ１２０の面１２８より大きいことは有利であり得る（図示せず）。このような実施形態において、外部接点１３５は、メモリ・ダイ１１０の面１１８の周辺部領域に置くことができ、論理ダイ１２０は、メモリ・ダイ１１０の中心部分に相互接続させることができる（図示せず）。しかし、他の実施形態において（図示せず）、１つのダイ（例えば、論理ダイ１２０）は、メモリ・ダイ１１０の非中心部分に相互接続させることができ、外部ダイ接点１３５は、メモリ・ダイ表面１１６上でダイ接点１１４を取り囲む必要はない。
【００２０】
図１Ｂに提示された詳細な断面図に示されたように、一部の実施形態において、メモリ・ダイ接点１１４と論理ダイ接点１２４との間の相互接続は、約１００ミクロン以下、好ましくは５０ミクロン以下、より好ましくは２５〜１０ミクロンの範囲の直径１５２を有するマイクロ接合１５０を含む。直径１５２は、ダイ１１０、１２０が相互接続された後の変形されたマイクロ接合１５０に対するものである（例えば、マイクロ接合１５０を形成するためのリフローまたは圧縮処理後の間隔）。マイクロ接合１５０は、同じ材料からできていてよく、接合１３０に対して論じたのと同じ方法で形成することができる。
【００２１】
ダイ１１０、１２０が相互接続されて垂直スタック１５３を形成するとき、マイクロ接合の直径１５２は、メモリ・ダイ１１０の面１１８と論理ダイ１２０の面１２８との間の間隙距離１５４に等しい。マイクロ接合１５０を使用してダイ１１０、１２０を相互接続することが好ましいのは、これらの短い長さの接合により、単位面積あたり大きな数の相互接続点（例えば、高い相互接続密度）を有する構成が可能となるからである。メモリ・ダイの面１１８と論理ダイの面１２８との間の得られた間隙１５４が短いと、ダイ１１０、１２０間を伝わる電気信号の距離がより短いので、メモリ・ダイ１１０と論理ダイ１２０との間で情報のより高速な通信を容易にするので、直径１５２が小さいマイクロ接合１５０が好ましい。
【００２２】
一部の実施形態において、図１Ｃに提示された詳細な平面図に示されたように、マイクロ接合１５０は、隣接するマイクロ接合１５０間の約２００ミクロン以下のピッチ１５７を有するアレイ１５５（例えば、１次元または２次元のアレイ）状にレイアウトされる。図１Ｃに示されたように、ピッチ１５７は、ダイ１１０、１２０が相互接続された後の、隣接するマイクロ接合１５０間の縁部から縁部までの間隔を指す（例えば、マイクロ接合１５０を形成するためのリフローまたは圧縮処理後の間隔）。一部の実施形態において、２つのダイ１１０、１２０の構成要素１１２、１２２間の相互接続点の数を最大化することが望ましい。このような実施形態は、相互接続するために、その間にマイクロ接合１５０を備えたダイ１１０、１２０のそれぞれの面１１８、１２８上で単位面積あたりのメモリ・ダイ接点１１４および論理ダイ接点１２４の数を増大させること（例えば、相互接続の密度を増大する）によって促進される。相互接続の密度を増大するのは、隣接するマイクロ接合１５０間のピッチ１５７を短縮することによって促進できるが、ピッチ１５７を短縮するのは、マイクロ接合１５０の直径１５２を縮小することによって促進することができる。一部の実施形態において、接点１１４、１２４間の最短距離を有するのを容易にすると同時に、隣接するマイクロ接合１５０間の電気絶縁を確保するために、ピッチ１５７は、直径１５２の約２倍に等しいことが好ましい。
【００２３】
直径１５２に等しい、ダイ接点１１８、１２８の対を相互接続するマイクロ接合１５０のサイズは、ダイ１１０、１２０間で可能な最大密度の相互接続、ならびに接点１１８、１２８の個々の対の間の通信速度を制御するための重要な変数である。例えば、１平方ミリメートルあたりの所望の相互接続点の数が約４００に等しい場合、所望のピッチ１５７は約５０ミクロンに等しく、したがって、所望のマイクロ接合の直径１５２は、約２５ミクロン以下に等しい。例えば、１平方ミリメートルあたりの所望の相互接続点の数が約１０００に等しい場合、所望のピッチ１５７は約３０ミクロンに等しく、したがって、所望のマイクロ接合の直径１５２は、約１５ミクロン以下に等しい。
【００２４】
同様に、ｉ／ｏ接点１３２と外部ダイ接点１３５とを相互接続する接合１３０のサイズは、ダイ１５３の垂直スタックと基板１０５との間で可能な最大密度の相互接続、ならびに接点１３２、１３５の個々の対の間の通信速度を制御するための重要な変数であり得る。図１Ｂおよび図１Ｃに更に示されたように、入出力接点１３２と外部接点１３５とを相互接続する接合１３０の実施形態は、約４００ミクロン以下、より好ましくは約１００ミクロン以下、更により好ましくは約５０ミクロン以下の直径１６０を有することができる。このような実施形態において、外部接点１３５と入出力接点１３２との間の間隙距離１６２は、接合１３０の直径１６０に等しい。一部の実施形態において、隣接する接合１３０間のピッチ１６５は、接点１３２、１３５間の最短距離を確保すると同時に隣接する接合１３０間の電気絶縁を確保するために、直径１６０の約２倍に等しいことが好ましい。図１Ｃに示されたように、ピッチ１６５は、接合１３０が入出力接点１３２と外部接点１３５との間で形成された後の隣接する接合１３０間の縁部から縁部までの間隔を指す（例えば、接合１３０を形成するためのリフローまたは圧縮処理後の間隔）。例えば、ある場合には、外部接点１３５は、隣接する接合１３０間のピッチ１６５が約８００ミクロン以下、より好ましくは約４００ミクロン以下、更により好ましくは約２００ミクロン以下に等しくすることができ、相互接続の密度の相応な見込み増加が伴う。
【００２５】
例えば、一部の実施形態において、入出力接点１３２と外部ダイ接点１３５とを相互接続する接合１３０は、隣接する接合１３０間のピッチ１６５が約２００ミクロン以下であるアレイ１６７（例えば、１次元または２次元のアレイ）状にレイアウトされる。このような場合、接合１３０の直径１６０は、好ましくは約１００ミクロン以下であり、これは、入出力接点１３２と外部接点１３５との間の間隙１６２に等しい。例えば、ピッチ１６５が約５０ミクロンに等しい実施形態において、１平方ミリメートルあたりの相互接続点の数は約４００に等しく、ピッチ１６５が約３０ミクロンでは、１平方ミリメートルあたりの相互接続点の数は約１０００に等しい。直径１６０は、１つのダイ（例えば、ダイ１１０、１２０のうちの１つ）が入出力接点１３２に相互接続された後の変形された接合１６０に対するものである（例えば、接合１６０を形成するためのリフローまたは圧縮処理後の間隔）。
【００２６】
パッケージ１００の一部の構成において、基板に相互接続されたダイの間に位置する他のダイの存在は、高密度の相互接続および／または短い相互接続長を有する目的と干渉し得る。例えば、図１Ａまたは図１Ｂに示されたパッケージ１００構成に対して、メモリ・ダイ１１０は、論理ダイ１２０と基板１０５との間に配置される。したがって、メモリ・ダイの厚さ１７０（例えば、ある場合には１５０ミクロン）は、接合１３０の直径１６０が、ｉ／ｏ接点１３２と論理ダイ１２０の面１２８上の外部接点１３５との間の間隙１６２を埋めるのに十分大きくなければならないので、相互接続の長さを最小化する目的と物理的に干渉し得る。
【００２７】
したがって、一部の実施形態において、メモリ・ダイの厚さ１７０を縮小することは、それが、接合１３０が埋めなければならない間隙１６２を最小化することに役立つので有利となり得る。例えば、一部の実施形態において、メモリ・ダイの厚さ１７０は、約５０ミクロン以下、より好ましくは約１０ミクロンに等しくすることができる。他のパッケージ構成において、メモリ・ダイ１１０と論理ダイ１２０の位置を逆転した場合（図示せず）、論理ダイの厚さは、同様の縮小された厚さを有することができる。
【００２８】
更に他の実施形態において、基板空洞内のダイの１つの位置は、基板およびダイ上の接点を分離する距離を最小化するのに役立ち得る。このような実施形態の例が図２に示され、これは、本開示の別の例のエレクトロニクス・パッケージ１００の、図１Ｂに類似した断面図を提示する。
【００２９】
図２に示されたように、入出力接点１３２と直接に相互接続しない、メモリ・ダイ１１０または論理ダイ１２０の他方は（例えば、この例ではメモリ・ダイ１１０）、基板１０５の空洞２１０内に実質的に配置することができる。したがって、接合１３０が横断しなければならない間隙１６２は、図１Ｂに示された実施形態と比較して縮小される。図２に更に示されたように、空洞２１０は、メモリ・ダイ１１０が直接に基板１０５と接触しない十分な深さ２１２の空洞２１０内に実質的に配置された一方のメモリ・ダイ１１０（または、他の場合では論理ダイ）の厚さ１７０の一部分より大きい深さ２１２を有する。これは、ダイ１１０、１２０が基板１０５に取り付けられるときに、接合１３０、マイクロ接合１５０、またはダイ１１０、１２０への機械的応力および損傷を防止するので有利であり得る。
【００３０】
ある場合には、パッケージ基板１０５上でｉ／ｏ接点１３２の所望の密度を達成することは、例えば、ダイの一方の厚さ（例えば、図１Ａのメモリ・ダイ１１０の厚さ１７０）のため、あるいはｉ／ｏ接点１３２の所望の微細なピッチ（例えば、２０ミクロン以下のピッチ）を利用可能な方法（例えば、一定のプリント回路基板パッケージ基板）を用いて一定の種類の基板１０５上に形成するのは困難であるので、達成が困難であり得る。このような場合、パッケージが、ダイ１１０、１２０の対と基板１０５との間に配置された挿入体を更に含むことは有利であり得る。本明細書に使用される用語、挿入体は、例えば、高解像度光リソグラフィおよびエッチングの方法が、用いられている特定の基板（例えば、シリコン基板）上での使用に利用可能なので、その上に高ピッチの接点を形成できる半導体層または半導体多重層を指す。
【００３１】
このような実施形態の例が図３に示され、これは、本開示の別例のエレクトロニクス・パッケージ１００の、図１Ｂに類似した断面図を提示する。パッケージ１００は、本体貫通バイア３１０を有する挿入体３０５を更に含む。一部の好ましい実施形態において、挿入体３０５は、本体貫通バイア３１０の高密度の画定を促進するシリコンまたは他の半導体材料からできていてよい。本体貫通バイア３１０は、挿入体３０５の第１の側部３１７で終端する第１の端部３１５を有し、挿入体３０５の第２の側部３２２で終端する第２の反対側端部３２０を有する。本体貫通バイア３１０の端部３１５、３２０は、基板１０５とダイ１５３の垂直スタックとの間の相互接続のための内部接点として機能する。例えば、本体貫通バイア３１０の第１の端部３１５は、論理ダイ１２０（または他の実施形態においてはメモリ・ダイ１１０）上の外部ダイ接点１３５に相互接続することができる。本体貫通バイア３１０の第２の端部３２０は、基板１０５上でｉ／ｏ接点１３２と接触する接合１３０に接続することができる。本体貫通バイア３１０の第１の端部３１５と外部ダイ接点１３５は、基板１０５上のｉ／ｏ接点１３２に接触する接合１３０に対して先に論じたように、同じ材料からできており、同様のサイズで構成された接合３２５で相互接続することができる。
【００３２】
本開示の挿入体３０５の使用は、論理ダイおよびメモリ・ダイが、挿入体上で水平構成で相互接続される場合、またはダイが、ダイ間に配置された挿入体を通して垂直に相互接続される場合のエレクトロニクス・パッケージと対照的である。このようなパッケージ構成に伴う問題は、それらが、挿入体内または挿入体上の長い水平または垂直のルーティング・トレースの存在のために、ダイからダイ接点またはダイからｉ／ｏ接点の間でタイミング遅延を持ち込み得ることである。
【００３３】
一部の実施形態において、本体貫通バイア３１０は、約５０ミクロン以下の直径３３０を有し、これは、約１００ミクロン以下の本体貫通バイア３１０のピッチ３３５をもたらすことができる。ある場合には、直径３３０は、約４０〜５ミクロンの範囲にあり、それぞれ約８０ミクロン〜１０ミクロンの範囲で対応するピッチ３３５をもたらす。ある場合には、本体貫通バイア３１０の密度は、挿入体３１０の側部３１７、３２２の１平方ミリメートルあたり少なくとも約３００に対応する。
【００３４】
図３に更に示されたように、一部の実施形態において、挿入体３０５は空洞３４０を有することができる。基板空洞２１０に対して図２の状況で論じたのと同様に、挿入空洞３４０は、間隙距離３４５を短縮でき、したがって、本体貫通バイア３１０の第１の端部３１５と外部ダイ接点１３５との間の相互接続距離を短縮することができる。例えば、本体貫通バイア３１０の第１の端部３１５に直接に相互接続されないメモリ・ダイまたは論理ダイ１１０、１２０の他方（例えば、図３に示されたメモリ・ダイ１１０）は、挿入空洞３２０内に実質的に配置することができる。挿入空洞３４０は、空洞３４０内に実質的に配置された、メモリ・ダイまたは論理ダイ１１０、１２０の厚さ部分（例えば、メモリ・ダイの厚さ部分１７０）より大きい深さ３５０を有することができる。
【００３５】
図１Ａ〜図３に示されたパッケージ例などのパッケージの実施形態は、パッケージを完成するために、任意の数の他の構成要素を含むことができる。例えば、図１Ａに示されるなどの一部の実施形態において、平坦な表面１０７上のｉ／ｏ接点１３２は、１つまたは複数の他の電気的構成要素１８０（例えば、電源装置、電気的接地）、および／または基板１０５上または基板１０５内に配置された外部接続１８２に導電性トレース１７５を介して接続することができる。本開示から鑑みて、当業者ならば、パッケージ１００が含むことができる他の種類の構成要素には通じていよう。一部の実施形態において、パッケージ１００は、データ通信装置内のメモリおよび計算集約的用途における使用のための特定用途向け集積回路（ＡＳＩＣ）として構成することができる。
【００３６】
もう１つの実施形態は、エレクトロニクス・パッケージを製造する方法である。図４は、図１Ａ〜図３に示された任意のエレクトロニクス・パッケージなどの本開示のエレクトロニクス・パッケージの製造方法４００の実施形態例における選択的なステップを示す流れ図を提示する。
【００３７】
図１Ａ〜図３を続けて参照すると、方法４００は、メモリ・ダイ１１０を備えるステップ４０５を含む。メモリ・ダイ１１０は、メモリ・ダイ１１０の面１１８の外側表面１１６上に配置されたメモリ・ダイ接点１１４に相互接続されたメモリ回路構成要素１１２を有する。方法４００は、論理ダイ１２０を備えるステップ４１０も含む。論理ダイ１２０は、メモリ・ダイ１１０の面１２８の外側表面１２６上に配置された論理ダイ接点１２４に相互接続されたメモリ回路構成要素１２２を有する。方法４００は、メモリ・ダイ１１０の面１１８が論理ダイ１２０の面１２８と対向するように、メモリ・ダイ接点１１４と論理ダイ接点１２４とを相互接続させるステップ４１５を更に含む。方法４００は、基板１０５の平坦な表面１０７上のｉ／ｏ接点１３２を論理ダイ１２０の面１２８またはメモリ・ダイ１１０の面１１８のいずれかの上の外部ダイ接点１３５に相互接続させるステップ４２０をなお更に含む。その一方のメモリ・ダイの面１１８または論理ダイの面１２８は、基板１０５の平坦な表面１０７に対向し、他方の論理ダイの面１２８またはメモリ・ダイの面１１８は、相互接続入出力接点１３５に、直接に接続されない。
【００３８】
方法４００の一部の実施形態において、ステップ４０５でメモリ・ダイを備えることは、メモリ・ダイ１１０を形成するステップ４２２を含み、これは、メモリ・ダイ１１０の面１１８上または面１１８内でメモリ回路構成要素１１２を形成するステップ４２５を含み得る。同様に、論理ダイ（ステップ４１０）を備えることは、論理ダイ１２０を形成するステップ４３０を含み得、これは、論理ダイ１２０の面１２８上または面１２８内で論理回路構成要素１２２を形成するステップ４３２を含み得る。
【００３９】
当業者なら、半導体産業での標準的工程には通じていようが、この標準的工程は、ダイ内またはダイ上のメモリ回路および論理回路の製造、中間層金属および誘電層の形成、ならびにダイ上の表面接点の形成（例えば、メモリ・ダイ接点１１４、論理ダイ接点１２４および外部ダイ接点１３５）におけるステップ４２２〜４３２の一部として使用して、ダイ外部の他の構成要素との相互接続を容易にすることができる。接点１１４、１２４は、所望のピッチ（例えば、マイクロ接合１５０間のピッチ１５７と等しいピッチ）を持たせるように形成して、図１Ａ〜図１Ｃの状況で先に論じたように１平方ミリメートルあたり所望の数のダイからダイへの相互接続を形成するのを容易にすることができる。
【００４０】
方法４００の一部の実施形態において、ステップ４１５でメモリ・ダイ接点１１４と論理ダイ接点１２４とを相互接続させることは、接点１１４、１２４間のマイクロ接合１５０を形成するステップ４３５を含み得る。マイクロ接合１５０は、所望の直径１５２およびピッチ１５５を持たせるように形成して、図１Ａ〜図１Ｃの状況で先に論じたように１平方ミリメートルあたり所望の数のダイからダイへの相互接続を形成するのを容易にすることができる。
【００４１】
ある場合には、フリップ・チップ接合が、ステップ４３５の一部としてマイクロ接合１５０を形成するために使用することができる。当業者なら、ステップ４３５の一部として、メモリ・ダイおよび論理ダイ１１０、１２０の面１１８、１２８上で整列構造を形成することを含むフリップ・チップ接合を実行して、メモリ・ダイ接点１１４の論理ダイ接点１２４との適正な整合を容易にする工程には通じていよう。当業者なら、またステップ４１５の一部として、マイクロ・マニピュレータを使用して一方のダイを他方のダイ上に反転させ、例えば、半田ボール接合、圧縮接合、リフロー接合または熱圧着によってマイクロ接合１５０を形成する工程には通じていよう。
【００４２】
方法４００の一部の実施形態において、ステップ４２０で入出力接点１３２を外部ダイ接点１３５に相互接続させることは、接点１３２、１３５間で接合１３０を形成することを含み得る。例えば、ステップ４１５の状況で説明されたのと同様なフリップ・チップ接合をステップ４２０の一部として使用して、例えば、半田ボール、圧縮接合、リフロー接合または熱圧着が、直接に接点１３２、１３５に接触するように接合１３０を形成することができる。
【００４３】
方法４００の一部の実施形態は、メモリ・ダイ１１０と論理ダイ１２０との間の間隙１５４を誘電材料１３７で埋めるステップ４４０を更に含む。一部の好ましい実施形態において、ステップ４４０は、ダイ１１０、１２０がステップ４１５で相互接続された後に実行される。例えば、ステップ４４０の一部として、液体状のエポキシポリマーなどの十分な量の誘電材料１３７が間隙１５４に導入され、次いで硬化されて強固なポリマーを形成し、メモリ・ダイ１１０と論理ダイ１２０が誘電材料１３７によって少なくとも部分的に一体に保持されるようにできる。異なる実施形態において、誘電材料１３７は、間隙１５４を部分的に埋める、あるいは完全に埋めることができる。
【００４４】
方法４００の一部の実施形態は、基板１０５内で空洞２１０を形成するステップ４４５を更に含む。例えば、基板１０５の平坦な表面１０７での基板１０５の一部分は、微細加工して空洞２１０を形成することができる。あるいは、他の実施形態において、空洞２１０は、ステップ４４５でウェット化学エッチング、プラズマエッチングまたは反応性イオンエッチングの処理を使って形成され、半導体基板（例えば、シリコン基板）などの基板１０５の一部分を除去することができる。基板１０５が多重層パッケージ基板を含む場合など、更に他の実施形態において、異なる層２１５、２２０の一部分（例えば、図２に示された実施形態の半田マスク層２１５および金属層２２０）が、基板１０５の平坦な表面１０７上で導電トレース１７５およびｉ／ｏ接点１３２を画定するために使用されるフォトリソグラフィおよびエッチングの工程の一部として、ステップ４４５で除去することができる。
【００４５】
基板１０５で形成された空洞２１０がある場合では、相互接続のステップ４２０は、直接にではなく入出力接点１３２に相互接続されたメモリ・ダイ１１０または論理ダイ１２０の他方（例えば、図２に示された実施形態に対してはメモリ・ダイ１１０）を実質的に空洞２１０内に配置するステップ４５０を更に含むことができる。図２の状況で上で注意したように、これにより、入出力接点１３２と外部ダイ接点１３５とを相互接続させるのに必要な接合１３０のサイズを有利に縮小することができる。
【００４６】
方法４００の一部の実施形態は、挿入体３０５を備えるステップ４６０を更に含む。図３の状況で先に論じたように、本体３０５は、第１の側部３１７で終端する第１の端部３１５および本体３０５の第２の側部３２２で終端する第２の反対側端部３２０を備えた本体貫通バイア３１０を有する。このような実施形態において、入出力接点３５２を相互接続させるステップ４２０は、本体貫通バイア３１５の第１の端部３１５を論理ダイまたはメモリ・ダイ１１０、１２０の一方（例えば、図３の論理ダイ１２０）の上の外部ダイ接点１３５に相互接続させるステップ４６５を更に含むことができる。このような実施形態において、入出力接点３５２を相互接続させるステップ４２０は、本体貫通バイア３１０の第２の端部３２０を基板１０５の平坦な表面１０７上のｉ／ｏ接点１３２に相互接続させて、ｉ／ｏ接点１３２とダイ１２０の面１２８上の外部ダイ接点１３５との間の相互接続（図３）を完了するステップ４６７も含むことができる。例えば、ステップ４６７は、複数の接合１３０（図３）が、入出力接点１３２の個々別々の対と本体貫通バイア３１０の第２の端部３２０とを直接に接触させるように、基板１０５と挿入体３０５を一体にフリップ・チップ接合することを含むことができる。
【００４７】
方法４００の一部の実施形態は、ステップ４４０で備えられた挿入体３０５内に空洞３４０を形成するステップ４７０を更に含む。挿入空洞３４０は、ステップ４４５で基板空洞２１０の形成向けに説明されたのと同じ種類の工程によって形成することができる。空洞３４０が挿入体３０５内に形成される場合のこのような実施形態において、ｉ／ｏ接点１３２と外部ダイ接点１３５とを相互接続させるステップ４２０は、入出力接点１３２に直接に相互接続されないメモリ・ダイ１１０または論理ダイ１２０の他方（例えば、図３に示されたメモリ・ダイ１１０）を実質的に挿入空洞３４０内に配置するステップ４５０を含むことができる。
【００４８】
一部の実施形態において、ステップ４６５で挿入体３０５を備えることは、半導体層３６０（例えば、シリコン層）にエッチングして、本体貫通バイア３１０用に半導体層３６０を通る開口部３６５を形成するステップ４７５を更に含む。ダイ１１０、１２０の一方に高密度の相互接続を持たせることが望ましい場合の好ましい実施形態において、バイア開口部３６５は、５０ミクロン以下の直径３３０および約１００ミクロン以下のピッチ３３５を有する。バイア開口部３６５は、従来の化学蒸着法または物理蒸着法、または電気化学蒸着法を使用して、ステップ４７７で金属（例えば銅）で埋めることができる。
【００４９】
本出願に関係する当業者は、他の更なる追加、削除、置換および改変が、説明された実施形態に対して行うことができることを理解しよう。
【図１Ａ】
2010232659.tif 000003
【図１Ｂ】
2010232659.tif 000004
【図１Ｃ】
2010232659.tif 000005
【図２】
2010232659.tif 000006
【図３】
2010232659.tif 000007
【図４】
2010232659.tif 000008