(57)【要約】【課題】保持データを破壊することなくデータの読み出し及び書き込みを行なうＳＲＡＭの消費電力を低減する。【解決手段】本発明によるＳＲＡＭは、メモリセル１、列アドレスデコーダ１４、プリチャージ制御回路１５、プリチャージ回路１２１を具備する。プリチャージ制御回路１５は、外部クロック信号ＣＬＫに応じて複数の読み出し用ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１に対するプリチャージのタイミングを決定する。プリチャージ回路１２１は、非選択読み出し用ビット線対ＲＤＴｊ、ＲＤＢｊをプリチャージせずに、選択読み出し用ビット線対ＲＤＴｉ、ＲＤＢｉをプリチャージする。【選択図】図２
2010287266.tif 000002
【特許請求の範囲】
【請求項１】
複数の読み出し用ビット線対と複数の書き込み用ビット線対との交点領域のそれぞれに設けられたメモリセルと、
データの読み出し対象となる第１メモリセルに接続された第１読み出し用ビット線対と、他の第２読み出し用ビット線対とを、前記複数の読み出し用ビット線対から選択する列アドレスデコーダと、
外部クロック信号に応じて前記複数の読み出し用ビット線対に対するプリチャージのタイミングを決定するプリチャージ制御回路と、
前記第２読み出し用ビット線対をプリチャージせずに、前記第１読み出し用ビット線対をプリチャージするプリチャージ回路と
を具備する
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）。
【請求項２】
請求項１に記載のＳＲＡＭにおいて、
前記プリチャージ制御回路は、モード切り替え信号に応じて設定された大きさのプリチャージ電圧を前記プリチャージ回路に供給し、
前記プリチャージ回路は、前記プリチャージ電圧によって前記第１読み出し用ビット線対をプリチャージする
ＳＲＡＭ。
【請求項３】
請求項２に記載のＳＲＡＭにおいて、
前記プリチャージ制御回路は、モード切り替え信号に応じて高速動作モードと低速動作モードの一方に切り替え、前記高速動作モード時、電源電圧をプリチャージ電圧として前記プリチャージ回路に供給し、前記低速動作モード時、前記電源電圧より低いプリチャージ電圧を前記プリチャージ回路に供給し、
前記プリチャージ回路は、前記プリチャージ電圧によって前記第１読み出し用ビット線対をプリチャージする
ＳＲＡＭ。
【請求項４】
請求項１から３のいずれか１項に記載のＳＲＡＭにおいて、
前記外部クロック信号を遅延させて内部クロック信号を生成するパルス発生回路と、
前記内部クロックを遅延させて生成されたイネーブル信号に応じて、選択カラムのビット線対の電圧を検出するセンスアンプと
を更に具備し、
前記プリチャージ回路は、前記外部クロック信号のトリガエッジに応じて前記第１読み出し用ビット線対に対するプリチャージを開始し、前記内部クロック信号のトリガエッジに応じて前記第１読み出し線に対するプリチャージを終了する
ＳＲＡＭ。
【請求項５】
請求項４に記載のＳＲＡＭにおいて、
前記プリチャージ制御回路は、前記外部クロック信号の論理レベルと前記内部クロック信号の論理レベルの論理演算結果に応じて、プリチャージするタイミングを決定する
ＳＲＡＭ。
【請求項６】
請求項５に記載のＳＲＡＭにおいて、
前記プリチャージ制御回路は、モード切り替え信号に応じて高速動作モードと低速動作モードの一方に切り替え、
前記プリチャージ回路は、前記高速動作モードにおいて、前記内部クロック信号のハイレベル期間中、前記第１読み出し用ビット線対へのプリチャージを停止し、前記内部クロック信号のハイレベル期間を除く全期間、前記複数の読み出し用ビット線をプリチャージし、前記低速動作モードにおいて、前記外部クロック信号がハイレベル、且つ前記内部クロック信号がローレベルの期間中のみ前記第１読み出し用ビット線対をプリチャージし、前記外部クロック信号がハイレベル、且つ前記内部クロック信号がローレベルの期間以外の期間中、前記複数の読み出し用ビット線対に対するプリチャージを停止する
ＳＲＡＭ。
【請求項７】
複数の読み出し用ビット線対と複数の書き込み用ビット線対との交点領域のそれぞれに設けられたＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）へのアクセス方法において、
データの読み出し対象となる第１メモリセルに接続された第１読み出し用ビット線対と、他の第２読み出し用ビット線対とを、前記複数の読み出し用ビット線対から選択するステップと、
外部クロック信号に応じて前記複数の読み出し用ビット線対に対するプリチャージのタイミングを決定するステップと、
前記第２読み出し用ビット線対をプリチャージせずに、前記第１読み出し用ビット線対をプリチャージするステップと
を具備する
ＳＲＡＭへのアクセス方法。
【請求項８】
請求項７に記載のＳＲＡＭへのアクセス方法において、
モード切り替え信号に応じて設定された大きさのプリチャージ電圧を前記プリチャージ回路に供給するステップと、
を更に具備し、
前記プリチャージするステップは、前記プリチャージ電圧によって前記第１読み出し用ビット線対をプリチャージするステップを備える
ＳＲＡＭへのアクセス方法。
【請求項９】
請求項７又は８に記載のＳＲＡＭへのアクセス方法において、
モード切り替え信号に応じて高速動作モードと低速動作モードの一方に切り替えるステップと、
前記高速動作モード時、電源電圧をプリチャージ電圧として前記プリチャージ回路に供給するステップと、前記低速動作モード時、前記電源電圧より低いプリチャージ電圧を前記プリチャージ回路に供給ステップと、
を更に具備し、
前記プリチャージするステップは、前記プリチャージ電圧によって前記第１読み出し用ビット線対をプリチャージするステップを備える
ＳＲＡＭへのアクセス方法。
【請求項１０】
請求項７から９のいずれか１項に記載のＳＲＡＭへのアクセス方法において、
前記プリチャージのタイミングを決定するステップは、
前記外部クロック信号を遅延させて内部クロック信号を生成するステップと、
前記外部クロック信号のトリガエッジに応じて前記第１読み出し用ビット線対に対するプリチャージを開始するステップと、
前記内部クロック信号のトリガエッジに応じて前記第１読み出し線に対するプリチャージを終了するステップと
を備え、
前記内部クロックを遅延させて生成されたイネーブル信号に応じて、選択カラムのビット線対の電圧を検出するステップを更に具備する
ＳＲＡＭへのアクセス方法。
【請求項１１】
請求項１０に記載のＳＲＡＭへのアクセス方法において、
前記プリチャージのタイミングを決定するステップは、前記外部クロック信号の論理レベルと前記内部クロック信号の論理レベルの論理演算結果に応じて、プリチャージするタイミングを決定するステップを備える
ＳＲＡＭへのアクセス方法。
【請求項１２】
請求項１１に記載のＳＲＡＭへのアクセス方法において、
モード切り替え信号に応じて高速動作モードと低速動作モードの一方に切り替えるステップを更に具備し、
前記プリチャージするステップは、
前記高速動作モードにおいて、前記内部クロック信号のハイレベル期間中、前記第１読み出し用ビット線対へのプリチャージを停止し、前記内部クロック信号のハイレベル期間を除く全期間、前記複数の読み出し用ビット線をプリチャージするステップと、
前記低速動作モードにおいて、前記外部クロック信号がハイレベル、且つ前記内部クロック信号がローレベルの期間中のみ前記第１読み出し用ビット線対をプリチャージし、前記外部クロック信号がハイレベル、且つ前記内部クロック信号がローレベルの期間以外の期間中、前記複数の読み出し用ビット線対に対するプリチャージを停止するステップと
を備える
ＳＲＡＭへのアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期型デュアルポートＳＲＡＭ及び、同期型デュアルポートＳＲＡＭへのアクセス方法に関する。
【背景技術】
【０００２】
データの読み出しや書き込みの速度を向上させるため、メモリセルに対するアクセスを行なう前に、当該メモリセルに接続されたビット線をプリチャージする技術が知られている。又、プリチャージのタイミングを変更することで、メモリセルへのアクセス速度を変更することができる。例えば、特開２００１−７６４８９には、プリチャージのタイミングを変更することで高速動作モードと低速動作モードを切り替えるＳＲＡＭが記載されている（特許文献１参照）。
【０００３】
図１は、従来技術によるＳＲＡＭの構成を示す図である。図１を参照して、従来技術によるＳＲＡＭは、ビット線２１及びワード線２２に接続されたメモリセル２０、ワード線デコーダ２３（ＷＬＤＥＣ）、イコライズデコーダ２４（ＥＱＤＥＣ）、プリチャージデコーダ２５、センスアンプデコーダ２６（ＳＡＤＥＣ）、センスアンプ２７、カラムセレクタ２８を具備する。
【０００４】
ワード線デコーダ２５、イコライズデコーダ２４、プリチャージデコーダ２５、センスアンプデコーダ２６のそれぞれには、高速動作モードと低速動作モードを切り替えるための選択信号ＨＬ＿ＥＮが入力される。ワード線デコーダ２５は、ワード線信号に応じてワード線５の選択タイミングを制御する。イコライズデコーダ２４は、ＥＱ信号に応じてビット線対２１に接続されたイコライズ用トランジスタ３０のスイッチング動作タイミングを制御する。プリチャージデコーダ２５は、プリチャージ信号に応じてビット線対２１に接続されたプリチャージトランジスタ２９のスイッチング動作タイミングを制御する。センスアンプデコーダ２６は、イネーブル信号に応じてセンスアンプのセンスタイミングを制御する。
【０００５】
高速動作モードを示す選択信号ＨＬ＿ＥＮ信号が入力されると、プリチャージデコーダ２５は、全てのカラム（Ｂａｎｋ１〜４）に対してプリチャージを開始させる。この際、ワード線デコーダ２５、イコライズデコーダ２４、センスアンプデコーダ２６は、高速動作モードに応じたタイミングで各種動作を制御する。
【０００６】
一方、低速動作モードを示す選択信号ＨＬ＿ＥＮ信号が入力されると、プリチャージデコーダ２５は、プリチャージ信号を読み出し対象カラム（例えばＢａｎｋ１）に選択的に供給し、当該カラムのプリチャージトランジスタ２９のみがビット線対２１を電源電圧に充電（プリチャージ）する。この際、ワード線デコーダ２５、イコライズデコーダ２４、センスアンプデコーダ２６は、低速動作モードに応じたタイミングで各種動作を制御する。
【０００７】
このように、低速動作モードでは、データの読み出し対象ではないカラム（バンク）に対してプリチャージが行なわれないため、このカラムに対する充放電電流が削減される。すなわち。低速動作モードでは、アクセス速度は低下するが、選択的にプリチャージを行なっているため、消費電力を抑制する効果がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−７６４８９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
プロセスの微細化、低電圧化に伴ってＳＲＡＭのＳＮＭ（スタティックノイズマージン）の劣化が問題となる。ＳＮＭが小さいＳＲＡＭにおいて、非選択カラムに対しプリチャージを行なわない場合、非選択メモリセル自身によるリード動作によりビット線対の一方の電圧がＧＮＤレベルに引き下げられる恐れがある。この際、ビット線対の両方がＧＮＤレベルに引き下げられると、ＳＮＭが小さいメモリセルからデータを読み出す際、破壊読出しとなる可能性がある。しかし、特許文献１では、このような問題は考慮されていない。
【００１０】
又、特許文献１に記載のＳＲＡＭでは、選択されたビット線対のみがプリチャージされ、非選択ビット線対はプリチャージされずフローティングノードとなる。このような状態において、データの書き込みが行なわれ、選択ビット線対の電位がデータの入力によって急激に大きく変化すると、隣接するビット線対（読み出し時における非選択ビット線対）の電位（プリチャージレベル）は、ビット線間の寄生容量によるカップリングによって大きく変動する場合がある。更に、データの読み出し時、全てのイコライズトランジスタがオフ状態となることから、非選択ビット線対に差電位が生じる可能性が高まり、破壊読出しが加速される。特に、プロセスの微細化に伴い、ビット線の配置間隔が狭くなるとビット線間の寄生容量は大きくなり、カップリングによる影響は増大する。このため、微細化され、低電圧化されたＳＲＡＭにおいても、破壊読出しの発生を防止しながら消費電力を低減する技術が望まれている。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１２】
本発明によるＳＲＡＭは、メモリセル（１）、列アドレスデコーダ（１４）、プリチャージ制御回路（１５）、プリチャージ回路（１２１）を具備する。メモリセル（１）は、複数の読み出し用ビット線対（ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１）と複数の書き込み用ビット線対（ＷＤＴ、ＷＤＢ）との交点領域のそれぞれに設けられる。列アドレスデコーダ（１４）は、データの読み出し対象となる第１メモリセルに接続された第１読み出し用ビット線対（ＲＤＴｉ、ＲＤＢｉ）と、他の第２読み出し用ビット線対（ＲＤＴｊ、ＲＤＢｊ）とを、複数の読み出し用ビット線対（ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１）から選択する。プリチャージ制御回路（１５）は、外部クロック信号（ＣＬＫ）に応じて複数の読み出し用ビット線対（ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１）に対するプリチャージのタイミングを決定する。プリチャージ回路（１２１）は、第２読み出し用ビット線対（ＲＤＴｊ、ＲＤＢｊ）をプリチャージせずに、第１読み出し用ビット線対（ＲＤＴｉ、ＲＤＢｉ）をプリチャージする。
【００１３】
本発明によるＳＲＡＭへのアクセス方法は、複数の読み出し用ビット線対（ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１）と複数の書き込み用ビット線対（ＷＤＴ、ＷＤＢ）との交点領域のそれぞれに設けられたメモリセル（ＳＲＡＭ）へのアクセス方法である。本発明によるＳＲＡＭへのアクセス方法は、データの読み出し対象となる第１メモリセルに接続された第１読み出し用ビット線対（ＲＤＴｉ、ＲＤＢｉ）と、他の第２読み出し用ビット線対（ＲＤＴｊ、ＲＤＢｊ）とを、複数の読み出し用ビット線対（ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１）から選択するステップと、外部クロック信号（ＣＬＫ）に応じて複数の読み出し用ビット線対（ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１）に対するプリチャージのタイミングを決定するステップと、第２読み出し用ビット線対（ＲＤＴｊ、ＲＤＢｊ）をプリチャージせずに、第１読み出し用ビット線対（ＲＤＴｉ、ＲＤＢｉ）をプリチャージするステップとを具備する。
【００１４】
本発明では、データの読み出しの際、読み出し対象外の非選択ビット線へのプリチャージを行なわないため、データ読み出しのための充放電電流を削減することができる。又、読み出し動作時のみ、選択ビット線をプリチャージし、待機時におけるビット線へのプリチャージ電圧の供給を行なわない。このため、待機時におけるビット線へのリーク電流を抑制することができる。更にデュアルポートＳＲＡＭを採用しているため、ビット線を選択的にプリチャージしてもデータ破壊が起こらない。
【発明の効果】
【００１５】
本発明によれば、保持データを破壊することなくデータの読み出し及び書き込みを行なうＳＲＡＭの消費電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、従来技術によるＳＲＡＭの構成を示す図である。
【図２】図２は、本発明によるＳＲＡＭの構成を示す図である。
【図３】図３は、本発明によるメモリセル及び列選択プリチャージ回路の構成の一例を示す図である。
【図４】図４は、本発明によるプリチャージ制御回路で用いられる動作真理値表の一例を示す図である。
【図５】図５は、本発明によるＳＲＡＭの高速動作モード時における読み出し動作の一例を示すタイミングチャートである。
【図６】図６は、本発明によるＳＲＡＭの低速動作モード時における読み出し動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００１８】
（ＳＲＡＭの構成）
図２から図４を参照して、本発明によるＳＲＡＭの構成を説明する。本発明は、デュアルポートの同期型ＳＲＡＭに適用されることが好ましい。図２は、本発明によるＳＲＡＭの構成を示す図である。本発明によるＳＲＡＭは、読み出し回路１００（Ｒｅａｄ  Ｐｏｒｔ）及び書き込み回路２００（Ｗｒｉｔｅ  Ｐｏｒｔ）に接続されたメモリセルアレイ１０を備える。メモリセルアレイ１０は、読み出し用のビット線対ＲＤＴ、ＲＤＢ及びワード線ＲＷＬと、書き込み用のビット線対ＷＤＴ、ＷＤＢ及びワード線ＷＷＬとに接続され、アレイ状に配置された複数のメモリセル１を備える。メモリセル１は、読み出し用ビット線対ＲＤＴ、ＲＤＢ（書き込み用ビット線対ＷＤＴ、ＷＤＢ）と、読み出し用ワード線ＲＷＬ（書き込み用ワード線ＷＷＬ）との交点領域に設けられる。
【００１９】
図３は、本発明によるメモリセル１及び列選択プリチャージ回路１２の構成の一例を示す図である。図３を参照して、メモリセルアレイ１０には、一例としてビット線対毎に列（カラム）が形成される。ここでは、ｎ列のカラムが形成され、それぞれには、読み出し用ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１、及び、書き込み用ビット線対ＷＤＴ０、ＷＤＢ０〜ＷＤＴｎ−１、ＷＤＢｎ−１に接続されたメモリセル１−０〜１−（ｎ−１）が配置されている。例えば、０列目のカラムに配置されたメモリセル１−０は、読み出し用ビット線対ＲＤＴ０、ＲＤＢ０及び書き込み用ビット線対ＷＤＴ０、ＷＤＢ０に接続され、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬに接続される。０列目のカラムには、他のワード線ＲＷＬ、ＷＷＬに接続されるメモリセル１も配置されるが図３では省略される。同様に、ｎ−１列目のカラムに配置されたメモリセル１−（ｎ−１）は、読み出し用ビット線対ＲＤＴｎ−１、ＲＤＢｎ−１及び書き込み用ビット線対ＷＤＴｎ−１、ＷＤＢｎ−１に接続され、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬに接続される。ｎ−１列目のカラムには、他のワード線ＲＷＬ、ＷＷＬに接続されるメモリセル１も配置されるが図３では省略される。又、図３には省略したが１列目からｎ−１列目のカラムの構造についても同様である。
【００２０】
図３を参照して、本発明に係るメモリセル１は読み出し用ポートと書き込み用ポートの２つのポートに接続されたＳＲＡＭセルである。ここでは、メモリセル１−０の構成を説明するが、他のメモリセル１−１〜１−（ｎ−１）の構成は同様であるため、その説明は省略する。メモリセル１−０は、２つのＣＭＯＳインバータＩＮＶ１、ＩＮＶ２で構成された正帰還ループ（フリップフロップ）と、Ｎチャネル型ＭＯＳトランジスタＮ３〜Ｎ９（以下、アクセストランジスタＮ３〜Ｎ８と称す）を備える。インバータＩＮＶ１は、第１電源（電源電圧ＶＤＤ）と第２電源（ＧＮＤ）との間に接続されたＰチャネル型ＭＯＳトランジスタＰ１とＮチャネル型ＭＯＳトランジスタＮ１とを備え、第１記憶ノードを介してアクセストランジスタＮ３、Ｎ７に接続される。インバータＩＮＶ２は、第１電源（電源電圧ＶＤＤ）と第２電源（ＧＮＤ）との間に接続されたＰチャネル型ＭＯＳトランジスタＰ２とＮチャネル型ＭＯＳトランジスタＮ２とを備え、第２記憶ノードを介してアクセストランジスタＮ４、Ｎ８に接続される。
【００２１】
アクセストランジスタＮ３は、ゲートが書き込み用のワード線ＷＷＬ０に接続され、ソース及びドレインがビット線ＷＤＴ０とインバータＩＮＶ１の第１記憶ノードに接続される。これにより、アクセストランジスタＮ３は、ワード線ＷＷＬ０の信号レベル（論理レベル）に応じてビット線ＷＤＴ０と第１記憶ノードとの接続を制御する。アクセストランジスタＮ４は、ゲートが書き込み用のワード線ＷＷＬ０に接続され、ソース及びドレインがビット線ＷＤＢ０とインバータＩＮＶ２の第２記憶ノードに接続される。これにより、アクセストランジスタＮ４は、ワード線ＷＷＬ０の信号レベル（論理レベル）に応じてビット線ＷＤＢ０と第２記憶ノードとの接続を制御する。すなわち、アクセストランジスタＮ３、Ｎ４は、データを書き込む際にメモリセル１（記憶ノード）とビット線対との接続を制御する。
【００２２】
アクセストランジスタＮ５は、ゲートが読み出し用のワード線ＲＷＬ０に接続されソース及びドレインがビット線ＲＤＢ０とアクセストランジスタＮ７のドレインとの間に接続される。アクセストランジスタＮ７のゲートは、インバータＩＮＶ１の第１記憶ノードに接続され、ソースは第２電源（ＧＮＤ）に接続される。これにより、アクセストランジスタＮ５、Ｎ７は、ワード線ＲＷＬ０の信号レベル（論理レベル）に応じてビット線ＲＤＢ０と第１記憶ノードとの接続を制御する。アクセストランジスタＮ６は、ゲートが読み出し用のワード線ＲＷＬ０に接続されソース及びドレインがビット線ＲＤＴ０とアクセストランジスタＮ８のドレインとの間に接続される。アクセストランジスタＮ８のゲートは、インバータＩＮＶ２の第２記憶ノードに接続され、ソースは第２電源（ＧＮＤ）に接続される。これにより、アクセストランジスタＮ６、Ｎ８は、ワード線ＲＷＬ０の信号レベル（論理レベル）に応じてビット線ＲＤＴ０と第２記憶ノードとの接続を制御する。すなわち、アクセストランジスタＮ５〜Ｎ８は、データを読み出す際にメモリセル１（記憶ノード）とビット線対との接続を制御する。
【００２３】
図２を参照して、読み出し回路１００は、外部から入力されるクロック信号ＣＬＫ（以下、外部クロックＣＬＫと称す）に応じてメモリセルアレイ１０からデータを読み出す。読み出し回路１００は、読み出し用行アドレスデコーダ１１（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｄｅｃｏｄｅｒ：以下、行アドレスデコーダ１１と称す）、列選択プリチャージ回路１２（Ｃｏｌｕｍｎ  ＳＷ  ＆  Ｐｒｅｃｈａｒｇｅ）、センスアンプ１３（Ｓｅｎｓｅ  Ａｍｐ）、読み出し用列アドレスデコーダ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｄｅｃｏｄｅｒ：以下、列アドレスデコーダ１４と称す）、パルス発生回路１５を具備する。
【００２４】
行アドレスデコーダ１１は、読み出し用ワード線ＲＷＬの選択、非選択を制御する。詳細には、行アドレスデコーダ１１は、行アドレス選択信号ＲＡＤＤに応じて選択されたワード線ＲＷＬを活性化し（選択）、その他のワード線ＲＷＬを非活性化する（非選択）。この際、行アドレスデコーダ１１は、パルス発生回路１５において生成された内部クロック信号ＩＣＬＫ（以下、内部クロックＩＣＬＫと称す）に応じたタイミングでワード線ＲＷＬを選択する。
【００２５】
列選択プリチャージ回路１２は、列選択信号ＲＹＳＬに応じたカラム（ビット線対ＲＤＴ、ＲＤＢ）とセンスアンプ１３のデータ入力ＹＤＴ、ＹＤＢとを電気的に接続し、その他のカラム（ビット線対ＲＤＴ、ＲＤＢ）とデータ入力ＹＤＴ、ＹＤＢとの接続を遮断する。又、列選択プリチャージ回路１２は、プリチャージ制御信号ＲＰＣに応じてビット線対ＲＤＴ、ＲＤＢをプリチャージする。この際、列選択プリチャージ回路１２は、列アドレスデコーダ１４からのプリチャージ電圧ＶＰＣによってビット線対ＲＤＴ、ＲＤＢをプリチャージする。
【００２６】
図３を参照して、列選択プリチャージ回路１２の構成の詳細を説明する。列選択プリチャージ回路１２は、読み出し用ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１に対応して接続されたプリチャージ回路１２１−０〜１２１−（ｎ−１）と、列セレクタ１２２とを備える。プリチャージ回路１２１−０〜１２１−（ｎ−１）は、それぞれに対応して入力されるプリチャージ制御信号ＲＰＣ０〜ＲＰＣｎ−１に応じて、それぞれに接続されるビット線対ＲＤＴ、ＲＤＢをプリチャージ電圧ＶＰＣによってプリチャージする。
【００２７】
プリチャージ回路１２１−０は、それぞれのゲートに供給されるプリチャージ制御信号ＲＰＣ０に応じてオンオフが制御されるプリチャージトランジスタＰ３、Ｐ４とイコライズトランジスタＰ５を備える。プリチャージトランジスタＰ３、Ｐ４とイコライズトランジスタＰ５のゲートは共通接続されている。イコライズトランジスタＰ５のソース及びドレインは、ビット線ＲＤＢ０及びプリチャージトランジスタＰ３のドレインと、ビット線ＲＤＴ０及びプリチャージトランジスタＰ４との間に接続される。プリチャージトランジスタＰ３、Ｐ４のソースは、プリチャージ電圧ＶＰＣが供給される電源配線に接続される。このような構成により、プリチャージ回路１２１−０は、プリチャージ制御信号ＰＲＣ０の信号レベル（論理レベル）に応じて読み出し用のビット線対ＲＤＴ０、ＲＤＢ０をプリチャージする。本実施の形態では、プリチャージトランジスタＰ３、Ｐ４とイコライズトランジスタＰ５は、Ｐチャネル型ＭＯＳトランジスタであり、ローレベル“０”のプリチャージ制御信号ＲＰＣ０に応じてオン状態となり、ビット線対ＲＤＴ０、ＲＤＢ０をプリチャージする。他のプリチャージ回路１２１−１〜１２１−（ｎ−１）も同様な構成であるので、その説明は省略する。
【００２８】
列セレクタ１２２は、ｎビットの列選択信号ＲＹＳＬに応じて、センスアンプ１３のデータ入力ＹＤＴ、ＹＤＢに接続するビット線対を、ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１から選択する。
【００２９】
センスアンプ１３は、データ入力ＹＤＴ、ＴＤＢから入力された差動信号を増幅し、基準値と比較することで、メモリセル１から読み出されたデータの値を確定し、読み出しデータＤｏとして出力する。
【００３０】
図２を参照して、列アドレスデコーダ１４は、読み出し対象となる列（カラム）の選択、非選択を制御する。詳細には、列アドレスデコーダ１４は、列アドレス選択信号ＣＡＤＤに応じて、読み出し対象のビット線対ＲＤＴ、ＲＤＢを選択するための列選択信号ＲＹＳＬを出力する。又、列アドレスデコーダ１４は、ビット線対ＲＤＴ、ＲＤＢをプリチャージするタイミングやプリチャージ電圧ＶＰＣの大きさを決定するプリチャージ制御回路１４０（Ｒｅａｄ  Ｐｒｅｃｈａｒｇｅ  Ｃｏｎｔｒｏｌ）を備える。
【００３１】
プリチャージ制御回路１４０は、電源電圧ＶＤＤＣに応じたプリチャージ電圧ＶＰＣをプリチャージ回路１２１−０〜１２１−（ｎ−１）に供給する。この際、プリチャージ制御回路１４０は、パルス発生回路１５からの内部クロックＩＣＬＫと外部クロックＣＬＫとに応じたタイミングでプリチャージ制御信号ＲＰＣ（ＲＰＣ０〜ＲＰＣｎ−１）をプリチャージ回路１２１−０〜１２１−（ｎ−１）に出力する。
【００３２】
プリチャージ制御回路１４０は、モード切り替え信号ＬＳＭに応じて高速動作モードと低速動作モードの一方に切り替えられる。プリチャージ制御回路１４０は、モードの変更に応じてプリチャージ電圧ＶＯＣの大きさや、ビット線対ＲＤＴ、ＲＤＢのプリチャージタイミングを変更する。又、プリチャージ制御回路１４０は、列アドレス選択信号ＣＡＤＤに応じて選択カラムと非選択カラムを特定する。
【００３３】
プリチャージ制御回路１４０は、モード切り替え信号ＬＳＭ、外部クロックＣＬＫ、内部クロックＩＣＬＫのそれぞれの論理レベルに基づいた論理演算結果によって、ビット線対ＲＤＴ、ＲＤＢのプリチャージタイミングを決定する。例えば、プリチャージ制御回路１４０は、図４に示す動作真理値表に応じた論理演算によってプリチャージ動作を制御する。図４を参照して、モード切り替え信号ＬＳＭがローレベル“０”のとき、プリチャージ制御回路１４０は高速動作モードとなり、ハイレベル“１”のとき低速動作モードとなる。
【００３４】
高速動作モード時、プリチャージ制御回路１４０は、プリチャージ電圧ＶＰＣの大きさ（プリチャージレベル）をメモリセルに供給される電源電圧ＶＤＤと同じ電圧値に設定し、非選択カラムに対して出力するプリチャージ制御信号ＲＰＣを常にローレベル“０”に設定する。又、選択カラムに対しては、外部クロックＣＬＫの論理レベルに関係なく、内部クロックＩＣＬＫがローレベル“０”のとき、ローレベル“０”のプリチャージ制御信号ＲＰＣが出力され、内部クロックＩＣＬＫがハイレベル“１”のとき、ハイレベル“１”のプリチャージ制御信号ＲＰＣが出力される。これにより、高速動作モード時、非選択カラムにおけるビット線対（非選択ビット線対）には常に電源電圧ＶＤＤが供給され、選択カラムにおけるビット線対（選択ビット線対）には、内部クロックＩＣＬＫがローレベル“０”の期間のみ電源電圧ＶＤＤが供給され、ハイレベル“１”の期間、電源電圧ＶＤＤの供給が遮断される。
【００３５】
一方、低速動作モード時、プリチャージ制御回路１４０は、プリチャージレベルを電源電圧ＶＤＤ以下の電圧に設定し、非選択カラムに対して出力するプリチャージ制御信号ＲＰＣを常にハイレベル“１”に設定する。又、選択カラムに対しては、外部クロックＣＬＫがハイレベル“１”で内部クロックＩＣＬＫがローレベル“０”のときのみローレベル“０”のプリチャージ制御信号ＲＰＣが出力され、他の期間はハイレベル“１”のプリチャージ制御信号ＲＰＣが出力される。これにより、低速動作モード時、非選択カラムにおけるビット線対（非選択ビット線対）には常にプリチャージ電圧ＶＰＣは供給されず、選択カラムにおけるビット線対（選択ビット線対）には、外部クロックＣＬＫがハイレベル“１”且つ内部クロックＩＣＬＫがローレベル“０”の期間のみプリチャージ電圧ＶＰＣが供給され、その他の期間は、プリチャージ電圧ＶＰＣの供給は遮断される。ここで、低速動作モード時におけるプリチャージ電圧ＶＰＣは、ＳＮＭの劣化を抑制するためアクセストランジスタＮ５〜Ｎ８の閾値電圧より大きいことが好ましい。
【００３６】
内部クロックＩＣＬＫは、パルス発生回路１５によって生成される。図２を参照して、パルス発生回路１５は、クロック選択回路１５０、内部クロック生成回路１５３、イネーブル信号生成回路１５４を備える。クロック選択回路１５０は、外部クロックＣＬＫを遅延する遅延回路１５１と、モード切り替え信号ＬＳＭに応じて外部クロックＣＬＫと遅延回路１５１からの出力の一方を選択して内部クロック生成回路１５３に出力するセレクタ１５２とを備える。遅延回路１５１は、モード切り替え信号ＬＳＭに応じて遅延動作を停止しても構わない。この場合、低速動作モードを示すモード切り替え信号ＬＳＭに応じたときのみ外部クロックＣＬＫを遅延してセレクタ１５２に出力する。セレクタ１５２は、高速動作モードを示すモード切り替え信号ＬＳＭ（ローレベル“０”）に応じて外部クロックＣＬＫを選択し、低速動作モードを示すモード切り替え信号ＬＳＭ（ハイレベル“１”）に応じて遅延されたクロック信号を選択して内部クロック生成回路１５３に出力する。
【００３７】
内部クロック生成回路１５３は、クロック選択回路１５０（セレクタ１５２）によって選択されたクロック信号と、イネーブル信号生成回路１５４から出力されたセンスアンプイネーブル信号ＳＡＥとに応じたパルス幅の内部クロックＩＣＬＫを出力する。イネーブル信号生成回路１５４は、内部クロックＩＣＬＫを遅延させてセンスアンプイネーブル信号ＳＡＥとして出力する遅延回路である。内部クロック生成回路１５３は、クロック選択回路１５０から出力されたクロック信号の立上りエッジに応じて内部クロックＩＣＬＫを立ち上げ、センスアンプイネーブル信号ＳＡＥの立上りエッジに応じて内部クロックＩＣＬＫを立ち下げる。これにより、低速動作モード時、内部クロックＩＣＬＫの立上りエッジ（トリガエッジ）は外部クロックＣＬＫよりも遅延する。
【００３８】
以上のような構成により、高速動作モードでは、データを読み出す時以外の期間、全ての読み出し用ビット線対ＲＤＴ、ＲＤＢに対して電源電源電圧ＶＤＤが供給（プリチャージ）され、メモリセルへのアクセス時間が短縮される。一方、低速動作モードでは、データを読み出す直前の期間のみ選択ビット線対ＲＤＴ、ＲＤＢに対して電源電圧よりも低いプリチャージ電圧ＶＰＣが供給（プリチャージ）され、それ以外の期間、及び非選択ビット線に対するプリチャージ電圧ＶＰＣの供給は遮断される。これにより、データの読み出し時における選択／非選択ビット線の充放電電流と、非選択カラムのビット線からのリーク電流を削減することが可能となる。
【００３９】
（ＳＲＡＭのデータ読み出し動作）
次に、図５及び図６を参照して、本発明によるＳＲＡＭのデータ読み出し動作の詳細を説明する。図５は、本発明によるＳＲＡＭの高速動作モード時における読み出し動作の一例を示すタイミングチャートである。図６は、本発明によるＳＲＡＭの低速動作モード時における読み出し動作の一例を示すタイミングチャートである。
【００４０】
図５を参照して、高速動作モードにおけるＳＲＡＭのデータ読み出し動作の詳細を説明する。ここでは、メモリセル１−ｉからデータを読み取る場合について説明する。すなわち、ビット線対ＲＤＴｉ、ＲＤＢｉが選択され（選択カラム）、その他のビット線対ＲＤＴｊ、ＲＤＴｊ（ｊはｉ以外の整数）が非選択カラムとなる。
【００４１】
先ず、ローレベル“０”のモード切り替え信号ＬＳＭが入力されることで、ＳＲＡＭは高速動作モードに設定される。当初、外部クロックＣＬＫ及び内部クロックＩＣＬＫはローレベル“０”であり、選択カラム及び非選択カラムはともに電源電圧ＶＤＤでプリチャージされている（時刻Ｔ１）。
【００４２】
次に、外部クロックＣＬＫの立上りエッジ（トリガエッジ）に応じて内部クロックＩＣＬＫが立ち上がる（時刻Ｔ２）。この際、内部クロックＩＣＬＫの立上りエッジ（トリガエッジ）に応じて、選択ワード線ＲＷＬは活性化され、選択カラムに対する列選択信号ＲＹＳＬｉ及びプリチャージ制御信号ＲＰＣｉはハイレベル“１”に遷移する。活性化された選択ワード線ＲＷＬに接続されたメモリセル１−０〜１−（ｎ−１）は、ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１に電気的に接続される。又、ハイレベルの列選択信号ＲＹＳＬｉに応じて、ビット線対ＲＤＴｉ、ＲＤＢｉはセンスアンプ１３に接続される。これにより、ビット線対ＲＤＴｉ、ＲＤＢｉの差電圧がセンスアンプ１３のデータ入力ＹＤＴ、ＹＤＢに伝搬する。更に、ハイレベルのプリチャージ制御信号ＲＰＣｉに応じてビット線対ＲＤＴｉ、ＲＤＢｉへの電源電圧ＶＤＤの供給は遮断される。このとき、非選択ビット線ＲＤＴｊ、ＲＤＢｊに対する電源電圧ＶＤＤの供給は維持される。
【００４３】
高速動作モードでは、外部クロックＣＬＫの入力（立上り）によってＳＲＡＭが読み出し動作を開始する時刻Ｔ２まで、全てのプリチャージ制御信号ＲＰＣ０〜ＲＰＣｎ−１はローレベル“０”である。すなわち、この間、全てのビット線対には電源電圧ＶＤＤが供給された状態である。このため、時刻Ｔ２において、ワード線ＲＷＬの立上りに応じて全てのビット線対の充放電が行なわれる。
【００４４】
内部クロックＩＣＬＫの立上りエッジから所定の時間経過した後、センスアンプイネーブル信号ＳＡＥが立ち上がる（時刻Ｔ３）。これにより、センスアンプ１３は、選択ビット線対ＲＤＴｉ、ＲＤＢｉ間の差電圧をセンスし、読み出しデータＤｏとして出力する。
【００４５】
内部クロックＩＣＬＫは、読み出しデータＤｏの出力後（センスアンプイネーブル信号ＳＡＥの立上りエッジから所定の時間経過後）立ち下がる。内部クロックＩＣＬＫの立ち下がりエッジに応じて、選択ワード線ＲＷＬは非活性化され、選択カラムに対する列選択信号ＲＹＳＬｉ及びプリチャージ制御信号ＲＰＣｉはローレベル“０”に遷移する。これにより、メモリセル１−０〜１−（ｎ−１）とビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１との電気的接続は遮断される。又、ローレベルのプリチャージ制御信号ＲＰＣｉに応じてビット線対ＲＤＴｉ、ＲＤＢｉへの電源電圧ＶＤＤの供給が再び開始される。これにより、ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１は電源電圧ＶＤＤにチャージされる。
【００４６】
高速動作モードでは、外部クロックＣＬＫのトリガエッジの出現前に、ビット線対ＲＤＴ、ＲＤＢが電源電圧ＶＤＤにチャージされているため、トリガエッジの検出から読み出し対象メモリセルの選択までの時間が短縮される。又、電源電圧ＶＤＤでビット線対ＲＤＴ、ＲＤＢをプリチャージしているため、読み出し対象メモリセルの選択からデータセンスまでの時間が短縮される。尚、メモリセルに対するアクセス速度に応じて、高速動作モードにおけるプリチャージ電圧ＶＰＣを電源電圧ＶＤＤより低くしても良い。これにより、充放電電流を抑制し、高速動作モードにおいても消費電流を低減することができる。
【００４７】
次に、図６を参照して、低速動作モードにおけるＳＲＡＭのデータ読み出し動作の詳細を説明する。ここでは、高速動作モードと同様に、メモリセル１−ｉからデータを読み取る場合について説明する。すなわち、ビット線対ＲＤＴｉ、ＲＤＢｉが選択され（選択カラム）、その他のビット線対ＲＤＴｊ、ＲＤＴｊ（ｊはｉ以外の整数）が非選択カラムとなる。
【００４８】
先ず、ハイレベル“１”のモード切り替え信号ＬＳＭが入力されることで、ＳＲＡＭは低速動作モードに設定される。当初、外部クロックＣＬＫ及び内部クロックＩＣＬＫはローレベル“０”であるため、選択カラム、非選択カラムに対するプリチャージ信号ＲＰＣｉ、ＲＰＣｊはともにハイレベル“１”となる（時刻Ｔ１）。すなわち、低速動作モードにおける読み出し動作前、全てのビット線ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１に対するプリチャージ動作は行なわれない。
【００４９】
次に、内部クロックＣＬＫの生成前（ローレベル）における外部クロックＣＬＫの立上りエッジ（トリガエッジ）に応じて、選択カラムに対するプリチャージ制御信号ＲＰＣｉがローレベル“０”に遷移する（時刻Ｔ２）。これにより、選択カラム（ビット線対ＲＤＴｉ、ＲＤＢｉ）がプリチャージ電圧ＶＰＣによってプリチャージされる。プリチャージ電圧ＶＰＣは、電源電圧ＶＤＤより所定の値Ｘだけ低く設定されることが好ましい。これにより、ビット線からのリーク電流を低減することができる。一方、非選択カラムに対するプリチャージ制御信号ＲＰＣｊは、全ての期間を通してハイレベル“１”を維持する。すなわち、本発明によるＳＲＡＭでは、低速動作モードにおける読み出し動作の間、非選択ビット線対ＲＤＴｊ、ＲＤＢｊに対するプリチャージを停止する。
【００５０】
外部クロックＣＬＫから所定の時間経過した後、内部クロックＩＣＬＫが立ち上がる（時刻Ｔ３）。内部クロックＩＣＬＫの立上りエッジ（トリガエッジ）に応じて、選択ワード線ＲＷＬは活性化され、選択カラムに対する列選択信号ＲＹＳＬｉ及びプリチャージ制御信号ＲＰＣｉはハイレベル“１”に遷移する。活性化された選択ワード線ＲＷＬに接続されたメモリセル１−０〜１−（ｎ−１）は、ビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１に電気的に接続される。又、ハイレベルの列選択信号ＲＹＳＬｉに応じて、ビット線対ＲＤＴｉ、ＲＤＢｉはセンスアンプ１３に接続される。これにより、ビット線対ＲＤＴｉ、ＲＤＢｉの差電圧がセンスアンプ１３のデータ入力ＹＤＴ、ＹＤＢに伝搬する。更に、ハイレベルのプリチャージ制御信号ＲＰＣｉに応じてビット線対ＲＤＴｉ、ＲＤＢｉへのプリチャージ電圧ＶＰＣの供給は遮断される。
【００５１】
内部クロックＩＣＬＫの立上りエッジから所定の時間経過した後、センスアンプイネーブル信号ＳＡＥが立ち上がる（時刻Ｔ４）。これにより、センスアンプ１３は、選択ビット線対ＲＤＴｉ、ＲＤＢｉ間の差電圧をセンスし、読み出しデータＤｏとして出力する。
【００５２】
内部クロックＩＣＬＫは、読み出しデータＤｏの出力後（センスアンプイネーブル信号ＳＡＥの立上りエッジから所定の時間経過後）立ち下がる。内部クロックＩＣＬＫの立ち下がりエッジに応じて、選択ワード線ＲＷＬは非活性化され、選択カラムに対する列選択信号ＲＹＳＬｉはローレベル“０”に遷移する。これにより、メモリセル１−０〜１−（ｎ−１）とビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１との電気的接続は遮断される。又、読み出しデータＤｏの出力後もプリチャージ制御信号ＲＰＣｉは、ローレベル“０”を維持する。このため、本発明によるＳＲＡＭでは、データの読み出し後において、全てのビット線対ＲＤＴ０、ＲＤＢ０〜ＲＤＴｎ−１、ＲＤＢｎ−１に対するプリチャージ電圧の供給（充電）を停止する。
【００５３】
低速動作モードでは、データの書き込む直前に選択カラムのみをプリチャージし、他の非選択カラムに対するプリチャージ電圧の供給を停止する。非選択カラムのビット線対から電荷が放電されることがなく、非選択されたアクセスサイクルにおいて充電されることもないことから、非選択カラムにおける消費電力を削減することができる。
【００５４】
又、低速動作モードにおける待機状態では、全てのビット線対ＲＤＴ、ＲＤＢに対するプリチャージ電圧ＶＰＣの供給を停止している（プリチャージされない）。このため、読み出し用ビット線対ＲＤＴ、ＲＤＢからメモリセル１へのリーク電流を削減することができる。
【００５５】
ディファレンシャルタイプのＳＲＡＭは、データ入力ＹＤＴ、ＹＤＢに読み出された微小差電位を増幅して読み出すことで、高速な読み出し動作を実現する。この場合、ビット線対ＲＤＴ、ＲＤＢの電荷を高速に放電して差電位を得るため、アクセストランジスタＮ５〜Ｎ８の閾値電圧は、メモリセル１を構成するインバータＩＮＶ１、ＩＮＶ２のＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２よりも低く設定される。このため、高速動作モードでは、アクセストランジスタＮ５〜Ｎ８からのリーク電流が大きくなる。しかし、低速動作モードでは、待機時においては全ビット線、読み出し時においては非選択ビット線対へのプリチャージ電圧ＶＰＣの供給（プリチャージ）は行われるため、アクセストランジスタＮ５〜Ｎ８へのリーク電流を低減することができる。
【００５６】
又、本発明では、低速動作モード時のタイミング調整は、外部クロックＣＬＫの立上りエッジから内部クロックＩＣＬＫが立ち上がるまでにプリチャージが完了するように遅延調整するのみで実現できる。又、動作モードの切り替えにおいて、ＳＲＡＭ内部のタイミングマージンは、プリチャージ制御信号ＲＰＣのタイミングを除いて従来と変わらないため、設計も容易である。
【００５７】
本発明は特許文献１と異なり、ビット線のイコライズとプリチャージの制御を、共通のプリチャージ制御信号ＲＰＣで制御する。このため、イコライズ専用の信号線が不要となり、イコライズ専用の電流分だけ充放電電流を削減することができる。
【００５８】
本発明によるＳＲＡＭは、読み出しポートと書き込みポートが分離し、しかも読み出し動作がメモリセル１の保持データに影響を与えない構造である。このため、読み出し用のビット線対ＲＤＴ、ＲＤＢのプリチャージを行わなくてもメモリセルに記憶されたデータに影響はない。すなわち、非選択ビット線をプリチャージしなくても、データ破壊は生じない。従って、本発明によれば、データ破壊を生じることなく、ＳＲＡＭの消費電力を低減することができる。
【００５９】
又、本発明によれば、用途に応じて高速動作モードと低速動作モードを切り替えることができる。尚、切り替え機構を設けず、消費電力を低減する低速動作モード（省電力モード）のみを適用しても良い。
【００６０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００６１】
１、１−０〜１−（ｎ−１）：メモリセル
１０：メモリアレイ
１１：行アドレスデコーダ
１２：列選択プリチャージ回路
１３：センスアンプ
１４：列アドレスデコーダ
１５：パルス発生回路
１２１−０〜１２１（ｎ−１）：プリチャージ回路
１２２：列セレクタ
１４０：プリチャージ制御回路
１５０：クロック選択回路
１５１：遅延回路
１５２：セレクタ
１５３：内部クロック生成回路
１５４：イネーブル信号生成回路
ＲＤＴ、ＲＤＢ：読み出し用ビット線（ビット線対）
ＲＷＬ：読み出し用ワード線
ＶＰＣ：プリチャージ電圧
ＲＰＣ：プリチャージ制御信号
ＲＹＳＬ：列選択信号
ＣＬＫ：外部クロック信号
ＩＣＬＫ：内部クロック信号
ＳＡＥ：センスアンプイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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