(57)【要約】【課題】信号成分の加算平均化処理を行うことなく、信号成分に重畳される電源ノイズを除去する。【解決手段】画素１５から信号が読み出される場合、スイッチＳ１１をオンさせるとともに、スイッチＳ１２をオフさせることで、電源端子Ｔ１に供給された電源電圧Ｎｇを各画素１５に出力させ、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングを行わせた後、スイッチＳ１１をオフさせるとともに、スイッチＳ１２をオンさせることで、レギュレータ１８にて生成された電源電圧Ｒｇを各画素１５に出力させ、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングを行わせる。【選択図】      図１
2010273158.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ成分を含む電源電圧と、前記ノイズ成分が抑圧された電源電圧とを切り替えて、撮像素子の各画素に供給する切替部と、
前記画素から読み出された信号のリセットレベルのサンプリング時に前記ノイズ成分を含む電源電圧が前記画素に供給され、前記画素から読み出された信号の読み出しレベルのサンプリング時に前記ノイズ成分が抑圧された電源電圧が前記画素に供給されるように前記切替部を制御するタイミングジェネレータとを備えることを特徴とする電源ノイズ除去回路。
【請求項２】
前記ノイズ成分が抑圧された電源電圧を生成するレギュレータをさらに備えることを特徴とする請求項１に記載の電源ノイズ除去回路。
【請求項３】
前記レギュレータは、前記ノイズ成分を含む電源電圧よりも電圧値の大きな電源電圧から前記ノイズ成分が抑圧された電源電圧を生成することを特徴とする請求項２に記載の電源ノイズ除去回路。
【請求項４】
前記ノイズ成分を含む電源電圧を昇圧してから前記レギュレータに供給する昇圧回路をさらに備えることを特徴とする請求項２に記載の電源ノイズ除去回路。
【請求項５】
ノイズ成分が抑圧された電源電圧を生成するレギュレータと、
前記ノイズ成分が抑圧された電源電圧を昇圧する昇圧回路と、
ノイズ成分を含む電源電圧と、前記昇圧回路にて昇圧された電源電圧とを切り替えて、撮像素子の各画素に供給する切替部と、
前記画素から読み出された信号のリセットレベルのサンプリング時に前記ノイズ成分を含む電源電圧が前記画素に供給され、前記画素から読み出された信号の読み出しレベルのサンプリング時に前記昇圧回路にて昇圧された電源電圧が前記画素に供給されるように前記切替部を制御するタイミングジェネレータとを備えることを特徴とする電源ノイズ除去回路。
【請求項６】
撮像素子の各画素から読み出された信号の処理を行うことで差分信号を生成するロジック回路と、
ノイズ成分が抑圧された電源電圧を生成し、ロジック回路に供給するレギュレータと、
前記レギュレータにてノイズ成分が抑圧された電源電圧を昇圧する昇圧回路と、
ノイズ成分を含む電源電圧と、前記昇圧回路にて昇圧された電源電圧とを切り替えて、前記撮像素子の各画素に供給する切替部と、
前記画素から読み出された信号のリセットレベルのサンプリング時に前記ノイズ成分を含む電源電圧が前記画素に供給され、前記画素から読み出された信号の読み出しレベルのサンプリング時に前記昇圧回路にて昇圧された電源電圧が前記画素に供給されるように前記切替部を制御するタイミングジェネレータとを備えることを特徴とする電源ノイズ除去回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源ノイズ除去回路に関し、特に、ＣＭＯＳイメージセンサの画素出力信号に重畳される電源ノイズを除去する方法に適用して好適なものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、各画素からの信号は、垂直信号線を介してサンプルホールド信号変換回路に送られ、ＣＤＳ（相関２重サンプリング）にて信号成分の検出が行われている。
【０００３】
ここで、リセットレベルのサンプリング電圧をＶｃ、読み出しレベルのサンプリング電圧をＶｓとすると、ＣＤＳにて検出される信号成分はＶｃ−Ｖｓで与えることができる。
【０００４】
一方、各画素からの信号に電源ノイズが重畳されると、ＣＤＳにて検出される信号成分は以下の（１）式で与えることができる。
（Ｖｃ＋△Ｖｃ）−（Ｖｓ＋△Ｖｓ）＝（Ｖｃ−Ｖｓ）＋（△Ｖｃ−△Ｖｓ）
・・・（１）
ただし、△Ｖｃは、リセットレベルのサンプリング時の電源ノイズ、△Ｖｓは、読み出しレベルのサンプリング時の電源ノイズである。
【０００５】
ここで、電源ノイズ△Ｖｃ、△Ｖｓが互いに同じ値であれば、電源ノイズ△Ｖｃ、△Ｖｓは互いにキャンセルされ、電源ノイズ△Ｖｃ、△Ｖｓによる画質の劣化は現れることはないが、電源ノイズ△Ｖｃ、△Ｖｓはランダムに発生するため、電源ノイズ△Ｖｃ、△Ｖｓの値は互いに異なるのが一般的である。
【０００６】
また、例えば、特許文献１には、撮像素子のリセット時と露光後との電位差を複数回繰り返してＡＤ変換して得られた複数のデジタルコード値に対して加算平均化処理を施すことにより、ノイズの低減を図る方法が開示されている。
【０００７】
しかしながら、特許文献１に開示された方法では、ノイズの低減を図るために、撮像素子のリセット時と露光後との電位差が加算平均化処理される。このため、読み出しレベルのサンプリング時の実際の信号成分を取り出せなくなり、分解能の劣化を招くとともに、同一の画素の信号を何度もサンプリングする必要があり、処理に時間がかかるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１１２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、信号成分の加算平均化処理を行うことなく、信号成分に重畳される電源ノイズを除去することが可能な電源ノイズ除去回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、ノイズ成分を含む電源電圧と、前記ノイズ成分が抑圧された電源電圧とを切り替えて、撮像素子の各画素に供給する切替部と、前記画素から読み出された信号のリセットレベルのサンプリング時に前記ノイズ成分を含む電源電圧が前記画素に供給され、前記画素から読み出された信号の読み出しレベルのサンプリング時に前記ノイズ成分が抑圧された電源電圧が前記画素に供給されるように前記切替部を制御するタイミングジェネレータとを備えることを特徴とする電源ノイズ除去回路を提供する。
【００１１】
本発明の一態様によれば、ノイズ成分が抑圧された電源電圧を生成するレギュレータと、前記ノイズ成分が抑圧された電源電圧を昇圧する昇圧回路と、ノイズ成分を含む電源電圧と、前記昇圧回路にて昇圧された電源電圧とを切り替えて、撮像素子の各画素に供給する切替部と、前記画素から読み出された信号のリセットレベルのサンプリング時に前記ノイズ成分を含む電源電圧が前記画素に供給され、前記画素から読み出された信号の読み出しレベルのサンプリング時に前記昇圧回路にて昇圧された電源電圧が前記画素に供給されるように前記切替部を制御するタイミングジェネレータとを備えることを特徴とする電源ノイズ除去回路を提供する。
【００１２】
本発明の一態様によれば、撮像素子の各画素から読み出された信号の処理を行うことで差分信号を生成するロジック回路と、ノイズ成分が抑圧された電源電圧を生成し、ロジック回路に供給するレギュレータと、前記レギュレータにてノイズ成分が抑圧された電源電圧を昇圧する昇圧回路と、ノイズ成分を含む電源電圧と、前記昇圧回路にて昇圧された電源電圧とを切り替えて、前記撮像素子の各画素に供給する切替部と、前記画素から読み出された信号のリセットレベルのサンプリング時に前記ノイズ成分を含む電源電圧が前記画素に供給され、前記画素から読み出された信号の読み出しレベルのサンプリング時に前記昇圧回路にて昇圧された電源電圧が前記画素に供給されるように前記切替部を制御するタイミングジェネレータとを備えることを特徴とする電源ノイズ除去回路を提供する。
【発明の効果】
【００１３】
本発明によれば、信号成分の加算平均化処理を行うことなく、信号成分に重畳される電源ノイズを除去することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図２】図２は、図１の画素の回路構成の一例を示す図。
【図３】図３は、図２のスイッチＳ１〜Ｓ３のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャート。
【図４】図４は、図１のレギュレータ１８の概略構成を示すブロック図。
【図５】図５は、図２のスイッチＳ１１、Ｓ１２のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャート。
【図６】図６は、本発明の第２実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図７】図７は、図６のスイッチＳ１１、Ｓ１２のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャート。
【図８】図８は、本発明の第３実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図９】図９は、本発明の第４実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図１０】図１０は、本発明の第５実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図１１】図１１は、図１０のスイッチＳ０〜Ｓ３のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャート。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態に係る電源ノイズ除去回路について図面を参照しながら説明する。なお、以下の説明では、電源ノイズ除去回路をＣＭＯＳイメージセンサに適用した場合を例にとる。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図である。
図１において、ＣＭＯＳイメージセンサには、画素アレイ１１、行選択回路１２、サンプルホールド信号変換回路群１３、列選択回路１４、タイミングジェネレータ１７、レギュレータ１８、スイッチＳ１１、Ｓ１２および電源端子Ｔ１が設けられている。ここで、画素アレイ１１には、光電変換を行う画素１５がｍ行ｎ列（ｍ、ｎは１以上の整数）に渡って配置されている。行選択回路１２は、読み出し対象となる画素１５が配列された行を選択することができる。列選択回路１４は、読み出し対象となる画素１５が配列された列を選択することができる。サンプルホールド信号変換回路群１３には、画素１５が配列された列ごとに、サンプルホールド信号変換回路１６が設けられている。
【００１７】
ここで、サンプルホールド信号変換回路１６は、垂直信号線ＮＳＩＧを介して各画素１５に列ごとに接続されている。そして、サンプルホールド信号変換回路１６は、各画素１５から信号が読み出された場合、ＣＤＳにて信号成分を検出することができる。レギュレータ１８は、ノイズ成分を含む電源電圧Ｎｇからノイズ成分が抑圧された電源電圧Ｒｇを生成することができる。スイッチＳ１１は、各画素１５に供給される電源電圧を、ノイズ成分を含む電源電圧Ｎｇに切り替えることができる。スイッチＳ１２は、各画素１５に供給される電源電圧を、ノイズ成分が抑圧された電源電圧Ｒｇに切り替えることができる。タイミングジェネレータ１７は、行選択回路１２、サンプルホールド信号変換回路群１３、列選択回路１４およびスイッチＳ１１、Ｓ１２を動作させるタイミングを制御することができる。電源端子Ｔ１は、電源電圧Ｎｇを入力することができる。なお、電源電圧Ｎｇには電源ノイズが重畳されていてもよい。
【００１８】
なお、図１の第１実施形態では、各画素１５から読み出された信号を検出するために、サンプルホールド信号変換回路１６を用いる方法について説明したが、サンプルホールド信号変換回路１６の代わりにＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）回路を用いるようにしてもよい。
【００１９】
図２は、図１の画素の回路構成の一例を示す図である。
図２において、図１の画素１５には、フォトダイオードＰＤ、読み出しトランジスタＭ１、リセットトランジスタＭ２、行選択トランジスタＭ３および転送トランジスタＭ４が設けられている。
【００２０】
そして、読み出しトランジスタＭ１のソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＭ１のゲートは、読み出し信号線ＲＤに接続されている。また、リセットトランジスタＭ２のソースは、読み出しトランジスタＭ１のドレインに接続され、リセットトランジスタＭ２のゲートは、リセット信号線ＲＳに接続され、リセットトランジスタＭ２のドレインは、電源線ＤＬに接続されている。また、選択トランジスタＭ３のゲートは、行選択線ＡＤＲに接続され、選択トランジスタＭ３のドレインは、電源線ＤＬに接続されている。また、転送トランジスタＭ４のソースは、垂直信号線ＮＳＩＧを介して電流源１９およびサンプルホールド信号変換回路１６に接続され、転送トランジスタＭ４のゲートは、読み出しトランジスタＭ１のドレインに接続され、転送トランジスタＭ４のドレインは、選択トランジスタＭ３のソースに接続されている。
【００２１】
また、電源線ＤＬは、スイッチＳ１１を介して電源端子Ｔ１に接続されるとともに、スイッチＳ１２およびレギュレータ１８を順次介して電源端子Ｔ１に接続されている。
【００２２】
ここで、転送トランジスタＭ４のゲートと電源線ＤＬとの間には寄生容量ＣＦ１が接続され、転送トランジスタＭ４のゲートとグランドとの間には寄生容量ＣＦ２が接続されている。
【００２３】
また、サンプルホールド信号変換回路１６には、スイッチＳ１〜Ｓ３、コンデンサＣＡＰ１〜ＣＡＰ３およびインバータＩＶ１が設けられている。なお、サンプルホールド信号変換回路１６には、所定の期間内のカウント値をデジタル値に変換するＴ／Ｄ変換器を差動増幅器ＡＭＰ１の後段に設けるようにしてもよい。また、図１のタイミングジェネレータ１７には、ランプ波信号を発生するランプ波発生回路２０が設けられている。
【００２４】
そして、コンデンサＣＡＰ１の一端は、スイッチＳ２を介してランプ波発生回路２０に接続されている。また、コンデンサＣＡＰ２の一端は、コンデンサＣＡＰ１の他端に接続されるとともに、スイッチＳ１を介して垂直信号線ＮＳＩＧに接続されている。また、コンデンサＣＡＰ２の他端は、インバータＩＶ１を介してコンデンサＣＡＰ３に接続されている。
【００２５】
なお、図２の例では、図１の画素１５に行選択トランジスタＭ３および行選択線ＡＤＲを設ける方法について説明したが、行選択トランジスタＭ３および行選択線ＡＤＲはなくてもよい。
【００２６】
図３は、図２のスイッチＳ１〜Ｓ３のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャートである。
図３において、図２の画素１５から信号が読み出される場合、その画素１５が含まれる行が行選択回路１２にて選択され、その行の行選択線ＡＤＲの電位がロウレベルからハイレベルに変化する。そして、行選択線ＡＤＲの電位がロウレベルからハイレベルに変化すると、図２の選択トランジスタＭ３がオンする。
【００２７】
次に、図２の選択トランジスタＭ３がオンすると、リセット信号線ＲＳにリセットパルスが出力される。そして、リセット信号線ＲＳにリセットパルスが出力されると、リセットトランジスタＭ２がオンする。そして、リセットトランジスタＭ２がオンすると、転送トランジスタＭ４がオンし、垂直信号線ＮＳＩＧが電源線ＤＬに接続されることで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される。
【００２８】
ここで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される場合、図１のタイミングジェネレータ１７にてスイッチＳ１〜Ｓ３はオフされ、垂直信号線ＮＳＩＧはサンプルホールド信号変換回路１６と切り離される。
【００２９】
そして、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる場合、タイミングジェネレータ１７にてスイッチＳ１、Ｓ３がオンされる。ここで、スイッチＳ１がオンされると、垂直信号線ＮＳＩＧはサンプルホールド信号変換回路１６と接続され、コンデンサＣＡＰ２の一端は垂直信号線ＮＳＩＧの電圧になる。また、スイッチＳ３がオンされると、インバータＩＶ１の出力端子がインバータＩＶ１の入力端子と短絡され、コンデンサＣＡＰ２の他端はインバータＩＶ１の出力電圧になる。
【００３０】
次に、タイミングジェネレータ１７にてスイッチＳ３がオフされると、コンデンサＣＡＰ２の他端はインバータＩＶ１の出力端子と切り離され、コンデンサＣＡＰ２には、垂直信号線ＮＳＩＧの電圧とインバータＩＶ１の入力電圧との差電圧に対応した電荷が保持される。
【００３１】
次に、読み出し信号線ＲＤに読み出しパルスが出力されると、読み出しトランジスタＭ１がオンする。そして、読み出しトランジスタＭ１がオンすると、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかる。ここで、転送トランジスタＭ４と電流源１９とでソースフォロアが構成されているので、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかると、その電圧に垂直信号線ＮＳＩＧの電圧が追従し、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行される。
【００３２】
そして、垂直信号線ＮＳＩＧの電位が読み出しレベルに移行されると、タイミングジェネレータ１７にてスイッチＳ２がオンされる。そして、スイッチＳ２がオンされると、コンデンサＣＡＰ１はランプ波発生回路２０に接続される。
【００３３】
次に、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる場合、タイミングジェネレータ１７にてスイッチＳ１がオフされる。そして、スイッチＳ１がオフされると、コンデンサＣＡＰ１、ＣＡＰ２は垂直信号線ＮＳＩＧと切り離される。そして、コンデンサＣＡＰ１、ＣＡＰ２が垂直信号線ＮＳＩＧと切り離されると、コンデンサＣＡＰ１、ＣＡＰ２の接続点の電圧の変化分と同じ値だけインバータＩＶ１の入力端子の電圧が変化し、インバータＩＶ１の入力端子の電圧が反転されてコンデンサＣＡＰ３に出力される。
【００３４】
図４は、図１のレギュレータ１８の概略構成を示すブロック図である。
図４において、レギュレータ１８には、バイアス回路２１、誤差増幅器２２、電圧制御電流源２３および抵抗Ｒ１、Ｒ２が設けられている。ここで、バイアス回路２１は、基準電圧Ｖｒｅｆを発生し、誤差増幅器２２に供給することができる。誤差増幅器２２は、抵抗Ｒ１、Ｒ２にて分圧された電源電圧Ｒｇと基準電圧Ｖｒｅｆとを比較し、それらの差分電圧を増幅して電圧制御電流源２３に出力することができる。電圧制御電流源２３は、誤差増幅器２２から出力された電圧が０になるように抵抗Ｒ１、Ｒ２に流れる電流を制御することで、電源電圧Ｒｇを生成することができる。抵抗Ｒ１、Ｒ２は互いに直列接続され、電源電圧Ｒｇを分圧してから、誤差増幅器２２に供給することができる。
【００３５】
そして、出力端子Ｔ１に供給された電源電圧Ｎｇがレギュレータ１８に入力されると、バイアス回路２１および電圧制御電流源２３に供給される。そして、電源電圧Ｎｇがバイアス回路２１に供給されると、電源電圧Ｎｇから基準電圧Ｖｒｅｆが生成され、誤差増幅器２２に供給される。
【００３６】
また、電源電圧Ｎｇが電圧制御電流源２３に供給されると、抵抗Ｒ１、Ｒ２に流れる電流が制御されることで、電源電圧Ｒｇが生成される。ここで、電圧制御電流源２３にて電源電圧Ｒｇが生成されると、電源電圧Ｒｇが抵抗Ｒ１、Ｒ２にて分圧され、誤差増幅器２２に出力される。
【００３７】
そして、抵抗Ｒ１、Ｒ２にて分圧された電源電圧Ｒｇと基準電圧Ｖｒｅｆとが誤差増幅器２２に入力されると、それらの差分電圧が増幅され、電圧制御電流源２３に出力されることで、誤差増幅器２２から出力された電圧が０になるように抵抗Ｒ１、Ｒ２に流れる電流が制御される。
【００３８】
図５は、図２のスイッチＳ１１、Ｓ１２のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャートである。
図５において、図２の画素１５の信号がリセットされる場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが電源線ＤＬに出力される。
【００３９】
そして、電源電圧Ｎｇが電源線ＤＬに出力された状態で、リセット信号線ＲＳにリセットパルスが出力されるとともに、読み出し信号線ＲＤに読み出しパルスが出力されることで、読み出しトランジスタＭ１およびリセットトランジスタＭ２がオンする。そして、読み出しトランジスタＭ１およびリセットトランジスタＭ２がオンすることで、フォトダイオードＰＤが電源線ＤＬに接続され、フォトダイオードＰＤに蓄積された電荷がリセットされる。
【００４０】
次に、図２の画素１５から信号が読み出される場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが電源線ＤＬに出力される。
【００４１】
そして、電源電圧Ｎｇが電源線ＤＬに出力された状態で、リセット信号線ＲＳにリセットパルスが出力されることで、リセットトランジスタＭ２がオンする。そして、リセットトランジスタＭ２がオンすることで、垂直信号線ＮＳＩＧが電源線ＤＬに接続され、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される。そして、垂直信号線ＮＳＩＧの電位がリセットレベルに移行されると、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる。
【００４２】
そして、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われると、スイッチＳ１１がオフされるとともに、スイッチＳ１２がオンされることで、レギュレータ１８にて生成された電源電圧Ｒｇが電源線ＤＬに出力される。
【００４３】
そして、電源電圧Ｒｇが電源線ＤＬに出力された状態で、読み出し信号線ＲＤに読み出しパルスが出力されることで、読み出しトランジスタＭ１がオンする。そして、読み出しトランジスタＭ１がオンすることで、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかり、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行される。そして、垂直信号線ＮＳＩＧの電位が読み出しレベルに移行されると、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる。
【００４４】
これにより、リセットレベルのサンプリング時には電源電圧Ｎｇを画素１５に供給することが可能となるとともに、読み出しレベルのサンプリング時には電源電圧Ｒｇを画素１５に供給することが可能となる。このため、リセットレベルのサンプリング時に画素１５に供給される電源電圧Ｎｇの値を低下させることなく、読み出しレベルのサンプリング時に画素１５に供給される電源電圧Ｒｇの電源ノイズを抑圧させることができ、リセットレベルのサンプリング時の排出能力を低下させることなく、画素１５から読み出された信号のＳ／Ｎ比を改善することが可能となる。
【００４５】
（第２実施形態）
図６は、本発明の第２実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図である。
図６において、このＣＭＯＳイメージセンサには、図１のＣＭＯＳイメージセンサの構成に加え、電源端子Ｔ２が設けられている。ここで、電源端子Ｔ２は、電源電圧Ｎｇよりも電圧値の大きな電源電圧Ｎｇ２を入力し、レギュレータ１８に供給することができる。なお、電源電圧Ｎｇ２には電源ノイズが重畳されていてもよい。
【００４６】
図７は、図６のスイッチＳ１１、Ｓ１２のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャートである。
図７において、電源電圧Ｎｇ２が電源端子Ｔ２に供給されると、その電源電圧Ｎｇ２がレギュレータ１８に出力される。そして、電源電圧Ｎｇ２がレギュレータ１８に出力されると、電源電圧Ｎｇ２の電源ノイズが抑圧された電源電圧Ｒｇ２が生成される。
【００４７】
そして、図６の画素１５の信号がリセットされる場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが電源線ＤＬに出力される。
【００４８】
そして、電源電圧Ｎｇが電源線ＤＬに出力された状態で、リセット信号線ＲＳにリセットパルスが出力されるとともに、読み出し信号線ＲＤに読み出しパルスが出力されることで、読み出しトランジスタＭ１およびリセットトランジスタＭ２がオンする。そして、読み出しトランジスタＭ１およびリセットトランジスタＭ２がオンすることで、フォトダイオードＰＤが電源線ＤＬに接続され、フォトダイオードＰＤに蓄積された電荷がリセットされる。
【００４９】
次に、図６の画素１５から信号が読み出される場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが電源線ＤＬに出力される。
【００５０】
そして、電源電圧Ｎｇが電源線ＤＬに出力された状態で、リセット信号線ＲＳにリセットパルスが出力されることで、リセットトランジスタＭ２がオンする。そして、リセットトランジスタＭ２がオンすることで、垂直信号線ＮＳＩＧが電源線ＤＬに接続され、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される。そして、垂直信号線ＮＳＩＧの電位がリセットレベルに移行されると、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる。
【００５１】
そして、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われると、スイッチＳ１１がオフされるとともに、スイッチＳ１２がオンされることで、レギュレータ１８にて生成された電源電圧Ｒｇ２が電源線ＤＬに出力される。
【００５２】
そして、電源電圧Ｒｇ２が電源線ＤＬに出力された状態で、読み出し信号線ＲＤに読み出しパルスが出力されることで、読み出しトランジスタＭ１がオンする。そして、読み出しトランジスタＭ１がオンすることで、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかり、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行される。そして、垂直信号線ＮＳＩＧの電位が読み出しレベルに移行されると、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる。
【００５３】
これにより、電源電圧Ｎｇよりも電圧値の大きな電源電圧Ｎｇ２から電源電圧Ｒｇ２をレギュレータ１８に生成させることが可能となる。このため、読み出しレベルのサンプリング時に読み出し能力を低下させることなく、画素１５に供給される電源電圧Ｒｇ２の電源ノイズを抑圧させることができ、読み出し速度を低下させることなく、画素１５から読み出された信号のＳ／Ｎ比を改善することが可能となる。
【００５４】
なお、例えば、電源電圧Ｎｇの電圧値は２．８Ｖ、電源電圧Ｎｇ２の電圧値は３．３〜３．６Ｖとすることができる。
【００５５】
また、図６の第２実施形態では、各画素１５から読み出された信号を検出するために、サンプルホールド信号変換回路１６を用いる方法について説明したが、サンプルホールド信号変換回路１６の代わりにＡＣＤ回路を用いるようにしてもよい。
【００５６】
（第３実施形態）
図８は、本発明の第３実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図である。
図８において、このＣＭＯＳイメージセンサには、図１のＣＭＯＳイメージセンサの構成に加え、昇圧回路３１が設けられている。ここで、昇圧回路３１は、電源端子Ｔ１に入力された電源電圧Ｎｇを昇圧し、レギュレータ１８に供給することができる。
【００５７】
そして、電源電圧Ｎｇが電源端子Ｔ１に供給されると、その電源電圧Ｎｇが昇圧回路３１に出力される。そして、電源電圧Ｎｇが昇圧回路３１に出力されると、電源電圧Ｎｇが昇圧されることで、電源電圧Ｎｇ３が生成され、レギュレータ１８に供給される。そして、電源電圧Ｎｇ３がレギュレータ１８に供給されると、電源電圧Ｎｇ３の電源ノイズが抑圧された電源電圧Ｒｇ３が生成される。
【００５８】
そして、図８の画素１５から信号が読み出される場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが各画素１５に出力される。
【００５９】
そして、電源電圧Ｎｇが各画素１５に出力された状態で、垂直信号線ＮＳＩＧの電位がリセットレベルに移行され、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる。
【００６０】
そして、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われると、スイッチＳ１１がオフされるとともに、スイッチＳ１２がオンされることで、レギュレータ１８にて生成された電源電圧Ｒｇ３が各画素１５に出力される。
【００６１】
そして、電源電圧Ｒｇ３が各画素１５に出力された状態で、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行され、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる。
【００６２】
これにより、１系統分の電源電圧Ｎｇを用いた場合においても、読み出しレベルのサンプリング時に読み出し能力を低下させることなく、画素１５に供給される電源電圧Ｒｇ３の電源ノイズを抑圧させることができ、読み出し速度を低下させることなく、画素１５から読み出された信号のＳ／Ｎ比を改善することが可能となる。
【００６３】
なお、図８の第３実施形態では、各画素１５から読み出された信号を検出するために、サンプルホールド信号変換回路１６を用いる方法について説明したが、サンプルホールド信号変換回路１６の代わりにＡＣＤ回路を用いるようにしてもよい。
【００６４】
（第４実施形態）
図９は、本発明の第４実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図である。
図９において、このＣＭＯＳイメージセンサには、図１のＣＭＯＳイメージセンサのレギュレータ１８およびスイッチＳ１２の代わりに、ロジック回路４１、レギュレータ４２、昇圧回路４３、スイッチＳ１３、電源端子Ｔ１１および出力端子Ｔ１２、Ｔ１３が設けられている。ここで、ロジック回路４１は、サンプルホールド信号変換回路群１３から出力された信号の画像処理を行うことで差分信号を生成することができる。レギュレータ４２は、ノイズ成分を含む電源電圧Ｎｇ４からノイズ成分が抑圧された電源電圧Ｒｇ４を生成することができる。昇圧回路４３は、レギュレータ４２にて生成された電源電圧Ｒｇ４を昇圧することができる。スイッチＳ１３は、各画素１５に供給される電源電圧を、ノイズ成分が抑圧された電源電圧Ｒｇ４に切り替えることができる。電源端子Ｔ１１は、電源電圧Ｎｇ４を入力することができる。なお、電源電圧Ｎｇ４には電源ノイズが重畳されていてもよい。出力端子Ｔ１２、Ｔ１３は、ロジック回路４１の画像処理にて得られた差分信号を出力することができる。
【００６５】
そして、電源電圧Ｎｇ４が電源端子Ｔ１１に供給されると、その電源電圧Ｎｇ４がレギュレータ４２に供給される。そして、電源電圧Ｎｇ４がレギュレータ４２に供給されると、電源電圧Ｎｇ４の電源ノイズが抑圧された電源電圧Ｒｇ４が生成され、ロジック回路４１および昇圧回路４３に出力される。そして、電源電圧Ｎｇ４が昇圧回路４３に出力されると、電源電圧Ｎｇ４が昇圧されることで、電源電圧Ｒｇ５が生成される。
【００６６】
そして、図９の画素１５から信号が読み出される場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが各画素１５に出力される。
【００６７】
そして、電源電圧Ｎｇが各画素１５に出力された状態で、垂直信号線ＮＳＩＧの電位がリセットレベルに移行され、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる。
【００６８】
そして、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われると、スイッチＳ１１がオフされるとともに、スイッチＳ１３がオンされることで、昇圧回路４３にて昇圧された電源電圧Ｒｇ５が各画素１５に出力される。
【００６９】
そして、電源電圧Ｒｇ５が各画素１５に出力された状態で、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行され、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる。
【００７０】
これにより、ロジック回路４１に供給される電圧を安定化させるレギュレータ４２を用いることで、画素１５に供給される電源電圧Ｒｇ５の電源ノイズを抑圧させることができ、画素１５に専用のレギュレータを設けることなく、画素１５から読み出された信号のＳ／Ｎ比を改善することが可能となる。
【００７１】
なお、例えば、電源電圧Ｎｇの電圧値は２．８Ｖ、電源電圧Ｎｇ４の電圧値は１．５Ｖとすることができる。
【００７２】
また、図９の第４実施形態では、各画素１５から読み出された信号を検出するために、サンプルホールド信号変換回路１６を用いる方法について説明したが、サンプルホールド信号変換回路１６の代わりにＡＣＤ回路を用いるようにしてもよい。
【００７３】
（第５実施形態）
図１０は、本発明の第５実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図である。
図１０において、このＣＭＯＳイメージセンサには、図２の構成に加え、増幅器５１が設けられている。そして、増幅器５１は、サンプルホールド信号変換回路１６の前段に接続され、垂直信号線ＮＳＩＧの信号を増幅してから、サンプルホールド信号変換回路１６に出力することができる。
【００７４】
ここで、増幅器５１には、オペアンプ５２、スイッチＳ０、コンデンサＣＡＰ４、ＣＡＰ５が設けられている。そして、オペアンプ５２の反転入力端子はコンデンサＣＡＰ５を介して垂直信号線ＮＳＩＧに接続されている。また、オペアンプ５２の反転入力端子と出力端子との間には、スイッチＳ０とコンデンサＣＡＰ４とが並列に接続されている。また、オペアンプ５２の非反転入力端子には、バイアス電圧ＶＢが入力されている。
【００７５】
図１１は、図１０のスイッチＳ０〜Ｓ３のオン／オフ時のＣＭＯＳイメージセンサの各部の信号波形を示すタイミングチャートである。
図１１において、リセット信号線ＲＳにリセットパルスが出力された後、スイッチＳ１がオンされる前に、図１０のスイッチＳ０がオンされることで、オペアンプ５２の出力端子がオペアンプ５２の反転入力端子と短絡され、コンデンサＣＡＰ４の他端はオペアンプ５２の出力端子の出力電圧になる。
【００７６】
そして、スイッチＳ０がオフされ、スイッチＳ１がオンされると、垂直信号線ＮＳＩＧの電圧はオペアンプ５２にて増幅され、サンプルホールド信号変換回路１６に出力される。
【００７７】
ここで、画素１５から信号が読み出される場合、スイッチＳ１１がオンされるとともに、スイッチＳ１２がオフされることで、電源端子Ｔ１に供給された電源電圧Ｎｇが各画素１５に出力され、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる。また、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われると、スイッチＳ１１がオフされるとともに、スイッチＳ１２がオンされることで、レギュレータ１８にて生成された電源電圧Ｒｇが各画素１５に出力され、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる。
【００７８】
なお、図１０の第５実施形態では、各画素１５から読み出された信号を検出するために、サンプルホールド信号変換回路１６を用いる方法について説明したが、サンプルホールド信号変換回路１６の代わりにＡＣＤ回路を用いるようにしてもよい。
【符号の説明】
【００７９】
１１  画素アレイ、１２  行選択回路、１３  サンプルホールド信号変換回路群、１４  列選択回路、１５  画素、１６  サンプルホールド信号変換回路、１７  タイミングジェネレータ、１８、４２  レギュレータ、１９  電流源、ＰＤ  フォトダイオード、ＣＦ１、ＣＦ２  寄生容量、Ｍ１  読み出しトランジスタ、Ｍ２  リセットトランジスタ、Ｍ３  選択トランジスタ、Ｍ４  転送トランジスタ、ＲＳ  リセット信号線、ＡＤＲ  行選択線、ＲＤ  読み出し信号線、ＤＬ  電源線、ＮＳＩＧ  垂直信号線、２０  ランプ波発生回路、Ｓ０〜Ｓ３、Ｓ１１〜Ｓ１３  スイッチ、ＣＡＰ１〜ＣＡＰ５  コンデンサ、ＩＶ１  インバータ、２１  バイアス回路、２２  誤差増幅器、２３  電圧制御電流源、Ｒ１、Ｒ２  抵抗、Ｔ１、Ｔ２、Ｔ１１  電源端子、３１、４３  昇圧回路、４１  ロジック回路、５１  増幅器、５２  オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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