(57)【要約】【課題】機能ブロック間においてデータ通信が行われている場合であっても、多重バスシステムの消費電力を低減する。【解決手段】本発明の多重バスインターフェースモジュール２は、互いに直列に接続される、複数の中間内部インターフェースモジュール３を備え、個々の中間内部インターフェースモジュール３が、上流の多重バスインターフェースモジュール２からの入力リンク、機能ブロック１からの入力リンク、または機能ブロック１の反対側からの入力リンクを、機能ブロック１の反対側への出力リンク、下流の多重バスインターフェースモジュール２への出力リンク、または機能ブロック１側への出力リンクに接続するとともに、上記各出力リンクに接続している他の中間内部インターフェースモジュール２に、当該他の中間内部インターフェースモジュール２の動作モードを制御する制御信号を出力する。【選択図】図１
2010002995.tif 000002
【特許請求の範囲】
【請求項１】
個別に機能ブロックに接続され、かつ、上流および下流の多重バスインターフェースモジュールとそれぞれ接続されており、上記機能ブロック間のデータの通信を中継する多重バスインターフェースモジュールであって、
互いに直列に接続されている複数の中間内部インターフェースモジュールを備えており、
上記複数の中間内部インターフェースモジュールのうち、いずれか一端にあるものは、上記機能ブロックに接続されており、
上記各中間内部インターフェースモジュールは、
上記機能ブロック側からの入力リンクを、上記下流の多重バスインターフェースモジュールが備える中間内部インターフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、
上記上流の多重バスインターフェースモジュールからの入力リンクを、上記機能ブロック側への出力リンク、上記下流の多重バスインターフェースモジュールが備える中間内部インターフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、
上記機能ブロックの反対側からの入力リンクを、上記機能ブロック側への出力リンクに接続するとともに、
上記各出力リンクに接続している他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを切り替える動作切替信号を出力する、ことを特徴とする多重バスインターフェースモジュール。
【請求項２】
上記中間内部インターフェースモジュールの各々は、
入力リンクとの接続を確立しようとする出力リンクに接続している、上記他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを動作状態に切り替える動作切替信号を出力し、
入力リンクとの接続を解除した出力リンクに接続している、上記他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを停止状態に切り替える動作切替信号を出力する、ことを特徴とする請求項１に記載の多重バスインターフェースモジュール。
【請求項３】
上記内部インターフェースモジュールの各々は、
上記各入力リンクに接続している他の中間内部インターフェースモジュールからの動作切替信号のうち、少なくとも１つが、動作モードを動作状態に切り替える動作切替信号であった場合、自身の動作モードを動作状態にし、
上記各入力リンクに接続している他の中間内部インターフェースモジュールからの全ての動作切替信号が、動作モードを停止状態に切り替える動作切替信号であった場合、自身の動作モードを停止状態にする、ことを特徴とする請求項１または２に記載の多重バスインターフェースモジュール。
【請求項４】
上記中間内部インターフェースモジュールの各々は、
外部より取込んだクロック信号に基づいて動作するものであり、
上記出力された動作切替信号に基づいて、上記クロック信号を取込むか否かを決定するクロック信号取込決定手段を備えている、ことを特徴とする請求項１から３までのいずれか１項に記載の多重バスインターフェースモジュール。
【請求項５】
上記中間内部インターフェースモジュールの各々は、
上記各出力リンクのうち、データが入力された入力リンクに接続する出力リンクを選択する選択手段と、
上記各出力リンクごとに備えられ、上記出力リンクの各々と、上記データが入力された入力リンクとの接続を切り替える接続切替手段と、を備え、
上記選択手段は、上記データが入力された入力リンクと、上記各接続切替手段に対応する出力リンクとの接続を切替る接続切替信号を、上記接続切替手段の各々に出力するとともに、当該各接続切替信号を、上記動作切替信号として、上記各出力リンクに接続している他の内部インターフェースモジュールの各々に出力することを特徴とする、請求項１から４までのいずれか１項に記載の多重バスインターフェースモジュール。
【請求項６】
上記中間内部インターフェースモジュールの各々は、
上記入力リンクより入力されたデータを、上記選択手段により選択された出力リンクに出力する前に、
上記他の中間内部インターフェースモジュールに、上記動作切替信号を出力することを特徴とする、請求項５に記載の多重バスインターフェースモジュール。
【請求項７】
請求項１から６までのいずれか１項に記載の多重バスインターフェースモジュールを備えており、上記機能ブロック間のデータ通信を複数階層の多重バスを介して行う多重バスシステムであって、
上記機能ブロックの各々に対応する上記多重バスインターフェースモジュールを備え、
上記各多重バスインターフェースモジュールが、いずれも、上記多重バスの階層数以上の数の上記中間内部インターフェースモジュールを備えていることを特徴とする多重バスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重バス上のデータ通信を中継する多重バスインターフェースモジュール、および、当該多重バスインターフェースモジュールを備えた多重バスシステムに関するものである。
【背景技術】
【０００２】
近年、プロセッサ装置や記憶装置等の複数の機能ブロックを相互に接続する手段として、複数のバスを用いた多重バスシステムが報告されている。
【０００３】
このような多重バスシステムにおいては、システム全体の消費電力を低減することが重要であり、例えば、特許文献１には、バスに接続している機能ブロックの動作状態を制御し、多重バスシステムの消費電量を低減する方法が開示されている。
【０００４】
以下、図２１を参照して、特許文献１に係る発明について説明する。図２１は、特許文献１の発明における、従来の多重バスシステムの構成を示すブロック図である。
【０００５】
図２１に示すように、従来の多重バスシステム１００においては、多重バス１０１および１０２の各々に、複数の機能ブロック１１０、１２０、および１３０が平行に接続することにより、ネットワークが構成されている。より具体的には、機能ブロック１１０、１２０、および１３０の各々は、多重バスインターフェースモジュール１１１、１２１、および１３１を備え、この多重バスインターフェースモジュール１１１〜１３１を介して、多重バス１０１および１０２に接続している。機能ブロック１１０〜１３０の各々は、多重バスインターフェースモジュール１１１〜１３１、および、多重バス１０１または１０２を介して、データの送受信を行う。
【０００６】
ここで、多重バスシステム１００においてデータの送受信が行われなくなると、機能ブロック１２０は、他の機能ブロック１１０および１３０に対して、動作モードをスリープイン状態にする制御信号を送出し、各機能ブロック１１０〜１３０は、この制御信号に基づき、自身の動作モードをスリープイン状態にする。さらに、機能ブロック１２０が備えるＣＰＵ１２５は、遷移回路１２４を介して、多重バス１０２の電位を下げる。このように、多重バスシステム１００においては、データの送受信が行われない場合に、各機能ブロック１１０〜１３０の動作モードがスリープイン状態となり、かつ、多重バス１０２の電位を下げることにより、多重バスシステム１００の消費電力を低減している。
【０００７】
一方、多重バスシステム１００においてデータの送受信を行う場合には、機能ブロック１１０が備えるＣＰＵ１１４が、指示回路１１３を介して、多重バス１０１の電位を上昇させる。機能ブロック１２０および１３０は、各々が備える検出回路１２３および１３３によって、多重バス１０１の電位上昇を検出すると、自身の動作モードをウェイクアップ状態にするとともに、機能ブロック１２０のＣＰＵ１２５は、遷移回路２４を介して、多重バス１０２の電位を元の状態に上げ、多重バス１０１および１０２を、データ通信可能な状態にする。
【０００８】
このように、従来の多重バスシステム１００は、データの送受信が行われているか否かによって、各機能ブロックの動作モードを制御し、これにより、システム全体の消費電力を低減している。
【特許文献１】特開平７−７４７６３号公報（平成７年３月１７日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の発明においては、以下に示すいくつかの問題点を有している。
【００１０】
まず、１つ目の問題点として、特許文献１の発明は、多重バス１０１および１０２においてデータの送受信が行われているか否かを監視するための、モジュールおよびソフトウェアが必要になるという問題点を有する。
【００１１】
さらに、２つ目の問題点として、特許文献１の発明は、多重バス１０１または１０２においてデータの送受信が行われている場合、使用していない機能ブロックや多重バスインターフェースモジュールもウェイクアップ状態となり、無駄な消費電力が発生するという問題点を有している。
【００１２】
具体的に説明すると、例えば、機能ブロック１１０が機能ブロック１３０にデータの送信を行っている場合、少なくとも、多重バスインターフェースモジュール１２１は、データの通信に関連しないため、ウェイクアップ状態になる必要はない。しかしながら、機能ブロック１２０は、多重バス１０１の電位に基づいて、自身内部の各ブロックをウェイクアップ状態にしているため、データ通信には関連しない多重バスインターフェースモジュール１２１までも、ウェイクアップ状態となり、結果、多重バスシステム１００において、無駄な消費電力が発生することになる。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的は、機能ブロック間においてデータ通信が行われている場合であっても、多重バスシステムの消費電力を低減可能な多重バスインターフェースモジュール、および多重バスシステムを提供することにある。
【課題を解決するための手段】
【００１４】
本発明に多重バスインターフェースモジュールは、上記の課題を解決するために、
個別に機能ブロックに接続され、かつ、上流および下流の多重バスインターフェースモジュールとそれぞれ接続されており、上記機能ブロック間のデータの通信を中継する多重バスインターフェースモジュールであって、互いに直列に接続されている複数の中間内部インターフェースモジュールを備えており、上記複数の中間内部インターフェースモジュールのうち、いずれか一端にあるものは、上記機能ブロックに接続されており、上記各中間内部インターフェースモジュールは、上記機能ブロック側からの入力リンクを、上記下流の多重バスインターフェースモジュールが備える中間内部インターフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、上記上流の多重バスインターフェースモジュールからの入力リンクを、上記機能ブロック側への出力リンク、上記下流の多重バスインターフェースモジュールが備える中間内部インターフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、上記機能ブロックの反対側からの入力リンクを、上記機能ブロック側への出力リンクに接続するとともに、上記各出力リンクに接続している他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを切り替える動作切替信号を出力する、ことを特徴としている。
【００１５】
上記の構成において、本構成の多重バスインターフェースモジュール（以下、本モジュールと略す）が備える各中間内部インターフェースモジュール（以下、内部モジュールと略す）は、自身に接続する入力リンクおよび出力リンクを互いに適宜接続することによって、機能ブロックまたは上流の本モジュールが備える内部モジュールから入力されるデータの通信を中継する。さらに、本モジュール内の各内部モジュールは、互いに、データを柔軟に受け渡すことができる。また、各内部モジュールは、自身の出力リンクに接続する他の内部モジュールに対して、当該他の内部モジュールの動作モードを制御する動作切替信号を出力する。これにより、内部モジュールは、自身の出力リンクに接続する他の内部モジュールの動作モードを、言い換えれば、自身の出力リンクの先に位置する他の内部モジュールの動作モードを、切り替えることができる。
【００１６】
したがって、内部モジュールは、データの出力先となる他の内部モジュールに対しては、動作モードを動作状態に切り替える動作切替信号を出力し、一方、データの出力先とならない他の内部モジュールに対しては、動作モードを停止状態に切り替える動作切替信号を出力できる。すなわち、本モジュールにおいては、データの通信を中継する内部モジュールと、データの通信を中継しない内部モジュールとの動作モードを、個別に切替可能となる。
【００１７】
これにより、機能ブロック間においてデータ通信が行われている場合であっても、本モジュールは、データを中継する内部モジュールのみの動作モードを動作状態とし、データを中継しない内部モジュールの動作モードを停止状態とすることができる。結果、データを中継しない内部モジュールの動作モードが停止状態となる分、多重バスシステムにおける消費電力は低減することになる。
【００１８】
以上により、本発明の多重バスインターフェースモジュールは、機能ブロック間においてデータ通信が行われている場合であっても、多重バスシステムの消費電力を低減することができるという効果を奏する。
【００１９】
また、本発明に係る多重バスインターフェースモジュールでは、さらに、
上記中間内部インターフェースモジュールの各々は、入力リンクとの接続を確立しようとする出力リンクに接続している、上記他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを動作状態に切り替える動作切替信号を出力し、入力リンクとの接続を解除した出力リンクに接続している、上記他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを停止状態に切り替える動作切替信号を出力する、ことが好ましい。
【００２０】
上記構成によれば、内部モジュールは、入力リンクに接続しようとする出力リンクに接続している他の内部モジュールに対してのみ、動作モードを動作状態にし、入力リンクとの接続を解除した出力リンクに接続する内部モジュールに対しては、動作モードを停止状態にすることになる。よって、本モジュールは、入力リンクからのデータの出力先となる内部モジュールの動作モードのみを、動作状態にすることになり、データの中継に用いられない内部モジュールの動作モードを停止状態にすることになる。
【００２１】
以上により、本モジュールは、データの中継に用いられない内部モジュールの消費電力分、多重バスシステムにおける消費電力を低減することができるという効果を奏する。
【００２２】
また、本発明に係る多重バスインターフェースモジュールでは、さらに、
上記内部インターフェースモジュールの各々は、上記各入力リンクに接続している他の中間内部インターフェースモジュールからの動作切替信号のうち、少なくとも１つが、動作モードを動作状態に切り替える動作切替信号であった場合、自身の動作モードを動作状態にし、上記各入力リンクに接続している他の中間内部インターフェースモジュールからの全ての動作切替信号が、動作モードを停止状態に切り替える動作切替信号であった場合、自身の動作モードを停止状態にする、ことが好ましい。
【００２３】
上記の構成によれば、内部モジュールは、各入力リンクに接続している他の内部インターフェースモジュール（以下、入力側内部モジュールとする）より、動作切替信号が入力される。さらに、各入力側内部モジュールからの動作切替信号のうち、少なくとも１つが、動作モードを動作状態に切り替える動作切替信号であった場合、動作切替信号が入力された内部モジュールは、自身の動作モードを動作状態にする。
【００２４】
例えば、内部モジュールの各入力リンクに接続する入力側内部モジュールのうち、１つの入力側内部モジュールが、動作モードを動作状態にさせる動作切替信号とともに、データを入力リンクを介して内部モジュールに入力した場合、他の入力側内部モジュールが、動作モードを停止状態にさせる動作切替信号を入力されたとしても、当該内部モジュールは、自身の動作モードを動作状態にする。これにより、当該内部モジュールは、入力側内部モジュールからのデータの通信を、確実に取込むことができる。
【００２５】
一方、上記の構成によれば、内部モジュールは、各入力側内部モジュールからの全ての動作切替信号が、動作モードを停止状態に切り替える動作切替信号であった場合、動作切替信号が入力された内部モジュールは、自身の動作モードを停止状態にする。これにより、内部モジュールは、自身の消費電力を低減することができる。
【００２６】
また、本発明に係る多重バスインターフェースモジュールでは、さらに、
上記中間内部インターフェースモジュールの各々は、外部より取込んだクロック信号に基づいて動作するものであり、上記出力された動作切替信号に基づいて、上記クロック信号を取込むか否かを決定するクロック信号取込決定手段を備えている、ことが好ましい。
【００２７】
上記の構成によれば、内部モジュールは、外部からのクロック信号に基づいて動作するものであり、このことから、クロック信号を取込むか否かによって、自身の動作モードを切り替えることができる。さらに、内部モジュールは、入力側内部モジュールからの動作切替信号に基づいて、外部からのクロック信号を自身に取込むか否かを決定するクロック信号取込決定手段を備えている。
【００２８】
ここで、上記のクロック信号取込決定手段は、単に、外部からのクロック信号を取込か否かを決定するものであるため、簡単な回路によって構成することができる。つまり、内部モジュールは、簡単な論理回路を備えるだけで、入力された動作切替信号に基づいて、自身の動作モードを切り替えることができる。
【００２９】
また、本発明に係る多重バスインターフェースモジュールでは、さらに、
上記中間内部インターフェースモジュールの各々は、上記各出力リンクのうち、データが入力された入力リンクに接続する出力リンクを選択する選択手段と、上記各出力リンクごとに備えられ、上記出力リンクの各々と、上記データが入力された入力リンクとの接続を切り替える接続切替手段と、を備え、上記選択手段は、上記データが入力された入力リンクと、上記各接続切替手段に対応する出力リンクとの接続を切替る接続切替信号を、上記接続切替手段の各々に出力するとともに、当該各接続切替信号を、上記動作切替信号として、上記各出力リンクに接続している他の内部インターフェースモジュールの各々に出力することが好ましい。
【００３０】
上記構成によれば、選択手段は、各出力リンクに対応する接続切替手段ごとに、接続切替信号を出力し、さらに、この各接続切替信号を、上記各出力リンクに接続する他の内部インターフェースモジュール（以下、出力側内部モジュールとする）に対する動作切替信号として、各出力側内部モジュールに出力する。
【００３１】
例えば、内部モジュールは、複数の出力リンクＡ、Ｂ、Ｃに接続し、出力リンクＡの先には、出力側内部モージュルＡが接続されており、出力リンクＢの先には、出力側内部モージュルＢが接続されており、出力リンクＣの先には、出力側内部モージュルＣが接続されているものとする。ここで、選択手段は、データが入力された入力リンクに接続する出力リンクとして、出力リンクＡを選択した場合、出力リンクＡに対応する接続切替手段（以下、接続切替手段Ａとする）に対しては、当該入力リンクと出力リンクＡとを接続させる接続切替信号を出力し、一方、出力リンクＢおよびＣに対応する接続切替手段（以下、接続切替手段ＢおよびＣ）には、当該入力リンクと出力リンクＢおよびＣを接続させない接続切替信号を出力する。これにより、当該入力リンクより入力されたデータは、出力リンクＡを介して出力側内部モジュールＡに出力される。
【００３２】
また、上記の構成によれば、選択手段は、この各接続切替手段への接続切替信号を、各出力側内部モジュールに対する動作切替信号としている。上記の例を用いて説明すると、接続切替手段Ａへの接続切替信号を、出力側内部モジュールＡへの動作切替信号とし、接続切替手段ＢおよびＣへの接続切替信号を、出力側内部モジュールＢおよびＣへの動作切替信号として出力する。
【００３３】
ここで、上述したように、選択手段は、接続切替手段Ａに対する接続切替信号と、接続切替手段ＢおよびＣに対する接続切替信号とを、異なる接続切替信号として出力している。したがって、この接続切替信号の違いを利用して、接続切替手段Ａへの接続切替信号を、言い換えれば、入力リンクと出力リンクとを接続させる接続切替信号を、出力側内部モジュールの動作モードを動作状態にする動作切替信号とし、接続切替手段ＢおよびＣへの接続切替信号を、言い換えれば、入力リンクと出力リンクとを接続させない接続切替信号を、出力側内部モジュールの動作モードを停止状態にする動作切替信号とすることできる。
【００３４】
つまり、選択手段は、接続切替手段Ａへの接続切替信号を、動作モードを動作状態にさせる動作切替信号として、出力側内部モジュールＡに出力し、接続切替手段ＢおよびＣへの接続切替信号を、動作モードを停止状態にさせる動作切替信号として、出力側内部モジュールＢおよびＣに出力する。これにより、データが出力される出力側内部モジュールＡの動作モードは、動作状態となり、一方、データが出力されない出力側内部モジュールＢおよびＣの動作モードは、停止状態となる。
【００３５】
以上のように、選択手段は、各接続切替手段への接続切替信号を、各出力側内部モジュールへの動作切替信号とすることにより、接続切替信号とは別に、新たに動作切替信号を生成する必要がなくなり、結果、内部モジュールの回路構成を簡略化できるという効果を奏する。
【００３６】
また、本発明に係る多重バスインターフェースモジュールでは、さらに、
上記中間内部インターフェースモジュールの各々は、上記入力リンクより入力されたデータを、上記選択手段により選択された出力リンクに出力する前に、上記他の中間内部インターフェースモジュールに、上記動作切替信号を出力することが好ましい。
【００３７】
上記の構成によれば、データを出力される内部モジュールは、入力側内部モジュールより、データが出力される前に、出力された動作切替信号に基づいて、自身の動作モードを動作状態にすることができる。
【００３８】
これにより、データを出力される内部モジュールは、入力側内部モジュールよりデータが出力される時点において、動作モードが動作状態になり、結果、出力されたデータの通信を確実に中継することができる。
【００３９】
また、本発明に係る多重バスシステムは、上記の課題を解決するために、
上述したいずれかの多重バスインターフェースモジュールを備えており、上記機能ブロック間のデータ通信を複数階層の多重バスを介して行う多重バスシステムであって、上記機能ブロックの各々に対応する上記多重バスインターフェースモジュールを備え、上記各多重バスインターフェースモジュールが、いずれも、上記多重バスの階層数以上の数の上記中間内部インターフェースモジュールを備えていることを特徴としている。
【００４０】
上記の構成を備えたことにより、本発明の多重バスシステムは、機能ブロック間において、データ通信が行われている場合においても、多重バスシステムの消費電力を低減できるという効果を奏する。
【発明の効果】
【００４１】
本発明の多重バスインターフェースモジュールは、以上のように、個別に機能ブロックに接続され、かつ、上流および下流の多重バスインターフェースモジュールとそれぞれ接続されており、上記機能ブロック間のデータの通信を中継する多重バスインターフェースモジュールであって、互いに直列に接続されている複数の中間内部インターフェースモジュールを備えており、上記複数の中間内部インターフェースモジュールのうち、いずれか一端にあるものは、上記機能ブロックに接続されており、上記各中間内部インターフェースモジュールは、上記機能ブロック側からの入力リンクを、上記下流の多重バスインターフェースモジュールが備える中間内部インターフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、上記上流の多重バスインターフェースモジュールからの入力リンクを、上記機能ブロック側への出力リンク、上記下流の多重バスインターフェースモジュールが備える中間内部インターフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、上記機能ブロックの反対側からの入力リンクを、上記機能ブロック側への出力リンクに接続するとともに、上記各出力リンクに接続している他の中間内部インターフェースモジュールに、当該他の中間内部インターフェースモジュールの動作モードを切り替える動作切替信号を出力する。
【００４２】
したがって、本発明の多重バスインターフェースモジュールは、データ通信が行われている場合においても、多重バスシステムの消費電力を低減できる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明に係る実施形態を図面に基づいて説明する。
【００４４】
（多重バスシステム１の構成）
以下に、図２を参照して、本実施形態に係る多重バスシステム１０の構成を説明する。図２は、本実施形態に係る多重バスシステム１０の構成を示すブロック図である。
【００４５】
図２に示すように、多重バスシステム１０は、複数の機能ブロック１−１〜１−６（以下、機能ブロックをＦＢと称する、さらにＦＢ１−１〜１−６を総称する場合、ＦＢ１と称する）と、ＦＢ１の各々に対応する多重バスインターフェースモジュール２−１〜２−６（以下、多重バスインターフェースモジュールをＲＢ＿ＨＢと称する、さらにＲＢ＿ＨＢ２−１〜２−６を総称する場合、ＲＢ＿ＨＢ２と称する）と、ＲＢ＿ＨＢ２の各々を接続するリングバス５を備えている。なお、本実施形態に係る多重バスシステムは、図２に示すように、４重階層のリングバス５によって構成されているが、本発明はこれに限るものではなく、リングバス５の階層数が１つ以上の階層数であればよい。
【００４６】
（多重バスシステム１の基本動作）
次に、多重バスシステム１０の基本動作を説明する。一例として、ＦＢ１−１が、ＦＢ１−３に対して伝送信号を伝送する場合について説明する。まず、ＦＢ１−１は、自身に対応するＲＢ＿ＨＢ２−１に伝送信号を出力する。次に、ＲＢ＿ＨＢ２−１は、使用されていない階層のリングバス５を用いて、下流のＲＢ＿ＨＢ２−２に、伝送信号を出力する。ここで、ＦＢ１−１より出力された伝送信号には、伝送信号の宛先となるＦＢ１−３と他のＦＢ１とを識別するための、ＦＢ１−３固有の識別情報が予め格納されており、ＲＢ＿ＨＢ２−２は、上流のＲＢ＿ＨＢ２−１からの伝送信号に格納されている識別情報を参照して、当該伝送信号が、自身に対応するＦＢ１−２宛の伝送信号か否かを判定する。ここで、上流のＲＢ＿ＨＢ２−１からの伝送信号は、ＦＢ１−２宛の伝送信号ではないため、ＲＢ＿ＨＢ２−２は、当該伝送信号を下流のＲＢ＿ＨＢ２−３に出力する。ＲＢ＿ＨＢ２−３は、ＲＢ＿ＨＢ２−２と同様に、出力された伝送信号に含まれる識別情報を参照する。ＲＢ＿ＨＢ２−３は、ＲＢ＿ＨＢ２−２からの伝送信号の識別情報を参照して、当該伝送信号の宛先がＦＢ１−３であることを検出すると、当該伝送信号を、ＦＢ１−３に出力する。このように、ＦＢ１間の伝送信号の送受信は、ＲＢ＿ＨＢ２およびリングバス５を介して行われる。
【００４７】
（ＦＢ１の構成・動作）
次に、ＦＢ１の内部構成について、図３を参照して説明する。図３は、ＦＢ１の構成を示すブロック図である。
【００４８】
図３に示すように、ＦＢ１は、ＲＢ＿ＨＢ２とのコネクタモジュールであるＲＢ＿ＣＮ７と、機能モジュールＦＢ１のコアのモジュールであり、データの演算や記憶等の機能を有するＦＢ＿ＣＯＲＥ６とを備えている。ＦＢ１は、ＦＢ＿ＣＯＲＥ６において演算や記憶したデータを、他のＦＢ１に送信するとき、ＦＢ＿ＣＯＲＥ６よりデータを出力し、当該データを、ＲＢ＿ＣＮ７を介して、自身に対応するＲＢ＿ＨＢ２に出力する。一方、他のＦＢ１からのデータを受信するＦＢ１においては、自身に対応するＲＢ＿ＨＢ２からのデータは、ＲＢ＿ＣＮ７を介して、ＦＢ＿ＣＯＲＥ６に入力される。
【００４９】
（ＲＢ＿ＨＢ２の構成）
次に、ＲＢ＿ＨＢ２の内部構成について、図１を参照して説明する。図１は、ＲＢ＿ＨＢ２の構成を示すブロック図である。
【００５０】
図１に示すように、ＲＢ＿ＨＢ２は、１つの終端内部インターフェースモジュール４（以下、ＦＭｇ４と称する）と、３つの中間内部インターフェースモジュール３ａ〜３ｃ（以下、中間内部インターフェースモジュールをＦＭｎと称し、さらに、ＦＭｎ３ａ〜３ｃを総称する場合、ＦＭｎ３と称する）とを備えている。ＦＭｎ３ａ〜３ｃとＦＭｇ４とは、ＲＢ＿ＨＢ２内において、互いに直列に接続されており、ＦＭｇ４は、機能モジュールＦＢ１と最も離れた位置に配置されている。また、このＦＭｇ４は、上流のＲＢ＿ＨＢ２（図示せず）と接続する１つの階層の上流リングバス５ａと、下流のＲＢ＿ＨＢ２（図示せず）と接続する、当該リングバス５ａと同階層の下流リングバス５ｂとに接続しており、さらに、ＦＢ１側に配置された１つのＦＭｎ３と接続している。
【００５１】
また、直列に接続された複数のＦＭｎ３のうち、一端に配置された１つのＦＭｎ３ｃはＦＭｇ４と接続しており、さらに、他方の一端に配置された１つのＦＭｎ３ａはＦＢ１と接続している。ＦＭｎ３の各々は、上流のＲＢ＿ＨＢ２と接続する１つの階層の上流リングバス５ａと、下流のＲＢ＿ＨＢ２と接続する、１つの階層の下流リングバス５ｂとに接続している。
【００５２】
各ＦＭｎ３およびＦＭｇ４は、図１に示すように、階層ごとの各リングバス５ａ，５ｂに対応しており、各リングバス５ａ，５ｂに対して並列に接続されている。さらにＲＢ＿ＨＢ２においては、ＦＢ１から最も離れた位置に配置されているＦＭｇ４とＦＢ１との間に、ＦＭｎ３が、直列に配置される構成となっている。すなわち、多重バスシステム１０における、リングバス５ａ，５ｂの階層数がＮ重であった場合、ＲＢ＿ＨＢ２は、Ｎ−１個のＦＭｎ３と、１つのＦＭｇ４とによって構成されることになる。したがって、本実施形態においては、４重階層のリングバス４を用いた多重バスシステムであるため、ＲＢ＿ＨＢ２は、１つのＦＭｇ４と、３つのＦＭｎ３とを備えている。
【００５３】
なお、ＦＭｇ４に接続するＦＭｎ３と、ＦＢ１に接続するＦＭｎ３とが同一であっても良い。具体的には、リングバスシステムの構成が、２重の階層のリングバスであった場合、１つのＦＭｎ３と１つのＦＭｇ４とによって、ＲＢ＿ＨＢ２を構成することになる。
【００５４】
（ＦＭｎ３およびＦＭｇ４の接続）
次に、図４を参照して、本実施形態に係るＦＭｎ３およびＦＭｇ４における、外部との接続について説明する。図４は、ＦＭｎ３およびＦＭｇ４における入力リンクおよび出力リンクの接続を示す模式図である。なお、図４のおいては、太い方の矢印は、伝送信号が伝送される伝送経路を示し、細い方の矢印は、制御信号（詳細は後述）が伝送される伝送経路を示している。
【００５５】
図４に示すように、ＦＭｎ３は、上流のＲＢ＿ＨＢ２（図示せず）からの入力リンク（図１に示すリングバス５ａに相当）に接続する入力端子（以下、ＷＩとする）３０と、下流のＲＢ＿ＨＢ２への出力リンク（図１に示すリングバス５ｂに相当）に接続する出力端子（以下、ＷＯとする）３１と、ＦＢ１またはＦＢ１側のＦＭｎ３からの入力リンクに接続する入力端子（以下、ＲＩとする）３２と、ＦＢ１またはＦＢ１側のＦＭｎ３への出力リンクに接続する出力端子（以下、ＲＯとする）３３と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３からの入力リンクに接続する入力端子（以下、ＧＩとする）３４と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３への出力リンクに接続する出力端子（以下、ＧＯとする）３５と、を備えている。
【００５６】
ＦＭｎ３は、上記の入力端子（ＷＩ３０、ＲＩ３２、またはＧＩ３４）に入力された伝送信号に含まれる識別情報と、上記の出力端子（ＷＯ３１、ＲＯ３３、およびＧＯ３５）の使用状態とに基づいて、当該伝送信号が入力された入力端子（ＷＩ３０、ＲＩ３２、またはＧＩ３４）と、出力端子（ＷＯ３１、ＲＯ３３、またはＧＯ３５）を接続し、当該伝送信号を自身の外部に出力する。
【００５７】
さらに、ＦＭｎ３は、上流のＲＢ＿ＨＢ２からの制御信号が入力される入力端子（以下、ＷＣＩとする）３０´と、下流のＲＢ＿ＨＢ２へ制御信号を出力する出力端子（以下、ＷＣＯとする）３１´と、ＦＢ１またはＦＢ１側のＦＭｎ３からの制御信号が入力される入力端子（以下、ＲＣＩとする）３２´と、ＦＢ１またはＦＢ１側のＦＭｎ３へ制御信号を出力する出力端子（以下、ＲＣＯとする）３３´と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３からの制御信号が入力される入力端子（以下、ＧＣＩとする）３４´と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３へ制御信号を出力する出力端子（以下、ＧＣＯとする）３５´と、を備えている。
【００５８】
また、ＦＭｇ４は、上流のＲＢ＿ＨＢ２からの入力リンクに接続する入力端子（以下、ＷＩとする）４０と、下流のＲＢ＿ＨＢ２への出力リンクに接続する出力端子（以下、ＷＯとする）４１と、ＦＢ１側のＦＭｎ３からの入力リンクに接続する入力端子（以下、ＲＩとする）４２と、ＦＢ１側のＦＭｎ３への出力リンクに接続する出力端子（以下、ＲＯとする）４３と、を備えている。
【００５９】
ＦＭｇ４は、上記の入力端子（ＷＩ４０またはＲＩ４２）より入力された伝送信号に含まれる識別情報と、上記の出力端子（ＷＯ４１およびＲＯ４３）の使用状態とに基づいて、当該伝送信号が入力された入力端子（ＷＩ４０またはＲＩ３２）と、出力端子（ＷＯ４１またはＲＯ３３）を接続し、当該伝送信号を自身の外部に出力する。
【００６０】
さらに、ＦＭｇ４は、上流のＲＢ＿ＨＢ２からの制御信号が入力される入力端子（以下、ＷＣＩとする）４０´と、下流のＲＢ＿ＨＢ２へ制御信号を出力する出力端子（以下、ＷＣＯとする）４１´と、ＦＢ１側のＦＭｎ３からの制御信号が入力される入力端子（以下、ＲＣＩとする）４２´と、ＦＢ１側のＦＭｎ３へ制御信号を出力する出力端子（以下、ＲＣＯとする）４３´と、を備えている。
【００６１】
なお、上記の制御信号とは、ＦＭｎ３およびＦＭｇ４の動作モードを制御する信号であり、このＦＭｎ３およびＦＭｇ４の動作モードの制御については、詳細な説明を後述とする。また、この制御信号とは、特許請求の範囲における動作切替信号に相当するものである。
【００６２】
（ＦＭｎ３の内部構成）
次に、図５を参照して、ＦＭｎ３における、各入力端子と各出力端子との接続、および、当該接続を制御する制御信号について説明する。図５は、ＦＭｎ３の構成を示すブロック図である。
【００６３】
図５に示すように、ＦＭｎ３は、外部からのクロック信号が入力される入力端子（以下、ＣＬＫ端子とする）３６と、クロック信号に同期して、各入力端子（ＷＩ３０、ＲＩ３２、およびＧＩ３４）からの伝送信号が入力されるフリップフロップ回路７１ａ〜７１ｃ（以下、ＦＦ７１ａ〜７１ｃと略称し、さらにＦＦ７１ａ〜７１ｃを総称する場合は、ＦＦ７１と称する）と、クロック信号に同期して、各出力端子（ＷＯ３１、ＲＯ３３、およびＧＯ３５）より伝送信号を出力するフリップフロップ回路７２ａ〜７２ｃ（以下、ＦＦ７２ａ〜７２ｃと略称し、さらにＦＦ７２ａ〜７２ｃを総称する場合は、ＦＦ７２と称する）と、ＦＦ７２の各々に対応するセレクタ７３ａ〜７３ｃ（以下、総称する場合はセレクタ７３と称する：接続切替手段）と、各セレクタ７３を制御する制御回路７０（選択手段）と、ＯＲ回路７４（クロック信号取込決定手段）と、ＡＮＤ回路７５（クロック信号取込決定手段）と、を備えている。
【００６４】
（ＦＭｎ３の内部動作）
図５に示すように、ＷＣＩ３０´、ＲＣＩ３２´およびＧＣＩ３４´は、ＯＲ回路７４の入力に接続されている。ここで、ＯＲ回路７４は、論理式ＯＲの機能を有する回路であるため、ＷＣＩ３０´、ＲＣＩ３２´およびＧＣＩ３４´より入力される制御信号のいずれか１つが、論理値「Ｈ」の信号であった場合、ＡＮＤ回路７５に論理値「Ｈ」の出力信号を出力することになる。さらに、ＡＮＤ回路７５は、論理式ＡＮＤの機能を有する回路であり、ＣＬＫ端子３６が入力したクロック信号と、ＯＲ回路７４からの出力信号とが入力される。したがって、ＯＲ回路７４からの出力信号が論理値「Ｈ」であれば、入力されたクロック信号を、各ＦＦ７１、各ＦＦ７２、および制御回路７０に出力し、一方、ＯＲ回路７４からの出力信号が論理値「Ｌ」であれば、論理値「Ｌ」の信号を、各ＦＦ７１、各ＦＦ７２、および制御回路７０に出力する。各ＦＦ７１、各ＦＦ７２、および制御回路７０は、クロック信号に同期して動作するものであるため、クロック信号が入力されないかぎり、信号を出力することはない。すなわち、ＷＣＩ３０´、ＲＣＩ３２´およびＧＣＩ３４´より入力される制御信号のいずれも論理値「Ｌ」であった場合、各ＦＦ７１、各ＦＦ７２、および制御回路７０は動作しない。
【００６５】
つまり、ＯＲ回路７４およびＡＮＤ回路７５は、ＷＣＩ３０´、ＲＣＩ３２´およびＧＣＩ３４´を介して入力された制御信号に基づいて、外部より入力されたクロック信号を、ＦＭｎ３の内部に取込むか否かを決定する機能を有する。また、制御回路７０、ＦＦ７１、およびＦＦ７２には、クロック信号に基づいて動作するものであり、ＡＮＤ回路７５よりクロック信号が出力されるか否かによって、ＦＭｎ３の動作モードが決定することになる。
【００６６】
なお、ＷＣＩ３０´、ＲＣＩ３２´およびＧＣＩ３４´に入力される論理値「Ｈ」の制御信号は、ＷＩ３０、ＲＩ３２、およびＧＩ３４より伝送信号が入力される直前に入力されるものである。より具体的には、ＷＩ３０より伝送信号が入力される場合、その直前に、ＷＣＩ３０´に制御信号が入力され、ＲＩ３２より伝送信号が入力される場合、その直前に、ＲＣＩ３２´に制御信号が入力され、ＧＩ３４に伝送信号が入力される場合、その直前に、ＧＣＩ３４´に制御信号が入力される。したがって、伝送信号が入力される前には、制御回路７０、ＦＦ７１、およびＦＦ７２は、ＡＮＤ回路７５よりクロック信号が入力されており、入力される伝送信号を取得できる状態となる。
【００６７】
次に、動作状態にあるＦＦ７１は、ＷＩ３０、ＲＩ３２、およびＧＩ３４のいずれかより入力された伝送信号を取得し、各セレクタ７３および制御回路７０に出力する。なお、図５においては、各ＦＦ７１が取得した伝送信号を制御回路７０に出力するための経路の図示を省略している。
【００６８】
制御回路７０は、出力された伝送信号に含まれる識別情報と、各セレクタ７３の使用状態に基づき、ＦＦ７１からの伝送信号の出力先となるＦＦ７２を選択する。制御回路７０は、選択したＦＦ７２に対応するセレクタ７３に対して、論理値が「Ｈ」となる選択信号（接続切替信号）を出力する。制御回路７０により選択されたセレクタ７３は、ＦＦ７１より出力された伝送信号を入力し、自身に対応するＦＦ７２に入力する。ＦＦ７２は、入力された伝送信号を、ＡＮＤ回路７５からのクロック信号に同期して、自身に対応する出力端子（ＷＯ３１、ＲＯ３３、またはＧＯ３５）に出力する。以上のように、各セレクタ７３は、自身に対応するＦＦ７２と、自身に接続するＦＦ７１との接続を、言い換えれば、ＦＦ７２および各出力端子を介して自身に接続する出力リンクと、ＦＦ７１および各入力端子を介して自身に接続する入力リンクとの接続を、制御回路７０からの選択信号に基づいて切り替える機能を有するものである。
【００６９】
また、制御回路７０は、伝送信号の伝送が完了したことを、言い換えれば、入力されていた伝送信号が入力されなくなったことを検出すると、伝送信号が入力されていたＦＦ７１と、当該伝送信号の出力先となっているＦＦ７２との接続を解除する論理値「Ｌ」の選択信号を、当該伝送信号の出力先となっているＦＦ７２に対応するセレクタ７３に出力するとともに、論理値「Ｌ」の制御信号を、当該伝送信号を出力されていた他のＦＭｎ３またはＦＭｇ４に出力する。
【００７０】
次に、図６を参照して、ＦＭｎ３の内部動作をより具体的に説明する。図６は、２つのＦＭｎ３−１および３−２における伝送信号および制御信号の流れの一例を示すものであり、より具体的には、ＦＭｎ３−１のＲＩ３２より伝送信号が入力され、ＦＭｎ３−２のＲＯ３３より、当該伝送信号が出力される場合の、ＦＭｎ３−１およびＦＭｎ３−２の内部動作を示す説明図である。なお、図６においては、ＦＭｎ３−１における各ブロックと、ＦＭｎ３−２における各ブロックとを区別するために、ＦＭｎ３−１が備える各ブロックの部材番号の後尾には「−１」を付し、ＦＭｎ３−２が備える各ブロックの部材番号の後尾には「−２」を付す。
【００７１】
まず、ＦＭｎ３−１は、ＲＩ３２−１より伝送信号が入力される直前に、ＲＣＩ３２´−１より論理値「Ｈ」の制御信号が入力される。この制御信号に基づき、ＯＲ回路７４−１およびＡＮＤ回路７５−１が、クロック信号を制御回路７０−１、ＦＦ７１−１、およびＦＦ７２−１に出力することにより、制御回路７０−１、ＦＦ７１−１、およびＦＦ７２−１が動作状態に、言い換えれば、ＦＭｎ３−１の動作モードが動作状態になる。
【００７２】
次に、ＦＦ７１ｃ−１は、自身の出力に接続するセレクタ７３ａ−１および７３ｂ−１に、伝送信号を出力する。制御回路７０−１は、セレクタ７３ａ−１および７３ｂ−１が使用状態にないことを確認し、言い換えれば、セレクタ７３ａ−１および７３ｂ−１が他の伝送信号を出力していないことを確認し、セレクタ７３ａ−１に対して、論理値「Ｈ」の選択信号を出力するとともに、セレクタ７３ｂ−１に対して、論理値「Ｌ」の選択信号を出力する。なお、制御回路７０−１は、選択するセレクタ７３−１の各々に優先順位を設定しており、セレクタ７３ａ―１およびセレクタ７３ｂ−１が共に、未使用状態の場合、この優先順位に基づいて、論理値「Ｈ」の選択信号を出力するセレクタ７３−１を決定している。
【００７３】
セレクタ７３ａ−１は、論理値「Ｈ」の選択信号が入力されると、ＦＦ７１ｃ−１とＦＦ７２ａ−１とを接続し、ＦＦ７１ｃ−１からの伝送信号を、ＦＦ７２ａ−１に出力する。ＦＦ７２ａ−１は、セレクタ７３ａ−１からの伝送信号を、ＷＯ３１−１を介してＦＭｎ３−２に出力する。
【００７４】
なお、ＦＭｎ３−１は、複数の入力端子を介して複数の伝送信号を同時に入力し、入力した伝送信号の各々を、異なる出力端子より出力可能である。すなわち、図６に示すように、セレクタ７３ａ−１には、ＦＦ７１ｃ−１からの伝送信号とは別に、ＦＦ７１ａ−１からの伝送信号が、入力されることがある。したがって、制御回路７０−１は、セレクタ７３ａ−１に論理値「Ｈ」の選択信号を出力する場合、論理値が「Ｈ」となる２種類の論理値「Ｈ１」と「Ｈ２」とを区別して、選択信号を出力している。具体的には、制御回路７０−１は、セレクタ７３ａ−１に対して、ＦＦ７１ｃとＦＦ７２ａとを接続する場合は、論理値「Ｈ１」の選択信号を出力し、ＦＦ７１ａとＦＦ７２ａとを接続する場合は、論理値「Ｈ２」の選択信号を出力する。なお、図６においては、ＦＦ７１ａ−１は伝送信号を取得していないものとしているため、以下では、選択信号の論理値「Ｈ」を、「Ｈ１」と「Ｈ２」とに区別せず説明する。
【００７５】
図６に示すように、制御回路７０−１は、セレクタ７３ａ−１に出力する選択信号を、制御信号として、ＷＣＯ３１´を介してＦＭｎ３−２に出力している。ここで、注目すべきは、セレクタ７３ａが出力する伝送信号は、ＦＦ７２ａを経由してＦＭｎ３−２に出力される一方、セレクタ７３ａに入力される選択信号は、どの回路も経由せずに、ＦＭｎ３−２に出力される。したがって、ＦＭｎ３−２は、ＷＯ３１からの伝送信号が入力される前に、ＷＣＯ３１´からの制御信号が入力されることになる。結果、ＦＭｎ３−２においては、ＷＯ３１からの伝送信号が入力される前に、制御回路７０−２、ＦＦ７１−２、およびＦＦ７２−２は、動作状態となる。
【００７６】
次に、ＦＭｎ３−２においては、ＷＩ３０−２を介して、ＷＯ３１−１からの伝送信号をＦＦ７１ａ−２が取得する。このとき、上述したように、既にＦＦ７１ａ−２は、ＡＮＤ回路７５−２よりクロック信号が入力されているため、ＦＦ７１ａ−２は、ＷＩ３０−２からの伝送信号を確実に取得することができる。ＦＦ７１ａ−２は、取得した伝送信号を、制御回路７０−２およびセレクタ７３ａ−２〜７３ｃ−２に出力する。制御回路７０−２は、出力された伝送信号に含まれる識別情報と、セレクタ７３ｃ−２の使用状態とを確認し、セレクタ７３ｃ−２に論理値「Ｈ」の選択信号を出力する。セレクタ７３ｃ−２は、出力された選択信号に基づき、ＦＦ７１ａとＦＦ７２ｃとを接続し、ＦＦ７１ａからの伝送信号を、ＦＦ７２ｃに出力する。ＦＦ７２ｃは、出力された伝送信号を、ＲＯ３３−２を介して、ＲＯ３３−２の先に位置するＦＭｎ３またはＦＢ１に、伝送信号を出力する。
【００７７】
以上のように、ＦＭｎ３は、伝送信号を出力する前に、当該伝送信号の出力先となるＦＭｎ３に対して、論理値「Ｈ」の制御信号を出力する。すなわち、伝送信号が入力されるＦＭｎ３にとっては、当該伝送信号が入力される直前に、論理値「Ｈ」の制御信号が入力され、自身の動作モードを動作状態にすることができる。このことから、ＦＭｎ３内のＷＣＩ３０´、ＲＣＩ３２´およびＧＣＩ３４´より入力される制御信号は、ＦＭｎ３の動作モードを制御する制御信号と言える。
【００７８】
ここで、ＦＭｎ３０における消費電力は、各ＦＦ７１、各ＦＦ７２、および制御回路７０が動作しているか否かによって、言い換えれば、ＦＭｎ３０の動作モードによって大きく変動する。つまり、各ＦＦ７１、各ＦＦ７２、および制御回路７０が動作している場合、言い換えれば、ＦＭｎ３０の動作モードが動作状態にある場合、ＦＭｎ３０の消費電力は大きくなり、一方、各ＦＦ７１、各ＦＦ７２、および制御回路７０が動作していない場合、言い換えれば、ＦＭｎ３０の動作モードが停止状態にある場合、ＦＭｎ３０の消費電力は小さくなる。
【００７９】
したがって、本実施形態に係る多重バスシステム１０においては、伝送信号を中継するＦＭｎ３の動作モードが動作状態になり、一方、伝送信号を中継しないＦＭｎ３の動作モードは、停止状態となる。結果、本実施形態に係る多重バスシステムは、従来の多重バスシステムとは異なり、伝送信号の伝送を行っている場合でも、消費電力の低減を行うことが可能となる。
【００８０】
なお、本実施形態においては、制御回路７０は、伝送信号をＦＦ７２に出力しないセレクタ７３に対しては、論理値「Ｌ」の選択信号を出力する構成としたが、制御回路７０は、このセレクタ７３に対して選択信号を出力しない構成であってもよい。この場合、選択信号を出力するための配線に、プルダウン回路を付加してけばよい。これにより、制御回路７０は、論理値「Ｌ」の選択信号を出力しなくとも、セレクタ７３、ＷＣＯ３１´、ＲＣＯ３３´、およびＧＣＯ３５´には、論理値「Ｌ」の制御信号が入力されることになる。言い換えれば、ＦＭｎ３およびＦＭｇ４は、自身の動作モードが停止状態にあっても、論理値「Ｌ」の制御信号を、自身の出力リンクに接続する他のＦＭｎ３およびＦＭｇ４に対して、出力できることになる。
【００８１】
なお、ＦＭｇ４におけるＦＭｎ３との違いは、ＦＭｎ３におけるＦＦ７１ｂ、ＦＦ７２ｂ、およびセレクタ７３ｂと、これらのブロックに接続する配線を備えていない、または用いない構成であるだけであり、ここでは、ＦＭｇ４の内部構成および動作の詳細な説明は省略する。
【００８２】
（ＦＢ１間の要求信号および要求応答信号の流れ）
次に、図７〜図９を参照して、ＦＢ１間における伝送信号の伝送の流れの概略を説明する。まず、ＦＢ１−１からＦＢ１−３に対して、データの伝送を行う場合としては、ＦＢ１−１がＦＢ１−３にデータを書き込む場合と、ＦＢ１−３がＦＢ１−１よりデータを読み出す場合の２つの場合が考えられる。
【００８３】
ＦＢ１−１がＦＢ１−３にデータを書き込む場合、ＦＢ１−１はＦＢ１−３に対して、データの書き込みを要求する伝送信号である要求信号を出力する。一方、ＦＢ１−３がＦＢ１−１よりデータを読み出す場合、ＦＢ１−３はＦＢ１−１に対して、データの読出しを要求する伝送信号である要求信号を出力する。さらに、要求信号の要求先となるＦＢ１は、要求信号に対する応答として、要求応答信号を、要求元のＦＢ１に、言い換えれば、要求信号を出力したＦＢ１に出力する。
【００８４】
以下に、図７を参照して、ＦＢ１−１とＦＢ１−３との間における、要求信号および要求応答信号の流れを説明する。図７は、ＦＢ１−１とＦＢ１−３との間における、要求信号および要求応答信号の伝送経路を示す説明図である。なお、図７においては、ＦＢ１−１がＦＢ１−３に、データを書き込む場合の伝送経路を示している。
【００８５】
まず、図７においては、書き込みの要求元のＦＢをＦＢ１−１とし、要求先のＦＢをＦＢ１−３とする。また、ＦＢ１−２は、他のＦＢ（図示せず）との間に、既にリンクが確立した伝送経路１２を介して、データ信号の伝送を行っている。なお、当該データ信号とは、ＦＢ１固有の情報データを含むデータ信号であり、言い換えれば、書き込みや読み出しの目的となるデータを含むデータ信号である。
【００８６】
本発明に係る多重バスシステム１０においては、リングバス５の使用権を調停管理するバスアービタが存在しないため、ＦＢ１−１は、バスインターフェースモジュールＲＢ＿ＨＢ２−１〜２−３およびリングバス５を介して、書き込み要求の要求信号を要求先のＦＢ１−３に出力する。
【００８７】
このとき、ＦＢ１−１からの要求信号が出力されたＲＢ＿ＨＢ２−１および２−２は、接続された下流リングバス５の使用状態を確認し、該使用状態が空き状態となる下流リングバス５を選択して、ＲＢ＿ＨＢ２−３に要求信号を伝送する。さらに、ＲＢ＿ＨＢ２−３は、伝送された要求信号を、要求信号の要求先となるＦＢ１−３に出力する。要求先のＦＢ１−３は、要求元のＦＢ１−１からの要求信号を出力されると、書き込みを許可する要求応答信号を、要求信号が伝送された伝送経路１１を介して、要求元のＦＢ１−１に出力する。
【００８８】
このように、ＦＢ１−１がＦＢ１−３からの要求応答信号を受け付けることによって、ＦＢ１−１とＦＢ１−３との間における、データ通信のリンクが確立したことになる。
【００８９】
なお、要求応答信号は、単方向のリングバスに逆行してデータ通信を行っている。これは、リングバス５を含む伝送経路が、伝送信号のデータ構造に対応した複数の結線で構成されており、要求応答信号に対応する結線は、リングバスの単方向とは逆方向となる結線でとなっているためである。このリングバスを構成する結線を、図８を参照して以下に説明する。図８は、ＦＢ１間における、リングバスを含む伝送経路の結線を示す説明図である。
【００９０】
図８に示すように、リングバス含む伝送経路は、伝送信号のデータ構造を構成する各情報に対応した結線で構成されている。具体的には、要求信号またはデータ信号を構成する４つ情報である、ＲＥＱ，ＶＡＬ，ＥＲＲ，ＤＡＴＡに対応する結線と、要求応答信号を構成する２つの情報である、ＡＣＫ，ＣＨＧに対応する結線とで構成されている。
【００９１】
ここで、図８に示すように、要求信号またはデータ信号に対応する結線は、リングバスの順方向となる結線を用いて信号を伝送し、一方、要求応答信号は、リングバスとは逆方向となる結線を用いて信号を伝送している。よって、要求応答信号は、単方向のリングバスに逆行してデータ通信を行うことができる。なお、要求応答信号，データ信号，要求応答信号のデータ構造については後述とする。
【００９２】
（ＦＢ１間のデータ信号の流れ）
次に、図９を参照して、リンクが確立した後の、データ信号の伝送について説明する。図９は、ＦＢ１−１とＦＢ１−３との間における、リンクが確立した後の、データ信号を伝送する伝送経路を示す説明図である。
【００９３】
図９に示すように、要求元のＦＢ１−１と要求先のＦＢ１−３とのリンクが確立した後、リンクが確立した伝送経路１１を通じて、ＦＢ１−１がＦＢ１−３にデータ信号をバースト伝送する。なお、図７，図９における実線は、リンクが確立し、データ信号を伝送している伝送経路を示し、点線は、リンクを確立するための要求信号および要求応答信号を伝送している伝送経路を示している。
【００９４】
（要求信号の伝送におけるＦＭｎ３の動作）
次に、図７に示したＦＢ１−１からＦＢ１−３への要求信号の伝送と、当該要求信号を中継するＦＭｎ３の動作について、図１０〜図１５を参照して説明する。図１０は、ＦＢ１−１からの要求信号がＦＢ１−１に入力された時点の多重バスシステム１０を示す説明図である。
【００９５】
図１０に示すように、ＦＢ１−１がＦＢ１−３に対してデータの書き込みを行う場合、まず、ＦＢ１−１は、データの書き込みを要求する要求信号を出力する。なお、この要求信号は、宛先となるＦＢ１−３の識別情報を含んでいるものとする。また、ＦＢ１−１は、要求信号をＦＭｎ３ａ−１に出力するとともに、論理値「Ｈ」の制御信号を出力する。
【００９６】
次に、図１１に示すように、ＦＭｎ３ａ−１は、論理値「Ｈ」の制御信号がＦＢ１−１より入力されると、自身の動作モードを動作状態にし、その後、ＦＢ１−１からの要求信号を取得する。さらに、ＦＭｎ３ａ−１は、下流のＲＢ＿ＨＢ２−２へのリングバスが、伝送信号の伝送に使用されていないことを確認し、取得した要求信号と論理値「Ｈ」の制御信号とを、ＲＢ＿ＨＢ２−２内のＦＭｎ３ａ−２に出力する。
【００９７】
次に、図１２に示すように、ＦＭｎ３ａ−２は、ＦＭｎ３ａ−１からの制御信号を入力するとともに、ＦＭｎ３ａ−１からの要求信号を取得する。ここで、ＦＭｎ３ａ−１は、既に、ＦＢ１−２からの伝送信号（データ信号）を中継しているため、ＦＭｎ３ａ−１からの制御信号を入力する前に、既に動作モードが動作状態になっている。ＦＭｎ３ａ−１は、取得した要求信号に含まれる識別情報が、自身に対応するＦＢ１−２を示していないことを確認すると、下流のＲＢ＿ＨＢ２−３への下流リングバスの使用状況を確認する。ここで、ＦＭｎ３ａ−２に接続する下流リングバスは、既に他の伝送信号の伝送に用いられているため、ＦＭｎ３ａ−２は、取得した要求信号と論理値「Ｈ」の制御信号とを、ＦＭｎ３ｂ−２に出力する。
【００９８】
次に、図１３に示すように、ＦＭｎ３ｂ−２は、論理値「Ｈ」の制御信号がＦＭｎ３ａ−２より入力されると、自身の動作モードを動作状態にし、その後、ＦＭｎ３ａ−２からの要求信号を取得する。さらに、ＦＭｎ３ａ−１は、ＦＢ下流のＲＢ＿ＨＢ２−２へのリングバスが、伝送信号の伝送に使用されていないことを確認し、取得した要求信号と論理値「Ｈ」の制御信号とを、ＲＢ＿ＨＢ２−２内のＦＭｎ３ａ−２に出力する。
【００９９】
次に、図１４に示すように、ＦＭｎ３ｂ−３は、論理値「Ｈ」の制御信号がＦＭｎ３ｂ−２より入力されると、自身の動作モードを動作状態にし、その後、ＦＭｎ３ｂ−２からの要求信号を取得する。ＦＭｎ３ｂ−２は、取得した要求信号に含まれる識別情報が、自身に対応するＦＢ１−３を示していることを確認すると、ＦＭｎ３ａ−３への出力リンクの使用状態を確認する。ＦＭｎ３ｂ−２は、ＦＭｎ３ａ−３への出力リンクが他の伝送信号の伝送に使用されていないことを確認し、取得した要求信号と論理値「Ｈ」の制御信号とを、ＦＭｎ３ａ−３に出力する。
【０１００】
次に、図１５に示すように、ＦＭｎ３ａ−３は、ＦＭｎ３ｂ−３からの制御信号を入力するとともに、ＦＭｎ３ｂ−３からの要求信号を取得する。ここで、ＦＭｎ３ｂ−３は、既に、ＦＭｎ３ａ−２からの伝送信号（データ信号）を中継しているため、ＦＭｎ３ｂ−３からの制御信号を入力する前に、既に動作モードが動作状態になっている。ＦＭｎ３ａ−３は、ＦＢ１−３への出力リンクが、伝送信号の伝送に使用されていないことを確認し、取得した要求信号と論理値「Ｈ」の制御信号とを、ＦＢ１−３に出力する。これにより、ＦＢ１−１からの要求信号は、各ＦＭｎ３によってＦＢ１−３に伝送され、この後、ＦＢ１−３は、伝送された要求信号に対する要求応答信号を、要求信号の伝送経路を介して、ＦＢ１−１に伝送する。
【０１０１】
以上のように、各ＦＭｎ３は、伝送信号（要求信号）を、出力先となる他のＦＭｎ３に出力する際、論理値「Ｈ」の制御信号を合わせて出力し、一方、伝送信号の出力先でない他のＦＭｎ３に対しては、論理値「Ｌ」の制御信号を出力する。これにより、ＦＭｎ３の各々は、伝送信号を中継する場合は、自身の動作モードを動作状態にし、一方、伝送信号を中継しない場合は、自身の動作モードを停止状態にすることになる。すなわち、本実施形態の多重バスシステム１０は、ＦＢ１間において伝送信号の伝送が行われている場合でも、各ＦＭｎ３の動作モードを個別に制御することが可能となり、結果、多重バスシステム１０の省電力化を実現することができる。
【０１０２】
（ＦＢ１間のデータ通信のシーケンス）
次に、ＦＢ１間における、データの書き込み、および、データの読み出しのシーケンスをについて、図１６（ａ）および（ｂ）を参照して説明する。図１６（ａ）は、ＦＢ１間におけるデータの書き込みのシーケンスを示すシーケンス図であり、図１６（ｂ）は、ＦＢ１間におけるデータの読出しのシーケンスを示すシーケンス図である。
【０１０３】
（ＦＢ１間のデータの書き込みシーケンス）
次に、ＦＢ１間における、データの書き込みシーケンスを、図１６（ａ）を参照して説明する。図１６（ａ）は、ＦＢ１間におけるデータの書き込みのシーケンスを示すシーケンス図である。
【０１０４】
図１６（ａ）における、ＦＢ１（ＳＲＣ）は、書き込み要求元のＦＢ１を示し、ＦＢ１（ＤＳＴ）は、書き込み要求先のＦＢ１を示す。また、「Ｗｒｉｔｅ  ＲＥＱ」は、ＦＢ１（ＳＲＣ）からＦＢ１（ＤＳＴ）への書き込み要求信号を示し、「Ｗｒｉｔｅ  ＡＣＫ」は、書き込み要求信号に対する、ＦＢ１（ＤＳＴ）からＦＢ１（ＳＲＣ）への書き込み要求応答信号を示し、「Ｂｕｒｓｔ  Ｗｒｉｔｅ」は、バースト伝送によるＦＢ１（ＳＲＣ）からＦＢ１（ＤＳＴ）へのデータ信号を示す。さらに、「Ｌｉｎｋ  Ｓｅａｒｃｈ」は、「Ｗｒｉｔｅ  ＲＥＱ」の伝送時間を示し、「Ｆｉｘｅｄ  Ｌｉｎｋ」は、「Ｗｒｉｔｅ  ＡＣＫ」の伝送時間を示し、「Ｂｕｒｓｔ  Ｔｒａｎｓｍｉｓｓｉｏｎ」は、データ信号のバースト伝送に要する時間を示している。
【０１０５】
図１６（ａ）に示すように、ＦＢ１（ＳＲＣ）が出力した「Ｗｒｉｔｅ  ＲＥＱ」を、ＦＢ１（ＤＳＴ）が受けとる。その後、ＦＢ１（ＤＳＴ）は、「Ｗｒｉｔｅ  ＲＥＱ」を受けとると、ＦＢ１（ＳＲＣ）に「Ｗｒｉｔｅ  ＡＣＫ」を出力する。ここで、ＦＢ１（ＳＲＣ）が、ＦＢ１（ＤＳＴ）からの「Ｗｒｉｔｅ  ＡＣＫ」を受けとることにより、ＦＢ１（ＳＲＣ）およびＦＢ１（ＤＳＴ）間のリンクが確立する。次に、ＦＢ１（ＳＲＣ）からＦＢ１（ＤＳＴ）に、確立したリンクを介して、「Ｂｕｒｓｔ  Ｗｒｉｔｅ」をバースト伝送する。
【０１０６】
（ＦＢ１間の読み出しのシーケンス）
次に、ＦＢ１間における、データの読み出しシーケンスを、図１６（ｂ）を参照して説明する。図１６（ｂ）は、ＦＢ１間におけるデータの読み出しシーケンスを示すシーケンス図である。
【０１０７】
図１６（ｂ）における、ＦＢ１（ＳＲＣ）は、読み出し要求元のＦＢ１を示し、ＦＢ１（ＤＳＴ）は、読み出し要求先のＦＢ１を示す。また、「Ｒｅａｄ  ＲＥＱ」は、ＦＢ１（ＳＲＣ）からＦＢ１（ＤＳＴ）への読み出し要求信号を示し、「Ｒｅａｄ  ＡＣＫ」は、読み出し要求信号に対する、ＦＢ１（ＤＳＴ）からＦＢ１（ＳＲＣ）への読み出し要求応答信号を示し、「Ｗｒｉｔｅ  ＲＥＱ」は、読み出し要求先であるＦＢ１（ＤＳＴ）が出力する書き込み要求信号を示し、「Ｗｒｉｔｅ  ＡＣＫ」は、ＦＢ１（ＤＳＴ）からの書き込み要求信号に対する、ＦＢ１（ＳＲＣ）からＦＢ１（ＤＳＴ）への書き込み要求応答信号を示し、「Ｂｕｒｓｔ  Ｗｒｉｔｅ」は、ＦＢ１（ＳＲＣ）からＦＢ１（ＤＳＴ）へのバースト伝送によるデータ信号を示す。さらに、「Ｒｅａｄ  Ｌｉｎｋ  Ｓｅａｒｃｈ」は、「Ｒｅａｄ  ＲＥＱ」の伝送時間を示し、「Ａｃｋｎｏｗｌｅｄｇｅ」は、ＦＢ１（ＳＲＣ）からの「Ｒｅａｄ  ＲＥＱ」に対する、「Ｒｅａｄ  ＡＣＫ」の伝送時間を示し、「Ｗｒｉｔｅ  Ｌｉｎｋ  Ｓｅａｒｃｈ」は、「Ｗｒｉｔｅ  ＲＥＱ」の伝送時間を示し、「Ｆｉｘｅｄ  Ｌｉｎｋ」は、「Ｗｒｉｔｅ  ＡＣＫ」の伝送時間を示し、「Ｂｕｒｓｔ  Ｔｒａｎｓｍｉｓｓｉｏｎ」は、データ信号のバースト伝送に要する時間を示している。
【０１０８】
図１６（ｂ）に示すように、ＦＢ１（ＳＲＣ）が出力した「Ｒｅａｄ  ＲＥＱ」を、ＦＢ１（ＤＳＴ）が受けとる。その後、ＦＢ１（ＤＳＴ）は、「Ｒｅａｄ  ＲＥＱ」を受けとると、ＦＢ１（ＳＲＣ）に「Ｒｅａｄ  ＡＣＫ」を出力すると同時に、「Ｗｒｉｔｅ  ＲＥＱ」をＦＢ１（ＳＲＣ）に対して出力する。「Ｗｒｉｔｅ  ＲＥＱ」を受けとったＦＢ１（ＳＲＣ）は、ＦＢ１（ＤＳＴ）に対して、「Ｗｒｉｔｅ  ＡＣＫ」を出力する。ここで、ＦＢ１（ＤＳＴ）が「Ｗｒｉｔｅ  ＡＣＫ」を受けとることにより、ＦＢ１（ＳＲＣ）およびＦＢ１（ＤＳＴ）間のリンクが確立する。次に、ＦＢ１（ＤＳＴ）からＦＢ１（ＳＲＣ）に、確立したリンクを介して、「Ｂｕｒｓｔ  Ｗｒｉｔｅ」をバースト伝送する。
【０１０９】
（伝送信号のデータ構造）
次に、図１７（ａ）および（ｂ）〜図２０を参照して、本実施形態に係る、ＦＢ１間において伝送される伝送信号のデータ構造を説明する。図１７（ａ）は、書き込みまたは読み出しの要求信号、およびバースト伝送によるデータ信号のデータ構造を示す説明図であり、図１７（ｂ）は、上記要求信号に対する要求応答信号のデータ構造を示す説明図である。
【０１１０】
図１７（ａ）に示すように、要求信号およびデータ信号のデータ構造は、伝送信号が、要求信号であるか否かを示す「ＲＥＱフラグ」と、バースト伝送されるデータ信号であるか否かを示す「ＶＡＬフラグ」と、リンク切断などが発生したことを、データの出力先に伝えるための「ＥＲＲフラグ」とによって構成される。また、図１７（ａ）に示す「ＤＡＴＡ」は、伝送信号の種類ごとに異なる情報が記録されており、詳細は後述とする。また、「ＲＥＱフラグ」、「ＶＡＬフラグ」、および「ＥＲＲフラグ」は、１ｂｉｔの情報により表現される。また「ＤＡＴＡ」は、８〜２５６ｂｉｔの可変のｂｉｔ長により表現される。
【０１１１】
また、図１７（ｂ）に示すように、要求信号に対する要求応答信号のデータ構造は、伝送信号が要求応答信号であるか否かを示す「ＡＣＫフラグ」と、要求信号の伝送経路が変更となったことを示す「ＣＨＧフラグ」とによって構成される。また、「ＡＣＫフラグ」および「ＣＨＧフラグ」は、１ｂｉｔの情報により表現される。
【０１１２】
（書き込み時における伝送信号のデータ構造）
以下に、図１８（ａ）を参照して、書き込み要求時における、要求信号のデータ構造の一例を述べる。図１８（ａ）は、書き込み要求時における、書き込み要求信号のデータ構造を示す説明図である。
【０１１３】
図１８（ａ）に示すように、「ＲＥＱフラグ」は、この伝送信号が要求信号であることを示すため、「１」の情報が記録されている。要求信号はバースト伝送されないため、「ＶＡＬフラグ」には、「０」の情報が記録されている。図１８（ａ）に示す例では、リンク切断などのエラーが発生していないものとしており、「ＥＲＲフラグ」には、「０」の情報が記録されている。なお、ここでは、「ＤＡＴＡ」を６４ｂｉｔとしており、書き込み要求時の要求信号としての、「ＤＡＴＡ」内のデータ構造は以下のとおりとなる。
【０１１４】
図１８（ａ）に示すように、「ＤＡＴＡ」内のデータ構造は、要求元のＦＢ１と、他の各ＦＢ１とを識別するための識別情報である「ＳＲＣ＿ＩＤ」と、要求先のＦＢ１と、他の各ＦＢ１とを識別するための識別情報である「ＤＳＴ＿ＩＤ」と、該伝送信号が書き込み要求信号かを示す情報である「ＲＷ」と、データを流す方向を示す情報である「ＤＩＲ」と、該伝送信号の優先度を示す情報である「ＰＲＩ」と、半分のサイズのシングルワード伝送を行う場合のフラグである「ＳＨＷ」と、バースト伝送時のデータの伝送長を示す情報である「ＬＥＮ」と、ＦＢ１固有の情報データである「ＯＰＴ」とによって構成される。
【０１１５】
また、上記の「ＳＲＣ＿ＩＤ」および「ＤＳＴ＿ＩＤ」は８ｂｉｔの情報により表現され、「ＲＷ」、「ＤＩＲ」、および「ＳＨＷ」は１ｂｉｔの情報により表現され、「ＰＲＩ」は５ｂｉｔの情報により表現され、「ＬＥＮ」は８ｂｉｔの情報により表現され、「ＯＰＴ」は３２ｂｉｔの情報により表現される。
【０１１６】
図１８（ａ）において、「ＳＲＣ＿ＩＤ」には、送信元のＦＢ１の識別情報である、「００」の情報を記録されており、「ＤＳＴ＿ＩＤ」には、送信先のＦＢ１の識別情報である、「０２」の情報を記録しており、「ＲＷ」には、書き込み要求信号であることを示す、「１」の情報を記録しており、「ＤＩＲ」には、データの進行方向を示す、「０」の情報を記録しており、「ＰＲＩ」には、該伝送信号の優先度を示す、「１０」の情報を記録しており、「ＳＨＷ」には、シングルワード伝送を行っていないことを示す、「０」の情報を記録しており、「ＬＥＮ」には、書き込み要求の対象となる、バースト伝送時のデータの伝送長を示す、「０３」の情報を記録している。なお、該伝送信号は書き込み要求信号であるため、「ＯＰＴ」には、情報を記録していない。
【０１１７】
次に、図１８（ｂ）を参照して、書き込み要求時における、要求応答信号のデータ構造の一例を述べる。図１８（ｂ）は、書き込み要求信号に対する、要求応答信号のデータ構造を示す説明図である。
【０１１８】
図１８（ｂ）に示すように、「ＡＣＫフラグ」には、要求応答信号であることを示す、「１」の情報を記録しており、「ＣＨＧフラグ」には、要求信号の伝送経路から変更となっていないことを示す、「０」の情報を記録している。
【０１１９】
（読み込み時における伝送信号のデータ構造）
以下に、図１９を参照して、読み出し要求時における、要求信号のデータ構造の一例を述べる。図１９は、読み出し要求時における、読み出し要求信号のデータ構造を示す説明図である。
【０１２０】
図１９に示すように、「ＲＥＱフラグ」は、この伝送信号が要求信号であることを示す、「１」の情報を記録している。要求信号はバースト伝送されないため、「ＶＡＬフラグ」には、「０」の情報を記録している。同図における例では、リンク切断などのエラーが発生していないものとしており、「ＥＲＲフラグ」には、「０」の情報を記録している。
【０１２１】
なお、ここでは、「ＤＡＴＡ」を６４ｂｉｔとしており、書き込み要求時の要求信号として、「ＤＡＴＡ」内のデータ構造は以下のとおりとなる。
【０１２２】
図１９に示すように、「ＤＡＴＡ」内のデータ構造は、要求元のＦＢ１と、他の各ＦＢ１とを識別するための識別情報である「ＳＲＣ＿ＩＤ」と、要求先のＦＢ１と、他のＦＢ１とを識別するための識別情報である「ＤＳＴ＿ＩＤ」と、該伝送信号が読み出し要求信号かを示す情報である「ＲＷ」と、データを流す方向を示す情報である「ＤＩＲ」と、該伝送信号の優先度を示す情報である「ＰＲＩ」と、半分のサイズのシングルワード伝送を行う場合のフラグである「ＳＨＷ」と、バースト伝送時のデータの伝送長を示す情報である「ＬＥＮ」と、ＦＢ１固有の情報データである「ＯＰＴ」とにより構成される。
【０１２３】
また、「ＳＲＣ＿ＩＤ」および「ＤＳＴ＿ＩＤ」は８ｂｉｔの情報により表現され、「ＲＷ」、「ＤＩＲ」、および「ＳＨＷ」は１ｂｉｔの情報により表現され、「ＰＲＩ」は５ｂｉｔの情報により表現され、「ＬＥＮ」は８ｂｉｔの情報により表現され、「ＯＰＴ」は３２ｂｉｔの情報により表現される。
【０１２４】
図１９において、「ＳＲＣ＿ＩＤ」には、送信元のＦＢの識別情報である、「００」の情報を記録しており、「ＤＳＴ＿ＩＤ」には、送信先のＦＢの識別情報である、「０２」の情報を記録しており、「ＲＷ」には、読み出し要求信号であることを示す、「０」の情報を記録しており、「ＤＩＲ」には、データの進行方向を示す、「０」の情報を記録しており、「ＰＲＩ」には、該伝送信号の優先度を示す、「１０」の情報を記録しており、「ＳＨＷ」には、シングルワード伝送を行っていないことを示す、「０」の情報を記録しており、「ＬＥＮ」には、書き込み要求の対象となる、バースト伝送時のデータの伝送長を示す、「０３」の情報を記録している。なお、該伝送信号は書き込み要求信号であるため、「ＯＰＴ」には、情報を記録していない。
【０１２５】
なお、読み出し要求信号に対する、要求応答信号のデータ構造については、図１８（ｂ）に示した、書き込み要求信号に対する、要求応答信号と同一の構成となるため、読み出し要求信号に対する要求応答信号の説明は省略する。
【０１２６】
（データ信号のデータ構造）
次に、図２０を参照して、バースト伝送されるデータ信号のデータ構造について説明する。同図に示すように、データ信号のデータ構造については、該伝送信号が要求信号かデータ信号なのかを示す「ＲＥＱフラグ」と、バースト伝送されるデータであるかを示す「ＶＡＬフラグ」と、リンク切断などが発生したことを、データの出力先に伝えるための「ＥＲＲフラグ」とを有している。同図において、「ＲＥＱフラグ」には、データ信号であることを示す、「０」の情報を記録しており、「ＶＡＬフラグ」には、バースト伝送されるデータであることを示す、「１」の情報を記録しており、「ＥＲＲフラグ」には、リンク切断などが発生していないことを示す、「０」の情報を記録している。さらに、「ＤＡＴＡ」には、ＦＢ１固有の情報データを記録している。ここで、「ＤＡＴＡ」のビット長は、使用するシステムアーキテクチャに合わせて決定され、同図における例では、「ＤＡＴＡ」のビット長を６４ｂｉｔとしている。そのため、要求先のＦＢ１に書き込まれる情報データが、６４ｂｉｔを越えるデータであった場合は、複数回のバースト伝送によって、上記情報データを伝送することになる。
【０１２７】
なお、上記の伝送信号のデータ構造を構成する各情報のビット数は、上記のビット数に限るものではなく、多重バスシステム１０に接続されるＦＢ１の個数などにより、適宜変更可能である。
【０１２８】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２９】
本発明は、多重バスを用いてデータ通信を行う多重バスシステムにおいて、多重バスシステムの消費電力の低減が可能な中間バスインターフェースモジュールおよび多重バスシステムを提供するものであり、特に、多重バスで複数のプロセッサ装置および記憶装置を相互接続した、マルチプロセッサシステムにおいて利用することが可能である。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施形態に係る、多重バスインターフェースモジュールの構成を示すブロック図である。
【図２】本発明の実施形態に係る、４重階層のリングバスを用いた、多重バスシステムを示す模式図である。
【図３】本発明の実施形態に係る、機能ブロックの構成を示すブロック図である。
【図４】本発明の実施形態に係る、内部インターフェースモジュールに接続する入力リンクおよび出力リンクを示す説明図である。
【図５】本発明の実施形態に係る、内部インターフェースモジュールの構成を示すブロック図である。
【図６】本発明の実施形態に係る、２つの内部インターフェースモジュール間における、伝送信号を中継する際の動作を示す説明図である。
【図７】本発明の実施形態に係る、機能ブロック間において、リンクが確立している状況を示す説明図である。
【図８】本発明の実施形態に係る、機能ブロック間の伝送経路の結線を示す説明図である。
【図９】本発明の実施形態に係る、機能ブロック間において、データ信号をバースト伝送している状況を示す説明図である。
【図１０】本発明の実施形態に係る、機能ブロックからの要求信号を、内部インターフェースモジュールが中継している段階の伝送経路を示す説明図である。
【図１１】本発明の実施形態に係る、図１０に示した段階からさらに他の内部インターフェースモジュールが、要求信号を中継している段階の伝送経路を示す説明図である。
【図１２】本発明の実施形態に係る、図１１に示した段階からさらに他の内部インターフェースモジュールが、要求信号を中継している段階の伝送経路を示す説明図である。
【図１３】本発明の実施形態に係る、図１２に示した段階からさらに他の内部インターフェースモジュールが、要求信号を中継している段階の伝送経路を示す説明図である。
【図１４】本発明の実施形態に係る、図１３に示した段階からさらに他の内部インターフェースモジュールが、要求信号を中継している段階の伝送経路を示す説明図である。
【図１５】本発明の実施形態に係る、機能ブロックからの要求信号を、宛先となる機能ブロックが受け取った段階の伝送経路を示す説明図である。
【図１６】（ａ）は、本発明の実施形態に係る、書き込み要求時の伝送信号の流れを示すシーケンス図であり、（ｂ）は、本発明の実施形態に係る、読み出し要求時の伝送信号の流れを示すシーケンス図である。
【図１７】（ａ）および（ｂ）は、本発明の実施形態に係る、伝送信号のデータ構造を示す説明図である。
【図１８】（ａ）は、本発明の実施形態に係る、書き込み時の要求信号のデータ構造の一例を示す説明図であり、（ｂ）は、本発明の実施形態に係る、要求応答信号のデータ構造の一例を示す説明図である。
【図１９】本発明の実施形態に係る、読み出し要求信号のデータ構造の一例を示す説明図である。
【図２０】本発明の実施形態に係る、データ信号のデータ構造を示す説明図である。
【図２１】従来例における、多重バスシステムの構成を示すブロック図である。
【符号の説明】
【０１３１】
１      機能ブロック
２      多重バスインターフェースモジュール
３      中間内部インターフェースモジュール
５      リングバス（多重バス）
５ａ    上流リングバス（入力リンク）
５ｂ    下流リングバス（出力リンク）
１０    多重バスシステム
７０    制御回路（選択手段）
７３    セレクタ（接続切替手段）
７４    ＯＲ回路（クロック信号取込決定手段）
７５    ＡＮＤ回路（クロック信号取込決定手段）
【図１】
2010002995.tif 000003
【図２】
2010002995.tif 000004
【図３】
2010002995.tif 000005
【図４】
2010002995.tif 000006
【図５】
2010002995.tif 000007
【図６】
2010002995.tif 000008
【図７】
2010002995.tif 000009
【図８】
2010002995.tif 000010
【図９】
2010002995.tif 000011
【図１０】
2010002995.tif 000012
【図１１】
2010002995.tif 000013
【図１２】
2010002995.tif 000014
【図１３】
2010002995.tif 000015
【図１４】
2010002995.tif 000016
【図１５】
2010002995.tif 000017
【図１６】
2010002995.tif 000018
【図１７】
2010002995.tif 000019
【図１８】
2010002995.tif 000020
【図１９】
2010002995.tif 000021
【図２０】
2010002995.tif 000022
【図２１】
2010002995.tif 000023