(57)【要約】【課題】スイッチング速度の高速化と順方向電圧の低減を進展させることができる半導体装置を提供する。【解決手段】本発明にかかる半導体装置は、第１の層（ｎ＋型のシリコン基板１）と、前記第１の層の一方の面上に形成された前記第１の層と同じ導電型で前記第１の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第２の層（ｎ−型のＳｉＧｅ層２）と、前記第２の層の表面から深さ方向へ延在する前記第２の層とは異なる導電型で前記第２の層よりも不純物濃度が高くかつ前記第２の層とは異なる格子定数を有する埋込層（ｐ型のシリコン層３）を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の層と、
前記第１の層の一方の面上に形成された前記第１の層と同じ導電型で前記第１の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第２の層と、
前記第２の層の表面から深さ方向へ延在する前記第２の層とは異なる導電型で前記第２の層よりも不純物濃度が高くかつ前記第２の層とは異なる格子定数を有する埋込層と、
前記第２の層の表面上に設けられた第１の電極と、
前記第１の層の他方の面上に設けられた第２の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記埋込層が前記第１の層に到達していることを特徴とする請求項１記載の半導体装置。
【請求項３】
複数の前記埋込層が形成されていることを特徴とする請求項１もしくは２のいずれかに記載の半導体装置。
【請求項４】
再結合中心を生成する不純物が前記第２の層に添加されていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項６】
前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第２の層に添加されていることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第２の層の表面と前記第１の電極との間に、前記第２の層とともにショットキ接合をなすショットキ金属が設けられていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
第１の層の一方の面上に、前記第１の層と同じ導電型で前記第１の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第２の層を形成する基層形成工程と、
前記基層形成工程後、前記第２の層の表面から深さ方向へ延在する前記第２の層とは異なる導電型で前記第２の層よりも不純物濃度が高くかつ前記第２の層とは異なる格子定数を有する埋込層を形成する埋込層形成工程と、
前記埋込層形成工程後、前記第２の層の表面上に第１の電極を形成するとともに、前記第１の層の他方の面上に第２の電極を形成する電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記埋込層形成工程の際に、前記第２の層の表面から深さ方向へ延在するトレンチを形成した後、前記トレンチの内部に前記埋込層を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記埋込層を前記第１の層に到達するように形成することを特徴とする請求項８もしくは９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
複数の前記埋込層を形成することを特徴とする請求項８ないし１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
再結合中心を生成する不純物が前記第２の層に添加されていることを特徴とする請求項８ないし１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする請求項８ないし１１のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第２の層に添加されていることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記電極形成工程の際に、前記第２の層の表面上に前記第２の層とともにショットキ接合をなすショットキ金属を形成し、前記ショットキ金属の表面上に前記第１の電極を形成することを特徴とする請求項８ないし１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に電気回路において信号のスイッチングに用いられるスイッチングダイオード等の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ダイオード、トランジスタ、サイリスタ等の半導体装置のスイッチング速度の高速化を図る技術として、半導体領域内に再結合中心となるエネルギー順位を生成する技術が知られている。この技術によれば、順バイアス時に注入される少数キャリアが再結合中心により消滅して、少数キャリアの蓄積が少なくなるので、スイッチング速度が向上する。図５に、再結合中心を利用してスイッチング速度の高速化が図られたスイッチングダイオードの一般的な構成を示す。
【０００３】
図５に示すように、このスイッチングダイオードは、高濃度ｎ型であるｎ＋型の半導体基板１０１の一方の面上に、低濃度ｎ型であるｎ−型の半導体層１０２がエピタキシャル成長により形成されており、そのｎ−型の半導体層１０２の表面上に、ｎ−型の半導体層１０２よりも不純物濃度が高いｐ型の半導体層１０３が形成されている。そして、ｐ型の半導体層１０３の表面上にアノード電極１０４が形成されており、ｎ＋型の半導体基板１０１の他方の面上にカソード電極１０５が形成されている。
【０００４】
このような構成において、ｎ−型の半導体層１０２中のｐ型の半導体層１０３との接合界面近傍領域、並びにｎ−型の半導体層１０２とｎ＋型の半導体基板１０１との接合界面近傍領域またはｎ＋型の半導体基板１０１の内部領域に、電子、プロトン、ヘリウムイオン等の荷電粒子を照射して欠陥順位（再結合中心）を生成することにより、スイッチング速度の高速化が図られている。
【０００５】
しかしながら、半導体領域内に欠陥順位（再結合中心）を生成することによりスイッチング速度の高速化を図る従来の技術では、順バイアス時に注入される少数キャリアの蓄積を減らすことはできるが、それに伴い順方向電圧が増加する。つまり、スイッチング速度と順方向電圧がトレードオフの関係にあり、スイッチング速度の高速化と順方向電圧の低減を両立させることは困難であった。
【特許文献１】特開２００４−２２１１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑み、スイッチング速度の高速化と順方向電圧の低減を進展させることができる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１記載の半導体装置は、第１の層と、前記第１の層の一方の面上に形成された前記第１の層と同じ導電型で前記第１の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第２の層と、前記第２の層の表面から深さ方向へ延在する前記第２の層とは異なる導電型で前記第２の層よりも不純物濃度が高くかつ前記第２の層とは異なる格子定数を有する埋込層と、前記第２の層の表面上に設けられた第１の電極と、前記第１の層の他方の面上に設けられた第２の電極と、を備えることを特徴とする。
【０００８】
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記埋込層が前記第１の層に到達していることを特徴とする。
【０００９】
また、本発明の請求項３記載の半導体装置は、請求項１もしくは２のいずれかに記載の半導体装置であって、複数の前記埋込層が形成されていることを特徴とする。
【００１０】
また、本発明の請求項４記載の半導体装置は、請求項１ないし３のいずれかに記載の半導体装置であって、再結合中心を生成する不純物が前記第２の層に添加されていることを特徴とする。
【００１１】
また、本発明の請求項５記載の半導体装置は、請求項１ないし３のいずれかに記載の半導体装置であって、前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする。
【００１２】
また、本発明の請求項６記載の半導体装置は、請求項４記載の半導体装置であって、前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第２の層に添加されていることを特徴とする。
【００１３】
また、本発明の請求項７記載の半導体装置は、請求項１ないし６のいずれかに記載の半導体装置であって、前記第２の層の表面と前記第１の電極との間に、前記第２の層とともにショットキ接合をなすショットキ金属が設けられていることを特徴とする。
【００１４】
また、本発明の請求項８記載の半導体装置の製造方法は、第１の層の一方の面上に、前記第１の層と同じ導電型で前記第１の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第２の層を形成する基層形成工程と、前記基層形成工程後、前記第２の層の表面から深さ方向へ延在する前記第２の層とは異なる導電型で前記第２の層よりも不純物濃度が高くかつ前記第２の層とは異なる格子定数を有する埋込層を形成する埋込層形成工程と、前記埋込層形成工程後、前記第２の層の表面上に第１の電極を形成するとともに、前記第１の層の他方の面上に第２の電極を形成する電極形成工程と、を具備することを特徴とする。
【００１５】
また、本発明の請求項９記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法であって、前記埋込層形成工程の際に、前記第２の層の表面から深さ方向へ延在するトレンチを形成した後、前記トレンチの内部に前記埋込層を形成することを特徴とする。
【００１６】
また、本発明の請求項１０記載の半導体装置の製造方法は、請求項８もしくは９のいずれかに記載の半導体装置の製造方法であって、前記埋込層を前記第１の層に到達するように形成することを特徴とする。
【００１７】
また、本発明の請求項１１記載の半導体装置の製造方法は、請求項８ないし１０のいずれかに記載の半導体装置の製造方法であって、複数の前記埋込層を形成することを特徴とする。
【００１８】
また、本発明の請求項１２記載の半導体装置の製造方法は、請求項８ないし１１のいずれかに記載の半導体装置の製造方法であって、再結合中心を生成する不純物が前記第２の層に添加されていることを特徴とする。
【００１９】
また、本発明の請求項１３記載の半導体装置の製造方法は、請求項８ないし１１のいずれかに記載の半導体装置の製造方法であって、前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする。
【００２０】
また、本発明の請求項１４記載の半導体装置の製造方法は、請求項１２記載の半導体装置の製造方法であって、前記第２の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第２の層に添加されていることを特徴とする。
【００２１】
また、本発明の請求項１５記載の半導体装置の製造方法は、請求項８ないし１４のいずれかに記載の半導体装置の製造方法であって、前記電極形成工程の際に、前記第２の層の表面上に前記第２の層とともにショットキ接合をなすショットキ金属を形成し、前記ショットキ金属の表面上に前記第１の電極を形成することを特徴とする。
【発明の効果】
【００２２】
本発明の好ましい形態によれば、スイッチング速度の高速化と順方向電圧の低減を進展させることができる。さらに、高耐圧化を図ることもできる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態における半導体装置について、図１を用いて説明する。図１は本発明の実施の形態における半導体装置の要部断面図である。図１に示すように、この半導体装置は、高濃度ｎ型であるｎ＋型のシリコン基板（第１の層の一例）１の一方の面上に、低濃度ｎ型であるｎ−型のＳｉＧｅ層（第２の層の一例）２が形成されており、そのＳｉＧｅ層２の表面から深さ方向へ延在する複数のｐ型のシリコン層（埋込層の一例）３が、ｎ＋型のシリコン基板１に到達するように形成されている。ｐ型のシリコン層３の幅Ｗｓｉと、ｐ型のシリコン層３により挟まれたｎ−型のＳｉＧｅ層２の幅Ｗｇｅは、ひずみによる転移欠陥の発生を防止するために２００ｎｍ以下とするのが好適である。
【００２４】
ＳｉＧｅ層２の表面上には、ＳｉＧｅ層２とショットキ接合をなすショットキ金属４が形成されており、そのショットキ金属４の表面上にアノード電極（第１の電極の一例）５が形成されている。一方、ｎ＋型のシリコン基板１の他方の面上にカソード電極（第２の電極）６が形成されている。
【００２５】
以上説明した構成の半導体装置では、ｎ−型のＳｉＧｅ層２にｐ型のシリコン層３が埋設されている。ＳｉＧｅ層２の主成分であるＳｉ（シリコン）とＧｅ（ゲルマニウム）は格子定数が異なり、ＳｉＧｅ層２には圧縮応力が作用する。また、ＳｉＧｅ（シリコンゲルマニウム）の格子定数はＳｉの格子定数よりも大きくなるので、ＳｉＧｅ層２に埋設されたｐ型のシリコン層３に引っ張り応力が作用する。その結果、それらの応力の影響で、ＳｉＧｅ層２とｐ型のシリコン層３におけるキャリアの移動度が２〜３倍となるため、スイッチング速度の高速化を実現できる。また、超格子構造ともなっているため、高耐圧化をも実現できる。また、ＳｉＧｅはＳｉよりもバンドギャップが小さいので、スイッチング速度とは関係なく順方向電圧の低減化を実現できる。また、本実施の形態のようにＳｉＧｅ層２とショットキ接合をなすショットキ金属４を設けることで、順方向電圧のさらなる低減化を実現できる。
【００２６】
さらに、ＳｉＧｅ層２にＯ（酸素）原子またはＣ（炭素）原子を添加して、ＳｉＧｅ層２に再結合中心を生成してもよい。上述したようにＳｉＧｅはシリコンよりもバンドギャップが小さいので、ｐ型のシリコン層３に注入された少数キャリアはｎ−型のＳｉＧｅ層２へ流入する。よって、ＳｉＧｅ層２に再結合中心を生成すれば、その再結合中心により少数キャリアが消滅するので、少数キャリアのライフタイムが短くなり、スイッチング速度が向上する。
【００２７】
続いて、本発明の実施の形態における半導体装置の製造方法について、図２〜図４を用いて説明する。図２〜図４は、本発明の実施の形態における半導体装置の製造工程を示す要部断面図である。
【００２８】
まず、図２（ａ）に示すように、高不純物濃度の半導体基板として、高濃度ｎ型であるｎ＋型のシリコン基板１を用意する。シリコン基板１の不純物濃度は、例えば２×１０１９ｃｍ−３程度とする。このシリコン基板１に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
【００２９】
次に、図２（ｂ）に示すように、シリコン基板１の一方の面上に、低濃度ｎ型であるｎ−型のＳｉＧｅ層２をエピタキシャル成長法で形成する（基層形成工程）。ＳｉＧｅ層２の不純物濃度は、例えば２×１０１６ｃｍ−３程度とする。また、このＳｉＧｅ層２の厚さｔｇｅは、例えば耐圧８０Ｖにする場合には１０μｍ程度とする。ＳｉＧｅ層２に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。また、ＳｉＧｅ中のＧｅの割合（原子数の割合）は、５％〜５０％の範囲から選択する。例えばＧｅの割合が２０％となるようにＳｉＧｅ層２を成長させる。
【００３０】
なお、この基層形成工程において、Ｏ原子またはＣ原子がＳｉＧｅ層２に添加されるように、ＳｉＧｅ層２を成長させてもよい。例えば、Ｓｉを含むガス、Ｇｅを含むガス、およびＯまたはＣを含むガスを用いて気相法でＳｉＧｅ層２を成長させてもよい。ＯまたはＣを添加することで、上述したように、スイッチング速度をより向上させることができる。
【００３１】
次に、図２（ｃ）に示すように、ｎ−型のＳｉＧｅ層２の表面から深さ方向へ延在する複数のトレンチ７をｎ＋型のシリコン基板１に到達するように形成し、図３（ａ）に示すように、そのトレンチ７内部にｐ型のシリコン層３が埋設されるように、例えば超高真空化学堆積法（ＵＨＶ−ＣＶＤ法）によりｎ−型のＳｉＧｅ層２の表面側からｐ型のシリコン層３をエピタキシャル成長させた後、図３（ｂ）に示すように、ｎ−型のＳｉＧｅ層２の表面を覆っているシリコン層３を例えば化学機械研磨法（ＣＭＰ法）により除去して、ｎ−型のＳｉＧｅ層２の表面から深さ方向へ延在するｐ型のシリコン層３を形成する（埋込層形成工程）。トレンチ７については、例えばｎ−型のＳｉＧｅ層２の表面に熱酸化により酸化膜を形成し、その酸化膜のトレンチ形成予定領域に対向する部分に開口を形成し、その開口部からドライエッチングを施すことで形成してもよい。
【００３２】
ｐ型のシリコン層３の不純物濃度は、例えば５×１０１９ｃｍ−３程度とする。ｐ型のシリコン層３の厚さ（トレンチ７の深さ）ｔｓｉは、例えば耐圧８０Ｖにする場合には１２μｍ程度とする。ｐ型のシリコン層３に添加するｐ型の不純物には、例えばボロン等を用いることができる。
【００３３】
なお、上述したように、ひずみによる転移欠陥の発生を防止するために、ｐ型のシリコン層３の幅Ｗｓｉと、ｐ型のシリコン層３により挟まれたｎ−型のＳｉＧｅ層２の幅Ｗｇｅが共に２００ｎｍ以下となるようにトレンチ７を形成するのが好適である。
【００３４】
最後に、図４（ａ）に示すように、ｐ型のシリコン層３が埋め込まれたｎ−型のＳｉＧｅ層２の表面上にｎ−型のＳｉＧｅ層２とともにショットキ接合をなすショットキ金属４を形成し、そのショットキ金属４の表面上にアノード電極５を形成した後、図４（ｂ）に示すように、ｎ＋型のシリコン基板１の他方の面上にカソード電極６を形成する（電極形成工程）。なお、先にカソード電極６を形成してから、ショットキ金属４とアノード電極５を形成してもよい。これらのショットキ金属４、アノード電極５およびカソード電極６は、例えば金属を蒸着等により被着することで形成することができる。ショットキ金属４には、例えばチタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、ニッケル（Ｎｉ）等を用いることができる。
【００３５】
なお、本実施の形態では、ｐ型のシリコン層３が複数形成されている場合について説明したが、ｐ型のシリコン層３は一つでもよい。また、ｐ型のシリコン層３がｎ＋型のシリコン基板１に到達するように形成されている場合について説明したが、ｐ型のシリコン層３の深さを、ｎ＋型のシリコン基板１とｎ−型のＳｉＧｅ層２との界面より浅くしてもよい。また、以上説明した半導体装置は、ｐ型とｎ型を入れ替えた構成としてもよい。
【産業上の利用可能性】
【００３６】
本発明にかかる半導体装置とその製造方法は、スイッチング速度の高速化と順方向電圧の低減を進展させることができ、スイッチングダイオード等に有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態における半導体装置の要部断面図
【図２】本発明の実施の形態における半導体装置の製造工程の一部を示す要部断面図
【図３】本発明の実施の形態における半導体装置の製造工程の一部を示す要部断面図
【図４】本発明の実施の形態における半導体装置の製造工程の一部を示す要部断面図
【図５】一般的なスイッチングダイオードの要部断面図
【符号の説明】
【００３８】
１      ｎ＋型のシリコン基板
２      ｎ−型のＳｉＧｅ層
３      ｐ型のシリコン層
４      ショットキ金属
５      アノード電極
６      カソード電極
７      トレンチ
１０１      ｎ＋型の半導体基板
１０２      ｎ−型の半導体層
１０３      ｐ型の半導体層
１０４      アノード電極
１０５      カソード電極
【図１】
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【図２】
2010199341.tif 000004
【図３】
2010199341.tif 000005
【図４】
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【図５】
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