(57)【要約】【課題】大容量半導体記憶装置において、置換された不良箇所におけるリーク電流を低減する半導体記憶装置を提供する。【解決手段】ビット線にビット線電圧を供給する第１及び第２のローカル電源線(l_VBLE、l_VBLO)と、バーンインテスト時に第１及び第２のローカル電源線それぞれにビット線電圧を供給する第１及び第２のテスト電圧供給線(w_VBLE、w_VBLE)と、通常動作時にビット線に供給される電圧を供給する主電源線(m_VBL)と、第１のローカル電源線と第１のテスト電圧供給線間に接続されたトランジスタ（５１）と、第２のローカル電源線と第２のテスト電圧供給線間に接続されたトランジスタ（５２）と、第１のローカル電源線に一端が接続されたトランジスタ（４１）と、第２のローカル電源線に一端が接続されたトランジスタ（４２）と、第３及び第４のトランジスタの他端を主電源線に接続するヒューズ（３０）とを備える。【選択図】図１
2010009681.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、
第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、
バーンインテスト時に第１のローカル電源線にビット線電圧を供給する第１のテスト電圧供給線と、
バーンインテスト時に第２のローカル電源線にビット線電圧を供給する第２のテスト電圧供給線と、
通常動作時に第１及び第２のビット線群に供給される電圧を供給する主電源線と、
前記第１のローカル電源線と前記第１のテスト電圧供給線間に接続された第１のトランジスタと、
前記第２のローカル電源線と前記第２のテスト電圧供給線間に接続された第２のトランジスタと、
前記第１のローカル電源線に一端が接続された第３のトランジスタと、
前記第２のローカル電源線に一端が接続された第４のトランジスタと、
前記第３のトランジスタの他端と前記第４のトランジスタの他端とを、前記主電源線に接続するヒューズとを備え、
通常動作時は、前記第３及び第４のトランジスタがオンし、前記主電源線から前記ヒューズを介して前記第１及び第２のローカル電源線にビット線電圧が供給され、
バーンインテスト時は、前記第１及び第２のトランジスタがオンし、前記第１及び第２のテスト電圧供給線から前記第１及び第２のローカル電源線にビット線電圧が供給される、
半導体記憶装置。
【請求項２】
前記第１ないし第４のトランジスタをターンオフさせるために前記第１ないし第４のトランジスタのゲートに印加する電位を負電位に設定する、請求項１記載の半導体記憶装置。
【請求項３】
第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、
第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、
第１のビット線群に供給されるビット線電圧を供給する第１の主電源線と、
第２のビット線群に供給されるビット線電圧を供給する第２の主電源線と、
前記第１のローカル電源線と、前記第１の主電源線とを接続する第１のトランジスタと、
前記第２のローカル電源線と、前記第２の主電源線とを接続する第２のトランジスタとを備え、
前記第１及び第２のトランジスタのゲート電位を制御して、前記第１及び第２の主電源線から前記第１及び第２のローカル電源線に流れる電流を制限可能である、
半導体記憶装置。
【請求項４】
第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、
第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、
バーンインテスト時に第１のローカル電源線にビット線電圧を供給する第１のテスト電圧供給線と、
バーンインテスト時に第２のローカル電源線にビット線電圧を供給する第２のテスト電圧供給線と、
通常動作時に第１及び第２のビット線群に供給される電圧を供給する主電源線と、
前記第１のローカル電源線と前記第１のテスト電圧供給線間に接続された第１のトランジスタと、
前記第２のローカル電源線と前記第２のテスト電圧供給線間に接続された第２のトランジスタと、
前記第１のローカル電源線と前記主電源線間に接続された第３のトランジスタと、
前記第２のローカル電源線と前記主電源線間に接続された第４のトランジスタとを備え、
前記第３及び第４のトランジスタのゲート電位を制御して、前記主電源線から前記第１及び第２のローカル電源線に流れる電流を制限可能である、
半導体記憶装置。
【請求項５】
第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、
第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、
バーンインテスト時に第１のローカル電源線にビット線電圧を供給する第１のテスト電圧供給線と、
バーンインテスト時に第２のローカル電源線にビット線電圧を供給する第２のテスト電圧供給線と、
通常動作時に第１及び第２のビット線群に供給される電圧を供給する主電源線と、
前記第１のローカル電源線と前記第１のテスト電圧供給線間に接続された第１のトランジスタと、
前記第２のローカル電源線と前記第２のテスト電圧供給線間に接続された第２のトランジスタと、
前記第１のローカル電源線に一端が接続された第３のトランジスタと、
前記第２のローカル電源線に一端が接続された第４のトランジスタと、
前記第３のトランジスタの他端と前記第４のトランジスタの他端とを、前記主電源線に接続するデコード回路とを備え、
前記デコード回路は、アドレス情報を入力し、入力したアドレス情報が前記第１及び第２のローカル電源線に対応する場合に、前記第３及び第４のトランジスタと前記主電源線間の電気的接続を遮断する、
半導体記憶装置。
【請求項６】
前記デコード回路は、複数個のトランジスタを並列接続してなる回路を直列に複数段接続して構成される、請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、不良箇所を含む回路を代替の回路へ置換可能な半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置のメモリアレイにおいて、ビット線とワード線間でショート等の不良が発生すると、その不良箇所においてリーク電流が発生する。
【０００３】
従来より、不良対策として、半導体記憶装置において予め冗長回路を設けておき、不良箇所を含む回路を所定数のビット線を含む置換単位で冗長回路に置換する方法が提案されている。
【０００４】
置換により、不良箇所は半導体記憶装置の動作には関与しなくなるが、ショート等の不良は依然として残っているため、通常動作中に不良箇所からリーク電流が流れるという問題がある。半導体記憶装置の大容量化にともないトランジスタ数が増大や、半導体記憶装置の用途拡大による低消費電力の要求が増えてくると、このようなリーク電流の影響は益々大きくなり無視できないものとなる。
【０００５】
このような置換後のメモリアレイの不良箇所に起因するリーク電流をカットするための方法が種々提案されている（特許文献１、２等参照）。図６を参照して一例を説明する。なお、図６では説明の便宜上２組のビット線対のみを示している。
【０００６】
図６において、ビット線BLEとビット線BLOは隣接して配置されたビット線である。ビット線BLは、それと相補的な論理値を取るビット線/BLと対をなしている。主電源線m-VBLE、m-VBLOは、通常動作時にビット線BLE、BLOそれぞれに供給するビット線電位を供給するための電源線である。
【０００７】
メモリアレイ１０において、ビット線BLE、BLO…を所定の置換単位（センスアンプのピッチまたはその倍数幅のピッチ毎）に分割し、その置換単位毎に、ビット線BLE、BLO…にビット線電位を供給する電源線（以下「ローカル電源線」という。）l-VBLE、l-VBLOが設けられている。ローカル電源線l-VBLE、l-VBLOと、主電源線m-VBLE、m-VBLOとはそれぞれヒューズ３１、３２を介して接続されている。このように、ビット線BLE、BLOそれぞれに対してローカル電源線l-VBLE、l-VBLOを設けているのは、不良検出のためのバーンインテスト時において不良を加速させるために、隣接するビット線BLE、BLOそれぞれに対して異なる電位を印加するためである。なお、通常動作時においては、ローカル電源線l-VBLE、l-VBLOからは同じ電位が供給される。
【０００８】
上記構成において、不良箇所を含む回路が冗長回路に置換された場合、その置換された不良を含む回路に接続するビット線群に接続するヒューズを切断する。このヒューズの切断によって、主電源線m-VBLE、m-VBLOから不良箇所を含む回路への電源供給が遮断されるため、不良箇所でのリーク電流の発生を防止できる。図６の場合、ビット線/BLOとワード線WL間にショートがある。その不良（ショート）箇所に接続するビット線/BLOを含むビット線群が置換された場合、その置換単位に接続するヒューズ３１、３２を切断することで、不良箇所でのリーク電流の発生を防止できる。
【０００９】
【特許文献１】特開平８−１８０６９９号公報
【特許文献２】特開平２００２−２０８２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図６に示す構成では、バーンインテストを可能とするために、置換単位毎に、ビット線群にビット線電圧VBLを供給する電源線として２つの電源線l-VBLE、l-VBLOを設けている。それらに対応してカラム置換単位当たり、２個のヒューズ３１、３２を挿入する必要がある。
【００１１】
近年、半導体記憶装置の微細化が進むなか、益々ピッチ幅が縮小していく傾向にある。一方、ヒューズのサイズは微細化に応じては小さくならない。このことから、今後、半導体記憶装置の大容量化に伴う微細化が進む状況においてはカラム置換単位当たり２個のヒューズを挿入することは配置領域の面積的に困難なものとなる。
【００１２】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、大容量半導体記憶装置において、置換された不良箇所におけるリーク電流を低減できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る第１の半導体記憶装置は、第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、バーンインテスト時に第１のローカル電源線にビット線電圧を供給する第１のテスト電圧供給線と、バーンインテスト時に第２のローカル電源線にビット線電圧を供給する第２のテスト電圧供給線と、通常動作時に第１及び第２のビット線群に供給される電圧を供給する主電源線と、第１のローカル電源線と第１のテスト電圧供給線間に接続された第１のトランジスタと、第２のローカル電源線と前記第２のテスト電圧供給線間に接続された第２のトランジスタと、第１のローカル電源線に一端が接続された第３のトランジスタと、第２のローカル電源線に一端が接続された第４のトランジスタと、第３のトランジスタの他端と第４のトランジスタの他端とを、主電源線に接続するヒューズとを備える。  通常動作時は、第３及び第４のトランジスタがオンし、主電源線からヒューズを介して第１及び第２のローカル電源線にビット線電圧が供給される。バーンインテスト時は、第１及び第２のトランジスタがオンし、第１及び第２のテスト電圧供給線から第１及び第２のローカル電源線にビット線電圧が供給される。
【００１４】
本発明に係る第２の半導体記憶装置は、第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、第１のビット線群に供給されるビット線電圧を供給する第１の主電源線と、第２のビット線群に供給されるビット線電圧を供給する第２の主電源線と、第１のローカル電源線と第１の主電源線とを接続する第１のトランジスタと、第２のローカル電源線と第２の主電源線とを接続する第２のトランジスタとを備える。第１及び第２のトランジスタのゲート電位を制御して、第１及び第２の主電源線から第１及び第２のローカル電源線に流れる電流を制限可能である。
【００１５】
本発明に係る第３の半導体記憶装置は、第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、バーンインテスト時に第１のローカル電源線にビット線電圧を供給する第１のテスト電圧供給線と、バーンインテスト時に第２のローカル電源線にビット線電圧を供給する第２のテスト電圧供給線と、通常動作時に第１及び第２のビット線群に供給される電圧を供給する主電源線と、第１のローカル電源線と第１のテスト電圧供給線間に接続された第１のトランジスタと、第２のローカル電源線と第２のテスト電圧供給線間に接続された第２のトランジスタと、第１のローカル電源線と主電源線間に接続された第３のトランジスタと、第２のローカル電源線と主電源線間に接続された第４のトランジスタとを備える。第３及び第４のトランジスタのゲート電位を制御して、主電源線から第１及び第２のローカル電源線に流れる電流を制限可能である。
【００１６】
本発明に係る第４の半導体記憶装置は、第１のビット線群に接続され、第１のビット線群にビット線電圧を供給する第１のローカル電源線と、第２のビット線群に接続され、第２のビット線群にビット線電圧を供給する第２のローカル電源線と、バーンインテスト時に第１のローカル電源線にビット線電圧を供給する第１のテスト電圧供給線と、バーンインテスト時に第２のローカル電源線にビット線電圧を供給する第２のテスト電圧供給線と、通常動作時に第１及び第２のビット線群に供給される電圧を供給する主電源線と、第１のローカル電源線と第１のテスト電圧供給線間に接続された第１のトランジスタと、第２のローカル電源線と第２のテスト電圧供給線間に接続された第２のトランジスタと、第１のローカル電源線に一端が接続された第３のトランジスタと、第２のローカル電源線に一端が接続された第４のトランジスタと、第３のトランジスタの他端と第４のトランジスタの他端とを主電源線に接続するデコード回路とを備える。デコード回路は、アドレス情報を入力し、入力したアドレス情報が第１及び第２のローカル電源線に対応する場合に、第３及び第４のトランジスタと主電源線間の電気的接続を遮断する。
【発明の効果】
【００１７】
本発明に係る第１の半導体記憶装置によれば、置換された不良箇所におけるリーク電流を低減するための回路として、１対のローカル電源線当たり１つのヒューズを設けるだけでよいため、従来の構成に比してヒューズを配置するために必要な面積を低減できる。よって、ピッチ幅が縮小された大容量半導体記憶装置においてもヒューズを配置することが可能となる。
【００１８】
また、本発明に係る第２ないし第４の半導体記憶装置によれば、ヒューズを用いずにトランジスタを用いて、置換された不良箇所におけるリーク電流を低減できるため、ヒューズを使用する必要がなく、また、トランジスタは微細化が可能とであることから、ピッチ幅が縮小された大容量半導体記憶装置においても、置換された不良箇所におけるリーク電流を低減するための回路を配置することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図面を参照し、本発明の実施の形態を説明する。
【００２０】
（実施の形態１）
図１（ａ）に、本発明の実施の形態１の半導体記憶装置（要部）の構成を示す。メモリアレイのあるビット線に電源を供給するローカル電源線l-VBLEに、トランジスタ４１の一端が接続され、あるビット線に隣接するビット線に電源を供給するローカル電源線l-VBLOにトランジスタ４２の一端を接続し、トランジスタ４１の他端とトランジスタ４２の他端とを接続する。トランジスタ４１の他端とトランジスタ４２の他端の接続点はヒューズ３０を介して電源線（以下「主電源線」という）m-VBLに接続される。トランジスタ４１、４２はＮＭＯＳトランジスタで構成している。
【００２１】
さらに、バーンインテスト時にビット線に電圧を供給するための電源線（以下、「テスト用電源線」という。）w-VBLE、w-VBLOが設けられている。テスト用電源線w-VBLEとローカル電源線l-VBLEはトランジスタ５１を介して接続される。また、テスト用電源線w-VBLOとローカル電源線l-VBLOはトランジスタ５２を介して接続される。トランジスタ５１、５２はＮＭＯＳトランジスタで構成している。
【００２２】
トランジスタ５１、５２は制御信号WLBIによりターンオン／ターンオフが制御され、トランジスタ４１、４２は、制御信号WLBIと逆の論理値をとる制御信号ZWLBIによりターンオン／ターンオフが制御される。
【００２３】
主電源線m-VBLは、通常動作時にビット線に供給される電圧を供給する電源線である。一方、電源線w-VBLE、w-VBLOはバーンインテスト時にビット線に供給される電圧を供給する電源線である。
【００２４】
以上の構成を有する半導体記憶装置の動作について説明する。
【００２５】
通常動作時においては、トランジスタ４１、４２がオンし、トランジスタ５１、５２がオフするよう制御信号WLBI、ZWLBIが出力される。これにより、ローカル電源線l-VBLE、l-VBLOが主電源線m-VBLに接続され、主電源線m-VBLから、ヒューズ３０及びトランジスタ４１、４２を介してローカル電源線l-VBLE、l-VBLOにそれぞれ電圧が供給される。
【００２６】
一方、バーインテスト時においては、トランジスタ４１、４２がオフし、トランジスタ５１、５２がオンするよう制御信号WLBI、ZWLBIが出力される。これにより、ローカル電源線l-VBLE、l-VBLOが、テスト用電源線w-VBLE、w-VBLOにそれぞれ接続され、テスト用電源線w-VBLE、w-VBLOから、ローカル電源線l-VBLE、l-VBLOに、バーンインテスト用のそれぞれ異なるビット線電圧が供給される。
【００２７】
ローカル電源線l-VBLE、l-VBLOに接続するビット線に接続する回路が不良により冗長回路に置換された場合、そのローカル電源線l-VBLE、l-VBLOに接続するヒューズ３０を切断することにより、通常動作時における不良箇所への電源供給を遮断でき、不良箇所からのリーク電流を防止できる。
【００２８】
なお、トランジスタ５１、５２、４１、４２をターンオンさせるときの制御信号WLBI、ZWLBIの電位は、正の高い電位であるVppに設定するのが好ましい。また、トランジスタ５１、５２、４１、４２をターンオフさせるときの制御信号WLBI、ZWLBIの電位は、負電圧ワード線の負電位Vkkまたは基板電位として与える負の電位Vbbに設定するのが好ましい。不良としてビット線とワード線間のショートが発生した場合、ビット線は、VkkまたはVbbの負電位を持つワード線と同等の電位になる。このため、トランジスタ５１、５２、４１、４２を確実にターンオフさせるためには、ワード線と同等かそれよりも低い電位をトランジスタ５１、５２、４１、４２のゲートに与えることが有効となる。
【００２９】
また、トランジスタ４１、４２はＰＭＯＳトランジスタで構成してもよい。この場合、ＰＭＯＳトランジスタで構成したトランジスタ４１、４２に対する制御信号として制御信号WLBIを入力する。
【００３０】
以上の構成によれば、１対のローカル電源線l-VBLE、l-VBLOに対して１つのヒューズ３０を設けるだけでよいので、少ない面積の領域でもヒューズを配置することができる。なお、上記構成は冗長回路の置換単位に設ければよいので、例えば、図１（ｂ）に示すように、複数の、ローカル電源線l-VBLE、l-VBLO対を含む回路Ａに対して、１つのヒューズ３０を設けるようにしてもよい。
【００３１】
（実施の形態２）
図２に、半導体記憶装置の別の実施形態の構成を示す。本実施形態は、図６の構成において、ヒューズ３１、３２をＰＭＯＳトランジスタ４４、４５で置換した構成を有する。図２の構成によりヒューズが不要となる。ＰＭＯＳトランジスタ４４、４５は制御信号VCTRLにより制御される。通常動作時において、ＰＭＯＳトランジスタ４４、４５のゲート電位を制御信号VCTRLにより制御して、ローカル電源線l-VBLE、l-VBLOに流れる電流値が一定電流値以下になるように制限する。
【００３２】
この構成により、仮に、ローカル電源線l-VBLE、l-VBLOに接続する不良個所でリーク電流が発生した場合であっても、リーク電流を低減することができる。
【００３３】
ＰＭＯＳトランジスタを用いることで、完全な電源供給のカットオフは実現できないが、流れる電流量を一定電流以上流れないように制限できる。すなわち、リーク電流を許容範囲内に制限することができる。
【００３４】
本実施形態の構成によれば、ヒューズを用いることなく、不良箇所でのリーク電流を低減することを実現でき、ヒューズを配置することに起因する課題を解決できる。
【００３５】
（実施の形態３）
図３に、半導体記憶装置のさらに別の実施形態の構成を示す。本実施形態では、図１（ａ）の構成において、トランジスタ４１、４２及びヒューズ３０の代わりにＰＭＯＳトランジスタ４１ｐ、４２ｐを用いている。具体的には、ローカル電源線l-VBLE、l-VBLOをそれぞれＰＭＯＳトランジスタ４１ｐ、４２ｐを介して主電源線m-VBLに接続している。
【００３６】
ＰＭＯＳトランジスタ４１ｐ、４２ｐは制御信号VCTRLにより制御される。通常動作時において、ＰＭＯＳトランジスタ４１ｐ、４２ｐのゲート電位を制御信号VCTRLにより制御して、ローカル電源線l-VBLE、l-VBLOに流れる電流値が一定電流値以下になるように制限する。これにより、仮に、ローカル電源線l-VBLE、l-VBLOに接続する不良個所でリーク電流が発生した場合であっても、リーク電流を低減することができる。
【００３７】
実施の形態１では、ローカル電源線l-VBLE、l-VBLOと主電源線m-VBL間を完全に遮断していたが、本実施形態では、不良箇所へ流入する電流値を低い値に制限する。これによっても、ヒューズを用いることなく、不良箇所でのリーク電流を低減することを実現でき、ヒューズを配置することに起因する課題を解決できる。
【００３８】
（実施の形態４）
図４に、半導体記憶装置のさらに別の実施形態の構成を示す。本実施形態では、図１（ａ）の構成において、ヒューズ３０の代わりにデコード回路６０を設けている。
【００３９】
デコード回路６０は、並列接続された３個のトランジスタA0-A2、B0-B2、C0-C2、D0-D2で構成される回路（以下「並列トランジスタ回路」という。）を直列に４個接続して構成される。１つの並列トランジスタ回路には、ローカル電源線l-VBLE、l-VBLO対を特定するためのアドレス情報（以下「プリデコードアドレス情報」という。）が入力される。
【００４０】
直列接続された４つの並列トランジスタ回路のうち少なくとも１つにおいて、並列接続された３個のトランジスタ全てがオフすることで、ローカル電源線l-VBLE、l-VBLOと主電源線m-VBL間の電気的接続を完全に遮断することができる。すなわち、主電源線m-VBLから切り離したいローカル電源線l-VBLE、l-VBLOを特定するプリデコードアドレス情報を並列トランジスタ回路に入力することで、ローカル電源線l-VBLE、l-VBLOが主電源線m-VBLから電気的に切り離される。
【００４１】
図５を参照して、デコード回路６０の並列トランジスタ回路に入力されるプリデコードアドレス情報の与え方の一例を説明する。ローカル電源線l-VBLE、l-VBLO対を特定するためのアドレス（以下「ローカル電源線アドレス」という。）を１２ビットのアドレスとし、図５において、DA-A2とDA-B2はローカル電源線アドレスの上位４ビットを示し、DA-A1とDA-B1はローカル電源線アドレスの中位４ビットを示し、DA-A0とDA-B0はローカル電源線アドレスの下位４ビットを示している。また、図５では、６４対（６４行）のローカル電源線l-VBLE、l-VBLOを示しており、それぞれが、対応するデコード回路６０を介して主電源線m-VBLに接続されている。
【００４２】
並列トランジスタ回路内の第１段目のトランジスタA0,B0,C0,D0には、ローカル電源線アドレスの下位４ビットに対応する４つのアドレス線のうちの１つが接続される。第２段目のトランジスタA1,B1,C1,D1には、ローカル電源線アドレスの中位４ビットに対応する４つのアドレス線のうちの１つが接続される。第３段目のトランジスタA2,B2,C2,D2には、ローカル電源線アドレスの上位４ビットに対応する４つのアドレス線のうちの１つが接続される。
【００４３】
デコード回路において、同じ列にある並列トランジスタ回路に接続するビット線の組み合わせは各行で異なるように接続されている。すなわち、各列において、１つの並列トランジスタ回路が６４とおりのアドレスのうちの１つを一意にデコードするように並列トランジスタ回路内の各トランジスタにアドレス線が接続されている。
【００４４】
同じ行のデコード回路６０において、直列に接続された４つの並列トランジスタ回路はそれぞれ異なるアドレスをデコードするようにアドレス線が接続されている。これにより、複数（最大４個）のローカル電源線l-VBLE、l-VBLOの対を主電源線m-VBLが電気的に切り離すことができる。例えば、図５の例では、第６２行目と第１行目のローカル電源線l-VBLE、l-VBLOの対が主電源線m-VBLから電気的に切り離されている。
【００４５】
本実施形態によれば、ヒューズを用いる必要がない。また、ローカル電源線l-VBLE、l-VBLOと主電源線m-VBL間を遮断するためのデコード回路はトランジスタで構成され、トランジスタは微細化が可能であることから、デコード回路の面積は小さくすることができ、デコード回路を狭い領域においても配置することが可能となる。なお、上記構成は冗長回路の置換単位に設ければよいので、例えば、図１（ｂ）の場合と同様に、複数の、ローカル電源線l-VBLE、l-VBLO対を含む回路Ａに対して、１つのデコード回路６０を設けるようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１の半導体記憶装置の構成を示す図
【図２】本発明の実施の形態２の半導体記憶装置の構成を示す図
【図３】本発明の実施の形態３の半導体記憶装置の構成を示す図
【図４】本発明の実施の形態４の半導体記憶装置の構成を示す図
【図５】実施の形態４のデコード回路へのプリでコード情報の入力方法を説明した図
【図６】従来の半導体記憶装置の構成を示す図
【符号の説明】
【００４７】
３０、３１、３２  ヒューズ
４１、４２、５１、５２  ＮＭＯＳトランジスタ
４４、４５  ＰＭＯＳトランジスタ
６０  デコード回路
A0〜A2、B0〜B2、C0〜C2、D0〜D2  トランジスタ
l-VBLE、l-VBLO  ローカル電源線
m-VBL  主電源線
w-VBLE、w-VBLO  テスト用電源線
WLBI、ZWLBI  制御信号
【図１】
2010009681.tif 000003
【図２】
2010009681.tif 000004
【図３】
2010009681.tif 000005
【図４】
2010009681.tif 000006
【図５】
2010009681.tif 000007
【図６】
2010009681.tif 000008