(57)【要約】【課題】データ送信元からのリードデータのタイミングテストを高精度にかつ少ない回数で実施することができ、タイミングテストのコストの上昇を低減させる。【解決手段】外部クロックから生成される供給クロックと、供給クロック信号が遅延手段５により遅延された補正クロックと、外部からリードクロックとを入力として選択的にデータ送信元に出力可能とする第１マルチプレクサ６と、遅延手段５から出力される補正クロック信号とリードクロックとを入力としてフリップフロップ４のクロック端子に選択的に出力する第２マルチプレクサ７とを有し、第１マルチプレクサ６および第２マルチプレクサ７は少なくとも１つのテスト入力信号によって制御される。【選択図】図１
2010002239.tif 000002
【特許請求の範囲】
【請求項１】
外部クロックから生成されて、データ送信元に供給するための供給クロックを遅延させて補正クロックを生成する遅延手段と、該供給クロックに同期して送られてくるデータを、該補正クロックを用いて受信するデータラッチ手段とを有する集積回路に内蔵されるテスト回路であって、
該供給クロックと、該補正クロックおよび、外部から該データラッチ手段に選択的に入力可能とされるリードクロックを各入力とし、該各入力を該データ送信元に選択的に出力可能とする第１のマルチプレクサと、
該補正クロックと該リードクロックとを各入力とし、当該各入力を該データラッチ手段に出力可能とする第２マルチプレクサとを有し、
該第１マルチプレクサおよび第２マルチプレクサは外部からの少なくとも一つのテスト入力信号によって制御されるテスト回路。
【請求項２】
外部クロックから生成されて、データ送信元に供給するための供給クロックを遅延させて補正クロックを生成する遅延手段と、
該供給クロックに同期して送られてくるデータを、該補正クロックを用いて受信するデータラッチ手段と、
該供給クロック、該補正クロックおよび、外部から該データラッチ手段に選択的に入力可能とされるリードクロックを各入力とし、該各入力を該データ送信元に選択的に出力可能とする第１のマルチプレクサと、該補正クロックと該リードクロックとを各入力とし、当該各入力を該データラッチ手段に出力可能とする第２マルチプレクサとを有し、該第１マルチプレクサおよび第２マルチプレクサは外部からの少なくとも一つのテスト入力信号によって制御されるテスト回路とを備えた集積回路。
【請求項３】
前記外部クロックを入力として前記供給クロック信号を生成する供給クロック生成手段を更に有する請求項２に記載の集積回路。
【請求項４】
請求項２に記載の集積回路に対して前記外部クロックを出力すると共に、前記供給クロックを該集積回路から入力し、入力した該供給クロックに同期して該集積回路にデータを出力する外部テスターであって、該供給クロックの入力に対するデータの第１セットアップ時間を求める第１セットアップ時間測定手段を有する外部テスター。
【請求項５】
前記第１セットアップ時間測定手段は、
前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された該補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定手段と、
該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された該供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定手段と、
該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算手段とを有し、該第３差分を用いて記第１セットアップ時間を求める請求項４に記載の外部テスター。
【請求項６】
前記第１セットアップ時間測定手段は、
前記集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの、該集積回路に入力されるリードクロックに対するタイミングの差分を、前記遅延手段の入力端子での供給クロックの、供給クロック出力端子での供給クロックに対するタイミングの第４差分として求める第４差分計測手段を有し、該第４差分を用いて前記第１セットアップ時間を求める請求項４に記載の外部テスター。
【請求項７】
前記第１セットアップ時間測定手段は、
前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時間測定手段を有し、該第２セットアップ時間を用いて前記第１セットアップ時間を求める請求項４に記載の外部テスター。
【請求項８】
前記第１セットアップ時間測定手段は、
前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された該補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定手段と、
該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された該供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定手段と、
該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算手段と、
該集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの該集積回路に入力されるリードクロックに対するタイミングの差分を、該遅延手段の入力端子での供給クロックの供給クロック出力端子の供給クロックに対するタイミングの第４差分として求める第４差分計測ステップと、
前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時測定手段と、
該第３差分から該第４差分と該第２セットアップ時間との両方を減じることにより、該供給クロックに同期して送られてくるデータのセットアップ時間を求める第１セットアップ時間演算手段とを有する請求項４に記載の外部テスター。
【請求項９】
請求項２に記載の集積回路に対して前記外部クロックを出力すると共に、前記供給クロックを該集積回路から入力し、入力した供給クロックに同期して該集積回路にデータを出力するものであって、該供給クロックの入力に対するデータの第１セットアップ時間を求める第１セットアップ時間測定ステップを有するセットアップ時間の測定方法。
【請求項１０】
前記第１セットアップ時間測定ステップは、
前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された該補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定ステップと、
該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された該供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定ステップと、
該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算ステップとを有し、該第３差分を用いて記第１セットアップ時間を求める請求項９に記載のセットアップ時間の測定方法。
【請求項１１】
前記第１セットアップ時間測定ステップは、
前記集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの、該集積回路に入力されるリードクロックに対するタイミングの差分を、前記遅延手段の入力端子での供給クロックの、供給クロック出力端子での供給クロックに対するタイミングの第４差分として求める第４差分計測ステップを有し、該第４差分を用いて前記第１セットアップ時間を求める請求項９に記載のセットアップ時間の測定方法。
【請求項１２】
前記第１セットアップ時間測定ステップは、
前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時間測定ステップを有し、該第２セットアップ時間を用いて前記第１セットアップ時間を求める請求項９に記載のセットアップ時間の測定方法。
【請求項１３】
前記第１セットアップ時間測定ステップは、
前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された該補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定ステップと、
該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された該供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定ステップと、
該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算ステップと、
該集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの該集積回路に入力されるリードクロックに対するタイミングの差分を、該遅延手段の入力端子での供給クロックの供給クロック出力端子の供給クロックに対するタイミングの第４差分として求める第４差分計測ステップと、
前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時測定ステップと、
該第３差分から該第４差分と該第２セットアップ時間との両方を減じることにより、該供給クロックに同期して送られてくるデータのセットアップ時間を求める第１セットアップ時間演算ステップとを有する請求項９に記載のセットアップ時間の測定方法。
【請求項１４】
請求項９〜１３のいずれかに記載のセットアップ時間の測定方法の各ステップをコンピュータに実行させるための処理手順が記録された制御プログラム。
【請求項１５】
請求項１４に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ送信元に供給するための供給クロックを遅延させた補正クロックを生成し、その供給クロックに同期して送られてくるデータを、その遅延させた補正クロックを用いて受信する集積回路、これに内蔵されるテスト回路、このテスト回路を用いてセットアップ時間を測定するための外部テスター、このテスト回路を用いてセットアップ時間を測定するセットアップ時間の測定方法、このセットアップ時間の測定方法の各ステップをコンピュータに実行させるための制御プログラム、この制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体に関する。
【背景技術】
【０００２】
上述した従来の集積回路は、データ送信元に供給するための供給クロックを遅延させて補正クロックを生成する遅延手段と、その供給クロックに同期して送られてくるデータを、その遅延させた補正クロックを用いて受信するデータラッチ手段とを有している。このような集積回路は、特許文献１に開示されている。
【０００３】
特許文献１では、データ送信元から出力されるデータをラッチさせるための補正クロックの遅延量をソフトウェアで変更可能としている。また、特許文献１に記載されているように、補正クロックの遅延量を任意のバッファなどの回路素子で形成する手法により固定値とする公知技術もある。
【０００４】
後述する本発明においては、クロックの遅延量がソフトウェアで変更可能か固定かに関わらず、補正クロックの遅延手段を有している集積回路のテスト回路に関するものであるので、説明を簡潔にするために、補正クロックの遅延量が固定値である遅延手段を有する図３の集積回路について図６を用いて説明する。
【０００５】
図６は、補正クロックの遅延量を固定とする遅延手段を有する従来の集積回路を含むノーマルモード時の回路図である。
【０００６】
図６に示すように、ノーマルモード時において、補正クロックの遅延量を固定値とする集積回路１００は、外部クロック生成回路８および記憶手段などのデータ送信元９にそれぞれ接続されている。
【０００７】
集積回路１００は、供給クロック生成回路３と、フリップフロップ４と、補正クロックの遅延量を固定値とする遅延手段５と、３個のバッファ１０とを有している。
【０００８】
供給クロック生成回路３は、外部クロック生成回路８で生成された外部クロックをバッファ１０を介して入力し、入力した外部クロックに基づいてデータ送信元９への供給クロックを生成する。
【０００９】
フリップフロップ４は、記憶手段などのデータ送信元９から送信されてくるリードデータをラッチ可能とする。
【００１０】
遅延手段５は、供給クロック生成回路３において生成された供給クロックを所定の遅延量で遅延させて、フリップフロップ４に供給して、フリップフロップ４で入力リードデータをラッチさせる。
【００１１】
各バッファ１０は、二つの回路または回路素子間の好ましくない電気的相互作用を防止するための回路または回路素子である。
【００１２】
上記構成により、このような従来の集積回路１００のノーマルモード時における動作について説明する。
【００１３】
図７は、図６の集積回路１００の各要部の信号波形のタイミングチャートである。
【００１４】
外部クロック生成回路８で生成された外部クロックは集積回路１００の端子Ｅから入力されて集積回路１００の内部クロックとなる。集積回路１００の供給クロック生成回路３は、図７に示すように、端子Ｅから入力された内部クロックに基づいて動作して供給クロックを生成する。
【００１５】
この供給クロック生成回路３から出力された供給クロックは、遅延手段５の入力端子Ａで供給クロック（Ａ）となり、さらに、バッファ１０と配線負荷により遅延時間ｔＡＦだけ遅延して供給クロック（Ｆ）として端子Ｆから出力され、さらに、外部の配線負荷によりｔＦＹだけ遅延して供給クロック（Ｙ）としてデータ送信元９のクロック端子Ｙに入力する。
【００１６】
データ送信元９は、クロック端子Ｙに入力される供給クロック（Ｙ）を受けて、その立ち上がりエッジから遅延時間ｔＹＺだけ遅延して、記憶手段から読みだされたリードデータを出力端子Ｚから出力する。
【００１７】
データ送信元９の出力端子Ｚから出力されたリードデータは、外部の配線負荷により遅延時間ｔＺＧだけ遅延して集積回路１００のリードデータ入力端子Ｇに入力される。集積回路１００のリードデータ入力端子Ｇに入力されたリードデータは、集積回路１００の内部のバッファ１０および配線負荷により遅延時間ｔＧＤだけ遅延してフリップフロップ４のデータ入力端子Ｄに入力する。
【００１８】
一方、供給クロック生成回路３から出力された供給クロック（Ａ）は、遅延手段５で遅延時間ｔＡＢだけ遅延されて供給クロック（Ｂ）となり、さらに配線負荷で遅延時間ｔＢＣだけ遅延されて供給クロック（Ｃ）としてフリップフロップ４のクロック端子Ｃに入力する。フリップフロップ４において、供給クロック（Ｃ）に同期してラッチされたリードデータはフリップフロップ４のデータ出力端子Ｑから出力する。
【００１９】
図７のタイミングチャートに示すように、データ送信元９と集積回路１００とのデータ転送においては、データ送信元９のデータ出力遅延（遅延時間ｔＹＺ）を下限として可能な限り供給クロックの周期を短くして高速化する場合、配線遅延（遅延時間ｔＦＹおよび遅延時間ｔＺＧ）によりメモリリードデータが遅延して集積回路１００に届くため、フリップフロップ４が、リードデータを集積回路１００の内部の供給クロック（Ａ）でラッチすると、セットアップ時間が不足するので、遅延手段５および配線負荷により、供給クロック（Ａ）を、遅延時間ｔＡＢ＋遅延時間ｔＢＣだけ遅らせた補正クロック（Ｃ）により、フリップフロップ４が、リードデータをラッチする必要がある。
【００２０】
この場合、リードデータ（Ｄ）がフリップフロップ４のデータ入力端子Ｄに入力されてから、補正クロック（Ｃ）がフリップフロップ４のクロック入力端子に入力されるまでのセットアップ時間としては、遅延時間ｔＣＤだけ確保されており、これによって、フリップフロップ４が正常にリードデータをラッチすることができる。
【００２１】
以上が、フリップフロップ４がリードデータをラッチするためのクロックを遅延させてデータ送信元９からのリードデータの出力遅延値付近までクロック周期を短縮してデータ転送を高速化する従来の手法である。
【００２２】
図８は、図６の集積回路１００でリードデータをラッチする際のセットアップ時間とホールド時間のタイミングテストを行う場合のテストモード時の回路図である。なお、図６の集積回路１００では、フリップフロップ４の出力端子Ｑがバッファ１０を介して出力端子Ｈに接続された構成の説明はしていないが、図８の集積回路１００の回路構成と同じである。
【００２３】
図８に示すように、テストモード時には、集積回路１００は、外部テスター２００と接続されている。この集積回路１００は、外部テスター２００から集積回路１００の端子Ｅに出力される外部クロックに基づいて動作するように構成されている。この集積回路１００のそれ以外の各部については、上述したノーマルモード時の場合と同様であるので、ここではその説明を省略する。
【００２４】
上記構成により、このような従来の集積回路１００のテストモード時における動作について説明する。
【００２５】
図９は、図８の集積回路１００において、セットアップ時間をテストする際の各要部の信号波形のタイミングチャートである。
【００２６】
この集積回路１００は、図９に示すように、外部テスター２００から集積回路１００の外部クロック入力端子Ｅに出力される外部クロック（Ｅ）に基づいて動作する。外部クロック（Ｅ）は集積回路１００の端子Ｅから入力して供給クロック生成回路３に入力され、供給クロック生成回路３により、外部クロック（Ｅ）から供給クロックを生成する。この供給クロック（Ａ）は、供給クロック生成回路３から出力されて遅延手段５の入力端子Ａに至るが、遅延手段５の入力端子Ａにおける信号波形である。この供給クロック（Ａ）は、入力端子Ａにて遅延手段５側と外部テスター２００への供給クロック出力端子Ｆ側とに分岐する。
【００２７】
遅延手段５の入力端子Ａにて分岐した供給クロックの一方は、バッファ１０を経て供給クロック出力端子Ｆから外部テスター２００側へと出力される。その供給クロック出力端子Ｆにおける供給クロック（Ｆ）の遅延時間ｔＡＦは、集積回路１００の内部の配線負荷とバッファ１０とによる遅延である。この出力端子Ｆから出力された供給クロック（Ｆ）は外部テスター２００に入力されてそのタイミングが測定される。
【００２８】
外部テスター２００から集積回路１００のリードデータ入力端子Ｇにリードデータ（Ｇ）が出力される。集積回路１００の端子Ｇに入力されたリードデータ（Ｇ）はバッファ１０と配線負荷とにより時間ｔＧＤだけ遅延してリードデータ（Ｄ）としてフリップフロップ４のデータ入力端子Ｄに入力される。
【００２９】
他方、供給クロック（Ａ）は、入力端子Ａを介して遅延手段５により遅延時間ｔＡＢだけ遅延されて遅延手段５の出力端子Ｂから出力される。この遅延手段５の出力端子Ｂから出力される遅延供給クロックを以後、補正クロック（Ｂ）と呼ぶことにする。この補正クロック（Ｂ）は、遅延手段５から出力されて配線負荷により遅延時間ｔＢＣだけ、さらに遅延して補正クロック（Ｃ）としてフリップフロップ４のクロック端子Ｃに入力される。
【００３０】
フリップフロップ４は、補正クロック（Ｃ）によりリードデータ（Ｄ）をラッチしてラッチデータ（Ｑ）をデータ出力端子Ｑから出力する。出力されたラッチデータ（Ｑ）は、バッファ１０を介してラッチデータ出力端子Ｈから外部テスター２００側に出力されて所定の期待値と比較される。
【００３１】
この期待値とラッチデータ（Ｑ）が一致しているものと外部テスター２００側で判定されれば、正常にリードデータ（Ｄ）が補正クロック（Ｃ）によりラッチされており、テスト結果が合格であると判定され、期待値とラッチデータ（Ｄ）が不一致しているものと外部テスター２００側で判定されれば、正常にリードデータ（Ｄ）が補正クロック（Ｃ）によりラッチされなかったことになり、テスト結果が不合格であると判定される。
【特許文献１】特開２０００−１８７６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
図６で示したように、通常の動作モード（ノーマルモード）において、フリップフロップ４のクロックである補正クロック（Ｃ）は集積回路１００の外部に出力させないことから、リードデータ入力端子Ｇにおけるリードデータ入力のタイミング仕様は、供給クロック出力端子Ｆから出力される供給クロック（Ｆ）のタイミングを基準として設定されることになって、セットアップ時間の仕様は図６の遅延時間ｔＦＧで表される。この図８の構成でセットアップ時間ｔＦＧの限界値を外部テスター２００で測定する方法は、外部クロック（Ｅ）を基準として、リードデータ（Ｇ）を集積回路１００のリードデータ入力端子Ｇに与えるタイミングである遅延時間ｔＥＧを変えてラッチデータ（Ｑ）を所定の期待値と比較し、テスト合格となる遅延時間ｔＥＧの最大値を求めるというものになる。合格となる遅延時間ｔＥＧの最大値が求まれば、遅延時間ｔＥＦは外部テスター２００で測定できるので、遅延時間ｔＥＧと遅延時間ｔＥＦの差分である遅延時間ｔＦＧを求めることができる。
【００３３】
しかしながら、この方法では、遅延時間ｔＥＧを変えて期待値と比較をするという測定を何度も繰り返す必要があり、動作電圧や動作温度さらには製造ばらつきなどにより集積回路１００を構成する各トランジスタの特性や配線負荷が変動するため、テスト合格となる遅延時間ｔＥＧもばらつくことになる。このため、設計目標通りのばらつき範囲内に収まっているかどうかをテストするには動作電圧と動作温度と製造ばらつきの組み合わせ分だけ全てテストを繰り返す必要があり、更にテスト回数は増加する。しかし、このように個体毎に異なるタイミングテストを行うことは量産性においては時間が掛かり過ぎるため、テストコストの上昇要因となる。
【００３４】
本発明は、上記従来の問題を解決するもので、データ送信元からのリードデータのタイミングテストを高精度にかつ少ない回数で実施することができ、タイミングテストのコストの上昇を低減させることができる集積回路、これに内蔵されるテスト回路、このテスト回路を用いてセットアップ時間を測定するための外部テスター、このテスト回路を用いてセットアップ時間を測定するセットアップ時間の測定方法、このセットアップ時間の測定方法の各ステップをコンピュータに実行させるための制御プログラム、この制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明のテスト回路は、外部クロックから生成されて、データ送信元に供給するための供給クロックを遅延させて補正クロック信号を生成する遅延手段と、該供給クロックに同期して送られてくるデータを、該補正クロックを用いて受信するデータラッチ手段とを有する集積回路に内蔵されるテスト回路であって、該供給クロックと、該補正クロックおよび、外部から該データラッチ手段に選択的に入力可能とされるリードクロックを各入力とし、該各入力を該データ送信元に選択的に出力可能とする第１のマルチプレクサと、該補正クロックと該リードクロックとを各入力とし、当該各入力を該データラッチ手段に出力可能とする第２マルチプレクサとを有し、該第１マルチプレクサおよび第２マルチプレクサは外部からの少なくとも一つのテスト入力信号によって制御されるものであり、そのことにより上記目的が達成される。
【００３６】
本発明の集積回路は、外部クロックから生成されて、データ送信元に供給するための供給クロックを遅延させて補正クロック信号を生成する遅延手段と、該供給クロックに同期して送られてくるデータを、該補正クロックを用いて受信するデータラッチ手段と、該供給クロック、該補正クロックおよび、外部から該データラッチ手段に選択的に入力可能とされるリードクロックを各入力とし、該各入力を該データ送信元に選択的に出力可能とする第１のマルチプレクサと、該補正クロックと該リードクロックとを各入力とし、当該各入力を該データラッチ手段に出力可能とする第２マルチプレクサとを有し、該第１マルチプレクサおよび第２マルチプレクサは外部からの少なくとも一つのテスト入力信号によって制御されるものであり、そのことにより上記目的が達成される。
【００３７】
本発明の集積回路は、外部クロックを入力として前記供給クロック信号を生成する供給クロック生成手段を更に有するものであり、そのことにより上記目的が達成される。
【００３８】
本発明の外部テスターは、本発明の上記集積回路に対して前記外部クロックを出力すると共に、前記供給クロックを該集積回路から入力し、入力した供給クロックに同期して該集積回路にデータを出力する外部テスターであって、該供給クロックの入力に対するデータの第１セットアップ時間を求める第１セットアップ時間測定手段を有するものであり、そのことにより上記目的が達成される。
【００３９】
また、好ましくは、本発明の外部テスターにおける第１セットアップ時間測定手段は、前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定手段と、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定手段と、該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算手段とを有し、該第３差分を用いて記第１セットアップ時間を求める。
【００４０】
さらに、好ましくは、本発明の外部テスターにおける第１セットアップ時間測定手段は、前記集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの、該集積回路に入力されるリードクロックに対するタイミングの差分を、前記遅延手段の入力端子での供給クロックの、供給クロック出力端子での供給クロックに対するタイミングの第４差分として求める第４差分計測手段を有し、該第４差分を用いて前記第１セットアップ時間を求める。
【００４１】
さらに、好ましくは、本発明の外部テスターにおける第１セットアップ時間測定手段は、前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時間測定手段を有し、該第２セットアップ時間を用いて前記第１セットアップ時間を求める。
【００４２】
さらに、好ましくは、本発明の外部テスターにおける第１セットアップ時間測定手段は、前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定手段と、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定手段と、該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算手段と、該集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの該集積回路に入力されるリードクロックに対するタイミングの差分を、該遅延手段の入力端子での供給クロックの供給クロック出力端子の供給クロックに対するタイミングの第４差分として求める第４差分計測ステップと、前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時測定手段と、該第３差分から該第４差分と該第２セットアップ時間との両方を減じることにより、該供給クロックに同期して送られてくるデータのセットアップ時間を求める第１セットアップ時間演算手段とを有する。
【００４３】
本発明のセットアップ時間の測定方法は、本発明の上記集積回路に対して前記外部クロックを出力すると共に、前記供給クロックを該集積回路から入力し、入力した供給クロックに同期して該集積回路にデータを出力するものであって、該供給クロックの入力に対するデータの第１セットアップ時間を求める第１セットアップ時間測定ステップを有するものであり、そのことにより上記目的が達成される。
【００４４】
また、好ましくは、本発明のセットアップ時間の測定方法における第１セットアップ時間測定ステップは、前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定ステップと、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定ステップと、該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算ステップとを有し、該第３差分を用いて記第１セットアップ時間を求める。
【００４５】
さらに、好ましくは、本発明のセットアップ時間の測定方法における第１セットアップ時間測定ステップは、前記集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの、該集積回路に入力されるリードクロックに対するタイミングの差分を、前記遅延手段の入力端子での供給クロックの、供給クロック出力端子での供給クロックに対するタイミングの第４差分として求める第４差分計測ステップを有し、該第４差分を用いて前記第１セットアップ時間を求める。
【００４６】
さらに、好ましくは、本発明のセットアップ時間の測定方法における第１セットアップ時間測定ステップは、該集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、前記集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時間測定ステップを有し、該第２セットアップ時間を用いて前記第１セットアップ時間を求める。
【００４７】
さらに、好ましくは、本発明のセットアップ時間の測定方法における第１セットアップ時間測定ステップは、前記集積回路に出力するテスト信号に基づいて前記第１マルチプレクサから前記補正クロックが出力されるように制御し、該第１マルチプレクサから出力された補正クロックの前記外部クロックに対するタイミングの第１差分を求める第１差分測定ステップと、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから前記供給クロックが出力されるように制御し、該第１マルチプレクサから出力された供給クロックの該外部クロックに対するタイミングの第２差分を求める第２差分測定ステップと、該第１差分の該第２差分に対する差分である第３差分として前記遅延手段による遅延時間を求める第３差分演算ステップと、該集積回路にリードクロックを出力し、該集積回路に出力するテスト信号に基づいて該第１マルチプレクサから該リードクロックが出力されるように制御し、該第１マルチプレクサから出力されたリードクロックの該集積回路に入力されるリードクロックに対するタイミングの差分を、該遅延手段の入力端子での供給クロックの供給クロック出力端子の供給クロックに対するタイミングの第４差分として求める第４差分計測ステップと、前記集積回路に出力するテスト信号に基づいて前記第２マルチプレクサから前記データラッチ手段のクロック端子に、該集積回路に出力するリードクロックが出力されるように制御し、前記リードデータの該リードクロックに対する第２セットアップ時間を、該データラッチ手段にラッチされたラッチデータの期待値比較により測定する第２セットアップ時測定ステップと、該第３差分から該第４差分と該第２セットアップ時間との両方を減じることにより、該供給クロックに同期して送られてくるデータのセットアップ時間を求める第１セットアップ時間演算ステップとを有する。
【００４８】
本発明の制御プログラムは、本発明の上記セットアップ時間の測定方法の各ステップをコンピュータに実行させるための処理手順が記録されたものであり、そのことにより上記目的が達成される。
【００４９】
本発明の可読記憶媒体は、本発明の上記制御プログラムが格納されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。
【００５０】
上記構成により、以下、本発明の作用を説明する。
【００５１】
本発明においては、外部クロックから生成される供給クロックと、供給クロック信号が遅延手段５により遅延された補正クロックと、外部からリードクロックとを入力として選択的にデータ送信元に出力可能とする第１マルチプレクサと、その遅延手段から出力される補正クロック信号とリードクロックとを入力としてフリップフロップのクロック端子に選択的に出力する第２マルチプレクサとを有し、第１マルチプレクサおよび第２マルチプレクサは少なくとも１つのテスト入力信号によって制御される。これによって、外部テスターにより、補正クロックのみならず、遅延手段に入力される供給クロックと、外部からデータラッチ手段に選択的に入力されるリードクロックをも測定することができるので、データ送信元からのリードデータのタイミングテストを高精度に、従来技術の場合に比べて少ない回数で実施することが可能になって、テストコストの上昇を低減させることが可能となる。
【発明の効果】
【００５２】
以上により、本発明によれば、入力されるクロックに同期してデータの入出力を行うデータ送信元にクロックを出力する端子を備え、データ送信元から出力されるデータをラッチするフリップフロップを備え、データ送信元に出力するクロックを入力とする遅延手段を備え、遅延手段の出力をフリップフロップのクロックとすることでデータ送信元とフリップフロップのタイミングを補正しデータ送信元とのデータ転送を高速化している集積回路において、データ送信元からのリードデータのタイミングテストを高精度に、従来技術の場合に比べて少ない回数で実施することができて、テストコストを低減させることができる。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明の集積回路、これに内蔵されたテスト回路およびセットアップ時間の測定方法の実施形態を図面を参照しながら詳細に説明する。
【００５４】
図１は、本発明の実施形態に係るテスト回路を内蔵した集積回路を含むテストモード時の回路図である。
【００５５】
図１において、テストモード時に、クロックの遅延量を固定とする遅延手段を有する集積回路１は、セットアップ時間の測定を行う外部テスター２に接続されている。
【００５６】
集積回路１は、供給クロックを生成する供給クロック生成回路３と、入力リードデータをラッチするためのフリップフロップ４と、フリップフロップ４のラッチ用のクロックの遅延量を設定するための遅延手段５と、各部からの信号を切り替えるための第１マルチプレクサ６および第２マルチプレクサ７と、入出力側の５個のバッファ１０とを有している。
【００５７】
供給クロック生成回路３は、外部テスター２からの外部クロックをバッファ１０を介して入力し、入力した外部クロックに基づいて、外部テスター２側に供給するための供給クロックを生成する。
【００５８】
フリップフロップ４は、データ送信元９から送信されてくるリードデータをクロック端子Ｃに入力されるクロックの所定のタイミングでラッチする。
【００５９】
遅延手段５は、供給クロック生成回路３において生成された供給クロックを所定の遅延量だけ遅延させて、第１マルチプレクサ６と第２マルチプレクサ７とに供給する。
【００６０】
第１マルチプレクサ６は、外部テスター２から送られてくる選択信号１と選択信号２とに基づいて第１マルチプレクサ６の出力側の供給クロック出力端子Ｆから出力する信号を供給クロック、補正クロックまたはリードデータに切り替える。
【００６１】
第２マルチプレクサ７は、外部テスター２から送られてくる選択信号１に基づいて、フリップフロップ４のクロック端子Ｃに入力される信号を補正クロックまたはリードデータに切り替える。
【００６２】
バッファ１０は、二つの回路または回路素子間の好ましくない電気的相互作用を防ぐ回路または回路素子である。
【００６３】
他方、外部テスター２からは、２つの選択信号１および２が集積回路１の端子Ｋと端子Ｌにそれぞれ入力されている。これら２つの選択信号１および２は、端子Ｆから出力する信号を切り替える第１マルチプレクサ６の選択信号として使用される。また、これらの２つの選択信号１および２のうちの選択信号１は第２マルチプレクサ７の選択信号として使用される。
【００６４】
第２マルチプレクサ７は、２つの入力端子ＴおよびＵと、選択信号端子Ｐとを持っている。第２マルチプレクサ７の真理値表を下記の（表１）に示している。
【００６５】
【表１】
2010002239.tif 000003
リードクロック入力端子Ｊは、外部テスター２から出力されるリードクロックの入力端子として使用される。リードクロック入力端子Ｊから入力したリードクロックは第２マルチプレクサ７の入力端子Ｕに入力される。入力端子Ｕに入力されたリードクロックは、上記（表１）に示すように、選択信号１が論理値「１」をとる場合には、フリップフロップ４のクロック端子Ｃに出力される。また、上記（表１）に示すように、選択信号１が論理値「０」をとる場合には、フリップフロップ４のクロック端子Ｃには、第２マルチプレクサ７の入力端子Ｔに入力される補正クロックが出力される。
【００６６】
このように、第２マルチプレクサ７は、選択信号１が論理値「１」をとる場合に、全テストモードになり、入力端子Ｕが選択されて、入力端子Ｕに入力されたリードクロックが、フリップフロップ４のクロック端子Ｃに出力される。
【００６７】
また、第２マルチプレクサ７は、選択信号１が論理値「０」をとる場合に、ノーマルモードになり、入力端子Ｔが選択されて、入力端子Ｔに入力される補正クロックが、フリップフロップ４のクロック端子Ｃに出力される。
【００６８】
一方、第１マルチプレクサ６は、３つの入力端子Ｗ、ＲおよびＳと、２つの選択信号端子ＭおよびＮとを持っている。この第１マルチプレクサ６の真理値表を下記の（表２）に示している。
【００６９】
【表２】
2010002239.tif 000004
上記（表２）に示すように、第１マルチプレクサ６は、遅延手段５の入力である供給クロック（Ａ）かまたは、遅延手段５の出力である補正クロック（Ｂ）かまたは、リードクロック入力端子Ｊから入力されるリードクロックのいずれか一つのクロックを選択して供給クロック出力端子Ｆから出力する。
【００７０】
即ち、選択信号１が論理値「０」をとり、かつ選択信号２が論理値「０」をとる場合に、第１マルチプレクサ６は、動作モードがノーマルモードになり、入力端子Ｗが選択され、入力端子Ｗに入力された供給クロック（Ｗ）が、バッファ１０を経由して供給クロック出力端子Ｆから出力される。
【００７１】
選択信号１が論理値「０」をとり、かつ選択信号２が論理値「１」をとる場合に、第１マルチプレクサ６は、動作モードがテストモード１になり、入力端子Ｗが選択され、入力端子Ｗに入力された供給クロック（Ｗ）が、バッファ１０を経由して供給クロック出力端子Ｆから出力される。
【００７２】
選択信号１が論理値「１」をとり、かつ選択信号２が論理値「０」をとる場合に、第１マルチプレクサ６は、動作モードがテストモード２になり、入力端子Ｒが選択され、入力端子Ｒに入力された補正クロック（Ｒ）が、バッファ１０を経由して供給クロック出力端子Ｆから出力される。
【００７３】
選択信号１が論理値「１」をとり、かつ選択信号２が論理値「１」をとる場合に、第１マルチプレクサ６は、動作モードがテストモード３になり、入力端子Ｓが選択され、入力端子Ｓに入力されたリードクロック（Ｓ）が、バッファ１０を経由して供給クロック出力端子Ｆから出力される。
【００７４】
次に、本実施形態の外部テスター２による集積回路１の動作について説明する。
【００７５】
まず、図８の従来技術における外部テスター２００による集積回路１００の問題点について説明する。
【００７６】
図８の従来技術における外部テスター２００からのリードデータのタイミングテストの問題点は、タイミング仕様の限界値を測定するのに何度もリードデータのタイミングを変えてラッチデータの期待値と比較をする必要があることであり、リードデータのタイミング仕様のうち、供給クロック出力端子Ｆとリードデータ入力端子Ｇ間のセットアップ時間ｔＦＧについては、外部クロック入力端子Ｅとリードデータ入力端子Ｇ間の遅延時間ｔＥＧを順次変更して何度も測定するというものであった。このように幾度も測定する必要がある原因は、遅延時間ｔＦＧを直接測定できないことに加え、リードデータの入力タイミングに遅延手段５の遅延時間ｔＡＢを合せる必要があるためである。
【００７７】
次に、上記問題点をどのように解決しているかを説明する。
【００７８】
ここで図６においてセットアップ時間ｔＦＧを他の遅延値で表す式を以下に示す。
【００７９】
ｔＦＧ＝ｔＡＢ＋ｔＢＣ−ｔＣＤ−ｔＧＤ−ｔＡＦ
＝ｔＡＢ−ｔＣＤ＋（ｔＢＣ−ｔＧＤ）−ｔＡＦ
≒ｔＡＢ−ｔＣＤ−ｔＡＦ・・・（式１）
ここで、遅延時間ｔＢＣと遅延時間ｔＧＤは他の時間よりも十分に小さいので上式では遅延時間ｔＢＣと遅延時間ｔＧＤを相殺して削除している。
【００８０】
上記（式１）からセットアップ時間ｔＦＧは３つの時間である遅延時間ｔＡＢ、遅延時間ｔＡＦ、遅延時間ｔＣＤにより求めることができるが、図８の従来技術の構成では、これら３つの時間を外部から測定することができない。本実施形態では、遅延時間ｔＡＦ、遅延時間ｔＡＢを外部から１回で、遅延時間ｔＣＤをより少ない回数で測定可能にしており、セットアップ時間ｔＦＧを図８の従来技術の場合よりも圧倒的に少ない回数で高精度に測定することを可能にしている。
【００８１】
以下、図１の本実施形態において３つの時間ｔＡＦ、遅延時間ｔＡＢおよび遅延時間ｔＣＤをどのようにして測定するかについて詳細に説明する。
【００８２】
まず、図１における遅延時間ｔＡＢを求める。この手順について図１の構成における信号波形図として図２を用いて詳細に説明する。
【００８３】
図２は、図１の遅延手段の遅延時間測定時における要部の信号波形のタイミングチャートである。
【００８４】
図２に示すように、外部テスター２から集積回路１の外部クロック入力端子Ｅに入力される外部クロック（Ｅ）は、外部テスター２から出力されるから、外部テスター２でその出力タイミングを知ることができる。したがって、この外部クロック（Ｅ）を基準として他の信号のタイミングを外部テスター２により測定することにより各信号間の遅延時間を測定することができる。
【００８５】
供給クロック（Ｆ）と補正クロック（Ｆ）は共に供給クロック出力端子Ｆにおける信号波形であり、これは、上記（表２）に示すように選択信号１と選択信号２により第１マルチプレクサ６で切り替えられたものである。
【００８６】
図２に示す信号波形のうち外部テスター２で観測可能な信号波形は、供給クロック出力端子Ｆにおける信号波形であり、それらのタイミングは外部クロック（Ｅ）を基準として測定される。図２における遅延時間ｔＥＦは外部クロック（Ｅ）の立ち上がりタイミングと供給クロック（Ｆ）の立ち上がタイミングとの差分である。
【００８７】
また、遅延時間ｔＥＦ’は外部クロック（Ｅ）の立ち上がりタイミングと補正クロック（Ｆ）の立ち上がりタイミングとの差分である。これらの差分ｔＥＦと差分ｔＥＦ’との更なる差分は、図２に示す信号波形から以下のように表せる。
【００８８】
ｔＥＦ’−ｔＥＦ＝ｔＡＢ＋ｔＢＦ−ｔＡＦ
＝ｔＡＢ・・・（式２）
ここで、遅延時間ｔＢＦと遅延時間ｔＡＦは共に、第１マルチプレクサ６の入力端子から供給クロック出力端子Ｆまでの遅延時間であるため、互いに等しい遅延時間とすることができる。つまり、上記式２では遅延時間（ｔＢＦ−ｔＡＦ）＝０としている。したがって、上記式２により、外部テスター２により遅延時間ｔＡＢが測定可能であることが分かる。
【００８９】
即ち、論理値が「１」である選択信号１と論理値が「０」である選択信号２とを外部テスター２から、それぞれ端子Ｋと端子Ｌとに入力する。供給クロック出力端子Ｆからは補正クロック（Ｆ）が出力される。さらに、外部テスター２により、外部クロック（Ｅ）と補正クロック（Ｆ）のタイミングの時間差分ｔＥＦ’を測定する。次に、論理値が「０」である選択信号１と論理値が「１」である選択信号２とを外部テスター２からそれぞれ端子Ｋと端子Ｌとに入力する。供給クロック出力端子Ｆから供給クロック（Ｆ）が出力される。外部テスター２により、外部クロック（Ｅ）と供給クロック（Ｆ）との遅延時間の差分ｔＥＦを測定する。さらに、前述したように、外部テスター２は、上記（式２）により遅延時間ｔＡＢを求めることができる。このようにして、外部テスター２により遅延時間ｔＡＢを容易に測定することができる。
【００９０】
次に、遅延時間ｔＡＦの求め方について図３を用いて詳細に説明する。
【００９１】
図３は、図１の供給クロックの出力遅延時間測定時における要部の信号波形のタイミングチャートである。
【００９２】
図３に示すように、供給クロック（Ａ）は入力端子Ａにおける信号波形であり、供給クロック（Ｗ）は入力端子Ｗにおける信号波形であり、供給クロック（Ｆ）は供給クロック出力端子Ｆにおける信号波形である。また、リードクロック（Ｊ）はリードクロック入力端子Ｊにおける信号波形であり、リードクロック（Ｓ）は入力端子Ｓにおける信号波形であり、リードクロック（Ｆ）は供給クロック出力端子Ｆにおける信号波形である。これらの供給クロック（Ｆ）およびリードクロック（Ｆ）は共に、供給クロック出力端子Ｆに出力する信号波形であって、上記（表２）に示すように選択信号１と選択信号２により選択されて、第１マルチプレクサ６によって切り替えられる。
【００９３】
遅延時間ｔＡＦは、遅延手段５の入力端子Ａから供給クロック出力端子Ｆまでの遅延時間であるから、この遅延時間ｔＡＦは、遅延手段５の入力端子Ａから第１マルチプレクサ６の入力端子Ｗまでの遅延時間ｔＡＷと、第１マルチプレクサ６の入力端子Ｗから供給クロック出力端子Ｆに至るまでの遅延時間ｔＷＦとの和である。遅延時間ｔＡＷの遅延は、配線負荷によるももので、遅延時間ｔＷＦは、第１マルチプレクサ６とバッファ１０とによる遅延と、配線負荷による遅延との合計である。よって、遅延時間ｔＡＷに比べて遅延時間ｔＷＦが十分に大きいので、以下のように遅延時間ｔＡＦは遅延時間ｔＷＦに近似できてこれに代用できる。
【００９４】
ｔＡＦ＝ｔＡＷ＋ｔＷＦ
≒ｔＷＦ
一方、リードクロック入力端子Ｊから入力されるリードクロック（Ｊ）を第１マルチプレクサ６で選択して供給クロック出力端子Ｆから出力する場合を考える。
【００９５】
リードクロック入力端子Ｊから供給クロック出力端子Ｆまでの遅延時間ｔＪＦは、リードクロック入力端子Ｊから第１マルチプレクサ６の入力端子Ｓまでの遅延時間ｔＪＳと、第１マルチプレクサ６の入力端子Ｓから供給クロック出力端子Ｆに至るまでの遅延時間ｔＳＦとの和である。遅延時間ｔＪＳは配線負荷によるもので、遅延時間ｔＳＦは第１マルチプレクサ６とバッファ１０との遅延と、配線負荷による遅延との和によるものである。よって、遅延時間ｔＪＳに比べて遅延時間ｔＳＦが十分に大きいので遅延時間ｔＪＦは遅延時間ｔＳＦに近似できてこれに代用できる。
【００９６】
ｔＪＦ＝ｔＪＳ＋ｔＳＦ
≒ｔＳＦ
ここで、遅延時間ｔＷＦと遅延時間ｔＳＦは共に、第１マルチプレクサ６の入力端子から供給クロック出力端子Ｆまでの遅延なので、同値であるから、遅延時間ｔＡＦを遅延時間ｔＪＦで代用できる。
【００９７】
ｔＡＦ≒ｔＱＦ
＝ｔＳＦ
≒ｔＪＦ・・・（式３）
これによって、第１マルチプレクサ６でリードクロック（Ｓ）を選択し、リードクロック入力端子Ｊのリードクロック（Ｊ）と、供給クロック出力端子Ｆのリードクロック（Ｆ）のタイミングの差分ｔＪＦを測定すれば、遅延時間ｔＡＦの値を求めることができる。
【００９８】
即ち、外部テスター２から、論理値が「１」である選択信号１と論理値が「１」である選択信号２とをそれぞれ端子Ｋと端子Ｌとに入力する。供給クロック出力端子Ｆからリードクロック（Ｆ）が出力される。さらに、外部テスター２により、リードクロック入力端子Ｊのリードクロック（Ｊ）と、供給クロック出力端子Ｆのリードクロック（Ｆ）とのタイミングの差分ｔＪＦを測定する。上記（式３）により遅延時間ｔＡＦは、前述したように、遅延時間ｔＪＦに近似的に等しいので、このように外部テスター２により遅延時間ｔＪＦを計測することにより、遅延時間ｔＡＦの値を求めることができる。
【００９９】
次に、フリップフロップ４のセットアップ時間ｔＣＤの測定について、図４を用いて詳細に説明する。
【０１００】
図４は、図１のフリップフロップ４のセットアップ時間ｔＣＤの測定時における要部の信号波形のタイミングチャートである。
【０１０１】
図４に示すように、外部テスター２からリードクロック入力端子Ｊにリードクロック（Ｊ）として入力される。さらに、リードクロック（Ｊ）は第２マルチプレクサ７を介してフリップフロップ４のクロック端子Ｃにリードクロック（Ｃ）として入力される、これらのリードクロック（Ｊ）とリードクロック（Ｃ）とは遅延時間ｔＪＣだけタイミングが異なるが、これは、第２マルチプレクサ７の遅延と、リードクロック入力端子Ｊと第２マルチプレクサ７とフリップフロップ４とを接続する配線負荷による遅延とを合わせたものである。
【０１０２】
また、リードデータ入力端子Ｇでのリードデータ（Ｇ）と、フリップフロップ４のデータ端子Ｄでのリードデータ（Ｄ）とは、遅延時間ｔＧＤだけタイミングが異なっている。遅延時間ｔＧＤは、バッファ１０の遅延と、リードデータ入力端子Ｇとバッファ１０とフリップフロップ４とを接続する配線負荷による遅延とを合せたものである。
【０１０３】
第２マルチプレクサ７により選択信号１が論理値「１」の場合には、リードクロックをフリップフロップ４のクロック端子Ｃにクロックとして外部テスター２から与えることができるので、外部テスター２によりリードクロック入力端子Ｊとリードデータ入力端子Ｇの間のセットアップ時間ｔＪＧをラッチデータの期待値との比較により測定することが可能である。
【０１０４】
図４に示すように、リードクロック（Ｊ）とリードデータ（Ｇ）のそれぞれのリードクロック入力端子Ｊとリードデータ入力端子Ｇから、フリップフロップ４への到達時間は同一とみなせて、しかも値も小さいので、リードクロック入力端子Ｊとリードデータ入力端子Ｇにおけるセットアップ時間ｔＪＧが、フリップフロップ４のセットアップ時間ｔＣＤとみなすことができる。なお、図２〜図４をまとめた全体の信号の流れを図５に示している。
【０１０５】
ここで、本実施形態においても、フリップフロップ４のセットアップ時間ｔＣＤを測定するには、リードクロックとリードデータのタイミングの差分であるｔＪＧを変えてラッチデータの期待値比較を行うという手順での測定が必要になるが、図８の従来技術の構成においては、遅延時間ｔＥＧを決めるための要素が多くあり、特に、大きな値である遅延手段５の遅延時間ｔＡＢの影響を受けていたが、本発明における図１の実施形態においては、遅延手段５の影響を受けずに、フリップフロップ４のセットアップ時間ｔＣＤを測定できる点が大きく異なっている。
【０１０６】
図１の実施形態の場合には、図４に示すようにフリップフロップ４の真のセットアップ時間ｔＣＤとほぼ同じ大きさの値であるｔＪＧを測定できるが、図８の従来技術の構成の場合には、測定する遅延時間ｔＥＧは遅延時間ｔＣＤの数倍以上の大きさになるので、測定の時間刻みが同じ場合には、測定回数に数倍以上の差が生じるし、測定の回数を同じにすれば、精度にも数倍以上差が生じるのは自明である。
【０１０７】
このように、遅延手段５の遅延時間ｔＡＢの影響を受けずに精度よく少ない回数でフリップフロップ４のセットアップ時間ｔＣＤを測定できるのが、図１における本実施形態の大きな利点である。
【０１０８】
以上のように、集積回路１のリードデータのセットアップ時間ｔＦＧを、本発明により従来技術と比べて少ない回数で高精度に測定することが可能である。
【０１０９】
次に、フリップフロップ４のセットアップ時間ｔＣＤを期待値比較により求める場合について説明する。
【０１１０】
セットアップ時間ｔＣＤを期待値比較により求める際、外部テスター２から、論理値「１」を有する選択信号１と、論理値「０」を有する選択信号２とを、それぞれ端子Ｋと端子Ｌとに供給する。そうすると、供給クロック出力端子Ｆからは、補正クロックが出力される。選択信号１と選択信号２とをこのように設定した後、リードクロックをリードクロック入力端子Ｊに与えるタイミングに対して、リードデータをリードデータ入力端子Ｇに与えるタイミングである遅延時間ｔＪＧを変えて、フリップフロップ４からのラッチデータを期待値比較する。
【０１１１】
即ち、期待値とラッチデータが一致していれば正常にリードデータがラッチされており合格と判定され、期待値とラッチデータが不一致ならば正常にリードデータがラッチされなかったので不合格と判定される。合格となる遅延時間ｔＪＧの最大値を求める。
【０１１２】
上述したようにセットアップ時間ｔＣＤは遅延時間ｔＪＧであるとみなせるので、合格となる遅延時間ｔＪＧの最大値が、セットアップ時間ｔＣＤとなる。以上により、セットアップ時間ｔＣＤを求めることができる。
【０１１３】
そして、求めた遅延時間ｔＡＢ、ｔＡＦ、ｔＣＤから（式１）によりｔＦＧを求めることができる。
【０１１４】
以上により、本実施形態によれば、データ送信元に供給する供給クロック信号を遅延させて補正クロック信号を生成する遅延手段と、供給クロック信号に同期して送られてくるデータを、補正クロック信号を用いて受信するデータラッチ手段とを備えた集積回路において、外部クロックから生成される供給クロックと、供給クロック信号が遅延手段５により遅延された補正クロックと、外部からリードクロックとを入力として選択的にデータ送信元に出力可能とする第１マルチプレクサ６と、遅延手段５から出力される補正クロック信号とリードクロックとを入力としてフリップフロップ４のクロック端子に選択的に出力する第２マルチプレクサ７とを有し、第１マルチプレクサ６および第２マルチプレクサ７は少なくとも１つのテスト入力信号によって制御される。これによって、データ送信元からのリードデータのタイミングテストを高精度に、従来技術に比べて少ない回数で実施することが可能になって、テストコストの上昇を低減させることができる。
【０１１５】
なお、入力されるクロックに同期してデータの入出力を行う外部装置（データ送信元）としては、上述したような同期式メモリ（ノーマルモード時）や外部テスター２（テストモード時）に限定されるものではなく、同期式メモリ（ノーマルモード時）の代わりに、外部からのテレビジョン画像データや音声データなどを含むデータを送受信する一般的なデータ送受信装置であってもかまわない。
【０１１６】
なお、上記実施形態では、第１マルチプレクサ６および第２マルチプレクサ７の動作状態を制御するために、選択信号１および選択信号２の２つの選択信号を用いるとして説明したが、これに限らない。例えば、４つの値をとり得る１つの選択信号により、第１マルチプレクサ６および第２マルチプレクサ７の動作状態を制御しても構わない。また、２つの値をとり得る４つの選択信号を用いて第１マルチプレクサ６および第２マルチプレクサ７の動作を制御しても構わない。要するに、表１および表２において示したような題１マルチプレクサ６および第２マルチプレクサ７の動作状態を指定できるような選択信号であれば任意の選択信号を用いても構わない。
【０１１７】
なお、上記実施形態の集積回路１では、特に説明しなかったが、外部クロックから供給クロック生成回路３で生成されて、データ送信元９（外部テスター２）に供給するための供給クロックを遅延させて補正クロック信号を生成する遅延手段５と、供給クロックに同期して送られてくるリードデータを、遅延手段５を通した補正クロックを用いて受信するデータラッチ手段としてのフリップフロップ４と、供給クロック、補正クロックおよび、外部からフリップフロップ４に選択的に入力可能とされるリードクロックを各入力とし、各入力をデータ送信元９に選択的に出力可能とする第１マルチプレクサ６と、補正クロックとリードクロックとを各入力とし、この各入力をフリップフロップ４に出力可能とする第２マルチプレクサ７とを有し、第１マルチプレクサ６および第２マルチプレクサ７は外部からの少なくとも一つのテスト信号によって制御されるテスト回路とを備えている。これによって、データ送信元からのリードデータのタイミングテストを高精度にかつ少ない回数で実施することができて、タイミングテストのコストの上昇を低減させることができる本発明の目的を達成させることができる。
【０１１８】
なお、ここで、上記実施形態の外部テスター２の各処理は、その各処理の一部または全部をソフトウェア処理として実現することも可能である。
【０１１９】
図１０は、本発明の実施形態に係る外部テスター２の要部コンピュータハード構成例を示すブロック図である。
【０１２０】
図１０において、この外部テスター２は、全体の制御を行う制御手段としてのＣＰＵ（中央演算処理装置）２１と、ＣＰＵ２１に対して入力指令を行うためのキーボード、マウス、タッチパネルおよびペン入力装置、さらには通信ネットワーク（例えばインターネットやイントラネット）を介して受信入力する入力装置などの操作部２２と、表示画面上に、初期画面、選択場面、ＣＰＵ２１による制御結果画面および操作入力画面などを表示する表示部２３と、制御プログラムおよびそのデータなどが記憶されたコンピュータ読み出し可能な可読記録媒体としてのＲＯＭ２４と、起動時に制御プログラムおよびそのデータなどが読み出されて、ＣＰＵ２１による制御毎にデータを読み出し・記憶するワークメモリとして働く記憶部としてのＲＡＭ２５とを有している。
【０１２１】
可読記録媒体としてのＲＯＭ２４としては、ハードディスクの他、携帯自在な光ディスク、光磁気ディスク、磁気ディスクおよびＩＣメモリなどで構成されていてもよい。この制御プログラムおよびそのデータなどがＲＯＭ２４に記憶されるが、この制御プログラムおよびそのデータは、他の可読記録媒体から、または、無線、有線またはインターネットなどを介してＲＯＭ５４にダウンロードされてもよい。
【０１２２】
制御手段としてのＣＰＵ２１は、ＲＯＭ２４内の制御プログラムおよびそのデータに基づいて、集積回路１に対して外部クロックを出力すると共に、供給クロックを集積回路１から入力し、入力した供給クロックに同期して集積回路１にリードデータを出力し、第１セットアップ時間測定手段２０が、供給クロックの入力に対するリードデータの第１セットアップ時間ｔＦＧを求める第１セットアップ時間測定ステップを実行する。
【０１２３】
この第１セットアップ時間測定ステップは、図１１に示すように、第１セットアップ時間の測定が起動した場合（ステップＳ１）に、第１差分測定手段２０１が、集積回路１に出力するテスト信号に基づいて第１マルチプレクサ６から補正クロックが出力されるように制御し、第１マルチプレクサ６から出力された補正クロックの外部クロックに対するタイミングの第１差分を求める第１差分測定ステップＳ２と、第２差分測定手段２０２が、集積回路１に出力するテスト信号に基づいて第１マルチプレクサ６から供給クロックが出力されるように制御し、第１マルチプレクサから出力された供給クロックの外部クロックに対するタイミングの第２差分を求める第２差分測定ステップＳ３と、第３差分演算手段２０３が、第１差分の第２差分に対する差分である第３差分として遅延手段５による遅延時間ｔＡＢを求める第３差分演算ステップＳ４と、第４差分演算手段２０４が、集積回路１にリードクロックを出力し、集積回路１に出力するテスト信号に基づいて第１マルチプレクサ６からリードクロックが出力されるように制御し、第１マルチプレクサ６から出力されたリードクロックの集積回路１に入力されるリードクロックに対するタイミングの差分を、遅延手段５の入力端子Ａでの供給クロックの供給クロック出力端子Ｆの供給クロックに対するタイミングの第４差分として求める第４差分演算ステップＳ５と、第２セットアップ時測定手段２０５が、集積回路１に出力するテスト信号に基づいて第２マルチプレクサ７からフリップフロップ４のクロック端子Ｃに、集積回路１に出力するリードクロックが出力されるように制御し、リードデータのリードクロックに対する第２セットアップ時間を、フリップフロップ４にラッチされたラッチデータの期待値比較により測定する第２セットアップ時測定ステップＳ６と、第１セットアップ時間演算手段２０６が、第３差分から第４差分と第２セットアップ時間との両方を減じることにより、供給クロックに同期して送られてくるリードデータのセットアップ時間を求める第１セットアップ時間演算ステップＳ７とを実行する。
【０１２４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２５】
本発明は、データ送信元に供給するための供給クロックを遅延させた補正クロックを生成し、その供給クロックに同期して送られてくるデータを、その遅延させた補正クロックを用いて受信する集積回路、これに内蔵されるテスト回路および、このテスト回路を用いてセットアップ時間を測定するセットアップ時間の測定方法の分野において、データ送信元からのリードデータのタイミングテストを高精度に少ない回数で実施することができて、テストコストを低減させることができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施形態に係るテスト回路を内蔵した集積回路を含むテストモード時の回路図である。
【図２】図１の遅延手段の遅延時間測定時における要部の信号波形のタイミングチャートである。
【図３】図１の供給クロックの出力遅延時間測定時における要部の信号波形のタイミングチャートである。
【図４】図１のフリップフロップのセットアップ時間測定時における要部の信号波形のタイミングチャートである。
【図５】図１の集積回路のセットアップ時間測定時における要部の信号波形のタイミングチャートである。
【図６】補正クロックの遅延量を固定とする遅延手段を有する従来の集積回路を含むノーマルモード時の回路図である。
【図７】図６の集積回路の各要部の信号波形のタイミングチャートである。
【図８】図６の集積回路でリードデータをラッチする際のセットアップ時間とホールド時間のタイミングテストを行う場合のテストモード時の回路図である。
【図９】図８の集積回路において、セットアップ時間をテストする際の各要部の信号波形のタイミングチャートである。
【図１０】本発明の実施形態に係る外部テスターの要部コンピュータハード構成例を示すブロック図である。
【図１１】図１０の外部テスターの動作を説明するためのフローチャートである。
【符号の説明】
【０１２７】
１、１００  集積回路
２，２００  外部テスター
３  供給クロック生成回路
４  フリップフロップ
５  遅延手段
６  第１マルチプレクサ
７  第２マルチプレクサ
８  外部クロック生成回路
９  データ送信元
１０  バッファ
Ａ  遅延手段の入力端子
Ｂ  遅延手段の出力端子
Ｃ  フリップフロップのクロック端子
Ｄ  フリップフロップのデータ入力端子
Ｑ  フリップフロップのデータ出力端子
Ｅ  外部クロック入力端子
Ｆ  供給クロック出力端子
Ｇ  リードデータ入力端子
Ｈ  ラッチデータ出力端子
Ｊ  リードクロック入力端子
Ｋ、Ｌ  テスト端子
Ｍ、Ｎ  第１マルチプレクサの選択信号端子
Ｗ、Ｒ、Ｓ  第１マルチプレクサの入力端子
Ｐ  第１マルチプレクサの選択信号端子
Ｔ、Ｕ  第１マルチプレクサの入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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