(57)【要約】      （修正有）【課題】３Ｄスナバ回路構成素子を製造する間に、これらの構成素子が更に容易な方式でスケーリング可能である方法を提供する。【解決手段】集積される複数の半導体構成素子８を担体２に製造する方法では、能動基礎構造部４が、製造される半導体構成素子８の境界１０の少なくとも一部を越えて連続して担体２へ挿入され、半導体構成素子８の領域が担体２に画定され、各半導体構成素子８の領域にマスク１２を用いて被覆層１４が担体２に塗布され、担体２が半導体構成素子８を形成するためにこれらの境界１０で切断される。【選択図】図１
2010232655.tif 000002
【特許請求の範囲】
【請求項１】
複数の集積される半導体構成素子（８）を担体（２）に製造するための方法であって、
−  能動基礎構造部（４）が、担体（２）へ製造されるべき半導体構成素子（８）の境界（１０）の少なくとも一部を越えて連続して導入され、
−  半導体構成素子（８）の領域が、担体（２）に画定され、
−  夫々の半導体構成素子（８）の領域にマスク（１２）を用いて構造化された被覆層（１４）が担体（２）に塗布され、
−  担体（２）が、半導体構成素子（８）を形成するためにこれらの境界（１０）で切断される
方法。
【請求項２】
面上に並んで配されている同じ構造部素子（１８、２０、２２）が、基礎構造部（４）として担体（２）へ導入される、請求項１に記載の方法。
【請求項３】
孔構造部或いは溝構造部が、構造部素子（１８、２０、２２）として担体（２）へ導入される、請求項２に記載の方法。
【請求項４】
担体（２）の切断前に、少なくとも基礎構造部（４）の一部が境界（１０）の領域で取り除かれる、請求項１〜３のうちのいずれか一項に記載の方法。
【請求項５】
基礎構造部（４）が補助最上層（２２）を有し、この補助層（２２）が基礎構造部（４）の部分として境界（１０）の領域で取り除かれる、請求項４に記載の方法。
【請求項６】
補助層（２２）としてポリシリコンが用いられる、請求項５に記載の方法。
【請求項７】
補助層（２２）が、ＴＭＡＨ（２４）を用いて取り除かれる、請求項５又は６に記載の方法。
【請求項８】
被覆層（１４）が、マスク（１２）として遮蔽マスクを用いて製造される、請求項１〜７のうちのいずれか一項に記載の方法。
【請求項９】
被覆層（１４）として金属化層が塗布される、請求項１〜８のうちのいずれか一項に記載の方法。
【請求項１０】
担体（２）としてシリコンウェハが用いられる、請求項１〜９のうちのいずれか一項に記載の方法。
【請求項１１】
半導体構成素子（８）として回路構成素子が半導体をベースにして製造される、請求項１〜１０のうちのいずれか一項に記載の方法。
【請求項１２】
半導体構成素子（８）として３Ｄスナバ回路が製造される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積される複数の半導体構成素子を製造するための方法に関するものである。半導体技術では、集積される半導体構成素子は通常単体ではなく、担体例えばシリコンウェハと結合させて製造される。従ってこの場合、一つの担体に複数の構成素子が、同時に様々なプロセスステップを経ながら製造される。
【背景技術】
【０００２】
パワーエレクトロニクスの様々な電子回路のためにいわゆる回路網が必要であり、関連する回路において寄生エネルギーを消失させる或いはこの関連する回路から寄生エネルギーを排除した後でフィードバックする。このような回路はスナバ回路と呼ばれ、通常抵抗とキャパシタンスとインダクタンスとのシンプルな相互接続から構成されている。このような回路構成素子例えばＲＣ構成素子では、寄生エネルギーが例えば熱の形態で消失させられる。
【０００３】
特許文献１から周知であるのは、スナバ回路を、集積される半導体構成素子として集積構成方式において製造することである。非特許文献１の出版によって周知であるのは、集積されるスナバ回路構成素子が３次元のスナバ回路（３Ｄ−Ｓｎｕｂｂｅｒ）として製造プロセスにおいて製造されることであり、スタンダード化されたＣＭＯＳシリコン技術の誘導体について述べている。構成素子の電気的特性は、とりわけ半導体材料のドーピングの濃度と構成素子の面積或いはサイズとにより制御される。
【０００４】
換言すると、フォトリソグラフィステップは、構成素子ベース面積のスケーリング或いはチップ面積の画定のため且つ金属化部の構造化のために用いられる。
【０００５】
説明する技術は、プロセス技術の多大なコストを生む結果となる。更に、構成素子のスケーリングのためのコスト即ち構成素子のチップサイズとスナバ回路構成素子のキャパシタンスの値と抵抗値とに関するコストがかかる。抵抗を変えるために、この場合、例えば夫々のチップ面積或いはウェハのドーピングが変えられる。構成素子のキャパシタンスを変えるためには、構成素子面積が変えられ、例えば２００Ｖを越える耐電圧を有する１５ｎＦのキャパシタの製造には約１５μｍ２の面積を必要とし、２０ｎＦのキャパシタには約２０μｍ２を必要とする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＤＥ１０２００６０１７４８７Ａ１
【非特許文献】
【０００７】
【非特許文献１】Berberich, S.E.; Bauer, A.J.; Ryssel, H., High Voltage 3D-Capacitor, 12th European Conference on Power Electronics and Applications 2007. Proceedings EPE '07, 02-05. September 2007, Aalborg, Denmark
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、３Ｄスナバ回路構成素子を製造する間に、これらの構成素子が更に容易な方式でスケーリング可能である方法を提供することである。
【０００９】
本発明は、周知のスタンダード化されたＣＭＯＳプロセスの場合に、構成素子のサイズ或いは構成素子の面積が夫々の個々のプロセスステップにおいて考慮されなければならないという概念に基づいている。例えば集積キャパシタの構成部分面積を変える場合、このキャパシタのキャパシタンスの値を変えるために、これは、プロセス全体のうちのマスキングステップ全てにおいて考慮されなければならない。更に、この概念では、集積されたスナバ回路が能動基礎構造部から構成されており、この構造部は、構造化された被覆層例えば上面の金属化部によって被覆されることが考慮される。基礎構造部は被覆層を含んでいない。基礎構造部自体は、様々な大きさの構成部分に対して同一である。基礎構造部は例えばウェハへ導入された孔であり、これらの孔には誘電体が並び、被覆層により最終的にキャパシタを形成する。
【００１０】
ここから、本発明は、最初に能動基礎構造部が、実際に後から生じる構成部分の境界を考慮せずに連続して断続しないで間隙無く或いは面上につまり境界がなく或いは留保のための部分領域がなく、担体全体に製造されるように、担体に構成素子を製造するという概念から出発している。換言すると、基礎構造部は、後から生じる構成素子の領域で個々のチップに応じて構造化されないため、所望する構成部分の大きさに限定されない。従って、構成部分が後で分離され、後から生じる構成部分の境界或いは部分領域は、最初は考慮されないままである。
【００１１】
最後に、構成素子は、被覆層により初めて担体の決定された領域に限定される。従って、構成部分の実際の限定が、次のステップにおいて初めて目標とする金属化部の塗布により、夫々の個別の構成部分を後から形成する予定の領域にそして領域にのみ生じる。この際に、金属化部即ちスナバ回路構成素子の上部電極或いはソーイング（ｓａｗｉｎｇ）面は、マスキング方法例えばいわゆる遮蔽マスク（ｓｈａｄｏｗ  ｃａｓｔｉｎｇ  ｍａｓｋ）によって構造化される。
【課題を解決するための手段】
【００１２】
ここから、課題は請求項１に従う方法によって解決される。この方法は、担体に集積されている複数の半導体構成素子の製造に役立ち、次のステップを有する。つまり、担体に能動的な基礎構造部が、上で説明しているように、即ち少なくとも製造するべき構成素子の境界の一部分を越えて連続して導入される。担体における半導体構成素子の領域は、このとき初めて画定される。換言すると、夫々の半導体構成素子の位置とサイズと形状とが或いは担体における半導体構成素子の境界が画定される。
【００１３】
夫々の領域には、後で半導体構成素子を配することになっており、次にマスク或いはマスキング方法を用いて被覆層が担体へ或いは能動基礎構造部へ塗布される。最後に、担体は半導体構成素子を形成するために境界で切断される。
【００１４】
この方法は、被覆層或いはマスキング方法に基づいてのみ、最後に構成素子のサイズ或いは形状或いは位置が担体に画定され、これにより、製造し集積される半導体構成素子はこの１つのステップに基づいて特に簡潔に画定され得るような実質的な利点を提供している。従って、マスキング方法のマスクの構造に基づいて、構成素子サイズ従って例えばキャパシタンスの値或いは抵抗値或いはチップ面積は、方法において自在に即ち特に簡潔且つ低コストでスケーリングされ得る。これは、このような半導体構成素子の製造のための開発と処理技術とコストとに関して大幅に経費を軽減する。
【００１５】
方法の１つの好適実施形態では、基礎構造部として担体へ面上に並んで配されている同じ構造部素子が導入される。通常、このような構造部素子は、集積半導体構成素子の面積よりも小さなサイズオーダーである。換言すると、夫々の集積半導体構成素子は、非常に多数のこのような同じ構造部素子から成っている。構成素子のサイジングは、換言すると、構成素子が後から有する構造部素子数により即ち半導体構成素子によって被覆される担体面積により行われる。
【００１６】
特に、このような基礎構造部のために、構造部素子が面上に構成部分境界を考慮せずに担体全体へ導入され得ることは有利であり、これにより更にこのプロセスステップは明白に簡潔化される。
【００１７】
上述した方法の一好適実施形態では、構造部素子として孔構造部或いは溝構造部が担体へ導入される。このような孔構造部を有するスナバ回路構成素子は、例えば既述した特許文献１から周知である。これらの構成素子は、特に集積キャパシタの製造に大変適している。
【００１８】
基礎構造部は、方法に従い、少なくとも構成部分の境界の一部を越えて、即ち、後で構成部分の分離の際に切断されなければならない担体の領域にも延びている。方法の一実施形態では、基礎構造部は、例えば所定の層のような補助層を有しており、この層は例えば後で構成素子の分離の際に問題を引き起こす。これらの問題は、例えば担体のセパレーションの際に問題を引き起こす可能性のある又は例えばソーイングの際に広がる可能性のある又は個々の層間の所望しない短絡回路が製造される可能性のある、例えば基礎構造部の部分である。方法のこの実施形態では、担体の切断の前に構成素子の境界で補助層の対応する部分が後で再度取り除かれる。
【００１９】
前述した方法の一実施形態では、基礎構造部の言及している部分は最上補助層であり、次に、この層は次のステップで被覆層により被覆される。
【００２０】
方法の別の実施形態では、補助層としてポリシリコンが用いられる。更には、この補助層を取り除くためにＴＭＡＨ（テトラメチルアンモニア水酸化物）が用いられ得る。ＴＭＡＨは、例えば高ドープされたポリシリコン層を補助層として特に容易に取り除くことができる。この場合、ポリシリコンも同様に全体的に即ち境界を考慮せずに担体に堆積される。その場合、ＴＭＡＨは被覆層の金属に対して露出されている領域即ち金属によって被覆されていない領域へ選択的に機能する。次に、既に塗布された金属化部がマスクとしてＴＭＡＨに対して作用するため、補助層を取り除くために特別なステップはもう要さない。
【００２１】
方法の他の好適実施形態では、被覆層は遮蔽マスクを用いて製造される。プロセスステップで遮蔽マスクを用いることは、特に低コストで容易に実施可能である。
【００２２】
方法の更に他の実施形態では、被覆層として金属が塗布される。
【００２３】
方法のまた他の実施形態では、担体としてシリコンウェハが用いられる。
【００２４】
また、方法の他の実施形態では、半導体構成素子として回路構成素子が半導体をベースにして製造される。
【００２５】
この方法の一実施形態では、半導体構成素子として３Ｄスナバ回路が製造される。
【００２６】
本発明を更に説明するために、図面の実施例が参照される。これは、夫々概略的で基本的に図示している。
【図面の簡単な説明】
【００２７】
【図１】複数の半導体構成素子を有している担体を示す図である。
【図２】担体及び半導体構成素子の断面図である。
【図３】構成素子の代替実施形態のための、図２に従う断面図である。
【発明を実施するための形態】
【００２８】
図１は、担体２としてシリコンウェハを示している。この担体２に、（３つだけ描かれている）複数の半導体構成素子８が後で生じる予定であるが、これらの構成素子８の担体２における正確な配置位置は、以下に述べる第１方法ステップに対してまだ何の意味も成していない。従って、生じる半導体構成素子８の場所と位置又は境界１０は、通常当該技術で用いるが、第１方法ステップに対しては周知されている必要はない。
【００２９】
次に、第１方法ステップにおいて担体２へ基礎構造部４が導入され、後の位置或いは特に後になってからのみ生じる予定の半導体構成素子８の境界１０は考慮されない。従って、基礎構造部４は、担体の上面６へ間隙なく連続し断続しないで、後の境界１０を考慮せずに導入される。これにより、基礎構造部４は、特に半導体構成素子８の後の領域に関して構造化されず、従って、半導体構成素子８の所望する大きさに限定されない。
【００３０】
第２ステップでは、上面６或いは担体２に半導体構成素子８或いはこれらの境界１０が予定される或いは画定される或いは特定される。これに応じて、マスク１２が製造される、つまり、次に半導体構成素子８夫々の領域に例えば遮蔽マスクのようなマスク１２を用いて、例えば金属である被覆層１４が基礎構造部４へ塗布される。これは、境界１０を考慮して基礎構造部４の塗布とは対照的に行われる、即ち、被覆層１４は半導体構成素子８の領域にだけ選択的に塗布される。境界の領域では、担体は被覆層１４の無い状態で在り続ける。
【００３１】
次に、最終ステップでは、担体２或いは半導体構成素子８は、担体２が境界１０の領域で担体２の総厚即ち担体２にも在る基礎構造部４を一緒にした厚さで切断されることにより分離される。
【００３２】
図２は、担体２及び半導体構成素子８の横断面を示している。図２では、再度担体２はシリコン基板の形態で下部電極として金属化部１６を有して見られる。図２において、基礎構造部４は構造部素子１８と誘電体層２０とから成っており、これらの構造部素子１８は、上面６から担体２へ垂直にエッチングされ異方性の多孔構造部或いは溝構造部或いは孔構造部の形態をしており、誘電体層２０は、上面６と多孔即ち担体２全体とを被覆している。構造部素子１８は、担体２全体に分配されて並んで平面上に配されている。図２で他にもわかることは、図示されている基礎構造部４は間隙なく担体２全体に延びており、特に図２に示されている半導体構成素子８の境界１０を考慮していないことである。図２では、最上被覆層１４もまた金属化部として上部電極の形態で見られるが、この電極は半導体構成素子８に限定されて堆積された。そのために、境界１０の領域では担体２に被覆層１４は配置されていない。
【００３３】
図２に示されている半導体構成素子８はいわゆる３Ｄスナバ回路であり、金属化部１６と被覆層１４との間に、図２に示されている抵抗ＲとキャパシタＣとの等価回路図を有している。この場合、抵抗値Ｒとキャパシタンスの値Ｃとはベース面により決定され、このベース面は担体２の半導体構成素子８によって占められている。換言すると、図２に示されている３掛ける３（方形であるが断面では３つしか見えない）の構造部素子１８の代わりに、夫々隣接している（４掛ける４の）構造部素子１８が被覆層１４によって更に被覆されているため１６の構造部素子１８から成る構成部分が生じた場合、スナバ回路構成素子である２つのパラメータＲとＣとは変化するだろう。
【００３４】
図３は、半導体構成素子８の代替実施形態を示しており、誘電体層２０へ塗布される更なる層２２が更に基礎構造部４の一部となっている。この更なる層２２は、ドープされたポリシリコン層の形態で追加された上部電極として担体２に面上に被覆して堆積された。しかし、層２２は担体２を後で切断した後境界１０の領域で絶縁区間を短くするため、絶縁破壊は半導体構成素子８において発生する可能性があり、金属化部１６の塗布後、層２２は、基礎構造部の部分として境界１０の領域でＴＭＡＨ２４の作用により層２０が露出されるまで取り除かれる。
【符号の説明】
【００３５】
２  担体
４  基礎構造部
６  上面
８  半導体構成素子
１０  境界
１２  マスク
１４  被覆層
１６  金属化部
１８  構造部素子
２０  誘電体層
２２  更なる層
２４  ＴＭＡＨ
【図１】
2010232655.tif 000003
【図２】
2010232655.tif 000004
【図３】
2010232655.tif 000005
【外国語明細書】
2010232655000001.pdf
2010232655000002.pdf
2010232655000003.pdf
2010232655000004.pdf