(57)【要約】【課題】  本発明は、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することを目的としている。【解決手段】  本発明は、第１導電型の半導体基板１００の表面に設けられた第１の溝部６ａと、第１の溝部６ａの底面中央部から前記半導体基板の裏面方向に延び、前記第１の溝部６ａの幅より小さい幅を有する第２の溝部６ｂとからなる分離溝６と、この分離溝６内に埋め込まれた素子分離絶縁膜５と、分離溝６の両側の前記半導体基板の表面にそれぞれの側で互いに離間して設けられた前記第１導電型と反対の第２導電型の拡散層１０と、拡散層間１０の半導体基板上にゲート絶縁膜７を介して形成されたゲート電極２０と、第２の溝部６ｂの底部表面から所定深さにわたり設けられた、第１導電型と同じ導電型でありかつ半導体基板１００の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域３０と、を有する。【選択図】  図３
2010109019.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面に設けられた第１の溝部と、前記第１の溝部の底面中央部から前記半導体基板の裏面方向に延び、前記第１の溝部の幅より小さい幅を有する第２の溝部とからなる分離溝と、
前記分離溝内に埋め込まれた素子分離絶縁膜と、
前記分離溝の両側の前記半導体基板の表面に設けられ、それぞれの側で互いに離間して設けられた前記第１導電型と反対の第２導電型の拡散層と、
前記拡散層間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２の溝部の底部表面から所定深さにわたり設けられた、前記第１導電型と同じ導電型でありかつ前記半導体基板の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記チャネルストップ領域の幅は前記第２の溝部の幅と等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分離溝に埋め込まれた前記素子分離絶縁膜の上端部に窪みが存在し、その窪みに導電体が埋め込まれていることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
【請求項４】
第１導電型の半導体基板の表面に第１の溝部を形成する工程と、
前記第１の溝部内を第１の素子分離絶縁膜で埋め込み、前記第１の素子分離絶縁膜の表面を平坦化する工程と、
前記第１の素子分離絶縁膜の表面に、前記第１の素子分離絶縁膜の表面中央部分を露出するフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして、前記第１の素子分離絶縁膜の表面中央部をエッチングし、前記第１の溝部底面の前記半導体基板を露出させる工程と、
露出された前記半導体基板をエッチングして前記第１の溝部の中央部底面から前記半導体基板の裏面方向に延び、かつ前記第１の溝部の幅よりも小さい幅を有する第２の溝部を形成する工程と、
前記フォトレジストパターンをマスクとして前記第２の溝部の底面から前記半導体基板内に第１導電型の不純物をイオン注入し、前記第２の溝部の底面表面から所定深さにわたり、前記第１導電型と同じ導電型でありかつ前記半導体基板の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域を形成する工程と、
前記第２の溝部内に第２の素子分離絶縁膜を埋め込む工程と、
前記第１の溝部の両側の前記半導体基板表面に、それぞれ前記第１導電型と反対の第２導電型の拡散層を互いに離間して形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高電圧で動作する高電圧トランジスタを備える半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体記憶装置では、メモリセルに対するデータの書き込み時に２０〜３０V程度の高電圧を要する。そのため、複数の高電圧トランジスタが、例えば、データ書き込みに用いるワード線の駆動回路等に用いられる。これらの高電圧トランジスタは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造等の素子分離絶縁膜で互いに素子分離されているが、動作電圧が高いため、素子分離絶縁膜下の半導体基板を通るリーク電流が存在する。このリーク電流を防ぐために、素子分離絶縁膜下の半導体基板中に、半導体基板と同一の導電型であって半導体基板よりも不純物濃度の高い領域（以下、チャネルストップ領域と称する）を形成している。
【０００３】
このチャネルストップ領域を形成する場合、素子分離絶縁膜を形成した後に素子分離絶縁膜を通したイオン注入によってチャネルストップ領域を形成すると、素子分離絶縁膜の膜厚のばらつきの影響を受ける。そこで、ＳＴＩ用の溝を形成した後に、リソグラフィ工程により、溝底の中央部に開口を有するフォトレジストパターンを溝内に形成し、このフォトレジストパターンをマスクとしてＳＴＩ用の溝底にイオン注入を行い、チャネルストップ領域を形成している（例えば、特許文献１参照。）。
【０００４】
しかし、上記特許文献１に開示された方法では、半導体基板表面とＳＴＩ用の溝底との間に大きな段差があるため、フォトリソグラフィ工程において、溝底のフォトレジストが十分に露光されずに溝内にフォトレジスト残りが発生する場合がある。このフォトレジスト残りによりイオン注入がバラ付くためにチャネルストップ領域形成の制御性が悪化する、という問題点がある。
【特許文献１】特開２００２−１４１４０８号公報（第６頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような問題点を考慮し、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に設けられた第１の溝部と、前記第１の溝部の底面中央部から前記半導体基板の裏面方向に延び、前記第１の溝部の幅より小さい幅を有する第２の溝部とからなる分離溝と、前記分離溝内に埋め込まれた素子分離絶縁膜と、前記分離溝の両側の前記半導体基板の表面に設けられ、それぞれの側で互いに離間して設けられた前記第１導電型と反対の第２導電型の拡散層と、前記拡散層間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記第２の溝部の底部表面から所定深さにわたり設けられた、前記第１導電型と同じ導電型でありかつ前記半導体基板の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域と、を有することを特徴としている。
【０００７】
また、本発明の他の態様の半導体装置の製造方法は、第１導電型の半導体基板の表面に第１の溝部を形成する工程と、前記第１の溝部内を第１の素子分離絶縁膜で埋め込み、前記第１の素子分離絶縁膜の表面を平坦化する工程と、前記第１の素子分離絶縁膜の表面に、前記第１の素子分離絶縁膜の表面中央部分を露出するフォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして、前記第１の素子分離絶縁膜の表面中央部をエッチングし、前記第１の溝部底面の前記半導体基板を露出させる工程と、露出された前記半導体基板をエッチングして前記第１の溝部の中央部底面から前記半導体基板の裏面方向に延び、かつ前記第１の溝部の幅よりも小さい幅を有する第２の溝部を形成する工程と、前記フォトレジストパターンをマスクとして前記第２の溝部の底面から前記半導体基板内に第１導電型の不純物をイオン注入し、前記第２の溝部の底面表面から所定深さにわたり、前記第１導電型と同じ導電型でありかつ前記半導体基板の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域を形成する工程と、前記第２の溝部内に第２の素子分離絶縁膜を埋め込む工程と、前記第１の溝部の両側の前記半導体基板表面に、それぞれ前記第１導電型と反対の第２導電型の拡散層を互いに離間して形成する工程と、
を有することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態は、本発明を不揮発性半導体装置、例えば、ＮＡＮＤ型フラッシュメモリ装置に適用したものである。また、本発明は、メモリセルの動作時に高電圧が必要とされるＮＯＲ型フラッシュメモリ等の他の不揮発性半導体記憶装置に適用することもできる。
【００１０】
図１は、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のブロック図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ２１１、ワード線制御回路２１２、ビット線制御回路２１３、制御信号および制御電圧発生回路２１４、制御信号入力端子２１５、カラムデコーダ２１６、データ出入力端子２１７等から構成されている。
【００１１】
メモリセルアレイ２１１は、複数のブロックにより構成されている。このメモリセルアレイ２１１には、ワード線を制御するワード線制御回路２１２、ビット線を制御するビット制御回路２１３が接続されている。
【００１２】
ワード線制御回路２１２は、メモリセルアレイ２１１の中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１３】
ビット線制御回路２１３は、ビット線を介してメモリセルアレイ２１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ２１１中のメモリセルの状態を検出する。また、ビット線制御回路２１３は、ビット線を介してメモリセルアレイ２１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２１３には、カラムデコーダ２１６、制御信号および制御電圧発生回路２１４が接続されている。
【００１４】
ビット線制御回路２１３内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ２１６によって選択される。データ記憶回路に読み出されたメモリセルのデータは、カラムデコーダ２１６を介してデータ入出力端子２１７から外部へ出力される。データ入出力端子２１７は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００１５】
制御信号および制御電圧発生回路２１４は、メモリセルアレイ２１１、ワード線制御回路２１２、ビット線制御回路２１３を制御するように構成されている。制御信号および制御電圧発生回路２１４は、制御信号入力端子２１５に電気的に接続され、例えば、ホスト機器から制御信号入力端子２１５を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）等によって制御される。
【００１６】
ここで、上記ワード線制御回路２１２、ビット線制御回路２１３、カラムデコーダ２１６、制御信号および制御電圧発生回路２１４は、書き込み回路、および読み出し回路を構成している。
【００１７】
そして、メモリセルに対するデータの書き込み時に高電圧を要するために、例えばワード線制御回路２１２の中のワード線駆動回路等には、高電圧トランジスタが使用される。
【００１８】
以下、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置における高電圧トランジスタおよびその周辺領域の構成を図２および図３を用いて説明する。なお、図２は高電圧トランジスタおよびその周辺領域を示す平面図である。
【００１９】
図２に示すように、高電圧トランジスタが形成される２つの素子領域４をそれぞれ取り囲むように素子分離絶縁膜５が形成されている。各素子領域４上には、両素子領域４にわたりゲート電極２０が形成されている。また、両素子領域４間の素子分離絶縁膜５の中央付近であって、素子分離絶縁膜５の下の半導体基板中にはチャネルストップ領域３０が形成されている。ゲート電極２０の両側の各素子領域４の表面には、それぞれ高電圧トランジスタの拡散層（ソース／ドレイン）１０が形成されている。
【００２０】
図３は、図２の高電圧トランジスタおよびその周辺領域の断面図であり、図３（ａ）は図２のＡ−Ａ´線に沿って切断した断面図、図３（ｂ）は図２のＢ−Ｂ´線に沿って切断した断面図である。
【００２１】
図３（ａ）に示すように、互いに離間して形成された拡散層１０間の素子領域４の表面上に、ゲート絶縁膜７が形成されている。ゲート絶縁膜７上には、高電圧トランジスタのゲート電極２０が形成されている。このゲート電極２０は、ゲート絶縁膜７上に形成された多結晶シリコン層２１からなる下部ゲート電極と、下部ゲート電極２１の上面に形成されＯＮＯ膜やＡｌ２Ｏ３、ＨｆＯ等の金属酸化膜またはこれらの積層膜から構成されるゲート間絶縁膜２２と、ゲート間絶縁膜２２上に形成され多結晶シリコン層２３、２４とＷＳｉ、ＣｏＳｉ、ＮｉＳｉ等から構成されるシリサイド層２５とからなる上部ゲート電極２６とから構成されている。上部ゲート電極２６の多結晶シリコン層２３、２４は、ゲート間絶縁膜２２に形成された溝２２ａを通して、下部ゲート電極２１と電気的に接続されている。なお、上部ゲート電極２６上には、ゲート電極形成時のマスク材であるシリコン窒化膜からなるキャップ層２９が形成されている。
【００２２】
図３（ｂ）に示すように、２つの素子領域４は分離溝６により分離されている。分離溝６は半導体基板１００の表面に形成された第1の溝部６ａと、この第１の溝部６ａの底面中央部から半導体基板１００の裏面方向（図３（ｂ）中下方）に延びる第２の溝部６ｂとから構成されている。この第２の溝部６ｂは第１の溝部６ａの幅よりも小さい幅を有し、また第１の溝部６ａの底面よりも半導体基板１００の深い位置に底面を有する。第２の溝部の形成領域を除く第１の溝部内には、第１の素子分離絶縁膜５ａが埋め込まれている。この第１の素子分離絶縁膜５ａの上面は半導体基板１００の表面より上方に突出しており、下部ゲート電極２１の上面と同じレベルに位置している。また、この第２の溝部６ｂ内には、第２の素子分離絶縁膜５ｂが埋め込まれている。この第２の素子分離絶縁膜５ｂは図３（ａ）に示したゲート間絶縁膜２２と同じ材質から構成されており、上端部に窪みが形成されている。
【００２３】
第２の溝部６ｂの下方の半導体基板１００内には、チャネルストップ領域３０が形成されている。このチャネルストップ領域３０は、第２の溝部６ｂの底面に接して、第２の溝部６ｂの底面から所定の深さにわたり、半導体基板１００と同一導電型であって、半導体基板１００の不純物濃度よりも高い不純物濃度で形成されている。
【００２４】
なお、図２および図３においては、図面上では素子領域４は２つとなっているが、素子領域４の数は２つに限られるものではなく、さらに多数でもよい。
【００２５】
以下、図４から図１１までの工程断面図に従って、本発明の実施形態の製造方法について説明する。各図（ａ）は図２のＡ−Ａ´線に沿って切断した断面図、各図（ｂ）は図２のＢ−Ｂ´線に沿って切断した断面図である。
【００２６】
まず、図４までの工程について説明する。
【００２７】
ｐ型の半導体基板１００の上にウェルおよびチャネルイオン注入のための犠牲酸化膜（不図示）を形成する。次に、フォトリソグラフィ工程により、犠牲酸化膜上にフォトレジストパターン（不図示）を形成した後、このフォトレジストパターンをマスクとして、ボロン（Ｂ）のイオン注入を行う。
【００２８】
次に、フォトレジストパターンおよび犠牲酸化膜を剥離した後、半導体基板１００の上にゲート絶縁膜７を形成する。さらに、このゲート絶縁膜７上に、多結晶シリコン層２１を堆積し、多結晶シリコン層２１上にシリコン窒化膜からなるパッド層（不図示）を堆積する。次に、パッド層上にフォトレジスト（不図示）を塗布した後、フォトリソグラフィ工程により素子領域（Ａｃｔｉｖｅ  Ａｒｅａ：ＡＡ）の形状にフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によってパッド層、多結晶シリコン層２１、ゲート絶縁膜７、半導体基板１００をそれぞれエッチングして、半導体基板１００に素子分離領域（ＳＴＩ）の第１の溝部６ａを形成する。
【００２９】
この第１の溝部６ａの中にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｒａｓｍａ）法により、酸化シリコン膜等の第１の素子分離絶縁膜５ａを堆積し、パッド層をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって第１の素子分離絶縁膜５ａ上面の平坦化を行う。ＲＩＥ法によって第１の素子分離絶縁膜５ａを多結晶シリコン層２１と同じ高さまでエッチバックした後、燐酸等を用いたウェット工程によってパッド層を剥離する。このようにして、図４に示すように、第１の溝部６ａの中に第１の素子分離絶縁膜５ａが形成される。
【００３０】
次に、図５に示すように、第１の素子分離絶縁膜５ａおよび多結晶シリコン層２１の上にフォトレジストを塗布し、フォトリソグラフィ工程により、チャネルストップ領域を形成するために、第１の素子分離領域５ａの表面中央部分を露出するような開口部を有するフォトレジストパターン９を形成する。
【００３１】
次に、図６に示すように、フォトレジストパターン９をマスクとして、第１の素子分離絶縁膜５ａの表面中央部分をＲＩＥ法によりエッチングし、第２の溝部６ｂを形成する。このエッチングでは、第１の溝部６ａの深さのウェハ面内ばらつきを考慮して、第１の溝部６ａの深さの１０％程度のオーバーエッチングを行う。このオーバーエッチングにより第１の溝部６ａの底面下方の半導体基板１００もエッチングされて、第２の溝部６ｂは、第１の溝部６ａの幅よりも小さい幅で、かつ第１の溝部６ａの底面よりも深い位置に底面を有する。
【００３２】
次に、図７に示すように、フォトレジストパターン９をマスクとして、第２の溝部６ｂの下の半導体基板１００中にボロン（Ｂ）をイオン注入する。このイオン注入工程は、第１の素子分離絶縁膜５ａを通したイオン注入ではないので、１０〜２０ｋｅＶ程度の低加速電圧で行うことができる。しかも、第１の溝部６ａの深さのウェハ面内でのばらつきの影響を受けずに、第２の溝部６ｂの底面に接する半導体基板１００中に、半導体基板１００と同一の導電型のｐ型で、それよりも高不純物濃度のチャネルストップ領域３０を制御性良く形成することができる。
【００３３】
なお、上記のＲＩＥ法による第１の素子分離絶縁膜５ａのエッチバックおよびウェット工程によるパッド層の剥離の工程と、第２の溝部６ｂの形成およびイオン注入の工程の順序を逆にしてもよい。すなわち、第２の溝部６ｂを形成しイオン注入した後に、第１の素子分離絶縁膜５ａをエッチバックしてパッド層を剥離してもよい。
【００３４】
次に、図８に示すように、フォトレジストパターン９を剥離し、第２の溝部６ｂ内および多結晶シリコン層２１の上にＯＮＯ膜や金属酸化膜等から構成されるゲート間絶縁膜２２を堆積する。なお、第２の溝部６ｂ内にゲート間絶縁膜２２が完全に埋め込まれず、ゲート間絶縁膜２２の上端部に窪み１１が形成される。
【００３５】
次に、図９に示すように、ゲート間絶縁膜２２の上に上部ゲート電極２６の一部である多結晶シリコン層２３、およびゲート間絶縁膜２２をエッチングする際のマスク材２７となるＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等を堆積する。次に、マスク材２７の上面に、フォトレジストを塗布した後、フォトリソグラフィ工程によって、ゲート間絶縁膜２２に溝２２ａを形成するための開口部を有するフォトレジストパターン９ｂを形成する。このゲート絶縁膜２２の溝２２ａは、多結晶シリコン層２１からなる下部ゲート電極と、上部ゲート電極２６の一部である多結晶シリコン層２３、２４とを電気的に接続するための溝であり、高電圧トランジスタを含む周辺トランジスタとセルアレイ部の選択トランジスタに配置される。ここで、第２の溝部６ｂにおけるゲート間絶縁膜２２の窪み１１には、多結晶シリコン層２３が埋め込まれる。
【００３６】
次に、図１０に示すように、フォトレジストパターン９ｂをマスクとしてマスク材２７をＲＩＥ法によりエッチングする。フォトレジストパターン９ｂを剥離した後、マスク材２７をマスクとして、多結晶シリコン層２３およびゲート間絶縁膜２２をエッチングする。このようにして、ゲート間絶縁膜２２に溝２２ａが形成される。この多結晶シリコン層２３のエッチングの際、第２の溝部６ｂ内の多結晶シリコン層２３が同時にエッチングにより除去され、第２の素子分離絶縁膜５ｂの上端部に、窪み１１が再び現れる。
【００３７】
次に、図１１に示すように、弗酸等を用いてマスク材２７を剥離し、上部ゲート電極２６の一部となる多結晶シリコン層２４を多結晶シリコン層２３の上に堆積する。さらに、多結晶シリコン層２４の上面にはＷＳｉ、ＣｏＳｉ、ＮｉＳｉ等からなるシリサイド層２５および窒化シリコンからなるキャップ窒化膜２９を堆積する。この多結晶シリコン層２４の堆積により、第２の素子分離絶縁膜５ｂの上端部の窪み１１内に多結晶シリコン層２４が埋め込まれる。
【００３８】
次に、窒化膜のキャップ層２９上にフォトレジスト（不図示）を塗布した後、フォトリソグラフィ工程によりゲート電極加工のためのフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ＲＩＥ法によってキャップ層２９をエッチングする。フォトレジストパターンを剥離した後、キャップ層２９をマスクとして、シリサイド層２５、多結晶シリコン層２４、ゲート間絶縁膜２２、多結晶シリコン層２１、ゲート絶縁膜７、をそれぞれエッチングし、ゲート電極を形成する。そして、このゲート電極２０をマスクにしてイオン注入によって高電圧トランジスタのソース／ドレインとしての拡散層１０をそれぞれ形成することにより、図２および図３に示すような構造の高電圧トランジスタが得られる。その後、通常の層間絶縁膜堆積、ＣＭＰ法による層間絶縁膜の平坦化、ビット線コンタクト形成、ビット線形成等のプロセスを経て、不揮発性半導体記憶装置を作成する。
【００３９】
ここで、多結晶シリコン層２４の上にシリサイド層２５を堆積せずにキャップ層２９を堆積し、フォトリソグラフィ工程とＲＩＥ法によってゲート電極を加工し、ゲート上層間絶縁膜を堆積して平坦化した後、キャップ層２９を剥離して多結晶シリコン層２４を露出し、その上にＣｏ、Ｎｉ等の金属を堆積して熱処理を行うことによって上部ゲート電極（制御ゲート）にＣｏＳｉ、ＮｉＳｉ等のシリサイド層を形成してもよい。
【００４０】
また、多結晶シリコン層２１、２３、２４は、非晶質シリコン層等の材料を用いても良い。
【００４１】
以上のように、本発明の実施形態によれば、第１の溝部６ａ内に第１の素子分離絶縁膜５ａを埋め込み、その第１の素子分離絶縁膜５ａの上面を平坦化した後、リソグラフィ工程により、第１の素子分離絶縁膜５ａの表面中央部を露出させるフォトレジストパターンを形成する。そして、このレジストパターンをマスクとして、第１の溝部６ａの表面中央部における第１の素子分離絶縁膜５ａおよび半導体基板１００をエッチングしてチャネルストップ領域３０形成のためのイオン注入用の第２の溝部６ｂを形成し、フォトレジストパターンをマスクにして第２の溝部６ｂからイオン注入を行っている。したがって、イオン注入のマスクとなるフォトレジストは第１の素子分離絶縁膜５ａ表面が平坦化された状態でフォトリソグラフィ技術によってパターン形成されるので、レジスト残りが発生しない。よって、イオン注入に対してレジスト残りの影響がなく、チャネルストップ領域形成の制御性が良くなる。
【００４２】
さらに、第１の溝部６ａの中央部の第１の素子分離絶縁膜５ａをエッチングにより除去する際にオーバーエッチをかけて、第１の溝部６ａの底面を貫通して下方の半導体基板１００まで達する第２の溝部６ｂを形成し、この第２の溝部６ｂを用いてチャネルストップ領域３０を形成している。そのため、第１の溝部６ａの深さばらつきに依存することなく、図１２（ｃ）に示すように第１の溝部が深い場合においても、図１２（ｂ）に示すように、浅い場合においても、図１２（ａ）に示す通常のＳＴＩ深さの場合と同様に第２の溝部６ｂの底面に接する半導体基板１００に制御良くチャネルストップ領域３０を形成することができる。また、第２の溝部６ｂは、素子分離絶縁膜としてのゲート間絶縁膜２２または上部ゲート電極の多結晶シリコン層２３、２４が埋め込まれ、追加の平坦化の工程が不要である。
【００４３】
さらに、チャネルストップ領域３０が、通常の高電圧トランジスタのＳＴＩ底（第１の溝部６ａの底面位置）よりも下方の位置に存在することは、高電圧トランジスタの接合リークを低減するという利点もある。
【００４４】
なお、第２の溝部６ｂは、図３（ｂ）では第２の素子分離絶縁膜６ｂのゲート間絶縁膜とその窪み１１内に多結晶シリコン層２３、２４とが埋め込まれているが、第２の溝部６ｂの幅がゲート間絶縁膜２２の厚さの2倍より小さい場合は、図１３（ｂ）に示すように、ゲート間絶縁膜２２のみによって埋め込まれる。
【００４５】
また、本発明の実施形態の変形例として、図１４に示すように、ゲート電極２０が素子分離絶縁膜５をまたがず、複数の素子領域４を共通接続していない形状がある。この場合、図１０に相当する工程では、ゲート間絶縁膜の溝２２ａがゲート間絶縁膜の上端部の窪み１１と重ならない。そのため、多結晶シリコン層２３のエッチングの際に窪み１１が現れることはなく、窪み１１は多結晶シリコン層２３で埋め込まれたままである。
【００４６】
そして、図１５（ｂ）に示すように、ゲート電極２０の形成が終了した段階では、ゲート電極２０の間に第２の素子分離絶縁膜５ｂの上端部の窪み１１が現れる。ゲート電極２０がない部分では、多結晶シリコン層２１に対するオーバーエッチングを受けるため、半導体基板１００の主面から見た第１の素子分離絶縁膜５ａおよび第２の素子分離絶縁膜５ｂの高さは多結晶シリコン層と素子分離絶縁膜とのエッチング選択比に応じて減少する。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のブロック図である。
【図２】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の高電圧トランジスタおよびその周辺領域の平面図である。
【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の断面図で、図３（ａ）は図２のＡ−Ａ´線に沿って切断した断面図、図３（ｂ）は図２のＢ−Ｂ´線に沿って切断した断面図である。
【図４】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その１）で、図４（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図４（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図５】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その２）で、図５（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図５（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図６】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その３）で、図６（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図６（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図７】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その４）で、図７（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図７（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図８】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その５）で、図８（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図８（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図９】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その６）で、図９（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図９（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図１０】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その７）で、図１０（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図１０（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図１１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す工程断面図（その８）で、図１１（ａ）は図１のＡ−Ａ´線に沿って切断した工程断面図、図１１（ｂ）は図１のＢ−Ｂ´線に沿って切断した工程断面図である。
【図１２】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造を示す断面図で、図１２（ａ）はＳＴＩ用の溝が平均的な深さの場合におけるチャネルストップ領域の状態を示す工程断面図、図１２（ｂ）はＳＴＩ用の溝が浅い場合におけるチャネルストップ領域の状態を示す工程断面図、図１２（ｃ）はＳＴＩ用の溝が深い場合におけるチャネルストップ領域の状態を示す工程断面図である。
【図１３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の変形例（その１）を示す断面図で、図１３（ａ）は図１のＡ−Ａ´線に沿って切断した断面図、図１３（ｂ）は図１のＢ−Ｂ´線に沿って切断し、矢印方向に眺めた断面図である。
【図１４】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の変形例（その２）の高電圧トランジスタおよびその周辺領域の平面図である。
【図１５】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリ装置変形例（その２）の断面図で、図１５（ａ）は図１４のＡ−Ａ´線に沿って切断した断面図、図１５（ｂ）は図１４のＢ−Ｂ´線に沿って切断した断面図である。
【符号の説明】
【００４８】
４  素子領域
５  素子分離絶縁膜
５ａ  第１の素子分離絶縁膜
５ｂ  第２の素子分離絶縁膜
６  分離溝
６ａ  第１の溝部
６ｂ  第２の溝部
７  ゲート絶縁膜
９、９ｂ  フォトレジストパターン
１０  拡散層
１１  窪み
２０  ゲート電極
２１、２３、２４  多結晶シリコン層
２２  ゲート間絶縁膜
２２ａ  ゲート間絶縁膜の溝
２５  シリサイド層
２６  上部ゲート電極
２７  マスク材（ＢＳＧ）
２９  キャップ層
３０  チャネルストップ領域
１００  半導体基板
２１１  メモリセルアレイ
２１２  ワード線制御回路
２１３  ビット線制御回路
２１４  制御信号および制御電圧発生回路
２１５  制御信号入力端子
２１６  カラムデコーダ
２１７  データ出入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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