(57)【要約】【課題】メモリ装置の金属構造を提供する。【解決手段】半導体装置が提供され、基板と、基板に形成されるスタティック・ランダム・アクセス・メモリ(SRAM)ユニットセルと、基板の上に形成され、SRAMユニットセルに局部内部接続を提供する第一金属層と、第一金属層の上に形成され、それぞれ、第一厚さを有するビットラインと相補ビットラインと、ビットラインと相補ビットライン間に配置されるVccラインと、を有する第二金属層と、第二金属層の上に形成され、第一厚さよりも厚い第二厚さを有するワードラインを有する第三金属層と、からなる。【選択図】図１
2010199575.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されるスタティック・ランダム・アクセス・メモリ（SRAM）ユニットセルと、
前記基板の上に形成され、前記SRAMユニットセルに局部内部接続を提供する第一金属層と、
前記第一金属層の上に形成され、それぞれ、第一厚さを有するビットライン及び相補ビットラインと、前記ビットラインと前記相補ビットライン間に配置されるVccラインと、を有する第二金属層と、
前記第二金属層の上に形成され、前記第一厚さよりも厚い第二厚さを有するワードラインを有する第三金属層と、
からなることを特徴とする半導体装置。
【請求項２】
前記第二厚さの前記第一厚さに対する比率は１．０５より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二厚さの前記第一厚さに対する比率は１．１５より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第三金属層は、更に、前記ワードラインと平行に走る第一Vssラインを有し、前記第一Vssラインは、前記ワードラインと隣接するSRAMユニットセルのもう一つのワードライン間に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
更に、前記第三金属層の上に形成される第四金属層を有し、前記第四金属層は、前記第一Vssラインに電気的に結合される第二Vssラインを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第一Vssラインは前記第二Vssラインに垂直に走り、前記第四金属層は、前記第三金属層よりも厚く、前記第四金属層の前記第三金属層に対する厚さの比率は１．１より大きいことを特徴とする請求項６に記載の半導体装置。
【請求項７】
前記第二金属層は前記第一金属層よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記SRAMユニットセルは、第一データ記憶ノードと第二データ記憶ノードを有し、それぞれ、プルアップコンバータとプルダウンコンバータを有する二個の交差結合インバータと、データ読み取りとデータ書き込み機能を制御する第一、第二パスゲートトランジスタと、を備えた６Tユニットセルであり、
前記SRAMユニットセルは、更に、データ記憶と読み取り/書き込み用の複数の他のトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項９】
基板に形成されるメモリユニットセルと、
前記基板の上に形成され、前記メモリユニットセルに局部内部接続を提供する第一金属層と、
前記第一金属層の上に形成され、第一ビットライン、第二ビットライン、及び、前記第一及び第二ビットライン間に配置される電源ラインを有する第二金属層と、
前記第二金属層の上に形成され、ワードラインを含む第三金属層と、
からなるメモリ装置において、
前記メモリユニットセルにおいて、前記ワードラインの前記第一ビットラインに対する長さの比率は約２．０より大きく、前記第一ビットラインは第一抵抗を有し、前記ワードラインは、前記第一抵抗より小さい第二抵抗を有することを特徴とするメモリ装置。
【請求項１０】
前記第一ビットラインは第一厚さを有し、前記ワードラインは、前記第一厚さより大きい第二厚さを有し、前記第二厚さの前記第一厚さに対する厚さ比率は、１．０５よりも大きいことを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
前記メモリユニットセルは、SRAMメモリユニットセルを含むことを特徴とする請求項９に記載のメモリ装置。
【請求項１２】
前記第三金属層は、更に、前記ワードラインに平行な第一Vssラインを有し、前記第一Vssラインは、前記ワードラインと隣接するメモリユニットセルのもう一つのワードライン間に配置され、前記メモリ装置は、更に、前記第三金属層の上に形成される第四金属層を有し、前記第四金属層は、前記第一Vssラインに垂直で、前記第一Vssラインに電気的に結合される第二Vssラインを有することを特徴とする請求項１１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであって、特に、メモリ装置の金属構造に関するものである。
【背景技術】
【０００２】
チップ上の特徴である物理尺寸は、“特徴寸法（feature size）”と称される。チップ上の特徴寸法を減少して、更に多くの素子を各チップ上で製造できるようにすると共に、各シリコンウェハ上で更に多くの素子を製造できるようにすると、各ウェハと各チップの製造コストを減少することができる。各チップの素子数量を増加することにより、機能要求を満たすためより多くの素子が利用可能になるので、チップ性能を改善することもできる。
【０００３】
SRAM装置は尺寸縮小を経て、製造コストを減少させることができるある種類の装置である。SRAMは、電源が供給されているかぎり、そのメモリ中にデータビットを保持するランダムアクセスメモリ（random access memory）である。ダイナミックランダムアクセスメモリ（DRAM）と異なり、SRAMは周期的なリフレッシュ（記憶再生動作）が不要である。SRAMは又、DRAMよりデータに対するより速いアクセスを提供することができる。よって、例えば、SRAMは、コンピュータのキャッシュメモリに用いられるか、又は、ビデオカード中のランダムアクセスメモリデジタルーアナログコンバータの一部分として用いられる。使いやすいリソグラフィレイアウト形状、ならびに、速度改善のためのより短いビットライン（線）により、スプリットワードラインSRAMセルは既にレイアウトに用いられている。しかし、特徴寸法が将来技術にて縮小を継続するのに伴い、RC遅延とノイズカップリングに関する金属コンダクタ（導線）についての問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７２３３０３２号公報
【特許文献２】米国特許第７２８９０５６号公報
【特許文献３】米国特許公開第２００７０２６２３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリ装置の金属構造を提供し、上述の問題を改善することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体装置を提供し、基板と、基板に形成されるSRAMユニット（単位）セルと、基板の上に形成され、SRAMユニットセルに局部内部接続を提供する第一金属層と、第一金属層の上に形成され、それぞれ、第一厚さを有するビットラインと相補ビットラインと、ビットラインと相補ビットライン間に配置されるVccラインと、を有する第二金属層と、第二金属層の上に形成され、第一厚さよりも厚い第二厚さを有するワードラインを有する第三金属層と、からなる。
【０００７】
本発明はさらに、メモリ装置を提供し、基板に形成されるメモリユニットセルと、基板の上に形成され、メモリユニットセルに局部内部接続を提供する第一金属層と、第一金属層の上に形成され、第一ビットライン、第二ビットライン、及び、第一、第二ビットライン間に形成される電源ラインを有する第二金属層と、第二金属層の上に形成され、ワードラインを含む第三金属層と、からなり、メモリユニットセルにおいて、ワードラインの第一ビットラインに対する長さの比率は約２．０よりも大きい。第一ビットラインは第一抵抗を有し、ワードラインは、第一抵抗より小さい（未満の）第二抵抗を有する。
【０００８】
本発明はさらに又、半導体装置の製造方法を提供し、基板を提供するステップと、基板にSRAMユニットセルを形成するステップと、基板の上に、SRAMユニとセルに対する局部内部接続を提供する第一金属層を形成するステップと、第一金属層上に、ビットライン、相補ビットライン、及び、ビットラインと相補ビットライン間に配置されるVccラインを有し、ビットラインと相補ビットラインのそれぞれが第一厚さを有する第二金属層を形成するステップと、第二金属層の上に、第一厚さより大きい第二厚さを有するワードラインを有する第三金属層を形成するステップと、からなる。
【発明の効果】
【０００９】
本発明により、ビットラインのカップリング/ローディング効果を減少させ、ワードラインの抵抗を減少させる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例によるSRAM装置を示す図である。
【図２】図１のSRAM装置の製造中間段階の配置図である。
【図３】図１のSRAM装置の金属配線方法を示す図である。
【図４】図１のSRAM装置のもう一つの金属配線方法を示す図である。
【図５】本発明の金属配線方法の製造中間段階の一実施例の配置図である。
【発明を実施するための形態】
【００１１】
理解できることは、以下の説明は、各実施例の異なる特徴を実現するために、多くの異なる実施例、又は、例を提供している。以下では、素子と配置の特定の例を描写して、本発明を簡潔にしている。しかし、これらは、単なる例に過ぎず、本発明に限定するものではない。また、本開示は、各種の例にて、数字、及び/又は、文字が繰り返されている。繰り返しは、簡潔かつ明瞭化のためのものであり、各種の実施例、及び/又は、構造間の関係を討論するためのものではない。また、以下に続く説明の第二特徴の上(over)又は上(on)の第一特徴の形成は、第一と第二特徴が直接コンタクトして形成される実施例を含み、また、付加的な特徴は、第一と第二特徴は直接コンタクトしないように、第一と第二特徴に介在して形成することができる実施例を有することもできる。
【００１２】
図１を参照して、メモリセルの一実施例の回路図が示される。示される回路はSRAMメモリセルの一実施例で、符号１００で示される。メモリセル１００は、フリップフロップを形成する二個のクロスラッチCMOSFETインバータ（cross-latch CMOS inverter）と二個のパスゲートトランジスタ（パストランジスタ、アクセストランジスタ、アクティブトランジスタとも称する）を含む回路からなる。回路は、プルアップトランジスタ（PU-1、PU-2）１１０、１１５、プルダウントランジスタ（PD-1、PD-2）１２０、１２５、並びに、パスゲートトランジスタ（PG-1、PG-2）１３０、１３５、からなる。本開示にて定義されるプルアップトランジスタは、VccかVssのどちらかに引くトランジスタである。この実施例では、メモリセル１００は、プルアップトランジスタがVccの方に引くことにより機能する。
【００１３】
一実施例において、プルアップトランジスタ（PU-1、PU-2）１１０、１１５はPMOSトランジスタで、プルダウントランジスタ（PD-1、PD-2）１２０、１２５、及び、パスゲートトランジスタ（PG-1、PG-2）１３０、１３５はNMOSトランジスタであるが、NMOSとPMOSトランジスタの他の配置も本開示の範囲内に含まれる。さらに、SRAMメモリセル１００中で、追加のNMOS、及び/又は、PMOSトランジスタを実現することもできる。例えば、読み取りポートトランジスタ、又は、追加のパスゲートトランジスタを実現して、読み取り/書き込み機能とデータ記憶を提供することができる。
【００１４】
プルアップトランジスタ（PU-1、PU-2）１１０、１１５のソースは、例えば、Vdd（下記ではVccと称される）１５０などの電源に電気的に結合される。プルアップトランジスタ（PU-1）１１０のドレインは、パスゲートトランジスタ（PG-1）１３０のソース、プルダウントランジスタ（PD-1）１２０のソースと、プルアップトランジスタ（PU-2）１１５のゲートに電気的に結合される。同様に、プルアップトランジスタ（PU-2）１１５のドレインは、パスゲートトランジスタ（PG-2）１３５のソース、プルダウントランジスタ（PD-2）１２５のソースとプルアップトランジスタ（PU-1）１１０のゲートに電気的に結合される。プルダウントランジスタ（PD-1、PD-2）１２０、１２５のドレインは、接地、コモン(common)、又は、Vss（以下ではVssと称される）１５５に電気的に結合される。この他、プルアップトランジスタ（PU-1）１１０とプルダウントランジスタ（PD-1）１２０のゲートとプルアップトランジスタ（PU-2）１１５とプルダウントランジスタ（PD-2）１２５のゲートは、それぞれ、互いに電気的に結合する。
【００１５】
パスゲートトランジスタ（PG-1、PG-2）１３０、１３５のドレインは、それぞれ、読み取りポートビットライン（BL）１６０と相補読み取りポートビットライン（ビットラインバー、又は、BLB）１６５に電気的に結合される。パスゲートトランジスタ（PG-1、PG-2）１３０、１３５のゲートは書き込みポートワードライン（WL）１７０に電気的に結合される。読み取りポートビットライン（BL）１６０と相補読み取りポートビットライン（BLP）１６５と書き込みポートワードライン（WL）１７０は、他のSRAMセル、及び/又は、行と列ラッチ、デコーダ、及び、選択ドライバ、制御とロジック回路、センス増幅器、マルチプレクサ、バッファ等を含む他の素子に延伸する。
【００１６】
図２を参照して、図１のメモリセル１００の配置図の一実施例が示される。注意すべきことは、プルアップトランジスタ（PU-1とPU-2）１１０、１１５、プルダウントランジスタ（PD-1とPD-2）１２０、１２５とパスゲートトランジスタ（PG-1とPG-2）１３０、１３５のノードは、ゲート（G）、ソース（S）、及び、ドレイン（D）を含んでいることである。例えば、プルアップトランジスタ（PU-1）１１０はゲートノード１１０G、ソースノード１１０Sとドレインノード１１０Dを含む。メモリセル１００は、メモリセル１００の幅（width）２００ａに平行なｐウェル領域２０２ａと２０２ｂ間に置かれるNウェル領域２０２ｃを有する。メモリセル１００は、Pウェル領域２０２ａ、２０２ｂとNウェル領域２０２ｃを超えて伸長する長さ（length）２００ｂを有する。メモリセルの長さ２００ｂと比較すると、特徴は、メモリセル１００の幅２００ａに沿った方向に、より小さいピッチを有する。コンタクト２１０は、プルアップトランジスタ（PU-1）１１０のソースノード１１０Sを電源Vss１５０に接続する。コンタクト２１２は、プルアップトランジスタ（PU-1）１１０のドレインノード１１０Dをパスゲートトランジスタ（PG-1）１３０のソースノード１３０S、プルダウントランジスタ（PD-1）１２０のドレインノード１２０D、及び、プルアップトランジスタ（PU-2）１１５のゲートノード１１５Gに接続する。同様に、コンタクト２１６は、プルアップトランジスタ（PU-2）１１５のソースノード１１５Sを電源Vss１５０に接続する。コンタクト２１４は、プルアップトランジスタ（PU-2）１１５のドレインノード１１５Dをパスゲートトランジスタ（PG-2）１３５のソースノード１３５S、プルダウントランジスタ（PD-2）１２５のドレインノード１２５Dとプルアップトランジスタ（PU-1）１１０のゲートノード１１０Gに接続する。コンタクト２１８と２２０は、プルダウントランジスタ（PD-1、PD-2）１２０、１２５のソースノード１２０S、１１２Sを、それぞれ、接地とコモン、又は、Vss１５５に接続する。
【００１７】
注意すべきことは、図２は、より低レベルの金属層（例えば、M1）だけを示していることである。図２には示されていないが、ビットライン（BL、BLB）１６０、１６５は又、メモリセル１００の幅２００ａと平行に走り、一方、ワードライン(WL)１７０はメモリセル１００の幅２００ａと垂直に走る。本実施例では、ビットライン（BL、BLB）１６０、１６５とワードライン（WL）１７０は、以下の図に示される金属層中を走る。コンタクト２２２は、パスゲートトランジスタ（PG-1）１３０のドレインノード１３０Dとビットライン（BL）１６０を接続する。コンタクト２２４は、パスゲートトランジスタ（PG-2）１３５のドレインノード１３５Dと相補ビットライン（BLB）１６５を接続する。コンタクト２２６は、パスゲートトランジスタ（PG-1）１３０のゲートノード１３０GとワードラインWLを接続する。コンタクト２２８は、パスゲートトランジスタ（PG-2）１３５のゲートノード１３５GとワードラインWLを接続する。Pウェル領域２０２ａはトランジスタ（PD-2とPG-2）１２５と１３５をサポートし、Pウェル領域２０２ｂはトランジスタ（PD-1とPD-2）１２０と１３０をサポートする。Nウェル領域２０２ｃはトランジスタ（PU-1とPU-2）１１０と１１５をサポートする。なお、各種の他の配置が当業者には明らかであることは理解される。また、理解されることは、ここで開示される各種のトランジスタは、当分野において既知のCMOS工程フローにより製造することができるので、トランジスタを形成する各種材料、特徴、及び、構造は、ここで詳述しない。
【００１８】
図３を参照して、図１のメモリセル１００中で実現することができる金属配線方法３００の図が示される。金属配線方法３００は、前に形成される特徴、及び/又は、層の上に形成される複数の金属層（例えば、M1、M2、M3等）を含む。金属層は、アルミニウム、金、銅、銀、タングステン、チタン、窒化チタン、タンタル、窒化タンタル、前述の合金、及び/又は、他の材料からなる単層以上の層を備えることができる。本開示の範囲内に限定されないが、金属層は、インプリントリソグラフィ(imprint lithography)、浸漬フォトリソグラフィ(immersion photolithography)、マスクレスフォトリソグラフィ(maskless photolithography)、CVD、PECVD、PVD、ALD、及び/又は、他の製造工程からなる。金属層は又、選択的蒸着(selective deposition)、又は、ブランケット蒸着(blanket deposition)により形成することができ、パターン化工程が後に続く。注意すべきことは、以下に論ずるように、素子性能を改善するために、金属層の厚さは互いに変化することである。
【００１９】
第一金属層（M1）は、図１及び図２にて上記に示されるように、メモリセル１００の各種トランジスタの内部接続を含む。この他、第一金属層（M1）はVcc、Vss、ワードライン（WL）とビットライン（BL、BLB）のランディングパッドを提供する。各種コンタクトは、第一金属層（M1）の各種素子と下にある特徴の間に延伸することができる。コンタクトは、金属層を形成するために用いられるものと類似した工程で形成され、且つ、金属層の形成前に形成される。例えば、コンタクトは、金属層を形成するために用いられる工程の一部分としてのダマシンやデュアルダマシンプロセスによって形成することができる。もちろん、他の特徴や素子は、コンタクトの一つ以上に付加してか、その代わりのいずれかにて、その間の内部接続のため第一金属層と下にある特徴に介在することができる。さらに、理解されることは、他の内部接続方法が実現することができると共に、本開示の範囲内にもあることである。
【００２０】
第二金属層（M2）は、第一金属層（M1）上に形成される。第二金属層（M2）は、ビットライン（BL）コンダクタ３２０（図１のビットライン１６０に対する）と相補ビットライン（BLB）コンダクタ３２２（図１の相補ビットライン１６５に対する）を含む。ビットラインと相補ビットライン（BL、BLB）コンダクタ３２０、３２２は、メモリセル１００の幅２００ａと平行に走る。第二金属層（M2）は、更に、メモリセル１００の幅２００ａと平行にも走るVccコンダクタ３２４（図１のVcc１５０に対する）を含み、ビットラインと相補ビットライン（BL、BLB）コンダクタ３２０、３２２の間に配置される。各種コンタクトは、第一、第二金属層の各素子の間に延伸することができる。コンタクト（及び、ここで説明される多くの他のコンタクト）は、後に形成されるコンタクトかビアを受けるランディングパッドであるか、ランディングパッドを含むことができる。もちろん、他の特徴、又は、素子は、コンタクトの一つ以上に付加してか、その代わりのいずれかにて、その内部接続のため第一と第二金属層間に置くことができる。
【００２１】
第三金属層（M3）は、第二金属層（M2）上に形成される。第三金属層（M3）は、ワードライン（WL）コンダクタ３３０（図１のワードライン１７０に対する）を有し、メモリセル１００の長さ２００ｂと平行に走る。第三金属層（M3）は、更に、メモリセル１００の長さ２００ｂと平行に走り、メモリセル１００の対向境界に配置されるVssコンダクタ３２２、３３４を含む。Vssコンダクタ３３２、３３４はメモリセル１００中の連続したVssラインである。ワードライン（WL）コンダクタ３３０はVssコンダクタ３２２、３３４間に配置される。理解されることは、Vssコンダクタ３３２、３３４は、それぞれ、ワードライン（WL）コンダクタ３３０と隣接するメモリセル（図示しない）のもう一つのワードラインコンダクタの間に配置されることである。注意すべきことは、高ビットライン速度、短ビットライン、低ビットラインカップリング（結合）容量のために、ワードライン（WL）コンダクタ３３０は、メモリセル１００におけるビットラインと相補ビットライン（BLとBLB）コンダクタ３２０、３２２より更に長い長さ（例えば、二倍以上）を有することである。各種コンタクトは、第二と第三金属層の各種素子の間に延伸することができる。コンタクト（及び、ここに説明される多くの他のコンタクト）は、後に形成されるコンタクトかビアを受信するランディングパッドかランディングパッドを含む。もちろん、他の特徴、又は、素子は、コンタクトの一つ以上に付加してか、その代わりのいずれかにて、その内部接続のため第二と第三金属層間に置くことができる。
【００２２】
図４を参照して、図１のメモリセル１００において実現することができる代替金属配線方法４００の概略図である。金属配線方法４００は、複数の金属層（例えば、M1、M2、M3、M4等）を含み、前に形成される特徴、及び/又は、層の上に形成される。以下に論じられる相違点を除いて、金属配線方法４００は、図３の金属配線方法３００と類似している。よって、簡単かつ明瞭化のため、図３と図４中の類似の特徴は、同じ符号で表示する。金属配線方法４００は、第三金属層（M3）の上に形成される第四金属層（M4）を含む。第四金属層（M4）は、メモリセル１００の幅２００ａに平行であると共に、水平Vssコンダクタ（Vss  H-コンダクタ）４１２、４１４に垂直に延びる垂直なVssコンダクタ（Vss  V-コンダクタ）４０２、４０４を含む。垂直VssコンダクタVss  V-コンダクタ）４０２、４０４は、メモリセル１００の対向境界に配置される。垂直Vssコンダクタ（Vss  V-コンダクタ）４０２、４０４は、第三金属層（M3）にてコンタクトを経由して、水平Vssコンダクタ（Vss  H-コンダクタ）４１２、４１４に電気的に結合される。もちろん、他の特徴、又は、素子は、コンタクトの一つ以上に付加してか、その代わりのいずれかにて、その内部接続のため第三と第四金属層間に置くことができる。注意すべきことは、以下に論ずるように、装置性能を改善するため、金属層の厚さは互いに変化することができることである。
【００２３】
図５を参照して、図３の金属配線方法３００の三個の金属層M1、M2、M3を用いた製造の中間段階での配置５００の一実施例を示す。簡単かつ明瞭化のため、図３と図５における類似する特徴は、同じ符号（番号）で表示する。理解されることは、配置５００も、図４の金属配線方法４００に類似した手法にて実現することができる。第一金属層（M1）は、メモリセル１００における各種トランジスタ間の内部接続の導電層として役割を果たす。第一金属層（M1）もVcc、Vss、ワードライン（WL）とビットライン（BL、BLB）のランディングパッドを提供する。第二金属層（M2）は、Vccコンダクタ３２４、ビットライン（BL）コンダクタ３２０、相補ビットライン（BLB）コンダクタ３２２の導電層として役割を果たす。第三金属層（M3）は、Vssコンダクタ３３２、３３４とワードライン（WL）コンダクタ３３０の導電層として役割を果たす。この例において、ワードラインWLコンダクタ３３０は、第一Vssコンダクタ３３２と第二Vssコンダクタ３３４の間に位置する。
【００２４】
第三金属層（M3）は、パス(path)を経由して、図１のプルダウントランジスタ（PU-1、PU-2）１２０、１２５のソースノード１２０S、１２５Sか、又は、図１のパスゲートトランジスタ（PG-1、PG-2）１３０、１３５のゲートノード１３０G、１３５Gに電気的に結合される。例えば、パスは、第二と第三金属層間のコンタクト（ビア２３）、第二金属層ランディングパッド、第一と第二金属層間のコンタクト（ビア１２）、第一金属層ランディングパッド、及び、コンタクト層（ビア１）を有する。第一、第二、第三金属層（M1、M2、M3）は、最低の金属層から最高の金属層の順に従う。
【００２５】
それぞれ、図３と図４の金属配線方法３００と４００の配置を有するSRAM装置の性能は、装置特徴（又は、特徴寸法）が継続して縮小するにつれて、不利な影響を受けるおそれがあることが認められた。例えば、より大きいメモリアレイに対し、より多くの行（例えば、一本のビットライン（BL、BLB）当たりのより多くのビット）、及び、より多くの列（例えば、一本のワードライン（WL）当たりのより多くのビット）を有する。行の増加は、より高いビットラインカップリング容量を誘発し、これによりBL/BLB差動速度を落とすおそれがある。列の増加は、より長いワードラインを誘発し、これにより全体の金属抵抗が悪化するおそれがある。これは、高速アプリケーションにおけるRC遅延とノイズカップリングに関して金属コンダクタにつき心配がある。
【００２６】
よって、ここで開示される各種実施例は、より低いビットラインカップリング/ローディング効果とより低いワードライン抵抗の双方を有する金属構造を達成することができ、内蔵(embedded)メモリアプリケーション、システムオンチップ（SOC）アプリケーション、及び、その他の適合するアプリケーションに用いることができる。第三金属層（M3）のワードライン（WL）コンダクタは、第二金属層（M2）のビットラインと相補ビットライン（BL、BLB）コンダクタよりも大きい厚さを有する。ある実施例において、ワードライン（WL）コンダクタのビットライン（BL）コンダクタに対する金属厚さ比率（WLの厚さ：BLの厚さ）は１．０５かそれより大きい。他の実施例において、ワードライン（WL）コンダクタのビットライン（BL）コンダクタに対する金属厚さの比率（WLの厚さ：BLの厚さ）は１．１５かそれ以上である。よって、ワードライン（WL）コンダクタの抵抗は、ビットラインと相補ビットライン（BL、BLB）コンダクタの抵抗より小さい。この他、第四金属層（M4）の金属コンダクタも、第三金属層（M3）の金属コンダクタよりも大きい厚さを有することができる。ある実施例において、第四金属層の第三金属層に対する厚さの比率は１．１かそれ以上である。また、第二金属層（M2）の金属コンダクタは、第一金属層（M1）のコンダクタより大きい厚さを有することができる。
【００２７】
上述の特徴形成後、SRAM装置は、従来の、及び/又は、今後開発される製造工程により完成される。例えば、付加的な金属層は、図３の第三金属層や図４に示される第四金属層の上に形成することができ、SRAM装置が組み込まれるチップ及び/又はウエハにおいて、SRAM装置の、他のSRAM装置を含む他の装置又は素子とのさらなる内部接続に対するようなものがある。一実施例において、メモリセル１００の多数例は、SRAMアレイを形成するように実質上繰り返すことができる。
【００２８】
まとめると、本開示の態様は、ビットラインのカップリング/ローディング効果を減少させ、ワードラインの抵抗を減少させるため、金属の厚さを変化する(varying)金属構造の各種実施例を提供する。更に具体的には、SRAMセルにおいて、ワードライン（WL）の金属の厚さはビットライン（BL、BLB）の金属厚さより大きい。よって、メモリセルにおいて、ワードラインの抵抗は、ビットラインより小さい。ここで開示される実施例は、特徴寸法が継続して減少するときでさえも、高速アプリケーションに対して十分に適する。よって、ここで開示されるSRAMセル構造は、例えば、内蔵メモリアプリケーションとシステムオンチップアプリケーションのような各種のアプリケーションにおいて、非常に重要な要素となるより低いRCローディング効果を有する。理解されることは、ここで開示された実施例は数個の異なる利点を提供するが、特定の利点が全ての実施例に対して必ずしも必要とされないことである。
【００２９】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３０】
100〜メモリ装置；
110、115、120、125、130、135〜トランジスタ；
150〜Vcc；
155〜Vss；
160、165〜ビットライン；
170〜ワードライン；
110G、110S、110D、115G、115S、115D、120S、120D、130G、130S、130D〜ノード；
200a〜幅；
200b〜長さ；
202a、202b、202c〜ウェル領域；
210、212、214、216、218、220、222、224、226、228〜コンタクト；
300、400〜金属配線方法；
320、322、324、330、332、334、402、404、412、414〜コンダクタ；
500〜配置
【図１】
2010199575.tif 000003
【図２】
2010199575.tif 000004
【図３】
2010199575.tif 000005
【図４】
2010199575.tif 000006
【図５】
2010199575.tif 000007