(57)【要約】【課題】簡易な処理によりフォーミングを可能にする可変抵抗素子のフォーミング方法を提供する。【解決手段】複数の第１の配線のうち選択された複数の第１の選択配線に第１の電圧を印加する。複数の第１の配線のうち第１の選択配線と隣接する非選択状態の複数の第１の非選択配線に第２の電圧を印加する。複数の第２の配線のうち選択された第２の選択配線に第１の選択配線との間が可変抵抗素子のフォーミングに必要な電圧となる第３の電圧を印加する。複数の第２の配線のうち非選択状態の複数の第２の非選択配線に第１の配線との間が可変抵抗素子のフォーミング及び抵抗値可変動作が起こらない電圧となる第４の電圧を印加する。複数の第１の非選択配線を第２の電圧に維持した状態で第２の選択配線への第３の電圧の印加に合わせて複数の第１の選択配線をフローティング状態にする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の配線及び第２の配線の間に接続されたメモリセルに含まれる電気的制御で抵抗値が変化する可変抵抗素子の抵抗値可変動作を可能にするためのフォーミング方法であって、
前記第１及び第２の配線間に前記可変抵抗素子のフォーミングに必要な電圧を印加すると共に前記第１の配線をフローティング状態にする
ことを特徴とする可変抵抗素子のフォーミング方法。
【請求項２】
複数の第１の配線、前記第１の配線に交差する複数の第２の配線及びこれら第１及び第２の配線の各交差部に配置され前記第１及び第２の配線間に接続された複数のメモリセルを有し、前記メモリセルが、電気的制御によって抵抗値が変化する可変抵抗素子を有し前記抵抗値を不揮発性データとして記憶する不揮発性半導体記憶装置の前記可変抵抗素子の抵抗値可変動作を可能にするためのフォーミング方法であって、
前記複数の第１の配線のうち選択された複数の第１の選択配線に第１の電圧を印加し、前記複数の第１の配線のうち前記第１の選択配線と隣接する非選択状態の複数の第１の非選択配線に第２の電圧を印加し、前記複数の第２の配線のうち選択された第２の選択配線に前記第１の選択配線との間が前記可変抵抗素子のフォーミングに必要な電圧となる第３の電圧を印加し、前記複数の第２の配線のうち非選択状態の複数の第２の非選択配線に前記第１の配線との間が前記可変抵抗素子のフォーミング及び抵抗値可変動作が起こらない電圧となる第４の電圧を印加し、
前記複数の第１の非選択配線を前記第２の電圧に維持した状態で前記第２の選択配線への前記第３の電圧の印加に合わせて前記複数の第１の選択配線をフローティング状態にする
ことを特徴とする可変抵抗素子のフォーミング方法。
【請求項３】
複数の前記第２の配線を前記第４の電圧にプリチャージした後、前記第１の選択配線をフローティング状態とするのとほぼ同時に前記第２の選択配線のみを放電させて前記第３の電圧にする
ことを特徴とする請求項２記載の可変抵抗素子のフォーミング方法。
【請求項４】
前記第２の選択配線の前記第４の電圧からの放電スピードを電流制限回路によって制限することを特徴とする請求項３記載の可変抵抗素子のフォーミング方法。
【請求項５】
前記複数の第１及び第２の配線並びに前記複数のメモリセルはメモリブロックを構成し、前記メモリブロックに接続される書き込みバッファの数をＮ、前記複数の第１の選択配線の数をＭとしたとき、Ｍ＞Ｎであり、
前記複数の第１の選択配線は、前記書き込みバッファにより多重選択されることで前記第３の電圧にプリチャージされ、その後前記第１の選択配線に接続された選択ドライバのゲートをオフ状態にすることによりＭ本の前記第１の選択配線をフローティング状態とする
ことを特徴とする請求項２記載の可変抵抗素子のフォーミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的制御により抵抗値を変化させる可変抵抗素子をメモリセルとして使用した不揮発性半導体記憶装置における可変抵抗素子の抵抗値可変動作を可能にするフォーミング方法に関する。
【背景技術】
【０００２】
近年、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００３】
このうち、ＲｅＲＡＭに使用される可変抵抗素子は、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。
【０００４】
また、ＲｅＲＡＭに使用される可変抵抗素子には、２種類の動作モードがある。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
【０００５】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００６】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
【０００７】
上述した可変抵抗素子は、製造直後では、抵抗値を変化させない定常的な高抵抗状態となっている。この状態の可変抵抗素子に対して上述したセット動作及びリセット動作を可能にするためには、初期工程で電流パスを形成するためのフォーミングを行う必要がある。フォーミングは、通常、ウェハー状態で各メモリセルにセット電圧及びリセット電圧よりも高い電圧ストレスをかけることにより実行され、テスト工程前のウェハー状態で行われる。フォーミングが完了すると可変抵抗素子の抵抗値が低下するため、可変抵抗素子に流れる電流値が急増する。このため、従来のフォーミング工程では、可変抵抗素子に流れる電流をテスタで監視し、電流が急増した時点でフォーミングを停止するようにしている（特許文献１）。このため、電流監視とフォーミング停止の回路が必要になる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２２７２６７号、段落００２８，００３４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、簡易な処理によりフォーミングを可能にする可変抵抗素子のフォーミング方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る可変抵抗素子のフォーミング方法は、第１の配線及び第２の配線の間に接続されたメモリセルに含まれる電気的制御で抵抗値が変化する可変抵抗素子の抵抗値可変動作を可能にするためのフォーミング方法であって、前記第１及び第２の配線間に前記可変抵抗素子のフォーミングに必要な電圧を印加すると共に前記第１の配線をフローティング状態にすることを特徴とする。
【００１１】
本発明の他の一態様に係る可変抵抗素子のフォーミング方法は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線及びこれら第１及び第２の配線の各交差部に配置され前記第１及び第２の配線間に接続された複数のメモリセルを有し、前記メモリセルが、電気的制御によって抵抗値が変化する可変抵抗素子を有し前記抵抗値を不揮発性データとして記憶する不揮発性半導体記憶装置の前記可変抵抗素子の抵抗値可変動作を可能にするためのフォーミング方法であって、前記複数の第１の配線のうち選択された複数の第１の選択配線に第１の電圧を印加し、前記複数の第１の配線のうち前記第１の選択配線と隣接する非選択状態の複数の第１の非選択配線に第２の電圧を印加し、前記複数の第２の配線のうち選択された第２の選択配線に前記第１の選択配線との間が前記可変抵抗素子のフォーミングに必要な電圧となる第３の電圧を印加し、前記複数の第２の配線のうち非選択状態の複数の第２の非選択配線に前記第１の配線との間が前記可変抵抗素子のフォーミング及び抵抗値可変動作が起こらない電圧となる第４の電圧を印加し、前記複数の第１の非選択配線を前記第２の電圧に維持した状態で前記第２の選択配線への前記第３の電圧の印加に合わせて前記複数の第１の選択配線をフローティング状態にすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、簡易な処理によりフォーミングが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及びその周辺の回路図である。
【図３】同実施形態における各部の電圧波形図である。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及びその周辺の回路図である。
【図５】同実施形態における各部の電圧波形図である。
【図６】同実施形態におけるフォーミング工程を示すフローチャートである。
【図７】本発明の第３の実施形態における各部の電圧波形図である。
【図８】同実施形態における電流制限回路の回路図である。
【図９】本発明の第４の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及びその周辺の回路図である。
【図１０】同実施形態における各部の電圧波形図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００１５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。図示された部分は、不揮発性半導体記憶装置のうち１つのメモリブロックの要部であり、このメモリブロックが複数マトリクス状に配置されて不揮発性半導体装置が構成される。１つのメモリブロックは、メモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１は、多層構造に構成されていても良い。メモリセルアレイ１には、図示しないアドレスデコーダの出力に基づいて、ビット線ＢＬを選択及び駆動するカラムセレクタ／ドライバ２及びワード線ＷＬを選択及び駆動するロウセレクタ／ドライバ３が設けられている。
【００１６】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをセンスアンプ／書き込みバッファ５に送り、センスアンプ／書き込みバッファ５からの読み出しデータを受け取って外部に出力する。センスアンプ／書き込みバッファ５は、データ入出力バッファ４から受け取った書き込みデータＤＱ＜０，１，２，３＞を選択されたビット線ＢＬに出力し、選択されたビット線ＢＬから読み出された読み出しデータをセンスしてデータ入出力バッファ４に出力する。
【００１７】
また、図示しない電圧発生回路からは可変抵抗素子のフォーミングに必要な電圧ＶＷＲ，ＶＵＢがカラムセレクタ／ドライバ２に供給され、電圧ＶＵＸ，ＶＳＳ，ＷＤＲＶ＜０，１，２，３＞がロウセレクタ／ドライバ３に供給されている。
【００１８】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることも可能である。
【００１９】
図２は、メモリセルアレイ１並びにその周辺のカラムセレクタ／ドライバ２及びロウセレクタ／ドライバ３の一部を示す回路図である。メモリセルアレイ１は、互いに交差する複数の第１の配線であるビット線ＢＬ０〜ＢＬ７及び第２の配線であるワード線ＷＬ０〜ＷＬ７と、これらビット線ＢＬ０〜ＢＬ７及びワード線ＷＬ０〜ＷＬ７の各交差部に接続された複数のメモリセルＭＣを有する。メモリセルＭＣは、直列接続された非オーミック素子であるダイオードＤ及び可変抵抗素子ＶＲから構成されている。
【００２０】
カラムセレクタ／ドライバ２には、各ビット線ＢＬを選択するためのトランスファゲートＧ１１及びＮＭＯＳトランジスタＧ１２の直列回路からなるゲートＧ１が含まれている。トランスファゲートＧ１１はカラム選択信号ＣＳＬ＜ｉ＞，ＣＳＬｂ＜ｉ＞（ｉは０〜３、以下同様）によって、また、ＮＭＯＳトランジスタＧ１２はカラム選択信号ＸＣＳＬ＜ｉ＞によって、それぞれ独立に制御可能に構成されている。また、この例では、ゲートＧ１が、センスアンプ／書き込みバッファ５から少なくとも２つのデータＤＱ＜ｉ＞を多重選択可能となっている。
【００２１】
一方、ロウセレクタ／ドライバ３には、各ワード線ＷＬを選択するためのＰＭＯＳトランジスタＧ２１及びトランスファゲートＧ２２の直列回路からなるゲートＧ２が含まれている。このゲートＧ２は、ロウ選択信号ＭＷＬ＜ｉ＞，ＭＷＬｂ＜ｉ＞によって制御される。この例では、ゲートＧ２が、少なくとも２つのドライブ電圧ＷＤＲＶ＜ｉ＞を多重選択可能となっている。
【００２２】
メモリセルアレイ１は、例えば図示しないシリコン基板上に多層構造のクロスポイント型素子として形成される。ビット線ＢＬ及びワード線ＷＬには、熱に強く、且つ抵抗値の低い材料、例えばW、WSi、NiSi、CoSi等を用いることができる。
【００２３】
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物（二元系や三元系）／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別され、より具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表される材料、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ぺロブスカイト構造（AMO3）等の結晶構造を持つ材料等を記録層として用いることができる。
【００２４】
図２のメモリセルアレイ１は、ダイオードＤを用いて印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするユニポーラ型である。ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込み、すなわちセット動作は、可変抵抗素子ＶＲに例えば１．５Ｖ（ダイオードＤによる電圧降下０．６Ｖを含めると実際には２．１Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。このように、可変抵抗素子ＶＲに高電圧が印加されることで内部のカチオン（正電荷イオン）の移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化する。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。
【００２５】
一方、メモリセルＭＣに対するデータの消去、すなわちリセット動作は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．６Ｖ（ダイオードＤによる電圧降下１．０Ｖを含めると実際には１．６Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。このように可変抵抗素子ＶＲに長時間、低電圧が印加されると、可変抵抗素子ＶＲの内部で発生したジュール熱により、原子が熱拡散し元の熱平衡状態に変化する。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。勿論、これらのモデルは一例であって、物質によって様々なモデルが存在するので、他のモデルも考えられる。
【００２６】
メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行い、セット状態を高抵抗状態に変化させるリセット動作によりデータの消去を行う。
【００２７】
ところで、可変抵抗素子ＶＲは、製造した直後には、抵抗値を変化させない定常的な高抵抗状態である。この状態の可変抵抗素子に対して所定の電圧を印加する動作（フォーミング）を行うことにより、可変抵抗素子ＶＲは抵抗状態の遷移が可能となり、記憶素子としての機能を有することになる。このフォーミングに必要な電圧ＶＷＲは、５〜１０Ｖとセット電圧よりも遙かに高い。フォーミングは、製造初期にウェハーテスト工程前にウェハー状態で行われる。
【００２８】
次に、本実施形態における可変抵抗素子ＶＲのフォーミング方法について説明する。
【００２９】
図２おいて、ビット線ＢＬ２及びワード線ＷＬ１の交差部に接続されたメモリセルＭＣを選択セルＡとしてフォーミングする場合、選択セルＡにのみフォーミングに必要な電圧ＶＷＲを印加する。図３は、フォーミング時の具体的な各部の電圧を示している。
【００３０】
まず時間ｔ０で、カラムセレクタ／ドライバ２側では、カラム選択信号ＣＳＬ＜０＞，ＣＳＬｂ＜０＞のみアクティブにされる。これにより、ビット線ＢＬ０，ＢＬ２にデータＤＱ＜０＞，ＤＱ＜１＞が供給される。データＤＱ＜０＞，ＤＱ＜１＞には、それぞれ第１の電圧ＶＷＲおよび第２の電圧ＶＵＢが与えられている（書き込みバッファが２つの場合）。第１の電圧ＶＷＲは、フォーミングに必要な高い電圧、第２の電圧ＶＵＢは、可変抵抗素子ＶＲに影響を与えない小さな電圧である。他の非選択ビット線ＢＬ１，ＢＬ３〜ＢＬ７には、カラム選択信号ＸＣＳＬ＜１，２，３＞がアクティブになって第２の電圧ＶＵＢが印加される。よって、カラム側は、選択ビット線ＢＬ２のみ第１の電圧ＶＷＲ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３〜ＢＬ７が第２の電圧ＶＵＢにプリチャージされる。一方、ロウセレクタ／ドライバ３側では、全てのロウ選択信号ＭＷＬ＜ｉ＞，ＭＷＬｂ＜ｉ＞が非アクティブとなる。これにより、全てのワード線ＷＬ０〜ＷＬ７には、第４の電圧ＶＵＸが印加される。この第４の電圧ＶＵＸは、第１の電圧ＶＷＲとの電位差が可変抵抗素子ＶＲのフォーミング及びセット、リセット等の抵抗変化が起こらない電圧に設定される。
【００３１】
次に、時刻ｔ１で、カラム選択信号ＣＳＬ＜０＞，ＣＳＬｂ＜０＞が非アクティブにされると共に、ロウ選択信号ＭＷＬ＜１＞，ＭＷＬｂ＜１＞がアクティブにされる。これにより、ビット線ＢＬ０，ＢＬ２がフローティング状態となると共に、選択ワード線ＷＬ１のみ第３の電圧ＶＳＳに立ち下がる。この結果、選択ビット線ＢＬ２に第１の電圧ＶＷＲまでプリチャージされていた電荷は、選択セルＡのフォーミングの進行に伴って選択ワード線ＷＬ１側に放電され、フォーミングが完了した時点で、選択ビット線ＢＬ２の電圧はほぼＶＳＳレベルまで低下する。なお、ビット線ＢＬ０とワード線ＷＬ１との間につながるメモリセルＭＣについては、印加される電圧ＶＵＢが低いので特に変化は無い。
【００３２】
時刻ｔ２は、時刻ｔ１からの時間経過が、全ての可変抵抗素子ＶＲのフォーミング時間のうちの最長のものよりも長い時間となるように設定すれば良く、これにより、可変抵抗素子ＶＲのフォーミングに要する時間がまちまちであっても、全ての可変抵抗素子ＶＲを確実にフォーミングすることができる。
【００３３】
［第２の実施形態］
図４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の要部の回路図である。
【００３４】
先の実施形態では、１つのメモリブロックに対して可変抵抗素子ＶＲを１つずつフォーミングしたが、この実施形態では、１本のワード線ＷＬにつながる複数の選択セルＢを一括してフォーミングするようにしている。
【００３５】
図５は、図４の回路の各部の電圧波形図である。
【００３６】
この実施形態では、１つのメモリブロックに対して少なくとも１つのセンスアンプ／書き込みバッファ５があれば良い。より一般的には、選択ビット線数をＭ、センスアンプ／書き込みバッファ数をＮとすると、Ｍ＞Ｎである。選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６には、ゲートＧ１の多重選択により、センスアンプ／書き込みバッファ５から与えられる唯一のデータＤＱとして第１の電圧ＶＷＲが印加されている。また、非選択ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７には、ゲートＧ１が非選択状態であるため、第２の電圧ＶＵＢが与えられている。ワード線ＷＬについては、第１の実施形態と同様の電圧印加状態となる。
【００３７】
第２の実施形態によれば、時刻ｔ１からｔ２の間にワード線ＷＬ１につながるメモリセルＭＣのうち１つおきに配置された半数のメモリセルが選択セルＢとなって一斉にフォーミングが進行する。選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６はフローティング状態とされるので、それらの電圧低下は、個々のビット線ＢＬに接続されたメモリセルＭＣのフォーミング完成時間に依存する。もし、ワード線ＷＬ１につながる全てのメモリセルＭＣに対して一括フォーミングを行おうとすると、隣接ビット線ＢＬ間の容量結合によって、早くフォーミングが完了したビット線ＢＬの電位変化で隣接ビット線も電位変化を起こしてフォーミング不良が発生する可能性がある。
【００３８】
この点、本実施形態によれば、偶数番目のビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６をフォーミングしているときには、これらに隣接する奇数番目のビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７は第２の電圧ＶＵＢに固定して、偶数ビット線間をシールドしているので、個々のビット線の電位変化は、他のフレーティング状態のビット線に影響を与えない。また、ビット線間容量は１ｐＦ程度なので、フォーミングに必要な電流を１００ｎＡとすると、フローティング状態のビット線ＢＬの電圧が０．１Ｖ降下するのに１μｓ程度かかる。この時間は、可変抵抗素子ＶＲのフォーミングに必要な時間である数十ｎｓよりも十分に長いので、ビット線ＢＬをフローティング状態にしても、フォーミングに影響を与えることはない。
【００３９】
また、フォーミングの完了時間は、可変抵抗素子によってまちまちであるため、従来方式のような、固定電圧を印加する方法であると、複数の可変抵抗素子を同時にフォーミングすることができず、スループットが悪いという問題もある。この点、本実施形態によれば、複数の選択セルのフォーミング完了時間がまちまちであっても、フォーミングが終了した選択セルには、個々に印加電圧が低下するので、一括フォーミンクが容易である。いま、１つのメモリブロックが１６Ｍｂであるとすると、ビット線ＢＬ本数は、４０００本であるから、従来方法に比べて２０００倍の速度でフォーミングを完了させることができる。
【００４０】
図６は、実際のフォーミング工程を示すフローチャートである。通常、製造工程における加熱などの影響で、フォーミング工程前に既にセット状態になっているメモリセルが存在することがある。このようなメモリセルにそのままフォーミングに必要な電圧を印加すると、低抵抗状態のメモリセルに過大な電圧が印加されてメモリセルが破壊される可能性がある。
【００４１】
そこで、まずリード動作を行う（Ｓ１）。次にセット状態のメモリセルが読み出されたらそのメモリセルをリセットする（Ｓ２）。これにより、全てのメモリセルを高抵抗状態にする。次に、上述した一括フォーミングを行った後（Ｓ３）、フォーミングが終了していないメモリセルが存在する場合には、第１の実施形態のような個別フォーミングを行う（Ｓ４）。リセット、一括フォーミング及び個別フォーミングは、それぞれベリファイ動作が付随することが望ましい。
【００４２】
［第３の実施形態］
図７は、本発明の第３の実施形態に係る各部の電圧波形図である。
【００４３】
この実施形態では、選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６がフローティング状態となる時刻ｔ１で、選択ワード線ＷＬが第４の電圧ＶＵＸから直ちに第３の電圧ＶＳＳに変化するのではなく、第４の電圧ＶＵＸから第３の電圧ＶＳＳになるまでにゆっくりと電荷を引き抜くようにしている点が第２の実施形態とは異なる。
【００４４】
本実施形態では、ロウセレクタ／ドライバ３のゲートＧ２と第３の電圧ＶＳＳの供給端との間に、図８に示すような電流制限回路１０を接続する。
【００４５】
この実施形態によれば、選択セルに加わる電圧が徐々に増えていくので、フォーミングが速く終了する選択セルには低めの電圧しか印加されない。このため、選択セルに加わる電圧ストレスをトータル的に軽減することができ、歩留まりを更に向上させることが出来る。
【００４６】
［第４の実施形態］
図９は、本発明の第４の実施形態に係るメモリセルアレイ１並びにその周辺のカラムセレクタ／ドライバ２及びロウセレクタ／ドライバ３の一部を示す回路図である。第２の実施形態では、１本のワード線ＷＬにつながる複数のメモリセルを選択セルＢとして一括フォーミングしたが、本実施形態では、１本のビット線ＢＬにつながる複数のメモリセルを選択セルＣとして一括フォーミングするようにしている。この場合、先の実施形態と異なり、ワード線ＷＬが第１の配線、ビット線ＢＬが第２の配線となる。
【００４７】
カラムセレクタ／ドライバ２には、各ビット線ＢＬを選択するためのトランスファゲートＧ３１及びＮＭＯＳトランジスタＧ３２の直列回路からなるゲートＧ３が含まれている。このゲートＧ３は、カラム選択信号ＣＳＬ＜ｉ＞，ＣＳＬｂ＜ｉ＞によって制御される。
【００４８】
一方、ロウセレクタ／ドライバ２には、各ワード線ＷＬを選択するためのＰＭＯＳトランジスタＧ４１及びトランスファゲートＧ４２の直列回路からなるゲートＧ４が含まれている。ＰＭＯＳトランジスタＧ４１はロウ選択信号ＸＭＷＬ＜ｉ＞によって、また、トランスファゲートＧ４２はロウ選択信号ＭＷＬ＜ｉ＞，ＭＷＬｂ＜ｉ＞（ｉは０〜３、以下同様）によって、それぞれ独立に制御可能に構成されている。
【００４９】
この実施形態では、選択ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７が時刻ｔ１で電圧ＶＳＳにされ、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６が電圧ＶＵＸにされる。選択ビット線ＢＬ２は、時刻ｔ１で電圧ＶＳＳから第１の電圧ＶＷＲに立ち上がる。これと同時に選択ＷＬがフローティング状態になる。そして、フォーミングが終了した可変抵抗素子ＶＲが接続されたワード線ＷＬは、電圧ＶＷＲまで充電されるが、隣接ワード線ＷＬが電圧ＶＵＸに固定されているので、シールド効果により他のワード線ＷＬには影響を与えない。
【符号の説明】
【００５０】
１・・・メモリセルアレイ、２・・・カラムセレクタ／ドライバ、３・・・ロウセレクタ／ドライバ、４・・・データ入出力バッファ、５・・・センスアンプ／書き込みバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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