(57)【要約】【課題】信頼性の高いＥＳＤ保護検証を高速に実行する。【解決手段】本発明の例に関わるＥＳＤ保護検証装置は、第１のパッドに接続された素子を抽出する素子抽出部１１と、抽出された素子の中から第１のパッドに第１の端子が接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部１２と、第１の基準値と第１の演算値とを比較し、素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部１３と、第１のパッドに第１の端子が接続された素子の中から第２の端子が第２のパッドに接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部１４と、第２の基準値と第２の演算値とを比較して、素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部１５と、を備える。【選択図】  図１
2010218454.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計データに含まれる第１のパッドに接続された素子を抽出する素子抽出部と、
前記抽出された素子の接続情報を調査して、前記抽出された素子の第１の端子が前記第１のパッドに接続された１つ以上の素子を判別し、且つ、前記第１のパッドに第１の端子が接続された前記抽出された素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部と、
第１の基準値と前記第１の演算値とを比較し、前記素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部と、
前記第１の端子が前記第１のパッドに接続された素子の接続情報を調査して、第２の端子が前記第１のパッドとは異なる第２のパッドに接続された１つ以上の素子を判別し、且つ、前記抽出された素子の第２の端子が前記第２のパッドに接続された素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部と、
第２の基準値と前記第２の演算値とを比較して、前記素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部と、
を具備することを特徴とするＥＳＤ保護検証装置。
【請求項２】
前記抽出された素子に対して、前記第２の端子が、前記第１のパッドを除いた他のパッドに接続されているか否かを調査し、前記第２の端子がパッドに接続されていない場合には、前記第２の端子に接続された素子を検知する素子群検知部を、さらに具備することを特徴とする請求項１に記載のＥＳＤ保護検証装置。
【請求項３】
前記抽出される素子は、ダイオードであって、
前記第１の演算値は、１つ以上のダイオードの面積、周囲長、長さ、幅の少なくとも１つに基づく値であることを特徴とする請求項１に記載のＥＳＤ保護検証装置。
【請求項４】
半導体集積回路の設計データに含まれる複数のパッドの中から１つの第１のパッドを選択し、その選択された第１のパッドに接続された素子を抽出する素子抽出部と、
前記抽出された素子の情報を調査する素子情報検査部と、
前記調査された情報に基づいて、前記抽出された素子の動作特性を示す演算値を算出する演算部と、
前記演算値と基準値とを比較し、前記素子が所定のＥＳＤ耐圧を有するか否か判定するエラー検出部と、
を具備することを特徴とするＥＳＤ保護検証装置。
【請求項５】
半導体集積回路の設計データに含まれる第１のパッドに接続された素子を抽出するステップと、
前記抽出された素子の接続情報を調査して、前記抽出された素子の第１の端子が前記第１のパッドに接続された１つ以上の素子を判別し、且つ、前記第１のパッドに第１の端子が接続された前記抽出された素子の寸法情報に基づく第１の演算値を算出するステップと、
第１の基準値と前記第１の演算値とを比較し、前記素子が所定のＥＳＤ耐圧を有するか否か判定するステップと、
前記第１の端子が前記第１のパッドに接続された素子の接続情報を調査して、第２の端子が前記第１のパッドとは異なる第２のパッドに接続された１つ以上の素子を判別し、且つ、前記抽出された素子の第２の端子が前記第２のパッドに接続された素子の寸法情報に基づく第２の演算値を算出するステップと、
第２の基準値と前記第２の演算値とを比較して、前記素子が所定のＥＳＤ耐圧を有するか否か判定するステップと、
を具備することを特徴とするＥＳＤ保護検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護検証装置及びＥＳＤ保護検証方法に関する。
【背景技術】
【０００２】
外部からの過電流による静電気放電（ＥＳＤ：Electro-Static Discharge）から内部回路を保護するためにＥＳＤ保護回路が、半導体集積回路内に設けられている。
【０００３】
ＥＳＤ保護回路が要求されるＥＳＤ耐圧を満たすか否か検証する技術の１つが、例えば、特許文献１に開示されている。  
特許文献１においては、半導体集積回路の設計レイアウトデータ内から、パッド、ネット及びＥＳＤ保護素子とから構成されるＥＳＤ保護回路網を抽出する。そして、抽出されたＥＳＤ保護回路網が備える２つ以上のパッドに対して、始点パッドと終点パッドを設定する。始点パッドと終点パッドとのパッド間電圧が求められ、それとともに、始点パッドから終点パッドまでの間に経由するネットとＥＳＤ保護素子とから構成される複数のＥＳＤパスが求められる。特許文献１では、ネットと保護素子の順序が一致するＥＳＤ電流パス毎にグループ分けする。
【０００４】
このグループ毎のパッド間電圧とＥＳＤ耐圧の負の相関関係に基づいて、始点／終点パッドのパッド間電圧と始点／終点パッドの属するグループから始点パッドと終点パッドの間のＥＳＤ耐圧の予測値とが求められる。この予測値に基づいて、設計レイアウトデータのＥＳＤ保護に関する適否が判定されている。
【０００５】
通常の半導体集積回路は、多数の寄生ダイオードが存在している。これらの寄生ダイオードを、ＥＳＤパスとしてすべて抽出すると、考慮すべきダイオードの数が膨大になり、設計レイアウトデータに対するＥＳＤ保護の検証を高速に行えない。
【０００６】
それゆえ、特許文献１、ＥＳＤ保護素子の抽出工程で、半導体集積回路の設計レイアウトデータ内においてＥＳＤ保護素子として配置されたダイオードを、寄生ダイオードと区別して認識する方法が、用いられている。ダイオードと同様に、ＥＳＤ保護用の電界効果トランジスタの抽出工程においても、ＥＳＤ保護用の電界効果トランジスタは、通常のロジック回路及びアナログ回路などを構成する電界効果トランジスタと区別して、抽出されている。
【０００７】
しかし、寄生ダイオードのようなＥＳＤ保護素子以外の素子が、ＥＳＤパスとなりうることは、当然存在する。例えば、寄生ダイオードは、ＥＳＤ保護用のダイオードに比較してクランプ電圧が低いため、ＥＳＤ破壊電流（ＥＳＤサージ）が供給されやすい。ＥＳＤパスとなる可能性がある寄生ダイオードが、ＥＳＤ破壊電流を放電するのに十分な性能を有していなければ、寄生ダイオードを含む素子及び回路が、ＥＳＤによって破壊されてしまう。これは、その設計レイアウトデータを用いて製造される半導体集積回路全体の不具合となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１０７２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、信頼性の高いＥＳＤ保護検証を高速に実行する。
【課題を解決するための手段】
【００１０】
本発明の例に関わるＥＳＤ保護検証装置は、半導体集積回路の設計データに含まれる第１のパッドに接続された素子を抽出する素子抽出部と、前記抽出された素子の接続情報を調査して、前記抽出された素子の第１の端子が前記第１のパッドに接続された１つ以上の素子を判別し、且つ、前記第１のパッドに第１の端子が接続された前記抽出された素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部と、第１の基準値と前記第１の演算値とを比較し、前記素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部と、前記第１の端子が前記第１のパッドに接続された素子の接続情報を調査して、第２の端子が前記第１のパッドとは異なる第２のパッドに接続された１つ以上の素子を判別し、且つ、前記抽出された素子の第２の端子が前記第２のパッドに接続された素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部と、第２の基準値と前記第２の演算値とを比較して、前記素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部と、を備える。
【００１１】
本発明の例に関わるＥＳＤ保護検証装置は、半導体集積回路の設計データに含まれる複数のパッドの中から１つの第１のパッドを選択し、その選択された第１のパッドに接続された素子を抽出する素子抽出部と、前記抽出された素子の情報を調査する素子情報検査部と、前記調査された情報に基づいて、前記抽出された素子の動作特性を示す演算値を算出する演算部と、前記演算値と基準値とを比較し、前記素子が所定のＥＳＤ耐圧を有するか否か判定するエラー検出部と、備える。
【００１２】
本発明の例に関わるＥＳＤ保護検証方法は、半導体集積回路の設計データに含まれる第１のパッドに接続された素子を抽出するステップと、前記抽出された素子の接続情報を調査して、前記抽出された素子の第１の端子が前記第１のパッドに接続された１つ以上の素子を判別し、且つ、前記第１のパッドに第１の端子が接続された前記抽出された素子の寸法情報に基づく第１の演算値を算出するステップと、第１の基準値と前記第１の演算値とを比較し、前記素子が所定のＥＳＤ耐圧を有するか否か判定するステップと、前記第１の端子が前記第１のパッドに接続された素子の接続情報を調査して、第２の端子が前記第１のパッドとは異なる第２のパッドに接続された１つ以上の素子を判別し、且つ、前記抽出された素子の第２の端子が前記第２のパッドに接続された素子の寸法情報に基づく第２の演算値を算出するステップと、第２の基準値と前記第２の演算値とを比較して、前記素子が所定のＥＳＤ耐圧を有するか否か判定するステップと、を備える。
【発明の効果】
【００１３】
本発明によれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るＥＳＤ保護検証装置の構成を示す図である。
【図２】設計レイアウトデータを説明するための模式図である。
【図３】検証の対象となる素子の構造を説明するための模式図である。
【図４】第１の実施形態に係るＥＳＤ保護検証方法を説明するためのフローチャートである。
【図５】第１の実施形態に係るＥＳＤ保護検証方法を説明するための模式図である。
【図６】第２の実施形態を説明するための模式図である。
【図７】第２の実施形態に係るＥＳＤ保護検証装置の構成を示す図である。
【図８】第２の実施形態に係るＥＳＤ保護検証方法を説明するためのフローチャートである。
【図９】第２の実施形態に係るＥＳＤ保護検証装置の構成を示す図である。
【図１０】第２の実施形態に係るＥＳＤ保護検証方法を説明するためのフローチャートである。
【図１１】本発明の実施形態の変形例を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。
【００１６】
（１）  第１の実施形態  
図１乃至図４を参照して、本発明の第１の実施形態について、説明する。
【００１７】
（ａ）  構成  
図１及び図３を用いて、本発明の第１の実施形態に係るＥＳＤ保護検証装置について、説明する。
【００１８】
図１は、本実施形態に係るＥＳＤ保護検証装置の構成例を示している。
【００１９】
ＥＳＤ保護検証装置１は、外部から設計レイアウトデータが入力される。設計レイアウトデータは、ある半導体集積回路チップの設計情報を示している。
【００２０】
図２は、設計レイアウトデータが含む設計情報を模式的に示している。図２に示されるように、設計レイアウトデータは、主に、ロジック回路領域４０のレイアウトデータとアナログ回路領域４５のレイアウトデータとから構成されている。また、設計レイアウトデータは、半導体基板に形成されるウェル領域などを形成するためのマスクのレイアウトデータ（レイヤー）を含む場合もある。
【００２１】
ロジック回路領域４０のデータには、複数の論理ゲートから構成されるロジック回路４１や論理ゲート間を接続する配線のレイアウトデータが含まれている。
【００２２】
アナログ回路領域４５のデータには、ロジック回路４０に対するデータの入出力を担うパッド５３やチップに対する電圧の供給を担うパッド５０，５６のレイアウトデータが含まれている。また、アナログ回路領域４５のデータには、パッド５０，５３，５６とロジック回路４０との間には設けられたアナログ回路７０，７９Ａ，７９Ｂ及びそれらの配線レイアウトデータを含んでいる。アナログ回路７９Ａ，７９Ｂは、例えば、ＥＳＤ保護回路７９Ａ，７９Ｂやスイッチ回路７０である。
【００２３】
ＥＳＤ保護検証装置１は、例えば、記憶装置３に記憶されたデータベースを利用して、設計レイアウトデータのＥＳＤ保護に関する適否を検証する。
【００２４】
記憶装置３は、設計レイアウトデータ内に含まれる半導体集積回路の構成素子のデータが、格納されている。以下、構成素子のデータのことを、素子情報データとよぶ。素子情報データは、ダイオードの長さ、幅や周囲長、ＭＯＳ（Metal-Oxide-Insulator）電界効果トランジスタ（ＦＥＴ:Field Effect Transistor）のゲート長及びゲート幅、及び、駆動電圧など、素子の寸法や動作特性の情報を含んでいる。
【００２５】
例えば、図３の（ａ）に示すように、半導体領域（ウェル領域）８４内には、素子分離領域８４が設けられる。そして、ダイオード８０が、素子分離領域８３に取り囲まれたアクティブ領域内に設けられる。ダイオード８０は、Ｐ型不純物領域８１とＮ型不純物領域８２とから構成される。例えば、ダイオード８０の素子情報データは、ダイオード８０の長さＬ１、ダイオード８０の幅Ｗ１、ダイオード８０の面積（Ｌ１×Ｗ１）、及び、ダイオード８０の周囲長（２×Ｌ１＋２×Ｗ１）のうち、少なくとも１つの情報を含んでいる。また、ダイオードの素子情報データは、ダイオード８０を構成する不純物領域８１，８２や半導体領域８４の不純物濃度や、ダイオード８０に接続されるコンタクトプラグＣＰ１，ＣＰ２の個数、ダイオードのクランプ電圧などの電気的特性、を素子情報として、さらに含んでもよい。
【００２６】
また、図３の（ｂ）に示すように、半導体領域（ウェル領域）９５内には、素子分離領域９４が設けられ、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ９０は、素子分離領域９４に取り囲まれたアクティブ領域内に設けられる。ＭＯＳトランジスタ９０は、ソース／ドレインとなる２つの不純物領域９２，９３と、ゲート絶縁膜を介して２つのソース／ドレイン９２，９３間のチャネル領域上に設けられるゲート９１から構成される。
【００２７】
ＭＯＳトランジスタ９０の素子情報は、ソース／ドレイン９２，９３のチャネル長方向の寸法Ｌ２、チャネル幅方向の寸法Ｗ２、一方のソース／ドレイン９２，９３の面積（Ｌ１×Ｗ１）、及び、一方のソース／ドレイン９２，９３の周囲長（２×Ｌ１＋２×Ｗ１）のうち、少なくとも１つの情報を含んでいる。また、ゲート９１のゲート長やゲート幅の情報や、ソース／ドレイン９２，９３の不純物濃度、ゲート絶縁膜及びゲートの構成材料、ゲート９１やソース／ドレイン９２，９３に接続されるコンタクトプラグの個数、半導体領域９５の不純物濃度、ＭＯＳトランジスタの動作特性（例えば、しきい値電圧）などを含んでいてもよい。
【００２８】
さらに、記憶装置３内には、ＥＳＤ耐圧に関するデータベース（以下、ＥＳＤ耐圧データベースとよぶ）が格納されている。素子のＥＳＤ耐圧は、素子の寸法や動作特性と相関関係を有する。例えば、素子の周囲長又は面積が大きければ、素子を流れる電流密度を小さくできるので、ＥＳＤ耐圧は大きくなる。つまり、素子の面積や周囲長が求まれば、その素子のＥＳＤ耐圧を求めることができる。
【００２９】
但し、尚、素子のＥＳＤ耐圧の情報は、素子情報データに含まれてもよい。素子情報データ及びＥＳＤ耐圧データベースは、ＥＳＤ保護検証装置１内に設けられた内部記憶装置、通信回線又は記録媒体によって、ＥＳＤ保護検証装置１に提供されてもよい。
【００３０】
本実施形態に係るＥＳＤ保護検証装置１は、設計レイアウトデータ内の複数のパッド５０，５３，５６の中から１つのパッドを選択するパッド選択部１０を有する。パッド選択部１０によって選択されたパッド（以下、選択パッドと呼ぶ）が、ＥＳＤ耐圧の検証対象の基点として、扱われる。パッド選択部１０は、例えば、信号又はデータの入出力パッドを、主に選択対象とする。但し、それに限定されず、例えば、電源供給パッドを選択の対象としてもよい。  
そして、本実施形態のＥＳＤ保護検証回路１は、選択パッドに端子が接続された素子を抽出する第１の素子抽出部１１を有する。第１の実施形態において、素子抽出手段１１によって抽出される素子は、ダイオードとする。以下、第１の実施形態では、素子抽出手段１１のことを、ダイオード抽出手段１１と呼ぶ。
【００３１】
ダイオード抽出部１１は、図２のＥＳＤ保護回路７９Ａ，７９Ｂ内に設けられたＥＳＤ保護素子としてのダイオード（ＥＳＤ保護ダイオード）６８Ａ，６８Ｂを抽出する。また、ダイオード抽出部１１は、それらのダイオード６８Ａ，６８Ｂだけでなく、それらの素子と同じパッドに接続された通常のダイオード及び寄生ダイオード７５も抽出する。寄生ダイオード７５は、例えば、アナログ回路７０内に含まれるＰＮ接合などである。ダイオード抽出部１１は、入力された設計レイアウトデータに基づいて、例えば、ソース（ドレイン）−基板との接合を含むＭＯＳトランジスタを等価的にダイオードと判定したり、Ｐ型不純物領域（例えば、Ｐ型ウェル領域）とＮ型不純物領域（Ｎ型ウェル領域）との境界をダイオードと判定して、寄生トランジスタを抽出する。  
このように、本実施形態に係る装置１が有するダイオード抽出部１１は、ＥＳＤ保護素子としてのダイオードを、ＥＳＤ破壊電流及びＥＳＤサージの放電経路（以下、ＥＳＤパスと呼ぶ）として抽出するだけでなく、選択パッドに接続された通常のダイオード及び寄生ダイオードもＥＳＤパスとなる可能性があるダイオードとして抽出する。  
尚、素子抽出部１１は、ダイオードの代わりに、ＭＯＳトランジスタを抽出する機能を有してもよいのは、もちろんである。
【００３２】
ＥＳＤ保護検証装置１は、第１のダイオード情報調査／演算部（第１の素子情報演算部）１２を有する。ダイオード情報演算部１２は、設計レイアウトデータや記憶装置に記憶されたデータを利用して、ダイオード抽出部１１によって抽出された１つ以上のダイオードの接続情報を調査し、選択パッドに対して同じ接続情報を有するダイオードを判別する。そして、抽出されたダイオードのうち、選択パッドに対して同じ接続情報を有するダイオードの寸法を演算する。
【００３３】
本例において、第１のダイオード情報調査／演算部１２は、抽出されたダイオードのアノード端子の接続情報を調査し、アノード端子が同じ選択パッドに接続されたダイオードの素子の寸法に基づいて、演算値（第１の演算値）を算出する。よって、カソード端子が選択パッドに接続されたダイオードの寸法は、演算値に含まれない。
【００３４】
アノード端子が１つの選択パッドに接続されたダイオードが２つ以上である場合、ダイオード情報調査／演算部１２は、それらのダイオードの寸法の合計値を演算する。また、アノード端子が選択パッドに接続されたダイオードが１つである場合、ダイオード情報調査／演算部１２は、その１つのダイオードの寸法を演算値として、出力する。ここで、求められるダイオードの寸法は、ダイオードの面積（Ｌ１×Ｗ１）、幅Ｗ２、長さＬ１、又は周囲長（Ｌ１＋Ｗ１）の少なくとも１つである。尚、ダイオード情報調査／演算部１２は、素子の寸法を、設計レイアウトデータに付加された情報（例えば、素子番号）に基づいて取得してもよいし、設計レイアウトデータの素子のレイアウトから直接取得してもよい。
【００３５】
ダイオード情報調査／演算部１２は、同じ接続情報を有する素子の寸法の合計値を、後の処理ステップで用いる演算値として出力する。尚、演算値は、素子の寸法の合計値で示されてもよいし、合計値に基づいてＥＳＤ耐圧データベースから得られるＥＳＤ耐圧の値で示されてもよい。  
本例では、素子の寸法から演算値を算出した例を述べるが、素子の動作特性又は電気的特性から換算された値（スコア）から演算値を算出してもよい。また、本例では、第１のダイオード情報調査／演算部１２がアノード端子の接続情報の調査及び演算を行う例を示しているが、カソード端子に対して、上記の調査／演算を行ってもよいのは、もちろんである。
【００３６】
第１のエラー検出部１３は、記憶装置３内のデータベースを用いて、基準値（第１の基準値）とダイオード情報調査／演算部１２による基準値とを比較する。
【００３７】
エラー検出部１３が用いる基準値は、例えば、パッドに生じるＥＳＤ破壊電流又はＥＳＤサージから予測される値であって、あらかじめ行われた実験やシミュレーションの結果に基づくデータを記憶装置３内から取得したり、エラー検出部１３が選択パッドの情報からシミュレーションによって求めたりして、エラー検出部１３によって設定される。
【００３８】
尚、基準値は、演算値との比較が簡便であれば、パッドに生じるＥＳＤ破壊電流又はＥＳＤサージから予測されるＥＳＤ耐圧に基づく値で示されてもよいし、そのＥＳＤ耐圧と相関関係を有する寸法（例えば、周囲長や面積）の値で示されてもよい。
【００３９】
エラー検出部１３が、算出された演算値が基準値以上であると判定した場合、そのダイオードは要求されるＥＳＤ耐圧を満たすとして、ＥＳＤ破壊が生じないダイオードとして判定される。  
一方、第１のエラー検出部１３が、算出された演算値が基準値より小さいと判定した場合、そのダイオードはＥＳＤ破壊が生じる可能性があるとして、エラー検出部１３はその素子を設計エラーとして検出する。エラー検出部１３は、エラーとして抽出された素子のレイアウトデータ内の位置情報を、例えば、記憶装置３又は装置１内の記憶装置に保存する。また、エラー検出部１３は、エラーとして検出された素子の位置情報を、設計レイアウトデータに直接反映させ、その素子にマークしてもよい。
【００４０】
このように、抽出されたダイオードのアノード端子の接続情報を利用して、第１のダイオード情報調査／演算部１２と第１のエラー検出部１３とによって、パッドに対して同じ接続情報を有する素子（ダイオード）のＥＳＤ保護検証が実行される。  
第２のダイオード情報調査／演算部（第２の素子情報調査／演算部）１４は、演算値の算出に用いられたダイオードの選択パッドに接続された端子とは異なる端子、ここでは、ダイオードのカソード端子の接続情報を調査し、同じ接続情報を有するダイオードを判別する。  
そして、ダイオード情報調査／演算部１１と同様に、ダイオード情報調査／演算部１３は、長さ、幅、周囲長及び面積などのうち少なくとも１つを利用して、カソード端子が同じパッドに接続されたダイオードの寸法に基づく演算値（第２の演算値）を算出する。
【００４１】
但し、アノード端子は同じ選択パッドに接続されたダイオードであっても、カソード端子はそれぞれ異なるパッドに接続される場合があるのは、当然である。それゆえ、ダイオード情報調査／演算部１４は、カソード端子が同じパッドに接続された１つ以上のダイオードを１つの単位とし、それらのダイオードの寸法に基づく演算値を、カソード端子が接続されたパッド単位で算出する。
【００４２】
尚、ダイオード情報調査／演算部１４によるカソード端子の接続状況の調査及び演算値の算出の対象となるダイオードは、エラー検出部１３によって、エラー判定されたダイオードを含んでもよいし、エラー判定されたダイオードを除外してもよい。
【００４３】
第２のエラー検出部１５は、エラー検出部１３と同様に、記憶装置３内のデータベースを用いて、カソード端子が同じパッドに接続された１つ以上のダイオードの演算値と基準値（第２の基準値）とを比較する。エラー検出部１５は、アノード端子が同じパッドに接続されたダイオードに対して行った処理とほぼ同様の処理を、カソード端子が同じパッドに接続されたダイオードに対して行う。  
但し、上記のように、抽出されたダイオードのアノード端子が１つのパッド（選択パッド）に共通に接続されているのとは異なって、カソード端子はそれぞれ異なるパッドに接続される場合がある。よって、エラー検出部１５は、ダイオード抽出部１１によって抽出されたダイオードのうち、カソード端子が同じパッドに接続された１つ以上のダイオードを１つの単位として、演算値と基準値との比較がカソード端子が接続されたパッド単位で、個別に実行される。  
これによって、算出された演算値が基準値より小さい場合には、その演算値の算出に用いられたパッドに対して同じ接続情報を有する１つ以上のダイオードは、ＥＳＤ耐圧が確保されていないとして、エラーとして検出される。
【００４４】
尚、エラー検出部１５が用いる基準値は、例えば、選択パッドとカソード端子が接続されたパッドに生じるＥＳＤ破壊電流又はＥＳＤサージから予測される値であって、エラー検出部１３が用いる基準値と同様に、記憶装置３内からデータを取得したり、２つのパッドの情報からシミュレーションによって求めて、設定される。
【００４５】
このように、抽出されたダイオードのカソード端子の接続情報を利用して、第２のダイオード情報調査／演算部１４と第２のエラー検出部１５とによって、ＥＳＤ保護検証が実行される。
【００４６】
そして、ＥＳＤ保護検証装置１内の検証終了判定部１６は、設計レイアウトデータが含む全てのパッドに対する検証が終了したか否か判定する。全てのパッドに対する検証が終了していない場合には、上述と同様に、検証の対象となっていないパッドがパッド選択部１０によって選択され、ダイオード情報検査／演算部１１，１３及びエラー検出部１３，１５による処理が実行される。
【００４７】
検証終了判定部１６が全てのパッドに対する検証が終了していると判定した場合には、例えば、ＥＳＤ保護検証装置１が有するエラー修正部１７によって、エラーとして検出されたＥＳＤ保護ダイオード及び寄生ダイオードに対して、面積や周囲長などの寸法のデータが、修正される。尚、エラー修正部１７は、ＥＳＤ保護検証装置１とは別途の装置（例えば、設計レイアウトデータ作成装置）に設けられていてもよい。これによって、設計レイアウトデータに基づいて製造される半導体集積回路が、ＥＳＤによって破壊されるのを防止する。
【００４８】
以上のように、第１の実施形態に係るＥＳＤ保護検証装置１は、あるパッドに接続された１つ以上のダイオードを抽出し、そのダイオードのアノード端子及びカソード端子の寸法を演算し、その演算結果に基づいて抽出されたダイオードが所定の基準を満たすか否か判定する。これによって、設計レイアウトデータにおいて、ＥＳＤパスとなる可能性があるダイオードが、要求されるＥＳＤ耐圧を満たすか否か検証される。
【００４９】
本実施形態のＥＳＤ保護検証装置１によって抽出されるダイオードは、ＥＳＤ保護のために設けられたダイオードに限らずに、ＥＳＤパスとなりうる電流経路内に存在する通常のダイオード及び寄生ダイオードも抽出する。
【００５０】
そして、ＥＳＤ保護検証装置１は、ＥＳＤ耐圧と素子の寸法が相関関係を有することを利用して、ＥＳＤパス上に存在する全てのダイオードの寸法に基づく演算値を算出し、ＥＳＤ保護ダイオード及び寄生ダイオードが要求されるＥＳＤ耐圧を満たすか否か判定する。
【００５１】
このように、本実施形態のＥＳＤ保護検証装置１は、ＥＳＤ保護用のダイオードだけでなく、パッドに接続された寄生ダイオードを抽出し、その寄生ダイオードのＥＳＤ耐圧も考慮して、ＥＳＤに対する保護のための検証を行う。
【００５２】
本実施形態では、ＥＳＤ保護回路のＥＳＤ耐圧だけでなく、ＥＳＤ保護回路以外の回路内に含まれる寄生ダイオードのＥＳＤ耐圧も検証し、寄生ダイオードのＥＳＤ耐圧が確保されていない場合には、修正の対象として検出される。それゆえ、ＥＳＤ保護回路とは判定されない回路であって、ＥＳＤパスとなりうる寄生ダイオードを含む回路がＥＳＤによって破壊されるのを防止できる。つまり、ＥＳＤ保護検証の信頼性が向上する。
【００５３】
また、本実施形態では、寄生ダイオードを抽出する場合に、検証の対象となったパッドに接続された寄生ダイオードを抽出し、そのパッドに接続されていない寄生ダイオードは、ＥＳＤ保護の検証に含めていない。すなわち、設計レイアウトデータ内に寄生ダイオードの全てを考慮するのではなく、ＥＳＤパスとなる可能性が高い寄生ダイオードを選択的に抽出している。  
よって、寄生ダイオードをＥＳＤ耐圧の検証の対象に含めても、設計レイアウトデータに対するＥＳＤ保護検証の速度が、大きく劣化することはない。
【００５４】
加えて、本実施形態においては、寄生ダイオードのＥＳＤ耐圧も、ＥＳＤパスとなりうる回路網に含まれるＥＳＤ耐圧として、扱われている。その結果として、ＥＳＤ保護回路を用いてある回路網に対して設計したＥＳＤ耐圧よりも、大きなＥＳＤ耐圧が得られる場合もある。寄生ダイオードのＥＳＤ耐圧を含めた値を設計レイアウトデータに反映することで、ＥＳＤ保護ダイオードの寸法を小さくすることも、可能である。これは、チップサイズの縮小に貢献できる。
【００５５】
以上のように、第１の実施形態に係るＥＳＤ保護検証装置１によれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【００５６】
尚、本実施形態では、ＥＳＤ保護の検証の対象となる素子として、ダイオードを例に挙げて説明したが、ＭＯＳトランジスタであってもよいのはもちろんである。
【００５７】
（ｂ）  動作  
図４及び図５を用いて、本発明の第１の実施形態に係るＥＳＤ保護検証装置１の動作について、説明する。尚、ここでは、図１乃至図３も必要に応じて参照して、説明する。
【００５８】
まず、ＥＳＤ保護検証装置１内に、半導体集積回路の設計レイアウトデータが入力され、その設計レイアウトデータに対するＥＳＤ保護検証が開始される。  
そして、図１のＥＳＤ保護検証装置１内のパッド選択部１０によって、入力された設計レイアウトデータ内に含まれる複数のパッドの中から、１つのパッド（第１のパッド）が、選択される（ステップＳＴ０）。選択されたパッドが、ＥＳＤ保護の検証の対象の基点として、設定される。本例において、図５に示されるパッド５３Ａが、ステップＳＴ０において選択されたパッドとし、以下では、パッド５３Ａのことを、選択パッド５３Ａとよぶ。ステップＳＴ０において、選択の対象となるパッドは、例えば、信号・データの入出力パッドであるが、電源供給パッドでもよいのは、もちろんである。
【００５９】
そして、図４のステップＳＴ１において、選択パッド５３Ａに接続された素子が、装置１内の第１のダイオード抽出部（第１の素子抽出部）１１によって抽出される。尚、本例においては、抽出される素子はダイオードである。尚、抽出される素子は、ＭＯＳトランジスタであってもよいのは、もちろんである。
【００６０】
このように、ステップＳＴ１において、選択パッド５３Ａに１つ以上のダイオードが抽出され、図５に示される例では、２つのダイオード６０，６１が抽出される。ダイオード６２は、パッド５３Ｂ及びパッド５０Ｂに接続されているので、抽出されない。
【００６１】
このステップＳＴ１において、抽出されるダイオードは、例えば、図２に示されるようなＥＳＤ保護回路７９Ａ，７９Ｂ内に設けられるＥＳＤ保護素子としてのダイオード６８Ａ，６８Ｂだけではなく、選択パッド５３Ａに接続された寄生ダイオード７５も含まれている。寄生ダイオードは、入力された設計レイアウトデータの情報に基づいて、例えば、パッドに接続された電界効果トランジスタをダイオードとして等価的に判定したり、Ｐ型不純物領域（例えば、Ｐ型ウェル領域）及びＮ型不純物領域（Ｎ型ウェル領域）の境界をダイオードとして判定して、抽出される。尚、ＥＳＤ保護ダイオード及び寄生ダイオードだけでなく、アナログ回路を構成するための通常のダイオードを抽出してもよいのは、もちろんである。
【００６２】
尚、選択パッドに接続されたダイオードが存在しなかった場合、他のパッドが新たな検証対象のパッドとして、選択される。
【００６３】
続いて、抽出されたダイオードの接続情報が、装置１内の第１のダイオード情報調査演算部１２によって調査される。さらに、アノード端子が選択パッドに接続されたダイオードの寸法の和が、装置１内の第１のダイオード情報調査演算部１２によって算出され、演算値（第１の演算値）として出力される（ステップＳＴ２）。ここで、選択パッド５３Ａにカソード端子が接続されたダイオードは、演算の対象には含まれない。
【００６４】
このステップＳＴ３において、寸法として扱われる値は、図３の（ａ）を参照して説明すると、ダイオード８０の面積（Ｗ１×Ｌ１）、ダイオード８０の周辺長（２×Ｗ１＋２×Ｌ１）、幅Ｗ１及び長さＬ１である。これらの１つの値を選択して、演算値（ダイオードの寸法の和）を求めてもよいし、２つ以上の値を適宜組み合わせて、演算値を求めてもよい。このように、図５に示されるダイオード６０，６１の寸法の合計値に基づく演算値が、算出される。
【００６５】
ダイオードの寸法に基づく演算値とＥＳＤ耐圧との間の相関関係を示すデータベース（ＥＳＤ耐圧データベース）が、あらかじめ行われたシミュレーションや実験によって求められ、例えば、記憶装置３に格納されている。ダイオードの寸法に限定されず、ダイオードの動作電圧などの動作特性とＥＳＤ耐圧との相関関係を示すデータベースであってもよい。
【００６６】
尚、ステップＳＴ１において抽出されたダイオードが１個の場合には、ステップＳＴ２において、１つのダイオードの寸法（面積など）が、演算値として処理される。また、アノード端子の代わりに、選択パッドにカソード端子が接続されたダイオードを抽出した場合、選択パッドにカソード端子が接続されたダイオードの演算値を算出してもよい。
【００６７】
そして、算出された演算値が、ある基準値（第１の基準値）以上であるか否か、記憶装置３内に格納されたデータベースを利用して、第１のエラー検出部１３によって判定される（ステップＳＴ３−１）。  
例えば、基準値は、エラー検出部１３が用いる基準値は、例えば、パッドに生じるＥＳＤ破壊電流又はＥＳＤサージから予測される値であって、あらかじめ行われた実験やシミュレーションの結果に基づくデータを記憶装置３内から取得したり、エラー検出部１３が選択パッドの情報からシミュレーションによって求めたりして、エラー検出部１３によって設定される。基準値は、演算値がダイオードの面積である場合、面積とＥＳＤ耐圧との相関関係を示す値に設定される。
【００６８】
１つのパッドに印加されたＥＳＤ破壊電流及びＥＳＤサージは、そのパッドに共通に接続された素子に分流及び分圧される。よって、１つのダイオードでは基準値以上にならない場合であっても、同じ選択パッドに対して同じ接続情報を有する複数のダイオードの寸法に基づく演算値が、基準値以上となっていれば、それらのダイオードはＥＳＤ破壊が起きる素子としては、判定されない。  
よって、演算値が基準値以上と判定された場合には、所定のＥＳＤ耐圧が確保されているとして、修正が必要ない素子として、処理される。
【００６９】
演算値が基準値より小さいと判定された場合、ＥＳＤ破壊が生じる可能性があるエラー素子として、例えば、その演算値を求めるために用いられたダイオードの位置情報（座標）が、装置内部又は外部の記憶装置に保存されたり、或いは、設計レイアウトデータのそれらのダイオードに対してエラーマークが施される（ステップＳＴ３−２）。そして、再設計が必要な素子として、修正の対象となる。
【００７０】
このように、ステップＳＴ３−１，ＳＴ３−２において、抽出されたダイオードのアノード端子の接続情報を利用して、第１のダイオード情報調査／演算部１２と第１のエラー検出部１３とによって、アノード端子が選択パッドに対して同じ接続情報を有する１つ以上のダイオードが所定のＥＳＤ耐圧が確保されているか否か検証される。
【００７１】
この後、演算値を算出するのに用いられた素子のカソード端子の接続情報が、第２のダイオード情報演算部（第２の素子情報演算部）１４によって調査される。そして、同じパッドにカソード端子が接続された１つ以上のダイオードの寸法の合計値が、それぞれ算出され、演算値（第２の演算値）として、出力される（ステップＳＴ４）。
【００７２】
このステップＳＴ４で算出される演算値は、ステップＳＴ３で算出される演算値と同様に、例えば、ダイオード８０の面積（Ｗ１×Ｌ１）、ダイオード８０の周辺長（２×Ｗ１＋２×Ｌ１）、幅Ｗ１及び長さＬ１である。
【００７３】
ここで、図５に示されるように、同じパッド５３Ａにアノード端子が接続された２つのダイオード６０，６１において、それらのダイオード６０，６１のカソード端子は、それぞれ異なるパッド５０Ａ，５０Ｂに接続されている。  
この場合、ダイオード６０の寸法に基づく演算値とダイオード６１の寸法に基づく演算値とが、それぞれ個別に、求められる。
【００７４】
また、ダイオード６２のカソード端子は、ダイオード６１のカソード端子と同じパッド５０Ｂに接続されている。しかし、このステップＳＴ５おいて、算出される演算値は、アノード端子が選択パッド５３Ａに接続されたダイオード６０，６１を対象とした値である。そのため、ダイオード６２は、ステップＳＴ５における演算値の算出の対象から除外されている。よって、ダイオード６２が、ダイオード６０，６１の演算値の算出に、影響を及ぼすことはない。
【００７５】
そして、カソード端子の接続情報に基づくダイオード６０，６１の各演算値が、ある基準値以上であるか否か、記憶装置３内に格納されたデータベースを利用して、第２のエラー検出部１４によってそれぞれ判定される（ステップＳＴ５−１）。
【００７６】
ステップＳＴ３−１，ＳＴ３−２と同様に、演算値が基準値（第２の基準値）より小さいと判定されたダイオードは、エラーとして処理される（ステップＳＴ５−２）。演算値が基準値以上と判定された場合には、所定のＥＳＤ耐圧が確保されているとして、修正が必要ない素子として、処理される。
【００７７】
尚、ステップ５−１で用いられたカソード端子の接続情報に応じた基準値（第２の基準値）は、ステップＳＴ３−１で用いられたアノード端子の接続情報に応じた基準値（第１の基準値）と異なる値（大きさ）になる場合もあり、同じ値になる場合もあるのはもちろんである。
【００７８】
ステップＳＴ４で述べたように、アノード端子は同じパッド（選択パッド）に接続されたダイオードであっても、カソード端子は異なるパッドに接続されている場合もある。よって、抽出された１つ以上のダイオードのうち、カソード端子が同じパッドに接続されたダイオードを１つのグループとして、演算値が基準値以上であるか否か比較される。
【００７９】
図５に示す例では、パッド５０Ａに接続されたダイオード６０に基づく寸法の演算値が基準値より小さければ、ダイオード６０は、エラーとされる。一方、ダイオード６１のカソード端子はダイオード６０のカソード端子と異なるパッド５０Ｂに接続されている。つまり、ダイオード６１はダイオード６０と異なるＥＳＤパス内に存在している。よって、ダイオード６１の寸法に基づく演算値は、ダイオード６０の寸法に基づく演算値とは異なり、それぞれ個別に判定される。それゆえ、アノード端子がダイオード６０と同じパッド（選択パッド）に接続されていても、カソード端子の接続情報によって算出されたダイオード６１の寸法の演算値が、基準値以上であれば、ダイオード６１は、ＥＳＤ耐圧に対する修正の必要はないと判定される。尚、ダイオード６０に対する基準値は、ダイオード６１に対する基準値と異なる場合もあるし、同じ場合もある。
【００８０】
ステップＳＴ４−１，ＳＴ４−２において、抽出されたダイオードのカソード端子の接続情報を利用して、第１のダイオード情報調査／演算部１２と第１のエラー検出部１３とによって、抽出された１つ以上のダイオードにおいて、カソード端子があるパッドに対して同じ接続情報を有する１つ以上のダイオードが、所定以上のＥＳＤ耐圧が確保されているか否か検証される。
【００８１】
このように、本実施形態では、抽出されたダイオードにおいて、ダイオードのアノード端子の接続情報とダイオードのカソード端子の接続情報とに基づいて、ＥＳＤパスがそれぞれ検査され、ＥＳＤパス内に存在するＥＳＤ保護用のダイオード及び寄生ダイオードが、要求されるＥＳＤ耐圧が満たしているか否か判定される。
【００８２】
ステップＳＴ０において選択されたパッドに対して、ステップＳＴ１からステップ５−２までの処理が行われた後、設計レイアウトデータ内に含まれるすべてのパッドに対する処理が終了したか否か判定される（ステップＳＴ６）。
【００８３】
全てのパッドに対する検証が終了していなければ、検証されていないパッドが選択され、ステップＳＴ０からステップＳＴ５−２までの検証が、繰り返し実行される。
【００８４】
全てのパッドに対する検証が終了したと判定された場合には、例えば、ＥＳＤ保護検証装置１内のデータ修正部１７によって、エラーとして判定されたダイオードに対して面積や周囲長など寸法のデータが修正される。
【００８５】
以上の各ステップＳＴ０〜ＳＴ７によって、設計レイアウトデータに対するＥＳＤ保護の検証が終了する。
【００８６】
以上のように、本発明の第１の実施形態に係るＥＳＤ保護検証方法は、設計レイアウトデータ内に含まれるＥＳＤ保護用に設計されたダイオードだけでなく、ＥＳＤパスとなる可能性がある箇所に含まれる寄生ダイオードも、ＥＳＤ耐圧の検証の対象としている。
【００８７】
但し、本実施形態では、パッドに接続された寄生ダイオードを抽出し、パッドに接続されていない寄生ダイオードは、ＥＳＤ保護の検証に含めていない。すなわち、設計レイアウトデータ内に寄生ダイオードの全てを考慮するのではなく、ＥＳＤパスとなる可能性が高い寄生ダイオードを選択的に抽出している。  
よって、寄生ダイオードをＥＳＤ耐圧の検証の対象としても、設計レイアウトデータに対するＥＳＤ保護検証の速度が、大きく劣化することはない。  
また、本実施形態では、ＥＳＤ保護回路のＥＳＤ耐圧だけでなく、ＥＳＤ保護回路以外の回路内に含まれる寄生ダイオードのＥＳＤ耐圧も検証し、寄生ダイオードのＥＳＤ耐圧が確保されていない場合には、寄生ダイオードを含む素子のデータが修正される。それゆえ、寄生ダイオードを含む回路がＥＳＤによって破壊されるのを防止できる。このように、ＥＳＤ保護回路だけでなく、ＥＳＤパスとなる可能性を有する寄生ダイオードのＥＳＤ耐圧も考慮することで、ＥＳＤ保護検証の信頼性は、向上する。
【００８８】
以上のように、第１の実施形態に係るＥＳＤ保護検証方法によれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【００８９】
（２）  第２の実施形態  
図６乃至図８を用いて、本発明の第２の実施形態に係るＥＳＤ保護検証装置及びＥＳＤ保護検証方法について、説明する。尚、第１の実施形態と同様の構成及び動作ステップの説明は、必要に応じて行う。
【００９０】
第１の実施形態においては、２つのパッド間に接続されるダイオードが１つである場合を例に用いて、説明した。ただし、図６に示すように、２つのパッド５０，５３間に、複数個のダイオード６０，６１，６５が直列に接続される場合もある。以下、直列接続された複数のダイオードのことを、ダイオードストリング６９とよぶ。  
このダイオードストリング６９が、ＥＳＤパスとなり、ダイオードストリング６９がＥＳＤ発生時に破壊される場合も当然存在する。
【００９１】
本発明の第２の実施形態においては、設計レイアウトデータ内のダイオードストリング６９を抽出し、抽出されたダイオードストリング６９のＥＳＤ耐圧を検証する装置及び方法について、述べる。
【００９２】
図７は、本実施形態に係るＥＳＤ保護検証装置１Ａの構成例を示している。  
図７に示される装置１Ａは、図１に示される装置の構成に加え、さらに、ダイオードストリング検知部（素子群検知部）１７をさらに備える。
【００９３】
第１の実施形態と同様に、ダイオード抽出部１１は、選択パッドに接続されたダイオードを抽出する（ステップＳＴ１）。
【００９４】
そして、図８に示されるように、ダイオードストリング検知部１７は、抽出されたダイオードに対して、選択パッドに接続されていない端子（ここでは、カソード端子）が、他のパッドに接続されているか否か調査する（ステップＳＴ１１）。  
カソード端子がパッドに接続されていないダイオードが検知された場合、ダイオードストリング検知部１７は、そのダイオードがダイオードストリングを構成する素子として、認識する。そして、ダイオードストリング検知部１７は、検知されたダイオードに対して、ダイオードに接続されていない側の端子が、パッドに接続されているかさらに調査し、他のダイオードを検知する（ステップＳＴ１２）。
【００９５】
このステップＳＴ１１及びステップＳＴ１２の処理が、検知されたダイオードのカソード端子が、パッドに接続されていると検知されるまで、繰り返し実行される。
【００９６】
そして、第１の実施形態においてダイオードに施された処理と同様の処理を抽出されたダイオードストリング及びダイオードに施して、ダイオードストリング及びダイオードの寸法に基づく演算値が算出され、第１の実施形態で述べたステップＳＴ２からステップＳＴ７と同様の処理が実行される。
【００９７】
尚、ダイオードストリング６９を構成する複数のダイオード６０，６１，６５のうち、ダイオードストリングの一端及び他端のダイオード６０，６１の間に存在するダイオード６５は、ノードを介してパッドに接続される。よって、ステップＳＴ３及びステップ５において、ダイオードストリング６９の寸法に基づく演算値は、ダイオードストリング６９のアノード側及びカソード側がそれぞれ同じノードに接続された複数のダイオード６０，６１，６５（ダイオードストリング６９）に対して算出される。但し、アノード／カソード端子が接続されるのがパッドであってもノードであっても、演算値の算出の動作は、実質的に同じである。
【００９８】
以上のように、本発明の第２の実施形態に係るＥＳＤ保護装置１Ａ及びＥＳＤ保護検証方法は、選択パッドに接続されたダイオードを抽出すると共に、ＥＳＤパスとなる可能性があるダイオードストリングを抽出できる。
【００９９】
そして、第１の実施形態と同様に、選択パッドに接続されたダイオードに加え、抽出されたダイオードストリングを構成する複数のダイオードに対して、その寸法に基づく演算値を算出し、所定のＥＳＤ耐圧を満たすか否か判定することによって、ＥＳＤ破壊が生じないように修正できる。
【０１００】
したがって、本発明の第２の実施形態に係るＥＳＤ保護検証装置１Ａ及びＥＳＤ保護検証方法よれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【０１０１】
（３）  第３の実施形態  
図９及び図１０を参照して、本発明の第３の実施形態に係るＥＳＤ保護検証装置及びＥＳＤ保護検証方法について、説明する。
【０１０２】
（ａ）  構成  
図９を用いて、本発明の第３の実施形態に係るＥＳＤ保護検証装置の構成について、説明する。
【０１０３】
図９は、本発明の第３の実施形態に係るＥＳＤ保護検証装置２を示している。
【０１０４】
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）のソース端子とドレイン端子との間に、ＥＳＤサージによる大きな電圧ストレスが印加された場合、ＭＯＳトランジスタはスナップバックを引き起こす可能性がある。これによって、ソース−ドレイン間がＥＳＤパスとなり、ＭＯＳトランジスタがＥＳＤによって破壊にされる可能性がある。
【０１０５】
ＭＯＳトランジスタのスナップバック電圧は、ＭＯＳトランジスタがＮチャネル型又はＰチャネル型であるか、高耐圧用であるか低耐圧用であるか、ＭＯＳトランジスタのゲート長、ＭＯＳトランジスタのゲート幅、ＭＯＳトランジスタのゲート端子の接続情報、ＭＯＳトランジスタのバルク端子の接続情報、各端子に接続されるコンタクト数などによって、ＭＯＳトランジスタ毎に異なる。  
第３の実施形態に係るＥＳＤ保護検証装置２は、設計レイアウトデータ内のＭＯＳトランジスタを抽出し、抽出されたＭＯＳトランジスタのスナップバック電圧の大きさが基準値より小さい場合に、そのＭＯＳトランジスタはＥＳＤによって破壊される可能性があると判定する。本実施形態のＥＳＤ保護検証装置２の具体的な構成は、以下のとおりである。
【０１０６】
図９に示すように、本実施形態に係るＥＳＤ保護検証装置２は、例えば、設計レイアウトデータ内に含まれる複数の外部パッドの中から、１つの外部パッドを選択するパッド選択部２０を有する。
【０１０７】
ＥＳＤ保護検証装置２内のＦＥＴ抽出部（素子抽出部）２１は、選択パッドに接続されたＭＯＳトランジスタを抽出する。例えば、ＦＥＴ抽出手段２１は、ソース端子とドレイン端子がそれぞれ異なる外部パッドに直接接続されているＭＯＳトランジスタを抽出する。尚、ここで抽出されるＭＯＳトランジスタは、回路の構成素子として設計されたＭＯＳトランジスタだけでなく、寄生トランジスタも含んでいる。寄生トランジスタは、例えば、Ｐ型不純物領域（例えば、Ｐ型ウェル領域）やＮ型不純物領域（Ｎ型ウェル領域）の情報や、構成素子の接続情報に基づいて抽出される。
【０１０８】
ＥＳＤ保護検証装置２内のＦＥＴ情報調査部（素子情報調査部）２２は、抽出されたＭＯＳトランジスタの種類、ゲート長、ゲート幅、ゲート端子の接続情報及びバルク端子の接続情報のうち、少なくとも１つを調査する。
【０１０９】
ＥＳＤ保護検証装置２内のスナップバック電圧演算部（動作特性演算部）２３は、接続情報調査部２２によって調査された接続情報と各種設計条件（例えば、ゲート長）におけるＭＯＳトランジスタのスナップバック電圧のデータベースから、抽出されたＭＯＳトランジスタのスナップバック電圧が演算値として、算出する。
【０１１０】
ＭＯＳトランジスタのスナップバック電圧のデータベースは、例えば、第１の実施形態で述べたダイオードの素子情報及びそのＥＳＤ耐圧と同様に、あらかじめ実行されたシミュレーションや実験に基づいて作成され、記憶装置３内に格納されている。また、記憶装置３には、ＭＯＳトランジスタの素子情報が格納されている。尚、ＭＯＳトランジスタのスナップバック電圧は、データベースを用いずに、抽出されたＭＯＳトランジスタの素子番号や寸法などの素子情報を用いて、計算式によって逐次算出されてもよい。
【０１１１】
ＥＳＤ保護検証装置２内のエラー検出部２４は、記憶装置３内のデータベースを参照して、ある基準値とスナップバック電圧演算部２３によって算出された演算値とを比較する。エラー検出部２４は、算出されたスナップバック電圧（演算値）が基準値より小さいＭＯＳトランジスタをエラーとして検出する。基準値は、例えば、パッドに生じるＥＳＤ破壊電流又はＥＳＤサージから予測される値に基づく値であって、あらかじめ行われた実験やシミュレーションの結果に基づくデータを記憶装置３内から取得したり、エラー検出部１３が選択パッドの情報からシミュレーションによって求められる。
【０１１２】
ＥＳＤ保護検証装置２内には、検証終了判定部２５が設けられている。検証終了判定部２５は、ＥＳＤパスとなる可能性がある全てのＭＯＳトランジスタに対する検証が終了したか否か判定する。全てのＭＯＳトランジスタに対する検証が終了していない場合には、ＥＳＤパス上に存在する未検証のＭＯＳトランジスタを繰り返し抽出し、そのスナップバック電圧を検証する。
【０１１３】
また、ＥＳＤ保護検証装置２内には、例えば、エラー修正部２６が設けられる。全ての検証が終了した後に、エラー修正部２６は、エラーとして検出されたＭＯＳトランジスタに対して、所定のスナップバック電圧を満たすように、ＭＯＳトランジスタの寸法や接続情報などのデータを修正する。
【０１１４】
以上のように、本発明の第３の実施形態に係るＥＳＤ保護検証装置２は、素子情報から算出されたＭＯＳトランジスタのスナップバック電圧が、要求される値以上であるか否か判定する。これによって、ＥＳＤパスとなる可能性があるＭＯＳトランジスタが、要求されるＥＳＤ耐圧を満たすか否か検証される。
【０１１５】
本実施形態に係るＥＳＤ保護検証装置２は、ＭＯＳトランジスタをＥＳＤ保護検証の対象とし、パッドとソース／ドレインの接続情報に基づいて、ＥＳＤパスとなる可能性があるＭＯＳトランジスタを抽出する。そして、抽出されたＭＯＳトランジスタのスナップバック電圧を素子情報から求め、そのスナップバック電圧の大きさによってＥＳＤ耐圧を検証する。所定のスナップバック電圧が確保されていない場合には、そのＭＯＳトランジスタのデータが修正される。よって、設計レイアウトデータに基づいて製造されるＭＯＳトランジスタにおいて、ＭＯＳトランジスタを含む回路がＥＳＤによって破壊されるのを防止できる。
【０１１６】
本実施形態では、ソース／ドレイン端子とパッドとの接続情報を調査して、ＥＳＤ破壊対策が施されず、且つ、スナップバックが生じる可能性があるＭＯＳトランジスタを選択的に抽出する。このように、選択的にＭＯＳトランジスタを抽出することで、ＥＳＤ保護検証に要する時間が顕著に長くなることはなく、設計レイアウトデータに対するＥＳＤ保護検証の速度が、大きく劣化することはない。
【０１１７】
また、一般に、ＭＯＳトランジスタのＥＳＤ破壊を防止する技術として、ＭＯＳトランジスタのドレインまたはソースの少なくともいずれか一方にサリサイドブロック抵抗を追加する手法や、ＭＯＳトランジスタをカスコード接続する手法が用いられている。  
それらの手法は、互いに異なる接続情報を持ったパッドにソース端子とドレイン端子が直接接続されるという条件に該当しない。よって、それらの手法が適用されたＭＯＳトランジスタが抽出されることはなく、それらの手法が施されたＭＯＳトランジスタが、スナップバック電圧の基準を満たさないと誤って判定されることもない。
【０１１８】
したがって、本発明の第２の実施形態に係るＥＳＤ保護検証装置２によれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【０１１９】
尚、本実施形態においては、スナップバック電圧を利用してＭＯＳトランジスタが所定のＥＳＤ耐圧を満たすか否か検証しているが、スナップバック電圧に限定されず、ＥＳＤ耐圧と相関関係を有するＭＯＳトランジスタの電気的特性であれば、他の特性でもよい。
【０１２０】
（ｂ）  動作  
図１０を用いて、本発明の第３の実施形態に係るＥＳＤ保護検証方法について、説明する。本実施形態においては、ＭＯＳトランジスタのスナップバック電圧を用いて、ＥＳＤパスになる可能性があるＭＯＳトランジスタのＥＳＤ耐圧を検証する。
【０１２１】
例えば、入力された設計レイアウトデータ内に含まれる複数のパッドの中から、１つ又は２つのパッドが、ＥＳＤ保護検証装置２が有するパッド選択部２０によって、選択される（ステップＳＴ２０）。その選択されたパッド（選択パッド）が、検証の対象の基点となるパッドとして、扱われる。
【０１２２】
次に、選択パッドに接続されたＭＯＳトランジスタが、ＥＳＤ保護検証装置２が有するＦＥＴ抽出部２１によって、１つ以上抽出される（ステップＳＴ２１）。
【０１２３】
このステップで、抽出されるＭＯＳトランジスタは、そのソース端子及びドレイン端子がそれぞれ異なる接続情報を有するパッドに接続されたトランジスタである。よって、サリサイドブロック抵抗が追加されたＭＯＳトランジスタやカスコード接続が施されたＭＯＳトランジスタなどのように、ＥＳＤ破壊対策が施されたＭＯＳトランジスタは、パッドに対する接続条件を満たしていないので、抽出されない。また、ここで抽出されるＭＯＳトランジスタは、寄生トランジスタを含んでもよい。尚、ここでは、パッドを基準にして、ＭＯＳトランジスタを抽出したが、設計レイアウトデータからＭＯＳトランジスタを直接抽出してもよい。
【０１２４】
続いて、抽出されたＭＯＳトランジスタの素子情報及び接続情報が、ＦＥＴ情報調査部２２によって調査される（ステップＳＴ２２）。ここで調査されるトランジスタの情報は、抽出されたＭＯＳトランジスタの種類、ゲート長、ゲート幅、ゲート端子の接続情報及びバルク端子の接続情報のうち、少なくとも１つである。ＦＥＴ情報調査部２２は、これらの情報を、設計レイアウトデータに含まれるデータを用いて、又は、設計レイアウトデータと記憶装置３内のデータとを組み合わせて、調査する。
【０１２５】
そして、調査された素子情報及び接続情報に基づいて、抽出されたＭＯＳトランジスタのスナップバック電圧（演算値）が、スナップバック電圧演算部２３によって、取得される（ステップＳＴ２３）。スナップバック電圧（演算値）は、記憶装置３内に格納された素子情報とスナップバック電圧との対応を示すデータベースから取得されてもよいし、調査された素子情報（例えば、ゲート長やゲート幅）を用いた計算によって、算出されてもよい。
【０１２６】
そして、取得されたスナップバック電圧が、ある基準値以上であるか否か、エラー検出部２４によって、比較される（ステップＳＴ２４−１）。基準値は、例えば、データベースから取得される。そして、取得されたスナップバック電圧が基準値より大きい場合、要求されるＥＳＤ耐圧が満たされていると判定される。  
一方、取得されたスナップバック電圧が基準値以下の場合、要求されるＥＳＤ耐圧を満たさず、ＥＳＤ破壊が起きる可能性があると判定される。スナップバック電圧が基準値以下と判定されたＭＯＳトランジスタは、エラーとしてチェックされ、その座標（位置）が記憶装置に記憶されたり、設計レイアウトデータに直接エラーマークを付加される（ステップＳＴ２４−２）。尚、基準値は、例えば、選択されたパッドに生じるＥＳＤ破壊電流又はＥＳＤサージの予測値から得られる値に応じて設定される。
【０１２７】
そして、抽出されたＭＯＳトランジスタに対して、スナップバック電圧が検証されたか否か、検証終了判定部２５によって、判定される（ステップＳＴ２５）。
【０１２８】
検証が終了していない場合には、ステップＳＴ２０からステップＳＴ２４−１，２４−２のフローが繰り返し実行される。  
検証が終了した場合には、例えば、エラーとなったＭＯＳトランジスタに対して、その寸法や接続などのデータが、エラー修正部２６によって、修正される（ステップＳＴ２６）。
【０１２９】
以上の各ステップＳＴ２０〜ＳＴ２６によって、ＭＯＳトランジスタに対するＥＳＤ保護検証が終了する。
【０１３０】
以上のように、本発明の第３の実施形態に係るＥＳＤ保護検証方法は、ＭＯＳトランジスタをＥＳＤ保護検証の対象とする。そして、本実施形態に係るＥＳＤ保護検証方法は素子情報から算出されたＭＯＳトランジスタのスナップバック電圧が、要求される値以上であるか否か判定する。これによって、設計レイアウトデータ内において、ＥＳＤパスとなる可能性があるＭＯＳトランジスタが、要求されるＥＳＤ耐圧を満たすか否か検証される。
【０１３１】
本実施形態に係るＥＳＤ保護検証方法では、パッドとソース／ドレインの接続情報に基づいて、ＥＳＤパスとなる可能性があるＭＯＳトランジスタを抽出し、抽出されたＭＯＳトランジスタのスナップバック電圧の大きさに基づいて、ＥＳＤ耐圧を検証する。そして、所定のスナップバック電圧が確保されていない場合には、ＥＳＤによって破壊される恐れがあるとして、そのＭＯＳトランジスタのデータが修正される。また、例えば、抽出されるトランジスタには、寄生トランジスタも含まれる。これによって、ＭＯＳトランジスタを含む回路がＥＳＤによって破壊されるのを防止できる。
【０１３２】
本実施形態では、ソース／ドレイン端子とパッドとの接続情報を調査して、ＥＳＤ破壊対策が施されず、且つ、スナップバックが生じる可能性があるＭＯＳトランジスタを選択的に抽出する。  
よって、ＭＯＳトランジスタに対するＥＳＤ保護検証に要する時間が顕著に長くなることはなく、設計レイアウトデータに対するＥＳＤ保護検証の速度が、大きく劣化することはない。  
また、ＥＳＤ破壊対策が施されたＭＯＳトランジスタが、寸法の基準を満たさないからといって、要求されるＥＳＤ耐圧を満たさないと判定されることもない。
【０１３３】
したがって、本発明の第３の実施形態に係るＥＳＤ保護検証方法よれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【０１３４】
（４）  変形例  
図１１を用いて、本発明の実施形態の変形例について、説明する。  
第１乃至第３の実施形態で述べたＥＳＤ保護検証方法は、プログラムに適用できる。
【０１３５】
すなわち、第１乃至第３の実施形態で述べたＥＳＤ保護検証装置は、コンピュータ５であってもよい。例えば、コンピュータ５は、制御部７Ａと演算部７Ｂとを有する。図４、図８或いは図１０に示されるＥＳＤ保護検証方法は、プログラムとして、記述される。そのプログラムは、例えば、図１１に示されるコンピュータ５内の制御部７Ａ内に格納される。但し、プログラム（ソフトウェア）は、コンピュータ５内部または外部に別途設けられた記憶部(図示せず)に記憶することで、提供されてもよい。また、プログラムは、インターネットなどの通信回線を介して、制御部７Ａに提供されてもよい。
【０１３６】
コンピュータ５には、設計レイアウトデータが入力される。制御部７Ａは、プログラムに基づいて、図４、図８又は図１０のいずれか１つに示される各ステップを、演算部７Ｂに実行させる。  
これによって、コンピュータ５に入力された設計レイアウトデータに対して、寄生ダイオードを考慮したＥＳＤ耐圧の検証、又は、ＭＯＳトランジスタのスナップバック電圧を考慮したＥＳＤ保護の検証が実行される。
【０１３７】
本変形例のように、ＥＳＤ保護検証方法が記述されたプログラムを用いた場合においても、本発明の第１乃至第３の実施形態で述べたＥＳＤ保護検証装置及びＥＳＤ保護検証方法と同様の効果が得られるのは、もちろんである。
【０１３８】
したがって、本発明の各実施形に係るＥＳＤ保護検証方法をプログラムに適用した場合においても、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【０１３９】
（５）  その他  
本発明の第１乃至第３の実施形態によれば、信頼性の高いＥＳＤ保護検証を高速に実行できる。
【０１４０】
尚、本発明の第１乃至第３の実施形態を個別に利用するのではなく、適宜組み合わせて利用してもよいのはもちろんである。
【０１４１】
本発明の第１乃至第３の実施形態において、主に、アナログ回路内のダイオード及び寄生ダイオードをＥＳＤ保護検証の対象として説明しているが、ロジック回路内のダイオードが含まれてもよいのはもちろんである。
【０１４２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１４３】
１，１Ａ，２，５：ＥＳＤ保護検証装置、３：記憶装置、７Ａ：制御部、７Ｂ：演算部、１０，２０：パッド選択部、１１：ダイオード抽出部、１２，１４：ダイオード情報調査／演算部、１３，１５，２４：エラー検出部、１６：検証終了判定部、１７，２６：エラー修正部、１８：ダイオードストリング抽出部、２１：ＦＥＴ抽出部、２２：ＦＥＴ情報調査部、２３：スナップバック電圧演算部、４０：ロジック回路領域、４１：ロジック回路、４５：アナログ回路領域、７９Ａ，７９Ｂ：ＥＳＤ保護回路、６８Ａ，６８Ｂ：ＥＳＤ保護用ダイオード、７０，９０：電界効果トランジスタ（スイッチ素子）、７５：寄生ダイオード、５０，５０Ａ，５０Ｂ，５３，５３Ａ，５３Ｂ，５６：パッド、６０，６１，６２，６５，８０：ダイオード、６９：ダイオードストリング。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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