(57)【要約】      （修正有）【課題】オン抵抗及びゲートリーク電流の小さいノーマリオフ特性を有し、且つ特性のばらつきが少ない電界効果半導体装置を提供する。【解決手段】第１の半導体層４と、前記第１の半導体層上に配置され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第２の半導体層５ａと、前記第２の半導体層上に配置され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第３の半導体層５ｂとを備える主半導体領域と、前記主半導体領域上に配置された第１の主電極６と、前記主半導体領域上に配置された第２の主電極７と、前記主半導体領域上における前記第１の主電極と前記第２の主電極との間に配置され且つ前記第３の半導体層を貫通する凹部と、前記凹部上に配置される金属酸化物半導体膜１０と、前記金属酸化物半導体膜上に配置されるゲート電極８と、を備えることを特徴とする電界効果半導体装置。【選択図】図１
2010199481.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する一方及び他方の主面と、
前記一方及び他方の主面間に配置された第１の半導体層（電子走行層）と、
前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第２の半導体層（第１の電子供給層）と、
前記第２の半導体層と前記一方の主面との間に配置され且つ前記第２の半導体層に格子整合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第３の半導体層（第２の電子供給層）と、
前記ヘテロ接合に基づいて前記第１の半導体層に形成される２次元キャリアガス層と、
を備える主半導体領域と、
前記主半導体領域の前記一方の主面上に配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極と、
前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極と、
前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置され且つ前記第３の半導体層を貫通する凹部と、
前記凹部上に配置され且つ前記２次元キャリアガス層のキャリアを低減させる導電型を有している金属酸化物半導体膜と、
前記金属酸化物半導体膜上に配置されるゲート電極と、
を備えることを特徴とする電界効果半導体装置。
【請求項２】
前記２次元キャリアガス層が、前記ヘテロ接合及び前記格子整合に基づいて前記第１の半導体層に形成されることを特徴とする請求項１記載の電界効果半導体装置。
【請求項３】
前記金属酸化物半導体膜は、前記２次元キャリアガス層の少なくとも一部が形成されることを阻止することを特徴とする請求項１又は２記載の電界効果半導体装置。
【請求項４】
前記凹部と前記ゲート電極との間に絶縁膜が形成されることを特徴とする請求項１乃至３のいずれか１項記載の電界効果半導体装置。
【請求項５】
互いに対向する一方及び他方の主面と、
前記一方及び他方の主面間に配置された第１の半導体層（電子走行層）と、
前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第２の半導体層と、
前記第２の半導体層と前記一方の主面との間に配置され且つ前記第２の半導体層に格子整合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第３の半導体層と、
前記ヘテロ接合に基づいて前記第１の半導体層に形成される２次元キャリアガス層と、
を備える主半導体領域と、
を有する電界効果半導体装置の製造方法であって、
前記第１の半導体層上に前記第２の半導体層をエピタキシャル成長させる工程と、
前記第２の半導体層上に前記第３半導体層を選択的にエピタキシャル成長させる工程と、
を備えることを特徴とする電界効果半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタ即ちＨＥＭＴ( High Electron Mobility Transistor)、２次元電子キャリアガス層を電流通路とするダイオード、メタル・セミコンダクタ電界効果トランジスタ即ちMESFET（Metal Semiconductor Filed Effect Transistor）等の電界効果半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種である従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮ等の窒化物半導体から成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮ等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。ＡｌＧａＮ等から成る電子供給層のバンドギャップはＧａＮ等から成る電子走行層のバンドギャップよりも大きく、またＡｌＧａＮ等から成る電子供給層の格子定数はＧａＮ等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として機能し、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
【０００３】
ところで、一般的な構成のＨＥＭＴは、ゲート電極にゲート制御電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン（normally - on）特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のＨＥＭＴの使い勝手は良くない。
【０００４】
そこで、ノーマリオフ（normally - off）特性を有するヘテロ接合電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、電子供給層にリセス（凹部）を形成し、このリセスで薄くなった電子供給層の上にゲート電極を形成する方法が知られている。
【０００５】
上記の方法に従ってリセスによって電子供給層が部分的に薄くなると、電子供給層の薄くなった部分のピエゾ分極及び自発分極に基づく電界が弱くなる。このため、リセスのために弱くなった電子供給層のピエゾ分極及び自発分極に基づく電界が、ゲート電極と電子供給層との間のビルトインポテンシャル（built−in potential）、即ち、ゲート電極のバイアス電圧がゼロの状態におけるゲート電極と電子供給層との間の電位差によって打ち消され、電子走行層のゲート電極に対向する部分から２ＤＥＧ層が消失する。この結果、ゲート電極にゲート制御電圧を加えない状態においてドレイン・ソース間がオフ状態になり、ノーマリオフ特性が得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１８３７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の方法を用いた場合、以下のような問題点がある。
上記の方法に従うＨＥＭＴの閾値は例えば＋１Ｖ以下のように比較的小さく、ノイズによって誤動作し易いという問題点、及びショットキー電極から成るゲート電極にプラスのゲート制御電圧が印加されると、比較的大きいリーク電流が流れるという問題点、電子供給層を薄くするためのドライエッチングによって電子走行層及び電子供給層の半導体結晶にダメージが生じ、ＨＥＭＴの電気的特性が劣化する問題点、リセスの深さのバラツキによって閾値電圧が大きく変化するという問題点、及びゲート電極の下の電子供給層（バリア層）の薄い部分は、ＨＥＭＴをオン状態（導通状態）にするための制御電圧がゲート電極に印加された時においても電子走行層に対して電子を供給する能力が低いため、ゲート電極に対向する電子走行層に電子濃度が十分に高い２DEG層を形成することができず、ドレイン電極とソース電極との間のオン抵抗が比較的高くなる。
【０００８】
上述のＨＥＭＴと同様な問題は、２ＤＥＧ層を利用したダイオード、及びＨＥＭＴ以外の電界効果半導体装置（例えばMESFET）等においてもある。
【０００９】
従って、本発明が解決しようとする課題は、オン抵抗及びゲートリーク電流の小さいノーマリオフ型の電界効果半導体装置が要求されていることであり、本発明は上記要求に応えることができ、特性のばらつきが少ない電界効果半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の発明者らは、ゲート電極と電子供給層との間にｐ型金属酸化物半導体膜を配置した電界効果半導体装置及びその製造方法を開発した（特願２００８−７３６０３）。本発明は、この発見に基づいてなされたものである。
【００１１】
請求項１の発明に係る電界効果半導体装置は、
互いに対向する一方及び他方の主面と、
前記一方及び他方の主面間に配置された第１の半導体層（電子走行層）と、
前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第２の半導体層と、
前記第２の半導体層と前記一方の主面との間に配置され且つ前記第２の半導体層に格子整合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第３の半導体層と、
前記ヘテロ接合に基づいて前記第１の半導体層に形成される２次元キャリアガス層と、
を備える主半導体領域と、
前記主半導体領域の前記一方の主面上に配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極と、
前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極と、
前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置され且つ前記第３の半導体層を貫通する凹部と、
前記凹部上に配置され且つ前記２次元キャリアガス層のキャリアを低減させる導電型を有している金属酸化物半導体膜と、
前記金属酸化物半導体膜上に配置されるゲート電極と、
を備えることを特徴とする。
【００１２】
また、請求項４の発明に係る電界効果半導体装置の製造方法は、
互いに対向する一方及び他方の主面と、
前記一方及び他方の主面間に配置された第１の半導体層（電子走行層）と、
前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第２の半導体層と、
前記第２の半導体層と前記一方の主面との間に配置され且つ前記第２の半導体層に格子整合され且つ前記第１の半導体層よりも格子定数が小さい材料で形成された第３の半導体層と、
前記ヘテロ接合に基づいて前記第１の半導体層に形成される２次元キャリアガス層と、
を備える主半導体領域と、
を有する電界効果半導体装置の製造方法であって、
前記第１の半導体層上に前記第２の半導体層をエピタキシャル成長させる工程と、
前記第２の半導体層上に前記第３半導体層を選択的にエピタキシャル成長させる工程と、
を備えることを特徴とする。
【発明の効果】
【００１３】
本発明の各請求項に係る発明によれば、オン抵抗及びゲートリーク電流の小さいノーマリオフ特性を有し、且つ特性のばらつきが少ない電界効果半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１のヘテロ接合型電界効果半導体装置を示す断面図である。
【図２】図１の実施例１のヘテロ接合型電界効果半導体装置の製造方法を示す工程断面図である。
【図３】図１の実施例１のヘテロ接合型電界効果半導体装置、及び２つの比較例のエネルギー準位図である。
【図４】本発明の実施例２のヘテロ接合型電界効果半導体装置を示す断面図である。
【図５】本発明のヘテロ接合型電界効果半導体装置の変形例を示す断面図である。
【発明を実施するための形態】
【００１５】
次に、図面を参照して本発明の実施形態に係るヘテロ接合型電界効果半導体装置及びその製造方法を説明する。
【実施例１】
【００１６】
図１に示す本発明の実施例１に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板１と、この基板１の一方の主面１ａの上にバッファ層２を介して順次に配置された第１の半導体層としての電子走行層４と第２の半導体層としての第１の電子供給層５ａと第３の半導体層としての第２の電子供給層５ｂとから成る主半導体領域３と、主半導体領域３の上に配置された第１の主電極としてのソース電極６、第２の主電極としてのドレイン電極７及びゲート電極８と、主半導体領域３の上に配置されたシリコン酸化物から成る絶縁膜９ａ及び９ｂと、本発明に従うｐ型金属酸化物半導体膜１０と、ゲートフィールドプレート１１と、キャップ層１２と、を備えている。このヘテロ接合型電界効果半導体装置は典型的なＨＥＭＴと異なる絶縁ゲート構造を有するが、典型的なＨＥＭＴと同様な原理で動作するので、ＨＥＭＴ又はＨＥＭＴ型半導体装置と呼ぶこともできる。以下、図１の各部を詳しく説明する。
【００１７】
基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、且つバッファ層２及び主半導体領域３のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
【００１８】
基板１の一方の主面１ａ上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
【００１９】
主半導体領域３は互いに対向する一方の主面１３と他方の主面１４とを有し、第１の半導体層としての電子走行層４は一方の主面１４側に配置され、第２の半導体層としての第１の電子供給層５ａ及び第３の半導体層としての第２の電子供給層５ｂは電子走行層４と他方の主面１３との間に配置されている。電子走行層４は、第１の窒化物半導体から成り、０．３〜１０μｍの厚さに形成されている。この電子走行層４は、この上の第１の電子供給層５ａとのヘテロ接合面の近傍に電流通路（チャネル）として機能する２次元キャリアガス層としての２次元電子ガス層（２ＤＥＧ層）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮ（窒化ガリウム）から成る。
【００２０】
なお、電子走行層４は、ＧａＮ以外の例えば
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００２１】
電子走行層４の上に形成された第１の電子供給層５ａは、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有する第２の窒化物半導体によって０〜２０ｎｍ、より好ましくは２〜１５ｎｍ、最も好ましくは５〜１０ｎｍ（例えば７ｎｍ）の厚さに形成されている。この実施例の第１の電子供給層５ａは、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ0.26Ｇａ0.74Ｎから成る。なお、第１の電子供給層５ａを、Ａｌ0.26Ｇａ0.74Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．１〜０．４である。
【００２２】
この第１の電子供給層５ａを、アンドープのＡｌxＩｎyＧａ1-x-yＮで形成する代りに、ｎ型（第１導電型）の不純物を添加したＡｌxＩｎyＧａ1-x-yＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００２３】
なお、第１の電子供給層５ａは、上述のヘテロ接合に基づいて電子走行層４に２ＤＥＧ層を生じるように形成しても良く、ヘテロ接合と格子整合（後述）との相乗作用に基づいて電子走行層４に２ＤＥＧ層を生じるように形成しても良い。
【００２４】
第１の電子供給層５ａの上に形成された第２の電子供給層５ｂは、第１の電子供給層５ａに格子整合するように形成され、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有する第３の窒化物半導体によって、好ましくは１０〜５０ｎｍ（例えば１８ｎｍ）の厚さに形成されている。なお、第２の電子供給層５ｂは、第１の電子供給層５ａと第２の電子供給層５ｂとの間の格子整合と、上記ヘテロ接合とに基づいて、電子供給層４に２ＤＥＧを生じさせ、或いは２ＤＥＧのキャリア濃度を高めることができる。そのため、第１の電子供給層５ａと第１の電子供給層５ｂとを合わせて電子供給層と言うことができる。この実施例の第２の電子供給層５ｂは、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ0.3Ｇａ0.7Ｎから成る。なお、第２の電子供給層５ｂを、Ａｌ0.3Ｇａ0.7Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．２〜０．５である。
【００２５】
第２の電子供給層５ｂの上に形成されたキャップ層１２は、第２の電子供給層５ｂの表面準位を低減するために形成され、第３の窒化物半導体によって１〜１５０ｎｍ（例えば４ｎｍ）の厚さに形成されている。キャップ層１２は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮから成る。なお、キャップ層１２にシリコンをドーピングしても良く、キャップ層１２をＧａＮ以外の例えば次式で示す窒化物半導体で形成することもできる。また、キャップ層１２を省略することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０≦ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０〜０．５である。
【００２６】
主半導体領域３の一方の主面１３にソース電極６及びドレイン電極７が配置され且つ凹部（リセス）１５が設けられている。凹部１５は、主半導体領域３の一方の主面１３のソース電極６及びドレイン電極７との間に形成され、且つ底面１６と対の側面１７とを有し、且つ第２の電子供給層５ｂを貫通するように形成されている。即ち、凹部１５の底面１６は、第１の電子供給層５ａの上面と接する。従って、凹部１５の底面１６と電子走行層４との間に第１の電子供給層５ａが存在する。
【００２７】
シリコン酸化物から成る第１の絶縁膜９ａは、主半導体領域３の一方の主面１３即ち第２の電子供給層５ｂの一方の主面のソース電極６、ドレイン電極７及び凹部１５が形成されている部分以外に配置されている。更に詳細には、シリコン酸化物から成る第１の絶縁膜９ａは、ＳｉＯX（ここで、ｘは１〜２の数値を示し、好ましくは２である。）から成り、好ましくはプラズマＣＶＤ（化学気相成長法）によって、好ましくは３００〜２０００ｎｍ（例えば５００ｎｍ）の厚さに形成され、圧縮応力即ち圧縮性歪み（例えば４．００×１０9ｄｙｎ／ｃｍ2）を発生する性質を有し、２次元キャリアガス層のキャリア濃度を高めるために寄与する。即ち、シリコン酸化物から成る第１の絶縁膜９ａの下にはＡｌＧａＮから成る電子供給層が配置されているので、シリコン酸化物から成る第１の絶縁膜９ａの圧縮応力が作用すると、この反作用で電子供給層に伸張性歪み即ち引張り応力が生じ、電子供給層のピエゾ分極が強められ、２次元電子ガス層（２ＤＥＧ層）における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極６とドレイン電極７との間の抵抗の低減に寄与する。シリコン酸化物から成る第１の絶縁膜９ａは凹部１５の中には配置されず、凹部１５に対応した開口を有する。シリコン酸化物から成る第１の絶縁膜９ａの開口の壁面即ち凹部１５の入口に隣接している側面は５〜６０度の傾斜を有している。
【００２８】
シリコン酸化物から成る第２の絶縁膜９ｂは、第１の絶縁膜９ａの上と凹部１５の中に配置されている。更に詳細には、第２の絶縁膜９ｂは、主半導体領域３の表面４とゲート電極１０との間に配置され、第１の絶縁膜９ａと同様にＳｉＯXから成り、好ましくは３〜２００ｎｍ（例えば１００ｎｍ）の厚さに形成される。第２の絶縁膜９ｂは、ゲートリーク電流の低減させるためのものであって、主半導体領域３の一方の主面１３の凹部１５において、ｐ型金属酸化物半導体膜１０と主半導体領域３の第１の電子供給層５ａとの間に配置されている部分と、凹部１５の側面１７を通って第１の絶縁膜９ａの上に延在している部分とを有する。
【００２９】
なお、シリコン酸化物から成る第１の絶縁膜９ａ及び第２の絶縁膜９ｂを、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域３の一方の主面１３の結晶ダメージを少なくし、表面準位（トラップ）を少なくし、電流コラプスを抑制するために、プラズマＣＶＤが最も優れている。また、第１の絶縁膜９ａ及び第２の絶縁膜９ｂをシリコン酸化物以外の別な絶縁材料（例えば酸化ハフニウム或いはシリコン窒化物）等で形成することもできる。
【００３０】
ソース電極６及びドレイン電極７は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面に例えばチタン（Ｔｉ）を所望の厚さ（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚さ（例えば３００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極６及びドレイン電極７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、主半導体領域３の第１の電子供給層５ａは極めて薄いので、この厚さ方向の抵抗は無視できるほど小さい。従って、ソース電極６及びドレイン電極７は、電流通路としての２ＤＥＧ層（図示せず）に電気的に結合されている。
【００３１】
ゲート電極８はｐ型金属酸化物半導体膜１０の上に被着された金属層から成り、凹部１５の底面１６に対してｐ型金属酸化物半導体膜１０を介して対向している。この実施例のゲート電極８は、酸化ニッケル（NiOｘ）から成るｐ型金属酸化物半導体膜１０の上に蒸着で形成された厚さ３０ｎｍのニッケル（Ni）層とその上に蒸着で形成された厚さ３００ｎｍの金（Au）層とから成る。酸化ニッケル（NiOｘ）から成るｐ型金属酸化物半導体膜１０とニッケル（Ni）層と金（Au）層との組み合せによってはゲートリーク電流を良好に低減することができる。しかし、ゲート電極８を、ニッケル（Ni）層と金（Au）層とチタン層との多層膜、又はアルミニウム層、又導電性を有するポリシリコン層等で形成することもできる。
【００３２】
ゲートフィールドプレート１１はゲート電極８に電気的に接続され且つゲート電極８と連続的に形成され、キャップ層１２の表面にシリコン酸化物から成る第１の絶縁膜９ａ、第２の絶縁膜９ｂ及びｐ型金属酸化物半導体膜１０を介して対向している。シリコン酸化物から成る第１の絶縁膜９ａ及び第２の絶縁膜９ｂは５〜６０度の傾斜側面を有するので、ゲートフィールドプレート１１とキャップ層１２との間隔は凹部１５の底面１６上のゲート電極８から離れるに従って徐々に増大している。これにより、ゲート電極８の端における電界集中の緩和を良好に達成できる。
【００３３】
本発明に従うｐ型金属酸化物半導体膜１０は、凹部１５の底面１６、側面１７及びシリコン酸化物から成る第１の絶縁膜９ａ及び第２の絶縁膜９ｂの一部を覆うように配置され、電子供給層よりも大きい抵抗率を有する金属酸化物半導体材料で形成され、好ましくは３〜１０００ｎｍ、より好ましくは１０〜５００ｎｍの厚さを有する。ｐ型金属酸化物半導体膜１０が３ｎｍよりも薄くなると、ノーマリオフ特性が良好に得られなくなり、１０００ｎｍよりも厚くなると、ゲート電極８の制御によるターンオン特性が悪くなる。
【００３４】
この実施例のｐ型金属酸化物半導体膜１０はマグネトロンスパッタリングで形成された厚さ２００ｎｍの酸化ニッケル（ＮｉＯx、ここでｘは任意の数値であり、例えば１である。）から成る。ｐ型金属酸化物半導体膜１０は、例えばマグネトロンスパッタにより形成され、マグネトロンスパッタリング装置内を、酸素を含む雰囲気（好ましくはアルゴンと酸素の混合ガス）とし、ニッケル酸化物（ＮｉＯ）をスパッタリングすることによって得ることができる。酸素を含む雰囲気でニッケル酸化物をスパッタリングすると、正孔濃度の高いｐ型金属酸化物半導体膜１０を容易に得ることができる。
【００３５】
酸素を含む雰囲気でニッケル酸化物をスパッタリングすることによって形成されたｐ型金属酸化物半導体膜１０は、従来のｐ型不純物が添加されたＧａＮよりも高い正孔濃度を有し、且つ比較的大きい抵抗率を有する。従って、ｐ型金属酸化物半導体膜１０は、ゲート電極８の下のポテンシャルを比較的高く引き上げて電子走行層４のゲート電極８の下の部分に２次元電子ガス層が形成されることを阻止する。或いは、ｐ型金属酸化物半導体膜１０は、ＨＥＭＴのゲート閾値をより高くすることができる。これにより、良好なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。また、ｐ型金属酸化物半導体膜１０はＨＥＭＴの動作時にゲートリーク電流（漏れ電流）の低減に寄与する。
【００３６】
図２は、本発明の実施例１に従うヘテロ接合型電界効果半導体装置の製造方法を示す工程断面図である。
【００３７】
まず、図２（Ａ）に示すように、Ｓｉ、ＳｉＣ、サファイア又はセラミック等から成る基板１を準備し、基板１の上にバッファ層２、電子走行層４及び第１の電子供給層５を順次エピタキシャル成長させる。
【００３８】
次に、図２（Ｂ）に示すように、第１の電子供給層５ａの上に形成した酸化膜をフォトリソ工程によりパターニングし、マスク２０を形成する。マスク２０は、ソース電極６、ドレイン電極７及びゲート電極８（凹部１５）を形成する箇所に形成される。
【００３９】
次に、図２（Ｃ）に示すように、第１の電子供給層５ａの上に、第２の電子供給層５ｂ及びキャップ層１２を順次エピタキシャル成長させる。第２の電子供給層５ｂとキャップ層１２とは、マスク２０によって第１の電子供給層５ａの全面には形成されないため、この工程を選択的エピタキシャル成長工程と言うことができる。
【００４０】
次に、図２（Ｄ）に示すように、周知のウェットエッチングによりマスク２０を除去した後、オーミック電極を全面に蒸着し、フォトリソ工程によるパターニングを行い、ソース電極６及びドレイン電極７を形成する。
【００４１】
次に、図２（Ｅ）に示すように、第１の絶縁膜９ａを全面に成膜し、フォトリソ工程を経て、ゲート電極８を形成する凹部１５周辺の第１の絶縁膜９ａを開口する。
【００４２】
次に、図２（Ｆ）に示すように、アニール工程によりソース電極６及びドレイン電極７を第１の電子供給層５ａにオーミック接続させた後、第２の絶縁膜９ｂを全面に成膜する。
【００４３】
次に、図２（Ｇ）に示すように、酸素を含む雰囲気中でマグネトロンスパッタを行い、フォトリソ工程によるパターニングを行い、ｐ型金属酸化物半導体膜１０を形成する。
【００４４】
次に、図２（Ｈ）に示すように、Ｎｉ及びＡｕを全面に蒸着し、フォトリソ工程によるパターニングを行い、ゲート電極８及びゲートフィールドプレート１１を形成する。
【００４５】
この実施例では、ｐ型金属酸化物半導体膜１０のパターニングがゲートフィールドプレート１１及びゲート電極８のパターニングと別工程で行われているが、これらを同時にパターニングすることもできる。
【００４６】
本発明の実施例１に従うヘテロ接合型電界効果半導体装置の製造方法は、第２の電子供給層５ｂを選択的エピタキシャル成長によって形成しているため、電子供給層を薄くして凹部１５を形成するためのドライエッチング工程を必要としない。従って、第１の電子供給層５ａにエッチングダメージが生じることを抑制でき、また、電子走行層４と凹部１５との間に存在する電子供給層の厚さの制御が容易である。
【００４７】
ｐ型金属酸化物半導体膜１０を上記酸化ニッケルで形成する代わりに、酸化鉄（ＦｅＯx、ここでｘは任意の数値であり、例えば２である。）、酸化コバルト（ＣｏＯx、ここでｘは任意の数値であり、例えば２である。）、酸化マンガン（ＭｎＯx、ここでｘは任意の数値であり、例えば１である。），及び酸化銅（ＣｕＯx、ここでｘは任意の数値であり、例えば１である。）から選択された少なくとも１つで形成することもできる。酸化ニッケル以外の金属酸化物から成るｐ型金属酸化物半導体膜も、酸素を含む雰囲気で金属材料をスパッタリングすることによって形成することが望ましい。
【００４８】
なお、ｐ型金属酸化物半導体膜１０を、酸素を含む雰囲気での金属材料のスパッタリングによって形成する代わりに、スパッタリング等で金属膜を形成し、しかる後金属膜を酸化することで形成することもできる。
【００４９】
また、ｐ型金属酸化物半導体膜１０を、上記マグネトロンスパッタ以外に反応性スパッタによって形成することもでき、周知の分子線エピタキシー（ＭＢＥ）法、パルスレーザ堆積（ＰＬＤ）法といった物理的蒸着法、或いは周知のＭＯＣＶＤ法等の化学的蒸着法によって成長させることもできる。
【００５０】
例えば、マグネトロンスパッタ法を用いれば、ｐ型金属酸化物半導体膜１０を高成膜速度で形成することができる。また、金属酸化物をターゲットとしてｐ型金属酸化物半導体膜１０を形成する場合、反応性スパッタ、ＥＣＲスパッタ又はレーザ部レーション等の物理的蒸着法を用いれば、膜組成を均一化することができる。また、ＭＢＥ法又はＰＬＤ法を用いれば、成膜速度が遅くなる一方で、膜組成に加え膜厚を均一化することができる。また、ＭＯＣＶＤ法を用いれば、ｐ型金属酸化物半導体膜１０を高成膜速度で形成することができ、凹部１５のような凹凸面においても膜厚を均一化することができる。以上のように、本発明におけるｐ型金属酸化物半導体膜１０は、物理的或いは化学的いずれの蒸着法を用いても形成することができる。
【００５１】
また、ｐ型金属酸化物半導体膜１０のｐ型特性を強めるために、ｐ型金属酸化物半導体膜１０に熱処理を施すこと、又はオゾンアッシング（ozone  ashing）処理を施すこと、又はO2（酸素）アッシング処理を施すこと、或いはｐ型金属酸化物半導体膜１０にO2をイオン注入し、活性化させることができる。
【００５２】
図１のヘテロ接合型電界効果半導体装置において、ゲート電極８にゲート制御電圧が印加されていないノーマリ時（ゲート電圧がゼロの時）には、たとえドレイン電極７の電位がソース電極６の電位よりも高くても、ゲート電極８に対応して凹部１５が設けられ、電子供給層がゲート電極８の下で薄くなり、且つｐ型金属酸化物半導体膜１０がゲート電極８と第１の電子供給層５ａとの間に配置されているので、ゲート電極８の下の電子走行層４に２ＤＥＧ層が形成されず、２ＤＥＧ層が分断され、ソース電極６とドレイン電極７との間はオフ状態になる。
【００５３】
図３（Ａ）は図１のヘテロ接合型電界効果半導体装置の凹部のエネルギー準位図、図３（Ｂ）は従来のショットキーゲート構造のＨＥＭＴ（以下比較例１と言う。）のエネルギー準位図、図３（Ｃ）はゲート電極直下の電子供給層を薄く加工した従来のショットキーゲート構造のＨＥＭＴつまり図１からｐ型金属酸化物半導体膜１０を除去した構造のＨＥＭＴ（以下比較例２と言う。）のエネルギー準位図を示す。これ等の図でＥFはフェルミ準位を示し、ＥCは伝導帯と禁止帯との境界レベルを示す。また、Ｎｉはゲート電極８、ＮｉＯはｐ型金属酸化物半導体膜１０、図３（Ａ）及び（Ｃ）のＡｌＧａＮは第１の電子供給層５ａ、図３（Ｂ）のＡｌＧａＮは第１の電子供給層５ａ及び第２の電子供給層５ｂ、ＧａＮは電子走行層４を示す。
【００５４】
図１のヘテロ接合型電界効果半導体装置においては、ゲート電極８の下の第１の電子供給層５ａは１０ｎｍ以下と薄いので、図３（Ｃ）と同様にゲート電極８の下の第１の電子供給層５ａに格子緩和が生じ、ピエゾ分極に起因する電荷が低減すると共にバルクの特性が薄れて自発分極に起因する電荷も低減する。第１の電子供給層５ａにおけるこれ等の電荷の低減はフェルミレベルの低下をもたらし、ゲート電極８の下のポテンシャルが相対的に上昇する。更に、ｐ型金属酸化物半導体膜１０が設けられているので、ゲート電極８の下のポテンシャルが図３（Ａ）に示すように引き上げられる。この結果、電子走行層４のゲート電極８に対向する部分に２次元キャリアガス層が形成されず、ノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。換言すれば、ノーマリ時において、凹部（リセス）１５の下の第１の電子供給層５ａの分極が、ｐ型金属酸化物半導体膜１０によって打ち消され、電子走行層４のゲート電極８に対向する部分に２次元キャリアガス層が形成されない。
【００５５】
ドレイン電極７の電位がソース電極６の電位よりも高い状態で、ゲート電極８とソース電極６との間に所定の閾値電圧よりも高い正のゲート制御電圧を印加すると、電子走行層４のゲート電極８に対向する部分にチャネル（電流通路）が形成される。即ち、ゲート電極８に正のゲート制御電圧が印加されると、ｐ型金属酸化物半導体膜１０に分極が生じ、ｐ型金属酸化物半導体膜１０の第１の電子供給層５ａ側に正孔が集まり、電子走行層４の第１の電子供給層５ａに接する側に電子が誘起され、チャネルが形成される。これにより、ソース電極６とドレイン電極７との間がオン状態になり、電子がソース電極６、第２の電子供給層５ｂ、第１の電子供給層５ａ、２ＤＥＧ層、チャネル、２ＤＥＧ層、第１の電子供給層５ａ、及びドレイン電極７の経路で流れる。周知のように第１の電子供給層５ａは極く薄いので、この厚さ方向には電子がトンネル効果で通過する。
【００５６】
ｐ型金属酸化物半導体膜１０は絶縁物と見なすこともできるものであり、従来のｐ型ＧａＮ等よりも大きい抵抗率を有する。このため、ノーマリオフ時にゲート電極８を通る電流を大幅に制限する。ｐ型金属酸化物半導体膜１０及び第２の絶縁膜９ｂを設けない従来のHEMTのドレイン・ソース間電圧が３００Vの時のゲートリーク電流は約１×１０-5（A/mm）であるのに対し、ｐ型金属酸化物半導体膜１０を設け、第２の絶縁膜９ｂを設けない場合のドレイン・ソース間電圧が３００Vの時のゲートリーク電流は約１×１０-9（A/mm）であった。また、図１のようにｐ型金属酸化物半導体膜１０及び第２の絶縁膜９ｂを設けた場合のドレイン・ソース間電圧が３００Vの時のゲートリーク電流は約０．７×１０-9（A/mm）であった。これから明らかなようにｐ型金属酸化物半導体膜１０を設けると、ノーマリオフ特性が改善されるのみでなく、ゲートリーク電流も低減される。また第２の絶縁膜９ｂを設けると、ゲートリーク電流が更に低減される。
【００５７】
図１の実施例１のヘテロ接合型電界効果半導体装置は次の効果を有する。
（１）酸素を含む雰囲気でスパッタリング（マグネトロンスパッタ又は反応性スパッタ）によって形成されたｐ型金属酸化物半導体膜１０は、従来のｐ型不純物が添加されたＧａＮよりも高い正孔濃度を有する。この高い正孔濃度を有するｐ型金属酸化物半導体膜１０は、ゲート電極８の下のポテンシャルを良好に引き上げ、ノーマリ時にゲート電極８の下の電子走行層４に２次元電子ガス層が形成されることを良好に抑制する。これにより、良好なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。
（２）ｐ型金属酸化物半導体膜１０は比較的高い抵抗率（絶縁性）を有し、且つ比較的厚く（例えば１０〜５００ｎｍ）形成されている。このため、ヘテロ接合型電界効果半導体装置の動作時におけるゲートリーク電流が低減し、ヘテロ接合型電界効果半導体装置の耐圧が向上し、信頼性が向上する。なお、ｐ型金属酸化物半導体膜１０を比較的厚く形成しても閾値電圧が負側にシフトすることはない。特に、ｐ型金属酸化物半導体膜１０が酸化ニッケル（NiOｘ）から成り、ゲート電極８がニッケル（Ni）層と金（Au）層とから成る場合に、ゲートリーク電流の低減効果が良好に得られる。
（３）選択的エピタキシャル成長を行うためのマスク２０はウェットエッチングにより除去する。このウェットエッチングによって第１の電子供給層５ａに生じるダメージは、ドライエッチングによるダメージと比べて無視できるほど少ないため、電気的特性の劣化が少ないヘテロ接合型電界効果半導体装置を得ることができる。
（４）選択的エピタキシャル成長によって第１の電子供給層５ａを形成することで、ドライエッチングによる制御に比べて、電子供給層５ａの厚さを高精度に制御することができる。そのため、電気的特性のばらつきが少ないヘテロ接合型電界効果半導体装置を得ることができる。
（５）ゲート電極８と主半導体領域３との間に、ｐ型金属酸化物半導体膜１２よりも高い抵抗率を有する第２の絶縁膜９ｂを有するので、ゲートリーク電流が大幅に低減する。また、この第２の絶縁膜９ｂは、第１の第１の電子供給層５ａを覆っているので、第１の電子供給層５ａの表面が安定化し、電流コラプスの低減を図ることができる。
（６）ｐ型金属酸化物半導体膜１０に熱処理を施すこと、又はオゾンアッシング（ozone  ashing）処理を施すこと、又はO2（酸素）アッシング処理を施すこと、或いはｐ型金属酸化物半導体膜１０にO2をイオン注入し、活性化させることによって、ｐ型金属酸化物半導体膜１０のｐ型特性（正孔濃度）を容易に強めることができる。そのため、ｐ型金属酸化物半導体膜１０が、ゲート電極８の下のポテンシャルを引き上げる効果が強くなり、比較的大きな閾値電圧を有する電界効果半導体装置を得ることができる。
【実施例２】
【００５８】
図４に示す実施例２に従うヘテロ接合型電界効果半導体装置は、変形された第２の絶縁膜９ｃを有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された第２の絶縁膜９ｃは、凹部１５の中においては図１の第２の絶縁膜９ｃと同一に配置されているが、凹部１５の外においては第１の絶縁膜９ａの下に配置されている。第１の絶縁膜９ａ及び第２の絶縁膜９ｃは共にシリコン酸化物から成るので、図４の第１の絶縁膜９ａと第２の絶縁膜９ｃとの積層部分は、図１の第１の絶縁膜９ａ及び第２の絶縁膜９ｂとの積層部分と同様に機能する。
【００５９】
この実施例２のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果を有する。
【００６０】
以上、本発明の実施形態の一例について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、各実施例或いは各変形例の組合せが可能である。例えば、図５（Ａ）に示すように第２の絶縁膜９ｂをｐ型金属酸化物半導体膜１０の下のみに形成しても良く、図５（Ｂ）に示すように第２の絶縁膜９ｂを形成しなくてもノーマリオフ特性を得ることができる。また、第１の電子供給層５ａの厚さは不均一でも良く、多層構造としても良いし、ソース電極６及びドレイン電極７の直下において第１の電子供給層５ａは形成しなくても良い。また、キャップ層１２は形成しなくても良い。
【符号の説明】
【００６１】
１    基板
２    バッファ層
３    主半導体領域
４    電子走行層（第１の半導体層）
５ａ  第１の電子供給層（第２の半導体層）
５ｂ  第２の電子供給層（第３の半導体層）
６    ソース電極
７    ドレイン電極
８    ゲート電極
９ａ  第１の絶縁膜
９ｂ、９ｃ  第２の絶縁膜
１０  ｐ型金属酸化物半導体膜
１１  ゲートフィールドプレート
１２  キャップ層
１５  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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