(57)【要約】【課題】動作速度を向上させる半導体記憶装置を提供すること。【解決手段】データを保持可能なメモリセル７と、前記メモリセル７に接続されたビット線ＢＬと、読み出し動作時において前記メモリセル７に対し同一データにつき複数回センスを行うセンスアンプ４と、電流経路の一端に前記センスアンプ４が接続され、前記電流経路の他端に前記ビット線ＢＬが接続されたｎチャネル型ＭＯＳトランジスタ５と、前記ｎチャネル型ＭＯＳトランジスタ５のゲートに第１電圧、又は前記第１電圧より高い第２電圧のいずれかを印加する制御部２とを具備し、読み出し時において前記制御部２は前記ゲートに対し前記第１電圧を与える事で前記ｎチャネル型ＭＯＳトランジスタ５をＯＮ状態とし、且つ１回目の前記センスの後から２回目の前記センスが行われる前まで前記第２電圧を印加する。【選択図】      図１
2010009722.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートを含み、閾値に応じて２値以上のデータを保持可能なメモリセルと、
前記メモリセルに接続されたビット線と、
読み出し動作時において前記メモリセルに対し、同一データにつき複数回センスを行うセンスアンプと、
電流経路の一端に前記センスアンプが接続され、前記電流経路の他端に前記ビット線が接続されたｎチャネル型ＭＯＳトランジスタと、
前記ｎチャネル型ＭＯＳトランジスタのゲートに第１電圧、又は前記第１電圧より高い第２電圧のいずれかを印加する制御部と
を具備し、読み出し時において前記制御部は、前記ゲートに対し前記第１電圧を与える事で前記ｎチャネル型ＭＯＳトランジスタをＯＮ状態とし、且つ１回目の前記センスの後から２回目の前記センスが行われる前まで前記第２電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御部は、前記センスアンプにより前記メモリセルがＯＮ状態と判断されたビット線に流れる第１電流の最小値と、前記メモリセルがＯＦＦ状態と判断されたビット線に流れる第２電流の最大値とに応じて、前記ゲートに前記第２電圧を与える期間を変化させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、前記センスアンプにより前記メモリセルがＯＮ状態と判断されたビット線に流れる第１電流の最小値と、前記メモリセルがＯＦＦ状態と判断されたビット線に流れる第２電流の最大値とに応じた電圧を、前記第２電圧として前記ゲートに与える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記センスアンプは、電流経路の一端が外部電源に接続され、ゲートにＯＮ状態で第３電流が流れるｐチャネル型ＭＯＳトランジスタと、前記電流経路の他端に接続され、前記ｐ型ＭＯＳトランジスタが前記ＯＮ状態で１データ、ＯＦＦ状態で０データを保持するラッチ回路とを更に備え、
前記読み出し時において、前記センスアンプにより前記メモリセルがＯＮ状態と判断された場合には第１電流が流れ、ＯＦＦ状態と判断された場合には第２電流が流れる前記ビット線に対し、前記センスアンプは、前記制御部が前記ゲートに前記第２電圧を与えた後、第１期間、又は第２期間のいずれか長い期間が経過した後に前記２回目のセンスを行い、
前記第１期間は、前記ゲートに印加する電圧を前記第２電圧から前記第１電圧に切替えた後、前記第１電流が前記第３電流より大きくなった時点で終了し、前記第２期間は、前記ゲートに印加する電圧を前記第２電圧から前記第１電圧に切替えた後、前記第２電流が前記第３電流より小さくなった時点で終了する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。例えば、読み出し動作時におけるビット線の制御方法に関する。
【背景技術】
【０００２】
従来からＮＡＮＤ型フラッシュメモリは、メモリセルアレイとセンスアンプと、メモリセルアレイとセンスアンプを電気的に繋ぐビット線などで構成されている。このメモリセルアレイには、電荷蓄積層、及び制御ゲートを備えたメモリセルが複数形成されている。
【０００３】
また近年、情報量の増加に伴う、メモリ容量の増加を要求されることが多くなってきている。
【０００４】
そこで、この要求に対しメモリセルアレイを増設することでメモリ容量を増やしてきた。そして、メモリ容量の増加に伴い、増加する消費電力を抑制するため、種々の手法が採用されてきた（特許文献１参照）。
【０００５】
しかし、ＮＡＮＤ型フラッシュメモリの専有面積を現状レベルに維持しつつ、容量増加の需要に応えようとすると、メモリセルを更に微細化しなければならず、またビット線の実長が長くなる。そしてメモリセルの微細化は、メモリセルの特性の悪化の原因となり、ビット線が長くなることは、ビット線ＢＬの寄生抵抗及び容量の増大の原因となる。その結果、ＮＡＮＤ型フラッシュメモリのデータの読み出し速度が低下するという問題があった。
【特許文献１】特開２００６−７９８０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、動作速度を向上させる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートを含み、閾値に応じて２値以上のデータを保持可能なメモリセルと、前記メモリセルに接続されたビット線と、読み出し動作時において前記メモリセルに対し同一データにつき複数回センスを行うセンスアンプと、電流経路の一端に前記センスアンプが接続され、前記電流経路の他端に前記ビット線が接続されたｎ型チャネルＭＯＳトランジスタと、前記ｎチャネル型ＭＯＳトランジスタのゲートに第１電圧、又は前記第１電圧より高い第２電圧のいずれかを印加する制御部とを具備し、読み出し時において前記制御部は前記ゲートに対し前記第１電圧を与える事で前記ｎチャネル型ＭＯＳトランジスタをＯＮ状態とし、且つ１回目の前記センスの後から２回目の前記センスが行われる前まで前記第２電圧を印加する。
【発明の効果】
【０００８】
本発明によれば、動作速度を向上させる半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
[第１の実施形態]  
この発明に第１の実施形態に係る半導体記憶装置及びその製造方法について図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１１】
＜ＮＡＮＤ型フラッシュメモリの構成＞
図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、制御部２、ロウデコーダ３、センスアンプ４、及びｎチャネルＭＯＳトランジスタ５を備えている。まずメモリセルアレイ１について説明する。
【００１２】
＜メモリセルアレイ１の構成例＞  
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルを備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。
【００１３】
以下、メモリセルアレイ１の構成の詳細について図１を参照しつつ説明する。図示するようにメモリセルアレイ１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル７を備えている。ＮＡＮＤセル７の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル７を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１５】
図１では、１行のＮＡＮＤセル７のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル７が設けられても良い。この場合、同一列にあるＮＡＮＤセル７は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００１６】
＜メモリセルトランジスタＭＴの閾値分布について＞  
次に上記メモリセルトランジスタＭＴの閾値分布について図２を用いて説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００１７】
図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。
【００１８】
メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。
【００１９】
＜メモリセルトランジスタＭＴの電流分布について＞  
次に、上記メモリセルトランジスタＭＴに流れる電流分布について、図３を用いて説明する。図３は、横軸に電流分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２０】
図３に示すように、各々のメモリセルトランジスタＭＴは、ロウデコーダ３から与えられる電圧に応じて、オン状態とオフ状態とのいずれかの状態を取る。そして、オン状態であるメモリセルトランジスタＭＴ（以下ＯＮセルと称することがある）には電流Ｉｃｅｌｌ（ｏｎ）が流れ、オフ状態にあるメモリセルトランジスタＭＴ（以下ＯＦＦセルと称することがある）には電流Ｉｃｅｌｌ（ｏｆｆ）が流れる。このようにメモリセルトランジスタＭＴは、オン又はオフ状態に応じて流れる電流値が変化し、Ｉｃｅｌｌ（ｏｎ）＞Ｉｃｅｌｌ（ｏｆｆ）なる関係がある。
【００２１】
電流Ｉｃｅｌｌ（ｏｎ）及びＩｃｅｌｌ（ｏｆｆ）はそれぞれ、一定の幅を持って分布する。すなわち、これらの電流にはばらつきが存在する。これは、メモリセルトランジスタＭＴ自身の特性のバラつきや、ビット線の線幅にバラつき等を原因とするものである。
【００２２】
そして、オン状態であるメモリセルトランジスタＭＴに流れる電流Ｉｃｅｌｌ（ｏｎ）の最小値Ｉｃｅｌｌ（ｏｎ）ｍｉｎには、Ｉｃｅｌｌ（ｏｎ）ｍｉｎ＞ＲｅａｄＬｅｖｅｌなる関係がある。また、オフ状態であるメモリセルトランジスタＭＴに流れる電流Ｉｃｅｌｌ（ｏｆｆ）の最大値Ｉｃｅｌｌ（ｏｆｆ）ｍａｘには、Ｉｃｅｌｌ（ｏｆｆ）ｍａｘ＜ＲｅａｄＬｅｖｅｌなる関係がる。またなお、ＲｅａｄＬｅｖｅｌは後述するセンスアンプ４がデータを‘０’と判定するか‘１’と判定するかの基準となる電流の値である。また、電流Ｉｃｅｌｌ（ｏｎ）ｍａｘと電流Ｉｃｅｌｌ（ｏｆｆ）ｍｉｎとの比を以下、ＯＮ／ＯＦＦ比とする。すなわち、電流Ｉｃｅｌｌ（ｏｆｆ）ｍｉｎの絶対値が大きい程、ＯＮ／ＯＦＦ比が小さくなり、これに対して電流Ｉｃｅｌｌ（ｏｎ）ｍａｘの絶対値が大きい程、ＯＮ／ＯＦＦ比が大きくなる。また、メモリセルトランジスタＭＴにおいてＯＮ／ＯＦＦ比が大きい程、読み出し時における誤読み出しが少なくなる。
【００２３】
＜制御部２の構成例について＞  
次に図１に戻って、制御部２の説明を行う。制御部２は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、図示せぬホスト（host）から与えられた制御信号に基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。ここで制御信号とは、例えばコマンド及びロウアドレスなどであり、制御部２は例えばロウアドレスをロウデコーダ３に出力する。また制御部２は、図示せぬ電圧発生回路を含む。電圧発生回路は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生し、ＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ３に供給する。更に制御部２はビット線ドライバ６を備える。ビット線ドライバ６は、ｎチャネルＭＯＳトランジスタ５のゲートに、該ｎチャネルＭＯＳトランジスタ５の閾値よりも大きな電圧を印加する。
【００２４】
＜ロウデコーダ３の構成例について＞  
ロウデコーダ３は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部２から与えられたロウアドレスに基づいてメモリセルアレイ１のロウ方向を選択する。つまり、制御部２から与えられるロウアドレスに基づいてセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ１５に対し電圧を印加する。
【００２５】
図１に示すように、ロウデコーダ３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ１１、１２、及びワード線ＷＬ毎に設けられたワード線ドライバ１３を備える。
【００２６】
セレクトゲート線ドライバ１１は、ロウアドレス（ページアドレス）のデコード結果に応じて、セレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。つまり、セレクトゲート線ドライバ１１は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介してそれぞれ必要とされる電圧を選択トランジスタＳＴ１のゲートに転送する。
【００２７】
セレクトゲート線ドライバ１２は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。更に消去時では、セレクトゲート線ＳＧＳ１を介して０[Ｖ]が選択トランジスタＳＴ２のゲートに転送される。
【００２８】
次に、ワード線ドライバ１３について説明する。ワード線ドライバ１３は、ページアドレスのデコード結果に応じて、ワード線ＷＬを介し、必要とする電圧をメモリセルトランジスタＭＴの制御ゲートへと転送する。
【００２９】
以下、読み出し時におけるワード線ドライバ１３の動作について説明する。
【００３０】
＜読み出し時におけるワード線ドライバ１３の動作＞  
読み出し動作において、選択ワード線に対応するワード線ドライバ１３は、選択ワード線ＷＬに電圧ＶＣＧＲを転送する。他方、非選択ワード線に対応するワード線ドライバ１３は、非選択ワード線ＷＬに電圧ＶＲＥＡＤを転送する。
【００３１】
電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴのデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。電圧ＶＣＧＲは、読み出そうとするデータに応じて変化される。
【００３２】
例えば、選択ワード線ＷＬがワード線ＷＬ０の場合、選択ワード線ＷＬ０に対応するワード線ドライバ１３は、選択ワード線ＷＬ０に電圧ＶＣＧＲを転送する。他方、非選択ワード線ＷＬ１〜ＷＬ１５に対応するワード線ドライバ１３は、非選択ワード線ＷＬ１〜ＷＬ１５に電圧ＶＲＥＡＤを転送する。なお、電圧ＶＣＧＲは図２で説明した電圧Ｖ０１に相当する。
【００３３】
＜センスアンプ４の構成例について＞  
センスアンプ４は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３４】
図４は、センスアンプ４の回路図の一例である。図示するように、センスアンプ４は、ｎチャネルＭＯＳトランジスタ２１、２３、２４、２５、２９、ｐチャネル型ＭＯＳトランジスタ２０、２２、２６、キャパシタ素子２７、及びラッチ回路２８を備えている。
【００３５】
ＭＯＳトランジスタ２０の電流経路の一端は、ノードＮ＿ＶＤＤに接続され、他端はノードＮ１に接続され、ゲートには信号ＩＮＶが与えられる。ＭＯＳトランジスタ２４の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号ＢＬＸが与えられる。ノードＮ２はＭＯＳトランジスタ５の電流経路を介してビット線ＢＬに接続される。ＭＯＳトランジスタ２１の電流経路の一端はノードＮ１に接続され、他端はノードＮ３に接続され、ゲートには信号ＨＬＬが与えられる。ＭＯＳトランジスタ２５の電流経路の一端はノードＮ２に接続され、他端はノードＮ３に接続され、ゲートには信号ＸＸＬが与えられる。ノードＮ３は、ＭＯＳトランジスタ２０、及び２１を介してノードＮ＿ＶＤＤに接続される。キャパシタ素子２７の一方電極はノードＮ３に接続され、他方電極はノードＮ＿ＶＳＳに接続される。ＭＯＳトランジスタ２２の電流経路の一端は、ノードＮ＿ＶＤＤに接続され、他端はノードＮ４に接続され、ゲートには信号ＳＴＢが与えられる。ＭＯＳトランジスタ２６の電流経路の一端は、ノードＮ４に接続され、他端はノードＮ５を介してラッチ回路２８に接続され、ゲートはノードＮ３に接続される。ＭＯＳトランジスタ２３の一端は、ビット線ＢＬに接続され、ゲートには信号ＩＮＶが与えられる。ＭＯＳトランジスタ２９の一端は、ＭＯＳトランジスタ２３の他端に接続され、他端はノードＮ＿ＶＳＳに接続され、ゲートには信号ＧＲＳが与えられる。そして、ＭＯＳトランジスタ２３は、ラッチ回路２８の保持するデータに応じて、オン、又はオフ状態に切替わる。すなわち、ラッチ回路２８が保持するデータが‘１’データである場合、ＭＯＳトランジスタ２３はオン状態となるので、信号ＧＲＳとして‘Ｈ’レベルがＭＯＳトランジスタ２９のゲートに与えられ、該ＭＯＳトランジスタ２９がオン状態となることにより、ビット線ＢＬをノードＮ＿ＶＳＳに接続する。また、ラッチ回路２８が保持するデータが‘０’データである場合、ＭＯＳトランジスタ２３はオフ状態を維持するので、信号ＧＲＳとして‘Ｈ’レベルがＭＯＳトランジスタ２９のゲートに与えられ、該ＭＯＳトランジスタ２９がオン状態となっても、ビット線ＢＬはノードＮ＿ＶＳＳに接続されることはない。
【００３６】
なお、ノードＮ＿ＶＤＤはセンスアンプ４の電源電圧ノードとして機能し、例えばＶＤＤの電圧が与えられている。電圧ＶＤＤはＮＡＮＤ型フラッシュメモリの内部電源（例えば２．２[Ｖ]）である。またノードＮ＿ＶＳＳは、センスアンプ４の設置ノードとして機能し、例えばＶＳＳの電圧が与えられている。電圧ＶＳＳは接地電位（０Ｖ）である。
【００３７】
＜ＭＯＳトランジスタ５について＞  
ｎチャネルＭＯＳトランジスタ５の各々は、ビット線ＢＬとセンスアンプ４とを接続する。すなわち、各々のＭＯＳトランジスタ５は、電流経路の一端が対応するビット線ＢＬに接続され、電流経路の他端が対応するセンスアンプ４に接続される。また、ゲートにはビット線ドライバ６の発生する信号ＢＬＣが与えられる。そして、ＭＯＳトランジスタ５がオン状態とされることにより、ビット線ＢＬとセンスアンプ４とが電気的に接続される。
【００３８】
＜ＮＡＮＤ型フラッシュメモリの読み出し動作について＞  
次に、上記構成のＮＡＮＤ型フラッシュメモリの読み出し動作について、以下、説明する。
【００３９】
＜センスアンプ４の動作について＞  
まず、読み出し時におけるセンスアンプ４の動作について図５乃至図８を用いて説明する。図５乃至図８は、センスアンプ４の回路図である。
【００４０】
データの読み出し時にセンスアンプ４は、メモリセルトランジスタＭＴがオン状態、すなわちビット線ＢＬとソース線ＳＬとが導通状態となることによって流れる電流Ｉｃｅｌｌ（ｏｎ）をセンスすることで、読み出しデータを‘１’と判定する。これに対し、メモリセルトランジスタＭＴがオフ状態、すなわちビット線ＢＬとソース線ＳＬとが非導通状態となった場合には、電流Ｉｃｅｌｌ（ｏｆｆ）をセンスして、読み出しデータを‘０’と判定する。
【００４１】
なお、読み出し動作の間ＢＬＸは電圧（Ｖｔ＋０．７Ｖ）、ＸＸＬは電圧（Ｖｔ＋０．９Ｖ）とされる。信号ＩＮＶは、例えば０［Ｖ］または電圧ＶＤＤのいずれか値である。そして、信号ＩＮＶとして、０［Ｖ］の電圧が与えられる場合の信号を‘Ｌ’レベルとし、電圧ＶＤＤが与えられる場合の信号を‘Ｈ’レベルとする。つまり、信号ＩＮＶはノードＮ５の電位に応じて‘Ｌ’、または‘Ｈ’いずれかの信号をとる。換言すれば、信号ＩＮＶは、ノードＮ５に接続されたラッチ回路２８の状態に応じて‘Ｌ’、または‘Ｈ’いずれかの信号をとる。信号ＢＬＣはビット線ＢＬドライバ６により制御され、電圧（Ｖｔｎ＋０．５Ｖ）または電圧（Ｖｔｎ＋０．６Ｖ）のいずれかとされる。また、信号ＨＬＬは、電圧（Ｖｔ＋ＶＤＤ）以上、または０Ｖのいずれか値である。また更に、信号ＧＲＳは、例えば０［Ｖ］またはＶＤＤ[Ｖ]のいずれか値である。そして、信号ＧＲＳとして、０［Ｖ］の電圧が与えられる場合の信号を‘Ｌ’レベルとし、ＶＤＤ[Ｖ]が与えられる場合の信号を‘Ｈ’レベルとする。ＶｔはＭＯＳトランジスタ２０乃至２５の閾値電圧であり、ＶｔｎはＭＯＳトランジスタ５の閾値電圧である。また、信号ＳＴＢは０[Ｖ]、または電圧ＶＤＤいずれかの値をとる。なお、上記信号ＢＬＸ、ＸＸＬ、ＨＬＬは制御部２から各々与えられる。
【００４２】
まず、‘１’読み出しを行う場合につき、ＣＡＳＥＩとして、以下説明する。なお、本実施形態に係るセンスアンプ４は、センスアンプ４に接続された全てのビット線ＢＬに流れる電流の変動を、センスする。つまり、センスアンプ４は、全ビット線ＢＬに対して一括してデータの読み出しを行う方式を用いる。
【００４３】
（ＣＡＳＥＩ）  
初めに、図５に示すように、ビット線ＢＬのプリチャージが行われる。以下では、プリチャージレベルＶＰＲＥが０．５Ｖである場合を仮定する。
【００４４】
図示するように、ノードＮ５の電圧は０[Ｖ]であるため、ＭＯＳトランジスタ２０のゲートに信号ＩＮＶとして‘Ｌ’レベルが与えられる。そしてＭＯＳトランジスタ２４のゲートに電圧（Ｖｔ＋０．７Ｖ）が与えられる。これにより、ＭＯＳトランジスタ２０、及び２４がそれぞれオン状態とされる。すると、ＮＡＮＤセル７は導通状態にあるから、ＭＯＳトランジスタ２０、ノードＮ１、ＭＯＳトランジスタ２４、ノードＮ２、及びＭＯＳトランジスタ５の電流経路を介して、ビット線ＢＬに電流が流れる。その結果、ビット線ＢＬの電位は例えば０．５Ｖ程度となる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は例えば０．５Ｖに固定される。また、ＭＯＳトランジスタ２１のゲートに電圧（Ｖｔ＋ＶＤＤ）が与えられ、ＭＯＳトランジスタ２１がオン状態とされる。これにより、容量素子２７が充電され、ノードＮ３の電位はＶＤＤ[Ｖ]程度となる。ＭＯＳトランジスタ２２、２３はオフ状態である。
【００４５】
次に、図６に示すように、ノードＮ３のディスチャージが行われる。すなわち、ＭＯＳトランジスタ２１がオフ状態となる。すると、ノードＮ３からビット線ＢＬに流れる電流によって、ノードＮ３が放電され、その電位は約０．７Ｖ程度に低下する。この時、ノードＮ３を流れる電流を電流Ｉｓｅｎとする。
【００４６】
引き続き、図７に示すように、ノードＮ２の電位が０．７Ｖ以下に低下しようとすると、ＭＯＳトランジスタ２０がオン状態となるため、ノードＮ＿ＶＤＤから電流を供給しはじめる。その結果、ノードＮ２の電位は０．７Ｖに維持される。
【００４７】
次に図８に示すように、データのセンスが行われる。図示するように、ＭＯＳトランジスタ２２のゲートに信号ＳＴＢとして０[Ｖ]が与えられ、オン状態とされる。また、ノードＮ３の電位が０．７Ｖであるので、ＭＯＳトランジスタ２６がオン状態となる。よって、ラッチ回路２８は電圧ＶＤＤを維持することで、ＭＯＳトランジスタ２０のゲートには信号ＩＮＶとして‘Ｈ’レベルが与えられることによりオフ状態となり、ＭＯＳトランジスタ２３がオン状態となる。そして、ＭＯＳトランジスタ２９がオン状態となることで、ノードＮ３の電位は０Ｖとなる。よって、ラッチ回路２８が電圧ＶＤＤを維持し続ける。すなわちラッチ回路２８は‘１’データを保持し続ける。また、ビット線ＢＬからＭＯＳトランジスタ２３、２９を介してノードＮ＿ＶＳＳに電流が流れ、ビット線ＢＬの電位は０Ｖとなる。
【００４８】
以上のようにデータの読み出し動作は、ノードＮ３を流れる電流をセンスアンプ４によりセンスすることによって行われる。換言すれば、ビット線ＢＬに流れる電流をセンスすることによってデータの読み出し動作が行われる。
【００４９】
すなわち、‘１’データと判定するか‘０’データと判定するかの判断基準となるノードＮ３の電流を電流Ｉｔｒｉｐと呼ぶとすると、Ｉｔｒｉｐ≦Ｉｓｅｎとなった場合に、ＭＯＳトランジスタ２６はオン状態となり、ラッチ回路２８には‘０’データが格納される。なお、電流Ｉｔｒｉｐの値は、ＭＯＳトランジスタ２６の閾値により変化させることができる。なお、図３で前述したＲｅａｄ  Ｌｅｖｅｌは電流Ｉｔｒｉｐに相当する。
【００５０】
また、本実施形態では、各データを読み出す際において、図５乃至図８に示したプリチャージ、ディスチャージ、及びセンスまでの処理が少なくとも２回行われる。以下、１回目のプリチャージからセンスまでの処理を行う期間を期間Ｔ１と呼び、２回目のプリチャージからセンスまでの処理を行う期間を期間Ｔ２と呼ぶ。そして２回目のセンスを行う場合には、まず１回目の読み出しにおいて、セル電流の流れやすいメモリセルトランジスタＭＴについて読み出しを行い、次に流れにくいメモリセルトランジスタＭＴについて読み出しを行う。これは、ソース線ＳＬのノイズ（変動）の影響を抑える為であり、２回目の読み出しでは、１回目の読み出しでオン状態となったメモリセルトランジスタＭＴをオフ状態とさせつつ、読み出しが行われる。
【００５１】
なお、センスアンプ４により２回目のセンスにおいて、‘１’データと読み出された場合であっても、ＭＯＳトランジスタ２０はオン状態を維持する。このため、ビット線ＢＬは例えば０．５Ｖの値に固定される。
【００５２】
（ＣＡＳＥＩＩ）  
次に‘０’データの読み出しを行う場合につき、ＣＡＳＥIIとして、以下説明する。  
この場合、ビット線ＢＬに電流は‘１’データの読み出し時に比べ、殆ど流れず、ビット線ＢＬの電位は０．５Ｖを維持する。すなわち、ビット線ＢＬからソース線ＳＬに電流Ｉｃｅｌｌ（ｏｆｆ）を流しながら、ビット線ＢＬの電位は０．５Ｖに固定される。そして、ノードＮ３の電位は、ＶＤＤ[Ｖ]を維持する。従って、ＭＯＳトランジスタ２６はオフ状態となり、ラッチ回路２８は電位０Ｖを維持する。これにより、ＭＯＳトランジスタ２０がオン状態、ＭＯＳトランジスタ２３がオフ状態となり、ノードＮ３の電位は２．０Ｖを維持し、ラッチ回路２８は電圧０Ｖを保持し続ける。すなわち、ＭＯＳトランジスタ２６がオフ状態であるので‘０’データの読み出し時、ノードＮ３に流れる電流Ｉｓｅｎの値は、ＭＯＳトランジスタ２６に流れる電流Ｉｔｒｉｐの値よりも小さい。換言すれば、電流Ｉｃｅｌｌ（ｏｆｆ）は、電流Ｉｔｒｉｐよりも小さい。
【００５３】
なお、１回目のプリチャージからセンスが完了（ＭＯＳトランジスタ２３がオン状態とされる）するまでの期間を、期間Ｔ１と呼ぶ。
【００５４】
＜ビット線ドライバ６の動作ついて＞  
次に、読み出し動作時におけるビット線ドライバ６の動作について、図９及び図１０を用いて説明する。図１０はビット線ドライバ６の動作を示すフローチャートである。また図９は、ＭＯＳトランジスタ５のゲートに与える電圧のタイムチャートであり、横軸に時間をとり、縦軸に電圧を示したグラフである。
【００５５】
まず、時刻ｔ０においてビット線ドライバ６は、データの読み出しにあたってビット線ＢＬのプリチャージを開始すべく、全ビット線ＢＬに対応するＭＯＳトランジスタ５のゲートに、信号ＢＬＣを与える（図９、時刻ｔ０）。これにより時刻ｔ１において信号ＢＬＣは電圧Ｖｔｎまで上昇する（図９、時刻ｔ１）。その後、ビット線ドライバ６は信号ＢＬＣを上昇させ、時刻ｔ２において電圧（Ｖｔｎ＋０．５Ｖ）に達する（図９、時刻ｔ２）。つまり、電圧（Ｖｔｎ＋０．５Ｖ）をＭＯＳトランジスタ５のゲートに印加する。その後、時刻ｔ２から時刻ｔ３間において、ビット線ドライバ６は信号ＢＬＣとして電圧（Ｖｔｎ＋０．５Ｖ）を印加し続ける（図１０、ステップＳ０）。
【００５６】
次に、ビット線ドライバ６はセンスアンプ４が１回目のセンスを終了しているかを確認する（Ｓ１）。ステップＳ１の結果、センスアンプ４がまだ１回目のセンスを終了していない場合（Ｓ１、ＮＯ）、ビット線ドライバ６は、ＭＯＳトランジスタ５のゲートに電圧（Ｖｔｎ＋０．５Ｖ）を印加し続ける。
【００５７】
ステップＳ１において、センスアンプ４が１回目のセンスを終了している場合（Ｓ１、ＹＥＳ）、時刻ｔ３においてビット線ドライバ６は、信号ＢＬＣとして、ＭＯＳトランジスタ５のゲートに期間Ｔ１における値より大きい電圧（Ｖｔｎ＋０．６Ｖ）を印加する（Ｓ２、図９、時刻ｔ３）。
【００５８】
その後、ビット線ドライバ６は、期間Ｔｏｖｅｒ、すなわち時刻ｔ４が経過しているかを確認する（Ｓ３）。ステップＳ３の結果、期間Ｔｏｖｅｒ、すなわち時刻ｔ４が経過していない場合（Ｓ３、ＮＯ）、ビット線ＢＬドライバ６は、ＭＯＳトランジスタ５のゲートに電圧（Ｖｔｎ＋０．６Ｖ）を印加し続ける。
【００５９】
そして、ステップＳ３の結果、期間Ｔｏｖｅｒ、すなわち時刻ｔ４が経過している場合（Ｓ３、ＹＥＳ）、ビット線ＢＬドライバ６は信号ＢＬＣの電位を電圧（Ｖｔ＋０．６）から電圧（Ｖｔｎ＋０．５Ｖ）へと戻す（Ｓ４、図９、時刻ｔ４）。
【００６０】
なお、期間Ｔｏｖｅｒとは、ビット線ＢＬドライバ６が、ＭＯＳトランジスタ５に流れる電流を増幅させるため、該ＭＯＳトランジスタ５のゲートに電圧（Ｖｔｎ＋０．６Ｖ）を印加する期間の長さである。つまり、ビット線ドライバ６により電圧（Ｖｔｎ＋０．６Ｖ）を与えられたことにより期間Ｔｏｖｅｒの間、ビット線ＢＬにはより多くの電流量が流れる。
【００６１】
＜読み出し動作の全体の流れについて＞  
上記説明したビット線ＢＬに流れる電流の様子を踏まえ、ＮＡＮＤ型フラッシュメモリの読み出し動作の全体の流れについて以下説明する。
【００６２】
（読み出し動作その１）  
まず、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴが‘１’データを保持し、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴが‘０’データを保持する場合について、図１１を用いて説明する。図１１は、読み出し時におけるビット線ＢＬ（ｎ＋１）の電位及び電流Ｉｂｌ、ビット線ＢＬｎの電位、信号ＢＬＣの電位、並びにワード線ＷＬの電位の変化を示すタイムチャートである。
【００６３】
（ステップ１：スタート）  
図示するように、時刻ｔ０において読み出しが開始される。時刻ｔ０においてロウデコーダ３は、選択ワード線ＷＬに電圧ＶＣＧＲを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。この結果、非選択ワード線に接続されるメモリセルトランジスタＭＴはオン状態となり、選択ワード線に接続されるメモリセルトランジスタＭＴは、保持するデータに応じてオン状態またはオフ状態となる。
【００６４】
またビット線ドライバ６は、信号ＢＬＣとして電圧Ｖｔｎを発生する。その結果、ビット線ＢＬに対応したＭＯＳトランジスタ５がオン状態となる。従って、ビット線ＢＬとノードＮ２とが電気的に接続される。ここで、電圧ＶｔｎはＭＯＳトランジスタ５の閾値である。
【００６５】
（ステップ２：プリチャージ）  
次にセンスアンプ４は、時刻ｔ１においてビット線ＢＬに対しプリチャージを行う。そのためビット線ドライバ６は、時刻ｔ１において信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）とする。その結果、前述したように、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴは‘１’データを保持してオン状態であるため、ビット線ＢＬｎとソース線ＳＬとの間には電流Ｉｃｅｌｌ（ｏｎ）が流れ、時刻ｔ２においてビット線ＢＬｎの電位は例えば０．５Ｖとされる。この際のセンスアンプ４の動作は図５に示した通りである。
【００６６】
他方、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴは‘０’データを保持するため、オフ状態にある。よって、ビット線ＢＬ（ｎ＋１）とソース線ＳＬとの間には、電流Ｉｃｅｌｌ（ｏｆｆ）が流れ、時刻ｔ２においてビット線ＢＬ（ｎ＋１）の電位は０．５Ｖで固定される。
【００６７】
（ステップ３：１回目のセンス）  
次にセンスアンプ４は、時刻ｔ２を経過したのち１回目のセンスを、図８で説明したように行う。ビット線ＢＬｎに接続されたセンスアンプ４では、図５及び図６で説明したディスチャージが行われ、Ｉｓｅｎ（Ｉｃｅｌｌ）＞Ｉｔｒｉｐとなるので、ＭＯＳトランジスタ２６がオン状態となって、ラッチ回路２８には‘１’データが保持される。
【００６８】
他方、ビット線ＢＬ（ｎ＋１）に接続されたセンスアンプ４ではディスチャージが行われず、Ｉｓｅｎ（Ｉｃｅｌｌ）＜Ｉｔｒｉｐである。従って、ＭＯＳトランジスタ２６はオフ状態となって、ラッチ回路２８には‘０’データが保持される。
【００６９】
（ステップ４：ビット線のリカバリ）
次に時刻ｔ３において、ビット線ＢＬドライバ６は、信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）から電圧（Ｖｔｎ＋０．６Ｖ）へと切り替える。ビット線ＢＬドライバ６は、時刻ｔ３から期間Ｔｏｖｅｒが経過する時刻ｔ４までの期間、電圧（Ｖｔｎ＋０．６Ｖ）を印加し続ける。また、ビット線ＢＬｎに対応するセンスアンプ４のＭＯＳトランジスタ２３がオン状態になる。その結果、ビット線ＢＬｎの電位は０Ｖに低下する。これに対し、ビット線ＢＬ（ｎ＋１）に対応するセンスアンプ４のＭＯＳとランジスタ２３はオフ状態である。つまり、ビット線ＢＬ（ｎ＋１）は、０．５Ｖを維持しようとする。しかし、隣接するビット線ＢＬｎとの電位差に起因して、ビット線ＢＬｎの電位は一時的に降下する。この際の、時刻ｔ３以降におけるビット線ＢＬ（ｎ＋１）の電圧とその電流との関係の詳細について図１２を用いて説明する。
【００７０】
図１２は、ビット線ＢＬｎ及びビット線ＢＬ（ｎ＋１）に接続されたそれぞれのＮＡＮＤセル７の回路図である。
【００７１】
前述したように、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴは‘０’データを保持するため、ビット線ＢＬ（ｎ＋１）の電位は０．５Ｖに維持される。他方、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴは‘１’データを保持するため、ＢＬｎの電位は、約０Ｖまで低下する。すると時刻ｔ３において、ビット線ＢＬｎとＢＬ（ｎ＋１）との間に生じる電位差により、ビット線ＢＬｎとＢＬ（ｎ＋１）との間に存在する線間容量３０に電流が流れる（以下、電流Ｉｃｂｌとする）。その結果、ビット線ＢＬ（ｎ＋１）の電位は、時刻ｔ３から線間容量３０を充電するまでの期間、一時的に低下する。
【００７２】
すると、一時的に電圧が降下したビット線ＢＬ（ｎ＋１）に流れる電流Ｉｂｌは、図１２より  
Ｉｂｌ＝Ｉｃｅｌｌ＋Ｉｃｂｌ…（１）  
となる。つまり、（１）式より、電流Ｉｃｂｌが発生するため、図１１に示すようにビット線ＢＬ（ｎ＋１）に流れる電流Ｉｂｌは、メモリセルトランジスタＭＴに流れるＩｃｅｌｌ（＝Ｉｃｅｌｌ（ｏｆｆ））よりも、一時的に大きくなる。これにより、ビット線ＢＬ（ｎ＋１）の電位が０．５Ｖにまで充電される。従って、センスアンプ４においてセンスを行うためには、過渡的に流れる電流Ｉｃｂｌがゼロとなって、Ｉｂｌ＝Ｉｃｅｌｌとなるまで待つ必要がある。なぜなら、Ｉｂｌ＝ＩｓｅｎがＩｃｅｌｌと異なっていると、センスアンプ４において誤読み出しが生じる恐れがあるからである。以下、この待機時間をリカバリ時間と呼ぶ。リカバリ時間は、ＭＯＳトランジスタ２３がオン状態とされてから、ＩｂｌがＩｃｅｌｌに戻るまでの期間、つまり、ビット線ＢＬ（ｎ＋１）の電位が０．５Ｖに戻るまでの期間と等しいことが望ましい。しかし、必ずしもＩｂｌ＝Ｉｃｅｌｌとなるまでの期間でなければならないわけでは無く、Ｉｓｅｎ＝Ｉｂｌ≦Ｉｔｒｉｐとなるまでの期間でありさえすれば良い。
【００７３】
次に、時刻ｔ４においてゲートに印加される電圧が電圧（Ｖｔｎ＋０．６Ｖ）から電圧（Ｖｔｎ＋０．５Ｖ）に切替わると同時に、電流Ｉｂｌは一時的に電流Ｉｃｅｌｌ（ｏｆｆ）よりも小さくなった後、再度電流Ｉｔｒｉｐよりも大きくなる。その後ビット線ＢＬ（ｎ＋１）の電位が０．５Ｖに達すると、時刻ｔ６で電流Ｉｂｌは電流Ｉｔｒｉｐよりも小さくなり、電流Ｉｃｅｌｌ（ｏｆｆ）のレベルに達する。すなわち、Ｉｔｒｉｐ≦Ｉｓｅｎ＝Ｉｂｌ＝Ｉｃｅｌｌとなる。
【００７４】
なお図１１に示すように、ビット線ＢＬ（ｎ＋１）のリカバリ時間は時刻ｔ３から、Ｉｓｅｎ≦Ｉｔｒｉｐとなる時刻ｔ６までの期間である。なお、期間Ｔｏｖｅｒの長さは、上記リカバリ時間よりも短くても、長くてもよい。
【００７５】
（ステップ５：２回目のセンス）  
次に、図１１に戻って２回目のセンスについて説明する。時刻ｔ３から少なくともリカバリ時間が経過した後、センスアンプ４は時刻ｔ８で２回目のセンスを行う。すなわち、図５乃至図８に示すプリチャージ、及びディスチャージが行われ、時刻ｔ３において２回目のセンスが行われる。２回目のセンスは、１回目のセンスにおいて、‘０’データと判定したメモリセルトランジスタＭＴについてのみ行う。すなわち、１回目のセンスにおいて‘１’データと判定したメモリセルトランジスタＭＴについては２回目のセンスを行わず、当該メモリセルトランジスタＭＴに接続されたビット線ＢＬの電位は、例えば０Ｖに固定される。
【００７６】
（読み出し動作その２）  
次に、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴが‘０’データを保持し、またビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴが、実際には‘１’データを保持しているにも関わらず、１回目のセンスにおいて‘０’データと判定された場合について説明する。
【００７７】
このように、‘１’データを保持しているにも関わらず、読み出しデータが‘０’データと判定される理由について以下簡単に説明する。メモリセルトランジスタＭＴに流れる電流は、ビット線ＢＬの線幅の大小に起因する抵抗のバラつきによりバラつくことが多い。このため、例え閾値が同じであったとしても、ビット線ＢＬに流れる電流Ｉｂｌの値が異なる。換言すれば、メモリセルトランジスタＭＴに流れる電流Ｉｃｅｌｌの値が異なる。更には、各々のメモリセルトランジスタＭＴが有する特性のバラつきにより同じオン状態であってもメモリセルトランジスタＭＴを流れる電流量に図３のような分布が生じる。つまり、図示するように１回目のセンスにおいて、特性が良いメモリセルトランジスタＭＴ程大きな電流が流れやすいといった現象が起こる。そして、本実施形態に係るセンスアンプ４はデータの読み出し時において、前述したように全ビット線ＢＬに対して一括してデータの読み出しを行う方式を採用する。このため１回目のセンス時にビット線ＢＬに流れる電流量は、電圧をセンスする方式に比べて大きい。よって、ソース線ＳＬの電位が０Ｖよりも上昇してしまう。このため、オン状態であるメモリセルトランジスタＭＴが接続されたビット線ＢＬの電位は０Ｖよりも高い電位となる場合がある。
【００７８】
更に、メモリセルトランジスタＭＴの特性が他と比較して悪いと、ビット線ＢＬの電位が更に降下しにくくなる。その結果、上記図８で説明したセンス時にＭＯＳトランジスタ２６のゲートにおける電位が降下しないため、ＭＯＳトランジスタ２６はオフ状態となる。このため、ラッチ回路２８は‘０’データを保持し続ける。すなわち、センスアンプ４は、読み出しデータを誤って‘０’データと判定することがある。以下、この場合について上記説明した、読み出し動作その１と異なる動作のみ説明する。
【００７９】
（ステップ１：プリチャージ）  
時刻ｔ１においてセンスアンプ４は、ビット線ＢＬに対しプリチャージを行う。そのためビット線ドライバ６は、時刻ｔ１において信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）とする。その結果、前述したように、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴは‘０’データを保持してオフ状態であるため、ビット線ＢＬｎとソース線ＳＬとの間には電流Ｉｃｅｌｌ（ｏｆｆ）が流れ、時刻ｔ２においてビット線ＢＬｎの電位は０．５Ｖとされる。この際のセンスアンプ４の動作は図５に示した通りである。
【００８０】
同様に、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴにおいても‘０’データを保持するため、オフ状態にある。よって、ビット線ＢＬ（ｎ＋１）とソース線ＳＬとの間にも、電流Ｉｃｅｌｌ（ｏｆｆ）が流れ、時刻ｔ２においてビット線ＢＬ（ｎ＋１）の電位は０．５Ｖで固定される。
【００８１】
（ステップ２：１回目のセンス）  
次に時刻ｔ２を経過したのち１回目のセンスを行う。そしてビット線ＢＬ（ｎ＋１）は例えば０．５Ｖで固定されているため、ビット線ＢＬ（ｎ＋１）に接続されたセンスアンプ４では、図５及び図６で説明したディスチャージは行われない。これにより、Ｉｓｅｎ（Ｉｃｅｌｌ）＜Ｉｔｒｉｐとなるので、ＭＯＳトランジスタ２６がオフ状態となって、ラッチ回路２８には‘０’データが保持される。
【００８２】
同様に、ビット線ＢＬ（ｎ＋１）に接続されたセンスアンプ４でもディスチャージが行われず、Ｉｓｅｎ（Ｉｃｅｌｌ）＜Ｉｔｒｉｐである。従って、ＭＯＳトランジスタ２６はオフ状態となって、ラッチ回路２８には‘０’データが保持される。
【００８３】
このため、ビット線ＢＬｎ、及びビット線ＢＬ（ｎ＋１）において、それぞれソース線ＳＬにＩｃｅｌｌ（ｏｆｆ）が流れる。このため、ビット線ＢＬｎ及び、ビット線ＢＬ（ｎ＋１）はそれぞれ０．５Ｖを維持する。このため、図１１において、ビット線ＢＬｎとそれに隣接するビット線ＢＬ（ｎ＋１）との間に電位差は生じず、電流Ｉｃｂｌは流れることはない。
【００８４】
（ステップ３：ビット線のリカバリ）
次に時刻ｔ３において、ビット線ＢＬドライバ６は、信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）から電圧（Ｖｔｎ＋０．６Ｖ）へと切り替える。ビット線ＢＬドライバ６は、時刻ｔ３から期間Ｔｏｖｅｒが経過する時刻ｔ４までの期間、電圧（Ｖｔｎ＋０．６Ｖ）を印加し続ける。このため、時刻ｔ３から時刻ｔ７の間、ビット線ＢＬ（ｎ＋１）がオーバーチャージされる。このため、ビット線ＢＬ（ｎ＋１）に流れる電流Ｉｂｌの値は電流Ｉｔｒｉｐよりも大きくなる。そして、時刻ｔ３から期間Ｔｏｖｅｒ後、すなわち時刻ｔ４において信号ＢＬＣを電圧（Ｖｔｎ＋０．５Ｖ）に戻す。これにより、ビット線ＢＬ（ｎ＋１）の電流Ｉｂｌの値が電流Ｉｔｒｉｐよりも小さくなる。その後、時刻ｔ５で電流Ｉｂｌの値は電流Ｉｔｒｉｐよりも大きな値になる。
【００８５】
（ステップ５：２回目のセンス）  
次に、時刻ｔ７でセンスアンプ４は、１回目のセンスについてオフ状態と読んだビット線ＢＬに２回目のセンスを行う。本動作は、図１４の場合と同じである。なお、上記説明した２回目のセンスのタイミングにおいて、図１２の時刻ｔ５と図１３の時刻ｔ４との関係は、ｔ５＞ｔ４に限らず、ｔ５＜ｔ４、若しくはｔ５＝ｔ４の場合もあり得る。
【００８６】
＜本発明に係る効果＞  
上記のように、第１の実施形態に係る半導体記憶装置によれば、以下（１）の効果が得られる。  
（１）読み出し時間を短縮出来る（その１）。  
本実施形態に係る半導体記憶装置の効果につき、比較例として１回目のセンスと２回目のセンス通して、ＭＯＳトランジスタ５のゲートに与える信号ＢＬＣが電圧（Ｖｔｎ＋０．５Ｖ）で固定されている場合を挙げて説明する。
【００８７】
図１４は読み出し時における、信号ＢＬＣが電圧（Ｖｔｎ＋０．５Ｖ）で一定である場合のビット線ＢＬ（ｎ＋１）の電位及び電流Ｉｂｌ、ビット線ＢＬｎの電位、信号ＢＬＣの電位、並びにワード線ＷＬの電位の変化を示すタイムチャートである。以下、センスアンプ４によりビット線ＢＬｎがオン状態と読まれ、電圧ＶＳＳにまで電位降下を生じ、これに対しビット線ＢＬ（ｎ＋１）は、オフ状態と読まれた場合について説明する。なお、時刻ｔ０から時刻ｔ３までの各ノードの電圧変化は、図１３と同じであるため説明を省略する。
【００８８】
図示するように時刻ｔ３において、ビット線ドライバが信号ＢＬＣを電圧（Ｖｔｎ＋０．５Ｖ）のまま一定の値を維持する。このため、一時的に電圧降下が生じたビット線ＢＬ（ｎ＋１）の電位が設定電圧（例えばプリチャージレベル）、すなわち０．５Ｖにまで上昇するまでの時間が掛かる。これは、ビット線ＢＬ（ｎ＋１）の電位が０．５Ｖから降下したにもかかわらず、ＭＯＳトランジスタ５のゲート電位が一定であるからである。言い換えれば、ビット線ＢＬ（ｎ＋１）を充電するための電流Ｉｂｌが、本実施形態の場合に比べて十分でないからである。そのため、電流Ｉｃｂｌの値が小さく、線間容量の充電に長時間を要する。これにより、ビット線ＢＬ（ｎ＋１）に流れる電流Ｉｂｌは、時刻ｔ３において電流Ｉｔｒｉｐより大きくなったのち、電流Ｉｔｒｉｐよりも小さくなるのは時刻ｔ８となる。すなわち、リカバリ時間が長くなる。
【００８９】
そして、この比較例におけるリカバリ時間は、前述した全ビット線ＢＬに対する一括読み出しにおいて、約半分ほどの時間を占める。そして、近年ビット線ＢＬの微細化による高抵抗化やメモリ増設に伴うビット線ＢＬ長の増加による容量増加などに起因したこのリカバリ時間の更なる増加が、読み出し時間の増加を招いていた。なお、読み出し時間とは、センスアンプ４が、ビット線ＢＬに流れる電流を２回センスするまでに掛かる時間のことであり、２０から３０[μｓｅｃ]程度である。
【００９０】
この点につき、本実施形態における半導体記憶装置であると、上記リカバリ時間の短縮を実現することができる。本実施形態に係る半導体記憶装置であると、ビット線ＢＬドライバ６によりＭＯＳトランジスタ５のゲートに与えられる信号ＢＬＣの電圧を可変とすることで、ＭＯＳトランジスタ５の電流駆動力を高め、これによりビット線ＢＬ（ｎ＋１）に流れる電流Ｉｂｌを大きくすることができる。つまり電流Ｉｃｂｌが大きくなるため、ビット線ＢＬｎとビット線ＢＬ（ｎ＋１）との間に生じた電位差に相当する線間容量の充電を促進することができる。すなわち、リカバリ時間の短縮が可能となる。この様子を比較例のリカバリ時間と併せて図１５に示す。
【００９１】
図１５に、信号ＢＬＣを電圧（Ｖｔｎ＋０．５Ｖ）に固定した場合におけるＯＦＦセルのリカバリ時間（図中（Ａ）：比較例）、並びに信号ＢＬＣを期間Ｔｏｖｅｒの間、電圧（Ｖｔｎ＋０．６Ｖ）を与えた場合におけるＯＦＦセルのリカバリ時間（図中（Ｂ）：本実施形態）を示す。横軸はビット線ＢＬに流れる電流Ｉｃｅｌｌを示し、縦軸はリカバリ時間を示す。
【００９２】
図中（Ａ）に示すように、比較例のリカバリ時間は、Ｉｃｅｌｌ（ｍｉｎ）に相当する３０ｎＡにおいて、１１．２μｓｅｃである。これに対し、図中（Ｂ）に示すように、本実施形態のリカバリ時間は、３０ｎＡにおいて、９μｓｅｃ程度である。つまり、比較例のリカバリ時間と比べて、２．２μｓｅｃ程度短縮出来る。
【００９３】
また図１５に、信号ＢＬＣを期間Ｔｏｖｅｒの間、電圧（Ｖｔｎ＋０．６Ｖ）とした場合における、ＯＮセルのリカバリ時間を、グラフ（Ｃ）として示す。図中（Ｃ）に示すように、本実施形態のリカバリ時間は、７０ｎＡにおいて、約６．５μｓｅｃ程度である。つまり、上記図３で説明したように、セル特性における電流分布が、ＯＦＦセルに流れるＩｃｅｌｌ（ｏｆｆ）ｍａｘを３０ｎＡ、ＯＮセルに流れるＩｃｅｌｌ（ｏｎ）ｍｉｎを７０ｎＡである場合、電流Ｉｔｒｉｐを５０ｎＡとすると、ＯＮセルのリカバリ時間は、比較例に挙げた半導体記憶装置に係るリカバリ時間、及び本実施形態に係るＯＦＦセルのリカバリ時間と比べて短い。すなわち、本実施形態に係る半導体記憶装置において２回目のセンスを行うためには、センスアンプ４により１回目にＯＦＦセルと読み出された、ビット線ＢＬに対して約９μｓｅｃ程度待機してからセンスすればよい。
【００９４】
なお、ＯＮセル、ＯＦＦセルを判定する電流Ｉｔｒｉｐの値は、オン状態であるＭＯＳトランジスタ２６のゲートに流れる電流であると同時に、ＯＦＦセルに流れる電流の最大値とＯＮセルに流れる電流の最小値の中間値でもある。
【００９５】
[第２の実施形態]  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第１の実施形態と同様、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本実施形態は、図３において、前述したＯＮ／ＯＦＦ比が上記第１の実施形態よりも小さいメモリセルトランジスタＭＴに対して、上記第１の実施形態を適用したものである。すなわち以下では、メモリセルトランジスタＭＴの特性が、上記第１の実施形態に比べ悪い場合におけるリカバリ時間について説明する。また、上記第１の実施形態と異なる点についてのみ説明する。
【００９６】
図１６に、メモリセルトランジスタＭＴに流れる電流分布を示す。図１６は横軸に電流分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。図示するように、メモリセルトランジスタＭＴの特性においてＯＮセルのＩｃｅｌｌ（ｏｎ）ｍｉｎが５０ｎＡ、ＯＦＦセルのＩｃｅｌｌ（ｏｆｆ）ｍａｘが３０ｎＡである。この際、オン状態となったＭＯＳトランジスタ２６のゲートに流れる電流Ｉｔｒｉｐ、すなわちＲｅａｄ  Ｌｅｖｅｌの値を、Ｉｃｅｌｌ（ｏｎ）ｍｉｎとＩｃｅｌｌ（ｏｆｆ）ｍａｘとの中間とする。つまり、電流Ｉｔｒｉｐの値を例えば４０ｎＡとする。
【００９７】
なお、ビット線ＢＬドライバ６がＭＯＳトランジスタ５のゲートに与える信号ＢＬＣの電圧、及びその期間Ｔｏｖｅｒ、並びにビット線ＢＬドライバ６の動作は同じであるため説明を省略する。
【００９８】
＜本発明に係る効果＞  
上記のように、第２の実施形態に係る半導体記憶装置によれば、以下（２）の効果が得られる。  
（２）読み出し時間を短縮出来る（その２）。  
本実施形態に係る半導体記憶装置であると、上記図１６に示した特性を有するメモリセルトランジスタＭＴであっても、ＯＦＦセルのリカバリ時間を短縮することができる。
【００９９】
本実施形態に係るＮＡＮＤ型フラッシュメモリのリカバリ時間について、図１７を用いて説明する。図１７は横軸にビット線電流Ｉｂｌをプロットし、縦軸にリカバリ時間をプロットしたグラフである。図１７における（Ａ）のグラフは、比較例として、読み出し時における信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）一定とした場合を示す。また（Ｂ）、及び（Ｃ）のグラフは、本実施形態の場合におけるＯＮセル、及びＯＦＦセルのリカバリ時間をそれぞれ示す。なお、（Ｂ）、及び（Ｃ）のグラフは、期間Ｔｏｖｅｒにおける信号ＢＬＣの電位が電圧（Ｖｔｎ＋０．６Ｖ）であり、期間Ｔｏｖｅｒの長さが４μｓｅｃである場合を示している。
【０１００】
上記説明した図１７中の（Ａ）に示すように、比較例に挙げたビット線ＢＬ（ｎ＋１）のリカバリ時間は、Ｉｃｅｌｌ（ｏｆｆ）ｍｉｎに相当する３０ｎＡにおいて、１４．８μｓｅｃである。これに対し、図中（Ｂ）に示すように、本実施形態に係るビット線ＢＬ（ｎ＋１）のリカバリ時間は、３０ｎＡにおいて、１２．６μｓｅｃ程度である。つまり、比較例のリカバリ時間と比べて、２．２μｓｅｃ程度短縮出来る。
【０１０１】
図中（Ｃ）に示すように、本実施形態に係るオン状態と読まれたビット線ＢＬ（ｎ＋１）のリカバリ時間は、７０ｎＡにおいて、約９．５μｓｅｃ程度である。つまり、セル特性における電流分布においてＩｃｅｌｌ（ｏｆｆ）ｍａｘを３０ｎＡ、Ｉｃｅｌｌ（ｏｎ）ｍｉｎを５０ｎＡである場合、電流Ｉｔｒｉｐを４０ｎＡとすると、ＯＮセルのリカバリ時間は、比較例に挙げた半導体記憶装置に係るリカバリ時間、及び本実施形態に係るＯＦＦセルのリカバリ時間と比べて短い。すなわち、本実施形態に係る半導体記憶装置において２回目のセンスを行うためには、センスアンプ４により１回目にＯＦＦセル、又はＯＮセルと読み出されたそれぞれビット線ＢＬに対して約１２．６μｓｅｃ程度待機してからセンスすればよい。
【０１０２】
[第３の実施形態]  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第１、２の実施形態と同様、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。以下では、上記第１、２の実施形態と異なる点についてのみ説明する。
【０１０３】
本実施形態では、上記第１の実施形態で説明した図９において、ビット線ＢＬドライバ６がＭＯＳトランジスタ５のゲートに与える信号ＢＬＣの期間Ｔｏｖｅｒを５μｓｅｃ、または３μｓｅｃとする。つまり、期間Ｔｏｖｅｒを上記第１、第２の実施形態よりも短く、または長くする。なお、本実施形態におけるメモリセルトランジスタＭＴの特性は、上記第２の実施形態で説明した図１６と同様である。また、上記第１、第２の実施形態と同様、１回目のセンス後に期間Ｔｏｖｅｒの間ＭＯＳトランジスタ５のゲートに電圧（Ｖｔｎ＋０．６Ｖ）が与えられる。
【０１０４】
＜本発明に係る効果＞  
上記のように、第３の実施形態に係る半導体記憶装置によれば、以下（３）、又は（４）の効果が得られる。  
（３）読み出し時間を短縮しつつ、低消費電力化を図れる。  
本実施形態に係る半導体記憶装置であると、信号ＢＬＣの期間Ｔｏｖｅｒを上記第１、第２の実施形態で説明した４μｓｅｃよりも短い、３μｓｅｃとした場合であっても上記図１６に示した特性を有するメモリセルトランジスタＭＴのリカバリ時間を短縮することができる。
【０１０５】
本実施形態に係るＮＡＮＤ型フラッシュメモリのリカバリ時間について、図１８を用いて説明する。図１８は横軸にビット線電流Ｉｂｌをプロットし、縦軸にリカバリ時間をプロットしたグラフである。図１８における（Ａ）のグラフは、比較例として、読み出し時における信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）一定とした場合を示す。また（Ｂ）、及び（Ｃ）のグラフは、本実施形態の場合におけるＯＮセル、及びＯＦＦセルのリカバリ時間をそれぞれ示す。なお、（Ｂ）、及び（Ｃ）のグラフは、期間Ｔｏｖｅｒにおける信号ＢＬＣの電位が電圧（Ｖｔｎ＋０．６Ｖ）であり、期間Ｔｏｖｅｒの長さが３μｓｅｃである場合を示している。
【０１０６】
図１８に示す（Ａ）は、上記第２の実施形態の図１８で説明した（Ａ）と同様、図１６に示す特性を有するメモリセルトランジスタＭＴであるためリカバリ時間は、Ｉｃｅｌｌ（ｏｆｆ）ｍａｘである３０ｎＡにおいて、１４．８μｓｅｃである。これに対し、図中Ｂに示すように、本実施形態に係る信号ＢＬＣにおいて、電圧（Ｖｔｎ＋０．６Ｖ）を与える期間Ｔｏｖｅｒを３μｓｅｃとした場合のリカバリ時間は、Ｉｃｅｌｌ（ｏｆｆ）ｍａｘである３０ｎＡにおいて、１３．５μｓｅｃ程度である。つまり、比較例のリカバリ時間と比べて、１．３μｓｅｃ程度短縮出来る。
【０１０７】
更に図中（Ｃ）に示すように、本実施形態に係るオン状態と読まれたビット線ＢＬ（ｎ＋１）のリカバリ時間は、Ｉｃｅｌｌ（ｏｎ）ｍｉｎである５０ｎＡにおいて、約７．３μｓｅｃ程度である。
【０１０８】
この様に、本実施形態に係るメモリセルトランジスタＭＴの特性、及び期間Ｔｏｖｅｒの長さは、上記第１、２の実施形態に係るメモリセルトランジスタＭＴよりもセル特性が悪く、また４μｓｅｃよりも短い３μｓｅｃである。しかし、この場合であったとしても、比較例に挙げた半導体記憶装置に係るリカバリ時間よりも短くすることができる。
【０１０９】
また更に、ＭＯＳトランジスタ５のゲートに信号ＢＬＣを与える期間Ｔｏｖｅｒを４μｓｅｃから３μｓｅｃとすることで、上記第１、２の実施形態に係る半導体記憶装置に比して低消費電力化が可能となる。
【０１１０】
（４）読み出し時間を短縮出来る（その３）。  
更に本実施形態に係る半導体記憶装置であると、信号ＢＬＣの期間Ｔｏｖｅｒを５μｓｅｃとした場合であっても、上記図１６に示した特性を有するメモリセルトランジスタＭＴのリカバリ時間を短縮することができる。
【０１１１】
次に、期間Ｔｏｖｅｒの長さを５μｓｅｃとしたときの本実施形態に係るＮＡＮＤ型フラッシュメモリのリカバリ時間について、図１９を用いて説明する。図１９は横軸にビット線電流Ｉｂｌをプロットし、縦軸にリカバリ時間をプロットしたグラフである。図１８における（Ａ）のグラフは、比較例として、読み出し時における信号ＢＬＣの電位を電圧（Ｖｔｎ＋０．５Ｖ）一定とした場合を示す。また（Ｂ）、及び（Ｃ）のグラフは、本実施形態の場合におけるＯＮセル、及びＯＦＦセルのリカバリ時間をそれぞれ示す。なお、（Ｂ）、及び（Ｃ）のグラフは、期間Ｔｏｖｅｒにおける信号ＢＬＣの電位が電圧（Ｖｔｎ＋０．６Ｖ）である。
【０１１２】
図中（Ａ）は上記第２の実施形態の図１７で説明した（Ａ）と同様、図１６に示す特性を有するメモリセルトランジスタＭＴであるため、リカバリ時間は、Ｉｃｅｌｌ（ｏｆｆ）ｍａｘである３０ｎＡにおいて、１４．８μｓｅｃである。これに対し、図中（Ｂ）に示すように、本実施形態に係る信号ＢＬＣにおいて、電圧（Ｖｔｎ＋０．６Ｖ）を与える期間Ｔｏｖｅｒを５μｓｅｃとした場合のリカバリ時間は、Ｉｃｅｌｌ（ｏｆｆ）ｍａｘである３０ｎＡにおいて、１１．３μｓｅｃ程度である。つまり、比較例のリカバリ時間と比べて、３．５μｓｅｃ程度短縮出来る。
【０１１３】
また、図中（Ｃ）に示すように、本実施形態に係るオン状態と判定されたビット線ＢＬ（ｎ＋１）のリカバリ時間は、Ｉｃｅｌｌ（ｏｆｆ）ｍｉｎである５０ｎＡにおいて、約１１．３μｓｅｃ程度である。つまり、上記第１、２の実施形態に係るメモリセルトランジスタＭＴよりもセル特性が悪いとしても、ＭＯＳトランジスタ５のゲートに与えられる期間Ｔｏｖｅｒが５μｓｅｃと長いため、ＯＮセルのリカバリ時間は比較例に挙げた半導体記憶装置に係るＯＦＦセルのリカバリ時間と比べて短い。しかし、期間Ｔｏｖｅｒが５μｓｅｃと長いため、ＯＮセルのリカバリ時間は上記第１、第２の実施形態に比べ大きくなっている。すなわち、本実施形態に係る半導体記憶装置では、オン状態、またはオフ状態とセンスアンプ４により判定された、いずれかビット線ＢＬのリカバリ時間だけ待機してから２回目のセンスを行う必要がある。すなわち、約１１．８μｓｅｃ程度待機してからセンスすればよい。
【０１１４】
なお、本実施形態において期間Ｔｏｖｅｒを５μｓｅｃよりも長くすると、図中（Ｂ）に示すＯＦＦセルのリカバリ時間が更に小さくなり、これに対し図中（Ｃ）に示すＯＮセルのリカバリ時間が大きくなる恐れがある。これは期間Ｔｏｖｅｒが長くされることにより、センスアンプ４によりオフ状態と判定されたビット線ＢＬ（ｎ＋１）の電位がビット線ＢＬｎの電圧降下に起因して一時的に低下した状態から、速やかに元の電圧（０．５Ｖ）に戻されるからである。しかし、ＯＮセルと読まれたビット線にとって、期間Ｔｏｖｅｒが長いほどオーバーチャージしてしまうため、リカバリ時間がより長くなってしまう。すなわち、期間Ｔｏｖｅｒの長さを５μｓｅｃよりも大きくする場合、ＯＮセルのリカバリ時間を待ってから２回目のセンスをする必要がある。以上より、ＯＮセルにとっては期間Ｔｏｖｅｒを長く、ＯＦＦセルにとっては期間Ｔｏｖｅｒを短くしたいが、好ましくは、図１９に示すようにＯＮセルとＯＦＦセルとのリカバリ時間が同じとなる程度の期間Ｔｏｖｅｒを与えればよい。すなわち、期間Ｔｏｖｅｒを５μｓｅｃ程度が好ましい。
【０１１５】
また、場合によっては効果（３）、又は（４）に合わせて、前述の効果（１）、（２）のいずれかの効果を奏することも期待でき、又は効果（１）乃至（４）全ての効果も期待できる。
【０１１６】
なお、上記第１乃至第３の実施形態では、期間Ｔｏｖｅｒにおける信号ＢＬＣの電位が（Ｖｔｎ＋０．６Ｖ）、それ以外の読み出し時における電位が（Ｖｔｎ＋０．５Ｖ）である場合を例に説明した。しかし、信号ＢＬＣの電位はこれらの値に限定されず、期間Ｔｏｖｅｒにおける信号ＢＬＣの電位が、それ以外の読み出し時における電位よりも高ければ良い。言い換えれば、ＭＯＳトランジスタ５の電流駆動力を、期間Ｔｏｖｅｒにおいて、それ以外の期間よりも大きく出来る電圧とすれば良い。
【０１１７】
なお、上記第１乃至第３の実施形態に係るＮＡＮＤ型フラッシュメモリにおける読み出し動作について説明したが、ベリファイ時も同様の動作を行う。また、プログラムベリファイと消去ベリファイとで異なる点は、ワード線ＷＬに印加される電圧のみである。
【０１１８】
なお、図１におけるＮＡＮＤセル７が備えるメモリセルトランジスタＭＴは、ＦＧ型でもよい。ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。
【０１１９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１２０】
【図１】この発明の第１の実施形態に係る半導体記憶装置のブロック図。
【図２】この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布図。
【図３】この発明の第１の実施形態に係るメモリセルトランジスタのオン状態、またはオフ状態における電流分布図。
【図４】この発明の第１の実施形態に係るセンスアンプの回路図。
【図５】この発明の第１の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるプリチャージ動作を示す図。
【図６】この発明の第１の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるディスチャージ動作を示す図。
【図７】この発明の第１の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるディスチャージ動作を示す図。
【図８】この発明の第１の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるセンス動作を示す図。
【図９】この発明の第１の実施形態に係るビット線ＢＬドライバによる電圧転送動作であり、ＭＯＳトランジスタのゲートに印加される信号ＢＬＣのタイムチャート。
【図１０】この発明の第１の実施形態に係るビット線ドライバのフローチャート。
【図１１】この発明の第１の実施形態に係る半導体記憶装置における、読み出し動作時の各電圧のタイムチャート。
【図１２】この発明の第１の実施形態に係る半導体記憶装置の回路図であり、ビット線に流れる電流分布。
【図１３】この発明の第１の実施形態に係る半導体記憶装置における、読み出し動作時の各電圧のタイムチャート。
【図１４】この発明の第１の実施形態に係る比較例に挙げた半導体記憶装置における、読み出し動作時の各電圧のタイムチャート。
【図１５】この発明の第１の実施形態に係る半導体記憶装置、及び比較例に挙げた半導体記憶装置における、リカバリ時間をそれぞれ示した図。
【図１６】この発明の第２の実施形態に係るメモリセルトランジスタのオン状態、またはオフ状態における電流分布図。
【図１７】この発明の第２の実施形態に係る半導体記憶装置、及び比較例に挙げた半導体記憶装置における、リカバリ時間をそれぞれ示した図。
【図１８】この発明の第３の実施形態に係る半導体記憶装置、及び比較例に挙げた半導体記憶装置における、リカバリ時間をそれぞれ示した図。
【図１９】この発明の第３の実施形態に係る半導体記憶装置、及び比較例に挙げた半導体記憶装置における、リカバリ時間をそれぞれ示した図。
【符号の説明】
【０１２１】
１…メモリセルアレイ、２…制御部、３…ロウデコーダ、４…センスアンプ、５…ＭＯＳトランジスタ、６…ビット線ＢＬドライバ、７…ＮＡＮＤセル、１１、１２…セレクトゲート線、１３…ワード線ＷＬドライバ、２０、２２、２６、…ｐチャネル型ＭＯＳトランジスタ、２１、２３、２４、２５…ｎチャネル型ＭＯＳトランジスタ、２７…キャパシタ、２８…ラッチ回路、３０…線間容量
【図１】
2010009722.tif 000003
【図２】
2010009722.tif 000004
【図３】
2010009722.tif 000005
【図４】
2010009722.tif 000006
【図５】
2010009722.tif 000007
【図６】
2010009722.tif 000008
【図７】
2010009722.tif 000009
【図８】
2010009722.tif 000010
【図９】
2010009722.tif 000011
【図１０】
2010009722.tif 000012
【図１１】
2010009722.tif 000013
【図１２】
2010009722.tif 000014
【図１３】
2010009722.tif 000015
【図１４】
2010009722.tif 000016
【図１５】
2010009722.tif 000017
【図１６】
2010009722.tif 000018
【図１７】
2010009722.tif 000019
【図１８】
2010009722.tif 000020
【図１９】
2010009722.tif 000021