(57)【要約】【課題】バンプ電極を各チップ領域に形成した半導体ウェハを個々の半導体チップに個片化する際、個片化された半導体チップにクラックが発生することを抑制できる技術を提供する。【解決手段】半導体ウェハＷＦの主面に接着テープＡＴを貼り付けた状態で、半導体ウェハＷＦの裏面に溝ＤＴを形成する。半導体ウェハＷＦの裏面に溝ＤＴを形成するには、半導体ウェハＷＦの裏面にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。レジスト膜のパターニングは、溝ＤＴを形成する領域にレジスト膜が残らないように行なわれる。そして、パターニングしたレジスト膜をマスクにしたドライエッチング技術により、半導体ウェハＷＦの所定領域に溝ＤＴを形成する。具体的に、ダイシングラインＤＬの近傍領域に溝ＤＴを形成する。【選択図】図３３
2010287592.tif 000002
【特許請求の範囲】
【請求項１】
矩形形状の半導体チップを備え、
前記半導体チップは、
（ａ）半導体基板と、
（ｂ）前記半導体基板の素子形成面に形成された突起形状の複数のバンプ電極とを有し、
前記半導体チップには、前記半導体チップの端部から所定距離内の端部領域と、前記端部領域以外の内部領域が存在する半導体装置であって、
前記半導体チップの前記端部領域における厚さは、前記半導体チップの前記内部領域における厚さよりも薄いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記半導体チップの前記端部領域における厚さは、前記半導体チップの前記内部領域における厚さの最大値よりも５μｍ以上薄いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記半導体チップの前記端部領域は、前記半導体チップの端部から１ｍｍ以上の領域も含むことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記半導体チップの前記内部領域における厚さは、２００μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記複数のバンプ電極は、格子状に配置されており、
格子状に配置された前記複数のバンプ電極のうち、最外周に配置されたバンプ電極間の間隔は、最外周に配置されたバンプ電極以外のバンプ電極間の間隔よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記最外周に配置されたバンプ電極間の間隔は、前記半導体チップの端部と前記最外周に配置されたバンプ電極との距離の２倍以上であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記複数のバンプ電極は、格子状に配置されており、
前記複数のバンプ電極の中には、半導体素子とは電気的に接続されておらず、電気的に孤立しているダミー電極が含まれていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記複数のバンプ電極のうち、前記半導体素子と電気的に接続されているバンプ電極の底面と、前記ダミー電極の底面とは、異なる平面内に存在していることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、
前記半導体チップの端部には、前記ダミー電極が形成されており、前記半導体チップの端部に形成されている前記ダミー電極は、一部が切断されていることを特徴とする半導体装置。
【請求項１０】
矩形形状の半導体チップを備え、
前記半導体チップは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された半導体素子と、
（ｃ）前記半導体素子上に形成された多層配線と、
（ｄ）前記多層配線の最上層に形成されたパッドと、
（ｅ）前記パッド上に開口部を有する樹脂膜と、
（ｆ）前記開口部を埋め込むことにより前記パッドと電気的に接続され、前記樹脂膜上に延在する再配線と、
（ｇ）一端で前記パッドと電気的に接続されている前記再配線の他端上に形成された突起上のバンプ電極とを有し、
前記半導体チップには、前記半導体チップの端部から所定距離内の端部領域と、前記端部領域以外の内部領域が存在する半導体装置であって、
前記半導体チップの前記端部領域における厚さは、前記半導体チップの前記内部領域における厚さよりも薄いことを特徴とする半導体装置。
【請求項１１】
ダイシングラインで区画された複数のチップ領域を備え、
前記複数のチップ領域のそれぞれは、
（ａ）半導体基板と、
（ｂ）前記半導体基板の素子形成面に形成された突起状の複数のバンプ電極が形成されており、
前記複数のチップ領域のそれぞれには、前記ダイシングラインから所定距離内の端部領域と、前記端部領域以外の内部領域が存在する半導体ウェハであって、
個々のチップ領域の前記端部領域における厚さは、前記個々のチップの領域の前記内部領域における厚さよりも薄いことを特徴とする半導体ウェハ。
【請求項１２】
請求項１１記載の半導体ウェハであって、
前記個々のチップ領域の前記端部領域における厚さは、前記個々のチップ領域の前記内部領域における厚さの最大値よりも５μｍ以上薄いことを特徴とする半導体ウェハ。
【請求項１３】
請求項１２記載の半導体ウェハであって、
前記個々のチップ領域の前記端部領域は、前記ダイシングラインから１ｍｍ以上の領域も含むことを特徴とする半導体ウェハ。
【請求項１４】
請求項１３記載の半導体ウェハであって、
前記個々のチップ領域の前記内部領域における厚さは、２００μｍ以下であることを特徴とする半導体ウェハ。
【請求項１５】
請求項１１記載の半導体ウェハであって、
前記複数のバンプ電極は、格子状に配置されており、
前記個々のチップ領域において、格子状に配置された前記複数のバンプ電極のうち、最外周に配置されたバンプ電極間の間隔は、前記最外周に配置されたバンプ電極以外のバンプ電極間の間隔よりも小さいことを特徴とする半導体ウェハ。
【請求項１６】
請求項１５記載の半導体ウェハであって、
前記個々のチップ領域において、前記最外周に配置されたバンプ電極間の間隔は、前記ダイシングラインと前記最外周に配置されたバンプ電極との距離の２倍以上であることを特徴とする半導体ウェハ。
【請求項１７】
請求項１１記載の半導体ウェハであって、
前記複数のバンプ電極は、格子状に配置されており、
前記複数のバンプ電極の中には、半導体素子とは電気的に接続されておらず、電気的に孤立しているダミー電極が含まれていることを特徴とする半導体ウェハ。
【請求項１８】
請求項１７記載の半導体ウェハであって、
前記複数のバンプ電極のうち、前記半導体素子と電気的に接続されているバンプ電極の底面と、前記ダミー電極の底面とは、異なる平面内に存在していることを特徴とする半導体ウェハ。
【請求項１９】
請求項１７記載の半導体ウェハであって、
前記ダイシングライン上には、前記ダミー電極が形成されていることを特徴とする半導体ウェハ。
【請求項２０】
ダイシングラインで区画された複数のチップ領域を備え、
前記複数のチップ領域のそれぞれには、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された半導体素子と、
（ｃ）前記半導体素子上に形成された多層配線と、
（ｄ）前記多層配線の最上層に形成されたパッドと、
（ｅ）前記パッド上に開口部を有する樹脂膜と、
（ｆ）前記開口部を埋め込むことにより前記パッドと電気的に接続され、前記樹脂膜上に延在する再配線と、
（ｇ）一端で前記パッドと電気的に接続されている前記再配線の他端上に形成された突起上のバンプ電極とが形成されており、
前記複数のチップ領域のそれぞれには、前記ダイシングラインから所定距離内の端部領域と、前記端部領域以外の内部領域が存在する半導体ウェハであって、
個々のチップ領域の前記端部領域における厚さは、前記個々のチップ領域の前記内部領域における厚さよりも薄いことを特徴とする半導体ウェハ。
【請求項２１】
（ａ）ダイシングラインで区画された複数のチップ領域を有し、前記複数のチップ領域のそれぞれは、前記ダイシングラインから所定距離内の端部領域と、前記端部領域以外の内部領域を有する半導体ウェハを用意する工程と、
（ｂ）前記半導体ウェハの素子形成面上に複数のバンプ電極を形成する工程と、
（ｃ）前記複数のバンプ電極を形成した前記半導体ウェハの前記素子形成面に接着テープを貼り付け、前記接着テープを介して前記半導体ウェハの前記素子形成面をステージに押し付けながら、前記ステージ上に配置された前記半導体ウェハの前記素子形成面とは反対側の裏面を研磨する工程と、
（ｄ）前記（ｃ）工程後、前記半導体ウェハの前記裏面に対し、マスクを介してエッチング処理を施すことにより、個々のチップ領域の前記端部領域における厚さを、前記個々のチップ領域の前記内部領域における厚さよりも薄くする工程と、
（ｅ）前記（ｄ）工程後、前記半導体ウェハの前記裏面にダイシングテープを貼り付け、前記ダイシングテープを介して前記半導体ウェハの前記裏面をステージに接触させながら、前記半導体ウェハを前記ダイシングラインに沿って切断する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記個々のチップ領域の前記端部領域における厚さを、前記個々のチップ領域の前記内部領域における厚さの最大値よりも５μｍ以上薄くすることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記個々のチップ領域の前記端部領域は、前記ダイシングラインから１ｍｍ以上の領域も含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法であって、
前記個々のチップ領域の前記内部領域における厚さは、２００μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２１記載の半導体装置の製造方法であって、
前記（ｂ）工程は、前記複数のバンプ電極を格子状に形成し、前記個々のチップ領域において、格子状に形成された前記複数のバンプ電極のうち、最外周に配置されたバンプ電極間の間隔を、前記最外周に配置されたバンプ電極以外のバンプ電極間の間隔よりも小さくすることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法であって、
前記（ｂ）工程は、前記個々のチップ領域において、前記最外周に配置されたバンプ電極間の間隔を、前記ダイシングラインと前記最外周に配置されたバンプ電極との距離の２倍以上にすることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２１記載の半導体装置の製造方法であって、
前記（ｂ）工程は、前記複数のバンプ電極を格子状に形成し、格子状に形成された前記複数のバンプ電極の中には、半導体素子とは電気的に接続されておらず、電気的に孤立しているダミー電極が含まれていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法であって、
前記（ｂ）工程は、前記複数のバンプ電極のうち、前記半導体素子と電気的に接続されているバンプ電極の底面と、前記ダミー電極の底面とを、異なる平面内に形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２７記載の半導体装置の製造方法であって、
前記（ｂ）工程は、前記ダイシングライン上にも、前記ダミー電極を形成し、
前記（ｅ）工程は、前記ダイシングライン上に形成されている前記ダミー電極を切断することを特徴とする半導体装置の製造方法。
【請求項３０】
（ａ）ダイシングラインで区画された複数のチップ領域を有し、前記複数のチップ領域のそれぞれは、前記ダイシングラインから所定距離内の端部領域と、前記端部領域以外の内部領域を有する半導体ウェハを用意する工程と、
（ｂ）前記半導体ウェハの素子形成面上に半導体素子を形成する工程と、
（ｃ）前記半導体素子上に多層配線を形成し、前記多層配線の最上層にパッドを形成する工程と、
（ｄ）前記パッド上を覆うように第１樹脂膜を形成する工程と、
（ｅ）前記第１樹脂膜をパターニングすることにより、前記パッドの表面を露出する開口部を形成する工程と、
（ｆ）前記開口部を形成した前記第１樹脂膜上に再配線を形成し、前記再配線の一端と前記パッドとを電気的に接続する工程と、
（ｇ）前記再配線を覆うように第２樹脂膜を形成し、前記第２樹脂膜から前記再配線の他端を露出するように前記第２樹脂膜を加工する工程と、
（ｈ）前記再配線の前記他端上に突起状のバンプ電極を形成する工程と、
（ｉ）前記複数のバンプ電極を形成した前記半導体ウェハの前記素子形成面に接着テープを貼り付け、前記接着テープを介して前記半導体ウェハの前記素子形成面をステージに押し付けながら、前記ステージ上に配置された前記半導体ウェハの前記素子形成面とは反対側の裏面を研磨する工程と、
（ｊ）前記（ｉ）工程後、前記半導体ウェハの前記裏面に対し、マスクを介してエッチング処理を施すことにより、個々のチップ領域の前記端部領域における厚さを、前記個々のチップ領域の前記内部領域における厚さよりも薄くする工程と、
（ｋ）前記（ｊ）工程後、前記半導体ウェハの前記裏面にダイシングテープを貼り付け、前記ダイシングテープを介して前記半導体ウェハの前記裏面をステージに接触させながら、前記半導体ウェハを前記ダイシングラインに沿って切断する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウェハおよびその製造技術に関し、特に、バンプ電極を形成した半導体チップを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００６−８０２８４号公報（特許文献１）には、半導体チップの裏面の周辺領域に面取り部を設ける構造が開示されている。この面取り部は、半導体チップの裏面と略４５度の角度をなして設けられている。このため、エッジチッピングの発生を効果的に抑制することができるとしている。
【０００３】
特開２００３−１００８０１号公報（特許文献２）には、半導体チップに設けた機能バンプを介して、半導体チップをチップ搭載部材（配線基板）に電気的に接続するフリップチップ構造の半導体装置が開示されている。このとき、特許文献２では、半導体チップとチップ搭載部材との間に、半導体チップの局所的たわみ力に抗するダミーバンプを介在させるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−８０２８４号公報
【特許文献２】特開２００３−１００８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体素子や多層配線を形成した半導体チップは、その後、パッケージングされる。半導体チップのパッケージングは、例えば、半導体チップを配線基板上に搭載し、半導体チップに形成されているパッドと、配線基板に形成されている端子とをワイヤで接続する。その後、半導体チップを覆うように樹脂を形成し、この樹脂で半導体チップを封止する。そして、配線基板のチップ搭載面と反対側の面に外部接続端子となる半田ボールを形成することにより、半導体チップのパッケージングが完成する。
【０００６】
近年、半導体装置の小型化の要求があり、この要求に対応するため、半導体チップのパッケージを小型化することが進められている。この半導体チップのパッケージを小型化するため、半導体チップと配線基板との接続をワイヤで行なうのではなく、バンプ電極を使用してフリップチップ接続することが行なわれている。
【０００７】
半導体チップと配線基板とをワイヤで接続する場合は、半導体チップに形成されているパッドと、配線基板に形成されている端子とを一定距離だけ離してワイヤで接続する必要があり、ワイヤで接続するワイヤ接続領域を確保する必要がある。これに対し、半導体チップ上に突起状のバンプ電極を形成し、このバンプ電極と配線基板上の端子とを接続する場合は、バンプ電極と端子とを直接接触させるので、ワイヤ接続領域を確保する必要がなくなり、パッケージの小型化を図ることができる。さらに、パッドと端子とを長いワイヤで接続する場合に比べて、バンプ電極と端子を接続する場合は、ワイヤによる寄生抵抗や寄生インダクタンスを低減できるので、電気的特性を向上することができる利点がある。
【０００８】
ここで、パッケージに対する要求として、上述したパッケージの小型化だけでなく、パッケージの薄型化もある。このパッケージの薄型化を実現するため、半導体チップの膜厚を薄膜化することが行なわれている。この場合、半導体ウェハを薄膜化する工程と、半導体ウェハの各チップ領域にバンプ電極を形成する工程とが存在することになる。
【０００９】
例えば、半導体ウェハを薄く研磨した後、半導体ウェハの各チップ領域にバンプ電極を形成する場合において、特に、半導体ウェハの厚さが薄くなると、半導体ウェハに反りが発生し、この反りのためにハンドリングなどに問題が生じ、半導体ウェハの各チップ領域にバンプ電極を形成することが困難となる。
【００１０】
ただし、この点については、例えば、半導体ウェハの各チップ領域にバンプ電極を形成した後、半導体ウェハのバンプ電極形成面に専用の粘着テープを貼り付けて、半導体ウェハの裏面を研磨することにより解決することができる。ところが、上述したように、半導体ウェハの各チップ領域にバンプ電極を形成した後、半導体ウェハの裏面を研磨する場合、特に、半導体ウェハの厚さを薄くすると新たな問題が発生することを本発明者は新たに見出した。
【００１１】
この新規な課題について説明する。半導体ウェハの主面（素子形成面）にバンプ電極が存在した状態で、半導体ウェハの主面と反対側の裏面を研磨する場合、バンプ電極が形成された半導体ウェハの主面を下側に向け、この主面とステージの間に接着テープを貼り付けて半導体ウェハを固定する。この状態で、上側を向いた半導体ウェハの裏面にグラインダを押し付けて、半導体ウェハの裏面を研磨する。
【００１２】
この場合、バンプ電極の存在に起因して研磨圧力にむらが生じるため、半導体ウェハの厚さにばらつきが生じるのである。つまり、半導体ウェハの主面のうち、バンプ電極が高密度に配置されている領域ほど研磨圧力が高くなるため、バンプ電極が高密度に配置されている領域の厚さは薄くなる。一方、バンプ電極が低密度に（疎に）配置されている領域では研磨圧力が低くなるため、バンプ電極が疎に配置されている領域の厚さは厚くなる。この結果、半導体ウェハにバンプ電極を形成した後に、半導体ウェハの裏面を研磨すると、バンプ電極の形成密度に応じて半導体ウェハの領域の厚さにばらつきが生じる。
【００１３】
次に、半導体ウェハをチップ領域毎に切断（ダイシング）して半導体チップを取得する工程が存在するが、半導体ウェハの領域に厚さばらつきが生じた状態で、ダイシング工程を実施する場合を考える。ダイシング工程では、半導体ウェハを真空吸着力によりステージに固定するが、半導体ウェハの領域に厚さばらつきが生じていると、この厚さばらつきに応じて半導体ウェハに応力分布が生じる。半導体ウェハの厚さが厚い場合には、半導体ウェハの剛性のため、この応力分布は問題とならないが、半導体ウェハの厚さが薄くなると、ダイシングカットの際、半導体ウェハに発生している応力分布により、半導体チップにクラックが発生することを本発明者は見出した。
【００１４】
本発明の目的は、バンプ電極を各チップ領域に形成した半導体ウェハを個々の半導体チップに個片化する際、個片化された半導体チップにクラックが発生することを抑制できる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態における半導体装置は、矩形形状の半導体チップを備え、前記半導体チップは、（ａ）半導体基板と、（ｂ）前記半導体基板の素子形成面に形成された突起形状の複数のバンプ電極とを有する。前記半導体チップには、前記半導体チップの端部から所定距離内の端部領域と、前記端部領域以外の内部領域が存在する。このとき、前記半導体チップの前記端部領域における厚さは、前記半導体チップの前記内部領域における厚さよりも薄いことを特徴とするものである。
【００１８】
また、代表的な実施の形態における半導体ウェハは、ダイシングラインで区画された複数のチップ領域を備え、前記複数のチップ領域のそれぞれは、（ａ）半導体基板と、（ｂ）前記半導体基板の素子形成面に形成された突起状の複数のバンプ電極が形成されている。そして、前記複数のチップ領域のそれぞれには、前記ダイシングラインから所定距離内の端部領域と、前記端部領域以外の内部領域が存在する。このとき、個々のチップ領域の前記端部領域における厚さは、前記個々のチップの領域の前記内部領域における厚さよりも薄いことを特徴とするものである。
【００１９】
さらに、代表的な実施の形態における半導体装置の製造方法は、（ａ）ダイシングラインで区画された複数のチップ領域を有し、前記複数のチップ領域のそれぞれは、前記ダイシングラインから所定距離内の端部領域と、前記端部領域以外の内部領域を有する半導体ウェハを用意する工程と、（ｂ）前記半導体ウェハの素子形成面上に複数のバンプ電極を形成する工程とを備える。そして、（ｃ）前記複数のバンプ電極を形成した前記半導体ウェハの前記素子形成面に接着テープを貼り付け、前記接着テープを介して前記半導体ウェハの前記素子形成面をステージに押し付けながら、前記ステージ上に配置された前記半導体ウェハの前記素子形成面とは反対側の裏面を研磨する工程とを備える。次に、（ｄ）前記（ｃ）工程後、前記半導体ウェハの前記裏面に対し、マスクを介してエッチング処理を施すことにより、個々のチップ領域の前記端部領域における厚さを、前記個々のチップ領域の前記内部領域における厚さよりも薄くする工程とを備える。その後、（ｅ）前記（ｄ）工程後、前記半導体ウェハの前記裏面にダイシングテープを貼り付け、前記ダイシングテープを介して前記半導体ウェハの前記裏面をステージに接触させながら、前記半導体ウェハを前記ダイシングラインに沿って切断する工程とを備えることを特徴とするものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
バンプ電極を各チップ領域に形成した半導体ウェハを個々の半導体チップに個片化する際、個片化された半導体チップにクラックが発生することを抑制できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１における半導体チップの外観を示す斜視図である。
【図２】半導体チップに形成されたバンプ電極の下層構造を示す斜視図である。
【図３】半導体ウェハを示す図である。
【図４】従来技術の課題を説明する図であり、半導体装置の製造工程を示す断面図である。
【図５】従来技術の課題を説明する図であり、図４に続く半導体装置の製造工程を示す断面図である。
【図６】従来技術の課題を説明する図であり、図５に続く半導体装置の製造工程を示す断面図である。
【図７】従来技術の課題を説明する図であり、図６に続く半導体装置の製造工程を示す断面図である。
【図８】従来技術の課題を説明する図であり、図７に続く半導体装置の製造工程を示す断面図である。
【図９】クラックが発生した半導体チップを示す図である。
【図１０】図９に示す半導体チップのＡ−Ａ断面による厚さ分布を示すグラフである。
【図１１】クラックが発生した半導体チップを示す図である。
【図１２】図１１に示す半導体チップのＡ−Ａ断面による厚さ分布を示すグラフである。
【図１３】クラックが発生した半導体チップを示す図である。
【図１４】図１３に示す半導体チップのＡ−Ａ断面による厚さ分布を示すグラフである。
【図１５】ダイシング領域の厚さをその他の領域よりも厚くした状態で、ダイシングを行なう場合の応力分布を示す図である。
【図１６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】半導体ウェハを示す図である。
【図３６】図３４に続く半導体装置の製造工程を示す断面図である。
【図３７】実施の形態１における半導体チップを示す図である。
【図３８】図３７のＡ−Ｂ線で切断した場合の半導体チップの厚さ分布を示す図である。
【図３９】ダイシング工程でのステージの真空吸着力により、半導体ウェハに発生する応力分布を解析した結果を示す図である。
【図４０】実施の形態２における半導体チップを示す図である。
【図４１】図４０のＡ−Ｂ線で切断した場合の半導体チップの厚さ分布を示す図である。
【図４２】実施の形態２における半導体チップのＷＰＰ構造を示す図である。
【図４３】実施の形態３における半導体チップを示す図である。
【図４４】ダミーバンプ電極の断面構造の一例を示す断面図である。
【図４５】ダミーバンプ電極の断面構造の他の一例を示す断面図である。
【図４６】実施の形態４における半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】図５０に続く半導体装置の製造工程を示す断面図である。
【図５２】実施の形態４における半導体チップを示す断面図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２８】
（実施の形態１）
本発明は、バンプ電極を形成した半導体チップを備える半導体装置を対象とする技術的思想である。具体的に、バンプ電極を形成した半導体チップを備える半導体装置には、例えば、解決しようとする課題の項目で説明したように、バンプ電極を形成した半導体チップを、半導体チップよりも大きなサイズの配線基板にフリップチップ接続することよりパッケージングする半導体装置がある。さらに、バンプ電極を形成した半導体チップを備える半導体装置としては、ＷＰＰ（Wafer Process Package）と呼ばれる技術を使用したものがある。
【００２９】
パッケージプロセス（後工程）とウェハプロセス（前工程）とを一体化し、ウェハ状態でパッケージングを完了する技術、いわゆるウェハプロセスパッケージ（ＷＰＰ：Wafer Process Package）と呼ばれる技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このＷＰＰ技術によれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
【００３０】
ＷＰＰ技術では、例えば、以下に示すような工程を経ることにより半導体装置を製造する。まず、半導体ウェハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、続いて半導体素子の上部に複数層の配線層を形成する。その後、配線層のうち最上層に形成された最上層配線上に、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成する。そして、この積層膜をパターニングすることにより、最上層配線の一部を露出するパッドを形成する。
【００３１】
続いて、酸化シリコン膜上にポリイミド樹脂膜を形成した後、窒化シリコン膜、酸化シリコン膜およびポリイミド樹脂膜をパターニングすることにより、底面にパッドが露出する開口部を形成する。
【００３２】
そして、開口部内を含むポリイミド樹脂膜上に薄い電極層（シード層）を形成し、この電極層上にめっき法を使用して再配線を形成する。再配線は、例えば銅膜とニッケル膜の積層膜から構成され、この再配線の一端部において、再配線はパッドと電気的に接続される。次に、再配線上にポリイミド樹脂膜を形成した後、パターニングすることにより、再配線の他端部を露出させる。その後、露出した再配線の他端部上にバンプ電極を形成する。これにより、半導体ウェハの状態で再配線および再配線に接続されたバンプ電極を形成することができる。すなわち、半導体ウェハの各製品チップ領域にＷＰＰ技術を適用することができる。
【００３３】
このようなＷＰＰ技術によれば、狭ピッチで形成されたパッドは、再配線を介して、このパッドよりも広いピッチで構成されたバンプ電極に接続される。このため、ＷＰＰ技術によれば、狭ピッチのパッドから長いワイヤで配線基板と接続するパッケージ構造と比較して、長いワイヤによる寄生抵抗や寄生インダクタンスを低減することができる。この結果、ＷＰＰ技術によれば、半導体装置の電気的特性を向上させることができるとともに、半導体チップのサイズでパッケージが完了するので、半導体装置の小型化を図ることができる。
【００３４】
以上のように、バンプ電極を形成した半導体チップを備える半導体装置には、半導体チップに形成したバンプ電極によって、半導体チップよりも大きなサイズの配線基板にフリップチップ接続するパッケージ形態と、ＷＰＰ技術を使用することにより、半導体チップと同等のサイズでパッケージングを完了するパッケージ形態がある。本発明は、どちらのパッケージ形態でも適用可能であるが、以下では、ＷＰＰ技術を使用したパッケージ形態を例にとって、本発明における技術的思想を説明する。
【００３５】
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１における半導体チップＣＨＰの外観を示す斜視図である。図１において、半導体チップＣＨＰは矩形形状をしており、半導体チップＣＨＰの素子形成面側の主面に複数のバンプ電極ＢＭＰが形成されている。複数のバンプ電極ＢＭＰは、半導体チップＣＨＰの主面上にアレイ状に配置されている。図１に示す半導体チップＣＨＰでは、半導体チップＣＨＰの主面に直接外部接続端子となるバンプ電極ＢＭＰが形成されていることになる。つまり、本実施の形態１における半導体チップＣＨＰは、チップ状態でパッケージングがなされている、いわゆるＷＰＰ（Wafer Process Package）技術が適用されている。このＷＰＰ技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このＷＰＰ技術によれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
【００３６】
図２は、半導体チップＣＨＰに形成されたバンプ電極ＢＭＰの下層構造を示す斜視図である。ここで、ＷＰＰ技術を使用しない通常の半導体チップＣＨＰについて説明すると、半導体チップの最上層配線層にパッドが形成されている。通常の半導体チップでは、半導体チップの内部にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成され、この半導体素子上に多層配線が形成されている。そして、多層配線の最上層にパッドが形成されている。つまり、通常の半導体チップでは、最上層の表面にパッドが形成された構成となっている。そして、通常の半導体チップのパッケージング技術では、例えば、配線基板（リードフレームでもよい）上に半導体チップを搭載し、配線基板上の端子と半導体チップに形成されたパッドＰＤとをワイヤで接続した後、半導体チップを樹脂封止するようになっている。
【００３７】
これに対し、ＷＰＰ技術を使用する半導体チップＣＨＰの構成について図２を参照しながら説明する。まず、図２には示されていないが、半導体チップＣＨＰを構成する半導体基板（図示せず）上にはＭＩＳＦＥＴなどの半導体素子が形成され、この半導体素子上に多層配線が形成されている。そして、多層配線の最上層にパッドＰＤが形成されている。通常の半導体チップでは、半導体チップの表面にパッドが形成された構成をしているが、ＷＰＰ技術を使用した半導体チップＣＨＰでは、パッドＰＤ上にパッケージングがなされている。図２は、半導体チップＣＨＰに形成されたパッドＰＤより上層の構造を示す図である。図２に示すように、ＷＰＰ技術を使用する半導体チップＣＨＰでは、絶縁膜ＩＦ１上に形成されたパッドＰＤと電気的に接続する再配線ＲＷが形成され、この再配線ＲＷにランドＬＮＤが形成されている。つまり、半導体チップＣＨＰに形成されたパッドＰＤとランドＬＮＤとを再配線ＲＷで接続するように構成されている。そして、半導体チップＣＨＰに形成されているパッドＰＤ、再配線ＲＷおよびランドＬＮＤは、例えば、ポリイミド樹脂などからなる絶縁膜ＩＦ２に覆われている。そして、この絶縁膜ＩＦ２にランドＬＮＤを露出する開口部が形成され、ランドＬＮＤと電気的に接続するようにバンプ電極ＢＭＰが形成されている。このように、ＷＰＰ技術を使用している半導体チップＣＨＰでは、パッドＰＤの上層に再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰが形成され、パッケージングがなされているのである。したがって、半導体チップＣＨＰのパッケージングを半導体チップＣＨＰのサイズで実施することができるため、半導体チップＣＨＰをパッケージングした半導体装置の小型化を図ることができる利点がある。
【００３８】
さらに、パッドＰＤの上層に形成される再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰは、ウェハプロセスを応用して形成されている。すなわち、パッドＰＤの上層に形成されている再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰは、パッドＰＤの下層に形成されている多層配線やＭＩＳＦＥＴなどを形成するウェハプロセスを用いて形成されている。したがって、ＷＰＰ技術は、半導体ウェハの状態で処理される技術である。
【００３９】
図３は、半導体ウェハＷＦを示す図である。図３に示すように、半導体ウェハＷＦは、略円形形状をしているが、半導体ウェハＷＦにオリエンテーションフラットＯＦと呼ばれる直線状の切りかけが設けられている。このオリエンテーションフラットＯＦは、半導体ウェハの面方位を示す目印として機能するものである。なお、オリエンテーションフラットＯＦの代わりとして、オリエンテーションフラットＯＦと同様の機能を有する目印として、Ｖ字形状のノッチを使用する場合もある。
【００４０】
半導体ウェハＷＦの内部領域は半導体チップを形成するためのチップ領域ＣＲが複数形成されている。個々のチップ領域ＣＲは矩形形状をしており、このチップ領域ＣＲの外側に外周領域が形成されている。外周領域は、チップ領域ＣＲとはならない領域であり、チップ領域ＣＲが矩形形状であり、半導体ウェハＷＦが略円形形状をしていることから、必然的に形成される領域である。半導体ウェハＷＦに形成されている個々のチップ領域ＣＲには、図１および図２に示すＷＰＰ構造が形成される。すなわち、半導体ウェハＷＦの主面には、複数のチップ領域ＣＲが形成されており、この複数のチップ領域ＣＲのそれぞれの表面には、複数のバンプ電極ＢＭＰが形成されている。ここで、本明細書で、ＷＰＰ構造とは、パッドＰＤの上層に形成されるパッケージング構造を示しており、図２に示すパッドＰＤ、再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰを含む構造として定義される。
【００４１】
以上のように、ＷＰＰ技術では、半導体ウェハＷＦの状態で、各チップ領域ＣＲにバンプ電極ＢＭＰを形成し、パッケージングを完了している。この後は、半導体ウェハＷＦの裏面を研磨する工程を実施し、その後、半導体ウェハＷＦの各チップ領域ＣＲを区画しているダイシングラインに沿って半導体ウェハＷＦを切断する工程を実施する。この半導体ウェハＷＦを切断することにより、個々の半導体チップを得ることができる。
【００４２】
このとき、本発明者は、ＷＰＰ技術において、半導体ウェハＷＦの裏面を研磨する工程と、半導体ウェハＷＦをダイシングする工程とを実施する際、以下に示す新規な課題が存在することを見出した。この新規な課題について、図面を参照しながら説明する。
【００４３】
まず、図３に示すように、ＷＰＰ技術を使用して半導体ウェハＷＦの各チップ領域ＣＲにバンプ電極ＢＭＰを形成した後、半導体ウェハＷＦの裏面（素子形成面とは反対側の面）を研磨する工程を実施する。この半導体ウェハＷＦの裏面を研磨する工程は、半導体ウェハＷＦの厚さを薄くするために行なわれる工程である。具体的には、図４に示すように、半導体ウェハＷＦの素子形成面に接着材ＢＡを介して接着テープＡＴを貼り付ける。このとき、半導体ＷＦの素子形成面には、バンプ電極ＢＭＰが形成されているので、バンプ電極ＢＭＰにも接着材ＢＡを介して接着テープＡＴが貼り付けられる。そして、半導体ウェハＷＦの素子形成面をステージＳＴに対向させるようにして、半導体ウェハＷＦをステージＳＴ上に配置する。すなわち、バンプ電極ＢＭＰが形成され、接着テープＡＴが貼り付けられた半導体ウェハＷＦの素子形成面をステージＳＴに密着させるように半導体ウェハＷＦをステージＳＴ上に搭載する。この場合、半導体ウェハＷＦの裏面は上側を向くことになる。上側を向いた半導体ウェハＷＦの裏面に、例えば、グラインダ（図示せず）を押し当てて、半導体ウェハＷＦの裏面を研磨する。
【００４４】
ここで、半導体ウェハＷＦの素子形成面には、バンプ電極ＢＭＰが形成されている領域と、バンプ電極ＢＭＰが形成されていない領域が存在する。このため、バンプ電極ＢＭＰが形成されている領域にかかる研磨圧力と、バンプ電極ＢＭＰが形成されていない領域にかかる研磨圧力とに差が生じる。すなわち、図４に示すように、バンプ電極ＢＭＰが形成されていない領域では、半導体ウェハＷＦにたわみが発生する。言い換えれば、半導体ウェハＷＦの素子形成面に、バンプ電極ＢＭＰが形成されている領域と、バンプ電極ＢＭＰが形成されていない領域とが存在する結果、半導体ウェハＷＦにかかる研磨圧力にむらが生じる。
【００４５】
したがって、半導体ウェハＷＦの裏面を研磨すると、図５に示すように、半導体ウェハＷＦの厚さにばらつきが生じるのである。具体的に、半導体ウェハの領域のうち、バンプ電極ＢＭＰが密に形成されている領域ほど研磨圧力が高くなるため薄くなり、逆に、バンプ電極ＢＭＰが疎に形成されている領域では研磨圧力が低くなるため厚くなる。このことから、図６に示すように、半導体ウェハＷＦの裏面を研磨する工程を終了すると、半導体ウェハＷＦの領域のうち、バンプ電極ＢＭＰが形成されている領域の厚さは、バンプ電極ＢＭＰが形成されていない領域の厚さよりも薄くなる。
【００４６】
次に、半導体ウェハＷＦをダイシングする工程を実施する。具体的には、図７に示すように、半導体ウェハＷＦの裏面に接着材ＢＡを介してダイシングテープＤＴＰを貼り付ける。このとき、半導体ウェハＷＦの素子形成面に存在するバンプ電極ＢＭＰの有無に応じて、半導体ウェハＷＦの裏面に厚さばらつきが生じているので、この厚さばらつきを反映してダイシングテープＤＴＰが貼り付けられる。
【００４７】
続いて、図８に示すように、ダイシングテープＤＴＰを貼り付けた半導体ウェハＷＦの裏面をステージＳＴに対向させるようにして、半導体ウェハＷＦをステージ（チャックテーブル）ＳＴに固定する。このとき、半導体ウェハＷＦは、ステージＳＴからの真空吸着力により固定される。この際、半導体ウェハＷＦには、素子形成面に形成されているバンプ電極ＢＭＰの有無により、厚さばらつきが生じている。具体的には、バンプ電極ＢＭＰが形成されていない領域での半導体ウェハＷＦの厚さは、バンプ電極ＢＭＰが形成されている領域での半導体ウェハＷＦの厚さよりも厚くなっている。このため、半導体ウェハＷＦをステージＳＴ上に固定すると、上述した厚さばらつきにより、半導体ウェハＷＦの上面（素子形成面）に高さばらつきが生じることになる。このとき、ダイシングカッタＤＣで切断するダイシングライン上にはバンプ電極ＢＭＰが形成されていないので、ダイシングラインが形成されている領域は、バンプ電極ＢＭＰが形成されている領域よりも半導体ウェハＷＦの厚さが厚くなっており、この結果、ダイシングライン上は盛り上がった形状（凸形状）となっている。
【００４８】
この状態で、ダイシングラインに沿って半導体ウェハＷＦをダイシングカッタＤＣで切断すると、半導体ウェハＷＦの厚さばらつきに起因して、半導体ウェハＷＦ内に応力分布が生じる。具体的には、ダイシングライン上の半導体ウェハＷＦの厚さがバンプ電極ＢＭＰを形成した隣接領域の半導体ウェハＷＦの厚さよりも厚くなっているので、ダイシングライン上の半導体ウェハＷＦの形状が凸形状となる。この結果、ダイシングラインには、引張応力が発生する。したがって、ダイシングラインにダイシングカッタＤＣで溝を形成すると、溝の内部から外側に引っ張る引張応力により、溝の内部から溝の外部へクラックＣＫが発生しやすくなる。このようなクラックＣＫが発生すると、半導体ウェハＷＦから個片化した半導体チップが不良となる。この問題点は、半導体ウェハＷＦの厚さが薄くなればなるほど顕在化する。例えば、本発明者の検証によると、半導体ウェハＷＦの厚さが２００μｍ以上の場合には、その半導体ウェハＷＦの剛性のため、半導体ウェハＷＦの厚さばらつきに起因した応力分布はそれほど問題とならない。すなわち、半導体ウェハＷＦの厚さが厚い場合、ダイシングライン上に発生する引張応力に起因したクラックの発生は、半導体ウェハＷＦの剛性のため抑制されて顕在化していない。これに対し、半導体ウェハＷＦの厚さが２００μｍ以下になると、半導体ウェハＷＦ上に形成されているバンプ電極の有無による厚さばらつきによって、ダイシングライン上に発生する引張応力に起因したクラックＣＫの発生が顕在化することがわかった。
【００４９】
具体的に、クラックが発生した半導体チップについて、半導体チップの厚さ分布を測定した結果について説明する。まず、図９は、クラックが発生した半導体チップＣＨＰ１を示す図である。図９に示す半導体チップＣＨＰ１は、ＷＰＰ構造をしており、半導体チップＣＨＰ１の主面（素子形成面）に複数のバンプ電極ＢＭＰが形成されている。半導体チップＣＨＰ１に形成されているバンプ電極ＢＭＰは、半導体チップＣＨＰ１の中央領域で密に配置されており、半導体チップＣＨＰ１の周辺領域（端部領域、切断する前のダイシング領域）で疎に配置されている。
【００５０】
図１０は、図９に示す半導体チップＣＨＰ１のＡ−Ａ断面による厚さ分布を示すグラフである。図１０に示すように、バンプ電極ＢＭＰの密度の高い中央領域で半導体チップＣＨＰ１の厚さが薄く、バンプ電極ＢＭＰの密度の低い周辺領域（端部領域、切断する前のダイシング領域）で半導体チップＣＨＰ１の厚さが厚くなっていることがわかる。
【００５１】
次に、図１１は、クラックが発生した半導体チップＣＨＰ２を示す図である。図１１に示す半導体チップＣＨＰ２も、ＷＰＰ構造をしており、半導体チップＣＨＰ２の主面（素子形成面）に複数のバンプ電極ＢＭＰが形成されている。半導体チップＣＨＰ２に形成されているバンプ電極ＢＭＰは、半導体チップＣＨＰ２の中央領域で密に配置されており、半導体チップＣＨＰ２の周辺領域（端部領域、切断する前のダイシング領域）で疎に配置されている。
【００５２】
図１２は、図１１に示す半導体チップＣＨＰ２のＡ−Ａ断面による厚さ分布を示すグラフである。図１２に示すように、バンプ電極ＢＭＰの密度の高い中央領域で半導体チップＣＨＰ２の厚さが薄く、バンプ電極ＢＭＰの密度の低い周辺領域（端部領域、切断する前のダイシング領域）で半導体チップＣＨＰ２の厚さが厚くなっていることがわかる。
【００５３】
同様に、図１３は、クラックが発生した半導体チップＣＨＰ３を示す図である。図１３に示す半導体チップＣＨＰ３も、ＷＰＰ構造をしており、半導体チップＣＨＰ３の主面（素子形成面）に複数のバンプ電極ＢＭＰが形成されている。半導体チップＣＨＰ３に形成されているバンプ電極ＢＭＰは、半導体チップＣＨＰ３の中央領域で密に配置されており、半導体チップＣＨＰ３の周辺領域（端部領域、切断する前のダイシング領域）で疎に配置されている。
【００５４】
図１４は、図１３に示す半導体チップＣＨＰ３のＡ−Ａ断面による厚さ分布を示すグラフである。図１４に示すように、バンプ電極ＢＭＰの密度の高い中央領域で半導体チップＣＨＰ３の厚さが薄く、バンプ電極ＢＭＰの密度の低い周辺領域（端部領域、切断する前のダイシング領域）で半導体チップＣＨＰ３の厚さが厚くなっていることがわかる。
【００５５】
このことから、クラックの発生した半導体チップＣＨＰ１〜半導体チップＣＨＰ３のいずれにおいても、バンプ電極ＢＭＰの密度が高い中央領域の厚さよりも、バンプ電極ＢＭＰの密度が低い周辺領域の厚さが厚くなっていることがわかる。
【００５６】
さらに、ダイシング工程でのステージ（チャックテーブル）の真空吸着力により、半導体ウェハＷＦに発生する応力分布を解析した結果を図１５に示す。図１５は、ダイシング領域の厚さをその他の領域よりも厚くした状態で、ダイシングを行なう場合の応力分布を示す図である。図１５には、半導体ウェハＷＦのダイシング領域に溝ＤＤＴを形成した場合の応力分布が示されている。図１５において、溝ＤＤＴの底部近傍および角部近傍に引張応力が加わっていることがわかる。つまり、図１５に示す結果から、半導体ウェハＷＦのダイシング領域の厚さが他の領域よりも厚くなっていると、ダイシング領域に形成された溝ＤＤＴに引張応力が加わることがわかる。このことから、半導体ウェハＷＦのダイシング領域の厚さが他の領域よりも厚くなっていると、溝ＤＤＴから外側に向ってクラックが発生しやすい状態になっていることがわかる。
【００５７】
以上のことから、半導体チップＣＨＰ１〜半導体チップＣＨＰ３において、バンプ電極ＢＭＰの密度が高い中央領域の厚さよりも、バンプ電極ＢＭＰの密度が低い周辺領域の厚さが厚くなっているという結果（図９〜図１４に示した結果）と、半導体ウェハＷＦのダイシング領域の厚さが他の領域よりも厚くなっていると、ダイシング領域に形成された溝ＤＤＴに引張応力が加わるという結果（図１５に示した結果）が得られる。これらの結果は、上述したように、半導体ウェハの領域に厚さばらつきが生じていると、この厚さばらつきに応じて半導体ウェハに応力分布が生じ、この半導体ウェハに発生している応力分布により、ダイシング工程において半導体チップにクラックが発生するというメカニズムの妥当性を裏付けるものと考えられる。
【００５８】
そこで、本発明者は、上述したメカニズムに基づく知見から、クラックの発生を防止するために半導体装置に工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明する。
【００５９】
まず、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。本実施の形態１における半導体装置の製造方法では、まず、半導体基板（半導体ウェハ）上にＭＩＳＦＥＴを形成する工程と、ＭＩＳＦＥＴ上に多層配線を形成する工程について説明する。その後、再配線工程について説明する。
【００６０】
図１６は、半導体基板１Ｓ上に形成されたｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２が図示されている。以下に、ｎチャネル型ＭＩＳＦＥＴＱ１やｐチャネル型ＭＩＳＦＥＴＱ２に代表される半導体素子の製造工程について説明する。
【００６１】
まず、図１６に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１ＳのＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００６２】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェルＮＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。同様に、ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００６３】
続いて、ｐ型ウェルＰＷＬの表面領域およびｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００６４】
次に、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。さらに、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる。このように高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００６５】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ１中にホウ素などのｐ型不純物を導入する。
【００６６】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成する。
【００６７】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ１には、ポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極Ｇ１の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００６８】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。浅いｎ型不純物拡散領域ＥＸ１は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域ＥＸ２を形成する。浅いｐ型不純物拡散領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合して形成される。この浅いｐ型不純物拡散領域ＥＸ２は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００６９】
次に、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１、Ｇ２の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【００７０】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１を形成する。深いｎ型不純物拡散領域ＮＲ１は、半導体領域である。この深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００７１】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１を形成する。この深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【００７２】
このようにして、深いｎ型不純物拡散領域ＮＲ１および深いｐ型不純物拡散領域ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００７３】
その後、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極Ｇ１、Ｇ２に直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１および深いｐ型不純物拡散領域ＰＲ１にもコバルト膜が直接接する。
【００７４】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ１、Ｇ２はポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇ１、Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲ１および深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ１および深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【００７５】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２を形成することができる。
【００７６】
続いて、ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２を形成した半導体基板１Ｓ上に多層配線を形成する工程について説明する。図１７に示すように、半導体基板１の主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されており、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。なお、層間絶縁膜ＩＬ１を窒化シリコン膜と酸化シリコン膜の積層膜から形成し、窒化シリコン膜をエッチングストッパ膜として使用してもよい（ＳＡＣ（Self Align Contact）。
【００７７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００７８】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【００７９】
その後、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる積層膜を形成する。チタン／窒化チタン膜およびアルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上述した積層膜をパターニングする。これにより、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる配線Ｌ１を形成することができる。さらに、同様の工程を実施することにより、多層配線を形成することができる。このとき、多層配線のうち最上層に最上層配線を形成する。この最上層配線と同層でパッドも形成する。つまり、パッドは多層配線の最上層に形成される。以上のようにして、多層配線を形成することができる。
【００８０】
なお、本実施の形態１では、アルミニウム膜を主とする配線構造を例示しているが、これに限られるものではない。例えば、銅を主成分とするデュアルダマシン構造の配線構造を採用してもよい。その場合、最上層配線と同層のパッドのみアルミニウム配線構造であるが、それより下層の配線は全て銅を主成分とするデュアルダマシン構造の配線構造となる。デュアルダマシン構造の配線構造の場合は、層間絶縁膜ＩＬ１内に、配線溝と接続孔が形成される。その後、配線溝内と接続孔内に、銅を主成分とする導体膜をめっき法によって形成し、配線溝外部と接続孔外部の導体膜をＣＭＰ法等によって研磨する。これによって、配線溝内と接続孔内に、配線とプラグとが一体化形成されたデュアルダマシン構造の配線構造を形成することができる。また、層間絶縁膜ＩＬ１と導体膜の間に、銅の拡散を防止する機能を有するバリアメタル膜を形成してもよい。バリアメタル膜は、例えば、窒化タンタル、タンタルまたはそれらの積層膜からなる。
【００８１】
続いて、再配線を形成する工程について説明する。まず、図１８に示すように、多層配線の最上層にパッドＰＤを形成する。図１８では、層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３にパッドＰＤが形成されている。パッドＰＤは、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる積層膜を層間絶縁膜ＩＬ３上に形成し、この積層膜をフォトリソグラフィ技術およびエッチング技術を使用することにより、パターニングすることにより形成することができる。
【００８２】
次に、図１９に示すように、パッドＰＤを形成した層間絶縁膜ＩＬ３上に表面保護膜ＰＡＳ１と表面保護膜ＰＡＳ２を形成する。表面保護膜ＰＡＳ１は、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成されており、例えば、ＣＶＤ法で形成することができる。一方、表面保護膜ＰＡＳ２は、例えば、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳ２と表面保護膜ＰＡＳ１を貫通してパッドＰＤの一部を露出する開口部ＯＰ１を形成する。なお、開口部ＯＰ１から露出するチタン／窒化チタン膜は除去される。
【００８３】
続いて、図２０に示すように、開口部ＯＰ１を形成した表面保護膜ＰＡＳ２上にポリイミド樹脂膜ＰＩ１を塗布する。このポリイミド樹脂膜ＰＩ１は半導体ウェハの全面（主面）に形成される。そして、図２１に示すように、フォトリソグラフィ技術を使用することにより、ポリイミド樹脂膜ＰＩ１に開口部ＯＰ２を形成する。この開口部ＯＰ２の下部には開口部ＯＰ１が形成されており、開口部ＯＰ１と開口部ＯＰ２によりパッドＰＤの一部が露出している。
【００８４】
次に、図２２に示すように、半導体ウェハの全面にわたって、開口部ＯＰ１内および開口部ＯＰ２内を含むポリイミド樹脂膜ＰＩ１上に電極層ＥＬを形成する。すなわち、半導体ウェハの全面に電極層ＥＬを形成する。この電極層ＥＬは、開口部ＯＰ１の底部でパッドＰＤと電気的に接続される。電極層ＥＬは、例えば、窒化チタン膜と銅膜との積層膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。
【００８５】
その後、図２３に示すように、半導体ウェハの全面にわたって、半導体ウェハの全面に形成された電極層ＥＬ上にレジスト膜ＦＲを塗布し、このレジスト膜ＦＲに対してフォトリソグラフィ技術を使用することにより、レジスト膜ＦＲをパターニングする。レジスト膜ＦＲのパターニングは、再配線およびランドを形成する領域のレジスト膜を除去して電極層ＥＬが露出するように行なわれる。そして、電極層ＥＬを用いた電解めっき法により再配線およびランドを形成する。具体的には、図２４に示すように、レジスト膜ＦＲに形成された開口部から露出する電極層ＥＬ上に銅膜ＣＦ（めっき膜）とニッケル膜ＮＦ（めっき膜）を形成する。この銅膜ＣＦとニッケル膜ＮＦは、再配線およびランドとなる。
【００８６】
続いて、図２５に示すように、パターニングされたレジスト膜ＦＲを除去する。これにより、パッドＰＤと電気的に接続する再配線ＲＷを形成することができる。再配線ＲＷは、電極層ＥＬ、銅膜ＣＦおよびニッケル膜ＮＦから形成されている。
【００８７】
その後、図２６に示すように、半導体ウェハの全面にわたって、再配線ＲＷを覆うように半導体ウェハの全面にポリイミド樹脂膜ＰＩ２を形成する。そして、図２７に示すように、フォトリソグラフィ技術を使用することにより、ポリイミド樹脂膜ＰＩ２に開口部ＯＰ３を形成する。開口部ＯＰ３からは、再配線ＲＷの一部（ランド）が露出する。
【００８８】
次に、図２８に示すように、開口部ＯＰ３から露出する再配線ＲＷ（ランド）上に金膜ＡＦを形成する。金膜ＡＦは、例えば、無電解めっき法を使用することにより形成することができる。
【００８９】
続いて、図２９に示すように、開口部ＯＰ３内に形成された金膜ＡＦ上に、例えば、半田印刷技術により半田ペーストを形成する。そして、半導体ウェハに対してリフロー（熱処理）を施すことにより、半田ペーストを半球状のバンプ電極ＢＭＰとする。以上のようにして、例えば、半導体ウェハのすべてのチップ領域で再配線ＲＷを形成することができ、例えば、図３に示すようなＷＰＰ構造をした半導体ウェハＷＦを形成することができる。すなわち、本実施の形態１では、半導体ウェハＷＦの状態で、各チップ領域ＣＲにバンプ電極ＢＭＰを形成し、パッケージングを完了することができる。この後は、半導体ウェハＷＦの裏面を研磨する工程を実施し、その後、半導体ウェハＷＦの各チップ領域ＣＲを区画しているダイシングラインに沿って半導体ウェハＷＦを切断する工程を実施する。
【００９０】
まず、図３０に示すように、半導体ウェハＷＦの素子形成面に接着テープＡＴを貼り付ける。このとき、半導体ＷＦの素子形成面には、バンプ電極ＢＭＰが形成されているので、バンプ電極ＢＭＰにも接着テープＡＴが貼り付けられる。そして、半導体ウェハＷＦの素子形成面をステージＳＴに対向させるようにして、半導体ウェハＷＦをステージＳＴ上に配置する。すなわち、バンプ電極ＢＭＰが形成され、接着テープＡＴが貼り付けられた半導体ウェハＷＦの素子形成面をステージＳＴに密着させるように半導体ウェハＷＦをステージＳＴ上に搭載する。この場合、半導体ウェハＷＦの裏面は上側を向くことになる。このとき、図３０に示すように、半導体ウェハＷＦには、ダイシングラインＤＬで区画された複数のチップ領域ＣＲが形成されており、このチップ領域の素子形成面にバンプ電極ＢＭＰが形成されている。そして、ダイシングラインＤＬ上にはバンプ電極ＢＭＰが形成されていない。
【００９１】
次に、図３１に示すように、上側を向いた半導体ウェハＷＦの裏面に、例えば、グラインダＧＤを押し当てて、半導体ウェハＷＦの裏面を研磨する。研磨前の半導体ウェハＷＦの厚さは、通常５００μｍ〜７００μｍである。この半導体ウェハＷＦを、グラインダＧＤとステージＳＴ（チャックテーブル）の両方を回転させながら、所定の厚さ（例えば、２００μｍ以下）まで半導体ウェハＷＦを研磨する。
【００９２】
ここで、半導体ウェハＷＦの素子形成面には、バンプ電極ＢＭＰが形成されている領域と、バンプ電極ＢＭＰが形成されていない領域が存在する。このため、バンプ電極ＢＭＰが形成されている領域にかかる研磨圧力と、バンプ電極ＢＭＰが形成されていない領域にかかる研磨圧力とに差が生じる。すなわち、図３１の拡大図に示すように、バンプ電極ＢＭＰが形成されていない領域であるダイシングラインＤＬ上では、半導体ウェハＷＦにたわみが発生する。言い換えれば、半導体ウェハＷＦの素子形成面に、バンプ電極ＢＭＰが形成されている領域と、バンプ電極ＢＭＰが形成されていない領域とが存在する結果、半導体ウェハＷＦにかかる研磨圧力にむらが生じる。したがって、半導体ウェハＷＦの裏面を研磨すると、図３１の拡大図に示すように、半導体ウェハＷＦの厚さにばらつきが生じるのである。具体的に、半導体ウェハの領域のうち、バンプ電極ＢＭＰが形成されているチップ領域ＣＲの内部領域ほど研磨圧力が高くなるため薄くなり、逆に、バンプ電極ＢＭＰが形成されていないダイシングラインＤＬ上では研磨圧力が低くなるため厚くなる。
【００９３】
その後、図３２に示すように、接着テープＡＴを貼り付けた半導体ウェハＷＦをステージＳＴから取り出す。これにより、半導体ウェハＷＦの裏面を研磨する工程が完了する。例えば、半導体ウェハＷＦの裏面を研磨する工程を実施することにより、半導体ウェハＷＦの厚さは、２００μｍ以下となる。ここで、図３２の拡大図に示すように、半導体ウェハＷＦの厚さはバンプ電極ＢＭＰの有無によって、厚さばらつきが生じる。具体的には、図３２の拡大図に示すように、バンプ電極ＢＭＰが形成されていないダイシングラインＤＬ上の厚さが、バンプ電極ＢＭＰが形成されている領域（チップ領域ＣＲ内の内部領域）の厚さよりも厚くなっている。
【００９４】
したがって、半導体ウェハＷＦの裏面を研磨する工程を実施した後、半導体ウェハＷＦをダイシングする工程を実施すると、半導体ウェハＷＦの厚さばらつきに起因して、半導体ウェハＷＦ内に応力分布が生じる。具体的には、ダイシングラインＤＬ上の半導体ウェハＷＦの厚さがバンプ電極ＢＭＰを形成した隣接領域の半導体ウェハＷＦの厚さよりも厚くなっているので、ダイシングラインＤＬ上の半導体ウェハＷＦの形状が凸形状となる。この結果、ダイシングラインＤＬには、引張応力が発生する。したがって、ダイシングラインＤＬにダイシングカッタで溝を形成すると、溝の内部から外側に引っ張る引張応力により、溝の内部から溝の外部へクラックが発生しやすくなる。このようなクラックが発生すると、半導体ウェハＷＦから個片化した半導体チップが不良となってしまう。
【００９５】
そこで、本実施の形態１では、半導体ウェハＷＦの裏面を研磨する工程を実施した後、すぐに、半導体ウェハＷＦをダイシングする工程を実施するのではなく、半導体ウェハＷＦの裏面を研磨する工程と、半導体ウェハＷＦをダイシングする工程の間に、半導体ウェハＷＦの裏面に溝を形成する工程を追加している。この半導体ウェハＷＦの裏面に溝を形成する工程を実施することが本実施の形態１における特徴である。以下に、本実施の形態１における特徴である工程について説明する。
【００９６】
図３３に示すように、半導体ウェハＷＦの主面（素子形成面）に接着テープＡＴを貼り付けた状態で、半導体ウェハＷＦの裏面に溝ＤＴを形成する。半導体ウェハＷＦの裏面に溝ＤＴを形成するには、半導体ウェハＷＦの裏面にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。レジスト膜のパターニングは、溝ＤＴを形成する領域にレジスト膜が残らないように行なわれる。そして、パターニングしたレジスト膜をマスクにしたドライエッチング技術により、半導体ウェハＷＦの所定領域に溝ＤＴを形成する。具体的に、ダイシングラインＤＬの近傍領域に溝ＤＴを形成する。つまり、ダイシングラインＤＬの近傍領域の厚さは、図３２の拡大図に示すように、バンプ電極ＢＭＰが形成されている領域の厚さよりも厚くなっているが、本工程により、ダイシングラインＤＬの近傍領域に溝ＤＴを形成することにより、ダイシングラインＤＬの近傍領域の厚さを、バンプ電極ＢＭＰが形成されている隣接領域の厚さよりも薄くすることができる。この結果、ダイシングラインＤＬ上の半導体ウェハＷＦの形状が凹形状とすることができる。このため、ダイシングラインＤＬ上の半導体ウェハＷＦの形状が凸形状となる場合に対して、半導体ウェハにかかる応力の応力分布を変えることができる。後述するように、半導体ウェハＷＦのダイシングラインＤＬ上に溝ＤＴを形成することにより、ダイシングラインＤＬ上の応力を引張応力から圧縮応力に変えることができる。したがって、ダイシング工程でのクラックの発生を抑制することができる。
【００９７】
このように本実施の形態１の特徴は、半導体ウェハＷＦの裏面において、ダイシングラインＤＬの近傍領域に溝ＤＴを形成することにある。これにより、ダイシングラインＤＬの近傍領域における半導体ウェハＷＦの厚さを、その他のバンプ領域ＢＭＰが形成されている半導体ウェハＷＦの厚さよりも薄くすることができる。この結果、ダイシングラインＤＬに加わる応力を引張応力から圧縮応力に変えることができ、ダイシング時のクラックの発生を防止できる。つまり、本実施の形態１では、ダイシングラインＤＬ上に働く応力を圧縮応力とするために、ダイシングラインＤＬの近傍領域に溝ＤＴを形成している。
【００９８】
このことを考慮すると、ダイシングラインＤＬの近傍領域として、少なくとも、図３３の拡大図に示すように、ダイシングラインＤＬから１ｍｍ以上の距離がある領域までを含むようにすることにより、ダイシングラインＤＬ上に応力を効果的に圧縮応力とすることができる。すなわち、ダイシングラインＤＬから１ｍｍ以上離れた領域にわたる溝ＤＴを形成することにより、ダイシングラインＤＬでのクラックの発生を有効に防止することができるのである。
【００９９】
さらに、ダイシングラインＤＬ上にかかる応力を圧縮応力としてクラックの発生を有効に防止する観点から、本工程で形成する溝ＤＴの深さは、５μｍ以上あることが望ましい。
【０１００】
その後、図３４に示すように、半導体ウェハＷＦの素子形成面に貼り付けられている接着テープＡＴを取り外す。例えば、接着テープＡＴが、紫外線を照射すると粘着力が低下する材料から構成されている場合には、紫外線を照射することにより、接着テープＡＴを半導体ウェハＷＦから取り外す。なお、接着テープＡＴを取り外す工程は、半導体ウェハＷＦの裏面に溝ＤＴを形成する工程を行なう前に実施してもよい。
【０１０１】
以上のようにして、半導体ウェハＷＦの裏面において、ダイシングラインＤＬの近傍領域に溝ＤＴを形成することができる。図３５は、半導体ウェハＷＦを示す平面図である。図３５において、半導体ウェハＷＦはダイシングラインＤＬによって複数のチップ領域ＣＲが区画されている。このとき、ダイシングラインＤＬの近傍領域には溝ＤＴが形成されている。図３５の斜線で示す領域が溝ＤＴを形成している領域である。なお、図３５では、溝ＤＴの形成位置をわかりやすく表示するために、半導体ウェハの主面上に形成されているチップ領域ＣＲとダイシングラインＤＬが図示されているとともに、半導体ウェハＷＦの裏面に形成されている溝ＤＴを同一平面上に図示している。すなわち、チップ領域ＣＲとダイシングラインＤＬは、半導体ウェハＷＦの主面（素子形成面）に形成されている構成要素であり、溝ＤＴは、半導体ウェハＷＦの裏面に形成されている構成要素である。
【０１０２】
次に、半導体ウェハＷＦをダイシングすることにより、半導体ウェハＷＦを個々の半導体チップに個片化する。具体的には、図３６に示すように、半導体ウェハＷＦの裏面にダイシングテープＤＴＰを貼り付け、ダイシング装置のステージＳＴ（チャックテーブル）に半導体ウェハＷＦを固定する。つまり、ダイシングテープＤＴＰを貼り付けた半導体ウェハＷＦの裏面をステージＳＴに対向させ、この対向させた半導体ウェハＷＦの裏面を真空吸着によりステージＳＴに固定する。これにより、バンプ電極ＢＭＰが形成されている半導体ウェハＷＦの主面（素子形成面）は上側を向くことになる。そして、ステージＳＴに固定した半導体ウェハＷＦの主面（素子形成面）に形成されているダイシングラインＤＬに沿って、ダイシングカッタＤＣで半導体ウェハＷＦを切断する。
【０１０３】
このとき、図３６の拡大図に示すように、ダイシングラインＤＬの裏面には溝ＤＴが形成されており、ダイシングラインＤＬ上の半導体ウェハＷＦの厚さは、隣接領域の半導体ウェハＷＦの厚さよりも薄くなっている。このことから、ダイシングカッタＤＣでダイシングラインＤＬに沿って半導体ウェハＷＦを切断する場合、ダイシングラインＤＬ上に加わる応力を引張応力ではなく圧縮応力にすることができる。ダイシングラインＤＬに引張応力が働く場合は、ダイシング溝から外側に引っ張るように応力が働くことから、ダイシング溝を形成すると、ダイシング溝から外側に向ってクラックが形成されやすくなる。これに対し、本実施の形態１では、ダイシングラインＤＬの近傍領域の厚さを隣接領域の厚さよりも薄くしていることから、ダイシングラインＤＬ上の表面形状が凹形状となる。このため、ダイシングラインＤＬには圧縮応力が働くことになる。圧縮応力は、ダイシング溝の内側に向う応力であることから、ダイシングの際に形成されるダイシング溝の外側に向うクラックが発生しにくくなる。このことから、本実施の形態１では、ダイシングラインＤＬに沿ってダイシングする際、半導体ウェハＷＦにクラックが発生することを防止できるのである。
【０１０４】
特に、半導体ウェハＷＦの厚さが２００μｍ以下となっている場合、ダイシングにより半導体ウェハＷＦにクラックが発生しやすいが、本実施の形態１では、ダイシングラインＤＬに対応した半導体ウェハＷＦの裏面に、ダイシングラインＤＬからの距離が１ｍｍ以上の領域にわたって溝ＤＴを形成し、かつ、この溝ＤＴの深さを５μｍ以上としているので、半導体ウェハＷＦにクラックが発生することを有効に防止することができる。
【０１０５】
なお、ダイシングでは、最初に幅広（５０μｍ程度）のダイシングカッタで半導体ウェハＷＦにハーフカットを形成し、その後、より幅の小さい（３０μｍ程度）のダイシングカッタで半導体ウェハＷＦを切断する、いわゆる２ステップカッティングを行なう場合がある。この場合、ダイシングラインにハーフカットによる段差が形成される。しかし、本実施の形態１における溝ＤＴは、このハーフカットによる段差と明確に区別されるものである。つまり、本実施の形態１における溝ＤＴは、半導体ウェハＷＦの裏面に形成されるのに対し、ハーフカットによる段差は半導体ウェハＷＦの主面に形成されるものである。さらに、顕著な相違点は、本実施の形態１における溝ＤＴは、ダイシングラインＤＬから１ｍｍ以上離れた領域まで形成される大きな溝である。これに対し、ハーフカットによる段差は、上述したように幅が５０μｍ程度であるので、段差はダイシングラインＤＬから左右に２５μｍ程度離れた領域までしか形成されない。したがって、本実施の形態１における溝ＤＴと、ハーフカットによる段差とは、サイズに大きな相違点がある。つまり、ダイシングの際に発生するクラックを有効に防止する観点から、ダイシングラインＤＬに対応した半導体ウェハＷＦの裏面に形成される溝ＤＴは、ダイシングラインＤＬから１ｍｍ以上離れた領域にまでわたって形成されており、これにより、ダイシングの際に発生するクラックの発生を有効に防止できるのである。
【０１０６】
以上のようにして、半導体ウェハＷＦを切断することにより、個片化された半導体チップを得ることができる。図３７は、半導体ウェハＷＦを個片化することにより得られた半導体チップＣＨＰを示す平面図である。図３７に示すように、半導体チップＣＨＰは、四角形（長方形）の形状をしており、半導体チップＣＨＰの表面に複数のバンプ電極ＢＭＰがアレイ状（行列状）に配置されている。この半導体チップＣＨＰの端部を構成する４辺は、半導体ウェハＷＦに形成されているダイシングラインＤＬを切断することにより形成される。このとき、本実施の形態１では、図３６に示すように、ダイシングラインＤＬに対応した半導体ウェハＷＦの裏面に溝ＤＴが形成されているが、半導体ウェハＷＦを半導体チップＣＨＰに個片化すると、この溝ＤＴが半導体チップＣＨＰの端部に痕跡として残る。以下に、半導体チップＣＨＰに形成される痕跡について説明する。
【０１０７】
図３８は、図３７のＡ−Ｂ線で切断した場合の半導体チップＣＨＰの厚さ分布を示す図である。図３８において、横軸は点Ａからの位置（距離）を示しており、縦軸はそれぞれの位置における半導体チップＣＨＰの厚さを示している。図３８に示すように、半導体チップＣＨＰの端部領域における厚さは、半導体チップＣＨＰの内部領域における厚さに比べて薄くなっていることがわかる。ここで、半導体チップＣＨＰの端部領域とは、少なくとも、半導体チップＣＨＰの端部から１ｍｍ以上離れた領域も含むような領域である。一方、半導体チップＣＨＰの内部領域とは、上述した端部領域の内側の領域である。図３８に示すように、半導体チップＣＨＰの内部領域における厚さは、２００μｍ以下であり、半導体チップＣＨＰの端部領域における厚さは、内部領域の厚さよりも薄くなっている。具体的には、端部領域の厚さは、内部領域の厚さよりも５μｍ以上薄くなっている。
【０１０８】
このように半導体チップＣＨＰの内部領域における厚さと、半導体チップＣＨＰの端部領域における厚さに厚さ分布があるのは、上述したように、半導体ウェハＷＦのダイシングラインＤＬの位置に対応した半導体ウェハＷＦの裏面に溝ＤＴを形成しているからである。つまり、ダイシングラインＤＬの位置に対応して形成された溝ＤＴにより、個片化された半導体チップＣＨＰにも領域によって厚さ分布が形成されているのである。例えば、半導体ウェハＷＦにおけるダイシングラインＤＬは、半導体チップＣＨＰの端部となることから、ダイシングラインＤＬの近傍領域に形成された溝ＤＴによって、半導体チップＣＨＰでは、端部から所定領域（端部領域）にわたって、半導体チップＣＨＰの厚さが薄くなるのである。以上のように本実施の形態１では、半導体ウェハＷＦにおいて、ダイシングラインＤＬの近傍領域に溝ＤＴを形成した状態で、ダイシングを行なう点に特徴があるが、この製造工程中の特徴により、製造された半導体チップＣＨＰにおいて、端部領域の厚さが内部領域の厚さよりも薄くなるという痕跡が残ることになる。このようにして、本実施の形態１における半導体装置を製造することができる。
【０１０９】
本実施の形態１では、例えば、図３６に示すように、半導体ウェハＷＦにおいて、ダイシングラインＤＬの位置に対応した半導体ウェハＷＦの裏面に溝ＤＴを形成することにより、ダイシングラインＤＬの近傍領域における厚さを、その他のバンプ電極ＢＭＰが形成されている領域の厚さよりも薄くしている。これにより、ダイシングの際、ダイシングラインＤＬを形成している領域を凹形状とすることができる。この構成をとることで、本実施の形態１では、ダイシングラインＤＬにかかる応力を引張応力から圧縮応力に変えることができると説明したが、以下では、実際に応力シミュレーションを行うことにより、ダイシングラインＤＬの近傍領域の厚さを薄くすると、ダイシング溝に圧縮応力が働くという推察が妥当であることを説明する。
【０１１０】
図３９は、ダイシング工程でのステージ（チャックテーブル）の真空吸着力により、半導体ウェハＷＦに発生する応力分布を解析した結果を示す図である。図３９は、ダイシング領域（ダイシングラインの近傍領域）の厚さをその他の領域よりも薄くした状態で、ダイシングを行なう場合の応力分布を示す図である。図３９には、半導体ウェハＷＦのダイシング領域に溝ＤＤＴを形成した場合の応力分布が示されている。図３９において、溝ＤＤＴの底部近傍および角部近傍に圧縮応力が加わっていることがわかる。つまり、図３９に示す結果から、半導体ウェハＷＦのダイシング領域の厚さが他の領域よりも薄くなっていると、ダイシング領域に形成された溝ＤＤＴに圧縮応力が加わることがわかる。このことは、半導体ウェハＷＦのダイシング領域の厚さが他の領域よりも薄くなっていると、溝ＤＤＴから外側に向ってクラックが発生しにくくなることを意味している。したがって、ダイシングラインＤＬの近傍領域における厚さを、その他のバンプ電極ＢＭＰが形成されている領域の厚さよりも薄くするという本実施の形態１の特徴は、ダイシングの際に発生するクラックを防止できるという観点から理にかなっているものということができる。
【０１１１】
（実施の形態２）
前記実施の形態１では、ダイシングラインＤＬの近傍領域における半導体ウェハＷＦの裏面に溝ＤＴを形成することにより、ダイシングラインＤＬの近傍領域の厚さを、その他のバンプ電極ＢＭＰが形成されている領域の厚さよりも薄くする構成について説明した。本実施の形態２では、半導体チップＣＨＰ（半導体ウェハＷＦの状態ではチップ領域ＣＲ）に形成されるバンプ電極ＢＭＰの配置を工夫することにより、ダイシング時のクラックの発生を防止する技術について説明する。以下の説明では、半導体ウェハＷＦのチップ領域ＣＲにおける構成を前提とするものであるが、この構成を、個片化した後の半導体チップＣＨＰの構成として説明する。
【０１１２】
図４０は、本実施の形態２における半導体チップＣＨＰの構成を示す図である。図４０に示すように、本実施の形態２における半導体チップＣＨＰは、矩形形状（四角形）の形状をしており、半導体チップＣＨＰの内側の表面に複数のバンプ電極ＢＭＰが形成されている。本実施の形態２の特徴は、半導体チップＣＨＰの内側領域（最外周以外）に形成されているバンプ電極ＢＭＰ間の距離（図４０の距離ｃ）よりも、半導体チップＣＨＰの最外周に形成されているバンプ電極ＢＭＰ間の距離（図４０の距離ｂ）を小さくしていると、半導体チップＣＨＰの最外周に形成されているバンプ電極ＢＭＰ間の距離（図４０の距離ｂ）を、半導体チップＣＨＰの端部から最外周のバンプ電極ＢＭＰまでの距離（図４０の距離ａ）の２倍以上とする点にある。これにより、半導体チップＣＨＰの端部領域におけるバンプ電極ＢＭＰの密度を、半導体チップＣＨＰの内部領域（内側領域）におけるバンプ電極ＢＭＰの密度よりも高密度にすることができる。つまり、半導体チップＣＨＰの端部に近い領域に形成されているバンプ電極ＢＭＰの密度を高くすることにより、半導体ウェハＷＦの研磨時におけるダイシングラインの近傍領域での研磨圧力を高くすることができる。
【０１１３】
つまり、図４０では半導体チップＣＨＰの構成として説明しているが、この構成を半導体チップＣＨＰに個片化する前の半導体ウェハＷＦの状態で考えて見ると、半導体ウェハＷＦのダイシングラインＤＬに近いバンプ電極ＢＭＰの密度が高くなっていることを意味している。これは、ダイシングラインＤＬの近傍領域において、半導体ウェハＷＦの裏面を研磨する工程で、研磨圧力が高くなることを意味する。すなわち、バンプ電極ＢＭＰが形成されていないダイシングラインＤＬ上でも、ダイシングラインＤＬの近傍領域でバンプ電極ＢＭＰの密度を高密度にすることにより、ダイシングラインＤＬ上における半導体ウェハＷＦの厚さを、その他のバンプ電極ＢＭＰが形成されている内部領域における半導体ウェハＷＦの厚さよりも薄くすることができる。この結果、本実施の形態２でも、ダイシングラインＤＬにかかる応力を引張応力から圧縮応力に変えることができ、半導体ウェハＷＦに発生するクラックを低減することができる。つまり、本実施の形態２では、上述したバンプ電極ＢＭＰの配置に関する工夫により，本実施の形態1と同様なダイシングラインＤＬ近傍領域の溝ＤＴを形成することができる。
【０１１４】
本実施の形態２においても、半導体チップＣＨＰの端部を構成する４辺は、半導体ウェハＷＦに形成されているダイシングラインＤＬを切断することにより形成される。このとき、本実施の形態２でも、図３６に示すように、ダイシングラインＤＬに対応した半導体ウェハＷＦの裏面に溝ＤＴが形成されているが、半導体ウェハＷＦを半導体チップＣＨＰに個片化すると、この溝ＤＴが半導体チップＣＨＰの端部に痕跡として残る。以下に、半導体チップＣＨＰに形成される痕跡について説明する。
【０１１５】
図４１は、図４０のＡ−Ｂ線で切断した場合の半導体チップＣＨＰの厚さ分布を示す図である。図４１において、横軸は点Ａからの位置（距離）を示しており、縦軸はそれぞれの位置における半導体チップＣＨＰの厚さを示している。図４１に示すように、半導体チップＣＨＰの端部領域における厚さは、半導体チップＣＨＰの内部領域における厚さに比べて薄くなっていることがわかる。ここで、半導体チップＣＨＰの端部領域とは、少なくとも、半導体チップＣＨＰの端部から１ｍｍ以上離れた領域も含むような領域である。一方、半導体チップＣＨＰの内部領域とは、上述した端部領域の内側の領域である。図４１に示すように、半導体チップＣＨＰの内部領域における厚さは、２００μｍ以下であり、半導体チップＣＨＰの端部領域における厚さは、内部領域の厚さよりも薄くなっている。具体的には、端部領域の厚さは、内部領域の厚さよりも５μｍ以上薄くなっている。
【０１１６】
このように半導体チップＣＨＰの内部領域における厚さと、半導体チップＣＨＰの端部領域における厚さに厚さ分布があるのは、上述したように、半導体ウェハＷＦのダイシングラインＤＬの位置に対応した半導体ウェハＷＦの裏面に溝ＤＴを形成しているからである。つまり、ダイシングラインＤＬの位置に対応して形成された溝ＤＴにより、個片化された半導体チップＣＨＰにも領域によって厚さ分布が形成されているのである。例えば、半導体ウェハＷＦにおけるダイシングラインＤＬは、半導体チップＣＨＰの端部となることから、ダイシングラインＤＬの近傍領域に形成された溝ＤＴによって、半導体チップＣＨＰでは、端部から所定領域（端部領域）にわたって、半導体チップＣＨＰの厚さが薄くなる。
【０１１７】
次に、本実施の形態２における半導体チップＣＨＰのＷＰＰ構造について説明する。図４２は、本実施の形態２における半導体チップＣＨＰのＷＰＰ構造を示す図である。図４２に示すように、本実施の形態２における半導体チップＣＨＰは、矩形形状をしており、半導体チップＣＨＰの４辺に沿ってパッドＰＤが形成されている。そして、このパッドＰＤと半導体チップＣＨＰの表面に形成されているバンプ電極ＢＭＰとは、再配線ＲＷによい接続されている。このとき、本実施の形態２では、最外周に配置されているバンプ電極ＢＭＰ間の距離が、最外周よりも内側の内側領域に配置されているバンプ電極ＢＭＰ間の距離よりも小さくなっているが、この場合であっても、図４２に示すように、再配線ＲＷのレイアウトを工夫することにより、すべてのパッドＰＤと、すべてのバンプ電極ＢＭＰとを再配線ＲＷで電気的に接続することができる。なお、本実施の形態２における半導体装置の製造方法は、バンプ電極ＢＭＰの形成位置（レイアウト構成）を変える以外は、前記実施の形態１と同様である。
【０１１８】
（実施の形態３）
本実施の形態３では、ダミーバンプ電極を形成する例について説明する。以下の説明では、半導体ウェハＷＦのチップ領域ＣＲにおける構成を前提とするものであるが、この構成を、個片化した後の半導体チップＣＨＰの構成として説明する。
【０１１９】
図４３は、本実施の形態３における半導体チップＣＨＰの構成を示す図である。図４３において、本実施の形態３における半導体チップには、パッドＰＤと再配線ＲＷで電気的に接続されるバンプ電極ＢＭＰと、電気的に孤立したダミーバンプ電極ＤＭＹとが形成されている。例えば、図４３において、実際にパッドＰＤと再配線ＲＷを介して電気的に接続されるバンプ電極ＢＭＰだけを形成する場合が考えられる。この場合、例えば、半導体チップＣＨＰの端部に近い近傍領域でバンプ電極ＢＭＰの密度が低くなる。つまり、図４３では半導体チップＣＨＰの構成として説明しているが、この構成を半導体チップＣＨＰに個片化する前の半導体ウェハＷＦの状態で考えて見ると、半導体ウェハＷＦのダイシングラインＤＬに近いバンプ電極ＢＭＰの密度が低くなることになる。これは、ダイシングラインＤＬの近傍領域において、半導体ウェハＷＦの裏面を研磨する工程で、研磨圧力が低くなることを意味する。すなわち、バンプ電極ＢＭＰが形成されていないダイシングラインＤＬ上は、ダイシングラインＤＬの近傍領域でバンプ電極ＢＭＰの密度が低密度となることから、ダイシングラインＤＬ上での半導体ウェハＷＦのたわみが発生し、ダイシングラインＤＬ上における半導体ウェハＷＦの厚さが、その他のバンプ電極ＢＭＰが形成されている内部領域における半導体ウェハＷＦの厚さよりも厚くなる。この結果、ダイシングラインＤＬに沿って半導体ウェハＷＦをダイシングカッタＤＣで切断すると、半導体ウェハＷＦの厚さばらつきが大きいことから、ダイシング溝に発生する引張応力が大きくなり、クラックの発生を顕在化すると考えられる。
【０１２０】
そこで、本実施の形態３では、図４３に示すように、半導体チップＣＨＰの端部に近い近傍領域にダミーバンプ電極ＤＭＹを形成している。これにより、半導体チップＣＨＰの端部領域におけるバンプ電極ＢＭＰの密度を、ダミーバンプ電極ＤＭＹを形成しない場合に比べて高密度にすることができる。つまり、半導体チップＣＨＰの端部に近い領域に形成されているバンプ電極ＢＭＰとダミーバンプ電極ＤＭＹの密度を高くすることにより、半導体ウェハＷＦの研磨時におけるダイシングラインの近傍領域での研磨圧力を高くすることができる。
【０１２１】
つまり、図４３では半導体チップＣＨＰの構成として説明しているが、この構成を半導体チップＣＨＰに個片化する前の半導体ウェハＷＦの状態で考えて見ると、半導体ウェハＷＦのダイシングラインＤＬに近いバンプ電極ＢＭＰの密度が高くなっていることを意味している。これは、ダイシングラインＤＬの近傍領域において、半導体ウェハＷＦの裏面を研磨する工程で、研磨圧力が高くなることを意味する。すなわち、バンプ電極ＢＭＰが形成されていないダイシングラインＤＬ上でも、ダイシングラインＤＬの近傍領域でバンプ電極ＢＭＰとダミーバンプ電極ＤＭＹの密度を高密度にすることにより、ダイシングラインＤＬ上における半導体ウェハＷＦの厚さを、その他のバンプ電極ＢＭＰが形成されている内部領域における半導体ウェハＷＦの厚さよりも薄くすることができる。この結果、本実施の形態３でも、ダイシングラインＤＬにかかる応力を引張応力から圧縮応力に変えることができ、半導体ウェハＷＦに発生するクラックを低減することができる。つまり、本実施の形態３では、上述したダミーバンプ電極ＤＭＹの形成により，本実施の形態1と同様なダイシングラインＤＬ近傍領域の溝ＤＴを形成することができる。
【０１２２】
次に、ダミーバンプ電極ＤＭＹの構造について説明する。図４４は、本実施の形態３におけるダミーバンプ電極ＤＭＹの構成を示す断面図である。図４４において、層間絶縁膜ＩＬ３上に最上層配線ＴＬが形成されている。そして、最上層配線ＴＬ上にポリイミド樹脂膜ＰＩ１が形成されており、このポリイミド樹脂膜ＰＩ１上に端子ＴＥが形成されている。この端子ＴＥを形成したポリイミド樹脂膜ＰＩ１を覆うようにポリイミド樹脂膜ＰＩ２が形成されており、このポリイミド樹脂膜ＰＩ２に形成された開口部にダミーバンプ電極ＤＭＹが形成されている。すなわち、ダミーバンプ電極ＤＭＹは、ポリイミド樹脂膜ＰＩ２に形成された開口部から露出する端子ＴＥ上に形成されている。このとき、ダミーバンプ電極ＤＭＹと接続する端子ＴＥは、再配線と同層で形成されている。したがって、再配線と同層で形成されている端子ＴＥ上に形成されているダミーバンプ電極ＤＭＹは、再配線と接続されている通常のバンプ電極と同層で形成される。そして、ダミーバンプ電極ＤＭＹと接続されている端子ＴＥは配線と接続されておらず、電気的に孤立している。このことから、端子ＴＥ上に形成されているダミーバンプ電極ＤＭＹも電気的に孤立しているといえる。
【０１２３】
ここで、図４３では、ダミーバンプ電極ＤＭＹと再配線ＲＷとは接触しないようにレイアウトされているが、実際には、半導体チップＣＨＰの空き領域にダミーバンプ電極ＤＭＹを形成する場合、このダミーバンプ電極ＤＭＹを形成する位置の下層に通常のバンプ電極ＢＭＰと接続する再配線ＲＷが配置される場合がある。この場合、例えば、図４４に示すような構造のダミーバンプ電極ＤＭＹは、再配線ＲＷとダミーバンプ電極ＤＭＹが接続されてしまうことになるので形成することができなくなる。
【０１２４】
そこで、図４４では、ダミーバンプ電極ＤＭＹの下層に再配線ＲＷが形成されている場合であっても、この再配線ＲＷと接続されないダミーバンプ電極ＤＭＹを形成する例について説明する。図４４は、本実施の形態３におけるダミーバンプ電極ＤＭＹの他の構成を示す断面図である。図４４において、層間絶縁膜ＩＬ３上に最上層配線ＴＬが形成されている。そして、最上層配線ＴＬ上にポリイミド樹脂膜ＰＩ１が形成されており、このポリイミド樹脂膜ＰＩ１上に再配線ＲＷが形成されている。再配線ＲＷが形成されたポリイミド樹脂膜ＰＩ１を覆うようにポリイミド樹脂膜ＰＩ２が形成されており、このポリイミド樹脂膜ＰＩ２に再配線ＲＷの一端を露出する開口部が形成されている。この再配線ＲＷの一端が露出する開口部にバンプ電極ＢＭＰが形成されている。一方、ポリイミド樹脂膜ＰＩ２上には端子ＴＥが形成されており、この端子ＴＥ上にダミーバンプ電極ＤＭＹが形成されている。このように、ポリイミド樹脂膜ＰＩ１上に再配線ＲＷを形成し、ポリイミド樹脂膜ＰＩ２上に端子ＴＥを形成することにより、再配線ＲＷと端子ＴＥとを電気的に分離することができる。このことは、ダミーバンプ電極ＤＭＹの下層に再配線ＲＷが形成されている場合であっても、バンプ電極ＢＭＰとダミーバンプ電極ＤＭＹとを電気的に分離することができることを意味する。つまり、バンプ電極ＢＭＰとダミーバンプ電極ＤＭＹとを平面的に異なる面内（ポリイミド樹脂膜ＰＩ１上とポリイミド樹脂膜ＰＩ２上）に形成することにより、ダミーバンプ電極ＤＭＹの下層に再配線ＲＷが形成されている場合であっても、バンプ電極ＢＭＰとダミーバンプ電極ＤＭＹとを電気的に分離することができる。以上の構造を有するダミーバンプ電極ＤＭＹを形成することにより、ダミーバンプ電極ＤＭＹを配置するレイアウトの自由度を大きくすることができる。なお、本実施の形態３における半導体装置の製造方法は、ダミーバンプ電極ＤＭＹを形成する以外は、前記実施の形態１と同様である。
【０１２５】
（実施の形態４）
本実施の形態４では、半導体ウェハＷＦのダイシングラインＤＬ上にもダミーバンプ電極ＤＭＹを形成する例について説明する。以下に、本実施の形態４における半導体装置の製造工程について説明する。図１６から図２９に示す工程は前記実施の形態１とほぼ同様である。異なる点は、半導体ウェハＷＦのダイシングラインＤＬ上にダミーバンプ電極ＤＭＹを形成する点である。
【０１２６】
続いて、図４６に示すように、半導体ウェハＷＦの素子形成面に接着テープＡＴを貼り付ける。このとき、半導体ＷＦの素子形成面には、バンプ電極ＢＭＰが形成されているので、バンプ電極ＢＭＰにも接着テープＡＴが貼り付けられる。そして、半導体ウェハＷＦの素子形成面をステージＳＴに対向させるようにして、半導体ウェハＷＦをステージＳＴ上に配置する。すなわち、バンプ電極ＢＭＰが形成され、接着テープＡＴが貼り付けられた半導体ウェハＷＦの素子形成面をステージＳＴに密着させるように半導体ウェハＷＦをステージＳＴ上に搭載する。この場合、半導体ウェハＷＦの裏面は上側を向くことになる。このとき、図４６に示すように、半導体ウェハＷＦには、ダイシングラインＤＬで区画された複数のチップ領域ＣＲが形成されており、このチップ領域の素子形成面にバンプ電極ＢＭＰが形成されている。そして、ダイシングラインＤＬ上にはダミーバンプ電極ＤＭＹが形成されている。
【０１２７】
次に、図４７に示すように、上側を向いた半導体ウェハＷＦの裏面に、例えば、グラインダＧＤを押し当てて、半導体ウェハＷＦの裏面を研磨する。研磨前の半導体ウェハＷＦの厚さは、通常５００μｍ〜７００μｍである。この半導体ウェハＷＦを、グラインダＧＤとステージＳＴ（チャックテーブル）の両方を回転させながら、所定の厚さ（例えば、２００μｍ以下）まで半導体ウェハＷＦを研磨する。このとき、本実施の形態４では、ダイシングラインＤＬ付近のバンプ密度を半導体チップＣＨＰの内部領域（内側領域）におけるバンプ電極ＢＭＰの密度よりも高密度にするために、ダイシングラインＤＬ上にダミーバンプ電極ＤＭＹが形成されている。これは、ダイシングラインＤＬ上を避けてダミーバンプ電極ＤＭＹを形成する十分なスペースがない場合に有効な手段である。これにより、半導体ウェハＷＦの研磨時におけるダイシングラインの近傍領域での研磨圧力を高くすることができ，ダイシングラインＤＬ上における半導体ウェハＷＦの厚さを、その他のバンプ電極ＢＭＰが形成されている内部領域における半導体ウェハＷＦの厚さよりも薄くすることができる。この結果、本実施の形態４でも、ダイシングラインＤＬにかかる応力を引張応力から圧縮応力に変えることができ、半導体ウェハＷＦに発生するクラックを低減することができる。つまり、本実施の形態４では、上述したダイシングラインＤＬ上へのダミーバンプ電極ＤＭＹ形成により，本実施の形態１と同様なダイシングラインＤＬ近傍領域の溝ＤＴを形成することができる。
【０１２８】
その後、図４８に示すように、接着テープＡＴを貼り付けた半導体ウェハＷＦをステージＳＴから取り出す。これにより、半導体ウェハＷＦの裏面を研磨する工程が完了する。例えば、半導体ウェハＷＦの裏面を研磨する工程を実施することにより、半導体ウェハＷＦの厚さは、２００μｍ以下となる。
【０１２９】
ここで、図４９に示すように、本実施の形態４では、ダイシングラインＤＬに対応した半導体ウェハＷＦの裏面に、ダイシングラインＤＬからの距離が１ｍｍ以上の領域にわたって溝ＤＴが形成され、かつ、この溝ＤＴは深さ５μｍ以上となっている。
【０１３０】
その後、図５０に示すように、半導体ウェハＷＦの素子形成面に貼り付けられている接着テープＡＴを取り外す。例えば、接着テープＡＴが、紫外線を照射すると粘着力が低下する材料から構成されている場合には、紫外線を照射することにより、接着テープＡＴを半導体ウェハＷＦから取り外す。
【０１３１】
続いて、図５１に示すように、半導体ウェハＷＦをダイシングすることにより、半導体ウェハＷＦを個々の半導体チップに個片化する。具体的には、図５１に示すように、半導体ウェハＷＦの裏面にダイシングテープＤＴＰを貼り付け、ダイシング装置のステージＳＴ（チャックテーブル）に半導体ウェハＷＦを固定する。つまり、ダイシングテープＤＴＰを貼り付けた半導体ウェハＷＦの裏面をステージＳＴに対向させ、この対向させた半導体ウェハＷＦの裏面を真空吸着によりステージＳＴに固定する。これにより、バンプ電極ＢＭＰが形成されている半導体ウェハＷＦの主面（素子形成面）は上側を向くことになる。そして、ステージＳＴに固定した半導体ウェハＷＦの主面（素子形成面）に形成されているダイシングラインＤＬに沿って、ダイシングカッタＤＣで半導体ウェハＷＦを切断する。このとき、ダイシングラインＤＬ上に形成されているダミーバンプ電極ＤＭＹも切断される。  
【０１３２】
以上のようにして、半導体ウェハＷＦを切断することにより、個片化された半導体チップＣＨＰを得ることができる。図５２は、半導体ウェハＷＦを個片化することにより得られた半導体チップＣＨＰを示す断面図である。図５２に示すように、本実施の形態４における半導体チップＣＨＰは、半導体チップＣＨＰの素子形成面（図５２の下面）にバンプ電極ＢＭＰが形成され、かつ、半導体チップＣＨＰの端部に切断されたダミーバンプ電極ＤＭＹが形成されている。さらに、半導体チップＣＨＰの裏面（図５２の上面）において、半導体チップＣＨＰの端部領域に溝ＤＴが形成されている。
【０１３３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【符号の説明】
【０１３５】
１Ｓ半導体基板
ＡＦ  金膜
ＡＴ  接着テープ
ＢＡ  接着材
ＢＭＰ  バンプ電極
ＣＦ  銅膜
ＣＨＰ  半導体チップ
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＣＨＰ３  半導体チップ
ＣＫ  クラック
ＣＮＴ  コンタクトホール
ＣＲ  チップ領域
ＣＳ  コバルトシリサイド膜
ＤＣ  ダイシングカッタ
ＤＤＴ  溝
ＤＬ  ダイシングライン
ＤＭＹ  ダミーバンプ電極
ＤＴ  溝
ＤＴＰ  ダイシングテープ
ＥＬ  電極層
ＥＸ１  浅いｎ型不純物拡散領域
ＥＸ２  浅いｐ型不純物拡散領域
ＦＲ  レジスト膜
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＤ  グラインダ
ＧＯＸ  ゲート絶縁膜
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
Ｌ１  配線
ＬＮＤ  ランド
ＮＦ  ニッケル膜
ＮＲ１  深いｎ型不純物拡散領域
ＮＷＬ  ｎ型ウェル
ＯＦ  オリエンテーションフラット
ＯＰ１  開口部
ＯＰ２  開口部
ＯＰ３  開口部
ＰＡＳ１  表面保護膜
ＰＡＳ２  表面保護膜
ＰＤ  パッド
ＰＦ１  ポリシリコン膜
ＰＩ１  ポリイミド樹脂膜
ＰＩ２  ポリイミド樹脂膜
ＰＬＧ  プラグ
ＰＲ１  深いｐ型不純物拡散領域
ＰＷＬ  ｐ型ウェル
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２  ｐチャネル型ＭＩＳＦＥＴ
ＲＷ  再配線
ＳＴ  ステージ
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＴＥ  端子
ＴＬ  最上層配線
ＷＦ  半導体ウェハ
【図１】
2010287592.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010287592.tif 000009
【図８】
2010287592.tif 000010
【図９】
2010287592.tif 000011
【図１０】
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【図１１】
2010287592.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１６】
2010287592.tif 000017
【図１７】
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【図１８】
2010287592.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2010287592.tif 000036
【図３６】
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【図３７】
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【図３８】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図１５】
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【図３９】
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