(57)【要約】      （修正有）【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。【選択図】図１Ｍ
2010109288.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成されるＲＡＭの第１のトランジスタと、
前記第１のトランジスタの第１のソース／ドレインに電気的に接続される第１電極を有するキャパシタと、
前記第１のトランジスタに隣接する領域の前記半導体層に形成されるＲＯＭの第２、第３のトランジスタと、
前記第１のトランジスタの第２のソース／ドレインと前記第２のトランジスタの第１のソース／ドレインに電気的に接続されるビット線と、
を有することを特徴とする半導体装置。
【請求項２】
前記第３のトランジスタの前記第１のソース／ドレインは、前記ビット線から電気的に切断されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビット線は、前期第１のトランジスタの前記第２のソース／ドレインに導電性プラグを介して接続され、
前記第２のトランジスタの前記第１のソース／ドレインは、前記第１のトランジスタの前記第１、前記第２のソース／ドレインを介して前記ビット線に電気的に接続され、
前記第２のトランジスタの第２のソース／ドレインは、前記ＲＯＭのプレート線に接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３のトランジスタは、前記ＲＯＭのプレート線から切断されていることを特徴とする請求項３に記載の半導体装置
【請求項５】
前記第３のトランジスタのゲート電極と前記半導体層の間に形成される絶縁膜は、前記第２のトランジスタのゲート電極と前記半導体層の間に形成される絶縁膜よりも厚いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、異なる構造の半導体メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
情報家電、ブロードバンド通信、ユビキタス機器等に使用されるデバイスとして、ＣＰＵ、ＡＳＳＰ、半導体メモリ等を１チップに形成した半導体装置が用いられることがある。また、金融取引、交通等に使用される電子機器では、金銭取引のために、ＣＰＵ、半導体メモリを備えたＩＣチップが搭載されたＩＣカードが使用されている。
【０００３】
そのような半導体装置には、書き換え可能な不揮発性メモリと、書き換え不可能な不揮発性メモリの双方を搭載した構造が用いられることがある。書き換え可能な不揮発性メモリとしては、例えばＥＥＰＲＯＭ、強誘電体ＲＡＭがある。
【０００４】
ＥＥＰＲＯＭでは、シリコン酸化膜により絶縁された浮遊ゲートに電荷を蓄積するために、例えば１２Ｖ程度の高い電圧を印加してトンネル電流を流す必要がある。このため、書き換え回数が増えるとシリコン酸化膜が損傷し、データの書き換えができなくなるおそれがある。従って、ＥＥＰＲＯＭは、書き換え回数が多いシステムには向いていない。
【０００５】
これに対し、強誘電体ＲＡＭは、強電体の分極特性を利用して情報を書き込み、読み出ししているので、書き換え回数が多いシステムに対応でき、しかも書き換え時間もＥＥＰＲＯＭに比べて短い。
一方、書き換え不可能な不揮発性メモリとして、例えばＭＡＳＫＲＯＭがある。ＭＡＳＫＲＯＭは、読み出せる内容が固定される構造を有している。
【特許文献１】特開２００２−１３３８５７号公報
【特許文献２】特開２００６−１９０３９５号公報
【特許文献３】特開２００５−３２４２２号公報
【特許文献４】特開２０００−２２００３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のような半導体装置を１チップに形成する場合には、設計の際に、ＣＰＵ、書き換え可能な不揮発性メモリ領域、書き換え不可能な不揮発性メモリ領域等をそれぞれ別々の回路ブロックにして配置する。
しかし、１つのチップに多くの機能の回路ブロックを隣接して配置する場合に、メモリの大容量化が進むと、半導体チップが大型化することになる。
【０００７】
本発明の目的は、異なる構造の半導体メモリセルを備えた半導体メモリ領域の縮小化が図れる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の１つの観点によれば、半導体層に形成されるＲＡＭの第１のトランジスタと、前記第１のトランジスタの第１のソース／ドレインに電気的に接続される第１電極を有するキャパシタと、前記第１のトランジスタに隣接する領域の前記半導体層に形成されるＲＯＭの第２、第３のトランジスタと、前記第１のトランジスタの第２のソース／ドレインと前記第２のトランジスタの第１のソース／ドレインに電気的に接続されるビット線と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ＲＡＭのトランジスタに接続されるビット線とＲＯＭのトランジスタに接続されるビット線を共有にしている。これにより、ＲＡＭとＲＯＭの双方を有する半導体装置の面積の縮小化が可能になる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ〜図１Ｍは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
次に、図１Ａに示す構造を形成するまでの工程を説明する。
まず、n型又はp型のシリコン基板（半導体基板）１の表面に、トランジスタの活性領域を画定する素子分離絶縁膜２を形成する。本実施形態では素子分離絶縁層２、２ａをＬＯＣＯＳ法により形成する。
【００１１】
素子分離絶縁層２として、シャロートレンチアイソレーション（ＳＴＩ）を採用してもよい。ＳＴＩは、シリコン基板１の素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成される。
ところで、本実施形態では、後述するように、素子分離絶縁層２ａの形成領域の変更によってマスク（ＭＡＳＫ）ＲＯＭを書き込む。
【００１２】
続いて、シリコン基板１のメモリセル領域におけるトランジスタ活性領域にｐ型不純物、例えばボロンを導入してｐウェル３、４を形成する。メモリセル領域では、強誘電体ＲＡＭ領域とマスクＲＯＭ領域が混在している。また、強誘電体ＲＡＭ領域とマスクＲＯＭ領域のそれぞれのｐウェル３、４は隣接して配置されている。
なお、ｐウェル３、４は、後述するＭＯＳトランジスタのバックゲートとなる。これは、以下の実施形態でも同様である。
【００１３】
マスクＲＯＭ領域のｐウェル４は、後述する強誘電体キャパシタを形成しようとする領域の下方の位置に形成され、さらに強誘電体ＲＡＭ領域のｐウェル３に近い方の端部がワード線形成方向で互いに接続されて後述のプレートラインＲＷＬとなる。
【００１４】
次に、強誘電体ＲＡＭ領域とマスクＲＯＭ領域におけるｐウェル３、４の表面を熱酸化してシリコン酸化膜を形成し、これらをゲート絶縁膜８、９に用いる。ゲート絶縁膜８、９は、強誘電体ＲＡＭ領域とマスクＲＯＭ領域のそれぞれにおいて最適な膜厚を形成する。それらの膜厚は、図示しない窒化シリコン膜を酸化防止膜として形成することにより個別に調整してもよい。
【００１５】
次に、ゲート絶縁膜８、９及び素子分離絶縁膜２の上に、非晶質又は多結晶のシリコン膜をＣＶＤ法により順に形成した後に、フォトリソグラフィ技術を用いてシリコン膜をパターニングする。これにより、強誘電体ＲＡＭ領域のｐウェル３のそれぞれの上には間隔をおいて２つのゲート電極１１ａ、１１ｂを形成し、マスクＲＯＭ領域のｐウェル４のそれぞれの上には１つのゲート電極１２ａ（１２ｂ）を形成する。マスクＲＯＭ領域では、動作させないトランジスタを構成するゲート電極１２ａと、動作可能なトランジスタを構成するゲート電極１２ｂが選択される。
【００１６】
強誘電体ＲＡＭ領域のｐウェル３上のゲート電極１１ａ、１１ｂは、ワード線ＷＬの一部を構成する。また、マスクＲＯＭ領域のｐウェル４上のゲート電極１２ａ、１２ｂは、ワード線ＲＷＬの一部を構成する。
【００１７】
続いて、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂをマスクに使用し、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂの両側のｐウェル３、４の表層にｎ型不純物、例えばリンをイオン注入する。これにより、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂの両側のｐウェル３、４の表層に低不純物濃度拡散領域であるエクステンション領域１５ａ、１６ａ、１７ａ、１８ａ、１９ａ、２０ａ、２１ａを形成する。
【００１８】
この後に、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂを含むシリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１１ａ、１１ｂ、１２ａ、１２ｂの両側部分のみを残して絶縁性サイドウォール２４を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。
【００１９】
続いて、絶縁性サイドウォール２４とゲート電極１１ａ、１１ｂ、１２ａ、１２ｂをマスクにしてシリコン基板１の表層に砒素等のｎ型不純物を再びイオン注入し、各ゲート電極６Ａ，６Ｂの側方のシリコン基板１に高不純物濃度拡散領域１５ｂ、１６ｂ、１７ｂ、１８ｂ、１９ｂ、２０ｂ、２１ｂを形成する。互いに重なり合う高不純物濃度拡散領域１５ｂ、１６ｂ、１７ｂ、１８ｂ、１９ｂ、２０ｂ、２１ｂとエクステンション領域１５ａ、１６ａ、１７ａ、１８ａ、１９ａ、２０ａ、２１ａは、それぞれソース／ドレイン領域１５、１６、１７、１８、１９、２０、２１となる。
マスクＲＯＭ領域におけるゲート電極１２ａ、１２ｂの両側のソース／ドレイン領域１８、１９、２０、２１のうち一方の一部は、図２（ａ）に示すように、ワード線ＲＷＬに略平行に延びてプレートラインＲＰＬの一部となる。
【００２０】
次に、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂ、サイドウォール２４、素子分離領域２、２ａ及びシリコン基板１の上に金属膜、例えばコバルト膜を形成する。続いて、金属膜を加熱することにより、金属とシリコンを反応させる。これにより、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂの上層にシリサイド膜２６ａ〜２６ｄを形成する。同時に、ソース／ドレイン領域１５、１６、１７、１８、１９、２０、２１にシリサイド膜２５ａ〜２５ｇを形成する。
【００２１】
強誘電体ＲＡＭ領域の複数のｐウェル３のそれぞれに形成された２つのゲート電極１１ａ、１１ｂとその両側のソース／ドレイン領域１５、１６、１７等により２つのＭＯＳトランジスタＴ１、Ｔ２が形成される。また、マスクＲＯＭ領域の複数のｐウェル４のそれぞれに形成されたゲート電極１２ａ、１２ｂとその両側のソース／ドレイン領域１８、１９、２０、２１により１つのＭＯＳトランジスタＭ１、Ｍ２が形成される。
【００２２】
次に、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂ、サイドウォール２４、素子分離領域２、２ａ及びシリコン基板１の上に、カバー膜２７としてプラズマＣＶＤ法により酸窒化シリコン(ＳｉＯＮ)膜を例えば約２００ｎｍの厚さに形成する。さらに、テトラエトキシシラン（ＴＥＯＳ）ガスを使用するプラズマＣＶＤ法により、カバー膜２７の上に第１層間絶縁膜２８としてシリコン酸化膜を例えば約６００ｎｍの厚さに形成する。そして、第１層間絶縁膜２８の表面を化学的機械研磨 (ＣＭＰ)法により研磨して平坦化する。
【００２３】
次に、図１Ｂに示す構造を形成するまでの工程を説明する。
まず、第１層間絶縁膜２８上にレジストパターンを形成し、これをマスクに使用して第１層間絶縁膜２８及びカバー膜２７をエッチングすることにより、コンタクトホール２８ａ〜２８ｄを形成する。
【００２４】
これにより、強誘電体ＲＡＭ領域では、ＭＯＳトランジスタＴ１、Ｔ２のソース／ドレイン領域１５、１６、１７のそれぞれの上にコンタクトホール２８ａ〜２８ｃが形成される。
一方、マスクＲＯＭ領域では、動作を可能にするＭＯＳトランジスタＭ２においてプレートラインＲＰＬに接続されないソース／ドレイン領域２０の上にコンタクトホール２８ｄを形成する。また、マスクＲＯＭ領域では、動作させないＭＯＳトランジスタＭ１においてプレートラインＲＰＬに接続されないソース／ドレイン領域１９の上には、コンタクトホールが形成されない。
【００２５】
続いて、コンタクトホール２８ａ〜２８ｄの内面に、密着膜として、厚さが例えば約２０ｎｍのチタン（Ｔｉ）膜と、厚さが例えば５０ｎｍの窒化チタン（ＴｉＮ）膜を順にスパッタ法により形成する。さらに、密着膜上にタングステン（Ｗ）膜をＣＶＤ法により成長する。Ｗ膜の厚さは、コンタクトホール２８ａ〜２８ｄ内を完全に埋める値とする。
【００２６】
その後に、第１層間絶縁膜２８の上面のＷ膜、密着膜をＣＭＰ法により除去する。これにより、コンタクトホール２８ａ〜２８ｄに残されたＷ膜２９ｂ、密着膜２９ａを導電性プラグ２９、３０、３１、３２とする。導電性プラグ２９、３０、３１、３２は、ソース／ドレイン領域１５、１６、１７、２０に接続される。
【００２７】
導電性プラグ２９、３０、３１、３２は、例えば図２（ａ）の平面図に示すようにソース／ドレイン領域１５、１６、１７、２０に接続され、動作させないＭＯＳトランジスタＭ１のソース／ドレイン領域１８、１９には接続されない。
【００２８】
次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、第１層間絶縁膜２８上及び導電性プラグ２９〜３２上に、酸化防止膜３５及び第２層間絶縁膜３６を形成する。酸化防止膜３５として、例えばＳｉＯＮ膜を形成し、さらに第２層間絶縁膜３６として、ＴＥＯＳを使用するプラズマＣＶＤ法によりシリコン酸化膜を形成する。  
【００２９】
続いて、第２層間絶縁膜３６の上に、密着膜３７としてアルミナ（Ａｌ２Ｏ３）膜をスパッタ法で形成する。その後、ＲＴＡにより６５０℃の酸素雰囲気中で密着膜３７を酸化させる。
【００３０】
密着膜３７の上に、第１導電膜３８として例えばイリジウム膜と酸化イリジウム膜を順に形成する。イリジウム膜は例えばスパッタ法で約１５０ｎｍの厚さに形成され、酸化イリジウム膜は例えばスパッタ法により５ｎｍ〜５０ｎｍの厚さに形成される。なお、イリジウム膜と酸化イリジウム膜のそれぞれの形成後には急速熱アニーリング（ＲＴＡ）を施してそれらの膜の結晶性を改善する。
【００３１】
なお、Ｉｒ膜の代わりにＰｔ膜、Ｒｕ膜、ＲｕＯ２膜、ＳｒＲｕＯ３膜のいずれかの単層膜、或いはこれらから選択した積層膜を採用してもよい。また、酸化イリジウム膜の代わりに酸化ルテニウム等の他の貴金属酸化膜を採用してもよい。
【００３２】
次に、第１導電膜３８の上に、強誘電体膜３９としてＰＺＴ膜をＭＯＣＶＤ法に又はスパッタ法より形成する。
なお、ＰＺＴ膜の代わりに、ＰＺＴにランタン、カルシウム等の他の元素を含むその他のＰＺＴ系膜を形成してもよいし、ビスマスタンタル酸化物のようなビスマス系層状構造強誘電体を形成してよもよい。
【００３３】
次に、強誘電体膜３９上に、第２導電膜４０を例えばスパッタ法により形成する。第２導電膜４０として、本実施形態では例えば酸化イリジウム膜とイリジウム膜を順に形成するが、その他の貴金属酸化物、貴金属から選ばれる単層又は複数層から構成してもよい。
【００３４】
次に、図１Ｄに示すように、第２導電膜４０上にレジストを塗布し、これを露光、現像してキャパシタ領域に残し、これを上部電極形成用の第１レジストパターン４１とする。
続いて、図１Ｅに示すように、第１レジストパターン４１をマスクにして第２導電膜４０をエッチングする。これにより、第１レジストパターン４１の下に残された第２導電膜４０をキャパシタの上部電極４０ａとして使用する。
【００３５】
上部電極４０ａは、マスクＲＯＭ領域のゲート電極１２ａ、１２ｂに接続するワード線ＲＷＬの延在方向に間隔をおいて複数形成される。また、上部電極４０ａのそれぞれは、強誘電体ＲＡＭ領域のｐウェル３に形成されるＭＯＳトランジスタＴ１、Ｔ２のそれぞれの側方に配置される。
【００３６】
さらに、レジストを除去した後に、酸素含有雰囲気にシリコン基板１を入れ、上部電極４０ａ、強誘電体膜３０を熱処理する。熱処理温度は６００〜７００℃とする。
次に、図１Ｆに示すように、ワード線ＷＬ、ＲＷＬの延在方向に並ぶ複数の上部電極４０ａを列毎に覆うストライプ状の第２レジストパターン４２を強誘電体膜３９の上に形成する。
【００３７】
この後に、図１Ｇに示すように、第２レジストパターン４２をマスクにして強誘電体膜３９をエッチングする。これにより、第２レジストパターン４２の下に残された強誘電体膜３９をキャパシタ用誘電体膜として用いる。
パターニングされた強誘電体膜３９は、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂの長手方向に延在する一列の上部電極３９ａの下を通る形状になる。その後に、第２レジストパターン４２を除去する。
【００３８】
次に、図１Ｈに示す構造を形成するまでの工程を説明する。
まず、上部電極４０ａ、強誘電体膜３９及び第１導電膜３８の上に第１保護膜４３としてアルミナ膜を例えばスパッタ法又はＣＶＤ法により形成する。
【００３９】
続いて、第１保護膜４３上にフォトレジストを塗布し、これを露光、現像することにより、キャパシタ下部電極形成用の第３レジストパターン４４を形成する。第３レジストパターンは、パターニングされた強誘電体膜３９とほぼ同じ平面形状を有し、さらに、強誘電体膜３９の一端からはみ出す平面形状を有している。
【００４０】
その後に、図１Ｉに示すように、第３レジストパターン４４をマスクに使用し、第１保護膜４３及び第１導電膜３８をエッチングする。これにより、第３レジストパターン４４の下に残された第１導電膜３８をキャパシタの下部電極３８ａとして使用する。下部電極３８ａは、強誘電体ＲＡＭのプレートラインＰＬを兼ねている。下部電極３８ａの端部領域は、ストライプ状の強誘電体膜３９からはみ出した形状となる。その後、第３レジストパターン４４を除去する。
【００４１】
以上のパターニングにより形成された上部電極４０ａ、強誘電体膜３９及び下部電極３８ａにより１つの強誘電体キャパシタＱが構成される。これにより、下部電極３８ａには複数の強誘電体キャパシタＱが形成された状態になっている。
そのような構造の強誘電体キャパシタＱの下方には、マスクＲＯＭ領域のＭＯＳトランジスタＭ１、Ｍ２が存在する。
なお、図１Ｉにおいては、強誘電体キャパシタＱの両側を階段状に記載しているが、実際には台形状、或いは矩形状に形成することが多い。
【００４２】
次に、図１Ｊに示すように、強誘電体キャパシタＱの表面と密着膜３７の上に第２保護膜４５としてアルミナ膜を形成する。
第２保護膜４５を形成した後、酸素雰囲気にシリコン基板１を入れ、例えば５００℃〜７００℃に基板温度を設定し、強誘電体キャパシタＱに対して３０分間〜１２０分間の熱処理を行う。
【００４３】
次に、図１Ｋに示す断面構造を形成する工程について説明する。
第２保護膜４５の上に第３層間絶縁膜４６として、例えばＴＥＯＳを用いるプラズマＣＶＤ法により膜厚が１４００ｎｍのシリコン酸化物を形成する。この後、例えばＣＭＰ法により、第３層間絶縁膜４３の表面を平坦化する。
【００４４】
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にシリコン基板１を置いて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜４６中の水分が除去されると共に、第３層間絶縁膜４６の膜質が変化して膜中に水分が入り難くなる。
【００４５】
さらに、第３層間絶縁膜４３の上面に、第３保護膜４７として、例えばスパッタ法又はＣＶＤ法で成膜した膜厚２０ｎｍ〜５０ｎｍのアルミナ膜を形成する。さらに、ＴＥＯＳを用いるプラズマＣＶＤ法により、第３保護膜４７上に第４層間絶縁膜４８として例えば膜厚が３００ｎｍのシリコン酸化物を形成する。
【００４６】
次に、図１Ｌに示す構造を形成するまでの工程を説明する。
まず、第４層間絶縁膜４８の上面にフォトレジスト（不図示）を塗布し、これを露光、現像することにより、上部電極４０ａの上方に開口を有するレジストパターンを形成する。続いて、レジストパターンをマスクにして、第４層間絶縁膜４８から第１保護膜４７までエッチングする。
【００４７】
これにより、上部電極４０ａの上にビアホール４８ｅ、４８ｆを形成する。レジストパターンを除去した後に、シリコン基板１を酸素雰囲気に入れ、基板温度を例えば４００℃〜６００℃に設定し、３０分間〜１２０分間の熱処理を行う。
【００４８】
さらに、一層目の導電性プラグ２９〜３２の上に開口を有するレジストパターン（不図示）を第４層間絶縁膜４８上に形成する。その後に、第４層間絶縁膜４８から酸化防止膜３５までの各層をエッチングする。これにより、一層目の導電性プラグ２９〜３２の上にコンタクトホール４８ａ〜４８ｄを形成する。
【００４９】
この場合、マスクＲＯＭ領域において、動作させないＭＯＳトランジスタＭ１のソース／ドレイン領域１８，１９の上には一層目の導電性プラグを形成していないので、その上にはコンタクトホールが作成されない。これに対し、動作させるＭＯＳトランジスタＭ２のソース／ドレイン領域２０には一層目の導電性プラグ３２が接続されているので、その上にコンタクトホール４８ｄが形成される。
【００５０】
レジストパターンを除去した後に、コンタクトホール４８ａ〜４８ｄ及びビアホール４８ｅ、４８ｆ内に例えば膜厚が２０ｎｍのＴｉ膜と、膜厚が５０ｎｍのＴｉＮ膜を順にスパッタ法により形成する。続いて、ＴｉＮ膜上にＷ膜をＣＶＤ法により成長し、Ｗ膜でコンタクトホール４８ａ〜４８ｄ及びビアホール４８ｅ、４８ｆ内を充填する。
【００５１】
その後に、第４層間絶縁膜４８の上面上からＷ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により除去する。これによりコンタクトホール４８ａ〜４８ｄ内に残されたＷ膜、ＴｉＮ膜及びＴｉ膜を２層目の導電性プラグ５０〜５３として使用する。また、ビアホール４８ｅ、４８ｆ内に残されたＷ膜、ＴｉＮ膜及びＴｉ膜をビア５４ａ、５４ｂとして使用する。
なお、図示しないがプレートラインとなる下部電極３８ａの端部の上にもビアが接続される。
【００５２】
次に、図１Ｍに示す構造を形成するまでの工程について説明する。
まず、第４層間絶縁膜４８上に、第１の金属膜、例えばＴｉ膜、ＴｉＮ膜、アルミニウム合金膜、ＴｉＮ膜、Ｔｉ膜を順に形成した積層金属膜をスパッタ法により形成する。その後に、配線形状を有するレジストパターンを導電膜上に形成し、さらに、レジストパターンをマスクに使用して積層金属膜をエッチングし、残された積層金属膜を配線５７ａ、５７ｂ、５７ｃ、導電性パッド５７ｄとする。
【００５３】
強誘電体ＲＡＭ領域の２つのトランジスタＴ１、Ｔ２の共有でないソース／ドレイン領域１５、１７に電気的に接続される導電性プラグ５０、５２は、配線５７ａ、５７ｃとビア５４ａ、５４ｂを介して強誘電体キャパシタＱの上部電極４０ａに電気的に接続される。
また、それらのトランジスタＴ１、Ｔ２の共通のソース／ドレイン領域１６に電気的に接続される導電性プラグ３０、５１の上には、第１導電性パッド５７ｂが形成される。
【００５４】
さらに、マスクＲＯＭ領域においては、動作させるＭＯＳトランジスタＭ２のソース／ドレイン領域２０に電気的に接続される導電性プラグ３２、５３の上には第２導電性パッド５７ｄが接続される。
なお、第４層間絶縁膜４８上では、特に図示しないが、下部電極３８の端部上の導電性プラグに接続される配線、その他の配線、導電性パッドが形成される。
【００５５】
その後に、配線５７ａ、５７ｃ、第１、第２導電性パッド５７ｂ、５７ｄの上に第５層間絶縁膜５８を形成する。第５層間絶縁膜５８は、例えば第４層間絶縁膜４８と同じ方法により形成されるシリコン酸化膜から構成される。
【００５６】
続いて、第１、第２導電性パッド５７ｂ、５７ｄの上に開口を有するレジストパターン（不図示）を第５層間絶縁膜５８上に形成する。その後、レジストパターンをマスクにして第５層間絶縁膜５８をエッチングすることにより、導電性パッド５７ｂ、５７ｃの上にビアホール５８ａ、５８ｂを形成する。
そして、レジストパターンを除去した後に、ビアホール５８ａ、５８ｂの中に３層目の導電性プラグ５９ａ、５９ｂを形成する。それらの導電性プラグ５９ａ、４９ｂの形成方法として、二層目の導電性プラグ５１、５３と同様な方法を採用する。
【００５７】
さらに、三層目の導電性プラグ５９ａ、５９ｂと第５層間絶縁膜５８の上に、第２の金属膜を形成する。第２の金属膜として、例えば第１金属膜と同じ構造を形成する。続いて、第１金属膜と同様なパターニング方法により、第２金属膜をパターニングして強誘電体ＲＡＭ領域とマスクＲＯＭ領域の三層目の導電性プラグ５９ａ、５９ｂに接続されるビット線６０（ＢＬ）を形成する。
なお、ビット線６０を形成する際に、強誘電体ＲＡＭ領域及びマスクＲＯＭ領域の周辺領域にも配線（不図示）が形成される。
【００５８】
次に、ビット線６０と第５層間絶縁膜５８の上に第６層間絶縁膜６１を形成する。第６層間絶縁膜６１は、例えば第５層間絶縁膜５８と同様な方法により形成される。
その後に、第６層間絶縁膜６０内に導電性プラグを形成するなどの工程がなされるが、その詳細は省略する。
【００５９】
以上の工程によって形成される半導体装置のうち強誘電体ＲＡＭ領域とマスクＲＯＭ領域において、ビット線６０に沿って形成されるＭＯＳトランジスタＴ１、Ｔ２、Ｍ１，Ｍ２、強誘電体キャパシタＱ、ビット線６０（ＢＬ）等は、図２（ｂ）に示す電気回路となる。
【００６０】
図２（ｂ）において、強誘電体ＲＡＭを構成するＭＯＳトランジスタＴ１、Ｔ２のゲート電極はそれぞれワード線ＷＬに接続され、それらのワード線ＷＬは、ビット線ＢＬに直交する方向に配置されている。また、それらのＭＯＳトランジスタＴ１、Ｔ２のそれぞれのソース／ドレインの一方はビット線ＢＬに接続され、他方は強誘電体キャパシタＱの一方の電極（上部電極４０ａ）に接続されている。強誘電体キャパシタＱの他方の電極（下部電極３８ａ）は、ワード線ＷＬに略平行に延在するプレートラインＰＬに接続されている。
【００６１】
一方、マスクＲＯＭを構成するＭＯＳトランジスタＭ１、Ｍ２のゲート電極は、強誘電体ＲＡＭセルのワード線ＷＬと同じ向きのワード線ＲＷＬに接続されている。また、ＭＯＳトランジスタＭ１、Ｍ２のソース／ドレインの一方は、マスクＲＯＭ用のプレートラインＲＰＬに接続されている。それら一方のソース／ドレインは、図１Ｍにおいてソース／ドレイン領域１８、２１であって、ワード線ＲＷＬの延在方向に形成された別のソース／ドレイン領域に繋がって形成され、プレートラインＲＰＬの一部を構成する。
【００６２】
また、マスクＲＯＭを構成するＭＯＳトランジスタＭ１、Ｍ２のうち、動作させないＭＯＳトランジスタＭ１の他方のソース／ドレインはビット線ＢＬから離されている。これに対し、動作させるＭＯＳトランジスタＭ２の他方のソース／ドレインは、強誘電体ＲＡＭのＭＯＳトランジスタＴ１、Ｔ２と同じビット線ＢＬに接続される。
【００６３】
以上のようなＭＯＳトランジスタＴ１、Ｔ２、Ｍ１、Ｍ２及び強誘電体キャパシタＱは、マトリクス状に配置される。そのうちマスクＲＯＭの回路の作成は、ビット線とＭＯＳトランジスタＭ１、Ｍ２の間に導電性プラグ３２、５３を形成するか否かによって行われている。
【００６４】
強誘電体ＲＡＭ領域とマスクＲＯＭ領域の上記の構造は、いずれも図３に示すメモリセルアレイ１０１として形成される。また、メモリセルアレイ１０１内のビット線ＢＬは、カラムトランスファ１０２を介してセンスアンプ・ライトアンプ回路１０３に接続される。
【００６５】
メモリセルアレイ１０１内のワード線ＷＬ、ＲＷＬとプレート線ＰＬ、ＲＰＬは、ロウデコーダ・ロウドライバ１０４に接続されている。ロウデコーダ・ロウドライバ１０４は、強誘電体ＲＡＭのプレート線ＰＬとマスクＲＯＭのプレート線ＲＰＬを切り替える回路を有し、さらに強誘電体ＲＡＭのワード線ＷＬとマスクＲＯＭのワード線ＲＷＬを切り替える回路を有している。これにより、強誘電体ＲＡＭに使用するデコーダ、ドライバにより、マスクＲＯＭの読み出しを行うことを可能にしている。
【００６６】
また、カラムトランスファ１０２とロウデコーダ・ロウドライバ１０４にはアドレスプリデコーダ１０５が接続されている。アドレスプリデコーダ１０５及びセンスアンプ・ライトアンプ１０３は、インターフェイス１０６を介して他の回路に接続される。
以上のメモリ回路には、図３に示す要素の他に、リトライ回路、データ冗長回路、ＥＣＣ回路等の要素が含まれ、それらの要素は、強誘電体ＲＡＭとマスクＲＯＭで共用することができる。
【００６７】
ところで、センスアンプの方式として、例えばビットライン接地センス（ＢＧＳ）方式を採用してもよい。ＢＧＳ方式を実施するための回路は、例えば図４（ａ）に示すような回路を有している。
図４（ａ）において、上記のメモリセルアレイ１０１から延びるビット線ＢＬは、第１スイッチ１０３ａとｐ型ＭＯＳトランジスタ１０３ｂのソースとドレインを介して、ソースフォロアの積分回路１０３ｃの入力端に接続されている。
【００６８】
第１スイッチ１０３ａのｐ型ＭＯＳトランジスタ１０３ｂ側の端部には、インバータ１０３ｄの入力端が接続されている。また、ｐ型ＭＯＳトランジスタ１０３ｂのゲートには、インバータ１０３ｄの出力端が接続されている。
ｐＭＯＳトランジスタ１０３と積分回路１０３ｂの間に接続される配線には、マイナス電圧発生回路１０３ｅが第２スイッチ１０３ｆを介して接続されている。
【００６９】
積分回路１０３ｃは、ｎ型ＭＯＳトランジスタ１０３ｇとｐ型ＭＯＳトランジスタ１０３ｈと強誘電体キャパシタ１０３ｉを有している。ｎ型ＭＯＳトランジスタ１０３ｇとｐ型ＭＯＳトランジスタ１０３の互いのソース／ドレインは電源Ｖｃｃと接地線の間に直列に接続されている。
【００７０】
ｎ型ＭＯＳトランジスタ１０３ｇのドレインは電源Ｖｃｃに接続され、ｐ型ＭＯＳトランジスタ１０３ｈのドレインは接地され、また、互いに接続されるソースは積分回路１０３ｃの出力端であってメインアンプに接続される。
【００７１】
ｎ型ＭＯＳトランジスタ１０３ｇとｐ型ＭＯＳトランジスタ１０３ｈの互いのゲートは強誘電体キャパシタ１０３ｉを介して接続され、ｐ型ＭＯＳトランジスタ１０３ｈのゲートは積分回路１０３ｃの入力端となっている。
【００７２】
図４（ａ）に示す回路の読み出し時の動作を図４（ｂ）の電圧波形を参照して説明する。
読み出し動作前に、第２のスイッチ１０３ｆをオンし、積分回路１０ｇの入力端に接続される配線をマイナス電圧発生回路１０３ｅにより負にチャージし、その後オフする。これにより、図４（ｂ）に示すように、読み出し動作開始時には、その配線の電圧Ｖnegはマイナス電圧となっている。
【００７３】
その状態でメモリ領域が読み出しモードとなって第１のスイッチ１０３ａがオンすると、ビット線ＢＬを介してメモリセルアレイ１０１から積分回路１０３ｇに向けて電流が流れる。ビット線ＢＬに流れる電流は、図４（ｂ）に示すような円弧状の波形とする。
【００７４】
ビット線ＢＬから電流が流れると、インバータ１０３ｄを介してｐＭＯＳトランジスタ１０３ｂがオンする。これにより、ビット線ＢＬに流れる電流によって積分回路１０３ｇの入力端の電圧Ｖnegは上昇して接地電位（例えば０Ｖ）になるか又はそれに近づく。
これにより、図４（ｂ）に示すように、積分回路１０３ｇの入力電圧（Ｖneg）が上昇するに従って、その出力電圧は徐々に上昇して所定の値に達成し、その電圧がメインアンプに出力される。
【００７５】
このように、図４（ａ）に示す回路を採用することにより、ビット線ＢＬに流れる電流が小さく且つ流れる時間が短くても、読み出し精度が高くなる。特に、本実施形態のように、マスクＲＯＭ領域のＭＯＳトランジスタＭ１、Ｍ２の一方のソース／ドレインがシリサイド膜を有するバルク配線により接続される場合には、読み出し電流が小さくなり易いので、図４（ａ）のような回路の採用が好ましい。
【００７６】
以上のように本実施形態によれば、強誘電体メモリ、即ちＦＲＡＭのＭＯＳトランジスタＴ１、Ｔ２に接続されるビット線６０とマスクＲＯＭＭ１，Ｍ２のＭＯＳトランジスタＭ１、Ｍ２に接続されるビット線６０を共有にしている。これにより、ＦＲＡＭとマスクＲＯＭの双方を有する半導体装置の面積の縮小化が可能になる。
【００７７】
また、キャパシタを有しないマスクＲＯＭは、強誘電体ＲＡＭのＭＯＳトランジスタＴ１、Ｔ２に接続される強誘電体キャパシタＱの形成領域の少なくとも一部に重なって形成される。これにより、マスクＲＯＭ領域と強誘電体ＲＡＭセル領域を別々のブロックに形成する従来構造に比べてメモリ領域を縮小することができる。
【００７８】
しかも、図２（ａ）、（ｂ）に示すように、マスクＲＯＭのプレート線ＲＰＬをバルク配線にしたので、強誘電体キャパシタの配線の妨げにならず、強誘電体ＲＡＭの領域を有効に利用してマスクＲＯＭを形成することが可能になる。
従って、強誘電体ＲＡＭとマスクＲＯＭを有するシステムＬＳＩやＩＣチップを小型にすることが可能になる。
【００７９】
ところで、図１Ｍ、図２におけるマスクＲＯＭでは、互いに隣接するＭＯＳトランジスタＭ１、Ｍ２の一方を作動させず、他方を作動可能にしているが、それらのうちの一方を作動可能にし、他方を作動させないようにしてもよい。
【００８０】
また、ＭＯＳトランジスタＭ１、Ｍ２の双方を動作可能にしてもよいし、動作させないようにしてもよい。それらの選択はマスクＲＯＭの構成に従い、導電性プラグを形成してビット線６０（ＢＬ）に接続するか否かによって行う。これらについては、以下の実施形態でも同様である。
【００８１】
（第２の実施の形態）
図５は、本発明の第２実施形態に係る半導体装置を示す断面図であり、図１Ｍと同じ符号は、同じ要素を示している。
図５において、第１実施形態と同様に、シリコン基板１には強誘電体ＲＡＭ領域とマスクＲＯＭ領域が混在して配置されている。また、シリコン基板１には、強誘電体ＲＡＭセルとして、第１実施形態と同じ構造のＭＯＳトランジスタＴ１、Ｔ２と強誘電体キャパシタＱが形成されている。
【００８２】
また、強誘電体ＲＡＭを構成するＭＯＳトランジスタＴ１、Ｔ２には、マスクＲＯＭを構成する２つのＭＯＳトランジスタＭ２、Ｍ３が隣接して形成されている。それらのうち動作させないＭＯＳトランジスタＭ３は、第１実施形態とは異なる構造を有している。
【００８３】
マスクＲＯＭ領域において、動作させないＭＯＳトランジスタＭ３のゲート電極１２ａの下には、シリコン基板１のチャネル領域に反転層を形成させない厚さの反転防止絶縁膜８ｂが形成されている。反転防止絶縁膜８ｂは、動作させる第２のＭＯＳトランジスタＭ２のゲート絶縁膜８よりも厚く、例えば２００ｎｍ〜４００ｎｍの厚さに形成されている。また、反転防止絶縁膜８ｂは、例えば、シリコン酸化膜を有し、素子分離膜絶縁膜２と同時に形成される。
【００８４】
また、マスクＲＯＭ領域でビット線６０の延在方向に隣接する２つのＭＯＳトランジスタＭ３、Ｍ２は、共通のソース／ドレイン領域２０を有している。これにより、マスクＲＯＭ領域の縮小化が可能になる。そのソース／ドレイン領域２０は、ビット線６０に電気的に接続される導電性プラグ３２、５３に接続されている。
【００８５】
一方、動作させないＭＯＳトランジスタＭ３のうちビット線６０に接続されない側のソース／ドレイン領域２２は、その反対側のソース／ドレイン領域２０から分離したｐウェル５内に形成されている。そのｐウェル５及びソース／ドレイン領域２２の一部は、ゲート電極１２ａの長手方向に隣接する他のソース／ドレイン領域（不図示）に接続され、バルク配線の一部を構成している。さらに、ソース／ドレイン領域２２の表面には、金属シリサイド層２５ｈが形成されている。
【００８６】
以上のＭＯＳトランジスタＴ１、Ｔ２、Ｍ２、Ｍ３は、ビット線６０（ＢＬ）延在方向で、図６（ａ）に示す平面形状を有している。また、ビット線ＢＬの延在方向において、ＭＯＳトランジスタＴ１、Ｔ２、Ｍ２、Ｍ３及び強誘電体キャパシタＱの電気回路は図６（ｂ）に示すようになる。
【００８７】
図６（ｂ）におけるマスクＲＯＭのうち作動しないＭＯＳトランジスタＭ３は、ゲート電極１２ａとシリコン基板１の間に反転防止絶縁膜８ｂを形成することによりオンしないようにされている。即ち、マスクＲＯＭのデータの書き込みは、ゲート電極１２ａ、１２ｂの下に反転防止絶縁膜８ｂを形成するか否かによって行われる。
【００８８】
また、第１実施形態と同様に、強誘電体メモリ、即ちＦＲＡＭのＭＯＳトランジスタＴ１、Ｔ２に接続されるビット線６０とマスクＲＯＭＭ１，Ｍ２のＭＯＳトランジスタＭ１、Ｍ２に接続されるビット線６０を共有にしている。これにより、ＦＲＡＭとマスクＲＯＭの双方を有する半導体装置の面積の縮小化が可能になる。
【００８９】
また、マスクＲＯＭに使用されるＭＯＳトランジスタＭ２、Ｍ３は、第１実施形態と同様に、隣接するＭＯＳトランジスタＴ１、Ｔ２に接続される強誘電体キャパシタＱの下方で少なくとも一部が重なる位置に形成されている。このため、マスクＲＯＭ領域と強誘電体ＲＡＭセル領域をそれぞれ別の離れた領域に形成される従来に比べてメモリ領域を縮小することができる。
【００９０】
（第３の実施の形態）
図７は、本発明の第３実施形態に係る半導体装置を示す断面図であり、図１Ｍと同じ符号は、同じ要素を示している。
図７において、第１実施形態と同様に、シリコン基板１には、強誘電体ＲＡＭ領域とマスクＲＯＭ領域が混在して配置されている。そして、強誘電体ＲＡＭの２つのＭＯＳトランジスタＴ１、Ｔ２は、第１実施形態と同様に共有のソース／ドレイン領域１６を有している。
【００９１】
マスクＲＯＭの１つのＭＯＳトランジスタＭ４（Ｍ５）とこれに隣接する強誘電体ＲＡＭの１つのＭＯＳトランジスタＴ２（Ｔ１）は、それぞれの一方のソース／ドレイン領域１７（１５）を共有する構造を有している。
これにより、マスクＲＯＭの１つのＭＯＳトランジスタＭ４（Ｍ５）は、一方のソース／ドレイン領域１７（１５）を共有する強誘電体ＲＡＭのＭＯＳトランジスタＴ２（Ｔ１）を介してビット線６０（ＢＬ）に接続可能になっている。
【００９２】
また、マスクＲＯＭのＭＯＳトランジスタＭ４（Ｍ５）の１つのソース／ドレイン領域１７（１５）は、導電性プラグ３１、５２（２９、５０）、配線５７ｃ（５７ａ）及びビア５４ａ（５４ｂ）を介して強誘電体キャパシタＱの上部電極４０ａに接続される。
【００９３】
さらに、マスクＲＯＭにおいて作動させないＭＯＳトランジスタＭ４の他方のソース／ドレイン領域は、これに隣接する動作可能なＭＯＳトランジスタＭ５のソース／ドレイン領域２０から素子分離絶縁膜２ｂを介して電気的に分離している。また、動作させないＭＯＳトランジスタＭ４の他方のソース／ドレイン領域１８は、その周囲を素子分離絶縁膜２ｂ及びゲート絶縁膜８で囲まれて電気的に孤立し、プレート線ＲＰＬから切断されている。
【００９４】
一方、動作させるＭＯＳトランジスタＭ５のソース／ドレイン領域２０の端部は、ゲート電極１２ｂの長手方向で隣接する他のＭＯＳトランジスタのソース／ドレイン領域（不図示）に延びて接続されている。それらのソース／ドレイン領域の一部は、ゲート電極１２ｂの長手方向に延びる不純物拡散領域からなるプレート線ＲＰＬの一部を構成している。
マスクＲＯＭにおいて隣接する２つのＭＯＳトランジスタＭ４、Ｍ５の双方を動作可能にする場合には、それらの間に素子分離絶縁膜２ｂが形成されず、それらの間でソース／ドレイン領域１８、２０は一体として形成される。
【００９５】
以上のＭＯＳトランジスタＴ１、Ｔ２、Ｍ４、Ｍ５は、ビット線６０（ＢＬ）延在方向で、図８（ａ）に示す平面形状を有している。また、ビット線ＢＬの延在方向において、ＭＯＳトランジスタＴ１、Ｔ２、Ｍ４、Ｍ５及び強誘電体キャパシタＱの電気回路は図８（ｂ）に示すようになる。図８（ｂ）において、作動しないＭＯＳトランジスタＭ４の１つのソース／ドレインは、プレート線ＲＰＬから分離されて、電気的に他の素子から切断されている。
なお、マスクＲＯＭの読み出し時には、強誘電体ＲＡＭのＭＯＳトランジスタＴ１、Ｔ２をオンにしてＭＯＳトランジスタＭ４、Ｍ５をビット線ＢＬに接続する。
【００９６】
このように、マスクＲＯＭのデータの書き込みは、素子分離絶縁膜２ｂを形成するか否かにより行っている。即ち、ＭＯＳトランジスタＭ４の一方のソース／ドレインを素子分離絶縁膜２ｂにより孤立させ、プレート線ＲＰＬから切断しているので、従来に比べて工程が増えることはない。
【００９７】
また、第１実施形態と同様に、強誘電体メモリ、即ちＦＲＡＭのＭＯＳトランジスタＴ１、Ｔ２に接続されるビット線６０とマスクＲＯＭのＭＯＳトランジスタＭ１、Ｍ２に接続されるビット線６０を共有にしている。これにより、ＦＲＡＭとマスクＲＯＭの双方を有する半導体装置の面積の縮小化が可能になる。
また、ＭＯＳトランジスタＴ１、Ｔ２、Ｍ４、Ｍ５は一部のソース／ドレイン領域１５、１７、２０を共有しているので、メモリ領域の縮小化が図れる。
【００９８】
さらに、マスクＲＯＭに使用されるＭＯＳトランジスタＭ４、Ｍ５は、第１実施形態と同様に、隣接するＭＯＳトランジスタＴ１、Ｔ２に接続される強誘電体キャパシタＱの下方で少なくとも一部が重なる位置に形成されている。このため、マスクＲＯＭ領域と強誘電体ＲＡＭセル領域をそれぞれ別の離れた領域に形成される従来に比べてメモリ領域を縮小することができる。
【００９９】
（第４の実施の形態）
図９は、本発明の第４実施形態に係る半導体装置を示す断面図であり、図１Ｍ、図７と同じ符号は、同じ要素を示している。
図９において、第１実施形態と同様に、シリコン基板１には、強誘電体ＲＡＭ領域とマスクＲＯＭ領域が混在して配置されている。そして、強誘電体ＲＡＭ領域で隣接する２つのＭＯＳトランジスタＴ１、Ｔ２は、それぞれ第１実施形態と同様に共有のソース／ドレイン領域１６を有している。
【０１００】
マスクＲＯＭの１つのＭＯＳトランジスタＭ６（Ｍ５）とこれに隣接する強誘電体ＲＡＭの１つのＭＯＳトランジスタＴ２（Ｔ１）は、それぞれの一方のソース／ドレイン領域１７（１５）を共有する構造を有している。
これにより、マスクＲＯＭの１つのＭＯＳトランジスタＭ６（Ｍ５）は、一方のソース／ドレイン領域１７（１５）を共有する強誘電体ＲＡＭのＭＯＳトランジスタＴ２（Ｔ１）を介してビット線６０に接続可能になっている。
【０１０１】
また、マスクＲＯＭのＭＯＳトランジスタＭ４（Ｍ５）の１つのソース／ドレイン領域１７（１５）は、導電性プラグ３１、５２（２９、５０）、配線５７ｃ（５７ａ）及びビア５４ａ（５４ｂ）を介して強誘電体キャパシタＱの上部電極４０ａに接続される。
【０１０２】
マスクＲＯＭにおいて作動させないＭＯＳトランジスタＭ６のゲート電極１２ａは、反転防止絶縁膜８ｂを介してシリコン基板１の上に形成されている。反転防止絶縁膜８ｂは、第２実施形態と同様に、素子分離絶縁膜２と同じ方法により形成されている。反転防止絶縁膜８ｂは、ゲート電極１２ａにオン電圧が印加された場合に、シリコン基板１のチャネル領域に反転層を生じさせない厚さを有している。
なお、マスクＲＯＭのＭＯＳトランジスタＭ５、Ｍ６は、ソース/ドレイン領域１７を共有するＭＯＳトランジスタＴ１、Ｔ２（Ｍ５、Ｍ６）と同じｐウェル６、７内に形成される。
【０１０３】
さらに、マスクＲＯＭにおいて、作動させないＭＯＳトランジスタＭ６の他方のソース／ドレイン領域は、これに隣接する動作可能なＭＯＳトランジスタＭ５のソース／ドレイン領域２０と共有している。さらに、マスクＲＯＭ領域において、共有するソース／ドレイン領域２０は、ゲート電極１２ａ、１２ｂの長手方向に隣接する他のＭＯＳトランジスタ（不図示）のソース／ドレイン領域まで延びて接続され、プレート線ＲＰＬの一部となっている。
【０１０４】
以上のＭＯＳトランジスタＴ１、Ｔ２、Ｍ５、Ｍ６は、ビット線６０（ＢＬ）延在方向で、図１０（ａ）に示す平面形状を有している。また、ビット線ＢＬの延在方向において、ＭＯＳトランジスタＴ１、Ｔ２、Ｍ５、Ｍ６及び強誘電体キャパシタＱの電気回路は図１０（ｂ）に示すようになる。
【０１０５】
図１０（ｂ）のマスクＲＯＭにおいて、ビット線ＢＬ方向に隣接する２つのＭＯＳトランジスタＭ５、Ｍ６の共有のソース／ドレインは同じプレート線ＲＰＬに接続されている。また、作動しないＭＯＳトランジスタＭ６のゲート電極１２ａはワード線ＲＷＬに接続されている。この場合、ゲート電極１２ａにオン信号が入っても、ゲート電極１２ａの下の厚い反転防止絶縁膜８ｂによってシリコン基板１の表層に反転層が発生せず、オン電流が流れない。
なお、マスクＲＯＭの読み出し時には、強誘電体ＲＡＭのＭＯＳトランジスタＴ１、Ｔ２をオンにし、ＭＯＳトランジスタＭ４、Ｍ５をビット線ＢＬに接続する。
【０１０６】
このように、マスクＲＯＭのデータの書き込みは、ゲート電極１２ａ、１２ｂの下に厚い反転防止絶縁膜８ｂを形成するか、薄いゲート絶縁膜８を形成するかを選択することにより行われる。
本実施形態によれば、第１実施形態と同様に、強誘電体メモリ、即ちＦＲＡＭのＭＯＳトランジスタＴ１、Ｔ２に接続されるビット線６０とマスクＲＯＭのＭＯＳトランジスタＭ５、Ｍ６に接続されるビット線６０を共有にしている。これにより、ＦＲＡＭとマスクＲＯＭの双方を有する半導体装置の面積の縮小化が可能になる。
また、ＭＯＳトランジスタＴ１、Ｔ２、Ｍ５、Ｍ６は一部のソース／ドレイン領域１５、１７、２０を共有しているので、メモリ領域の縮小化が図れる。
【０１０７】
また、マスクＲＯＭに使用されるＭＯＳトランジスタＭ５、Ｍ６は、第１実施形態と同様に、隣接するＭＯＳトランジスタＴ１、Ｔ２に接続される強誘電体キャパシタＱの下方で少なくとも一部が重なる位置に形成されている。このため、マスクＲＯＭ領域と強誘電体ＲＡＭセル領域をそれぞれ別の離れた領域に形成される従来に比べてメモリ領域を縮小することができる。
【０１０８】
（第５の実施の形態）
図１１は、本発明の第５実施形態に係る半導体装置を示す断面図であり、図１Ｍ、図７と同じ符号は、同じ要素を示している。
図１１において、第１実施形態と同様に、シリコン基板１には、強誘電体ＲＡＭ領域とマスクＲＯＭ領域が混在して配置されている。そして、隣り合う強誘電体ＲＡＭの２つのＭＯＳトランジスタＴ１、Ｔ２は、第１実施形態と同様に共有のソース／ドレイン領域１６を有している。
【０１０９】
マスクＲＯＭの１つのＭＯＳトランジスタＭ４（Ｍ５）とこれに隣接する強誘電体ＲＡＭの１つのＭＯＳトランジスタＴ２（Ｔ１）は、ビット線延在方向で、それぞれの一方のソース／ドレイン領域１７（１５）を共有する構造を有している。
これにより、マスクＲＯＭの１つのＭＯＳトランジスタＭ４（Ｍ５）は、一方のソース／ドレイン領域１７（１５）を共有する強誘電体ＲＡＭのＭＯＳトランジスタＴ２（Ｔ１）を介してビット線６０（ＢＬ）に接続可能になっている。
【０１１０】
また、そのソース／ドレイン領域１７（１５）は、導電性プラグ３１、５２（２９、５０）、配線５７ｃ（５７ａ）及びビア５４ａ（５４ｂ）を介して強誘電体キャパシタＱの上部電極４０ａに接続される。
【０１１１】
さらに、マスクＲＯＭにおいて作動させないＭＯＳトランジスタＭ４の他方のソース／ドレイン領域１８は、これに隣接する動作可能なＭＯＳトランジスタＭ５のソース／ドレイン領域２０から素子分離絶縁膜２ｂを介して電気的に分離している。
動作させるＭＯＳトランジスタＭ５のソース／ドレイン領域２０の端部は、ゲート電極１２ｂの長手方向に隣接する他のＭＯＳトランジスタのソース／ドレイン領域（不図示）に延びて接続される。
【０１１２】
一方、動作させないＭＯＳトランジスタＭ４の他方のソース／ドレイン領域１８は、その周囲を素子分離絶縁膜２ｂ及びゲート絶縁膜８で囲まれて電気的に孤立され、プレート線ＲＰＬから切断されている。
マスクＲＯＭにおいて隣接する２つのＭＯＳトランジスタＭ４、Ｍ５の双方を動作可能にする場合には、それらの間に素子分離絶縁膜２ｂが形成されず、それらの間でソース／ドレイン領域２０は一体として形成される。
【０１１３】
動作させるＭＯＳトランジスタＭ５において、強誘電体ＲＡＭのＭＯＳトランジスタＴ１に対して反対側のソース／ドレイン領域２０には、第１実施形態と同様に、２層構造の導電性プラグ３２、５３が接続されている。さらに、導電性プラグ５３が埋め込まれる第４層間絶縁膜５９上には、その導電性プラグ５３に接続される配線５７ｅが形成されている。配線５７ｅは、マスクＲＯＭのプレート線ＲＰＬとなり、ゲート電極１２ａ、１２ｂに接続されるワード線ＲＷＬと同じ方向に延在している。
【０１１４】
以上のＭＯＳトランジスタＴ１、Ｔ２、Ｍ４、Ｍ５をビット線６０（ＢＬ）延在方向に平面形状で示すと、図１２（ａ）に示ようになる。また、ビット線ＢＬの延在方向において、ＭＯＳトランジスタＴ１、Ｔ２、Ｍ４、Ｍ５及び強誘電体キャパシタＱの電気回路は図１２（ｂ）に示すようになる。
【０１１５】
図１２（ｂ）におけるマスクＲＯＭにおいて、動作しないＭＯＳトランジスタＭ４の１つのソース／ドレインは、素子分離絶縁膜２ｂによりプレート線ＲＰＬから分離されて、電気的に切断されている。
マスクＲＯＭのデータの書き込みは、ＭＯＳトランジスタＭ４、Ｍ５のソース／ドレインとプレート線ＲＰＬの間に導電性プラグ３２、５３を接続するか否かよって行われる。
【０１１６】
また、マスクＲＯＭにおいてＭＯＳトランジスタＭ５に接続されるプレート線ＲＰＬとして、シリコン基板１の不純物拡散領域を使用せずに、第４層間絶縁膜５９上の一層目の配線５７ｅを適用している。これにより、プレート線ＲＰＬの電気抵抗を低減することができる。
【０１１７】
さらに、強誘電体メモリ、即ちＦＲＡＭのＭＯＳトランジスタＴ１、Ｔ２に接続されるビット線６０とマスクＲＯＭのＭＯＳトランジスタＭ４、Ｍ５に接続されるビット線６０を共有にしている。これにより、ＦＲＡＭとマスクＲＯＭの双方を有する半導体装置の面積の縮小化が可能になる。
【０１１８】
マスクＲＯＭに使用されるＭＯＳトランジスタＭ４、Ｍ５は、第１実施形態と同様に、シリコン基板１のうち強誘電体キャパシタＱの下方で少なくとも一部が重なる位置に形成されている。このため、マスクＲＯＭ領域と強誘電体ＲＡＭセル領域をそれぞれ別の離れた領域に形成される従来に比べてメモリ領域を縮小することができる。
【０１１９】
さらに、プレート線５７ｅ（ＲＰＬ）を配線５７ａ、５７ｃと同じ金属膜により形成しているので、工程を増やすことなく、ＭＯＳトランジスタＭ５に流れる電流の配線抵抗を減らすことができる。
【０１２０】
ところで、上記の第１〜第５実施形態に示した半導体装置における強誘電体キャパシタについては上記のプレーナ型に替えてスタック型を採用してもよい。
スタック型の強誘電体ＲＡＭでは、ＭＯＳトランジスタＴ１、Ｔ２のソース／ドレイン領域１５、１７に接続される導電性プラグ２９、５０（３０、５２）と強誘電体キャパシタＱの下部電極を直接接続する構造を有している。この場合、下部電極、強誘電体膜及び上部電極は、１つのハードマスクを使用して連続してパターニングされる。従って、下部電極は強誘電体キャパシタ毎に分離される。また、強誘電体キャパシタ毎に分離される上部電極４０ａは、その上に形成されるプレート線に接続される構造となる。なお、ＲＡＭは強誘電体ＲＡＭに限られるものではない。
【０１２１】
以上説明した実施形態は典型例として挙げたに過ぎず、各実施形態における構成要素を組み合わせること、或いはその変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【０１２２】
次に、本発明の実施形態について特徴を付記する。
（付記１）  半導体層に形成されるＲＡＭの第１のトランジスタと、前記第１のトランジスタの第１のソース／ドレインに電気的に接続される第１電極を有するキャパシタと、前記第１のトランジスタに隣接する領域の前記半導体層に形成されるＲＯＭの第２のトランジスタと第３のトランジスタと、前記第１のトランジスタの第２のソース／ドレインと前記第２のトランジスタの第１のソース／ドレインに電気的に接続されるビット線と、を有することを特徴とする半導体装置。
（付記２）  前記第３のトランジスタの第１のソース／ドレインは、前記ビット線から電気的に切断されていることを特徴とする付記１に記載の半導体装置。
（付記３）  前記第３のトランジスタのゲート電極と前記半導体層の間に形成される絶縁膜は、前記第２のトランジスタのゲート電極と前記半導体層の間に形成される絶縁膜よりも厚いことを特徴とする付記１に記載の半導体装置。
（付記４）  前記第３のトランジスタの第１のソース／ドレインは、前記第２のトランジスタの前記第１のソース／ドレインに接続していることを特徴とする付記３に記載の半導体装置。
（付記５）  前記第２のトランジスタの第２のソース／ドレインは前記ＲＯＭの第１プレート線に接続され、前記第３のトランジスタの第２のソース／ドレインは前記ＲＯＭの第２プレート線に接続されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）前記第１プレート線と前記第２プレート線は、前記半導体層に形成された不純物拡散層を含むことを特徴とする付記５に記載の半導体装置。
（付記７）  前記ビット線は、前期第１のトランジスタの前期第２のソース／ドレインに導電性プラグを介して接続され、前記第２のトランジスタの前記第１のソース／ドレインは、前記第１のトランジスタの前記第１、前記第２のソース／ドレインを介して前記ビット線に電気的に接続され、前記第２のトランジスタの第２のソース／ドレインは、前記ＲＯＭのプレート線に接続されることを特徴とする付記１に記載の半導体装置。
（付記８）  前記第３のトランジスタは、前記ＲＯＭのプレート線から切断されていることを特徴とする付記７に記載の半導体装置。
（付記９）  前記第３のトランジスタのゲート電極と前記半導体層の間に形成される絶縁膜は、前記第２のトランジスタのゲート電極と前記半導体層の間に形成される絶縁膜よりも厚いことを特徴とする付記７に記載の半導体装置。
（付記１０）  前記第３のトランジスタの第１のソース／ドレインは、前記第２のトランジスタの前記第１のソース／ドレインに接続していることを特徴とする付記９に記載の半導体装置。
（付記１１）  前記プレート線は、前記半導体層に形成された不純物拡散領域を有していることを特徴とする付記７乃至付記１０のいずれか１つに記載の半導体装置。
（付記１２）  前記プレート線は、導電性プラグを介して前記第２のトランジスタの前記第２のソース／ドレインに接続されていることを特徴とする付記７乃至付記１０のいずれか１つに記載の半導体装置。
（付記１３）  前記第２、前期第３のトランジスタは、前記キャパシタの少なくとも一部と上下方向に間隔をおいて重なることを特徴とする付記１乃至付記１２に記載の半導体装置。
（付記１４）前記キャパシタにおいて前記第１電極との間に誘電体膜を挟んで形成される第２電極は、前記ＲＡＭのプレート線に電気的に接続されていることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記１５）前記第２電極は、誘電体膜を挟んで第１電極より下側に形成されていることを特徴とする付記１４に記載の半導体装置。
（付記１６）前記第２電極は、誘電体膜を挟んで第１電極より上側に形成されていることを特徴とする付記１４に記載の半導体装置。
（付記１７）前記ＲＯＭは、マスクＲＯＭであることを特徴とする付記１乃至付記１６のいずれか１つに記載の半導体装置。
（付記１８）前記キャパシタは、強誘電体キャパシタであることを特徴とする付記１乃至付記１７のいずれか１つに記載の半導体装置。
【図面の簡単な説明】
【０１２３】
【図１Ａ】図１Ａ、図１Ｂは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その１）である。
【図１Ｃ】図１Ｃ、図１Ｄは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その２）である。
【図１Ｅ】図１Ｅ、図１Ｆは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その３）である。
【図１Ｇ】図１Ｇ、図１Ｈは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その４）である。
【図１Ｉ】図１Ｉ、図１Ｊは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その５）である。
【図１Ｋ】図１Ｋは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その６）である。
【図１Ｌ】図１Ｌは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その７）である。
【図１Ｍ】図１Ｍは、本発明の第１実施形態に係る半導体装置のメモリセル領域の製造工程を示す断面図（その７）である。
【図２】図２（ａ）は、本発明の第１実施形態に係る半導体装置におけるＭＯＳトランジスタを示す平面図、図２（ｂ）は、本発明の第１実施形態に係る半導体装置のメモリセル領域における電気回路図である。
【図３】図３は、本発明の実施形態に係る半導体装置のメモリ領域及び周辺回路のブロック図である。
【図４】図４（ａ）は、本発明の実施形態に係る半導体装置のメモリ領域の周辺回路のセンスアンプの一部を示す回路図、図４（ｂ）は、図４（ａ）に示す回路図の動作波形図である。    図である。
【図５】図５は、本発明の第２実施形態に係る半導体装置の断面図である。
【図６】図６は、図６（ａ）は、本発明の第２実施形態に係る半導体装置におけるＭＯＳトランジスタを示す平面図、図６（ｂ）は、本発明の第２実施形態に係る半導体装置のメモリセル領域における電気回路図である。
【図７】図７は、本発明の第３実施形態に係る半導体装置の断面図である。
【図８】図８は、図８（ａ）は、本発明の第３実施形態に係る半導体装置におけるＭＯＳトランジスタを示す平面図、図６（ｂ）は、本発明の第３実施形態に係る半導体装置のメモリセル領域における電気回路図である。
【図９】図９は、本発明の第４実施形態に係る半導体装置の断面図である。
【図１０】図１０は、図１０（ａ）は、本発明の第４施形態に係る半導体装置におけるＭＯＳトランジスタを示す平面図、図１０（ｂ）は、本発明の第４実施形態に係る半導体装置のメモリセル領域における電気回路図である。
【図１１】図１１は、本発明の第４実施形態に係る半導体装置の断面図である。
【図１２】図１２は、図１２（ａ）は、本発明の第５施形態に係る半導体装置におけるＭＯＳトランジスタを示す平面図、図１２（ｂ）は、本発明の第５実施形態に係る半導体装置のメモリセル領域における電気回路図である。
【符号の説明】
【０１２４】
１  シリコン基板
２、２ａ、２ｂ  素子分離絶縁膜
３、４、５、６、７  ｐウェル
８、９  ゲート絶縁膜
８ｂ  反転防止絶縁膜
１１ａ、１１ｂ、１２ａ、１２ｂ  ゲート電極
１５、１６、１７、１８、１９、２０、２１  ソース／ドレイン領域
２９、３０、３１、３２  導電性プラグ
５０、５１、５２、５３  導電性プラグ
５４ａ、５４ｂ  ビア
３８ａ  下部電極
３９  強誘電体膜
４０ａ  上部電極
５７ａ、５７ｂ、５７ｃ、５７ｄ  配線
５７ｅ  プレート線
６０（ＢＬ）  ビット線
Ｔ１、Ｔ２、Ｍ１、Ｍ２  ＭＯＳトランジスタ
【図１Ａ】
2010109288.tif 000003
【図１Ｃ】
2010109288.tif 000004
【図１Ｅ】
2010109288.tif 000005
【図１Ｇ】
2010109288.tif 000006
【図１Ｉ】
2010109288.tif 000007
【図１Ｋ】
2010109288.tif 000008
【図１Ｌ】
2010109288.tif 000009
【図１Ｍ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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