(57)【要約】【課題】ビット線容量の変動を抑制し、データを正確に読み出すことができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、強誘電体キャパシタとセルトランジスタとから成る複数のユニットセルを直列に接続して構成されたセルブロックと、選択トランジスタを介してセルブロックの一端に接続されたビット線と、複数のダミートランジスタを直列に接続した複数のダミーストリングの一端を共通に接続して構成されたダミーブロックと、ダミーブロックとビット線との間に接続されたダミーブロック選択トランジスタと、ビット線に接続されたセンスアンプと、ワード線に接続されたワード線ドライバと、ダミーワード線に接続されたダミーワード線ドライバとを備え、データ読出し動作において、ダミーワード線ドライバは、読出し対象のユニットセルとビット線との間に介在するセルトランジスタの個数に応じた個数のダミートランジスタをビット線に対して導通状態にする。【選択図】図２
2010009687.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と該第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタとを含み、各前記強誘電体キャパシタおよび各前記セルトランジスタを並列に接続することによってユニットセルを成し、複数の該ユニットセルを直列に接続して構成されたセルブロックと、
前記複数のセルトランジスタのゲートに接続された複数のワード線と、
前記セルブロックの一端に接続された選択トランジスタと、
前記選択トランジスタを介して前記セルブロックの一端に接続されたビット線と、
前記セルブロックの他端に接続されたプレート線と、
複数のダミートランジスタを直列に接続することによってダミーストリングを成し、複数の該ダミーストリングの一端を共通に接続して構成されたダミーブロックと、
前記複数のダミートランジスタのゲートに接続された複数のダミーワード線と、
前記ダミーブロックと前記ビット線との間に接続されたダミーブロック選択トランジスタと、
前記ビット線に接続されたセンスアンプと、
前記ワード線に接続されたワード線ドライバと、
前記ダミーワード線に接続されたダミーワード線ドライバとを備え、
データ読出し動作において、前記ダミーワード線ドライバは、読出し対象の前記ユニットセルと前記ビット線との間に介在する前記セルトランジスタの個数に応じた個数の前記ダミートランジスタを前記ビット線に対して導通状態にすることを特徴とする半導体記憶装置。
【請求項２】
データ読出し動作において、読出し対象の前記ユニットセルおよび前記ビット線の間に介在する前記セルトランジスタの容量と前記ビット線に対して導通状態となる前記ダミートランジスタの容量との和が一定値近傍で維持されるように、前記ダミーワード線ドライバは、前記ビット線に対して導通状態となる前記ダミートランジスタの個数を制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミートランジスタのサイズ（ゲート幅／ゲート長）は、前記セルトランジスタのサイズ（ゲート幅／ゲート長）とほぼ等しく、
データ読出し動作において、読出し対象の前記ユニットセルおよび前記ビット線の間に介在する前記セルトランジスタの個数と前記ビット線に対して導通状態となる前記ダミートランジスタの個数との和が一定値近傍に維持されるように、前記ダミーワード線ドライバは、前記ビット線に対して導通状態となる前記ダミートランジスタの個数を制御することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
同一の前記ダミーブロック内にある複数の前記ダミーストリングは、前記複数のダミーワード線を共有しており、
前記ダミーワード線ドライバが前記ダミーワード線のいずれかを選択することによって、該ダミーブロック内の複数のダミートランジスタが駆動されることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置
【請求項５】
第１の電極と該第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタとを含み、各前記強誘電体キャパシタおよび各前記セルトランジスタを並列に接続することによってユニットセルを成し、複数の該ユニットセルを直列に接続して構成されたセルブロックと、
前記複数のセルトランジスタのゲートに接続された複数のワード線と、
前記セルブロックの一端に接続された選択トランジスタと、
前記選択トランジスタを介して前記セルブロックの一端に接続されたビット線と、
前記セルブロックの他端に接続されたプレート線と、
複数のダミートランジスタを直列に接続することによってストリングを成し、複数の該ダミーストリングで構成されたダミーブロックと、
前記複数のダミートランジスタのゲートに接続された複数のダミーワード線と、
前記ビット線に接続されたセンスアンプと、
前記ワード線に接続されたワード線ドライバと、
前記ダミーワード線に接続されたダミーワード線ドライバとを備え、
情報データおよびリファレンスデータをそれぞれ伝達する２本の前記ビット線の対が前記センスアンプに接続されており、
前記センスアンプは、前記リファレンスデータに基づいて前記情報データの論理値を検出し、
前記ダミーブロックは、前記２本のビット線対の間に接続され、
データ読出し動作において、前記ダミーワード線ドライバは、読出し対象の前記ユニットセルと前記ビット線との間に介在する前記セルトランジスタの個数に応じた個数の前記ダミートランジスタを前記ビット線に対して導通状態にすることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、強誘電体キャパシタの極性によって論理データを記憶する強誘電体メモリに関する。
【背景技術】
【０００２】
セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」（Memory which consists of series connected memory cells each having a transistor having a source terminal and a drain terminal and a ferroelectric capacitor inbetween said two terminals, hereafter named "Series connected TC unit type ferroelectric RAM"）が開発されている（非特許文献１参照）。
【０００３】
ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、単に、強誘電体メモリともいう）において、センスアンプは、直列に接続された複数のユニットセルからなるセルブロックのうち或るユニットセルからデータを読み出す。このとき、読出し対象のユニットセルとビット線との間には、非選択ユニットセルが介在する場合がある。介在する非選択ユニットセルの個数は、読出し対象のユニットセルの位置によって異なる。データ読出し時に非選択ユニットの容量がビット線容量に付加するため、読出し対象のユニットセルの位置によって、ビット線容量が変動する。
【０００４】
読出し対象のユニットセルの位置に応じてビット線容量が変動すると、データ読出し時における動作点が読出し対象のユニットセルの位置に応じて異なる。これは、センスマージンを低下させる原因となる。
【非特許文献１】D.Takashima et al. , “High-density chain Ferroelectric random memory (CFeRAM)” in proc.VLSI Symp. June 1997,pp.83-84
【発明の開示】
【発明が解決しようとする課題】
【０００５】
読出し対象のユニットセルの位置に応じたビット線容量の変動を抑制し、データを正確に読み出すことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、第１の電極と該第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタとを含み、各前記強誘電体キャパシタおよび各前記セルトランジスタを並列に接続することによってユニットセルを成し、複数の該ユニットセルを直列に接続して構成されたセルブロックと、前記複数のセルトランジスタのゲートに接続された複数のワード線と、前記セルブロックの一端に接続された選択トランジスタと、前記選択トランジスタを介して前記セルブロックの一端に接続されたビット線と、前記セルブロックの他端に接続されたプレート線と、複数のダミートランジスタを直列に接続することによってダミーストリングを成し、複数の該ダミーストリングの一端を共通に接続して構成されたダミーブロックと、前記複数のダミートランジスタのゲートに接続された複数のダミーワード線と、前記ダミーブロックと前記ビット線との間に接続されたダミーブロック選択トランジスタと、前記ビット線に接続されたセンスアンプと、前記ワード線に接続されたワード線ドライバと、前記ダミーワード線に接続されたダミーワード線ドライバとを備え、
データ読出し動作において、前記ダミーワード線ドライバは、読出し対象の前記ユニットセルと前記ビット線との間に介在する前記セルトランジスタの個数に応じた個数の前記ダミートランジスタを前記ビット線に対して導通状態にすることを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、第１の電極と該第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタとを含み、各前記強誘電体キャパシタおよび各前記セルトランジスタを並列に接続することによってユニットセルを成し、複数の該ユニットセルを直列に接続して構成されたセルブロックと、前記複数のセルトランジスタのゲートに接続された複数のワード線と、前記セルブロックの一端に接続された選択トランジスタと、前記選択トランジスタを介して前記セルブロックの一端に接続されたビット線と、前記セルブロックの他端に接続されたプレート線と、複数のダミートランジスタを直列に接続することによってストリングを成し、複数の該ダミーストリングで構成されたダミーブロックと、前記複数のダミートランジスタのゲートに接続された複数のダミーワード線と、前記ビット線に接続されたセンスアンプと、前記ワード線に接続されたワード線ドライバと、前記ダミーワード線に接続されたダミーワード線ドライバとを備え、
情報データおよびリファレンスデータをそれぞれ伝達する２本の前記ビット線の対が前記センスアンプに接続されており、前記センスアンプは、前記リファレンスデータに基づいて前記情報データの論理値を検出し、前記ダミーブロックは、前記２本のビット線対の間に接続され、データ読出し動作において、前記ダミーワード線ドライバは、読出し対象の前記ユニットセルと前記ビット線との間に介在する前記セルトランジスタの個数に応じた個数の前記ダミートランジスタを前記ビット線に対して導通状態にすることを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、読出し対象のユニットセルの位置に応じたビット線容量の変動を抑制し、データを正確に読み出すことができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る実施形態に従った強誘電体メモリの一例を示す構成図である。本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬ、ｂＰＬとを備える。尚、図１では、プレート線ＰＬ、ｂＰＬは、ワード線ＷＬと区別するために破線で示されている。ビット線ＢＬおよびｂＢＬは対を成しており、互いに相補のデータを伝達する。プレート線ＰＬおよびｂＰＬもまた対を成しており、互いに相補の信号を伝達する。
【００１１】
複数のユニットセルから成るセルブロックＣＢが４×４のマトリクス状に配置されている。セルブロックＣＢは、ビット線ＢＬとプレート線ＰＬとの間、あるいは、ビット線ｂＢＬとプレート線ｂＰＬとの間に接続されている。
【００１２】
ワード線駆動回路ＷＬＤがワード線ＷＬに接続されている。ワード線駆動回路ＷＬＤは、ロウデコーダＲＤから受け取ったアドレスに従って、一部の（単数または複数の）ワード線ＷＬを選択し、選択されたワード線ＷＬに電圧を印加する。センスアンプＳ／Ａがビット線ＢＬおよびｂＢＬに接続されている。センスアンプＳ／Ａは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するユニットセルからのデータを検出する。また、センスアンプＳ／Ａは、データ書込み時に、一部の（単数または複数の）ビット線ＢＬ、ｂＢＬを選択し、選択されたビット線ＢＬ、ｂＢＬに電圧を印加する。これによって、センスアンプＳ／Ａは、選択ワード線に接続されたにビット線ＢＬ、ｂＢＬを介してデータを書き込むことができる。このように、ワード線ＷＬとビット線ＢＬとに電圧を印加することによって、それらの交点に位置するユニットセルにデータを書込み、あるいは、該ユニットセルからデータを読み出すことができる。プレート線駆動回路ＰＬＤは、データの読出しあるいは書込み時に、プレート線ＰＬ、ｂＰＬに電圧を印加するように構成されている。
【００１３】
図１は、４×４のマトリクス状に配置されたセルブロックＣＢを示している。しかし、セルブロックの個数はこれに限定されない。これに伴い、ワード線ＷＬ、ビット線ＢＬ、ｂＢＬおよびプレート線ＰＬ、ｂＰＬの各本数も限定しない。
【００１４】
本実施形態による強誘電体メモリは、ビット線対ＢＬとｂＢＬとの間に接続されたダミーブロックＤＢと、ロウ方向に延伸する複数のダミーワード線ＤＷＬと、ダミーブロックデコーダＤＢＤと、ダミーワード線ＤＷＬを駆動するダミーワード線ドライバＤＷＬＤと、をさらに備えている。ダミーワード線ドライバＤＷＬＤは、ダミーブロックデコーダＤＢＤから受け取ったアドレスに従って、一部の（単数または複数の）ダミーワード線ＤＷＬを選択し、選択されたダミーワード線ＤＷＬに電圧を印加する。ダミーブロックＤＢは、読出し時において、読出し対象のユニットセルの位置に応じたビット線容量の変動を抑制するために設けられている。
【００１５】
図２は、本実施形態によるセルブロックＣＢおよびリファレンス生成回路ＲＧを示す回路図である。尚、図１においては、リファレンス生成回路ＲＧは、省略されている。
【００１６】
セルブロックＣＢ０、ＣＢ１は、第１の電極と該第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタＦＣと、複数の強誘電体キャパシタＣＦのそれぞれに対応して設けられた複数のセルトランジスタＣＴとを含む。各々の強誘電体キャパシタＦＣおよび対応する各々のセルトランジスタＣＴは互いに並列に接続されており、それぞれユニットセルＵＣ０〜ＵＣ７を構成している。さらに、複数のユニットセルＵＣ０〜ＵＣ７を直列に接続することによってセルブロックＣＢ０、ＣＢ１が構成されている。本実施形態では、各セルブロックＣＢ０、ＣＢ１は、８個のユニットセルＵＣ０〜ＵＣ７を直列に接続することによって構成されている。しかし、セルブロックは、９個以上、あるいは、７個以下のユニットセルで構成されていてもよい。図１に示す他のセルブロックＣＢの内部構成は、セルブロックＣＢ０およびＣＢ１の内部構成と同様である。ユニットセルＵＣ０〜ＵＣ７は、それぞれバイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶するメモリセルである。
【００１７】
セルブロックＣＢ０の一端は、選択トランジスタＳＴ０を介してビット線ＢＬに接続されている。セルブロックＣＢ０の他端は、プレート線ＰＬに接続されている。セルブロックＣＢ１の一端は、選択トランジスタＳＴ１を介してビット線ｂＢＬに接続されている。セルブロックＣＢ１の他端は、プレート線ｂＰＬに接続されている。
【００１８】
ユニットセルＵＣ０〜ＵＣ７の各セルトランジスタのゲートは、それぞれワード線ＷＬ＜０＞〜ＷＬ＜７＞に接続されている。選択トランジスタＳＴ０およびＳＴ１のゲートは、それぞれビット選択信号ＢＳ０およびＢＳ１によって制御されている。セルブロック選択信号ＢＳ０およびＢＳ１は、図１に示すブロックセレクタ回路ＢＳＣによって生成される。
【００１９】
リファレンス生成回路ＲＧは、リファレンスデータを生成するために設けられている。リファレンス生成回路ＲＧは、リファレンスデータが生成されるリファレンスノードＮｒｅｆと、リファレンスノードＮｒｅｆの電圧を昇圧するリファレンスキャパシタＤＣＡＰ−ｒｅｆと、リファレンスノードＮｒｅｆをプリチャージするプリチャージ電圧Ｖｐｒ−ｒｅｆと、プリチャージ電圧Ｖｐｒ−ｒｅｆとリファレンスノードＮｒｅｆとの間に接続されたトランジスタＴｒｅｆ１と、ビット線ＢＬとリファレンスノードＮｒｅｆとの間に接続されたトランジスタＴｒｅｆ２と、ビット線ｂＢＬとリファレンスノードＮｒｅｆとの間に接続されたトランジスタＴｒｅｆ３とを備えている。
【００２０】
リファレンスキャパシタＤＣＡＰ−ｒｅｆの一端は、リファレンスノードＮｒｅｆに接続され、その他端はリファレンスプレート線ＤＰＬ−ｒｅｆに接続されている。
【００２１】
トランジスタＴｒｅｆ１は、信号Ｄｐｒ−ｒｅｆによって制御され、読出し動作前にリファレンスノードＮｒｅｆをプリチャージ電圧Ｖｐｒ−ｒｅｆに充電するためにオン状態（導通状態）となっている。読出し動作中において、トランジスタＴｒｅｆ１は、オフ状態（非導通状態）となる。
【００２２】
トランジスタＴｒｅｆ２は、信号ＤＷＬ−ｒｅｆによって制御され、読出し動作においてビット線ＢＬにリファレンスデータを転送する場合にオン状態となる。このとき、セルブロックＣＢ１からビット線ｂＢＬに情報データが伝達される。トランジスタＴｒｅｆ３は、信号ｂＤＷＬ−ｒｅｆによって制御され、読出し動作においてビット線ｂＢＬにリファレンスデータを転送する場合にオン状態となる。このとき、セルブロックＣＢ０からビット線ｂＢＬに情報データが伝達される。即ち、センスアンプＳ／Ａがビット線ｂＢＬに伝達される情報データを検出する際には、リファレンスノードＮｒｅｆがビット線ＢＬに接続され、リファレンスデータはビット線ＢＬに転送される。逆に、センスアンプＳ／Ａがビット線ＢＬに伝達される情報データを検出する際には、リファレンスノードＮｒｅｆがビット線ｂＢＬに接続され、リファレンスデータはビット線ｂＢＬに転送される。
【００２３】
図３は、本実施形態によるダミーブロックＤＢおよびダミーブロック選択トランジスタＳＴｄｂ０、ＳＴｄｂ１を示す回路図である。尚、図１においては、ダミーブロック選択トランジスタＳＴｄｂ０、ＳＴｄｂ１は省略されている。
【００２４】
ダミーブロックＤＢは、複数のダミートランジスタＤＴ００、ＤＴ１０、ＤＴ２０、ＤＴ３０を直列に接続することによって構成されたダミーストリングＤＳ０と、複数のダミートランジスタＤＴ０１、ＤＴ１１、ＤＴ２１、ＤＴ３１を直列に接続することによって構成されたダミーストリングＤＳ０とを備えている。これらのダミーストリングＤＳ０およびＤＳ１の一端は、共通にノードＮｄｂに接続されている。ダミーストリングＤＳ０およびＤＳ１の他端は、フローティング状態となっている。
【００２５】
ダミートランジスタＤＴ００、ＤＴ１０、ＤＴ２０、ＤＴ３０のゲートは、それぞれダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞に接続されている。ダミートランジスタＤＴ０１、ＤＴ１１、ＤＴ２１、ＤＴ３１のゲートも、それぞれダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞に接続されている。即ち、ダミーストリングＤＳ０およびＤＳ１に含まれるダミートランジスタＤＴｉ０およびＤＴｉ１の各ゲートは、共通にダミーワード線ＤＷＬ＜ｉ＞に接続されている。ここで、ｉは、０、１、２、３のいずれかである。
【００２６】
ダミートランジスタＤＴ００〜ＤＴ３１の各サイズ（ゲート幅／ゲート長）は、それぞれセルトランジスタＣＴのサイズ（ゲート幅／ゲート長）とほぼ等しいことが好ましい。これにより、ダミートランジスタＤＴ００〜ＤＴ３１のソースおよびドレインの寄生容量が、それぞれセルトランジスタＣＴのソースおよびドレインの寄生容量と等しくなる。ソースおよびドレインの寄生容量を等しくする理由は後述する。
【００２７】
ダミーブロックＤＢの一端（ノードＮｄｂ）は、ダミーブロック選択トランジスタＳＴｄｂ０を介してビット線ＢＬに接続されており、ダミーブロック選択トランジスタＳＴｄｂ１を介してビット線ｂＢＬに接続されている。ダミーブロック選択トランジスタＳＴｄｂ０は、ノードＮｄｂとビット線ＢＬとの間に接続され、ダミーブロック選択信号ＤＢＳの制御を受けてノードＮｄｂをビット線ＢＬに接続する。ダミーブロック選択トランジスタＳＴｄｂ１は、ノードＮｄｂとビット線ｂＢＬとの間に接続され、信号ＤＢＳの反転信号であるダミーブロック選択信号ｂＤＢＳの制御を受けてノードＮｄｂをビット線ｂＢＬに接続する。ダミーブロック選択信号ＤＢＳおよびｂＤＢＳは、ビット選択信号ＢＳ０およびＢＳ１と同様に、図１に示すブロックセレクタ回路ＢＳＣによって生成される。例えば、ブロックセレクタ回路ＢＳＣは、ビット選択信号ＢＳ０を活性化した場合、ダミーブロック選択信号ＤＢＳを活性化し、逆に、ビット選択信号ＢＳ１を活性化した場合、ダミーブロック選択信号ｂＤＢＳを活性化する。
【００２８】
ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００２９】
図４は、ダミーブロックデコーダＤＢＤおよびダミーワード線ドライバＤＷＬＤ（以下、単にダミーワード線ドライバＤＷＬＤという）の内部構成を示す回路図である。ダミーワード線ドライバＤＷＬＤは、ワード線ＷＬ＜０＞〜ＷＬ＜７＞の駆動信号の論理値に基づいてダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞の駆動信号を生成するロジック回路である。尚、ＴＣ並列ユニット直列接続型強誘電体メモリでは、メモリセルＭＣを選択する際に、選択ワード線の電位のみが論理ロウに設定され、他の非選択ワード線の電位は論理ハイに設定される。
【００３０】
ＮＯＲゲートＧ０は、ワード線ＷＬ＜０＞およびＷＬ＜１＞の駆動信号の反転信号を入力し、これらの反転信号をＮＯＲ演算する。ＮＯＲゲートＧ０は、その結果をダミーワード線ＤＷＬ＜０＞の駆動信号として出力する。ＮＯＲゲートＧ１は、ワード線ＷＬ＜２＞およびＷＬ＜３＞の駆動信号の反転信号を入力し、これらの反転信号をＮＯＲ演算する。ＮＯＲゲートＧ１は、その結果をダミーワード線ＤＷＬ＜１＞の駆動信号として出力する。ＮＯＲゲートＧ２は、ワード線ＷＬ＜４＞およびＷＬ＜５＞の駆動信号の反転信号を入力し、これらの反転信号をＮＯＲ演算する。ＮＯＲゲートＧ２は、その結果をダミーワード線ＤＷＬ＜２＞の駆動信号として出力する。ＮＯＲゲートＧ３は、ワード線ＷＬ＜６＞およびＷＬ＜７＞の駆動信号の反転信号を入力し、これらの反転信号をＮＯＲ演算する。ＮＯＲゲートＧ３は、その結果をダミーワード線ＤＷＬ＜３＞の駆動信号として出力する。
【００３１】
これにより、論理ロウへ不活性化された選択ワード線ＷＬ＜ｊ＞（ｊ＝０〜７のいずれか）に対応するダミーワード線ＤＷＬ＜ｍ＞（ｍ＝０〜３のいずれか）が論理ロウに不活性化される。このとき、他のダミーワード線ＤＷＬ＜ｎ＞（ｎ＝０〜３、ｎ≠ｍ）は、論理ハイのままである。
【００３２】
図５は、第１の実施形態による強誘電体メモリのデータ読出し動作の一例を示すタイミング図である。尚、ここでは、センスアンプＳ／Ａは、ビット線ＢＬを介してセルブロックＣＢ０からの情報データを検出する動作を説明する。この場合、ビット線ｂＢＬにリファレンスデータが伝達される。センスアンプＳ／Ａがビット線ｂＢＬを介して情報データを検出する動作は、以下の具体例から容易に推測可能であるので、その説明を省略する。
【００３３】
読出し動作前の初期状態（〜ｔ１）では、全ワード線ＷＬ＜０＞〜ＷＬ＜７＞が活性状態（ハイレベル）となっており、セルトランジスタＣＴ０〜ＣＴ７がオンしている。全ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞が活性状態（ハイレベル）となっており、ダミートランジスタＤＴ００〜ＤＴ３１がオンしている。ビット選択信号ＢＳ０、ＢＳ１、ダミービット選択信号ＤＢＳ０、ＣＢＳ１は、全て不活性状態（ロウレベル）である。よって、セルブロックＣＢ０、ＣＢ１およびダミーブロックＤＢは、ビット線ＢＬ、ｂＢＬから切断されている。
【００３４】
プレート線ＰＬ、ｂＰＬは、所定の電位ＶＰＬＬに設定されている。これにより、セルブロックＣＢ０、ＣＢ１は、電位ＶＰＬＬにプリチャージされている。所定の電位ＶＰＬＬはＶＳＳまたはＶＰＬに等しい場合がある。この場合であっても、本実施形態の効果は失われない。
【００３５】
信号ＤＷＬ−ｒｅｆおよびｂＤＷＬ−ｒｅｆは、不活性状態である。よって、リファレンス生成回路ＲＧもビット線ＢＬ、ｂＢＬから切断されている。図５に示されていないが、信号Ｄｐｒ−ｒｅｆは、活性状態（ハイレベル）であり、ノードＮｒｅｆは、電位Ｖｐｒ−ｒｅｆにプリチャージされている。
【００３６】
プリチャージ状態において、ビット線ＢＬ、ｂＢＬは、センスアンプＳ／Ａによってロウレベル電位ＶＳＳにプリチャージされている。また、ユニットセルＵＣ０〜ＵＣ７はそれぞれセルトランジスタＣＴの寄生容量にプレート電圧ＶＰＬＬによるプリチャージ電荷を蓄積している。セルトランジスタＣＴのプリチャージ電荷もビット線の容量の変化に影響を与える。
【００３７】
次に、ｔ１において、図１に示すワード線ドライバＷＬＤは、或るワード線ＷＬ＜ｊ＞（ｊ＝０〜７のいずれか）を選択し、この選択されたワード線ＷＬ＜ｊ＞を不活性状態にする。その他のワード線ＷＬ＜ｋ＞（ｋ＝０〜７、ｋ≠ｊ）は、活性状態を維持する。これにより、選択ワード線ＷＬ＜ｊ＞に接続されたユニットセルＵＣｊのセルトランジスタＣＴがオフになる。その他のユニットセルＵＣｋのセルトランジスタＣＴはオン状態のままである。
【００３８】
これと同時に、図１に示すダミーワード線ドライバＤＷＬＤがダミーワード線ＤＷＬ＜ｍ＞（ｍ＝０〜３のいずれか）を選択し、この選択されたダミーワード線ＤＷＬ＜ｍ＞を不活性状態にする。選択ダミーワード線ＤＷＬ＜ｍ＞は、選択ワード線ＷＬ＜ｊ＞に基づいて選択される。その他のダミーワード線ＤＷＬ＜ｎ＞（ｎ＝０〜３、ｎ≠ｍ）は、活性状態を維持する。これにより、選択ダミーワード線ＤＷＬ＜ｍ＞に接続されたダミートランジスタＤＴｍ０、ＤＴｍ１がオフになる。その他のダミートランジスタＤＴｎ０、ＤＴｎ１はオン状態のままである。
【００３９】
ｔ２において、ビット選択信号ＢＳ０が活性化され、ビット選択信号ＢＳ１は不活性状態のままである。これにより、セルブロックＣＢ０が選択トランジスタＳＴを介してビット線ＢＬに接続される。セルブロックＣＢ１は、ビット線ｂＢＬから分離された状態を維持する。
【００４０】
これと同時に、信号ｂＤＷＬ−ｒｅｆが活性化される。これにより、図２に示すトランジスタＴｒｅｆ３がオンし、リファレンスノードＮｒｅｆがトランジスタＴｒｅｆ３を介してビット線ｂＢＬに接続される。信号ＤＷＬ−ｒｅｆは不活性状態のままであるので、ビット線ＢＬは、リファレンスノードＮｒｅｆから分離されている。
【００４１】
さらにこの時、信号ＤＢＳが活性化される。これにより、図３に示すダミーブロック選択トランジスタＳＴｄｂ０がオンし、ダミーブロックＤＢがダミーブロック選択トランジスタＳＴｄｂ０を介してビット線ＢＬに接続される。信号ｂＤＢＳは不活性状態であるので、ダミーブロックＤＢは、ビット線ｂＢＬには接続されない。
【００４２】
ｔ２の直後のｔ３において、プレート線ＰＬがＶＡＡに活性化される。これにより、セルブロックＣＢ０内のユニットセルＵＣｊに含まれる強誘電体キャパシタＦＣの極性状態（データ“０”またはデータ“１”）に基づいてビット線ＢＬの電位が変化する。これと同時に、図２に示す信号ＤＰＬ−ｒｅｆを立ち上げる。信号ＤＰＬ−ｒｅｆの信号線とノードＮｒｅｆとは、リファレンスキャパシタＤＣＡＰ−ｒｅｆによって容量カップリングされているので、信号ＤＰＬ−ｒｅｆの電位を立ち上げることによって、ノードＮｒｅｆの電位が昇圧される。ノードＮｒｅｆにおいて昇圧された電位がリファレンスデータとしてビット線ｂＢＬに伝達される。
【００４３】
センスアンプＳ／Ａは、図５に示すように、ビット線ｂＢＬに伝達されるリファレンスデータＶｒｅｆとビット線ＢＬに伝達される情報データＶ１またはＶ０との電位差を検出し、増幅する。
【００４４】
ダミーブロックＤＢの役割をより詳細に説明する。例えば、通常、ユニットセルＵＣ０の情報データを読み出す場合（ｊ＝０）、ユニットセルＵＣ０とビット線ＢＬとの間には、ユニットセルが介在していない。即ち、ユニットセルＵＣ０とビット線ＢＬとの間に介在するセルトランジスタの個数は、ゼロ個である。ユニットセルＵＣ１の情報データを読み出す場合（ｊ＝１）、ユニットセルＵＣ１とビット線ＢＬとの間には、ユニットセルＵＣ１が介在する。即ち、ユニットセルＵＣ１とビット線ＢＬとの間に介在するセルトランジスタの個数は、１個である。同様にして、ユニットセルＵＣ２の情報データを読み出す場合（ｊ＝２）、ユニットセルＵＣ２とビット線ＢＬとの間に介在するセルトランジスタの個数は、２個である。ユニットセルＵＣｊの情報データを読み出す場合、ユニットセルＵＣｊとビット線ＢＬとの間に介在するセルトランジスタの個数は、ｊ個である。従って、ユニットセルＵＣ０の情報データを読み出す場合（ｊ＝０）、ビット線容量に付加されるセルトランジスタの容量はほぼゼロである。一方、ユニットセルＵＣ７の情報データを読み出す場合（ｊ＝７）、ビット線容量に付加されるセルトランジスタの容量は７×Ｃｔである。尚、Ｃｔは、１つのセルトランジスタのソースおよびドレインの寄生容量である。これは、読出し対象となるユニットセルの位置によって、ビット線容量が変動することを意味する。
【００４５】
本実施形態では、ダミーワード線ドライバＤＷＬＤが読出し対象のユニットセルとビット線ＢＬとの間に介在するセルトランジスタの個数に応じた個数のダミートランジスタをビット線ＢＬに対して導通状態にする。例えば、ユニットセルＵＣ０またはＵＣ１の情報データを伝達する場合（ｊ＝０ｏｒ１）、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜１＞〜ＤＷＬ＜３＞を活性状態のまま維持し、ダミーワード線ＤＷＬ＜０＞を不活性状態にする。これにより、ＤＴ１０〜ＤＴ３１の計６個のダミートランジスタが情報データを伝達するビット線ＢＬに接続される。つまり、ユニットセルＵＣ０の情報データを読み出す場合（ｊ＝０）、ビット線に接続されるセルトランジスタの個数が０であり、ビット線に接続されるダミートランジスタの個数が６である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は６×Ｃｔである。尚、上述の通り、ダミートランジスタのソースおよびドレインの寄生容量は、セルトランジスタのそれとほぼ同じＣｔである。ユニットセルＵＣ１の情報データを読み出す場合（ｊ＝１）、ビット線に接続されるセルトランジスタの個数が１であり、ビット線に接続されるダミートランジスタの個数が６である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は７×Ｃｔである。
【００４６】
例えば、ユニットセルＵＣ２またはＵＣ３の情報データを伝達する場合（ｊ＝２ｏｒ３）、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜０＞、ＤＷＬ＜２＞およびＤＷＬ＜３＞を活性状態に維持し、ダミーワード線ＤＷＬ＜１＞を不活性状態にする。これにより、ＤＴ２０〜ＤＴ３１の計４個のダミートランジスタが情報データを伝達するビット線ＢＬに接続される。つまり、ユニットセルＵＣ２の情報データを読み出す場合（ｊ＝２）、ビット線に接続されるセルトランジスタの個数が２であり、ビット線に接続されるダミートランジスタの個数が４である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は６×Ｃｔである。ユニットセルＵＣ３の情報データを読み出す場合（ｊ＝３）、ビット線に接続されるセルトランジスタの個数が３であり、ビット線に接続されるダミートランジスタの個数が４である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は７×Ｃｔである。
【００４７】
例えば、ユニットセルＵＣ４またはＵＣ５の情報データを伝達する場合（ｊ＝４ｏｒ５）、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜０＞、ＤＷＬ＜１＞およびＤＷＬ＜３＞を活性状態のまま維持し、ダミーワード線ＤＷＬ＜２＞を不活性状態にする。これにより、ＤＴ３０およびＤＴ３１の計２個のダミートランジスタが情報データを伝達するビット線ＢＬに接続される。つまり、本実施形態では、ユニットセルＵＣ４の情報データを読み出す場合（ｊ＝４）、ビット線に接続されるセルトランジスタの個数が４であり、ビット線に接続されるダミートランジスタの個数が２である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は６×Ｃｔである。ユニットセルＵＣ５の情報データを読み出す場合（ｊ＝５）、ビット線に接続されるセルトランジスタの個数が５であり、ビット線に接続されるダミートランジスタの個数が２である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は７×Ｃｔである。
【００４８】
例えば、ユニットセルＵＣ６またはＵＣ７の情報データを伝達する場合（ｊ＝６ｏｒ７）、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜２＞を活性状態のまま維持し、ダミーワード線ＤＷＬ＜３＞を不活性状態にする。これにより、ダミートランジスタは情報データを伝達するビット線ＢＬに接続されない。つまり、本実施形態では、ユニットセルＵＣ６の情報データを読み出す場合（ｊ＝６）、ビット線に接続されるセルトランジスタの個数が６であり、ビット線に接続されるダミートランジスタの個数が０である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は６×Ｃｔである。ユニットセルＵＣ７の情報データを読み出す場合（ｊ＝７）、ビット線に接続されるセルトランジスタの個数が７であり、ビット線に接続されるダミートランジスタの個数が０である。よって、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は７×Ｃｔである。
【００４９】
このように、本実施形態では、情報データを伝達するビット線ＢＬに付加されるトランジスタ容量は、６×Ｃｔまたは７×Ｃｔのいずれかであり、ほぼ一定値に近い状態に維持することができる。即ち、本実施形態では、読出し対象のユニットセルＵＣｊとビット線ＢＬとの間に介在するセルトランジスタの容量と、ビット線ＢＬに対して導通状態となるダミートランジスタの容量との和が一定値の近傍に維持されるように、ダミーワード線ドライバＤＷＬＤは、ビット線ＢＬに接続されるダミートランジスタの個数を制御する。
【００５０】
本実施形態では、ダミートランジスタＤＴ００〜ＤＴ３１のそれぞれのサイズがセルトランジスタＣＴのサイズとほぼ等しい。従って、ダミーワード線ドライバＤＷＬＤは、読出し対象のユニットセルＵＣｊとビット線ＢＬとの間に介在するセルトランジスタＣＴの個数とビット線ＢＬに対して導通状態となるダミートランジスタの個数との和が一定値近傍に維持されるように、ビット線ＢＬに接続されるダミートランジスタの個数を制御すればよい。
【００５１】
このように制御することによって、ビット線ＢＬの容量が、読出し対象のユニットセルＵＣｊの位置に関わらず、一定値の近傍に維持され得る。その結果、一定の論理値を伝達するビット線ＢＬのばらつきが小さくなり、センスアンプＳ／Ａが情報データを誤検出することが抑制されるので、データを正確に検出することができる。
【００５２】
図３に示すように、ダミーブロックＤＢは、並列に接続された複数のダミーストリングＤＳ０、ＤＳ１を有し、ダミーストリングＤＳ０、ＤＳ１は、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞を共有している。よって、ダミーワード線ドライバＤＷＬＤがダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞のいずれかを選択することによって複数のダミートランジスタが駆動される。例えば、ダミーワード線ＤＷＬ＜０＞が選択された場合、ダミートランジスタＤＴ００およびＤＴ０１が駆動される。ダミーワード線ＤＷＬ＜ｍ＞（ｍ＝０〜３）が選択された場合、ダミートランジスタＤＴｍ０およびＤＴｍ１が駆動される。ダミーワード線ＤＷＬ＜ｍ＞の選択によって複数のダミートランジスタが駆動されるので、ダミートランジスタのプロセスばらつきが緩和される。
【００５３】
例えば、もし、１つのダミーブロックＤＢにおいて全ダミートランジスタが直列に接続されていた場合、１本のダミーワード線の選択によって単一のダミートランジスタが駆動される。この場合、ダミートランジスタの寄生容量がプロセスばらつきによってセルトランジスタの寄生容量から大きくずれていると、読出し時におけるビット線容量を補正することができない。よって、ビット線に伝達される情報データの電圧がばらついてしまい、センスアンプＳ／Ａがデータを誤検出する虞がある。
【００５４】
これに対し、本実施形態のようにダミーワード線ＤＷＬ＜ｍ＞の選択によって複数のダミートランジスタが駆動される場合、その一方のダミートランジスタの特性（サイズ、電流駆動能力等）がばらついても、他方のダミートランジスタの特性がばらついていなければ、読出し時におけるビット線容量のばらつきが緩和される。よって、ビット線に伝達される情報データの電圧が安定し、センスアンプＳ／Ａがデータを誤検出する危険性が少なくなる。
【００５５】
尚、ダミーワード線ＤＷＬ＜ｍ＞の選択によって複数のダミートランジスタが駆動される場合、読出し時のビット線容量は、完全に一定値にならず、上述のように或る程度のずれが生じる。例えば、本実施形態においては、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞に対して４本のダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞を設けることによって、ビット線容量に付加されるダミートランジスタの容量を４段階（０、２Ｃｔ、４Ｃｔ、６Ｃｔ）設けている。従って、読出し時のビット線容量は、完全に一定値ではなく、上述のように或る程度のずれΔＣｔ（ΔＣｔ＝７Ｃｔ−６Ｃｔ）が生じる。しかし、ビット線容量のこのずれΔＣｔは計算により予測可能なものであり、このずれΔＣｔによるビット線容量が規定の範囲内に充分に入っていれば問題はない。むしろ、１本のダミーワード線ＤＷＬに対して複数のダミートランジスタを対応させれば、プロセスばらつきによって或るダミートランジスタの特性がばらついたとしても、ビット線容量を安定に維持することができる。このため、予測不可能なプロセスばらつきが緩和されること無く、そのままビット線容量に影響を与える形態よりも、１本のダミーワード線ＤＷＬに対して複数のダミートランジスタを対応させる形態が好ましいと言える。
【００５６】
さらに、ダミーストリングＤＳを２つに分割して並列に接続することによって、ダミーブロックＤＢを小さくすることができる。
【００５７】
本実施形態におけるダミーブロックＤＢに含まれるダミーストリングの本数は２本である。しかし、ダミーブロックＤＢに含まれるダミーストリングの本数は３本以上であってもよい。この場合、読出し時にビット線ＢＬに接続されるダミートランジスタＤＴの個数は、０，３，６の３段階のいずれかとしてよい。例えば、読出し対象のユニットセルがＵＣ０またはＵＣ１である場合、読出し時にビット線ＢＬに接続されるダミートランジスタＤＴの個数は６とする。読出し対象のユニットセルがＵＣ２〜ＵＣ４のいずれかである場合、読出し時にビット線ＢＬに接続されるダミートランジスタＤＴの個数は３個とする。読出し対象のユニットセルがＵＣ５〜ＵＣ７のいずれかである場合、読出し時にビット線ＢＬに接続されるダミートランジスタＤＴの個数は０個とする。この場合、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は５Ｃｔ〜７Ｃｔである。このようにダミーブロックＤＢを駆動すれば、情報データを伝達するビット線ＢＬの容量が比較的安定する。また、この場合、ダミーワード線ＤＷＬの本数は３本で足りる。さらに、ダミーワード線ドライバＤＷＬＤの回路規模を小さくすることができる。
【００５８】
代替的に、ダミーブロックＤＢに含まれるダミーストリングの本数を増大させた場合に、各ダミートランジスタのサイズ（ゲート幅／ゲート長）を小さくしてもよい。例えば、ダミーブロックＤＢに含まれるダミーストリングの本数が４本である場合に、各ダミートランジスタのゲート幅をセルトランジスタＣＴのゲート幅の１／２とする。これにより、並列に接続された４本のダミーストリングＤＳを含むダミーブロックＤＢは、実質的に図３に示すダミーブロックＤＢと同じ機能を有する。この場合、さらに、１本のダミーワード線ＤＷＬに接続されたダミートランジスタＤＴが４個であるので、プロセスばらつきが生じたとしても、ビット線容量をより安定に維持することができる。
【００５９】
（第１の実施形態の変形例）
本実施形態は、情報データを伝達するビット線ＢＬの容量を補正する。しかし、リファレンスデータを伝達するビット線ｂＢＬの容量を補正してもよい。この場合、図３に示す信号ｂＤＢＳを活性化することによって、ダミーブロックＤＢをビット線ｂＢＬに接続する。ダミー部ＤＢにおいて活性化されるダミートランジスタＤＴの個数は、読出し対象のユニットセルＵＣｉとビット線ＢＬとの間に介在するセルトランジスタＣＴの個数に一致させる、あるいは、接近させる。例えば、読出し対象のユニットセルがＵＣ０である場合、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞は不活性状態を維持する。このとき、ビット線ＢＬに付加されるセルトランジスタＣＴの個数はゼロであり、ビット線ｂＢＬに付加されるダミートランジスタＤＴの個数もゼロである。読出し対象のユニットセルがＵＣ１またはＵＣ２である場合、ダミーワード線ＤＷＬ＜０＞のみが活性化される。このとき、ビット線ＢＬに付加されるセルトランジスタＣＴの個数は１個または２個であり、ビット線ｂＢＬに付加されるダミートランジスタＤＴの個数は２個である。読出し対象のユニットセルがＵＣ３またはＵＣ４である場合、ダミーワード線ＤＷＬ＜０＞およびＤＷＬ＜１＞が活性化される。このとき、ビット線ＢＬに付加されるセルトランジスタＣＴの個数は３個または４個であり、ビット線ｂＢＬに付加されるダミートランジスタＤＴの個数は４個である。読出し対象のユニットセルがＵＣ５またはＵＣ６である場合、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜２＞が活性化される。このとき、ビット線ＢＬに付加されるセルトランジスタＣＴの個数は５個または６個であり、ビット線ｂＢＬに付加されるダミートランジスタＤＴの個数は６個である。読出し対象のユニットセルがＵＣ７またはＵＣ８である場合、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞が活性化される。このとき、ビット線ＢＬに付加されるセルトランジスタＣＴの個数は７個または８個であり、ビット線ｂＢＬに付加されるダミートランジスタＤＴの個数は８個である。尚、ダミーワード線ドライバＤＷＬＤのロジック構成は、上記動作を実現するように適宜変更すればよい。
【００６０】
このように、ダミー部ＤＢにおいて活性化されるダミートランジスタＤＴの個数は、読出し対象のユニットセルＵＣｉとビット線ＢＬとの間に介在するセルトランジスタＣＴの個数に一致し、あるいは、これに近い。これにより、情報データを伝達するビット線ＢＬの容量とリファレンスデータを伝達するビット線ｂＢＬの容量とがほぼ一致、あるいは、接近する。つまり、読出し対象のユニットセルの位置に関わらず、ビット線容量がほぼ一定に維持され得る。従って、本実施形態は、データ読出し時における動作点が安定するので、センスアンプＳ／Ａによる情報データの誤検出を抑制することができる。
【００６１】
（第２の実施形態）
図６は、第２の実施形態によるダミーブロックＤＢを示す回路図である。第２の実施形態の他の構成は、第１の実施形態と同様でよい。第２の実施形態によるダミーブロックＤＢは、第１の実施形態のそれと同様に、ダミートランジスタＤＴ００、ＤＴ１０、ＤＴ２０、ＤＴ３０からなるダミーストリングＤＳ０と、ダミートランジスタＤＴ０１、ＤＴ１１、ＤＴ２１、ＤＴ３１からなるダミーストリングＤＳ１とを含む。
【００６２】
第２の実施形態によるダミーブロックＤＢは、ビット線ＢＬとｂＢＬとの間に接続されている。より詳細には、ダミーブロックＤＢの一端のノードＮｄｂ０はビット線ＢＬに接続され、他端のノードＮｄｂ１はビット線ｂＢＬに接続されている。第２の実施形態によるダミーブロックＤＢのその他の構成は、第１の実施形態によるダミーブロックＤＢの構成と同様でよい。ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜３＞とダミートランジスタＤＴ００〜ＤＴ３１との接続関係も、第１の実施形態のそれと同様でよい。
【００６３】
第２の実施形態では、ダミーブロック選択トランジスタが設けられていない。このため、ダミーブロックＤＢをビット線ＢＬに接続する場合（ビット線ＢＬが情報データを伝達する場合）には、ダミーワード線ＤＷＬ＜０＞を不活性化し、ダミーブロックＤＢをビット線ｂＢＬから分離する。
【００６４】
図７は、第２の実施形態に従ったダミーワード線ドライバＤＷＬＤの内部構成を示す回路図である。信号ＳＢＬは、ビット線選択信号である。ビット線ＢＬが選択されビット線ｂＢＬが非選択である場合、信号ＳＢＬは論理ロウであり、ビット線ｂＢＬが選択されビット線ＢＬが非選択である場合、信号ＳＢＬは論理ハイであるとする。図７に示す回路構成により、ダミーワード線ドライバＤＷＬＤは、次のように動作する。
【００６５】
選択ワード線がＢＬである場合、非選択ビット線ｂＢＬ側にあるダミーワード線ＤＷＬ＜０＞は、常時、不活性状態である。選択ワード線がｂＢＬである場合、非選択ビット線ＢＬ側にあるダミーワード線ＤＷＬ＜３＞が、常時、不活性状態である。
【００６６】
［選択ワード線がＢＬである場合（ＤＷＬ０＝ＬＯＷ）］
ワード線ＷＬ＜０＞またはＷＬ＜１＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜１＞〜ＤＷＬ＜３＞を総て活性状態にする。これにより、６個のダミートランジスタＤＴ１０〜ＤＴ３１がビット線ＢＬに接続される。
【００６７】
ワード線ＷＬ＜２＞またはＷＬ＜３＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜１を不活性状態にし、ダミーワード線ＤＷＬ＜２＞およびＤＷＬ＜３＞を活性状態にする。これにより、４個のダミートランジスタＤＴ２０〜ＤＴ３１がビット線ＢＬに接続される。
【００６８】
ワード線ＷＬ＜４＞またはＷＬ＜５＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜２＞を不活性状態にし、ダミーワード線ＤＷＬ＜１＞およびＤＷＬ＜３＞を活性状態にする。これにより、２個のダミートランジスタＤＴ３０およびＤＴ３１がビット線ＢＬに接続される。
【００６９】
ワード線ＷＬ＜６＞またはＷＬ＜７＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜３＞を不活性状態にし、ダミーワード線ＤＷＬ＜１およびＤＷＬ＜２＞を活性状態にする。これにより、ダミートランジスタＤＴ１０〜ＤＴ３１はいずれもビット線ＢＬに接続されない。
【００７０】
［選択ワード線がｂＢＬである場合（ＤＷＬ３＝ＬＯＷ）］
ワード線ＷＬ＜０＞またはＷＬ＜１＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜０＞〜ＤＷＬ＜２＞を総て活性状態にする。これにより、６個のダミートランジスタＤＴ００〜ＤＴ２１がビット線ＢＬに接続される。
【００７１】
ワード線ＷＬ＜２＞またはＷＬ＜３＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ２を不活性状態にし、ダミーワード線ＤＷＬ０およびＤＷＬ１を活性状態にする。これにより、４個のダミートランジスタＤＴ００〜ＤＴ１１がビット線ＢＬに接続される。
【００７２】
ワード線ＷＬ＜４＞またはＷＬ＜５＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜１＞を不活性状態にし、ダミーワード線ＤＷＬ＜０＞およびＤＷＬ＜２＞を活性状態にする。これにより、２個のダミートランジスタＤＴ００〜ＤＴ０１がビット線ＢＬに接続される。
【００７３】
ワード線ＷＬ＜６＞またはＷＬ＜７＞が選択的に論理ロウにされた場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜０＞を不活性状態にし、ダミーワード線ＤＷＬ＜１およびＤＷＬ＜２＞を活性状態にする。これにより、ダミートランジスタＤＴ１０〜ＤＴ３１がいずれもビット線ＢＬに接続されない。
【００７４】
このような構成により、ダミーワード線ドライバＤＷＬＤは、読出し対象のユニットセルＵＣと選択ビット線ＢＬとの間に介在するセルトランジスタの個数に応じた個数のダミートランジスタＤＴをビット線ＢＬに対して導通状態にすることができる。
【００７５】
図５を再度参照して、第２の実施形態による強誘電体メモリのより詳細な読出し動作を説明する。尚、ここでは、センスアンプＳ／Ａは、ビット線ＢＬを介してセルブロックＣＢ０からの情報データを検出する動作を説明する。この場合、ビット線ｂＢＬにリファレンスデータが伝達される。センスアンプＳ／Ａがビット線ｂＢＬを介して情報データを検出する動作は、以下の具体例から容易に推測可能であるので、その説明を省略する。
【００７６】
第２の実施形態におけるプリチャージ状態は、第１の実施形態におけるプリチャージ状態と同様である。
【００７７】
ｔ１において、ダミーワード線ドライバＤＷＬＤがダミーワード線ＤＷＬ＜０＞を不活性化する。これにより、ダミートランジスタＤＴ００、０１がオフになり、ダミーブロックＤＢがビット線ｂＢＬから切断される。ビット線ＢＬから情報データを読み出す動作期間では、ダミーワード線ＤＷＬ＜０＞は不活性状態を維持する。
【００７８】
これと同時に、読出し対象のユニットセルＵＣｊとビット線ＢＬとの間に介在する前記セルトランジスタの容量とビット線ＢＬに対して導通状態となるダミートランジスタＤＴの容量との和が一定値近傍で維持されるように、ダミーワード線ドライバＤＷＬＤは、ビット線ＢＬに対して導通状態となるダミートランジスタの個数を制御する。
【００７９】
例えば、ユニットセルＵＣ０またはＵＣ１が読出し対象のユニットセルである場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜１＞〜ＤＷＬ＜３＞を活性化する。これにより、ビット線ＢＬに付加されるダミートランジスタＤＴの容量は６×Ｃｔとなる。このとき、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は、６×Ｃｔまたは７×Ｃｔとなる。
【００８０】
ユニットセルＵＣ２またはＵＣ３が読出し対象のユニットセルである場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜１＞を不活性状態のままとし、ダミーワード線ＤＷＬ＜２＞およびＤＷＬ＜３＞を活性状態にする。これにより、ビット線ＢＬに付加されるダミートランジスタＤＴの容量は４×Ｃｔとなる。このとき、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は、６×Ｃｔまたは７×Ｃｔとなる。
【００８１】
ユニットセルＵＣ４またはＵＣ５が読出し対象のユニットセルである場合、ダミーワード線ドライバＤＷＬＤは、ダミーワード線ＤＷＬ＜２＞を不活性状態とし、ダミーワード線ＤＷＬＤＷＬ＜１＞および＜３＞を活性状態にする。これにより、ビット線ＢＬに付加されるダミートランジスタＤＴの容量は２×Ｃｔとなる。このとき、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は、６×Ｃｔまたは７×Ｃｔとなる。
【００８２】
ユニットセルＵＣ６またはＵＣ７が読出し対象のユニットセルである場合、ダミーワード線ドライバＤＷＬＤは、全ダミーワード線ＤＷＬ＜３＞を不活性状態とし、ダミーワード線ＤＷＬ＜１＞および＜２＞を活性状態にする。にする。これにより、ビット線ＢＬに付加されるダミートランジスタＤＴの容量は０となる。このとき、ビット線容量に付加されるセルトランジスタおよびダミートランジスタの総容量は、６×Ｃｔまたは７×Ｃｔとなる。
【００８３】
このように、読出し対象のユニットセルＵＣｊとビット線ＢＬとの間に介在するセルトランジスタＣＴの個数とビット線ＢＬに対して導通状態となるダミートランジスタＤＴの個数との和が６または７に維持される。これにより、読出し時におけるビット線ＢＬの容量が一定値近傍に維持される。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００８４】
第２の実施形態によるダミーブロックＤＢに含まれるダミーストリングの本数は、第１の実施形態と同様に、３本以上であってもよい。このとき、第１の実施形態と同様に、各ダミートランジスタのサイズ（ゲート幅／ゲート長）を小さくしてもよい。さらに、第１の実施形態の変形例を第２の実施形態に適用することもできる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る実施形態に従った強誘電体メモリの一例を示す構成図。
【図２】本実施形態によるセルブロックＣＢおよびリファレンス生成回路ＲＧを示す回路図。
【図３】本実施形態によるダミーブロックＤＢおよびダミーブロック選択トランジスタＳＴｄｂ０、ＳＴｄｂ１を示す回路図。
【図４】ダミーブロックデコーダＤＢＤおよびダミーワード線ドライバＤＷＬＤの内部構成を示す回路図。
【図５】第１の実施形態による強誘電体メモリのデータ読出し動作の一例を示すタイミング図。
【図６】第２の実施形態によるダミーブロックＤＢを示す回路図。
【図７】第２の実施形態に従ったダミーワード線ドライバＤＷＬＤの内部構成を示す回路図。
【符号の説明】
【００８６】
ＢＬ…ビット線、ＷＬ…ワード線、ＣＢ…セルブロック、ＤＢ…ダミーブロック、Ｓ／Ａ…センスアンプ、ＷＬＤ…ワード線ドライバ、ＤＷＬＤ…ダミーワード線ドライバ、ＵＣ０〜ＵＣ７…ユニットセル、ＦＣ…強誘電体キャパシタ、ＣＴ…セルトランジスタ、ＳＴ０、ＳＴ１…選択トランジスタ、ＲＧ…リファレンス生成回路、ＤＴ００〜ＤＴ３１…ダミートランジスタ、ＤＷＬ＜０＞〜ＤＷＬ＜３＞…ダミーワード線、ＤＳ０、ＤＳ１…ダミーストリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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