(57)【要約】【課題】電源線のレイアウト面積を広げることなく、コア回路とバイアス供給回路との間の電圧降下を抑え、かつ、コア回路間の高速信号ノードを短縮できるようにする。【解決手段】Ｓｉ基板１１にトランジスタＱ及び抵抗素子Ｒを有して高電位側の電源線と低電位側の配線Ｄ１とバイアス供給用の配線Ｄ２とに接続されてトランジスタ動作をするコア回路１と、Ｓｉ基板１１に設けられてコア回路１にバイアスを供給するバイアス供給回路とを備え、コア回路１の中の定電流源用のトランジスタＱに、その一端が接続された抵抗素子Ｒの他端がバイアス供給用の配線Ｄ２に接続され、この配線Ｄ２が接続された抵抗素子Ｒの他端がコンタクトホール３５を介してバイアス供給用の配線Ｄ２よりも上層の低電位側の配線Ｄ１に接続されるものである。【選択図】  図２
2010287585.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の層に形成される第１のコア回路と、
前記第１の層に形成されて前記第１のコア回路に隣接して配置される第２のコア回路と
、
前記半導体基板に形成されて前記第１のコア回路にバイアスを供給する第１のバイアス
供給回路と、
前記半導体基板に形成されて前記第２のコア回路にバイアスを供給する第２のバイアス
供給回路と、
前記半導体基板の第２の層に形成されて電源端子に接続される第１の配線と、
前記第１の層に形成されて前記第１のコア回路と前記第１のバイアス供給回路とを接続
する第２の配線と、
前記第１の層に形成されて前記第２のコア回路と前記第２のバイアス供給回路とを接続
する第３の配線と、
一端が前記第１のコア回路又は第２のコア回路に接続され、他端が前記第１の配線に接
続されて前記第１の層と第２の層との間に配置される層間導電部とを備えることを特徴と
する半導体集積回路。
【請求項２】
前記第１のコア回路は、前記電源端子の位置と前記第１のバイアス供給回路の位置との
間に配置され、
前記第２のコア回路は、前記電源端子の位置と前記第２のバイアス供給回路の位置との
間に配置されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
半導体基板の第１の層に形成されるコア回路と、
前記半導体基板に形成されて前記コア回路にバイアスを供給するバイアス供給回路と、
前記半導体基板の第２の層に形成されて電源端子に接続される第１の配線と、
前記第１の層に形成されて前記コア回路と前記バイアス供給回路とを接続する第２の配
線と、
一端が前記コア回路に接続され、他端が前記第１の配線に接続されて前記第１の層と第
２の層との間に配置される層間導電部とを備えることを特徴とする半導体集積回路。
【請求項４】
前記コア回路は、
少なくとも、半導体基板に複数のトランジスタ及び抵抗素子を有して高電位側の電源線
と低電位側の配線とバイアス供給用の配線とに接続され、
前記コア回路の中の定電流源用のトランジスタに、その一端が接続された抵抗素子の他
端が前記バイアス供給用の配線に接続され、
前記バイアス供給用の配線が接続された各々の前記抵抗素子の他端が層間導電部を介し
て前記バイアス供給用の配線よりも上層の前記低電位側の配線に接続されることを特徴と
する請求項３に記載の半導体集積回路。
【請求項５】
前記コア回路の複数の抵抗素子の他端が各々接続された前記バイアス供給用の配線が前
記低電位側の配線よりも下層に形成された前記バイアス供給回路に接続されることを特徴
とする請求項４に記載の半導体集積回路。
【請求項６】
前記バイアス供給回路は、
前記半導体基板に形成された前記コア回路に接続される低電位側の配線を引き出す電源
端子に対して当該電源端子から離れた位置であって、当該コア回路に隣接する位置に配置
されることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速な動作が要求されるアナログの半導体集積回路に関する。具体的には、
デジタルオシロスコープやサンプリングスコープ等の測定機器や、高速通信機器に実装さ
れるＡＤコンバータ内の低電位側、バイアス供給用の配線レイアウトに適用可能な半導体
集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細技術及びチップ内の多層配線技術の発展に伴って、半導体
基板上に、高速の複数の差動増幅回路や、エミッタフォロア回路、バイアス設定回路等が
集積されて半導体集積回路を構成する場合が多くなってきた。このような半導体集積回路
は、デジタルオシロスコープやサンプリングスコープ等の測定機器や、高速通信機器、パ
ーソナルコンピュータ、携帯電話機、テレビ、ハードディスク等の電子機器に実装されて
いる。複数の差動増幅回路や、エミッタフォロア回路、バイアス設定回路等が集積された
半導体集積回路には、電源線や信号線の他にバイアスを供給するバイアス供給用の配線が
設けられる。
【０００３】
図９は従来例に係る半導体集積回路１０３の構成例を示す回路図である。図９に示す半
導体集積回路１０３は、バイアス電流を受ける側のトランジスタ回路（以下でコア回路２
，３という）及び、バイアス供給回路４，５から構成される。コア回路２，３は、半導体
集積回路１０３の特性や機能を実現する主要な高速動作の回路である。
【０００４】
コア回路２は、ｎｐｎ型のトランジスタＱ２１，Ｑ２２や、トランジスタＱ２３，Ｑ２
４や、トランジスタＱ２５〜Ｑ２７を有している。トランジスタＱ２１，Ｑ２２のコレク
タは、出力用の各々の抵抗を介して高電位側の電源線ＶＣＣに接続され、トランジスタＱ
２３，Ｑ２４のコレクタは電源線ＶＣＣに接続される。トランジスタＱ２５のエミッタに
はバイアス設定用の抵抗Ｒ２１の一端が接続される。トランジスタＱ２６のエミッタには
同様に抵抗Ｒ２２の一端が接続される。トランジスタＱ２７のエミッタには同様に抵抗Ｒ
２３の一端が接続される。
【０００５】
コア回路２の３個のバイアス設定用の抵抗Ｒ２１，Ｒ２２，Ｒ２３の他端（配線接続点
Ａ２）は、各々が低電位側の配線Ｄ１（接地線）に接続されてバイアス供給回路４，５に
接続される。配線Ｄ１は高電位側の電源線ＶＣＣと共に、半導体基板の層間絶縁膜上にレ
イアウトされる場合が多い。つまり、コア回路２の配線接続点Ａ２を共通にして抵抗Ｒ２
１，Ｒ２２，Ｒ２３が配線Ｄ１を介してバイアス供給回路４，５に接続される。
【０００６】
また、コア回路３は、ｎｐｎ型のトランジスタＱ３１，Ｑ３２や、トランジスタＱ３３
，Ｑ３４や、トランジスタＱ３５〜Ｑ３７を有している。トランジスタＱ３１，Ｑ３２の
コレクタには、出力用の各々の抵抗を介して高電位側の電源線ＶＣＣに接続され、トラン
ジスタＱ３３，Ｑ３４のコレクタは電源線ＶＣＣに接続される。トランジスタＱ３５のエ
ミッタにはバイアス設定用の抵抗Ｒ３１の一端が接続される。トランジスタＱ３６のエミ
ッタには同様に抵抗Ｒ３２の一端が接続される。トランジスタＱ３７のエミッタには同様
に抵抗Ｒ３３の一端が接続される。
【０００７】
コア回路３の３個のバイアス設定用の抵抗Ｒ３１，Ｒ３２，Ｒ３３の他端Ｂ２は、各々
配線Ｄ１に接続されてバイアス供給回路４，５に接続される。つまり、コア回路３の配線
接続点Ｂ２を共通にして抵抗Ｒ３１，Ｒ３２，Ｒ３３が配線Ｄ１を介してバイアス供給回
路４，５に接続される。配線Ｄ１は、幅の広い配線パターンで形成される。このように、
コア回路２，３及びバイアス供給回路４，５には、同一の配線Ｄ１が接続（結線）され、
この配線Ｄ１は、電源パッド６に接続されている。
【０００８】
バイアス供給回路４は、トランジスタＱ４１、容量素子ＣＣ及び抵抗Ｒ４１を備えて構
成される。容量素子ＣＣは、トランジスタＱ４１のコレクタと配線Ｄ１に接続される。ト
ランジスタＱ４１のベースはコア回路２のトランジスタＱ２５〜Ｑ２７の各々のベースに
接続される。バイアス供給回路４は、コア回路２にバイアスを供給する。
【０００９】
バイアス供給回路５は、トランジスタＱ５１、容量素子ＣＣ及び抵抗Ｒ５１を備えて構
成される。容量素子ＣＣは、トランジスタＱ５１のコレクタと配線Ｄ１に接続される。ト
ランジスタＱ５１のベースはコア回路３のトランジスタＱ３５〜Ｑ３７の各々のベースに
接続される。バイアス供給回路５は、コア回路３にバイアスを供給する。
【００１０】
この種のバイアス供給回路を備えた半導体集積回路１０３に関して、特許文献１にはカ
レントミラー回路を備えた増幅装置が開示されている。この増幅装置によれば、エミッタ
結合された２つのトランジスタが差動増幅回路を構成し、この２つのトランジスタのエミ
ッタに接続された定電流回路を備える。定電流回路が電流増幅率ｈｆｅに対応して出力電
流を変化させるようにした。このように装置を構成すると、電流増幅率ｈｆｅのばらつき
に起因して増幅装置の周波数特性が変化するのを防止できるというものである。
【００１１】
特許文献１に見られるような増幅装置や、図９に示したバイアス供給回路を備えた半導
体集積回路１０３において、バイアス（電圧や電流）は、コア回路２，３によって異なる
場合が多く、バイアスの種類分だけ、バイアス供給回路４，５等が必要となる。一般に、
高速動作するコア回路２，３の消費電流と、バイアス供給回路４，５の消費電流とを比べ
ると、コア回路２，３の方が１桁以上大きい場合が多い。
【００１２】
半導体集積回路１０３によれば、半導体基板の層間絶縁膜上に、高電位側の電源線ＶＣ
Ｃと共に配線Ｄ１をレイアウトされる方法が採られ、コア回路２の配線接続点Ａ２を共通
にして抵抗Ｒ２１，Ｒ２２，Ｒ２３が配線Ｄ１を介してバイアス供給回路４，５に接続さ
れる。
【００１３】
このため、コア回路２，３のバイアスを維持するために、コア回路２，３とバイアス供
給回路４，５との間の配線Ｄ１の電圧降下、図９に示した例では、配線接続点Ａｌ−Ａ２
間、Ｂ１−Ｂ２間の電圧降下を最小限に抑える必要がある。
【００１４】
電圧降下が大きいと、バイアス供給回路４，５に対するコア回路２，３のバイアスが小
さくなり、コア回路２，３の電流が設計値からずれてしまう。このため、半導体集積回路
１０３のレイアウト時には、コア回路２，３と、バイアス供給回路４，５とが近接するよ
うに配置する方法が採られる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０００−１７４５６９号公報（第４頁  図１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで、従来例に係るバイアス供給回路を備えた半導体集積回路１０３によれば、高
速動作を目的として、コア回路２，３間の高速信号ノードＳ１の負荷容量（配線容量）を
極力小さくしたいといった要求がある。負荷容量を小さくするためには、コア回路２，３
同士を近くに配置すればよいが、コア回路２，３を近接するように配置すると、バイアス
供給回路４，５がコア回路２，３から離れてしまう。この離れた分だけ配線Ｄ１の電圧降
下が大きくなるので、配線Ｄ１の線幅を太くしなければならず、レイアウト面積が拡大す
るという問題がある。また、コア回路の電流が変動するという課題もある。
【００１７】
因みに、コア回路２，３とバイアス供給回路４，５とを近接するように配置する方法を
採ると、コア回路２，３同士が離れてしまう。この結果、高速信号ノードが伸びて負荷容
量が増える。負荷容量が増えると、スピードを確保するための回路の消費電流が増え、更
に、配線Ｄ１の線幅を太くしなければならないといった悪循環に陥る。
【００１８】
そこで、この発明は上述した課題を解決したものであって、電源線のレイアウト面積を
広げることなく、コア回路とバイアス供給回路との間の電圧降下を抑え、かつ、コア回路
間の高速信号ノードを短縮できるようにした半導体集積回路を提供することを目的とする
。更に、コア回路の電流を安定化させることを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明に係る第１の半導体集積回路は、半導体基板の第１
の層に形成される第１のコア回路と、前記第１の層に形成されて前記第１のコア回路に隣
接して配置される第２のコア回路と、前記半導体基板に形成されて前記第１のコア回路に
バイアスを供給する第１のバイアス供給回路と、前記半導体基板に形成されて前記第２の
コア回路にバイアスを供給する第２のバイアス供給回路と、前記半導体基板の第２の層に
形成されて電源端子に接続される第１の配線と、前記第１の層に形成されて前記第１のコ
ア回路と前記第１のバイアス供給回路とを接続する第２の配線と、前記第１の層に形成さ
れて前記第２のコア回路と前記第２のバイアス供給回路とを接続する第３の配線と、一端
が前記第１のコア回路又は第２のコア回路に接続され、他端が前記第１の配線に接続され
て前記第１の層と第２の層との間に配置される層間接続部とを備えることを特徴とする半
導体集積回路。
【００２０】
本発明に係る第１の半導体集積回路によれば、電源端子に接続された第１の配線からバ
イアス供給回路に接続される第２の配線及び第３の配線を隔離できるようになるので、バ
イアス供給回路に接続された第２の配線及び第３の配線が電源端子に接続された第１の配
線から受ける電源電圧の変動の影響を低減できるようになり、かつ、第１の配線からノイ
ズの影響を受け難くなる。
【００２１】
また、バイアス供給回路に接続された配線が電源端子に接続された第１の配線の下層で
配線を完結できるようになるので、上層を低電位側の配線（ＧＮＤ）や、高電位側の電源
線や、信号線の配線領域として利用できるようになる。しかも、電源配線のレイアウト面
積を広げることなく、コア回路とバイアス供給回路との間の電圧降下を抑え、かつ、コア
回路間の高速信号ノードを短縮できるようになる。
【００２２】
本発明に係る第２の半導体集積回路は、半導体基板の第１の層に形成されるコア回路と
、前記半導体基板に形成されて前記コア回路にバイアスを供給するバイアス供給回路と、
前記半導体基板の第２の層に形成されて電源端子に接続される第１の配線と、前記第１の
層に形成されて前記コア回路と前記バイアス供給回路とを接続する第２の配線と、一端が
前記第２の配線に接続され、他端が前記第１の配線に接続されて前記第１の層と第２の層
との間に配置される層間接続部とを備えることを特徴とするものである。
【００２３】
本発明に係る第２の半導体集積回路によれば、電源端子に接続された第１の配線からバ
イアス供給回路に接続された第２の配線を隔離できるようになるので、バイアス供給回路
に接続された第２の配線が、電源端子に接続された第１の配線から受ける電源電圧の変動
の影響を低減できるようになり、かつ、電源端子に接続された第１の配線からノイズの影
響を受け難くなる。これにより、コア回路の電流を安定化できるようになる。
【発明の効果】
【００２４】
本発明に係る第１の半導体集積回路によれば、コア回路の中のバイアス設定用のトラン
ジスタに、その一端が接続された抵抗素子の他端がバイアス供給用の配線に接続され、バ
イアス供給用の配線が接続された各々の抵抗素子の他端が層間接続部を介してバイアス供
給用の配線よりも上層の低電位側の電源線に接続されるものである。
【００２５】
この構造によって、バイアス供給用の配線を隔離できるようになるので、バイアス供給
用の配線が低電位側の電源線から受ける電源電圧の変動の影響を低減できるようになり、
かつ、低電位側の電源線からノイズの影響を受け難くなる。
【００２６】
本発明に係る第２の半導体集積回路によれば、一端が、半導体基板の第２の層に形成さ
れて電源端子に接続される第１の配線と、他端が、当該半導体基板の第１の層に形成され
てコア回路とバイアス供給回路とを接続する第２の配線とに接続されて第１の層及び第２
の層との間に配置される層間接続部を備えるものである。
【００２７】
この構造によって、電源端子に接続された第１の配線からバイアス供給回路に接続され
た第２の配線を隔離できるようになるので、バイアス供給回路に接続された第２の配線が
電源端子に接続された第１の配線から受ける電源電圧の変動の影響を低減できるようにな
り、かつ、電源端子に接続された第１の配線からノイズの影響を受け難くなる。これによ
り、コア回路の電流を安定化できるようになる。
【００２８】
また、バイアス供給用の第２の配線が電源端子に接続された第１の配線の下層で配線を
完結できるようになるので、上層を低電位側の電源線や、高電位側の電源線や、信号線の
配線領域として利用できるようになる。しかも、電源配線のレイアウト面積を広げること
なく、コア回路とバイアス供給回路との間の電圧降下を抑え、かつ、コア回路間の高速信
号ノードを短縮できるようになる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る第１の実施例として半導体集積回路１０１の構成例を示す回路図である。
【図２】半導体集積回路装置１００の構成例を示す断面図である。
【図３】半導体集積回路装置１００の形成例（その１）を示す工程図である。
【図４】半導体集積回路装置１００の形成例（その２）を示す工程図である。
【図５】半導体集積回路装置１００の形成例（その３）を示す工程図である。
【図６】半導体集積回路装置１００の形成例（その４）を示す工程図である。
【図７】第２の実施例としての半導体集積回路１０２の構成例を示す回路図である。
【図８】半導体集積回路装置２００の構成例を示す断面図である。
【図９】従来例に係る半導体集積回路１０３の構成例を示す回路図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照しながら、この発明の実施の形態に係る半導体集積回路について説明
をする。
【実施例１】
【００３１】
図１に示す半導体集積回路１０１は、コア回路２，３、バイアス供給回路４，５及び電
源パッド６を有して構成される。コア回路２は第１の高速コンパレータの一例を構成し、
差動増幅回路を構成するｎｐｎ型のトランジスタＱ２１，Ｑ２２や、エミッタフォロア回
路を構成するｎｐｎ型のトランジスタＱ２３，Ｑ２４や、定電流源を構成するｎｐｎ型の
トランジスタＱ２５〜Ｑ２７を有している。コア回路２は、電源パッド６の位置とバイア
ス供給回路４の位置との間に配置されて、バイアス受け側の回路を構成する。トランジス
タＱ２１，Ｑ２２のコレクタには、出力用の各々の抵抗を介して高電位側の電源線ＶＣＣ
に接続され、トランジスタＱ２３，Ｑ２４のコレクタも電源線ＶＣＣに接続される。
【００３２】
トランジスタＱ２５のエミッタには動作安定用の抵抗Ｒ２１の一端が接続される。トラ
ンジスタＱ２６のエミッタには動作安定用の抵抗Ｒ２２の一端が接続される。トランジス
タＱ２７のエミッタには動作安定用の抵抗Ｒ２３の一端が接続される。抵抗Ｒ２１〜Ｒ２
３は例えば、ポリシリコン膜から構成される。
【００３３】
この例で、抵抗Ｒ２１の他端は層間導電部の一例を構成するコンタクトホールＣ１を介
して第１の配線の一例を構成する低電位側の配線Ｄ１に接続される。コンタクトホールＣ
１の下方の接続点はＣ１１であり、上方の接続点はＣ１２である。配線Ｄ１はコンタクト
ホールＣ１の接続点Ｃ１２に接続される。これと共に抵抗Ｒ２１の他端は、コンタクトホ
ールＣ１の下方で、第２の配線の一例を構成するバイアス供給用の配線Ｄ２に接続されて
いる。配線Ｄ２はコンタクトホールＣ１の接続点Ｃ１１に接続される。
【００３４】
抵抗Ｒ２２の他端はコンタクトホールＣ２を介して低電位側の配線Ｄ１に接続される。
コンタクトホールＣ２の下方の接続点はＣ２１であり、上方の接続点はＣ２２である。配
線Ｄ１はコンタクトホールＣ２の接続点Ｃ２２に接続される。これと共に抵抗Ｒ２２の他
端は、コンタクトホールＣ２の下方でバイアス供給用の配線Ｄ２に接続されている。配線
Ｄ２はコンタクトホールＣ２の接続点Ｃ２１に接続される。
【００３５】
抵抗Ｒ２３の他端はコンタクトホールＣ３を介して低電位側の配線Ｄ１に接続される。
コンタクトホールＣ３の下方の接続点はＣ３１であり、上方の接続点はＣ３２である。配
線Ｄ１はコンタクトホールＣ３の接続点Ｃ３２に接続される。これと共に抵抗Ｒ２３の他
端は、コンタクトホールＣ３の下方でバイアス供給用の配線Ｄ２に接続されている。配線
Ｄ２はコンタクトホールＣ３の接続点Ｃ３１に接続される。
【００３６】
このようにコア回路２の３個の動作安定用の抵抗Ｒ２１，Ｒ２２，Ｒ２３の他端が各々
バイアス供給用の配線Ｄ２に接続される。
【００３７】
コア回路３は第２の高速コンパレータの一例を構成し、差動増幅回路を構成するｎｐｎ
型のトランジスタＱ３１，Ｑ３２や、エミッタフォロア回路を構成するｎｐｎ型のトラン
ジスタＱ３３，Ｑ３４や、定電流源を構成するｎｐｎ型のトランジスタＱ３５〜Ｑ３７を
有している。コア回路３は電源パッド６の位置とバイアス供給回路５の位置との間に配置
されて、バイアス受け側の回路を構成する。トランジスタＱ３１，Ｑ３２のコレクタには
、出力用の各々の抵抗を介して高電位側の電源線ＶＣＣに接続され、トランジスタＱ３３
，Ｑ３４のコレクタも電源線ＶＣＣに接続される。
【００３８】
トランジスタＱ３５のエミッタには動作安定用の抵抗Ｒ３１の一端が接続される。トラ
ンジスタＱ３６のエミッタには動作安定用の抵抗Ｒ３２の一端が接続される。トランジス
タＱ３７のエミッタには動作安定用の抵抗Ｒ３３の一端が接続される。抵抗Ｒ３１〜Ｒ３
３は例えば、ポリシリコン膜から構成される。
【００３９】
この例で、抵抗Ｒ３１の他端はコンタクトホールＣ４を介して低電位側の配線Ｄ１に接
続される。コンタクトホールＣ４の下方の接続点はＣ４１であり、上方の接続点はＣ４２
である。配線Ｄ１はコンタクトホールＣ４の接続点Ｃ４２に接続される。これと共に抵抗
Ｒ３１の他端は、コンタクトホールＣ４の下方で、第３の配線の一例を構成するバイアス
供給用の配線Ｄ３に接続されている。配線Ｄ３はコンタクトホールＣ４の接続点Ｃ４１に
接続される。上述の配線Ｄ１は、配線Ｄ２，Ｄ３よりも幅の広い配線パターンで形成され
る。
【００４０】
抵抗Ｒ３２の他端はコンタクトホールＣ５を介して低電位側の配線Ｄ１に接続される。
コンタクトホールＣ５の下方の接続点はＣ５１であり、上方の接続点はＣ５２である。配
線Ｄ１はコンタクトホールＣ５の接続点Ｃ５２に接続される。これと共に抵抗Ｒ３２の他
端は、コンタクトホールＣ５の下方でバイアス供給用の配線Ｄ３に接続されている。配線
Ｄ３はコンタクトホールＣ５の接続点Ｃ５１に接続される。
【００４１】
抵抗Ｒ３３の他端はコンタクトホールＣ６を介して低電位側の配線Ｄ１に接続される。
コンタクトホールＣ６の下方の接続点はＣ６１であり、上方の接続点はＣ６２である。配
線Ｄ１はコンタクトホールＣ６の接続点Ｃ６２に接続される。これと共に抵抗Ｒ３３の他
端は、コンタクトホールＣ６の下方でバイアス供給用の配線Ｄ３に接続されている。配線
Ｄ３はコンタクトホールＣ６の接続点Ｃ６１に接続される。
【００４２】
このようにコア回路３も３個の動作安定用の抵抗Ｒ３１，Ｒ３２，Ｒ３３の他端が各々
バイアス供給用の配線Ｄ３に接続される。バイアス供給用の配線Ｄ２，Ｄ３は、低電位側
の配線Ｄ１よりも下層に設けられて、Ｓｉ基板１１に設けられたバイアス供給回路４，５
に接続される。
【００４３】
バイアス供給回路４は第１のカレントミラー回路の一例を構成し、トランジスタＱ４１
、容量素子ＣＣ及び抵抗Ｒ４１を備えて構成される。容量素子ＣＣは、トランジスタＱ４
１のコレクタと配線Ｄ２に接続される。トランジスタＱ４１のベースはコア回路２のトラ
ンジスタＱ２５〜Ｑ２７の各々のベースに接続される。バイアス供給回路４は、図２に示
したようなＳｉ基板１１に設けられてコア回路２にバイアス（電流）を供給する。バイア
ス電圧は抵抗Ｒ４１の両端に発生し、バイアス電流に基づく異なった電圧が抵抗Ｒ２１，
Ｒ２２，Ｒ２３に現れる。
【００４４】
バイアス供給回路５は第２のバイアス供給回路の一例を構成し、トランジスタＱ５１、
容量素子ＣＣ及び抵抗Ｒ５１を備えて構成される。容量素子ＣＣは、トランジスタＱ５１
のコレクタと配線Ｄ３に接続される。トランジスタＱ５１のベースはコア回路３のトラン
ジスタＱ３５〜Ｑ３７の各々のベースに接続される。バイアス供給回路５は、図２に示し
たようなＳｉ基板１１に設けられてコア回路３にバイアス電流を供給する。バイアス電流
は抵抗Ｒ５１に流れ、このバイアス電流に基づくバイアス電流が抵抗Ｒ３１，Ｒ３２，Ｒ
３３に流れるようになる。
【００４５】
上述のバイアス供給用の配線Ｄ２，Ｄ３は、図１に示した通り、低電位側の配線Ｄ１と
隔離される。低電位側の配線Ｄ１は、電源パッド６に接続される。電源パッド６は正方形
状を有し、後述する層間絶縁膜３４上に設けられ、低電位側の配線Ｄ１に接続される（図
２参照）。
【００４６】
この例は、上述したように低電位側の配線Ｄ１とバイアス供給用の配線Ｄ２，Ｄ３の配
線層が下層及び上層で異なっている。配線Ｄ１は後述の層間絶縁膜３４上に配置され、バ
イアス供給用の配線Ｄ２，Ｄ３はその下層に設けられる。配線Ｄ２，Ｄ３には、バイアス
供給回路４，５の電流のみが流れる。換言すると、コア回路２，３から電源パッド６に帰
還する電流がバイアス供給用の配線Ｄ２，Ｄ３に回り込まない。バイアス供給回路４，５
の電流は、コア回路２，３の電流に比べて１桁以上小さく、配線Ｄ２，Ｄ３の配線抵抗が
大きくても電圧降下の影響がそれほど大きくならず、ごくわずかである。
【００４７】
つまり、本発明と従来例とは、バイアス供給用の配線Ｄ２，Ｄ３の配線レイアウト方法
が異なっている。本発明のレイアウト方法では、コア回路２，３は、電源パッド６とバイ
アス供給回路４，５との間に配置される。更にＳｉ基板１１に設けられたコア回路２，３
とが隣接して配置され、高速信号ノードの負荷容量を小さくできるようにしている。
【００４８】
このように配置すると、コア回路２，３とバイアス供給回路４，５間の距離が離れて、
配線長が伸びても、電圧降下の影響が小さいので、コア回路２，３同士を近接配置するこ
とができる。これにより、コア回路２，３間の高速信号ノードＳ１の配線長が短くなって
、負荷容量が軽減される。コア回路２，３の動作速度の向上につながる。なお、図１に示
した実施例とは別に、コア回路２がコンパレータの入力段を形成し、コア回路３がコンパ
レータの出力段を形成するような構成であってもよい。このようにコンパレータを構成す
ると、好適な特性が得られるようになる。
【００４９】
図２に示す半導体集積回路装置１００は、図１に示した半導体集積回路１０１を有して
いる。半導体集積回路装置１００は、例えば、ｐ型のＳｉ基板１１に複数のｎｐｎ型のバ
イポーラトランジスタ（以下単にトランジスタＱという：図中は１個）及び動作安定用の
抵抗素子Ｒ（図中は１個）を有して構成され、図示しない高電位側の電源線と、低電位側
の配線Ｄ１とバイアス供給用の配線Ｄ２とに接続されてトランジスタ動作をする。
【００５０】
図２には、半導体集積回路装置１００の中の定電流源用のトランジスタＱ及び抵抗素子
Ｒの部分を示している。このトランジスタＱによれば、ｐ型のＳｉ基板１１上にｐ型のＳ
ｉ層１２が設けられる。Ｓｉ層１２上にはフィールド絶縁膜１４が設けられる。図中、フ
ィールド絶縁膜１４上のＩは、トランジスタ形成領域であり、IIは抵抗素子形成領域であ
る。
【００５１】
Ｓｉ層１２にはトランジスタ形成領域Ｉを挟んで素子分離用のＰ＋型のＳｉ層１３が設
けられる。Ｓｉ基板１１とＳｉ層１２との境界にはコレクタ用の高濃度のＮ＋型の埋没層
１５が設けられる。Ｎ＋型の埋没層１５の所定の側には、埋没層引き出し用の高濃度のＮ
＋型の不純物拡散層１６が設けられる。Ｎ＋型の不純物拡散層１６上にはコレクタ引き出
し用の多結晶シリコン電極２１（コレクタＣ）が設けられる。多結晶シリコン電極２１上
にはアルミニウム等の金属配線３１が設けられる。
【００５２】
Ｎ＋型の埋没層１５上のＳｉ層１２には、ベース用の高濃度のＰ＋型の不純物拡散層１
７が設けられる。Ｐ＋型の不純物拡散層１７上にはベース引き出し用の多結晶シリコン電
極２２（ベースＢ）が設けられる。多結晶シリコン電極２２上にはアルミニウム等の金属
配線３２が設けられる。
【００５３】
不純物拡散層１７内には、エミッタ用のＮ＋型の不純物拡散層１８が設けられる。Ｎ＋
型の不純物拡散層１８上にはエミッタ引き出し用の多結晶シリコン電極２３（エミッタＥ
）が設けられる。多結晶シリコン電極２３上にはアルミニウム等の金属配線３３が設けら
れる。これにより、定電流源用のトランジスタＱ等を構成する。
【００５４】
この例で、フィールド絶縁膜１４上の抵抗素子形成領域IIには、動作安定用の抵抗素子
Ｒが設けられる。抵抗素子Ｒの一端にはエミッタ引き出し用の金属配線３３が接続される
。抵抗素子Ｒの他端にはバイアス供給回路４，５等に至る金属配線（バイアス供給用の配
線Ｄ２，Ｄ３に相当）が接続される。トランジスタＱ、金属配線３１〜３３及び抵抗素子
Ｒ上には、層間絶縁膜３４が設けられ、素子間が絶縁される。
【００５５】
また、抵抗素子Ｒの他端のバイアス供給用の配線Ｄ２等の上の層間絶縁膜３４には層間
導電部の一例を構成するコンタクトホール３５（ビアホール）が設けられる。図中、層間
絶縁膜３４の厚み方向を示すIIIは、コンタクトホール形成領域である。コンタクトホー
ル形成領域IIIは、抵抗素子Ｒの他端の層間絶縁膜３４に設定される。この例で、層間絶
縁膜３４上には低電位側（接地線：ＧＮＤ）の配線Ｄ１が設けられている。
【００５６】
抵抗素子Ｒの他端と低電位側（ＧＮＤ）の配線Ｄ１とがコンタクトホール３５を介して
接続されている。コンタクトホール３５の上層は配線Ｄ１の接続点Ｃ１２，Ｃ２２，Ｃ３
２，Ｃ４２，Ｃ５２，Ｃ６２に相当し、その下層は配線Ｄ２の接続点Ｃ１１，Ｃ２１，Ｃ
３１，Ｃ４１，Ｃ５１，Ｃ６１に相当する。このようにトランジスタＱと抵抗素子Ｒから
構成される定電流源（カレントミラー回路）が複数、図中では１組のみを示しているが、
トランジスタＱと抵抗素子Ｒから構成される定電流源や、差動増幅回路や、エミッタフォ
ロア回路等がＳｉ基板１１上に複数集積されて半導体集積回路１０１を構成する。
【００５７】
続いて、図３〜図６を参照して半導体集積回路装置１００の製造方法について説明する
。この実施例では、上位の配線層を使って配線Ｄ１をレイアウトし、下位の配線層を使用
してバイアス供給用の配線Ｄ２，Ｄ３をレイアウトする。配線Ｄ１は、電流の比較的大き
いコア回路２，３を複数個接続するので、配線Ｄ１を所定の線幅に設定する。一方、バイ
アス供給用の配線Ｄ２，Ｄ３には、バイアス供給回路４，５の電流しか流れないので、配
線幅を配線Ｄ１よりも細く設定する。
【００５８】
これらを形成条件にして、まず、図３に示すＳｉ基板１１に、図１に示したようなコア
回路２，３を構成する複数のｎｐｎ型のトランジスタＱ２１〜Ｑ２７、トランジスタＱ３
１〜Ｑ３７及び動作安定用の抵抗Ｒ２１〜Ｒ２３，抵抗Ｒ３１〜Ｒ３３を形成すると共に
トランジスタＱ２１〜Ｑ２７、トランジスタＱ３１〜Ｑ３７にバイアスを供給するバイア
ス供給用のトランジスタＱ４１、容量素子ＣＣ及び抵抗Ｒ４１を形成する。
【００５９】
例えば、ｐ型のＳｉ基板１１上に気相成長法によってｐ型のＳｉ層１２を形成する。そ
の後、Ｓｉ基板１１を熱酸化処理してＳｉ層１２上にフィールド絶縁膜１４を形成する。
図中、フィールド絶縁膜１４上のトランジスタ形成領域Ｉには定電流源用のトランジスタ
Ｑ２５を形成する。抵抗素子形成領域IIには、動作安定用の抵抗Ｒ２１を形成する。
【００６０】
Ｓｉ層１２にはトランジスタ形成領域Ｉを挟んで、所定の不純物イオンを注入して、素
子分離用のＰ＋型のＳｉ層１３を形成する。Ｓｉ基板１１とＳｉ層１２との境界にはコレ
クタ用の高濃度のＮ＋型の埋没層１５を形成する。また、Ｎ＋型の埋没層１５の所定の側
には、埋没層引き出し用の高濃度のＮ＋型の不純物拡散層１６を形成する。更に、Ｎ＋型
の埋没層１５上のＳｉ層１２に、ベース用の高濃度のＰ＋型の不純物拡散層１７を形成す
る。不純物拡散層１７内には、エミッタ用のＮ＋型の不純物拡散層１８を形成する。
【００６１】
また、Ｎ＋型の不純物拡散層１６上に多結晶シリコン膜を形成してパターニングし、そ
の後、導電化してコレクタ引き出し用の多結晶シリコン電極２１（コレクタＣ）を形成し
、Ｐ＋型の不純物拡散層１７上にベース引き出し用の多結晶シリコン電極２２（ベースＢ
）を形成し、及びＮ＋型の不純物拡散層１８上にエミッタ引き出し用の多結晶シリコン電
極２３（エミッタＥ）を各々形成する。これと同時に、フィールド絶縁膜１４上の抵抗素
子形成領域IIに動作安定用の抵抗素子Ｒを形成する。
【００６２】
次に、図４に示すように多結晶シリコン電極２１上にアルミニウム等の金属配線３１を
形成し、多結晶シリコン電極２２上にアルミニウム等の金属配線３２を形成し、多結晶シ
リコン電極２３上にアルミニウム等の金属配線３３を形成する。例えば、アルミニウム金
属を多結晶シリコン電極２１，２２，２３にスパッタ等で蒸着する。このとき、抵抗素子
Ｒの一端にエミッタ引き出し用の金属配線３３を接続するように形成する。更に、抵抗素
子Ｒの他端にバイアス供給回路４，５等に至る金属配線３３を形成してバイアス供給用の
配線Ｄ２，Ｄ３とする。
【００６３】
これにより、定電流源用のトランジスタＱ２５を構成できるようになる。他のトランジ
スタＱ２１〜Ｑ２７、トランジスタＱ３１〜Ｑ３７や、抵抗Ｒ２１〜Ｒ２３、抵抗Ｒ３１
〜Ｒ３３等、バイアス供給用のトランジスタＱ４１，Ｑ５１、容量素子ＣＣ，ＣＣ及び抵
抗Ｒ４１，Ｒ５１等も形成する。
【００６４】
次に、Ｓｉ基板１１に形成された複数のトランジスタＱ２１〜Ｑ２７、トランジスタＱ
３１〜Ｑ３７、動作安定用の抵抗Ｒ２１〜Ｒ２３、抵抗Ｒ３１〜Ｒ３３等及びバイアス供
給用のトランジスタＱ４１，Ｑ５１、容量素子ＣＣ，ＣＣ、抵抗Ｒ４１，Ｒ５１、金属配
線３１，３２，３３を覆うように、ＳｉＯ２膜等を図５に示すＳｉ基板１１上の全面に形
成する。ＳｉＯ２膜は絶縁性の膜の一例を構成する。その後、ＳｉＯ２膜を平坦化して層
間絶縁膜３４を得る。図５に示す例では、トランジスタＱ、金属配線３１〜３３及び抵抗
素子Ｒ上に、層間絶縁膜３４を形成して素子間を絶縁する。
【００６５】
その後、抵抗素子Ｒの他端のバイアス供給用の配線Ｄ２上の層間絶縁膜３４に、層間導
電部の一例を構成するコンタクトホール３５を形成する。図中、層間絶縁膜３４の厚み方
向にコンタクトホール形成領域IIIを設け、イオンエッチング法により、配線Ｄ２に至る
深さｈの開口部を形成する。その後、コンタクトホール形成領域III内を導電性の部材で
充填して導電化する。コンタクトホール３５の下層は、配線Ｄ２の接続点Ｃ１１，Ｃ２１
，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１に対応している。
【００６６】
その後、図６に示すＳｉ基板１１の全面にアルミニウム等の金属部材をスパッタ等によ
り蒸着して金属配線３６を形成する。このとき、レジストをマスクにして金属部材をパタ
ーニングし、金属部材によって、低電位側（接地線：ＧＮＤ）の配線Ｄ１や、高電位側の
電源線ＶＣＣや、信号配線等となる金属配線３６を形成する。
【００６７】
この例では、コンタクトホール３５を介して、抵抗素子Ｒの他端のバイアス供給用の配
線Ｄ２と、金属配線３６をパターニングした後の低電位側の配線Ｄ１等とが接続される。
コンタクトホール３５の上層は、配線Ｄ１の接続点Ｃ１２，Ｃ２２，Ｃ３２，Ｃ４２，Ｃ
５２，Ｃ６２に対応させる。これにより、図２に示したようなトランジスタＱと抵抗素子
Ｒから構成される複数の定電流源が（図中では１組のみを示す）形成され、トランジスタ
Ｑと抵抗素子Ｒから構成される定電流源や、差動増幅回路や、エミッタフォロア回路等を
Ｓｉ基板１１上に複数集積した半導体集積回路装置１００を形成できるようになる。
【００６８】
このように、第１の実施例としての半導体集積回路１０１によれば、コア回路２の中の
定電流源用のトランジスタＱ２５に、その一端が接続された抵抗Ｒ２１の他端がバイアス
供給用の配線Ｄ２に接続され、トランジスタＱ２６に、その一端が接続された抵抗Ｒ２２
の他端が同じ配線Ｄ２に接続され、トランジスタＱ２７に、その一端が接続された抵抗Ｒ
２３の他端が同じ配線Ｄ２に接続される。
【００６９】
コア回路３の中の定電流源用のトランジスタＱ３５には、その一端が接続された抵抗Ｒ
３１の他端がバイアス供給用の配線Ｄ３に接続され、トランジスタＱ３６に、その一端が
接続された抵抗Ｒ３２の他端が同じ配線Ｄ３に接続され、トランジスタＱ３７に、その一
端が接続された抵抗Ｒ３３の他端が同じ配線Ｄ３に接続される。
【００７０】
この配線Ｄ２が接続された抵抗Ｒ２１の他端がコンタクトホールＣ１を介してバイアス
供給用の配線Ｄ２よりも上層の低電位側の配線Ｄ１に接続される。同様にして、抵抗Ｒ２
２の他端がコンタクトホールＣ２を介して配線Ｄ２よりも上層の配線Ｄ１に接続され、抵
抗Ｒ２３の他端がコンタクトホールＣ３を介して配線Ｄ２よりも上層の配線Ｄ１に接続さ
れる。
【００７１】
また、配線Ｄ３が接続された抵抗Ｒ３１の他端がコンタクトホールＣ４を介してバイア
ス供給用の配線Ｄ３よりも上層の低電位側の配線Ｄ１に接続され、同様にして、抵抗Ｒ３
２の他端がコンタクトホールＣ５を介して配線Ｄ３よりも上層の配線Ｄ１に接続され、抵
抗Ｒ３３の他端がコンタクトホールＣ６を介して配線Ｄ３よりも上層の配線Ｄ１に接続さ
れるものである。
【００７２】
この構造によって、低電位側の配線Ｄ１からバイアス供給用の配線Ｄ２，Ｄ３を隔離で
きるようになるので、バイアス供給用の配線Ｄ２，Ｄ３が低電位側の配線Ｄ１から受ける
電源電圧の変動の影響を低減できるようになり、かつ、低電位側の配線Ｄ１からノイズの
影響を受け難くなる。しかも、コア回路２，３から低電位側の配線Ｄ１を経由して主電源
へ帰還する電流に比べて、コア回路２，３からバイアス供給用の配線Ｄ２，Ｄ３を経由し
てバイアス供給回路４，５へ帰還する電流の方が、通常、１桁少ないので、コア回路２，
３とバイアス供給回路４，５との間の電圧降下が小さくなる。これにより、バイアスの供
給精度が向上し、引いては、半導体集積回路装置１００の信頼性の向上につながる。
【００７３】
更に半導体集積回路装置１００の製造方法によれば、バイアス供給用の配線Ｄ２，Ｄ３
を覆う層間絶縁膜３４をＳｉ基板１１上に形成した後、この層間絶縁膜３４を選択的に開
口して動作安定用の抵抗Ｒ２１，Ｒ２２，Ｒ２３や、抵抗Ｒ３１，Ｒ３２，Ｒ３３に至る
コンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６が形成され、このコンタクトホー
ルＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６を介して抵抗Ｒ２１，Ｒ２２，Ｒ２３や、抵抗Ｒ
３１，Ｒ３２，Ｒ３３に接続する低電位側の配線Ｄ１を当該層間絶縁膜３４上に形成する
ようになされる。
【００７４】
従って、バイアス供給用の配線Ｄ２，Ｄ３が低電位側の配線Ｄ１の下層で配線を完結で
きるようになるので、上層を低電位側の配線Ｄ１や、高電位側の電源線ＶＣＣや、信号線
の配線領域として利用できるようになる。しかも、電源配線のレイアウト面積を広げるこ
となく、コア回路２とバイアス供給回路４との間の電圧降下や、コア回路３とバイアス供
給回路５との間の電圧降下を抑え、かつ、コア回路２，３の高速信号ノードを短縮できる
ようになる。これにより、高速信号ノードの負荷容量が小さく、かつ、バイアス供給回路
４，５とコア回路２，３間の電圧降下の影響が小さい配線レイアウト方法を提供できるよ
うになる。
【実施例２】
【００７５】
図７に示す第２の実施例としての半導体集積回路１０２は、コア回路２，３，１０、バ
イアス供給回路４，５及び電源パッド６を有して構成される。コア回路２，３は第１の実
施例と同様であるので、その説明を省略する。
【００７６】
コア回路１０は、差動増幅回路を構成するｎｐｎ型のトランジスタＱ１１，Ｑ１２や、
エミッタフォロア回路を構成するｎｐｎ型のトランジスタＱ１３，Ｑ１４や、定電流源を
構成するｎｐｎ型のトランジスタＱ１５〜Ｑ１７を有している。コア回路１０はバイアス
受け側の回路を構成する。トランジスタＱ１１，Ｑ１２のコレクタには、出力用の各々の
抵抗を介して高電位側の電源線ＶＣＣに接続され、トランジスタＱ１３，Ｑ１４のコレク
タも電源線ＶＣＣに接続される。
【００７７】
トランジスタＱ１５のエミッタには動作安定用の抵抗Ｒ１１の一端が接続される。トラ
ンジスタＱ１６のエミッタには動作安定用の抵抗Ｒ１２の一端が接続される。トランジス
タＱ１７のエミッタには動作安定用の抵抗Ｒ１３の一端が接続される。抵抗Ｒ１１〜Ｒ１
３は例えば、ポリシリコン膜から構成される。
【００７８】
この例で、コア回路３の抵抗Ｒ３１の他端はコンタクトホールＣ４を介して低電位側の
配線Ｄ１に接続される。配線Ｄ１は、幅の広い配線パターンで形成される。コンタクトホ
ールＣ４の下方の接続点はＣ４１であり、上方の接続点はＣ４２である。配線Ｄ１はコン
タクトホールＣ４の接続点Ｃ４２に接続される。これと共に抵抗Ｒ３１の他端は、コンタ
クトホールＣ４の下方でバイアス供給用の第１層目の配線Ｄ４に接続されている。配線Ｄ
４はコンタクトホールＣ４の接続点Ｃ４１に接続される。
【００７９】
抵抗Ｒ３２の他端はコンタクトホールＣ５を介して低電位側の配線Ｄ１に接続される。
配線Ｄ１はコンタクトホールＣ５の接続点Ｃ５２に接続される。これと共に抵抗Ｒ３２の
他端は、コンタクトホールＣ５の下方でバイアス供給用の第１層目の配線Ｄ４に接続され
ている。配線Ｄ４はコンタクトホールＣ５の接続点Ｃ５１に接続される。
【００８０】
抵抗Ｒ３３の他端はコンタクトホールＣ６を介して低電位側の配線Ｄ１に接続される。
配線Ｄ１はコンタクトホールＣ６の接続点Ｃ６２に接続される。これと共に抵抗Ｒ３３の
他端は、コンタクトホールＣ６の下方でバイアス供給用の第１層目の配線Ｄ４に接続され
ている。配線Ｄ４はコンタクトホールＣ６の接続点Ｃ６１に接続される。
【００８１】
また、コア回路１０の抵抗Ｒ１１の他端はコンタクトホールＣ７を介して低電位側の配
線Ｄ１に接続される。配線Ｄ１はコンタクトホールＣ７の接続点Ｃ７２に接続される。こ
れと共に抵抗Ｒ１１の他端は、コンタクトホールＣ７の下方でバイアス供給用の第１層目
の配線Ｄ４に接続されている。配線Ｄ４はコンタクトホールＣ７の接続点Ｃ７１に接続さ
れる。
【００８２】
抵抗Ｒ１２の他端はコンタクトホールＣ８を介して低電位側の配線Ｄ１に接続される。
配線Ｄ１はコンタクトホールＣ８の接続点Ｃ８２に接続される。これと共に抵抗Ｒ１２の
他端は、コンタクトホールＣ８の下方でバイアス供給用の第１層目の配線Ｄ４に接続され
ている。配線Ｄ４はコンタクトホールＣ８の接続点Ｃ８１に接続される。
【００８３】
抵抗Ｒ１３の他端はコンタクトホールＣ９を介して低電位側の配線Ｄ１に接続される。
配線Ｄ１はコンタクトホールＣ９の接続点Ｃ９２に接続される。これと共に抵抗Ｒ１３の
他端は、コンタクトホールＣ９の下方でバイアス供給用の第１層目の配線Ｄ４に接続され
ている。配線Ｄ４はコンタクトホールＣ９の接続点Ｃ９１に接続される。
【００８４】
このようにコア回路１０の３個の動作安定用の抵抗Ｒ１１，Ｒ１２，Ｒ１３の他端が各
々バイアス供給用の配線Ｄ４に接続され、コア回路３の３個の動作安定用の抵抗Ｒ３１，
Ｒ３２，Ｒ３３の他端が各々バイアス供給用の配線Ｄ４に接続される。コア回路３と他の
コア回路１０の境界領域上で第２層目のコンタクトホール３５ａが設けられ、このコンタ
クトホール３５ａには、配線Ｄ１と配線Ｄ４の中層に位置するバイアス供給用の配線Ｄ３
が接続される。この配線Ｄ３がバイアス供給回路５に至り接続される。バイアス供給回路
５には、コア回路２，３，１０の接続点Ｃ１２，Ｃ２２，Ｃ３２，Ｃ４２，Ｃ５２，Ｃ６
２，Ｃ７２，Ｃ８２，Ｃ９２から独立した配線Ｄ３が、その中央付近から配線Ｄ４により
接続される。
【００８５】
バイアス供給回路５は、トランジスタＱ５１、容量素子ＣＣ及び抵抗Ｒ５１を備えて構
成される。容量素子ＣＣは、トランジスタＱ５１のコレクタと配線Ｄ３に接続される。ト
ランジスタＱ５１のベースはコア回路３のトランジスタＱ３５〜Ｑ３７及び、コア回路１
０のトランジスタＱ１５〜Ｑ１７の各々のベースに接続される。バイアス供給回路５は、
後述のＳｉ基板１１に設けられてコア回路３，１０にバイアス電圧を供給する。バイアス
電圧は抵抗Ｒ５１に電流が流れることで発生し、このバイアス電圧に基づくバイアス電流
が抵抗Ｒ１１，Ｒ１２，Ｒ１３や、抵抗Ｒ３１，Ｒ３２，Ｒ３３に流れるようになる（カ
レントミラー機能）。
【００８６】
上述のバイアス供給用の配線Ｄ２，Ｄ３，Ｄ４は、低電位側の配線Ｄ１と隔離される。
この例は、上述したように低電位側の配線Ｄ１とバイアス供給用の配線Ｄ２，Ｄ３，Ｄ４
の配線層が下層、中層及び上層で異なっている。配線Ｄ１は層間絶縁膜３４の最上位層に
配置され、バイアス供給用の配線Ｄ４はその最下位層に設けられ、配線Ｄ２，Ｄ３はその
最上位層と最下位層の間に設けられる。配線Ｄ２には、バイアス供給回路４の電流のみが
流れ、配線Ｄ３，Ｄ４には、バイアス供給回路５の電流のみが流れる。
【００８７】
換言すると、コア回路２，３，１０から電源パッド６に帰還する電流がバイアス供給用
の配線Ｄ２，Ｄ３，Ｄ４に回り込まない。バイアス供給回路４，５の電流は、コア回路２
，３，１０の電流に比べて１桁以上小さく、配線Ｄ２，Ｄ３，Ｄ４の配線抵抗が大きくて
も電圧降下の影響がそれほど大きくならず、ごくわずかである。
【００８８】
続いて、図８を参照して、図７に示した半導体集積回路１０２を含む半導体集積回路装
置２００について説明する。図８に示す半導体集積回路装置２００は、第１の実施例と同
様にして、ｐ型のＳｉ基板１１に複数のトランジスタＱ（図中は１個）及び動作安定用の
抵抗素子Ｒ（図中は１個）を有して構成され、図示しない高電位側の電源線と、低電位側
の配線Ｄ１とバイアス供給用の配線Ｄ２，Ｄ３と配線Ｄ４とに接続されてトランジスタ動
作をする。なお、第１の実施例と同じ符号と同じ名称のものは同じ機能を有するので、そ
の説明を省略する。
【００８９】
図８に示すフィールド絶縁膜１４上の抵抗素子形成領域IIには、第１の実施例と同様に
して動作安定用の抵抗素子Ｒが設けられる。抵抗素子Ｒの一端にはエミッタ引き出し用の
金属配線３３が接続される。金属配線３３は、他の動作安定用の抵抗素子Ｒの他端に接続
される。
【００９０】
つまり、金属配線３３は第１の実施例のように直接的にバイアス供給回路４，５等に接
続されない。この例では、コア回路３と他のコア回路１０（図８参照）の境界領域上に、
第２のコンタクトホール３５ａが設けられ、このコンタクトホール３５ａには、低電位側
の配線Ｄ１とバイアス供給用の配線Ｄ４の中層に位置する配線Ｄ３が接続される。コンタ
クトホール３５ａの下方は、接続点３５ａ１であり、その上方は接続点３５ａ２である。
この配線Ｄ３がバイアス供給回路５に至り接続される。
【００９１】
なお、抵抗素子Ｒの他端のバイアス供給用の配線Ｄ４等の上の層間絶縁膜３４には第１
の実施例と同様にして、コンタクトホール３５が設けられる。コンタクトホール形成領域
IIIは、抵抗素子Ｒの他端の層間絶縁膜３４に設定される。この例で、層間絶縁膜３４上
には低電位側（接地線：ＧＮＤ）の配線Ｄ１が設けられている。
【００９２】
抵抗素子Ｒの他端と低電位側（ＧＮＤ）の配線Ｄ１とがコンタクトホール３５を介して
接続されている。このようにトランジスタＱと抵抗素子Ｒから構成される定電流源が複数
、図中では１組のみを示しているが、トランジスタＱと抵抗素子Ｒから構成される定電流
源や、差動増幅回路や、エミッタフォロア回路等がＳｉ基板１１上に複数集積されて半導
体集積回路１０２を構成する。このように配線Ｄ１と異なる配線層で配線Ｄ３，Ｄ４をレ
イアウトして、配線Ｄ３に対して配線Ｄ４や、配線Ｄ１を多層に重ねることで、配線Ｄ１
や、電源線ＶＣＣ等のレイアウト面積を削減できるようになる。
【００９３】
このように、第２の実施例としての半導体集積回路１０２によれば、コア回路３とコア
回路１０の境界領域上に、コンタクトホール３５ａが設けられ、このコンタクトホール３
５ａには、バイアス供給用の配線Ｄ３と配線Ｄ４とが接続される。この配線Ｄ３がバイア
ス供給回路５に至り接続されるものである。
【００９４】
この構造によって、低電位側の配線Ｄ１からバイアス供給用の配線Ｄ３，Ｄ４を隔離で
きるようになるので、バイアス供給用の配線Ｄ３，Ｄ４が低電位側の配線Ｄ１から受ける
電源電圧の変動の影響を低減できるようになり、かつ、低電位側の配線Ｄ１からノイズの
影響を受け難くなる。しかも、コア回路３，１０から低電位側の配線Ｄ１を経由して主電
源へ帰還する電流に比べて、コア回路３，１０からバイアス供給用の配線Ｄ３，Ｄ４を経
由してバイアス供給回路５へ帰還する電流の方が、通常、１桁少ないので、コア回路３，
１０とバイアス供給回路５との間の電圧降下が小さくなる。
【００９５】
本発明のレイアウト方法では、コア回路２，３，１０が電源パッド６とバイアス供給回
路４，５との間に配置される。更にＳｉ基板１１に設けられたコア回路２，３、コア回路
３，１０とが各々隣接して配置され、高速信号ノードの負荷容量を小さくできるようにし
ている。
【００９６】
このように電圧降下の影響を考慮（加味）しながら、層間絶縁膜３４上の配線Ｄ１，電
源線ＶＣＣ、配線Ｄ２，Ｄ３の配線領域を削減できるようになる。また、第１の実施例と
同様にしてコア回路２，３，１０とバイアス供給回路４，５間の距離が離れて、配線長が
伸びても、電圧降下の影響が小さいので、コア回路２，３同士や、コア回路３，１０同士
を近接配置することができる。これにより、コア回路２，３間及びコア回路３，１０間の
高速信号ノードＳ１等の配線長が短くなって、負荷容量が軽減される。コア回路２，３，
１０の動作速度の向上につながる。
【産業上の利用可能性】
【００９７】
この発明は、デジタルオシロスコープに用いる半導体集積回路のレイアウトに好適であ
る。
【符号の説明】
【００９８】
２，３，１０  コア回路
４，５  バイアス供給回路
６  電源パッド（電源端子）
１１  Ｓｉ基板（半導体基板）
１２  ｐ型のＳｉ層
１３  ｐ＋型の素子分離層
１４  フィールド絶縁膜
１５  Ｎ＋型の埋没層
１６  Ｎ＋型の引き出し層
１７  Ｐ＋型の不純物拡散層
１８  Ｎ＋型の不純物拡散層
１９  Ｎ＋型の不純物拡散層
２１〜２３  多結晶シリコン電極
３１〜３３  金属配線
３４  層間絶縁膜（絶縁性の膜）
３５，３５ａ  コンタクトホール（層間導電部）
３６  金属配線（Ｄ１）
１００，２００  半導体集積回路装置
１０１，１０２  半導体集積回路
Ｃ１〜Ｃ９  コンタクトホール（層間導電部）
Ｄ１〜Ｄ３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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