(57)【要約】【課題】ＦＮトンネル電流の劣化が抑制された良好な書き込み消去特性を有する半導体装置を提供すること。【解決手段】半導体基板１に離間して形成された第１および第２の拡散層２と、前記第１および第２の拡散層２の間に設けられたチャネル領域３と、前記チャネル領域３の表面に設けられた第１の絶縁膜１１、前記第１の絶縁膜１１上に設けられた電荷蓄積膜１２、前記電荷蓄積膜１２上に設けられた第２の絶縁膜１３、前記第２の絶縁膜１３上に設けられた制御ゲート電極１４、を備えるゲート電極部１０と、を有して電気的に情報を書き込み消去可能なメモリセルトランジスタが前記半導体基板１に複数配置され、前記ゲート電極部１０のゲート長方向における側壁部にシリコン窒化膜よりも高い誘電率を有する第３の絶縁膜３０が設けられている。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板に離間して形成された第１および第２の拡散層と、
前記第１および第２の拡散層の間に設けられたチャネル領域と、
前記チャネル領域の表面に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた電荷蓄積膜、前記電荷蓄積膜上に設けられた第２の絶縁膜、前記第２の絶縁膜上に設けられた制御ゲート電極、を備えるゲート電極部と、
を有して電気的に情報を書き込み消去可能なメモリセルトランジスタが前記半導体基板に複数配置され、
前記ゲート電極部のゲート長方向における側壁部にシリコン窒化膜よりも高い誘電率を有する第３の絶縁膜が設けられていること、
を特徴とする半導体装置。
【請求項２】
前記メモリセルトランジスタは、フローティングゲート型のメモリセルトランジスタであること、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセルトランジスタは、ＭＯＮＯＳ型のメモリセルトランジスタであること、
を特徴とする請求項１に記載の半導体装置。
【請求項４】
隣り合う前記メモリセルトランジスタ間の領域全体が前記第３の絶縁膜により埋め込まれていること、
を特徴とする請求項１に記載の半導体装置。
【請求項５】
隣り合う前記第３の絶縁膜間の領域がシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜の積層膜により埋め込まれていること、または、隣り合う前記第３の絶縁膜間の領域にエアギャップが設けられていること、
を特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、電気的にデータの書き込み消去を行う不揮発性の半導体装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体装置のひとつであるフラッシュメモリ装置のメモリセルトランジスタは、ポリシリコン膜からなるフローティングゲート電極を電荷蓄積層とする構造（フローティングゲート型と呼ぶ）が主流であったが、近年では、記憶容量の大容量化およびこれに伴うメモリセルトランジスタの微細化のため、絶縁層を電荷蓄積層とするＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-semiconductor）構造のメモリセル（ＭＯＮＯＳ型と呼ぶ）の開発も進められている（例えば、特許文献１、特許文献２参照）。
【０００３】
フローティングゲート型のメモリセルトランジスタは、シリコン基板上にトンネル絶縁膜、フローティングゲート電極、インターポリ絶縁膜、制御ゲート電極がこの順で積層され、メモリセルトランジスタ間は、通常シリコン酸化膜またはシリコン酸化膜とシリコン窒化膜の積層膜で埋められている。また、ＭＯＮＯＳ型のメモリセルトランジスタは、シリコン基板上にトンネル絶縁膜、トラップ膜、ブロック膜、制御ゲート電極がこの順で積層され、メモリセルトランジスタ間は、通常シリコン酸化膜またはシリコン酸化膜とシリコン窒化膜の積層膜で埋められている。そしてこれらの構造のメモリセルトランジスタを用いたフラッシュメモリにおいては、ＦＮトンネル電流を用いてデータの書き込み消去を行う。
【０００４】
しかしながら、上記従来の技術によれば、これらのメモリセルトランジスタに対するデータの書き込み消去において、ゲート長方向におけるトンネル絶縁膜の端部領域でのＦＮトンネル電流の劣化に起因して、書き込み消去特性が劣化するという問題がある。
【０００５】
【特許文献１】特開２００２−３２４８６０号公報
【特許文献２】特開２００４−２９６６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に鑑みてなされたものであって、ＦＮトンネル電流の劣化が抑制された良好な書き込み消去特性を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体基板に離間して形成された第１および第２の拡散層と、前記第１および第２の拡散層の間に設けられたチャネル領域と、前記チャネル領域の表面に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた電荷蓄積膜、前記電荷蓄積膜上に設けられた第２の絶縁膜、前記第２の絶縁膜上に設けられた制御ゲート電極、を備えるゲート電極部と、を有して電気的に情報を書き込み消去可能なメモリセルトランジスタが前記半導体基板に複数配置され、前記ゲート電極部のゲート長方向における側壁部にシリコン窒化膜よりも高い誘電率を有する第３の絶縁膜が設けられていること、を特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＦＮトンネル電流の劣化が抑制された、良好な書き込み消去特性を有する半導体装置を実現できる、という効果を奏する。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
以下、本発明を不揮発性半導体記憶装置であるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置に適用した実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態にかかる特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
まず、本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の電気的構成を説明する。ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイが構成されるメモリセル領域と、当該メモリセルアレイを駆動するための周辺回路が構成された周辺回路領域とに区画されている。図１は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイの一部の等価回路図である。
【００１１】
ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１２】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。
【００１３】
図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域のビット線コンタクトＣＢ付近のレイアウトパターンを示す平面図である。図２に示すように、メモリセル領域Ｍには、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００１５】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、選択ゲートトランジスタを共通接続する選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。これらの選択ゲート線ＳＧＬ１は、Ｙ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１間に位置した複数の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１６】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが構成されている。
【００１７】
図３は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域の断面構造を説明するための模式図であり、図２中Ａ−Ａ線に沿う断面図である。
【００１８】
本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置はＮＡＮＤ接続された複数のＭＯＮＯＳ型メモリセルトランジスタをシリコン基板１に有している。各メモリセルトランジスタは、シリコン基板１において離間して形成された一対の拡散層（ソース／ドレイン）領域２と、一対の拡散層２の間のチャネル３となる半導体領域上に形成されたスタック構造のゲート電極部１０とを備えている。ゲート電極部１０は、シリコン基板１上に、トンネル絶縁膜１１、トラップ膜１２、ブロック膜１３と、制御ゲート電極１４とがこの順で積層された構造を有する。また、ゲート電極部１０の側壁部には、メモリセルトランジスタ間を埋める絶縁膜３０が設けられている。
【００１９】
トンネル絶縁膜１１としては、シリコン酸化膜、シリコン酸窒化膜のほかに、シリコン酸化膜とシリコン窒化膜の多層膜などが用いられる。トラップ膜１２としては、トラップサイトを多数有する絶縁膜であることが必要であり、例えばシリコン窒化膜が用いられる。ブロック膜１３としては、例えば、シリコン酸化膜やアルミナなどの高誘電率膜や、これらを組み合わせた多層膜が用いられる。
【００２０】
制御ゲート電極１４としては、リンなどのドープされたドープドポリシリコン、ニッケルシリサイド（ＮｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）などのシリサイド膜に加え、窒化タンタル（ＴａＮ）などのメタル材料が用いられる。本実施の形態では、ドープドポリシリコン膜の表層にコバルトシリサイド膜１４Ｓが形成されている。ゲート電極部１０の両脇のシリコン基板１に形成された拡散層２には砒素（Ａｓ）などの不純物がドープされている。なお、拡散層２は、隣接するメモリセルトランジスタ同士で共用している。書き込みや消去におけるメモリセルトランジスタの閾値電圧の制御は、トラップ膜１２中の電荷量を制御することで行われる。
【００２１】
絶縁膜３０としては、シリコン窒化膜よりも高い誘電率を有する高誘電体膜を用いる。このような高誘電体膜としては、シリコン窒化膜よりも高い誘電率を有する誘電体であれば、どんな膜であっても程度の差はあるものの効果は見込めるが、誘電率が高い方がより効果がある。また、絶縁膜３０としては、トラップサイトが少ない膜が好ましい。絶縁膜３０にトラップサイトが多いと、書き込み消去時に絶縁膜３０のトラップサイト中に電荷がトラップされ、メモリセルトランジスタの閾値に悪影響を及ぼす可能性があるためである。この観点から、シリコン窒化膜は好ましくない。
【００２２】
絶縁膜３０に用いる高誘電率膜の候補としては、例えば、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）、等の、酸化物または窒化物のいずれかの単層膜、もしくはこれらのいくつかを積層した複合膜を使用することができる。
【００２３】
具体的には、例えば、比誘電率が約６の酸化ストロンチウム（ＳｒＯ）膜、比誘電率が約８の酸化アルミニウム（Ａｌ２Ｏ３）膜、比誘電率が約１０の酸化マグネシウム（ＭｇＯ）膜、比誘電率が約１４の酸化スカンジウム（Ｓｃ２Ｏ３）膜または酸化ガドリニウム（Ｇｄ２Ｏ３）膜、比誘電率が約１６の酸化イットリウム（Ｙ２Ｏ３）膜または酸化サマリウム（Ｓｍ２Ｏ３）膜、比誘電率が約２２の酸化ハフニウム（ＨｆＯ２）膜または酸化ジルコニウム（ＺｒＯ２）膜、比誘電率が約２５の酸化タンタル（Ｔａ２Ｏ５）膜または酸化ランタン（Ｌａ２Ｏ３）膜、比誘電率が約３５の酸化バリウム（ＢａＯ）膜、比誘電率が約４０の酸化ビスマス（Ｂｉ２Ｏ３）膜等である。さらに、上記の酸化物または窒化物を構成する金属のいずれか２元素を含む酸化物または窒化物のような３元系絶縁膜、例えば、ハフニウム・アルミネート（ＨｆＡｌＯ）を使用することもできる。
【００２４】
次に、ＮＡＮＤフラッシュメモリの書き込み消去動作について説明する。ＭＯＮＯＳ型の場合、書き込みは電荷蓄積層であるトラップ膜１２への電子の注入により、消去はトラップ膜１２への正孔の注入により行われる。
【００２５】
書き込みは、シリコン基板１を０Ｖに保った状態で制御ゲート電極１４に正の電圧（書き込み電圧：Ｖｐｇｍ）を印加することにより、ＦＮトンネル電流をトンネル絶縁膜１１に流すことで行われる。トンネル電流によりシリコン基板１からトラップ膜１２に注入した電子は、一部はトラップ膜１２のトラップサイトにトラップされ、残りはブロック膜１３を貫通して制御ゲート電極１４へと抜ける。
【００２６】
消去は、制御ゲート電極１４を０Ｖに保った状態でシリコン基板１に正の電圧（消去電圧：Ｖｅｒａ）を印加し、シリコン基板１からトンネル絶縁膜１１を介してトラップ膜１２に正孔を注入することで行われる。トラップ膜１２に注入した正孔は、一部がトラップ膜１２のトラップサイトにトラップされ、残りがブロック膜１３を貫通して制御ゲート電極１４へと抜ける。
【００２７】
トラップされた電子や正孔は、容易にトラップサイトから抜けることができないため、トラップされた位置にとどまる。したがって、トラップ膜１２内の電荷分布は、ＦＮトンネル電流のトンネル絶縁膜１１における面内分布や、トラップ膜１２におけるトラップサイトの面内分布に影響を受ける。
【００２８】
次に、書き込み消去特性について説明する。書き込み消去特性は、一般に、書き込み（または消去）速度と、書き込み消去飽和ウィンドウと、の二つによって評価される。書き込み速度とは、ある電圧である時間書き込みした場合の、書き込み前と書き込み後との閾値の変化量のことであり、これが大きいほど、書き込み動作の時間を短縮できる。
【００２９】
書き込み速度は、トンネル絶縁膜１１を流れる電荷の速度すなわちＦＮトンネル電流の大きさによって決まる。ＦＮトンネル電流の大きさは、トンネル絶縁膜１１に加わる電界の大きさに依存するので、電界が大きいほど書き込み速度が大きくなる。ここでは書き込み速度について説明したが、消去速度についても同じことが言える。
【００３０】
次に書き込み消去飽和ウィンドウについて説明する。書き込み後の閾値は、書き込み時間が長くなるにしたがって大きくなるが、ある閾値で飽和する。これが、書き込み飽和閾値電圧である。消去の場合も同様で、消去後の閾値はある閾値で飽和し、これを消去飽和閾値電圧と呼ぶ。そして、書き込み飽和閾値電圧と消去飽和閾値電圧との差分を書き込み消去ウィンドウと呼ぶ。これが小さいと、ひとつの信号に対応する閾値電圧の分布幅や、ある信号の閾値分布とその上下の閾値分布との間の電圧幅（マージン幅と呼ぶ）を狭くせざるを得ない。この場合、書き込み消去動作において、その分布幅に閾値を合わせ込むのに、より多くの書き込み消去動作が必要になり、書き込み消去時間の劣化につながる。さらに、マージン幅の減少は、セルの信頼性にも大きな影響を与える。
【００３１】
以上のことから、デバイス特性上、書き込み（または消去）速度、書き込み（または消去）飽和閾値電圧ともに、大きいことが好ましい。これは、フローティングゲート（ＦＧ）型の場合も同様である。
【００３２】
次に、本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の作製方法について図４および図５を参照して説明する。図４および図５は、第１の実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の作製方法を説明するための断面図である。まず、シリコン基板１上に、トンネル絶縁膜１１として例えば熱酸化法を用いてシリコン酸化膜（ＳｉＯ２）１１ａを成膜する。シリコン酸化膜の形成には、熱酸化法の代わりにＣＶＤ（Chemical  Vapor  Deposition）法やＡＬＤ（Atomic  Layer  Deposition）法を用いてもよい。
【００３３】
次に、トンネル絶縁膜１１上に、トラップ膜１２となる窒化シリコン膜（ＳｉＮ）１２ａを成膜する。成膜方法としては、ＣＶＤ法やＡＬＤ法、ＰＶＤ（Physical  Vapor  Deposition）法などを用いることができる。
【００３４】
次に、トラップ膜１２上に、ブロック膜１３となるシリコン酸化膜（ＳｉＯ２）１３ａを、ＣＶＤ法やＡＬＤ法を用いて成膜する。
【００３５】
次に、制御ゲート電極１４形成用に、リンがドープされたドープドポリシリコン膜１４ａをブロック膜１３の上に成膜する。さらに、例えば窒化シリコン（ＳｉＮ）からなるマスク材５０ａを形成する（図４（ａ））。
【００３６】
その後、マスク材５０ａ上にフォトレジストを塗布し、このフォトレジストを露光および現像することによりレジストパターン（図示せず）を形成する。そして、ＲＩＥ(Reactive  Ion  Etching)法によりレジストパターンをマスクとしてマスク材５０ａをパターニングし、レジストパターンのパターンをマスク材５０に転写して、マスク５０を形成する。その後、レジストパターンを除去する。
【００３７】
続いて、マスク５０をマスクにしてＲＩＥ法を用いて、ドープドポリシリコン膜１４ａ、シリコン酸化膜（ＳｉＯ２）１３ａ、窒化シリコン膜（ＳｉＮ）１２ａ、シリコン酸化膜（ＳｉＯ２）１１ａを順次エッチングしてゲート加工を行う。これにより、シリコン基板１上に、トンネル絶縁膜１１、トラップ膜１２、ブロック膜１３、制御ゲート電極１４がこの順で積層されたゲート電極部１０が形成される（図４（ｂ））。
【００３８】
次に、イオン注入法によりセルフアラインで例えば砒素などの不純物をシリコン基板１の表面領域に注入し、熱処理により活性化させて、拡散層２を形成する（図４（ｃ））。その後、シリコン基板１上に、ゲート電極部１０を覆って絶縁膜３０として高誘電体膜３０ａを成膜する（図５（ｄ））。高誘電体膜３０ａとしては、例えば比誘電率が約８の酸化アルミニウム（Ａｌ２Ｏ３）膜を成膜する。成膜方法としては、ＣＶＤ法やＡＬＤ法、ＰＶＤ法などを用いることができる。このとき、高誘電体膜３０ａの膜厚は、メモリセルトランジスタ間を埋めるのに十分な膜厚とする。
【００３９】
次に、高誘電体膜３０ａをＲＩＥなどによりエッチングし、ゲート加工の際のマスク５０の表面を露出させる（図５（ｅ））。次に、制御ゲート電極１４上のマスク５０を除去した後、制御ゲート電極１４上に選択的にコバルトシリサイド膜１４Ｓを形成する。具体的には、制御ゲート電極１４および絶縁膜３０上の全面にコバルト（Ｃｏ）膜を形成した後、熱処理を施してシリサイド化し、シリサイド化せずに残った（Ｃｏ）膜を除去することにより、制御ゲート電極１４上のみにコバルトシリサイド膜１４Ｓを形成する。以上により、図３に示すような本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置を作製することができる。
【００４０】
以上のような本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置においては、メモリセルトランジスタ間が、シリコン窒化膜よりも高い誘電率を有する高誘電体からなる絶縁膜３０により埋められている。すなわち、制御ゲート電極１４の側壁部に、シリコン窒化膜よりも高い誘電率を有する高誘電体を配置して、制御ゲート電極１４の側壁部における誘電率が高められている。
【００４１】
このような構成を有することにより、従来のシリコン酸化膜やシリコン酸化膜とシリコン窒化膜の複合膜からなる絶縁膜を用いた場合と比較して、書き込み消去時における制御ゲート電極１４のゲート長方向における側壁部から隣接する制御ゲート電極方向に発生する電気力線の数が増加する。制御ゲート電極１４から発生する電気力線の数は、メモリセルトランジスタ間に埋め込まれた絶縁材料に拘わらず一定のため、制御ゲート電極１４の側壁から発生する電気力線数が増加する分、制御ゲート電極１４のゲート長方向における中央部の領域（以下、ゲート中央領域と呼ぶ）におけるトンネル絶縁膜１１方向への電気力線の数は減少する。図６は、本実施の形態にかかるＭＯＮＯＳ型メモリセルトランジスタにおける書き込み時の電気力線を説明するための模式図である。
【００４２】
なお、制御ゲート電極１４のゲート長方向における端部領域（以下、ゲート端領域と呼ぶ）において制御ゲート電極１４からゲート電極部１０の外側に回り込む電気力線の数は、従来のシリコン酸化膜やシリコン酸化膜とシリコン窒化膜の複合膜からなる絶縁膜を用いた場合と変化しないもしくは減少の度合いがゲート中央部と比べて小さくなる。
【００４３】
これにより、従来のシリコン酸化膜やシリコン酸化膜とシリコン窒化膜の複合膜からなる絶縁膜を用いた場合と比較して、ゲート中央領域においてトンネル絶縁膜１１にかかる電界が小さくなる。図７は、従来のシリコン酸化膜からなる絶縁膜を用いたＭＯＮＯＳ型メモリセルトランジスタと本実施の形態にかかるＭＯＮＯＳ型メモリセルトランジスタとにおけるトンネル絶縁膜にかかる電界の大きさを説明するための模式図である。図７において、横軸はトンネル絶縁膜のゲート長方向における位置を示し、縦軸は電界の大きさを示している。図７に示すように、従来のシリコン酸化膜からなる絶縁膜を用いたＭＯＮＯＳ型メモリセルトランジスタでは、トンネル絶縁膜のゲート中央領域にかかる電界の大きさが大きく、トンネル絶縁膜のゲート端領域とゲート中央領域との電界の大きさの差が大きいが、本実施の形態にかかるＭＯＮＯＳ型メモリセルトランジスタでは、この電界の大きさの差が縮小される。
【００４４】
本実施の形態にかかるＭＯＮＯＳ型メモリセルトランジスタでは従来のＭＯＮＯＳ型メモリセルトランジスタと比較してトンネル絶縁膜１１のゲート中央領域にかかる電界が小さくなるが、この電界は制御ゲート電極１４に印加する電圧を上げることにより、従来と同等のレベルに引き上げることができる。そして、制御ゲート電極１４に印加する電圧を上げて、ゲート中央領域にかかる電界を従来と同等のレベルに引き上げると、ゲート端領域にかかる電界の大きさも同様に全体的に引き上げられ、ゲート端領域にかかる電界は、従来のＭＯＮＯＳ型メモリセルトランジスタと比較して大きくなる。
【００４５】
このようにゲート端領域にかかる電界が大きくなることにより、ゲート端領域の電界の劣化に起因するゲート端領域のＦＮトンネル電流の劣化が抑制、改善され、増大する。本実施の形態にかかるＭＯＮＯＳ型メモリセルトランジスタでは、そして、ゲート端領域におけるＦＮトンネル電流の増大は、書き込み消去速度を向上させる。
【００４６】
また、ゲート端領域のＦＮトンネル電流が増大することによりトラップ膜１２におけるゲート端領域のトラップサイトにおいてもＦＮトンネル電流が十分に流れるため、トラップ膜１２のゲート端領域においても電子を十分トラップすることができる。これにより、ゲート端領域の電界の劣化に起因する書き込み消去飽和ウィンドウの劣化が抑制され、十分な大きさの書き込み消去飽和ウィンドウを得ることができる。
【００４７】
したがって、本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置によれば、書き込み消去時におけるゲート端領域におけるＦＮトンネル電流を増大させて、書き込み消去特性を向上させた高品質のＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置が実現されている。上述した本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の有する効果は、ＭＯＮＯＳ型メモリセルトランジスタが微細化（ゲート長の狭幅化）されてゲート端領域がゲート全体に占める割合が大きくなるほどより顕著となる。
【００４８】
また、上記の実施の形態においては、ＭＯＮＯＳ型メモリセルトランジスタを用いたフラッシュメモリを例に説明したが、本発明は、ＦＧ型メモリセルトランジスタを用いた不揮発性半導体記憶装置においても適用可能である。図８は、本発明をＦＧ型ＮＡＮＤフラッシュメモリ装置に適用した場合の、メモリセル領域の断面構造を説明するための模式図であり、図２中Ａ−Ａ線に沿う断面図に相当する図である。
【００４９】
ＦＧ型ＮＡＮＤフラッシュメモリ装置のＦＧ型メモリセルトランジスタは、図８に示すようにシリコン基板１上にトンネル絶縁膜２１、フローティングゲート電極２２、インターポリ絶縁膜２３、制御ゲート電極２４がこの順で積層されたゲート電極部２０を有する。さらに、ＦＧ型メモリセルトランジスタ間は、絶縁膜３０で埋められている。
【００５０】
トンネル絶縁膜２１としては、例えばシリコン酸化膜やシリコン酸窒化膜が、フローティングゲート電極２２としては、例えばリンなどの不純物がドープされたドープドポリシリコンが用いられる。インターポリ絶縁膜２３としては、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜や、シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜の積層膜、または、アルミナなどの高誘電率絶縁体や、アルミナなどの高誘電率絶縁膜とシリコン酸化膜およびシリコン窒化膜との多層膜などが用いられる。制御ゲート電極２４としては、例えばリンなどの不純物がドープされたドープドポリシリコンや、さらにニッケルシリサイド（ＮｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）などのシリサイド膜、または、メタル材料などが用いられる。
【００５１】
また、ＦＧ型メモリセルトランジスタ間のシリコン基板１には砒素（Ａｓ）などの不純物がドープされて一対の拡散層２を形成し、その一対の拡散層２の間の領域がチャネル３とされている。なお、拡散層２は、隣接するＦＧ型メモリセルトランジスタ同士で共用している。書き込みや消去におけるＦＧ型メモリセルトランジスタの閾値電圧の制御は、フローティングゲート電極２２中の電荷量を制御することで行われる。
【００５２】
絶縁膜３０としては、上述したＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の場合と同様に、シリコン窒化膜よりも高い誘電率を有する高誘電体膜を用いる。
【００５３】
次に、ＦＧ型メモリセルトランジスタの書き込み消去動作について説明する。ＦＧ型メモリセルトランジスタの場合、書き込みはフローティングゲート電極２２への電子の注入により、消去はフローティングゲート電極２２からシリコン基板１への電子の注入により行われる。
【００５４】
書き込みは、シリコン基板１を０Ｖに保った状態で制御ゲート電極２４に正の電圧（書き込み電圧：Ｖｐｇｍ）を印加することにより、トンネル絶縁膜２１に高電界を加え、ＦＮトンネル電流をトンネル絶縁膜２１に流すことで行われる。トンネル電流によりシリコン基板１からフローティングゲート電極２２に注入した電子は、一部はインターポリ絶縁膜２３を貫通して制御ゲート電極２４へと抜けるが、残りはフローティングゲート電極２２に蓄積される。注入した電子は、注入直後に速やかに拡散し、フローティングゲート電極２２内にほぼ一様に分布する。
【００５５】
消去は、制御ゲート電極２４を０Ｖに保った状態でシリコン基板１に正の電圧（消去電圧：Ｖｅｒａ）を印加し、フローティングゲート電極２２からトンネル絶縁膜２１を介してシリコン基板１に電子を注入することで行われる。フローティングゲート電極２２では、電子が引き抜かれた後に、残りの電子が速やかに拡散し、フローティングゲート電極２２内の電荷密度はほぼ一様となる。すなわち、フローティングゲート電極２２の場合、電子がトンネル絶縁膜２１面内のどの位置から注入されようとも、フローティングゲート電極２２内に注入された後は、電子はフローティングゲート電極２２内にほぼ均一に分布する。電荷蓄積層であるＦＧ型メモリセルトランジスタのフローティングゲート電極２２とＭＯＮＯＳ型メモリセルのトラップ膜１２との大きな違いは、注入された電荷の分布の仕方にある。
【００５６】
以上のようなＦＧ型ＮＡＮＤフラッシュメモリ装置においても、フローティングゲート電極２２および制御ゲート電極２４を覆うように絶縁膜３０としてシリコン窒化膜よりも高い誘電率を有する高誘電体膜を用いることにより、上記のＭＯＮＯＳ型フラッシュメモリ装置と同様に、書き込み消去時におけるゲート端領域におけるＦＮトンネル電流を増大させることができ、書き込み消去特性を向上させた高品質のＦＧ型ＮＡＮＤフラッシュメモリ装置が実現することができる。なお、上述したＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の場合には、書き込み消去速度と書き込み消去飽和ウィンドウを改善することができるのに対して、ＦＧ型ＮＡＮＤフラッシュメモリ装置の場合は、書き込み消去速度を改善することができる。
【００５７】
次に、比較例として従来構造のＦＧ型ＮＡＮＤフラッシュメモリ装置、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置における制御ゲート電極の電気力線が書き込み消去特性に与える影響について図９および図１０を用いて説明する。図９は従来のＦＧ型ＮＡＮＤフラッシュメモリ装置におけるＦＧ型メモリセルトランジスタにおける書き込み時の電気力線を、図１０は従来のＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置におけるＭＯＮＯＳ型メモリセルトランジスタにおける書き込み時の電気力線を説明するための模式図である。
【００５８】
ＦＧ型ＮＡＮＤフラッシュメモリ装置に用いられるＦＧ型メモリセルトランジスタは、図９に示すようにシリコン基板１０１上にトンネル絶縁膜１１１、フローティングゲート電極１１２、インターポリ絶縁膜１１３、制御ゲート電極１１４がこの順で積層されたゲート電極部１１０を有する。さらに、ＦＧ型メモリセルトランジスタ間は、絶縁膜１２０で埋められている。
【００５９】
トンネル絶縁膜１１１としては、例えばシリコン酸化膜やシリコン酸窒化膜が、フローティングゲート電極１１２としては、例えばリンなどの不純物がドープされたドープドポリシリコンが用いられる。インターポリ絶縁膜１１３としては、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜や、シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜の積層膜、または、アルミナなどの高誘電率絶縁体や、アルミナなどの高誘電率絶縁膜とシリコン酸化膜の多層膜などが用いられる。制御ゲート電極１１４としては、例えばリンなどの不純物がドープされたドープドポリシリコンや、さらにニッケルシリサイド（ＮｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）などのシリサイド膜、または、メタル材料などが用いられる。絶縁膜１２０としては、一般にシリコン酸化膜が用いられる。
【００６０】
また、ＦＧ型メモリセルトランジスタ間のシリコン基板１０１には砒素（Ａｓ）などの不純物がドープされて一対の拡散層１０２を形成し、その一対の拡散層１０２の間の領域がチャネル１０３とされている。なお、拡散層１０２は、隣接するＦＧ型メモリセルトランジスタ同士で共用している。書き込みや消去におけるＦＧ型メモリセルトランジスタの閾値電圧の制御は、フローティングゲート電極１１２中の電荷量を制御することで行われる。
【００６１】
ＦＧ型メモリセルトランジスタの制御ゲート電極１１４に書き込み電圧を加えた場合、制御ゲート電極１１４のゲート端領域から発生する電気力線は、一部が隣接セル方向へ延び、残りがフローティングゲート電極１１２で終端する。また、制御ゲート電極１１４のゲート中央領域から発生する電気力線についてはフローティングゲート電極１１２で終端する。さらに、フローティングゲート電極１１２のゲート端領域から発生する電気力線は、一部が隣接セル方向へ延び、残りがシリコン基板１０１に延びる。なお、上述のように、ゲート電極１３０の外側を回りこむ電気力線の存在により、インターポリ絶縁膜１１３およびトンネル絶縁膜１１１の端部では電気力線の密度は小さくなり、その結果、ゲート端領域のＦＮトンネル電流は小さくなる。
【００６２】
ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置に用いられるＭＯＮＯＳ型メモリセルトランジスタは、図１０に示すようにシリコン基板１０１上にトンネル絶縁膜１３１、トラップ膜１３２、ブロック膜１３３、制御ゲート電極１３４が下から順に積層されたゲート電極部１３０を有する。さらに、ＭＯＮＯＳ型メモリセルトランジスタ間は、絶縁膜１２０で埋められている。
【００６３】
トンネル絶縁膜１３１としては、シリコン酸化膜、シリコン酸窒化膜のほかに、シリコン酸化膜とシリコン窒化膜の多層膜などが用いられる。トラップ膜１３２としては、トラップサイトを多数有する絶縁膜であることが必要で、例えばシリコン窒化膜が用いられる。ブロック膜１３３としては、例えばシリコン酸化膜やアルミナなどの高誘電率膜や、これらを組み合わせた多層膜が用いられる。制御ゲート電極１３４としては、リンなどのドープされたドープドポリシリコン、ニッケルシリサイド（ＮｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）などのシリサイド膜に加え、窒化タンタル（ＴａＮ）などのメタル材料が用いられる。絶縁膜１２０としては、一般にシリコン酸化膜が用いられる。
【００６４】
また、ＭＯＮＯＳ型メモリセルトランジスタ間のシリコン基板１０１には砒素（Ａｓ）などの不純物がドープされて一対の拡散層１０２を形成し、その一対の拡散層１０２の間の領域がチャネル１０３とされている。なお、拡散層１０２は、隣接するＭＯＮＯＳ型メモリセルトランジスタ同士で共用している。書き込みや消去におけるＭＯＮＯＳ型メモリセルトランジスタの閾値電圧の制御は、トラップ膜１３２中の電荷量を制御することで行われる。
【００６５】
制御ゲート電極に書き込み電圧を加えた場合、図１０に示すように、制御ゲート電極１３４のゲート中央領域においては、制御ゲート電極１３４からの発生する電気力線は漏れなくトンネル絶縁膜１３１を通過して、シリコン基板１０１へ到達する。一方、制御ゲート電極１３４のゲート端領域においては、電気力線の一部は図１０に示すように制御ゲート電極１３４からゲート電極部１３０の外側に回り込み、トンネル絶縁膜１３１を通過しない。したがって、ゲート端領域においては、ゲート中央領域に比べてトンネル絶縁膜１３１にかかる電界が小さくなり、その結果、ゲート端領域のＦＮトンネル電流は小さくなる。ゲート端領域におけるＦＮトンネル電流の低下は、セルの書き込み消去特性を劣化させ、特に、ＦＧ型メモリセルトランジスタにおいては書き込み消去速度の低下をもたらす。
【００６６】
ＭＯＮＯＳ型メモリセルトランジスタの場合、ゲート端領域におけるＦＮトンネル電流の低下は、ＦＧ型メモリセルトランジスタと同様に書き込み消去速度を劣化させるだけではなく、書き込み消去ウィンドウも劣化させる。先に述べたように、ＦＧ型メモリセルトランジスタの場合は、フローティングゲート電極１１２に注入された電子は注入直後に拡散してフローティングゲート電極１１２内にほぼ均一に分布する。しかし、ＭＯＮＯＳ型メモリセルトランジスタの場合は、電荷をトラップサイトにトラップするという原理から、ＦＮトンネル電流が流れない領域には電荷蓄積が行われない。つまり、ＭＯＮＯＳ型メモリセルトランジスタの場合は、ＦＮトンネル電流が多く流れるゲート中央領域においては電荷がトラップされるものの、ＦＮトンネル電流が少ないゲート端領域においては電荷がトラップされない。
【００６７】
ＭＯＮＯＳ型メモリにおいては、ゲート書き込み消去特性のうち書き込み消去飽和ウィンドウはトラップサイトの量に比例するが、ゲート端領域のトラップサイトは電流が流れないため電子を十分トラップするに至らず、結局のところ、ゲート端領域の分だけ実効的なトラップサイト量が少ないことになり、ゲート端領域にも十分なＦＮトンネル電流が流れる場合と比較して、書き込み消去飽和ウィンドウが小さくなる。
【００６８】
さらに、このゲート端領域でのＦＮトンネル電流の劣化に起因する書き込み消去特性の劣化は、ＦＧ型メモリ、ＭＯＮＯＳ型メモリのいずれの場合においても、メモリセルトランジスタが微細化（ゲート長の狭幅化）されるにしたがって、より顕著となる。これは、ゲート端領域がゲート全体に占める割合がゲート長が短いほど大きくなるためである。以上のことから、微細メモリセルトランジスタの開発においては、ゲート端領域におけるＦＮトンネル電流の劣化を小さくすることが求められている。
【００６９】
これに対して、本実施の形態にかかるＮＡＮＤフラッシュメモリ装置においては、上述したようにメモリセルトランジスタの制御ゲート電極の側壁部にシリコン窒化膜よりも高い誘電率を有する高誘電体を配置して、制御ゲート電極の側壁部における誘電率を高めている。これにより、書き込み消去時におけるゲート端領域におけるＦＮトンネル電流を増大させてゲート端領域におけるＦＮトンネル電流の劣化を抑制し、書き込み消去特性を向上させた高品質のＮＡＮＤフラッシュメモリ装置を実現することができる。
【００７０】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態にかかる半導体装置である不揮発性半導体記憶装置のメモリセル領域の断面構造を説明するための模式図であり、図２中Ａ−Ａ線に沿う断面図に相当する。概略構成を示す図である。本実施の形態にかかる不揮発性半導体記憶装置は、ＭＯＮＯＳ型メモリセルトランジスタを有するＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置である。
【００７１】
第２の実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置が第１の実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置と異なる点は、ＭＯＮＯＳ型メモリセルトランジスタ間を埋める絶縁膜が、各ゲート電極部１４の側壁に形成されたスペーサ絶縁膜３１と、スペーサ絶縁膜３１間に埋め込まれたスペーサ間絶縁膜３２とから構成される点である。
【００７２】
ここで、スペーサ絶縁膜３１は、第１の実施の形態における絶縁膜３０と同じく、シリコン窒化膜よりも高い誘電率を有する高誘電体膜からなる。一方、スペーサ間絶縁膜３２は、シリコン酸化膜などのシリコン窒化膜よりも低い誘電率を有する低誘電体膜からなる。
【００７３】
このように、シリコン窒化膜よりも高い誘電率を有する高誘電体膜をＭＯＮＯＳ型メモリセルトランジスタ間全体に埋め込まずに、スペーサ絶縁膜３１として各ゲート電極部１４の側壁に形成することにより、第１の実施の形態の場合と同様にゲート端領域にかかる電界を大きくすることができる。これにより、ゲート端領域の電界の劣化に起因するゲート端領域のＦＮトンネル電流の劣化を抑制、改善し、増大することができ、書き込み消去速度を向上させることができる。また書き込み消去飽和ウィンドウの劣化を抑制、改善して、書き込み消去速度を向上させることができる。
【００７４】
また、隣接する高誘電体膜（スペーサ絶縁膜３１）の間に低誘電体膜（スペーサ絶縁膜３２）を設けることにより、ＭＯＮＯＳ型メモリセルトランジスタ間に高誘電体膜を配置したことに起因するＭＯＮＯＳ型メモリセルトランジスタ間の寄生容量の増大を、ＭＯＮＯＳ型メモリセルトランジスタ間の領域全てに高誘電体膜を埋め込んだ場合に比べて抑制しつつ、制御ゲート電極１４の側壁部における誘電率を高めて、ゲート端領域におけるＦＮトンネル電流を増大させることができる。
【００７５】
なお、本実施の形態にかかるＭＯＮＯＳ型フラッシュメモリ装置は、図１２に示すように、シリコン基板１上にゲート電極部１０に沿ってスペーサ絶縁膜３１として高誘電体膜３１ａを成膜し（図１２（ａ））、次に、高誘電体膜３１ａをＲＩＥなどによりエッチングし、ゲート加工の際のマスク５０の表面を露出させ、ゲート電極部１０の側壁部にスペーサ絶縁膜３１を形成し（図１２（ｂ））、次に、スペーサ間絶縁膜３２をＭＯＮＯＳ型メモリセルトランジスタ間を埋め込み（図１２（ｃ））、その後、低誘電体膜３２ａをＲＩＥなどによりエッチングし、ゲート加工の際のマスク５０の表面を露出させてスペーサ間絶縁膜３２（図１１参照）とすることにより形成される。
【００７６】
高誘電体膜３１ａとしては、例えば比誘電率が約８の酸化アルミニウム（Ａｌ２Ｏ３）膜を成膜する。成膜方法としては、ＣＶＤ法やＡＬＤ法、ＰＶＤ法などを用いることができる。このとき、高誘電体膜３１ａの膜厚は、ＭＯＮＯＳ型メモリセルトランジスタ間が埋まりきらない膜厚とする。また、低誘電体膜３２ａとしては、例えばシリコン酸化膜を成膜する。
【００７７】
なお、スペーサ絶縁膜３１とスペーサ絶縁膜３２のエッチングをそれぞれに対して個別の工程で行わず、スペーサ絶縁膜３１形成直後のエッチングを省略し、スペーサ間絶縁膜３２のエッチングの際に両者をまとめてエッチングしてもよい。ただし、この場合は、ＭＯＮＯＳ型メモリセルトランジスタ間のシリコン基板１の直上は、スペーサ絶縁膜３１で覆われることになる。
【００７８】
なお、上記においては、ＭＯＮＯＳ型メモリセルトランジスタ間の領域をスペーサ絶縁膜３１とスペーサ間絶縁膜３２とにより全て埋め込んだ場合について説明したが、ゲート電極部１０の側壁部にはスペーサ絶縁膜３１を設けるとともに、スペーサ間絶縁膜３２を設ける代わりにＭＯＮＯＳ型メモリセルトランジスタ間の領域にエアギャップを設けた構成としてもよい。この場合においても、ＭＯＮＯＳ型メモリセルトランジスタ間の領域にスペーサ絶縁膜３１とスペーサ間絶縁膜３２を設けた場合と同様の効果を得ることができる。
【００７９】
また、実施の形態２においては、ＭＯＮＯＳ型メモリセルトランジスタを用いたフラッシュメモリ装置を例に説明したが、本発明は、ＦＧ型メモリセルトランジスタ、ＭＯＮＯＳ型メモリセルトランジスタを用いた不揮発性半導体記憶装置のいずれにおいても適用可能である。
【図面の簡単な説明】
【００８０】
【図１】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイの一部の等価回路図である。
【図２】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域のビット線コンタクト付近のレイアウトパターンを示す平面図である。
【図３】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域の断面構造を説明するための断面図である。
【図４】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の作製方法を説明するための断面図である。
【図５】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の作製方法を説明するための断面図である。
【図６】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤメモリセルトランジスタにおける書き込み時の電気力線を説明するための模式図である。
【図７】この発明の一実施形態に従ったメモリセルトランジスタと従来のメモリセルトランジスタとにおけるトンネル絶縁膜にかかる電界の大きさを説明するための模式図である。
【図８】この発明の一実施形態に従ったＦＧ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域の断面構造を説明するための断面図である。
【図９】従来のＦＧ型ＮＡＮＤフラッシュメモリ装置における書き込み時の電気力線を説明するための模式図である。
【図１０】従来のＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置における書き込み時の電気力線を説明するための模式図である。
【図１１】この発明の第２の実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域の断面構造を説明するための断面図である。
【図１２】この発明の第２の実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の作製方法を説明するための断面図である。
【符号の説明】
【００８１】
１  シリコン基板、２  拡散層、３  チャネル、１０  ゲート電極部、１１  トンネル絶縁膜、１２  トラップ膜、１３  ブロック膜、１４  制御ゲート電極、１４Ｓ  コバルトシリサイド膜、１４ａ  ドープドポリシリコン膜、２０  ゲート電極部、２１  トンネル絶縁膜、２２  フローティングゲート電極、２３  インターポリ絶縁膜、２４  制御ゲート電極、３０  絶縁膜、３０ａ  高誘電体膜、３１  スペーサ絶縁膜、３１ａ  高誘電体膜、３２  スペーサ間絶縁膜、３２ａ  低誘電体膜、５０  マスク、５０ａ  マスク材。
【図１】
2010109185.tif 000003
【図２】
2010109185.tif 000004
【図３】
2010109185.tif 000005
【図４】
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【図５】
2010109185.tif 000007
【図６】
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【図７】
2010109185.tif 000009
【図８】
2010109185.tif 000010
【図９】
2010109185.tif 000011
【図１０】
2010109185.tif 000012
【図１１】
2010109185.tif 000013
【図１２】
2010109185.tif 000014