(57)【要約】【課題】高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒの制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。また、不揮発性半導体記憶装置は、階段部ＳＴを構成するワード線導電層３１ａ〜３１ｄの上面から上方に延びる第２コンタクトプラグ層５５ｂ〜５５ｅを備える。第２コンタクトプラグ層５５ｂ〜５５ｅは、上端が基板Ｂａと平行な面において揃うように形成され且つその上端から下端へとその径が小さくなるように形成されている。第１、第２コンタクトプラグ層５４、５５ｂ〜５５ｆは、その積層方向の長さが長いほど、その上端の径が大きくなるように形成されている。【選択図】図４
2010199311.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリング、及び前記メモリセルの制御電極に接続された配線を備える不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含む半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の第１導電層とを備え、
前記複数の第１導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、
前記配線は、
前記階段部を構成する前記第１導電層の上面から上方に延びる複数の第２導電層を備え、
前記複数の第２導電層は、それら上端が前記基板と平行な面において揃うように形成され且つその上端から下端へとその径が小さくなるように形成され、
前記複数の第２導電層は、その積層方向の長さが長いほど、その上端の径が大きくなるように形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１位置に位置する前記階段部のステップの幅は、前記第１位置よりも上層の第２位置に位置する前記階段部のステップの幅よりも大きい
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記階段部のステップは、前記基板に平行な第１方向に一列に並び、
前記複数の第２導電層は、前記第１方向とは異なる第２方向に沿って並ぶ
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、
複数の第１導電層を積層させる工程と、
前記複数の第１導電層を貫通させて貫通孔を形成する工程と、
前記貫通孔に面する側面に電荷蓄積層を形成する工程と、
前記貫通孔を埋めるように半導体層を形成する工程と、
前記複数の第１導電層にて、その端部の位置が異なるように階段状に形成された階段部を構成する工程と、
前記階段部を構成する前記第１導電層の上面から上方に延びる複数の第２導電層を形成する工程とを備え、
前記複数の第２導電層は、前記基板と平行な面において上端が揃うように形成されると共に上端から下端へとその径が小さくなるように形成され、且つその積層方向の長さが長いほど、その上端の径が大きくなるように形成される
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
第１位置に位置する前記階段部のステップの幅が、前記第１位置よりも上層の第２位置に位置する前記階段部のステップの幅よりも大きくなるように、前記第２導電層を形成する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１参照）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
上記メモリストリングを有する半導体記憶装置においては、周辺回路との導通をとるため、積層導電層から積層方向に延びるコンタクトプラグが形成される。一般に、コンタクトプラグは、以下の工程で形成される。すなわち、先ず、積層導電層を覆うように層間絶縁層を形成する。続いて、各々の積層導電層の上面に達するように、層間絶縁層を貫通させてホールを形成する。そして、ホールを埋めるように導電層を堆積させることにより、コンタクトプラグを形成する。
【０００６】
しかしながら、上記製造工程により、コンタクトプラグは、その径が上端から下端へと小さくなるテーパ状に形成される。よって、その下端が下層に位置するコンタクトプラグほど、製造時、ホールへの導電層の埋め込みは困難となる。また、その下端が下層に位置するコンタクトプラグほど、製造時、完全に層間絶縁層を貫通するホールを形成することは困難となる。また、その下端が下層に位置するコンタクトプラグほど、積層導電層との接触面積は、小さくなる。以上のように、上記製造工程では、高い信頼性を有する不揮発性半導体記憶装置の製造は、困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリング、及び前記メモリセルの制御電極に接続された配線を備える不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の第１導電層とを備え、前記複数の第１導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、前記配線は、前記階段部を構成する前記第１導電層の上面から上方に延びる複数の第２導電層を備え、前記複数の第２導電層は、それら上端が前記基板と平行な面において揃うように形成され且つその上端から下端へとその径が小さくなるように形成され、前記複数の第２導電層は、その積層方向の長さが長いほど、その上端の径が大きくなるように形成されていることを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、複数の第１導電層を積層させる工程と、前記複数の第１導電層を貫通させて貫通孔を形成する工程と、前記貫通孔に面する側面に電荷蓄積層を形成する工程と、前記貫通孔を埋めるように半導体層を形成する工程と、前記複数の第１導電層にて、その端部の位置が異なるように階段状に形成された階段部を構成する工程と、前記階段部を構成する前記第１導電層の上面から上方に延びる複数の第２導電層を形成する工程とを備え、前記複数の第２導電層は、前記基板と平行な面において上端が揃うように形成されると共に上端から下端へとその径が小さくなるように形成され、且つその積層方向の長さが長いほど、その上端の径が大きくなるように形成されることを特徴とする。
【発明の効果】
【００１１】
本発明は、高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】メモリセルアレイ１１の回路図である。
【図３】メモリセルアレイ１１の概略斜視図である。
【図４】図３のロウ方向の一端を示す断面図である。
【図５】図３のロウ方向の他端を示す断面図である。
【図６】図４の拡大図である。
【図７Ａ】第１コンタクトプラグ層５４、第２コンタクトプラグ層５５ａを示す上面図である。
【図７Ｂ】第２コンタクトプラグ層５５ｂ〜５５ｇを示す上面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１５】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１６】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２４】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２５】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２６】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２９】第２実施形態に係る不揮発性半導体記憶装置を示す断面図である。
【図３０】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３１】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３２】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３３】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３４】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３５】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３６】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３７】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３８】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３９】第３実施形態に係る不揮発性半導体記憶装置を示す断面図である。
【図４０】第４実施形態に係る不揮発性半導体記憶装置を示す断面図である。
【図４１】第５実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ａｂ〜５５Ａｇを示す上面図である。
【図４２】第６実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ａｂ〜５５Ａｇを示す上面図である。
【図４３】第７実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇを示す上面図である。
【図４４】第７実施形態に係る不揮発性半導体記憶装置の第２配線層５３Ａｂ〜５３Ａｇを示す上面図である。
【図４５】第８実施形態に係る不揮発性半導体記憶装置の第２配線層５３Ｂｂ〜５３Ｂｇを示す上面図である。
【図４６】第９実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇを示す上面図である。
【図４７】第１０実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇを示す上面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１４】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１５】
第１実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１６】
メモリセルアレイ１１は、データを電気的に記憶するメモリトランジスタＭＴｒ１〜ＭＴｒ４を有する。ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１７】
次に、図２を参照し、メモリセルアレイ１１の回路構成について説明する。図２は、メモリセルアレイ１１の回路図である。メモリセルアレイ１１は、図２に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、カラム方向に配列されている。換言すると、メモリブロックＭＢは、半導体基板Ｂａ上に所定領域毎に形成されている。
【００１８】
メモリブロックＭＢは、図２に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りマトリクス状に設けられている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。
【００１９】
図２に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートは、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＴｒ３の制御ゲートは、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＴｒ４の制御ゲートは、ワード線ＷＬ４に共通接続されている。
【００２０】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてカラム方向に所定ピッチをもって複数本設けられている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、カラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられている。
【００２１】
図２に示すように、１つのメモリブロックＭＢにおいて、すべてのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
【００２２】
上記のようなメモリセルアレイ１１の回路構成は、図３〜図５に示す積層構造により実現されている。図３は、メモリセルアレイ１１の概略斜視図である。図４は、図３のロウ方向の一端を示す断面図である。図５は、図３のロウ方向の他端を示す断面図である。
【００２３】
メモリセルアレイ１１は、図３〜図５に示すように、各メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
【００２４】
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。配線層５０は、各種配線として機能する層である。
【００２５】
基板Ｂａは、図３〜図５に示すように、その上面に拡散層Ｂａ１を有する。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
【００２６】
ソース側選択トランジスタ層２０は、図３〜図５に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３、保護絶縁層２４、及び層間絶縁層２５を有する。ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御電極として機能する。
【００２７】
ソース側第１絶縁層２１、図３〜図５に示すように、ソース側導電層２２、及びソース側第２絶縁層２３は、半導体基板Ｂａ上に順次形成されている。ソース側導電層２２は、メモリブロックＭＢに亘って、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
【００２８】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２導電層２３のロウ方向の端部は、図４に示すように、後述するワード線導電層３１ａの端部よりもロウ方向に所定幅Ｌ１だけ突出して形成されている。換言すると、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２導電層２３のロウ方向の端部は、後述するワード線導電層３１ａ〜３１ｄと共に階段状の階段部ＳＴ（ステップ（段）ＳＴ０）を構成する。また、そのステップＳＴ０は、ロウ方向に所定幅Ｌ１を有する。
【００２９】
保護絶縁層２４は、図４に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３（ステップＳＴ０）を覆うように形成されている。層間絶縁層２５は、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及び保護絶縁層２４を埋めるように形成されている。層間絶縁層２５の上面は、基板Ｂａと平行に形成されている。
【００３０】
ソース側第１絶縁層２１、ソース側第２絶縁層２３、及び層間絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。保護絶縁層２４は、例えば、窒化シリコン（ＳｉＮ）にて構成されている。
【００３１】
また、ソース側選択トランジスタ層２０は、図４及び図５に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されたソース側ホール２６を有する。ソース側ホール２６は、ロウ方向及びカラム方向にマトリクス状に形成されている。ソース側ホール２６は、拡散層Ｂａ１と整合する位置に形成されている。
【００３２】
さらに、ソース側選択トランジスタ層２０は、図４及び図５に示すように、ソース側ホール２６に面する側壁に順次形成されたソース側ゲート絶縁層２７、及びソース側柱状半導体層２８を有する。ソース側ゲート絶縁層２７は、ソース側ホール２６に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２８は、ソース側ホール２６を埋めるように形成されている。ソース側柱状半導体層２８は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２８の上面は、後述するメモリ柱状半導体層３７の下面に接するように形成されている。
【００３３】
ソース側ゲート絶縁層２７は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２８は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３４】
メモリトランジスタ層３０は、図４、及び図５に示すように、ソース側選択トランジスタ層２０上に順次積層されたワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄ、保護絶縁層３３、及び層間絶縁層３４を有する。ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御電極として機能する。
【００３５】
ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄは、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄは、交互に積層され、メモリブロックＭＢ毎に分断されている。保護絶縁層３３は、ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄを覆うように且つ保護絶縁層２４と連続して一体に形成されている。層間絶縁層３４は、ワード線導電層３１ａ〜３１ｄ、ワード線間絶縁層３２ａ〜３２ｄ、及び保護絶縁層３３を埋めるように且つ層間絶縁層２５と連続して一体に形成されている。
【００３６】
ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄは、図３及び図４に示すように、そのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄのロウ方向の端部は、その端部を階段状に形成された階段部ＳＴを構成する。階段部ＳＴは、メモリブロックＭＢの端部へと、ロウ方向に下るように形成されている。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ１〜ＳＴ４を有する。
【００３７】
ステップＳＴ１〜ＳＴ４は、図３及び図４に示すように、メモリブロックＭＢの端部近傍から、メモリブロックＭＢの中心へと向かうロウ方向に隣接して設けられている。ステップＳＴ１は、ステップＳＴ０よりも上に設けられている。ステップＳＴ２は、ステップＳＴ１よりも上に設けられている。ステップＳＴ３は、ステップＳＴ２よりも上に設けられている。ステップＳＴ４は、ステップＳＴ３よりも上に設けられている。
【００３８】
ステップＳＴ１〜ＳＴ４は、図４に示すように、１つの導電層と１つの絶縁層を積層した構造にて構成されている。すなわち、ステップＳＴ１は、ワード線導電層３１ａの端部、及びワード線間絶縁層３２ａの端部にて構成されている。ステップＳＴ２は、ワード線導電層３１ｂの端部、及びワード線間絶縁層３２ｂの端部にて構成されている。ステップＳＴ３は、ワード線導電層３１ｃの端部、及びワード線間絶縁層３２ｃの端部にて構成されている。ステップＳＴ４は、ワード線導電層３１ｄの端部、及びワード線間絶縁層３２ｄの端部にて構成されている。図４に示すように、ステップＳＴ１〜ＳＴ４は、ロウ方向に所定幅Ｌ１をもって形成されている。保護絶縁層３３は、これらステップＳＴ１〜ＳＴ４を覆うように形成されている。層間絶縁層３４の上面は、基板Ｂａと平行に形成されている。
【００３９】
ワード線導電層３１ａ〜３１ｄは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ワード線間絶縁層３２ａ〜３２ｄ、層間絶縁層３４は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。保護絶縁層３３は、例えば、窒化シリコン（ＳｉＮ）にて構成されている。
【００４０】
また、メモリトランジスタ層３０は、図４及び図５に示すように、ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄを貫通するように形成されたメモリホール３５を有する。メモリホール３５は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３５は、ソース側ホール２５と整合する位置に形成されている。
【００４１】
さらに、メモリトランジスタ層３０は、図４及び５に示すように、メモリホール３５に面する側壁に順次形成されたメモリゲート絶縁層３６、及びメモリ柱状半導体層３７を有する。ここで、図６は、図４の拡大図である。
【００４２】
メモリゲート絶縁層３６は、図６に示すように、ブロック絶縁層３６ａ、電荷蓄積層３６ｂ、及びトンネル絶縁層３６ｃにて構成されている。ブロック絶縁層３６ａは、図６に示すように、メモリホール３５に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３６ｂは、ブロック絶縁層３６ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３６ｃは、電荷蓄積層３６ｂの側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３７は、メモリホール３５を埋めるように形成されている。メモリ柱状半導体層３７は、積層方向に延びるように柱状に形成されている。メモリ柱状半導体層３７の下面は、ソース側柱状半導体層２８の上面に接するように形成されている。また、メモリ柱状半導体層３７の上面は、後述するドレイン側柱状半導体層４７の下面に接するように形成されている。
【００４３】
ブロック絶縁層３６ａ、及びトンネル絶縁層３６ｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３６ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３７は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００４４】
ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、メモリトランジスタ層３０の上に積層されたドレイン側導電層４１、ドレイン側絶縁層４２、保護絶縁層４３、及び層間絶縁層４４を有する。ドレイン側導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒの制御ゲートとして機能する。
【００４５】
ドレイン側導電層４１及びドレイン側絶縁層４２は、図４及び図５に示すように、メモリ柱状半導体層３７の直上に形成されている。ドレイン側導電層４１及びドレイン側絶縁層４２は、ロウ方向に延び、カラム方向に所定ピッチをもってストライプ状に形成されている。ドレイン側導電層４１及びドレイン側絶縁層４２は、ワード線導電層３１ｄよりもロウ方向に短く形成されている。換言すると、ドレイン側導電層４１及びドレイン側絶縁層４２のロウ方向の端部は、ワード線導電層３１ａ〜３１ｄと共に階段状の階段部ＳＴ（ステップ（段）ＳＴ５）を構成する。ステップＳＴ５は、ステップＳＴ４の上方に位置する。保護絶縁層４３は、ステップＳＴ５を覆うように形成されている。層間絶縁層４４の上面は、基板Ｂａと平行に形成されている。
【００４６】
ドレイン側絶縁層４２は、図４及び図５に示すように、ドレイン側導電層４１の上面に形成されている。保護絶縁層４３は、ドレイン側導電層４１及びドレイン側絶縁層４２を覆うように、且つ保護絶縁層３３と共に連続して一体に形成されている。層間絶縁層４４は、ドレイン側導電層４１、ドレイン側絶縁層４２、保護絶縁層４３を埋めるように所定高さまで形成され、且つ層間絶縁層３４と共に連続して一体に形成されている。
【００４７】
ドレイン側導電層４１は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側絶縁層４２、層間絶縁層４４は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。保護絶縁層４３は、例えば、窒化シリコン（ＳｉＮ）にて構成されている。
【００４８】
また、ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、ドレイン側導電層４１及びドレイン側絶縁層４２を貫通するように形成されたドレイン側ホール４５を有する。ドレイン側ホール４５は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４５は、メモリホール３５に整合する位置に形成されている。
【００４９】
さらに、ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、ドレイン側ホール４５に面する側壁に順次形成されたドレイン側ゲート絶縁層４６、及びドレイン側柱状半導体層４７を有する。ドレイン側ゲート絶縁層４６は、ドレイン側ホール４５に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４７は、ドレイン側ホール４５を埋めるように形成されている。ドレイン側柱状半導体層４７は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４７の下面は、メモリ柱状半導体層３７の上面に接するように形成されている。
【００５０】
ドレイン側ゲート絶縁層４６は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４７は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５１】
配線層５０は、図４及び図５に示すように、層間絶縁層５１、第１配線層５２、第２配線層５３ａ〜５３ｇ、第１コンタクトプラグ層５４、及び第２コンタクトプラグ層５５ａ〜５５ｇを有する。第１配線層５２は、ビット線ＢＬとして機能する。
【００５２】
層間絶縁層５１は、図４及び図５に示すように、層間絶縁層４４の上層に形成されている。
【００５３】
第１配線層５２、及び第２配線層５３ａ〜５３ｇは、図４及び図５に示すように、溝５６を埋めるように形成されている。溝５６は、層間絶縁層５１を貫通するように形成されている。
【００５４】
第１配線層５２は、バリアメタル層２Ａ、及びメタル層２Ｂを有する。バリアメタル層２Ａは、メタル層２Ｂの拡散を防ぐために設けられている。バリアメタル層２Ａは、溝５６に面する側面に所定の厚みをもって形成されている。メタル層２Ｂは、バリアメタル層２Ａに接し且つ溝５６を埋めるように形成されている。
【００５５】
第２配線層５３ａ〜５３ｇは、バリアメタル層３ａＡ〜３ｇＡ、及びメタル層３ａＢ〜３ｇＢを有する。バリアメタル層３ａＡ〜３ｇＡは、メタル層３ａＢ〜３ｇＢの拡散を防ぐために設けられている。バリアメタル層３ａＡ〜３ｇＡは、溝５６に面する側面に所定の厚みをもって形成されている。メタル層３ａＢ〜３ｇＢは、バリアメタル層３ａＡ〜３ｇＡに接し且つ溝５６を埋めるように形成されている。
【００５６】
バリアメタル層２Ａ、３ａＡ〜３ｇＡは、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）等の金属或いはこれらの金属化合物から構成されている。メタル層２Ｂ、３ａＢ〜３ｇＢは、タングステン（Ｗ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）のいずれかにて構成されている。
【００５７】
第１コンタクトプラグ層５４は、図４及び図５に示すように、ホール５７を埋めるように形成されている。ホール５７は、層間絶縁層４４の上面からドレイン側柱状半導体層４７の上面まで達するように形成されている。第１コンタクトプラグ層５４は、ドレイン側柱状半導体層４７と整合する位置に形成されている。第１コンタクトプラグ層５４は、ドレイン側柱状半導体層４７の上面に接し且つ第１配線層５２の下面に接するように柱状に形成されている。第１コンタクトプラグ層５４の上面は、層間絶縁層４４の表面に揃って形成されている。
【００５８】
第２コンタクトプラグ層５５ａは、図５に示すように、ホール５８ａを埋めるように形成されている。ホール５８ａは、層間絶縁層４４の上面からドレイン側導電層４１（ステップＳＴ５）の上面まで達するように形成されている。第２コンタクトプラグ層５５ａは、ドレイン側導電層４１（ステップＳＴ５）の上面に接し且つ第２配線層５３ａの下面に接するように形成されている。第２コンタクトプラグ層５５ａは、第１コンタクトプラグ層５４より積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００５９】
第２コンタクトプラグ層５５ｂは、図４に示すように、ホール５８ｂを埋めるように形成されている。ホール５８ｂは、層間絶縁層４４の上面からワード線導電層３１ｄ（ステップＳＴ４）の上面まで達するように形成されている。第２コンタクトプラグ層５５ｂは、ワード線導電層３１ｄ（ステップＳＴ４）の上面に接し且つ第２配線層５３ｂの下面に接するように形成されている。第２コンタクトプラグ層５５ｂは、第２コンタクトプラグ層５５ａより積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００６０】
第２コンタクトプラグ層５５ｃは、図４に示すように、ホール５８ｃを埋めるように形成されている。ホール５８ｃは、層間絶縁層４４の上面からワード線導電層３１ｃ（ステップＳＴ３）の上面まで達するように形成されている。第２コンタクトプラグ層５５ｃは、ワード線導電層３１ｃ（ステップＳＴ３）の上面に接し且つ第２配線層５３ｃの下面に接するように形成されている。第２コンタクトプラグ層５５ｃは、第２コンタクトプラグ層５５ａ、５５ｂより積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００６１】
第２コンタクトプラグ層５５ｄは、図４に示すように、ホール５８ｄを埋めるように形成されている。ホール５８ｄは、層間絶縁層４４の上面からワード線導電層３１ｂ（ステップＳＴ２）の上面まで達するように形成されている。第２コンタクトプラグ層５５ｄは、ワード線導電層３１ｂ（ステップＳＴ２）の上面に接し且つ第２配線層５３ｄの下面に接するように形成されている。第２コンタクトプラグ層５５ｄは、第２コンタクトプラグ層５５ａ〜５５ｃより積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００６２】
第２コンタクトプラグ層５５ｅは、図４に示すように、ホール５８ｅを埋めるように形成されている。ホール５８ｅは、層間絶縁層４４の上面からワード線導電層３１ａ（ステップＳＴ１）の上面まで達するように形成されている。第２コンタクトプラグ層５５ｅは、ワード線導電層３１ａ（ステップＳＴ１）の上面に接し且つ第２配線層５３ｅの下面に接するように形成されている。第２コンタクトプラグ層５５ｅは、第２コンタクトプラグ層５５ａ〜５５ｄより積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００６３】
第２コンタクトプラグ層５５ｆは、図４に示すように、ホール５８ｆを埋めるように形成されている。ホール５８ｆは、層間絶縁層４４の上面からソース側導電層２２（ステップＳＴ０）の上面まで達するように形成されている。第２コンタクトプラグ層５５ｆは、ソース側導電層２２（ステップＳＴ０）の上面に接し且つ第２配線層５３ｆの下面に接するように形成されている。第２コンタクトプラグ層５５ｆは、第２コンタクトプラグ層５５ａ〜５５ｅより積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００６４】
第２コンタクトプラグ層５５ｇは、図４に示すように、ホール５８ｇを埋めるように形成されている。ホール５７ｇは、基板Ｂａの拡散層Ｂａ１の上面まで達するように形成されている。第２コンタクトプラグ層５５ｇは、基板Ｂａの拡散層Ｂａ１の上面に接し且つ第２配線層５３ｇの下面に接するように形成されている。第２コンタクトプラグ層５５ｃは、第２コンタクトプラグ層５５ａ〜５５ｆより積層方向に長く、その上面は、層間絶縁層４４の表面に揃って形成されている。
【００６５】
第１コンタクトプラグ層５４は、バリアメタル層４Ａ、及びメタル層４Ｂを有する。バリアメタル層４Ａは、メタル層４Ｂの拡散を防ぐために設けられている。バリアメタル層４Ａは、ホール５７に面する側面に所定の厚みをもって形成されている。メタル層４Ｂは、バリアメタル層４Ａに接し且つホール５７を埋めるように形成されている。
【００６６】
第２コンタクトプラグ層５５ａ〜５５ｇは、バリアメタル層５ａＡ〜５ｇＡ、及びメタル層５ａＢ〜５ｇＢを有する。バリアメタル層５ａＡ〜５ｇＡは、メタル層５ａＢ〜５ｇＢの拡散を防ぐために設けられている。バリアメタル層５ａＡ〜５ｇＡは、ホール５８ａ〜５８ｇに面する側面に所定の厚みをもって形成されている。メタル層５ａＢ〜５ｇＢは、バリアメタル層５ａＡ〜５ｇＡに接し且つホール５８ａ〜５８ｇを埋めるように形成されている。
【００６７】
バリアメタル層４Ａ、５ａＡ〜５ｇＡは、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）等の金属或いはこれらの金属化合物から構成されている。メタル層４Ｂ、５ａＢ〜５ｇＢは、タングステン（Ｗ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）のいずれかにて構成されている。層間絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００６８】
次に、図７Ａ、及び図７Ｂを参照して、第１コンタクトプラグ層５４、第２コンタクトプラグ層５５ａ〜５５ｇの形状、及びその形成される位置を具体的に説明する。図７Ａは、第１コンタクトプラグ層５４、第２コンタクトプラグ層５５ａを示す上面図であり、図７Ｂは、第２コンタクトプラグ層５５ｂ〜５５ｇを示す上面図である。
【００６９】
図７Ａ及び図７Ｂに示すように、第１コンタクトプラグ層５４、第２コンタクトプラグ層５５ａ〜５５ｇは、上端から下端へとその径が小さくなるようにテーパ状に形成されている。また、第１コンタクトプラグ層５４の上端、第２コンタクトプラグ層５５ａ〜５５ｇの上端は、層間絶縁層４４の上面にて揃うように形成されている。図７Ａ及び図７Ｂに示すように、第１コンタクトプラグ層５４、及び第２コンタクトプラグ層５５ａ〜５５ｇの下端の径は、いずれも略径φ１で共通である。一方、第１コンタクトプラグ層５４、及び第２コンタクトプラグ層５５ａ〜５５ｇの上端の径は、各々異なり、φ２、φ２ａ〜φ２ｇ（φ２＜φ２ａ＜φ２ｂ＜φ２ｃ＜φ２ｄ＜φ２ｅ＜φ２ｆ＜φ２ｇ）である。
【００７０】
上記構成を換言すると、第１及び第２コンタクトプラグ層５４、５５ａ〜５５ｇは、その積層方向の長さが長いほど、その上端の径が大きくなるように形成されている。第２コンタクトプラグ層５５ｇの上端の径φ２ｇは、第２コンタクトプラグ層５５ｆの上端の径２ｆよりも大きい。第２コンタクトプラグ層５５ｆの上端の径２ｆは、第２コンタクトプラグ層５５ｅの上端の径φ２ｅよりも大きい。第２コンタクトプラグ層５５ｅの上端の径φ２ｅは、第２コンタクトプラグ層５５ｄの上端の径φ２ｄよりも大きい。第２コンタクトプラグ層５５ｄの上端の径φ２ｄは、第２コンタクトプラグ層５５ｃの上端の径φ２ｃよりも大きい。第２コンタクトプラグ層５５ｃの上端の径φ２ｃは、第２コンタクトプラグ層５５ｂの上端の径φ２ｂよりも大きい。第２コンタクトプラグ層５５ｂの上端の径φ２ｂは、第２コンタクトプラグ層５５ａの上端の径φ２ａよりも大きい。第２コンタクトプラグ層５５ａの上端の径φ２ａは、第１コンタクトプラグ層５４の上端の径φ２よりも大きい。
【００７１】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図８〜図２８を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図８〜図２８は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【００７２】
先ず、図８に示すように、基板Ｂａの上面に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を形成する。次に、図９に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するようにソース側ホール２６を形成する。続いて、図１０に示すように、ソース側ホール２６に面する側壁に、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐ−Ｓｉ）を堆積させ、ソース側ゲート絶縁層２７及びソース側柱状半導体層２８を形成する。上記工程により、ソース側選択トランジスタ層２０が形成される。
【００７３】
次に、図１１に示すように、交互にポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を堆積させ、ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄを形成する。続いて、図１２に示すように、ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄを貫通するようにメモリホール３５を形成する。次に、図１３に示すように、メモリホール３５に面する側壁に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐ−Ｓｉ）を堆積させ、メモリゲート絶縁層３６及びメモリ柱状半導体層３７を形成する。上記工程により、メモリトランジスタ層３０が形成される。
【００７４】
続いて、上記図８〜図１０と同様の工程を行い、図１４に示すようにドレイン側選択トランジスタ層４０を形成する。
【００７５】
次に、図１５に示すように、ドレイン側絶縁層４２の上層にレジスト６１を形成する。レジスト６１は、ドレイン側絶縁層４２の一部上面が露出するように形成する。続いて、図１６に示すように、レジスト６１をマスクとして、エッチングを行う。この工程により、レジスト６１にて覆われていないドレイン側絶縁層４２、及びドレイン側導電層４１の一部が除去される。次に、図１７に示すように、レジスト６１をロウ方向にスリミングする。続いて、図１８に示すように、エッチングを行い、レジスト６１にて覆われていないドレイン側絶縁層４２、ドレイン側導電層４１の一部、及びワード線間絶縁層３２ｄ、ワード線導電層３１ｄの一部を除去する。そして、図１７及び図１８に示す工程を繰り返し行い、階段部ＳＴを構成する図１９に示す積層構造が形成される。
【００７６】
次に、図２０に示すように、レジスト６１を除去する。続いて、図２１に示すように、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させた後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）を行い、保護絶縁層２４、３３、４３、及び層間絶縁層２５、３４、４４を形成する。
【００７７】
続いて、図２２に示すように、層間絶縁層４４の上面にレジスト６２を形成する。レジスト６２は、ホール６３、６４ａ〜６４ｇを有する。レジスト６２（ホール６３、６４ａ〜６４ｇ）は、上述したホール５７、５８ａ〜５８ｇを形成するためのものである。ホール６３は、ドレイン側柱状半導体層４７の直上に位置する。ホール６４ａは、ドレイン側導電層４１のステップＳＴ５の直上に位置する（図示略）。ホール６４ｂは、ワード線導電層３１ｄのステップＳＴ４の直上に位置する。ホール６４ｃは、ワード線導電層３１ｃのステップＳＴ３の直上に位置する。ホール６４ｄは、ワード線導電層３１ｂのステップＳＴ２の直上に位置する。ホール６４ｅは、ワード線導電層３１ａのステップＳＴ１の直上に位置する。ホール６４ｆは、ソース側導電層２２のステップＳＴ０の直上に位置する。ホール６４ｇは、層２０〜４０が形成されていない領域に位置する。
【００７８】
次に、図２３に示すように、レジスト６２をマスクとして、エッチングを行う。この工程により、ホール６３、６４ａ〜６４ｇに対応して、ホール５７、５８ａ〜５８ｇ（符号５８ａは、図示略）が形成される。
【００７９】
続いて、図２４に示すように、レジスト６２を除去した後、ホール５７、５８ａ〜５８ｇに面する側面に、層６５Ａを堆積させる。層６５Ａは、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）等の金属或いはこれらの金属化合物にて構成する。層６５Ａは、スパッタ法やＣＶＤ法により形成される。さらに、図２４に示すように、層６５Ａの上に、ホール５７、５８ａ〜５８ｇを埋めるように、層６５Ｂを堆積させる。層６５Ｂは、タングステン（Ｗ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）のいずれかにて構成する。
【００８０】
次に、図２５に示すように、ＣＭＰを行いホール５７、５８ａ〜５８ｇの上に形成された層６５Ａ、６５Ｂの一部を除去し、第１コンタクトプラグ層５４、第２コンタクトプラグ層５５ａ〜５５ｇを形成する。
【００８１】
続いて、図２６に示すように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層５１を形成する。また、図２６に示すように、層間絶縁層５１の上面にレジスト６６を形成する。レジスト６６は、溝６６Ａを有する。レジスト６６（溝６６Ａ）は、上述した溝５６を形成するためのものである。
【００８２】
次に、図２７に示すように、レジスト６６をマスクとして、エッチングを行う。この工程により、溝６６Ａに対応して、溝５６が形成される。
【００８３】
続いて、図２８に示すように、レジスト６６を除去した後、溝５６に面する側面に、層６７Ａを堆積させる。層６７Ａは、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）等の金属或いはこれらの金属化合物にて構成する。層６７Ａは、スパッタ法やＣＶＤ法により形成される。さらに、図２８に示すように、層６７Ａの上に、溝５６を埋めるように、層６７Ｂを堆積させる。層６７Ｂは、タングステン（Ｗ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）のいずれかにて構成する。
【００８４】
そして、ＣＭＰを行い、溝５６の上に形成された層６７Ａ、６７Ｂの一部を除去し、第１配線層５２、及び第２配線層５３ａ〜５３ｇを形成し、図４及び図５に示す第１実施形態に係る不揮発性半導体記憶装置を形成する。
【００８５】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
【００８６】
ここで、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明するため、比較例を考える。比較例に係る不揮発性半導体記憶装置は、その径が上端から下端へと小さくなるテーパ状に形成された第１コンタクトプラグ層、及び複数の第２コンタクトプラグ層を有する。複数の第２コンタクトプラグ層の積層方向の長さは、各々異なる。また、第１、２コンタクトプラグ層の上端の径は全て共通であり、それらの下端の径は、各々異なる。
【００８７】
これにより、比較例においては、各々第２コンタクトプラグ層の下端の径により、そのコンタクト抵抗は、不均一である。
【００８８】
また、比較例においては、製造時におけるエッチング速度（加工レート）は均一であるため、上記構成によって各々の第２コンタクトプラグ層の積層方向の長さに合わせたホールのエッチングは、困難である。すなわち、そのホールは、所望のワード線導電層を貫通して形成される場合もある。或いは、そのホールは、所望のワード線導電層に達しない場合もある。
【００８９】
また、比較例においては、第２コンタクトプラグ層が積層方向に長いほど、その第２コンタクトプラグ層の下端の径は、小さくなる。すなわち、第２コンタクトプラグ層が積層方向に長いほど、製造時において、ホールを導電層にて埋めることは困難となる。よって、第２コンタクトプラグ層の中に、ボイド（空孔）が形成され、導電不良や、コンタクト抵抗の大幅な上昇が生じる。
【００９０】
一方、第１実施形態に係る不揮発性半導体記憶装置１００は、その径が上端から下端へと小さくなるテーパ状に形成された第１コンタクトプラグ層５４、及び第２コンタクトプラグ層５５ａ〜５８ｇを有する。第１コンタクトプラグ層５４、及び第２コンタクトプラグ層５５ａ〜５５ｇの下端の径は、略径φ１で共通である。一方、第１コンタクトプラグ層５４、及び第２コンタクトプラグ層５５ａ〜５５ｇの上端の径は、各々異なり、径φ２、φ２ａ〜φ２ｇ（φ２＜φ２ａ＜φ２ｂ＜φ２ｃ＜φ２ｄ＜φ２ｅ＜φ２ｆ＜φ２ｇ）である。
【００９１】
すなわち、第１実施形態において、第１コンタクトプラグ層５７、及び第２コンタクトプラグ層５５ａ〜５５ｇは、拡散層Ｂａ１、ソース側導電層２２、ワード線導電層３２ａ〜３２ｄ、ドレイン側導電層４１、及びドレイン側柱状半導体層４７の各々に均一の接触面積をもって構成されている。これにより、第１実施形態に係る不揮発性半導体記憶装置は、上記比較例よりも、均一なコンタクト抵抗を有する。
【００９２】
また、第１実施形態において、ホール５７、５８ａ〜５８ｇの上端の径は、第１及び第２コンタクトプラグ層５４、５５ａ〜５５ｇの積層方向の長さに対応して形成されている。ここで、ホール５７、５８ａ〜５８ｇの上端の径が大いほど、ＲＩＥのローディング効果により、加工レート（速度）が速くなる。すなわち、第１実施形態においては、ホール５７、５８ａ〜５８ｇの上端の径により、加工レートを調整しており、これにより、その製造時、上記比較例よりも、確実に所望とする深さまでホール５７、５８ａ〜５８ｇを形成することができる。
【００９３】
また、第１実施形態において、ホール５７、５８ａ〜５８ｇの下端の径は、共通である。よって、第１実施形態に係る不揮発性半導体記憶装置においては、その製造時、上記比較例よりも、ホール５７、５８ａ〜５８ｇへの埋め込みを容易に行うことができ、導電不良や、コンタクト抵抗の大幅な上昇を抑制することができる。
【００９４】
以上のように、第１実施形態に係る不揮発性半導体記憶装置１００は、比較例と比較して高い信頼性を確保することができる。
【００９５】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２９を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２９は、第２実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９６】
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる配線層５０’を有する。配線層５０’は、第１実施形態（シングルダマシン構造）と異なり、デュアルダマシン構造を有する。配線層５０’は、第１実施形態と異なる溝５６’を有する。溝５６’ロウ方向の幅は、各ホール５７、５８ａ〜５８ｇの直径よりも大きく形成されている。また、配線層５０’は、第１実施形態の第１配線層５２、及び第１コンタクトプラグ層５４の代わりに、層５２’を有する。また、配線層５０’は、第１実施形態の第２配線層５３ａ〜５３ｇ、及び第２コンタクトプラグ層５５ａ〜５５ｇの代わりに、層５３ａ’〜５３ｇ’を有する。
【００９７】
層５２’は、ホール５７、及び溝５６’を埋めるように連続して一体に形成されている。層５２’は、バリアメタル層２Ａ’、及びメタル層２Ｂ’を有する。バリアメタル層２Ａ’は、ホール５７、及び溝５６’に面する側面に所定の厚みをもって連続して一体に形成されている。メタル層２Ｂ’は、バリアメタル層２Ａ’に接し且つホール５７、及び溝５６’を埋めるように連続して一体に形成されている。
【００９８】
層５３ａ’〜５３ｇ’は、ホール５８ａ〜５８ｇ、溝５６’を埋めるように連続して一体に形成されている。層５３ａ’〜５３ｇ’は、バリアメタル層３ａＡ’〜３ｇＡ’、及びメタル層３ａＢ’〜３ｇＢ’を有する。バリアメタル層３ａＡ’〜３ｇＡ’は、ホール５８ａ〜５８ｇ、及び溝５６’に面する側面に所定の厚みをもって連続して一体に形成されている。メタル層３ａＢ’〜３ｇＢ’は、バリアメタル層３ａＡ’〜３ｇＡ’に接し且つホール５８ａ〜５８ｇ、及び溝５６’を埋めるように連続して一体に形成されている。
【００９９】
バリアメタル層２Ａ’、３ａＡ’〜３ｇＡ’は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）等の金属或いはこれらの金属化合物から構成されている。メタル層２Ｂ’、３ａＢ’〜３ｇＢ’は、タングステン（Ｗ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）のいずれかにて構成されている。
【０１００】
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図３０〜図３８を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３０〜図３８は、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【０１０１】
先ず、第１実施形態の図２１に示す工程まで実行する。続いて、図３０に示すように、層間絶縁層４４の上に、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層５１を形成する。
【０１０２】
次に、図３１に示すように、層間絶縁層５１の上面にレジスト６８を形成する。レジスト６８は、ホール６８Ａを有する。レジスト６８（ホール６８Ａ）は、上述したホール５７、５８ａ〜５８ｇを形成するためのものである。
【０１０３】
次に、図３２に示すように、レジスト６８をマスクとして、エッチングを行う。この工程により、ホール６８Ａに対応して、ホール５７、５８ａ〜５８ｇ（符号５８ａは、図示略）が形成される。また、層間絶縁層５１を貫通するようにホール５１Ａが形成される。ホール５１Ａは、ホール５７に連続して一体に形成される。ホール５１Ａは、各ホール５８ａ〜５８ｇに連続して一体に形成される。なお、レジスト６８は、エッチングの後に除去する。
【０１０４】
続いて、図３３に示すように、ホール５１Ａ、５７、５８ａ〜５８ｇを埋めるように、有機系材料を堆積させ、犠牲層６９を形成する。次に、図３４に示すように、犠牲層６９の上に、酸化シリコン（ＳｉＯ２）を堆積させ、積層マスク７０を形成する。積層マスク７０は、上層配線のリソグラフィ・ＲＩＥ加工のために用いられる。
【０１０５】
続いて、図３５に示すように、積層マスク７０の上面にレジスト７１を形成する。レジスト７１は、溝７１Ａを有する。レジスト７１（溝７１Ａ）は、上述した溝５６’を形成するためのものである。
【０１０６】
次に、図３６に示すように、レジスト７１をマスクとして、エッチングを行う。この工程により、溝７１Ａに対応して、溝５６’が形成される。また、積層マスク７０及びその下方に形成された犠牲層６９を貫通するように溝７２が形成される。溝７２は、溝５６’に連続して一体に形成される。
【０１０７】
続いて、図３７に示すように、積層マスク７０、及び犠牲層６９を除去する。次に、図３８に示すように、ホール５７、５８ａ〜５８ｇ、及び溝５６’に面する側面に、層７３Ａを連続して一体に堆積させる。層７３Ａは、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）等の金属或いはこれらの金属化合物にて構成する。さらに、図３７に示すように、層７３Ａの上に、ホール５７、５８ａ〜５８ｇ、及び溝５６’を埋めるように、層７３Ｂを堆積させる。層７３Ｂは、タングステン（Ｗ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）のいずれかにて構成する。そして、第１実施形態と同様に、ＣＭＰを行い、図２９に示す第２実施形態に係る不揮発性半導体記憶装置を形成する。
【０１０８】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
【０１０９】
ここで、前述の第１実施形態に係る不揮発性半導体記憶装置は、ホール５７、５８ａ〜５８ｇに第１、第２コンタクトプラグ層５７、５８ａ〜５８ｇを有し、溝５６内に第１、第２配線層５４、５５ａ〜５５ｇを有する。
【０１１０】
一方、第２実施形態に係る不揮発性半導体記憶装置は、ホール５７、５８ａ〜５８ｇ、及び溝５６’に連続して一体に形成された層５２’、層５３ａ’〜５３ｇ’を有する。よって、第２実施形態においては、溝５６の底にバリアメタル層が形成されていない。これにより、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりもコンタクト抵抗を低減することができる。
【０１１１】
また、第２実施形態に係る不揮発性半導体記憶装置の製造方法は、ホール５７、５８ａ〜５８ｇ、及び溝５６’に連続して一体に、層５２’、層５３ａ’〜５３ｇ’を形成するものである。これにより、第２実施形態に係る不揮発性半導体記憶装置の製造方法は、第１実施形態よりも工程数を削減でき、もって製造コストを低減することができる。
【０１１２】
なお、第２実施形態において、溝５６’の幅は、ホール５７、５８ａ〜５８ｇの上端の径と同等、或いはそれよりも大きいことが望ましい。このようにすれば、ホール５７、５８ａ〜５８ｇ、及び溝５６’に、層５２’、層５３ａ’〜５３ｇ’を連続して一体に容易に形成可能となるからである。
【０１１３】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図３９を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図３９は、第３実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１１４】
第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なる配線層５０”を有する。配線層５０”は、第１実施形態と異なる第１コンタクトプラグ層５７’、及び第２コンタクトプラグ層５８ａ’〜５８ｇ’を有する。
【０１１５】
第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’は、各々異なる直径を有し、アスペクト比（層の高さ／層の下端の直径）が一定となるように形成されている。すなわち、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’の下端の直径（φ１’＜φ１ａ’＜φ１ｂ’＜φ１ｃ’＜φ１ｄ’＜φ１ｅ’＜φ１ｆ’＜φ１ｇ’）は、それら層の高さにより決定されている。また、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’は、共通の傾斜角度をもってテーパ状に形成されている。よって、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’の上端の直径（φ２’＜φ２ａ’＜φ２ｂ’＜φ２ｃ’＜φ２ｄ’＜φ２ｅ’＜φ２ｆ’＜φ２ｇ’）は、それらの下端の直径によって決定されている。
【０１１６】
なお、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’は、第１実施形態と異なるホール５７’、５８ａ’〜５８ｇ’を埋めるように形成されている。また、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’は、第１実施形態と同様に、バリアメタル層４Ａ’、５ａＡ’〜５ｇＡ’、メタル層４Ｂ’、５ａＢ’〜５ｇＢ’を有する。
【０１１７】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
【０１１８】
さらに、第３実施形態に係る不揮発性半導体記憶装置は、アスペクト比（層の高さ／層の下端の直径）が一定となるように形成された第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’を有する。ここで、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’は、その積層方向の長さ、及びその断面積で決定される抵抗を有する。したがって、第３実施形態に係る不揮発性半導体記憶装置は、上記アスペクト比に係る形状により、第１コンタクトプラグ層５４’、及び第２コンタクトプラグ層５５ａ’〜５５ｇ’自体が有する抵抗を含めたコンタクト抵抗を均一にすることができる。
【０１１９】
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４０を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４０は、第４実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第２実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２０】
第４実施形態に係る不揮発性半導体記憶装置は、図４０に示すように、第１実施形態と異なる階段部ＳＴａを有する。階段部ＳＴａは、第１実施形態と異なるステップ（段）ＳＴａ０〜ＳＴａ５を有する。第１実施形態と同様に、ステップＳＴａ０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３のロウ方向の端部にて構成されている。また、ステップＳＴａ１〜ＳＴａ４は、ワード線導電層３１ａ〜３１ｄ、及びワード線間絶縁層３２ａ〜３２ｄのロウ方向の端部にて構成されている。また、ステップＳＴａ５は、ドレイン側導電層４１ａ、及びドレイン側絶縁層４２のロウ方向の端部にて構成されている。
【０１２１】
ステップＳＴａ０〜ＳＴａ４のロウ方向の幅は、各々異なり、所定幅Ｌ２０〜Ｌ２４を有する（Ｌ２０＞Ｌ２１＞Ｌ２２＞Ｌ２３＞Ｌ２４）。すなわち、ステップＳＴａ０の幅Ｌ２０は、ステップＳＴａ１（ステップＳＴａ０の上層）の幅Ｌ２１よりも大きい。また、ステップＳＴａ１の幅Ｌ２１は、ステップＳＴａ２（ステップＳＴａ１の上層）の幅Ｌ２２よりも大きい。また、ステップＳＴａ２の幅Ｌ２２は、ステップＳＴａ３（ステップＳＴａ２の上層）の幅Ｌ２３よりも大きい。また、ステップＳＴａ３の幅Ｌ２３は、ステップＳＴａ４（ステップＳＴａ３の上層）の幅Ｌ２４よりも大きい。
【０１２２】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
第４実施形態に係る不揮発性半導体記憶装置は、所定幅Ｌ２０〜Ｌ２４（Ｌ２０＞Ｌ２１＞Ｌ２２＞Ｌ２３＞Ｌ２４）をもつステップＳＴａ０〜ＳＴａ４を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、第２コンタクトプラグ層５５ｂ〜５５ｇの間の間隔を十分にとって配置することができる。これにより、第２実施形態に係る不揮発性半導体記憶装置は、第２コンタクトプラグ層５５ｂ〜５８ｆが互いに接して生じるショートを抑制することができる。すなわち、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、その信頼性を高めることができる。
【０１２３】
詳しくは、ステップの積層数が多くなった場合には、隣接している第２コンタクトプラグ層が互いに重なることとなるので、リソグラフィが出来なくなることが起こりうる。また、重ならないにしても接近しすぎるとリソグラフィの解像度が低下し、うまくパターニングできない可能性もある。さらに、接近しすぎた場合には、リソグラフィの解像度を向上させるためのダミーの補助パターンを配置できなくなり、この場合もリソグラフィの解像度を低下させる。以上のような問題に対して、第４実施形態に係る不揮発性半導体記憶装置は、第２コンタクトプラグ層５５ｂ〜５５ｇの物理的な距離を上記のように設定することができるので、その問題を解決することができる。
【０１２４】
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４１を参照して、第５実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４１は、第５実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ａｂ〜５５Ａｇを示す上面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２５】
第５実施形態に係る不揮発性半導体記憶装置は、図４１に示すように、第１及び第２実施形態と異なる第２コンタクトプラグ層５５Ａｂ〜５５Ａｇを有する。第２コンタクトプラグ層５５Ａｂ〜５５Ａｇは、平面方向からみて、それら上端がロウ方向とは異なる方向（矢印Ａ）に沿って一列に並ぶように配置されている。なお、矢印Ａの方向は、ロウ方向と鋭角をなしている。
【０１２６】
（第５実施形態に係る不揮発性半導体記憶装置の効果）
第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。さらに、第５実施形態に係る不揮発性半導体記憶装置は、ロウ方向から所定角度をもった方向に一列に並ぶ第２コンタクトプラグ層５５Ａｂ〜５５Ａｇを有する。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、第２コンタクトプラグ層５５Ａｂ〜５５Ａｆの間の間隔を十分にとって配置することができる。よって、第５実施形態に係る不揮発性半導体記憶装置は、第２コンタクトプラグ層の間で起こりうるショートの抑制、及びリソグラフィ解像度の向上が可能となり、第１実施形態よりも、その信頼性を高めることができる。
【０１２７】
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４２を参照して、第６実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４２は、第６実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ａｂ〜５５Ａｇを示す上面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２８】
第６実施形態に係る不揮発性半導体記憶装置は、図４２に示すように、第４実施形態と同様のステップＳＴａ０〜ＳＴａ４を有する。この点、第６実施形態に係る不揮発性半導体記憶装置は、第５実施形態と異なる。なお、第６実施形態のその他の構成は、第５実施形態と同様である。
【０１２９】
（第６実施形態に係る不揮発性半導体記憶装置の効果）
第６実施形態に係る不揮発性半導体記憶装置は、第５実施形態と同様の特徴を有し、第５実施形態と同様の効果を奏する。さらに、第６実施形態に係る不揮発性半導体記憶装置は、ステップＳＴａ０〜ＳＴａ４を有し、第４実施形態と同様、占有面積を縮小させ且つ第２コンタクトプラグ層５５Ａｂ〜５５Ａｇの接触を抑制させることができる。
【０１３０】
［第７実施形態］
（第７実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４３及び図４４を参照して、第７実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４３は、第７実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇを示す上面図である。図４４は、第７実施形態に係る不揮発性半導体記憶装置の第２配線層５３Ａｂ〜５３Ａｇを示す上面図である。なお、第７実施形態において、第１〜第６実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３１】
第７実施形態に係る不揮発性半導体記憶装置は、図４３に示すように、第１〜第５実施形態と異なるステップＳＴｂ０〜ＳＴｂ４、及び第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇを有する。第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇは、第５及び第６実施形態と同様に、ロウ方向から所定角度をもった方向に一列に並ぶように配置されている。第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｆの下端は、ステップＳＴｂ０〜ＳＴｂ４に設けられている。一方、第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇの上端は、ステップＳＴｂ０〜ＳＴｂ４の設けられた直上の領域からはみ出すように形成されている。
【０１３２】
また、第７実施形態に係る不揮発性半導体記憶装置は、図４４に示すように、第１〜第６実施形態と異なる第２配線層５３Ａｂ〜５３Ａｇを有する。第２配線層５３Ａｂ〜５３Ａｇは、カラム方向に所定ピッチをもってロウ方向の延びるストライプ状に形成されている。
【０１３３】
（第７実施形態に係る不揮発性半導体記憶装置の効果）
第７実施形態に係る不揮発性半導体記憶装置は、第５及び第６実施形態に係る不揮発性半導体記憶装置と同様の効果を奏する。また、第７実施形態に係る不揮発性半導体記憶装置において、第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇの上端は、ステップＳＴｂ０〜ＳＴｂ４の設けられた直上の領域からはみ出すように形成されている。これにより、第７実施形態に係る不揮発性半導体記憶装置は、第５及び第６実施形態よりも第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｆをロウ方向に間隔を詰めて配置することができ、もって占有面積を縮小化することができる。
【０１３４】
［第８実施形態］
（第８実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４５を参照して、第８実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４５は、第８実施形態に係る不揮発性半導体記憶装置の第２配線層５３Ｂｂ〜５３Ｂｇを示す上面図である。なお、第７実施形態において、第１〜第７実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３５】
第８実施形態に係る不揮発性半導体記憶装置は、第７実施形態と異なる第２配線層５３Ｂｂ〜５３Ｂｇを有する。この点において第８実施形態は、第７実施形態と異なり、その他の構成において第８実施形態は、第７実施形態と同様である。
【０１３６】
第２配線層５３Ｂｂ〜５３Ｂｇは、図４５に示すように、上方からみて「Ｌ字状」に形成されている。すなわち、第２配線層５３Ｂｂ〜５３Ｂｇは、第２コンタクトプラグ層５５Ｂｂ〜５５Ｂｇに接する先端からロウ方向に所定位置まで延び、その所定位置からカラム方向に延びるように形成されている。
【０１３７】
（第８実施形態に係る不揮発性半導体記憶装置の効果）
第８実施形態に係る不揮発性半導体記憶装置は、第７実施形態と同様の特徴を有し、第７実施形態と同様の効果を奏する。
【０１３８】
［第９実施形態］
（第９実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４６を参照して、第９実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４６は、第９実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇを示す上面図である。なお、第９実施形態において、第１〜第８実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３９】
第９実施形態に係る不揮発性半導体記憶装置は、図４６に示すように、第１〜第８実施形態と異なる第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇを有する。第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇは、ロウ方向を中心として千鳥状に配置されている。
【０１４０】
（第９実施形態に係る不揮発性半導体記憶装置の効果）
第９実施形態に係る不揮発性半導体記憶装置は、第５及び第６実施形態と同様の効果を奏する。
【０１４１】
［第１０実施形態］
（第１０実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４７を参照して、第１０実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４７は、第１０実施形態に係る不揮発性半導体記憶装置の第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇを示す上面図である。なお、第１０実施形態において、第１〜第９実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１４２】
第１０実施形態に係る不揮発性半導体記憶装置は、図４７に示すように、第４実施形態と同様のステップＳＴａ０〜ＳＴａ４を有する。この点、第１０実施形態に係る不揮発性半導体記憶装置は、第９実施形態と異なる。なお、第１０実施形態のその他の構成は、第９実施形態と同様である。
【０１４３】
（第１０実施形態に係る不揮発性半導体記憶装置の効果）
第１０実施形態に係る不揮発性半導体記憶装置は、第９実施形態と同様の特徴を有し、第９実施形態と同様の効果を奏する。さらに、第１０実施形態に係る不揮発性半導体記憶装置は、ステップＳＴａ０〜ＳＴａ４を有し、第４実施形態と同様、占有面積を縮小させ且つ第２コンタクトプラグ層５５Ｃｂ〜５５Ｃｇの接触を抑制させることができる。
【０１４４】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、メモリ柱状半導体層３７は、柱状に限られずＵ字状であってもよい。Ｕ字状のメモリ柱状半導体層３７は、一対の柱状部、その柱状部の下端を連結する連結部を有する。
【符号の説明】
【０１４５】
１００…不揮発性半導体記憶装置、  ２０…ソース側選択トランジスタ層、  ３０、…メモリトランジスタ層、  ４０…ドレイン側選択トランジスタ層、  ５０…配線層、  ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ。
【図１】
2010199311.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2010199311.tif 000009
【図７Ｂ】
2010199311.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010199311.tif 000016
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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