(57)【要約】【課題】異なるセル列に配置されたセル間をセル間の配線に用いられる配線層を用いずにセル内配線に用いられる配線層を用いて配線する半導体装置及び半導体装置の製造方法を提供する。【解決手段】スタンダードセルが並べて配置されたセル列であって、互いに平行に列が延びる方向の辺で接して配置された第１及び第２のセル列を備え、第１のセル列に配置された第１のセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、第２のセル列に配置された第２のセルの第２の入出力機能配線と同一の配線層で接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
各々複数のスタンダードセルが並べて配置された第１及び第２のセル列であって、互いに平行に列が延びる長辺方向の辺で接して配置された第１及び第２のセル列を備え、
前記第１のセル列に配置された複数の第１のスタンダードセルのうちの１つのセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、前記第２のセル列に配置された複数の第２のスタンダードセルのうちの少なくとも１つのセルの第２の入出力機能配線と、前記第１の入出力機能配線と同一の配線層で接続されていることを特徴とする半導体装置。
【請求項２】
前記複数の第１のスタンダードセルのうちの前記少なくとも１つのセルと前記複数の第２のスタンダードセルのうちの前記少なくとも１つのセルとは、それぞれのセルのセル境界の少なくとも一部を互いに接して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の入出力機能配線及び前記第２の入出力機能配線は、各々の配線が含まれるスタンダードセルの前記セル境界まで延伸して配線されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の入出力機能配線及び前記第２の入出力機能配線は、電源配線よりも下層の配線層に形成されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の第１のスタンダードセルのうちの少なくとも１つのセルは、各々のセルとセル境界を接していない前記複数の第２のスタンダードセルのうちの少なくとも一つと、電源配線と同一の配線層又は前記電源配線よりも上層の配線層を介して接続されていることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
半導体装置の製造方法であって、
複数のスタンダードセルを第１の方向と前記第１の方向に直交する第２の方向との其々に沿ってマトリックス状に配置する第１のセル配置処理と、
前記第１の方向に沿って互いに隣接して配置されたスタンダードセル間を前記複数のスタンダードセルの各々の入力配線、出力配線、入出力配線のいずれかの配線である入出力機能配線と同一の層の配線層を用いて接続する第１の配線処理と、
前記第２の方向に沿って互いに隣接して配置されたスタンダードセル対の少なくとも１対のセル間を前記入出力機能配線と同一の層の配線層を用いて接続する第２の配線処理と、
を備える半導体装置の設計方法を含む半導体装置の製造方法。
【請求項７】
前記第１のセル配置処理は、前記半導体装置に含まれる複数の回路素子の各々に対応するスタンダードセルの情報を含むセル情報を参照して前記複数のスタンダードセルを配置する処理であり、前記セル情報に含まれる少なくとも一部のスタンダードセルが、前記入出力機能配線とセル境界との間に配置され配線として使用するか否かを設定可能な認識層を備えることを特徴とする請求項６に記載の方法。
【請求項８】
前記第１のセル配置処理は、前記複数のスタンダードセルのうち互いに隣接して配置されるスタンダードセルの認識層が、互いに接するように配置する処理を備えることを特徴とする請求項７に記載の方法。
【請求項９】
前記第１のセル配置処理と前記第１の配線処理との間に、前記複数のスタンダードセルの各々に、前記入出力機能配線とセル境界との間に配置され配線として使用するか否かを設定可能な認識層を追加する処理を備えることを特徴とする請求項６に記載の方法。
【請求項１０】
前記認識層を追加する処理は、前記複数のスタンダードセルのうち互いに隣接して配置されたスタンダードセルの認識層が、互いに接するように前記認識層を追加する処理を備えることを特徴とする請求項９に記載の方法。
【請求項１１】
前記第２の配線処理は、前記半導体装置に含まれる複数の回路素子間の接続の情報である接続情報に基づいて、前記スタンダードセル対の少なくとも１対のセルの各々の前記認識層を配線として使用するか否かを設定する処理を備えることを特徴とする請求項７乃至１０のいずれか一項に記載の方法。
【請求項１２】
前記第２の配線処理は、前記スタンダードセル対の少なくとも１対のセル間で接する前記認識層が同電位となるときに前記認識層を配線として使用し、異電位となるときに前記認識層を配線として使用しないことを特徴とする請求項７乃至１１のいずれか一項に記載の方法。
【請求項１３】
前記第１のセル配置処理は、前記半導体装置に含まれる複数の回路素子の中の一部の回路素子を含むグループであり、前記一部の回路素子間の複数の接続の各々が最短となるように配置される回路素子を含むグループを指定する隣接情報に基づき、前記一部の回路素子の各々に対応する第１のスタンダードセルを前記第１の方向と前記第２の方向とに沿ってマトリックス状に配置する処理を備えることを特徴とする請求項６乃至１２のいずれか一項に記載の方法。
【請求項１４】
前記第１のセル配置処理と前記第１の配線処理との間に、前記複数の回路素子の中の残りの回路素子の各々に対応する第２のスタンダードセルを配置する第２のセル配置処理を備え、
前記第２の配線処理の後に、前記半導体装置に含まれる複数の回路素子間の接続の情報である接続情報に基づいて、前記複数の回路素子間の接続のうちの残りの接続に対応するスタンダードセル間の接続を、前記スタンダードセル内の配線層と異なる配線層で形成する第３の配線処理を備えることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記半導体装置に含まれる複数の回路素子間の接続の情報である接続情報と、前記半導体装置に含まれる複数の回路素子の各々に対応するスタンダードセルの情報を含むセル情報と、前記半導体装置に含まれる複数の回路素子の中の一部の回路素子を含むグループであり、前記一部の回路素子間の複数の接続の各々が最短となるように配置される回路素子を含むグループを指定する隣接情報と、を所定の装置に入力し、前記第１のセル配置処理と前記第１の配線処理と前記第２の配線処理とを自動的に行なうことを特徴とする請求項６に記載の方法。
【請求項１６】
自動配置配線用スタンダードセルライブラリに含まれるセルのデータ構造であって、
それぞれのセルはセル境界内に配置された実レイアウトデータと、
セルの入力配線、出力配線、入出力配線のいずれかである入出力機能配線に接続されセル境界に配線グリッド上で接する仮想境界配線であり、前記セルの第１のセル境界と前記第１のセル境界に直交する第２のセル境界との其々に対応して設けられた複数の認識層と、
を備え、
前記認識層は、隣接して配置される他のセルとの相対配置位置が決定された後で、他のセルの同電位の認識層又は配線と接する場合には、実配線データに変換され、他のセルの異電位の認識層又は配線と接する場合には、実配線に変換されずに削除されるように構成されていることを特徴とする自動配置配線用スタンダードセルライブラリのデータ構造。
【請求項１７】
前記セルの前記認識層以外の配線データは、セル境界から一定距離以上離して配線され、前記認識層は、前記配線データのうち、前記入出力機能配線に接続された配線データとセル境界との間に配置され、前記認識層が実配線に変換されると前記入出力配線に接続された配線データがセル境界まで延長させるように構成されていることを特徴とする請求項１６記載の自動配置配線用スタンダードセルライブラリのデータ構造。
【請求項１８】
同一機能を有するセルについて、認識層の配置位置及び数によって複数種類のセルが設けられていることを特徴とする請求項１６又は１７記載の自動配置配線用スタンダードセルライブラリのデータ構造。
【請求項１９】
前記認識層は、離れたセル間の配線には用いられずにセル内の配線に用いられる配線層の実配線データに変換されるように構成されていることを特徴とする請求項１６乃至１８いずれか１項記載の自動配置配線用スタンダートセルライブラリのデータ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。特に、スタンダードセルを用いた半導体装置の配置配線に関する。
【背景技術】
【０００２】
従来、半導体装置のマスクレイアウト設計において、あらかじめレイアウト設計に必要とされる基本的な組み合わせ回路や順序回路を標準的なスタンダードセルとして用意しておき、そのスタンダートセルを用いて設計を行うスタンダートセル方式の半導体装置が広く用いられている。また、スタンダートセルを用いたマスクレイアウト設計において、設計の効率や設計された半導体装置の性能を高めるために様々な工夫が提案されている。
【０００３】
特許文献１には、自動配置配線ツールを用いた半導体集積回路の設計において、配線引き回しが少なく、レイアウト面積及び配線容量が小さい半導体集積回路を効率よく設計する方法として、所定のスタンダードセルを複合化し新たなスタンダードセルを用いて、半導体集積回路の設計を行なう方法が記載されている。
【０００４】
また、特許文献２には、外部指示情報ファイルに記載された隣接配置制約に基づいて、複数のセルに対して隣接配置制約を設け、レイアウト時に、該隣接配置制約が設定された複数のセルを隣接するように配置し、該セル間をローカルインターコネクトによって接続する論理自動設計支援方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１３９７６５号公報
【特許文献２】特開２００１−３３８００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。特許文献１によれば、クリティカルパス等について、特定のセルの組み合わせを見出して複合的な新たなセルを生成するので、多数のクリティカルパスについて、任意に多数のセルの組み合わせについて適用しようとすると効率が低下すると考えられる。また、特許文献２のようにセルを隣接配置するとしても隣接配置したセルとセルとの間の配線は、セル内の配線に用いられる下層配線ではなく、セル間の配線に用いられる上層配線を用いて行われるので、隣接セル間の配線にも上層配線を用いることにより他の離れたセル間の配線の配線経路を圧迫する。
【０００７】
発明者の知見によれば、入力や出力が２系統以上ある論理回路は、複数のセル列（セル棚）を用いれば効率的に配置配線できる場合があるが、上記特許文献１や特許文献２には、隣接配置するセルを単一のセル列に配置することしか開示されていない。
【課題を解決するための手段】
【０００８】
本発明の１つの側面による半導体装置は、各々複数のスタンダードセルが並べて配置された第１及び第２のセル列であって、互いに平行に列が延びる長辺方向の辺で接して配置された第１及び第２のセル列を備え、前記第１のセル列に配置された複数の第１のスタンダードセルのうちの１つのセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、前記第２のセル列に配置された複数の第２のスタンダードセルのうちの少なくとも１つのセルの第２の入出力機能配線と、前記第１の入出力機能配線と同一の配線層で接続されている。
【０００９】
また、本発明の他の側面による半導体装置の製造方法であって、複数のスタンダードセルを第１の方向と前記第１の方向に直交する第２の方向との其々に沿ってマトリックス状に配置する第１のセル配置処理と、前記第１の方向に沿って互いに隣接して配置されたスタンダードセル間を前記複数のスタンダードセルの各々の入力配線、出力配線、入出力配線のいずれかの配線である入出力機能配線と同一の層の配線層を用いて接続する第１の配線処理と、前記第２の方向に沿って互いに隣接して配置されたスタンダードセル対の少なくとも１対のセル間を前記入出力機能配線と同一の層の配線層を用いて接続する第２の配線処理と、を備える半導体装置の設計方法を含む。
【００１０】
本発明のさらに他の側面による自動配置配線用スタンダードセルライブラリのデータ構造は、自動配置配線用スタンダードセルライブラリに含まれるセルのデータ構造であって、それぞれのセルはセル境界内に配置された実レイアウトデータと、セルの入力配線、出力配線、入出力配線のいずれかである入出力機能配線に接続されセル境界に配線グリッド上で接する仮想境界配線であり、前記セルの第１のセル境界と前記第１のセル境界に直交する第２のセル境界との其々に対応して設けられた複数の認識層と、を備え、前記認識層は、隣接して配置される他のセルとの相対配置位置が決定された後で、他のセルの同電位の認識層又は配線と接する場合には、実配線データに変換され、他のセルの異電位の認識層又は配線と接する場合には、実配線に変換されずに削除されるように構成されている。
【発明の効果】
【００１１】
本発明によれば、スタンダードセルの入出力機能配線と同一の配線層でセル間を接続するので、上層配線の配線経路を圧迫することなく、少ない面積で配線を行うことができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は配置配線の対象とする回路の回路図、（ｂ）は単一のセル列を用いて配置配線した場合のレイアウトイメージ図、（ｃ）は、複数のセル列を用いて配置配線した場合のレイアウトイメージ図である。
【図２】本発明の一実施例による半導体装置の製造方法における配置配線処理を示すフロー図である。
【図３】（ａ）〜（ｃ）はそれぞれ本発明の一実施例に用いるインバータセルの平面図である。
【図４】（ａ）、（ｂ）はそれぞれ本発明の一実施例に用いるＮＡＮＤセルの平面図である。
【図５】（ａ）、（ｂ）はそれぞれ本発明の一実施例に用いる別なＮＡＮＤセルの平面図である。
【図６】（ａ）、（ｂ）はそれぞれ本発明の一実施例に用いるＮＯＲセルの平面図である。
【図７】（ａ）、（ｂ）はそれぞれ本発明の一実施例に用いる別なＮＯＲセルの平面図である。
【図８】本発明の一実施例により図１（ａ）の回路を配置配線したレイアウト図である。
【図９】本発明の一実施例に用いるインバータセルの（ａ）は配置配線前の平面図であり、（ｂ）は第２金属配線層まで配線した後の平面図、（ｃ）は第２金属配線まで配線した後のＣＣ’断面図である。
【発明を実施するための形態】
【００１３】
実施例の詳細について説明する前に、本発明の前提となる検討結果と発明の概要について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１４】
図１（ａ）は、自動配置配線の対象となる回路の一例である。図１（ａ）はクリティカルパスに含まれる回路で配線長を極力短くする必要がある回路であるとする。図１（ａ）では、インバータ回路Ａの出力信号ｎｅｔＡと、ＮＡＮＤ回路Ｂの出力信号ｎｅｔＣがＮＯＲ回路Ｃに入力され、ＮＯＲ回路の出力信号ｎｅｔＢがインバータ回路Ｄにより反転され出力信号ＯＵＴＣとして外部に出力している。
【００１５】
図１（ｂ）は、図１（ａ）の回路を単一のセル列を用いて配置配線した例である。ＮＯＲ回路Ｃの入力信号が２系統あるので、ＮＯＲ回路Ｃの前段にインバータ回路ＡとＮＡＮＤ回路Ｂとを配置してその出力信号ＮｅｔＡとＮｅｔＣをＮＯＲ回路Ｃへ接続している。しかし、インバータ回路ＡとＮＯＲ回路Ｃとの間には、ＮＡＮＤ回路Ｂが配置されているため、インバータ回路Ａの出力信号ＮｅｔＡは、ＮＡＮＤ回路Ｂを跨いで配線しなければ、ＮＯＲ回路Ｃへ接続することができない。
【００１６】
一方、図１（ｃ）のようにインバータ回路ＡとＮＡＮＤ回路Ｂを配置するセル列（セル棚）とＮＯＲ回路Ｃとインバータ回路Ｄを配置するセル列を分ければ、ＮｅｔＡは、ＮＡＮＤ回路Ｂを跨がなくともＮＯＲ回路Ｃに接続できるため、配線長を短くし、信号の伝播時間を短くし、レイアウトをコンパクトにすることが可能である。しかし、一般的には、セル列間の配線には、上層配線を用いなければ接続することができず、上層配線を用いて配線すると他の配線の上層配線を用いた自由な配線を制約することになってしまう。
【００１７】
本発明の一実施形態の半導体装置は、例えば、図８に示すように、スタンダードセルが並べて配置されたセル列である第１のセル列と第２のセル列が互いに平行に配置される。また、第１のセル列と第２のセル列はセル列が延びる方向の辺で接して配置される。例えば、図８において、インバータ回路ＡとＮＡＮＤ回路Ｂが配置されたセル列と、ＮＯＲ回路Ｃとインバータ回路Ｄが配置されたセル列は互いに平行に配置され、セル列が延びる方向の辺で接して配置されている。さらに、第１のセル列に配置された第１のセルの第１の入出力機能配線（例えば、インバータ回路ＡやＮＡＮＤ回路Ｂの出力配線）が第２のセル列に配置された第２のセルの第２の入出力機能配線（ＮＯＲ回路Ｃの入力配線）と、入出力機能配線と同一の配線層で接続されている（例えばｎｅｔＡは入出力機能配線と同一配線層のＯＵ１４とＩＬＲ５４Ｍを経由して接続）。したがって、離れたセル間の配線に用いられる上層配線を用いることなく、セル内の配線に用いる下層配線のみを用いて異なるセル列に配置されたセルを接続することができる。また、このセル間を接続する配線は、あらかじめセルのデータとして設けられたセル内の配線であり、元々セルにない配線をセル間の配線として配線する従来のセル間配線とは異なる。
【００１８】
また、第１及び第２のセル（例えば図８のＡとＣ、又はＢとＣ）は、それぞれのセル境界で接して配置され、それぞれ対応する入出力機能配線がセル境界まで延伸して配線されている（例えば、図８のＯＵ１４とＩＬＲ５４Ｍ、又はＯＵＲ４５とＩＬＲ６２Ｍで接続）。第１のセルと第２のセルがセル境界で接して配置されているので、セル内配線のみで接続することができる。
【００１９】
また、このセル間を接続するセル内配線は、セル列間の配線では用いられない配線層の配線である。図９に示すようにセル内の配線は第１配線層Ｍ１を用いて行い、外部からセルへの電源の供給、セル間の配線は、第２配線層Ｍ２以上の上層配線を用いて行う。
【００２０】
第１、第２のセルを含むセル（Ａ〜Ｄ）は、入出力機能配線に接続されたセル内配線であり、かつ、それぞれのセル境界に規格化された位置で接する仮想境界配線（ＯＵ１４、ＩＬＲ５４Ｍ、ＯＵＲ４５、ＩＬＲ６２Ｍ等）を備える。配置後の状態によって、仮想境界配線が他のセルの異電位の配線に接している場合は削除され（図８でオープンと記載されている箇所）、他のセルの同電位の配線に接している場合は前記仮想境界配線が実セル内配線に変換されている（ショートと記載されている箇所）。仮想境界配線（又は認識層）は、あらかじめスタンダートセルに備わっているセル内の配線であるが、実際に配線されるか、否かは、周囲に配置されるセルによって決まる。したがって、同一の半導体集積回路に用いられる同一のセルであっても、仮想境界配線の領域にセル内配線があるセルとないセルとが存在する場合がある。各セルが隣接するセルに接続可能なマスクオプションを備えていると考えてもよい。
【００２１】
また、本発明の一実施形態による半導体集積回路の自動配置配線方法は、図２を参照して、セルの入力配線、出力配線、入出力配線のいずれかである入出力機能配線に接続されセル境界に規格化された位置で接する仮想境界配線である認識層（例えば、図３（ａ）のＩＵ１３、ＩＭ１１、ＩＭ１２、ＩＬ１４、ＯＵ１３、ＯＵ１４、ＯＭ１３、ＯＭ１２、ＯＬ１５、ＯＬ１６）を備えたスタンダードセルを用いた半導体集積回路の自動配置配線方法であって、互いに接続が必要な入出力機能配線に接続された認識層同士がセル境界で接するように、複数のセルを配置する隣接セル配置工程Ｓ１と、セル境界で接する認識層のうち、同電位の入出力機能配線に接続された認識層を実境界配線に変換し、実境界配線によってセル間を接続すると共に、異電位の入出力機能配線に接続された認識層を実境界配線に変換せずに削除する境界配線接続削除工程Ｓ３と、を含む。例えば、図８において、図１（ａ）の回路を実現するため、図８中でショートと記載した認識層は実境界配線に変換し、図８中でオープンと記載した認識層は削除する。
【００２２】
認識層は、少なくとも、セルがセル列に配置されたときにセル列が伸びる方向と平行な辺でセル境界に接する認識層（例えば図３（ａ）ならば、ＯＵ１３、ＯＵ１４、ＩＵ１３、ＯＬ１５、ＯＬ１６、ＩＬ１４）を含み、隣接セル配置工程Ｓ１は、異なるセル列に配置されたセルの認識層同士が辺で接するように配置する。例えば図８のインバータセルＡの認識層ＯＵ１４はセル列が伸びる方向と平行な辺でセル境界（図８の破線）に接し、さらにその辺において、ＮＯＲセルＣの認識層ＩＬＲ５４Ｍと接するように配置する。
【００２３】
また、本発明の一実施形態による自動配置配線用スタンダードセルライブラリのデータ構造は、自動配置配線用スタンダードセルライブラリに含まれるセルのデータ構造であって、それぞれのセルはセル境界内に配置された実レイアウトデータと、セルの入力配線、出力配線、入出力配線のいずれかである入出力機能配線に接続されセル境界に配線グリッド上で接する仮想境界配線である認識層と、を備え、認識層は、隣接して配置される他のセルとの相対配置位置が決定された後で、他のセルの同電位の認識層又は配線と接する場合には、実配線データに変換され、他のセルの異電位の認識層又は配線と接する場合には、実配線に変換されずに削除されるように構成されている。例えば、図２のセル情報２に格納されるセル情報のデータには、セル境界内に配置された実レイアウトデータ以外に認識層（図３〜図８参照）のデータが含まれ、ステップＳ３の境界配線接続削除工程では、このセル情報２に含まれる認識層のデータが、隣接した配置された他のセルとの関係を考慮して実配線データに変換させるか、削除される。すなわち、セルのデータ構造として認識層を備えていることによって、セル内配線のみを用いて他のセルと接続できる。以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２４】
図２は、実施例１による半導体装置の製造方法における配置配線処理のフロー図である。回路情報１は、配置配線の対象となる回路の接続情報が記載されたファイルである。セル情報２は、その回路で使用されているセルを含むセルライブラリのレイアウト情報が格納されたファイルである。セル情報２には、後で詳しく説明するようにセル内配線を用いて隣接セルと接続するための認識層の情報が含まれる。セル隣接情報３は、例えば、図１（ａ）の隣接配置制約Ｆ１のように論理を構成する上で、機能毎にグループをまとめ、更にそれらを構成する各セル間で入出力配線が最短で接続することができるようにするための制約条件が記載されたファイルである。図１（ａ）の隣接配置制約情報Ｆ１は、セル隣接情報３に含まれる一部の回路の隣接配置制約情報を回路図として表したものである。図１（ａ）の回路において、Ａ〜Ｄの各素子間の入出力配線の長さを最短とするように隣接配置制約を設定する。
【００２５】
ステップＳ１の隣接セル配置工程では、セル隣接情報３により隣接配置が指定された回路について、回路情報１の回路の接続情報とセル情報２に含まれるセルの認識層の位置、認識層が接続される入出力機能配線、セル外形等を考慮して、隣接配置が指定された回路に対応するスタンダードセルをマトリックス状にセル配置する。なお、実施例１で配置配線に用いるセルは、そのセルが占める領域の境界であるセル境界に配線クリッド上で接する認識層を備えている。認識層はセル内配線で構成され、各セルの入出力機能配線に接続されているので、セルとセルとの認識層を接して配置すれば、認識層を介してセルの入出力機能配線間をセル内配線のみを介して接続することができる。したがって、この工程では、隣接配置するセルは、回路情報１に格納されている各セルの入出力機能配線の接続情報と、セル情報２に格納される入出力機能配線と入出力機能配線に接続される認識層の配置位置を考慮して、できるだけセル内の配線のみを用いて互いに接続できるように考慮して配置する。
【００２６】
ステップＳ２のセル配置工程では、ステップＳ１の隣接セル配置工程で配置されなかった残りのセルを、回路情報１とセル情報２を参照してマトリックス状に配置する。ステップＳ３の境界配線接続削除工程は、他のセルの認識層と接して配置されたセルの認識層について、回路情報１を参照し、認識層によって接続された入出力機能配線が同電位であるか否かを判断する。同電位であった場合には、認識層を通常のセル内配線と同一の扱いとなるように認識層の属性を変更する。また、異電位の場合は、配線がオープンになるように認識層の属性を変更する。具体的に、ステップＳ３の境界配線接続削除工程では、セル列に沿った方向（第１の方向）で他のセルの認識層と接して配置されたセルの認識層について入出力機能配線が同電位であるか否かを判断する処理と、セル列に直交した方向（第２の方向）で他のセルの認識層と接して配置されたセルの認識層について入出力機能配線が同電位であるか否かを判断する処理とを行なう。ステップＳ４のレイアウト配線工程では、ステップＳ３により、認識層を用いてセル内配線のみで接続された配線を除き、回路情報１の情報に基づいて、セル間の配線を行い、マスクレイアウトを完成し、レイアウトデータ４として出力する。さらにこのレイアウトデータ４に基づいて、周知の方法により半導体基板上にトランジスタや配線が形成され、半導体装置の製造が完成する。
【００２７】
次に、図３から図７を用いて実施例１の半導体集積回路の配置配線に用いられるレイアウト用セルの構成について説明する。図３は、インバータセルの平面図である。図３（ａ）のインバータセルＩＮＶ１と図３（ｂ）のインバータセルＩＮＶ２とは、互いにトランジスタのチャンネル幅Ｗのサイズが異なるパターンを示したものである。どちらのインバータセルも同様に入力配線、出力配線、入出力配線のいずれかに接続された入出力配線をセルの境界部まで伸ばした構成となっている。なお、図３において、セルの境界部はセルを囲う矩形の破線で示される。図４から図９においても同様である。各セルは矩形で囲まれた破線内（セル境界内）にレイアウトパターンを備えている。また、図３（ｃ）のインバータセルＩＮＶ３はインバータセルＩＮＶ１の入力配線Ｉ１を中央に寄せセル面積を縮小させた例である。ただし、インバータセルＩＮＶ１、ＩＮＶ２がともに、縦方向の境界まで入力信号の配線が伸びており（ＩＵ１３、ＩＬ１４、ＩＵ２３、ＩＬ２４）、縦方向からも入力信号が接続できるのに対して、図３（ｃ）のインバータセルＩＮＶ３の入力信号は、横方向から入力信号が接続されるように構成されている点が異なる。なお、出力の取り出し口は、ＩＮＶ１、ＩＮＶ２と同様に横方向及び縦方向の両方向に存在するので、図３（ｃ）のＩＮＶ３は、横方向から入力された信号を縦方向に出力したい場合に用いることで、面積的にも配線的にも有利に働く。また、インバータセルＩＮＶ２に対してもインバータセルＩＮＶ３のように入力信号の接続口を制限し、入力配線形状を変更することでセル面積を抑えることができる。尚、本明細書では、図３から図７において、各々のセルについて破線で示した枠をセル境界と呼ぶ。
【００２８】
図３（ａ）のセルＩＮＶ１の入力配線Ｉ１には、セル境界まで伸ばした入力配線Ｉ１と同種の配線層で定義される認識層ＩＭ１１、ＩＭ１２、ＩＵ１３、ＩＬ１４を備えている。また、出力配線Ｏ１には、同様にセル境界まで伸ばした出力配線Ｏ１と同種の配線層で定義される認識層ＯＭ１１、ＯＭ１２、ＯＵ１３、ＯＵ１４、ＯＬ１５、ＯＬ１６を備えている。これらの認識層は、セル境界において各セルで決められた配線グリット上でセル境界に接するように、あらかじめ決められた位置に配置されている。なお、これらの認識層は境界部で接する他のセルの認識層と同電位か異電位かを判断することによって、属性を変更することができるように構成されている。したがって、認識層の属性を変更することによって、セルの認識層に接するほかのセルの認識層が同電位の信号であった場合には、認識層をセル内の他の配線と同じ配線データとして扱い、認識層の属性が変更されたセル内の他の配線と同一層の配線（認識層から変換された配線）によって他のセルと接続される。一方、隣接する他のセルの認識層が異電位の信号であった場合には、認識層は削除され、隣接する他のセルとは、その認識層を介して接続されることはない。インバータセルＩＮＶ２およびインバータセルＩＮＶ３もインバータセルＩＮＶ１と同様に各入出力機能配線に接続され、セル境界部に規格化された位置で接する認識層を備えている。この認識層が隣接配置された他のセルの認識層との電位の異同によって、認識層を介して他のセルと接続されたり、認識層が削除されたりするのは、インバータセルＩＮＶ１と同様である。
【００２９】
なお、図３（ｂ）において、認識層ＩＵ２３、ＩＭ２１、ＩＭ２２、ＩＬ２４はセルの入力配線Ｉ２に接続され、認識層ＯＵ２３、ＯＵ２４、ＯＵ２５、ＯＭ２１、ＯＭ２２、ＯＬ２６、ＯＬ２７、ＯＬ２８はセルの出力配線Ｏ２に接続されている。また、図３（ｃ）において、認識層ＩＭ３１、ＩＭ３２はセルの入力配線Ｉ３に接続され、認識層ＯＵ３３、ＯＵ３４、ＯＭ３１、ＯＭ３２、ＯＬ３５、ＯＬ３６はセルの出力配線Ｏ３に接続されている。
【００３０】
なお、これらのインバータセルは、セル内の配線のみを用いて他のセルの入出力機能配線と接続するためには、認識層を介さなければ、接続できないが、上層のセル間配線を入力配線（Ｉ１、Ｉ２、Ｉ３）、又は出力配線（Ｏ１、Ｏ２、Ｏ３）に接続すれば、認識層を用いなくとも他のセルと接続することができる。以下に述べる図４〜図７のセルでも同様である。
【００３１】
図４（ａ）、（ｂ）と図５（ａ）、（ｂ）は、実施例１によるＮＡＮＤセルの平面図である。図３（ａ）〜（ｃ）のインバータセルと同様に、セルの入出力機能配線に接続され、セルの境界に配線グリッド上で接する認識層を備える。この認識層は、セル内の配線と同種の配線層として定義される仮想的な配線である。図４（ａ）のＮＡＮＤ１においては、入力配線ＩＡ１には認識層ＩＭＡ１１と認識層ＩＭＡ１２を、入力配線ＩＡ２には認識層ＩＭＡ２１を、出力配線ＯＡ１には認識層ＯＭＡ１１と認識層ＯＵＡ１２と認識層ＯＵＡ１３と認識層ＯＵＡ１４と認識層ＯＬＡ１５と認識層ＯＬＡ１６と認識層ＯＬＡ１７を各入出力配線からセル境界まで伸ばして配置する。これらの認識層はセル境界部で接する他の認識層と同電位か異電位かによって属性を変更することができ、同電位である場合は配線の接続を保障するように設定する。また、これらの認識層はセルの境界部においては、決められた規則で配置位置を設定しておき、他のセルの認識層と接して配置することが可能なように構成されている。図４（ｂ）は、ＮＡＮＤセルＮＡＮＤ２の平面図である。ＮＡＮＤ１では入力配線に接続されたセル内配線（認識層）がセル境界の左右の辺に配置されているのに対し、ＮＡＮＤ２は、入力配線に接続されたセル内配線（認識層）は左右の一方にしか配置されておらず、他方に出力配線に接続された認識層を配置している。また、ＮＡＮＤ２の認識層はＮＡＮＤ１と同様の仕様とする。また、図５（ａ）は、図４（ａ）のＮＡＮＤ１の入力配線に接続される認識層を横方向の辺以外に配置したＮＡＮＤセルＮＡＮＤ３の平面図であり、図５（ｂ）は、図４（ｂ）のＮＡＮＤ２の入力配線に接続される認識層を横方向以外の辺に配置したＮＡＮＤセルＮＡＮＤ４の平面図である。図４のＮＡＮＤセルに対して図５のＮＡＮＤセルはそれぞれ入力配線に接続される認識層を上下の辺に設け、上下に接する他のセルからの入力信号の接続に利用できるようにしているため、セル間の接続自由度は増すが、セルの面積が大きくなる。従って、図４のＮＡＮＤセルと図５のＮＡＮＤセルとをそれぞれ使い分けて配置配線の最適化を行う。
【００３２】
なお、図４（ｂ）のＮＡＮＤセルＮＡＮＤ２では、認識層ＩＭＡ３１がセルの第１の入力配線ＩＡ３に接続され、認識層ＩＭＡ４１がセルの第２の入力配線ＩＡ４に接続され、認識層ＯＵＡ２３、ＯＵＡ２４、ＯＵＡ２５、ＯＭＡ２１、ＯＭＡ２２、ＯＬＡ２６、ＯＬＡ２７、ＯＬＡ２８がセルの出力配線ＯＡ２に接続されている。また、図５（ａ）のＮＡＮＤセルＮＡＮＤ３では、認識層ＩＵＡ５３、ＩＭＡ５１、ＩＭＡ５２、ＩＬＡ５４がセルの第１の入力配線ＩＡ５に接続され、認識層ＩＵＡ６２、ＩＭＡ６１がセルの第２の入力配線ＩＡ６に接続され、認識層ＯＵＡ３２、ＯＵＡ３３、ＯＵＡ３４、ＯＭＡ３１、ＯＬＡ３５、ＯＬＡ３６、ＯＬＡ３７がセルの出力配線ＯＡ３に接続されている。また、図５（ｂ）のＮＡＮＤセルＮＡＮＤ４では、認識層ＩＵＡ７２、ＩＭＡ７１がセルの第１の入力配線ＩＡ７に接続され、認識層ＩＭＡ８１、ＩＬＡ８２がセルの第２の入力配線ＩＡ８に接続され、認識層ＯＵＡ４３、ＯＵＡ４４、ＯＵＡ４５、ＯＭＡ４１、ＯＭＡ４２、ＯＬＡ４６、ＯＬＡ４７、ＯＬＡ４８がセルの出力配線ＯＡ４に接続されている。
【００３３】
図６（ａ）、（ｂ）と図７（ａ）、（ｂ）は、実施例１によるＮＯＲセルの平面図である。図３のインバータセル、図４、図５のＮＡＮＤセルと同様に、セルの入出力機能配線に接続され、セルの境界に配線グリッド上で接する認識層を備える。この認識層は、セル内の配線と同種の配線層として定義される仮想的な配線である。セルの境界部で接する他のセルの認識層と同電位か異電位かによって接続属性を変更され、配線として他のセルと接続されるか、又は削除される。
【００３４】
図６（ａ）のＮＯＲセルＮＯＲ１は入力配線ＩＲ１を右側に、入力配線ＩＲ２を左側に設け、それぞれ認識層を介して右側と左側に隣接するセルから接続できるように、認識層ＩＭＲ１１、認識層ＩＭＲ１２および認識層ＩＭＲ２１を配置する。図６（ｂ）のＮＯＲセルＮＯＲ２は、入力配線ＩＲ３および入力配線ＩＲ４のどちらも右側で接続できるように認識層ＩＭＲ３１および認識層ＩＭＲ４１を配置した例である。また、図７（ａ）のＮＯＲセルＮＯＲ３は図６（ａ）のＮＯＲセルＮＯＲ１の入力配線を横方向以外に接続できるように入力配線を追加した例である。また、図７（ｂ）のＮＯＲ４は図６（ｂ）のＮＯＲセルＮＯＲ２の入力配線を横方向以外に接続できるように入力配線を追加した例である。ＮＡＮＤセルのセルパターンと同様、図７（ａ）、（ｂ）のＮＯＲセルのレイアウトパターンは図６（ａ）、（ｂ）のＮＯＲセルのレイアウトパターンに比べてセル間の接続自由度は増すが、追加した入力配線分、セル面積が大きくなる。これらのセルをレイアウトのセル配置や配線の状態を考慮して使い分けをすることで、それぞれのセルのデメリットを緩和することができる。
【００３５】
なお、図６（ａ）のＮＯＲセルＮＯＲ１では、認識層ＩＭＲ１１、ＩＭＲ１２がセルの第１の入力配線ＩＲ１に接続され、認識層ＩＭＲ２１がセルの第２の入力配線ＩＲ２に接続され、認識層ＯＵＲ１２、ＯＵＲ１３、ＯＵＲ１４、ＯＭＲ１１、ＯＬＲ１５、ＯＬＲ１６、ＯＬＲ１７がセルの出力配線ＯＲ１に接続されている。また、図６（ｂ）のＮＯＲセルＮＯＲ２では、認識層ＩＭＲ３１がセルの第１の入力配線ＩＲ３に接続され、認識層ＩＭＲ４１がセルの第２の入力配線ＩＲ４に接続され、認識層ＯＵＲ２３、ＯＵＲ２４、ＯＵＲ２５、ＯＭＲ２１、ＯＭＲ２２、ＯＬＲ２６、ＯＬＲ２７、ＯＬＲ２８がセルの出力配線ＯＲ２に接続されている。
【００３６】
さらに、図７（ａ）のＮＯＲセルＮＯＲ３では、認識層ＩＵＲ５３、ＩＭＲ５１、ＩＭＲ５２、ＩＬＲ５４がセルの第１の入力配線ＩＲ５に接続され、認識層ＩＭＲ６１、ＩＬＲ６２がセルの第２の入力配線ＩＲ６に接続され、認識層ＯＵＲ３２、ＯＵＲ３３、ＯＵＲ３４、ＯＭＲ３１、ＯＬＲ３５、ＯＬＲ３６、ＯＬＲ３７がセルの出力配線ＯＲ３に接続されている。また、図７（ｂ）のＮＯＲセルＮＯＲ４では、認識層ＩＵＲ７２、ＩＭＲ７１がセルの第１の入力配線ＩＲ７に接続され、認識層ＩＭＲ８１、ＩＬＲ８２がセルの第２の入力配線ＩＲ８に接続され、認識層ＯＵＲ４３、ＯＵＲ４４、ＯＵＲ４５、ＯＭＲ４１、ＯＭＲ４２、ＯＬＲ４６、ＯＬＲ４７、ＯＬＲ４８がセルの出力配線ＯＲ４に接続されている。
【００３７】
なお、以上説明した図３〜図７のスタンダードセルは、認識層以外のセル内配線が、セル境界の内側にセル境界から一定以上距離を離して配線されている。したがって、どのようなセルをどのように隣接配置しても、認識層以外の配線は、他のセルのセル内配線と接することはない。したがって、異電位の認識層を削除すればセルの境界部と他のセルの境界部とを距離を置かずに密着して配置しても他のセルと異電位の配線が短絡されてしまうことはない。
【００３８】
また、図３〜図７のスタンダードセルは、いずれかも１個以上の入力配線と１個以上の出力配線を備えた組み合わせ回路のスタンダードセルであるが、これ以外にもバスにつながる入出力回路等入力配線又は出力配線以外に１つの又は複数の入出力配線を備えたスタンダートセルを設けてもよい。いずれのスタンダードセルも、入力配線、出力配線、入出力配線のうち、いずれかの配線である入出力機能配線を備えている。
【００３９】
次に、上述の図３〜図７のスタンダードセルを用い、図１（ａ）に示す隣接配置制約Ｆ１で隣接配置が指定された回路について、図２のフロー図に従って配置配線した結果を図８に示す。尚、図８は、図２のステップＳ１の隣接セル配置工程において、マトリックス状に配置されたスタンダードセルの一部を示すものである。また、図８は、基本的に、インバータ回路Ａとして図３（ａ）のインバータセルＩＮＶ１を、インバータ回路Ｄとして図３（ｂ）のインバータセルＩＮＶ２、ＮＡＮＤ回路Ｂとして図５（ｂ）のＮＡＮＤセルＮＡＮＤ４、ＮＯＲ回路Ｃとして図７（ａ）のＮＯＲセルＮＯＲ３を、それぞれ用いたものである。ただし、インバータセルＡ、ＮＯＲセルＣ、インバータセルＤは、それぞれ、ＩＮＶ１、ＮＯＲ３、ＩＮＶ２をミラー化して左右を反対にしたセルＩＮＶ１Ｍ、ＮＯＲ３Ｍ、ＩＮＶ２Ｍを用い、さらに、インバータセルＡ（ＩＮＶ１Ｍ）、ＮＡＮＤセルＢ（ＮＡＮＤ４）はそれぞれ天地逆にして１８０度回転して配置している。
【００４０】
図２の隣接セル配置工程ステップＳ１において、図１（ａ）の隣接配置制約Ｆ１で囲まれたインバータ回路Ａ、ＮＡＮＤ回路Ｂ、ＮＯＲ回路Ｃ、インバータＤの各入出力情報とインスタンス情報が抽出され、これらはセルを配置する際に極力セル境界を隣接させるように配置される。配置の際は入出力の関係から信号の流れ順に配置を優先させセルを配置していく。図８はその配置結果を示したものであり、隣接配置制約Ｆ１によって、各セルの境界を隣接させるようにセル配置する。ここで、スタンダードセル用のライブラリ内の全てのセルを予め上述のとおり入力配線及び出力配線の少なくともどちらか一方とセルの上下端との間に認識層を設けたセルとしておいてもよいし、ライブラリ内のセルは従来のスタンダードセルと同一の構成としておき、隣接配置制約Ｆ１で囲まれたブロックのレイアウトに使用するセルのみをセルの配置前に選択的に上述のとおり入力配線及び出力配線の少なくともどちらか一方とセルの上下端との間に認識層を設けたセルとしてもよい。どちらの場合でも、隣接配置制約Ｆ１で囲まれたブロックのセルを配置した時点で、入力配線及び出力配線の少なくともどちらか一方とセルの上下端との間に認識層を設けたセルとなっていればよい。セルの境界部においては、ある一定の配線ピッチに規格化された認識層が各セルの入出力配線と繋がるようにして接している。図８でセルＡとセルＢとの境界で接している認識層ＩＭ１１と認識層ＩＭＡ８１はセルの入出力関係で同電位となるため、配線をショートさせるように各認識層の属性を変更する。セルＡとセルＢとの境界で接している認識層ＩＭ１２と認識層ＩＭＡ７１はセルの入出力関係では異電位となるため、配線をショートさせないように各認識層の属性を変更する。同様に、セルＡとセルＣとの境界、セルＢとセルＣとの境界、セルＢとセルＤとの境界、及び、セルＣとセルＤとの境界においても、各々の境界で接している認識層の属性を、入出力関係に応じてショート又はオープンに変更する。その結果、図８に示すように、各セルの境界で接している認識層が同電位か異電位かで配線の接続パターンが形成され、入力ＩＮＡ、ＩＮＢから出力ＯＵＴＣまでの一連の入出力接続がセル内で用意した認識層で完了する。すなわち、認識層によってショートされた配線は、すべてセル内の認識層であり、セルを配置する前に各セルに存在していたデータである。同電位になる他のセルの認識層を接するように配置することにより、セルのデータ以外のセル間の配線を用いなくとも隣接するセル間を接続することができる。
【００４１】
次に、図８、図９を用いてスタンダードセル周辺の配線構造について説明する。図８に示すように、スタンダードセル周辺には、各セル列が延伸する方向に沿って延びる電源配線が配置される。電源配線には、グランド配線を含む。具体的には、第２配線層の電源配線Ｍ２（ＶＤＤ）と第２配線層のグランド配線Ｍ２（ＧＮＤ）が含まれる。図９は、実施例１のスタンダートセルを用いた半導体集積回路の立体構造を示す図面である。図９（ａ）は、図３（ｂ）のインバータセルＩＮＶ２について、第１配線層以下の構造を示す平面図であり、図９（ｂ）は、図９（ａ）にビアＶ１と第２配線層を配線した後の平面図であり、図９（ｃ）は、そのＣＣ’断面図である。図９（ｂ）では、ビアＶ１及び第２配線層と第１配線層以下の構造との相対位置がわかるように、第２配線層を半透明にして表示している。また、図９（ｃ）では、層間絶縁膜及びゲート配線層は省略している。図９に示すように、スタンダードセルへの電源、グランドの供給は、第２配線層Ｍ２から行われる。電源ＶＤＤは、第２配線層の電源配線Ｍ２（ＶＤＤ）からビアＶ１を介して第１配線層の電源配線Ｍ１（ＶＤＤ）に配線され、さらにそこからＰＭＯＳトランジスタのソースとなるＰ型拡散層Ｐ＋に給電される。また、グランドＧＮＤは、第２配線層のグランド配線Ｍ２（ＧＮＤ）からビアＶ１を介して第１配線層のグランド配線Ｍ１（ＧＮＤ）に配線され、さらにそこからＮＭＯＳトランジスタのソースとなるＮ型拡散層Ｎ＋に給電される。また、Ｍ２−１〜Ｍ２−３は、離れたセル間の配線に用いられる第２配線層の配線である。なお、この実施例では、第１配線層はタングステンの配線層で、セル内の配線に用いられる。また、第２配線層はアルミ配線層である。また、第２配線層の上にもさらに配線層を設けて離れたセル間の接続や、電源やグランド配線の強化に用いてもよい。上記構成によれば、各スタンダードセルへの電源の供給は第２配線層Ｍ２を用いて行うので、隣接して並んで配置された他のセル列のセルともセル内の配線（第１配線Ｍ１）のみを用いて接続することができる。すなわち、セル内配線（第１配線層）をセル列が延びる方向とは直交する方向（図９では左右方向）にセル境界の端まで延ばして配線してもセルへの電源、グランドの供給が妨げられることはない。
【実施例２】
【００４２】
なお、上記実施例１の半導体集積回路の自動配置配線方法は、ＥＷＳやパーソナルコンピュータ等の汎用的なコンピュータ上で動作するコンピュータプログラムによっても実行することが可能である。図２のフロー図において、回路情報１、セル情報２、セル隣接情報３は、コンピュータの記憶装置にファイルとして格納し、この記憶装置に格納した情報に基づいて、コンピュータプログラムにより、ステップＳ１〜Ｓ４の隣接セル配置工程、セル配置工程、境界配線接続削除工程、レイアウト配線工程の処理を進めることができる。また、各工程でのレイアウト途中の情報もレイアウトデータ４又は、図示しない一時的な保存ファイルを用いて記憶することにより処理を進めることができる。また、コンピュータプログラムは、インターネット等の通信回線を通じてコンピュータにインストールすることもできるし、ＤＶＤ、ＣＤ、フラッシュメモリなどの記憶媒体を介してコンピュータにインストールすることができる。
【００４３】
また、セル情報２には、セル境界での認識層の位置及び認識層が接続される入出力機能配線名の情報が含まれており、この情報を用いて、ステップＳ１の隣接セル配置工程では、複数のセルの同電位の入出力機能配線につながる認識層が互いに接するように配置することもできる。また、セル情報２には、同じ機能を有するセルについて認識層の位置や数について異なる複数種類のセルを設け、隣接セル配置工程では、認識層を用いてセル内配線のみによってセル間を接続することを考慮し、同じ機能を有する複数種類のセルの中から最適なセルを選択してもよい。たとえば、インバータ回路であれば、図３（ａ）のＩＮＶ１を用いるか、図３（ｃ）のＩＮＶ３を用いるか、さらには、ＩＮＶ１やＩＮＶ２の右左を反転させ、ミラー化したセルを用いるか選択してもよい。ＮＯＲ回路やＮＡＮＤ回路についても同様である。
【００４４】
また、ステップＳ３の境界配線接続削除工程では、ステップＳ１又はステップＳ２でセルが配置された位置の情報と、セル情報に含まれる認識層の位置及び認識層が接続される入出力機能配線の情報によって、認識層を介して互いに接続されることになるセルとその入出力機能配線を認識することができる。これが、回路情報１に含まれる回路の接続情報と一致すれば、認識層によるセル内配線によってセル間を接続するように、認識層の属性を変更し、認識層のデータが実配線データに変換されて、セル内の配線のみによって、隣接するセルの入出力機能配線同士が接続される。一方、回路情報１に含まれない接続関係であれば、認識層をそのまま接続してしまうと異電位の信号がショートしてしまうことになるので、その認識層のデータが実配線データに変換されないように認識層の属性を変更し配線データからは、その認識層のデータは削除される。
【００４５】
また、セルライブラリの情報に元々認識層が含まれていない場合には、ステップＳ１の隣接セル配置工程において、セル隣接情報３と回路情報１を参照して隣接配置する必要があるセルを抽出し、隣接配置する必要があるセルについて、認識層のデータの含まれないセル情報から認識層のデータを付加したセル情報のデータを生成して認識層を付加したセル情報をセル情報２として格納し、後の処理を進めることができる。
【００４６】
以上の実施例では、特に、図１（ａ）を例に入力信号が２系統以上あり、単一のセル列に配置した場合は、配線が長くなってしまう回路の例について、説明した。これ以外にも、出力信号が複数系統あり、分岐した複数の信号にそれぞれゲートを付加しなければならない場合にも、同様に、単一のセル列に配置すると、配線が長くなってしまう場合がある。この様な場合にも、本発明を用いて、複数のセル列に配置されたセルについてセル内配線のみを用いて配線接続することができる。
【００４７】
特に、本発明においては、セルを異なるセル列に配置する場合においても、セル配置をした段階で下位の配線でセル境界の接続を行うことができ、隣接配線の接続を考慮したセル配置の最適化をすることができる。したがって、上位配線で接続する必要な配線をできるだけ減らすことができ、レイアウトで配線する上位配線の配線エリアの自由度が高くなり、配線効率があがる。
【００４８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４９】
１：回路情報
２：セル情報
３：セル隣接情報
４：レイアウトデータ
Ａ、Ｄ：インバータ回路
Ｂ：ＮＡＮＤ回路
Ｃ：ＮＯＲ回路
ｎｅｔＡ、ｎｅｔＢ、ｎｅｔＣ：出力信号
Ｆ１：隣接配置制約
ＩＵ１３、ＩＵ２３、ＩＭ１１、ＩＭ１２、ＩＭ２１、ＩＭ２２、ＩＭ３１、ＩＭ３２、ＩＬ１４、ＩＬ２４、ＯＵ１３、ＯＵ１４、ＯＵ２３、ＯＵ２４、ＯＵ２５、ＯＵ３３、ＯＵ３４、ＯＭ１１、ＯＭ１２、ＯＭ２１、ＯＭ２２、ＯＭ３１、ＯＭ３２、ＯＬ１５、ＯＬ１６、ＯＬ２６、ＯＬ２７、ＯＬ２８、ＯＬ３５、ＯＬ３６、ＩＵＡ５３、ＩＵＡ６２、ＩＵＡ７２、ＩＭＡ１１、ＩＭＡ１２、ＩＭＡ２１、ＩＭＡ３１、ＩＭＡ４１、ＩＭＡ５１、ＩＭＡ５２、ＩＭＡ６１、ＩＭＡ７１、ＩＭＡ８１、ＩＬＡ５４、ＩＬＡ８２、ＯＵＡ１２、ＯＵＡ１３、ＯＵＡ１４、ＯＵＡ２３、ＯＵＡ２４、ＯＵＡ２５、ＯＵＡ３２、ＯＵＡ３３、ＯＵＡ３４、ＯＵＡ４３、ＯＵＡ４４、ＯＵＡ４５、ＯＭＡ１１、ＯＭＡ２１、ＯＭＡ２２、ＯＭＡ３１、ＯＭＡ４１、ＯＭＡ４２、ＯＬＡ１５、ＯＬＡ１６、ＯＬＡ１７、ＯＬＡ２６、ＯＬＡ２７、ＯＬＡ２８、ＯＬＡ３５、ＯＬＡ３６、ＯＬＡ３７、ＯＬＡ４６、ＯＬＡ４７、ＯＬＡ４８、ＩＵＲ５３、ＩＵＲ７２、ＩＭＲ１１、ＩＭＲ１２、ＩＭＲ２１、ＩＭＲ３１、ＩＭＲ４１、ＩＭＲ５１、ＩＭＲ５２、ＩＭＲ６１、ＩＭＲ７１、ＩＭＲ８１、ＩＬＲ５４、ＯＵＲ１２、ＯＵＲ１３、ＯＵＲ１４、ＯＵＲ２３、ＯＵＲ２４、ＯＵＲ２５、ＯＵＲ３２、ＯＵＲ３３、ＯＵＲ３４、ＯＵＲ４３、ＯＵＲ４４、ＯＵＲ４５、ＯＭＲ１１、ＯＭＲ２１、ＯＭＲ２２、ＯＭＲ３１、ＯＭＲ４１、ＯＭＲ４２、ＯＬＲ１５、ＯＬＲ１６、ＯＬＲ１７、ＯＬＲ２６、ＯＬＲ２７、ＯＬＲ２８、ＯＬＲ３５、ＯＬＲ３６、ＯＬＲ３７、ＯＬＲ４６、ＯＬＲ４７、ＯＬＲ４８、ＯＬＲ６２、ＯＬＲ８２：認識層（仮想境界配線）
Ｉ１、Ｉ２、Ｉ３、ＩＡ１、ＩＡ２、ＩＡ３、ＩＡ４、ＩＡ５、ＩＡ６、ＩＡ７、ＩＡ８、ＩＲ１、ＩＲ２、ＩＲ３、ＩＲ４、ＩＲ５、ＩＲ６、ＩＲ７、ＩＲ８：入力配線
Ｏ１、Ｏ２、Ｏ３、ＯＡ１、ＯＡ２、ＯＡ３、ＯＡ４、ＯＲ１、ＯＲ２、ＯＲ３、ＯＲ４：出力配線
Ｍ１（ＶＤＤ）：第１配線層の電源配線
Ｍ１（ＧＮＤ）：第１配線層のグランド配線
Ｍ２（ＶＤＤ）：第２配線層の電源配線
Ｍ２（ＧＮＤ）：第２配線層のグランド配線
Ｍ２−１、Ｍ２−２、Ｍ２−３、Ｍ２−４：第２配線層の配線
Ｖ１：第１配線層の配線と第２配線層の配線とを接続するビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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