(57)【要約】【課題】  従来よりも受光感度が向上する固体撮像素子を提供する。【解決手段】  固体撮像素子において、半導体基板１０と、半導体基板１０の表面及びその近傍に形成された第１のウエル１３と、半導体基板１０の表面及びその近傍に第１のウエル１３を囲って形成された第２のウエル１２と、半導体基板１０の表面及びその近傍に第２のウエル１２を囲って形成された第３のウエル１１と、少なくとも第１〜第３のウエル１３〜１１のいずれかの表面から突出する細長形状部１５と、細長形状部１５が突出する表面及びその近傍に、細長形状部１５に離間して形成されたドレイン１６と、を備えている。細長形状部１５は、その先端部に設けられたソース３３と、細長形状部１５が突出する表面とソース３３との間の領域にソース３３に離間して設けられたゲート３１と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面及びその近傍に形成された第１のウエルと、
前記半導体基板の表面及びその近傍に前記第１のウエルを囲って形成された第２のウエルと、
前記半導体基板の表面及びその近傍に前記第２のウエルを囲って形成された第３のウエルと、
少なくとも前記第１のウエル，前記第２のウエル，及び前記第３のウエルのいずれかの表面から突出する細長形状部と、
前記細長形状部が突出する表面及びその近傍に、前記細長形状部に離間して形成されたドレインと、
を備え、
前記細長形状部は、その先端部に設けられたソースと、前記細長形状部が突出する表面と前記ソースとの間の領域に前記ソースに離間して設けられたゲートと、を有することを特徴とする固体撮像素子。
【請求項２】
複数の画素が規則的に配列された画素領域を有し、
前記第１のウエル，前記第２のウエル，前記第３のウエル，前記細長形状部，前記ドレインは、前記画素領域に前記画素毎に設けられていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第１のウエルは外部から前記第１のウエルに入射した光の青色成分を光電変換する領域であり、前記第２のウエルは外部から前記第２のウエルに入射した光の緑色成分を光電変換する領域であり、前記第３のウエルは外部から前記第３のウエルに入射した光の赤色成分を光電変換する領域であることを特徴とする請求項１または２に記載の固体撮像素子。
【請求項４】
前記第２のウエルは、前記画素毎に複数の領域に分割されて設けられていることを特徴とする請求項２記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換により発生した電荷の数をカウントして出力するフォトンカウンタ型の固体撮像素子に関する。
【背景技術】
【０００２】
フルカラー画像を単板で撮像する撮像装置に用いられる固体撮像素子の一例が特許文献１及び２に開示されている。
特許文献１及び２に開示されている固体撮像素子は、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の光をそれぞれ受光する受光領域を画素毎に有し、各色の光がこれらに対応する受光領域で光電変換されることにより発生した電荷をカウントするものであり、フォトンカウンタ型の固体撮像素子と称す。
フォトンカウンタ型の固体撮像素子は、電荷を１つずつカウントすることができるので、電荷を電流値として検知する電流検知方式の固体撮像素子よりも受光感度を向上させることができる。
【０００３】
特許文献１に開示されている固体撮像素子は、非常に小さい容量の容量部に電荷を導き、それをポテンシャルの変化として検出するものである。
特許文献２に開示されている固体撮像素子は、アバランシェ・フォトダイオードを用いて電荷を増幅させ、それを抵抗部に流して電圧の変化として検出するものである。
【０００４】
ところで、各色の受光領域にこれらに対応するカラーフィルタを配置する場合、各色の受光領域を各カラーフィルタに対応させて別々に形成しなければならないので、各色の受光領域の面積がそれぞれ小さくなり各色の受光感度が悪化するため、その改善が望まれている。
【０００５】
カラーフィルタを用いない固体撮像素子の一例が特許文献３に開示されている。
特許文献３に開示されている固体撮像素子は、各色の受光領域を基板の厚さ方向に形成した３重ウエル構造を有するものである。３重ウエルは各色の受光領域の深さが各色の光の波長に応じて設定されている。各色の受光領域の光電変換により発生した電荷は電流として検出される。
３重ウエル構造を有する固体撮像素子では、各色の受光領域をそれらの深さ方向に各色の光の波長に応じて重ねて形成するため、各色の受光領域の面積をそれぞれ大きくすることができる。そのため、カラーフィルタを用いた固体撮像素子よりも受光感度を向上させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５３１２号公報
【特許文献２】特公平７−９９８６８号公報
【特許文献３】特表２００２−５１３１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、フォトンカウンタ型の固体撮像素子に３重ウエル構造を組み合わせたときの課題について説明する。
【０００８】
３重ウエル構造において、最も内側のウエルは外側の他の２つのウエルに囲まれているため、この最も内側のウエルで発生した電荷を取り出すことは難しい。同様に、最も内側のウエルを囲う中央のウエルはその外側のウエルに囲まれているため、この中央のウエルで発生した電荷を取り出すことは難しい。即ち、従来の３重ウエル構造において電荷が取り出せるのは最も外側のウエルのみである。
従って、特許文献１に開示されている固体撮像素子では、電荷を検出するフォトン検出部が受光領域の外側に形成されているので、これに特許文献３に開示されている３重ウエル構造を単に組み合わせただけでは各ウエルで発生した電荷を取り出すことは難しい。
【０００９】
一方、特許文献２に開示されている固体撮像素子では、各ウエルで発生した電荷を取り出すことは可能であるが、アバランシェ・フォトダイオードは高電界を用いるので、３重ウエル構造の各ウエルに高電界を形成すると互いに隣接するウエル間でブレークダウンしてしまう。そのため、特許文献２に開示されている固体撮像素子に特許文献３に開示されている３重ウエル構造を組み合わせることは難しい。
【００１０】
そこで、本発明は、上述した課題に鑑みてなされたものであり、従来よりも受光感度が向上する固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明は次の固体撮像素子を提供する。
１）半導体基板（１０）と、前記半導体基板の表面及びその近傍に形成された第１のウエル（１３）と、前記半導体基板の表面及びその近傍に前記第１のウエルを囲って形成された第２のウエル（１２）と、前記半導体基板の表面及びその近傍に前記第２のウエルを囲って形成された第３のウエル（１１）と、少なくとも前記第１のウエル，前記第２のウエル，及び前記第３のウエルのいずれかの表面から突出する細長形状部（１５）と、前記細長形状部が突出する表面及びその近傍に、前記細長形状部に離間して形成されたドレイン（１６）と、を備え、前記細長形状部は、その先端部に設けられたソース（３３）と、前記細長形状部が突出する表面と前記ソースとの間の領域に前記ソースに離間して設けられたゲート（３１）と、を有することを特徴とする固体撮像素子（１）。
２）複数の画素が規則的に配列された画素領域（２）を有し、前記第１のウエル，前記第２のウエル，前記第３のウエル，前記細長形状部，前記ドレインは、前記画素領域に前記画素毎に設けられていることを特徴とする１）記載の固体撮像素子。
３）前記第１のウエルは外部から前記第１のウエルに入射した光の青色成分を光電変換する領域であり、前記第２のウエルは外部から前記第２のウエルに入射した光の緑色成分を光電変換する領域であり、前記第３のウエルは外部から前記第３のウエルに入射した光の赤色成分を光電変換する領域であることを特徴とする１）または２）に記載の固体撮像素子。
４）前記第２のウエルは、前記画素毎に複数の領域に分割されて設けられていることを特徴とする２）記載の固体撮像素子。
【発明の効果】
【００１２】
本発明によれば、従来の固体撮像素子よりも受光感度が向上するという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る固体撮像素子の実施例１における全体構成図である。
【図２】実施例１の固体撮像素子の画素領域における１画素の構成を模式的に示す平面図である。
【図３】実施例１の固体撮像素子の画素領域における１画素の構成を模式的に示す断面図であり、図３（ａ）は図２中のＡ１−Ａ２線における断面図、図３（ｂ）は図２中のＢ１−Ｂ２線における断面図である。
【図４】実施例１の固体撮像素子における各センサ部の構成を模式的に示す断面図であり、図４（ａ）は赤色（Ｒ）光用センサ部、図４（ｂ）は緑色（Ｇ）光用センサ部、図４（ｃ）は青色（Ｂ）光用センサ部の構成をそれぞれ示す断面図である。
【図５】実施例１の固体撮像素子におけるＧ光用センサ部の不純物プロファイルを示す図である。
【図６】図５に示した不純物プロファイルにおいて、電荷集中領域（ゲート）にホール（電荷）がある場合とない場合とのソース電圧とソース電流との関係を示す図である。
【図７】実施例１の固体撮像素子の電荷集中領域（ゲート）におけるソース電圧とホール数との関係を示す図である。
【図８】実施例１の固体撮像素子におけるＧセンサ回路の回路構成とＧセンサ回路に接続される各配線とＧ光用センサ部との関係を示す模式的回路図である。
【図９】実施例１の固体撮像素子におけるＧセンサ回路の動作方法を説明するためのタイミングチャートである。
【図１０】実施例１の固体撮像素子におけるＧセンサ回路の動作によってＧ光用センサ部のゲートがリセットされたときのリセット特性を示すものである。
【図１１】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１２】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１３】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１４】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１５】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１６】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１７】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１８】実施例１の固体撮像素子の製造方法を説明するための模式式断面図である。
【図１９】実施例２の固体撮像素子の画素領域における１画素の構成を模式的に示す平面図である。
【図２０】実施例２の固体撮像素子の画素領域における１画素の構成を模式的に示す断面図である。
【図２１】実施例３の固体撮像素子の画素領域における１画素の構成を模式的に示す平面図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態を、好ましい実施例である実施例１〜３により図１〜図２１を用いて説明する。
【００１５】
［実施例１］
本発明に係る固体撮像素子の実施例１について図１〜図１８を用いて説明する。
【００１６】
図１に示すように、固体撮像素子１は、複数の画素がマトリクス状に配置された画素領域２と、画素領域２から出力される各画素信号を処理する信号処理回路部３と、信号処理回路部３で処理された信号を外部に出力する出力回路部４と、画素領域２の各画素を駆動するドライバ部５と、電源及び電源の出力を制御する制御回路を含む電源部６と、を有して構成されている。
【００１７】
図２及び図３に示すように、画素領域２は、ｐ型の半導体基板１０の表面及びその近傍に形成されている。また、画素領域２は、１画素毎に、ｎ型の第１ウエル１１、ｐ型の第２ウエル１２、及びｎ型の第３ウエル１３を有する。
第２ウエル１２は第３ウエル１３を囲うように形成されており、第１ウエル１１は第２ウエル１２を囲うように形成されている。
第１ウエル１１〜第３ウエル１３のうち、半導体基板１０の表面から最も深い位置までの領域に形成されている第１ウエル１１は、赤色（Ｒ）光，緑色（Ｇ）光，及び青色（Ｂ）光のうち最も波長の長いＲ光を受光してこれを光電変換するＲ光用の光電変換領域である。
また、半導体基板１０の表面から最も浅い位置に形成されている第３ウエル１３は、最も波長の短いＢ光を受光してこれを光電変換するＢ光用の光電変換領域である。
また、第１ウエル１１と第３ウエル１３との間に形成されている第２ウエル１２は、波長がＲ光よりも短くＢ光よりも長いＧ光を受光してこれを光電変換するＧ光用の光電変換領域である。
【００１８】
第１ウエル１１の表面及びその近傍には、第１細長形状部１５と、第１細長形状部１５に離間して設けられたｐ＋型の第１アキュムレーション層１６とを有するＲ光用センサ部１７が形成されている。
第２ウエル１２の表面及びその近傍には、第２細長形状部１９と、第２細長形状部１９に離間して設けられたｎ＋型の第２アキュムレーション層２０とを有するＧ光用センサ部２１が形成されている。
第３ウエル１３の表面及びその近傍には、第３細長形状部２３と、第２細長形状部２３に離間して設けられたｐ＋型の第３アキュムレーション層２４とを有するＢ光用センサ部２５が形成されている。
【００１９】
また、画素領域２は、１画素毎に、上述した第１ウエル１１，第２ウエル１２，及び第３ウエル１３が形成されている領域とは異なる領域に、Ｒセンサ回路２７，Ｇセンサ回路２８，及びＢセンサ回路２９が形成されている。
【００２０】
図４（ａ）に示すように、第１細長形状部１５は、第１ウエル１１上に順次形成された、第１のシリコン部３０、ｐ＋型の電荷集中領域であるゲート３１、第２のシリコン部３２、及びソース３３を有する。
第１アキュムレーション層１６は、Ｒ光用センサ部１７のドレインとして機能し、Ｒ光用センサ部１７は、ゲート３１，ソース３３，及びドレイン（第１アキュムレーション層）１６により、ジャンクションＦＥＴ（Field effect transistor）として機能する。
【００２１】
図４（ｂ）に示すように、第２細長形状部１９は、第２ウエル１２上に順次形成された、第１のシリコン部４０、ｐ＋型の電荷集中領域であるゲート４１、第２のシリコン部４２、及びソース４３を有する。
第２アキュムレーション層２０は、Ｇ光用センサ部２１のドレインとして機能し、Ｇ光用センサ部２１は、ゲート４１，ソース４３，及びドレイン（第２アキュムレーション層）２０により、ジャンクションＦＥＴとして機能する。
【００２２】
図４（ｃ）に示すように、第３細長形状部２３は、第３ウエル１３上に順次形成された、第１のシリコン部５０、ｐ＋型の電荷集中領域であるゲート５１、第２のシリコン部５２、及びソース５３を有する。
第３アキュムレーション層２４は、Ｂ光用センサ部２５のドレインとして機能し、Ｂ光用センサ部２５は、ゲート５１，ソース５３，及びドレイン（第３アキュムレーション層）２４により、ジャンクションＦＥＴとして機能する。
【００２３】
実施例１では、第１細長形状部１５の長さＬ１５，第２細長形状部１９の長さＬ１９，及び第３細長形状部２３の長さＬ２３をそれぞれ０．２μｍとし、第１細長形状部１５の幅Ｗ１５，第２細長形状部１９の幅Ｗ１９，及び第３細長形状部２３の幅Ｗ２３をそれぞれ０．０１μｍとした。また、第２のシリコン部３２，４２，５２の長さＬ３２，Ｌ４２，Ｌ５２をそれぞれ０．１μｍとした。また、第１アキュムレーション層１６の厚さｔ１６，第２アキュムレーション層２０の厚さｔ２０，及び第３アキュムレーション層２４の厚さｔ２４をそれぞれ０．１μｍとした。
【００２４】
ここで、固体撮像素子１のＲ光用センサ部１７，Ｇ光用センサ部２１，及びＢ光用センサ部２５のうち、代表例として、Ｇ光用センサ部２１の不純物プロファイルを図５に示す。
図５は、Ｇ光用センサ部２１の不純物プロファイル（シミュレーション値）を示す図であり、縦軸は不純物濃度を示し、横軸は第２細長形状部１９の先端を０（ゼロ）基準としてその長手方向の位置を示す。なお、図５の縦軸において、例えば“１．０ｅ＋１２”の表記は“１．０×１０１２（ｃｍ−３）”を簡略化して表したものであり、“１．０ｅ＋１６”の表記は“１．０×１０１６（ｃｍ−３）”を簡略化して表したものである。また、シミュレーションの条件（ソース用の不純物注入条件）として、ソース用不純物（ドーパント）を砒素（Ａｓ）、加速電圧を５０ＫｅＶ，ドーズ量を１×１０１４ｃｍ−２とし、電荷集中領域（ゲート）４１の不純物濃度を２×１０１８ｃｍ−３としている。
【００２５】
次に、上述した不純物プロファイルにおいて、電荷集中領域（ゲート）４１にホール（電荷）がある場合とない場合とのソース電圧とソース電流との関係を図６に示す。
図６は、図５に示した不純物プロファイルにおいて、電荷集中領域（ゲート）にホール（電荷）がある場合とない場合とのソース電圧とソース電流との関係を示す図である。なお、図６の縦軸において、例えば“１．Ｅ−２２”の表記は“１．０×１０−２２（Ａ）”を簡略化して表したものであり、“１．Ｅ−１６”の表記は“１．０×１０−１６（Ａ）”を簡略化して表したものである。
図６に示すように、ソースにマイナスの電圧を印加するとソース電流が発生する。ホール（電荷）がある場合はホールがない場合に比べてソース電流の値が約５桁大きくなり、大きな増幅率が得られることがわかる。
【００２６】
次に、電荷集中領域（ゲート）４１におけるソース電圧とホール数との関係を図７に示す。
図７は、電荷集中領域（ゲート）におけるソース電圧とホール数との関係を示す図である。ホール数は、電荷集中領域の体積と電荷集中領域における電荷濃度とから電荷集中領域における全電荷量を算出し、それをホール１個の電荷量で除算することにより算出したものである。
なお、ホール数は、通常、正の整数（自然数）で表されるが、図７ではソース電圧とホール数との関係をわかりするために小数点以下を四捨五入せずに表している。
図７に示すように、ホール数は、ソース電圧が−０．２Ｖ〜−２．１８Ｖの範囲内では２個以下になり、ソース電圧が−１．３Ｖ〜−２．０５Ｖの範囲内では１個以下になる。
【００２７】
以上、Ｇ光用センサ部２１について詳細に説明したが、Ｒ光用センサ部１７及びＢ光用センサ部２５についても、Ｇ光用センサ部２１に対して、ｐ型とｎ型の導電型を逆にし、印加する電圧の方向を逆にすることにより、Ｇ光用センサ部２１と同様の効果を得ることができる。
【００２８】
従って、上述した固体撮像素子１によれば、電荷集中領域（ゲート）におけるホール数が１個や２個といった非常に少ないホール数（電荷量）の場合においても、高い増幅率で大きなソース電流を得ることができる。
【００２９】
次に、固体撮像素子１のＲセンサ回路２７，Ｇセンサ回路２８，及びＢセンサ回路２９のうち、代表例としてＧセンサ回路２８の回路構成及びその動作方法について図８及び図９を用いて説明する。
図８は、固体撮像素子１のＧセンサ回路２８の回路構成とＧセンサ回路２８に接続される各配線とＧ光用センサ部２１との関係を模式的に示す回路図である。図９は、Ｇセンサ回路２８の動作方法を説明するためのタイミングチャートである。
【００３０】
図８に示すように、Ｇセンサ回路２８は、コンデンサＣ１，第１〜第３のスイッチＳＷ１〜ＳＷ３，ｐ型ＭＯＳＦＥＴ｛Metal-Oxide-Semiconductor Field-Effect Transistor（電界効果トランジスタの一種）｝６１，ｎ型ＭＯＳＦＥＴ６２，デジタル信号処理回路６３，及びアンプ６４を有して構成されている。
第１のスイッチＳＷ１は、セットスイッチであり、Ｇ光用センサ部２１｛図４（ｂ）参照｝のソース４３の電位を所定の電圧（例えば０Ｖ）にするためのスイッチである。
第２のスイッチＳＷ２は、リセットスイッチであり、ソース４３に所定の電圧（例えば−５Ｖ）を印加してゲート４１の電荷を排出するためのスイッチである。
ｐ型ＭＯＳＦＥＴ６１及びｎ型ＭＯＳＦＥＴ６２は、これらでインバータの機能を有し、電荷の有無の結果を後段のデジタル信号処理回路６３で処理できるようにパルス信号に変換するものである。
デジタル信号処理回路６３は、パルス信号を例えばカウンタ回路等によりデジタル化してこれをメモリに記憶するものである。なお、デジタル信号処理回路６３を単に１ビット以上のメモリとしてもよい。
第３のスイッチＳＷ３は、選択スイッチであり、第３のスイッチＳＷ３により選択された画素信号がアンプ６４を介して出力線６５に出力される。
【００３１】
Ｇ光用センサ部２１のソース４３は、コンデンサＣ１，第１のスイッチＳＷ１，及び第２のスイッチＳＷ２の各一端側，並びにインバータを構成しているｐ型ＭＯＳＦＥＴ６１及びｎ型ＭＯＳＦＥＴ６２のゲート共通接続点に接続されている。
また、Ｇ光用センサ部２１のドレイン（第２アキュムレーション層）２０は、画素外からこのドレイン２０に例えば０．６Ｖの電圧が印加される配線に接続されている。
【００３２】
コンデンサＣ１の容量は例えば１×１０−１８Ｆであり、他端側は接地されている。
第１のスイッチＳＷ１の他端側は例えば０Ｖの配線に接続されており、第２のスイッチＳＷ２の他端側は例えば−５Ｖの電圧が印加される配線に接続されている。また、第１のスイッチＳＷ１はセット配線に、第２のスイッチＳＷ２はリセット配線にそれぞれ接続されており、セット配線に画素外から電圧を印加することによって第１のスイッチＳＷ１をオン状態（またはオフ状態）にすることができ、リセット配線に外部から電圧を印加することによって第２のスイッチＳＷ２をオン状態（またはオフ状態）にすることができる。
【００３３】
インバータの出力端子であるｐ型ＭＯＳＦＥＴ６１及びｎ型ＭＯＳＦＥＴ６２の各ドレイン共通接続点はデジタル信号処理回路（メモリ）６３に接続されており、ｐ型ＭＯＳＦＥＴ６１のソースは例えば１．２Ｖの電圧が印加される配線に接続されており、ｎ型ＭＯＳＦＥＴ６２のソースは接地されている。
デジタル信号処理回路６３からの出力信号は第３のスイッチＳＷ３とアンプ１１８とを直列に介して出力線６５より画素外に出力される。
【００３４】
次に、上述したＧセンサ回路２８の動作について、図８と共に図９のタイミングチャートを用いて説明する。ここでは説明をわかりやすくするために、デジタル信号処理回路６３を単純な１ビットのメモリとする。
【００３５】
まず、図９（Ａ），（Ｆ）にハイレベルで模式的に示すように、第１のスイッチＳＷ１をオン状態にしてＧ光用センサ部２１のソース４３を０Ｖにセットする。
この状態のときに光電変換領域（第２ウエル）１２に光が入射すると光電変換により電荷が発生する。この電荷はドレイン（第２アキュムレーション層）２０に吸収され、ホールがＧ光用センサ部２１のゲート４１に向かって移動する。このホール数に応じた電荷がコンデンサＣ１に蓄積される。
【００３６】
図９（Ｃ）に示すように、電荷の蓄積によってソース電圧Ｖｓは０Ｖから０.６Ｖに増大していく。
ソース電圧Ｖｓが所定の電圧（例えば０.４Ｖ）に達すると、インバータを構成しているｐ型ＭＯＳＦＥＴ６１がオン状態からオフ状態に反転し、ｎ型ＭＯＳＦＥＴ６２がオフ状態からオン状態に反転する。
【００３７】
その結果、図９（Ｄ）に示すように出力電圧Ｖｏは１.２Ｖから０Ｖに変化する。デジタル信号としては「１」から「０」に変化する。この「０」をデジタル信号処理回路（メモリ）６３に記憶させる。
【００３８】
所定の時間後、図９（Ｂ）にハイレベルで模式的に示すように第２のスイッチＳＷ２をオン状態にしてソース４３に−５Ｖの電圧を印加すると、図９（Ｃ）に示すようにソース電圧Ｖｓが−５Ｖになり、ゲート４１に蓄積されているホールはソース４３に排出されてゲート４１がリセットされる。
このとき、ｐ型ＭＯＳＦＥＴ６１がオフ状態からオン状態に反転し、ｎ型ＭＯＳＦＥＴ６２がオン状態からオフ状態に反転する。その結果、図９（Ｄ）に示すように出力電圧Ｖｏは０Ｖから１．２Ｖに変化する。
【００３９】
その後、図９（Ｅ）にハイレベルで模式的に示すように、第３のスイッチＳＷ３をオン状態にして、デジタル信号処理回路６３に記憶されているデータをアンプ６４及び出力線６５を介して画素外へデジタル信号として出力する。
【００４０】
なお、図９（Ｆ）にローレベルで模式的に示すように第１のスイッチＳＷ１をオフ状態にしてから、図９（Ｇ）にハイレベルで模式的に示すように第２のスイッチＳＷ２をオン状態にするまでの期間内に電荷の発生がない場合は、Ｇ光用センサ部２１のゲート４１へ移動するホールが存在しないため、インバータが反転せず、出力電圧Ｖｏは図９（Ｉ）に示すように一定のままであり、デジタル信号処理回路６３には「１」として記憶される。
【００４１】
図１０は、上述したＧセンサ回路２８の動作によってＧ光用センサ部２１のゲート４１がリセットされるときのリセット特性を示すものである。
ソース４３に−５Ｖを印加すると、ソース４３とゲート４１との間のバリアが０．１Ｖ程度と小さくなるため、ゲート４１に蓄積されているホールはソース４３に容易に排出される。
【００４２】
以上、Ｇセンサ回路２８の動作について詳細に説明したが、Ｒセンサ回路２７の動作及びＢセンサ回路２９の動作についても、Ｇセンサ回路２８に対して、印加する電圧の極性を逆にすることにより、Ｇセンサ回路２８と同様の効果を得ることができる。
【００４３】
次に、上述した固体撮像素子１の製造方法、特にその主要構成部であるＲ光用センサ部１７，Ｇ光用センサ部２１，及びＢ光用センサ部２５のうちのＧ光用センサ部２１における第１細長形状部１５の製造方法の実施例について、図１１〜図１８を用いて説明する。
図１１〜図１８は、固体撮像素子１の製造方法、特にその主要構成部である各センサ部のうちのＧ光用センサ部における細長形状部（第１細長形状部）の製造方法の実施例を説明するための模式的断面図であり、各図はその製造過程の状態をそれぞれ示すものである。
【００４４】
まず、半導体基板｛例えばシリコン（Ｓｉ）基板｝１０の表面及びその近傍に、ｎ型の第１ウエル１１，ｐ型の第２ウエル１２，ｎ型の第３ウエル１３，第１アキュムレーション層１６，第２アキュムレーション層２０，第３アキュムレーション層２４，Ｒセンサ回路２７，Ｇセンサ回路２８，及びＢセンサ回路２９（以上、図２及び図３参照）を、周知の半導体プロセスにより形成する。
【００４５】
次に、上記工程を経た半導体基板１０上に、図１１に示すように、第１の絶縁膜７０を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。
実施例１では、第１の絶縁膜７０としてシリコン窒化膜（ＳｉＮ）を用い、厚さｔ７０を０．２μｍとした。
【００４６】
次に、図１２に示すように、第１の絶縁膜７０に、例えばフォトリソグラフィ法を用いて、第２ウエル１２を露出させる第１の穴７１を形成する。
実施例１では、第１の穴７１の直径Ｄ７１を０．０９μｍとした。
【００４７】
次に、図１３に示すように、第１の絶縁膜７０上に、第１の穴７１の少なくとも壁面を覆うように第２の絶縁膜７２を形成する。
実施例１では、第２の絶縁膜７２としてシリコン酸化膜（ＳｉＯ２）を用い、厚さｔ７２を０．０４μｍとした。
【００４８】
次に、図１４に示すように、第２の絶縁膜７２を、例えば異方性ドライエッチング法を用いてエッチバック処理する。このエッチバック処理により、第２の絶縁膜７２からなり第１の穴７１の壁面を覆うサイドスペーサ７３が形成されると共に、第２ウエル１２を露出させる。
サイドスペーサ７３が形成された第１の穴７１の内径Ｄ７３は０．０１μｍに小径化される。
即ち、サイドスペーサ７３は、第１の穴７１を小径化するためのものであり、後述するシリコン柱部７４をより細く形成するためのものである。
【００４９】
次に、図１５に示すように、サイドスペーサ７３が形成された第１の穴７１を埋めるようにシリコンを選択的に結晶成長させて、細長形状を有するシリコン柱部７４を形成する。
【００５０】
次に、図１６に示すように、シリコン柱部７４にイオン注入を行うことにより、シリコン柱部７４の長手方向の略中央部にｐ＋型の電荷集中領域であるゲート４１を形成する。
実施例では、ゲート４１を形成するためのイオン注入の条件として、注入イオンをボロン（Ｂ）、加速電圧を３０ＫｅＶ，ドーズ量を５×１０１２ｃｍ−２とした。
【００５１】
これにより、シリコン柱部７４は、ゲート４１によって分割されて、ゲート４１と、ゲート４１と第２ウエル１２との間の領域である第１のシリコン部４０と、ゲート４１上の領域である第２のシリコン部４２とを備えた柱状部７５となる。
【００５２】
次に、図１７に示すように、柱状部７５上，サイドスペーサ７３上，及び第１の絶縁膜７０上にｎ＋型のポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィ法を用いてパターン化することにより、第２のシリコン部４２と接続するソース４３を形成する。
その後、ソース４３に例えば１０００℃で３０秒間の熱処理を施すことにより、ソース４３中の不純物イオンが活性化するため、ソース４３は安定した導電性が得られる。
なお、図１７における第１のシリコン部４０，ゲート４１，第２のシリコン部４２，及びソース４３は、図４（ｂ）における第１のシリコン部４０，ゲート４１，第２のシリコン部４２，及びソース４３にそれぞれ対応するものである。
【００５３】
次に、図１８に示すように、ソース４３上及び第１の絶縁膜７０上に第３の絶縁膜７７を形成する。
その後、第３の絶縁膜７７及び第１の絶縁膜７０を貫通してドレイン２０を露出させる第２の穴７８、及び第３の絶縁膜７７を貫通してソース４３を露出させる第３の穴７９をそれぞれ形成する。
さらに、第３の絶縁膜７７上に、第２の穴７８及び第３の穴７９を埋めてパターン化された金属配線層８０を形成する。
これら第３の絶縁膜７７，第２の穴７８，第３の穴７９，及び金属配線層８０は周知の方法を用いて形成することができる。
【００５４】
上述した手順により、半導体基板１０の表面及びその近傍に、画素毎にＧ光用センサ部２１を一度に形成することができる。
【００５５】
以上、Ｇ光用センサ部２１の第２細長形状部１９の製造方法について詳細に説明したが、Ｒ光用センサ部１７の第１細長形状部１５及びＢ光用センサ部２５の第３細長形状部２３についても、Ｇ光用センサ部２１に対して、ｐ型とｎ型の導電型を逆にすれば同様に形成することができる。
【００５６】
上記手順により製造された固体撮像素子１によれば、特にゲート４１，５１，６１とソース４３，５３，６３との間に第２のシリコン部４２，５２，６２が介在しているので、ゲート４１，５１，６１とソース４３，５３，６３とが直接接触しているものに比べて、ゲート／ソース間の容量を小さくすることができる。
これにより、ゲート／ソース間のポテンシャルの変化を小さくすることができるので、Ｒ光用センサ部１７，Ｇ光用センサ部２１，及びＢ光用センサ部２５の各電荷検出感度をゲートとソースとが直接接触しているものよりも向上させることができる。
【００５７】
また、上記手順により製造された固体撮像素子１によれば、特に電荷集中領域であるゲート４１，５１，６１が細長形状部１５，２１，２５に形成されているため、電荷集中領域の体積を容易に小さくすることができるので、電荷集中領域４１，５１，６１の各容量を小さくすることができる。
【００５８】
［実施例２］
本発明に係る固体撮像素子の実施例２について図１９及び図２０を用いて説明する。図１９は実施例２の固体撮像素子の画素領域における１画素の構成を模式的に示す平面図であり、図２０は図１９中のＢ３−Ｂ４線における模式的断面図である。また、図１９は図２に対応するものであり、図２０は図３（ｂ）に対応するものである。
なお、説明をわかりやすくするために、実施例１と同じ構成部には同じ符号を付す。
【００５９】
図１９及び図２０に示すように、実施例２の固体撮像素子は、実施例１の固体撮像素子１の第２ウエル１２を２つの第２ウエル１２ａ，１２ｂに分割したものである。
一方の第２ウエル１２ａの表面及びその近傍には、第２細長形状部１９ａと、第２細長形状部１９ａに離間して設けられたｎ＋型の第２アキュムレーション層２０ａとを有するＧ光用センサ部２１ａが形成されている。
他方の第２ウエル１２ｂの表面及びその近傍には、第２細長形状部１９ｂと、第２細長形状部１９ｂに離間して設けられたｎ＋型の第２アキュムレーション層２０ｂとを有するＧ光用センサ部２１ｂが形成されている。
実施例２の第２細長形状部１９ａ，１９ｂの構成及び製造方法は、実施例１の第２細長形状部１９の構成及び製造方法と同じである。
また、実施例２の第２アキュムレーション層２０ａ，２０ｂの構成及び製造方法は、実施例１の第２アキュムレーション層２０の構成及び製造方法と同じである。
また、画素領域２は、１画素毎に、上述した第１ウエル１１、２つの第２ウエル１２ａ，１２ｂ、及び第３ウエル１３が形成されている領域とは異なる領域に、Ｒセンサ回路２７、２つのＧセンサ回路２８ａ，２８ｂ、及びＢセンサ回路２９が形成されている。実施例２のＧセンサ回路２８ａ，２８ｂの構成及び製造方法は、実施例１のＧセンサ回路２８の構成及び製造方法と同じである。
【００６０】
ところで、一般的に、撮像装置では、Ｒ，Ｇ，Ｂの色情報において輝度に最も大きな影響を及ぼすものはＧ情報である。
そこで、実施例２では、１画素当たり、２つのＧ光用センサ部２１ａ，２１ｂと２つのＧセンサ回路２８ａ，２８ｂとを備えた構成にすることにより、実施例１よりもさらに解像度を向上させることができる。
【００６１】
［実施例３］
本発明に係る固体撮像素子の実施例３について図２１を用いて説明する。図２１は実施例３の固体撮像素子の画素領域における１画素の構成を模式的に示す平面図であり、実施例１の図２及び実施例２の図１９にそれぞれ対応するものである。
なお、説明をわかりやすくするために、実施例１及び実施例２と同じ構成部には同じ符号を付す。
【００６２】
図２１に示すように、実施例３の固体撮像素子は、実施例１の固体撮像素子１の第２ウエル１２を４つの第２ウエル１２ｃ，１２ｄ，１２ｅ，１２ｆに分割したものである。
第２ウエル１２ｃの表面及びその近傍には、第２細長形状部１９ｃと、第２細長形状部１９ｃに離間して設けられたｎ＋型の第２アキュムレーション層２０ｃとを有するＧ光用センサ部２１ｃが形成されている。
第２ウエル１２ｄの表面及びその近傍には、第２細長形状部１９ｄと、第２細長形状部１９ｄに離間して設けられたｎ＋型の第２アキュムレーション層２０ｄとを有するＧ光用センサ部２１ｄが形成されている。
第２ウエル１２ｅの表面及びその近傍には、第２細長形状部１９ｅと、第２細長形状部１９ｅに離間して設けられたｎ＋型の第２アキュムレーション層２０ｅとを有するＧ光用センサ部２１ｅが形成されている。
第２ウエル１２ｆの表面及びその近傍には、第２細長形状部１９ｆと、第２細長形状部１９ｆに離間して設けられたｎ＋型の第２アキュムレーション層２０ｆとを有するＧ光用センサ部２１ｆが形成されている。
実施例３の第２細長形状部１９ｃ，１９ｄ，１９ｅ，１９ｅの構成及び製造方法は、実施例１の第２細長形状部１９の構成及び製造方法と同じである。
また、実施例３の第２アキュムレーション層２０ｃ，２０ｄ，２０ｅ，２０ｆの構成及び製造方法は、実施例１の第２アキュムレーション層２０の構成及び製造方法と同じである。
また、画素領域２は、１画素毎に、上述した第１ウエル１１、４つの第２ウエル１２ｃ，１２ｄ，１２ｅ，１２ｆ、及び第３ウエル１３が形成されている領域とは異なる領域に、Ｒセンサ回路２７、３つのＧセンサ回路２８ｃ，２８ｄ，２８ｅ，２８ｆ、及びＢセンサ回路２９が形成されている。実施例３のＧセンサ回路２８ｃ，２８ｄ，２８ｅ，２８ｆの構成及び製造方法は、実施例１のＧセンサ回路２８の構成及び製造方法と同じである。
【００６３】
実施例３では、１画素当たり、４つのＧ光用センサ部２１ａ，２１ｂと４つのＧセンサ回路２８ａ，２８ｂとを備えた構成にすることにより、上述した理由と同様の理由によって実施例１及び実施例２よりもさらに解像度を向上させることができる。
【００６４】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【符号の説明】
【００６５】
１＿固体撮像素子、  ２＿画素領域、  ３＿信号処理回路部、  ４＿出力回路部、  ５＿ドライバ部、  ６＿電源部、  １０＿半導体基板、  １１＿第１ウエル、  １２＿第２ウエル、  １３＿第３ウエル、  １５＿第１細長形状部、  １６＿第１アキュムレーション層、  １７＿Ｒ光用センサ部、  １９＿第２細長形状部、  ２０＿第２アキュムレーション層、  ２１＿Ｇ光用センサ部、  ２３＿第３細長形状部、  ２４＿第３アキュムレーション層、  ２５＿Ｂ光用センサ部、  ２７＿Ｒセンサ回路、  ２８＿Ｇセンサ回路、  ２９＿Ｂセンサ回路、  ３０，４０，５０＿第１のシリコン部、  ３１，４１，５１＿ゲート、  ３２，４２，５２＿第２のシリコン部、  ３３，４３，５３＿ソース、  Ｌ１５，Ｌ１９，Ｌ２３，Ｌ３２，Ｌ４２，Ｌ５２＿長さ、  Ｗ１５，Ｗ１９，Ｗ２３＿幅、  ｔ１６，ｔ２０，ｔ２４＿厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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