(57)【要約】      （修正有）【課題】ＳＴＩ型の素子分離構造を有するＣＭＯＳを形成する際、素子分離絶縁膜がイオン注入を受けて、エッチング速度の変化により、高さが異ならない半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、シリコン基板２１上にＳＴＩ構造を有する素子分離領域を形成する工程と、前記シリコン基板２１の第１の素子領域２１Ａに、前記シリコン基板の第１の領域２１Ａおよび第２の素子領域２１Ｂの素子分離絶縁膜２１ＩＢが開口した第１のレジストパターンＲ２１Ｂで覆った状態で第１の不純物元素を第１のイオン注入により導入し、前記シリコン基板２１の第２の素子領域２１Ｂに、前記シリコン基板の第２の領域２１Ｂおよび第１の素子領域２１Ａの素子分離絶縁膜２１ＩＡが開口した第２のレジストパターンＲ２１Ａで覆った状態で第２の不純物元素を第２のイオン注入により導入し、第１のウェルおよび第２のウェルを形成する工程とを含む。【選択図】図４Ｇ
2010109174.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にＳＴＩ構造を有する素子分離領域を形成する工程と、
前記シリコン基板の第１の領域に第１の不純物元素を、前記シリコン基板の第２の領域を第１のレジストパターンで覆った状態で第１のイオン注入工程により導入し、前記第１の領域に第１導電型を有する第１のウェルを形成する工程と、
前記シリコン基板の第２の領域に、前記第１の不純物元素に対して逆導電型の不純物元素である第２の不純物元素を、前記素子領域を第２のレジストパターンで覆った状態で第２のイオン注入工程により導入し、前記第２の領域に前記第１導電型と逆の第２導電型を有する第２のウェルを形成する工程と、
を含み、
前記第１のレジストパターンには、前記素子分離領域のうち前記第２の領域に含まれる素子分離領域を露出する第１の開口部が形成されており、
前記第１のウェルを形成する工程では、前記素子分離領域のうち、前記第１の開口部で露出された部分に前記第１の不純物元素が前記第１のイオン注入工程により導入され、
前記第２のレジストパターンには、前記素子分離領域のうち前記第１の領域に含まれる素子分離領域を露出する第２の開口部が形成されており、
前記第２のウェルを形成する工程では、前記素子分離領域のうち、前記第２の開口部で露出された部分に前記第２の不純物元素が前記第２のイオン注入工程により導入されることを特徴とする半導体装置の製造方法。
【請求項２】
さらに前記第１および第２のウェルの形成の後、前記シリコン基板の前記第１の領域において前記素子分離領域により画成される第１の素子領域、および前記シリコン基板の前記第２の領域において前記素子分離領域により画成される第２の素子領域に、それぞれ第１および第２のゲート電極を形成する工程と、
前記シリコン基板を、前記第１の領域を露出する第３のレジストパターンで覆い、前記第１の素子領域に前記第２導電型の第３の不純物元素を、前記第３のレジストパターンをマスクとした第３のイオン注入工程により導入し、前記第１の素子領域中、前記第１のゲート電極の左右に隣接して、前記第２導電型を有する第１および第２の拡散領域をそれぞれ形成する工程と、
前記シリコン基板を、前記第２の領域を露出する第４のレジストパターンで覆い、前記第２の素子領域に前記第２導電型の第４の不純物元素を、前記第４のレジストパターンをマスクとした第４のイオン注入工程により導入し、前記第２の素子領域中、前記第２のゲート電極の左右に隣接して、前記第１導電型を有する第１および第２の拡散領域をそれぞれ形成する工程と、
を含み、
前記第３のレジストパターンには、前記素子分離領域のうち前記第２の素子領域を画成する素子分離領域を露出する第３の開口部が形成されており、
前記第１および第２の拡散領域を形成する工程では、前記素子分離領域のうち、前記第３の開口部で露出された部分に前記第３の不純物元素が前記第３のイオン注入工程により導入され、
前記第４のレジストパターンには、前記素子分離領域のうち前記第１の素子領域を画成する素子分離領域を露出する第４の開口部が形成されており、
前記第３および第４の拡散領域を形成する工程では、前記素子分離領域のうち、前記第４の開口部で露出された部分に前記第４の不純物元素が前記第４のイオン注入工程により導入されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のレジストパターンと前記第３のレジストパターンは第１の露光マスクにより露光され、前記第２のレジストパターンと前記第４のレジストパターンは、第２の露光マスクにより露光されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１のレジストパターンは、前記第２の領域に含まれる個々の素子分離領域の周辺部を覆い中央部を露出し、前記第２のレジストパターンは、前記第１の領域に含まれる個々の素子分離領域の周辺部を覆い中央部を露出することを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
シリコン基板上にＳＴＩ構造を有する素子分離領域を形成する工程と、
前記シリコン基板を、前記素子分離領域を露出する第１のレジストパターンで覆い、前記第１のレジストパターンをマスクに、前記素子分離領域に選択的に第１の不純物元素をイオン注入により導入する工程と、
前記シリコン基板の第１の領域に第２の不純物元素を、前記シリコン基板の第２の領域を第２のレジストパターンで覆った状態でイオン注入により導入し、前記第１の領域に第１導電型を有する第１のウェルを形成する工程と、
前記シリコン基板の第２の領域に、前記第１の不純物元素に対して逆導電型の第３の不純物元素を、前記素子領域を第３のレジストパターンで覆った状態でイオン注入により導入し、前記第２の領域に前記第１導電型と逆の第２導電型を有する第２のウェルを形成する工程と、を含み、
前記第１の不純物元素は、前記第２および第３の不純物元素のうち、より大きな原子量を有する不純物元素の原子量に等しいか、より大きな原子量を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の不純物元素は、ＩｎまたはＡｓであることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置の製造に係り、特にＳＴＩ形の素子分離構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
今日の微細化された半導体装置、特に高速動作が要求されるロジック半導体装置では、消費電力が少なく高速動作が可能なＣＭＯＳ素子が使われることが多い。ＣＭＯＳ素子では、半導体基板中に隣接して形成されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが直列接続される。また一般的な半導体装置においても、同一の半導体基板中にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが形成されるのが一般的である。
【０００３】
また、ＣＭＯＳ素子を含む今日の高速半導体装置では、素子面積を縮小するため、半導体基板中に素子分離溝を形成し、これを素子分離絶縁膜で充填したいわゆるＳＴＩ構造が使われるのが一般的である。
【０００４】
ｐチャネルＭＯＳトランジスタは、一般に半導体基板中に素子領域に対応して形成されたｎ型ウェル中に形成され、ｐ形のソースおよびドレイン拡散領域やＬＤＤ拡散領域を含む。またｎチャネルＭＯＳトランジスタは、一般に半導体基板中に素子領域に対応して形成されたｐ形ウェル中に形成され、ｎ型のソースおよびドレイン領域や、ＬＤＤ拡散領域を含む。
【０００５】
半導体装置の製造工程には、これらウェル領域の形成や拡散領域の形成のための、様々なイオン注入工程が含まれる。ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとでは、導入される不純物元素の種類が異なっており、例えばｐチャネルＭＯＳトランジスタのイオン注入を行うときは、ｎチャネルＭＯＳトランジスタの形成領域をレジストパターンなどによりマスクし、またｎチャネルＭＯＳトランジスタのイオン注入を行うときは、ｐチャネルＭＯＳトランジスタの形成領域をレジストパターンなどによりマスクすることが行われている。
【特許文献１】特開２００１−６８５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、これらｐチャネルＭＯＳトランジスタの素子領域を画成するＳＴＩ構造や、ｎチャネルＭＯＳトランジスタの素子構造を画成するＳＴＩ構造では、素子分離溝を充填している素子分離絶縁膜に、半導体装置の製造工程において異なった不純物元素のイオン注入が繰り返し行われ、しかも半導体装置の製造工程においては、このように様々な不純物元素を導入された素子分離絶縁膜が繰り返しエッチングを受ける場合がある。
【０００７】
図１Ａ〜図１Ｎは、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含む従来の半導体装置の製造方法を示す。
【０００８】
図１Ａを参照するに、シリコン基板１１上には薄い応力緩和用のパッド酸化膜１２とシリコン窒化膜１３とが形成されている。
【０００９】
次に、前記シリコン窒化膜１３およびパッド酸化膜１２をパターニングし、素子分離溝形成領域に対応して前記シリコン窒化膜１３およびパッド酸化膜１２中に開口部１３Ａを形成することで、図１Ｂの構造を得、さらに前記シリコン基板１１を、前記シリコン窒化膜１３をハードマスクに、反応性イオンエッチング（ＲＩＥ）によりドライエッチングすることにより、前記シリコン基板１１中に素子分離溝１１Ｔを、前記領域１１Ａおよび領域１１Ｂにおいて一括して形成し、図１Ｃの構造を得る。前記素子分離溝１１Ｔは前記シリコン基板１１中に、ｎチャネルＭＯＳトランジスタの素子領域１１ＡおよびｐチャネルＭＯＳトランジスタの素子領域１１Ｂを画成する。
【００１０】
次に、図１Ｃの構造上にシリコン酸化膜１４を高密度プラズマＣＶＤ法により、前記素子分離溝１１Ｔを充填するように形成し、図１Ｄの構造を得、さらに前記図１Ｄの構造において前記シリコン酸化膜１４を、その下のシリコン窒化膜１３が露出するまで、化学機械研磨（ＣＭＰ）法により研磨することにより、前記素子分離溝１１Ｔが素子分離酸化膜１４ＩＡあるいは１４ＩＢにより充填された、図１Ｅに示す構造を得る。ただし素子分離酸化膜１４ＩＡは、前記素子領域１１Ａを画成する素子分離領域を形成し、素子分離酸化膜１４ＩＢは、前記素子領域１１Ｂを画成する素子分離領域を形成する。
【００１１】
さらに図１Ｅの構造において、前記シリコン窒化膜１３を前記素子分離酸化膜１４ＩＡ，１４ＩＢに対して選択的に除去し、図１Ｆの構造を得る。
【００１２】
さらに図１Ｆの構造上に、前記素子領域１１Ｂを覆うレジスト膜Ｒ１を形成し、前記レジスト膜Ｒ１をマスクに前記領域１１ＡにＢ＋をイオン注入により導入し、ｎチャネルＭＯＳトランジスタのｐ形ウェル１１ｐＷおよびｐ形チャネルドープ領域（図示せず）を形成し、図１Ｇの構造を得る。その際、前記素子領域１１Ａを画成する素子分離酸化膜１４ＩＡも前記レジスト膜Ｒ１から露出しており、前記Ｂ＋のイオン注入は前記素子領域１１Ａを画成する素子分離酸化膜１４ＩＡにも生じていることに注意すべきである。
【００１３】
さらに前記レジスト膜Ｒ１を除去し、図１Ｇの構造上に、前記素子領域１１Ａを覆うレジスト膜Ｒ２を形成し、前記レジスト膜Ｒ２をマスクに前記素子領域１１ＢにＰ＋またはＡｓ＋をイオン注入により導入し、ｐチャネルＭＯＳトランジスタのｎ型ウェル１１ｎＷおよびｎ形チャネルドープ領域（図示せず）を形成し、図１Ｈの構造を得る。その際、前記素子領域１１Ｂを画成する素子分離酸化膜１４ＩＢも前記レジスト膜Ｒ２から露出しており、前記Ａｓ＋あるいはＰ＋のイオン注入は前記素子領域１１Ｂを画成する素子分離酸化膜１４ＩＢにも生じていることに注意すべきである。
【００１４】
さらに前記レジスト膜Ｒ２を除去し、前記パッド酸化膜１２をＨＦにより除去し、図１Ｉの構造を得る。図１ＩのＨＦ処理工程では、前記素子領域１１Ａを画成する素子分離絶縁膜１４ＩＡが、図１Ｇに示すＢ＋のイオン注入工程によりＢを表面部分に高濃度で含む組成に変化していることに注意すべきである。また図１ＩのＨＦ処理工程では、前記素子領域１１Ｂを画成する素子分離絶縁膜１４ＩＢが、図１Ｈに示すＡｓ＋あるいはＰ＋のイオン注入工程により、ＡｓあるいはＰを表面部分に高濃度で含む組成に変化していることに注意すべきである。
【００１５】
図２は、不純物元素をドープされたシリコン酸化膜をＨＦでエッチングした際のエッチング速度の、前記不純物元素のイオン注入量による変化を示すグラフである。ただし縦軸は、ドープのないシリコン酸化膜のエッチング速度に対して規格化したエッチング速度を示している。なおエッチング速度は、用いる薬液の種類や濃度、組成に大きく依存する上、イオン注入による結晶の乱れ方にも依存する。すなわち、イオン注入の加速電圧等の条件にも依存する。そのため、この図はあくまでイオン注入による効果を示す一例である。図２の関係は、BまたはPをドープされたシリコン酸化膜についてのものである。図２の実験では、シリコン酸化膜はシリコン基板上に高密度プラズマＣＶＤ法により形成されている。高密度プラズマＣＶＤ法で形成されたシリコン酸化膜は一般に膜密度が高く、ＨＦなどのエッチャントに対しても、通常のシリコン酸化膜に比べると高いエッチング耐性を示すことが知られている。
【００１６】
一方、図２を参照するに、このような高密度プラズマＣＶＤ法で形成したシリコン酸化膜のエッチング速度は、不純物元素のイオン注入量が少ない場合には、イオン注入を行わない場合と比べてもほとんど増加しないが、イオン注入量がおよそ１×１０13ｃｍ-2を超えたあたりから急激に増加することがわかる。
【００１７】
このようなシリコン酸化膜のエッチング速度の不純物濃度による変化は、導入される不純物元素の種類によって異なっており、その結果、図１Ｉのエッチング工程を行うと、Ｐを導入された領域１１Ｂにおける素子分離絶縁膜１４Ｉの方が、Ｂを導入された領域１１Ａにおける素子分離絶縁膜１４Ｉに比べより大きくエッチングを受け、素子分離絶縁膜１４Ｉの高さが素子領域１１Ａを画成する素子分離絶縁膜１４Ｉと素子領域１１Ｂを画成する素子分離絶縁膜１４Ｉとで不揃いになってしまう。
【００１８】
そこで、さらに前記図１Ｉの構造上にゲート絶縁膜となる熱酸化膜１５を、図１Ｊに示すようにシリコン基板１１の熱酸化により形成し、さらに前記図１Ｊの構造上にポリシリコン膜１６ＧをＣＶＤ法などにより堆積して図１Ｋに示す構造を得、図１Ｌに示すように図１Ｋの構造上に反射防止膜１７とレジスト膜１８を形成し、図１Ｍに示すように前記レジスト膜１８を所望のゲート電極パターンに対応してパターニングしてレジストパターン１８ＧＡ，１８ＧＢをそれぞれ素子領域１１Ａ，１１Ｂに形成し、前記レジストパターン１８Ｇをマスクに前記ポリシリコン膜１６をパターニングして図１Ｎに示すゲート電極１６ＧＡ，１６ＧＢをそれぞれ素子領域１１Ａ，１１Ｂに形成した場合、前記素子分離絶縁膜１４Ｉの素子領域１１Ａと１１Ｂの間での高さの差に起因して、図１Ｍに示すようにレジストパターン１８ＧＡ直下における反射防止膜１７の厚さＨ１とレジストパターン１８ＧＢ直下における反射防止膜１７の厚さＨ２とが異なってしまう状況が発生する。その結果、前記レジストパターン１８ＧＡを形成する露光条件を最適化した場合、前記レジストパターン１８ＧＢの露光条件が最適条件からずれ、あるいはその逆が生じる。またパターニング工程の際のＲＩＥプロセスにおいても、一方のプロセス条件を最適化すると他方のプロセス条件が最適条件からずれてしまい、アンダーエッチングあるいはオーバーエッチングが生じる。その結果、前記ゲート電極パターン１６ＧＡについては所望のパターン幅、すなわちゲート長が得られても、ゲート電極パターン１６ＧＢについては所望のパターン幅、すなわちゲート長が得られない、あるいはその逆の状況が発生する。
【００１９】
図３は、異なった高さを有する素子分離絶縁膜１４ＩＡと１４ＩＢとを結んで延在するポリシリコンパターン１６Ｇをフォトリソグラフィ工程により形成した場合の、現像直後の様子、すなわちレジスト膜１８および反射防止膜１７がまだ残っている状態を示すが、前記ポリシリコンパターン１６Ｇの膜厚が素子分離絶縁膜１４ＩＡから素子分離絶縁膜１４ＩＢへと連続的に変化しており、これに伴って、ポリシリコンパターン１６Ｇのパターン幅も、同じように連続的に変化しているのがわかる。
【００２０】
このような問題は、特にゲート長がおよそ１００ｎｍ以下の超微細化超高速半導体装置の製造において顕著になる。
【課題を解決するための手段】
【００２１】
一の側面によれば半導体装置の製造方法は、シリコン基板上にＳＴＩ構造を有する素子分離領域を形成する工程と、前記シリコン基板の第１の領域に第１の不純物元素を、前記シリコン基板の第２の領域を第１のレジストパターンで覆った状態で第１のイオン注入工程により導入し、前記第１の領域に第１導電型を有する第１のウェルを形成する工程と、前記シリコン基板の第２の領域に、前記第１の不純物元素に対して逆導電型の不純物元素である第２の不純物元素を、前記素子領域を第２のレジストパターンで覆った状態で第２のイオン注入工程により導入し、前記第２の領域に前記第１導電型と逆の第２導電型を有する第２のウェルを形成する工程と、を含み、前記第１のレジストパターンには、前記素子分離領域のうち前記第２の領域に含まれる素子分離領域を露出する第１の開口部が形成されており、前記第１のウェルを形成する工程では、前記素子分離領域のうち、前記第１の開口部で露出された部分に前記第１の不純物元素が前記第１のイオン注入工程により導入され、前記第２のレジストパターンには、前記素子分離領域のうち前記第１の領域に含まれる素子分離領域を露出する第２の開口部が形成されており、前記第２のウェルを形成する工程では、前記素子分離領域のうち、前記第２の開口部で露出された部分に前記第２の不純物元素が前記第２のイオン注入工程により導入されることを特徴とする。
【００２２】
他の側面によれば半導体装置の製造方法は、シリコン基板上にＳＴＩ構造を有する素子分離領域を形成する工程と、前記シリコン基板を、前記素子分離領域を露出する第１のレジストパターンで覆い、前記第１のレジストパターンをマスクに、前記素子分離領域に選択的に第１の不純物元素をイオン注入により導入する工程と、前記シリコン基板の第１の領域に第２の不純物元素を、前記シリコン基板の第２の領域を第２のレジストパターンで覆った状態でイオン注入により導入し、前記第１の領域に第１導電型を有する第１のウェルを形成する工程と、前記シリコン基板の第２の領域に、前記第１の不純物元素に対して逆導電型の第３の不純物元素を、前記素子領域を第３のレジストパターンで覆った状態でイオン注入により導入し、前記第２の領域に前記第１導電型と逆の第２導電型を有する第２のウェルを形成する工程と、を含み、前記第１の不純物元素は、前記第２および第３の不純物元素のいずれよりも大きな原子量を有することを特徴とする。
【発明の効果】
【００２３】
上記実施形態によれば、前記シリコン基板上のＳＴＩ型素子分離領域の各々に、前記第１の領域においても第２の領域においても、導電型が相反する二種類の不純物元素のイオン注入が加算される結果、あるいは始めに質量の大きい、すなわち後から導入される導電型が相反する二種類の不純物元素よりも原子量の大きい不純物元素を、前記第１の領域および第２の領域で共通にイオン注入しておくことの結果、前記ＳＴＩ型の素子分離領域の各々は、その表面部分が前記第１の領域においても第２の領域においても実質的に同一のエッチング耐性を有するようになり、その後の半導体装置の製造工程でエッチングプロセスが使われても、第１の領域と第２の領域とで素子分離領域の高さが、導入された不純物元素の効果でエッチング速度が異なるため異なってしまう問題は生じない。これに伴い、ゲート電極など、半導体装置の動作性能に大きな影響を与える部材を、各領域において設計通りの最適値の寸法で形成することができる。
【発明を実施するための最良の形態】
【００２４】
［第１の実施形態］
図４Ａ〜図４Ｔは、本発明の第１の実施形態による半導体装置の製造方法を示す。
【００２５】
図４Ａを参照するに、シリコン基板２１上には薄い応力緩和用のパッド酸化膜２２とシリコン窒化膜２３とが、それぞれ１０ｎｍよび１００ｎｍの膜厚に、それぞれ熱酸化法およびＣＶＤ法により形成されている。
【００２６】
次に、前記シリコン窒化膜２３およびパッド酸化膜２２を、ＲＩＥ（反応性イオンエッチング）法を使ったドライエッチングによりパターニングし、所望の素子分離溝形成領域に対応して前記シリコン窒化膜２３およびパッド酸化膜２２中に開口部２３Ａを形成することで、図４Ｂの構造を得る。
【００２７】
さらに前記シリコン基板２１を、前記シリコン窒化膜２３をハードマスクに、ＲＩＥ法を使ったドライエッチングによりパターニングし、前記シリコン基板２１中に、ｎチャネルＭＯＳトランジスタの素子領域２１ＡおよびｐチャネルＭＯＳトランジスタの素子領域２１Ｂを画成する素子分離溝２１Ｔを、一括して、例えば２００ｎｍ〜３５０ｎｍの深さに形成し、図４Ｃの構造を得る。
【００２８】
次に、図４Ｃの構造上にシリコン酸化膜２４を高密度プラズマＣＶＤ法により、前記素子分離溝２１Ｔを充填するように形成し、図４Ｄの構造を得、さらに前記図４Ｄの構造において前記シリコン酸化膜２４を、その下のシリコン窒化膜２３が露出するまで、化学機械研磨（ＣＭＰ）法により研磨することにより、前記素子分離溝２１Ｔが素子分離酸化膜２４ＩＡあるいは２１ＩＢにより充填された、図４Ｅに示す構造を得る。ここで前記シリコン窒化膜２３はＣＭＰ工程の際の研磨速度が遅く、研磨ストッパとして作用する。前記素子分離酸化膜２１ＩＡは前記素子領域２１Ａを画成し、素子分離酸化膜２１ＩＢは前記素子領域２１Ｂを画成する。
【００２９】
さらに図４Ｅの構造において、前記シリコン窒化膜２３を前記素子分離酸化膜２１ＩＡおよび２１ＩＢに対して選択的に除去し、図４Ｆの構造を得る。前記シリコン窒化膜２３の除去は、例えばリン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより実行することができる。また図４Ｆの構造では、前記パッド酸化膜２２がフッ酸（ＨＦ）を使ったウェットエッチングにより除去されており、露出したシリコン表面に酸素雰囲気中、８００℃〜１０００℃の温度の熱処理を行うことにより、犠牲酸化膜２２Sが５〜２０ｎｍの膜厚に形成されている。図４Ｆの構造では、前記シリコン窒化膜２３が除去された結果、素子分離酸化膜２４Ｉが６０〜１２０ｎｍ、典型的には約１００ｎｍの高さでシリコン基板２１の表面から上方に突出している。
【００３０】
さらに図４Ｆの構造上に、前記素子領域２１Ｂを覆うようにレジスト膜Ｒ２１Ｂを形成し、前記素子領域２１Ａおよび前記素子領域２１Ａを画成する素子分離領域の素子分離酸化膜２１ＩＡにホウ素イオン（Ｂ＋）をイオン注入により導入し、前記素子領域２１ＡにｎチャネルＭＯＳトランジスタのｐ型ウェル２１ＷＡおよびｐ型チャネルドープ領域２１ｔｈＡを形成し、図４Ｇの構造を得る。その際、前記レジスト膜Ｒ２１Ｂには、前記素子領域２１Ｂを画成する素子分離領域の素子分離絶縁膜２１ＩＢを露出するレジスト開口部Ｒ２１ｂが形成されており、その結果、Ｂ＋は、前記素子領域２１Ｂを画成する素子分離絶縁膜２１ＩＢにも同時に導入される。前記レジスト開口部Ｒ２１ｂは、前記領域２１Ａおよび素子分離絶縁膜２１ＩＡ、２１ＩＢに対応するレチクルパターンを有する第１のレチクルを使ってレジスト膜Ｒ２１Ｂを露光および現像することにより形成される。ここで前記ウェル２１ＷＡはＢ＋を１００ｋｅｖ〜３００ｋｅＶの加速電圧下、１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成され（ウェル注入）、一方前記チャネルドープ領域２１ｔｈＡはＢ＋を５ｋｅＶ〜５０ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成される（チャネル注入）。
【００３１】
ここで前記チャネルドープ領域２１ｔｈＡを形成するチャネル注入の投影飛程は、前記ウェル注入の投影飛程の１／１０以下であり、かつ前記チャネル注入のドーズ量とウェル注入のドーズ量はほぼ同じであることに注意すべきである。このため、チャネル注入の際のドーズ量は単位体積当たりに換算すると、ウェル注入の１０倍以上となる。注入イオンのエネルギ損失は、投影飛程の近傍で最大であると近似することができるため、前記素子分離絶縁膜２１Ｉのエッチング速度は、主としてチャネル注入による損傷により決定される。図４Ｇの工程では、前記領域２１Ａ，２１Ｂに係わらず、素子分離絶縁膜２１ＩＡ，２１ＩＢにホウ素（Ｂ）が同一の加速電圧下、同一のドーズ量で導入されている。
【００３２】
次に前記レジスト膜Ｒ２１Ｂを硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去し、さらに前記図４Ｇの構造上に、前記素子領域２１Ａを覆うようにレジスト膜Ｒ２１Ａを形成し、前記素子領域２１Ｂおよび前記素子領域２１Ｂを画成する素子分離領域の素子分離絶縁膜２１ＩＢにヒ素イオン（Ａｓ＋）およびリンイオン（Ｐ＋）を順次イオン注入により導入し、ｐチャネルＭＯＳトランジスタのｎ型ウェル２１ＷＢおよびｎ型チャネルドープ領域２１ｔｈＢを形成し、図４Ｈの構造を得る。その際、前記レジスト膜Ｒ２１Ａには、前記素子領域２１Ａを画成する素子分離絶縁膜２１ＩＡを露出するレジスト開口部Ｒ２１ａが形成されており、その結果、Ａｓ＋あるいはＰ＋は、前記素子領域２１Ｂを画成する素子分離領域の素子分離絶縁膜２１ＩＢにも同時に導入される。前記レジスト開口部Ｒ２１ａは、前記素子領域２１Ｂおよび素子分離絶縁膜２１ＩＡ，２１ＩＢに対応するレチクルパターンを有する第２のレチクルを使ってレジスト膜Ｒ２１Ａを露光および現像することにより形成される。ここで前記ウェル２１ＷＢはリンイオン（Ｐ＋）を２００ｋｅＶ〜９００ｋｅＶの加速電圧下、５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成される。この工程はウェル注入とも呼ばれる。一方前記チャネルドープ領域２１ｔｈＢはＰ＋またはＡｓ＋を２０ｋｅＶ〜２００ｋｅＶの加速電圧下、１×１０11ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成される。この工程はチャネル注入とも呼ばれる。
【００３３】
ここでも前記チャネルドープ領域２１ｔｈＢを形成するチャネル注入の投影飛程は、前記ウェル２１ＷＢを形成するウェル注入の投影飛程の１／１０以下であり、かつ前記チャネル注入のドーズ量とウェル注入のドーズ量はほぼ同じであるため、チャネル注入の際のドーズ量は単位体積当たりに換算すると、ウェル注入の１０倍以上となる。注入イオンのエネルギ損失は、投影飛程の近傍で最大であると近似することができるため、前記素子分離絶縁膜２１Ｉのエッチング速度は、主としてチャネル注入による損傷により決定される。このように図４Ｈの工程では、前記領域２１Ａ，２１Ｂに係わらず、素子分離絶縁膜２１Ｉにホウ素（Ｂ）とリン（Ｐ）あるいはヒ素（Ａｓ）が同一の加速電圧下、同一のドーズ量で導入されている。
【００３４】
さらに前記レジスト膜Ｒ２１Ａを硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去し、前記犠牲酸化膜２２ＳをＨＦにより除去し、図４Ｉの構造を得る。図４ＩのＨＦ処理工程では、前記領域１１Ａ中の素子分離絶縁膜２１Ｉが、先にも述べたように領域２１Ａ，２１Ｂに係わらず、ＢおよびＰあるいはＡｓにより同濃度に、従ってほぼ同一の不純物分布プロファイルで、ドープされているため、前記素子分離絶縁膜２１ＩＡ，２１ＩＢのＨＦによるエッチングの際の後退量δは同一となり、図４Ｉに示すように前記素子分離絶縁膜２１Ｉの上端部が、前記シリコン基板２１の表面において実質的に同じ高さで揃った構造が得られる。
【００３５】
さらに図４Ｉの構造に対し熱酸化処理を行い、前記シリコン基板２１の露出表面に厚さが例えば１ｎｍの熱酸化膜２２Ｇをゲート絶縁膜として形成し、図４Ｊの構造を得る。さらに図４Ｊの構造上にポリシリコン膜２３をＣＶＤ法により、例えば１００ｎｍ〜１５０ｎｍの膜厚に形成し、図４Ｋの構造を得る。
【００３６】
さらに前記図４Ｋの構造上に反射防止膜２４Ｒｆとレジスト膜Ｒ２２とをスピンコーティングにより形成し、さらに前記レジスト膜Ｒ２２をフォトリソグラフィ工程により露光・現像し、前記素子領域２１Ａにゲート電極パターンに対応したレジストパターンＲ２２Ａを、前記素子領域２１Ｂにゲート電極パターンに対応したレジストパターンＲ２２Ｂを形成する。本実施形態では、前記反射防止膜２４Ｒｆは塗布法により形成されている。
【００３７】
さらに前記レジストパターンＲ２２Ａ，Ｒ２２Ｂをマスクに前記ポリシリコン膜２３をＲＩＥ法によりドライエッチングし、さらに前記レジストパターンＲ２２Ａ，Ｒ２２Ｂおよび反射防止膜２４を除去し、図４Ｎに示すように、前記素子流域２１Ａ，２１Ｂ上にそれぞれゲート電極パターン２３ＧＡおよびゲート電極パターン２３ＧＢを、前記ゲート絶縁膜２２Ｇ上に有する構造を得る。前記ゲート電極パターン２３ＧＡ，２３ＧＢは、例えば４５ｎｍ以下のゲート長を有する。
【００３８】
図４Ｎの構造では、前記素子分離絶縁膜２１ＩＡ，２１ＩＢが同一の高さを有しているため、図４Ｍのパターニング工程においても、先に図３で説明したようなゲート電極パターンの幅、すなわちゲート長が所望値からずれてしまう問題は生じない。
【００３９】
さらに前記図４Ｎの構造上にレジスト膜Ｒ２３Ｂを形成し、前記図４Ｇのイオン注入工程で使った第１のレチクルをマスクに前記レジスト膜Ｒ２３Ｂを露光・現像し、前記素子領域２１Ａおよびこれを画成する素子分離領域の素子分離絶縁膜２１ＩＡを露出する開口部Ｒ２３Ｂｏを形成すると同時に、前記レジスト膜Ｒ２３Ａに、前記素子分離絶縁膜２１ＩＢを露出するレジスト開口部Ｒ２３ｂを形成する。さらに前記レジスト膜Ｒ２３ＢをマスクにＡｓ＋あるいはＰ＋を例えば２０〜２００ｋｅＶの加速電圧下、１×１０11ｃｍ-2〜１×１０14ｃｍ-2ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板２１中、前記素子領域２１Ａのゲート電極２３ＧＡの両側に、ｎ型のソースエクステンション領域２１ａ，２１ｂを形成し、図４Ｏの構造を得る。その際、前記素子分離絶縁膜２１ＩＡ，２１ＩＢには、同量のＡｓ＋あるいはＰ＋のイオン注入がなされる。なお図４Ｏ以降、前記チャネルドープ領域２１ｔｈＡ，２１ｔｈＢの図示は、図面が煩雑になるので省略する。
【００４０】
次に前記図４Ｏの構造から、前記レジスト膜Ｒ２３Ｂを硫酸過水あるいはアンモニア過水などを使ったウェットエッチングにより除去し、さらに前記シリコン基板２１上にレジスト膜Ｒ２３Ａを形成する。さらに前記図４Ｈのイオン注入工程で使った第２のレチクルをマスクに前記レジスト膜Ｒ２３Ａを露光・現像し、前記素子領域２１Ｂおよびこれを画成する素子分離領域の素子分離絶縁膜２１ＩＢを露出する開口部Ｒ２３Ａｏを形成すると同時に、前記レジスト膜Ｒ２３Ａに、前記素子分離絶縁膜２１ＩＡを露出するレジスト開口部Ｒ２３ａを形成する。さらに前記レジスト膜Ｒ２３ＢをマスクにＢ＋を例えば５〜５０ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板２１中、前記素子領域２１Ｂのゲート電極２３ＧＢの両側に、ｎ型のソースエクステンション領域２１ｃ，２１ｄを形成し、図４Ｐの構造を得る。その際、前記素子分離絶縁膜２１ＩＡ，２１ＩＢには、同量のＢ＋によるイオン注入がなされる。
【００４１】
さらに前記レジスト膜Ｒ２３Ａが硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去され、さらにシリコン酸化膜（図示せず）を前記ゲート電極２３ＧＡ，２３ＧＢ上にＣＶＤ法により形成した後、反応性イオンエッチング（ＲＩＥ）法を使ったドライエッチングによりエッチバックすることにより、図４Ｑに示すように前記ゲート電極２３ＧＡの両側壁面に側壁絶縁膜２３ＧＡｗが、またゲート電極２３ＧＢの量側壁面に側壁絶縁膜２３ＧＢｗが形成される。図４Ｑにおいても、前記エッチバック工程の後、素子分離絶縁膜２１ＩＡおよび２１ＩＢは同一の後退量を示す。
【００４２】
さらに前記図４Ｑの構造上にレジスト膜Ｒ２４Ｂを形成し、前記図４Ｇのイオン注入工程で使った第１のレチクルをマスクに前記レジスト膜Ｒ２４Ｂを露光・現像し、前記素子領域２１Ａおよびこれを画成する素子分離領域の素子分離絶縁膜２１ＩＡを露出する開口部Ｒ２４Ｂｏを形成すると同時に、前記レジスト膜Ｒ２４Ｂに、前記素子分離絶縁膜２１ＩＢを露出するレジスト開口部Ｒ２４ｂを形成する。さらに前記レジスト膜Ｒ２４ＢをマスクにＡｓ＋あるいはＰ＋を例えば２０〜２００ｋｅＶの加速電圧下、１×１０11ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板２１中、前記素子領域２１Ａのゲート電極２３ＧＡの両側で側壁絶縁膜２３ＧＡｗの外側に、ｎ＋型のソース領域２１ｅ，２１ｆを形成し、図４Ｒの構造を得る。その際、前記素子分離絶縁膜２１ＩＡ，２１ＩＢには、同量のＡｓ＋あるいはＰ＋のイオン注入がなされる。
【００４３】
次に前記レジスト膜Ｒ２４Ｂを硫酸過水やアンモニア過水を使ったウェットエッチングにより除去し、さらに前記シリコン基板２１上にレジスト膜Ｒ２４Ａを形成し、前記図４Ｈのイオン注入工程で使った第２のレチクルをマスクに前記レジスト膜Ｒ２４Ｂを露光・現像し、前記素子領域２１Ｂおよびこれを画成する素子分離領域の素子分離絶縁膜２１ＩＢを露出する開口部Ｒ２４Ａｏを形成すると同時に、前記レジスト膜Ｒ２４Ａに、前記素子分離絶縁膜２１ＩＡを露出するレジスト開口部Ｒ２４ａを形成する。さらに前記レジスト膜Ｒ２４ＡをマスクにＡｓ＋あるいはＰ＋を例えば５〜５０ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板２１中、前記素子領域２１Ａのゲート電極２３ＧＢの両側で側壁絶縁膜２３ＧＢｗの外側に、ｐ＋型のソース領域２１ｇ，２１ｈを形成し、図４Ｓの構造を得る。その際、前記素子分離絶縁膜２１ＩＡ，２１ＩＢには、同量のＢ＋のイオン注入がなされる。
【００４４】
さらに前記図４Ｓの構造上に前記シリコン基板２１の全面を覆う絶縁膜２５が、例えば高密度プラズマＣＶＤ法により形成され、前記絶縁膜２５に、それぞれ前記ソース領域２１ｅ、ドレイン領域２１ｆ、ソース領域２１ｇ、ドレイン領域２１ｈにコンタクトするコンタクトプラグ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄが形成され、図４Ｔの構造の半導体装置が得られる。なお、図４Ｔの構造上に、さらに多層配線構造を形成することも可能である。
【００４５】
このように図４Ａ〜４Ｔのプロセスによれば、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢの後退量が同じになり、ゲート電極２３ＧＡあるいは２３ＧＢのパターニングの際に、得られるパターンの幅が設計値からずれてしまう問題が回避され、また図４Ｔの構造上にさらに多層配線構造を形成する場合でも、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢのシリコン基板２１上における突出高さが異なることによる配線パターンの位置ずれやパターン幅のずれなどの問題を回避することができる。
【００４６】
なお本実施形態では、通常の半導体装置の製造方法に比べて追加のマスクプロセスが必要とされることはなく、半導体装置の製造費用が増大することはない。
【００４７】
［第２の実施形態］
図５Ａ〜図５Ｆは、本発明の第２の実施形態による半導体装置の製造方法を示す。ただし図５Ａ〜図５Ｆ中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４８】
本実施形態は先の実施形態の図４Ｆに引き続くもので、まず前記図４Ｆの構造上にＳｉＮ膜やポリシリコン膜など硫酸過水やアンモニア過水によるウェットエッチングに対する耐性を有する絶縁膜３１が、前記犠牲酸化膜２２Ｓおよび突出している素子分離絶縁膜２１ＩＡ，２１ＩＢの表面を覆って形成され、図５Ａの構造を得る。以下の説明では前記絶縁膜３１はＳｉＮ膜よりなるものとする。前記絶縁膜３１は、その後に実行される様々なイオン注入の際に不純物元素のイオンが通過するような膜厚に形成され、ＳｉＮ膜を使う場合には例えば１０〜５０ｎｍの膜厚に形成される。
【００４９】
次に図５Ａの構造上に、前記素子領域２１Ｂを覆うようにレジスト膜Ｒ２１Ｂを形成し、前記素子領域２１Ａおよび前記素子領域２１Ａを画成する素子分離領域の素子分離酸化膜２１ＩＡにホウ素イオン（Ｂ＋）をイオン注入により導入し、前記素子領域２１ＡにｎチャネルＭＯＳトランジスタのｐ型ウェル２１ＷＡおよびｐ型チャネルドープ領域２１ｔｈＡを形成し、図５Ｂの構造を得る。その際、前記レジスト膜Ｒ２１Ｂには、前記素子領域２１Ｂを画成する素子分離領域の素子分離絶縁膜２１ＩＢを露出するレジスト開口部Ｒ２１ｂが形成されており、その結果、Ｂ＋は、前記素子領域２１Ｂを画成する素子分離絶縁膜２１ＩＢにも同時に導入される。前記レジスト開口部Ｒ２１ｂは、前記領域２１Ａおよび素子分離絶縁膜２１ＩＡ、２１ＩＢに対応するレチクルパターンを有する第１のレチクルを使ってレジスト膜Ｒ２１Ｂを露光および現像することにより形成される。ここで前記ウェル２１ＷＡはＢ＋を１５０ｋｅｖ〜３００ｋｅＶの加速電圧下、１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成され（ウェル注入）、一方前記チャネルドープ領域２１ｔｈＡはＢ＋を４０ｋｅＶ〜１００ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成される（チャネル注入）。
【００５０】
次に前記レジスト膜Ｒ２１Ｂを硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去し、さらに前記図５Ｂの構造上に、前記素子領域２１Ａを覆うようにレジスト膜Ｒ２１Ａを形成し、前記素子領域２１Ｂおよび前記素子領域２１Ｂを画成する素子分離領域の素子分離絶縁膜２１ＩＢにＡｓ＋あるいはＰ＋をイオン注入により導入し、ｐチャネルＭＯＳトランジスタのｎ型ウェル２１ＷＢおよびｎ型チャネルドープ領域２１ｔｈＢを形成し、図５Ｃの構造を得る。その際、前記レジスト膜Ｒ２１Ａには、前記素子領域２１Ａを画成する素子分離絶縁膜２１ＩＡを露出するレジスト開口部Ｒ２１ａが形成されており、その結果、Ａｓ＋あるいはＰ＋は、前記素子領域２１Ｂを画成する素子分離領域の素子分離絶縁膜２１ＩＢにも同時に導入される。前記レジスト開口部Ｒ２１ａは、前記素子領域２１Ｂおよび素子分離絶縁膜２１ＩＡ，２１ＩＢに対応するレチクルパターンを有する第２のレチクルを使ってレジスト膜Ｒ２１Ａを露光および現像することにより形成される。ここで前記ウェル２１ＷＢはリンイオン（Ｐ＋）を２００ｋｅＶ〜９００ｋｅＶの加速電圧下、５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成され（ウェル注入）、一方前記チャネルドープ領域２１ｔｈＢはＰ＋またはヒ素イオン（Ａｓ＋）を５０ｋｅＶ〜２００ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより形成される（チャネル注入）。
【００５１】
さらに前記図５Ｃの構造において前記レジスト膜Ｒ２１Ａを硫酸過水やアンモニア過水などを使ったウェットエッチングにより選択的に除去し、図５Ｄの構造を得る。本実施形態では、前記素子分離絶縁膜２１ＩＡ，２１ＩＢの突出部はエッチング耐性の高いＳｉＮ膜３１により保護されているため、前記レジスト膜Ｒ２１ＢあるいはＲ２１Ａを上記ウェットエッチングにより除去した場合でも、前記素子分離絶縁膜２１ＩＡ，２１ＩＢが、前記ウェットエッチングにより浸食されることがなく、前記突出部の後退も生じない。
【００５２】
さらに前記ＳｉＮ膜３１を、リン酸を使ったウェットエッチングにより除去し、図５Ｅの構造を得、さらに前記犠牲酸化膜２２Ｓを、ＨＦを使ったウェットエッチングにより除去し、図５Ｆの構造を得る。本実施形態でも、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢで、ＰあるいはＡｓのドーズ量、すなわちイオン注入量が等しく、またＢのドーズ量、すなわちイオン注入量も等しく、前記素子分離絶縁膜２１ＩＡ，２１ＩＢは、前記ＨＦを使ったウェットエッチングの際に同一の後退量δを示す。また前記図５Ｅに示すように前記ＳｉＮ膜３１をウェットエッチングで除去する場合には、前記素子領域２１Ａ，２１Ｂが犠牲酸化膜２２Ｓにより覆われているため、チャネル領域となるシリコン基板２１の表面に損傷が入ることはない。
【００５３】
図５Ｆの工程の後、引き続き図４Ｊ以降で説明したプロセスを実行することにより、所望の半導体装置を得ることができる。
【００５４】
［第３の実施形態］
図６Ａ〜図６Ｅは、本発明の第３の実施形態による半導体装置の製造方法を示す。な本実施形態は先の第１の実施形態の図４Ｆの工程に引き続くものであり、以下の説明では、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５５】
図６Ａを参照するに、前記図４Ｆに示す構造上には素子分離酸化膜２１ＩＡおよび２１ＩＢをそれぞれ露出するレジスト開口部Ｒ３１ＡおよびＲ３１Ｂを有するレジスト膜Ｒ３１が形成されており、前記レジスト膜Ｒ３１をマスクに、その後のイオン注入工程で遣われるＢやＡｓ，Ｐなどよりも原子量の大きいインジウム（Ｉｎ）などの重い不純物元素がイオン注入され、これにより、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢの上部、例えば深さが４０ｎｍまでの範囲に、前記Ｉｎにより、意図的に損傷が与えられる。例えば前記Ｉｎのイオン注入は、７０ｋｅＶの加速電圧下、３．０×１０13ｃｍ-2のドーズ量で実行することができる。
【００５６】
次に図６Ｂに示すように前記レジスト膜Ｒ３１が硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去され、さらに前記図６Ｂの構造上に、前記素子領域２１Ａを、その周辺の素子分離酸化膜２１ＩＡも含めて露出するレジスト開口部Ｒ３２Ａを有するレジスト膜Ｒ３２が形成され、前記レジスト膜Ｒ３２をマスクにＢ＋を最初１００〜３００ｋｅＶの加速電圧下、１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａにｐ型ウェル２１ＷＡを形成し、図６Ｃの構造を得る。
【００５７】
さらに図６Ｃの工程では前記レジスト膜Ｒ３２をマスクにＢ＋を１０ｋｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａにおいて前記基板２１の表面に沿ってｐ型チャネルドープ領域２１ｔｈＡを形成する。
【００５８】
先の実施形態と異なり、図６Ｃにおいて前記レジスト膜Ｒ３２は、前記素子領域２１Ａおよび素子分離絶縁膜２１ＩＡを除き、前記シリコン基板２１の表面を、前記素子分離絶縁膜２１ＩＢおよび素子領域２１Ｂを含め、連続的に覆っていることに注意すべきである。
【００５９】
次に前記レジスト膜Ｒ３２が硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去され、さらにシリコン基板２１上に、前記素子領域２１Ｂを、その周辺の素子分離酸化膜２１ＩＢも含めて露出するレジスト開口部Ｒ３３Ｂを有するレジスト膜Ｒ３３が形成され、前記レジスト膜Ｒ３３をマスクにＡｓ＋を最初２００〜９００ｋｅＶの加速電圧下、５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ｂにｎ型ウェル２１ＷＢを形成し、図６Ｄの構造を得る。
【００６０】
さらに図６Ｄの工程では前記レジスト膜Ｒ３３をマスクにＰ＋を５０ｋｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ｂにおいて基板表面に沿ってｎ型チャネルドープ領域２１ｔｈＢを形成する。
【００６１】
先の実施形態と異なり、図６Ｄにおいて前記レジスト膜Ｒ３３は、前記素子領域２１Ｂおよび素子分離絶縁膜２１ＩＢを除き、前記シリコン基板２１の表面を、前記素子分離絶縁膜２１ＩＡおよび素子領域２１Ａを含め、連続的に覆っていることに注意すべきである。
【００６２】
さらに前記図６Ｄの構造において前記レジスト膜Ｒ３３を硫酸過水あるいはアンモニア過水を使ったウェットエッチングにより除去し、さらに前記犠牲酸化膜２２ＳをＨＦを使ったウェットエッチングにより除去し、図６Ｅの構造を得る。
【００６３】
図６Ｅの構造では、前記素子分離酸化膜２１ＩＡおよび２１ＩＢがはじめに重いＩｎなどの元素を深くイオン注入されているため、Ｉｎで損傷した部分が上記硫酸過水あるいはアンモニア過水を使ったウェットエッチング、あるいはＨＦを使ったウェットエッチングにより除去されるが、そのエッチング量δは前記素子分離酸化膜２１ＩＡと素子分離酸化膜２１ＩＢとで、前記図４Ｉの場合と同じく、ほぼ同一となる。これは、上記のＢ＋およびＡｓ＋のイオン注入工程において、Ｂ＋イオンおよびＡｓ＋イオンの投影飛程が約４０ｎｍであり、前記Ｉｎ＋のイオン注入工程におけるＩｎ＋イオンの投影飛程とほぼ重なるためである。
【００６４】
そこで前記図６Ｅの工程の後、先の実施形態において図４Ｊ〜４Ｔを参照して説明した工程を実行することにより、図４Ｔと同様な構成の半導体装置を得ることができる。
【００６５】
本実施形態においても、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢの後退量が同じになり、ゲート電極２３ＧＡあるいは２３ＧＢのパターニングの際に、得られるパターンの幅が設計値からずれてしまう問題が回避され、また図１Ｔの構造上にさらに多層配線構造を形成する場合でも、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢのシリコン基板２１上における突出高さが異なることによる配線パターンの位置ずれやパターン幅のずれなどの問題を回避することができる。
【００６６】
なお本実施形態では、通常の半導体装置の製造方法に比べて図６Ａのマスクプロセスが余計に必要とされるが、その見返りとして、図６Ｃ、図６Ｄの工程で従来使われているのと同じマスクプロセスを使うことができ、半導体装置の製造費用の増大を極力抑制することができる。
【００６７】
なお本実施形態では図６Ａの工程においてＩｎ＋の代わりにＡｓ＋を使うことも可能である。Ｉｎの代わりにＡｓを使う場合には、前記図６Ａの工程においてＡｓ＋を、５０ｋｅＶの加速電圧下、４．５×１０13ｃｍ-2以上のドーズ量でイオン注入すればよい。
【００６８】
また前記図６ＡのＩｎのイオン注入工程は、図６Ｃあるいは図６Ｄのイオン注入工程の後で行うことも可能である。
【００６９】
［第４の実施形態］
ところで前記第１の実施形態の場合、例えば図４Ｇあるいは図４Ｈの工程においてレジスト開口部Ｒ２１ｂあるいはＲ２１ａに位置ずれが生じる場合がある。このようなレジスト開口部Ｒ２１ｂあるいはＲ２１ａに位置ずれが生じると、素子領域２１Ａあるいは素子領域２１Ｂに不要なイオン注入がなされてしまい、ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタの電気特性が所望値からずれてしまう恐れがある。
【００７０】
図７Ａ〜図７Ｇは、上記の課題を解決する、本発明の第４の実施形態による半導体装置の製造方法を示す。ただし、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７１】
本実施形態は、前記図４Ｃの工程に引き続くもので、前記図４Ｃの構造上に最初にＣＶＤ法によりＢＳＧあるいはＰＳＧよりなるライナ膜２４Ｌを、前記素子分離溝２１Ｔの側壁面および底面を覆うように、例えば１０ｎｍ〜５０ｎｍの膜厚に形成し、さらにその後、高密度プラズマＣＶＤ法により、前記素子分離溝２１Ｔを非ドープシリカガラスよりなるシリコン酸化膜２４で埋め込み、図７Ａの構造を得る。ここで前記ライナ膜２４ＬをＢＳＧ膜より構成する場合には、膜中のＢ2Ｏ3成分のＳｉＯ2成分に対する比率（Ｂ2Ｏ3／ＳｉＯ2）をモル比で０．１以上とし、また前記ライナ膜２４ＬをＰＳＧ膜より構成する場合には、膜中のＰ2Ｏ5成分のＳｉＯ2成分に対する比率（Ｐ2Ｏ5／ＳｉＯ2）をモル比で０．００８以上とするのが好ましい。
【００７２】
いずれの場合でも、前記ライナ膜２４Ｌ中におけるＢあるいはＰの濃度は、前記ライナ膜２４を形成するＣＶＤ工程において、原料ガスの組成を調整して実現する。例えば前記ライナ膜２４ＬをＢ2Ｏ3膜とする場合には、原料としてシラン（ＳｉＨ4）ガスと窒素ガスと酸素ガスとジボラン（Ｂ2Ｈ6）ガスを使い、その際、ジボランガスのシランガスに対する流量比（Ｂ2Ｈ6／ＳｉＨ4）を例えば０．０５以上に設定する。また例えば前記ライナ膜２４ＬをＰ2Ｏ5膜とする場合には、原料としてシランガスと窒素ガスと酸素ガスとホスフィン（ＰＨ3）ガスを使い、その際、ホスフィンガスのシランガスに対する流量比（ＰＨ3／ＳｉＨ4）を例えば０．０２以上に設定する。このようにして形成したライナ膜２４Ｌでは、イオン注入の際の損傷によるエッチング速度の増加を５％以下に抑制することができる。このため、後で説明するレジストマスクの位置ずれにより、前記ライナ膜２４Ｌに不純物元素のイオン注入が生じても、これに伴いライナ膜２４Ｌに大きなエッチング速度の変化は生じない。
【００７３】
前記シリコン酸化膜２４の成膜は、先の第１の実施形態の場合と同様に実行することができる。
【００７４】
次に前記シリコン酸化膜２４を、その下のライナ膜２４Ｌも含めてＣＭＰ法により、前記シリコン窒化膜２３が露出するまで研磨し、図７Ｂの構造を得る。
【００７５】
さらに前記シリコン窒化膜２３を、例えばＨ3ＰＯ4を使ったウェットエッチングにより除去し、さらにＨＦを使ったウェットエッチングにより、前記パッド酸化膜２２を除去し、シリコン基板２１の表面を露出する。
【００７６】
この工程では、特にＢあるいはＰを含むライナ膜２４Ｌの部分が、非ドープシリコン酸化膜よりなる前記素子分離酸化膜２１ＩＡあるいは２１ＩＢよりも大きな後退量δＬで後退し、図７Ｃに示す構造が得られる。
【００７７】
次に図７Ｃの構造を熱酸化し、露出したシリコン基板２１の表面に厚さが５〜２０ｎｍの熱酸化膜により、犠牲酸化膜２２Ｓを形成し、図７Ｄの構造を得る。
【００７８】
次に図７Ｄの構造上に前記レジスト膜Ｒ２１Ｂを、前記素子領域２１Ａにおいては素子分離絶縁膜２１ＩＡまで含めて露出されるように、また前記素子領域２１Ｂにおいては前記レジスト開口部Ｒ２１ｂが素子分離絶縁膜２１ＩＢのみを露出するように形成し、Ｂ＋のイオン注入を行い、図７Ｅに示すように前記素子領域２１Ａにおいてｐ型ウェル２１Ａおよびｐ型チャネルドープ領域２１ｔｈＡを形成すると同時に、前記素子分離絶縁膜２１ＩＢにＢを導入する。
【００７９】
この際、前記レジスト膜Ｒ２１Ｂがずれて、レジスト開口部Ｒ２１ｂが前記素子分離絶縁膜２１ＩＢからずれても、ずれの程度が小さく、前記ライナ膜２１Ｌが露出する程度で、素子領域２１Ｂが露出しない場合には、Ｂが素子領域２１Ｂに導入されることはなく、後の工程で素子領域２１Ｂに形成されるｐチャネルＭＯＳトランジスタの電気特性が所望値から変調されることはない。
【００８０】
次に図７Ｅの構造上に前記レジスト膜Ｒ２１Ａを、前記素子領域２１Ｂにおいては素子分離絶縁膜２１ＩＢまで含めて露出されるように、また前記素子領域２１Ａにおいては前記レジスト開口部Ｒ２１ａが素子分離絶縁膜２１ＩＡのみを露出するように形成し、Ａｓ＋のイオン注入を行い、図７Ｆに示すように前記素子領域２１Ｂにおいてｐ型ウェル２１Ｂおよびｐ型チャネルドープ領域２１ｔｈＢを形成すると同時に、前記素子分離絶縁膜２１ＩＡにＡｓあるいはＰを導入する。
【００８１】
この際、前記レジスト膜Ｒ２１Ａがずれて、レジスト開口部Ｒ２１ａが前記素子分離絶縁膜２１ＩＡからずれても、ずれの程度が小さく、前記ライナ膜２１Ｌが露出する程度で、素子領域２１Ａが露出しない場合には、ＡｓあるいはＰが素子領域２１Ａに導入されることはなく、後の工程で素子領域２１Ａに形成されるｎチャネルＭＯＳトランジスタの電気特性が所望値から変調されることはない。
【００８２】
さらに前記レジスト膜Ｒ２１Ａを除去した後、前記犠牲酸化膜２２ＳをＨＦによるウェットエッチングにより除去し、図７Ｇに示す構造を得る。その際、前記素子分離絶縁膜２１ＩＡおよび２１ＩＢはいずれもＢおよびＰあるいはＡｓを同量だけ導入されているため、同一のエッチング後退量δを示す。また前記ライナ膜２４Ｌは先に図７Ｃの工程で後退しており、図７Ｇの工程で素子分離酸化膜２１ＩＡ，２１ＩＢが後退するため、素子分離酸化膜２１ＩＡあるいは２１ＩＢとライナ膜２４Ｌとの間の段差は比較的小さく抑えることができる。
【００８３】
さらに図７Ｇの工程の後、先に図４Ｊ〜４Ｔで説明した工程を実行することにより、所望の半導体装置を得ることができる。本実施形態による半導体装置では、素子分離領域が素子分離溝の側壁面および底面を覆うライナ絶縁膜２４Ｌと、その内側を充填する素子分離酸化膜２１ＩＡあるいは２１ＩＢよりなることが特徴である。
【００８４】
なお本実施形態において前記ライナ膜２４Ｌの代わりに熱酸化膜を使い、非ドープシリコン酸化膜２４の代わりにＢドープガラス（ＢＳＧ）あるいはＰドープガラス（ＰＳＧ）を使うことも可能である。また前記ライナ膜２４Ｌとして熱酸化膜を使い、前記シリコン酸化膜２４として非ドープシリコン酸化膜２４を使うことも可能である。
【００８５】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン基板上にＳＴＩ構造を有する素子分離領域を形成する工程と、
前記シリコン基板の第１の領域に第１の不純物元素を、前記シリコン基板の第２の領域を第１のレジストパターンで覆った状態で第１のイオン注入工程により導入し、前記第１の領域に第１導電型を有する第１のウェルを形成する工程と、
前記シリコン基板の第２の領域に、前記第１の不純物元素に対して逆導電型の不純物元素である第２の不純物元素を、前記素子領域を第２のレジストパターンで覆った状態で第２のイオン注入工程により導入し、前記第２の領域に前記第１導電型と逆の第２導電型を有する第２のウェルを形成する工程と、
を含み、
前記第１のレジストパターンには、前記素子分離領域のうち前記第２の領域に含まれる素子分離領域を露出する第１の開口部が形成されており、
前記第１のウェルを形成する工程では、前記素子分離領域のうち、前記第１の開口部で露出された部分に前記第１の不純物元素が前記第１のイオン注入工程により導入され、
前記第２のレジストパターンには、前記素子分離領域のうち前記第１の領域に含まれる素子分離領域を露出する第２の開口部が形成されており、
前記第２のウェルを形成する工程では、前記素子分離領域のうち、前記第２の開口部で露出された部分に前記第２の不純物元素が前記第２のイオン注入工程により導入されることを特徴とする半導体装置の製造方法。
（付記２）
さらに前記第１および第２のウェルの形成の後、前記シリコン基板の前記第１の領域において前記素子分離領域により画成される第１の素子領域、および前記シリコン基板の前記第２の領域において前記素子分離領域により画成される第２の素子領域に、それぞれ第１および第２のゲート電極を形成する工程と、
前記シリコン基板を、前記第１の領域を露出する第３のレジストパターンで覆い、前記第１の素子領域に前記第２導電型の第３の不純物元素を、前記第３のレジストパターンをマスクとした第３のイオン注入工程により導入し、前記第１の素子領域中、前記第１のゲート電極の左右に隣接して、前記第２導電型を有する第１および第２の拡散領域をそれぞれ形成する工程と、
前記シリコン基板を、前記第２の領域を露出する第４のレジストパターンで覆い、前記第２の素子領域に前記第２導電型の第４の不純物元素を、前記第４のレジストパターンをマスクとした第４のイオン注入工程により導入し、前記第２の素子領域中、前記第２のゲート電極の左右に隣接して、前記第１導電型を有する第１および第２の拡散領域をそれぞれ形成する工程と、
を含み、
前記第３のレジストパターンには、前記素子分離領域のうち前記第２の素子領域を画成する素子分離領域を露出する第３の開口部が形成されており、
前記第１および第２の拡散領域を形成する工程では、前記素子分離領域のうち、前記第３の開口部で露出された部分に前記第３の不純物元素が前記第３のイオン注入工程により導入され、
前記第４のレジストパターンには、前記素子分離領域のうち前記第１の素子領域を画成する素子分離領域を露出する第４の開口部が形成されており、
前記第３および第４の拡散領域を形成する工程では、前記素子分離領域のうち、前記第４の開口部で露出された部分に前記第４の不純物元素が前記第４のイオン注入工程により導入されることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記第１のレジストパターンと前記第３のレジストパターンは第１の露光マスクにより露光され、前記第２のレジストパターンと前記第４のレジストパターンは、第２の露光マスクにより露光されることを特徴とする付記２記載の半導体装置の製造方法。
（付記４）
前記第１のレジストパターンは、前記第２の領域に含まれる個々の素子分離領域の周辺部を覆い中央部を露出し、前記第２のレジストパターンは、前記第１の領域に含まれる個々の素子分離領域の周辺部を覆い中央部を露出することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記５）
前記個々の素子分離領域のうち、前記中央部と前記周辺部は、組成が異なることを特徴とする付記４記載の半導体装置の製造方法。
（付記６）
シリコン基板上にＳＴＩ構造を有する素子分離領域を形成する工程と、
前記シリコン基板を、前記素子分離領域を露出する第１のレジストパターンで覆い、前記第１のレジストパターンをマスクに、前記素子分離領域に選択的に第１の不純物元素をイオン注入により導入する工程と、
前記シリコン基板の第１の領域に第２の不純物元素を、前記シリコン基板の第２の領域を第２のレジストパターンで覆った状態でイオン注入により導入し、前記第１の領域に第１導電型を有する第１のウェルを形成する工程と、
前記シリコン基板の第２の領域に、前記第１の不純物元素に対して逆導電型の第３の不純物元素を、前記素子領域を第３のレジストパターンで覆った状態でイオン注入により導入し、前記第２の領域に前記第１導電型と逆の第２導電型を有する第２のウェルを形成する工程と、を含み、
前記第１の不純物元素は、前記第２および第３の不純物元素のうち、より大きな原子量を有する不純物元素の原子量に等しいか、より大きな原子量を有することを特徴とする半導体装置の製造方法。
（付記７）
前記素子分離領域を形成する工程は、前記シリコン基板上に前記素子分離領域の形成部分を露出する第４のレジストパターンを形成する工程と、前記第４のレジストパターンをマスクに前記シリコン基板をエッチングし、素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で充填する工程と、前記絶縁膜を化学機械研磨し、前記素子分離溝中に素子分離絶縁膜を形成する工程と、を含み、前記第４のレジストパターンは、前記第１のレジストパターンと同一の露光マスクを使って形成されることを特徴とする付記６記載の半導体装置の製造方法。
（付記８）
前記第１の不純物元素は、ＩｎまたはＡｓであることを特徴とする付記６または７記載の半導体装置の製造方法。
（付記９）
さらに前記第１および第２のウェルの形成の後、前記シリコン基板の第１の領域において前記素子分離領域により画成される第１の素子領域、および前記シリコン基板の前記第２の領域において前記素子分離領域により画成される第２の素子領域に、それぞれ第１および第２のゲート電極を形成する工程と、
前記シリコン基板を、前記第１の領域を露出する第５のレジストパターンで覆い、前記第１の素子領域に前記第２導電型の第４の不純物元素を、前記第３のレジストパターンをマスクとしたイオン注入により導入し、前記第１の素子領域中、前記第１のゲート電極の左右に隣接して、前記第２導電型を有する第１および第２の拡散領域をそれぞれ形成する工程と、
前記シリコン基板を、前記第２の領域を露出する第６のレジストパターンで覆い、前記第２の素子領域に前記第２導電型の第５の不純物元素を、前記第４のレジストパターンをマスクとしたイオン注入により導入し、前記第２の素子領域中、前記第２のゲート電極の左右に隣接して、前記第１導電型を有する第１および第２の拡散領域をそれぞれ形成する工程と、
を含むことを特徴とする付記６〜８のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８６】
【図１Ａ】従来の半導体装置の製造工程を示す図（その１）である。
【図１Ｂ】従来の半導体装置の製造工程を示す図（その２）である。
【図１Ｃ】従来の半導体装置の製造工程を示す図（その３）である。
【図１Ｄ】従来の半導体装置の製造工程を示す図（その４）である。
【図１Ｅ】従来の半導体装置の製造工程を示す図（その５）である。
【図１Ｆ】従来の半導体装置の製造工程を示す図（その６）である。
【図１Ｇ】従来の半導体装置の製造工程を示す図（その７）である。
【図１Ｈ】従来の半導体装置の製造工程を示す図（その８）である。
【図１Ｉ】従来の半導体装置の製造工程を示す図（その９）である。
【図１Ｊ】従来の半導体装置の製造工程を示す図（その１０）である。
【図１Ｋ】従来の半導体装置の製造工程を示す図（その１１）である。
【図１Ｌ】従来の半導体装置の製造工程を示す図（その１２）である。
【図１Ｍ】従来の半導体装置の製造工程を示す図（その１３）である。
【図１Ｎ】従来の半導体装置の製造工程を示す図（その１４）である。
【図２】一実施形態の課題を説明する図である。
【図３】一実施形態の課題を説明する別の図である。
【図４Ａ】第１の実施形態による半導体装置の製造工程を示す図（その１）である。
【図４Ｂ】第１の実施形態による半導体装置の製造工程を示す図（その２）である。
【図４Ｃ】第１の実施形態による半導体装置の製造工程を示す図（その３）である。
【図４Ｄ】第１の実施形態による半導体装置の製造工程を示す図（その４）である。
【図４Ｅ】第１の実施形態による半導体装置の製造工程を示す図（その５）である。
【図４Ｆ】第１の実施形態による半導体装置の製造工程を示す図（その６）である。
【図４Ｇ】第１の実施形態による半導体装置の製造工程を示す図（その７）である。
【図４Ｈ】第１の実施形態による半導体装置の製造工程を示す図（その８）である。
【図４Ｉ】第１の実施形態による半導体装置の製造工程を示す図（その９）である。
【図４Ｊ】第１の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図４Ｋ】第１の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図４Ｌ】第１の実施形態による半導体装置の製造工程を示す図（その１２）である。
【図４Ｍ】第１の実施形態による半導体装置の製造工程を示す図（その１３）である。
【図４Ｎ】第１の実施形態による半導体装置の製造工程を示す図（その１４）である。
【図４Ｏ】第１の実施形態による半導体装置の製造工程を示す図（その１５）である。
【図４Ｐ】第１の実施形態による半導体装置の製造工程を示す図（その１６）である。
【図４Ｑ】第１の実施形態による半導体装置の製造工程を示す図（その１７）である。
【図４Ｒ】第１の実施形態による半導体装置の製造工程を示す図（その１８）である。
【図４Ｓ】第１の実施形態による半導体装置の製造工程を示す図（その１９）である。
【図４Ｔ】第１の実施形態による半導体装置の製造工程を示す図（その２０）である。
【図５Ａ】第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図５Ｂ】第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図５Ｃ】第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図５Ｄ】第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図５Ｅ】第２の実施形態による半導体装置の製造工程を示す図（その５）である。
【図５Ｆ】第２の実施形態による半導体装置の製造工程を示す図（その６）である。
【図６Ａ】第３の実施形態による半導体装置の製造工程を示す図（その１）である。
【図６Ｂ】第３の実施形態による半導体装置の製造工程を示す図（その２）である。
【図６Ｃ】第３の実施形態による半導体装置の製造工程を示す図（その３）である。
【図６Ｄ】第３の実施形態による半導体装置の製造工程を示す図（その４）である。
【図６Ｅ】第３の実施形態による半導体装置の製造工程を示す図（その５）である。
【図７Ａ】第４の実施形態による半導体装置の製造工程を示す図（その１）である。
【図７Ｂ】第４の実施形態による半導体装置の製造工程を示す図（その２）である。
【図７Ｃ】第４の実施形態による半導体装置の製造工程を示す図（その３）である。
【図７Ｄ】第４の実施形態による半導体装置の製造工程を示す図（その４）である。
【図７Ｅ】第４の実施形態による半導体装置の製造工程を示す図（その５）である。
【図７Ｆ】第４の実施形態による半導体装置の製造工程を示す図（その６）である。
【図７Ｇ】第４の実施形態による半導体装置の製造工程を示す図（その７）である。
【符号の説明】
【００８７】
１１，２１  シリコン基板
１１Ａ，１１Ｂ，２１Ａ，２１Ｂ  素子領域
１１Ｔ，２１Ｔ  素子分離溝
１２，２２  パッド酸化膜
１３，２３  シリコン窒化膜
１３Ａ，２３Ａ  開口部
１４，２４  シリコン酸化膜
１４ＩＡ，１４ＩＢ，２１Ａ，２１Ｂ  素子分離酸化膜
１５，２２Ｇ  ゲート絶縁膜
１６Ｇ，２３  ポリシリコン膜
１７，２４  反射防止膜
１８，Ｒ１，Ｒ２，Ｒ２１Ａ，Ｒ２１Ｂ，Ｒ２２  レジスト膜
２１ａ，２１ｃ  ソースエクステンション領域
２１ｂ，２１ｄ  ドレインエクステンション領域
２１ｅ，２１ｇ  ソース領域
２１ｆ，２１ｈ  ドレイン領域
２１ＷＡ  ｐ型ウェル
２１ＷＢ  ｎ型ウェル
２１ｔｈＡ  ｐ型チャネルドープ領域
２１ｔｈＢ  ｎ型チャネルドープ領域
２２Ｓ  犠牲酸化膜
２３ＧＡ，２３ＧＢ  ゲート電極
２３ＧＡｗ，２３ＧＢｗ  ゲート電極側壁絶縁膜
２５  絶縁膜
２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ  コンタクトプラグ
２４Ｌ  ライナ膜
３１  シリコン窒化膜
Ｒ２１ａ，Ｒ２１ｂ，Ｒ２３Ａｏ，Ｒ２３Ｂｏ，Ｒ２３ａ，Ｒ２３ｂ  レジスト開口部
【図１Ａ】
2010109174.tif 000003
【図１Ｂ】
2010109174.tif 000004
【図１Ｃ】
2010109174.tif 000005
【図１Ｄ】
2010109174.tif 000006
【図１Ｅ】
2010109174.tif 000007
【図１Ｆ】
2010109174.tif 000008
【図１Ｇ】
2010109174.tif 000009
【図１Ｈ】
2010109174.tif 000010
【図１Ｉ】
2010109174.tif 000011
【図１Ｊ】
2010109174.tif 000012
【図１Ｋ】
2010109174.tif 000013
【図１Ｌ】
2010109174.tif 000014
【図１Ｍ】
2010109174.tif 000015
【図１Ｎ】
2010109174.tif 000016
【図２】
2010109174.tif 000017
【図３】
2010109174.tif 000018
【図４Ａ】
2010109174.tif 000019
【図４Ｂ】
2010109174.tif 000020
【図４Ｃ】
2010109174.tif 000021
【図４Ｄ】
2010109174.tif 000022
【図４Ｅ】
2010109174.tif 000023
【図４Ｆ】
2010109174.tif 000024
【図４Ｇ】
2010109174.tif 000025
【図４Ｈ】
2010109174.tif 000026
【図４Ｉ】
2010109174.tif 000027
【図４Ｊ】
2010109174.tif 000028
【図４Ｋ】
2010109174.tif 000029
【図４Ｌ】
2010109174.tif 000030
【図４Ｍ】
2010109174.tif 000031
【図４Ｎ】
2010109174.tif 000032
【図４Ｏ】
2010109174.tif 000033
【図４Ｐ】
2010109174.tif 000034
【図４Ｑ】
2010109174.tif 000035
【図４Ｒ】
2010109174.tif 000036
【図４Ｓ】
2010109174.tif 000037
【図４Ｔ】
2010109174.tif 000038
【図５Ａ】
2010109174.tif 000039
【図５Ｂ】
2010109174.tif 000040
【図５Ｃ】
2010109174.tif 000041
【図５Ｄ】
2010109174.tif 000042
【図５Ｅ】
2010109174.tif 000043
【図５Ｆ】
2010109174.tif 000044
【図６Ａ】
2010109174.tif 000045
【図６Ｂ】
2010109174.tif 000046
【図６Ｃ】
2010109174.tif 000047
【図６Ｄ】
2010109174.tif 000048
【図６Ｅ】
2010109174.tif 000049
【図７Ａ】
2010109174.tif 000050
【図７Ｂ】
2010109174.tif 000051
【図７Ｃ】
2010109174.tif 000052
【図７Ｄ】
2010109174.tif 000053
【図７Ｅ】
2010109174.tif 000054
【図７Ｆ】
2010109174.tif 000055
【図７Ｇ】
2010109174.tif 000056