(57)【要約】【課題】出力トランジスタの制御電圧のノイズ変動に対して出力電圧の変動を抑制できるシリーズレギュレータ回路を提供する。【解決手段】シリーズレギュレータ回路は、入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、出力電圧設定信号により選択される電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路とを含むことを特徴とする。【選択図】図３
2010009547.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、
出力電圧設定信号により選択される電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路と
を含むことを特徴とするシリーズレギュレータ回路。
【請求項２】
前記切り替え回路は、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力電圧設定信号に応じて切り替えることを特徴とする請求項１に記載のシリーズレギュレータ回路。
【請求項３】
前記出力端の電圧に応じた検出信号を生成する電圧検出器を更に含み、前記切り替え回路は、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記検出信号に応じて切り替えることを特徴とする請求項１に記載のシリーズレギュレータ回路。
【請求項４】
前記切り替え回路は、前記１つ又は複数のトランジスタのうちで前記出力端に電流を供給するトランジスタを、前記出力電圧設定信号が第１の値の場合と第２の値の場合とで異なるトランジスタとすることを特徴とする請求項１乃至３のいずれか一項に記載のシリーズレギュレータ回路。
【請求項５】
前記切り替え回路は、前記複数のトランジスタのうちで前記出力端に電流を供給するトランジスタの数を、前記出力電圧設定信号が第１の値の場合と第２の値の場合とで異ならせることを特徴とする請求項１乃至３のいずれか一項に記載のシリーズレギュレータ回路。
【請求項６】
前記切り替え回路は、前記１つ又は複数のトランジスタのウェルバイアスの電位を変化させることにより、前記１つ又は複数のトランジスタの閾値を、前記出力電圧設定信号が第１の値の場合と第２の値の場合とで異ならせることを特徴とする請求項１乃至３のいずれか一項に記載のシリーズレギュレータ回路。
【請求項７】
前記切り替え回路は、前記出力端から外部に出力する電流量を設定する出力電流設定信号を受け取り、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替えるとともに、前記１つ又は複数のトランジスタが前記出力端に供給する出力電流の量を前記出力電流設定信号に応じて切り替えることを特徴とする請求項１記載のシリーズレギュレータ回路。
【請求項８】
スイッチングレギュレータと、
前記スイッチングレギュレータの出力電圧を入力電圧とするシリーズレギュレータと
を含み、
前記シリーズレギュレータは、
前記入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、
出力電圧設定信号により選択される電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路と
を含むことを特徴とする電圧レギュレータ回路。
【請求項９】
複数の処理モードのうちの１つの処理モードで動作するプロセッサと、
前記プロセッサに電源電圧を供給するシリーズレギュレータと
を含み、
前記シリーズレギュレータは、
入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、
前記１つの処理モードを示す信号に応じた電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路と
を含み、前記出力端から前記電源電圧を前記プロセッサに供給することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般にレギュレータ回路に関し、詳しくはシリーズレギュレータ回路に関する。
【背景技術】
【０００２】
携帯機器のバッテリ持続時間を長くするため、また更には半導体素子の放熱部品を小さくするために、半導体回路の低消費電力化が求められている。半導体回路の低消費電力化を実現するには、低い電源電圧を供給して回路を動作させることが望ましい。そのような低い電源電圧を効率よく安定に供給するためには、スイッチングレギュレータで降圧した電源を更にシリーズレギュレータで安定化する方法が有効である。
【０００３】
シリーズレギュレータでは、出力トランジスタのチャネルの一端に入力電圧Ｖｉｎを印加し、チャネルの他端を出力端として負荷に結合する。この出力端に現れる電圧が出力電圧Ｖｏとなる。出力トランジスタの制御端に印加する制御電圧を調整することにより、出力電圧値Ｖｏを制御する。シリーズレギュレータ回路では、入力電圧Ｖｉｎは、出力電圧Ｖｏに出力トランジスタの飽和電圧Ｖｄｓａｔと余裕電圧とを加えた電圧になる。例えば、Ｖｏ＝２Ｖ、Ｖｄｓａｔ＝０．１５Ｖであれば、余裕電圧０．０５Ｖを考慮して、Ｖｉｎ＝２．２Ｖに設定する。
【０００４】
またシリーズレギュレータの安定化のために、出力電流に応じて最終段トランジスタの個数を制御する技術も知られている。この場合、消費電流が大きい状態の時には、最終段出力トランジスタの個数を多く接続し、消費電流が小さい状態の時には、最終段出力トランジスタの個数を少なく接続する。これにより、出力電流の大きさによらず、レギュレータが安定に動作する。
【特許文献１】特開２００３−２３５２５０号公報
【特許文献２】特開２００６−１９００２１号公報
【特許文献３】特開２００６−１９００２０号公報
【特許文献４】特開２００１−２８２３７１号公報
【特許文献５】特開２００５−１０７９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
今後、半導体回路の更なる低消費電力化が要求されると、シリーズレギュレータ内部の消費電力を削減することが必要になる。シリーズレギュレータ内部の消費電力を削減するためには、入力電圧Ｖｉｎと出力電圧Ｖｏの差電圧Ｖｉｎ−Ｖｏを小さくすることが必須である。この場合、出力トランジスタは飽和領域ではなく線形領域で動作することになる。
本発明は、出力トランジスタが線形領域で動作する場合でも、出力トランジスタの制御電圧のノイズ変動に対して出力電圧の変動を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
シリーズレギュレータ回路は、入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、出力電圧設定信号により選択される電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路とを含むことを特徴とする。
【発明の効果】
【０００７】
少なくとも１つの実施例によれば、１つ又は複数のトランジスタの制御電圧以外の動作条件を出力端の電圧値の設定の変化と連動させて切り替える。この構成により、出力電圧の設定に関わらず、一定の出力電流を取り出すために必要な出力トランジスタの制御電圧をノイズに強い一定電圧に維持することが可能となる。即ち、ゲートとソースとの間の電圧差がなるべく大きい状態が維持することが可能となる。このため、容量性カップリングなどにより制御電圧が変動しても、出力電圧の変動を小さく抑えることができる。
【発明を実施するための最良の形態】
【０００８】
図１は、シリーズレギュレータ回路において出力トランジスタが線形領域で動作する場合の動作特性を示す図である。横軸は出力電圧Ｖｏであり、縦軸は出力トランジスタのドレイン電流に等しい出力電流Ｉｏである。図１に示す動作特性は、ゲート幅が５０００μｍのＰＭＯＳトランジスタを出力トランジスタとして用い、入力電圧Ｖｉｎを１．２５Ｖとした場合の動作特性である。例えば出力電流Ｉｏとして１Ａを供給する場合、出力電圧Ｖｏを１．２Ｖにするためには、ゲート端の電圧Ｖｃを約０．３Ｖに設定することになる。また同様に出力電流Ｉｏとして１Ａを供給する場合、出力電圧Ｖｏを０．８Ｖにするためには、ゲート端の電圧Ｖｃを約０．７Ｖに設定することになる。なお図１において点線Lは、各電流値に対する飽和電圧Ｖｄｓａｔを示す。
【０００９】
上記の例にある電圧Ｖｃが０．７Ｖの場合のように、出力トランジスタがＰＭＯＳの場合に電圧Ｖｃが入力電圧Ｖｉｎに接近すると、以下に説明するように出力電圧Ｖｏの安定性が悪くなることがある。一般に、シリーズレギュレータ回路と電圧供給対象の半導体回路とを同一の半導体チップに搭載する場合、チップ内での位置による電圧のばらつきを小さくするように、シリーズレギュレータ回路の複数の出力トランジスタをチップ内の各位置に配置することが多い。例えば、チップ中心部の電圧供給対象の回路を囲むように、チップの外周部に複数の出力トランジスタを設ける構成などが用いられる。このような構成では、出力トランジスタの制御端（例えばゲート端）に制御電圧を供給する制御回路は一カ所に１つだけ設けられる。従って、制御回路から各出力トランジスタまで制御信号Ｖｃを伝搬する配線が長くなり、その配線と他配線との容量性カップリングによりノイズが混入することがある。
【００１０】
図２は、容量性カップリングによる電位変動が出力電圧Ｖｏに与える影響のシミュレーション結果を示す。図１の動作特性を有する出力トランジスタの制御端に接続される制御配線が、１０ｐＦの容量カップリングにより、１００ｍＶの振幅で電位変動するノイズ源に結合されているとする。図２において、横軸はノイズ源の周波数であり、縦軸は出力電圧Ｖｏの変動幅を示す。前記と同様に出力電圧Ｖｏを１．２Ｖに設定する場合、ノイズとの容量カップリングにより制御信号Ｖｃが変動することによる出力電圧の変動は、周波数に関わらず１ｍＶ以下である。それに対して、出力電圧Ｖｏを０．８Ｖに設定する場合、ノイズとの容量カップリングにより制御信号Ｖｃが変動することによる出力電圧の変動は、周波数によっては３８ｍＶにも達している。このような大幅な出力電圧の変動は、出力電圧を受け取る側の回路の誤動作の要因となってしまう。
【００１１】
上記の現象は以下のように説明できる。図１から分かるように、出力電流Ｉｏとして１Ａを供給する場合に出力電圧Ｖｏを１．２Ｖにするためには、ゲート端の電圧Ｖｃを約０．３Ｖに設定することになる。ゲート電圧Ｖｃが０．３Ｖの電圧・電流特性は、Ｉｏ＝１Ａ且つＶｏ＝１．２Ｖの点の近傍において、飽和領域から十分に離れており特性曲線の傾きは急峻である。このためにゲート電圧Ｖｃが僅かに変動しただけでは、出力電流Ｉｏを１Ａにするような出力電圧Ｖｏは大幅には変動しない。それに対して、出力電流Ｉｏとして１Ａを供給する場合に出力電圧Ｖｏを０．８Ｖにするためには、ゲート端の電圧Ｖｃを約０．７Ｖに設定することになる。このゲート電圧Ｖｃが０．７Ｖの電圧・電流特性は、Ｉｏ＝１Ａ且つＶｏ＝０．８Ｖの点の近傍において、線形領域から飽和領域に近づくことにより特性曲線の傾きが鈍化している。このためにゲート電圧Ｖｃが僅かに変動しただけでも、出力電流Ｉｏを１Ａにするような出力電圧Ｖｏは大幅に変動することになる。
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図３は、シリーズレギュレータ回路の基本構成を示す図である。図３のシリーズレギュレータ回路は、設定電圧発生回路１０、オペアンプ１１、ＰＭＯＳトランジスタ１２、ＰＭＯＳトランジスタ１３、スイッチ回路ＳＷ１、及びスイッチ回路ＳＷ２を含む。ＰＭＯＳトランジスタ１２及び１３は、入力電圧Ｖｉｎの印加される入力端１４にチャネルの一端が接続され、チャネルの他端が出力端１５に結合され、制御端（ゲート）に制御電圧Ｖｃが印加される。
【００１４】
設定電圧発生回路１０及びオペアンプ１１は出力電圧を制御する制御回路であり、出力電圧設定信号Ｖａにより選択される電圧値に出力端１５の電圧値が設定されるように、出力端１５の電圧Ｖｏに応じて制御電圧Ｖｃを調整する。具体的には、出力電圧Ｖｏがオペアンプ１１の非反転入力に印加され、オペアンプ１１の反転入力には設定電圧発生回路１０からの参照電圧が印加される。この参照電圧は、設定電圧発生回路１０が出力電圧設定信号Ｖａに応じて生成する。例えば設定電圧発生回路１０は、出力電圧設定信号Ｖａが第１の値の時には第１の参照電圧（例えば１．２Ｖ）を生成し、出力電圧設定信号Ｖａが第２の値の時には第２の参照電圧（例えば０．８Ｖ）を生成する。オペアンプ１１が、出力電圧Ｖｏから参照電圧を引いた電圧差に応じた出力電圧を制御電圧Ｖｃとして生成し、ＰＭＯＳトランジスタ１２及び１３の導通状態を制御する。ここでＰＭＯＳトランジスタ１２及びＰＭＯＳトランジスタ１３は、飽和領域ではなく線形領域で動作するような電圧設定にされる。例えばＶｉｎは１．２５Ｖであり、出力電圧Ｖｏは１．２Ｖ又は０．８Ｖである。
【００１５】
スイッチ回路ＳＷ１及びＳＷ２は、１つ又は複数のトランジスタ（図３の例ではＰＭＯＳトランジスタ１２及び１３）の制御電圧Ｖｃ以外の動作条件を、出力端１５の電圧値の設定の変化と連動させて切り替える切り替え回路として機能する。なおより厳密には、切り替え回路は、１つ又は複数のトランジスタの制御電圧Ｖｃ及びドレイン電圧（即ち出力端１５の電圧）以外の動作条件を、出力端１５の電圧値の設定の変化と連動させて切り替える切り替え回路として機能する。切り替え回路は、１つ又は複数のトランジスタの制御電圧Ｖｃ以外の動作条件を、出力電圧設定信号Ｖａに応じて切り替えてもよい。或いは後述するように、出力端１５の電圧Ｖｏに応じた検出信号を生成する電圧検出器を更に設け、切り替え回路は、１つ又は複数のトランジスタの制御電圧Ｖｃ以外の動作条件を検出信号に応じて切り替えてもよい。即ち、スイッチ回路ＳＷ１及びＳＷ２の導通・非導通状態を、上記検出信号により制御してもよい。
【００１６】
切り替え回路は、１つ又は複数のトランジスタのうちで出力端１５に電流を供給するトランジスタを、出力電圧設定信号Ｖａが第１の値の場合と第２の値の場合とで異なるトランジスタとなるように切り替えてよい。即ち例えば、図３の構成において、出力電圧設定信号Ｖａが第１の値であればスイッチ回路ＳＷ１が導通状態となり且つスイッチ回路ＳＷ２が非導通状態となり、ＰＭＯＳトランジスタ１２により出力端１５に出力電流を供給する。また出力電圧設定信号Ｖａが第２の値であればスイッチ回路ＳＷ１が非導通状態となり且つスイッチ回路ＳＷ２が導通状態となり、ＰＭＯＳトランジスタ１３により出力端１５に出力電流を供給する。
【００１７】
或いは切り替え回路は、１つ又は複数のトランジスタのうちで出力端１５に電流を供給するトランジスタの数を、出力電圧設定信号Ｖａが第１の値の場合と第２の値の場合とで異ならせてもよい。即ち例えば、図３の構成において、出力電圧設定信号Ｖａが第１の値であればスイッチ回路ＳＷ１が導通状態となり且つスイッチ回路ＳＷ２が導通状態となり、ＰＭＯＳトランジスタ１２及び１３により出力端１５に出力電流を供給する。また出力電圧設定信号Ｖａが第２の値であればスイッチ回路ＳＷ１及びＳＷ２の何れか一方が導通状態となり、ＰＭＯＳトランジスタ１２及び１３の何れか一方により出力端１５に出力電流を供給する。
【００１８】
上記の何れの場合であっても、出力電圧Ｖｏの設定値を低くしたときに、各トランジスタの導通状態が非導通となる方向、即ちチャネル抵抗が増加する方向に制御電圧Ｖｃがなるべく変化しないように各トランジスタのゲート幅Ｗを設定しておく。即ち、トランジスタがＰＭＯＳトランジスタの場合には、出力電圧Ｖｏの設定値を低くしたときに、制御電圧Ｖｃが高くならないように各トランジスタのゲート幅Ｗを設定しておく。例えば、出力電圧設定信号Ｖａの第１の値により出力電圧Ｖｏが１．２Ｖに設定される場合、出力電流を１Ａ供給するためには制御電圧Ｖｃが０．３Ｖであるとする。このとき、出力電圧設定信号Ｖａが第２の値になり出力電圧Ｖｏが０．８Ｖに設定される場合、出力電流を１Ａ供給するための制御電圧Ｖｃが同様に０．３Ｖとなるようにする。図１を用いて前述したように、仮に制御電圧Ｖｃが例えば０．７Ｖのように高くなってしまうと、制御電圧Ｖｃに混入するノイズにより出力電圧Ｖｏが大きく変動してしまう。従って、ゲートとソースとの間の電圧差がなるべく大きい状態、即ちＰＭＯＳの場合には制御電圧Ｖｃがなるべく低い電圧の状態に保持しておくことが望ましい。
【００１９】
より一般的には、次のことが言える。切り替え回路により１つ又は複数のトランジスタの制御電圧Ｖｃ以外の動作条件を切り替えない場合に、出力端１５の電圧値の設定の変化に関わらず出力端１５に一定の電流を供給するために必要な制御電圧Ｖｃの変化量をΔＶｃとする。図３の構成では、切り替え回路により１つ又は複数のトランジスタの制御電圧Ｖｃ以外の動作条件を切り替える。それにより、出力端１５の電圧値の設定の変化に関わらず出力端１５に一定の電流を供給するために必要な制御電圧Ｖｃの変化量を、ΔＶｃに比較して相対的に小さくする。具体的には、出力端１５の電圧値の設定値の低下に関わらず出力端１５に一定の電流を供給するために必要な制御電圧Ｖｃの増加量を、ΔＶｃに比較して相対的に小さくする。好ましくは、上述のように、ＰＭＯＳの場合には制御電圧Ｖｃをなるべく低い電圧に保持しておくことが望ましい。
【００２０】
一例として、出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の時にＰＭＯＳトランジスタ１２により出力端１５に出力電流を供給し、出力電圧Ｖｏの設定がＶｏ２（例えば０．８Ｖ）の時にＰＭＯＳトランジスタ１３により出力端１５に出力電流を供給するとする。ＰＭＯＳトランジスタ１２及び１３は双方共に、閾値電圧がＶｔｈ、ゲート長がＬ、チャネル内移動度がμｅｆｆ、単位面積あたりのゲート容量がＣｏｘであるとする。またＰＭＯＳトランジスタ１２のゲート幅はＷ１であり、ＰＭＯＳトランジスタ１３のゲート幅はＷ２であるとする。このとき出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の場合にＰＭＯＳトランジスタ１２を流れる電流は、
【数１】
2010009547.tif 000003
である。また出力電圧Ｖｏの設定がＶｏ１より小さいＶｏ２（例えば０．８Ｖ）の場合にＰＭＯＳトランジスタ１３を流れる電流は、
【数２】
2010009547.tif 000004
である。Ｉｄｓ（Ｍ１）がＩｄｓ（Ｍ２）と等しくなるようにすると、Ｗ１とＷ２との比率は、
【数３】
2010009547.tif 000005
として求めることができる。即ち、上記の比率になるようにＰＭＯＳトランジスタ１２及び１３を設計すれば、出力電圧ＶｏがＶｏ１（例えば１．２Ｖ）に設定される場合もＶｏ２（例えば０．８Ｖ）に設定される場合も、制御電圧Ｖｃは略同一の電圧となる。即ち、制御電圧Ｖｃが低い電圧に保持され、ゲートとソースとの間の電圧差がなるべく大きい状態が維持される。
【００２１】
上記のように構成することで、出力電圧の設定に関わらず、一定の出力電流を取り出すために必要な出力トランジスタの制御電圧をノイズに強い一定電圧に維持することができる。このため、容量性カップリングなどにより制御電圧が変動しても、出力電圧Ｖｏの変動を小さく抑えることができる。
【００２２】
図４は、図３のシリーズレギュレータ回路の一実施例を示す図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図４のシリーズレギュレータ回路では、図３のスイッチ回路ＳＷ１及びＳＷ２としてＰＭＯＳトランジスタ２６及び２７を用いている。ＰＭＯＳトランジスタ２６のゲートには、インバータ２５を介して出力電圧設定信号Ｖａの反転信号が印加され、ＰＭＯＳトランジスタ２７のゲートには、出力電圧設定信号Ｖａがそのまま印加される。また図３では、設定電圧発生回路１０の発生する参照電圧と出力電圧Ｖｏとをオペアンプ１１により比較する構成であったが、図４では、基準電圧発生回路２０の発生する基準電圧Ｖｒｅｆと出力電圧Ｖｏの分圧値とをオペアンプ１１により比較する構成となっている。分圧器は、抵抗素子２１乃至２３及びスイッチ回路２４を含む。抵抗素子２１、２２、及び２３はそれぞれ抵抗値Ｒ１、Ｒ２、及びＲ３を有する。出力電圧設定信号Ｖａに応じてスイッチ回路２４の接続先をノードＤ１及びＤ２の何れかに選択的に接続することにより、選択した分圧電圧をオペアンプ１１の非反転入力に供給する。
【００２３】
例えば出力電圧設定信号Ｖａが第１の値（ＨＩＧＨ：電源電圧Ｖｉｎ）の時には、ノードＤ２を選択してＶｏＲ３／（Ｒ１＋Ｒ２＋Ｒ３）をオペアンプ１１の非反転入力に供給する。このとき出力電圧Ｖｏは、高電圧Ｖｏ１（例えば１．２Ｖ）に設定される。また出力電圧設定信号Ｖａが第２の値（ＬＯＷ：グランド電圧ＶＳＳ）の時には、ノードＤ１を選択してＶｏ（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）をオペアンプ１１の非反転入力に供給する。このとき出力電圧Ｖｏは、低電圧Ｖｏ２（例えば０．８Ｖ）に設定される。
【００２４】
出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の時にはＰＭＯＳトランジスタ１２により出力端１５に出力電流を供給する。また出力電圧Ｖｏの設定がＶｏ２（例えば０．８Ｖ）の時にはＰＭＯＳトランジスタ１３により出力端１５に出力電流を供給する。出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の場合にＰＭＯＳトランジスタ１２を流れる電流は、
【数４】
2010009547.tif 000006
である。また出力電圧Ｖｏの設定がＶｏ１より小さいＶｏ２（例えば０．８Ｖ）の場合にＰＭＯＳトランジスタ１３を流れる電流は、
【数５】
2010009547.tif 000007
である。Ｉｄｓ（Ｍ１）がＩｄｓ（Ｍ２）と等しくなるようにすると、Ｗ１とＷ２との比率は、
【数６】
2010009547.tif 000008
として求めることができる。即ち、上記の比率になるようにＰＭＯＳトランジスタ１２及び１３を設計すれば、出力電圧ＶｏがＶｏ１（例えば１．２Ｖ）に設定される場合もＶｏ２（例えば０．８Ｖ）に設定される場合も、制御電圧Ｖｃは略同一の電圧となる。即ち、制御電圧Ｖｃが低い電圧に保持され、ゲートとソースとの間の電圧差がなるべく大きい状態が維持される。なおＰＭＯＳトランジスタ２６及び２７は単なるスイッチであるので、上記のＷ１及びＷ２に比較して十分に大きなゲート幅を有するＰＭＯＳトランジスタを用いればよい。
【００２５】
図５は、図４のシリーズレギュレータ回路の変形例を示す図である。図５において、図３及び図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図５のシリーズレギュレータ回路では、出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の時にはＰＭＯＳトランジスタ２７が導通して、ＰＭＯＳトランジスタ１２及び１３により出力端１５に出力電流を供給する。また出力電圧Ｖｏの設定がＶｏ２（例えば０．８Ｖ）の時にはＰＭＯＳトランジスタ２７が非導通となり、ＰＭＯＳトランジスタ１２のみにより出力端１５に出力電流を供給する。なお出力電圧設定信号Ｖａが第１の値（ＬＯＷ：グランド電圧ＶＳＳ）の時には、ノードＤ２を選択してＶｏＲ３／（Ｒ１＋Ｒ２＋Ｒ３）をオペアンプ１１の非反転入力に供給する。このとき出力電圧Ｖｏは、高電圧Ｖｏ１（例えば１．２Ｖ）に設定される。また出力電圧設定信号Ｖａが第２の値（ＨＩＧＨ：電源電圧Ｖｉｎ）の時には、ノードＤ１を選択してＶｏ（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）をオペアンプ１１の非反転入力に供給する。このとき出力電圧Ｖｏは、低電圧Ｖｏ２（例えば０．８Ｖ）に設定される。
【００２６】
この場合のＰＭＯＳトランジスタ１２のゲート幅Ｗ１’とＰＭＯＳトランジスタ１３のゲート幅Ｗ２’との比率は、上記の図４の構成の場合に求めたＷ１とＷ２との比率に基づいて、Ｗ１’＋Ｗ２’：Ｗ２’＝Ｗ１：Ｗ２として求めることができる。この式を満たすようにＰＭＯＳトランジスタ１２及び１３を設計すれば、出力電圧ＶｏがＶｏ１（例えば１．２Ｖ）に設定される場合もＶｏ２（例えば０．８Ｖ）に設定される場合も、制御電圧Ｖｃは略同一の電圧となる。即ち、制御電圧Ｖｃが低い電圧に保持され、ゲートとソースとの間の電圧差がなるべく大きい状態が維持される。
【００２７】
図６は、容量性カップリングによる電位変動が出力電圧Ｖｏに与える影響のシミュレーション結果を示す。図２の場合と同様にトランジスタの制御端に接続される制御配線が、１０ｐＦの容量カップリングにより、１００ｍＶの振幅で電位変動するノイズ源に結合されているとする。出力電圧Ｖｏを１．２Ｖに設定する場合、ノイズとの容量カップリングにより制御信号Ｖｃが変動することによる出力電圧の変動は、周波数に関わらず１ｍＶ以下である。特性曲線Ａは、図２に示す特性曲線と同一であり、出力電圧０．８Ｖとなるように単純にトランジスタの制御電圧Ｖｃを変化させた場合の特性を示す。この場合には、ノイズとの容量カップリングにより制御信号Ｖｃが変動することによる出力電圧の変動は、周波数によっては３８ｍＶにも達している。それに対して特性曲線Ｂは、図４及び図５の構成のように制御電圧Ｖｃを略同一の電圧に保ちながら出力電圧を０．８Ｖにした場合の特性を示す。この例では、出力電圧を０．８Ｖに設定した時であっても、出力電圧Ｖｏの電位変動を８ｍＶ以下に抑えることができる。
【００２８】
図７は、シリーズレギュレータ回路の別の構成例を示す図である。図７において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図５のシリーズレギュレータ回路では、図５において切り替え回路として機能するＰＭＯＳトランジスタ２７の代わりに、ＰＭＯＳトランジスタ３１及び３２並びにインバータ３３を切り替え回路として設けてある。
【００２９】
出力電圧設定信号Ｖａが第１の値（ＬＯＷ：グランド電圧ＶＳＳ）の時には、ノードＤ２を選択してＶｏＲ３／（Ｒ１＋Ｒ２＋Ｒ３）をオペアンプ１１の非反転入力に供給する。このとき出力電圧Ｖｏは、高電圧Ｖｏ１（例えば１．２Ｖ）に設定される。また出力電圧設定信号Ｖａが第２の値（ＨＩＧＨ：電源電圧Ｖｉｎ）の時には、ノードＤ１を選択してＶｏ（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）をオペアンプ１１の非反転入力に供給する。このとき出力電圧Ｖｏは、低電圧Ｖｏ２（例えば０．８Ｖ）に設定される。
【００３０】
出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の時には、出力電圧設定信号ＶａがＬＯＷであるから、ＰＭＯＳトランジスタ３１が非導通となりＰＭＯＳトランジスタ３２が導通となる。従って、ＰＭＯＳトランジスタ１２及び１３により出力端１５に出力電流Ｉｏを供給する。また出力電圧Ｖｏの設定がＶｏ２（例えば０．８Ｖ）の時には、出力電圧設定信号ＶａがＨＩＧＨであるから、ＰＭＯＳトランジスタ３１が導通となり、ＰＭＯＳトランジスタ３２が非導通となる。従って、ＰＭＯＳトランジスタ１２のみにより出力端１５に出力電流Ｉｏを供給する。ＰＭＯＳトランジスタ１２のゲート幅Ｗ１’とＰＭＯＳトランジスタ１３のゲート幅Ｗ２’との比率は、図５の場合と同様に設定すればよい。
【００３１】
図８は、シリーズレギュレータ回路の更に別の構成例を示す図である。図８において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図８のシリーズレギュレータ回路では、図７のＰＭＯＳトランジスタ１２及び１３の代わりに、ＮＭＯＳトランジスタ１２Ａ及び１３Ａを用いている。
【００３２】
出力電圧Ｖｏの設定がＶｏ１（例えば１．２Ｖ）の時には、出力電圧設定信号ＶａがＬＯＷであり、ＮＭＯＳトランジスタ３１Ａが導通となりＮＭＯＳトランジスタ３２Ａが非導通となる。従って、ＮＭＯＳトランジスタ１２Ａ及び１３Ａにより出力端１５に出力電流Ｉｏを供給する。また出力電圧Ｖｏの設定がＶｏ２（例えば０．８Ｖ）の時には、出力電圧設定信号ＶａがＨＩＧＨであり、ＮＭＯＳトランジスタ３１Ａが非導通となり、ＮＭＯＳトランジスタ３２Ａが非導通となる。従って、ＮＭＯＳトランジスタ１２Ａのみにより出力端１５に出力電流Ｉｏを供給する。その他の部分の動作は図７の構成の場合と同様である。
【００３３】
このように出力トランジスタとしてＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いてもよい。このようにＮＭＯＳトランジスタを出力トランジスタとして用いる構成は、本願に開示される何れの構成のシリーズレギュレータ回路に対しても適用することができる。
【００３４】
図９は、シリーズレギュレータ回路の更に別の構成例を示す図である。図９において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図７のシリーズレギュレータ回路では、出力電圧Ｖｏを分圧してオペアンプ１１による比較対象としていた。それに対して図９のシリーズレギュレータ回路では、出力電圧Ｖｏはそのままオペアンプ１１の非反転入力に供給し、基準電圧発生回路２０Ａにより発生する参照電圧を分圧してオペアンプ１１の反転入力に印加している。分圧器は、抵抗素子４１乃至４３及びスイッチ回路４４を含む。抵抗素子４１、４２、及び４３はそれぞれ抵抗値Ｒ４、Ｒ５、及びＲ６を有する。出力電圧設定信号Ｖａに応じてスイッチ回路４４の接続先をノードＤ３及びＤ４の何れかに選択的に接続することにより、選択した分圧電圧をオペアンプ１１の反転入力に供給する。
【００３５】
出力電圧設定信号Ｖａが第１の値（ＬＯＷ：グランド電圧ＶＳＳ）の時には、ノードＤ３を選択する。このとき出力電圧Ｖｏは、高電圧Ｖｏ１（例えば１．０Ｖ）に設定される。また出力電圧設定信号Ｖａが第２の値（ＨＩＧＨ：電源電圧Ｖｉｎ）の時には、ノードＤ４を選択する。このとき出力電圧Ｖｏは、低電圧Ｖｏ２（例えば０．６Ｖ）に設定される。なお切り替え回路（ＰＭＯＳトランジスタ３１及び３２並びにインバータ３３）の動作については、図７の構成の場合と同様である。分圧器の抵抗素子４１乃至４３がオペアンプ１１の負帰還経路上にないので、分圧器の抵抗素子４１乃至４３の抵抗値Ｒ４乃至Ｒ６を大きくすることができる。これにより、図７の構成に比較して抵抗分圧器で発生する電流消費を削減できる。
【００３６】
図１０は、シリーズレギュレータ回路の更に別の構成例を示す図である。図１０において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図７のシリーズレギュレータ回路では、切り替え回路を出力端１５の電圧Ｖｏと連動させて切り替えるために、出力電圧設定信号Ｖａに応じて切り替え回路を制御していた。それに対して図１０のシリーズレギュレータ回路では、電位差検出器５１により出力端１５の電圧Ｖｏに応じた検出信号Ｓ３を生成し、この検出信号Ｓ３に応じて切り替え回路を制御する。図１０の構成例では、電位差検出器５１は、入力電圧Ｖｉｎと出力電圧Ｖｏとの電圧差を検出している。代わりに、例えばグランド電圧Ｖｓｓと出力電圧Ｖｏとの電圧差を検出するような構成としてもよい。
【００３７】
図１１は、電位差検出器５１の構成の一例を示す図である。電位差検出器５１は、ＰＭＯＳトランジスタ５５、抵抗素子５６、及びコンパレータ５７を含む。ゲート端及びソース端にＶｉｎが印加されるＰＭＯＳトランジスタ５５のドレイン端とグランド電圧ＶＳＳとの間を抵抗素子５６で接続し、ＰＭＯＳトランジスタ５５のドレイン端をコンパレータ５７の一方の入力に接続する。コンパレータ５７の他方の入力には出力電圧Ｖｏが印加される。コンパレータ５７は、Ｖｉｎ−Ｖｏが基準値よりも小さいときに検出信号Ｓ３をＬＯＷ（ＶＳＳ）に設定する。またコンパレータ５７は、Ｖｉｎ−Ｖｏが基準値よりも大きいときに検出信号Ｓ３をＨＩＧＨ（Ｖｉｎ）に設定する。電位差検出器５１においてＶｉｎを入力としたＰＭＯＳのソースフォロワーを使用することで、製造ばらつきや温度に応じた適切な値を検出できる。
【００３８】
出力電圧ＶｏがＶｏ１（例えば１．２Ｖ）の時には、検出信号Ｓ３がＬＯＷになるように、出力電圧ＶｏがＶｏ２（例えば０．８Ｖ）の時には、検出信号Ｓ３がＨＩＧＨになるように、基準値を設定する。出力電圧ＶｏがＶｏ１のときには、ＰＭＯＳトランジスタ３１が非導通となりＰＭＯＳトランジスタ３２が導通となる。従って、ＰＭＯＳトランジスタ１２及び１３により出力端１５に出力電流Ｉｏを供給する。また出力電圧ＶｏがＶｏ２の時には、検出信号Ｓ３がＨＩＧＨであるから、ＰＭＯＳトランジスタ３１が導通となり、ＰＭＯＳトランジスタ３２が非導通となる。従って、ＰＭＯＳトランジスタ１２のみにより出力端１５に出力電流Ｉｏを供給する。その他の動作は図７の構成の場合と同様である。
【００３９】
図１２は、シリーズレギュレータ回路の更に別の構成例を示す図である。図１２において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２のシリーズレギュレータ回路では、図７のＰＭＯＳトランジスタ１３に並列にＰＭＯＳトランジスタ６０が更なる出力トランジスタとして設けられている。このＰＭＯＳトランジスタ６０の切り替え動作を制御するために、図７のＰＭＯＳトランジスタ３１及び３２並びにインバータ３３と同様に、ＰＭＯＳトランジスタ６１及び６２並びにインバータ６３が設けられている。ＰＭＯＳトランジスタ３１及び３２の導通及び非導通はデコード信号Ｓ１により制御され、ＰＭＯＳトランジスタ６１及び６２の導通及び非導通はデコード信号Ｓ２により制御される。デコーダ回路６４が、分圧器のスイッチ回路２４を制御する信号ＳＷ１と、これらデコード信号Ｓ１及びＳ２とを生成する。
【００４０】
図１３は、デコーダ回路６４のデコード動作を示す表である。デコーダ回路６４には、出力電圧設定信号Ｖａと出力電流設定信号Ｉａとが入力される。デコーダ回路６４は、ＶａとＩａとをデコードして、図１３の表に示すような信号ＳＷ１、Ｓ１、及びＳ２を生成する。出力電流設定信号Ｉａの示す出力電流設定値としては、高電流値と低電流値とがある。また出力電圧設定信号Ｖａの示す出力電圧設定値としては、例えば１．２Ｖと０．８Ｖとがある。例えば、高電流値と１．２Ｖとが選択されると、ＳＷ１はＤ２であり、スイッチ回路２４はノードＤ２に接続される。またＳ１とＳ２とは共にＶＳＳとなり、ＰＭＯＳトランジスタ１２、１３、及び６０により出力端１５に出力電流を供給する。また例えば、低電流値と１．２Ｖとが選択されると、ＳＷ１はＤ２であり、スイッチ回路２４はノードＤ２に接続される。またＳ１とＳ２とはそれぞれＶＳＳとＶｉｎとなり、ＰＭＯＳトランジスタ１２及び１３により出力端１５に出力電流を供給する。
【００４１】
このように図１２に示す切り替え回路（デコーダ回路６４、ＰＭＯＳトランジスタ３１及び３２、インバータ３３、ＰＭＯＳトランジスタ６１及び６２、インバータ６３）は、出力端１５から外部に出力する電流量を設定する出力電流設定信号Ｉａを受け取る。この切り替え回路は、１つ又は複数のトランジスタ（ＰＭＯＳトランジスタ１２、１３、６０）の制御電圧Ｖｃ以外の動作条件を、出力端１５の電圧値の設定の変化と連動させて切り替える。この切り替え回路は、また更に、これら１つ又は複数のトランジスタが出力端１５に供給する出力電流の量を出力電流設定信号Ｉａに応じて切り替える。即ち、図１３の構成では、出力電圧の大きさだけでなく、出力電流の大きさによっても出力トランジスタの個数を制御する機能が追加されている。
【００４２】
図１４は、シリーズレギュレータ回路の更に別の構成例を示す図である。図１４において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４のシリーズレギュレータ回路では、ＰＭＯＳトランジスタ１２も切り替え可能としてある。その切り替え動作を制御するために、図７のＰＭＯＳトランジスタ３１及び３２並びにインバータ３３と同様に、ＰＭＯＳトランジスタ７１及び７２並びにインバータ７３が設けられている。ＰＭＯＳトランジスタ７１及び７２の導通及び非導通はデコード信号Ｓ１により制御され、ＰＭＯＳトランジスタ３１及び３２の導通及び非導通はデコード信号Ｓ２により制御される。デコーダ回路７４が、これらデコード信号Ｓ１及びＳ２を生成する。なおデコード信号Ｓ２は、分圧器のスイッチ回路２４も制御する。
【００４３】
図１５は、デコーダ回路７４のデコード動作を示す表である。デコーダ回路７４には、出力電圧設定信号Ｖａと電源モード信号Ｐａとが入力される。デコーダ回路７４は、ＶａとＰａとをデコードして、図１５の表に示すような信号Ｓ１及びＳ２を生成する。なおこの表でＳＷ１はスイッチ回路２４の接続状態を示し、上述のようにデコード信号Ｓ１によりスイッチ回路２４の接続先を切り替えればよい。電源モード信号Ｐａの示す電源モードとしては、電源オンと電源オフとがある。また出力電圧設定信号Ｖａの示す出力電圧設定値としては、例えば１．２Ｖと０．８Ｖとがある。電源モード信号Ｐａが電源オンを示す場合に、図１４に示すシリーズレギュレータ回路は図７に示すシリーズレギュレータ回路と同様の動作をする。また電源モード信号Ｐａが電源オフを示す場合に、図１４に示すシリーズレギュレータ回路は、ＰＭＯＳトランジスタ１２及び１３を非導通状態にして、出力端１５に供給する出力電流の量をゼロに設定する。
【００４４】
図１６は、シリーズレギュレータ回路の更に別の構成例を示す図である。図１６において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図１６のシリーズレギュレータ回路では、１つのＰＭＯＳトランジスタ１２Ｂが設けられており、チャージポンプ７８によりＰＭＯＳトランジスタ１２ＢのウェルバイアスＶｂｂを制御する。この構成では、チャージポンプ７８が切り替え回路として機能し、１つ又は複数のトランジスタ（図１６の例ではＰＭＯＳトランジスタ１２Ｂ）の制御電圧Ｖｃ以外の動作条件を出力端１５の電圧値の設定の変化と連動させて切り替えている。
【００４５】
具体的には、チャージポンプ７８により、ＰＭＯＳトランジスタ１２Ｂのウェルバイアスの電位Ｖｂｂを出力電圧設定信号Ｖａに応じて変化させることにより、トランジスタの閾値を出力電圧設定信号Ｖａが第１の値の場合と第２の値の場合とで異ならせる。一般に、トランジスタのウェルバイアスを深くかける（ＰＭＯＳの場合はＶｂｂの電位を高くする）と、トランジスタの閾値が大きくなる（ＰＭＯＳの場合は閾値の電位が低くなる）。従って、出力設定電圧が高いとき（例えば１．２Ｖのとき）には、ウェルバイアスの電位Ｖｂｂを低い電位として例えばＶｉｎにする。また出力設定電圧が低いとき（例えば０．８Ｖのとき）には、ウェルバイアスの電位Ｖｂｂを高い電位として例えばＶｉｎ＋３Ｖにする。これにより、出力設定電圧が高い場合（例えば１．２Ｖの場合）と出力設定電圧が低い場合（例えば０．８Ｖの場合）とで、同一の制御電圧Ｖｃとすることができる。
【００４６】
図１７は、トランジスタのＶｄｓ−Ｉｄｓ特性を示す図である。横軸はソース・基板間電位差Ｖｂｓ（＝Ｖｂｂ−Ｖｉｎ）であり、縦軸はドレイン電流Ｉｄｓである。図１７に示す特性はゲート電圧が一定の場合のものである。ウェルバイアスの電位（図１７では基板電位）Ｖｂｂを増加させると、ＰＭＯＳトランジスタ１２Ｂの閾値電圧が低くなり、固定のゲート電圧に対して電流Ｉｄｓが減少する。即ち図１７に示すように、ドレイン電流Ｉｄｓは、右下がりの特性となる。ＰＭＯＳトランジスタ１２Ｂのソース電圧がＶｉｎ（＝１．２５Ｖ）であるので、ドレイン・ソース電圧Ｖｄｓが０．０５Ｖの特性は、出力電圧Ｖｏが１．２Ｖの場合の特性となる。またドレイン・ソース電圧Ｖｄｓが０．４５Ｖの特性は、出力電圧Ｖｏが０．８Ｖの場合の特性となる。出力電圧Ｖｏが変化したときに電流Ｉｄｓの電流量を同一の１Ａにするためには、出力電圧Ｖｏが１．２Ｖの時にＶｂｂをＶｉｎ（Ｖｂｓ＝０Ｖ）とし、出力電圧Ｖｏが０．８Ｖの時にＶｂｂを３Ｖ＋Ｖｉｎ（Ｖｂｓ＝３Ｖ）とすればよい。
【００４７】
上記の条件を満たすようにチャージポンプ７８でウェルバイアス電位Ｖｂｂを制御すれば、出力電圧ＶｏがＶｏ１（例えば１．２Ｖ）に設定される場合もＶｏ２（例えば０．８Ｖ）に設定される場合も、制御電圧Ｖｃは略同一の電圧となる。即ち、制御電圧Ｖｃが低い電圧に保持され、ゲートとソースとの間の電圧差がなるべく大きい状態が維持される。
【００４８】
以上、シリーズレギュレータ回路に関して種々の構成例を説明したが、これらの構成例は、適宜組み合わせて使用してよい。例えば、図１４に示す電源モードによる電源オン・オフ制御の機構と、図１６に示すウェルバイアスを制御する機構とを組み合わせてもよい。この組み合わせの場合、図１６のＰＭＯＳトランジスタ１２Ｂのゲート電圧を電源オフモードでＶｉｎに固定するような切り替え回路を設ければよい。
【００４９】
図１８は、シリーズレギュレータ回路を内蔵する半導体集積回路を動作させるシステムの構成を示す図である。図１８のシステムは、半導体集積回路８１、バッテリ８２、スイッチングレギュレータ８３、システムコントローラ８４、入力装置８５、メモリ８６、及び出力装置８７を含む。半導体集積回路８１は、前述の各実施例で説明したシリーズレギュレータ９１、プロセッサ９２、処理モード検出回路９３、周波数選択回路９４、電圧選択回路９５、周波数対電圧テーブル９６、及び処理モード対周波数テーブル９７を含む。
【００５０】
バッテリ８２が出力する電源電圧（例えば、２．５Ｖ）は、スイッチングレギュレータ８３でＶｉｎに降圧される。スイッチングレギュレータ８３の出力電圧Ｖｉｎを入力電圧とするシリーズレギュレータ９１は、前述の各実施例で説明した動作に従い、安定な出力電圧Ｖｏを生成する。シリーズレギュレータ９１の出力端に生成される出力電圧Ｖｏは、プロセッサ９２に電源電圧として供給される。ここで、０．８Ｖ〜１．２ＶのＶｏを得ようとすると、電圧余裕を０．０５Ｖとして、Ｖｉｎは１．２５Ｖ以上である必要がある。シリーズレギュレータ９１での電力損失を最小にするためには、Ｖｉｎを１．２５Ｖにすることが望ましい。
【００５１】
入力装置８５にプロセッサ９２を使用する指示内容が入力されると、入力装置８５はシステムコントローラ８４に、プロセッサ９２の電源モードを電源オンにするように指示する。また更に入力装置８５は、実行すべき処理を指定する指示・データをプロセッサ９２に供給する。システムコントローラ８４は、シリーズレギュレータ９１に電源オンのモード信号Ｐａを送る。シリーズレギュレータ９１は、Ｖｏとして初期電圧値（例えば１．２Ｖ）をプロセッサ９２に供給する。プロセッサ９２は、入力装置８５からの指示内容に従って、メモリ８６とのデータ転送を行いながら必要な処理を実行する。
【００５２】
プロセッサ９２には複数の処理モードがあり、例えば処理内容が重い場合の第１の処理モードと処理内容が軽い場合の第２の処理モードとが存在する。プロセッサ９２が実行中である処理の処理モードは、処理モード検出回路９３により検出される。処理モード検出回路９３が検出した処理モードを示す信号は、周波数選択回路９４に供給される。周波数選択回路９４は、処理モードを示す信号に基づいて処理モード対周波数テーブル９７を参照することにより、必要な動作周波数を特定する。この動作周波数を示す信号は、周波数選択回路９４から電圧選択回路９５に供給される。電圧選択回路９５は、動作周波数を示す信号に基づいて周波数対電圧テーブル９６を参照することにより、必要な動作電圧を特定する。この動作電圧を示す信号は、出力電圧設定信号Ｖａとしてシリーズレギュレータ９１に供給される。これにより、プロセッサ９２の処理内容が重い場合は電圧Ｖｏを１．２Ｖの設定とし、またプロセッサ９２の処理内容が軽い場合は電圧Ｖｏを０．８Ｖの設定とする。
【００５３】
プロセッサ９２は処理が完了したら、処理の結果を出力装置８７に転送する。出力装置８７は、受信した処理結果を例えば画面表示などの形式で出力する。プロセッサ９２は出力が完了すると、システムコントローラ８４に出力完了を通知する信号を送る。これに応じて、システムコントローラ８４はシリーズレギュレータ９１に電源オフのモード信号Ｐａを送る。この電源オフのモード信号Ｐａに応じて、シリーズレギュレータ９１は出力電流・電圧の供給を停止する。これによりプロセッサ９２の電源は切断され、低消費電力状態となる。
【００５４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５５】
また、出力トランジスタの制御端に制御電圧を供給する制御線にノイズが混入することを説明する例示として、制御電圧を供給する制御回路が一箇所に一つだけ設けることや、出力トランジスタがチップ外周部に複数設けられることを示した。しかし、これらはあくまでも例示であって、制御回路の配置や出力トランジスタの配置に関わらず、本発明は適用されうるものである。
【００５６】
本発明は、以下の内容を含む物である。
（付記１）
入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、
出力電圧設定信号により選択される電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路と
を含むことを特徴とするシリーズレギュレータ回路。
（付記２）
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を切り替えない場合に前記出力端の電圧値の設定の変化に関わらず前記出力端に一定の電流を供給するために必要な前記制御電圧の変化量に対して、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を切り替えることにより前記出力端の電圧値の設定の変化に関わらず前記出力端に一定の電流を供給するために必要な前記制御電圧の変化量を相対的に小さくすることを特徴とする付記１記載のシリーズレギュレータ回路。
（付記３）
前記切り替え回路は、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力電圧設定信号に応じて切り替えることを特徴とする付記１又は２に記載のシリーズレギュレータ回路。
（付記４）
前記出力端の電圧に応じた検出信号を生成する電圧検出器を更に含み、前記切り替え回路は、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記検出信号に応じて切り替えることを特徴とする付記１又は２に記載のシリーズレギュレータ回路。
（付記５）
前記切り替え回路は、前記１つ又は複数のトランジスタのうちで前記出力端に電流を供給するトランジスタを、前記出力電圧設定信号が第１の値の場合と第２の値の場合とで異なるトランジスタとすることを特徴とする付記１乃至４のいずれか一項に記載のシリーズレギュレータ回路。
（付記６）
前記切り替え回路は、前記複数のトランジスタのうちで前記出力端に電流を供給するトランジスタの数を、前記出力電圧設定信号が第１の値の場合と第２の値の場合とで異ならせることを特徴とする付記１乃至４のいずれか一項に記載のシリーズレギュレータ回路。
（付記７）
前記切り替え回路は、前記１つ又は複数のトランジスタのウェルバイアスの電位を変化させることにより、前記１つ又は複数のトランジスタの閾値を、前記出力電圧設定信号が第１の値の場合と第２の値の場合とで異ならせることを特徴とする付記１乃至４のいずれか一項に記載のシリーズレギュレータ回路。
（付記８）
前記切り替え回路は、前記出力端から外部に出力する電流量を設定する出力電流設定信号を受け取り、前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替えるとともに、前記１つ又は複数のトランジスタが前記出力端に供給する出力電流の量を前記出力電流設定信号に応じて切り替えることを特徴とする付記１記載のシリーズレギュレータ回路。
（付記９）
スイッチングレギュレータと、
前記スイッチングレギュレータの出力電圧を入力電圧とするシリーズレギュレータと
を含み、
前記シリーズレギュレータは、
前記入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、
出力電圧設定信号により選択される電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路と
を含むことを特徴とする電圧レギュレータ回路。
（付記１０）
複数の処理モードのうちの１つの処理モードで動作するプロセッサと、
前記プロセッサに電源電圧を供給するシリーズレギュレータと
を含み、
前記シリーズレギュレータは、
入力電圧の印加される入力端にチャネルの一端が接続され、前記チャネルの他端が出力端に結合され、制御端に制御電圧が印加される１つ又は複数のトランジスタと、
前記１つの処理モードを示す信号に応じた電圧値に前記出力端の電圧値が設定されるように前記出力端の電圧に応じて前記制御電圧を調整する制御回路と、
前記１つ又は複数のトランジスタの前記制御電圧以外の動作条件を前記出力端の電圧値の設定の変化と連動させて切り替える切り替え回路と
を含み、前記出力端から前記電源電圧を前記プロセッサに供給することを特徴とする半導体集積回路。
【図面の簡単な説明】
【００５７】
【図１】シリーズレギュレータ回路において出力トランジスタが線形領域で動作する場合の動作特性を示す図である。
【図２】容量性カップリングによる電位変動が出力電圧に与える影響のシミュレーション結果を示す図である。
【図３】シリーズレギュレータ回路の基本構成を示す図である。
【図４】図３のシリーズレギュレータ回路の一実施例を示す図である。
【図５】図４のシリーズレギュレータ回路の変形例を示す図である。
【図６】容量性カップリングによる電位変動が出力電圧に与える影響のシミュレーション結果を示す図である。
【図７】シリーズレギュレータ回路の別の構成例を示す図である。
【図８】シリーズレギュレータ回路の更に別の構成例を示す図である。
【図９】シリーズレギュレータ回路の更に別の構成例を示す図である。
【図１０】シリーズレギュレータ回路の更に別の構成例を示す図である。
【図１１】電位差検出器の構成の一例を示す図である。
【図１２】シリーズレギュレータ回路の更に別の構成例を示す図である。
【図１３】デコーダ回路のデコード動作を示す表である。
【図１４】シリーズレギュレータ回路の更に別の構成例を示す図である。
【図１５】デコーダ回路のデコード動作を示す表である。
【図１６】シリーズレギュレータ回路の更に別の構成例を示す図である。
【図１７】トランジスタのＶｄｓ−Ｉｄｓ特性を示す図である。
【図１８】シリーズレギュレータ回路を内蔵する半導体集積回路を動作させるシステムの構成を示す図である。
【符号の説明】
【００５８】
１０  設定電圧発生回路
１１  オペアンプ
１２  ＰＭＯＳトランジスタ
１３  ＰＭＯＳトランジスタ
ＳＷ１，ＳＷ２  スイッチ回路
【図１】
2010009547.tif 000009
【図２】
2010009547.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010009547.tif 000015
【図８】
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【図９】
2010009547.tif 000017
【図１０】
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【図１１】
2010009547.tif 000019
【図１２】
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【図１３】
2010009547.tif 000021
【図１４】
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【図１５】
2010009547.tif 000023
【図１６】
2010009547.tif 000024
【図１７】
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【図１８】
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