(57)【要約】【課題】メモリセルに書き込まれたデータの信頼性を向上させる。【解決手段】不揮発性半導体記憶装置は、閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルＭＣと、メモリセルＭＣの電流経路の一端に電気的に接続されたビット線ＢＬと、メモリセルＭＣへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行する制御回路８と、ベリファイ動作及び読み出し動作においてビット線ＢＬの充電電圧ＶＢＬを設定し、かつ読み出し動作時の充電電圧を、ベリファイ動作時の充電電圧より高くする電圧設定回路４１とを含む。【選択図】      図７
2010009733.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルと、
前記メモリセルの電流経路の一端に電気的に接続されたビット線と、
前記メモリセルへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行する制御回路と、
ベリファイ動作及び読み出し動作において前記ビット線の充電電圧を設定し、かつ読み出し動作時の充電電圧を、ベリファイ動作時の充電電圧より高くする電圧設定回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、ｎビット（ｎは２以上の自然数）のデータを記憶し、
前記制御回路は、ｎビットに対応するｎ回のステージでそれぞれベリファイ動作を実行し、
前記電圧設定回路は、後のステージに進むほど前記充電電圧を高くすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルの制御ゲートに接続されたワード線をさらに具備し、
前記制御回路は、ベリファイ動作及び読み出し動作時にそれぞれ、前記ワード線にベリファイ電圧及び読み出し電圧を印加することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルと、
前記メモリセルの電流経路の一端に電気的に接続されたビット線と、
前記メモリセルへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行し、かつ前記メモリセルを第１の閾値電圧に設定する場合に、前記第１の閾値電圧より低い第２の閾値電圧を用いた第１回目のベリファイ動作と、前記第１の閾値電圧を用いた第２回目のベリファイ動作とを実行する制御回路と、
ベリファイ動作において前記ビット線の充電電圧を設定し、かつ前記第２回目のベリファイ動作時の充電電圧を、前記第１回目のベリファイ動作時の充電電圧より高くする電圧設定回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルと、
前記メモリセルの電流経路の一端に電気的に接続されたビット線と、
前記メモリセルへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行し、かつ前記メモリセルを第１の閾値電圧に設定する場合に、ベリファイ動作を含む書き込みループを複数回実行する制御回路と、
ベリファイ動作において前記ビット線の充電電圧を設定し、かつ書き込みループ回数が増加するにつれて前記充電電圧を高くする電圧設定回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば電気的に書き換えが可能なメモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラや携帯型オーディオプレーヤ等の急速な普及により、大容量の不揮発性半導体メモリの需要が拡大している。この不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリが広く使用されている。さらには、大容量のＮＡＮＤ型フラッシュメモリを実現するために、１個のメモリセルに複数のデータを記憶する多値ＮＡＮＤ型フラッシュメモリが提案されている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、データは、メモリセルの閾値電圧により規定される。よって、多値記録を行う場合には、複数の閾値電圧が用いられる。近年、素子の微細化が進み、メモリセル間の距離が近くなってきている。このため、隣接するメモリセル間の容量結合によるセル間干渉の影響が大きくなってしまう。
【０００４】
また、この種の関連技術として、書き込み時にビット線への転送電圧を変えることで、メモリセルの閾値電圧分布の幅を狭くする技術が開示されている（特許文献１参照）。
【特許文献１】特開２００６−３３１６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルに書き込まれたデータの信頼性を向上させることが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルと、前記メモリセルの電流経路の一端に電気的に接続されたビット線と、前記メモリセルへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行する制御回路と、ベリファイ動作及び読み出し動作において前記ビット線の充電電圧を設定し、かつ読み出し動作時の充電電圧を、ベリファイ動作時の充電電圧より高くする電圧設定回路とを具備する。
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルと、前記メモリセルの電流経路の一端に電気的に接続されたビット線と、前記メモリセルへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行し、かつ前記メモリセルを第１の閾値電圧に設定する場合に、前記第１の閾値電圧より低い第２の閾値電圧を用いた第１回目のベリファイ動作と、前記第１の閾値電圧を用いた第２回目のベリファイ動作とを実行する制御回路と、ベリファイ動作において前記ビット線の充電電圧を設定し、かつ前記第２回目のベリファイ動作時の充電電圧を、前記第１回目のベリファイ動作時の充電電圧より高くする電圧設定回路とを具備する。
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、閾値電圧により規定されるデータを記憶し、かつ電気的に書き換えが可能なメモリセルと、前記メモリセルの電流経路の一端に電気的に接続されたビット線と、前記メモリセルへデータを書き込んだ後にこのデータを確認するベリファイ動作を実行し、かつ前記メモリセルを第１の閾値電圧に設定する場合に、ベリファイ動作を含む書き込みループを複数回実行する制御回路と、ベリファイ動作において前記ビット線の充電電圧を設定し、かつ書き込みループ回数が増加するにつれて前記充電電圧を高くする電圧設定回路とを具備する。
【発明の効果】
【０００９】
本発明によれば、メモリセルに書き込まれたデータの信頼性を向上させることが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［本発明に至る考察］
図１は、メモリセルアレイの一部を抽出して示した概略図である。メモリセルアレイは、複数のフラッシュメモリセルＭＣを備えている。メモリセルアレイには、それぞれがロウ方向に延在するように、複数のワード線ＷＬ（ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１））が配設されている。また、メモリセルアレイには、それぞれがカラム方向に延在するように、複数のビット線ＢＬ（ＢＬ（ｎ−１）、ＢＬｎ、ＢＬ（ｎ＋１））が配設されている。ワード線ＷＬとビット線ＢＬとの交差領域には、メモリセルＭＣが配置されている。メモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。カラム方向に配列された３個のメモリセルＭＣは直列に接続されており、ドレイン側の一端が選択トランジスタＳＴＤを介してビット線ＢＬに接続され、ソース側の一端が選択トランジスタＳＴＳを介してソース線ＳＲＣに接続されている。
【００１２】
例えば、選択ワード線ＷＬｎに接続された３個のメモリセルＭＣに着目し、これらのうちビット線ＢＬ（ｎ＋１）に接続されたメモリセルをattacker、ビット線ＢＬｎに接続されたメモリセルをvictimとする。セル（victim）が先に書き込み完了し、セル（attacker）が書き込み未完了である場合を前提として説明する。図１において、書き込み完了したセルを実線の白丸、書き込み未完了のセルを斜線で示している。
【００１３】
図２は、最初にセル（victim）を閾値電圧αまで書き込み、その後でセル（attacker）の閾値電圧ＶＴＨ（attacker）を変化させた場合に、セル（victim）の閾値電圧がどのように変動するかを変動量ΔＶＴＨ（victim）として測定した結果である。また、図２には、セル（attacker）の閾値電圧ＶＴＨ（attacker）とドレイン電圧との関係についても合わせて示している。図２に示した“ＶＢＬ”は、読み出し動作時におけるビット線の充電電圧である。選択ワード線ＷＬｎには、セル（victim）のデータを読み出すための読み出し電圧β（≦α）を印加する。ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）には全てのメモリセルＭＣがオンする読み出し電圧Ｖreadを印加して、これらのワード線に接続されるメモリセルＭＣをオンさせている。
【００１４】
図２において、領域（Ｉ）はセル（attacker）の閾値電圧ＶＴＨ（attacker）がセル（victim）の閾値電圧αより低い場合、領域（ＩＩ）は閾値電圧ＶＴＨ（attacker）が閾値電圧αと同程度である場合、領域（ＩＩＩ）は閾値電圧ＶＴＨ（attacker）が閾値電圧αより高い場合を示している。
【００１５】
領域（Ｉ）では、セル（attacker）はオン、セル（victim）はオフしている。セル（victim）は書き込み完了しているので、消去状態からセル（attacker）の閾値電圧が変動した分だけ、セル間干渉によりセル（victim）は閾値電圧が上昇する。セル（attacker）の閾値電圧が大きくなるにつれて、セル（attacker）とセル（victim）との電荷蓄積層（例えば浮遊ゲート電極）の容量結合によりセル（victim）の閾値電圧は高く変動する。このとき、セル（attacker）のドレイン電圧及びソース電圧はともに概略０Ｖ、セル（victim）のドレイン電圧は概略ＶＢＬ、ソース電圧は概略０Ｖである。
【００１６】
領域（ＩＩ）では、セル（attacker）は、オフするかしないかの境界であり、セル（attacker）のドレイン電圧はＶＢＬ以下のある電圧になり、ソース電圧は概略０Ｖである。セル（victim）はオフしている。このとき、セル（attacker）のドレイン電圧が領域（Ｉ）の場合と比較して０Ｖよりも高く、セル（attacker）のドレイン電圧（拡散領域の電圧）とセル（victim）の浮遊ゲート電極との容量結合により、セル（victim）の浮遊ゲート電極の電圧は高く持ち上げられる。その結果、この領域（ＩＩ）では、セル（victim）の閾値電圧は、セル（attacker）の閾値電圧が高くなるほど低く見える。この効果は、メモリセルの微細化が進むにつれて、領域（Ｉ）で説明したような、セル（attacker）とセル（victim）との浮遊ゲート電極の容量結合によるセル（victim）の閾値電圧上昇以上に、セル（victim）の閾値電圧を下げる影響を及ぼし、図２の特性が単調増加の特性でなくなってくる（図２の領域（ＩＩ）の実線）。逆に、この効果は、読み出し動作におけるビット線の充電電圧ＶＢＬを低くすれば、影響を低減することができる（図２の領域（ＩＩ）の破線）。また、ビット線の充電電圧ＶＢＬを最適に設定すれば、領域（ＩＩ）において、セル（victim）の閾値電圧の下げ幅を低減することができる（図２の領域（ＩＩ）の一点鎖線）。
【００１７】
領域（ＩＩＩ）では、セル（attacker）及びセル（victim）はともにオフしている。セル（victim）は書き込み完了しているので、消去状態からセル（attacker）の閾値電圧が変動した分だけ、セル間干渉によりセル（victim）は閾値電圧が上昇する。セル（attacker）の閾値電圧が大きくなるにつれて、セル（attacker）とセル（victim）との浮遊ゲート電極の容量結合によりセル（victim）の閾値電圧は高く変動する。このとき、セル（attacker）及びセル（victim）のドレイン電圧はともに概略ＶＢＬ、ソース電圧はともに概略０Ｖである。
【００１８】
上述のように、図２の領域（ＩＩ）では、微細化がすすむにつれてビット線の充電電圧ＶＢＬに起因するセル間干渉の影響が増大し、セル（victim）の閾値電圧が下がってしまう。その結果、先に書き込み完了したセル（victim）が、書き込み未完了であると判定されてしまい、書き込みが誤動作しやすくなる。また、データリテンション特性（時間が経過しても、電荷蓄積層の電荷がリークしないで保持できる特性）のマージンが減少し、データリテンション特性が劣化しやすくなる。また、データリテンション特性を維持するために、閾値電圧分布の幅を大きく確保すると、書き込みと消去とを繰り返した場合に、基板と電荷蓄積層との通過電荷量が増加し、セルのゲート絶縁膜の信頼性を高くする必要があり、セルの書き換え回数を所望の回数だけ保証することが困難となる。
【００１９】
以下に、このような考察による効果を利用した実施形態について詳細に説明する。
【００２０】
［第１の実施形態］
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の一例を示すブロック図である。メモリセルアレイ１は、複数の不揮発性半導体メモリセルがマトリクス状に配置されて構成される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。また、本実施形態では、不揮発性半導体メモリの一例とし、ＮＡＮＤ型フラッシュメモリを示すが、これに限定されるものではなく、ＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。このメモリセルアレイ１には、カラム制御回路２及びロウ制御回路３が接続されている。
【００２１】
カラム制御回路２は、メモリセルアレイ１に配設されたビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み（ベリファイを含む）、及びメモリセルからのデータ読み出しを行う。ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、さらに、消去、書き込み、ベリファイ、及び読み出しに必要な電圧をワード線に印加する。
【００２２】
ソース線制御回路４は、メモリセルアレイ１のソース線を制御し、このソース線に所定の電圧を印加する。Ｐウェル制御回路５は、メモリセルアレイ１が形成されるＰ型半導体領域（Ｐ型ウェル）の電圧を制御する。
【００２３】
データ入出力バッファ６は、カラム制御回路２に複数の入出力線対ＩＯ、ＩＯｎを介して電気的に接続され、外部のホスト装置（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、外部から書き込みデータを受け、読み出しデータを外部に出力し、さらにアドレスデータやコマンドなどを受ける。データ入出力バッファ６は、受けた書き込みデータを入出力線対ＩＯ、ＩＯｎを介してカラム制御回路２に送り、また、カラム制御回路２から送られる読み出しデータを入出力線対ＩＯ、ＩＯｎを介して受ける。また、データ入出力バッファ６は、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、データ入出力バッファ６は、ホスト装置からのコマンドを、コマンドインターフェース７に送る。
【００２４】
コマンドインターフェース７は、外部制御信号線を介してホスト装置からの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、或いはコマンドなのか、或いはアドレスデータなのかを判断し、コマンドであれば、コマンドデータとしてステートマシン８に送る。
【００２５】
ステートマシン（制御回路）８は、不揮発性半導体記憶装置（フラッシュメモリ）全体の管理を行う。すなわち、ステートマシン８は、各回路に制御信号を供給することで、ホスト装置からのコマンドを受け、消去、書き込み、ベリファイ、読み出し、及びデータの入出力の制御を実行する。
【００２６】
図４は、図３に示すメモリセルアレイ１の一例を示す図である。図４に示すように、メモリセルアレイ１は複数個のブロック、例えば１０２４個のブロックＢＬＫ０〜ＢＬＫ１０２３を備えている。１個のブロックＢＬＫは、例えば、消去の最小単位である。各ブロックＢＬＫは、複数個のＮＡＮＤストリング、例えば８５１２個のＮＡＮＤストリングを備えている。複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴＤは、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴＳは、ソースがソース線ＳＲＣに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２７】
各ＮＡＮＤストリングにおいて、複数個のメモリセルＭＣ（以下、単にセルという場合もある）、例えば３２個のメモリセルＭＣは、選択トランジスタＳＴＤのソースと選択トランジスタＳＴＳのドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数個のメモリセルＭＣは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。
【００２８】
そして、最もドレイン側に位置するメモリセルＭＣから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬ３１にそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルＭＣのドレインは選択トランジスタＳＴＤのソースに接続され、ワード線ＷＬ３１に接続されたメモリセルＭＣのソースは選択トランジスタＳＴＳのドレインに接続されている。
【００２９】
０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込み及び読み出しが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込み及び読み出しが行われる。各メモリセルが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１個のメモリセルＭＣで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込み及び読み出しが行われる。
【００３０】
また、ビット線ＢＬは、ブロック間で、選択トランジスタＳＴＤのドレインを共通接続している。つまり、複数個のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００３１】
図５は、ＮＡＮＤストリングの構成を示す断面図である。半導体基板２０内には、Ｐ型ウェル（Ｐ−ｗｅｌｌ）２１が形成されている。各メモリセルＭＣは、Ｐ型ウェル２１上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。積層ゲート構造は、Ｐ型ウェル２１上に、トンネル絶縁膜２３、電荷蓄積層（浮遊ゲート電極）２４、ゲート間絶縁膜２５、制御ゲート電極２６が順に積層されて構成されている。隣接する積層ゲート構造間のＰ型ウェル２１内には、拡散領域（ソース領域或いはドレイン領域）２２が設けられている。
【００３２】
メモリセルＭＣは、浮遊ゲート電極２４に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルＭＣは、２値（１ビット）を記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。なお、メモリセルＭＣの種類としては、電荷蓄積層が多結晶シリコンなどの導電体からなる浮遊ゲート電極であるフローティングゲート型メモリセルであってもよいし、電荷蓄積層がシリコン窒化物などの絶縁体であるＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型メモリセルであってもよい。ＭＯＮＯＳ型メモリセルの場合、ゲート間絶縁膜２５は、ブロック絶縁膜と呼ばれる。
【００３３】
選択トランジスタＳＴＤは、Ｐ型ウェル２１内に互いに離間して設けられたソース領域２７Ｓ及びドレイン領域２７Ｄ、ソース領域２７Ｓ及びドレイン領域２７Ｄ間のチャネル領域上に設けられたゲート絶縁膜２８、及びゲート絶縁膜２８上に設けられたゲート電極２９から構成されている。選択トランジスタＳＴＳも同様の構成である。
【００３４】
図６は、チップレイアウトの一例を示す平面図である。半導体チップ３０には、メモリセルアレイ領域３１、ロウデコーダ領域３２、ページバッファ領域３３、周辺回路領域３４、チャージポンプ回路領域３５、及びパッド領域３６が設けられる。
【００３５】
本実施形態では、メモリセルアレイ領域３１は２箇所設けられており、それぞれにメモリセルアレイ１がレイアウトされる。メモリセルアレイ領域３１の、ロウ方向に沿った両側にはそれぞれ、ロウデコーダ領域３２が設けられ、各ロウデコーダ領域３２にロウ制御回路３が配置される。
【００３６】
ページバッファ領域３３、周辺回路領域３４、チャージポンプ回路領域３５、及びパッド領域３６は、メモリセルアレイ領域３１の、カラム方向に沿った一端に順次配置される。
【００３７】
ページバッファ領域３３には、カラム制御回路２を含む書き換え／読み出し回路（例えばページバッファ）が配置される。ページバッファはデータ回路の一種であり、メモリセルアレイ１へ書き込む、例えば１ページ分の書き込みデータを一時的に記憶したり、メモリセルアレイ１から読み出した、例えば１ページ分の読み出しデータを一時的に記憶したりする。
【００３８】
周辺回路領域３４には、データ入出力バッファ６、コマンドインターフェース７、及びステートマシン８が配置される。
【００３９】
チャージポンプ回路領域３５には、チャージポンプ回路が配置される。チャージポンプ回路は昇圧回路の一種であり、書き込み、消去に必要とされる電圧、例えば、外部電源電圧よりも高い電圧や、チップ内部で使用されるチップ内電源電位Ｖｄｄを発生させる。
【００４０】
パッド領域３６は一箇所設けられており、チップ３０端の一つの辺に沿って配置される。パッド領域３６には、パッドが配置される。パッドは、半導体チップ３０と外部との接続端子である。パッドは、例えば、データ入出力バッファ６、及びコマンドインターフェース７に接続される。
【００４１】
図７は、データの書き込み及び読み出し動作時にビット線ＢＬの電圧を制御するデータ回路４０の構成を示す図である。データ回路４０は、図３に示したカラム制御回路２に含まれる。このデータ回路４０は、ビット線電圧設定回路４１、高耐圧トランジスタ４４、及びセンスアンプ（ＳＡ）回路４６などを備えている。なお、図７には、１本のビット線ＢＬに対応するデータ回路４０の構成を示している。従って実際には、図７に示した回路がビット線ＢＬの本数分存在する。
【００４２】
高耐圧トランジスタ４４は、例えばＮチャネルＭＯＳトランジスタから構成される。高耐圧トランジスタ４４のソースは、ビット線ＢＬに接続されている。高耐圧トランジスタ４４のゲートには、高電圧ＶreadH（例えば、８Ｖ）が印加される。高耐圧トランジスタ４４のドレインは、ビット線電圧設定回路４１に接続されている。高耐圧トランジスタ４４は、それのゲート絶縁膜が厚く形成されており、消去時に使用される消去電圧Ｖera（例えば、２０Ｖ）がビット線ＢＬを介して、ビット線電圧設定回路４１やＳＡ回路４６に印加されるのを防いでいる。高耐圧トランジスタ４４のゲート絶縁膜の厚さは、４０ｎｍ程度である。
【００４３】
ビット線電圧設定回路４１は、ビット線ＢＬの電圧を所定の電圧にクランプするクランプトランジスタ４２、及びクランプトランジスタ４２のゲート電圧を制御するレギュレータ４３を備えている。クランプトランジスタ４２は、例えばＮチャネルＭＯＳトランジスタから構成される。
【００４４】
クランプトランジスタ４２のソースは、高耐圧トランジスタ４４のドレインに接続されている。クランプトランジスタ４２のゲートは、レギュレータ４３に接続されている。クランプトランジスタ４２のドレインは、ＳＡ回路４６に接続されている。
【００４５】
レギュレータ４３は、動作モードに応じて変化するクランプ電圧ＢＬＣを生成し、このクランプ電圧ＢＬＣをクランプトランジスタ４２のゲートに印加する。よって、クランプトランジスタ４２は、クランプ電圧ＢＬＣに応じて、ビット線ＢＬの電圧ＶＢＬを任意に設定することが可能となる。
【００４６】
プリチャージトランジスタ４５は、ビット線の充電時に、クランプトランジスタ４２のドレインに電源電圧Ｖｄｄを供給する。プリチャージトランジスタ４５は、例えばＮチャネルＭＯＳトランジスタから構成される。プリチャージトランジスタ４５のドレインには、プリチャージ電圧ＶＰＲＥが印加される。プリチャージトランジスタ４５のゲートには、プリチャージ信号ＢＬＰが供給されている。プリチャージ信号ＢＬＰは、ステートマシン８によって生成され、ビット線を充電する場合に活性化（ハイレベル）される。プリチャージトランジスタ４５のソースは、クランプトランジスタ４２のドレインに接続されている。ビット線の充電時、プリチャージ電圧ＶＰＲＥは、電源電圧Ｖｄｄに設定される。
【００４７】
ＳＡ回路４６は、データの書き込み及び読み出し時に、ビット線ＢＬにデータを転送したり、メモリセルＭＣから読み出されたデータを記憶したりする。ＳＡ回路４６へのデータの転送は、入出力線対ＩＯ、ＩＯｎを介して行われる。
【００４８】
なお、ビット線電圧設定回路４１及びＳＡ回路４６を構成するＭＯＳトランジスタは低耐圧トランジスタであり、それのゲート絶縁膜の厚さは、８ｎｍ程度である。これは、メモリセルＭＣのトンネル絶縁膜の厚さと概略同じである。ビット線電圧設定回路４１及びＳＡ回路４６を構成する低耐圧トランジスタは、図６のチップレイアウトのうち、ページバッファ領域３３の低耐圧トランジスタ領域３３Ｂに配置される。一方、前述した高耐圧トランジスタ４４は、ページバッファ領域３３の高耐圧トランジスタ領域３３Ａに配置される。
【００４９】
（動作説明）
次に、不揮発性半導体記憶装置の動作について説明する。
【００５０】
図８は、メモリセルＭＣの閾値電圧分布を示す図である。メモリセルＭＣのデータを消去すると、メモリセルＭＣが消去レベル（消去状態）の閾値電圧に設定される。例えば、消去状態の閾値電圧は、負側に設定される。消去状態のメモリセルＭＣにデータを書き込むと、それの閾値電圧は正側（図の右側）にシフトする。メモリセルＭＣが１ビットを記憶する場合は、閾値電圧分布は２個になる。メモリセルＭＣが２ビットを記憶する場合は、閾値電圧分布は４個になる。メモリセルＭＣが３ビットを記憶する場合は、閾値電圧分布は８個になる。同様に、メモリセルＭＣが記憶するビット数が増えるにつれて、閾値電圧分布の数も増える。本実施形態では、メモリセルＭＣが記憶できるビット数に制限はなく、図８には、消去状態の閾値電圧分布と、書き込み状態の任意の閾値電圧分布を１個のみ示している。
【００５１】
本実施形態では、フラッシュメモリの書き込み動作において、閾値電圧分布の幅を狭くするため、１回の書き込みシーケンスが２回の書き込み動作を含むクイックパスライト（ＱＰＷ：quick pass write）方式を用いている。
【００５２】
このＱＰＷ方式において、第１回目の書き込み動作は、本来のベリファイ電圧Ｖ１より低いベリファイ電圧ＶＬ１を設定して、書き込み及びベリファイ動作を行なう。第１回目のベリファイ動作がパスした後、第２回目の書き込み動作が行なわれる。第２回目の書き込み動作は、ベリファイ電圧を本来の値Ｖ１に設定して、書き込み及びベリファイ動作が行なわれる。この方式は、一旦書き込みが行なわれたメモリセルＭＣに対して再書き込みし、最初に書き込まれた閾値電圧ＶＬ１より若干高い閾値電圧Ｖ１を設定する。
【００５３】
閾値電圧がベリファイ電圧ＶＬ１以下のメモリセルＭＣは、ビット線ＢＬに接地電圧Ｖｓｓを印加して高速に書き込みを行い、一方、ベリファイ電圧ＶＬ１を超え、ベリファイ電圧Ｖ１以下のメモリセルＭＣは、ビット線ＢＬに中間電位（例えば、ＶｄｄとＶｓｓとの中間の例えば１Ｖ）を印加し、書き込み速度を遅くする。このため、ベリファイ電圧Ｖ１を用いた第２回目の書き込み動作時における閾値電圧の変動率が小さいため、閾値電圧分布の幅を狭くすることが可能となる。
【００５４】
図９は、不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャートである。ベリファイとは、データが書き込まれたメモリセルの閾値電圧が所望のレベルに達しているかを確認する読み出し動作の一種であり、より具体的には、書き込むべき閾値電圧分布の下限値に相当するベリファイ電圧を選択ワード線に与える読み出し動作である。なお、図７及び図９に示すように、ワード線ＷＬｎが選択され、この選択ワード線ＷＬｎに接続された複数のメモリセルＭＣがベリファイの対象であり、選択ワード線ＷＬｎ以外のワード線ＷＬｋ（ｋ≠ｎ）が非選択である。
【００５５】
選択ワード線ＷＬｎには、所定のベリファイ電圧Ｖcgrvが印加され、このベリファイ電圧Ｖcgrvに基づいて選択ワード線ＷＬｎに接続されたメモリセルの閾値電圧が設定される。一方、選択ワード線ＷＬｎ以外の非選択ワード線ＷＬｋ（ｋ≠ｎ）には、全ての閾値電圧より高い読み出し電圧Ｖreadが印加され、非選択ワード線ＷＬｋに接続されるメモリセルは全てオンする。
【００５６】
書き込みシーケンスは、メモリセルＭＣの浮遊ゲート電極に電子を注入する書き込み動作と、書き込みが行われたメモリセルの閾値電圧を確認するベリファイ動作とを含む。メモリセルＭＣにデータを書き込む動作については特に限定されず、公知の技術を使用することができる。
【００５７】
前述したように、本実施形態のベリファイ動作では、ＱＰＷ方式を用いている。従って、図９に示すように、第１回目のベリファイ動作では、選択ワード線ＷＬｎにベリファイ電圧Ｖ１より低いベリファイ電圧ＶＬ１が印加され、第２回目のベリファイ動作では、本来のベリファイ電圧Ｖ１が印加されている。この際、選択ゲート線ＳＧＤ及びＳＧＳには、選択トランジスタＳＴＤ及びＳＴＳがオンする電圧Ｖｓｇ（例えば、４Ｖ）が印加され、よって、選択トランジスタＳＴＤ及びＳＴＳはオンしている。なお、ＱＰＷ方式を行う際のワード線及び選択ゲート線の電圧設定は、ロウ制御回路３及びステートマシン８によって行われている。以下の説明でも同様である。
【００５８】
ここで、本実施形態では、第１回目のベリファイ動作と第２回目のベリファイ動作とでビット線ＢＬの充電電圧ＶＢＬを変えている。すなわち、第１回目のベリファイ動作では、ビット線ＢＬの充電電圧をＶＢＬ（ＶＬ１）に設定し、第２回目のベリファイ動作では、ビット線ＢＬの充電電圧をＶＢＬ（ＶＬ１）より高いＶＢＬ（Ｖ１）に設定する。ＶＢＬ（ＶＬ１）及びＶＢＬ（Ｖ１）はそれぞれ、ソース線ＳＲＣの電圧より高く（すなわち、接地電圧Ｖｓｓより高く）、かつ電源電圧Ｖｄｄ以下に設定される。
【００５９】
このようなビット線ＢＬの充電電圧ＶＢＬの制御は、ビット線電圧設定回路４１によって行われる。すなわち、第１回目のベリファイ動作では、レギュレータ４３は、“ＶＢＬ（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。「Ｖｔｈ」は、ＭＯＳトランジスタの閾値電圧である。この時、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄ（例えば、３Ｖ）が印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ（ＶＬ１）に充電する。
【００６０】
続いて、第２回目のベリファイ動作では、レギュレータ４３は、“ＶＢＬ（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時も、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ（Ｖ１）に充電する。
【００６１】
そして、選択ワード線ＷＬｎに印加されたベリファイ電圧ＶＬ１或いはＶ１によって、メモリセルの閾値電圧が判定され、選択ワード線ＷＬｎに接続されたメモリセルがオフしている場合は、ビット線ＢＬが放電されず、充電電圧ＶＢＬを保持する。一方、メモリセルがオンしている場合は、ビット線ＢＬが放電され、ビット線ＢＬの電圧がソース線ＳＲＣと同じ接地電圧Ｖｓｓとなる。この後、ベリファイ動作後のビット線の電圧をＳＡ回路４６により検知することで、メモリセルの閾値電圧が所望のベリファイ電圧以上に設定されたか否か（ベリファイがパスしたか否か）を判定することができる。
【００６２】
次に、ビット線電圧設定回路４１に含まれるレギュレータ４３の一例について説明する。図１０は、レギュレータ４３の構成を示す回路図である。
【００６３】
ＰチャネルＭＯＳトランジスタ５１のソースには、電源電圧Ｖｄｄが印加されている。ＰチャネルＭＯＳトランジスタ５１のドレインは、抵抗５２の一端に接続されている。抵抗５２の他端は、接続ノード５３を介して、可変抵抗器５４の一端に接続されている。可変抵抗器５４の他端は接地されている。
【００６４】
差動増幅器５０の負側入力端子には、基準電圧Ｖｒｅｆが印加されている。差動増幅器５０の正側入力端子は、接続ノード５３に接続されている。差動増幅器５０の出力端子は、ＰチャネルＭＯＳトランジスタ５１のゲートに接続されている。差動増幅器５０は、正側入力端子と負側入力端子との電圧差を増幅した電圧を出力する。
【００６５】
図１１は、レギュレータ４３に含まれる可変抵抗器５４の一例を示す回路図である。可変抵抗器５４は、複数（ｊ＋１）個の抵抗ｒを備えており、これらは接続ノード５３と接地端子との間に直列に接続されている。隣接する抵抗ｒの間の接続ノードにはそれぞれ、ＮチャネルＭＯＳトランジスタ５５−０〜５５−（ｊ−１）のドレインが接続されている。ＮチャネルＭＯＳトランジスタ５５−０〜５５−（ｊ−１）のソースはそれぞれ、接地されている。ＮチャネルＭＯＳトランジスタ５５−０〜５５−（ｊ−１）のゲートにはそれぞれ、選択信号ＳＳ０〜ＳＳ（ｊ−１）が供給されている。これら選択信号ＳＳ０〜ＳＳ（ｊ−１）は、ステートマシン８から供給され、また、ステートマシン８によってハイレベルとローレベルとが制御される。
【００６６】
このように構成されたレギュレータ４３は、ＰチャネルＭＯＳトランジスタ５１のドレインからクランプ電圧ＢＬＣを出力する。そして、選択信号ＳＳ０〜ＳＳ（ｊ−１）によって可変抵抗器５４の抵抗値を変えることで、所望のクランプ電圧ＢＬＣを生成することができる。
【００６７】
以上詳述したように本実施形態では、ＱＰＷ方式を用いてベリファイ動作を実行し、ベリファイ電圧ＶＢＬ（ＶＬ１）を用いた第１回目のベリファイ動作におけるビット線の充電電圧ＶＢＬを、ベリファイ電圧ＶＢＬ（Ｖ１）を用いた第２回目のベリファイ動作におけるビット線の充電電圧ＶＢＬよりも低くするようにしている。
【００６８】
従って本実施形態によれば、以下の効果を得ることができる。選択ワード線に接続される任意のメモリセルを第１のメモリセル、選択ワード線に接続されかつ第１のメモリセルに隣接するメモリセルを第２のメモリセルとすると、第１回目のベリファイ動作では、第１のメモリセルの電荷蓄積層と第２のメモリセルの拡散領域（ビット線の充電電圧ＶＢＬが印加される）との容量結合による第１のメモリセルの閾値電圧の低下を防ぐことができる。これにより、第１回目のベリファイがパスしやくなる。
【００６９】
また、第２回目のベリファイ動作では、第１のメモリセルの電荷蓄積層と第２のメモリセルの拡散領域との容量結合により第１のメモリセルの閾値電圧が低下する。これにより、第２回目のベリファイがパスしにくくなる。
【００７０】
よって、実質的に、第２回目のベリファイ動作の期間を延ばすことができるため、メモリセルごとの書き込み速度ばらつきを抑制することができる。
【００７１】
［第２の実施形態］
選択ワード線に接続された複数個のメモリセルの閾値電圧を所望のレベルに設定する場合、全てのメモリセルがパスするまで、書き込み動作とベリファイ動作とからなる書き込みループを複数回行うようにしている。第２の実施形態では、複数回の書き込みループを行う場合に、所定の回数ごとにビット線の充電電圧を変えるようにしている。
【００７２】
図１２は、第２の実施形態に係る不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャートである。なお、本実施形態では、第１の実施形態と同様にＱＰＷ方式を用いる場合を一例として説明するが、ＱＰＷ方式を用いずに、ベリファイ電圧Ｖ１のみを用いた１回のベリファイ動作を行う場合にも適用可能である。
【００７３】
メモリセルＭＣの閾値電圧分布は、第１の実施形態で示した図８と同じであり、ベリファイ電圧ＶＬ１及びＶ１を用いて書き込み状態の任意の閾値電圧分布までメモリセルにデータを書き込む場合について説明する。
【００７４】
１回の書き込みループは、１回の書き込み動作と１回のベリファイ動作とを含む。書き込みループ回数の上限をＮ回とすると、１回目からｐ回目までの書き込みループではビット線ＢＬの充電電圧ＶＢＬ１、（ｐ＋１）回目からｑ回目までの書き込みループでは充電電圧ＶＢＬ２、（ｑ＋１）回目からＮ回目までの書き込みループでは充電電圧ＶＢＬ３を用い、ＶＢＬ１＜ＶＢＬ２＜ＶＢＬ３の関係を満たす。なお、０＜ｐ＜ｑ＜Ｎである。
【００７５】
また、本実施形態では、ＱＰＷ方式を用いているため、１回の書き込みループに含まれるベリファイ電圧ＶＬ１を用いた第１回目のベリファイ動作では、ビット線ＢＬの充電電圧を書き込みループ回数に応じてＶＢＬ１（ＶＬ１）、ＶＢＬ２（ＶＬ１）、及びＶＢＬ３（ＶＬ１）に設定する。また、１回の書き込みループに含まれるベリファイ電圧ＶＬ１より高いベリファイ電圧Ｖ１を用いた第２回目のベリファイ動作では、ビット線ＢＬの充電電圧を書き込みループ回数に応じてＶＢＬ１（Ｖ１）、ＶＢＬ２（Ｖ１）、及びＶＢＬ３（Ｖ１）に設定する。そして、これらの充電電圧は、以下の関係を満たす。
【００７６】
ＶＢＬ１（ＶＬ１）＜ＶＢＬ２（ＶＬ１）＜ＶＢＬ３（ＶＬ１）
ＶＢＬ１（Ｖ１）＜ＶＢＬ２（Ｖ１）＜ＶＢＬ３（Ｖ１）
ＶＢＬ１（ＶＬ１）、ＶＢＬ２（ＶＬ１）、及びＶＢＬ３（ＶＬ１）はそれぞれ、ソース線ＳＲＣの電圧より高く（すなわち、接地電圧Ｖｓｓより高く）、かつ電源電圧Ｖｄｄ以下に設定される。同様に、ＶＢＬ１（Ｖ１）、ＶＢＬ２（Ｖ１）、及びＶＢＬ３（Ｖ１）はそれぞれ、接地電圧Ｖｓｓ以上、かつ電源電圧Ｖｄｄ以下に設定される。
【００７７】
このようなビット線ＢＬの充電電圧ＶＢＬの制御は、ビット線電圧設定回路４１によって行われる。すなわち、１回目からｐ回目までの書き込みループにそれぞれ含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１）では、レギュレータ４３は、“ＶＢＬ１（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄ（例えば、３Ｖ）が印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ１（ＶＬ１）に充電する。続いて、１回目からｐ回目までの書き込みループにそれぞれ含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１）では、レギュレータ４３は、“ＶＢＬ１（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時も、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ１（Ｖ１）に充電する。
【００７８】
（ｐ＋１）回目からｑ回目までの書き込みループにそれぞれ含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１）では、レギュレータ４３は、“ＶＢＬ２（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ２（ＶＬ１）に充電する。続いて、（ｐ＋１）回目からｑ回目までの書き込みループにそれぞれ含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１）では、レギュレータ４３は、“ＶＢＬ２（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ２（Ｖ１）に充電する。
【００７９】
（ｑ＋１）回目からＮ回目までの書き込みループにそれぞれ含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１）では、レギュレータ４３は、“ＶＢＬ３（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ３（ＶＬ１）に充電する。続いて、（ｑ＋１）回目からＮ回目までの書き込みループにそれぞれ含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１）では、レギュレータ４３は、“ＶＢＬ３（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ３（Ｖ１）に充電する。
【００８０】
そして、各ベリファイ動作後のビット線の電圧をＳＡ回路４６により検知することで、メモリセルの閾値電圧が所望のベリファイ電圧以上に設定されたか否か（ベリファイがパスしたか否か）が判定される。
【００８１】
次に、書き込みループに含まれる書き込み動作について説明する。書き込み動作では、選択ゲート線ＳＧＤには電圧Ｖｓｇが印加され、選択ゲート線ＳＧＳには接地電圧Ｖｓｓ（０Ｖ）が印加される。よって、選択トランジスタＳＴＤはオンし、選択トランジスタＳＴＳはオフしている。
【００８２】
続いて、選択ワード線ＷＬｎに書き込み電圧Ｖｐｒｍ（例えば、２０Ｖ）を印加し、非選択ワード線ＷＬｋにパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）を印加する。クランプ電圧ＢＬＣは、メモリセルの書き込み状態に応じて“ＶＢＬ＋Ｖｔｈ”に設定される。“ＶＢＬ”は、ベリファイ電圧ＶＬ１未満の閾値電圧を有するメモリセルには０Ｖ、ベリファイ電圧ＶＬ１以上Ｖ１未満の閾値電圧を有するメモリセルには１Ｖ程度、ベリファイ電圧Ｖ１以上の閾値電圧を有するメモリセル（書き込み完了のメモリセル）には電源電圧Ｖｄｄに設定される。これにより、メモリセルの閾値電圧に応じて、ビット線ＢＬの充電電圧ＶＢＬは、０Ｖ、１Ｖ、Ｖｄｄのいずれかに設定される。
【００８３】
ビット線ＢＬの充電電圧ＶＢＬが０Ｖの場合、メモリセルの閾値電圧の上昇幅が大きくなる。ビット線ＢＬの充電電圧ＶＢＬが１Ｖ程度の場合、メモリセルの閾値電圧の上昇幅が、０Ｖの場合と比べて、小さくなる。ビット線ＢＬの充電電圧ＶＢＬが電源電圧Ｖｄｄの場合、メモリセルの閾値電圧の上昇が抑えられ、メモリセルにはこれ以上書き込みが行われない。
【００８４】
以上詳述したように本実施形態では、複数回の書き込みループを行う場合に、所定の回数ごとにビット線の充電電圧を変えるようにしている。さらに、書き込みループ回数が増えるにつれて、ビット線の充電電圧が大きくなるようにしている。
【００８５】
従って本実施形態によれば、以下の効果を得ることができる。書き込みループ回数が増えるにつれて、書き込みが完了したメモリセルが増加する。よって、ＳＡ回路４６が検知する段階で電流を流しているメモリセルが増加するので、ソース線のバウンス（浮き）が上がる傾向にある。この結果、後半の書き込みループで書き込みが完了したメモリセルは、前半に書き込みが完了したメモリセルよりも、高い閾値電圧を基準にベリファイされることになる。
【００８６】
しかし、本実施形態では、書き込みループが後半に行くに従いビット線の充電電圧が大きくなるため、これにつれてメモリセルの閾値電圧が低下していく。これにより、書き込みループの前半と後半とで、ベリファイ時の条件を同じにすることができるため、ソース線のバウンス（浮き）をキャンセルすることができる。この結果、書き込みループの前半と後半とでそれぞれベリファイされたメモリセルの閾値電圧を概略同じにすることが可能となり、閾値電圧分布の幅が広がるのを防ぐことができる。
【００８７】
［第３の実施形態］
Ｎ（Ｎは２以上の自然数）ビットデータを１個のメモリセルに書き込む場合、１個のメモリセルには、Ｎ個のページアドレスが割り当てられる。よって、１個のメモリセルにＮビットデータを書き込む場合、Ｎ回の書き込み及びベリファイが行われ、最下位の第１ページアドレスに対応するデータから最上位のＮページアドレスに対応するデータまでがメモリセルに順に書き込まれる。最下位の第１ページアドレスに対応するデータの書き込み動作を第１ステージといい、最上位のＮページアドレスに対応するデータの書き込み動作を第Ｎステージという。
【００８８】
第３の実施形態では、ベリファイ動作において、ステージごとにビット線の充電電圧を変えるようにしている。また、ステージが進むにつれてビット線の充電電圧を上げるようにし、さらに、読み出し動作時には、どのステージよりも、ビット線の充電電圧が高くなるようにしている。
【００８９】
［２ビット／セルの実施例］
まず、１個のメモリセルが２ビットデータを記憶する実施例（２ビット／セル）について説明する。２ビットデータの書き込みは、第１ページ書き込みと、第２ページ書き込みとによって達成される。図１３は、２ビットデータを記憶するメモリセルＭＣの閾値電圧分布を示す図である。メモリセルＭＣのデータを消去すると、メモリセルＭＣが“Ａ”レベル（消去状態）の閾値電圧に設定される。例えば、消去状態の“Ａ”レベルは、負側に設定される。
【００９０】
第１ステージにおいて第１ページ書き込みを行うことにより、閾値電圧が“Ａ”レベル（消去状態）の“１”データと、閾値電圧が“Ａ”レベルより高い“Ｍ”レベルの“０”データとのいずれかをメモリセルは記憶することができる。“１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０”データの場合には、メモリセルの閾値電圧を正側にシフトさせる。“０”データの書き込みは、ベリファイ電圧Ｖｍを用いて行われる。
【００９１】
続いて、第２ステージにおいて第２ページ書き込みを行うことにより、“１１”データ、“０１”データ、“００”データ、及び“１０”データの４個のデータのいずれかをメモリセルは記憶することができる。“１１”データは閾値電圧が“Ａ”レベル（消去状態）、“０１”データは閾値電圧が“Ｂ”レベル、“００”データは閾値電圧が“Ｃ”レベル、“１０”データは閾値電圧が“Ｄ”レベルに設定される。なお、閾値電圧は、Ａ＜Ｂ＜Ｃ＜Ｄ＜Ｖreadである。“１１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０１”データの書き込みは、ベリファイ電圧Ｖｂを用いて行われる。“００”データの書き込みは、ベリファイ電圧Ｖｃを用いて行われる。“１０”データの書き込みは、ベリファイ電圧Ｖｄを用いて行われる。なお、閾値電圧とデータとの割り付けは、任意に設定可能である。
【００９２】
（動作説明）
図１４は、書き込み状態の任意の閾値電圧分布を示す図である。図１４には、“Ａ”レベル（消去状態）の閾値電圧分布と、書き込み状態の任意の閾値電圧分布を１個のみ示している。図１４（ａ）は、第１ステージにおける閾値電圧分布、図１４（ｂ）は、第２ステージにおける閾値電圧分布を示している。本実施形態では、図１４（ｂ）に示した任意の書き込み状態の閾値電圧までデータを書き込む場合を例に説明する。
【００９３】
図１４において、ベリファイ電圧ＶＬ１´及びＶＬ１は、ＱＰＷ方式による第１回目のベリファイ動作で用いられるベリファイ電圧である。ベリファイ電圧Ｖ１´及びＶ１は、ＱＰＷ方式による第２回目のベリファイ動作で用いられるベリファイ電圧である。読み出し電圧ＶＲ１及びは、図１４（ｂ）の書き込み状態の閾値電圧を読み出す読み出し動作で用いられる電圧である。なお、本実施形態では、第１の実施形態と同様にＱＰＷ方式を用いる場合を一例として説明するが、ＱＰＷ方式を用いずに、ベリファイ電圧Ｖ１のみを用いた１回のベリファイ動作を行う場合にも適用可能である。
【００９４】
図１５は、第３の実施形態に係る不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャートである。図１６は、不揮発性半導体記憶装置の読み出し動作を示すタイミングチャートである。
【００９５】
図１５に示すように、第１ページのベリファイに対応する第１ステージでは、ビット線ＢＬの充電電圧ＶＢＬ１、第２ページのベリファイに対応する第２ステージでは、充電電圧ＶＢＬ２、読み出し動作では、ＶＢＬ（ＶＲ１）を用い、ＶＢＬ１≦ＶＢＬ２＜ＶＢＬ（ＶＲ１）の関係を満たす。
【００９６】
なお、本実施形態では、ＱＰＷ方式を用いているため、ベリファイ電圧ＶＬ１を用いた第１回目のベリファイ動作では、ビット線ＢＬの充電電圧をステージに応じてＶＢＬ１（ＶＬ１）、及びＶＢＬ２（ＶＬ１）に設定する。また、ベリファイ電圧ＶＬ１より高いベリファイ電圧Ｖ１を用いた第２回目のベリファイ動作では、ビット線ＢＬの充電電圧をステージに応じてＶＢＬ１（Ｖ１）、及びＶＢＬ２（Ｖ１）に設定する。そして、これらの充電電圧は、以下の関係を満たす。
【００９７】
ＶＢＬ１（ＶＬ１）≦ＶＢＬ２（ＶＬ１）＜ＶＢＬ（ＶＲ１）
ＶＢＬ１（Ｖ１）≦ＶＢＬ２（Ｖ１）＜ＶＢＬ（ＶＲ１）
ＶＢＬ１（ＶＬ１）、ＶＢＬ２（ＶＬ１）、ＶＢＬ１（Ｖ１）、ＶＢＬ２（Ｖ１）、及びＶＢＬ（ＶＲ１）はそれぞれ、ソース線ＳＲＣの電圧より高く（すなわち、接地電圧Ｖｓｓより高く）、かつ電源電圧Ｖｄｄ以下に設定される。
【００９８】
このようなビット線ＢＬの充電電圧ＶＢＬの制御は、ビット線電圧設定回路４１によって行われる。すなわち、第１ステージに含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１´）では、レギュレータ４３は、“ＶＢＬ１（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ１（ＶＬ１）に充電する。続いて、第１ステージに含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１´）では、レギュレータ４３は、“ＶＢＬ１（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時も、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ１（Ｖ１）に充電する。
【００９９】
続いて、第２ステージに含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１）では、レギュレータ４３は、“ＶＢＬ２（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ２（ＶＬ１）に充電する。続いて、第２ステージに含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１）では、レギュレータ４３は、“ＶＢＬ２（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ２（Ｖ１）に充電する。
【０１００】
そして、各ステージでのビット線の電圧をＳＡ回路４６により検知することで、メモリセルの閾値電圧が所望のベリファイ電圧以上に設定されたか否か（ベリファイがパスしたか否か）が判定される。
【０１０１】
次に、図１６に示す読み出し動作について説明する。読み出し動作では、まず、選択ゲート線ＳＧＤに電圧Ｖｓｇが印加され、選択トランジスタＳＴＤがオンする。
【０１０２】
続いて、レギュレータ４３は、どのステージのＶＢＬよりも高い“ＶＢＬ（ＶＲ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ（ＶＲ１）に充電する。
【０１０３】
続いて、選択ワード線ＷＬｎ以外の非選択ワード線ＷＬｋ（ｋ≠ｎ）には、全ての閾値電圧より高い読み出し電圧Ｖreadが印加され、非選択ワード線ＷＬｋに接続されるメモリセルは全てオンする。続いて、選択ワード線ＷＬｎには、読み出し電圧ＶＲ１が印加される。読み出し電圧ＶＲ１は、図１４に示すように、読み出し対象の閾値電圧分布より１つ低い閾値電圧分布の上限値より大きく、かつベリファイ電圧ＶＬ１より小さく設定される。続いて、選択ゲート線ＳＧＳに電圧Ｖｓｇが印加され、選択トランジスタＳＴＳがオンする。
【０１０４】
この時、選択ワード線ＷＬｎに接続されたメモリセルがオフしている場合は、ビット線ＢＬが放電されず、充電電圧ＶＢＬ（ＶＲ１）を保持する。一方、メモリセルがオンしている場合は、ビット線ＢＬが放電され、ビット線ＢＬの電圧がソース線ＳＲＣと同じ接地電圧Ｖｓｓとなる。この後、読み出し動作後のビット線の電圧をＳＡ回路４６により検知することで、メモリセルに記憶されたデータを読み出すことができる。
【０１０５】
［３ビット／セルの実施例］
次に、１個のメモリセルが３ビットデータを記憶する実施例（３ビット／セル）について説明する。３ビットデータの書き込みは、第１ページ書き込み、第２ページ書き込み、及び第３ページ書き込みによって達成される。図１７は、３ビットデータを記憶するメモリセルＭＣの閾値電圧分布を示す図である。
【０１０６】
第１ステージにおいて第１ページ書き込みを行うことにより、閾値電圧が“Ａ”レベル（消去状態）の“１”データと、閾値電圧が“Ａ”レベルより高い“Ｍ”レベルの“０”データとのいずれかをメモリセルは記憶することができる。“１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０”データの場合には、メモリセルの閾値電圧を正側にシフトさせる。“０”データの書き込みは、ベリファイ電圧Ｖｍを用いて行われる。
【０１０７】
続いて、第２ステージにおいて第２ページ書き込みを行うことにより、“１１”データ、“０１”データ、“００”データ、及び“１０”データの４個のデータのいずれかをメモリセルは記憶することができる。“１１”データは閾値電圧が“Ａ”レベル（消去状態）、“０１”データは閾値電圧が“Ｂ´”レベル、“００”データは閾値電圧が“Ｃ´”レベル、“１０”データは閾値電圧が“Ｄ´”レベルに設定される。なお、閾値電圧は、Ａ＜Ｂ´＜Ｃ´＜Ｄ´＜Ｖreadである。“１１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０１”データの書き込みは、ベリファイ電圧Ｖｂ´を用いて行われる。“００”データの書き込みは、ベリファイ電圧Ｖｃ´を用いて行われる。“１０”データの書き込みは、ベリファイ電圧Ｖｄ´を用いて行われる。
【０１０８】
続いて、第３ステージにおいて第３ページ書き込みを行うことにより、“１１１”データ、“０１１”データ、“００１”データ、“１０１”データ、“１００”データ、“０００”データ、“０１０”データ、及び“１１０”データの８個のデータのいずれかをメモリセルは記憶することができる。“１１１”データは閾値電圧が“Ａ”レベル（消去状態）、“０１１”データは閾値電圧が“Ｂ”レベル、“００１”データは閾値電圧が“Ｃ”レベル、“１０１”データは閾値電圧が“Ｄ”レベル、“１００”データは閾値電圧が“Ｅ”レベル、“０００”データは閾値電圧が“Ｆ”レベル、“０１０”データは閾値電圧が“Ｇ”レベル、“１１０”データは閾値電圧が“Ｈ”レベルに設定される。なお、閾値電圧は、Ａ＜Ｂ＜Ｃ＜Ｄ＜Ｅ＜Ｆ＜Ｇ＜Ｈ＜Ｖreadである。“１１１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０１１”データの書き込みは、ベリファイ電圧Ｖｂを用いて行われる。“００１”データの書き込みは、ベリファイ電圧Ｖｃを用いて行われる。“１０１”データの書き込みは、ベリファイ電圧Ｖｄを用いて行われる。“１００”データの書き込みは、ベリファイ電圧Ｖｅを用いて行われる。“０００”データの書き込みは、ベリファイ電圧Ｖｆを用いて行われる。“０１０”データの書き込みは、ベリファイ電圧Ｖｇを用いて行われる。“１１０”データの書き込みは、ベリファイ電圧Ｖｈを用いて行われる。なお、閾値電圧とデータとの割り付けは、任意に設定可能である。
【０１０９】
（動作説明）
図１８は、書き込み状態の任意の閾値電圧分布を示す図である。図１８には、“Ａ”レベル（消去状態）の閾値電圧分布と、書き込み状態の任意の閾値電圧分布を１個のみ示している。図１８（ａ）は、第１ステージにおける閾値電圧分布、図１８（ｂ）は、第２ステージにおける閾値電圧分布、図１８（ｃ）は、第３ステージにおける閾値電圧分布を示している。本実施形態では、図１８（ｃ）に示した任意の書き込み状態の閾値電圧までデータを書き込む場合を例に説明する。
【０１１０】
図１８において、ベリファイ電圧ＶＬ１´、ＶＬ１”及びＶＬ１は、ＱＰＷ方式による第１回目のベリファイ動作で用いられるベリファイ電圧である。ベリファイ電圧Ｖ１´、Ｖ１”及びＶ１は、ＱＰＷ方式による第２回目のベリファイ動作で用いられるベリファイ電圧である。読み出し電圧ＶＲ１及びは、図１８（ｃ）の書き込み状態の閾値電圧を読み出す読み出し動作で用いられる電圧である。なお、本実施形態では、第１の実施形態と同様にＱＰＷ方式を用いる場合を一例として説明するが、ＱＰＷ方式を用いずに、ベリファイ電圧Ｖ１のみを用いた１回のベリファイ動作を行う場合にも適用可能である。
【０１１１】
図１９は、３ビットデータを記憶するメモリセルを備えた不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャートである。
【０１１２】
図１９に示すように、第１ページのベリファイに対応する第１ステージでは、ビット線ＢＬの充電電圧ＶＢＬ１、第２ページのベリファイに対応する第２ステージでは、充電電圧ＶＢＬ２、第３ページのベリファイに対応する第３ステージでは、充電電圧ＶＢＬ３、読み出し動作では、ＶＢＬ（ＶＲ１）を用い、ＶＢＬ１≦ＶＢＬ２≦ＶＢＬ３＜ＶＢＬ（ＶＲ１）の関係を満たす。
【０１１３】
なお、本実施形態では、ＱＰＷ方式を用いているため、ベリファイ電圧ＶＬ１を用いた第１回目のベリファイ動作では、ビット線ＢＬの充電電圧をステージに応じてＶＢＬ１（ＶＬ１）、ＶＢＬ２（ＶＬ１）、及びＶＢＬ３（ＶＬ１）に設定する。また、ベリファイ電圧ＶＬ１より高いベリファイ電圧Ｖ１を用いた第２回目のベリファイ動作では、ビット線ＢＬの充電電圧をステージに応じてＶＢＬ１（Ｖ１）、ＶＢＬ２（Ｖ１）、及びＶＢＬ３（Ｖ１）に設定する。そして、これらの充電電圧は、以下の関係を満たす。
【０１１４】
ＶＢＬ１（ＶＬ１）≦ＶＢＬ２（ＶＬ１）≦ＶＢＬ３（ＶＬ１）＜ＶＢＬ（ＶＲ１）
ＶＢＬ１（Ｖ１）≦ＶＢＬ２（Ｖ１）≦ＶＢＬ３（Ｖ１）＜ＶＢＬ（ＶＲ１）
ＶＢＬ１（ＶＬ１）〜ＶＢＬ３（ＶＬ１）、ＶＢＬ１（Ｖ１）〜ＶＢＬ３（Ｖ１）、及びＶＢＬ（ＶＲ１）はそれぞれ、ソース線ＳＲＣの電圧より高く（すなわち、接地電圧Ｖｓｓより高く）、かつ電源電圧Ｖｄｄ以下に設定される。
【０１１５】
このようなビット線ＢＬの充電電圧ＶＢＬの制御は、ビット線電圧設定回路４１によって行われる。すなわち、第１ステージに含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１´）では、レギュレータ４３は、“ＶＢＬ１（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ１（ＶＬ１）に充電する。続いて、第１ステージに含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１´）では、レギュレータ４３は、“ＶＢＬ１（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。この時も、クランプトランジスタ４２のドレインには、プリチャージトランジスタ４５により電源電圧Ｖｄｄが印加されている。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ１（Ｖ１）に充電する。
【０１１６】
続いて、第２ステージに含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１”）では、レギュレータ４３は、“ＶＢＬ２（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ２（ＶＬ１）に充電する。続いて、第２ステージに含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１”）では、レギュレータ４３は、“ＶＢＬ２（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ２（Ｖ１）に充電する。
【０１１７】
続いて、第３ステージに含まれる第１回目のベリファイ動作（ベリファイ電圧ＶＬ１）では、レギュレータ４３は、“ＶＢＬ３（ＶＬ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ３（ＶＬ１）に充電する。続いて、第３ステージに含まれる第２回目のベリファイ動作（ベリファイ電圧Ｖ１）では、レギュレータ４３は、“ＶＢＬ３（Ｖ１）＋Ｖｔｈ”をクランプ電圧ＢＬＣとしてクランプトランジスタ４２のゲートに印加する。これにより、クランプトランジスタ４２は、ビット線ＢＬをＶＢＬ３（Ｖ１）に充電する。
【０１１８】
そして、各ステージでのビット線の電圧をＳＡ回路４６により検知することで、メモリセルの閾値電圧が所望のベリファイ電圧以上に設定されたか否か（ベリファイがパスしたか否か）が判定される。
【０１１９】
読み出し動作は、２ビット／セルの実施例と同じである。
【０１２０】
［３ビット／セルの他の実施例］
図２０は、３ビットデータを記憶するメモリセルＭＣの閾値電圧分布を示す図である。３ビットデータをメモリセルに書き込む場合に、第１ステージ〜第３ステージまでの３つのステージによって書き込み動作が行われるのは、図１７の場合と同じである。
【０１２１】
本実施例では、まず、第１ステージにおいて、１ビットのデータをメモリセルに記憶させる。続いて、第２ステージにおいて、残りの２ビットのデータをメモリセルに記憶させるが、第１ステージと第２ステージとを合わせた３ビットのデータを、図２０（ｂ）に示すように粗い（ラフな）閾値電圧分布として書き込む（粗書きする）。しかし、このような書き込み方式では、第２ステージ（図２０（ｂ）の閾値電圧分布）の状態でデータの読み出しが要求されると、データを正確に読み出すことができない。このため、第１ステージ及び第２ステージで書き込まれた３ビットデータをメモリセルアレイ１内の任意の領域（以下、バッファブロックという）に記憶させる。具体的には、３ビットデータを１ビットごとに３個のバッファブロックにそれぞれ書き込んでおき、第２ステージにおいてデータの読み出しが要求された場合、バッファブロックから該当するデータを読み出す。
【０１２２】
続いて、第３ステージにおいて、閾値電圧分布を正確に再分布させる。図２０に示した方式は、第１ステージから第２ステージでの閾値電圧のシフト量が、第２ステージから第３ステージでの閾値電圧のシフト量よりも大きいので、より大きなセル間干渉を受けた後で、３ビット／セルの閾値電圧分布を形成できる。よって、図２０に示した方式は、図１７の場合と比べて、よりセル間干渉の影響を低減することができる。
【０１２３】
本実施例において、ベリファイ動作におけるステージごとのビット線の充電電圧ＶＢＬ１〜ＶＢＬ３の設定方法、さらに、読み出し動作におけるビット線の充電電圧ＶＢＬ（ＶＲ１）の設定方法は、図１９の場合と同じである。
【０１２４】
以上詳述したように本実施形態では、ベリファイ動作において、ステージごとにビット線の充電電圧を変えるようにしている。また、ステージが進むにつれてビット線の充電電圧を上げるようにし、さらに、読み出し動作時には、どのステージよりも、ビット線の充電電圧が大きくなるようにしている。
【０１２５】
よって本実施形態によれば、ベリファイ動作時に、図２の領域（ＩＩ）において、セル間干渉によりセルの閾値電圧が低くなる（書き戻される）のを回避することができる。
【０１２６】
また、ステージが進むにつれてビット線の充電電圧を高くすることで、高精度な閾値電圧制御が要求されるベリファイ動作であるほど、図２の領域（ＩＩ）を減少特性にならないように改善することができる。この結果、閾値電圧分布を設定する際の制御性を向上させることができる。
【０１２７】
また、読み出し動作時に、ベリファイ動作時よりもビット線の充電電圧を上げることで、メモリセルの閾値電圧分布を、消去レベルに近いものほど低く見せることができる。従って、読み出し動作においてのみセル間干渉により閾値電圧が高くなった一部のセルに対して、この一部のセルの閾値電圧を低く見せることができる。この結果、書き込み完了後に受けるセル間干渉によってオーバープログラムと判定されてしまうメモリセルの数を低減することができる。
【０１２８】
なお、第３の実施形態では、１個のメモリセルが記憶するビット数が、２ビット、３ビットデータの場合について説明したが、勿論、４ビットデータ以上についても同様に適用可能である。
【０１２９】
上記各実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１３０】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３１】
【図１】メモリセルアレイの一部を抽出して示した概略図。
【図２】セル（attacker）の閾値電圧Ｖｔｈ（attacker）と、セル（victim）の閾値変動ΔＶｔｈ（victim）との関係を示す図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一例を示すブロック図。
【図４】図３に示すメモリセルアレイ１の一例を示す図。
【図５】ＮＡＮＤストリングの構成を示す断面図。
【図６】チップレイアウトの一例を示す平面図。
【図７】データ回路４０の構成を示す図。
【図８】メモリセルＭＣの閾値電圧分布を示す図。
【図９】第１の実施形態に係る不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャート。
【図１０】レギュレータ４３の構成を示す回路図。
【図１１】可変抵抗器５４の一例を示す回路図。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャート。
【図１３】２ビットデータを記憶するメモリセルＭＣの閾値電圧分布を示す図。
【図１４】書き込み状態の任意の閾値電圧分布を示す図。
【図１５】第３の実施形態に係る不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャート。
【図１６】不揮発性半導体記憶装置の読み出し動作を示すタイミングチャート。
【図１７】３ビットデータを記憶するメモリセルＭＣの閾値電圧分布を示す図。
【図１８】書き込み状態の任意の閾値電圧分布を示す図。
【図１９】第３の実施形態に係る不揮発性半導体記憶装置のベリファイ動作の他の例を示すタイミングチャート。
【図２０】３ビットデータを記憶するメモリセルＭＣの閾値電圧分布の他の例を示す図。
【符号の説明】
【０１３２】
ＭＣ…メモリセル、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＢＬＫ…ブロック、ＷＬ…ワード線、ＢＬ…ビット線、ＳＲＣ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＩＯ…入出力線、ｒ…抵抗、１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…ソース線制御回路、５…Ｐウェル制御回路、６…データ入出力バッファ、７…コマンドインターフェース、８…ステートマシン、２０…半導体基板、２１…Ｐ型ウェル、２２…拡散領域、２３…トンネル絶縁膜、２４…電荷蓄積層、２５…ゲート間絶縁膜、２６…制御ゲート電極、２７Ｓ…ソース領域、２７Ｄ…ドレイン領域、２８…ゲート絶縁膜、２９…ゲート電極、３０…半導体チップ、３１…メモリセルアレイ領域、３２…ロウデコーダ領域、３３…ページバッファ領域、３３Ｂ…低耐圧トランジスタ領域、３３Ａ…高耐圧トランジスタ領域、３４…周辺回路領域、３５…チャージポンプ回路領域、３６…パッド領域、４０…データ回路、４１…ビット線電圧設定回路、４２…クランプトランジスタ、４３…レギュレータ、４４…高耐圧トランジスタ、４５…プリチャージトランジスタ、４６…センスアンプ回路、５０…差動増幅器、５１…ＰチャネルＭＯＳトランジスタ、５２…抵抗、５３…接続ノード、５４…可変抵抗器、５５…ＮチャネルＭＯＳトランジスタ。
【図１】
2010009733.tif 000003
【図２】
2010009733.tif 000004
【図３】
2010009733.tif 000005
【図４】
2010009733.tif 000006
【図５】
2010009733.tif 000007
【図６】
2010009733.tif 000008
【図７】
2010009733.tif 000009
【図８】
2010009733.tif 000010
【図９】
2010009733.tif 000011
【図１０】
2010009733.tif 000012
【図１１】
2010009733.tif 000013
【図１２】
2010009733.tif 000014
【図１３】
2010009733.tif 000015
【図１４】
2010009733.tif 000016
【図１５】
2010009733.tif 000017
【図１６】
2010009733.tif 000018
【図１７】
2010009733.tif 000019
【図１８】
2010009733.tif 000020
【図１９】
2010009733.tif 000021
【図２０】
2010009733.tif 000022