(57)【要約】【課題】メモリセルを微細化しても電荷保持の信頼性が高く、メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１１上に電荷蓄積膜１５を形成し、半導体基板１１の上層部分にメモリストリング方向に延びる複数本の素子分離絶縁膜を形成することにより、電荷蓄積膜１５を電極方向に分断すると共に、半導体基板１１の上層部分を複数本の半導体部分１３に区画する。その後、電荷蓄積膜１５をメモリストリング方向に分断する。次に、マトリクス状に分断された電荷蓄積膜１５を覆うように、ブロック絶縁膜１８を連続膜として形成する。次に、ブロック絶縁膜１８上に導電膜を形成し、この導電膜を加工することにより、ワード電極ＷＬ及びセレクトゲート電極ＳＧを形成する。【選択図】図１
2010199194.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本の半導体部分に区画する複数の素子分離領域と、
前記半導体部分上に前記第１方向に沿って断続的に設けられた複数の電荷蓄積膜と、
前記複数の電荷蓄積膜を覆うように設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に、前記第１方向に対して交差する第２方向に沿って配列された複数の前記電荷蓄積膜からなる列ごとに設けられたワード電極と、
を備え、
前記第１方向及び前記第２方向に沿って配列された複数の前記電荷蓄積膜は相互に離隔しており、
前記ブロック絶縁膜は、前記第１方向及び前記第２方向に沿って連続的に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ブロック絶縁膜を形成する材料の誘電率は、前記電荷蓄積膜を形成する材料の誘電率よりも高いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
セレクトゲート電極をさらに備え、
前記半導体部分と前記セレクトゲート電極との間には前記電荷蓄積膜が配置されていないことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
セレクトゲート電極をさらに備え、
前記電荷蓄積膜は前記半導体部分と前記セレクトゲート電極との間にも配置されており、全ての前記電荷蓄積膜は、前記第１方向に関して周期的に配列されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜及び前記半導体基板の上層部分に第１方向に延びる複数本の素子分離領域を形成することにより、前記電荷蓄積膜を前記第１方向に対して交差する第２方向に分断すると共に、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、
前記電荷蓄積膜を前記第１方向に分断する工程と、
前記第１方向及び前記第２方向に沿って配列された複数の前記電荷蓄積膜を覆うように、ブロック絶縁膜を前記第１方向及び前記第２方向に沿って連続的に形成する工程と、
前記ブロック絶縁膜上に導電膜を形成する工程と、
前記導電膜を前記第１方向に分断する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、電荷蓄積膜に電荷を蓄積させることによって情報を記憶する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリが広く使われている。また、最近はＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両方の特徴を兼ね備えたフラッシュメモリも提案されている。ＮＡＮＤ型フラッシュメモリとしては、従来はフローティングゲートを用いたメモリが主に使われていたが、最近はＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）構造のメモリも開発されている。
【０００３】
ＭＯＮＯＳ構造のＮＡＮＤ型フラッシュメモリにおいては、電荷蓄積膜は絶縁膜によって構成されており、電荷をこの電荷蓄積膜のトラップサイトに注入したり、トラップサイトに蓄積されている電荷を消去したりすることにより、メモリセルを構成するメモリセルトランジスタの閾値を制御し、情報を記憶している（例えば、特許文献１参照。）。
【０００４】
しかしながら、近年、不揮発性メモリの大容量化・低コスト化に伴い、個々のメモリセルが微細化している。今後、より一層の微細化が進むと、メモリセル間の距離が短くなり、電荷保持の信頼性が低下する可能性がある。また、メモリセルの微細化に伴い、各構成部材を加工する際に導入されたダメージがメモリセルの特性に及ぼす影響が増大する可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３１２７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、メモリセルを微細化しても電荷保持の信頼性が高く、メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本の半導体部分に区画する複数の素子分離領域と、前記半導体部分上に前記第１方向に沿って断続的に設けられた複数の電荷蓄積膜と、前記複数の電荷蓄積膜を覆うように設けられたブロック絶縁膜と、前記ブロック絶縁膜上に、前記第１方向に対して交差する第２方向に沿って配列された複数の前記電荷蓄積膜からなる列ごとに設けられたワード電極と、を備え、前記第１方向及び前記第２方向に沿って配列された複数の前記電荷蓄積膜は相互に離隔しており、前記ブロック絶縁膜は、前記第１方向及び前記第２方向に沿って連続的に形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、半導体基板上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜及び前記半導体基板の上層部分に第１方向に延びる複数本の素子分離領域を形成することにより、前記電荷蓄積膜を前記第１方向に対して交差する第２方向に分断すると共に、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、前記電荷蓄積膜を前記第１方向に分断する工程と、前記第１方向及び前記第２方向に沿って配列された複数の前記電荷蓄積膜を覆うように、ブロック絶縁膜を前記第１方向及び前記第２方向に沿って連続的に形成する工程と、前記ブロック絶縁膜上に導電膜を形成する工程と、前記導電膜を前記第１方向に分断する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、メモリセルを微細化しても電荷保持の信頼性が高く、メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ａ）はメモリストリング方向に平行な断面を示し、（ｂ）は電極方向に平行な断面を示す。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態の効果を例示する模式的断面図であり、（ａ）は第１の実施形態を示し、（ｂ）は比較例を示す。
【図１１】比較例に係る不揮発性半導体装置を例示する断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図１３】第２の実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図である。
なお、図２は不揮発性半導体記憶装置のメモリ部のみを示し、図３はメモリ部のメモリセル領域のみを示している。また、図２においては、ブロック絶縁膜は図示を省略している。
【００１２】
図１に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、半導体基板１１が設けられている。半導体基板１１は、例えば、単結晶のシリコンにより形成されている。半導体基板１１の上面に対して垂直な方向（以下、「高さ方向」という）から見て、装置１には、情報を記憶するメモリ部Ｍと、メモリ部Ｍを駆動する周辺回路部Ｃとが設定されている。メモリ部Ｍには、メモリセルトランジスタが形成されるメモリセル領域Ｒｍｃと、セレクトゲートトランジスタが形成されるセレクトゲート領域Ｒｓｇとが設定されている。半導体基板１１の上面に対して平行な一方向（以下、「メモリストリング方向」という）において、セレクトゲート領域Ｒｓｇはメモリセル領域Ｒｍｃを挟む位置に配置されている。
【００１３】
図１〜図３に示すように、メモリ部Ｍにおいては、半導体基板１１の上層部分に、メモリストリング方向に延びる素子分離絶縁膜１２が埋め込まれている。素子分離絶縁膜１２は、メモリセル領域Ｒｍｃを挟む一対のセレクトゲート領域Ｒｓｇをつなぐように形成されており、半導体基板１１の上層部分をメモリストリング方向に延びる複数本の半導体部分１３に区画する素子分離領域として機能する。後述するように、半導体部分１３は、装置１のアクティブエリアとして機能する。なお、素子分離領域は、素子分離絶縁膜１２ではなく、不純物が高濃度に導入された半導体領域によって構成されていてもよい。
【００１４】
メモリ部Ｍのメモリセル領域Ｒｍｃには、メモリストリング方向に延びる半導体部分１３の中間部が位置している。半導体部分１３の中間部の上面上には、トンネル絶縁膜１４がメモリストリング方向に沿って断続的に設けられている。トンネル絶縁膜１４は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１４は、例えば、単層のシリコン酸化膜又はＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）によって構成されている。
【００１５】
トンネル絶縁膜１４の直上域には電荷蓄積膜１５が設けられている。電荷蓄積膜１５は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えば、シリコン窒化膜である。半導体基板１１の上面に平行な方向のうち、メモリストリング方向に対して直交する方向を「電極方向」とするとき、トンネル絶縁膜１４及び電荷蓄積膜１５は、メモリストリング方向及び電極方向に沿ってマトリクス状に配列されており、トンネル絶縁膜１４及び電荷蓄積膜１５からなる積層膜同士は相互に離隔している。高さ方向において、素子分離絶縁膜１２の上面は、電荷蓄積膜１５の下面と上面の間に位置している。
【００１６】
一方、メモリ部Ｍのセレクトゲート領域Ｒｓｇには、半導体部分１３における上述の中間部の両側の部分が配置されている。セレクトゲート領域Ｒｓｇにおいて、半導体部分１３の直上域にはバリア膜１６が設けられている。バリア膜１６は、例えばシリコン酸化物により形成されている。バリア膜１６上にはトンネル絶縁膜１４及び電荷蓄積膜１５は設けられていない。すなわち、セレクトゲート領域Ｒｓｇには、トンネル絶縁膜１４及び電荷蓄積膜１５が設けられていない。
【００１７】
そして、半導体基板１１上には、素子分離絶縁膜１２、半導体部分１３、トンネル絶縁膜１４、電荷蓄積膜１５及びバリア膜１６を覆うように、ブロック絶縁膜１８が設けられている。ブロック絶縁膜１８は、メモリ部Ｍ内で分断されておらず、メモリ部Ｍの全域にわたってメモリストリング方向及び電極方向に沿って連続的に平面状に形成されている。また、メモリセル領域Ｒｍｃにおけるトンネル絶縁膜１４及び電荷蓄積膜１５からなる積層膜の相互間においては、ブロック絶縁膜１８は半導体基板１１に接している。
【００１８】
ブロック絶縁膜１８は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が電荷蓄積膜１５を形成する材料の誘電率よりも高い材料によって形成されており、例えば、アルミナによって形成されている。成膜方法によっても異なるが、電荷蓄積膜１５を形成するシリコン窒化物の比誘電率は例えば７であり、ブロック絶縁膜１８を形成するアルミナの比誘電率は例えば８．５である。なお、トンネル絶縁膜１４を形成するシリコン酸化物の比誘電率は例えば３．８である。
【００１９】
メモリセル領域Ｒｍｃにおいては、ブロック絶縁膜１８上に、電極方向に延びるワード電極ＷＬが設けられている。ワード電極ＷＬは、下層側から順に、金属層２１、ポリシリコン層２２及びポリシリコン層２３が積層された積層膜により構成されている。また、ワード電極ＷＬは、マトリクス状に配列された複数の電荷蓄積膜１５のうち、電極方向に沿って配列された複数の電荷蓄積膜１５からなる列ごとに設けられており、例えば、電極方向に沿って配列された複数の電荷蓄積膜１５の直上域をつなぐように設けられている。
【００２０】
セレクトゲート領域Ｒｓｇにおいては、ブロック絶縁膜１８上に、電極方向に延びるセレクトゲート電極ＳＧが設けられている。セレクトゲート電極ＳＧは、電極方向に沿って配列された複数本の半導体部分１３の直上域のそれぞれの一部をつなぐように配置されている。セレクトゲート電極ＳＧも、ワード電極ＷＬと同様に、下層側から順に、金属層２１、ポリシリコン層２２及びポリシリコン層２３が積層されて形成されている。なお、図１においては、ブロック絶縁膜１８の上面は平坦に描かれているが、図３に示すように、メモリストリング方向における金属層２１間の領域の直下域が金属層２１の直下域に対して凹んでいてもよい。
【００２１】
一方、図１に示すように、周辺回路部Ｃにおいては、高電圧用トランジスタ形成領域Ｒｈｔと低電圧用トランジスタ形成領域Ｒｌｔが設定されており、高電圧用トランジスタ形成領域Ｒｈｔには高電圧用トランジスタＨＴが形成されており、低電圧用トランジスタ形成領域Ｒｌｔには低電圧用トランジスタＬＴが形成されている。
【００２２】
高電圧用トランジスタ形成領域Ｒｈｔにおいては、半導体基板１１上に高耐圧用ゲート絶縁膜２６が形成されており、その上に、下層側から順にポリシリコン層２８及びポリシリコン層２３が積層されたゲート電極ＧＥが設けられている。一方、低電圧用トランジスタ形成領域Ｒｌｔにおいては、半導体基板１１上に低耐圧用ゲート絶縁膜２７が形成されており、その上に、高電圧用トランジスタＨＴと同様に、下層側から順にポリシリコン層２８及びポリシリコン層２３が積層されたゲート電極ＧＥが設けられている。低耐圧用ゲート絶縁膜２７の膜厚は、高耐圧用ゲート絶縁膜２６の膜厚よりも薄い。なお、図１では、ゲート電極ＧＥは電極方向に延びるように描かれているが、ゲート電極ＧＥはメモリストリング方向に延びていてもよい。
【００２３】
そして、ワード電極ＷＬ、セレクトゲート電極ＳＧ、ゲート電極ＧＥを覆うように、例えばシリコン酸化物からなる層間絶縁膜（図示せず）が設けられている。また、この層間絶縁膜中にはコンタクトが形成されており、層間絶縁膜上には配線が形成されている。
【００２４】
本実施形態に係る不揮発性半導体記憶装置１においては、高さ方向から見て、メモリストリング方向に延びる半導体部分１３と、電極方向に延びるワード電極ＷＬとの交差部分毎に、トンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜１８からなる積層膜が介在しており、半導体部分１３がアクティブエリアとして機能し、ワード電極ＷＬがゲート電極として機能することにより、ＭＡＮＯＳ（Metal-Alumina-Nitride-Oxide-Silicon）型のメモリセルトランジスタが形成されている。そして、半導体部分１３を共有する複数個のメモリセルトランジスタが直列に接続されてメモリストリングが形成されている。なお、図２においては、１本のメモリストリングを構成するメモリセルの数は４個としているが、本実施形態はこれには限定されない。
【００２５】
また、高さ方向から見て、半導体部分１３とセレクトゲート電極ＳＧとの交差部分には、バリア膜１６及びブロック絶縁膜１８からなる積層膜が介在しており、半導体部分１３がチャネルとして機能し、バリア膜１６及びブロック絶縁膜１８からなる積層膜がゲート絶縁膜として機能し、セレクトゲート電極ＳＧがゲート電極として機能することにより、セレクトゲートトランジスタが形成されている。これにより、メモリストリングの両端にセレクトゲートトランジスタが接続されている。
【００２６】
一方、高電圧用トランジスタＨＴ及び低電圧用トランジスタＬＴは、上述のメモリセルを駆動する周辺回路を構成する。この周辺回路は、半導体部分１３、ワード電極ＷＬ、セレクトゲート電極ＳＧに対して、所定の駆動電圧を供給する。
【００２７】
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図４〜図９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。なお、図７（ａ）はメモリストリング方向に平行な断面を示し、（ｂ）は電極方向に平行な断面を示す。
【００２８】
先ず、図４に示すように、半導体基板１１を用意する。半導体基板１１は、例えば、シリコンウェーハである。そして、半導体基板１１の上面に犠牲酸化膜（図示せず）を形成し、メモリ部Ｍ及び周辺回路部Ｃの双方において、所定の領域に所定の不純物を注入することにより、半導体基板１１の上層部分にウエル（図示せず）を選択的に形成する。
【００２９】
次に、犠牲酸化膜を除去し、高電圧用トランジスタＨＴの高耐圧用ゲート絶縁膜２６が形成される予定の領域にＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、半導体基板１１の上層部分を選択的に除去する。これにより、高電圧用トランジスタ形成領域Ｒｈｔにおいて、半導体基板１１の上面を落とし込む。
【００３０】
次に、半導体基板１１の上面上の全面に、高耐圧用ゲート絶縁膜２６を形成する。その後、パターニングを行い、高耐圧用ゲート絶縁膜２６をメモリ部Ｍ及び低電圧用トランジスタ形成領域Ｒｌｔから除去すると共に、高電圧用トランジスタ形成領域Ｒｈｔに残留させる。次に、半導体基板１１の上面のうち、高耐圧用ゲート絶縁膜２６が形成されていない領域に、低耐圧用ゲート絶縁膜２７を形成する。このとき、低耐圧用ゲート絶縁膜２７は高耐圧用ゲート絶縁膜２６よりも薄く形成する。その後、全面にポリシリコン層２８を形成する。
【００３１】
次に、図５に示すように、ポリシリコン層２８及び低耐圧用ゲート絶縁膜２７をメモリ部Ｍから除去する。これにより、高電圧用トランジスタ形成領域Ｒｈｔには高耐圧用ゲート絶縁膜２６及びポリシリコン層２８が残留し、低電圧用トランジスタ形成領域Ｒｌｔには低耐圧用ゲート絶縁膜２７及びポリシリコン層２８が残留し、メモリ部Ｍにおいては半導体基板１１が露出する。
【００３２】
次に、例えば熱酸化処理を行い、メモリ部Ｍにおける半導体基板１１の上面に、シリコン酸化物からなるトンネル絶縁膜１４を形成する。次に、半導体基板１１上の全面に、例えばシリコン窒化物を堆積させることにより電荷蓄積膜１５を形成し、例えば、シリコン酸化物、シリコン窒化物又はアモルファスシリコンを堆積させることによりマスク材３１を形成する。
【００３３】
次に、図６に示すように、選択的にＲＩＥを施すことにより、マスク材３１及び電荷蓄積膜１５を周辺回路部Ｃから除去すると共に、メモリ部Ｍに残留させる。次に、図７（ａ）及び（ｂ）に示すように、全面に素子分離形成用のマスク材３２を成膜する。次に、リソグラフィ法により、メモリ部Ｍに残留したマスク材３２をパターニングして、素子分離絶縁膜１２を形成する予定の領域を開口する。そして、このマスク材３２をマスクとしてＲＩＥを施し、電荷蓄積膜１５、トンネル絶縁膜１４及び半導体基板１１の上層部分を選択的に除去し、メモリ部Ｍにメモリストリング方向に延びる複数本の溝３３を形成する。その後、この溝３３の内部に例えばシリコン酸化物等の絶縁材料を埋め込み、マスク材３２をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施して、上面を平坦化する。
【００３４】
これにより、電荷蓄積膜１５、トンネル絶縁膜１４及び半導体基板１１の上層部分に、メモリストリング方向に延びる複数本の素子分離絶縁膜１２が形成される。この結果、電荷蓄積膜１５及びトンネル絶縁膜１４が電極方向に分断され、メモリストリング方向に延びるストライプ状の形状となる。また、半導体基板１１の上層部分が電極方向に分断され、メモリストリング方向に延びる複数本の半導体部分１３に区画される。
【００３５】
この段階では、高さ方向における素子分離絶縁膜１２の上面の位置は、マスク材３２の上面の位置にほぼ等しい。その後、エッチングを行い、素子分離絶縁膜１２の上面を落とし込み、電荷蓄積膜１５の上面よりも下方であって電荷蓄積膜１５とトンネル絶縁膜１４との界面よりも上方の位置とする。
【００３６】
次に、図８に示すように、マスク材３２（図７参照）を剥離する。そして、マスク材３１を所定のマスクパターン（図示せず）に加工し、このマスク材３１をマスクとしてＲＩＥを施すことにより、半導体部分１３上に残留した電荷蓄積膜１５及びトンネル絶縁膜１４をメモリストリング方向に一定の間隔をおいて、又はそれぞれ所定の間隔をおいて分断する。これにより、トンネル絶縁膜１４及び電荷蓄積膜１５からなる積層膜は、電極方向及びメモリストリング方向に分断され、マトリクス状に配列される。その後、マスク材３１を剥離する。
【００３７】
次に、図９に示すように、セレクトゲート領域Ｒｓｇにおいて、半導体基板１１上に例えばシリコン酸化物を堆積させることにより、バリア膜１６を形成する。次に、電荷蓄積膜１５及びバリア膜１６を覆うように、メモリ部Ｍの全体にブロック絶縁膜１８を成膜する。ブロック絶縁膜１８は、メモリストリング方向及び電極方向に沿った平面状に連続的に形成する。また、ブロック絶縁膜１８は、誘電率が電荷蓄積膜１５を形成する材料よりも高い高誘電率材料によって形成し、例えば、アルミナにより形成する。なお、ブロック絶縁膜１８の上面は、電荷蓄積膜１５及びバリア膜１６の直上域が相対的に高く、それ以外の領域が相対的に低い凹凸形状となる場合がある。
【００３８】
次に、全面に金属層２１及びポリシリコン層２２をこの順に成膜する。その後、メモリ部Ｍを覆い、周辺回路部Ｃを露出させるようなマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてＲＩＥを施すことにより、ポリシリコン層２２、金属層２１及びブロック絶縁膜１８を周辺回路部Ｃから除去すると共に、メモリ部Ｍに残留させる。次に、全面に、ポリシリコン層２３を成膜する。
【００３９】
次に、図１〜図３に示すように、メモリ部Ｍにおける電極方向に沿って配列された複数の電荷蓄積膜１５からなる列のそれぞれに対応する複数本のストライプ状の領域、及び、これらのストライプ状の領域を挟む一対のストライプ状の領域、並びにメモリ部Ｍ以外の領域を覆い、それ以外の領域が開口されたマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてエッチングを行うことにより、ポリシリコン層２３、ポリシリコン層２２及び金属層２１を選択的に除去して加工する。なお、このとき、ブロック絶縁膜１８は加工しない。但し、金属層２１は確実に分断しなくてはならないため、金属層２１を加工する際に、ブロック絶縁膜１８の上層部分が不可避的に加工されることはある。
【００４０】
この加工により、メモリ部Ｍのメモリセル領域Ｒｍｃにおいて、ブロック絶縁膜１８上に、金属層２１、ポリシリコン層２２及びポリシリコン層２３の積層膜からなり、電極方向に延び、電極方向に沿って配列された複数の電荷蓄積膜１５からなる列に対応するワード電極ＷＬが形成される。また、セレクトゲート領域Ｒｓｇにおいて、ブロック絶縁膜１８上に、同じ積層膜からなり電極方向に延びるセレクトゲート電極ＳＧが形成される。
【００４１】
また、周辺回路部Ｃにおける高電圧用トランジスタＨＴ及び低電圧用トランジスタＬＴのゲート電極ＧＥが形成される予定の領域、並びに周辺回路部Ｃ以外の領域を覆い、それ以外の領域が開口されたマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてエッチングを行うことにより、ポリシリコン層２３及びポリシリコン層２８を加工する。これにより、周辺回路部Ｃに、ポリシリコン層２８及びポリシリコン層２３の積層膜からなるゲート電極ＧＥが形成される。
【００４２】
なお、ゲート電極ＧＥの形成は、ワード電極ＷＬ及びセレクトゲート電極ＳＧの形成と同時に行ってもよい。すなわち、ワード電極ＷＬ、セレクトゲート電極ＳＧ及びゲート電極ＧＥを一括して形成するための共通のマスクパターンを形成し、このマスクパターンを使用してポリシリコン層２３、ポリシリコン層２２、金属層２１及びポリシリコン層２８を加工してもよい。ワード電極ＷＬ及びセレクトゲート電極ＳＧの層構造とゲート電極ＧＥの層構造との材質の違いは、金属層２１である。従って、金属層２１と低耐圧用ゲート絶縁膜２７及び高耐圧用ゲート絶縁膜２８との間でエッチング選択比が取れるような条件でエッチングを行えば、ワード電極ＷＬ、セレクトゲート電極ＳＧ及びゲート電極ＧＥを同時に形成することができる。これにより、工程数を低減することができる。
【００４３】
その後、ワード電極ＷＬ、セレクトゲート電極ＳＧ、ゲート電極ＧＥを覆うように、例えばシリコン酸化物を堆積させて、層間絶縁膜（図示せず）を形成する。次に、この層間絶縁膜中にコンタクトを形成し、層間絶縁膜上に配線を形成する。そして、半導体基板１１としてシリコンウェーハを用いた場合には、シリコンウェーハをダイシングしてチップごとに切り分ける。これにより、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００４４】
次に、本実施形態の作用効果について説明する。
図１０（ａ）及び（ｂ）は、本実施形態の効果を例示する模式的断面図であり、（ａ）は本実施形態を示し、（ｂ）は比較例を示し、
図１１は、比較例に係る不揮発性半導体装置を例示する断面図である。
【００４５】
本実施形態に係る不揮発性半導体記憶装置１においては、電荷蓄積膜１５がメモリセルごとに分断されている。そのため、電荷が電荷蓄積膜１５内のトラップサイト、及び、トンネル絶縁膜１４と電荷蓄積膜１５との界面に存在するトラップサイトをホッピング伝導することがない。従って、電荷蓄積膜１５に蓄積された電荷が隣接するメモリセルに移動する確率が低い。このため、メモリセルを微細化しても、電荷保持の信頼性を高くすることができる。
【００４６】
また、装置１においては、各電荷蓄積膜１５の上面及び側面がブロック絶縁膜１８によって覆われている。そして、ブロック絶縁膜１８は、電荷蓄積膜１５を形成する材料よりも誘電率が高い高誘電率材料によって形成されている。例えば、電荷蓄積膜１５はシリコン窒化物により形成されており、ブロック絶縁膜１８はアルミナにより形成されている。
【００４７】
このため、図１０（ａ）に示すように、ワード電極ＷＬと半導体部分１３との間に形成される電界が、ワード電極ＷＬと電荷蓄積膜１５によって挟まれた空間の外部にも拡張するため、電界が電荷蓄積膜１５に均一に印加される。これにより、電荷蓄積膜１５全体に均一に電荷を注入し消去することができ、電荷蓄積膜１５の電荷保持能力を十分に利用することができる。この結果、メモリセルを微細化しても、十分な電荷蓄積量を確保できるようになる。
【００４８】
これに対して、図１１に示す比較例のように、ブロック絶縁膜１８が電荷蓄積膜１５の直上域にしか配置されていないと、図１０（ｂ）に示すように、ワード電極ＷＬと半導体部分１３との間に形成される電界が、ワード電極ＷＬと電荷蓄積膜１５によって挟まれた空間の外部には拡張しにくくなり、電荷蓄積膜１５の端部に印加される電界が弱くなる。これは、ブロック絶縁膜１８及び電荷蓄積膜１５の周囲が例えばシリコン酸化物等の電荷蓄積膜１５よりも誘電率が低い材料によって埋め込まれている場合に顕著となる。
【００４９】
電荷蓄積膜１５の端部に印加される電界が弱くなると、この端部には十分に電荷が注入されなくなる。電荷蓄積膜１５は絶縁膜であり、電荷蓄積膜１５内における電荷の流動性が低いため、電荷蓄積膜１５内で書込・消去される電荷量が偏っていると、蓄積される電荷量も偏る。このため、電荷蓄積膜１５の端部に注入される電荷量が少ないと、この端部に蓄積される電荷量も少なくなり、電荷蓄積膜１５全体の実効的な電荷保持能力が低くなる。この結果、書込・消去の動作速度が遅くなったり、実効的なゲート長が短くなる等の不具合が発生する。この不具合は、メモリセルを微細化すると、より一層顕著となる。これに対して、本実施形態によれば、電荷蓄積膜１５全体に均一に電界が印加されるため、電荷蓄積膜１５の電荷保持能力を有効に使うことができる。
【００５０】
更に、本実施形態においては、セレクトゲート領域Ｒｓｇには電荷蓄積膜１５が設けられておらず、従って、半導体部分１３とセレクトゲート電極ＳＧとの間には電荷蓄積膜１５が配置されていない。このため、セレクトゲート領域Ｒｓｇにおいては電荷蓄積膜１５に電荷が蓄積されることがなく、電荷の蓄積に起因してセレクトゲートトランジスタのしきい値が変動することがない。
【００５１】
更にまた、本実施形態においては、セレクトゲートトランジスタのゲート絶縁膜に、誘電率が高いブロック絶縁膜１８を有している。その結果、セレクトゲートトランジスタの動作特性を向上させることができる。
【００５２】
更にまた、本実施形態においては、ポリシリコン膜２３、ポリシリコン膜２２及び金属膜２１を加工してワード電極ＷＬ及びセレクトゲート電極ＳＧを加工する際に、ブロック絶縁膜１８を加工していない。このため、ブロック絶縁膜１８の加工に伴うダメージが電荷蓄積膜１５に導入されることがない。また、ブロック絶縁膜１８の加工に伴うダメージが半導体基板１１に導入されることもない。従って、これらのダメージがメモリセルの特性に影響を及ぼすことがない。例えば、半導体基板１１の半導体部分１３に導入されたダメージが、半導体部分１３を流れるセル電流を低減させることがない。一般にメモリセルを微細化すると、単位体積当たりの加工面の面積が増大するため、加工面に導入されたダメージがメモリセルの特性に及ぼす影響も増大する。このため、本効果は、メモリセルを微細化する場合に特に有効である。
【００５３】
更にまた、仮に、ワード電極ＷＬ及びセレクトゲート電極ＳＧの加工時にブロック絶縁膜１８及び電荷蓄積膜１５も分断すると、電荷蓄積膜１５の端面に加工によるダメージが導入されてしまい、電荷保持特性が劣化する。これに対して、本実施形態においては、ワード電極ＷＬ及びセレクトゲート電極ＳＧの加工とは別の工程で、電荷蓄積膜１５を加工している。このため、電荷蓄積膜１５の加工を、電荷蓄積膜１５に対する最適な加工条件、例えば、低パワー条件で行うことができ、電荷蓄積膜１５に導入されるダメージを低減することができる。その結果、電荷蓄積膜１５の信頼性が向上する。
【００５４】
更にまた、一般にアルミナの加工は難易度が高いため、選択比が高く、テーパー角度の制御性が良く、加工面に導入されるダメージが少ない等の要件を全て満たすような加工は困難である。しかしながら、本実施形態においては、ブロック絶縁膜１８を加工する必要がないため、ブロック絶縁膜１８をアルミナによって形成しても、装置１の製造が容易である。
【００５５】
このように、本実施形態によれば、ブロック絶縁膜１８を成膜する前に電荷蓄積膜１５をメモリセルごとに分断しておき、その後、電荷蓄積膜１５を覆うように高誘電率材料からなるブロック絶縁膜１８を成膜し、ワード電極ＷＬ等を加工する際にブロック絶縁膜１８を加工しないことにより、電荷蓄積膜１５間で電荷の移動が生じにくく、ワード電極等の加工に伴うダメージが少なく、電荷蓄積膜１５に均一な電界を印加することができる不揮発性半導体記憶装置を容易に製造することができる。この結果、メモリセルを微細化しても電荷保持の信頼性が高く、メモリセルの特性が良好な不揮発性半導体記憶装置を得ることができる。
【００５６】
次に、本発明の第２の実施形態について説明する。
図１２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１２に示すように、本実施形態に係る不揮発性半導体装置２においては、セレクトゲート領域Ｒｓｇにもトンネル絶縁膜１４及び電荷蓄積膜１５が設けられている。すなわち、電荷蓄積膜１５は、半導体部分１３とセレクトゲート電極ＳＧとの間にも配置されている。そして、メモリセル領域Ｒｍｃ及びセレクトゲート領域Ｒｓｇの双方に設けられた全ての電荷蓄積膜１５は、メモリストリング方向及び電極方向に関して周期的に配列されている。
【００５７】
セレクトゲート領域Ｒｓｇにおいては、半導体部分１３上に、それぞれが分離されたトンネル絶縁膜１４及び電荷蓄積膜１５の積層膜が形成されている。そして、この積層膜を覆うように、ブロック絶縁膜１８が形成されている。ここで、ブロック絶縁膜１８には、直接半導体部分１３と接している第１部分Ｐ１と、電荷蓄積膜１５の上面と接している第２部分Ｐ２が存在する。このブロック絶縁膜１８の第１部分Ｐ１及び第２部分Ｐ２上には、ワード電極ＷＬと同様の電極構造を有するセレクトゲート電極ＳＧが形成されている。
【００５８】
本実施形態においては、メモリセル領域Ｒｍｃ及びセレクトゲート領域Ｒｓｇの双方にわたって電荷蓄積膜１５を周期的に形成しているため、電荷蓄積膜１５のパターニングが容易になる。
【００５９】
また、本実施形態においては、トンネル絶縁膜１４及び電荷蓄積膜１５がセレクトゲート電極ＳＧの直下域の一部、すなわち、ブロック絶縁膜１８の第２部分Ｐ２の直下域にのみ設けられている。これにより、トンネル絶縁膜１４及び電荷蓄積膜１５がセレクトゲート電極ＳＧの直下域全体に設けられている場合と比較して、ゲート絶縁膜全体の誘電率を高くすることができる。これは、トンネル絶縁膜１４及び電荷蓄積膜１５の積層膜間に、電荷積層膜１５よりも誘電率が高いブロック絶縁膜１８が配置されているからである。すなわち、第１部分Ｐ１においては、トンネル絶縁膜１４及び電荷蓄積膜１５からなる積層膜がより誘電率が高いブロック絶縁膜１８に置き換わっている分だけ、ゲート絶縁膜の電気的な膜厚が薄くなる。その結果、セレクトゲートトランジスタの動作特性をより一層向上させることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００６０】
次に、本実施形態の変形例について説明する。
図１３は、本変形例に係る不揮発性半導体装置を例示する断面図である。
なお、図１３においては、周辺回路部Ｃ（図１２参照）は図示を省略しているが、周辺回路部Ｃの構成は、図１２に示す構成と同様である。
【００６１】
図１３に示すように、本変形例においては、ブロック絶縁膜１８の上面に、トンネル絶縁膜１４及び電荷蓄積膜１５の配置を反映した凹凸が形成されている。この場合には、セレクトゲートトランジスタのゲート絶縁膜におけるブロック絶縁膜１８の第１部分Ｐ１に相当する部分は、第２部分Ｐ２に相当する部分よりも、トンネル絶縁膜１４及び電荷蓄積膜１５の積層膜の厚さ分だけ、物理的な膜厚が薄くなる。この効果によっても、セレクトゲートトランジスタの動作特性をより一層向上させることができる。本変形例における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
【００６２】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、電荷蓄積膜１５は必ずしも半導体部分１３の直上域であって且つワード電極ＷＬの直下域である領域のみに配置されていなくてもよく、メモリセルごとに分断されていればよい。すなわち、電荷蓄積膜１５はワード電極ＷＬの直下域からはみ出していてもよく、ワード電極ＷＬに対してずれていてもよい。
【符号の説明】
【００６３】
１、２  不揮発性半導体記憶装置、１１  半導体基板、１２  素子分離絶縁膜、１３  半導体部分、１４  トンネル絶縁膜、１５  電荷蓄積膜、１６  バリア膜、１８  ブロック絶縁膜、２１  金属層、２２、２３  ポリシリコン層、２６  高耐圧用ゲート絶縁膜、２７  低耐圧用ゲート絶縁膜、２８  ポリシリコン層、３１、３２  マスク材、３３  溝、Ｃ  周辺回路部、ＧＥ  ゲート電極、ＨＴ  高電圧用トランジスタ、ＬＴ  低電圧用トランジスタ、Ｍ  メモリ部、Ｐ１  第１部分、Ｐ２  第２部分、Ｒｈｔ  高電圧用トランジスタ形成領域、Ｒｌｔ  低電圧用トランジスタ形成領域、Ｒｍｃ  メモリセル領域、Ｒｓｇ  セレクトゲート領域、ＳＧ  セレクトゲート電極、ＷＬ  ワード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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