(57)【要約】【課題】信号配線領域の大幅な増大をともなうことなく、信号配間に生じるカップリングノイズの低減を実現した半導体装置を提供する。【解決手段】信号線が並行配置される場合において、当該信号線の全てが片側の信号線だけからのみカップリングノイズを受ける構成とするため、当該複数の信号線の両側において他の信号線と対向しないように、その信号線の片側一方にのみ電源電位、接地電位又は当該信号線がカップリングノイズを受ける期間において一定電位に維持される配線を配置する。【選択図】図１
2010109101.tif 000002
【特許請求の範囲】
【請求項１】
電源電位と接地電位に対応する信号振幅に比べて小振幅とされる信号が与えられる互いに並行する複数の信号線において、前記信号線が他の信号線と対向する片側のみに所定の電位に維持される配線を備えることを特徴とする半導体装置。
【請求項２】
前記所定の電位に維持される配線は、電源線或いは接地線または一定電位に維持される信号線であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の信号線は、メモリセルが接続するビット線と前記ビット線の信号を増幅するセンスアンプに、Ｙスイッチ信号により電気的に接続される入出力線であることを特徴とする請求項１又は請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置に関する。
【背景技術】
【０００２】
従来のＤＲＡＭにおいては、図８のセンスアンプ領域概略図に示すように、メモリセル及びビット線に関してフォールデッドビットライン方式を採用していた。すなわち、図中に示すトゥルー（Ｔｒｕｅ）側ビット線ＢＬＬ０Ｔとバー（Ｂａｒ）側ビット線ＢＬＬ０Ｂを互いに並行させ、センスアンプに対して同じ側にビット線を配置していた。ここで、センスアンプはセンスアンプを挟む左右の２つのビット線対（ビット線ＢＬＬ０Ｔ、ビット線ＢＬＬ０Ｂ）と（ビット線ＢＬＲ０Ｔ、ビット線ＢＬＲ０Ｂ）で共有されている。すなわち、いずれかのビット線対に接続されたメモリセルからの微小信号をセンスアンプで増幅するため、シェアード信号ＳＨＲＬ，シェアード信号ＳＨＲＲにより左右のビット線対はそれぞれセンスアンプから分離されている。
【０００３】
また、Yスイッチ信号によりセンスアンプとローカルＩＯ線が接続される。２組のビット線対（ビット線ＢＬＬ０Ｔ、ビット線ＢＬＬ０Ｂ），（ビット線ＢＬＬ１Ｔ，ビット線ＢＬＬ１Ｂ）、あるいは２組のビット線対（ビット線ＢＬＲ０Ｔ、ビット線ＢＬＲ０Ｂ），（ビット線ＢＬＲ１Ｔ，ビット線ＢＬＲ１Ｂ）は、Ｙスイッチ信号ＹＳ０が入力するＹスイッチＭＯＳにより、それぞれローカルＩＯ線対（ローカルＩＯ線ＬＩＯ０Ｔ、ローカルＩＯ線ＬＩＯ０Ｂ），（ローカルＩＯ線ＬＩＯ１Ｔ、ローカルＩＯ線ＬＩＯ１Ｂ）に接続される。ここで、ローカルＩＯ線はビット線と垂直方向に配置される。また、図中に示した２台のサブアンプにより各ローカルＩＯ線対間の差電位が増幅され、増幅結果がメインＩＯ線ＭＩＯ０，メインＩＯ線ＭＩＯ１によりメモリセルアレイ外部へとデータが伝達される。
【０００４】
図９は、先の図８に対応するレイアウト概略図である。
図中の各領域は、ＭＯＳトランジスタの配置を概念的に表した領域であり、図８のセンスアンプ領域概略図にそれぞれ対応する。すなわち、図８に対応して、左側からビット線イコライズＭＯＳ配置領域５００，センスアンプＰＭＯＳ配置領域５０１，センスアンプ制御ＭＯＳ配置領域５０２，センスアンプＮＭＯＳ配置領域５０３，ＹスイッチＭＯＳ配置領域５０４，ビット線イコライズＭＯＳ配置領域５０５の各領域が配置される。
ここで、ローカルＩＯ線についてはＹスイッチＭＯＳ配置領域５０４において、４本並行に配置される。そして、この並び方により、例えばローカルＩＯ線ＬＩＯ１Ｔの隣接するローカルＩＯ線は、ローカルＩＯ線ＬＩＯ０ＴとローカルＩＯ線ＬＩＯ０Ｂの２本になる。しかし、ローカルＩＯ線ＬＩＯ０ＴとローカルＩＯ線ＬＩＯ０Ｂは互いに逆相信号であるので、両ローカルＩＯ線間に配置されるローカルＩＯ線ＬＩＯ１Ｔが被るカップリングノイズはキャンセルされることとなる。
【０００５】
図１０は、図９のＡＡ‘線に沿ってローカルＩＯ線を長さ方向に対して垂直に切った場合に各ローカルＩＯ線間に生じる浮遊容量を模式的に表した図である。ここで、各ローカルＩＯ線間において生じる浮遊容量を浮遊容量Ｃ１，浮遊容量Ｃ２，浮遊容量Ｃ３で表している。配線の高密度化によりローカルＩＯ線間隔が縮小されれば、ローカルＩＯ線間の浮遊容量が増大することになり、カップリングノイズの問題も生じＤＲＡＭの高速化にとって不利となる。
【０００６】
また、カップリングノイズの問題は、メモリセル及びビット線に関してオープンビットライン方式を採用することにより更に顕著になる。
すなわち、オープンビットライン方式ではトゥルー側ビット線とバー側ビット線を、センスアンプを挟んで対向する形で配置する。図１３はオープンビットライン方式のセンスアンプ領域概略図を表す。図１３においては、先に説明したフォールデッドビットライン方式（図８）とＤＲＡＭメモリセルのビット数を等しくするため、ビット線対は（ビット線ＢＬ０Ｔ、ビット線ＢＬ０Ｂ），（ビット線ＢＬ１Ｔ、ビット線ＢＬ１Ｂ），（ビット線ＢＬ２Ｔ、ビット線ＢＬ２Ｂ），（ビット線ＢＬ３Ｔ、ビット線ＢＬ３Ｂ）の４対に、ローカルＩＯ線対は（ローカルＩＯ線ＬＩＯ０Ｔ、ローカルＩＯ線ＬＩＯ０Ｂ），（ローカルＩＯ線ＬＩＯ１Ｔ、ローカルＩＯ線ＬＩＯ１Ｂ），（ローカルＩＯ線ＬＩＯ２Ｔ、ローカルＩＯ線ＬＩＯ２Ｂ），（ローカルＩＯ線ＬＩＯ３Ｔ、ローカルＩＯ線ＬＩＯ３Ｂ）の４対の構成としている。
【０００７】
図１４は、図１３に対応するレイアウト概略図である。すなわち、図１３に対応して、左側からＹスイッチＭＯＳ配置領域１０２，ビット線イコライズＮＭＯＳ配置領域１０３，センスアンプＮＭＯＳ配置領域１０４，ビット線イコライズＰＭＯＳ配置領域１０５，センスアンプＰＭＯＳ配置領域１０６，ビット線イコライズＰＭＯＳ配置領域１０７，センスアンプ制御ＭＯＳ配置領域１０８，センスアンプＮＭＯＳ配置領域１０９，ビット線イコライズＮＭＯＳ配置領域１１０，ＹスイッチＭＯＳ配置領域１１１の各領域が配置される。ここで、オープンビットライン方式ではＹスイッチＭＯＳ配置領域１０２，１１１をそれぞれトゥルー、バーで分離し、ビット線に一番近い位置に配置することが必要となる。そのため、ローカルＩＯ線についてはＹスイッチＭＯＳ配置領域にトゥルー、バーそれぞれ４本ずつ並行に配置されている。
すなわち、オープンビットライン方式では、従来のフォールデッドビットライン方式と同じくローカルＩＯ線が４本並行する点は同じである。しかし、内側の２本のローカルＩＯ線は、その両側のローカルＩＯ線が互いに逆相信号にならない場合はカップリングノイズ量は従来に比べ増大する。例えば、ローカルＩＯ線ＬＩＯ１Ｔは、隣接するローカルＩＯ線ＬＩＯ０Ｔ及びローカルＩＯ線ＬＩＯ２Ｔのいずれもが逆相信号である場合、両側のローカルＩＯ線からカップリングノイズを受け、信号量が減ってしまうこととなる。
【０００８】
以上のようなカップリングノイズを抑制する方法としては、一般的にカップリングノイズを受ける信号線にシールド配線を隣接配置する技術があり、例えば特許文献１、２に記載された技術がある。
特許文献１には電源電位或いは接地電位に電位固定された信号を両側に配置する技術、特許文献２にはカップリングノイズを受ける期間中には所定の電位に固定されている配線を両側に配置する技術が記載されている。
【特許文献１】特開２００３−７８６０号公報
【特許文献２】特開２００５−３３２９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述のようにノイズを受ける配線に隣接して電源電位或いは接地電位に電位固定された配線又はカップリングノイズを受ける期間中には所定の電位に固定されている信号線を、ＤＲＡＭのローカルＩＯ線のように極めて狭い間隔で配置されている各配線全ての両側に配置することは、配線領域の増大を招き、ひいてはＤＲＡＭチップ全体の面積を増大させ、高集積化に反することとなってしまうという問題がある。
【課題を解決するための手段】
【００１０】
本発明は、電源電位と接地電位に対応する信号振幅に比べて小振幅とされる信号が与えられる信号線が複数本隣接して配置される半導体装置において、当該複数の信号線のうち両端に位置しない信号線は、左右いずれか片側に、電源電位もしくは接地電位または信号が与えられる当該タイミングにおいては所定の電位に与えられる配線線を配置することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、小振幅信号が与えられる信号線の片側のみに所定の電位に維持される配線が配置されるため、全ての信号線は左右両側の信号線の両方からカップリングノイズを受けることがなくなる。
また、配線を全ての信号線に隣接して設ける必要がないため、信号配線の配線領域の面積を増加させずに、カップリングノイズを吸収するシールド効果を持たせることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態による半導体装置を図面を参照して説明する。
図１は、ＤＲＡＭのオープンビットライン方式のセンスアンプ領域概略図を表す。オープンビットライン方式では、トゥルー側ビット線とバー側ビット線を、センスアンプを挟んで対向する形で配置する。図中トゥルー側ビット線ＢＬ０Ｔ，ＢＬ１Ｔ，ＢＬ２Ｔ，ＢＬ３Ｔはそれぞれセンスアンプの左側に配置され、バー側ビット線ＢＬ０Ｂ，ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂはそれぞれセンスアンプの右側に配置される。トゥルー側ビット線とバー側ビット線は互いに対をなし、センスアンプ１０，１１，１２，１３に接続される。センスアンプは、ワード線選択後メモリセルからビット線へ信号が出力された後、ビット線対間に生じた差電位を増幅する働きをする。また、各ビット線対はワード線選択前は同一電位にある必要があるため、ビット線イコライズ２０，２１，２２，２３により同一電位に維持される。センスアンプ制御ＭＯＳ回路（図示せず）により、センスアンプ活性化後ビット線対に差電位がついた時点で、Ｙスイッチ信号ＹＳ０で制御されるＹスイッチＭＯＳ３０，３１，３２，３３，３４，３５，３６，３７によりビット線対はローカルＩＯ線対と電気的に接続される。本図においては、ビット線対（ビット線ＢＬ０Ｔ、ビット線ＢＬ０Ｂ），（ビット線ＢＬ１Ｔ、ビット線ＢＬ１Ｂ），（ビット線ＢＬ２Ｔ、ビット線ＢＬ２Ｂ），（ビット線ＢＬ３Ｔ、ビット線ＢＬ３Ｂ）が、それぞれローカルＩＯ線対（ローカルＩＯ線ＬＩＯ０Ｔ、ローカルＩＯ線ＬＩＯ０Ｂ），（ローカルＩＯ線ＬＩＯ１Ｔ、ローカルＩＯ線ＬＩＯ１Ｂ），（ローカルＩＯ線ＬＩＯ２Ｔ、ローカルＩＯ線ＬＩＯ２Ｂ），（ローカルＩＯ線ＬＩＯ３Ｔ、ローカルＩＯ線ＬＩＯ３Ｂ）に接続される。また図示しないビット線対は、それぞれのＹスイッチＭＯＳ（図示せず）を介してローカルＩＯ線対に接続されている。これらのビット線対は、それぞれに存在するセンスアンプ（図示せず）により増幅されるが、Ｙスイッチ信号ＹＳ１，Ｙスイッチ信号ＹＳｎ−１，Ｙスイッチ信号ＹＳｎが選択されないため各ローカルＩＯ線対と電気的に接続されることはない。
ローカルＩＯ線対はそれぞれビット線と垂直方向に配置され、図中に示した４台のサブアンプ４０，４１，４２，４３によりローカルＩＯ線対間の差電位が増幅され、それぞれメインＩＯ線ＭＩＯ０，メインＩＯ線ＭＩＯ１，メインＩＯ線ＭＩＯ２，メインＩＯ線ＭＩＯ３としてメモリセルアレイ外部へとデータが伝達される。
本発明においては、４本のローカルＩＯ線の内側２本であるローカルＩＯ線ＬＩＯ１ＴとローカルＩＯ線ＬＩＯ２Ｔの間、ローカルＩＯ線ＬＩＯ１ＢとローカルＩＯ線ＬＩＯ２Ｂの間にそれぞれ電源線１００，１０１がローカルＩＯ線と並行に配置される点が従来と相違する。
【００１３】
図２は、図１に対応するセンスアンプ領域レイアウト概略図である。図に示す各領域は、トゥルー側ビット線からバー側ビット線の間に存在するＭＯＳトランジスタの領域を示している。ここで、トゥルー側ビット線とバー側ビット線のビット線容量にアンバランスが生じないように、ＹスイッチＭＯＳ配置領域１０２，ＹスイッチＭＯＳ配置領域１１１、ビット線イコライズＮＭＯＳ配置領域１０３，ビット線イコライズＮＭＯＳ配置領域１１０、センスアンプＮＭＯＳ配置領域１０４，センスアンプＮＭＯＳ配置領域１０９については、それぞれトゥルー側、バー側に分離され配置されている。また、センスアンプ領域の幅が大きくならないようにＮＭＯＳとＰＭＯＳの分離領域を減らすため、ビット線イコライズＰＭＯＳ配置領域１０５，ビット線イコライズＰＭＯＳ配置領域１０７、センスアンプＰＭＯＳ配置領域１０６については本領域の中央に集められている。なお、センスアンプ制御ＭＯＳ配置領域１０８については、ＰＭＯＳ，ＮＭＯＳ両方が使われる場合、ＰＭＯＳ領域はトゥルー側，ＮＭＯＳ領域はバー側へそれぞれ配置される。
また、ローカルＩＯ線については、ローカルＩＯ線ＬＩＯ０Ｔ，ＬＩＯ１Ｔ，ＬＩＯ２Ｔ，ＬＩＯ３Ｔがトゥルー側ビット線に近いＹスイッチＭＯＳ配置領域に、ローカルＩＯ線ＬＩＯ０Ｂ，ＬＩＯ１Ｂ，ＬＩＯ２Ｂ，ＬＩＯ３Ｂがバー側ビット線に近いＹスイッチＭＯＳ配置領域にそれぞれ配置される。
本実施形態においては、トゥルー側においてはローカルＩＯ線ＬＩＯ１ＴとローカルＩＯ線ＬＩＯ２Ｔの間に電源線１００が、バー側ローカルＩＯ線ＬＩＯ１ＢとローカルＩＯ線ＬＩＯ２Ｂの間に電源線１０１がローカルＩＯ線と並行に配置される。
【００１４】
図３は、ローカルＩＯ線間で生じるカップリングノイズによる電位変化が生じる方向を模式的に表した図であり、矢印によりノイズ発生元であるローカルＩＯ線とノイズを受けるローカルＩＯ線を表している。例えば、ローカルＩＯ線ＬＩＯ０ＴはローカルＩＯ線ＬＩＯ１Ｔよりノイズを受け、反対にローカルＩＯ線ＬＩＯ１ＴはＬＩＯ０Ｔよりノイズを受ける。一方、ローカルＩＯ線ＬＩＯ１Ｔは、ローカルＩＯ線ＬＩＯ２Ｔの電位変化が電源線１００の存在によりシールドされるため、ローカルＩＯ線ＬＩＯ２Ｔからのカップリングノイズは受けない。同じく、ローカルＩＯ線ＬＩＯ２Ｔは電源線１００により、ローカルＩＯ線ＬＩＯ１Ｔからのカップリングノイズを受けない。また、バー側についても、電源線１０１により、ローカルＩＯ線ＬＩＯ１Ｂ及びローカルＩＯ線ＬＩＯ２Ｂは、お互いに他方からカップリングノイズを受けることはない。
【００１５】
この状況をさらに詳細に表したものが図４である。本例の場合、ローカルＩＯ線は４対あるので、ローカルＩＯ線のデータの組合せ（ＬＩＯ０Ｔ、ＬＩＯ１Ｔ、ＬＩＯ２Ｔ、ＬＩＯ３Ｔ）としては、全部で１６通りの組合せあるが、後に従来例との比較を行う都合上、ローカルＩＯ線ＬＩＯ２Ｔ，ＬＩＯ３Ｔについては、それぞれデータを０、１とする。なお、バー側のローカルＩＯ線ＬＩＯ０Ｂ，ＬＩＯ１Ｂ，ＬＩＯ２Ｂ，ＬＩＯ３Ｂについては、トゥルー側の各ローカルＩＯ線と逆相の関係にあるので、説明を省略する。
図４において電位ＶＩはセンスアンプとローカルＩＯ線が接続する前のローカルＩＯ線の電位を表し、ＶＬ，ＶＨはそれぞれセンスアンプとローカルＩＯ線が接続された後、サブアンプ活性化時刻にローカルＩＯ線が到達すべき電位のロウレベル、ハイレベルを表す。また、図中矢印は各ローカルＩＯ線の電位変化を表しており、一点鎖線で示した矢印がカップリングノイズを受けない場合の電位変化（ＶＩからＶＬ又はＶＨへの変化）、実線で示した矢印が実際の電位変化を表す。
【００１６】
ローカルＩＯ線のデータの組合せが（０、０、０、１）の場合（図４（ａ））、４本のローカルＩＯ線のうち一番外側に位置するローカルＩＯ線ＬＩＯ０Ｔは、一つ内側に位置するローカルＩＯ線ＬＩＯ１Ｔとの間に存在する浮遊容量Ｃ１によりＶＬより低い電位となる。この電位とＶＬとの差がカップリングノイズＶＮである。同じく、一つ内側のローカルＩＯ線ＬＩＯ１Ｔは、ローカルＩＯ線ＬＩＯ１Ｔにより同じく浮遊容量Ｃ１によりＶＬよりＶＮだけ低い電位となる。
このとき、ローカルＩＯ線ＬＩＯ１Ｔは、電源線１００の存在によりローカルＩＯ線ＬＩＯ２Ｔからカップリングノイズを受けることはなく、ローカルＩＯ線ＬＩＯ０Ｔからカップリングノイズを受けるだけである。
一方、ローカルＩＯ線ＬＩＯ２Ｔ，ＬＩＯ３Ｔについては電位変化の方向が逆の関係であるので、それぞれＶＬよりＶＮだけ高い電位へ、ＶＨよりＶＮだけ低い電位へと変化する。同じくローカルＩＯ線ＬＩＯ２Ｔについては、電源線１００の存在によりローカルＩＯ線ＬＩＯ１Ｔからカップリングノイズを受けない。
【００１７】
ローカルＩＯ線のデータの組合せが（０、１、０、１）の場合（図４（ｂ））、ローカルＩＯ線ＬＩＯ０Ｔ，ＬＩＯ１Ｔは（０、０、０、１）の場合のローカルＩＯ線ＬＩＯ２Ｔ，ＬＩＯ３Ｔと同様の電位変化をする。すなわち、ローカルＩＯ線ＬＩＯ０ＴはＶＬよりＶＮだけ高い電位へ、ローカルＩＯ線ＬＩＯ１ＴはＶＨよりＶＮだけ低い電位へと変化する。
【００１８】
ローカルＩＯ線のデータの組合せが（１、０、０、１）の場合（図４（ｃ））、ローカルＩＯ線ＬＩＯ０Ｔ，ＬＩＯ３ＴがＶＨよりＶＮだけ低い電位へ、ローカルＩＯ線ＬＩＯ１Ｔ，ＬＩＯ２ＴがＶＬよりＶＮだけ高い電位へと変化する。また、ローカルＩＯ線のデータの組合せが（１、１、０、１）の場合はローカルＩＯ線ＬＩＯ０Ｔ，ＬＩＯ１Ｔは互いにアシストする関係にあるので、それぞれＶＨよりＶＮだけ高い値へと変化する（図４（ｄ））。
【００１９】
次に、電源線１００，１０１がない場合のオープンビットライン方式（図１４）のカップリングノイズと比較する。
図１５は、電源線がない場合のローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。矢印によりノイズ発生元であるローカルＩＯ線とノイズを受けるローカルＩＯ線を表している点は図３と同じであるが、本図においては更に両矢印により、隣接するローカルＩＯ線間においてノイズ源になるとともにノイズを受ける関係を示している。例えば、ローカルＩＯ線ＬＩＯ１ＴはローカルＩＯ線ＬＩＯ２Ｔにカップリングノイズを与えると同時に。ローカルＩＯ線ＬＩＯ２Ｔからカップリングノイズを受ける。
図１６においては、（ＬＩＯ０Ｔ、ＬＩＯ１Ｔ、ＬＩＯ２Ｔ、ＬＩＯ３Ｔ）のデータ組合せとして（０、１、０、１）とした場合の各ローカルＩＯ線の電位変化を示している。なお、バー側のローカルＩＯ線ＬＩＯ０Ｂ，ＬＩＯ１Ｂ，ＬＩＯ２Ｂ，ＬＩＯ３Ｂについては、トゥルー側の各ローカルＩＯ線と逆相の関係にあるので、説明を省略する。前述した場合と同じく、各ローカルＩＯ線の電位はセンスアンプとローカルＩＯ線が接続される直前にはＶＩにあるとし、電位ＶＬ，ＶＨは、それぞれセンスアンプとローカルＩＯ線が接続された後、サブアンプ活性化時刻に到達すべき電位のロウレベル、ハイレベルを表す。本組合せの場合、４本のうち外側にあるローカルＩＯ線ＬＩＯ０Ｔ，ＬＩＯ３Ｔは、それぞれ一つ内側のＬＩＯ１Ｔ，ＬＩＯ２ＴによりカップリングノイズＶＮ１を受ける。
一方、一つ内側のローカルＩＯ線ＬＩＯ１Ｔに関してはＶＨに変化するにも関わらず、隣接するローカルＩＯ線ＬＩＯ０Ｔ及びローカルＩＯ線ＬＩＯ２ＴがＶＬへと電位変化するため、カップリングノイズＶＮ２を受けてしまう。ＶＮ１，ＶＮ２の値を先の変化量ＶＮと比べると、ローカルＩＯ線の間隔及び配線長が同じであると仮定した場合、カップリングノイズＶＮ１はＶＮと同程度、ＶＮ２はＶＮの２倍にもなる。
従って、電源線１００をローカルＩＯ線ＬＩＯ１ＴとＬＩＯ２Ｔの間に配置することにより、ローカルＩＯ線ＬＩＯ１Ｔは両側のローカルＩＯ線からカップリングノイズを受けることはなくなるので、カップリングノイズ量を大きく低減できる。
【００２０】
次に、フォールデッドビットライン方式（図９）と比較した場合について述べる。
図１１は、ローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。矢印によりノイズ発生元であるローカルＩＯ線とノイズを受けるローカルＩＯ線を表している点は、前述した通りである。また、各ローカルＩＯ線の電位変化を表した図が図１２である。各図において、ＶＩはセンスアンプとローカルＩＯ線が接続される直前の各ローカルＩＯ線の電位、ＶＬ，ＶＨはセンスアンプとローカルＩＯ線が接続された後、サブアンプ活性化時刻に到達すべき電位のロウレベル、ハイレベルを表す点も同じである。本例の場合、ローカルＩＯ線は２対あるので、データの組合せとして（ＬＩＯ０、ＬＩＯ１）を考えた場合、取り得る組合せは４通りである。
ローカルＩＯ線のデータの組合せが（０，０）の場合（図１２（ａ））、４本のローカルＩＯ線のうち一番外側に位置するローカルＩＯ線ＬＩＯ０Ｔは、一つ内側に位置するローカルＩＯ線との間に存在する浮遊容量Ｃ１によりＶＬより低い電位となる。この電位とＶＬとの差がカップリングノイズＶＮ３である。同じく、外側のローカルＩＯ線ＬＩＯ１Ｂは、一つ内側のＬＩＯ０Ｂ及び浮遊容量Ｃ３により、ＶＨよりＶＮ３だけ高い電位へ変化する。
一方、ローカルＩＯ線のデータの組合せが（１、０）の場合（図１２（ｂ））、外側にあるローカルＩＯ線ＬＩＯ０Ｔ，ＬＩＯ１Ｂは一つ内側からカップリングノイズを信号量が減少する方向で受ける。
同様にローカルＩＯ線のデータの組合せが（０，１）の場合、信号量が減少する方向でカップリングノイズを受け（図１２（ｃ））、（１，１）の場合は増大する方向でカップリングノイズを受ける（図１２（ｄ））。
従って、フォールデッドビットライン方式では、ローカルＩＯ線のデータの組合せがローカルＩＯ線ＬＩＯ０ＴとローカルＩＯ線ＬＩＯ１Ｔで異なる場合にカップリングノイズを信号量が減少する方向で受けることになる。
本発明と比較するためローカルＩＯ線及び配線長が同じであると仮定した場合、ＶＮ３はＶＮと同程度となる。
【００２１】
このように、本実施形態の半導体装置によれば、電源電位と接地電位に対応する信号振幅に比べて小振幅とされる信号が与えられる互いに並行する複数の信号線（ローカルＩＯ線（ＬＩＯ０Ｔ，ＬＩＯ１Ｔ，ＬＩＯ２Ｔ，ＬＩＯ３Ｔ）の組と、ローカルＩＯ線（ＬＩＯ０Ｂ，ＬＩＯ１Ｂ，ＬＩＯ２Ｂ，ＬＩＯ３Ｂ）の組）において、前記信号線（ローカルＩＯ線ＬＩＯ１Ｔ及びローカルＩＯ線ＬＩＯ１Ｂ）が他の信号線（ローカルＩＯ線ＬＩＯ２Ｔ及びローカルＩＯ線ＬＩＯ２Ｂ）と対向する片側のみに所定の電位に維持される配線（電源線１００及び電源線１０１）を備えている。
これにより、信号線（ローカルＩＯ線ＬＩＯ１Ｔ）が受けるカップリングノイズは隣接する信号線（ローカルＩＯ線ＬＩＯ０Ｔ）からのカップリングノイズのみになる。また、信号線（ローカルＩＯ線ＬＩＯ２Ｔ），信号線（ローカルＩＯ線ＬＩＯ１Ｂ），信号線（ローカルＩＯ線ＬＩＯ２Ｂ）が受けるカップリングノイズも、それぞれ隣接する信号線（ローカルＩＯ線ＬＩＯ３Ｔ），信号線（ローカルＩＯ線ＬＩＯ０Ｂ），信号線（ローカルＩＯ線ＬＩＯ３Ｂ）から受ける片側からのカップリングノイズのみになる。すなわち、信号線（ローカルＩＯ線）が、その信号線に隣接する両側の信号線（ローカルＩＯ線）からカップリングノイズを受けることはない。従って、カップリングノイズ量を先に述べたフォールデッドビットライン方式を採用した場合と同程度のノイズ量に抑制することができ、高速化を実現したＤＲＡＭを得ることができる。また、全てのローカルＩＯ線の間に電源線を設ける必要がないので、配線領域の面積増加によるチップ面積の増加を防ぐことができる。
【００２２】
なお、上記実施形態においては、電源線を４本並行するローカルＩＯ線の内側２本であるローカルＩＯ線ＬＩＯ１ＴとローカルＩＯ線ＬＩＯ２Ｔの間、ローカルＩＯ線ＬＩＯ１ＢとローカルＩＯ線ＬＩＯ２Ｂの間に配置したが、電源線をローカルＩＯ線ＬＩＯ０ＴとローカルＩＯ線ＬＩＯ１Ｔの間，ローカルＩＯ線ＬＩＯ２ＴとローカルＩＯ線ＬＩＯ３Ｔの間，ローカルＩＯ線ＬＩＯ０ＢとローカルＩＯ線ＬＩＯ１Ｂの間，ローカルＩＯ線ＬＩＯ２ＢとローカルＩＯ線ＬＩＯ３Ｂの間に配置しても同様の効果を得ることができる。
この場合においては、信号線（ローカルＩＯ線ＬＩＯ１Ｔ）が受けるカップリングノイズは隣接する信号線（ローカルＩＯ線ＬＩＯ２Ｔ）からのカップリングノイズのみになる。また、信号線（ローカルＩＯ線ＬＩＯ２Ｔ），信号線（ローカルＩＯ線ＬＩＯ１Ｂ），信号線（ローカルＩＯ線ＬＩＯ２Ｂ）が受けるカップリングノイズも、それぞれ隣接する信号線（ローカルＩＯ線ＬＩＯ１Ｔ），信号線（ローカルＩＯ線ＬＩＯ２Ｂ），信号線（ローカルＩＯ線ＬＩＯ１Ｂ）から受ける片側からのカップリングノイズのみになる。従って同様に、信号線（ローカルＩＯ線）が、その信号線に隣接する両側の信号線（ローカルＩＯ線）からカップリングノイズを受けることはない。
【００２３】
図５は、本発明の第２の実施形態によるローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。第１の実施形態における電源線１００，１０１を信号線２００，２０１に置き換えた点が相違するが、本信号線はローカルＩＯ線に微小信号が伝達される期間において活性化する信号でなければどのような信号でもよい。つまり、当該期間中において接地電位、電源電位、または２電位間の中間電位のいずれかの固定電位であれば構わない。本実施形態では、配置される信号線２００，信号線２０１は前述した電源線１００，電源線１０１と同様シールド配線としての効果を奏する。同時に、センスアンプ領域において使用する、或いはセンスアンプ領域を単に通過する信号に用いることができ、信号配線の有効活用を図ることができる。
【００２４】
図６は、本発明の第３の実施形態によるローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。第１の実施形態においては電源線が１種類であったのに対して、本実施例では異なる２つの電源線を配置した点が相違する。すなわち、ローカルＩＯ線ＬＩＯ１Ｔ，ＬＩＯ２Ｔの間に第１電源線３００及び第２電源線３０２を、ローカルＩＯ線ＬＩＯ１Ｂ，ＬＩＯ２Ｂの間に第１電源線３０１及び第２電源線３０３を配置している。本実施例によれば、第１電源線，第２電源線の電位は固定電位であるからシールド配線としての効果を奏する。また、本実施形態は特にセンスアンプ領域において電位の異なる電源配線が必要となる場合において有効である。
【００２５】
図７は、本発明の第４の実施形態によるローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。本図においてはローカルＩＯ線が（ローカルＩＯ線ＬＩＯ０Ｔ、ローカルＩＯ線ＬＩＯ０Ｂ），（ローカルＩＯ線ＬＩＯ１Ｔ、ローカルＩＯ線ＬＩＯ１Ｂ），（ローカルＩＯ線ＬＩＯ２Ｔ、ローカルＩＯ線ＬＩＯ２Ｂ），（ローカルＩＯ線ＬＩＯ３Ｔ、ローカルＩＯ線ＬＩＯ３Ｂ），（ローカルＩＯ線ＬＩＯ４Ｔ、ローカルＩＯ線ＬＩＯ４Ｂ），（ローカルＩＯ線ＬＩＯ５Ｔ、ローカルＩＯ線ＬＩＯ５Ｂ）と６対の場合を表している。ただし、この数字にとらわれる必要はなく適宜ＤＲＡＭ等のローカルＩＯ線数により決定されるべき数値である。すなわち、ローカルＩＯ線が５対以上になった場合、２本おきに電源線を配置し、いずれのローカルＩＯ線もその片側のみに電源線を配置することが発明の趣旨である。本図においてはローカルＩＯ線対が６対の場合であり、トゥルー側に存在する６本のローカルＩＯ線においては２本目のローカルＩＯ線ＬＩＯ１Ｔと３本目のローカルＩＯ線ＬＩＯ３Ｔの間に電源線４００が、４本目のローカルＩＯ線ＬＩＯ３Ｔと５本目のローカルＩＯ線ＬＩＯ４Ｔの間に電源線４０１が配置される。一方、バー側に存在する６本のローカルＩＯ線においては２本目のローカルＩＯ線ＬＩＯ１Ｂと３本目のローカルＩＯ線ＬＩＯ２Ｂの間に電源線４０２が、４本目のローカルＩＯ線ＬＩＯ３Ｂと５本目のローカルＩＯ線ＬＩＯ４Ｂの間に電源線４０３が配置される。これにより電源線を間にはさむローカルＩＯ線同士はカップリングノイズを受けなくなる。本実施形態により、ローカルＩＯ線が多くなったときにおいても、全てのローカルＩＯ線に隣接してシールド配線を配置する必要がないため、配線領域の大幅な増大が生じることはない。従って、ローカルＩＯ線の本数増加によるチップ面積の増加を防ぐことができる。なお、本実施形態においては電源線を配置する例としたが、前述した他の実施形態のようにローカルＩＯ線がカップリングノイズを受ける期間中において固定電位となっている信号を配置してもよいし、２種類以上の電源線を配置してもよい。また、これらを適宜組み合わせて構成してもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態による半導体装置のセンスアンプ領域概略図である。
【図２】同実施の形態による半導体装置のセンスアンプ領域レイアウト概略図である。
【図３】同実施の形態によるローカルＩＯ線間で生じるカップリングノイズによる電位変化を受ける方向を模式的に表した図である。
【図４】同実施の形態による各ローカルＩＯ線のカップリングノイズによる電位変化を表した図である。
【図５】本発明の第２の実施形態による半導体装置においてローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。
【図６】本発明の第３の実施形態による半導体装置においてローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。
【図７】本発明の第４の実施形態による半導体装置においてローカルＩＯ線間で生じるカップリングノイズを模式的に表した図である。
【図８】従来例のフォールデッドビットライン方式を採用した場合のセンスアンプ領域概略図である。
【図９】従来例のフォールデッドビットライン方式を採用した場合のセンスアンプ領域レイアウト概略図である。
【図１０】ローカルＩＯ線間に生じるカップリング容量を模式的に表した図である。
【図１１】従来例のフォールデッドビットライン方式を採用した場合に、ローカルＩＯ線間で生じるカップリングノイズによる電位変化を受ける方向を模式的に表した図である。
【図１２】従来例のフォールデッドビットライン方式を採用した場合に、カップリングノイズによる各ローカルＩＯ線の電位変化を表した図である。
【図１３】従来例のオープンビットライン方式を採用した場合のセンスアンプ領域概略図である。
【図１４】従来例のオープンビットライン方式を採用した場合のセンスアンプ領域レイアウト概略図である。
【図１５】従来例のオープンビットライン方式を採用した場合に、ローカルＩＯ線間で生じるカップリングノイズによる電位変化を受ける方向を模式的に表した図である。
【図１６】従来例のオープンビットライン方式を採用した場合に、カップリングノイズによる各ローカルＩＯ線の電位変化を表した図である。
【符号の説明】
【００２７】
ＢＬＬ０Ｔ，ＢＬＬ０Ｂ，ＢＬＲ０Ｔ，ＢＬＲ０Ｂ，ＢＬＬ１Ｔ，ＢＬＬ１Ｂ，ＢＬＲ１Ｔ，ＢＬＲ１Ｂ，ＢＬ０Ｔ，ＢＬ０Ｂ，ＢＬ１Ｔ，ＢＬ１Ｂ，ＢＬ２Ｔ，ＢＬ２Ｂ，ＢＬ３Ｔ，ＢＬ３Ｂ…ビット線、
ＳＨＲＲ，ＳＨＲＬ…シェアード信号、
ＹＳ０，ＹＳ１，ＹＳｎ…Ｙスイッチ信号、
ＬＩＯ０Ｔ，ＬＩＯ０Ｂ，ＬＩＯ１Ｔ，ＬＩＯ１Ｂ，ＬＩＯ２Ｔ，ＬＩＯ２Ｂ，ＬＩＯ３Ｔ，ＬＩＯ３Ｂ，ＬＩＯ４Ｔ，ＬＩＯ４Ｂ，ＬＩＯ５Ｔ，ＬＩＯ５Ｂ…ローカルＩＯ線、
ＭＩＯ０，ＭＩＯ１，ＭＩＯ２，ＭＩＯ３…メインＩＯ線、
Ｃ１，Ｃ２，Ｃ３…浮遊容量、
１００，１０１，４００，４０１，４０２，４０３…電源線、
２００，２０１…信号線、
３００，３０１…第１電源線、３０２，３０３…第２電源線、
１０２，１１１，５０４…ＹスイッチＭＯＳ配置領域、
１０３，１１０…ビット線イコライズＮＭＯＳ配置領域、
１０４，１０９，５０３…センスアンプＮＭＯＳ配置領域、
１０５，１０７…ビット線イコライズＰＭＯＳ配置領域、
１０６，５０１…センスアンプＰＭＯＳ配置領域、
１０８，５０２…センスアンプ制御ＭＯＳ配置領域、
５００，５０５…ビット線イコライズＭＯＳ配置領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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