(57)【要約】【課題】メモリセルへのアクセスの高速化に対して有利な半導体記憶装置およびその制御方法を提供する。【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイ１０と、前記複数のメモリセルの第１，第２アドレスが格納される第１，第２アドレスバッファＣＡ１，ＣＡ２と、データの入出力の際に、前記第１，第２アドレスを第１，第２アドレスバスに時分割で出力するように制御する制御回路１７とを備えるデータ入出力回路４０とを具備する。【選択図】図６
2010218664.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイと、
前記複数のメモリセルの第１，第２アドレスが格納される第１，第２アドレスバッファと、データの入出力の際に、前記第１，第２アドレスを第１，第２アドレスバスに時分割で出力するように制御する制御回路とを備えるデータ入出力回路とを具備する
ことを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイと、
前記複数のメモリセルの第１アドレスが格納される第１アドレスバッファと、前記第１アドレスから所定の演算式によって第２アドレスを決定する演算器と、データの入出力の際に、前記第１，第２アドレスを第１，第２アドレスバスに時分割で出力するように制御する制御回路とを備えるデータ入出力回路とを具備する
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルアレイは、第１，第２データバスに電気的に接続される第１，第２センスアンプと、前記第１，第２アドレスをデコードする第１，第２カラムゲートとを更に備えること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体記憶装置は、ＮＡＮＤ型フラッシュメモリに準拠したインターフェイスが適用されること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイを具備するものに対し、
前記メモリセルのデータ書き込み動作の際、
第１入力コマンド，第１アドレス，第１データを入力することを第１単位とし、
第２入力コマンド，第２アドレス，第２データを入力することを第２単位とし、
書き込みコマンドが入力された後に、前記複数のメモリセルにデータを書き込む、ようにシーケンスを制御すること
を特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
Post-ＮＡＮＤ型フラッシュメモリとして注目される半導体記憶装置の１つとして、例えば、ＲｅＲＡＭ（Resistance Random Access Memory）等がある（例えば、特許文献１、２参照）。ＮＡＮＤ型フラッシュメモリは、昨今ではＳＤカード（登録商標）等のメモリカード等に搭載され、広く普及している半導体記憶装置である。
【０００３】
しかしながら、上記ＲｅＲＡＭ等のメモリに、このＮＡＮＤ型フラッシュメモリに準拠したインターフェイス（ＮＡＮＤインターフェイス）を適用しようとすると、そのピン数が少ないことから、時分割でアドレスを入力することが必要となる。そのため、どうしても（ＮＡＮＤ型フラッシュメモリのページアクセスではないにしても）複数個のメモリセルへの同時アクセスを可能とするアーキテクチャーが必要となる。
【０００４】
上記のように、従来の半導体記憶装置およびその制御方法に対して、ＮＡＮＤインターフェイスを適用しようとすると、複数個のメモリセルへの同時アクセスをすることができない。このため、メモリセルへのアクセスの高速化に対して不利である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７６９０４号公報
【特許文献２】特開２００８−２７６９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリセルへのアクセスの高速化に対して有利な半導体記憶装置およびその制御方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイと、前記複数のメモリセルの第１，第２アドレスが格納される第１，第２アドレスバッファと、データの入出力の際に、前記第１，第２アドレスを第１，第２アドレスバスに時分割で出力するように制御する制御回路とを備えるデータ入出力回路とを具備する。
【０００８】
この発明の一態様に係る半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイと、前記複数のメモリセルの第１アドレスが格納される第１アドレスバッファと、前記第１アドレスから所定の演算式によって第２アドレスを決定する演算器と、データの入出力の際に、前記第１，第２アドレスを第１，第２アドレスバスに時分割で出力するように制御する制御回路とを備えるデータ入出力回路とを具備する。
【０００９】
この発明の一態様に係る半導体記憶装置の制御方法は、複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイを具備するものに対し、前記メモリセルのデータ書き込み動作の際、第１入力コマンド，第１アドレス，第１データを入力することを第１単位とし、第２入力コマンド，第２アドレス，第２データを入力することを第２単位とし、書き込みコマンドを入力された後に前記複数のメモリセルのデータを書き込む、ようにシーケンスを制御する。
【発明の効果】
【００１０】
メモリセルへのアクセスの高速化に対して有利な半導体記憶装置およびその制御方法が得られる。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１の実施形態に係る半導体記憶装置の全体構成を示す図。
【図２】図１中のメモリセルアレイを示す平面図。
【図３】図２中のセルアレイを示す等価回路図。
【図４】図３中のメモリセルを示す断面図。
【図５】メモリセルアレイの三次元構造を示す斜視図。
【図６】第１の実施形態に係るデータ入出回路および１ＭＡＴを示す図。
【図７】第１の実施形態に係るカラムゲートを示す等価回路図。
【図８】第１の実施形態に係るセンスアンプを示す等価回路図。
【図９】第１の実施形態に係る半導体記憶装置の制御制御シーケンスを示す図。
【図１０】第１の実施形態に係る半導体記憶装置の通常モードの制御シーケンスを示す図。
【図１１】第１の実施形態に係る半導体記憶装置の２カラムモード（１）の制御シーケンスを示す図。
【図１２】第１の実施形態に係る半導体記憶装置の２カラムモード（２）の制御シーケンスを示す図。
【図１３】第１の実施形態に係る半導体記憶装置の２カラムモード（３）の制御シーケンスを示す図。
【図１４】第２の実施形態に係るデータ入出回路および１ＭＡＴを示す図。
【図１５】第２の実施形態に係る半導体記憶装置の制御シーケンス（１）を示す図。
【図１６】第２の実施形態に係る半導体記憶装置の制御シーケンス（２）を示す図。
【図１７】変形例１に係るデータ入出回路および１ＭＡＴを示す図。
【図１８】変形例１に係る半導体記憶装置の制御シーケンスを示す図。
【図１９】図１９中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２０】図１９中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２１】図１９中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２２】図１９中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２３】変形例２に係るデータ入出回路および１ＭＡＴを示す図。
【図２４】変形例２に係る半導体記憶装置の制御シーケンスを示す図。
【図２５】図２４中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２６】図２４中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２７】図２４中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図２８】変形例３に係るデータ入出回路および１ＭＡＴを示す図。
【図２９】変形例３に係る半導体記憶装置の制御シーケンスを示す図。
【図３０】図２９中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図３１】変形例４に係るデータ入出回路および１ＭＡＴを示す図。
【図３２】変形例４に係る半導体記憶装置の制御シーケンスを示す図。
【図３３】図３２中のビジィ状態におけるメモリセルへの一アクセス状態を示す図。
【図３４】比較例に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の全体構成を示す図。
【図３５】比較例に係る半導体記憶装置に係るメモリセルアレイを示す図。
【図３６】図３５中の一ブロックを示す等価回路図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態（ＲｅＲＡＭ）］  
まず、図１乃至図１３を用いて、この発明の第１の実施形態に係る半導体記憶装置およびその制御方法を説明する。ここでは、メモリセルにランダムアクセスされる半導体記憶装置として、ＲｅＲＡＭ（Resistance Random Access Memory）を一例に挙げて説明する。
【００１４】
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、第１の実施形態に係る半導体記憶装置の全体構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。
【００１５】
メモリセルアレイ１０は、複数のビット線およびビット線の交差位置にマトリクス状にそれぞれ配置されランダムアクセスされる複数のメモリセルをそれぞれ有するメモリセルアレイ領域１０−１，１０−２、およびＲＯＭ  Ｆｕｓｅアレイ領域１０−３により構成される。また、メモリセルアレイ１０は、後述するように半導体基板の基板面垂直方向に、メモリセルアレイが複数積層される三次元構造である。  
ロウデコーダ１１は、ロウ方向（ＷＬ線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。  
カラムゲート１２は、カラム方向（ＢＬ線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、後述するように、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。  
センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。同様に、本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。また、センスアンプ１３は、後述するＩ／Ｏピン０〜Ｉ／Ｏピン７のビット数の複数倍だけ存在する。  
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。  
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。  
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。  
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。  
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。  
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。  
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、データ書込み、データ読み出し、データ消去を行う。
【００１６】
１−２．メモリセルアレイの構成例  
次に、図２を用い、本例に係るメモリセルアレイ１０の構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、複数のＭＡＴ（マット）２１、周辺回路２５、およびＰＡＤ（パッド）を備える。
【００１７】
複数のＭＡＴ２１は、メモリセル領域２０−３に配置される。また、破線囲って示すように、複数のＭＡＴ２１のそれぞれ（１ＭＡＴ）は、セルアレイ２２、カラムゲート１２−１，１２−２、センスアンプ１３−１，１３−２を有する。  
セルアレイ２２は、セルアレイ領域２７中に配置され、複数のワード線とビット線との交差位置にマトリクス状に配置されランダムアクセスされる複数のメモリセルを有する。  
カラムゲート１２−１は、セルアレイ周辺領域２６−１におけるセルアレイ２２の上側（Upper）に配置される。カラムゲート１２−２は、セルアレイ周辺領域２６−２におけるセルアレイ２２の下側（Lower）に配置される。  
センスアンプ１３−１は、セルアレイ周辺領域２６−１におけるカラムゲート１２−１の上側（Upper）に配置される。センスアンプ１３−２は、セルアレイ周辺領域２６−２におけるカラムゲート１２−２の下側（Lower）に配置される。  
周辺回路（Peripheral）２５は、周辺領域２０−２に配置される。周辺回路２５には、例えば、後述するデータ入出力回路等がある。  
ＰＡＤ（パッド）は、ＰＡＤ領域２０−１に配置される。このパッドには、例えば、アドレスおよびコマンドが入力されるＩ／Ｏ０パッド〜Ｉ／Ｏ７パッドや、チップイネーブル信号が入力される／ＣＥパッド等の制御パッド等がある。
【００１８】
１−３．セルアレイの回路構成およびその動作例  
次に、図３を用い、本例に係るセルアレイ２２の回路構成およびその動作例について説明する。図示するように、本例に係るセルアレイ２２は、複数のビット線ＢＬｊ−１〜ＢＬｊ＋１とワード線ＷＬｉ−１〜ＷＬｉ＋１との交差位置にマトリクス状に配置されランダムアクセスされる複数のメモリセルＭＣを備える。
【００１９】
メモリセルＭＣのそれぞれは、可変抵抗素子３３とダイオード３４とにより構成される。可変抵抗素子の電流経路の一端はビット線ＢＬｊ−１〜ＢＬｊ＋１に接続され、電流経路の他端はダイオード３４のカソードに接続される。ダイオード３４のアノードは、ワード線ＷＬｉ−１〜ＷＬｉ＋１に接続される。
【００２０】
ワード線ＷＬｉ−１〜ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してロウデコーダ１１に接続される。ビット線ＢＬｊ−１〜ＢＬｊ＋１の一端は、カラムゲート１２に電気的に接続される。
【００２１】
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒｉ−１，Ｒｉ，Ｒｉ＋１が入力される。
【００２２】
＜データ書き込み動作（情報記録／セット動作）＞  
次にメモリセルＭＣのデータ書込み動作について、簡単に説明する。
【００２３】
データを書き込むためには、選択されたメモリセルＭＣの可変抵抗素子３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配を発生させて電流を流せばよい。例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に低い状態を作る。ビット線ＢＬｊを固定電位（例えば、３Ｖ程度）とすれば、ワード線ＷＬｉに接地電位を与えればよい。
【００２４】
尚、このデータ書き込み動作の際には、非選択のワード線ＷＬｉ−１，ＷＬｉ＋１及び非選択のビット線ＢＬｊ−１，ＢＬｊ＋１については、全て同電位にバイアスしておくことが好ましい。また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１及び全てのビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１をプリチャージしておくことが好ましい。また、情報記録のための電圧印加は、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００２５】
＜データ読み出し動作（情報再生動作）＞  
データ読み出し動作は、例えば、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルＭＣの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
【００２６】
例えば、読み出し電圧を、ビット線ＢＬｊから選択メモリセルＭＣに印加し、センスアンプ１３によりそのときのセル電流値レベルを測定することにより行う。
【００２７】
＜データ消去動作（リセット動作）＞  
データ消去動作は、選択された可変抵抗素子３３を大電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。
【００２８】
１−４．メモリセルの構成例  
次に、図４を用い、本例に係るメモリセルＭＣの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬｊとワード線ＷＬｉとの間に、可変抵抗素子３３およびダイオード３４が積層された構造である。可変抵抗素子３３は、ダイオード３４上に、順次、記録層３０、ヒータ層３１、保護層３２が積層された構造である。
【００２９】
１−５．メモリセルアレイの三次元構成例  
次に、図５を用い、本例に係るメモリセルアレイ１０の三次元構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）される三次元構造である。
【００３０】
例えば、図示するように、本例では、メモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層されている。より具体的には、半導体基板３５の基板面垂直方向に、ワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、１層目のメモリセルアレイ１０（ｄ）が配置されている。さらに、ワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、２層目のメモリセルアレイ１０（ｕ）が配置されている。
【００３１】
上記のように、本例に係るメモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）される三次元構造である。そのため、例えば、半導体基板上に一層だけ配置される二次元構造のメモリセルアレイに比べ、その容量を増大できる点で有利である。
【００３２】
尚、これに限らず、同様に、例えば、３層、４層、…、と更にメモリセルアレイ１０を積層した三次元構造としても良い。また、ここでは、図示しないが、半導体基板３５上には、積層されたメモリセルアレイ（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）のいずれかを選択する選択トランジスタが配置される。
【００３３】
１−６．データ入出力回路の構成例  
次に、図６を用い、本例に係るデータ入出力回路４０の構成例について説明する。本例に係るデータ入出力回路４０は、Upper側カラムゲート１２−１とLower側カラムゲート１２−２の２カラム構成について、同時にアクセスするのに好適な回路構成である。尚、本例に係るデータ入出力回路４０は、アドレスバッファ（ＣＡ１、ＣＡ２）を含むことから分かるように、データの入出力に限らず、例えば、それに付随するアドレス等の入出力も制御するものである。
【００３４】
図示するように、データ入出力回路４０は、第１，第２アドレスバッファＣＡ１，ＣＡ２、第１，第２アドレスバスＣＡＵ,ＣＡＬ、２ＣＯＬ制御回路４８、マルチプレクサＭＵ１、出力バッファ４１、データ出力回路４２、入力バッファ４３、データロード回路４４、ＮＯＲ回路４５、インバータ４６、データ出力切り替え制御回路４９−１、データロード切り替え制御回路４９−２を備える。データ入出力回路４０は、周辺領域２０−２に配置される。
【００３５】
第１，第２アドレスバッファ（Address Buffer）ＣＡ１，ＣＡ２は、入力が入力バッファ４３に接続され、出力がマルチプレクサＭＵ１を介して、第１，第２アドレスバスＣＡＵ,ＣＡＬに接続される。第１アドレスバッファＣＡ１は、後述するように、２ＣＯＬ制御回路４８の制御に従い、通常モード（normally mode）の際に使用される。第２アドレスバッファＣＡ１は、２ＣＯＬ制御回路４８の制御に従い、２カラムモード（only 2 column mode）の際にのみに使用される。
【００３６】
第１，第２アドレスバスＣＡＵ,ＣＡＬは、第１，第２アドレスバッファＣＡ１，ＣＡ２から転送されたカラムアドレスをカラムゲート１２−１、１２−２に接続する。
【００３７】
２ＣＯＬ制御回路４８は、インバータ４６の出力（CYC_2ND）を受け、第１，第２アドレスバッファＣＡ１，ＣＡ２に保持されたカラムアドレスを、第１，第２アドレスバスＣＡＵ，ＣＡＬのいずれに接続すべきかを切り替える制御信号（CA_MODE）を、マルチプレクサＭＵ１に出力する。このように、第１，第２アドレスバッファＣＡ１，ＣＡ２は、Upper側，Lower側専用とせずに、入力されたアドレスから第１アドレスバッファＣＡ１が第１アドレスバスＣＡＵに接続すべきか、または第２アドレスバスＣＡＬに接続すべきかを、２ＣＯＬ制御回路４８によって判断し、適切なアドレスを切り替えて転送する。
【００３８】
マルチプレクサＭＵ１は、制御信号（CA_MODE）に従って、第１，第２アドレスバッファＣＡ１，ＣＡ２に保持されたカラムアドレスを、第１，第２アドレスバスＣＡＵ，ＣＡＬのいずれに切り替えて出力する。
【００３９】
出力バッファ（Output Buffer）４１は、リードイネーブル信号／ＲＥを受けて、読み出しデータを出力する。出力バッファ４１は、Ｉ／Ｏパッドに電気的に接続され、セルアレイ２２から読み出したデータを出力する。
【００４０】
データ出力回路（Data Out）４２は、/REのサイクル数によってDATA_OUT_2ND信号を出力する。この信号はOR回路を介して時分割制御するためのCYC_2ND信号となり、サイクル回数とCA2に格納されたアドレスに応じてL_ENB, U_ENBが変化させ、データ出力バスDOUTがDB_LかDB_Uに時分割で接続されるように制御される。
【００４１】
入力バッファ（Input Buffer）４３は、書き込みデータバスPGMDATA<15:0>とデータ入力バスDIN<7:0>を出力し、DIN<7:0>はアドレスバッファやコマンドバッファに入力される。書き込みデータバスPGMDATA<15:0>はDB_U, DB_Lへ転送するための転送ゲートに接続される。
【００４２】
データロード回路４４は、データロードカウント回路４４はライトイネーブル信号/WEの回数をカウントし、カウント数を示すDATA_LOAD_2ND信号を出力する。
【００４３】
ＮＯＲ回路４５の出力は、インバータ４６の入力に接続される。インバータ４６の出力（CYC_2ND）は２ＣＯＬ制御回路４８に接続される。
【００４４】
データ出力切り替え制御回路４９−１は、２ＣＯＬ制御回路４８からの制御信号（Ｌ＿ＥＮＢ，Ｕ＿ＥＮＢ）を受けて切り替えスイッチを制御し、データバスDB_U, DB_Lのどちらかをデータ出力DOUTに接続する。
【００４５】
データロード切り替え回路４９−２は、データロード切り替え制御回路４９−２は、２ＣＯＬ制御回路４８からの制御信号（Ｌ＿ＥＮＢ，Ｕ＿ＥＮＢ）を受けて切り替えスイッチを制御し、データバスＤＢ＿Ｕ，ＤＢ＿Ｌのどちらかを書き込みデータバスPGMDATAに接続する。
【００４６】
データバス（Upper側）ＤＢ＿Ｕは、センスアンプ（Upper側）１３−１の入力および出力に対応してそれぞれ接続される入力バスＤＢ＿Ｕ＿ＩＮおよび出力バスＤＢ＿Ｕ＿ＯＵＴにより構成される。
【００４７】
データバス（Lower側）ＤＢ＿Ｌは、センスアンプ（Lower側）１３−２の入力および出力にそれぞれ対応して接続される入力バスＤＢ＿Ｕ＿ＩＮおよび出力バスＤＢ＿Ｕ＿ＯＵＴにより構成される。
【００４８】
上記のように、本例に係るデータ入出力回路４０は、第１，第２アドレスバッファＣＡ１，ＣＡ２を設け、さらに第１，第２アドレスバッファＣＡ１，ＣＡ２をカラムゲート１２−１、１２−２に転送する２つの第１，第２アドレスバスＣＡＵ,ＣＡＬ設けている。
【００４９】
さらに、データバス（ＤＢ＿Ｕ、ＤＢ＿Ｌ）については、入力バス（ＤＢ＿Ｕ＿ＩＮ、ＤＢ＿Ｌ＿ＩＮ）と出力バス（ＤＢ＿Ｕ＿ＯＵＴ、ＤＢ＿Ｌ＿ＯＵＴ）が、それぞれセンスアンプ１３−１，１３−２に共通に接続される。
【００５０】
そして、２ＣＯＬ制御回路４８から出力されるタイミング制御信号（CA_MODE, L_ENB, U_ENB）に従い、アドレス系はCA_MODEによってマルチプレクサＭＵ１の出力が切り替えられ、データロード、データ出力時は時分割で１サイクル目はCA1がCALとCAUに、２サイクル目はCA2がCALとCAUに転送され、セルアクセス期間であるBusy中はCA1, CA2がCA2の持つアドレスがLowerかUpperによってCAL=CA1, CAU=CA2かCAL=CA2, CAU=CA1の転送が行われる。データ系についてはL_ENB, U_ENBによってS/Aに隣接する切り替え回路が制御され、データロード、データ出力のデータバスが切り替えられる。動作の詳細については、後述する。
【００５１】
１−７．カラムゲートの構成例  
次に、図７を用い、本例に係るカラムゲートの構成例について説明する。ここでは、カラムゲート（Upper側）１２−１を一例に挙げる。  
図示するように、本例に係るカラムゲート１２−１は、ＮＡＮＤ回路ＮＡ１、インバータＩＮ１，ＩＮ２、レベルシフタ回路ＬＳ１，ＬＳ２、およびトランジスタＮ０，Ｐ０，Ｎ１を備える。
【００５２】
ＮＡＮＤ回路ＮＡ１の入力にはカラムアドレス（ＣＡ）が入力され、インバータＩＮ１の入力に出力する。
【００５３】
インバータＩＮ１の出力は、レベルシフタ回路ＬＳ１の入力およびインバータＩＮ２の入力に接続される。インバータＩＮ２の出力はレベルシフタ回路ＬＳ２の入力に接続される。
【００５４】
レベルシフタ回路ＬＳ１は、カラムアドレスＣＡのデコード信号を内部電源電圧VPPのロジック信号に電圧変換してトランジスタＮ０のゲートを制御する。  
レベルシフタ回路ＬＳ２は、カラムアドレスＣＡのデコード信号を内部電源電圧VPPのロジック信号に電圧変換してトランジスタＰ０、Ｎ１のゲートを制御する。
【００５５】
トランジスタＰ０の電流経路の一端はセンスアンプ１３−１に接続され、電流経路の他端はビット線（Bit Line）に接続される。トランジスタＮ０の電流経路の一端はセンスアンプ１３−１に接続され、電流経路の他端はビット線（Bit Line）に接続される。トランジスタＮ１の電流経路の一端はビット線（Bit Line）に接続され、電流経路の他端は非選択ビット線の電圧ＶＵＢ（電圧生成回路１８で生成）に接続され、ゲートはトランジスタＰ０のゲートおよびレベルシフタ回路ＬＳ２の出力に接続される。
【００５６】
１−８．センスアンプの構成例  
次に、図８を用い、本例に係るセンスアンプの構成例について説明する。ここでは、センスアンプ１３−１（Upper）を一例に挙げる。図示するように、本例に係るセンスアンプ１３−１は、インバータＩＮ３，カレントミラー回路５０，電流源Ｉ１，トランジスタＮ２，オペアンプＯＰ１，ラッチ回路Ｌ１を備える。  
インバータＩＮ３の入力には、２ＣＯＬ制御回路４８から出力されるカラム選択信号（L_ENB）が入力され、出力はカレントミラー回路５０に接続される。  
カレントミラー回路５０は、ＰＭＯＳトランジスタＰ１〜Ｐ４により構成される。トランジスタＰ１及びＰ２はカレントミラー回路の活性・非活性化を制御しており、電流経路の一端はセット電圧ＶＳＥＴに接続され、ゲートはインバータＩＮ３の出力に接続されている。トランジスタＰ３の電流経路の一端はトランジスタＰ１の電流経路の他端に接続され、電流経路の他端およびゲートは接続される。トランジスタＰ４の電流経路の一端はトランジスタＰ２の電流経路の他端に接続され、電流経路の他端はトランジスタＮ２の電流経路の一端に接続され、ゲートはトランジスタＰ３のゲートと共通に接続されることで、カレントミラー回路を形成している。  
電流源Ｉ１は、入力がトランジスタＰ３の電流経路の他端に接続され、出力が基準電圧電源ＶＳＳに接続され、参照電流ＩＲＥＦを生成する。  
トランジスタＮ２はビット線レベルをクランプするためのもので、電流経路の一端はオペアンプＯＰ１の入力に接続され、電流経路の他端はカラムゲート１２−１に接続され、ゲートには電圧ＶＣＬＡＭＰが与えられる。  
オペアンプＯＰ１の入力には参照電圧ＶＲＥＦが与えられ、出力はラッチ回路Ｌ１の入力に接続される。  
ラッチ回路Ｌ１の出力はデータバスＤＢ＿Ｕに接続される。
【００５７】
＜２．制御動作＞  
２−０．制御制御シーケンス  
次に、図９を用い、本例に係る半導体記憶装置の制御制御シーケンスについて説明する。図示する制御シーケンスは、ＮＡＮＤ型フラッシュメモリに準拠したＮＡＮＤインターフェイスに対応する制御シーケンスである。尚、この説明において、チップイネーブル信号／ＣＥは常に”Low”状態であるため、その説明を省略する。
【００５８】
（ａ）コマンド入力では、コマンドラッチイネーブル信号ＣＬＥが”High”状態、アドレスラッチイネーブル信号ＡＬＥが”Low”状態、ライトイネーブル信号／ＷＥが”Low”状態、ライトイネーブル信号／ＲＥが” High”状態で、Ｉ／Ｏ０ピン〜Ｉ／Ｏ７ピンにコマンドが取り込まれる。
【００５９】
（ｂ）アドレス入力では、コマンドラッチイネーブル信号ＣＬＥが”Low”状態、アドレスラッチイネーブル信号ＡＬＥが”High”状態、ライトイネーブル信号／ＷＥが”Low”状態、ライトイネーブル信号／ＲＥが” High”状態で、Ｉ／Ｏ０ピン〜Ｉ／Ｏ７ピンからアドレスが取り込まれる。
【００６０】
（ｃ）データ入力では、コマンドラッチイネーブル信号ＣＬＥが”Low”状態、アドレスラッチイネーブル信号ＡＬＥが”Low”状態、ライトイネーブル信号／ＷＥが” Low”状態、ライトイネーブル信号／ＲＥが”High”状態で、Ｉ／Ｏ０ピン〜Ｉ／Ｏ７ピンからデータが取り込まれる。
【００６１】
（ｄ）データ出力では、コマンドラッチイネーブル信号ＣＬＥが” Low”状態、アドレスラッチイネーブル信号ＡＬＥが”Low”状態、ライトイネーブル信号／ＷＥが”High”状態、ライトイネーブル信号／ＲＥが”Low”状態で、Ｉ／Ｏ０ピン〜Ｉ／Ｏ７ピンからデータが出力される。
【００６２】
２−１．通常モード（Normally Mode）の制御シーケンス  
次に、図１０を用い、本例に係る半導体記憶装置の通常モードのデータ書き込みおよびデータ読み出しの制御シーケンスについて説明する。  
２−１−１．データ書き込み（"Program"）
まず、順次、データ書き込み（Program）時アドレス・データ入力コマンドＣ３、カラムアドレスＡＣ、ロウアドレスＡＲ、（書き込み）データ入力ＤＩ、およびデータ書き込み（Program）開始入力コマンドＣ４が入力されると、メモリセルに入力データが書き込まれる（ビジィ状態：Busy１）。
【００６３】
２−１−２．データ読み出し（"Read"）  
続いて、順次、データ読み出し（Read）時アドレス・データ入力コマンドＣ１、カラムアドレスＡＣ、ロウアドレスＡＲ、データ読み出し（Read）開始入力コマンドＣ２が入力されると、メモリセルからデータが読み出され（ビジィ状態：Busy２）、データ出力ＤＯされる。
【００６４】
２−２．２Columnモード（１）  
次に、図１１を用い、本例に係る半導体記憶装置の２Columnモード（１）の制御シーケンスについて説明する。図示するように、２つのデータ入出力の制御シーケンスが、（コマンド＋カラムアドレス＋ロウアドレス＋データ（Ｃ−ＡＣ−ＡＲ−data））という１単位を２回繰り返している。
【００６５】
２−２−１．データ書き込み（"Program"）  
即ち、順次、［データ書き込み時アドレス・データ入力コマンドＣ３、カラムアドレスＡＣ、ロウアドレスＡＲ、データ入力ＤＩ］の１単位に続き、［データ書き込み時アドレス・データ入力コマンドＣ３、カラムアドレスＡＣ、ロウアドレスＡＲ、データ入力ＤＩ］の１単位が入力され、データ書き込み開始入力コマンドＣ４が入力されると、メモリセルに入力データが書き込まれる（Busy１）。
【００６６】
データ書き込み（"Program"）の際のデータ入出力回路４０の動作について  
上記のように、本例に係る２カラムモードのデータ書き込み（"Program"）では、２つのアドレス、２つのデータ入力は［コマンド＋アドレス入力＋データ入力］という１単位を、それぞれ２回繰り返すことで実現している。
【００６７】
この際、１回目の１単位のシーケンスでは、第１アドレスバスＣＡＵには第１アドレスバッファＣＡ１に格納されたアドレスが転送される。２回目の１単位のシーケンスでは、第２アドレスバスＣＡＬには第２アドレスバッファＣＡ２に格納されたアドレスが転送される。
【００６８】
その後、データ書き込み開始コマンドＣ４が入力されると、メモリセルアレイ１０がアクセス状態となる。このときは、２つのアドレスが同時に第１，第２アドレスバスＣＡＬ，ＣＡＵに転送される。
【００６９】
第１，第２アドレスバスＣＡＬ，ＣＡＵに転送されるデータが、第１，第２アドレスバッファＣＡ１，ＣＡ２に格納されるデータのいずれかであるかは、２ＣＯＬ制御回路４８から出力される制御信号（CA_MODE）により、例えば、次のように制御される。
【００７０】
第２アドレスバッファＣＡ２に格納されるアドレスがLower側であった場合、第１，第２アドレスバスＣＡＵ、ＣＡＬに転送されるデータは、第１，第２アドレスバッファＣＡ１，ＣＡ２に格納されるデータにそれぞれ対応する（CAL=CA2, CAU=CA1）。
【００７１】
一方、第２アドレスバッファＣＡ２に格納されるアドレスがUpper側であった場合、第１，第２アドレスバスＣＡＵ、ＣＡＬに転送されるデータは、第２，第１アドレスバッファＣＡ２，ＣＡ１に格納されるデータにそれぞれ対応する（CAL=CA1, CAU=CA2）。
【００７２】
もちろん、上記の場合において、第１アドレスバッファＣＡ１に格納されるアドレスで判断することも可能である。しかしながら、第２アドレスバッファＣＡ２に格納されるアドレスで判断することにより、もし第１，第２アドレスバッファＣＡ１，ＣＡ２の両方にLowerアドレスまたはUpperアドレスが入った場合に、センスアンプ１３−１，１３−２は”２回目のデータ”で上書きされてしまうという誤動作を防止することができる点で有利である。このように、もし第１，第２アドレスバッファＣＡ１，ＣＡ２の両方にLowerアドレスまたはUpperアドレスが入った場合に関わらず、誤動作を防止でき、正常な動作をすることができる。
【００７３】
２−２−２．データ読み出し（"Read"）  
続いて、順次、［データ読み出し時アドレス・データ入力コマンドＣ１、カラムアドレスＡＣ、ロウアドレスＡＲ］の１単位に続き、［データ読み出し時アドレス・データ入力コマンドＣ１、カラムアドレスＡＣ、ロウアドレスＡＲ］の１単位が入力され、データ読み出し開始入力コマンドＣ２が入力されると、メモリセルからデータが読み出され（Busy２）、データ出力波形ＤＯを２回入力することでＩ／Ｏピンからそれぞれのデータが出力される。
【００７４】
データ読み出し（"Read"）の際のデータ入出力回路４０の動作について  
上記のように、データ読み出しの場合では、"Read"が終わりビジィ状態（Busy２）後のレディ（Ready）状態になって、データ出力ＤＯ（×２）を行う。
【００７５】
この際、第１，第２アドレスバスＣＡＬ，ＣＡＵは、ビジィ（Busy）状態中では２つのアドレスが同時に転送されている。その後、レディ（Ready）状態になって第１，第２アドレスバスＣＡＬ、ＣＡＵ、再び時分割モードに戻る。
【００７６】
そして、１回目のデータ出力ＤＯでは第１のアドレスバッファＣＡ１に格納されているアドレスをCAU, CALに転送し、第２のアドレスバッファＣＡ２に格納されているアドレスのLowerかUpperかを判断して、Lowerの場合にはUpper側のS/AにデータバスDOUTを接続し、Upperの場合にはLower側のS/AにデータバスDOUTを接続し、S/Aデータを外部に出力する。２回目のデータ出力ＤＯでは第２のアドレスバッファＣＡ２に格納されているアドレスをCAU, CALに転送し、第２のアドレスバッファＣＡ２に格納されているアドレスがLowerの場合にはLower側のS/AにデータバスDOUTを接続し、Upperの場合にはUpper側のS/AにデータバスDOUTを接続し、S/Aデータを外部に出力する。
【００７７】
以上、この２−２．のアドレス入力に係る制御方法（２Columnモード）により、２カラム同時アクセスモード、データアクセスモードを実現することができる。そのため、カラムアドレスＣＡ１，ＣＡ２を独立に設定できる点で有利である。さらに、２カラム同時アクセスできるため、メモリセルへのアクセスの高速化に対して有利である。
【００７８】
２−３．２Columnモード（２）  
次に、図１２を用い、本例に係る半導体記憶装置の２Columnモード（２）の制御シーケンスについて説明する。図示するように、このシーケンスは、上記２−２．のバリエーションとしてアドレス、データ入力方法である。即ち、上記２−２．ロウアドレスを２回入れているが、このモードではロウアドレスは１つだけを前提としているので２回入力時のRowアドレスは同じである必要があるところ、２−３．ではロウアドレスを省略（２回目でロウアドレスＡＲを省略）した入力方法となっている点で相違する。
【００７９】
２−３−１．データ書き込み（"Program"）  
具体的には、順次、［データ書き込み時アドレス・データ入力コマンドＣ３、カラムアドレスＡＣ、ロウアドレスＡＲ、データ入力ＤＩ］に続き、［データ書き込み時アドレス・データ入力コマンドＣ３、カラムアドレスＡＣ、データ入力ＤＩ］が入力され、データ書き込み開始入力コマンドＣ４が入力されると、メモリセルに入力データが書き込まれる（Busy１）。
【００８０】
２−３−２．データ読み出し（"Read"）  
続いて、順次、［データ読み出し時アドレス・データ入力コマンドＣ１、カラムアドレスＡＣ、ロウアドレスＡＲ］に続き、［データ読み出し時アドレス・データ入力コマンドＣ１、カラムアドレスＡＣ］が入力され、データ読み出し開始入力コマンドＣ２が入力されると、メモリセルからデータが読み出され（Busy２）、それぞれのデータが出力ＤＯ（×２）される。
【００８１】
２−４．２Columnモード（３）  
次に、図１３を用い、本例に係る半導体記憶装置の２Columnモード（３）の制御シーケンスについて説明する。図示するように、このシーケンスは、上記２−２．のバリエ
であるが、ロウドレスとカラムアドレスの入力順番を変更（ロウアドレスＡＲをカラムアドレスＡＣよりも前に入力）した場合である。
【００８２】
２−４−１．データ書き込み（"Program"）  
具体的には、順次、［データ書き込み時アドレス・データ入力コマンドＣ３、ロウアドレスＡＲ、カラムアドレスＡＣ、データ入力ＤＩ］の１単位に続き、［データ書き込み時アドレス・データ入力コマンドＣ３、ロウアドレスＡＲ、カラムアドレスＡＣ、データ入力ＤＩ］の１単位が入力され、データ書き込み開始入力コマンドＣ４が入力されると、メモリセルに入力データが書き込まれる（Busy１）。
【００８３】
２−４−２．データ読み出し（"Read"）  
続いて、順次、［データ読み出し時アドレス・データ入力コマンドＣ１、ロウアドレスＡＲ、カラムアドレスＡＣ］の１単位に続き、［データ読み出し時アドレス・データ入力コマンドＣ１、ロウアドレスＡＲ、カラムアドレスＡＣ］の１単位が入力され、データ読み出し開始入力コマンドＣ２が入力されると、メモリセルからデータが読み出され（Busy２）、それぞれのデータが出力ＤＯ（×２）される。
【００８４】
＜３．作用効果＞  
第１の実施形態に係る半導体記憶装置およびその制御方法によれば、少なくとも下記（１）乃至（４）の効果が得られる。  
（１）メモリセルＭＣへのアクセスの高速化に対して有利である。
【００８５】
上記のように、本例に係る半導体記憶装置は、複数のメモリセルＭＣをそれぞれ備え、半導体基板３５上に複数積層される三次元構造の複数のメモリセルアレイ１０を備えるものである。
【００８６】
更に、複数のメモリセルアレイの第１アドレスが格納される第１アドレスバッファＣＡ１と、複数のメモリセルアレイの第２アドレスが格納される第２アドレスバッファＣＡ２と、データの入出力の際に、時分割を行って（例えば、図９）、第１，第２アドレスＣＡ１，ＣＡ２を第１，第２アドレスバスＣＡＵ，ＣＡＬに入出力するように制御する制御回路４８とを備えるデータ入出力回路４０とを備えている。
【００８７】
このため、例えば、上記２−２．のアドレス入力に係る制御方法（２Columnモード）において説明したように、ランダムアクセスされるメモリセルＭＣにおいて、２カラム同時アクセスモード、データアクセスモードを実現することができる。その結果、２カラム同時アクセスできるため、メモリセルＭＣへのアクセスの高速化に対して有利である。
【００８８】
さらに本例では、ランダムアクセスされるＲｅＲＡＭに対してＮＡＮＤインターフェイスを準拠している。そのため、ＲｅＲＡＭに対しても、ＮＡＮＤインターフェイスに則った入力方法で複数カラムアクセスすることが可能である。
【００８９】
従って、ピン数を少なくでき、時分割でアドレスを入出力することができる点でも有利である。
【００９０】
（２）第１，第２カラムアドレスＣＡ１，ＣＡ２を独立に設定でき、誤動作を防止できる。  
第１，第２アドレスバスＣＡＬ，ＣＡＵに転送されるデータが、第１，第２アドレスバッファＣＡ１，ＣＡ２に格納されるデータのいずれかであるかは、２ＣＯＬ制御回路４８から出力される制御信号（CA_MODE）により、例えば、次のように制御される。
【００９１】
第２アドレスバッファＣＡ２に格納されるアドレスがLower側であった場合、第１，第２アドレスバスＣＡＵ、ＣＡＬに転送されるデータは、第１，第２アドレスバッファＣＡ１，ＣＡ２に格納されるデータにそれぞれ対応する（CAL=CA2, CAU=CA1）。
【００９２】
一方、第２アドレスバッファＣＡ２に格納されるアドレスがUpper側であった場合、第１，第２アドレスバスＣＡＵ、ＣＡＬに転送されるデータは、第２，第１アドレスバッファＣＡ２，ＣＡ１に格納されるデータにそれぞれ対応する（CAL=CA1, CAU=CA2）。
【００９３】
もちろん、上記の場合において、第１アドレスバッファＣＡ１に格納されるアドレスで判断することも可能である。しかしながら、第２アドレスバッファＣＡ２に格納されるアドレスで判断することにより、もし第１，第２アドレスバッファＣＡ１，ＣＡ２の両方にLowerアドレスまたはUpperアドレスが入った場合に、センスアンプ１３−１，１３−２は”２回目のデータ”で上書きされてしまうという誤動作を防止することができる点で有利である。
【００９４】
このように、もし第１，第２アドレスバッファＣＡ１，ＣＡ２の両方にLowerアドレスまたはUpperアドレスが入った場合に関わらず、第１，第２カラムアドレスＣＡ１，ＣＡ２を独立に設定でき、誤動作を防止できる点で有利である。
【００９５】
（３）２つ以上の異なるアドレスの同時アクセスが可能である。  
上記のように、本例に係る構成およびその制御動作によれば、個別にアドレスを入力できる。そのため、２つ以上の異なるアドレスの同時アクセスが可能である点で有利である。
【００９６】
（４）パワー分散が可能である。  
上記のように、本例に係る構成およびその制御動作によれば、下側（Lower）カラムゲート１２−１と上側（Upper）１２−２から同時に、メモリセルアレイ１０にアクセスするという意味では、アクセスするビット数を増やすことと同じとも思われるが、それぞれ別々にアドレスを指定できるため、アクセスする位置を全く異なるところにすることができる。このことは、消費電流の大きいメモリにとっては電源電圧の降下が起きやすいところ、本例によれば、アクセスする位置を離すことができるため、この問題を改善することができる。したがって、パワー分散が可能である点で有利である。
【００９７】
［第２の実施形態（第２アドレスバッファを備えない一例）］  
次に、第２の実施形態に係る半導体記憶装置およびその制御方法について、図１４乃至図１６を用いて説明する。この実施形態は、第２アドレスバッファＣＡ２を備えない一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９８】
＜構成例＞  
まず、図１４を用いて、第２の実施形態に係る半導体記憶装置の構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、データ入出力回路４０が、第２アドレスバッファＣＡ２を備えておらず、演算器ＣＡＬ１を更に備える点で上記第１の実施形態と相違する。
【００９９】
演算器ＣＡＬ１は、上記第２カラムアドレス（ＣＡ２）に相当するカラムアドレスを、第１カラムアドレスＣＡ１の値から、所定の演算式によって、一意的に決定する。
【０１００】
そのため、本例の構成によれば、データ入出力に関して、データ入出力の前にコマンド入力さえ必要がなく、ＮＡＮＤインターフェイスに準拠した”ＮＡＮＤシーケンス”をそのまま適用することができる。これについては、次に、より詳しく説明する。
【０１０１】
＜制御動作＞  
制御シーケンス（１）（ＮＡＮＤシーケンス）  
次に、図１５を用い、本例に係る半導体記憶装置の制御シーケンス（１）について説明する。図示するように、この制御シーケンスは、ＮＡＮＤインターフェイスに準拠したＮＡＮＤシーケンスを適用するものである。
【０１０２】
データ書き込み（"Program"）  
具体的には、順次、［データ書き込み時アドレス・データ入力コマンドＣ３、カラムアドレスＡＣ、ロウアドレスＡＲ、データ入力ＤＩ、データ入力ＤＩ］に続き、書き込み開始コマンドＣ４が入力されると、メモリセルに入力データが書き込まれる（Busy１）。
【０１０３】
データ読み出し（"Read"）  
続いて、順次、［データ読み出し時アドレス・データ入力コマンドＣ１、カラムアドレスＡＣ、ロウアドレスＡＲ］に続き、データ読み出し開始入力コマンドＣ２が入力されると、メモリセルからデータが読み出され（Busy２）、データが出力ＤＯ（×２）される。
【０１０４】
制御シーケンス（２）（”ＡＲ”を”ＡＣ”より前に入力）  
次に、図１６を用い、本例に係る半導体記憶装置の制御シーケンス（２）について説明する。図示するように、この制御シーケンスは、ロウアドレスＡＲをカラムアドレスＡＣよりも前に入力する点で、上記制御シーケンス（１）と相違する。
【０１０５】
データ書き込み（"Program"）  
具体的には、順次、［データ書き込み時アドレス・データ入力コマンドＣ３、ロウアドレスＡＲ、カラムアドレスＡＣ、データ入力ＤＩ、データ入力ＤＩ］に続き、書き込み開始コマンドＣ４が入力されると、メモリセルに入力データが書き込まれる（Busy１）。
【０１０６】
データ読み出し（"Read"）  
続いて、順次、［データ読み出し時アドレス・データ入力コマンドＣ１、ロウアドレスＡＲ、カラムアドレスＡＣ、］に続き、データ読み出し開始入力コマンドＣ２が入力されると、メモリセルからデータが読み出され（Busy２）、データが出力ＤＯ（×２）される。
【０１０７】
上記のように、第２の実施形態に係る半導体記憶装置およびその制御方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
【０１０８】
さらに、本例では、第２カラムアドレス（ＣＡ２）に相当するカラムアドレスを、第１カラムアドレスＣＡ１の値から、所定の演算式によって、一意的に決定する演算器ＣＡＬ１を備える。
【０１０９】
このため、上記第２アドレスバッファＣＡ２を必要とすることないためデータ入出力に関してデータ入出力の前にコマンド入力をする必要がなく、ＮＡＮＤインターフェイスに準拠したＮＡＮＤシーケンスをそのまま適用することができる点、および２回目のコマンド入力が不要になったことによる高速化の点で有利である。さらに、ＮＡＮＤ型フラッシュメモリで使用されている評価資産、メモリコントローラの互換性を保って流用でき、製造コストの低減できる点で有利であると言える。
【０１１０】
［変形例１（カウンタ回路（＋２）、（＋２）を備える一例）］  
次に、変形例１に係る半導体記憶装置およびその制御方法について、図１７乃至図２２を用いて説明する。この実施形態は、第１，第２アドレスバッファＣＡ１，ＣＡ２にカウンタ回路を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１１】
＜構成例＞  
まず、図１７を用いて、変形例１に係る半導体記憶装置の構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、第１，第２アドレスバッファＣＡ１，ＣＡ２が、第１、第２カウンタ回路ＣＯ１（＋２）、ＣＯ２（＋２）を備える点で、上記第１の実施形態と相違する。
【０１１２】
カウンタ回路ＣＯ１（＋２）、ＣＯ２（＋２）は、第１，第２アドレスバッファＣＡ１，ＣＡ２内に格納されているアドレスを１づつカウントアップ（＋２）する。より具体的には、第１、第２カウンタ回路ＣＯ１（＋２）、ＣＯ２（＋２）は、データロード時の/WEクロックが入るごと、またはデータ出力時の/REクロックが入るごとに、第１，第２アドレスバッファＣＡ１，ＣＡ２内に格納されているアドレスを１づつカウントアップ（＋２）する。
【０１１３】
＜制御動作＞  
次に、図１８乃至図２２用い、本例に係る半導体記憶装置の制御シーケンスに従った制御動作について説明する。この説明では、図１８に示す制御シーケンス中のデータ書き込み動作時（ビジィ状態（Busy１）:ｐｇｍ１，ｐｇｍ２，ｐｇｍ３，ｐｇｍ４）に沿って説明する。その他、上記と重複する部分の詳細な説明は、省略する。
【０１１４】
ビジィ状態（Busy１）:ｐｇｍ１  
まず、この際のメモリセルへのアクセス状態は、図１９のように示される。  
図示するように、この際、第１、第２カウンタ回路ＣＯ１、ＣＯ２により、第１，第２アドレスバッファＣＡ１，ＣＡ２内に格納されているアドレスが、＋２カウントアップされる。そのため、例えば、第２アドレスバッファＣＡ２にアドレス１Ｋを入力することで、上側（upper）はセルアレイ２２の左端から、下側（lower）はセルアレイ２２の中央から、メモリセルへアクセスを行う。
【０１１５】
ビジィ状態（Busy１）:ｐｇｍ２  
続いて、この際のメモリセルへのアクセス状態は、図２０のように示される。  
図示するように、上側（upper）はセルアレイ２２の左端からさらに右側に向かって、下側（lower）もセルアレイ２２の中央からさらに右側に向かって、メモリセルへアクセスを行う。この際、下側（lower）がセルアレイ２２の右端に到達したときは、さらに左端に戻ってアクセスを行う。
【０１１６】
ビジィ状態（Busy１）:ｐｇｍ３  
続いて、この際のメモリセルへのアクセス状態は、図２１のように示される。  
図示するように、上側（upper）はセルアレイ２２の中央からさらに右側に向かって、下側（lower）もセルアレイ２２の左端からさらに右側に向かって、メモリセルへアクセスを行う。
【０１１７】
ビジィ状態（Busy１）:ｐｇｍ４  
続いて、この際のメモリセルへのアクセス状態は、図２２のように示される。  
図示するように、上側（upper）はさらに右側に向かって、下側（lower）もセルアレイ２２さらに右側に向かって、メモリセルへアクセスを行う。
【０１１８】
尚、このビジィ状態（Busy１）中のアクセスは、制御回路１７によって制御され、２Ｋ回アクセスアドレス（２Ｋ cycle）が変更される。  
さらに、図１８に示す制御シーケンス中のデータ読み出し動作時（ビジィ状態（Busy２）:ｒｅａｄ１，ｒｅａｄ２，ｒｅａｄ３，ｒｅａｄ４）についても、上記データ書き込み動作時（ビジィ状態（Busy１）と同様である。そのため、重複する部分の詳細な説明を省略する。
【０１１９】
＜作用効果＞  
上記のように、この変形例１に係る構成および制御動作によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（５）の効果が得られる。
【０１２０】
（５）さらにパワー分散かつ高速化に対して有利である。  
上記のように、本例では、第１，第２アドレスバッファＣＡ１，ＣＡ２内に格納されているアドレスを１づつカウントアップ（＋２）するカウンタ回路ＣＯ１（＋２）、ＣＯ２（＋２）を更に備える。換言すれば、アドレスバッファＣＡ１，ＣＡ２にカウンタ機能を持たせ、２つ以上のアドレスバッファＣＡ１，ＣＡ２のカウンタ計算することで、更なるパワー分散および高速化を実現するものである。
【０１２１】
カウンタ回路ＣＯ１、ＣＯ２のカウンタ機能とは、例えば、ＮＡＮＤ型フラッシュメモリで用いられるアドレスバッファ等が有するカウンタ機能が想定される。より具体的には、まず、最初にアクセスするアドレスを入れて、その後、/WEクロックを入れると、そのクロック（CLK）によってカウントアップされる。そのため、アドレス入力は、１回で複数個のデータを読み出すことが可能である。
【０１２２】
本例では、これと同じように、第１，第２アドレスバッファＣＡ１，ＣＡ２にカウントアップ機能を有するカウンタ回路ＣＯ１（＋２）、ＣＯ２（＋２）を備える。そのため、カウンタ回路ＣＯ１（＋２）、ＣＯ２（＋２）それぞれに、別々のアドレスを入れた後、その後の/WEクロックにより交互に第１、第２アドレスのデータをロードまたは出力して、それぞれのアドレスバッファＣＡ１，ＣＡ２がカウントアップ（＋２）する。さらに、複数回の/WEクロックまたは複数回の/REクロックを入れることによって、高速にデータをロードしたり、高速にデータを読み出したりすることができる。  
そのため、さらにパワー分散および高速化に対して有利である。
【０１２３】
［変形例２（カウンタ回路（＋２）、（−２）を備える一例）］  
次に、変形例２に係る半導体記憶装置およびその制御方法について、図２３乃至図２７を用いて説明する。この実施形態は、第１，第２アドレスバッファＣＡ１，ＣＡ２にカウンタ回路を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２４】
＜構成例＞  
まず、図２３を用いて、変形例２に係る半導体記憶装置の構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、第１，第２アドレスバッファＣＡ１，ＣＡ２にカウントアップ機能を有するカウンタ回路ＣＯ１（＋２）、ＣＯ２（−２）を備える点で、上記第１の実施形態と相違する。
【０１２５】
第２カウンタ回路ＣＯ２（−２）は、第２アドレスバッファＣＡ２内に格納されているアドレスを−２づつカウントダウン（−２）する。より具体的には、第２カウンタ回路ＣＯ２（−２）は、データロード時の/WEクロックが入るごと、またはデータ出力時の/REクロックが入るごとに、第２アドレスバッファＣＡ２内に格納されているアドレスを−２づつカウントダウン（−２）する。
【０１２６】
＜制御動作＞  
次に、図２４乃至図２７を用い、本例に係る半導体記憶装置の制御シーケンスに従った制御動作について説明する。この説明では、図２４に示す制御シーケンス中のデータ書き込み動作時（ビジィ状態（Busy１）:ｐｇｍ１，ｐｇｍ２，ｐｇｍ３）に沿って説明する。その他、上記と重複する部分の詳細な説明は、省略する。
【０１２７】
ビジィ状態（Busy１）:ｐｇｍ１  
まず、この際のメモリセルへのアクセス状態は、図２５のように示される。  
図示するように、この際、第１、第２カウンタ回路ＣＯ１、ＣＯ２により、第１，第２アドレスバッファＣＡ１，ＣＡ２内に格納されているアドレスが、それぞれ＋２，−２カウントされる。そのため、例えば、第２アドレスバッファＣＡ２にアドレス１Ｋを入力することで、上側（upper）はセルアレイ２２の左端から中央へ、下側（lower）は反対方向にセルアレイ２２の左端から中央へ、メモリセルへアクセスを行う。
【０１２８】
ビジィ状態（Busy１）:ｐｇｍ２  
続いて、この際のメモリセルへのアクセス状態は、図２６のように示される。  
図示するように、上側（upper）はセルアレイ２２のさらに右側に向かって、下側（lower）はセルアレイ２２の左側に向かって、メモリセルへアクセスを行う。
【０１２９】
ビジィ状態（Busy１）:ｐｇｍ３  
続いて、この際のメモリセルへのアクセス状態は、図２７のように示される。  
図示するように、上側（upper）はさらに右側に向かって、下側（lower）は反対方向にセルアレイ２２のさらに左側に向かって、メモリセルへアクセスを行う。
【０１３０】
尚、このビジィ状態（Busy１）中のアクセスは、制御回路１７によって制御され、２Ｋ回アクセスアドレス（２Ｋ cycle）が変更される。  
さらに、図２４に示す制御シーケンス中のデータ読み出し動作時（ビジィ状態（Busy２）:ｒｅａｄ１，ｒｅａｄ２，ｒｅａｄ３）についても、上記データ書き込み動作時（ビジィ状態（Busy１）と同様である。そのため、重複する部分の詳細な説明を省略する。
【０１３１】
＜作用効果＞  
上記のように、この変形例２に係る構成および制御動作によれば、少なくとも上記（１）乃至（５）と同様の効果が得られる。  
上記のように、本例では、第１、第２カウンタ回路ＣＯ１、ＣＯ２により、第１アドレスバッファＣＡ１の格納アドレスは＋２カウントアップされ、第２アドレスバッファＣＡ２の格納アドレスは−２カウントダウンされる。そして、例えば、第１カウンタ回路ＣＯ１に、”00”アドレスを入力し、第２カウンタ回路ＣＯ２”MAX”アドレスを入れると、メモリセルアレイ２２中で、交差するようにメモリセルにアクセスすることができる。  
このように、必要に応じ、本例のように、第１，第２アドレスバッファＣＡ１，ＣＡ２のカウントアップのさせ方を変えることも可能である。
【０１３２】
［変形例３（演算回路が＋２Ｋカウンタ演算を行う一例）］  
次に、変形例３に係る半導体記憶装置およびその制御方法について、図２８乃至図２９を用いて説明する。この実施形態は、演算器ＣＡＬ１がページサイズが２Ｋバイトの場合、１Ｋバイト分加算演算を行う一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１３３】
＜構成例＞  
まず、図２８を用いて、変形例３に係る半導体記憶装置の構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、演算器ＣＡＬ１が１Ｋバイト分を加算演算する点で、上記第１の実施形態と相違する。換言すれば、本例は、アドレスバッファは第１アドレスバッファＣＡ１の１つで、第２アドレスバッファに相当するアドレスを演算器で生成する形態において、第１アドレスバッファＣＡ１は＋２のカウントアップ機能を持つカウンタ回路ＣＯ１を有し、演算器ＣＡＬ１は、ページサイズが２Ｋバイトの場合、１Ｋバイト分加算演算を行う一例に関する。
【０１３４】
＜制御動作＞  
次に、図２９および図３０を用い、本例に係る半導体記憶装置の制御シーケンスに従った制御動作について説明する。この説明では、図２９に示す制御シーケンス中のデータ書き込み動作時（ビジィ状態（Busy１）:ｐｇｍ１）を一例に説明する。その他、上記と重複する部分の詳細な説明は、省略する。
【０１３５】
ビジィ状態（Busy１）:ｐｇｍ１  
この際のメモリセルへのアクセス状態は、図３０のように示される。  
図示するように、この際、第１カウンタ回路ＣＯ１および演算器ＣＡＬ１の１Ｋバイト分の加算演算により、第１アドレスバッファＣＡ１に格納されているアドレスおよび演算器ＣＡＬによるアドレスが、それぞれ＋２，＋２カウントされる。そのため、例えば、上側（upper）はセルアレイ２２の左端から中央へ、下側（lower）はセルアレイ２２の中央から左側へ、メモリセルへアクセスを行う。
【０１３６】
上記のように、この変形例３に係る構成および制御動作によれば、少なくとも上記（１）乃至（５）と同様の効果が得られる。さらに、必要に応じ、本例のように、本例のような構成および制御動作を適用することが可能である。
【０１３７】
［変形例４（演算器が全ビット反転を行う一例）］  
次に、変形例４に係る半導体記憶装置およびその制御方法について、図３１乃至図３３を用いて説明する。この実施形態は、演算器ＣＡＬ１が第１アドレスの全ビットを反転演算する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１３８】
＜構成例＞  
まず、図３１を用いて、変形例３に係る半導体記憶装置の構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、演算器ＣＡＬ１が全ビット反転演算を行う点で、上記第１の実施形態と相違する。換言すれば、本例は、第１アドレスバッファＣＡ１は＋２のカウントアップ機能を持ち、演算器ＣＡＬ１で第１アドレスを反転させることで実質的に−２のカウントダウン機能を持たせる一例である。
【０１３９】
＜制御動作＞  
次に、図３２および図３３を用い、本例に係る半導体記憶装置の制御シーケンスに従った制御動作について説明する。この説明では、図３２に示す制御シーケンス中のデータ書き込み動作時（ビジィ状態（Busy１）:ｐｇｍ１）を一例に説明する。その他、上記と重複する部分の詳細な説明は、省略する。
【０１４０】
ビジィ状態（Busy１）:ｐｇｍ１  
この際のメモリセルへのアクセス状態は、図３３のように示される。  
図示するように、この際、第１カウンタ回路ＣＯ１および演算器ＣＡＬ１の全ビット反転演算により、第１アドレスバッファＣＡ１に格納されているアドレスおよび演算器ＣＡＬによるアドレスが、それぞれ＋２，−２カウントされる。そのため、例えば、上側（upper）はセルアレイ２２の左端から中央へ、下側（lower）は反対方向にセルアレイ２２の左側から中央へ、メモリセルへアクセスを行う。
【０１４１】
上記のように、この変形例４に係る構成および制御動作によれば、少なくとも上記（１）乃至（５）と同様の効果が得られる。さらに、必要に応じ、本例のように、本例のような構成および制御動作を適用することが可能である。
【０１４２】
［比較例（ＮＡＮＤ型フラッシュメモリ）］  
次に、上記第１，第２の実施形態に係る半導体記憶装置およびその制御方法と比較するために、比較例に係る半導体記憶装置およびその制御方法について、図３４乃至図３６を用いて説明する。この比較例は、ＮＡＮＤ型フラッシュメモリに関する一例である。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１４３】
＜全体構成例＞  
図３４に示すように、本比較例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１００、ロウデコーダ１１１、カラムゲート１１２、センスアンプ１１３、アドレスバッファ１１４−１、コマンドバッファ１１４−２、ヒューズ用レジスタ１１５、パワーオンリセット回路１１６、制御回路１１７、電圧生成回路１１８、および入出力バッファ１１９を備える。
【０１４４】
＜メモリセルアレイ１００の構成例＞  
図３５に示すように、メモリセルアレイ１００は、複数のブロック（Block 1, Block 2,…, Block n）からなるセルアレイ１２２、センスアンプ１１２−１，１１２−２、およびカラムゲート１１３−１，１１３−２を備える。
【０１４５】
図示するように、ＢＬ方向において、センスアンプ１１２−１，１１２−２、およびカラムゲート１１３−１，１１３−２の配置の位置が、上記実施形態と反対である。即ち、本比較例では、センスアンプ１１２−１，１１２−２が、セルアレイ１２２により近い位置に配置されている。センスアンプ１１２−１，１１２−２は、ビット線数の半分かまたは同じ数だけ設けられる。
【０１４６】
さらに、アドレスバッファによる、所望のカラムへの選択が、センスアンプ１１２−１，１１２−２とＩＯバス（図示せず）間である点でも相違する。このように、本比較例に係るＮＡＮＤフラッシュはビット線ＢＬとセンスアンプ１１２−１，１１２−２は、１対１に対応している。これに対して、上記実施形態に係るＲｅＲＡＭ（不揮発性ランダムアクセスメモリ）においては、１対１に対応せず、センスアンプ１２−１，１２−２の数は非常に少ないものとなっている。
【０１４７】
尚、図示は省略するが、本比較例に係るＮＡＮＤ型フラッシュメモリにおいて、アドレスバッファは１つであり、メモリセル領域（ＣＯＲＥ）と周辺領域との間に配置されるアドレスバスも１つである。
【０１４８】
＜ブロックBlockの構成例＞  
次に、図３６を用いて、本比較例に係るブロックの構成例について説明する。ここでは、図３５中の１のブロック（Block 1）を例に挙げて説明する。ここで、ＮＡＮＤ型フラッシュメモリの消去動作は、このブロック単位で一括して行われる。そのため、ブロックは、消去単位である。
【０１４９】
ブロックBlock 1は、ワード線方向に配置された複数のメモリセルユニットＭＵおよびメモリセルユニットＭＵを選択する選択トランジスタＳ３，Ｓ４により構成される。
【０１５０】
メモリセルユニットＭＵは、電流経路が直列接続される３２個のメモリセルトランジスタＭＴから構成される。選択トランジスタＳ３の電流経路の一端は、メモリセルユニットＭＵの電流経路の一端に接続される。選択トランジスタＳ４の電流経路の一端は、メモリセルユニットＭＵの電流経路の他端に接続される。本例では、メモリセルユニットＭＵは、３２個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、３２個に限定されるというものではない。
【０１５１】
ＮＡＮＤ型フラッシュメモリの読み出し動作および書き込み動作は、ワード線ＷＬ０〜ＷＬ３１ごとに設けられたページ（ＰＡＧＥ）単位で一括して行われる。そのため、ページは、読み出しおよび書き込み単位である。
【０１５２】
選択トランジスタＳ３の電流経路の他端は、ソース線ＳＬに接続される。選択トランジスタＳ４の電流経路の他端は、ビット線ＢＬに接続される。
【０１５３】
ワード線ＷＬは、ワード線方向に延び、ワード線方向の複数のメモリセルトランジスタＭＴの制御電極ＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ２のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ１のゲート電極に共通に接続される。
【０１５４】
以上、第１，第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１５５】
２２…セルアレイ、４０…データ入出力回路、ＣＡ１…第１アドレスバッファ、ＣＡ２…第２アドレスバッファ、ＣＡＵ…第１アドレスバス、ＣＡＬ…第２アドレスバス、４８…２ＣＯＬ制御回路、１２−１…第１カラムゲート、１２−２…第２カラムゲート、１３−１…第１センスアンプ、１３−２…第２センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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