(57)【要約】      （修正有）【課題】供給する電流値により値が可変する電源電圧を、最も低いレベルの電源電圧とした場合に、入力電圧範囲が可変する電源電圧の値と共に変化することを抑制することができるレベルシフト回路の提供。【解決手段】ソースが第１の電源ＣＰＯＵＴに接続され、ゲートが第１のＦＥＴ  Ｅ２１のゲートに接続された第２のＦＥＴ  Ｅ２２と、第２のＦＥＴ  Ｅ２２のドレインに一端が接続された抵抗Ｒ２２と、抵抗Ｒ２２の他端にソースが接続され、ゲートが抵抗Ｒ２３を介して入力端子Ｖｉｎに接続された第３のＦＥＴ  Ｅ２３と、第３のＦＥＴのドレインと第２の電源ＶＤＤ間に接続された定電流源Ａと、第２のＦＥＴのドレイン電位をゲートに入力としドレインが出力端子Ｖｏｕｔに接続されソースがＣＰＯＵＴに接続された第４のＦＥＴ  Ｅ２４と、ドレインが電源ＶＤＤに接続されゲートとソースがＶｏｕｔに接続されたディプレションモードＦＥＴ  Ｄ２１を含む。【選択図】図１
2010109838.tif 000002
【特許請求の範囲】
【請求項１】
グランドに一端が接続された第１の抵抗と、
前記第１の抵抗の他端にドレインとゲートが接続され、第１の電源にソースが接続された第１のトランジスタと、
前記第１の電源にソースが接続され、前記第１のトランジスタのドレインとゲートにゲートが接続された第２のトランジスタと、
前記第２のトランジスタのドレインに一端が接続された第２の抵抗と、
前記第２の抵抗の他端にソースが接続され、入力端子にゲートが接続された第３のトランジスタと、
第２の電源と前記第３のトランジスタのドレイン間に接続された第１の電流源と、
前記第２のトランジスタのドレインにゲートが接続され、出力端子と前記第１の電源間に接続された第４のトランジスタを含む出力段回路と、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
前記第１の電流源は、ドレインが前記第２の電源に接続された第５のトランジスタと、
前記第５のトランジスタのソースとゲート間に接続された第３の抵抗と、
を備え、前記第５のトランジスタのゲートと前記第３の抵抗の接続点が、前記第３のトランジスタのドレインに接続される、ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記出力段回路は、前記第２の電源と前記出力端子間に接続された第６のトランジスタを備えている、ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記出力段回路は、前記第２の電源に一端が接続された第２の電流源と、
前記第２の電流源の他端にドレインが接続され、前記第２のトランジスタのドレインにゲートが接続され、ソースが前記第４のトランジスタのソースと共通接続された第６のトランジスタと、
前記第４、第６のトランジスタの共通ソースと前記第１の電源間に接続された第１のダイオードと、
前記第２の電源にドレインが接続され、前記第２の電流源と前記第６のトランジスタの接続点にゲートが接続された第７のトランジスタと、
前記第７のトランジスタのソースと前記出力端子間に接続された第２のダイオードと、
を備えている、ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項５】
前記第２の電流源が、ドレインが前記第２の電源に接続された第８のトランジスタと、
前記第８のトランジスタのゲートとソース間に接続された第４の抵抗と、
を備え、前記第８のトランジスタのゲートと前記第４の抵抗の接続点が、前記第６のトランジスタのドレインに接続される、ことを特徴とする請求項４記載のレベルシフト回路。
【請求項６】
前記第１の電流源は、前記第２の電源と前記第３のトランジスタのドレイン間に接続された第５の抵抗からなる、ことを特徴とする請求項１、３、４、５のいずれか１項に記載のレベルシフト回路。
【請求項７】
前記第１の抵抗の一端とグランド間に、第９のトランジスタを備え、前記第９のトランジスタのドレインはグランドに接続され、前記第９のトランジスタのソースは前記第１の抵抗の一端に接続され、前記第９のトランジスタのゲートは前記第１の抵抗の他端に接続され、
前記第３のトランジスタのソースと前記第２の抵抗の間に、第１０のトランジスタを備え、前記第１０のトランジスタのドレインは前記第３のトランジスタのソースに接続され、前記第１０のトランジスタのソースは前記第２の抵抗の一端に接続され、前記第１０のトランジスタのゲートは前記第２の抵抗の他端に接続される、ことを特徴とする請求項１乃至５のいずれか１項に記載のレベルシフト回路。
【請求項８】
前記第１のトランジスタのソースにドレインが接続され、ソースが前記第１の電源に接続された第１１のトランジスタと、
前記第２のトランジスタのソースにドレインが接続され、ソースが前記第１の電源に接続され、ゲートとドレインが共通に接続され該接続点が前記第１１のトランジスタのゲートに接続された第１２のトランジスタと、
を備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載のレベルシフト回路。
【請求項９】
前記第２の電源にドレインが接続され、ゲートがグランドに接続された第１３のトランジスタを備え、前記第１の抵抗の一端は、グランドに接続されるかわりに、前記第１３のトランジスタのソースに接続されている、ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項１０】
縦積みされた前記第１２のトランジスタと前記第２のトランジスタと、前記第２の電源の間に、前記第２の抵抗、前記第３のトランジスタと直列に、ゲート接地の第１４のトランジスタが挿入されている、ことを特徴とする請求項８に記載のレベルシフト回路。
【請求項１１】
前記第３のトランジスタのドレインは、前記第１の電流源を介して前記第２の電源に接続されるかわりに、前記第２の電源に直接接続され、
前記第１４のトランジスタは、前記第２の抵抗と前記第３のトランジスタとの間に接続されている、ことを特徴とする請求項１０に記載のレベルシフト回路。
【請求項１２】
第１の電源に接続され、カレントミラー接続された第１及び第２のトランジスタと、
入力信号電圧を入力とする第３のトランジスタと、
前記第３のトランジスタと第２の電源間に接続された電流源と、
前記第１及び第２のトランジスタと、グランド及び前記第３のトランジスタとの間にそれぞれ接続された第１及び第２の抵抗と、
前記第２のトランジスタの出力電位を入力とする出力段トランジスタと、
を含む、ことを特徴とするレベルシフト回路。
【請求項１３】
第１の電源に接続され、カレントミラー接続された第１及び第２のトランジスタと、
入力信号電圧とグランド電位をそれぞれ入力とする第３及び第４のトランジスタと、
前記第１及び第２のトランジスタと、前記第４及び第３のトランジスタとの間にそれぞれ接続された第１及び第２の抵抗と、
前記第２のトランジスタの出力電位を入力とする出力段トランジスタと、
を含み、
前記第３及び第４のトランジスタは、第２の電源に、それぞれ、電流源を介して、及び直接に、接続される、ことを特徴とするレベルシフト回路。
【請求項１４】
第１のカレントミラーの入力及び出力をそれぞれ構成する第１及び第２のトランジスタと、
入力信号電圧を入力とする第３のトランジスタと、
前記第１及び第２のトランジスタと第１電源間に接続され、第２のカレントミラーの出力及び入力をそれぞれ構成する第５及び第６のトランジスタと、
ゲートが固定電位でバイアスされた第７のトランジスタと、
前記第１及び第２のトランジスタと、グランド及び前記第７のトランジスタとの間にそれぞれ接続された第１及び第２の抵抗と、
前記第２のトランジスタの出力電位を入力とする出力段トランジスタと、
を含み、
前記第３のトランジスタは第２の電源と前記第４のトランジスタ間に接続される、ことを特徴とするレベルシフト回路。
【請求項１５】
前記第１の電源の電位はグランド電位よりも低く、前記第２の電源の電位はグランド電位よりも高い、ことを特徴とする請求項１乃至１４のいずれか１項に記載のレベルシフト回路。
【請求項１６】
前記第１の電源の電位は昇圧回路から出力される負電位である、ことを特徴とする請求項１５に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はレベルシフト回路に関し、特に、電源のうち最も低い電源電圧のレベルが可変のレベルシフト回路に適用して好適な回路構成に関する。
【背景技術】
【０００２】
ディジタル通信機において、送信信号が入力される送信端子および受信信号が出力される受信端子のいずれかを選択してアンテナ端子と接続するためのスイッチとして、低電力・低サイズの観点から、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を用いたスイッチ、特にＧａＡｓ基板上ＦＥＴを用いたスイッチが用いられている。
【０００３】
ＦＥＴを用いたスイッチでは、その入力端子に入る信号のレベルが高い場合、ＦＥＴのソース−ゲート間、およびドレイン−ゲート間電位差を大きくすることが必要とされる。経験的に、その電位差は、携帯電話の２．７Ｖレギュレート電源電圧では足りず、ＤＣ−ＤＣコンバータ等で昇圧した電圧を用いることが必要となる。
【０００４】
また、ＧａＡｓ基板上のＦＥＴを用いたスイッチの入力端子、出力端子には、該ＦＥＴスイッチをＯＮ（オン）、ＯＦＦ（オフ）制御するために、ＦＥＴのゲートに印加する電圧のうち、高い方の電圧に近い電圧が印加される。このため、例えばＯＮさせるＦＥＴのゲートにはＧＮＤ電位を、ＯＦＦさせるＦＥＴのゲートには負電圧を印加することで、スイッチの入力端子、出力端子の電位を、ＧＮＤに近づけることが可能となる。
【０００５】
スイッチの入力端子、出力端子の電位は、該スイッチと接続させる他の部品の特性に影響を与える可能性があるため、上記のようにＧＮＤに近づけるか、もしくはＧＮＤに固定することが重要である。
【０００６】
ＤＣ−ＤＣコンバータを実現するにあたり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）上で実現する方法、ＧａＡｓ上で実現する方法の２つがあるが、以下では、ＧａＡｓ上での実現について説明する。
【０００７】
ＤＣ−ＤＣコンバータを構成する発振器および昇圧回路は、ＧＮＤおよびレギュレート電圧を用いることで実現可能である。昇圧回路の出力電圧（昇圧回路のチャージポンプ（ＣＰ）の出力に接続する出力端子ＣＰＯＵＴの出力電圧）をＣＰＯＵＴとする。携帯電話用途スイッチ等に搭載されるような小型化を重視したＤＣ−ＤＣコンバータでは、例えば昇圧回路の出力端子ＣＰＯＵＴに接続される容量（起動用コンデンサＣＣＰＯＵＴ）の値を十分に大きくすることは難しい。このため、昇圧回路から流れる電流が増えることで、出力電圧ＣＰＯＵＴは単調減少する。
【０００８】
昇圧回路の出力電圧ＣＰＯＵＴを利用してスイッチを構成するＦＥＴ（ＧａＡｓＦＥＴ）をＯＮ／ＯＦＦするには、ＦＥＴのゲート電位を切り替える必要がある。このため、昇圧回路の後段には、出力電圧をレベル変換するレベルシフト回路が接続される。レベルシフト回路は、正電源としてレギュレート電圧もしくはＧＮＤ電位を利用し、負電源として昇圧回路の出力電圧ＣＰＯＵＴを利用する。レベルシフト回路の入力端子は、ＧＮＤ〜ＶＤＤの間のＨｉｇｈ／Ｌｏｗ信号により制御され、出力端子にはＨｉｇｈ電圧として電源電圧ＶＤＤが出力され、Ｌｏｗ電圧として昇圧回路の出力電圧ＣＰＯＵＴが出力される。
【０００９】
ＧａＡｓ基板上では、一般的に、エンハンスメントモードＮチャネルＦＥＴ、ディプレションモードＮチャネルＦＥＴの２種類が一般的に利用可能である。ＮチャネルＦＥＴ（「ＮＦＥＴ」と略記される）は、ソース電位を基準として、ゲート電位によってそのＯＮ／ＯＦＦを切り替える。
【００１０】
昇圧回路の出力電圧をレベルシフトするレベルシフト回路において、昇圧回路の出力電圧（ＣＰＯＵＴ）をＮＦＥＴのソース電位として用いると、昇圧回路から駆動する電流値によって変動する電圧（ＣＰＯＵＴ）が基準電圧となる。
【００１１】
【特許文献１】特許２９５３００６号公報（特開平４−１２４９１２号公報）（図１）
【特許文献２】特許３３１９４０６号号公報（特開２０００−１０１４０３公報）（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以下に本発明による分析を与える。
【００１３】
供給する電流値により値が可変する電源電圧を最も低いレベルの電源電圧としてレベルシフト回路を構成しようとすると、入力電圧範囲が、可変する電源電圧の値と共に変化してしまう、という問題がある。この点について以下に説明する。
【００１４】
図２に、ディプレション型ＮチャネルＦＥＴしか使用できない場合のレベルシフト回路を示す（特許文献１の図１）。図２において、入力レベルシフト回路部１１は、入力信号ＩＮ（ＥＣＬレベル）をレベルシフトし、ＦＥＴ  Ｑ１０２のドレイン・ノードＮ１０１の電圧（Ｈｉｇｈ／Ｌｏｗ＝−１．６Ｖ／−２．７Ｖ）が差動回路部１２の差動対の一方ＦＥＴ Ｑ１０５のゲートに入力され、差動回路部１２では、参照電圧ＶＲＥＦとノードＮ１０１の電圧との差電圧が増幅されレベルシフトされてＢＦＬ（Ｂｕｆｆｅｒｅｄ  ＦＥＴ  Ｌｏｇｉｃ）レベルに変換され、差動回路部１２の出力信号Ｎ１０４はＢＦＬ回路部１３に入力される。
【００１５】
入力レベルシフト回路部１１において、ダイオードＤ１０１〜Ｄ１０４の各アノード−カソード間電位差をＶＦとすれば、ノードＮ１０１の電圧Ｖ（Ｎ１０１）は、ＶＩＮ−４ＶＦとなる。
【００１６】
差動回路部１２において、電位Ｖ（Ｎ１０１）が、参照電圧ＶＲＥＦよりも大きければ、ＦＥＴ  Ｑ１０６はＯＦＦし、ノードＮ１０２の電圧Ｖ（Ｎ１０２）≒ＧＮＤとなる。
【００１７】
ノードＮ１０１の電位Ｖ（Ｎ１０１）が、ＶＥＲＦよりも小さければ、ＦＥＴ  Ｑ１０６はＯＮし、ノードＮ１０２のＶ（Ｎ１０２）≒Ｖｓ（Ｑ１０５）となる。なお、このとき、ノードＮ１０２は電源ＶＳＳからノードＮ１０２へＦＥＴ  Ｑ１１５を通って流れる電流によって電源電圧ＶＳＳ（＝−２．０Ｖ）にクランプされ、ノードＮ１０３はノードＮ１０３から電源電圧ＶＳＳへＦＥＴ  Ｑ１１４のゲート・ドレイン電圧（ＶＦ）以上は電位が上がらない。
【００１８】
Ｖ（Ｎ１０２）の入力信号ＶＩＮに対しての閾値は、
ＶＩＮ−４ＶＦ＝ＶＲＥＦより、
ＶＩＮ＝ＶＲＥＦ＋４ＶＦ
となる。この式には、負電源電圧ＶＥＥ（＝−５．２Ｖ）に関係したパラメータがないため、Ｖ（Ｎ１０２）の入力電圧ＶＩＮに対しての閾値はＶＥＥに依存しない。
【００１９】
また、図２において、ダイオードＤ１０１〜Ｄ１０４までをショートしてＧＮＤをＶＤＤに変更し、ＶＲＥＦ＝０Ｖ（ＧＮＤ）、ＶＥＥ＝ＣＰＯＵＴとすることで、入力電圧の範囲ＧＮＤ〜ＶＤＤまでで出力端子（ここではＶ（Ｎ１０２））の電位のＨｉｇｈ／Ｌｏｗの切替が出来る。
【００２０】
しかしながら、この場合、ノードＮ１０２の電位Ｖ（Ｎ１０２）についてみると、
Ｖ（Ｎ１０２）（Ｌｏｗ）≒ＧＮＤ、
Ｖ（Ｎ１０２）（Ｈｉｇｈ）≒ＶＤＤ
となり、目的としたＶ（Ｌｏｗ）＝ＣＰＯＵＴを得ることができない。
【００２１】
図３は、図２の構成において、ＶＲＥＦ＝０Ｖ（ＧＮＤ）、ＶＥＥ＝ＣＰＯＵＴとした場合の、図２のノードＮ１０２の電位のシミュレーション結果を示す。図４は、入力電圧ＶＩＮに対するＦＥＴ  Ｑ１０５のソース電圧Ｖｓ＿Ｑ１０５のシミュレーション結果を示す。このシミュレーションは、本発明者によって行われたものである。なお、ＶＤＤ＝３．０Ｖ、ＣＰＯＵＴ＝−７Ｖ〜−１１Ｖ（２Ｖステップ、すなわち、ＣＰＯＵＴ＝−７Ｖ、−９Ｖ、−１１Ｖ）、ＶＩＮ＝−３〜３Ｖとしている。
【００２２】
図２では、差動回路部１２において、ノードＮ１０２の電位を更にレベルシフトして、ノードＮ１０４の信号として出力し、ＢＦＬ回路部１３（ＢＦＬインバータ）に入力し、レベルシフトしている。その際に、負電源電圧ＶＳＳ（＝−２．０Ｖ）（＞ＶＥＥ＝−５．２Ｖ）を用いることで、ＯＵＴ１（Ｌｏｗ）＝ＶＳＳ−２ＶＦを実現しており、ＶＳＳの基準電源が必要である。
【００２３】
しかしながら、この基準電源を、負荷電流値によってその値が変動する、昇圧回路の出力電圧（負電源電圧）ＣＰＯＵＴによって生成することは困難である。
【００２４】
この問題を解決するため、図５に示すような回路構成（特許文献２の図１）を用いることを考える（以下の分析は、本発明者による）。図５において、入力端子１０をＧＮＤとして、入力端子１１をＶＩＮ、電源電圧１のマイナス側電位をＣＰＯＵＴ（昇圧回路の出力電圧）、プラス側電位をＶＤＤとする。なお、図５と、図２とにおいて、参照番号１１、１２で重なるが、これらは別のものである。
【００２５】
エンハンスメントモードＮＦＥＴ２と抵抗３、ＮＦＥＴ４からなる第一の電流パスに流れる電流値（ＮＦＥＴ４のドレイン電流）をＩＲＥＦ１とすれば、
2010109838.tif 000003
（ただし、βは利得係数であり、電子の移動度μn、単位面積当たりのゲート絶縁膜の容量ＣＯＸ、ゲート幅Ｗ、ゲート長Ｌとして以下で与えられる。ＶＧＳはＦＥＴ４のゲート−ソース間電位、ＶＴは閾値）から、
2010109838.tif 000004
ＣＰＯＵＴ＋ＶＧＳ＋ＩＲＥＦ１×Ｒ３＝０より、ＩＲＥＦ１は以下の式で表される。
【００２６】
2010109838.tif 000005
【００２７】
ＮＦＥＴ４とＮＦＥＴ７が理想的なカレントミラーとすれば、ＮＦＥＴ５、抵抗６、ＮＦＥＴ７の第二の電流パスに流れる電流ＩＲＥＦ２＝ＩＲＥＦ１となり、ＮＦＥＴ９のゲート電位Ｖｇ（ＮＦＥＴ９）は、端子１１の電圧ＶＩＮから抵抗Ｒ６の電圧降下分を差し引いた電位ＶＩＮ−Ｒ６×ＩＲＥＦ１として与えられ、上式（１）から以下で与えられる。
2010109838.tif 000006
【００２８】
ＮＦＥＴ９のＶＩＮに対しての閾値は、
2010109838.tif 000007
【００２９】
抵抗Ｒ６＝Ｒ３となるように値を設定したとすれば、
2010109838.tif 000008
が閾値となり、この値はＣＰＯＵＴに依存していない。
【００３０】
また、出力端子１２の電位Ｖ＿Ｎ１２は、
Ｖ＿Ｎ１２（Ｌｏｗ）＝ＣＰＯＵＴ
Ｖ＿Ｎ１２（Ｈｉｇｈ）＝ＶＤＤ
・・・（５）
となり、所望の出力電圧を得ることができる。
【００３１】
ＶＤＤ＝３Ｖ、ＶＩＮ＝−３〜３Ｖ、ＣＰＯＵＴ＝−９〜−５Ｖ（２Ｖステップ）、Ｒ３＝Ｒ６＝５０ｋｏｈｍとした時のシミュレーション結果を、図６乃至図１０に示す（一連のシミュレーションは本発明者が行ったものである）。
【００３２】
図６は、ＣＰＯＵＴ＝−５Ｖ、−７Ｖ、−９Ｖにおける入力電圧ＶＩＮとＶ＿Ｎ１２（図５の出力端子１２の電圧）の入出力特性を示す図である。図７は、ＣＰＯＵＴ＝−５Ｖ、−７Ｖ、−９Ｖにおける入力電圧ＶＩＮとＶｇ＿Ｎ９（ＮＦＥＴ９のゲート−ソース間電位）の特性を示す図である。図８は、ＣＰＯＵＴ＝−５Ｖ、−７Ｖ、−９Ｖにおける入力電圧ＶＩＮと第一の電流パスに流れる電流値ＩＲＥＦ１（ＦＥＴ４のドレイン電流）、第二の電流パスに流れる電流値ＩＲＥＦ２（ＮＦＥＴ９のドレイン電流）の特性を示す図である。図９は、ＣＰＯＵＴ＝−５Ｖのときの入力電圧ＶＩＮとＶｇ＿Ｎ９（ＮＦＥＴ９のゲート−ソース間電位）の特性、図１０は、ＣＰＯＵＴ＝−９Ｖのときの入力電圧ＶＩＮとＶｇ＿Ｎ９（ＮＦＥＴ９のゲート−ソース間電位）の特性のシミュレーション結果である。
【００３３】
上記にて示した理論式通りの動作であれば、ＣＰＯＵＴの値に関らず、ＮＦＥＴ９の動作をＯＮ／ＯＦＦさせ、その結果、Ｖ＿Ｎ１２の電位（図６参照）は、式（４）のように、ＶＩＮ＝０Ｖにて、出力端子１２の電位Ｖ＿Ｎ１２は、Ｈｉｇｈ／Ｌｏｗの切り替わりをするはずである。
【００３４】
ところが、図６の入出力特性においては、出力端子１２のＶ＿Ｎ１２の電位のＨｉｇｈ／Ｌｏｗが切り替わる入力電圧ＶＩＮは、
ＣＰＯＵＴ＝−５Ｖでは、０．４Ｖ程度、
ＣＰＯＵＴ＝−７Ｖでは、−０．５Ｖ程度、
ＣＰＯＵＴ＝−９Ｖでは、−１．０Ｖ程度
という具合に、ＣＰＯＵＴの値に依存した結果となっている。
【００３５】
図８において、ＩＲＥＦ１とＩＲＥＦ２を比較すると、ＮＦＥＴ４とＮＦＥＴ７は、理論的にはカレントミラーして機能するべきであるが、実際は、エンハンスメントＮＦＥＴ２と抵抗３、ＮＦＥＴ４からなる第一の電流パスの端子１０の電位と同じＶＩＮ＝０Ｖにおいてのみ、
ＩＲＥＦ１＝ＩＲＥＦ２
となっており、他のところでは、電流ミラーはずれていることが分かる。
【００３６】
また、ＮＦＥＴ９のゲート電位Ｖｇ＿Ｎ９は
2010109838.tif 000009
・・・（６）
の理論式どおりであれば、入力電圧ＶＩＮに正比例するが、実際には、図７に示すようになることに関連している。
【００３７】
図５において、ＮＦＥＴ９のＯＮ／ＯＦＦの動作のみに注目すると、重要になるのは、ＮＦＥＴ９のゲート−ソース間電圧Ｖｇ＿Ｎ９である。図９、図１０に、ＣＰＯＵＴ＝−５Ｖ、および、ＣＰＯＵＴ＝−９ＶにおけるＶＩＮ−Ｖｇ＿Ｎ９特性を示す。
【００３８】
図９に示すように、ＣＰＯＵＴ＝−５Ｖでは、ＶＩＮ＝０Ｖにおいて、ＮＦＥＴ９のゲート−ソース間電圧Ｖｇ＿Ｎ９は０．２０Ｖとなっている。
【００３９】
一方、図１０に示すように、ＣＰＯＵＴ＝−９Ｖでは、ＶＩＮ＝０Ｖにおいて、ＮＦＥＴ９のゲート−ソース間電圧Ｖｇ＿Ｎ９は０．２５Ｖ程度となっていることが分かる。
【００４０】
これは、第一の電流パスに流れる電流ＩＲＥＦ１の値が大きくなると、ＮＦＥＴ４のドレイン−ソース間電位差が大きくなることによるものである。
【００４１】
ここで、ＮＦＥＴの閾値を０．２Ｖとすれば、
ＣＰＯＵＴ＝−５Ｖでは、ＶＩＮ＝０Ｖにて閾値となり、
ＣＰＯＵＴ＝−９Ｖでは、ＶＩＮ＝−０．６Ｖにて閾値となる。
【００４２】
その結果、ＮＦＥＴ９のＯＮ／ＯＦＦ動作のＶＩＮに対する閾値は、ＣＰＯＵＴの値に依存することになる。
【００４３】
また、実際には、図５に示したディプレションモードＮＦＥＴ８とエンハスメントモードＮＦＥＴ９からなる出力回路においては、電圧ＣＰＯＵＴの値が小さくなるにつれて、出力端子電圧Ｖ＿Ｎ１２のＮＦＥＴ９のゲート電位Ｖｇ＿Ｎ９に対する閾値は小さくなっていく傾向にある。これは、ＶＩＮ＝０Ｖの状態において、エンハスメントモードＮＦＥＴ９のドレイン−ソース間電位差が、電圧ＣＰＯＵＴが低くなるにつれて増大し、その結果、ＮＦＥＴ９の小さいゲート−ソース間電位差において、ＣＰＯＵＴが高い場合と比べて、同じ電流値（ドレイン電流）を得ることができることによる。
【００４４】
本発明の目的は、供給する電流値により値が可変する電源電圧を、最も低いレベルの電源電圧とした場合に、入力電圧範囲が、可変する電源電圧の値と共に変化することを抑制する回路を提供することにある。
【課題を解決するための手段】
【００４５】
本発明によれば、グランドに一端が接続された第１の抵抗と、前記第１の抵抗の他端にドレインとゲートが接続され、第１の電源にソースが接続された第１のトランジスタと、前記第１の電源にソースが接続され、前記第１のトランジスタのドレインとゲートにゲートが接続された第２のトランジスタと、前記第２のトランジスタのドレインに一端が接続された第２の抵抗と、前記第２の抵抗の他端にソースが接続され、入力端子にゲートが接続された第３のトランジスタと、第２の電源と前記第３のトランジスタのドレイン間に接続された第１の電流源と、前記第２のトランジスタのドレインにゲートが接続され、出力端子と前記第１の電源間に接続された第４のトランジスタを含む出力段回路と、を備えたレベルシフト回路が提供される。
【００４６】
本発明において、前記第１の電流源は、ドレインが前記第２の電源に接続された第５のトランジスタと、前記第５のトランジスタのソースとゲート間に接続された第３の抵抗と、を備え、前記第５のトランジスタのゲートと前記第３の抵抗の接続点が、前記第３のトランジスタのドレインに接続される。
【発明の効果】
【００４７】
本発明によれば、供給する電流値により値が可変する電源電圧を、最も低いレベルの電源電圧とした場合に、入力電圧範囲が可変する電源電圧の値と共に変化することを抑制することができる。
【発明を実施するための最良の形態】
【００４８】
本発明の実施の形態について説明する。本発明の一形態においては、図１に示すように、ＧＮＤ（グランド）に一端が接続された第１の抵抗（Ｒ２１）と、第１の抵抗（Ｒ２１）の他端にドレインとゲートが接続され、第１の電源（ＣＰＯＵＴ）にソースが接続された第１のトランジスタ（Ｅ２１）と、第１の電源（ＣＰＯＵＴ）にソースが接続され、第１のトランジスタ（Ｅ２１）のドレイン及びゲートにゲートが接続された第２のトランジスタ（Ｅ２２）と、第２のトランジスタ（Ｅ２２）のドレインに一端が接続された第２の抵抗（Ｒ２２）と、第２の抵抗（Ｒ２２）の他端にソースが接続され、入力端子（Ｖｉｎ）にゲートが接続された第３のトランジスタ（Ｅ２３）と、第２の電源（ＶＤＤ）と第３のトランジスタ（Ｅ２３）のドレイン間に接続された第１の定電流源（Ａ）と、第２のトランジスタ（Ｅ２２）のドレインにゲートが接続され、出力端子（Ｖｏｕｔ）と第１の電源（ＣＰＯＵＴ）間に接続された第４のトランジスタ（Ｅ２４）を含む出力段回路とを備えている。
【００４９】
本発明において、第１の定電流源（Ａ）は、ドレインが第２の電源（ＶＤＤ）に接続された第５のトランジスタ（Ｄ２０）と、第５のトランジスタ（Ｄ２０）のソースとゲート間に接続された第３の抵抗（Ｒ２０）と、を備え、第５のトランジスタ（Ｄ２０）のゲートと第３の抵抗（Ｒ２０）の接続点は、第３のトランジスタ（Ｅ２３）のドレインに接続されている。
【００５０】
本発明において、前記出力段回路は、第２の電源（ＶＤＤ）と出力端子（Ｖｏｕｔ）間に接続された第６のトランジスタ（Ｄ２１）を備えている。
【００５１】
本発明において、前記出力段回路は、図１６を参照すると、第２の電流源（Ｄ２１、Ｒ２４）にドレインが接続され、第２のトランジスタ（Ｅ２２）のドレインにゲートが接続され、ソースが第４のトランジスタ（Ｅ２４）のソースと共通接続された第６のトランジスタ（Ｅ２６）と、第４、第６のトランジスタ（Ｅ２４、Ｅ２６）の共通ソースと第１の電源（ＣＰＯＵＴ）間に接続された第１のダイオード（Ｄ１２１）と、第２の電源（ＶＤＤ）にドレインが接続され、第２の電流源と第６のトランジスタ（Ｅ２６）の接続点にゲートが接続された第７のトランジスタ（Ｅ２５）と、第７のトランジスタ（Ｅ２５）のソースと前記出力端子（Ｖｏｕｔ）間に接続された第２のダイオード（Ｄ１２２）と、を備えた構成としてもよい。第２の電流源は、ドレインが第２の電源（ＶＤＤ）に接続された第８のトランジスタ（Ｄ２１）と、第８のトランジスタ（Ｄ２１）のソースとゲート間に接続された第４の抵抗（Ｒ２４）と、を備え、第８のトランジスタ（Ｄ２１）のゲートと第４の抵抗（Ｒ２４）の接続点が第６のトランジスタ（Ｅ２６）のドレインに接続されている。
【００５２】
本発明において、図１７を参照すると、第１の定電流源（Ａ）は、第２の電源（ＶＤＤ）と第３のトランジスタ（Ｅ２３）のドレイン間に接続された第５の抵抗（Ｒ２５）で構成してもよい。
【００５３】
本発明において、図１８を参照すると、第１の抵抗（Ｒ２１）の一端とＧＮＤ（グランド）間に、第９のトランジスタ（Ｅ２７）を備え、第９のトランジスタ（Ｅ２７）のドレインは前記グランドに接続され、第９のトランジスタ（Ｅ２７）のソースは第１の抵抗（Ｒ２１）の一端に接続され、第９のトランジスタ（Ｅ２７）のゲートは第１の抵抗（Ｒ２１）の他端に接続されている。第３のトランジスタ（Ｅ２３）のソースと第２の抵抗（Ｒ２２）の間に、第１０のトランジスタ（Ｅ２８）を備え、第１０のトランジスタ（Ｅ２８）のドレインは第３のトランジスタ（Ｅ２３）のソースに接続され、第１０のトランジスタ（Ｅ２８）のソースは第２の抵抗（Ｒ２２）の一端に接続され、第１０のトランジスタ（Ｅ２８）のゲートは第２の抵抗（Ｒ２２）の他端に接続される。
【００５４】
本発明において、図１９を参照すると、第１のトランジスタ（Ｅ２１）のソースにドレインが接続され、ソースが第１の電源（ＣＰＯＵＴ）に接続された第１１のトランジスタ（Ｅ２７）と、前記第２のトランジスタ（Ｅ２２）のソースにドレインが接続され、ソースが前記第１の電源に接続され、ゲートとドレインの接続点が前記第１１のトランジスタ（Ｅ２７）のゲートに接続された第１２のトランジスタ（Ｅ２８）と、を備えた構成としてもよい。
【００５５】
本発明においては、図２０を参照すると、第２の電源（ＶＤＤ）にドレインが接続され、ゲートがグランド端子に接続され、ソースが前記第１の抵抗の一端に接続された第１３のトランジスタ（Ｅ２９）を備えた構成としてもよい。
【００５６】
あるいは、本発明においては、図２１を参照すると、カスコード接続されたトランジスタ（Ｅ２２、Ｅ２８）のドレイン−ソース間電圧補償用に、第３のトランジスタ（Ｅ２３）と第２の抵抗（Ｒ２２）間に、ゲート接地トランジスタ（Ｅ３０）を挿入する構成としてもよい。この場合、第３のトランジスタ（Ｅ２３）は第２の電源（ＶＤＤ）に直接接続される。以下実施例に即して説明する。
【実施例】
【００５７】
図１は、本発明の一実施例の構成を等価回路で示す図である。本実施例は、図５の回路において、入力端子ＶＩＮが接続されるＮＦＥＴ５のドレイン側に定電流源Ａを付加した構成とされる。図１を参照すると、電源ＶＤＤに接続された定電流源Ａと、定電流源Ａの出力にドレインが接続され、ゲートが抵抗Ｒ２３を介して入力端子Ｖｉｎに接続されたＮＦＥＴ  Ｅ２３と、ソースがＣＰＯＵＴに接続され、ドレインがＮＦＥＴ  Ｅ２３のソースに抵抗Ｒ２２を介して接続されたＮＦＥＴ  Ｅ２２と、ソースがＣＰＯＵＴに接続され、ＮＦＥＴ  Ｅ２２のゲートにゲートとドレインが共通接続され、ゲートとドレインの共通接続点が抵抗Ｒ２１を介してＧＮＤ（グランド）に接続されたＮＦＥＴ  Ｅ２１と、ソースがＣＰＯＵＴに接続され、ＮＦＥＴ  Ｅ２２のドレインにゲートが接続され、ドレインが出力端子Ｖｏｕｔに接続されたＮＦＥＴ  Ｅ２４と、ドレインがＶＤＤに接続されゲートとソースが接続されたデプリーションＮＦＥＴ  Ｄ２１とを備えている。ＮＦＥＴ  Ｅ２１、Ｅ２２は、図５のＮＦＥＴ４、７に対応しカレントミラーを構成している。ＮＦＥＴ  Ｅ２３は、図５のＮＦＥＴ５に対応している。ＮＦＥＴ  Ｄ２１、Ｅ２４は、図５のＮＦＥＴ  ８、９に対応し、出力回路を構成している。定電流源Ａは、ドレインがＶＤＤに接続されたデプリーションＮＦＥＴ  Ｄ２０と、ＮＦＥＴ  Ｄ２０のソースに一端が接続され、ＮＦＥＴ  Ｄ２０のゲートに他端が接続された抵抗Ｒ２０を備えている。図１において、Ｅ２１、Ｅ２２、Ｅ２３、Ｅ２４はエンハンスメントモードＮＦＥＴ（ＧａＡｓＦＥＴ）である。Ｄ２０、Ｄ２１は、デプレッションモードＮＦＥＴ（ＧａＡｓＦＥＴ）である。
【００５８】
ＣＰＯＵＴ＝−５Ｖ〜―９Ｖを想定すると、定電流源Ａの電流値は、ＣＰＯＵＴ＝−５Ｖにおいて、抵抗Ｒ２１とエンハンスメントＮＦＥＴ  Ｅ２１からなる第一の電流パスを流れるＩＲＥＦ１の値よりも大きく、ＣＰＯＵＴ＝−９Ｖにおいて、ＩＲＥＦ１の値よりも小さく設定する。これにより、例えば、ＣＰＯＵＴ＝−５Ｖでは、上記の図８のシミュレーションした結果と同じようになる。
【００５９】
ＣＰＯＵＴ＝−９Ｖでは、定電流源ＡによりＮＦＥＴ  Ｅ２３のソース電位Ｖｓ（Ｅ２３）はＶＩＮよりも低くなり、定電流源Ａ、ＮＦＥＴ  Ｅ２３、抵抗Ｒ２２、ＮＦＥＴ  Ｅ２２からなる第二の電流パスＩＲＥＦ２の電流値が小さくなる。この結果、エンハンスメントＮＦＥＴ  Ｅ２４のゲート−ソース間電位Ｖｇｓ＿Ｅ２４は、ＣＰＯＵＴ＝−５Ｖの時とほぼ同じとなる。これをシミュレーションした結果を、図１１乃至図１５に示す。
【００６０】
図１１は、入力電圧ＶＩＮと出力電圧Ｖｏｕｔの入出力特性をＣＰＯＵＴ＝−５Ｖ、−７Ｖ、−９Ｖについてシミュレーションした結果である。図１２は、ＣＰＯＵＴ＝−５Ｖ、−７Ｖ、−９Ｖにおける入力電圧ＶＩＮとＶｇ＿Ｅ２４（ＮＦＥＴ  Ｅ２４のゲート電圧）の特性をシミュレーションした結果である。図１３は、ＣＰＯＵＴ＝−５Ｖ、−７Ｖ、−９Ｖにおける入力電圧ＶＩＮと第一の電流パスに流れる電流値ＩＲＥＦ１（ＮＦＥＴ  Ｅ２１のドレイン電流）、第二の電流パスに流れる電流値ＩＲＥＦ２（ＮＦＥＴ  Ｅ２２のドレイン電流）の特性を示す図である。図１４は、ＣＰＯＵＴ＝−５Ｖのときの入力電圧ＶＩＮとＶｇｓ＿Ｅ２４（ＮＦＥＴ  ＮＥ２４のゲート−ソース間電位）の特性、図１５は、ＣＰＯＵＴ＝−９Ｖのときの入力電圧ＶＩＮとＶｇｓ＿Ｅ２４（ＮＦＥＴ  Ｅ２４のゲート−ソース間電位）の特性のシミュレーション結果である。なお、以下では、入力端子ＶＩＮの入力電圧、出力端子Ｖｏｕｔの出力電圧をＶＩＮ、Ｖｏｕｔで表す。
【００６１】
本実施例においては、図１４、図１５に示すように、ＶＩＮ＝０ＶでのＮＦＥＴ  Ｅ２４のゲート−ソース間電位差Ｖｇｓ＿Ｅ２４の値を見ると、ＣＰＯＵＴ＝−５Ｖの場合とＣＰＯＵＴ＝−９Ｖの場合とでほとんど変わらない値となっていることが分かる。
【００６２】
この結果、本実施例によれば、図１１に示すように、出力電圧Ｖｏｕｔの入力電圧ＶＩＮに対しての閾値は、ＣＰＯＵＴの値にほとんど依存せず、ほぼ一定の値とすることが可能となる。
【００６３】
また、出力電圧Ｖｏｕｔの入力電圧ＶＩＮに対しての閾値は、第一の電流パスの電源であるＧＮＤとなるが、リファレンス電源を用いずに、この閾値を変更するには、抵抗Ｒ２１と抵抗Ｒ２２の比率を変える必要がある。
【００６４】
比較例として、図５を参照して説明した構成（特許文献２の図１）の場合を考える。理論的には、前述したように、前記した式（６）
2010109838.tif 000010
が成立する。
【００６５】
式（６）において、例えばＲ６／Ｒ３＝０．８を選択すると、出力電圧Ｖ＿Ｎ１２の入力電圧ＶＩＮに対する閾値は
2010109838.tif 000011
・・・（７）
となり、ＣＰＯＵＴを−５Ｖ〜−９Ｖ程度とすれば、入力電圧ＶＩＮはマイナスとなり、閾値を変更できる。
【００６６】
しかしながら、この時、ＶＩＮには入力電圧、ＣＰＯＵＴの項が入ってくるため、出力電圧Ｖ＿Ｎ１２の入力電圧ＶＩＮに対しての閾値は、負電源電圧ＣＰＯＵＴが小さくなると、同じように小さくなる。すなわち、出力電圧Ｖ＿Ｎ１２の入力電圧ＶＩＮに対しての閾値は、変動する電源電圧ＣＰＯＵＴに追従することになる。
【００６７】
これに対して、本実施例においては、ＮＦＥＴ  Ｅ２４のゲート電位Ｖｇ＿Ｅ２４は、ＣＰＯＵＴが小さくなると、小さくなるため、ＣＰＯＵＴの変動による出力電圧Ｖｏｕｔの入力電圧ＶＩＮに対しての閾値の変動を抑制することが可能となる。その結果、出力電圧Ｖｏｕｔの入力電圧ＶＩＮに対しての閾値はＣＰＯＵＴの値にほとんど依存せず、ほぼ一定の値とすることができる。
【００６８】
また、ＧａＡｓ基板上のＦＥＴを用いたスイッチのＯＮ／ＯＦＦを考える場合、一般的に、ＦＥＴのゲート−ソース間電圧、ゲート−ドレイン間電圧には、ある一定以上の電位差を印加してはならないことから、負電源電圧ＣＰＯＵＴの値がある一定値以下となったときに、出力電位Ｖｏｕｔを負電源電圧ではなく、正電源電圧もしくはＧＮＤに変える機能が必要となる場合がある。図１に示す回路では、第２の電流パスＩＲＥＦ２の最大電流は定電流源Ａとなる。このため、負電源電圧ＣＰＯＵＴが下がり、第１の電流パスＩＲＥＦ１の電流値が定電流源Ａの電流値よりも大きくなった場合、カレントミラーを構成するＦＥＴ  Ｅ２１とＥ２２はもはやカレントミラーをなさない。
【００６９】
定電流源Ａを構成するディプレションＮＦＥＴ  Ｄ２０は、ドレイン−ソース間電位差を大きくするため、定電流源ＡとエンハンスメントＮＦＥＴ  Ｅ２３のドレインの接続点の電位は、入力電圧ＶＩＮよりも大きく下降する。エンハンスメントＮＦＥＴ  Ｅ２３のソースには、定電流源ＡとエンハンスメントＮＦＥＴ  Ｅ２３のドレインの接続点の電位が現れる。この状態では、入力電圧ＶｉｎがＧＮＤから正電源電圧ＶＤＤまで変わっても、エンハンスメントＮＦＥＴ  Ｅ２４のゲート−ソース間電位差は、常に閾値ＶＴ以下となる。このため、出力端Ｖｏｕｔには、電源電圧ＶＤＤが現れることになる。
【００７０】
図１６は、本発明の第２の実施例の構成を等価回路で示す図である。本実施例においては、出力段回路として、ドレインが電源ＶＤＤに接続されたディプレショモードンＮＦＥＴ  Ｄ２１と、ＮＦＥＴ  Ｄ２１のソースとゲート間に接続された抵抗Ｒ２４からなる電流源と、ＮＦＥＴ  Ｄ２１のゲートと抵抗Ｒ２４の接続点にドレインが接続されゲートがＮＦＥＴ  Ｅ２２のドレインに接続されたＮＦＥＴ  Ｅ２６と、ドレインが電源ＶＤＤに接続され、ゲートがＮＦＥＴ  Ｄ２１のゲートに接続されたＮＦＥＴ  Ｅ２５と、ＮＦＥＴ  Ｅ２５のソースと出力端子Ｖｏｕｔ間に接続されたダイオードＤ１２２と、出力端子Ｖｏｕｔにドレインが接続されゲートがＮＦＥＴ  Ｅ２２のドレインに接続されたＮＦＥＴ  Ｅ２４を備え、ＮＦＥＴ  Ｅ２４、Ｅ２６のソースは共通接続され、ダイオードＤ１２１を介して負電源電圧ＣＰＯＵＴに接続されている。図１６において、出力段回路以外の構成は、図１と同じ構成である。本実施例においは、出力電圧Ｖｏｕｔの電圧範囲の上限と下限が、ダイオードＤ１２１、Ｄ１２２の順方向電圧ＶＦ分狭くなるが、出力電圧Ｖｏｕｔの入力電圧ＶＩＮに対しての閾値はＣＰＯＵＴの値にほとんど依存せず、ほぼ一定の値とすることができる。
【００７１】
図１７は、本発明の第３の実施例の構成を等価回路で示す図である。図１７に示すように、本実施例においては、図１の定電流源Ａを抵抗Ｒ２５で置き換えている。出力段回路は、図１６と同一の構成とされる。
【００７２】
図１８は、本発明の第４の実施例の構成を等価回路で示す図である。図１８の構成は、図１６において、ＧＮＤと抵抗Ｒ２１間にエンハンスメントモードＮＦＥＴ  Ｅ２７を備え、ＮＦＥＴ  Ｅ２７のドレインはＧＮＤに接続され、ソースが抵抗Ｒ２１の一端に接続され、ゲートは、抵抗Ｒ２１の他端、すなわち、ＮＦＥＴ  Ｅ２１のドレインとゲートに接続されている。ＮＦＥＴ  Ｅ２３のソースと抵抗Ｒ２２間にエンハンスメントモードＮＦＥＴ  Ｅ２８を備えている。ＮＦＥＴ  Ｅ２８のドレインはＮＦＥＴ  Ｅ２３のソースに接続され、ソースが抵抗Ｒ２２の一端に接続され、ゲートは、抵抗Ｒ２２の他端、すなわち、ＮＦＥＴ  Ｅ２２のドレインに接続されている。出力段回路は図１６と同一構成とされている。本実施例においても、ＣＰＯＵＴの変動に対して、図１の実施例と同様の作用効果を奏する。
【００７３】
図１９は、本発明の第５の実施例の構成を等価回路で示す図である。図１９の構成は、図１６の構成において、第１のカレントミラー（エンハンスメントモードＮＦＥＴ  Ｅ２１、Ｅ２２）と負電源電圧ＣＰＯＵＴ間に、第２のカレントミラー（エンハンスメントモードＮＦＥＴ  Ｅ２７、Ｅ２８）を、入力と出力を入れ替えて、縦積み（カスコード）に配置したものである。第２のカレントミラーの出力をなすＮＦＥＴ  Ｅ２７のドレインは、第１のカレントミラーの入力側のＮＦＥＴ  Ｅ２１のソースに接続され、第２のカレントミラーの入力をなすＮＦＥＴ  Ｅ２８（ドレインとゲートの接続点がＮＦＥＴ  Ｅ２７のゲートに接続される）のドレインは、第１のカレントミラーの入力側のＮＦＥＴ  Ｅ２２のソースに接続され、ＮＦＥＴ  Ｅ２７、Ｅ２８のソースはＣＰＯＵＴに共通に接続されている。出力段回路は、図１６の構成と同一である。本実施例においても、ＣＰＯＵＴの変動に対して、図１の実施例と同様の作用効果を奏する。
【００７４】
図２０は、本発明の第６の実施例の構成を等価回路で示す図である。図１６の構成において、ドレインが電源ＶＤＤに接続されゲートがＧＮＤに接続されたエンハンスメントモードＮＦＥＴ  Ｅ２９を備え、ＮＦＥＴ  Ｅ２９のソースを抵抗Ｒ２１に接続したものである。本実施例においても、ＣＰＯＵＴの変動に対して、図１の実施例と同様の作用効果を奏する。
【００７５】
図２１は、本発明の第７の実施例の構成を等価回路で示す図である。図２１の構成は、図１９の構成において、カスコード接続されたＮＦＥＴ  Ｅ２２とＥ２８のドレイン−ソース電圧を補正するための回路Ｂを、ＮＦＥＴ  Ｅ２３と抵抗Ｒ２２の間に備えている。回路Ｂは、ゲート接地（ｃｏｍｍｏｎ−ｇａｔｅ）  ＮＦＥＴ  Ｅ３０よりなる。すなわち、入力をなすソースが抵抗Ｒ２２の一端に接続され、出力をなすドレインがＮＦＥＴ  Ｅ２３のソースに接続され、ゲートに固定電位（バイアス電圧ＶＡ）を受けるＮＦＥＴ  Ｅ３０よりなる。ＮＦＥＴ  Ｅ２３と抵抗Ｒ２２に流れる電流が増大すると、ＮＦＥＴ    Ｅ３０のドレイン−ソース間電圧Ｖｄｓが増加し、ＮＦＥＴ  Ｅ２２とＮＦＥＴ  Ｅ２８のドレイン−ソース間電圧Ｖｄｓを補正する。なお、本実施例において、出力段回路は、図１９の構成と同一である。本実施例においても、ＣＰＯＵＴの変動に対して、図１の実施例と同様の作用効果を奏する。
【００７６】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１の構成を等価回路で示す図である。
【図２】特許文献１のレベルシフト回路の構成を示す図である。
【図３】図２のレベルシフト回路の入出力特性を示す図である。
【図４】図２のレベルシフト回路の入出力特性を示す図である。
【図５】特許文献２のレベルシフト回路の構成を示す図である。
【図６】図５のレベルシフト回路での入出力特性を示す図である。
【図７】図５のレベルシフト回路での入力電圧に対するＦＥＴ  Ｎ９のゲート電圧特性を示す図である。
【図８】図５のレベルシフト回路での入力電圧に対する電流特性を示す図である。
【図９】図５のレベルシフト回路での入力電圧に対するＦＥＴ  Ｎ９のゲート電位特性（ＣＰＯＵＴ＝−５Ｖ）を示す図である。
【図１０】図５のレベルシフト回路での入力電圧に対するＦＥＴ  Ｎ９のゲート電位特性（ＣＰＯＵＴ＝−９Ｖ）を示す図である。
【図１１】本発明の実施例１における入出力特性（入力電圧ＶＩＮと出力電圧Ｖｏｕｔ）を示す図である。
【図１２】本発明の実施例１における入出力特性（入力電圧ＶＩＮとＶｇ＿Ｅ２４）を示す図である。
【図１３】本発明の実施例１における入力電圧ＶＩＮと電流ＩＲＥＦ１、２の特性を示す図である。
【図１４】本発明の実施例１における入力電圧ＶＩＮとトランジスタＥ２４のゲート−ソース間電圧Ｖｇ＿Ｅ２４の特性を示す図である。
【図１５】本発明の実施例１における入力電圧ＶＩＮとトランジスタＥ２４のゲート−ソース間電圧Ｖｇ＿Ｅ２４の特性を示す図である。
【図１６】本発明の実施例２の構成を等価回路で示す図である。
【図１７】本発明の実施例３の構成を等価回路で示す図である。
【図１８】本発明の実施例４の構成を等価回路で示す図である。
【図１９】本発明の実施例５の構成を等価回路で示す図である。
【図２０】本発明の実施例６の構成を等価回路で示す図である。
【図２１】本発明の実施例７の構成を等価回路で示す図である。
【符号の説明】
【００７８】
Ａ  定電流源
ＣＰＯＵＴ  出力電流により可変な電源電圧
Ｄ２０、Ｄ２１  トランジスタ（デプリーション型ＮＦＥＴ）
Ｄ１０１〜Ｄ１０８、Ｄ１２１、Ｄ１２２  ダイオード
Ｅ２１、Ｅ２２、Ｅ２３、Ｅ２４、Ｅ２５、Ｅ２６、Ｅ２７、Ｅ２８、Ｅ２９、Ｅ３０  トランジスタ（エンハンスメント型ＮＦＥＴ）
ＧＮＤ  グランド
ＩＮ  入力端子
Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５  抵抗
Ｖｉｎ  入力端子
Ｖｏｕｔ  出力端子
ＶＤＤ  電源電圧
【図１】
2010109838.tif 000012
【図２】
2010109838.tif 000013
【図３】
2010109838.tif 000014
【図４】
2010109838.tif 000015
【図５】
2010109838.tif 000016
【図６】
2010109838.tif 000017
【図７】
2010109838.tif 000018
【図８】
2010109838.tif 000019
【図９】
2010109838.tif 000020
【図１０】
2010109838.tif 000021
【図１１】
2010109838.tif 000022
【図１２】
2010109838.tif 000023
【図１３】
2010109838.tif 000024
【図１４】
2010109838.tif 000025
【図１５】
2010109838.tif 000026
【図１６】
2010109838.tif 000027
【図１７】
2010109838.tif 000028
【図１８】
2010109838.tif 000029
【図１９】
2010109838.tif 000030
【図２０】
2010109838.tif 000031
【図２１】
2010109838.tif 000032