(57)【要約】【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に対し並列接続され、基板領域２１とキャパシタ２１０と抵抗２２０とを含む半導体スナバ２００とを備えている。抵抗２２０の少なくとも一部が、半導体スナバ２００の基板領域２１の一主面上に直接的にもしくは間接的に形成された、導電性材料からなる膜状の導電層１７を含み、かつ、抵抗２２０に電流が流れる際に、導電層１７に流れる電流の経路の少なくとも一部が、膜厚方向以外の方向へ流れる。【選択図】図５
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【特許請求の範囲】
【請求項１】
ユニポーラ型の還流ダイオードと、
前記還流ダイオードに対し並列接続され、少なくともキャパシタと抵抗とを有する半導体基板からなるスナバ回路素子とを備え、
前記抵抗の少なくとも一部が、
前記スナバ回路素子の半導体基板の一主面上に形成された、導電性材料からなる膜状の導電層を含み、かつ、前記抵抗に電流が流れる際に、前記導電層に流れる電流の経路の少なくとも一部が、膜厚方向以外の方向へ流れることを特徴とする半導体装置。
【請求項２】
前記導電層に流れる電流の経路の少なくとも一部が、前記導電層の層方向に沿って形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スナバ回路素子の半導体基板の一主面上に、前記一主面と交差する方向に溝部が形成され、
前記導電層の少なくとも一部が、前記溝部の側面および底面に形成され、かつ、前記導電層に流れる電流の経路の少なくとも一部が、前記溝部の側面および底面に沿うように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記溝部が、複数形成され、
前記導電層の少なくとも一部が、前記溝部の複数の側面および複数の底面に直接的もしくは間接的に形成され、かつ、前記導電層に流れる電流の経路の少なくとも一部が、前記溝部の複数の側面および複数の底面を沿うように、かつ、複数の前記底部を経るように形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記導電層の少なくとも一部が、前記スナバ回路素子の半導体基板の一主面の垂直方向へ絶縁膜を介して、少なくとも２層以上形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記導電層の少なくとも一部が、前記スナバ回路素子の半導体基板の一主面内、もしくは前記半導体基板の一主面に対して平行な面内において、屈折または曲折または蛇行するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記スナバ回路素子の前記キャパシタと前記抵抗とが直列接続されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記導電層よりも上層に形成され、前記導電性材料よりも熱伝導率が高い熱伝導材料からなる放熱領域を備えていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記放熱領域が、前記導電層に絶縁膜を介して、前記導電層に間接的に形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記放熱領域の表面積が、前記導電領域と直接的もしくは間接的に形成される、または、絶縁膜を介して接する領域の面積より少なくとも大きいことを特徴とする請求項８または９に記載の半導体装置。
【請求項１１】
スイッチング素子が、前記還流ダイオードに並列接続されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記スナバ回路素子と前記還流ダイオードとが同じ半導体基板上に形成されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記還流ダイオードが、ショットキーバリアダイオードからなることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記還流ダイオードが、互いに異なるバンドギャップを有する半導体材料からなるヘテロ接合ダイオードからなることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記還流ダイオードを構成する半導体材料が、少なくともシリコン材料よりもワイドバンドギャップの半導体材料であることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記スナバ回路素子と前記スイッチング素子とが同じ半導体基板上に形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
前記スナバ回路素子と、前記還流ダイオードと、前記スイッチング素子とが同じ半導体基板上に形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記スイッチング素子は、第一の半導体領域と、前記第一の半導体領域の一主面に接して前記第一の半導体領域とはバンドギャップが異なった第二の半導体領域と、前記第一の半導体領域と前記第二の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、前記第一の半導体領域とオーミック接続された第一電極と、前記第二の半導体領域とオーミック接続された第二の電極で少なくとも構成されている三端子素子であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、還流ダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを環流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大，周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的は環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、還流ダイオードに対し並列に接続された、少なくともキャパシタと抵抗を有するスナバ回路を備え、抵抗に流れる電流の一部が、膜厚方向以外の方向へ流れるように構成されている。
【発明の効果】
【０００７】
本発明によれば、振動現象の収束効果が高くなるように環流ダイオードに対し並列に接続された抵抗の抵抗値を設定できるので、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態を示す回路図。
【図２】本発明の第１実施形態の図１に対応する別の回路図。
【図３】本発明の第１実施形態の図１の回路図を実現する実装図。
【図４】本発明の第１実施形態の図３に使用される還流ダイオードの断面図。
【図５】本発明の第１実施形態の図３に使用される半導体スナバの斜投影図。
【図６】本発明の第１実施形態の図３に使用される半導体スナバの断面図。
【図７】本発明の第１実施形態の図１の回路を用いた電力変換装置の回路図。
【図８】本発明の第１実施形態の図１の回路を用いた別の電力変換装置の回路図。
【図９】本発明の別の第１実施形態を示す回路図。
【図１０】本発明の第１実施形態の図１の回路図を実現する別の実装図。
【図１１】本発明の第１実施形態の図５に対応する別の斜投影図。
【図１２】図１１のＬ−Ｌ線に沿った断面図。
【図１３】本発明の第１実施形態の図５に対応する別の斜投影図。
【図１４】図１３のＬ−Ｌ線に沿った断面図。
【図１５】本発明の第１実施形態の図５に対応する別の斜投影図。
【図１６】図１５のＬ−Ｌ線に沿った断面図。
【図１７】本発明の第１実施形態の図５に対応する別の斜投影図。
【図１８】図１７のＬ−Ｌ線に沿った断面図。
【図１９】本発明の第１実施形態の図５に対応する別の斜投影図。
【図２０】図１９のＬ−Ｌ線に沿った断面図。
【図２１】本発明の第１実施形態の図２０に対応する別の断面図。
【図２２】本発明の第１実施形態の図５に対応する別の斜投影図。
【図２３】図２２のＬ−Ｌ線に沿った断面図。
【図２４】本発明の第１実施形態の図２３に対応する別の断面図。
【図２５】本発明の第１実施形態の図５に対応する別の斜投影図。
【図２６】図２５のＬ−Ｌ線に沿った断面図。
【図２７】本発明の第１実施形態の図５に対応する別の斜投影図。
【図２８】図２７のＬ−Ｌ線に沿った断面図。
【図２９】本発明の第１実施形態の図５に対応する別の斜投影図。
【図３０】図２９のＬ−Ｌ線に沿った断面図。
【図３１】本発明の第１実施形態の図５に対応する別の断面図。
【図３２】本発明の第１実施形態のキャパシタ容量に対する振動現象の計算結果。
【図３３】本発明の第１実施形態のキャパシタ容量比の最適値を示す特製図。
【図３４】本発明の第２実施形態を示す回路図。
【図３５】本発明の第２実施形態の図３４の回路図を実現する実装図。
【図３６】本発明の第２実施形態の図３５に使用されるスイッチング素子の断面図。
【図３７】本発明の第２実施形態の図３４の回路を用いた電力変換装置の回路図。
【図３８】本発明の第２実施形態の図３４の回路を用いた別の電力変換装置の回路図。
【図３９】本発明の第３実施形態の図３５に使用される還流ダイオードの断面図。
【図４０】本発明の第３実施形態の図３６に対応する別の断面図。
【図４１】本発明の第３実施形態の図３６に対応する別の断面図。
【図４２】本発明の第３実施形態の図３６に対応する別の断面図。
【図４３】本発明の第３実施形態の図３９に対応する別の断面図。
【図４４】本発明の第４実施形態の図１の回路図を実現する実装図。
【図４５】本発明の第４実施形態の図４４に使用される半導体スナバと還流ダイオードの断面図。
【図４６】本発明の第４実施形態の図４５に対応する別の断面図。
【図４７】本発明の第４実施形態の図４５に対応する別の断面図。
【図４８】本発明の第４実施形態の図４５に対応する別の断面図。
【図４９】本発明の第４実施形態の図４５に対応する別の断面図。
【図５０】本発明の第４実施形態の図４５に対応する別の断面図。
【図５１】本発明の第４実施形態の図４５に対応する別の断面図。
【図５２】本発明の第４実施形態の図４５に対応する別の断面図。
【図５３】本発明の第４実施形態の図４５に対応する別の断面図。
【図５４】本発明の第４実施形態の図４５に対応する別の斜投影図。
【図５５】図５４のＬ−Ｌ線に沿った断面図。
【図５６】本発明の第５実施形態の図１の回路図を実現する実装図。
【図５７】本発明の第５実施形態の図５６に使用される半導体スナバとスイッチング素子の断面図。
【図５８】本発明の第５実施形態の図５７に対応する別の断面図。
【図５９】本発明の第５実施形態の図５７に対応する別の断面図。
【図６０】本発明の第５実施形態の図５７に対応する別の断面図。
【図６１】本発明の第５実施形態の図５７に対応する別の断面図。
【図６２】本発明の第５実施形態の図５７に対応する別の断面図。
【図６３】本発明の第５実施形態の図５７に対応する別の断面図。
【図６４】本発明の第５実施形態の図５７に対応する別の断面図。
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、図面を参照して、本発明における半導体装置の第１実施形態を説明する。
【００１０】
図１は、第１実施形態の半導体装置を説明する回路図である。図２は、第１実施形態の別の半導体装置を説明する回路図である。図３は、図１の回路図の一例として具体化した半導体チップの実装図である。図４は、図３の実装図に用いられている還流ダイオードの断面構造図である。図５は、図３の実装に用いられている半導体スナバの斜視図である。図６は、図３の実装に用いられている半導体スナバの断面構造図の一例である。
【００１１】
（半導体装置の回路構成）
図１に示すように、第１実施形態の半導体装置１０は、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするユニポーラ型の還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０とを含みスナバ回路を有する半導体チップで形成された半導体スナバ（スナバ回路素子）２００とを備えている。第１実施形態の半導体装置１０では、キャパシタ２１０と抵抗２２０とが、それぞれアノード端子３００並びにカソード端子４００に接続されている。これにより、還流ダイオード１００と半導体スナバ２００とが並列接続される。なお、図１においては、半導体スナバ２００の構成として、アノード端子３００側にキャパシタ２１０が、カソード端子側に抵抗２２０が接続するような場合を示しているが、図２に示すように、アノード端子３００側に抵抗２２０が、カソード端子側にキャパシタ２１０が接続しても良い。また、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。
【００１２】
第１実施形態では、一例として、還流ダイオード１００と半導体スナバ２００を別の半導体チップとして形成した場合について説明する。
【００１３】
（半導体装置の実装構造）
図３は、図１で示した炭化珪素ショットキーバリアダイオード等の還流ダイオード１００と、シリコン半導体ＲＣスナバ等の半導体スナバ２００とを備える半導体装置１０について具体的な装置として実施形態を示した実装図である。
【００１４】
図３に示すように、半導体装置１０は、セラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板５００と、例えば銅やアルミなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０とを備えている。
【００１５】
カソード側金属膜４１０上には、還流ダイオード１００と半導体スナバ２００のそれぞれの半導体チップのカソード端子４００が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００と半導体スナバ２００のそれぞれの半導体チップのアノード端子３００は、アルミワイヤやアルミリボンなどの金属配線３２０、３３０を介して、共にアノード側金属膜３１０に接続された構成となっている。
【００１６】
（還流ダイオードの構造）
還流ダイオード１００に関しては、炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。第１実施形態では、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
【００１７】
図４に、還流ダイオード１００の断面構造図の一例を示す。
【００１８】
図４に示すように、還流ダイオード１００は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが上述した範囲外となってももちろん良いが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが上述した範囲外となってももちろん良い。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。
【００１９】
なお、第１実施形態では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、本実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
【００２０】
ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が形成されている。さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は、基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料として、ニッケルシリサイドやチタン材料などを挙げることができる。裏面電極４は、カソード端子４００として外部電極と接続をする。このように、図４に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。
【００２１】
（半導体スナバの構造）
半導体スナバ２００の構成としては、キャパシタ２１０と抵抗２２０が直列接続したいわゆるＲＣスナバの構成とした場合について説明する。また、半導体スナバ２００は、シリコンを半導体基体材料とし、かつ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された縦型の半導体チップからなる場合について説明する。
【００２２】
図５に、半導体スナバの斜投影図を示す。図６に、図５のＬ−Ｌ線に沿った半導体スナバの断面構造図を示す。
【００２３】
図５に示すように、シリコンのＮ＋型である低抵抗基板領域１１上の所定の位置に、例えばシリコン酸化膜などの誘電材料からなる誘電領域１２と、絶縁物質からなる絶縁層１６が形成されている。誘電領域１２および絶縁層１６上に例えば多結晶シリコンからなる導電層１７が形成されている。
【００２４】
第１実施形態では、導電層１７は抵抗２２０として機能し、誘電領域１２はキャパシタ２１０として機能する。本実施形態においては、低抵抗基板領域１１の導電型をＮ型としているがＰ型でももちろん良い。また、誘電領域１２については、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。また、キャパシタ２１０の容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層のキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本実施形態においては、例えば還流ダイオード１００よりも耐圧が高くなるように厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタ２１０として機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、さらによい。そのような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでもよい。また、誘電領域は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、Ｓｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
【００２５】
なお、絶縁層１６を構成する絶縁物質の種類、および厚さについては、絶縁層１６が形成する容量が、誘電領域１２の容量に対して十分小さくなる物質、膜厚であれば、いずれの物質や膜厚を用いても良い。
【００２６】
また、絶縁層１６の耐圧については、誘電領域１２と同様、絶縁層１６の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。
【００２７】
還流ダイオード１００として、ショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって電流・電圧の振動現象が発生する。これに対して、従来ではバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられるメイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する技術を用いていた。第１実施形態においては、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を還流ダイオード１００に並列接続することで、容易にかつ効果的に振動現象を抑制できる。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタ２１０と抵抗２２０を容易に設定することができる。
【００２８】
さらに、絶縁層１６と対向する導電層１７の表層の一部に接するように表面電極１３が形成されている。また、低抵抗基板領域１１に接するように裏面電極１４が形成されている。表面電極１３はアノード端子３００として外部電極と接続するように、金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。同様に、裏面電極１４についても、カソード端子４００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図５及び図６に示す半導体スナバ２００は、表面電極１３が図４に示す還流ダイオード１００のアノード電極に、裏面電極１４が図４に示す還流ダイオード１００のカソード電極に、接続する半導体ＲＣスナバとして機能する。
【００２９】
なお、図５及び図６に示した半導体スナバ２００においては、導電層１７上に形成された表面電極１３の位置が、基板領域１１の垂直方向において、誘電領域１２と導電層１７が接触する領域から基板領域１１の水平方向にずれるように配置されている。還流ダイオード１００からの振動電流が、このような構造を有する半導体スナバ２００に流れた場合、裏面電極１４から低抵抗基板領域１１・誘電領域１２を経て導電層１７に流れ込む電流、もしくは表面電極１３から導電層１７を経て誘電領域１２へと流れ込む電流は、いずれも導電層１７の膜厚方向以外の方向、すなわち導電層１７の層方向へ流れることになる。従って、抵抗２２０の抵抗値の一部は、導電層１７の膜厚方向の抵抗値だけではなく、層方向の抵抗値で構成されるようになる。
【００３０】
（動作）
次に、本実施形態の動作について詳しく説明する。本実施形態の半導体装置１０は、図７および図８に示すような電力エネルギーの変換手段の１つとして、一般的に使用されるコンバータ（図７）やインバータ（図８）等の電力変換装置において、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子Ａ、Ｂとして使用される。本実施形態の半導体装置１０の動作モードは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子Ｄのスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。本実施形態においては、図７のコンバータ回路を一例として半導体装置の動作を説明する。なお、図７中のスイッチング素子Ｄは例えばＩＧＢＴで構成されている場合で説明する。
【００３１】
まず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。図４に示す還流ダイオード１００（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図５、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００３２】
次に、スイッチング素子Ｄがオフし、スイッチング素子Ｄがオフ状態に移行するのに連動して、本実施形態による半導体装置１０である受動素子Ａは順バイアス状態となり導通状態に移行する。図４に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁の高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また、図５及び図６に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本実施形態では、誘電領域１２のキャパシタ容量が還流ダイオード１００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。このとき本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。
【００３３】
次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図４に示すように、ショットキーバリアダイオードからなる流ダイオード１００においては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【００３４】
この導通状態から遮断状態に移行する際に、還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオード１００で発生する逆回復電流は極力小さいほうが良い。
【００３５】
本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【００３６】
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
【００３７】
まず、一般的なシリコンで形成されたＰＮ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、６００ＶクラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、ドリフト領域の不純物密度が１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【００３８】
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ＰＮ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作をする素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。
【００３９】
本実施形態においては、受動素子Ａがショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
【００４０】
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【００４１】
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
【００４２】
第１の理由は、ショットキーバリアダイオードでは、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩｒ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためＰＮ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。
【００４３】
第２の理由は、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ＰＮ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドバンドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係がある。
【００４４】
これに対して、本実施形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。
【００４５】
すなわち、第１実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の大きさと導電層１７の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
【００４６】
第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
【００４７】
第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
【００４８】
第３の効果は、半導体スナバ２００に流れた電流を導電層１７の抵抗２２０で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【００４９】
このように、第１実施形態による半導体装置１０では、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ２００を用いることで解決することができる。
【００５０】
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ＰＮ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなる場合や、耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗２２０に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
【００５１】
これに対して、本実施形態では、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、その空乏層の容量に相応な小さな容量のキャパシタ２１０と、発生した小さな過渡電流を消費する小さな抵抗２２０を有する半導体スナバ２００を並列接続している。さらに、本実施形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【００５２】
第１の効果は、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値を有する半導体スナバ２００を一旦並列接続すると、その還流ダイオード１００が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオード１００の動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制して、振動現象の収縮時間を短縮することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【００５３】
第２の効果は、スナバ回路を半導体スナバ２００で形成することで、図３に示すように還流ダイオード１００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【００５４】
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【００５５】
さらに、本実施形態の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができるためである。このように例えばスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。
【００５６】
さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【００５７】
また、半導体スナバ２００の抵抗２２０を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【００５８】
また、上述したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
【００５９】
なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【００６０】
また、本実施形態においては、抵抗２２０の一部が、導電層１７の膜厚方向の抵抗成分ではなく、層方向の抵抗成分で構成されている。ここで、半導体スナバ２００の抵抗２２０に導電層１７の層方向における抵抗成分を利用する利点としては、導電層１７の膜厚を変えることなく抵抗２２０を制御できる点が挙げられる。
【００６１】
具体的には、抵抗２２０を大きくするために導電層１７の膜厚を厚く形成しようとした場合、堆積時間の増大に伴い、プロセスコストが増加するが、層方向の抵抗成分を利用して抵抗２２０を大きくしようとする場合においては、層方向の距離のみで容易に制御が可能であるため、導電層１７の膜厚を厚く形成する必要がない。そのため、プロセスコストの低減を図ることができるという効果がある。
【００６２】
（変形例）
以上、本実施形態の一例として図１〜図８を用いて説明してきたが、半導体スナバ２００としては、図１で示す単純なＲＣスナバ回路以外にも、例えば図９に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタ２１０と抵抗２２０を少なくとも有するように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
【００６３】
また、実装形態の一例として示した図３のセラミック基板を用いた半導体パッケージ以外にも、例えば図１０に示すように、金属基材４２０を支持基材及びカソード端子とし、アノード端子３４０とモールド樹脂５１０からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本実施形態においては、還流ダイオード１００と半導体スナバ２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、図３及び図１０はカソード端子側の裏面電極４及び１４のみを半田等で実装し、アノード端子側は金属配線３２０、３３０を配線する場合を一例として挙げているが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。
【００６４】
また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図５及び図６を用いて説明していたが、図１１〜図２６に示すように、キャパシタ２１０（図１１〜図１４）並びに導電層１７による抵抗２２０（図１５〜図２６）を別の構成で形成していてももちろん良い。
【００６５】
図１１、図１２は、図５、図６で示したシリコン酸化膜からなる誘電領域１２の代わりに、例えばＰ型の反対導電型領域１５を形成した場合を示している。上記図５、図６の場合には、還流ダイオード１００が逆回復動作する際に印加される電圧を、誘電領域１２のキャパシタ２１０に充電することで振動現象を抑制していたのに対し、図１１、図１２においては、Ｐ型の反対導電型領域１５とＮ−型の基板領域１１との間に形成される空乏層をキャパシタ２１０として使用する。空乏層をキャパシタ２１０の成分として用いる利点としては、シリコン酸化膜等の誘電領域１２に比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。また、Ｎ−型の基板領域１１に空乏層を形成する他の構成として、図１３、図１４に示すように、基板領域１１上に、基板領域１１とショットキー接合を形成する金属材料からなるショットキー電極３７を形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
【００６６】
なお、図１１〜図１４の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図１１〜図１４の基板領域１１の抵抗値は還流ダイオード１００のドリフト領域２の抵抗に比べて小さいことから、電流の大部分は低抵抗の還流ダイオード１００に流れるため順バイアス時の導通損失にはほとんど影響しない。
【００６７】
なお、キャパシタ２１０の構成方法は、図５、図６、図１１〜図１４で説明したキャパシタ２１０の構成のみにとどまらず、これらの構成を組み合わせて構成してもかまわない。
【００６８】
いずれにしても、キャパシタ２１０の成分を抵抗２２０と直列接続するように形成されていれば、どのような領域で構成しても良い。
【００６９】
なお、導電層１７は多結晶シリコン以外でも、どのような材料を用いても良く、シリコンよりも高い絶縁破壊電界を持つ材料などで構成しても良い。高い絶縁破壊電界を有する材料を用いると、逆回復時に導電層１７の層方向の両端にサージ電圧が印加された場合における、導電層１７の絶縁破壊をより効果的に回避することができる。
【００７０】
図１５、図１６は、図５、図６で説明した導電層１７の層方向へ電流が流れる領域の断面積を狭く形成した半導体スナバ２００を示している。この場合、断面積を狭くした分、同じ抵抗２２０を設計するにおいても、層方向の長さを短く設定することができる。
【００７１】
図１７、図１８は、図５、図６、図１５、図１６で説明した導電層１７の層方向へ電流が流れる領域を絶縁層１６の側壁部に沿うように形成した半導体スナバ２００を示している。この場合、図５、図６、図１５、図１６と異なり、導電層１７において電流が層方向に流れる領域は、低抵抗基板領域１１に対して垂直方向になるため、層方向へ電流が流れる領域を形成しても、半導体スナバの面積は増大しないという利点がある。
【００７２】
なお、図１７、図１８においては、表面電極１３は、導電層１７の層方向の断面と接触するように形成されているが、図１９、図２０に示す半導体スナバ２００のように、導電層１７を絶縁層１６の上部へも形成し、表面電極１３を導電層１７の表面で形成するようにしても良い。
【００７３】
図１９、図２０は、絶縁層１６に複数形成した溝部３５の側壁および底部に沿うように導電層１７を形成し、図１９および図２０中に示すように導電層１７を流れる電流経路が、溝部３５の両側壁および底部に沿うように形成した半導体スナバ２００を示している。このような構成にすると、図１７、図１８で説明した絶縁層１６の側壁のみに導電層１７を形成した場合よりも、側壁を形成する溝部３５の深さを浅くすることができる。具体的には、同じ抵抗２２０を得るためには、溝部３５がひとつの場合では図１７、図１８で説明した場合の１／２倍、溝部３５がふたつの場合では、図１７、図１８で説明した場合の１／４にすることができる。このような場合、溝部を形成するのに必要な絶縁層１６の厚さを薄くすることができるので、絶縁層１６を形成する際の堆積時間を短縮することができ、プロセスを容易にすることができる。
【００７４】
なお、図１９および図２０においては、平坦なＮ＋型の低抵抗基板領域１１上に絶縁層１６を形成し、絶縁層１６の任意の位置に溝部３５を形成しているが、図２１に示すように、低抵抗基板領域１１の所定位置に絶縁層１６を埋め込み、その絶縁層１６上に溝部３５を形成してもかまわない。
【００７５】
図２２、図２３は、図５、図６、図１５、図１６で説明した導電層１７の層方向へ電流が流れる領域の一部が、絶縁層１６を介して、低抵抗基板領域１１の垂直方向へ多層に形成されている半導体スナバ２００を示している。尚、導電層１７の各層の端部同士は、垂直方向に細く延びる導電層１７によって接続されている。このような構成にすると、図５、図６で説明した場合よりも、層方向へ電流が流れる領域が形成される低抵抗基板領域１１の面積を削減することができる。すなわち、低抵抗基板領域１１の面積を縮小することができ、基板コストを削減することができる。具体的には、同じ抵抗２２０を得るために必要な層方向へ電流が流れる領域が形成される低抵抗基板領域１１の面積は、二層の場合だと図５、図６で説明した場合における面積の約１／２倍、三層の場合だと、図５、図６で説明した場合の１／３にすることができる。
【００７６】
なお、図２２、図２３においては、導電層１７が五層の場合を示しているが、図２４に示す半導体スナバ２００のように二層の場合でも良い。少なくとも絶縁膜を介して二層以上になっている導電層１７が形成されていれば、層方向へ電流が流れる領域が形成される低抵抗基板領域１１の面積削減の効果を得ることができる。
【００７７】
図２５、図２６は、絶縁層１６上において、層方向へ電流が流れる電流経路の一部が蛇行するように形成されている半導体スナバ２００を示している。
【００７８】
このような構成にした場合、図１５、図１６で説明した構造に対して、さらに層方向へ電流が流れる領域が形成される低抵抗基板領域１１の面積を削減することができることに加えて、層方向へ電流が流れる電流経路を、低抵抗基板領域１１の水平方向へ広範囲に形成することが可能なので、放熱効率の向上するという効果も併せ持っている。
【００７９】
図２７、図２８は、図１５および図１６で説明した導電層１７上へ、導電層１７を構成する多結晶シリコンより熱伝導率が高い放熱材料であるダイヤモンドからなる放熱領域３６を形成した半導体スナバ２００を示している。
【００８０】
このような構成にした場合、半導体スナバに振動電流が流れる際に、抵抗２２０、すなわち導電層１７で発生する熱エネルギーをより効率よく放熱することができる。
【００８１】
より具体的に説明するために、導電層１７に電流Ｉが流れた場合を想定する。
【００８２】
導電層１７においては、導電層１７の抵抗２２０に電流Ｉの二乗との積に相当する熱エネルギーが発生する。ここで、導電層１７と接した放熱領域３６は多結晶シリコンよりも熱伝導率が高いダイヤモンドからなるため、導電層１７で発生した熱エネルギーは、導電層１７から放熱領域３６へと拡がる。すなわち、図２７、図２８の構造において、放熱領域３６はヒートスプレッダとして機能する効果がある。
【００８３】
なお、放熱領域３６を構成する熱伝導材料は、ダイヤモンド以外にも、炭化珪素や窒化アルミニウム、銀、銅、アルミニウムなどの多結晶シリコンより熱伝導率が高い熱伝導材料であればいずれを用いてもかまわないが、図２７、図２８に示す構成においては、導電層１７に電流が流れる際に、導電層１７により形成される抵抗２２０の値が設計値に対して変化しないように、放熱領域３６には殆ど電流が流れないようになっていることが好ましい。
【００８４】
また、放熱領域３６の表面積は、放熱領域３６と導電層１７とが接する領域の面積よりも大きい方が、ヒートスプレッダとしての機能をより効果的に用いることができる。
【００８５】
図２９および図３０は、図２７および図２８で説明した放熱領域３６と導電層１７との間に絶縁層１６が挟まれている半導体スナバ２００を示している。
【００８６】
このような構成にした場合、図２７および図２８で説明した効果に加えて、放熱領域３６と導電層１７とは絶縁層１６によって絶縁されているため、導電層１７に電流が流れる際に、放熱領域３６には殆ど電流が流れない。そのため、設計精度の高い抵抗２２０を有する半導体スナバを実現することができる。
【００８７】
以上、本実施形態においては、半導体スナバ２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば窒化シリコンや窒化アルミやアルミナなどの絶縁基板材料を基板領域としていてももちろん良い。図３１は一例として窒化シリコンからなる絶縁基板１８上に誘電領域１２および絶縁層１６、導電層１７を形成した場合を示している。このように、基板材料がシリコン等の半導体基体からならなくても、図３に示すようにチップ材料として半導体チップと同等に扱えて実装できる構成であればどのような構成でも良い。また、図３１においては、絶縁基板１８と誘電領域１２とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
【００８８】
また、スナバ回路を半導体チップ上に形成した場合を説明してきたが、本発明の最低限度の特徴を得るためには、スナバ回路の形成場所は特に限定されない。例えば図７に示すような電力変換装置において、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードと並列接続されるように、少なくともキャパシタ容量並びに抵抗からなるスナバ装置とが構成されていれば、スナバ装置の形状・構成・接続方法はどのようなものでも良い。
【００８９】
例えば、還流ダイオード１００に対して外付けのキャパシタ２１０と抵抗２２０で構成されたスナバ回路を形成していても良いし、例えば図７に示すような回路構成にて、スイッチング素子Ｄの駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。
【００９０】
また、図３２および図３３はスナバ回路に用いるキャパシタ２１０の容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ２１０に流れる過渡電流による損失の増加しろとの関係について回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオード１００のキャパシタ容量Ｃ０と還流ダイオード１００に並列接続されたスナバ回路のキャパシタ２１０の容量Ｃと抵抗２２０の抵抗値Ｒとで構成された簡単な回路で計算できる。本計算では、スナバ回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗２２０の抵抗値＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図３３の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図３２から、Ｃ/Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、図３３の右軸に示すように、スナバ回路に形成するキャパシタ２１０の容量Ｃによって、過渡動作時にはキャパシタ２１０の容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ２１０の容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。
【００９１】
このことから、本実施形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ容量Ｃ０の大きさに比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施形態で説明したどの実施例においても得ることができる。
【００９２】
（第２実施形態）
図３４〜図３６及び図４、図５、図６を用いて、本発明における半導体装置１０の第２実施形態を説明する。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００９３】
図３４は、図１に対応する第２実施形態を説明する回路図である。図３５は、図３に対応する図３４の回路図の一例として具体化した半導体チップの実装図である。図３６は、図３５の実装図に用いられているスイッチング素子の断面構造図である。
【００９４】
（半導体装置の回路構成）
図３４に示すように、本実施形態における半導体装置１０は、第１実施形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、キャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ２００と、スイッチング素子６００とを備えている。還流ダイオード１００と、半導体スナバ２００と、スイッチング素子６００は、それぞれエミッタ端子３０１並びにコレクタ端子４０１に接続するように、並列接続されている。
【００９５】
本実施形態では、還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが別の半導体チップとして形成した場合について説明する。半導体スナバ２００の構成並びに還流ダイオード１００の構成は、第１実施形態と同じ構成とした場合について説明する。スイッチング素子６００に関しては、シリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、本実施形態では、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。
【００９６】
（半導体装置の実装構造）
図３５は、図３４で示した還流ダイオード１００と、半導体スナバ２００と、スイッチング素子６００とを有する半導体装置１０についての具体的な実装図である。
【００９７】
図３５においては、図３と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、半導体スナバ２００、さらにはスイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が、半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００、半導体スナバ２００及びスイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、アルミワイヤやアルミリボンなどの金属配線３２０、３３０、３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。さらに、本実施形態においては、スイッチング素子６００のゲート端子から金属配線７１０を介して、ゲート側金属膜７００に接続された構成となっている。
【００９８】
スイッチング素子６００、還流ダイオード１００および半導体スナバ２００を構成するそれぞれの半導体チップを示したのが、それぞれ図３６、図４、図５、図６に示す斜投影図及び断面構造図である。
【００９９】
（スイッチング素子の構造）
図３６に示すように、スイッチング素子６００は、ＩＧＢＴの構成を有する。シリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料を用いたスイッチング素子６００で説明する。基板領域２１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、Ｎ型の不純物密度が１０13ｃｍ-3〜１０16ｃｍ-3、厚みが数１０μｍ〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。本実施形態では、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域と２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくても良い。
【０１００】
ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらに、ウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２６を介して、Ｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するようにアルミ材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、シリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【０１０１】
（還流ダイオードの構造）
図４に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は第１実施形態で説明したものと同様とする。
【０１０２】
（半導体スナバの構造）
図５、図６に示す半導体スナバ２００については、基本的な構成は第１実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮したキャパシタ２１０の設定と基板領域１１による抵抗２２０の設定が望ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列されたスイッチング素子６００は必ず遮断状態にあるため、半導体スナバ２００のキャパシタ２１０及び抵抗２２０の設定は、第１実施形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、抵抗率が数ｍΩｃｍ〜数１００Ωｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタ２１０の容量Ｃについても、必要耐圧を最低限満たすようにして、必要な容量Ｃが得られるように、誘電領域１２の厚みや面積を変えることで対応可能である。本実施形態においては、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本実施形態においては、還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【０１０３】
スイッチング素子６００が並列に接続された本実施形態においても、還流ダイオード１００としてショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって電流・電圧の振動現象が発生する。従来では、バイポーラ動作のダイオードの振動低減用のスナバ回路として用いられるメイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する技術が用いていた。本実施形態では、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を還流ダイオード１００に並列接続することで、容易にかつ効果的に振動現象を抑制できる。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタ２１０と抵抗２２０を容易に設定することができる。
【０１０４】
（動作）
次に、本実施形態の動作について詳しく説明する。
【０１０５】
本実施形態で説明する半導体装置１０の構成は、電力エネルギーの変換手段の１つとして一般的な図３７に示すような３相交流モータを動かす所謂インバータや、図３８に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。図３７に示すインバータにおいては、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｅと受動素子Ｂと、下アームを形成する並列接続されたスイッチング素子Ｇと受動素子Ｆとを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。本発明の半導体装置１０の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図３７中の３相のうちの１相の動作を用いて半導体装置１０の動作を説明することとし、さらに、一例として下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。
【０１０６】
まず、スイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
【０１０７】
まず、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるショットキーバリアダイオード（図４）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図５、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２が電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【０１０８】
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図３６に示すスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図４に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図５、図６に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１０９】
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【０１１０】
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
【０１１１】
図３７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
【０１１２】
まず、下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図４に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れる。また、図５、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ２００の誘電領域１２のキャパシタ容量の充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
【０１１３】
そして、スイッチング素子Ｇの電圧上昇後、電流は所定の速度で遮断する。このとき、本実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
【０１１４】
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図４に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
【０１１５】
また、図５、図６に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本実施形態では、誘電領域１２のキャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断時に形成される空乏容量と同程度と非常に小容量である。これにより、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子Ｅについても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のＰＮ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタ２１０としての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００およびスイッチング素子６００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
【０１１６】
本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。
【０１１７】
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
【０１１８】
図３７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれる。このため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図４に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図５、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。
【０１１９】
この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
【０１２０】
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図４に示すように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【０１２１】
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ並びに下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【０１２２】
本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１２３】
さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子６００および半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の大きさと基板領域１１の抵抗２２０成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
【０１２４】
第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｇのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
【０１２５】
第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ２１０並びに抵抗２２０が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
【０１２６】
第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【０１２７】
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができる。
【０１２８】
本発明においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【０１２９】
第１の効果は、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【０１３０】
第２の効果は、図３５に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００及びスイッチング素子６００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオード１００に流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【０１３１】
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタ２１０とメタルクラッド抵抗などからなる抵抗２２０とを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗２２０により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【０１３２】
さらに、本実施形態の構成では、還流ダイオード１００に流れる電流経路で発生する損失に比べて、半導体スナバ２００では大幅に小さい損失しか発生しない。このため、従来ダイオードに流れる経路にしか設置できなかった半導体スナバ２００を熱的な容量の小さいゲート駆動回路に設置することができる。このように、半導体スナバ２００をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。
【０１３３】
さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【０１３４】
また、第１実施形態のように、半導体スナバ２００の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【０１３５】
また、第１実施形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
【０１３６】
なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、本実施形態においても、半導体スナバ２００の構成を、第１実施形態で説明した図９に対応する抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタ２１０と抵抗２２０を少なくとも有するように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
【０１３７】
また、実装形態についても、第１実施形態と同様に、図１０に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本実施形態においては、還流ダイオード１００と半導体スナバ２００及びスイッチング素子６００とがそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、第１の実施形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。
【０１３８】
また、第２実施形態においても、上述した第１実施形態と同様の効果を奏することができる。
【０１３９】
（変形例）
また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図５、図６を用いて説明していたが、第１実施形態と同様に、図１１〜図２６に示すように、キャパシタ２１０（図１１〜図１４）並びに導電層１７による抵抗２２０（図１５〜図２６）を別の構成で形成していてももちろん良い。
【０１４０】
また、本実施形態においても、半導体スナバ２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、図３１に示すように、窒化シリコンや窒化アルミやアルミナなどの絶縁基板材料を基板領域としていてももちろん良い。
【０１４１】
以上、本実施形態では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、本発明の最低限度の特徴を得るためには、スナバ回路の形成場所は特に限定されない。例えば図３７に示すような電力変換装置において、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードおよびスイッチング素子と並列接続されるように、少なくともキャパシタ容量並びに抵抗からなるスナバ装置とが構成されていれば、スナバ装置の形状・構成・接続方法はどのようなものでも良い。
【０１４２】
還流ダイオード１００及びスイッチング素子６００に対して外付けのキャパシタ２１０と抵抗２２０で構成されたスナバ回路を形成していても良いし、例えば図３７に示すような回路構成にて、スイッチング素子Ｇの駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。
【０１４３】
（第３実施形態）
第３実施形態においては、第２実施形態で説明した還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが並列接続された構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図３９は図４に対応する還流ダイオード１００の断面構造図である。図４０は図３６に対応するスイッチング素子６００の断面構造図である。本実施形態においても、第１の実施形態もしくは第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
【０１４４】
（還流ダイオードの構造）
図３９に示すように、還流ダイオード１００は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域４１上にＮ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０１４５】
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてＰ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。
【０１４６】
本実施形態においてはヘテロ半導体領域４３に接するように表面電極４４が形成されている。また、基板領域４１に接するように裏面電極４５が形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４４は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４０２として外部電極と接続をする。このように、図３９に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。
【０１４７】
（スイッチング素子の構造）
図４０に示すように、スイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図４０中、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、Ｎ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が２×１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。本実施形態では基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。
【０１４８】
ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにアルミ材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、シリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴはゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【０１４９】
第３実施形態においても、図３９で示した還流ダイオード１００と図４０で示したスイッチング素子６００とを、図５、図６で示した半導体スナバ２００と共に並列接続して使用している。ここで、スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮した誘電領域１２によるキャパシタ２１０の設定と、導電層１７による抵抗２２０の設定をすることが望ましい。第１実施形態及び第２実施形態と同様に、本実施形態においては、還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように厚みは１μｍとし、キャパシタ２１０の容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【０１５０】
（動作）
次に、本実施形態の動作について、第２実施形態と同様に、図３７に示すインバータの動作に対応させて詳しく説明する。
【０１５１】
まず、図３７中のスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
【０１５２】
まず、下アームの導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さくかつ不純物濃度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
【０１５３】
また、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるヘテロ接合ダイオード（図３９）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図５、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２が、電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【０１５４】
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図４０に示すスイッチング素子６００であるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０３間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図３９に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図５、図６に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１５５】
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アームの両受動素子は第２実施形態と同様の機能を有する。
【０１５６】
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
【０１５７】
図３７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
【０１５８】
まず、下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図３９に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図５、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２００の誘電領域１２のキャパシタ容量の充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
【０１５９】
そして、本実施形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２実施形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子６００自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、本実施形態においては、並列に半導体スナバ２００が形成されているため、効果的に振動現象を緩和することができる。
【０１６０】
すなわち、本実施形態においては、スイッチング素子６００の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタ２１０及び抵抗２２０によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗２２０の抵抗値で寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本実施形態のように、スイッチング素子６００がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。また、スイッチング素子６００がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明においては、スイッチング素子６００においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。
【０１６１】
そして、スイッチング素子Ｇの電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
【０１６２】
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３９に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域２３の不純物濃度や厚みが制限されるのに対して、本実施形態においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【０１６３】
また、図５、図６に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。本実施形態では、誘電領域１２のキャパシタ２１０としての容量が還流ダイオード１００及びスイッチング素子６００に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Ｅについても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のＰＮ接合が順バイアス状態となるものの内蔵電位が２Ｖ〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタ２１０としての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子Ｅは過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
【０１６４】
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
【０１６５】
図３７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオンするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３９に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図５、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｇのみが導通状態となる。
【０１６６】
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３９に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
【０１６７】
本実施形態では、第１実施形態及び第２実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１６８】
さらに、本実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、本実施形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。本実施形態においては、キャパシタ２１０の大きさを、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。さらに、半導体スナバ２００に流れる電流を基板領域１１の抵抗２２０成分で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
【０１６９】
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。  
【０１７０】
また、本発明の構成のようにスイッチング素子６００もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子６００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【０１７１】
また、半導体スナバ２００を還流ダイオード１００等の半導体チップに近接したゲート駆動回路に形成した場合は、還流ダイオード１００の直近に低インダクタンスで実装することができる。
【０１７２】
また、第３実施形態においても、上述した実施形態と同様の効果を奏することができる。
【０１７３】
（変形例）
このようにスイッチング素子６００はＭＯＳＦＥＴ以外にも例えば図４１及び図４２に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
【０１７４】
図４１に示すスイッチング素子６００には、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成されている。ドリフト領域６２と基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、シリコン酸化膜からなる層間絶縁膜６７が形成されている。
【０１７５】
次に、図４１のスイッチング素子の動作について説明する。図４１のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位が印加されるようにして使用する。
【０１７６】
まず、ゲート電極６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
【０１７７】
次に、遮断状態から導通状態へと切り替えるためゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図４１に示すスイッチング素子においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失をさらに高いレベルで両立することができる。
【０１７８】
次に、本実施形態において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、さらにドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
【０１７９】
また、図４１のスイッチング素子においては、ソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
【０１８０】
ソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図４１のスイッチング素子６００においては、ユニポーラ型の還流ダイオードとしても使用ができる。これにより、還流ダイオード１００を図４１のスイッチング素子６００で共用することができる。すなわち、図４１に示すスイッチング素子６００では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
【０１８１】
以上、図４１においては、ヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、ドリフト領域６２としてＮ型の炭化珪素を、ヘテロ半導体領域６３としてＰ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
【０１８２】
次に、図４２は、スイッチング素子としてＪＦＥＴと呼ばれる接合型のＦＥＴを用いた場合について説明する。
【０１８３】
図４２に示すスイッチング素子６００では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成されている。Ｎ＋型のソース領域７３とＰ型のゲート領域７４がドリフト領域７２に形成されており、ゲート領域７４はゲート電極７５に接続されている。ソース領域７３はソース電極７６に接続されている。基板領域７１はドレイン電極７８に接続されている。なお、符号７７は層間絶縁膜である。
【０１８４】
図４２のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらに、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では、２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、図１１〜図１４などキャパシタ容量としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
【０１８５】
このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
【０１８６】
図４３に示すようなＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の実施例として説明してきた効果を同じように得ることができる。
【０１８７】
図４３に示すＰＮ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図４３に示すように、還流ダイオード１００は、シリコンからなるＮ＋型の基板領域８１上にＮ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、Ｎ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１００μｍのものを用いることができる。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０１８８】
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにＰ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図４３で示した還流ダイオードはＰＮ接合のみで形成されているが、一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。
【０１８９】
図４３に示すＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
【０１９０】
しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図４３に示すダイオードに流れる過渡電流は図４などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、本実施形態のように、半導体スナバ２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、炭化珪素からなるＰＮ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、イオン注入によってＰ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。
【０１９１】
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【０１９２】
なお、図４３に示した還流ダイオード１００は第１実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としても良い。
【０１９３】
さらに、第３実施形態においては、第２実施形態で説明した還流ダイオード１００とスイッチング素子６００が共に異なる組み合わせで説明してきたが、還流ダイオード１００とスイッチング素子６００の組み合わせはどれを組み合わせても良い。すなわち、還流ダイオード１００は第２実施形態で説明したショットキーバリアダイオードを用いて、スイッチング素子６００は第３に実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。また、還流ダイオード１００とスイッチング素子６００とを同一チップ上に形成していても良い。
【０１９４】
以上、本実施形態では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、本発明の最低限度の特徴を得るためには、スナバ回路の形成場所は特に限定されない。図３７に示すような電力変換装置において、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードおよびスイッチング素子と並列接続されるように、少なくともキャパシタ容量並びに抵抗からなるスナバ装置とが構成されていれば、スナバ装置の形状・構成・接続方法はどのようなものでも良い。
【０１９５】
還流ダイオード１００及びスイッチング素子６００に対して外付けのキャパシタ２１０と抵抗２２０で構成されたスナバ回路を形成していても良いし、図３７に示すような回路構成にて、スイッチング素子Ｇの駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。
【０１９６】
また、スイッチング素子６００および還流ダイオード１００の各組み合わせによる効果は上述した場合と同じ効果を得ることができる。いずれの場合においても、本発明の特徴は、上述したように、還流ダイオード１００及び並列接続したスイッチング素子６００に流れる過渡電流が高々ドリフト領域に空乏層が形成される際に発生するキャリアのみであることに着目し、その空乏容量に相応な小さなキャパシタ２１０成分と、発生した小さな過渡電流を消費する小さな抵抗２２０を並列接続することで、過渡損失と導通損失を低減する性能と振動現象を抑制できる点である。
【０１９７】
（第４実施形態）
本実施形態においては、第１実施形態の図１に示した回路図において、還流ダイオード１００と半導体スナバ２００が１つのチップ上に形成された場合について例示する。
【０１９８】
図４４は、図３に対応する半導体チップの実装図である。図４５は、図４４の実装図に用いられている半導体チップの断面構造図である。つまり、図４５に示す断面構造図においては還流ダイオード１００と半導体スナバ２００とが形成されている。第４実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１９９】
（半導体装置の実装構造）
図４４に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵還流ダイオード８００のカソード端子４００側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード８００の半導体チップのアノード端子３００側は、例えばアルミワイヤやアルミリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。
【０２００】
（半導体スナバ内蔵還流ダイオードの構造）
半導体スナバ内蔵還流ダイオード８００を構成する半導体チップの断面構造を示したのが、それぞれ図４５に示す断面構造図である。
【０２０１】
図４５に示すように、半導体スナバ内蔵還流ダイオード８００は、右側の破線によって囲まれた還流ダイオード１００の部分と、左側の破線によって囲まれた箇所の半導体スナバ２００の部分で構成されている。
【０２０２】
まず、還流ダイオード１００の部分は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態においても、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１のみで形成された基板を使用しても良く、反対に多層の基板を使用しても良い。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０２０３】
図４５中の右側の破線によって囲まれた還流ダイオード１００の部分には、ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が形成されている。さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されている。ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げることができる。裏面電極４はカソード端子４００として外部電極と接続される。このように、図４５に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。さらに、図４５においては、ドリフト領域２と表面電極３との接合面の端部に、ドリフト領域２と表面電極３とそれぞれ接するように、シリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、チップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図４５に一例としてフィールド絶縁膜５の端部の形状として、表面電極３と接する部分が直角の場合を示しているが（図４５θ参照）、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜５が形成される外周端部の構成として、図４６に示すように、ドリフト領域２中の表面電極３とフィールド絶縁膜５とが接する部分に、Ｐ型の電界緩和領域７を形成しても良い。さらに、図４６の構成に加えて、電界緩和領域７の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２０４】
次に、図４５中の左側の破線によって囲まれた箇所の半導体スナバ２００の部分について構成を説明する。
【０２０５】
還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域上に、絶縁物質からなる絶縁層１６が形成されている。フィールド絶縁膜５の上面および絶縁層１６の側面に多結晶シリコンからなる導電層１７が形成されている。さらに、絶縁層１６と対向する導電層１７の表層の一部に接するように表面電極３が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。つまり、本実施形態における半導体スナバ２００は、導電層１７は、抵抗２２０として機能し、フィールド絶縁膜５はキャパシタ２１０として機能する。
【０２０６】
フィールド絶縁膜５は、必要な耐圧並びに必要なキャパシタ２１０の容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタ２１０の容量については、還流ダイオード１００が、遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本実施形態においては、還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように厚みは１μｍとし、キャパシタ２１０の容量が還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良い。更に、フィールド絶縁膜５は、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、より良い。そのような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の単位面積当たりの静電容量は約３．４μＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の単位面積当たりの静電容量は６．６ｐＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となりより少ない面積にすることができる。また、誘電領域は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。Ｓｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
【０２０７】
なお、絶縁層１６を構成する絶縁物質の種類、および厚さについては、絶縁層１６が形成する容量が、フィールド絶縁膜５のスナバのキャパシタとして機能する領域の容量に対して十分小さくなる物質、膜厚であれば、いずれの物質や膜厚を用いても良い。
【０２０８】
また、導電層１７の抵抗２２０の抵抗値Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
【０２０９】
なお、図４５に示した半導体スナバ２００においては、導電層１７上に形成された表面電極３の位置が、基板領域１の垂直方向において、フィールド絶縁膜５と導電層１７が接触する領域から基板領域１の水平方向にずれるように配置されている。還流ダイオード１００からの振動電流が、このような構造を有する半導体スナバに流れた場合、裏面電極４からフィールド絶縁膜５を経て導電層１７に流れ込む電流、もしくは表面電極３から導電層１７を経てフィールド絶縁膜５へと流れ込む電流は、いずれも導電層１７の膜厚方向以外の方向、すなわち導電層１７の層方向へ流れることになる。従って、抵抗２２０の一部は、導電層１７の膜厚方向の抵抗成分ではなく、層方向の抵抗成分で構成されるようになる。
【０２１０】
本実施形態では、第１実施形態及び第２実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０２１１】
また、本実施形態においては、第１実施形態に対応する還流ダイオード１００と半導体スナバ２００のみが並列接続している場合で例示してきたが、第２実施形態及び第３実施形態で示したようなスイッチング素子６００が並列接続されるような回路においても同様に本発明の効果を発揮することができる。
【０２１２】
さらに、本実施形態においては、還流ダイオード１００と半導体スナバ２００が支持基体としての基板領域１及びドリフト領域２を共用し、かつ、電極材として表面電極３及び裏面電極４を共用している。さらに、還流ダイオード１００の電解緩和機能として働くフィールド絶縁膜５もキャパシタ２１０の機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード１００及び半導体スナバ２００の表面電極３が共通の電極となり、第１の実施形態では金属配線３２０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、還流ダイオード１００における振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。さらに、本実施形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第１の実施形態から第３の実施形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費するべく抵抗２２０成分で発熱する。一方、還流ダイオード１００においては、ターンオンおよびターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード１００が最も発熱するのが定常の導通時となる。つまり、還流ダイオード１００と半導体スナバ２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
【０２１３】
以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【０２１４】
また、第４実施形態においても、上述した実施形態と同様の効果を奏することができる。
【０２１５】
（変形例）
なお、図４５、図４６においては、表面電極３が半導体スナバ２００と還流ダイオード１００とで別々に形成されているが、図４７に示すように表面電極３が一体化されていてもかまわない。
【０２１６】
また、図４５、図４６においては、半導体スナバ２００として図１７、図１８で説明した構造を有するものを内蔵した場合を示しているが、図４８〜図５０に示すように図１９、図２０や図２２、図２３または図２５、図２６に示した構造を有する半導体スナバ２００を内蔵した場合においても、第１〜第３実施形態で得られる効果に加えて、１チップ化した場合における効果を得ることができる。
【０２１７】
以上、図４５〜図５０では還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、例えば第３の実施形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図５１は図４５に対応する断面図である。
【０２１８】
図５１中、基板領域４１、ドリフト領域４２、ヘテロ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６がドリフト領域４２とヘテロ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロ半導体領域４３とそれぞれ接するように形成されている。さらに、フィールド絶縁膜４６の所定領域上に、絶縁物質からなる絶縁層１６が形成されている。フィールド絶縁膜４６の上面および絶縁層１６の側面に多結晶シリコンからなる導電層１７が形成されている。さらに、絶縁層１６と対向する導電層１７の表層の一部に接するように表面電極３が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。図５１においても図４５と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図４６のようにＰ型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２１９】
また、図５１に示す半導体スナバ内蔵還流ダイオード８００の動作においては、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。さらに、図５１の特徴としては、導電層１７を還流ダイオード１００のヘテロ半導体領域４３と同一材料で形成している点にある。このような構成することによって、還流ダイオード１００としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程をさらに簡略化し、低コストで実現することができる。
【０２２０】
他にも図５２、図５３に示すような構成で、還流ダイオード１００と半導体スナバ２００とを１チップ化することができる。
【０２２１】
図５２は、図４５に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図４３で示したユニポーラ動作と同等の動作を有するＰＮ接合ダイオードを構成した点が異なっている。本実施形態においても、図４５と同様に、１チップ化が容易に実現でき、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【０２２２】
図５３は図５２に対して、半導体スナバ２００のキャパシタ容量Ｃ成分の一部を反対導電型領域８９とドリフト領域８２との間に形成されるＰＮ接合で構成している点が異なっている。本実施形態は、基板領域８１とドリフト領域８２からなる半導体基材を用いて、還流ダイオード１００として働く反対導電型領域８３と半導体スナバ２００として働く反対導電型領域８９とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。なお、本実施形態では半導体スナバ２００のキャパシタ容量成分の構成として、反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるＰＮ接合の空乏容量と、フィールド絶縁膜８６による容量とが直列に接続した容量の場合を例示しているが、ＰＮ接合容量のみの構成としても良い。
【０２２３】
なお、図５１〜図５３においても、表面電極が半導体スナバ２００と還流ダイオード１００とで別々に形成されているが、図４７に示すように表面電極３が一体化されていてもかまわない。
【０２２４】
また、図５１〜図５３においても、半導体スナバ２００として図１７、図１８で説明した構造を有するものを内蔵した場合を示しているが、図１９、図２０、図２２、図２３または図２５、図２６に示した構造を有する半導体スナバ２００を内蔵していても、もちろんかまわない。
【０２２５】
さらに、第１実施形態において図２７、図２８で説明したように、第４実施形態においても、熱電材料から構成される放熱領域３６を導電層１７上に形成しても良い。
【０２２６】
図５４、図５５は、図５０で説明した導電層１７に直接ダイヤモンドからなる放熱領域３６を形成したものである。
【０２２７】
半導体スナバ２００における表面電極３は紙面奥行方向にてアノード端子３００と接続されている。
【０２２８】
この様な構成にすると、第１実施形態において説明した放熱領域３６の効果と、還流ダイオード１００と半導体スナバ２００とを１チップ化したことによる効果の両方を得ることができる。
【０２２９】
なお、図５４、図５５においては放熱領域３６が、導電層１７に直接するように形成されている場合を例にしているが、第１実施形態において図２９、図３０で説明したように絶縁層１６を介して、導電層１７と接するように放熱領域３６を形成してもかまわない。
【０２３０】
（第５実施形態）
本実施形態においては、第２実施形態の図３４に示した回路図において、スイッチング素子６００と半導体スナバ２００が１つのチップ上に形成された場合について例示する。
【０２３１】
図５６は図３５に対応する半導体チップの実装図である。図５７は図３６の実装図に用いられている半導体チップの断面構造図である。つまり、図５７に示す断面構造図においてはスイッチング素子６００と半導体スナバ２００とが形成されている。本実施形態においては、第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０２３２】
（半導体装置の実装構造）
図５６に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵スイッチング素子９００のコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子９００の半導体チップのエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。
【０２３３】
（半導体スナバ内蔵スイッチング素子の構造）
また半導体スナバ内蔵スイッチング素子９００を構成する半導体チップの断面構造を示したのが図５７に示す断面構造図である。
【０２３４】
図５７に示すように、半導体スナバ内蔵スイッチング素子９００は、右側の破線によって囲まれた箇所のスイッチング素子６００の部分と、左側の破線によって囲まれた箇所の半導体スナバ２００の部分で構成されている。
【０２３５】
まず、スイッチング素子６００の部分は、一般的なＩＧＢＴの構成を示している。シリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料で構成されている。ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらにウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２６を介して、例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミ材料からなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【０２３６】
さらに、図５７においては、ドリフト領域２３もしくはウェル領域２４の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図５７には、フィールド絶縁膜３１の端部の形状として、表面電極３と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２３７】
次に、図５７中の左側の破線によって囲まれた箇所の半導体スナバ２００の部分について構成を説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、スイッチング素子６００のゲート絶縁膜２６や層間絶縁膜（図示なし）などを形成する際に形成される絶縁膜３２を介して、もしくはフィールド絶縁膜３１に直接するように、絶縁物質からなる絶縁層１６が形成されている。
【０２３８】
フィールド絶縁膜３１の所定領域には、スイッチング素子６００のゲート絶縁膜２６や層間絶縁膜（図示なし）などを形成する際に、絶縁膜３２が形成される。絶縁層１６の所定領域には、絶縁膜３２を介して、多結晶シリコンからなる導電層１７が形成されている。なお、本実施形態においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に絶縁層１６や導電層１７が形成されていてももちろん良い。そして、導電層１７に接するように表面電極３が形成され、スイッチング素子６００のエミッタ端子３０１と同電位となっている。つまり、本実施形態における半導体スナバ２００は、導電層１７は抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタ２１０として機能する。
【０２３９】
フィールド絶縁膜３１については、必要な耐圧並びに必要なキャパシタ２１０の容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。また、キャパシタ２１０の容量については、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
【０２４０】
本実施形態においては、例えばスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタ２１０の容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良い。
【０２４１】
また、導電層１７の抵抗２２０の大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
【０２４２】
なお、図５７に示した半導体スナバにおいては、導電層１７上に形成された表面電極３の位置が、基板領域２１の垂直方向において、フィールド絶縁膜３１と導電層１７が接触する領域から基板領域１の水平方向にずれるように配置されている。スイッチング素子６００からの振動電流が、このような構造を有する半導体スナバに流れた場合、コレクタ電極３０からフィールド絶縁膜３１を経て導電層１７に流れ込む電流、もしくはエミッタ電極２８から導電層１７を経てフィールド絶縁膜３１へと流れ込む電流は、いずれも導電層１７の膜厚方向以外の方向、すなわち導電層１７の層方向へ流れることになる。従って、抵抗２２０の一部は、導電層１７の膜厚方向の抵抗成分ではなく、層方向の抵抗成分で構成されるようになる。
【０２４３】
本実施形態では、第１実施形態及び第２実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０２４４】
さらに、本実施形態においては、スイッチング素子６００と半導体スナバ２００が支持基体としての基板領域２１及びバッファ領域２２及びドリフト領域２３を共用し、かつ、電極材としてエミッタ電極２８及びコレクタ電極３０を共用している。さらに、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタ２１０の機能として共用することができる。さらに、スイッチング素子６００のゲート電極２７として働く多結晶シリコン膜を抵抗２２０として導電層１７と同様に作成することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子６００及び半導体スナバ２００のエミッタ電極２８が共通の電極となり、第２実施形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象をさらに低減することができる。さらに、本実施形態を例えば図３７に示すようなインバータ回路に用いた場合には、スイッチング素子６００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第２の実施形態から第３の実施形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗２２０で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、発熱による導電層１７の高集積化が期待できる。
【０２４５】
また、第５実施形態においても、上述した実施形態と同様の効果を奏することができる。
【０２４６】
（変形例）
なお、図５７においては、エミッタ電極２８が半導体スナバ２００とスイッチング素子６００とで別々に形成されているが、図５８に示すようにエミッタ電極２８が一体化されていてもかまわない。
【０２４７】
また、図５７においては、半導体スナバ２００として図１７、図１８で説明した構造を有するものを内蔵した場合を示しているが、図５９、図６０、図６１に示すように図１９〜図３１に示した構造を有する半導体スナバ２００を内蔵した場合においても、第１実施形態で得られる効果に加えて、１チップ化した場合における効果を得ることができる。以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【０２４８】
以上、図５６、図５７ではスイッチング素子６００がＩＧＢＴの場合を説明してきたが、第２実施形態および第３実施形態で説明したさまざまなスイッチング素子６００と１チップ化した場合でも同様に容易に実現することができる。図６２〜図６４はその一例である。
【０２４９】
図６２は、図５７のスイッチング素子６００としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図６２のＭＯＳＦＥＴは、炭化珪素の半導体基体からなる場合を示している。Ｎ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料を用いており、ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。  
【０２５０】
さらに、図６２においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図６２にフィールド絶縁膜３１の端部の形状として、表面電極３と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２５１】
次に、図６２中の左側の破線によって囲まれた箇所の半導体スナバ２００の部分について構成を説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、スイッチング素子６００のゲート絶縁膜５５を形成する際に形成される絶縁膜３２や層間絶縁膜（図示なし）などを介して、もしくはフィールド絶縁膜３１に、直接、絶縁物質からなる絶縁層１６が形成されている。
【０２５２】
フィールド絶縁膜３１の所定領域には、スイッチング素子６００のゲート絶縁膜５５や層間絶縁膜（図示なし）などを形成する際に形成される絶縁膜３２を介して、絶縁層１６の所定領域には直接して、多結晶シリコンからなる導電層１７が形成されている。なお、本実施形態においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に導電層１７が形成されていてももちろん良い。そして、導電層１７に接するようにソース電極５７が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、本実施形態における半導体スナバ２００は、導電層１７は抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタ２１０として機能する。導電層１７は、必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
【０２５３】
フィールド絶縁膜３１については、必要な耐圧並びに必要なキャパシタ２１０の容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。また、キャパシタ２１０の容量については、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
【０２５４】
本実施形態においては、例えばスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタ２１０の容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良い。
【０２５５】
また、導電層１７の抵抗２２０の大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
【０２５６】
なお、図６２に示した半導体スナバにおいては、導電層１７上に形成された表面電極３の位置が、基板領域５１の垂直方向において、フィールド絶縁膜３１と導電層１７が接触する領域から基板領域５１の水平方向にずれるように配置されている。スイッチング素子６００からの振動電流が、このような構造を有する半導体スナバに流れた場合、ドレイン電極５９からフィールド絶縁膜３１を経て導電層１７に流れ込む電流、もしくはソース電極５７から導電層１７を経てフィールド絶縁膜３１へと流れ込む電流は、いずれも導電層１７の膜厚方向以外の方向、すなわち導電層１７の層方向へ流れることになる。従って、抵抗２２０の一部は、導電層１７の膜厚方向の抵抗成分ではなく、層方向の抵抗成分で構成されるようになる。
【０２５７】
半導体スナバ２００の抵抗２２０に導電層１７の層方向における抵抗成分を利用する利点としては、導電層１７の膜厚を変えることなく抵抗２２０を制御できる点が挙げられる。
【０２５８】
具体的には、抵抗２２０を大きくするために導電層１７の膜厚を厚く形成しようとした場合、堆積時間の増大に伴い、プロセスコストが増加するが、層方向の抵抗成分を利用して抵抗２２０を大きくしようとする場合においては、層方向の距離のみで容易に制御が可能であるため、導電層１７の膜厚を厚く形成する必要がない。そのため、プロセスコストの低減を図ることができるという効果がある。
【０２５９】
図６２の動作については、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。さらに、図６２の特徴としては、図５７と同様に、導電層１７をスイッチング素子６００のゲート電極５６と同一材料で形成している点にある。このような構成することによって、スイッチング素子６００としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程をさらに簡略化し、低コストで実現することができる。
【０２６０】
図６３は、図５７のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図４１で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
【０２６１】
図６３に示すように、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成されている。ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。
【０２６２】
さらに、図６３においては、ドリフト領域６２の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部の電界集中を緩和するために用いられる構造である。本実施形態においては、図６３に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２６３】
次に、図６３中の左側の破線によって囲まれた箇所の半導体スナバ２００の部分について構成を説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、絶縁物質からなる絶縁層１６が形成されている。フィールド絶縁膜３１および絶縁層１６の所定領域には、多結晶シリコンからなる導電層１７が形成されている。そして、導電層１７に接するようにソース電極６６が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、本実施形態における半導体スナバ２００は、導電層１７は抵抗２２０として機能し、フィールド絶縁膜３１はキャパシタ２１０として機能する。
【０２６４】
なお、図６３に示した半導体スナバにおいては、導電層１７上に形成されたソース電極６６の位置が、基板領域６１の垂直方向において、フィールド絶縁膜３１と導電層１７が接触する領域から基板領域６１の水平方向にずれるように配置されている。スイッチング素子６００からの振動電流が、このような構造を有する半導体スナバに流れた場合、ソース電極６６からフィールド絶縁膜３１を経て導電層１７に流れ込む電流、もしくはドレイン電極６８から導電層１７を経てフィールド絶縁膜３１へと流れ込む電流は、いずれも導電層１７の膜厚方向以外の方向、すなわち導電層１７の層方向へ流れることになる。従って、抵抗２２０の一部は、導電層１７の膜厚方向の抵抗成分ではなく、層方向の抵抗成分で構成されるようになる。
【０２６５】
半導体スナバ２００の抵抗２２０に導電層１７の層方向における抵抗成分を利用する利点としては、導電層１７の膜厚を変えることなく抵抗２２０を制御できる点が挙げられる。
【０２６６】
具体的には、抵抗２２０を大きくするために導電層１７の膜厚を厚く形成しようとした場合、堆積時間の増大に伴い、プロセスコストが増加するが、層方向の抵抗成分を利用して抵抗２２０を大きくしようとする場合においては、層方向の距離のみで容易に制御が可能であるため、導電層１７の膜厚を厚く形成する必要がない。そのため、プロセスコストの低減を図ることができるという効果がある。
【０２６７】
図６３の動作については、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。さらに、図６３の特徴としては、導電層１７をスイッチング素子６００のヘテロ半導体領域６３と同一材料で形成している点にある。また、図５７のスイッチング素子６００の場合と同じように、導電層１７をスイッチング素子６００のゲート電極６５と同一材料でも形成できる。
【０２６８】
さらに、第３実施形態で説明したように、本実施形態においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオード１００についても図６３で示した半導体装置１０で共用することができる。すなわち、本実施形態においては、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ２００とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【０２６９】
図６４は、図５７のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図４２で示したＪＦＥＴを用いた場合を示している。図６４中、例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成され、Ｎ＋型のソース領域７３とＰ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。
【０２７０】
さらに、図６４においては、ドリフト領域７２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。本実施形態においては、図６４に一例としてフィールド絶縁膜３１の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ゲート領域７４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２７１】
次に図６４中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００の絶縁膜７７を形成する際に形成される絶縁膜３２や層間絶縁膜（図示なし）などを介して、多結晶シリコンからなる導電層１７が形成されている。なお、本実施形態においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に導電層１７が形成されていてももちろん良い。そして、導電層１７に接するようにソース電極７６が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、本実施形態における半導体スナバ２００は、導電層１７は抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタ２１０として機能する。導電層１７は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
【０２７２】
図６４の動作については、第３の実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。
【０２７３】
以上、スイッチング素子６００と半導体スナバ２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ２００の抵抗成分としては、多結晶シリコンからなる導電層１７以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ２００のキャパシタ２１０の容量としても、シリコン酸化膜からなるフィールド絶縁膜３１以外にも、ＰＮ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象をさらに抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【０２７４】
なお、図６２〜図６４においても、表面電極３が半導体スナバ２００とスイッチング素子６００とで別々に形成されているが、図５８に示すように表面電極が一体化されていてもかまわない。
【０２７５】
また、図６２〜図６４においても、半導体スナバ２００として図１７、図１８で説明した構造を有するものを内蔵した場合を示しているが、図１９〜図３１に示した構造を有する半導体スナバ２００を内蔵していても、もちろんかまわない。
【０２７６】
以上、第１〜第５実施形態を通して、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【０２７７】
また、全ての実施形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００および還流ダイオード１００のドリフト領域としてＮ型の場合で説明してきたが、Ｐ型で構成されていてももちろん良い。
【０２７８】
また、本発明の半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図３８に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【０２７９】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものであり、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【符号の説明】
【０２８０】
１０   半導体装置
１１   低抵抗基板領域
１２   誘電領域
１３   表面電極
１４   裏面電極
１６   絶縁層
１７   導電層
１８   絶縁基板
３５   溝部
３６   放熱領域
１００ 還流ダイオード
２００ 半導体スナバ
２１０ キャパシタ
２２０ 抵抗
６００ スイッチング素子
８００ 半導体スナバ内蔵還流ダイオード
９００ 半導体スナバ内蔵スイッチング素子
３７   ショットキー電極
４３   ヘテロ半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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