(57)【要約】      （修正有）【課題】回路規模を小さくできるサージ検出回路を提供する。【解決手段】サージを入力される電源端子１０及び接地端子１１と、前記サージに基づき、パルス信号を出力する出力端子１２と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子１３と、前記不揮発性メモリ素子のドレイン電圧及び基準電圧に基づき、前記パルス信号を出力するコンパレータ１６と、を備える。【選択図】図１
2010043943.tif 000002
【特許請求の範囲】
【請求項１】
サージ検出回路において、
サージを入力される電源端子及び接地端子と、
前記サージに基づき、パルス信号を出力する出力端子と、
前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、
前記不揮発性メモリ素子のドレイン電圧及び基準電圧に基づき、前記パルス信号を出力するコンパレータと、
を備えることを特徴とするサージ検出回路。
【請求項２】
サージ検出回路において、
サージを入力される電源端子及び接地端子と、
前記サージに基づき、出力電流を出力する出力端子と、
前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、
前記不揮発性メモリ素子のドレイン電圧に基づき、前記出力電流を出力するカレントミラー回路と、
を備えることを特徴とするサージ検出回路。
【請求項３】
サージ検出回路において、
サージを入力される電源端子及び接地端子と、
前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、
を備えることを特徴とするサージ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ検出回路に関する。
【背景技術】
【０００２】
従来におけるサージを検出する技術について説明する。図７は、従来におけるサージを検出する技術を示すブロック図である。
【０００３】
ハイパスフィルタ９０はサージを通過させる。全波整流回路９１はサージを全波整流する。コンパレータ９２は全波整流回路９１の出力電圧と基準電圧とを比較し、全波整流回路９１の出力電圧が基準電圧よりも高くなると、コンパレータ９２はパルス信号を出力する（例えば、特許文献１参照）。
【特許文献１】特開２００５−３２１２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の技術では、ハイパスフィルタ及び全波整流回路が設けられるので、その分、回路規模が大きくなってしまう。
【０００５】
本発明は、上記課題に鑑みてなされ、回路規模を小さくできるサージ検出回路を提供する。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するため、サージ検出回路において、サージを入力される電源端子及び接地端子と、前記サージに基づき、パルス信号を出力する出力端子と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、前記不揮発性メモリ素子のドレイン電圧及び基準電圧に基づき、前記パルス信号を出力するコンパレータと、を備えることを特徴とするサージ検出回路を提供する。
【０００７】
また、本発明は、サージ検出回路において、サージを入力される電源端子及び接地端子と、前記サージに基づき、出力電流を出力する出力端子と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、前記不揮発性メモリ素子のドレイン電圧に基づき、前記出力電流を出力するカレントミラー回路と、を備えることを特徴とするサージ検出回路を提供する。
【０００８】
また、本発明は、サージ検出回路において、サージを入力される電源端子及び接地端子と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、を備えることを特徴とするサージ検出回路を提供する。
【発明の効果】
【０００９】
本発明では、サージ検出回路は、Ｐ型不揮発性メモリ素子のみによってサージを認識するので、回路規模を小さくできる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
＜第一及び第二実施形態＞
まず、サージ検出回路の構成について説明する。図１は、第一実施形態のサージ検出回路を示す回路図である。図２は、第二実施形態のサージ検出回路を示す回路図である。
【００１２】
［要素］サージ検出回路は、Ｐ型不揮発性メモリ素子１３、ダイオード１４、基準電圧回路１５及びコンパレータ１６を備える。
【００１３】
また、サージ検出回路は、電源端子１０、接地端子１１及び出力端子１２を備える。
【００１４】
［要素の接続状況］Ｐ型不揮発性メモリ素子１３は、ソースを電源端子１０に接続され、ドレインをコンパレータ１６の非反転入力端子に接続される。ダイオード１４は、アノードを接地端子１１に接続され、カソードをコンパレータ１６の非反転入力端子に接続される。コンパレータ１６は、反転入力端子を基準電圧回路１５の出力端子に接続され、出力端子を出力端子１２に接続される。
【００１５】
［Ｐ型不揮発性メモリ素子１３の機能］Ｐ型不揮発性メモリ素子１３は、ソース・ドレイン間電圧により、書き込まれる。例えば、Ｐ型不揮発性メモリ素子１３は、Ｐ型ＯＴＰ（ワンタイムプログラマブル）メモリ素子である。
【００１６】
［要素の機能］電源端子１０及び接地端子１１は、サージを入力される。出力端子１２、サージに基づき、パルス信号Ｖｏｕｔを出力する。Ｐ型不揮発性メモリ素子１３は、サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる。コンパレータ１６は、ドレイン電圧Ｖｏｔｐ及び基準電圧Ｖｒｅｆに基づき、パルス信号Ｖｏｕｔを出力する。
【００１７】
次に、サージ検出回路の動作について説明する。
【００１８】
［電源端子１０に正電位側のサージが入力する時の動作］ダイオード１４がブレイクダウンし、Ｐ型不揮発性メモリ素子１３のドレイン電圧が通常時よりも低くなり、電源端子１０から接地端子１１にサージ電流が流れ、このサージ電流によるホットキャリアがＰ型不揮発性メモリ素子１３のフローティングゲートに注入する。すると、Ｐ型不揮発性メモリ素子１３の閾値電圧が低くなり、Ｐ型不揮発性メモリ素子１３はオンしやすくなる。よって、Ｐ型不揮発性メモリ素子１３のソース・ドレイン間電圧が低くなり、ドレイン電圧Ｖｏｔｐが高くなる。ドレイン電圧Ｖｏｔｐが基準電圧Ｖｒｅｆよりも高くなると、パルス信号Ｖｏｕｔはハイになり、サージが検出される。
【００１９】
［電源端子１０に負電位側のサージが入力する時の動作］接地端子１１から電源端子１０にサージ電流が流れる。すると、上記のように、サージが検出される。
【００２０】
［接地端子１１に正電位側のサージが入力する時の動作］接地端子１１から電源端子１０にサージ電流が流れる。すると、上記のように、サージが検出される。
【００２１】
［接地端子１１に負電位側のサージが入力する時の動作］ダイオード１４がブレイクダウンし、Ｐ型不揮発性メモリ素子１３のドレイン電圧が通常時よりも低くなり、電源端子１０から接地端子１１にサージ電流が流れる。すると、上記のように、サージが検出される。
【００２２】
［効果］このようにすると、サージ検出回路は、Ｐ型不揮発性メモリ素子１３のみによってサージを認識するので、回路規模を小さくできる。
【００２３】
なお、ＰＭＯＳトランジスタ１３のドレインと接地端子１１との間に、ダイオード１４が設けられているが、ＮＭＯＳトランジスタ（図示せず）の寄生ダイオードが設けられても良い。
【００２４】
また、図１の第一実施形態では、電源端子１０にＰ型不揮発性メモリ素子１３が設けられ、接地端子１１にダイオード１４が設けられ、Ｐ型不揮発性メモリ素子１３のドレイン及びダイオード１４のカソードがコンパレータ１６の非反転入力端子に接続されている。しかし、図２の第二実施形態のように、接地端子１１にＮ型不揮発性メモリ素子２３が設けられ、電源端子１０にダイオード２４が設けられ、Ｎ型不揮発性メモリ素子２３のドレイン及びダイオード２４のカソードがコンパレータ１６の反転入力端子に接続されても良い。
【００２５】
＜第三及び第四実施形態＞
まず、サージ検出回路の構成について説明する。図３は、第三実施形態のサージ検出回路を示す回路図である。図４は、第四実施形態のサージ検出回路を示す回路図である。
【００２６】
［要素］サージ検出回路は、Ｐ型不揮発性メモリ素子３３及びカレントミラー回路（図示せず）を備える。カレントミラー回路は、ＮＭＯＳトランジスタ３４〜３５を有する。ＮＭＯＳトランジスタ３４は、寄生ダイオード３４ａを有する。
【００２７】
また、サージ検出回路は、電源端子３０、接地端子３１及び出力端子３２を備える。
【００２８】
［要素の接続状況］Ｐ型不揮発性メモリ素子３３は、ソースを電源端子３０に接続され、ドレインをＮＭＯＳトランジスタ３４のゲート及びドレインに接続される。ＮＭＯＳトランジスタ３４は、ソースを接地端子３１に接続される。寄生ダイオード３４ａは、アノードを接地端子３１に接続され、カソードをＰ型不揮発性メモリ素子３３のドレインに接続される。ＮＭＯＳトランジスタ３５は、ゲートをＮＭＯＳトランジスタ３４のゲートに接続され、ソースを接地端子３１に接続され、ドレインを出力端子３２に接続される。
【００２９】
［要素の機能］電源端子３０及び接地端子３１は、サージを入力される。出力端子３２は、サージに基づき、出力電流Ｉｏｕｔを出力する。Ｐ型不揮発性メモリ素子３３は、サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる。カレントミラー回路は、Ｐ型不揮発性メモリ素子３３のドレイン電圧に基づき、出力電流Ｉｏｕｔを出力する。
【００３０】
次に、サージ検出回路の動作について説明する。
【００３１】
［電源端子３０に正電位側のサージが入力する時の動作］寄生ダイオード３４ａがブレイクダウンし、Ｐ型不揮発性メモリ素子３３のドレイン電圧が通常時よりも低くなり、電源端子３０から接地端子３１にサージ電流が流れ、このサージ電流によるホットキャリアがＰ型不揮発性メモリ素子３３のフローティングゲートに注入する。すると、Ｐ型不揮発性メモリ素子３３の閾値電圧が低くなり、Ｐ型不揮発性メモリ素子３３はオンしやすくなる。よって、Ｐ型不揮発性メモリ素子３３のソース・ドレイン間電圧が低くなり、ドレイン電圧Ｖｏｔｐが高くなる。すると、ＮＭＯＳトランジスタ３４のドレイン電流は多くなり、出力電流Ｉｏｕｔも多くなる。出力電流Ｉｏｕｔが所定電流よりも多くなることにより、サージが検出される。
【００３２】
［電源端子３０に負電位側のサージが入力する時の動作］接地端子３１から電源端子３０にサージ電流が流れる。すると、上記のように、サージが検出される。
【００３３】
［接地端子３１に正電位側のサージが入力する時の動作］接地端子３１から電源端子３０にサージ電流が流れる。すると、上記のように、サージが検出される。
【００３４】
［接地端子３１に負電位側のサージが入力する時の動作］寄生ダイオード３４ａがブレイクダウンし、Ｐ型不揮発性メモリ素子３３のドレイン電圧が通常時よりも低くなり、電源端子３０から接地端子３１にサージ電流が流れる。すると、上記のように、サージが検出される。
【００３５】
［効果］このようにすると、サージ検出回路は、Ｐ型不揮発性メモリ素子３３のみによってサージを認識するので、回路規模を小さくできる。
【００３６】
なお、図３の第三実施形態では、電源端子３０にＰ型不揮発性メモリ素子３３が設けられ、接地端子３１にＮＭＯＳトランジスタ３４〜３５によるカレントミラー回路が設けられている。しかし、図４の第四実施形態のように、接地端子３１にＮ型不揮発性メモリ素子４３が設けられ、電源端子３０にＰＭＯＳトランジスタ４４〜４５によるカレントミラー回路が設けられても良い。
【００３７】
＜第五及び第六実施形態＞
まず、サージ検出回路の構成について説明する。図５は、第五実施形態のサージ検出回路を示す回路図である。図６は、第六実施形態のサージ検出回路を示す回路図である。
【００３８】
［要素］サージ検出回路は、Ｐ型不揮発性メモリ素子５３を備える。
【００３９】
また、サージ検出回路は、電源端子５０及び接地端子５１を備える。
【００４０】
［要素の接続状況］Ｐ型不揮発性メモリ素子５３は、ソースを電源端子５０に接続され、ドレインを接地端子５１に接続される。
【００４１】
［要素の機能］電源端子５０及び接地端子５１は、サージを入力される。Ｐ型不揮発性メモリ素子５２は、サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる。
【００４２】
次に、サージ検出回路の動作について説明する。
【００４３】
［電源端子５０に正電位側のサージが入力する時の動作］ここで、例えば、ＩＣにおける、電源端子５０とＰ型不揮発性メモリ素子５３と接地端子５１との電流経路以外の回路の電流経路が動作停止すると、電源端子５０とＰ型不揮発性メモリ素子５３と接地端子５１との電流経路の電流が測定されることができる。
【００４４】
電源端子５０から接地端子５１にサージ電流が流れ、このサージ電流によるホットキャリアがＰ型不揮発性メモリ素子５３のフローティングゲートに注入する。すると、Ｐ型不揮発性メモリ素子５３の閾値電圧が低くなり、Ｐ型不揮発性メモリ素子５３はオンしやすくなる。よって、Ｐ型不揮発性メモリ素子５３に流れる電流は多くなる。この電流が所定電流よりも多くなることにより、サージが検出される。
【００４５】
［電源端子５０に負電位側のサージが入力する時の動作］接地端子５１から電源端子５０にサージ電流が流れる。すると、上記のように、サージが検出される。
【００４６】
［接地端子５１に正電位側のサージが入力する時の動作］接地端子５１から電源端子５０にサージ電流が流れる。すると、上記のように、サージが検出される。
【００４７】
［接地端子５１に負電位側のサージが入力する時の動作］電源端子５０から接地端子５１にサージ電流が流れる。すると、上記のように、サージが検出される。
【００４８】
［効果］このようにすると、サージ検出回路は、Ｐ型不揮発性メモリ素子５３のみによってサージを認識するので、回路規模を小さくできる。
【００４９】
なお、図５の第五実施形態では、電源端子５０と接地端子５１との間にＰ型不揮発性メモリ素子５３が設けられている。しかし、図６の第六実施形態のように、電源端子５０と接地端子５１との間にＮ型不揮発性メモリ素子６３が設けられても良い。
【図面の簡単な説明】
【００５０】
【図１】第一実施形態のサージ検出回路を示す回路図である。
【図２】第二実施形態のサージ検出回路を示す回路図である。
【図３】第三実施形態のサージ検出回路を示す回路図である。
【図４】第四実施形態のサージ検出回路を示す回路図である。
【図５】第五実施形態のサージ検出回路を示す回路図である。
【図６】第六実施形態のサージ検出回路を示す回路図である。
【図７】従来におけるサージを検出する技術を示すブロック図である。
【符号の説明】
【００５１】
１０  電源端子                    １１  接地端子
１２  出力端子                    １３  Ｐ型不揮発性メモリ素子
１４  ダイオード                  １５  基準電圧回路
１６  コンパレータ
【図１】
2010043943.tif 000003
【図２】
2010043943.tif 000004
【図３】
2010043943.tif 000005
【図４】
2010043943.tif 000006
【図５】
2010043943.tif 000007
【図６】
2010043943.tif 000008
【図７】
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