(57)【要約】【課題】  相互に異なる周期のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部のリセットを、簡単な構成で、確実に行うことができる信号処理装置および信号処理方法を提供する。【解決手段】  モジュール回路部１４は、モジュールＡ，Ｂ，Ｃのうちのいずれかに対するリセット指令が与えられると、指令されたモジュールを指定する信号を含み、かつＣＰＵＣＬＫの１周期分の長さを有する１ｓｈｏｔリセット信号を生成する。同期リセット生成回路部１５は、１ｓｈｏｔリセット信号が与えられ、この１ｓｈｏｔリセット信号の長さを指令されたモジュールに対応する長さに引き延ばした伸長リセット信号を生成し、生成した伸長リセット信号を指令されたモジュールのクロックに同期させて同期リセット信号を生成し、指定されたモジュールでは、同期リセット信号が与えられた状態で、クロック信号が立上がりまたは立下ると、リセットされる。【選択図】      図１
2010009427.tif 000002
【特許請求の範囲】
【請求項１】
相互に異なる周期の複数のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部を備える信号処理装置において、
第１のクロック信号で動作し、前記複数の処理部のうち第１のクロック信号の周期よりも長い周期を有する第２のクロック信号で動作する予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成する１周期リセット信号生成部と、
前記１周期リセット信号生成部によって生成されたリセット信号が与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き延ばした伸長リセット信号を生成し、生成した伸長リセット信号を第２のクロック信号に同期させて同期リセット信号を生成する同期リセット信号生成部とを備え、
前記予め定める処理部は、前記同期リセット信号生成部から同期リセット信号が与えられている間に、第２のクロック信号が立上がりまたは立下ると、リセットされることを特徴とする信号処理装置。
【請求項２】
第１のクロック信号で動作する処理部をさらに備え、
前記１周期リセット信号生成部は、第１のクロック信号で動作する処理部に対するリセット指令が外部から与えられると、この処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成し、
前記第１のクロック信号で動作する処理部は、前記１周期リセット信号生成部からリセット信号が与えられている間に、第１のクロック信号が立上がりまたは立下ると、リセットされることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記同期リセット信号生成部が、リセット信号を引き延ばす長さに関する設定が可能な設定部を備えることを特徴とする請求項１または２に記載の信号処理装置。
【請求項４】
前記同期リセット信号生成部は、カウンタを用いて伸長リセット信号を生成し、複数の予め定める処理部に対応する伸長リセット信号を１つのカウンタを用いて生成することを特徴とする請求項１〜３のいずれか１つに記載の信号処理装置。
【請求項５】
第１のクロックで動作する処理部をさらに備え、
第１のクロックで動作する処理部と、前記予め定める処理部が、相互にデータを受け渡し可能に設けられ、
第１のクロックで動作する処理部に対するリセット指令が与えられると、前記同期リセット信号生成部は、第１のクロックで動作する処理部のクロック信号に同期する第１の同期リセット信号と、前記予め定める処理部に与えられる第２の同期リセット信号とを生成し、第１のクロックで動作する処理部に第１の同期リセット信号が与えられている間に、前記予め定める処理部に第２の同期リセット信号を与えることを特徴とする請求項１に記載の信号処理装置。
【請求項６】
相互に異なる複数のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部を備える信号処理装置における信号処理方法であって、
第１のクロック信号で動作し、前記複数の処理部のうち第１のクロック信号の周期よりも長い周期を有する第２のクロック信号で動作する予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成し、
生成されたリセット信号の長さを前記予め定める処理部に対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号に第２のクロック信号に同期させて同期リセット信号を生成し、
前記同期リセット信号が与えられている間に、第２のクロック信号が立上がりまたは立下ると、予め定める処理部をリセットすることを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の処理部を備える信号処理装置およびその信号処理装置における信号処理方法に関する。
【背景技術】
【０００２】
図１は、従来の技術の信号処理装置１の構成を示すブロック図である。信号処理装置１は、ＩＣ（Integrated Circuit）によって実現され、制御用のレジスタ群２と、複数の処理部（以下、処理部をモジュールという）Ａ，Ｂ，Ｃとを備えている。レジスタ群２は、ＣＰＵ（Central Processing Unit）３に同期して動作し、ＣＰＵ３にバスで接続されている。レジスタ群２は、ＣＰＵ３からの各種設定レジスタと、データの受け渡し用レジスタとを備えている。レジスタ群２は、ＣＰＵ３のクロック信号（ＣＰＵＣＬＫ）が入力されて動作する。またレジスタ群２は、非同期リセット信号（ＲＳＴ＿Ｘ）が与えられることによってリセットされる。
【０００３】
モジュールＡ，Ｂ，Ｃは、相互に異なる周期のクロック信号（以下、クロックという）が与えられ、かつ相互に非同期で所定の処理を行う。モジュールＡ，Ｂ，Ｃは、入力されるクロックと接続されている外部ＩＣとが異なるが、基本的な動作は同様であるので、モジュールＡ，Ｂ，Ｃのうちの任意のモジュールをモジュールＸとし、このモジュールＸに入力されるクロックをクロックＸ（ＣＬＫ＿Ｘ）とし、モジュールＸに接続されている外部ＩＣを外部ＩＣ（Ｘ）として説明する。
【０００４】
モジュールＸは、クロックＸ（ＣＬＫ＿Ｘ）が入力されて動作する。モジュールＸは、それぞれ外部ＩＣ（Ｘ）と接続され、ＣＰＵ３からレジスタ群２に設定された送信データを受け取り、エンコードおよび変調して、外部ＩＣ（Ｘ）に送信する。モジュールＸは、外部ＩＣ（Ｘ）からの受信データを復調およびデコードして、レジスタ群に転送する。外部ＩＣ（Ｘ）からの受信データは、ＣＰＵ３で用いられる。またモジュールＸは、ＲＳＴ＿Ｘが与えられることによってリセットされる。
【０００５】
図２は、モジュールＡ，Ｂ，Ｃにおける回路の構成の一部を示す図である。モジュールＡ，Ｂ，Ｃは、それぞれフリップフロップ５を備える。ここで、フリップフロップ５は、Ｄフリップフロップについて示しており、Ｄピン、Ｃｐピン、Ｑピン、Ｓピン、Ｒピンを備える。Ｄピンには、入力データ（data_in）が与えられ、Ｃｐピンには、クロックが与えられ、Ｑピンからは、データが出力される。Ｓピンは、グランドに接続され、Ｒピンには、インバータ（not）６を介して、ＲＳＴ＿Ｘが与えられる。ＲＳＴ＿Ｘは、フリップフロップ５に入力されるクロックとは非同期にリセットをかける信号である。
【０００６】
非同期リセット信号は、信号処理装置１内の全てのフリップフロップ５に同様に入力される。このため、ＲＳＴ＿Ｘの信号レベルをハイ（Ｈｉ）レベルからロー（Ｌｏ）レベルに切り換えると、全てのフリップフロップ５がリセットされてしまう。このため、たとえば、モジュールＡと外部ＩＣ（Ａ）との通信上にトラブルが発生し、モジュールＢ，Ｃは正常に動作しているときに、モジュールＡをリセットするため、非同期リセット信号によってモジュールＡのフリップフロップを初期状態にしようとすると、モジュールＢ，Ｃおよびレジスタ群の全てがリセットされてしまうことになる。また信号処理装置１の外部に設けられ、システム全体の制御元であるＣＰＵ３から非同期リセット信号が与えられるので、ＣＰＵ３の負荷が増え、またリセット後にＣＰＵ３から再度、モジュールＡ，Ｂ，Ｃに対する設定をレジスタ群２に行う必要があるので、さらにＣＰＵ３の負荷が増えるという問題がある。
【０００７】
このような問題に鑑み、モジュールＡ，Ｂ，Ｃを個別にリセットするために、レジスタ群２にモジュール毎のリセット信号を生成する機能を備えることが考えられる。これはレジスタ群２の所定のアドレスの該当ビットに「１」を書き込むと、レジスタ群２においてＣＰＵＣＬＫの１周期（１ｓｈｏｔ）分の長さとなる負の同期リセット信号を、モジュールごとに発生させることができる機能である。同期リセット信号を、ｓｙｎｃ＿ｃｌｒと記載する。図３は、ＣＰＵＣＬＫと、ｓｙｎｃ＿ｃｌｒとの一例を示すタイミングチャートである。図３に示すように、ｓｙｎｃ＿ｃｌｒのＬｏレベルの部分の長さＴ１は、ＣＰＵＣＬＫの１周期の長さＴ１に等しい。またｓｙｎｃ＿ｃｌｒのＬｏレベルの部分を、１ｓｈｏｔ信号という。
【０００８】
図４は、ｓｙｎｃ＿ｃｌｒによってリセットを行う場合のモジュールＡ，Ｂ，Ｃの回路構成の一部を示す図である。モジュールＡ，Ｂ，Ｃは、図２に示す回路構成に加えて、論理積回路（and）７を備える。ｄａｔａ＿ｉｎと、ｓｙｎｃ＿ｃｌｒとは、論理積回路７にそれぞれ入力され、論理積回路７の出力がＤピンに与えられる。このような回路構成であれば、図３に示すようにＣＰＵＣＬＫの立ち上がり時刻ｔ１で、ｓｙｎｃ＿ｃｌｒがＬｏレベル、すなわちｓｙｎｃ＿ｃｌｒ＝０であれば、ｄａｔａ＿ｉｎの信号レベルに関わらず、Ｑピンからは、Ｌｏレベルの信号が出力され、フリップフロップ５をリセットすることができる。
【０００９】
図４に示す回路構成とすることによって、モジュールＡ，Ｂ，Ｃごとに個別にリセットすることが可能となるが、個別にリセットするためには所定の条件を満たさなければならない。その所定の条件とは、同期リセット信号は、ＣＰＵ３からのレジスタ群２への書き込みによるものであるので、１ｓｈｏｔ信号は、ＣＰＵＣＬＫに同期したものであり、リセットされるべきモジュールＡ，Ｂ，Ｃのフリップフロップ自体がＣＰＵＣＬＫに同期して動作する必要がある、というものである。したがって、図１に示す信号処理装置１の場合には、ＣＬＫ＿Ａ、ＣＬＫ＿ＢおよびＣＬＫ＿Ｃが、ＣＰＵＣＬＫである場合のみ、モジュールＡ，Ｂ，Ｃごとに個別にリセットすることが可能となる。
【００１０】
しかしながら、ＣＰＵ３とは別体で構成される信号処理装置１のモジュールＡ，Ｂ，Ｃが、ＣＰＵ３のバスクロックのみで動作することは稀である。たとえば、モジュールＡと外部ＩＣ（Ａ）との通信は、所定の規格に準じたもので、ＣＰＵ３のバスクロックのクロック周期とは全く異なる周期で、またクロック精度が厳しくバスクロックの逓倍または分周によってクロックを生成することができない場合、ＣＰＵＣＬＫとＣＬＫ＿Ａとは、非同期にならざるを得ない。図５は、ＣＰＵＣＬＫと、ＣＬＫ＿Ａと、ｓｙｎｃ＿ｃｌｒとの一例を示すタイミングチャートである。ＣＬＫ＿Ａの周期Ｔ２は、ＣＰＵＣＬＫの周期Ｔ１よりも長く選ばれている。このような場合、ＣＬＫ＿Ａの立ち上がり時刻ｔ１で、ｓｙｎｃ＿ｃｌｒがＬｏレベル、すなわちｓｙｎｃ＿ｃｌｒ＝０ではない場合が発生し、フリップフロップ５をリセットすることができない場合がある。
【００１１】
さらに特許文献１には、複数の回路モジュールをリセットする場合、リセット信号が一定期間保持され、回路モジュールが同期リセットされることが記載されている。
【００１２】
また特許文献２には、ＣＰＵクロックが動作ブロックのクロックよりも高速である場合に、非同期のソフトリセット信号を保持して同期化を行い、異なる周波数で動作する回路に対して、基準クロックよりも高いか低いかを、周波数比較回路で判断し、高い場合はリセット信号を伸ばし、低い場合はリセット信号をそのまま出力することが記載されている。
【００１３】
【特許文献１】特表２００４−５２４６３１号公報
【特許文献２】特開２００５−７８１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１に記載される技術では、時間的に伸ばされたリセット信号をモジュールごとに異なるクロックで同期化してはいるが、そのリセット信号をどのように生成するのかについては記載がなく、仮に、前述した１ｓｈｏｔ信号を特許文献１に記載される「ｒｅｓｅｔ＿ｉｎ＿ｎ」に入力した場合、ある周波数よりも低い周波数で動作するモジュールはリセットされないおそれがあるという問題がある。
【００１５】
特許文献２に記載される技術では、周波数比較回路を装置に実装する必要があるので、回路規模が大きくなってしまうという問題がある。また特許文献２では、フリップフロップのリセット端子に論理積回路などのゲートからの信号を入力する構成となっているが、これのようにリセット端子にゲートからの信号を入力すると、ゲートに入力される信号のタイミングのずれなどによってゲートから不所望な信号が出力されて、いわゆるひげが生じて、回路の誤動作およびシミュレーション結果と実機の動作との相違が生じてしまうという問題がある。
【００１６】
したがって本発明の目的は、相互に異なる周期のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部のリセットを、簡単な構成で、確実に行うことができる信号処理装置および信号処理方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明（１）は、相互に異なる周期の複数のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部を備える信号処理装置において、
第１のクロック信号で動作し、前記複数の処理部のうち第１のクロック信号の周期よりも長い周期を有する第２のクロック信号で動作する予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成する１周期リセット信号生成部と、
前記１周期リセット信号生成部によって生成されたリセット信号が与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き延ばした伸長リセット信号を生成し、生成した伸長リセット信号を第２のクロック信号に同期させて同期リセット信号を生成する同期リセット信号生成部とを備え、
前記予め定める処理部は、前記同期リセット信号生成部から同期リセット信号が与えられている間に、第２のクロック信号が立上がりまたは立下ると、リセットされることを特徴とする信号処理装置である。
【００１８】
本発明（６）は、相互に異なる複数のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部を備える信号処理装置における信号処理方法であって、
第１のクロック信号で動作し、前記複数の処理部のうち第１のクロック信号の周期よりも長い周期を有する第２のクロック信号で動作する予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成し、
生成されたリセット信号の長さを前記予め定める処理部に対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号に第２のクロック信号に同期させて同期リセット信号を生成し、
前記同期リセット信号が与えられている間に、第２のクロック信号が立上がりまたは立下ると、予め定める処理部をリセットすることを特徴とする信号処理方法である。
【発明の効果】
【００１９】
本発明（１）によれば、１周期リセット信号生成部は、第１のクロック信号で動作する。１周期リセット信号生成部は、複数の処理部のうち第１のクロック信号の周期よりも長い周期を有する第２のクロック信号で動作する予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成する。同期リセット信号生成部は、１周期リセット信号生成部によって生成されたリセット信号が与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号を第２のクロック信号に同期させて同期リセット信号を生成する。このように、同期リセット信号生成部は、第１のクロック信号の１周期分の長さを有するリセット信号を引き伸ばして、同期リセット信号を生成するので、前記リセット信号を引き伸ばすという簡単な処理によって、予め定める処理部をリセットするための同期リセット信号を生成することができる。したがって、装置を構成する回路の規模が大きくなってしまうことが抑制される。また従来の技術のような論理積回路からの出力をフリップフロップのリセット端子に入力する構成とは異なるので、回路の誤動作およびシミュレーション結果と実機の動作との相違が生じてしまうとことが抑制される。
【００２０】
本発明（６）によれば、複数の処理部のうち第１のクロック信号の周期よりも長い周期を有する第２のクロック信号で動作する予め定める処理部に対するリセット指令が外部から与えられると、前記予め定める処理部を指定する信号を含み、かつ第１のクロック信号の１周期分の長さを有するリセット信号を生成する。生成されたリセット信号が与えられ、このリセット信号の長さを前記予め定める処理部に対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号を第２のクロック信号に同期させて同期リセット信号を生成する。このように、第１のクロック信号の１周期分の長さを有するリセット信号を引き伸ばして、同期リセット信号を生成するので、前記リセット信号を引き伸ばすという簡単な処理によって、予め定める処理部をリセットするための同期リセット信号を生成することができる。したがって、装置を形成する回路の規模が大きくなってしまうことが抑制される。また従来の技術のような論理積回路からの出力をフリップフロップのリセット端子に入力する構成とは異なるので、回路の誤動作およびシミュレーション結果と実機の動作との相違が生じてしまうとことが抑制される。
【発明を実施するための最良の形態】
【００２１】
図６は、本発明の実施の一形態の信号処理装置１１の構成を示すブロック図である。図６には、信号処理装置１１だけではなく、ＣＰＵ１３と、外部ＩＣ（Ａ），（Ｂ），（Ｃ）とについても示している。
【００２２】
信号処理装置１１は、ＩＣによって実現され、制御用のレジスタ群と１周期リセット信号生成部とを含むモジュール回路部１４と、同期リセット生成回路部１５と、複数の処理部（以下、モジュールという）Ａ，Ｂ，Ｃとを備えている。同期リセット生成回路部１５は、同期リセット信号生成部である。
【００２３】
モジュール回路部１４は、ＣＰＵ１３に同期して動作し、ＣＰＵ１３にバスで接続されている。モジュール回路部１４の制御用レジスタ群は、ＣＰＵ１３からの各種設定レジスタと、データの受け渡し用レジスタとを備えている。モジュール回路部１４は、ＣＰＵ１３のクロック信号（ＣＰＵＣＬＫ）が入力されて動作する。ＣＰＵＣＬＫは、第１のクロック信号である。
【００２４】
モジュール回路部１４の１周期リセット信号生成部は、モジュールＡ，Ｂ，Ｃのうちのいずれか１つに対するリセット指令が与えられると、このリセットしたいモジュールを指定する信号を含み、かつＣＰＵＣＬＫの１周期（１ｓｈｏｔ）分の長さを有するリセット信号を生成する。このリセット信号は、モジュール回路部１４から同期リセット生成回路部１５に与えられる。
【００２５】
以後、前記リセット信号を、１ｓｈｏｔリセット信号という場合がある。１周期リセット信号生成部は、たとえば制御用のレジスタ群の予め定めるアドレスに予め定めるデータが記憶されると、１ｓｈｏｔリセット信号を生成して出力する。ここで１ｓｈｏｔリセット信号は、ＣＰＵＣＬＫの１周期（１ｓｈｏｔ）分の長さの負論理の信号である。
【００２６】
モジュールＡ，Ｂ，Ｃは、ＣＰＵＣＬＫの周期よりも長い周期を有するクロック信号で動作する。モジュールＡ，Ｂ，Ｃは、相互に異なる周期のクロック（ＣＬＫ）が与えられ、かつ相互に非同期で所定の処理を行う。ここで、モジュールＡ，Ｂは、ＣＰＵＣＬＫに同期しないで動作し、モジュールＣはＣＰＵＣＬＫに同期して動作するものとする。
【００２７】
図７は、モジュールＡ，Ｂ，Ｃの回路構成の一部を示す図である。モジュールＡ，Ｂ，Ｃは、フリップフロップ（ＦＦ）１６と、論理積回路（and）１７とをそれぞれが備える。ここでフリップフロップ１６は、Ｄフリップフロップについて示しており、Ｄピン、ＣｐピンおよびＱピンを備える。論理積回路７の出力がＤピンに与えられる。論理積回路１７には、入力データ（data_in）と、同期リセット信号（ｓｙｎｃ＿ｃｌｒ）とが与えられ、Ｃｐピンには、クロックが与えられ、Ｑピンからは、データが出力される。動作は、図４に示す回路と同様であり、ＣＬＫの立ち上がり時に、ｓｙｎｃ＿ｃｌｒがＬｏレベル、すなわちｓｙｎｃ＿ｃｌｒ＝０であれば、ｄａｔａ＿ｉｎの信号レベルに関わらず、Ｑピンからは、Ｌｏレベルの信号が出力され、フリップフロップ１６をリセットすることができる。
【００２８】
モジュールＡ，Ｂ，Ｃは、入力されるクロックと接続されている外部ＩＣが異なるが、基本的な動作は同様であるので、モジュールＡ，Ｂ，Ｃのうちの任意のモジュールをモジュールＸとし、このモジュールＸに入力されるクロックをクロックＸ（ＣＬＫ＿Ｘ）とし、モジュールＸに接続されている外部ＩＣを外部ＩＣ（Ｘ）として説明する。
【００２９】
モジュールＸは、クロックＸ（ＣＬＫ＿Ｘ）が入力されて動作する。モジュールＸは、それぞれ外部ＩＣ（Ｘ）と接続され、ＣＰＵ１３からレジスタ群２に設定された送信データを受け取り、エンコードおよび変調して、外部ＩＣ（Ｘ）に送信する。モジュールＸは、外部ＩＣ（Ｘ）からの受信データを復調およびデコードして、レジスタ群に転送する。外部ＩＣ（Ｘ）からの受信データは、ＣＰＵ１３で用いられる。
【００３０】
同期リセット生成回路部１５は、モジュール回路部１４から１ｓｈｏｔリセット信号が与えられ、この１ｓｈｏｔリセット信号の長さをモジュールＡ，Ｂ，Ｃのいずれか１つに対応する長さに引き伸ばした伸長リセット信号を生成し、生成した伸長リセット信号を、前記モジュールＡ，Ｂ，Ｃのいずれか１つに対応するクロック信号に同期させて同期リセット信号（ｓｙｎｃ＿ｃｌｒ）を生成する。モジュールＡに対応する同期クロック信号を、ｓｙｎｃ＿ｃｌｒＡと記載し、モジュールＢに対応する同期クロック信号を、ｓｙｎｃ＿ｃｌｒＢと記載し、モジュールＣに対応する同期クロック信号を、ｓｙｎｃ＿ｃｌｒＣと記載する場合がある。
【００３１】
すなわち同期リセット生成回路部１５は、モジュール回路部１４からモジュールＸに対応する１ｓｈｏｔリセット信号が与えられると、この１ｓｈｏｔリセット信号の長さをモジュールＸに対応する長さに引き伸ばした伸長リセット信号Ｘ１を生成し、生成した伸長リセット信号Ｘ１を、ＣＬＫ＿Ｘに同期させて同期リセット信号Ｘ２を生成する。
【００３２】
図８は、同期リセット生成回路部１５の構成の一部を示す図である。ここでは、ＣＬＫ＿Ａに同期する同期リセット信号Ａ２を生成する部分の構成についてのみ説明し、同期リセット信号Ｂ２，Ｃ２を生成する部分についても、それぞれ同様な構成であるので、その説明を省略する。
【００３３】
同期リセット生成回路部１５の同期リセット信号を生成する部分の構成（以下、同期リセット信号生成部という）１８は、カウンタ２１、設定値記憶部２２と、ＣＰＵＣＬＫに同期させるためのＣＰＵＣＬＫ同期用フリップフロップ２３と、ＣＬＫ＿Ａに同期させるためにＣＬＫ＿Ａ同期用フリップフロップ群２４とを備えている。
【００３４】
カウンタ２１には、１ｓｈｏｔリセット信号と、ＣＰＵＣＬＫとが入力され、設定値記憶部２２に記憶される設定値を表す情報に応じて、１ｓｈｏｔリセット信号が入力されてから、ＣＰＵＣＬＫにあわせて前記設定値の数だけカウントすることによって、１ｓｈｏｔリセット信号の所定の周期分だけ伸長した、伸長信号を生成する。カウンタ２１の初期値は、０とし、カウンタ２１は、カウントが終了すると、そのカウント値が０に戻るものとする。設定値記憶部２２には、カウンタ２１によって用いられる設定値が記憶されている。設定値は、カウンタ２１によってカウントされる数を表す。カウンタ２１は、ＣＰＵＣＬＫにあわせてカウントを行うので、ＣＰＵＣＬＫの周期の逓倍の長さを有する伸長リセット信号が生成される。
【００３５】
前記設定値記憶部２２に記憶されている設定値は、予め定められていてもよく、また設定部を設けて、設定部によって変更可能に設けられてもよい。設定部は、たとえばＣＰＵ１３と、キーボードなどの入力装置とを含んで構成され、ユーザが入力装置を操作することによって、ＣＰＵ１３が設定値記憶部２２の設定値を書き換えることができる。このように設定値を変更可能としておくことによって、モジュールＡ，Ｂ，Ｃの仕様を変更したときに、新たな設定値に変更することができ、利便性が向上する。
【００３６】
ＣＰＵＣＬＫ同期用フリップフロップ２３は、Ｄフリップフロップによって実現され、Ｄピンにカウンタ２１からの出力信号が入力され、ＣｐピンにＣＰＵＣＬＫが入力される。これによってＱピンからは、ＣＰＵＣＬＫに同期した伸長リセット信号が出力される。
【００３７】
ＣＬＫ＿Ａ同期用フリップフロップ群２４は、少なくとも２つのＤフリップフロップを備えて構成される。信号が伝送される方向において上流側の同期用フリップフロップ２４ＡであるＤフリップフロップのＤピンには、ＣＰＵＣＬＫ同期用フリップフロップ２３からの出力信号が入力される。上流側のＤフリップフロップのＱピンからの出力信号は、下流側の同期用フリップフロップ２４ＢであるＤフリップフロップのＤピンに入力される。また各ＤフリップフロップのＣｐピンには、ＣＬＫ＿Ａが入力され、これによって伸長リセット信号からＣＬＫ＿Ａに同期した同期リセット信号を生成することができる。またＣＬＫ＿Ａ同期用フリップフロップ群９は、少なくとも２つのＤフリップフロップを備えることによって、メタステーブルを抑制することができる。
【００３８】
本実施の形態では、ＣＬＫ＿ＡがＣＰＵＣＬＫに同期していない場合について説明しているが、ＣＬＫ＿ＡがＣＰＵＣＬＫに同期している場合、およびＣＬＫ＿ＡとしてＣＰＵＣＬＫを用いる場合などでは、ＣＰＵＣＬＫ同期用フリップフロップ２３のＱピンからのＣＰＵＣＬＫに同期した伸長リセット信号を、そのまま同期リセット信号として出力してもよい。
【００３９】
図９は、信号処理装置１１におけるリセット処理の手順について示すフローチャートである。ここでは、モジュールＡについてリセットを行う場合についてのみ示しているが、モジュールＢ，Ｃについてリセットを行う場合についても同様である。リセット処理を開始すると、ステップｓ０からステップｓ１に移る。ステップｓ１では、ＣＰＵ１３からモジュールＡに対して同期リセットの設定が行われ、モジュール回路部１４の制御用レジスタ群が、予め定めるアドレス（たとえばアドレス「０ｘ２」のｂｉｔ「０」の位置）に、予め定めるデータ（たとえば「１」）を記憶して、ステップｓ２に移る。
【００４０】
ステップｓ２では、ＣＰＵ１３のライド動作が行われて、ステップｓ１のようにモジュール回路部１４の制御用レジスタ群が、予め定めるアドレスに、予め定めるデータを記憶することによって、１周期リセット信号生成部は、モジュールＡに対応させて、ＣＰＵＣＬＫの１周期の幅の１ｓｈｏｔリセット信号を同期リセット生成回路部１５に出力して、ステップｓ３に移る。
【００４１】
ステップｓ３では、同期リセット生成回路において、ＣＰＵＣＬＫの１周期の幅の１ｓｈｏｔリセット信号を、ＣＰＵＣＬＫで動作するカウンタ２１を用いて伸ばし、伸ばした伸長リセット信号を、ＣＬＫ＿Ａで２度以上叩いて、ＣＬＫ＿Ａに同期させてモジュールＡに出力する。ここで、ＣＬＫ＿Ａで叩くとは、のクロック信号としてＣＬＫ＿Ａを用いたフリップフロップに信号を入力して、ＣＬＫ＿Ａに同期した信号を出力することをいう。
【００４２】
ステップｓ４では、モジュールＡに入力された、同期リセット生成回路部１５によって１ｓｈｏｔリセット信号から「伸ばされた」、かつ「ＣＬＫ＿Ａ」に同期した同期リセット信号を、モジュールＡ内の全てのフリップフロップに与えられる。同期リセット信号ｓｙｎｃ＿ｃｌｒＡは、モジュール回路部１４の図７に示されるｓｙｎｃ＿ｃｌｒＡが入力されるべき論理積回路の入力端子に入力されて、これによって、モジュールＡ，Ｂ，Ｃのうち、モジュールＡのみをリセットすることができる。
【００４３】
図１０は、信号処理装置１１の動作を表すタイミングチャートである。図１０には、（１）ＣＰＵＣＬＫと、（２）ＡＤＤＲ／ＤＡＴＡ（アドレス／データ）信号と、（３）ＣＳ（チップセレクト）信号と、（４）ＷＥ（ライトイネーブル）信号と、（５）ＷＡＩＴ（ハードウェイト）信号と、（６）１ｓｈｏｔリセット信号と、（７）カウンタ値と、（８）伸長リセット信号と、（９）ＣＬＫ＿Ａと、（１０）伸長リセット信号をＣＬＫ＿Ａによって１回叩いたときの同期リセット信号と、（１１）伸長リセット信号をＣＬＫ＿Ａによって２回叩いたときの同期リセット信号とを示している。ＡＤＤＲ／ＤＡＴＡ（アドレス／データ）は、ＣＰＵ１３からモジュール回路部１４に与えられる。ＣＳ信号は、ＣＰＵ１３がモジュール回路部１４を選択していないときはＨレベルに維持され、ＣＰＵ１３がモジュール回路部１４を選択しているときにはＬレベルに維持される信号である。ＷＥ信号は、ＣＰＵ１３がモジュール回路部１４のレジスタに書き込みをしないときにはＨレベルに維持され、書き込みをするときにはＬレベルに維持される信号である。ＷＡＩＴ信号は、ＣＰＵ１３がモジュール回路部１４の１周期リセット信号生成部の処理を一時的に停止するための信号であり、モジュール回路部１４を処理可能とするときにはＨレベルに維持され、モジュール回路部１４の処理を停止するときには、Ｌレベルに維持される信号である。
【００４４】
時刻ｔ１で、ＣＳ信号およびＷＥ信号をＨレベルからＬレベルに変化させて、ＡＤＤＲ／ＤＡＴＡの書き込みが開始される。ＡＤＤＲ／ＤＡＴＡの書き込みが開始されると、時刻ｔ２でＷＡＩＴ信号をＨレベルからＬレベルに変化させて、モジュール回路部１４の１周期リセット信号生成部の処理を一時的に停止させる。ＡＤＤＲ／ＤＡＴＡの書き込みが終了すると、ＷＡＩＴ信号をＬレベルからＨレベルに変化させて、ＣＳ信号およびＷＥ信号がＬレベルであり、かつＷＡＩＴ信号がＨレベルとなっているときに、ＣＰＵＣＬＫが立ち上がると、１周期リセット信号生成部が処理を開始して、時刻ｔ３で１ｓｈｏｔリセット信号を生成して、出力する。モジュール回路部１４は、Ｈレベルに維持されている出力信号を、Ｌレベルに変化させて１ｓｈｏｔリセット信号を生成する。
【００４５】
１ｓｈｏｔリセット信号がカウンタ２１に与えられ、モジュール回路部１４からの出力がＬレベルからＨレベルに立ち上がると、カウンタ２１では、ＣＰＵＣＬＫの立ち上がりにあわせて、カウントを開始する。ここでは、設定値が「５」である場合に示している。カウンタ２１がカウントを開始すると、時刻ｔ３で、ＣＰＵＣＬＫ同期用ＦＦ２３の出力が、ＨレベルからＬレベルに切り替わる。ＣＰＵＣＬＫ同期用ＦＦ２３は、カウンタ２１がカウントしている間だけ、出力をＬレベルに維持することによって、伸長リセット信号を生成する。
【００４６】
ここで、カウンタ２１の設定値をどのように選ぶかについて説明する。ここで、ＣＬＫ＿Ａの１周期をＴ１とし、ＣＬＫ＿Ａの１周期をＴ２とする。カウンタ２１の設定値は、以下の（１）〜（３）の手順を順番に行うことによって決定する。
【００４７】
（１）ＣＰＵＣＬＫの１周期（Ｔ１）を計算する。たとえばＣＰＵＣＬＫの周波数が４１Ｍｈｚの場合は、Ｔ１は、約２４．４ｎｓとなる。
（２）ＣＬＫ＿Ａの１周期（Ｔ２）を計算する。たとえばＣＬＫ＿Ａの周波数が１８Ｍｈｚの場合は、Ｔ２は、約５５．６ｎｓとなる。
（３）ｎ（ｎは自然数）×Ｔ１＞Ｔ２になるまで、Ｔ１を整数（ｎ）倍していき、Ｔ１＞Ｔ２が成立したときに乗算した数「ｎ」が目的に設定値になる。たとえば、２４．４ｎｓを２倍すると４８．８ｎｓとなるが、これは５５．６ｎｓ未満であり、２４．４ｎｓを３倍すると７３．２ｎｓとなり、これは５５．６ｎｓを超えるので、設定値は、「３」となる。すなわち、１ｓｈｏｔリセット信号の長さを３倍に伸ばせばよい。ただし、マージンをとって、設定値は「ｎ＋１」とするのが好ましい。
【００４８】
同期用ＦＦ２４ＡはＣＬＫ＿Ａの立ち上がり時に、伸長リセット信号が与えられていると、すなわちＣＰＵＣＬＫ同期用ＦＦ２３からＬレベルの信号が与えられていると、Ｌレベルの信号を出力し、ＣＬＫ＿Ａの立ち上がり時に、ＣＰＵＣＬＫ同期用ＦＦ２３からＨレベルの信号が与えられていると、Ｈレベルの信号を出力する。ここでは、伸長リセット信号が与えられ、かつＣＬＫ＿Ａの立ち上がった後、このＣＬＫ＿Ａの立ち上がり時刻ｔ４からわずかに遅れて、時刻ｔ５からＣＬＫ＿Ａの２周期分（２×Ｔ２）の間、同期用ＦＦ２４ＡがＬレベルの信号を出力する。
【００４９】
同期用ＦＦ２４ＢはＣＬＫ＿Ａの立ち上がり時に、同期用ＦＦ２４ＡからＬレベルの信号が与えられていると、Ｌレベルの信号を出力し、ＣＬＫ＿Ａの立ち上がり時に、同期用ＦＦ２４ＢからＨレベルの信号が与えられていると、Ｈレベルの信号を出力する。ここでは、同期用ＦＦ２４ＡからＬレベルの信号が与えられ、かつＣＬＫ＿Ａの立ち上がった後、このＣＬＫ＿Ａの立ち上がり時刻ｔ６からわずかに遅れて、時刻ｔ７からＣＬＫ＿Ａの２周期分（２×Ｔ２）の間、同期用ＦＦ２４ＢがＬレベルの信号を、同期リセット信号として出力する。モジュールＡに、同期用ＦＦ２４Ｂからの同期リセット信号が与えられ、かつＣＬＫ＿Ａが与えられることによって、モジュールＡはリセットされる。
【００５０】
以上のように信号処理装置１１は、同期リセット信号生成部１５が、ＣＰＵＣＬＫの１周期分の長さを有する１ｓｈｏｔリセット信号を引き伸ばして、同期リセット信号を生成するので、１ｓｈｏｔリセット信号を引き伸ばすという簡単な処理によって、モジュールＡ，Ｂ，Ｃをリセットするための同期リセット信号を生成することができる。したがって、装置を構成する回路の規模が大きくなってしまうことが抑制される。また従来の技術のような論理積回路からの出力をフリップフロップのリセット端子に入力する構成とは異なるので、回路の誤動作およびシミュレーション結果と実機の動作との相違が生じてしまうとことが抑制される。
【００５１】
また前記モジュールＡ，Ｂ，Ｃは、ＣＰＵＣＬＫとは非同期のクロック信号で動作しているが、モジュールＡ，Ｂ，Ｃの少なくとも１つを除くモジュールは、ＣＰＵＣＬＫと同期するクロック信号、またはＣＰＵＣＬＫで動作する構成としてもよく、この場合、同期リセット生成回路部１５は、同期リセット信号として、前述した伸長リセット信号を与える構成とすればよい。
【００５２】
また本実施の形態では、同期リセット生成回路部１５は、各モジュールＡ，Ｂ，Ｃに対して、それぞれ図８に示す同期リセット生成回路部１５を備えているが、本発明の実施の他の形態においては、各モジュールＡ，Ｂ，Ｃに対して、同期リセット生成回路部１５を１つだけ備える構成としてもよい。この場合、１つのカウンタ２１を共用して、モジュールＡ，Ｂ，Ｃに対する同期リセット信号が生成されるため、カウンタ２１の設定値は、モジュールＡ，Ｂ，Ｃのクロック信号のうち最も周期が長いクロック信号について、前述した条件に基づいて求められる。また同期クロック信号は、モジュールＡ，Ｂ，Ｃに共通に与えられる。ここでは、モジュールＡ，Ｂ，Ｃについて同期リセット生成回路部１５を共用しているが、モジュールＡ，Ｂ，Ｃのうちのいずれか２つについて、同期リセット生成回路部１５を共用する構成としてもよい。
【００５３】
図１１は、本発明の実施の他の形態の信号処理装置４１の一部の構成を示すブロック図である。信号処理装置４１は、前述した図６に示す信号処理装置１１と類似の構成を有し、信号処理装置１１において、モジュールＡとモジュールＢとの間でデータを受け渡しする構成となっており、その他の構成は、信号処理装置１１と同様であるので、同様の構成には同様の参照符号を付して、その説明を省略する。
【００５４】
信号処理装置４１は、信号処理装置１１の構成に加えて、クロック乗せ換え部４２を備える。クロック乗せ換え部４２は、モジュールＡおよびモジュールＢとともに、モジュールＤを構成する。ここでは、モジュールＡのＣＬＫ＿Ａは、ＣＰＵＣＬＫに同期し、かつＣＰＵＣＬＫに等しく、モジュールＢのＣＬＫ＿Ｂは、ＣＰＵＣＬＫとは非同期であり、かつその周期がＣＰＵＣＬＫの、たとえば２．５倍程度であるとする。
【００５５】
クロック乗せ換え部４２は、クロック信号の周期が異なるモジュールＡおよびモジュールＢとの間におけるデータの受け渡しを行うときにクロック信号の周期の差を収縮する回路によって実現される。
【００５６】
図１２は、クロック乗せ換え部４２の構成を示す図である。クロック乗せ換え部４２は、モジュールＡからモジュールＢに制御信号およびデータなどの情報（signal_ａ_to_ｂ）を伝送する第１部分４２ａと、モジュールＢからモジュールＡに制御信号およびデータなどの情報（signal_ｂ_to_ａ）を伝送する第２部分４２ｂとを備えている。第１および第２部分は、それぞれ３つ以上のフリップフロップ５を備えており、複数段に接続されて、すなわち前段のフリップフロップ５のＱピンと後段のフリップフロップ５のＤピンが接続されている。各スリップフロップ５のそれぞれのＣｐピンには、情報を受取るモジュールのクロックが入力され、すなわち第１部分４２ａのスリップフロップ５にはＣＬＫ＿Ａが与えられ、第２部分４２ｂのスリップフロップ５にはＣＬＫ＿Ｂが与えられる。
【００５７】
モジュールＡとモジュールＢとが通信中であって、たとえばモジュールＡからリクエスト信号（データ転送要求）が出力されており、このリクエストに対して、モジュールＢがアック信号（データ受付ＯＫ）を出力している状態で、モジュールＡとモジュールＢとに対して、同時ではなく、タイムラグのある同期リセット信号を入力したとする。ここではモジュールＡに、先に同期リセット信号が入力され、その後、モジュールＢに同期リセット信号が入力される場合を考える。
【００５８】
この場合には、モジュールＡがリセットされ、結果としてモジュールＡから出力されたリクエスト信号はクリアされる。しかしながら、モジュールＢはリセットされていないので、アック信号は出力され続け、モジュールＡにはアック信号が入力されることになる。
【００５９】
ここでモジュールＡのリセットが解除されると、モジュールＡはリクエストを出していないにもかかわらず、アック信号が入力されてしまうことになり、モジュールＡの内部回路が動作してしまうおそれがある。このため結果としてモジュールＡがリセットされていない状態となってしまう。
【００６０】
次に、モジュールＢがリセットされると、アック信号がクリアされる。モジュールＡでは、アック信号が入力されていることを前提で回路が誤動作しているおそれがあり、また想定してないアック信号の取り下げが発生するので、誤動作のおそれがさらに高まってしまう。またもモジュールＡが誤動作しているときに、モジュールＢに誤ったリクエスト信号が入力されてしまうと、モジュールＢはモジュールＡのリクエスト信号に反応して、アック信号を返信するおそれがあり、結果としてモジュールＤがリセットされず、また誤動作するおそれがある。
【００６１】
このため、信号処理装置４１では、ＣＰＵ１３からモジュールＡに対して同期リセット信号が与えられるときに、モジュールＢに対しても同期リセット信号を与え、モジュールＡ、Ｂをほぼ同時にリセットする。
【００６２】
図１３は、信号処理装置４１における動作を表すタイミングチャートである。図１２には、（１）ＣＰＵＣＬＫと、（２）ＡＤＤＲ／ＤＡＴＡ（アドレス／データ）信号と、（３）ＣＳ（チップセレクト）信号と、（４）ＷＥ（ライトイネーブル）信号と、（５）ＷＡＩＴ（ハードウェイト）信号と、（６）１ｓｈｏｔリセット信号と、（７）カウンタ値と、（８）伸長リセット信号と、（９）ＣＬＫ＿Ａと、（１０）伸長リセット信号をＣＬＫ＿Ａによって１回叩いたときの同期リセット信号と、（１１）伸長リセット信号をＣＬＫ＿Ａによって２回叩いたときの同期リセット信号と、（１２）ＣＬＫ＿Ｂとを示している。
【００６３】
本実施の形態では、カウンタ２１の設定値は、以下の（４）〜（５）の手順を順番に行うことによって決定する。
【００６４】
（４）ＣＰＵＣＬＫの１周期（Ｔ１）を計算する。
（５）ＣＬＫ＿Ｂの１周期（Ｔ３）を計算する。
（６）ｎ（ｎは自然数）×Ｔ１＞Ｔ３になるまで、Ｔ１を整数（ｎ）倍していき、Ｔ１＞Ｔ３が成立したときに乗算した数「ｎ」が目的に設定値になる。ただし、マージンをとって、設定値は「ｎ＋１」とするのが好ましい。ここでは、設定値を「５」として示している。
【００６５】
ＣＰＵＣＬＫ同期用ＦＦ２３からの出力信号が、モジュールＡのｓｙｎｃ＿ｃｌｒＡが入力されるべき論理積回路の入力端子に入力される。また同期用ＦＦ２４Ｂからの出力信号が、モジュールＢのｓｙｎｃ＿ｃｌｒＡが入力されるべき論理積回路の入力端子に入力される。このように構成することによって、伸長リセット信号が出力されている期間Ｔ４と、同期リセット信号が出力されている期間Ｔ５とは、期間Ｔ６の間で重ねることができる。この重なった期間Ｔ６の間で、ＣＬＫ＿ＡおよびＣＬＫ＿Ｂが立ち上がって、モジュールＡ，Ｂをほぼ同時にリセットすることができる。これによって、簡単な構成で、モジュールＡ，Ｂをほぼ同時で、かつ確実にリセットすることができ、モジュールＡ，Ｂが誤動作してしまうことを抑制することができる。
【００６６】
前述した各実施の形態のモジュールＡ，Ｂ，Ｃは、同期リセット信号が与えられており、かつクロック信号が立上がるときに、リセットされる構成としているが、同期リセット信号が与えられており、かつクロック信号が立下がるときに、リセットされる構成としてもよい。
【００６７】
図１４は、前述した信号処理装置１１を備えるナビゲーション装置５０である。ナビゲーション装置５０は、ナビゲーション装置５０の現在位置を道路地図などの地図上に表示したり、道路地図などの地図データに基づいて、利用者によって設定される出発地から目的地までの経路を探索し、探索された経路に沿って移動可能にするように、ナビゲーション装置５０の現在位置および地図を表示して、経路案内を行ったりする。ナビゲーション装置５０は、車両などの移動体に設けられて用いられる。
【００６８】
ナビゲーション装置５０は、ＧＰＳ（Global Positioning System）レシーバ５１と、主記憶部５２と、一時記憶部５３と、操作部５４と、表示部５５と、ナビゲーション処理部（以下「ナビ処理部」という）５６と、信号処理装置１１と、通信部５７とを基本的に含んで構成される。ナビゲーション装置５０に加えて、ＧＰＳアンテナ５８と、マイクロフォン５９と、スピーカ６０とを含んで構成される。
【００６９】
ＧＰＳレシーバ５１は、ＧＰＳアンテナ５８を介して、ＧＰＳ用衛星から送信される複数の電波信号を受信する。ＧＰＳレシーバ５１は、受信した複数の電波信号をナビ処理部５６に与える。
【００７０】
主記憶部５２は、たとえばフラッシュＲＯＭ（Read Only Memory）およびハードディスクなどの不揮発性記録媒体によって実現される。主記憶部５２は、ナビゲーション装置５０を構成するハードウェア資源を統括的に制御するための制御プログラム、経路案内をするために用いられる地図を表す地図データ、ナビゲーション装置５０に設定された設定情報、ならびに予め定める音声に関する音声情報を記憶する。予め定める音声は、たとえば経路案内を行うときにスピーカ６０から出力させるビープ音および合成音声である。設定情報は、たとえば、表示される地図のスケールに関する情報、ナビゲーションの出発地および目的地に関する情報などである。
【００７１】
一時記憶メモリ２４は、たとえばＳＤＲＡＭ（Synchronous Dynamic Random Access 
Memory）などの揮発性の半導体メモリによって実現される。一時記憶メモリ２４は、ナビ処理部５０の処理における演算結果、および主記憶部５２から読み出されて実行される制御プログラム、ならびにナビ処理部５６によって生成されるナビゲーション装置５０の位置情報などを一時的に記憶する。
【００７２】
操作部５５は、入力部であって、利用者が操作してナビゲーション装置５０に与える指令を含む所定の情報を入力するための操作スイッチを有する。表示部５５は、たとえばカラー表示可能な液晶ディスプレイ（略称：ＬＣＤ）または有機ＥＬ（Electro Luminescence）ディスプレイによって実現される。表示部５５は、ナビ処理部５６から与えられる指令に従って所定の文字および画像を表示する。表示部５５に表示される画像は、道路地図、ナビゲーション装置５０の位置、経路案内および観光案内などである。
【００７３】
マイクロフォン５９は、たとえば利用者によって発せられる音声を入力する。マイクロフォン５９に入力された音声を表す音声情報は、ナビ処理部５６に与えられる。ナビ処理部５６は、マイクロフォン５９から与えられる予め定める音声情報を認識して、たとえば経路案内処理を行ってもよい。
【００７４】
スピーカ６０は、主記憶部５２に記憶されている予め定める音声、具体的にはビープ音および合成音声などのデータが電気信号として与えられると、この電気信号を音響化して出力する。
【００７５】
通信部５７は、赤外線通信を行うＩｒＤＡ（Infrared Data Association）モジュール、および有線で外部の電子機器に接続するインタフェース（Ｉ／Ｆ）モジュールとを含んで構成されている。ＩｒＤＡモジュールおよびＩ／Ｆモジュールは、前述した外部ＩＣである。
【００７６】
このようなナビゲーション装置５０では、ナビ処理部５６からの指令に応じて信号処理装置１１が動作して、通信部５７のＩｒＤＡモジュールおよびＩ／Ｆモジュールを個別にリセットすることができ、ナビゲーション装置５０と外部の電子機器との間における通信の信頼性が確保される。
【図面の簡単な説明】
【００７７】
【図１】従来の技術の信号処理装置１の構成を示すブロック図である。
【図２】モジュールＡ，Ｂ，Ｃにおける回路の構成の一部を示す図である。
【図３】ＣＰＵＣＬＫと、ｓｙｎｃ＿ｃｌｒとの一例を示すタイミングチャートである。
【図４】ｓｙｎｃ＿ｃｌｒによってリセットを行う場合のモジュールＡ，Ｂ，Ｃの回路構成の一部を示す図である。
【図５】ＣＰＵＣＬＫと、ＣＬＫ＿Ａと、ｓｙｎｃ＿ｃｌｒとの一例を示すタイミングチャートである。
【図６】本発明の実施の一形態の信号処理装置１１の構成を示すブロック図である。
【図７】モジュールＡ，Ｂ，Ｃの回路構成の一部を示す図である。
【図８】同期リセット生成回路部１５の構成の一部を示す図である。
【図９】信号処理装置１１におけるリセット処理の手順について示すフローチャートである。
【図１０】信号処理装置１１の動作を表すタイミングチャートである。
【図１１】本発明の実施の他の形態の信号処理装置４１の一部の構成を示すブロック図である。
【図１２】クロック乗せ換え部４２の構成を示す図である。
【図１３】信号処理装置４１における動作を表すタイミングチャートである。
【図１４】信号処理装置１１を備えるナビゲーション装置５０である。
【符号の説明】
【００７８】
１１，４１  信号処理装置
１３  ＣＰＵ
１４  モジュール回路部
１５  同期リセット生成回路部
１６  フリップフロップ
１７  論理積回路
１８  同期リセット信号生成部
２１  カウンタ
２２  設定値記憶部
４２  クロック乗せ換え部
Ａ，Ｂ，Ｃ，Ｄ  処理部
【図１】
2010009427.tif 000003
【図２】
2010009427.tif 000004
【図３】
2010009427.tif 000005
【図４】
2010009427.tif 000006
【図５】
2010009427.tif 000007
【図６】
2010009427.tif 000008
【図７】
2010009427.tif 000009
【図８】
2010009427.tif 000010
【図９】
2010009427.tif 000011
【図１０】
2010009427.tif 000012
【図１１】
2010009427.tif 000013
【図１２】
2010009427.tif 000014
【図１３】
2010009427.tif 000015
【図１４】
2010009427.tif 000016