(57)【要約】      （修正有）【課題】光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。【解決手段】複数のセル３０１と、水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ライン３０２とを備え、前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、前記複数のセルのそれぞれは、信号を入力又は出力するためのポート３０８をそれぞれ有した複数の素子と、前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロック３０４とを含み、前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる。【選択図】図２
2010287798.tif 000002
【特許請求の範囲】
【請求項１】
光センサを有する半導体集積回路であって、
水平方向及び垂直方向に配列された複数のセルと、
前記水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ラインと、
を備え、
前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、
前記複数のセルのそれぞれは、
信号を入力又は出力するためのポートをそれぞれ有した複数の素子と、
前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロックと、
を含み、
前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる
ことを特徴とする半導体集積回路。
【請求項２】
前記電源ラインは、前記セルの全面を遮光する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記最上の配線層より下の配線層に含まれており、隣接した前記セルの間に配された配線チャネルをさらに備え、
前記電源ラインは、前記配線チャネルの上方まで延在している
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記水平方向に延びており、前記複数のセルのそれぞれへ接地電圧を供給する接地ラインをさらに備え、
前記接地ラインは、前記最上の配線層に含まれており、
前記複数のセルのそれぞれは、
前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記接地ラインと前記半導体基板とを接続することにより、前記素子へ前記接地電圧を供給する接地コンタクトブロックをさらに含み、
前記接地コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記接地ラインは、前記セルの全面を遮光する
ことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記最上の配線層より下の配線層に含まれており、隣接した前記セルの間に配された配線チャネルをさらに備え、
前記接地ラインは、前記配線チャネルの上方まで延在している
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
光センサを有する半導体集積回路であって、
水平方向及び垂直方向に配列された複数のセルと、
前記水平方向に延びており、前記複数のセルのそれぞれへ接地電圧を供給する接地ラインと、
を備え、
前記接地ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、
前記複数のセルのそれぞれは、
信号を入力又は出力するためのポートをそれぞれ有した複数の素子と、
前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記接地ラインと前記半導体基板とを接続することにより、前記素子へ前記接地電圧を供給する接地コンタクトブロックと、
を含み、
前記接地コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
光センサを有する半導体集積回路には、光センサの他に、タイミング発生回路やＡＤ変換回路などの集積回路が搭載されることがある。この集積回路の設計は、スタンダードセルを配置し、スタンダードセルのポート間の配線を行うことによってなされることがある。スタンダードセルのポート間の配線には、多層配線構造における複数の配線層を用いることが一般的である。特許文献２には、ゲートアレイにおいて、最下の配線層Ｍ１におけるライン１２２とその上の配線層Ｍ２におけるライン１２１とを入力／出力端子間の信号線とすることが記載されている（特許文献２の図１３参照）。特許文献３には、固体撮像装置（光センサ）において、最上の配線層２６３の上に層間絶縁膜を形成せず、オンチップカラーフィルタ２８をその一部が最上の配線層２６３の間に入り込むように形成することが記載されている（特許文献３の図１参照）。これにより、特許文献３によれば、オンチップカラーフィルタ２８の上に形成するオンチップマイクロレンズ２９が受光センサ部２４の表面に近くなるので、斜め光Ｌａの入射時の集光効率が上がるとされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００２／００９３０３６号公報
【特許文献２】米国特許５８９８１９４号公報
【特許文献３】特開２００４−２８１９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、特許文献１には、電源レール５１１，５１５と接地レール５０９，５１３との両方を多層配線構造における最上の配線層（ｌａｙｅｒ５）で形成することが記載されている（特許文献１の図７参照）。これにより、特許文献１によれば、各セルの接続ピン（ポート）間を最上の配線層より下の配線層（ｌａｙｅｒ１，２，３）を用いて接続することが容易になるとされている。しかし、特許文献１には、各セルにおける複数の素子のそれぞれの信号を入出力するためのポートをどのようにレイアウトすればレイアウト面積を低減できるのかに関して記載がない。本発明の目的は、光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減することにある。
【課題を解決するための手段】
【０００５】
本発明の１つの側面に係る半導体集積回路は、光センサを有する半導体集積回路であって、水平方向及び垂直方向に配列された複数のセルと、前記水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ラインとを備え、前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、前記複数のセルのそれぞれは、信号を入力又は出力するためのポートをそれぞれ有した複数の素子と、前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロックとを含み、前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減することができる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体集積回路を適用した撮像システムの構成を示す図。
【図２】第１実施形態に係る半導体集積回路の構成を示す図。
【図３】第１実施形態に係る半導体集積回路の構成を示す図。
【図４】第１実施形態に係る半導体集積回路の構成を示す図。
【図５】第１実施形態に係る半導体集積回路の構成を示す図。
【図６】第１実施形態におけるスタンダードセルへ配線可能なメタル本数を示す図。
【図７】比較例におけるスタンダードセルへ配線可能なメタル本数を示す図。
【図８】第２実施形態に係る半導体集積回路の構成を示す図。
【図９】第３実施形態に係る半導体集積回路の構成を示す図。
【図１０】第３実施形態に係る半導体集積回路の構成を示す図。
【図１１】第４実施形態に係る半導体集積回路の構成を示す図。
【図１２】第４実施形態に係る半導体集積回路の構成を示す図。
【図１３】第５実施形態に係る半導体集積回路の構成を示す図。
【図１４】第６実施形態に係る半導体集積回路の構成を示す図。
【図１５】第６実施形態に係る半導体集積回路の構成を示す図。
【図１６】第７実施形態に係る半導体集積回路の構成を示す図。
【図１７】第７実施形態に係る半導体集積回路の構成を示す図。
【図１８】第８実施形態に係る半導体集積回路の構成を示す図。
【発明を実施するための形態】
【０００８】
本明細書では、半導体基板の表面に沿った平面内における略垂直な２つの方向を「垂直方向」及び「水平方向」と表現し、半導体基板の表面に垂直な方向を「鉛直方向」と表現することにする。
【０００９】
本発明の第１実施形態に係る半導体集積回路を適用した撮像システムについて、図１を用いて説明する。
【００１０】
撮像システム９０は、図１に示すように、主として、光学系、光センサ８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。ここで、本発明の第１実施形態に係る半導体集積回路１００は、光センサ８６及び集積回路１０１を含む。集積回路１０１は、撮像信号処理回路９５、Ａ／Ｄ変換器９６、及びタイミング発生部９８を含む。
【００１１】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。レンズ９２は、入射した光を屈折させて、光センサ８６の画素配列（撮像面）に被写体の像を形成する。絞り９３は、光路上においてレンズ９２と光センサ８６との間に設けられ、レンズ９２を通過後に光センサ８６へ導かれる光の量を調節する。光センサ８６は、画素配列に形成された被写体の像を画像信号に変換する。光センサ８６は、その画像信号を画素配列から読み出して出力する。撮像信号処理回路９５は、光センサ８６に接続されており、光センサ８６から出力された画像信号を処理する。Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。タイミング発生部９８は、光センサ８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、光センサ８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、光センサ８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。以上の構成により、光センサ８６において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００１２】
次に、集積回路１０１の構成を、図２〜図５を用いて説明する。集積回路１０１は、複数のスタンダードセル３０１、５０１（図５参照）、電源ライン３０２、接地ライン１０３、及び配線チャネル６０２を備える。複数のスタンダードセル３０１は、スタンダードセル方式に従って、水平方向及び垂直方向に配列されている。各スタンダードセル３０１は、例えば、２入力ポートを有したＮＡＮＤ型のスタンダードセルである。各スタンダードセル５０１は、例えば、５入力ポートと１出力ポートとを有した論理回路型のスタンダードセルである。電源ライン３０２は、水平方向に延びており、半導体基板（図示せず）の上に配された多層配線構造（第１の配線層〜第３の配線層）における最上の配線層（第３の配線層）に含まれている。接地ライン１０３は、水平方向に延びており、多層配線構造（第１の配線層〜第３の配線層）における最下の配線層（第１の配線層）に含まれている。配線チャネル６０２は、垂直方向に隣接するスタンダードセル３０１、５０１の間に配され、多層配線構造（第１の配線層〜第３の配線層）における最下の配線層（第１の配線層）に含まれている。配線チャネル６０２は、配線可能な箇所の確保のために設置された配線である。各スタンダードセル３０１は、図２に示すように、複数の素子（ＥＬ１〜ＥＬ４）、電源コンタクトブロック３０４、及び接地コンタクトプラグ１０４を含む。複数の素子（ＥＬ１〜ＥＬ４）は、信号を入力又は出力するためのポート３０８をそれぞれ有している。複数の素子は、例えば、ＮＭＯＳトランジスタＥＬ１，ＥＬ２、及びＰＭＯＳトランジスタＥＬ３，ＥＬ４を含む。ＮＭＯＳトランジスタＥＬ１，ＥＬ２は、そのソース及びドレインがＮ型アクティブ領域３０６に形成される。ＰＭＯＳトランジスタＥＬ３，ＥＬ４は、そのソース及びドレインがＰ型アクティブ領域３０７に形成される。電源コンタクトブロック３０４は、複数のプラグと、多層配線構造における最上の配線層より下の配線層（第２の配線層、第１の配線層）におけるプラグに接続された部分とを含む。電源コンタクトブロック３０４では、半導体基板の法線ＰＬ１に沿って複数のプラグが鉛直方向に配列されている。電源コンタクトブロック３０４は、多層配線構造における最上の配線層より下の配線層（第２の配線層、第１の配線層）と複数のプラグとを介して電源ライン３０２と半導体基板におけるＰ型ウエル領域とを接続する。Ｐ型ウエル領域は、図２に破線で示すように、半導体基板内で（例えば拡散配線を介して）Ｐ型アクティブ領域３０７に接続されている。これにより、電源コンタクトブロック３０４は、素子（ＰＭＯＳトランジスタＥＬ３，ＥＬ４）へ電源電圧を供給する。接地コンタクトプラグ１０４は、接地ライン１０３と半導体基板におけるＮ型ウエル領域とを接続する。Ｎ型ウエル領域は、図２に破線で示すように、半導体基板内で（例えば拡散配線を介して）Ｎ型アクティブ領域３０６に接続されている。これにより、接地コンタクトプラグ１０４は、素子（ＮＭＯＳトランジスタＥＬ１，ＥＬ２）へ接地電圧を供給する。
【００１３】
ここで、半導体集積回路１００における光センサ８６の画素配列では、複数の画素が２次元状に配列されている。各画素は、光電変換部、多層配線構造、パッシベーション膜、下部平坦化膜、カラーフィルタ、上部平坦化膜、及びマイクロレンズを含む。光電変換部は、半導体基板に配されている。光電変換部は、光に応じた電荷を発生させて蓄積する。光電変換部は、例えば、フォトダイオードである。多層配線構造は、光電変換部に対する開口領域を規定するように半導体基板の上に配されている。多層配線構造は、複数の層間絶縁膜と複数の配線層（第１の配線層〜第３の配線層）とを含む。パッシベーション膜は、多層配線構造の上を覆う。下部平坦化膜は、パッシベーション膜を覆うとともに平坦な表面を提供する。カラーフィルタは、下部平坦化膜の平坦な表面の上に配される。上部平坦化膜は、カラーフィルタを覆うとともに平坦な表面を提供する。マイクロレンズは、上部平坦化膜の平坦な表面の上に配される。各画素におけるマイクロレンズに入射した光が光電変換部の受光面へ到達する割合（集光率）に応じた集光特性を改善するためには、マイクロレンズと光電変換部の受光面との距離を近づける必要がある。その結果、配線層数が３層あるいはそれ以下にまで制限がかかる可能性がある。例として半導体集積回路１００を第１の配線層〜第３の配線層までの多層配線構造を用いて構成する場合を想定する。最上の配線層である第３の配線層は、最下の配線層である第１の配線層や中間の配線層である第２の配線層と比較すると微細化させることが困難である。理由は、最上の配線層である第３の配線層を微細化すると、パッシベーション膜の均一性が保てなくなるためである。よって、第３の配線層の配線ピッチは第１の配線層と第２の配線層とに比較して倍以上となることがあり、第３の配線層にて効率的に配線を行うことは難しい。その結果、半導体集積回路１００における集積回路１０１も、光センサ８６と同一半導体基板上に搭載され同様のプロセスで形成するために、配線層数が３層あるいはそれ以下にまで制限がかかる可能性がある。
【００１４】
配線層数が３層あるいはそれ以下にまで制限がかかる場合、最上の配線層（第３の配線層）を自由にセル内の信号配線又はセル間の信号配線に用いることができない。これにより、信号配線を、複数の配線層（第１の配線層、第２の配線層）で形成する必要が生じる。このとき、仮に、電源ラインが最下の配線層（第１の配線層）に含まれている場合を考える。この場合、電源ラインを少なくとも鉛直方向に迂回するように、セルにおけるポートとそのセルに電源ラインの側で隣接するポートとの間の信号配線をレイアウトする必要が生じる。すなわち、垂直方向に隣接するセルのポート間を、電源ラインを鉛直方向に跨ぐように、第１の配線層、ビアプラグ、第２の配線層、ビアプラグ、及び第１の配線層経由で接続する必要が生じる。これにより、少なくとも鉛直方向におけるレイアウト効率が低下する。
【００１５】
それに対して、本実施形態では、電源ライン３０２が最上の配線層（第３の配線層）に含まれているので、垂直方向に電源ライン３０２側で隣接するセルのポート間を、第１の配線層の配線６０１で効率的に接続できる（図５参照）。あるいは、セルのポートとそのセルに隣接する配線チャネル６０２との間を、第１の配線層の配線６０３で効率的に接続できる（図５参照）。これにより、少なくとも鉛直方向におけるレイアウト効率が向上する。したがって、光センサ８６を有する半導体集積回路１００におけるスタンダードセル方式の各セルのレイアウト面積を低減することができる。なお、図５は、スタンダードセル３０１と任意の５入力ポートと１出力ポートとを有した論理回路のスタンダードセル５０１とを配置し、配線のレイアウトを行った図である。なお、スタンダードセル５０１も、スタンダードセル方式に従っている。
【００１６】
また、仮に、電源ラインや接地ラインから半導体基板へ接続するコンタクトプラグと複数の素子における複数のポートとが、水平方向における座標が重なるようにセル内でレイアウトされている場合を考える。コンタクトプラグと水平方向における座標が重なっているポートから垂直方向に隣接するセルのポートへ第１の配線層の信号配線で接続する際に、そのコンタクトプラグを迂回するように信号配線をレイアウトする必要が生じる。これにより、水平方向及び垂直方向のレイアウト効率が低下する。また、例えば、第１の信号配線として第２の配線層を使用した箇所において第２の信号配線のために第２の配線層を用いることができないため、第１の信号配線を迂回するように第２の信号配線をレイアウトする必要が生じる。このように、水平方向及び垂直方向の配線のレイアウト効率が低下する結果、各セルのレイアウト面積が増大する可能性がある。各セルのレイアウト面積が増大すると、半導体集積回路１００が大型化する。特許文献１〜３には、各セルにおける複数の素子のそれぞれの信号を入出力するためのポートをどのようにレイアウトすればレイアウト面積を低減できるのかに関して記載がない。
【００１７】
それに対して、本実施形態では、電源コンタクトブロック３０４と複数の素子（ＥＬ１〜ＥＬ４）における複数のポート３０８とは、水平方向における座標が異なるようにレイアウトされる（図３、図４参照）。これにより、例えば、図３に示すＰＭＯＳトランジスタＥＬ３，ＥＬ４のゲートに接続されたポート３０８と垂直方向に隣接するセルのポートとの間を、第２の配線層を用いずに、第１の配線層の配線３０８１で効率的に接続できる。あるいは、例えば、図４に示すＰＭＯＳトランジスタのゲート又はドレインに接続されたポート３０８と垂直方向に隣接するセルのポートとの間を、第２の配線層を用いずに、第１の配線層の配線３０８２で効率的に接続できる。このように、電源コンタクトブロック３０４を迂回することなく第１の配線層の配線３０８１を効率的にレイアウトすることができるので、水平方向及び垂直方向におけるレイアウト効率を向上することができる。したがって、光センサ８６を有する半導体集積回路１００におけるスタンダードセル方式の各セルのレイアウト面積を低減することができる。この結果、半導体集積回路１００を小型化することができる。
【００１８】
次に、本発明の第１実施形態に係る半導体集積回路１００による効果を明確にするために、スタンダードセルへ接続可能な配線本数について、比較例（図７）と第１実施形態（図６）とを比較して説明を行う。前提として、多層配線構造における配線層の数が３つ（第１の配線層〜第３の配線層）であり、第３の配線層の配線ピッチが第１の配線層と第２の配線層とに比較して２倍になるものとする。すなわち、配線ピッチの相対比を第１の配線層と第２の配線層とが１、第３の配線層とが２であるとする。図７及び図６における補助線は第１の配線層と第２の配線層とに対する配線ピッチ単位に引かれている。比較例では、図７に示すように、電源ライン１０２が多層配線構造における最下の配線層（第１の配線層）に含まれている点が第１実施形態（図６参照）と異なっている。比較例では、右から水平方向に第１の配線層１１本、第３の配線層７本が接続可能であり、左からも同様である。よって左右からは第１の配線層２２本、第３の配線層１４本が接続可能となる。下からは垂直方向に第２の配線層１７本が接続可能であり、上からも同様である。よって上下からは第２の配線層３４本が接続可能となる。よって、比較例では、左右からと上下からの接続可能な配線本数の合計は７０本になる。一方、第１実施形態では、図６に示すように、右から水平方向に第１の配線層１２本、第３の配線層６本が接続可能であり、左からも同様である。よって左右からは第１の配線層２４本、第３の配線層１２本が接続可能となる。下からは垂直方向に第２の配線層１７本が接続可能である。上からは２個の電源コンタクトブロック３０４を避けて垂直方向に第２の配線層１５本が接続可能であることに加え、第１の配線層も１５本が接続可能である。よって、上下からは第１の配線層１５本、第２の配線層３２本が接続可能となる。よって左右からと上下からの接続可能な配線本数の合計は８３本である。このように、第１実施形態によれば、比較例に比べて、スタンダードセルへ接続可能な配線本数を多くすることができる。このように、第１実施形態によれば、レイアウト効率を向上することができるので、半導体集積回路を小型化できる。
【００１９】
次に、本発明の第２実施形態に係る半導体集積回路１００ｉにおける集積回路１０１ｉについて、図８を用いて説明する。以下では、第１実施形態と異なる点を中心に説明する。集積回路１０１ｉは、図８に示すように、複数のスタンダードセル９０１、電源ライン１０２、及び接地ライン９０２を含む。各スタンダードセル９０１は、例えば、５入力ポートと１出力ポートとを有した論理回路型のスタンダードセルである。電源ライン１０２は、多層配線構造における最下の配線層（第１の配線層）に含まれている。接地ライン９０２は、多層配線構造における最上の配線層（第３の配線層）に含まれている。各スタンダードセル９０１は、電源コンタクトプラグ２０４及び接地コンタクトブロック９０３を含む。電源コンタクトプラグ２０４は、電源ライン１０２と半導体基板におけるＰ型ウエル領域とを接続する。接地コンタクトブロック９０３は、複数のプラグと、多層配線構造における最上の配線層より下の配線層（第２の配線層、第１の配線層）におけるプラグに接続された部分とを含む。接地コンタクトブロック９０３では、半導体基板の法線ＰＬ２に沿って複数のプラグが鉛直方向に配列されている。接地コンタクトブロック９０３は、多層配線構造における最上の配線層より下の配線層（第２の配線層、第１の配線層）と複数のプラグとを介して接地ライン９０３と半導体基板におけるＮ型ウエル領域とを接続する。本実施形態では、接地コンタクトブロック９０３と複数の素子における複数のポート３０８ｉとが、水平方向における座標が異なるようにレイアウトされる。これにより、例えば、図８に示すＰＭＯＳトランジスタのゲートに接続されたポート３０８ｉを、第２の配線層を用いずに、第１の配線層の配線３０８３ｉで効率的に接続できる。このように、接地コンタクトブロック９０３を迂回することなく第１の配線層の配線３０８３ｉを効率的にレイアウトすることができるので、水平方向及び垂直方向におけるレイアウト効率を向上することができる。したがって、光センサ８６を有する半導体集積回路１００ｉにおけるスタンダードセル方式の各セルのレイアウト面積を低減することができる。この結果、半導体集積回路１００ｉを小型化することができる。
【００２０】
次に、本発明の第３実施形態に係る半導体集積回路１００ｊにおける集積回路１０１ｊについて、図９を用いて説明する。以下では、第１実施形態と異なる点を中心に説明する。集積回路１０１ｊは、図９に示すように、複数のスタンダードセル１００１、１１０１（図１０参照）及び接地ライン９０２を含む。各スタンダードセル１００１は、例えば、５入力ポートを１出力ポートとを有した論理回路型のスタンダードセルである。各スタンダードセル１１０１は、例えば、２入力ポートを有したＮＡＮＤ型のスタンダードセルである。接地ライン９０２は、多層配線構造における最上の配線層（第３の配線層）に含まれている。各スタンダードセル１００１は、接地コンタクトブロック９０３を含む。接地コンタクトブロック９０３は、第２実施形態における接地コンタクトブロック９０３と同様である。本実施形態では、電源ライン３０２に加えて接地ライン９０２が、最上の配線層（第３の配線層）に含まれている。これにより、垂直方向における電源ライン３０２側と接地ライン９０２側との両側で隣接するセルのポート間を、第１の配線層の配線３０８２ｊ，３０８３ｊで効率的に接続できる。また、電源コンタクトブロック３０４と複数の素子における複数のポート３０８とは、水平方向における座標が異なるようにレイアウトされる。これにより、例えば、図９に示すＰＭＯＳトランジスタのゲート又はドレインに接続されたポート３０８ｊと垂直方向に隣接するセルのポートとの間を、第２の配線層を用いずに、第１の配線層の配線３０８２ｊで効率的に接続できる。それに加えて、接地コンタクトブロック９０３と複数の素子における複数のポート３０８ｊとは、水平方向における座標が異なるようにレイアウトされる。これにより、例えば、図９に示すＮＭＯＳトランジスタのゲート又はドレインに接続されたポート３０８ｊと垂直方向に隣接するセルのポートとの間を、第２の配線層を用いずに、第１の配線層の配線３０８３ｊで効率的に接続できる。このように、電源コンタクトブロック３０２及び接地コンタクトブロック９０３を迂回することなく第１の配線層の配線３０８２ｊ，３０８３ｊを効率的にレイアウトすることができるので、水平方向及び垂直方向におけるレイアウト効率を向上することができる。したがって、光センサ８６を有する半導体集積回路１００ｊにおけるスタンダードセル方式の各セルのレイアウト面積を低減することができる。この結果、半導体集積回路１００ｊを小型化することができる。
【００２１】
例えば、ポート３０８ｊから電源ライン側へ引き出される第１の配線層は、電源コンタクトブロック３０４に含まれる第１の配線層と重ならず、第３の配線層の電源ライン３０２の下を通って他のポートや配線チャネルと接続することが可能となる。同様にポート３０８ｊから接地ライン側へ引き出される第１の配線層は、接地コンタクトブロック９０３に含まれる第１の配線層と重ならず、第３の配線層の接地ライン９０２の下を通って他のポートや配線チャネルと接続することが可能となる。また、例えば、図１０に示すように、垂直方向に隣接するセルのポート３０８ｊ間の接続に第１の配線層の配線６０１を使用することが可能である。また、配線可能な箇所の確保のために配線チャネルを設置した箇所においては、配線チャネル６０２とポート３０８ｊとの接続に第１の配線層の配線６０３を使用することが可能である。
【００２２】
次に、本発明の第４実施形態に係る半導体集積回路１００ｋにおける集積回路１０１ｋについて、図１１を用いて説明する。以下では、第１実施形態と異なる点を中心に説明する。集積回路１０１ｋは、図１１に示すように、複数のスタンダードセル１２０１、１３０１（図１２参照）、及び電源ライン１２０２を含む。各スタンダードセル１２０１は、例えば、５入力ポートと１出力ポートとを有した論理回路型のスタンダードセルである。各スタンダードセル１３０１は、例えば、２入力ポートを有したＮＡＮＤ型のスタンダードセルである。電源ライン１２０２は、少なくとも、各スタンダードセル１２０１に含まれた複数の素子を遮光する。例えば、電源ライン１２０２は、主として水平方向に延びているが、複数の素子における複数のポート３０８ｋが配される領域ＡＲ１ｋの外側からその領域ＡＲ１ｋを覆うように延びてもよい。電源ライン１２０２は、各スタンダードセル１２０１の領域全体（セルの全面）を遮光しても良い。例えば、電源ライン１２０２は、複数の素子における複数のポート３０８ｋが配される領域ＡＲ１ｋの外側からその領域ＡＲ１ｋを覆うとともに接地ライン１０３の上方を覆うように延びてもよい。電源ライン１２０２が各スタンダードセル１２０１の領域全体を遮光した場合、斜めに入射した光が各スタンダードセル１２０１における素子に達する可能性を低減できる。また、電源ライン１２０２が各スタンダードセル１２０１の領域全体を遮光した場合、半導体基板の表面に垂直に入射した照度の高い光が半導体基板内で電荷に変換されて素子に流れ込んでしまう可能性を低減できる。これにより、素子により伝達される信号に混入するノイズを低減できる。さらに、電源ライン１２０２は、図１２に示すように、垂直方向に隣接するスタンダードセル１２０１，１３０１の間に配された配線チャネル６０２の上方まで延在していてもよい。電源ライン１２０２が各スタンダードセル１２０１の領域全体に加えて配線チャネル６０２を遮光した場合、斜めに入射した光が各スタンダードセル１２０１における素子に達する可能性をさらに低減できる。また、電源ライン１２０２が各スタンダードセル１２０１の領域全体に加えて配線チャネル６０２を遮光した場合、半導体基板の表面に垂直に入射した照度の高い光が半導体基板内で電荷に変換されて素子に流れ込んでしまう可能性をさらに低減できる。このように、遮光時に第３の配線層の電源ラインを遮光膜に兼用できるため、電源ラインと遮光膜とを別途に構成する必要がなくなり、レイアウト効率を向上でき、集積回路を小型化することが容易になる。
【００２３】
次に、本発明の第５実施形態に係る半導体集積回路１００ｎにおける集積回路１０１ｎについて、図１３を用いて説明する。以下では、第２実施形態（図８参照）と異なる点を中心に説明する。集積回路１０１ｎは、図１３に示すように、複数のスタンダードセル１４０１、及び接地ライン１４０２を含む。各スタンダードセル１４０１は、例えば、５入力ポートと１出力ポートとを有した論理回路型のスタンダードセルである。接地ライン１４０２は、少なくとも、各スタンダードセル１２０１に含まれた複数の素子を遮光する。例えば、電源ライン１４０２は、複数の素子における複数のポート３０８ｎが配される領域ＡＲ１ｎの外側からその領域ＡＲ１ｎを覆うように延びてもよい。接地ライン１４０２は、各スタンダードセル１４０１の領域全体（セルの全面）を遮光しても良い。例えば、接地ライン１４０２は、複数の素子における複数のポート３０８ｎが配される領域ＡＲ１ｎの外側からその領域ＡＲ１ｎを覆うとともに電源ライン１０２の上方を覆うように延びてもよい。接地ライン１４０２が各スタンダードセル１４０１の領域全体を遮光した場合、斜めに入射した光が各スタンダードセル１４０１における素子に達する可能性を低減できる。また、接地ライン１４０２が各スタンダードセル１４０１の領域全体を遮光した場合、半導体基板の表面に垂直に入射した照度の高い光が半導体基板内で電荷に変換されて素子に流れ込んでしまう可能性を低減できる。これにより、素子により伝達される信号に混入するノイズを低減できる。
【００２４】
次に、本発明の第６実施形態に係る半導体集積回路１００ｐにおける集積回路１０１ｐについて、図１４及び図１５を用いて説明する。以下では、第３実施形態（図９参照）と異なる点を中心に説明する。集積回路１０１ｐは、図１４に示すように、複数のスタンダードセル１５０１、電源ライン１２０２ｐ、及び接地ライン１４０２ｐを含む。各スタンダードセル１５０１は、例えば、５入力ポートと１出力ポートとを有した論理回路型のスタンダードセルである。電源ライン１２０２ｐは、各スタンダードセル１５０１に含まれた複数の素子における電源ライン１２０２ｐの側に配された素子を遮光する。例えば、電源ライン１２０２ｐは、複数の素子における複数のポート３０８ｐが配される領域ＡＲ１ｐの外側から領域ＡＲ１ｐにおける電源ライン１２０２ｐ側の領域ＡＲ１ｐ１を覆うように延びてもよい。また、接地ライン１４０２ｐは、各スタンダードセル１２０１に含まれた複数の素子における接地ライン１４０２ｐの側に配された素子を遮光する。例えば、接地ライン１４０２ｐは、領域ＡＲ１ｐの外側から領域ＡＲ１ｐにおける接地ライン１４０２ｐ側の領域ＡＲ１ｐ２を覆うように延びてもよい。さらに、電源ライン１２０２ｐは、図１５に示すように、隣接するスタンダードセル１２０１，１３０１の間に配された配線チャネル６０２の上方まで延在していてもよい。あるいは、接地ライン１４０２ｐは、図示しないが、隣接するスタンダードセル１２０１，１３０１の間に配された配線チャネル６０２の上方まで延在していてもよい。電源ライン１２０２ｐ又は接地ライン１４０２ｐが各スタンダードセル１２０１の領域全体に加えて配線チャネル６０２を遮光した場合、斜めに入射した光が各スタンダードセル１２０１における素子に達する可能性をさらに低減できる。また、電源ライン１２０２ｐ又は接地ライン１４０２ｐが各スタンダードセル１２０１の領域全体に加えて配線チャネル６０２を遮光した場合、半導体基板の表面に垂直に入射した照度の高い光が半導体基板内で電荷に変換されて素子に流れ込んでしまう可能性をさらに低減できる。このように、遮光時に第３の配線層の電源ライン又は接地ラインを遮光膜に兼用できるため、電源ラインと遮光膜とを別途に構成する必要がなくなり、レイアウト効率を向上でき、集積回路を小型化することが容易になる。
【００２５】
次に、本発明の第７実施形態に係る半導体集積回路１００ｑにおける集積回路１０１ｑについて、図１６及び図１７を用いて説明する。以下では、第５実施形態（図１３参照）と異なる点を中心に説明する。集積回路１０１ｑは、図１６に示すように、複数のスタンダードセル１７０１、１８０１（図１７参照）、及び接地ライン１７０２を含む。各スタンダードセル１７０１は、例えば、５入力ポートと１出力ポートとを有した論理回路型のスタンダードセルである。各スタンダードセル１８０１は、例えば、２入力ポートを有したＮＡＮＤ型のスタンダードセルである。接地ライン１７０２は、図１６に示すように、隣接するスタンダードセル１４０１の間に配された配線チャネルの上方まで延在していてもよい。例えば、接地ライン１７０２は、複数の素子における複数のポート３０８ｎが配される領域ＡＲ１ｑの外側からその領域ＡＲ１ｑを覆うとともに配線チャネル６０２が配される領域ＡＲ２ｑを覆うように延びてもよい。接地ライン１７０２が各スタンダードセル１７０１の領域全体に加えて配線チャネルを遮光した場合、斜めに入射した光が各スタンダードセル１７０１における素子に達する可能性をさらに低減できる。また、接地ライン１７０２が各スタンダードセル１７０１の領域全体に加えて配線チャネルを遮光した場合、半導体基板の表面に垂直に入射した照度の高い光が半導体基板内で電荷に変換されて素子に流れ込んでしまう可能性をさらに低減できる。このように、遮光時に第３の配線層の接地ラインを遮光膜に兼用できるため、接地ラインと遮光膜とを別途に構成する必要がなくなり、レイアウト効率を向上でき、集積回路を小型化することが容易になる。
【００２６】
次に、本発明の第８実施形態に係る半導体集積回路１００ｒにおける集積回路１０１ｒについて、図１８を用いて説明する。以下では、第１実施形態（図２参照）及び第３実施形態（図１４）と異なる点を中心に説明する。集積回路１０１ｒは、図１８に示すように、複数のゲートアレイセル１９０１、電源ライン１２０２ｒ、及び接地ライン１４０２ｒを含む。複数のゲートアレイセル１９０１は、ゲートアレイセル方式に従って、水平方向及び垂直方向に配列されている。各ゲートアレイセル１９０１は、図１８に示すように、複数の素子（ＥＬ１ｒ〜ＥＬ４ｒ）、電源コンタクトブロック３０４、及び接地コンタクトブロック９０３を含む。複数の素子（ＥＬ１ｒ〜ＥＬ４ｒ）は、信号を入力又は出力するためのポート３０８ｒをそれぞれ有している。なお、図１８には、各ゲートアレイセル１９０１が基本ゲートアレイセルを１つ含む場合が例示されているが、各ゲートアレイセル１９０１は基本ゲートアレイセルを複数含んでもよい。電源ライン１２０２ｒは、各ゲートアレイセル１９０１に含まれた複数の素子における電源ライン１２０２ｒの側に配された素子ＥＬ３ｒ、ＥＬ４ｒを遮光する。接地ライン１４０２ｒは、各ゲートアレイセル１９０１に含まれた複数の素子における接地ライン１４０２ｒの側に配された素子ＥＬ１ｒ、ＥＬ２ｒを遮光する。
【図１】
2010287798.tif 000003
【図２】
2010287798.tif 000004
【図３】
2010287798.tif 000005
【図４】
2010287798.tif 000006
【図５】
2010287798.tif 000007
【図６】
2010287798.tif 000008
【図７】
2010287798.tif 000009
【図８】
2010287798.tif 000010
【図９】
2010287798.tif 000011
【図１０】
2010287798.tif 000012
【図１１】
2010287798.tif 000013
【図１２】
2010287798.tif 000014
【図１３】
2010287798.tif 000015
【図１４】
2010287798.tif 000016
【図１５】
2010287798.tif 000017
【図１６】
2010287798.tif 000018
【図１７】
2010287798.tif 000019
【図１８】
2010287798.tif 000020