(57)【要約】      （修正有）【課題】データ駆動部の個数および／またはチャネル数を可能な限り減少させて、且つゲート駆動部に充分な充電時間が確保できる液晶表示装置を提供する。【解決手段】基板上に多数のピクセルが行列形状で配列されて形成されたピクセルアレイであって、前記行列形状に配列された多数のピクセルが、少なくとも、第１方向に隣接して順次に配置され、各々第１スイッチング素子１および第２スイッチング素子を含む第１ピクセルおよび第２ピクセルから構成されたピクセルアレイと、第１方向と異なる第２方向に延長されて配置され、第１スイッチング素子および第２スイッチング素子に共通に接続した第１共通ゲートライン１１と、第１方向に延長されて配置され、各々第１スイッチング素子１又は第２スイッチング素子とそれぞれ接続した第１データライン２１および第２データライン２２と、を含む液晶表示装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に多数のピクセルが行列形状で配列されて形成されたピクセルアレイであって、前記行列形状に配列された多数のピクセルが、少なくとも、第１方向に隣接して順次に配置され、各々第１スイッチング素子および第２スイッチング素子を含む第１ピクセルおよび第２ピクセルから構成されたピクセルアレイと、
前記第１方向と異なる第２方向に延長されて配置され、前記第１スイッチング素子および第２スイッチング素子に共通に接続した第１共通ゲートラインと、
前記第１方向に延長されて配置され、各々前記第１スイッチング素子１または前記第２スイッチング素子とそれぞれ接続した第１データラインおよび第２データラインと、
を含む液晶表示装置。
【請求項２】
前記基板は、長辺と短辺とを有し、前記長辺は、前記第１方向と平行であり、前記短辺は前記第２方向と平行であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１ピクセルおよび前記第２ピクセルの前記第２方向の長さが前記第１方向の長さより長いことを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記ピクセルアレイは、前記第１方向に赤、緑および青を交互に表しし、前記第２方向に同一の色相を表示することを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記第１データラインおよび前記第２データラインは、対を成して前記ピクセルアレイの一つのピクセル行ごとに配置されることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記多数のピクセルの各々は、スイッチング素子を含み、前記ピクセルアレイの一つのピクセル列に位置する前記スイッチング素子は、ピクセル行ごとに前記第１データラインおよび前記第２データラインと交互に接続することを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記基板上に第３データラインをさらに含み、
前記第１データラインないし第３データラインは、反復して前記基板上に配置され、
前記第１データラインと前記第２データラインとの間に第１ピクセル行が含まれるように前記第１データラインおよび第２データラインが配置され、前記第２データラインおよび第３データラインは、互いに対向して平行であるように配置され、前記第３データラインと前記第１データラインとの間に第２ピクセル行が含まれるように前記第３データラインおよび第１データラインが配置されることを特徴とする請求項１に記載の液晶表示装置。
【請求項８】
前記基板上に第２共通ゲートラインをさらに含み、
前記第１共通ゲートラインおよび前記第２共通ゲートラインは、反復されて前記基板上に配置され、
前記第２共通ゲートラインは、前記第１共通ゲートラインに隣接して平行であるように配置され、前記第１共通ゲートラインおよび前記第２共通ゲートラインとの間に前記第２ピクセルが位置するように配置されることを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記ピクセルアレイは、２×３マトリックス形状で配列された６個のピクセルを含み、
前記第１ピクセル行には前記第１方向に前記第１ピクセルおよび前記第２ピクセルと、第３スイッチング素子を含む第３ピクセルとが順次に配列され、
前記第２ピクセル行には前記第１方向に第４ないし第６スイッチング素子を各々含む第４ないし第６ピクセルが順次に配列され、
前記第３スイッチング素子は、前記第２共通ゲートラインおよび前記第２データラインと接続し、
前記第４スイッチング素子は、前記第１共通ゲートラインおよび前記第３データラインと接続し、
前記第５スイッチング素子は、前記第２共通ゲートラインおよび前記第３データラインと接続し、
前記第６スイッチング素子は、前記第２共通ゲートラインおよび前記第１データラインと接続することを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
前記第１データラインないし第３データラインの各々に第１信号が連続して２回印加され、継続して第２信号が連続して２回印加されることが反復されることを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記第１データラインないし第３データラインの各々に第１信号と第２信号とが交互に印加されることを特徴とする請求項９に記載の液晶表示装置。
【請求項１２】
前記基板上に第３データラインをさらに含み、
前記第１データラインないし第３データラインは、反復して前記基板上に配置され、
前記第２データラインと前記第１データラインとの間に第１ピクセル行が含まれるように前記第２データラインおよび第１データラインが配置され、前記第１データラインと前記第３データラインとの間に第２ピクセル行が含まれるように前記第１データラインおよび第３データラインが配置され、前記第３データラインおよび第２データラインは、互いに対向して平行であるように配置されることを特徴とする請求項１に記載の液晶表示装置。
【請求項１３】
前記基板上に第２共通ゲートラインをさらに含み、
前記第１共通ゲートラインおよび第２共通ゲートラインは、反復されて前記基板上に配置され、
前記第２共通ゲートラインは、前記第１共通ゲートラインに隣接して平行であるように配置され、前記第１共通ゲートラインおよび前記第２共通ゲートラインとの間に前記第２ピクセルが位置するように配置されることを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記ピクセルアレイは、２×６マトリックス形状で配列された１２個のピクセルを含み、
前記第１ピクセル行には前記第１方向に前記第１ピクセルおよび前記第２ピクセルと、第３スイッチング素子ないし第６スイッチング素子を各々含む第３ピクセルないし第６ピクセルとが順次に配列され、
前記第２ピクセル行には前記第１方向に第７スイッチング素子ないし第１２スイッチング素子を各々含む第７ピクセルないし第１２ピクセルが順次に配列され、
前記第３スイッチング素子は、前記第２共通ゲートラインおよび前記第２データラインと接続し、
前記第４スイッチング素子は、前記第１共通ゲートラインおよび前記第２データラインと接続し、
前記第５スイッチング素子は、前記第２共通ゲートラインおよび前記第２データラインと接続し、
前記第６スイッチング素子は、前記第２共通ゲートラインおよび前記第１データラインと接続し、
前記第７スイッチング素子は、前記第１共通ゲートラインおよび前記第３データラインと接続し、
前記第８スイッチング素子は、前記第２共通ゲートラインおよび前記第３データラインと接続し、
前記第９スイッチング素子は、前記第２共通ゲートラインおよび前記第１データラインと接続し、
前記第１０スイッチング素子は、前記第１共通ゲートラインおよび前記第１データラインと接続し、
前記第１１スイッチング素子は、前記第１共通ゲートラインおよび前記第３データラインと接続し、
前記第１２スイッチング素子は、前記第２共通ゲートラインおよび前記第３データラインと接続することを特徴とする請求項１３に記載の液晶表示装置。
【請求項１５】
前記第１データラインないし第３データラインの各々に第１信号と第２信号とが交互に印加されることを特徴とする請求項１４に記載の液晶表示装置。
【請求項１６】
前記基板上に第３データラインをさらに含み、
前記第１データラインないし第３データラインは、反復して前記基板上に配置され、
前記第１データラインと前記第２データラインとの間に第１ピクセル行が含まれるように前記第１データラインおよび第２データラインが配置され、前記第２データラインと前記第３データラインとの間に第２ピクセル行が含まれるように前記第２データラインおよび第３データラインが配置され、前記第３データラインおよび第１データラインは、互いに対向して平行であるように配置されることを特徴とする請求項１に記載の液晶表示装置。
【請求項１７】
前記基板上に第２共通ゲートラインをさらに含み、
前記第１共通ゲートラインおよび前記第２共通ゲートラインは反復されて前記基板上に配置され、
前記第２共通ゲートラインは、前記第１共通ゲートラインに隣接して平行であるように配置され、前記第１共通ゲートラインおよび第２共通ゲートラインとの間に前記第２ピクセルが位置するように配置されることを特徴とする請求項１６に記載の液晶表示装置。
【請求項１８】
前記ピクセルアレイは、２×６マトリックス形状で配列された１２個のピクセルを含み、
前記第１ピクセル行には前記第１方向に前記第１ピクセルおよび前記第２ピクセルと、第３スイッチング素子ないし第６スイッチング素子を各々含む第３ピクセルないし第６ピクセルとが順次に配列され、
前記第２ピクセル行には前記第１方向に第７スイッチング素子ないし第１２スイッチング素子を各々含む第７ピクセルないし第１２ピクセルが順次に配列され、
前記第３スイッチング素子は、前記第２共通ゲートラインおよび前記第１データラインと接続し、
前記第４スイッチング素子は、前記第１共通ゲートラインおよび前記第１データラインと接続し、
前記第５スイッチング素子は、前記第２共通ゲートラインおよび前記第１データラインと接続し、
前記第６スイッチング素子は、前記第２共通ゲートラインおよび前記第２データラインと接続し、
前記第７スイッチング素子は、前記第１共通ゲートラインおよび前記第３データラインと接続し、
前記第８スイッチング素子は、前記第２共通ゲートラインおよび前記第２データラインと接続し、
前記第９スイッチング素子は、前記第２共通ゲートラインおよび前記第３データラインと接続し、
前記第１０スイッチング素子は、前記第１共通ゲートラインおよび前記第２データラインと接続し、
前記第１１スイッチング素子は、前記第１共通ゲートラインおよび前記第３データラインと接続し、
前記第１２スイッチング素子は、前記第２共通ゲートラインおよび前記第３データラインと接続することを特徴とする請求項１７に記載の液晶表示装置。
【請求項１９】
前記第１データラインないし第３データラインの各々に第１信号と第２信号とが交互に印加されることを特徴とする請求項１８に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関するものであって、画像品質が優れた液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＬＣＤ）は現在最も広く使われているフラットパネル表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）のうち一つであって、電極が形成されている２枚の基板とその間に挿入されている液晶層とからなり、電極に電圧を印加して液晶層の液晶分子を再配列させることによって透過する光の量を調節して映像を表示する装置である。
【０００３】
液晶表示装置を構成する薄膜トランジスタ表示板において、走査信号を伝達するゲート線と画像信号を伝達するデータ線とが交差してピクセルを定義し、それぞれのピクセルにはゲート線およびデータ線と接続している薄膜トランジスタ、及び薄膜トランジスタと接続しているピクセル電極が形成されている。また、このような薄膜トランジスタを含む多数のピクセルが薄膜トランジスタ表示板上にピクセルアレイを構成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開２００７−００７０７４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に液晶表示装置のデータ駆動部は、ゲート駆動部に比べて相対的に高価であり、高性能が要求されるため、ゲート駆動部とは異なるアモルファスシリコン薄膜トランジスタを使用してガラス基板に直接実装することが事実上不可能である。また、使用されるチャネル数に比例して、価格が急激に上昇する。したがって、製造費用を減らすためにはデータ駆動部の個数および／またはチャネル数を可能な限り減少させなければならず、また、ゲート駆動部に充分な充電時間が確保されるようにピクセルアレイが設計された液晶表示装置が必要である。
【０００６】
本発明が解決しようとする課題は、データ駆動部の個数および／またはチャネル数を可能な限り減少させて、且つゲート駆動部に充分な充電時間が確保できるように液晶表示装置を提供するものである。
【０００７】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていない他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明の一実施形態による液晶表示装置は、基板上に多数のピクセルが行列形状で配列されて形成されたピクセルアレイであって、前記行列形状に配列された多数のピクセルが、少なくとも、第１方向に隣接して順次に配置され、各々第１スイッチング素子および第２スイッチング素子を含む第１ピクセルおよび第２ピクセルから構成されたピクセルアレイと、第１方向と異なる第２方向に延長されて配置され、第１スイッチング素子および第２スイッチング素子に共通に接続した第１共通ゲートラインと、第１方向に延長されて配置され、各々第１スイッチング素子１または第２スイッチング素子とそれぞれ接続した第１データラインおよび第２データラインと、を含む。
【発明の効果】
【０００９】
本発明によれば、データ駆動部の個数および／またはチャネル数を可能な限り減少させて、且つゲート駆動部に充分な充電時間が確保できるように液晶表示装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明による液晶表示装置のブロック図である。
【図２】本発明の第１実施形態による液晶表示装置の薄膜トランジスタ表示板１の等価回路図である。
【図３】図２に示す液晶表示装置のピクセルアレイを示す図である。
【図４Ａ】本発明の第２実施形態による液晶表示装置のピクセルアレイを示す図である。
【図４Ｂ】図４Ａに示すピクセルアレイのデータラインに印加される信号が２×１反転をすることを示す図である。
【図４Ｃ】図４Ａに示すピクセルアレイのデータラインに印加される信号がカラム反転をすることを示す図である。
【図５Ａ】本発明の第３実施形態による液晶表示装置のピクセルアレイを示す図である。
【図５Ｂ】図５Ａに示すピクセルアレイのデータラインに印加される信号がカラム反転をすることを示す図である。
【図６Ａ】本発明の第３実施形態の第１変形例による液晶表示装置のピクセルアレイを示す図である。
【図６Ｂ】図６Ａに示すピクセルアレイのデータラインに印加される信号がカラム反転をすることを示す図である。
【発明を実施するための形態】
【００１１】
本発明の利点、特徴、およびそれらを達成する方法は、図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。図面において層及び領域のサイズおよび相対的なサイズは説明を明瞭にするために誇張されたものであり得る。
【００１２】
素子（ｅｌｅｍｅｎｔｓ）または層が、異なる素子または層の「上」と称されるものは、他の素子あるいは層の真上だけでなく、中間に他の層または他の素子を介在した場合をすべて含む。これに対し、一つの素子が他の素子と「直接上」、「真上」と称されるものは中間に他の素子または層を介在しないものを示す。明細書全体において、同一参照符号は同一構成要素を指す。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１３】
空間的に相対的な用語である「下」、「下部」、「上」、「上部」などは、図面に示されているように、一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用されてもよい。空間的に相対的な用語は、図面に示されている方向に加えて、使用時または動作時における素子の互いに異なる方向を含む用語として理解されなければならない。
【００１４】
本明細書で記述する実施形態は、本発明の理想的な実施形態の概略的な断面図を参考にして説明する。したがって、製造技術または許容誤差などによって、例示図の形状は変形されてもよい。したがって、本発明の実施形態は、図示された特定の形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形態は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
【００１５】
以下、図を参照して本発明の実施形態による液晶表示装置について詳細に説明する。
【００１６】
図１は、本発明による液晶表示装置のブロック図である。
【００１７】
図１を参照すると、液晶表示装置は、薄膜トランジスタ表示板１と、これに接続したゲート駆動部４及びデータ駆動部５と、データ駆動部５に接続した階調電圧生成部８と、これらを制御するタイミングコントローラ６とを含む。
【００１８】
薄膜トランジスタ表示板１は、等価回路として見るとき、複数の表示信号ライン（Ｇ１，…、ＧｎおよびＤ１，…、Ｄｍ）とこれに接続しており、多数のピクセル（Ｐｘ）が略行列の形状で配列されて成されたピクセルアレイを含む。
【００１９】
表示信号ライン（Ｇ１，…、ＧｎおよびＤ１，…、Ｄｍ）は、ゲート信号を伝達する複数のゲートライン（Ｇ１，…、Ｇｎ）と、データ信号を伝達するデータライン（Ｄ１，…、Ｄｍ）とを含む。
【００２０】
ゲートライン（Ｇ１，…、Ｇｎ）は、略列方向に延びており、互いが略平行である。データライン（Ｄ１，…、Ｄｍ）は、略行方向に延びており、互いが略平行である。本発明の実施形態による液晶表示装置の薄膜トランジスタ表示板１の詳細な構成は後述する。
【００２１】
階調電圧生成部８は、ピクセルの透過率に関連する二セットの複数階調電圧を生成する。二セットのうち一セットは、共通電圧（Ｖｃｏｍ）に対して正の値を有し、他の一セットは負の値を有する。
【００２２】
ゲート駆動部４は、薄膜トランジスタ表示板１のゲートライン（Ｇ１，…、Ｇｎ）に接続して、外部からのゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）との組合わせからなるゲート信号をゲートライン（Ｇ１，…、Ｇｎ）に印加する。
【００２３】
データ駆動部５は、薄膜トランジスタ表示板１のデータライン（Ｄ１，…、Ｄｍ）に接続して、階調電圧生成部８からの階調電圧を選択してデータ信号としてピクセルに印加する。データ駆動部５は、通常複数の集積回路からなる。
【００２４】
タイミングコントローラ６は、ゲート駆動部４およびデータ駆動部５などの動作を制御する制御信号を生成して、該当する制御信号をゲート駆動部４およびデータ駆動部５にそれぞれ提供する。
【００２５】
このような液晶表示装置の表示動作について詳細に説明する。
【００２６】
タイミングコントローラ６は、外部のグラフィック制御器（図示せず）から赤、緑および青の映像信号（Ｒ、Ｇ、Ｂ）、およびこれの表示を制御する入力制御信号、例えば垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などの提供を受ける。タイミングコントローラ６は、入力制御信号に基づいてゲート制御信号（ＣＯＮＴ１）およびデータ制御信号（ＣＯＮＴ２）などを生成して、映像信号（Ｒ、Ｇ、Ｂ）を薄膜トランジスタ表示板１の動作条件に合わせて適切に処理した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４に送り、データ制御信号（ＣＯＮＴ２）と処理した映像信号（Ｒ’、Ｇ’、Ｂ’）とをデータ駆動部５に送る。
【００２７】
ゲート制御信号（ＣＯＮＴ１）は、ゲートオンパルス（ゲートオン電圧区間）の出力開始を指示する垂直同期開始信号（ＳＴＶ）、ゲートオンパルスの出力時期を制御するゲートクロック信号（ＣＰＶ）、およびゲートオンパルスの幅を定義する出力イネーブル信号（ＯＥ）などを含む。
【００２８】
データ制御信号（ＣＯＮＴ２）は、映像データ（Ｒ’、Ｇ’、Ｂ’）の入力開始を指示する水平同期開始信号（ＳＴＨ）、データ線（Ｄ１，…、Ｄｍ）に対応するデータ電圧の印加を命令するロード信号（ＬＯＡＤ）、共通電圧（Ｖｃｏｍ）に対するデータ電圧の極性（以下「共通電圧に対するデータ電圧の極性」を「データ電圧の極性」という）を反転させる反転信号（ＲＶＳ）、およびデータクロック信号（ＨＣＬＫ）などを含む。
【００２９】
データ駆動部５は、タイミングコントローラ６からのデータ制御信号（ＣＯＮＴ２）に応答して、一行のピクセルに対応する映像データ（Ｒ’、Ｇ’、Ｂ’）を順に受信して、階調電圧生成部８からの階調電圧のうち各映像データ（Ｒ’、Ｇ’、Ｂ’）に対応する階調電圧を選択することによって、映像データ（Ｒ’、Ｇ’、Ｂ’）を対応するアナログデータ電圧に変換する。
【００３０】
ゲート駆動部４は、タイミングコントローラ６からの垂直同期開始信号（ＳＴＶ）およびゲートクロック信号（ＣＰＶ）に応答して、１／２Ｈ周期を有するゲートオン電圧（Ｖｏｎ）をゲートライン（Ｇ１，…、Ｇｎ）に印加して、このゲートライン（Ｇ１，…、Ｇｎ）に接続したスイッチング素子（図２のＱ１，Ｑ２参照）をオンさせる。ここで、ゲートオン電圧（Ｖｏｎ）は、ゲートライン（Ｇ１，…、Ｇｎ）にピクセル行方向に順に印加されてもよい。
【００３１】
ゲートライン（Ｇ１，…、Ｇｎ）にゲートオン電圧（Ｖｏｎ）が印加されて、これに接続した一行のスイッチング素子Ｑ１，Ｑ２がオンされているあいだ、データ駆動部５は、各データ電圧を対応するデータライン（Ｄ１，…、Ｄｍ）に供給する。データライン（Ｄ１，…、Ｄｍ）に供給されたデータ電圧は、オンされたスイッチング素子Ｑ１，Ｑ２を通じて、対応するピクセルに印加される。
【００３２】
液晶分子は、ピクセル電極（図示せず）と共通電極（図示せず）とが生成する電界の変化によってその配列を変え、これに応じて液晶層（図示せず）を通過する光の偏光が変化する。このような偏光の変化は、表示板（図示せず）に取り付けられた偏光子（図示せず）によって光の透過率変化に表れる。
【００３３】
このような方式で、一フレーム（ｆｒａｍｅ）のあいだ、すべてのゲートライン（Ｇ１，…、Ｇｎ）に対して順にゲートオン電圧（Ｖｏｎ）を印加して、すべてのピクセルにデータ電圧を印加する。一フレームが終わると、次のフレームが始まり、各ピクセルに印加されるデータ電圧の極性が直前フレームでの極性と反対になるようにデータ駆動部５に印加される反転信号（ＲＶＳ）の状態が制御される（これをフレーム反転という）。このとき、一フレーム内でも反転信号（ＲＶＳ）の特性により、一データラインを通じて流れるデータ電圧の極性が変わるか（これをライン反転という）、一ピクセル行に印加されるデータ電圧の極性が互いに異なってもよい（これをドット反転という）。
【００３４】
一方、このような本発明の実施形態による薄膜トランジスタ表示板１は、一方または上下にゲート駆動部４を集積することによって薄膜トランジスタ表示板１のサイズが大きくなることを防止することができる。
【００３５】
図２は、本発明の第１実施形態による液晶表示装置の薄膜トランジスタ表示板１の等価回路図である。図３は、図２に示す液晶表示装置のピクセルアレイ（ａｒｒａｙ）を示す図である。図１〜図３を参照して本発明の第１実施形態による液晶表示装置について説明する。
【００３６】
基板上に多数のピクセルが行列形状で配列されたピクセルアレイが形成されている。
【００３７】
ピクセルアレイのうち第１方向（ｍ）に互いに隣接して順次に配置された第１ピクセルおよび第２ピクセル（図３のＰ１，Ｐ２参照）は、各々第１スイッチング素子１および第２スイッチング素子（図２のＱ１，Ｑ２参照）を含み、これに接続した液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）およびストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）を含む。ここで、ストレージキャパシタ（Ｃｓｔ）は必要に応じて省略することができる。
【００３８】
スイッチング素子Ｑ１，Ｑ２は、三端子素子であって、そのゲート電極およびソース電極は、各々第１共通ゲートライン１１および第１または第２データライン２１，２２に接続しており、各々のドレイン電極は、液晶キャパシタ（Ｃｌｃ）およびストレージキャパシタ（Ｃｓｔ）に接続している。ここで、第１データラインおよび第２データライン２１，２２は、第１方向（ｍ）に延長されて配置される。
【００３９】
一方、上述したように、スイッチング素子Ｑ１，Ｑ２のゲート電極は、第１方向（ｍ）とは異なる第２方向（ｎ）に延長されて配置された第１共通ゲートライン１１に共通に接続している。
【００４０】
スイッチング素子Ｑ１，Ｑ２とゲートライン１１，１２およびデータライン２１，２２との間の具体的に接続関係は次のとおりである。
【００４１】
スイッチング素子Ｑ１，Ｑ２は、第１共通ゲートライン１１を中心に、第１方向に左右に隣接して順次に配置され、第１共通ゲートライン１１の左側に位置するスイッチング素子（Ｑ１）は、第１データライン２１にそのソース電極が接続し、第１共通ゲートライン１１の右側に位置するスイッチング素子（Ｑ２）は、第２データライン２２にそのソース電極が接続して、一つのピクセル行を成す。またこれと反対の場合も可能である。すなわち、第１共通ゲートライン１１の左側に位置するスイッチング素子（Ｑ１）は、第２データライン２２にそのソース電極が接続され、第１共通ゲートライン１１の右側に位置するスイッチング素子（Ｑ２）は、第１データライン２１にそのソース電極が接続され、一つのピクセル行を成してもよい。
【００４２】
一方、図３を参照すると、第１データラインおよび第２データライン２１，２２は、対を成し、前記ピクセルアレイの行ごとに配置される。また、多数のピクセルの各々はスイッチング素子（Ｑ３１〜Ｑ３６）を含む。このとき、ピクセルアレイの一つのピクセル列に位置するスイッチング素子（Ｑ３１，Ｑ３３，Ｑ３５、Ｑ３２，Ｑ３４，Ｑ３６）は、各ピクセル行ごとに第１データライン２１および第２データライン２２と交互に接続されてもよい。例えば、第１共通ゲートライン１１の左側のピクセル列を見れば、第１行に位置するスイッチング素子Ｑ３１は第１データライン２１に接続し、第２行に位置するスイッチング素子Ｑ３３は第２データライン２２に接続し、第３行に位置するスイッチング素子Ｑ３５は再び第１データライン２１に接続する。一方、第１共通ゲートライン１１の右側のピクセル列に位置するスイッチング素子（Ｑ３２，Ｑ３４，Ｑ３６）は、前述した例示とは反対に接続してもよい。すなわち、第１行に位置するスイッチング素子Ｑ３２は、第２データライン２２に接続して、第２行に位置するスイッチング素子Ｑ３４は、第１データライン２１に接続し、第３行に位置するスイッチング素子Ｑ３６は、再び第２データライン２２に接続する。一方、このようなピクセル列の接続関係は反対の場合も可能である。
【００４３】
液晶キャパシタ（Ｃｌｃ）は、薄膜トランジスタ表示板１のピクセル電極とカラーフィルタ表示板の共通電極とを二つの端子とし、二つの電極の間の液晶層は誘電体として機能する。ピクセル電極は、スイッチング素子Ｑ１，Ｑ２に接続し、共通電極はカラーフィルタ表示板の全面に形成されており共通電圧を受ける。
【００４４】
ストレージキャパシタ（Ｃｓｔ）は、薄膜トランジスタ表示板１に具備される別個の信号線（図示せず）とピクセル電極とが絶縁体を介してオーバーラップして形成され、この別個の信号線には共通電圧（Ｖｃｏｍ）などの定められた電圧が印加される。また、ストレージキャパシタは、ピクセル電極が絶縁体を介して真上の前段ゲートラインとオーバーラップして形成されてもよい。
【００４５】
一方、ピクセルアレイが形成された基板は長辺と短辺とを有してもよい。このとき、第１方向（ｍ）は長辺と平行であり、第２方向（ｎ）短辺と平行であってもよい。したがって、データ駆動部５が基板の短辺側部に設置されてもよい。
【００４６】
ピクセルアレイを成す第１ピクセルおよび第２ピクセルＰ１，Ｐ２の第２方向（ｎ）の長さ（ａ）は第１方向（ｍ）の長さ（ｂ）より長い。
【００４７】
ピクセルアレイは、第１方向（ｍ、ピクセル行方向）に赤（Ｒ）、緑（Ｇ）および青（Ｂ）を交互に表し、第２方向（ｎ、ピクセル列方向）に同一の色相を表示してもよい。
【００４８】
図４Ａは、本発明の第２実施形態による液晶表示装置のピクセルアレイを示す図である。図４Ｂは、図４Ａに示すピクセルアレイのデータラインに印加される信号が２×１反転をすることを示す図である。図４Ｃは、図４Ａに示すピクセルアレイのデータラインに印加される信号がカラム（ｃｏｌｕｍｎ）反転をすることを示す図である。図４Ａ〜４Ｃを参照して本発明の第２実施形態による液晶表示装置について説明する。
【００４９】
図４Ａを参照すると、基板上に多数のピクセルが行列形状で配列されたピクセルアレイが形成され、ピクセルアレイのうち第１方向（ｍ）に互いに隣接して順次に配置された第１ピクセルおよび第２ピクセルＰ１，Ｐ２は、第１スイッチング素子１および第２スイッチング素子Ｑ４１，Ｑ４２を含む。また、第１共通ゲートライン１１は、第１方向（ｍ）とは異なる第２方向（ｎ）に延長されて配置され、第１スイッチング素子（Ｑ４１）および第２スイッチング（Ｑ４２）素子と共通に接続する。そして、第１データラインおよび第２データライン２１，２２は、第１方向（ｍ）に延長されて配置され、第１スイッチング素子１または第２スイッチング素子Ｑ４１，Ｑ４２とそれぞれ接続する。
【００５０】
第２実施形態による液晶表示装置は、基板上に第３データライン２３をさらに含む。第１データラインないし第３データライン２１，２２，２３は基板上に反復して配置される。このとき、一つの第１データライン２１と第２データラインおよび第３データライン２２，２３の対とが交互に行を成して反復して配置される。
【００５１】
特に、ピクセルアレイに含まれた６個のピクセルが２×３のマトリックス形状（図４ＡのＡ参照）で反復されて配列されるように第１データラインないし第３データライン２１，２２，２３は次のように配置される。
【００５２】
すなわち、第１データライン２１と第２データライン２２との間に第１ピクセル行が含まれるように第１データラインおよび第２データライン２１，２２が配置され、第２データラインおよび第３データライン２２，２３は互いに対向して平行であるように配置され、第３データライン２３と第１データライン２１との間に第２ピクセル行が含まれるように第３データラインおよび第１データライン２３，２１が配置される。ここで、Ａ部分の第１ピクセル行にはＰ１，Ｐ２，Ｐ３のピクセルが含まれ、第２ピクセル行にはＰ４，Ｐ５，Ｐ６が含まれる。
【００５３】
第２実施形態による液晶表示装置は、第２共通ゲートライン１２をさらに含む。第１共通ゲートラインおよび第２共通ゲートライン１１，１２は、反復されて基板上に配置される。このとき、第２共通ゲートライン１２は、第１共通ゲートライン１１に隣接して平行であるように配置され、第１共通ゲートライン１１および第２共通ゲートライン１２の間に第２ピクセル（Ｐ２）が位置するように配置される。
【００５４】
前述した第１データラインないし第３データライン２１，２２，２３と第１共通ゲートラインおよび第２共通ゲートライン１１，１２との配置によって、図４Ａに表示されたＡ部分を成す６個のピクセル（Ｐ１〜Ｐ６）が２×３のマトリックス形状で配列される。第１データラインないし第３データライン２１，２２，２３、第１共通ゲートラインおよび第２共通ゲートライン１１，１２、および６個のピクセルの各々に含まれたスイッチング素子（Ｑ４１〜Ｑ４６）の詳細な接続関係は次のとおりである。
【００５５】
第１ピクセル行には、第１方向（ｍ）に第１スイッチング素子Ｑ４１を含む第１ピクセルＰ１と、第２スイッチング素子Ｑ４２を含む第２ピクセルＰ２と、第３スイッチング素子Ｑ４３を含む第３ピクセル（Ｐ３）とが順次に配列される。そして、第２ピクセル行には第１方向（ｍ）に第４ないし第６スイッチング素子（Ｑ４４〜Ｑ４６）を各々含む第４ないし第６ピクセル（Ｐ４〜Ｐ６）が順次に配列される。
【００５６】
このとき、第１スイッチング素子Ｑ４１は、第１共通データライン１１および第１データライン２１と接続し、第２スイッチング素子Ｑ４２は、第１共通データライン１１および第２データライン２２と接続し、第３スイッチング素子Ｑ４３は、第２共通ゲートライン１２および第２データライン２２と接続し、第４スイッチング素子Ｑ４４は、第１共通ゲートライン１１および第３データライン２３と接続し、第５スイッチング素子Ｑ４５は、第２共通ゲートライン１２および第３データライン２３と接続し、第６スイッチング素子Ｑ４６は、第２共通ゲートライン１２および第１データライン２１と接続する。
【００５７】
このような接続によって、本発明の第２実施形態による液晶表示装置のピクセルアレイは、全体的に前記のような２×３のマトリックス形状のピクセルが反復される。
【００５８】
図４Ｂを参照すると、第１データラインないし第３データライン２１，２２，２３の各々に第１信号が連続して２回印加され、継続して第２信号が連続して２回印加される。ここで、第１信号および第２信号は、データ電圧の極性が反転された反転信号（ＲＶＳ）である。すなわち、第１信号は（＋）のデータ電圧であり、第２信号は（−）のデータ電圧である。またはその反対であってもよい。
【００５９】
例えば、第１信号が（−）のデータ電圧であり、第２信号が（＋）のデータ電圧であるとすれば、図４Ｂの上側に位置する第３データライン２３に第１信号である（−）のデータ電圧が連続して２回印加される。継続して、第２信号である（＋）のデータ電圧が連続して２回印加される。これによって、上側の第３データライン２３に接続したスイッチング素子（Ｑ４７〜Ｑ４８）のうち前側に位置する２個のスイッチング素子Ｑ４７，Ｑ４８には第１信号（（−）のデータ電圧）が印加される。これによって、前側に位置する２個のスイッチング素子Ｑ４７，Ｑ４８を各々含むピクセルは（−）の極性を示す。また、後側に位置する２個のスイッチング素子Ｑ４９，Ｑ５０には第２信号（（＋）のデータ電圧）が印加される。これによって、後側に位置する２個のスイッチング素子Ｑ４９，Ｑ５０を各々含むピクセルは（＋）の極性を示す。
【００６０】
一方、上側の第３データライン２３と隣接する第１データライン２１には、第３データラインに印加される第１信号および第２信号の極性と反対の極性を有する第１信号および第２信号が印加される。すなわち、第１データライン２１には第１信号である（＋）のデータ電圧が連続して２回印加され、継続して、第２信号である（−）のデータ電圧が連続して２回印加される。
【００６１】
同様に、前記第１データライン２１に隣接した第２データライン２２には、第１データライン２１に印加される第１信号および第２信号の極性と反対の極性を有する第１信号および第２信号が印加される。
【００６２】
前述した２×３マトリックスが反復されるピクセルアレイおよびデータ信号を２×１で反転させることによって、特定のピクセルアレイから発生し得る極性しみ（polar staining）を防止することができる。また、一つの第１データライン２１と第２データラインおよび第３データライン２２，２３の対とが交互に行を成し、反復して配置されることによって発生し得る横線紋（horizontal stripes）の視認が防止される。
【００６３】
図４Ｃを参照すると、第１データラインないし第３データライン２１，２２，２３の各々に第１信号と第２信号とが交互に印加される。すなわち、第１データライン２１に第１信号が印加される場合、第２データライン２２には第２信号が、第３データライン２３には再び第１信号が交互に印加される。これによって、第１データラインないし第３データライン２１，２２，２３に印加される信号はカラム（ｃｏｌｕｍｎ）反転（列反転）をする。ここで、第１信号と第２信号とは前述したとおりである。
【００６４】
例えば、上側の第３データライン２３に第１信号である（＋）のデータ電圧が印加されるとすると、第３データライン２３に隣接する第１データライン２１に第２信号である（−）のデータ電圧が印加される。また、第１データライン２１に隣接する第２データライン２２には第１信号である（＋）のデータ電圧が再び印加される。これと反対の場合も可能である。
【００６５】
図５Ａは、本発明の第３実施形態による液晶表示装置のピクセルアレイを示す図である。図５Ｂは、図５Ａに示すピクセルアレイのデータラインに印加される信号がカラム反転をすることを示す図である。図５Ａおよび図５Ｂを参照して本発明の第３実施形態による液晶表示装置を説明する。
【００６６】
図５Ａを参照すると、基板上に多数のピクセルが行列形状で配列されたピクセルアレイが形成され、ピクセルアレイのうち第１方向（ｍ）に互いに隣接して順次に配置された第１ピクセルおよび第２ピクセルＰ１，Ｐ２は、第１スイッチング素子１および第２スイッチング素子Ｑ５０１，Ｑ５０２を含む。また、第１共通ゲートライン１１が第１方向（ｍ）とは異なる第２方向（ｎ）に延長されて配置され、第１スイッチング素子Ｑ５０１および第２スイッチングＱ５０２素子と共通に接続する。第１データラインおよび第２データライン２１，２２は第１方向（ｍ）に延長されて配置され、各々第１スイッチング素子１Ｑ５０１または第２スイッチング素子Ｑ５０２と接続する。
【００６７】
一方、第３実施形態による液晶表示装置は、基板上に第３データライン２３をさらに含む。第１データラインないし第３データライン２１，２２，２３は、基板上に反復して配置される。このとき、一つの第１データライン２１と第３データラインおよび第２データライン２３，２２の対とが交互に行を成して反復して配置される。
【００６８】
特に、ピクセルアレイに含まれた１２個のピクセルが２×６のマトリックス形状（図５ＡのＢ参照）で反復されて配列されるように第１データラインないし第３データライン２１，２２，２３は次のように配置され得る。
【００６９】
すなわち、第２データライン２２と第１データライン２１との間に第１ピクセル行が含まれるように第２データラインおよび第１データライン２２，２１が配置され、第１データライン２１と第３データライン２３との間に第２ピクセル行が含まれるように第１データラインおよび第３データライン２１，２３が配置され、第３データラインおよび第２データライン２３，２２は互いに対向して平行であるように配置される。ここで、Ｂ部分の第１ピクセル行にはＰ１ないしＰ６のピクセルが含まれ、第２ピクセル行にはＰ７ないしＰ１２が含まれる。
【００７０】
一方、第３実施形態による液晶表示装置は、第２共通ゲートライン１２をさらに含む。第１共通ゲートラインおよび第２共通ゲートライン１１，１２に対する内容は第２実施形態に説明した内容と同一であるため、その説明は省略する。
【００７１】
前述した第１データラインないし第３データライン２１，２２，２３と第１共通ゲートラインおよび第２共通ゲートライン１１，１２との配置によって、図５Ａに表示されたＢ部分を成す１２個のピクセル（Ｐ１〜Ｐ１２）が２×６のマトリックス形状で配列される。第１データラインないし第３データライン２１，２２，２３、第１共通ゲートラインおよび第２共通ゲートライン１１，１２、および１２個のピクセル（Ｐ１〜Ｐ１２）の各々に含まれたスイッチング素子（Ｑ５０１〜Ｑ５１２）の詳細な接続関係は次のとおりである。
【００７２】
第１ピクセル行には、第１方向（ｍ）に第１スイッチング素子ないし第６スイッチング素子（Ｑ５０１〜Ｑ５０６）を各々含む第１ピクセルないし第６ピクセル（Ｐ１〜Ｐ６）が順次に配列される。そして、第２ピクセル行には第１方向（ｍ）に第７スイッチング素子ないし第１２スイッチング素子（Ｑ５０７〜Ｑ５１２）を各々含む第７ピクセルないし第１２ピクセル（Ｐ７〜Ｐ１２）が順次に配列される。
【００７３】
このとき、第１スイッチング素子Ｑ５０１は、第１共通ゲートライン１１および第１データライン２１と接続し、第２スイッチング素子Ｑ５０２は、第１共通ゲートライン１１および第２データライン２２と接続し、第３スイッチング素子Ｑ５０３は、第２共通ゲートライン１２および第２データライン２２と接続し、第４スイッチング素子Ｑ５０４は、第１共通ゲートライン１１および第２データライン２２と接続し、第５スイッチング素子Ｑ５０５は、第２共通ゲートライン１２および第２データライン２２と接続し、第６スイッチング素子Ｑ５０６は、第２共通ゲートライン１２および前記第１データライン２１と接続し、第７スイッチング素子は、第１共通ゲートライン１１および第３データライン２３と接続し、第８スイッチング素子Ｑ５０８は、第２共通ゲートライン１２および第３データライン２３と接続し、第９スイッチング素子Ｑ５０９は、第２共通ゲートライン１２および前記第１データライン２１と接続し、第１０スイッチング素子Ｑ５１０は、第１共通ゲートライン１１および第１データライン２１と接続し、第１１スイッチング素子Ｑ５１１は、第１共通ゲートライン１１および第３データライン２３と接続し、第１２スイッチング素子Ｑ５１２は、第２共通ゲートライン１２および第３データライン２３と接続する。
【００７４】
このような接続によって、本発明の第３実施形態による液晶表示装置のピクセルアレイは、全体的に前記のような２×６のマトリックス形状のピクセルが反復される。
【００７５】
図５Ｂを参照すると、第１データラインないし第３データライン２１，２２，２３の各々に第１信号と第２信号とが交互に印加される。これに対する内容は前述した第２実施形態に説明した内容と同一であるため、その説明は省略する。
【００７６】
図６Ａは、本発明の第３実施形態の第１変形例による液晶表示装置のピクセルアレイを示す図である。図６Ｂは、図６Ａに示すピクセルアレイのデータラインに印加される信号がカラム反転をすることを示す図である。図６Ａおよび図６Ｂを参照して本発明の第３実施形態の第１変形例による液晶表示装置を説明する。一方、第１変形例の内容のうち、第３実施形態と同一の内容は重複されるため、その説明は省略する。以下では第１変形例の内容のうち第３実施形態と異なる内容に限り、説明する。
【００７７】
図６Ａを参照すると、本発明の第３実施形態の第１変形例による液晶表示装置は、基板上に第３データライン２３をさらに含む。特に、ピクセルアレイに含まれた１２個のピクセルが２×６のマトリックス形状（図６ＡのＣ参照）で反復されて配列されるように第１データラインないし第３データライン２１，２２，２３は次のように配置される。
【００７８】
すなわち、第１データライン２１と第２データライン２２との間に第１ピクセル行が含まれるように第１データラインおよび第２データライン２１，２２が配置され、第２データライン２２と第３データライン２３との間に第２ピクセル行が含まれるように第２データラインおよび第３データライン２２，２３が配置され、第３データラインおよび第１データライン２３，２１は互いに対向して平行であるように配置される。
【００７９】
第１変形例による液晶表示装置は、第２共通ゲートライン１２をさらに含み、これに対する内容は前述した第２実施形態の説明と同様の内容であるため、重複する説明は省略する。
【００８０】
前述した第１データラインないし第３データライン２１，２２，２３と第１共通ゲートラインおよび第２共通ゲートライン１１，１２との配置によって、図６Ａに表示されたＣ部分を成す１２個のピクセル（Ｐ１〜Ｐ１２）が２×６のマトリックス形状で配列される。第１データラインないし第３データライン２１，２２，２３、第１共通ゲートラインおよび第２共通ゲートライン１１，１２、および１２個のピクセル（Ｐ１〜Ｐ１２）各々に含まれたスイッチング素子（Ｑ６０１〜Ｑ６１２）の詳細な接続関係は次のとおりである。
【００８１】
第１ピクセル行には、第１方向（ｍ）に第１スイッチング素子ないし第６スイッチング素子（Ｑ６０１〜Ｑ６０６）を各々含む第１ピクセルないし第６ピクセル（Ｐ１〜Ｐ６）が順次に配列される。そして、第２ピクセル行には、第１方向（ｍ）に第７スイッチング素子ないし第１２スイッチング素子（Ｑ６０７〜Ｑ６１２）を各々含む第７ピクセルないし第１２ピクセル（Ｐ７〜Ｐ１２）が順次に配列される。
【００８２】
このとき、第１スイッチング素子Ｑ６０１は、第１共通ゲートライン１１および第１データライン２１と接続し、第２スイッチング素子Ｑ６０２は、第１共通ゲートライン１１および第２データライン２２と接続し、第３スイッチング素子Ｑ６０３は、第２共通ゲートライン１２および第１データライン２１と接続し、第４スイッチング素子Ｑ６０４は、第１共通ゲートライン１１および第１データライン２１と接続し、第５スイッチング素子Ｑ６０５は、第２共通ゲートライン１２および第１データライン２１と接続し、第６スイッチング素子Ｑ６０６は、第２共通ゲートライン１２および第２データライン２２と接続し、第７スイッチング素子Ｑ６０７は、第１共通ゲートライン１１および第３データライン２３と接続し、第８スイッチング素子Ｑ６０８は、第２共通ゲートライン１２および第２データライン２２と接続し、第９スイッチング素子Ｑ６０９は、第２共通ゲートライン１２および第３データライン２３と接続し、第１０スイッチング素子Ｑ６１０は、第１共通ゲートライン１１および第２データライン２２と接続し、第１１スイッチング素子Ｑ６１１は、第１共通ゲートライン１１および第３データライン２３と接続し、第１２スイッチング素子Ｑ６１２は、第２共通ゲートライン１２および第３データライン２３と接続する。
【００８３】
このような接続によって、本発明の第３実施形態の第１変形例による液晶表示装置のピクセルアレイは、全体的に前記のような２×６のマトリックス形状のピクセルが反復される。
【００８４】
図６Ｂを参照すると、第１データラインないし第３データライン２１，２２，２３の各々に第１信号と第２信号とが交互に印加される。これに対する内容は、前述した第２実施形態に説明した内容と同様であるため、重複する説明は省略する。
【００８５】
以上、図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態は、すべての面で例示的なものであり、限定的でないものと理解しなければならない。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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