(57)【要約】【課題】複数のチップが積層された半導体装置において、インダクタにより発生する磁束が他の能動素子に影響を与えるのを防ぎ、小型化及びレイアウトの自由度向上を実現する。【解決手段】  半導体装置１００は、一方の面に受動素子１０７が形成され且つ他方の面にシールド層１１３が形成された第１の基板１０１と、一方の面に能動素子１１９が形成された第２の基板１１７とを備える。第１の基板１０１は、シールド層１１３が形成された面を第２の基板１１７に向けて第２の基板１１７に搭載されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の面に受動素子が形成され且つ他方の面にシールド層が形成された第１の基板と、
一方の面に能動素子が形成された第２の基板とを備え、
前記第１の基板は、前記シールド層が形成された面を前記第２の基板に向けて前記第２の基板に搭載されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の基板を貫通する少なくとも一つの貫通ヴィアを備えることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１の基板を貫通する少なくとも一つの他の貫通ヴィアを更に備え、
前記受動素子は、前記他の貫通ヴィアを介して前記貫通ヴィアと電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記受動素子は、前記第１の基板及び前記第２の基板に形成された集積回路中の配線を介するのを避けて前記貫通ヴィアと電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項２において、
前記シールド層は、前記貫通ヴィアと電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記シールド層は、前記第１の基板及び前記第２の基板に形成された集積回路中の配線を介するのを避けて貫通ヴィアと電気的に接続されることを特徴とする半導体装置。
【請求項７】
請求項２〜６のいずれか一つにおいて、
前記第２の基板の他方の面に露出した前記貫通ヴィアを介して実装基板に接続することを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記第１の基板は、絶縁基板であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか一つにおいて、
前記第１の基板に設けられた前記受動素子は、インダクタであることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか一つにおいて、
前記シールド層は、金属層からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、積層された複数のチップを有し、それぞれのチップが受動素子及び能動素子を内蔵した半導体装置に関するものである。
【背景技術】
【０００２】
従来、トランジスタ等の能動素子と、インダクタ、キャパシタ、抵抗等の受動素子とを同一の半導体装置に内蔵し、整合回路、フィルタ等の回路を形成することが、小型化、軽量化、低消費電力化の観点から要求されている。
【０００３】
このために、近年、能動素子を形成した半導体基板上に、絶縁樹脂層を介して、インダクタ等の受動素子を形成することが行われている。このような半導体装置において、特にミリ波帯等の高周波用ＩＣでは、インダクタと半導体基板との間の寄生容量による損失、半導体基板内に発生する渦電流による損失等があり、Ｑ値が低くなってしまう。そこで、半導体装置では、インダクタと半導体基板との距離を遠くすることによる寄生容量や渦電流の低減、及び、半導体基板に比抵抗の高い基板を用いることによる渦電流の低減が行われている。
【特許文献１】特開２００３−８６６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、上述したような半導体装置において、インダクタにより発生して半導体基板を通過する磁束が、半導体基板上に形成されているトランジスタ等の能動素子に影響し、能動素子を誤動作させてしまう、という問題がある。このため、従来の半導体装置では、半導体基板上方に絶縁樹脂層等を介してインダクタを形成する場合、該インダクタにより発生する磁束の影響を避けるために、下方の半導体基板上におけるトランジスタ等の能動素子を形成しない領域にインダクタを配置する必要がある。つまり自由なレイアウトができず、結果としてチップ面積も増大してしまう。よって、このようなことの解決が課題となっている。
【０００５】
以上の課題に鑑みて、本発明は、インダクタにより発生する磁束が、その下方の半導体基板上に設けられた能動素子に影響するのを避け、インダクタを半導体基板上に自由にレイアウトすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するため、本発明に係る半導体装置は、一方の面に受動素子が形成され且つ他方の面にシールド層が形成された第１の基板と、一方の面に能動素子が形成された第２の基板とを備え、第１の基板は、シールド層が形成された面を第２の基板に向けて第２の基板に搭載されている。
【０００７】
本発明の半導体装置によると、第１の基板の受動素子が発生させる磁束をシールド層により遮断することができ、第２の基板の能動素子が前記磁束に影響されるのを防ぐことができる。このため、第２の基板の能動素子を、第１の基板における受動素子の配置に関係なく自由にレイアウトすることができる。
【０００８】
尚、第２の基板を貫通する少なくとも一つの貫通ヴィアを備えることが好ましい。
【０００９】
このようにすると、第２の基板における能動素子が形成された面と反対側の面に露出した貫通ヴィアを介して、半導体装置を実装基板に実装することができる。
【００１０】
また、第１の基板を貫通する少なくとも一つの他の貫通ヴィアを更に備え、受動素子は、他の貫通ヴィアを介して貫通ヴィアと電気的に接続されていることが好ましい。更に、受動素子は、第１の基板及び第２の基板に形成された集積回路中の配線を介するのを避けて貫通ヴィアと電気的に接続されていることが好ましい。
【００１１】
集積回路中の配線は、貫通ヴィア等に比べると微細な配線であるため抵抗が大きく、例えば高周波信号の伝送損失が大きくなる。そこで、基板を貫通するヴィアを介して受動素子を電気的に接続し、集積回路中の配線を介しないようにすると、寄生抵抗に起因した高周波信号の損失を避けることができる。
【００１２】
また、シールド層は、貫通ヴィアと電気的に接続されていることが好ましい。更に、シールド層は、第１の基板及び第２の基板に形成された集積回路中の配線を介するのを避けて貫通ヴィアと電気的に接続されることが好ましい。
【００１３】
このようにすると、集積回路中の配線による寄生抵抗の影響を避けることができる。
【００１４】
また、第２の基板の他方の面に露出した貫通ヴィアを介して実装基板に接続することが好ましい。
【００１５】
このようにすると、半導体装置をＣＳＰ（Chip Size Package）等の小型パッケージとして実装することができ、実装面積を小さくすることができる。
【００１６】
また、第１の基板は、絶縁基板であることが好ましい。
【００１７】
また、第１の基板に設けられた受動素子は、インダクタであることが好ましい、
また、シールド層は、金属層からなることが好ましい。
【００１８】
このような場合に、受動素子が発生させる磁束をシールド層によって遮断する効果が顕著に発揮される。
【発明の効果】
【００１９】
本発明に係る半導体装置によると、第１の基板に形成した受動素子が発生させる磁束をシールド層によって遮断することができるため、第２の基板に形成した能動素子が前記磁束の影響を受けるのを防ぐことができる。このため、受動素子と能動素子との配置について制限を受けることなく自由にレイアウトすることが可能となり、厚み方向に基板を重ねた積層型半導体装置の小型化も実現できる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は本実施形態における半導体装置１００を示す断面図であり、図２は半導体装置１００を上方から見た平面図である。これらの図に示す通り、半導体装置１００は、第１の基板１０１が金属バンプ１２５を介して第２の基板１１７上に搭載された構造を有する。また、図３は第１の基板１０１の構造を示す断面図、図４及び５は第１の基板１０１を上方及び下方から見た平面図である。尚、各図とも概略を示すものであり、また、必ずしも同じスケールには書かれていない。
【００２１】
図３、図４及び図５に示す第１の基板１０１について説明する。第１の基板１０１は、絶縁基板１０２を用いて形成されている。絶縁基板１０２の一方（図では上側）の面の側に、シード層１２６を介して金属層からなる配線１０３が形成されている。また、配線１０３上を含む絶縁基板１０２上に、第１の絶縁膜１０４が形成されている。第１の基板１０１の配線１０３上を覆う部分には、開口部１０５が設けられている。
【００２２】
第１の絶縁膜１０４上に、シード層１２９を介して、いずれも金属層からなるインダクタ１０７、端子１０８及び端子１０９が形成されている。開口部１０５においてシード層１２９は配線１０３と接続されている。図４に示す通り、インダクタ１０７は螺旋状の平面形状を有しており、その外側の端部は端子１０８と接続され、また、内側の端部はシード層１２９及び配線１０３を介して端子１０９と接続されている。つまり、インダクタ１０７は、端子１０８及び端子１０９によって電気的に引き出されている。
【００２３】
また、絶縁基板１０２のインダクタ１０７とは反対（図では下側）の面には、金属層からなる電極１１１（ここでは２つ）及びシールド層１１３と、第２の絶縁膜１１４とが形成されている。シールド層１１３は大部分が第２の絶縁膜１１４に覆われており、一部分だけ露出してその部分が電極１１２となっている。電極１１１については、ほぼ第２の絶縁膜１１４には覆われることなく露出している。
【００２４】
ここで、シールド層１１３は、図３及び図４に示す通り、インダクタ１０７の形成された領域に対し、第１の基板１０１の厚さ方向について重なる領域に形成されている。また、２つの電極１１１は、それぞれ端子１０８及び１０９と重なるように形成されている。更に、第１の基板１０１及び第１の絶縁膜１０４を貫通し、金属膜からなる第１の貫通ヴィア１１６が形成され、端子１０８及び端子１０９に対し、２つの電極１１１がそれぞれ電気的に接続されている。
【００２５】
次に、第２の基板１１７について説明する。図１に示すように、第２の基板１１７は、シリコン基板１１８を用いて形成されている。シリコン基板１１８上には能動素子１１９を含む集積回路が備えられ、その上を第３の絶縁膜１２０によって覆われている。第３の絶縁膜１２０中に埋め込まれるように、金属層からなる電極１２２及び１２３が形成され、その上方において第３の絶縁膜１２０には開口部が設けられている。
【００２６】
このような第２の基板１１７上に、前記の第１の絶縁膜１０４が搭載されている。この際、第１の基板１０１におけるシールド層１１３の電極１１２と第２の基板１１７における電極１２３とが金属バンプ１２５を介して接続されている。また、第１の基板１０１における電極１１１と第２の基板１１７における電極１２２とについても、同様に金属バンプ１２５を介して接続されている。尚、シールド層１１３と電気的に接続されている電極１２３は、接地電極である。
【００２７】
図２には、第２の基板１１７に設けられている集積回路１４０と、第２の基板１１７上に重ねて設けられた第１の基板１０１とを示している。集積回路１４０は、能動素子１１９を含むロジック回路、メモリ回路等である。これらの回路は規模が大きいため、チップサイズを比較すると、第２の基板１１７の方が第１の基板１０１よりも大きい。このため、半導体装置１００の平面サイズは、第２の基板１１７のサイズによって決定されることになる。
【００２８】
本実施形態の半導体装置１００の場合、第１の基板１０１にシールド層１１３が設けられていることにより、第２の基板１１７における集積回路１４０と第１の基板１０１とを重ねて配置することができる。
【００２９】
つまり、シールド層１１３により、インダクタ１０７が発生させる磁束を遮断することができる。よって、インダクタ１０７の下方に集積回路１４０が配置されていたとしても、集積回路１４０に含まれる能動素子１１９が前記の磁束に影響されるのを防ぐことができる。この結果、従来技術では必要であった、インダクタ等の受動素子の下方に集積回路が配置されるのを避けると言ったレイアウトに関する制約は、本実施形態の半導体装置１００においては不要となっている。
【００３０】
このように、本実施形態の半導体装置１００によると、集積回路１４０を有する第２の基板１１７に対し、第１の基板１０１及びその受動素子（インダクタ１０７）のレイアウトの自由度が高い。また、第１の基板１０１を搭載するために第２の基板１１７において集積回路の設けられていない領域を設定する等が不要となることから、第２の基板１１７のサイズを小さくすることができる。つまり、半導体装置１００のチップサイズの縮小に貢献する。
【００３１】
尚、シールド層１１３の引き出し電極である電極１１２は、第２の基板１１７上の電極１２３に対し、金属バンプ１２５を介して直接接続するようになっている。このため、シールド層１１３を形成している領域外に平面的に配線を引き出すことは不要であり、且つ、シールド層１１３を形成している領域内の任意の箇所に電極１１２を配置することもできる。
【００３２】
また、本実施形態では、インダクタ１０７が一つである。この場合、第１の基板１０１の電極１１１及び電極１１２について、最低で合わせて３つ設けられることになる。しかし、更に多くの電極を設けても良い。例えば、図６に示すように、第１の基板１０１の四隅に電極１４１を配置し、第２の基板１１７においても対応する電極を配置する。このようにすると、第１の基板１０１の四隅を支持する構造とすることができ、接続時の傾斜防止、接続強度の確保等の効果を得ることができる。
【００３３】
更に、半導体装置１００にインダクタが複数必要な場合、図７に示すように、第１の基板１０１に複数（図では３つ）のインダクタ１０７を形成すればよい。前記の通り、本実施形態では、能動素子１１９を含む集積回路１４０に対するインダクタ１０７の配置に制約は無い。
【００３４】
複数形成したインダクタ１０７は、それぞれ第１の貫通ヴィア１１６、電極１１１等を介して第２の基板１１７まで電気的に接続する。この場合、図８に例示するように、インダクタ１０７が一つである場合よりも多くの電極１１１及び電極１１２を設けることになり、やはり接続時の傾斜防止、接続強度の確保等の効果を得ることができる。
【００３５】
また、シールド層１１３の引き出し電極１１２についてのレイアウトも自由であるため、多数の電極１１２を形成することにより、接続時の傾斜防止、接続強度の確保等の効果を得ることができる。
【００３６】
また、インダクタが発生させる磁束を遮断するためにシールド層を設ける場合、通常の多層配線技術、絶縁樹脂膜等による再配線の技術を用いると、インダクタとシールド層との距離が例えば１μｍ〜５０μｍ程度となる。この場合、図９に例示するように、インダクタとシールド層との寄生容量によってインダクタのＱ値が低下する場合がある。
【００３７】
これに対し、本実施形態の場合、第１の基板１０１における互いに反対側の面に形成されているインダクタ１０７とシールド層１１３との距離は、１００μｍ〜３００μｍ程度とすることができる。これにより、寄生容量を小さくすることができ、Ｑ値の低下を防ぐことができる。
【００３８】
次に、半導体装置１００の製造方法について説明する。始めに、第１の基板１０１の製造方法について、その製造工程を示す断面図である図１０〜図２０を参照しながら説明する。
【００３９】
まず、図１０に示すように、絶縁基板１０２上に、無電解メッキ法によりＣｕからなるシード層１２６を形成する。この際、下地との密着性を良くするために、絶縁基板１０２上にＣｒ、Ｎｉ、Ｐｔ等を用いた膜を形成し、その上にシード層１２６を形成することもできる。続いて、リソグラフィ法を用いて、シード層１２６上にレジストパターン１２７を形成する。
【００４０】
次に、図１１に示すように、電界メッキ法により金属膜を堆積して配線１０３を形成する。金属膜としてはＣｕ等を用いることができる。レジストパターン１２７が形成されている領域にはＣｕの堆積は起らないため、シード層１２６が露出している領域にのみに配線１０３が形成されることになる。
【００４１】
次に、図１２に示す工程を行なう。まずレジストパターン１２７を除去し、更に、レジストパターン１２７によって覆われていた部分のシード層１２６もウェットエッチングにより除去する。
【００４２】
次に、図１３に示す工程を行なう。まず、プラズマＣＶＤ（chemical vapoer deposition）法等により、配線１０３上を含む絶縁基板１０２上に、第１の絶縁膜１０４を堆積する。続いて、第１の絶縁膜１０４及び絶縁基板１０２に対し、深さ１００〜３００μｍ、直径２０〜５０μｍ程度の第１の接続孔１２８を形成する。このためには、例えばリソグラフィ法により第１の絶縁膜１０４上にレジストパターンを形成し、ドライエッチングを行なう。その後、レジストパターンは除去する。
【００４３】
次に、図１４に示す工程を行なう。まず、ＣＶＤ法により、第１の接続孔１２８内及び第１の絶縁膜１０４上に金属膜を堆積する。金属膜としては、Ｗ膜、Ｃｕ膜等を用いることができる。続いて、ＣＭＰ（chemical mechanical plishing）法を用いて、第１の接続孔１２８からはみ出た部分の金属膜を除去する。これにより、第１の接続孔１２８内を埋め込むように第１の貫通ヴィア１１６が形成される。
【００４４】
次に、図１５に示すように、配線１０３上の第１の絶縁膜１０４に対し、開口部１０５を形成する。これには、例えばリソグラフィ法により第１の絶縁膜１０４上にレジストパターンを形成し、ドライエッチングを行なう。その後、レジストパターンは除去する。
【００４５】
次に、図１６に示す工程を行なう。第１の絶縁膜１０４及びそこに形成した開口部１０５を覆うように、無電解メッキ法によりＣｕからなるシード層１２９を形成する。この際、下地との密着性を良くするために、絶縁基板１０２上にＣｒ、Ｎｉ、Ｐｔ等を用いた膜を形成し、その上にシード層１２６を形成することもできる。
【００４６】
次に、図１７に示すように、シード層１２９及びその上に堆積した金属膜をパターン化し、インダクタ１０７、端子１０８及び端子１０９を形成する。このためには、まず、シード層１２９上に、リソグラフィ法によりレジストパターンを形成する。続いて、電界メッキ法により金属膜を堆積する。金属膜としては、例えばＣｕ膜を用いる。この際、レジストパターンが形成された領域にはＣｕは堆積せず、シード層１２９が露出している領域にのみ金属膜が堆積する。つまり、前記レジストは、金属膜を堆積しない部分に形成しておく。
【００４７】
その後、レジストパターンを除去し、更に、レジストパターンに覆われていた部分のシード層１２９を除去する。これにより、図１７の構造を得る。
【００４８】
次に、図１８に示す工程を行なう。ここでは、絶縁基板１０２を裏面（インダクタ１０７等が形成された面とは反対側の面）から薄化し、第１の貫通ヴィア１１６を絶縁基板１０２の裏面に露出させる。これには、例えば研磨を行なえばよい。
【００４９】
次に、図１９の工程を行なう。まず、絶縁基板１０２の裏面に、スパッタリング法等を用いて金属膜を堆積する。金属膜には、Ａｌ等を使用することができる。続いて、リソグラフィ法、ドライエッチング法等により、金属膜をパターニングする。具体的には、第１の貫通ヴィア１１６が露出している領域と、インダクタ１０７の形成された領域に対応して金属膜を残すようにパターニングする。これにより、第１の貫通ヴィア１１６に接続する電極１１１と、シールド層１１３とが形成される。
【００５０】
次に、図２０に示す工程を行なう。まず、絶縁基板１０２の裏面に対し、シールド層１１３及び電極１１１を覆うように、ＣＶＤ法等を用いて第２の絶縁膜１１４を形成する。続いて、第２の絶縁膜１１４に対してドライエッチング等を行ない、電極１１１と、シールド層１１３のうちの電極１１２となる領域とを露出させる。
【００５１】
以上に例示の工程により、本実施形態における第１の基板１０１が形成される。
【００５２】
この一方、第２の基板１１７については、シリコン基板１１８を用いて形成する。始めに、シリコン基板１１８に、公知の方法を用いて、能動素子１１９を含む集積回路を形成する。続いて、シリコン基板１１８上に、能動素子１１９を覆う第３の絶縁膜１２０と、その中に埋め込まれた電極１２２及び電極１２３とを形成する。但し、電極１１２及び電極１２３は、その上の部分の第３の絶縁膜１２０が開口されて露出している。
【００５３】
尚、第２の基板１１７の電極１２２及び電極１２３は、第１の基板１０１裏面の電極１１１及び電極１１２とそれぞれ互いの位置を一致させるように形成する。
【００５４】
このような第２の基板１１７上に、先に説明した第１の基板１０１を搭載することにより、本実施形態の半導体装置１００が製造される。
【００５５】
これには、第２の基板１１７の電極１２２及び電極１２３上にそれぞれ金属バンプ１２５を形成し、第１の基板１０１の裏面における電極１１１及び電極１１２に対して圧着接続させる。金属バンプ１２５は、例えば半田を用いたバンプとする。また、金属バンプ１２５については、第１の基板１０１における電極１１１及び電極１１２に形成し、その後に第１の基板１０１を第２の基板１１７に搭載するのであってもよい。
【００５６】
このようにして、第１の基板１０１のインダクタ１０７と、第２の基板１１７とが電気的に接続される。また、第１の基板１０１のシールド層１１３における引き出し電極１１２は、第２の基板１１７における電極１２３と電気的に接続されており、該電極１２３は接地接続される電極となっている。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図２１は、本実施形態の半導体装置２００を示す断面図である。図２１に示す通り、半導体装置２００は、第１の基板１０１が金属バンプ１２５を介して第２の基板２１７上に搭載された構造を有する。
【００５８】
ここで、第１の基板１０１については、第１の実施形態における第１の基板１０１と同じであるため、詳しい説明を省略する。
【００５９】
本実施形態の第２の基板２１７は、シリコン基板２１８を用いて形成されている。シリコン基板２１８上には能動素子２１９を含む集積回路が備えられ、その上を第３の絶縁膜２２０によって覆われている。第３の絶縁膜２２０上方には、金属膜からなる電極２２２及び電極２２３が形成されると共に、該電極２２２及び電極２２３上に開口を有する第４の絶縁膜２３０が形成されている。
【００６０】
また、シリコン基板２１８及び第３の絶縁膜２２０を貫通し、電極２２２及び電極２２３と接続する第２の貫通ヴィア２３３が形成されている。第２の貫通ヴィア２３３は、側壁を第５の絶縁膜２３１により覆われた貫通孔に金属膜が埋め込まれた構造を有する。シリコン基板２１８の裏面（能動素子２１９等の形成された面とは反対側の面）は、第２の貫通ヴィア２３３の部分を除いて第６の絶縁膜２３５によって覆われている。
【００６１】
このような第２の基板２１７上に、第１の基板１０１が搭載されている。ここで、第１の基板１０１に形成された電極１１１及び電極１１２は、金属バンプ１２５を介して、それぞれ第２の基板２１７に形成された電極２２２及び電極２２３と接続されている。
【００６２】
第２の基板２１７に設けられた第２の貫通ヴィア２３３は、第１の基板１０１と接続している面とは反対側の面に露出しており、このように露出した部分が実装基板に対して接続される。
【００６３】
このように、本実施形態の半導体装置２００は、第２の貫通ヴィア２３３を用いて実装される。このため、半導体装置２００はChip Size Package（ＣＳＰ）等の小型パッケージとすることができ、実装面積を小さくすることができる。
【００６４】
シールド層１１３を備えることによる効果、つまり、インダクタ１０７の発生させる磁束をシールド層１１３により遮断し、能動素子１１９に影響しないようにする効果については、第１の実施形態の半導体装置１００と同様である。
【００６５】
また、インダクタ１０７を電気的に引き出す端子１０８及び１０９は、第１の貫通ヴィア１１６、電極１１１、金属バンプ１２５、電極２２２及び第２の貫通ヴィア２３３を介して実装基板に接続される。これにより、第２の基板２１７上に形成した集積回路中の微細な配線（例えば、線幅が０．１８〜０．２５μｍである配線）を経由すること無しに、インダクタ１０７を実装基板に電気的に接続することができる。尚、このために、平面視した際の第１の貫通ヴィア１１６及び第２の貫通ヴィア２３３の配置を一致させておく。
【００６６】
集積回路中の微細な配線は寄生抵抗が大きいため、これを経由している場合には高周波信号の伝送損失が大きい。そこで、本実施形態のように第１の貫通ヴィア１１６、第２の貫通ヴィア２３３等を用いることにより、集積回路中の微細な配線を介することなくインダクタ１０７と実施形態との電気的接続を行なうことにより、伝送損失を避けることができる。
【００６７】
また、シールド層１１３を電気的に引き出す電極１１２は、金属バンプ１２５、電極２２３及び第２の貫通ヴィア２３３を介して実装基板の接地電極に接続される。このようにすると、集積回路中の微細な配線を経由すること無しに、シールド層１１３と実装基板との電気的接続を行なうことができる。よって、微細配線を経由した場合よりも寄生抵抗を小さくすることができる。このためには、平面視した際にシールド層１１３の範囲に収まるように第２の貫通ヴィア２３３を配置すればよい。
【００６８】
次に、半導体装置２００の製造方法について説明する。第１の基板１０１については、第１の実施形態と同様にして形成すればよい。よって、以下には第２の基板２１７に関して説明する。図２２〜図２７は、第２の基板２１７の製造工程を示す断面図である。
【００６９】
まず、図２２のように、公知の方法を用いて、シリコン基板２１８上に能動素子１１９を含む集積回路と、該集積回路を覆う第３の絶縁膜２２０を形成する。
【００７０】
次に、図２３の工程を行なう。まず、リソグラフィ法により第３の絶縁膜２２０上にレジストパターンを形成し、ドライエッチング等によって第３の絶縁膜２２０及びシリコン基板２１８に対して接続孔２３４を形成する。これは、深さ１００〜３００μｍ、直径２０〜５０μｍ程度とする。この後、レジストパターンは除去する。
【００７１】
更に、ＣＶＤ法を用い、接続孔２３４及び第３の絶縁膜２２０上に、第５の絶縁膜２３１と、金属膜とを続けて堆積する。該金属膜は、Ｗ、Ｃｕ等を用いて形成すればよい。
【００７２】
更に、ＣＭＰ法を用い、接続孔２３４からはみ出た部分の第５の絶縁膜２３１及び金属膜を除去する。これにより、接続孔２３４内が第５の絶縁膜２３１によって覆われ、その内側を埋め込む金属膜からなる第２の貫通ヴィア２３３が形成される。
【００７３】
次に、図２４に示す工程を行なう。ここでは、スパッタリング法等を用いて、第３の絶縁膜２２０上に金属膜を堆積する。該金属膜は、Ａｌ等により形成する。続いて、リソグラフィ法及びドライエッチング法を用い、金属膜をパターニングする。これにより、第２の貫通ヴィア２３３上に、電極２２２及び電極２２３が形成される。
【００７４】
次に、図２５の工程を行なう。まず、ＣＶＤ法を用いて、電極２２２及び電極２２３上を含む第３の絶縁膜２２０上に、第４の絶縁膜２３０を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１の基板１０１と接続する電極２２２及び電極２２３の上方において、第３の絶縁膜２２０に開口部を設ける。
【００７５】
ここで、電極２２２及び電極２２３の配置は、第１の基板１０１における電極１１１及び電極１１２の配置と一致するように設定されている。また、第２の基板１１７の電極２２３は、第１の基板１０１のシールド層１１３を引き出す電極１１２に対応しており、第２の貫通ヴィア２３３を介して接地接続する電極となっている。
【００７６】
次に、図２６の工程を行なう。ここでは、シリコン基板２１８を裏面側から研磨等により薄化し、第２の貫通ヴィア２３３をシリコン基板２１８の裏面に露出させる。
【００７７】
次に、図２７の工程を行なう。ここでは、シリコン基板２１８の裏面に、ＣＶＤ法により第６の絶縁膜２３５を堆積する。更に、リソグラフィ法及びドライエッチング法により、第２の貫通ヴィア２３３を露出させるように第６の絶縁膜２３５をパターニングする。
【００７８】
以上の工程により、第２の基板１１７が製造される。
【００７９】
このような第２の基板１１７上に、第１の基板１０１を搭載することにより、本実施形態の半導体装置２００が製造される。
【００８０】
これには、第２の基板１１７において露出している電極２２２及び電極２２３上に、金属バンプ１２５を形成する。続いて、第１の基板１０１の電極１１１及び電極１１２を、金属バンプ１２５を介して、第２の基板１１７の電極２２２及び電極２２３に圧着接続する。ここで、金属バンプ１２５には、ハンダを用いたバンプを使用しても良い。また、金属バンプ１２５については、第１の基板１０１における電極１１１及び電極１１２に形成し、その後に第１の基板１０１を第２の基板２１７に搭載するのであってもよい。
【産業上の利用可能性】
【００８１】
本発明の半導体装置によると、複数のチップを積層する構造において、受動素子と能動素子とを厚さ方向に重ねることが可能であるため、レイアウトの自由度向上及び装置の小型化が実現し、より小型化の進行した半導体装置として有用である。
【図面の簡単な説明】
【００８２】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の断面を示す図である。
【図２】図２は、本発明の第１及び第２の実施形態に係る半導体装置の平面構造を示す図である。
【図３】図３は、本発明の第１の実施形態における第１の基板の断面を示す図である。
【図４】図４は、本発明の第１の実施形態における第１の基板を一方から見た平面図である。
【図５】図５は、本発明の第１の実施形態における第１の基板を他方から見た平面図である。
【図６】図６は、本発明の第１の実施形態における第１の基板の変形例を示す図である。
【図７】図７は、本発明の第１の実施形態における第１の基板の別の変形例において、一方から見た平面図である。
【図８】図８は、本発明の第１の実施形態における第１の基板の別の変形例において、他方から見た平面図である。
【図９】図９は、インダクタＱ値のインダクタ−シールド間距離に対する依存性を示す特性図の例である。
【図１０】図１０は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１１】図１１は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１２】図１２は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１３】図１３は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１４】図１４は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１５】図１５は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１６】図１６は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１７】図１７は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１８】図１８は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図１９】図１９は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図２０】図２０は、本発明の第１の実施形態における第１の基板の製造工程を説明する図である。
【図２１】図２１は、本発明の第２の実施形態に係る半導体装置の断面を示す図である。
【図２２】図２２は、本発明の第２の実施形態における第２の基板の製造工程を説明する図である。
【図２３】図２３は、本発明の第２の実施形態における第２の基板の製造工程を説明する図である。
【図２４】図２４は、本発明の第２の実施形態における第２の基板の製造工程を説明する図である。
【図２５】図２５は、本発明の第２の実施形態における第２の基板の製造工程を説明する図である。
【図２６】図２６は、本発明の第２の実施形態における第２の基板の製造工程を説明する図である。
【図２７】図２７は、本発明の第２の実施形態における第２の基板の製造工程を説明する図である。
【符号の説明】
【００８３】
１００      半導体装置
１０１      第１の基板
１０２      絶縁基板
１０３      配線
１０４      第１の絶縁膜
１０５      開口部
１０７      インダクタ
１０８      端子
１０９      端子
１１１      電極
１１２      電極
１１３      シールド層
１１４      第２の絶縁膜
１１６      第１の貫通ヴィア
１１７      第２の基板
１１８      シリコン基板
１１９      能動素子
１２０      第３の絶縁膜
１２２      電極
１２３      電極
１２５      金属バンプ
１２６      シード層
１２７      レジストパターン
１２８      第１の接続孔
１２９      シード層
１４０      集積回路
１４１      電極
２００      半導体装置
２１７      第２の基板
２１８      シリコン基板
２１９      能動素子
２２０      第３の絶縁膜
２２２      電極
２２３      電極
２３０      第４の絶縁膜
２３１      第５の絶縁膜
２３３      第２の貫通ヴィア
２３４      接続孔
２３５      第６の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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