(57)【要約】【課題】回路面積を抑えながら、貫通電流を防止する。【解決手段】駆動装置であって、入力信号が示す値を格納して順次隣のビットにシフトし、格納された複数のビットの値を出力するシフトレジスタと、前記シフトレジスタの隣り合わない複数のビットの値をそれぞれ示す複数のデータ信号の論理和を求めて出力する論理和回路と、前記論理和回路の出力を遅延させて出力する遅延回路と、前記複数のデータ信号にそれぞれ対応し、対応する前記データ信号及び前記遅延回路の出力に従って、第１のパルスを含む第１の制御信号及び第２のパルスを含む第２の制御信号を生成する複数のタイミング発生回路と、前記複数のタイミング発生回路にそれぞれ対応し、対応する回路の前記第１の制御信号に従って第１の電源の電圧を、その回路の前記第２の制御信号に従って第２の電源の電圧を出力する複数の出力回路とを有する。前記第２のパルスの期間は、前記第１のパルスの期間を含んでいる。【選択図】図２
2010145802.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットの値を格納可能であり、入力信号が示す値を格納して順次隣のビットにシフトし、格納された複数のビットの値を出力するシフトレジスタと、
前記シフトレジスタの隣り合わない複数のビットの値をそれぞれ示す複数のデータ信号の論理和を求めて出力する論理和回路と、
前記論理和回路の出力を遅延させて出力する遅延回路と、
前記複数のデータ信号にそれぞれ対応し、対応する前記データ信号及び前記遅延回路の出力に従って、第１のパルスを含む第１の制御信号及び第２のパルスを含む第２の制御信号を生成して出力する複数のタイミング発生回路と、
前記複数のタイミング発生回路にそれぞれ対応し、対応する前記タイミング発生回路の前記第１の制御信号に従って第１の電源の電圧を、対応する前記タイミング発生回路の前記第２の制御信号に従って第２の電源の電圧を出力する複数の出力回路とを備え、
前記第２のパルスの期間は、前記第１のパルスの期間を含んでいる
駆動装置。
【請求項２】
請求項１に記載の駆動装置において、
前記複数の出力回路は、それぞれ、
前記第１の電源と当該出力回路の出力ノードとの間に接続され、前記第１の制御信号に従って動作する第１のスイッチング素子と、
前記第２の電源と前記出力ノードとの間に接続され、前記第２の制御信号に従って動作する第２のスイッチング素子とを有する
駆動装置。
【請求項３】
請求項１に記載の駆動装置において、
前記複数のタイミング発生回路にそれぞれ対応し、前記第２の制御信号の高論理レベルが前記第２の電源電圧になるように、前記第２の制御信号を変換して出力する複数のレベル変換回路を更に備える
駆動装置。
【請求項４】
請求項１に記載の駆動装置において、
前記論理和回路と前記遅延回路とを複数備え、
前記複数の論理和回路は、それぞれ、
他の論理和回路とは重複しないように、前記シフトレジスタの隣り合わない複数のビットの値をそれぞれ示す複数のデータ信号に対応し、対応する前記複数のデータ信号の論理和を求めて出力し、
前記複数の遅延回路は、前記複数の論理和回路にそれぞれ対応し、対応する前記論理和回路の出力を遅延させて出力し、
前記複数のタイミング発生回路は、それぞれ、
当該タイミング発生回路が対応する前記データ信号及び当該タイミング発生回路が対応する前記データ信号に対応する前記遅延回路の出力に従って、第１のパルスを含む第１の制御信号及び第２のパルスを含む第２の制御信号を生成して出力する
駆動装置。
【請求項５】
請求項４に記載の駆動装置において、
前記遅延回路の数はＮ（Ｎは２以上の整数）であり、
前記複数の遅延回路は、それぞれ、
前記複数のデータ信号のＮ本毎の１本に対応する
駆動装置。
【請求項６】
表示パネルと、
前記表示パネルを駆動するための複数の出力信号を生成する駆動装置とを備え、
前記駆動装置は、
複数のビットの値を格納可能であり、入力信号が示す値を格納して順次隣のビットにシフトし、格納された複数のビットの値を出力するシフトレジスタと、
前記シフトレジスタの隣り合わない複数のビットの値をそれぞれ示す複数のデータ信号の論理和を求めて出力する論理和回路と、
前記論理和回路の出力を遅延させて出力する遅延回路と、
前記複数のデータ信号にそれぞれ対応し、対応する前記データ信号及び前記遅延回路の出力に従って、第１のパルスを含む第１の制御信号及び第２のパルスを含む第２の制御信号を生成して出力する複数のタイミング発生回路と、
前記複数のタイミング発生回路にそれぞれ対応し、対応する前記タイミング発生回路の前記第１の制御信号に従って第１の電源の電圧を、対応する前記タイミング発生回路の前記第２の制御信号に従って第２の電源の電圧を出力する複数の出力回路とを有し、
前記第２のパルスの期間は、前記第１のパルスの期間を含んでいる
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、プラズマディスプレイパネルや液晶表示パネルに代表される表示パネル等を駆動するための駆動装置に関する。
【背景技術】
【０００２】
複数の走査線と複数の信号線とが互いに交差して配置されている表示パネルが知られている。このような表示パネルとしては、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）、液晶表示パネル（ＬＣＤ：Liquid Crystal Display）、エレクトロルミネッセンスパネル（ＥＬ：Electronic Luminescence）等のフラットパネルディスプレイ（ＦＰＤ：Flat Panel Display）が知られている。
【０００３】
特許文献１には、走査線の駆動に用いられる信号の例が記載されている。表示パネルを駆動する装置は、各走査線の駆動のために出力信号を生成する必要がある。出力信号を生成する出力回路には、電源とグラウンドとの間に２つのスイッチング素子を直列に接続した回路が一般に用いられている。２つのスイッチング素子が同時にオンになる期間があると、電源からグラウンドに貫通電流が流れ、消費電力の増加を招くので、貫通電流を防止する必要がある。特許文献２及び３には、貫通電流を防止した出力回路の例が記載されている。
【特許文献１】特開２００１−１５４６３２号公報
【特許文献２】特開平１１−１４３４２７号公報
【特許文献３】特開２００５−７０３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
出力回路等における貫通電流を防止するためには、遅延回路を用いて制御信号を生成する必要である。特許文献２及び３の回路では、遅延回路が出力回路毎に用いられている。遅延回路の面積は比較的大きいので、表示パネルの駆動装置のように多数の出力信号を生成する場合には、装置の回路面積が大きくなってしまう。近年の表示パネルの画素数の増加に伴い、出力信号の数が多くなってきていることから、遅延回路によるコストの増加も大きくなっている。
【０００５】
本発明は、表示パネルを駆動する駆動装置の回路面積を抑えながら、貫通電流を防止することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の実施形態による駆動装置は、複数のビットの値を格納可能であり、入力信号が示す値を格納して順次隣のビットにシフトし、格納された複数のビットの値を出力するシフトレジスタと、前記シフトレジスタの隣り合わない複数のビットの値をそれぞれ示す複数のデータ信号の論理和を求めて出力する論理和回路と、前記論理和回路の出力を遅延させて出力する遅延回路と、前記複数のデータ信号にそれぞれ対応し、対応する前記データ信号及び前記遅延回路の出力に従って、第１のパルスを含む第１の制御信号及び第２のパルスを含む第２の制御信号を生成して出力する複数のタイミング発生回路と、前記複数のタイミング発生回路にそれぞれ対応し、対応する前記タイミング発生回路の前記第１の制御信号に従って第１の電源の電圧を、対応する前記タイミング発生回路の前記第２の制御信号に従って第２の電源の電圧を出力する複数の出力回路とを有する。前記第２のパルスの期間は、前記第１のパルスの期間を含んでいる。
【０００７】
これによると、複数のデータ信号に対して遅延回路を有するので、遅延回路の数を出力信号の数に比べて少なくすることができる。このため、装置の回路面積を抑えながら、貫通電流を防止することができる。
【０００８】
本発明の実施形態による表示装置は、表示パネルと、前記表示パネルを駆動するための複数の出力信号を生成する駆動装置とを有する。前記駆動装置は、複数のビットの値を格納可能であり、入力信号が示す値を格納して順次隣のビットにシフトし、格納された複数のビットの値を出力するシフトレジスタと、前記シフトレジスタの隣り合わない複数のビットの値をそれぞれ示す複数のデータ信号の論理和を求めて出力する論理和回路と、前記論理和回路の出力を遅延させて出力する遅延回路と、前記複数のデータ信号にそれぞれ対応し、対応する前記データ信号及び前記遅延回路の出力に従って、第１のパルスを含む第１の制御信号及び第２のパルスを含む第２の制御信号を生成して出力する複数のタイミング発生回路と、前記複数のタイミング発生回路にそれぞれ対応し、対応する前記タイミング発生回路の前記第１の制御信号に従って第１の電源の電圧を、対応する前記タイミング発生回路の前記第２の制御信号に従って第２の電源の電圧を出力する複数の出力回路とを有する。前記第２のパルスの期間は、前記第１のパルスの期間を含んでいる。
【発明の効果】
【０００９】
本発明の実施形態によれば、遅延回路の数を出力信号の数に比べて少なくすることができるので、回路面積を抑えながら、貫通電流を防止することができる。遅延回路の数が少ないので、生成される遅延のばらつきが少なくなり、出力信号のタイミングのばらつきを抑えることもできる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。図面における機能ブロック間の実線は、電気的な接続を示している。
【００１１】
図１は、本発明の実施形態による表示装置の構成を示すブロック図である。図１の表示装置は、それぞれ駆動装置としての複数のスキャンドライバ１００と、複数のデータ線ドライバ１９２と、これらに駆動される表示パネル１９４とを有している。表示パネル１９４は、典型的にはプラズマディスプレイパネルであるが、液晶表示パネル、エレクトロルミネッセンスパネル等の他の種類のフラットパネルディスプレイであってもよい。
【００１２】
各スキャンドライバ１００は、表示パネル１９４を駆動するための出力信号ＯＵＴ１、ＯＵＴ２、…を生成し、図１において横方向に走る複数の走査線を出力信号ＯＵＴ１、ＯＵＴ２、…によって駆動する。各データ線ドライバ１９２は、図１において縦方向に走る複数のデータ線を複数の出力信号によって駆動する。スキャンドライバ１００は、出力信号ＯＵＴ１、ＯＵＴ２、…としてパルスを１つずつ順に時間をずらしながら出力し、最後の出力信号のパルスが出力されたことを次段のスキャンドライバ１００に信号ＯＵＴによって通知する。このスキャンドライバ１００も同様の動作を行い、更に次の段のスキャンドライバ１００に通知をする。
【００１３】
図２は、図１のスキャンドライバ１００の構成例を示すブロック図である。スキャンドライバ１００は、シフトレジスタ１１０と、ＯＲゲート（論理和回路）１２２、１２４と、遅延回路としての遅延素子１３２、１３４と、タイミング発生回路１４１、１４２、１４３、１４４、…と、出力回路１６１、１６２、１６３、１６４、…とを有している。遅延回路としては、より複雑な回路を用いてもよい。図３は、図２のスキャンドライバ１００における信号の例を示すタイミングチャートである。
【００１４】
シフトレジスタ１１０は、直列に接続されたフリップフロップ１１１、１１２、１１３、１１４、…を有し、各フリップフロップは、１ビットの値を格納可能である。フリップフロップ１１１は、クロックＣＬＫに同期して入力信号ＤＴが示す値を格納する。シフトレジスタ１１０は、フリップフロップ１１１に格納された値をクロックＣＬＫに同期して順次隣のビット（隣のフリップフロップ）にシフトする。フリップフロップ１１１〜１１４、…は、格納しているビットの値を示すデータ信号ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４、…をタイミング発生回路１４１〜１４４、…にそれぞれ出力する。入力信号ＤＴとしては、パルスが入力される。このパルスが、クロックＣＬＫのパルス毎に図３のようにデータ信号ＤＴ１〜ＤＴ４として出力される。
【００１５】
ＯＲゲート１２２、１２４は、互いに重複しないように、データ信号ＤＴ１〜ＤＴ４、…のうち、シフトレジスタ１１０の隣り合わない複数のビットの値をそれぞれ示すデータ信号ＤＴ１〜ＤＴ４、…に対応する。ここでは、ＯＲゲート１２２、１２４の数及び遅延素子１３２、１３４の数は２であるので、ＯＲゲート１２２、１２４は、データ信号ＤＴ１〜ＤＴ４、…の２本毎の１本に対応する。具体的には、ＯＲゲート１２２は、データ信号ＤＴ１、ＤＴ３、…に対応し、ＯＲゲート１２４は、データ信号ＤＴ２、ＤＴ４、…に対応する。ＯＲゲート１２２は、データ信号ＤＴ１、ＤＴ３、…の論理和を求め、論理和を信号ＯＤとして遅延素子１３２に出力する。ＯＲゲート１２４は、データ信号ＤＴ２、ＤＴ４、…の論理和を求め、論理和を信号ＥＶとして遅延素子１３４に出力する。
【００１６】
遅延素子１３２は、信号ＯＤを遅延させ、信号ＤＯＤとしてタイミング発生回路１４１、１４３、…に出力する。遅延素子１３４は、信号ＥＶを遅延させ、信号ＤＥＶとしてタイミング発生回路１４２、１４４、…に出力する。信号ＯＤ、ＥＶ、ＤＯＤ、ＤＥＶの波形は、図３のようになる。
【００１７】
タイミング発生回路１４１〜１４４、…は、データ信号ＤＴ１〜ＤＴ４、…にそれぞれ対応している。出力回路１６１〜１６４、…は、タイミング発生回路１４１〜１４４、…にそれぞれ対応している。タイミング発生回路１４１は、対応するデータ信号ＤＴ１及びこのデータ信号ＤＴ１が対応する遅延素子１３２の出力に従って、パルスを含む制御信号ＣＴ１及びパルスを含む制御信号ＣＴ２を生成して出力回路１６１に出力する。
【００１８】
タイミング発生回路１４１は、具体的には、ＡＮＤゲート１５２と、ＮＡＮＤゲート１５４と、ラッチ１５６とを有している。ＡＮＤゲート１５２は、信号ＤＴ１と信号ＤＯＤとの論理積を求め、制御信号ＣＴ１として出力回路１６１に出力する。ＮＡＮＤゲート１５４は、信号ＤＯＤと制御信号ＣＴ２との論理積を反転した値を求めて出力する。ラッチ１５６は、入力端子Ｇが“Ｈ”（高論理レベル）であるときには、入力端子Ｄの値をそのまま制御信号ＣＴ２として出力し、入力端子Ｇが“Ｌ”（低論理レベル）であるときには、制御信号ＣＴ２の値を保持する。
【００１９】
図３のように、制御信号ＣＴ１は、データ信号ＤＴ１の立ち上がりを遅らせた信号となり、制御信号ＣＴ２は、信号ＤＴ１に従って立ち上がり、信号ＤＯＤの立ち下がりに従って立ち下がる信号となる。すなわち、制御信号ＣＴ２のパルスの期間は、制御信号ＣＴ１のパルスの期間を含んでいる。
【００２０】
タイミング発生回路１４２は、対応するデータ信号ＤＴ２及びこのデータ信号ＤＴ２が対応する遅延素子１３４の出力に従って、パルスを含む制御信号ＣＴ３及びパルスを含む制御信号ＣＴ４を生成して出力回路１６２に出力する。タイミング発生回路１４３、１４４、…は、いずれも同様にして２つの制御信号を生成し、対応する出力回路１６３、１６４、…に出力する。
【００２１】
出力回路１６１は、スイッチング素子としてのＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ１７１と、スイッチング素子としてのＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ１７２とを有している。ＮＭＯＳトランジスタ１７１は、基準電圧を供給する電源と、出力信号ＯＵＴ１を出力する出力ノードとの間に接続されている。ＰＭＯＳトランジスタ１７２は、電源電圧を供給する電源と出力ノードとの間に接続されている。
【００２２】
基準電圧は、例えばフローティンググラウンド電圧ＦＧＮＤである。ＰＭＯＳトランジスタ１７２が接続される電源の電圧は、駆動される表示パネルに供給することが必要な電圧である。この電圧は、表示パネルがプラズマディスプレイパネルである場合には、基準電圧より例えば１５０Ｖ高い電圧ＶＤＤＨである。出力回路１６１は、制御信号ＣＴ１に従って基準電圧を出力信号ＯＵＴ１の“Ｌ”レベルの信号として出力し、制御信号ＣＴ２に従って電源電圧（例えば電圧ＶＤＤＨ）を出力信号ＯＵＴ１の“Ｈ”レベルの信号として出力する。
【００２３】
出力回路１６１の動作について説明する。制御信号ＣＴ１、ＣＴ２が共に“Ｌ”であるときには、ＮＭＯＳトランジスタ１７１はオフ、ＰＭＯＳトランジスタ１７２はオンであり、出力信号ＯＵＴ１は“Ｈ”である。制御信号ＣＴ２が“Ｈ”になると、ＰＭＯＳトランジスタ１７２がオフになる。
【００２４】
次に、制御信号ＣＴ１が“Ｈ”になると、ＮＭＯＳトランジスタ１７１がオンになり、出力信号ＯＵＴ１が“Ｌ”になる。次に、制御信号ＣＴ１が“Ｌ”になると、ＮＭＯＳトランジスタ１７１がオフになる。更に、制御信号ＣＴ２が“Ｌ”になると、ＰＭＯＳトランジスタ１７２がオンになり、出力信号ＯＵＴ１が“Ｈ”になる。従って、出力信号ＯＵＴ１として、図３のようなレベルが“Ｌ”となるパルスが出力される。
【００２５】
ＮＭＯＳトランジスタ１７１とＰＭＯＳトランジスタ１７２とが同時にオンにはならないので、出力回路１６１における貫通電流を防止することができる。他の出力回路１６２〜１６４、…も同様に動作し、クロックＣＬＫの周期ずつ遅れたパルスが、出力信号ＯＵＴ２〜ＯＵＴ４、…として出力される。
【００２６】
図２のスキャンドライバ１００によると、奇数番目のデータ信号を遅延させる遅延素子１３２と、偶数番目のデータ信号を遅延させる遅延素子１３４とを有しているので、データ信号毎に遅延素子を有する必要がない。このため、特に多数の出力信号を生成するスキャンドライバにおいては、回路において占める面積が比較的大きい遅延素子の数を大幅に削減することができるので、回路面積を小さくすることができる。したがって、スキャンドライバを低コスト化することができる。また、遅延素子の数が少ないので、遅延の大きさのばらつきを抑えることができ、出力信号の質を高くすることができる。
【００２７】
図４は、図２のスキャンドライバの変形例の構成を示すブロック図である。図４のスキャンドライバ３００は、３つのＯＲゲート３２２、３２４、３２６と、３つの遅延素子３３２、３３４、３３６とを有している点の他は、図２のスキャンドライバ１００とほぼ同様に構成されている。シフトレジスタ３１０は、データ信号ＤＴ１〜ＤＴ４、ＤＴ５、ＤＴ６、…を出力する。図５は、図４のスキャンドライバ３００における信号の例を示すタイミングチャートである。
【００２８】
ＯＲゲート３２２、３２４、３２６は、互いに重複しないように、データ信号ＤＴ１〜ＤＴ６、…のうち、シフトレジスタ３１０の隣り合わない複数のビットの値をそれぞれ示すデータ信号に対応する。ここでは、ＯＲゲート３２２、３２４、３２６の数及び遅延素子３３２、３３４、３３６の数は３であるので、ＯＲゲート３２２、３２４、３２６は、データ信号ＤＴ１〜ＤＴ６、…の３本毎の１本に対応する。
【００２９】
具体的には、ＯＲゲート３２２は、データ信号ＤＴ１、ＤＴ４、…に対応し、ＯＲゲート３２４は、データ信号ＤＴ２、ＤＴ５、…に対応し、ＯＲゲート３２６は、データ信号ＤＴ３、ＤＴ６、…に対応する。ＯＲゲート３２２は、データ信号ＤＴ１、ＤＴ４、…の論理和を求め、この論理和を信号Ｓ１として遅延素子３３２に出力する。ＯＲゲート３２４は、データ信号ＤＴ２、ＤＴ５、…の論理和を求め、この論理和を信号Ｓ２として遅延素子３３４に出力する。ＯＲゲート３２６は、データ信号ＤＴ３、ＤＴ６、…の論理和を求め、この論理和を信号Ｓ３として遅延素子３３６に出力する。
【００３０】
遅延素子３３２は、信号Ｓ１を遅延させ、信号ＤＳ１としてタイミング発生回路３４１、３４４、…に出力する。遅延素子３３４は、信号Ｓ２を遅延させ、信号ＤＳ２としてタイミング発生回路３４２、３４５、…に出力する。遅延素子３３６は、信号Ｓ３を遅延させ、信号ＤＳ３としてタイミング発生回路３４３、３４６、…に出力する。信号Ｓ１、Ｓ２、Ｓ３、ＤＳ１、ＤＳ２、ＤＳ３の波形は、図５のようになる。
【００３１】
タイミング発生回路３４１〜３４６、…は、データ信号ＤＴ１〜ＤＴ６、…にそれぞれ対応している。出力回路３６１〜３６６、…は、タイミング発生回路３４１〜３４６、…にそれぞれ対応している。タイミング発生回路３４１は、対応するデータ信号ＤＴ１及びこのデータ信号ＤＴ１が対応する遅延素子３３２の出力に従って、パルスを含む制御信号ＣＴ１及びパルスを含む制御信号ＣＴ２を生成して出力回路３６１に出力する。
【００３２】
同様にして、タイミング発生回路３４２は、制御信号ＣＴ３、ＣＴ４を生成して、対応する出力回路３６２に出力し、タイミング発生回路３４３は、制御信号ＣＴ５、ＣＴ６を生成して、対応する出力回路３６３に出力する。他のタイミング発生回路３４４〜３４６、…についても、同様である。この結果、制御信号ＣＴ１〜ＣＴ６及び出力信号ＯＵＴ１〜ＯＵＴ３は、図５のようになる。
【００３３】
図４のスキャンドライバ３００によると、１番目、４番目、…のデータ信号を遅延させる遅延素子３３２と、２番目、５番目、…のデータ信号を遅延させる遅延素子３３４と、３番目、６番目、…のデータ信号を遅延させる遅延素子３３６とを有しているので、データ信号毎に遅延素子を有する必要がない。遅延素子の数が２個の場合と３個の場合について説明したが、より多くの遅延素子と、それらに対応するＯＲゲートを有するようにしてもよい。Ｎ個（Ｎは２以上の整数）の遅延素子を有する場合に、各遅延素子が、データ信号ＤＴ１〜ＤＴ６、…のＮ本毎の１本に対応するようにしてもよい。
【００３４】
図６は、図２のスキャンドライバの他の変形例の構成を示すブロック図である。図６のスキャンドライバ５００は、出力回路１６１〜１６４、…に代えて出力部５０１、５０２、５０３、５０４、…を有している点が、図２のスキャンドライバ１００とは異なっている。その他の点は、図２のスキャンドライバ１００と同様である。また、シフトレジスタ１１０、ＯＲゲート１２２、１２４、遅延素子１３２、１３４、及びタイミング発生回路１４１〜１４４、…には、電源電圧ＶＤＤ及びフローティンググラウンド電圧ＦＧＮＤが供給され、出力部５０１〜５０４、…には、電源電圧ＶＤＤＨ及びフローティンググラウンド電圧ＦＧＮＤが供給されている。電源電圧ＶＤＤは、フローティンググラウンド電圧ＦＧＮＤより例えば５Ｖ高い電圧である。
【００３５】
表示パネル１９４としてプラズマディスプレイパネルを駆動する場合には、出力信号ＯＵＴ１〜ＯＵＴ４、…の“Ｈ”レベルとして、回路用の電源電圧ＶＤＤより遙かに高い電圧を出力する必要がある。このため、出力部５０１のＰＭＯＳトランジスタ５７２には電源電圧ＶＤＤＨが供給され、ＰＭＯＳトランジスタ５７２を駆動するために、スキャンドライバ５００はレベル変換回路５８１を有している。
【００３６】
図７は、図６の出力部５０１の構成例を示す回路図である。出力部５０１は、出力回路５６１と、レベル変換回路５８１とを有している。レベル変換回路５８１は、ＮＭＯＳトランジスタ５８３、５８４と、ＰＭＯＳトランジスタ５８５、５８６と、インバータとを有している。制御信号ＣＴ２が“Ｈ”であるときには、ＮＭＯＳトランジスタ５８３及びＰＭＯＳトランジスタ５８６がオンになる。ＰＭＯＳトランジスタ５８５、５８６は電圧ＶＤＤＨを供給する電源に接続されているので、このとき、ＰＭＯＳトランジスタ５７２のゲートに、ほぼ電圧ＶＤＤＨに等しい電圧を与えることができ、ＰＭＯＳトランジスタ５７２をオフにすることが可能になる。すなわち、レベル変換回路５８１は、制御信号ＣＴ２の高論理レベルがほぼ電圧ＶＤＤＨになるように、制御信号ＣＴ２を変換して出力する。他の出力部５０２〜５０４、…のレベル変換回路についても同様である。
【００３７】
なお、出力回路１６１〜１６４、３６１〜３６６等が、スイッチング素子としてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ等を有する場合について説明したが、これらに代えて、バイポーラトランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング可能な素子を用いてもよい。
【００３８】
論理和を求めることができるのであれば、他の回路等をＯＲゲート１２２、１２４、３３２、３３４、３３６に代えて用いてもよい。
【００３９】
図３及び図５に示されているように、一方の制御信号（例えば制御信号ＣＴ２）のパルスの期間が他方の制御信号（例えば制御信号ＣＴ１）のパルスの期間を含むように、２つの制御信号を生成することができるのであれば、他の回路等をタイミング発生回路１４１〜１４４、３４１〜３４６等に代えて用いてもよい。
【００４０】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【００４１】
以上説明したように、本発明は、回路面積を抑えることができるので、駆動装置等について有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態による表示装置の構成を示すブロック図である。
【図２】図１のスキャンドライバの構成例を示すブロック図である。
【図３】図２のスキャンドライバにおける信号の例を示すタイミングチャートである。
【図４】図２のスキャンドライバの変形例の構成を示すブロック図である。
【図５】図４のスキャンドライバにおける信号の例を示すタイミングチャートである。
【図６】図２のスキャンドライバの他の変形例の構成を示すブロック図である。
【図７】図６の出力部の構成例を示す回路図である。
【符号の説明】
【００４３】
１００、３００、５００  スキャンドライバ
１１０、３１０  シフトレジスタ
１２２、１２４、３２２、３２４、３２６  ＯＲゲート（論理和回路）
１３２、１３４、３３２、３３４、３３６  遅延素子（遅延回路）
１４１〜１４４、３４１〜３４６  タイミング発生回路
１６１〜１６４、３６１〜３６６  出力回路
１９４  表示パネル
５８１  レベル変換回路
【図１】
2010145802.tif 000003
【図２】
2010145802.tif 000004
【図３】
2010145802.tif 000005
【図４】
2010145802.tif 000006
【図５】
2010145802.tif 000007
【図６】
2010145802.tif 000008
【図７】
2010145802.tif 000009