(57)【要約】【課題】面積増大および消費電力の増大を招来することなく、データ読出しの高速化、安定化を図る半導体記憶装置を提供する。【解決手段】半導体記憶装置は、センスアンプ3がビット線対BL、BLBの電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段を備える。レベルシフト手段は、一方の電極が各ビット線に接続され、ビット線対ごとに二つで1対となるレベルシフト用キャパシタSFTCと、レベルシフト用キャパシタSFTCの他方の電極に共通に接続され、この他方の電極の共通ノードにシフト容量駆動信号SFTを与えて所定タイミングでレベルシフト用キャパシタSFTCの蓄電量を変化させるタイミングジェネレータ5と、を備える。【選択図】図１
2010218671.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイのメモリセルを選択駆動するための複数本のワード線と、
選択された前記メモリセルとの間でデータの授受をおこなう複数対のビット線と、
ビット線対の電位をイコライズすることによって前記ビット線対を電源電位の約半分にプリチャージするプリチャージ回路と、
前記各ビット線対にそれぞれ対応して設けられたセンスアンプと、
前記センスアンプが前記ビット線対の電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段と、を備え、
前記レベルシフト手段は、
一方の電極が各ビット線に接続され、ビット線対ごとに二つで1対となるレベルシフト用キャパシタと、
前記レベルシフト用キャパシタの他方の電極に共通に接続され、この他方の電極の共通ノードにシフト容量駆動信号を与えて所定タイミングで前記レベルシフト用キャパシタの蓄電量を変化させるタイミングジェネレータと、を備える
ことを特徴とする半導体記憶装置。
【請求項２】
請求項1に記載の半導体記憶装置において、
前記タイミングジェネレータによる前記シフト容量駆動信号の活性時期は、メモリセル選択信号が動作する直前である
ことを特徴とする半導体記憶装置。
【請求項３】
請求項1に記載の半導体記憶装置において、
前記タイミングジェネレータによる前記シフト容量駆動信号の活性時期は、センスアンプが活性化する直前である
ことを特徴とする半導体記憶装置。
【請求項４】
請求項1から請求項3のいずれかに記載の半導体記憶装置において、
前記レベルシフト手段は、プリチャージ後のビット線対と前記レベルシフト用キャパシタとの間で電荷の再配分を実施させて前記ビット線対の電位レベルをシフトさせ、
読み出し開始時のセンスアンプのゲートバイアスを少なくとも電源電位の半分より大きくする
ことを特徴とする半導体記憶装置。
【請求項５】
請求項4に記載の半導体記憶装置において、
前記レベルシフト用キャパシタの容量Cc、センスアンプ活性化信号の電圧Vcc、および、レベルシフト用キャパシタSFTCの対極電圧Vcc2の値の組み合わせにより、
読み出し開始時の前記センスアンプのバイアスレベルをグランドレベルに下げる
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。詳しくは、半導体記憶装置であるDRAMにおいて、データ読み出し時のプリチャージを行うための構成に関する。
【背景技術】
【０００２】
メモリ装置としてDRAMが知られている。一般にDRAMに蓄積されている信号電荷量は微少である。したがって、DRAMの信号電荷量を検知および増幅して外部に読み出すためには、高感度にビット線の電位変化をセンスする必要がある。その一方、近年では素子微細化が進んでいるところ、動作信頼性確保の観点からデバイスに印加する電源電圧Vccを低電圧化する必要がある。
【０００３】
ところで、従来一般的にはDRAMのデータ読出しにおいてはVcc／2プリチャージ方式が採用されてきた。
しかしながら、Vcc／2プリチャージ方式で単純に低電圧化を行うと次のような問題がある。
Vcc／2プリチャージ方式では、読み出し動作が完了すると、ビット線の電位はイコライズされ、再びVcc／2の電位にプリチャージされる。
このようなVcc／2プリチャージ方式を用いたDRAMでは、センスアンプを構成するトランジスタのセンスアンプ動作時におけるゲート−ソース間電圧（Vcc／2）が電源電圧の低電圧化により必然的に降下してしまう。その結果、センス動作が大幅に遅れるか、あるいは、最悪の場合にはセンス不能になる。
【０００４】
例えばVcc＝1.5Vの場合、センスアンプトランジスタのゲート−ソース間電圧（Vcc／2）は0.75Vとなる。
実際には、センスアンプトランジスタの共通ソース配線の抵抗による電圧降下が発生し、特に初期センス時においては、このゲート−ソース間電圧がさらに小さくなる（0.5V以下程度になる）ことが予想される。
一方、センスアンプトランジスタのしきい値電圧Vthの絶対値｜Vth｜は、カットオフ特性を保証するために最低限0.3〜0.5V程度が必要である。
さらに、初期センス時においてはセンスアンプトランジスタの基板効果とあいまって実質的な｜Vth｜はさらに上昇している。
ゆえに、初期センス動作時におけるセンスアンプトランジスタのゲート−ソース間電圧としきい値電圧が極めて近くなる。すると、初期センス動作が大幅に遅れ、高速DRAM実現上の最大の障害となる。
【０００５】
これに対し、センスアンプのバイアスレベルを下げることによる読み出し方法として、最近ではグランドプリチャージ方式が用いられ始めている。
グランドプリチャージ方式のDRAMの場合は、読み出し動作が完了すると、ビット線の電位はイコライズされ、GNDの電位にプリチャージされる。
このようなグランドプリチャージ方式を用いたDRAMでは、センスアンプトランジスタのゲート−ソース間電圧をVcc／2プリチャージ方式に比べて倍増させることができるため、電源電圧が低電圧化してもセンス動作の高速性および安定性は確保できる。
【０００６】
ここで、グランドプリチャージ方式を用いた従来のDRAMの構成を簡単に説明する。
図4は、DRAMの概略的な構成を示すブロック図である。
図5は、ビット線プリチャージ回路、参照セルおよびメモリセルの構成例を示す図である。
【０００７】
DRAMは、メモリセルアレイ700を備える。
メモリセルアレイ700は、マトリックス状に配置された複数のワード線と複数のビット線とを備える。そして、ワード線とビット線とのそれぞれの交点においてメモリセルが設けられ、これらメモリセル2がマトリックス状に配列されている。
なお、図5では、表示簡素化のため1組のビット線対のみを示している。
【０００８】
また、DRAMは、デコーダ600を備えている。
デコーダ600は、入力バッファ500を介して入力される制御アドレスA0〜Amをデコードし、特定のメモリセルを選択するためのメモリセル選択信号WLを生成する。
さらに、デコーダ600は、メモリセル選択信号WLに基づき、前記特定のメモリセルと対になっている参照セルに接続されたそれぞれワード線とダミーワード線を選択し、出てきたデータをセンスするかもしくはデータを書き換えて、前記特定のメモリセルに対するデータの読み出し動作や書き込み動作をおこなう機能を有する。
【０００９】
また、DRAMは、センスアンプ200を備える。
センスアンプ200は、デコーダ600にて選択されたメモリセル2の読み出し動作を行うときに、前記メモリセル2のデータ記憶用セルキャパシタCsから転送される電荷と参照セル内のキャパシタCdから転送される電荷との差を検出する。これにより、メモリセル2内のデータの読み出しをおこなう。
このセンスアンプ200にて読み出されたデータは、メインアンプ300により所定のレベルまで増幅された後にI/Oバッファ400を介してデジタルのI/OデータDQ0〜DQnとして外部に出力される。
【００１０】
次に、プリチャージ回路について説明する。
ビット線プリチャージ回路は、特定のメモリセルを選択するための一対のビット線BL、BLBをおおよそグランドにプリチャージするためのトランジスタ回路である。
（なお、BLBは、ビット線BLのバー信号を示す）
ビット線プリチャージ回路は、三つのビット線プリチャージ用トランジスタ210、220および230によって構成されている。
ビット線プリチャージ回路のトランジスタ210、220、230は、NMOSトランジスタである。そして、NMOSトランジスタ230のソースとドレインは、一対のビット線BL、BLBにそれぞれ接続されている。
【００１１】
また、ビット線プリチャージ用トランジスタ210のドレインは、一方のビット線BLに接続され、ビット線プリチャージ用トランジスタ220のドレインは、他方のビット線ＢＬBに接続され、ビット線プリチャージ用トランジスタ210、220のソースは共通のノードに接続されている。
この共通のノードに対し、プリチャージ用の出力電圧はおおよそグランドレベルが印加される。
また、3つのビット線プリチャージ用トランジスタ210、220、230の各々のゲートにプリチャージ活性信号φsが入力される。
【００１２】
また、参照電位記憶用キャパシタCdをおおよそVcc／2の電位にプリチャージするための参照セルプリチャージ用トランジスタTrcが設けられている。
参照セルプリチャージ用トランジスタTrcのソース（またはドレイン）には参照セルプリチャージ用の電圧(Vcc／2)が印加される。
また、参照セルプリチャージ用トランジスタTrcのゲートには、プリチャージ活性信号φsが入力される。
【００１３】
次に、メモリセルアレイについて説明する。
メモリセルアレイ700の構成要素である任意の一つのメモリセルは、1トランジスタ・1キャパシタ形である。そして、このメモリセルは、1個のNMOSトランジスタからなるセルトランジスタTcと、1個のデータ記憶用セルキャパシタCsと、により構成される。
【００１４】
このようなDRAM装置の動作について説明する。
ビット線BL、BLBを介してメモリセル2にデータ'1'またはデータ'0'を書き込むには次のようにする。
まず、ワード線WLからセルトランジスタTcのゲートへ昇圧を供給してセルトランジスタTcを動作状態にする。そして、データの"0"または"1"に対応してデータ記憶用セルキャパシタCsに電荷を蓄積する。
【００１５】
また、メモリセルを選択することによってデータの読み出しを行うには次のようにする。
それぞれワード線WLおよびダミーワード線WLからセルトランジスタTcおよび参照セルトランジスタTrのゲートへ昇圧を供給してセルトランジスタTcと参照セルトランジスタTrを動作状態にする。
そして、データ記憶用セルキャパシタCsと参照電位記憶用キャパシタCdとに蓄積された電荷を一対のビット線BL、BLBを介して再配分する。
このとき、一対のビット線BL、BLBの電位が変化する。
このビット線対BL、BLBの電位変化をセンスアンプにより検知する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開2002-050181号公報
【非特許文献】
【００１７】
【非特許文献１】ISSCC 2002/SESSION 9/DRAM AND FERROELECTRIC MEMORIES/9.3,  A 300MHz Multi-Banked eDRAM Macro Featuring GND Sense、Bit-Line Twisting and Direct Reference Cell Write, Figure9.3.2
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、グランドプリチャージ方式のDRAMの場合は、消費電力が増大し、面積が増大するという問題がある。
第1の問題点として、消費電力について説明する。
図6は、従来のVcc／2プリチャージ方式において、データの読み出しおよびプリチャージを行う1サイクルでビット線の電位変化を示すタイミングチャートである。
ビット線対の容量をCblとしたとき、電源電圧Vccから供給される電荷量は、(1)のタイミングで（Vcc／2）・Cblになり、(2)のタイミングでは0になる。
(2)のタイミングで0になるのは、同じ容量の一対のビット線BL，BLBをショートしてチャージすれば、両方のビット線が自動的にVcc／2の電圧になるからである。
したがって、Vcc／2プリチャージ方式における1サイクルあたりの消費電荷量は（Vcc／2）・Cblになる。
この消費電荷量は、1サイクルあたりの消費電流、すなわち消費電力に比例する。
【００１９】
これに対し、図7は、グランドプリチャージ方式において、データの読み出しおよびプリチャージを行う１サイクルでビット線の電位変化を示すタイミングチャートである。
電源電圧Vccから供給される電荷量は、(1)のタイミングでVcc・Cblになり、(2)のタイミングでは（Vcc／2）・Cdになる。
(2)のタイミングにおいて、Vcc／2プリチャージ方式に比べて余計に（Vcc／2）・Cdが必要になっている。
これは、センスアンプが"1"または"0"を判定するために参照する電荷量が参照セルに必要であるためである。
したがって、グランドプリチャージ方式におけるサイクルあたりの消費電荷量はVcc・Cbl＋（Vcc／2）・Cdになる。
このように、グランドプリチャージ方式における１サイクルあたりの電荷量は、Vcc／2プリチャージ方式の場合の2倍に加えてさらに（Vcc／2）・Cdが余計に必要になる。
【００２０】
第2の問題点として面積増大の問題がある。
すなわち、グランドプリチャージ方式では、参照セル領域が余分に必要となるため、Vcc／2プリチャージ方式に対して面積が1.5％増えるといわれている。
【００２１】
第3の問題点として、グランドプリチャージ方式では、参照セルに参照データを書き込む必要があるという問題がある。
参照セルに参照データを書き込むための電圧はVcc／2プリチャージ方式に具備されている中間電位発生回路が出力する電圧とほぼ同じでよい。
しかし、参照セルに（Vcc／2）・Cdの電荷量を供給しなければならないため、Vcc／2プリチャージ方式で具備されている中間電位発生回路以上の電流供給能力が必要となる。
【００２２】
その他の従来技術として、特開2002-050181号公報（特許文献1）で示されたビット線キッカー回路が知られている。
メモリセルのアクセスに先立ってビット線BL、BLBはVcc／2に設定されている。
この後メモリセルをアクセスした場合、メモリセルが接続されている方だけのビット線の電位を持ち上げたのちセンスアンプを動作させている。
ビット線キッカー回路でメモリセルデータを読み出す場合、データ"0"の読み出しにおいては本来グランドレベルであるべきビット線電位も同様に持ち上がってしまいデータ"0"の読み出しが困難となる。
よって、正常に読み出しが行えない。
【課題を解決するための手段】
【００２３】
本発明の半導体記憶装置は、データを記憶する複数のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイのメモリセルを選択駆動するための複数本のワード線と、選択された前記メモリセルとの間でデータの授受をおこなう複数対のビット線と、ビット線対の電位をイコライズすることによって前記ビット線対を電源電位の約半分にプリチャージするプリチャージ回路と、前記各ビット線対にそれぞれ対応して設けられたセンスアンプと、前記センスアンプが前記ビット線対の電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段と、を備え、前記レベルシフト手段は、一方の電極が各ビット線に接続され、ビット線対ごとに二つで1対となるレベルシフト用キャパシタと、前記レベルシフト用キャパシタの他方の電極に共通に接続され、この他方の電極の共通ノードにシフト容量駆動信号を与えて所定タイミングで前記レベルシフト用キャパシタの蓄電量を変化させるタイミングジェネレータと、を備えることを特徴とする。
【００２４】
このような構成により、従来技術の課題であった素子数増加に伴う面積増大および消費電力の増大に対して、Vcc／2プリチャージを採用しながらも、読出し開始時のビット線対の電位をレベルシフトさせてセンスアンプのゲートバイアスを大きくするという工夫を行うことで解決した。
【図面の簡単な説明】
【００２５】
【図１】第1実施形態の構成を示す図。
【図２】第1実施形態において、プリチャージおよびデータの読み出しを実行するときのタイミングチャート。
【図３】第2実施形態の動作タイミングを示すタイミングチャート。
【図４】背景技術において、DRAMの概略的な構成を示すブロック図。
【図５】背景技術において、ビット線プリチャージ回路、参照セルおよびメモリセルの構成例を示す図である。
【図６】従来のVcc／2プリチャージ方式において、データの読み出しおよびプリチャージを行う1サイクルでビット線の電位変化を示すタイミングチャート。
【図７】グランドプリチャージ方式において、データの読み出しおよびプリチャージを行う１サイクルでビット線の電位変化を示すタイミングチャート。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施の形態について説明する。
（第1実施形態）
図1は、第1実施形態の構成を示す図である。
DRAMは、複数個のダイナミック型メモリセルをマトリクス状に集積配置したメモリセルアレイ700を備える。
なお、説明の都合上、図1には、メモリセルアレイのうち、一つのメモリセル2とその周辺部分を示している。
図1において、メモリセル2を選択駆動するための複数本のワード線と、メモリセル2とのデータの授受をおこなう複数対のビット線と、が互いに交差して行列状に配設されている。
ワード線とビット線対との各交点にメモリセルが配置されている。
なお、図1では、表示簡素化のため1組のビット線対のみを示している。
【００２７】
本実施形態のDRAMは、ビット線プリチャージ回路1と、メモリセル2と、センスアンプ3と、レベルシフタ4と、タイミングジェネレータ5と、を備える。
【００２８】
ビット線プリチャージ回路1は、NチャンネルMOSトランジスタ10、20、30を備える。
NチャンネルMOSトランジスタ10は、ゲートがプリチャージ活性信号φsに接続され、ソース（ドレイン）がビット線BLに接続され、ドレイン（ソース）がビット線BLBに接続されている。
NチャンネルMOSトランジスタ20、30のゲートはプリチャージ活性信号φsに接続されている。
NチャンネルMOSトランジスタ20、30のソース（ドレイン）は互いに直列で接続され、その接続点にはVcc／2が印加されている。
NチャンネルMOSトランジスタ20のドレイン（ソース）はビット線BLに接続されている。
NチャンネルMOSトランジスタ30のドレイン（ソース）はビット線BLBに接続されている。
ビット線プリチャージ回路1において、プリチャージ活性信号φsがおおよそVcc以上になると、NチャンネルMOSトランジスタ20、30はビット線BL、BLBの電位をイコライズするとともにVcc／2の電位を供給する。すなわち、ビット線対BL、BLBは、プリチャージ活性信号φsが入力されるとビット線プリチャージ回路1によっておおよそVcc／2にプリチャージされる。
【００２９】
メモリセル2は、NチャンネルMOSトランジスタ40と、データ記憶用セルキャパシタCsと、を備える。
NチャンネルMOSトランジスタ40のドレイン（ソース）は、ビット線ＢＬに接続されている。
なお、NチャンネルMOSトランジスタ40のドレイン（ソース）は、ビット線BLBに接続されていてもよい。
データ記憶用セルキャパシタCsの一方の電極は、NチャンネルMOSトランジスタ40のソース（ドレイン）に接続されており、対極はVcc／2電位に接続されている。
NチャンネルMOSトランジスタ40のゲートは、メモリセル選択信号WLに接続されている。
NチャンネルMOSトランジスタ40のゲートにメモリセル選択信号WLとしてVcc以上の電位が印加されると、NチャンネルMOSトランジスタ40がON状態になってデータ記憶用セルキャパシタCsの電荷が充放電される。
【００３０】
センスアンプ3は、クロスカップル接続された二つのインバータによって構成されている。
PチャンネルMOSトランジスタ50とNチャンネルMOSトランジスタ70とが一方のCMOSインバータを構成し、PチャンネルMOSトランジスタ60とNチャンネルMOSトランジスタ80とが他方のCMOSインバータを構成している。
二つのCMOSインバータはクロスカップル接続され、かつ、それぞれのゲートはビット線BL、BLBに接続されている。
PチャンネルMOSトランジスタ50とPチャンネルMOSトランジスタ60のソースは、センスアンプ活性化信号SAPに接続されている。
センスアンプ3は、センスアンプ活性化信号SAPとしてVcc以上の電圧が印加されると同時にセンスアンプ活性化信号SANとしてグランドの電圧が印加されることにより、ビット線対BL、BLBの差電位の増幅を開始する。
すると、ビット線BL、BLBの電位は、それぞれおおよそVcc、グランドまで増幅する。
【００３１】
レベルシフタ4は、二つで1対となるレベルシフト用キャパシタSFTC、SFTCを備えている。
レベルシフト用キャパシタSFTC、SFTCの一方の端子は、それぞれビット線BL、BLBに接続され、対極はシフト容量駆動信号SFTに接続されている。
【００３２】
タイミングジェネレータ5は、クロックCLKを入力とする遅延回路110と、遅延回路110の出力を入力とするインバータ90と、インバータ90の出力とクロックCLKとを入力とするAND回路100と、を備える。AND回路100の出力をシフト容量駆動信号SFTとする。
【００３３】
次に、レベルシフト用キャパシタSFTCの容量Cc、センスアンプ活性化信号SAPの電圧Vcc、および、レベルシフト用キャパシタSFTCの対極電圧Vcc2の値を組み合わせについて説明する。
センスアンプ活性化信号SAPの電圧をVcc、レベルシフト用キャパシタSFTCの対極電圧をVcc2、ビット線BL、BLBの寄生容量をCbl、レベルシフト用キャパシタSFTCの容量をCc、とする。
メモリセル2からデータを読み出す場合、プリチャージ動作完了後にレベルシフト用キャパシタSFTCの対極電圧をVcc2からグランド（GND）にする。
このとき、ビット線対BL、BLBの電位Vblは次式で示される。
【００３４】
Vbl＝｛0.5Vcc・Cbl−（Vcc2−0.5Vcc）・Cc｝／（Cbl＋Cc）
【００３５】
ここで、例えばVcc＝1.5V、Vcc2＝3Vとし、ビット線BL、BLBの寄生容量値Cblとレベルシフト用キャパシタSFTCの容量値Ccとの容量比をCc＝0.33×Cblとする。
すると、センスアンプ3に対するビット線BL、BLBのバイアスレベルがおおよそグランドレベルになる。
【００３６】
また、Vcc＝Vcc2＝1.5Vとしたときに、Cbl＝Ccとしても同様の結果が得られる。
【００３７】
次に、動作タイミングについて説明する。
図2は、プリチャージおよびデータの読み出しを実行するときのタイミングチャートである。
タイミングt0直後にφsが立ち上がると、ビット線プリチャージ回路1によってビット線BL，BLBはVcc／2にイコライズされる。
さらにタイミングジェネレータ5によってSFT側の接点にはグランドレベルからVcc2の値に変更される。
なお、レベルシフト用キャパシタSFTCのビット線BL，BLB側接点は、SFT接点が変化しても前のサイクルでセンスアンプ3によって増幅されたレベルに保たれる。
【００３８】
タイミングt1直後にはタイミングジェネレータ5によってSFTの接点はVcc2からグランドレベルになる。すると、キャパシタSFTCの容量Ccとビット線BL，BLBの寄生容量Cblとで電荷が再配分される。その結果、ビット線BL，BLBの接点はグランドレベルから少し上がったレベルになる。したがって、センスアンプ3に対するバイアスレベルもVcc／2からおよそグランドレベルまで下がる。
その後、ワード線WLが活性化され、メモリセル2の蓄積電荷がビット線BL、BLBに再配分される。すると、センスアンプのVtを上回る電位が供給される。
タイミングt2直後にセンスアンプ活性化信号SAPおよびSANが活性化し、ビット線BL、BLB間の差電位はセンスアンプ3によってタイミングt3直前までにVcc−GNDまで増幅される。
【００３９】
このように、センスアンプ3のゲート−ソース間電圧（ゲートバイアス）を大きくすることができる。
ハーフプリチャージ（Vcc／2）のバイアスよりも大きくできることはもちろん、上記に説明したようにグランドプリチャージと同じレベルにもでき、さらには、Vcc2等の大きさを変えることにより、ゲートバイアスをVcc以上にすることもできる。
したがって、本実施形態によれば、センスアンプは高速かつ確実に検知動作を行うことができる。
【００４０】
本実施形態における消費電力量について説明する。
上記ビット線の各々の容量の容量値をCblとしたときに電源電圧Vccから供給される電荷量は、(1)のタイミングではVcc・Cblになり、(2)のタイミングでは0になる。
ここで、シフト容量駆動信号SFTが"L"から"H"になったときに、キャパシタSFTCとビット線BL、BLBとの間で電荷が再度再配分されて一方のビット線BLはVccより上昇しようとするが、センスアンプによってクランプされるので結局Vccにとどまる。
【００４１】
また他方のビット線BLBも同様にグランドレベルより上昇しようとするが、センスアンプによってグランドレベルにクランプされる。その後に同じ容量の一対のビット線BL，BLBをショートしてチャージすれば、両方のビット線が自動的にVcc／2の電圧になる。したがって、プリチャージには電源電圧Vccから電荷供給は必要なく、(2)のタイミングでは電源電圧VCCからの電荷供給は0である。
【００４２】
このように、本実施形態のプリチャージ方式における1サイクルあたりの消費電荷量はVcc・Cbになる。よって、第一の問題であったグランドプリチャージ方式における1サイクルあたりの電荷量はVcc・Cbl＋（Vcc／2）・Ccではなく、Vcc・Cblに改善することができる。
【００４３】
また、本実施形態の検知動作には参照セルが不要になるので、シフトキャパシターは追加となるものの、第二の問題点であった参照セル領域が不要となる。
差し引き、従来のグランドプリチャージ方式と較べて面積オーバーヘッドを小さくできる。
本実施形態では、上記の例に挙げたように、レベルシフト用キャパシタSFTCの容量Cc、センスアンプ活性化信号SAPの電圧Vcc、および、レベルシフト用キャパシタSFTCの対極電圧Vcc2の値を組み合わせることができるため、面積を最小化する選択肢が多い。
Vcc／2プリチャージ方式とくらべてセンスアンプのバイアスレベルをセンスアンプ活性化信号SAPの電圧Vcc2またはシフトキャパシターCcの容量値に応じて任意に設定できるので設計が容易になる利点もある。
【００４４】
参照セルが必要な場合には参照セルに参照データを書き込む必要があったが（第三の問題点）、参照セルへの書き込みが不要となるので、中間電位発生回路の電流供給能力を上げる必要もない。
【００４５】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態に同様であるが、タイミングジェネレータの遅延回路による遅延時間を大きく設定した点に特徴を有する。
第2実施形態における遅延回路は、第1実施形態の遅延回路110よりも遅延時間を大きく設定している。すなわち、第1実施形態では、駆動信号SFTの活性時期は、メモリセル選択信号WLが動作する直前としていた。
これに対し、本第2実施形態では、駆動信号SFTの活性時期は、センスアンプが活性化する直前とする。
【００４６】
図3は、第2実施形態の動作タイミングを示すタイミングチャートである。
図3を参照して第2実施形態の動作を説明する。
タイミングt00直後にプリチャージ活性信号φsが立ち上がる。すると、ビット線プリチャージ回路1によってビット線BL，BLBはVcc／2にイコライズされる。
さらにタイミングジェネレータによってレベルシフト用キャパシタSFTCのSFT側接点はグランドレベルからVcc2の値に変更される。
なお、レベルシフト用キャパシタSFTCのビット線BL，BLB側接点はシフト容量駆動信号SFTが変化してもセンスアンプで増幅されたレベルが保たれる。
タイミングt11直後にはメモリセル選択信号WLが活性化されメモリセル2の蓄積電荷がビット線BL，BLBに再配分される。
タイミングt22までにメモリセル2の蓄積電荷の再配分が終了する。
【００４７】
その後、タイミングジェネレータによってSFTの接点はVcc2からグランドレベルなる。すると、キャパシタSFTCの容量Ccとビット線BL，BLBの寄生容量Cblとで電荷が再配分される。すなわち、第1実施形態と同様に、レベルシフト用キャパシタSFTCの容量Ccに応じてビット線BLの電位が下がる。
この状態でセンスアンプ活性化信号SAPおよびSANが活性化する。
センスアンプ活性化信号SAPが"L"から"H"になった時点ではセンスアンプのVtを十分上回る電位が供給されるためセンスアンプ3は高速に検知動作を開始する。
これにより、ビット線BL，BLB間の差電位がセンスアンプ3によってタイミングt33直前までにVcc−GNDまで増幅される。
【００４８】
このような第2実施形態によってもセンスアンプ3のゲート−ソース間電圧を大きくとれるため、センスアンプ3の検知動作を高速化、安定化することができる。そして、第2実施形態においても前記第1実施形態とレベルシフトのメカニズムは同様であるので、先にあげた第一、第二、第三の問題点は同様の理由によって解決できる。
また、シフト容量駆動信号SFTの動作タイミングは、前記第1実施形態におけるタイミングに限らず、本第2実施形態におけるタイミングでもよいため、タイミング制御の選択の自由度があり、設計が容易になる。
【００４９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
レベルシフト用キャパシタによってビット線対の電位を下げる場合を説明したが、逆に、レベルシフト用キャパシタによってビット線対の電位を上げることもできる。
たとえば、ビット線のプリチャージ後にシフト容量駆動信号SFTをグランドレベルからハイレベルにすると、ビット線対の電位が押し上げられる。
この場合、センスアンプは、Vccを基準としてセンスすれば、ゲートバイアスを大きくして、センスアンプの検知動作が高速化、安定化する。
【符号の説明】
【００５０】
1…ビット線プリチャージ回路、2…メモリセル、3…センスアンプ、4…レベルシフタ、5…タイミングジェネレータ、10、20、30、40、50、60、70、80…トランジスタ、90…インバータ、100…AND回路、110…遅延回路、200…センスアンプ、210、220、230…ビット線プリチャージ用トランジスタ、300…メインアンプ、400…I/Oバッファ、500…入力バッファ、600…デコーダ、700…メモリセルアレイ、Cd…参照電位記憶用キャパシタ、SAP、SAN…センスアンプ活性化信号、SFT…シフト容量駆動信号、SFT…駆動信号、SFTC…レベルシフト用キャパシタ、WL…メモリセル選択信号、Φs…プリチャージ活性信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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