(57)【要約】      （修正有）【課題】10Ｇｂ／ｓで50ｍＡ以上の大きな出力電流でも安定に動作することができる差動駆動回路を実現する。【解決手段】差動入力端子ＩＮＰ，ＩＮＮから入力する差動信号を増幅し、差動出力端子ＬＤＰ，ＬＤＮからレーザダイオードの駆動信号を出力する差動駆動回路において、差動入力端子ＩＮＰ，ＩＮＮにバッファ回路を接続し、その差動出力をエミッタフォロワ回路および終端回路を介してドライバ回路に接続し、ドライバ回路の差動出力を差動出力端子ＬＤＰ，ＬＤＮに接続する構成であり、エミッタフォロワ回路を駆動する電源電圧ＶCC２と終端回路を駆動する電源電圧ＶCC３について、ＶCC２＜ＶCC３となる関係に設定する構成である。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動入力端子ＩＮＰ，ＩＮＮから入力する差動信号を増幅し、差動出力端子ＬＤＰ，ＬＤＮからレーザダイオードの駆動信号を出力する差動駆動回路において、
前記差動入力端子ＩＮＰ，ＩＮＮにバッファ回路を接続し、その差動出力をエミッタフォロワ回路および終端回路を介してドライバ回路に接続し、ドライバ回路の差動出力を前記差動出力端子ＬＤＰ，ＬＤＮに接続する構成であり、
前記エミッタフォロワ回路を駆動する電源電圧ＶCC２と前記終端回路を駆動する電源電圧ＶCC３について、ＶCC２＜ＶCC３となる関係に設定する
ことを特徴とする差動駆動回路。
【請求項２】
請求項１に記載の差動駆動回路において、
前記エミッタフォロワ回路および前記終端回路に対して、共通の標準電源ＶCCからそれぞれ電圧調整素子を介して前記電源電圧ＶCC２および前記電源電圧ＶCC３を生成する構成であることを特徴とする差動駆動回路。
【請求項３】
請求項２に記載の差動駆動回路において、
前記電圧調整素子として、前記エミッタフォロワ回路に抵抗値Ｒ２の抵抗素子を用い、前記終端回路に抵抗値Ｒ３の抵抗素子を用いるときに、Ｒ２＞Ｒ３であることを特徴とする差動駆動回路。
【請求項４】
請求項１に記載の差動駆動回路において、
前記終端回路は、テブナン終端回路であることを特徴とする差動駆動回路。
【請求項５】
請求項１に記載の差動駆動回路において、
前記エミッタフォロワ回路の差動入力または差動出力の少なくとも一方に抵抗素子を接続した構成であることを特徴とする差動駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを用いた差動駆動回路に関する。特に、レーザダイオードの駆動に適する差動駆動回路に関する。
【背景技術】
【０００２】
図８は、光送信器に用いる従来の差動駆動回路の構成例を示す（特許文献１）。
図において、光送信器のレーザダイオード１００を駆動する差動駆動回路１０１は、差動トランジスタ回路を用いたバッファ回路であり、差動入力端子ＩＮＮ，ＩＮＰを差動トランジスタＱ１，Ｑ２の各ベースに接続し、差動トランジスタＱ１，Ｑ２の各エミッタに電流源を接続し、差動トランジスタＱ１，Ｑ２の各コレクタに負荷抵抗を介して電源電圧ＶCCを接続するとともに差動出力端子ＬＤＰ，ＬＤＮを接続する構成である。差動出力端子ＬＤＰ，ＬＤＮは、伝送線路１０２，１０３を介してレーザダイオード１００のアノードとカソードに接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０６０６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バッファ回路のみで構成される従来の差動駆動回路は、主に４インチ程度の小口径のウエハを用いるＧａＡｓプロセスで製作されるため高価であった。そこで、８インチ口径以上のウエハが使用できる安価なＳｉプロセスで差動駆動回路（バッファ回路）を実現する方法が検討されている。しかし、Ｓｉプロセスで製作された差動駆動回路（バッファ回路）は、寄生容量や寄生インダクタンスの影響により、10Ｇｂ／ｓで50ｍＡ以上の出力電流を実現することが困難であった。
【０００５】
ここで、差動駆動回路が50ｍＡ以上といった大きな出力電流を必要とする場合は、バッファ回路、エミッタフォロワ回路、ドライバ回路（第２のバッファ回路）を縦属に接続する構成がとられる。このとき、最終段のドライバ回路をエミッタフォロワ回路で駆動しなければならないが、エミッタフォロワ回路が不安定になり、エミッタフォロワ回路とドライバ回路を直結した差動駆動回路を実現することができなかった。
【０００６】
本発明は、10Ｇｂ／ｓで50ｍＡ以上の大きな出力電流でも安定に動作することができる差動駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、差動入力端子ＩＮＰ，ＩＮＮから入力する差動信号を増幅し、差動出力端子ＬＤＰ，ＬＤＮからレーザダイオードの駆動信号を出力する差動駆動回路において、差動入力端子ＩＮＰ，ＩＮＮにバッファ回路を接続し、その差動出力をエミッタフォロワ回路および終端回路を介してドライバ回路に接続し、ドライバ回路の差動出力を差動出力端子ＬＤＰ，ＬＤＮに接続する構成であり、エミッタフォロワ回路を駆動する電源電圧ＶCC２と終端回路を駆動する電源電圧ＶCC３について、ＶCC２＜ＶCC３となる関係に設定する構成である。
【０００８】
エミッタフォロワ回路および終端回路に対して、共通の標準電源ＶCCからそれぞれ電圧調整素子を介して電源電圧ＶCC２および電源電圧ＶCC３を生成する構成としてもよい。さらに、電圧調整素子として、エミッタフォロワ回路に抵抗値Ｒ２の抵抗素子を用い、終端回路に抵抗値Ｒ３の抵抗素子を用いるときに、Ｒ２＞Ｒ３としてもよい。
【０００９】
終端回路は、テブナン終端回路としてもよい。
エミッタフォロワ回路の差動入力または差動出力の少なくとも一方に抵抗素子を接続した構成としてもよい。
【発明の効果】
【００１０】
本発明は、エミッタフォロワ回路を駆動する電源電圧ＶCC２と、終端回路を駆動する電源電圧ＶCC３との間に、ＶCC２＜ＶCC３となる関係に設定してエミッタフォロワ回路を駆動することにより、エミッタフォロワ回路の動作を安定させることができる。これにより、Ｓｉプロセスで製作される差動駆動回路を10Ｇｂ／ｓで50ｍＡ以上の大きな出力電流でも安定に動作させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の差動駆動回路の実施例１の構成例を示す図である。
【図２】実施例１における電源電圧ＶCC２，ＶCC３に応じた出力電流波形の実験結果を示す図である。
【図３】実施例１の差動駆動回路の各回路例を示す図である。
【図４】本発明の差動駆動回路の実施例２の構成例を示す図である。
【図５】本発明の差動駆動回路の実施例３の構成例を示す図である。
【図６】実施例３における１Ｇbps の発振抑圧効果を確認する実験結果を示す図である。
【図７】光送信器に用いる従来の差動駆動回路の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００１２】
図１は、本発明の差動駆動回路の実施例１の構成例を示す。
図１において、実施例１の差動駆動回路は、差動入力端子ＩＮＰ，ＩＮＮと差動出力端子ＬＤＰ，ＬＤＮとの間にバッファ回路１１、エミッタフォロワ（以下「ＥＦ」という）回路１２、終端回路１３、ドライバ回路１４を縦属に接続した構成である。
【００１３】
すなわち、差動駆動回路の差動入力端子ＩＮＰ，ＩＮＮは、バッファ回路１１の差動入力端子に接続される。バッファ回路１１の差動出力端子は、ＥＦ回路１２の差動入力端子に接続される。ＥＦ回路１２の差動出力端子は、終端回路１３の差動入力端子に接続される。終端回路１３の差動出力端子は、ドライバ回路１４の差動入力端子に接続される。ドライバ回路１４の差動出力端子は、差動駆動回路の差動出力端子ＬＤＰ，ＬＤＮに接続される。差動出力端子ＬＤＰ，ＬＤＮには、図示しない伝送線路を介してレーザダイオードのアノードとカソードが接続される。
【００１４】
バッファ回路１１，ＥＦ回路１２，終端回路１３，ドライバ回路１４をそれぞれ駆動する電源電圧はＶCC１，ＶCC２，ＶCC３，ＶCC４であり、そのうちの電源電圧ＶCC２，ＶCC３については、ＶCC２＜ＶCC３に設定される。
【００１５】
図３は、実施例１の差動駆動回路の各回路例を示す。ここではバイポーラトランジスタを用いた回路例を示すが、ＣＭＯＳトランジスタでも同様に構成することができる。
図３において、バッファ回路１１は、差動トランジスタＱ１，Ｑ２の各エミッタに電流源を接続し、差動トランジスタＱ１，Ｑ２の各コレクタに負荷抵抗Ｒ11，Ｒ12を介して電源電圧ＶCC１を接続した構成であり、差動トランジスタＱ１，Ｑ２の各ベースに差動入力端子ＩＮＰ，ＩＮＮを接続し、各コレクタを差動出力端子とする。ＥＦ回路１２は、トランジスタＱ３，Ｑ４の共通コレクタに電源電圧ＶCC２を接続した構成であり、トランジスタＱ３，Ｑ４の各ベースにバッファ回路１１の差動出力端子を接続し、各エミッタを差動出力端子とする。終端回路１３は、電源電圧ＶCC３と接地端子との間に、抵抗Ｒ31，Ｒ32の直列回路と、抵抗Ｒ33，Ｒ34の直列回路を並列接続したテブナン終端回路であり、抵抗Ｒ31，Ｒ32の接続点および抵抗Ｒ33，Ｒ34の接続点にＥＦ回路１２の差動出力端子を接続し、かつ終端回路１３の差動出力端子とする。ドライバ回路１４は、差動トランジスタＱ５，Ｑ６の各エミッタに電流源を接続し、差動トランジスタＱ５，Ｑ６の各コレクタに負荷抵抗Ｒ41，Ｒ42を介して電源電圧ＶCC４を接続した構成であり、差動トランジスタＱ５，Ｑ６の各ベースに終端回路１３の差動出力端子を接続し、各コレクタを差動出力端子ＬＤＰ，ＬＤＮに接続する。
【００１６】
ここで、バッファ回路１１およびドライバ回路１４は、ともに図３に示すように差動駆動回路で構成されるが、バッファ回路１１に対してドライバ回路１４の駆動能力が大きくなっている。ＥＦ回路１２は、バッファ回路１１の駆動能力をアップする機能を有する。
【００１７】
終端回路１３としてテブナン終端回路を用い、特にＥＦ回路１２の出力の寄生インダクタンスを終端することにより、寄生インダクタンスによる波形暴れを抑圧することができる。
【００１８】
図２は、実施例１における電源電圧ＶCC２，ＶCC３に応じた出力電流波形の実験結果を示す。図２(1) はＶCC２＜ＶCC３、ＶCC２＝ 3.0Ｖ、ＶCC３＝ 3.6Ｖの場合で出力電流75ｍＡの場合の差動出力電流波形を示す。図２(2) はＶCC２＝ＶCC３で、ＶCC２＝ＶCC３＝ 3.3Ｖの場合で出力電流85ｍＡの場合の差動出力電流波形を示す。ここに示すように、ＶCC２＜ＶCC３に設定することにより、ＥＦ回路１２の不安定性が抑圧され、10Ｇｂ／ｓで50ｍＡ以上の大出力電流でも安定に動作する差動駆動回路が実現できることがわかる。
【実施例２】
【００１９】
図４は、本発明の差動駆動回路の実施例２の構成例を示す。
図４(1),(2),(3) において、実施例２の差動駆動回路は、差動入力端子ＩＮＰ，ＩＮＮと差動出力端子ＬＤＰ，ＬＤＮとの間にバッファ回路１１，ＥＦ回路１２，終端回路１３，ドライバ回路１４を縦属に接続した構成は実施例１と同様である。
【００２０】
図４(1) の構成例は、バッファ回路１１，ＥＦ回路１２，終端回路１３を駆動する電源電圧ＶCC１，ＶCC２，ＶCC３を、共通の標準電源ＶCCから電圧調整素子（例えば抵抗）を用いて生成することを特徴とする。すなわち、標準電源ＶCCと電源電圧ＶCC１，ＶCC２，ＶCC３の各端子との間に、抵抗Ｒ１，Ｒ２，Ｒ３をそれぞれ接続する。ここでは、ＶCC２＜ＶCC３とするためにＲ２＞Ｒ３とする。なお、電源電圧ＶCC１，ＶCC２，ＶCC３の各端子と標準電源ＶCCまたは接地電位ＧＮＤとの間に容量を挿入すれば、さらに安定化することができる。
【００２１】
図４(2) の構成例は、標準電源ＶCCＡ，ＶCCＢを備え、標準電源ＶCCＡと電源電圧ＶCC１，ＶCC２の各端子との間に抵抗Ｒ１，Ｒ２をそれぞれ接続し、標準電源ＶCCＢと電源電圧ＶCC３の端子との間に抵抗Ｒ３を接続する。本構成は、電源電圧ＶCC３が標準電源ＶCCＡより高い電圧を要求される場合に用いられる。なお、電源電圧ＶCC１，ＶCC２の各端子と標準電源ＶCCＡまたは接地電位ＧＮＤとの間、さらに電源電圧ＶCC３の端子と標準電源ＶCCＢまたは接地電位ＧＮＤとの間に容量を挿入すれば、さらに安定化することができる。
【００２２】
図４(3) の構成例は、さらに標準電源ＶCCＣを備え、標準電源ＶCCＣと電源電圧ＶCC４の端子との間に抵抗Ｒ４を接続する。なお、電源電圧ＶCC４の端子と標準電源ＶCCＣまたは接地電位ＧＮＤとの間に容量を挿入すれば、さらに安定化することができる。
【００２３】
なお、図４(1),(2),(3) の構成において、抵抗Ｒ３を短絡してもよい。
また、実施例２の構成において、電源条件によっては、抵抗の代わりにダイオードや安定化電源を電圧調整素子として用いてもよい。
【実施例３】
【００２４】
図５は、本発明の差動駆動回路の実施例３の構成例を示す。ここでは、実施例１，２におけるＥＦ回路１２のみを示す。
図５において、ＥＦ回路１２の差動入力端子または差動出力端子の少なくとも一方に、発振抑制の抵抗Ｒ１Ｐ，Ｒ１Ｎまたは抵抗Ｒ２Ｐ，Ｒ２Ｎを接続する。この発振抑圧効果は、図６に示す１Ｇbps の発振抑圧効果を確認する実験によって確認できた。
【００２５】
図６(1) は、ＥＦ回路１２の出力側に抵抗Ｒ２Ｐ，Ｒ２Ｎを接続した１Ｇbps の発振抑圧効果の実験結果を示す。ＥＦ回路１２の入力側に抵抗Ｒ１Ｐ，Ｒ１Ｎを接続した場合、あるいは入力側および出力側の双方に抵抗を接続した場合も同様の結果が得られた。
【００２６】
図６(2) は、ＥＦ回路１２の入力側および出力側の双方に抵抗を接続しない場合の１Ｇbps の発振抑圧効果の実験結果を示す。ここでは、図６(1) の波形に比べてアンダーシュートが大きい。すなわち、ＥＦ回路１２の差動入力端子または差動出力端子の少なくとも一方に抵抗を接続することにより発振抑圧効果が得られることがわかる。
【符号の説明】
【００２７】
１１  バッファ回路
１２  ＥＦ回路（エミッタフォロワ回路）
１３  終端回路
１４  ドライバ回路
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６  トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４  抵抗
Ｒ11，Ｒ12  抵抗
Ｒ31，Ｒ32，Ｒ33，Ｒ34  抵抗
Ｒ41，Ｒ42  抵抗
Ｒ１Ｐ，Ｒ１Ｎ，Ｒ２Ｐ，Ｒ２Ｎ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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