(57)【要約】【課題】電子放出素子を備えたマルチ電子源において、低抵抗の素子を検出し、修復する工程を、正確に且つ簡易に行う。【解決手段】検出用電圧を印加し、素子のリーク電流を測定し、該リーク電流値にもとづいて素子の抵抗値を算出し、規定の抵抗値以下の素子について、修復用電圧を印加して素子の高抵抗化を図る工程を、素子毎に点順次で行う。【選択図】図３
2010232144.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と第２の配線の交差部に位置し、該第１の配線及び第２の配線に接続された電子放出素子と、
を有するマルチ電子源の製造方法であって、
前記第１の配線と第２の配線と電子放出素子を作製した後に、該電子放出素子に第１の配線及び第２の配線を介して検出用電圧を印加して該電子放出素子に流れる電流値を検出する検出工程と、
前記検出工程において検出された電流値に基づいて、設定値よりも低抵抗の電子放出素子を選択し、該素子に第１の配線及び第２の配線を介して前記検出用電圧より大きい修復用電圧を印加する修復工程と、
を有し、
前記検出工程の直後或いは一定のインターバルを置いた後に引き続いて修復工程を行うことを特徴とするマルチ電子源の製造方法。
【請求項２】
前記検出工程において検出された電流値に基づいて、設定値よりも低抵抗の電子放出素子に印加する修復用電圧の波形を決定する請求項１に記載の電子源の製造方法。
【請求項３】
前記修復用電圧の波形がランプ波形又は階段状波形である請求項１又は２に記載のマルチ電子源の製造方法。
【請求項４】
前記修復工程において、一定の前記修復用電圧を印加し、該修復用電圧の印加と同時に電子放出素子に流れる電流値を測定し、該電流値に基づいて修復用電圧の印加を終了する請求項１又は２に記載のマルチ電子源の製造方法。
【請求項５】
前記検出工程と修復工程とを電子放出素子毎に順次行う請求項１乃至４のいずれかに記載のマルチ電子源の製造方法。
【請求項６】
前記第１の配線或いは第２の配線のいずれかにおいて、同じ配線に接続された電子放出素子に連続して検出工程を行い、該検出工程で検出された電流値に基づいて当該配線に接続された電子放出素子を複数のグループにグループ化し、引き続き、グループ毎に、該グループに含まれる電子放出素子に同じ波形の修復用電圧を印加する請求項１乃至４のいずれかに記載のマルチ電子源の製造方法。
【請求項７】
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と第２の配線の交差部に位置し、該第１の配線及び第２の配線に接続された電子放出素子と、
を有するマルチ電子源の製造装置であって、
前記第１の配線と第２の配線と電子放出素子を作製した後に、該電子放出素子に第１の配線及び第２の配線を介して任意の波形の電圧を印加するための波形データ制御手段と、
印加された波形によって電子放出素子に流れる電流値を検出する電流値検出手段と、
電流値検出手段によって検出された電流値データを保存するメモリ手段と、
前記電流値データのメモリ手段への保存に引き続き、該電流値データに基づいて電子放出素子に印加する電圧の波形を制御する手段と、
を備えたことを特徴とするマルチ電子源の製造装置。
【請求項８】
請求項１乃至６のいずれか１項に記載のマルチ電子源の製造方法を使用して、電子放出素子の検出及び修復を行う工程を有することを特徴とする画像表示装置の製造方法。
【請求項９】
請求項７に記載のマルチ電子源の製造装置を使用して、電子放出素子の検出及び修復を行う工程を有することを特徴とする画像表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電子放出素子がマトリクス状に配置されたマルチ電子源において、低抵抗の電子放出素子を検出して高抵抗化する修復工程を備えた製造方法及び該製造方法に用いる製造装置、及びこれらを用いた画像表示装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、例えば表面伝導放型電子放出素子や、電界放出型素子（以下ＦＥ型と記す）、金属／絶縁層／金属型放出素子（以下ＭＩＭと記す）などが知られている。これら電子放出素子を複数個マトリクス状に配列し、マトリクス配線を接続してマルチ電子源を構成し、該電子放出素子から放出された電子によって発光する発光層を電子源に対向して配置することで、画像表示装置が構成される。
【０００３】
このような画像表示装置においては、その表示性能を高めるために電子源として電子放出素子の特性の均一化が求められる。また、高画素になればなるほど、その歩留まりを向上するための工夫が求められる。特に、歩留まりを向上するためには、製造工程の最終工程として欠陥個所を修復するための修復工程が必要となる。修復工程では、電子源の各電子放出素子のリーク電流を測定することで素子抵抗を算出し、ショート（低抵抗状態）又はオープン（高抵抗状態）のいずれかを判定する。次いで、低抵抗の素子の修復を行い、再度ショート又はオープンのチェック（ＯＳ検査）を行い、必要に応じて再度修復を行う。
【０００４】
従来の修復方法としては、通電処理のよる修復方法と、レーザ照射による修復方法が行われてきた。通電処理による修復方法は、修復すべき素子が接続された行配線にＶｙ，列配線にＶｘの電圧が印加される。Ｖｘはプラス電圧、Ｖｙはマイナス電圧が印加されるため、修復すべき素子には実効的に｜Ｖｘ｜＋｜Ｖｙ｜（ここで、｜  ｜は囲まれた数値の絶対値を示す）の電圧が印加される。係る電圧印加は配線毎に順次行われる。従って、実際の画像表示パネルにおいては、例えば近年の１０８０×５７６０に対応した６００万画素以上の場合、全素子の修復が終了するまでに５７６０回Ｖｙが印加されることになる。
【０００５】
この様な修復方法においては、印加電圧Ｖｙが実効電圧｜Ｖｙ｜＋｜Ｖｘ｜よりも実質的に低い電圧であるにせよ、パネルの工程途中における過度な電圧の印加により、電子放出素子の特性に不安定な因子を与えることが懸念される。例えば図１３に示す表面伝導型電子放出素子は、Ｈ型の導電性膜３４に高抵抗の電子放出部３５を設けた形態であるが、電子放出部３５において、不要カーボン膜の再付着等により素子のリーク電流の増加などが起こる。実際に表面伝導型電子放出素子においては、素子の抵抗値そのものが印加電圧の回数に依存して低抵抗側に変化することが確認されている。素子の特性を安定化させるためには、一般的にパネル形成後にエージング工程の処理を施すことが行われている。エージング工程は、パネルを封着後に実駆動と同じ駆動をすることで、電子源や配線材及び発光層側の部材からの放出ガスをゲッタ材による吸着で脱ガスさせたり、不要膜の除去することにより、素子を安定化する工程である。
【０００６】
一方、エージング前に、パネル全面通電による素子の検査を実施した直後の状態では、不要物を吸着するゲッタが配置されておらず、不要物（例えばカーボン膜）の再付着の影響により素子特性が変動する恐れがある。それにより、検査後の修復工程で正確な通電による修復が行われない可能性も出てくる。
【０００７】
レーザ照射による修復方法としては、例えば特許文献１に開示されているスピントタイプの電子放出素子に異物が付着した場合の修復方法が挙げられる。係る修復方法においては、異物の接触検査において、低抵抗部の検出が行われショート状態が検出される。次に修復工程において、レーザ照射によって導電性異物を除去する。
【０００８】
一般的にレーザ照射による修復では、レーザ装置もしくは、基板を設置するステージをＸ，Ｙの任意の位置に移動させるＸ，Ｙ駆動系が必要とされる。駆動系は、ＯＳ検査機で検知されたショート個所のデータをもとにして、修復位置のアドレッシング駆動を行う。従って、レーザ照射による修復装置として、ＯＳ検査装置とは別の装置として設置されるのが一般的である。この様にＯＳ検査装置と修復装置とが別々の装置として、生産インライン等に配置された場合には、全体の検査タクトが低下しまう懸念がある。例えば、基板のロード、アンロードや設置（位置決め）を含めた時間がＯＳ検査機と修復検査機とで別々に時間がかかるためである。また、ＯＳ検査機で検査された修復位置でのデータの送受信も発生し、データ転送の信頼性と高速性が要求されるためでもある。又、装置そのものが複数台になり検査コストも嵩むことが上げられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１００２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、電子放出素子を備えたマルチ電子源において、低抵抗の素子を検出し、修復する工程を、正確に且つ簡易に行い、表示品質の高い画像表示装置を構成しうる電子源を高歩留まりで提供しうる製造方法及び製造装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１は、第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と第２の配線の交差部に位置し、該第１の配線及び第２の配線に接続された電子放出素子と、
を有するマルチ電子源の製造方法であって、
前記第１の配線と第２の配線と電子放出素子を作製した後に、該電子放出素子に第１の配線及び第２の配線を介して検出用電圧を印加して該電子放出素子に流れる電流値を検出する検出工程と、
前記検出工程において検出された電流値に基づいて、設定値よりも低抵抗の電子放出素子を選択し、該素子に第１の配線及び第２の配線を介して前記検出用電圧より大きい修復用電圧を印加する修復工程と、
を有し、
前記検出工程の直後或いは一定のインターバルを置いた後に引き続いて修復工程を行うことを特徴とするマルチ電子源の製造方法である。
【００１２】
本発明の第２は、第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と第２の配線の交差部に位置し、該第１の配線及び第２の配線に接続された電子放出素子と、
を有するマルチ電子源の製造装置であって、
前記第１の配線と第２の配線と電子放出素子を作製した後に、該電子放出素子に第１の配線及び第２の配線を介して任意の波形の電圧を印加するための波形データ制御手段と、
印加された波形によって電子放出素子に流れる電流値を検出する電流値検出手段と、
電流値検出手段によって検出された電流値データを保存するメモリ手段と、
前記電流値データのメモリ手段への保存に引き続き、該電流値データに基づいて、電子放出素子に印加する電圧の波形を制御する手段と、
を備えたことを特徴とするマルチ電子源の製造装置である。
【００１３】
更に本発明の第３、第４は、前記本発明のマルチ電子源の製造方法或いはマルチ電子源の製造装置を使用して、電子放出素子の検出及び修復を行う工程を有することを特徴とする画像表示装置の製造方法である。
【発明の効果】
【００１４】
本発明においては、電子放出素子のリーク電流を測定し、修復の可否を判定する工程と、修復が必要な素子に素子抵抗値に応じた波形の修復用電圧を印加する工程を連続して行うことで、素子特性を不安定にすることなく信頼性の高い修復を行うことが可能となる。また、全体の検出、修復タクトも従来の修復工程と比較して短縮化が図られ、コストの低減につながる。よって、本発明によれば、修復後の電子源において、素子の特性の均一化が図られ、信頼性の高い画像表示装置の構成が可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る検出工程及び修復工程を行うための駆動回路のブロック図である。
【図２】本発明で製造されるマルチ電子源の構成を模式的に示す図である。
【図３】本発明に係る基本的な駆動タイミング図である。
【図４】実施例１における検出工程及び修復工程の駆動タイミング図である。
【図５】実施例１において検出用電圧と修復用電圧の間にインターバル期間を設けた駆動タイミング図である。
【図６】実施例１における検出工程及び修復工程のフローチャートである。
【図７】実施例２における検出工程及び修復工程の駆動タイミング図である。
【図８】実施例２における検出工程及び修復工程のフローチャートである。
【図９】実施例３における検出工程及び修復工程の駆動タイミング図である。
【図１０】実施例４における検出工程及び修復工程の駆動タイミング図である。
【図１１】実施例４における検出工程及び修復工程のフローチャートである。
【図１２】本発明による画像表示装置の一例の斜視図である。
【図１３】本発明に係る電子源に用いられる素子の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の製造方法及び製造装置について、実施形態を挙げて詳細に説明する。
【００１７】
本発明の製造方法は、第１の配線と、該第１の配線と交差する第２の配線と、該第１の配線と第２の配線の交差部に位置し、該第１の配線及び第２の配線に接続された電子放出素子とを有するマルチ電子源に適用されるものである。通常、第１の配線及び第２の配線は一方が走査配線、他方が信号配線、或いは、一方が行配線、他方が列配線と呼ばれる。
【００１８】
本発明の特徴は、上記第１及び第２の配線と電子放出素子を作製した後に、修復すべき低抵抗の電子放出素子を検出する検出工程と、検出された低抵抗の電子放出素子を高抵抗化する修復工程とを有することにある。
【００１９】
本発明において、上記修復工程は検出工程の直後或いは一定のインターバルを置いて引き続き行われることが重要である。具体的には、電子放出素子毎に検出工程と修復工程とを順次行う形態と、配線毎に電子放出素子毎に検出工程を行った後、該素子をグループ化してまとめて修復工程を行う形態とに分けられる。即ち、前者においては、１の電子放出素子に検出工程を行い、必要に応じて修復工程を行った後、次の電子放出素子において同様に検出工程と必要に応じて修復工程を行う操作を電子放出素子毎に繰り返す形態である。後者においては、第１の配線又は第２の配線毎に、１本の配線に接続された電子放出素子の検出工程を行った後に、該配線に接続された電子放出素子を複数のグループに分割し、グループ毎に修復工程を行う。
【００２０】
（第１の実施形態）
先ず、電子放出素子毎に検出工程と修復工程とを順次行う形態について説明する。
【００２１】
図１は、電子源に本発明に係る検出工程と修復工程を施すための本発明の製造装置の駆動回路のブロック図である。図１において、１１は複数の電子放出素子をマトリクス状に配置したマルチ電子源を備えたパネルで、ガラス基板上に印刷、パターンニング等によりマトリクス配線が構成され、その交差部に電子放出素子が形成されている。
【００２２】
パネル１１の列配線Ｄｘ１乃至Ｄｘｍには、列配線側ＳＷ（スイッチ）回路１２が接続されている。ＳＷ回路１２は、信号配線とＧＮＤとを切り替える構成となっており、非駆動ラインに対してはＧＮＤ又は０Ｖ側に、駆動ラインに対しては信号配線側に接続される。又、これらのＳＷ回路１２をコントロールするための制御はＳＷ制御回路１８からの列配線側ＳＷ信号により、このＳＷ信号によって選択ラインの制御が行われる。
【００２３】
一方、素子に印加される電圧は、列配線側のドライバ１３により出力されている。ドライバ１３は、ＳＷ回路１２内のＤｘ１乃至Ｄｘｍまでの共通ラインに接続されている。ドライバ１３から出力される波形は、メイン制御回路１９内にある波形データ制御回路（波形データ制御手段）２２より列配線側の波形データとして出力されている。本例ではドライバ１３内にＤＡコンバータをもつ事から、波形データはデジタルデータとして転送されている。
【００２４】
次に、選択された列配線に流れ込む電流検出回路（電流値検出手段）１４が設けられており、検出方法としてはドライバ１３に流れる電流値をシャント抵抗値で電圧変化し、その電圧の変化を電流値として検出している。検出回路１４においても、ＡＤコンバータを持つことから、デジタルデータに変換した電流値のデータを列電流データとして、メイン制御回路１９内にある電流検出メモリ回路（メモリ手段）２１に選択順序ごともしくは、Ｄｘ１乃至Ｄｘｍの順序に応じて保存される。
【００２５】
次に、行配線側について説明する。基本的な機能は列配線側と同様であり、パネル１１の行配線Ｄｙ１乃至Ｄｙｎには、行配線側ＳＷ回路１５が接続されている。行配線側ＳＷ回路１５におけるＳＷの構成においては、列配線側ＳＷ回路１２と同様なものとなっている。又、これらのＳＷ回路１５をコントロールするための制御においても、列配線側と同様にＳＷ制御信号回路１８からの、行配線側ＳＷ信号によって選択ラインの制御が行われている。
【００２６】
行配線側の印加電圧は、行配線側のドライバ１６により出力されている。ドライバ１６も、ＳＷ回路１５内のＤｙ１乃至Ｄｙｎまでの共通ラインに接続されており、ドライバ１６から出力される電圧の波形データは、列配線側と同様にメイン制御回路１９内の波形データ制御回路２２より出力される。又、ドライバ１６内においてもＤＡコンバータを持ちデジタル信号として波形データを取り込んでいる。
【００２７】
行配線側電流検出回路１７においても同様で、列配線側と同じ手法を用いて電流値検出を行い、内蔵するＡＤコンバータにより、デジタルデータに変換した後、行配線側の電流値として、列配線側と同様な手順により電流検出メモリ回路２１に保存される。
【００２８】
電流検出メモリ回路２１は、上記の手順によって列配線側と行配線側のそれぞれのメモリを用意した構成となっており、最大でパネル１１のＤｘ×Ｄｙ分のメモリ容量を持っている。
【００２９】
メイン制御回路１９とＳＷ制御回路１８，行配線側ドライバ１３等の外部回路とのデータの受渡しにおいては、実際は、ＩＮ／ＯＵＴインターフェース（ＩＦ）回路２３（以下、ＩＦ回路と記す）を通して行われている。ＩＦ回路２３は外部制御系との電気的な信号のマッチングとデータの速度に応じて、最適な回路に対応している。例えば、ＳＷ制御信号など比較的低速なＩＯ信号系においては、絶縁型の回路を用いて信号を生成することで信号レベルを安定化させており、波形データや電流データなどの高速な通信系の場合にはＬＶＤＳレベルの差動型のシリアル通信系によって構成されている。
【００３０】
ＣＰＵ２０は、上記の駆動の全系制御を行うためのものであり、電流値の読み込みや、波形データの指令、ＳＷ回路への制御信号の指令を行っている。また、メイン制御回路１９内では、ＣＰＵ２０からのアクセスは任意のバスを介してその制御が行われている。
【００３１】
図２は、ｎ×ｍのマトリクス配線で構成されたマルチ電子源を模式的に示す図である。図中、Ｄｘ１乃至Ｄｘｍは信号配線（列配線）、Ｄｙ１乃至Ｄｙｎは走査配線（行配線）であり、それぞれの交点に電子放出素子２５が配置され、各配線に接続されている。電子放出素子２５としては、例えば、表面伝導放型電子放出素子や、ＦＥ型、ＭＩＭが用いられる。例えば、図１３における表面伝導放型電子放出素子の場合、高抵抗の電子放出部３５に不要な膜もしくは異物等が付着した場合、素子抵抗が低抵抗化し、駆動電圧を印加してもリーク電流の増加により良好な電子放出が期待できない。本発明では、このような低抵抗の素子を検出工程で検出し、係る不要部分を除去して高抵抗化するための修復工程を行う。
【００３２】
図３は、図２の電子源において電子放出素子毎に駆動する形態を説明するための駆動タイミング図である。素子への印加方法としては、信号配線側の列配線Ｄｘ１にＶｘの電圧（通常プラス電位）を印加し、走査配線側の行配線Ｄｙ１にＶｙの電圧（通常マイナス電位）を印加する。印加された電位の交点の電子放出素子（Ｘ１、Ｙ１）には、｜Ｖｙ｜＋｜Ｖｘ｜の電位が印加される。又選択されていない走査配線及び信号配線の電位はＧＮＤもしくは０Ｖとなっている。
【００３３】
本発明の第１の実施形態は、低抵抗の素子の検出工程と修復工程を電子放出素子毎に順次行う。
【００３４】
係る工程の駆動タイミングを図４を用いて説明する。
【００３５】
先ず、Ｘ１，Ｙ１の素子に印加されるＤｘ１の波形としては、低抵抗の素子を検出するための検出用電圧を印加した後に連続して修復用電圧が印加される連続波形となっている。即ち、検出用電圧印加によって素子部のリーク電流の測定を行い、素子の抵抗状態を測定し、規定の抵抗値よりも低抵抗の素子には修復用電圧を印加して高抵抗化する。
【００３６】
検出用電圧の波形（波高値ＶＬと波形長ＰＬ）について説明する。本例において、走査配線側のＤｙについては、検出工程及び修復工程のいずれにおいても、パネルの実駆動電圧（実際に画像表示を行う駆動電圧）Ｖｄの１／２を固定値とする。そして、検出用電圧の波高値としては、実駆動の１／２以下とする。実際の表面伝導型電子放出素子を用いた画像表示装置においては、Ｖｄはおよそ２６Ｖであるから、Ｖｙ＝１３Ｖ、ＶＬ＝６Ｖであり、素子自体に印加される電圧は１９Ｖ（（１／２）Ｖｄ＋６Ｖ）が検出用としてかかる事になる。検出用電圧の波高値ＶＬは、素子放電が起きない電圧及びリーク電流を測定可能な値が選択される事が望ましい。又、検出用の波形長ＰＬについては、特に規定はないものの、検出タクトと電流検出の精度安定性を考慮して、上記装置において、１００μｓｅｃ程度である。
【００３７】
次に、検出用電圧印加によって測定された素子のリーク電流の判定値について説明する。修復用電圧を印加する閾値条件として、素子抵抗がどの程度高抵抗状態にあるかが問題となる。特に、抵抗値に応じて素子の電子放出部の状態が異なる場合が多く、完全に異物等によるショート状態なのか、それとも電子放出部材等の付着による低抵抗状態なのかで、修復用電圧の波高値Ｖｒと波形長Ｐｒの最適値を決定する必要がある。
【００３８】
本例では、低抵抗な素子ほど波高値Ｖｒをやや低めに設定し、パルス長Ｐｒを長めに印加して、素子の放電等を抑制する。一方、やや高抵抗膜に近い素子（素子抵抗値が数ｋΩ近辺）では、リーク個所がごくわずかであることが想定されることから、Ｖｒを高めに設定して、Ｐｒを短くし短時間で修復を行う。
【００３９】
尚、ここでのＶｒ値は、列配線側に印加される値を示しているもので、実際の素子には、｜Ｖｒ｜＋｜Ｖｙ｜の修復用電圧が印加されることになる（Ｖｙは（１／２）Ｖｄで固定とする）。また波形長Ｐｒについては、数十μｓｅｃ乃至数ｍｓｅｃの間で決定を行い、十分高抵抗化されうる波形長を印加することとする。
【００４０】
本例における修復方法として、検出用電圧を印加して測定された素子のリーク抵抗値に応じて、Ｖｒ１、Ｐｒ１の波形、Ｖｒ２、Ｐｒ２の波形、Ｖｒ３、Ｐｒ３の波形のいずれかを選択する。例えば、前記Ｖｄ＝２６Ｖの場合、素子のリーク抵抗値が数十Ω以下の場合には、（Ｘ１，Ｙ１）の素子のようにＶｒ１＝１４Ｖ（Ｖｄ＋１Ｖ）、Ｐｒ１＝１ｍｓｅｃの波形を印加する。同様に、素子の抵抗値が数ｋΩ以下の場合には、（Ｘ２、Ｙ１）のようにＶｒ２＝１５Ｖ（Ｖｄ＋２Ｖ）、Ｐｒ２＝０．５ｍｓｅｃ、リーク抵抗値が数ｋΩ以上の場合には、（Ｘ４、Ｙ１）のようにＶｒ３＝１６Ｖ（Ｖｄ＋３Ｖ）、Ｐｒ３＝０．０５ｍｓｅｃとする。尚、リーク抵抗値が数十ｋΩ以上の場合には、充分高抵抗膜であると判断し、（Ｘ３、Ｙ１）のように修復用電圧印加は行わない。
【００４１】
これら、実駆動電圧Ｖｄ（＝２６Ｖ）より若干高めの修復用電圧を印加することで、素子放電なく電子放出素子の高抵抗化処理が確実に行われる。
【００４２】
尚、本例においては、図５に示すように、検出用電圧の印加後にＰｉなる一定のインターバル期間を設けた後、修復用電圧を印加することも可能である。インターバル期間としては、具体的には数ｍｓｅｃ乃至数十ｍｓｅｃ程度が好ましい。図１のメイン制御回路１９内の処理で、例えばデータの処理内容の増加等があった場合など、適宜Ｐｉなるインターバル期間を入れて処理速度が間にあうよう修復工程を行ってもよい。
【００４３】
次に、素子の検出工程から修復工程におけるフローチャートを図６に示す。Ｓ６１のステップで、図１のＣＰＵ２０より波形データ制御回路２２とＳＷ制御回路１８により任意の素子の選択と検出用電圧の印加を行う。Ｓ６２のステップで選択された素子のリーク電流測定を実施し、電流値データを図１の電流検出メモリ２１へ順次保存する。Ｓ６３のステップでＣＰＵ２０は、検出されたリーク電流値から抵抗値の計算処理と閾値比較を行い、前述した素子の抵抗値が数十ｋΩ以上の場合においては、修復の実施を省略してＳ６１のステップに戻る。
【００４４】
一方、修復処理が必要と判断された場合は、Ｓ６４のステップに進み修復工程を実行する。修復条件は素子の抵抗値から修復用電圧の波形（波高値Ｖｒと波形長Ｐｒ）の決定を行い、波形データ制御回路２２を通して列配線側波形データを出力する。Ｓ６５のステップでは、全指定した素子の電流値測定及び修復処理が終了したかの判定を行い、指定素子の電流値測定が完了した場合にはシーケンスの完了となる。
【００４５】
又、本例では、追加機能として、Ｓ６４のステップが終了した後に、再度Ｓ６２のステップに戻り、確認のための素子のリーク電流測定を行ってもよい。これにより、修復工程による高抵抗化が不十分であった場合には、再修復処理が施され、修復の信頼性が増すこととなる。また再修復処理での駆動条件の設定値も変更することが可能である。このステップを何回繰り返し行うかの限定はないが、繰り返し行われる場合にはタクトが低下する。また、量産工程においての最終修復工程は、オフラインでの工程が適している。
【００４６】
以上の様に、本例では、素子のリーク電流を測定する検出用電圧を印加して、リーク電流値から素子抵抗値を計算し、修復の可否の判定を行い、修復が必要と判断した場合には検出用電圧の印加に連続して修復用電圧を素子抵抗値に応じて印加する。これにより、素子特性を不安定にさせることなく充分な高抵抗化処理を行うことが可能となる。また、検出工程及び修復工程全体のタクトも従来の工程と比較して短縮化が計られコストの低減につながる。
【００４７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。本例は、修復用電圧の波形として、ランプ波形又は階段状波形を用いている。駆動回路としては、第１の実施形態と同様に図１の駆動回路系を用いることができる。
【００４８】
ランプ波形の場合、修復を必要とする素子に対して、実駆動電圧Ｖｄから徐々に昇圧していくいわゆるステップ駆動を行う。又、ステップ電圧を印加する毎に素子のリーク電流を測定し、素子の抵抗値をモニターしながら高抵抗状態になった時点で、ステップ電圧の印加を停止しても良い。
【００４９】
本例においては、このステップ電圧の設定を０．１乃至１．０Ｖ／ｍｓｅｃの範囲で任意設定する。図７のランプ波形の傾きは一様なステップを逐次印加していく手法を用いて行い、約０．２Ｖ／ｍｓｅｃでＶｄ＝２６Ｖから電圧を上昇していく。Ｄｘ１に印加する電圧値がＶｒの時点で、素子のリーク電流値（素子抵抗値）が閾値を超え高抵抗になったことが確認されたら、Ｐｒの印加時間をもって電圧の印加を停止する。高抵抗化の閾値は、例えば数十ｋΩ以上とする。又、ランプ波形の別の印加方法として、例えば、修復初期にはステップ電圧上昇速度を大きくし、リーク電流値の値が減少し始めてきたらステップ電圧上昇速度を小さくする等、リーク電流値に応じてステップの波形を逐次変えていく駆動方法も可能である。
【００５０】
尚、本例では修復用電圧を印加すべき電子放出素子が接続されている列配線に接続されている他の電子放出素子にも同様に２６Ｖから上昇する電圧が印加されることになる。しかしながら、これら他の電子放出素子は接続されている行配線からＶｙの印加がないため、実質的に印加される電圧値は素子に影響を与えない範囲にとどまる。
【００５１】
図８に、本例のフローチャートを示す。Ｓ８１乃至Ｓ８３は、第１の実施形態と同様のステップで、Ｓ８４において、修復処理を行う素子についてＶｄ＋ステップ電圧の印加を行い、１ステップごとにＳ８５で修復処理が完了したかの判断を行う。ここで前述した抵抗値の閾値に対しての比較を行っている。修復処理に対して、高抵抗化が終了した素子に対しては、Ｓ８６に進み、高抵抗化の処理が未完了のものは再度、ステップ電圧を印加する処理を行う。
【００５２】
以上のような、Ｓ８１乃至Ｓ８６における電圧印加方法及びリーク電流の測定演算処理は、第１の実施形態と同様である。又、本例で１ステップの波形長を１ｍｓｅｃ単位としたが、特に規定はなく、素子のリーク電流測定が充分行える範囲であれば設定は任意である。更に、図７での印加波形において、検出用電圧と修復用電圧は連続して印加しているが、図５のように、検出用電圧と修復用電圧の間に、Ｐｉなる一定のインターバル期間を設けて処理を行う事も可能である。また、インターバル期間Ｐｉの時間も特に規定するものではなく任意である。
【００５３】
以上の様に、本例では、修復用電圧として、ランプ波形（階段状波形）を印加して、印加された素子のリーク電流（素子抵抗値）を測定しながら、修復の可否の判定を行い、修復の完了と同時にランプ波形の印加を停止する。これにより、素子への過剰電圧による放電のリスクがほとんどなくなり、信頼性の高い修復処理が可能となる。また、検出工程及び修復工程全体のタクトも従来の工程と比較して短縮化が計られコストの低減につながる。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。本例では第１の実施形態と同様に、図１の駆動回路系を用い、素子には検出用電圧と修復用電圧を連続的に印加する。第１の実施形態と異なる点は、修復工程を、電子放出部の改質を利用して行う点である。改質は、図１２の素子の電子放出部３５の両端の電極に、放電（素子破壊）に至らない電圧（電界）を長時間一定印加して行う。これにより、電子放出部３５の電子放出部材（例えばカーボン）の凝集作用により素子が高抵抗に変化していく。電子放出部３５がナノギャップで構成されている電子放出素子（表面伝導型放出素子）などに有効である。
【００５５】
図９は、本例の駆動タイミングタイミングを示す図である。本例では、低抵抗と判断された素子に印加する修復用電圧の波高値Ｖｒを、Ｖｄ＋１乃至２Ｖ程度とする。Ｖｄ＝２６Ｖの装置においては、２７Ｖ乃至２８Ｖである。又、印加する波形長Ｐｒは数ｍｓｅｃ以上とする。高抵抗化の判断としては、修復用電圧を印加しながらリーク電流をモニタリングし、電流値の変化を監視し、電流の減少が最も大きく変化する点（Ａ点）を判断することで、修復処理を完了とみなしＶｒの印加を停止する。
【００５６】
また、本例においても先の実施形態２と同様に、修復用電圧を印加すべき電子放出素子が接続されている列配線に接続されている他の電子放出素子にも同様に２８Ｖまでの電圧が印加されることになるが、Ｖｙからの印加がないため、影響はない。
【００５７】
修復用電圧の波高値は、本例では、Ｖｄに対して１Ｖもしくは２Ｖ程度高くしたが、電子放出の耐圧に応じて適宜変更することが可能である。
【００５８】
本例のフローチャートは、図８と基本的には同じであり、Ｓ８４の修復処理に印加する波形の設定値が、一定電圧（Ｖｄ＋α）を出力すること、Ｓ８５で修復処理の完了判断を、電流値の変化点が最も大きくなる所を検知する点が異なるのみでだけである。従って、Ｓ８５での判断結果が未完了の場合には、Ｓ８４で一定電圧を印加し続けるシーケンスとなる。又、Ｓ８１乃至Ｓ８３での、検出用電圧を印加しての修復処理が必要かどうかの判定は同じである。
【００５９】
本例における電圧印加方法及びリーク電流の測定演算部分の構成は図１の駆動回路系によって可能である。更に、図９において、検出用電圧と修復用電圧は連続して印加しているが、図５のように、本例でも検出用電圧と修復用電圧の間に、Ｐｉなる一定のインターバル期間を設けて処理を行う事も可能である。
【００６０】
以上の様に、本例では、修復用電圧として一定の印加電圧を印加し続け、電子放出素子の改質を利用して修復を行う。これにより、素子への過剰電圧による放電のリスクがほとんどなくなり、信頼性の高い修復処理が可能となる。また、検出工程及び修復工程全体のタクトも従来の工程と比較して短縮化が計られコストの低減につながる。
【００６１】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。本例では、第１の実施形態と同様に図１の駆動回路系を用いて行うことができる。第１の実施形態が検出工程と修復工程を電子放出素子毎に順次行っていたのに対し、本例では配線毎に、素子毎に検出工程を行った後、素子をグループ化し、グループ毎に修復工程を行う。
【００６２】
図１０は本例の駆動タイミングを示す図である。
【００６３】
先ず、図２のＤｙ１の行配線を選択し、Ｖｙを印加する。そして、Ｘ側においてはＤｘ１乃至Ｄｘｍの列配線に検出用電圧を順次印加し、ｍ個の素子におけるリーク電流の測定を行う。
【００６４】
次に、計測された電流値から素子抵抗値の演算処理を行って修復処理を行う素子を決定する。この時、閾値を設定し、素子抵抗（リーク電流）に応じて素子をいくつかのグループに分ける。例えば、第１の実施形態の閾値を参考にした場合について述べる。この場合、グループ１を素子抵抗値が数十Ωレベルのもの、グループ２を素子抵抗値が数ｋΩ以下レベルのもの、そしてグループ３を素子抵抗値が数ｋΩ以上のもの、グループ４を素子抵抗値が数十ｋΩ以上のものとしてグルーピングを行う。
【００６５】
これにより、Ｄｙ１上に構成された素子ｍ個におけるグループ化が完了する。次に、グループ分けされた素子の修復工程を実行する。図１０において、行配線Ｄｙ１には、Ｖｙの電圧を印加する。一方、列配線側は、先ずグループ１で選択された素子Ｄｘ１、Ｄｘ３が修復対象となり、修復用電圧Ｖｒ１が印加され修復処理が行われる。
【００６６】
次のタイミングでグループ２の素子の修復処理として、Ｄｘ２、Ｄｘｍが選択されＶｒ２が印加されることでグループ２の修復が実行される。
【００６７】
以上のような駆動タイミングによって、グループ修復が行われる。実際には、素子ｍ個におけるグループ内の選択される素子数が多数に亘る事から、列配線側の素子は同時選択されて駆動を行う事になる。従って本例の駆動方法を行うと、修復駆動時に列配線側で同時選択される素子数が多数の場合に、選択された素子の電流値（修復電流）の総和が全て行配線側に流れ込んでしまう事となる。図２で示すところのＤｙ１側におけるＩｙがそれに相当する。Ｉｙの値が非常に大きくなった場合、Ｄｙ１上のマトリクスの配線抵抗値と、Ｉｙの値によって電圧降下ΔＶｙが生じることになる。図２においては、Ｄｘｍ側が配線抵抗によりＶｙが＋側にシフトするので、素子に加わる電位差は最小となる。そのような状態では、選択された素子に修復用電圧が正常に印加されなくなる（修復電圧が低下する）ことが懸念される。特に、グループ１のような低抵抗素子を修復する場合には素子の電流値が大きいため、グループ化した時でのＩｙ値が増加してしまう。
【００６８】
本例では、これらの電圧降下の影響をなくすため、行配線側の電圧降下の最大値を設定して、グループ化された素子の修復用電圧が一定以上印加される方法をとる。例えば、電圧降下の設定値の目安として、最大ΔＶｙ＝０．５Ｖとした時、マトリクスの配線抵抗値から想定されるＩｙの上限値として約１００ｍＡが見込まれる。その理由は、経験的に配線抵抗は５乃至６Ω程度であり、配線による電圧降下が最大になるのは最大電流が流れた時に生じるので、回路に許容される最大電流は１００ｍＡと考えることが出来る。次に修復用電圧をＶｄ＝２６Ｖと仮に想定した場合に、電圧降下０．５Ｖを補償するための素子抵抗値は、Ｉｙの上限値から計算すると約２６０Ωとなる。従って、リーク電流から求められる回路抵抗が２６０Ω以下の場合は、１００ｍＡ以上の電流が流れていると考えられ、配線抵抗による電圧降下に許容される最大値０．５Ｖを超えてしまう。以上のような素子抵抗値の大まかな見積もりをすることにより、リーク電流値によって計測された素子の抵抗値が２６０Ω以下に相当する場合には、修復駆動時には一素子ずつ選択して修復処理を行うことが望ましい。また、素子の抵抗値が２６０Ω以上の場合の修復駆動では、同じグループ化された素子内で同時選択する素子を適宜分割して駆動を行い、前述した電圧降下の影響がない状態で修復を行う事が必要となる。以上の見積もりは、印加する電圧値及びマトリクスの配線抵抗値によって素子抵抗値の目安が変化するため必ずしも固定値ではなく、その都度最適の設定を行うことはいうまでもない。
【００６９】
本例のフローチャートを図１１に示した。図１１においては、Ｓ１１１でｎライン目における列配線上に隣接するｐ個の素子を選択する。ｐ個の素子は、上記に示した様に配線抵抗による電圧降下の補償をするために、列配線上構成される素子を適宜分割した時の素子数となる。例えば一列配線上に１０００個の素子が形成され、行配線抵抗が５Ωとした時、選択される素子ｐ＝２００とする。電圧降下としては、リーク電流を最大１００ｍＡとすると、５Ω／５分割（ｐ＝２００個）として選択されたｐ個分に相当する配線抵抗分は約１Ωと見積もられる。その時の電圧降下値は１００ｍＡ×１Ω＝０．１Ｖとなり、素子に印加される電圧は補償されることとなる。また、選択される素子に印加される電圧は、列配線上の中央と端とでは変化することから、電圧供給側からは離れた位置にある素子を選択する時には素子数を少なめに選択するほうが良い。個々の素子にいてリーク電流を測定する。
【００７０】
次に、Ｓ１１２において選択された行配線上に構成されているｐ個の素子のリーク電流を測定する。その後、Ｓ１１３において、測定されたｐ個のリーク電流値の測定値からの抵抗値の演算処理及び、抵抗値から修復処理を行う素子の選択を決定する。さらに次のＳ１１４では、修復処理を行う素子のグループ化を実施し、Ｓ１１５において、グループ化ごとの修復処理を行う。本例における修復処理における修復用電圧の印加方法においては、前述の第１、第２及び第３の実施形態の方法を用いることが可能である。Ｓ１１６において、全指定した素子の修復が終了したかの判断を行い、終了の場合にはシーケンスの終了となる。
【００７１】
本例における電圧印加方法及びリーク電流の測定演算部分の構成は図１の駆動回路系によって可能である。
【００７２】
以上の様に、本例では、配線毎に素子のリーク電流の検出工程を行った後、修復する素子をいくつかのグループに分けた形でまとめて修復用電圧を印加する。又、修復用電圧と配線抵抗値による電圧降下を補償する駆動を行うことで、常に素子への必要な修復用電圧が補償され信頼性の高い修復処理が可能となる。また、グループ化して素子の同時選択を行うことで、検出工程及び修復工程全体のタクトも従来の工程と比較して短縮化が計られコストの低減につながる。
【００７３】
上記のようにして製造したマルチ電子源を用いた画像表示装置の一例を図１３に示した。図１３は、平面型の画像表示装置をなす表示パネルの部の一例を示す斜視図であり、内部構造を示すためパネルの一部を切り欠いて示している。図中４５はリアプレート、４６は側壁、４７はフェースプレートであり、リアプレート４５、側壁４６及びフェースプレート４７より表示パネルの内部を真空に維持するための外容器を形成している。リアプレート４５には基板４１が固定されているが、この基板４１上には表面伝導型電子放出素子４２がｎ×ｍ個形成されている（ｎ，ｍは２以上の正の整数であり、目的とする表示画素数に応じて適宜設定される）。又、前記ｎ×ｍ個の表面伝導型放出素子４２は図１３に示すようにｍ本の列配線４３とｎ本の行配線４４により配線されている。
【００７４】
次に、画像表示装置を形成するための主な製造フローとしては、リアプレート４５とフェースプレート４７は互いに別々の工程が行われる。
【００７５】
リアプレート４５の基板４１はガラス基板からなり、先ず電子放出素子４２となる素子電極が基板上に形成される。素子電極は、フォトリソ工程等により後の工程で形成される列配線４３と行配線４４の交点に位置する分割されたパッド上に形成される。次に、前記分割されたパッドに繋がる列配線４３の形成が行われる。列配線４３は、オフセット印刷等の工程によって形成される。続いて列配線上４３に層間絶縁膜（不図示）がスパッタ等によって付けられる。次に、行配線４４の形成を行う。行配線４４も列配線４３と同様にオフセット印刷等の工程によって形成される。マトリクス状に形成された配線４３，４４は、層間絶縁膜によって、少なくとも行配線４４と列配線４３の交差部では絶縁される状態となる。次に、素子電極上に導電性膜を形成する。導電性膜の形成には金属酸化物が用いられ、例えば、Ｐｄｏ等の材料によってスパッタ又はインクジェット等の方法を用いて、数ｎｍの膜厚による膜形成が行われる。その後、電子放出部を形成するために行配線４４と列配線４３のそれぞれに通電処理を行い、交点部の導電性膜に対して電気的に高抵抗な電子放出部を形成する。以上の工程によってリアプレート４５の工程が終了する。
【００７６】
次に、フェースプレート４７側の工程のフローとして、ガラス基板からなるフェースプレート４７の下面には、蛍光体からなる蛍光膜４８が形成されており、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の蛍光体（不図示）が塗り分けられている。蛍光体は各色毎に蒸着とフォトリソ工程によって画素ごとに形成される。次に、蛍光膜４８をなす上記各蛍光体の間には黒色体（ブラックマトリックス）が設けられており、これらも蒸着とフォトリソ工程によって形成されている。更に蛍光膜４８のリアプレート４５側の面にはＡＬ等からなるメタルバック４９が蒸着によりフェースプレート４７一面に形成されている。
【００７７】
上記気密容器の内部は１０-4Ｐａ台の真空に保持されており、画像表示装置の表示面積が大きくなるに従い、気密容器内部と外部の気圧差によるリアプレート４５及びフェースプレート４７の変形或いは破壊を防止する手段が必要となる。そのため、大気圧を支えるための構造支持体（スペーサ）が設けられる場合もある。係る構造支持体は通常、行配線上に設置されるが、電子軌道に影響がなければ、他の位置でも構わない。
【００７８】
次に、リアプレート４５とフェースプレート４７間を真空状態とするための封着工程を行う。封着工程は真空装置内で行われ、フェースプレート４７上にゲッタ材が蒸着され後に、それぞれの基板の枠部（表示エリア外）に通電を行い熱封着によって、上下の基板のアライメントを取りながら行われる。また、製造工程のフローには、必要に応じて適宜、焼成工程が行われている。又、封着前の工程としてフェースプレート４７のリアプレート４５側にはアノード電圧を印加するためのアノード電極を兼ねたメタルバック４９が取り付けられＨＶ端子によってアノード電圧が印加される。以上の工程により、画像表示装置が作製される。
【００７９】
本発明に係る電子放出素子の検出工程及び修復工程は、リアプレート４５とフェースプレート４７を封着したのちに行われる。
【００８０】
Ｄｘ１乃至Ｄｘｍ及びＤｙ１乃至Ｄｙｎ及びＨｖは当該表示パネルと不図示の電気回路とを電気的に接続するために設けた機密構造の電気接続用端子である。Ｄｘ１乃至Ｄｘｍはマルチ電子源の列配線４３と、Ｄｙ１乃至Ｄｙｎはマルチ電子源の行配線４４と、Ｈｖはメタルバック４９の各々電気的に接続している。以上のようにしてマルチ電子源が形成された基板４１と蛍光膜４８が形成されたフェースプレート４７は通常サブｍｍ乃至数ｍｍに保たれ気密容器内部は高真空に保持されている。上記表示パネルでは、Ｄｘ１乃至Ｄｘｍ、Ｄｙ１乃至Ｄｙｎを通じて各電子放出素子４２に電圧を印加すると、各電子放出素子４２から電子が放出される。それと同時にメタルバック４９に容器外端子Ｈｖを通じて数百Ｖ乃至数ｋｖの高圧を印加して、上記放出された電子を加速しフェースプレート４７の内面に衝突させる。それにより、蛍光膜４８をなす各色の蛍光体が励起されて発光し画像が表示される。
【符号の説明】
【００８１】
１１  パネル
１２  列配線側ＳＷ回路
１３  列配線側ドライバ
１４  列配線側電流検出回路
１５  行配線側ＳＷ回路
１６  行配線側ドライバ
１７  行配線側電流検出回路
１８  ＳＷ制御回路
１９  メイン制御回路
２０  ＣＰＵ
２１  電流検出メモリ回路
２２  波形データ制御回路
２３  ＩＮ／ＯＵＴインターフェース（ＩＦ）回路
２５  電子放出素子
３１  絶縁性基板
３４  導電性膜
３５  電子放出部
４１  基板
４２  表面伝導型電子放出素子
４３  列配線
４４  行配線
４５  リアプレート
４６  側壁
４７  フェースプレート
４８  蛍光膜
４９  メタルバック
【図１】
2010232144.tif 000003
【図２】
2010232144.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010232144.tif 000009
【図８】
2010232144.tif 000010
【図９】
2010232144.tif 000011
【図１０】
2010232144.tif 000012
【図１１】
2010232144.tif 000013
【図１２】
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【図１３】
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