(57)【要約】【目的】測定精度向上と共に製品の歩留り向上を図った半導体チップの電気特性測定方法を提供する。【構成】端子部形成工程に先立って、半導体チップ毎に、第１のプローブカードのプローブ針を、当該半導体チップの導体ポストの頂部に接触せしめて当該半導体チップの電気特性を測定し、端子部形成工程の後に、半導体チップ毎に、第２のプローブカードのプローブ針を、当該半導体チップの端子部に接触せしめて当該半導体チップの電気特性を測定する。第１のプローブカードと第２のプローブカードとではブローブ針の配列パターンが異なる。【選択図】図５
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【特許請求の範囲】
【請求項１】
１つの半導体チップに各々が対応する複数の半導体集積回路をウエハ上に形成する半導体集積回路形成工程と、前記半導体集積回路の配線部位の上に複数の導体ポストを形成する導体ポスト形成工程と、前記導体ポストの頂部のみを露出させて前記ウエハ上に封止層を形成する封止層形成工程と、前記頂部の各々に複数の端子部を各々形成する端子部成工程と、を含む製造工程によって製造される半導体チップの電気特性測定方法であって、
前記端子部形成工程に先立って、前記半導体チップ毎に、第１のプローブカードのプローブ針を、当該半導体チップの導体ポストの頂部に接触せしめて当該半導体チップの電気特性を測定する第１の測定工程と、
前記端子部形成工程の後に、前記半導体チップ毎に、第２のプローブカードのプローブ針を、当該半導体チップの端子部に接触せしめて当該半導体チップの電気特性を測定する第２の測定工程と、
を含み、前記第１のプローブカードと前記第２のプローブカードとではブローブ針の配列パターンが異なることを特徴とする電気特性測定方法。
【請求項２】
前記第１のプローブカードに配列された少なくとも１つのブローブ針の位置は、前記半導体集積回路の各部位のうち、ブローブ針接触時の接触抵抗の大きさが測定精度に実質的に影響を与える部位に電気的に接続された導体ポストの位置に対応することを特徴とする請求項１記載の電気特性測定方法。
【請求項３】
前記第１のプローブカードに配列された少なくとも１つのブローブ針の位置は、ＯＮ抵抗値を測定対象とするトランジスタに電気的に接続された導体ポストの位置に対応することを特徴とする請求項２記載の電気特性測定方法。
【請求項４】
前記第１のプローブカードに配列された少なくとも１つのブローブ針は、前記導体ポストを介して前記ＯＮ抵抗に定電流を供給するための電流源に接続された主針と、前記ＯＮ抵抗と前記定電流とによる生起電圧を測定するための電圧計に接続された副針との組合せからなることを特徴とする請求項３記載の電気特性測定方法。
【請求項５】
前記第２のプローブカードに配列された少なくとも１つのブローブ針の位置は、前記半導体集積回路の各部位のうち、ブローブ針接触時の接触抵抗の大きさが測定精度に実質的に影響を与えない部位に電気的に接続された導体ポストの位置に対応することを特徴とする請求項１記載の電気特性測定方法。
【請求項６】
前記第２の測定工程の前又は後において、前記半導体チップの各々にダイシング加工を施す個片化工程が実行されることを特徴とする請求項１記載の電気特性測定方法。
【請求項７】
前記第１の測定工程は、前記半導体チップのうちの不良品を判別する工程を含み、前記第２の測定工程は、前記第１の測定工程によって不良品であると判別された半導体チップを、前記第２の測定工程の測定対象チップから除外することを特徴とする請求項１記載の電気特性測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップとして製造される半導体集積回路の電気特性測定方法に関し、特に、外部接続用の端子がパッケージの１面に格子状に配列された半導体チップに対する電気特性測定方法に関する。
【背景技術】
【０００２】
幾つかの半導体素子がパッケージングされた半導体集積回路パッケージの分野においては、小型化及び薄型化に対する要求が従来から高まってきている。近年、特に薄型化が要求される半導体集積回路パッケージの分野を中心として、チップの大きさが同等か僅かに大きいサイズであるＣＳＰ（Chip Scale Package）が提唱されている。特に、ウエハ状態で全ての組立工程を完了させてしまうタイプのパッケージとしてＷ−ＣＳＰ（Wafer-level Chip Size Package）が提唱されている。これらのパッケージ形状においては、通常、半球状の端子がパッケージの１面に格子状に配列されている。
【０００３】
このように外部端子が配列状に形成されたパッケージ、すなわちエリアアレイパッケージに対する電気特性測定方法としては、半球状の端子を形成した後に、これら端子にポゴピンまたはカンチレバーと称される接触子を接触させることにより電気的なコンタクトを形成し、パッケージングされた各半導体素子の電気特性を測定することが行われる。
【０００４】
例えば、特許文献１は、ウエハ状態の半導体基板上に柱状電極および封止膜を形成した後に、柱状電極上にプロープピンを接触させてバーンインを行い、柱状電極上に半田ボールを形成し、ウエハ状態の半導体基板をダイシングする工程からなる半導体装置の製造方法を開示し、かかる構成により半田ボールの不要な変形を防止できるとしている。
【０００５】
また、特許文献２は、半導体素子の表面上に配列された素子電極に相当する領域を選択的に除去して、素子電極の一部を露出させた開口部を有する第１絶縁層を半導体素子上に形成する工程と、第１絶縁層の開口部において素子電極と電気的に接続された金属配線を第１絶縁層上に形成する工程と、該金属配線上および側面に複数のプローブを接触させて電気特性を検査する工程と、該金属配線の一部を露出させた開口部を有する第２絶縁層を該第１絶縁層上および該金属配線上に形成する工程と、該第２絶縁層の開口部から露出した金属配線上に外部金属端子を形成する工程とを含む半導体装置の製造方法を開示し、かかる構成により検査プローブを素子電極に接触させることが無いとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１２３２９１号公報
【特許文献２】特開２００５−１３６０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した製造方法或いは電気特性の検査行程を含む製造方法によっては、歩留りの向上が期待できないという問題がある。上記した方法においては、試験工程による製品の損傷、すなわち素子電極や半田ボール等の端子の損傷が防がれるものの、製品に対する試験を端子形成前の試験工程の結果によって拙速に良品及び不良品の判別を下すことになる。従って、歩留が十分に確保できない虞がある。
【０００８】
本発明は、上記した問題に鑑みてなされたものであり，その目的は、測定精度向上と共に製品の歩留り向上を図った半導体チップの電気特性測定方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明による電気特性測定方法は、１つの半導体チップに各々が対応する複数の半導体集積回路をウエハ上に形成する半導体集積回路形成工程と、前記半導体集積回路の配線部位の上に複数の導体ポストを形成する導体ポスト形成工程と、前記導体ポストの頂部のみを露出させて前記ウエハ上に封止層を形成する封止層形成工程と、前記頂部の各々に複数の端子部を各々形成する端子部成工程と、を含む製造工程によって製造される半導体チップの電気特性測定方法であって、前記端子部形成工程に先立って、前記半導体チップ毎に、第１のプローブカードのプローブ針を、当該半導体チップの導体ポストの頂部に接触せしめて当該半導体チップの電気特性を測定する第１の測定工程と、前記端子部形成工程の後に、前記半導体チップ毎に、第２のプローブカードのプローブ針を、当該半導体チップの端子部に接触せしめて当該半導体チップの電気特性を測定する第２の測定工程と、を含み、前記第１のプローブカードと前記第２のプローブカードとではブローブ針の配列パターンが異なることを特徴とする。
【発明の効果】
【００１０】
本発明による半導体チップの電気特性測定方法によれば、接触抵抗が小さいことでより精確な測定が可能となる導体ポストへの試験工程が先行されることで、良品と不良品との臨界点をより極限に向けて設定することが可能となり、測定精度向上と共に製品の歩留り向上が図られる。
【発明を実施するための形態】
【００１１】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
【００１２】
図１は、本発明による電気特性測定方法が試験対象とする半導体チップが形成されたウエハの上面を示している。ここで、各々が半導体チップに相当する複数の半導体集積回路（例えば、２つの半導体集積回路１ａ及び１ｂ）がウエハ１０上に形成されていて、ダイシング工程以前の状態が示されている。半導体集積回路１ａの表面には、格子状に配列された複数の球状ハンダ部８が形成されている。球状ハンダ部８は、半導体集積回路１ａの内部に伸張する銅ポスト７（球状ハンダ部８と同一位置）の頂部に形成され、銅ポスト７と電気的に接続されている。半導体集積回路１ａと半導体集積回路１ｂとの間の切断線１７に沿ってダイシング加工がなされる。例えば、ブレートカッティングやレーザカッティング等の手法が用いられ、ウエハ１０は、例えば３０μｍ以下の溝幅で切断され、半導体集積回路１ａ及びと半導体集積回路１ｂの各々は半導体チップとして個辺化される。半導体集積回路１ａと半導体集積回路１ｂとの間は、ダイシング加工時の撓みや熱膨張によっても各チップに損傷を与えない間隔が求められるが、一方でウエハの１枚当たりの収用チップ数を高めて歩留りを高めるために、なるべく間隔を狭めて多数のチップが収容できることが望ましい。しかし、チップ間隔を過度に狭めることは、特に複数チップについて同時に電気特性測定を行う場合にチップ間干渉を引き起こすことになる。
【００１３】
図２は、本発明による電気特性測定方法が試験対象とする半導体チップの断面を示している。半導体集積回路１は、シリコン基板２上に、回路素子としてＭＯＳＦＥＴ等の半導体素子（図示せず）が形成され、例えばゲート、ドレイン又はソース等の電極として電極パッド３が形成されている。電極パッド３はアルミ等の材料からなる。電極パッド３及びシリコン基板２は、電気的絶縁を果たす絶縁層４１に覆われ、さらに表面保護のために保護層４２に覆われている。絶縁層４１は例えば酸化シリコンやシリコン窒化膜等の材料からなり、保護層４２はポリイミド等の高分子樹脂からなる。
【００１４】
絶縁層４１及び保護層４２は、電極パッド３の表面の一部を上部に向けて開口する開口部が設けられている。下地金属層５がこの開口部を充填し且つ保護層４２上で水平方向に伸張するように設けられている。下地金属層５は、電極パッド３と電気的な接続を有し、保護層４２との密着性や保護層４２の拡散防止を図るために形成されている。下地金属層５は、電気抵抗の低い材料が好ましく、例えばチタンや銅からなる材料が用いられる。
【００１５】
下地金属層５上に再配線層６が形成されている。再配線層６は、電極パット３と他の半導体素子の電極バッド（図示せず）との間の配線や、格子状配列の端子との位置合わせのための配線を担う。再配線層６は、電気抵抗の低い材料が好ましく、例えば、銅、金及びアルミニウム等の材料からなる。
【００１６】
銅ポスト７が、再配線層６上の格子状配列の各格子点において、シリコン基板２に対して垂直な長軸を備える柱（ポスト）形状にて設けられている。銅ポスト７は、下地金属層５と電気的に接続された導体であり、本実施例ではその材料を銅としてその名称を銅ポスト７と称している。封止層９が、銅ポスト７の頂部のみを露出するようにして、半導体集積回路１全体を覆っている。封止層９は、半導体集積回路１を電気的及び機械的に保護し、樹脂等の材料から形成される。
【００１７】
半導体集積回路１を外部に電気的に接続するための端子部として、略半球状の球状ハンダ部８が銅ポスト７の頂部に形成されている。球状ハンダ部８は、通常、Ｐｂフリーのハンダ材料が用いられる。Ｐｂフリーのハンダ材料は、Ｐｂ添加のハンダに比して他の導体との接触抵抗が高い傾向にある。
【００１８】
尚、図２では例として２つの電極パット３のみが示されているが、パッケージされる半導体集積回路の素子数や回路構成に依存して２つ以上の電極パット３、２つ以上の銅ポスト７及び２つ以上の球状ハンダ部８が形成され得る。また、図示されない半導体素子は、トランジスタに限られず、多様な半導体素子であり得る。さらに、半導体素子によって構成する半導体集積回路１は、ロジック回路やメモリ回路、電源スイッチング回路等の多様な機能を奏する回路であり得る。
【００１９】
図３は、プローブカードを用いた試験装置の構成を示している。試験装置は、ウエハ１０と、ウエハチャック１１と、プローブカード１２と、カンチレバー１３と、カードインタフェース１４と、移動及び回転ステージ機構１５と、テスター装置１６とから構成される。
【００２０】
ウエハ１０には、図１に示されたように既に半導体集積回路のチップが複数形成されているものとする。ウエハチャック１１は、ウエハ１０を機械的固着又は真空吸着等の方法により保持し、移動及び回転ステージ機構１５に結合されている。移動及び回転ステージ機構１５は、テスター装置１６からの制御信号に応じて、ウエハ１０を保持するウエハチャック１１を、上下に移動させたりチップ単位に前後左右に移動させたりすることができる。この移動はチップ毎に行われ、プローブカード１２のカンチレバー１３がチップに電気的に接触されることにより、チップ毎の電気特性測定が行われる。また、移動及び回転ステージ機構１５は、ウエハ１０とプローブカード１２との配向を合わせるために必要に応じて適切な軸廻りの回転をウエハチャック１１に与える。
【００２１】
プローブカード１２は、ウエハ１０上の任意の銅ポストの頂部又は球状ハンダ部と試験装置の電気信号とを接続するための治具である。プローブカード１２は、例えば、ガラスエポキシまたはポリミド基板に、銅ポストすなわち球状ハンダ部の配列パターンに合わせて、タングステン、ベリリウムカッパ又はバラジウム等で作られたプローブ針、すなわちカンチレバー１３が必要数だけ埋込みハンダ付けされている。カンチレバー１３は、図示されるように片持ち梁構造によってウエハ１０に対して適切な圧力にて押圧されるようになっている。カンチレバー１３は、例えば、その先端径を１０〜２００μｍ程度とし、その接触抵抗を０．５オーム以下とする。カンチレバー１３は、片持ち梁構造に限られず、ウエハに対して垂直に配置され得る垂直型であってもよい。
【００２２】
プローブカード１２の各カンチレバー１３にはカードインタフェース１４を介してテスター装置１６から電気信号が供給される。或いは、各カンチレバー１３からテスター装置１６に電気信号が取り込まれる。テスター装置１６は、カンチレバー１３との間の電気信号の伝達に同期して、移動及び回転ステージ機構１５に制御信号を供給し、移動及び回転ステージ機構１５の移動又は回転動作を制御する。
【００２３】
図４Ａ及び図４Ｂは、各試験工程におけるカンレバーと半導体チップとの位置関係を示している。図４Ａを参照すると、半導体チップの複数の電極パッドのうちの１つが電極パッド３として示されている。電極パッド３は、下地金属層５、再配線層６及び銅ポスト７に電気的に接続されている。後述する第１の測定工程において、第１プローブカード１２ａのカンチレバー１３は、銅ポスト７の頂部に直接接触される。第１プローブカード１２ａは、第１の試験工程において試験対象となる導体ポストの位置のみにカンチレバーが埋め込まれたプローブ針配列パターンを備える。
【００２４】
図４Ｂを参照すると、球状ハンダ部８が銅ポスト７の頂部には形成され、銅ポスト７と電気的接続を有している。後述する第２の測定工程において、第２プローブカード１２ｂのカンチレバー１３は、球状ハンダ部８に接触される。第２プローブカード１２ｂは、第２の試験工程において試験対象となる球状ハンダ部の位置のみにカンチレバーが埋め込まれたプローブ針配列パターンを備える。
【００２５】
図５は、本発明による電気特性測定方法の各工程を示している。前提として、１つのウエハに既に複数の半導体集積回路、すなわち複数の半導体チップが形成され、封止膜によって保護され、さらに銅ポストの頂部が封止膜の開口部を介して露出されているものとする（球状ハンダ部形成前のウエハ）。
【００２６】
先ず、準備工程として、後述する第１の測定工程における試験に必要な第１のプローブカードと、後述する第２の測定工程における試験に必要な第２のプローブカードとを準備する（ステップＳ１）。
【００２７】
次に、第１の測定工程として、球状ハンダ部形成前のウエハを試験装置（図３参照）に装着する（ステップＳ２）。次に、封止膜から露出する銅ポストの頂部にカンチレバーを直接接触せしめる（ステップＳ３）。ここでは第１プローブカード１２ａ（図４Ａ参照）が使用される。半導体チップとしての半導体集積回路を例えば電源回路とした場合、試験項目の１つは、当該電源回路に含まれるスイッチトランジスタのＯＮ抵抗を測定する試験項目が想定される。この場合、第１プローブカード１２ａのカンチレバーには銅ポストの頂部に直接接触されることから、球状ハンダ部とカンチレバーとの接触抵抗に起因する測定誤差が回避される。換言すると、第１プローブカード１２ａに配列される少なくとも１つのプローブ針は、ブローブ針接触時の接触抵抗の大きさが測定精度に実質的に影響を与える当該半導体チップの部位に対応する導体ポストの位置に配置されている。
【００２８】
次に、半導体チップの不良品を認識する（ステップＳ４）。すなわち、上記の試験結果に応じて、例えばＯＮ抵抗が所定基準値を越えている半導体チップを不良品として認識する。上記したように、第１の試験固定においては、球状ハンダ部を除いた銅ポストに対する直接接触のために、より精確なＯＮ抵抗が測定される。これにより、所定基準値は、良品と判別し得る臨界値にぎりぎりに設定され得る。すなわち、精確さに欠ける球状ハンダ部を介した測定に比して、臨界値にぎりぎりに設定され得ることでより歩留りを向上させることができる。
【００２９】
次に、封止膜から露出する銅ポストの頂部に球状ハンダ部を形成する（ステップＳ５）。球状ハンダ部は、例えば、銅ポストの位置に配置したハンダペーストをウエハ上に印刷して溶融せしめることで形成される。次に、ブレードカッティング又はレーザカッティング等の手法を用いたダイシング加工を各チップに施すことによって、半導体チップの個片化を行う（ステップＳ６）。ここで、半導体チップは、ＵＶ光照射によって粘着力を失うＵＶテープ等の保持手段により保持された状態でダイシング装置によってダイシング加工がなされる。
【００３０】
次に、第２の測定工程として、球状ハンダ部の表面にカンチレバーを接触せしめる（ステップＳ７）。ここでは、第２プローブカード１２ｂ（図４Ｂ参照）が使用される。ここでは、各半導体チップは、ダイシング装置によって個片化された状態のまま試験が実施される。
【００３１】
第２プローブカード１２ｂには、球状ハンダ部を介した試験によっても必要十分な精度が得られる試験のために必要な球状ハンダ部の部分のみにブローブ針が埋め込まれている。第２プローブカード１２ｂを用いた第２の測定工程では、接触抵抗が問題とならない試験、例えば、リーク電流測定や短絡試験等の静特性試験、或いは消費電流測定や機能試験等の動特性試験が実施され得る。
【００３２】
次に、最終的に不良品を除外する（ステップＳ８）。すなわち、ステップＳ４において良品とされた半導体チップを測定対象チップとして、さらに第２の測定工程によって良品が判別されて良品が抽出される。一方、第１及び第２の試験工程の結果として認識された不良品が最終製品から除外される。
【００３３】
尚、上記した第２の試験工程（ステップＳ７）は、例えばチップ間干渉が問題とならないような状況において、半導体チップの個片化ステップ（ステップＳ６）の前に実施されてもよい。チップ間干渉が問題となる場合とは、試験作業の効率化のために、例えば、ウエハ上で縦一列又は横一行にある複数の半導体チップを同時に試験しようとする場合である。チップ間干渉は、シリコンウエハ上に複数チップを形成した場合、設計方法如何によっては各チップの電源端子同士が導通状態になったり、接地ライン同士が導通状態になったりすることにより生じる現象である。例えば、２つのチップを同時に測定した場合、一方の１チップの電源ラインが切断されていて不良であっても、隣接する他方の１チップの電源ラインが接続されることにより、一方のチップに電源が供給されてあたかも正常に動作しているかのように見えてしまうことになる。従って、機能試験等のための第２の試験工程は、ダイシンク加工による個片化の後に実施して、チップ間干渉を避けることが好ましい。
【００３４】
尚、第２の試験工程において想定される静特性試験や静特性試験は、スイッチングトランジスタの如く回路素子の局所的なＯＮ抵抗を問題とする試験とは異なり、回路消費電流や出力電流の如き回路全体の動作電流を問題とすることから、球状端子の使用に起因する１オーム程度の接触抵抗の高低は特に問題とはならない。
【００３５】
図６は、本発明の変形例として、ケルビンコンタクトを使用した形態を示している。本変形例は、第１のプローブカードの少なくとも１つのプローブ針がケルビンコンタクトための副針を備える形態である。本図を参照すると、主針であるカンチレバー１３ａと副針であるカンチレバー１３ｂとが１セットになって１つの銅ポスト７に共に接触される。カンチレバー１３ａには、定電流源２１が接続され、定電流Ｉが供給される。一方、カンチレバー１３ｂには電圧計２２が接続され、銅ポスト７の電位が測定される。定電流に維持された電流Ｉと、半導体チップ内部のＯＮ抵抗（Ｒｏｎ）とによって生起される生起電圧（Ｉ×Ｒｏｎ）が電圧計２２によって測定される。この場合、カンチレバー１３ｂに流れる電流は微小であることから、カンチレバー１３ｂと銅ポスト７との間の接触抵抗は問題とはならず、電圧計２２は生起電圧を精確に測定するこきとができ、結果としてＯＮ抵抗を精確に測定することができる。
【００３６】
以上の実施例及び変形例において、ＷＣＳＰ等よってパッケージングされ各半導体集積回路に対して試験工程が２回に分けて行われる。例えば、球状端子が形成される前の銅ポスト露出時に接触抵抗の影響を受けやすい試験のみが実施され、球状端子形成後にその他の試験が実施される。これにより、球状端子とポゴピン又はカンチレバー等のプローブ針との間に発生する接触抵抗の影響を受けずに測定を実施することが可能となる。
【００３７】
例えば、半導体集積回路内のスイッチングトランジスタのＯＮ抵抗を測定しようとした場合、ＯＮ抵抗は通常１オーム以下の値が予想される。従って、プローブ針から球状端子、導体ポスト及びスイッチングトランジスタに至る直列経路上に形成される抵抗値は、１オーム程度のＯＮ抵抗に比べて十分に低いことが測定精度の上から要求される。実験的には、プローブ針を球状端子に接触した場合のＯＮ抵抗値と、プローブ針を直接に導体ポストに接触したＯＮ抵抗測定とでは、０．０５オームから０．３オーム程度の広がりをもった差が発生する。かかる実験結果から、プローブ針と球状端子との接触抵抗が大きいのみならず不安定であること、導体ポストとの接触抵抗が比較的安定していることが推察され、広がりをもった差は両者の形状や接合材質の違いに起因して発生するものと推察される。従って、プローブ針を直接に導体ポストに接触したＯＮ抵抗測定では、球状端子とプローブ針との不安定且つ大きな接触抵抗の影響を受けずに測定を実施することができるものと推察される。
【００３８】
また、端子形成前の銅ポスト露出状態時の試験においては、ケルビンコンタクトを使用することにより安定した測定が可能になる。さらに、チップ間干渉が生じてしまうような試験においては、ダイシング加工による個片化後に、球状端子形成後の試験を行うことでチップ間干渉を避けることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明による電気特性測定方法が試験対象とする半導体チップが形成されたウエハの上面図である。
【図２】本発明による電気特性測定方法が試験対象とする半導体チップの断面図である。
【図３】プローブカードを用いた試験装置のブロック図である。
【図４Ａ】第１の試験工程におけるカンチレバーと半導体チップとの位置関係を示す断面図である。
【図４Ｂ】第２の試験工程におけるカンチレバーと半導体チップとの位置関係を示す断面図である。
【図５】本発明による電気特性測定方法の各工程を示すフローチャートである。
【図６】本発明の変形例として、ケルビンコンタクトを使用した形態を説明する説明図である。
【符号の説明】
【００４０】
１、１ａ、１ｂ  半導体集積回路
２  シリコン基板
３  電極パッド
５  下値金属層
６  再配線層
７  銅ポスト
８  球状ハンダ部
９  封止層
１０  ウエハ
１１  ウエハチャック
１２  プローブカード
１３、１３ａ、１３ｂ  カンチレバー
１４  カードインタフェース
１５  移動及び回転ステージ機構
１６  テスター装置
４１  絶縁層
４２  保護層
【図１】
2010199384.tif 000003
【図２】
2010199384.tif 000004
【図３】
2010199384.tif 000005
【図４Ａ】
2010199384.tif 000006
【図４Ｂ】
2010199384.tif 000007
【図５】
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【図６】
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