(57)【要約】【課題】リセット動作時において誤セット動作が生じることを効果的に抑制し、信頼性の高い高集積記憶装置を提供する。【解決手段】メモリセルＭＣは、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなる。ダイオードＤＩは、ｐ＋型層Ｄ１と、ｎ＋型層Ｄ３と、これに挟まれたｎ−型層Ｄ２の積層構造により構成される。ｐ＋型層Ｄ１はシリコン−ゲルマニウム混合物（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））で構成され、ｎ−型層Ｄ２、ｎ＋型層Ｄ３はシリコン（Ｓｉ）で構成されている。【選択図】図９
2010199181.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するように形成された複数の第１配線及び複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され且つ整流素子と可変抵抗素子とを直列接続してなるメモリセルを含むメモリセルアレイと
を備え、
前記整流素子は、
ｐ型の第１半導体領域と、
ｎ型の第２半導体領域と、
この第１及び第２半導体領域に挟まれるように形成され前記第１半導体領域の不純物濃度及び前記第２半導体領域の不純物濃度よりも小さい不純物濃度を有する第３半導体領域と
の積層構造により構成され、
前記第１半導体領域が、少なくとも一部がシリコン−ゲルマニウム混合物（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））で構成され、前記第２半導体領域及び前記第３半導体領域がシリコン（Ｓｉ）で構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１半導体領域にショットキー接合をもって接触する金属電極を更に備え、
前記金属電極を構成する金属の仕事関数ｑΦｍよりも、前記第１半導体領域を構成するＳｉ１−ｘＧｅｘの仕事関数ｑΦｓが大きいことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記金属電極は、仕事関数が５．２ｅＶ以下である材料により形成されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記金属電極は、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２のいずれかを材料として構成される請求項１記載の半導体記憶装置。
【請求項５】
前記第１半導体領域と前記第３半導体領域との境界におけるエネルギー準位は不連続とされている請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、ダイオードと可変抵抗素子を直列接続してなるメモリセルを配列してなる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ:Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）も含むものとする。
【０００５】
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００６】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、トランジスタが不要で、このためセルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００７】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【０００８】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００９】
リセット動作時においては、メモリセルにリセット電流として１μＡ以上の大電流を流す必要がある。しかしこの場合、リセット動作完了後にメモリセル間に発生する電圧が、前述のセット動作に必要なセット電圧と極めて近い値になってしまい、動作マージンが小さいという問題がある。動作マージンが小さいことは、リセット動作の完了後に再度メモリセルが誤ってセット動作されてしまうことが生じ得ることを意味し、好ましくない。
【００１０】
また、従来の抵抗変化メモリでは、書き込み時にトランジスタを流れる逆方向リーク電流が十分低減されておらず、消費電力が大きいという問題があった。
【特許文献１】特表２００５−５２２０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、リセット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を低減し、信頼性の高い高集積記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に一態様に係る半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され且つ整流素子と可変抵抗素子とを直列接続してなるメモリセルを含むメモリセルアレイとを備え、前記整流素子は、ｐ型の第１半導体領域と、ｎ型の第２半導体領域とを含む積層構造により構成され、前記ｐ型の第１半導体領域がシリコン−ゲルマニウム混合物（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））で構成され、前記ｎ型の半導体領域がシリコン（Ｓｉ）で構成されていることを特徴とする。
【発明の効果】
【００１３】
この発明によれば、リセット動作時において誤セット動作が生じることを効果的に抑制つつ消費電力を抑制し、信頼性の高い高集積記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】この可変抵抗素子ＶＲの例を示す図である。
【図５】この可変抵抗素子ＶＲの例を示す図である。
【図６】メモリセルアレイ１の別の構成例を示す。
【図７】メモリセルアレイ１の別の構成例を示す。
【図８】メモリセルアレイ１及びその周辺回路の回路図である。
【図９】メモリセルＭＣのダイオードＤＩの構成を説明する。
【図１０】ダイオード１０の動作を示すグラフである。
【図１１】本実施の形態の効果を示すグラフである。
【図１２Ａ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【図１２Ｂ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【図１２Ｃ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【図１２Ｄ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【図１２Ｅ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【図１２Ｆ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【図１２Ｇ】本発明の実施の形態に係る半導体記憶装置の一製造工程を示す工程説明図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１６】
[全体構成]
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１７】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１８】
また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１９】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２０】
[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極ＥＬ１、ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、電極ＥＬ２の電極の材料としては、仕事関数を考慮して、Ｗ、ＷＮ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２等が用いられる。電極ＥＬ１、ＥＬ３の材料も、電極ＥＬ２の材料と同様にすることができる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２１】
[可変抵抗素子ＶＲ]
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４及び図５は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯであり、ＺｎＭｎ２Ｏ４を用いている。その他、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の１つからなる薄膜により、可変抵抗素子ＶＲを構成することも出来る。
図４において、記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２３】
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
【００２４】
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
【００２５】
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００２６】
ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。
【００２７】
[メモリセルアレイの変形例]
また、図６に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図７は、図７のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２８】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２９】
図８は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。
【００３０】
図８において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００３１】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００３２】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
【００３３】
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図７に示した回路とは、ダイオードＤＩの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
【００３４】
[ダイオードＤＩ]
次に、図９を参照して、メモリセルＭＣのダイオードＤＩの構成に関し、更に詳しく説明する。図９は、第１の実施の形態に係わるメモリセルＭＣのダイオードＤＩのエネルギーバンドの状態を、メモリセルＭＣの断面図と共に示している。メモリセルＭＣは、前述したように、互いに直列接続された可変抵抗素子ＶＲ、ダイオードＤＩ及び金属電極Ｅｌ１〜ＥＬ３により構成されている。
【００３５】
ダイオードＤＩは、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。以下、このようなｐ＋／ｎ−／ｎ＋構造のＰＩＮダイオードを例に取って説明するが、ｐ＋／ｐ−／ｎ＋構成のＰＩＮダイオードであっても構わない。本実施の形態では、ｐ＋型層Ｄ１をシリコン−ゲルマニウム混合物Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）で構成し、ｎ−型層Ｄ２、ｎ＋型層Ｄ３をシリコン（Ｓｉ）で構成する。このため、ダイオードＤＩを構成する各層Ｄ１〜Ｄ３のエネルギー準位を表すと、図９のようになる。このような構成にすることにより、逆方向リークを悪化させることなく、ｐ＋側電極界面の抵抗を小さくして、順方向電流−電圧特性を急峻にすることができる。また、ｐ＋型層Ｄ１と金属電極ＥＬ２との間のショットキー障壁が低下することにより、ダイオードＤＩの導通時における順方向電圧Ｖｆを低下させることができる。なお、ｐ＋型層Ｄ１を構成するＳｉ１−ｘＧｅｘ（０＜ｘ≦１）の不純物には、格子歪を緩和し、格子欠陥を抑制する観点から、ホウ素（Ｂ）が好適である。
【００３６】
半導体と金属の接合界面では、それぞれの仕事関数の差に起因して、ショットキー障壁が形成されることがある。ダイオードＤＩの場合は、ｐ＋型層Ｄ１と電極ＥＬ２の界面、およびｎ＋型層Ｄ３と電極ＥＬ３の界面に形成される。本実施の形態では、ｐ＋型層Ｄ１の材料をＳｉ１−ｘＧｅｘ（０＜ｘ≦１）とすることにより、その界面に形成されるショットキー障壁高さを低減し、寄生抵抗を抑え動作マージンを広げることができる。一方、ｎ＋型層Ｄ３については、材料はＳｉ１−ｘＧｅｘ（０＜ｘ≦１）ではなく、シリコン（Ｓｉ）が好適である。Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）を用いることは、逆リーク電流を増加させる虞があるためである。なお、ｐ＋型層Ｄ１の厚さは、数ｎｍ程度で足りる。
【００３７】
ｐ＋型層Ｄ１と金属電極ＥＬ２の界面に、正孔に対するショットキー障壁が形成される条件は、金属電極ＥＬ２を構成する金属の仕事関数ｑΦｍよりも、ｐ＋型層Ｄ１を構成するＳｉ１−ｘＧｅｘの仕事関数ｑΦｓが大きい場合であり、その障壁高さｑΦＢは仕事関数差で与えられ、以下の式で与えられる。ここでｑは電荷素量を表す。
【００３８】
[数１]
ｑΦＢ＝ｑΦｓ−ｑΦｍ
【００３９】
ｐ＋型層Ｄ１の不純物濃度が極めて高く、このためｐ＋型層Ｄ１のフェルミ準位が価電子帯上端に位置しているとするとき、ｑΦｓは約５．２ｅＶとなる。従って、金属電極ＥＬ２の仕事関数が５．２ｅＶ以下の場合に、正孔に対してショットキー障壁が形成される。一例として、金属電極１４を窒化チタン（ＴｉＮ）で構成し、ｐ＋型層領域をシリコン（Ｓｉ）で構成した場合は、窒化チタン（ＴｉＮ）の仕事関数は４．５〜４．７ｅＶであるので、ｑΦＢが正の値となり、正孔に対してショットキー障壁が形成される。その他、仕事関数が５．２ｅＶ以下となる金属としては、次のものを挙げることができ、いずれも金属電極ＥＬ２の材料として採用することができる。なお、括弧内の数字は、その材料の仕事関数を示している。
・Ｗ（４．６ｅＶ）
・ＷＮ（４．２〜５．０ｅＶ）
・ＴａＮ（４．５〜４．７ｅＶ）
・ＴａＳｉＮ（４．２ｅＶ）
・ＴａＳｉ２（４．０Ｖ）
・ＴｉＣ（〜５．２ｅＶ）
・ＴａＣ（〜５．２ｅＶ）
・Ｎｂ−ＴｉＯ２（〜５．２ｅＶ）
【００４０】
ｐ＋型層Ｄ１のフェルミ準位が価電子帯上端からｑＶｐだけ高い位置にあるとすると、ｐ＋型層Ｄ１の仕事関数ｑΦｓはＥｇ１＋ｑχ１−ｑＶｐとなる。ここで、Ｅｇ１はｐ＋型層Ｄ１の禁制帯幅（バンドギャップ幅）、χ１はｐ＋型層Ｄ１の電子親和力を表す。Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）の禁制帯幅はＥｇ１は、シリコン（Ｓｉ）の禁制帯幅Ｅｇ２よりも小さく、ｘの増加（ゲルマニウムＧｅの割合の増加）に伴い減少する。
【００４１】
一方、電子親和力はシリコン（Ｓｉ）とＳｉ１−ｘＧｅｘ（０＜ｘ≦１）でほぼ同じである。従って、同じフェルミ準位を持つｐ＋型層Ｄ１をＳｉ１−ｘＧｅｘ（０＜ｘ≦１）で形成した場合とシリコン（Ｓｉ）で形成した場合を比較すると、仕事関数ｑΦｓはＳｉ１−ｘＧｅｘ（０＜ｘ≦１）で形成した場合の方が小さくなる。従って、ｐ＋型層Ｄ１の材料としてＳｉ１−ｘＧｅｘ（０＜ｘ≦１）を用いると、シリコン（Ｓｉ）を用いる場合に比べ、金属電極ＥＬ２との間において、正孔に対するショットキー障壁高さを低減することが可能となる。これにより、ｐ＋型層Ｄ１と金属電極ＥＬ２の界面での抵抗が減少し、ダイオードＤＩの寄生抵抗が減少する。従って、順方向電流が大きい領域でのダイオードＤ１の順方向電流−電圧特性（傾き）を急峻にすることが出来る。
【００４２】
また、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）の伝導帯下端のエネルギー準位はシリコン（Ｓｉ）とほぼ同位置にあり、価電子帯上端のエネルギー準位はシリコン（Ｓｉ）よりも高い位置にある。価電子帯上端のエネルギー準位はｘの増加に伴い高くなる。従って、価電子帯上端のエネルギー準位は、ｐ＋型層Ｄ１とｎ−型層Ｄ２の界面で不連続となる（図９の符号Ｓ参照）。
【００４３】
数十ｎｍサイズの微細なダイオードにおいて、逆方向リーク電流は、ｐｎ接合間の空乏層を介したバンド間トンネルが大部分を占める。このバンド間トンネルの確率は空乏層を形成する領域の禁制帯幅が小さくなるほど増大する。しかし、本実施の形態で形成したダイオードでは、不純物濃度が小さいｎ−型層Ｄ２全体が空乏層となり、またｎ−型層Ｄ２がシリコン（Ｓｉ）で形成されているため、バンド間トンネル確率はダイオード全体をシリコンで形成した場合と変わらない。従って、本実施の形態の構成によれば、逆方向リーク電流が、従来の構造に較べて悪化することはない。
【００４４】
このように構成されたダイオードＤＩの動作を、図１０を参照して説明する。図１０のグラフの横軸は、メモリセルＭＣの端子間に印加された電圧を示し、縦軸はメモリセルＭＣに流れる電流を表示している。なお、縦軸は対数表示のため、電流＝０の点を定義できないが、ここでは説明のために、便宜上、縦軸の下端を電流≒０の点とする。
【００４５】
図１０には、可変抵抗素子ＶＲの低抵抗状態時における電流−電圧特性２１、可変抵抗素子ＶＲの高抵抗状態における電流−電圧特性２２、ダイオードＤＩの寄生抵抗が大のときのダイオードＤＩの電流−電圧特性２３、ダイオードＤＩの寄生抵抗が小のときのダイオードＤＩの電流−電圧特性２４を示している。なお可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に変化するとき（リセットされるとき）に流れる電流をＩｒｅｓｅｔと定義する。このときに可変抵抗素子ＶＲにかかる電圧とダイオードＤＩにかかる電圧の区別を容易にするため、ダイオードＤＩの順方向電流−電圧特性２３、２４は、横軸の電圧の向きを反転し、電流Ｉｒｅｓｅｔが流れる点Ａと交差するようにプロットしている。
【００４６】
また、１つの可変抵抗素子ＶＲの低抵抗状態の抵抗値をＲＬ、高抵抗状態の抵抗値をＲＨと定義する。また、ダイオードＤＩの順方向電流−電圧特性を関数ｆと表現し、その逆関数をｆ−１とし、ダイオードＤＩの電流Ｉと電圧Ｖの関係をＩ＝ｆ（Ｖ）あるいはＶ＝ｆ−１（Ｉ）のように表現する。この場合、メモリセルＭＣのリセット動作時におけるメモリセルＭＣへの印加電圧をＶｒｅｓｅｔとすると、リセット直前（点Ａ）の状態に関して、以下の式が成り立つ。
【００４７】
［数２]
ＩｒｅｓｅｔＲＬ＋ｆ−１（Ｉｒｅｓｅｔ）＝Ｖｒｅｓｅｔ
【００４８】
上記［数２］の左辺第一項は、メモリセルＭＣに電流Ｉｒｅｓｅｔが流れるときに可変抵抗素子ＶＲにかかる電圧を表し、左辺第二項がダイオードＤＩにかかる電圧を表している。
【００４９】
一方、ダイオードＤＩの寄生抵抗が大きい場合、リセット動作完了直後にメモリセルＭＣに流れる電流は、電流−電圧特性２３に沿って、点Ａで示す電流から、点Ｂに示す電流（Ｉｆ）に変化する。このときの電流をＩｆとすると、印加電圧Ｖｒｅｓｅｔは変化しないので、以下の式が成り立つ。
【００５０】
[数３]
ＩｆＲＨ＋ｆ−１（Ｉｆ）＝Ｖｒｅｓｅｔ
【００５１】
従って、リセット直後に可変抵抗素子ＶＲに加わる電圧ＩｆＲＨは、以下の式で与えられる。
【００５２】
[数４]
ＩｆＲＨ＝ＩｒｅｓｅｔＲＬ＋ｆ−１（Ｉｒｅｓｅｔ）−ｆ−１（Ｉｆ）
【００５３】
ここで、もしＩｆＲＨが、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へ遷移する電圧ＶＨ→Ｌ（Ｃ点）を超えることがあると、リセット操作をしたにも拘らず再び低抵抗状態に戻る事態（誤再セット）が発生し、メモリセルが所望の動作をしない現象が発生する。この現象を防止し、動作マージンを十分に確保するためには、上記[数３]から明らかなように、ｆ−１（Ｉｒｅｓｅｔ）−ｆ−１（Ｉｆ）が小さい、即ち、ｆ−１の勾配が緩いほど良い。ｆ−１はダイオードの順方向電流−電圧特性ｆの逆関数なので、この条件は、ダイオードのＩｒｅｓｅｔに達するまでの順方向電流−電圧特性が急峻なほど望ましい、と言い換えることができる。
【００５４】
つまり、図２におけるダイオードの電流−電圧特性を、グラフ２３からグラフ２４の状態にして、リセット直後は点Ｂ’に移行するようにすれば動作マージンを広げることが可能になる。
【００５５】
ダイオードＤＩの寄生抵抗は、ダイオードＤＩを構成する半導体材料自体が持つ抵抗と、ダイオードＤＩと電極界面のショットキー障壁に起因する抵抗に分けることが出来る。この内、前者についてはダイオードＤＩの電流方向の膜厚、とりわけｎ−型層Ｄ２の膜厚を小さくすることが有効であるが、ｎ−型層Ｄ２の膜厚を減少させることは、逆方向リーク電流が増加することを意味する。逆方向リーク電流が増加することは、セット時動作の非選択メモリの誤セット防止、消費電力の抑制の観点で課題が残ることになる。
【００５６】
一方、後者、すなわち電極界面におけるショットキー障壁に起因する抵抗は、ショットキー障壁の高さを小さくし、且つ障壁の厚さを薄くすることで低減できる。ショットキー障壁の厚さはｐ＋型層Ｄ１およびｎ＋型層Ｄ３の不純物濃度を大きくすることによって薄くすることが可能であるが、ショットキー障壁の高さは、ｐ＋型層Ｄ１およびｎ＋型層Ｄ３と接触する金属電極の材料の仕事関数と、ｐ＋型層Ｄ１、ｎ＋型層Ｄ３の材料の仕事関数との差となる。それぞれの電極ＥＬ２、ＥＬ３には、なるべく仕事関数差が小さくなる材料を用いることが望ましい。しかし、上述のように、電極ＥＬ２、ＥＬ３はバリアメタルとしての機能も備えることに加え、プロセス上の要求から、単純にできるだけ仕事関数の小さい材料を選択すればよいという訳でもない。
【００５７】
デバイスシミュレータを用いた、本実施の形態のダイオードＤＩの電流−電圧特性の計算結果を図１１に示す。ダイオードＤＩは２２ｎｍ×２２ｎｍの断面を持ち、ｐ＋型層Ｄ１はＳｉ０．８５Ｇｅ０．１５で構成し、その厚さを２５ｎｍとし、その不純物濃度を１×１０２０ｃｍ−３に設定した。また、ｎ−型層Ｄ２はシリコン（Ｓｉ）で構成し、その厚さを５０ｎｍとし、その不純物濃度を１×１０１７ｃｍ−３に設定した。更に、ｎ＋型層Ｄ３はシリコン（Ｓｉ）で構成し、その厚さを２５ｎｍ、その不純物濃度を１×１０２０ｃｍ−３に設定した。また、電極ＥＬ２の仕事関数は４．７ｅＶとし、ｐ＋型層Ｄ１と電極ＥＬ２との界面に正孔に対するショットキー障壁が形成される条件に設定した。一方、電極ＥＬ３とｎ＋型層Ｄ３の界面はオーミック接合として計算を行った。
【００５８】
図１１より、本実施の形態で示したダイオードＤＩの構成では、ダイオードをシリコンのみで構成した場合に比べ、リセット電流として必要な１μＡ（１×１０−６Ａ）に達するときの電流−電圧特性（傾き）が急峻になっていることがわかる。一方、印加電圧が負の値である場合の逆方向リーク電流は、シリコンのみで構成した場合とほぼ同じになっていることがわかる。なお、本実施の形態では、ｐ＋型層Ｄ１の全体をＳｉ１−ｘＧｅｘ（０＜ｘ≦１）で形成することなく、電極ＥＬ２との界面に接する一部分のみをＳｉ１−ｘＧｅｘ（０＜ｘ≦１）で形成することでも、同様の効果を得ることが出来る。
【００５９】
［製造方法］
次に、図１２Ａ〜１２Ｇを参照して、第１の実施形態に係わる記憶装置の１つの製造方法を説明する。図１２Ａ〜図１２Ｅは、図２のＩ−Ｉ´方向の断面からみた説明図であり、図１２Ｆ、図１２Ｇは、Ｉ−Ｉ´方向とは垂直方向の断面から見た説明図である。まず、図１２Ａに示すように、厚さ７２０μｍのシリコン基板１０１の片面に、各種ＣＭＯＳ回路等を含むＣＭＯＳ回路層１０２を形成し、このＣＭＯＳ回路層１０２上に、順次、絶縁膜１０３、複合膜１０４、窒化チタン膜１０５、ｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、ｐ＋型半導体領域１０８、窒化チタン膜１０９、抵抗変化材料膜１１０、窒化チタン膜１１１、絶縁膜１１２を形成する。
【００６０】
ＣＭＯＳ回路層１１２は、通常のＣＭＯＳプロセスを用いて形成される。ＣＭＯＳ回路層１０２は、図示しない周辺回路等に含まれるＭＯＳＦＥＴ、及びこれら周辺回路等に各種電圧や信号を供給するための多層配線に加えて、メモリセルアレイへの接続のための配線部等を含んでいる。
絶縁膜１０３は、このＣＭＯＳ回路層１０２上に、ＴＥＯＳを主原料とするＣＶＤ法を実行してシリコン酸化膜（ＳｉＯ２）を膜厚３００ｎｍ程度堆積させることにより形成される。
【００６１】
複合膜１０４は、絶縁膜１０３上に形成される膜厚１０ｎｍの窒化チタン（ＴｉＮ）の層と膜厚５０ｎｍのタングステン（Ｗ）の層との積層構造からなり、スパッタリング法により成膜される。
【００６２】
窒化チタン膜１０５は、複合膜１０４上に、膜厚１０ｎｍの窒化チタン（ＴｉＮ）をスパッタリング法により成膜することにより形成される。この窒化チタン膜１０５はダイオードＤＩを構成するｎ＋型層Ｄ３への不要な不純物の拡散を抑制するバリアメタルとして機能する。
【００６３】
ｎ＋型半導体領域１０６は、窒化チタン膜１０５上に、膜厚１０ｎｍのアモルファスシリコンを成膜した後、加速電圧１ｋｅＶでヒ素（Ａｓ）のイオン注入を行うことにより形成される。ｎ＋型半導体領域１０６は、ヒ素（Ａｓ）を１０２０ｃｍ−３程度の不純物濃度となるよう注入して形成されるｎ＋型シリコン層であり、前述したダイオードＤＩのｎ＋型層Ｄ３として機能する。
【００６４】
このｎ＋型半導体領域１０６の上に、ｎ−型半導体領域１０７が形成される。ｎ−型半導体領域１０７は、次のようにして形成される。まず、膜厚８０ｎｍのアモルファスシリコンを成膜した後、モノシラン（ＳｉＨ４）とモノゲルマン（ＧｅＨ４）を主原料とした減圧ＣＶＤ法により、膜厚１０ｎｍのアモルファスシリコン−ゲルマニウム混合物（ａ−Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））からなる膜を成膜する。その後、この膜に対し、加速電圧７５ｋｅＶでヒ素（Ａｓ）のイオン注入を行う。これにより、ヒ素（Ａｓ）を平均して１０１７ｃｍ−３程度含む膜厚９０ｎｍのｎ−型半導体領域１０７が形成される。このｎ−型半導体領域１０７は、前述したダイオードＤＩのｎ−型層Ｄ２として機能する。
【００６５】
このｎ−型半導体領域１０７の上に、ｐ＋型半導体領域１０８が形成される。ｐ＋型半導体領域１０８は、ｎ−型半導体領域１０７に対し、加速電圧１ｋｅＶでホウ素（Ｂ）のイオン注入を行うことにより、ｎ−型半導体領域１０７の上部を、ｐ＋型の半導体領域に変えることにより形成される。ｐ＋型半導体領域１０８は、例えば、ホウ素（Ｂ）を１０２０ｃｍ−３程度含む、膜厚１０ｎｍの領域とすることができる。ｐ＋型半導体領域１０８は、前述したダイオードＤＩのｐ＋型層Ｄ１として機能する。
【００６６】
上記で示したｎ＋半導体領域１０６、ｎ−半導体領域１０７、ｐ＋型半導体領域１０８の最終構造における膜厚は、後の熱工程により、上述した膜厚から変化したものとなる。具体的には、アモルファスシリコンおよびアモルファスシリコン−ゲルマニウム混合物Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）の結晶化と不純物の活性化を目的とした高温処理において、不純物の拡散が引き起こされるため、全ての製造工程を経た最終段階では、ｎ＋型半導体領域１０６及びｐ＋型半導体領域１０８の膜厚は初期値より２０ｎｍ程度増加し、一方ｎ−型半導体領域１０７の膜厚が４０ｎｍ程度減少する。上述の膜厚は、これらの効果を予め考慮して設定したものである。
【００６７】
このｐ＋型半導体領域１０８の上に、順に、膜厚１０ｎｍの窒化チタン膜１０９、膜厚１０ｎｍのＺｎＭｎ２Ｏ４からなる抵抗変化材料膜１１０、及び膜厚１０ｎｍの窒化チタン膜１１１を連続してスパッタリング法により成膜する。窒化チタン膜１０９、１１１は可変抵抗素子ＶＲの電極となると共に、バリアメタルとして機能する。続いて、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコンからなる膜厚１５０ｎｍの絶縁膜１１２が形成される。
【００６８】
次いで、図１２Ｂに示すように、複合膜１０４、窒化チタン膜１０５、ｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、ｐ＋型半導体領域１０８、窒化チタン膜１０９、抵抗変化材料膜１１０、窒化チタン膜１１１、絶縁膜１１２のパターニングを行う。最初に、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチングにより絶縁膜１１２をパターニングする。ここでレジストを剥離処理した後に、形成されたシリコン酸化膜パターンをエッチングマスクとして、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、窒化チタン膜１１０、１０９、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６、窒化チタン膜１０５が順次パターニングされる。そして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、複合膜１０４をパターニングする。
【００６９】
次いで、図１２Ｃに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコン（ＳｉＯ２）らなる絶縁膜１１５を形成する。次に、図１２Ｄに示すように、ＣＭＰ法により、窒化チタン膜１１１をストッパとして絶縁膜１１２及び絶縁膜１１５の平坦化を行う。そして、図１２Ｅに示すように、膜厚１０ｎｍの窒化チタン（ＴｉＮ）と膜厚５０ｎｍのタングステン（Ｗ）を積層させてなる複合膜１１６をスパッタリング法により成膜する。そして、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコンからなる絶縁膜１１７を形成する。
【００７０】
次いで、図１２Ｆに示すように、各層をＩ−Ｉ´方向とは垂直方向に沿った各層の加工を実行する。すなわち、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとして、ＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチングによりシリコン酸化膜１１７をパターニングする。
【００７１】
レジストを剥離処理した後、絶縁膜１１７において形成されたシリコン酸化膜のパターンをエッチングマスクとして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、複合膜１１６をパターニングする。
【００７２】
引き続き、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、窒化チタン膜１１１、抵抗変化材料膜１１０、窒化チタン膜１０９、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６、窒化チタン膜１０５を、Ｉ−Ｉ´方向に沿って順次パターニングし、メモリセルＭＣを形成する。なお、この工程では、ｎ＋型半導体領域１０６や窒化チタン膜１０５は相互に完全にエッチングにより離間していなくても構わない。
【００７３】
次に、図１２Ｇに示すように、回転塗布可能な酸化シリコン膜を用いて、メモリセルＭＣの間の溝を埋め込みながらウエハ全面に酸化シリコンからなる絶縁膜１１８を形成する。続いて、図示は省略するが、ＣＭＯＳ回路層１２のＣＭＯＳ回路、複合膜１０４、１１６の接続部の形成を行った後、最後に、８００℃５秒の熱処理を行い、アモルファスシリコンとアモルファスシリコン−ゲルマニウム混合物の結晶化と不純物の活性化を一括で行う。その後、いわゆるパッシベーション膜の形成を行う。入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、実施の形態の記憶装置が完成する。
【００７４】
なお、メモリセル部を多層構造とする場合（図６）には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。以上、本実施の形態の一清蔵方法を説明したが、上記の工程において、ｎ型不純物としてヒ素（Ａｓ）を用いたが、リン（Ｐ）を用いても構わない。また、イオン注入で用いる注入原子を入れ替えることにより、異なる積層構造のダイオードを形成することが可能である。
【００７５】
また、上記の例では、ダイオードＤＩの形成に、ドーピング無しのＣＶＤ成膜により形成したシリコン膜に不純物原子をイオン注入する方法を用いたが、ドーピングしたＣＶＤ成膜を用いてダイオードを形成することも可能である。この場合、ヒ素（Ａｓ）のドーピングにはＡｓＨ３ガスの添加を、リン（Ｐ）のドーピングにはＰＨ３ガスの添加を、ホウ素（Ｂ）のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。
【００７６】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【符号の説明】
【００７７】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェイス、  ７・・・ステートマシン、  ９・・・パルスジェネレータ、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・金属電極。
【図１】
2010199181.tif 000003
【図２】
2010199181.tif 000004
【図３】
2010199181.tif 000005
【図４】
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【図５】
2010199181.tif 000007
【図６】
2010199181.tif 000008
【図７】
2010199181.tif 000009
【図８】
2010199181.tif 000010
【図９】
2010199181.tif 000011
【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
2010199181.tif 000015
【図１２Ｃ】
2010199181.tif 000016
【図１２Ｄ】
2010199181.tif 000017
【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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