(57)【要約】【課題】ビット線のイコライズトランジスタに高耐圧のトランジスタを用いずに高速にイコライズする半導体装置を提供する。【解決手段】第１及び第２のビット線と、第１のビット線に一端が接続され第２のビット線に他端が接続されたトランジスタと、上記トランジスタに第１の基板バイアス電圧又は第２の基板バイアス電圧を供給する基板バイアス制御回路と、を備える。上記トランジスタの基板バイアス電位を制御することにより高速にイコライズし、かつ、待機時及び活性化時のリーク電流増加を防ぐ。【選択図】図２
2010287272.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のビット線と、
前記第１のビット線に一端が接続され、前記第２のビット線に他端が接続されたトランジスタと、
前記トランジスタに第１の基板バイアス電圧と第２の基板バイアス電圧とのいずれか一方を基板バイアス電圧として供給する基板バイアス制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記基板バイアス制御回路は、前記第１の基板バイアス電圧を前記トランジスタに供給し前記トランジスタのしきい値電圧を第１のしきい値電圧とし、前記第２の基板バイアス電圧を前記トランジスタに供給し前記トランジスタのしきい値電圧を第２のしきい値電圧とし、前記第１のしきい値電圧の絶対値が前記第２のしきい値電圧の絶対値よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トランジスタの制御端子には、前記第１のビット線と第２のビット線とのイコライズ動作を制御する信号である第１の制御信号が供給され、
前記基板バイアス制御回路は、前記第１の制御信号の活性化に先立って、前記トランジスタに供給する前記基板バイアス電圧を前記第１の基板バイアス電圧から前記第２の基板バイアス電圧に切り換えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板バイアス制御回路は、前記第１のビット線の電位と前記第２のビット線の電位とが略等しくなった後に前記トランジスタに供給する前記基板バイアス電圧を前記第２の基板バイアス電圧から前記第１の基板バイアス電圧に切り換えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基板バイアス制御回路は、遅延回路を備え、前記基板バイアス電圧を前記第１の基板バイアス電圧から前記第２の基板バイアス電圧に切り換えた後、前記遅延回路の遅延時間に基づく所定の期間経過後に前記基板バイアス電圧を前記第２の基板バイアス電圧から前記第１の基板バイアス電圧に切り換えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記基板バイアス制御回路は、前記基板バイアス電圧を前記第１の基板バイアス電圧から前記第２の基板バイアス電圧に切り換えた後に入力される所定のコマンドに応じて、前記基板バイアス電圧を前記第２の基板バイアス電圧から前記第１の基板バイアス電圧に切り換えることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記基板バイアス制御回路は、
前記トランジスタに前記第１の基板バイアス電圧を供給するか前記第２の基板バイアス電圧を供給するかを制御する信号である基板バイアス選択信号を発生する切り換え制御部と、
前記第１の基板バイアス電圧の基準となる第１の基準電圧信号と、前記第２の基板バイアス電圧の基準となる第２基準電圧信号と、を受け、前記基板バイアス選択信号に基づいて前記第１の基準電圧信号又は第２の基準電圧信号のいずれか一方を制御電圧信号として出力する基準電圧切り換え部と、
前記制御電圧信号に基づいて、前記第１の基板バイアス電圧と前記第２の基板バイアス電圧とのいずれか一方を前記基板バイアス電圧として前記トランジスタに供給するバックバイアス発生部と、
を備えていることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記バックバイアス発生部は、前記制御電圧信号と前記基板バイアス電圧との電位を比較する比較回路と、
前記比較回路の比較結果によって動作が制御されるリングオシレータと、
前記リングオシレータの生成したクロックに基づいて、前記基板バイアス電圧を生成するチャージポンプ回路と、
を備えることを特徴とする請求項７記載の半導体装置。
【請求項９】
コマンド信号をデコードするコマンドデコード回路を備え、
前記コマンドデコード回路は、前記第１のビット線と第２のビット線とのプリチャージを指示するコマンドであるプリチャージコマンドの入力に応じて前記基板バイアス制御回路の動作を制御する信号であるイコライズ用プリチャージ信号を活性化し、前記基板バイアス制御回路は、前記イコライズ用プリチャージ信号の活性化に応じて前記トランジスタに供給する前記基板バイアス電圧を前記第１の基板バイアス電圧から前記第２の基板バイアス電圧に切り換えることを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記コマンドデコード回路は、前記プリチャージコマンドが与えられたときに、前記イコライズ用プリチャージ信号の活性化に遅延してプリチャージ信号を活性化する遅延回路を備え、前記トランジスタのゲートには、前記プリチャージ信号が第１の制御信号として与えられることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記プリチャージ信号が活性化されたときに前記第１のビット線及び第２のビット線をプリチャージするプリチャージ回路をさらに備えていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２のビット線には、第１のビット線と第２のビット線との電位差を増幅するセンスアンプがさらに接続されていることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
【請求項１３】
前記トランジスタと同一導電型のトランジスタで前記センスアンプに用いられるトランジスタは、前記トランジスタと同一の半導体基板上に設けられ、かつ、前記トランジスタが形成されたウェルと異なるウェル上に形成されていることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１及び第２のビット線と交差する方向に設けられた複数のワード線と、
前記第１及び第２のビット線と前記複数のワード線の交点に対応して複数のメモリセルが設けられていることを特徴とする請求項１乃至１３いずれか１項記載の半導体装置。
【請求項１５】
前記トランジスタが、Ｎ型の導電型のトランジスタであり、前記第１の基準バイアス電圧が前記第２の基準バイアス電圧よりも高いことを特徴とする請求項１乃至１４いずれか１項記載の半導体装置。
【請求項１６】
前記トランジスタが、Ｐ型の導電型のトランジスタであり、前記第２の基板バイアス電圧が前記第１の基準バイアス電圧よりも高いことを特徴とする請求項１乃至１４いずれか１項記載の半導体装置。
【請求項１７】
第１のセンス線と第２のセンス線との電位差を増幅するセンスアンプと、
前記第１のセンス線にソースドレインの一方が接続され、前記第２のセンス線にソースドレインの他方が接続され、制御端子に前記第１のセンス線と前記第２のセンス線とのイコライズ動作を制御する信号であるイコライズ信号が供給されたイコライズトランジスタと、
前記イコライズトランジスタに第１の基板バイアス電圧と第２の基板バイアス電圧のいずれか一方を基板バイアス電圧として供給する基板バイアス制御回路であって、
前記イコライズ信号の活性化に先立って前記イコライズトランジスタに前記第２の基板バイアス電圧を供給し、前記第１のセンス線の電位と前記第２のセンス線との電位とが略等しくなった後に前記イコライズトランジスタに前記第１の基板バイアス電圧を供給する基板バイアス制御回路と、
を備えることを特徴とする半導体装置。
【請求項１８】
前記基板バイアス制御回路は、前記第１の基板バイアス電圧を前記イコライズトランジスタに供給して前記イコライズトランジスタのしきい値電圧を第１のしきい値電圧とし、前記第２の基板バイアス電圧を前記トランジスタに供給して前記イコライズトランジスタのしきい値電圧を第２のしきい値電圧とし、前記第１のしきい値電圧の絶対値が前記第２のしきい値電圧の絶対値よりも大きいことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記イコライズ信号を非活性化し、前記イコライズトランジスタに第１の基板バイアスを供給してから前記センスアンプを活性化させること
を特徴とする請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、ビット線のイコライズトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置のビット線には、イコライズ回路が用いられる。特にＤＲＡＭ（ダイナミックランダムアクセスメモリ）等において、データの読み出し対象となるビット線の電位とその比較基準となるビット線の電位を差動型のセンスアンプにより増幅して読み出したり、リフレッシュしたりする場合は、メモリセルからデータをビット線に読み出す前に、ビット線間の電位差がないようにイコライズする必要がある。
【０００３】
特許文献１の図１とその説明には、イコライズトランジスタ１３のゲート制御信号として、レベル変換回路１６にて外部印加電源電圧よりも高い電圧にレベル変換された信号φＥＱＬを用いることにより高速にイコライズをすることが記載されている。
【０００４】
また、特許文献２には、ＤＲＡＭ、ＳＲＡＭなど、ＮＭＯＳトランジスタを含む半導体装置において、活性状態とスタンバイ状態とでＮＭＯＳトランジスタの基板バイアスを変化させ、しきい値を変化させることによりスタンバイにおける消費電力を低減し、活性状態における動作速度を向上させることができると記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１３０１７５号公報
【特許文献２】特開平６−８９５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。半導体記憶装置において、センスアンプ列を削減してチップサイズを縮小しようとした場合、１本のビット線に接続するメモリセルの数が増加する。その結果、ビット線の時定数が増加し、プリチャージ時間が増大する。
【０００７】
上記特許文献１に記載されているようにイコライズ回路の制御信号として、外部印加電源電圧よりも高い電圧レベル（昇圧レベル）に電圧レベルが変換された信号を用いた場合、イコライズトランジスタの駆動能力を増大でき、プリチャージ時間を短縮することができる。しかし、その場合は、イコライズトランジスタのゲート電圧に高電圧が印加されるため、イコライズトランジスタのゲート絶縁膜を厚膜化して、ゲート耐圧を増加しなければならない。また、イコライズ回路の制御信号として高電圧の信号を使用するため、イコライズ回路の消費電力が増加するという問題もある。
【０００８】
また、特許文献２は、活性状態かスタンバイ状態かによって、ＮＭＯＳトランジスタの基板バイアスを制御することが記載されているが、イコライズトランジスタを対象とするものではない。
【課題を解決するための手段】
【０００９】
本発明の１つの側面による半導体装置は、第１及び第２のビット線と、前記第１のビット線に一端が接続され前記第２のビット線に他端が接続されたトランジスタと、前記トランジスタに第１の基板バイアス電圧と第２の基板バイアス電圧とのいずれか一方を基板バイアス電圧として供給する基板バイアス制御回路と、を備える。
【００１０】
また、本発明の他の側面による半導体装置は、第１のセンス線と第２のセンス線との電位差を増幅するセンスアンプと、前記第１のセンス線にソースドレインの一方が接続され、前記第２のセンス線にソースドレインの他方が接続され、制御端子に前記第１のセンス線と前記第２のセンス線とのイコライズ動作を制御する信号であるイコライズ信号が供給されたイコライズトランジスタと、前記イコライズトランジスタに第１の基板バイアス電圧と第２の基板バイアス電圧のいずれか一方を基板バイアス電圧として供給する基板バイアス制御回路であって、前記イコライズ信号の活性化に先立って前記イコライズトランジスタに前記第２の基板バイアス電圧を供給し、前記第１のセンス線の電位と前記第２のセンス線との電位とが略等しくなった後に前記イコライズトランジスタに前記第１の基板バイアス電圧を供給する基板バイアス制御回路と、を備える。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ビット線間を接続するトランジスタに第１の基板バイアス電位、第２の基板バイアス電位を与えるようにしたので、上記トランジスタに高耐圧のトランジスタを用いなくとも、ビット線間を高速にイコライズし、かつ、ビット線間のリーク電流を防ぐことができ、イコライズ後の動作に悪影響を与えることがない。
【００１２】
また、本発明の半導体装置によれば、高耐圧トランジスタを用いなくともセンス線間を高速にイコライズし、かつ、イコライズ後のセンス線間のリーク電流を防ぐことにより、イコライズ後の増幅動作に悪影響を与えることがない。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例による半導体記憶装置のブロック図である。
【図２】一実施例による半導体記憶装置のセンスアンプ周辺のブロック図である。
【図３】一実施例におけるセンスアンプ周辺の回路図である。
【図４】一実施例における基板バイアス制御回路のブロック図である。
【図５】一実施例による半導体装置の波形図である。
【図６】本発明の他の実施例による半導体記憶装置のブロック図である。
【図７】他の実施例における基板バイアス制御回路のブロック図である。
【図８】他の実施例による半導体装置の波形図である。
【発明を実施するための形態】
【００１４】
本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１５】
本発明の一実施形態によれば、ビット線間に設けたトランジスタ２１に浅い第２の基板バイアス電圧ＶＢ２を与えてトランジスタ２１のしきい値の絶対値を下げることができるので、高速にイコライズできる。また、イコライズが終わった後は、トランジスタ２１により深い第１の基板バイアス電圧ＶＢ１を与えてしきい値の絶対値を上げることができるので、ビット線間のリーク電流を防ぎ、イコライズ後の動作に悪影響を与えることがない。さらに、基板バイアス電圧によりしきい値の制御を動的に行うことで、ゲートに高電圧を印加しなくともトランジスタ２１のオン抵抗を小さくすることができるので、トランジスタ２１に高耐圧トランジスタを用いる必要もない。このような構成とすることで、イコライズ回路の制御信号に昇圧レベルの信号を用いずにプリチャージ時間を短縮することができると共に、待機時及び活性化時のリーク電流増加も抑制することができる。
【００１６】
また、本発明は、半導体記憶装置以外にも、第１のセンス線と第２のセンス線との電位差を増幅するセンスアンプを用いたセンス線間のイコライズトランジスタを用いた半導体装置にも適用することができ、イコライズトランジスタに高耐圧のトランジスタを用いずとも、高速にイコライズし、イコライズ後のセンス線間のリーク電流を防ぐことができる。以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、実施例１の半導体記憶装置１のブロック図である。実施例１による半導体記憶装置１は、コマンド信号入力端子ＣＭＤから入力されるコマンドをクロック信号入力端子ＣＬＫから入力されるクロック信号に同期してデコードし、半導体記憶装置１全体の動作を制御するコマンドデコード回路１７と、メモリセルアレイ１１とその周辺回路からなるバンク領域１０と、ビット線イコライズ用に設けられるトランジスタに与える基板バイアス電圧を制御する基板バイアス制御回路１６と、を備える。バンク領域１０は、メモリセルアレイ１１の他、メモリセルアレイ１１のロウアドレスを指定するロウデコーダ１２と、複数のセンスアンプＳＡ等が配置されたセンスアンプ列１４と、ビット線間のイコライズを制御するイコライズ制御回路１３と、を備える。
【００１８】
コマンドデコード回路１７は、クロック信号入力端子ＣＬＫから入力されるクロック信号に同期して、コマンド信号入力端子から入力されるコマンドを受け、入力されたコマンドに応じた内部コマンド信号を生成する。
【００１９】
メモリセルアレイ１１は、複数のワード線（ＷＬ）と複数のビット線（ＢＬＴ、ＢＬＢ等）とを備えると共に、それぞれのビット線とワード線との交点に対応して設けられたメモリセル１５を備える。さらに、メモリセルアレイ１１の間には、それぞれが一対のビット線に接続された複数のセンスアンプＳＡ等がセンスアンプ列１４として配置されている。
【００２０】
コマンドデコード回路１７からイコライズ用プリチャージ信号ＰＲＥ−ＥＱが基板バイアス制御回路１６に接続されている。また、コマンドデコード回路１７から遅延回路Ｄｅｌａｙを介してプリチャージ信号ＰＲＥＴがロウデコーダ１２とイコライズ制御回路１３に接続されている。
【００２１】
コマンドデコード回路１７は、外部から入力されるアクティブコマンド（ＡＣＴコマンド）及びプリチャージコマンド（ＰＲＥコマンド）に応じたアクト信号ＡＣＴをロウデコーダ１２に供給する。また、コマンドデコード回路１７は、外部から入力されるアクティブコマンド及びプリチャージコマンドに応じたプリチャージ信号ＰＲＥＴを、遅延回路Ｄｅｌａｙを介してロウデコーダ１２及びイコライズ制御回路１３に供給する。さらに、コマンドデコード回路１７は、外部から入力されるアクティブコマンド及びプリチャージコマンドに応じたイコライズ用プリチャージ信号ＰＲＥ−ＥＱを基板バイアス制御回路１６に供給する。
【００２２】
基板バイアス制御回路１６は、ビット線イコライズ用に設けられるトランジスタに与える基板バイアス電圧Ｖｂｂｃを制御する回路で、コマンドデコード回路１７から与えられるイコライズ用プリチャージ信号ＰＲＥ−ＥＱに応答して、ビット線イコライズ用のトランジスタに基板バイアス電圧Ｖｂｂｃを供給する。
【００２３】
図２は、バンク領域１０中のセンスアンプＳＡ周辺のより詳細なブロック図である。センスアンプＳＡ近傍には、ビット線イコライズ用のトランジスタ２１とビット線のプリチャージ回路２２が配置されている。センスアンプＳＡには、対となる２本のビット線ＢＬＴとＢＬＢが接続される。対となるビット線ＢＬＴとＢＬＢは、それぞれ複数のメモリセル１５に接続される。
【００２４】
ビット線イコライズ用のトランジスタ２１は、Ｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であり、上記対となるビット線ＢＬＴとＢＬＢの間に配置され、ソースドレインの一方がビット線ＢＬＴに、他方がビット線ＢＬＢに接続されている。また、トランジスタ２１のゲート（制御端子）には、イコライズ制御回路１３からプリチャージ信号ＰＲＥＴがイコライズ信号として供給されている。さらに、イコライズ用のトランジスタ２１のバックゲートには、基板バイアス制御回路１６が出力する基板バイアス電圧Ｖｂｂｃが供給される。このビット線イコライズ用のトランジスタ２１は、プリチャージ信号ＰＲＥＴが活性状態であるハイレベルを取る場合に導通状態となり、ビット線対（ＢＬＴ、ＢＬＢ）の電位をイコライズする。プリチャージ回路２２は、ビット線対（ＢＬＴ、ＢＬＢ）に所定のプリチャージ電位を供給する回路である。プリチャージ回路２２には、イコライズ制御回路１３から反転プリチャージ信号ＰＲＥＢが供給される。イコライズ制御回路１３は、プリチャージ信号ＰＲＥＴから反転プリチャージ信号ＰＲＥＢを生成する。また、センスアンプＳＡは、ビット線対（ＢＬＴ、ＢＬＢ）の電位差を増幅する回路である。
【００２５】
図３は、センスアンプＳＡとプリチャージ回路２２の内部回路の構成まで示したセンスアンプ周辺部のより詳細な回路図である。この図３に示すセンスアンプＳＡと、ビット線イコライズ用のトランジスタ２１と、プリチャージ回路２２とは、図１のセンスアンプ列１４に配置されても良い。センスアンプＳＡは、センスアンプの動作時に与えられる高電位電源ＳＡＰと低電位電源ＳＡＮの間にクロス接続された２個のＣＭＯＳインバータにより構成される。ＰＭＯＳトランジスタ３１とＭＭＯＳトランジスタ３３で構成される第１のＣＭＯＳインバータは、入力端子がビット線ＢＬＴに接続され、出力端子がビット線ＢＬＢに接続されている。また、ＰＭＯＳトランジスタ３２とＭＭＯＳトランジスタ３４で構成される第２のＣＭＯＳインバータは、入力端子がビット線ＢＬＢに接続され、出力端子がビット線ＢＬＴに接続されている。トランジスタ２１によりビット線対ＢＬＴ、ＢＬＢがイコライズされた後、センスアンプＳＡに電源ＳＡＰ、ＳＡＮが供給され、ビット線対ＢＬＴ、ＢＬＢに電位差が生じるとこの２つのインバータにより、電位差が増幅される。
【００２６】
なお、このセンスアンプＳＡを構成するＰＭＯＳトランジスタ３１、３２には、基板電位としてＶＰＰが供給され、ＮＭＯＳトランジスタ３３、３４には、基板電位としてＶＢＢが供給される。このＮＭＯＳトランジスタ３３、３４とイコライズ用のトランジスタ２１は、共に共通のビット線対（ＢＬＴ、ＢＬＢ）に接続され、イコライズ用のトランジスタ２１は、センスアンプＳＡの近傍に配置されるが、イコライズ用のトランジスタ２１には、センスアンプＳＡのＮＭＯＳトランジスタ３３、３４とは異なる基板バイアス電圧を供給する必要があるので、センスアンプＳＡを構成するＮＭＯＳトランジスタ３３、３４を形成するＰウェルと、イコライズ用のトランジスタ２１を形成するＰウェルとは、分離して設けられ、それぞれ基板バイアス電圧を独立してＰウェルに印加することができるように構成されている。
【００２７】
プリチャージ回路２２は、ＰＭＯＳトランジスタ３５と３６により構成され、ＰＭＯＳトランジスタ３５のソースドレインの一端がビット線ＢＬＴに他端がプリチャージ用電源ＶＢＬＴに接続され、ＰＭＯＳトランジスタ３６のソースドレインの一端がビット線ＢＬＢに他端がプリチャージ用電源ＶＢＬＴに接続される。ＰＭＯＳトランジスタ３５と３６のバックゲートには、それぞれ、センスアンプを構成するＰＭＯＳトランジスタ３１、３２と同様に基板電位としてＶＰＰが供給される。
【００２８】
図４は、基板バイアス制御回路１６のブロック図である。イコライズ用のトランジスタ２１の基板電圧を生成する基板バイアス制御回路１６は、切り換え制御部４１と、基準電圧切り換え部４２と、バックバイアス発生部４３と、を備えている。
【００２９】
切り換え制御部４１は、イコライズ用プリチャージ信号ＰＲＥ−ＥＱを入力し、ビット線イコライズ用のトランジスタ２１に第１の基板バイアス電圧ＶＢ１を供給するか第２の基板バイアス電圧ＶＢ２を供給するか動作を制御する信号である基板バイアス選択信号ｓｅｌｅｃｔを出力する。切り換え制御部４１は、例えば、図４に示すように、イコライズ用プリチャージ信号ＰＲＥ−ＥＱを入力し、入力信号に対して遅延した反転信号を出力する遅延回路（インバータ）４４と、イコライズ用プリチャージ信号ＰＲＥ−ＥＱとインバータ４４によって遅延して反転したイコライズ用プリチャージ信号ＰＲＥ−ＥＱとを入力するＡＮＤ回路４５によっても構成できる。図４の切り換え制御部４１の構成によれば、イコライズ用プリチャージ信号ＰＲＥ−ＥＱがロウレベルからハイレベルに立ちあがった後、一定期間、基板バイアス選択信号ｓｅｌｅｃｔにハイレベルを出力し、その以外のとき基板バイアス選択信号ｓｅｌｅｃｔは、ロウレベルを出力することになる。基板バイアス選択信号ｓｅｌｅｃｔがハイレベルを出力する一定期間は、インバータ４４の伝達遅延時間によって決まる。
【００３０】
基準電圧切り換え部４２は、第１の基板バイアス電圧ＶＢ１の基準となる第１の基準電圧信号ＶＢ１ＲＥＦと、第２の基板バイアス電圧ＶＢ２の基準となる第２基準電圧信号ＶＢ２ＲＥＦと、を入力し、基板バイアス選択信号ｓｅｌｅｃｔに基づいて、第１の基準電圧信号ＶＢ１ＲＥＦ又は、第２の基準電圧信号ＶＢ２ＲＥＦを選択して制御電圧信号ＶＲとして出力する。ここで、第１の基準電圧信号ＶＢ１ＲＥＦの電位は第２の基準電圧ＶＢ２ＲＥＦの電位よりも低い電位の信号である。
【００３１】
バックバイアス発生部４３は、制御電圧信号ＶＲに基づいて、ビット線イコライズ用のトランジスタ２１に供給する基板バイアス電圧Ｖｂｂｃを生成する回路である。バックバイアス発生部４３は、制御電圧信号ＶＲと基板バイアス電圧Ｖｂｂｃとの電圧を比較する電圧比較回路４６と、電圧比較回路４６の比較結果によって動作が制御されるリングオシレータ４７と、リングオシレータ４７の生成したクロックに基づいて、基板バイアス電圧Ｖｂｂｃを生成するチャージポンプ回路４８と、を備える。
【００３２】
電圧比較回路４６は、切り換え制御部４１が出力する制御電圧信号ＶＲと、高電位電源ＶＤＤと基板バイアス電圧Ｖｂｂｃとの間に直列接続された抵抗４９と抵抗５０により抵抗分割された電圧とを入力し、制御電圧信号ＶＲの電圧の方が高い場合には、リングオシレータ４７の発振を停止し、制御電圧信号ＶＲの電圧の方が低い場合は、リングオシレータ４７が発振するように制御する。
【００３３】
チャージポンプ回路４８は、波形整形用のインバータ５１、５２と、コンデンサ５３と、ダイオード５４と５５によって構成される。図４のチャージポンプ回路４８は、ダイオード５４と５５の向きから、負の電圧を発生させるチャージポンプ回路４８である。バックバイアス発生部４３は、全体として、基板バイアス電圧Ｖｂｂｃと高電位電源ＶＤＤとの間を抵抗４９と５０で抵抗分割した電圧が制御電圧信号ＶＲと同電位になるように、基板バイアス電圧Ｖｂｂｃの電圧値を制御する。
【００３４】
次に、図５の波形図を用いて実施例１における半導体記憶装置１の動作を説明する。時刻Ｔ０以前において、半導体記憶装置１は活性化状態（アクティブ状態）であるとする。時刻Ｔ０において、コマンドデコード回路１７が、外部から入力されたプリチャージコマンド（ＰＲＥ）をクロック端子ＣＬＫから入力したクロック信号に同期して取り込む。コマンドデコード回路１７がプリチャージコマンドを取り込んだことに応じて、アクト信号ＡＣＴが活性レベルのハイレベルから非活性レベルであるロウレベルに遷移し、イコライズ用プリチャージ信号ＰＲＥ−ＥＱが非活性レベルであるロウレベルから活性レベルであるハイレベルへ遷移する。
【００３５】
アクト信号ＡＣＴが非活性レベルとなったことに応じて、選択状態のハイレベルであった所定のワード線（ＷＬ）の電位が、非選択状態であるロウレベルへと遷移する。また、イコライズ用プリチャージ信号ＰＲＥ−ＥＱが活性レベルとなったことに応じて、基板バイアス制御回路１６の切り換え制御部４１が、選択信号ｓｅｌｅｃｔをロウレベルからハイレベルへ遷移させる。
【００３６】
選択信号ｓｅｌｅｃｔがハイレベルとなったことに応じて、基板バイアス制御回路１６中の基準電圧切り換え部４２は、バックバイアス発生部４３へ供給する制御電圧信号ＶＲを、ＶＢ１ＲＥＦから電位がより高い電圧ＶＢ２ＲＥＦへ切り換える。制御電圧信号ＶＲが、ＶＢ２ＲＥＦに切り替わったことに応じて、基板バイアス制御回路１６中のバックバイアス発生部４３は、ビット線イコライズ用のトランジスタ２１の基板バイアス電圧Ｖｂｂｃを、深い（電圧が低い）基板バイアス電圧ＶＢ１からより浅い（電圧が高い）基板バイアス電圧であるＶＢ２に切り換える。
【００３７】
また、プリチャージ信号ＰＲＥＴは、コマンドデコード回路１７がプリチャージコマンドを取り込んでから遅延回路Ｄｅｌａｙにより所定の遅延時間経過後（図５では、時刻Ｔ１において）に、非活性レベルであるロウレベルから活性化レベルであるハイレベルへ遷移する。プリチャージ信号ＰＲＥＴが活性レベルとなるとビット線イコライズ用のトランジスタ２１が導通し、ビット線のイコライズが開始される。
【００３８】
時刻Ｔ２になると、基板バイアス制御回路１６に信号遅延用に設けられたインバータ回路４４の出力がロウレベルに反転し、それにつれてＡＮＤ回路４５の出力信号も反転し、選択信号ｓｅｌｅｃｔは、ハイレベルからロウレベルに遷移する。選択信号ｓｅｌｅｃｔがロウレベルに遷移したことに応じて、制御電圧信号ＶＲの電位は、ＶＢ２ＲＥＦからＶＢ１ＲＥＦに切り換わり、バックバイアス発生部４３が発生する基板バイアス電圧Ｖｂｂｃも浅い基板バイアス電圧ＶＢ２からより深い基板バイアス電圧ＶＢ１に切り換わる。
【００３９】
イコライズ用プリチャージ信号ＰＲＥ−ＥＱの活性化後に、選択信号ｓｅｌｅｃｔが再びロウレベルに遷移するタイミング（時刻Ｔ２のタイミング）は、少なくともビット線対のイコライズが完了した後であればよい。好ましくは、この切り替えのタイミング（ビット線イコライズ用のトランジスタ２１の基板バイアス電圧をより深い電圧に戻すタイミング。時刻Ｔ２のタイミング）は、ビット線のイコライズ完了からセンスアンプによるビット線対の電位差の増幅動作（後述）が完了するタイミングよりも前に設定する。これは、ビット線対のイコライズが完了する前に、選択信号ｓｅｌｅｃｔがハイレベルからロウレベルに遷移すると、ビット線イコライズ中にビット線イコライズ用のトランジスタ２１の基板バイアスが低下する（より深くなる）とビット線イコライズ用のトランジスタ２１の電流駆動能力が低下し、その結果、その後のビット線イコライズ時間が長くなるからである。また、センスアンプによる増幅動作完了後は、ビット線対の電位差，即ちビット線イコライズ用のトランジスタ２１のソースドレイン間電圧が大きくなり、ビット線イコライズトランジスタを介して流れるオフ電流が大きくなるため、半導体記憶装置１の消費電流が多くなるからである。
【００４０】
時刻Ｔ３において、コマンドデコード回路１７が、イコライズ用プリチャージ信号ＰＲＥ−ＥＱを活性レベルであるハイレベルから非活性レベルであるロウレベルへと遷移させる。また、イコライズ用プリチャージ信号ＰＲＥ−ＥＱの活性レベルから非活性レベルへの遷移から所定の遅延時間経過後（図５では時刻Ｔ４）、プリチャージ信号（ＰＲＥＴ）が、活性レベルであるハイレベルから非活性レベルであるロウレベルへと遷移する。
【００４１】
プリチャージ信号ＰＲＥＴの非活性状態への遷移に応じて、ビット線イコライズ用のトランジスタ２１が非導通状態となり、半導体記憶装置１が待機状態（アイドル状態となる）。
【００４２】
時刻Ｔ５において、コマンドデコード回路１７が、外部から入力されたアクティブコマンド（ＡＣＴ）をクロック（ＣＬＫ）に同期して取り込む。コマンドデコード回路１７がアクティブコマンドを取り込んだことに応じて、アクト信号ＡＣＴが非活性レベルのロウレベルから活性レベルあるハイレベルに遷移する。
【００４３】
アクト信号ＡＣＴが活性レベルのハイレベルとなったことに応じて、半導体記憶装置１がアクティブ状態となる。具体的には、外部から入力されたロウアドレスに対応するワード線（ＷＬ）の電位が、非選択状態のロウレベルから選択状態のハイレベルへと遷移する。そして、選択状態となったワード線に接続したメモリセルに保持されたデータ（電荷）がビット線対（ＢＬＴ／ＢＬＢ）に読み出され、ビット線対の電位差がセンスアンプによって増幅される。その後、外部から読み出しコマンド又は書き込みコマンドが入力されることで、半導体記憶装置１は所望の動作を行う（不図示）。所望の動作を終了した後に、再び外部からプリチャージコマンド（ＰＲＥ）が入力されると、図５に示した時刻Ｔ０に戻り、動作を繰り返す。
【実施例２】
【００４４】
図６は実施例２による半導体記憶装置のブロック図である。実施例２において、実施例１と同等である部分は同一の符号を付し、詳細な説明も省略する。実施例２では、実施例１と比較して、コマンドデコード回路１７から基板バイアス制御回路１６に、イコライズ用プリチャージ信号ＰＲＥ−ＥＱに加えて、アクト信号ＡＣＴも供給される点で異なる。その他の構成は実施例１と同一である。
【００４５】
図７は実施例２における基板バイアス制御回路１６のブロック図である。実施例２の基板バイアス制御回路１６は、実施例１の基板バイアス制御回路（図４）と切り換え制御部４１の構成が異なっている。切り換え制御部４１以外の基準電圧切り換え部４２とバックバイアス発生部４３の構成は実施例１と同様である。
【００４６】
実施例２の切り換え制御部４１は、イコライズ用プリチャージ信号ＰＲＥ−ＥＱに加えてアクト信号ＡＣＴが入力信号として接続されている。実施例２において、切り換え制御部４１は、イコライズ用プリチャージ信号ＰＲＥ−ＥＱがロウレベルからハイレベルに遷移すると選択信号ｓｅｌｅｃｔにハイレベルを出力し、基板バイアス電圧Ｖｂｂｃを浅い基板バイアス電圧ＶＢ２に切り替える。この基板バイアス電圧Ｖｂｂｃを浅い基板バイアス電圧ＶＢ２にする状態は、イコライズ用プリチャージ信号ＰＲＥ−ＥＱがロウレベルに戻った後も継続し、アクト信号ＡＣＴがハイレベルになるまで続く。アクト信号ＡＣＴがロウレベルからハイレベルになると、選択信号ｓｅｌｅｃｔがハイレベルからロウレベルに変化し、基板バイアス電圧Ｖｂｂｃを深い基板バイアス電圧ＶＢ１に切り換える。
【００４７】
このような機能を実現する切り換え制御部４１は、図７に一例として記載するように、例えば、切り換え制御部４１の回路構成をイコライズ用プリチャージ信号ＰＲＥ−ＥＱによりセットされ、アクト信号ＡＣＴによりリセットされるフリップフロップ回路（ＮＯＲ回路７１と７２）を設け、フリップフロップ回路の出力を選択信号ｓｅｌｅｃｔとすることにより実現できる。
【００４８】
図８は、実施例２の半導体装置１の波形図である。図８において、実施例１の波形図である図５と動作が同一である部分については、説明を省略し、図５と動作が相違する部分について説明する。
【００４９】
図８において、プリチャージコマンド（ＰＲＥ）を受けてイコライズ用プリチャージ信号ＰＲＥ−ＥＱ信号が立ち上がり、選択信号ｓｅｌｅｃｔが立ち上がり、ビット線イコライズ用のトランジスタ２１の基板バイアス電圧ＶｂｂｃがＶＢ１からＶＢ２に変化する点は実施例１と同一である。またアクト信号ＡＣＴの立ち下がりに応じて、ワード線ＷＬが非選択の状態となり、遅延されたプリチャージ信号ＰＲＥＴが立ち上がるとビット線のイコライズが開始される点も同一である。
【００５０】
しかし、実施例１と実施例２では、選択信号ｓｅｌｅｃｔが立ち下がって、ビット線イコライズ用のトランジスタ２１の基板バイアス電圧ＶｂｂｃがＶＢ２からＶＢ１に変化するタイミングが異なる。実施例２では、基板バイアス電圧Ｖｂｂｃが浅い基板バイアス電圧ＶＢ２である状態は、アクティブコマンド（ＡＣＴ）がコマンドデコード回路１７に入力されるまで継続する。時刻Ｔ４でクロック信号ＣＬＫに同期して外部からアクティブコマンド（ＡＣＴ）が入力されると、コマンドデコード回路１７は、アクト信号ＡＣＴを活性化する。基板バイアス制御回路１６の切り換え制御部４１は、アクト信号ＡＣＴが活性化され、ハイレベルになると、選択信号ｓｅｌｅｃｔをハイレベルからロウレベルに立ち下げるので、基板バイアス制御回路１６が出力する基板バイアス電圧Ｖｂｂｃは浅い第２の基板バイアス電圧ＶＢ２から深い第１の基板バイアス電圧ＶＢ１に変化する。また、アクティブコマンドを受けて選択されたワード線ＷＬが活性化し、ワード線ＷＬの活性化に伴い、選択されたメモリセルからビット線にテータが読み出され、センスアンプＳＡによりビット線の電位が増幅されることは、実施例１と同様である。
【００５１】
すなわち、実施例１では、プリチャージコマンドが入力されて、ビット線イコライズ用のトランジスタ２１の基板バイアス電圧Ｖｂｂｃが浅い第２の基板バイアス電圧ＶＢ２となった後、一定時間後に自動的に基板バイアス電圧Ｖｂｂｃが深い第１の基板バイアス電圧ＶＢ１に戻っていたのに対して、実施例２では、プリチャージコマンドの入力によって、ビット線イコライズ用のトランジスタ２１の基板バイアス電圧Ｖｂｂｃが浅い第２の基板バイアス電圧ＶＢ２となった後、アクティブコマンドが入力されるまで、基板バイアス電圧Ｖｂｂｃが浅い電圧である状態が継続し、アクティブコマンドの実行に伴って基板バイアス電圧Ｖｂｂｃが深い第１の基板バイアス電圧ＶＢ１に戻る点で異なっている。
【００５２】
なお、上記実施例１、２において、イコライズするときのトランジスタ２１のしきい値はデプレッショントランジスタに相当するような低いしきい値であってもかまわない。ワード線が活性化してセルのデータがビット線に読み出されるより前に、基板バイアス電圧を深い電圧に戻し、ビット線イコライズ用のトランジスタ２１のしきい値を高い電圧に戻すことが可能であるからである。また、イコライズを行わないときは、基板バイアス電圧を従来より深くすることによりＩｏｆｆ電流を削減することが可能である。
【００５３】
また、上記実施例１、２において、ビット線イコライズ用のトランジスタ２１をＮ型のＭＯＳトランジスタとして説明したが、ビット線イコライズ用のトランジスタ２１としてＰ型のＭＯＳトランジスタを用いることもできる。この場合も、基板バイアス制御回路１６は、イコライズ用プリチャージ信号ＰＲＥ−ＥＱの活性化に応じて、ビット線イコライズ用トランジスタのしきい値電圧が低くなるように基板バイアス電圧Ｖｂｂｃを制御し、セレクト信号ｓｅｌｅｃｔのハイレベルからロウレベルへの遷移又はアクティブコマンドの入力に応じて、ビット線イコライズ用トランジスタのしきい値電圧が高くなるように基板バイアス電圧Ｖｂｂｃを制御すればよい。すなわち、ビット線イコライズ用のトランジスタ２１としてＰ型のＭＯＳトランジスタを用いた場合、基板バイアス制御回路１６は、イコライズ用プリチャージ信号ＰＲＥ−ＥＱの活性化に応じて基板バイアス電圧Ｖｂｂｃを低下させ、セレクト信号ｓｅｌｅｃｔのハイレベルからロウレベルへの遷移又はアクティブコマンドの入力に応じて基板バイアス電圧Ｖｂｂｃを上昇させるように制御すればよい。
【００５４】
なお、半導体記憶装置のビット線をイコライズする実施例について説明したが、本発明は、ビット線のイコライズ以外にも、２本のセンス線の差電圧をセンスアンプによって増幅する前のイコライズに適用し、イコライズ用のトランジスタの基板バイアス電圧を制御することにより、高速にイコライズするともに、イコライズ期間以外のタイミングでセンス線間のリーク電流を防ぐことができる。
【００５５】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５６】
１：半導体記憶装置
１０：バンク領域
１１：メモリセルアレイ
１２：ロウデコーダ（Ｘデコーダ）
１３：イコライズ制御回路
１４：センスアンプ列
１５：メモリセル
１６：基板バイアス制御回路
１７：コマンドデコード回路
２１：トランジスタ（イコライズトランジスタ）
２２：プリチャージ回路
３１、３２、３５、３６：ＰＭＯＳトランジスタ
３３、３４：ＮＭＯＳトランジスタ
４１：切り換え制御部
４２：基準電圧切り換え部
４３：バックバイアス発生部
４４、５１、５２：インバータ回路
４５：ＡＮＤ回路
４６：電圧比較回路
４７：リングオシレータ
４８：チャージポンプ回路
４９、５０：抵抗
５３：コンデンサ
５４、５５：ダイオード
７１、７２：ＮＯＲ回路
ＢＬＴ、ＢＬＢ：ビット線（センス線）
ＣＬＫ：クロック信号入力端子
ＣＭＤ：コマンド信号入力端子
Ｄｅｌａｙ：遅延回路
ＳＡ：センスアンプ
ＷＬ：ワード線
ＡＣＴ：アクト信号
ＰＲＥＴ：プリチャージ信号
ＰＲＥＢ：反転プリチャージ信号
ＰＲＥ−ＥＱ：イコライズ用プリチャージ信号
ＳＡＰ：センスアンプ高電位電源
ＳＡＮ：センスアンプ低電位電源
ｓｅｌｅｃｔ：選択信号
Ｖｂｂｃ：基板バイアス電圧
ＶＢＢ：ＮＭＯＳトランジスタ基板バイアス電圧
ＶＢＬＴ：ビット線プリチャージ電圧
ＶＤＤ：高電位電源
ＶＰＰ：ＰＭＯＳトランジスタ基板バイアス電圧
ＶＲ：制御電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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