(57)【要約】【課題】既存の技術において、トライステートゲートの制御信号の故障を検出する手法はいくつか提案されている。しかしながら、テスト回路挿入による面積増加，あるいは，通常動作時の速度劣化が課題となっている。【解決手段】本発明では、トライステートゲートを用いた故障検出補助回路を設けることにより、従来技術より小面積でかつ通常動作の速度を劣化させずに、トライステートゲートの制御信号の故障検出ができる半導体集積回路および電子情報機器を提案する。【選択図】図１
2010164457.tif 000002
【特許請求の範囲】
【請求項１】
トライステートゲートの制御端子に接続される制御信号および検査用の信号を入力とし、前記制御信号の故障により信号が反転する場合に出力の値が反転することを特徴とする故障検出補助回路を有する半導体集積回路であって、
前記故障検出補助回路はトライステートゲートを用いて構成されている、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記故障検出補助回路は、
n個の制御信号に対しn個のトライステートゲートを有し、
k番目(0≦k≦n)のトライステートゲートの制御端子にはk番目の制御信号が接続され、k番目(0≦k≦n−1)のトライステートゲートのデータ端子には(K＋1)番目の制御信号が接続され、n番目のトライステートゲートのデータ端子には0番目の制御信号が接続され、
前記n個のトライステートゲートの出力は同一のノードに接続され、
前記同一のノードには、一定の条件において出力を確定させるためのトランジスタが接続されている、
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記故障検出補助回路は、
前記同一のノードを複数のトライステートゲートが駆動する場合に、出力を０または１のどちらかに確定させる、
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記故障検出補助回路において、前記トライステートゲートを構成するトランジスタの中で前記同一のノードを駆動するNMOSトランジスタのサイズが、前記同一のノードを駆動するPMOSトランジスタのサイズより大きい、
ことを特徴とする半導体集積回路。
【請求項５】
請求項３において、
前記故障検出補助回路において、前記トライステートゲートを構成するPMOSトランジスタとNMOSトランジスタが前記同一のノードを同時に駆動する場合にPMOSトランジスタによる駆動が支配的になるように、PMOSトランジスタとNMOSトランジスタのサイズ比が調整されている、
ことを特徴とする半導体集積回路。
【請求項６】
請求項１〜５のいずれか１つにおいて、
前記トライステートゲートは、トライステートバッファで構成される、
ことを特徴とする半導体集積回路。
【請求項７】
請求項１〜５のいずれか１つにおいて、
前記トライステートゲートは、トライステートインバータで構成される、
ことを特徴とする半導体集積回路。
【請求項８】
請求項１〜７のいずれか１つに記載の半導体集積回路と、前記半導体集積回路と通信を行う電子部品とを有し、
前記半導体集積回路は、n個のトライステートゲートで構成された通信回路を有し、前記通信回路は、前記電子部品と通信を行い、前記トライステートゲートの制御信号は前記故障検出補助回路に接続され、前記通信回路の信号は前記半導体集積回路の外部で１本に短絡され前記電子部品と接続されている、
ことを特徴とする電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路分野および電子情報機器の故障検出に関する技術分野に属する。
【背景技術】
【０００２】
近年、電子情報機器は高性能化が著しく、それに使用される半導体集積回路装置も高性能化が要求されている。半導体集積回路を高性能化する技術の一つとして、トライステートゲートを用いて回路を構成する手法がある。トライステートゲートを使用することにより回路の高速化が図れる一方で、トライステートの制御信号の故障がスキャンテストで検出できないという課題がある。
【０００３】
従来技術において、トライステートゲートの制御信号をスキャンテストで検出するための方法として、制御信号に縮退故障検出用の回路を接続し検出する手法が提案されている(例えば、特許文献１)。また、トライステートゲートが駆動する出力部に補助回路を設けて縮退故障を検出する手法が提案されている(例えば、特許文献２)。
【特許文献１】実開平01-010677号公報(第188頁、第1図)
【特許文献２】特開平11-052019号公報(図1)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１で提案されている縮退故障検出回路は、検査のためだけに必要でかつ通常動作には不要であるにもかかわらず、回路規模が大きいという課題がある。また、特許文献２で提案されている補助回路は、通常動作時の出力に設けられており、高速化が求められる回路において速度へのインパクトが発生するという課題がある。
【０００５】
本発明はかかる点に鑑みてなされたものであり、その目的は、トライステートゲートの高速動作を妨げることなく、検査のための面積増加を抑制できる回路を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明ではトライステートゲートを用いた回路を提案する。
【０００７】
具体的に、請求項１記載の半導体集積回路は、トライステートゲートの制御端子に接続される制御信号および検査用の信号を入力とし、前記制御信号の故障により信号が反転する場合に出力の値が反転することを特徴とする故障検出補助回路を有する半導体集積回路であって、前記故障検出補助回路はトライステートゲートを用いて構成されていることを特徴としている。
【０００８】
請求項２記載の半導体集積回路は、請求項１において、前記故障検出補助回路は、n個の制御信号に対しn個のトライステートゲートを有し、k番目(0≦k≦n)のトライステートゲートの制御端子にはk番目の制御信号が接続され、k番目(0≦k≦n−1)のトライステートゲートのデータ端子には(K＋1)番目の制御信号が接続され、n番目のトライステートゲートのデータ端子には0番目の制御信号が接続され、前記n個のトライステートゲートの出力は同一のノードに接続され、前記同一のノードには、一定の条件において出力を確定させるためのトランジスタが接続されていることを特徴とする。
【０００９】
請求項３記載の半導体集積回路は、請求項２において、前記故障検出補助回路は、前記同一のノードを複数のトライステートゲートが駆動する場合に、出力を０または１のどちらかに確定させることを特徴とする。
【００１０】
請求項４記載の半導体集積回路は、請求項３において、前記故障検出補助回路において、前記トライステートゲートを構成するトランジスタの中で前記同一のノードを駆動するNMOSトランジスタのサイズが、前記同一のノードを駆動するPMOSトランジスタのサイズより大きいことを特徴とする。
【００１１】
請求項５記載の半導体集積回路は、請求項３において、前記故障検出補助回路において、前記トライステートゲートを構成するPMOSトランジスタとNMOSトランジスタが前記同一のノードを同時に駆動する場合にPMOSトランジスタによる駆動が支配的になるように、PMOSトランジスタとNMOSトランジスタのサイズ比が調整されていることを特徴とする。
【００１２】
請求項６記載の半導体集積回路は、請求項１〜５のいずれか１つにおいて、前記トライステートゲートは、トライステートバッファで構成されることを特徴とする。
【００１３】
請求項７記載の半導体集積回路は、請求項１〜５のいずれか１つにおいて、前記トライステートゲートは、トライステートインバータで構成されることを特徴とする。
【００１４】
請求項８記載の電子情報機器は、請求項１〜７のいずれか１つに記載の半導体集積回路と、前記半導体集積回路と通信を行う電子部品とを有し、前記半導体集積回路は、n個のトライステートゲートで構成された通信回路を有し、前記通信回路は、前記電子部品と通信を行い、前記トライステートゲートの制御信号は前記故障検出補助回路に接続され、前記通信回路の信号は前記半導体集積回路の外部で１本に短絡され前記電子部品と接続されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体集積回路で使用されるトライステートゲートにおいて、速度へのインパクトを与えず、かつ検査のための面積増加を抑制しつつ、制御信号の故障を検出することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明にかかる半導体集積回路および電子情報機器の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（第1の実施形態）
第1の実施形態による半導体集積回路1000の構成を図1に示す。この半導体集積回路1000は、セレクタ回路100と、故障検出補助回路200とを備えている。
【００１８】
セレクタ回路100はトライステートゲート10,11,12で構成されている。トライステートゲート10,11,12のデータ端子にはデータ信号D0,D1,D2が入力され、制御端子には制御信号S0,S1,S2が入力される。トライステートゲート10,11,12の出力はセレクタ回路100の出力端子Yで短絡されている。
【００１９】
このようにトライステートゲート10,11,12を用いてセレクタ回路100を構成する場合、制御信号S0,S1,S2はいずれか1つのみが"1"となりその他は"0"にする制御が必要となる。このとき、制御信号S0,S1,S2に縮退故障が発生した場合を考える。0縮退故障が発生すると全てのトライステートゲートが出力を駆動せず、出力がフローティング状態となり出力が確定しないため故障検出ができない。一方、1縮退故障が発生した場合は、2つ以上のトライステートゲートが出力を駆動するため、入力データが同一の場合は正常動作時と同じ出力になるため故障検出ができず、入力データが異なる場合は出力値が確定しないため故障検出ができない。
【００２０】
本実施形態の半導体集積回路1000では、このように通常では検出できない制御信号の故障を、故障検出補助回路200を設けることにより検出できることを特徴としている。故障検出補助回路200は、制御信号S0,S1,S2およびモード信号SCANMODEを入力とし、テスト用の信号outを出力する。
【００２１】
第1の実施形態による故障検出補助回路200の回路構成を図2に示す。この故障検出補助回路200は、トライステートバッファTB0,TB1,TB2と、インバータ20と、PMOSトランジスタ30とを備えている。
【００２２】
制御信号S0は、トライステートバッファTB0の制御端子およびトライステートバッファTB2のデータ端子に入力される。制御信号S1は、トライステートバッファTB1の制御端子およびトライステートバッファTB0のデータ端子に入力される。制御信号S2は、トライステートバッファTB2の制御端子およびトライステートバッファTB1のデータ端子に入力される。トライステートバッファTB0,TB1,TB2の出力端子は、故障検出補助回路200の出力端子201で短絡されている。
【００２３】
モード信号SCANMODEは、検査を行うときのみ"1"になり、通常動作時は"0"に固定されている。モード信号SCANMODEはインバータ20の入力端子に入力される。インバータ20の出力端子はPMOSトランジスタ30のゲートに接続されている。PMOSトランジスタ30のソースは電源端子に接続され、ドレインは出力端子201に接続されている。PMOSトランジスタ30は、トライステートバッファTB0,TB1,TB2を構成するトランジスタと比較し、駆動能力が弱くなるように調整されている。
【００２４】
図3は、図2の構成において制御信号S0,S1,S2の縮退故障の検出について一覧にしたものである。図3の表において、制御信号S0,S1,S2の制限を鑑みると、縮退故障を検出するためのテストパターンは0,1,2の3種類となる。
【００２５】
制御信号S0の0縮退故障を検出するためには、テストパターン0を入力する。このとき、正常動作時は出力信号outとして"0"が出力され、これが期待値となる。
【００２６】
制御信号S0に0縮退故障が発生した場合、図2の故障検出補助回路200への制御信号S0,S1,S2は全て"0"となり、トライステートバッファTB0,TB1,TB2はいずれも駆動していない状態となる。このとき、PMOSトランジスタ30が出力端子201を"1"に固定するため、出力信号outは期待値"0"とは異なる出力になる。したがって、制御信号S0に0縮退故障が発生したことが検出できる。同様に制御信号S1,S2についても0縮退故障を検出することが可能である。
【００２７】
図4および図5は、故障検出補助回路200を構成するトライステートバッファTB0,TB1,TB2の内部構成例を示している。これらはあくまでも一例であり、3状態を取ることができる素子であれば故障検出補助回路200を構成することが可能である。
【００２８】
(第2の実施形態)
図6は、第2の実施形態による故障検出補助回路200の構成を示している。図6の故障検出補助回路200の構成は図2と同等である。本実施形態では、制御信号S0,S1,S2のいずれか2つ(ここでは、S0,S1)が同時に"1"になるような入力がされ、それら2つの制御信号(ここではS0,S1)が制御端子に入力されるトライステートバッファ(ここではTB0,TB1)のデータ端子への入力信号がそれぞれ"0"(TB1)と"1"(TB0)である場合に故障検出補助回路200の出力信号outが"1"となるように各トライステートバッファTB0,TB1,TB2の駆動能力およびPMOSトランジスタ30のどちらか一方もしくは両方を調整していることを特徴とする。
【００２９】
図6では、制御信号S0,S1に"1"が入力され、制御信号S2に"0"が入力された場合の例を示している。このとき、トライステートバッファTB0,TB1が活性化され、トライステートバッファTB0のデータ端子への入力信号S1の値(ここでは"1")とトライステートバッファTB1のデータ端子への入力信号S2の値(ここでは"0")とで出力端子201が駆動され、"1"と"0"が衝突することになる。本実施形態の故障検出補助回路200では、このとき"1"で駆動するトライステートバッファTB0が出力端子201の駆動を支配し、出力信号outとして"1"が出力される。
【００３０】
図7は、図6のトライステートバッファTB0,TB1を抜粋し、これらを図5の回路で構成したケースを示している。このとき、故障検出補助回路200の出力端子201はトライステートバッファTB0,TB1のインバータ40で駆動される。前述のように制御信号S0,S1に"1"が入力される場合、具体的には図7に示すように、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とトライステートバッファTB1のインバータ40のNMOSトランジスタ42とが出力ノード201を駆動する。このとき、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とトライステートバッファTB1のインバータ40のNMOSトランジスタ42とのサイズ比を調整し、信号の衝突時に出力信号outを"1"にするように設計する。なお、トライステートバッファTB0,TB1,TB2は対称的に構成が可能であるため、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整し、これを他の全てのトライステートバッファTB1,TB2に使用してもよいし、それぞれ個別に調整を行ってもよい。
【００３１】
このような回路構成にすると、制御信号S0,S1,S2の1縮退故障も検出が可能となる。図8は1縮退故障の検出について一覧にまとめたものである。図8を参照すると、制御信号S0の1縮退故障の検出を行うにはテストパターン1を入力する。このとき、正常動作時は出力信号outとして"0"が出力され、これが期待値となる。1縮退故障が発生すると、制御信号S0,S1に"1"が入力され、制御信号S2には"0"が入力される。前述のように図6の故障検出補助回路200では、このような場合に出力信号outとして"1"が出力されることとなり、期待値"0"と不一致が発生し、制御信号S0の1縮退故障の検出が可能となる。
【００３２】
同様に図8を参照すると、制御信号S1,S2の1縮退故障も検出可能であることがわかる。
【００３３】
なお、上記の説明では、信号の衝突時に出力信号outを"1"にするように、PMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整する場合について示したが、信号の衝突時に出力信号outを"0"にするように、PMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整する(例えばNMOSトランジスタ42のサイズをPMOSトランジスタ41のサイズよりも大きくする)ことも可能である。この場合も、トライステートバッファTB0,TB1,TB2は対称的に構成が可能であるため、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整し、これを他の全てのトライステートバッファTB1,TB2に使用してもよいし、それぞれ個別に調整を行ってもよい。
【００３４】
(第3の実施形態)
図9は、第3の実施形態による故障検出補助回路200の内部構成を示している。この故障検出補助回路200は、(n＋1)個[nは3以上の整数]の制御信号S0〜Snおよびモード信号SCANMODEを入力とし、テスト用の信号outを出力する。この故障検出補助回路200は、トライステートバッファTB0〜TBnと、インバータ20と、PMOSトランジスタ30とを備えている。
【００３５】
制御信号S0は、トライステートバッファTB0の制御端子およびトライステートバッファTBnのデータ端子に入力される。制御信号Sk[k＝1〜n]は、トライステートバッファTBkの制御端子およびトライステートバッファTB(k−1)のデータ端子に入力される。トライステートバッファTB0〜TBnの出力端子は、故障検出補助回路200の出力端子201で短絡されている。
【００３６】
モード信号SCANMODEは、検査を行うときのみ"1"になり、通常動作時は"0"に固定されている。モード信号SCANMODEはインバータ20の入力端子に入力される。インバータ20の出力端子はPMOSトランジスタ30のゲートに接続されている。PMOSトランジスタ30のソースは電源端子に接続され、ドレインは出力端子201に接続されている。PMOSトランジスタ30は、トライステートバッファTB0〜TBnを構成するトランジスタと比較し、駆動能力が弱くなるように調整されている。
【００３７】
また、第2の実施形態で説明したのと同様、各トライステートバッファTB0〜TBnの出力が衝突した場合に出力信号outとして"1"が出力されるように、各トライステートバッファTB0〜TBnのPMOSトランジスタとNMOSトランジスタとのサイズ比(P/N比)が調整されている。
【００３８】
このような回路構成を用いて、制御信号S0〜Snの縮退故障検出を一覧にしたものが図10の表である。テストパターンは0からnまで(n＋1)個のパターンがあり、全てにおいて期待値は"0"である。
【００３９】
制御信号Skの0縮退故障を検出するにはテストパターンkを入力する。正常動作時は制御信号Skのみに"1"が入力されるが、制御信号Skに0縮退故障が発生した場合は制御信号S0〜Snは全て"0"となり、全てのトライステートバッファTB0〜TBnが活性化せず出力端子201は駆動されなくなる。このとき、PMOSトランジスタ30により出力端子201が"1"に固定されるため、出力信号outと期待値"0"との不一致が起こり、制御信号Skの0縮退故障を検出できる。
【００４０】
一方、制御信号Skの1縮退故障を検出するには、0≦k≦n−1のときテストパターン(k＋1)を、k＝nのときはテストパターン0を入力する。このとき、トライステートバッファTBk,TB(K+1)もしくはトライステートバッファTBn,TB0が活性化され、これらの出力が衝突することにより出力信号outとして"1"が出力される。期待値が"0"であるため不一致となり、制御信号Skの1縮退故障が検出できる。
【００４１】
また、[特許文献1]で提案されている故障検出回路と比較した場合、回路面積の点において第1〜3の実施形態による故障検出補助回路200の方が小さく設計できることがわかる。図11の回路は3つの入力を持つ回路の例である(特許文献1参照)。この回路と、図2の故障検出補助回路200のトランジスタ数を比較した場合、次のようになる。図2の故障検出補助回路200では、8トランジスタのトライステートゲート(図5の構成の場合)が3つ(TB0,TB1,TB2)，2トランジスタのインバータ(20)，PMOSトランジスタ(30)が使用されており、合計で27トランジスタを使用する。一方、図11の回路では、6トランジスタのNANDが4つ，2トランジスタのインバータが3つ使用されており、合計で30トランジスタを使用している。トランジスタ数から比較すると、3入力の故障検出補助回路200では、[特許文献1]で提案されている回路に対し約10％の小面積化が可能であるといえる。
【００４２】
さらに、n入力の故障検出回路で考えると、図9の故障検出補助回路200では、8トランジスタのトライステートゲート(図5の構成の場合)がn個(TB0〜TBn)，2トランジスタのインバータ(20)，PMOSトランジスタ(30)が使用されており、合計で(8n＋3)個のトランジスタを使用する。一方、[特許文献1]で提案されている故障検出回路では、2n個のトランジスタを使用するn入力のNANDを(n＋1)個，2トランジスタのインバータをn個使用するため、合計で(2n2＋4n)トランジスタとなる。したがって、入力数nが多くなればなるほど小面積の効果が大きくなるといえる。また、図11のNANDゲートは、入力数が多いゲートは現実的ではなく、一般的に6入力の場合は3入力NANDに分割され設計される。この場合、さらにトランジスタ数は多くなり、第1〜3の実施形態の故障検出補助回路200による小面積化の効果が大きいことは容易に想像できる。
【００４３】
(第4の実施形態)
図12は、第4の実施形態による故障検出補助回路200の内部構成を示している。本実施形態では、図1の故障検出補助回路200をトライステートインバータで構成している。図9の故障検出補助回路200は、(n＋1)個の制御信号S0〜Snおよびモード信号SCANMODEを入力とし、テスト用の信号outを出力する。この故障検出補助回路200は、トライステートインバータTI0〜TInと、NMOSトランジスタ60と、インバータ70とを備えている。
【００４４】
制御信号S0は、トライステートインバータTI0の制御端子およびトライステートインバータTInのデータ端子に入力される。制御信号Sk[k＝1〜n]は、トライステートインバータTIkの制御端子およびトライステートインバータTI(k−1)のデータ端子に入力される。トライステートインバータTI0〜TInの出力は出力端子201で短絡され、インバータ70に入力されている。
【００４５】
モード信号SCANMODEは、検査を行うときのみ"1"になり、通常動作時は"0"に固定されている。モード信号SCANMODEはNMOSトランジスタ60のゲートに入力される。NMOSトランジスタ60のソースはグランド端子に接続され、ドレインは出力端子201に接続されている。NMOSトランジスタ60は、いずれのトライステートインバータTI0〜TInも出力端子201を駆動しない場合に出力端子201を固定するために設けられている。NMOSトランジスタ60は比較的弱い駆動能力に調整され、トライステートインバータTI0〜TInの出力データには影響を与えないものとする。さらに、必要に応じて、出力部にインバータを設け、論理の調整を行ってもよい。
【００４６】
本実施形態においても、制御信号S0〜Snの縮退故障は、図10に示す表と同様に検出が可能である。
【００４７】
図13および図14は、故障検出補助回路200を構成するトライステートインバータTIk(k＝0〜n)の内部構成例を示している。これらはあくまでも一例であり、3状態を取ることができる素子でかつ入力に対し出力が反転している素子であれば、故障検出補助回路200を構成することが可能である。
【００４８】
(第5の実施形態)
第5の実施形態による電子情報機器の構成を図15に示す。この電子情報機器は、半導体集積回路1000と電子部品A,B,Cとを備えている。半導体集積回路1000は第1〜4の実施形態の故障検出補助回路200を含む。半導体集積回路1000は、電子部品A,B,Cとそれぞれ通信を行い、必要な処理を実行する。
【００４９】
図16は、半導体集積回路1000と電子部品Aの接続部分について詳細な構成を示している。半導体集積回路1000と電子部品Aは信号の授受を行うが、その一例としてトライステートゲートを用いたバス信号の構成を考える。
【００５０】
半導体集積回路1000は、内部で処理した信号をトライステートゲート10,11,12を通じて複数の信号D0,D1,D2で外部に出力する。このとき、トライステートバスの制御信号S0,S1,S2は、いずれかひとつのトライステートゲートが出力を駆動するように制御されている。半導体集積回路1000から出力される複数の信号D0,D1,D2は、電子情報機器の基板上300で短絡され、電子部品Aの入力端子に接続される。こうすることにより、電子機器の基板上での設計における柔軟度が上がるとともに、電子部品間の高速伝送することも可能となる。
【００５１】
このとき、半導体集積回路1000に第1〜4の実施形態の故障検出補助回路200を備えることにより、半導体集積回路1000の出力バスを構成するトライステートゲート10,11,12の制御信号S0,S1,S2の故障検出が可能となる。
【産業上の利用可能性】
【００５２】
本発明にかかる半導体集積回路および電子情報機器は、高速動作と高品質を両立させる技術を有し、デジタル家電などを構成する部品として有用である。また、デジタル家電以外にも、携帯電話，カーナビなどの、高性能な半導体集積回路を要する幅広い製品に対して有用である。
【図面の簡単な説明】
【００５３】
【図１】第1の実施形態による半導体集積回路の構成を示す図である。
【図２】故障検出補助回路の回路構成を示す図である。
【図３】故障検出のパターンを示す図である。
【図４】トライステートバッファの構成例を示す図である。
【図５】トライステートバッファの構成例を示す図である。
【図６】第2の実施形態による故障検出補助回路の回路構成を示す図である。
【図７】第2の実施形態による故障検出補助回路の回路構成を示す図である。
【図８】故障検出のパターンを示す図である。
【図９】第3の実施形態による故障検出補助回路の回路構成を示す図である。
【図１０】故障検出のパターンを示す図である。
【図１１】従来技術の故障検出回路を示す図である。
【図１２】第4の実施形態による故障検出補助回路の回路構成を示す図である。
【図１３】トライステートインバータの構成例を示す図である。
【図１４】トライステートインバータの構成例を示す図である。
【図１５】第5の実施形態による電子情報機器の構成を示す図である。
【図１６】第5の実施形態による電子情報機器の構成を示す図である。
【符号の説明】
【００５４】
1000…半導体集積回路
200…故障検出補助回路
TB0〜TBn…トライステートバッファ
20…インバータ
30…PMOSトランジスタ
TI0〜TIn…トライステートインバータ
60…NMOSトランジスタ
70…インバータ
【図１】
2010164457.tif 000003
【図２】
2010164457.tif 000004
【図３】
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【図４】
2010164457.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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