(57)【要約】【課題】オン抵抗の増加を抑制できる、絶縁ゲート型電界効果部を有する半導体素子の製造方法および半導体素子を提供する。【解決手段】絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層１１ａが形成される。そして、半導体層１１ａ上に、窒化絶縁膜１５が形成される。そして、窒化絶縁膜１５上に、ゲート電極１６が形成される。上記窒化絶縁膜１５を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて、または物理蒸着法を用いて、窒化絶縁膜１５を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、
半導体層を形成する工程と、
前記半導体層上に、窒化絶縁膜を形成する工程と、
前記窒化絶縁膜上に、ゲート電極を形成する工程とを備え、
前記窒化絶縁膜を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて前記窒化絶縁膜を形成する、半導体素子の製造方法。
【請求項２】
絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、
半導体層を形成する工程と、
前記半導体層上に、窒化絶縁膜を形成する工程と、
前記窒化絶縁膜上に、ゲート電極を形成する工程とを備え、
前記窒化絶縁膜を形成する工程では、物理蒸着法を用いて前記窒化絶縁膜を形成する、半導体素子の製造方法。
【請求項３】
前記半導体層を形成する工程では、前記窒化絶縁膜と接触する領域が窒化ガリウムである前記半導体層を形成する、請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記窒化絶縁膜を形成する工程の後、前記ゲート電極を形成する工程に先立ち、前記窒化絶縁膜上に積層するように第２絶縁膜を形成する工程をさらに備える、請求項１〜３のいずれかに記載の半導体素子の製造方法。
【請求項５】
絶縁ゲート型電界効果部を有する半導体素子であって、
主表面を有する半導体層と、
前記主表面上に形成された窒化絶縁膜と、
前記窒化絶縁膜上に形成されたゲート電極とを備え、
前記窒化絶縁膜中の水素濃度は、３．８×１０22ｃｍ-3未満である、半導体素子。
【請求項６】
絶縁ゲート型電界効果部を有する半導体素子であって、
主表面を有する半導体層と、
前記主表面上に形成された窒化絶縁膜と、
前記窒化絶縁膜上に形成されたゲート電極とを備え、
前記窒化絶縁膜と前記半導体層との界面の固定電荷密度は、１．２×１０12ｃｍ-2未満である、半導体素子。
【請求項７】
前記半導体層において、前記窒化絶縁膜と接触する領域は窒化ガリウムである、請求項５または６に記載の半導体素子。
【請求項８】
前記領域の転位密度は、１×１０8ｃｍ-2以下である、請求項７に記載の半導体素子。
【請求項９】
前記窒化絶縁膜上に形成された、第２絶縁膜をさらに備える、請求項５〜８のいずれかに記載の半導体素子。
【請求項１０】
前記窒化絶縁膜の屈折率は、１．７以上２．２以下である、請求項５〜９のいずれかに記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法および半導体素子に関し、より特定的には、絶縁ゲート型電界効果部を有する半導体素子の製造方法および半導体素子に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）は、シリコン（Ｓｉ）に比べて約３倍のバンドギャップ、約１０倍の高い絶縁破壊電界強度、さらに大きな飽和電子速度などの様々な優れた特性を有している。ＧａＮは、従来のＳｉパワーデバイスでは困難な高耐圧化と、低損失化、すなわち低オン抵抗化との両立が期待できる。このため、ＧａＮ基板を用いたショットキーバリアダイオード（ＳＢＤ）、ｐｎ接合ダイオード、ＭＩＳ（metal-insulator-semiconductor）トランジスタなどの半導体素子が提案されている（たとえば、特許文献１参照）。
【０００３】
また、パワーデバイスに用いられるＧａＮ材料としては、サファイアやＳｉＣ（シリコンカーバイド）などの異種基板上に形成されたＧａＮエピタキシャル層が、従来より一般的に用いられてきた。これに対し、ＧａＮ基板上に形成したＧａＮエピタキシャル層は、異種基板上に形成したＧａＮエピタキシャル層に対して、不純物濃度が低く、かつ転位密度が低い。このため、ＧａＮ基板上にＧａＮエピタキシャル成長を行なうことで、高耐圧・低オン抵抗のパワーデバイスを実現できることが開示されている（たとえば、非特許文献１参照）。
【特許文献１】特開２００６−１００８０１号公報
【非特許文献１】田辺達也他「ＧａＮ基板上ＧａＮエピタキシャル成長とパワーデバイスへの応用」、ＳＥＩテクニカルレビュー第１７０号、２００７年１月、ｐ３４〜ｐ３９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記非特許文献１のＧａＮ基板上に形成したＧａＮエピタキシャル層を用いて作製したＭＩＳトランジスタにおいて、キャリアの移動度が十分に向上できなかったことに基づき、オン抵抗が増加してしまう場合があることを本発明者は鋭意研究の結果見出した。
【０００５】
それゆえに、本発明の主たる目的は、オン抵抗の増加を抑制できる、絶縁ゲート型電界効果部を有する半導体素子の製造方法および半導体素子を提供することである。
【課題を解決するための手段】
【０００６】
本発明者は、絶縁ゲート型電界効果部を有する半導体素子のオン抵抗を十分に低減できない要因を鋭意研究した結果、半導体層とゲート電極との間に配置される絶縁膜の特性によりキャリアの移動度を十分に向上することができないことを見出した。
【０００７】
具体的には、窒化絶縁膜をプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）によって成膜する際には、通常、原料ガスとしてアンモニアを用いている。そのため、成膜時にアンモニア分子が解離し、水素ラジカル、水素イオンなどが発生する。なお、本明細書では水素ラジカル、水素イオンを含む用語として、「水素種」を用いる。この水素種の発生により水素が半導体層に取り込まれることで、結果的に絶縁膜中の水素濃度も上昇する。絶縁ゲート型電界効果部を有する半導体素子では、水素が半導体層に取り込まれると、キャリアが移動することを阻害する力、つまり散乱が生じる。このため、電界をかけた固体中でキャリアがどれだけ動きやすいかを示す指標であるキャリアの移動度が低下するので、オン抵抗が増加してしまう。
【０００８】
そこで、本発明の一の局面における半導体素子の製造方法は、絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層が形成される。そして、半導体層上に、窒化絶縁膜が形成される。そして、窒化絶縁膜上に、ゲート電極が形成される。上記窒化絶縁膜を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて窒化絶縁膜を形成する。
【０００９】
本発明の一の局面における半導体素子の製造方法によれば、気相成長によって窒化絶縁膜を形成するときの原料ガスとして、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜を形成している。これにより、窒化絶縁膜中の水素濃度が低減できる。つまり、窒化絶縁膜形成時の水素種の影響を低減させることができるので、水素が半導体層に取り込まれることを抑制することができる。このため、半導体層中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。
【００１０】
ここで、上記「原料ガス」とは、主要成分としてアンモニアを含まないものであればよいものとする。原料ガス中に不可避的に低濃度のアンモニアが含まれていても、水素種の発生はごくわずかであるために実質的に影響はない。したがって、不可避的にアンモニアを含むガスも、原料ガスに含まれるものとする。
【００１１】
また、上記「窒化絶縁膜」とは、たとえばＳｉＮx（シリコン窒化膜）やＡｌＮ（窒化アルミニウム）などの、絶縁性を有する、窒化物を含む膜をいう。
【００１２】
上記一の局面における半導体素子の製造方法において好ましくは、プラズマＣＶＤを用いて、ＳｉＨ4（モノシラン）とＮ2（窒素）とからＳｉＮxを成膜して、窒化絶縁膜を形成する。これにより、水素種が半導体層に取り込まれることをより抑制することができる。
【００１３】
本発明の他の局面における半導体素子の製造方法は、絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層が形成される。そして、半導体層上に、窒化絶縁膜が形成される。そして、窒化絶縁膜上に、ゲート電極が形成される。上記窒化絶縁膜を形成する工程では、物理蒸着法を用いて窒化絶縁膜を形成する。
【００１４】
本発明の他の局面における半導体素子の製造方法によれば、真空蒸着、イオンプレーティング、スパッタリングなどの物理蒸着法を用いて窒化絶縁膜を形成する。これにより、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜を形成することができる。このため、窒化絶縁膜中の水素濃度を低減することができる。つまり、窒化絶縁膜形成時の水素種の影響を低減させることができるので、水素種が半導体層に取り込まれることを抑制することができる。したがって、半導体層中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。その結果、オン抵抗の増加を抑制することができる。
【００１５】
上記一および他の局面における半導体素子の製造方法において好ましくは、上記半導体層を形成する工程では、窒化絶縁膜と接触する領域がＧａＮである半導体層を形成する。
【００１６】
半導体層において窒化絶縁膜と接触する領域がＧａＮである場合、窒化絶縁膜を形成する際に発生する水素種によりオン抵抗が増加するという問題が顕著に生じる。しかし、本発明の半導体素子の製造方法によれば、上述したように、オン抵抗の増加を抑制することができる。したがって、特性の高い絶縁ゲート型電界効果部を有する半導体素子を製造することができる。
【００１７】
上記一および他の局面における半導体素子の製造方法において好ましくは、上記窒化絶縁膜を形成する工程の後、ゲート電極を形成する工程に先立ち、窒化絶縁膜上に積層するように第２絶縁膜を形成する工程をさらに備えている。
【００１８】
これにより、窒化絶縁膜と第２絶縁膜とは、積層構造に形成される。このとき、半導体層との界面に水素濃度の低い窒化絶縁膜を形成すれば、第２絶縁膜中の水素濃度に関わらず、キャリアの移動度の低下を抑制できるので、オン抵抗の増加を抑制することができる。
【００１９】
本発明の一の局面における半導体素子は、絶縁ゲート型電界効果部を有する半導体素子であって、半導体層と、窒化絶縁膜と、ゲート電極とを備え、窒化絶縁膜中の水素濃度は、３．８×１０22ｃｍ-3未満である。半導体層は、主表面を有している。窒化絶縁膜は、この主表面上に形成されている。ゲート電極は、この窒化絶縁膜上に形成されている。
【００２０】
本発明の一の局面における半導体素子によれば、窒化絶縁膜中の水素濃度を上記のように低くして、窒化絶縁膜を形成するときに発生する水素種の量を低減させている。これにより、水素種の影響を低減した半導体層が得られる。特に、窒化絶縁膜中の水素濃度を３．８×１０22ｃｍ-3未満、好ましくは２．０×１０22ｃｍ-3未満、より好ましくは１．６×１０22ｃｍ-3以下と規定することにより、水素濃度の高い窒化絶縁膜を用いる場合と比べて、水素が半導体層に取り込まれる悪影響を排除することができる。このため、半導体層中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。
【００２１】
本発明の他の局面における半導体素子は、絶縁ゲート型電界効果部を有する半導体素子であって、半導体層と、窒化絶縁膜と、ゲート電極とを備え、窒化絶縁膜と半導体層との界面の固定電荷密度は、１．２×１０12ｃｍ-2未満である。半導体層は、主表面を有している。窒化絶縁膜は、この主表面上に形成されている。ゲート電極は、この窒化絶縁膜上に形成されている。
【００２２】
本発明の他の局面における半導体素子によれば、窒化絶縁膜中の固定電荷密度を上記のように低くしている。窒化絶縁膜中の固定電荷密度を低減すると、クーロン散乱を低減することができる。特に、窒化絶縁膜中の固定電荷密度を１．２×１０12ｃｍ-2未満と規定することにより、固定電荷密度の高い窒化絶縁膜を用いる場合と比べて、クーロン散乱の発生を効果的に抑制することができる。したがって、キャリアの移動度の低下を抑制することができるので、オン抵抗の増加を抑制することができる。
【００２３】
上記一および他の局面における半導体素子において好ましくは、半導体層において、窒化絶縁膜と接触する領域はＧａＮである。
【００２４】
これにより、特性の高い絶縁ゲート型電界効果部を有する半導体素子を実現することができる。
【００２５】
上記一および他の局面における半導体素子において好ましくは、上記領域の転位密度は、１×１０8ｃｍ-2以下である。
【００２６】
これにより、逆方向リーク電流を低減することができるので、半導体素子の耐圧を向上することができる。
【００２７】
上記一および他の局面における半導体素子において好ましくは、上記窒化絶縁膜上に形成された、第２絶縁膜をさらに備えている。
【００２８】
これにより、窒化絶縁膜と第２絶縁膜とは、積層構造に形成される。このとき、半導体層との界面に水素濃度の低い窒化絶縁膜を形成すれば、第２絶縁膜中の水素濃度に関わらず、キャリアの移動度の低下を抑制できるので、オン抵抗の増加を抑制することができる。
【００２９】
上記一および他の局面における半導体素子において好ましくは、上記窒化絶縁膜の屈折率は、１．７以上２．２以下である。
【００３０】
屈折率が２．２以下の場合、窒化絶縁膜中の絶縁性が低くなることを抑制できるので、導電性が高くなることを抑制でき、その結果として逆方向リーク電流を抑制できる。このため、半導体素子の耐圧を向上することができる。一方、屈折率が１．７以上の場合、膜密度の低下を抑制することができるので、窒化絶縁膜の耐圧を向上することができる。
【発明の効果】
【００３１】
本発明の半導体素子の製造方法および半導体素子によれば、水素が半導体層に取り込まれることを抑制することにより、オン抵抗の増加を抑制できる、絶縁ゲート型電界効果部を有する半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００３３】
（実施の形態１）
図１は、本実施の形態における半導体素子を概略的に示す断面図である。図１を参照して、本実施の形態における絶縁ゲート型電界効果部を有する半導体素子の一例であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）１０ａについて説明する。本実施の形態におけるＭＯＳＦＥＴ１０ａは、縦型ＭＯＳＦＥＴである。
【００３４】
図１に示すように、本実施の形態におけるＭＯＳＦＥＴ１０ａは、ＧａＮ基板１１、ｎ型層１２、ウエル領域１３およびコンタクト領域１４ａ、１４ｂを含む半導体層１１ａと、窒化絶縁膜１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８とを備えている。
【００３５】
ＧａＮ基板１１は、たとえばｎ+ＧａＮ基板である。このＧａＮ基板１１上に、ｎ型層１２が形成されている。ウエル領域１３は、ｎ型層１２とｐｎ接合をなすように、半導体層１１ａの主表面１２ａ（本実施の形態ではｎ型層１２の主表面）の一部に位置している。ウエル領域１３は、たとえばｐ型ＧａＮである。コンタクト領域１４ａは、ウエル領域１３とｐｎ接合をなすように、ウエル領域１３内の主表面１２ａの一部に位置している。コンタクト領域１４ａは、たとえばｎ+ＧａＮである。コンタクト領域１４ｂは、コンタクト領域１４ａとｐｎ接合をなすように、ウエル領域１３内の主表面１２ａの一部に位置している。コンタクト領域１４ｂは、たとえばｐ+ＧａＮである。
【００３６】
またｎ型層１２は、コンタクト領域１４ａと同じ第１導電型（ｎ）であり、コンタクト領域１４ａよりも低い不純物濃度を有している。またｎ型層１２と、ｎ型コンタクト領域１４ａの不純物濃度との高低は特に限定されないが、たとえば、ｎ型コンタクト領域１４ａの不純物濃度はｎ型層１２の不純物濃度よりも高い。ｎ型不純物としては、たとえばＯ（酸素）、Ｓｉ（シリコン）などを用いることができる。
【００３７】
またウエル領域１３は、ｎ型層１２と異なる第２の導電型（ｐ）である。ｐ型不純物としては、たとえばＭｇ（マグネシウム）などを用いることができる。
【００３８】
ウエル領域１３におけるコンタクト領域１４ａとｎ型層１２とに挟まれた領域は、ＭＯＳＦＥＴ１０ａのチャネルとなる。本実施の形態では、ｎチャネルが形成されるように第１および第２の導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
【００３９】
窒化絶縁膜１５は、半導体層１１ａとゲート電極１６とを絶縁するためのものであり、コンタクト領域１４ａとｎ型層１２とに挟まれる少なくともウエル領域１３上に形成されている。窒化絶縁膜１５については後述する。
【００４０】
ゲート電極１６は、窒化絶縁膜１５上に形成され、コンタクト領域１４ａとｎ型層１２とに挟まれるウエル領域１３と少なくとも対向するように形成されている。なお、ゲート電極１６は、コンタクト領域１４ａとｎ型層１２との間に位置するウエル領域１３上に対向するように形成されていれば、その他の領域上にさらに形成されていてもよい。
【００４１】
コンタクト領域１４ａに電気的に接続するように主表面１２ａ上にはソース電極１７が形成されている。このソース電極１７は、ゲート電極１６と窒化絶縁膜１５により電気的に絶縁されている。また、ＧａＮ基板１１に電気的に接続するように、ＧａＮ基板１１においてｎ型層１２と接触する面と反対側の面にはドレイン電極１８が形成されている。
【００４２】
ここで、窒化絶縁膜について詳述する。窒化絶縁膜１５は、たとえばシリコン窒化膜（ＳｉＮx）によって形成することができる。また窒化絶縁膜１５中の水素濃度は、３．８×１０22ｃｍ-3未満、好ましくは２．０×１０22ｃｍ-3未満、より好ましくは１．６×１０22ｃｍ-3以下とすることができる。このように、膜中水素濃度の低いＳｉＮxを、半導体層１１ａとゲート電極１６とを電気的に分離する絶縁膜として適用することができる。この場合、水素濃度の高い絶縁膜を用いる場合と比べて、窒化絶縁膜１５の形成時に水素種が発生して半導体層１１ａに悪影響を与えることを抑制できる。このため、半導体層１１ａ中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。なお、水素濃度は低いほど好ましいが、製造上の理由から、下限値はたとえば１．０×１０16ｃｍ-3以上である。
【００４３】
ここで、上記「水素濃度」は、たとえばＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析）により測定される値である。
【００４４】
窒化絶縁膜１５において半導体層１１ａと接触する面の固定電荷密度、つまり窒化絶縁膜１５と半導体層１１ａとの界面の固定電荷密度は、１．２×１０12ｃｍ-2未満であり、１．０×１０11ｃｍ-3以下が好ましい。この場合、固定電荷密度の高い絶縁膜を用いる場合と比べて、クーロン散乱の発生を効果的に抑制することができる。したがって、キャリアの移動度の低下を抑制することができるので、オン抵抗の増加を抑制することができる。なお、固定電荷密度は低いほど好ましいが、製造上の理由から、下限値はたとえば１．０×１０10ｃｍ-3以上である。
【００４５】
ここで、上記「固定電荷密度」は、たとえばＣ−Ｖ（capacitance- voltage：容量−電圧）法により測定される値である。
【００４６】
窒化絶縁膜１５の屈折率は、好ましくは１．７以上２．２以下、より好ましくは１．８以上２．１以下である。窒化絶縁膜１５がＳｉＮxの場合、屈折率が大きくなると、Ｓｉがリッチな膜になる。Ｓｉがリッチな膜になるということは、Ｓｉに近い組成の膜となるので、絶縁物であるＳｉＮxに比べて導電性が高くなる。このため、屈折率が高すぎると、窒化絶縁膜１５による逆方向リーク電流が発生してしまう。この観点から、本発明者は窒化絶縁膜１５の屈折率に着目して、逆方向リーク電流の発生を抑制する屈折率を鋭意研究した結果、屈折率が２．２以下の場合に効果的であることを見出した。屈折率が２．１以下の場合、より効果的に逆方向リーク電流の発生を抑制することができる。
【００４７】
一方、本発明者は窒化絶縁膜１５の膜密度と膜耐圧とに相関関係があることに着目して、屈折率が低すぎると、膜密度が低くなり、膜耐圧が十分に得られないことを見出した。この観点から、本発明者が鋭意研究した結果、屈折率が１．７のときの膜耐圧は１ＭＶ／ｃｍであり、屈折率が１．８５のときの膜耐圧は９ＭＶ／ｃｍであるという知見を得た。この知見から、屈折率が１．７以上の場合、１ＭＶ／ｃｍの膜耐圧を維持することができるため、好ましい。屈折率が１．８以上の場合、膜密度をより向上できるので、膜耐圧をより向上することができる。なお、上記のように屈折率が１．７以上の膜密度の高い窒化絶縁膜１５が、たとえば平行平板型プラズマＣＶＤにより形成される場合には、２００ｍＷ／ｃｍ2を超える高いプラズマパワー密度を要する。この場合、反応ガスの解離が促進され、ＳｉとＮとの結合が促進される。その結果、屈折率が１．７以上の膜密度の高い窒化絶縁膜１５を実現することができる。
【００４８】
ここで、上記「屈折率」は、たとえば分光エリプソメータにより６３３ｎｍの波長に対して分光エリプソメトリー（偏光解析法）を用いて測定される値である。
【００４９】
ＧａＮ基板１１を含んでいる場合には、ＧａＮ基板１１の転位密度は、１×１０8ｃｍ-2以下であることが望ましい。ＧａＮ基板１１の転位密度は低いほど好ましい。たとえば、ＧａＮ基板１１の転位密度が１×１０6ｃｍ-2以下であればより好ましい。なお、現状では、ＧａＮ基板１１の転位密度の下限値は１×１０3ｃｍ-2程度である。この場合、ＧａＮ層であるｎ型層１２の転位密度も、ＧａＮ基板１１と同等で１×１０8ｃｍ-2以下となり、ＭＯＳＦＥＴ１０ａにおける逆方向リーク電流を低減することができる。
【００５０】
ここで、上記「転位密度」は、たとえば溶融ＫＯＨ中のエッチングによりできるピットの個数を数えて、単位面積で割るという方法によって測定することができる。
【００５１】
また、半導体層１１ａにおいて窒化絶縁膜１５と接触する領域の転位密度は、１×１０8ｃｍ-2以下が望ましく、１×１０6ｃｍ-2以下がより望ましい。これにより、上述したように、リーク電流の電界緩和の効果がより顕著に現れる。このため、ＭＯＳＦＥＴ１０ａの耐圧を向上することができる。
【００５２】
なお、本実施の形態では、ＧａＮ系のＭＯＳＦＥＴ１０ａを説明したが、本発明はＧａＮ以外の材料にも適用可能である。
【００５３】
図２は、本実施の形態における半導体素子の製造方法を示すフローチャートである。続いて、図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１０ａの製造方法について説明する。
【００５４】
図３は、本実施の形態におけるＧａＮ基板を概略的に示す断面図である。図２および図３に示すように、まず、ＧａＮ基板１１を準備する（ステップＳ１）。ＧａＮ基板１１は、第１導電型（ｎ）であり、たとえば４００μｍの厚みを有している。また、ＧａＮ基板１１は、好ましくは１×１０8ｃｍ-2以下、より好ましくは１×１０6ｃｍ-2以下の転位密度を有している。
【００５５】
図４は、本実施の形態におけるｎ型層を成長させた状態を概略的に示す断面図である。次に、図４に示すように、ＧａＮ基板１１上にｎ型層１２を成長する。ｎ型層１２の成長方法は特に限定されず、昇華法、ＨＶＰＥ（Hydride Vapor Phase Epitaxy：ハイドライド気相成長）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法などの気相成長法、フラックス法、高窒素圧溶液法などの液相法などを適用することができる。
【００５６】
本実施の形態では、ＧａＮ基板１１と同じ第１導電型であり、かつＧａＮ基板１１よりもキャリア濃度が小さいｎ型ＧａＮ層をｎ型層１２として成長している。なお、ｎ型不純物として、Ｏ、Ｓｉなどを導入する。ｎ型層１２は、たとえば７μｍの厚みを有している。
【００５７】
図５は、本実施の形態においてウエル領域を形成するためにレジストを形成した状態を概略的に示す断面図である。次に、図５に示すように、ウエル領域１３となる領域を開口したパターン１９ａを有するレジスト１９を形成する。レジスト１９の形成方法は、特に限定されず、フォトリソグラフィーなど一般公知の方法を採用できる。
【００５８】
図６は、本実施の形態においてウエル領域を形成するためにエッチングした状態を概略的に示す断面図である。次に、図６に示すように、レジスト１９のパターン１９ａから露出した領域をエッチングにより除去する。
【００５９】
図７は、本実施の形態におけるウエル領域を形成した状態を概略的に示す断面図である。次に、図７に示すように、エッチングにより開口した領域に、気相成長法、液相成長法などによりｐ型ＧａＮをエピタキシャル成長する。なお、ｐ型不純物として、Ｍｇなどを導入する。これにより、ウエル領域１３を形成することができる。
【００６０】
図８は、本実施の形態においてコンタクト領域１４ｂを形成した状態を概略的に示す断面図である。図８に示すように、ソース電極１７のｐ型のコンタクト（コンタクト領域１４ｂ）となる領域をエッチングする。次に、エッチングにより開口した領域に、たとえばｐ+ＧａＮをエピタキシャル成長する。これにより、コンタクト領域１４ｂを形成することができる。
【００６１】
次に、コンタクト領域１４ｂとなる領域を開口したパターンを有するレジストを形成する。レジストの形成方法は、特に限定されない。次に、レジストのパターンから露出した領域がたとえばｎ+ＧａＮになるようにイオン注入する。これにより、図９に示すように、コンタクト領域１４ａを形成することができる。なお、図９は、本実施の形態における半導体層を形成した状態を概略的に示す断面図である。
【００６２】
以上より、図２および図９に示すように、ＧａＮ基板１１と、ｎ型層１２と、ウエル領域１３と、コンタクト領域１４ａ、１４ｂとを含む半導体層１１ａを形成することができる（ステップＳ２）。本実施の形態では、半導体層１１ａを形成するステップＳ２では、後述するステップＳ３で形成した窒化絶縁膜と接触する領域がＧａＮである半導体層１１ａを形成している。
【００６３】
図１０は、本実施の形態における窒化絶縁膜を形成した状態を概略的に示す断面図である。次に、図２および図１０に示すように、半導体層１１ａ上に、窒化絶縁膜１５を形成する（ステップＳ３）。このステップＳ３では、主要成分としてＮＨ3（アンモニア）を含まない原料ガスを用いる。
【００６４】
具体的には、ｎ型層１２上に、窒化絶縁膜１５としてたとえばＳｉＮxを、プラズマＣＶＤにより（アンモニア）を用いずにＳｉＨ4とＮ2とから成膜する。これにより、主要成分としてＮＨ3を含まない原料ガスを用いて、窒化絶縁膜１５を形成することができる。窒化絶縁膜１５中の水素濃度は、３．８×１０22ｃｍ-3未満であり、窒化絶縁膜１５と半導体層１１ａとの界面の固定電荷密度は、１．２×１０12ｃｍ-2未満である。窒化絶縁膜１５の膜厚は、たとえば約１００ｎｍである。
【００６５】
なお、窒化絶縁膜１５は、以下の工程を含んでいてもよい。具体的には、半導体層１１ａの主表面１２ａ全体を覆うように窒化絶縁膜１５を形成する。その後、フォトリソグラフィーにより窒化絶縁膜１５上に、ソース電極１７となる領域を開口したパターンを有するレジストを形成する。次いで、ソース電極１７となる領域に位置する窒化絶縁膜１５をたとえばエッチングにより除去する。
【００６６】
図１１は、本実施の形態においてゲート電極を形成した状態を概略的に示す断面図である。次に、図１１に示すように、窒化絶縁膜１５上に、ゲート電極１６を形成する（ステップＳ４）。ゲート電極１６の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。ゲート電極１６は、たとえばアルミニウム（Ａｌ）よりなる。
【００６７】
次に、ソース電極１７およびドレイン電極１８を形成する（ステップＳ５）。ソース電極１７およびドレイン電極１８の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。ソース電極１７およびドレイン電極１８は、たとえばチタン（Ｔｉ）／Ａｌよりなる。なお、ソース電極１７は、ｐ型およびｎ型のコンタクト領域１４ａ、１４ｂとコンタクトをとることができる。
【００６８】
以上のステップＳ１〜Ｓ５により、図１に示すＭＯＳＦＥＴ１０ａを製造することができる。
【００６９】
本実施の形態のＭＯＳＦＥＴ１０ａおよびその製造方法によれば、気相成長によって窒化絶縁膜１５を形成するときの原料ガスとして、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜１５を形成している。これにより、窒化絶縁膜１５中の水素濃度を低減することができる。つまり、窒化絶縁膜１５を形成するステップＳ３において水素種の影響を低減させることができるので、水素種が半導体層１１ａに取り込まれることを抑制することができる。このため、半導体層１１ａ中に散乱が生じることを抑制できるので、チャネルのキャリア（本実施の形態では電子）の移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。
【００７０】
ここで、窒化絶縁膜を形成するステップＳ３では、窒化絶縁膜１５を、物理蒸着法（ＰＶＤ、Physical Vapor Deposition）を用いて形成してもよい。ＰＶＤとしては、たとえば、真空蒸着やイオンプレーティングなどの蒸発系ＰＶＤ、スパッタリングなどを用いることができる。ＰＶＤでは、気相中で半導体層１１ａの表面に物理的手法により窒化絶縁膜１５を形成する物質の薄膜を堆積させるので、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜１５を形成することができる。したがって、上記と同様に、水素種が半導体層１１ａに取り込まれ、悪影響を及ぼすことを排除することができるので、チャネルのキャリア（本実施の形態では電子）の移動度の低下を抑制して、オン抵抗の増加を抑制することができる。
【００７１】
また、本実施の形態において好ましくは、ステップＳ２において、窒化絶縁膜１５と接触する領域の転位密度を１×１０8ｃｍ-2以下となるように半導体層１１ａを形成することが好ましい。これにより、リーク電流を低減できるので、ＭＯＳＦＥＴ１０ａの耐圧を向上することができる。このため、低いオン抵抗と、高い耐圧とを両立したＭＯＳＦＥＴ１０ａを製造することができる。
【００７２】
なお、本実施の形態では、半導体層１１ａとして、ＧａＮ基板１１、ｎ型層１２、ウエル領域１３およびコンタクト領域１４ａ、１４ｂとを含む構造を例に挙げて説明したが、本発明は特にこれに限定されない。半導体層１１ａはＧａＮ基板１１を含んでいなくてもよい。また半導体層１１ａは、ＧａＮ基板１１の代わりに他の基板を含んでいてもよい。
【００７３】
（実施の形態２）
図１２は、本実施の形態における半導体素子を概略的に示す断面図である。図１２を参照して、本実施の形態における半導体素子の一例であるＭＯＳＦＥＴ１０ｂについて説明する。本実施の形態におけるＭＯＳＦＥＴ１０ｂは、基本的には図１に示す実施の形態１におけるＭＯＳＦＥＴ１０ａと同様の構成を備えている。しかし、本実施の形態では、ゲート絶縁膜の構成が図１２に示すような構成となっている点で実施の形態１と異なっている。
【００７４】
具体的には、図１２に示すように、ＭＯＳＦＥＴ１０ｂは、窒化絶縁膜１５上に第２絶縁膜１５ｂをさらに備えている。窒化絶縁膜１５は、半導体層１１ａの主表面１２ａ上に形成されている。第２絶縁膜１５ｂは、窒化絶縁膜１５上に形成されている。つまり、窒化絶縁膜１５および第２絶縁膜１５ｂは、積層構造を形成している。
【００７５】
窒化絶縁膜１５は、実施の形態１における窒化絶縁膜１５と同様に、３．８×１０22ｃｍ-3未満の水素濃度を有し、１．２×１０12ｃｍ-2未満の固定電荷密度を有している。本実施の形態における窒化絶縁膜１５の膜厚は、たとえば０．５ｎｍ以上５μｍ以下である。
【００７６】
第２絶縁膜１５ｂは水素濃度および固定電荷密度に制限はなく、第２絶縁膜の材質はたとえばＳｉＮx、ＳｉＯ2（シリコン酸化膜）、ＳｉＯＮ（シリコン酸窒化膜）などを用いることができる。第２絶縁膜１５ｂの膜厚は、たとえば０．５ｎｍ以上５μｍ以下である。
【００７７】
続いて、本実施の形態におけるＭＯＳＦＥＴ１０ｂの製造方法について説明する。本実施の形態におけるＭＯＳＦＥＴ１０ｂの製造方法は、基本的には実施の形態１におけるＭＯＳＦＥＴ１０ａと同様の構成を備えている。しかし、本実施の形態では、窒化絶縁膜１５の製造方法において実施の形態１と異なっている。
【００７８】
具体的には、窒化絶縁膜を形成するステップＳ３の後、ゲート電極１６を形成するステップＳ４に先立ち、窒化絶縁膜１５上に積層するように第２絶縁膜１５ｂを形成するステップが実施される。第２絶縁膜１５ｂは、たとえばＮＨ3を用いたプラズマＣＶＤによりＳｉＮxを成膜する。なお、第２絶縁膜１５ｂの形成方法は特に制限されず、他の方法で形成してもよく、他の材料の膜を形成してもよい。
【００７９】
その他のステップＳ１〜Ｓ５は、実施の形態１とほぼ同様であるので、その説明を繰り返さない。以上より、図１２に示すＭＯＳＦＥＴ１０ｂを製造することができる。
【００８０】
本実施の形態のＭＯＳＦＥＴ１０ｂおよびその製造方法によれば、窒化絶縁膜１５上にさらに第２絶縁膜１５ｂを形成している。半導体層１１ａとの界面に水素濃度の低い窒化絶縁膜１５を形成しているので、第２絶縁膜中１５ｂの水素濃度に関わらず、キャリアの移動度の低下を抑制できる。さらに、第２絶縁膜１５ｂが窒化絶縁膜１５上に積層している場合、第２絶縁膜１５ｂに耐圧を負担させることができる。したがって、オン抵抗の増加を抑制でき、かつ絶縁膜の耐圧を向上したＭＯＳＦＥＴ１０ｂを製造することができる。
【００８１】
（実施の形態３）
図１３は、本実施の形態における半導体素子を概略的に示す断面図である。図１３を参照して、本実施の形態におけるＭＯＳＦＥＴ１０ｃを説明する。本実施の形態におけるＭＯＳＦＥＴ１０ｃおよびその製造方法は、基本的には図１に示す実施の形態１におけるＭＯＳＦＥＴ１０ａと同様の構成を備えている。しかし、本実施の形態では、ＭＯＳＦＥＴ１０ｃの構成が図１３に示すように横型である点で実施の形態１と異なっている。
【００８２】
具体的には、ソース電極およびドレイン電極を形成するステップＳ５において、ドレイン電極１８は、ＧａＮ基板１１と接触する位置ではなく、コンタクト領域１４ａ、１４ｂに電気的に接続するように主表面１２ａ上に形成されている。
【００８３】
以上説明したように、本実施の形態におけるＭＯＳＦＥＴ１０ｃおよびその製造方法によれば、オン抵抗の増加を抑制した横型のＭＯＳＦＥＴ１０ｃを製造することができる。
【００８４】
（実施の形態４）
図１４は、本実施の形態における半導体素子を概略的に示す断面図である。図１４を参照して、本実施の形態における絶縁ゲート型電界効果部を有する半導体素子の一例であるＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）２０ａについて説明する。本実施の形態におけるＩＧＢＴ２０ａは、縦型ＩＧＢＴである。
【００８５】
本実施の形態におけるＩＧＢＴ２０ａは、基本的には実施の形態１におけるＭＯＳＦＥＴ１０ａと同様の構成を備えている。しかし、本実施の形態では、ソース電極１７の代わりにエミッタ電極２１を備えている点、ドレイン電極１８の代わりにコレクタ電極２３を備えている点、コレクタ領域２２およびコンタクト層２５をさらに備えている点、およびＧａＮ基板１１を備えていない点において実施の形態１と異なっている。
【００８６】
具体的には、エミッタ電極２１は、コンタクト領域１４ａ、１４ｂに電気的に接続するように主表面１２ａ上に形成されている。このエミッタ電極２１は、ゲート電極１６と窒化絶縁膜１５により電気的に絶縁されている。エミッタ電極２１は、たとえばソース電極１７と同様の材料を用いることができる。
【００８７】
コレクタ領域２２は、ｎ型層１２下に形成され、ｎ型層１２とｐｎ接合を構成している。本実施の形態のコレクタ領域２２は、第２導電型（ｐ）であり、たとえばｐ型ＧａＮである。
【００８８】
コンタクト層２５は、コレクタ領域２２下に形成され、第２導電型（ｐ+）であり、たとえばｐ+ＧａＮである。
【００８９】
コレクタ電極２３は、コンタクト層２５下に形成されている。コレクタ電極２３は、たとえばドレイン電極１８と同様のＮｉ／Ａｕよりなる。
【００９０】
その他の構成は実施の形態１と同様であるので、その説明は繰り返さない。なお、ＩＧＢＴ２０ａは、実施の形態２と同様に、窒化絶縁膜１５上に第２絶縁膜１５ｂをさらに備えていてもよい。
【００９１】
図１５は、本実施の形態における半導体素子の製造方法を示すフローチャートである。続いて、図１５を参照して、本実施の形態におけるＩＢＧＴ２０ａの製造方法について説明する。
【００９２】
図１６は、本実施の形態におけるサファイア基板を概略的に示す断面図である。図１６に示すように、まず、サファイア基板２４を準備する。
【００９３】
図１７は、本実施の形態におけるコンタクト層およびコレクタ領域の形成方法を説明するための図である。次に、図１５〜図１７に示すように、サファイア基板２４上にコンタクト層２５を形成する（ステップＳ１１）。次に、コンタクト層２５上にコレクタ領域２２を形成する（ステップＳ１２）。
【００９４】
図１８は、本実施の形態におけるサファイア基板を除去した状態を概略的に示す断面図である。次に、図１８に示すように、レーザリフトオフ法によりサファイア基板２４を除去する。これにより、コンタクト層２５とコレクタ領域２２とが積層された層を形成することができる。
【００９５】
なお、上述した方法に特に限定されず、ｐ型ＧａＮ基板を準備し、ｐ型ＧａＮ基板上にコンタクト層２５およびコレクタ領域２２を形成する方法を採用してもよい。この場合には、基板を除去する工程を省略することができる。
【００９６】
図１９は、本実施の形態におけるｎ型層を形成した状態を概略的に示す断面図である。次に、図１９に示すように、実施の形態１と同様に、コレクタ領域２２上にｎ型層１２を形成する。
【００９７】
図２０は、本実施の形態におけるウエル領域を形成した状態を概略的に示す断面図である。次に、図２０に示すように、実施の形態１と同様に、たとえばｐ型ＧａＮをエピタキシャル成長することにより、ウエル領域１３を形成する。
【００９８】
図２１は、本実施の形態において半導体層を形成した状態を概略的に示す断面図である。次に、図２１に示すように、実施の形態１と同様に、たとえばエッチングおよびエピタキシャル成長によりコンタクト領域１４ｂを形成し、イオン注入によりコンタクト領域１４ａを形成する。
【００９９】
以上より、図２１に示すように、コンタクト層２５と、コレクタ領域２２と、ｎ型層１２と、ウエル領域１３と、コンタクト領域１４ａ、１４ｂとを含む半導体層１１ｂを形成することができる（ステップＳ２）。
【０１００】
図２２は、本実施の形態における窒化絶縁膜を形成した状態を概略的に示す断面図である。次に、図１５および図２２に示すように、実施の形態１と同様に、半導体層１１ｂ上に、窒化絶縁膜１５を形成する（ステップＳ３）。このステップＳ３では、実施の形態１と同様に、主要成分としてＮＨ3を含まない原料ガスを用いて、または、物理蒸着法を用いて、窒化絶縁膜１５を形成する。
【０１０１】
図２３は、本実施の形態においてゲート電極を形成した状態を概略的に示す断面図である。次に、図１５および図２３に示すように、実施の形態１と同様に、窒化絶縁膜１５上に、ゲート電極１６を形成する（ステップＳ４）。
【０１０２】
次に、エミッタ電極２１およびコレクタ電極２３を形成する（ステップＳ１２）。エミッタ電極２１およびコレクタ電極２３の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。エミッタ電極２１はたとえばＴｉ／Ａｌよりなり、コレクタ電極２３は、たとえばＮｉ／Ａｕよりなる。
【０１０３】
以上のステップＳ１〜Ｓ５により、図１４に示すＩＧＢＴ２０ａを製造することができる。
【０１０４】
以上説明したように、本実施の形態におけるＩＧＢＴ２０ａおよびその製造方法によれば、主要成分としてＮＨ3を含まない原料ガスを用いて、または、物理蒸着法を用いて、窒化絶縁膜１５を形成している。これにより、水素種が半導体層１１ｂに取り込まれることを抑制することができる。このため、キャリアの移動度の低下を抑制できるので、オン抵抗の増加を抑制したＩＧＢＴ２０ａを製造することができる。
【０１０５】
（実施の形態５）
図２４は、本実施の形態における半導体素子を概略的に示す断面図である。図２４を参照して、本実施の形態における半導体素子の一例であるＩＢＧＴ２０ｂを説明する。本実施の形態におけるＩＧＢＴ２０ｂおよびその製造方法は、基本的には図１４に示す実施の形態４におけるＩＧＢＴ２０ａと同様の構成を備えている。しかし、本実施の形態では、ＩＢＧＴ２０ｂの構成が図２４に示すように横型である点で実施の形態４と異なっている。
【０１０６】
具体的には、エミッタ電極およびコレクタ電極を形成するステップＳ１２において、コレクタ電極２３は、コンタクト領域１４ａ、１４ｂに電気的に接続するように主表面１２ａ上に形成されている。またコレクタ電極２３は、たとえばＴｉ／Ａｌよりなる。
【０１０７】
以上説明したように、本実施の形態におけるＩＧＢＴ２０ｂおよびその製造方法によれば、オン抵抗の増加を抑制した横型のＩＧＢＴ２０ｂを製造することができる。
【０１０８】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１における半導体素子を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体素子の製造方法を示すフローチャートである。
【図３】本発明の実施の形態１におけるＧａＮ基板を概略的に示す断面図である。
【図４】本発明の実施の形態１におけるｎ型層を成長させた状態を概略的に示す断面図である。
【図５】本発明の実施の形態１においてウエル領域を形成するためにレジストを形成した状態を概略的に示す断面図である。
【図６】本発明の実施の形態１においてウエル領域を形成するためにエッチングした状態を概略的に示す断面図である。
【図７】本発明の実施の形態１におけるウエル領域を形成した状態を概略的に示す断面図である。
【図８】本発明の実施の形態１においてコンタクト領域を形成した状態を概略的に示す断面図である。
【図９】本発明の実施の形態１における半導体層を形成した状態を概略的に示す断面図である。
【図１０】本発明の実施の形態１における窒化絶縁膜を形成した状態を概略的に示す断面図である。
【図１１】本発明の実施の形態１においてゲート電極を形成した状態を概略的に示す断面図である。
【図１２】本発明の実施の形態２における半導体素子を概略的に示す断面図である。
【図１３】本発明の実施の形態３における半導体素子を概略的に示す断面図である。
【図１４】本発明の実施の形態４における半導体素子を概略的に示す断面図である。
【図１５】本発明の実施の形態４における半導体素子の製造方法を示すフローチャートである。
【図１６】本発明の実施の形態４におけるサファイア基板を概略的に示す断面図である。
【図１７】本発明の実施の形態４におけるコンタクト層およびコレクタ領域の形成方法を説明するための図である。
【図１８】本発明の実施の形態４におけるサファイア基板を除去した状態を概略的に示す断面図である。
【図１９】本発明の実施の形態４におけるｎ型層を形成した状態を概略的に示す断面図である。
【図２０】本発明の実施の形態４におけるウエル領域を形成した状態を概略的に示す断面図である。
【図２１】本発明の実施の形態４において半導体層を形成した状態を概略的に示す断面図である。
【図２２】本発明の実施の形態４における窒化絶縁膜を形成した状態を概略的に示す断面図である。
【図２３】本発明の実施の形態４においてゲート電極を形成した状態を概略的に示す断面図である。
【図２４】本発明の実施の形態５における半導体素子を概略的に示す断面図である。
【符号の説明】
【０１１０】
１０ａ，１０ｂ，１０ｃ  ＭＯＳＦＥＴ、１１  ＧａＮ基板、１１ａ，１１ｂ  半導体層、１２  ｎ型層、１２ａ  主表面、１３  ウエル領域、１４ａ，１４ｂ  コンタクト領域、１５  窒化絶縁膜、１５ｂ  第２絶縁膜、１６  ゲート電極、１７  ソース電極、１８  ドレイン電極、１９  レジスト、１９ａ  パターン、２０ａ，２０ｂ  ＩＧＢＴ、２１  エミッタ電極、２２  コレクタ領域、２３  コレクタ電極、２４  サファイア基板、２５  コンタクト層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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