(57)【要約】【課題】少バイト単位の書き込みを実現するメモリアレイ構成において、ディスターブ回数を緩和しながらメモリゲートドライバ数を削減する。【解決手段】メモリアレイ１１は、複数のサブアレイ１７、ＭＧトランスファ１８、ＳＬドライバ１９、およびＣＧドライバ２０から構成されている。サブアレイ１７は、複数のメモリゲート線、コントロールゲート線、ソース線、およびビット線ＢＬを有し、これら各線の交差する部分にメモリセルＭＣがそれぞれ配置される。コントロールゲート線、ＣＧドライバ２０、ソース線、およびＳＬドライバ１９は、サブアレイ１７に共通に設置されるが、メモリゲート線とＭＧバッファ回路２１とは、サブアレイ１７毎に設置される。これにより、メモリアレイ１１の回路規模を増大させることなく、書き込み単位を少なくし、ディスターブによる影響を減少させる。【選択図】図５
2010211889.tif 000002
【特許請求の範囲】
【請求項１】
読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、
複数の前記不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、前記読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の前記不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の前記不揮発性メモリセルの電源端子が共通に接続される電源線と、前記データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、
複数の前記サブアレイと、複数の前記サブアレイにそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数の前記サブアレイにそれぞれに含まれる前記電源端子に共通に接続される電源線駆動回路と、複数の前記読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルにデータを書き込む場合に前記不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、
複数の前記データ線選択回路に共通に接続され、前記データ線選択回路に選択された前記データ線に現れたデータ信号を増幅するアンプ回路とを有することを特徴とする半導体集積回路装置。
【請求項２】
データ、命令を入出力する入出力回路と、
前記入出力回路に接続され前記データ、前記命令を転送する経路であるバスと、
前記バスに接続され前記データ、前記命令を受け取りデータの演算処理を行う演算回路と、
前記演算回路に接続され前記演算回路の演算結果や前記演算回路で利用する命令を記憶するメモリモジュールとを有し、
前記メモリモジュールは、
読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、
複数の前記不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、前記読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の前記不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の前記不揮発性メモリセルの電源端子が共通に接続される電源線と、前記データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、
複数の前記サブアレイと、複数の前記サブアレイにそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数の前記サブアレイにそれぞれに含まれる前記電源端子に共通に接続される電源線駆動回路と、複数の前記読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルにデータを書き込む場合に前記不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、
複数の前記データ線選択回路に共通に接続され、前記データ線選択回路に選択された前記データ線に現れたデータ信号を増幅するアンプ回路とを有することを特徴とする半導体集積回路装置。
【請求項３】
読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、
複数の前記不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、前記読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の前記不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の前記不揮発性メモリセルの電源端子が共通に接続される電源線と、前記データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、
複数の前記サブアレイと、複数の前記サブアレイにそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数の前記サブアレイにそれぞれに含まれる前記電源端子に共通に接続される電源線駆動回路と、複数の前記読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルにデータを書き込む場合に前記不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、
複数の前記データ線選択回路に共通に接続され、前記データ線選択回路に選択された前記データ線に現れたデータ信号を増幅するアンプ回路とを有し、
前記不揮発性メモリセルは、
ネガティブデータを格納するネガセルとポジティブデータを格納するポジセルとを１対として１つのデータを記憶する相補記憶構成よりなることを特徴とする半導体集積回路装置。
【請求項４】
データ、命令を入出力する為の入出力回路と、
前記入出力回路に接続され前記データ、前記命令を転送する経路であるバスと、
前記バスに接続され前記データ、前記命令を受け取りデータの演算処理を行う演算回路と、
前記演算回路に接続され前記演算回路の演算結果や前記演算回路で利用する命令を記憶するメモリモジュールとを有し、
前記メモリモジュールは、
読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、
複数の前記不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、前記読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の前記不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の前記不揮発性メモリセルの電源端子が共通に接続される電源線と、前記データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、
複数の前記サブアレイと、複数の前記サブアレイにそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数の前記サブアレイにそれぞれに含まれる前記電源端子に共通に接続される電源線駆動回路と、複数の前記読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルにデータを書き込む場合に前記不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、
複数の前記サブアレイに含まれる前記データ線にそれぞれに接続され、前記不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、
複数の前記データ線選択回路に共通に接続され、前記データ線選択回路に選択された前記データ線に現れたデータ信号を増幅するアンプ回路とを有し、
前記不揮発性メモリセルは、
ネガティブデータを格納するネガセルとポジティブデータを格納するポジセルとを１対として１つのデータを記憶する相補記憶構成よりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
それぞれの前記読み出しゲート線駆動回路を選択するゲート線駆動回路選択回路を有したことを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記メモリセルは、前記データ入出力端子と前記電源端子の間のチャネル領域上に絶縁膜が形成され、前記絶縁膜上の前記データ入出力端子に近い側に読み出し選択ゲート端子が形成され、前記絶縁膜上の前記電源端子に近い側に書き込みゲート端子が形成され、前記絶縁膜と書き込みゲート端子の間には更に電荷蓄積層が形成されているスプリットゲート型であることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記メモリアレイは、
前記書き込みゲート線駆動回路の数は前記読み出しゲート線駆動回路の数より少なく、前記電源線駆動回路の数は前記読み出しゲート線駆動回路の数より少ないことを特徴とする半導体集積回路装置。
【請求項８】
請求項２または４記載の半導体集積回路装置において、
前記メモリモジュールは前記バスを介して前記不揮発性メモリセルを選択するためのアドレス信号と前記不揮発性メモリセルに書き込まれるべきデータと書き込み命令を受け、前記アドレス信号により書き込みゲート線駆動回路と、前記電源線駆動回路と、所望の前記サブアレイに含まれる所望の前記読み出しゲート線駆動回路とが選択され、前記書き込み命令により活性化された書き込みデータ転送回路を介して所望の前記サブアレイに含まれる所望の読み出しゲート線駆動回路に接続された前記不揮発性メモリセルにデータが書き込まれることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリモジュールにおける信頼性の向上化技術に関し、特に、小バイト単位の書き込みにおけるディスターブによるデータ破壊の防止に有効な技術に関する。
【背景技術】
【０００２】
近年、不揮発性メモリを搭載したマイクロコンピュータ、いわゆるフラッシュ混載型マイクロコンピュータなどの半導体集積回路装置では、少ないバイト単位での書き込みをサポートしたフラッシュメモリモジュールの搭載の要求がある。
【０００３】
図１８は、本発明者の検討によるフラッシュメモリモジュールに設けられたメモリアレイ１００の構成例を示す説明図である。
【０００４】
メモリアレイ１００には、図示するように、ＳＬドライバ回路１０１、ＭＧドライバ１０２、およびＣＧドライバ１０３が設けられており、該メモリアレイ１００は、各制御信号を構成するドライバの面積を削減するため、メモリセルＭＣを選択する信号線（メモリゲート線ＭＧＬ、コントロールゲート線ＣＧＬ、ソース線ＳＬ）とメモリセルＭＣに入力、または出力されるデータを転送する信号線（ビット線ＢＬ）の交点にメモリセルＭＣが配置されるアレイ構成になっている。
【０００５】
上記のアレイ構成では、１つのコントロールゲート線ＣＧＬに接続される複数のメモリセルＭＣに対してメモリゲート線ＭＧＬ、ソース線ＳＬが共通になっているため、たとえば、メモリゲート線ＭＧＬ、およびソース線ＳＬが選択され、ビット線ＢＬが非選択の状態となるメモリセルＭＣが発生する。
【０００６】
この場合、図１８のハッチングで示したメモリセルＭＣが選択状態であり、太線で囲われたメモリセルＭＣが非選択状態である。この非選択状態のメモリセルＭＣでは、書き込み非選択状態でありながら弱い書き込みが発生し、意図しないしきい値電圧Ｖｔｈの変動（以下、ディスターブという）を誘発する可能性がある。
【０００７】
このディスターブを対策する技術としては、たとえば、１つのメモリゲート線ＭＧＬに接続されるメモリセルＭＣの数を制限して、メモリアレイを構成するものが知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上記のような不揮発性メモリのディスターブの対策技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
たとえば、上記した図１８に示すメモリアレイ構成のフラッシュメモリモジュールにおける最小書き込み単位は、６４ｂｉｔ（８Ｂｙｔｅ）である。１本のメモリゲート線につながるビットは、１０２４ｂｉｔ（１２８Ｂｙｔｅ）であるため、メモリゲート線、およびソース線が選択され、ビット線が非選択となる書き込み非選択状態（ディスターブ）は、１０２４ｂｉｔ÷６４ｂｉｔ＝１６回発生する。
【００１０】
また、複数のメモリゲート線に共通に、メモリゲート線の駆動、ならびに選択を行うメモリゲートドライバを設けているため、メモリゲート線が選択状態（メモリゲート線選択／ソース線非選択）となっているメモリセルは、上記したメモリゲート線選択／ソース線選択／ビット線非選択状態のメモリセルよりも多い数となる。
【００１１】
ここで、図１９に示すように、メモリゲートドライバをメモリゲート線毎に設けた場合には、最小書き換え単位をたとえば８ｂｉｔ（１Ｂｙｔｅ）と少なくできるが、ディスターブ状態は、１０２４ｂｉｔ÷８ｂｉｔ＝１２８回に増加してしまい、さらには、メモリゲートドライバの数も増大してしまうことになる。
【００１２】
そこで、図２０に示すように、１つのメモリゲート線ＭＧＬに接続されるメモリセルＭＣの数を、たとえば、１０２４ｂｉｔから１２８ｂｉｔに少なくするために、メモリアレイ１００を複数のサブアレイ１０４からなるアレイ構成に変更すると、１つのＭＧドライバ１０２により選択されるメモリセルＭＣは少なくなり、ディスターブの回数を従来と同じ１２８ｂｉｔ÷８ｂｉｔ＝１６回に低減することができる。
【００１３】
しかしながら、サブアレイ１０４毎にメモリゲートドライバを設ける必要があるので、図１９に示すアレイ構成の場合より、さらにメモリゲートドライバの数が増大してしまうという問題が生じてしまうことになる。
【００１４】
本発明の目的は、少バイト単位の書き込みを実現するメモリアレイ構成において、ディスターブ回数を緩和しながらメモリゲートドライバ数を削減することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、複数の不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、該読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の不揮発性メモリセルの電源端子が共通に接続される電源線と、データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、複数のサブアレイと、複数のサブアレイそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数のサブアレイにそれぞれに含まれる電源端子に共通に接続される電源線駆動回路と、複数の読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルにデータを書き込む場合に不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、複数のデータ線選択回路に共通に接続され、該データ線選択回路に選択されたデータ線に現れたデータ信号を増幅するアンプ回路とを有するものである。
【００１８】
また、本発明は、データ、命令を入出力する入出力回路と、該入出力回路に接続され、データ、命令を転送する経路であるバスと、該バスに接続されデータ、命令を受け取りデータの演算処理を行う演算回路と、該演算回路に接続され演算回路の演算結果や演算回路で利用する命令を記憶するメモリモジュールとを有し、該メモリモジュールは、読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、複数の不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、該読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の不揮発性メモリセルの電源端子が共通に接続される電源線と、データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、複数のサブアレイと、複数のサブアレイそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数のサブアレイにそれぞれに含まれる電源端子に共通に接続される電源線駆動回路と、複数の読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルにデータを書き込む場合に不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、複数のデータ線選択回路に共通に接続され、データ線選択回路に選択されたデータ線に現れたデータ信号を増幅するアンプ回路とを有するものである。
【００１９】
さらに、本発明は、読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、複数の不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、該読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の不揮発性メモリセルの電源端子が共通に接続される電源線と、データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、複数のサブアレイと、複数のサブアレイにそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数のサブアレイにそれぞれに含まれる電源端子に共通に接続される電源線駆動回路と、複数の読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルにデータを書き込む場合に不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、複数のデータ線選択回路に共通に接続され、データ線選択回路に選択されたデータ線に現れたデータ信号を増幅するアンプ回路とを有し、不揮発性メモリセルは、ネガティブデータを格納するネガセルとポジティブデータを格納するポジセルとを１対として１つのデータを記憶する相補記憶構成よりなるものである。
【００２０】
また、本発明は、データ、命令を入出力する入出力回路と、該入出力回路に接続されデータ、命令を転送する経路であるバスと、該バスに接続されデータ、命令を受け取りデータの演算処理を行う演算回路と、該演算回路に接続され演算回路の演算結果や演算回路で利用する命令を記憶するメモリモジュールとを有し、該メモリモジュールは、読み出し選択ゲート端子と、書き込みゲート端子と、データ入出力端子と、電源端子とを含む不揮発性メモリセルと、複数の不揮発性メモリセルの書き込みゲート端子が共通に接続される読み出しゲート線と、該読み出しゲート線を駆動する読み出しゲート線駆動回路と、複数の不揮発性メモリセルの読み出し選択ゲート端子が共通に接続される読み出し選択ゲート線と、複数の不揮発性メモリセルの電源端子が共通に接続される電源線と、データ入出力端子にそれぞれに接続されるデータ線とを含むサブアレイと、複数のサブアレイと、複数のサブアレイにそれぞれに含まれる読み出し選択ゲート線に共通に設置される書き込みゲート線駆動回路と、複数のサブアレイにそれぞれに含まれる電源端子に共通に接続される電源線駆動回路と、複数の読み出しゲート線駆動回路に共通に接続される読み出しゲート線転送回路とを含むメモリアレイと、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルにデータを書き込む場合に不揮発性メモリセルに書き込まれるべきデータを転送する書き込みデータ転送回路と、複数のサブアレイに含まれるデータ線にそれぞれに接続され、不揮発性メモリセルからデータを読み出す場合にデータ線を選択するデータ線選択回路と、複数のデータ線選択回路に共通に接続され、データ線選択回路に選択されたデータ線に現れたデータ信号を増幅するアンプ回路とを有し、不揮発性メモリセルは、ネガティブデータを格納するネガセルとポジティブデータを格納するポジセルとを１対として１つのデータを記憶する相補記憶構成よりなるものである。
【００２１】
また、本願のその他の発明の概要を簡単に示す。
【００２２】
本発明は、前記半導体集積回路装置が、それぞれの読み出しゲート線駆動回路を選択するゲート線駆動回路選択回路を含むものである。
【００２３】
また、本発明は、前記メモリセルが、データ入出力端子と電源端子の間のチャネル領域上に絶縁膜が形成され、該絶縁膜上のデータ入出力端子に近い側に読み出し選択ゲート端子が形成され、絶縁膜上の電源端子に近い側に書き込みゲート端子が形成され、絶縁膜と書き込みゲート端子の間には更に電荷蓄積層が形成されているスプリットゲート型よりなるものである。
【００２４】
さらに、本発明は、前記メモリアレイが、書き込みゲート線駆動回路の数は読み出しゲート線駆動回路の数より少なく、電源線駆動回路の数は読み出しゲート線駆動回路の数より少ないものである。
【００２５】
また、本発明は、前記メモリモジュールが、バスを介してメモリセルを選択するためのアドレス信号とメモリセルに書き込まれるべきデータと書き込み命令を受け、アドレス信号により書き込みゲート線駆動回路と、電源線駆動回路と、所望のサブアレイに含まれる所望の読み出しゲート線駆動回路とが選択され、書き込み命令により活性化された書き込みデータ転送回路を介して所望のサブアレイに含まれる所望の読み出しゲート線駆動回路に接続された不揮発性メモリセルにデータが書き込まれるものである。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
（１）ＭＧドライバ回路、およびＣＧドライバの回路数を削減することが可能となり、チップ面積の増加を抑制しながら、ディスターブ回数を低減することができる。
【００２８】
（２）上記（１）により、半導体集積回路装置を小型化しながら、信頼性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図である。
【図２】図１の半導体集積回路装置に設けられた不揮発性メモリモジュールの構成例を示す説明図である。
【図３】図２の不揮発性メモリモジュールに設けられたメモリセルの構成例を示す説明図である。
【図４】図３のメモリセルにおける書き込み／消去／読み出し時の電圧条件を示した説明図である。
【図５】図２のメモリアレイの構成例を示した説明図である。
【図６】図１８のメモリアレイにおける書き込み動作の一例を示した各信号の動作波形を示したタイミングチャートである。
【図７】図５のメモリアレイにおける書き込み動作の一例を示すタイミングチャートである。
【図８】図１８のメモリアレイの消去動作における各信号の動作波形を示すタイミングチャートである。
【図９】図５のメモリアレイにおける消去動作の一例を示すタイミングチャートである。
【図１０】本発明の実施の形態１によるＭＧバッファ回路をＣＭＯＳ構成とした際の一例を示す説明図である。
【図１１】図１０のＭＧバッファ回路におけるＣＭＯＳ構成の他の例を示す説明図である。
【図１２】図５のメモリアレイと図１８のメモリアレイとにおけるディスターブ緩和の効果例を示す説明図である。
【図１３】本発明の実施の形態２によるメモリアレイの構成例を示した説明図である。
【図１４】図１３のメモリアレイにおける他の構成例を示した説明図である。
【図１５】一般的な１セル／１データ記憶方式によるメモリセルにおけるしきい値電圧の制御例を示した説明図である。
【図１６】本発明の実施の形態３によるメモリアレイに設けられたメモリセルにおけるしきい値電圧の制御例を示した説明図である。
【図１７】本発明の実施の形態３によるメモリアレイの構成例を示した説明図である。
【図１８】本発明者の検討によるフラッシュメモリモジュールに設けられたメモリアレイの構成例を示す説明図である。
【図１９】本発明者の検討による図１８のメモリアレイにおける変形例を示す説明図である。
【図２０】本発明者の検討による図１８のメモリアレイにおける他の変形例を示す説明図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図、図２は、図１の半導体集積回路装置に設けられた不揮発性メモリモジュールの構成例を示す説明図、図３は、図２の不揮発性メモリモジュールに設けられたメモリセルの構成例を示す説明図、図４は、図３のメモリセルにおける書き込み／消去／読み出し時の電圧条件を示した説明図、図５は、図２のメモリアレイの構成例を示した説明図、図６は、図１８のメモリアレイにおける書き込み動作の一例を示した各信号の動作波形を示したタイミングチャート、図７は、図５のメモリアレイにおける書き込み動作の一例を示すタイミングチャート、図８は、図１８のメモリアレイの消去動作における各信号の動作波形を示すタイミングチャート、図９は、図５のメモリアレイにおける消去動作の一例を示すタイミングチャート、図１０は、本発明の実施の形態１によるＭＧバッファ回路をＣＭＯＳ構成とした際の一例を示す説明図、図１１は、図１０のＭＧバッファ回路におけるＣＭＯＳ構成の他の例を示す説明図、図１２は、図５のメモリアレイと図１８のメモリアレイとにおけるディスターブ緩和の効果例を示す説明図である。
【００３２】
本実施の形態１において、半導体集積回路装置１は、たとえば、マイクロコンピュータなどからなる。半導体集積回路装置１は、図１に示すように、演算回路であるＣＰＵ２、入出力回路であるＩ／Ｏ部３、タイマ４、発振回路５、ＲＡＭ(Random Access Memory)６、不揮発性メモリモジュールシーケンサ７、ＤＭＡ(Direct Memory Access)コントローラ８、バスインタフェース９、およびメモリモジュールである不揮発性メモリモジュール１０などから構成されている。
【００３３】
ＣＰＵ２は、半導体集積回路装置１におけるすべての制御を司る。Ｉ／Ｏ部３は、入出力信号のインタフェースであり、タイマ４は、カウントアップを行い、任意時間が経過したことをＣＰＵ２など知らせる。発振回路５は、任意のクロック信号を生成し、動作クロック信号として各ブロックに該クロック信号を供給する。
【００３４】
ＲＡＭ６は、揮発性メモリであり、ＣＰＵ２のワークエリアなどとして機能する。不揮発性メモリモジュールシーケンサ７は、不揮発性メモリモジュール１０の動作制御を行う。
【００３５】
ＤＭＡコントローラ８は、ＣＰＵ２を介さずに、ＲＡＭ６とその他の周辺回路とのデータ転送を行う。不揮発性メモリモジュール１０は、フラッシュメモリに例示される不揮発性メモリモジュールからなり、データやプログラムなどの任意の情報を格納する。
【００３６】
また、ＣＰＵ２、ＲＡＭ６、ＤＭＡ(Direct Memory Access)コントローラ８、バスインタフェース９、ならびに不揮発性メモリモジュール１０は、高速のデータ転送が可能な高速転送バスＨＢＵＳを介して相互に接続されている。
【００３７】
さらに、Ｉ／Ｏ部３、タイマ４、発振回路５、不揮発性メモリモジュールシーケンサ７、および不揮発性メモリモジュール１０は、高速転送バスＨＢＵＳよりも低速のデータ転送となる低速転送バスＬＢＵＳを介して相互に接続されている。バスインタフェース９は、高速転送バスＨＢＵＳと低速転送バスＬＢＵＳとのインタフェースである。
【００３８】
図２は、不揮発性メモリモジュール１０の構成例を示す説明図である。
【００３９】
不揮発性メモリモジュール１０は、図示するように、複数のメモリセルＭＣ（図３）を含むメモリアレイ１１が設けられている。メモリアレイ１１には、読み出しゲート線となるメモリゲート線ＭＧＬ、ソース線ＳＬをそれぞれ選択／駆動するＸアドレスデコーダ１２、読み出し選択ゲート線であるコントロールゲート線ＣＧＬを選択／駆動するＸアドレスデコーダ１３、メモリセルＭＣに入力、または出力されるデータを転送する信号線であるビット線ＢＬを選択するＹアドレスデコーダ１４、およびデータ線選択回路となるＹセレクタ１５が接続されている。
【００４０】
また、Ｙセレクタ１５には、メモリセルＭＣのセル読み出し信号を増幅するアンプとなるセンスアンプ１６が接続されている。
【００４１】
上記したＸアドレスデコーダ１２、Ｘアドレスデコーダ１３、Ｙアドレスデコーダ１４、ならびにＹセレクタ１５を制御するＸアドレス信号線Ｘａｄｄ、Ｙアドレス信号線Ｙａｄｄ、およびメモリセルＭＣから読み出される、あるいはメモリセルＭＣに書き込まれるデータを転送するＩ／ＯデータバスＤｂｕｓは、高速転送バスＨＢＵＳに接続される高速アクセスポートＨＳＰ、および低速転送バスＬＢＵＳに接続される低速アクセスポートＬＳＰにそれぞれ接続されており、ＣＰＵ２からの動作命令を受けて、ＣＰＵ２やＲＡＭ６などとの間でデータ授受を行う。
【００４２】
なお、メモリアレイ１１、Ｘアドレスデコーダ１２、Ｘアドレスデコーダ１３、Ｙアドレスデコーダ１４、およびＹセレクタ１５は、図２に示したように２組の場合に限定されるものではなく、２組以上、若しくは１組だけでもよく、設計者により適宜選択可能とされる。
【００４３】
図３は、メモリセルＭＣの構成例を示す説明図である。
【００４４】
メモリセルＭＣは、図示するように、たとえば、２つのトランジスタＴ１，Ｔ２からなるスプリットゲート構造を採用している。メモリセルＭＣを制御する制御信号は、トランジスタＴ１のゲート（読み出し選択ゲート端子）にコントロールゲート線ＣＧＬを介して印加されるコントロールゲート信号、トランジスタＴ２のゲート（書き込みゲート端子）にメモリゲート線ＭＧＬを介して印加されるメモリゲート信号、トランジスタＴ１の一方の接続部（データ入出力端子）にビット線ＢＬを介して与えられる選択信号、およびトランジスタＴ２の一方の接続部（電源端子）にソース線ＳＬを介して与えられる選択信号などがある。
【００４５】
なお、メモリセルＭＣは、図３に示したスプリットゲート構造のほかに、既知のスタックゲート型などでもよく、設計者により適宜選択可能とされる。
【００４６】
図４は、メモリセルＭＣにおける書き込み／消去／読み出し時の電圧条件を示した説明図である。
【００４７】
たとえば、読み出し動作の場合には、ビット線ＢＬ、およびコントロールゲート線ＣＧＬに、それぞれ約１．５Ｖの電圧が印加され、メモリゲート線ＭＧＬ、ならびにソース線ＳＬには、約０Ｖの電圧が供給される。
【００４８】
また、書き込み時には、ビット線ＢＬに約０Ｖの電圧が、コントロールゲート線ＣＧＬには約１．０Ｖの電圧がそれぞれ印加され、メモリゲート線ＭＧＬには約１０Ｖの電圧が、ソース線ＳＬには約５Ｖの電圧がそれぞれ印加される。
【００４９】
このとき、非選択のメモリセルＭＣにおいて、ビット線ＢＬには約１．５Ｖ、コントロールゲート線ＣＧＬには約０．０Ｖ、メモリゲート線ＭＧＬには約３．５Ｖ、ソース線ＳＬには約１．５Ｖの電圧がそれぞれ印加される。
【００５０】
さらに、消去の際には、ビット線ＢＬに約１．５Ｖの電圧が、コントロールゲート線ＣＧＬには約０．０Ｖの電圧がそれぞれ印加され、メモリゲート線ＭＧＬには約−１０Ｖの電圧が、ソース線ＳＬには約５Ｖの電圧がそれぞれ印加される。
【００５１】
図５は、図２のメモリアレイ１１の構成例を示した説明図である。
【００５２】
メモリアレイ１１は、図示するように、複数のサブアレイ１７、ゲート線転送回路となるＭＧトランスファ１８、ＳＬドライバ１９、および書き込みゲート線駆動回路であるＣＧドライバ２０から構成されている。サブアレイ１７は、複数のメモリセルＭＣと読み出しゲート線駆動回路となるＭＧバッファ回路２１を含む。
【００５３】
サブアレイ１７は、複数のメモリゲート線ＭＧＬ、コントロールゲート線ＣＧＬ、ソース線ＳＬ、およびビット線ＢＬとを有し、メモリゲート線ＭＧＬ、コントロールゲート線ＣＧＬ、およびソース線ＳＬとビット線ＢＬの交差する部分にメモリセルＭＣがそれぞれ配置される。
【００５４】
メモリゲート線ＭＧＬは、書き込み時に所望のメモリセルＭＣを選択する。コントロールゲート線ＣＧＬは、メモリゲート線ＭＧＬと平行に配置され、読み出し時に所望のメモリセルＭＣを選択する。
【００５５】
ソース線ＳＬは、メモリゲート線ＭＧＬ、およびコントロールゲート線ＣＧＬと平行にに配置され、メモリセルＭＣを構成する選択トランジスタとなるトランジスタＴ２のソース端子に接続される。
【００５６】
ビット線ＢＬは、メモリゲート線ＭＧＬ、コントロールゲート線ＣＧＬ、ならびにソース線ＳＬと交差するように配置され、メモリセルＭＣを構成する選択トランジスタとなるトランジスタＴ１のドレイン端子に接続され、該メモリセルＭＣに書き込まれる、または読み出されるデータを転送する。
【００５７】
各々のメモリゲート線ＭＧＬは、１つのサブアレイ１７に含まれるメモリセルＭＣにそれぞれ接続されている。また、サブアレイ１７には、ＭＧバッファ回路２１がそれぞれ設けられている。
【００５８】
ＭＧバッファ回路２１は、メモリゲート線ＭＧＬ毎にそれぞれ設けられ、それぞれのサブアレイ１７に含まれる所定数のＭＧバッファ回路２１に共通の制御信号ＭＧＴによって活性／非活性が制御される。
【００５９】
メモリセルＭＣの書き込み制御に用いられる電位（たとえば、約１０Ｖ）は、サブアレイ１７に接続されているゲート線駆動回路選択回路となるＭＧドライバ回路２２によって生成され、ＭＧバッファ回路２１に共通の制御信号ＭＧＤ（ＭＧバッファ回路２１がＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成の場合は、Ｐ型ＭＯＳＦＥＴ用制御信号ＭＧＤＰ、およびＮ型ＭＯＳＦＥＴ用制御信号ＭＧＤＮ）を介して供給される。
【００６０】
制御信号ＭＧＴは、Ｘアドレス信号線Ｘａｄｄのアドレス信号に基づいてＸアドレスデコーダ１２から供給される制御信号ＭＧによって選択される。ＣＧドライバ２０は、Ｘアドレス信号線Ｘａｄｄのアドレス信号に基づいて、Ｘアドレスデコーダ１３から供給される制御信号ＣＧにより活性／非活性が制御される。
【００６１】
ソース線ＳＬも同様に、Ｘアドレス信号線Ｘａｄｄのアドレス信号に基づいて、Ｘアドレスデコーダ１３から電源線を介して供給される制御信号ＳＬＬにより活性／非活性が制御される。
【００６２】
コントロールゲート線ＣＧＬ、およびＣＧドライバ２０、ソース線ＳＬ、ならびにＳＬドライバ１９は、サブアレイ１７に共通に設けられているが、メモリゲート線ＭＧＬとＭＧバッファ回路２１とは、サブアレイ１７毎にそれぞれ設けられている構成となっている。
【００６３】
これにより、メモリアレイ１１の回路規模を増大させることなく、書き込み単位を少なくすることが可能となっている。
【００６４】
また、メモリアレイ１１のその他の構成要素について説明する。
【００６５】
まず、書き込み動作において、それぞれのメモリセルＭＣに書き込まれるデータは、書き込み線ＭＷＢＬを介し、図示しない制御回路から供給される制御線ＺＬに制御される書き込みデータ転送回路となる選択スイッチ部２３より、Ｉ／ＯデータバスＤｂｕｓを介して入力されたデータに基づいた書き込みデータがビット線ＢＬに供給される。
【００６６】
選択スイッチ部２３は、スイッチとして機能する複数のトランジスタ２３ａからなり、これらトランジスタ２３ａの一方の接続部が、各ビット線ＢＬにそれぞれ接続されている。
【００６７】
また、各々のトランジスタ２３ａにおける他方の接続部には、書き込み線ＭＷＢＬがそれぞれ接続され、これらトランジスタ２３ａのゲートには、制御線ＺＬがそれぞれ接続されている。
【００６８】
さらに、Ｙセレクタ１５は、複数のトランジスタ１５ａが設けられた構成からなる。各トランジスタ１５ａの一方の接続部には、ビット線ＢＬがそれぞれ接続されており、これらトランジスタ１５ａのゲートには、Ｙアドレスデコーダ１４から供給される制御信号Ｙｒ＜０＞〜Ｙｒ＜ｎ＞が入力されるように接続されている。複数のトランジスタ１５ａの他方の接続部は、それぞれ供給接続されて、センスアンプ１６に入力されるように接続されている。
【００６９】
次に、読み出し動作においては、コントロールゲート線ＣＧＬの制御信号によって選択されたメモリセルＭＣからビット線ＢＬを介して読み出しデータが転送され、Ｙアドレス信号Ｙａｄｄに基づいて、Ｙアドレスデコーダ１４から供給される制御信号Ｙｒにより、Ｙセレクタ１５がビット線ＢＬを選択し、その選択されたビット線ＢＬの読み出しデータがセンスアンプ１６に入力される。センスアンプ１６は、サブアレイ１７毎に設けられている。
【００７０】
そして、センスアンプ１６にて増幅された読み出しデータは、Ｉ／ＯデータバスＤｂｕｓを介して高速アクセスポートＨＳＰ、あるいは低速アクセスポートＬＳＰのいずれかに転送される。
【００７１】
ここで、前述した図１８に示す本発明者が検討したメモリアレイ１００の構成と、図５のメモリアレイ１１の構成との動作について比較する。
【００７２】
図６は、図１８のメモリアレイ１００における書き込み動作の一例を示した各信号の動作波形を示したタイミングチャートである。
【００７３】
まず、不揮発性メモリモジュールに所望のメモリセルＭＣを示すアドレス信号が入力されると、Ｘアドレスデコーダによりコントロールゲート線ＣＧＬ、メモリゲート線ＭＧＬ、ソース線ＳＬが選択され、選択電位（図６では電源電圧Ｖｄｄ）に立ち上げられる。
【００７４】
次に、書き込み指示信号ｐｒｏｇｒａｍが、不揮発性メモリモジュールに入力されると、制御信号ＳＬＬがＳＬドライバ回路１０１に、制御信号ＭＧがＭＧドライバ１０２にそれぞれ入力され、メモリゲート線ＭＧＬ、およびソース線ＳＬは書き込み電位（図６では１０Ｖ）に変化する。
【００７５】
そして、書き込み指示信号ｐｒｏｇｒａｍが立ち下がり書き込み動作の終了を指示した後に、制御信号ＭＧＬ、および制御信号ＳＬＬは、書き込み動作前の電位（図６では電源電圧Ｖｄｄ）に戻され、その後、コントロールゲート線ＣＧＬ、メモリゲート線ＭＧＬ、ならびにソース線ＳＬは一旦選択レベル（図６では電源電圧Ｖｄｄ）に下げられた後に非選択レベル（図６では０Ｖ）に立ち下げられる。
【００７６】
図７は、図５のメモリアレイ１１における書き込み動作の一例を示すタイミングチャートである。
【００７７】
図６と異なるのは、図１８のＭＧドライバ１０２が、図５ではＭＧドライバ回路２２とＭＧバッファ回路２１とに階層化されているため、ＭＧバッファ回路２１を制御する制御信号ＭＧＴ、および制御信号ＭＧＤが加えられている点である。
【００７８】
図６と同様に、アドレス信号が入力されるとコントロールゲート線ＣＧＬ、メモリゲート線ＭＧＬ、ならびにソース線ＳＬが選択レベルに変化され、その後、書き込み指示信号ｐｒｏｇｒａｍが不揮発性メモリモジュール１０に入力されると、制御信号ＭＧにより、所望のＭＧドライバ回路２２が選択され、制御信号ＭＧＤによって書き込み電位（図７では１０Ｖ）がＭＧバッファ回路２１に与えられ、また、制御信号ＭＧＬによって選択されたＭＧトランスファ１８は、ＭＧバッファ回路２１を活性化する制御信号ＭＧＴを出力し、その後所望のＭＧバッファ回路２１によりメモリゲート線ＭＧＬが書き込み電位に変化する。
【００７９】
図８は、図１８のメモリアレイ１００の消去動作における各信号の動作波形を示すタイミングチャートである。
【００８０】
不揮発性メモリモジュールに所望のメモリセルＭＣを示すアドレス信号が入力されるとアドレスデコーダにより、メモリゲート線ＭＧＬ、ソース線ＳＬがそれぞれ選択され、選択されたメモリゲート線ＭＧＬは、アドレス信号入力前の電位を維持し（非選択メモリゲート線ＭＧＬが電源電圧Ｖｄｄに立ち上げられる）、ソース線ＳＬは、選択電位（図８では電源電圧Ｖｄｄ）に立ち上げられる。
【００８１】
その後、消去指示信号ｅｒａｓｅが不揮発性メモリモジュールに入力されると、制御信号ＳＬＬがＳＬドライバ回路１０１に、制御信号ＭＧＬがＭＧドライバ１０２にそれぞれ入力され、メモリゲート線ＭＧＬ、ならびにソース線ＳＬは消去電位（図８ではメモリゲート線ＭＧＬ：−１０Ｖ、ソース線ＳＬ：５Ｖ）に変化する。
【００８２】
そして、消去指示信号ｅｒａｓｅが立ち下がり、消去動作の終了が指示されると、制御信号ＭＧＬ、および制御信号ＳＬＬは、消去動作前の電位（図８では電源電圧Ｖｄｄ）に戻され、その後、メモリゲート線ＭＧＬは、消去指示信号ｅｒａｓｅ入力前の電位（図８では、０Ｖ）に戻され、ソース線ＳＬは、一旦選択レベル（図８では電源電圧Ｖｄｄ）に下げられた後に非選択レベル（図８では０Ｖ）に変化する（非選択メモリゲート線ＭＧＬは消去指示信号ｅｒａｓｅが入力されても電源電圧Ｖｄｄを維持し、その後ソース線ＳＬと同様に０Ｖに立ち下げられる）。また、コントロールゲート線ＣＧＬは、消去動作中に選択されないので、消去動作中は非選択レベル（図８では０Ｖ）を維持する。
【００８３】
図９は、図５のメモリアレイ１１における消去動作の一例を示すタイミングチャートである。
【００８４】
この場合、図８と異なるのは、書き込み動作時の波形と同様に、ＭＧバッファ回路２１を制御する制御信号ＭＧＴ、および制御信号ＭＧＤが加えられている点である。
【００８５】
図８と同様に、アドレス信号が入力されると選択されたメモリゲート線ＭＧＬは、アドレス信号入力前の電位を維持し（非選択メモリゲート線ＭＧＬが電源電圧Ｖｄｄに立ち上げられる）、選択されたソース線ＳＬが選択レベル（図９では、電源電圧Ｖｄｄ）に変化され、その後、消去指示信号ｅｒａｓｅが不揮発性メモリモジュール１０に入力されると、制御信号ＭＧにより所望のＭＧドライバ回路２２が選択され、制御信号ＭＧＤにより、消去電位（図９ではメモリゲート線ＭＧＬ：−１０Ｖ、ソース線ＳＬ：５Ｖ）がＭＧバッファ回路２１に与えられ、また、制御信号ＭＧＬにより選択されたＭＧトランスファ１８は、ＭＧバッファ回路２１を活性化する制御信号ＭＧＴを出力し、その後、所望のＭＧバッファ回路２１によりメモリゲート線ＭＧＬが消去電位に変化する。
【００８６】
コントロールゲート線ＣＧＬは、図８と同様に消去動作中に選択されないので、消去動作中は非選択レベル（図８では０Ｖ）を維持する。
【００８７】
さらに、図１０、および図１１では、図５のＭＧバッファ回路２１が、図示しないＣＭＯＳ構成とされた場合を示している、この場合、図７との相違点は制御信号ＭＧＤが、Ｐ型ＭＯＳＦＥＴ用電源ＭＧＤＰ、およびＮ型ＭＯＳＦＥＴ用電源ＭＧＤＮに分離されて供給される点であり、その他は、図７と図９と準ずるものであるので、説明は省略する。
【００８８】
図１２は、図５のメモリアレイ１１と図１８に示す本発明者が検討したメモリアレイ１００とにおけるディスターブ緩和の効果例を示す説明図である。
【００８９】
図示するように、ＭＧバッファ回路２１の階層化、およびメモリアレイ１１を複数のサブアレイ１７に分割することにより、ＭＧバッファ回路２１の階層化、ならびに複数のサブアレイ１７の分割を行っていない場合よりも、大幅にディスターブ回数を低減することができる。
【００９０】
それにより、本実施の形態１によれば、書き込み選択を行うメモリゲート線ＭＧＬの駆動／選択を行うＭＧバッファ回路２１の階層化、およびメモリアレイ１１を複数のサブアレイ１７に分割することにより、ＭＧドライバ回路２２、およびＣＧドライバ２０の回路数を削減することが可能となり、チップ面積の増加を抑制しながら、ディスターブ回数を低減することができる。
【００９１】
（実施の形態２）
図１３は、本発明の実施の形態２によるメモリアレイの構成例を示した説明図、図１４は、図１３のメモリアレイにおける他の構成例を示した説明図である。
【００９２】
本実施の形態２において、図１３は、前記実施の形態１の変形例を示したものであり、図５のＭＧバッファ回路２１の部分をスイッチトランジスタに置き換えたものである。
【００９３】
前記実施の形態１の図５に示したＭＧバッファ回路２１は、図示しないが、たとえば導電型がＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるＣＭＯＳタイプであるが、本実施の形態２の図１３では、ＭＧバッファ回路２１の構成をスイッチトランジスタＳＷに置き換え、これらスイッチトランジスタＳＷ（たとえば、Ｎ型ＭＯＳＦＥＴ）は、制御信号ＭＧＴによってＯＮ／ＯＦＦが制御されるようになっている。このため、ＭＧバッファ回路２１に供給される制御信号は、制御信号ＭＧＤＮのみとなる。
【００９４】
また、図１４は、図１３の変形例を示したものであり、スイッチトランジスタＳＷが、ＭＧドライバ回路２２によってＯＮ／ＯＦＦ制御されるように構成されたものである。その他の構成については、前記実施の形態１と同様である。
【００９５】
これらによって、ＭＧバッファ回路２１の素子数を低減することが可能となり、レイアウト面積を、より小さくすることができる。
【００９６】
図１３、ならびに図１４の動作において、書き込み動作は、前記実施の形態１の図７と同様であり、消去動作については、前記実施の形態１の図９と同様であるので、説明は省略する。
【００９７】
なお、書き込み動作で図５の動作と相違する点は、ＭＧバッファ回路２１の制御信号として制御信号ＭＧＤＮをＭＧドライバ回路２２から供給し、書き込み電位（たとえば、１０Ｖ）、および消去制御に用いられる電位（たとえば、−１０Ｖ）は、制御信号ＭＧＤＮから供給される点である。
【００９８】
それにより、本実施の形態２では、ＭＧバッファ回路２１のサイズを小さくすることが可能となるので、ディスターブ回数を低減しながら、チップ面積の増加をより抑制することができる。
【００９９】
（実施の形態３）
図１５は、一般的な１セル／１データ記憶方式によるメモリセルにおけるしきい値電圧の制御例を示した説明図、図１６は、本発明の実施の形態３によるメモリアレイに設けられたメモリセルにおけるしきい値電圧の制御例を示した説明図、図１７は、本発明の実施の形態３によるメモリアレイの構成例を示した説明図である。
【０１００】
本実施の形態３においては、前記実施の形態１で述べた構成に、２つのメモリセルを用いて１つのデータを記憶する相補記憶方式を応用したものである。
【０１０１】
ここで、相補記憶方式について説明する。
【０１０２】
１つのメモリセルを用いて、１つのデータを記憶する一般的な方式（１セル／１データ記憶方式）では、図１５に示すように、メモリセルを構成するトランジスタのしきい値電圧は、データ消去状態よりデータ書き込み状態が高くなるように制御される。
【０１０３】
これに対して、図１６に示す２つのメモリセルを用いて１つのデータを記憶する相補記憶方式（２セル／１データ記憶方式）の場合、メモリセルはネガティブデータを格納するネガセルとポジティブデータを格納するポジセルの２種類に分けて１対として使用される。
【０１０４】
消去状態では、ネガセル、ポジセルともメモリセルのしきい値電圧は低くされ、書き込み状態ではデータ’１’を記憶する際にはメモリセルのしきい値電圧をポジセルよりネガセルが高くなるように、データ’０’を記憶する際にはメモリセルのしきい値電圧をネガセルよりポジセルが高くなるように制御する。
【０１０５】
図１７は、図５の構成を相補記憶方式に適用した場合の構成例を示す説明図である。
【０１０６】
この場合、図５と異なるのは、１つのサブアレイ１７の中に、ポジセル１７ａとネガセル１７ｂとの２種類の領域を有する構成となっている点である。
【０１０７】
読み出し動作では、コントロールゲート線ＣＧＬにより選択されたポジセル１７ａとネガセル１７ｂとの１対のメモリセルからビット線ＢＬを介して読み出しデータが転送され、Ｙアドレス信号Ｙａｄｄに基づいて、Ｙアドレスデコーダ１４（図２）から供給される制御信号Ｙｒにより、Ｙセレクタ１５でビット線ＢＬを選択し、選択されたビット線ＢＬの読み出しデータがセンスアンプ１６に入力される。
【０１０８】
前記実施の形態１と異なるのは、１データにつきポジセル１７ａとネガセル１７ｂとに接続される２つのビット線が選択されるので、センスアンプ１６では、選択された双方のビット線ＢＬのデータの差を増幅する点である。
【０１０９】
上記した読み出し方式により、メモリセルＭＣのリテンション性能が劣化した場合でも、記憶されたデータの読み出しを可能とすることができる。
【０１１０】
それにより、本実施の形態３においては、２セル／１データ記憶方式においても、前記実施の形態１と同様に、書き込み選択を行うメモリゲート線ＭＧＬの駆動／選択を行うＭＧバッファ回路２１の階層化と、メモリアレイ１１を複数のサブアレイ１７に分割することにより、ＭＧドライバ回路２２、およびＣＧドライバ２０の数を削減することが可能となり、チップ面積の増加を抑制しながら、ディスターブ回数を低減することができる。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１２】
本発明は、少バイト単位の書き込みを実現する不揮発性メモリモジュールが設けられたマイクロコンピュータなどの半導体集積回路装置に適している。
【符号の説明】
【０１１３】
１  半導体集積回路装置
２  ＣＰＵ
３  Ｉ／Ｏ部
４  タイマ
５  発振回路
６  ＲＡＭ
７  不揮発性メモリモジュールシーケンサ
８  ＤＭＡコントローラ
９  バスインタフェース
１０  不揮発性メモリモジュール
１１  メモリアレイ
１２  Ｘアドレスデコーダ
１３  Ｘアドレスデコーダ
１４  Ｙアドレスデコーダ
１５  Ｙセレクタ
１５ａ  トランジスタ
１６  センスアンプ
１７  サブアレイ
１７ａ  ポジセル
１７ｂ  ネガセル
１８  ＭＧトランスファ
１９  ＳＬドライバ
２０  ＣＧドライバ
２１  ＭＧバッファ回路
２２  ＭＧドライバ回路
２３  選択スイッチ部
２３ａ  トランジスタ
ＨＢＵＳ  高速転送バス
ＬＢＵＳ  低速転送バス
ＭＣ  メモリセル
ＭＧＬ  メモリゲート線
ＳＬ  ソース線
ＣＧＬ  コントロールゲート線
ＢＬ  ビット線
Ｄｂｕｓ   Ｉ／Ｏデータバス
ＨＳＰ  高速アクセスポート
ＬＳＰ  低速アクセスポート
Ｔ１，Ｔ２  トランジスタ
ＭＷＢＬ  書き込み線
ＺＬ  制御線
ＳＷ  スイッチトランジスタ
１００  メモリアレイ
１０１  ＳＬドライバ回路
１０２  ＭＧドライバ
１０３  ＣＧドライバ
１０４  サブアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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