(57)【要約】【課題】パワーデバイスのオン抵抗及びスイッチング損出の低減化を図る。【解決手段】パワーＭＯＳトランジスタ７０には、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられ、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３と、Ｐベース層４の間のＮドリフト層２上に、Ｐベース層４とオーバーラップするようにゲート絶縁膜５を介して設けられるゲート電極６と、Ｐベース層４表面に、端部がゲート電極６とオーバーラップし、Ｎドリフト層２と離間して形成されるＮ＋ソース層７と、Ｐベース層４表面に、端部がＮ＋ソース層７と接するＰ＋コンタクト層８とが設けられる。【選択図】  図１
2010232355.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、
前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、
前記半導体ベース層直下の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、
前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、
前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、
前記半導体基板に電気的に接続される第１の主電極と、
前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、
前記半導体基板上に、前記第１の半導体ドリフト層に隣接配置され、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、
前記第２の半導体ドリフト層表面に前記第１の半導体ドリフト層と接するように設けられる第２導電型の半導体ベース層と、
前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、
前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、
前記半導体基板に電気的に接続される第１の主電極と、
前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極と、
を具備することを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、
前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、
前記半導体ベース層を貫通して前記第１の半導体ドリフト層に達する深溝の内側面に設けられるゲート絶縁膜と、
前記ゲート絶縁膜と接し、前記深溝に埋設されるゲート電極と、
前記半導体ベース層直下の前記第１の半導体ドリフト層表面に、前記深溝と離間して形成され、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、
前記半導体ベース層表面に、前記深溝と接する第１導電型の第１の半導体層と、
前記半導体基板に電気的に接続される第１の主電極と、
前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極と、
を具備することを特徴とする半導体装置。
【請求項４】
前記半導体ベース層表面に、前記第１の半導体層と接するように設けられ、前記半導体ベース層よりも不純物濃度が高い第２導電型の第２の半導体層を具備し、前記第２の半導体層は前記第２の主電極と接することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
終端部の前記半導体ベース層と離間し、終端部の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第３の半導体層と、前記第３の半導体層表面に設けられる第２導電型のガードリング層とを具備することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタなどのパワーデバイスでは、耐圧、オン抵抗、及びスイッチング損出が重要な特性項目である。パワーＭＯＳトランジスタのスイッチング損出を低減する方法として、Ｎ＋基板上にＮドリフト層とＮ−ドリフト層を設けるものが知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるパワーＭＯＳトランジスタでは、Ｎ−ドリフト層が設けられることにより、パワーＭＯＳトランジスタのスイッチング損出を低減できるがゲート電極直下のＰベース層に挟まれた部分の濃度が低下して、ドリフト層に流れ込む径路の抵抗が大きくなるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３１９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、オン抵抗及びスイッチング損出の低減化を達成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層直下の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記半導体基板上に、前記第１の半導体ドリフト層に隣接配置され、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記第２の半導体ドリフト層表面に前記第１の半導体ドリフト層と接するように設けられる第２導電型の半導体ベース層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、オン抵抗及びスイッチング損出の低減化を達成することができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の不純物プロファイル、図２（ａ）は図１のＡ−Ａ線に沿う不純物プロファイル、図２（ｂ）は図１のＢ−Ｂ線に沿う不純物プロファイル。
【図３】本発明の実施例１に係る比較例の半導体装置を示す断面図。
【図４】本発明の実施例１に係る比較例の半導体装置の不純物プロファイル、図４（ａ）は図３のＣ−Ｃ線に沿う不純物プロファイル、図４（ｂ）は図３のＤ−Ｄ線に沿う不純物プロファイル。
【図５】本発明の実施例１に係る半導体装置の電流経路を示す断面図。
【図６】図５のＡＡ−ＡＡ線に沿う深さ方向に対する電界強度を示す図、図中実線（ａ）は本実施例の電界強度を示す図、図中破線は従来の電界強度を示す図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体装置を示す断面図。
【図１２】本発明の実施例３に係る半導体装置を示す断面図。
【図１３】本発明の実施例４に係る半導体装置を示す断面図。
【図１４】本発明の実施例５に係る半導体装置を示す断面図。
【図１５】本発明の実施例６に係る半導体装置を示す断面図。
【図１６】本発明の実施例７に係る半導体装置を示す断面図。
【図１７】本発明の実施例７に係る半導体装置の不純物プロファイル、図１７（ａ）は図１６のＥ−Ｅ線に沿う不純物プロファイル、図１７（ｂ）は図１６のＦ−Ｆ線に沿う不純物プロファイル。
【図１８】本発明の実施例８に係る半導体装置を示す断面図。
【図１９】本発明の実施例９に係る半導体装置を示す断面図。
【図２０】本発明の実施例１０に係る半導体装置を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す断面図、図２は半導体装置の不純物プロファイル、図２（ａ）は図１のＡ−Ａ線に沿う不純物プロファイル、図２（ｂ）は図１のＢ−Ｂ線に沿う不純物プロファイル、図３は比較例の半導体装置の断面図、図４は比較例の半導体装置の不純物プロファイル、図４（ａ）は図３のＣ−Ｃ線に沿う不純物プロファイル、図４（ｂ）は図３のＤ−Ｄ線に沿う不純物プロファイルである。本実施例では、Ｐベース層直下にＮ−ドリフト層を設けている。
【００１２】
図１に示すように、パワーＭＯＳトランジスタ７０は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００１３】
パワーＭＯＳトランジスタ７０は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３が設けられる。Ｐベース層４とＰベース層４の間には、Ｎドリフト層２が残置される。Ｐベース層４の第１主面（表面）には、端部がＮドリフト層２と離間するＮ＋ソース層７が選択的に設けられる。Ｐベース層４の第１主面（表面）には、端部がＮ＋ソース層７と接し、Ｎ＋ソース層７よりも深いＰ＋コンタクト層８が設けられる。
【００１４】
Ｐベース層４の間のＮドリフト層２上には、Ｐベース層４及びＮ＋ソース層７とオーバーラップするようにゲート絶縁膜５を介してゲート電極６が設けられる。ゲート絶縁膜５及びゲート電極６の側面及び上面には、絶縁膜９が設けられる。
【００１５】
Ｎ＋ソース層７、Ｐ＋コンタクト層８、及び絶縁膜９上には、Ｎ＋ソース層７及びＰ＋コンタクト層８と電気的に接続される第１の主電極としてのソース電極１０が設けられる。Ｎ＋基板１の第１主面（表面）と相対向する第２主面（裏面）上には、Ｎ＋基板１と電気的に接続される第２の主電極としてのドレイン電極１１が設けられる。
【００１６】
図２（ａ）に示すように、パワーＭＯＳトランジスタ７０のＮ＋ソース層７からＮ＋基板１方向では、表面濃度が例えば１×１０１９／ｃｍ３を有し、深さ方向に対して徐々に濃度が下がるＮ＋ソース層７が設けられる。Ｎ＋ソース層７直下には、ピーク濃度が例えば１×１０１７／ｃｍ３で、約ガウス分布を有するＰベース層４が設けられる。
【００１７】
Ｐベース層４直下には、Ｎ−ドリフト層３が設けられる。Ｎ−ドリフト層３直下には、Ｎドリフト層２が設けられる。ここで、Ｎドリフト層２及びＮ−ドリフト層３は、例えば深さ方向に対して一定な濃度を有する。Ｎドリフト層２直下には、深さ方向に対して一定な濃度の、例えば濃度が１×１０２０／ｃｍ３を有するＮ＋基板１が設けられる。
【００１８】
図２（ｂ）に示すように、パワーＭＯＳトランジスタ７０のゲート電極６直下には、Ｎドリフト層２が設けられる。Ｎドリフト層２直下には、Ｎ＋基板１が設けられる。
【００１９】
ここで、Ｎドリフト層２及びＮ−ドリフト層３は、パワーＭＯＳトランジスタ７０の耐圧の値によって適宜最適な濃度が設定され、また適宜最適な厚さが設定される。５００Ｖ系では、Ｎドリフト層２の濃度が例えば、４×１０１４／ｃｍ３に設定され、Ｎ−ドリフト層３の濃度がＮドリフト層２の濃度よりも例えば１桁から２桁低く設定される。Ｎドリフト層２とＮ−ドリフト層３との濃度差を大きくすることにより、パワーＭＯＳトランジスタ７０のスイッチング損出を低減化することができる。また、ゲート電極直下のＰベース層４の間には、Ｎドリフト層２が残置されているのでパワーＭＯＳトランジスタ７０のオン抵抗の上昇を抑制することができる。更に、Ｎ−ドリフト層３によって、後述するように耐圧が増加する。
【００２０】
図３に示すように、比較例のパワーＭＯＳトランジスタ８０では、Ｎドリフト層２の第１主面（表面）の全面にＮ−ドリフト層１２が設けられる。ゲート電極直下のＰベース層４の間では、Ｎ−ドリフト層１２によりＮドリフト層２が図中上下に分断されることとなる。なお、Ｎ−ドリフト層１２及びＮドリフト層２以外は、本実施例のパワーＭＯＳトランジスタ７０と同一構造を有するので説明を省略する。
【００２１】
図４（ａ）に示すように、比較例のパワーＭＯＳトランジスタ８０のＮ＋ソース層からＮ＋基板１方向では、本実施例のパワーＭＯＳトランジスタ７０と同一不純物プロファイルを有する。
【００２２】
図４（ｂ）に示すように、比較例のパワーＭＯＳトランジスタ８０のゲート電極６直下には、Ｎドリフト層２が設けられる。Ｎドリフト層２直下には、Ｎドリフト層２よりも１桁から２桁不純物濃度が低いＮ−ドリフト層１２が設けられる。Ｎ−ドリフト層１２直下には、Ｎドリフト層２が設けられる。Ｎドリフト層２直下には、Ｎ＋基板１が設けられる。
【００２３】
ここで、比較例のパワーＭＯＳトランジスタ８０では、Ｐベース層４直下には、Ｎ−ドリフト層１２が設けられているので、スイッチング損出を低減化することができる。更に、耐圧を増加させることが出来る。ところが、ゲート電極６直下のＮドリフト層２の下部にも、Ｎ−ドリフト層１２が設けられているので、比較例のパワーＭＯＳトランジスタ８０のオン抵抗が本実施例のパワーＭＯＳトランジスタ７０よりも上昇する。
【００２４】
次に、半導体装置の耐圧について、図５及び図６を参照して説明する。図５は半導体装置の電流径路を示す断面図、図６は図５のＡＡ−ＡＡ線に沿う深さ方向に対する電界強度を示す図、図中の実線（ａ）は本実施例の電界強度を示す図、図中の破線（ｂ）は従来の電界強度を示す図である。なお、従来のパワーＭＯＳトランジスタではＮ−ドリフト層が設けられていない。
【００２５】
図５に示すように、本実施例のパワーＭＯＳトランジスタ７０では、Ｐベース層４直下にＮ−ドリフト層３が設けられている。Ｎ−ドリフト層３は、Ｎ−ドリフト層３直下に設けられるＮドリフト層２よりも濃度を低減されている（Ｎ−ドリフト層３の濃度がＮドリフト層２の濃度よりも例えば１桁から２桁低く設定）。この結果、Ｎ−ドリフト層３の抵抗は、Ｎドリフト層２の抵抗よりも１桁から２桁高く設定される。
【００２６】
このとき、電流はソース側（図中上側）からドレイン側（図中下側）に広がりながら流れるために、Pベース層4直下は電流経路とはならないので、N-ドリフト層3が設けられることで、パワーMOSトランジスタ７０の動作時の抵抗は、ほとんど増加しない。
【００２７】
図６（ｂ）に示すように、従来のパワーＭＯＳトランジスタでは、Ｎ−ドリフト層３が設けられていないので、逆電圧印加時に、Ｐベース層４とＮドリフト層２の境界で一番電界強度が高く、ドレイン側（図中下側）方向で徐々に減少する。
【００２８】
一方、図６（ａ）に示すように、本実施例のパワーＭＯＳトランジスタ７０では、Ｎ−ドリフト層３は濃度が低いために、逆電圧印加時にＰベース層４とＮ−ドリフト層３の境界からＮ−ドリフト層３とＮドリフト層２の境界の間では、電界強度が増加せずに一定な電界強度が維持される。パワーＭＯＳトランジスタの耐圧は電界強度を積分した量に比例するので、パワーＭＯＳトランジスタ７０の耐圧は、電界強度が増加せずに一定な電界を有する領域分だけ増加することになる。この結果、従来のパワーＭＯＳトランジスタよりも耐圧を向上させることができる。
【００２９】
次に、半導体装置の製造方法について、図７乃至図１０を参照して説明する。図７乃至図１０は半導体装置の製造工程を示す断面図である。
【００３０】
図７に示すように、まず、Ｎ型不純物が均一に高濃度にドープされたシリコン基板であるＮ＋基板１上に、シリコンエピタキシャル成長法によりＮ型不純物がドープされたＮドリフト層２を形成する。ここで、エピタキシャル成長には、Ｎ＋基板１中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。Ｎドリフト層２形成後、Ｐベース層４が形成される領域のＮドリフト層２表面を選択的にエッチングして深溝３１を形成する。
【００３１】
深溝３１の形成は、例えばＲＩＥ（Reactive  Ion  Etching）法を用いる。その場合、Ｎドリフト層２に発生するダメージや表面汚染を除去する目的でＲＩＥ後処理が行われる。
【００３２】
次に、図８に示すように、シリコンエピタキシャル成長法により、深溝３１の部分にＮ型不純物がドープされたＮ−ドリフト層３を埋設する。Ｎ−ドリフト層３の形成は、Ｎドリフト層２上に絶縁膜を形成し、例えば、ＵＨＶ−ＣＶＤ法を用いて選択エピタキシャル成長（ＳＥＧ：Selective  Epitaxial  Growth）により形成する。その後、絶縁膜、Ｎドリフト層２、及びＮ−ドリフト層３を、例えばＣＭＰ（Chemical   Mechanical   Polishing）法を用いて研磨し、平坦化する。
【００３３】
ここでは、選択エピタキシャル成長法を用いてＮ−ドリフト層３を形成しているが、エピタキシャル成長法を用いて形成してもよい。或いは、Ｎドリフト層２に、加速電圧を可変させながらＰ型不純物をカウンタードープし、Ｎドリフト層２の濃度を低減化させてもよい。
【００３４】
続いて、図９に示すように、Ｎ−ドリフト層３表面にＰ型不純物がドープされたＰベース層４を形成する。ここでは、Ｐベース層４をイオン注入及び高温熱処理で形成しているが、Ｎ−ドリフト層３と同様にエピタキシャル成長法を用いて形成してもよい。その場合、例えばＮ−ドリフト層３及びＰベース層４を選択エピタキシャル成長法を用いて順次形成するのが好ましい。
【００３５】
Ｐベース層４形成後、ゲート絶縁膜５及びゲート電極６を選択的に積層形成する。このとき、Ｐベース層４の端部はゲート絶縁膜５及びゲート電極６とオーバーラップするように形成される。
【００３６】
そして、図１０に示すように、Ｐベース層４表面に、端部がゲート絶縁膜５及びゲート電極６とオーバーラップし、ゲート電極６直下のＮドリフト層２と離間するＮ型不純物がドープされるＮ＋ソース層７を形成する。Ｐベース層４表面に、端部がＮ＋ソース層７と接するＰ型不純物がドープされるＰ＋コンタクト層８が形成される。ここで、ゲート電極６直下のＰベース層４がパワーＭＯＳトランジスタ７０のチャネル領域となる。
【００３７】
次に、絶縁膜９、コンタクト、ソース電極１０、ドレイン電極１１、表面保護膜などを形成し、パワーＭＯＳトランジスタ７０が完成する。
【００３８】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられ、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３と、Ｐベース層４の間のＮドリフト層２上に、Ｐベース層４とオーバーラップするようにゲート絶縁膜５を介して設けられるゲート電極６と、Ｐベース層４表面に、端部がゲート電極６とオーバーラップし、Ｎドリフト層２と離間して形成されるＮ＋ソース層７と、Ｐベース層４表面に、端部がＮ＋ソース層７と接するＰ＋コンタクト層８とが設けられる。Ｎドリフト層２の濃度が４×１０１４／ｃｍ３に設定され、Ｎ−ドリフト層３の濃度がＮドリフト層２よりも１桁から２桁低く設定される。
【００３９】
このため、ドリフト層が傾斜分布になっており、パワーＭＯＳトランジスタ７０の内蔵ダイオードの逆回復過程の前半ではドリフト層濃度が低い部分で空乏層が伸びやすく電界が早く回復し、パワーＭＯＳトランジスタ７０の内蔵ダイオードの逆回復過程の後半ではドリフト層濃度が高い部分で空乏層が伸びにくく電荷が遅く回復する。したがって、パワーＭＯＳトランジスタ７０の内蔵ダイオードでのスイッチング損出を低減することができる。また、ゲート電極６直下の部分にはＮドリフト層２が残置され、Ｎ−ドリフト層３が形成されていないのでパワーＭＯＳトランジスタ７０のオン抵抗の上昇を抑制することができる。更に、Ｎ−ドリフト層３によって耐圧が増加する。この結果、オン抵抗とスイッチング損出が低減化され、且つ耐圧が増加されたパワーＭＯＳトランジスタ７０を提供することができる。
【００４０】
なお、本実施例では、シリコンパワーＭＯＳトランジスタに適用したが、必ずしもこれに限定されるものではない。ＳｉＣやＧａＮなどを用いたパワーデバイスに適用することができる。また、Nドリフト層２の濃度を深さ方向に対して一定にしているが、N＋基板１側のNドリフト層２の濃度を高く設定し、表面側方向に対して徐々にNドリフト層２の濃度を低下させてもよい。また、Ｎ−ドリフト層３の端部をＰベース層４の端部よりも内側にしてもよい。また、Ｎ−ドリフト層３を深さ方向に対して一定にしているが、深さ方向に対して一定ではなくピーク濃度を有するＮ−ドリフト層を１つ或いは深さ方向に複数個連結して設けてもよい。
【実施例２】
【００４１】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図１１は半導体装置を示す断面図である。本実施例では、Ｐ＋ガードリング層の周囲にＮ−層を設けている。
【００４２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４３】
図１１に示すように、パワーＭＯＳトランジスタ７１は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００４４】
パワーＭＯＳトランジスタ７１の終端部では、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３が設けられる。
【００４５】
終端部のＰベース層４及びＮ−ドリフト層３のチップ端側には、Ｐベース層４及びＮ−ドリフト層３と離間するＮ−層５１がＮドリフト層２の第１主面（表面）に複数設けられる。Ｎ−層５１の第１主面（表面）には、Ｐ＋ガードリング層４１が設けられる。Ｐ＋ガードリング層４１の端部は、Ｎ−層５１の端部よりも内側に設けられる。Ｎ−層５１はＰ＋ガードリング層４１での電界を緩和し、パワーＭＯＳトランジスタ７１の終端部の耐圧を高める働きをする。
【００４６】
ここで、Ｎ−層５１は、Ｐ＋ガードリング層４１を取り囲むようにＰ＋ガードリング層４１の側面及び底面に設けているが、代わりにＰ＋ガードリング層４１直下に設けてもよい。Ｎ−層５１の底部は、Ｎ−ドリフト層３の底部よりも表面側に浅く設けるのが好ましい。Ｎ−層５１の不純物濃度はＰ＋ガードリング層４１の不純物濃度よりも、例えば２桁以上低濃度に設定するのが好ましい。また、Ｎ−層５１の不純物濃度はＮ−ドリフト層３の不純物濃度と同等レベル或いは若干高濃度（例えば１桁以内）に設定するのが好ましい。
【００４７】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられ、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３と、Ｐベース層４及びＮ−ドリフト層３と離間し、Ｎドリフト層２表面に設けられるＮ−層５１と、Ｎ−層５１表面に設けられるＰ＋ガードリング層４１とが設けられる。
【００４８】
このため、実施例１の効果の他に、終端部の耐圧が向上したパワーＭＯＳトランジスタ７１を提供することができる。
【実施例３】
【００４９】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１２は半導体装置を示す断面図である。本実施例では、Ｐリサーフ層の周囲にＮ−層を設けている。
【００５０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５１】
図１２に示すように、パワーＭＯＳトランジスタ７２は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００５２】
パワーＭＯＳトランジスタ７２の終端部では、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３が設けられる。Ｎ−ドリフト層３の端部は、Ｎドリフト層２の端部よりも内側（図中右側）に設けられる。
【００５３】
終端部のＰベース層４のチップ端側には、Ｐベース層４と接するＮ−層５２及びＰリサーフ層４２が設けられる。Ｎ−層５２はＰリサーフ層４２を取り囲むように設けられる。Ｎ−層５２はＰリサーフ層４２での電界を緩和し、パワーＭＯＳトランジスタ７２の終端部の耐圧を高める働きをする。
【００５４】
ここで、Ｎ−層５２は、Ｐリサーフ層４２を取り囲むようにＰリサーフ層４２の側面及び底面に設けているが、代わりにＰリサーフ層４２直下に設けてもよい。Ｎ−層５２の底部は、Ｎ−ドリフト層３の底部よりも表面側に浅く設けるのが好ましい。Ｎ−層５２の不純物濃度はＰリサーフ層４２の不純物濃度よりも、例えば１桁から２桁以上低濃度に設定するのが好ましい。Ｎ−層５２とＮ−ドリフト層３を離間して形成しているが、接してもよい。
【００５５】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられ、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３と、Ｐベース層４と接するＰリサーフ層４２と、Ｐリサーフ層４２を取り囲むように設けられるＮ−層５２とが設けられる。
【００５６】
このため、実施例１の効果の他に、終端部の耐圧が向上したパワーＭＯＳトランジスタ７２を提供することができる。
【実施例４】
【００５７】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図１３は半導体装置を示す断面図である。本実施例では、Ｐベース層の終端部にＰベース層と接するＮ−層を設けている。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図１３に示すように、パワーＭＯＳトランジスタ７３は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００６０】
パワーＭＯＳトランジスタ７３の終端部では、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３が設けられる。Ｎ−ドリフト層３の端部は、Ｎドリフト層２の端部よりも内側（図中右側）に設けられる。
【００６１】
終端部のＰベース層４のチップ端側には、Ｐベース層４と接するＮ−層５３がＮドリフト層２の第１主面（表面）に設けられる。Ｎ−層５３はパワーＭＯＳトランジスタ７３の終端部での電界を緩和し、終端部の耐圧を高める働きをする。
【００６２】
ここで、Ｎ−層５３の底部は、Ｎ−ドリフト層３の底部よりも表面側に浅く設けるのが好ましい。Ｎ−層５３の不純物濃度はＮ−ドリフト層３の不純物濃度と同等レベルに設定するのが好ましい。
【００６３】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられ、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３と、Ｐベース層４と接し、Ｎドリフト層２の第１主面（表面）に設けられるＮ−層５３とが設けられる。
【００６４】
このため、実施例１の効果の他に、終端部の耐圧が向上したパワーＭＯＳトランジスタ７３を提供することができる。
【実施例５】
【００６５】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図１４は半導体装置を示す断面図である。本実施例では、Ｎドリフト層及びＮ−ドリフト層の構造を変更している。
【００６６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６７】
図１４に示すように、パワーＭＯＳトランジスタ７４は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００６８】
パワーＭＯＳトランジスタ７４は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２ａとＮ−ドリフト層３ａが設けられる。Ｎ−ドリフト層３ａの第１主面（表面）には、端部がＮドリフト層２ａと接するＰベース層４が選択的に設けられる。Ｎドリフト層２ａ及びＮ−ドリフト層３ａは、深さ方向において濃度が一定に設定される。Ｎ−ドリフト層３ａの濃度は、例えばＮドリフト層２ａの濃度よりも１桁から２桁低く設定される。Ｎドリフト層２ａ及びＮ−ドリフト層３ａは、例えばエピタキシャル成長法を用いて形成される。
【００６９】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２aと、Ｎ＋基板１上に設けられ、Ｎドリフト層２aと接しＮドリフト層２aよりも濃度の低いＮ−ドリフト層３aと、Ｎ−ドリフト層３a表面に設けられ、端部がＮドリフト層２aと接するＰベース層４と、Ｐベース層４の間のＮドリフト層２上に、Ｐベース層４とオーバーラップするようにゲート絶縁膜５を介して設けられるゲート電極６と、Ｐベース層４表面に、端部がゲート電極６とオーバーラップし、Ｎドリフト層２と離間して形成されるＮ＋ソース層７と、Ｐベース層４表面に、端部がＮ＋ソース層７と接するＰ＋コンタクト層８とが設けられる。
【００７０】
このため、ドリフト層濃度が低くなっており、パワーＭＯＳトランジスタ７４の内蔵ダイオードの逆回復過程では、空乏層が伸びやすく電界が早く回復する。したがって、パワーＭＯＳトランジスタ７４の内蔵ダイオードでのスイッチング損出を低減することができる。また、ゲート電極６直下の部分にはＮドリフト層２ａが残置され、Ｎ−ドリフト層３ａが形成されていないのでパワーＭＯＳトランジスタ７４のオン抵抗の上昇を抑制することができる。更に、Ｎ−ドリフト層３ａによって耐圧を増加させることが出来る。この結果、オン抵抗とスイッチング損出が低減化され、且つ耐圧が増加されたパワーＭＯＳトランジスタ７４を提供することができる。
【００７１】
なお、本実施例では、Ｐベース層４直下に、端部がＰベース層４の端部と接するＮ−ドリフト層３ａを設けているが、代わりにＰベース層４直下に、端部がＰベース層４の端部よりも内側のＮ−ドリフト層を設けてもよい。
【実施例６】
【００７２】
次に、本発明の実施例６に係る半導体装置について、図面を参照して説明する。図１５は半導体装置を示す断面図である。本実施例では、Ｐベース層直下にｉ型ドリフト層を設けている。
【００７３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７４】
図１５に示すように、パワーＭＯＳトランジスタ７５は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００７５】
パワーＭＯＳトランジスタ７５は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、ｉ型ドリフト層２１が設けられる。Ｐベース層４とＰベース層４の間には、Ｎドリフト層２が残置される。ここで、ｉ型ドリフト層２１とは、Ｎ型及びＰ型不純物濃度が非常に低く、Ｎ型半導体層及びＰ型半導体層ではないものをいう。ｉ型ドリフト層２１は、例えば１０４Ωｃｍ以上の高抵抗の半導体層である。
【００７６】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられるｉ型ドリフト層２１と、Ｐベース層４の間のＮドリフト層２上に、Ｐベース層４とオーバーラップするようにゲート絶縁膜５を介して設けられるゲート電極６と、Ｐベース層４表面に、端部がゲート電極６とオーバーラップし、Ｎドリフト層２と離間して形成されるＮ＋ソース層７と、Ｐベース層４表面に、端部がＮ＋ソース層７と接するＰ＋コンタクト層８とが設けられる。このため、実施例１と同様な効果を有する。
【実施例７】
【００７７】
次に、本発明の実施例７に係る半導体装置について、図面を参照して説明する。図１６は半導体装置を示す断面図、図１７は半導体装置の不純物プロファイル、図１７（ａ）は図１６のＥ−Ｅ線に沿う不純物プロファイル、図１７（ｂ）は図１６のＦ−Ｆ線に沿う不純物プロファイルである。本実施例では、ゲート電極直下のＰベース層の間にＮ＋層を設けている。
【００７８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７９】
図１６に示すように、パワーＭＯＳトランジスタ７６は、シリコンプレーナ型パワーＭＯＳＦＥＴである。
【００８０】
パワーＭＯＳトランジスタ７６は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４の間のＮドリフト層２の第１主面（表面）には、Ｎ＋層２２が設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりの不純物濃度が低いＮ−ドリフト層３が設けられる。Ｎ＋層２２上には、Ｐベース層４及びＮ＋ソース層７とオーバーラップするようにゲート絶縁膜５を介してゲート電極６が設けられる。
【００８１】
図１７（ａ）に示すように、パワーＭＯＳトランジスタ７６のＮ＋ソース層７からＮ＋基板１方向では、実施例１のパワーＭＯＳトランジスタ７０と同一不純物プロファイルを有している。この不純物プロファイルの設定により、パワーＭＯＳトランジスタ７６のスイッチング損出を低減化することができる。更に、耐圧を増加させることが出来る。
【００８２】
図１７（ｂ）に示すように、パワーＭＯＳトランジスタ７６のゲート電極６直下には、Ｎ＋層２２が設けられる。
【００８３】
ここで、Ｎ＋層２２は、深さ方向の不純物濃度が一定であり、Ｎドリフト層２よりも不純物濃度が高く設定され、例えばＰベース層４のピーク不純物濃度よりも高く設定される。この設定により、パワーＭＯＳトランジスタ７６のオン抵抗を実施例１のパワーＭＯＳトランジスタ７０よりも低減化することができる。なお、Ｎ＋層２２の濃度を一定に設定しているが、必ずしもこれに限定するものではない。深さ方向或いは横方向の濃度を適宜変更してもよい。
【００８４】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上にＮ＋基板１よりも濃度の低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４直下のＮドリフト層２表面に設けられ、Ｎドリフト層２よりも濃度の低いＮ−ドリフト層３と、Ｐベース層４の間のＮドリフト層２表面に設けられるＮ＋層２２と、Ｎ＋層２２上に、Ｐベース層４とオーバーラップするようにゲート絶縁膜５を介して設けられるゲート電極６と、Ｐベース層４表面に、端部がゲート電極６とオーバーラップし、Ｎ＋層２２と離間して形成されるＮ＋ソース層７と、Ｐベース層４表面に、端部がＮ＋ソース層７と接するＰ＋コンタクト層８とが設けられる。
【００８５】
このため、パワーＭＯＳトランジスタ７６の内蔵ダイオードでのスイッチング損出を低減することができる。更に、耐圧を増加さえることができる。また、ゲート電極６直下の部分にはＮ＋層２２が設けられているのでパワーＭＯＳトランジスタ７６のオン抵抗を実施例１よりも低減することができる。この結果、オン抵抗とスイッチング損出が低減化され、且つ耐圧が増加されたパワーＭＯＳトランジスタ７６を提供することができる。
【００８６】
なお、本実施例では、ゲート電極６直下のＰベース層４の間にＮ＋層２２を設けているが、代わりに、ゲート電極６直下のＰベース層４及びＮ−ドリフト層３の間の領域と、Ｎ−ドリフト層３直下の領域とにＮ＋層２２を設けてもよい。また、Ｎ−ドリフト層３の端部をＰベース層４の端部よりも内側に設けてもよい。
【実施例８】
【００８７】
次に、本発明の実施例８に係る半導体装置について、図面を参照して説明する。図１８は半導体装置を示す断面図である。本実施例ではトレンチパワーＭＯＳトランジスタのＰベース直下に、トレンチゲートと離間してＮ−ドリフト層を設けている。
【００８８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８９】
図１８に示すように、パワーＭＯＳトランジスタ７７は、シリコントレンチ型パワーＭＯＳＦＥＴである。
【００９０】
パワーＭＯＳトランジスタ７７は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４とＰベース層４の間には、Ｐベース層４を貫通し、Ｎドリフト層２に達するように深溝３２が設けられる。深溝３２の内側にはゲート絶縁膜５ｂが設けられ、ゲート絶縁膜５ｂの内側にはゲート電極６ｂが埋設される。
【００９１】
Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりの不純物濃度が低く、深溝３２と離間するＮ−ドリフト層３ｂが設けられる。Ｐベース層４の第１主面（表面）には、深溝３２と接するＮ＋ソース層７が選択的に設けられる。Ｐベース層４の第１主面（表面）には、端部がＮ＋ソース層７と接するＰ＋コンタクト層８が設けられる。
【００９２】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上に設けられ、Ｎ＋基板１よりも不純物濃度が低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４を貫通してＮドリフト層２に達する深溝３２の内側面に設けられるゲート絶縁膜５ｂと、ゲート絶縁膜５ｂと接し、深溝３２に埋設されるゲート電極６ｂと、Ｐベース層４直下のＮドリフト層２表面に、深溝３２と離間して形成され、Ｎドリフト層２よりも不純物濃度が低いＮ−ドリフト層３ｂと、Ｐベース層４表面に、深溝３２と接するＮ＋ソース層７と、Ｐベース層４表面に、Ｎ＋ソース層７と接するＰ＋コンタクト層８とを有する。
【００９３】
このため、パワーＭＯＳトランジスタ７７の内蔵ダイオードでのスイッチング損出を低減することができる。更に、耐圧を増加さえることができる。また、深溝３２の側面のＰベース層４直下の領域にはＮドリフト層２が残置され、Ｎ−ドリフト層３ｂが形成されていないのでパワーＭＯＳトランジスタ７７のオン抵抗の上昇を抑制することができる。この結果、オン抵抗とスイッチング損失が低減化され、且つ耐圧が増加されたパワーＭＯＳトランジスタ７７を提供することができる。
【００９４】
なお、本実施例では、Nドリフト層２の濃度を深さ方向に対して一定にしているが、N＋基板１側のNドリフト層２の濃度を高く設定し、表面側方向に対して徐々にNドリフト層２の濃度を低下させてもよい。
【実施例９】
【００９５】
次に、本発明の実施例６に係る半導体装置について、図面を参照して説明する。図１９は半導体装置を示す断面図である。本実施例では、Ｎドリフト層及びＮ−ドリフト層の構造を変更している。
【００９６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９７】
図１９に示すように、パワーＭＯＳトランジスタ７８は、シリコントレンチ型パワーＭＯＳＦＥＴである。
【００９８】
パワーＭＯＳトランジスタ７８は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２ｃ及びＮ−ドリフト層３ｃが設けられる。Ｎ−ドリフト層３ｃ及びＮドリフト層２ｃの第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４とＰベース層４の間には、Ｐベース層４を貫通し、Ｎドリフト層２ｃに達し、Ｎ−ドリフト層３ｃと離間する深溝３２が設けられる。深溝３２の内側にはゲート絶縁膜５ｂが設けられ、ゲート絶縁膜５ｂの内側にはゲート電極６ｂが埋設される。
【００９９】
Ｐベース層４の第１主面（表面）には、深溝３２と接するＮ＋ソース層７が選択的に設けられる。Ｐベース層４の第１主面（表面）には、端部がＮ＋ソース層７と接するＰ＋コンタクト層８が設けられる。
【０１００】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上に設けられ、Ｎ＋基板１よりも不純物濃度が低いＮドリフト層２ｃと、Ｎ＋基板１上に設けられ、Ｎドリフト層２ｃと接し、Ｎドリフト層２ｃよりも不純物濃度が低いＮ−ドリフト層３ｃと、Ｎドリフト層２ｃ及びＮ−ドリフト層３ｃ表面に設けられるＰベース層４と、Ｐベース層４を貫通してＮドリフト層２ｃに達する深溝３２の内側面に設けられるゲート絶縁膜５ｂと、ゲート絶縁膜５ｂと接し、深溝３２に埋設されるゲート電極６ｂと、Ｐベース層４表面に、深溝３２と接するＮ＋ソース層７と、Ｐベース層４表面に、Ｎ＋ソース層７と接するＰ＋コンタクト層８とを有する。
【０１０１】
このため、パワーＭＯＳトランジスタ７８の内蔵ダイオードでのスイッチング損出を低減することができる。且つ、耐圧を増加させることができる。また、深溝３２の側面のＰベース層４直下の領域にはＮドリフト層２ｃが残置され、Ｎ−ドリフト層３ｃが形成されていないのでパワーＭＯＳトランジスタ７８のオン抵抗の上昇を抑制することができる。この結果、オン抵抗とスイッチング損出が低減化され、且つ耐圧が増加されたパワーＭＯＳトランジスタ７８を提供することができる。
【実施例１０】
【０１０２】
次に、本発明の実施例１０に係る半導体装置について、図面を参照して説明する。図２０は半導体装置を示す断面図である。本実施例では、Ｐ型ベース層直下のトレンチゲートと接する部分にＮ＋層を設けている。
【０１０３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【０１０４】
図２０に示すように、パワーＭＯＳトランジスタ７９は、シリコントレンチ型パワーＭＯＳＦＥＴである。
【０１０５】
パワーＭＯＳトランジスタ７９は、Ｎ＋基板１の第１主面（表面）上にＮドリフト層２が設けられる。Ｎドリフト層２の第１主面（表面）には、Ｐベース層４が選択的に設けられる。Ｐベース層４とＰベース層４の間には、Ｐベース層４を貫通し、Ｎドリフト層２に達するように深溝３２が設けられる。深溝３２の内側にはゲート絶縁膜５ｂが設けられ、ゲート絶縁膜５ｂの内側にはゲート電極６ｂが埋設される。
【０１０６】
Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、深溝３２と接するＮ＋層２３が設けられる。Ｐベース層４直下のＮドリフト層２の第１主面（表面）には、Ｎドリフト層２よりも不純物濃度が低く、端部がＮ＋層２３と接するＮ−ドリフト層３ｂが設けられる。Ｐベース層４の第１主面（表面）には、深溝３２と接するＮ＋ソース層７が選択的に設けられる。Ｐベース層４の第１主面（表面）には、端部がＮ＋ソース層７と接するＰ＋コンタクト層８が設けられる。
【０１０７】
ここでは、Ｎ＋層２３とＮ−ドリフト層３ｂの深さを約同一に設定しているが、必ずしもこれに限定されるものではない。例えば、Ｎ＋層２３を深溝２３よりも深く設定してもよい。
【０１０８】
上述したように、本実施例の半導体装置では、Ｎ＋基板１と、Ｎ＋基板１上に設けられ、Ｎ＋基板１よりも不純物濃度が低いＮドリフト層２と、Ｎドリフト層２表面に設けられるＰベース層４と、Ｐベース層４を貫通してＮドリフト層２に達する深溝３２の内側面に設けられるゲート絶縁膜５ｂと、ゲート絶縁膜５ｂと接し、深溝３２に埋設されるゲート電極６ｂと、Ｐベース層４直下のＮドリフト層２表面に、深溝３２と接するＮ＋層２３と、Ｐベース層４直下のＮドリフト層２表面に、Ｎ＋層２３に接し、Ｎドリフト層２よりも不純物濃度が低いＮ−ドリフト層３ｂと、Ｐベース層４表面に、深溝３２と接するＮ＋ソース層７と、Ｐベース層４表面に、Ｎ＋ソース層７と接するＰ＋コンタクト層８とを有する。
【０１０９】
このため、パワーＭＯＳトランジスタ７９の内蔵ダイオードでのスイッチング損出を低減することができる。且つ、耐圧を増加させることができる。また、深溝３２の側面のＰベース層４直下の領域にはＮ＋層２３が設けられているのでパワーＭＯＳトランジスタ７９のオン抵抗を実施例５よりも低減することができる。この結果、オン抵抗とスイッチング損出が低減化され、且つ耐圧が増加されたパワーＭＯＳトランジスタ７９を提供することができる。
【０１１０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１１１】
実施例では、パワーＭＯＳトランジスタに適用したが、ＩＧＢＴにも適用することができる。
【０１１２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層直下の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備し、第１の半導体ドリフト層は前記半導体基板側が前記ゲート電極側よりも不純物濃度が高い傾斜プロファイルを有する半導体装置。
【０１１３】
（付記２）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層直下の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備し、前記第２の半導体ドリフト層の端部が前記半導体ベース層の端部よりも内側に設けられる半導体装置。
【０１１４】
（付記３）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記半導体基板上に、前記第１の半導体ドリフト層に隣接配置され、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記第１の半導体ドリフト層の前記第２の半導体ドリフト層に隣接する領域の表面、及び前記第２の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１１５】
（付記４）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層の間の前記第１の半導体ドリフト層表面に設けられ、前記半導体ベース層と接し、前記第１の半導体ドリフト層よりも不純物濃度が高い高濃度半導体層と、前記半導体ベース層直下の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１１６】
（付記５）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が高い高濃度半導体層と、前記高濃度半導体層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層直下の前記高濃度半導体層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記半導体ベース層の間の前記高濃度半導体層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記高濃度半導体層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１１７】
（付記６）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記半導体基板上に前記第１の半導体ドリフト層に隣接して形成され、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記第１及び第２の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記第１の半導体ドリフト層上の前記半導体ベース層を貫通して前記第１の半導体ドリフト層に達する深溝の内側面に設けられるゲート絶縁膜と、前記ゲート絶縁膜と接し、前記深溝に埋設されるゲート電極と、前記半導体ベース層表面に、前記深溝と接する第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１１８】
（付記７）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が高い高濃度半導体層と、前記第１の半導体ドリフト層表面に前記高濃度半導体層と接するように設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記高濃度半導体層及び前記第２の半導体ドリフト層上に設けられる第２導電型の半導体ベース層と、前記高濃度半導体層及び前記半導体ベース層を貫通して前記第１の半導体ドリフト層に達する深溝の内側面に設けられるゲート絶縁膜と、前記ゲート絶縁膜と接し、前記深溝に埋設されるゲート電極と、前記半導体ベース層表面に、前記深溝と接する第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１１９】
（付記８）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が高い高濃度半導体層と、前記高濃度半導体層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層を貫通して前記高濃度半導体層に達する深溝の内側面に設けられるゲート絶縁膜と、前記ゲート絶縁膜と接し、前記深溝に埋設されるゲート電極と、前記半導体ベース層直下の前記高濃度半導体層表面に、前記深溝と離間して形成され、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体ドリフト層と、前記半導体ベース層表面に、前記深溝と接する第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１２０】
（付記９）  第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板よりも不純物濃度が低い第１導電型の第１の半導体ドリフト層と、前記第１の半導体ドリフト層表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層直下の前記第１の半導体ドリフト層表面に設けられるｉ型半導体層と、前記半導体ベース層の間の前記第１の半導体ドリフト層上に、前記半導体ベース層とオーバーラップするようにゲート絶縁膜を介して設けられるゲート電極と、前記半導体ベース層表面に、端部が前記ゲート電極とオーバーラップし、前記第１の半導体ドリフト層と離間して形成される第１導電型の第１の半導体層と、前記半導体基板に電気的に接続される第１の主電極と、前記半導体ベース層と前記第１の半導体層と接するように設けられる第２の主電極とを具備する半導体装置。
【０１２１】
（付記１０）  終端部の前記半導体ベース層と接し、終端部の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層表面に設けられ、終端部の前記半導体ベース層と接する第２導電型のリサーフ層とを具備する付記１乃至９のいずれかに記載の半導体装置。
【０１２２】
（付記１１）  終端部の前記半導体ベース層と接し、終端部の前記第１の半導体ドリフト層表面に設けられ、前記第１の半導体ドリフト層よりも不純物濃度が低い第１導電型の第２の半導体層を具備する付記１乃至９のいずれかに記載の半導体装置。
【符号の説明】
【０１２３】
１  Ｎ＋基板
２、２ａ、２ｃ  Ｎドリフト層
３、３ａ、３ｂ、３ｃ、１２  Ｎ−ドリフト層
４  Ｐベース層
５、５ｂ  ゲート絶縁膜
６、６ｂ  ゲート電極
７  Ｎ＋ソース層
８  Ｐ＋コンタクト層
９  絶縁膜
１０  ソース電極
１１  ドレイン電極
２１  ｉ型ドリフト層
２２、２３  Ｎ＋層
３１、３２  深溝
４１  Ｐ＋ガードリング層
４２  Ｐリサーフ層
５１〜５３  Ｎ−層
７０〜８０  パワーＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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