(57)【要約】【課題】システムのパワー消費を増加させることなしにデータドライバのサイズとチップ面積とコストとを低減することができるデータドライバを提供する。【解決手段】データドライバは、第１および第２画素データに基づいてそれぞれ正および負の画素電圧を提供する２個のデータ処理回路と、マルチプレクサユニットを含んでいるマルチプレクサ回路とを含んでいる。各マルチプレクサユニットは、それぞれ正および負の画素電圧を受け取る第１および第２入力端子と、データラインに連結された出力端子とを有している。第１スイッチング装置は、第１入力および出力端子間に直列に連結された第１および第２スイッチを有している。第１および第２スイッチ間のノードは、第３スイッチを介して選択的に接地されている。第２スイッチング装置は、第２入力および出力端子間に直列に連結された第４および第５スイッチを有している。【選択図】図２Ａ
2010009005.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイパネルの複数個のデータラインを複数個の画素データに対応して駆動するためのデータドライバであって、前記画素データは第１画素データと第２画素データとを含んでおり、
当該データドライバは、第１データ処理回路と、第２データ処理回路と、マルチプレクサ回路とを含んでおり、
前記第１データ処理回路と前記第２データ処理回路とは画素データを処理するためのものであり、前記第１データ処理回路は前記第１画素データに基づいて正の画素電圧を提供し、前記第２データ処理回路は前記第２画素データに基づいて負の画素電圧を提供し、
前記マルチプレクサ回路は、複数個のマルチプレクサユニットを含んでおり、
前記マルチプレクサユニットの各々は、
それぞれ正の画素電圧と負の画素電圧とを受け取る第１入力端子と第２入力端子と、
前記データラインの１個に連結されている出力端子と、
第１スイッチと第２スイッチと第３スイッチとを有する第１スイッチング装置であって、前記第１および第２スイッチは前記第１入力端子と前記出力端子との間で直列に連結されており、前記第１および第２スイッチの間の第１ノードは前記第３スイッチを介して選択的に接地されている第１スイッチング装置と、
第４スイッチと第５スイッチと第６スイッチとを有する第２スイッチング装置であって、前記第４および第５スイッチは前記第２入力端子と前記出力端子との間で直列に連結されており、前記第４および第５スイッチの間の第２ノードは前記第６スイッチを介して選択的に接地されている第２スイッチング装置と、を含んでおり、
前記第１および第２スイッチがオンになると前記第６スイッチがオンになり、前記第４および第５スイッチがオンになると前記第３スイッチがオンになる、データドライバ。
【請求項２】
前記マルチプレクサユニットのうちの１個の前記第１および第２入力端子が、前記マルチプレクサユニットのうちの他の１個の前記第１および第２入力端子にそれぞれ連結されている、請求項１に記載のデータドライバ。
【請求項３】
前記第１，第２, 第４および第５スイッチの各々が、中程度の電圧に耐えられるトランジスタによる送信ゲートである、請求項１に記載のデータドライバ。
【請求項４】
前記第３および第６スイッチがトランジスタである、請求項１に記載のデータドライバ。
【請求項５】
前記正の画素電圧のレベルが０〜６ボルトの範囲であり、前記負の画素電圧のレベルが−６〜０ボルトの範囲である、請求項１に記載のデータドライバ。
【請求項６】
ディスプレイパネルの複数個のデータラインを複数個の画素データに対応して駆動するためのデータドライバであって、前記画素データは１個の第１画素データと１個の第２画素データとを含んでおり、当該データドライバは、第１データ処理回路と、第２データ処理回路と、マルチプレクサ回路とを含んでおり、
前記第１データ処理回路は前記第１画素データに基づいて正の画素電圧を提供し、
前記第２データ処理回路は、
接地レベルと第１正レベルとの間の範囲の電圧レベルを有する前記第２画素データを受け取り、前記第２画素データの電圧レベルを第１負レベルと前記第１正レベルとの間の範囲のレベルに調整し、次に前記第２画素データの電圧レベルを前記第１負レベルと前記接地レベルとの間の範囲のレベルに調整し、さらに前記第２画素データの電圧レベルを第２負レベルと前記接地レベルとの間の範囲のレベルに調整するレベルシフタと、
前記レベルシフタから出力された前記第２画素データを負の画素電圧に変換するデジタル／アナログコンバータと、
前記負の画素電圧を一時的に保存する出力バッファと、を含んでおり、
前記マルチプレクサ回路は、前記正の画素電圧と前記負の画素電圧とを前記データラインのうちの２個に出力し、
前記第１負レベルの絶対値は前記第２負レベルの絶対値よりも小さい、データドライバ。
【請求項７】
前記レベルシフタが、
前記接地レベルと前記第１正レベルとの間の範囲にある電圧レベルに対応する前記第２画素データを受け取る第１レベルシフティングユニットと、
前記第１レベルシフティングユニットから出力された前記第２画素データの電圧レベルを、前記第１負レベルと前記第１正レベルとの間の範囲にある電圧レベルに調整する第２レベルシフティングユニットと、
前記第２レベルシフティングユニットから出力された前記第２画素データの電圧レベルを、前記第１負レベルと前記接地レベルとの間の範囲にある電圧レベルに調整する第３レベルシフティングユニットと、
前記第３レベルシフティングユニットから出力された前記第２画素データの電圧レベルを、前記第２負レベルと前記接地レベルとの間の範囲にある電圧レベルに調整する第４レベルシフティングユニットとを含んでいる、請求項６に記載のデータドライバ。
【請求項８】
前記第１正レベルの絶対値は前記第１負レベルの絶対値に実質的に等しい、請求項６に記載のデータドライバ。
【請求項９】
前記第１正レベルが低電圧レベルであり、前記第１負レベルが他の低電圧レベルであり、前記第２負レベルが中程度の電圧レベルである、請求項６に記載のデータドライバ。
【請求項１０】
前記第１正レベルは１．８ボルトに実質的に等しく、前記第１負レベルは−１．８ボルトに実質的に等しく、前記第２負レベルは−６ボルトに実質的に等しい、請求項８に記載のデータドライバ。
【請求項１１】
前記第１および第３レベルシフティングユニットが低電圧に耐えられる回路素子によるものであり、前記第２および第４レベルシフティングユニットが中程度の電圧に耐えられる回路素子によるものである、請求項６に記載のデータドライバ。
【請求項１２】
前記画素データを順次受け取って、前記画素データを並列に出力するシフトレジスタと、
前記シフトレジスタから出力された前記画素データを受け取って、前記第１画素データと前記第２画素データとをそれぞれ前記第１データ処理回路と前記第２データ処理回路とに出力するラインバッファとをさらに含んでいる、請求項６に記載のデータドライバ。
【請求項１３】
ディスプレイパネルの複数個のデータラインを複数個の画素データに対応して駆動するためのデータドライバであって、前記画素データは複数個の第１画素データと複数個の第２画素データとを含んでおり、当該データドライバは、第１データ処理回路と、第２データ処理回路と、マルチプレクサ回路とを含んでおり、
前記第１データ処理回路は前記第１画素データに基づいて複数個の正の画素電圧を提供し、
前記第２データ処理回路は、
対応電圧レベルが接地レベルと第１正レベルとの間の範囲にある前記第２画素データを順次受け取り、前記第２画素データの電圧レベルを第１負レベルと前記接地レベルとの間の範囲にある電圧レベルに調整するフロントステージレベルシフタと、
前記フロントステージレベルシフタから出力された前記第２画素データを順次受け取って、前記第２画素データを並列に出力するシフトレジスタと、
前記シフトレジスタから出力された前記第２画素データを一時的に保存するラインバッファと、
前記ラインバッファから出力された前記第２画素データの電圧レベルを、第２負レベルと前記接地レベルとの間の範囲の電圧レベルに調整するポストステージレベルシフタと、
前記ポストステージレベルシフタから出力された前記第２画素データを、複数個の負の画素電圧に変換するデジタル／アナログコンバータと、
前記負の画素電圧を一時的に保存する出力バッファと、を含んでおり、
前記マルチプレクサ回路は、前記正の画素電圧と前記負の画素電圧とを、対応する前記データラインに出力し、
前記第１負レベルの絶対値は、前記第２負レベルの絶対値よりも小さい、データドライバ。
【請求項１４】
前記第１正レベルの絶対値は前記第１負レベルの絶対値に実質的に等しい、請求項１３に記載のデータドライバ。
【請求項１５】
前記フロントステージレベルシフタは、第１レベルシフティングユニットと、第２レベルシフティングユニットと、第３レベルシフティングユニットとを含んでおり、
前記第１レベルシフティングユニットは、前記第２画素データを順次受け取り、前記第２画素データに対応する電圧レベルは前記接地レベルと前記第１正レベルとの間の範囲にあり、
前記第２レベルシフティングユニットは、前記第１レベルシフティングユニットから出力された前記第２画素データの電圧レベルを、前記第１負レベルと前記第１正レベルとの間の範囲にある電圧レベルに調整し、
前記第３レベルシフティングユニットは、前記第２レベルシフティングユニットから出力された前記第２画素データの電圧レベルを、前記第１負レベルと前記接地レベルとの間の範囲にある電圧レベルに調整する、請求項１３に記載のデータドライバ。
【請求項１６】
前記第１レベルシフティングユニットは低電圧に耐えられる回路素子によるものであり、前記第２および第３レベルシフティングユニットとポストステージレベルシフタとは中程度の電圧に耐えられる回路素子によるものである、請求項１５に記載のデータドライバ。
【請求項１７】
前記第１正レベルが低電圧レベルであり、前記第１負レベルが他の低電圧レベルであり、前記第２負レベルが中程度の電圧レベルである、請求項１３に記載のデータドライバ。
【請求項１８】
前記第１正レベルは１．８ボルトに実質的に等しく、前記第１負レベルは−１．８ボルトに実質的に等しく、前記第２負レベルは−６ボルトに実質的に等しい、請求項１３に記載のデータドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にドライバに関し、さらに詳細にはデータドライバに関する。
【背景技術】
【０００２】
本出願は、２００８年６月２６日に出願された台湾特許出願第９７１２３９１３号の利益を主張しており、同出願の主題事項は引用により本出願に組み込まれる。
液晶ディスプレイを駆動する方法において、液晶分子の物理的特性の損傷を防止するために、、異なる極性の電圧を交互に印加して液晶分子を駆動しなければならない。液晶ディスプレイにおいては、データドライバを使用してデータドライバから出力される電圧の極性を変えることにより液晶分子を適切に駆動する。
【０００３】
データドライバのサイズは、コストと生産性とに関係する。公開された米国特許出願公開第２００８０１８６２１６号明細書によれば、この発明はデータドライバのサイズとコストとを縮小するように必要面積を最小化できるデータドライバを提供することを目的としている。
さらに、データドライバが固定共通電圧を使用する従来の駆動方法を適用して液晶分子を駆動しているとき、駆動電圧のレベルは約−６ボルト〜６ボルトの範囲である。この時データドライバに使用されている回路素子が耐える最大クロスオーバー電圧は、１２ボルト（−６ボルト〜６ボルト）であってもよい。液晶ディスプレイを駆動するプロセスにおいて１２ボルトのクロスオーバー電圧に耐えるためには、高電圧に耐えられる回路素子をデータドライバに使用しなければならない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８０１８６２１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高電圧に耐えられる回路素子を使用したデータドライバは、サイズが大きすぎ且つコストが高く、不利である。したがって、データドライバのサイズとコストとを低減することは、工業において重要な課題である。
本発明はデータドライバの提供を目的とし、このデータドライバにおいては、使用されている、高電圧に耐えられる回路素子の数を減らすことができ、システムのパワー消費を増加させることなしにデータドライバのサイズとチップ面積とコストとを低減することができる。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、データドライバが提供される。このデータドライバは、ディスプレイパネルの複数個のデータラインを複数個の画素データに対応して駆動するためのものである。これらの画素データは、第１画素データと第２画素データとを含んでいる。このデータドライバは、第１データ処理回路と、第２データ処理回路と、マルチプレクサ回路とを含んでいる。第１データ処理回路と第２データ処理回路とは、画素データを処理する。第１データ処理回路は、第１画素データに基づいて正の画素電圧を提供する。第２データ処理回路は、第２画素データに基づいて負の画素電圧を提供する。マルチプレクサ回路は、複数個のマルチプレクサユニットを含んでいる。マルチプレクサユニットの各々は、第１入力端子と、第２入力端子と、出力端子と、第１スイッチング装置と、第２スイッチング装置とを含んでいる。第１入力端子と第２入力端子とはそれぞれ、正の画素電圧と負の画素電圧とを受け取る。出力端子は、データラインの１個に連結されている。第１スイッチング装置は、第１スイッチと第２スイッチと第３スイッチとを有する。第１および第２スイッチは、第１入力端子と出力端子との間で直列に連結されている。第１および第２スイッチの間の第１ノードは、第３スイッチを介して選択的に接地されている。第２スイッチング装置は、第４スイッチと第５スイッチと第６スイッチとを有している。第４および第５スイッチは、第２入力端子と出力端子との間で直列に連結されている。第４および第５スイッチの間の第２ノードは、第６スイッチを介して選択的に接地されている。第１および第２スイッチがオンになると第６スイッチがオンになり、第４および第５スイッチがオンになると第３スイッチがオンになる。
【０００７】
本発明の第２の態様によれば、データドライバが提供される。このデータドライバは、ディスプレイパネルの複数個のデータラインを複数個の画素データに対応して駆動するためのものである。これらの画素データは、第１画素データと第２画素データとを含んでいる。このデータドライバは、第１データ処理回路と、第２データ処理回路と、マルチプレクサ回路とを含んでいる。第１データ処理回路は、第１画素データに基づいて正の画素電圧を提供する。第２データ処理回路は、レベルシフタと、デジタル／アナログコンバータと出力バッファとを含んでいる。レベルシフタは接地レベルと第１正レベルとの間の範囲の電圧レベルを有する第２画素データを受け取り、この第２画素データの電圧レベルを第１負レベルと第１正レベルとの間の範囲のレベルに調整し、次にこの第２画素データの電圧レベルを第１負レベルと接地レベルとの間の範囲のレベルに調整し、さらにこの第２画素データの電圧レベルを第２負レベルと接地レベルとの間の範囲のレベルに調整する。デジタル／アナログコンバータは、レベルシフタから出力された第２画素データを負の画素電圧に変換する。出力バッファは、これらの負の画素電圧を一時的に保存する。マルチプレクサ回路は、正の画素電圧と負の画素電圧とをデータラインのうちの２個に出力する。第１負レベルの絶対値は第２負レベルの絶対値よりも小さい。
【０００８】
本発明の第３の態様によれば、データドライバが提供される。このデータドライバは、ディスプレイパネルの複数個のデータラインを複数個の画素データに対応して駆動するためのものである。これらの画素データは、複数個の第１画素データと複数個の第２画素データとを含んでいる。このデータドライバは、第１データ処理回路と、第２データ処理回路と、マルチプレクサ回路とを含んでいる。第１データ処理回路は、前記複数個の第１画素データに基づいて複数個の正の画素電圧を提供する。第２データ処理回路は、フロントステージレベルシフタと、シフトレジスタと、ラインバッファと、ポストステージレベルシフタと、デジタル／アナログコンバータと、出力バッファとを含んでいる。フロントステージレベルシフタは、対応電圧レベルが接地レベルと第１正レベルとの間の範囲にある第２画素データを順次受け取り、これらの第２画素データの電圧レベルを第１負レベルと接地レベルとの間の範囲にある電圧レベルに調整する。シフトレジスタは、フロントステージレベルシフタから出力された第２画素データを順次受け取って、これらの第２画素データを並列に出力する。ラインバッファは、シフトレジスタから出力された第２画素データを一時的に保存する。ポストステージレベルシフタは、ラインバッファから出力された第２画素データの電圧レベルを、第２負レベルと接地レベルとの間の範囲の電圧レベルに調整する。デジタル／アナログコンバータは、ポストステージレベルシフタから出力された第２画素データを、複数個の負の画素電圧に変換する。出力バッファは、これらの負の画素電圧を一時的に保存する。マルチプレクサ回路は、正の画素電圧と負の画素電圧とを対応するデータラインに出力する。第１負レベルの絶対値は、第２負レベルの絶対値よりも小さい。
【０００９】
本発明は、下記の好ましい非限定的な実施形態の詳細な説明から明白になるであろう。添付図面を参照して下記の説明を行なう。
【図面の簡単な説明】
【００１０】
【図１】データドライバを示すブロック図である。
【図２Ａ】本発明の第１実施形態によるマルチプレクサ回路１４０の２個のマルチプレクサユニット１４１を示す概略図である。
【図２Ｂ】従来のマルチプレクサ回路の２個のマルチプレクサユニットを示す概略図である（先行技術）。
【図３】図２Ａのマルチプレクサユニット１４１および１４２の実施例を示す回路図である。
【図４】図３のマルチプレクサユニットにおいて使用されるスイッチング信号の波形の実施例を示す。
【図５Ａ】本発明の第２実施形態によるレベルシフタ１２１を示すブロック図である。
【図５Ｂ】従来のレベルシフタを示すブロック図である（先行技術）。
【図６】本発明の第３実施形態によるデータドライバを示すブロック図である。
【発明を実施するための形態】
【００１１】
図１は、データドライバ１００を示すブロック図である。図１を参照すると、データドライバ１００は、ディスプレイパネルの複数のデータラインＤＬ１〜ＤＬ２ｍを複数の画素データＤ１〜Ｄ２ｍに対応して駆動する。画素データＤ１〜Ｄ２ｍは、第１画素データＤｐ１〜Ｄｐｍと第２画素データＤｎ１〜Ｄｎｍとを含んでいる。データドライバ１００は、第１データ処理回路１１０と、第２データ処理回路１２０と、マルチプレクサ回路１４０とを含んでいる。第１データ処理回路１１０および第２データ処理回路１２０は、画素データＤ１〜Ｄ２ｍを処理する。第１データ処理回路１１０は、レベルシフタ１１１と、デジタル／アナログコンバータ１１２と、出力バッファ１１３とを含んでいる。第２データ処理回路１２０は、レベルシフタ１２１と、デジタル／アナログコンバータ１２２と、出力バッファ１２３とを含んでいる。第１および第２データ処理回路１１０，１２０は、シフトレジスタ１６０とラインバッファ１８０とをシェア（共有）している。
【００１２】
シフトレジスタ１６０は画素データＤ１〜Ｄ２ｍを順次受け取って、画素データＤ１〜Ｄ２ｍを並列に出力する。ラインバッファ１８０はシフトレジスタ１６０から出力された画素データＤ１〜Ｄ２ｍを受け取って、第１画素データＤｐ１〜Ｄｐｍ（正の画素データ）および第２画素データＤｎ１〜Ｄｎｍ（負の画素データ）をそれぞれレベルシフタ１１１およびレベルシフタ１１２に出力する。
【００１３】
デジタル／アナログコンバータ１１２および１２２は、レベルシフタ１１１および１２１から出力された第１画素データＤｐ１〜Ｄｐｍおよび第２画素データＤｎ１〜Ｄｎｍを、それぞれ正の画素電圧Ｖｐ１〜Ｖｐｍと負の画素電圧Ｖｎ１〜Ｖｎｍとに変換する。出力バッファ１１３および１２３は、正の画素電圧Ｖｐ１〜Ｖｐｍと負の画素電圧Ｖｎ１〜Ｖｎｍとを一時的に保存する。マルチプレクサ回路１４０は、正の画素電圧Ｖｐ１〜Ｖｐｍと負の画素電圧Ｖｎ１〜Ｖｎｍとに応じてデータラインＤＬ１〜ＤＬ２ｍを駆動する。ここにおいて、第１データ処理回路１１０と第２データ処理回路１２０とに含まれている各素子は、多数の実施例のうちの１つに関連するものであって、本発明を限定するものではない。第１画素データＤｐ１〜Ｄｐｍと第２画素データＤｎ１〜Ｄｎｍとを、それぞれ正の画素電圧Ｖｐ１〜Ｖｐｍと負の画素電圧Ｖｎ１〜Ｖｎｍとに変換できるデータ処理回路であればいかなるデータ処理回路であっても、本発明の範囲内に含まれる。下記の実施形態においては、第１画素データＤｐは、第１画素データＤｐ１〜Ｄｐｍのうちの１個を表し、第２画素データＤｎは、第２画素データＤｎ１〜Ｄｎｍのうちの１個を表している。
【００１４】
本発明の実施形態において、高電圧に耐えられる回路素子は、２．５ミクロンプロセスによる回路素子として限定されてもよく、この回路素子は、たとえば３２ボルトよりも低い電圧に耐えることができる。中程度の電圧に耐えられる回路素子は、０．６ミクロンプロセスによる回路素子として限定されてもよく、この回路素子は６ボルトよりも低い電圧に耐えることができる。図１のマルチプレクサ回路１４０とレベルシフタ１２１とにより耐えられねばならない最高電圧レベルは１２ボルト（―６〜６ボルト）に等しいため、データドライバ１００を設計する際に、高電圧に耐えることのできる回路素子を使用しなければならないことを、出願人は見い出した。
【００１５】
本発明の１実施形態において、マルチプレクサ回路１４０の構造（アーキテクチャ）は、使用されている、高電圧に耐えられる回路素子の数を減らすように改良されている。さらに、本発明の他の実施形態において、レベルシフタ１２１の構造は、使用されている、高電圧に耐えられる回路素子の数を減らすように改良されている。このようにして、本発明のデータドライバにおいては、使用されている、高電圧に耐えられる回路素子の数を減らすことができる。さらに、システムのパワー（電力）消費を増加させることなく、データドライバのサイズとチップ面積とコストとを低減することができる。本発明のいくつかの実施形態によるデータドライバを下記に説明する。
第１実施形態
この実施形態において、マルチプレクサ回路１４０の構造は、使用されている、高電圧に耐えられる回路素子の数を減らすように改良されている。この実施形態のマルチプレクサユニットを、下記に説明する。
【００１６】
マルチプレクサ回路１４０は、ｍ個のマルチプレクサユニットを含んでいる。図２Ａは、本発明の第１実施形態によるマルチプレクサ回路１４０の２個のマルチプレクサユニット１４１および１４２を示す概略図である。図２Ａを参照すると、マルチプレクサユニット１４１は、第１入力端子Ｉ１と、第２入力端子Ｉ２と、出力端子Ｏ１と、第１スイッチング装置１４１ａと、第２スイッチング装置１４１ｂとを含んでいる。第１入力端子Ｉ１と第２入力端子Ｉ２とは、それぞれ正の画素電圧Ｖｐと負の画素電圧Ｖｎとを受け取る。出力端子Ｏ１は、データラインＤＬ１〜ＤＬ２ｍのうちの１個、たとえばデータラインＤＬ１に連結されている。
【００１７】
第１スイッチング装置１４１ａは、スイッチＳＷ１とスイッチＳＷ２とスイッチＳＷ３とを有する。スイッチＳＷ１とスイッチＳＷ２とは、第１入力端子Ｉ１と出力端子Ｏ１との間で直列に連結されており、スイッチＳＷ１とスイッチＳＷ２との間のノードｎ１はスイッチＳＷ３を介して選択的に接地されている。第２スイッチング装置１４１ｂは、スイッチＳＷ４とスイッチＳＷ５とスイッチＳＷ６とを有する。スイッチＳＷ４とスイッチＳＷ５とは、第２入力端子Ｉ２と出力端子Ｏ１との間で直列に連結されており、スイッチＳＷ４とスイッチＳＷ５との間のノードｎ２はスイッチＳＷ６を介して選択的に接地されている。
【００１８】
スイッチＳＷ１とスイッチＳＷ２とがオンになると、スイッチＳＷ６がオンになり、その結果、スイッチＳＷ４とスイッチＳＷ５との間のノードｎ２はスイッチＳＷ６を介して接地され、スイッチＳＷ４の最大クロスオーバー電圧とスイッチＳＷ５の最大クロスオーバー電圧とは、第２入力端子Ｉ２と出力端子Ｏ１との間の最大電圧差の２分の１に等しくなる。ＳＷ４とスイッチＳＷ５とがオンになると、スイッチＳＷ３がオンになり、その結果、スイッチＳＷ１およびＳＷ２の間のノードｎ１はスイッチＳＷ３を介して接地され、スイッチＳＷ１およびＳＷ２の最大クロスオーバー電圧は、第１入力端子Ｉ１と出力端子Ｏ１との間の最大電圧差の２分の１に等しくなる。
【００１９】
この実施形態のマルチプレクサユニットと従来のマルチプレクサユニットとの動作を、下記にたがいに比較する。正の画素電圧Ｖｐのレベルは０ボルトと６ボルトとの間の範囲にあり、負の画素電圧Ｖｎのレベルは−６ボルトと０ボルトとの間の範囲にあるものと仮定する。
図２Ｂ（先行技術）は、従来のマルチプレクサ回路１４０’の２個のマルチプレクサユニットを示す概略図である。図２Ｂに示されているように、従来のマルチプレクサ回路１４０’においては、スイッチＳＷ１’がオンでスイッチＳＷ２’がオンでない時、出力端子Ｏ１は正の画素電圧Ｖｐを出力する。この時、スイッチＳＷ２’の２個の端子間のクロスオーバー電圧は、第２入力端子Ｉ２の負の画素電圧Ｖｎ（−６〜０ボルト）と、出力端子Ｏ１の正の画素電圧Ｖｐ（０〜６ボルト）との間の電圧差に等しい。この電圧差の最大値は１２ボルトである。したがって、この時使用されているスイッチＳＷ２’は、１２ボルトに耐えられるスイッチでなければならない。同様に、出力端子Ｏ１が負の画素電圧Ｖｎを出力する時、スイッチＳＷ１’もまた最大値１２ボルトのクロスオーバー電圧に耐える。したがって従来のマルチプレクサ回路１４０’において、スイッチＳＷ１’およびＳＷ２’は、高電圧に耐えられる回路素子により実施されている。
【００２０】
しかしながら、図２Ａに示されているように、この実施形態のマルチプレクサ回路１４０における出力端子Ｏ１は、スイッチＳＷ１およびＳＷ２がオンでありスイッチＳＷ４およびＳＷ５がオンでない時、正の画素電圧Ｖｐを出力する。この時、スイッチＳＷ６はオンになり、その結果ノードｎ２は接地される。この時、スイッチＳＷ４およびＳＷ５の最大クロスオーバー電圧は、第２入力端子Ｉ２と出力端子Ｏ１との間の最大電圧差の２分の１、すなわち正の画素電圧Ｖｐ（０〜６ボルト）と負の画素電圧Ｖｎ（−６〜０ボルト）との間の最大電圧差の２分の１に等しい。この時、スイッチＳＷ４およびＳＷ５のそれぞれの最大クロスオーバー電圧は６ボルトに等しい。同様に、スイッチＳＷ１およびＳＷ２がオンでなくスイッチＳＷ４およびＳＷ５がオンである時、出力端子Ｏ１は負の画素電圧Ｖｎを出力する。この時、スイッチＳＷ３はオンになり、その結果、スイッチＳＷ１およびＳＷ２の最大クロスオーバー電圧は６ボルトに等しくなる。したがって、スイッチＳＷ１，ＳＷ２，ＳＷ３およびＳＷ４は、中程度の電圧に耐えられる回路素子により実施されてよい。
【００２１】
回路素子のサイズはアスペクト比（Ｌ／Ｗ）に関するので、高電圧に耐えられる１個の回路素子のサイズは中程度の電圧に耐えられる回路素子のサイズの１６倍よりも大きいと結論づけられる。したがって、マルチプレクサユニット１４１における中程度の電圧に耐えられる２個のスイッチＳＷ１およびＳＷ２は、従来のマルチプレクサユニット１４１’における高電圧に耐えられる１個のスイッチＳＷ１’と置換するために使用されており、スイッチＳＷ３は接地電圧を提供する。スイッチＳＷ１，ＳＷ２およびＳＷ３の合計面積は、スイッチＳＷ１’全体の面積よりもなお小さい。したがって、この実施形態のマルチプレクサ回路は高電圧に耐えられる回路素子を必要とせず、そのため、このマルチプレクサユニットを使用するデータドライバのサイズを縮小できる。
【００２２】
図２Ａにおいて、マルチプレクサユニット１４２の構造はマルチプレクサユニット１４１の構造に類似しているため、その詳細な説明は省く。図２Ａに示されているように、マルチプレクサユニット１４２の第１および第２入力端子はそれぞれ、マルチプレクサユニット１４１の第１および第２入力端子Ｉ１およびＩ２に連結されている。マルチプレクサユニット１４１とマルチプレクサユニット１４２との間の動作を、次に説明する。出力端子Ｏ１が正の画素電圧Ｖｐを出力すると、出力端子Ｏ２が負の画素電圧Ｖｎを出力する。出力端子Ｏ１が負の画素電圧Ｖｎを出力すると、出力端子Ｏ２が正の画素電圧Ｖｐを出力する。
【００２３】
図３は、図２Ａのマルチプレクサユニット１４１および１４２の例を示す回路図である。この例において、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４およびＳＷ５の各々は伝送（トランスミッション）ゲート（ＴＧ）であり、中程度の電圧に耐えられるトランジスタにより実施されている。さらに、スイッチＳＷ７，ＳＷ８，ＳＷ１０およびＳＷ１１の各々もまた、中程度の電圧に耐えられるトランジスタにより実施されていてもよい。各伝送ゲートは、Ｐ型の金属酸化物半導体（ＰＭＯＳ）トランジスタとＮ型の金属酸化物半導体（ＮＭＯＳ）トランジスタとを含んでいる。スイッチＳＷ３およびＳＷ６は、トランジスタである。さらに、スイッチＳＷ９およびＳＷ１２もまたトランジスタにより実施されていてもよい。図４は、図３のマルチプレクサユニットにおいて使用されているスイッチング信号の波形の実施例を示している。この実施例において、スイッチング信号は複数の制御信号Ｓ１〜Ｓ８を含んでおり、この場合、制御信号Ｓ１Ｂ〜Ｓ８Ｂはそれぞれ制御信号Ｓ１〜Ｓ８の反転信号である。
【００２４】
さらに、マルチプレクサ回路１４０はさらに、スイッチング信号に応じて各ＰＭＯＳトランジスタに負の本体電圧を提供し且つ各ＮＭＯＳトランジスタに正の本体電圧を提供するための、本体電圧スイッチ回路ＢＤを含んでいる。したがって、図４のタイムインタバルｔｍにおいて、制御信号Ｓ３およびＳ７は、好ましくは接地電圧に変換される。したがって、伝送ゲートがオンまたはオフになる時にフォワード（順）ボディバイアスが生じることを防止することができ、その結果、伝送ゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタとが正確に作動できる。
【００２５】
図３および図４に示した詳細な回路図および種々の信号のタイミングチャートは、本発明のマルチプレクサ回路を実施できる１実施例に対応するものであって本発明の限定を意図するものではない。したがって、当業者は、ここに開示された技術を容易に改変でき、その結果、本実施形態のマルチプレクサ回路の目的もまた達成できるであろう。
本実施形態において、このデータドライバに使用されているマルチプレクサ回路は、高電圧に耐えられる回路素子を必要とせず、したがってデータドライバのサイズとコストとを低減することができる。
第２実施形態
この実施形態において、図１のレベルシフタ１２１の構造は、使用されている、高電圧に耐えられる回路素子の数を減らせるように改良されている。この実施形態のレベルシフタを下記に説明する。
【００２６】
図５Ａは、本発明の第２実施形態によるレベルシフタ１２１を示すブロック図である。図１および図５Ａを参照すると、レベルシフタ１２１は、たとえばレベルシフティングユニットＬＳ１〜ＬＳ４のような、多数のレベルシフティングユニットを含んでいる。レベルシフティングユニットＬＳ１は、接地（グランド）レベルＧＮＤと第１正レベルＰＬ１との間の範囲にある電圧レベルに対応する第２画素データＤｎを受け取る。レベルシフティングユニットＬＳ２は、レベルシフティングユニットＬＳ１から出力された第２画素データＤｎの電圧レベルを、第１負レベルＮＬ１と第１正レベルＰＬ１との間の範囲にある電圧レベルに調整する。レベルシフティングユニットＬＳ３は、レベルシフティングユニットＬＳ２から出力された第２画素データＤｎの電圧レベルを、第１負レベルＮＬ１と接地レベルＧＮＤとの間の範囲にある電圧レベルに調整する。レベルシフティングユニットＬＳ４は、レベルシフティングユニットＬＳ３から出力された第２画素データＤｎの電圧レベルを、第２負レベルＮＬ２と接地レベルＧＮＤとの間の範囲にある電圧レベルに調整する。次に、図１のデジタル／アナログコンバータ１２２は、レベルシフティングユニットＬＳ４から出力された第２画素データＤｎを負の画素電圧Ｖｎに変換する。
【００２７】
本実施形態において、第１負レベルＮＬ１の絶対値は、第２負レベルＮＬ２の絶対値よりも小さい。好ましくは、第１正レベルＰＬ１の絶対値は、第１負レベルＮＬ１の絶対値に実質的に等しい。第１正レベルＰＬ１は低電圧レベルであり、第１負レベルＮＬ１は他の低電圧レベルであり、そして第２負レベルＮＬ２は中程度の電圧レベルである。たとえば、第１正レベルＰＬ１は１．８ボルトに実質的に等しく、第１負レベルＮＬ１は−１．８ボルトに実質的に等しく、そして第２負レベルＮＬ２は−６ボルトに実質的に等しい。
【００２８】
本実施形態のレベルシフタ１２１を使用すると、データドライバのサイズを縮小できる。その理由を下記に述べる。
図５Ｂ（先行技術）は、従来のレベルシフタを示すブロック図である。図５Ｂに示されているように、従来のレベルシフタ１２１’を使用するデータドライバには高電圧に耐えられる回路素子を使用しなければならないので、このデータドライバのサイズは大きい。従来のレベルシフタ１２１’は４個のレベルシフティングユニットＡ〜Ｄを含んでいる。レベルシフティングユニットＣにおいては、レベルシフティングユニットＢから出力された第２画素データＤｎが、−６ボルトと６ボルトとの間の範囲のレベルに調整される。すなわち、レベルシフティングユニットＣにより耐えられる電圧レベル間の差は１２ボルトに等しく、これは中程度の電圧（６ボルト）に耐えられる回路素子の範囲を超えている。したがって、高電圧に耐えられる回路素子がレベルシフティングユニットＣに使用されねばならない。
【００２９】
図５Ａに示されているように、本実施形態のレベルシフタ１２１において４個のレベルシフティングユニットＬＳ１〜ＬＳ４の素子により耐えられるクロスオーバー電圧は、６ボルトを超えないので、高電圧に耐えられる回路素子を使用する必要がない。すなわち、レベルシフティングユニットＬＳ１およびＬＳ３の素子により耐えられるクロスオーバー電圧の最高電圧は１．８ボルトに等しく、そのため、レベルシフティングユニットＬＳ１およびＬＳ３は、低電圧を耐えられる回路素子により実施されてもよい。レベルシフティングユニットＬＳ２およびＬＳ４の素子により耐えられるクロスオーバー電圧の最高電圧はそれぞれ、３．６ボルト（−１．８〜１．８ボルト）および６ボルト（−６〜０）に等しいので、レベルシフティングユニットＬＳ２およびＬＳ４は、中程度の電圧を耐えられる回路素子により実施されてもよい。
【００３０】
高電圧に耐えられる１個の回路素子のサイズは、中程度の電圧に耐えられる回路素子のサイズの１６倍よりも大きい。従来のレベルシフタと比較すると、高電圧に耐えられる回路素子を本実施形態のレベルシフタにおいて使用する必要はない。したがって、本実施形態のレベルシフタを使用しているデータドライバにおいて、高電圧に耐えられる回路素子を使用する必要はなく、そのため、データドライバのサイズとコストとを低減できる。
第３実施形態
図６は、本発明の第３実施形態によるデータドライバ６００を示すブロック図である。図６に示されているように、データドライバ６００は、１個のディスプレイパネルの複数のデータラインを、複数の画素データに対応して駆動する。画素データは、複数の第１画素データＤｐ１〜Ｄｐｍ（正の画素データ）と複数の第２画素データＤｎ１〜Ｄｎｍ（負の画素データ）とを含んでいる。データドライバ６００は、第１データ処理回路６１０と第２データ処理回路６２０とマルチプレクサ回路６４０とを含んでいる。第１データ処理回路６１０は、シフトレジスタ６１２と、ラインバッファ６１３と、レベルシフタ６１４と、デジタル／アナログコンバータ６１５と、出力バッファ６１６とを含んでいる。第１データ処理回路６１０は、第１画素データＤｐ１〜Ｄｐｍに応じて複数の正の画素電圧Ｖｐ１〜Ｖｐｍを提供する。
【００３１】
第２データ処理回路６２０は、フロントステージレベルシフタ６２１と、シフトレジスタ６２２と、ラインバッファ６２３と、ポストステージレベルシフタ６２４と、デジタル／アナログコンバータ６２５と、出力バッファ６２６とを含んでいる。第２データ処理回路６２０の素子および動作を下記に説明する。
フロントステージレベルシフタ６２１は、第２画素データＤｎ１〜Ｄｎｍを順次受け取る。たとえば、フロントステージレベルシフタ６２１は、各回にｋセットのデータを受け取り、この場合、ｋ＜ｍである。第２画素データＤｎ１〜Ｄｎｍに対応する電圧レベルは、接地レベルＧＮＤと第１正レベルＰＬ１との間の範囲にある。フロントステージレベルシフタ６２１は、第２画素データＤｎ１〜Ｄｎｍの電圧レベルを、第１負レベルＮＬ１と第１正レベルＰＬ１との間の範囲の電圧レベルに調整する。フロントステージレベルシフタ６２１は、図５Ａの３個のレベルシフティングユニットＬＳ１〜ＬＳ３を含んでおり、その動作についてはここでは省略する。
【００３２】
シフトレジスタ６２２は、フロントステージレベルシフタ６２１から出力された第２画素データＤｎ１〜Ｄｎｍを順次受け取って第２画素データＤｎ１〜Ｄｎｍを並列に出力する。たとえば、シフトレジスタ６２２は各回にｋセットのデータを受け取り、ｍセットのデータが受け取られた後にｍセットのデータを出力し、この場合、ｋ＜ｍである。ラインバッファ６２３は、シフトレジスタ６２２から出力された第２画素データＤｎ１〜Ｄｎｍを一時的に保存する。
【００３３】
ポストステージレベルシフタ６２４は、ラインバッファ６２３から出力された第２画素データＤｎ１〜Ｄｎｍの電圧レベルを、第２負レベルＮＬ２と接地レベルＧＮＤとの間の範囲の電圧レベルに調整する。ポストステージレベルシフタ６２４は、図５ＡのレベルシフティングユニットＬＳ４を含んでいる。デジタル／アナログコンバータ６２５は、ポストステージレベルシフタ６２４から出力された第２画素データＤｎ１〜Ｄｎｍを、複数の負の画素電圧Ｖｎ１〜Ｖｎｍに変換する。出力バッファ６２６は、負の画素電圧Ｖｎ１〜Ｖｎｍを一時的に保存する。マルチプレクサ回路６４０は、正の画素電圧Ｖｐ１〜Ｖｐｍと負の画素電圧Ｖｎ１〜Ｖｎｍとを対応するデータラインＤＬ１〜ＤＬ２ｍに出力する。
【００３４】
本実施形態において、第１負レベルＮＬ１の絶対値は、第２負レベルＮＬ２の絶対値よりも小さい。好ましくは、第１正レベルＰＬ１の絶対値は、第１負レベルＮＬ１の絶対値に実質的に等しい。第１正レベルＰＬ１は低電圧レベルであり、第１負レベルＮＬ１は他の低電圧レベルであり、そして第２負レベルＮＬ２は中程度の電圧レベルである。たとえば、第１正レベルＰＬ１は１．８ボルトに実質的に等しく、第１負レベルＮＬ１は−１．８ボルトに実質的に等しく、そして第２負レベルＮＬ２は−６ボルトに実質的に等しい。第２実施形態と同様に、フロントステージレベルシフタ６２１とポストステージレベルシフタ６２４との素子により耐えられる電圧の最高電圧は、それぞれ３．６ボルト（−１．８〜１．８ボルト）と６ボルト（−６〜０ボルト）とに等しい。したがって、レベルシフタは、高電圧に耐えられる回路素子を使用して実施される必要がない。
【００３５】
第２実施形態に比べると、本実施形態は下記に述べる理由により、データドライバのサイズをさらに縮小できる。第２画素データＤｎ１〜Ｄｎｍは５１２セットのデータ（ｍ＝５１２）であり、レベルシフティングユニットＬＳ１〜ＬＳ３の各セットは８セットのデータ（ｋ＝８）を受け取ることができるものと仮定する。第２実施形態において、図５ＡのレベルシフティングユニットＬＳ１〜ＬＳ３はデータを並列に受け取り、したがって、並列の５１２セットの第２画素データに対応して電圧レベルを調整するためには、レベルシフタ１２１において６４（５１２／８＝６４）セットのレベルシフティングユニットＬＳ１〜ＬＳ３を使用しなければならない。
【００３６】
本実施形態においては、１セットのレベルシフティングユニットＬＳ１〜ＬＳ３はフロントステージレベルシフタ６２１として機能し、シフトレジスタの前に配置されている。フロントステージレベルシフタ６２１は、８セットのデータを順次受け取り、これによって５１２セットの第２画素データに対応して連続的（直列的）に電圧レベルを調整する。したがって、１セットのみのレベルシフティングユニットＬＳ１〜ＬＳ３を本実施形態に使用するだけでよく、その結果、このレベルシフタを使用するデータドライバのサイズは縮小できる。
【００３７】
さらに、本実施形態においては、フロントステージレベルシフタ６２１から出力された第２画素データの電圧レベルは、第１負レベルＮＬ１と接地レベルＧＮＤとの間の範囲にある。そのため、シフトレジスタ６２２とラインバッファ６２３との回路素子により使用される電圧レベルもまた、第１負レベルＮＬ１と接地レベルＧＮＤとの間の範囲にある。図６においては、シフトレジスタ６２２とラインバッファ６２３との回路素子により使用される電圧レベルは、第１正レベルＰＬ１と接地レベルＧＮＤとの間の範囲にある。実際、第１正レベルＰＬ１と第１負レベルＮＬ１との絶対値は、たがいに実質的に等しい。そのために、本実施形態のデータドライバはシステムのパワー消費を増加させないであろう。
【００３８】
本発明の第１実施形態によるデータドライバにおいては、高電圧に耐えられる回路素子をマルチプレクサ回路に使用する必要はなく、したがって、高電圧に耐えられる回路素子の数を減少させることができ、且つマルチプレクサ回路のサイズを縮小させることができるので、データドライバのサイズを縮小することができる。さらに、第２実施形態においては、高電圧に耐えられる回路素子をレベルシフト回路に使用する必要がない。そのため、高電圧回路素子の数もまた減少でき、且つレベルシフト回路のサイズを縮小できるので、データドライバのサイズを縮小できる。さらに、本発明の第３実施形態によるレベルシフタはデータのレベルを連続的（直列的）に調整できる。そのため、システムのパワー消費を増加させることなく効果的にデータドライバのサイズとコストとを低減できる。
【００３９】
本発明を例により、また好ましい実施形態に関して説明したが、これらは本発明を限定するものではないことを理解すべきである。逆に、本発明は種々の変形例と類似の構成および手順とを含むことを意図されており、したがって、添付の特許請求の範囲は全てのこのような変形例と類似の構成および手順とを包含するように、最も広く解釈されるべきである。
【図１】
2010009005.tif 000003
【図２Ａ】
2010009005.tif 000004
【図２Ｂ】
2010009005.tif 000005
【図３】
2010009005.tif 000006
【図４】
2010009005.tif 000007
【図５Ａ】
2010009005.tif 000008
【図５Ｂ】
2010009005.tif 000009
【図６】
2010009005.tif 000010