(57)【要約】【課題】マスク数の少ない薄膜トランジスタ及び表示装置の作製方法を提供する。【解決手段】第１の導電膜と、絶縁膜と、半導体膜と、不純物半導体膜と、第２の導電膜とを積層し、この上にレジストマスクを形成し、第１のエッチングを行って薄膜積層体を形成し、該第１の導電膜に対してサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、その後ソース電極及びドレイン電極等を形成することで、薄膜トランジスタを作製する。ドライエッチングを行う前に、少なくともエッチングされた半導体膜の側壁を酸化処理することが好ましい。【選択図】図１
2010199570.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項２】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項３】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第１のレジストマスクを縮小させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項４】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
酸化処理を行うことで、少なくともエッチングされた前記半導体膜の側壁を酸化させ、
前記第１のレジストマスクを縮小させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１の導電膜はタングステンにより形成し、
前記ドライエッチングはＣｌＦ３ガスを用いて行うことを特徴とする薄膜トランジスタの作製方法。
【請求項６】
請求項３または請求項４において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする薄膜トランジスタの作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の方法により作製した薄膜トランジスタの前記ソース電極及びドレイン電極層に接続して画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一に記載の方法により薄膜トランジスタを作製し、
前記薄膜トランジスタを覆って保護絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出させるように前記保護絶縁膜に開口部を形成し、
前記開口部及び前記保護絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項１０】
請求項９において、
前記保護絶縁膜は、ＣＶＤ法またはスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
【請求項１１】
ゲート電極層と、
前記ゲート電極層を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた半導体層と、
前記半導体層上に設けられた不純物半導体層と、
前記不純物半導体層上に設けられたソース電極及びドレイン電極層と、を有し、
前記ゲート電極層の側面に接して空洞を有し、
前記半導体層の側壁が酸化されていることを特徴とする薄膜トランジスタ。
【請求項１２】
請求項１１において、
前記ソース電極及びドレイン電極層の表面も酸化されていることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び当該薄膜トランジスタを有する表示装置の作製方法に関する。
【背景技術】
【０００２】
近年、ガラス基板などの絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置またはＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに代表される、表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、具体的には、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極と、の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の配向が変化して光学変調が行われ、表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。アクティブマトリクス型ＥＬ表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用したＥＬ表示装置をいう。
【０００３】
上記のようなアクティブマトリクス型液晶表示装置及びＥＬ表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型液晶表示装置及びＥＬ表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
【０００４】
アクティブマトリクス型液晶表示装置及びＥＬ表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォトマスクが１枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程などが必要になる。そのため、作製工程に使用するフォトマスクが１枚増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクを低減するために、数多くの技術開発がなされている。
【０００５】
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマスクにより作製されることが一般的である。
【０００６】
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフローまたはリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下の一因になっている。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多い。
【０００７】
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスクまたはグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程数を低減する技術として、例えば特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１７９０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の技術により、これ以上フォトマスクの枚数を低減することは困難である。
【００１０】
上述した多階調マスクを用いてボトムゲート型薄膜トランジスタを作製する場合であっても、少なくとも２枚のフォトマスクが必要である。このうち１枚は、ゲート電極層のパターニングのために用いられる。
【００１１】
そこで、本発明の一態様は、ゲート電極層のパターニングにフォトマスクを新たに用いることなく作製可能な、新しい薄膜トランジスタの作製方法を提供することを課題とする。すなわち、複雑な技術を用いることなく、フォトリソグラフィ法に用いるフォトマスクの枚数を従来よりも少なくすることを課題とする。
【００１２】
また、本発明の一態様は、特に表示装置の画素に用いられる薄膜トランジスタ（画素ＴＦＴともいう。）の作製方法に適用することができる。そのため、本発明の一態様は、複雑な技術を用いることなく、フォトリソグラフィ法に用いるフォトマスクの枚数を従来よりも少なくした表示装置の作製方法の提供を課題とする。
【００１３】
更には、フォトマスクの枚数を削減するのみならず、電気的特性が良好な薄膜トランジスタ及び表示特性が良好な表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明の一態様である薄膜トランジスタの作製方法では、第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより第１の導電膜を露出させつつ、少なくとも薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する。ここで、第２のエッチングは、第１の導電膜が選択的にサイドエッチングされる条件により行う。
【００１５】
ここで、第１のエッチングは、ドライエッチングまたはウエットエッチングを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。例えば、イオンが主体となるエッチング（イオンエッチングまたはイオンアシストエッチング）を用いるとよい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。
【００１６】
第２のエッチングには、ドライエッチングを用いる。特に、第１のエッチングにドライエッチングを用いた場合には、乾燥などの工程が不要であり、スループットが向上する。ただし、第２のエッチングにより、第１の導電膜がサイドエッチングされる必要があるため、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行う。第２のエッチングは第１の導電膜のサイドエッチングを伴うため、第１の導電膜は形成された薄膜積層体よりも内側に後退（縮小）するためである。従って、第２のエッチング後の第１の導電膜の側面は、形成された薄膜積層体の側面よりも内側に存在する。更には、形成された第１の導電膜の側面と形成された薄膜積層体の側面との間隔は概ね等しいものとなる。
【００１７】
なお、第１の導電膜のパターンとは、例えば、ゲート電極及びゲート配線並びに容量電極及び容量配線、電源線などを形成する金属配線の上面レイアウトをいう。
【００１８】
本発明の一態様は、第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、酸化処理を行うことで少なくともエッチングされた前記半導体膜の側壁を酸化させ、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１９】
本発明の一態様は、第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、酸化処理を行うことで少なくともエッチングされた前記半導体膜の側壁を酸化させ、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００２０】
本発明の一態様は、第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、酸化処理を行うことで少なくともエッチングされた前記半導体膜の側壁を酸化させ、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、前記第１のレジストマスクを後退（縮小）させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００２１】
本発明の一態様は、第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、酸化処理を行うことで少なくともエッチングされた前記半導体膜の側壁を酸化させ、前記第１のレジストマスクを後退（縮小）させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングをドライエッチングにより行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００２２】
上記構成の薄膜トランジスタの作製方法は、第１の導電膜をタングステンにより形成し、第２のエッチングにおけるドライエッチングに三フッ化塩素（化学式：ＣｌＦ３）ガスを用いることで行うことができる。
【００２３】
上記構成の薄膜トランジスタの作製方法において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
【００２４】
上記構成の薄膜トランジスタの作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
【００２５】
上記した作製方法により作製した薄膜トランジスタの前記ソース電極及びドレイン電極層に電気的に接続して画素電極を選択的に形成することで表示装置を作製することができる。
【００２６】
また、上記のように作製した表示装置は、薄膜トランジスタを覆って保護絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出させるように前記保護絶縁膜に開口部を形成し、前記開口部及び前記保護絶縁膜上に画素電極を選択的に形成するとよい。
【００２７】
上記構成の表示装置の作製方法において、前記保護絶縁膜は、ＣＶＤ法またはスパッタリング法により形成した保護絶縁膜と、スピンコート法により形成した保護絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法またはスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。保護絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素などから薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
【００２８】
または、本発明の一態様は、ゲート電極層と、前記ゲート電極層を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた半導体層と、前記半導体層上に設けられた不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極層と、を有し、前記ゲート電極層の側面に接して空洞を有し、前記半導体層の側壁は酸化されていることを特徴とする薄膜トランジスタである。半導体層の側壁が酸化されていることで作製工程中に、特にドライエッチングなどで生じる再付着物が半導体層に付着することを防止することができ、歩留まりの低下などを防ぐことができる。そして、前記ソース電極及びドレイン電極層の表面もまた酸化されていることが好ましい。
【００２９】
なお、エッチングは意図しないエッチングが極力生じない条件により行うことが好ましい。
【００３０】
なお、「膜が耐熱性を有する」とは、後の工程における温度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つことができることをいう。
【００３１】
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に電気的に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
【００３２】
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
【００３３】
また、「電源線」とは、電源に電気的に接続された、一定の電位に保持された配線をいう。
【発明の効果】
【００３４】
ゲート電極のパターン形成に新たなフォトマスクを必要とせず、薄膜トランジスタの作製工程数を大幅に削減することができ、該薄膜トランジスタは表示装置に適用できるため、表示装置の作製工程数を大幅に削減することもできる。
【００３５】
より具体的には、フォトマスクの枚数を減らすことができる。一のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することも可能である。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。また、一枚のフォトマスクにより薄膜トランジスタを作製することができるため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
【００３６】
また、フォトマスクの枚数の低減を目的とした従来の技術とは異なり、裏面露光、レジストリフロー及びリフトオフ法などの複雑な工程を経る必要がない。そのため、歩留まりを低下させることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【００３７】
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、表示装置の表示品質等を犠牲にすることなく、表示装置の作製工程数を大幅に削減することができる。
【００３８】
更には、上記効果により、薄膜トランジスタ及び表示装置の作製コストを大幅に削減することができる。
【００３９】
また、第２のエッチング後に乾燥などの工程を行う必要がなく、スループットが向上する。
【００４０】
更には、上記の作製方法により作製した薄膜トランジスタは、ゲート電極層端部に接して空洞を有するため、ゲート電極とドレイン電極との間に生じるリーク電流が小さいものとなる。
【図面の簡単な説明】
【００４１】
【図１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２７】アクティブマトリクス基板の接続部を説明する図。
【図２８】アクティブマトリクス基板の接続部を説明する図。
【図２９】アクティブマトリクス基板の接続部を説明する図。
【図３０】ＣｌＦ３ガスを用いた場合のエッチングレートの温度依存性を説明する図。
【図３１】多階調マスクを説明する図。
【図３２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４５】ＥＬ表示装置の画素回路の一例を説明する図。
【図４６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５６】電子機器の一例を説明する図。
【図５７】電子機器の一例であるテレビジョン装置の主要な構成を示すブロック図。
【図５８】電子機器の一例を説明する図。
【発明を実施するための形態】
【００４２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、原則として、絶縁性の膜は上面図には表さないものとする。
【００４３】
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２９を参照して説明する。
【００４４】
なお、図２１乃至図２５には本実施の形態に係る薄膜トランジスタの上面図を示し、図２５は画素電極まで形成した完成図である。図１乃至図４は、図２１乃至図２５に示すＡ１−Ａ２における断面図である。図５乃至図８は、図２１乃至図２５に示すＢ１−Ｂ２における断面図である。図９乃至図１２は、図２１乃至図２５に示すＣ１−Ｃ２における断面図である。図１３乃至図１６は、図２１乃至図２５に示すＤ１−Ｄ２における断面図である。図１７乃至図２０は、図２１乃至図２５に示すＥ１−Ｅ２における断面図である。
【００４５】
まず、基板１００上に、第１の導電膜１０２、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
【００４６】
基板１００は、絶縁性基板である。表示装置に適用する場合には、基板１００としては、ガラス基板または石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。
【００４７】
基板１００としてガラス基板を用いる場合には、基板１００上に下地膜（好ましくは、窒化シリコン膜または窒化酸化シリコン膜）を設けることが好ましい。下地膜を設けることで、ガラス基板１００中の不純物金属元素が半導体層に侵入することを防ぐことができる。これは、下地膜が窒素を含む場合に顕著である。更には、下地膜はハロゲン（フッ素、塩素または臭素）を含むことが好ましい。ガラス基板１００中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。下地膜にハロゲンを含ませるには、形成に用いるガスに、ハロゲンガスまたはハロゲン化合物からなるガスを含ませればよく、ＣＶＤ法またはスパッタリング法により単層でまたは積層して形成することができる。
【００４８】
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばモリブデンまたはタングステンなどの金属またはこれらを主成分とする合金などの導電性材料を用いて形成することができる。ただし、後の工程（絶縁膜１０４の形成など）に耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチングなど）で意図しないエッチングまたは腐食されない材料を選択することを要する。この限りにおいて、第１の導電膜１０２は特定の材料に限定されるものではない。
【００４９】
なお、第１の導電膜１０２は、例えばスパッタリング法またはＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより形成することができる。ただし、特定の方法に限定されるものではない。
【００５０】
絶縁膜１０４は、絶縁性材料により形成する。絶縁膜１０４は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜などを用いて形成することができる。ただし、第１の導電膜１０２と同様に、耐熱性が必要であり、後の工程で食刻または腐食されない材料を選択することを要する。この限りにおいて、絶縁膜１０４は特定の材料に限定されるものではない。
【００５１】
なお、絶縁膜１０４は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）またはスパッタリング法などにより形成することができるが、特定の方法に限定されるものではない。
【００５２】
絶縁膜１０４は、ゲート絶縁膜として機能するものである。
【００５３】
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガスにより形成される非晶質シリコンなどを用いて形成することができる。ただし、第１の導電膜１０２などと同様に、耐熱性が必要であり、後の工程にて意図しないエッチングまたは腐食されない材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウムを用いてもよい。なお、半導体膜１０６の結晶性についても特に限定されない。
【００５４】
なお、半導体膜１０６は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）またはスパッタリング法などにより形成することができる。ただし、特定の方法に限定されるものではない。
【００５５】
不純物半導体膜１０８は、一導電型を付与する不純物元素を含む半導体膜であり、一導電型を付与する不純物元素が添加された半導体材料ガスなどにより形成される。例えば、フォスフィン（化学式：ＰＨ３）またはジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成される、リンまたはボロンを含むシリコン膜である。ただし、第１の導電膜１０２などと同様に、耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されない材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されるものではない。また、半導体膜１０６により形成される半導体層の一部に、ドーピングなどによりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
【００５６】
なお、ｎ型の薄膜トランジスタを作製する場合には、一導電型を付与する不純物元素として、リンまたはヒ素などを用いればよい。すなわち、形成に用いるシランガスにはフォスフィンまたはアルシン（化学式：ＡｓＨ３）などを所望の濃度で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、一導電型を付与する不純物元素として、ボロンなどを用いればよい。すなわち、形成に用いるシランガスにはジボランなどを所望の濃度で含ませればよい。
【００５７】
なお、不純物半導体膜１０８は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより形成することができる。ただし、特定の方法に限定されるものではない。
【００５８】
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料など）であって、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２などと同様に、耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されない材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではない。
【００５９】
なお、第２の導電膜１１０は、例えばスパッタリング法またはＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより形成することができる。ただし、特定の方法に限定されるものではない。
【００６０】
なお、上記説明した第１の導電膜１０２、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０に対して求められる耐熱性は、第１の導電膜１０２が最も高く、以下前記した順に続き、第２の導電膜１１０が最も低い。なお、例えば、半導体膜１０６が水素を含む非晶質半導体膜である場合には、約３００℃以上とすることで半導体膜１０６中の水素が脱離し、電気的特性が変化する。そのため、例えば半導体膜１０６を形成した後の工程では３００℃を超えない温度とするとよい。
【００６１】
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、図５（Ａ）、図９（Ａ）、図１３（Ａ）、図１７（Ａ）を参照）。
【００６２】
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングし、薄膜積層体１１４を形成する（図１（Ｂ）、図５（Ｂ）、図９（Ｂ）、図１３（Ｂ）、図１７（Ｂ）、図２１を参照）。このとき、少なくとも第１の導電膜１０２の表面を露出させるとよい。このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、異方性の高いエッチング法（物理的エッチング）により行うことが好ましく、ドライエッチングを用いればよい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができるからである。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことも可能であるが、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うとよい。ウエットエッチングでは、被エッチング膜の種類によってエッチングレートが異なり、一の工程にてエッチングすることが困難だからである。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
【００６３】
また、第１の導電膜１０２と基板１００の間に下地膜を有する場合には、第１のエッチングにより第１の導電膜１０２までエッチングしてもよい。下地膜を有することで第１のエッチングにより生じる基板１００の意図しないエッチングを防ぐことができるため、基板１００中に含まれる不純物金属元素が半導体層へ付着し、または半導体層内部へ侵入することを防ぐことができる。
【００６４】
なお、第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガス中でエッチングを行い、次に、Ｃｌ２ガスのみを用いてエッチングを行い、最後に、ＣＨＦ３ガスのみを用いてエッチングを行えばよい。
【００６５】
そして、第１のエッチング後に第１のレジストマスク１１２を除去して、薄膜積層体１１４と第１の導電膜１０２に対して酸化処理を行う（図１（Ｃ）、図５（Ｃ）、図９（Ｃ）、図１３（Ｃ）、図１７（Ｃ）を参照）。ただし、必ずしも第１のレジストマスク１１２を除去する必要はなく、第１のレジストマスク１１２が設けられた状態で酸化処理を行ってもよい。
【００６６】
ここで、酸化処理は、薄膜積層体１１４の表面と第１の導電膜１０２の表面を酸化することができる方法を用いて行えばよく、特定の方法に限定されるものではない。この酸化処理は、酸素プラズマ若しくは水プラズマによるプラズマ処理、オゾン水による処理、または熱処理により行うことができる。
【００６７】
酸化処理を酸素プラズマ若しくは水プラズマによるプラズマ処理により行う場合には、例えば、反応室内に酸素ガスまたは水蒸気を含むガスなどを導入し、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式により行えばよい。条件の一例として、反応室内の圧力を約６０Ｐａとし、コイル型の電極に１８０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、基板側には電力を投入せずにプラズマを生成すればよい。ただし、プラズマ発生法はこれに限定されず、誘導結合型プラズマ方式の他、容量結合型（平行平板型）プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式、ヘリコン方式などを適用してもよい。被酸化面へのダメージが小さい方式により行うことが好ましい。
【００６８】
酸化処理をオゾン水により行う場合には、用いるオゾン水に特に限定はなく、酸化処理が行われる程度の濃度のオゾン水を用いればよい。好ましくは、１ｐｐｍ以上２０ｐｐｍ以下、より好ましくは５ｐｐｍ以上１５ｐｐｍ以下の濃度のオゾン水を用いればよい。
【００６９】
酸化処理を熱により行う場合には、酸素ガスまたは水蒸気を含むガスを反応室内に導入し、基板１００を加熱することにより行えばよい。ここで、基板１００の温度は約１００℃以上とすればよく、基板１００がガラス基板の場合にはガラスの歪点以下とすればよい。
【００７０】
また、上記に限定されず、酸素雰囲気または大気雰囲気中に紫外光を照射することでオゾンを発生させ、このオゾンを用いて酸化処理を行ってもよい。
【００７１】
上記酸化工程の後、酸化された第１の導電膜１０２の表面を除去する（図２（Ａ）、図６（Ａ）、図１０（Ａ）、図１４（Ａ）、図１８（Ａ）を参照）。酸化された第１の導電膜１０２の表面を除去することで、第２のエッチング中にエッチングレートが変化することを防止できるからである。例えば、第１の導電膜１０２がタングステン膜である場合、酸化された第１の導電膜１０２の表面は、主に酸化タングステンにより構成されている。酸化タングステンは、弱酸性の薬液、弱アルカリ性の薬液により洗浄を行うことで除去することができる。また、純水を用いた除去も可能である。
【００７２】
ただし、これに限定されず、酸化された第１の導電膜１０２の表面を除去することなく第２のエッチングをおこなってもよい。例えば、第１の導電膜１０２をタングステンにより形成し、第２のエッチングを三フッ化塩素（化学式：ＣｌＦ３）により行う場合には、酸化タングステンのエッチングレートのほうがタングステンのエッチングレートより大きい。そのため、表面に酸化タングステン膜を有することで、第２のエッチングの初期のエッチングレートが大きく、エッチング面がタングステン膜に達するとエッチングレートが小さくなるため、第２のエッチングを制御性よく行うことができる。ここで、ＣｌＦ３ガスを用いた際のタングステンと酸化タングステンのエッチングレートを比較する。
【００７３】
図３０は、ＣｌＦ３ガスを用いた際のタングステンと酸化タングステンのエッチングレート（図３０の縦軸を参照）の温度依存性を示す。ガラス基板の温度は、約２５℃（概ね室温程度）、５０℃、１００℃、１５０℃とした（図３０の横軸を参照）。
【００７４】
エッチングレートの測定には、ガラス基板上に対象となる膜を成膜し、この膜を用いた。ここで、タングステンは、チャンバー内にアルゴンガスを導入（２０ｓｃｃｍ）し、圧力を０．２Ｐａ、電力を１ｋＷとして、タングステンターゲットを用いたスパッタリング法により成膜した。酸化タングステンは、チャンバー内にアルゴンガス（８０ｓｃｃｍ）と酸素ガス（２０ｓｃｃｍ）を導入し、圧力を２．８Ｐａ、電力を１．９６ｋＷとして、タングステンターゲットを用いたスパッタリング法により成膜した。
【００７５】
これらの膜を、チャンバー内の圧力を約１２００Ｐａ（約９Ｔｏｒｒ）とし、三フッ化塩素ガス（５０ｓｃｃｍ）と窒素ガス（１３０ｓｃｃｍ）との混合ガスにより３０分間エッチングし、その結果からエッチングレート（μｍ／時）を算出した。２５℃ではタングステン膜のエッチングレートは１３１μｍ／時であり、酸化タングステン膜のエッチングレートは６７１μｍ／時であった。５０℃ではタングステン膜のエッチングレートは２３７μｍ／時であり、酸化タングステン膜のエッチングレートは１００３μｍ／時であった。１００℃ではタングステン膜のエッチングレートは６０７μｍ／時であり、酸化タングステン膜のエッチングレートは１２７２μｍ／時であった。１５０℃ではタングステン膜のエッチングレートは８０７μｍ／時であり、酸化タングステン膜のエッチングレートは２０００μｍ／時であった。
【００７６】
上記の結果より、タングステン膜のエッチングレートよりも酸化タングステン膜のエッチングレートのほうが大きい。そのため、表面に酸化タングステン膜を有することで、第２のエッチングの初期のエッチングレートが大きく、エッチング面がタングステン膜に達するとエッチングレートが小さくなるため、第１の導電膜の酸化処理を行うことで第２のエッチングの制御性を向上させることができる。
【００７７】
また、タングステン膜と酸化タングステン膜のいずれも温度を上昇させるとエッチングレートが増加している。従って、１００℃以上、より好ましくは１００℃〜１５０℃とするとエッチングに要する時間を短縮することができ、スループットが向上する。
【００７８】
なお、図３０では参考までにシリコンのエッチングレートも記載しているが、シリコンのエッチングレートは温度が上昇してもそれほど上昇していない。従って、酸化処理が不十分である場合などを考慮すると、１００℃以上、より好ましくは１００℃〜１５０℃で第２のエッチングを行うとよい。
【００７９】
次に、第２のエッチングを行う。すなわち、第１の導電膜１０２をエッチングし、ゲート電極層１１６を形成する（図２（Ｂ）、図６（Ｂ）、図１０（Ｂ）、図１４（Ｂ）、図１８（Ｂ）、図２２を参照）。このエッチング工程を第２のエッチングとよぶ。
【００８０】
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、容量配線及び支持部を構成している。ゲート電極層１１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層１１６Ｂまたはゲート電極層１１６Ｄと表記する場合には支持部を構成するゲート電極層を指す。ゲート電極層１１６Ｃと表記する場合には容量配線と容量素子の一方の電極を構成するゲート電極層を指す。そして、これらを総括してゲート電極層１１６と呼ぶ。
【００８１】
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエッチングを行う（Ａ１−Ａ２断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅より小さくなるようにエッチングを行う）。従って、第１の導電膜１０２に対するエッチングレートが大きく、他の膜に対するエッチングレートが小さい条件により行う。特に、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行うとよい。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行うとよい。このような条件により第２のエッチングを行うことで、ゲート電極層１１６を形成することができる。
【００８２】
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であってもよい。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いるエッチングガスなどの条件によって決められるものである。
【００８３】
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、または「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
【００８４】
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図２２乃至図２５に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート配線、容量配線及び支持部を構成するように残存させるとよい。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。例えば、図２（Ｂ）及び図２５に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
【００８５】
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図２５を参照）。第２のエッチングにより第２の導電膜１１０がエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
【００８６】
ただし、上記説明したように、第２の導電膜１１０の表面が酸化される場合には、第２のエッチングにおける第２の導電膜１１０に対するエッチングレートを考慮しなくてもよく、第２の導電膜１１０の表面に形成される酸化膜に対するエッチングレートを考慮すればよい。
【００８７】
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図２５に示すように、ゲート配線に隣接する領域（例えば、ゲート配線と支持部との間）及び容量配線に隣接する領域（例えば、容量配線と支持部との間）の半導体層の幅を最小幅ｄ４とすればよい。なお、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
【００８８】
なお、ソース電極及びドレイン電極層により形成される、画素電極層と電気的に接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
【００８９】
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである（図２２を参照）。ここで、第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する。
【００９０】
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向または被エッチング膜の下地の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向またはエッチングされる膜の下地の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガスなどのエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
【００９１】
サイドエッチングを利用してゲート電極層１１６を形成することで、ゲート電極層１１６の形成に新たなフォトマスクを用いる必要がなくなる。
【００９２】
なお、図２２に示すように、第１のエッチングにより形成される薄膜積層体１１４は、ゲート電極層１１６Ｂ及びゲート電極層１１６Ｄにより構成される支持部に接する部分（図２２において両矢印で示す部分）では細くなるように設計される。このような構造とすることで、第２のエッチングによりゲート電極層１１６Ａと、ゲート電極層１１６Ｂまたはゲート電極層１１６Ｄとを分断して絶縁させることができる。
【００９３】
なお、図２２に示すゲート電極層１１６Ｂ及びゲート電極層１１６Ｄは、薄膜積層体１１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成される絶縁膜１０４などの膜剥がれを防止することができる。加えて、支持部を有することで、第２のエッチングによりゲート電極層１１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。更には、支持部を有することで、薄膜積層体１１４が自重によって破壊され、または破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、これに限定されず、支持部を設けなくともよい。支持部を有しない形態の上面図（図２５に対応）の一例を図２６に示す。
【００９４】
第２のエッチングは、ドライエッチングによって行う。ここで、例えば、ドライエッチングをＣｌＦ３ガスにより行う場合には、上記説明したように、第１の導電膜１０２をタングステンにより形成するとよい。または、第１の導電膜１０２をモリブデンにより形成することもできる。この場合、第２の導電膜１１０を形成する材料には特に限定はなく、第２の導電膜１１０を形成する材料の酸化膜がＣｌＦ３ガスによりエッチングされず、またはエッチングされにくい材料を用いればよい。第２の導電膜１１０は、例えば、アルミニウムまたはチタンなどにより形成することができる。例えば、第２の導電膜１１０としてアルミニウムを用いる場合には、ＣｌＦ３ガスによりアルミニウム表面がフッ化されるため、エッチングは進行しにくい。
【００９５】
以上説明したように、エッチングガスとしてＣｌＦ３ガスを用いる場合、第１の導電膜１０２はモリブデンまたはタングステンにより形成するとよく、第２の導電膜１１０はアルミニウムまたはチタンにより形成するとよい。第２の導電膜１１０として、チタンとアルミニウムの合金を用いてもよい。または、第１の導電膜１０２を窒化チタンにより形成してもよい。
【００９６】
なお、チタンは１５０℃以上でＣｌＦ３ガスによりエッチングされてしまう。そのため、第２の導電膜１１０にチタンを用いる場合には、第２のエッチングは基板の温度を１５０℃未満として行う。
【００９７】
また、第２のエッチングにおいて用いるエッチングガスとしてＣｌＦ３に代えてフッ素系の腐食ガスであるＸｅＦ２を用いることができる。
【００９８】
なお、反応室内を高温にすることで、エッチングの進行を促進することが可能である。すなわち、常温ではエッチングされにくい物質をエッチングすることが可能になる場合がある。ただし、十分なエッチング選択比を確保できない場合がある。または、反応室内を減圧すると、エッチングの進行を促進することが可能である。すなわち、常温ではエッチングされにくい物質をエッチングすることが可能になる場合がある。
【００９９】
なお、第２のエッチングをドライエッチングにより行うことで乾燥などの工程が不要となり、スループットが向上する。
【０１００】
なお、図２２に示すように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【０１０１】
次に、第２のレジストマスク１１８を形成する。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが、これに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。ただし、この場合には第２のレジストマスク１１８が後退（縮小）してしまうことが多いため、好ましくは上記説明したように第２のエッチングの後に第２のレジストマスク１１８を形成する。
【０１０２】
なお、第２のレジストマスク１１８を形成した後に第２のエッチングを行う場合には、酸素雰囲気または大気雰囲気中に紫外光を照射することでオゾンを発生させて酸化処理を行うと、第２のレジストマスク１１８へのダメージが小さいため好ましい。また、酸化処理を熱により行う場合には、基板の温度は約１００℃〜２００℃とするとよい。ただし、レジストは丸みを帯びた形状に変化してしまうことに留意する。
【０１０３】
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４の第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図２（Ｃ）、図６（Ｃ）、図１０（Ｃ）、図１４（Ｃ）、図１８（Ｃ）、図２３を参照）。ここでエッチング条件は、第２の導電膜１１０以外の膜に対する意図しないエッチング及び腐食が生じず、または生じ難い条件を選択する。特に、ゲート電極層１１６の意図しないエッチング及び腐食が生じず、または生じ難い条件により行うことが重要である。
【０１０４】
なお、ソース電極及びドレイン電極層１２０は、薄膜トランジスタのソース電極若しくはドレイン電極、ソース配線、薄膜トランジスタと画素電極とを電気的に接続する電極、及び保持容量として機能する容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層１２０Ａ」または「ソース電極及びドレイン電極層１２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを電気的に接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。そして、これらを総括して「ソース電極及びドレイン電極層１２０」と呼ぶ。
【０１０５】
なお、薄膜積層体１１４における第２の導電膜１１０のエッチングは、ウエットエッチングまたはドライエッチングのどちらを用いてもよいが、ドライエッチングを用いることが好ましい。
【０１０６】
続いて、薄膜積層体１１４の不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２を形成する（図３（Ａ）、図７（Ａ）、図１１（Ａ）、図１５（Ａ）、図１９（Ａ）、図２４を参照）。ここでエッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する意図しないエッチング及び腐食が生じず、または生じ難い条件を選択する。特に、ゲート電極層１１６の意図しないエッチング及び腐食が生じず、または生じ難い条件により行うことが重要である。
【０１０７】
なお、薄膜積層体１１４の不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチングまたはウエットエッチングにより行うことができるが、ドライエッチングを用いることが好ましい。
【０１０８】
その後、第２のレジストマスク１１８を除去し（図３（Ｂ）、図７（Ｂ）、図１１（Ｂ）、図１５（Ｂ）、図１９（Ｂ）を参照）、薄膜トランジスタが完成する（図３（Ｂ）を参照）。上記説明したように、薄膜トランジスタを２枚のフォトマスクにより作製することができる。
【０１０９】
なお、上記の図２（Ｃ）及び図３（Ａ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行ってもよいし、一括して行ってもよい。
【０１１０】
以上のようにして形成した薄膜トランジスタを覆って保護絶縁膜を形成する。ここで、保護絶縁膜は、第１の保護絶縁膜１２６のみで形成してもよいが、ここでは第１の保護絶縁膜１２６と第２の保護絶縁膜１２８により形成する（図３（Ｃ）、図７（Ｃ）、図１１（Ｃ）、図１５（Ｃ）、図１９（Ｃ）を参照）。第１の保護絶縁膜１２６は、絶縁膜１０４と同様に形成すればよい。
【０１１１】
第２の保護絶縁膜１２８は、表面が概略平坦になる方法により形成する。第２の保護絶縁膜１２８の表面を概略平坦にすることで、第２の保護絶縁膜１２８上に形成される画素電極層１３２の断切れなどを防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
【０１１２】
なお、第２の保護絶縁膜１２８は、例えば、感光性ポリイミド、アクリルまたはエポキシ樹脂などにより、スピンコーティング法などにより形成することができる。ただし、これらの材料または形成方法に限定されるものではない。
【０１１３】
次に、保護絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図４（Ａ）、図８（Ａ）、図１２（Ａ）、図１６（Ａ）、図２０（Ａ）を参照）。第１の開口部１３０及び第２の開口部１３１は、ソース電極及びドレイン電極層１２０の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。なお、第１の開口部１３０の形成により、ソース電極及びドレイン電極層１２０の表面に設けられた酸化膜をも除去する。
【０１１４】
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
【０１１５】
次に、保護絶縁膜上に画素電極層１３２を形成する（図４（Ｂ）、図８（Ｂ）、図１２（Ｂ）、図１６（Ｂ）、図２０（Ｂ）、図２５を参照）。画素電極層１３２は、開口部を介してソース電極及びドレイン電極層１２０に電気的に接続されるように形成する。具体的には、画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０Ｂに電気的に接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに電気的に接続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物などが挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法またはＣＶＤ法などにより行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２についても単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
【０１１６】
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を用いたが、これに限定されない。第１の導電膜１０２及び第２の導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
【０１１７】
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマスクを１枚使用することになる。
【０１１８】
以上説明したように、本実施の形態に係るアクティブマトリクス基板の作製（所謂アレイ工程）が完了する。本実施の形態にて説明したように、サイドエッチングを利用してゲート電極層を形成することで、２枚のマスクによる薄膜トランジスタの作製が可能となる。
【０１１９】
上記のように作製した薄膜トランジスタは、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図４（Ｂ）を参照）。このような薄膜トランジスタはゲート電極層の側面に接して空洞を有するため、ゲート電極層端部におけるリーク電流の小さいものとなる。
【０１２０】
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図２７乃至図２９を参照して説明する。
【０１２１】
図２７乃至図２９は、上記の工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図及び断面図を示す。
【０１２２】
図２７は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
【０１２３】
図２８は、図２７のＸ１−Ｘ２における断面図を示す。すなわち、図２８は、ゲート配線側の端子接続部における断面図を示す。図２８では、ゲート電極層１１６のみが露出されている。このゲート電極層１１６が露出された領域に、外部入力端子の端子部が電気的に接続される。
【０１２４】
図２９は、図２７のＹ１−Ｙ２における断面図を示す。すなわち、図２９は、ソース配線側の端子接続部における断面図を示す。図２７のＹ１−Ｙ２において、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して電気的に接続されている。図２９にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。本発明の一態様である表示装置における端子接続部には、これらのいずれを用いてもよいし、図２９に示すもの以外の接続形態を用いてもよい。ソース電極及びドレイン電極層１２０をゲート電極層１１６に電気的に接続させることで、端子の接続部の高さを概ね等しくすることができる。
【０１２５】
図２９（Ａ）では、第１の保護絶縁膜１２６及び第２の保護絶縁膜１２８の端部がエッチングなどにより除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現することができる。
【０１２６】
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１２７】
図２９（Ｂ）では、第１の保護絶縁膜１２６及び第２の保護絶縁膜１２８に第３の開口部１６０Ａが設けられ、第１の保護絶縁膜１２６及び第２の保護絶縁膜１２８の端部がエッチングなどにより除去されることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。
【０１２８】
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１２９】
図２９（Ｃ）では、第１の保護絶縁膜１２６及び第２の保護絶縁膜１２８に第３の開口部１６０Ｂ及び第４の開口部１６１が設けられることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。ここで、図２９（Ａ）及び（Ｂ）と同様に、第１の保護絶縁膜１２６及び第２の保護絶縁膜１２８の端部はエッチングなどにより除去されているが、この領域は端子の接続部として用いられる。
【０１３０】
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１３１】
なお、開口部の数は図２９に示す開口部の数に特に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けてもよい。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分であるなどの理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができる。更には、全ての開口部が問題なく形成された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
【０１３２】
次に、上記で説明した工程により作製した、表示装置のアクティブマトリクス基板を用いて液晶表示装置を作製する方法について説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、本実施の形態に係る表示装置の作製方法において、セル工程及びモジュール工程は以下の説明に限定されない。
【０１３３】
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の作製方法について、以下に簡単に説明する。なお、特に説明しない場合であっても、対向基板上に形成する膜は単層でもよいし、積層して形成してもよい。
【０１３４】
まず、基板上に遮光層を形成し、遮光層上に赤、緑、青のいずれかのカラーフィルター層を形成し、カラーフィルター層上に画素電極層を選択的に形成し、画素電極層上にリブを形成する。なお、ここで基板としては基板１００と同様のものを用いればよい。すなわち、例えばガラス基板を用いればよい。
【０１３５】
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料としては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。または、クロムを主成分とする材料膜の積層膜を用いてもよい。クロムを主成分とする材料膜とは、クロム、酸化クロムまたは窒化クロムをいう。遮光層に用いる材料は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形成するにはフォトリソグラフィ法などを用いる。
【０１３６】
カラーフィルター層は、バックライトからの白色光が通過すると、赤、緑、青のいずれかの光のみを透過させることができる有機樹脂膜により選択的に形成すればよい。カラーフィルター層の形成は、形成時に塗り分けを行うことで、選択的に行うことができる。カラーフィルターの配列は、ストライプ配列、デルタ配列または正方配列を用いればよい。
【０１３７】
対向基板上の画素電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成することができる。ただし、選択的に形成する必要がないため、対向基板の全面に形成すればよい。
【０１３８】
画素電極上に形成するリブは、視野角を拡げることを目的として形成される、パターン形成された有機樹脂膜である。特に必要のない場合には形成しなくてもよい。
【０１３９】
なお、対向基板の作製方法としては、他にも様々な態様が考えられる。例えば、カラーフィルター層を形成後、画素電極層の形成前にオーバーコート層を形成してもよい。オーバーコート層を形成することで画素電極の被形成面の平坦性を向上させることができるため、歩留まりが向上する。また、カラーフィルター層に含まれる材料の一部が液晶材料中に侵入することを防ぐことができる。オーバーコート層には、アクリル樹脂またはエポキシ樹脂をベースとした熱硬化性材料が用いられる。
【０１４０】
また、リブの形成前または形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形成してもよい。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくてもよい。
【０１４１】
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、例えば、ポリイミド樹脂などを有機溶剤に溶かし、これを印刷法またはスピンコーティング法などにより塗布し、有機溶媒を溜去した後基板を焼成することにより行う。形成される配向膜の膜厚は、一般に、約５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子がある一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例えば、ベルベットなどの毛足の長い布により配向膜を擦ることで行う。
【０１４２】
次に、アクティブマトリクス基板と対向基板をシール材により貼り合わせる。対向基板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散させて貼り合わせるとよい。
【０１４３】
次に、貼り合わせられたアクティブマトリクス基板と対向基板との間に、液晶材料を注入する。液晶材料を注入した後、注入口を紫外線硬化樹脂などで封止する。または、液晶材料を滴下した後に、アクティブマトリクス基板と対向基板とを貼り合わせてもよい。
【０１４４】
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板を貼り付けてセル工程が完了する。
【０１４５】
次に、モジュール工程として、端子部の入力端子（図２９において、ゲート電極層１１６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）を電気的に接続する。ＦＰＣはポリイミドなどの有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と電気的に接続される。ＡＣＰは接着剤として機能するペーストと、金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に電気的に接続された端子上の導電層と、に接触することで、電気的な接続を実現する。なお、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。以上のように、表示装置に用いる液晶パネルを作製することができる。
【０１４６】
以上のように、表示装置に用いる画素トランジスタを有するアクティブマトリクス基板を４枚のフォトマスクにより作製することができる。
【０１４７】
従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。具体的には、上記の説明のように、２枚のフォトマスクを用いて薄膜トランジスタを作製することができる。また、４枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【０１４８】
また、フォトマスクの枚数の低減を目的とした従来の技術とは異なり、裏面露光、レジストリフロー及びリフトオフ法などの複雑な工程を経る必要がない。そのため、複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、歩留まりを低下させることなく、表示装置の作製工程数を大幅に削減することができる。
【０１４９】
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
【０１５０】
更には、上記効果により、薄膜トランジスタ及び表示装置の作製コストを大幅に削減することができる。
【０１５１】
上記説明したように、薄膜積層体の側壁を酸化することで、第２のエッチングにＣｌＦ３ガスを用いることができる。このように第２のエッチングにドライエッチングを適用することができるため、第２のエッチング後の乾燥工程などを行わずして薄膜トランジスタを作製することができる。
【０１５２】
または、上記のように作製した薄膜トランジスタは、ゲート電極層と、前記ゲート電極層を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた半導体層と、前記半導体層上に設けられた不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極層と、を有し、前記ゲート電極層の側面に接して空洞を有し、前記半導体層の側壁は酸化されていることを特徴とする。半導体層の側壁が酸化されていることで作製工程中に、特にドライエッチングなどで生じる再付着物が半導体層に付着することを防止することができ、歩留まりの低下などを防ぐことができる。そして、前記ソース電極及びドレイン電極層の表面もまた酸化されていることが好ましい。前記ソース電極及びドレイン電極層の表面を酸化することで、第２のエッチングを良好に行うことができる。
【０１５３】
なお、ゲート電極層の側面に接して空洞を有するため、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができ、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１５４】
なお、液晶表示装置の画素構造は上記に限定されず、様々な構造を適用することができる。
【０１５５】
（実施の形態２）
本実施の形態では、薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態１とは異なるものについて説明する。具体的には、多階調マスクを用いて、実施の形態１と同様に薄膜トランジスタを作製する方法について図３１乃至図３６を参照して説明する。
【０１５６】
なお、図３２は実施の形態１における図１及び図２に対応するものである。図３３は実施の形態１における図１３及び図１４に対応するものである。図３４、図３５及び図３６は実施の形態１における図２１、図２２及び図２３に対応するものである。また、図３４乃至図３６に示すＡ１−Ａ２における断面図が図３２に相当し、図３４乃至図３６に示すＤ１−Ｄ２断面図が図３３に相当する。
【０１５７】
まず、実施の形態１と同様に、基板１００上に第１の導電膜１０２、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらに用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１と同様である。なお、半導体膜１０６により形成される半導体層の一部に、ドーピングなどによりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
【０１５８】
次に、第２の導電膜１１０上に第１のレジストマスク１７０を形成する（図３２（Ａ）及び図３３（Ａ）を参照）。第１のレジストマスク１７０は凹部または凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１７０において、厚い領域を第１のレジストマスク１７０の凸部と呼び、薄い領域を第１のレジストマスク１７０の凹部と呼ぶこととする。
【０１５９】
第１のレジストマスク１７０において、ソース電極及びドレイン電極層１２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１２０を有さず半導体層１２４が露出して形成される領域には凹部が形成される。
【０１６０】
第１のレジストマスク１７０は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図３１を参照して以下に説明する。
【０１６１】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０１６２】
図３１（Ａ−１）及び図３１（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図３１（Ａ−１）にはグレートーンマスク１４０を示し、図３１（Ｂ−１）にはハーフトーンマスク１４５を示す。
【０１６３】
図３１（Ａ−１）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子部１４３で構成されている。
【０１６４】
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュなどを有することで、光の透過率を制御する。なお、回折格子部１４３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０１６５】
透光性を有する基板１４１としては、石英などを用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
【０１６６】
グレートーンマスク１４０に露光するための光を照射した場合、図３１（Ａ−２）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２または回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔などにより調整可能である。
【０１６７】
図３１（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
【０１６８】
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどの膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
【０１６９】
ハーフトーンマスク１４５に露光するための光を照射した場合、図３１（Ｂ−２）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８または半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚などにより、調整可能である。
【０１７０】
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１７０を形成することができる。
【０１７１】
ただし、これに限定されず、実施の形態１にて説明したように、多階調マスクを用いることなく第１のレジストマスク１７０を形成してもよい。
【０１７２】
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体１１４を形成する。
【０１７３】
ここで、実施の形態１と同様に酸化処理を行い、その後、好ましくは洗浄を行う（図３２（Ｂ）、図３３（Ｂ）及び図３４を参照）。
【０１７４】
次に、実施の形態１と同様に第２のエッチングを行うことで、ゲート電極層１１６を形成する（図３２（Ｃ）、図３３（Ｃ）及び図３５を参照）。
【０１７５】
ここで、第２のエッチングの条件は、実施の形態１における第２のエッチングと同様である。
【０１７６】
次に、薄膜積層体１１４上に第２のレジストマスク１７１を形成し、第２のレジストマスク１７１を用いてソース電極及びドレイン電極層１２０を形成する。第２のレジストマスク１７１は、第１のレジストマスク１７０を後退（縮小）させることで形成する。第１のレジストマスク１７０を後退（縮小）させて、第２のレジストマスク１７１を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク１７０を後退（縮小）させて第２のレジストマスク１７１を形成する手段はこれに限定されるものではない。エッチング条件などは、実施の形態１と同様である。なお、その後の工程は実施の形態１と同様である。
【０１７７】
なお、上記した第１のエッチング後に行う酸化処理によって第１のレジストマスク１７０を後退（縮小）させて、第２のレジストマスク１７１を形成してもよい。このように第２のレジストマスク１７１を形成することで、酸化処理と第２のレジストマスク１７１の形成を同時に行うことができ、工程を簡略化できるため好ましい。また、この場合には酸化処理を酸素プラズマにより行うことが好ましい。
【０１７８】
なお、ここでは第２のエッチングの後に第２のレジストマスク１７１を形成する場合について説明したが、これに限定されず、第２のレジストマスク１７１を形成した後に第２のエッチングを行ってもよい。
【０１７９】
以上、本実施の形態にて説明したように、多階調マスクを用いて薄膜トランジスタを作製することができる。
【０１８０】
なお、本実施の形態に係る薄膜トランジスタ及び表示装置の作製方法は、上記説明した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄膜トランジスタ及び表示装置の作製方法と同様の効果を有することは勿論であり、使用するフォトマスクの数は１枚減ることになる。すなわち、本実施の形態によれば、１枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することができる。また、３枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。更には、高い歩留まりで製造することができ、コストを低く抑えることも可能である。
【０１８１】
また、実施の形態１と同様に、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
【０１８２】
なお、本実施の形態の作製方法を適用して作製した薄膜トランジスタにおいても、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。従って、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１８３】
上記説明したように、薄膜積層体の側壁を酸化することで、第２のエッチングにＣｌＦ３ガスを用いることができる。このように第２のエッチングにドライエッチングを適用することができるため、第２のエッチング後の乾燥工程などを行わずして薄膜トランジスタを作製することができる。
【０１８４】
更には、第２のレジストマスクを形成するための酸化工程により薄膜積層体の側壁を酸化することで、第２のレジストマスクの形成と薄膜積層体の酸化を同時に行うことができる。
【０１８５】
（実施の形態３）
本実施の形態では、薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態１及び実施の形態２とは異なるものについて説明する。具体的には、実施の形態１及び実施の形態２にて説明した第１のエッチングにより、第１の導電膜１０２をエッチングする態様について図３７乃至図４２を参照して説明する。
【０１８６】
なお、図３７は実施の形態１における図１及び図２に対応するものである。図３８は実施の形態１における図５及び図６に対応するものである。図３９は実施の形態１における図９及び図１０に対応するものである。図４０は実施の形態１における図１３及び図１４に対応するものである。図４１は実施の形態１における図１７及び図１８に対応するものである。図４２は実施の形態１における図２１に対応するものである。
【０１８７】
まず、基板１００上に第１の導電膜１０２、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらに用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１と同様である。
【０１８８】
なお、本実施の形態においては、好ましい形態として、基板１００と第１の導電膜１０２との間に下地膜１０１を設けた形態を示す。下地膜１０１は、好ましくは、窒化シリコン膜または窒化酸化シリコン膜により設ける。下地膜１０１を設けることで、基板１００中の不純物金属元素が半導体層に侵入することを防ぐことができる。これは、下地膜１０１が窒素を含む場合に顕著である。更には、下地膜１０１はハロゲン（フッ素、塩素または臭素）を含むことが好ましい。基板１００中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。下地膜１０１にハロゲンを含ませるには、形成に用いるガスに、ハロゲンガスまたはハロゲン化合物からなるガスを含ませればよく、ＣＶＤ法またはスパッタリング法により単層でまたは積層して形成することができる。
【０１８９】
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図３７（Ａ）、図３８（Ａ）、図３９（Ａ）、図４０（Ａ）、図４１（Ａ）を参照）。第１のレジストマスク１１２の特徴は、実施の形態１と同様である。
【０１９０】
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングし、薄膜積層体１１４及びエッチングされた第１の導電膜１１５を形成する。その後、第１のレジストマスク１１２を除去する。
【０１９１】
上記のように、本実施の形態では、第１のエッチングにより第１の導電膜１０２を加工し、エッチングされた第１の導電膜１１５を形成することが実施の形態１と異なる点である。このように、本実施の形態においては第１のエッチングにより第１の導電膜１０２を加工するため、下地膜１０１を設けることが特に好ましい。
【０１９２】
なお、本実施の形態では図示していないが、第１のエッチングにより下地膜１０１がエッチングされていてもよい。
【０１９３】
ここで、実施の形態１などと同様に酸化処理を行い、その後、好ましくは洗浄を行う（図３７（Ｂ）、図３８（Ｂ）、図３９（Ｂ）、図４０（Ｂ）、図４１（Ｂ）、図４２を参照）。ただし、第１のレジストマスク１１２を除去することなく酸化処理を行ってもよい。
【０１９４】
次に、第２のエッチングにより、エッチングされた第１の導電膜１１５を加工してゲート電極層１１６を形成する（図３７（Ｃ）、図３８（Ｃ）、図３９（Ｃ）、図４０（Ｃ）、図４１（Ｃ）を参照）。
【０１９５】
ここで、第２のエッチングの条件などは、実施の形態１における第２のエッチングと同様である。ただし、以下の点が異なる。
【０１９６】
実施の形態１では、第２のエッチングのみによって第１の導電膜１０２の除去すべき領域を完全に除去する必要がある。ここで、第１の導電膜１０２の除去すべき領域とは、ゲート電極層１１６を形成する領域以外の領域をいう。
【０１９７】
実施の形態１では、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ１は、第１の導電膜１０２の厚さに依存する。第２のエッチングは、サイドエッチングを伴うエッチングであり、概略等方的なエッチング（所謂、化学的なエッチング）である。そのため、実施の形態１に示す方法によっては、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくする場合、第１の導電膜１０２の除去すべき領域を完全に除去することは極めて困難である。
【０１９８】
そこで、上記説明したように、第１のエッチングにより第１の導電膜１０２を加工してエッチングされた第１の導電膜１１５を形成し、第２のエッチングによりゲート電極層１１６を形成することで、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくすることが可能になる。すなわち、前記間隔ｄ１を第１の導電膜１０２の厚さに対して独立に設計することができ、レイアウト設計の自由度が向上する。
【０１９９】
なお、第２のエッチング後の工程は、実施の形態１と同様である。すなわち、実施の形態１と本実施の形態にて説明した方法とを組み合わせて、サイドエッチングを利用してゲート電極層を形成し、ソース電極及びドレイン電極層を形成することで、２枚のフォトマスクによる薄膜トランジスタの作製が可能となる。
【０２００】
以上、本実施の形態にて説明したように、第１のエッチングにより第１の導電膜１０２を加工することで、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ１は第１の導電膜１０２の厚さに対して独立に設計することができ、レイアウト設計の自由度が向上する。
【０２０１】
なお、本実施の形態に係る薄膜トランジスタ及び表示装置の作製方法は、上記説明した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄膜トランジスタ及び表示装置の作製方法と同様の効果を有することは勿論である。
【０２０２】
なお、実施の形態２と本実施の形態を組み合わせてもよい。すなわち、多階調マスクを用いてレジストマスクを形成し、該レジストマスクを用いて第１のエッチングを行うことでエッチングされた第１の導電膜を形成してもよい。
【０２０３】
（実施の形態４）
本実施の形態では、薄膜トランジスタと重畳して遮光層を設ける構成について説明する。
【０２０４】
まず、基板上に遮光膜を形成し、遮光膜上にレジストマスクを形成する。
【０２０５】
遮光膜は、遮光可能な材料の膜により形成すればよく、特定の材料に限定されない。遮光可能な材料の膜として、例えばクロムを主成分とする材料の膜またはカーボンブラックを含有する樹脂膜などが挙げられるが、耐熱性の点からクロムを主成分とする材料の膜を用いることが好ましい。クロムを主成分とする材料としては、例えば、クロム、酸化クロム、窒化クロムまたはフッ化クロムなどが挙げられる。遮光膜は、例えばスパッタリング法またはＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより形成することができる。ただし、特定の方法に限定されるものではない。
【０２０６】
次に、遮光膜上に第１のレジストマスクを形成し、これを用いて遮光膜をエッチングすることで遮光層を形成する。エッチングには、ドライエッチングまたはウエットエッチングのいずれかを用いることができるが、ドライエッチングを用いることが好ましい。ウエットエッチングを用いると遮光膜が縮小し、遮光層が十分な面積を確保できないおそれがあるからである。ドライエッチングを用いることで、第１のレジストマスクのパターンを強く反映した形状とすることができる。また、遮光層を形成する上記エッチング工程では、基板がエッチングされるおそれがある。そのため、基板と遮光膜の間には予め「下地となる絶縁膜」を設けておくことが好ましい。この「下地となる絶縁膜」は、次に説明する下地膜と同様の材料及び同様の形成方法を用いて形成すればよい。基板と遮光膜の間に「下地となる絶縁膜」を有することで、基板中に含まれる不純物金属元素の半導体層への付着及び半導体層内部への侵入を防ぐことができる。この「下地となる絶縁膜」を、第１の下地膜とよぶ。
【０２０７】
次に、第１のレジストマスクを除去し、遮光層上に第２の下地膜を形成する。
【０２０８】
第２の下地膜は、絶縁性材料により形成する。第２の下地膜は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜などを用いて形成することができる。ただし、後の工程に耐えうる程度の耐熱性は必要である。また、後の工程で意図しないエッチングされない材料または腐食されない材料を選択する。
【０２０９】
基板としてガラス基板を用いる場合には、第１の下地膜及び第２の下地膜の少なくともいずれか一方には、窒化シリコン膜または窒化酸化シリコン膜を用いることが好ましい。第２の下地膜が窒素を含むことで、ガラス基板中の不純物金属元素が半導体層に侵入することをも効果的に防ぐことができるためである。更には、第２の下地膜がハロゲン（フッ素、塩素または臭素）を含むことが好ましい。第２の下地膜がハロゲンを含むことで、ガラス基板中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。第２の下地膜にハロゲンを含ませるには、形成に用いるガスに、ハロゲンガスまたはハロゲン化合物からなるガスを含ませればよい。
【０２１０】
なお、第２の下地膜は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）またはスパッタリング法などにより形成することができるが、特定の方法に限定されるものではない。また、第２の下地膜は、単層で形成してもよいし、複数の膜を積層して形成してもよい。
【０２１１】
次に、第２の下地膜上に、第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層して形成した積層膜であってもよい。
【０２１２】
その後の工程は、実施の形態１乃至実施の形態３にて説明したものと同様である。
【０２１３】
上記のように作製した薄膜トランジスタは、該薄膜トランジスタと重畳する遮光層を有するため、光リーク電流が小さいものとなる。
【０２１４】
なお、本実施の形態にて説明した構成は、他の実施の形態に対して組み合わせて適用することができる。
【０２１５】
（実施の形態５）
本実施の形態では、第２のエッチングの制御性が高い薄膜トランジスタの作製方法について説明する。
【０２１６】
実施の形態１において図２２を参照して説明したように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【０２１７】
そこで、第２のエッチングに用いるレジストマスク中のこの角と重畳する部分に、第１の導電膜１０２に達する開口部を設ける。
【０２１８】
なお、この開口部は必ずしもレジストマスクに設けなくてもよい。例えば、レジストマスクが形成されていない状態で第２のエッチングを行う場合には、ソース電極及びドレイン電極層１２０などにより構成される薄膜積層体１１４にのみ開口部が設けられていてもよい。
【０２１９】
上記説明したように開口部を設けることで、第２のエッチングにおいてエッチングに用いるガスがエッチングされる膜に接触する面積を大きくすることができる。そのため、第２のエッチングの制御性を向上させ、開口部を設けない場合と比較して寄生容量の小さい薄膜トランジスタを作製することができる。また、ゲート電極層により形成される隣り合う配線間の絶縁不良を防止することができ、高い歩留まりで薄膜トランジスタを作製することができる。
【０２２０】
また、第２のエッチングにおいてエッチングに用いるガスがエッチングされる膜に接触する面積を大きくすることで、作製工程において発生した残渣などが被エッチング面に存在してエッチングを阻害するおそれのある場合であっても、良好にエッチングすることができる。
【０２２１】
更には、開口部を有することで、レイアウトが第２のエッチングにおけるサイドエッチ量に拘束されない。そのため、レイアウトの自由度を低下させることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【０２２２】
なお、本実施の形態にて説明した構成は、他の実施の形態に対して組み合わせて適用することができる。
【０２２３】
（実施の形態６）
本実施の形態では、光リーク電流が小さい薄膜トランジスタの作製方法について説明する。本実施の形態にて説明する薄膜トランジスタの作製方法は、実施の形態４とは異なるものである。本実施の形態では、ゲート電極層と重畳していない部分の半導体層を可能な限りエッチングにより除去する。
【０２２４】
本実施の形態の薄膜トランジスタの作製方法においては、まず、第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、該薄膜積層体上に３段階の厚さの領域（厚さの小さい領域から順に、第１の領域、第２の領域及び第３の領域とする。）を有するレジストマスクと、を形成し、第１のエッチングにより前記第１の導電膜の少なくとも表面を露出させつつ、前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する。そして、前記レジストマスクを後退（縮小）させつつ前記レジストマスクの前記第１の領域を除去し、前記第１の領域と重畳する第２の導電膜を露出させる。露出させた前記第２の導電膜に対して第３のエッチングを行うことにより、前記第１の領域と重畳する絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を除去する。そして、第３のエッチング後に、前記レジストマスクを後退（縮小）させつつ前記レジストマスクの第２の領域を除去し、前記第２の領域と重畳する第２の導電膜を露出させる。露出させた第２の導電膜に対して第４のエッチングを行うことにより、前記第２の領域と重畳する半導体膜の一部、不純物半導体膜及び第２の導電膜を除去する。
【０２２５】
ここで、第１のエッチングは、実施の形態１にて説明した第１のエッチングと同様に行えばよい。第２のエッチングは、実施の形態１にて説明した第２のエッチングと同様に行えばよい。第３のエッチングは、第１の導電膜１０２をエッチングしないように第１のエッチングと同様に行えばよい。第４のエッチングは、実施の形態１にて説明した第３のエッチングと同様に行えばよい。
【０２２６】
なお、上記の３段階の厚さの領域を有するレジストマスクは、例えば４階調のフォトマスクを用いることで形成することができる。このような４階調のフォトマスクの一例について以下に説明する。
【０２２７】
４階調のフォトマスクは、透光性を有する基板上に半透光膜により形成された第１の半透光部、第１の半透光部よりも透光率の低い第２の半透光部、及び遮光膜により形成された遮光部で構成されている。
【０２２８】
透光性を有する基板としては、石英などを用いることができる。
【０２２９】
第１の半透光部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどの膜を用いて形成することができる。
【０２３０】
遮光部は、金属膜を用いて形成すればよく、好ましくはクロム、酸化クロムまたは窒化クロムなどを用いて形成することができる。
【０２３１】
第２の半透光部は、第１の半透光部よりも透光率が小さく、且つ遮光部よりも透光率が大きい膜により設ければよい。そのため、第１の半透光部などと同様に半透光膜を用いて形成してもよいし、遮光部と同様に金属膜を用いて形成してもよい。透光率は、膜厚の調整、材質の制御などにより調整することができる。
【０２３２】
４階調のフォトマスクに露光するための光を照射した場合、遮光部に重畳する領域における透光率は概ね０％となり、遮光部または半透光部（第１の半透光部及び第２の半透光部）が設けられていない領域における透光率は概ね１００％となる。また、半透光部における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚などにより、調整可能である。
【０２３３】
なお、第１の半透光部と第２の半透光部の透光率は、上記範囲内で、大きく異なるものとすることが好ましい。形成されるレジストの異なる領域間における厚さの差を大きくすることで、作製工程におけるマージンを十分に確保することができるからである。従って、第１の半透光部における透光率は、概ね１０〜２０％の範囲とし、第２の半透光部における透光率は、概ね６０〜７０％の範囲とすることが好ましい。ただし、第１の半透光部と第２の半透光部とが重畳している領域がある場合には、第１の半透光部と第２の半透光部が重なることで、第２の半透光部の透光率が概ね６０〜７０％となることが好ましい。
【０２３４】
以上説明したように、４階調の多階調マスクを用いて露光して現像を行うことで、厚さの異なる３つの領域を有するレジストマスクを形成することができる。
【０２３５】
なお、本実施の形態において用いる４階調の多階調マスクは上記の説明に限定されず、厚さの異なる３つの領域を有するレジストマスクを形成することが可能な４階調の多階調マスクであれば如何なる形態のフォトマスクを適用してもよい。
【０２３６】
上記説明したように、４階調のフォトマスクを用いて厚さの異なる３つの領域を有するレジストマスクを形成することで、半導体層の大部分がゲート電極層により遮光されることになる。特に、薄膜トランジスタが有する半導体層がゲート電極層により遮光されるため、光リーク電流の小さい薄膜トランジスタとすることができる。
【０２３７】
なお、厚さの異なる３つの領域を有するレジストマスクを形成する方法は、上記した４階調のフォトマスクによる方法に限定されない。例えば、３階調のフォトマスクにより厚さの異なる２つの領域を有するレジストマスクを形成し、その後、別のフォトマスクにより更なる露光を行うことで、厚さの異なる３つの領域を有するレジストマスクを形成してもよい。または、３階調のフォトマスクにより厚さの異なる２つの領域を有するレジストマスクを形成し、その後、レーザを照射するなど所望の領域を露光することで、厚さの異なる３つの領域を有するレジストマスクを形成してもよい。
【０２３８】
なお、本実施の形態にて説明した構成は、他の実施の形態に対して組み合わせて適用することができる。例えば、第２のレジストマスクを形成するための酸化工程により薄膜積層体の側壁を酸化することで、第２のレジストマスクの形成と薄膜積層体の形成を同時に行うことができる。
【０２３９】
（実施の形態７）
本実施の形態は、実施の形態１にて説明したように作製した薄膜トランジスタの特徴を利用した表示装置の好ましい一態様について説明する。
【０２４０】
まず、実施の形態１における図３（Ｂ）などと同様に薄膜トランジスタを作製する。この薄膜トランジスタを覆って第１の保護絶縁膜１２６と第２の保護絶縁膜１２８Ｃを形成する（図４３（Ａ）を参照）。ここで、第２の保護絶縁膜１２８Ｃはカラーフィルターとなる材料を用いて、液滴吐出法（インクジェットを用いた形成方法を含む。）、印刷法またはフォトリソグラフィ法により形成する。
【０２４１】
ここで、第２の保護絶縁膜１２８Ｃは、実施の形態１にて説明した図１とは異なり、第１の保護絶縁膜１２６により覆われた薄膜トランジスタの凹部を埋めるように形成し、最も高い領域であるソース電極及びドレイン電極層１２０上の第１の保護絶縁膜１２６は露出させる。このように第１の保護絶縁膜１２６を形成することで、ソース配線を境界として隣り合う画素間の第２の保護絶縁膜１２８Ｃを分離することができる。従って、隣り合う画素間の第２の保護絶縁膜１２８Ｃを異なる色のカラーフィルターとなる材料によって形成することができ、カラーフィルター膜の塗り分けを行うことができる。その後、実施の形態１と同様に第１の開口部１３０を形成し（図４３（Ｂ）を参照）、第１の開口部１３０を介してソース電極及びドレイン電極層１２０と電気的に接続されるように画素電極層１３２を形成する（図４３（Ｃ）を参照）。
【０２４２】
図４４は、９の画素を配置した場合の本実施の形態の表示装置を示す。Ｒは赤のカラーフィルターが配される画素を表し、Ｇは緑のカラーフィルターが配される画素を表し、Ｂは青のカラーフィルターが配される画素を表す。このようにカラーフィルター膜の塗り分けを行うことで、カラーフィルターの配列をストライプ配列とすることができる。ただし、第２の保護絶縁膜１２８Ｃをより薄く形成すると、ゲート配線を境界として隣り合う画素間のカラーフィルター膜の塗り分けを行うことも可能であるため、デルタ配列、ストライプ配列、または正方配列などを適用することも可能である。
【０２４３】
以上説明したように、ＣＯＡ（Ｃｏｌｏｒ−ｆｉｌｔｅｒ  Ｏｎ  Ａｒｒａｙ）構造の表示装置を作製することができる。
【０２４４】
本実施の形態にて説明した液晶表示装置は、第２の保護絶縁膜１２８Ｃにより液晶の配向の乱れが抑制されている。また、薄膜トランジスタの高低差を利用してカラーフィルターとなる材料を含む第２の保護絶縁膜１２８Ｃを塗り分けるため、カラーフィルターを良好に形成することができる。
【０２４５】
本実施の形態にて説明した構成は、他の実施の形態に対して組み合わせて適用することができる。
【０２４６】
（実施の形態８）
本実施の形態は、力学的に安定な薄膜トランジスタについて説明する。
【０２４７】
実施の形態１にて参照した図２５の第１の開口部１３０と重畳する位置にはゲート電極層１１６に接して広い空洞が形成されている。このような空洞を有すると、薄膜トランジスタが力学的に不安定となり、この部分が損傷または破壊されるおそれがある。そのため、歩留まり及び信頼性低下の原因となる。
【０２４８】
そこで、本実施の形態では、第１の開口部１３０の位置にゲート電極層１１６を設ける。これにより、歩留まり及び信頼性の低下を防止することができる。
【０２４９】
第１の開口部１３０の位置にゲート電極層１１６を設けるには、例えば、第１の開口部１３０が設けられる部分の領域を広くとればよく、具体的には、薄膜積層体１１４の縁が第１の開口部１３０の縁から間隔ｄ１だけ離れた位置に形成されるようにすればよい。
【０２５０】
本実施の形態により、薄膜トランジスタ（特に、表示装置が有する薄膜トランジスタ）が力学的に安定なものとなるため、歩留まり及び信頼性の低下を防止することができる。
【０２５１】
本実施の形態にて説明した構成は、他の実施の形態に対して組み合わせて適用することができる。
【０２５２】
（実施の形態９）
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置を作製する方法の一例について、図４５乃至図５５を参照して説明する。なお、本実施の形態では、ゲート電極層の下に下地膜を有する構成について説明する。
【０２５３】
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブ型ＥＬ表示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な画素回路の一例を、図４５に示し、この画素回路を適用した画素構造の作製方法について説明する。ただし、ＥＬ表示装置の画素回路は図４５に示す構成に限定されるものではない。
【０２５４】
図４５に示すＥＬ表示装置の画素構造において、画素１９１は、第１のトランジスタ１８１、第２のトランジスタ１８２、第３のトランジスタ１８３、容量素子１８４及び発光素子１８５を有する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ１８１のゲート電極は、ゲート配線１８６に電気的に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線１８８に電気的に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ１８２のゲート電極、及び容量素子１８４の一方の電極（第１の電極とする。）に電気的に接続されている。容量素子１８４の他方の電極（第２の電極とする。）は、第２のトランジスタ１８２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ１８３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子１８５の一方の電極（第１の電極とする。）に電気的に接続されている。第２のトランジスタ１８２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線１８９に電気的に接続されている。第３のトランジスタ１８３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線１８７に電気的に接続され、ゲート電極はゲート配線１８６に電気的に接続されている。発光素子１８５の他方の電極（第２の電極とする。）は、共通電極１９０に電気的に接続されている。なお、第１の電源線１８７と第２の電源線１８９の電位は異なるものとする。
【０２５５】
画素１９１の動作について説明する。ゲート配線１８６の信号によって第３のトランジスタ１８３がオンすると、第２のトランジスタ１８２の第１の電極、発光素子１８５の第１の電極、及び容量素子１８４の第２の電極の電位が、第１の電源線１８７の電位（Ｖ１８７）と等しくなる。ここで、第１の電源線１８７の電位（Ｖ１８７）は一定とするため、第２のトランジスタ１８２の第１の電極などの電位は一定（Ｖ１８７）である。
【０２５６】
ゲート配線１８６の信号によって第１のトランジスタ１８１が選択されてオンすると、ソース配線１８８からの信号の電位（Ｖ１８８）が第１のトランジスタ１８１を介して第２のトランジスタ１８２のゲート電極に入力される。このとき、第２の電源線１８９の電位（Ｖ１８９）が第１の電源線１８７の電位（Ｖ１８７）よりも高ければＶｇｓ＝Ｖ１８８−Ｖ１８７となる。そして、Ｖｇｓが第２のトランジスタ１８２のしきい値電圧よりも大きければ、第２のトランジスタ１８２はオンする。
【０２５７】
従って、第２のトランジスタ１８２を線形領域で動作させるときには、ソース配線１８８の電位（Ｖ１８８）を変化させること（例えば、２値）で、第２のトランジスタ１８２のオンとオフとを制御することができる。つまり、発光素子１８５が有するＥＬ層に、電圧を印加するかしないかを制御することができる。
【０２５８】
また、第２のトランジスタ１８２を飽和領域で動作させるときには、ソース配線１８８の電位（Ｖ１８８）を変化させることで、発光素子１８５に流れる電流量を制御することができる。
【０２５９】
以上のようにして、第２のトランジスタ１８２を線形領域で動作させる場合、発光素子１８５に電圧を印加するかしないかを制御することができ、発光素子１８５の発光状態と非発光状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子１８５の発光状態と非発光状態とを制御する駆動方法である。また、第２のトランジスタ１８２を飽和領域で動作させる場合、発光素子１８５に流れる電流量を制御することができ、発光素子１８５の輝度を調整することができる。
【０２６０】
次に、図４５に示す画素回路を適用した画素構造と、その作製方法について以下に説明する。図５５は、図５０に示すＢ１−Ｂ２における断面図である。
【０２６１】
なお、図４６乃至図５０には本実施の形態に係るＥＬ表示装置の画素の上面図を示し、図５０は画素電極まで形成した完成図である。図５１乃至図５４は、図４６乃至図５０に示すＡ１−Ａ２における断面図である。
【０２６２】
まず、基板２００上に下地膜２０１、第１の導電膜２０２、絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０を形成する。
【０２６３】
なお、基板２００には実施の形態１における基板１００と同様のものを用いることができる。下地膜２０１は実施の形態３における下地膜１０１と同様の材料及び方法により形成することができる。第１の導電膜２０２は実施の形態１における第１の導電膜１０２と同様の材料及び方法により形成することができる。絶縁膜２０４も実施の形態３における下地膜１０１と同様の材料及び方法により形成することができる。
【０２６４】
半導体膜２０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いることが好ましい。結晶性半導体膜としては、多結晶半導体膜または微結晶半導体膜などが挙げられる。
【０２６５】
多結晶半導体膜とは、結晶粒により構成され、該結晶粒間に多くの粒界を含む半導体膜をいう。多結晶半導体膜は、例えば熱結晶化法またはレーザ結晶化法により形成される。ここで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱することで非晶質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導体膜を形成し、該非晶質半導体膜に対してレーザを照射して非晶質半導体を結晶化する結晶化法をいう。または、ニッケルなどの結晶化促進元素を添加して結晶化する結晶化法を用いてもよい。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ照射を行うことが好ましい。
【０２６６】
多結晶半導体は、ガラス基板に歪みを生じない程度の温度と時間で結晶化を行うＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）と、より高温で結晶化を行うＨＴＰＳ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）に分類される。
【０２６７】
微結晶半導体膜とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体膜をいい、膜の全面が結晶粒のみによって構成されるもの、または結晶粒間に非晶質半導体が介在するものを含む。微結晶半導体膜の形成方法としては、結晶核を形成して該結晶核を成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜とを形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質半導体を結晶化させる方法などを用いればよい。ただし、非晶質半導体膜に対して熱結晶化法またはレーザ結晶化法を用いて形成した結晶性半導体膜は含まないものとする。
【０２６８】
半導体膜２０６として、例えば、結晶性半導体膜上に非晶質半導体膜を積層して形成した積層膜を用いると、ＥＬ表示装置の画素回路が有するトランジスタを高速に動作させることができる。ここで、結晶性半導体膜としては、多結晶半導体（ＬＴＰＳ及びＨＴＰＳを含む）膜を適用してもよいし、微結晶半導体膜を適用してもよい。
【０２６９】
なお、結晶性半導体膜上に非晶質半導体膜を有することで、微結晶半導体膜の表面が酸化されることを防止することができる。また、耐圧を向上させ、オフ電流を低下させることができる。
【０２７０】
ただし、ＥＬ表示装置の画素回路が正常に動作する限りにおいて、半導体膜２０６の結晶性については特に限定されない。
【０２７１】
不純物半導体膜２０８は、一導電型を付与する不純物元素を含む半導体膜であり、一導電型を付与する不純物元素が添加された半導体材料形成用のガスなどにより形成される。本実施の形態ではｎ型の薄膜トランジスタを設けるため、例えば、フォスフィン（化学式：ＰＨ３）を含むシランガスにより形成される、リンを含むシリコン膜により設ければよい。ただし、第１の導電膜２０２などと同様に、耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されない材料を選択することを要する。この限りにおいて、不純物半導体膜２０８は、特定の材料に限定されるものではない。なお、不純物半導体膜２０８の結晶性についても特に限定されるものではない。また、半導体膜２０６により形成される半導体層の一部に、ドーピングなどを行って、ソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜２０８を設ける必要がない。
【０２７２】
本実施の形態では、ｎ型の薄膜トランジスタを作製するため、一導電型を付与する不純物元素として、ヒ素などを用いてもよく、不純物半導体膜２０８の形成に用いるシランガスにアルシン（化学式：ＡｓＨ３）を所望の濃度で含ませればよい。
【０２７３】
なお、不純物半導体膜２０８の形成は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより行うことができる。ただし、特定の方法に限定されるものではない。
【０２７４】
第２の導電膜２１０は、実施の形態１における第２の導電膜１１０と同様の材料及び方法により形成することができ、第１の導電膜２０２とは異なる材料により形成する。
【０２７５】
次に、第２の導電膜２１０上に第１のレジストマスク２１２を形成する（図５１（Ａ）を参照）。ここで、第１のレジストマスク２１２は、実施の形態２の第１のレジストマスク１７０と同様に、凹部または凸部を有するレジストマスクであることが好ましい。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク２１２において、厚い領域を第１のレジストマスク２１２の凸部と呼び、薄い領域を第１のレジストマスク２１２の凹部と呼ぶこととする。ただし、これに限定されず、実施の形態１と同様に、凹部または凸部を有さないレジストマスクを用いてもよい。
【０２７６】
第１のレジストマスク２１２において、ソース電極及びドレイン電極層２２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層２２０を有さず半導体層２２４が露出して形成される領域には凹部が形成されている。
【０２７７】
第１のレジストマスク２１２が凹部または凸部を有するレジストマスクである場合には、実施の形態２と同様に多階調マスクを用いて形成することができる。
【０２７８】
次に、第１のレジストマスク２１２を用いて実施の形態１と同様に第１のエッチングを行う。すなわち、第１の導電膜２０２、絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０をエッチングによりパターニングし、薄膜積層体２１４及びエッチングされた第１の導電膜２１３を形成する（図４６及び図５１（Ｂ）を参照）。このとき、下地膜２０１の上部もエッチングされ、エッチングされた絶縁膜２１５が形成される。実施の形態１と同様に、第１のエッチングにはドライエッチングを用いることが好ましい。すなわち、第１の導電膜２０２を加工することでエッチングされた第１の導電膜２１３を形成する工程は、ドライエッチングにより行うことが好ましい。その後、第１のレジストマスク２１２を除去する。なお、下地膜２０１は必ずしもエッチングされなくてもよい。
【０２７９】
下地膜として機能するエッチングされた絶縁膜２１５を有することで、第１のエッチングにより生じる基板２００の意図しないエッチングを防ぐことができる。そのため、基板２００中に含まれる不純物金属元素の半導体層２２４への付着及び半導体層２２４内部への侵入を防ぐことができる。
【０２８０】
ここで、実施の形態１などと同様に酸化処理を行い（図５１（Ｃ）を参照）、その後、好ましくは洗浄を行う（図５２（Ａ）を参照）。ただし、第１のレジストマスク２１２を除去せずに酸化処理を行ってもよい。
【０２８１】
次に、第２のエッチングを行う。すなわち、第１の導電膜２０２をエッチングによりパターニングし、ゲート電極層２１６を形成する（図４７及び図５２（Ｂ）を参照）。
【０２８２】
なお、ゲート電極層２１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。ゲート電極層２１６Ａと表記する場合には、ゲート配線、第１のトランジスタ１８１のゲート電極、及び第３のトランジスタ１８３のゲート電極を構成する電極層を指す。ゲート電極層２１６Ｂと表記する場合には、第２のトランジスタ１８２のゲート電極、及び容量素子１８４の一方の電極を構成する電極層を指す。ゲート電極層２１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これらを総括してゲート電極層２１６と呼ぶ。
【０２８３】
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層２１６の側面が、薄膜積層体２１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層２１６の側面が、薄膜積層体２１４の底面に接して形成されるようにエッチングを行う（図５１のＡ１−Ａ２断面においてゲート電極層２１６の幅が薄膜積層体２１４の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層２１６を形成することができる。
【０２８４】
なお、ゲート電極層２１６の側面の形状は特に限定されない。例えば、テーパ形状であってもよい。ゲート電極層２１６の側面の形状は、第２のエッチングにおいて用いるエッチングガスなどの条件によって決められるものである。
【０２８５】
ここで、「第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件」、または「第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
【０２８６】
第１の要件は、ゲート電極層２１６が必要な箇所に残存することである。ゲート電極層２１６の必要な箇所とは、図４７乃至図５０に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層２１６がゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図４７及び図５２（Ｂ）に示されるように、薄膜積層体２１４の側面から間隔ｄ１だけ内側にゲート電極層２１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
【０２８７】
第２の要件は、ゲート電極層２１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層２２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図５０を参照）。第２のエッチングによりソース電極及びドレイン電極層２２０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜２０２のエッチングレートが過大にならず、且つ第２の導電膜２１０のエッチングレートが可能な限り小さい条件で行う。
【０２８８】
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を素子毎に分離するために必要な箇所に適宜設ければよい。第２のエッチングにより、半導体層の幅をｄ４とした箇所と重畳する部分にはゲート電極層２１６が残存しないパターンを形成することができる。半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
【０２８９】
なお、ソース電極及びドレイン電極層により形成される、画素電極層と電気的に接続される部分の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
【０２９０】
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート電極層２１６により構成される、隣接するゲート配線間のみならず、画素回路内の素子の接続を所望のものとするようにパターンの形成をすることができるためである。第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する。
【０２９１】
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向または被エッチング膜の下地の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向または被エッチング膜の下地の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガスなどのエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
【０２９２】
なお、図４７に示すゲート電極層２１６Ｃは、薄膜積層体２１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成される絶縁膜２０４などの膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層２１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、作製途中に薄膜積層体２１４が自重によって破壊され、または破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、これに限定されず、支持部を設けなくともよい。
【０２９３】
実施の形態１と同様に、第２のエッチングは、例えば、ＣｌＦ３ガスまたはＸｅＦ２ガスにより行うとよい。このとき、第１の導電膜２０２にはタングステンまたはモリブデンを用いるとよく、第２の導電膜２１０にはアルミニウムまたはチタンを用いればよい。
【０２９４】
なお、実施の形態１のゲート電極層１１６と同様に、上面から見たゲート電極層２１６は角を有するように形成される（図４７を参照）。これは、ゲート電極層２１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層２１６の側面と薄膜積層体２１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【０２９５】
次に、第２のレジストマスク２１８を形成する。なお、これに限定されず、第２のレジストマスク２１８を形成した後に第２のエッチングを行ってもよい。
【０２９６】
なお、第１のレジストマスク２１２が凹部または凸部を有するレジストマスクである場合には、実施の形態２と同様に第１のレジストマスク２１２を後退（縮小）させることで第２のレジストマスク２１８を形成してもよい。
【０２９７】
次に、第２のレジストマスク２１８を用いて、薄膜積層体２１４の第２の導電膜２１０をエッチングし、ソース電極及びドレイン電極層２２０を形成する（図４８及び図５２（Ｃ）を参照）。ここでエッチング条件は、第２の導電膜２１０以外の膜に対する意図しないエッチング及び腐食が生じず、または生じ難い条件を選択する。特に、ゲート電極層２１６の意図しないエッチング及び腐食が生じず、または生じ難い条件により行うことが重要である。
【０２９８】
なお、ソース電極及びドレイン電極層２２０は、薄膜トランジスタのソース電極若しくはドレイン電極、ソース配線、電源線、容量素子の他方の電極、及び薄膜トランジスタと発光素子の一の電極とを電気的に接続する電極を構成している。ソース電極及びドレイン電極層２２０Ａと表記する場合には、ソース配線１８８、及び第１のトランジスタ１８１のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｂと表記する場合には、第１の電源線１８７を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｃと表記する場合には、第１のトランジスタ１８１のソース電極及びドレイン電極の他方、及び第１のトランジスタ１８１と画素電極とを電気的に接続する電極を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｄと表記する場合には、第２の電源線１８９、及び第２のトランジスタ１８２のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｅと表記する場合には、第３のトランジスタ１８３のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｆと表記する場合には、容量素子１８４の他方の電極、第２のトランジスタ１８２のソース電極及びドレイン電極の他方、第３のトランジスタ１８３のソース電極及びドレイン電極の他方、並びにこれらから発光素子の一の電極に電気的に接続される電極を構成する電極層を指す。
【０２９９】
なお、第２のレジストマスク２１８Ａは、ソース電極及びドレイン電極層２２０Ａと重畳するものを指し、第２のレジストマスク２１８Ｂは、ソース電極及びドレイン電極層２２０Ｂと重畳するものを指し、第２のレジストマスク２１８Ｃは、ソース電極及びドレイン電極層２２０Ｃと重畳するものを指し、第２のレジストマスク２１８Ｄは、ソース電極及びドレイン電極層２２０Ｄと重畳するものを指し、第２のレジストマスク２１８Ｅは、ソース電極及びドレイン電極層２２０Ｅと重畳するものを指し、第２のレジストマスク２１８Ｆは、ソース電極及びドレイン電極層２２０Ｆと重畳するものを指す。
【０３００】
なお、薄膜積層体２１４の第２の導電膜２１０のエッチングは、ウエットエッチングまたはドライエッチングのどちらを用いてもよい。
【０３０１】
続いて、薄膜積層体２１４の不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域２２２、半導体層２２４を形成する（図４９及び図５３（Ａ）を参照）。ここでエッチング条件は、不純物半導体膜２０８及び半導体膜２０６以外の膜に対する意図しないエッチング及び腐食が生じず、または生じ難い条件を選択する。特に、ゲート電極層２１６の意図しないエッチング及び腐食が生じず、または生じ難い条件により行うことが重要である。
【０３０２】
なお、薄膜積層体２１４における不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）のエッチングはドライエッチングまたはウエットエッチングにより行うことができるが、ドライエッチングにより行うことが好ましい。
【０３０３】
その後、第２のレジストマスク２１８を除去し、薄膜トランジスタが完成する（図５３（Ｂ）を参照）。上記説明したように、ＥＬ表示装置に適用することのできる薄膜トランジスタを２枚のフォトマスクにより作製することができる。または、多階調マスクを用いることで、１枚のフォトマスクにより作製することができる。
【０３０４】
なお、上記の図５２（Ｃ）及び図５３（Ａ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行ってもよいし、一括して行ってもよい。
【０３０５】
以上のようにして形成した薄膜トランジスタを覆って保護絶縁膜を形成する。ここで、保護絶縁膜は、第１の保護絶縁膜２２６のみで形成してもよいが、ここでは第１の保護絶縁膜２２６と第２の保護絶縁膜２２８により形成する（図５３（Ｃ）、図５５（Ａ）を参照）。第１の保護絶縁膜２２６は、絶縁膜２０４と同様に形成すればよい。例えば窒化シリコンにより形成すればよいが、好ましくは水素を含有する窒化シリコンまたは水素を含有する酸化窒化シリコンにより形成する。第１の保護絶縁膜２２６により半導体層２２４に金属などの不純物が侵入して拡散し、汚染されることを防止する。
【０３０６】
第２の保護絶縁膜２２８は、表面が概略平坦になる方法により形成する。第２の保護絶縁膜２２８の表面を概略平坦にすることで、第２の保護絶縁膜２２８上に形成される第１の画素電極層２３２の断切れなどを防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
【０３０７】
なお、第２の保護絶縁膜２２８は、例えば、感光性ポリイミド、アクリルまたはエポキシ樹脂などにより、スピンコーティング法などにより形成することができる。ただし、これらの材料または形成方法に限定されるものではない。
【０３０８】
なお、第２の保護絶縁膜２２８は、表面が概略平坦になる方法により形成した上記の保護絶縁膜と、これを覆って水分の侵入や放出を防止する保護絶縁膜を積層して形成したものであることが好ましい。水分の侵入や放出を防止する保護絶縁膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウムまたは窒化アルミニウムなどにより形成されていることが好ましい。形成方法としてはスパッタリング法を用いることが好ましいが、これに限定されない。
【０３０９】
次に、保護絶縁膜に第１の開口部２３０及び第２の開口部２３１を形成する（図５４（Ａ）、図５５（Ｂ）を参照）。第１の開口部２３０は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。第２の開口部２３１は、ゲート電極層の少なくとも表面に達するように形成する。第１の開口部２３０及び第２の開口部２３１の形成方法は、特定の方法に限定されず、第１の開口部２３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部２３０及び第２の開口部２３１を形成することができる。なお、第１の開口部１３０の形成により、ソース電極及びドレイン電極層１２０の表面に設けられた酸化膜をも除去する。
【０３１０】
第１の開口部２３０は、ソース電極及びドレイン電極層２２０に達するように設けられるものであり、図５０に示すように必要な箇所に複数個設ける。第１の開口部２３０Ａはソース電極及びドレイン電極層２２０Ｃ上に設け、第１の開口部２３０Ｂはソース電極及びドレイン電極層２２０Ｂ上に設け、第１の開口部２３０Ｃはソース電極及びドレイン電極層２２０Ｅ上に設ける。
【０３１１】
第２の開口部２３１は、ゲート電極層２１６に達するように設けられるものである。すなわち、第２の開口部２３１は保護絶縁膜のみならず、絶縁膜２０４、半導体層２２４の所望の箇所も除去して設けられるものである。
【０３１２】
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
【０３１３】
次に、保護絶縁膜上に第１の画素電極層２３２を形成する（図５０及び図５４（Ｂ）を参照）。第１の画素電極層２３２は、第１の開口部２３０または第２の開口部２３１を介してソース電極及びドレイン電極層２２０またはゲート電極層２１６に電気的に接続されるように形成する。具体的には、第１の画素電極層２３２は、第１の開口部２３０Ａを介してソース電極及びドレイン電極層２２０Ｃに電気的に接続され、第１の開口部２３０Ｂを介してソース電極及びドレイン電極層２２０Ｂに電気的に接続され、第１の開口部２３０Ｃを介してソース電極及びドレイン電極層２２０Ｅに電気的に接続され、第２の開口部２３１を介してゲート電極層２１６Ｂに接続されるように電気的に形成される。
【０３１４】
なお、フォトリソグラフィ法によって第１の画素電極層２３２を形成することで、フォトマスクを１枚使用することになる。
【０３１５】
以上説明したように、ＥＬ表示装置の画素に適用することのできるトランジスタと、これに電気的に接続される画素電極の一方を形成することができる。この画素電極上に更にＥＬ層を形成し、ＥＬ層上に画素電極の他方を形成することでＥＬ表示装置を作製することができる。以下に、その後の工程について簡単に説明する。
【０３１６】
画素が有する薄膜トランジスタがｎ型のトランジスタであるため、第１の画素電極層２３２は、陰極となる材料により形成することが好ましい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉなどが挙げられる。ただし、これらの材料に限定されるものではない。第１の画素電極層２３２についても単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
【０３１７】
次に、第１の画素電極層２３２の側面（端部）及び保護絶縁膜上に隔壁２３３を形成する（図５５（Ｃ）を参照）。隔壁２３３は開口部を有し、該開口部において第１の画素電極層２３２が露出されるように形成する。隔壁２３３は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。具体的には、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテン系樹脂を用いて形成するとよい。特に感光性の材料を用いて、第１の画素電極層２３２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０３１８】
次に、この隔壁２３３の開口部において第１の画素電極層２３２と接するように、ＥＬ層２３４を形成する（図５５（Ｃ）を参照）。ＥＬ層２３４は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていてもよい。ＥＬ層２３４は、少なくとも発光層を有する。発光層はホール輸送層を介して第２の画素電極層２３５と電気的に接続されることが好ましい。
【０３１９】
そして、ＥＬ層を覆うように、陽極となる材料により第２の画素電極層２３５を形成する（図５５（Ｃ）を参照）。第２の画素電極層２３５は図４５における共通電極１９０に相当する。第２の画素電極層２３５は、透光性を有する導電性材料により形成することができる。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物などが挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法またはＣＶＤ法などにより行えばよいが、特定の方法に限定されるものではない。また、第２の画素電極層２３５についても単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
【０３２０】
ここでは、第２の画素電極層２３５としてＩＴＯを用いる。隔壁２３３の開口部において、第１の画素電極層２３２とＥＬ層２３４と第２の画素電極層２３５が重なり合うことで、発光素子２３６が形成される。発光素子２３６は、図４５における発光素子１８５に相当する。この後、発光素子２３６に酸素、水素、水分、二酸化炭素などが侵入しないように、第２の画素電極層２３５及び隔壁２３３上に第３の保護絶縁膜（図示しない）を形成することが好ましい。第３の保護絶縁膜は、第１の保護絶縁膜２２６と同様の材料により水分の侵入や放出を防止する機能を有するものを選択する。窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウムまたは窒化アルミニウムなどにより形成されていることが好ましい。更に、第３の保護絶縁膜を覆って窒化シリコン膜またはＤＬＣ膜などを有することが好ましい。
【０３２１】
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルムなど）またはカバー材によって、更なるパッケージング（封入）をすることが好ましい。保護フィルム及びカバー材は、ガス透過性が低く、脱ガスの少ない材料により設けることが好ましい。
【０３２２】
以上説明したように、上面射出構造（トップエミッション）型ＥＬ表示装置の発光素子まで形成することができる（図５５（Ｃ）を参照）。しかし、本実施の形態はこれに限定されず、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置に適用することも可能である。下面射出構造及び両面射出構造では、第１の画素電極層２３２に透光性を有する導電性材料を用いればよい。なお、第１の画素電極層２３２を陽極となる材料により形成する場合には、第１の画素電極層２３２は、例えば、ＩＴＯにより形成することができる。第１の画素電極層２３２をこのような構造にすることで、ボトムエミッション型ＥＬ表示装置を作製することができる。この場合、ＥＬ層２３４を覆うように、陰極となる材料により第２の画素電極層２３５を形成するとよい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉなどが挙げられる。なお、ＥＬ層２３４及び第２の画素電極層２３５は、マスクを用いた蒸着により形成することが好ましい。従って、第２の画素電極層２３５は、蒸着により形成することが可能な材料により形成するとよい。
【０３２３】
なお、上記で説明した保護絶縁膜などは上記した材料または形成方法に限定されず、ＥＬ層の発光を妨げず、劣化などを防止することができる膜であればよい。
【０３２４】
または、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層２３２Ａを形成してもよい。この場合には、まず、第１の画素電極層２３２Ｂ及び第１の画素電極層２３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口部２３０Ｄを有する絶縁膜を形成し、第１の開口部２３０Ｄを介してソース電極及びドレイン電極層２２０Ｆに電気的に接続されるように第１の画素電極層２３２Ａを形成すればよい。画素回路が形成されている領域をも含むように第１の画素電極層２３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
【０３２５】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
【０３２６】
なお、端子接続部については実施の形態１にて説明したものと同様である。
【０３２７】
以上のように、ＥＬ表示装置を作製することができる。以上説明したＥＬ表示装置の作製方法は、他の実施の形態にて説明した薄膜トランジスタの作製方法に対して適宜組み合わせてもちいることができ、同様の効果を享受する。
【０３２８】
なお、画素構造は上記説明に限定されず、様々なＥＬ表示装置に適用することができる。
【０３２９】
（実施の形態１０）
実施の形態９において説明したＥＬ表示装置についても、実施の形態７と同様に、隣り合う画素間のＥＬ層の塗り分けに薄膜トランジスタなどの形成により生じた高低差を利用することができる。
【０３３０】
このようなＥＬ表示装置は、薄膜トランジスタなどの形成により生じた高低差を利用してＥＬ層を塗り分けるため、ＥＬ層を良好に形成することができる。
【０３３１】
（実施の形態１１）
本実施の形態は、実施の形態１乃至実施の形態１０にて説明した方法により作製した表示パネルまたは表示装置を表示部として組み込んだ電子機器について図５６乃至図５８を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラなどのカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍など）が挙げられる。それらの一例を図５６に示す。
【０３３２】
図５６（Ａ）はテレビジョン装置を示す。表示パネルを筐体に組み込むことで、図５６（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態１０にて説明した作製方法を適用した表示パネルにより主画面３２３が形成され、その他付属設備としてスピーカ部３２９、操作スイッチなどが備えられている。
【０３３３】
図５６（Ａ）に示すように、筐体３２１に実施の形態１乃至実施の形態１０にて説明した作製方法を適用した表示用パネル３２２が組み込まれ、受信機３２５により一般のテレビ放送の受信をはじめ、モデム３２４を介して有線または無線による通信ネットワークに接続することにより片方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたは別体のリモコン操作機３２６により行うことが可能であり、このリモコン操作機３２６にも、出力する情報を表示する表示部３２７が設けられていてもよい。
【０３３４】
また、テレビジョン装置にも、主画面３２３の他にサブ画面３２８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていてもよい。
【０３３５】
図５７は、テレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素部３５１が形成されている。信号線駆動回路３５２と走査線駆動回路３５３は、表示パネルにＣＯＧ方式により実装されていてもよい。
【０３３６】
その他の外部回路の構成として、映像信号の入力側では、チューナ３５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路３５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路３５７などを有している。コントロール回路３５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路３５８を設け、入力デジタル信号を整数個に分割して供給する構成としてもよい。
【０３３７】
チューナ３５４で受信した信号のうち、音声信号は、音声信号増幅回路３５９に送られ、その出力は音声信号処理回路３６０を経てスピーカ３６３に供給される。制御回路３６１は受信局（受信周波数）、音量の制御情報を入力部３６２から受け、チューナ３５４及び音声信号処理回路３６０に信号を送出する。
【０３３８】
勿論、本発明の一態様である表示装置はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤、または街頭における広告表示盤などの大面積の表示媒体にも適用することができる。そのため、上記実施の形態の一である表示装置の作製方法を適用することで、これらの表示媒体の生産性を向上させることができる。
【０３３９】
主画面３２３、サブ画面３２８に、実施の形態１乃至実施の形態１０で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を用いることで、テレビ装置の生産性を高めることができる。
【０３４０】
また、図５６（Ｂ）に示す携帯型のコンピュータは、本体３３１及び表示部３３２などを有する。表示部３３２に、実施の形態１乃至実施の形態１０で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を用いることで、コンピュータの生産性を高めることができる。
【０３４１】
図５８は、携帯電話の一例であり、図５８（Ａ）が正面図、図５８（Ｂ）が背面図、図５８（Ｃ）が２つの筐体をスライドさせたときの正面図である。図５８に示す携帯電話は、筐体３０１及び筐体３０２の二つの筐体で構成されている。携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０３４２】
筐体３０１においては、表示部３０３、スピーカ３０４、マイクロフォン３０５、操作キー３０６、ポインティングデバイス３０７、表面カメラ用レンズ３０８、外部接続端子ジャック３０９及びイヤホン端子３１０などを備え、筐体３０２においては、キーボード３１１、外部メモリスロット３１２、裏面カメラ３１３、ライト３１４などにより構成されている。また、アンテナは筐体３０１に内蔵されている。
【０３４３】
また、図５８に示す携帯電話には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置などを内蔵していてもよい。
【０３４４】
表示部３０３には、実施の形態１乃至実施の形態１０で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を組み込むことが可能である。表示部３０３と表面カメラ用レンズ３０８を同一の面に備えているため、テレビ電話としての使用が可能である。
【０３４５】
スピーカ３０４及びマイクロフォン３０５を用いることで、携帯電話は、音声記録装置（録音装置）または音声再生装置として使用することができる。また、操作キー３０６により、電話の発着信操作、電子メールなどの簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択などを行うカーソルの移動操作などが可能である。
【０３４６】
また、書類の作成、携帯情報端末としての使用など、取り扱う情報が多い場合は、キーボード３１１を用いると便利である。更に、重なり合った筐体３０１と筐体３０２（図５８（Ａ））をスライドさせることで、図５８（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード３１１及びポインティングデバイス３０７を用いて、円滑な操作でカーソルの操作が可能である。外部接続端子ジャック３０９はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット３１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０３４７】
筐体３０２の裏面（図５８（Ｂ））には、裏面カメラ３１３及びライト３１４を備え、表示部３０３をファインダーとして静止画及び動画の撮影が可能である。
【０３４８】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、またはイヤホンジャックなどを備えたものであってもよい。
【０３４９】
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態１０にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生産性を向上させることができる。
【０３５０】
従って、これらの電子機器の作製コストを大幅に削減することができる。
【符号の説明】
【０３５１】
１００    基板
１０１    下地膜
１０２    第１の導電膜
１０４    絶縁膜
１０６    半導体膜
１０８    不純物半導体膜
１１０    第２の導電膜
１１２    第１のレジストマスク
１１４    薄膜積層体
１１５    エッチングされた第１の導電膜
１１６    ゲート電極層
１１６Ａ    ゲート電極層
１１６Ｂ    ゲート電極層
１１６Ｃ    ゲート電極層
１１６Ｄ    ゲート電極層
１１８    第２のレジストマスク
１２０    ソース電極及びドレイン電極層
１２０Ａ    ソース電極及びドレイン電極層
１２０Ｂ    ソース電極及びドレイン電極層
１２０Ｃ    ソース電極及びドレイン電極層
１２０Ｄ    ソース電極及びドレイン電極層
１２２    ソース領域及びドレイン領域
１２２Ａ    ソース領域及びドレイン領域
１２２Ｂ    ソース領域及びドレイン領域
１２２Ｃ    ソース領域及びドレイン領域
１２２Ｄ    ソース領域及びドレイン領域
１２４    半導体層
１２６    第１の保護絶縁膜
１２８    第２の保護絶縁膜
１２８Ｃ    第２の保護絶縁膜
１３０    第１の開口部
１３１    第２の開口部
１３２    画素電極層
１４０    グレートーンマスク
１４１    基板
１４２    遮光部
１４３    回折格子部
１４５    ハーフトーンマスク
１４６    基板
１４７    半透光部
１４８    遮光部
１５１    角
１６０Ａ    第３の開口部
１６０Ｂ    第３の開口部
１６１    第４の開口部
１７０    第１のレジストマスク
１７１    第２のレジストマスク
１８１    第１のトランジスタ
１８２    第２のトランジスタ
１８３    第３のトランジスタ
１８４    容量素子
１８５    発光素子
１８６    ゲート配線
１８７    第１の電源線
１８８    ソース配線
１８９    第２の電源線
１９０    共通電極
１９１    画素
２００    基板
２０１    下地膜
２０２    第１の導電膜
２０４    絶縁膜
２０６    半導体膜
２０８    不純物半導体膜
２１０    第２の導電膜
２１２    第１のレジストマスク
２１３    エッチングされた第１の導電膜
２１４    薄膜積層体
２１５    エッチングされた絶縁膜
２１６    ゲート電極層
２１６Ａ    ゲート電極層
２１６Ｂ    ゲート電極層
２１６Ｃ    ゲート電極層
２１６Ｄ    ゲート電極層
２１８    第２のレジストマスク
２１８Ａ    第２のレジストマスク
２１８Ｂ    第２のレジストマスク
２１８Ｃ    第２のレジストマスク
２１８Ｄ    第２のレジストマスク
２１８Ｅ    第２のレジストマスク
２１８Ｆ    第２のレジストマスク
２２０    ソース電極及びドレイン電極層
２２０Ａ    ソース電極及びドレイン電極層
２２０Ｂ    ソース電極及びドレイン電極層
２２０Ｃ    ソース電極及びドレイン電極層
２２０Ｄ    ソース電極及びドレイン電極層
２２０Ｅ    ソース電極及びドレイン電極層
２２０Ｆ    ソース電極及びドレイン電極層
２２２    ソース領域及びドレイン領域
２２２Ａ    ソース領域及びドレイン領域
２２２Ｂ    ソース領域及びドレイン領域
２２２Ｃ    ソース領域及びドレイン領域
２２２Ｄ    ソース領域及びドレイン領域
２２４    半導体層
２２６    第１の保護絶縁膜
２２８    第２の保護絶縁膜
２３０    第１の開口部
２３０Ａ    第１の開口部
２３０Ｂ    第１の開口部
２３０Ｃ    第１の開口部
２３０Ｄ    第１の開口部
２３１    第２の開口部
２３２    第１の画素電極層
２３２Ａ    第１の画素電極層
２３２Ｂ    第１の画素電極層
２３２Ｃ    第１の画素電極層
２３５    第２の画素電極層
２３６    発光素子
３００    携帯電話
３０１    筐体
３０２    筐体
３０３    表示部
３０４    スピーカ
３０５    マイクロフォン
３０６    操作キー
３０７    ポインティングデバイス
３０８    表面カメラ用レンズ
３０９    外部接続端子ジャック
３１０    イヤホン端子
３１１    キーボード
３１２    外部メモリスロット
３１３    裏面カメラ
３１４    ライト
３２１    筐体
３２２    表示用パネル
３２３    主画面
３２４    モデム
３２５    受信機
３２６    リモコン操作機
３２７    表示部
３２８    サブ画面
３２９    スピーカ部
３３１    本体
３３２    表示部
３５１    画素部
３５２    信号線駆動回路
３５３    走査線駆動回路
３５４    チューナ
３５５    映像信号増幅回路
３５６    映像信号処理回路
３５７    コントロール回路
３５８    信号分割回路
３５９    音声信号増幅回路
３６０    音声信号処理回路
３６１    制御回路
３６２    入力部
３６３    スピーカ
【図１】
2010199570.tif 000003
【図２】
2010199570.tif 000004
【図３】
2010199570.tif 000005
【図４】
2010199570.tif 000006
【図５】
2010199570.tif 000007
【図６】
2010199570.tif 000008
【図７】
2010199570.tif 000009
【図８】
2010199570.tif 000010
【図９】
2010199570.tif 000011
【図１０】
2010199570.tif 000012
【図１１】
2010199570.tif 000013
【図１２】
2010199570.tif 000014
【図１３】
2010199570.tif 000015
【図１４】
2010199570.tif 000016
【図１５】
2010199570.tif 000017
【図１６】
2010199570.tif 000018
【図１７】
2010199570.tif 000019
【図１８】
2010199570.tif 000020
【図１９】
2010199570.tif 000021
【図２０】
2010199570.tif 000022
【図２１】
2010199570.tif 000023
【図２２】
2010199570.tif 000024
【図２３】
2010199570.tif 000025
【図２４】
2010199570.tif 000026
【図２５】
2010199570.tif 000027
【図２６】
2010199570.tif 000028
【図２７】
2010199570.tif 000029
【図２８】
2010199570.tif 000030
【図２９】
2010199570.tif 000031
【図３０】
2010199570.tif 000032
【図３１】
2010199570.tif 000033
【図３２】
2010199570.tif 000034
【図３３】
2010199570.tif 000035
【図３４】
2010199570.tif 000036
【図３５】
2010199570.tif 000037
【図３６】
2010199570.tif 000038
【図３７】
2010199570.tif 000039
【図３８】
2010199570.tif 000040
【図３９】
2010199570.tif 000041
【図４０】
2010199570.tif 000042
【図４１】
2010199570.tif 000043
【図４２】
2010199570.tif 000044
【図４３】
2010199570.tif 000045
【図４４】
2010199570.tif 000046
【図４５】
2010199570.tif 000047
【図４６】
2010199570.tif 000048
【図４７】
2010199570.tif 000049
【図４８】
2010199570.tif 000050
【図４９】
2010199570.tif 000051
【図５０】
2010199570.tif 000052
【図５１】
2010199570.tif 000053
【図５２】
2010199570.tif 000054
【図５３】
2010199570.tif 000055
【図５４】
2010199570.tif 000056
【図５５】
2010199570.tif 000057
【図５６】
2010199570.tif 000058
【図５７】
2010199570.tif 000059
【図５８】
2010199570.tif 000060