(57)【要約】【課題】従来、外付け抵抗の電圧降下から検出していたパワーＮ型ＭＯＳＦＥＴに流れる電流を、ホール素子に発生するホール電圧ＶＨにより検出する。【解決手段】アースラインに向かって配線されたソース配線層８の直下の絶縁膜７ａを数１０ｎｍ程度の厚さとする。これにより、ソース電流Ｉにより、ソース配線層８の直下領域または該ソース配線層８の両側面部のＮ型層１に発生する磁束密度Ｂを高くする。この高い磁束密度Ｂの発生領域にホール素子Ｈを配置することにより、パワーＮ型ＭＯＳＦＥＴのソース電流Ｉが数Ａ程度でも大きなホール電圧ＶＨを発生する。【選択図】図６
2010286372.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表面に形成された、電流端子及び電圧端子を有するホール素子と、
前記ホール素子上または該ホール素子に近接した前記半導体層上に、絶縁膜を介して形成されたパワーデバイスの配線層と、からなり、
前記ホール素子は、前記配線層を流れる電流から生じる磁界によりホール電圧を発生することを特徴とする半導体装置。
【請求項２】
前記ホール素子が前記配線層の側面の前記半導体層に形成され、該ホール素子を流れるホール電流が、前記配線層の側面に対して垂直方向に流れることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層と垂直方向に流れる前記ホール電流が、前記配線層の一方の側に形成された該ホール素子の電流入力端から該配線層の反対側に形成された前記ホール素子の電流出力端まで連続して流れることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ホール素子が前記配線層の側面の前記半導体層に形成され、該ホール素子を流れるホール電流が前記配線層と平行方向に流れることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記配線層と平行方向に流れる前記ホール電流が、前記配線層の一方の側に形成された該ホール素子の電流入力端から該配線層の反対側に形成された前記ホール素子の電流出力端まで連続して流れることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記電流端子が第２導電型からなり、２つの電流端子で挟まれた領域が第２導電型で形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ホール電流が前記配線層の直下を該配線層と平行して流れ、前記配線層の直下に第２導電型で形成された１の前記電圧端子と、前記半導体基板内の第１導電型の埋め込み層と連結する第１導電型のコンタクト引き出し電極と接続された１の前記電圧端子を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記電流端子の１つが、前記半導体基板内に形成された第１導電型の埋め込み層と連結した第１導電型のコンタクト引き出し電極と接続されており、該電流端子から流れ込むホール電流が前記配線層直下の１の前記電流端子に流れ出る事を特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ホール電圧によりパワーデバイスの入力を制御し、該パワーデバイスを流れる電流の定電流化を図ることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、パワーデバイスの配線層に流れる電流を、同一半導体基板内に形成したホール素子で検出する構成に関する。
【背景技術】
【０００２】
配線に流れる電流の周りにはアンペールの法則に基づいた磁界が発生する。係る磁界を検出して、磁束密度に比例するホール電圧を発生させ、配線に流れる電流を相対的に検出する、ホール素子からなる電流検出装置は、以下に掲載する先行技術文献に開示されている。いずれも、ホール素子の外部を流れる電流を、その電流が発する磁束密度Ｂから検出するものである。配線に流れる電流を直線電流と仮定して、ホール素子に発生するホール電圧ＶＨは以下の様に表す事ができる。
【０００３】
ホール電流が流れる半導体基板が、幅ｂ、厚さｔ、電子濃度ｎ、電子の電荷量ｑ、直線電流により発生する磁束密度Ｂ、ホール素子に流すホール電流ＩＨとするとホール電圧ＶＨ＝ＢＩＨ／ｑｎｔとなる。即ち、ＶＨを測定することにより未知数のＢの値が判明する。磁束密度Ｂと被測定電流Ｉとの関係はＢ∝μＩ／ｒとなる。ここでμは電流を取り囲む領域の透磁率、ｒは電流Ｉと磁束密度Ｂを測定する位置との距離になる。通常、電流が流れる配線の近くにホール素子が配置されｒをできるだけ小さくして、高い磁束密度Ｂの中にホール素子を配置して高いホール電圧ＶＨが得られるようにしている。
【０００４】
この場合、ｒを小さくするといっても、ホール素子基板の厚み、パッケージの厚みがあるため、それより配線とホール素子を接近させる事ができない。Ｂ∝μＩ／ｒの関係から配線とホール素子間の距離ｒが大きくなるのと反比例し磁束密度Ｂが急激に低くなり、ホール素子内部での磁束密度Ｂを十分に高くする事ができない。そこで、ホール素子の直上にフェライト等からなる集磁板を貼り付けて磁束を集め、磁束密度Ｂの向上を図る等の工夫がなされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１３０８９５
【特許文献２】特開２００３−２６２６５０
【特許文献３】特開２００８−２６７８３２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように、特定の配線に流れる比較的大きな電流は、その近傍に隣接してホール素子を配置し、ホール素子に発生するホール電圧で代替して検出する事ができる。しかしながら集積回路等に形成されたパワーデバイスの数Ａ程度の電流を検出し、パワーデバイスの入力端にフィードバックして、パワーデバイスの電流を一定化する場合等には、図１（Ａ）に示すように、簡便にパワーデバイスの配線層に直列に外付け抵抗をつけ、その抵抗の両端に発生する電圧によりゲート入力端にフィードバックをかけている。
【０００７】
近年、携帯電話等の小型携帯機器に関しては、益々軽薄短小が要求され、外付け部品等も半導体基板内に取り込む事が必須となっている。抵抗を半導体基板内に取り込めば、抵抗部分で電力消費が起こり発熱による電力損失が発生する。電力損失をできるだけ少なくするため、低抵抗にする必要があるが、この場合、抵抗の占有面積が大きくなり、また低抵抗を精度良く形成するのが難しいため、精度の良い電流検出が難しいという問題が生じる。また、抵抗で電圧降下がある分、電源電圧を有効に利用できないという問題もある。
【０００８】
図１（Ｂ）に示すように、パッケージの外に引き出された、パワーデバイスの配線層に接続するリードフレーム等に、近接してホール素子を配置し、定電流源ＩＤＤからホール電流ＩＨを供給し、パワーデバイスの配線層を流れる電流Ｉから生じる磁束密度Ｂとの間の電磁力ｆにより発生するホール電圧ＶＨを測定する方法も考えられるが、パワーデバイスの配線層を流れる電流は、せいぜい数Ａ程度であり、十分なホール電圧ＶＨを発生させることは困難である。また、係る方法は軽薄短小化の流れに逆行する。
【０００９】
しかし、ソース電流Ｉの周辺に発生する磁束密度Ｂは、前述の如く、磁束密度Ｂの測定位置とソース電流Ｉとの距離ｒが小さければ小さいほど大きくなる。かかる性質を利用して、ソース配線層８直下近傍のＮ型層１に、パワーデバイスと一緒にホール素子Ｈを形成することにより、より高い磁束密度Ｂを発生させる事ができる。この結果、高いホール電圧ＶＨを得る事ができ、ソース電流Ｉを代替して検出する事が可能となる。軽薄短小の流れに適うものである。
【００１０】
従って、余分な電力消費をせずに、簡便にパワーデバイスに流れる電流Ｉを検出できるホール素子Ｈを開発することが課題となる。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、第１導電型の半導体層の表面に形成された、電流端子及び電圧端子を有するホール素子と、前記ホール素子上または該ホール素子に近接する前記半導体層上に、絶縁膜を介して形成されたパワーデバイスの配線層とからなり、前記ホール素子は、前記配線層を流れる電流から生じる磁界によりホール電圧を発生することを特徴とする。
【００１２】
また、本発明の半導体装置は、前記ホール素子が前記配線層の側面の半導体層に形成され、該ホール素子を流れるホール電流が前記配線層の側面と垂直方向に流れることを特徴とする。
【００１３】
また、本発明の半導体装置は、前記配線層と垂直方向に流れる前記ホール電流が、前記配線層の一方の側に形成された該ホール素子の電流入力端から該配線層の反対側に形成された前記ホール素子の電流出力端まで連続して流れることを特徴とする。
【００１４】
更に、本発明の半導体装置は、前記ホール素子が前記配線層の側面に形成され、該ホール素子を流れるホール電流が前記配線層と平行方向に流れることを特徴とする。
【００１５】
また、本発明の半導体装置は、前記配線層と平行方向に流れる前記ホール電流が、前記配線層の一方の側に形成された該ホール素子の電流入力端から該配線層の反対側に形成された前記ホール素子の電流出力端まで連続して流れることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記電流端子が第２導電型からなり、２つの電流端子で挟まれた領域が第２導電型で形成されていることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記ホール電流が前記配線層の直下を該配線層と平行して流れ、前記配線層の直下に第２導電型で形成された１の前記電圧端子と、前記半導体基板内の第１導電型の埋め込み層と連結する第１導電型の引き出し電極と接続された１の前記電圧端子を備えていることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記電流端子の１つが、前記半導体基板内に形成された第１導電型の埋め込み層と連結した第１導電型の引き出し電極と接続されており、該電流端子から流れ込むホール電流が前記配線層直下の１の前記電流端子に流れ出る事を特徴とする。
【００１９】
更に、本発明の半導体装置は、前記ホール電圧によりパワーデバイスの入力を制御し、パワーデバイスを流れる電流の定電流化を図ることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、製造工程の増加、半導体層内の発熱量増大、チップサイズ増大等の不利益を伴うことなく、または最小限にして、パワーデバイスの配線層を流れる電流を検出する事ができる。また、係る検出結果に基づいて、パワーデバイスの入力端に適切なフィードバックをかける事が可能となり、パワーデバイスを流れる電流を一定にする事ができる。
【図面の簡単な説明】
【００２１】
【図１】パワーＮ型ＭＯＳＦＥＴのソース電流の測定方法を示す回路図である。
【図２】パワーＮ型ＭＯＳＦＥＴのソース電流を測定するため、ソース配線層近傍のホール素子を形成する領域を示す図である。
【図３】ソース電流から発生する磁束密度の方向、ホール電流の方向及びホール電流の受ける電磁力の方向を示す図である。
【図４】ソース電流から発生する磁束密度の方向、ホール電流の方向及びホール電流の受ける電磁力の方向を示す図である。
【図５】本発明の第１の実施形態におけるソース配線近傍のホール素子の配置を示す図である。
【図６】本発明の第１の実施形態におけるホール電圧の発生の様子を示す図である。
【図７】本発明の第１の実施形態におけるホール電圧の発生の様子を示す図である。
【図８】本発明の第２の実施形態におけるホール電圧の発生の様子を示す図である。
【図９】本発明の第３の実施形態におけるホール電圧の発生の様子を示す図である。
【図１０】本発明の第４の実施形態におけるホール電圧の発生の様子を示す図である。
【発明を実施するための形態】
【００２２】
パワーＮ型ＭＯＳＦＥＴに流れる電流Ｉは前述の如く、せいぜい数Ａである。電流Ｉを１Ａの直線電流と考えた場合、電流Ｉの流れる方向に発生する右回りの磁束密度Ｂ、ホール素子Ｈを形成するシリコン半導体の被透磁率μｒ、真空の被透磁率μ０、電流Ｉと磁束密度Ｂの測定位置の距離をｒとした場合、Ｂ＝μｒμ０Ｉ／２πｒの関係になる。従って、ｒ＝１０μｍのときはＢ＝０．４ガウス、ｒ＝１μｍのときはＢ＝４ガウス、ｒ＝１００ｎｍのときはＢ＝４０ガウス、ｒ＝１０ｎｍのときはＢ＝４００ガウスの磁束密度が得られる。
【００２３】
ソース電流Ｉが流れるリードフレームに、ホール素子を近接させたとしてもパッケージの厚み等を考慮すると、１０μｍ以下に接近させることは難しく発生する磁束密度Ｂは０．４ガウス以下の微弱なものにならざるを得ない。フェライト等の集磁板をホール素子の直上に貼付し磁力線を集束し磁束密度Ｂを高め、ホール電圧ＶＨを大きくする手段が使われているが、それでも不十分の可能性がある。また、係るフェライト等を貼付して、ホール電圧ＶＨを大きく出来たとしても、携帯機器の軽薄短小化の流れに逆行することになる。
【００２４】
しかし、前述の如く、ホール電圧ＶＨ＝ＢＩＨ／ｑｎｔと現すことができ、磁束密度Ｂと被測定電流Ｉとの関係はＢ∝μＩ／ｒで現せることから、被測定電流Ｉとホール電流ＩＨが流れる位置の距離ｒを極限まで近づけることにより、前述の如く、被測定電流Ｉが数Ａしか無い場合でも、大きな磁束密度Ｂが発生して、大きなホール電圧ＶＨを得る事が可能となる。極論すればｒをゼロ近辺まで近づけることにより磁束密度Ｂ、ホール電圧ＶＨを無限大に近づける事ができる。
【００２５】
そのためには、以下に述べるように、パワーＮ型ＭＯＳＦＥＴのソース電流が流れる配線層の直下近傍の半導体層内にホール素子Ｈを形成すれば、ｒを極限まで小さくする事が可能となる。図２（Ａ）、図２（Ｂ）にホール素子形成領域１０を○印で表示している。図２（Ａ）はパワーＮ型ＭＯＳＦＥＴ形成領域の平面図をアースライン（不図示）に向かうソース配線層８と共に示している。図２（Ｂ）は図２（Ａ）のＸ−Ｘ線断面図である。ホール電圧ＶＨは上述の式で表せるようにホール素子のサイズ（厚さｔ除く）には関係しないためソース配線層近傍の小さな領域に簡単に形成できる。十分大きなホール電圧ＶＨが得られない場合には、半導体基板内に増幅回路を形成し、発生したホール電圧ＶＨを増幅し高くする事も可能である。
【００２６】
但しパターン形成時の加工精度の問題、ホール電流ＩＨによる発熱の問題、ホール電圧ＶＨによる絶縁破壊の問題等から、最少寸法は自ずと制限される。Ｎ型半導体層１内に所定の工程を経て、Ｐ＋型ソース層２、Ｐ−型ドリフト層３ｂ、Ｐ＋型ドレイン層３ａ、Ｎ＋型バックゲートコンタクト層４、ゲート絶縁膜５、ゲート電極６、ソース配線層８、ドレイン配線層９が形成される。ソース電流ＩがＰ＋型ソース層２からソース配線層８を経由してアースライン（不図示）まで流れる。
【００２７】
図３（Ａ）、図３（Ｂ）及び図４（Ａ）、図４（Ｂ）に図２（Ｂ）のＸ−Ｘ線での断面におけるソース電流Ｉから発生する磁束密度Ｂの方向、ホール電流ＩＨの方向及び磁界からホール電流ＩＨを構成するＮ型半導体層１内の電子の受ける力ｆの方向を示す。磁束密度Ｂとホール電流ＩＨの方向が直交する場合、電流の流れと逆方向に運動する電子は最大の電磁力ｆを受ける。磁束密度Ｂの方向は、アンペールの法則から、例えば、紙面裏側から表側に流れるソース電流Ｉの周りに、図３、図４に示すように、紙面で左回りに発生する。Ｎ型半導体層１内での磁束密度Ｂは、図３、図４に示すように、ソース配線層８の左では上から下方向、右側では下から上方向である。ソース配線層８の直下では右向きである。
【００２８】
この場合、磁束密度Ｂとホール電流ＩＨが直交するケースは図３（Ａ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）の４通りが考えられる。図３（Ａ）では、紙面の上下方向に向かう磁束密度Ｂと紙面左から右に向かうホール電流ＩＨが直交する。図３（Ｂ）では紙面上下方向に向かう磁束密度Ｂと紙面表から裏に向かうホール電流ＩＨが直交する。図４（Ａ）は紙面左から右に向かう磁束密度Ｂと紙面表から裏に向かうホール電流ＩＨが直交し、図４（Ｂ）では紙面左から右に向かう磁束密度Ｂと紙面下から上に向かうホール電流ＩＨが直交する。
【００２９】
その結果、ホール効果により図３（Ａ）ではソース配線層８の左側で、電子は紙面表から裏側への電磁力ｆを受け、右側では表向きの電磁力ｆを受ける。図３（Ｂ）では電子はソース配線層８の左側では左向き、右側では右向きの電磁力ｆを受ける。また、図４（Ａ）では電子は紙面上から下方向に、図４（Ｂ）では紙面表から裏に向かう電磁力ｆを受ける。
【００３０】
電磁力ｆを受けることにより、電子の移動した先には、負の電荷を有した電子が集積し、反対側には電子の抜け殻である正に帯電したドナーイオンが発生する。これらの電子とドナーイオンによりホール電界を発生し、磁束密度による電磁力ｆと反対向きの力が電子に働き、電磁力ｆと電界による力のバランスした状態でホール電流ＩＨが流れる。
【００３１】
それでは、これらの４つの具体的な実施形態について、以下に図面に従って説明する。
〔第１の実施形態〕
それでは、図５、図６に基づいて第１の実施形態について説明する。第１の実施形態は先の図３（Ａ）に相当するもので、図３（Ａ）に示すように、ソース配線層８の側面に垂直に形成された磁束密度Ｂに対して垂直方向となる、紙面の左側から右側方向にホール電流ＩＨを流している。図５にホール素子の構成を一例として示している。図５（Ａ）はホール素子部の平面図であり、図５（Ｂ）はそのＸ−Ｘ線での断面構造を示す図であり、図５（Ｃ）はＹ−Ｙ線での断面図である。
【００３２】
図５（Ａ）では、ソース配線層８の両側にホール素子Ｈ１，Ｈ２が形成されているが、空き領域が無い場合は、片側のみに形成しても良い。ソース配線層８の両側に形成した場合は、図５（Ａ）、図５（Ｃ）に示すようにソース配線層８の上に層間絶縁膜１５を形成し、その上を跨ぐ形でホール電圧電極１１ｃを形成することにより、ソース配線層８の両側に形成されたホール素子Ｈ１，Ｈ２を直列に連結する事ができる。ホール素子Ｈ１，Ｈ２を直列に連結するためには図４（Ａ）に示すホール電圧コンタクト層１４ｃとホール電圧コンタクト層１４ｄをＮ型層１に一体として形成してもよい。
【００３３】
ホール電流ＩＨは、図６（Ａ）に示すように、ホール電流電極１０ａからホール電流コンタクト層１２ａを通り、ホール電流通路１３を経由しつつ、ホール電流コンタクト層１２ｂに向かい、最後にホール電流電極１０ｂへと流れる。また、図６（Ａ）に示すように、ホール電圧ＶＨは、ソース配線層８の左側のホール素子Ｈ１ではホール電圧コンタクト層１４ａとホール電圧コンタクト層１４ｃ間に発生し、右側のホール素子Ｈ２ではホール電圧コンタクト層１４ｄとホール電圧コンタクト層１４ｂの間に発生する。
【００３４】
ソース配線層８の直下に示したホール電流通路１３はＮ＋型半導体層からなる低抵抗層である。ホール電流通路１３は、一方でホール素子Ｈ１のホール電流ＩＨの出力端子を形成し、他方でホール素子Ｈ２のホール電流ＩＨの入力端子の役目を果たしている。
【００３５】
それでは第１の実施形態におけるホール電圧ＶＨの発生の様子を図６（Ａ）、図６（Ｂ）を参酌して説明する。図６（Ａ）はホール素子等が形成された半導体基板の平面図である。また、図６（Ｂ）は図６（Ａ）のＸ−Ｘ線での断面の様子を示す図である。図６（Ａ）ではソース配線層８をソース電流Ｉが紙面下から上に向かって流れている。図６（Ｂ）で言えば、紙面表から裏に向かって流れている。また、ホール素子に定電流源ＩＤＤから流し込む電流、即ちホール電流ＩＨはホール電流電極１０ａからホール電流コンタクト層１２ａに流れ込み、ホール電流通路１３を経由し、ホール電流コンタクト層１２ｂ、ホール電流電極１０ｂへと、紙面で言えば図６（Ａ）の左から右に流れている。
【００３６】
係るソース電流８の流れる方向から、アンペールの法則により、図６（Ｂ）に示すように、ソース配線層８を取り囲む右回りの磁束密度Ｂが発生する。この場合、ソース配線層８の下部の絶縁膜７ａはできるだけ薄くすることにより、Ｎ型半導体層１中の磁束密度Ｂを高める事ができる。磁束密度Ｂは図６（Ａ）示すように、ソース配線層８の左側では紙面裏から表に向かい、ソース配線層８の右側では紙面表から裏に向かっている。図６（Ｂ）ではソース配線層８の左側では紙面下から上に、同左側では紙面上から下向きとなる。磁束密度Ｂの磁界中をホール電流ＩＨが流れることにより、フレミングの左手の法則に従い、ホール電流ＩＨを構成する電荷は、磁界から電流、磁界に垂直な方向に電磁力ｆを受け、図６（Ａ）に示すように、電流経路の側面に集積される。
【００３７】
第１の実施形態での半導体基板はＮ型半導体層１なのでホール電流ＩＨを構成する電荷は負電荷である電子となり、ホール電流ＩＨの流れる方向とは逆方向に流れる。電磁力ｆを受けた電子は、図６（Ａ）に示すように、ソース配線層８の左側のホール素子Ｈ１では紙面上から下へ、同右側のホール素子Ｈ２では下から上に向かう電磁力ｆを受ける。図６（Ｂ）で言えば、ソース配線層８の左側では紙面裏から表へ、同右側では表から裏に向かう電磁力ｆを受ける。その結果、図６（Ａ）に示すように、ソース配線層８の左側のホール素子Ｈ１では、電子はホール電圧コンタクト層１４ａ側に集積し、反対側のホール電圧コンタクト層１４ｃ側には正に帯電したドナーイオンが現れる。
【００３８】
ソース配線層８の右側のホール素子Ｈ２では左側と逆に、電子はホール電圧コンタクト層１４ｄ側に集積し、反対側のホール電圧コンタクト層１４ｂ側は正に帯電したドナーイオンが現れる。その結果、ホール素子Ｈ１、Ｈ２それぞれにホール電圧ＶＨが発生する。両ホール素子Ｈ１，Ｈ２はホール電圧電極１１ｃで直列に接続できるので、ホール電圧電極１１ｂを正極、ホール電圧電極１１ａを負極とする、単一のホール素子の２倍のホール電圧ＶＨを得る事ができる。スペース等の関係でソース配線層８の片側のみにホール素子Ｈ１を形成する場合は、当然、ホール素子Ｈ１が発生する分だけのホール電圧ＶＨを、ホール電圧電極１１ｃを正極、ホール電圧電極１１ａを負極として、得る事ができる。
【００３９】
図７に示すように、図６（Ａ）に示すソース配線層８の左から右にＮ型層１を流れるホール電流ＩＨの経路を複数形成し、ソース配線層８の両側に、それに対応して、それぞれ複数のホール素子を直列に形成すれば、ホール電圧電極１１ａとホール電圧電極１１ｂ間に、複数の直列に接続されたホール素子Ｈ１〜Ｈ４が発生するホール電圧ＶＨが加算され、更に高いホール電圧ＶＨを得る事ができる。ホール電流ＩＨを確保する事ができ、複数のホール素子Ｈが形成可能な領域があれば有効な手段である。もちろん、場所的、プロセス的制限等がある場合はソース配線層８の片側に１または複数のホール素子Ｈを形成しても良い。
【００４０】
また、ホール電流コンタクト層１２ａ、１２ｂはＮ＋型層から形成され、両ホール電流コンタクト層１２ａ、１２ｂ間のホール電流ＩＨの電流通路は低濃度のＮ型層１で構成されている。ホール電圧ＶＨは前述の式で表すように、ホール電流ＩＨの電流通路であるＮ型層１の不純物濃度に反比例する。従って、高いホール電圧ＶＨを実現するため、その部分の不純物濃度を逆導電型の不純物をイオン注入等することにより補償し、低下させる事が考えられる。しかし、この場合、ホール電流ＩＨがその周辺の、イオン注入されていない、より濃度の高いＮ型層１に発散して流れてしまい、十分なホール電圧ＶＨ確保が難しくなる。
【００４１】
また、別の問題として、ホール電流コンタクト層１２ａからホール電流コンタクト層１２ｂに流れるホール電流ＩＨは、ホール電流コンタクト層１２ａとホール電流コンタクト層１２ｂのそれぞれに垂直方向に流れるのみならず、その周辺にも流れでる。更に、Ｎ型層１の深さ方向にも流れる。これらの横方向や深さ方向に流れる電流成分のホール電圧ＶＨへの寄与度は低い。そこで、ホール電流電極１２ａ，１２ｂをＰ＋型層で形成し、両ホール電流電極１２ａ，１２ｂに挟まれたホール電流ＩＨの電流通路を低濃度のＰ型層にすることにより、また、ホール電流ＩＨの電流通路を該Ｐ型層内に制限し無駄な電流成分を減少させることにより、更に、大きなホール電圧ＶＨを発生させる事ができる。
【００４２】
次に、第１の実施形態に係るホール素子の製造方法について説明する。図５（Ｂ）、図５（Ｃ）にその断面図が示されている。これを見れば、ホール素子のＮ＋型ホール電流コンタクト層１０ａ等を形成するためには、図２に示すパワーＮ型ＭＯＳＦＥＴ等のＮ＋型コンタクト層４等の形成時に同時に形成できることが分かる。絶縁層７、ソース配線層８等、層間絶縁膜１５についてもパワーＮ型ＭＯＳＦＥＴ等の構成要素と同一である。ソース配線層８直下の絶縁膜７ａはソース電流Ｉによる磁束密度を高くするため、出きるだけ薄い方がよいので、パワーＮ型ＭＯＳＦＥＴまたは通常のＭＯＳＦＥＴのゲート酸化膜５等と同時に形成する等する事が望ましい。
【００４３】
目安として、直線電流で近似して前述したように、ソース電流Ｉが１Ａ程度の場合、ソース配線層８の直下の絶縁膜７ａの膜厚を１００ｎｍとした場合、４０ガウスの磁束密度Ｂを得る事ができ、数ｍＶのホール電圧ＶＨを発生する事ができた。ソース配線層８の電位はアースラインと直結しているため接地電位になるので、絶縁膜７ａの膜厚はさらに薄くする事が可能であり数１０ｎｍ程度以下にする事も可能である。この場合、更に高いホール電圧ＶＨを得る事ができる。
【００４４】
また、図５や図６（Ａ）では、分かり易いように、ホール電圧コンタクト層１４ａ，１４ｂ、１４ｃ，１４ｄはその端部がソース配線層８の側面から離れて記載されているが、ソース配線層８の側面と重畳した位置に形成される事が望ましい。ソース配線層８の側面に近ければ近いほど図６（Ａ）に示すＮ型半導体層１の表面からその内部に貫く磁束密度Ｂが強くなるからである。
【００４５】
また、ホール電流ＩＨの電流通路の不純物濃度を低下させることによりホール電圧ＶＨを高くするため、ホール電流電極１２ａ，１２ｂ、及びそれらに挟まれた領域をそれぞれＰ＋型層、Ｐ型層にすることについて、前述したが、これらを形成する工程も、特別に準備する必要はなく、Ｐ型ＭＯＳＦＥＴのＰ＋型ソース層形成と同時に形成したり、閾値調整のボロン等のイオン注入工程と同時に処理する事ができる。
【００４６】
このようにホール素子Ｈ１等を形成するために、原則的には、新たな工程の追加は不要であり、通常のＭＯＳＦＥＴ等の製造時に、一部フォトマスクのパターンを修正するだけでよい。また、ホール素子形成領域１０もソース配線層８の近傍の小さな領域で十分なので、ホール素子Ｈ１等を形成することにより、全体のチップサイズを大きくする必要は無い。
【００４７】
〔第２の実施形態〕
次に、本発明の第２の実施形態について、図８に基づいて説明する。図８（Ａ）はホール素子Ｈ１，Ｈ２及びソース配線層８の配置を示す平面図である。また図８（Ｂ）は、図８（Ａ）をＸ−Ｘ線で切断した断面図である。なお、第２の実施の形態は前述の図３（Ｂ）に相当するもので、図８に示すように、ソース配線層８の側面をＮ型半導体層１の表面からその内部に貫く磁束密度Ｂと、それを水平方向に垂直に横切るホール電流ＩＨとの間の電磁力ｆを利用するものである。ソース配線層８の両側面にホール素子Ｈ１、Ｈ２を形成する点は第１の実施形態と同じである。
【００４８】
この場合も、第１の実施形態と同様、ソース配線層８の片側のみにホール素子Ｈ１を形成しても良い。第１の実施形態と異なるのはホール電流ＩＨの流れる方向である。ソース配線層８の左側のホール素子Ｈ１は、ホール電流ＩＨが、ホール電流電極１０ａから流れ込み、ホール電流コンタクト層１２ａを経由し、ホール電流コンタクト層１２ｃからホール電流電極１０ｃに流れる。即ち、ソース電流８とホール電流ＩＨが平行に流れる点が第１の実施形態と異なる点である。
【００４９】
また、ソース電流Ｉから発生する磁束密度Ｂは、ソース電流Ｉが図８（Ａ）に示すように紙面上から下に流れている場合、ソース配線層８の左側面では紙面表から裏に向かう。その結果、ホール電流ＩＨを構成する電子は左向きの電磁力ｆを受け、図８（Ａ），Ｂに示す、左側のホール電圧コンタクト層１４ａ側に電子が集束し、右側のソース配線層８の側面直下のホール電圧コンタクト層１４ｃ側に正に帯電したドナーイオンが現れる。その結果、ホール電圧コンタクト層１４ａとホール電圧コンタクト層１４ｃの間にホール電圧ＶＨが発生し、ホール電圧電極１１ａとホール電圧電極１１ｃでホール電圧ＶＨ検出する構成をとっている。
【００５０】
図８においては、更に、高いホール電圧ＶＨを確保するためソース配線層８の右側にもホール素子Ｈ２を形成している。左側のホール素子Ｈ１とは、磁束密度Ｂ、ホール電流ＩＨ、電子の受ける電磁力ｆのいずれもが、逆方向を向いている。従って、ホール電圧コンタクト層１４ｂ側に正のドナーイオンが現れ、ホール電圧コンタクト層１４ｃ側に電子が集結する。左側のホール素子Ｈ１を流れたホール電流ＩＨはソース配線層８の左側から右側に延在して形成されたホール電流コンタクト層１２ｃを通って流れ、右側のホール電流コンタクト層１２ｃに到達し、そこから右側のホール素子Ｈ２をホール電流コンタクト層１２ｂまで流れる。
【００５１】
図８（Ａ）では、ホール電流ＩＨは左側のホール素子Ｈ１から右側のホール素子Ｈ２までホール電流コンタクト層１２ｃを経由して流れているが、これに限定されるものではなく、例えば、ソース配線層８の上に、層間絶縁膜を介して形成された配線層を経由して流れるものであっても良い。この場合、２つのホール素子Ｈ１、Ｈ２で発生するホール電圧ＶＨは、図８（Ａ）に示すように、ホール電圧電極１１ｃで直列に接続され、それぞれのホール電圧ＶＨの和として、ホール電圧電極１１ｂを正極、ホール電圧電極１１ａを負極として、両ホール電圧電極１１ｂ，１１ａ間に発生する。ソース配線層８の片側のみにホール素子Ｈ１を形成した場合は、ホール電圧電極１１ａとホール電圧電極１１ｃの間に発生するホール電圧ＶＨを利用する。
【００５２】
第２の実施形態に於いても、図示した説明は省略するが、第１の実施形態について図７で示したように、ソース配線層８の両側に複数のホール素子を配置することは可能であり、それぞれに発生したホール電圧ＶＨを、更に直列に接続することにより、より高いホール電圧ＶＨを発生させる事ができる。この場合、第１の実施形態に比し、ホール電流ＩＨは１の電流通路でよい点が特徴である。
【００５３】
第２の実施形態のホール素子の製造も第１のホール素子の製造の場合と同じで、フォトマスクパターンのみを修正するだけで、原則、通常のＭＯＳＦＥＴの製造プロセスと同時に製造する事ができる。
【００５４】
〔第３の実施形態〕
第３の実施形態について、図９（Ａ）、図９（Ｂ）を参照して説明するが、先の図４（Ａ）に対応した実施形態である。図９（Ａ）は第３の実施形態におけるホール素子Ｈ３の構成の一例を示す平面図である。ソース配線層８の直下から、ホール電流コンタクト層１２ａ、１２ｂ及びホール電圧コンタクト層１４ｂ、１４ｅがＮ型層１に延在している。それぞれには、ホール電圧電極１１ａ，１１ｂ及びホール電流電極１０ａ，１０ｂが接続されている。図９（Ａ）のＸ−Ｘ線での断面図である図９（Ｂ）を参照すれば、ホール電圧コンタクト層１４ｅはＰ＋型層で形成され、ホール電圧コンタクト層１４ｂは、他の実施形態と同じくＮ＋型層で形成されている。
【００５５】
第３の実施形態ではホール電流ＩＨは、図９（Ｂ）に示すようにホール電流電極１０ａから流入し、ホール電流コンタクト層１２ａを通り、ソース配線層８の直下をホール電流コンタクト層１２ａまで、図９（Ｂ）の左側から右側に水平に流れる。この場合、ホール電圧コンタクト層１４ｅがＮ＋型層だとするとホール電流ＩＨの大部分はＮ＋型層からなる抵抗の低いホール電圧コンタクト層１４ｅを流れることになり、電流通路の濃度に反比例するホール電圧ＶＨは低くなってしまう。従って、ホール電圧コンタクト層１４ｅをＰ＋型層で形成し電子が高濃度のホール電圧コンタクト層１４ｅに流入するのを防止している。
【００５６】
また、第３の実施形態では、図９（Ｂ）、図９（Ｃ）に示すように、ソース配線層８を流れるソース電流Ｉによりソース配線層８の直下の半導体層に、図９（Ｂ）で言えば、紙面裏から表に向かう方向に、また、図９（Ａ）のＹ−Ｙ線の断面図である図９（Ｃ）で言えば、紙面左側から右側に向かう方向に磁束密度Ｂが発生する。この場合、ホール電流ＩＨを構成する電子は紙面上から下に向かう電磁力ｆを受けることになる。その結果図９（Ｂ）、図９（Ｃ）では、Ｐ型半導体基板０上に形成されたＮ＋型埋め込み層１７側に負電荷を持った電子が終結し、Ｐ＋型層からなるホール電圧コンタクト層１４ｅ側に正電荷からなるドナーイオンが現れる。
【００５７】
即ちＮ型層１のホール電圧コンタクト層１４ｅとＮ＋型埋め込み層１７の間にホール電圧ＶＨが発生する。ホール電圧コンタクト層１４ｅの電位はホール電圧電極１１ａで外部に引き出されるので問題ないが、Ｎ＋型埋め込み層１７側の電位はＮ型層１の内部にあり、外部に引き出すための手段が必要になる。そこでＮ＋埋め込み層１７とのコンタクト層としてＮ＋Ｃコンタクト層１６を形成し、Ｎ＋Ｃコンタクト層１６とホール電圧コンタクト層１４ｂを接続することによりホール電圧電極１１ｂにＮ＋型埋め込み層１７側の電位を引き出している。
【００５８】
係る構成にすることにより、ホール電圧電極１１ａ側を正極、ホール電圧電極１１ｂ側を負極とするホール電圧ＶＨを得る事ができる。Ｎ型層１が薄い場合はかかる構成が可能である。本実施形態に係るホール素子の製造も、バイポーラＩＣ製造プロセスが採用されている場合は、新たな工程を付加することなく、既存のプロセス作業と同時に行う事ができる。但し、Ｎ＋埋め込み層１７をできるだけ浅い位置に形成することにより、Ｎ＋Ｃコンタクト層１６を浅くする事ができるので、Ｎ型層１の表面からイオン注入により、浅い位置にＮ＋埋め込み層１７を形成するのが望ましい。
【００５９】
〔第４の実施形態〕
次に第４の実施形態について、図１０（Ａ）、図１０（Ｂ）を参照して説明する。本実施形態は図４（Ｂ）の形態に対応する。図１０（Ａ）はホール素子Ｈ４及びソース配線層８の配置を示す平面図である。図１０（Ｂ）はそのＸ−Ｘ線断面図である。ソース配線層８の両側のホール電流電極１０ａからホール電流ＩＨを流入させている。ホール電流電極１０ａから流入したホール電流ＩＨはホール電流コンタクト層１２ａを通り図１０（Ｂ）に示す低抵抗のＮ＋Ｃコンタクト層１６に流れ込む。Ｎ＋Ｃコンタクト層１６に流れ込んだホール電流ＩＨは、その多くが低抵抗層であるＮ＋埋め込み層１７に流れ、そこからＮ型層１を通り、図１０（Ａ）に示すように、ホール電流コンタクト層１２ｂまで流れ出る。
【００６０】
このような構成にすることにより、ホール電流ＩＨは、Ｎ＋埋め込み層１７からソース配線層８の直下に形成されたホール電流コンタクト層１２ｂに向かって、ソース配線層８の直下に発生している図１０（Ｂ）の左から右に向かう磁束密度Ｂを直角に横切る成分を有して流れる。ホール電流ＩＨを構成する負電荷を有する電子は磁束密度Ｂから、図１０（Ａ）で言えば上から下に向かう電磁力ｆを受け、ホール電極コンタクト層１４ｂ側に集束する。反対側のホール電極コンタクト層１４ａ側には正電荷であるドナーイオンが発生する。その結果、ホール電圧電極１１ａ側を正極、ホール電圧電極１１ｂ側を負極とするホール電圧ＶＨが発生する。
【００６１】
この場合、ホール電流コンタクト層１２ａからＮ＋Ｃコンタクト層１６に流入したホール電流ＩＨの一部は、図１０（Ｂ）に示すように、Ｎ＋Ｃコンタクト層１６から直接横方向に、ソース配線層８の直下に形成されたホール電流コンタクト層１２ｂに向かって流れる。このホール電流ＩＨ成分は、有効にホール電圧ＶＨを発生しないので減らす必要がある。そのためには、ホール電流コンタクト層１２ａ及びＮ＋Ｃコンタクト層１６をホール電流コンタクト層１２ｂから可能な限り遠ざける必要がある。また、Ｎ＋埋め込み層１７をイオン注入によりできるだけ浅い位置に形成し、ホール電流コンタクト層１２ｂとＮ＋埋め込み層１７の距離を小さくし、ホール電流ＩＨがＮ＋Ｃコンタクト層１６からＮ＋埋め込み層１７を経由して、ホール電流コンタクト層１２ｂへ流れやすい構成にする事が望ましい。
【００６２】
図示した説明は省略するが、第４の実施形態についても、第１、第２の実施形態の場合と同様に、ソース配線層８の両側にホール素子Ｈを形成しても良い。この場合、ソース配線層８の直下のホール電流コンタクト層１２ｂは、２つに分けてソース配線層８の両側の下部領域に形成し、ホール電圧コンタクト層１４ａ，１４ｂ、ホール電圧電極１１ａ、１１ｂもそれぞれ２つに分け、ソース配線層８の両側に１対づつ形成する。スペースが無い場合等は、ソース配線層８の片側のみに形成できることは言うまでも無い。
【００６３】
第４の実施形態に係るホール素子Ｈ４の製造も、原則、通常の集積回路等の製造プロセス実施時に同時に形成できる。
【００６４】
なお、各実施形態については、各集積回路等の製造プロセスに適するものを選択すればよいが、一般的に言えば、ソース電流Ｉにより発生する磁束密度Ｂとホール電流ＩＨを、できるだけ高い磁束密度Ｂをできるだけ多くのホール電流ＩＨが垂直に横切るように構成すれば、高いホール電圧ＶＨを得る事ができる。係る点から言えば、第１の実施形態及び第４の実施形態がこの条件をある程度満たしていると思われる。第１の実施形態で言えば、ホール電流ＩＨの大部分がソース配線層８の側面の高い磁束密度Ｂを垂直に横切るからである。
【００６５】
第４の実施形態で言えば、ソース配線層８の直下の磁束密度Ｂを、ホール電流ＩＨの大部分が下から上に、垂直に磁束密度Ｂを横切る成分を持って流れるからである。それに比して第２の実施形態では、図８（Ａ）に示すように、ソース配線層８の側面の高い磁束密度Ｂ近辺を流れるホール電流ＩＨは全体の一部であり、ソース配線層８から遠ざかるにしたがって磁束密度Ｂ低くなる部分を、多くのホール電流ＩＨが流れるのでホール電圧ＶＨ発生に不利である。この場合、前述したように、ソース配線層８の両側に複数のホール素子を形成し、各ホール素子で発生するホール電圧ＶＨを加算して高めることで対処できる。
【００６６】
本実施形態においては、パワーＮ型ＭＯＳＦＥＴを取り上げて説明したが、これに限るものではなく、パワーＰ型ＭＯＳＦＥＴはもちろん、バイポーラ型のパワートランジスタのエミッタ電流検出等にも適用できることは言うまでも無い。
【符号の説明】
【００６７】
１  Ｎ型層Ｐ＋    ２  型ソース層    ３ａ  Ｐ＋型ドレイン層    
３ｂ  Ｐ−型ドリフト層    ４  Ｎ＋型バックゲートコンタクト層    ５  絶縁膜    
６  ゲート電極    ７  絶縁膜    ７ａ  絶縁膜    ８  ソース配線層    
８ａ  ソース配線層    ９  ドレイン配線層    １０  ホール素子形成領域    
Ｉ  ソース電流    ＩＨ  ホール電流    Ｂ  磁束密度    ｆ  電磁力    
Ｈ、Ｈ１〜Ｈ４  ホール素子    １０ａ、１０ｂ  ホール電流電極    
１１ａ、１１ｂ、  ホール電圧電極    １２ａ、１２ｂ  ホール電流コンタクト層    
１３  ホール電流通路    
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ  ホール電圧コンタクト層    
１５  層間絶縁膜    １６  Ｎ＋Ｃコンタクト層    １７  Ｎ＋埋め込み層    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010286372.tif 000010
【図９】
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【図１０】
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