(57)【要約】【課題】どのようなメモリ規模となっても、誤動作に対する余裕を確保しつつ、読み出しラッチ回路の起動を可能なかぎり速やかに行う。【解決手段】メモリセルトランジスタＭＣを有するメモリセルアレイ１と、出力ラッチ回路３と、ダミーメモリセル（ＤＣ）６と、ＣＭＯＳインバータ４および読み出し制御回路５とを有する。出力ラッチ回路３は、メモリセルトランジスタＭＣの情報読み出しのときに出力イネーブル信号ＯＥＮによって活性化される。ダミーメモリセル（ＤＣ）６は、複数個の単位トランジスタが、セル同士の電流能力がメモリセルトランジスタＭＣと等価となるようにダミービット線ＤＢＬに対して接続されている。【選択図】図１
2010287267.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶するメモリセルが配列されているメモリセルアレイと、
前記メモリセルの情報を読み出すために、出力イネーブル信号によって活性化される出力ラッチ回路と、
複数個の単位トランジスタが、セル同士の電流能力が前記メモリセルと等価となるようにダミービット線に対して接続されているダミーメモリセルと、
前記ダミービット線が放電されたときに、当該放電後の前記ダミービット線の電圧を検知し、検知した電圧に基づいて前記出力イネーブル信号を発生し、発生した出力イネーブル信号を前記出力ラッチ回路に出力する制御回路と、
を有する半導体メモリデバイス。
【請求項２】
前記ダミーメモリセルは、同じ形状と電流駆動能力をもつＮ（≧２）個の単位トランジスタの配列をもち、当該Ｎ個の単位トランジスタの配列内で、前記メモリセルとセル電流能力が等価となるように動作して前記ビット線電圧を変化させる単位トランジスタの組み合わせが、入力される調整信号により変更可能に決められる
請求項１に記載の半導体メモリデバイス。
【請求項３】
前記ダミーメモリセルは、同数または異なる数の単位トランジスタを直列接続したトランジスタ列をＭ（Ｍ≧２）個有する配列をもち、Ｍ個のトランジスタ列の少なくとも１つに対し、当該トランジスタ列の内で少なくとも１つの単位トランジスタが前記調整信号によりオフ状態に制御され、他のトランジスタ列内のすべての単位トランジスタがオンにバイアスされる
請求項２に記載の半導体メモリデバイス。
【請求項４】
前記ダミーメモリセルは、同数または異なる数の単位トランジスタを直列接続したトランジスタ列をＮ（Ｎ≧２）個有する基本配列をもち、Ｎ個のトランジスタ列の少なくとも１つにおいて、当該トランジスタ列の内で少なくとも１つの単位トランジスタに対し、前記基本配列に付加される単位トランジスタの並列接続とその解除が前記調整信号により制御されることで単位トランジスタ配列が決定され、決定された単位トランジスタ配列内のすべての単位トランジスタがオンにバイアスされる
請求項２に記載の半導体メモリデバイス。
【請求項５】
前記ダミーメモリセルは、セル同士の電流能力が前記メモリセルと等価となるように、前記単位トランジスタの総数と、前記ダミービット線に対する接続数（並列接続数、直列接続数、または、その両方）が決められている
請求項１に記載の半導体メモリデバイス。
【請求項６】
前記複数個の単位トランジスタは、前記ダミービット線に直接接続された単位トランジスタがダミーワード線の印加電圧でオンとオフが制御され、他の単位トランジスタを介して前記ダミービット線に間接接続される単位トランジスタのゲートは、トランジスタのチャネル形成が可能な大きさのオン制御電圧に固定されている
請求項１に記載の半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイと、その記憶情報を読み出すための出力ラッチ回路とを有する半導体メモリデバイスに関する。特に、本発明は、ダミーメモリセルの放電に基づいて出力イネーブル信号を発生して出力ラッチ回路を起動する半導体メモリデバイスに関する。
【背景技術】
【０００２】
近年、混載メモリはＳｏＣ（System on a Chip）に多数搭載され、より高速化の要求が高まっている。一般的な混載メモリとして混載ＲＯＭ（Read Only Memory）が知られている。
【０００３】
混載メモリは、様々なメモリ容量の構成が必要とされる。このため、一般的にはワードの数やビットの数などを変更して大容量メモリ構成から小容量メモリ構成まで、メモリ容量をパラメトリック（変数的）な扱いとして、種々のメモリ容量に対応できるように設計される。一般に、ワード線とビット線が直交して配置され、例えば、ワードはワード線と平行なメモリトランジスタ行に格納される。このため、ワード線と直行するビット線と平行な方向はワードの増減方向で、ビット線と直行するワード線と平行な方向はビットの増減方向になる。
【０００４】
例えば、ダミービット線にダミーメモリセルを接続させ、そのダミーメモリセルの放電速度に応じて、出力ラッチ回路の起動を行うメモリ読み出し動作回路が知られる。
この制御を行う回路は読み出し制御回路であり、読み出し制御回路がダミービット線の電位を検出し、ある程度遅延した時点で出力ラッチ回路を活性化することが一般的に行われている。より詳細には、メモリセルアレイ内のビット線と同時に駆動（読み出し時の放電）がされるダミービット線の電位低下が、電源電圧の半値（１／２）Ｖｃｃ程度になった時点からメモリ読み出し動作回路の遅延が決められていることがある。この場合、ダミービット線の電位低下を受けてから、一定時間の経過を待って出力ラッチ回路が起動される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルアレイをマトリクス駆動すると、読み出し配線（ビット線）に対して、どの位置に、読み出すメモリセルがあるかに応じて、メモリセルからの負荷の見え方が異なる。そのため、ＩＣ内混載メモリにおいては、ニアビット（近いビット、つまり読み出しが速いセル）と、ファービット（遠いビット、つまり読み出しが遅いセル）との読み出し速度の違いが存在する。この速度の差は、メモリセルの種類等のほかに、メモリ記憶容量に応じて大きく違ってくる。
【０００６】
一方、ダミービット線の負荷は、メモリセルアレイ内のビット線のうち、ワーストケース（最大負荷）と等価となるように設計されている。これは、ダミービット線の負荷が、メモリの読み出し速度に対して小さすぎる場合が存在すると誤読み出しの可能性があるためである。つまり、メモリの読み出し時の放電が十分でなく、ビット線電位があまり変化していない電位変化途中の時点で読み出しがなされると、誤ったデータ判定がなされる可能性がある。
【０００７】
このような事態を避けることが設計上、優先される。よって、メモリセルアレイ内のどのビットが読み出されても、読み出し時のビット線の放電が十分進んだ時点で読み出しラッチ回路を起動するように誤動作に対する安全を見込んだ設計（時間マージン設計）がなされる。
【０００８】
しかしながら、このことは別の見方をすれば、読み出し速度が大きいビットにとってはオーバーヘッドとなる不利益を与えている。
また、システムの低電圧化等の観点から動作速度に対する要求が厳しくなっているため、一律に安全度を見込んだ設計では、その安全度（この場合時間的余裕）が速度要求を満足できない主要因の一つとなってきている。
【０００９】
本発明は、どのようなメモリ規模となっても、誤動作に対する余裕を確保しつつ、読み出しラッチ回路の起動を可能なかぎり速やかに行うことができる混載用途に適した構成の半導体メモリデバイスを提供するものである。
【課題を解決するための手段】
【００１０】
本発明に関わる半導体メモリデバイスは、メモリセルアレイと、出力ラッチ回路と、ダミーメモリセルと、制御回路とを有する。
前記メモリセルアレイは、情報を記憶するメモリセルが配列されている。
前記出力ラッチ回路３は、前記メモリセルの情報を読み出すために、出力イネーブル信号によって活性化される。
前記ダミーメモリセルは、複数個の単位トランジスタが、セル同士の電流能力が前記メモリセルと等価となるようにダミービット線に対して接続されている。
前記制御回路は、前記ダミービット線が放電されたときに、当該放電後の前記ダミービット線の電圧を検知し、検知した電圧に基づいて前記出力イネーブル信号を発生し、発生した出力イネーブル信号を前記出力ラッチ回路に出力する。
【００１１】
本発明では好適に、前記ダミーメモリセルは、同じ形状と電流駆動能力をもつＮ（≧２）個の単位トランジスタの配列をもつ。また、前記ダミーメモリセルは、当該Ｎ個の単位トランジスタの配列内で、前記メモリセルとセル電流能力が等価となるように動作して前記ビット線電圧を変化させる単位トランジスタの組み合わせが、入力される調整信号により変更可能に決められる。
【発明の効果】
【００１２】
本発明によれば、どのようなメモリ規模となっても、誤動作に対する余裕を確保しつつ、読み出しラッチ回路の起動を可能なかぎり速やかに行うことができる半導体メモリデバイスを提供できる。このため当該半導体メモリデバイスは、メモリ以外の回路と混載する用途に適している。
【図面の簡単な説明】
【００１３】
【図１】第１および第２の実施の形態に関わる半導体メモリデバイスの回路ブロック図である。
【図２】読み出し制御回路の構成図である。
【図３】第１の実施の形態におけるダミーメモリセルの回路図である。
【図４】本発明が非適用の比較例のダミーメモリセルの回路図である。
【図５】比較例のダミーメモリセルとメモリセルトランジスタとの電流駆動特性のグラフである。
【図６】図１のダミーメモリセルが図４の構成を有する場合の比較例の読み出し動作タイミングチャートである。
【図７】少ワード構成の回路についての、比較例の読み出し動作タイミングチャートである。
【図８】第１の実施の形態におけるセル電流能力を示す電流駆動特性のグラフである。
【図９】図１のダミーメモリセルが図３の構成を有する場合の、本発明適用例（第１の実施の形態）の読み出し動作タイミングチャートである。
【図１０】図９の本発明の適用例において、少ワード構成の回路における読み出し動作タイミングチャートである。
【図１１】第２の実施の形態におけるダミーメモリセルの回路図である。
【図１２】第２の実施の形態におけるセル電流能力を示す電流駆動特性のグラフである。
【発明を実施するための形態】
【００１４】
本発明の実施の形態を、図面を参照して以下の手順で説明する。
１．第１の実施の形態：ダミーメモリセルの第１の構成に関する。この構成では、内蔵する複数の単位トランジスタのトランジスタ列内の少なくとも１つの単位トランジスタをオフすることにより、そのトランジスタ列からの放電を禁止する。これにより電流駆動能力の削減（調整）を行う。
２．第２の実施の形態：ダミーメモリセルの第２の構成に関する。この構成では、内蔵する複数の単位トランジスタの配列に、少なくとも１つ以上の単位トランジスタを付加することで、電流分岐を形成して、電流駆動能力の微調整を行う。
３．変形例
【００１５】
＜１．第１の実施の形態＞
［回路ブロック構成］
以下、混載ＲＯＭの代表的な回路構成について、図１を参照して説明する。
図１に図解する半導体メモリデバイスは、Ｎチャネル型ＭＯＳトランジスタからなるメモリセルトランジスタＭＣが複数個マトリクス状に配置されて、メモリセルアレイ１を形成している。
【００１６】
図１においては、１つのメモリセルトランジスタＭＣだけを示している。メモリセルトランジスタＭＣはＹ方向に延びるビット線ＢＬと、Ｘ方向に延びるワード線ＷＬの交差点に対応して設けられている。メモリセルトランジスタＭＣのソースは接地電圧ＧＮＤに接続され、ドレインはビット線ＢＬに接続され、ゲートはワード線ＷＬに接続されている。
【００１７】
メモリセルアレイ１の周辺に、ＣＭＯＳインバータ２と４、出力ラッチ回路３、読み出し制御回路５が配置されている。このうちＣＭＯＳインバータ４と読み出し制御回路５が、本発明における“制御回路”の例に該当する。
ビット線ＢＬにＣＭＯＳインバータ２が接続されている。
ＣＭＯＳインバータ４から出力されるリード信号ＲＤは、出力ラッチ回路３に入力される。出力ラッチ回路３は読み出し制御回路５から出力イネーブル信号ＯＥＮによって活性化され、出力信号ＯＵＴを出力する。
メモリセルアレイ１に近接してダミーメモリセル（ＤＣ）６が配置されている。
【００１８】
ダミーメモリセル（ＤＣ）６は、ダミービット線（ＤＢＬ）７に接続されている。通常、ダミービット線（ＤＢＬ）７は、ビット線ＢＬの負荷がワーストケースとなる場合と等価な負荷を持つように設定されている。
【００１９】
これに対し、第１の実施の形態におけるダミーメモリセル（ＤＣ）６は、同じ形状と電流駆動能力をもつ複数個の単位トランジスタが、セル同士の電流能力がメモリセルトランジスタＭＣと等価となるようにダミービット線に対して接続されている。
【００２０】
ダミービット線（ＤＢＬ）７に、ＣＭＯＳインバータ４が接続されている。ＣＭＯＳインバータ４からリードイネーブル信号ＲＤＥＮが出力され、これが読み出し制御回路５に入力される構成となっている。
【００２１】
図２に、読み出し制御回路５の構成例を示す。
図２に図解する読み出し制御回路５は、入力するリードイネーブル信号ＲＤＥＮを遅延する第１遅延回路８と、この第１遅延回路８の出力を遅延する第２遅延回路９と、ＡＮＤ回路１０を有する。ＡＮＤ回路１０は、第１遅延回路８の出力信号と第２遅延回路９の出力反転信号の論理積をとる回路である、このＡＮＤ回路１０の出力から出力イネーブル信号ＯＥＮが得られる。
【００２２】
本実施の形態では、ダミーメモリセル（ＤＣ）６をメモリセルトランジスタＭＣと同じ形状と同じ特性を持った複数個の単位トランジスタ（以下、参照符号はＭＣと同じものを使用する）を、並列及び直列状の組み合わせによって接続させる。これにより、メモリセルトランジスタＭＣとダミーメモリセル（ＤＣ）６は、両者のセル電流能力が等価となるように構成させている。
【００２３】
ここで、更にダミーメモリセル（ＤＣ）６には、調整信号が入力可能となって接続されており、その調整信号により、ダミーメモリセル（ＤＣ）６のセル電流能力を調整可能にしている。
【００２４】
以下に、第１の実施の形態のダミーメモリセル（ＤＣ）６の構成と動作について、比較例を適宜参照しながら説明する。
【００２５】
［ダミーメモリセル構成］
図３は、本発明が適用された第１の実施の形態におけるダミーメモリセル（ＤＣ）６の回路図である。また、図４に、本発明が非適用の比較例のダミーメモリセル（ＤＣ）６の回路図である。
【００２６】
まず、図４を参照して比較例について説明する。
図４に図解する比較例のダミーメモリセル（ＤＣ）６は、メモリセルアレイ１で使用されているメモリセルトランジスタＭＣ１〜ＭＣ４を複数個使用（図４では例として４個使用）している。複数個使用しているのは、ダミーメモリセル（ＤＣ）６の製造上のばらつきを平均化するためである。
【００２７】
メモリセルトランジスタＭＣ１〜ＭＣ４のソースは接地電圧ＧＮＤに接続され、ドレインはＹ方向に延びるダミービット線ＤＢＬに接続され、ゲートはダミーワード線ＤＷＬに接続されている。
【００２８】
この比較例の構成では、ダミーワード線ＤＷＬが活性化されると、４つのメモリセルトランジスタＭＣ１〜ＭＣ４が全てオンして、ダミービット線ＤＢＬのプリチャージ電圧を接地電圧ＧＮＤに放電する。４つのメモリセルトランジスタＭＣ１〜ＭＣ４が個々にダミービット線ＤＢＬに接続（全体では並列接続されている）ことから、この放電能力は、１つのメモリセルトランジスタＭＣの約４倍と高くなっている。
【００２９】
これに対し、図３に示す第１の実施の形態に関わるダミーメモリセル（ＤＣ）６は、９個のメモリセルトランジスタＭＣ５〜ＭＣ１３の配置となっている。
これらの９個のメモリセルトランジスタＭＣ５〜ＭＣ１３は、図１で示すメモリセルアレイ１で使用されているメモリセルトランジスタＭＣと同じトランジスタである。
【００３０】
メモリセルトランジスタＭＣ５〜ＭＣ７、ＭＣ８〜ＭＣ１０、ＭＣ１１〜ＭＣ１３は、それぞれの３個の組でダミービット線ＤＢＬと接地電圧ＧＮＤとの間に直列に接続した構成となっている。
このうち、メモリセルトランジスタＭＣ７、ＭＣ１０、ＭＣ１３のドレインはダミービット線ＤＢＬに並列状に接続されている。メモリセルトランジスタＭＣ７、ＭＣ１０、ＭＣ１３のゲートはダミーワード線ＤＷＬに接続されている。
これに対し、メモリセルトランジスタＭＣ５、ＭＣ６、ＭＣ９、ＭＣ１２のゲートは電源電圧ＶＣＣに接続されている。また、メモリセルトランジスタＭＣ８、ＭＣ１１のゲートは調整信号Ｔ２、Ｔ１の入力線にそれぞれ接続されている。調整信号Ｔ１、Ｔ２は電源電圧ＶＣＣと接地電圧ＧＮＤのレベルに切り替えが可能な信号である。
【００３１】
図３の構成は一例であり、直列接続させるメモリセルトランジスタＭＣの個数、直列接続経路の本数などは任意である。また、ダミービット線ＤＢＬに近い各列１つずつのメモリセルトランジスタＭＣをダミーワード線ＤＷＬで駆動するが、これも任意である。ただし、各列で少なくとも１つはＤＷＬ駆動で動作させる必要がある。プリチャージ時のリークをなくし、安定した動作を保証するためである。さらに、調整信号による制御対象のメモリセルトランジスタＭＣも任意であるが、各列の放電経路を遮断する目的では、その列１つに対し調整信号駆動のメモリセルトランジスタは１つで足りる。
【００３２】
以上をまとめると、以下の２つの要件をダミーメモリセル（ＤＣ）６がもつ。
（１）ダミーメモリセル（ＤＣ）６は、同数または異なる数の単位トランジスタ（例えばメモリセルトランジスタＭＣ）を直列接続したトランジスタ列をＭ（Ｍ≧２）個有する配列をもつ。
(２)ダミーメモリセル（ＤＣ）６は、Ｍ個のトランジスタ列の少なくとも１つに対し、当該トランジスタ列の内で少なくとも１つの単位トランジスタが調整信号によりオフ状態に制御され、他のトランジスタ列内のすべての単位トランジスタがオンにバイアスされる。
【００３３】
つぎに、図４の比較例と図３の本実施の形態それぞれにおいて、ダミーメモリセル電流能力について、図面を参照しつつ説明する。
【００３４】
［比較例のセル電流能力と動作］
図４に示すダミーメモリセル（ＤＣ）６の構成において、ダミーワード線ＤＷＬが電源電圧ＶＣＣレベルに駆動される場合でのセル電流能力について説明する。
【００３５】
図５は、比較例のダミーメモリセル（ＤＣ）６（図４）とメモリセルトランジスタＭＣとの電流駆動特性のグラフである。
図５において、実線で示されるメモリセルトランジスタＭＣの曲線は、図１に示すメモリセルアレイ１中のメモリセルトランジスタＭＣのセル電流能力を示す。また、点線Ａで示される曲線は、図４に示すダミーメモリセル（ＤＣ）６のセル電流能力を示す。ダミーメモリセル（ＤＣ）６のセル電流能力はメモリセルトランジスタＭＣに対して大きくなる。
【００３６】
図６は、図１のダミーメモリセル（ＤＣ）６が図４の構成を有する場合の、混載ＲＯＭの比較例の読み出し動作タイミングチャートである。
図６（Ａ）に示すように、ワード線ＷＬとダミーワード線ＤＷＬがほぼ同じタイミングでＨレベルに立ち上がる。すると、メモリセルトランジスタＭＣとダミーメモリセル（ＤＣ）６が選択状態になる。
【００３７】
この時、初期状態が予めＨレベルに設定されているビット線ＢＬとダミービット線ＤＢＬの放電がほぼ同時に開始される（図６（Ｂ）と（Ｃ））。
ダミービット線ＤＢＬの電流駆動能力が図５に示すように高いため、先に（１／２)ＶＣＣを超えて低下する。すると、図６（Ｅ）のリードイネーブル信号ＲＤＥＮが変化し、その後に、図６（Ｆ）の出力イネーブル信号ＯＥＮがＨレベルに立ち上がる。
【００３８】
このダミーメモリセル（ＤＣ）６が選択されてから出力イネーブル信号ＯＥＮがＨレベルに立ち上がる期間中に、選択されたメモリセルトランジスタＭＣの読み出しが行なわれる。つまり、ビット線ＢＬが（１／２)ＶＣＣを超えて低下するとリード信号ＲＤが変化し（図６（Ｄ））、出力イネーブル信号ＯＥＮのＨレベルの立ち上がりにより（図６（Ｆ））、出力信号ＯＵＴが出力される（図６（Ｇ））。
【００３９】
ところで、図５において説明したように、ダミーメモリセル（ＤＣ）６のセル電流能力はメモリセルトランジスタＭＣのセル電流能力に対して大きいため、ダミービット線ＤＢＬの放電時間はビット線ＢＬの放電時間に対して短くなってしまう。そのため、リードイネーブル信号ＲＤＥＮが変化して出力イネーブル信号ＯＥＮがＨレベルに立ち上がるまでには、期間ｔ１が必要となる。期間ｔ１は図２の第１遅延回路８によって決定される。
【００４０】
上述のように、リードイネーブル信号ＲＤＥＮが変化してから出力イネーブル信号ＯＥＮがＨレベルに立ち上がるまでの期間ｔ１は第１遅延回路８によって設定される。ただし、この期間ｔ１は多ワード構成によりビット線の長さが長くなり、負荷が大きくなる場合をワーストケースとして設定される。この時、ダミービット線ＤＢＬとビット線ＢＬの放電時間の差が大きくなり、より大きな期間ｔ１が必要となる。
【００４１】
例えば、その多ワード構成の動作を図６とすると、少ワード構成の回路の動作については、図７のようになる。
図７において、ワード線ＷＬとダミーワード線ＤＷＬがほぼ同じタイミングでＨレベルに立ち上がると（図７（Ａ））、メモリセルトランジスタＭＣとダミーメモリセル（ＤＣ）６が選択状態になる。少ワード構成の場合は、ビット線ＢＬとダミービット線ＤＢＬの負荷は小さくなるため、ビット線ＢＬとダミービット線ＤＢＬの放電時間にあまり違いはない（図７（Ｂ）と（Ｃ））。したがって、リード信号ＲＤとリードイネーブル信号ＲＤＥＮの変化するタイミングもあまり変わらないので（図７（Ｄ）と（Ｅ））、リードイネーブル信号ＲＤＥＮから出力イネーブル信号ＯＥＮまでの期間ｔ１は必要がない。
【００４２】
このように、少ワード構成ではワーストケースとなる構成で設定された期間ｔ１は余分なマージン（オーバーヘッド）となってしまう。
言い換えると、ワーストケースでない条件下では、読み出し時間に不要なマージンが発生してしまい、高速読み出し動作ができないという改善点が存在する。
【００４３】
一方、期間ｔ１は設計段階で設定されるが、第１遅延回路８は複数のインバータなどにより構成される。一般的にメモリセルトランジスタＭＣとインバータなどに使用されるトランジスタは閾値条件や形状などが異なっている場合が多い。この場合、メモリセルアレイ１内でメモリセルトランジスタＭＣの製造上のばらつき具合によっては、設計段階で設定された期間ｔ１では不足し、誤動作する可能性がある。
【００４４】
図３に示すダミーメモリセル（ＤＣ）６の構成は、かかる高速読み出しにとっても無駄な時間の発生を抑制し、かつ誤動作を防止する作用効果がある。以下、この作用効果を明らかとするために、図３の構成のセル電流能力について説明する。
【００４５】
［第１の実施の形態のセル電流能力と動作］
図３のダミーメモリセル（ＤＣ）６の構成において、ダミーワード線ＤＷＬが電源電圧ＶＣＣレベルの場合においてのセル電流能力について説明する。
【００４６】
図８は、比較例の図５に対応した、第１の実施の形態におけるセル電流能力を示す電流駆動特性のグラフである。
図８において、実線、メモリセルトランジスタＭＣで示される曲線は、図１に示すメモリセルアレイ１中のメモリセルトランジスタＭＣのセル電流能力を示す。また、点線Ａ、Ｂ、Ｃで示される曲線は、ダミーメモリセル（ＤＣ）６の調整信号Ｔ１、Ｔ２の電圧レベルを電源電圧ＶＣＣと接地電圧ＧＮＤレベルに変化させた場合のセル電流能力を示す。
【００４７】
図８の点線Ａは調整信号Ｔ１、Ｔ２の電圧レベルを電源電圧ＶＣＣレベルにした場合を示すものであり、この時、ダミーメモリセル（ＤＣ）６のセル電流能力は、メモリセルトランジスタＭＣのセル電流能力とほぼ等価になる。
点線Ｂは、調整信号Ｔ１を電源電圧ＶＣＣレベルに、調整信号Ｔ２を接地電圧ＧＮＤレベルにした場合を示すものであり、この時、ダミーメモリセル（ＤＣ）６のセル電流能力は、メモリセルトランジスタＭＣのセル電流能力に比べ低下する。
点線Ｃは、調整信号Ｔ１、Ｔ２を接地電圧ＧＮＤレベルにした場合を示すものであり、ダミーメモリセル（ＤＣ）６のセル電流能力は、点線Ｂに比べ低下させることができる。
【００４８】
このように、本発明が適用された図３のダミーメモリセル（ＤＣ）６は、調整信号によりセル電流能力を調整することで、メモリセルトランジスタＭＣとセル電流能力を等価にできる。
【００４９】
図９は、図１のダミーメモリセル（ＤＣ）６が図３の構成を有する場合の、混載ＲＯＭの本発明適用例の読み出し動作タイミングチャートである。
図９（Ａ）に示すようにワード線ＷＬとダミーワード線ＤＷＬがほぼ同じタイミングでＨレベルに立ち上がる。すると、メモリセルトランジスタＭＣとダミーメモリセル（ＤＣ）６が選択状態になる。
【００５０】
この時、初期状態が予めＨレベルに設定されているビット線ＢＬとダミービット線ＤＢＬがほぼ同時に放電を開始する（図９（Ｂ）と（Ｃ））。
ビット線ＢＬとダミービット線ＤＢＬが（１／２)ＶＣＣを超えて低下する。すると、図９（Ｄ）のリード信号ＲＤと図９（Ｅ）のリードイネーブル信号ＲＤＥＮが変化する。
【００５１】
ダミーメモリセル（ＤＣ）６とメモリセルトランジスタＭＣのセル電流能力が等価な場合、ダミービット線ＤＢＬとビット線ＢＬの放電時間はほぼ等しくなる。このとき、図６で説明したリードイネーブル信号ＲＤＥＮが変化してから期間ｔ１を待つ必要がなく、出力イネーブル信号ＯＥＮがＨレベルに立ち上がり（図９（Ｆ））、続いて出力信号ＯＵＴが出力される（図９（Ｇ））。
【００５２】
図１０は、少ワード構成の回路の動作を示すタイミングチャートである。
図７で説明したようにワード数が小さい場合は、リード信号ＲＤとリードイネーブル信号ＲＤＥＮの変化するタイミングは、ほぼ同じであるにもかかわらず、読み出し時間にｔ１の不要なマージン期間を持っていた。
これに対し、図７（Ｆ）と図１０（Ｆ）を比較すると、本発明の適用によりその不要なマージンが必要なくなり、高速読み出し動作が可能となる。
【００５３】
＜２．第２の実施の形態＞
［ダミーメモリセル構成］
第２の実施の形態について、図１１を参照しながら説明する。
図１１は、本発明の適用によるダミーメモリセル（ＤＣ）６の回路図である。混載ＲＯＭの回路構成については図１と同様である。
【００５４】
図１１に示す第２の実施の形態に関わるダミーメモリセル（ＤＣ）６は、図３よりさらに１つメモリセルトランジスタ数が増えている。
このメモリセルトランジスタＭＣ１８〜ＭＣ２７は、図１で示すメモリセルアレイ１で使用されているメモリセルトランジスタＭＣと同じトランジスタである。
【００５５】
メモリセルトランジスタＭＣ１８〜ＭＣ２０、ＭＣ２１〜ＭＣ２３、ＭＣ２４〜ＭＣ２６は、それぞれダミービット線ＤＢＬと接地電圧ＧＮＤとの間に直列に接続した構成となっている。また、メモリセルトランジスタＭＣ２０、ＭＣ２３、ＭＣ２６のドレインはダミービット線ＤＢＬに並列状に接続されている。
メモリセルトランジスタＭＣ２０、ＭＣ２３、ＭＣ２６のゲートはダミーワード線ＤＷＬに接続され、メモリセルトランジスタＭＣ１８、ＭＣ１９、ＭＣ２２、ＭＣ２５のゲートは電源電圧ＶＣＣに接続されている。
メモリセルトランジスタＭＣ２７のソースは接地電圧ＧＮＤに接続され、ドレインはメモリセルトランジスタＭＣ２４のドレインと接続されている。また、メモリセルトランジスタＭＣ２１、ＭＣ２４、ＭＣ２７のゲートは調整信号Ｔ３、Ｔ２、Ｔ１にそれぞれ接続されている。調整信号Ｔ１、Ｔ２、Ｔ３は電源電圧ＶＣＣと接地電圧ＧＮＤのレベルに切り替えが可能である。
【００５６】
図１１の構成は一例であり、直列接続させるメモリセルトランジスタＭＣの個数、直列接続経路の本数などは任意である。また、ダミービット線ＤＢＬに近い各列１つずつのメモリセルトランジスタＭＣをダミーワード線ＤＷＬで駆動するが、これも任意である。ただし、各列で少なくとも１つはＤＷＬ駆動で動作させる必要がある。プリチャージ時のリークをなくし、安定した動作を保証するためである。さらに、調整信号による制御対象のメモリセルトランジスタＭＣも任意であるが、各列の放電経路を遮断する目的では、その列１つに対し調整信号駆動のメモリセルトランジスタは１つで足りる。
【００５７】
以上をまとめると、以下の２つの要件をダミーメモリセル（ＤＣ）６がもつ。
（１）ダミーメモリセル（ＤＣ）６は、同数または異なる数の単位トランジスタ（例えばメモリセルトランジスタＭＣ）を直列接続したトランジスタ列をＮ（Ｎ≧２）個有する基本配列をもつ。
（２）ダミーメモリセル（ＤＣ）６は、Ｎ個のトランジスタ列の少なくとも１つにおいて、当該トランジスタ列の内で少なくとも１つの単位トランジスタに対し、以下の制御が行われる。
（２−１）上記基本配列に付加される単位トランジスタ（図１１の例ではメモリセルトランジスタＭＣ２７）の並列接続とその解除が、調整信号（図１１の例では、Ｔ１）により制御される。
（２−２）上記の調整信号の制御により、単位トランジスタ配列が決定され、決定された単位トランジスタ配列内のすべての単位トランジスタがオンにバイアスされる。
（２−３）ただし、第１の実施の形態の図３で示す、各列の放電経路を遮断するメモリセルトランジスタＭＣ（図１１の例ではＭ２１とＭ２４）があるときは、これがオフされると、そのオフされた列の全ＭＣが単位トランジスタから除外される。
【００５８】
以上述べたようなダミーメモリセル（ＤＣ）６の構成において、ダミーワード線ＤＷＬが電源電圧ＶＣＣレベルでのセル電流能力について説明する。図１２において、実線、メモリセルトランジスタＭＣで示される曲線は、図１に示すメモリセルアレイ１中のメモリセルトランジスタＭＣのセル電流能力を示すものである。また、点線Ａ、Ｂ、Ｃ、Ｄで示される曲線は、ダミーメモリセル（ＤＣ）６の調整信号Ｔ１、Ｔ２、Ｔ３の電圧レベルを電源電圧ＶＣＣと接地電圧ＧＮＤレベルに変化させた場合のセル電流能力を示すものである。
【００５９】
［第２の実施の形態のセル電流能力と動作］
図１１のダミーメモリセル（ＤＣ）６の構成において、ダミーワード線ＤＷＬが電源電圧ＶＣＣレベルの場合においてのセル電流能力について説明する。
【００６０】
図１２は、比較例の図５や第１の実施の形態の図８に対応した、第２の実施の形態におけるセル電流能力を示す電流駆動特性のグラフである。
【００６１】
図１２において、点線Ａは、調整信号Ｔ２、Ｔ３の電圧レベルを電源電圧ＶＣＣレベルに、調整信号Ｔ１を接地電圧ＧＮＤレベルにした場合を示すものである。この場合、ダミーメモリセル（ＤＣ）６のセル電流能力は、メモリセルトランジスタＭＣのセル電流能力とほぼ等価になる。
点線Ｂは、調整信号Ｔ１、Ｔ２を電源電圧ＶＣＣレベルに、調整信号Ｔ３を接地電圧ＧＮＤレベルにした場合すものであり、この時、ダミーメモリセル（ＤＣ）６のセル電流能力は、メモリセルトランジスタＭＣのセル電流能力に比べ低下する。
【００６２】
点線Ｃは、調整信号Ｔ１を電源電圧ＶＣＣレベルに、調整信号Ｔ２、Ｔ３を接地電圧ＧＮＤレベルにした場合を示すものであり、ダミーメモリセル（ＤＣ）６のセル電流能力は、点線Ｂに比べ更に低下させることができる。
点線Ｄは、調整信号Ｔ１、Ｔ２、Ｔ３を接地電圧ＧＮＤレベルにした場合を示すものであり、ダミーメモリセル（ＤＣ）６のセル電流能力は、点線Ｃに比べ更に低下させることができる。
【００６３】
点線Ｅは、調整信号Ｔ１、Ｔ２、Ｔ３を電源電圧ＶＣＣレベルにした場合を示すものであり、ダミーメモリセル（ＤＣ）６のセル電流能力は、メモリセルトランジスタＭＣに比べ増加させることができる。
【００６４】
このように、図１１の構成においても、ダミーメモリセル（ＤＣ）６はメモリセルトランジスタＭＣとセル電流能力を等価にでき、このとき図３の構成に比べてセル電流能力を更に細かく調整することが可能となる。
【００６５】
以上の第１および第２の実施の形態によれば、ダミーメモリセル（ＤＣ）６は、メモリセルトランジスタＭＣと同じ形状と同じ特性を持った複数個の単位トランジスタ（以下、参照符号はＭＣと同じものを使用する）の並列及び直列状の接続させた構成を有する。
この配列において、オンまたはオフさせる組み合わせが自由に設定可能であり、かつ調整信号の接続も自由に設定可能である。
【００６６】
そのような自由度が高いため、ダミーメモリセル（ＤＣ）６のセル電流能力をメモリセルのセル電流能力と等価にすることができ、それによって不要な動作マージンが無くすことができるため、高速な読み出し動作を可能にできる効果がある。
さらに、調整信号により、ダミーメモリセル（ＤＣ）６のセル電流能力をメモリセルの製造上のばらつきに対応したセル電流能力に調整することができ、安定した動作を可能にできる利点がある。
【００６７】
＜３．変形例＞
メモリセルトランジスタＭＣは、１トランジスタ構成に限定されず、トランジスタ以外の記憶素子、たとえば抵抗変化型メモリや磁気を利用したメモリなどに広く適用できる。
【００６８】
また、調整信号によらず、例えばメモリセルトランジスタＭＣなどの単位トランジスタの配列において、その製造工程で、常時オフする単位トランジスタを任意に選択して、ダミーメモリセル（ＤＣ）６のセル電流能力を調整することが可能である。
【００６９】
この場合を含めた特徴は、動作前（完成後）または動作時に、単位トランジスタ配列の少なくとも１つの単位トランジスタがオフ可能な制御入力を有している、または、オンが不可能な状態となっていることである。
また、本発明が非適用のダミーメモリセルは、メモリセルトランジスタＭＣより電流能力が高いことに対する特徴として、本発明が適用されたダミーメモリセルは、セル同士の電流駆動能力がメモリセルと等価となっているという特徴がある。
【００７０】
なお、ダミーメモリセル（ＤＣ）内の複数の単位トランジスタは、必ずしもメモリセルトランジスタＭＣと同じ形状と電流駆動能力をもつ必要がない。また、複数の単位トランジスタ同士でも、その形状と電流駆動能力を同じにする必要はなく、大雑把な制御を行う高い電流駆動能力をもつ単位トランジスタから、微調整のためのサイズが小さい単位トランジスタまで、種々のサイズをもつようにしてもよい。
【符号の説明】
【００７１】
１…メモリセルアレイ、２,４…ＣＭＯＳインバータ、３…出力ラッチ回路、５…読み出し制御回路、６…ダミーメモリセル（ＤＣ）、７…ダミービット線（ＤＢＬ）、ＭＣ…メモリセルトランジスタ、ＭＣ５〜ＭＣ２７…単位トランジスタ、ＤＷＬ…ダミーワード線、Ｔ１〜Ｔ３…調整信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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