(57)【要約】【課題】正・負のどちらのサージ電圧に対してもＥＳＤ保護回路として対応することができ、かつ素子面積の小さいＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、コレクタ１１１が第１の端子Ｔ１に接続され、エミッタ１１２が第２の端子Ｔ２に接続され、ベース１１３が抵抗１２０を介して第２の端子Ｔ２に接続されたバイポーラトランジスタ１１０と、ドレイン１０１がベース１１３に接続され、ソース１０２と、ゲート１０３と、バックゲート１０４が第２の端子Ｔ２に接続されたｎＭＯＳトランジスタ１００を有する。【選択図】図１
2010109165.tif 000002
【特許請求の範囲】
【請求項１】
コレクタが第１の端子に接続され、エミッタが第２の端子に接続され、ベースが抵抗を介して前記第２の端子に接続されたバイポーラトランジスタと、
ドレインが前記ベースに接続され、ソースと、ゲートと、バックゲートが前記第２の端子に接続されたｎＭＯＳトランジスタとを有することを特徴とするＥＳＤ保護回路。
【請求項２】
コレクタが第１の端子に接続され、エミッタが第２の端子に接続され、ベースが抵抗を介して前記第２の端子に接続されたバイポーラトランジスタと、
ソースと、ゲートと、バックゲートが前記ベースに接続され、ドレインが前記第２の端子に接続されたｐＭＯＳトランジスタとを有することを特徴とするＥＳＤ保護回路。
【請求項３】
コレクタが第１の端子に接続され、エミッタが第２の端子に接続され、ベースが抵抗を介して前記第２の端子に接続されたバイポーラトランジスタと、
前記第２の端子と前記ベースとの間に前記第２の端子から順方向に接続されたダイオードとを有することを特徴とするＥＳＤ保護回路。
【請求項４】
電源端子と、入力端子と、接地端子を備えた半導体集積回路において、
電源端子と、入力端子と、接地端子が接続された本体集積回路と、
前記電源端子と前記入力端子間、前記入力端子と前記接地端子間、もしくは前記電源端子と前記接地端子間の少なくともいずれか１つの端子間に接続された請求項１、請求項２、又は請求項３のＥＳＤ保護回路を有することを特徴とする半導体集積回路。
【請求項５】
電源端子と、出力端子と、接地端子を備えた半導体集積回路において、
電源端子と、出力端子と、接地端子が接続された本体集積回路と、
前記電源端子と前記出力端子間、前記出力端子と前記接地端子間、もしくは前記電源端子と前記接地端子間の少なくともいずれか１つの端子間に接続された請求項１、請求項２、又は請求項３のＥＳＤ保護回路を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路及びそのＥＳＤ保護回路を搭載した半導体集積回路に係り、特にＥＳＤによる正・負どちらのサージ電圧に対しても対応できるＥＳＤ保護回路およびそのＥＳＤ保護回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の信頼性を高める上で、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電放電）に対する耐性を高めることは重要である。そのため、半導体集積回路にＥＳＤ保護回路を組み込むことが行われている。
【０００３】
ここで、ＥＳＤとは半導体集積回路の外部に存在している機器や人体に高電位で蓄積した電荷が瞬間的に放電する現象であり、この放電された電荷が瞬間的に半導体集積回路に流入すると、半導体集積回路に高い電圧や高い温度が発生して、破壊が引き起こされる。そのため、ＥＳＤ保護回路は、この高電位の電荷が半導体素子に流入することを防ぐ機能を持つように設計されている。
【０００４】
ＥＳＤ保護回路は２端子間に接続され、ＥＳＤによって流入してきた電荷が半導体素子を破壊することなく、半導体集積回路の外部に誘導する役割を果たす。このとき２端子間に発生するサージ電圧が正の向きの場合でも、負の向きの場合でも、ＥＳＤ保護回路として十分に動作しなければならない。この正・負のサージ電圧に対してＥＳＤ保護回路として十分に動作する回路としては、特許文献１のＥＳＤ保護回路が挙げられる。
【０００５】
特許文献１では、サージ電圧が正の向きに発生した場合、ブレークダウン電圧を低下させる役割を担う抵抗Ｒを備えたトランジスタＱ２が動作することにより、低電圧で動作するＥＳＤ保護回路を実現している。一方、サージ電圧が負の向きに発生した場合、トランジスタＱ１が動作することにより、十分なコレクタ電流を流し、素子破壊を防ぐＥＳＤ保護回路を実現している。しかし、特許文献１のように２つのバイポーラトランジスタにより構成されるＥＳＤ保護回路では素子面積が大きいという問題がある。
【特許文献１】特開２０００−１８３２８８号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、正・負のどちらのサージ電圧に対してもＥＳＤ保護回路として対応することができ、かつ素子面積の小さいＥＳＤ保護回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の態様のＥＳＤ保護回路は、コレクタが第１の端子に接続され、エミッタが第２の端子に接続され、ベースが抵抗を介して前記第２の端子に接続されたバイポーラトランジスタと、ドレインが前記ベースに接続され、ソースと、ゲートと、バックゲートが前記第２の端子に接続されたｎＭＯＳトランジスタとを有することを特徴とする。
【０００８】
また本発明の第２の態様のＥＳＤ保護回路は、コレクタが第１の端子に接続され、エミッタが第２の端子に接続され、ベースが抵抗を介して前記第２の端子に接続されたバイポーラトランジスタと、ソースと、ゲートと、バックゲートが前記ベースに接続され、ドレインが前記第２の端子に接続されたｐＭＯＳトランジスタとを有することを特徴とする。
【０００９】
また、本発明の第３の態様のＥＳＤ保護回路は、コレクタが第１の端子に接続され、エミッタが第２の端子に接続され、ベースが抵抗を介して前記第２の端子に接続されたバイポーラトランジスタと、前記第２の端子と前記ベースとの間に前記第２の端子から順方向に接続されたダイオードとを有することを特徴とする。
【００１０】
また、本発明の一態様の半導体集積回路は、電源端子と、入力端子と、接地端子を備えた半導体集積回路において、電源端子と、入力端子と、接地端子が接続された本体集積回路と、前記電源端子と前記入力端子間、前記入力端子と前記接地端子間、もしくは前記電源端子と前記接地端子間の少なくともいずれか１つの端子間に接続された請求項１、請求項２、又は請求項３のＥＳＤ保護回路を有することを特徴とする。
【００１１】
また、本発明の別の一態様の半導体集積回路は、電源端子と、出力端子と、接地端子を備えた半導体集積回路において、電源端子と、出力端子と、接地端子が接続された本体集積回路と、前記電源端子と前記出力端子間、前記出力端子と前記接地端子間、もしくは前記電源端子と前記接地端子間の少なくともいずれか１つの端子間に接続された請求項１、請求項２、又は請求項３のＥＳＤ保護回路を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、正・負のどちらのサージ電圧に対してもＥＳＤ保護回路として対応することができ、かつ素子面積の小さいＥＳＤ保護回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面１乃至８を参照しながら説明する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態に係るＥＳＤ保護回路は、図１に示すように、コレクタ１１１が第１の端子Ｔ１に接続され、エミッタ１１２が第２の端子Ｔ２に接続され、ベース１１３が抵抗１２０を介して第２の端子Ｔ２に接続されたバイポーラトランジスタ１１０と、ドレイン１０１がベース１１３に接続され、ソース１０２と、ゲート１０３と、バックゲート１０４が第２の端子Ｔ２に接続されたｎＭＯＳトランジスタ１００とを有する。
【００１５】
第１の実施形態に係るＥＳＤ保護回路は、図７（ｂ）に示すＥＳＤ保護回路２のバイポーラトランジスタ１１０のベース１１３と端子２０の間にｎＭＯＳトランジスタが接続された構成になっている。ここで、ｎＭＯＳトランジスタを接続するメリットについて、図７（ａ）、（ｂ）に示すＥＳＤ保護回路１、２を用いて説明する。
【００１６】
ＥＳＤ保護回路１、２は、それぞれコレクタ１１１が端子１０に接続され、エミッタ１１２が端子２０に接続されたバイポーラトランジスタにより構成される。また、ＥＳＤ保護回路１のバイポーラトランジスタ１１０のベース１１３は直接端子２０に接続されている。また、ＥＳＤ保護回路２のバイポーラトランジスタ１１０のベース１１３は抵抗１２０を介して端子２０に接続されている。
【００１７】
端子１０の電圧をＶ、端子２０の電圧をＶ’とすると、ＥＳＤにより発生するサージ電圧により端子１０端子２０間の電圧が、Ｖ＞Ｖ’となる場合と、Ｖ＜Ｖ’となる場合がある。この両方の場合において、ＥＳＤ保護回路は正常に動作しなければならない。また、ＥＳＤ保護回路は非保護回路（図示せず）の耐圧より低い電圧で動作しなければならない。
【００１８】
まずＶ＞Ｖ’となるサージ電圧が発生した場合において、ＥＳＤ保護回路１、ＥＳＤ保護回路２の動作を説明する。Ｖ＞Ｖ’の場合、ＥＳＤ保護回路１、２のバイポーラトランジスタ１１０のコレクタ・ベース間ｐｎ接合に逆バイアスが印加される。この逆バイアスが十分高いとき、コレクタ・ベース接合領域でブレークダウンが発生し、電子正孔対が発生する。この電子正孔対のうち正孔はベース１１３からエミッタ１１２に注入され、エミッタ１１２に注入された正孔のｈｆｅ倍（ｈｆｅはトランジスタの電流増幅率）のコレクタ電流Ｉｃがバイポーラトランジスタ１１０に流れる。これにより、コレクタ・エミッタ間が導通し、端子１０と端子２０の間に発生したサージ電圧を低下させる。このとき、ＥＳＤ保護回路１では、ブレークダウンにより発生した電子正孔対の正孔の一部がリード線１０９を通して端子２０に流出する。これにより、エミッタ１１２への注入効率が低下し、ブレークダウン電圧が高くなる。一方、ＥＳＤ保護回路２では、抵抗１２０が、正孔がリード線１０９を通して端子２０へ流出するのを抑えるため、ブレークダウン電圧を低くできる。
【００１９】
次にＶ＜Ｖ’となるサージ電圧が発生した場合において、ＥＳＤ保護回路１、ＥＳＤ保護回路２の動作を説明する。Ｖ＜Ｖ’の場合、ＥＳＤ保護回路１、２のバイポーラトランジスタ１１０コレクタ・ベース間に順バイアスが印加される。この順バイアスにより、端子２０からコレクタ・ベースを介して端子１０へコレクタ電流Ｉｃが流れ、端子１０と端子２０の間に発生したサージ電圧を低下させる。このとき、バイポーラトランジスタに流せる最大コレクタ電流は、ＥＳＤ保護回路１に比べＥＳＤ保護回路２の方が小さいということがわかっている。
【００２０】
以上のコレクタ・エミッタ間電圧Ｖｃｅ（＝Ｖ―Ｖ’）とコレクタ電流Ｉｃの特性を図８（ａ）、（ｂ）に示す。図８（ａ）はＶ＞Ｖ’における特性であり、図８（ｂ）はＶ＜Ｖ’における特性である。
【００２１】
まず、Ｖ＞Ｖ’の場合においては、図８（ａ）に示すように、前述した理由によりＥＳＤ保護回路１に比べ、ＥＳＤ保護回路２の方が低い電圧でブレークダウンする。また、ＥＳＤ保護回路２は抵抗１２０の抵抗値を変化させることによりブレークダウン電圧を可変することができる。このため、Ｖ＞Ｖ’となるようにサージ電圧が発生した場合は、ＥＳＤ保護回路２がＥＳＤ保護回路として適している。
【００２２】
次に、Ｖ＜Ｖ’の場合においては、図８（ｂ）に示すように、ＥＳＤによりコレクタ・エミッタ間に電圧Ｖｃｅが印加されたときに流れる最大コレクタ電流は、ＥＳＤ保護回路１に比べＥＳＤ保護回路２の方が小さい。つまり、ＥＳＤ保護回路１では、コレクタ・エミッタ間に印加される電圧が上昇してもコレクタ電流が流れるが、ＥＳＤ保護回路２では最大コレクタ電流以上の電流は流れない。最大コレクタ電流が小さいと、素子破壊を起こす可能性高いため、ＥＳＤ保護回路として適さない。このため、Ｖ＜Ｖ’となるようにサージ電圧が発生した場合は、大きなコレクタ電流を流すことが可能なＥＳＤ保護回路１がＥＳＤ保護回路として適している。
【００２３】
上記のように、ＥＳＤ保護回路としては、Ｖ＞Ｖ’の場合においては抵抗１２０があり、Ｖ＜Ｖ’の場合においては抵抗１２０がない回路が最適である。第１の実施形態では、バイポーラトランジスタ１１０のベース１１３と第２の端子Ｔ２の間にｎＭＯＳトランジスタ１００を接続することにより、Ｖ＞Ｖ’、Ｖ＜Ｖ’の場合において最適な回路を提供することができる。
【００２４】
図２は図１のＥＳＤ保護回路のｎＭＯＳトランジスタ１００の断面図であり、これを用いてＥＳＤ保護回路の動作を詳細に説明する。図２に示すように、バイポーラトランジスタ１１０のベース１１３と第２の端子Ｔ２の間は、ｎＭＯＳトランジスタ１００により、ｎ型ドレインとｐ型基板及びｐ型バックゲートのｐｎ接合となる。このため、ベース１１３側が第２の端子Ｔ２に対して高電圧となる場合には、ｐｎ接合は逆バイアスとなり、ベース１１３と第２の端子Ｔ２の間に電流は流れない。一方、第２の端子Ｔ２がベース１１３側に対して高電圧となる場合には、ｐｎ接合は順バイアスとなり、第２の端子Ｔ２からベース１１３に電流が流れ、導通する。したがって、ｎＭＯＳトランジスタ１００は第２の端子Ｔ２とベース１１３の間に第２の端子Ｔ２から順方向に接続されたダイオードとして動作する。このように、ｎＭＯＳトランジスタ１００は、順バイアス時に順方向電流を流す働きが要求されるため、通常のｎＭＯＳトランジスタより小さいサイズで構成できる。
【００２５】
以下、ＥＳＤ保護回路の動作説明で、第１の端子Ｔ１の電圧をＶ、第２の端子Ｔ２の電圧をＶ’とする。
【００２６】
まず、Ｖ＞Ｖ’となるようにサージ電圧が発生した場合のＥＳＤ保護回路の動作を説明する。Ｖ＞Ｖ’となるようにＥＳＤによりサージ電圧が発生した場合、バイポーラトランジスタ１１０のコレクタ・ベース間に逆バイアスが印加され、ブレークダウンが発生する。これにより、コレクタ・エミッタ間が導通し、第１の端子Ｔ１の電圧を低下させる。このとき、抵抗１２０は前述したように、ブレークダウン電圧を低下させる役割をする。
【００２７】
また、このとき、ｎＭＯＳトランジスタ１００は、ベース１１３が第２の端子Ｔ２に対して高電圧となるため、ダイオードの逆方向バイアスとなり、電流は流れない。このため、ＥＳＤ保護回路は、抵抗１２０により低いブレークダウン電圧で動作する。
【００２８】
次に、Ｖ＜Ｖ’となるようにサージ電圧が発生した場合のＥＳＤ保護回路の動作を説明する。Ｖ＜Ｖ’となるようにＥＳＤによりサージ電圧が発生した場合、バイポーラトランジスタ１１０のコレクタ・ベース間に順バイアスが印加され、コレクタ電流が流れる。このとき、ｎＭＯＳトランジスタ１００は、第２の端子Ｔ２がベース１１３に対して高電圧となるため、順方向バイアスとなり、導通し電流が流れる。ｎＭＯＳトランジスタは導通時には、十分小さい抵抗値で電流を流すことができる。これによりバイポーラトランジスタ１１０のベース１１３と第２の端子Ｔ２は低抵抗で接続される。このため、最大コレクタ電流を大きくすることができ、ＥＳＤ保護回路が破壊するのを防ぐことができる。
【００２９】
以上のように、本発明の第１の実施形態に係るＥＳＤ保護回路では、ＥＳＤにより、第２の端子Ｔ２に対して第１の端子Ｔ１が高い電圧となるようにサージ電圧が発生した場合、ｎＭＯＳトランジスタ１００は動作をせず、バイポーラトランジスタ１１０のベース１１３に接続された抵抗１２０により、低電圧に動作するＥＳＤ保護回路を実現することができる。一方、ＥＳＤにより、第１の端子Ｔ１に対して第２の端子Ｔ２が高い電圧となるようにサージ電圧が発生した場合には、ｎＭＯＳトランジスタ１００が導通し、バイポーラトランジスタ１１０のベースを第２の端子Ｔ２に低抵抗で接続させるため、最大コレクタ電流を大きくすることができ、ＥＳＤ保護回路が破壊するのを防ぐことができる。
【００３０】
また、本発明の第１の実施形態に係るＥＳＤ保護回路は、バイポーラトランジスタ１１０のベース１１３と第２の端子Ｔ２の間にｎＭＯＳトランジスタ１００を挿入するだけで構成でき、かつこのｎＭＯＳトランジスタ１００は実質的に順方向電流を流すダイオードに相当する動作をするため、小さいサイズで構成でき、ＥＳＤ保護回路の小型化が実現できる。
【００３１】
（第２の実施形態）
本発明の第２の実施形態に係るＥＳＤ保護回路は、図３に示すように、コレクタ１１１が第１の端子Ｔ１に接続され、エミッタ１１２が第２の端子Ｔ２に接続され、ベース１１３が抵抗１２０を介して第２の端子Ｔ２に接続されたバイポーラトランジスタ１１０と、ソース１０２と、ゲート１０３と、バックゲート１０４がベース１１３に接続され、ドレイン１０１が第２の端子Ｔ２に接続されたｐＭＯＳトランジスタ１００’とを有する。
【００３２】
第２の実施形態に係るＥＳＤ保護回路の、第１の実施形態に係るＥＳＤ保護回路との違いは、第１の実施形態に係るＥＳＤ保護回路で用いたｎＭＯＳトランジスタ１００に代わり、ｐＭＯＳトランジスタ１００’を用いている点である。第２の実施形態では、ｐＭＯＳトランジスタ１００’を用いるため、図３に示すように、ソース１０２と、ゲート１０３と、バックゲート１０４が、バイポーラトランジスタ１１０のベース１１３に接続され、ドレイン１０１が第２の端子Ｔ２に接続されている。
【００３３】
第２の実施形態のＥＳＤ保護回路のｐＭＯＳトランジスタ１００’の断面図を図４に示す。図４に示すように、バイポーラトランジスタ１１０のベース１１３と第２の端子Ｔ２の間は、ｐ型ドレインとｎ型ウェル及びｎ型バックゲートのｐｎ接合となる。このため、本発明の第１の実施形態のｎＭＯＳトランジスタ１００と同様に、ｐＭＯＳトランジスタ１００’は第２の端子Ｔ２とベース１１３の間に第２の端子Ｔ２から順方向に接続されたダイオードとして動作する。このため、第２の実施形態に係るＥＳＤ保護回路の動作は、第１の実施形態に係るＥＳＤ保護回路の動作と同様である。
【００３４】
以上のように、本発明の第２の実施形態に係るＥＳＤ保護回路では、ＥＳＤにより、第２の端子Ｔ２に対して第１の端子Ｔ１が高い電圧となるようにサージ電圧が発生した場合、ｐＭＯＳトランジスタ１００’は動作をせず、バイポーラトランジスタ１１０のベース１１３に接続された抵抗１２０により、低電圧に動作するＥＳＤ保護回路を実現することができる。一方、ＥＳＤにより、第１の端子Ｔ１に対して第２の端子Ｔ２が高い電圧となるようにサージ電圧が発生した場合には、ｐＭＯＳトランジスタ１００’が導通し、バイポーラトランジスタ１１０のベース１１３を第２の端子Ｔ２に低抵抗で接続させるため、最大コレクタ電流を大きくすることができ、ＥＳＤ保護回路が破壊するのを防ぐことができる。
【００３５】
また、本発明の第２の実施形態に係るＥＳＤ保護回路は、バイポーラトランジスタ１１０のベース１１３と第２の端子Ｔ２の間にｐＭＯＳトランジスタ１００’を挿入するだけで構成でき、かつｐＭＯＳトランジスタ１００’は実質的に順方向電流を流すダイオードに相当する動作をするため、小さいサイズで構成でき、ＥＳＤ保護回路の素子面積の小型化が実現できる。
【００３６】
（第３の実施形態）
本発明の第３の実施形態に係るＥＳＤ保護回路は、図５に示すように、コレクタ１１１が第１の端子Ｔ１に接続され、エミッタ１１２が第２の端子Ｔ２に接続され、ベース１１３が抵抗１２０を介して第２の端子Ｔ２に接続されたバイポーラトランジスタ１１０と、第２の端子Ｔ２とベース１１３との間に第２の端子Ｔ２から順方向に接続されたダイオード１３０とを有する。
【００３７】
第３の実施形態に係るＥＳＤ保護回路の、第１及び第２の実施形態に係るＥＳＤ保護回路との違いは、第１及び第２の実施形態に係るＥＳＤ保護回路で用いたＭＯＳ型トランジスタ１００、１００’に代わり、第３の実施形態ではダイオード１３０を用いている点である。図５に示すように、ダイオード１３０は第２の端子Ｔ２とベース１１３の間に第２の端子Ｔ２から順方向に接続されているため、第１及び第２の実施形態に係るＥＳＤ保護回路のＭＯＳ型トランジスタ１００、１００’と同様に動作する。このため、第３の実施形態に係るＥＳＤ保護回路の動作は、第１及び第２の実施形態に係るＥＳＤ保護回路の動作と同様である。
【００３８】
以上のように、本発明の第３の実施形態に係るＥＳＤ保護回路では、ＥＳＤにより、第２の端子Ｔ２に対して第１の端子Ｔ１が高い電圧となるようにサージ電圧が発生した場合、ダイオード１３０は動作をせず、バイポーラトランジスタ１１０のベース１１３に接続された抵抗１２０により、低電圧に動作するＥＳＤ保護回路を実現することができる。一方、ＥＳＤにより、第１の端子Ｔ１に対して第２の端子Ｔ２が高い電圧となるようにサージ電圧が発生した場合には、ダイオード１３０が導通し、バイポーラトランジスタ１１０のベースを第２の端子Ｔ２に低抵抗で接続させるため、最大コレクタ電流を大きくすることができ、ＥＳＤ保護回路が破壊するのを防ぐことができる。
【００３９】
（第４の実施形態）
本発明の第４の実施形態に係る半導体集積回路３００は、図６に示すように、電源端子２２０と、入力端子２１０と、接地端子２３０を備えた半導体集積回路３００において、電源端子２２０と、出力端子２１０と、接地端子２３０が接続された本体集積回路２４０と、電源端子２２０と入力端子２１０間、入力端子２１０と接地端子２３０間、もしくは電源端子２２０と接地端子２３０間のいずれか１つの端子間に接続された第１の実施形態、第２の実施形態又は第３の実施形態のＥＳＤ保護回路２００ａ、２００ｂ、２００ｃを有する。
【００４０】
以下の説明では、半導体集積回路の電源端子と入力端子と接地端子について説明するが、入力端子が出力端子に代わっても同様である。そのため、出力端子については説明を省略する。
【００４１】
図６（a）、（ｂ）、（ｃ）に、電源端子２２０と入力端子２１０と接地端子２３０が接続された本体集積回路２４０とESD保護回路２００a、２００ｂ、２００ｃにより構成される半導体集積回路３００を示す。ESD保護回路はESDにより各端子間に発生したサージ電圧から本体集積回路を保護するためのものである。
【００４２】
図６に示すＥＳＤ保護回路２００ａ、２００ｂ、２００ｃは第１乃至第３の実施形態で示したＥＳＤ保護回路のいずれかである。またＥＳＤ保護回路２００ａ、２００ｂ、２００ｃの第１の端子Ｔ１と第２の端子Ｔ２は第１乃至第３で示したＥＳＤ保護回路の第１の端子Ｔ１と第２の端子Ｔ２に対応している。
【００４３】
図６（ａ）に示す半導体集積回路３００は、電源端子２２０と入力端子２１０と接地端子２３０が接続された本体集積回路２４０と、電源端子２２０に第１の端子Ｔ１を接続し、入力端子２１０に第２の端子Ｔ２を接続したＥＳＤ保護回路２００ａと、入力端子２１０に第１の端子Ｔ１を接続し、接地端子２３０に第２の端子Ｔ２を接続したＥＳＤ保護回路２００ｂを備える。
【００４４】
電源端子２２０と入力端子２１０の間にＥＳＤによりサージ電圧が発生した場合には、第１乃至第３の実施形態で示したようにＥＳＤ保護回路２００ａが動作し、サージ電圧を低減する。同様に、入力端子２１０と接地端子２３０の間にＥＳＤによりサージ電圧が発生した場合には、ＥＳＤ保護回路２００ｂが動作し、サージ電圧を低減する。また、電源端子２２０と接地端子２３０の間にＥＳＤによりサージ電圧が発生した場合には、ＥＳＤ保護回路２００ａとＥＳＤ保護回路２００ｂの２つのＥＳＤ保護回路が動作することにより、サージ電圧を低減する。
【００４５】
図６（ｂ）に示す半導体集積回路３００は、電源端子２２０と入力端子２１０と接地端子２３０が接続された本体集積回路２４０と、図６（a）と同様に接続されたＥＳＤ保護回路２００ａとＥＳＤ保護回路２００ｂを備え、さらに、電源端子２２０に第１の端子Ｔ１を接続し、接地端子２３０に第２の端子Ｔ２を接続したESD保護回路２００ｃを備える。これにより、電源端子２２０と接地端子２３０の間にＥＳＤによりサージ電圧が発生した場合には、電源端子２２０接地端子２３０間に接続された１つのＥＳＤ保護回路２００ｃが動作することによりサージ電圧を低減させることができる。
【００４６】
図６（ｃ）に示す半導体集積回路は、電源端子２２０と入力端子２１０と接地端子２３０が接続された本体集積回路２４０と、入力端子２１０に第１の端子Ｔ１を接続し、接地端子２３０に第２の端子Ｔ２を接続したＥＳＤ保護回路２００ｂを備える。
【００４７】
第１乃至第３のＥＳＤ保護回路では第２の端子Ｔ２の電圧が第１の端子Ｔ１の電圧より高くなった場合、バイポーラトランジスタのベース・コレクタ間に順バイアスが印加されコレクタ電流が流れ動作するため、比較的低い電圧で動作する。このため、入力端子２１０の電圧が電源電圧２２０より高くなるように動作する半導体集積回路においては、図６（ａ）のＥＳＤ保護回路２００ａのように電源端子２２０に第１の端子Ｔ１を接続し、入力端子２１０に第２の端子Ｔ２を接続すると、入力端子２１０に信号として入力した電圧がＥＳＤ保護回路２００を通して電源端子２２０に抜けてしまうことが起こりえる。このため、そのような半導体集積回路においては、図６（ｃ）に示すように電源端子２２０と入力端子２１０にはＥＳＤ保護回路２００ａを接続しない形態が最適となる。
【００４８】
なお、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限
定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改
良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態に係るＥＳＤ保護回路の回路図である。
【図２】第１の実施形態に係るＥＳＤ保護回路におけるｎＭＯＳトランジスタの断面図である。
【図３】第２の実施形態に係るＥＳＤ保護回路の回路図である。
【図４】第２の実施形態に係るＥＳＤ保護回路におけるｐＭＯＳトランジスタの断面図である。
【図５】第３の実施形態に係るＥＳＤ保護回路の回路図である。
【図６】第１、第２又は第３の実施形態に係るＥＳＤ保護回路を備えた半導体集積回路のブロック図である。
【図７】ＥＳＤ保護回路の回路図である。
【図８】ＥＳＤ保護回路の動作特性を示す図である。
【符号の説明】
【００５０】
１、２  ＥＳＤ保護回路
１０、２０    端子
１００    ｎＭＯＳトランジスタ
１００’  ｐＭＯＳトランジスタ
１０１    ドレイン
１０２    ソース
１０３    ゲート
１０４    バックゲート
１０５    ｐ型基板
１０６    ｎ型ウェル
１１０    バイポーラトランジスタ
１１１    コレクタ
１１２    エミッタ
１１３    ベース
１２０    抵抗
１３０    ダイオード
Ｔ１    第１の端子
Ｔ２    第２の端子
２００ａ、２００ｂ、２００ｃ  ＥＳＤ保護回路
２１０    入力端子
２２０    電源端子
２３０    接地端子
２４０    本体集積回路
３００    集積回路
【図１】
2010109165.tif 000003
【図２】
2010109165.tif 000004
【図３】
2010109165.tif 000005
【図４】
2010109165.tif 000006
【図５】
2010109165.tif 000007
【図６】
2010109165.tif 000008
【図７】
2010109165.tif 000009
【図８】
2010109165.tif 000010