(57)【要約】【課題】複数のＣＰＵを装着可能な情報処理装置において、ＣＰＵの非装着時における接続上の不具合を改善する。【解決手段】本発明は、ＣＰＵソケット３１，３２，３３，３４と、ＣＰＵバス７１，７２，７３，７４，７５，７６と、ＣＰＵソケット３１，３２，３３，３４に装着されるＣＰＵとチップセット５１，５２，５３，５４との間におけるデータ通信を可能にするＣＰＵ−チップバス８１，８２，８３，８４とを備えるマルチチップ型情報処理装置１に用いられるバス接続用アダプタ１１，１２，１３であって、ＣＰＵソケット３１，３２，３３，３４に装着可能なケーシング１５と、ケーシング１５と一体に設けられ、ＣＰＵバス７１，７２，７３，７４，７５，７６とＣＰＵ−チップバス８１，８２，８３，８４との間を中継接続する中継接続部１６とを備えるものである。【選択図】図１
2010211573.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵを装着可能な複数のＣＰＵソケットと、
前記ＣＰＵソケットに装着される複数の前記ＣＰＵ間におけるデータ通信を可能にするＣＰＵバスと、
前記ＣＰＵソケットに装着される少なくとも１つの前記ＣＰＵと、
所定の機能を提供するチップセットとの間におけるデータ通信を可能にするＣＰＵ−チップバスとを備えるマルチチップ型情報処理装置に用いられるバス接続用アダプタであって、
前記ＣＰＵソケットに装着可能なケーシングと、
前記ケーシングと一体に設けられ、前記ＣＰＵバスと前記ＣＰＵ−チップバスとの間を中継接続する中継接続部と、
を備えるバス接続用アダプタ。
【請求項２】
前記中継接続部は、更に、選択された複数の前記ＣＰＵバスとの間を中継接続する、
請求項１記載のバス接続用アダプタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵ(Central Processing Unit)を装着可能な情報処理装置に関する。
【背景技術】
【０００２】
近年、複数のＣＰＵを１つのケーシングに集積したマルチプロセッサ型情報処理装置が多く用いられている。このようなマルチプロセッサ型情報処理装置に関する先行技術として、特許文献１及び２が開示されている。
【０００３】
特許文献１において、高速バスに接続された高速プロセッサと、低速バスに接続された低速プロセッサと、高速バスと低速バスとを接続するバスアダプタと、アプリケーションをどのプロセッサで処理すべきか判別するオペレーティングシステムと、オペレーティングシステムの判別結果に基づいて、アプリケーション処理を実行するプロセッサのクロックを起動し、それ以外のプロセッサのクロックを停止する活性制御手段とを備える構成が開示されている。これにより、信頼性の向上、消費電力の低減を図っている。
【０００４】
特許文献２において、Ｉ／Ｏ(Input/Output)コマンド及びＩ／Ｏデータのストリームを、プロセッサ・バスを介してコンピュータシステムに結合する構成が開示されている。これにより、第２レベル・キャッシュ・チップのピンをＩ／Ｏアダプタの接続のために使用する必要がなくなるとされている。
【０００５】
図２は、従来のマルチプロセッサ型情報処理装置（以下、情報処理装置と略記する）１０１の構成例を示している。情報処理装置１０１は、基板１０２、第１〜第４のＣＰＵソケット１０３，１０４，１０５，１０６、ＣＰＵ１０７、第１〜第４のチップセット１０８，１０９，１１０，１１１、第１〜第４のＩ／Ｏデバイス１１２，１１３，１１４，１１５を備えている。
【０００６】
各ＣＰＵソケット１０３，１０４，１０５，１０６は、それぞれＣＰＵ１０７を装着可能な構造を備え、ＣＰＵバス１２１により互いに接続している。各チップセット１０８，１０９，１１０，１１１は、それぞれ固有の処理機能を有する半導体デバイスからなり、この例では、ＣＰＵ−チップバス１２２により、それぞれが対応するＣＰＵソケット１０３，１０４，１０５，１０６と接続している。また、第１及び第３のチップセット１０８，１１０が互いにチップバス１２３により接続し、第２及び第４のチップセット１０９，１１１が互いにチップバス１２３により接続している。各Ｉ／Ｏデバイス１１２，１１３，１１４，１１５は、それぞれ対応するチップセット１０８，１０９，１１０，１１１に接続している。そして、この例では、１つのＣＰＵ１０７が第１のＣＰＵソケット１０３に装着され、他のＣＰＵソケット１０４，１０５，１０６が空き状態となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２１５５９７号公報
【特許文献２】特開平１０−１７１７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記図２に示す情報処理装置１０１において、第２及び第４のチップセット１０９，１１１は、ＣＰＵ１０７に接続されない状態となっている。即ち、第１のＣＰＵソケット１０３から延びるＣＰＵバス１２１と、第２及び第４のチップセット１０９，１１１から延びるＣＰＵ−チップバス１２２とが、空き状態の第２及び第４のＣＰＵソケット１０４，１０６により、切断された状態となる。そのため、第２及び第４にチップセット１０９，１１１をＣＰＵ１０７により制御することが不可能となる。
【０００９】
また、第３のチップセット１１０とＣＰＵ１０７との接続に関しては、第１のＣＰＵソケット１０３と第１のチップセット１０８とを接続するＣＰＵ−チップバス１２２、第１のチップセット１０８、第１のチップセット１０８と第３のチップセット１１０とを接続するチップバス１２３を介して、接続可能である。しかしながら、ＣＰＵ１０７と第１のチップセット１０８とを接続するＣＰＵバス１２２を、第１及び第３のチップセット１０８，１１０が共用する状態となるため、第１及び第３のＩ／Ｏデバイス１１２，１１４に十分な帯域幅を確保することができず、処理速度の低下等が生じやすい。
【００１０】
このように、従来のマルチプロセッサ型情報処理装置は、ＣＰＵの非装着時における接続上の問題を有する。このような問題は、上記特許文献１又は２によって解決されるものではない。
【００１１】
そこで、本発明は、ＣＰＵの非装着時における接続状態を改善することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題の解決を図る本発明は、ＣＰＵを装着可能な複数のＣＰＵソケットと、前記ＣＰＵソケットに装着される複数の前記ＣＰＵ間におけるデータ通信を可能にするＣＰＵバスと、前記ＣＰＵソケットに装着される少なくとも１つの前記ＣＰＵと、所定の機能を提供するチップセットとの間におけるデータ通信を可能にするＣＰＵ−チップバスとを備えるマルチチップ型情報処理装置に用いられるバス接続用アダプタであって、前記ＣＰＵソケットに装着可能なケーシングと、前記ケーシングと一体に設けられ、前記ＣＰＵバスと前記ＣＰＵ−チップバスとの間を中継接続する中継接続部とを備えるものである。
【発明の効果】
【００１３】
上記本発明によれば、バス接続用アダプタを空き状態のＣＰＵソケットに装着することにより、該ＣＰＵソケットから延びるＣＰＵバスとＣＰＵ−チップバスとの間が接続される。これにより、空き状態のＣＰＵソケットが存在する場合であっても、全ての又は選択されたチップセットをＣＰＵに接続することが可能となる。また、各チップセットに対して、ＣＰＵバスがそれぞれ１つずつの割り当てられるように接続状態を調整することができるので、処理速度の低下を防ぐことが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係るバス接続用アダプタを用いたマルチプロセッサ型情報処理装置の構成例を示すブロック図である。
【図２】従来のマルチプロセッサ型情報処理装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態に係るバス接続用アダプタ（以下、アダプタと略記する）１１，１２，１３を用いたマルチプロセッサ型情報処理装置（以下、情報処理装置と略記する）１の構成例を示している。この情報処理装置１は、第１〜第３のアダプタ１１，１２，１３、基板２１、第１〜第４のＣＰＵソケット３１，３２，３３，３４、ＣＰＵ４１、第１〜第４のチップセット５１，５２，５３，５４、第１〜第４のＩ／Ｏデバイス６１，６２，６３，６４、第１〜第６のＣＰＵバス７１，７２，７３，７４，７５，７６、第１〜第４のＣＰＵ−チップバス８１，８２，８３，８４、第１及び第２のチップバス９１，９２を備えている。
【００１６】
各ＣＰＵソケット３１，３２，３３，３４は、それぞれＣＰＵ４１を装着可能な構造を備えている。各ＣＰＵソケット３１，３２，３３，３４は、各ＣＰＵバス７１，７２，７３，７４，７５，７６により接続している。
【００１７】
各ＣＰＵバス７１，７２，７３，７４，７５，７６は、ＣＰＵソケット３１，３２，３３，３４に装着されたＣＰＵ間でのデータ通信を可能にする。本実施の形態においては、第１及び第２のＣＰＵソケット３１，３２が、第１のＣＰＵバス７１により接続されている。第１及び第３のＣＰＵソケット３１，３３が、第２のＣＰＵバス７２により接続されている。第１及び第４のＣＰＵソケット３１，３４が、第３のＣＰＵバス７３により接続されている。第２及び第３のＣＰＵソケット３２，３３が、第４のＣＰＵバス７４により接続されている。第２及び第４のＣＰＵソケット３２，３４が、第５のＣＰＵバス７５により接続されている。第３及び第４のＣＰＵソケット３３，３４が、第６のＣＰＵバス７６により接続されている。
【００１８】
各チップセット５１，５２，５３，５４は、それぞれ固有の処理機能を有する任意の半導体デバイスからなる。各チップセット５１，５２，５３，５４は、各ＣＰＵ−チップバス８１，８２，８３，８４により、それぞれ対応するＣＰＵソケット３１，３２，３３，３４と接続している。具体的には、第１のチップセット５１が第１のＣＰＵ−チップバス８１により第１のＣＰＵソケット３１に接続している。第２のチップセット５２が第２のＣＰＵ−チップバス８２により第２のＣＰＵソケット３２に接続している。第３のチップセット５３が第３のＣＰＵ−チップバス８３により第３のＣＰＵソケット３３に接続している。第４のチップセット５４が第４のＣＰＵ−チップバス８４により第４のＣＰＵソケット３４に接続している。また、第１及び第３のチップセット６１，６３が第１のチップバス９１により接続し、第２及び第４のチップセット６２，６４が第２のチップバス９２により接続している。
【００１９】
各Ｉ／Ｏデバイス６１，６２，６３，６４は、それぞれ対応するチップセット５１，５２，５３，５４に、ＰＣＩ(Peripheral Component Interconnect)エクスプレス等のインターフェースを介して接続している。また、１つのＣＰＵバス７１，７２，７３，７４，７５，７６の帯域と、１つのＰＣＩエクスプレスのレーンの合計の帯域との間で、均衡が取れていることが好ましい。
【００２０】
そして、本実施の形態においては、１つのＣＰＵ４１が、第１のＣＰＵソケット１０３に装着され、他のＣＰＵソケット３２，３３，３４には、それぞれ第１〜第３のアダプタ１１，１２，１３が装着されている。
【００２１】
各アダプタ１１，１２，１３は、ケーシング１５、中継接続部１６を備えている。ケーシング１５は、樹脂材料等から形成され、ＣＰＵソケット３１，３２，３３，３４に装着可能な形状を備えている。中継接続部１６は、適宜の導電体により形成され、ケーシング１５と一体に設けられ、ＣＰＵバス７１，７２，７３，７４，７５，７６とＣＰＵ−チップバス８１，８２，８３，８４との間、及び必要に応じて複数のＣＰＵバス７１，７２，７３，７４，７５，７６の間を中継接続する。
【００２２】
本実施の形態においては、第１のアダプタ１１の中継接続部１６は、第１のＣＰＵバス７１と第２のＣＰＵ−チップバス８２とを中継接続する。第２のアダプタ１２の中継接続部１６は、第２のＣＰＵバス７２と第３のＣＰＵ−チップバス８３とを中継接続する。第３のアダプタ１３の中継接続部１６は、第３のＣＰＵバス７３と第４のＣＰＵ−チップバス８４とを中継接続する。
【００２３】
上記構成により、第２のチップセット５２は、第１のＣＰＵバス７１、第１のアダプタ１１、第２のＣＰＵ−チップバス８２を介して、ＣＰＵ４１と接続する。第４のチップセット５４は、第３のＣＰＵバス７３、第３のアダプタ１３、第４のＣＰＵ−チップバス８４を介して、ＣＰＵ４１と接続する。これら第２及び第４のチップセット５２，５４は、本来ＣＰＵ４１と接続できないものであるが、第１及び第３のアダプタ１１，１３により、接続可能となる。これにより、ＣＰＵ４１により第２及び第４のチップセット５２，５４を制御することが可能となる。
【００２４】
また、第３のチップセット５３は、第２のＣＰＵバス８３、第２のアダプタ１２、第３のＣＰＵ−チップバス８３を介して、ＣＰＵ４１と接続する。この第３のチップセット５３は、本来第１のＣＰＵバス８１、第１のチップセット５１、第１のチップバス９１を介して、ＣＰＵ４１と通信するものであるが、第２のアダプタ１２により、第１のＣＰＵバス８１を第１のチップセット５１と共用することなく、通信可能となる。これにより、処理速度を向上させることが可能となる。
【００２５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００２６】
１  （マルチプロセッサ型）情報処理装置
１１，１２，１３  （バス接続用）アダプタ
３１，３２，３３，３４  ＣＰＵソケット
４１  ＣＰＵ
５１，５２，５３，５４  チップセット
６１，６２，６３，６４  Ｉ／Ｏデバイス
７１，７２，７３，７４，７５，７６  ＣＰＵバス
８１，８２，８３，８４  ＣＰＵ−チップバス
９１，９２  チップバス
【図１】
2010211573.tif 000003
【図２】
2010211573.tif 000004