(57)【要約】【課題】互いに特性の異なるデジタル回路用のトランジスタとアナログ回路用のトランジスタとを共通の工程で形成することができる半導体装置及びその製造方法を提供する。【解決手段】アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第１の低濃度拡散層２８Ｎのゲート電極２４ａ側端部から第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部までの間の距離Ｌ１が、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第１の低濃度拡散層４８Ｎのゲート電極２４ｂ側端部から第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部までの間の距離Ｌ３よりも長くなっている。【選択図】  図１
2010109047.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたアナログ回路と、前記半導体基板上に形成されたデジタル回路とを有し、
前記アナログ回路は、前記半導体基板上に形成された第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１導電型の第１のソース／ドレイン拡散層と；前記第１のゲート電極と前記第１のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成された前記第１導電型の第１の不純物拡散層と；前記第１の不純物拡散層と前記第１のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第１の不純物拡散層よりも不純物濃度の高い前記第１導電型の第２の不純物拡散層とを含み、前記第１の不純物拡散層の前記第１のゲート電極側端部から前記第２の不純物拡散層の前記第１のゲート電極側端部までの距離が第１の距離である第１のトランジスタを有し、
前記デジタル回路は、前記半導体基板上に形成された第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された前記第１導電型の第２のソース／ドレイン拡散層と；前記第２のゲート電極と前記第２のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第１の不純物拡散層と同一の不純物濃度を有する前記第１導電型の第３の不純物拡散層と；前記第３の不純物拡散層と前記第２のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第２の不純物拡散層と同一の不純物濃度を有する前記第１導電型の第４の不純物拡散層とを含み、前記第３の不純物拡散層の前記第２のゲート電極側端部から前記第４の不純物拡散層の前記第２のゲート電極側端部までの距離が、前記第１の距離よりも小さい第２の距離である第２のトランジスタを有する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の距離は、前記第２の不純物拡散層の前記第１のゲート電極側端部から前記第１のソース／ドレイン拡散層の前記第１のゲート電極側端部までの間の第３の距離以上である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第２の距離は、前記第４の不純物拡散層の前記第２のゲート電極側端部から前記第２のソース／ドレイン拡散層の前記第２のゲート電極側端部までの間の第４の距離以下である
ことを特徴とする半導体装置。
【請求項４】
アナログ回路領域とデジタル回路領域とを有する半導体装置の製造方法であって、
半導体基板の前記アナログ回路領域に第１のゲート電極を形成し、前記半導体基板の前記デジタル回路領域に第２のゲート電極を形成する工程と、
前記半導体基板の前記アナログ回路領域に、前記第１のゲート電極をマスクとして第１の不純物を注入して第１の不純物拡散層を形成すると同時に、前記半導体基板の前記デジタル回路領域に、前記第２のゲート電極をマスクとして前記第１の不純物を注入して第３の不純物拡散層を形成する工程と、
前記アナログ回路領域の一部であって前記第１のゲート電極に隣接する領域と前記第１のゲート電極とを覆う第１のマスクと、前記デジタル回路領域の一部であって前記第２のゲート電極に隣接する領域と前記第２のゲート電極とを覆う第２のマスクとを形成し、前記第１のマスクと前記第２のマスクとをマスクとして、前記アナログ回路領域及び前記デジタル回路領域に第２の不純物を注入して第２の不純物拡散層及び第４の不純物拡散層を同時に形成する工程と、
前記半導体基板の前記アナログ回路領域に第１のソース／ドレイン拡散層を形成すると同時に、前記半導体基板の前記デジタル回路領域に第２のソース／ドレイン拡散層を形成する工程とを有し、
前記第１の不純物拡散層の前記第１のゲート電極側端部から前記第２の不純物拡散層の前記第１のゲート電極側端部までの間の第１の距離は、前記第３の不純物拡散層の前記第２のゲート電極側端部から前記第４の不純物拡散層の前記第２のゲート電極側端部までの間の第２の距離よりも長い
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１の距離は、前記第２の不純物拡散層の前記第１のゲート電極側端部から前記第１のソース／ドレイン拡散層の前記第１のゲート電極側端部までの間の第３の距離以上である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
前記第２の距離は、前記第４の不純物拡散層の前記第２のゲート電極側端部から前記第２のソース／ドレイン拡散層の前記第２のゲート電極側端部までの間の第４の距離以下である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項４乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物拡散層は、前記第３の不純物拡散層と不純物濃度が等しい
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物拡散層は、前記第４の不純物拡散層と不純物濃度が等しい
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、デジタル回路に用いられるトランジスタとアナログ回路に用いられるトランジスタとを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、トランジスタ等の素子や配線により形成されたデジタル回路、アナログ回路等が同一半導体基板上に混載されることがある。かかる半導体装置では、混載される回路の機能に応じて、各回路に含まれるトランジスタに要求される特性が異なり、トランジスタの各部のサイズや不純物拡散層のドーズ量が異なっていた。このため、各回路に含まれるトランジスタは、別々の工程で製造されていた。
【特許文献１】特開２００４−２２１１７０号公報
【特許文献２】特開２００５−３８９５８号公報
【特許文献３】特開２００３−２２４１３７号公報
【特許文献４】特開２００５−１５０３００号公報
【特許文献５】特開２００６−１１４７６８号公報
【特許文献６】特許３５９４５５０号公報
【特許文献７】特許３２９８４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、デジタル回路用のトランジスタとアナログ回路用のトランジスタとを別々の工程で製造していたのでは、製造工程が煩雑となり、製造コストの上昇等の不都合が生じることになる。
【０００４】
本発明の目的は、互いに特性の異なるデジタル回路用のトランジスタとアナログ回路用のトランジスタとを共通の工程で形成することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の一観点によれば、半導体基板上に形成されたアナログ回路と、前記半導体基板上に形成されたデジタル回路とを有し、前記アナログ回路は、前記半導体基板上に形成された第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１導電型の第１のソース／ドレイン拡散層と；前記第１のゲート電極と前記第１のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成された前記第１導電型の第１の不純物拡散層と；前記第１の不純物拡散層と前記第１のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第１の不純物拡散層よりも不純物濃度の高い前記第１導電型の第２の不純物拡散層とを含み、前記第１の不純物拡散層の前記第１のゲート電極側端部から前記第２の不純物拡散層の前記第１のゲート電極側端部までの距離が第１の距離である第１のトランジスタを有し、前記デジタル回路は、前記半導体基板上に形成された第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された前記第１導電型の第２のソース／ドレイン拡散層と；前記第２のゲート電極と前記第２のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第１の不純物拡散層と同一の不純物濃度を有する前記第１導電型の第３の不純物拡散層と；前記第３の不純物拡散層と前記第２のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第２の不純物拡散層と同一の不純物濃度を有する前記第１導電型の第４の不純物拡散層とを含み、前記第３の不純物拡散層の前記第２のゲート電極側端部から前記第４の不純物拡散層の前記第２のゲート電極側端部までの距離が、前記第１の距離よりも小さい第２の距離である第２のトランジスタを有することを特徴とする半導体装置が提供される。
【０００６】
また、実施形態の他の観点によれば、アナログ回路領域とデジタル回路領域とを有する半導体装置の製造方法であって、半導体基板の前記アナログ回路領域に第１のゲート電極を形成し、前記半導体基板の前記デジタル回路領域に第２のゲート電極を形成する工程と、前記半導体基板の前記アナログ回路領域に、前記第１のゲート電極をマスクとして第１の不純物を注入して第１の不純物拡散層を形成すると同時に、前記半導体基板の前記デジタル回路領域に、前記第２のゲート電極をマスクとして前記第１の不純物を注入して第３の不純物拡散層を形成する工程と、前記アナログ回路領域の一部であって前記第１のゲート電極に隣接する領域と前記第１のゲート電極とを覆う第１のマスクと、前記デジタル回路領域の一部であって前記第２のゲート電極に隣接する領域と前記第２のゲート電極とを覆う第２のマスクとを形成し、前記第１のマスクと前記第２のマスクとをマスクとして、前記アナログ回路領域及び前記デジタル回路領域に第２の不純物を注入して第２の不純物拡散層及び第４の不純物拡散層を同時に形成する工程と、前記半導体基板の前記アナログ回路領域に第１のソース／ドレイン拡散層を形成すると同時に、前記半導体基板の前記デジタル回路領域に第２のソース／ドレイン拡散層を形成する工程とを有し、前記第１の不純物拡散層の前記第１のゲート電極側端部から前記第２の不純物拡散層の前記第１のゲート電極側端部までの間の第１の距離は、前記第３の不純物拡散層の前記第２のゲート電極側端部から前記第４の不純物拡散層の前記第２のゲート電極側端部までの間の第２の距離よりも長いことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
開示の半導体装置及びその製造方法によれば、アナログ回路用の第１の高耐圧トランジスタにおける第１の不純物拡散層の第１のゲート電極側端部から第２の不純物拡散層の第１のゲート電極側端部までの間の第１の距離を、デジタル回路用の第２の高耐圧トランジスタにおける第３の不純物拡散層の第２のゲート電極側端部から第４の不純物拡散層の第２のゲート電極側端部までの間の第２の距離よりも長くする。これにより、開示の半導体装置及びその製造方法によれば、互いに特性の異なるアナログ回路用の第１の高耐圧トランジスタとデジタル回路用の第２の高耐圧トランジスタとを共通の工程で形成することができる。
【発明を実施するための最良の形態】
【０００８】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図２７を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２及び図５は、本実施形態による半導体装置におけるアナログ回路用高耐圧トランジスタの特性を示すグラフである。ここで、高耐圧トランジスタとは、ロジック回路に含まれるトランジスタよりも耐圧が高いトランジスタを示す総称として使用しており、具体的に耐圧が所定電圧以上のトランジスタを特定するものではなく、本発明の適用範囲を限定するものではない。図３は、本実施形態による半導体装置におけるアナログ回路用高耐圧トランジスタにおいてＩｓｕｂ／Ｉｄが低減されるメカニズムを示すグラフである。図６は、本実施形態による半導体装置におけるデジタル回路用高耐圧トランジスタの特性を示すグラフである。図７乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０００９】
まず、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１０】
図示するように、例えばシリコン基板である半導体基板１４には、素子分離領域１６が形成されている。素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。素子分離領域１６により、アナログ回路用Ｎ型高耐圧トランジスタが形成されるアナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎと、デジタル回路用Ｎ型高耐圧トランジスタが形成されるデジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎとが画定されている。
【００１１】
アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎの半導体基板１４内には、Ｐ型ウェル１８Ｐが形成されている。また、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎの半導体基板１４内には、Ｐ型ウェル２０Ｐが形成されている。
【００１２】
アナログ回路用Ｎ型高耐圧トランジスタ領域６ＮのＰ型ウェル１８Ｐが形成された半導体基板１４上には、ゲート絶縁膜２２を介して、例えばポリシリコンのゲート電極２４ａが形成されている。
【００１３】
ゲート電極２４ａの両側の半導体基板１４内には、ゲート電極２４ａから離間して、高濃度拡散層であるＮ型のソース／ドレイン拡散層２６Ｎが形成されている。ゲート電極２４ａとソース／ドレイン拡散層２６Ｎとの間の半導体基板１４内には、ゲート電極２４ａ側から順に、Ｎ型の第１の低濃度拡散層２８Ｎと、Ｎ型の第２の低濃度拡散層３０Ｎとがそれぞれ形成されている。第１の低濃度拡散層２８Ｎは、ソース／ドレイン拡散層２６Ｎよりも不純物濃度が低くなっている。また、第２の低濃度拡散層３０Ｎは、ソース／ドレイン拡散層２６Ｎよりも不純物濃度が低く、第１の低濃度拡散層２８Ｎよりも不純物濃度が高くなっている。
【００１４】
第１の低濃度拡散層２８Ｎのゲート電極２４ａ側端部から第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部まで間の距離Ｌ１は、第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部からソース／ドレイン拡散層２６Ｎのゲート電極２４ａ側端部までの間の距離Ｌ２以上になっている。また、ゲート電極２４ａ縁部から第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部まで間の距離は、距離Ｌ２以上になっている。
【００１５】
ゲート電極２４ａ上には、例えばシリコン酸化膜のキャップ絶縁膜３２が形成されている。
【００１６】
ゲート電極２４ａ及びキャップ絶縁膜３２の側壁、並びにゲート電極２４ａの両側のゲート絶縁膜２２上には、例えばシリコン酸化膜の絶縁膜３４が形成されている。
【００１７】
ゲート電極２４ａ上の絶縁膜３４及びキャップ絶縁膜３２には、ゲート電極２４ａに達する開口部３６が形成されている。また、ゲート電極２４ａの両側の絶縁膜３４及びゲート絶縁膜２２には、ソース／ドレイン拡散層２６Ｎに達する開口部３７が形成されている。
【００１８】
開口部３６底部のゲート電極２４ａ上及び開口部３７底部のソース／ドレイン拡散層２６Ｎ上には、例えばコバルトシリサイド（ＣｏＳｉ）の金属シリサイド膜４０が形成されている。
【００１９】
こうして、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎに、ゲート電極２４ａと、ソース／ドレイン拡散層２６Ｎと、第１及び第２の低濃度拡散層２８Ｎ、３０Ｎとを有するアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎが形成されている。アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎは、半導体基板１４上に形成された高耐圧アナログ回路（図示せず）に用いられている。アナログ回路用高耐圧トランジスタ４２Ｎは、半導体基板１４上に形成された標準ロジック回路（図示せず）に形成されたいずれのトランジスタよりも耐圧が高くなっている。
【００２０】
また、デジタル回路用Ｎ型高耐圧トランジスタ領域８ＮのＰ型ウェル２０Ｐが形成された半導体基板１４上には、ゲート絶縁膜２２を介して、例えばポリシリコンのゲート電極２４ｂが形成されている。
【００２１】
ゲート電極２４ｂの両側の半導体基板１４内には、ゲート電極２４ｂから離間して、高濃度拡散層であるＮ型のソース／ドレイン拡散層４６Ｎが形成されている。ゲート電極２４ｂとソース／ドレイン拡散層４６Ｎとの間の半導体基板１４内には、ゲート電極２４ｂ側から順に、Ｎ型の第１の低濃度拡散層４８Ｎと、Ｎ型の第２の低濃度拡散層５０Ｎとがそれぞれ形成されている。第１の低濃度拡散層４８Ｎは、ソース／ドレイン拡散層４６Ｎよりも不純物濃度が低くなっている。また、第２の低濃度拡散層５０Ｎは、ソース／ドレイン拡散層４６Ｎよりも不純物濃度が低く、第１の低濃度拡散層４８Ｎよりも不純物濃度が高くなっている。また、ソース／ドレイン拡散層４６Ｎは、ソース／ドレイン拡散層２６Ｎと不純物濃度が等しくなっている。また、第１の低濃度拡散層４８Ｎは、第１の低濃度拡散層２８Ｎと不純物濃度が等しくなっている。また、第２の低濃度拡散層５０Ｎは、第２の低濃度拡散層３０Ｎと不純物濃度が等しくなっている。
【００２２】
第１の低濃度拡散層４８Ｎのゲート電極２４ｂ側端部から第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部まで間の距離Ｌ３は、第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部からソース／ドレイン拡散層４６Ｎのゲート電極２４ｂ側端部までの間の距離Ｌ４以下になっている。また、ゲート電極２４ｂ縁部から第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部まで間の距離は、距離Ｌ４以下になっている。
【００２３】
ゲート電極２４ｂ上には、例えばシリコン酸化膜のキャップ絶縁膜３２が形成されている。
【００２４】
ゲート電極２４ｂ及びキャップ絶縁膜３２の側壁、並びにゲート電極２４ｂの両側のゲート絶縁膜２２上には、例えばシリコン酸化膜の絶縁膜３４が形成されている。
【００２５】
ゲート電極２４ｂ上の絶縁膜３４及びキャップ絶縁膜３２には、ゲート電極２４ｂに達する開口部３８が形成されている。また、ゲート電極２４ｂの両側の絶縁膜３４及びゲート絶縁膜２２には、ソース／ドレイン拡散層４６Ｎに達する開口部３９が形成されている。
【００２６】
開口部３８底部のゲート電極２４ｂ上及び開口部３９底部のソース／ドレイン拡散層４６Ｎ上には、例えばＣｏＳｉの金属シリサイド膜４０が形成されている。
【００２７】
こうして、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎに、ゲート電極２４ｂと、ソース／ドレイン拡散層４６Ｎと、第１及び第２の低濃度拡散層４８Ｎ、５０Ｎとを有するデジタル回路用Ｎ型高耐圧トランジスタ５２Ｎが形成されている。デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎは、半導体基板１４上に形成された高耐圧デジタル回路（図示せず）に用いられている。デジタル回路用高耐圧トランジスタ５２Ｎは、半導体基板１４上に形成された標準ロジック回路（図示せず）に形成されたいずれのトランジスタよりも耐圧が高くなっている。
【００２８】
デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎのゲート絶縁膜２２の膜厚は、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎのゲート絶縁膜２２の膜厚と同じになっており、両トランジスタの耐圧は同じになっている。また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎのゲート長は、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎのゲート長と同じになっている。なお、両トランジスタのゲート長は、互いに異なっていてもよい。例えば、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎのゲート長よりも、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎのゲート長が長くなっていてもよい。
【００２９】
アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第１の低濃度拡散層２８Ｎの距離Ｌ１は、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第１の低濃度拡散層４８Ｎの距離Ｌ３よりも長くなっている。また、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおけるゲート電極２４ａ縁部から第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部まで間の距離は、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおけるゲート電極２４ｂ縁部から第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部まで間の距離よりも長くなっている。
【００３０】
また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第２の低濃度拡散層５０Ｎの距離Ｌ４は、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第２の低濃度拡散層３０Ｎの距離Ｌ２よりも長くなっている。
【００３１】
本実施形態による半導体装置では、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第１の低濃度拡散層２８Ｎの距離Ｌ１が、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第１の低濃度拡散層４８Ｎの距離Ｌ３よりも長くなっている。また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第２の低濃度拡散層５０Ｎの距離Ｌ４が、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第２の低濃度拡散層３０Ｎの距離Ｌ２よりも長くなっている。さらに、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいては、第１の低濃度拡散層２８Ｎの距離Ｌ１が、第２の低濃度拡散層３０Ｎの距離Ｌ２以上になっている。また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおいては、第１の低濃度拡散層４８Ｎの距離Ｌ３が、第２の低濃度拡散層５０Ｎの距離Ｌ４以下になっている。
【００３２】
このように、本実施形態による半導体装置では、互いに同じ不純物濃度を有する第１の低濃度拡散層２８Ｎと第１の低濃度拡散層４８Ｎとの距離Ｌ１、Ｌ３が調整され、距離Ｌ１が距離Ｌ３よりも長く設定されている。そして、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいては、第１の低濃度拡散層２８Ｎの距離Ｌ１が、第２の低濃度拡散層３０Ｎの距離Ｌ２以上になっている。これにより、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎでは、第１の低濃度拡散層２８Ｎによる抵抗が比較的大きくなり、ドレイン電流（Ｉｄ）に対する基板電流（Ｉｓｕｂ）の比（Ｉｓｕｂ／Ｉｄ）を低減し、雑音を低減することできる。他方、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおいては、第１の低濃度拡散層４８Ｎの距離Ｌ３が、第２の低濃度拡散層５０Ｎの距離Ｌ４以下になっている。これにより、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎでは、第１の低濃度拡散層４８Ｎによる抵抗が比較的小さくなり、駆動電流Ｉｏｎを増加し、高速動作を実現することができる。
【００３３】
さらに、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第１の低濃度拡散層２８Ｎと、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第１の低濃度拡散層４８Ｎとは、不純物濃度が互いに同一で、それらの距離Ｌ１と距離Ｌ３とが異なるだけである。また、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第２の低濃度拡散層３０Ｎと、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第２の低濃度拡散層５０Ｎとは、不純物濃度が互いに同一で、それらの距離Ｌ２と距離Ｌ４とが異なるだけである。したがって、互いに特性の異なるアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎとデジタル回路用Ｎ型高耐圧トランジスタ５２Ｎとは、共通の工程で形成することができる。
【００３４】
図２（ａ）は、本実施形態による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタのＩｓｕｂ／Ｉｄと距離Ｌ１と距離Ｌ２との合計距離（Ｌ１＋Ｌ２）との関係を示すグラフである。グラフの横軸は距離Ｌ１と距離Ｌ２との合計距離を示し、縦軸はＩｓｕｂ／Ｉｄを示している。
【００３５】
図２（ａ）から明らかなように、距離Ｌ１と距離Ｌ２との合計距離が増加するに従って、アナログ回路用Ｎ型高耐圧トランジスタのＩｓｕｂ／Ｉｄが低減されることが分かる。
【００３６】
また、図２（ｂ）は、本実施形態による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタのＩｓｕｂ／Ｉｄと距離Ｌ１との関係を示すグラフである。なお、図２（ｂ）では、距離Ｌ２は、０．６μｍに固定されている。グラフの横軸は距離Ｌ１を示し、グラフの縦軸はＩｓｕｂ／Ｉｄを示している。
【００３７】
図２（ｂ）から明らかなように、距離Ｌ１が増加するに従って、アナログ回路用Ｎ型高耐圧トランジスタのＩｓｕｂ／Ｉｄが低減されることが分かる。
【００３８】
図３は、本実施形態による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタのドレイン電流Ｉｄ、基板電流Ｉｓｕｂの最大値（ＩｓｕｂＭａｘ）、及びＩｓｕｂ／Ｉｄと距離Ｌ１との関係を示すグラフである。グラフの横軸は距離Ｌ１を示し、グラフの左側縦軸はドレイン電流Ｉｄ、基板電流Ｉｓｕｂの最大値、Ｉｓｕｂ／Ｉｄを示している。
【００３９】
図３に示すように、距離Ｌ１が長くなるほど、ドレイン電流Ｉｄ及び基板電流Ｉｓｕｂの最大値がともに減少するが、ドレイン電流Ｉｄより基板電流Ｉｓｕｂの減少率の方が大きいからである。これは、距離Ｌ１が長くなる、即ち第１の低濃度拡散層の割合が増大することで、ドレイン接合部に生ずる最大電界が緩和されるためである。この結果、アナログ回路用Ｎ型高耐圧トランジスタにおいては、距離Ｌ１が長くなるほど、Ｉｓｕｂ／Ｉｄが低減されることになる。
【００４０】
アナログ回路は連続した入力信号の変化に対して出力信号の状態も連続的に変化する回路であるので、動作ばらつきや誤差を最小限に抑える必要があり、アナログ回路用トランジスタにおいてＩｓｕｂ／Ｉｄを低減することは、以下に述べるように、重要な意義を有している。
【００４１】
トランジスタのドレイン電流Ｉｄは、ソース電流Ｉｓと基板電流Ｉｓｕｂの和である。このドレイン電流Ｉｄは、ドレイン電圧（動作電圧）Ｖｄが変動しても、ゲート電圧Ｖｇが一定であれば、一定になるのが理想的である。しかしながら、ドレイン電流Ｉｄは、基板電流Ｉｓｕｂをも含んでいる。このため、基板電流Ｉｓｕｂのドレイン電流Ｉｄに対する影響を無視することはできない。ここで、アナログ回路では必ずといっていいほど使われているカレントミラー回路を例にとって、Ｉｓｕｂ／Ｉｄ比の影響を具体的に説明する。図４は、カレントミラー回路の基本回路を示す図である。カレントミラー回路では、２つのＮ型のトランジスタＭ１、Ｍ２を同様のトランジスタにより形成し、ドレイン電圧ＶＤが十分に大きいとき、即ち、トランジスタＭ２が飽和領域になるとき、入力電流ＩＲＥＦの値を出力にコピーすることができる。また、ＩＯＵＴとＩＲＥＦの電流比を、２つのＮ型トランジスタＭ１、Ｍ２のサイズ比（Ｗ２／Ｗ１）を変えることにより、任意に設定することも可能である。出力電流ＩＯＵＴは、ドレイン電圧ＶＤが変動しても一定になるのが理想的である。しかし、トランジスタＭ２の基板電流Ｉｓｕｂがドレイン電圧ＶＤによって変化すると、ＩＯＵＴ＝Ｉｄ＋Ｉｓ＋Ｉｓｕｂであるため、ＩＯＵＴの値が変化し、ＩＯＵＴ／ＩＲＥＦは、理想的な比（Ｗ２／Ｗ１）に対してずれが生じ、電流比の精度が悪化してしまう。従って、このようなカレントミラー回路の精度を向上させるためには、ドレイン電圧Ｖｄの変動により基板電流Ｉｓｕｂが大きくならないようにすること、すなわち、Ｉｓｕｂ／Ｉｄを低減することが望ましい。
【００４２】
本実施形態による半導体装置では、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいて、第１の低濃度拡散層２８Ｎの距離Ｌ１が、第２の低濃度拡散層３０Ｎの距離Ｌ２以上になっている。これにより、アナログ回路用Ｎ型高耐圧トランジスタ４２ＮにおけるＩｓｕｂ／Ｉｄを低減することができる。
【００４３】
また、図５（ａ）は、本実施形態による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタのオン耐圧と距離Ｌ１と距離Ｌ２との合計距離（Ｌ１＋Ｌ２）との関係を示すグラフである。グラフの横軸は距離Ｌ１と距離Ｌ２との合計距離を示し、縦軸はオン耐圧を示している。
【００４４】
図５（ａ）から明らかなように、距離Ｌ１と距離Ｌ２との合計距離が増加するに従って、アナログ回路用Ｎ型高耐圧トランジスタのオン耐圧が高くなることが分かる。
【００４５】
また、図５（ｂ）は、本実施形態による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタのオン耐圧と距離Ｌ１との関係を示すグラフである。グラフの横軸は距離Ｌ１を示し、縦軸はオン耐圧を示している。なお、図５（ｂ）では、距離Ｌ２は、０．６μｍに固定されている。
【００４６】
図５（ｂ）から明らかなように、距離Ｌ１が増加するに従って、アナログ回路用Ｎ型高耐圧トランジスタのオン耐圧が高くなることが分かる。
【００４７】
また、図６は、本実施形態による半導体装置におけるデジタル回路用Ｎ型高耐圧トランジスタのオン耐圧と距離Ｌ３との関係を示すグラフである。グラフの横軸は距離Ｌ３を示し、縦軸はオン耐圧を示している。なお、図６では、距離Ｌ３と距離Ｌ４との合計距離が１．８μｍになるように距離Ｌ４が設定されている。
【００４８】
図６から明らかなように、距離Ｌ３が増加するに従って、デジタル回路用Ｎ型高耐圧トランジスタのオン耐圧が高くなることが分かる。
【００４９】
次に、本実施形態による半導体装置の製造方法について図７乃至図２７を用いて説明する。
【００５０】
まず、例えばシリコン基板である半導体基板１４に、例えばＳＴＩ法により、素子分離領域１６を形成する。素子分離領域１６により、各種回路に含まれる各種トランジスタが形成される素子領域が画定される。なお、図７乃至図２７において、図面右側は高耐圧回路が形成される高耐圧回路領域２を示し、図面左側は標準ロジック回路が形成される標準ロジック回路領域４を示している。高耐圧回路領域２において、図面右側は高耐圧アナログ回路が形成される高耐圧アナログ回路領域６を示し、図面左側は高耐圧デジタル回路が形成される高耐圧デジタル回路領域８を示している。高耐圧アナログ回路領域６において、図面右側はアナログ回路用Ｐ型高耐圧トランジスタが形成されるアナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐを示している。高耐圧アナログ回路領域６において、図面左側はアナログ回路用Ｎ型高耐圧トランジスタが形成されるアナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎを示している。高耐圧デジタル回路領域８において、図面右側はデジタル回路用Ｐ型高耐圧トランジスタが形成されるデジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐを示している。高耐圧デジタル回路領域８において、図面左側はデジタル回路用Ｎ型高耐圧トランジスタが形成されるデジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎを示している。標準ロジック回路領域４において、図面右側は中耐圧回路が形成される中耐圧回路領域１０を示し、図面左側は低耐圧回路が形成される低耐圧回路領域１２を示している。中耐圧回路領域１０において、図面右側はＰ型中耐圧トランジスタが形成されるＰ型中耐圧トランジスタ領域１０Ｐを示し、図面左側はＮ型中耐圧トランジスタが形成されるＮ型中耐圧トランジスタ領域１０Ｎを示している。低耐圧回路領域１２において、図面右側はＰ型低耐圧トランジスタが形成されるＰ型低耐圧トランジスタ領域１２Ｐを示し、図面左側はＮ型低耐圧トランジスタが形成されるＮ型低耐圧トランジスタ領域１２Ｎを示している。
【００５１】
次いで、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎの半導体基板１４内に、Ｐ型のドーパント不純物を選択的に導入することにより、Ｐ型ウェル１８Ｐを形成する。また、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎの半導体基板１４内に、Ｐ型のドーパント不純物を選択的に導入することにより、Ｐ型ウェル２０Ｐを形成する。なお、Ｐ型ウェル１８ＰとＰ型ウェル２０Ｐとは同時に形成してもよいし、いずれかを先に順次形成してもよい。
【００５２】
また、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｎの半導体基板１４内に、Ｎ型のドーパント不純物を選択的に導入することにより、Ｎ型ウェル１８Ｎを形成する。また、デジタル回路用Ｐ型トランジスタ領域８Ｐの半導体基板１４内に、Ｎ型のドーパント不純物を選択的に導入することにより、Ｎ型ウェル２０Ｎを形成する。なお、Ｎ型ウェル１８ＮとＮ型ウェル２０Ｎとは同時に形成してもよいし、いずれかを先に順次形成してもよい。
【００５３】
次いで、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐ及びデジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐに、Ｐ型のドーパント不純物をチャネルドーピングする。これにより、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐの半導体基板１４上部及びデジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐの半導体基板１４上部に、Ｐ型の埋め込みチャネル層５４ａ、５４ｂを形成する。
【００５４】
次いで、全面に、例えば熱酸化法により、シリコン酸化膜２２を形成する。
【００５５】
次いで、Ｎ型中耐圧トランジスタ領域１０Ｎの半導体基板１４内に、Ｐ型のドーパント不純物を選択的に導入することにより、Ｐ型ウェル５６Ｐを形成する。また、Ｎ型低耐圧トランジスタ領域１２Ｎの半導体基板１４内に、Ｐ型のドーパント不純物を選択的に導入することにより、Ｐ型ウェル５８Ｐを形成する。
【００５６】
また、Ｐ型中耐圧トランジスタ領域１０Ｐの半導体基板１４内に、Ｎ型のドーパント不純物を選択的に導入することにより、Ｎ型ウェル５６Ｎを形成する。また、Ｐ型低耐圧トランジスタ領域１２Ｐの半導体基板１４内に、Ｎ型のドーパント不純物を選択的に導入することにより、Ｎ型ウェル５８Ｎを形成する。
【００５７】
次いで、標準ロジック回路領域４におけるシリコン酸化膜２２を選択的に除去する。
【００５８】
次いで、標準ロジック回路領域４の半導体基板１４上に、例えば熱酸化法により、シリコン酸化膜６０を形成する。この際、高耐圧回路領域２におけるシリコン酸化膜２２は追加酸化されて膜厚が増加する。
【００５９】
次いで、低耐圧回路領域１２におけるシリコン酸化膜６０を選択的に除去する。
【００６０】
次いで、低耐圧回路領域１２の半導体基板１４上に、例えば熱酸化法により、シリコン酸化膜６２を形成する。この際、高耐圧回路領域２におけるシリコン酸化膜２２及び中耐圧回路領域１０におけるシリコン酸化膜６０は、それぞれ追加酸化されて膜厚が増加する。
【００６１】
こうして、低耐圧回路領域１２の半導体基板１４には、シリコン酸化膜のゲート絶縁膜６２が形成される。また、中耐圧回路領域１０の半導体基板１４上には、ゲート絶縁膜６２よりも厚いシリコン酸化膜のゲート絶縁膜６０が形成される。また、高耐圧回路領域２の半導体基板１４上には、ゲート絶縁膜６０よりも厚いシリコン酸化膜のゲート絶縁膜２２が形成される（図７参照）。低耐圧回路領域１２におけるゲート絶縁膜６２の膜厚は、例えば耐圧１．８Ｖの低耐圧トランジスタの場合には４ｎｍである。中耐圧回路領域１０におけるゲート絶縁膜６２の膜厚は、例えば耐圧３．３Ｖの中耐圧トランジスタの場合には８ｎｍ、例えば耐圧５Ｖの中耐圧トランジスタの場合には１３ｎｍである。高耐圧回路領域２におけるゲート絶縁膜２２の膜厚は、例えば耐圧１８Ｖの高耐圧トランジスタ（アナログ回路用及びデジタル回路用）の場合には４５ｎｍ、例えば耐圧２５Ｖの高耐圧トランジスタの場合には６０ｎｍである。
【００６２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜２４を堆積する（図８参照）。
【００６３】
次いで、高耐圧回路領域２、Ｎ型中耐圧トランジスタ領域１０Ｎ及びＮ型低耐圧トランジスタ領域におけるポリシリコン膜２４内に、Ｎ型のドーパント不純物を選択的に導入する（図９参照）。ポリシリコン膜２４内へのＮ型のドーパント不純物の導入は、例えば、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を７°、加速エネルギーを２０ｋｅＶ、ドーズ量を４．２×１０１５ｃｍ−２としてイオン注入することにより行う。
【００６４】
次いで、ポリシリコン膜２４上に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜のキャップ絶縁膜３２を形成する（図１０参照）。
【００６５】
次いで、フォトリソグラフィにより、キャップ絶縁膜３２上に、標準ロジック回路領域４を露出し、高耐圧回路領域２を覆うフォトレジスト膜６４を形成する。
【００６６】
次いで、フォトレジスト膜６４をマスクとして用い、ウェットエッチングにより、標準ロジック回路領域４におけるキャップ絶縁膜３２を除去する（図１１参照）。
【００６７】
次いで、フォトレジスト膜６４を除去する。
【００６８】
次いで、フォトリソグラフィにより、Ｐ型及びＮ型中耐圧トランジスタ並びにＰ型及びＮ型低耐圧トランジスタのゲート電極のパターンを有し、高耐圧回路領域２を覆うフォトレジスト膜６６を形成する。
【００６９】
次いで、フォトレジスト膜６６をマスクとして用い、ドライエッチングにより、標準ロジック回路領域４におけるポリシリコン膜２４をパターニングする。これにより、Ｐ型中耐圧トランジスタ領域１０Ｐ、Ｎ型中耐圧トランジスタ領域１０Ｎ、Ｐ型低耐圧トランジスタ領域１２Ｐ及びＮ型低耐圧トランジスタ領域１２Ｎに、それぞれポリシリコン膜のゲート電極２４ｃ、２４ｄ、２４ｅ、２４ｆを形成する（図１２参照）。
【００７０】
次いで、フォトレジスト膜６６を除去する。
【００７１】
次いで、フォトリソグラフィにより、アナログ回路用のＰ型及びＮ型高耐圧トランジスタ並びにデジタル回路用のＰ型及びＮ型高耐圧トランジスタのゲート電極のパターンを有し、標準ロジック回路領域４を覆うフォトレジスト膜６８を形成する。
【００７２】
次いで、フォトレジスト膜６８をマスクとして用い、ドライエッチングにより、高耐圧回路領域２におけるキャップ絶縁膜３２及びポリシリコン膜２４をパターニングする。これにより、アナログ回路用のＰ型及びＮ型高耐圧トランジスタ領域６Ｐ、６Ｎに、それぞれポリシリコン膜のゲート電極２４ａを形成する。また、デジタル回路用のＰ型及びＮ型高耐圧トランジスタ領域８Ｐ、８Ｎに、それぞれポリシリコン膜のゲート電極２４ｂを形成する（図１３参照）。
【００７３】
次いで、フォトレジスト膜６８を除去する。
【００７４】
なお、上記では、標準ロジック回路領域４におけるゲート電極のパターニングを先に行い、高耐圧回路領域２におけるゲート電極のパターニングを後に行う場合に説明したが、この順序は逆であってもよい。
【００７５】
次いで、フォトリソグラフィにより、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎ及びデジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎを露出し、他の領域を覆うフォトレジスト膜７０を形成する。
【００７６】
次いで、フォトレジスト膜７０及びゲート電極２４ａ、２４ｂをマスクとしてＮ型ドーパント不純物のイオン注入を行う。これにより、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎにおけるゲート電極２４ａの両側の半導体基板１４内に、Ｎ型の第１の低濃度拡散層２８Ｎを形成する。また、同時に、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎにおけるゲート電極２４ｂの両側の半導体基板１４内に、Ｎ型の第１の低濃度拡散層４８Ｎを形成する（図１４参照）。例えば耐圧１８ＶのＮ型高耐圧トランジスタ（アナログ回路用及びデジタル回路用）の場合、第１の低濃度拡散層２８Ｎ及び第１の低濃度拡散層４８Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を４５°、加速エネルギーを１２０ｋｅＶ、ドーズ量を３．０×１０１２ｃｍ−２として４方向からイオン注入することにより形成する。また、例えば耐圧２５ＶのＮ型高耐圧トランジスタの場合、第１の低濃度拡散層２８Ｎ及び第１の低濃度拡散層４８Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を４５°、加速エネルギーを１６０ｋｅＶ、ドーズ量を２．８×１０１２ｃｍ−２として４方向からイオン注入することにより形成する。
【００７７】
次いで、フォトレジスト膜７０を除去する。
【００７８】
次いで、フォトリソグラフィにより、開口部７２ａ、７２ｂを有するフォトレジスト膜７２を形成する。開口部７２ａは、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎにおける第２の低濃度拡散層３０Ｎの形成予定領域を露出している。また、開口部７２ｂは、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎにおける第２の低濃度拡散層５０Ｎの形成予定領域を露出している。
【００７９】
次いで、開口部７２ａ、７２ｂを有するフォトレジスト膜７２をマスクとしてＮ型ドーパント不純物のイオン注入を更に行う。これにより、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎにおけるゲート電極２４ａの両側の半導体基板１４内に、Ｎ型の第２の低濃度拡散層３０Ｎを形成する。また、同時に、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎにおけるゲート電極２４ｂの両側の半導体基板１４内に、Ｎ型の第２の低濃度拡散層５０Ｎを形成する（図１５参照）。例えば耐圧１８ＶのＮ型高耐圧トランジスタの場合、第２の低濃度拡散層３０Ｎ及び第２の低濃度拡散層５０Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を６０°、加速エネルギーを１２０ｋｅＶ、ドーズ量を４．０×１０１２ｃｍ−２として４方向からイオン注入することにより形成する。また、例えば耐圧２５ＶのＮ型高耐圧トランジスタの場合、第２の低濃度拡散層３０Ｎ及び第２の低濃度拡散層５０Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を４５°、加速エネルギーを１６０ｋｅＶ、ドーズ量を３．０×１０１２ｃｍ−２として４方向からイオン注入することにより形成する。なお、第２の低濃度拡散層３０Ｎ及び第２の低濃度拡散層５０Ｎには、図１４に示すイオン注入によるドーパント不純物とともに、図１５に示すイオン注入によるドーパント不純物が導入されている。
【００８０】
次いで、フォトリソグラフィにより、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐ及びデジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐを露出し、他の領域を覆うフォトレジスト膜７４を形成する。
【００８１】
次いで、フォトレジスト膜７４及びゲート電極２４ａ、２４ｂをマスクとしてＰ型ドーパント不純物のイオン注入を行う。これにより、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐにおけるゲート電極２４ａの両側の半導体基板１４内に、Ｐ型の低濃度拡散層２８Ｐを形成する。また、同時に、デジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐにおけるゲート電極２４ｂの両側の半導体基板１４内に、Ｐ型の低濃度拡散層４８Ｐを形成する（図１６参照）。例えば耐圧１８ＶのＰ型高耐圧トランジスタ（アナログ回路用及びデジタル回路用）の場合、低濃度拡散層２８Ｐ、４８Ｐは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＢ＋を、基板の法線に対するチルト角を０°、加速エネルギーを３０ｋｅＶ、ドーズ量を３．０×１０１２ｃｍ−２としてイオン注入することにより形成する。また、例えば耐圧２５ＶのＰ型高耐圧トランジスタの場合、低濃度拡散層２８Ｐ、４８Ｐは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＢ＋を、基板の法線に対するチルト角を０°、加速エネルギーを４０ｋｅＶ、ドーズ量を３．５×１０１２ｃｍ−２としてイオン注入することにより形成する。
【００８２】
次いで、フォトレジスト膜７４を除去する。
【００８３】
次いで、フォトリソグラフィにより、Ｐ型低耐圧トランジスタ領域１２Ｐを露出し、他の領域を覆うフォトレジスト膜７６を形成する。
【００８４】
次いで、フォトレジスト膜７６及びゲート電極２４ｅをマスクとしてイオン注入を行い、ハロー領域となるＮ型の不純物拡散層７８Ｎを形成する。例えば耐圧１．８ＶのＰ型低耐圧トランジスタの場合、不純物拡散層７８Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を０°、加速エネルギーを２０ｋｅＶ、ドーズ量を６．０×１０１３ｃｍ−２としてイオン注入することにより形成する。
【００８５】
次いで、フォトレジスト膜７６及びゲート電極２４ｅをマスクとしてイオン注入を行い、ＬＤＤ領域となるＰ型の不純物拡散層８０Ｐを形成する（図１７参照）。例えば耐圧１．８ＶのＰ型低耐圧トランジスタの場合、不純物拡散層８０Ｐは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＢＦ２＋を、基板の法線に対するチルト角を０°、加速エネルギーを５ｋｅＶ、ドーズ量を３．０×１０１４ｃｍ−２としてイオン注入することにより形成する。
【００８６】
次いで、フォトレジスト膜７６を除去する。
【００８７】
次いで、フォトリソグラフィにより、Ｎ型低耐圧トランジスタ領域１２Ｎを露出し、他の領域を覆うフォトレジスト膜８２を形成する。
【００８８】
次いで、フォトレジスト膜８２及びゲート電極２４ｆをマスクとしてイオン注入を行い、ハロー領域となるＰ型の不純物拡散層７８Ｐを形成する。例えば耐圧１．８ＶのＮ型低耐圧トランジスタの場合、不純物拡散層７８Ｐは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＢ＋を、基板の法線に対するチルト角を０°、加速エネルギーを１５ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ−２としてイオン注入することにより形成する。
【００８９】
次いで、フォトレジスト膜８２及びゲート電極２４ｆをマスクとしてイオン注入を行い、ＬＤＤ領域となるＮ型の不純物拡散層８０Ｎを形成する（図１８参照）。例えば耐圧１．８ＶのＮ型低耐圧トランジスタの場合、不純物拡散層８０Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＡｓ＋を、基板の法線に対するチルト角を０°、加速エネルギーを１０ｋｅＶ、ドーズ量を５．０×１０１４ｃｍ−２としてイオン注入することにより形成する。
【００９０】
次いで、フォトレジスト膜８２を除去する。
【００９１】
次いで、フォトリソグラフィにより、Ｎ型中耐圧トランジスタ領域１０Ｎを露出し、他の領域を覆うフォトレジスト膜８４を形成する。
【００９２】
次いで、フォトレジスト膜８４及びゲート電極２４ｄをマスクとしてイオン注入を行い、ＬＤＤ領域となるＮ型の不純物拡散層８６Ｎを形成する（図１９参照）。例えば耐圧５ＶのＮ型中耐圧トランジスタの場合、不純物拡散層８６Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を０°、加速エネルギーを２０ｋｅＶ、ドーズ量を４．０×１０１３ｃｍ−２としてイオン注入することにより形成する。
【００９３】
次いで、フォトレジスト膜８４を除去する。
【００９４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３４を堆積する（図２０参照）。
【００９５】
次いで、フォトリソグラフィにより、標準ロジック回路領域４を露出し、高耐圧回路領域２を覆うフォトレジスト膜８８を形成する。
【００９６】
次いで、フォトレジスト膜８８をマスクとして、標準ロジック回路領域４におけるシリコン酸化膜３４を異方性エッチングする。これにより、ゲート電極２４ｃ、２４ｄ、２４ｅ、２４ｆの側壁部分に、それぞれシリコン酸化膜のサイドウォール絶縁膜３４ａを形成する（図２１参照）。高耐圧回路領域２には、シリコン酸化膜の絶縁膜３４が残存する。
【００９７】
次いで、フォトレジスト膜８８を除去する。
【００９８】
次いで、フォトリソグラフィにより、開口部９０ａ〜９０ｄを有するフォトレジスト膜９０を形成する。開口部９０ａは、アナログ回路用高耐圧トランジスタのゲート電極２４ａ上の領域を露出している。開口部９０ｂは、アナログ回路用高耐圧トランジスタのソース／ドレイン拡散層の形成予定領域を露出している。開口部９０ｃは、デジタル回路用高耐圧トランジスタのゲート電極２４ｂ上の領域を露出している。開口部９０ｄは、デジタル回路用高耐圧トランジスタのソース／ドレイン拡散層の形成予定領域を露出している。
【００９９】
次いで、フォトレジスト膜９０をマスクとして、アナログ回路用高耐圧トランジスタ及びデジタル回路用高耐圧トランジスタのゲート電極２４ａ、２４ｂ上の絶縁膜３４及びキャップ絶縁膜３２をドライエッチングする。また、アナログ回路用高耐圧トランジスタ及びデジタル回路用高耐圧トランジスタのソース／ドレイン拡散層の形成予定領域上の絶縁膜３４及びゲート絶縁膜２２をドライエッチングする。これにより、ゲート電極２４ａ上のキャップ絶縁膜３２及び絶縁膜３４に、ゲート電極２４ａに達する開口部３６を形成する。また、アナログ回路用高耐圧トランジスタのソース／ドレイン拡散層の形成予定領域上のゲート絶縁膜２２及び絶縁膜３４に、半導体基板１４に達する開口部３７を形成する。また、ゲート電極２４ｂ上のキャップ絶縁膜３２及び絶縁膜３４に、ゲート電極２４ｂに達する開口部３８を形成する。また、デジタル回路用高耐圧トランジスタのソース／ドレイン拡散層の形成予定領域上のゲート絶縁膜２２及び絶縁膜３４に、半導体基板１４に達する開口部３９を形成する（図２２参照）。
【０１００】
次いで、フォトレジスト膜９０を除去する。
【０１０１】
次いで、フォトリソグラフィにより、フォトレジスト膜９２を形成する。フォトレジスト膜９２は、Ｐ型中耐圧トランジスタ領域１０Ｐ、Ｐ型低耐圧トランジスタ領域１２Ｐ、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐの開口部３７、及びデジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐの開口部３９を露出し、他の領域を覆っている。
【０１０２】
次いで、フォトレジスト膜９２、ゲート電極２４ｃ、２４ｅ、サイドウォール絶縁膜３４ａ、及び開口部３７、３９が形成された絶縁膜３４をマスクとしてＰ型ドーパント不純物のイオン注入を行う。これにより、アナログ回路用Ｐ型高耐圧トランジスタのＰ型のソース／ドレイン拡散層２６Ｐを形成する。また、同時に、デジタル回路用Ｐ型高耐圧トランジスタのＰ型のソース／ドレイン拡散層４６Ｐを形成する。また、同時に、Ｐ型中耐圧トランジスタのＰ型のソース／ドレイン拡散層９４Ｐを形成する。また、同時に、Ｐ型低耐圧トランジスタのＰ型のソース／ドレイン拡散層９６Ｐを形成する（図２３参照）。ソース／ドレイン拡散層２６Ｐ、４６Ｐ、９４Ｐ、９６Ｐは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＢ＋を、基板の法線に対するチルト角を０°、加速エネルギーを５ｋｅＶ、ドーズ量を２．０×１０１５ｃｍ−２としてイオン注入することにより形成する。
【０１０３】
次いで、フォトレジスト膜９２を除去する。
【０１０４】
こうして、アナログ回路用Ｐ型高耐圧トランジスタ領域６Ｐに、ゲート電極２４ａと、低濃度拡散層２８Ｐと、ソース／ドレイン拡散層２６Ｐとを有するアナログ回路用Ｐ型高耐圧トランジスタ４２Ｐが形成される。また、デジタル回路用Ｐ型高耐圧トランジスタ領域８Ｐに、ゲート電極２４ｂと、低濃度拡散層４８Ｐと、ソース／ドレイン拡散層４６Ｐとを有するデジタル回路用Ｐ型高耐圧トランジスタ５２Ｐが形成される。また、Ｐ型中耐圧トランジスタ領域１０Ｐに、ゲート電極２４ｃと、ソース／ドレイン拡散層９４Ｐとを有するＰ型中耐圧トランジスタ９８Ｐが形成される。また、Ｐ型低耐圧トランジスタ領域１２Ｐに、ゲート電極２４ｅと、不純物拡散層７８Ｎ、８０Ｐと、ソース／ドレイン拡散層９６Ｐとを有するＰ型低耐圧トランジスタ１００Ｐが形成される。アナログ回路用Ｐ型高耐圧トランジスタ４２Ｐは、高耐圧アナログ回路領域６に形成される高耐圧アナログ回路に含まれる。また、デジタル回路用Ｐ型高耐圧トランジスタ５２Ｐは、高耐圧デジタル回路領域８に形成される高耐圧デジタル回路に含まれる。また、Ｐ型中耐圧トランジスタ９８Ｐは、中耐圧回路領域１０に形成される中耐圧回路に含まれる。また、Ｐ型低耐圧トランジスタ１００Ｐは、低耐圧回路領域１２に形成される低耐圧回路に含まれる。中耐圧回路及び低耐圧回路により、標準ロジック回路領域４に標準ロジック回路が形成される。
【０１０５】
次いで、フォトリソグラフィにより、フォトレジスト膜１０２を形成する。フォトレジスト膜１０２は、Ｎ型中耐圧トランジスタ領域１０Ｎ、Ｎ型低耐圧トランジスタ領域１２Ｎ、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎの開口部３７、及びデジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎの開口部３９を露出し、他の領域を覆っている。
【０１０６】
次いで、フォトレジスト膜１０２、ゲート電極２４ｄ、２４ｆ、サイドウォール絶縁膜３４ａ、及び開口部３７、３９が形成された絶縁膜３４をマスクとしてＮ型ドーパント不純物のイオン注入を行う。これにより、アナログ回路用Ｎ型高耐圧トランジスタのＮ型のソース／ドレイン拡散層２６Ｎを形成する。また、同時に、デジタル回路用Ｎ型高耐圧トランジスタのＮ型のソース／ドレイン拡散層４６Ｎを形成する。また、同時に、Ｎ型中耐圧トランジスタのＮ型のソース／ドレイン拡散層９４Ｎを形成する。また、同時に、Ｎ型低耐圧トランジスタのＮ型のソース／ドレイン拡散層９６Ｎを形成する（図２４参照）。ソース／ドレイン拡散層２６Ｎ、４６Ｎ、９４Ｎ、９６Ｎは、例えば次の条件で形成する。すなわち、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を７°、加速エネルギーを１３ｋｅＶ、ドーズ量を２．０×１０１５ｃｍ−２として４方向からイオン注入することにより形成する。
【０１０７】
次いで、フォトレジスト膜１０２を除去する。
【０１０８】
こうして、アナログ回路用Ｎ型高耐圧トランジスタ領域６Ｎに、ゲート電極２４ａと、第１の低濃度拡散層２８Ｎと、第２の低濃度拡散層３０Ｎと、ソース／ドレイン拡散層２６Ｎとを有するアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎが形成される。また、デジタル回路用Ｎ型高耐圧トランジスタ領域８Ｎに、ゲート電極２４ｂと、第１の低濃度拡散層４８Ｎと、第２の低濃度拡散層５０Ｎと、ソース／ドレイン拡散層４６Ｎとを有するデジタル回路用Ｎ型高耐圧トランジスタ５２Ｎが形成される。また、Ｎ型中耐圧トランジスタ領域１０Ｎに、ゲート電極２４ｄと、不純物拡散層８６Ｎと、ソース／ドレイン拡散層９４Ｎとを有するＮ型中耐圧トランジスタ９８Ｎが形成される。また、Ｎ型低耐圧トランジスタ領域１２Ｎに、ゲート電極２４ｆと、不純物拡散層７８Ｐ、８０Ｎと、ソース／ドレイン拡散層９６Ｎとを有するＮ型低耐圧トランジスタ１００Ｎが形成される。アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎは、高耐圧アナログ回路領域６に形成される高耐圧アナログ回路に含まれる。また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎは、高耐圧デジタル回路領域８に形成される高耐圧デジタル回路に含まれる。また、Ｎ型中耐圧トランジスタ９８Ｎは、中耐圧回路領域１０に形成される中耐圧回路に含まれる。また、Ｎ型低耐圧トランジスタ１００Ｎは、低耐圧回路領域１２に形成される低耐圧回路に含まれる。中耐圧回路及び低耐圧回路により、標準ロジック回路領域４に標準ロジック回路が形成される。
【０１０９】
このように、本実施形態では、互いに特性の異なるアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎとデジタル回路用Ｎ型高耐圧トランジスタ５２Ｎとを共通の工程で形成することができる。
【０１１０】
なお、上述のようにして形成されるアナログ回路用高耐圧トランジスタ４２Ｐ、４２Ｎの耐圧は、例えば８〜５０Ｖである。また、これらが含まれる高耐圧アナログ回路の耐圧は、例えば８〜５０Ｖである。
【０１１１】
また、デジタル回路用高耐圧トランジスタ５２Ｐ、５２Ｎの耐圧は、例えば８〜５０Ｖである。また、これらが含まれる高耐圧デジタル回路の耐圧は、例えば８〜５０Ｖである。
【０１１２】
また、中耐圧トランジスタ９８Ｐ、９８Ｎの耐圧は、高耐圧トランジスタ４２Ｐ、４２Ｎ、５２Ｐ、５２Ｎの耐圧よりも低く、例えば２〜８Ｖである。また、これらが含まれる中耐圧回路の耐圧は、高耐圧アナログ回路及び高耐圧デジタル回路よりも低く、例えば２〜８Ｖである。
【０１１３】
また、低耐圧トランジスタ１００Ｐ、１００Ｎの耐圧は、中耐圧トランジスタ９８Ｐ、９８Ｎの耐圧よりも低く、例えば１〜４Ｖである。また、これらが含まれる低耐圧回路の耐圧は、中耐圧回路の耐圧よりも低く、例えば１〜４Ｖである。
【０１１４】
アナログ回路用高耐圧トランジスタ４２Ｐ、４２Ｎは、標準ロジック回路を形成する中耐圧回路及び低耐圧回路に含まれるいずれのトランジスタ９８Ｐ、９８Ｎ、１００Ｐ、１００Ｎよりも耐圧が高くなっている。また、デジタル回路用高耐圧トランジスタ５２Ｐ、５２Ｎは、標準ロジック回路を形成する中耐圧回路及び低耐圧回路に含まれるいずれのトランジスタ９８Ｐ、９８Ｎ、１００Ｐ、１００Ｎよりも耐圧が高くなっている。
【０１１５】
次いで、サリサイドプロセスにより、各トランジスタのソース／ドレイン拡散層２６Ｐ、２６Ｎ、４６Ｐ、４６Ｎ、９４Ｐ、９４Ｎ、９６Ｐ、９６Ｎ上及びゲート電極２４ａ〜２４ｆ上に、例えばＣｏＳｉの金属シリサイド膜４０を形成する（図２５参照）。
【０１１６】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚７０ｎｍのシリコン窒化膜１０４を堆積する（図２６参照）。シリコン窒化膜１０４は、コンタクトホールを形成するためのエッチングの際に、エッチングストッパとして機能する。
【０１１７】
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜１０６を堆積する。こうして、シリコン窒化膜１０４とシリコン酸化膜１０６との積層膜の層間絶縁膜１０８が形成される。
【０１１８】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１０８に、各トランジスタのソース／ドレイン拡散層２６Ｐ、２６Ｎ、４６Ｐ、４６Ｎ、９４Ｐ、９４Ｎ、９６Ｐ、９６Ｎに達するコンタクトホール１１０を形成する。
【０１１９】
次いで、コンタクトホール１１０内に埋め込まれたコンタクトプラグ１１２を形成する。
【０１２０】
次いで、コンタクトプラグ１１２が埋め込まれた層間絶縁膜１０８上に、コンタクトプラグ１１２に接続された配線１１４を形成する。
【０１２１】
次いで、配線１１４が形成された層間絶縁膜１０８上に、例えばシリコン酸化膜の層間絶縁膜１１６を形成する。
【０１２２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１１６に、配線１１４に達するコンタクトホール１１８を形成する。
【０１２３】
次いで、コンタクトホール１１８内に埋め込まれたコンタクトプラグ１２０を形成する。
【０１２４】
次いで、コンタクトプラグ１２０が埋め込まれた層間絶縁膜１１６上に、コンタクトプラグ１２０に接続された配線１２２を形成する。
【０１２５】
次いで、配線１２２が形成された層間絶縁膜１１６上に、例えばシリコン酸化膜の層間絶縁膜１２４を形成する。
【０１２６】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１２４に、配線１２２に達するコンタクトホール１２６を形成する。
【０１２７】
次いで、コンタクトホール１２６内に埋め込まれたコンタクトプラグ１２８を形成する。
【０１２８】
次いで、コンタクトプラグ１２８が埋め込まれた層間絶縁膜１２４上に、コンタクトプラグ１２８に接続された配線１３０を形成する。
【０１２９】
次いで、配線１３０が形成された層間絶縁膜１２４上に、例えばシリコン酸化膜の層間絶縁膜１３２を形成する。
【０１３０】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１３２に、配線１３０に達するコンタクトホール１３４を形成する。
【０１３１】
次いで、コンタクトホール１３４内に埋め込まれたコンタクトプラグ１３６を形成する。
【０１３２】
次いで、コンタクトプラグ１３６が埋め込まれた層間絶縁膜１３２上に、コンタクトプラグ１３６に接続された配線１３８を形成する。
【０１３３】
次いで、配線１３８が形成された層間絶縁膜１３２上に、例えばシリコン酸化膜１４０とシリコン窒化膜１４２とを順次形成し、シリコン酸化膜１４０とシリコン窒化膜１４２の積層膜のカバー膜１４４を形成する。
【０１３４】
こうして、本実施形態による半導体装置が製造される（図２７参照）。
【０１３５】
［実施例１］
実施例１による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎ及びデジタル回路用Ｎ型高耐圧トランジスタ５２Ｎについて説明する。
【０１３６】
アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいては、ゲート絶縁膜２２の膜厚は４５ｎｍとした。また、ゲート長は、１．８μｍとした。
【０１３７】
また、第１の低濃度拡散層２８Ｎは、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を４５°、加速エネルギーを１２０ｋｅＶ、ドーズ量を３．０×１０１２ｃｍ−２として４方向からイオン注入することにより形成した。第１の低濃度拡散層２８Ｎの距離Ｌ１は、０．９μｍとした。
【０１３８】
また、第２の低濃度拡散層３０Ｎは、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を６０°、加速エネルギーを１２０ｋｅＶ、ドーズ量を４．０×１０１２ｃｍ−２として４方向からイオン注入することにより形成した。第２の低濃度拡散層３０Ｎの距離Ｌ２は、０．５μｍとした。
【０１３９】
また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおいては、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎと同様に、ゲート絶縁膜２２の膜厚は４５ｎｍとした。また、ゲート長は、１．８μｍとした。
【０１４０】
また、第１の低濃度拡散層４８Ｎは、第１の低濃度拡散層２８Ｎを形成するためのイオン注入により第１の低濃度拡散層２８Ｎと同時に形成した。第１の低濃度拡散層４８Ｎの距離Ｌ３は、０．７μｍとした。
【０１４１】
また、第２の低濃度拡散層５０Ｎは、第２の低濃度拡散層３０Ｎを形成するためのイオン注入により第２の低濃度拡散層３０Ｎと同時に形成した。第２の低濃度拡散層５０Ｎの距離Ｌ４は、０．７μｍとした。
【０１４２】
このようなアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいて、駆動電流Ｉｏｎは２３０μＡ／μｍ、ブレークダウン電圧は２３．５Ｖ、Ｉｓｕｂ／Ｉｄは１．５％となった。
【０１４３】
他方、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおいて、駆動電流Ｉｏｎは２６０μＡ／μｍ、ブレークダウン電圧はアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎと同じく２３．５Ｖ、Ｉｓｕｂ／Ｉｄは３．５％となった。
【０１４４】
このように、実施例１では、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎについて低いＩｓｕｂ／Ｉｄが得られる一方、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎについて高い駆動電流Ｉｏｎが得られた。
【０１４５】
［実施例２］
実施例２による半導体装置におけるアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎ及びデジタル回路用Ｎ型高耐圧トランジスタ５２Ｎについて説明する。
【０１４６】
アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいては、ゲート絶縁膜２２の膜厚は６０ｎｍとした。また、ゲート長は、２．２μｍとした。
【０１４７】
また、第１の低濃度拡散層２８Ｎは、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を４５°、加速エネルギーを１６０ｋｅＶ、ドーズ量を２．８×１０１２ｃｍ−２として４方向からイオン注入することにより形成した。第１の低濃度拡散層２８Ｎの距離Ｌ１は、１．６μｍとした。
【０１４８】
また、第２の低濃度拡散層３０Ｎは、ドーパント不純物としてＰ＋を、基板の法線に対するチルト角を４５°、加速エネルギーを１６０ｋｅＶ、ドーズ量を３．０×１０１２ｃｍ−２として４方向からイオン注入することにより形成した。第２の低濃度拡散層３０Ｎの距離Ｌ２は、０．６μｍとした。
【０１４９】
また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおいては、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎと同様に、ゲート絶縁膜２２の膜厚は６０ｎｍとした。また、ゲート長は、２．２μｍとした。
【０１５０】
また、第１の低濃度拡散層４８Ｎは、第１の低濃度拡散層２８Ｎを形成するためのイオン注入により第１の低濃度拡散層２８Ｎと同時に形成した。第１の低濃度拡散層４８Ｎの距離Ｌ３は、１．０μｍとした。
【０１５１】
また、第２の低濃度拡散層５０Ｎは、第２の低濃度拡散層３０Ｎを形成するためのイオン注入により第２の低濃度拡散層３０Ｎと同時に形成した。第２の低濃度拡散層５０Ｎの距離Ｌ４は、０．８μｍとした。
【０１５２】
このようなアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおいて、駆動電流Ｉｏｎは２３５μＡ／μｍ、ブレークダウン電圧は３２．５Ｖ、Ｉｓｕｂ／Ｉｄは２．４％となった。
【０１５３】
他方、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおいて、駆動電流Ｉｏｎは２９０μＡ／μｍ、ブレークダウン電圧はアナログ回路用Ｎ型高耐圧トランジスタ４２Ｎと同じく３２．５Ｖ、Ｉｓｕｂ／Ｉｄは４．７％となった。
【０１５４】
このように、実施例２でも、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎについて低いＩｓｕｂ／Ｉｄが得られる一方、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎについて高い駆動電流Ｉｏｎが得られた。
【０１５５】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１５６】
例えば、上記実施形態では、アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎのソース／ドレイン拡散層２６Ｎの両拡散層についてそれぞれ第１及び第２の低濃度拡散層２８Ｎ、３０Ｎを形成した。また、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎのソース／ドレイン拡散層４６Ｎの両拡散層についてそれぞれ第１及び第２の低濃度拡散層４８Ｎ、５０Ｎを形成した。しかしながら、必ずしもソース／ドレイン拡散層の両拡散層について、かかる低濃度拡散層を形成する必要はない。少なくともドレイン拡散層についてのみ、かかる低濃度拡散層を形成すればよい。すなわち、ドレイン拡散層２６Ｎについてのみ上述の距離に関する関係を満たす第１及び第２の低濃度拡散層２８Ｎ、３０Ｎを形成し、ドレイン拡散層４６Ｎについてのみ上述の距離に関する関係を満たす第１及び第２の低濃度拡散層４８Ｎ、５０Ｎを形成してもよい。
【０１５７】
また、上記実施形態では、アナログ回路用及びデジタル回路用の高耐圧トランジスタとともに、中耐圧トランジスタ及び低耐圧トランジスタを半導体基板上に形成する場合について説明したが、半導体装置に搭載するトランジスタの種類は、用途に応じて変更できる。また、作製する回路も種々選択できる。高耐圧アナログ回路及び高耐圧デジタル回路とともに、ロジック回路のほか、高耐圧アナログ回路及び高耐圧デジタル回路よりも耐圧の低い種々の低耐圧回路を形成することができる。
【０１５８】
以上の実施形態に関し、更に以下の付記を開示する。
【０１５９】
（付記１）
半導体基板上に形成されたアナログ回路と、前記半導体基板上に形成されたデジタル回路とを有し、
前記アナログ回路は、前記半導体基板上に形成された第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１導電型の第１のソース／ドレイン拡散層と；前記第１のゲート電極と前記第１のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成された前記第１導電型の第１の不純物拡散層と；前記第１の不純物拡散層と前記第１のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第１の不純物拡散層よりも不純物濃度の高い前記第１導電型の第２の不純物拡散層とを含み、前記第１の不純物拡散層の前記第１のゲート電極側端部から前記第２の不純物拡散層の前記第１のゲート電極側端部までの距離が第１の距離である第１のトランジスタを有し、
前記デジタル回路は、前記半導体基板上に形成された第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された前記第１導電型の第２のソース／ドレイン拡散層と；前記第２のゲート電極と前記第２のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第１の不純物拡散層と同一の不純物濃度を有する前記第１導電型の第３の不純物拡散層と；前記第３の不純物拡散層と前記第２のソース／ドレイン拡散層との間の前記半導体基板内にそれぞれ形成され、前記第２の不純物拡散層と同一の不純物濃度を有する前記第１導電型の第４の不純物拡散層とを含み、前記第３の不純物拡散層の前記第２のゲート電極側端部から前記第４の不純物拡散層の前記第２のゲート電極側端部までの距離が、前記第１の距離よりも小さい第２の距離である第２のトランジスタを有する
ことを特徴とする半導体装置。
【０１６０】
（付記２）
付記１記載の半導体装置において、
前記第１の距離は、前記第２の不純物拡散層の前記第１のゲート電極側端部から前記第１のソース／ドレイン拡散層の前記第１のゲート電極側端部までの間の第３の距離以上である
ことを特徴とする半導体装置。
【０１６１】
（付記３）
付記１又は２記載の半導体装置において、
前記第２の距離は、前記第４の不純物拡散層の前記第２のゲート電極側端部から前記第２のソース／ドレイン拡散層の前記第２のゲート電極側端部までの間の第４の距離以下である
ことを特徴とする半導体装置。
【０１６２】
（付記４）
付記１記載の半導体装置において、
前記第４の不純物拡散層の前記第２のゲート電極側端部から前記第２のソース／ドレイン拡散層の前記第２のゲート電極側端部までの間の第４の距離は、前記第２の不純物拡散層の前記第１のゲート電極側端部から前記第１のソース／ドレイン拡散層の前記第１のゲート電極側端部までの間の第３の距離よりも長い
ことを特徴とする半導体装置。
【０１６３】
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記第１の不純物拡散層は、前記第３の不純物拡散層と不純物濃度が等しい
ことを特徴とする半導体装置。
【０１６４】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記第２の不純物拡散層は、前記第４の不純物拡散層と不純物濃度が等しい
ことを特徴とする半導体装置。
【０１６５】
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記第１の高耐圧トランジスタ及び前記第２の高耐圧トランジスタは、Ｎ型トランジスタである
ことを特徴とする半導体装置。
【０１６６】
（付記８）
アナログ回路領域とデジタル回路領域とを有する半導体装置の製造方法であって、
半導体基板の前記アナログ回路領域に第１のゲート電極を形成し、前記半導体基板の前記デジタル回路領域に第２のゲート電極を形成する工程と、
前記半導体基板の前記アナログ回路領域に、前記第１のゲート電極をマスクとして第１の不純物を注入して第１の不純物拡散層を形成すると同時に、前記半導体基板の前記デジタル回路領域に、前記第２のゲート電極をマスクとして前記第１の不純物を注入して第３の不純物拡散層を形成する工程と、
前記アナログ回路領域の一部であって前記第１のゲート電極に隣接する領域と前記第１のゲート電極とを覆う第１のマスクと、前記デジタル回路領域の一部であって前記第２のゲート電極に隣接する領域と前記第２のゲート電極とを覆う第２のマスクとを形成し、前記第１のマスクと前記第２のマスクとをマスクとして、前記アナログ回路領域及び前記デジタル回路領域に第２の不純物を注入して第２の不純物拡散層及び第４の不純物拡散層を同時に形成する工程と、
前記半導体基板の前記アナログ回路領域に第１のソース／ドレイン拡散層を形成すると同時に、前記半導体基板の前記デジタル回路領域に第２のソース／ドレイン拡散層を形成する工程とを有し、
前記第１の不純物拡散層の前記第１のゲート電極側端部から前記第２の不純物拡散層の前記第１のゲート電極側端部までの間の第１の距離は、前記第３の不純物拡散層の前記第２のゲート電極側端部から前記第４の不純物拡散層の前記第２のゲート電極側端部までの間の第２の距離よりも長い
ことを特徴とする半導体装置の製造方法。
【０１６７】
（付記９）
付記８記載の半導体装置の製造方法において、
前記第１の距離は、前記第２の不純物拡散層の前記第１のゲート電極側端部から前記第１のソース／ドレイン拡散層の前記第１のゲート電極側端部までの間の第３の距離以上である
ことを特徴とする半導体装置の製造方法。
【０１６８】
（付記１０）
付記８又は９記載の半導体装置の製造方法において、
前記第２の距離は、前記第４の不純物拡散層の前記第２のゲート電極側端部から前記第２のソース／ドレイン拡散層の前記第２のゲート電極側端部までの間の第４の距離以下である
ことを特徴とする半導体装置の製造方法。
【０１６９】
（付記１１）
付記８記載の半導体装置の製造方法において、
前記第４の不純物拡散層の前記第２のゲート電極側端部から前記第２のソース／ドレイン拡散層の前記第２のゲート電極側端部までの間の第４の距離は、前記第２の不純物拡散層の前記第１のゲート電極側端部から前記第１のソース／ドレイン拡散層の前記第１のゲート電極側端部までの間の第３の距離よりも長い
ことを特徴とする半導体装置の製造方法。
【０１７０】
（付記１２）
付記８乃至１１のいずれかに記載の半導体装置の製造方法において、
前記第１の不純物拡散層は、前記第３の不純物拡散層と不純物濃度が等しい
ことを特徴とする半導体装置の製造方法。
【０１７１】
（付記１３）
付記８乃至１２のいずれかに記載の半導体装置の製造方法において、
前記第２の不純物拡散層は、前記第４の不純物拡散層と不純物濃度が等しい
ことを特徴とする半導体装置の製造方法。
【０１７２】
（付記１４）
付記８乃至１３のいずれかに記載の半導体装置の製造方法において、
前記第１の高耐圧トランジスタ及び前記第２の高耐圧トランジスタは、Ｎ型トランジスタである
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１７３】
【図１】図１は、一実施形態による半導体装置を示す断面図である。
【図２】図２は、一実施形態による半導体装置におけるアナログ回路用高耐圧トランジスタの特性を示すグラフ（その１）である。
【図３】図３は、一実施形態による半導体装置におけるアナログ回路用高耐圧トランジスタにおいてＩｓｕｂ／Ｉｄが低減されるメカニズムを示すグラフである。
【図４】図４は、カレントミラー回路の基本回路を示す図である。
【図５】図５は、一実施形態による半導体装置におけるアナログ回路用高耐圧トランジスタの特性を示すグラフ（その２）である。
【図６】図６は、一実施形態による半導体装置におけるデジタル回路用高耐圧トランジスタの特性を示すグラフである。
【図７】図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１４】図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１５】図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１６】図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図２１】図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２２】図２２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２３】図２３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２４】図２４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２５】図２５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２６】図２６は、一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２７】図２７は、一実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【符号の説明】
【０１７４】
２…高耐圧回路領域
４…標準ロジック回路領域
６…高耐圧アナログ回路領域
６Ｎ…アナログ回路用Ｎ型高耐圧トランジスタ領域
６Ｐ…アナログ回路用Ｐ型高耐圧トランジスタ領域
８…高耐圧デジタル回路領域
８Ｎ…デジタル回路用Ｎ型高耐圧トランジスタ領域
８Ｐ…デジタル回路用Ｐ型高耐圧トランジスタ領域
１０…中耐圧回路領域
１０Ｎ…Ｎ型中耐圧トランジスタ領域
１０Ｐ…Ｐ型中耐圧トランジスタ領域
１２…低耐圧回路領域
１２Ｎ…Ｎ型低耐圧トランジスタ領域
１２Ｐ…Ｐ型低耐圧トランジスタ領域
１４…半導体基板
１６…素子分離領域
１８Ｐ…Ｐ型ウェル
１８Ｎ…Ｎ型ウェル
２０Ｐ…Ｐ型ウェル
２０Ｎ…Ｎ型ウェル
２２…ゲート絶縁膜、シリコン酸化膜
２４…ポリシリコン膜
２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ…ゲート電極
２６Ｎ…ソース／ドレイン拡散層
２８Ｎ…第１の低濃度拡散層
２８Ｐ…低濃度拡散層
３０Ｎ…第２の低濃度拡散層
３２…キャップ絶縁膜
３４…絶縁膜、シリコン酸化膜
３４ａ…サイドウォール絶縁膜
３６、３７、３８、３９…開口部
４０…金属シリサイド膜
４２Ｎ…アナログ回路用Ｎ型高耐圧トランジスタ
４２Ｐ…アナログ回路用Ｐ型高耐圧トランジスタ
４６Ｎ…ソース／ドレイン拡散層
４８Ｎ…第１の低濃度拡散層
４８Ｐ…低濃度拡散層
５０Ｎ…第２の低濃度拡散層
５２Ｎ…デジタル回路用Ｎ型高耐圧トランジスタ
５２Ｐ…デジタル回路用Ｐ型高耐圧トランジスタ
５４ａ、５４ｂ…埋め込みチャネル層
５６Ｐ…Ｐ型ウェル
５６Ｎ…Ｎ型ウェル
５８Ｐ…Ｐ型ウェル
５８Ｎ…Ｎ型ウェル
６０…ゲート絶縁膜、シリコン酸化膜
６２…ゲート絶縁膜、シリコン酸化膜
６４…フォトレジスト膜
６６…フォトレジスト膜
６８…フォトレジスト膜
７０…フォトレジスト膜
７２…フォトレジスト膜
７２ａ、７２ｂ…開口部
７４…フォトレジスト膜
７６…フォトレジスト膜
７８Ｎ…不純物拡散層
７８Ｐ…不純物拡散層
８０Ｐ…不純物拡散層
８０Ｎ…不純物拡散層
８２…フォトレジスト膜
８４…フォトレジスト膜
８６Ｎ…不純物拡散層
８８…フォトレジスト膜
９０…フォトレジスト膜
９０ａ、９０ｂ、９０ｃ、９０ｄ…開口部
９２…フォトレジスト膜
９４Ｐ…ソース／ドレイン拡散層
９４Ｎ…ソース／ドレイン拡散層
９６Ｐ…ソース／ドレイン拡散層
９６Ｎ…ソース／ドレイン拡散層
９８Ｐ…Ｐ型中耐圧トランジスタ
９８Ｎ…Ｎ型中耐圧トランジスタ
１００Ｐ…Ｐ型低耐圧トランジスタ
１００Ｎ…Ｎ型低耐圧トランジスタ
１０２…フォトレジスト膜
１０４…シリコン窒化膜
１０６…シリコン酸化膜
１０８…層間絶縁膜
１１０…コンタクトホール
１１２…コンタクトプラグ
１１４…配線
１１６…層間絶縁膜
１１８…コンタクトホール
１２０…コンタクトプラグ
１２２…配線
１２４…層間絶縁膜
１２６…コンタクトホール
１２８…コンタクトプラグ
１３０…配線
１３２…層間絶縁膜
１３４…コンタクトホール
１３６…コンタクトプラグ
１３８…配線
１４０…シリコン酸化膜
１４２…シリコン窒化膜
１４４…カバー膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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