(57)【要約】【課題】電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置を提供する。【解決手段】Ｇｅを主成分とする半導体領域（１０）と、前記半導体領域上に形成された絶縁膜（１１）と、前記絶縁膜上に形成された金属膜（１２）とを具備する半導体装置である。前記絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする。【選択図】    図９
2010199294.tif 000002
【特許請求の範囲】
【請求項１】
Ｇｅを主成分とする半導体領域と、
前記半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜とを具備し、
前記絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする半導体装置。
【請求項２】
前記酸化物は、（ＭR）2（ＭIV）2Ｏ7で表わされる組成を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭRはＬａであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＭIVはＴｉであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ＭIVはＺｒであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してＧｅ半導体領域を有し、前記インターポリ絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする半導体装置。
【請求項７】
素子分離領域を有するＳｉ基板と、前記素子分離領域に確定され、Ｇｅを主成分とする素子領域と、前記素子領域に形成されたソース/ドレイン領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備するｐ型ＭＩＳＦＥＴを備え、
前記ゲート絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする半導体装置。
【請求項８】
前記Ｓｉ基板上に形成されたｎ型ＭＩＳＦＥＴをさらに具備する相補型ＭＩＳＦＥＴであり、前記ｎ型ＭＩＳＦＥＴは、前記素子分離領域に確定され、Ｇｅを主成分とする素子領域と、前記素子領域に形成された拡散領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記ゲート絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
絶縁体と、
前記絶縁体上に一方向に沿って形成され、Ｇｅを主成分とする半導体領域と、
前記半導体領域の両端部に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域に挟まれた前記半導体領域の少なくとも両側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極とを具備し、
前記ゲート絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｇｅを主成分とする基板を具備する半導体装置に関する。
【背景技術】
【０００２】
半導体装置における基板として、従来からシリコン単結晶基板が用いられてきたが、電子およびホールの移動度がシリコンよりも大きい点で、ゲルマニウム基板が着目されつつある。その一方、ＳｉＯ2と等価な膜厚[Equivalent  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ(ＥＯＴ）]を低減するために、トランジスターのゲート絶縁膜は、従来の熱酸化膜から高誘電体材料を含む堆積膜へ代わろうとしている。
【０００３】
Ｇｅ  ＭＯＳデバイスの絶縁膜とＥＯＴは０．５ｎｍ程度である。Ｇｅ酸化物の誘電率は高々１０程度であるため、Ｇｅ  ＭＯＳデバイスが使用される世代においてはＧｅ酸化物を主成分とするような低誘電率界面層を形成しない高誘電体（ｈｉｇｈ−ｋ）材料が必須である。
【０００４】
Ｇｅ電界効果トランジスター［ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＦＥＴ）］においては、ＬａＡｌＯ3／Ｇｅゲートスタック構造が良好なＦＥＴ特性を示すことが報告されている（例えば、非特許文献１参照）。また、ＬａＨｆＯx／Ｇｅゲートスタックにおけるｂａｎｄ  ａｌｉｇｎｍｅｎｔが報告されている（例えば、非特許文献２参照）。
【非特許文献１】Yu, D. S., et al., Tech. Dig. Int. Electron Devices Meet (2004), 181
【非特許文献２】Afanas'ev, V. V., et al., Appl. Phys. Lett. (2006) 88, 132111
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を鑑みてなされたものであり、その目的とするところは、電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる半導体装置は、Ｇｅを主成分とする半導体領域と、
前記半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜とを具備し、
前記絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする。
【０００７】
本発明の他の態様にかかる半導体装置は、フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してＧｅ半導体領域を有し、前記インターポリ絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする。
【０００８】
本発明の他の態様にかかる半導体装置は、素子分離領域を有するＳｉ基板と、前記素子分離領域に確定され、Ｇｅを主成分とする素子領域と、前記素子領域に形成された拡散領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備するｐ型ＭＩＳＦＥＴを備え、
前記ゲート絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする。
【０００９】
本発明の他の態様にかかる半導体装置は、絶縁体と、
前記絶縁体上に一方向に沿って形成され、Ｇｅを主成分とする半導体領域と、
前記半導体領域の両端部に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域に挟まれた前記半導体領域の少なくとも両側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極とを具備し、
前記ゲート絶縁膜は、少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を説明する。
【００１２】
本発明者らは、Ｇｅを主成分とする基板上に、電気的特性が良好な絶縁膜を形成すべく鋭意検討を行なった。
【００１３】
本明細書において「Ｇｅを主成分とする」とは、Ｇｅの含有量が８５ａｔ．％以上であることをさす。例えば、Semicond. Sci. Technol. 12(1997)1515-1549には、Ｓｉの伝導帯の最小値はΔ点であり、Ｇｅの伝導帯の最小値はＬ点であり、ＳｉＧｅは組成比に依存して、ＳｉxＧｅ1-xの場合、ｘ＜０．８５でΔとなり、ｘ＞０．８５でＬ点となることが報告されている。
【００１４】
Ｇｅを主成分とする基板上に絶縁膜としてＴｉＯ2膜が形成された場合には、バリアが低いことが、本発明者らによって見出された。図１には、ＴｉＯ2/Ｇｅゲートスタック構造を有するＭＯＳキャパシタについてのＣＶ特性を示す。このようにＣＶ特性を測ることができない。同様の基板上にＺｒＯ2膜を形成した場合には、Ｇｅが膜中を拡散してしまう。
【００１５】
本発明者らは、Ｇｅを主成分とする基板上に電気的特性が良好なゲートスタック構造を形成すべく鋭意検討した。その結果、ＴｉまたはＺｒとともに希土類元素、特にＬａを含有する酸化膜が最適であることを見出した。
【００１６】
本発明者らは、Ｌａを含む高誘電体膜の誘電率について次のような知見を得た。
【００１７】
まず、硫酸と過酸化水素水の混合液で処理した後、希フッ酸処理によりＳｉ基板に前処理を施した。このＳｉ基板上に、約１００ｎｍ程度の厚さでＬａ2Ｔｉ2Ｏ7（ＬＴＯ）膜からなる絶縁膜を形成し、所定温度の窒素雰囲気中、３０分間の熱処理を施した。熱処理後、ＳＵＳマスクを介して電極を設けてＭＯＳキャパシタを形成した。
【００１８】
さらに、Ｌａ2Ｔｉ2Ｏ7（ＬＴＯ）膜をＬａ2Ｚｒ2Ｏ7（ＬＺＯ）膜に変更した以外は、上述と同様にしてＭＯＳキャパシタを形成した。
【００１９】
各ＭＯＳキャパシタについて、ＣＶ測定してデータを得るとともに、断面ＳＥＭ観察により絶縁膜の膜厚を測定した。これらの結果に基づいて誘電率を算出し、下記表１にまとめる。
【表１】
2010199294.tif 000003
【００２０】
Ｌａを含む酸化物としてはＬａＡｌＯ3（ＬＡＯ）が知られており、このＬＡＯの誘電率は１８前後である。上記表１に示されるように、ＬＴＯおよびＬＺＯの誘電率は、ＬＡＯよりも高く２５前後である。これは、母相となるＴｉＯ2およびＺｒＯ2の誘電率が、Ａｌ2Ｏ3より大きいことを反映しているためであると推測される。
【００２１】
ＴｉＯ2には、４０〜８０程度の誘電率を有する結晶相が存在する。上記表１に示される誘電率は、ＬＴＯを５００℃で熱処理して得られた結果であり、膜質はアモルファスであると推測される。母相のＬａ2Ｏ3の誘電率が２０程度であることを考慮すると、ＬＴＯの誘電率が２５前後というのは納得のいく結果である。
【００２２】
なお、ＴｉＯ2等のＴｉ酸化物はＳｉ基板上では安定性が低く、Ｔｉシリサイドを形成してしまう。これは、Ｔｉ−Ｓｉ−Ｏの三元系の熱安定性から予測され、例えばBeyer, R., J. Vac. Sci. Technol. B2 781 (1984)に記載されている。ここで、Ｔｉ−Ｓｉ−Ｏの三元系の熱安定性について、図２の三元図を参照して説明する。ＳｉＯ2とＴｉ5Ｓｉ3との間にｔｉｅ  ｌｉｎｅを引くことができるので、Ｔｉ酸化物とＳｉの間にはｔｉｅ  ｌｉｎｅが引けないことが、図２に示されている。したがって、Ｔｉ酸化物はＳｉ基板上では熱安定が乏しいことが予想される。
【００２３】
図３には、Ｔｉ−Ｇｅ−Ｏの三元図を示す。以下に詳細に説明するようにＴｉ酸化物とＧｅとの間にはｔｉｅ  ｌｉｎｅを引くことができる。このように、Ｔｉ酸化物はＳｉ基板上では熱安定性が低いものの、Ｇｅ基板上では状況が異なることを本発明者は見出した。下記表２に、図２および３におけるｔｉｅ  ｌｉｎｅを議論する際に必要な１０００ＫにおけるＧｉｂｂｓ自由エネルギーをまとめる。
【表２】
2010199294.tif 000004
【００２４】
上記表２に示されるように、ＴｉＯ2およびＳｉＯ2の−ΔＧ1000は、それぞれ７３９．５ｋｃａｌ／ｍｏｌおよび７２６．９ｋｃａｌ／ｍｏｌと同程度である。一方、Ｇｅ酸化物の場合は、ＴｉＯ2およびＳｉＯ2と比較すると−ΔＧ1000はかなり小さく、熱的に不安定であることを示している。
【００２５】
下記表３には、シリサイド化等の反応の前後におけるＧｉｂｂｓ自由エネルギー収支を示す。
【表３】
2010199294.tif 000005
【００２６】
図２および３のような三元図においてｔｉｅ  ｌｉｎｅを引くには、この反応前後でのＧｉｂｂｓ自由エネルギー収支が用いられる。ＴｉＯ2とＧｅとが反応してＧｅＯ2とＴｉ  ｇｅｒｍａｎｉｄｅ（ＴｉＧｅx）とが生成されるためには、Ｔｉ  ｇｅｒｍａｎｉｄｅの−ΔＧ1000がかなり大きくなければならない。すなわち、Ｔｉ  ｇｅｒｍａｎｉｄｅがかなり安定でないと、ＴｉＯ2とＧｅとの反応は起こり得ないことが予想される。
【００２７】
ＳｉＧｅとＴｉとを反応させた場合には、Ｔｉ  ｇｅｒｍａｎｉｄｅよりもＴｉ  ｓｉｌｉｃｉｄｅの方が形成されやすいことが、(Aldrich, D. B., et al. Phys. Rev. B (1996) 53, 16279)に報告されている。Ｔｉ  ｓｉｌｉｃｉｄｅの方がＴｉ  ｇｅｒｍａｎｉｄｅより安定、すなわち、−ΔＧ1000(TiGe2)＜１２７．６（ｋｃａｌ／ｍｏｌ）=−ΔＧ1000(TiSi2)が言える。よって、表３のＴｉＧｅ2が生じる反応の右辺のＧｉｂｂｓ自由エネルギー収支は正となる。反応は右に進まずＴｉＧｅ2が生じず、図３に示したようにＴｉ酸化物とＧｅとの間にｔｉｅ  ｌｉｎｅが引けると推測される。
【００２８】
因みに、Ｓｉ基板上に１００ｎｍ程度の膜厚でＬＴＯからなる絶縁膜を成膜して得られたＭＯＳキャパシタにおけるＣＶヒステリシス（ΔＶｆｂ）は、施される熱処理の温度が４００〜５００℃であれば、３．３〜３．５Ｖ程度である。同様の条件においてＬＴＯをＬＡＯ、ＬＺＯ、およびＬＨＯに変更した場合には、ΔＶｆｂの値は０．５Ｖ未満である。
【００２９】
このようにＬＴＯのΔＶｆｂが他と比較して著しく大きいことは、ＳｉとＴｉ酸化物との熱的不安定性を示す一例と考えられる。
【００３０】
以上の結果からＬＴＯおよびＬＺＯは、Ｇｅを主成分とする基板上でＬＡＯより優れた電気的特性を示す可能性を有することが分かった。
【００３１】
以下、図面を用いて本発明の実施の形態について具体的に説明する。
【００３２】
（第１の実施形態）
まず、Ｇｅウエハにアセトン処理を施して、脱脂を行なうとともに有機物を除去した。次いで、塩酸（２０％）と過酸化水素水（０．１％）との混合液で洗浄して、金属汚染元素を除去した。洗浄後のウエハを乾燥させて、前処理を終了した。
【００３３】
前処理後のＧｅウエハ上には、パルスレーザー堆積法［Ｐｕｌｓｅ  ｌａｓｅｒ  ｄｅｐｏｓｉｔｉｏｎ（ＰＬＤ）］によりＬａ2Ｔｉ2Ｏ7（ＬＴＯ）を堆積した。ＬＴＯを堆積後、窒素雰囲気中、５００℃で３０分のｐｏｓｔ  ｄｅｐｏｓｉｔｉｏｎ  ａｎｎｅａｌｉｎｇ（ＰＤＡ）を行なった。
【００３４】
熱処理後の断面電子線透過像［ｃｒｏｓｓ−ｓｅｃｔｉｏｎａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｅ（Ｘ−ＴＥＭ）  ｉｍａｇｅ］を図４に示す。５００℃での熱処理後においても、良好なＬＴＯ／Ｇｅ基板界面が形成されていることが確認される。バンドギャップ（Ｅｇ）は４．０６ｅＶであり、熱処理の前後において変化は見られなかった。なお、バンドギャップは、反射電子エネルギー分光法［ｒｅｆｌｅｃｔｉｏｎ  ｅｌｅｃｔｒｏｎ  ｅｎｅｒｇｙ  ｌｏｓｓ  ｓｐｅｃｔｒｏｓｃｏｐｙ（ＲＥＥＬＳ）］の測定スペクトルに基づいて算出した。
【００３５】
導電型不純物（ｄｏｐａｎｔ）を用いた拡散層によりソース／ドレインを形成する場合、ｈｉｇｈ−ｋ／Ｇｅ  ＭＯＳＦＥＴ作製においては、活性化熱処理のための５００℃程度の熱処理が必要とされるのが通常である。上述の結果から、５００℃の熱処理がＥｇに及ぼす影響は軽微であり、ＬＴＯはｈｉｇｈ−ｋ／Ｇｅ  ＭＯＳＦＥＴを形成するのに十分なＥｇを有することが確認された。
【００３６】
さらに、得られたｈｉｇｈ−ｋ／Ｇｅゲートスタック構造について、熱処理（５００℃の窒素雰囲気で３０分）前後の深さ方向元素プロファイルを、高精度ラザフォード後方散乱分光法［ｈｉｇｈ−ｒｅｓｏｌｕｔｉｏｎ  Ｒｕｔｈｅｒｆｏｒｄ  ｂａｃｋｓｃａｔｔｅｒｉｎｇ  ｓｐｅｃｔｒｏｓｃｏｐｙ  （ＨＲＢＳ）］により調べた。その結果を、図５〜８に示す。
【００３７】
図５〜８は、それぞれＬａ，Ｔｉ，ＧｅおよびＯについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。
【００３８】
熱処理後の絶縁膜／Ｇｅ界面においては、Ｌａ組成は変動がなく、Ｇｅ濃度が低下している。さらに、Ｔｉ濃度およびＯ濃度が増加し、界面遷移層が薄膜化していることが、図５〜８からわかる。Ｇｅ酸化物が熱的に不安定であること、およびＴｉ酸化物が様々な酸化状態を有することを考慮すると、絶縁膜／Ｇｅ界面において低酸化数のＧｅ酸化物がＴｉを主成分とする高酸化物で置換されているものと解釈できる。また、ＬａＴｉＯ膜中にＧｅが含まれることに注目される。
【００３９】
ｈｉｇｈ−ｋ膜中にＧｅが含まれた場合には、電荷トラップ等により移動度劣化等の電気的特性が劣化する。これに関しては、Kamata, Y., et al., Tech. Dig. Int. Electron Devices Meet (2005), 429に報告されており、イオン半径の大きいＬａによってｈｉｇｈ−ｋ膜中に空隙が形成されることに起因しているものと推測される。Ｌａは、希土類元素の中でイオン半径が最も大きい。よって、Ｌａよりイオン半径の小さな他の希土類元素とＴｉとを含む絶縁膜の場合も同様に、ｈｉｇｈ−ｋ膜中へのＧｅ拡散の抑制が期待される。
【００４０】
ＬＴＯ／Ｇｅゲートスタック上に、ＳＵＳマスクを介してＰｔを堆積して図９に示す構成のＭＯＳキャパシタを形成した。図示するＭＯＳキャパシタにおいては、Ｇｅを主成分とする基板１０上に、ＬＴＯからなるゲート絶縁膜１１、およびＰｔからなるゲート電極１２が形成されている。Ｐｔ電極堆積後、窒素雰囲気で５００℃３０分の熱処理を施し、さらに、Ｎ2／Ｈ2を用いたフォーミングガスアニール（ＦＧＡ）処理を、３５０℃において３０分間行なった。
【００４１】
処理後のＭＯＳキャパシタについて、−５０℃におけるＣＶ特性を測定した。測定周波数は、１ＭＨｚおよび１０ｋＨｚである。さらに、１ＭＨｚおよび１０ｋＨｚから２周波補正して、理想ＣＶ特性を算出した。これらの結果を、図１０に示す。図示するように、ＥＯＴ＜１ｎｍの良好なＣＶ特性が得られた。
【００４２】
本発明の実施形態にかかる半導体装置は、図１１に示すようなフラッシュメモリーとすることができる。図示する半導体装置においては、基板２１の素子領域に、トンネル酸化膜２２、フローティングゲート２３、インターポリ絶縁膜２４、およびコントロールゲート２５が順次形成されている。基板２１内のトンネル酸化膜２２を挟む位置には、高濃度不純物拡散領域からなるソース領域２６およびドレイン領域２７が形成され、これらによってフラッシュメモリー２０が構成される。
【００４３】
基板２１としては、Ｓｉ基板、ＳｉxＧｅ1-x基板（ｘは０から１）、あるいはＧｅ基板を用いることができる。こうした基板にＣが適量含有されていてもよく、また、絶縁膜上の基板、例えばＳｉ  ｏｎ  ｉｎｓｕｌａｔｏｒ（ＳＯＩ）などを用いることもできる。
【００４４】
インターポリ絶縁膜２４は、すでに説明したような少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）とを含む高誘電体絶縁膜から構成される。フローティングゲート２３およびコントロールゲート２５の少なくとも一方は、インターポリ絶縁膜２４側にＧｅ半導体領域を有する。Ｇｅ半導体領域とインターポリ絶縁膜２４との間には、界面層が存在せず、インターポリ絶縁膜２４がＧｅ半導体領域に直接接することが好ましい。
【００４５】
さらに、実施形態にかかる半導体装置は、図１２に示すような相補型ＭＩＳＦＥＴとすることができる。図示する半導体装置においては、素子分離絶縁膜３６によってＳｉ基板３１に素子領域が画定される。素子領域には、ゲート絶縁膜３７を介してゲート電極３８が形成され、ゲート電極３８の両側壁にはゲート側壁絶縁膜３９が設けられる。これらによって、相補型ＭＩＳＦＥＴ３０が構成される。図では、ソース／ドレイン領域は、高濃度不純物拡散層としたが、無論、金属電極を用いたショットキーソース／ドレインでもかまわない。
【００４６】
なお、少なくともｐ−ＭＩＳＦＥＴ領域３２における素子領域は、Ｇｅを主成分とするが、ｎ−ＭＩＳＦＥＴ領域３３における素子領域も、Ｇｅを主成分とすることができる。
【００４７】
ゲート絶縁膜３７は、すでに説明したような少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）とを含む高誘電体絶縁膜から構成される。Ｇｅを主成分とする素子領域とゲート絶縁膜３７との間には、界面層が存在せず、ゲート絶縁膜３７がＧｅを主成分とする素子領域に直接接することが好ましい。
【００４８】
また、本発明の実施形態にかかる半導体装置は、図１３に示すようなＦｉｎ−ＦＥＴとすることができる。図１３の矢印Ａ−Ａ’断面を図１４に示し、矢印Ｂ−Ｂ’断面を図１５に示す。
【００４９】
単結晶Ｓｉ基板４１上に形成された埋め込み絶縁膜４２上には、ソース／ドレイン領域を有するＧｅ層４３がＦｉｎ状に形成されている。Ｇｅ層４３の中央部の上面および両側面を覆うように、ゲート絶縁膜４５が形成され、このゲート絶縁膜を覆うようにゲート電極４６が形成されている。ゲート電極４６は、ゲート絶縁膜４５の上のみならず絶縁膜４２の上にも延在して形成されている。ゲート電極４６の側面には、ゲート側壁絶縁膜４７が形成されている。これにより、Ｆｉｎ構造のＭＩＳＦＥＴが構成されている。
【００５０】
なお、図１３〜１５では、ゲート絶縁膜がＧｅ層の上面および両側面を覆うトライゲート型について記載したが、無論、ゲート絶縁膜がＧｅ層の両側面を覆い、Ｇｅ層の上面は窒化膜が形成されたダブルゲート型でもかまわない。
【００５１】
ゲート絶縁膜４５は、すでに説明したような少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）とを含む高誘電体絶縁膜から構成される。Ｇｅ層４３とゲート絶縁膜４５との間には、界面層が存在せず、ゲート絶縁膜４５がＧｅ層４３に直接接することが好ましい。
【００５２】
本発明の実施形態にかかる半導体装置においては、Ｇｅを主成分とする基板上に、特定の絶縁膜が形成される。絶縁膜は、Ｌａに代表される少なくとも１種の希土類元素（ＭR）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（ＭIV）と、酸素と含むので良好な電気的特性が得られた。
【００５３】
（第２の実施形態）
前述の第１の実施形態と同様のＧｅウエハに、同様の手法により前処理を施した。
【００５４】
前処理後のＧｅウエハ上にはＰＬＤによりＬａ2Ｚｒ2Ｏ7（ＬＺＯ）を堆積し、窒素雰囲気中、５００℃で３０分間のＰＤＡを行なった。
【００５５】
熱処理後の断面電子線透過像を図１６に示す。５００℃での熱処理後においても、良好なＬＺＯ／Ｇｅ基板界面が形成されていることが確認される。バンドギャップは５．２３ｅＶであり、熱処理の前後において変化は見られなかった。実施形態１の場合と同様、５００℃の熱処理がＥｇに及ぼす影響が軽微なことから、ＬＺＯはｈｉｇｈ−ｋ／Ｇｅ  ＭＯＳＦＥＴを形成するのに十分なＥｇを有することが確認された。
【００５６】
得られたｈｉｇｈ−ｋ／Ｇｅゲートスタック構造について、実施形態１の場合と同様の手法により、熱処理前後の深さ方向元素プロファイルを調べた。その結果を図１７〜２０に示す。
【００５７】
図１７〜２０は、それぞれＬａ，Ｚｒ，ＧｅおよびＯについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。熱処理前後で組成変動はなく、良好なｇａｔｅ  ｓｔａｃｋ  ｉｎｔｅｇｒｉｔｙを示している。
【００５８】
また、ＬａＺｒＯ膜中にＧｅが含まれていないことに注目される。上述したように、Ｇｅがｈｉｇｈ−ｋ膜中に含まれると電荷トラップ等により移動度劣化等、電気的特性が劣化するので、ＬａＺｒＯ膜はＧｅ基板上と良好なｇａｔｅ  ｓｔａｃｋを形成すると考えられる。さらにＬａよりもイオン半径の小さい希土類元素とＺｒとを含む絶縁膜では、希土類元素に起因するｈｉｇｈ−ｋ膜中の空隙の減少によるｈｉｇｈ−ｋ膜へのＧｅ拡散の抑制が保たれ、良好な電気的特性が期待される。
【００５９】
ゲート絶縁膜１１をＬＺＯ膜に変更する以外は、実施形態１と同様の手法により図１１９に示す構成のＭＯＳキャパシタを形成した。前述と同様の熱処理を施した後、同様の条件で求めたＣＶ特性を図２１に示す。図示するように、ＥＯＴ＜１ｎｍの良好なＣＶ特性が得られた。
【００６０】
（比較例）
前述の第１の実施形態と同様のＧｅウエハに、同様の手法により前処理を施した。
【００６１】
前処理後のＧｅウエハ上にはＰＬＤによりＬａ2Ｈｆ2Ｏ7（ＬＺＯ）を堆積し、窒素雰囲気中、５００℃で３０分間のＰＤＡを行なった。
【００６２】
得られたｈｉｇｈ−ｋ／Ｇｅゲートスタック構造について、実施形態１の場合と同様の手法により、熱処理前後の深さ方向元素プロファイルを調べた。その結果を図２２〜２５に示す。
【００６３】
図２２〜２５は、それぞれＬａ，Ｈｆ，ＧｅおよびＯについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。熱処理前後で組成変動はないものの、ＬａＨｆＯ膜中にＧｅが含まれている。上述したように、Ｇｅがｈｉｇｈ−ｋ膜中に含まれると電荷トラップ等により移動度劣化等、電気的特性が劣化する。これは、イオン半径の大きいＬａによってｈｉｇｈ−ｋ膜中に空隙が形成されることに起因していると考えられる。
【００６４】
本発明の実施形態においては、Ｌａとともにｈｉｇｈ−ｋ膜中に含有されるのはＴｉまたはＺｒである。このため、Ｈｆの存在によって生じる不都合は回避することができる。
【００６５】
実施形態においては、Ｌａ2（ＭIV）2Ｏ7組成のｈｉｇｈ−ｋ膜をＧｅ基板上に堆積した場合について説明した。ＰＬＤにおいて用いられるターゲットの組成がＬａ2（ＭIV）2Ｏ7であり、このＰＬＤで成膜することによってターゲット組成と同一の組成の膜を成膜することができる
一般に、Ｌａ2（ＭIV）2Ｏ7組成の結晶はパイロクロア構造を成すことが多い。パイロクロア構造では、ＭIV−Ｏ−ＭIV結合の成す角が１１０〜１３０°であるためＭIV原子のｄ軌道がＯ原子のｐ軌道を介在して重なり合う成分が小さい。これによって大きな絶縁性が得られる。
【００６６】
Ｌａ2（ＭIV）2Ｏ7組成のアモルファス膜も、局所的にはパイロクロア結晶における絶縁性が期待でき、熱処理により局所的に微結晶が形成された場合においても同様に絶縁性が期待される。パイロクロア結晶には、(ＭR)2(ＭIV)2Ｏ7だけでなくＭRサイトの一部がＭIV原子で置き換わっていてもよい。さらには、ＭIV原子は１種類に限定されず、２種類が含有されてもよい。こうした組成のｈｉｇｈ−ｋ膜の場合も、前述の議論から同様に良好な絶縁性が期待される。
【図面の簡単な説明】
【００６７】
【図１】ＴｉＯ2／Ｇｅ  ＭＯＳキャパシタのＣＶ特性を示すグラフ図。
【図２】Ｔｉ−Ｓｉ−Ｏの三元図。
【図３】Ｔｉ−Ｇｅ−Ｏの三元図。
【図４】ＬＴＯ／Ｇｅゲートスタックの断面ＴＥＭ写真。
【図５】ＬＴＯ／Ｇｅゲートスタックにおける深さ方向のＬａプロファイル。
【図６】ＬＴＯ／Ｇｅゲートスタックにおける深さ方向のＴｉプロファイル。
【図７】ＬＴＯ／Ｇｅゲートスタックにおける深さ方向のＧｅプロファイル。
【図８】ＬＴＯ／Ｇｅゲートスタックにおける深さ方向のＯプロファイル。
【図９】本発明の一実施形態にかかるＭＯＳデバイス構造を示す概念図。
【図１０】ＬＴＯ／Ｇｅ  ＭＯＳキャパシタのＣＶ特性を示すグラフ図。
【図１１】本発明の他の実施形態にかかる半導体装置の断面図。
【図１２】本発明の他の実施形態にかかる半導体装置の断面図。
【図１３】本発明の他の実施形態にかかる半導体装置の概略構成を示す鳥瞰図。
【図１４】図１３に示した半導体装置の概略構成を示す断面図。
【図１５】図１３に示した半導体装置の概略構成を示す断面図。
【図１６】ＬＺＯ／Ｇｅゲートスタックの断面ＴＥＭ写真。
【図１７】ＬＺＯ／Ｇｅゲートスタックにおける深さ方向のＬａプロファイル。
【図１８】ＬＺＯ／Ｇｅゲートスタックにおける深さ方向のＺｒプロファイル。
【図１９】ＬＺＯ／Ｇｅゲートスタックにおける深さ方向のＧｅプロファイル。
【図２０】ＬＺＯ／Ｇｅゲートスタックにおける深さ方向のＯプロファイル。
【図２１】ＬＺＯ／Ｇｅ  ＭＯＳキャパシタのＣＶ特性を示すグラフ図。
【図２２】ＬＨＯ／Ｇｅゲートスタックにおける深さ方向のＬａプロファイル。
【図２３】ＬＨＯ／Ｇｅゲートスタックにおける深さ方向のＨｆプロファイル。
【図２４】ＬＨＯ／Ｇｅゲートスタックにおける深さ方向のＧｅプロファイル。
【図２５】ＬＨＯ／Ｇｅゲートスタックにおける深さ方向のＯプロファイル。
【符号の説明】
【００６８】
１０…Ｇｅ基板；  １１…ゲート絶縁膜；  １２…ゲート電極
２０…フラッシュメモリー；  ２１…基板；  ２２…トンネル酸化膜
２３…フローティングゲート；  ２４…インターポリ絶縁膜
２５…コントロールゲート；  ２６…ソース領域；  ２７…ドレイン領域
３０…相補型ＭＩＳＦＥＴ；  ３１…Ｓｉ基板；  ３２…ｐ型ＭＩＳＦＥＴ領域
３３…ｎ型ＭＩＳＦＥＴ領域；  ３４…Ｇｅ領域；  ３５…ＧｅＳｉ界面
３６…素子分離絶縁領域；  ３７…ゲート絶縁膜；  ３８…ゲート電極
３８…ゲート側壁絶縁膜；４０…Ｆｉｎ−ＦＥＴ；  ４１…Ｓｉ基板
４２…埋め込み絶縁膜；  ４３…Ｇｅ基板；  ４５…ゲート絶縁膜
４６…ゲート電極；  ４７…ゲート側壁絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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