(57)【要約】【課題】NAND型フラッシュメモリにおけるアクティブロウデコーダの端部からガードリング領域へのリーク成分を抑制し、アクティブロウデコーダ内端部のトランスファゲートトランジスタの転送能力の低下を防止し、チップの歩留まりを改善する。【解決手段】NAND型フラッシュメモリにおいて、メモリセルアレイ10の行方向端近傍に形成され、行列状に配置された素子領域にワード線あるいは選択ゲート線に電圧を転送するためのトランスファゲートトランジスタ341 、342 が形成されたアクティブロウデコーダ40と、アクティブロウデコーダとセルアレイとの間に配置されたガードリング領域43と、ガードリング領域とアクティブロウデコーダとの間に形成されたダミー用ロウデコーダ44とを具備し、ダミー用ロウデコーダ44のダミー用素子領域45に形成されたダミー用トランスファゲートトランジスタ461 、462 のソースノードはワード線WLi 及び選択ゲート線SGD 、SGS には接続されていない。【選択図】図３
2010199301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して浮遊ゲート・制御ゲートの積層ゲート構造を有する複数のメモリセルトランジスタの少なくとも一端側に下部ゲート電極とゲート間絶縁膜と上部ゲート電極とからなる積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイが行列状に配設されたメモリセルアレイと、
前記メモリセルアレイ上の行方向に形成され、前記メモリセルアレイにおける同一行のセルトランジスタの制御ゲートに共通接続されたワード線および同一行の選択ゲートトランジスタの上部ゲート電極に共通接続された選択ゲート線と、
前記メモリセルアレイの行方向端近傍に形成され、行列状に配置された素子領域に前記ワード線あるいは選択ゲート線に電圧を転送するためのトランスファゲートトランジスタがそれぞれ形成された複数の第１のアクティブロウデコーダと、
前記第１のアクティブロウデコーダと前記メモリセルアレイとの間に配置された第１のガードリング領域と、
前記第１のアクティブロウデコーダと前記第１のガードリング領域との間に形成された第１のダミー用ロウデコーダを具備し、
前記第１のダミー用ロウデコーダは、ダミー用素子領域に前記第１のアクティブロウデコーダのトランスファゲートトランジスタと同様のパターンで形成されたダミー用トランスファゲートトランジスタを有し、当該ダミー用トランスファゲートトランジスタのソースノードは前記ワード線あるいは選択ゲート線に接続されていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ダミー用トランスファゲートトランジスタのドレインノードは、前記第１のアクティブロウデコーダのトランスファゲートトランジスタがデータ書込み時に転送する電圧よりも低い所定電圧のノードに常に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の第１のアクティブロウデコーダの行方向他端側には、第２のガードリング領域を介して複数の第２のアクティブロウデコーダが配設されており、前記第１のアクティブロウデコーダと第２のガードリング領域との間には第２のダミー用ロウデコーダが形成されており、
前記第２のダミー用ロウデコーダには、ダミー用素子領域に前記第１のアクティブロウデコーダのトランスファゲートトランジスタと同様のパターンで形成されたダミー用トランスファゲートトランジスタを有し、当該ダミー用トランスファゲートトランジスタのソースノードは前記ワード線あるいは選択ゲート線に接続されていない
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のダミー用ロウデコーダのダミー用トランスファゲートトランジスタのドレインノードは、前記第１のアクティブロウデコーダのトランスファゲートトランジスタがデータ書込み時に転送する電圧よりも低い所定電圧のノードに常に接続されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特にNAND型フラッシュメモリのロウデコーダに関する。
【背景技術】
【０００２】
従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、大容量化および高集積化可能なNAND型フラッシュメモリが知られている。このNAND型フラッシュメモリのチップにおいて、メモリセルアレイには、浮遊ゲート・制御ゲートの積層ゲート構造を有する複数のメモリセルトランジスタの両端に選択ゲートトランジスタが接続されたNAND型メモリセル（以下、NANDセルと記す）が配列されている。
【０００３】
従来のNAND型フラッシュメモリのチップには、メモリセルアレイの近傍に配設されるロウデコーダにおいて、それぞれ素子領域にトランスファゲートトランジスタが形成された複数のアクティブロウデコーダが配列されている。このロウデコーダにおいて、素子領域相互間にはトレンチ構造の素子分離領域（以下、STI 領域と記す）が形成されており、ロウデコーダの行方向端部にはSTI 領域およびガードリング領域が形成されている。なお、特許文献１には、NAND型フラッシュメモリにおいて、ロウデコーダ内に、トランスファゲートトランジスタ領域、ガードリング領域が配置されている点が開示されている。
【０００４】
前記トランスファゲートトランジスタは、NANDセルにデータを書き込む際にメモリセルトランジスタの制御ゲートに連なる制御ゲート線へ高電圧の書込み電圧をドレイン側からソース側へ転送する。前記ロウデコーダに隣接するSTI 領域や、ロウデコーダ内の素子領域相互間のSTI 領域を形成する際に、トレンチ底面下にリーク防止層を形成するために不純物イオンの打ち込みを行う。
【０００５】
しかし、従来のロウデコーダ内の行方向端部に位置する素子領域に形成されているトランスファゲートトランジスタは、ロウデコーダ内の他の素子領域に形成されているトランスファゲートトランジスタとは特性が異なってしまうという現象がみられる。この理由は、幅が太いSTI 領域に隣接する素子領域が、STI 領域に対する不純物イオンの打ち込みによる影響を強く受けるものと考えられる。その結果、ロウデコーダ内の行方向端部に位置する素子領域に形成されているトランスファゲートトランジスタは、NANDセルにデータを書き込むための書込み電圧を転送する際、接地電位に固定されているガードリング領域側に抜けるリーク成分により転送能力の劣化が発生する場合がある。この場合、書込み電圧を電圧降下を伴わずに転送することが困難になる。その結果、ロウデコーダ内の行方向端部に位置するトランスファゲートトランジスタに接続されている制御ゲート線から書込み電圧が供給されるメモリセルトランジスタにおいて書込みが遅くなってしまう現象がある。これにより、チップの歩留まりの低下が発生し、かつ高電圧の書込み電圧を転送するトランスファゲートトランジスタに加わる過剰ストレスによって品質を悪化させる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２３４８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は前記した従来の問題点を解決すべくなされたもので、ロウデコーダ内の行方向端部の素子領域に形成されているトランスファゲートトランジスタの転送能力の劣化を防止し、トランスファゲートトランジスタに過剰な電圧ストレスがかかることを抑制し、チップの歩留まりの低下を抑制し得る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して浮遊ゲート・制御ゲートの積層ゲート構造を有する複数のメモリセルトランジスタの少なくとも一端側に下部ゲート電極とゲート間絶縁膜と上部ゲート電極とからなる積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイが行列状に配設されたメモリセルアレイと、前記メモリセルアレイ上の行方向に形成され、前記メモリセルアレイにおける同一行のセルトランジスタの制御ゲートに共通接続されたワード線および同一行の選択ゲートトランジスタの上部ゲート電極に共通接続された選択ゲート線と、前記メモリセルアレイの行方向端近傍に形成され、行列状に配置された素子領域に前記ワード線あるいは選択ゲート線に電圧を転送するためのトランスファゲートトランジスタがそれぞれ形成された複数の第１のアクティブロウデコーダと、前記第１のアクティブロウデコーダと前記メモリセルアレイとの間に配置された第１のガードリング領域と、前記第１のアクティブロウデコーダと前記第１のガードリング領域との間に形成された第１のダミー用ロウデコーダを具備し、前記第１のダミー用ロウデコーダは、ダミー用素子領域に前記第１のアクティブロウデコーダのトランスファゲートトランジスタと同様のパターンで形成されたダミー用トランスファゲートトランジスタを有し、当該ダミー用トランスファゲートトランジスタのソースノードは前記ワード線あるいは選択ゲート線に接続されていないことを特徴とする。
【発明の効果】
【０００９】
本発明の不揮発性半導体記憶装置によれば、ロウデコーダの行方向端部に位置するアクティブロウデコーダのトランスファゲートトランジスタの転送能力の劣化を抑制し、トランスファゲートトランジスタに過剰な電圧ストレスがかかることを抑制し、チップの歩留まりを改善することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るNAND型フラッシュメモリのチップのパターンレイアウトを示す平面図。
【図２】図１中のメモリセルアレイ、ロウデコーダの回路図。
【図３】図１中のロウデコーダ内のパターンレイアウトを示す平面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリのチップのパターンレイアウトを示す平面図である。図２は、図１中のメモリセルアレイ10、ロウデコーダ30の回路図である。
【００１３】
図１において、10はメモリセルが多数配列されたメモリセルアレイ、20はセンスアンプ、30はロウデコーダである。メモリセルアレイ10の周辺には、メモリセルアレイ10のソース線に電圧を与えるソース線ドライバ4 、メモリセルアレイ10が形成されたウェル領域に電圧を与えるウェルドライバ5 、書込み電圧等の高電圧を生成する電圧発生回路6 、周辺回路7 等が形成されている。
【００１４】
ロウデコーダ30は、メモリセルアレイ10の行方向の近傍でメモリセルアレイ10を挟むように両側に配設されている。メモリセルアレイ10には、図２に示すように、不揮発性の複数（例えば64個）のメモリセルトランジスタMTが直列接続されたメモリセルトランジスタ列の両端に選択ゲートトランジスタST1 、ST2 が接続されてなるNANDセルが行列状に複数配列されている。なお、各NANDセル11において、メモリセルトランジスタMTの個数は64個に限られず、16個、32個、128 個、256 個等、またはこれらの個数に1 個から4 個のダミーセルトランジスタを加えた個数でもよく、その数は限定されるものではない。また、ロウデコーダ30は、メモリセルアレイ10の片側のみに配設されていてもよい。
【００１５】
以下の実施形態では、64個のメモリセルトランジスタMTが直列接続された場合を説明するが、ダミーセルトランジスタ2 個を含む66個のメモリセルトランジスタが直列接続されたNANDセルを使用してもよい。この場合、NANDセル両端の選択ゲートトランジスタに隣接するメモリセルトランジスタ各1 個が、ダミーセルトランジスタDWL1、DWL2として用いられる。
【００１６】
メモリセルトランジスタMTは、電荷蓄積用の浮遊ゲート上にゲート間絶縁膜（以下、IPD 膜）を介して制御ゲートが形成積層された積層ゲート構造を有する。また、選択ゲートトランジスタST1 、ST2 は、下部ゲート電極上にIPD 膜を介して上部ゲート電極が形成され、下部ゲート電極と上部ゲート電極とが電気的に接続されたゲート構造を有する。各NANDセル11において、複数のメモリセルトランジスタMTは、列方向に隣接するもの同士で一方のメモリセルトランジスタのソースと他方のメモリセルトランジスタのドレインを共有しており、メモリセルトランジスタ列の一端側のドレイン領域は第１の選択ゲートトランジスタST1 のソース領域に接続され、メモリセルトランジスタ列の他端側のソース領域は第２の選択ゲートトランジスタST2 のドレイン領域に接続されている。
【００１７】
メモリセルアレイ10上の行方向には、メモリセルトランジスタMTの制御ゲートに連なるワード線WLi （i=0〜63）、選択ゲートトランジスタST1 、ST2 の選択ゲートに連なる選択ゲート線SGD 、SGS およびソース線SLが形成されている。また、メモリセルアレイ10上の列方向にはビット線BLが形成されている。さらに、メモリセルアレイ10上には、図示しない電源線や接地線が形成されている。
【００１８】
そして、同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WLi のいずれかに共通接続され、同一行にある第１の選択ゲートトランジスタST1 のゲートは第１の選択ゲート線SGD に共通接続され、同一行にある第２の選択ゲートトランジスタST2 のゲートは第２の選択ゲート線SGS に共通接続されている。すなわち、メモリセルトランジスタMTは、ワード線WLi と素子領域とが交差する領域付近に形成され、第１の選択ゲートトランジスタST1 は、選択ゲート線SGD と素子領域とが交差する領域付近に形成され、第２の選択ゲートトランジスタST2 は、選択ゲート線SGS と素子領域とが交差する領域付近に形成されている。また、同一列にあるNANDセル11は、第１の選択ゲートトランジスタST1 のドレインが同じビット線BLに共通接続され、第２の選択ゲートトランジスタST2 のソースがソース線SLに共通接続される。
【００１９】
なお、同一のワード線WLi に接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。さらに、同一行にある複数のNANDセル11は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００２０】
図２に示すように、ロウデコーダ30は、低電圧LVで動作するMOS トランジスタ（LV-Tr）を含んで形成された第１デコード領域31と、高電圧HVで動作するMOS トランジスタ（HV-Tr）を含んで形成された第２デコード領域32を備えている。第２デコード領域32には、トランスファゲートトランジスタ34（後述する341 、342 等）、ブロックデコーダ35、ワード線(WL)ドライバ36、第１の選択ゲート線ドライバ（SGD ドライバ）37、第２の選択ゲート線ドライバ（SGS ドライバ）38を備えている。
【００２１】
トランスファゲートトランジスタ34は、ワード線WLi および選択ゲート線SGD 、SGS 毎に設けられ、その電流経路の一端は、対応するワード線WLi および選択ゲート線SGD 、SGS に接続される。この場合、ワード線WLi に接続されたトランスファゲートトランジスタ34の電流経路の他端は、ワード線ドライバ36に接続される。また、選択ゲート線SGD 、SGS に接続されたトランスファゲートトランジスタ34の電流経路の他端は、それぞれ対応して選択ゲート線ドライバ37、38に接続されている。
【００２２】
また、同一のメモリブロック内の選択ゲートトランジスタST1 、ST2 およびメモリセルトランジスタMTに接続された選択ゲート線SGD 、SGS およびワード線WLi に接続されたトランスファゲートトランジスタ34のゲートは、ブロックデコーダ35により選択制御される同一のブロック選択制御線TG（後述するTG1 、TG2 等）に接続される。
【００２３】
ブロックデコーダ35は、ブロックアドレス信号をデコードし、NANDセル11の選択を制御する。そして、選択したNANDセル11に対応するトランスファゲートトランジスタ34に接続されたブロック選択制御線TGに所定の電圧を印加し、このトランスファゲートトランジスタ34をオン状態とする。
【００２４】
ワード線ドライバ36は、ロウアドレスに応じてワード線WLi のいずれかを選択駆動し、選択したワード線WLi に対応するトランスファゲートトランジスタ34の電流経路を介して電圧を印加する。
【００２５】
選択ゲート線ドライバ37、38は、それぞれロウアドレスに応じて選択ゲート線SGD 、SGSを選択し、選択した選択ゲート線SGD 、SGS に対応するトランスファゲートトランジスタ34の電流経路を介して電圧を印加する。
【００２６】
図３は、図１中のロウデコーダ30内のパターンレイアウトを示す平面図である。ロウデコーダには、複数のアクティブロウデコーダ40の素子領域41が行列状に配列されており、素子領域相互間にはSTI 領域42が形成されている。この場合、本例では、複数の素子領域41はNANDセルの64本のワード線WL0 〜WL63および２本の選択ゲート線SGD 、SGS に対応して66個を単位としてグループ化されている。
【００２７】
各素子領域41には、ワード線ドライバ36からワード線WLi にワード線駆動電圧を転送する、あるいは、SGD ドライバ37、SGS ドライバ38から選択ゲート線SGD 、SGS に電圧を転送する高電圧動作可能なトランスファゲートトランジスタが形成されている。本例では、トランスファゲートトランジスタとして、第１のトランスファゲートトランジスタ341 と第２のトランスファゲートトランジスタ342 が列方向に形成され、この２個のトランスファゲートトランジスタ341 、342 はドレイン領域D を共有しており、この共有ドレイン領域D はワード線ドライバ36あるいは選択ゲート線ドライバ37、38の出力ノードに接続されている。
【００２８】
そして、第１のトランスファゲートトランジスタ341 は、チャネル領域上にゲート絶縁膜を介してゲート電極が形成されており、このゲート電極に連なるように第１のブロック選択制御線TG1 が形成されている。第１のトランスファゲートトランジスタ341 のソース領域S1はメモリセルアレイ10の所定ブロックのNANDセル11のワード線WL0 〜WL63、選択ゲート線SGD 、SGS のいずれかに接続されている。
【００２９】
また、第２のトランスファゲートトランジスタ342 は、チャネル領域上にゲート絶縁膜を介してゲート電極が形成されており、このゲート電極に連なるように第２のブロック選択制御線TG2 が形成されている。第２のトランスファゲートトランジスタ342 のソース領域S2はメモリセルアレイ10の所定ブロックのNANDセル11のワード線WL0 〜WL63、選択ゲート線SGD 、SGS のいずれかに接続されている。
【００３０】
同一行に位置する複数のトランスファゲートトランジスタ341 、342 は、同一メモリブロックのNANDセル11に対応して接続されるように割り付けされている。すなわち、同一グループ内の66個の第１のトランスファゲートトランジスタ341 の各ソース領域S1が、メモリセルアレイ10の奇数番目(N) のブロックのNANDセルの64本のワード線WL0 〜WL63および２本の選択ゲート線SGD 、SGS に対応して接続されている。また、同一グループ内の66個の第２のトランスファゲートトランジスタ342 の各ソース領域S2が、メモリセルアレイ10の別の奇数番目(N+2) のブロックのNANDセルの64本のワード線WL0 〜WL63および２本の選択ゲート線SGD 、SGS に対応して接続されている。なお、メモリセルアレイ10の偶数番目のブロックのNANDセル11には、別の同一グループ内の66個のトランスファゲートトランジスタ34から電圧が転送される。
【００３１】
アクティブロウデコーダ40の行方向一端部とメモリセルアレイ10との間、複数のアクティブロウデコーダ40相互間には、ガードリング領域43が配置されている。このガードリング領域43は、半導体基板中に列方向にストライプ状に形成された素子領域内に半導体基板の表面が露出されており、この半導体基板に所定の電圧（本例ではｐ型半導体基板に対して0 Ｖ）を与える。
【００３２】
本実施形態においては、アクティブロウデコーダ40とガードリング領域43との間にダミー用ロウデコーダ44が形成されており、このダミー用ロウデコーダ44とアクティブロウデコーダ40との間にはSTI 領域42が形成され、ダミー用ロウデコーダ44とガードリング領域43との間には幅が広いSTI 領域422 が形成されている。
【００３３】
ダミー用ロウデコーダ44にはダミー用素子領域45が形成されており、このダミー用素子領域45にはアクティブロウデコーダ40のトランスファゲートトランジスタ341 、342 と同様のパターンでダミー用トランスファゲートトランジスタ461 、462 が形成されている。すなわち、ダミー用素子領域45には、第１のダミー用トランスファゲートトランジスタ461 と第２のダミー用トランスファゲートトランジスタ462 が列方向に形成され、この２個のダミー用トランスファゲートトランジスタ461 、462 はドレイン領域D を共有している。
【００３４】
第１のダミー用トランスファゲートトランジスタ461 は、チャネル領域上にゲート絶縁膜を介してゲート電極が形成されており、このゲート電極に連なるように第１のブロック選択制御線TG1 が形成されている。また、第２のダミー用トランスファゲートトランジスタ462 は、チャネル領域上にゲート絶縁膜を介してゲート電極が形成されており、このゲート電極に連なるように第２のブロック選択制御線TG2 が形成されている。
【００３５】
２個のダミー用トランスファゲートトランジスタ461 、462 のソースノードS1 、S2 は、ワード線WLi や選択ゲート線SGD 、SGS に接続されていない。また、２個のダミー用トランスファゲートトランジスタ461 、462 のドレインノードには、アクティブロウデコーダ41のトランスファゲートトランジスタ341 、342 がデータ書込み時に転送する高い電圧よりも低い所定の電圧が印加されるノードに常に接続しておくことが好ましい。上記所定の電圧は、別途用いられている例えば8 Ｖ，10Ｖなどの中間電圧から、STI 底を流れるパンチスルー電流を最小とするような値を選択する。
【００３６】
複数のアクティブロウデコーダ40の行方向他端側には別のガードリング領域（第２のガードリング領域）43を介して別の複数のアクティブロウデコーダ（第２のアクティブロウデコーダ）40が配設されている。そして、アクティブロウデコーダ40の行方向他端側と第２のガードリング領域43との間にも別のダミー用ロウデコーダ（第２のダミー用ロウデコーダ）44が形成されている。この第２のダミー用ロウデコーダ44には、第２のダミー用素子領域45にアクティブロウデコーダ40のトランスファゲートトランジスタ341 、342 と同様のパターンで形成されたダミー用トランスファゲートトランジスタ461 、462 が形成されている。この第２のダミー用ロウデコーダ44のダミー用トランスファゲートトランジスタ461 、462 は、アクティブロウデコーダ40のトランスファゲートトランジスタ341 、342 と同様に、ソースノードがワード線WLi や選択ゲート線SGD 、SGS には接続されておらず、所定電圧のノードに常に接続されている。
【００３７】
上述したように本実施形態のNAND型フラッシュメモリによれば、アクティブロウデコーダ40とガードリング領域43との間にダミー用素子領域45が形成され、このダミー用素子領域45にはアクティブロウデコーダ40のトランスファゲートトランジスタ341 、342と同様のパターンでダミー用トランスファゲートトランジスタ461 、462 が形成されている。このダミー用トランスファゲートトランジスタ461 、462 のソースノードS1、S2はワード線WLi や選択ゲート線SGD 、SGS には接続されていない。このような構成により、ロウデコーダ30内の行方向端部およびガードリング領域43の近傍に位置するアクティブロウデコーダ40の素子領域41のトランスファゲートトランジスタ341 、342 が高電圧（例えば23Ｖ）を転送する際、アクティブロウデコーダ40からガードリング領域43へのリーク成分を抑制することができる。したがって、行方向端部およびガードリング領域43近傍のアクティブロウデコーダ40のトランスファゲートトランジスタ341 、342 の転送能力の劣化や、トランスファゲートトランジスタ341 、342 に過剰な電圧ストレスがかかることを防止でき、NAND型フラッシュメモリの歩留まりを改善することができる。
【符号の説明】
【００３８】
341 、342 …トランスファゲートトランジスタ、40…アクティブロウデコーダ、41…素子領域、42…STI 領域、422 …幅が広いSTI 領域、43…ガードリング領域、44…ダミー用ロウデコーダ、45…ダミー用素子領域、461 、462 …ダミー用トランスファゲートトランジスタ、TG1 、TG2 …ブロック選択制御線。
【図１】
2010199301.tif 000003
【図２】
2010199301.tif 000004
【図３】
2010199301.tif 000005