(57)【要約】【課題】書込み対象である選択メモリセルへデータを書き込む期間を充分に長くすることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルと、ワード線と、第１および第２のビット線と、第１および第２のセンスノードと、第１のビット線と第１のセンスノードとの間の第１のトランスファゲートと、第２のビット線と第２のセンスノードとの間のトランスファゲートと、データを第１および第２のセンスノードにラッチするラッチ回路と、データを伝送する第１および第２のデータ線とを備え、書込み時に、第１および第２のトランスファゲートを導通状態にする前に、書込みデータを第１および第２のデータ線から第１および第２のセンスノードへ伝達し、第１および第２のトランスファゲートを導通状態にしたときに、第１および第２のセンスノードの書込みデータを該選択メモリセルへ書き込み始める。【選択図】図４
2010218629.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、
前記メモリセルのゲートとして機能するワード線と、
前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、
前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、
前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、
前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートと、
前記第１のビット線からのデータを前記第１のセンスノードにラッチし、前記第２のビット線からのデータを前記第２のセンスノードにラッチするラッチ回路と、
前記第１のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第１のセンスノードへ伝送する第１のデータ線と、
前記第２のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第２のセンスノードへ伝送する第２のデータ線とを備え、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを該選択メモリセルへ書き込み始めることを特徴とする半導体記憶装置。
【請求項２】
前記データの書込み動作において、前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記複数のメモリセルのうち書込み対象でない非選択メモリセルのデータを、前記非選択メモリセルに対応する前記第１および前記第２のセンスノードへ一旦読み出し、前記非選択メモリセルのデータを同一の前記非選択メモリセルへ書き戻すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルは、Ｎ型ＦＥＴで構成されており、
前記ラッチ回路は、複数のＮ型ＦＥＴで構成され前記メモリセルのソース電位よりも低いロウレベル電位を前記第１または前記第２のセンスノードの一方へ供給するＮ型ラッチ部、および、複数のＰ型ＦＥＴで構成され前記ソース電位よりも高いハイレベル電位を前記第１または前記第２のセンスノードの他方へ供給するＰ型ラッチ部を含み、
前記Ｎ型ラッチ部は、前記複数のメモリセルのデータを前記第１および前記第２のセンスノードへ読み出すときに前記ロウレベル電位を前記第１および前記第２のセンスノードに供給することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のビット線と前記第２のビット線との間に接続され、前記第１および前記第２のセンスノードにラッチされたデータを前記メモリセルに書き込むフィードバック回路をさらに備え、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込み始め、
前記第１および前記第２のトランスファゲートを非導通状態にしたときに、前記フィードバック回路が前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルに接続された第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートとを備えた半導体記憶装置の駆動方法であって、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込み始めることを具備した半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ（Capacitor）型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
図９に示すように、従来のＦＢＣメモリでは、ｔ１〜ｔ２のデータ書込み動作において、センスアンプは、全カラムのメモリセル内のデータを一旦検出し（初期センス動作）、そのデータをラッチする。次に、ｔ３〜ｔ５において、書込み対象である選択カラムにラッチされたデータのみが外部からの書込みデータで上書きされる。一方、書込み対象でない非選択カラムのデータは検出されたままのデータ状態でセンスノードにラッチされている。その後、センスアンプは、全カラムのデータをメモリセルへ書き込む（書き戻す）。
【０００４】
しかし、選択カラムでは、初期センス動作の後に、カラム選択線を活性化してＤＱ線からセンスノードへデータを伝達する。このため、一定時間の書込みサイクルの中では、選択メモリセルへデータを書き込む時間は、実質的に短くなってしまうという問題があった。逆に、充分な書込み時間を確保しようとすると書込みサイクルが長くなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２３７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
充分な書込み時間を確保し、あるいは、書込みサイクルを短縮することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートとして機能するワード線と、前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートと、前記第１のビット線からのデータを前記第１のセンスノードにラッチし、前記第２のビット線からのデータを前記第２のセンスノードにラッチするラッチ回路と、前記第１のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第１のセンスノードへ伝送する第１のデータ線と、前記第２のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第２のセンスノードへ伝送する第２のデータ線とを備え、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを該選択メモリセルへ書き込み始めることを特徴とする。
【０００８】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルに接続された第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートとを備えた半導体記憶装置の駆動方法であって、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込み始めることを具備する。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、充分な書込み時間を確保し、あるいは、書込みサイクルを短縮することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。
【図２】ＦＢＣの断面図。
【図３】第１の実施形態によるセンスアンプＳ／Ａおよびその周辺の構成を示す回路図。
【図４】本実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図。
【図５】本発明に係る第２の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図。
【図６】第２の実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図。
【図７】第２の実施形態によるセンスアンプＳ／Ａの変形例を示す回路図。
【図８】第２の実施形態によるセンスアンプＳ／Ａの変形例を示す回路図。
【図９】比較例の書込み動作を示すタイミング図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。ＦＢＣメモリは、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬＬ、ＷＬＲともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬＬ、ＢＬＲともいう）と、ビット線ｂＢＬＬｉ、ｂＢＬＲｉ（以下、ｂＢＬＬ、ｂＢＬＲともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）とを備えている。
【００１３】
本実施形態によるＦＢＣメモリは、２セル／ビット方式を採用している。２セル／ビット方式とは、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに互いに逆極性のデータを書き込むことによって１ビットデータを格納する動作方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。データの読出しでは、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。従って、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲは、互いに逆極性のデータを伝達する。本実施形態では、ビット線ＢＬＬまたはＢＬＲを第１のビット線とし、ビット線ｂＢＬＬまたはｂＢＬＲを第２のビット線とする。
【００１４】
メモリセルＭＣは、Ｎ型ＦＥＴで構成されている。メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬＬ、ＷＬＲは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬＬ、ＷＬＲは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている（ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５）。ビット線ＢＬＬ、ＢＬＲは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬＬ、ＢＬＲは、センスアンプＳ／Ａの左右に５１２本ずつ設けられている（ＢＬＬ０〜ＢＬＬ５１１およびＢＬＲ０〜ＢＬＲ５１１）。ワード線とビット線とは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向およびカラム方向との呼称は、便宜的なものであって、互いに入れ替えても差し支えない。
【００１５】
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬＬ、ＢＬＲとソース電位ＶＳＬとの間に接続されている。イコライジングでは、ビット線ＢＬＬ、ＢＬＲをソース電位ＶＳＬに接続することによって各ビット線ＢＬＬ、ＢＬＲの電位を等しくする。
【００１６】
センスアンプＳ／Ａは、ビット線ＢＬ、ｂＢＬに接続され、選択メモリセルＭＣに記憶されたデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むように構成されている。
【００１７】
読出し時には、センスアンプＳ／Ａにラッチされたデータは、データ線ＤＱ、ｂＤＱを介してＤＱバッファＤＱＢに伝達される。ＤＱバッファＤＱＢに格納されたデータは、外部へ読み出される。書込み時には、外部からのデータがＤＱバッファＤＱＢに格納される。このデータは、データ線ＤＱ、ｂＤＱを介してセンスアンプＳ／Ａに伝達される。ＤＱバッファＤＱＢは、従来のそれらと同様でよいので、その説明を省略する。
【００１８】
図２は、ＦＢＣ（Floating Body Cell）の断面図である。ＦＢＣメモリは、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)で構成され、ボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。従って、メモリセルがＮ型ＦＥＴである場合には、データ“１”を記憶するメモリセルはデータ“０”を記憶するメモリセルよりも、しきい値電圧が低くなり、大きな電流を流す。
【００１９】
図３は、第１の実施形態によるセンスアンプＳ／Ａおよびその周辺の構成を示す回路図である。図３に示すセンスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ側のビット線ＢＬＬに接続された構造を示している。センスアンプＳ／Ａは、トランスファゲートを介してメモリセルアレイＭＣＡＲ側のビット線ＢＬＲにも接続されているが、図３では省略する。
【００２０】
ビット線対ＢＬＬｊ（ｊは整数）、ｂＢＬＬｊは、トランスファゲートＴＧ１、ＴＧ２を介してそれぞれに対応するセンスノードＳＮ、ｂＳＮに接続されている。トランスファゲートＴＧ１、ＴＧ２は、信号ΦｔおよびｂΦｔによってオン／オフ制御される。トランスファゲートＴＧ１、ＴＧ２として、ＣＭＯＳ（Complementary MOS）が用いられている。センスアンプＳ／Ａは、センスノード対ＳＮ、ｂＳＮを含む。また、センスアンプＳ／Ａは、ラッチ回路ＬＣＰおよびＬＣＮを含む。Ｐ型ラッチ回路ＬＣＰは、センスノードＳＮとｂＳＮとの間に直列に接続された２つのＰ型トランジスタＴＰ１およびＴＰ２から成る。トランジスタＴＰ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮに接続されている。すなわち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。
【００２１】
同様に、Ｎ型ラッチ回路ＬＣＮにおいても、Ｎ型トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣＰおよびＬＣＮは、信号ＳＡＰおよびｂＳＡＮによってそれぞれ駆動される。
【００２２】
Ｎ型ラッチ回路ＬＣＮは、メモリセルＭＣのソース電位ＶＳＬよりも低いロウレベル電位ＶＳＳをセンスノードＳＮまたはｂＳＮの一方へ供給する。Ｐ型ラッチ回路ＬＣＰは、ソース電位ＶＳＬよりも高いハイレベル電位ＶＢＬＨをセンスノードＳＮまたはｂＳＮの他方へ供給する。
【００２３】
Ｐ型トランジスタＴＰ７は、データ線ＤＱとセンスノードＳＮとの間に接続されている。Ｐ型トランジスタＴＰ８は、データ線ｂＤＱとセンスノードｂＳＮとの間に接続されている。トランジスタＴＰ７およびＴＰ８の各ゲートは、カラム選択線ｂＣＳＬに接続されている。カラム選択線ｂＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込む時に選択的にロウに活性化される。これにより、センスノードＳＮおよびｂＳＮが、それぞれデータ線ＤＱおよびｂＤＱを介してＤＱバッファＤＱＢに接続される。データ線ＤＱおよびｂＤＱは、センスノードＳＮ、ｂＳＮにラッチされたデータを外部へ読み出し、あるいは、外部からのデータをセンスノードＳＮ、ｂＳＮへ伝送する。
【００２４】
ラッチ回路ＬＣＰ、ＬＣＮは、ビット線ＢＬＬｊからのデータをセンスノードＳＮにラッチし、ビット線ｂＢＬＬｊからのデータをセンスノードｂＳＮにラッチする。また、ラッチ回路ＬＣＰ、ＬＣＮは、データ線ＤＱからのデータをセンスノードＳＮにラッチし、データ線ｂＤＱからのデータをセンスノードｂＳＮにラッチする。
【００２５】
短絡トランジスタＴＮ１２は、信号ＳＨＯＲＴによって制御される。短絡トランジスタＴＮ１２は、プリチャージ時にセンスノードＳＮとｂＳＮとを同電位に維持し、読出しまたは書込み動作時にセンスノードＳＮとｂＳＮとの間を切断する。本実施形態では信号ｂＳＡＮが常時活性状態であり、センスノードＳＮおよびｂＳＮはＮ型ラッチ回路ＬＣＮを介してロウレベル電位ＶＳＳに接続されている。ただし、信号ｂＳＡＮが活性であっても、信号ＳＡＰが不活性である場合、センスノードＳＡ，ｂＳＮの電位は、ＶＳＳ＋Ｖｔｈｎ（Ｖｔｈｎは、トランジスタＴＮ１、ＴＮ２の閾値電圧）程度までしか下がらない。データを検出する際には、センスアンプＳ／Ａは、センスノードＳＡ，ｂＳＮの電位ＶＳＳ＋Ｖｔｈｎからデータを発展させる。
【００２６】
プリチャージ回路ＰＣＣは、ビット線ＢＬＬｊとｂＢＬＬｊとの間に接続されている。プリチャージ回路ＰＣＣは、ビット線ＢＬＬｊとｂＢＬＬｊとの間に直列に接続されたＮ型トランジスタＴＮ９およびＴＮ１０と、ビット線ＢＬＬｊとｂＢＬＬｊとの間に接続されたＮ型トランジスタＴＮ１１とを含む。Ｎ型トランジスタＴＮ９とＴＮ１０との間のノードは、ソース電位ＶＳＬに接続されている。
【００２７】
プリチャージ回路ＰＣＣは、プリチャージ時にビット線ＢＬＬｊおよびｂＢＬＬｊをソース電位ＶＳＬに接続する。これにより、プリチャージ時にビット線ＢＬＬｊおよびｂＢＬＬｊは、それぞれＶＳＬにチャージされる。
【００２８】
図４は、本実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図である。当初、図３に示すメモリセルアレイＭＣＡＬ内のメモリセルＭＣ０がデータ“０”を格納しており、メモリセルＭＣ１がデータ“１”を格納しているものとする。さらに、書込み動作において、データ“１”がメモリセルＭＣ０に書き込まれ、データ“０”がメモリセルＭＣ１に書き込まれるものとする。尚、非選択カラムのセンスアンプＳ／Ａは、選択ワード線ＷＬＬｉに接続されたメモリセルＭＣのうち書込み対象でない非選択メモリセルのデータをセンスノードへ一旦読み出し、そのデータをそのままの論理状態で同一の非選択メモリセルへリストアする。
【００２９】
メモリセルアレイＭＣＡＲの動作は、メモリセルアレイＭＣＡＬの動作から容易に推測可能であるので、その説明を省略する。また、書込み動作において、データ“０”をメモリセルＭＣ０に書き込み、データ“１”をメモリセルＭＣ１に書き込む動作は、後述の具体例から容易に推測可能であるので、その説明も省略する。
【００３０】
データ書込みサイクルは、データ検出動作およびデータ書込み動作（あるいはリストア動作）を含む。ここでのデータ書込み期間とは、データ検出期間を含まず、データの書込みのみの期間である。
【００３１】
プリチャージ状態（〜ｔ０）において、信号ＰＲＣＨおよびＳＨＯＲＴが活性状態である。よって、ビット線ＢＬ、ｂＢＬが同電位（ＶＳＬ近傍）に固定されている。また、トランジスタＴＮ１２によって、センスノードＳＮおよびｂＳＮが同電位（ＶＳＳ近傍）に固定されている。
【００３２】
尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００３３】
ｔ０以前のプリチャージ時に、書込み対象である選択カラムのデータ線ＤＱおよびｂＤＱは、書込みデータを伝達する。例えば、図４に示すように、データ線ＤＱは、ハイレベル電位ＶＢＬＨを伝達し、データ線ｂＤＱは、ロウレベル電位ＶＳＳを伝達する。ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線に印加される電圧である。ＶＳＳは、データ“０”をメモリセルＭＣに書き込むときにビット線に印加される電圧である。
【００３４】
また、ｔ０において、選択カラムに対応するカラム選択線ｂＣＳＬをロウレベルに活性化する。これにより、図３のトランジスタＴＰ７およびＴＰ８がオン状態になる。その結果、選択カラムのデータ線ＤＱおよびｂＤＱの各データは、選択カラムのセンスノードＳＮおよびｂＳＮへ伝達される。即ち、ｔ１において、トランスファゲートＴＧ１、ＴＧ２が導通状態になる前に、書込みデータは、選択カラムのセンスノードＳＮおよびｂＳＮへ伝達される。ラッチ回路ＬＣＰおよびＬＣＮは、書込みデータをそれぞれセンスノードＳＮおよびｂＳＮにラッチする。本実施形態では、ラッチ回路ＬＣＰおよびＬＣＮは、ハイレベル電位ＶＢＬＨをセンスノードＳＮにラッチし、ロウレベル電位ＶＳＳをセンスノードｂＳＮにラッチする。
【００３５】
Ｐ型トランジスタは、通常、ハイレベル電位を充分に伝達可能であるが、ロウレベル電位はしきい値電圧分、高い電位を伝達する。従って、Ｐ型トランジスタＴＰ８は、ロウレベル電位ＶＳＳをＰ型トランジスタＴＰ８のしきい値電圧分だけ高い電位（ＶＳＳ＋Ｖｔｐ８）で伝達する。しかし、本実施形態では、信号ｂＳＡＮが常時活性状態（ロウレベル電位ＶＳＳ）であるので、ラッチ回路ＬＣＮがセンスノードｂＳＮにＶＳＳを供給する。その結果、ラッチ回路ＬＣＮは、センスノードｂＳＮにロウレベル電位ＶＳＳをラッチすることができる。
【００３６】
ｔ１において、信号ＰＲＣＨおよびＳＨＯＲＴが不活性状態となる。これにより、ビット線ＢＬとｂＢＬとの間が切断され、かつ、センスノードＳＮとｂＳＮとの間が切断される。それと同時に、書込み対象である選択ロウのワード線ＷＬＬｉ(ｉは整数)が選択的に活性化される。その他の非選択ワード線ＷＬは、データ保持状態（ＶＷＬＬ）に維持される。
【００３７】
ｔ１において、信号ΦＴを高レベルに活性化させる。これにより、全カラムのトランスファゲートＴＧ１、ＴＧ２が導通状態になり、全カラムのビット線対ＢＬ、ｂＢＬが、それぞれに対応するセンスノード対ＳＮ、ｂＳＮに接続される。よって、書込み対象である選択カラムのビット線ＢＬＬjおよびｂＢＬＬjがセンスノードＳＮ、ｂＳＮにそれぞれ接続される。書込み対象ではない非選択カラムのビット線は、それぞれに対応するセンスノードに接続される。トランスファゲートＴＧ１、ＴＧ２も導通状態になる。
【００３８】
信号ｂＳＡＮは常時活性状態にある。よって、ラッチ回路ＬＣＮが駆動し、ロウレベル電圧ＶＳＳがセンスノードＳＮ、ｂＳＮに接続される。負荷電流が、メモリセルＭＣ０、ＭＣ１のソースからビット線ＢＬＬj、ｂＢＬＬjを介してセンスノードＳＮ、ｂＳＮに流れる。即ち、本実施形態は、データ検出時に、ラッチ回路ＬＣＮがロウレベル電位ＶＳＳをセンスノードＳＮ、ｂＳＮに供給し、Ｎ型トランジスタＴＮ１、ＴＮ２が負荷電流を流す形態（ＮＭＯＳ負荷）である。
【００３９】
ｔ１〜ｔ２において、非選択カラムでは、データ“１”と“０”との電位差（信号差）がセンスノードＳＮとｂＳＮとの間に生じる。尚、非選択カラムのセンスノード対、ビット線対の信号動作については、図４では示していない。信号差がセンスノードＳＮとｂＳＮとの間で充分な大きさに発展した時点（ｔ２）で、信号ＳＡＰがハイレベル電位ＶＢＬＨに立ち上がり、図３のラッチ回路ＬＣＰが活性化される。電位ＶＢＬＨは、ラッチ回路ＬＣＰを介して、データ“１”を伝達するセンスノードＳＮに接続される。ラッチ回路ＬＣＮは常時活性状態であるので、電位ＶＳＳは、ラッチ回路ＬＣＮを介して、データ“０”を伝達するセンスノードｂＳＮに接続される。その結果、センスアンプＳ／Ａが信号差をＶＢＬＨ−ＶＳＳまで増幅し、その信号差をセンスノードＳＮ、ｂＳＮにラッチする。
【００４０】
一方、選択カラムでは、ｔ１〜ｔ２において、ビット線ＢＬＬjおよびｂＢＬＬjがセンスノードＳＮ、ｂＳＮにそれぞれ接続される。従って、ｔ１以降、図４に示すように、センスノードＳＮおよびｂＳＮの電位が、トランスファゲートＴＧ１およびＴＧ２を介してビット線ＢＬＬjおよびｂＢＬＬjに伝達される。即ち、本実施形態では、トランスファゲートＴＧ１およびＴＧ２を導通状態にした時点から（ｔ１以降）、書込みデータは、選択カラムのメモリセルＭＣへ書き込み始める。
【００４１】
データ“０”の書込みでは、メモリセルＭＣのボディ−ドレイン間の順バイアスを利用して、ボディＢのホールをビット線へ引き抜く。データ“１”の書込みでは、ワード線の高レベル電圧ＶＷＬＨおよびビット線の高レベル電圧ＶＢＬＨによりインパクトイオン化を引き起こし、これによってホールをボディＢに蓄積する。
【００４２】
ｔ５において、データ書込みサイクルが終了し、ＦＢＣメモリはプリチャージ状態に入る。
【００４３】
従来では、選択カラムにおいても、センスアンプＳ／Ａは、選択メモリセルＭＣｊのデータを一旦検出し、そのデータを書込みデータで上書きした後に、データ書込み動作を実行していた。図９に示す比較例のように、ｔ３においてカラム選択線ｂＣＳＬを活性化して、データ線ＤＱ、ｂＤＱの書込みデータをセンスノードＳＮ、ｂＳＮへ伝達していた。従って、実質的なデータ書込み時間は、ｔ３〜ｔ５の期間程度であった。
【００４４】
これに対し、本実施形態では、選択カラムにおけるデータ書込み動作は、ｔ１〜ｔ５の期間ＴＷの間実行される。従って、書込みサイクル（ｔ０〜ｔ５）が一定であっても、本実施形態は、従来よりもデータ書込み期間を長くすることができる。あるいは、データ書込み期間を一定とすれば、本実施形態は、従来よりも書込みサイクルを短縮することができ、動作を高速にすることができる。
【００４５】
換言すると、本実施形態によれば、非選択カラムのセンスアンプＳ／Ａがデータを検出している初期センス期間（ｔ１〜ｔ２）において、選択カラムのセンスアンプＳ／Ａは、データの書込みを既に開始している。従って、選択カラムでの書込み動作が高速化される。
【００４６】
選択ビット線ＢＬＬｊ、ｂＢＬＬｊでは、ｔ１〜ｔ２において、書込み動作が実行されているが、その他の非選択ビット線では、ｔ１〜ｔ２においてセンスアンプＳ／Ａが初期センス動作を実行している。この場合、選択ビット線ＢＬＬｊ、ｂＢＬＬｊの電位が該選択ビット線ＢＬＬｊ、ｂＢＬＬｊに隣接する非選択ビット線の電位に影響を与えることが懸念される。これは、隣接する複数のビット線間の容量カップリングに因るものである。しかし、本実施形態によるＦＢＣメモリは電流センスによりセンス動作を行うため、隣接ビット線間において容量カップリングによるディスターブの影響は、ＤＲＡＭ等の他のメモリと比べて小さい。
【００４７】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図である。第２の実施形態は、書込み用のフィードバック回路ＦＢをさらに備えている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４８】
フィードバック回路ＦＢは、ビット線ＢＬＬｊとビット線ｂＢＬＬｊとの間に直列に接続されたＰ型トランジスタＴＰ３、ＴＰ４と、ビット線ＢＬＬｊとビット線ｂＢＬＬｊとの間に直列に接続されたＮ型トランジスタＴＮ３、ＴＮ４とを含む。トランジスタＴＰ３およびＴＰ４の各ゲートは、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。即ち、トランジスタＴＰ３およびＴＰ４の各ゲートは、センスノードＳＮ、ｂＳＮに対してクロスカップルされている。トランジスタＴＮ３およびＴＮ４の各ゲートは、ビット線ｂＢＬＬｊおよびＢＬＬｊにそれぞれ接続されている。即ち、トランジスタＴＮ３およびＴＮ４の各ゲートは、ビット線ＢＬＬｊおよびｂＢＬＬｊに対してクロスカップルされている。
【００４９】
トランジスタＴＰ３とＴＰ４との間のノードは、フィードバック線ＦＢＬｐに接続されている。フィードバック線ＦＢＬｐがハイレベル電位になることによって、フィードバック線ＦＢＬｐは、センスノードＳＮ、ｂＳＮの電位に応じて、ビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に接続される。
【００５０】
トランジスタＴＮ３とＴＮ４との間のノードは、フィードバック線ｂＦＢＬｎに接続されている。フィードバック線ｂＦＢＬｎがロウレベル電位になることによって、フィードバック線ｂＦＢＬｎは、ビット線ＢＬＬｊまたはｂＢＬＬｊの電位に応じて、ビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に接続される。
【００５１】
即ち、書込み時に、トランジスタＴＰ３、ＴＰ４が、センスノードＳＮ、ｂＳＮの電位に基づいて、ハイレベル電位をビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に供給する。さらに、トランジスタＴＮ３、ＴＮ４は、トランジスタＴＰ３、ＴＰ４によってハイレベル電位となったビット線電位に応じて、ロウレベル電位をビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に供給する。その結果、フィードバック回路ＦＢは、センスノード対ＳＮ、ｂＳＮの電位に基づいて、互いに逆極性のデータをビット線対ＢＬＬｊ、ｂＢＬＬｊに接続された選択メモリセルＭＣ０、ＭＣ１へ書き込むことができる。
【００５２】
図６は、第２の実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図である。図４と同様に、メモリセルＭＣ０がデータ“０”を格納しており、メモリセルＭＣ１がデータ“１”を格納しているものとする。さらに、書込み動作において、データ“１”がメモリセルＭＣ０に書き込まれ、データ“０”がメモリセルＭＣ１に書き込まれるものとする。
【００５３】
ｔ０以前、および、ｔ０〜ｔ２の直前までの第２の実施形態の動作は、第１の実施形態の動作と同様である。ｔ１〜ｔ２において、非選択カラムでは、センスアンプＳ／ＡがメモリセルＭＣのデータを検出している（初期センス動作）。選択カラムでは、書込み動作がすでに開始されている。
【００５４】
ｔ２において、信号ΦＴおよびｂΦＴが不活性化されている。これにより、トランスファゲートＴＧ１およびＴＧ２が非導通状態になり、ｔ２以降、ビット線対ＢＬ、ｂＢＬとセンスノード対ＳＮ、ｂＳＮとが切断される。従って、非選択カラムにおいて、センスノード対ＳＮ、ｂＳＮの容量を低減している。センスノード対ＳＮ、ｂＳＮの容量を低減することによって、非選択カラムにおける信号増幅を容易にしている。
【００５５】
一方、選択カラムでは、ビット線対ＢＬＬｊ、ｂＢＬＬｊは、センスノード対ＳＮ、ｂＳＮと切断されフローティング状態となる。ＦＢＣメモリでは、メモリセルＭＣ０、ＭＣ１に電流を流しながらデータを書き込むので、ビット線対ＢＬＬｊ、ｂＢＬＬｊがセンスノード対ＳＮ、ｂＳＮと切断されると、ビット線対ＢＬＬｊ、ｂＢＬＬｊの電位を維持することができず、データの書込みが不十分になる可能性がある。
【００５６】
そこで、ｔ２以降、フィードバック回路ＦＢが書込みを実行する。より詳細には、ｔ２において、信号ＳＡＰがハイレベル電位に活性化され、かつ、フィードバック信号ＦＢＬｐおよびｂＦＢＬｎが活性化されている。信号ＳＡＰが活性化されることによって、ラッチ回路ＬＣＰが駆動される。センスノードＳＮがハイレベルであり、センスノードｂＳＮがロウレベルであるので、ハイレベル電位ＶＢＬＨがＰ型トランジスタＴＰ１を介してセンスノードＳＮに印加される。フィードバック信号ＦＢＬｐおよびｂＦＢＬｎが活性化されることによって、フィードバック回路ＦＢが書込みデータに基づく電位をビット線対ＢＬＬj、ｂＢＬＬjに印加する。即ち、トランスファゲートＴＧ１およびＴＧ２を非導通状態にした後、フィードバック回路ＦＢが書込みデータを選択メモリセルＭＣ０、ＭＣ１へ書き込む。
【００５７】
フィードバック回路ＦＢでは、トランジスタＴＰ３がセンスノードｂＳＮのロウレベル電位ＶＳＳを受けて導通し、フィードバック信号ＦＢＬｐのハイレベル電位ＶＢＬＨをビット線ＢＬＬｊに印加する。さらに、トランジスタＴＮ４がビット線ＢＬＬｊのハイレベル電位ＶＢＬＨを受けて導通し、フィードバック信号ｂＦＢＬｎのロウレベル電位ＶＳＳをビット線ｂＢＬＬｊに印加する。トランジスタＴＰ４およびＴＮ３は非導通状態のままである。これにより、フィードバック回路ＦＢは、データ“１”をメモリセルＭＣ０に書き込み、データ“０”をメモリセルＭＣ１に書き込むことができる。
【００５８】
その後、ｔ５において、ＦＢＣメモリはプリチャージ状態に入る。
【００５９】
このように、本実施形態では、非選択カラムの初期センス期間（ｔ１〜ｔ２）において、選択カラムでは、センスノード対ＳＮ、ｂＳＮおよびトランスファゲートＴＧ１、ＴＧ２を介して、データ線ＤＱおよびｂＤＱからの書込みデータをビット線対ＢＬｌｊ、ｂＢＬＬｊへ伝達する。その後、非選択カラムの信号増幅期間（ｔ２〜ｔ３）以降において、選択カラムでは、トランスファゲートＴＧ１、ＴＧ２を非導通状態として、フィードバック回路ＦＢが書込みデータをビット線対ＢＬＬｊ、ｂＢＬＬｊへ伝達する。
【００６０】
第２の実施形態によれば、非選択カラムの信号増幅動作においてセンスノード対の信号差の増幅を高速化するために、初期センス動作後にトランスファゲートを非導通状態にしても、選択カラムでは、フィードバック回路ＦＢが選択メモリセルＭＣ０およびＭＣ１へ書込みデータを書き込み続けることができる。第２の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００６１】
尚、第２の実施形態によるＦＢＣメモリのセンスアンプＳ／Ａは、図７〜図９のように変形することができる。
【００６２】
図７に示すセンスアンプＳ／Ａでは、Ｎ型トランジスタＴＮ３およびＴＮ４の各ゲートは、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。Ｐ型トランジスタＴＰ３およびＴＰ４の各ゲートは、ビット線ｂＢＬＬｊおよびＢＬＬｊにそれぞれ接続されている。
【００６３】
書込み動作において、トランジスタＴＮ３、ＴＮ４が、センスノードＳＮ、ｂＳＮの電位に基づいて、ロウレベル電位ＶＳＳをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に供給する。さらに、トランジスタＴＰ３、ＴＰ４は、トランジスタＴＮ３、ＴＮ４によってロウレベル電位ＶＳＳとなったビット線電位に応じて、ハイレベル電位ＶＢＬＨをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に供給する。その結果、フィードバック回路ＦＢは、センスノード対ＳＮ、ｂＳＮの電位に基づいて、互いに逆極性のデータをビット線対ＢＬＬｊ、ｂＢＬＬｊに接続された選択メモリセルＭＣ０、ＭＣ１へ書き込むことができる。図７に示す変形例のその他の構成およびその他の動作は、第２の実施形態の構成および動作と同様である。
【００６４】
図８に示すセンスアンプＳ／Ａでは、Ｎ型トランジスタＴＮ３およびＴＮ４の各ゲートは、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。Ｐ型トランジスタＴＰ３およびＴＰ４の各ゲートも、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。
【００６５】
書込み動作において、トランジスタＴＮ３、ＴＮ４が、センスノードＳＮ、ｂＳＮの電位に基づいて、ロウレベル電位ＶＳＳをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に供給する。さらに、トランジスタＴＰ３、ＴＰ４は、センスノードＳＮ、ｂＳＮの電位に基づいて、ハイレベル電位ＶＢＬＨをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に供給する。その結果、フィードバック回路ＦＢは、センスノード対ＳＮ、ｂＳＮの電位に基づいて、互いに逆極性のデータをビット線対ＢＬＬｊ、ｂＢＬＬｊに接続された選択メモリセルＭＣ０、ＭＣ１へ書き込むことができる。図８に示す変形例のその他の構成およびその他の動作は、第２の実施形態の構成および動作と同様である。
【００６６】
図７および図８に示す変形例は、第２の実施形態の効果を得ることができる。ただし、図８のように、トランジスタＴＮ３、ＴＮ４、ＴＰ３およびＴＰ４の総てのゲートをセンスノードｂＳＮまたはＳＮに接続した場合、センスノードｂＳＮ、ＳＮの容量が大きくなる。このため、ビット線ＢＬＬｊ、ｂＢＬＬｊが非選択カラムに該当する場合に、メモリセルＭＣ０とＭＣ１との信号差の増幅に時間が掛かる。従って、信号増幅時間の観点では、図５に示す形態が図８に示す形態よりも好ましい。また、配線レイアウトの容易化の観点からも、図５に示す形態が図８に示す形態よりも好ましい。
【００６７】
さらに、非選択カラムにおける初期センス動作が完了するｔ２まで、センスノード対ＳＮ、ｂＳＮの電位は、ソース電位ＶＳＬより低い電位（ＶＳＳ＋Ｖｔｈｎ）に設定されている。図５に示す構成では、センスノード対ＳＮ、ｂＳＮの低電位をＰ型トランジスタＴＰ３、ＴＰ４のゲートで受けている。このとき、ビット線対ＢＬ、ｂＢＬは、ＶＳＬにプリチャージされている。このため、トランジスタＴＰ３、ＴＰ４が非選択カラムにおいて完全にオフ状態にならない可能性がある。これは、フィードバック線ＦＢＬｐの電位がビット線ＢＬ、ｂＢＬに或る程度伝達され、非選択カラムにおける初期センス動作の妨げとなり得る。
【００６８】
一方、図７に示す構成では、センスノード対ＳＮ、ｂＳＮの低電位をＮ型トランジスタＴＮ３、ＴＮ４のゲートで受けている。このため、ビット線対ＢＬ、ｂＢＬの電位がＶＳＬであっても、トランジスタＴＮ３、ＴＮ４が非選択カラムにおいても完全にオフ状態になる。よって、フィードバック線ｂＦＢＬｎの電位が非選択カラムにおける初期センス動作を妨げることなく、センスアンプＳ／Ａは正確に初期センス動作を実行することができる。
【符号の説明】
【００６９】
ＭＣＡＬ、ＭＣＡＲ…メモリセルアレイ、Ｓ／Ａ…センスアンプ、ＭＣ…メモリセル、ＢＬＬ，ｂＢＬＬ…ビット線、ＷＬＬ…ワード線、ＴＧ１、ＴＧ２…トランスファゲート、ＳＮ、ｂＳＮ…センスノード、ＬＣＰ、ＬＣＮ…ラッチ回路
ＦＢ…フィードバック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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