(57)【要約】      （修正有）【課題】液晶表示装置のアレイ基板及びこれの製造方法を提供する。【解決手段】第１スイッチング素子は第１データライン１７１ａに接続され、第２スイッチング素子は第１データラインに隣接する第２データライン１７１ｂに接続される。第３スイッチング素子は第１データラインと第２データラインとの間に配置されるデータ電源ライン１７１ｃに接続される。第４スイッチング素子はゲートライン１２１と平行であり、データ電源ラインの電圧と異なる極性を有する電圧が印加されるゲート電源ライン１２５に接続される。これにより、アレイ基板の透過率、開口率、及び表示特性が向上される。第１及び第２画素電極（１９１ａ，１９１ｂ）と、第１及び第２共通電極（１９１ｃ，１９１ｄ）とに極性が異なる電圧を印加すると、アレイ基板の表面にほぼ平行な電界が生成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１データラインに接続された第１スイッチング素子と、
前記第１データラインに平行な第２データラインに接続された第２スイッチング素子と、
前記第１データラインと前記第２データラインとの間に配置されるデータ電源ラインに接続された第３スイッチング素子と、
前記データ電源ラインの電圧と異なる極性を有する電圧が印加されるゲート電源ラインに接続された第４スイッチング素子と、
を含むことを特徴とするアレイ基板。
【請求項２】
前記第１データラインと前記第２データラインとには、互いに反対の極性を有する電圧が印加されることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記ゲート電源ラインと平行な第１ゲートラインと、
前記第１スイッチング素子と接続された第１画素電極と、
前記第２スイッチング素子と接続された第２画素電極と、
前記第３スイッチング素子と接続された第１共通電極と、
前記第４スイッチング素子と接続された第２共通電極と、を更に含み、
前記第１画素電極及び前記第１共通電極は第１画素領域に配置され、前記第２画素電極及び前記第２共通電極は前記第１画素領域と前記第１ゲートラインの延長方向に隣接する第２画素領域に配置されることを特徴とする請求項１に記載のアレイ基板。
【請求項４】
前記第１データラインに接続される第５スイッチング素子と、
前記第２データラインに接続される第６スイッチング素子と、
前記ゲート電源ラインに接続される第７スイッチング素子と、
前記データ電源ラインに接続される第８スイッチング素子と、を更に含むことを特徴とする請求項３に記載のアレイ基板。
【請求項５】
前記ゲート電源ラインと平行な第１ゲートラインと、
前記第５スイッチング素子と接続された第３画素電極と、
前記第６スイッチング素子と接続された第４画素電極と、
前記第７スイッチング素子と接続された第３共通電極と、
前記第８スイッチング素子と接続された第４共通電極と、を更に含み、
前記第３画素電極及び前記第３共通電極は、前記第１画素領域と前記第１データラインの延長方向に隣接する第３画素領域に配置され、前記第４画素電極及び前記第４共通電極は、前記第２画素領域と前記第１データラインの延長方向に隣接する第４画素領域に配置されることを特徴とする請求項４に記載のアレイ基板。
【請求項６】
ゲートライン及びゲート電源ラインを互いに平行に形成し、
第１データライン、第２データライン、及び前記第１データラインと前記第２データラインとの間に配置されるデータ電源ライン、を互いに平行に形成し、
前記第１データライン及び前記ゲートラインに接続される第１スイッチング素子と、前記第２データライン及び前記ゲートラインに接続される第２スイッチング素子と、前記データ電源ライン及び前記ゲートラインに接続される第３スイッチング素子と、前記データ電源ラインの電圧と異なる極性を有する電圧が印加される前記ゲート電源ライン及び前記ゲートラインに接続された第４スイッチング素子と、を形成すること、
を含むことを特徴とするアレイ基板の製造方法。
【請求項７】
前記第１スイッチング素子と接続された第１画素電極、前記第２スイッチング素子と接続された第２画素電極、前記第３スイッチング素子と接続された第１共通電極、及び前記第４スイッチング素子と接続された第２共通電極を形成することを更に含み、前記第１画素電極及び前記第１共通電極を第１画素領域に形成し、前記第２画素電極及び前記第２共通電極を記第１画素領域と前記ゲートラインの延長方向に隣接する第２画素領域に形成することを特徴とする請求項６に記載のアレイ基板の製造方法。
【請求項８】
前記第１データラインに接続される第５スイッチング素子、前記第２データラインに接続される第６スイッチング素子、前記ゲート電源ラインに接続される第７スイッチング素子、及び前記データ電源ラインに接続される第８スイッチング素子、を形成することをさらに含むことを特徴とする請求項７に記載のアレイ基板の製造方法。
【請求項９】
ゲートラインに平行な方向に延長されて互いに異なる極性の電圧が印加される第１電源ライン及び第２電源ラインとオーバーラップし、第１データラインと電気的に接続される第１画素電極と、
前記第１及び第２電源ラインとオーバーラップし、前記第１データラインに平行であり前記第１データラインに印加される電圧とは反対の極性を有する電圧が印加される第２データラインと電気的に接続された第２画素電極と、
前記第１及び第２電源ラインとオーバーラップし、前記第１電源ラインと電気的に接続された第１共通電極と、
前記第１及び第２電源ラインとオーバーラップし、前記第２電源ラインと電気的に接続された第２共通電極と、
を含むことを特徴とするアレイ基板。
【請求項１０】
前記第１及び第２画素電極と、前記第１及び第２共通電極とが前記第１電源ラインとオーバーラップして形成される第１ストレージキャパシタの容量は、それぞれ、前記第１及び第２画素電極と、前記第１及び第２共通電極とが前記第２電源ラインとオーバーラップして形成される第２ストレージキャパシタの容量と同一であることを特徴とする請求項９に記載のアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板及びその製造方法に関わり、より詳細には透過率、開口率、及び表示特性が向上したアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、現在もっとも広く用いられているフラットパネル表示装置の一つであって、画素電極及び共通電極など電界生成電極が形成されているアレイ基板及び対向基板を含む。また、液晶表示装置は、アレイ基板と対向基板との間に介在されている液晶層を含む。
【０００３】
液晶表示装置は、電界生成電極に電圧を印加して、液晶層に電界を生成し、これを通じて液晶層の液晶分子の配向を決定し、入射光の偏光を制御することによって画像を表示する。
【０００４】
液晶表示装置は、また、各画素電極に接続されているスイッチング素子を制御することができ、画素電極に電圧を印加するためのゲートライン及びデータラインなど複数の信号線を制御することができる。
【０００５】
このような液晶表示装置は、外部のグラフィック制御器から入力画像信号を受信する。入力画像信号は、各画素の輝度情報を有している。
【０００６】
各画素は、所望の輝度情報に対応するデータ電圧の印加を受ける。画素に印加されたデータ電圧と共通電圧との差である画素電圧によって各画素は画像信号の階調が示す輝度を表示する。ここで、液晶表示装置が用いることのできる画素電圧の範囲は、駆動部によって決められている。
【０００７】
一方、液晶表示装置の駆動部は、複数の集積回路チップ形状でアレイ基板に直接実装されるか、あるいはフレキシブル回路膜などに装着されてアレイ基板に取り付けられる。ここで、集積回路チップは、液晶表示装置の製造コストにおいて高い割合を占める。
【０００８】
製造コストが限定されるため、液晶表示装置の各画素が示しうる画素電圧範囲が制限され、データラインに発生する可能性のある寄生容量によって、液晶表示装置の表示特性が低下するおそれがある。
【０００９】
また、アレイ基板に形成されているゲートラインまたはデータラインなどの配線が多くなるほど表示装置の開口率が顕著に減少する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、向上した透過率及び開口率を有し、表示特性が改善されたアレイ基板を提供することにある。
【００１１】
本発明の更に他の目的は、前記アレイ基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記した本発明の目的を達成するために、一実施形態によるアレイ基板は、第１データラインに接続された第１スイッチング素子と、第１データラインに隣接する第２データラインとに接続された第２スイッチング素子と、第１データラインと第２データラインとの間に配置されるデータ電源ラインに接続された第３スイッチング素子と、データ電源ラインの電圧と異なる極性を有する電圧が印加されるゲート電源ラインに接続された第４スイッチング素子と、を含む。
【００１３】
本発明の実施形態において、第１データラインと第２データラインとには、互いに反対の極性を有する電圧が印加されてもよい。
【００１４】
本発明の実施形態において、アレイ基板は、ゲート電源ラインと平行な第１ゲートラインと、第１スイッチング素子と接続された第１画素電極と、第２スイッチング素子と接続された第２画素電極と、第３スイッチング素子と接続された第１共通電極と、第４スイッチング素子と接続された第２共通電極を更に含んでもよく、第１画素電極及び第１共通電極は第１画素領域に配置されてもよく、第２画素電極及び第２共通電極は第１画素領域と第１ゲートラインの延長方向に隣接する第２画素領域に配置されてもよい。
【００１５】
本発明の実施形態において、アレイ基板は、第１データラインに接続される第５スイッチング素子と、第２データラインに接続される第６スイッチング素子と、ゲート電源ラインに接続される第７スイッチング素子と、データ電源ラインに接続される第８スイッチング素子と、を更に含んでもよい。
【００１６】
本発明の実施形態において、アレイ基板は、ゲート電源ラインと平行な第１ゲートラインと、第５スイッチング素子と接続された第３画素電極と、第６スイッチング素子と接続された第４画素電極と、第７スイッチング素子と接続された第３共通電極と、第８スイッチング素子と接続された第４共通電極と、を更に含んでもよく、第３画素電極及び第３共通電極は、第１画素領域と第１データラインの延長方向に隣接する第３画素領域に配置されてもよく、第４画素電極及び第４共通電極は、第２画素領域と第１データラインの延長方向に隣接する第４画素領域に配置されてもよい。
【００１７】
前記した本発明の目的を達成するために、別の一実施形態によるアレイ基板の製造方法において、ゲートライン及びゲート電源ラインを互いに平行に形成する。その後、第１データライン、第２データライン、及び第１データラインと第２データラインとの間に配置されるデータ電源ラインを互いに平行に形成する。その後、第１データライン及びゲートラインに接続される第１スイッチング素子と、第２データライン及びゲートラインに接続される第２スイッチング素子と、データ電源ライン及びゲートラインに接続される第３スイッチング素子と、データ電源ラインの電圧と異なる極性を有する電圧を印加されるゲート電源ラインと、ゲート電源ラインに接続された第４スイッチング素子と、が形成される。
【００１８】
本発明の実施形態において、第１スイッチング素子と接続された第１画素電極、第２スイッチング素子と接続された第２画素電極、第３スイッチング素子と接続された第１共通電極、及び第４スイッチング素子と接続された第２共通電極を形成することを更に含んでもよく、第１画素電極及び第１共通電極は第１画素領域に形成されてもよく、第２画素電極及び第２共通電極は第１画素領域とゲートラインの延長方向に隣接する第２画素領域に形成されてもよい。
【００１９】
本発明の実施形態において、第１〜第４スイッチング素子を形成することは、第１データラインに接続される第５スイッチング素子、第２データラインに接続される第６スイッチング素子、ゲート電源ラインに接続される第７スイッチング素子、及びデータ電源ラインに接続される第８スイッチング素子、を形成することを含んでもよい。
【００２０】
前記した本発明の目的を達成するために、さらに別の一実施形態によるアレイ基板は、ゲートラインに平行な方向に延長されて互いに異なる極性の電圧が印加される第１電源ライン及び第２電源ラインとオーバーラップし、第１データラインと電気的に接続される第１画素電極と、第１及び第２電源ラインとオーバーラップし、第１データラインに隣接して第１データラインに印加された電圧の極性が反転された電圧が印加される第２データラインと電気的に接続された第２画素電極と、第１及び第２電源ラインとオーバーラップし、第１電源ラインと電気的に接続された第１共通電極と、第１及び第２電源ラインとオーバーラップし、第２電源ラインと電気的に接続された第２共通電極と、を含む。
【００２１】
本発明の実施形態において、第１及び第２画素電極と、第１及び第２共通電極とが第１電源ラインとオーバーラップして形成される第１ストレージキャパシタの容量は、それぞれ、第１及び第２画素電極と、第１及び第２共通電極とが第２電源ラインとオーバーラップして形成される第２ストレージキャパシタの容量の各々と同一であってもよい。
【発明の効果】
【００２２】
本発明によると、異なる電圧を印加する電源ラインによって、画素電圧範囲が拡大してアレイ基板の透過率が向上する。
【００２３】
また、上記電源ラインを用いてストレージキャパシタを形成することができるので、アレイ基板の開口率を向上させることができる。
【００２４】
また、互いに異なる電圧が印加されるデータラインと画素電極とがオーバーラップすることによりデータラインに発生するおそれのある寄生容量を除去することができるので、アレイ基板の表示特性が向上する。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態１による液晶表示装置の平面図である。
【図２】図１のＩ−Ｉ’に沿って切断した断面図である。
【図３】図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【図４】図１に示した液晶表示装置の等価回路図である。
【図５】本発明の実施形態２による液晶表示装置の平面図である。
【図６】図５のＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
【図７】図５のＩＶ−ＩＶ’線に沿って切断した断面図である。
【図８】図５に示した液晶表示装置の等価回路図である。
【図９】本発明の実施形態３による液晶表示装置の平面図である。
【図１０】本発明の実施形態４による液晶表示装置の平面図である。
【図１１】図１０に示された液晶表示装置の等価回路図である。
【図１２】本発明の実施形態５による液晶表示装置の平面図である。
【図１３】本発明の実施形態６による液晶表示装置の画素に対する等価回路図である。
【図１４】図１３の第１ゲートライン、第１スイング電圧線及び第２スイング電圧線に印加される電圧の波形図である。
【図１５】本発明の実施形態７による液晶表示装置の画素に対する等価回路図である。
【図１６】本発明の実施形態８による液晶表示装置の画素に対する等価回路図である。
【図１７】本発明の実施形態９による液晶表示装置の画素に対する等価回路図である。
【図１８】本発明の実施形態１０による液晶表示装置の平面図である。
【図１９】図１８の液晶表示装置の画素に対する等価回路図である。
【図２０】本発明の実施形態１１による液晶表示装置の平面図である。
【図２１】図２０の液晶表示装置の画素に対する等価回路図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。本発明は、多様な変更を加えることができ、多様な形態を有することができることを、特定の実施形態を図面に例示して本文に詳細に説明する。しかし、これは、本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むことを理解しなければならない。各図面を説明しながら類似の参照符号を類似の構成要素に対して用いた。図面において、構造物の寸法は本発明の明確性のために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するのに用いることができるが、構成要素は用語によって限定されない。用語は一つの構成要素を他の構成要素から区別する目的のみで用いられる。例えば、本発明の権利範囲から逸脱することなしに、第１構成要素は第２構成要素と称されてもよく、同様に第２構成要素も第１構成要素と称されてもよい。単数の表現は、文脈上、明白に相違が示されない限り、複数の表現を含む。
【００２７】
本出願において、「含む」または「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを意図するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらを組み合わせたものなどの存在または付加の可能性をあらかじめ排除しないことを理解しなければならない。
【００２８】
実施形態１
図１は、本発明の実施形態１による液晶表示装置の平面図である。図２は、図１のＩ−Ｉ’に沿って切断した断面図である。図３は、図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【００２９】
図１〜図３を参照すると、本実施形態による液晶表示装置は、アレイ基板１００、対向基板２００及び液晶層３００を含む。ここで、図１には、液晶表示装置が含む第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)が示されている。
【００３０】
アレイ基板１００は、画素領域が定義された下部ベース基板１１０を含む。下部ベース基板１１０は、プレート形状を有し、透明な物質、例えば、ガラス、石英、合成樹脂などからなる。下部ベース基板１１０上にはゲートライン１２１、ゲート電源ライン１２５及びストレージライン１３１を含むゲート金属層が形成されている。
【００３１】
ゲートライン１２１は、横方向（長手方向）に延び、ゲート信号を伝達する。各ゲートライン１２１は、上部に突出した第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、第３ゲート電極１２４ｃ、及び第４ゲート電極１２４ｄを含む。ここで、第１及び第３ゲート電極(１２４ａ、１２４ｃ)は、第１画素（ＰＸ（ｎ、ｎ））に対応して形成され、第２及び第４ゲート電極（１２４ｂ、１２４ｄ)は、第２画素(ＰＸ（ｎ、ｎ＋１）)に対応して形成される。
【００３２】
ストレージライン１３１は、共通電圧など所定の電圧の印加を受け、主に横方向に延長されている。各ストレージライン１３１は隣接する２本のゲートライン１２１の間に位置し、下側に位置するゲートライン１２１に更に近接している。各ストレージライン１３１は、第１ストレージ電極１３３ａ及び第２ストレージ電極１３３ｂを含む。ここで、第１ストレージ電極１３３ａは第１画素（ＰＸ（ｎ、ｎ））に対応して形成され、第２ストレージ電極１３３ｂは第２画素(ＰＸ（ｎ、ｎ＋１）)に対応して形成される。
【００３３】
ゲート電源ライン１２５は、フレーム別に電源電圧または接地電圧を伝達して、主に横方向に延長される。各ゲート電源ライン１２５は上部に突出したゲート層電源電極１２７を含む。
【００３４】
第１及び第２ストレージ電極(１３３ａ、１３３ｂ)は、下側の２つの角が切られた形状を有する。また、第１及び第２ストレージ電極(１３３ａ、１３３ｂ)を含むストレージライン１３１の形状及び配置は多様な形態に変形されてもよい。
【００３５】
ゲート絶縁膜１４０は、ゲートライン１２１、第１〜第４ゲート電極(１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ)、ストレージライン１３１及び第１及び第２ストレージ電極(１３３ａ、１３３ｂ)を覆うように下部ベース基板１１０上に形成される。
【００３６】
ゲート絶縁膜１４０上には水素化アモルファスシリコンまたは多結晶シリコンなどからなる第１半導体層１５４ａ、第２半導体層１５４ｂ、第４半導体層１５４ｃ及び第４半導体層１５４ｄが形成されている。第１〜第４半導体層(１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ)は、それぞれ第１〜第４ゲート電極(１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ)上に位置する。
【００３７】
第１半導体層１５４ａ上には、一対の第１オーミックコンタクト層(１６３ａ、１６５ａ)が形成され、第２半導体層１５４ｂ上にも一対の第２オーミックコンタクト層(１６３ｂ、１６５ｂ)が形成されている。第３半導体層１５４ｃ上には一対の第３オーミックコンタクト層(１６３ｃ、１６５ｃ)が形成されていて、第４半導体層１５４ｄ上にも一対の第４オーミックコンタクト層(１６３ｄ、１６５ｄ)が形成されている。複数対の第１〜第４オーミックコンタクト層(１６３ａ〜１６３ｄ、１６５ａ〜１６５ｄ)は、リンなどのようなｎ型不純物が高濃度にドーピングされているｎ+水素化アモルファスシリコンなどのような物質からなるか、或いは、シリサイド(ｓｉｌｉｃｉｄｅ)からなってもよい
【００３８】
複数対の第１〜第４オーミックコンタクト層(１６３ａ〜１６３ｄ、１６５ａ〜１６５ｄ)及びゲート絶縁膜１４０上には第１データライン１７１ａ、第２データライン１７１ｂ、データ電源ライン１７１ｃ、第１ドレイン電極１７５ａ、第２ドレイン電極１７５ｂ、第３ドレイン電極１７５ｃ及び第４ドレイン電極１７５ｄを含むデータ金属層が形成されている。
【００３９】
第１及び第２データライン(１７１ａ、１７１ｂ)はデータ信号を伝達する。データ電源ライン１７１ｃは、フレーム別に電源電圧または接地電圧を伝達する。このとき、データ電源ライン１７１ｃに印加される電圧が電源電圧である場合、ゲート電源ライン１２５に印加される電圧は接地電圧であってもよい。または、データ電源ライン１７１ｃに印加される電圧が接地電圧である場合、ゲート電源ライン１２５に印加される電圧は電源電圧であってもよい。
【００４０】
第１及び第２データライン(１７１ａ、１７１ｂ)及びデータ電源ライン１７１ｃは、縦方向に延長してゲートライン１２１及びストレージライン１３１と交差する。第１及び第２データライン(１７１ａ、１７１ｂ)及びデータ電源ライン１７１ｃは、第１〜第３ゲート電極(１２４ａ、１２４ｂ、１２４ｃ)に向けてＵ字形状に曲げられた第１ソース電極１７３ａ、第２ソース電極１７３ｂ、及び第３ソース電極１７３ｃを含む。第４ゲート電極１２４ｄに向けてＵ字形状に曲げられた第４ソース電極１７３ｄは、ゲート電源ライン１２５に含まれるゲート層電源電極１２７の上部まで延長されて、ゲート層電源電極１２７と電気的に接続される。
【００４１】
第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)の棒形状である一端部は、第１〜第４ゲート電極(１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ)を中心に第１〜第４ソース電極(１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ)と向かい合い、曲げられた第１〜第４ソース電極(１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ)に一部が囲まれている。
【００４２】
第１ドレイン電極１７５ａが拡張された第１コンタクト電極１７７ａは、第１ストレージ電極１３３ａの左側半分の部分とオーバーラップし、第２ドレイン電極１７５ｂが拡張された第２コンタクト電極１７７ｂは、第２ストレージ電極１３３ｂの右側半分の部分とオーバーラップする。
【００４３】
第３ドレイン電極１７５ｃが拡張された第３コンタクト電極１７７ｃは、第１ストレージ電極１３３ａの右側半分の部分とオーバーラップし、第４ドレイン電極１７５ｄが拡張された第４コンタクト電極１７７ｄは、第２ストレージ電極１３３ｂの左側半分の部分とオーバーラップする。
【００４４】
第１〜第４ゲート電極(１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ)、第１〜第４ソース電極(１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ)及び第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)は、第１〜第４半導体層(１５４ａ、１５４ｂ、１５４ｃ、 １５４ｄ)とともに第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)を構成する。
【００４５】
ここで、第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)のチャネルは、第１〜第４ソース電極(１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ)と第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)との間の第１〜第４半導体層(１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ)にそれぞれ形成される。
【００４６】
複数対の第１〜第４オーミックコンタクト層のうち１６３ａ〜１６３ｄは、第１〜第４半導体層(１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ)と第１〜第４ソース電極(１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ)との間に存在して、それらの間の接触抵抗を低下させる。また、複数対の第１〜第４オーミックコンタクト層のうち１６５ａ〜１６５ｄは、第１〜第４半導体層(１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ)と第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７６ｄ)との間に存在してそれらの間の接触抵抗を低下させる。
【００４７】
ここで、第１スイッチング素子(Ｑａ)は、第１データライン１７１ａと電気的に接続され、第３スイッチング素子(Ｑｃ)は、データ電源ライン１７１ｃと電気的に接続される。第１スイッチング素子(Ｑａ)及び第３スイッチング素子(Ｑｃ)は、第１画素（ＰＸ（ｎ、ｎ））領域中に形成される。
【００４８】
第２スイッチング素子(Ｑｂ)は、第２データライン１７１ｂと電気的に接続され、第４スイッチング素子(Ｑｄ)は、ゲート電源ライン１２５と電気的に接続される。第２スイッチング素子(Ｑｂ)及び第４スイッチング素子(Ｑｄ)は、第２画素(ＰＸ（ｎ、ｎ＋１）)領域の中に形成される。
【００４９】
ここで、第１及び第２データライン(１７１ａ、１７１ｂ)には、互いに反対極性の電圧が印加される。データ電源ライン１７１ｃ及びゲート電源ライン１２５には、互いに反対極性の電圧が印加される。
【００５０】
ここで、ゲート絶縁膜１４０には、ゲート層電源電極１２７上部にゲートコンタクトホール１２９が形成される。よって、第４ソース電極１７３ｄは、延長されてゲートコンタクトホール１２９を通じてゲート電源ライン１２５と接続してもよい。
【００５１】
データ絶縁膜１８０は、第１及び第２データライン(１７１ａ、１７１ｂ)、データ電源ライン１７１ｃ、第１〜第４ソース電極(１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ)、第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)を覆うようにゲート絶縁膜１４０上に形成される。
【００５２】
データ絶縁膜１８０には、第１コンタクト電極１７７ａの上部に第１コンタクトホール１８５ａが形成され、第２コンタクト電極１７７ｂの上部に第２コンタクトホール１８５ｂが形成される。また、データ絶縁膜１８０には、第３コンタクト電極１７７ｃの上部に第３コンタクトホール１８５ｃが形成され、第４コンタクト電極１７７ｄの上部に第４コンタクトホール１８５ｄが形成される。
【００５３】
データ金属層１８０の上にはＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ)またはＩＺＯ(ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ)などの透明な導電物質やアルミニウム、銀、クロムまたはそれらの合金などの反射性金属で形成された第１画素電極１９１ａ、第２画素電極１９１ｂ、第１共通電極１９１ｃ及び第２共通電極１９１ｄを含む複数の画素電極１９１が形成されている。
【００５４】
第１及び第２画素電極(１９１ａ、１９１ｂ)と第１及び第２共通電極(１９１ｃ、１９１ｄ)とは、データ絶縁膜１８０の上に形成される。第１及び第２画素電極(１９１ａ、１９１ｂ)と第１及び第２共通電極(１９１ｃ、１９１ｄ)とは、透明金属層からパターニングされて形成された金属パターンであってもよい。
【００５５】
第１画素電極１９１ａは、第１コンタクト電極１７７ａと接触し、第２画素電極１９１ｂは、第２コンタクト電極１７７ｂと接触する。第１共通電極１９１ｃは、第３コンタクト電極１７７ｃと接触し、第２共通電極１９１ｄは、第２コンタクト電極１７７ｄと接触する。
【００５６】
画素電極１９１の全体的な外郭形状は四角形であってもよい。
【００５７】
第１画素電極１９１ａ及び第２共通電極１９１ｄは、第１及び第４ドレイン電極(１７５ａ、１７５ｄ)と電気的に接続されて縦方向に延長する第１幹部を含み、第１幹部の中央部分を基準に上部では第１対角線方向に、第１幹部の中央部分を基準に下部では第２対角線方向に傾いて延長する第１枝部を含む。第１対角線方向がゲートライン１２１と成す角度は約４５°または約２２５°であってもよく、第２対角線方向がゲートライン１２１と成す角度は約１３５°または約３１５°であってもよい。
【００５８】
第２画素電極１９１ｂ及び第１共通電極１９１ｃは、第２及び第３ドレイン電極(１７５ｂ、１７５ｃ)と電気的に接続されて縦方向に延長する第２幹部を含み、第２幹部の中央部分を基準に上部では第１対角線方向に、第２幹部の中央部分を基準に下部では第２対角線方向に傾いて延長する第２枝部を含む。第１対角線方向がゲートライン１２１と成す角度は約４５°又は約２２５°であってもよく、第２対角線方向がゲートライン１２１と成す角度は約１３５°又は約３１５°であってもよい。
【００５９】
すなわち、第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)それぞれにおいて、第１及び第２枝部は、一定間隔をおいて互いにかみ合って交互に配置されて櫛形状を成す。
【００６０】
第１及び第２画素電極(１９１ａ、１９１ｂ)と、第１及び第２共通電極(１９１ｃ、１９１ｄ)とは、それぞれ、第１〜第４コンタクトホール(１８５ａ、１８５ｂ、１８５ｃ、１８５ｄ)を通じて、第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)と物理的、電気的に接続され、第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)から電圧の印加を受ける。
【００６１】
第１及び第２画素電極(１９１ａ、１９１ｂ)と、第１及び第２共通電極(１９１ｃ、１９１ｄ)とは、それらの間の液晶層３００とともに液晶キャパシタ(Ｃｌｃ)を構成して、第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)がオフした後にも印加された電圧を維持する。第１及び第２画素電極(１９１ａ、１９１ｂ)と、第１及び第２共通電極(１９１ｃ、１９１ｄ)とにそれぞれ接続された第１〜第４ドレイン電極(１７５ａ、１７５ｂ、１７５ｃ、１７５ｄ)の第１〜第４コンタクト電極(１７７ａ、１７７ｂ、１７７ｃ、１７７ｄ)は、ゲート絶縁膜１４０を間に挟んで第１及び第２ストレージ電極(１３３ａ、１３３ｂ)とオーバーラップし、それぞれ第１〜第４ストレージキャパシタ(Ｃｓｔａ、Ｃｓｔｂ、Ｃｓｔｃ、Ｃｓｔｄ)を構成する。第１〜第４ストレージキャパシタ(Ｃｓｔａ、Ｃｓｔｂ、Ｃｓｔｃ、Ｃｓｔｄ)は、液晶キャパシタ(Ｃｌｃ)の電圧維持能力を強化する。
【００６２】
下部配向膜１１は、第１及び第２画素電極(１９１ａ、１９１ｂ)と、第１及び第２共通電極(１９１ｃ、１９１ｄ)とが形成された下部ベース基板１１０上に形成され、液晶層３００の液晶分子を垂直方向、すなわち、アレイ基板１００から対向基板２００に向ける方向に配向する。
【００６３】
対向基板２００は、アレイ基板１００と向かい合うように配置される。
【００６４】
対向基板２００は、上部ベース基板２１０、遮光パターン２２０、カラーフィルタパターン２３０、オーバーコーティング層２５０及び上部配向膜２１を含んでもよい。
【００６５】
遮光パターン２２０は、画素電極１９１間の光漏れを防止して、画素電極１９１と向かい合う開口領域を定義する。したがって、遮光されていない開口領域には、カラーフィルタパターン２３０が形成される。
【００６６】
カラーフィルタパターン２３０は、例えば、赤色フィルタ、緑色フィルタ、及び青色フィルタを含んでもよい。オーバーコーティング層２３０は、カラーフィルタパターン２３０及び遮光パターン２２０を覆う。
【００６７】
遮光パターン２２０及びカラーフィルタパターン２３０上にオーバーコーティング層２５０が形成されている。オーバーコーティング層２５０は、絶縁物からなってもよく、カラーフィルタパターン２３０が露出することを防止して平坦面を提供する。オーバーコーティング層２５０は省略してもよい。
【００６８】
上部配向膜２１は、オーバーコーティング層２５０上に形成されて、液晶層３００を垂直配向させる。
【００６９】
液晶層３００は、アレイ基板１００と対向基板２００との間に介在される。液晶層３００は、正の誘電率異方性を有する液晶分子を含み、液晶分子は電界のない状態で、その長軸が二枚の表示板(１００、２００)の表面に対して垂直になるよう配向されてもよい。
【００７０】
液晶層３００内の液晶配列は、第１及び第２画素電極（１９１ａ、１９１ｂ)と第１及び第２共通電極（１９１ｃ、１９１ｄ）との間に形成された電界によって変更され、その結果、液晶層３００の光透過率が電界の強さによって変更される。
【００７１】
具体的に、第１及び第２画素電極(１９１ａ、１９１ｂ)と、第１及び第２共通電極(１９１ｃ、１９１ｄ)とに極性が互いに異なる電圧を印加すると、アレイ基板１００及び対向基板２００の表面に対してほぼ平行な電界が生成される。
【００７２】
そうすると、初期状態において、アレイ基板１００及び対向基板２００の表面に対して垂直に配向されていた液晶層３００の液晶分子が、電界に応答して、その長軸が電界方向に水平である方向に傾く。液晶分子の傾き程度によって液晶層３００における入射光の偏光の変化の程度が変わる。このような偏光の変化は、偏光子によって透過率の変化として示され、これによって液晶表示装置は画像を表示する。
【００７３】
このように垂直配向された液晶分子を用いると、液晶表示装置のコントラスト比(ｃｏｎｔｒａｓｔ  ｒａｔｉｏ)を大きくすることができ、広視野角を具現することができる。また一画素において、共通電圧に対して極性が互いに異なる二つの電圧を印加することで、駆動電圧を高めて応答速度を速くすることができる。また、前述したように、キックバック電圧の影響がなくなって、フリッカー現象などを防止することができる。
【００７４】
図４は、図１に示した液晶表示装置の画素の等価回路図である。
【００７５】
図１〜図４を参照すると、液晶表示装置は等価回路から見るとき、複数の信号線(Ｄｊ、Ｄｊ＋１、−Ｄｊ＋１／２、＋Ｄｊ＋１／２、Ｇｉ、Ｇｉ＋１)を含む。液晶表示装置は、複数の信号線(Ｄｊ、Ｄｊ＋１、−Ｄｊ＋１／２、＋Ｄｊ＋１／２、Ｇｉ、Ｇｉ＋１)と接続されてほぼマトリックス状に配列された複数の画素を含む。
【００７６】
図２に示した構造から見ると、液晶表示装置は互いに向かい合うアレイ基板１００及び対向基板２００と、それらの間に介在されている液晶層３００とを含む。
【００７７】
信号線(Ｄｊ、Ｄｊ＋１、−Ｄｊ＋１／２、＋Ｄｊ＋１／２、Ｇｉ、Ｇｉ＋１)はゲート信号(「走査信号」ともいう)を伝達する第１ゲートライン(Ｇｉ)及び第２ゲートライン(Ｇｉ＋１)と、データ電圧を伝達する第１データライン(Ｄｊ)及び第２データライン(Ｄｊ＋１)と、フレーム別に電源電圧または接地電圧が一定に印加される第３データライン(−Ｄｊ＋１／２)及び第４データライン(Ｄｊ＋１／２)とを含む。
【００７８】
第１ゲートライン(Ｇｉ)、第２ゲートライン(Ｇｉ＋１)、及び第４データライン(＋Ｄｊ＋１／２)は、ほぼ行方向に延長して互いにほぼ平行であり、第１データライン(Ｄｊ)、第２データライン(Ｄｊ＋１)、及び第３データライン(−Ｄｊ＋１／２)は、ほぼ列方向に延長して互いにほぼ平行である。
【００７９】
第１データライン(Ｄｊ)及び第２データライン(Ｄｊ＋１)は、互いに反対の極性の電圧の印加を受ける。第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)は、互いに反対の極性の電圧の印加を受ける。
【００８０】
ここで、第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)の電圧は、フレーム別に電源電圧及び接地電圧が交互に印加される。例えば、液晶表示装置において、第１データライン(Ｄｊ)及び第２データライン(Ｄｊ＋１)に対応する面積は、第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)に対応する面積よりも小さい。
【００８１】
図１に示した第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)を例に挙げると、図４の第１データライン(Ｄｊ)及び第２データライン(Ｄｊ＋１)は、それぞれ、図１の第１データライン１７１ａ及び第２データライン１７１ｂを示す。
【００８２】
図４の第１ゲートライン(Ｇｉ)は、図１のゲートライン１２１を示す。
【００８３】
図４の第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)は、それぞれ、図１のデータ電源ライン１７１ｃ及びゲート電源ライン１２５を示す。
【００８４】
また、第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)は、それぞれ、第１及び第２データライン(１７１ａ、１７１ｂ)、データ電源ライン１７１ｃ及びゲート電源ライン１２５に電気的に接続される。
【００８５】
また図４を参照すると、第１〜第４データライン(Ｄｊ、Ｄｊ＋１、−Ｄｊ＋１／２、＋Ｄｊ＋１／２)は、それぞれ、第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)に電気的に接続される。
【００８６】
図１には示していないが、第１及び第２データライン(Ｄｊ、Ｄｊ＋１)に第５スイッチング素子(Ｑｅ)、第６スイッチング素子(Ｑｆ)がそれぞれ電気的に接続されてもよい。第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)に第７スイッチング素子(Ｑｇ)及び第８スイッチング素子(Ｑｈ)がそれぞれ電気的に接続されてもよい。第５〜第８スイッチング素子(Ｑｅ、Ｑｆ、Ｑｇ、Ｑｈ)は、第２ゲートライン(Ｇｉ＋１)に電気的に接続されてもよい。
【００８７】
第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)が配列されたラインの次のラインには、第３画素(ＰＸ(ｎ＋１、ｎ))及び第４画素(ＰＸ(ｎ＋１、ｎ＋１))が配置されてもよい。ここで、第３画素(ＰＸ(ｎ＋１、ｎ))に第５スイッチング素子(Ｑｅ)及び第８スイッチング素子(Ｑｈ)が形成されてもよく、第４画素(ＰＸ(ｎ＋１、ｎ＋１))に第６スイッチング素子(Ｑｆ)及び第７スイッチング素子(Ｑｇ)が形成されてもよい。
【００８８】
再び図１及び図４を参照すると、第１画素電極１９１ａの枝部と第１共通電極の枝部１９１ｃとは交互に配置され、第２画素電極１９１ｂの枝部と第２共通電極１９１ｄの枝部とは交互に配置される。
【００８９】
図１には示していないが、第５スイッチング素子(Ｑｅ)に接続された第３画素電極の枝部と第８スイッチング素子(Ｑｈ)に接続された第４共通電極の枝部とは交互に配置されて、第６スイッチング素子(Ｑｆ)に接続された第４画素電極の枝部と第７スイッチング素子(Ｑｇ)に接続された第３共通電極の枝部は交互に配置されてもよい。
【００９０】
第１データライン(Ｄｊ)及び第２データライン(Ｄｊ＋１)は、互いに反対極性の電圧印加を受ける。第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)は、互いに反対の極性の電圧の印加を受ける。したがって、第１〜第４画素(ＰＸ(ｎ、ｎ)、ＰＸ（ｎ、ｎ＋１）、ＰＸ(ｎ＋１、ｎ)、ＰＸ(ｎ＋１、ｎ＋１))のうち、互いに隣接する画素には互いに異なる極性の電圧が印加されることが可能である。
【００９１】
再び図１及び図４を参照すると、ストレージライン１３１と第１〜第８スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ、Ｑｅ、Ｑｆ、Ｑｇ、Ｑｈ)に接続された画素電極とがオーバーラップして、第１〜第８ストレージキャパシタ(Ｃｓｔ１、Ｃｓｔ２、Ｃｓｔ３、Ｃｓｔ４、Ｃｓｔ５、Ｃｓｔ６、Ｃｓｔ７、Ｃｓｔ８)を形成する。本実施形態では、ストレージライン１３１に接地電圧が印加されることを例として挙げた。
【００９２】
第１〜第４画素(ＰＸ(ｎ、ｎ)、ＰＸ（ｎ、ｎ＋１）、ＰＸ(ｎ＋１、ｎ)、ＰＸ(ｎ＋１、ｎ＋１))それぞれの画素内に形成される画素電極の間の液晶層３００は誘電体として機能し、画素電極と液晶層３００とは液晶キャパシタ(Ｃｌｃ)を形成する。
【００９３】
液晶層３００は誘電率異方性を有し、液晶層３００の液晶分子は電界のない状態では、その長軸が二枚の表示板の表面に対して垂直を成すように配向されてもよい。
【００９４】
以下、図１〜図４を通じて説明したアレイ基板の製造方法について説明する。
【００９５】
ゲートライン１２１、ゲート電源ライン１２５、及びストレージライン１３１を互いに平行に形成する。
【００９６】
ここで、第１及び第３ゲート電極(１２４ａ、１２４ｃ)を第１画素（ＰＸ（ｎ、ｎ））に対応するように形成し、第２及び第４ゲート電極(１２４ｂ、１２４ｄ)を第２画素(ＰＸ（ｎ、ｎ＋１）)に対応するように形成する。第１ストレージ電極１３３ａを第１画素（ＰＸ（ｎ、ｎ））に対応するように形成し、第２ストレージ電極１３３ｂを第２画素(ＰＸ（ｎ、ｎ＋１）)に対応するように形成する。第２画素(ＰＸ（ｎ、ｎ＋１）)に対応するようにゲート層電源電極１２７を形成する。
【００９７】
その後、ゲート絶縁膜１４０が形成される。その後、第１データライン１７１ａ、第２データライン１７１ｂ、データ電源ライン１７１ｃ、第１ドレイン電極１７５ａ、第２ドレイン電極１７５ｂ、第３ドレイン電極１７５ｃ、第４ドレイン電極１７５ｄ、第１ソース電極１７３ａ、第２ソース電極１７３ｂ、第３ソース電極１７３ｃ、及び第４ソース電極１７３ｄを含むデータ金属層が形成される。
【００９８】
ここで、第１データライン１７１ａ、第２データライン１７１ｂ、及びデータ電源ライン１７１ｃは、互いに平行に形成される。
【００９９】
また、第１データライン１７１ａ及びゲートライン１２１に接続される第１スイッチング素子(Ｑａ)と、第２データライン１７１ｂ及びゲートライン１２１に接続される第２スイッチング素子(Ｑｂ)と、データ電源ライン１７１ｃ及びゲートライン１２１に接続される第３スイッチング素子(Ｑｃ)と、データ電源ライン１７１ｃの電圧の極性と異なる極性を有する電圧が印加されるゲート電源ライン１２５及びゲートライン１２１に接続された第４スイッチング素子(Ｑｄ)が形成される。
【０１００】
また、第３画素(ＰＸ(ｎ＋１、ｎ))に第５スイッチング素子(Ｑｅ)及び第８スイッチング素子(Ｑｈ)を形成してもよく、第４画素(ＰＸ(ｎ＋１、ｎ＋１))に第６スイッチング素子(Ｑｆ)及び第７スイッチング素子(Ｑｇ)を形成してもよい。
【０１０１】
その後、データ金属層１８０を形成する。
【０１０２】
その後、第１スイッチング素子(Ｑａ)と接続された第１画素電極１９１ａ、第２スイッチング素子(Ｑｂ)と接続された第２画素電極１９１ｂ、第３スイッチング素子(Ｑｃ)と接続された第１共通電極１９１ｃ及び第４スイッチング素子(Ｑｄ)と接続された第２共通電極１９１ｄを形成する。
【０１０３】
ここで、第１画素電極１９１ａ及び第１共通電極１９１ｃは第１画素を定義し、第２画素電極１９１ｂ及び第２共通電極１９１ｄは、第１データライン１７１ａ方向に沿って第１画素（ＰＸ（ｎ、ｎ））に隣接する第２画素(ＰＸ（ｎ、ｎ＋１）)を定義する。
【０１０４】
また、第５スイッチング素子(Ｑｅ)と接続された第３画素電極、第６スイッチング素子(Ｑｆ)と接続された第４画素電極、第７スイッチング素子(Ｑｇ)と接続された第３共通電極及び第８スイッチング素子(Ｑｈ)と接続された第４共通電極を形成してもよい。
【０１０５】
その後、下部配向膜１１を形成する。
【０１０６】
本実施形態によると、第１〜第４画素(ＰＸ(ｎ、ｎ)、ＰＸ（ｎ、ｎ＋１）、ＰＸ(ｎ＋１、ｎ)、ＰＸ(ｎ＋１、ｎ＋１))のうち、隣接する画素は互いに反対極性の電圧が印加されるので、フレーム毎にドット反転がなされる。
【０１０７】
また、第３データライン(−Ｄｊ＋１／２)及び第４データライン(＋Ｄｊ＋１／２)に互いに同一極性の電圧が印加される場合、第１〜第４画素(ＰＸ(ｎ、ｎ)、ＰＸ（ｎ、ｎ＋１）、ＰＸ(ｎ＋１、ｎ)、ＰＸ(ｎ＋１、ｎ＋１))のうち、縦方向に隣接している画素である第１及び第３画素(ＰＸ(ｎ、ｎ)、ＰＸ(ｎ＋１、ｎ))には互いに同一極性の電圧が印加されてもよく、第２及び第４画素(ＰＸ（ｎ、ｎ＋１）、ＰＸ(ｎ＋１、ｎ＋１))には互いに同一極性の電圧が印加されてもよい。ただし、第１及び第３画素(ＰＸ(ｎ、ｎ)、ＰＸ(ｎ＋１、ｎ))と第２及び第４画素(ＰＸ（ｎ、ｎ＋１）、ＰＸ(ｎ＋１、ｎ＋１))とには、互いに異なる極性の電圧が印加されるので、フレームごとにライン反転がなされる。
【０１０８】
すなわち、信号線(Ｄｊ、Ｄｊ＋１、−Ｄｊ＋１／２、＋Ｄｊ＋１／２、Ｇｉ、Ｇｉ＋１)のうち、データ信号線に印加されるデータ電圧の極性によって、ドット反転またはライン反転がなされてもよい。
【０１０９】
本実施形態によると、互いに異なる極性の電圧が印加されるデータ電源ライン１７１ｃ及びゲート電源ライン１２５を形成することで、各画素電極ごとに互いに異なる極性の電圧を印加することができ、同時に開口率を向上させることができる。
【０１１０】
実施形態２
図５は、本発明の実施形態２による液晶表示装置の平面図である。図６は、図５のＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。図７は、図５のＩＶ−ＩＶ’線に沿って切断した断面図である。本実施形態による液晶表示装置は、アレイ基板４００を除いて実施形態１による液晶表示装置と実質的に同一であるため、対応する要素に対しては同じ参照番号を付与し、重複する説明は省略する。
【０１１１】
図５〜図７を参照すると、本実施形態による液晶表示装置は、アレイ基板４００、対向基板２００、及び液晶層３００を含む。
【０１１２】
ここで、図５には、液晶表示装置が含む第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)が示されている。
【０１１３】
アレイ基板４００は、画素領域が定義された下部ベース基板４１０を含む。
【０１１４】
下部ベース基板４１０はプレート形状を有し、透明な物質、例えば、ガラス、石英、合成樹脂などからなる。
【０１１５】
下部ベース基板４１０上には、ゲートライン４２１、第１電源ライン４３１、及び第２電源ライン４３５を含む複数のゲート金属層が形成されている。
【０１１６】
ゲートライン４２１は、主に横方向（長手方向）に延長され、ゲート信号を伝達する。各ゲートライン４２１は、上部に突出した第１ゲート電極４２４ａ、第２ゲート電極４２４ｂ、第３ゲート電極４２４ｃ及び第４ゲート電極４２４ｄを含む。ここで、第１及び第３ゲート電極(４２４ａ、４２４ｃ)は、第１画素（ＰＸ（ｎ、ｎ））に対応して形成され、第２及び第４ゲート電極(４２４ｂ、４２４ｄ)は第２画素(ＰＸ（ｎ、ｎ＋１）)に対応して形成される。
【０１１７】
第１電源ライン４３１は、接地電圧の印加を受け、主に横方向に延長されている。各第１電源ライン４３１は、画素領域に対応して形成された隣接する二本のゲートライン４２１の間に位置して、下側に位置する画素領域に対応するゲートライン４２１に更に近接している。各第１電源ライン４３１は、第１電源電極４３３を含む。ここで、第１電源電極４３３は、第１画素（ＰＸ（ｎ、ｎ））に対応して形成される。
【０１１８】
第２電源ライン４３５は、所定の電圧の印加を受け、主に横方向に延長されている。各第２電源ライン４３５は、第１電源ライン４３１と下側に位置する画素領域に対応するゲートライン４２１との間に配置される。各第２電源ライン４３５は、第２電源電極４３７を含む。ここで、第２電源電極４３７は、第２画素(ＰＸ（ｎ、ｎ＋１）)に対応して形成される。
【０１１９】
ゲート絶縁膜４４０は、ゲートライン４２１、第１〜第４ゲート電極(４２４ａ、４２４ｂ、４２４ｃ、４２４ｄ)、第１及び第２電源ライン(４３１、４３５)、及び第１及び第２電源電極(４３３、４３７)を覆うように下部ベース基板４１０上に形成される。
【０１２０】
ゲート絶縁膜４４０には、第１電源電極４３３の上部に第１ゲートコンタクトホール４３４aが形成され、第２電源電極４３７の上部に第２ゲートコンタクトホール４３４ｂが形成される。
【０１２１】
ゲート絶縁膜４４０上には水素化アモルファスシリコンまたは多結晶シリコンなどからなる第１半導体層４５４ａ、第２半導体層４５４ｂ、第３半導体層４５４ｃ及び第４半導体層４５４ｄが形成されている。第１〜第４半導体層(４５４ａ、４５４ｂ、４５４ｃ、４５４ｄ)それぞれは、第１〜第４ゲート電極(４２４ａ、４２４ｂ、４２４ｃ、４２４ｄ)の上に位置する。
【０１２２】
第１半導体層４５４ａ上には、一対の第１オーミックコンタクト層(４６３ａ、４６５ａ)が形成されており、第２半導体層４５４ｂ上にも一対の第２オーミックコンタクト層(４６３ｂ、４６５ｂ)が形成されている。第３半導体層４５４ｃ上には一対の第３オーミックコンタクト層(４６３ｃ、４６５ｃ)が形成されており、第４半導体層４５４ｄ上にも一対の第４オーミックコンタクト層(４６３ｄ、４６５ｄ)が形成されている。複数対の第１〜第４オーミックコンタクト層(４６３ａ〜４６３ｄ、４６５ａ〜４６５ｄ)は、リンなどのようなｎ型不純物が高濃度にドープされているｎ＋水素化アモルファスシリコンなどのような物質からなるか、シリサイド(ｓｉｌｉｃｉｄｅ)からなってもよい。
【０１２３】
複数対の第１〜第４オーミックコンタクト層(４６３ａ〜４６３ｄ、４６５ａ〜４６５ｄ)及びゲート絶縁膜４４０上には、第１データライン４７１ａ、第２データライン４７１ｂ、第３データライン４７１ｃ、第１ドレイン電極４７５ａ、第２ドレイン電極４７５ｂ、第３ドレイン電極４７５ｃ及び第４ドレイン電極４７５ｄを含むデータ金属層が形成されている。
【０１２４】
第１〜第３データライン(４７１ａ、４７１ｂ、４７１ｃ)はデータ信号を伝達する。第１〜第３データライン(４７１ａ、４７１ｂ、４７１ｃ)は、縦方向に延長されて、ゲートライン４２１及び第１及び第２電源ライン(４３１、４３５)と交差する。
【０１２５】
第１及び第２データライン(４７１ａ、４７１ｂ)は、第１及び第２ゲート電極(４２４ａ、４２４ｂ)に向けてＵ字形状に曲げられている第１ソース電極４７３ａ及び第２ソース電極４７３ｂを含む。第１及び第２電源ライン(４３１、４３５)は、第３及び第４ゲート電極(４２４ｃ、４２４ｄ)に向けてＵ字形状に曲げられている第３ソース電極４７３ｃ及び第４ソース電極４７３ｄを含む。
【０１２６】
第１〜第４ドレイン電極(４６５ａ、４７５ｂ、４７５ｃ、４７５ｄ)の棒形状の一端部は、第１〜第４ゲート電極(４２４ａ、４２４ｂ、４２４ｃ、４２４ｄ)を中心に第１〜第４ソース電極(４７２ａ、４７３ｂ、４７３ｃ、４７３ｄ)と向かい合い、曲げられた第１〜第４ソース電極(４７３ａ、４７３ｂ、４７３ｃ、４７３ｄ)に一部が囲まれている。
【０１２７】
第１及び第２ソース電極(４７３ａ、４７３ｂ)は、第１及び第２データライン(４７１ａ、４７１ｂ)と直接接続される。第３及び第４ソース電極(４７３ｃ、４７３ｄ)は、第１及び第２ゲートコンタクトホール(４３４、４３８)を通じて、それぞれ、第１及び第２電源ライン(４３１、４３５)と接続される。
【０１２８】
第１〜第４ゲート電極(４２４ａ、４２４ｂ、４２４ｃ、４２４ｄ)、第１〜第４ソース電極(４７３ａ、４７３ｂ、４７３ｃ、４７３ｄ)、及び第１〜第４ドレイン電極(４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ)は、第１〜第４半導体層(４５４ａ、４５４ｂ、４５４ｃ、４５４ｄ)とともに第１〜第４スイッチング素子(Ｑａ、Ｑｂ、 Ｑｃ、Ｑｄ)を構成する。
【０１２９】
ここで、第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)のチャネルは、第１〜第４ソース電極(４７３ａ、４７３ｂ、４７３ｃ、４７３ｄ)と第１〜第４ドレイン電極(４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ)との間の第１〜第４半導体層(４５４ａ、４５４ｂ、４５４ｃ、４５４ｄ)にそれぞれ形成される。
【０１３０】
複数対の第１〜第４オーミックコンタクト層のうち４６３ａ〜４６３ｄは、第１〜第４半導体層(４５４ａ、４５４ｂ、４５４ｃ、４５４ｄ)と第１〜第４ソース電極(４７３ａ、４７３ｂ、４７３ｃ、４７３ｄ)との間に存在し、それらの間の接触抵抗を低下させる。また、複数対の第１〜第４オーミックコンタクト層のうち４６５ａ〜４６５ｄは、第１〜第４半導体層(４５４ａ、４５４ｂ、４５４ｃ、４５４ｄ)と第１〜第４ドレイン電極(４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ)との間に存在してそれらの間の接触抵抗を低下させる。
【０１３１】
ここで、第１スイッチング素子(Ｑａ)は、第１データライン４７１ａと電気的に接続され、第３スイッチング素子(Ｑｃ)は第１電源ライン４３１)と電気的に接続されている。第１スイッチング素子(Ｑａ)及び第３スイッチング素子(Ｑｃ)は、第１画素（ＰＸ（ｎ、ｎ））領域中に形成される。
【０１３２】
第２スイッチング素子(Ｑｂ)は、第２データライン４７１ｂと電気的に接続され、第４スイッチング素子(Ｑｄ)は、第２電源ライン４３５と電気的に接続される。第２スイッチング素子(Ｑｂ)及び第４スイッチング素子(Ｑｄ)は、第２画素(ＰＸ（ｎ、ｎ＋１）)領域中に形成される。
【０１３３】
ここで、第１及び第２データライン(４７１ａ、４７１ｂ)には互いに反対極性の電圧が印加される。
【０１３４】
データ絶縁膜４８０は、第１〜及び第２データライン(４７１ａ、４７１ｂ)、第１〜第４ソース電極(４７３ａ、４７３ｂ、４７３ｃ、４７３ｄ)、第１〜第４ドレイン電極(４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ)を覆うようにゲート絶縁膜４４０上に形成される。
【０１３５】
データ絶縁膜４８０には、第１ドレイン電極４７５ａが拡張された第１コンタクト電極４７７ａの上部に第１コンタクトホール４８５ａが形成され、第２ドレイン電極４７５ｂが拡張された前記第２コンタクト電極４７７ｂの上部に第２コンタクトホール４８５ｂが形成される。また、データ絶縁膜４８０には第２ドレイン電極４７５ｃが拡張された第３コンタクト電極４７７ｃの上部に第３コンタクトホール４８５ｃが形成され、第４ドレイン電極４７５ｄが拡張された第４コンタクト電極４７７ｄの上部に第４コンタクトホール４８５ｄが形成される。
【０１３６】
データ金属層４８０の上には、ＩＴＯ(ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ)、またはＩＺＯ(ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ)などの透明な導電物質やアルミニウム、銀、クロムまたはそれの合金などの反射性金属からなる第１画素電極４９１ａ、第２画素電極４９１ｂ、第１共通電極４９１ｃ及び第２共通電極４９１ｄを含む複数の画素電極４９１が形成されている。
【０１３７】
第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)は、データ絶縁膜４８０上に形成される。第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)とは、透明金属層からパターニングされて形成された金属パターンであってもよい。
【０１３８】
第１画素電極４９１ａは、第１コンタクト電極４７７ａと接触し、第２画素電極４９１ｂは、第２コンタクト電極４７７ｂと接触する。第１共通電極４９１ｃは、第３コンタクト電極４７７ｃと接触し、第２共通電極４９１ｄは、第２コンタクト電極４７７ｄと接触する。
【０１３９】
画素電極４９１の全体的な外郭形状は四角形であってもよい。
【０１４０】
第１及び第２画素電極(４９１ａ、４９１ｂ)は、第１及び第２ドレイン電極(４７５ａ、４７５ｂ)と電気的に接続されて縦方向に延長する第１幹部を含み、第１幹部の中央部分を横方向に横切る第１主枝部を含み、中央部分を基準に上部では第１対角線方向に、第１幹部の中央部分を基準に下部では第２対角線方向に傾いて延長する第１枝部を含む。第１対角線方向がゲートライン４２１となす角度はほぼ４５°または２２５°であってもよく、第２対角線方向がゲートライン４２１となす角度はほぼ１３５°または３１５°であってもよい。
【０１４１】
第１幹部の中央部分における第１枝部間の間隔は、第１幹部の両端の第１枝部間の間隔より広く形成される。
【０１４２】
第１及び第２共通電極(４９１ｃ、４９１ｄ)は、第３及び第４ドレイン電極(４７５ｃ、４７５ｄ)と電気的に接続されて縦方向に延長する第２幹部を含み、第２幹部の中央部分を横方向に横切る第１主枝部を含み、中央部分を基準に上部では第１対角線方向に、第２幹部の中央部分を基準に下部では第２対角線方向に傾いて延長する第２枝部を含む。第１対角線方向がゲートライン４２１となす角度は約４５°又は約２２５°であってもよく、第２対角線方向がゲートライン４２１となす角度は約１３５°又は約３１５°であってもよい。
【０１４３】
第２幹部の中央部分における第２枝部間の間隔は、第２幹部の両端の第２枝部間の間隔より狭く形成される。
【０１４４】
すなわち、第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)それぞれにおいて、第１及び第２枝部は、一定間隔をおいて互いにかみ合って交互に配置されて櫛形状をなす。
【０１４５】
第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｃ)は、第１〜第４コンタクトホール(４８５ａ、４８５ｂ、４８５ｃ、４８５ｄ)を通じて第１〜第４ドレイン電極(４７５ａ、４７５ｂ、４６５ｃ、４７５ｄ)と物理的、電気的に接続され、第１〜第４ドレイン電極(４７５ａ、４７５ｂ、４６５ｃ、４７５ｄ)からデータ電圧の印加を受ける。第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)とは、それの間の液晶層３００部分とともに液晶キャパシタ(Ｃｌｃ)を構成して第１〜第４スイッチング素子(Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ)がオフした後にも印加された電圧を維持する。
【０１４６】
第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)との一部は、データ絶縁膜４８０を挟んで第１電源電極４３３及び第２電源電極４３７)とオーバーラップして、それぞれ第１ストレージキャパシタ(Ｃｓｇ)と第２ストレージキャパシタドル(Ｃｓａ)とを構成する。第１及び第２ストレージキャパシタドル(Ｃｓｇ、Ｃｓａ)は、液晶キャパシタ(Ｃｌｃ)の電圧維持能力を強化する。
【０１４７】
ここで、第１及び第２画素電極(４９１a、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)とが第１電源電極４３３とオーバーラップして形成される第１ストレージキャパシタ(Ｃｓｇ)の容量は、それぞれ、第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)とが第２電源電極４３７とオーバーラップして形成される第２ストレージキャパシタ(Ｃｓａ)の容量と同一であってもよい。
【０１４８】
下部配向膜４１は、第１及び第２画素電極(４９１ａ、４９１ｂ)と、第１及び第２共通電極(４９１ｃ、４９１ｄ)とが形成された下部ベース基板４１０の上に形成され、液晶層３００の液晶分子を垂直方向、すなわちアレイ基板４００から対向基板２００に向かう方向に配向する。
【０１４９】
図８は、本発明の図５に示した液晶表示装置の画素に対する等価回路図である。
【０１５０】
図５〜図８を参照すると、液晶表示装置は等価回路を見ると、複数の信号線(Ｄｊ、Ｄｊ＋１、Ｄｊ+２、Ｇｉ、Ｇｉ＋１)、接地線(ＧＮＤ)及び電源線(ＡＶＤＤ)を含む。液晶表示装置は、複数の信号線(Ｄｊ、Ｄｊ＋１、Ｄｊ+２、Ｇｉ、Ｇｉ＋１)、接地線(ＧＮＤ)及び電源線(ＡＶＤＤ)に接続されて、ほぼマトリックス状に配列された複数の画素を含む。
【０１５１】
図６に示した構造から見ると、液晶表示装置は互いに向い合うアレイ基板４００及び対向基板２００とその間に入っている液晶層３００とを含む。
【０１５２】
信号線(Ｄｊ、Ｄｊ＋１、Ｄｊ+２、Ｇｉ、Ｇｉ＋１)はゲート信号(「走査信号」ともいう)を伝達する第１ゲートライン(Ｇｉ)及び第２ゲートライン(Ｇｉ＋１)と、データ電圧を伝達する第１データライン(Ｄｊ)、第２データライン(Ｄｊ＋１)、及び第３データライン(Ｄｊ+２)とを含む。
【０１５３】
第１及び第２ゲートライン(Ｇｉ、Ｇｉ＋１)、接地線(ＧＮＤ)及び電源線は(ＡＶＤＤ)は、ほぼ行方向に延長して互いにほぼ平行であり、第１データライン(Ｄｊ)、第２データライン(Ｄｊ＋１)及び第３データライン(Ｄｊ+２)は、ほぼ列方向に延長して互いにほぼ平行である。
【０１５４】
第１データライン(Ｄｊ)及び第２データライン(Ｄｊ＋１)は、互いに反対の極性の電圧の印加を受ける。第３データライン(Ｄｊ+２)は第１データライン(Ｄｊ)に印加される電圧と同じ極性の電圧の印加を受ける。
【０１５５】
図５に示した第１画素（ＰＸ（ｎ、ｎ））及び第２画素(ＰＸ（ｎ、ｎ＋１）)を例として挙げると、図８の第１データライン(Ｄｊ)、第２データライン(Ｄｊ＋１)及び第３データライン(Ｄｊ+２)は、それぞれ、図５の第１データライン４７１ａ、第２データライン４７１ｂ及び第３データライン４７１ｃを示す。
【０１５６】
図８の第１ゲートライン(Ｇｉ)は、図５のゲートライン４２１を示す。
【０１５７】
図８の接地線(ＧＮＤ)及び電源線は(ＡＶＤＤ)は、それぞれ図５の第１電源ライン４３１及び第２電源ライン４３５を示す。
【０１５８】
また、第１及び第２スイッチング素子(Ｑａ、Ｑｂ)は、それぞれ第１及び第２データライン(４７１ａ、４７１ｂ)に電気的に接続され、第３及び第４スイッチング素子(Ｑｃ、Ｑｄ)は、それぞれ第１電源ライン４３１及び第２電源ライン４３５に接続される。
【０１５９】
再び図８を参照すると、第１及び第２データライン（Ｄｊ、Ｄｊ＋１）は、それぞれ第１及び第２スイッチング素子（Ｑａ、Ｑｂ）に電気的に接続される。また、接地線（ＧＮＤ）及び電源線（ＡＶＤＤ）は、それぞれ第３及び第４スイッチング素子（Ｑｃ、Ｑｄ）に接続される。
【０１６０】
図５には示されていないが、第２及び第３データライン（Ｄｊ＋１、Ｄｊ＋２）に第５スイッチング素子（Ｑｅ）及び第６スイッチング素子（Ｑｆ）がそれぞれ電気的に接続される。電源線（ＡＶＤＤ）及び接地線（ＧＮＤ）に第７スイッチング素子（Ｑｇ）及び第８スイッチング素子（Ｑｈ）がそれぞれ電気的に接続される。
【０１６１】
第１画素（ＰＸ（ｎ，ｎ））及び第２画素（ＰＸ（ｎ，ｎ＋１））が配列されたラインの次のラインには第３画素（ＰＸ（ｎ＋１、ｎ））及び第４画素（ＰＸ（ｎ＋１、ｎ＋１））を配置することができる。
【０１６２】
ここで、第３画（ＰＸ（ｎ＋１、ｎ））に第５スイッチング素子（Ｑｅ）及び第７スイッチング素子（Ｑｇ）を形成してもよく、第４画素（ＰＸ（ｎ＋１、ｎ＋１））に第６スイッチング素子（Ｑｆ）及び第８スイッチング素子（Ｑｈ）を形成してもよい。
【０１６３】
第５〜第８スイッチング素子（Ｑｅ、Ｑｆ、Ｑｇ、Ｑｈ）は第２ゲートライン（Ｇｉ＋１）を使用して動作してもよい。
【０１６４】
第１データライン（Ｄｊ）及び第２データライン（Ｄｊ＋１）は、互いに反対の極性の電圧の印加を受ける。接地線（ＧＮＤ）には接地電圧が印加されて、電源線には（ＡＶＤＤ）には一定の電源電圧が印加される。
【０１６５】
したがって、第１〜第４画素（ＰＸ（ｎ，ｎ）、ＰＸ（ｎ，ｎ＋１）、ＰＸ（ｎ＋１、ｎ）、ＰＸ（ｎ＋１、ｎ＋１））のうち、隣接する画素には互いに異なる極性の電圧を印加することができる。
【０１６６】
再び図５及び図８を参照すると、第１〜第８スイッチング素子（Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ、Ｑｅ、Ｑｆ、Ｑｇ、Ｑｈ）に接続された画素電極と接地線（ＧＮＤ）及び電源線（ＡＶＤＤ）とがオーバーラップして、それぞれ、第１及び第２ストレージキャパシタ（Ｃｓｇ、Ｃｓａ）を形成する。
【０１６７】
第１〜第４画素（ＰＸ（ｎ，ｎ）、ＰＸ（ｎ、ｎ＋１）、ＰＸ（ｎ＋１、ｎ）、ＰＸ（ｎ＋１、ｎ＋１））のそれぞれの画素内に形成される画素電極の間におけるそれぞれの液晶層３００は、誘電体として機能して、画素電極と液晶層３００とは液晶キャパシタ（Ｃ１ｃ）を形成する。
【０１６８】
液晶層３００は誘電率異方性を有し、液晶層３００の液晶分子は、電界のない状態で、その長軸が二つの表示板の表面に対して垂直を成すように配向されてもよい。
【０１６９】
以下、図５〜図８を通じて説明したアレイ基板の製造方法について説明する。
【０１７０】
ゲートライン（４２１）、第１電源ライン（４３１）及び第２電源ライン（４３５）を互いに平行になるように形成する。
【０１７１】
第１及び第３ゲート電極（４２４ａ、４２４ｃ）を第１画素（ＰＸ（ｎ，ｎ））に対応するように形成し、第２及び第４ゲート電極（４２４ｂ、４２４ｄ）を第２画素（ＰＸ（ｎ，ｎ＋１））に対応するように形成する。第１電源電極４３３を第１画素（ＰＸ（ｎ，ｎ））に対応するように形成し、第２電源電極（４３７）を第２画素（ＰＸ（ｎ、ｎ＋１））に対応するように形成する。
【０１７２】
その後、ゲート絶縁膜（４４０）が形成される。
【０１７３】
その後、第１〜第３データライン（４７１ａ、４７１ｂ、４７１ｃ）、第１〜第４ドレイン電極（４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ）及び第１〜第４ソース電極（４７３ａ、４７３ｂ、４７３ｃ、４７３ｄ）を含むデータ金属層が形成される。
【０１７４】
ここで、第１〜第３データライン（４７１ａ、４７１ｂ、４７１ｃ）は互いに平行に形成される。
【０１７５】
その後、データ金属層４８０を形成される。
【０１７６】
その後、第１及び第２画素電極（４９１ａ、４９１ｂ）と、第１及び第２共通電極（４９１ｃ、４９１ｄ）を形成する。この際、第１及び第２画素電極（４９１ａ、４９１ｂ）と、第１及び第２共通電極（４９１ｃ、４９１ｄ）の一部とは、前記データ絶縁膜４８０を間に置いて、第１電源電極４３３及び第２電源電極４３７とオーバーラップして、それぞれ第１ストレージキャパシタ（Ｃｓｇ）と第２ストレージキャパシタ（Ｃｓａ）とを成す。
【０１７７】
その後、下部配向膜１１を形成する。
【０１７８】
本実施形態によると、第１〜第４画素（ＰＸ（ｎ，ｎ）、ＰＸ（ｎ，ｎ＋１）、ＰＸ（ｎ＋１、ｎ）、ＰＸ（ｎ＋１、ｎ＋１））のうち、隣接する画素は互いに反対の極性の電圧が印加されるため、フレームごとにドット反転が成される。
【０１７９】
また、第１ゲートライン（Ｇｉ）の延長方向に配列される同一ラインに接続される画素が、同一の電圧の印加を受けるように接地線（ＧＮＤ）または電源線（ＡＶＤＤ）がラインバイライン（ｌｉｎｅ−ｂｙ−ｌｉｎｅ）に接続される場合、フレームごとにライン反転を実行することができる。例えば、垂直ライン反転であってもよい。
【０１８０】
同じく、（Ｄｊ、Ｄｊ＋１、Ｄｊ＋２、Ｇｉ、Ｇｉ＋１）のうち、データ信号線に印加されるデータ電圧の極性によってドット反転またはライン反転であってもよい。
【０１８１】
本実施形態によると、ストレージ配線が別途に存在せず、第１電源ライン４３１及び第２電源ライン４３５が画素電極とオーバーラップしてストレージキャパシタが形成されるため、開口率を向上させることが可能である。
【０１８２】
実施形態３
図９は本発明の実施形態３による液晶表示装置の平面図である。
【０１８３】
本実施形態による液晶表示装置は、アレイ基板５００を除いて実施形態２による液晶表示装置と実質的に同一であるため、対応する要素に対しては同一の参照番号を使い、重複するた説明は省略する。また、図９のＶ−Ｖ’線に沿って切断した断面図及びＶＩ−ＶＩ’線に沿って切断した断面図は、実施形態２の図６及び図７の断面図と実質的に同一である。よって、対応する要素に対しては同一の参照番号を使用し、重複する説明は省略する。
【０１８４】
図６、図７、及び図９を参照すると、本実施形態による液晶表示装置はアレイ基板５００、対向基板２００、及び液晶層３００を含む。
【０１８５】
アレイ基板５００は、第１画素電極５１９ａ、第２画素電極５９１ｂ、第１共通電極５９１ｃ、及び第２共通電極５９１ｄの形状を除き、図５に示された液晶表示装置が含むアレイ基板４００と実質的に同一である。よって、対応する要素に対しては同一の参照番号を使用し、重複する説明は省略する。ここで、図９には、液晶表示装置が含む第１画素（ＰＸ（ｎ，ｎ））及び第２画素（ＰＸ（ｎ，ｎ＋１））が示されている。
【０１８６】
アレイ基板５００は、画素領域が定義された下部ベース基板４１０を含む。
【０１８７】
下部ベース基板４１０はプレート形状を有し、透明な物質、例えば、ガラス、石英、合成樹脂などからなる。
【０１８８】
データ金属層４８０の上には、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電性物質或いはアルミニウム、銀、クロム、またはその合金などの反射性金属で作られた第１画素電極５９１ａ、第２画素電極５９１ｂ、第１共通電極５９１ｃ及び第２共通電極５９１ｄを含む複数の画素電極５９１が形成されている。
【０１８９】
第１及び第２画素電極（５９１ａ、５９１ｂ）と、第１及び第２共通電極（５９１ｃ、５９１ｄ）とは、データ絶縁膜４８０の上に形成される。第１及び第２画素電極（５９１ａ、５９１ｂ）と、第１及び第２共通電極（５９１ｃ、５９１ｄ）とは、透明金属層からパターニングされて形成された金属パターンであってもよい。
【０１９０】
画素電極５９１の全体的な外郭形状は四角形であってもよい。
【０１９１】
第１及び第２画素電極（５９１ａ、５９１ｂ）は、第１及び第２ドレイン電極（４７５ａ、４７５ｂ）と電気的に接続される。第１及び第２画素電極（５９１ａ、５９１ｂ）は、上方向に斜めに延長されて、左右に２回折り曲がって、上下に接続された不等号（＜、＞）模様を成す複数の第１屈曲枝部を含む。
【０１９２】
第１及び第２画素電極（５９１ａ、５９１ｂ）は、下部から第１対角線方向に斜めに延長され、第２対角線方向に斜めに延長され、また第１対角線方向に斜めに延長される。第１屈曲枝部は、第１画素（ＰＸ（ｎ，ｎ））の外郭及び第２画素（ＰＸ（ｎ，ｎ＋１））の外郭を全体的に取り囲みながら、第１屈曲枝部の多くの分岐点の枝が上部から第１対角線方向に斜めに延長され、第２対角線方向に斜めに延長され、また第１対角線方向に斜めに延長される。
【０１９３】
第１対角線方向がゲートライン４２１と成す角はほぼ４５°または２２５°であってもよく、第２対角線方向がゲートライン４２１と成す角はほぼ１３５°または３１５°であってもよい。
【０１９４】
第１及び第２共通電極（５９１ｃ、５９１ｄ）は、第３及び第４ドレイン電極（５７５ｃ、５７５ｄ）と電気的に接続される。第１及び第２共通電極（５９１ｃ、５９１ｄ）は、上方向に斜めに延長されて、左右に２回折り曲がって、上下に接続された不等号（＜、＞）模様を成す複数の第２屈曲枝部を含む。
【０１９５】
第１及び第２共通電極（５９１ｃ、５９１ｄ）は、下部から第１対角線方向に斜めに延長され、第２対角線方向に斜めに延長され、また第１対角線方向に斜めに延長される。第２屈曲枝部の多数の分岐点の枝は、第１画素（ＰＸ（ｎ，ｎ））及び第２画素（ＰＸ（ｎ，ｎ＋１））の内で、下部から第１対角線方向に斜めに延長され、第２対角線方向に斜めに延長され、また第１対角線方向に斜めに延長される。
【０１９６】
第１対角線方向がゲートライン４２１と成す角は、ほぼ４５°または２２５°であってもよく、第２対角線方向がゲートライン４２１と成す角は、ほぼ１３５°または３１５°であってもよい。
【０１９７】
第２屈曲枝部が第２対角線方向に延長する部分である第１領域Ａ１において、第２及び第３データライン（５７１ｂ、５７１ｃ）とオーバーラップするように第１及び第２共通電極（５９１ｃ、５９１ｄ）が形成される。
【０１９８】
また、第２屈曲枝部が第１対角線方向に延長する部分である第２領域Ａ２において、第１及び第２データライン（５７１ａ、５７１ｂ）とオーバーラップするように第１及び第２共通電極（５９１ｃ、５９１ｄ）が形成される。
【０１９９】
即ち、第２屈曲枝部は、第１画素（ＰＸ（ｎ，ｎ））の第１及び第２データライン（５７１ａ、５７１ｂ）の半分とオーバーラップしてもよく、第２画素(ＰＸ(ｎ，ｎ＋１))の第２及び第３データライン(５７１ｂ、５７１c)の半分とオーバーラップしてもよい。
【０２００】
ここで、隣接するデータラインに互いに反対極性の電圧が印加されるので、それぞれのデータラインによって発生する寄生容量を除去することができる。これによって、それぞれのデータラインに印加される電圧に変動がほとんど発生しない。
【０２０１】
第１画素（ＰＸ（ｎ，ｎ））及び第２画素（ＰＸ（ｎ，ｎ＋１））のそれぞれにおいて、第１及び第２屈曲枝部は一定間隔を置いて互いにかみ合って交互に配置されて櫛形状を成す。
【０２０２】
ここで、第１画素(ＰＸ(ｎ，ｎ))及び第２画素(ＰＸ(ｎ，ｎ＋１))の外郭側では第１及び第２屈曲枝部の間隔は広く、第１画素(ＰＸ（ｎ，ｎ）)及び第２画素（ＰＸ（ｎ，ｎ＋１））の中央部では第１及び第２屈曲枝部の間隔は狭い。
【０２０３】
第１及び第２画素電極（５９１ａ、５９１ｂ）と、第１及び第２共通電極（５９１ｃ、５９１ｄ）とは、第１〜第４コンタクトホール（４８５ａ、４８５ｂ、４８５ｃ、４８５ｄ）を通じて第１〜第４ドレイン電極（４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ）と物理的、電気的に接続され、第１〜第４ドレイン電極（４７５ａ、４７５ｂ、４７５ｃ、４７５ｄ）からデータ電圧の印加を受ける。第１及び第２画素電極（５９１ａ、５９１ｂ）と、第１及び第２共通電極（５９１ｃ、５９１ｄ）とはその間の液晶層３００部分とともに液晶キャパシタ（Ｃ１ｃ）を形成して、第１〜第４スイッチング素子（Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ）がオフした後にも印加された電圧を維持する。
【０２０４】
本実施形態による液晶表示装置の画素に対する等価回路図は、図８に示されように本発明の実施形態２による液晶表示装置の画素に対する等価回路図と実質的に同一であるために省略する。
【０２０５】
本実施形態による液晶表示装置が含むアレイ基板の製造方法は、実施形態１による液晶表示装置が含むアレイ基板の製造方法と実質的に同一であるために省略する。
【０２０６】
本実施形態によると、隣接するデータラインに互いに反対極性の電圧が印加されるため、それぞれのデータラインによって発生する寄生容量を除去することができる。これによって、それぞれのデータラインに印加されるべき電圧の変動がほとんど発生しない。
【０２０７】
実施形態４
図１０は本発明の実施形態４による液晶表示装置の平面図である。
【０２０８】
本実施形態による液晶表示装置は、アレイ基板６００を除いて実施形態１による液晶表示装置と実質的に同一であるため、対応する要素に対しては同一の参照番号を使用し、重複する説明は省略する。また、図１０のＶＩＩ−ＶＩＩ’線に沿って切断した断面図は実施形態１の図２の断面図と実質的に同一である。よって、対応する要素に対しては同一の参照番号を使用し、重複する説明は省略する。
【０２０９】
図６及び図１０を参照すると、本実施形態による液晶表示装置は、アレイ基板６００、対向基板２００、及び液晶層３００を含む。
【０２１０】
アレイ基板６００は、画素領域ＰＸが定義された下部ベース基板６１０を含む。
【０２１１】
下部ベース基板６１０はプレート形状を有し、透明な物質、例えば、ガラス、石英、合成樹脂などからなる。
【０２１２】
下部ベース基板６１０の上には、ゲートライン６２１及びストレージライン６３１を含む複数のゲート金属層が形成されている。
【０２１３】
ゲートライン６２１はゲート信号を伝達して主に横方向延長される。各ゲートライン６２１は、上部に突出した第１ゲート電極６２４ａ及び第２ゲート電極６２４ｂを含む。
【０２１４】
ストレージライン６３１は、共通電圧など所定の電圧の印加を受けて主に横方向に延長されている。各ストレージライン６３１は、隣接する２つのゲートライン６２１の間に位置し、下側に位置するゲートライン６２１により近接している。各ストレージライン６３１は、ストレージ電極６３３を含む。ストレージ電極６３３は、下側の２つの角が切られたほぼ長方形状であるが、ストレージ電極６３３を含むストレージライン６３１の形状及び配置は多様な形態に変形することができる。
【０２１５】
ゲート絶縁膜６４０は、ゲートライン６２１、第１及び第２ゲート電極（６２４ａ、６２４ｂ）、ストレージライン６３１及びストレージ電極６３３を覆うように下部ベース基板６１０上に形成される。
【０２１６】
ゲート絶縁膜６４０上には、水素化アモルファスシリコンまたは多結晶シリコンなどで作られた第１及び第２半導体層（６５４ａ、６５４ｂ）が形成されている。第１及び第２半導体層（６５４ａ、６５４ｂ）は、それぞれ、第１及び第２ゲート電極（６２４ａ、６２４ｂ）上に位置する。
【０２１７】
第１半導体層６５４ａ上には一対のオーミックコンタクト層（６６３ａ、６６５ａ）が形成され、第２半導体層６５４ｂ上にも一対のオーミックコンタクト層（６６３ａ、６６５ａ）が形成されている。オーミックコンタクト層（６６３ａ、６６５ａ）はリンなどのようなｎ型不純物が高濃度でドープされているｎ＋水素化アモルファスシリコンなどのような物質で作られるか、或いはシリサイド（ｓｉｌｉｃｉｄｅ）で作られてもよい。
【０２１８】
オーミックコンタクト層（６６３ａ、６６５ａ）及びゲート絶縁膜６４０上には、第１及び第２データライン（６７１ａ、６７１ｂ）と第１及び第２ドレイン電極（６７５ａ、６７５ｂとを含むデータ金属層が形成されている。
【０２１９】
第１及び第２データライン（６７１ａ、６７１ｂ）は、データ信号を伝達し、主に縦方向に延長されて、ゲートライン６２１及びストレージライン６３１と交差する。
【０２２０】
第１及び第２データライン（６７１ａ、６７１ｂ）は、第１及び第２ゲート電極（６２４ａ、６２４ｂ）に向かってＵ字形状に曲がっている第１及び第２ソース電極（６７３ａ、６７３ｂ）を含む。
【０２２１】
第１及び第２ドレイン電極（６７５ａ、６７５ｂ）の棒形状である片方の端部は、第１及び第２ゲート電極（６２４ａ、６２４ｂ）を中心に第１及び第２ソース電極（６７３ａ、６７３ｂ）と向かい合い、曲がった第１及び第２ソース電極（６７３ａ、６７３ｂ）に一部が取り囲まれている。
【０２２２】
第１ドレイン電極６７５ａが拡張された第１コンタクト電極６７７ａは、ストレージ電極６３３の左側半分とオーバーラップし、第２ドレイン電極６７５ｂが拡張された第２コンタクト電極６７７ｂは、ストレージ電極６３３の右側半分とオーバーラップする。
【０２２３】
第１及び第２ゲート電極（６２４ａ、６２４ｂ）、第１及び第２ソース電極（６７３ａ、６７３ｂ）及び第１及び第２ドレイン電極（６７５ａ、６７５ｂ）は、それぞれ、第１及び第２半導体層（６５４ａ、６５４ｂ）とともに第１及び第２スイッチング素子（Ｑａ、Ｑｂ）を形成する。
【０２２４】
ここで、第１及び第２スイッチング素子（Ｑａ、Ｑｂ）のチャネルは、第１及び第２ソース電極（６７３ａ、６７３ｂ）と第１及び第２ドレイン電極（６７５ａ、６７５ｂ）との間の第１及び第２半導体層（６５４、６５４ｂ）に形成される。
【０２２５】
オーミックコンタクト層（６６３ａ）は、その下の半導体層（６５４ａ、６５４ｂ）と第１及び第２ソース電極（６７３ａ、６７３ｂ）との間に存在して、それらの間の接触抵抗を低減する。また、オーミックコンタクト層（６６５ａ）は、半導体層（６５４ａ、６５４ｂ）と第１及び第２ドレイン電極（６７５ａ、６７５ｂ）との間に存在して、それらの間の接触抵抗を低減する。
【０２２６】
データ絶縁膜６８０は、第１及び第２データライン（６７１ａ、６７１ｂ）、第１及び第２ソース電極（６７３ａ、６７３ｂ）、第１及び第２ドレイン電極（６７５ａ、６７５ｂ）を覆うようにゲート絶縁膜６４０上に形成される。
【０２２７】
データ絶縁膜６８０には、第１コンタクト電極６７７ａの上部に第１コンタクトホール６８５ａが形成されて、第２コンタクト電極６７７ｂの上部に第２コンタクトホール６８５ｂが形成される。
【０２２８】
データ絶縁膜６８０の上には、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電物質、或いはアルミニウム、銀、クロム、またはこれらの合金などの反射性金属で作られた画素電極６９１ａ及び共通電極６９１ｂが形成されている。
【０２２９】
画素電極６９１ａ及び共通電極６９１ｂは、データ絶縁膜６８０上に形成される。画素電極６９１ａ及び共通電極６９１ｂは、透明金属層からパターニングされて形成された金属パターンであってもよい。
【０２３０】
画素電極６９１ａは、第１コンタクト電極６７７ａと接触する。
【０２３１】
共通電極６９１ｂは、第２コンタクト電極６７７ｂと接触する。
【０２３２】
画素電極６９１ａ及び共通電極６９１ｂの全体的な外郭形状は、四角形である。
【０２３３】
画素電極６９１ａは、第１ドレイン電極６７５ａと電気的に接続されて縦方向に延長する第１幹部を含む。
【０２３４】
共通電極６９１ｂは、第２ドレイン電極６７５ｂと電気的に接続されて縦方向に延長する第２幹部を含む。第２幹部は、画素領域ＰＸを外郭で包む形状を有している。また、第２幹部は、第１及び第２データライン（６７１ａ、６７１ｂ）にオーバーラップするように形成される。
【０２３５】
ここで、第１及び第２データライン（６７１ａ、６７１ｂ）には、互いに異なる極性の電圧が印加されるため、第１及び第２データライン（６７１ａ、６７１ｂ）によって発生する寄生容量を除去することができる。
【０２３６】
即ち、画素電極６９１ａの複数の第１枝部は、概して画素領域ＰＸの下部から上部に延長する形状を有し、共通電極６９１ｂは概して上部から下部に延長する形状を有する。よって、記画素電極６９１ａ及び共通電極６９１ｂの第１枝部及び第２枝部は一定間隔で、互いにかみ合いながら交互に配置されて櫛形状を成す。
【０２３７】
画素電極６９１ａ及び共通電極６９１ｂは、第１及び第２コンタクトホール（６８５ａ、６８５ｂ）を通じて第１及び第２ドレイン電極（６７５ａ、６７５ｂ）と物理的、電気的に接続され、第１及び第２ドレイン電極（６７５ａ、６７５ｂ）からデータ電圧の印加を受ける。画素電極６９１ａ及び共通電極６９１ｂは、その間の液晶層３００部分とともに液晶キャパシタ（Ｃ１ｃ）を形成して、第１及び第２スイッチング素子（Ｑａ、Ｑｂ）がオフした後にも印加された電圧を維持する。
【０２３８】
画素電極６９１ａ及び共通電極６９１ｂと接続された第１及び第２ドレイン電極（６７５ａ、６７５ｂ）の第１及び第２コンタクト電極（６７７ａ、６７７ｂ）は、ゲート絶縁膜６４０を間に置いてストレージ電極６３３とオーバーラップして第１及び第２ストレージキャパシタ（Ｃｓｔａ、Ｃｓｔｂ）を形成する。第１及び第２ストレージキャパシタ（Ｃｓｔａ、Ｃｓｔｂ）は液晶キャパシタ（Ｃ１ｃ）の電圧維持能力を強化する。
【０２３９】
下部配向膜６１は、画素電極６９１ａ及び共通電極６９１ｂが形成された下部ベース基板６１０上に形成されて、液晶層３００の液晶分子を垂直方向、即ちアレイ基板６００から対向基板２００に向かう方向に配向する。
【０２４０】
図１１は、図１０に示された液晶表示装置の画素に対する等価回路図である。
【０２４１】
図１０及び図１１を参照すると、液晶表示装置は、等価回路から見る場合、複数の信号線（Ｄｊ、Ｄｊ＋１、Ｇｉ）とこれに接続され、ほぼマトリックス形状に配列された複数の画素とを含む。
【０２４２】
図１０に示した構造で見る場合、液晶表示装置は、互いに向かい合うアレイ基板６００及び対向基板２００とその間に入っている液晶層３００とを含む。
【０２４３】
信号線（Ｄｊ、Ｄｊ＋１、Ｇｉ）は、ゲート信号（「走査信号」ともいう)を伝達するゲートライン（Ｇｉ）とデータ電圧を伝達する第１データライン（Ｄｊ）及び第２データライン（Ｄｊ＋１）とを含む。ゲートライン（Ｇｉ）は、ほぼ行方向に延長されて互いにほとんど平行であり、第１データライン（Ｄｊ）及び第２データライン（Ｄｊ＋１）はほぼ列方向に延長されて互いにほとんど平行である。
【０２４４】
第１データライン（Ｄｊ）及び第２データライン（Ｄｊ＋１）は互いに反対の極性の電圧の印加を受ける。
【０２４５】
図１０に示された画素領域ＰＸを例とすると、図１１の第１データライン（Ｄｊ）及び第２データライン（Ｄｊ＋１）は、それぞれ、図１０の第１データライン６７１ａ及び第２データライン６７１ｂを示す。図１１のゲートライン（Ｇｉ）は、図１０のゲートライン６２１を示す。また、第１及び第２スイッチング素子（Ｑａ，Ｑｂ）は、それぞれ、第１及び第２データライン（６７１ａ、６７１ｂ）に電気的に接続される。
【０２４６】
再び図１１を参照すると、第１及び第２データライン（Ｄｊ、Ｄｊ＋１）は、それぞれ第１及び第２スイッチング素子（Ｑａ，Ｑｂ）に電気的に接続される。
【０２４７】
再び図１０及び図１１を参照すると、ストレージライン１３１と第１〜第２スイッチング素子（Ｑａ、Ｑｂ）に接続された画素電極とがオーバーラップして、第１〜第２ストレージキャパシタ（Ｃｓｔ１、Ｃｓｔ２）を形成する。
【０２４８】
画素領域ＰＸ内の画素電極の間において、液晶層３００は誘電体として機能して、画素電極と液晶層３００とは液晶キャパシタ（Ｃ１ｃ）を形成する。
【０２４９】
液晶層３００は誘電率異方性を有し、液晶層３００の液晶分子は電界のない状態でその長軸が２つの表示板の表面に対して垂直を成すように配向されてもよい。
【０２５０】
以下、図１０及び図１１を通じて説明したアレイ基板の製造方法について説明する。
【０２５１】
ゲートライン６２１及びストレージライン６３１を互いに平行に形成する。
【０２５２】
この際、第１ゲート電極６２４ａ、第２ゲート電極６２４ｂ及びストレージ電極６３３を形成する。
【０２５３】
その後、ゲート絶縁膜６４０を形成する。
【０２５４】
その後、第１及び第２データライン（６７１ａ、６７１ｂ）、第１及び第２ドレイン電極（６７５ａ、６７５ｂ）、及び第１及び第２ソース電極（６７３ａ、６７３ｂ）を含むデータ金属層を形成する。
【０２５５】
ここで、第１及び第２データライン（６７１ａ、６７１ｂ）は、互いに平行に形成される。
【０２５６】
その後、データ金属層６８０を形成する。
【０２５７】
その後、画素電極６９１ａ及び共通電極６９１ｂを形成する。ここで、共通電極６９１ｂは、第１及び第２データライン（６７１ａ、６７１ｂ）にオーバーラップするように形成される。
【０２５８】
その後、下部配向膜１１を形成する。
【０２５９】
複数の信号線（Ｄｊ、Ｄｊ＋１、Ｇｉ）のうち、データ信号線に印加されるデータ電圧の極性により、ライン反転が行なわれてもよい。
【０２６０】
本実施形態によると、第１及び第２データライン（６７１ａ、６７１ｂ）には互いに異なる極性の電圧が印加されるため、第１及び第２データライン（６７１ａ、６７１ｂ）によって発生する寄生容量を除去することができる。これによって、それぞれのデータラインに印加されるべき電圧の変動がほとんど発生しない。
【０２６１】
実施形態５
図１２は、本発明の実施形態５による液晶表示装置の平面図である。
【０２６２】
本実施形態による液晶表示装置は、アレイ基板７００を除いて実施形態１による液晶表示装置と実質的に同一であるため、対応する要素に対しては同一の参照番号を使用し、重複する説明は省略する。図１２のＶＩＩＩ−ＶＩＩＩ’を切断した断面図は実施形態４の図１０におけるＶＩＩ−ＶＩＩ’線に沿って切断した断面図と実質的に同一であるため省略する。
【０２６３】
また、本実施形態による液晶表示装置は、画素電極７９１ａ及び共通電極７９１ｂの形状を除けば、図１０の液晶表示装置と実質的に同一であるため、対応する要素に対しては同一の参照番号を使用し、重複する説明は省略する。
【０２６４】
図１２を参照すると、データ金属層６８０の上には、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電物質、或いはアルミニウム、銀、クロム、またはこれらの合金などの反射性金属で作られた画素電極７９１ａ及び共通電極７９１ｂが形成されている。
【０２６５】
画素電極７９１ａ及び共通電極７９１ｂは、データ絶縁膜６８０の上に形成される。画素電極７９１ａ及び共通電極７９１ｂは、透明金属層からパターニングされて形成された金属パターンであってもよい。
【０２６６】
画素電極７９１ａは、第１コンタクト電極６７７ａと接触する。
【０２６７】
共通電極７９１ｂは、第２コンタクト電極６７７ｂと接触する。
【０２６８】
画素電極７９１ａ及び共通電極７９１ｂの全体的な外郭形状は、四角形である。
【０２６９】
画素電極７９１ａは、第１ドレイン電極６７５ａと電気的に接続されて縦方向に延長する第１幹部を含む。第１幹部の中央部分を横方向に横切る第１主枝部を含み、中央部分を基準に上部では第１対角線方向に、第１幹部の中央部分を基準に下部では第２対角線方向に斜めに延長する第１枝部を含む。第１対角線方向がゲートライン６２１と成す角は、ほぼ４５°または２２５°であってもよく、第２対角線方向がゲートライン６２１と成す角は、ほぼ１３５°または３１５°であってもよい。
【０２７０】
共通電極７９１ｂは、第２ドレイン電極６７５ｂと電気的に接続されて縦方向に延長する第２幹部を含む。第２幹部の中央部分を基準に上部では第１対角線方向に、第２幹部の中央部分を基準に下部では第２対角線方向に斜めに延長する第２枝部を含む。第１対角線方向がゲートライン６２１と成す角度は、ほぼ４５°または２２５°であってもよく、第２対角線方向がゲートライン６２１と成す角度は、ほぼ１３５°または３１５°であってもよい。
【０２７１】
また、第２幹部は、画素領域を外郭で包む形状を有している。また、第２幹部は、第１及び第２データライン（６７１ａ、６７１ｂ）にオーバーラップするように形成される。
【０２７２】
即ち、画素電極７９１ａ及び共通電極７９１ｂの第１枝部及び第２枝部は、一定間隔で互いにかみ合いながら交互に配置されて櫛形状を成す。
【０２７３】
本実施形態による液晶表示装置の画素に対する等価回路図は、図１１に示された等価回路図と実質的に同一であるため省略する。
【０２７４】
本実施形態による液晶表示装置のアレイ基板の製造方法は、実施形態４による液晶表示装置のアレイ基板の製造方法と実質的に同一であるため省略する。
【０２７５】
本実施形態によると、１つの単位画素領域に形成される画素電極７９１ａ及び共通電極７９１ｂの方向が多様であるため、液晶層３００が含む液晶の配列を多様にすることができる。
【０２７６】
実施形態６
図１３は、本発明の実施形態６による液晶表示装置の画素に対する等価回路図である。
【０２７７】
図１３は、図８の等価回路図に含まれる接地線（ＧＮＤ）及び電源線（ＡＶＤＤ）の代わりに第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）を含み、第１共通電極４７１ｃに第１及び第２ストレージキャパシタ（Ｃｓａ，Ｃｓｇ）が接続される代わりに第３ストレージキャパシタ（Ｃｓｔ）が接続されることを除くと、図８と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０２７８】
即ち、第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）には、接地線（ＧＮＤ）及び電源線（ＡＶＤＤ）に印加される一定の接地電圧及び一定の電源電圧の代わりに、フレーム別に接地電圧または電源電圧をスイングする電圧が印加される。ただし、第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）には互いに異なる極性の電圧を印加してもよい。
【０２７９】
図１３には、第１及び第２画素（ＰＸ（ｎ，ｎ）、ＰＸ（ｎ，ｎ＋１）のみを示した。
【０２８０】
図１３の液晶表示装置の平面図及び断面図は、第１共通電極４９１ｃ及び第２共通電極４９１ｄが第１電源電極４３３と重なることなく、第２電源電極４３７とのみオーバーラップすることを除くと、図５〜図７の実施形態２による液晶表示装置の平面図及び断面図と実質的に同一であるので、重複する説明は省略する。
【０２８１】
図５〜図８、図１３を参照すると、第１電源ライン４３１は、第１スイング電圧線（Ｖｓｗ１）に対応し、第２電源ライン４３５は、第２スイング電圧線（Ｖｓｗ２）に対応する。
【０２８２】
第１画素（ＰＸ（ｎ，ｎ））において、第１スイング電圧線（Ｖｓｗ１）に印加される接地電圧または電源電圧は、第３スイッチング素子（Ｑｃ）によって第１共通電極４９１ｃに充電されてもよく、第２スイング電圧線（Ｖｓｗ２）の第２電源電極４３７と第１共通電極４９１ｃとは互いにオーバーラップすることによって第３ストレージキャパシタ（Ｃｓｔ）を形成する。
【０２８３】
この場合、第３ストレージキャパシタ（Ｃｓｔ）の大きさは、第１及び第２ストレージキャパシタ（Ｃｓａ，Ｃｓｇ）の大きさの和と同一であってもよい。
【０２８４】
第２画素（ＰＸ（ｎ，ｎ＋１））において、第２スイング電圧線（Ｖｓｗ２）に印加される接地電圧または電源電圧は、第４スイッチング素子（Ｑｄ）によって第２共通電極４９１ｄに充電されてもよく、第１スイング電圧線（Ｖｓｗ１）の記第１電源電極４３３と第２共通電極４９１ｄとは互いにオーバーラップして第３ストレージキャパシタ（Ｃｓｔ）を形成する。
【０２８５】
図１４は、図１３の第１ゲートライン（Ｇｉ）、第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）に印加される電圧の波形図である。
【０２８６】
図１３及び図１４を参照すると、第１スイング電圧線（Ｖｓｗ１）に接地電圧が印加されると、第２スイング電圧線（Ｖｓｗ２）には電源電圧が印加され、第１スイング電圧線（Ｖｓｗ１）に電源電圧が印加されると、第２スイング電圧線（Ｖｓｗ２）には接地電圧されてもよい。
【０２８７】
この際、第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）に印加される電圧は、第１ゲートライン（Ｇｉ）の電圧に同期されることなく、第１ゲートライン（Ｇｉ）の電圧より先にスイングする。
【０２８８】
実施形態２による液晶表示装置と実施形態６による液晶表示装置とは、両方とも第１及び第２画素電極（４９１ａ、４９１ｂ）と第１電源電極４３３及び第２電源電極４３７とがオーバーラップして第１及び第２ストレージキャパシタ（Ｃｓｇ、Ｃｓａ）を形成する。
【０２８９】
一方、実施形態２による液晶表示装置は、第１共通電極４９１ｃが第１電源電極４３３及び第２電源電極４３７のいずれともオーバーラップすることに対し、実施形態６による液晶表示装置は、第１共通電極４９１ｃは第２電源電極４３７とのみオーバーラップし、第２共通電極４９１ｄは第１電源電極４３３とのみオーバーラップする。
【０２９０】
よって、本発明によると、第３ストレージキャパシタ（Ｃｓｔ）の大きさが第１及び第２ストレージキャパシタ（Ｃｓａ，Ｃｓｇ）の大きさの和と同一であるように形成されるため、ストレージキャパシタのサイズの不均衡によるキックバック電圧の偏差を減少させることができる。
【０２９１】
また、第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）に通じる第１及び第２ストレージキャパシタ（Ｃｓａ，Ｃｓｇ）及び第３ストレージキャパシタ（Ｃｓｔ）の形成によって開口率を向上させることができる。
【０２９２】
実施形態７
図１５は、本発明の実施形態７による液晶表示装置の画素に対する等価回路図である。
【０２９３】
図１５は、図１３の等価回路図に含まれる第１及び第２ストレージキャパシタ（Ｃｓａ，Ｃｓｇ）の代わりに、第１ストレージキャパシタ１（Ｃｓｔ１）を含み、第３ストレージキャパシタ（Ｃｓｔ）の代わりに第２ストレージキャパシタ（Ｃｓｔ２）を含むことを除くと、図１３と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０２９４】
図１５の液晶表示装置の平面図及び断面図は、第１画素電極４９１ａ及び第１共通電極４９１ｃが、第２電源電極４３７とオーバーラップし、第２画素電極４９１ｂ及び第２共通電極４９１ｄが、第１電源電極４３３とオーバーラップすることを除くと、図５〜図７の実施形態２による液晶表示装置の平面図及び断面図と実質的に同一であるため、重複する説明は省略する。
【０２９５】
図５〜図７、図１３〜図１５を参照すると、第１電源ライン４３１は、第１スイング電圧線（Ｖｓｗ１）に対応し、第２電源ライン４３５は第２スイング電圧線（Ｖｓｗ２）に対応する。
【０２９６】
第１画素（ＰＸ（ｎ，ｎ））において、第１データライン（Ｄｊ）から印加されるデータ電圧は、第１スイッチング素子（Ｑａ）によって第１画素電極４９１ａに充電されてもよく、第２スイング電圧線（Ｖｓｗ２）の第２電源電極４３７と第１画素電極４９１ａとは互いにオーバーラップして第１ストレージキャパシタ（Ｃｓｔ１）を形成する。
【０２９７】
第１画素（ＰＸ（ｎ，ｎ））において、第１スイング電圧線（Ｖｓｗ１）から印加される接地電圧または電源電圧は、第３スイッチング素子（Ｑｃ）によって第１共通電極４９１ｃに充電されてもよく、第２スイング電圧線（Ｖｓｗ２）の第２電源電極４３７と第１共通電極４９１ｃとは互いにオーバーラップすることによって第１ストレージキャパシタ（Ｃｓｔ１）を形成する。
【０２９８】
第２画素（ＰＸ（ｎ，ｎ＋１））において、第２スイング電圧線（Ｖｓｗ２）から印加される接地電圧または電源電圧は、第４スイッチング素子（Ｑｄ）によって第２共通電極４９１ｄに充電され、第１スイング電圧線（Ｖｓｗ１）の第１電源電極４３３と第２共通電極４９１ｄとは、互いにオーバーラップすることによって第２ストレージキャパシタ（Ｃｓｔ２）を形成する。
【０２９９】
この際、第１ストレージキャパシタ（Ｃｓｔ１）の大きさは、第２ストレージキャパシタ（Ｃｓｔ２）の大きさと同一であってもよい。
【０３００】
本実施形態では、第１画素（ＰＸ（ｎ，ｎ））及び第２画素（ＰＸ（ｎ，ｎ＋１））の上部に配置された第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）によって形成される第１及び第２ストレージキャパシタ（Ｃｓｔ１，Ｃｓｔ２）を図示したが、第１及び第２ストレージキャパシタ（Ｃｓｔ１，Ｃｓｔ２）は、第１画素（ＰＸ（ｎ，ｎ））及び第２画素（ＰＸ（ｎ，ｎ＋１））の下部に配置された第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）によって形成されてもよい。
【０３０１】
実施形態２による液晶表示装置において、第１及び第２画素電極（４９１ａ，４９１ｂ）と、第１及び第２共通電極（４９１ｃ，４９１ｄ）とは、第１電源電極４３３及び第２電源電極４３７のいずれともオーバーラップすることに対し、実施形態７による液晶表示装置における第１及び第２画素電極（４９１ａ，４９１ｂ）と、第１及び第２共通電極（４９１ｃ，４９１ｄ）とは、それぞれ、第１電源電極４３３または第２電源電極４３７のいずれかとオーバーラップする。
【０３０２】
よって、第２ストレージキャパシタ（Ｃｓｔ２）の大きさを第１ストレージキャパシタ（Ｃｓｔ１）の大きさに合わせるように調節するため、ストレージキャパシタ間のサイズ不均衡によるキックバック電圧の偏差を減少させることができる。
【０３０３】
なお、互いに隣接するピクセルの第３スイッチング素子（Ｑｃ）及び第４スイッチング素子（Ｑｄ）は、第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）と交互に接続され、互いに隣接する各ピクセルの第１及び第２ストレージキャパシタ（Ｃｓｔ１，Ｃｓｔ２）は、第３スイッチング素子（Ｑｃ）に接続された異なるスイング電圧線に接続される。よって、ドット反転駆動が可能である。
【０３０４】
実施形態８
図１６は、本発明の実施形態８による液晶表示装置の画素に対する等価回路図である。
【０３０５】
図１６は、図１５の等価回路図に含まれる第１ストレージキャパシタ（Ｃｓｔ１）の代わりにストレージキャパシタ（Ｃｓｔ）を含み、第２ストレージキャパシタ（Ｃｓｔ２）を含まないことを除くと、図１５と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０３０６】
実施形態８の液晶表示装置の平面図及び断面図は、第３スイッチング素子（Ｑｃ）及び第４スイッチング素子（Ｑｄ）が存在せず、第１共通電極４９１ｃ及び第２共通電極４９１ｄは、それぞれ第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）から電圧の提供を受け、第１及び第２画素電極（４９１ａ，４９１ｂ）のみが第２電源電極４３７または第１電源電極４３３とオーバーラップすることを除くと、図５〜図７の実施形態２による液晶表示装置の平面図及び断面図と同一であるため、重複する説明は省略する。
【０３０７】
図５〜図７、図１５及び図１６を参照すると、第１画素（ＰＸ（ｎ，ｎ））において、第１データライン（Ｄｊ）から印加されるデータ電圧は、第１スイッチング素子（Ｑａ）によって第１画素電極４９１ａに充電されてもよく、第１スイッチング電圧線（Ｖｓｗ１）の電圧はすぐに第１共通電極４９１ｃに印加される。よって、第１画素電極４９１ａと第１共通電極４９１ｃとの間に液晶キャパシタが形成されてもよい。
【０３０８】
第２スイング電圧線（Ｖｓｗ２）の第２電源電極４３７と第１画素電極４９１ａとは、互いにオーバーラップすることによって、ストレージキャパシタ（Ｃｓｔ）を形成する。
【０３０９】
第２画素（ＰＸ（ｎ，ｎ＋１））において、第２データライン（Ｄｊ＋１）から印加されるデータ電圧は、第２スイッチング素子（Ｑｂ）によって第２画素電４９１ｂに充電されてもよく、第２スイング電圧線（Ｖｓｗ２）の電圧はすぐに第２共通電極４９１ｄに印加される。よって、第２画素電極４９１ｂと第２共通電極４９１ｄとの間に液晶キャパシタが形成されてもよい。
【０３１０】
第１スイング電圧線（Ｖｓｗ１）の第１電源電極４３３と第２画素電極４９１ｂとは互いにオーバーラップすることによって、ストレージキャパシタ（Ｃｓｔ）を形成する。
【０３１１】
実施形態２による液晶表示装置は、第１及び第２画素電極（４９１ａ，４９１ｂ）と、第１及び第２共通電極（４９１ｃ，４９１ｄ）とが、それぞれ第１電源電極４３３及び第２電源電極４３７のいずれともオーバーラップすることに対し、実施形態８による液晶表示装置は、第１及び第２画素電極（４９１ｃ，４９１ｄ）のそれぞれが第１電源電極４３３または第２電源電極４３７のどちらかとオーバーラップする。
【０３１２】
この際、互いに隣接するピクセルの第１共通電極４９１ｃ及び第２共通電極４９１ｄは、それぞれ第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）と交互に接続されるため、ドット反転駆動が可能である。
【０３１３】
また、第１ゲート信号（Ｇｉ）が印加される前に、第１画素電極４９１ａ及び第２画素電極４９１ｂに第１スイング電圧線（Ｖｓｗ１）の電圧及び第２スイング電圧線（Ｖｓｗ２）の電圧を印加してもよい。
【０３１４】
実施形態９
図１７は、本発明の実施形態９による液晶表示装置の画素に対する等価回路図である。
【０３１５】
図１７は、図１６の等価回路図に含まれるストレージキャパシタ（Ｃｓｔ）が第２スイング電圧線（Ｖｓｗ２）と接続される代わりに、ストレージキャパシタ（Ｃｓｔ）は、液晶キャパシタ（Ｃｌｃ）と並列に接続されることを除くと、図１６と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０３１６】
実施形態９の液晶表示装置の平面図及び断面図は、実施形態２による液晶表示装置のうち、第３スイッチング素子（Ｑｃ）及び第４スイッチング素子（Ｑｄ）が存在せず、第１共通電極４９１ｃ及び第２共通電極４９１ｄは、それぞれ第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）から電圧の提供を受け、第１及び第２画素電極（４９１ａ，４９１ｂ）のみが第２電源電極４３７または前記第１電源電極４３３とオーバーラップすることを除くと、実施形態２による液晶表示装置の平面図及び断面図と同一であるため、重複する説明は省略する。
【０３１７】
図１６及び図１７を参照すると、第１画素（ＰＸ（ｎ，ｎ））において、第１データライン（Ｄｊ）から印加されるデータ電圧は、第１スイッチング素子（Ｑａ）によって第１画素電極４９１ａに充電されてもよく、第１スイング電圧線（Ｖｓｗ１）の電圧はすぐに第１共通電極４９１ｃに印加される。よって、第１画素電極４９１ａと第１共通電極４９１ｃとの間に液晶キャパシタが形成されてもよい。
【０３１８】
第１スイング電圧線（Ｖｓｗ１）の第１電源電極４３３と第１画素電極４９１ａとは、互いにオーバーラップすることによってストレージキャパシタ（Ｃｓｔ）を形成する。
【０３１９】
第２画素（ＰＸ（ｎ，ｎ＋１））において、第２データライン（Ｄｊ＋１）から印加されるデータ電圧は、第２スイッチング素子（Ｑｂ）によって第２画素電極４９１ｂに充電されてもよく、第２スイング電圧線（Ｖｓｗ２）の電圧はすぐに第２共通電極４９１ｄに印加される。よって、第２画素電極４９１ｂと第２共通電極との間に液晶キャパシタが形成されてもよい。
【０３２０】
第２スイング電圧線（Ｖｓｗ２）の第２電源電極４３７と第２画素電極４９１ｂとは互いにオーバーラップしてストレージキャパシタ（Ｃｓｔ）を形成する。
【０３２１】
実施形態２による液晶表示装置は、第１及び第２画素電極（４９１ａ，４９１ｂ）と、第１及び第２共通電極（４９１ｃ，４９１ｄ）とがそれぞれ第１電源電極４３３及び第２電源電極４３７のいずれともオーバーラップすることに対し、実施形態９による液晶表示装置は、第１及び第２画素電極（４９１ａ，４９１ｂ）のそれぞれが第１電源電極４３３または第２電源電極４３７のどちらかとオーバーラップする。
【０３２２】
ここで、互いに隣接するピクセルの第１共通電極４９１ｃ及び第２共通電極４９１ｄは、それぞれ第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）と交互に接続されるため、ドット反転駆動が可能である。
【０３２３】
なお、第１ゲート信号（Ｇｉ）が印加される前に、第１画素電極４９１ａ及び第２画素電極４９１ｂに第１スイング電圧線（Ｖｓｗ１）の電圧及び第２スイング電圧線（Ｖｓｗ２）の電圧を印加してもよい。
【０３２４】
実施形態１０
図１８は、本発明の実施形態１０による液晶表示装置の断面図である。
【０３２５】
実施形態１０による液晶表示装置の平面図は、実施形態３による液晶表示装置における、第１画素（ＰＸ（ｎ，ｎ））に対応して第３スイッチング素子（Ｑｃ）が存在せず、第１共通電極５９１ｃは、第１スイング電圧線（Ｖｓｗ１）から電圧の提供を受け、第１画素電極５９１ａ及び第１共通電極５９１ｃがそれぞれ第１電源電極４３３及び第２電源電極４３７のいずれともオーバーラップせず、第１画素電極５９１ａのみ第１電源電極４３３とオーバーラップすることを除くと、実施形態３による液晶表示装置の平面図及び断面図と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０３２６】
図１９は、図１８の液晶表示装置の画素に対する等価回路図である。
【０３２７】
図１９は、第１画素（ＰＸ（ｎ，ｎ））が第１画素電極５９１ａ及び第１共通電極５９１ｃが第１及び第２データライン（５７１ａ，５７１ｂ）とオーバーラップすることによって形成されるキャパシタ（図示せず）を含むことを除くと、図１７における等価回路図と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０３２８】
図１７〜図１９を参照すると、隣接するデータラインに互いに反対極性の電圧が印加されるため、それぞれのデータラインによって発生する寄生容量は除去されることが可能である。これによって、それぞれのデータラインに印加される電圧の変動は、ほぼ発生しない。
【０３２９】
実施形態１１
図２０は、本発明の実施形態１１による液晶表示装置の平面図である。
【０３３０】
実施形態１１による液晶表示装置の平面図は、実施形態３による液晶表示装置における、第１画素（ＰＸ（ｎ，ｎ））に対応して第１画素電極５９１ａ及び第１共通電極５９１ｃと同一の層に第２共通電極５９１ｂが形成され、第１画素電極５９１ａ及び第１共通電極５９１ｃが第１及び第２データライン（５７１ａ，５７１ｂ）とオーバーラップせず、第２共通電極５９１ｂが第１及び第２データライン（５７１ａ，５７１ｂ）と部分的にオーバーラップすることを除くと、実施形態１０による液晶表示装置の平面図と同一であるため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０３３１】
図２１は、図２０の液晶表示装置の画素に対する等価回路図である。
【０３３２】
図２１は、第１画素（ＰＸ（ｎ，ｎ））に対応して第２共通電極５９１ｂが第１及び第２データライン（５７１ａ，５７１ｂ）にオーバーラップすることによって形成されるキャパシタ（図示せず）及び第２共通電極（５９１ｂ）が第１画素電極５９１ａ及び第１共通電極５９１ｃにオーバーラップすることによって形成される第１ダミー液晶キャパシタ（Ｃａ）及び第２ダミー液晶キャパシタ（Ｃｂ）を含むことを除くと、図１９の等価回路図と同一であるのため、対応する要素に対しては対応する参照番号を付与し、重複する説明は省略する。
【０３３３】
図１９〜図２１を参照すると、隣接するデータラインに互いに反対極性の電圧が印加されるため、それぞれのデータラインによって発生する寄生容量を除去することができる。これによって、それぞれのデータラインに印加される電圧の変動は、ほぼ発生しない。
【０３３４】
なお、第１画素（ＰＸ（ｎ，ｎ））に隣接するピクセルの第３スイッチング素子（Ｑｃ）は、隣接するピクセルごとに第１スイング電圧線（Ｖｓｗ１）及び第２スイング電圧線（Ｖｓｗ２）と交互に接続されるため、ドット反転の駆動が可能である。
【０３３５】
以上、図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０３３６】
本発明の実施形態によると、互いに異なる電圧を印加する電源ラインによって、データ駆動部などを入れ替えなくても液晶表示装置が利用することのできる画素電圧範囲が広くなる。従って、アレイ基板の透過率が向上し、駆動部の製造費用を減少させることができる。
【０３３７】
また、電源ラインを利用してストレージキャパシタを形成することができるため、別途のストレージラインが必要なく、アレイ基板の開口率を向上させることができる。
【０３３８】
また、互いに異なる電圧が印加されるデータラインと共通電極とがオーバーラップしてデータラインに生じる可能性がある寄生容量を除去することができるため、アレイ基板の表示特性が向上させることができる。
【符号の説明】
【０３３９】
ＰＸ（ｎ，ｎ）      第１画素
ＰＸ（ｎ，ｎ＋１）      第２画素
１２１      ゲートライン
１２５      ゲート電源ライン
１２４ａ〜１２４ｂ      第１〜第４ゲート電極
１２７      ゲート層電源電極
１２９      ゲートコンタクトホール
１３１      ストレージライン
１３３ａ、１３３ｂ      第１、第２ストレージ電極
１７１ａ、１７１ｂ      第１、第２データライン
１７１ｃ      データ電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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