(57)【要約】【課題】電源・温度の変動に対する感度を極めて低めた効率的に設計することが可能な基準回路の提供。【解決手段】ｐＭＯＳ  Ｍ６とｐＭＯＳ  Ｍ７とからなりｐＭＯＳ  Ｍ６，Ｍ７のソースが電源ノードに接続された第１電流ミラー回路と、ｐＭＯＳ  Ｍ９とｐＭＯＳ  Ｍ８とからなり、ｐＭＯＳ  Ｍ６，Ｍ７のドレイン側にカスコード接続された第２電流ミラー回路と、ソースが電源に接続されゲートがｐＭＯＳ  Ｍ６のゲートに接続されたｐＭＯＳ  Ｍ５と、飽和領域のｎＭＯＳ  Ｍ１及び三極管領域のｎＭＯＳ  Ｍ２，Ｍ３とを備え、Ｍ１，Ｍ２，Ｍ３はＭ５のドレインから接地にかけて直列に接続され、各々のゲートはＭ５のドレインに共通に接続されており、Ｍ８のソースはＭ１のソース及びＭ２のドレインとの共通接続ノードに接続されており、Ｍ９のソースは、Ｍ２のソース及びＭ３のドレインとの共通接続ノードに接続された構成とした。【選択図】図１
2010211539.tif 000002
【特許請求の範囲】
【請求項１】
基準電流又は基準電圧を生成する基準回路であって、
ダイオード接続された特定の型の電界効果トランジスタＭ６と、前記電界効果トランジスタＭ６と同型でゲートが前記電界効果トランジスタＭ６のゲートと共通接続された電界効果トランジスタＭ７とからなり、前記電界効果トランジスタＭ６，Ｍ７のソースが第１の基準ノードに接続された第１の電流ミラー回路と、
前記電界効果トランジスタＭ６と逆型であってダイオード接続された電界効果トランジスタＭ９と、前記電界効果トランジスタＭ９と同型でゲートが前記電界効果トランジスタＭ９のゲートと共通接続された電界効果トランジスタＭ８とからなり、前記電界効果トランジスタＭ６，Ｍ７のドレイン側に直列接続された第２の電流ミラー回路と、
前記電界効果トランジスタＭ６と同型でソースが前記第１の基準ノードに接続されゲートが前記電界効果トランジスタＭ６のゲートに接続された電界効果トランジスタＭ５と、
前記電界効果トランジスタＭ９と同型の電界効果トランジスタＭ１，Ｍ２，Ｍ３とを備え、
前記電界効果トランジスタＭ１，Ｍ２，Ｍ３は、前記電界効果トランジスタＭ５のドレインから第２の基準ノードにかけてこの順序で直列に接続され、前記電界効果トランジスタＭ１，Ｍ２のゲートは、前記電界効果トランジスタＭ１のドレインに共通に接続され、前記電界効果トランジスタＭ３のゲートは固定バイアスされており、
前記電界効果トランジスタＭ８のソースは、前記電界効果トランジスタＭ１のソースと前記電界効果トランジスタＭ２のドレインとの共通接続ノードに接続されており、
前記電界効果トランジスタＭ９のソースは、前記電界効果トランジスタＭ２のソースと前記電界効果トランジスタＭ３のドレインとの共通接続ノードに接続されていることを特徴とする基準回路。
【請求項２】
前記電界効果トランジスタＭ３のゲートは、前記電界効果トランジスタＭ１のゲート又は前記電界効果トランジスタＭ８，Ｍ９のゲートと接続されていることを特徴とする請求項１記載の基準回路。
【請求項３】
前記電界効果トランジスタＭ３のゲートは、前記電界効果トランジスタＭ１のドレインと接続されており、
前記各電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ５，…，Ｍ９のアスペクト比をそれぞれＳＭ１，ＳＭ２，ＳＭ３，ＳＭ５，…，ＳＭ９、前記各電界効果トランジスタの閾値電圧温度係数をＫＴＮ、前記各電界効果トランジスタの傾斜因子をｎ、設計を行う基準温度をＴ０、前記基準温度Ｔ０における熱電圧をＶＴ０としたとき、各電界効果トランジスタのアスペクト比ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ５，…，ＳＭ９が概略以下のような関係にあることを特徴とする請求項２に記載の基準回路。
【数１】
2010211539.tif 000022
【請求項４】
前記電界効果トランジスタＭ８のドレインと前記電界効果トランジスタＭ６とは、前記電界効果トランジスタＭ８と同型の電界効果トランジスタＭ１１を介して接続されており、前記電界効果トランジスタＭ１１のゲートは固定バイアスされていることを特徴とする請求項１乃至３の何れか一記載の基準回路。
【請求項５】
前記電界効果トランジスタＭ６と同型で、ゲートが前記電界効果トランジスタＭ６のゲートに共通接続され、ソースが前記第１の基準ノードに接続された電界効果トランジスタＭ１０を備えたことを特徴とする請求項１乃至４の何れか一記載の基準回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧や温度に依存しない基準電流又は基準電圧を生成する基準回路に関し、特に、電源電圧が１Ｖ以下の低電力動作においても安定した電流出力又は電圧出力を得ることが可能な基準回路に関する。
【背景技術】
【０００２】
近年、センサネットワークのノード装置などのような電池作動の装置の普及に伴い、アナログ回路やデジタル回路のＬＳＩの設計要求の一つとして、サブ１Ｖ領域の超低電圧且つナノワットの超低電力での動作補償が重要となってきている。かかる超低電圧・超低電力回路に於いては、集積回路のアナログ回路要素に適切にバイアスを加えるために、超低電圧・超低電力で作動し出力が周囲温度に依存しない（または不感の）基準電流源又は基準電圧源が必要とされる。
【０００３】
しかしながら、このような超低電圧・超低電力領域に於いては、電圧・電流基準回路の消費電力が数ナノワットオーダーの場合、必要とされる抵抗は非常に大きくなり、その結果、抵抗の面積は著しく増加するという新たな問題が発生する。そのため、近年は、抵抗を使用しない基準回路の研究開発が行われている。
【０００４】
非特許文献３には、ＭＯＳトランジスタと１個の抵抗器Ｒで構成されたよく知られた基準電圧回路が記載されている（図８参照）。従来、多くの基準電圧回路では、ＰＴＡＴ電流を生成するためにこの回路が利用されている。しかしながら、上述したように、標準ＣＭＯＳプロセスにおける抵抗Ｒは広いチップ面積を占め、その結果コストを引き上げる要因となることから、非特許文献１においては、非特許文献３に記載の基準電圧回路をベースとして、図９に示したような抵抗を使用しない基準電流回路が提案されている。
【０００５】
図９に示したように、この基準電流回路では、抵抗は三極管領域で動作するＭＯＳトランジスタＭ２に置き換えられており、追加されたＭＯＳトランジスタＭ１，Ｍ５は、ＭＯＳトランジスタＭ２のゲート電圧を生成する。
【０００６】
図９の基準電流回路において、基準電流ＩｒｅｆはＭＯＳトランジスタＭ６のドレイン電流ＩＭ６をコピーしたＭＯＳトランジスタＭ１０のドレイン電流ＩＭ１０として出力され、次式のように表される。
【０００７】
【数１】
2010211539.tif 000003
【０００８】
ここで、ＳＭ１〜ＳＭ９はそれぞれＭＯＳトランジスタＭ１〜Ｍ９のアスペクト比（Ｗ／Ｌ比）、ｎは傾斜因子（slope factor）、ＶＴ＝ｋＢＴ／ｑ（ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電子電荷の絶対値）は熱電圧、ｋ’＝μｎＣｏｘ（μｎは電子の移動度、Ｃｏｘは酸化膜容量）はトランスコンダクタンスである。
【０００９】
また、非特許文献２には、図９の回路の改良版として、図１０に示すような基準電流回路が提案されている。図１０の基準電流回路においては、ＭＯＳトランジスタＭ２は三極管領域、ＭＯＳトランジスタＭ８，Ｍ９は弱反転領域で動作する。
【００１０】
図１０の基準電流回路において、基準電圧ＶｒｅｆはＭＯＳトランジスタＭ８のソースから出力され、次式のように表される。また、基準電流ＩｒｅｆはＭＯＳトランジスタＭ６のドレイン電流ＩＭ６をコピーしたＭＯＳトランジスタＭ１０のドレイン電流ＩＭ１０として出力される。
【００１１】
【数２】
2010211539.tif 000004
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】H. J. Oguey and D. Aebischer, "CMOS current reference without resistance" IEEE J. Solid-State Circuits, vol. SC-32, no. 7, pp. 1 132-1 135, Jul. 1997.
【非特許文献２】E. M. Camacho-Galeano, C. Galup-Montoro, and M. C. Schneider, "A 2-nW 1.1-V self-biased current reference in CMOS technology," IEEE Tran. on Circuits and Systems-II, Vol. 52, No. 2, pp. 61-65, Feb. 2005.
【非特許文献３】E. Vittoz and J. Fellrath, "CMOS analog circuits based on weak incersion operation" IEEE J. Solid-State Circuits, vol. SC-12, pp. 224-231, June  1977.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図８の基準電流回路は抵抗を使用しているのでナノワット級の回路に適用すると抵抗値が極めて大きくなってしまうという問題がある。
【００１４】
一方、図９の基準電流回路は、電源電圧変動除去比（ＰＳＲＲ：power supply rejection ratio）が約１０％／Ｖ程度であり、ＰＳＲＲが低いという問題点がある。この回路でＰＳＲＲを改善しようとすれば、より大きな最小電源電圧のカスコード段の追加が必要とされる。
【００１５】
また、図１０の基準電流回路では、電源電圧の変動に対する基準電流の感度は、図９の回路に比べて比較的低く抑えられる。しかしながら、図１０の基準電流回路は、基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆの温度依存性を常温で０にすることができない。実際、この回路は温度不感を意図したものではない。基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆの温度に対する感度は、Ｖｒｅｆについては＋０．３２％／℃、Ｉｒｅｆについては＋０．０４７％／℃となってしまう。また、実測結果では、Ｉｒｅｆについては＋０．３％／℃で更に悪くなっている（非特許文献２参照）。
【００１６】
また、図１０の基準電流回路においては、基準電圧Ｖｒｅｆとして電界効果トランジスタＭ８のソース電圧を取り出すことも可能であるが、実際には電界効果トランジスタＭ８のソース電圧は約０．１Ｖ程度となるため、基準電圧としては低すぎて実用的ではないという問題もある。
【００１７】
そこで、本発明の目的は、電源電圧及び温度の変動に対する感度を極めて低くすることが可能であり、実用的なレベルで基準電流と基準電圧の双方を取り出すことが可能な基準回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の基準回路の第１の構成は、基準電流又は基準電圧を生成する基準回路であって、
ダイオード接続された特定の型の電界効果トランジスタＭ６と、前記電界効果トランジスタＭ６と同型でゲートが前記電界効果トランジスタＭ６のゲートと共通接続された電界効果トランジスタＭ７とからなり、前記電界効果トランジスタＭ６，Ｍ７のソースが第１の基準ノードに接続された第１の電流ミラー回路と、
前記電界効果トランジスタＭ６と逆型であってダイオード接続された電界効果トランジスタＭ９と、前記電界効果トランジスタＭ９と同型でゲートが前記電界効果トランジスタＭ９のゲートと共通接続された電界効果トランジスタＭ８とからなり、前記電界効果トランジスタＭ６，Ｍ７のドレイン側に直列接続された第２の電流ミラー回路と、
前記電界効果トランジスタＭ６と同型でソースが前記第１の基準ノードに接続されゲートが前記電界効果トランジスタＭ６のゲートに接続された電界効果トランジスタＭ５と、
前記電界効果トランジスタＭ９と同型の電界効果トランジスタＭ１，Ｍ２，Ｍ３とを備え、
前記電界効果トランジスタＭ１，Ｍ２，Ｍ３は、前記電界効果トランジスタＭ５のドレインから第２の基準ノードにかけてこの順序で直列に接続され、前記電界効果トランジスタＭ１，Ｍ２のゲートは、前記電界効果トランジスタＭ１のドレインに共通に接続され、前記電界効果トランジスタＭ３のゲートは固定バイアスされており、
前記電界効果トランジスタＭ８のソースは、前記電界効果トランジスタＭ１のソースと前記電界効果トランジスタＭ２のドレインとの共通接続ノードに接続されており、
前記電界効果トランジスタＭ９のソースは、前記電界効果トランジスタＭ２のソースと前記電界効果トランジスタＭ３のドレインとの共通接続ノードに接続されていることを特徴とする。
【００１９】
この構成によれば、基準電圧は電界効果トランジスタＭ１のゲート電圧とＭ３のソース電圧の差電圧として、基準電流は、第１の電流ミラー回路のダイオード接続された電界効果トランジスタＭ６のドレイン電流のコピー電流として、実用的なレベルで取り出すことが可能となる。また、電界効果トランジスタＭ２，Ｍ３は三極管領域で動作し、サブ１Ｖの超低電源電圧においても正常に動作させることが可能である。また、抵抗を使用しないためＬＳＩに実装する場合の実装面積を小さくすることが可能である。このように基準電流と基準電圧との一方又は双方を生成する高性能な基準回路が実現ができる。
【００２０】
また、後述するように、各電界効果トランジスタＭ１，Ｍ２，…，Ｍ９のアスペクト比をそれぞれＳＭ１，ＳＭ２，…，ＳＭ９を適宜な値に調節することによって、出力される基準電圧及び基準電流の電源電圧依存性及び温度依存性を室温において略０とすることが可能となる。
【００２１】
尚、基準電流を取り出す場合には、電界効果トランジスタＭ６と同型の電界効果トランジスタを用いて、当該電界効果トランジスタのゲートを電界効果トランジスタＭ６に接続し電流ミラーによって取り出せばよい。
【００２２】
ここで、「電界効果トランジスタ」としては、通常のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）以外にも、一般のＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor）を使用して構成することができる。また、「特定の型」とはｎ型又はｐ型の何れかの型をいう。また、「第１の基準ノード」、「第２の基準ノード」とは、電源ノードと接地ノードのように、回路中で共通の基準として使用されている互いに異なる電圧のノードをいう。例えば、「特定の型」をｐ型とし、「第１の基準ノード」を電源ノード、「第２の基準ノード」を接地ノードとすることができる。尚、「第１の基準ノード」、「第２の基準ノード」は、必ずしも「電源ノード」，「接地ノード」に限定されるものではない。
【００２３】
また、電界効果トランジスタＭ３のゲートは固定バイアスされていればよく、その接続先は特に限定されない。接続先としては、例えば、電界効果トランジスタＭ１のドレインや電界効果トランジスタＭ９のドレイン等が挙げられる。
【００２４】
本発明の基準回路の第２の構成は、前記第１の構成に於いて、前記電界効果トランジスタＭ３のゲートは、前記電界効果トランジスタＭ１のゲート又は前記電界効果トランジスタＭ８，Ｍ９のゲートと接続されていることを特徴とする。
【００２５】
本発明の基準回路の第３の構成は、前記第２の構成に於いて、前記電界効果トランジスタＭ３のゲートは、前記電界効果トランジスタＭ１のドレインと接続されており、前記各電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ５，…，Ｍ９のアスペクト比をそれぞれＳＭ１，ＳＭ２，ＳＭ３，ＳＭ５，…，ＳＭ９、前記各電界効果トランジスタの閾値電圧温度係数をＫＴＮ、前記各電界効果トランジスタの傾斜因子をｎ、設計を行う基準温度をＴ０、前記基準温度Ｔ０における熱電圧をＶＴ０としたとき、各電界効果トランジスタのアスペクト比ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ５，…，ＳＭ９が概略以下のような関係にあることを特徴とする。
【００２６】
【数３】
2010211539.tif 000005
【００２７】
このように、各電界効果トランジスタのアスペクト比ＳＭ１，ＳＭ２，…，ＳＭ９を調整することによって、基準温度Ｔ０における基準電圧及び基準電流の電源電圧依存性及び温度依存性を略０とすることができる。
【００２８】
ここで、「基準温度Ｔ０」とは、設計の際に基準とされる温度をいい、通常は室温（３００Ｋ程度）とされる。「アスペクト比」とは、電界効果トランジスタのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌをいう。「閾値電圧温度係数をＫＴＮ」とは、基準温度Ｔ０における電界効果トランジスタの閾値電圧Ｖｔの温度に対する１次微分係数をいう。「傾斜因子」とは、弱反転領域の電界効果トランジスタにける傾斜因子（slope factor）をいう。「熱電圧」ＶＴとは、ＶＴ＝ｋＢＴ／ｑ（ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電子電荷の絶対値）で定義される電圧である。
【００２９】
本発明の基準回路の第４の構成は、前記第１乃至３の何れか一構成に於いて、前記電界効果トランジスタＭ８のドレインと前記電界効果トランジスタＭ６とは、前記電界効果トランジスタＭ８と同型の電界効果トランジスタＭ１１を介して接続されており、前記電界効果トランジスタＭ１１のゲートは固定バイアスされていることを特徴とする。
【００３０】
この構成によれば、第１の基準ノード電圧の変動は、固定バイアスされた電界効果トランジスタＭ１１のソース・ドレイン間電圧によって吸収され、電界効果トランジスタＭ８のドレイン電圧は安定する。従って、前記第１の構成の基準回路よりも更に出力基準電圧ＶｒｅｆのＰＳＲＲを大幅に改善することができる。
【００３１】
ここで、電界効果トランジスタＭ１１のゲートは固定バイアスされていればよく、その接続先としては、例えば、電界効果トランジスタＭ１のゲートや電界効果トランジスタＭ９のゲート等が挙げられる。
【００３２】
本発明の基準回路の第５の構成は、前記第１乃至第４の何れかの構成に於いて、前記電界効果トランジスタＭ６と同型で、ゲートが前記電界効果トランジスタＭ６のゲートに共通接続され、ソースが前記第１の基準ノードに接続された電界効果トランジスタＭ１０を備えたことを特徴とする。
【００３３】
この構成により、電界効果トランジスタＭ６を流れる基準電流をコピーして、電界効果トランジスタＭ１０のドレインから基準電流を出力することができる。
【発明の効果】
【００３４】
以上のように、本発明によれば、基準電圧を、電界効果トランジスタＭ１のドレイン電圧として、基準電流を、第１の電流ミラー回路のダイオード接続された電界効果トランジスタＭ６のドレイン電流のコピー電流として、実用的なレベルで取り出すことが可能であり、また、サブ１Ｖの超低電源電圧においても正常に動作させることが可能な基準回路を提供することができる。また、抵抗を使用しないため、基準回路をＬＳＩに実装する場合の実装面積を小さくすることが可能である。
【００３５】
また、各電界効果トランジスタＭ１，Ｍ２，…，Ｍ９のアスペクト比をそれぞれＳＭ１，ＳＭ２，…，ＳＭ９を適宜な値に調節することによって、出力される基準電圧及び基準電流の電源電圧依存性及び温度依存性を室温において略０とすることが可能な基準回路を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例１に係る基準回路の回路図である。
【図２】電源電圧ＶＤＤが１Ｖの場合における、温度による基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆの変化を表す図である。
【図３】電源電圧ＶＤＤを０Ｖから２Ｖまで変化させた場合の図１の基準回路の出力電圧Ｖｒｅｆ及び出力電流Ｉｒｅｆの変化を表す図である。
【図４】温度Ｔ＝２５℃、電源電圧ＶＤＤ＝１．５Ｖのときの出力基準電圧Ｖｒｅｆの電源電圧変動除去比（ＰＳＲＲ：power supply rejection ratio）のシミュレーション結果を表す図である。
【図５】本発明の実施例２に係る基準回路の回路図である。
【図６】本発明の実施例３に係る基準回路の回路図である。
【図７】実施例１，３に係る基準回路のＰＳＲＲ特性である。
【図８】ＭＯＳトランジスタと１個の抵抗器Ｒで構成された従来からよく知られた基準電圧回路の構成を示す図である。
【図９】非特許文献１に記載の基準電流回路の構成を示す図である。
【図１０】非特許文献２に記載の基準電流回路の構成を示す図である。
【発明を実施するための形態】
【００３７】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【実施例１】
【００３８】
図１は、本発明の実施例１に係る基準回路の回路図である。実施例１に係る基準回路は、ｎ型のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ８，Ｍ９及びｐ型のＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ１０の９個のＭＯＳＦＥＴを備えている。ＭＯＳトランジスタＭ８，Ｍ９は弱反転領域（weak inversion region (subthreshold) region）、ＭＯＳトランジスタＭ２，Ｍ３は三極管領域（triode region）、それ以外のＭＯＳトランジスタＭ１，Ｍ５，Ｍ６，Ｍ７，Ｍ１０は飽和領域（saturated region）で動作する。
【００３９】
ｐ型のＭＯＳトランジスタＭ６は、ダイオード接続されており、ソースが電源ノードＶＤＤに接続されている。ｐ型のＭＯＳトランジスタＭ７は、ゲートがＭＯＳトランジスタＭ６のゲートと共通接続され、ソースが電源ノードＶＤＤに接続されている。このＭＯＳトランジスタＭ６，Ｍ７は第１の電流ミラー回路を構成する。
【００４０】
ｎ型のＭＯＳトランジスタＭ９は、ダイオード接続されており、ドレインがＭＯＳトランジスタＭ７のドレインに接続されている。ｎ型のＭＯＳトランジスタＭ８は、ゲートがＭＯＳトランジスタＭ９のゲートと共通接続され、ドレインがＭＯＳトランジスタＭ６のドレインに接続されている。このＭＯＳトランジスタＭ８，Ｍ９は第２の電流ミラー回路を構成する。すなわち、この第２の電流ミラー回路は第１の電流ミラー回路のドレイン側に直列接続されている。
【００４１】
ｐ型のＭＯＳトランジスタＭ５は、ソースが電源ノードＶＤＤに接続されゲートがＭＯＳトランジスタＭ６のゲートに共通接続されている。従って、ＭＯＳトランジスタＭ６，Ｍ５も電流ミラー回路を構成する。
【００４２】
ｎ型のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３は、ＭＯＳトランジスタＭ５のドレインから接地ノードＧＮＤにかけてこの順序でチャネルが直列となるように接続されている。ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の各々のゲートは、ＭＯＳトランジスタＭ５のドレインに共通に接続されいる。また、ＭＯＳトランジスタＭ８のソースは、ＭＯＳトランジスタＭ１のソース及びＭＯＳトランジスタＭ２のドレインの共通接続ノードに接続されている。ＭＯＳトランジスタＭ９のソースは、ＭＯＳトランジスタＭ２のソース及びＭＯＳトランジスタＭ３のドレインとの共通接続ノードに接続されている。
【００４３】
ｐ型のＭＯＳトランジスタＭ１０は、ゲートがＭＯＳトランジスタＭ６のゲートに共通接続され、ソースが電源ノードＶＤＤに接続されている。従って、ＭＯＳトランジスタＭ６，Ｍ１０もカレントミラー回路を構成している。
【００４４】
尚、この基準回路に於いては、ＭＯＳトランジスタＭ１のゲート電圧ＶＧ１が基準電圧Ｖｒｅｆとして出力され、ＭＯＳトランジスタＭ１０のドレイン電流ＩＭ１０が基準電流Ｉｒｅｆとして出力される。
【００４５】
以上のように構成された本実施例に係る基準回路について、以下その動作を説明する。
【００４６】
まず、カスコード接続された電流ミラー回路（Ｍ６，Ｍ７，Ｍ８，Ｍ９）について考える。ＭＯＳトランジスタＭ８，Ｍ９は弱反転領域で動作するので、ＭＯＳトランジスタＭ８，Ｍ９を流れるドレイン電流ＩＭ８，ＩＭ９は、次式により表される。
【００４７】
【数４】
2010211539.tif 000006
【００４８】
ここで、Ｖｔは閾値電圧、ｎは閾値傾斜因子、ＶＴ＝ｋＢＴ／ｑは熱電圧、ＶＧＳはゲート・ソース間電圧である。また、ＳＭ８，ＳＭ９はＭＯＳトランジスタＭ８，Ｍ９のアスペクト比（Ｗ／Ｌ比）である。ＩｔはＶＧＳ＝Ｖｔ，ＳＭ＝１のときのドレイン電流である。ＭＯＳトランジスタＭ６，Ｍ７は電流ミラー回路を構成していることを考慮すれば、ドレイン電流ＩＭ８，ＩＭ９の間には次式のような関係が成り立つ。
【００４９】
【数５】
2010211539.tif 000007
【００５０】
式（４ａ），（４ｂ），（５）より、ＭＯＳトランジスタＭ２のソース・ドレイン間電圧が次式のように得られる。
【００５１】
【数６】
2010211539.tif 000008
【００５２】
ここで、ＳＭ６，ＳＭ７は、それぞれ、ＭＯＳトランジスタＭ６，Ｍ７のアスペクト比である。図１の回路に於いて、ＭＯＳトランジスタＭ１は飽和領域、ＭＯＳトランジスタＭ２，Ｍ３は三極管領域にあるので、各ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のドレイン電流ＩＭ１，ＩＭ２，ＩＭ３はそれぞれ次のように表される。
【００５３】
【数７】
2010211539.tif 000009
【００５４】
ここで、ｋ’＝μｎＣｏｘ（μｎは電子の移動度、Ｃｏｘはゲート酸化膜容量）はトランスコンダクタンス（transconductance）、ＳＭ１，ＳＭ２，ＳＭ３は、それぞれＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のアスペクト比である。また、Ｖｎｅｔ１１，Ｖｎｅｔ１２は、それぞれ、図１のｎｅｔ１１，ｎｅｔ１２の電圧である。
【００５５】
式（７ａ），（７ｂ）より、次式を導くことができる。
【００５６】
【数８】
2010211539.tif 000010
【００５７】
故に、式（８ａ）を式（７ａ）に代入することにより、基準電流Ｉｒｅｆが次のように得られる。但し、ＳＭ５＝ＳＭ１０（即ち、ＩＭ５＝ＩＭ１０）とする。
【００５８】
【数９】
2010211539.tif 000011
【００５９】
また、基準電圧Ｖｒｅｆは、次のように算出される。
【００６０】
【数１０】
2010211539.tif 000012
【００６１】
式（９ａ），（１０ａ）より、基準電流Ｉｒｅｆ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤには依存しないことが分かる。
【００６２】
尚、上述の回路解析に於いて、前提として、ＭＯＳトランジスタＭ１は飽和領域、ＭＯＳトランジスタＭ２，Ｍ３は三極管領域で動作するものと仮定した。しかしながら、電源電圧が極端に低下すると、ＭＯＳトランジスタＭ１はカットオフ領域（弱反転領域）で動作するようになる。そこで、回路の動作を正常な状態に保つためには、ＭＯＳトランジスタＭ１を飽和領域に保つように電源電圧ＶＤＤを維持する必要がある。この最小電源電圧ＶＤＤｍｉｎは次式により与えられる。
【００６３】
【数１１】
2010211539.tif 000013
【００６４】
ｎ型ＭＯＳトランジスタの閾値電圧が０．４７５ＶのＣＭＯＳ  ０．１８μｍプロセスを用いた場合、図１の基準回路の最小電源電圧ＶＤＤｍｉｎは０．８Ｖまで下げることが可能である。また、この電圧は、ＭＯＳトランジスタＭ５，Ｍ６，Ｍ７を飽和領域で動作させることを保証するのに十分な電圧である。
【００６５】
次に、図１の基準回路が出力する基準電流Ｉｒｅｆ及び基準電圧Ｖｒｅｆの温度依存性について検討する。
【００６６】
有効利得係数（effective gain factor）ｎ２ｋ’は、移動度と同様に温度Ｔと共に変化し、次のように表される。
【００６７】
【数１２】
2010211539.tif 000014
【００６８】
従って、温度特性を考慮した基準電流Ｉｒｅｆは次のように表される。
【００６９】
【数１３】
2010211539.tif 000015
【００７０】
式（１３）を温度Ｔで偏微分すると、基準電流Ｉｒｅｆの温度依存性が次のように表される。
【００７１】
【数１４】
2010211539.tif 000016
【００７２】
ここで、（ｎ２ｋ’）０及びＶＴ０は室温Ｔ０におけるパラメータとして定義した。また、ｍは１．５から２の間の値をとり、指数（２−ｍ）は非常に小さな値となる。従って、基準電流Ｉｒｅｆの温度依存性は殆ど０となることが分かる。
【００７３】
次に、基準電圧Ｖｒｅｆについて考える。ｎ型のＭＯＳトランジスタの閾値電圧Ｖｔは温度に対して線形に減少し、一次近似では温度Ｔにおける閾値電圧Ｖｔ（Ｔ）は次式により表される。
【００７４】
【数１５】
2010211539.tif 000017
【００７５】
ここで、ＫＴＮは閾値電圧温度係数（threshold voltage temperature coefficient）である。従って、温度変化を考慮した基準電圧Ｖｒｅｆは次のように表すことができる。
【００７６】
【数１６】
2010211539.tif 000018
【００７７】
式（１６）を温度により偏微分すると、次式が得られる。
【００７８】
【数１７】
2010211539.tif 000019
【００７９】
式（１７）より、各ＭＯＳトランジスタのサイズを適宜に選択することによって、Ｖｒｅｆに対する温度の影響を打ち消すことが可能であることが分かる。そこで、（∂Ｖｒｅｆ／∂Ｔ）＝０とおいて、式（１７）を代入すると、各ＭＯＳトランジスタのサイズの関係式として次のような条件が得られる。
【００８０】
【数１８】
2010211539.tif 000020
【００８１】
式（１８）を式（１６）に代入すると、温度係数が０のときの基準電圧Ｖｒｅｆは次のように表される。
【００８２】
【数１９】
2010211539.tif 000021
【００８３】
式（１３）より、基準電流ＩｒｅｆはＭＯＳトランジスタＭ３には依存しないことが分かる。一方、基準電圧Ｖｒｅｆについては、式（１６）より、ＭＯＳトランジスタＭ３のアスペクト比ＳＭ３に依存している。故に、図１の基準回路を設計する際には、まず、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９のサイズを適宜選択することによって、温度に不感の基準電流源Ｉｒｅｆを設計する。そして、ＭＯＳトランジスタＭ３のサイズのみを合わせることによって、温度に不感の基準電圧源Ｖｒｅｆを設計する。この方法に依れば、ＰＴＡＴ基準電流源Ｉｒｅｆと温度に不感の基準電圧源Ｖｒｅｆとをそれぞれ独立して設計することができるため、設計を簡単に行うことが可能である。また、図１の基準回路のみによって、温度に不感の基準電流と温度に不感の基準電圧を同時に発生し提供することが可能となる。
【００８４】
尚、式（１８）は、ＭＯＳトランジスタの動作における種々の副次効果を無視した簡単なモデル式（理論式）を解析した結果であるため、厳密なものではない。従って、実際の設計に於いては、式（１８）の条件から得られる各アスペクト比を設計の出発点として、回路シミュレーションやチップ試作をして検証し、温度依存性０となるように調整することになる。このように、アスペクト比は厳密には計算だけでは最適値を定めることはできないが、多くの場合、ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ５，…，ＳＭ９の理論値からの乖離は５％以内であり、ほとんどの場合、乖離は１０％以内に収まる。しかし、条件によっては、乖離が２０％以内となることもある。
【００８５】
最後に、図１の基準回路をＣＭＯＳ  ０．１８μｍテクノロジ（ＶｔＮ＋｜ＶｔＰ｜＝０．８６５Ｖ）を用いて設計し、回路シミュレーションを行ったので、以下にその結果を示す。
【００８６】
図２は、電源電圧ＶＤＤが１Ｖの場合における、温度による基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆの変化を表す図である。温度は０℃から９０℃まで変化させてシミュレーションを行った。シミュレーションの結果、出力電圧Ｖｒｅｆに対する温度係数は２７ｐｐｍ／℃であり、出力電流Ｉｒｅｆに対する温度係数は６６ｐｐｍ／℃であった。従って、基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆの温度依存性はほぼ０であることが確認された。
【００８７】
尚、図１の基準回路が出力する基準電圧Ｖｒｅｆの値は約０．７Ｖ程度であり、他の回路に於いて基準電圧として使いやすい値となっていることが分かる。
【００８８】
図３は、電源電圧ＶＤＤを０Ｖから２Ｖまで変化させた場合の図１の基準回路の出力電圧Ｖｒｅｆ及び出力電流Ｉｒｅｆの変化を表す図である。シミュレーション計算の結果、室温２５℃において、電源電圧に対する出力電圧Ｖｒｅｆの感度は、０．８Ｖから２Ｖの領域では、０．６６％／Ｖであった。また、電源電圧ＶＤＤに対する出力電流Ｉｒｅｆの感度は、０．８Ｖから２Ｖの領域では、４．１５％／Ｖであった。従って、この電源電圧領域では、基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆのの電源電圧依存性はほぼ０であることが確認された。また、使用可能な電源電圧ＶＤＤの下限は、基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆ共に、０．８Ｖであった。
【００８９】
図４は、温度Ｔ＝２５℃、電源電圧ＶＤＤ＝１．５Ｖのときの出力基準電圧Ｖｒｅｆの電源電圧変動除去比（ＰＳＲＲ：power supply rejection ratio）のシミュレーション結果を表す図である。図４より、出力電圧のＰＳＲＲは、１Ｈｚ，１００Ｈｚ及び１０ＭＨｚに対して、それぞれ、−５０．３ｄＢ、−３７．３ｄＢ及び−３０．４２ｄＢであった。
【実施例２】
【００９０】
図５は、本発明の実施例２に係る基準回路の回路図である。本実施例の基準回路の構成は、実施例１の構成と略同様であるが、図１の場合と異なり、ＭＯＳトランジスタＭ３のゲートが、ＭＯＳトランジスタＭ５のドレインではなくＭＯＳトランジスタＭ８，Ｍ９のゲートと共通接続されていることを特徴としている。
【００９１】
このように、ＭＯＳトランジスタＭ３のバイアス点をＭＯＳトランジスタＭ８，Ｍ９の共通ゲートとしても、実施例１と同様に、電源電圧や温度の変化に依存しない基準電流Ｉｒｅｆ及び基準電圧Ｖｒｅｆを生成する基準回路を構成することができる。
【００９２】
尚、この場合も、基本的な回路の動作原理は実施例１と同じであるから、温度不感とするための各ＭＯＳトランジスタのサイズの関係式（１８）が概ね成立する。
【実施例３】
【００９３】
図６は、本発明の実施例３に係る基準回路の回路図である。本実施例の基準回路の構成は、基本構成は実施例１の構成と略同様であるが、ＭＯＳトランジスタＭ８のドレイン側にｎ型のＭＯＳトランジスタＭ１１を直列に追加した点が異なっている。ＭＯＳトランジスタＭ１１のゲートは、ＭＯＳトランジスタＭ１のゲートに接続している。
【００９４】
尚、この場合も、基本的な回路の動作原理は実施例１と同じであるから、温度不感とするための各ＭＯＳトランジスタのサイズの関係式（１８）が概ね成立する。
【００９５】
このように、Ｖｒｅｆにより固定バイアスされたＭＯＳトランジスタＭ１１を１個追加すると、電源電圧の変動はＭＯＳトランジスタＭ１１のソース・ドレイン間電圧によって吸収され、ＭＯＳトランジスタＭ８のドレイン電圧は安定する。そのため、出力基準電圧Ｖｒｅｆの電源電圧変動除去比（ＰＳＲＲ）を大幅に改善することができる。図６（ａ）は図１の基本回路の出力基準電圧ＶｒｅｆのＰＳＲＲのシミュレーション結果、図６（ｂ）は図５の基本回路の出力基準電圧ＶｒｅｆのＰＳＲＲのシミュレーション結果である。図６において、横軸は電源変動の周波数、縦軸は電源変動による出力基準電圧ＶｒｅｆのＰＳＲＲを表す。図６より、本実施例の基準回路は、実施例１の基本構成の基準回路に比べて出力基準電圧ＶｒｅｆのＰＳＲＲを約２０ｄＢ程度改善することができることが分かる。
【００９６】
尚、本実施例の基準回路においても、実施例２の場合と同様、ＭＯＳトランジスタＭ３のゲートが、ＭＯＳトランジスタＭ１のゲートではなくＭＯＳトランジスタＭ８，Ｍ９のゲートと共通接続する構成とすることもできる。
【００９７】
また、新たに追加したＭＯＳトランジスタＭ１１は、ゲートが固定バイアスされていればよい。従って、ＭＯＳトランジスタＭ１１のゲートの接続先は、ＭＯＳトランジスタＭ１のドレインに限らず、例えば、ＭＯＳトランジスタＭ９のドレインに接続してもよい。
【符号の説明】
【００９８】
Ｍ１〜Ｍ１１  ＭＯＳトランジスタ
【図１】
2010211539.tif 000023
【図２】
2010211539.tif 000024
【図３】
2010211539.tif 000025
【図４】
2010211539.tif 000026
【図５】
2010211539.tif 000027
【図６】
2010211539.tif 000028
【図７】
2010211539.tif 000029
【図８】
2010211539.tif 000030
【図９】
2010211539.tif 000031
【図１０】
2010211539.tif 000032