(57)【要約】【課題】ＰＮＰＮ寄生サイリスタによるラッチアップ現象を防止する。【解決手段】Ｐ型半導体基板５０ｐに形成されたＮウェル５１ｎ内に設けられ、外部端子に接続されたＰＭＯＳトランジスタ２４と、ＰＭＯＳトランジスタ２４に隣接して配置され、一端及び他端に電源電位ＶＤＤＱ及び接地電位ＶＳＳＱがそれぞれ供給されるＭＯＳゲート容量４１とを備え、ＰＭＯＳトランジスタ２４とＭＯＳゲート容量４１によって構成されるＰＮＰＮ寄生サイリスタのカソードとなるＮ型拡散層５２ｎが電源電位ＶＤＤＱに固定されている。これにより、ＰＮＰＮ寄生サイリスタはオンすることができないことから、ラッチアップ現象により素子が破壊されるという問題がなくなる。【選択図】図７
2010109172.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体基板に形成された第１のＮウェル内に設けられ、外部端子に接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタに隣接して配置され、一端及び他端に電源電位及び接地電位がそれぞれ供給されるＭＯＳゲート容量と、を備え、
前記ＰＭＯＳトランジスタと前記ＭＯＳゲート容量によって構成されるＰＮＰＮ寄生サイリスタのカソードとなるＮ型拡散層が前記電源電位に固定されていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳゲート容量は、前記Ｐ型半導体基板に形成されたリング状Ｎ型拡散領域とディープＮウェルによって囲まれたＰ型半導体領域に設けられたＮＭＯＳ構造を有しており、
前記ＰＮＰＮ寄生サイリスタは、前記ＰＭＯＳトランジスタのソース／ドレイン領域、前記第１のＮウェル、前記Ｐ型半導体基板及び前記リング状Ｎ型拡散領域によって構成され、前記ソース／ドレイン領域がアノード、前記リング状Ｎ型拡散領域がカソードを構成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳゲート容量は、前記Ｐ型半導体基板に形成された第２のＮウェル内に設けられたＰＭＯＳ構造を有しており、
前記ＰＮＰＮ寄生サイリスタは、前記ＰＭＯＳトランジスタのソース／ドレイン領域、前記第１のＮウェル、前記Ｐ型半導体基板及び前記第２のＮウェルによって構成され、前記ソース／ドレイン領域がアノード、前記第２のＮウェルがカソードを構成することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記外部端子は少なくとも信号の出力を行う端子であり、前記ＰＭＯＳトランジスタが出力バッファであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記外部端子は信号の入力を行う端子又は電源端子であり、前記ＰＭＯＳトランジスタが保護素子であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記ＭＯＳゲート容量上に前記外部端子が配置されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電源間に接続されたＭＯＳゲート容量を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては微細化及び低電圧化が年々進んでおり、これに伴い半導体装置のノイズ対策はますます重要となっている。半導体装置に侵入する外来ノイズから内部回路を保護する方法としては、ボンディングパッド（外部端子）に保護素子などを接続する方法が広く知られている。
【０００３】
他方、電源ノイズの軽減や、負荷変動による電源電圧の変動抑制を目的として、電源電位と接地電位との間に容量素子が接続されることも多い。例えば、特許文献１にはボンディングパッドの下にＭＯＳゲート容量からなるバイパスコンデンサを配置する構成が開示されている。
【特許文献１】特開２００４−１６５２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、電源間に接続されたＭＯＳゲート容量と、保護素子や出力バッファ等を構成するＰＭＯＳトランジスタとが隣接して配置されると、これらによってＰＮＰＮ寄生サイリスタが形成されることがある。このため、ＰＮＰＮ寄生サイリスタがオンすると、ラッチアップ現象により大電流が流れ続け、素子の破壊をもたらす可能性があった。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、Ｐ型半導体基板に形成されたＮウェル内に設けられ、外部端子に接続されたＰＭＯＳトランジスタと、ＰＭＯＳトランジスタに隣接して配置され、一端及び他端に電源電位及び接地電位がそれぞれ供給されるＭＯＳゲート容量とを備え、ＰＭＯＳトランジスタとＭＯＳゲート容量によって構成されるＰＮＰＮ寄生サイリスタのカソードとなるＮ型拡散層が電源電位に固定されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、ＰＭＯＳトランジスタとＭＯＳゲート容量によって構成されるＰＮＰＮ寄生サイリスタのカソードとなるＮ型拡散層が電源電位に固定されていることから、サイリスタはオンすることができない。このため、ラッチアップ現象により素子が破壊されるという問題がなくなる。しかも、ＰＭＯＳトランジスタとＭＯＳゲート容量との距離を近接させることが可能となることから、チップ面積を縮小することも可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００８】
図１は、本発明の好ましい実施形態による半導体装置の全体構成を示す模式的なレイアウト図である。
【０００９】
本実施形態による半導体装置はＤＲＡＭ（Dynamic Random Access Memory）であり、図１に示すように、複数のメモリバンク１１〜１４と、メモリバンク１１，１２間に配置されたＤＱ端子領域２０と、メモリバンク１３，１４間に配置された入力端子領域３０とを有している。メモリバンク１１〜１４には多数のＤＲＡＭメモリセルが配置されており、メモリバンク１１〜１４の周辺にはアドレスデコーダ、リードライトアンプなどの各種周辺回路が設けられているが、これらは本発明の要旨とは直接関係がないため、説明を省略する。
【００１０】
ＤＱ端子領域２０は、データ入出力端子（ＤＱ）やデータ入出力用電源端子（ＶＤＤＱ，ＶＳＳＱ）が配置された領域である。また、入力端子領域３０は、アドレス端子、コマンド端子、クロック端子及び電源端子（ＶＤＤ，ＶＳＳ）が配置された領域である。図１に示すように、ＤＱ端子領域２０及び入力端子領域３０には、いずれもコンデンサエリア４０が設けられている。コンデンサエリア４０は、電源間に接続されるＭＯＳゲート容量が配置される領域である。コンデンサエリア４０に配置されるＭＯＳゲート容量は、デカップリングコンデンサ又はバイパスコンデンサとして機能する。後述するように、コンデンサエリア４０にはＭＯＳゲート容量が形成されるため、コンデンサエリア４０における半導体基板はＭＯＳゲート容量によって占有されるが、その上層は配線層として利用することが可能である。
【００１１】
図２は、ＤＱ端子領域２０の一部を示す回路図である。
【００１２】
図２に示すように、ＤＱ端子領域２０には、ボンディングパッド（外部端子）としてデータ入出力端子２１とデータ入出力用電源端子２２，２３が含まれている。データ入出力端子２１は、リードデータの出力及びライトデータの入力を行うための外部端子であり、出力バッファを構成するＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５のドレインに接続されている。ＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５のゲートにはそれぞれ内部信号ａ，ｂが供給され、これによってデータ入出力端子２１から出力されるリードデータの論理レベルが定められる。また、データ入出力端子２１にはライトデータを受ける入力バッファも接続されているが、図２では省略してある。
【００１３】
データ入出力用電源端子２２，２３は、ＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５の動作電圧が供給される外部端子である。具体的には、データ入出力用電源端子２２はＰＭＯＳトランジスタ２４のソースに接続されており、外部からデータ出力用電源電位ＶＤＤＱが供給される。また、データ入出力用電源端子２３はＮＭＯＳトランジスタ２５のソースに接続されており、外部からデータ出力用接地電位ＶＳＳＱが供給される。
【００１４】
また、データ入出力端子２１とデータ入出力用電源端子２３との間には、保護素子２６も接続されている。保護素子２６は、ダイオード接続されたＮＭＯＳトランジスタがデータ入出力端子２１とデータ入出力用電源端子２３との間に逆方向接続された構成を有しており、データ入出力端子２１にＥＳＤが印加されると、スナップバックによってＥＳＤをデータ入出力用電源端子２３に放電する役割を果たす。
【００１５】
さらに、データ入出力用電源端子２２，２３間には、ＭＯＳゲート容量４１が接続されている。上述の通り、ＭＯＳゲート容量４１はコンデンサエリア４０に配置され、デカップリングコンデンサ又はバイパスコンデンサとして機能する。
【００１６】
図３は、ＤＱ端子領域２０の一部を拡大して示す模式的な平面図である。
【００１７】
図３に示すように、ＤＱ端子領域２０には複数個のデータ入出力端子２１がＸ方向に配列されており、各データ入出力端子２１のＹ方向における一方の側（図３の上側）には出力バッファを構成するＰＭＯＳトランジスタ２４が配置され、各データ入出力端子２１のＹ方向における他方の側（図３の下側）には出力バッファを構成するＮＭＯＳトランジスタ２５が配置されている。また、ＮＭＯＳトランジスタ２５に隣接するＸ方向には、保護素子２６が配置されている。尚、図３には、データ入出力用電源端子２２，２３は示されていない。
【００１８】
このように、ＤＱ端子領域２０においては、データ入出力端子２１、ＰＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２５及び保護素子２６を一単位として、これがＸ方向に複数配列されている。そして、このような配列の一部にコンデンサエリア４０が介在している。
【００１９】
図４は、入力端子領域３０の一部を示す回路図である。
【００２０】
図４に示すように、入力端子領域３０には、ボンディングパッド（外部端子）として信号入力端子３１と電源端子３２，３３が含まれている。信号入力端子３１は、アドレス端子、コマンド端子及びクロック端子のいずれかであり、入力バッファ３６のゲート電極に接続されている。これにより、信号入力端子３１に印加される入力信号ｓに応じて、内部信号ｃの論理レベルが定められる。
【００２１】
電源端子３２，３３は、入力バッファ３６を含む各種内部回路の動作電圧が供給される外部端子である。具体的には、電源端子３２は入力バッファ３６を構成するＰＭＯＳトランジスタ３６Ｐのソースに接続されており、外部から電源電位ＶＤＤが供給される。また、電源端子３３は入力バッファ３６を構成するＮＭＯＳトランジスタ３６Ｎのソースに接続されており、外部から接地電位ＶＳＳが供給される。
【００２２】
また、信号入力端子３１と電源端子３２との間には保護素子３４が接続され、信号入力端子３１と電源端子３３との間には保護素子３５が接続されている。保護素子３４は、ダイオード接続されたＰＭＯＳトランジスタが信号入力端子３１と電源端子３２との間に逆方向接続された構成を有しており、保護素子３５は、ダイオード接続されたＮＭＯＳトランジスタが信号入力端子３１と電源端子３３との間に逆方向接続された構成を有している。かかる構成により、信号入力端子３１にＥＳＤが印加されると、スナップバックによってＥＳＤを電源端子３２，３３に放電する役割を果たす。
【００２３】
さらに、電源端子３２，３３間には、ＭＯＳゲート容量４１が接続されている。上述の通り、ＭＯＳゲート容量４１はコンデンサエリア４０に配置され、デカップリングコンデンサ又はバイパスコンデンサとして機能する。
【００２４】
図５は、入力端子領域３０の一部を拡大して示す模式的な平面図である。
【００２５】
図５に示すように、入力端子領域３０には複数個の信号入力端子３１がＸ方向に配列されており、各信号入力端子３１のＹ方向における一方の側（図５の上側）には保護素子３４を構成するＰＭＯＳトランジスタが配置され、各信号入力端子３１のＹ方向における他方の側（図５の下側）には保護素子３５を構成するＮＭＯＳトランジスタが配置されている。尚、図５には、電源端子３２，３３は示されていない。
【００２６】
このように、入力端子領域３０には、信号入力端子３１、保護素子３４及び保護素子３５を一単位として、これがＸ方向に複数配列されている。そして、このような配列の一部にコンデンサエリア４０が介在している。
【００２７】
次に、ＤＱ端子領域２０及び入力端子領域３０における不純物拡散層の構造について説明する。
【００２８】
図６はＤＱ端子領域２０におけるＰＭＯＳトランジスタ２４及びＭＯＳゲート容量４１の構造の一例を示す略平面図であり、図７は図６に示すＡ−Ａ線に沿った略断面図である。
【００２９】
図６及び図７に示すように、ＰＭＯＳトランジスタ２４及びＭＯＳゲート容量４１は、いずれもＰ型半導体基板５０ｐに形成されている。このうち、ＰＭＯＳトランジスタ２４は、Ｐ型半導体基板５０ｐに形成されたＮウェル５１ｎ内に設けられ、ＭＯＳゲート容量４１は、Ｐ型半導体基板５０ｐに形成されたリング状Ｎ型拡散領域５２ｎとディープＮウェル５３ｎによって囲まれたＰ型半導体領域５４ｐに設けられている。これらＰＭＯＳトランジスタ２４及びＭＯＳゲート容量４１は、互いに隣接して配置されている。
【００３０】
より詳細に説明すると、ＰＭＯＳトランジスタ２４は、Ｎウェル５１ｎ内に設けられたソース領域６１、ドレイン領域６２及びゲート電極６３によって構成されている。当然ながら、ソース領域６１及びドレイン領域６２の導電型はＰ型である。ソース領域６１はデータ入出力用電源端子２２に接続され、これによってデータ出力用電源電位ＶＤＤＱが供給される。また、ドレイン領域６２はデータ入出力端子２１に接続される。さらに、ゲート電極６３には、内部信号ａが供給される。
【００３１】
ＰＭＯＳトランジスタ２４が形成されたＮウェル５１ｎ内には、ＰＭＯＳトランジスタ２４を取り囲むようにリング状Ｎ型拡散領域６４が設けられている。リング状Ｎ型拡散領域６４はデータ入出力用電源端子２２に接続されており、これによりＮウェル５１ｎはデータ出力用電源電位ＶＤＤＱにバイアスされる。さらに、Ｎウェル５１ｎの外部には、Ｎウェル５１ｎを取り囲むようにリング状Ｐ型拡散領域６５が設けられている。リング状Ｐ型拡散領域６５はチャネルストッパーであり、電源端子３３（ＶＳＳ）に接続されている。
【００３２】
一方、ＤＱ端子領域２０におけるＭＯＳゲート容量４１は、Ｐ型半導体領域５４ｐ内に設けられたソース／ドレイン領域７１，７２及びゲート電極７３によって構成されている。ソース／ドレイン領域７１，７２の導電型はＮ型であるため、ＮＭＯＳ構造を有しているが、ソース／ドレイン領域７１，７２はいずれもデータ入出力用電源端子２３（ＶＳＳＱ）に接続されていることから、実際にトランジスタとして動作するものではない。ゲート電極７３は、データ入出力用電源端子２２に接続され、これによってデータ出力用電源電位ＶＤＤＱが供給される。
【００３３】
Ｐ型半導体領域５４ｐ内には、ＭＯＳゲート容量４１を取り囲むようにリング状Ｐ型拡散領域７４が設けられている。リング状Ｐ型拡散領域７４はデータ入出力用電源端子２３に接続されており、これによりＰ型半導体領域５４ｐはデータ出力用電源電位ＶＳＳＱにバイアスされる。かかる構成により、ＶＤＤＱが印加されるゲート電極７３と、ＶＳＳＱが印加されるＰ型半導体領域５４ｐとがゲート絶縁膜を介して対向することから、これによりＶＤＤＱ，ＶＳＳＱ間にＭＯＳゲート容量が与えられる。
【００３４】
さらに、Ｐ型半導体領域５４ｐの外部には、Ｐ型半導体領域５４ｐを取り囲むようにリング状Ｐ型拡散領域７５が設けられている。リング状Ｐ型拡散領域７５はチャネルストッパーであり、電源端子３３（ＶＳＳ）に接続されている。
【００３５】
このような拡散層構造により、ＰＭＯＳトランジスタ２４とＭＯＳゲート容量４１にはＰＮＰＮ寄生サイリスタが形成される。具体的には、ドレイン領域６２（Ｐ型）、Ｎウェル５１ｎ（Ｎ型）、Ｐ型半導体基板５０ｐ（Ｐ型）及びリング状Ｎ型拡散領域５２ｎ（Ｎ型）がＰＮＰＮ寄生サイリスタを構成し、ドレイン領域６２がアノード、リング状Ｎ型拡散領域５２ｎがカソード、Ｐ型半導体基板５０ｐがゲートとして機能する。
【００３６】
しかしながら、本実施形態では、カソードとなるリング状Ｎ型拡散領域５２ｎがデータ出力用電源電位ＶＤＤＱに固定されている。このため、ドレイン領域６２に接続されたデータ入出力端子２１（ＤＱ）からトリガとなるノイズが侵入したとしても、ＰＮＰＮ寄生サイリスタがオンすることはない。このため、ラッチアップ現象により素子が破壊されるという問題は生じない。また、ラッチアップ現象が生じないことから、ＰＭＯＳトランジスタ２４とＭＯＳゲート容量４１との距離を短くすることが可能となり、チップ面積を縮小することも可能となる。
【００３７】
一方、もしリング状Ｎ型拡散領域５２ｎが存在しなければ、ドレイン領域６２（Ｐ型）、Ｎウェル５１ｎ（Ｎ型）、Ｐ型半導体基板５０ｐ（Ｐ型）及びソース／ドレイン領域７１，７２（Ｎ型）によってＰＮＰＮ寄生サイリスタが形成される。この場合、カソードとなるソース／ドレイン領域７１，７２（Ｎ型）はデータ出力用電源電位ＶＳＳＱにバイアスされていることから、データ入出力端子２１（ＤＱ）からトリガとなるノイズが侵入するとＰＮＰＮ寄生サイリスタがオンし、ラッチアップが生じるおそれがある。これに対し、本実施形態では、リング状Ｎ型拡散領域５２ｎを設け、これをデータ出力用電源電位ＶＤＤＱに固定していることから、このような問題が生じることはない。
【００３８】
さて、入力端子領域３０における保護素子３４及びＭＯＳゲート容量４１の構造についても、図６及び図７に示した構造と同様であるが、各不純物拡散層に印加される電圧や信号が異なる。
【００３９】
図８は、入力端子領域３０における保護素子３４及びＭＯＳゲート容量４１の構造の一例を示す略断面図である。図８に示すように、構造については図７に示した構造と同じであるが、各不純物拡散層に印加される電圧や信号が異なっている。
【００４０】
具体的に説明すると、保護素子３４を構成するＰＭＯＳトランジスタのソース領域６１、ゲート電極６３及びリング状Ｎ型拡散領域６４が電源端子３２に接続され、これによって電源電位ＶＤＤが供給される。また、ドレイン領域６２は信号入力端子３１に接続され、これによって入力信号ｓが供給される。その他の点は、図７に示したＰＭＯＳトランジスタ２４と同一である。
【００４１】
また、入力端子領域３０におけるＭＯＳゲート容量４１は、ソース／ドレイン領域７１，７２及びリング状Ｐ型拡散領域７４がいずれも電源端子３３（ＶＳＳ）に接続され、ゲート電極７３が電源端子３２（ＶＤＤ）に接続されている。ている。その他の点は、図７に示したＤＱ端子領域２０におけるＭＯＳゲート容量４１と同一である。
【００４２】
したがって、入力端子領域３０においても、保護素子３４及びＭＯＳゲート容量４１によってＰＮＰＮ寄生サイリスタが形成されるが、カソードとなるリング状Ｎ型拡散領域５２ｎが電源電位ＶＤＤに固定されていることから、ＰＮＰＮ寄生サイリスタがオンすることはない。
【００４３】
以上、ＭＯＳゲート容量４１がＮＭＯＳ構造を有している場合を例に説明したが、本発明においてＭＯＳゲート容量４１はＰＭＯＳ構造であっても構わない。
【００４４】
図９はＤＱ端子領域２０におけるＰＭＯＳトランジスタ２４及びＭＯＳゲート容量４１の構造の他の例を示す略平面図であり、図１０は図９に示すＢ−Ｂ線に沿った略断面図である。
【００４５】
図９及び図１０に示す例は、図６及び図７に示した例に対してＭＯＳゲート容量４１の構造が相違している。その他の点は図６及び図７に示した例と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４６】
図９及び図１０に示すように、本例ではＭＯＳゲート容量４１がＮウェル５５ｎ内に設けられたＰＭＯＳ構造を有している。より具体的には、Ｎウェル５５ｎ内に設けられたソース／ドレイン領域８１，８２及びゲート電極８３によって構成されている。ソース／ドレイン領域８１，８２の導電型はＰ型であるため、ＰＭＯＳ構造を有しているが、ソース／ドレイン領域８１，８２はいずれもデータ入出力用電源端子２２（ＶＤＤＱ）に接続されていることから、実際にトランジスタとして動作するものではない。ゲート電極８３は、データ入出力用電源端子２３に接続され、これによってデータ出力用電源電位ＶＳＳＱが供給される。
【００４７】
Ｎウェル５５ｎ内にはＭＯＳゲート容量４１を取り囲むようにリング状Ｎ型拡散領域８４が設けられている。リング状Ｎ型拡散領域８４はデータ入出力用電源端子２２に接続されており、これによりＮウェル５５ｎはデータ出力用電源電位ＶＤＤＱにバイアスされる。かかる構成により、ＶＳＳＱが印加されるゲート電極８３と、ＶＤＤＱが印加されるＮウェル５５ｎとがゲート絶縁膜を介して対向することから、これによりＶＤＤＱ，ＶＳＳＱ間にＭＯＳゲート容量が与えられる。
【００４８】
さらに、Ｎウェル５５ｎの外部には、Ｎウェル５５ｎを取り囲むようにリング状Ｐ型拡散領域８５が設けられている。リング状Ｐ型拡散領域８５はチャネルストッパーであり、電源端子３３（ＶＳＳ）に接続されている。
【００４９】
本例においても、ＰＭＯＳトランジスタ２４とＭＯＳゲート容量４１によってＰＮＰＮ寄生サイリスタが形成される。具体的には、ドレイン領域６２（Ｐ型）、Ｎウェル５１ｎ（Ｎ型）、Ｐ型半導体基板５０ｐ（Ｐ型）及びＮウェル５５ｎ（Ｎ型）がＰＮＰＮ寄生サイリスタを構成し、ドレイン領域６２がアノード、リング状Ｎウェル５５ｎがカソード、Ｐ型半導体基板５０ｐがゲートとして機能する。
【００５０】
しかしながら、本例においても、カソードとなるＮウェル５５ｎがデータ出力用電源電位ＶＤＤＱに固定されていることから、ＰＮＰＮ寄生サイリスタがオンすることはない。
【００５１】
もちろん、本例の構造は入力端子領域３０における保護素子３４及びＭＯＳゲート容量４１に適用することが可能である。
【００５２】
図１１は、入力端子領域３０における保護素子３４及びＭＯＳゲート容量４１の構造の一例を示す略断面図である。図１１に示すように、構造については図１０に示した構造と同じであるが、各不純物拡散層に印加される電圧や信号が異なっている。
【００５３】
具体的に説明すると、保護素子３４を構成するＰＭＯＳトランジスタのソース領域６１、ゲート電極６３及びリング状Ｎ型拡散領域６４が電源端子３２に接続され、これによって電源電位ＶＤＤが供給される。また、ドレイン領域６２は信号入力端子３１に接続され、これによって入力信号ｓが供給される。その他の点は、図１０に示したＰＭＯＳトランジスタ２４と同一である。
【００５４】
また、入力端子領域３０におけるＭＯＳゲート容量４１は、ソース／ドレイン領域８１，８２及びリング状Ｎ型拡散領域８４がいずれも電源端子３２（ＶＤＤ）に接続され、ゲート電極８３が電源端子３３（ＶＳＳ）に接続されている。その他の点は、図１０に示したＤＱ端子領域２０におけるＭＯＳゲート容量４１と同一である。
【００５５】
したがって、入力端子領域３０においても、保護素子３４及びＭＯＳゲート容量４１によってＰＮＰＮ寄生サイリスタが形成されるが、上述と同様、カソードとなるＮウェル５５ｎが電源電位ＶＤＤに固定されていることから、ＰＮＰＮ寄生サイリスタがオンすることはない。
【００５６】
図１２は、ＭＯＳゲート容量４１をボンディングパッドの下部に配置した例を示す略平面図である。
【００５７】
図１２においては入力端子領域３０の一部を拡大して示しており、ボンディングパッドである信号入力端子３１の下部に位置する半導体基板上にＭＯＳゲート容量４１が配置されている。言い換えれば、ＭＯＳゲート容量４１の上部に外部端子であるボンディングパッドが配置されている。このような配置を行えば、コンデンサエリア４０をボンディングエリアと別個に設ける必要がないことから、より集積度を高めることが可能となる。コンデンサエリア４０上のボンディングパッドとしては、信号入力端子３１に限定されるものではなく、どの外部端子であっても構わない。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５９】
例えば、図２及び図３に示したＤＱ端子領域２０においては、出力バッファを構成するＮＭＯＳトランジスタ２５側にだけ保護素子２６が付属しているが、このような構成はあくまで一例である。したがって、ＰＭＯＳトランジスタ２４側にも保護素子を付属させても構わない。或いは、図１３に示すように保護素子２６を省略し、出力バッファ自体を保護素子として機能させても構わない。
【００６０】
また、図８及び図１１においては、信号入力端子３１に付属する保護素子３４とＭＯＳゲート容量４１によって構成されるＰＮＰＮ寄生サイリスタ対策を例に挙げて説明したが、これが電源端子３２，３３に付属するＰＭＯＳ構造の保護素子とＭＯＳゲート容量によって構成されるＰＮＰＮ寄生サイリスタに対しても同様の対策を行うことが可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の好ましい実施形態による半導体装置の全体構成を示す模式的なレイアウト図である。
【図２】ＤＱ端子領域２０の一部を示す回路図である。
【図３】ＤＱ端子領域２０の一部を拡大して示す模式的な平面図である。
【図４】入力端子領域３０の一部を示す回路図である。
【図５】入力端子領域３０の一部を拡大して示す模式的な平面図である。
【図６】ＤＱ端子領域２０におけるＰＭＯＳトランジスタ２４及びＭＯＳゲート容量４１の構造の一例を示す略平面図である。
【図７】図６に示すＡ−Ａ線に沿った略断面図である。
【図８】入力端子領域３０における保護素子３４及びＭＯＳゲート容量４１の構造の一例を示す略断面図である。
【図９】ＤＱ端子領域２０におけるＰＭＯＳトランジスタ２４及びＭＯＳゲート容量４１の構造の他の例を示す略平面図である。
【図１０】図９に示すＢ−Ｂ線に沿った略断面図である。
【図１１】入力端子領域３０における保護素子３４及びＭＯＳゲート容量４１の構造の一例を示す略断面図である。
【図１２】ＭＯＳゲート容量４１をボンディングパッドの下部に配置した例を示す略平面図である。
【図１３】ＤＱ端子領域２０の一部を拡大して示す模式的な平面図である。
【符号の説明】
【００６２】
１１〜１４      メモリバンク
２０      ＤＱ端子領域
２１      データ入出力端子
２２，２３    データ入出力用電源端子
２４      ＰＭＯＳトランジスタ
２５      ＮＭＯＳトランジスタ
２６      保護素子
３０      入力端子領域
３１      信号入力端子
３２，３３    電源端子
３４，３５    保護素子
３６      入力バッファ
４０      コンデンサエリア
４１      ＭＯＳゲート容量
５０ｐ    Ｐ型半導体基板
５１ｎ    第１のＮウェル
５２ｎ    リング状Ｎ型拡散領域
５３ｎ    ディープＮウェル
５４ｐ    Ｐ型半導体領域
５５ｎ    第２のＮウェル
６１      ソース領域
６２      ドレイン領域
６３      ゲート電極
６４，８４      リング状Ｎ型拡散領域
６５，７４，７５，８５    リング状Ｐ型拡散領域
７１，７２，８１，８２    ソース／ドレイン領域
７３，８３    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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