(57)【要約】      （修正有）【課題】アドレスドライバＩＣとシステムＧＮＤとの間の配線インピーダンスを低減して、アドレスドライバＩＣにおける更なるＧＮＤ電位の安定化を図ることが可能な半導体装置を提供する。【解決手段】所定の電位に保持された放熱板２５０と、放熱板２５に実装されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）チップ２００と、放熱板２５０とＳＯＩチップ２００との接触面に塗布される放熱グリス２６０とを備え、ＳＯＩチップ２００は、回路素子領域を形成する第１シリコン（以下、Ｓｉ）基板２０３と、放熱板２５０と面する第２Ｓｉ基板２０１と、第１Ｓｉ基板２０３と第２Ｓｉ基板２０１との間に形成された絶縁膜２０２とを具備し、第１Ｓｉ基盤２０３と第２Ｓｉ基板２０１とは電気的に接続されており、放熱グリス２６０は、導電性であり、第２Ｓｉ基板２０１と放熱板２５０とを電気的に接続する。【選択図】図６
2010287866.tif 000002
【特許請求の範囲】
【請求項１】
所定の電位に保持された放熱板と、
前記放熱板に実装されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）チップと、
前記放熱板と前記ＳＯＩチップとの接触面に塗布される放熱グリスと
を備え、
前記ＳＯＩチップは、
回路素子領域を形成する第１シリコン（以下、Ｓｉ）基板と、
前記放熱板と面する第２Ｓｉ基板と、
前記第１Ｓｉ基板と前記第２Ｓｉ基板との間に形成された絶縁膜と
を具備し、
前記第１Ｓｉ基盤と前記第２Ｓｉ基板とは電気的に接続されており、
前記放熱グリスは、導電性であり、前記第２Ｓｉ基板と前記放熱板とを電気的に接続する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ＳＯＩチップは、前記第１Ｓｉ基板から絶縁膜を貫通して前記第２Ｓｉ基板へ達するコンタクト孔を備え、
前記コンタクト孔は、前記回路素子領域に形成された接地電極と前記第２Ｓｉ基板とを電気的に接続する
半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記ＳＯＩチップは、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）、あるいはＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）により実装される
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記コンタクト孔は、さらに前記ＴＣＰ、あるいは前記ＣＯＦにおいて、前記所定の電位を供給するインナーリードと接続される
半導体装置。
【請求項５】
請求項１から請求項４までのいずれかに記載の半導体装置であって、
前記所定の電位は、前記回路素子領域におけるＧＮＤ電位である
半導体装置。
【請求項６】
請求項２から請求項５いずれかに記載の半導体装置であって、
前記回路素子領域は、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）アドレスドライバ回路を形成し、
前記ＰＤＰアドレスドライバ回路は、高圧出力部と低圧路ロジック部とを備え、
前記コンタクト孔は、前記第２Ｓｉ基板と、前記高圧出力部の前記接地電極とを電気的に接続する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）アドレスドライバＩＣを実装する半導体装置に関する。
【背景技術】
【０００２】
ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は、走査線を駆動するスキャンドライバＩＣと、データ線を駆動するアドレスドライバＩＣとが存在する。アドレスドライバＩＣは、低圧ロジック部と高圧出力部とを備える。図１は、アドレスドライバＩＣの出力セルの構成例を示す図である。アドレスドライバＩＣは、一般に、高圧出力部１０と低圧ロジック部１１とが１つの出力セルとして１チップに集約されて搭載されている。
【０００３】
低圧ロジック部１１は、ＣＭＯＳ回路で構成される。低圧ロジック部１１は、電源電位ＶＤＤ１とＧＮＤ電位ＶＳＳ１と接続されている。低圧ロジック部は、前段の回路から画像データを入力して、駆動信号を生成して高圧出力部１０へ出力する。高圧出力部１０は、高耐圧ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、ＨＶＮｃｈ）と高耐圧ＰチャネルＭＯＳＦＥＴ（以下、ＨＶＰｃｈ）で構成される。高圧出力部１０は、電源電位ＶＤＤ２とＧＮＤ電位ＶＳＳ２と接続されている。高圧出力部１０は、低圧ロジック部１１からの駆動信号に基づいて、ＰＤＰの駆動電圧を出力する。
【０００４】
高圧出力部１０と低圧ロジック部１１とでは、使用する電源電位が異なる。低圧ロジック部１１のＶＤＤ１は、３．３Ｖ〜５．０Ｖと、一般に、数Ｖ程度である。一方、高圧出力部１０のＶＤＤ２は、数十Ｖ〜数百Ｖである。低圧ロジック部１１のＶＳＳ１と高圧出力部１０のＶＳＳ２とは、チップ内部において、抵抗Ｒを介して接続されている。
【０００５】
図２は、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）実装されたアドレスドライバＩＣの構成例を示す図である。アドレスドライバＩＣは、１チップ上に複数の出力セルを備える。なお、図２は、複数の出力セルのうち高圧出力部１０−１〜３のみを記載している。実際には、アドレスドライバＩＣ２００は、これよりさらに多く数の、例えば、１９２個の出力セルを、１チップ上に備える。各高圧出力部１０−１〜３は、ＶＤＤ２端子を介してシステム電源と接続されてＶＤＤ２を入力しており、また、同様にＶＳＳ２端子を介してシステムＧＮＤと接続されている。
【０００６】
このように、アドレスドライバＩＣの電源線には、多数の高圧出力部１０が接続されているため、複数の高圧出力部１０で同時にスイッチング動作が行われると、ＶＳＳ２端子からシステムＧＮＤ間に大きな電流が流れる。このとき、ＶＳＳ２端子とシステムＧＮＤとの間の配線上における、特性インピーダンスの不整合等に起因して、ＶＳＳ２電位の持ち上がりやリンギングが発生し、ＶＳＳ２の電位に揺れが発生する。このような、ＶＳＳ２電位の揺れは、高圧出力部１０の論理誤動作を招く。また、ＶＳＳ２電位の揺れは、ＶＳＳ２と抵抗を介して接続されているＶＳＳ１電位にも影響を与え、低圧ロジック部１１の誤動作を招く。
【０００７】
このような課題は、ＰＤＰパネルの低電流化や、配線上のインピーダンス（以下、配線インピーダンス）の低減により、解決することができるが、ＰＤＰパネルの駆動電流は、ＰＤＰパネルの特性に起因するため変更が難しい。そのため、配線インピーダンスを低減する技術が検討されており、以下のような関連技術が開示されている。
【０００８】
特許文献１は、フラットパネルディスプレイにおいて、駆動用ドライバＩＣとして用いられる半導体装置を単層配線基板で実現でき、多ピン出力化に伴うフリップチップ内部の電源配線の長配線による高インピーダンス化や、フリップチップ内部の長辺方向における両端での電圧降下を抑制しながら、なおかつ大画面化に伴う駆動負荷の増大に対しても、放熱性と電源電位、システムＧＮＤを強化することができる半導体装置を開示している。
【０００９】
特許文献１の半導体装置は、素子電極が設けられた半導体素子と、素子電極に電気的に接続される基板電極が設けられた単層配線基板とを備え、半導体素子が単層配線基板に実装された半導体装置であって、コネクタ部と、１枚または複数枚の放熱板と、中継電極部と、１個または複数個の接続用部材とを備える。コネクタ部は、単層配線基板の端部に設けられ、半導体素子を駆動するための第１の電位および第２の電位を含む外部信号を受信する。放熱板は、第１の電位及び、または第２の電位の伝送に使用される導電性および熱伝導性を有する。中継電極部は、単層配線基板に１箇所または複数個所設けられる。接続用部材は、導電性を有し、放熱板と中継電極部との間に配置されて、放熱板と中継電極部とを電気的に接続する。単層配線基板は、コネクタ部により受信した第１の電位及び、または第２の電位が、放熱板、中継電極部、および接続用部材からなる経路を経由し、基板電極を介して半導体素子の素子電極へ伝送される構造を有する。
【００１０】
図３を用いて特許文献１の半導体装置を説明する。図３は、特許文献１の半導体装置の構成を示す断面図である。図３では、半導体チップ１００がＴＣＰ実装された場合を例として説明する。図３を参照すると、放熱板１５０には、半導体チップ１００を積載するための窪みが設けられている。半導体チップ１００は、放熱板１５０上の窪みに設置される。放熱板１５０と半導体チップ１００の接触面には絶縁層である非導電性の放熱グリス（以下、非導電性放熱グリス）１６０が塗布されており、半導体チップ１００と放熱板１５０とを電気的に絶縁している。半導体チップ１００は、高圧出力部１０１と低圧ロジック部とを備える。なお、図３では、低圧ロジック部の図示を省略している。高圧出力部１０１は、ＶＤＤ２配線１０２とビアを介して接続されて、電源電位ＶＤＤ２を入力する。また、高圧出力部１０１は、出力配線１０３と、出力パッド（出力ＰＡＤ）１０４と、バンプ（ＢＵＭＰ）１１０とを介して、ＴＣＰのインナーリード（Ｌｅａｄ  Ｗｉｒｅ）１２０と電気的に接続されている。高圧出力部１０１は、インナーリード１２０を介して出力信号を出力する。
【００１１】
また、高圧出力部１０１を構成する各トランジスタの端子は、ＶＳＳ２配線１０５とビアを介して接続される。ＶＳＳ２配線１０５は、ＶＳＳ２パッド（ＶＳＳ２ＰＡＤ）１０６とビアを介して接続される。半導体チップ１００の表面のＶＳＳ２パッド１０６上にはバンプ１１１が設けられている。バンプ１１１は、ＴＣＰのインナーリード１２１と接続される。インナーリード１２１は、放熱板１５０と両面テープ１４２により固定されたベースフィルム（Ｂａｓｅ  Ｆｉｌｍ）１４１上に構成されている。インナーリード１２１の表面は、ソルダレジスト（Ｓｏｌｄｅｒ  Ｒｅｇｉｓｔ）１４０によって覆われている。接続用部材（ネジ）１３０は、ソルダレジスト１４０と、インナーリード１２１と、ベースフィルム１４１と、両面テープ１４２とを貫通して、放熱板１５０と接続される。接続用部材１３０は、インナーリード１２１と放熱板１５０とを電気的に接続する。放熱板１５０は、システムＧＮＤ（ＳＹＳＴＥＭ  ＧＮＤ）と接続されており、所定の電位に保たれている。これによって、高圧出力部１０１は、ＶＳＳ２配線１０５、ＶＳＳ２パッド１０６、バンプ１１１、インナーリード１２１、接続用部材１３０、放熱板１５０を介する経路で所定の電位を供給される。
【００１２】
特許文献１の半導体装置によれば、接続用部材１３０を介して、放熱板１５０とＶＳＳ２パッド１０６とを電気的に接続することで、半導体チップ１００内の長配線化による高インピーダンス化を抑えることができる。これによって、駆動用ドライバＩＣの、システムＧＮＤを強化することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２０３３７６号公報
【特許文献２】特開２００２−１１０９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１の半導体装置は、半導体チップ１００のＶＳＳ２パッド１０６からシステムＧＮＤまでの経路において、バンプ１０６、インナーリード１２１、接続用部材１３０、放熱板１５０を経由する必要がある。配線インピーダンスの抵抗成分は、配線長が長くなるほどに高くなるため、特許文献１の半導体装置では、ＰＤＰパネルの大型化等により駆動負荷がさらに増大すると、ＧＮＤ電位を十分に安定させることができない。そのため、アドレスドライバＩＣは、アドレスドライバＩＣとシステムＧＮＤとの間の配線インピーダンスを低減して、更なるＧＮＤ電位の安定化を図ることが求められる。
【課題を解決するための手段】
【００１５】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の半導体装置は、所定の電位に保持された放熱板（２５０）と、放熱板（２５）に実装されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）チップ（２００）と、放熱板（２５０）とＳＯＩチップ（２００）との接触面に塗布される放熱グリス（２６０）とを備え、ＳＯＩチップ（２００）は、回路素子領域を形成する第１シリコン（以下、Ｓｉ）基板（２０３）と、放熱板（２５０）と面する第２Ｓｉ基板（２０１）と、第１Ｓｉ基板（２０３）と第２Ｓｉ基板（２０１）との間に形成された絶縁膜（２０２）とを具備し、第１Ｓｉ基盤（２０３）と第２Ｓｉ基板（２０１）とは電気的に接続されており、放熱グリス（２６０）は、導電性であり、第２Ｓｉ基板（２０１）と放熱板（２５０）とを電気的に接続する半導体装置。
【発明の効果】
【００１７】
本発明によれば、システムＧＮＤとアドレスドライバＩＣ間の配線長を削減して、配線インピーダンスを低下させることができる。そのため、高圧出力部の動作に起因するＶＳＳ２電位の揺れを抑えることができ、アドレスドライバＩＣのＧＮＤ電位をより安定させることが可能である。
【図面の簡単な説明】
【００１８】
【図１】アドレスドライバＩＣの出力セルの構成例を示す図である。
【図２】ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）実装されたアドレスドライバＩＣの構成例を示す図である。
【図３】特許文献１の半導体装置の構成を示す断面図である。
【図４】本発明における半導体装置の構成を示す平面図である。
【図５】本発明における半導体装置の構成を示す断面図である。
【図６】本発明における半導体装置の構成を示すより詳細な断面図である。
【図７】本発明の半導体装置におけるインナーリードを介してＶＳＳ２を供給する経路を省いた構成を示す断面図である。
【図８】本発明の半導体装置におけるアドレスドライバＩＣ２００をＣＯＦ実装した場合を示す断面図である。
【発明を実施するための形態】
【００１９】
添付図面を参照して、本発明の実施形態による半導体装置を以下に説明する。
【００２０】
図４は、本実施形態における半導体装置の構成を示す平面図である。従来技術で説明を行ったように、アドレスドライバＩＣ２００は、複数の出力セル２００−１を備える。各出力セル２００−１は、高圧出力部２０３１と、低圧ロジック部２０３８とを備える。本実施形態の高圧出力部２０３１は、高耐圧ＰｃｈＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、ＨＶＰｃｈ）と、高耐圧ＮｃｈＭＯＳＦＥＴ（以下、ＨＶＮｃｈ）と、コンタクト孔２０３７とを備える。また、アドレスドライバＩＣ２００は、複数の出力セル２００−１の各々に対応する出力ＰＡＤ２０３４と、画像データの入力ＰＡＤ２０３９とを備える。
【００２１】
図５は、本実施形態における半導体装置の構成を示す断面図である。図５は、図４におけるＡ−Ａ’に副った断面図である。図５において、アドレスドライバＩＣ２００は、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）実装されている。
【００２２】
放熱板２５０には、アドレスドライバＩＣ２００を積載するための窪みが設けられている。アドレスドライバＩＣ２００は、放熱板２５０の窪みに積載される。放熱板２５０とアドレスドライバＩＣ２００との接触面には導電性の放熱グリス（以下、導電性放熱グリス）２６０が塗布されている。導電性放熱グリス２６０は、放熱板２５０とアドレスドライバＩＣ２００とが面する範囲に塗布される。
【００２３】
導電性放熱グリス２６０は、例えば、導電性を有する金属粒子を均一に配合したシリコングリスである。なお、導電性放熱グリス２６０の成分は、これに限定しない。また、導電性放熱グリス２６０の電気特性は、特に限定はしない。本実施形態の半導体装置は、導電性放熱グリス２６０によって、アドレスドライバＩＣ２００と放熱板２５０とを電気的に接続する。導電性放熱グリス２６０は、従来の放熱特性を保ちつつ、アドレスドライバＩＣ２００と放熱板とを電気的に接続することができれば、その成分や電気特性は特に問わない。また、導電性放熱グリス２６０は、導電性を有すればグリスに限定せず、例えば時間が経過しても固化しないペースト状の導電体であっても構わない。固化するものとして、例えば、従来技術としてチップをパッケージに固定するために使用される銀ペーストはチップに機械的ストレスを与え、電気的な接続の信頼性が保てないため本発明の目的には適さない。
【００２４】
アドレスドライバＩＣ２００は、出力パッド（出力ＰＡＤ）２０３４と、ＶＳＳ２パッド２０３６とを備える。出力パッド２０３４上には、バンプ（ＢＵＭＰ）２１０が形成される。バンプ２１０は、ＴＣＰのインナーリード（Ｌｅａｄ  Ｗｉｒｅ）２２０と接続される。また、ＶＳＳ２パッド２０３６上には、バンプ２１１が形成される。バンプ２１１は、ＴＣＰのインナーリード２２１と接続される。
【００２５】
インナーリード２２０、２２１は、放熱板２５０上へ両面テープ２４２により固定されたベースフィルム（Ｂａｓｅ  Ｆｉｌｍ）２４１上に構成されている。インナーリード２２０、２２１の表面は、ソルダレジスト（Ｓｏｌｄｅｒ  Ｒｅｇｉｓｔ）２４０により覆われている。インナーリード２２０は、アドレスドライバＩＣの出力でありＰＤＰのデータ線と接続されている。また、インナーリード２２１は、ＧＮＤ電位ＶＳＳ２と接続される。
【００２６】
放熱板２５０は、システムＧＮＤ（ＳＹＳＴＥＭ  ＧＮＤ）と接続されて所定の電位に保たれている。ここで、所定の電位とは、アドレスドライバＩＣ２００内で一定の基準電位として使用されるＧＮＤ電位である。ＰＤＰパネルセットは、一般に、ＰＤＰパネルセットの金属シャーシをシステムＧＮＤとして用いる。放熱板２５０は、金属シャーシと接続することによって、ＧＮＤ電位を供給される。
【００２７】
図６は、本実施形態における半導体装置の構成を示すより詳細な断面図である。図６は、図５において、アドレスドライバＩＣ２００の構成を詳細に示している。
【００２８】
本実施形態におけるアドレスドライバＩＣ２００は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）チップである。アドレスドライバＩＣ２００は、放熱板２５０と面した支持基板である第２シリコン（Ｓｉ）基板２０１と、第２Ｓｉ基板２０１上に形成された酸化シリコン膜（ＳｉＯ２膜）である絶縁膜２０２と、絶縁膜２０２上に形成された第１Ｓｉ基板２０３とが、この順番で積層されて形成される。本実施形態において、第２Ｓｉ基板２０１側をドライバＩＣ２００の裏面側と呼び、第１Ｓｉ基板２０３側をドライバＩＣ２００の表面側と呼ぶ。
【００２９】
第１Ｓｉ基板２０３には、回路素子が形成される。第１Ｓｉ基板２０３には、低圧ロジック部２０３８、高圧出力部２０３１と、が形成されている。
【００３０】
低圧ロジック部２０３８は、ビアを介して配線層と接続される。低圧ロジック２０３８は、配線層を介してＶＤＤ１やＶＳＳ１を入力し、配線層を介して高圧出力部２０３１と接続され、また、画像データを入力する入力パッド２０３９に接続される。低圧ロジック部２０３８の構成は、本発明に影響せず、その回路構成や配線の接続関係は従来の技術によりため、説明を省略する。
【００３１】
高圧出力部２０３１には、ＨＶＰｃｈとＨＶＮｃｈとが形成される。ＨＶＰｃｈは、第１Ｓｉ基板２０３に形成されたＶＤＤ２配線２０３２とビアを介して接続されて、ＶＤＤ２配線２０３２を介してＶＤＤ２を入力する。また、ＨＶＰｃｈとＨＶＮｃｈとは、ビアを介して第１Ｓｉ基板２０３に形成された出力配線２０３３と接続される。出力配線２０３３は、ビアを介して出力パッド２０３４と接続されている。出力パッド２０３４上には、前述した通り、バンプ２１０が設けられており、バンプ２１０は、ＴＣＰのインナーリード２２０と接続されている。ＨＶＰｃｈとＨＶＮｃｈとは、出力配線２０３３、出力パッド２０３４、バンプ２１０、インナーリード２２０と電気的に接続されており、インナーリード２２０を介してデータ線へ出力信号を出力する。また、ＨＶＰｃｈとＨＶＮｃｈは、図示されない第１Ｓｉ基板２０３に形成された配線層を介して低圧ロジック部２０３８と接続される。このような高圧出力部２０３１の構成は、従来の技術により構成されるため、これ以上の説明を省略する。
【００３２】
本実施形態において重要となるのは、高圧出力部２０３１におけるＧＮＤ電位ＶＳＳ２との接続構成である。高圧出力部２０３１のＨＶＮｃｈは、第１Ｓｉ基板２０３に形成されたＶＳＳ２配線２０３５とビアを介して接続される。ＶＳＳ２配線２０３５は、ビアを介してＧＮＤパッド２０３６と接続される。ＧＮＤパッド２０３６上には、前述の通り、バンプ２１１が形成されており、バンプ２１１は、ＴＣＰのインナーリード２２１と接続されている。インナーリード２２１は、ＧＮＤ電位ＶＳＳ２と接続されている。そのため、高圧出力部２０３１のＨＶＮｃｈは、ＶＳＳ２配線２０３５、ＶＳＳ２パッド２０３６、バンプ２１１を介して、インナーリード２２１と電気的に接続されて、ＧＮＤ電位ＶＳＳ２を入力する。
【００３３】
さらに、本実施形態の高圧出力部２０３１は、コンタクト孔２０３７を備える。コンタクト孔２０３７は、第１Ｓｉ基板２０３から絶縁膜２０２を貫通して第２Ｓｉ基板２０１へ達する。コンタクト孔２０３７は、金属膜配線により構成されており、ＶＳＳ２配線２０３５と、第２Ｓｉ基板２０１とを電気的に接続する。
【００３４】
ここで、本実施形態の半導体装置は、特許文献２に開示される技術を適用してコンタクト孔２０３７を形成する。特許文献２は、基板コンタクト用領域を備えるＳＯＩチップ半導体装置を開示している。以下、特許文献２の半導体装置を説明するが、本説明において各構成に付される符号は、特許文献２におけるものであること留意されたい。特許文献２の半導体装置は、回路素子を形成する第２Ｓｉ基板に１０×１０μｍ四方の基板コンタクト用領域１０を備える。基板コンタクト用領域１０は、第２Ｓｉ基板２からＳｉＯ２膜３を貫通して第１Ｓｉ基板１に達するコンタクト孔１３を設けている。このコンタクト孔１３は、金属、例えばタングステン（Ｗ）１５ｃで充填されている。さらに、基板コンタクト用領域１０は、基板コンタクト用領域１０の底面から第２Ｓｉ基板２の主表面上に設けられた所定の外部接続用電極２００Ｇまでを接続する、例えば、アルミニウム（Ａｌ）による金属膜配線１６Ｇを備える。金属膜配線１６Ｇは、コンタクト孔１３と基板コンタクト用領域１０の底面において電気的に接続されている。そのため、第１Ｓｉ基板１と外部接続用電極２００Ｇとは、コンタクト孔１３、及び金属配線膜１６Ｇにより電気的に接続される。
【００３５】
以上が、特許文献２の説明である。特許文献２における外部接続用電極２００Ｇが、本実施形態におけるＶＳＳ２配線２０３５となる。本実施形態におけるコンタクト孔２０３７は、特許文献２における基板コンタクト用領域１０およびコンタクト孔１３を含む。本実施形態のコンタクト孔２０３７は、第２Ｓｉ基板２０１とＶＳＳ２配線２０３５とを電気的に接続する。
【００３６】
前述のとおり、第２Ｓｉ基板２０１は、導電性放熱グリス２６０を介して放熱板２５０と電気的に接続されている。また、放熱板２５０は、システムＧＮＤと接続されている。そのため、放熱板２５０と第２Ｓｉ基板２０１とは、導電性放熱グリス２６０により電気的に接続される。高圧出力部２０３１のＨＶＮｃｈは、ＶＳＳ２配線２０３５、コンタクト孔２０３７、第２Ｓｉ基板２０１、導電性放熱グリス２６０を介して、放熱板２５０と電気的に接続される。このような経路で、高圧出力部２０３１はシステムＧＮＤからＧＮＤ電位ＶＳＳ２を供給されるため、高圧出力部２０３１がＴＣＰのインナーリードを介してシステムＧＮＤと接続する場合に比べて配線長を短くすることができる。その結果、高圧出力部２０３１からシステムＧＮＤへ至るまでの配線インピーダンスを低減することができ、ＧＮＤ電位であるＶＳＳ２の安定化を図ることができる。なお、本実施形態では特許文献２の開示する技術により第２Ｓｉ基板２０１と、ＶＳＳ２配線２０３５とを電気的に接続している。しかし、特許文献２の開示された技術以外でも、第２Ｓｉ基板２０１と、ＶＳＳ２配線２０３５とを電気的に接続することができれば、適用可能である。
【００３７】
なお、本実施形態の半導体装置においてアドレスドライバＩＣ２００は、ＴＣＰのインナーリード２２１を介してＶＳＳ２を供給される経路と、導電性放熱グリス２６０を介してＶＳＳ２を供給される経路との、２つの経路を備える。ＴＣＰのインナーリード２２１を介してＶＳＳ２を供給される経路は、高圧出力部２０３１のＨＶＮｃｈが、ＶＳＳ２配線２０３５と、ＶＳＳ２パッド２０３６と、バンプ２１１と、リード線２２１とを介してＶＳＳ２と接続される経路である。一方、導電性放熱グリス２６０を介してＶＳＳ２を供給される経路は、高圧出力部２０３１のＨＶＮｃｈが、ＶＳＳ２配線２０３５、コンタクト孔２０３７、第２Ｓｉ基板２０１、導電性放熱グリス２６０、放熱板２５０を介してシステムＧＮＤと接続される経路である。
【００３８】
これを、インナーリード２２１を介してＶＳＳ２を供給される経路を省いて、導電性放熱グリス２６０を介してＶＳＳ２を供給される経路のみを用いた構成としても良い。図７は、本実施形態の半導体装置におけるインナーリード２２１を介してＶＳＳ２を供給される経路を省いた構成を示す断面図である。図７の半導体装置においてアドレスドライバＩＣ２００は、高圧出力部２０３１のＨＶＮｃｈから、ＶＳＳ２配線２０３５、コンタクト孔２０３７、第２Ｓｉ基板２０１、導電性放熱グリス２６０、放熱板２５０を介してシステムＧＮＤへ接続する経路のみを備える。このように構成することで、アドレスドライバＩＣ２００を簡易な構成で実現することできる。
【００３９】
また、本実施形態の半導体装置におけるアドレスドライバＩＣ２００は、ＴＣＰ実装されている。これを、アドレスドライバＩＣ２００が、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）実装される構成としてもよい。図８は、本実施形態の半導体装置におけるアドレスドライバＩＣ２００をＣＯＦ実装した場合を示す断面図である。このように構成することで、フリップチップへの対応が可能となる。なお、ＣＯＦ実装の場合においても、前述した、アドレスドライバＩＣ２００は、導電性放熱グリスを介してＧＮＤ電位を供給される経路のみを用いた構成とすることが可能である。
【００４０】
ここまで、本実施形態の半導体装置を説明してきた。本実施形態の半導体装置によれば、ＳＯＩチップであるアドレスドライバＩＣ２００と放熱板２５０との接触面に、導電性放熱グリス２６０が塗布されている。また、アドレスドライバＩＣ２００は、回路素子を構成する第１Ｓｉ基板２０３から絶縁層２０２を貫通して放熱板２５０と面する第２Ｓｉ基板２０１に達するコンタクト孔２０３７を備える。コンタクト孔２０３７は、第２Ｓｉ基板２０１と、第１Ｓｉ基板２０３に形成されるＶＳＳ２配線２０３５とを電気的に接続する。ＶＳＳ２配線２０３５は高圧出力部２０３１のＨＶＮｃｈと接続される。そのため、高圧出力部２０３１のＨＶＮｃｈは、ＶＳＳ２配線２０３５、コンタクト孔２０３７、第２Ｓｉ基板２０１、導電性放熱グリス２６０、及び放熱板２５０を介してシステムＧＮＤと電気的に接続される。高圧出力部２０３１とシステムＧＮＤとがこのような経路で電気的に接続されることで、ＴＣＰのインナーリード２２１を介してシステムＧＮＤと接続される場合に比べて配線長を短くすることができる。そのため、配線インピーダンスを低減することができ、高圧出力部２０３１におけるＧＮＤ電位ＶＳＳ２の電位の揺れを抑えることができる。これにより、アドレスドライバＩＣ２００へ、安定したＧＮＤ電位を供給することが可能となる。
【００４１】
以上、実施形態を参照して本願発明を説明したが、本願発明は、上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４２】
１０  高圧出力部
１０−１〜３  高圧出力部
１１  低圧ロジック部
１００  半導体チップ
１０１  高圧出力部
１０２  ＶＤＤ２配線
１０３  出力配線
１０４  出力パッド
１０５  ＶＳＳ２配線
１０６  ＶＳＳ２パッド
１１０  バンプ
１１１  バンプ
１２０  インナーリード
１２１  インナーリード
１３０  接続用部材（ネジ）
１４０  ソルダレジスト
１４１  ベースフィルム
１４２  両面テープ
１５０  放熱板
１６０  非導電性放熱グリス
２００  アドレスドライバＩＣ
２０１  第２シリコン基板
２０２  絶縁膜
２０３  第１シリコン基板
２００−１  出力セル
２１０  バンプ
２１１  バンプ
２２０  インナーリード
２２１  インナーリード
２４０  ソルダレジスト
２４１  ベースフィルム
２４２  両面テープ
２５０  放熱板
２６０  導電性放熱グリス
２０３１  高圧出力部
２０３２  ＶＤＤ２配線
２０３３  出力配線
２０３４  出力パッド
２０３５  ＶＳＳ２配線
２０３６  ＶＳＳ２パッド
２０３７  コンタクト孔
２０３８  低圧ロジック部
２０３９  入力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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