(57)【要約】【課題】オフリーク電流の発生を抑制する。【解決手段】半導体装置の製造方法は、半導体基板１１上にＮＭＯＳトランジスタのゲート電極１３を形成する工程と、ゲート電極の側面に側壁絶縁膜１７を形成する工程と、ゲート電極の両側の半導体基板内に第１の不純物を注入する工程と、ゲート電極の両側の半導体基板内に第２の不純物を注入し、半導体基板を非晶質化させる工程と、ゲート電極、側壁絶縁膜及び半導体基板を覆い、アニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、アニールにより半導体基板内に第１の不純物を拡散させ、ソース／ドレイン拡散層１８を形成する工程とを具備する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
半導体基板上にＮＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に第１の不純物を注入する工程と、
前記ゲート電極の前記両側の前記半導体基板内に第２の不純物を注入し、前記半導体基板を非晶質化させる工程と、
前記ゲート電極、前記側壁絶縁膜及び前記半導体基板を覆い、アニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、
前記アニールにより前記半導体基板内に前記第１の不純物を拡散させ、ソース／ドレイン拡散層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の不純物は、Ｇｅ又はＡｓであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｇｅの注入の加速電圧は、３０ｋｅＶ以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記アニール前後の前記絶縁膜のストレス値の差は１０００ＭＰａ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アニールの前後でストレス差が生じる絶縁膜によってＮＭＯＳトランジスタを覆った状態で、ソース／ドレイン拡散層を形成するためのアニールを行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化の必要性とともにゲート絶縁膜を薄膜化し、駆動電流を上げ、しきい値のロールオフを抑制する技術が用いられている。しかし、ゲート絶縁膜を薄膜化することによって、オフリーク電流は増加する。
【０００３】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開平１１−１６８０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、オフリーク電流の発生を抑制することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様による半導体装置の製造方法は、半導体基板上にＮＭＯＳトランジスタのゲート電極を形成する工程と、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記ゲート電極の両側の前記半導体基板内に第１の不純物を注入する工程と、前記ゲート電極の前記両側の前記半導体基板内に第２の不純物を注入し、前記半導体基板を非晶質化させる工程と、前記ゲート電極、前記側壁絶縁膜及び前記半導体基板を覆い、アニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、前記アニールにより前記半導体基板内に前記第１の不純物を拡散させ、ソース／ドレイン拡散層を形成する工程とを具備する。
【発明の効果】
【０００６】
本発明によれば、オフリーク電流の発生を抑制することが可能な半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００７】
本発明者らは、ＮＭＯＳトランジスタを覆うようにＳｉＮ膜（シリコン窒化膜）を堆積させた後にアニールを行うことにより、チャネル下に引っ張り応力を転写してチャネル移動度を上げることで、リーク電流の発生を抑制できることを発見した。しかし、ＳｉＮ膜を用いることで、１つのトランジスタ内で２種類の閾値を持つようになり、オフリーク電流が増大してしまうことも分かった。
【０００８】
そこで、本発明の実施の形態では、ＳｉＮ膜を用いた場合であっても、オフリークの発生を抑制することが可能な半導体装置の製造方法を提供する。以下、本発明の実施の形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］製造方法
本発明の一実施形態では、ＳｉＮ膜によってＮＭＯＳトランジスタを覆った状態で、Ｓ／Ｄ（ソース／ドレイン）拡散層を形成するためのアニールを行う。この際、ＳｉＮ膜をＮＭＯＳトランジスタ上に堆積する前にＧｅ（ゲルマニウム）を半導体基板内に注入する。このような本発明の一実施形態に係る半導体装置の製造方法について、図１乃至図９を用いて、以下に具体的に説明する。
【００１０】
まず、図１に示すように、Ｓｉ（シリコン）基板１１内に素子分離領域（図示せず）が形成され、続いて、不純物注入（イオン・プランテーション）及びアニールによりウェル拡散層（図示せず）及びチャネル拡散層（図示せず）が形成される。次に、Ｓｉ基板１１上にゲート絶縁膜１２が形成される。このゲート絶縁膜１２は、例えばＳｉＯ２膜（シリコン酸化膜）にＮ（窒素）を注入して形成され、物理膜厚は、例えば１ｎｍから２ｎｍ程度である。このゲート絶縁膜１２上にゲート電極１３となるポリシリコン層が堆積され、リソグラフィを用いたエッチングによりゲート電極１３が形成される。次に、不純物注入及びアニールにより活性化が行われることで、ゲート電極１３の両側のＳｉ基板１１内にＳ／Ｄエクステンション拡散層１４が形成される。このときのアニールは、例えば８００度から９００度の温度で数秒間行われる。
【００１１】
次に、図２に示すように、ゲート電極１３の両側面に側壁絶縁層１７が形成される。この側壁絶縁層１７は、例えばＳｉＯ２膜１５とこのＳｉＯ２膜１５上に形成されたＳｉＮ膜１６とを有し、これらの堆積温度は例えば６００度以下である。
【００１２】
次に、図３に示すように、Ｓ／Ｄ拡散層１８を形成するために、不純物注入が行われる。このとき、不純物注入によって、Ｓ／Ｄ拡散層１８とゲート電極１３は非結晶化され、この非結晶な状態はＳ／Ｄアニールが行われるまで維持される。ＮＭＯＳトランジスタ（例えばＮＭＯＳＦＥＴ）の場合、例えば、不純物はＡｓ（砒素）、加速電圧は１０ｋｅＶから３０ｋｅＶ、注入量は１×１０１５／ｃｍ２から５×１０１５／ｃｍ２である。尚、ＰＭＯＳトランジスタ（例えばＰＭＯＳＦＥＴ）の場合、例えば、不純物はＢ（ボロン）、加速電圧は１ｋｅＶから５ｋｅＶ、注入量は１×１０１５／ｃｍ２から５×１０１５／ｃｍ２である。
【００１３】
次に、図４に示すように、ＧｅがＳｉ基板１１内に注入され、Ｓ／Ｄ拡散層１８はさらに非晶質化される。この場合、例えば、加速電圧は３０ＫｅＶ以上、注入量は１×１０１４／ｃｍ２から５×１０１４／ｃｍ２である。
【００１４】
次に、図５に示すように、ＳｉＯ２膜１９が側壁絶縁層１７を含めたＮＭＯＳトランジスタを覆うように堆積され、このＳｉＯ２膜１９の上にＳｉＮ膜２０が堆積される。
【００１５】
ここで、ＳｉＯ２膜１９は、例えば６００度以下の温度で堆積され、膜厚は１０ｎｍから５０ｎｍである。ＳｉＮ膜２０は、例えばＰＥ−ＣＶＤ（Plasma Enhanced−Chemical Vapor Deposition）を用いて４８０度で堆積され、膜厚は１０ｎｍから１００ｎｍである。尚、ＳｉＯ２膜１９及びＳｉＮ膜２０を６００度以下の温度で堆積するのは、Ｓ／Ｄ不純物注入によって非結晶化されたＳ／Ｄ拡散層１８とゲート電極１３が再結晶化することを防ぐためである。
【００１６】
次に、図６に示すように、ＮＭＯＳトランジスタがＳｉＯ２膜１９及びＳｉＮ膜２０で覆われた状態で、Ｓ／Ｄアニールによる不純物の活性化が行われる。これにより、Ｓ／Ｄ拡散層１８が形成される。この際、Ｓ／Ｄ拡散層１８とゲート電極１３は非結晶化されているので、ＳｉＮ膜２０によるストレスでＳｉのバンドギャップが変わるとともに、ゲート材であるポリシリコンのグレインサイズが変わる。
【００１７】
次に、図７に示すように、ＳｉＯ２膜１９をストッパー膜として、エッチングにより、ＮＭＯＳトランジスタ上のＳｉＮ膜２０が除去される。このＳｉＮ膜２０をエッチングする際、ＳｉＯ２膜１９があることにより、ＳｉＯ２膜１９の下にある側壁絶縁層１７を含めたＮＭＯＳトランジスタがエッチングによって削られてしまうことを防ぐことができる。その後、図８に示すように、ＳｉＯ２膜１９がエッチングにより除去される。
【００１８】
次に、図９に示すように、ゲート電極１３及びＳ／Ｄ拡散層１８上にＮｉシリサイド膜（サリサイド膜）２１ａ、２１ｂがそれぞれ形成される。ゲート電極１３及びＳ／Ｄ拡散層１８上にメタルを形成することで、ゲート電極１３及びＳ／Ｄ拡散層１８における抵抗などのトランジスタに寄生する抵抗成分を減らし、トランジスタ電流を増加させることができる。以上により、本実施形態の半導体装置が形成される。
【００１９】
尚、本実施形態において、Ｓ／Ｄ拡散層１８の非晶質化のために打ち込む不純物としては、Ｇｅに限定されず、例えばＡｓ等でもよい。Ａｓを用いる場合、Ｇｅの場合よりも基板に浅く打ち込むことが望ましい。
【００２０】
また、Ｓ／Ｄアニールによる不純物の活性化の際、ＮＭＯＳトランジスタを覆う絶縁膜としては、ＳｉＯ２膜１９とＳｉＮ膜２０の積層であるが、ストッパー膜であるＳｉＯ２膜１９は無くしてＳｉＮ膜２０のみにすることも可能である。
【００２１】
また、ＮＭＯＳトランジスタを覆う絶縁膜としては、Ｓ／Ｄアニールの前後でストレス値に大きな差が生じる絶縁膜（例えば本実施形態で用いたＳｉＮ膜２０）が望ましく、Ｓ／Ｄアニールの前後で１０００ＭＰａ以上のストレス差が生じることが望ましい。また、この絶縁膜は、アニール前の堆積時に、５００ＭＰａ以下のストレス値を有することが望ましい。
【００２２】
［２］原理
図１０（ａ）及び（ｂ）を用いて、オフリーク電流の増大と本実施形態によるオフリーク電流の抑制のメカニズムについて説明する。
【００２３】
オフリーク電流が増大するメカニズムとしては、ＳｉＯ２膜１９／ＳｉＮ膜２０を堆積させ、高温でアニールを行うと、ＳｉＮ膜２０に含まれる水素がアニールで放出されることにより、ボロンのＳＴＩ３０への吸収を促進する。つまり、図１０（ａ）に示すように、ボロンは、Ｓｉ中の欠陥を介して、酸化膜からなるＳＴＩ３０へ移動する。特に、図１０（ｂ）に示すように、トランジスタの中でもＳＴＩ３０に近いゲート幅方向におけるコーナー部（図の点線丸部分）において、ボロンがより多く吸収され、閾値が下がる。このため、１つのトランジスタ内で２種類の閾値を持つようになり、オフリーク電流が増大する。
【００２４】
これに対し、本実施形態では、ＳｉＯ２膜１９／ＳｉＮ膜２０を堆積する前に、Ｓ／Ｄ拡散層１８へＧｅを注入する。これにより、図１１に示すように、Ｓｉがアモルファス化され、ボロンが転移する欠陥がなくなるため、アニール時にボロンが移動できなくなる。その結果、ボロンのＳＴＩ３０への吸収も起こらなくなるため、トランジスタのコーナー部分による閾値の低下を抑えられる。
【００２５】
尚、Ｇｅは、特にＳＴＩ３０付近（チャネル端部）が濃くなるように打ち込むことが望ましい。ボロンのＳＴＩ３０への吸収をより抑制するためである。
【００２６】
［３］効果
上記本発明の一実施形態によれば、Ｓ／Ｄ拡散層１８の形成領域に不純物注入を行った後、さらにＧｅを注入する。その後、ＮＭＯＳトランジスタ上にＳｉＮ膜２０を形成し、このＳｉＮ膜２０でＮＭＯＳトランジスタを覆った状態でＳ／Ｄアニールを行う。このように、Ｓ／Ｄアニール前にＧｅを注入することで、Ｓｉがアモルファス化され、ボロンが転移する欠陥がなくなるため、ＳｉＮ膜２０に含まれる水素がアニールで放出されても、アニール時にボロンが移動できなくなる。その結果、ボロンのＳＴＩ３０への吸収も起こらなくなるため、トランジスタの閾値の低下を抑えられる。これにより、トランジスタのオフリーク電流の増大を抑制することができる。
【００２７】
図１２（ａ）乃至（ｄ）を用いて、オフリーク電流の抑制について具体的に説明する。まず、図１２（ａ）に示すように、ＳｉＯ２膜１９／ＳｉＮ膜２０を形成しない比較例１の場合、オフリーク電流Ｉｏｆｆが増大するトランジスタは０％である。これに対し、図１２（ｂ）に示すように、ＳｉＯ２膜１９／ＳｉＮ膜２０を形成し、かつ、Ｇｅの注入を行わない比較例２の場合、オフリーク電流Ｉｏｆｆが増大するトランジスタが３０〜４０％に増加する。一方、図１２（ｃ）に示すように、ＳｉＯ２膜１９／ＳｉＮ膜２０を形成し、かつ、Ｇｅを３０ＫｅＶ、５×１０１４／ｃｍ２で注入した本実施形態の場合、オフリーク電流Ｉｏｆｆが増大するトランジスタの発生率が０％となる。また、図１２（ｄ）に示すように、ＳｉＯ２膜１９／ＳｉＮ膜２０を形成し、かつ、Ｇｅを１５ＫｅＶ、５×１０１４／ｃｍ２で注入した比較例３の場合、オフリーク電流Ｉｏｆｆが増大するトランジスタの発生率が３０〜４０％となる。
【００２８】
このように、ＳｉＯ２膜１９／ＳｉＮ膜２０を形成する場合、Ｇｅを注入することで、オフリーク電流Ｉｏｆｆが増大するトランジスタの発生率を抑制できる。但し、Ｇｅの注入加速電圧は、３０ＫｅＶ以上が望ましい。すなわち、図１３に示すように、ＳｉＯ２膜１９／ＳｉＮ膜２０を堆積させ、かつ、Ｇｅの注入を行わない場合（比較例２）、ＳｉＯ２膜１９／ＳｉＮ膜２０を堆積させ、かつ、Ｇｅを加速電圧１５ＫｅＶで注入した場合（比較例３）は、オフリーク電流Ｉｏｆｆが増大するトランジスタの発生率が４０％である。これに対し、ＳｉＯ２膜１９／ＳｉＮ膜２０を堆積させ、かつ、Ｇｅを加速電圧３０ＫｅＶで注入した場合（本実施形態）は、オフリーク電流Ｉｏｆｆが増大するトランジスタの発生率を０％へ抑えることができる。従って、オフリーク電流Ｉｏｆｆの抑制を考慮すると、Ｇｅの注入の加速電圧は３０ＫｅＶ以上が望ましい。
【００２９】
また、Ｓ／Ｄアニール前後でストレス値が大きく異なるＳｉＮ膜２０でＮＭＯＳトランジスタを覆った状態でＳ／Ｄアニールが行われることで、ＳｉＮ膜２０により引っ張り応力が与えられることでＳｉのバンドギャップが変わり、さらに、ゲート電極１３の材料であるポリシリコンのグレインサイズが変わる。ここで、ゲート絶縁膜１２のトンネル電流は、Ｓｉのバンドギャップとポリシリコンのグレインサイズによって影響を受ける。このため、本実施形態により、選択的にＮＭＯＳトランジスタのゲートリーク電流を抑制できる。
【００３０】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の一実施形態に係る半導体装置に関する問題点のメカニズムを説明するための図。
【図１１】本発明の一実施形態に係る半導体装置の断面図。
【図１２】本発明の一実施形態に係る半導体装置に関するソース電流Ｉｓ−ゲート電圧Ｖｇ曲線の図。
【図１３】本発明の一実施形態に係るＧｅの注入加速電圧とオフリーク電流Ｉｏｆｆの増大発生率の相関を表した図。
【符号の説明】
【００３２】
１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１４…Ｓ／Ｄエクステンション拡散層、１５、１９…ＳｉＯ２膜、１６、２０…ＳｉＮ膜、１７…側壁絶縁層、１８…Ｓ／Ｄ拡散層、２１ａ，２１ｂ…Ｎｉシリサイド（サリサイド膜）、３０…ＳＴＩ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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