(57)【要約】【課題】制御電極層のない素子のレイアウトサイズを増加させることなく、ＣＭＰによる平坦化での過研磨を防ぐことができる半導体装置を提供すること。【解決手段】半導体基板上に配されるとともに拡散層で構成された拡散層抵抗７と、拡散層抵抗７の外周を囲むように配されるとともに拡散層で構成されたＰウェルコンタクト６と、Ｐウェルコンタクト６の外周を囲むように配されるとともに拡散層で構成されたＮウェルコンタクト４と、を備えた抵抗セルを有する半導体装置であって、Ｐウェルコンタクト６及びＮウェルコンタクト４は、それぞれ複数に分断されており、隣り合うＰウェルコンタクト６間の領域に制御電極層９ｂが配されてＰウェルコンタクト６と制御電極層９ｂが交互に配置され、隣り合うＮウェルコンタクト４間の領域に制御電極層９ａが配されてＮウェルコンタクト４と制御電極層９ａが交互に配置されている。【選択図】図１
2010109251.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の上方に制御電極層を有せず、かつ、前記半導体層に形成された第２導電型の不純物領域を有する素子と、
前記素子の周囲に形成されたコンタクト部と、
を備え、
前記コンタクト部には、前記半導体層の上方にて該コンタクト部の延在方向に配された制御電極層と、前記半導体層に第１導電型の不純物で形成されたコンタクト領域とが交互に配置されていることを特徴とする半導体装置。
【請求項２】
第１導電型の第１ウェル領域の上方に制御電極層を有せず、かつ、前記第１ウェル領域に形成された第２導電型の不純物領域を有する素子と、
前記素子の周囲の第１ウェル領域に形成された第１ウェルコンタクト部と、
を備え、
前記第１ウェルコンタクト部には、前記第１ウェル領域の上方にて該第１ウェルコンタクト部の延在方向に配された第１制御電極層と、前記第１ウェル領域に第１導電型の不純物で形成された第１ウェルコンタクト領域とが交互に配置されていることを特徴とする半導体装置。
【請求項３】
前記第１ウェル領域を囲んで形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域に形成された第２ウェルコンタクト部と、
を備え、
前記第２ウェルコンタクト部には、前記第２ウェル領域の上方にて該第２ウェルコンタクト部の延在方向に配された第２制御電極層と、前記第２ウェル領域に第２導電型の不純物で形成された第２ウェルコンタクト領域とが交互に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ウェルコンタクト領域と前記第２制御電極層とが隣接して配置され、前記第２ウェルコンタクト領域と前記第１制御電極層とが隣接して配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
第１導電型の第１ウェル領域の上方に制御電極層を有せず、かつ、前記第１ウェル領域に形成された第２導電型の不純物領域を有する素子と、
前記第１ウェル領域を囲んで形成された第２導電型の第２ウェル領域と、
前記素子の周囲の前記第１ウェル領域に形成された第１ウェルコンタクト部、及び、前記第１ウェル領域の周囲の前記第２ウェル領域に形成された第２ウェルコンタクト部のうちの少なくとも一方のウェルコンタクト部と、
を備え、
前記一方のウェルコンタクト部には、対応するウェル領域の上方にて該一方のウェルコンタクト部の延在方向に配された制御電極層と、対応するウェル領域に形成されたウェルコンタクト領域とが交互に配置され、
前記ウェルコンタクト領域は、該ウェルコンタクト領域が形成されたウェル領域と同じ導電型の不純物で形成されていることを特徴とする半導体装置。
【請求項６】
前記第２ウェル領域は、前記第１ウェル領域の下面および側面を囲んで形成されていることを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
【請求項７】
半導体基板における第１導電型の第１不純物領域の上方に制御電極層を有せず、かつ、前記第１不純物領域に形成された第２導電型の第２不純物領域を有する素子と、
前記素子の周囲に形成されたコンタクト部と、
を備え、
前記コンタクト部には、該コンタクト部の延在方向に形成された制御電極層とコンタクト領域とが交互に配置され、
前記コンタクト領域は、該コンタクト領域が接する前記半導体基板の不純物領域と同じ導電型の不純物で形成されていることを特徴とする半導体装置。
【請求項８】
前記コンタクト部は、前記素子の周囲の前記第１不純物領域に配置されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記コンタクト部は、前記第１不純物領域を囲む第２導電型の第３不純物領域に配置されていることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記素子が、拡散層抵抗またはダイオード若しくはパイポーラトランジスタであることを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
半導体基板上に配されるとともに拡散層で構成された拡散層抵抗と、
前記拡散層抵抗の外周を囲むように配されるとともに拡散層で構成された第１コ
ンタクトと、
前記第１コンタクトの外周を囲むように配されるとともに拡散層で構成された第
２コンタクトと、
を備えた抵抗セルを有する半導体装置であって、
前記第１コンタクトは、複数に分断された第１コンタクト部で構成され、
前記第２コンタクトは、複数に分断された第２コンタクト部で構成され、
隣り合う前記第１コンタクト部間の領域に第１制御電極層が配されて前記第１コンタクト部と前記第１制御電極層が交互に配置され、
隣り合う前記第２コンタクト部間の領域に第２制御電極層が配されて前記第２コンタクト部と前記第２制御電極層が交互に配置されていることを特徴とする半導体装置。
【請求項１２】
前記第１コンタクト部の外周側には前記第２制御電極層が配されており、
前記第１制御電極層の外周側には前記第２コンタクト部が配されており、
前記第１コンタクト部と前記第１制御電極層の配列と、前記第２コンタクト部と前記第２制御電極層の配列とが相対的にずれて配置されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記抵抗セルは、並べて配置され、
隣り合う前記拡散層抵抗の間の領域に配置された前記第２コンタクト部及び前記第２制御電極層は、隣り合う前記抵抗セル間で共通化されていることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１４】
前記半導体基板は、Ｐ型シリコン基板であり、前記Ｐ型シリコン基板の所定の領域における所定深さの部分にディープＮウェルが形成され、
前記ディープＮウェル上にＰウェルが形成され、前記Ｐウェルの周囲の領域にて前
記ディープＮウェルに到達するＮウェルが形成され、
前記拡散抵抗は、前記Ｐウェル上に形成されたＮ−拡散層であり、
前記第１コンタクト部は、前記Ｐウェル上にて前記拡散層抵抗と離間して形成さ
れたＰ＋拡散層であり、
前記第２コンタクト部は、前記Ｎウェル上に形成されたＮ＋拡散層であり、
前記第１制御電極層は、前記Ｐウェル上で絶縁膜を介して配され、
前記第２制御電極層は、前記Ｎウェル上で絶縁膜を介して配され、
前記Ｎウェル、前記第２コンタクト部、前記Ｐウェル、前記第１コンタクト部、前記拡散層抵抗、及び前記第１制御電極層、及び前記第２制御電極層を含む前記半導体基板上に層間絶縁膜が形成されていることを特徴とする請求項１１乃至１３のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗セルアレイのように、半導体層に形成されるが、半導体層の上方に形成されるポリシリコン層のような制御電極層を有しない素子を備えた半導体装置に関する。
【背景技術】
【０００２】
一般に、ＭＩＳトランジスタで構成される論理回路やメモリ等と共に半導体装置に搭載される電源発生回路では、抵抗セルを多用した回路で構成されている。その抵抗セルレイアウトパターンでは、シート抵抗が大きい拡散層を用いて構成する拡散層抵抗を使用する場合が多い。抵抗セルレイアウトパターンでは、拡散層抵抗アレイを数個から数十個並べて構成することになる（図４参照；従来例１）。図４において、半導体基板１０１（P-sub）からのノイズや隣り合う拡散層抵抗１０７のノイズによる影響を防ぐため、拡散層抵抗１０７（Ｎ−拡散層）は、夫々、ディープＮウェル１０２（deep-N-well）及びＮウェル１０３（N-well）に囲まれたＰウェル１０５（P-well）領域内に形成される。そして、拡散層抵抗１０７（Ｎ−拡散層）は、Ｐウェルコンタクト１０６（Ｐ＋拡散層）で囲まれ、さらにその外周をＮウェルコンタクト１０４（Ｎ＋拡散層）で囲まれた構成となっている。
【０００３】
【特許文献１】特開２００３−１３３３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図４（従来例１）の抵抗セルレイアウトパターンでは、拡散層とポリシリコン層（ゲート電極）で構成する通常のＭＩＳトランジスタと異なり、拡散層抵抗１０７、Ｐウェルコンタクト１０６、及びＮウェルコンタクト１０４は、拡散層で構成されており、ポリシリコン層が全く存在しない。一方、抵抗セルレイアウトパターンから離れた他の領域に配置されたＭＩＳトランジスタ（通常は複数のＭＩＳトランジスタで論理回路等を構成する）には、ゲート電極層としてポリシリコン層（ゲート電極およびその入力信号線）が存在する。そのため、抵抗セルレイアウトパターンが配置された領域では、ＭＩＳトランジスタが配置される他の領域と比較して、ポリシリコン層の使用密度が極端に減るため、ＣＭＰによる平坦化を行う前の層間絶縁膜が、ポリシリコン層が存在する他の領域と比較して、盛り上がりがなく平坦になっている。このような状態のウェハ上でＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により層間絶縁膜の平坦化を行うと、拡散層抵抗１０７が配された領域の平坦な層間絶縁膜は過剰に研磨されることになる。このように過剰に研磨されると、この影響を受けて他の領域においても層間絶縁膜の下に形成されたＭＩＳトランジスタのゲート電極も削られることになり、ＭＩＳトランジスタのチャネル幅が設計値より狭くなり（値が小さくなり）、ＭＩＳトランジスタの閾値電圧Ｖｔの値が下がる、いわゆる逆ナロウチャネル効果が発生する。この逆ナロウチャネル効果は、抵抗セルレイアウトパターンに比較的近く配置され、過研磨の影響を受け易いＭＩＳトランジスタで生じる。ここで、逆ナロウチャネル効果とは、ＭＩＳトランジスタのチャネル幅が狭くなることにより、ゲート絶縁膜とチャネル界面付近でゲート電極からの電界が集中し、ＭＩＳトランジスタが動作する閾値電圧Ｖｔが下がる現象をいう。ＭＩＳトランジスタの閾値電圧Ｖｔの値が下がると、ＭＩＳトランジスタの設計値とずれが生じ、結果的に回路特性を左右する問題が生じる。
【０００５】
そこで、従来においては、図５（従来例２）のようにＰウェルコンタクト１０６とＮウェルコンタクト１０４の間や、拡散層抵抗１０７とＰウェルコンタクト１０６の間にポリシリコン層１０９ａ、１０９ｂを入れる領域を設け、その領域にポリシリコン層１０９ａ、１０９ｂを配置することにより、ＣＭＰによる平坦化での過研磨の防止を実現していた。これと同様な手法を用いた従来技術として、特許文献１では、半導体基板上にて抵抗帯の周囲を取囲むようにワード線（トランスファゲート）が配置されたものが開示されている（従来例３）。
【０００６】
しかしながら、従来例２では、抵抗セルレイアウトの空いた領域にポリシリコン層をわざわざ配置することになり、抵抗のレイアウトサイズが増加してしまう。また、従来例３（特許文献１）では、抵抗帯の外面にそって取囲む形でワード線（トランスファゲート）を配置しているので、トランスファゲートの密度が過剰になる。トランスファゲートの密度が過剰になると、その上に形成される層間絶縁膜の厚さが、トランスファゲートの密度の低い場所より相対的に厚くなり、ウェハ全体の平坦化を行った場合、密度が高い領域の層間絶縁膜が残り、段差ができ、ＣＭＰがやりにくくなる。また、この層間絶縁膜の残りや、過剰なトランスファゲートを取り除くために、さらに研磨を行うと、抵抗帯が存在しない領域の他の密度の低い部分が過研磨となり、他の領域に形成されたトランジスタの閾値電圧Ｖｔの値が下がるおそれがある。
【０００７】
以上の説明では、ポリシリコン層（従来例３ではトランスファゲート）が存在しない素子として、抵抗セルレイアウトパターンを例に、過研磨が発生することを述べたが、図４において、拡散層抵抗１０７の替わりにダイオードを配置する場合の構成は、例えば、Ｐウェル１０５（P-well）領域内にＮ型拡散層領域を形成し、さらに、このＮ型拡散層領域内にＰ型拡散層領域を形成することで得られる。つまり、抵抗セルレイアウトパターンと同様に、このダイオードもポリシリコン層が存在しない素子として形成されるため、やはり過研磨の問題が生じることになる。拡散層抵抗１０７の替わりにバイポーラトランジスタを配置する場合も、バイポーラトランジスタはポリシリコン層が存在しない素子であるため、同様に過研磨の問題が生じる。
【０００８】
また、以上の説明では、ＭＩＳトランジスタのゲート電極としてポリシリコン層を用い、抵抗、ダイオード又はバイポーラトランジスタには、このポリシリコン層が存在しないことを説明した。しかしながら、ＭＩＳトランジスタのゲート電極としては、このポリシリコン層に代えて、ポリシリとメタルの多層構造のポリシリメタルゲート、メタル層を用いたメタルゲート、さらに他の導電性材料層を加えた多層構造のゲート電極等が可能である。そして、ＭＩＳトランジスタのゲート電極層としていずれの材料を採用した場合にも、抵抗、ダイオード又はバイポーラトランジスタのように、半導体層の上方にゲート電極、つまり制御電極を有しない素子が配された領域においては、過研磨の問題が生じる。
【０００９】
本発明の主な課題は、抵抗、ダイオード又はバイポーラトランジスタのように、ポリシリコン層等の制御電極層を有しない素子のレイアウトサイズを増加させることなく、ＣＭＰによる平坦化での過研磨を防ぐことができ、周辺のＭＩＳトランジスタの閾値電圧Ｖｔが設計値とのずれのない半導体装置を提供することである。
【００１０】
本発明は、ＭＩＳトランジスタのゲート電極として、上述の、ポリシリコン層、ポリシリメタル層、メタル層、又は、これらのいずれかの材料に他の導電性材料層を加えた多層構造の、いずれを採用した場合においても、その過研磨の問題の解決を図れるものである。そこで、ポリシリコン層、ポリシリメタル層、メタル層、又は、これらのいずれかの材料に他の導電性材料層を加えた多層構造のように、ＭＩＳトランジスタの制御電極であるゲート電極と同じ層として形成される層を、制御電極層と称することにする。
【課題を解決するための手段】
【００１１】
本発明の第１の視点においては、第１導電型の半導体層の上方に制御電極層を有せず、かつ、前記半導体層に形成された第２導電型の不純物領域を有する素子と、前記素子の周囲に形成されたコンタクト部と、を備え、前記コンタクト部には、前記半導体層の上方にて該コンタクト部の延在方向に配された制御電極層と、前記半導体層に第１導電型の不純物で形成されたコンタクト領域とが交互に配置されていることを特徴とする。
【００１２】
本発明の第２の視点においては、第１導電型の第１ウェル領域の上方に制御電極層を有せず、かつ、前記第１ウェル領域に形成された第２導電型の不純物領域を有する素子と、前記素子の周囲の第１ウェル領域に形成された第１ウェルコンタクト部と、を備え、前記第１ウェルコンタクト部には、前記第１ウェル領域の上方にて該第１ウェルコンタクト部の延在方向に配された第１制御電極層と、前記第１ウェル領域に第１導電型の不純物で形成された第１ウェルコンタクト領域とが交互に配置されていることを特徴とする。
【００１３】
本発明の第３の視点においては、第１導電型の第１ウェル領域の上方に制御電極層を有せず、かつ、前記第１ウェル領域に形成された第２導電型の不純物領域を有する素子と、前記第１ウェル領域を囲んで形成された第２導電型の第２ウェル領域と、前記素子の周囲の前記第１ウェル領域に形成された第１ウェルコンタクト部、及び、前記第１ウェル領域の周囲の前記第２ウェル領域に形成された第２ウェルコンタクト部のうちの少なくとも一方のウェルコンタクト部と、を備え、前記一方のウェルコンタクト部には、対応するウェル領域の上方にて該一方のウェルコンタクト部の延在方向に配された制御電極層と、対応するウェル領域に形成されたウェルコンタクト領域とが交互に配置され、前記ウェルコンタクト領域は、該ウェルコンタクト領域が形成されたウェル領域と同じ導電型の不純物で形成されていることを特徴とする。
【００１４】
本発明の第４の視点においては、半導体基板における第１導電型の第１不純物領域の上方に制御電極層を有せず、かつ、前記第１不純物領域に形成された第２導電型の第２不純物領域を有する素子と、前記素子の周囲に形成されたコンタクト部と、を備え、前記コンタクト部には、該コンタクト部の延在方向に形成された制御電極層とコンタクト領域とが交互に配置され、前記コンタクト領域は、該コンタクト領域が接する前記半導体基板の不純物領域と同じ導電型の不純物で形成されていることを特徴とする。
【００１５】
本発明の第５の視点においては、半導体基板上に配されるとともに拡散層で構成された拡散層抵抗と、前記拡散層抵抗の外周を囲むように配されるとともに拡散層で構成された第１コンタクトと、前記第１コンタクトの外周を囲むように配されるとともに拡散層で構成された第２コンタクトと、を備えた抵抗セルを有する半導体装置であって、前記第１コンタクトは、複数に分断された第１コンタクト部で構成され、前記第２コンタクトは、複数に分断された第２コンタクト部で構成され、隣り合う前記第１コンタクト部間の領域に第１制御電極層が配されて前記第１コンタクト部と前記第１制御電極層が交互に配置され、隣り合う前記第２コンタクト部間の領域に第２制御電極層が配されて前記第２コンタクト部と前記第２制御電極層が交互に配置されていることを特徴とする。
【００１６】
本発明の前記半導体装置において、前記第１コンタクト部の外周側には前記第２制御電極層が配されており、前記第１制御電極層の外周側には前記第２コンタクト部が配されており、前記第１コンタクト部と前記第１制御電極層の配列と、前記第２コンタクト部と前記第２制御電極層の配列とが相対的にずれて配置されていることが好ましい。
【発明の効果】
【００１７】
本発明によれば、従来のようにＰウェルコンタクト（図５の１０６）とＮウェルコンタクト（図５の１０４）の間や、拡散層抵抗（図５の１０７）とＰウェルコンタクト（図５の１０６）の間に配置されていたポリシリコン層（図５の１０９ａ、１０９ｂ）のような制御電極層が不要となり、ＰウェルコンタクトとＮウェルコンタクトの間や、拡散層抵抗とＰウェルコンタクトとの間の領域を小さく設計することができるので、抵抗のレイアウトサイズを増加させないようにすることができる。また、拡散層抵抗の外周に形成されたＰウェルコンタクト、及びＰウェルコンタクトの外周に形成されたＮウェルコンタクトを分断し、Ｐウェルコンタクト間、及びＮウェルコンタクト間に制御電極層を配置することにより、抵抗セルレイアウトパターン、ダイオードまたはバイポーラトランジスタのように制御電極層を有しない素子に近接する外周部の制御電極層密度を上げることができ、ＣＭＰによる平坦化での過研磨を防止することができる。抵抗セルレイアウトパターン、ダイオードまたはバイポーラトランジスタのように制御電極層を有しない素子領域における層間絶縁膜の過研磨が防止されることで、他の領域に形成されたＭＩＳトランジスタのゲート電極となる制御電極層が削られることを回避できるため、ＭＩＳトランジスタのチャネル幅が設計値より狭くなることがなくなり、ＭＩＳトランジスタの閾値電圧Ｖｔや、抵抗セルの抵抗値が設計値と同じにできる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態に係る半導体装置では、半導体基板（図２の１）上に配されるとともに拡散層で構成された拡散層抵抗（図１の７）と、前記拡散層抵抗（図１の７）の外周を囲むように配されるとともに拡散層で構成されたＰウェルコンタクト（図１の６）と、前記Ｐウェルコンタクト（図１の６）の外周を囲むように配されるとともに拡散層で構成されたＮウェルコンタクト（図１の４）と、を備えた抵抗セルを有する半導体装置であって、前記Ｐウェルコンタクト（図１の６）は、複数に分断されたＰウェルコンタクト部（図１の６の個々の部分）で構成され、前記Ｎウェルコンタクト（図１の４）は、複数に分断されたＮウェルコンタクト部（図１の４の個々の部分）で構成され、隣り合う前記Ｐウェルコンタクト部（図１の６）間の領域に第１制御電極層（図１の９ｂ）が配されて前記Ｐウェルコンタクト部（図１の６）と前記第１制御電極層（図１の９ｂ）が交互に配置され、隣り合う前記Ｎウェルコンタクト部（図１の４）間の領域に第２制御電極層（図１の９ａ）が配されて前記Ｎウェルコンタクト部（図１の４）と前記第２制御電極層（図１の９ａ）が交互に配置されている。また、実製品で拡散層抵抗に要求される特性により、ＰウェルコンタクトまたはＮウェルコンタクトのいずれか一方のみを設け、Ｐウェルコンタクト部またはＮウェルコンタクト部を制御電極層と交互に配置した構成とすることも可能である。ここで、交互に配置されるとは、図１のように平面的に見て交互に配置されるという意味で用いており、以下の説明においても同様である。
【実施例１】
【００１９】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した部分平面図である。図２は、本発明の実施例１に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した（Ａ）図１のＸ−Ｘ´間の断面図、及び（Ｂ）図１のＹ−Ｙ´間の断面図である。なお、図１においては、層間絶縁膜１０、配線１２ａ、１２ｂを省略している。
【００２０】
図１および図２を参照すると、半導体装置は、Ｐ型の半導体基板１（例えば、Ｐ型シリコン基板）における抵抗セルレイアウトパターンが形成される領域の深い部分にディープＮウェル２が形成されている。半導体装置は、半導体基板１において、ディープＮウェル２上にＰウェル５が形成されており、Ｐウェル５の周囲の領域にＮウェル３が形成されており、Ｎウェル３がディープＮウェル２の周縁部に到達している。つまり、Ｐウェル５の側面を囲んでＮウェル３が形成され、さらにＰウェル５の下面に接してディープＮウェル２が形成されており、Ｐウェル５は、Ｎウェル３及びディープＮウェル２によって半導体基板１（P-Sub）と分離されている。
【００２１】
図１に示すように、Ｎウェル３には、Ｎ＋拡散層であるＮウェルコンタクト４が形成されている。Ｎウェルコンタクト４は、例えばポリシリコン層のような、制御電極層９ａにより複数に分断されており、制御電極層９ａ下には形成されておらず、隣り合う制御電極層９ａの間の領域に形成されている。
【００２２】
制御電極層９ａは、隣り合うＮウェルコンタクト４の間の領域のＮウェル３上にて絶縁膜８ａを介して配設されている（図２）。Ｎウェルコンタクト４と制御電極層９ａとは、交互に配されてＰウェル５を囲むように延在している。Ｎウェルコンタクト４の内周側には、例えばポリシリコン層のような、制御電極層９ｂが配されており、制御電極層９ａの内周側にはＰウェルコンタクト６が配されており、Ｎウェルコンタクト４と制御電極層９ａの配列とＰウェルコンタクト６と制御電極層９ｂの配列とが、延在方向において相対的にずれて配置されている。
【００２３】
半導体装置は、Ｐウェル５の表面中央部に、短冊状でＮ−拡散層である拡散層抵抗７が形成されており、拡散層抵抗７の端部に接続されたＮ＋拡散層１３が形成されている。半導体装置は、Ｐウェル５における拡散層抵抗７を囲むように外周にＰ＋拡散層であるＰウェルコンタクト６が形成されている。Ｐウェルコンタクト６は、拡散層抵抗７とＮウェル３との間のＰウェル５の表面領域に形成されており、制御電極層９ｂにより複数に分断されている。Ｐ＋拡散層であるＰウェルコンタクト６は、制御電極層９ｂの下には形成されておらず、隣り合う制御電極層９ｂの間の領域に形成されている。制御電極層９ｂは、隣り合うＰウェルコンタクト６の間の領域のＰウェル５上にて絶縁膜８ｂを介して配設されている（図２）。Ｐウェルコンタクト６と制御電極層９ｂとは、交互に配されて拡散層抵抗７を囲むように延在している。Ｐウェルコンタクト６の外周側には制御電極層９ａが配されており、制御電極層９ｂの外周側にはＮウェルコンタクト４が配されており、Ｐウェルコンタクト６と制御電極層９ｂの配列とＮウェルコンタクト４と制御電極層９ａの配列とが、延在方向において相対的にずれて配置されている。つまり、Ｐウェルコンタクト６と制御電極層９ａとが隣接し、Ｎウェルコンタクト４と制御電極層９ｂとが隣接するように配列されている。ここで、隣接するとは、図１のように平面的に見て隣接するという意味で用いている。
【００２４】
半導体装置は、Ｎウェル３、Ｎウェルコンタクト４、Ｐウェル５、Ｐウェルコンタクト６、拡散層抵抗７、及び制御電極層９ａ、９ｂを含む半導体基板１上に層間絶縁膜１０が形成されている。層間絶縁膜１０は、Ｎウェルコンタクト４に通ずる下穴が形成されており、その下穴にコンタクトプラグ１１ａが形成されている。コンタクトプラグ１１ａは、層間絶縁膜１０上に形成された配線１２ａと接続されている。層間絶縁膜１０は、Ｐウェルコンタクト６に通ずる下穴が形成されており、その下穴にコンタクトプラグ１１ｂが形成されている。コンタクトプラグ１１ｂは、層間絶縁膜１０上に形成された配線１２ｂと接続されている。層間絶縁膜１０は、拡散層抵抗７の端部に接続されたＮ＋拡散層１３に通ずる下穴が形成されており、その下穴にコンタクトプラグ１１ｃが形成されている。コンタクトプラグ１１ｃは、層間絶縁膜１０上に形成された配線（図示せず）と接続されている。
【００２５】
制御電極層９ａ、９ｂは、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）による平坦化での過研磨を防止するためのものである。制御電極層９ａ、９ｂは、Ｐウェルコンタクト６と制御電極層９ｂの配列と、Ｎウェルコンタクト４と制御電極層９ａの配列とを相対的にずらして配置したり、Ｎウェルコンタクト４間やＰウェルコンタクト６間の間隔を調整することで、密度を均等に調節できる。
【００２６】
次に、本発明の実施例１に係る半導体装置の製造方法の一例について説明する。
【００２７】
まず、Ｐ型の半導体基板１上に、ディープＮウェル２を形成するための開口部を有するレジストを形成し、当該レジストをマスクとしてＮ型不純物の注入によりディープＮウェル２を形成し、その後、当該レジストを除去する。
【００２８】
次に、ディープＮウェル２を含む半導体基板１上に、Ｐウェル５を形成するための開口部を有するレジストを形成し、当該レジストをマスクとしてＰ型不純物の注入によりＰウェル５を形成し、その後、当該レジストを除去する。
【００２９】
次に、Ｐウェル５を含む半導体基板１上に、Ｎウェル３を形成するための開口部を有するレジストを形成し、当該レジストをマスクとしてＮ型不純物の注入によりＮウェル３を形成し、その後、当該レジストを除去する。
【００３０】
次に、Ｐウェル５及びＮウェル３を含む半導体基板１上に、拡散層抵抗７を形成するための開口部を有するレジストを形成し、当該レジストをマスクとしてＮ型不純物の注入により拡散層抵抗７を形成し、その後、当該レジストを除去する。
【００３１】
次に、Ｐウェル５及びＮウェル３を含む半導体基板１上に、Ｎウェルコンタクト４及びＮ＋拡散層１３を形成するための開口部を有するレジストを形成し、当該レジストをマスクとしてＮ型不純物の注入によりＮウェルコンタクト４及びＮ＋拡散層１３を形成し、その後、当該レジストを除去する。
【００３２】
次に、Ｐウェル５及びＮウェル３を含む半導体基板１上に、Ｐウェルコンタクト６を形成するための開口部を有するレジストを形成し、当該レジストをマスクとしてＰ型不純物の注入によりＰウェルコンタクト６を形成し、その後、当該レジストを除去する。
【００３３】
次に、Ｎウェル３、Ｎウェルコンタクト４、Ｐウェル５、Ｐウェルコンタクト６、拡散層抵抗７、及び拡散層抵抗７を含む半導体基板１上に、絶縁膜８ａ、８ｂとなる絶縁膜を成膜し、その後、制御電極層９ａ、９ｂとなる導電層として例えばポリシリコンを成膜する。
【００３４】
次に、制御電極層９ａ、９ｂを形成するための開口部を有するレジストを形成し、当該レジストをマスクとして、露出する制御電極層、絶縁膜をエッチング除去することにより、制御電極層９ａ、９ｂ、絶縁膜８ａ、８ｂを形成し、その後、当該レジストを除去する。
【００３５】
次に、Ｎウェル３、Ｎウェルコンタクト４、Ｐウェル５、Ｐウェルコンタクト６、拡散層抵抗７、及び制御電極層９ａ、９ｂを含む半導体基板１上に層間絶縁膜１０を成膜する。
【００３６】
次に、層間絶縁膜１０の表面をＣＭＰにより平坦化する。
【００３７】
次に、層間絶縁膜１０上に、コンタクトプラグ１１ａ、１１ｂ、１１ｃ用の下穴を形成するための開口部を有するレジストを形成し、当該レジストをマスクとして、Ｎウェルコンタクト４、Ｐウェルコンタクト６が現れるまで層間絶縁膜１０をエッチング除去してコンタクトプラグ１１ａ、１１ｂ、１１ｃ用の下穴を形成し、その後、当該レジストを除去する。
【００３８】
次に、層間絶縁膜１０に形成された下穴にコンタクトプラグ１１ａ、１１ｂ、１１ｃを形成する。
【００３９】
その後、コンタクトプラグ１１ａ、１１ｂ、１１ｃを含む層間絶縁膜１０上の所定の位置に配線１２ａ、１２ｂを形成する。これにより、図１、図２に示す半導体装置ができる。
【００４０】
実施例１によれば、従来のようにＰウェルコンタクト（図５の１０６）とＮウェルコンタクト（図５の１０４）の間や、拡散層抵抗（図５の１０７）とＰウェルコンタクト（図５の１０６）の間に配置されていたポリシリコン層（図５の１０９ａ、１０９ｂ）に相当する制御電極層が不要となり、Ｐウェルコンタクト（図５の１０６）とＮウェルコンタクト（図５の１０４）の間や、拡散層抵抗（図５の１０７）とＰウェルコンタクト（図５の１０６）の間の領域を小さく設計することができるので、抵抗のレイアウトサイズを増加させないようにすることができる。
【００４１】
また、拡散層抵抗７の外周に形成されたＰウェルコンタクト６、及びＰウェルコンタクト６の外周に形成されたＮウェルコンタクト４を分断し、Ｐウェルコンタクト６間、及びＮウェルコンタクト４間に制御電極層９ｂ、９ａを配置することにより、抵抗セルレイアウトパターンにおける制御電極層の密度を上げることができ、ＣＭＰによる平坦化での過研磨を防止することができる。抵抗セルレイアウトパターンにおける過研磨が防止されることで、他の領域に形成されたＭＩＳトランジスタのゲート電極が削られることを回避できるため、ＭＩＳトランジスタのチャネル幅が設計値より狭くなることがなくなり、ＭＩＳトランジスタの閾値電圧Ｖｔや、抵抗セルの抵抗値が設計値と同じにできる。
【実施例２】
【００４２】
本発明の実施例２に係る半導体装置について図面を用いて説明する。図３は、本発明の実施例２に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した部分平面図である。
【００４３】
実施例２に係る抵抗セルレイアウトパターンは、実施例１（図１参照）に係る抵抗セルレイアウトパターンを並べて配置したものである。隣り合う拡散層抵抗７の間の領域に配置されたＮウェルコンタクト４及び制御電極層９ａは、隣り合う抵抗セル間で共通化されている。その他の構成（断面構成も含む）は、実施例１と同様である。実施例２によれば、実施例１と同様な効果を奏するとともに、隣り合う抵抗セル間でＮウェルコンタクト４及び制御電極層９ａが共通化されることで、抵抗セル間での制御電極層９ａ、９ｂの密度が過剰になることがなく、その上に形成される層間絶縁膜（図２の１０に相当）の厚さにむらがなくなり、ウェハ全体の平坦化を行った場合、段差ができない。
【実施例３】
【００４４】
次に、本発明の実施例３に係る半導体装置について、例えばポリシリコン層のような、制御電極層が存在しない素子としてダイオードを配置する場合について説明する。
【００４５】
実施例３では、実施例１（図１及び図２参照）において、拡散層抵抗７の替わりにダイオードを配置する場合の構成は、例えば、Ｐウェル５（P-well）領域内にＮ型拡散層領域を形成し、さらに、このＮ型拡散層領域内にＰ型拡散層領域を形成することで、ＰＮ接合のダイオードを得たものである。そして、このＮ型拡散層領域、Ｐ型拡散層領域に通ずる下穴が層間絶縁膜１０に形成され、その下穴の夫々にコンタクトプラグが形成されている。夫々のコンタクトプラグは、層間絶縁膜１０上に形成された配線と接続される。
【００４６】
また、実施例１の拡散層抵抗（Ｎ−拡散層）７の領域内にＰ型拡散層領域を形成し、Ｐ型拡散層領域に通ずるコンタクトプラグ形成してダイオード構成とすることも可能である。そして、夫々の拡散層の不純物濃度を調整することで、所望のダイオード特性を得ることもできる。
【００４７】
また、実施例２の抵抗セルレイアウトパターンの場合と同様にダイオードを複数並べて配置し、ダイオードを並列または直列に接続した構成とすることも可能である。
【００４８】
実施例３によれば、このように、Ｐウェル５（P-well）領域内にダイオードを形成した場合においても、上述した抵抗セルレイアウトパターンの場合と同様に、その外周部にＰウェルコンタクト６と制御電極層９ｂ（延在方向に交互配列、Ｎウェルコンタクト４と制御電極層９ａ（延在方向に交互配列）を、順に配することにより、ダイオードのように制御電極層を有しない素子に近接する外周部の制御電極層密度を上げることができ、他の領域に形成されたＭＩＳトランジスタのゲート電極が削られることを回避できる。
【実施例４】
【００４９】
次に、本発明の実施例４に係る半導体装置について、例えばポリシリコン層のような、制御電極層が存在しない素子としてバイポーラトランジスタを配置する場合について説明する。
【００５０】
実施例４では、実施例１（図１及び図２参照）において、拡散層抵抗７の替わりにバイポーラトランジスタを配置する場合の構成は、例えば、Ｐウェル５（P-well）領域内にＮ型拡散層領域を形成し、このＮ型拡散層領域内にＰ型拡散層領域を形成し、さらに、このＰ型拡散層領域内Ｎ型拡散層領域を形成することで、ＮＰＮ型のバイポーラトランジスタを得ることができる。そして、このＮＰＮ型のバイポーラトランジスタを構成するＮ型拡散層領域、Ｐ型拡散層領域、Ｎ型拡散層領域の夫々に通ずる下穴が層間絶縁膜１０に形成され、その下穴の夫々にコンタクトプラグが形成されている。夫々のコンタクトプラグは、層間絶縁膜１０上に形成された配線と接続される。
【００５１】
また、実施例１の拡散層抵抗（Ｎ−拡散層）７の領域内にＰ型拡散層領域を形成し、このＰ型拡散層領域内にＮ型拡散層領域を形成し、夫々の拡散層領域に通ずるコンタクトプラグ形成してＮＰＮ型のバイポーラトランジスタ構成とすることも可能である。そして、夫々の拡散層の不純物濃度を調整することで、所望のバイポーラトランジスタ特性を得ることもできる。
【００５２】
また、実施例２の抵抗セルレイアウトパターンの場合と同様にバイポーラトランジスタを複数並べて配置し、バイポーラトランジスタの並列接続、直列接続、またはダーリントン接続した構成等とすることも可能である。
【００５３】
実施例４によれば、このように、Ｐウェル５（P-well）領域内にバイポーラトランジスタを形成した場合においても、上述した抵抗セルレイアウトパターンの場合と同様に、その外周部にＰウェルコンタクト６と制御電極層９ｂ（延在方向に交互配列、Ｎウェルコンタクト４と制御電極層９ａ（延在方向に交互配列）を、順に配することにより、バイポーラトランジスタのように制御電極層を有しない素子に近接する外周部の制御電極層密度を上げることができ、他の領域に形成されたＭＩＳトランジスタのゲート電極が削られることを回避できる。
【００５４】
なお、本発明は、電源発生回路に用いられ、半導体基板からのノイズの回り込みによるウェルの揺れを防止する必要のある抵抗素子の周囲に配置されるＮウェルコンタクト、Ｐウェルコンタクトに適用できるものである。しかし、これら高精度が要求される抵抗素子部に限定されず、その他の抵抗素子、ダイオードまたはバイポーラトランジスタのように制御電極層を有しない素子の周囲に配置されるＮウェルコンタクト、Ｐウェルコンタクトに適用した場合においても、本発明はレイアウト面積の増加を招くことなく有効に過研磨を防止でき、半導体装置の回路特性劣化を防止できるものである。
【００５５】
さらに、上述の説明では、Ｐ導電型の半導体基板（P-Sub）にＮウェル、Ｐウェル、Ｎ−拡散層抵抗（又はダイオード）、制御電極層等を形成する場合について記載したが、Ｎ導電型の半導体基板（N-Sub）にＰウェル、Ｎウェル、Ｐ−拡散層抵抗（又はダイオード）、制御電極層等を形成することも可能である。このＮ導電型の半導体基板（N-Sub）を用いた場合も、前述と同様の効果を得ることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した部分平面図である。
【図２】本発明の実施例１に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した（Ａ）図１のＸ−Ｘ´間の断面図、及び（Ｂ）図１のＹ−Ｙ´間の断面図である。
【図３】本発明の実施例２に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した部分平面図である。
【図４】従来例１に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
【図５】従来例２に係る半導体装置における抵抗セルレイアウトパターンの構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
【符号の説明】
【００５７】
１  半導体基板（P-sub）
２  ディープＮウェル（deep-N-well）
３  Ｎウェル
４  Ｎウェルコンタクト（Ｎ＋拡散層）
５  Ｐウェル
６  Ｐウェルコンタクト（Ｐ＋拡散層）
７  拡散層抵抗（Ｎ−拡散層）
８ａ、８ｂ  絶縁膜
９ａ  制御電極層（第２制御電極層）
９ｂ  制御電極層（第１制御電極層）
１０  層間絶縁膜
１１ａ、１１ｂ、１１ｃ  コンタクトプラグ
１２ａ、１２ｂ  配線
１３  Ｎ＋拡散層
１０１  半導体基板（P-sub）
１０２  ディープＮウェル（deep-N-well）
１０３  Ｎウェル（N-well）
１０４  Ｎウェルコンタクト（Ｎ＋拡散層）
１０５  Ｐウェル（P-well）
１０６  Ｐウェルコンタクト（Ｐ＋拡散層）
１０７  拡散層抵抗（Ｎ−拡散層）
１０８ａ、１０８ｂ  絶縁膜
１０９ａ、１０９ｂ  ポリシリコン層
１１０  層間絶縁膜
１１１ａ、１１１ｂ、１１１ｃ  コンタクトプラグ
１１２ａ、１１２ｂ  配線
１１３  Ｎ＋拡散層
【図１】
2010109251.tif 000003
【図２】
2010109251.tif 000004
【図３】
2010109251.tif 000005
【図４】
2010109251.tif 000006
【図５】
2010109251.tif 000007