(57)【要約】【課題】読み出しマージンを改善し、読み出し速度の低下を防ぎ、かつ書き込みマージンの低下を防ぐことが可能な半導体装置を提供する。【解決手段】電源電圧制御部１は、第１の電源電圧および第１の電源電圧よりもレベルの低い第２の電源電圧をメモリセルＭＣに供給し、メモリセルＭＣからのデータ読み出し時、第１の電源電圧のレベルをメモリセルＭＣへのデータ書き込み時における第１の電源電圧のレベルと比べて高く設定すること、および第２の電源電圧のレベルをメモリセルＭＣへのデータ書き込み時における第２の電源電圧と比べて低く設定することの少なくとも一方を行なう。【選択図】図１
2010287287.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するためのメモリセルと、
前記メモリセルに結合された第１のビット線および第２のビット線と、
前記メモリセルに結合された第１のワード線および第２のワード線と、
前記第１のワード線および前記第２のワード線の電位を制御することにより、前記メモリセルが記憶するデータを前記第１のビット線および前記第２のビット線経由で読み出す読み出し制御部と、
前記第１のワード線および前記第２のワード線の電位を制御することにより、前記メモリセルへ前記第１のビット線および前記第２のビット線経由でデータを書き込む書き込み制御部と、
第１の電源電圧および前記第１の電源電圧よりもレベルの低い第２の電源電圧を前記メモリセルに供給する電源電圧制御部とを備え、
前記メモリセルは、
入力ノードおよび出力ノードを有する第１のインバータと、
前記第１のインバータの出力ノードに結合された入力ノードおよび前記第１のインバータの入力ノードに結合された出力ノードを有する第２のインバータと、
前記第１のビット線と前記第１のインバータの出力ノードとの間に接続され、前記第１のワード線に結合された制御電極を有する第１のアクセストランジスタと、
前記第２のビット線と前記第２のインバータの出力ノードとの間に接続され、前記第１のワード線に結合された制御電極を有する第２のアクセストランジスタと、
前記第１のアクセストランジスタと前記第１のビット線との間に接続され、前記第２のワード線に結合された制御電極を有する第３のアクセストランジスタと、
前記第２のアクセストランジスタと前記第２のビット線との間に接続され、前記第２のワード線に結合された制御電極を有する第４のアクセストランジスタとを含み、
前記電源電圧制御部は、前記第１のインバータおよび前記第２のインバータに前記第１の電源電圧および前記第２の電源電圧を供給し、前記メモリセルからのデータ読み出し時、前記第１の電源電圧のレベルを前記メモリセルへのデータ書き込み時における前記第１の電源電圧のレベルと比べて高く設定すること、および前記第２の電源電圧のレベルを前記メモリセルへのデータ書き込み時における前記第２の電源電圧と比べて低く設定することの少なくとも一方を行なう半導体装置。
【請求項２】
前記読み出し制御部は、前記メモリセルからのデータ読み出し時、前記第１のワード線および前記第２のワード線の電位を前記第２の電源電圧のレベルよりも高く設定し、
前記書き込み制御部は、前記メモリセルへのデータ書き込み時、前記第１のワード線および前記第２のワード線の電位を前記第２の電源電圧のレベルよりも高く設定し、
前記電源電圧制御部は、前記メモリセルからのデータ読み出し時、前記第１の電源電圧のレベルを前記メモリセルへのデータ書き込み時における前記第１の電源電圧のレベルと比べて高く、かつ前記第１のワード線および前記第２のワード線の電位よりも高く設定する請求項１に記載の半導体装置。
【請求項３】
前記書き込み制御部は、前記メモリセルへのデータ書き込み時、前記第１の電源電圧のレベルを前記第１のワード線および前記第２のワード線の電位よりも低く設定する請求項２に記載の半導体装置。
【請求項４】
前記読み出し制御部は、前記メモリセルからのデータ読み出し時、前記第１のワード線および前記第２のワード線の電位を前記第２の電源電圧のレベルよりも高く設定し、
前記書き込み制御部は、前記メモリセルへのデータ書き込み時、前記第１のワード線および前記第２のワード線の電位を前記第２の電源電圧のレベルよりも高く設定し、
前記電源電圧制御部は、前記メモリセルからのデータ読み出し時、前記第２の電源電圧のレベルを前記メモリセルへのデータ書き込み時における前記第２の電源電圧と比べて低く設定し、かつ前記メモリセルへのデータ書き込み時、前記第２の電源電圧を接地電圧レベルより所定値高いレベルに設定する請求項１に記載の半導体装置。
【請求項５】
前記電源電圧制御部は、前記メモリセルからのデータ読み出し時、前記第２の電源電圧のレベルを負電圧レベルに設定する請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
書き込みデータに基づいて、前記第１のビット線および前記第２のビット線にデータを転送する書き込みドライブ回路と、
前記第１のビット線および前記第２のビット線の電位に基づいて負電圧を生成し、前記第１のビット線および前記第２のビット線のうちの低電位側のビット線を前記負電圧レベルに駆動する書き込み補助回路とを備え、
前記電源電圧制御部は、前記メモリセルからのデータ読み出し時、前記書き込み補助回路によって生成された前記負電圧を前記第２の電源電圧として前記メモリセルに供給する請求項５に記載の半導体装置。
【請求項７】
前記半導体装置は、さらに、
前記第１のワード線または前記第２のワード線と略平行に延伸し、前記メモリセルに前記第１の電源電圧を供給するための電源線を備え、
前記電源電圧制御部は、前記電源線を介して前記第１のインバータおよび前記第２のインバータに前記第１の電源電圧を供給し、前記メモリセルからのデータ読み出し時、前記第１のワード線または前記第２のワード線と前記電源線とのカップリング容量に蓄えられた電荷を用いることにより、前記第１の電源電圧のレベルを前記メモリセルへのデータ書き込み時における前記第１の電源電圧のレベルと比べて高く設定する請求項１に記載の半導体装置。
【請求項８】
行列状に配置され、データを記憶する複数のメモリセルと、
前記メモリセル列に対応して設けられた複数の第１のワード線と、
前記メモリセル列に対応して設けられた複数の第１のビット線および複数の第２のビット線と、
前記メモリセル行に対応して設けられた複数の第２のワード線と、
前記メモリセル列または前記メモリセル行に対応して設けられ、対応の前記メモリセル列または対応の前記メモリセル行における前記メモリセルに電源電圧を供給するための複数の電源線と、
前記複数の第１のワード線および前記複数の第２のワード線の電位を制御することにより前記メモリセルを選択し、選択した前記メモリセルが記憶するデータを対応の前記第１のビット線および対応の前記第２のビット線経由で読み出す読み出し制御部と、
前記複数の第１のワード線および前記複数の第２のワード線の電位を制御することにより前記メモリセルを選択し、選択した前記メモリセルへ対応の前記第１のビット線および対応の前記第２のビット線経由でデータを書き込む書き込み制御部と、
前記電源電圧のレベルを前記電源線ごとに制御可能な電源電圧制御部とを備え、
前記メモリセルは、
入力ノードおよび出力ノードを有する第１のインバータと、
前記第１のインバータの出力ノードに結合された入力ノードおよび前記第１のインバータの入力ノードに結合された出力ノードを有する第２のインバータと、
前記第１のビット線と前記第１のインバータの出力ノードとの間に接続され、前記第１のワード線に結合された制御電極を有する第１のアクセストランジスタと、
前記第２のビット線と前記第２のインバータの出力ノードとの間に接続され、前記第１のワード線に結合された制御電極を有する第２のアクセストランジスタと、
前記第１のアクセストランジスタと前記第１のビット線との間に接続され、前記第２のワード線に結合された制御電極を有する第３のアクセストランジスタと、
前記第２のアクセストランジスタと前記第２のビット線との間に接続され、前記第２のワード線に結合された制御電極を有する第４のアクセストランジスタとを含む半導体装置。
【請求項９】
前記電源電圧制御部は、前記第１のインバータおよび前記第２のインバータに第１の電源電圧および前記第１の電源電圧よりもレベルの低い第２の電源電圧を供給し、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応する前記電源線へ出力する前記第１の電源電圧のレベルを、選択された前記メモリセルに対応しない前記電源線へ出力する前記第１の電源電圧のレベルと比べて高く設定すること、および選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応する前記電源線へ出力する前記第２の電源電圧のレベルを、選択された前記メモリセルに対応しない前記電源線へ出力する前記第２の電源電圧のレベルと比べて低く設定することの少なくとも一方を行なう請求項８に記載の半導体装置。
【請求項１０】
前記読み出し制御部は、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応する前記第１のワード線および前記第２のワード線の電位を前記第２の電源電圧のレベルよりも高く設定し、
前記電源電圧制御部は、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応する前記電源線へ出力する前記第１の電源電圧のレベルを、選択された前記メモリセルに対応しない前記電源線へ出力する前記第１の電源電圧のレベルと比べて高く、かつ前記第１のワード線および前記第２のワード線の電位よりも高く設定する請求項９に記載の半導体装置。
【請求項１１】
前記読み出し制御部は、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応しない前記電源線へ出力する前記第１の電源電圧のレベルを前記第１のワード線および前記第２のワード線の電位よりも低く設定する請求項１０に記載の半導体装置。
【請求項１２】
前記読み出し制御部は、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応する前記第１のワード線および前記第２のワード線の電位を前記第２の電源電圧のレベルよりも高く設定し、
前記電源電圧制御部は、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応しない前記電源線へ出力する前記第２の電源電圧を接地電圧レベルより所定値高いレベルに設定し、選択された前記メモリセルに対応する前記電源線へ出力する前記第２の電源電圧のレベルを、選択された前記メモリセルに対応しない前記電源線へ出力する前記第２の電源電圧のレベルと比べて低く設定する請求項９に記載の半導体装置。
【請求項１３】
前記電源電圧制御部は、選択された前記メモリセルからのデータ読み出し時、選択された前記メモリセルに対応する前記電源線へ出力する前記第２の電源電圧のレベルを負電圧レベルに設定する請求項１２に記載の半導体装置。
【請求項１４】
前記半導体装置は、さらに、
書き込みデータに基づいて、前記第１のビット線および前記第２のビット線にデータを転送する書き込みドライブ回路と、
前記第１のビット線および前記第２のビット線の電位に基づいて負電圧を生成し、前記第１のビット線および前記第２のビット線のうちの低電位側のビット線を前記負電圧レベルに駆動する書き込み補助回路とを備え、
前記電源電圧制御部は、選択された前記メモリセルからのデータ読み出し時、前記書き込み補助回路によって生成された前記負電圧を前記第２の電源電圧として、選択された前記メモリセルに対応する前記電源線へ出力する請求項１３に記載の半導体装置。
【請求項１５】
前記電源線は、前記第１のワード線または前記第２のワード線と略平行に延伸し、
前記電源電圧制御部は、選択された前記メモリセルからのデータ読み出し時、前記第１のワード線または前記第２のワード線と前記電源線とのカップリング容量に蓄えられた電荷を用いることにより、選択された前記メモリセルに対応する前記電源線へ出力する前記第１の電源電圧のレベルを、選択された前記メモリセルに対応しない前記電源線へ出力する前記第１の電源電圧のレベルと比べて高く設定する請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、スタティック・ランダム・アクセス・メモリの低電源電圧下における読み出しマージンを改善するための構成に関する。
【背景技術】
【０００２】
高集積化のために、トランジスタ素子の微細化が進められている。この微細化に伴って、トランジスタ素子の信頼性および消費電力の観点から、電圧スケーリングが必要とされる。しかしながら、トランジスタ素子の微細化に伴って、製造プロセスにおける誤差（マスク位置合わせずれおよび不純物注入量の誤差）の影響が大きくなり、トランジスタ素子の特性のばらつきが大きくなる。このため、たとえばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）においては、スタティック・ノイズ・マージンが低下し、動作マージンが低下するという問題が生じる。
【０００３】
ＳＲＡＭメモリセルの構成の一例が、特開２０００−７６８６７号公報（特許文献１）に開示されている。すなわち、互いに交差接続された２つのインバータを含むメモリセル記憶部とデータ線との間に直列接続された２つのトランジスタを設け、その一方のトランジスタをワード線によって、もう一方のトランジスタを列選択線によって制御されるようにする。これにより、一部分の列でのみメモリセルと上記データ線との間で電流を流すことができる。
【０００４】
また、ＳＲＡＭの書き込みマージンを改善するための構成が、“A Single-Bit-Line Cross-Point Cell Activation (SCPA) Architecture for Ultra-Low-Power SRAM's”, Motomu Ukita et al., IEEE, 1993（非特許文献１）に開示されている。すなわち、データ書き込み時、ワード線の電位をメモリセルの電源電圧に対して相対的に高くすることにより、書き込みマージンを改善する。
【０００５】
また、ＳＲＡＭの読み出しマージンを改善するための構成が、特開２００８−６５９６８号公報（特許文献２）に開示されている。すなわち、行列状に配列される複数のスタティック型メモリセル、各上記メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、各上記ワード線に対応して配置され、各々がアドレス指定されたワード線を選択状態へ駆動する複数のワード線ドライバ、および主電源ノードの電圧を降圧して上記ワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路を備え、上記ドライバ電源回路は、上記主電源ノードと上記ドライバ電源ノードとの間に接続される抵抗素子と、上記ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含む。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−７６８６７号公報
【特許文献２】特開２００８−６５９６８号公報
【非特許文献】
【０００７】
【非特許文献１】“A Single-Bit-Line Cross-Point Cell Activation (SCPA) Architecture for Ultra-Low-Power SRAM's”, Motomu Ukita et al., IEEE, 1993
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に記載の構成では、選択状態のワード線（以下、選択ワード線とも称する）の電位を下げることから、選択ワード線に接続されたアクセストランジスタのドライブ能力が弱くなるため、読み出し速度が低下する場合がある。一方、選択ワード線の電位を下げずに読み出しマージンを改善するためには、メモリセルの電源電圧を上げる必要がある。その一方で、メモリセルの電源電圧を上げると、ワード線の電位がメモリセルの電源電圧に対して相対的に下がるため、書き込みマージンが低下してしまう。このため、選択メモリセルの電源電圧のみを上げる必要がある。
【０００９】
しかしながら、データ書き込み時、選択ワード線に接続された非選択メモリセルは半選択状態になっている。すなわち、選択ワード線に接続された非選択メモリセルにおけるアクセストランジスタがオンしていることから、センスアンプ等につながるビット線と非選択メモリセルとが電気的に接続されている。このため、非選択メモリセルの電源電圧を上げないと、選択ワード線に接続された非選択メモリセルにおいて記憶データが破壊される可能性が高くなってしまう。
【００１０】
この発明は、上述の課題を解決するためになされたもので、その目的は、読み出しマージンを改善し、読み出し速度の低下を防ぎ、かつ書き込みマージンの低下を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例の形態の半導体装置では、要約すれば、メモリセルは、第１のワード線および第２のワード線が選択された場合に第１のビット線および第２のビット線に電気的に接続される。そして、電源電圧制御部は、上記メモリセルからのデータ読み出し時、第１の電源電圧のレベルを上記メモリセルへのデータ書き込み時における上記第１の電源電圧のレベルと比べて高く設定すること、および第２の電源電圧のレベルを上記メモリセルへのデータ書き込み時における上記第２の電源電圧と比べて低く設定することの少なくとも一方を行なう。
【００１２】
また、本発明の他の一実施例の形態の半導体装置では、要約すれば、メモリセルは、第１のワード線および第２のワード線が選択された場合に第１のビット線および第２のビット線に電気的に接続される。そして、電源線がメモリセル列またはメモリセル行に対応して設けられ、電源電圧制御部は、電源電圧のレベルを上記電源線ごとに制御可能である。
【発明の効果】
【００１３】
本発明の一実施例の形態によれば、非選択メモリセルが半選択状態になることを防ぐことができる。これにより、非選択メモリセルの電源電圧を上げる必要がなくなるため、データ書き込み時における非選択メモリセルの記憶データの破壊を防ぐことができる。また、読み出しマージンを改善できるとともに、選択ワード線の電位を下げる必要がなくなるため、読み出し速度の低下を防ぐことができる。また、データ書き込み時、ワード線の電位がメモリセルの電源電圧に対して相対的に下がることを防ぐことができるため、書き込みマージンの低下を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図２】図１に示すメモリセルＭＣの構成の一例を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置におけるメモリセルの平面レイアウトを示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置におけるメモリセルの平面レイアウトを示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置におけるメモリセルの平面レイアウトを示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置における電源電圧制御部１、ＷＬＶデコーダ３およびＩ／Ｏ制御部４の構成を示す図である。
【図７】本発明の第１の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。
【図８】本発明の第１の実施の形態に係る半導体装置の変形例の構成を示す図である。
【図９】本発明の第２の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。
【図１０】本発明の第３の実施の形態に係る半導体装置における電源電圧制御部１、ＷＬＶデコーダ３およびＩ／Ｏ制御部４の構成を示す図である。
【図１１】本発明の第３の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。
【図１２】本発明の第４の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。
【図１３】本発明の第５の実施の形態に係る半導体装置におけるＩ／Ｏ制御回路４の書き込みドライバおよび書き込み補助回路の構成の一例を示す図である。
【図１４】図１３に示す書き込みドライバＷＤＶおよび書き込み補助回路ＷＡＵの動作を示す信号波形図である。
【図１５】図１３に示す書き込みドライバＷＤＶおよび書き込み補助回路ＷＡＵのデータ書き込み時の動作を詳細に示す信号波形図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【００１７】
図１を参照して、半導体装置１０１は、電源電圧制御部１と、ＷＬＨデコーダ２と、ＷＬＶデコーダ３と、Ｉ／Ｏ制御部４と、行列状に配置された複数のメモリセルＭＣとを備える。以下、行列状に配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。ここでは、メモリセルＭＣが４行４列に配置された構成を一例として説明する。
【００１８】
メモリセル行に対応してワード線ＷＬＨが配置され、メモリセル列に対応して電源線ＰＬと、ワード線ＷＬＶと、ビット線ＢＬおよび／ＢＬの対であるビット線対ＢＬＰとが配置されている。メモリセルＭＣは、その構成は後で詳細に説明するが、一例として、ＣＭＯＳ（相補ＭＯＳ）トランジスタで構成されたＳＲＡＭセルである。
【００１９】
半導体装置１０１は、外部からのクロック信号ＣＬＫに同期して動作する。主制御回路５は、外部からのアドレス信号ＡＤ、チップイネーブル信号ＣＥおよびライトイネーブル信号ＷＥに基づいて、リードイネーブル信号ＲＥ、内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡ、ならびに各動作に必要な制御信号を生成する。
【００２０】
チップイネーブル信号ＣＥは、活性化時、半導体装置１０１へのデータアクセスが行なわれることを示し、リードイネーブル信号ＲＥは、活性化時、データ読み出し動作が指定されたことを示し、ライトイネーブル信号ＷＥは、活性化時、データ書き込み動作が指定されたことを示す。
【００２１】
主制御回路５は、チップイネーブル信号ＣＥが活性化されている場合であってライトイネーブル信号ＷＥが非活性化されているとき、リードイネーブル信号ＲＥを活性化させる。また、主制御回路５は、ライトイネーブル信号ＷＥを受けて、クロック信号ＣＬＫのタイミングに従ってこのライトイネーブル信号ＷＥをＩ／Ｏ制御部４へ出力する。
【００２２】
ＷＬＨデコーダ２、ＷＬＶデコーダ３およびＩ／Ｏ制御部４は、読み出し対象のメモリセルＭＣである選択メモリセルの記憶データを読み出す読み出し制御部と、書き込み対象のメモリセルＭＣである選択メモリセルへデータを書き込む書き込み制御部とを構成する。すなわち、ＷＬＨデコーダ２、ＷＬＶデコーダ３およびＩ／Ｏ制御部４は、ワード線ＷＬＶおよびワード線ＷＬＨの電位を制御することにより、複数のメモリセルＭＣから読み出し対象または書き込み対象のメモリセルを選択し、選択メモリセルが記憶するデータをビット線ＢＬおよびビット線／ＢＬ経由で読み出し、また、ビット線ＢＬおよびビット線／ＢＬ経由で選択メモリセルへデータを書き込む。
【００２３】
より詳細には、ＷＬＨデコーダ２は、主制御回路５からの内部行アドレス信号ＲＡに基づいて、アドレス指定されたメモリセル行に対応するワード線ＷＬＨを選択状態へ駆動する。ＷＬＶデコーダ３は、主制御回路５からの内部列アドレス信号ＣＡに基づいて、アドレス指定されたメモリセル列に対応するワード線ＷＬＶを選択状態へ駆動する。
【００２４】
Ｉ／Ｏ制御部４における書き込みドライバは、主制御回路５からの内部列アドレス信号ＣＡ、および外部からの書き込みデータＤＩに基づいて、選択メモリセル列すなわち選択メモリセルが属するメモリセル列のビット線ＢＬおよび／ＢＬを書き込みデータＤＩに応じた電圧レベルに駆動する。通常、Ｉ／Ｏ制御部４は、Ｈレベル（論理ハイレベル）にプリチャージされたビット線対のうち、書き込みデータＤＩに基づいて選択メモリセル列に対応するビット線対ＢＬＰの一方のビット線をＬレベル（論理ローレベル）に駆動する。また、Ｉ／Ｏ制御部４は、データ読み出し時、選択メモリセル列に対応するビット線対ＢＬＰからのデータを検知し、増幅して読み出しデータＤＱを生成する。
【００２５】
電源線ＰＬは、後述する電源線ＰＬＤおよび電源線ＰＬＳを含む。電源電圧制御部１は、電源線ＰＬＤ経由でメモリセルＭＣにハイ側電源電圧ＶＤＭを供給し、ハイ側電源電圧ＶＤＭよりもレベルの低いロー側電源電圧ＶＳＭを電源線ＰＬＳ経由でメモリセルＭＣに供給する。
【００２６】
図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。
図２を参照して、メモリセルＭＣは、負荷トランジスタＭＬ１およびＭＬ２と、駆動トランジスタＭＤ１およびＭＤ２と、アクセストランジスタＭＡ１〜ＭＡ４とを含む。負荷トランジスタＭＬ１およびＭＬ２は、たとえばＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）であり、駆動トランジスタＭＤ１およびＭＤ２ならびにアクセストランジスタＭＡ１〜ＭＡ４は、たとえばＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）である。
【００２７】
負荷トランジスタＭＬ１およびＭＬ２のゲートおよびドレインは交差結合されている。また、駆動トランジスタＭＤ１およびＭＤ２のゲートおよびドレインは交差結合されている。
【００２８】
より詳細には、負荷トランジスタＭＬ１は、ハイ側電源電圧ＶＤＭが供給される電源線ＰＬＤに結合されたソースと、ドレインと、ゲートとを有する。駆動トランジスタＭＤ１は、負荷トランジスタＭＬ１のドレインに結合されたドレインと、ロー側電源電圧ＶＳＭが供給される電源線ＰＬＳに結合されたソースと、負荷トランジスタＭＬ１のゲートに結合されたゲートとを有する。負荷トランジスタＭＬ２は、負荷トランジスタＭＬ１のソースに結合されたソースと、負荷トランジスタＭＬ１のゲートに結合されたドレインと、負荷トランジスタＭＬ１のドレインに結合されたゲートとを有する。駆動トランジスタＭＤ２は、負荷トランジスタＭＬ２のドレインに結合されたドレインと、駆動トランジスタＭＤ１のソースに結合されたソースと、負荷トランジスタＭＬ２のゲートに結合されたゲートとを有する。アクセストランジスタＭＡ１は、負荷トランジスタＭＬ１のドレインおよび駆動トランジスタＭＤ１のドレインに結合されたドレインと、ソースと、ワード線ＷＬＶに結合されたゲートとを有する。アクセストランジスタＭＡ２は、負荷トランジスタＭＬ２のドレインおよび駆動トランジスタＭＤ２のドレインに結合されたドレインと、ソースと、アクセストランジスタＭＡ１のゲートに結合されたゲートとを有する。アクセストランジスタＭＡ３は、アクセストランジスタＭＡ１のソースに結合されたドレインと、ビット線ＢＬに結合されたソースと、ワード線ＷＬＨに結合されたゲートとを有する。アクセストランジスタＭＡ４は、アクセストランジスタＭＡ２のソースに結合されたドレインと、ビット線／ＢＬに結合されたソースと、アクセストランジスタＭＡ３のゲートに結合されたゲートとを有する。
【００２９】
ここで、メモリセルＭＣにおいて、負荷トランジスタＭＬ１のドレインと駆動トランジスタＭＤ１のドレインとの接続ノードが記憶ノードＳＮであり、負荷トランジスタＭＬ２のドレインと駆動トランジスタＭＤ２のドレインとの接続ノードが記憶ノード／ＳＮである。
【００３０】
負荷トランジスタＭＬ１および駆動トランジスタＭＤ１は、インバータＩＮＶ１を構成する。負荷トランジスタＭＬ２および駆動トランジスタＭＤ２は、インバータＩＮＶ２を構成する。
【００３１】
インバータＩＮＶ１の出力ノードおよびインバータＩＮＶ２の入力ノードが記憶ノードＳＮに相当し、インバータＩＮＶ１の入力ノードおよびインバータＩＮＶ２の出力ノードが記憶ノード／ＳＮに相当する。インバータＩＮＶ２は、インバータＩＮＶ１の出力ノードに結合された入力ノードおよびインバータＩＮＶ１の入力ノードに結合された出力ノードを有する。
【００３２】
インバータＩＮＶ１は、記憶ノード／ＳＮ上の電位を反転して記憶ノードＳＮに伝達する。インバータＩＮＶ２は、記憶ノードＳＮ上の電位を反転して記憶ノード／ＳＮに伝達する。したがって、負荷トランジスタＭＬ１およびＭＬ２ならびに駆動トランジスタＭＤ１およびＭＤ２により、いわゆるインバータラッチ（フリップフロップ）が構成され、記憶ノードＳＮおよび／ＳＮには、互いに相補なデータが保持される。
【００３３】
アクセストランジスタＭＡ１およびＭＡ３は、ワード線ＷＬＶおよびＷＬＨの電位に基づいてそれぞれ選択的に導通し、双方の導通時、記憶ノードＳＮをビット線ＢＬに電気的に接続する。アクセストランジスタＭＡ２およびＭＡ４は、ワード線ＷＬＶおよびＷＬＨの電位に基づいてそれぞれ選択的に導通し、双方の導通時、記憶ノード／ＳＮをビット線／ＢＬに電気的に接続する。
【００３４】
すなわち、ＷＬＨデコーダ２、ＷＬＶデコーダ３およびＩ／Ｏ制御部４は、アクセストランジスタＭＡ１〜ＭＡ４のゲートの電位を制御することによりメモリセルを選択し、選択メモリセルが記憶するデータを読み出し、また、選択メモリセルへデータを書き込む。
【００３５】
このメモリセルＭＣでは、２本のワード線ＷＬＶおよびＷＬＨが両方選択状態にならないとビット線ＢＬおよび／ＢＬが記憶ノードＳＮおよび／ＳＮにそれぞれ電気的に接続されない。これにより、非選択メモリセルが半選択状態になることを防ぐことができる。
【００３６】
また、このメモリセルＭＣは、シングルポートの８トランジスタ型ＳＲＡＭセルである。このＳＲＡＭセルに対しては、データ読み出し時、安定にデータを保持するために、いわゆるスタティック・ノイズ・マージンという因子が検討される。このスタティック・ノイズ・マージンは、インバータＩＮＶ１およびＩＮＶ２の伝達特性曲線により決定される。このスタティック・ノイズ・マージンが大きい場合には、安定にデータが保持され、データ読み出し時、非破壊的にデータの読み出しが行なわれる。
【００３７】
スタティック・ノイズ・マージンが大きいことは、逆に、記憶ノードＳＮおよび／ＳＮのデータ反転が生じにくいことを意味し、データを書き込みにくくなる。メモリセルＭＣにおいてトランジスタのしきい値電圧がばらついた場合、トランジスタ特性のばらつきが生じ、スタティック・ノイズ・マージンにもばらつきが生じる。たとえば、駆動トランジスタＭＤ１およびＭＤ２のしきい値電圧が高くなった場合、駆動トランジスタＭＤ１およびＭＤ２の電流駆動力が同一ゲート電圧において小さくなり、記憶ノードＳＮおよび／ＳＮのデータを安定に保持することが困難となる。
【００３８】
一方、負荷トランジスタＭＬ１およびＭＬ２のしきい値電圧の絶対値が小さくなった場合には、同様に、負荷トランジスタＭＬ１およびＭＬ２の電流駆動力が小さくなり、記憶ノードＳＮおよび／ＳＮのデータを安定に保持することが困難となる。また、アクセストランジスタＭＡ１〜ＭＡ４のしきい値電圧が大きくなった場合、アクセストランジスタＭＡ１〜ＭＡ４の電流駆動力が小さくなり、安定にデータを保持することはできるものの、書き込みが遅くなる。これは、ビット線ＢＬまたは／ＢＬから記憶ノードＳＮまたは／ＳＮから電流を引抜くのが遅くなるからである。したがって、このデータ読み出し時のデータ保持特性とデータ書き込み時の書き込み特性とは、二律背反（トレードオフ）の関係にある。なお、低電源電圧下において、メモリセルＭＣのトランジスタが微細化されても、データ保持特性を損なうことなく確実に、かつ高速にデータを書き込むために、後述する実施の形態５では、Ｉ／Ｏ制御部４において書き込み補助回路ＷＡＵが設けられる。
【００３９】
図３〜図５は、本発明の第１の実施の形態に係る半導体装置におけるメモリセルの平面レイアウトを示す図である。図３は基板から第１配線層までのレイアウトを示し、図４は第１配線層から第２配線層までのレイアウトを示し、図５は第２配線層から第３配線層までのレイアウトを示している。図３〜図５では、１つのメモリセルの平面レイアウトを代表的に示している。
【００４０】
図３を参照して、メモリセルＭＣでは、Ｘ方向すなわち紙面右方向に沿ってＰウェル領域、Ｎウェル領域およびＰウェル領域がこの順番で基板Ｂに設けられている。メモリセルＭＣは、Ｎウェル領域に形成される活性領域ＡＣ２およびＡＣ３と、このＮウェル領域の両側のＰウェル領域それぞれに形成される活性領域ＡＣ１およびＡＣ４とを含む。活性領域ＡＣ１、ＡＣ２、ＡＣ３およびＡＣ４は、それぞれＹ方向すなわち紙面上方向に延在し、Ｘ方向に沿ってこの順番で設けられている。
【００４１】
活性領域ＡＣ２およびＡＣ３においてそれぞれ負荷トランジスタＭＬ１およびＭＬ２が形成されている。活性領域ＡＣ１において、Ｙ方向に沿ってアクセストランジスタＭＡ３、アクセストランジスタＭＡ１および駆動トランジスタＭＤ１がこの順番で形成されている。活性領域ＡＣ４において、Ｙ方向すなわち紙面上方向に沿って駆動トランジスタＭＤ２、アクセストランジスタＭＡ２およびアクセストランジスタＭＡ４がこの順番で形成されている。
【００４２】
ポリシリコン配線ＳＧ１〜ＳＧ５は基板Ｂに設けられている。電源線ＰＬＳ１（Ｍ１），ＰＬＳ２（Ｍ１），ＰＬＤ１（Ｍ１），ＰＬＤ２（Ｍ１）、ビット線ＢＬ（Ｍ１）、ビット線／ＢＬ（Ｍ１）、ワード線ＷＬＨ１（Ｍ１）、ワード線ＷＬＨ２（Ｍ１）、ワード線ＷＬＶ（Ｍ１）、配線ＬＡ（Ｍ１）および配線ＬＢ（Ｍ１）は、第１配線層に設けられている。
【００４３】
ポリシリコン配線ＳＧ１は、活性領域ＡＣ１、活性領域ＡＣ２およびワード線ＷＬＶ（Ｍ１）と交差するようにＸ方向に沿って延伸している。ポリシリコン配線ＳＧ２は、活性領域ＡＣ１、ワード線ＷＬＶ（Ｍ１）および活性領域ＡＣ４と交差するようにＸ方向に沿って延伸している。ポリシリコン配線ＳＧ３は、活性領域ＡＣ１と交差するようにＸ方向に沿って延伸している。ポリシリコン配線ＳＧ４は、ワード線ＷＬＶ（Ｍ１）、活性領域ＡＣ３および活性領域ＡＣ４と交差するようにＸ方向に沿って延伸している。ポリシリコン配線ＳＧ５は、活性領域ＡＣ４と交差するようにＸ方向に沿って延伸している。ポリシリコン配線ＳＧ５は、ポリシリコン配線ＳＧ１の延長方向に沿って設けられている。ポリシリコン配線ＳＧ４は、ポリシリコン配線ＳＧ３の延長方向に沿って設けられている。
【００４４】
ポリシリコン配線ＳＧ１は、駆動トランジスタＭＤ１のゲートおよび負荷トランジスタＭＬ１のゲートを構成する。ポリシリコン配線ＳＧ２は、アクセストランジスタＭＡ１のゲートおよびアクセストランジスタＭＡ２のゲートを構成する。ポリシリコン配線ＳＧ３は、アクセストランジスタＭＡ３のゲートを構成する。ポリシリコン配線ＳＧ４は、駆動トランジスタＭＤ２のゲートおよび負荷トランジスタＭＬ２のゲートを構成する。ポリシリコン配線ＳＧ５は、アクセストランジスタＭＡ４のゲートを構成する。
【００４５】
電源線ＰＬＳ１（Ｍ１）は、活性領域ＡＣ１の紙面上側端部と交差するようにＸ方向に沿って延伸している。電源線ＰＬＤ１（Ｍ１）は、活性領域ＡＣ２の紙面上側端部と交差するようにＸ方向に沿って延伸している。ビット線／ＢＬ（Ｍ１）は、活性領域ＡＣ４の紙面上側端部と交差するようにＸ方向に沿って延伸している。電源線ＰＬＤ１（Ｍ１）およびビット線／ＢＬ（Ｍ１）は、電源線ＰＬＳ１（Ｍ１）の延長方向に沿って設けられている。
【００４６】
電源線ＰＬＳ２（Ｍ１）は、活性領域ＡＣ４の紙面下側端部と交差するようにＸ方向に沿って延伸している。電源線ＰＬＤ２（Ｍ１）は、活性領域ＡＣ３の紙面下側端部と交差するようにＸ方向に沿って延伸している。ビット線ＢＬ（Ｍ１）は、活性領域ＡＣ１の紙面下側端部と交差するようにＸ方向に沿って延伸している。電源線ＰＬＤ２（Ｍ１）およびビット線ＢＬ（Ｍ１）は、電源線ＰＬＳ２（Ｍ１）の延長方向に沿って設けられている。
【００４７】
ワード線ＷＬＨ１（Ｍ１）は、活性領域ＡＣ１の紙面左側においてポリシリコン配線ＳＧ３の端部と重なるように、Ｙ方向に沿って延伸している。ワード線ＷＬＨ２（Ｍ１）は、活性領域ＡＣ４の紙面右側においてポリシリコン配線ＳＧ５の端部と重なるように、Ｙ方向に沿って延伸している。
【００４８】
コンタクトＣＣ１は、ワード線ＷＬＨ１（Ｍ１）とポリシリコン配線ＳＧ３とが重なる基板Ｂの領域上に設けられている。コンタクトＣＣ４，ＣＣ３，ＣＣ２は、Ｙ方向に沿ってこの順番で活性領域ＡＣ１上に設けられている。コンタクトＣＣ６，ＣＣ５は、Ｙ方向に沿ってこの順番で活性領域ＡＣ２上に設けられている。コンタクトＣＣ７は、活性領域ＡＣ２の延長線上に、ポリシリコン配線ＳＧ４の端部と重なるように基板Ｂ上に設けられている。
【００４９】
コンタクトＣＣ１５は、ワード線ＷＬＨ２（Ｍ１）とポリシリコン配線ＳＧ５とが重なる基板Ｂの領域上に設けられている。コンタクトＣＣ１４，ＣＣ１３，ＣＣ１２は、Ｙ方向に沿ってこの順番で活性領域ＡＣ４上に設けられている。コンタクトＣＣ１１，ＣＣ１０は、Ｙ方向に沿ってこの順番で活性領域ＡＣ３上に設けられている。コンタクトＣＣ９は、活性領域ＡＣ３の延長線上に、ポリシリコン配線ＳＧ１の端部と重なるように基板Ｂ上に設けられている。
【００５０】
コンタクトＣＣ８は、ポリシリコン配線ＳＧ２とワード線ＷＬＶ（Ｍ１）とが重なる基板Ｂの領域上に設けられている。
【００５１】
活性領域ＡＣ１において、ポリシリコン配線ＳＧ３およびＳＧ２は、コンタクトＣＣ４とコンタクトＣＣ３との間にＹ方向に沿ってこの順番で設けられている。ポリシリコン配線ＳＧ１は、コンタクトＣＣ２とコンタクトＣＣ３との間の領域およびコンタクトＣＣ５とコンタクトＣＣ６との間の領域を通るように設けられている。
【００５２】
活性領域ＡＣ４において、ポリシリコン配線ＳＧ２およびＳＧ５は、コンタクトＣＣ１２とコンタクトＣＣ１３との間にＹ方向に沿ってこの順番で設けられている。ポリシリコン配線ＳＧ４は、コンタクトＣＣ１０とコンタクトＣＣ１１との間の領域およびコンタクトＣＣ１３とコンタクトＣＣ１４との間の領域を通るように設けられている。
【００５３】
ポリシリコン配線ＳＧ１は、活性領域ＡＣ１およびＡＣ２を電気的に接続している。配線ＬＢ（Ｍ１）は、コンタクトＣＣ９，ＣＣ１０，ＣＣ１３を介してポリシリコン配線ＳＧ１、活性領域ＡＣ３および活性領域ＡＣ４を電気的に接続している。
【００５４】
ポリシリコン配線ＳＧ４は、活性領域ＡＣ３およびＡＣ４を電気的に接続している。配線ＬＡ（Ｍ１）は、コンタクトＣＣ３，ＣＣ６，ＣＣ７を介してポリシリコン配線ＳＧ４、活性領域ＡＣ１および活性領域ＡＣ２を電気的に接続している。
【００５５】
ポリシリコン配線ＳＧ２は、活性領域ＡＣ１およびＡＣ４を電気的に接続している。ポリシリコン配線ＳＧ２およびワード線ＷＬＶ１（Ｍ１）は、コンタクトＣＣ８を介して電気的に接続されている。
【００５６】
ポリシリコン配線ＳＧ３は、コンタクトＣＣ１を介して活性領域ＡＣ１およびワード線ＷＬＨ１（Ｍ１）を電気的に接続している。ポリシリコン配線ＳＧ５は、コンタクトＣＣ１５を介して活性領域ＡＣ４およびワード線ＷＬＨ２（Ｍ１）を電気的に接続している。
【００５７】
活性領域ＡＣ１および電源線ＰＬＳ１（Ｍ１）は、コンタクトＣＣ２を介して電気的に接続されている。活性領域ＡＣ１およびビット線ＢＬ（Ｍ１）は、コンタクトＣＣ４を介して電気的に接続されている。活性領域ＡＣ２および電源線ＰＬＤ１（Ｍ１）は、コンタクトＣＣ５を介して電気的に接続されている。活性領域ＡＣ４および電源線ＰＬＳ２（Ｍ１）は、コンタクトＣＣ１４を介して電気的に接続されている。活性領域ＡＣ４およびビット線／ＢＬ（Ｍ１）は、コンタクトＣＣ１２を介して電気的に接続されている。活性領域ＡＣ３および電源線ＰＬＤ２（Ｍ１）は、コンタクトＣＣ１１を介して電気的に接続されている。
【００５８】
図４を参照して、コンタクトＣＣ２１〜ＣＣ２８は、第１配線層と、この第１配線層の上層である第２配線層との間に設けられている。電源線ＰＬＳ１（Ｍ２），ＰＬＳ２（Ｍ２），ＰＬＤ（Ｍ２）、ビット線ＢＬ（Ｍ２）、ビット線／ＢＬ（Ｍ２）、ワード線ＷＬＨ１（Ｍ２）、ワード線ＷＬＨ２（Ｍ２）は、第２配線層に設けられている。ビット線ＢＬ（Ｍ２）および／ＢＬ（Ｍ２）は、Ｙ方向に沿って延伸している。電源線ＰＬＳ１（Ｍ１），ＰＬＳ２（Ｍ１）は、隣接する図示しないメモリセルと共用されている。
【００５９】
電源線ＰＬＳ１（Ｍ１）は、コンタクトＣＣ２２を介して電源線ＰＬＳ１（Ｍ２）と電気的に接続されている。ワード線ＷＬＨ１（Ｍ１）は、コンタクトＣＣ２１を介してワード線ＷＬＨ１（Ｍ２）と電気的に接続されている。ビット線ＢＬ（Ｍ１）は、コンタクトＣＣ２３を介してビット線ＢＬ（Ｍ２）と電気的に接続されている。
【００６０】
電源線ＰＬＳ２（Ｍ１）は、コンタクトＣＣ２８を介して電源線ＰＬＳ２（Ｍ２）と電気的に接続されている。ワード線ＷＬＨ２（Ｍ１）は、コンタクトＣＣ２７を介してワード線ＷＬＨ２（Ｍ２）と電気的に接続されている。ビット線／ＢＬ（Ｍ１）は、コンタクトＣＣ２５を介してビット線／ＢＬ（Ｍ２）と電気的に接続されている。
【００６１】
電源線ＰＬＤ１（Ｍ１）およびＰＬＤ２（Ｍ１）は、コンタクトＣＣ２４およびＣＣ２６をそれぞれ介して電源線ＰＬＤ（Ｍ２）と電気的に接続されている。
【００６２】
図５を参照して、コンタクトＣＣ３１〜ＣＣ３４は、第２配線層と、この第２配線層の上層である第３配線層との間に設けられている。電源線ＰＬＳ１（Ｍ３），ＰＬＳ２（Ｍ３）およびワード線ＷＬＨ（Ｍ３）は、第３配線層に設けられている。電源線ＰＬＳ１（Ｍ３），ＰＬＳ２（Ｍ３）およびワード線ＷＬＨ（Ｍ３）は、Ｘ方向に沿って延伸している。
【００６３】
電源線ＰＬＳ１（Ｍ２）は、コンタクトＣＣ３２を介して電源線ＰＬＳ１（Ｍ３）と電気的に接続されている。電源線ＰＬＳ２（Ｍ２）は、コンタクトＣＣ３４を介して電源線ＰＬＳ２（Ｍ３）と電気的に接続されている。ワード線ＷＬＨ１（Ｍ２）およびワード線ＷＬＨ２（Ｍ２）は、コンタクトＣＣ３１およびＣＣ３３をそれぞれ介してワード線ＷＬＨ（Ｍ３）と電気的に接続されている。
【００６４】
ワード線ＷＬＨ（Ｍ３）が図１に示すワード線ＷＬＨに相当し、ワード線ＷＬＶ（Ｍ１）が図１に示すワード線ＷＬＶに相当し、電源線ＰＬＳ１（Ｍ３）、ＰＬＳ２（Ｍ３）およびＰＬＤ（Ｍ２）が図１に示す電源線ＰＬに相当し、ビット線ＢＬ（Ｍ２）および／ＢＬ（Ｍ２）が図１に示すビット線対ＢＬＰに相当する。また、電源線ＰＬＳ１およびＰＬＳ２はロー側電源電圧ＶＳＭを供給するための電源線であり、電源線ＰＬＤ１およびＰＬＤ２はハイ側電源電圧ＶＤＭを供給するための電源線である。
【００６５】
図６は、本発明の第１の実施の形態に係る半導体装置における電源電圧制御部１、ＷＬＶデコーダ３およびＩ／Ｏ制御部４の構成を示す図である。図６では、隣り合う２つのメモリセル列［０］，［１］に対応する構成を代表的に示す。
【００６６】
図６を参照して、電源電圧制御部１は、ＰチャネルＭＯＳトランジスタ７１，７２と、ＮＯＲゲート７３，７４とを含む。ＷＬＶデコーダ３は、ＮＡＮＤゲート５９，６０と、インバータ６１，６２とを含む。Ｉ／Ｏ制御部４は、ＮチャネルＭＯＳトランジスタ６３〜６６と、ＰチャネルＭＯＳトランジスタ６７〜７０と、ライトドライバＷＤＶと、センスアンプＳＡとを含む。ＰチャネルＭＯＳトランジスタ７１と、ＮＯＲゲート７３と、ＮＡＮＤゲート５９と、ＮチャネルＭＯＳトランジスタ６３，６４と、ＰチャネルＭＯＳトランジスタ６７，６８と、インバータ６１とが、メモリセル列［０］に対応して設けられている。ＰチャネルＭＯＳトランジスタ７２と、ＮＯＲゲート７４と、ＮＡＮＤゲート６０と、ＮチャネルＭＯＳトランジスタ６５，６６と、ＰチャネルＭＯＳトランジスタ６９，７０と、インバータ６２とが、メモリセル列［１］に対応して設けられている。
【００６７】
ワード線ＷＬＶ［０］、ビット線ＢＬ［０］，／ＢＬ［０］および電源線ＰＬＤ［０］は、メモリセル列［０］に対応して設けられている。ワード線ＷＬＶ［１］、ビット線ＢＬ［１］，／ＢＬ［１］および電源線ＰＬＤ［１］は、メモリセル列［１］に対応して設けられている。
【００６８】
インバータ７８，７９は、メモリセル列［０］に対応して設けられ、ワード線ＷＬＶ［０］を駆動する。インバータ８０，８１は、メモリセル列［１］に対応して設けられ、ワード線ＷＬＶ［１］を駆動する。
【００６９】
ＰチャネルＭＯＳトランジスタ７１は、電源電圧ＶＤＤ１が供給されるノードに接続されたソースと、電源線ＰＬＤ［０］に接続されたドレインと、ＮＯＲゲート７３の出力に接続されたゲートとを有する。ＰチャネルＭＯＳトランジスタ７２は、電源電圧ＶＤＤ１が供給されるノードに接続されたソースと、電源線ＰＬＤ［１］に接続されたドレインと、ＮＯＲゲート７４の出力に接続されたゲートとを有する。
【００７０】
電源電圧ＶＤＤ１は、半導体装置１０１において主な動作電源電圧として用いられる。たとえば図６では、電源電圧ＶＤＤ１は各ゲートおよび各トランジスタの動作電源電圧として用いられる。ここで、電源電圧制御部１は、電源電圧ＶＤＤ１を昇圧して電源電圧ＶＤＤ２を生成する。なお、電源電圧ＶＤＤ１，ＶＤＤ２が半導体装置１０１の外部から供給される構成であってもよい。電源電圧ＶＤＤ１，ＶＤＤ２は、それぞれ、たとえば０．５Ｖ，０．６Ｖである。
【００７１】
ＷＬＶデコーダ３において、ＮＡＮＤゲート５９は、主制御回路５からの内部列アドレス信号ＣＡがメモリセル列［０］を示す場合に、Ｌレベルの信号を出力する。ＮＡＮＤゲート６０は、主制御回路５からの内部列アドレス信号ＣＡがメモリセル列［１］を示す場合に、Ｌレベルの信号を出力する。
【００７２】
電源電圧制御部１において、インバータ７５は、リードイネーブルＲＥの論理レベルを反転した信号を出力する。ＮＯＲゲート７３は、インバータ７５の出力信号と、ＮＡＮＤゲート５９の出力信号との論理和を反転した信号をＰチャネルＭＯＳトランジスタ７１のゲートへ出力する。ＮＯＲゲート７４は、インバータ７５の出力信号と、ＮＡＮＤゲート６０の出力信号との論理和を反転した信号をＰチャネルＭＯＳトランジスタ７２のゲートへ出力する。
【００７３】
データ読み出し時、リードイネーブルＲＥがＨレベルに制御され、センスアンプＳＡが活性化する。センスアンプＳＡは、活性化すると、トランジスタを介して電気的に接続されているビット線対ＢＬＰからのデータを検知し、増幅して読み出しデータＤＱを生成する。
【００７４】
また、データ書き込み時、ライトイネーブルＷＥがＨレベルに制御され、ライトドライバＷＤＶが活性化する。ライトドライバＷＤＶは、活性化すると、主制御回路５からの内部列アドレス信号ＣＡ、および外部からの書き込みデータＤＩに基づいて、トランジスタを介して電気的に接続されているビット線ＢＬおよび／ＢＬを書き込みデータＤＩに応じた電圧レベルに駆動する。
【００７５】
メモリセル列［０］におけるメモリセルＭＣの記憶データを読み出す場合には、リードイネーブルＲＥがＨレベルに制御され、また、ＮＡＮＤゲート５９がＬレベルの信号を出力する。そうすると、ＮＯＲゲート７３はＨレベルの信号をＰチャネルＭＯＳトランジスタ７１のゲートへ出力し、ＰチャネルＭＯＳトランジスタ７１がオフする。これにより、後述するように、電源線ＰＬＤ［０］が電源電圧ＶＤＤ２レベルに駆動される。一方、ＮＡＮＤゲート６０はＨレベルの信号を出力する。そうすると、ＮＯＲゲート７４はＬレベルの信号をＰチャネルＭＯＳトランジスタ７２のゲートへ出力し、ＰチャネルＭＯＳトランジスタ７２がオンする。これにより、電源線ＰＬＤ［１］は、電源電圧ＶＤＤ２レベルには駆動されず、電源電圧ＶＤＤ１レベルに駆動される。
【００７６】
また、この場合、インバータ６１は、ＮＡＮＤゲート５９からＬレベルの信号を受けてＨレベルの信号を出力する。これにより、インバータ７８，７９によってワード線ＷＬＶ［０］がＨレベルすなわち電源電圧ＶＤＤ１レベルに駆動される。また、ＮチャネルＭＯＳトランジスタ６３，６４およびＰチャネルＭＯＳトランジスタ６７，６８がオンすることにより、ビット線ＢＬ［０］，／ＢＬ［０］がライトドライバＷＤＶおよびセンスアンプＳＡに電気的に接続される。一方、インバータ６２は、ＮＡＮＤゲート６０からＨレベルの信号を受けてＬレベルの信号を出力する。これにより、インバータ８０，８１によってワード線ＷＬＶ［１］がＬレベルすなわち接地電圧ＶＳＳ１レベルに駆動される。また、ＮチャネルＭＯＳトランジスタ６５，６６およびＰチャネルＭＯＳトランジスタ６９，７０がオフすることにより、ビット線ＢＬ［１］，／ＢＬ［１］とライトドライバＷＤＶおよびセンスアンプＳＡとが電気的に非接続となる。
【００７７】
メモリセル列［１］におけるメモリセルＭＣの記憶データを読み出す場合には、リードイネーブルＲＥがＨレベルに制御され、また、ＮＡＮＤゲート６０がＬレベルの信号を出力する。そうすると、ＮＯＲゲート７４はＨレベルの信号をＰチャネルＭＯＳトランジスタ７２のゲートへ出力し、ＰチャネルＭＯＳトランジスタ７２がオフする。これにより、後述するように、電源線ＰＬＤ［１］が電源電圧ＶＤＤ２レベルに駆動される。一方、ＮＡＮＤゲート５９はＨレベルの信号を出力する。そうすると、ＮＯＲゲート７３はＬレベルの信号をＰチャネルＭＯＳトランジスタ７１のゲートへ出力し、ＰチャネルＭＯＳトランジスタ７１がオンする。これにより、電源線ＰＬＤ［０］は、電源電圧ＶＤＤ２レベルには駆動されず、電源電圧ＶＤＤ１レベルに駆動される。
【００７８】
また、この場合、インバータ６２は、ＮＡＮＤゲート６０からＬレベルの信号を受けてＨレベルの信号を出力する。これにより、インバータ８０，８１によってワード線ＷＬＶ［１］がＨレベルすなわち電源電圧ＶＤＤ１レベルに駆動される。また、ＮチャネルＭＯＳトランジスタ６５，６６およびＰチャネルＭＯＳトランジスタ６９，７０がオンすることにより、ビット線ＢＬ［１］，／ＢＬ［１］がライトドライバＷＤＶおよびセンスアンプＳＡに電気的に接続される。一方、インバータ６１は、ＮＡＮＤゲート５９からＨレベルの信号を受けてＬレベルの信号を出力する。これにより、インバータ７８，７９によってワード線ＷＬＶ［０］がＬレベルすなわち接地電圧ＶＳＳ１レベルに駆動される。また、ＮチャネルＭＯＳトランジスタ６３，６４およびＰチャネルＭＯＳトランジスタ６７，６８がオフすることにより、ビット線ＢＬ［０］，／ＢＬ［０］とライトドライバＷＤＶおよびセンスアンプＳＡとが電気的に非接続となる。
【００７９】
ここで、電源電圧制御部１は、メモリセル列ごとに設けられたブースト回路を含む。たとえば、ＰチャネルＭＯＳトランジスタ７１、ＮＯＲゲート７３およびキャパシタ７６は、メモリセル列［０］に対応するブースト回路を構成する。ＰチャネルＭＯＳトランジスタ７２、ＮＯＲゲート７４およびキャパシタ７７は、メモリセル列［１］に対応するブースト回路を構成する。
【００８０】
このブースト回路により、選択されたワード線ＷＬＶに接続されたメモリセルＭＣへのハイ側電源電圧ＶＤＭが電源電圧ＶＤＤ１レベルよりも高い電源電圧ＶＤＤ２レベルに設定される。
【００８１】
データ読み出し動作において、リードイネーブルＲＥがＨレベルに制御される。非選択メモリセル列に対応するブースト回路では、ＷＬＶデコーダ３からＨレベルのデコード信号を受ける。そして、ＮＯＲゲートはＬレベルの信号を出力し、これによりＰチャネルＭＯＳトランジスタがオンする。そうすると、ＰチャネルＭＯＳトランジスタを介して電源電圧ＶＤＤ１がハイ側電源電圧ＶＤＭとして非選択メモリセルＭＣに供給される。このとき、キャパシタは電源電圧ＶＤＤ１によって充電される。
【００８２】
一方、選択メモリセル列に対応するブースト回路では、ＷＬＶデコーダ３からワード線ＷＬＶを選択状態に駆動するためのＬレベルのデコード信号を受ける。そして、ＮＯＲゲートはＨレベルの信号を出力し、これによりＰチャネルＭＯＳトランジスタがオフする。そうすると、キャパシタに蓄えられた電荷によって選択メモリセルＭＣに供給されるハイ側電源電圧ＶＤＭのレベルが電源電圧ＶＤＤ１レベルよりも高い電源電圧ＶＤＤ２レベルとなる。
【００８３】
ワード線ＷＬＶは、電源線ＰＬＤと略平行に延伸している。これにより、ワード線ＷＬＶおよび電源線ＰＬＤのカップリング容量が発生する。キャパシタ７６，７７は、このカップリング容量である。すなわち、電源電圧制御部１は、メモリセルＭＣからのデータ読み出し時、ワード線ＷＬＶと電源線ＰＬＤとのカップリング容量に蓄えられた電荷を用いることにより、ハイ側電源電圧ＶＤＭのレベルを電源電圧ＶＤＤ１レベルと比べて高く設定する。このような構成により、キャパシタを別途設ける必要がなくなり、レイアウト面積を小さくすることができる。
【００８４】
図７は、本発明の第１の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。図７では、メモリセル列［０］におけるメモリセルＭＣの記憶データを読み出す場合が示されている。
【００８５】
図７を参照して、データ書き込みおよびデータ読み出しを行なっていないスタンバイ時、電源電圧制御部１は、各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルに設定し、各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルに設定する。また、スタンバイ時、ＷＬＨデコーダ２およびＷＬＶデコーダ３は、ワード線ＷＬＨおよびＷＬＶの電位を接地電圧ＶＳＳ１レベルにそれぞれ設定する。
【００８６】
データ書き込み時すなわちライトイネーブル信号ＷＥがＨレベルに設定されている期間において、ＷＬＨデコーダ２およびＷＬＶデコーダ３は、選択されたワード線ＷＬＨおよびＷＬＶの電位を電源電圧ＶＤＤ１レベルにそれぞれ設定する。また、ＷＬＨデコーダ２およびＷＬＶデコーダ３は、選択されていないワード線ＷＬＨおよびＷＬＶの電位を接地電圧ＶＳＳ１レベルにそれぞれ設定する。
【００８７】
また、データ書き込み時、電源電圧制御部１は、各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルに設定する。また、電源電圧制御部１は、各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルに設定する。
【００８８】
そして、ライトドライバＷＤＶは、活性化すると、主制御回路５からの内部列アドレス信号ＣＡ、および外部からの書き込みデータＤＩに基づいて、選択メモリセル列［０］のビット線ＢＬおよび／ＢＬの一方をＬレベルに駆動し、他方をＨレベルに駆動する。
【００８９】
データ読み出し時すなわちリードイネーブル信号ＲＥがＨレベルに設定されている期間において、電源電圧制御部１は、選択メモリセル列に対応する電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルよりも高い電源電圧ＶＤＤ２レベルに設定し、選択メモリセル列に対応しない電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルに設定する。また、電源電圧制御部１は、各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルに設定する。
【００９０】
そして、選択メモリセルの記憶データの論理レベルに応じて選択メモリセル列［０］のビット線ＢＬおよび／ＢＬの一方のレベルが低下し、他方のレベルは電源電圧ＶＤＤ１レベルに維持される。センスアンプＳＡは、これらのビット線ＢＬおよび／ＢＬのレベル差を増幅して読み出しデータＤＱを生成する。
【００９１】
以上のように、本発明の第１の実施の形態に係る半導体装置では、ビット線ＢＬおよび／ＢＬと交差する、すなわちメモリセル行に対応する通常のワード線ＷＬＨに加えて、ビット線ＢＬおよび／ＢＬと略平行に延伸する、すなわちメモリセル列に対応するワード線ＷＬＶを追加する。これにより、選択された２つのワード線ＷＬＨおよびＷＬＶに対応するメモリセルのみがビット線ＢＬおよび／ＢＬに電気的に接続されるため、非選択メモリセルが半選択状態になることを防ぐことができる。これにより、非選択メモリセルの電源電圧を上げる必要がなくなるため、データ書き込み時における非選択メモリセルの記憶データの破壊を防ぐことができる。
【００９２】
また、電源電圧制御部１は、データ読み出し時、選択メモリセルにおいて、ハイ側電源電圧ＶＤＭのレベルをデータ書き込み時におけるハイ側電源電圧ＶＤＭのレベルと比べて高く設定する。
【００９３】
このような構成により、読み出しマージンを改善できるとともに、選択ワード線の電位を下げる必要がなくなるため、読み出し速度の低下を防ぐことができる。また、データ読み出し時にのみメモリセルのハイ側電源電圧ＶＤＭを上げることにより、データ書き込み時、ワード線の電位がメモリセルの電源電圧に対して相対的に下がることを防ぐことができるため、書き込みマージンの低下を防ぐことができる。
【００９４】
また、本発明の第１の実施の形態に係る半導体装置では、電源電圧制御部１は、メモリセルのハイ側電源電圧ＶＤＭを、メモリセル列単位で制御する。具体的には、電源電圧制御部１は、データ読み出し時、選択メモリセルからのデータ読み出し時、選択メモリセルに対応する電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭのレベルを、選択メモリセルに対応しない電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭのレベルと比べて高く設定する。
【００９５】
このような構成により、読み出しマージンを改善できるとともに、選択ワード線の電位を下げる必要がなくなるため、読み出し速度の低下を防ぐことができる。また、データ読み出し時にのみメモリセルのハイ側電源電圧ＶＤＭを上げることにより、データ書き込み時、ワード線の電位がメモリセルの電源電圧に対して相対的に下がることを防ぐことができるため、書き込みマージンの低下を防ぐことができる。
【００９６】
ここで、ビット線ＢＬおよび／ＢＬの容量は、データ読み出し時における放電を早めて読み出し速度を上げるために、小さいほど好ましい。
【００９７】
たとえば、半導体装置１０１と同様に、ビット線ＢＬおよび／ＢＬと交差する通常のワード線に加えて、ビット線ＢＬおよび／ＢＬと略平行に延伸するワード線（カラム線）が設けられている半導体装置において、同じビット線に接続された各メモリセルのアクセストランジスタが、同じカラム線に接続されている構成を考える。
【００９８】
このような構成では、データ読み出し時、選択メモリセルに対応するカラム線が選択状態に駆動されると、選択メモリセルに対応するビット線に接続された複数の非選択メモリセルにおけるアクセストランジスタがすべてオンしてしまい、当該ビット線の容量が増大してしまう。
【００９９】
しかしながら、半導体装置１０１では、同じビット線に接続された各メモリセルのアクセストランジスタが、カラム線すなわちワード線ＷＬＶではなく、メモリセル行に対応するワード線ＷＬＨに接続されている。このような構成により、データ読み出し時、選択メモリセルに対応するワード線ＷＬＶが選択状態に駆動されても、選択メモリセルに対応するビット線に接続された各メモリセルのうち、選択メモリセルにおけるアクセストランジスタのみがオンする。これにより、ビット線の容量が増大することを防ぐことができる。
【０１００】
図８は、本発明の第１の実施の形態に係る半導体装置の変形例の構成を示す図である。
半導体装置１０１では、電源線ＰＬは、メモリセル列ごとに設けられる構成であるとしたが、これに限定するものではない。すなわち、図８を参照して、半導体装置１０２では、電源線ＰＬはメモリセル行ごとに設けられている。半導体装置１０２では、電源電圧制御部１は、電源線ＰＬを介してメモリセルＭＣにハイ側電源電圧ＶＤＭおよびロー側電源電圧ＶＳＭを供給し、ハイ側電源電圧ＶＤＭおよびロー側電源電圧ＶＳＭのレベルをそれぞれ電源線ＰＬごとすなわちメモリセル行ごとに制御可能である。
【０１０１】
なお、半導体装置１０２では、図８に示すブースト回路において、ＷＬＶデコーダ３およびワード線ＷＬＶをＷＬＨデコーダ２およびワード線ＷＬＨにそれぞれ置き換え、ワード線ＷＬＨと電源線ＰＬＤとを略平行に延伸させることにより、同様のブースト回路を実現することができる。
【０１０２】
本発明の半導体装置は、たとえば、ＳＯＣおよびマイコンに搭載するＳＲＡＭ、ならびに汎用ＳＲＡＭに適用可能である。特に、低電圧および低消費電力用途の製品に適用可能である。
【０１０３】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１０４】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて電源電圧制御を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１０５】
図９は、本発明の第２の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。図９では、メモリセル列［０］におけるメモリセルＭＣの記憶データを読み出す場合が示されている。
【０１０６】
図９を参照して、データ読み出し時すなわちリードイネーブル信号ＲＥがＨレベルに設定されている期間において、電源電圧制御部１は、選択メモリセル列［０］に対応する電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルよりも低い負電圧ＶＳＳ２レベルに設定し、選択メモリセル列［０］に対応しないＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルに設定する。また、電源電圧制御部１は、各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルに設定する。
【０１０７】
なお、負電圧ＶＳＳ２は、半導体装置が生成する構成であってもよいし、半導体装置の外部から供給される構成であってもよい。
【０１０８】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１０９】
このように、本発明の第２の実施の形態に係る半導体装置では、電源電圧制御部１は、メモリセルＭＣからのデータ読み出し時、ロー側電源電圧ＶＳＭのレベルをデータ書き込み時におけるロー側電源電圧ＶＳＭと比べて低く設定する。すなわち、選択メモリセルからのデータ読み出し時、選択メモリセルに対応する電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭのレベルを、選択メモリセルに対応しない電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭのレベルと比べて低く設定する。
【０１１０】
このような構成により、読み出しマージンを改善できるとともに、選択ワード線の電位を下げる必要がなくなるため、読み出し速度の低下を防ぐことができる。また、データ読み出し時のみメモリセルのロー側電源電圧ＶＳＭを下げることにより、データ書き込み時、ワード線の電位がメモリセルの電源電圧に対して相対的に下がることを防ぐことができるため、書き込みマージンの低下を防ぐことができる。
【０１１１】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１１２】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて電源電圧を中間電圧に制御する機能を追加した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１１３】
図１０は、本発明の第３の実施の形態に係る半導体装置における電源電圧制御部１、ＷＬＶデコーダ３およびＩ／Ｏ制御部４の構成を示す図である。
【０１１４】
図１０を参照して、電源電圧制御部１は、ＰチャネルＭＯＳトランジスタ５１〜５４と、ＮＯＲゲート５５，５６と、インバータ５７，５８とを含む。ＷＬＶデコーダ３は、ＮＡＮＤゲート５９，６０と、インバータ６１，６２とを含む。Ｉ／Ｏ制御部４は、ＮチャネルＭＯＳトランジスタ６３〜６６と、ＰチャネルＭＯＳトランジスタ６７〜７０と、ライトドライバＷＤＶと、センスアンプＳＡとを含む。ＰチャネルＭＯＳトランジスタ５１，５２と、ＮＯＲゲート５５と、インバータ５７と、ＮＡＮＤゲート５９と、ＮチャネルＭＯＳトランジスタ６３，６４と、ＰチャネルＭＯＳトランジスタ６７，６８と、インバータ６１とが、メモリセル列［０］に対応して設けられている。ＰチャネルＭＯＳトランジスタ５３，５４と、ＮＯＲゲート５６と、インバータ５８と、ＮＡＮＤゲート６０と、ＮチャネルＭＯＳトランジスタ６５，６６と、ＰチャネルＭＯＳトランジスタ６９，７０と、インバータ６２とが、メモリセル列［１］に対応して設けられている。
【０１１５】
ＰチャネルＭＯＳトランジスタ５１は、電源電圧ＶＤＤ３が供給されるノードに接続されたソースと、電源線ＰＬＤ［０］に接続されたドレインと、ＮＯＲゲート５５の出力に接続されたゲートとを有する。ＰチャネルＭＯＳトランジスタ５２は、電源電圧ＶＤＤ２が供給されるノードに接続されたソースと、電源線ＰＬＤ［０］に接続されたドレインと、インバータ５７の出力に接続されたゲートとを有する。
【０１１６】
電源電圧ＶＤＤ１は、半導体装置１０１において主な動作電源電圧として用いられる。たとえば図１０では、電源電圧ＶＤＤ１は各ゲートおよび各トランジスタの動作電源電圧として用いられる。電源電圧ＶＤＤ２は、半導体装置１０１が備える図示しない電源回路（レギュレータ）が電源電圧ＶＤＤ１を昇圧することにより得られる電圧である。電源電圧ＶＤＤ３は、この電源回路（レギュレータ）が電源電圧ＶＤＤ１を降圧することにより得られる電圧である。なお、電源電圧ＶＤＤ１〜ＶＤＤ３が半導体装置の外部から供給される構成であってもよい。電源電圧ＶＤＤ１，ＶＤＤ２，ＶＤＤ３は、それぞれ、たとえば０．５Ｖ，０．６Ｖ，０．４Ｖである。
【０１１７】
ＷＬＶデコーダ３において、ＮＡＮＤゲート５９は、主制御回路５からの内部列アドレス信号ＣＡがメモリセル列［０］を示す場合に、Ｌレベルの信号を出力する。ＮＡＮＤゲート６０は、主制御回路５からの内部列アドレス信号ＣＡがメモリセル列［１］を示す場合に、Ｌレベルの信号を出力する。
【０１１８】
電源電圧制御部１において、インバータ７５は、リードイネーブルＲＥの論理レベルを反転した信号を出力する。ＮＯＲゲート５５は、インバータ７５の出力信号と、ＮＡＮＤゲート５９の出力信号との論理和を反転した信号をＰチャネルＭＯＳトランジスタ５１のゲートおよびインバータ５７へ出力する。インバータ５７は、ＮＯＲゲート５５の出力信号の論理レベルを反転した信号をＰチャネルＭＯＳトランジスタ５２のゲートへ出力する。
【０１１９】
ＮＯＲゲート５６は、インバータ７５の出力信号と、ＮＡＮＤゲート６０の出力信号との論理和を反転した信号をＰチャネルＭＯＳトランジスタ５３のゲートおよびインバータ５８へ出力する。インバータ５８は、ＮＯＲゲート５６の出力信号の論理レベルを反転した信号をＰチャネルＭＯＳトランジスタ５４のゲートへ出力する。
【０１２０】
メモリセル列［０］におけるメモリセルＭＣの記憶データを読み出す場合には、リードイネーブルＲＥがＨレベルに制御され、また、ＮＡＮＤゲート５９がＬレベルの信号を出力する。そうすると、ＮＯＲゲート５５はＨレベルの信号をＰチャネルＭＯＳトランジスタ５１のゲートおよびインバータ５７へ出力する。インバータ５７は、ＮＯＲゲート５５からＨレベルの信号を受けて、Ｌレベルの信号をＰチャネルＭＯＳトランジスタ５２のゲートへ出力する。そうすると、ＰチャネルＭＯＳトランジスタ５１がオフし、ＰチャネルＭＯＳトランジスタ５２がオンする。これにより、電源線ＰＬＤ［０］が電源電圧ＶＤＤ２レベルに駆動される。また、ＮＡＮＤゲート６０はＨレベルの信号を出力する。そうすると、ＮＯＲゲート５６はＬレベルの信号をＰチャネルＭＯＳトランジスタ５３のゲートおよびインバータ５８へ出力する。インバータ５８は、ＮＯＲゲート５６からＬレベルの信号を受けて、Ｈレベルの信号をＰチャネルＭＯＳトランジスタ５３のゲートへ出力する。そうすると、ＰチャネルＭＯＳトランジスタ５３がオンし、ＰチャネルＭＯＳトランジスタ５４がオフする。これにより、電源線ＰＬＤ［１］が電源電圧ＶＤＤ３レベルに駆動される。
【０１２１】
一方、データ読み出し時以外では、リードイネーブルＲＥがＬレベルに制御される。そうすると、ＮＯＲゲート５５はＬレベルの信号をＰチャネルＭＯＳトランジスタ５１のゲートおよびインバータ５７へ出力する。インバータ５７は、ＮＯＲゲート５５からＬレベルの信号を受けて、Ｈレベルの信号をＰチャネルＭＯＳトランジスタ５２のゲートへ出力する。そうすると、ＰチャネルＭＯＳトランジスタ５１がオンし、ＰチャネルＭＯＳトランジスタ５２がオフする。これにより、電源線ＰＬＤ［０］が電源電圧ＶＤＤ３レベルに駆動される。また、ＮＯＲゲート５６もＬレベルの信号をＰチャネルＭＯＳトランジスタ５３のゲートおよびインバータ５８へ出力するため、同様に、電源線ＰＬＤ［１］は電源電圧ＶＤＤ３レベルに駆動される。
【０１２２】
メモリセル列［１］におけるメモリセルＭＣの記憶データを読み出す場合には、リードイネーブルＲＥがＨレベルに制御され、また、ＮＡＮＤゲート６０がＬレベルの信号を出力する。そうすると、ＮＯＲゲート５６はＨレベルの信号をＰチャネルＭＯＳトランジスタ５３のゲートおよびインバータ５８へ出力する。インバータ５８は、ＮＯＲゲート５６からＨレベルの信号を受けて、Ｌレベルの信号をＰチャネルＭＯＳトランジスタ５４のゲートへ出力する。そうすると、ＰチャネルＭＯＳトランジスタ５３がオフし、ＰチャネルＭＯＳトランジスタ５４がオンする。これにより、電源線ＰＬＤ［１］が電源電圧ＶＤＤ２レベルに駆動される。また、ＮＡＮＤゲート５９はＨレベルの信号を出力する。そうすると、ＮＯＲゲート５５はＬレベルの信号をＰチャネルＭＯＳトランジスタ５１のゲートおよびインバータ５７へ出力する。インバータ５７は、ＮＯＲゲート５５からＬレベルの信号を受けて、Ｈレベルの信号をＰチャネルＭＯＳトランジスタ５１のゲートへ出力する。そうすると、ＰチャネルＭＯＳトランジスタ５１がオンし、ＰチャネルＭＯＳトランジスタ５２がオフする。これにより、電源線ＰＬＤ［０］が電源電圧ＶＤＤ３レベルに駆動される。
【０１２３】
一方、データ読み出し動作時以外では、リードイネーブルＲＥがＬレベルに制御される。そうすると、ＮＯＲゲート５６はＬレベルの信号をＰチャネルＭＯＳトランジスタ５３のゲートおよびインバータ５８へ出力する。インバータ５８は、ＮＯＲゲート５６からＬレベルの信号を受けて、Ｈレベルの信号をＰチャネルＭＯＳトランジスタ５４のゲートへ出力する。そうすると、ＰチャネルＭＯＳトランジスタ５３がオンし、ＰチャネルＭＯＳトランジスタ５４がオフする。これにより、電源線ＰＬＤ［１］が電源電圧ＶＤＤ３レベルに駆動される。また、ＮＯＲゲート５５もＬレベルの信号をＰチャネルＭＯＳトランジスタ５１のゲートおよびインバータ５７へ出力するため、同様に、電源線ＰＬＤ［０］は電源電圧ＶＤＤ３レベルに駆動される。
【０１２４】
図１１は、本発明の第３の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。図１１では、メモリセル列［０］におけるメモリセルＭＣの記憶データを読み出す場合が示されている。
【０１２５】
図１１を参照して、スタンバイ時およびデータ書き込み時において、電源電圧制御部１は、各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ３レベルに設定し、各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルに設定する。また、スタンバイ時、ＷＬＨデコーダ２およびＷＬＶデコーダ３は、ワード線ＷＬＨおよびＷＬＶの電位を接地電圧ＶＳＳ１レベルにそれぞれ設定する。
【０１２６】
データ読み出し時すなわちリードイネーブル信号ＲＥがＨレベルに設定されている期間において、電源電圧制御部１は、選択メモリセル列［０］に対応する電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルよりも高い電源電圧ＶＤＤ２レベルに設定し、選択メモリセル列［０］に対応しない電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ３レベルに設定する。また、電源電圧制御部１は、各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルに設定する。
【０１２７】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１２８】
以上のように、本発明の第３の実施の形態に係る半導体装置では、電源電圧制御部１は、スタンバイ時およびデータ書き込み時において各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭのレベルと、データ読み出し時において選択メモリセル列に対応しない電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭのレベルとをワード線ＷＬＨおよびＷＬＶの電位よりも低く、かつロー側電源電圧ＶＳＭよりも高く設定する。
【０１２９】
このような構成により、読み出しマージンの改善および読み出し速度の改善に加えて、リーク電流を低減し、また、書き込みマージンを向上させることができる。
【０１３０】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１３１】
＜第４の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体装置と比べて電源電圧を中間電圧に制御する機能を追加した半導体装置に関する。以下で説明する内容以外は第２の実施の形態に係る半導体装置と同様である。
【０１３２】
図１２は、本発明の第４の実施の形態に係る半導体装置におけるワード線および電源線のレベル制御を示す図である。図１２では、メモリセル列［０］におけるメモリセルＭＣの記憶データを読み出す場合が示されている。
【０１３３】
図１２を参照して、スタンバイ時およびデータ書き込み時において、電源電圧制御部１は、各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルに設定し、各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを電源電圧ＶＳＳ３レベルに設定する。ここで、電源電圧ＶＳＳ３レベルは、電源電圧ＶＤＤ１レベルよりも低く、接地電圧ＶＳＳ１レベルよりも高い。また、スタンバイ時、ＷＬＨデコーダ２およびＷＬＶデコーダ３は、ワード線ＷＬＨおよびＷＬＶの電位を接地電圧ＶＳＳ１レベルにそれぞれ設定する。
【０１３４】
データ読み出し時すなわちリードイネーブル信号ＲＥがＨレベルに設定されている期間において、電源電圧制御部１は、選択メモリセル列［０］に対応する電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを接地電圧ＶＳＳ１レベルよりも低い負電圧ＶＳＳ２レベルに設定し、選択メモリセル列［０］に対応しない電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭを電源電圧ＶＳＳ３レベルに設定する。また、電源電圧制御部１は、各電源線ＰＬＤへ出力するハイ側電源電圧ＶＤＭを電源電圧ＶＤＤ１レベルに設定する。
【０１３５】
その他の構成および動作は第２の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１３６】
以上のように、本発明の第４の実施の形態に係る半導体装置では、電源電圧制御部１は、電源電圧制御部１は、スタンバイ時およびデータ書き込み時における各電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭのレベルと、データ読み出し時における選択メモリセル列に対応しない電源線ＰＬＳへ出力するロー側電源電圧ＶＳＭのレベルとをワード線ＷＬＨおよびＷＬＶの電位よりも低く、接地電圧ＶＳＳ１レベルよりも高く設定する。
【０１３７】
このような構成により、読み出しマージンの改善および読み出し速度の改善に加えて、リーク電流を低減し、また、書き込みマージンを向上させることができる。
【０１３８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１３９】
＜第５の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて書き込み補助回路を追加した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１４０】
図１３は、本発明の第５の実施の形態に係る半導体装置におけるＩ／Ｏ制御回路４の書き込みドライバおよび書き込み補助回路の構成の一例を示す図である。
【０１４１】
Ｉ／Ｏ制御回路４において、図１３に示す書き込みドライバＷＤＶおよび書き込み補助回路ＷＡＵはビット線対ＢＬＰに対応して設けられている。
【０１４２】
図１３を参照して、書き込みドライバＷＤＶは、書き込みデータＤＩに従って、ビット線ＢＬおよびビット線／ＢＬにデータを転送する。
【０１４３】
Ｉ／Ｏ制御部４における書き込み補助回路ＷＡＵは、選択メモリセル列のビット線ＢＬおよびビット線／ＢＬの電位に基づいて負電圧を生成し、選択メモリセル列のビット線ＢＬおよびビット線／ＢＬのうちの低電位側のビット線を負電圧レベルに駆動する。
【０１４４】
書き込みドライバＷＤＶは、書き込みデータＤＩを受けるインバータ２１と、インバータ２１の出力信号を受けるインバータ２２と、選択メモリセル列のビット線に対して書き込みデータＤＩを伝達するＮＡＮＤゲート２３および２４と、ＮＡＮＤゲート２３および２４の出力信号に基づいて書き込みドライブ信号を生成するＮＯＲゲート２５および２６と、これらのＮＯＲゲート２５および２６の出力信号に基づいてビット線ＢＬおよび／ＢＬを選択的に接地電圧レベルに駆動するドライブゲート２７および２８を含む。
【０１４５】
ＮＡＮＤゲート２３は、インバータ２１の出力信号と書き込み列選択信号ＹＷＥとを受け、両者がＨレベルのときにＬレベルの信号を出力する。ＮＡＮＤゲート２４は、インバータ２２の出力信号と書き込み列選択信号ＹＷＥとを受け、与えられた信号がともにＨレベルのときにＬレベルの信号を出力する。
【０１４６】
この書き込み列選択信号ＹＷＥは、Ｉ／Ｏ制御部４において、データ書き込み時、すなわちライトイネーブル信号ＷＥおよびチップイネーブル信号ＣＥの活性化時、アドレス信号ＡＤに基づいて生成される列アドレス信号ＣＡに従って生成される。
【０１４７】
ＮＯＲゲート２５は、ＮＡＮＤゲート２３の出力信号と後に説明するビット線電圧検出回路ＢＤＴａの出力信号とを受け、これらの与えられた信号がともにＬレベルのときにＨレベルの信号を出力する。ＮＯＲゲート２６は、ＮＡＮＤゲート２４の出力信号と後に説明するビット線電圧検出回路ＢＤＴｂの出力信号とを受け、与えられた信号がともにＬレベルのときにＨレベルの信号を出力する。
【０１４８】
ドライブゲート２７は、一例として、ＮチャネルＭＯＳトランジスタで構成され、ＮＯＲゲート２５の出力信号がＨレベルのときに導通し、ビット線ＢＬを接地電圧レベルに駆動する。ドライブゲート２８は、同様、一例としてＮチャネルＭＯＳトランジスタで構成され、ＮＯＲゲート２６の出力信号がＨレベルのときに導通し、導通時、補のビット線／ＢＬを接地電圧レベルに駆動する。ドライブゲート２７および２８においては、対応のビット線ＢＬおよび／ＢＬが選択メモリセル列に対応する場合であって書き込みデータＤＩがＬレベルのときには、ドライブゲート２７が導通し、ビット線ＢＬを接地電圧レベル方向へ駆動する。このときには、ドライブゲート２８は非導通状態であり、ビット線／ＢＬはフローティング状態に維持される。すなわち、ドライブゲート２７および２８により、ビット線ＢＬおよび／ＢＬの一方がＬレベルに駆動され、他方はＨレベルのフローティング状態に維持される。
【０１４９】
書き込み補助回路ＷＡＵは、ビット線ＢＬおよび／ＢＬの電圧レベルを検出するビット線電圧検出回路ＢＤＴａおよびＢＤＴｂと、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号に基づいて負電圧線ＮＢＬにおいて負電圧を生成する負電圧発生回路ＮＶＧと、負電圧線ＮＢＬを接地電圧レベルにプリチャージする負電圧線プリチャージ回路ＮＰＧとを含む。
【０１５０】
ビット線電圧検出回路ＢＤＴａは、ビット線ＢＬ上の電圧を受けるインバータ２９を含む。ビット線電圧検出回路ＢＤＴｂは、補のビット線／ＢＬ上の電圧を受けるインバータ３０を含む。インバータ２９および３０の入力論理しきい値は、比較的低い電圧レベルに設定され、インバータ２９および３０の入力論理しきい値に基づいてビット線ＢＬおよび／ＢＬの電圧レベルが検出される。すなわち、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂは、ビット線ＢＬおよび／ＢＬの電圧レベルがインバータ２９および３０の入力論理しきい値以下に低下すると、Ｈレベルの信号を出力する。
【０１５１】
負電圧発生回路ＮＶＧは、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号を受けるＯＲゲート３２と、ＯＲゲート３２の出力信号を受けるインバータ３６と、インバータ３６の出力信号に基づいてチャージポンプ動作により、負電圧線ＮＢＬにおいて負電圧を生成する容量素子３７を含む。この負電圧発生回路ＮＶＧにおいては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの一方の出力信号がＨレベルとなると、インバータ３６の出力信号がＬレベルとなり、容量素子３７によるチャージポンプ動作により、負電圧線ＮＢＬへ負電圧が伝達される。
【０１５２】
負電圧線プリチャージ回路ＮＰＧは、ＯＲゲート３２からノードＮＤ０に与えられる信号がＬレベルのとき導通し、ノードＮＤ２を電源ノードに電気的に接続するＰチャネルＭＯＳトランジスタ３３と、ノードＮＤ０の出力信号がＨレベルのときに負電圧線ＮＢＬとノードＮＤ２とを電気的に接続するＮチャネルＭＯＳトランジスタ３４と、ノードＮＤ２がＨレベルのときに負電圧線ＮＢＬを接地電圧レベルに保持するＮチャネルＭＯＳトランジスタ３５を含む。ＭＯＳトランジスタ３４は、負電圧線ＮＢＬが負電圧レベルに設定されるとき導通し、負電圧線ＮＢＬ上の電圧をＭＯＳトランジスタ３５のゲートに伝達し、ＭＯＳトランジスタ３５をオフ状態に維持する。これにより、負電圧発生回路ＮＶＧによる負電圧発生時、負電圧線ＮＢＬをフローティング状態に設定して、確実に、負電圧線ＮＢＬにおいて負電圧を生成する。
【０１５３】
書き込み補助回路ＷＡＵは、さらに、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号に基づいて選択的に導通し、導通時、負電圧線ＮＢＬ上の電圧をビット線ＢＬおよび／ＢＬに伝達する転送ゲート３８および３９を含む。転送ゲート３８および３９は、それぞれ一例としてＮチャネルＭＯＳトランジスタで構成され、データ書き込み時、Ｌレベルのビット線へ負電圧を伝達する。
【０１５４】
図１４は、図１３に示す書き込みドライバＷＤＶおよび書き込み補助回路ＷＡＵの動作を示す信号波形図である。図１５は、図１３に示す書き込みドライバＷＤＶおよび書き込み補助回路ＷＡＵのデータ書き込み時の動作を詳細に示す信号波形図である。以下、図１４および図１５を参照して、図１３に示す回路構成のデータ書き込み時およびデータ読み出し時の動作について説明する。なお、図１５においては、横軸に時間を示し、縦軸に電圧を示す。
【０１５５】
時刻ｔａ以前のスタンバイ時は、書き込み列選択信号ＹＷＥはＬレベルの非選択状態である。この状態においては、書き込みドライバＷＤＶにおいて、ＮＡＮＤゲート２３および２４の出力信号がＨレベルとなり、ＮＯＲゲート２５および２６の出力信号がＬレベルとなる。応じて、ドライブゲート２７および２８は、オフ状態を維持する。この状態においては、ビット線ＢＬおよび／ＢＬは、たとえば電源電圧レベルであるプリチャージレベルにプリチャージされる。
【０１５６】
また、書き込み補助回路ＷＡＵにおいては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号はＬレベルであり、転送ゲート３８および３９はオフ状態であり、ビット線ＢＬおよび／ＢＬと負電圧線ＮＢＬとは分離される。負電圧発生回路ＮＶＧにおいては、ＯＲゲート３２の出力信号はＬレベルであり、インバータ３６の出力信号はＨレベルである。負電圧線プリチャージ回路ＮＰＧにおいては、ノードＮＤ０がＬレベルであるため、ＭＯＳトランジスタ３３がオン状態であり、ＭＯＳトランジスタ３４はオフ状態である。したがって、ノードＮＤ２が電源電圧レベルにプリチャージされ、ＭＯＳトランジスタ３５がオン状態にあり、負電圧線ＮＢＬは接地電圧レベルに維持される。
【０１５７】
時刻ｔａにおいて書き込みアクセスが始まると、書き込み列選択信号ＹＷＥが選択状態へ駆動される。今、書き込みデータＤＩがＬレベルであるとする。この状態においては、インバータ２２の出力信号はＬレベルであり、ＮＡＮＤゲート２４の出力信号はスタンバイ状態時と同じＨレベルである。応じて、ＮＯＲゲート２６の出力信号がＬレベルであり、ドライブゲート２８はオフ状態に維持され、ビット線／ＢＬがプリチャージレベルに維持される。
【０１５８】
一方、書き込み列選択信号ＹＷＥがＨレベルであり、書き込みデータＤＩがＬレベルであるため、ＮＡＮＤゲート２３の出力信号がＬレベルとなる。このとき、まだ、ビット線電圧検出回路ＢＤＴａの出力信号はＬレベルである。したがって、ＮＯＲゲート２５の出力信号がＨレベルとなり、ドライブゲート２７がオン状態となり、ビット線ＢＬが接地電圧レベル方向へ駆動され、ビット線ＢＬの電圧レベルが低下する。
【０１５９】
ビット線ＢＬの電圧レベルが低下し、時刻ｔｂにおいて、その電圧レベルが、ビット線電圧検出回路ＢＤＴａのインバータ２９の入力論理しきい値に到達すると、ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルとなる。応じて、転送ゲート３８がオン状態となり、ビット線ＢＬが負電圧線ＮＢＬに電気的に結合される。このとき、ＮＯＲゲート２５は、両入力がともにＨレベルであり、その出力信号がＬレベルとなり、ドライブゲート２７がオフ状態となり、ビット線ＢＬが接地ノードから分離される。
【０１６０】
ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルとなると、負電圧発生回路ＮＶＧにおいて、ＯＲゲート３２の出力信号がＨレベルとなる。応じて、負電圧線プリチャージ回路ＮＰＧにおいて、ＭＯＳトランジスタ３３がオフ状態、ＭＯＳトランジスタ３４がオン状態となる。ＭＯＳトランジスタ３５は、そのゲートに負電圧線ＮＢＬ上の電圧を受け、オフ状態となり、負電圧線ＮＢＬが接地ノードから分離される。
【０１６１】
一方、ＯＲゲート３２の出力信号がＨレベルとなって、インバータ３６の出力信号がＬレベルとなる。したがって、ノードＮＤ１の電圧レベルがＨレベルからＬレベルに低下し、容量素子３７によるチャージポンプ動作により、時刻ｔｃにおいて、フローティング状態の負電圧線ＮＢＬおよびビット線ＢＬに負電圧が伝達される。このビット線ＢＬの負電圧レベルは、容量素子３７の容量値とビット線ＢＬの寄生容量との比で決定される。
【０１６２】
ビット線ＢＬの電位が接地電圧以下の負電圧Ｌレベルに低下すると、図２に示すメモリセルのアクセストランジスタＭＡ３のソース電位が負電圧レベルとなり、そのゲート−ソース間電圧が拡大され、チャネル抵抗が低下し、大きな電流駆動力で、記憶ノードＳＮを負電圧方向へ駆動する。記憶ノードＳＮの電圧レベルがＨレベルからＬレベルへ駆動される過渡時において、負荷トランジスタＭＬ１の電流供給量よりも大きな電流供給量でアクセストランジスタＭＡ３を介して記憶ノードＳＮを放電することができ、高速で記憶ノードＳＮの電圧レベルを低下させることができ、高速書き込みが実現される。このデータ書き込み時、記憶ノードＳＮの到達電圧レベルは、駆動トランジスタＭＤ１、アクセストランジスタＭＡ１，ＭＡ３および転送ゲート３８のオン抵抗（チャネル抵抗）により決定される。
【０１６３】
時刻ｔｄにおいて、書き込みが完了すると、書き込み列選択信号ＹＷＥがＬレベルに低下し、ＮＡＮＤゲート２３の出力信号がＨレベルとなり、ＮＯＲゲート２５の出力信号はＬレベルを維持する。そして、ビット線ＢＬおよび／ＢＬがプリチャージされ、その電圧レベルが高速に元のプリチャージレベルに復帰する。ここで、図１５においてＨレベルのビット線／ＢＬの電圧レベルが書き込み完了後のリカバリ時に一旦低下するように示しているのは、このリカバリ動作時において、ビット線ＢＬおよび／ＢＬをイコライズして、高速でビット線ＢＬの電圧レベルを上昇させるためである。
【０１６４】
ビット線ＢＬの電圧レベルが上昇し、その電圧レベルがビット線電圧検出回路ＢＤＴａのインバータ２９の入力論理しきい値を超えると、ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルからＬレベルに低下し、負電圧発生回路ＮＶＧにおいてＯＲゲート３２の出力信号がＨレベルとなる。応じて、転送ゲート３８がオフ状態となり、ビット線ＢＬおよび負電圧線ＮＢＬが分離される。また、負電圧線プリチャージ回路ＮＰＧにおいて、ＭＯＳトランジスタ３３および３５がオン状態となり、ＭＯＳトランジスタ３４がオフ状態となり、負電圧線ＮＢＬは接地電圧レベルに復帰する。
【０１６５】
書き込みデータＤＩがＨレベルのときには、補のビット線／ＢＬに対して、負電圧発生回路ＮＶＧからの負電圧が転送ゲート３９を介して伝達される。この場合においても、上述の動作と同様の動作が実行される。
【０１６６】
このように、本発明の第５の実施の形態に係る半導体装置では、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂにより、ビット線電圧を検出し、ロー側ビット線電位を負電圧レベルに駆動している。したがって、この負電圧生成のためには別の回路から生成される制御タイミング信号を用いていないため、正確に、ロー側ビット線を負電圧レベルに駆動することができ、書き込みメモリセル列に対する書き込みマージンを向上させることができる。また、書き込み特性が改善されるため、動作電圧を低下させても安定に書き込みを行なうことができる。また、この書き込み動作電圧の低減により、消費電力を低減することができる。
【０１６７】
また、データ書き込み時、選択メモリセル列のビット線対のうちロー側のビット線を負電位にしてアクセストランジスタの電流駆動力を増大させているため、微細化が進んでトランジスタ特性のばらつきが大きくなった場合のマージン不良を改善することができ、応じて製造歩留りを向上させることができ、コストを低減することができる。
【０１６８】
また、非選択メモリセル列に対しては、ビット線は、プリチャージレベルに維持されるため、負電圧は、非選択メモリセル列に対し何ら悪影響を及ぼさない。
【０１６９】
また、データ書き込み時において選択メモリセル列のロー側ビット線電位が負電位に設定されるだけであり、データ読み出し時およびデータ書き込み時の非選択メモリセル列の電圧状態は、通常と同じである。したがって、データ読み出し時の動作マージンは何ら悪影響を受けず、スタティック・ノイズ・マージンなどの特性は劣化しないため、安定に動作させることができる。またデュアルポートＳＲＡＭなどのマルチポートＳＲＡＭに対しても、同様の回路を適用することができる。
【０１７０】
また、単にビット線電圧変化を検出しているだけであるため、負電圧発生のためのタイミング制御信号の活性化タイミングを考慮する必要がなくなり、設計が容易となる。
【０１７１】
さらに、電源電圧制御部１は、選択メモリセルからのデータ読み出し時、書き込み補助回路ＷＡＵによって生成された負電圧をロー側電源電圧ＶＳＭとして選択メモリセル列に対応する電源線ＰＬＳへ出力する。
【０１７２】
より詳細には、書き込み補助回路ＷＡＵにおいて、データ読み出し時以外では、リードイネーブルＲＥがＬレベルに制御される。このとき、インバータ３１がＨレベルの信号を出力してＮチャネルＭＯＳトランジスタ４０はオンし、インバータ４１がＬレベルの信号を出力してＮチャネルＭＯＳトランジスタ４２はオフする。そうすると、ＮチャネルＭＯＳトランジスタ４０を介して接地電圧がロー側電源電圧ＶＳＭとして電源線ＰＬＳへ出力される。
【０１７３】
データ読み出し時、リードイネーブルＲＥがＨレベルに制御される。このとき、ＯＲゲート３２がＨレベルの信号を出力し、インバータ３６がＬレベルの信号を出力する。そうすると、前述のように容量素子３７によるチャージポンプ動作により、負電圧線ＮＢＬに負電圧が伝達される。また、インバータ３１がＬレベルの信号を出力してＮチャネルＭＯＳトランジスタ４０はオフし、インバータ４１がＨレベルの信号を出力してＮチャネルＭＯＳトランジスタ４２はオンする。これにより、ＮチャネルＭＯＳトランジスタ４０を介して負電圧がロー側電源電圧ＶＳＭとして電源線ＰＬＳへ出力される。
【０１７４】
このように、本発明の第５の実施の形態に係る半導体装置では、書き込みマージン改善のために設けられた書き込みドライバＷＤＶおよび書き込み補助回路ＷＡＵを用いて、読み出しマージン改善のための負電圧を生成する。このような構成により、読み出しマージン改善のために負電圧を生成するためのキャパシタ等を含む回路を別途設ける必要がなくなることから、回路規模を小さくすることができる。
【０１７５】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７７】
１  電源電圧制御部、２  ＷＬＨデコーダ、３  ＷＬＶデコーダ、４  Ｉ／Ｏ制御部、２１  インバータ、２２  インバータ、２３，２４  ＮＡＮＤゲート、２５，２６  ＮＯＲゲート、２７，２８  ドライブゲート、５１〜５４  ＰチャネルＭＯＳトランジスタ、５５，５６  ＮＯＲゲート、５７，５８  インバータ、５９，６０  ＮＡＮＤゲート、６１，６２  インバータ、６３〜６６  ＮチャネルＭＯＳトランジスタ、６７〜７０  ＰチャネルＭＯＳトランジスタ、７１，７２  ＰチャネルＭＯＳトランジスタ、７３，７４  ＯＲゲート、１０１，１０２  半導体装置、ＭＬ１，ＭＬ２  負荷トランジスタ、ＭＤ１，ＭＤ２  駆動トランジスタ、ＭＡ１〜ＭＡ４  アクセストランジスタ、ＷＬＨ，ＷＬＶ  ワード線、ＢＬ，／ＢＬ  ビット線、ＢＬＰ  ビット線対、ＰＬ  電源線、ＭＣ  メモリセル、ＷＤＶ  ライトドライバ、ＳＡ  センスアンプ、ＷＤＶ  書き込みドライバ、ＷＡＵ  書き込み補助回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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