(57)【要約】【課題】電源領域間のインターフェース回路の新規な静電気放電保護回路を提供する。【解決手段】第１及び第２の電源領域を有する大規模集積回路装置であって，第１の電源領域に設けられた第１の電源配線と第１の接地配線と，第１の内部回路と第１のＣＭＯＳ回路とを有する第１の回路ブロックと，第２の電源領域に設けられた第２の電源配線と第２の接地配線と，第２の内部回路と，第２のＣＭＯＳ回路とを有する第２の回路ブロックとを有する。第１の電源配線と第１の接地配線の間に第１の静電気保護回路を，第２の電源配線と第２の接地配線の間に第２の静電気保護回路を，第１の接地配線と第２の接地配線の間に第３の静電気保護回路を有し，第１の電源領域内に保護トランジスタＰＥと保護トランジスタＮＥと，通常動作時にトランジスタＰＥを導通し保護トランジスタＮＥを非導通にし，静電気放電印加時に保護トランジスタＰＥを非導通にし保護トランジスタＮＥを導通する静電気放電検出回路とを含む静電気放電保護回路を有する。【選択図】図２
2010109009.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の電源領域と，
前記第１の電源領域に設けられた第１の電源配線と第１の接地配線とに接続され，第１の内部回路と，当該第１の内部回路からの信号を入力し第１の出力端子に出力信号を出力する第１のＣＭＯＳ回路とを有する第１の回路ブロックと，
前記第２の電源領域に設けられた第２の電源配線と第２の接地配線とに接続され，第２の内部回路と，前記第１の出力端子からの出力信号を入力し前記第２の内部回路に信号を出力する第２のＣＭＯＳ回路とを有する第２の回路ブロックと
を有する集積回路装置に設けられ，
前記第１の電源配線と第１の接地配線の間に設けられた第１の静電気保護回路と，
前記第２の電源配線と第２の接地配線の間に設けられた第２の静電気保護回路と，
前記第１の接地配線と第２の接地配線の間に設けられた第３の静電気保護回路と、
前記第１の電源領域内に設けられ，前記第１のＣＭＯＳ回路と第１の電源配線との間に設けられたＰＭＯＳ保護トランジスタと，前記第１の出力端子と前記第１の接地配線との間に設けられたＮＭＯＳ保護トランジスタと，通常動作時に前記ＰＭＯＳ保護トランジスタを導通しＮＭＯＳ保護トランジスタを非導通にし，静電気放電印加時に前記ＰＭＯＳ保護トランジスタを非導通にしＮＭＯＳ保護トランジスタを導通する静電気放電検出回路と
を有することを特徴とする静電気放電保護回路。
【請求項２】
第１及び第２の電源領域と，
前記第１の電源領域に設けられた第１の電源配線と第１の接地配線とに接続され，第１の内部回路と，当該第１の内部回路からの信号を入力し第１の出力端子に出力信号を出力する第１のＣＭＯＳ回路とを有する第１の回路ブロックと，
前記第２の電源領域に設けられた第２の電源配線と第２の接地配線とに接続され，第２の内部回路と，前記第１の出力端子からの出力信号を入力し前記第２の内部回路に信号を出力する第２のＣＭＯＳ回路とを有する第２の回路ブロックと，
前記第１の電源配線と第１の接地配線の間に設けられた第１の静電気保護回路と，
前記第２の電源配線と第２の接地配線の間に設けられた第２の静電気保護回路と，
前記第１の接地配線と第２の接地配線の間に設けられた第３の静電気保護回路と，
さらに，前記第１の電源領域内に設けられ，前記第１のＣＭＯＳ回路と第１の電源配線との間に設けられたＰＭＯＳ保護トランジスタと，前記第１の出力端子と前記第１の接地配線との間に設けられたＮＭＯＳ保護トランジスタと，通常動作時に前記ＰＭＯＳ保護トランジスタを導通しＮＭＯＳ保護トランジスタを非導通にし，静電気放電印加時に前記ＰＭＯＳ保護トランジスタを非導通にしＮＭＯＳ保護トランジスタを導通する静電気放電検出回路とを含む静電気放電保護回路とを有することを特徴とする集積回路装置。
【請求項３】
請求項２記載の集積回路装置において，
前記静電気放電検出回路は，前記第１の電源配線に静電気放電が印加されたことに応答して，前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに高レベル信号を出力し，通常動作時は前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに前記高レベル信号より低い低レベル信号を出力することを特徴とする集積回路装置。
【請求項４】
請求項３記載の集積回路装置において，
前記静電気放電検出回路は，前記第１の電源配線と前記第１の接地配線との間に直列に接続された前記ＰＭＯＳ保護トランジスタのゲート容量と抵抗素子とを有し，前記ゲート容量と抵抗素子の接続ノードの信号を前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに供給することを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電源領域間のインターフェース回路の静電気放電保護回路及び該静電気放電保護回路を有する集積回路装置に関する。
【背景技術】
【０００２】
近年の大規模集積回路装置（ＬＳＩ）は，１つの半導体チップ内に複数の電源領域を有し，各電源領域内に回路ブロックを有する。たとえば，外部からのアナログ入力を入力して処理するアナログ回路ブロックと，アナログ回路ブロックのデジタル出力を入力して処理するデジタル回路ブロックと，デジタル回路ブロックのデジタル出力を入力して処理しアナログ出力を生成する別のアナログ回路ブロックとが，１つの半導体チップ内に設けられる。
【０００３】
このように，複数の電源領域に分離する理由は，（１）電源へのノイズが多く発生するデジタル回路ブロックの電源配線および接地配線と，ノイズの混入を避けたいアナログ回路ブロックの電源配線と接地配線とを分離してノイズの影響を抑えること，（２）電源領域毎に電源をオン，オフ制御することで，チップの電力消費を小さくすること，などがある。
【０００４】
従来から，外部端子から印加される静電気放電（ＥＳＤ：Electrostatic Discharge）による内部回路素子，トランジスタなど，の破壊を防止するために，静電気放電保護回路（ＥＳＤ保護回路）を設けることが行われている。このようなＥＳＤ保護回路は，上記の複数の電源領域を有する半導体装置においても必要である。
【０００５】
そして，複数の電源領域を有する半導体装置は，電源領域間に回路ブロック間のインターフェース回路が設けられ，このインターフェース回路において，異なる電源間に印加されるＥＳＤに対する保護回路は，単一の電源系統のみを有する従来の半導体装置のＥＳＤ保護回路とは異なる機能が求められる。
【０００６】
電源領域間のインターフェース回路のＥＳＤ保護回路について，特許文献１，２などに記載されている。特許文献１には，図６に，インターフェース回路の出力回路ブロック側のＣＭＯＳインバータと電源との間にＰＭＯＳの保護トランジスタを，ＣＭＯＳインバータの出力と接地電源との間にＮＭＯＳの保護トランジスタをそれぞれ設け，ＥＳＤ印加時に入力回路ブロック内からの制御信号によりＰＭＯＳ保護トランジスタをオフすることが記載されている。また，特許文献２には，図２４に，ＥＳＤ印加時に，出力回路ブロック側のＣＭＯＳインバータのゲート信号を所定のレベルに制御する回路を設け，ＥＳＤ印加時にＣＭＯＳインバータのＰＭＯＳトランジスタをオフにしＮＭＯＳトランジスタをオンにすることが記載されている。
【特許文献１】特開２００６−１５６５６３号公報
【特許文献２】特開２００７−２００９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，特許文献１に記載されたＥＳＤ保護回路では，異なる電源領域で制御信号を生成することが必要であり，各回路ブロックが異なるＩＰ（回路データ）として取り扱われるＬＳＩの場合，回路ブロックを配置した後にＥＳＤ保護回路のための回路設計工程が必要になり汎用性に欠ける。ＥＳＤ保護回路は，各電源領域内の回路ブロック内に設けられることが望ましい。
【０００８】
また，特許文献２に記載されたＥＳＤ保護回路では，出力回路ブロック側の最終段のＣＭＯＳインバータのゲート端子にＥＳＤ保護のための回路を挿入することが必要になり，通常動作時において出力動作に何らかの悪影響を与えることが予想される。
【０００９】
そこで，本発明の目的は，電源領域間のインターフェース回路の新規な静電気放電保護回路を提供することにある。
【課題を解決するための手段】
【００１０】
本実施の形態の形態の第１の側面では，
第１及び第２の電源領域と，
前記第１の電源領域に設けられた第１の電源配線と第１の接地配線とに接続され，第１の内部回路と，当該第１の内部回路からの信号を入力し第１の出力端子に出力信号を出力する第１のＣＭＯＳ回路とを有する第１の回路ブロックと，
前記第２の電源領域に設けられた第２の電源配線と第２の接地配線とに接続され，第２の内部回路と，前記第１の出力端子からの出力信号を入力し前記第２の内部回路に信号を出力する第２のＣＭＯＳ回路とを有する第２の回路ブロックとを有する集積回路装置に設けられ，
前記第１の電源配線と第１の接地配線の間に設けられた第１の静電気保護回路と，
前記第２の電源配線と第２の接地配線の間に設けられた第２の静電気保護回路と，
前記第１の接地配線と第２の接地配線の間に設けられた第３の静電気保護回路と、
前記第１の電源領域内に設けられ，前記第１のＣＭＯＳ回路と第１の電源配線との間に設けられたＰＭＯＳ保護トランジスタと，前記第１の出力端子と前記第１の接地配線との間に設けられたＮＭＯＳ保護トランジスタと，通常動作時に前記ＰＭＯＳ保護トランジスタを導通しＮＭＯＳ保護トランジスタを非導通にし，静電気放電印加時に前記ＰＭＯＳ保護トランジスタを非導通にしＮＭＯＳ保護トランジスタを導通する静電気放電検出回路と
を有する静電気放電保護回路である。
【００１１】
本実施の形態の第２の側面では，
第１及び第２の電源領域と，
前記第１の電源領域に設けられた第１の電源配線と第１の接地配線とに接続され，第１の内部回路と，当該第１の内部回路からの信号を入力し第１の出力端子に出力信号を出力する第１のＣＭＯＳ回路とを有する第１の回路ブロックと，
前記第２の電源領域に設けられた第２の電源配線と第２の接地配線とに接続され，第２の内部回路と，前記第１の出力端子からの出力信号を入力し前記第２の内部回路に信号を出力する第２のＣＭＯＳ回路とを有する第２の回路ブロックと，
前記第１の電源配線と第１の接地配線の間に設けられた第１の静電気保護回路と，
前記第２の電源配線と第２の接地配線の間に設けられた第２の静電気保護回路と，
前記第１の接地配線と第２の接地配線の間に設けられた第３の静電気保護回路と、
さらに，前記第１の電源領域内に設けられ，前記第１のＣＭＯＳ回路と第１の電源配線との間に設けられたＰＭＯＳ保護トランジスタと，前記第１の出力端子と前記第１の接地配線との間に設けられたＮＭＯＳ保護トランジスタと，通常動作時に前記ＰＭＯＳ保護トランジスタを導通しＮＭＯＳ保護トランジスタを非導通にし，静電気放電印加時に前記ＰＭＯＳ保護トランジスタを非導通にしＮＭＯＳ保護トランジスタを導通する静電気放電検出回路とを含む静電気放電保護回路とを有する集積回路装置である。
【発明の効果】
【００１２】
本実施の形態によれば，静電気放電が印加されたときに，前記ＰＭＯＳ保護トランジスタが非導通になり，前記ＮＭＯＳ保護トランジスタが導通するので，ＥＳＤ印加時に内部回路を構成する各トランジスタにかかる電圧ストレスが分散され，第２のＣＭＯＳ回路のＭＯＳトランジスタの破壊が防止される。
【発明を実施するための最良の形態】
【００１３】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１４】
図１は，本実施の形態の静電気放電保護回路が設けられる大規模集積回路装置（ＬＳＩ）の一例を示す図である。このＬＳＩは，第１の電源領域１０と第２の電源領域２０とに分離されている。
【００１５】
第１の電源領域１０には，第１の電源配線ＶＤ１と第１の接地配線ＶＳ１とが設けられ，それらに接続された第１の内部回路Ｃｉｒ１と第１のＣＭＯＳ回路Ｐ１，Ｎ２とを含む第１の回路ブロックを有する。第１のＣＭＯＳ回路は，たとえばＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２からなるインバータ回路であり，第１の内部回路Ｃｉｒ１のノードｎｄ２からの信号を入力し出力信号を出力端子ｎｄ１に出力する。
【００１６】
さらに，第２の電源領域２０には，第２の電源配線ＶＤ２と第２の接地配線ＶＳ２とが設けられ，それらに接続された第２の内部回路Ｃｉｒ２と第２のＣＭＯＳ回路Ｐ３，Ｎ４とを含む第２の回路ブロックを有する。第２のＣＭＯＳ回路は，たとえばＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ４からなるインバータ回路であり，第１の回路ブロックの出力端子ｎｄ１からの出力信号を入力し第２の内部回路の入力端子ｎｄ３に信号を出力する。
【００１７】
上記の第１，第２のＣＭＯＳ回路と出力端子ｎｄ１の配線とが，第１，第２の回路ブロック間のインターフェース回路を構成している。
【００１８】
第１の電源領域１０内の第１の電源配線ＶＤ１には，第１の電源端子ＴＶＤ１を経由して外部電源電圧が供給され，第１の接地配線ＶＳ１は，第１の接地端子ＴＶＳ１を経由して外部の接地配線に接続される。同様に，第２の電源領域２０内の第２の電源配線ＶＤ２には，第２の電源端子ＴＶＤ２を経由して外部電源電圧が供給され，第２の接地配線ＶＳ２は，第２の接地端子ＴＶＳ２を経由して外部の接地配線に接続される。第１，第２の電源領域１０，２０内の電源配線ＶＤ１，ＶＤ２を互いに分離し，それぞれ別の第１，第２の電源端子ＴＶＤ１，ＴＶＤ２から外部電源を供給し，さらに，接地配線ＶＳ１，ＶＳ２を互いに分離し，それぞれ別の第１，第２の接地端子ＴＶＳ１，ＴＶＳ２を経由して外部接地配線に接続する。これにより，第１，第２の電源領域１０，２０内の第１，第２の回路ブロック間の電源ノイズの影響を抑制している。
【００１９】
そして，第１の電源領域１０には，静電気放電保護回路ＥＳＤ＿ＰＲＴ１が設けられ，この保護回路は，電源配線ＶＤ１と接地配線ＶＳ１との間にＥＳＤが印加されたときに導通して静電気の電流パスを形成する。同様に，第２の電源領域２０にも静電気放電保護回路ＥＳＤ＿ＰＲＴ２が設けられ，保護回路は電源配線ＶＤ２と接地配線ＶＳ２との間にＥＳＤが印加されたときに導通して静電気の電流パスを形成する。これらのＥＳＤ保護回路は，通常動作時には非導通状態に保たれ，ＥＳＤが印加された時に導通する。
【００２０】
ＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１，２は，図１中に例示されるとおり，ＮＭＯＳトランジスタＮ１０と容量素子Ｃ１０と抵抗素子Ｒ１０とからなり，電源配線ＶＤ１と接地配線ＶＳ１との間にＥＳＤが印加されたときに，ＮＭＯＳトランジスタＮ１０のゲート電位が一次的に上昇してＮＭＯＳトランジスタＮ１０が導通し，静電気の電流パスを形成する。
【００２１】
さらに，第１の接地配線ＶＳ１と第２の接地配線ＶＳ２間にもＥＳＤ保護回路ＥＳＤ＿ＰＲＴ３が設けられる。このＥＳＤ保護回路ＥＳＤ＿ＰＲＴ３は，図１中に例示されるとおり，たとえば，接地配線ＶＳ１，ＶＳ２間の２つの方向にそれぞれ設けられたダイオードＤ１０，Ｄ１２とを有する。内部回路動作に起因して接地配線ＶＳ１，ＶＳ２に発生する微少なノイズ程度の電圧では，ダイオードＤ１０，Ｄ１２の順方向電圧を超えず，ダイオードは導通しないので，一方の接地配線に発生したノイズが他方の接地配線に伝達しない。一方，ＥＳＤの印加により接地配線ＶＳ１，ＶＳ２間に順方向電圧を超える大きな電圧が発生すると，ダイオードＤ１０，Ｄ１２は導通し，静電気の電流パスを形成する。
【００２２】
図１に示されたように，異なる電源領域１０，２０を有するＬＳＩでは，ＬＳＩのアセンブリ工程や，ＬＳＩの基板への実装工程で，ＥＳＤが外部端子から印加されることが予測されるので，内部にＥＳＤ保護回路が必要になる。このＥＳＤ保護のための試験では，電源端子ＴＶＤ１，ＴＶＤ２，接地端子ＴＶＳ１，ＴＶＳ２などのうち２つの端子の一方を接地し，他方にＥＳＤを印加する。ＥＳＤ保護回路は，このようなＥＳＤ印加時に静電気の電流パスを形成して，内部回路Ｃｉｒ１，Ｃｉｒ２内の回路素子や，ＣＭＯＳ回路のトランジスタＰ１，Ｎ１，Ｐ３，Ｎ４が破壊されないようにすることが求められる。
【００２３】
電源配線ＶＤ１，ＶＤ２と接地配線ＶＳ１，ＶＳ２それぞれの間に印加されるＥＳＤによる電荷は，第１，第２のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１，２により形成される電流パスによって，接地端子ＴＶＳ１，ＴＶＳ２に流出する。
【００２４】
一方，異なる電源領域１０，２０を有するＬＳＩでは，第１の電源配線ＶＤ１と第２の接地配線ＶＳ２との間にＥＳＤが印加された場合の保護回路の構成が必要になる。この場合，第１のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１と，第３のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ３とが共に導通して，第１の電源配線ＶＤ１，ＶＤ１，ＥＳＤ＿ＰＲＴ１，ＶＳ１，ＥＳＤ＿ＰＲＴ２，ＶＳ２，第２の接地配線ＶＳ２の経路で電流パスが形成される。それと同時に，インターフェース回路を構成するＣＭＯＳ回路Ｐ１，Ｎ２と，出力端子ｎｄ１と，ＣＭＯＳ回路Ｐ３，Ｎ４の経路にも，上記電流パスにより２つのＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１，ＥＳＤ＿ＰＲＴ３それぞれに発生する電圧の和が印加される。
【００２５】
ＥＳＤが印加される状況下では，電源配線ＶＤ１，ＶＤ２には外部から電源電圧が供給されていない。したがって，第１の内部回路Ｃｉｒ１の出力端子ｎｄ２，つまりＣＭＯＳ回路Ｐ１，Ｎ２の入力端子ｎｄ２，の電位レベルはＨレベルの場合もあればＬレベルの場合もあり，不定状態にある。したがって，ＥＳＤから保護するためには，いずれの電位レベルについても考慮する必要があり，特にワーストケースの電位レベルを考慮する必要がある。
【００２６】
（１）ＣＭＯＳ回路Ｐ１，Ｎ２の入力端子ｎｄ２がＨレベルの場合は，ＰＭＯＳトランジスタＰ１が非導通状態になるので，ＰＭＯＳトランジスタＰ１と，ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ４のゲート・ソース間とに，上記の電流パスによる２つのＥＳＤ保護回路の電圧の和が分散されて印加される。それに対して，（２）ＣＭＯＳ回路Ｐ１，Ｎ２の入力端子ｎｄ２がＬレベルの場合は，ＰＭＯＳトランジスタＰ１が導通状態になるので，ＮＭＯＳトランジスタＮ４のゲート・ソース間に，上記の電流パスによる２つのＥＳＤ保護回路の電圧の和が集中して印加される。したがって，上記（２）の場合がワーストケースになる。
【００２７】
したがって，上記（２）の場合でも，ＥＳＤから回路を保護することが必要になる。
【００２８】
図２は，本実施の形態における第１のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。図２のＬＳＩは，図１と同様に，第１の電源領域１０と第２の電源領域２０とに分離され，それぞれの電源配線ＶＤ１，ＶＤ２は第１，第２の電源端子ＴＶＤ１，ＴＶＤ２からそれぞれ電源電圧を供給される。また，それぞれの接地配線ＶＳ１，ＶＳ２は第１，第２の接地端子ＴＶＳ１，ＴＶＳ２を経由して外部の接地配線に接続される。さらに，第１の内部回路ブロックには，第１の内部回路Ｃｉｒ１と第１のＣＭＯＳ回路Ｐ１，Ｎ２とＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１が設けられ，第２の内部回廊ブロックには，第２の内部回路Ｃｉｒ２と第２のＣＭＯＳ回路Ｐ３，Ｎ４とＥＳＤ保護回路ＥＳＤ＿ＰＲＴ２が設けられる。また，接地配線ＶＳ１，ＶＳ２間にＥＳＤ＿ＰＲＴ２保護回路ＥＳＤ＿ＰＲＴ３が設けられる。
【００２９】
そして，図２では，第１の電源領域１０内に設けられ，第１のＣＭＯＳ回路のＰＭＯＳトランジスタＰ１と第１の電源配線ＶＤ１との間に設けられたＰＭＯＳ保護トランジスタＰＥと，出力端子ｎｄ１と第１の接地配線ＶＳ１との間に設けられたＮＭＯＳ保護トランジスタＮＥと，通常動作時にＰＭＯＳ保護トランジスタＰＥを導通しＮＭＯＳ保護トランジスタＮＥを非導通にし，ＥＳＤ印加時にＰＭＯＳ保護トランジスタＰＥを非導通にしＮＭＯＳ保護トランジスタＮＥを導通するＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴとを含む静電気放電保護回路を有する。ＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴの出力ｎｄＥは，ＰＭＯＳ，ＮＭＯＳ保護トランジスタＰＥ，ＮＥのゲート電極に接続されている。
【００３０】
図３は，ＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴの例を示す回路図である。図３（Ａ）のＥＳＤ検出回路は，第１の電源配線ＶＤ１と第１の接地配線ＶＳ１との間にキャパシタＣ１と抵抗素子Ｒ１とが直列に接続され，それらの接続点が出力ｎｄＥに接続される。このＥＳＤ検出回路では，ＥＳＤが印加されて，第１の電源配線ＶＤ１と第１の接地配線ＶＳ１との間に高い電圧が印加された瞬間，キャパシタＣ１による容量カップリングにより接続点の出力ｎｄＥが高い電位に変化する。また，通常動作状態ではＥＳＤは印加されず，接続点ｎｄＥはＬレベルに維持される。
【００３１】
図３（Ｂ）のＥＳＤ検出回路は，第１の電源配線ＶＤ１と第１の接地配線ＶＳ１との間に複数段のダイオード群Ｄ１と抵抗素子Ｒ１とが直列に接続され，それらの接続点が出力ｎｄＥに接続される。このＥＳＤ検出回路の場合も，ＥＳＤが印加されて，第１の電源配線ＶＤ１と第１の接地配線ＶＳ１との間に高い電圧が印加された瞬間，ダイオード群Ｄ１が導通し接続点の出力ｎｄＥが高い電位に変化する。そして，通常動作状態ではＥＳＤは印加されず，接続点ｎｄＥはＬレベルに維持される。
【００３２】
図２に戻って，ＥＳＤ保護回路の動作について説明する。第１の電源端子ＴＶＤ１と第２の接地端子ＴＶＳ２との間にＥＳＤが印加されると，ＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴの出力ｎｄＥが一時的に高い電位になる。これにより，第１の内部回路Ｃｉｒ１の出力ｎｄ２の電位がＨレベル，Ｌレベルにかかわらず，ＰＭＯＳ保護トランジスタＰＥは非導通状態になり，ＮＭＯＳ保護回路ＮＥは導通状態になり，出力端子ｎｄ１はＬレベルになる。
【００３３】
一方，ＥＳＤの印加により，第１のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１と，第３のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ３とが共に導通して，ＥＳＤの電荷を逃がす電流パスは，第１の電源配線ＶＤ１，ＶＤ１，ＥＳＤ＿ＰＲＴ１，ＶＳ１，ＥＳＤ＿ＰＲＴ２，ＶＳ２，第２の接地配線ＶＳ２の経路になる。
【００３４】
前述のとおり，出力端子ｎｄ１がＬレベルになるので，第１のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１に印加される電圧は，ＰＭＯＳ保護トランジスタＰＥのソース・ドレイン間に印加される。一方，第３のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ３に印加される電圧は，第１の出力端子ｎｄ１がＬレベルであるので，第２の電源領域２０内の入力ＣＭＯＳ回路のＮＭＯＳトランジスタＮ４のゲート・チャネル（接地基板）との間に印加される。つまり，ＰＭＯＳ保護トランジスタＰＥとＮＭＯＳトランジスタＮ４とに，第１，第３のＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１，３に印加される高い電圧が分散して印加される。よって，ＮＭＯＳトランジスタＮ４はＥＳＤの印加から保護される。
【００３５】
ＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴの出力ｎｄＥは，通常動作状態ではＬレベルに維持されるので，ＰＭＯＳ保護トランジスタＰＥは導通状態，ＮＭＯＳ保護トランジスタＮＥは非導通状態に保たれ，インターフェース回路における通常動作には支障はない。
【００３６】
図２のＥＳＤ保護回路のＰＭＯＳ保護トランジスタＰＥとＮＭＯＳ保護トランジスタＮＥとは，第１のＣＭＯＳ回路のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２とで，ＮＯＲ回路を構成する。このＮＯＲ回路の２つの入力は，第１の内部回路Ｃｉｒ１の出力ｎｄ２とＥＳＤ検出回路の出力ｎｄＥとであり，ＮＯＲ回路の１つの出力は出力端子ｎｄ１である。つまり，通常動作時は，出力ｎｄＥがＬレベルであり，第１の内部回路Ｃｉｒ１の出力ｎｄ２の信号がトランジスタＰ１，Ｎ２によるＣＭＯＳインバータにより反転され，出力端子ｎｄ１に出力される。また，ＥＳＤ印加時は，出力ｎｄＥがＨレベルになり，出力端子ｎｄ１は強制的にＬレベルにされる。
【００３７】
図４は，本実施の形態における第２のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。このＥＳＤ保護回路は，図２の第１のＥＳＤ保護回路と同様に，ＰＭＯＳ保護トランジスタＰＥと，ＮＭＯＳ保護トランジスタＮＥとを有する。そして，ＥＳＤ検出回路は，ＰＭＯＳ保護トランジスタＰＥのゲート・ソース間寄生容量Ｃ２と，抵抗素子Ｒ２とにより構成される。つまり，このＥＳＤ検出回路は，図３（Ａ）のＥＳＤ検出回路と実質的に同じである。この寄生容量Ｃ２と抵抗素子Ｒ２とからなるＥＳＤ検出回路は，図２と同様に，通常動作時は出力ｎｄＥがＬレベルに維持され，ＥＳＤ印加時には出力ｎｄＥがＨレベルになる。それに伴う，ＥＳＤ保護動作は，図２と同じである。
【００３８】
図５は，本実施の形態おける第３のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。図２と異なるところは，第１の電源領域１０内の第１の内部回路Ｃｉｒ１がアナログ回路であり，２つの出力端子ｎｄ４，ｎｄ５にアナログ出力信号を出力し，それらがＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２のゲートに接続されていることと，第２の電源領域２０内のＣＭＯＳ回路が差動入力回路，つまりアナログ入力回路であり，その出力ｎｄ６が図示しない第２の内部回路に出力されることである。このアナログ入力回路は，差動入力回路以外のＡＤコンバータなどであっても同様である。
【００３９】
それ以外のＥＳＤ保護回路を構成するＰＭＯＳ保護トランジスタＰＥとＮＭＯＳ保護トランジスタＮＥとＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴは，図２と同じである。第２の電源領域２０内の差動入力回路は，カレントミラー電流回路を構成するＰＭＯＳトランジスタＰ３，Ｐ５と，ソースが共通に接続されたＮＭＯＳトランジスタＮ４，Ｎ６と，ＮＭＯＳトランジスタＮ７からなる電流源を有する。ＮＭＯＳトランジスタＮ４のゲートには，第１の電源領域１０の出力端子ｎｄ１が接続され，ＮＭＯＳトランジスタＮ６のゲートには図示しない基準電圧が印加される。このように，図５の例では，第１，第２の電源領域１０，２０には，共にアナログ回路が設けられている。このようなアナログ回路間のインターフェース回路においても，本実施の形態におけるＥＳＤ保護回路は有効である。
【００４０】
図５においても，ＥＳＤ保護回路の動作は，図２と同じであり，第２の接地端子ＴＶＳ２が接地された状態で第１の電源端子ＴＶＤ１にＥＳＤが印加された場合，アナログ出力ｎｄ４，ｎｄ５がいずれのレベルであっても，ＥＳＤ検出回路がＥＳＤの印加を検出し出力ｎｄＥをＨレベルにし，ＰＭＯＳトランジスタＰＥが非導通，ＮＭＯＳトランジスタＮＥが導通する。これにより，ＥＳＤ保護回路ＥＳＤ＿ＰＲＴ１に印加される電圧はＰＭＯＳトランジスタＰＥに，ＥＳＤ保護回路ＥＳＤ＿ＰＲＴ３に印加される電圧はＮＭＯＳトランジスタＮ４のゲート・チャネル間に，それぞれ分散して印加される。その結果，ＮＭＯＳトランジスタＮ４の破壊が回避される。
【００４１】
図６は，本実施の形態における第４のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。このＥＳＤ保護回路は，図５の第３のＥＳＤ保護回路と同様に，ＰＭＯＳ保護トランジスタＰＥと，ＮＭＯＳ保護トランジスタＮＥとを有する。そして，ＥＳＤ検出回路は，ＰＭＯＳ保護トランジスタＰＥのゲート・ソース間寄生容量Ｃ２と，抵抗素子Ｒ２とにより構成される。このＥＳＤ検出回路は，図３（Ａ）のＥＳＤ検出回路と実質的に同じである。この寄生容量Ｃ２と抵抗素子Ｒ２とからなるＥＳＤ検出回路は，図２，図５と同様に，通常動作時は出力ｎｄＥがＬレベルに維持され，ＥＳＤ印加時には出力ｎｄＥがＨレベルになる。それに伴う，ＥＳＤ保護動作は，図２，図５と同じである。
【００４２】
以上のとおり，本実施の形態のＥＳＤ保護回路は，異なる電源領域間のインターフェース回路において，ＥＳＤ印加から回路素子が破壊されることを防止することができる。
【００４３】
以上の実施の形態をまとめると，次の付記のとおりである。
【００４４】
（付記１）
第１及び第２の電源領域と， 
前記第１の電源領域に設けられた第１の電源配線と第１の接地配線とに接続され，第１の内部回路と，当該第１の内部回路からの信号を入力し第１の出力端子に出力信号を出力する第１のＣＭＯＳ回路とを有する第１の回路ブロックと，
前記第２の電源領域に設けられた第２の電源配線と第２の接地配線とに接続され，第２の内部回路と，前記第１の出力端子からの出力信号を入力し前記第２の内部回路に信号を出力する第２のＣＭＯＳ回路とを有する第２の回路ブロックとを有する集積回路装置に設けられ，
前記第１の電源配線と第１の接地配線の間に設けられた第１の静電気保護回路と，
前記第２の電源配線と第２の接地配線の間に設けられた第２の静電気保護回路と，
前記第１の接地配線と第２の接地配線の間に設けられた第３の静電気保護回路と，
前記第１の電源領域内に設けられ，前記第１のＣＭＯＳ回路と第１の電源配線との間に設けられたＰＭＯＳ保護トランジスタと，前記第１の出力端子と前記第１の接地配線との間に設けられたＮＭＯＳ保護トランジスタと，通常動作時に前記ＰＭＯＳ保護トランジスタを導通しＮＭＯＳ保護トランジスタを非導通にし，静電気放電印加時に前記ＰＭＯＳ保護トランジスタを非導通にしＮＭＯＳ保護トランジスタを導通する静電気放電検出回路とを有することを特徴とする静電気放電保護回路。
【００４５】
（付記２）
第１及び第２の電源領域と，
前記第１の電源領域に設けられた第１の電源配線と第１の接地配線とに接続され，第１の内部回路と，当該第１の内部回路からの信号を入力し第１の出力端子に出力信号を出力する第１のＣＭＯＳ回路とを有する第１の回路ブロックと，
前記第２の電源領域に設けられた第２の電源配線と第２の接地配線とに接続され，第２の内部回路と，前記第１の出力端子からの出力信号を入力し前記第２の内部回路に信号を出力する第２のＣＭＯＳ回路とを有する第２の回路ブロックと，
前記第１の電源配線と第１の接地配線の間に設けられた第１の静電気保護回路と，
前記第２の電源配線と第２の接地配線の間に設けられた第２の静電気保護回路と，
前記第１の接地配線と第２の接地配線の間に設けられた第３の静電気保護回路とを有し，
さらに，前記第１の電源領域内に設けられ，前記第１のＣＭＯＳ回路と第１の電源配線との間に設けられたＰＭＯＳ保護トランジスタと，前記第１の出力端子と前記第１の接地配線との間に設けられたＮＭＯＳ保護トランジスタと，通常動作時に前記ＰＭＯＳ保護トランジスタを導通しＮＭＯＳ保護トランジスタを非導通にし，静電気放電印加時に前記ＰＭＯＳ保護トランジスタを非導通にしＮＭＯＳ保護トランジスタを導通する静電気放電検出回路とを含む静電気放電保護回路とを有することを特徴とする集積回路装置。
【００４６】
（付記３）
付記２に記載の集積回路装置において，
前記第１および第２の静電気保護回路は，通常動作時に非導通になり，前記第１および第２の電源配線と前記第１および第２の接地配線それぞれの間に静電気放電が印加された時にそれぞれ導通し，
前記第３の静電気保護回路は，前記第１および第２の接地配線間の電圧が基準電圧より低い場合は非導通となり，高い場合に導通することを特徴とする集積回路装置。
【００４７】
（付記４）
付記２に記載の集積回路装置において，
前記静電気放電検出回路は，前記第１の電源配線に静電気放電が印加されたことに応答して，前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに高レベル信号を出力し，通常動作時は前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに前記高レベル信号より低い低レベル信号を出力することを特徴とする集積回路装置。
【００４８】
（付記５）
付記４に記載の集積回路装置において，
前記静電気放電検出回路は，前記第１の電源配線と前記第１の接地配線との間に直列に接続された容量素子と抵抗素子とを有し，前記容量素子と抵抗素子の接続ノードの信号を前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに供給することを特徴とする集積回路装置。
【００４９】
（付記６）
付記４に記載の集積回路装置において，
前記静電気放電検出回路は，前記第１の電源配線と前記第１の接地配線との間に直列に接続されたダイオード素子と抵抗素子とを有し，前記ダイオード素子と抵抗素子の接続ノードの信号を前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに供給することを特徴とする集積回路装置。
【００５０】
（付記７）
付記４に記載の集積回路装置において，
前記静電気放電検出回路は，前記第１の電源配線と前記第１の接地配線との間に直列に接続された前記ＰＭＯＳ保護トランジスタのゲート容量と抵抗素子とを有し，前記ゲート容量と抵抗素子の接続ノードの信号を前記ＰＭＯＳ保護トランジスタとＮＭＯＳ保護トランジスタのゲートに供給することを特徴とする集積回路装置。
【００５１】
（付記８）
付記２に記載の集積回路装置において，
前記第１のＣＭＯＳ回路はＣＭＯＳインバータ回路を有し，前記第１の内部回路は高レベル信号または低レベル信号の信号を前記ＣＭＯＳインバータ回路の入力に出力することを特徴とする集積回路装置。
【００５２】
（付記９）
付記２に記載の集積回路装置において，
前記第１のＣＭＯＳ回路は直列に接続されたＰＭＯＳ出力トランジスタとＮＭＯＳ出力トランジスタとを有し，前記第１の内部回路は当該ＰＭＯＳ出力トランジスタのゲートとＮＭＯＳ出力トランジスタのゲートにそれぞれアナログ信号を出力することを特徴とする集積回路装置。
【図面の簡単な説明】
【００５３】
【図１】本実施の形態の静電気放電保護回路が設けられる大規模集積回路装置（ＬＳＩ）の一例を示す図である。
【図２】本実施の形態における第１のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。
【図３】ＥＳＤ検出回路ＥＳＤ＿ＤＥＴＥＣＴの例を示す回路図である。
【図４】本実施の形態における第２のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。
【図５】本実施の形態における第３のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。
【図６】本実施の形態における第４のＥＳＤ保護回路を有する大規模集積回路装置（ＬＳＩ）の回路図である。
【符号の説明】
【００５４】
１０：第１の電源領域              ２０：第２の電源領域
Ｃｉｒ１：第１の内部回路          Ｐ１，Ｐ２：第１のＣＭＯＳ回路
Ｃｉｒ２：第２の内部回路          Ｐ３，Ｎ４：第２のＣＭＯＳ回路
ＥＳＤ＿ＤＥＴＥＣＴ：ＥＳＤ検出回路
ＰＥ，ＮＥ：ＥＳＤ保護トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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