(57)【要約】【課題】メモリセルへのデータ書き込み動作を高速に実行することが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数のしきい値電圧分布Ｅｒ、Ａ〜Ｃに割り付けられ、複数ページの情報からなる複数ビットの情報を記憶することが可能なメモリセルＭＣを複数配列させたメモリセルアレイ１と、ビット線ＢＬ及びワード線ＷＬに電圧を印加してメモリセルＭＣが導通するしきい値を変化させることによりメモリセルＭＣに情報を書き込む読み出し／書き込み制御回路３とを備える。読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。【選択図】図８
2010218623.tif 000002
【特許請求の範囲】
【請求項１】
複数のしきい値電圧分布に割り付けられ、複数ページの情報からなる複数ビットの情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
ビット線及びワード線に電圧を印加して前記メモリセルが導通するしきい値を変化させることにより前記メモリセルに情報を書き込む制御回路と
を備え、
前記制御回路は、同一の前記ワード線に接続された複数の前記メモリセルに情報を書き込む際、複数の前記メモリセルに対応する前記ビット線に、書き込もうとする情報によって異なる電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記ビット線に一の端部が接続されるとともにゲートにクランプ電圧を与えられて前記ビット線の電圧をクランプするビット線クランプトランジスタを備え、
前記制御回路は、前記クランプ電圧の値を第１の値から第２の値へと、１つの前記メモリセルが記憶するビット数に応じたステップ数に亘り降下させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
前記メモリセルに書き込む情報のしきい値電圧分布の電圧値が大きい分布ほど前記ビット線に印加する電圧を小さくするように前記ビット線に電圧を印加する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
前記メモリセルに書き込まれる情報を前記複数ページの１ページごとに保持するデータラッチ回路と、
前記データラッチ回路に保持された複数ページの情報を論理演算する演算回路とをさらに備え、
前記制御回路は、前記演算回路の演算結果に基づいて前記ビット線に異なる電圧を印加する
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、直列接続された複数の前記メモリセルを持つＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものであり、特に１つのメモリセルに複数ビットを記憶することが可能な不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤセルユニットから構成されているメモリセルアレイを有している。ＮＡＮＤセルユニットは、直列接続される複数のメモリセルと、その両端に接続される２つの選択トランジスタにより構成されている。
【０００３】
メモリセルは消去状態においては、しきい値電圧が負となる“１”データを保持しており、データの書き込み時においては、浮遊ゲートに電子が注入され、しきい値電圧が正となる“０”データに書き換えられる。ＮＡＮＤ型フラッシュメモリでは、データの書き込み時においては、しきい値電圧を低い方から高い方へ移動させることのみ可能であり、逆の移動（しきい値電圧の高い方から低い方）は、ブロック単位での消去動作によってのみ行うことができる。
【０００４】
近年、メモリ容量の増加を目的として、１つのメモリセルに２ビット以上の情報を記憶するいわゆる多値ＮＡＮＤ型フラッシュメモリの開発がなされている。例えば、１つのメモリセルに２ビットを記憶する場合には、１つのメモリセルが２２＝４通りのしきい値電圧分布を有する。ＮＡＮＤ型フラッシュメモリにおいて１つのメモリセルに４値（２ビット）の情報を記憶させる場合における書き込み動作は、次のようにして行う。最初に、書き込み対象のメモリセルの制御ゲートに対し、書き込み電圧Ｖｐｇｍとして、初期値Ｖｐｇｍｉ（例えば１５Ｖ程度）を印加した後、ベリファイ判定を行う。ベリファイ判定の結果、書き込みが完了していないと判定されるときは、書き込み電圧Ｖｐｇｍを０．１Ｖ〜１Ｖ刻みでステップアップさせ、再度このステップアップさせた書き込み電圧Ｖｐｇｍを用いて書き込み動作を行う。このようにしてベリファイ判定とステップアップした書き込み電圧での書き込み動作とを繰り返すことにより、低いしきい値電圧分布から順に書き込みを行っていく（特許文献１）。
【０００５】
このような多値記憶ＮＡＮＤ型フラッシュメモリにおいては、記憶すべきデータによって、メモリセルの制御ゲートに印加する書き込み電圧Ｖｐｇｍの印加回数（ステップアップ回数）が異なり、結果として書き込み時間が長時間となるという問題がある。例えば、４通りのしきい値電圧分布Ｅｒ、Ａ、Ｂ、Ｃ（Ｅｒ＜Ａ＜Ｂ＜Ｃ）を１メモリセルに与えようとする場合を考える。この場合、印加電圧が同じであれば、分布Ｅから分布Ｃに変化させる場合は、分布Ｅから分布Ａに変化させる場合と比べ、書き込み電圧Ｖｐｇｍの印加回数は大きくなる。従って、１本のワード線に沿った複数のメモリセルに対し、しきい値電圧分布Ｅｒ、Ａ、Ｂ、Ｃのいずれかを与える場合、分布Ａを書き込むべきメモリセルは少ない印加回数で書き込みが終了する一方、分布Ｃを書き込むべきメモリセルは、より多くの印加回数を必要とする。印加回数を少なくするため、書き込み電圧Ｖｐｇｍの初期値Ｖｐｇｍｉを大きくしたり、あるいはステップアップ幅を大きくしたりすると、低いしきい値電圧分布Ａを書き込むべきメモリセルにおいて、誤書き込みが生ずる虞がある。このため、初期値やステップアップ幅は、低いしきい値電圧分布のデータを書き込む場合に合わせて設定しなければならず、これが書き込み時間の長時間化の原因となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−００４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルへのデータ書き込み動作を高速に実行することが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のしきい値電圧分布に割り付けられ、複数ページの情報からなる複数ビットの情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、ビット線及びワード線に電圧を印加して前記メモリセルが導通するしきい値を変化させることにより前記メモリセルに情報を書き込む制御回路とを備え、前記制御回路は、同一の前記ワード線に接続された複数の前記メモリセルに情報を書き込む際、複数の前記メモリセルに対応する前記ビット線に、書き込もうとする情報によって異なる電圧を印加することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルへのデータ書き込み動作を高速に実行することが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリチップとコントローラのロジックコントロールを渾然一体として見た機能ブロック図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの具体的な構成を示す回路図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す断面図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置の選択トランジスタの構成を示す断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤセルユニットの構成を示す断面図である。
【図７】１つのメモリセルに２ビットの情報を記憶する場合におけるしきい値電圧分布の状態図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置のセンスアンプ回路、演算回路及びデータラッチ回路の構成を示すブロック図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置におけるビット線への電圧印加動作を説明する波形図である。
【図１０】比較例の不揮発性半導体記憶装置のセンスアンプ回路、演算回路及びデータラッチ回路の構成を示すブロック図である。
【図１１】比較例の不揮発性半導体記憶装置におけるビット線への電圧印加動作を説明する波形図である。
【図１２】第２の実施の形態に係る不揮発性半導体記憶装置のビット線電圧の制御の手順を示すフローチャートである。
【図１３】第２の実施の形態に係る不揮発性半導体記憶装置の演算回路における演算動作及びデータラッチ回路に保持されるデータを示す図である。
【発明を実施するための形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１２】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係る不揮発性半導体記憶装置を、図１等を参照して説明する。
【００１３】
［システムの全体構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。フラッシュメモリチップ２１は、複数のメモリチップの場合もある。図１では二つのメモリチップｃｈｉｐ１、ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、データ転送制御の他、メモリカード全体の動作制御を行うＭＰＵ２４、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、ＮＡＮＤ型フラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。
【００１４】
メモリカード２０に電源が投入されると、フラッシュメモリ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタ（バッファＲＡＭ）２６に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。バッファＲＡＭ２６上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブルをバッファＲＡＭ２６上に作成したり、ホストデバイスからのコマンドを受けて、フラッシュメモリ２１をアクセスしたり、データ転送制御を行う。なお、ＮＡＮＤフラッシュインタフェース２３は、フラッシュメモリチップ２１に格納された冗長データに基づいて、読み出しデータの誤り訂正を行うためのＥＣＣ回路を備えている。
【００１５】
なお、フラッシュメモリチップ２１とコントローラチップ２２とが別チップであることは、このメモリシステムにとって本質的ではない。図２は、図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。また図３はそのメモリコア部のセルアレイ構成を示している。
【００１６】
メモリセルアレイ１は、図３に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル（図の例では６４個のメモリセル）ＭＣ０−ＭＣ６３が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。複数のＮＡＮＤセルユニットＮＵがワード線ＷＬを共有して１つのブロックＢＬＫが形成される。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。また、１つのメモリセルＭＣに２ビットのデータが格納される場合（２ビット／セル）、１本のワード線ＷＬに沿って形成されるメモリセルＭＣにより、２ページ（上位ページ、下位ページ）のデータが格納される。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、６４本であり、１ブロック中のページ数は６４×２＝１２８ページとなる。なお、この実施の形態では、説明の単純化のため、１本のワード線ＷＬに沿って形成されるメモリセルＭＣの数は４であり、従って１ページには２×４＝８ビットのデータが格納されるものとする。ただし、本発明がこれに限定されるものではないことは言うまでもない。
【００１７】
図３に示すように、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ０〜ＢＬ３に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０−ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ６３に接続される。ビット線ＢＬ０〜ＢＬ３の一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ回路３ａが配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２（図３では図示せず）が配置される。
【００１８】
図２に示すように、コマンド、アドレス及びデータは、入出力制御回路１３を介して入力され、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。ステータスレジスタ１１は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリカード２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。これとは別に、メモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）をＩ／Ｏポートを介してホストに知らせるステータスレジスタ１２が用意されている。
【００１９】
アドレスは、アドレスレジスタ５を介して、ロウデコーダ（プリロウデコーダ２ａとメインロウデコーダ２ｂ）２やカラムデコーダ４に転送される。書き込みデータは、入出力制御回路１３、制御回路６及びデータバスＢＵＳを介して読み出し／書き込み制御回路３（センスアンプ回路３ａとデータレジスタ３ｂ）にロードされ、読み出しデータは制御回路６を介して、外部に出力される。この制御回路６及び読み出し／書き込み制御回路３を用いた書き込み動作については、後に詳述する。
【００２０】
各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて所定の高電圧を発生する。
【００２１】
図４及び図５は、メモリセルＭＣ及び選択ゲートＳ１、Ｓ２の断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。
【００２２】
選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２３】
図６は、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。この例において、１つのＮＡＮＤセルユニットＮＵは、図４に示す構成の６４個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルユニットＮＵのドレイン側、ソース側には、図５に示す構成の第１の選択ゲートＳ１、第２の選択ゲートＳ２が設けられている。
【００２４】
［ＮＡＮＤ型フラッシュメモリにおける多値記憶］
次に、このように構成されたＮＡＮＤ型フラッシュメモリにおける多値記憶について説明する。本実施の形態のＮＡＮＤ型フラッシュメモリにおいては、１つのメモリセルのしきい値電圧の値を４通りに制御して、２ビットのデータを１つのメモリセルに記憶させることができる。
【００２５】
１つのメモリセルに２ビットの情報を記憶する場合におけるしきい値電圧分布の状態図（しきい値電圧Ｖｔｈとセル数との関係図）を図７に示す。２ビットの情報を記憶するためには、「１１」、「０１」、「００」、「１０」の４通りのデータに対応して４種類のしきい値電圧分布（Ｅｒ、Ａ〜Ｃ）が設けられ、情報の書き込み及び読み出しを行うものである。すなわち、４通りのしきい値電圧分布（Ｅｒ、Ａ〜Ｃ）の各々に４通りのビット情報（１１、０１〜１０）のいずれかが割り付けられている。この２ビットのデータに対応して２つのサブページが形成される。即ち、上位ページＵｐｐｅｒ  ｐａｇｅと、下位ページＬｏｗｅｒ  ｐａｇｅの２つである。
【００２６】
この４通りのデータの読み出し動作時には、メモリセルＭＣに接続された選択ワード線ＷＬに読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルの４通りのしきい値電圧分布に対応して、各しきい値電圧分布の間の電圧０Ｖ、ＡＲ、ＢＲ（３通り）に設定され得る。読み出し電圧０Ｖは最も低い電圧でＡＲ、ＢＲの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルＭＣに印加される電圧は、データ「１０」が割り付けられたしきい値電圧分布Ｃよりも大きな電圧とされる。
【００２７】
図８は、本実施の形態に係る不揮発性半導体記憶装置の書き込み動作に用いられるセンスアンプ回路、演算回路及びデータラッチ回路の構成を示すブロック図である。
【００２８】
［構成］
本実施の形態に係る不揮発性半導体記憶装置のセンスアンプ回路３ａには、複数のセンスアンプＳＡ０〜ＳＡ３が含まれる。センスアンプＳＡ０〜ＳＡ３は、ビット線クランプトランジスタＣＴを介して、ビット線ＢＬ０〜ＢＬ３にそれぞれ接続されている。センスアンプＳＡ０〜ＳＡ３は、制御回路６内の演算回路ＹＢＯＸ０〜ＹＢＯＸ３にそれぞれ接続される。演算回路ＹＢＯＸ０〜ＹＢＯＸ３はデータレジスタ３ｂ内のデータラッチ回路ｌａｔｃｈに保持されたデータに基づいて演算処理を実行し、この演算結果に対応する出力信号ＬＡＴ／ＩＮＶをセンスアンプＳＡ０〜ＳＡ３に出力する。センスアンプＳＡ０〜ＳＡ３は、演算回路ＹＢＯＸ０〜ＹＢＯＸ３の出力信号ＬＡＴ／ＩＮＶに基づいて、ビット線クランプトランジスタＣＴに接続されているノードＣＯＭ０〜ＣＯＭ３の電圧を制御する。ビット線クランプトランジスタＣＴのゲートには、ビット線クランプ電圧線ＢＬＣが共通に接続されている。ビット線クランプトランジスタＣＴは、ビット線クランプ電圧線ＢＬＣ及びノードＣＯＭの電圧に基づいて決まる電圧をビット線ＢＬ０〜ＢＬ３に転送する。データラッチ回路ｌａｔｃｈは、上位ページＵｐｐｅｒ  ｐａｇｅのデータを保持する上位データラッチＵＤＬと、下位ページＬｏｗｅｒ  ｐａｇｅのデータを保持する下位データラッチＬＤＬとを有する。
【００２９】
ここで、センスアンプＳＡｉ（ｉ＝０〜３）の構成の一例を、図８の右下に示す。センスアンプＳＡｉは、ドレインが電源電圧ＶＤＤに接続され、且つ、ソースがノードＣＯＭｉに接続されたＮＭＯＳトランジスタＱＮ０と、ソースが電源電圧ＶＤＤに接続され、且つ、ドレインがノードＣＯＭｉに接続されたＰＭＯＳトランジスタＱＰ０とを有する。ＮＭＯＳトランジスタＱＮ０のゲートには、演算回路ＹＢＯＸｉの出力信号ＬＡＴｉが入力され、ＰＭＯＳトランジスタＱＰ０のゲートには、演算回路ＹＢＯＸｉの出力信号ＩＮＶｉが入力される。ここで、信号ＩＮＶｉは信号ＬＡＴｉの反転信号である。また、センスアンプＳＡｉは、ドレインがノードＣＯＭｉに接続され、且つ、ソースが接地されたＮＭＯＳトランジスタＱＮ１と、ソースがノードＣＯＭｉに接続され、且つ、ドレインが接地されたＰＭＯＳトランジスタＱＰ１とを有する。ＮＭＯＳトランジスタＱＮ１のゲートには、演算回路ＹＢＯＸｉの出力信号ＩＮＶｉが入力され、ＰＭＯＳトランジスタＱＰ１のゲートには、演算回路ＹＢＯＸｉの出力信号ＬＡＴｉが入力される。
【００３０】
センスアンプＳＡｉは信号ＬＡＴｉが“Ｈ”、信号ＩＮＶｉが“Ｌ”のとき、ＮＭＯＳトランジスタＱＮ０及びＰＭＯＳトランジスタＱＰ０を導通させてノードＣＯＭｉの電圧をＶＤＤとする。一方、センスアンプＳＡｉは、信号ＬＡＴｉが“Ｌ”、信号ＩＮＶｉが“Ｈ”のとき、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１を導通させて、ノードＣＯＭｉを接地電圧ＶＳＳとする。
【００３１】
［動作］
次に、このように構成された本実施の形態の不揮発性半導体記憶装置における多値データ書き込み動作について説明する。ここでは、４つのメモリセルＭＣ１−０〜ＭＣ１−３（図３参照）に対しデータ書き込みが行われるものとして説明を行う。ワード線ＷＬ１に接続されているメモリセルＭＣ１−０にはしきい値電圧分布Ｅｒ（データ“１１”）、メモリセルＭＣ１−１にはしきい値電圧分布Ａ（データ“０１”）、メモリセルＭＣ１−２にはしきい値電圧分布Ｂ（データ“００”）、メモリセルＭＣ１−３にはしきい値電圧分布（データ“１０”）のデータが書き込まれるものとする。
【００３２】
書き込み動作が実行されるメモリセルＭＣ１−１〜ＭＣ１−３に共通接続されたワード線ＷＬ１には、プログラム電圧Ｖｐｇｍ（例えば２０Ｖ程度）が印加される。ワード線ＷＬ０、ＷＬ２、ＷＬ３及び図８には図示していないワード線ＷＬ４〜ＷＬ６３には、メモリセルＭＣに書き込みが起きないような電圧Ｖｐａｓｓ（例えば８Ｖ程度）が印加される。
【００３３】
書き込み動作の実行時に、データラッチ回路ｌａｔｃｈに書き込みデータが入力される。演算回路ＹＢＯＸ０〜ＹＢＯＸ３はデータラッチ回路ｌａｔｃｈのデータに基づき、センスアンプＳＡ０〜ＳＡ３に対して信号ＬＡＴ及び信号ＩＮＶを出力する。センスアンプＳＡ０〜ＳＡ３は、この信号ＬＡＴ及び信号ＩＮＶによりノードＣＯＭ０〜ＣＯＭ３の電圧を電源電圧ＶＤＤ又は接地電圧ＶＳＳに設定する。
【００３４】
ビット線クランプトランジスタＣＴは、ビット線クランプ電圧線ＢＬＣに印加される電圧により決定される電圧をノードＣＯＭ０〜ＣＯＭ３からビット線ＢＬ０〜ＢＬ３に転送する。本実施の形態において、ビット線ＢＬ０には電圧ＶＤＤ（＝２．２Ｖ）を、ビット線ＢＬ１には電圧１．０Ｖを、ビット線ＢＬ２には電圧０．５Ｖを、ビット線ＢＬ３には電圧０Ｖを転送する。このように、書き込み動作が実行されるメモリセルＭＣ１−１〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込む情報によって異なる電圧が印加される。ここで、メモリセルＭＣ１−１〜ＭＣ１−３に書き込む情報のしきい値電圧分布の電圧値が大きい分布ほどビット線ＢＬ０〜ＢＬ３に印加する電圧を小さくするように、ビット線ＢＬ０〜ＢＬ３に電圧が印加されている。
【００３５】
ビット線ＢＬ０〜ＢＬ３に転送する電圧の制御について、図９を参照して説明する。図９は、本実施の形態に係る不揮発性半導体記憶装置におけるビット線ＢＬ０〜ＢＬ３への電圧印加動作を説明する波形図である。ビット線ＢＬ０〜ＢＬ３への電圧印加動作の開始前には、ビット線ＢＬ０〜ＢＬ３及びビット線ＢＬ０〜ＢＬ３に接続されるノードＣＯＭ０〜ＣＯＭ３のいずれも接地電圧ＶＳＳに設定されている。
【００３６】
時刻ｔ１において、センスアンプＳＡ０に印加される信号ＬＡＴ０が“Ｈ”、信号ＩＮＶ０が“Ｌ”となり、ノードＣＯＭ０の電圧が接地電圧ＶＳＳから電源電圧ＶＤＤに上昇する。これとともに、ビット線クランプ電圧線ＢＬＣに印加される電圧が電圧ＶＤＤ＋Ｖｔｈに上昇する。電圧Ｖｔｈは、ビット線クランプトランジスタＣＴが導通するしきい値電圧である。ビット線ＢＬ０には、ビット線クランプトランジスタＣＴを介してノードＣＯＭ０に印加されている電圧ＶＤＤが転送される。
【００３７】
時刻ｔ２において、センスアンプＳＡ１に印加される信号ＬＡＴ１が“Ｈ”、信号ＩＮＶ１が“Ｌ”となり、ノードＣＯＭ１の電圧が接地電圧ＶＳＳから電源電圧ＶＤＤに上昇する。これとともに、ビット線クランプ電圧線ＢＬＣに印加される電圧が電圧１．０Ｖ＋Ｖｔｈに降下する。ビット線ＢＬ１には、ノードＣＯＭ１に印加されている電圧ＶＤＤのうち、ビット線クランプトランジスタＣＴが転送することのできる電圧１．０Ｖが印加される。このとき、ビット線ＢＬ０の電圧はＶＤＤであり、且つ、ビット線クランプ電圧線ＢＬＣの電圧は１．０Ｖ＋Ｖｔｈであるため、ビット線ＢＬ０に接続されたビット線クランプトランジスタＣＴはカットオフされ、ビット線ＢＬ０は電圧ＶＤＤを維持する。また、ビット線ＢＬ２、ＢＬ３は接地電圧ＶＳＳのままである。
【００３８】
時刻ｔ３において、センスアンプＳＡ２に印加される信号ＬＡＴ２が“Ｈ”、信号ＩＮＶ２が“Ｌ”となり、ノードＣＯＭ２の電圧が接地電圧ＶＳＳから電源電圧ＶＤＤに上昇する。これとともに、ビット線クランプ電圧線ＢＬＣに印加される電圧が電圧０．５Ｖ＋Ｖｔｈに降下する。ビット線ＢＬ２には、ノードＣＯＭ２に印加されている電圧ＶＤＤのうち、ビット線クランプトランジスタＣＴが転送することのできる電圧０．５Ｖが印加される。このとき、ビット線ＢＬ０の電圧はＶＤＤであり、且つ、ビット線クランプ電圧線ＢＬＣの電圧は０．５Ｖ＋Ｖｔｈであるため、ビット線ＢＬ０に接続されたビット線クランプトランジスタＣＴはカットオフされ、ビット線ＢＬ０は電圧ＶＤＤを維持する。また、ビット線ＢＬ１の電圧は１．０Ｖであり、且つ、ビット線クランプ電圧線ＢＬＣの電圧は０．５Ｖ＋Ｖｔｈであるため、ビット線ＢＬ１に接続されたビット線クランプトランジスタＣＴはカットオフされ、ビット線ＢＬ１は電圧１．０Ｖを維持する。そして、ビット線ＢＬ３は接地電圧ＶＳＳのままである。
【００３９】
このように、ビット線クランプ電圧線ＢＬＣの電圧値を１つのメモリセルＭＣが記憶するビット数に応じたステップ数に亘り降下させることにより、ビット線ＢＬ０には電圧ＶＤＤが、ビット線ＢＬ１には電圧１．０Ｖが、ビット線ＢＬ２には電圧０．５Ｖが、ビット線ＢＬ３には電圧０Ｖが印加される。その後、書き込みページのワード線ＷＬ１に印加されているプログラム電圧Ｖｐｇｍを初期値Ｖｐｇｍｉ（例えば１５Ｖ程度）から０．１〜１Ｖ刻みに上昇させ、メモリセルＭＣのしきい値を段階的に上昇させる。最もしきい値電圧分布の高いメモリセルＭＣ１−３の書き込みが終了した時点で書き込み動作（プログラム電圧Ｖｐｇｍの印加）が終了する。
【００４０】
［効果］
本実施の形態の不揮発性半導体記憶装置における、メモリセルへの情報の書き込み動作の効果について、比較例を参照して説明する。図１０は、比較例の不揮発性半導体記憶装置の書き込み動作に用いられるセンスアンプ回路、演算回路及びデータラッチ回路の構成を示すブロック図である。比較例の不揮発性半導体記憶装置のセンスアンプ回路、演算回路及びデータラッチ回路の構成は、本発明の実施の形態のセンスアンプ回路、演算回路及びデータラッチ回路の構成と同様であるため、同一の符号を付してその説明を省略する。
【００４１】
比較例の不揮発性半導体記憶装置において、書き込み動作の実行時に、ビット線ＢＬ０には電圧ＶＤＤが印加されている。また、ビット線ＢＬ１、ＢＬ２、ＢＬ３には電圧０Ｖが印加されている。
【００４２】
比較例の不揮発性半導体記憶装置において、ビット線ＢＬ０〜ＢＬ３に印加する電圧の制御について、図１１を参照して説明する。図１１は、比較例の不揮発性半導体記憶装置におけるビット線ＢＬ０〜ＢＬ３への電圧印加動作を説明する波形図である。ビット線ＢＬへの電圧印加動作の開始前には、ビット線ＢＬ０〜ＢＬ３及びビット線ＢＬ０〜ＢＬ３に接続されるノードＣＯＭ０〜ＣＯＭ３のいずれも接地電圧ＶＳＳに設定されている。
【００４３】
時刻ｔ１において、センスアンプＳＡ０に印加される信号ＬＡＴ０が“Ｈ”、信号ＩＮＶ０が“Ｌ”となり、ノードＣＯＭ０の電圧が接地電圧ＶＳＳから電源電圧ＶＤＤに上昇する。これとともに、ビット線クランプ電圧線ＢＬＣに印加される電圧が電圧ＶＤＤ＋Ｖｔｈに上昇する。電圧Ｖｔｈは、ビット線クランプトランジスタＣＴが導通するしきい値電圧である。ビット線ＢＬ０には、ビット線クランプトランジスタＣＴを介してノードＣＯＭ０に印加されている電圧ＶＤＤが転送される。一方、ビット線ＢＬ１〜３は接地電圧ＶＳＳのままである。
【００４４】
このようにして、ビット線ＢＬ０には電圧ＶＤＤが、ビット線ＢＬ１〜３には電圧０Ｖが印加される。その後、書き込みページのワード線ＷＬ１に印加されているプログラム電圧Ｖｐｇｍを初期値Ｖｐｇｍｉ（例えば１５Ｖ程度）から０．１〜１Ｖ刻みに上昇させ、メモリセルＭＣのしきい値を段階的に上昇させる。最もしきい値電圧分布の高いメモリセルＭＣ１−３の書き込みが終了した時点で書き込み動作（プログラム電圧Ｖｐｇｍの印加）が終了する。
【００４５】
図１０に示す比較例では、データ書き込みが実行されるメモリセルＭＣ１−１〜ＭＣ１−３において、共通ワード線ＷＬ１に印加されるプログラム電圧Ｖｐｇｍ、ビット線ＢＬの電圧０Ｖとも共通である。そのため、しきい値電圧分布Ａのデータを書き込もうとするメモリセルと、しきい値電圧分布Ｃのデータを書き込もうとするメモリセルとで、１回のパルス印加でのしきい値の移動度は同じになる。各しきい値電圧分布のデータの書き込みが終了するために必要なパルス数は、例えばしきい値電圧分布Ａ＝２回、Ｂ＝５回、Ｃ＝１０回のようになる。しきい値電圧分布Ａのデータを書き込むメモリセルは少ないパルスで書き込みができるが、しきい値電圧分布Ｃのデータを書き込むメモリセルは書き込みに十数パルス必要になる。従って、書き込み動作の時間が長くなる。
【００４６】
一方、図８に示す本実施の形態の不揮発性半導体記憶装置は、共通ワード線ＷＬにはプログラム電圧Ｖｐｇｍが印加され、ビット線ＢＬ０には電圧ＶＤＤが、ビット線ＢＬ１には電圧１．０Ｖが、ビット線ＢＬ２には電圧０．５Ｖが、ビット線ＢＬ３には電圧０Ｖが印加されている。メモリセルＭＣの浮遊ゲートに注入される電荷の量は、ワード線ＷＬ１に印加されるプログラム電圧Ｖｐｇｍとビット線電圧との差により変化し、ビット線ＢＬに低い電圧が印加されているメモリセルのほうがより多くの電荷が注入され、１回の書き込み動作ごとのしきい値電圧の変化の度合いが大きくなる。そのため、本実施の形態の不揮発性半導体記憶装置において、しきい値電圧分布Ａのデータを書き込むメモリセルＭＣ１−１と、しきい値電圧分布Ｃのデータを書き込むメモリセルＭＣ１−３とで、１回のパルス印加でのしきい値の移動度が異なることになる。
【００４７】
このように、しきい値電圧分布Ａのデータを書き込むメモリセルＭＣ１−１と、しきい値電圧分布Ｃのデータを書き込むメモリセルＭＣ１−３とで、パルス印加毎のしきい値の移動度が異なる場合、プログラム電圧Ｖｐｇｍの初期値Ｖｐｇｍｉを高く設定することができる。なぜなら、しきい値電圧分布Ａのデータを書き込むメモリセルＭＣ１−１のしきい値電圧の変化は小さいため、プログラム電圧の初期値Ｖｐｇｍｉを高い電圧としても誤ったデータが書き込まれるおそれが少ないからである。そして、プログラム電圧の初期値Ｖｐｇｍｉを高い電圧とすることにより、しきい値電圧分布Ｃのデータを書き込むメモリセルＭＣ１−３のしきい値電圧の変化を大きくすることができる。しきい値電圧の変化が大きければ、メモリセルＭＣに書き込むデータのしきい値電圧分布が高電圧であったとしても、メモリセルＭＣにデータを書き込む際に必要なパルス数が少なくてすみ、書き込み動作の時間を短縮することができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルへのデータ書き込み動作を高速に実行することができる。
【００４８】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１２及び図１３を参照して説明する。
【００４９】
本実施の形態は、不揮発性半導体記憶装置の全体構成等（図１〜図９）に関しては第１の実施の形態と略同様である。ただし、本実施の形態において、多値データ書き込み動作の際に、データラッチ回路に入力される書き込みデータ及びこの書き込みデータに基づくビット線電圧の制御の手順（手法）が第１の実施の形態と異なっている。
【００５０】
図１２は、本実施の形態に係る不揮発性半導体記憶装置のビット線電圧の制御の手順を示すフローチャートである。図１３は、本実施の形態に係る不揮発性半導体記憶装置の演算回路における演算動作及びデータラッチ回路に保持されるデータを示す図である。図１３は、しきい値電圧分布Ｅｒ、Ａ〜Ｃと、しきい値電圧分布Ｅｒ、Ａ〜Ｃのデータが書き込まれるメモリセルＭＣに接続されたセンスアンプＳＡ及びデータラッチ回路ｌａｔｃｈ（ＵＤＬ、ＬＤＬ）に保持されるデータとを対応付けて示している。また、図１３は、演算回路ＹＢＯＸで実行される演算も併せて示している。ここでも、メモリセルＭＣ１−０にはしきい値電圧分布Ｅｒ（データ“１１”）、メモリセルＭＣ１−１にはしきい値電圧分布Ａ（データ“０１”）、メモリセルＭＣ１−２にはしきい値電圧分布Ｂ（データ“００”）、メモリセルＭＣ１−３にはしきい値電圧分布（データ“１０”）のデータが書き込まれるものとする。なお、本実施の形態の書き込み動作時の信号波形は図９に示したものと同一であるため、本実施の形態においては図９も参照しつつ説明を行う。
【００５１】
図１２のステップＳ１において、データ書き込み動作が開始されると、メモリセルに対応するデータラッチ回路ｌａｔｃｈにそれぞれ書き込みデータが入力される。データラッチ回路ｌａｔｃｈ内の上位データラッチＵＤＬには上位ページデータが入力され、下位データラッチＬＤＬには下位ページデータが入力される。データラッチ回路ｌａｔｃｈにデータが入力された状態が図１３（ａ）に示されている。
【００５２】
次に、ステップＳ２において、演算回路ＹＢＯＸ０〜ＹＢＯＸ３は、上位データラッチＵＤＬと下位データラッチＬＤＬとに保持されているデータの論理積を演算する。演算回路ＹＢＯＸ０〜ＹＢＯＸ３は、この演算結果をセンスアンプＳＡに出力する。センスアンプＳＡに出力された演算結果が図１３（ｂ）に示されている。
【００５３】
ここで、演算回路ＹＢＯＸ０〜ＹＢＯＸ３は、演算結果を信号ＬＡＴ、信号ＩＮＶとしてセンスアンプＳＡ０〜ＳＡ３に出力する。すなわち、演算結果が１である場合、信号ＬＡＴを“Ｈ”、信号ＩＮＶを“Ｌ”としてセンスアンプＳＡに入力する。また、演算結果が０である場合、信号ＬＡＴを“Ｌ”、信号ＩＮＶを“Ｈ”としてセンスアンプＳＡに入力する。ビット線ＢＬ０に接続されたセンスアンプＳＡ０は、演算結果が１であり、信号ＬＡＴ“Ｈ”、信号ＩＮＶ“Ｌ”が入力されている。これにより、しきい値電圧分布Ｅｒのデータが書き込まれるメモリセルＭＣ１−０に対応するノードＣＯＭ０には、電源電圧ＶＤＤが印加される。その他のセンスアンプＳＡ１〜ＳＡ３は、演算結果が０であり、信号ＬＡＴ“Ｌ”、信号ＩＮＶ“Ｈ”が入力されている。これにより、ノードＣＯＭ１〜ＣＯＭ３には、接地電圧ＶＳＳが印加される。
【００５４】
ステップＳ３において、ビット線クランプトランジスタＣＴのゲートに接続されているビット線クランプ電圧線ＢＬＣの電圧を電圧ＶＤＤ＋Ｖｔｈに上昇させる。すると、図９の時刻ｔ１に示すように、ビット線ＢＬ０には、ビット線クランプトランジスタＣＴを介してノードＣＯＭ０に印加されている電圧ＶＤＤが転送される。その他のビット線ＢＬ１〜ＢＬ３は、接地電圧ＶＳＳに維持される。
【００５５】
次に、ステップＳ４において、演算回路ＹＢＯＸ０〜３は、まず上位データラッチＵＤＬに保持されているデータの反転データと下位データラッチＬＤＬに保持されているデータの論理積を演算する。続いて演算回路ＹＢＯＸ０〜３は、その演算結果と、センスアンプＳＡ０〜３に保持されているデータとの論理和を演算する。演算回路ＹＢＯＸ０〜ＹＢＯＸ３は、この演算結果をセンスアンプＳＡに出力する。センスアンプＳＡに出力された演算結果が図１３（ｃ）に示されている。
【００５６】
ビット線ＢＬ０、ＢＬ１に接続されたセンスアンプＳＡ０、ＳＡ１は、演算結果が１であり、信号ＬＡＴ“Ｈ”、信号ＩＮＶ“Ｌ”が入力されている。これにより、ノードＣＯＭ０、ＣＯＭ１には、電源電圧ＶＤＤが印加される。その他のセンスアンプＳＡ２、ＳＡ３は、演算結果が０であり、信号ＬＡＴ“Ｌ”、信号ＩＮＶ“Ｈ”が入力されている。これにより、ノードＣＯＭ２、ＣＯＭ３には、接地電圧ＶＳＳが印加される。
【００５７】
ステップＳ５において、ビット線クランプトランジスタＣＴのゲートに接続されているビット線クランプ電圧線ＢＬＣの電圧を電圧１．０Ｖ＋Ｖｔｈに降下させる。すると、図９の時刻ｔ２に示すように、ビット線ＢＬ０は、電源電圧ＶＤＤに維持されるとともに、ビット線ＢＬ１は、ノードＣＯＭ１に印加されている電圧ＶＤＤのうち、ビット線クランプトランジスタＣＴが転送することのできる電圧１．０Ｖが印加される。その他のビット線ＢＬ２、ＢＬ３は、接地電圧ＶＳＳに維持される。
【００５８】
次に、ステップＳ６において、演算回路ＹＢＯＸ０〜３は、まず上位データラッチＵＤＬに保持されているデータの反転データと下位データラッチＬＤＬに保持されているデータの論理和を演算する。続いて演算回路ＹＢＯＸ０〜３は、その演算結果と、センスアンプＳＡ０〜３に保持されているデータとの論理和を演算する。演算回路ＹＢＯＸ０〜ＹＢＯＸ３は、この演算結果をセンスアンプＳＡに出力する。センスアンプＳＡに出力された演算結果が図１３（ｄ）に示されている。
【００５９】
ビット線ＢＬ０〜２に接続されたセンスアンプＳＡ０〜ＳＡ２は、演算結果が１であり、信号ＬＡＴ“Ｈ”、信号ＩＮＶ“Ｌ”が入力されている。これにより、ノードＣＯＭ０〜ＣＯＭ２には、電源電圧ＶＤＤが印加される。その他のセンスアンプＳＡ３は、演算結果が０であり、信号ＬＡＴ“Ｌ”、信号ＩＮＶ“Ｈ”が入力されている。これにより、ノードＣＯＭ３には、接地電圧ＶＳＳが印加される。
【００６０】
ステップＳ７において、ビット線クランプトランジスタＣＴのゲートに接続されているビット線クランプ電圧線ＢＬＣの電圧を電圧０．５Ｖ＋Ｖｔｈに降下させる。すると、図９の時刻ｔ３に示すように、ビット線ＢＬ０は電源電圧ＶＤＤに、ビット線ＢＬ１は電圧１．０Ｖに維持されるとともに、ビット線ＢＬ２は、ノードＣＯＭ２に印加されている電圧ＶＤＤのうち、ビット線クランプトランジスタＣＴが転送することのできる電圧０．５Ｖが印加される。ビット線ＢＬ３は、接地電圧ＶＳＳに維持される。このように、演算回路ＹＢＯＸ０〜ＹＢＯＸ３の演算結果に基づいてビット線ＢＬ０〜ＢＬ３に印加される電圧が制御される。
【００６１】
次に、ステップＳ８において、書き込みページのワード線ＷＬ１に印加されているプログラム電圧Ｖｐｇｍを初期値Ｖｐｇｍｉ（例えば１５Ｖ程度）から０．１〜１Ｖ刻みに上昇させ、メモリセルＭＣのしきい値を段階的に上昇させる。最もしきい値電圧分布の高いメモリセルＭＣ１−３の書き込みが終了した時点で書き込み動作が終了する。
【００６２】
［効果］
本実施の形態に係る不揮発性半導体記憶装置のビット線電圧の制御手法によれば、データラッチ回路ｌａｔｃｈに保持された書き込みデータに基づいて、ビット線ＢＬ０に電圧ＶＤＤを、ビット線ＢＬ１に電圧１．０Ｖを、ビット線ＢＬ２に電圧０．５Ｖを、ビット線ＢＬ３に電圧０Ｖを印加することができる。
【００６３】
上述のように、ビット線に印加される電圧が異なると、しきい値電圧分布Ａのデータを書き込むメモリセルＭＣ１−１と、しきい値電圧分布Ｃのデータを書き込むメモリセルＭＣ１−３とで、１回のパルス印加でのしきい値の移動度が異なる。このように、異なるデータを書き込むメモリセルで、パルス印加毎のしきい値の移動度が異なる場合、プログラム電圧Ｖｐｇｍの初期値Ｖｐｇｍｉを高く設定することができる。プログラム電圧Ｖｐｇｍｉを高い電圧とすることで、しきい値電圧分布Ｃのデータを書き込むメモリセルＭＣ１−３のしきい値電圧の変化を大きくすることができ、少ないパルス数でメモリセルＭＣにデータを書き込むことができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルへのデータ書き込み動作を高速に実行することができる。
【００６４】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、１つのメモリセルＭＣに２ビットのデータを格納する場合を例として説明したが、本発明はこれに限定されるものではなく、複数ビットのデータ（８値や１６値のデータ）を１つのメモリセルＭＣに格納する場合にも適用され得る。また、実施の形態において、不揮発性半導体記憶装置のメモリセルは浮遊ゲート構造を有するメモリセルとして説明したが、ＭＯＮＯＳ構造等のメモリセルであってもよい。
【符号の説明】
【００６５】
１・・・メモリセルアレイ、  ２・・・ロウデコーダ、  ３・・・読み出し／書き込み制御回路、  ４・・・カラムデコーダ、  ５・・・アドレスレジスタ、  ６・・・制御回路、  ８・・・コマンドレジスタ、  １０・・・高電圧発生回路、  １１、１２・・・ステータスレジスタ、  １３・・・入出力制御回路、  １４・・・論理回路、  ２０・・・メモリカード、  ２１・・・フラッシュメモリチップ、  ２２・・・メモリコントローラ、  ２３・・・ＮＡＮＤフラッシュインタフェース、  ２４・・・ＭＰＵ、  ２５・・・ホストインタフェース、  ２６・・・バッファＲＡＭ、  ２７・・・ハードウェアシーケンサ。
【図１】
2010218623.tif 000003
【図２】
2010218623.tif 000004
【図３】
2010218623.tif 000005
【図４】
2010218623.tif 000006
【図５】
2010218623.tif 000007
【図６】
2010218623.tif 000008
【図７】
2010218623.tif 000009
【図８】
2010218623.tif 000010
【図９】
2010218623.tif 000011
【図１０】
2010218623.tif 000012
【図１１】
2010218623.tif 000013
【図１２】
2010218623.tif 000014
【図１３】
2010218623.tif 000015