(57)【要約】【課題】動作余裕度をより広くしつつ、電源電圧低下検出信号を出力できる電源回路を提供する。【解決手段】ＦＥＴ２４は、ＦＥＴ４に与えられる制御信号と同じ信号で制御されてＦＥＴ４に流れる電流と所定の電流比αで検出電流を流し、電圧低下検出回路部２３は、その検出電流α・Ｉoutが所定の閾値Ｉrefを超えて上昇したことを検出するとリセット信号をアクティブにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源生成用トランジスタを介して抵抗素子に流す電流を電圧に変換しフィードバック制御することで所定電圧の電源を生成すると共に、前記電源電圧の低下を検出すると検出信号を出力する機能を備えた電源回路であって、
前記電源生成用トランジスタに与えられる制御信号により制御され、前記電源生成用トランジスタに流れる電流と所定の電流比で検出電流を流す検出用トランジスタを備え、
前記検出電流が所定の閾値を超えて上昇したことを検出すると、前記検出信号を出力する検出信号出力手段を備えたことを特徴とする電源回路。
【請求項２】
前記フィードバック制御を行うために配置され、出力段の電力増幅部が同一の出力信号を二重化して出力可能に構成されるオペアンプを備え、
前記電源生成用トランジスタと、前記検出用トランジスタとは、それぞれ前記オペアンプの異なる出力端子によって制御信号が与えられることを特徴とする請求項１記載の電源回路。
【請求項３】
前記検出信号出力手段は、前記検出用トランジスタと直列に接続され、前記閾値に相当する定電流を流す電流源を備えて構成されることを特徴とする請求項１又は２記載の電源回路。
【請求項４】
前記検出電流が所定の閾値を超えて上昇したことを所定の期間内に複数回検出した場合に、前記検出信号を出力するフィルタ回路を備えたことを特徴とする請求項１乃至３の何れかに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源生成用トランジスタを介して抵抗素子に流す電流を電圧に変換しフィードバック制御することで所定電圧の電源を生成すると共に、電源電圧の低下を検出すると検出信号を出力する機能を備えた電源回路に関する。
【背景技術】
【０００２】
マイクロコンピュータは、ＣＰＵがＲＯＭに格納されている制御プログラムに従って、所定の機能を実現するために順次処理を行うようになっている。その主要部分をなすロジック回路はＣＭＯＳプロセスで構成される場合が多く、電源電圧ＶＤＤ（例えば１．５Ｖ）が供給されて動作する。この場合、ロジック回路は、プロセスに応じて決定される範囲の電源電圧（例えば１．３５Ｖ〜１．７５Ｖ）が与えられなければ正常に動作しない。したがって、何らかの原因により電源電圧ＶＤＤが低下し、上記の正常動作範囲を下回った場合にはＣＰＵが暴走するおそれがある。
そこで、マイクロコンピュータでは、電源電圧ＶＤＤが下限閾値（リセット電圧）を下回ったことを検出すると、リセット信号を出力してＣＰＵを含むシステムをリセットし、初期状態から処理を再開させるため、リセット回路が設けられている。
【０００３】
図７は、マイクロコンピュータの一構成例を概略的に示すものである。電源回路１は、バンドギャップリファレンスによる基準電圧Ｖref１を出力する基準電圧回路２を備え、その基準電圧Ｖref１はオペアンプ３の反転入力端子に与えられている。電源＋Ｂ（ワンチップ構成の場合、例えば５Ｖや３．３Ｖ等のＩ／Ｏ電源でも良い）とグランドとの間には、ＰチャネルＭＯＳＦＥＴ４と、抵抗素子５及び６の直列回路が接続されており、ＦＥＴ４のゲートはオペアンプ３の出力端子に、抵抗素子５及び６の共通接続点はオペアンプ３の非反転入力端子に接続されている。また、ＦＥＴ４のゲートとドレインとの間には、発振防止用のコンデンサ７が接続されている。
【０００４】
オペアンプ３は、抵抗素子５及び６の共通接続点の電位が基準電圧Ｖref１と等しくなるようにＦＥＴ４のゲート電位を制御する。そして、ＦＥＴ４のドレインより出力される電圧Ｖoutが電源ＶＤＤとして、ＣＰＵ８，ＲＯＭ９，ＲＡＭ１０やその他図示しないゲートアレイ等を含むロジック回路部１１に供給されている。
リセット回路１２は、電源ＶＤＤとグランドとの間に接続される抵抗素子１３及び１４の直列回路と、非反転入力端子が抵抗素子１３及び１４の共通接続点に接続されるコンパレータ１５と、そのコンパレータ１５の反転入力端子に基準電圧Ｖref2を出力する基準電圧回路１６とを備えている。そして、コンパレータ１５の出力端子より、ロジック回路部１１に対してリセット信号が出力される。
【０００５】
尚、特許文献１には、マイコンに対してパワーオンリセット信号を出力する回路の一例が開示されている。
【特許文献１】特開平６−２９６１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＣＰＵ８は、リセットがかかるまでは、ＲＡＭ１０上のデータが正常であるという前提で処理を行う。そのため、リセット回路１２におけるリセット電圧Ｖref2・γは、ＲＡＭ等のデータ保持限界電圧（例えば１．０Ｖ〜１．１Ｖ程度）よりも高く設定する必要がある。尚、係数γは、抵抗素子１３，１４の抵抗値をＲ１，Ｒ２とすると、
γ＝（Ｒ１＋Ｒ２）／Ｒ２である。
【０００７】
結果として、リセット電圧Ｖref2・γは、ロジック回路部１１の正常動作範囲よりも低く、ＲＡＭ１０等のデータ保持限界電圧よりも高い範囲に設定しなければならない。したがって、リセット電圧の設定ばらつきが許容される範囲は狭くなり（図８参照）、ＬＳＩプロセスの微細化が進むことで電源電圧ＶＤＤが更に低圧化するとリセット回路１２の動作余裕度が一層狭まってしまう（図９参照）。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、動作余裕度をより広くしつつ、電源電圧が低下した場合に検出信号を出力できる電源回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の電源回路によれば、検出用トランジスタは、電源生成用トランジスタに与えられる制御信号と同じ信号で制御されて電源生成用トランジスタに流れる電流と所定の電流比で検出電流を流し、検出信号出力手段は、その検出電流が所定の閾値を超えて上昇したことを検出すると検出信号を出力する。すなわち、電流をフィードバック制御することで所定電圧の電源を生成する場合は、電源電圧の変化に対して電流が変動する幅が極めて大きくなり、電源電圧が低下すると検出電流は大きく上昇する。したがって、斯様に構成すれば、通常状態で出力される電源電圧が低い場合でも、電圧の低下をより広い許容範囲を設定した上で確実に検出することができる。
【００１０】
請求項２記載の電源回路によれば、フィードバック制御を行うため、出力段の電力増幅部が同一の出力信号を二重化して出力可能に構成されるオペアンプを備える。そして、電源生成用トランジスタと検出用トランジスタとを、それぞれ上記オペアンプの異なる出力端子によって制御信号を与えるようにする。斯様に構成すれば、検出用トランジスタは、電源生成用トランジスタ側の負荷状態とは無関係に制御されるので、制御に対する応答遅れをなくすことができる。
【００１１】
請求項３記載の電源回路によれば、検出信号出力手段を、検出用トランジスタと直列に接続されて前記閾値に相当する定電流を流す電流源を備えて構成するので、その電流源によって閾値電流を容易に設定できる。
【００１２】
請求項４記載の電源回路によれば、フィルタ回路は、検出電流が所定の閾値を超えて上昇したことを所定の期間内に複数回検出した場合に検出信号を出力するので、ノイズの印加等による一時的な電圧の変化によって検出信号を出力することを回避できる。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。尚、図７と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例の電源回路２１は、図７に示す電源回路１を電源回路部２２として、その電源回路部２２に電圧低下検出回路部２３を加えて構成されている。
【００１４】
電圧低下検出回路部２３（検出信号出力手段）は、ソースが電源＋Ｂ（前述と同様に、例えば５Ｖや３．３Ｖ等のＩ／Ｏ電源でも良い）に接続され、ゲートが電源回路部２２のＦＥＴ４（電源生成用トランジスタ）と共通に接続されてミラー対を構成するＰチャネルＭＯＳＦＥＴ２４（検出用トランジスタ）と、このＦＥＴ２４のドレインとグランドとの間に接続される電流源２５とを備えている。ＦＥＴ２４のドレインは、フィルタ回路２６の入力端子に接続され、フィルタ回路２６の出力信号がリセット信号（電圧低下検出信号）としてロジック回路部１１に与えられる。
【００１５】
ＦＥＴ４を介して流れる電流Ｉoutに対して、ＦＥＴ２４の電流比はα（＜１）に設定されている。電流源２５が流す定電流Ｉrefは、電源回路部２２が出力する電圧Ｖoutが電源ＶＤＤとして適正なレベルに維持されている場合に、ＦＥＴ２４を介して流れる電流α・Ｉoutよりも大きな電流値に設定されている。
【００１６】
図２は、フィルタ回路２６の内部構成を示すもので、直列に接続されるＤフリップフロップ２７及び２８と、これらのＱ出力端子が各入力端子に接続されるＡＮＤゲート２９と、Ｄフリップフロップ２７及び２８にクロック信号ＣＫ０を供給するＣＲ発振回路３０及び分周回路３１とを備えている。そして、ＡＮＤゲート２９の出力信号がハイアクティブのリセット信号Ｖresとして出力される。
【００１７】
次に、本実施例の作用について図３及び図４も参照して説明する。図３に示すように、電源回路部２２が出力する電圧Ｖoutが電源ＶＤＤとして適正なレベルに維持されている場合は、α・Ｉout＜Ｉrefとなっているので、フィルタ回路２６を構成する初段のＤフリップフロップ２７のＤ入力端子電圧Ｖres0はロウレベルになる。
この状態から、何らかの要因で電圧Ｖoutが低下すると、オペアンプ３が、ＦＥＴ４を介して流れる電流Ｉoutを増加させるようにフィードバック制御を行う。それにより、図３（ｂ）に示すように、ＦＥＴ２４を介して流れる電流α・Ｉoutが上昇する。そして、α・Ｉout＞Ｉrefになると、Ｄフリップフロップ２７のＤ入力端子電圧Ｖres0がハイレベルとなる。
【００１８】
フィルタ回路２６において、Ｄフリップフロップ２７及び２８はクロック信号ＣＫ０でトリガされているので、電流α・Ｉoutが瞬間的に（クロック信号ＣＫ０の１周期未満の期間）電流Ｉrefを上回っただけではリセット信号Ｖresは出力されない。電圧Ｖoutの低下傾向が、クロック信号ＣＫ０の１周期を超えて継続し、Ｄフリップフロップ２７及び２８のＱ出力端子が何れもハイレベルになると、リセット信号Ｖresがハイレベルとなってロジック回路部１１をリセットする。
【００１９】
図４は、横軸に電源電圧ＶＤＤ，縦軸に電流α・Ｉoutをとり、各電圧，電流の限界値を示すものである。ロジック回路部１１の動作電流の最大値をＩmax，ＲＡＭ１０のデータ保持限界電圧に対応して電源回路部２２に流れる電流をＩramとすると、判定閾値電流Ｉrefの設定範囲はα・Ｉmax＜Ｉref＜α・Ｉramとなり、従来のように電圧で閾値を設定する場合に比較して、設定余裕度がかなり大きくなっている。
【００２０】
以上のように本実施例によれば、ＦＥＴ２４は、ＦＥＴ４に与えられる制御信号と同じ信号で制御されてＦＥＴ４に流れる電流と所定の電流比αで検出電流を流し、電圧低下検出回路部２３は、その検出電流が所定の閾値を超えて上昇したことを検出するとリセット信号をアクティブにする。すなわち、電源回路部２２が電流をフィードバック制御することで所定電圧の電源を生成する場合、その電源電圧の変化に対して電流が変動する幅が極めて大きくなり、電源電圧が低下すると検出電流は大きく上昇する。したがって、斯様に構成すれば、通常状態で出力される電源電圧が低い場合でも、電圧の低下をより広い許容範囲を設定した上で確実に検出することができる。
【００２１】
そして、電圧低下検出回路部２３を、ＦＥＴ２４と直列に接続されて閾値に相当する定電流Ｉrefを流す電流源２５を備えて構成したので、電流源２５によって閾値電流を容易に設定できる。また、フィルタ回路２６は、検出電流α・Ｉoutが閾値Ｉrefを超えて上昇したことを所定の期間内に２回検出した場合に検出信号を出力するので、ノイズの印加等による一時的な電圧の変化に応じてリセット信号をアクティブにすることを回避できる。
【００２２】
（第２実施例）
図５及び図６は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の電源回路３２は、電源回路部３３が、オペアンプ３に替わるオペアンプ３４を用いて構成されている。オペアンプ３４は、同一の出力信号を２重化して出力するように、出力端子を２本（ｐ１，ｐ２）備えている（デュアル出力構成）。
【００２３】
図６は、オペアンプ３４の内部構成を示すものである。オペアンプ３４は、定電流部３５，差動部３６，出力部３７で構成され、定電流部３５は、電源側でミラー対を構成するＰチャネルＭＯＳＦＥＴ３８，３９と、ＦＥＴ３８のドレインとグランドとの間に接続される抵抗素子４０とで構成されている。差動部３６は、ソースがＦＥＴ３９のドレインに共通に接続されて、差動対を構成するＰチャネルＭＯＳＦＥＴ４１，４２と、これらのＦＥＴ４１，４２のドレインとグランドとの間に接続されるＮチャネルＭＯＳＦＥＴ４３，４４とで構成され、ＦＥＴ４１，４２のゲートが、オペアンプ３４の入力端子ＩＮ−，ＩＮ＋となっている。
【００２４】
ＮチャネルＭＯＳＦＥＴ４５は、ＦＥＴ４３とミラー対を構成しており、ＦＥＴ４３，４５のゲートはＦＥＴ４３のドレインに接続されている。また、ＮチャネルＭＯＳＦＥＴ４６，４７は、ＦＥＴ４４とミラー対を構成しており、これらのゲートはＦＥＴ４４のドレインに接続されている。また、電源とＦＥＴ４５，４６，４７との間には、ミラー対を構成するＰチャネルＭＯＳＦＥＴ４８，４９，５０が接続されており、これらのゲートはＦＥＴ４８のドレインに接続されている。
【００２５】
そして、ＦＥＴ４６，４７，４９，５０が出力部３７を構成しており、ＦＥＴ４９及び４６のドレインと、ＦＥＴ５０及び４７のドレインとが、それぞれオペアンプ３４の出力端子ｐ１，ｐ２となっている。ＦＥＴ４６及び４７は同じサイズで構成され、ＦＥＴ４９及び５０も同じサイズで構成されており、出力端子ｐ１，ｐ２からは、入力端子Ｎ＋，Ｎ−に与えられる入力信号に応じた同一の信号が出力されるようになっている。図５に示すように、出力端子ｐ１はＦＥＴ４のゲートに接続されており、出力端子ｐ２はＦＥＴ２４のゲートに接続されている。
【００２６】
次に、第２実施例の作用について説明する。オペアンプ３４の出力端子ｐ１には、ＦＥＴ４のゲートと共に位相補償用のコンデンサ７が接続されているので、それらの容量の影響を受けて出力信号の変化応答が遅れる場合がある。そこで、第２実施例では、電圧低下検出回路部２３のＦＥＴ２４をもう一方の出力端子ｐ２により制御することで、ＦＥＴ２４の制御応答性を向上させるようにしている。
以上のように第２実施例によれば、出力信号を二重化して出力可能に構成されるオペアンプ３４を備え、ＦＥＴ４とＦＥＴ２４とを、それぞれオペアンプ３４の異なる出力端子によって制御信号を与えるようにしたので、ＦＥＴ２４は、ＦＥＴ４側の負荷状態とは無関係に制御され、制御に対する応答遅れをなくすことができる。
【００２７】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
フィルタ回路２６の検出一致回数を、「３」以上に設定しても良い。また、フィルタ回路２６は、必要に応じて設ければ良い。また、分周回路３１も、必要に応じて配置すれば良い。
電源電圧等の設定は、個別の設計に応じて適宜変更すれば良い。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施例であり、電源回路の構成を示す図
【図２】フィルタ回路の内部構成を示す図
【図３】電源回路部が出力する電圧Ｖoutと検出電流α・Ｉoutとの関係を示す図
【図４】横軸に電源電圧ＶＤＤ，縦軸に電流α・Ｉoutをとり、各電圧，電流の限界値を示す図
【図５】本発明の第２実施例を示す図１相当図
【図６】オペアンプの内部構成を示す図
【図７】従来技術を示す図１相当図
【図８】電源回路の出力電圧と、ＲＡＭの動作限界電圧との関係を示す図
【図９】リセット回路の動作余裕度を説明する図
【符号の説明】
【００２９】
図面中、４はＰチャネルＭＯＳＦＥＴ（電源生成用トランジスタ）、１１はロジック回路部、２１は電源回路、２２は電源回路部、２３は電圧低下検出回路部（検出信号出力手段）、２４はＰチャネルＭＯＳＦＥＴ（検出用トランジスタ）、２５は電流源、２６はフィルタ回路、３２は電源回路、３３は電源回路部、３４はオペアンプを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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