(57)【要約】【課題】特殊構造の固体撮像素子を用いなくてもノイズを抑圧でき、また動画撮影にも適用し得るグローバルシャッタ機能を備えた固体撮像素子及びそれを用いた固体撮像装置を提供する。【解決手段】ＣＭＯＳセンサ１１内の画素１ａ、１ｂからの光信号は、スイッチＳＷ８がオンとされる期間、コンデンサＣ５に印加されて保持される。画素１ａ、１ｂからのリセット信号は、スイッチＳＷ９がオンとされる期間、コンデンサＣ６に印加されて保持される。スイッチＳＷ１０、ＳＷ１１は順次にオンとされる。ＣＭＯＳセンサ１１から読み出された信号はＡＤＣ１６でデジタル信号に変換し、リセット信号はフレームメモリ１７に蓄積し、次のフレームで画素からの光信号からフレームメモリ１７から読み出したリセット信号を減算回路１９で減算することにより、ｋＴＣノイズを抑圧する。【選択図】図１
2010232804.tif 000002
【特許請求の範囲】
【請求項１】
規則的に配列された、各々光電変換手段を備えた複数の画素と、
前記複数の画素のうち列方向に配列された画素から読み出される信号を利得１以上で増幅する増幅手段と、
前記複数の画素の各光電変換手段を同時に光電変換させて得た電荷をそれぞれ同時に転送させて得られる光信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力される光信号を保持する第１の保持手段と、
前記光信号を読み出した後に前記複数の画素の各光電変換手段をリセットして得られるリセット信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力されるリセット信号を保持する第２の保持手段と、
前記第１の保持手段に保持された前記光信号と前記第２の保持手段に保持された前記リセット信号とを時分割的に出力させるスイッチ手段と、
前記スイッチ手段から出力された前記光信号と前記リセット信号とを１つの水平信号線に出力する出力手段と
を有することを特徴とする固体撮像素子。
【請求項２】
規則的に配列された、各々光電変換手段を備えた複数の画素と、
前記複数の画素のうち列方向に配列された画素から読み出される信号を増幅する増幅手段と、
前記複数の画素の各光電変換手段を同時に光電変換させて得た電荷をそれぞれ同時に転送させて得られる光信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力される光信号を保持する第１の保持手段と、
前記光信号を読み出した後に前記複数の画素の各光電変換手段をリセットして得られるリセット信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力されるリセット信号を保持する第２の保持手段と、
前記第１の保持手段に保持された前記光信号を第１の水平信号線へ出力する第１の出力手段と、
前記第２の保持手段に保持された前記リセット信号を第２の水平信号線へ出力する第２の出力手段と
を有することを特徴とする固体撮像素子。
【請求項３】
規則的に配列された、各々光電変換手段を備えた複数の画素と、
前記複数の画素のうち列方向に配列された画素から読み出される信号を利得１以上で増幅する増幅手段と、
前記複数の画素の各光電変換手段を同時に光電変換させて得た電荷をそれぞれ同時に転送させて得られる光信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力される光信号を保持する第１の保持手段と、
前記光信号読み出し後に前記複数の画素の各光電変換手段をリセットして得られるリセット信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力されるリセット信号を保持する第２の保持手段と、
前記第１の保持手段に保持された前記光信号と前記第２の保持手段に保持された前記リセット信号とを時分割的に出力させるスイッチ手段と、
前記スイッチ手段から出力された前記光信号と前記リセット信号とを１つの水平信号線に出力する出力手段と、
前記出力手段から前記水平信号線へ順次に出力される前記光信号と前記リセット信号とをデジタル信号に変換するＡＤ変換手段と、
前記ＡＤ変換手段から出力されたデジタル信号に変換された前記リセット信号を１フレーム分保持する第１のフレームメモリ手段と、
前記第１のフレームメモリ手段に保持された前記リセット信号の次のフレームにおいて、前記複数の画素に対して、前記電荷の転送を行わずに読み出しを行って得られた前記光信号を前記出力手段から出力させる第１の画素制御手段と、
前記第１の画素制御手段により前記出力手段から出力され、更に前記ＡＤ変換手段によりデジタル信号に変換された前記光信号から、前記第１のフレームメモリ手段から得た前フレームの前記リセット信号を減算し、その減算信号を保持する第２のフレームメモリ手段と、
前記第２のフレームメモリ手段に前記減算信号が保持された後に前記複数の画素の各光電変換手段をリセットして前記出力手段から出力される新たなリセット信号を、前記ＡＤ変換手段を通して前記第１のフレームメモリ手段に保持させる第２の画素制御手段と、
前記第２の画素制御手段により前記第１のフレームメモリ手段に保持された前記新たなリセット信号の次のフレームにおいて、前記複数の画素に対して、前記電荷の転送を行って得られた前記光信号を前記出力手段から出力させる第３の画素制御手段と、
前記第３の画素制御手段により前記出力手段から出力され、更に前記ＡＤ変換手段によりデジタル信号に変換された前記光信号から、前記第１のフレームメモリ手段から得た前フレームの前記新たなリセット信号と、前記第２のフレームメモリ手段から得た減算信号とをそれぞれ減算して最終的な光信号を得る減算手段と
を有することを特徴とする固体撮像装置。
【請求項４】
規則的に配列された、各々光電変換手段を備えた複数の画素と、
前記複数の画素のうち列方向に配列された画素から読み出される信号を増幅する増幅手段と、
前記複数の画素の各光電変換手段を同時に光電変換させて得た電荷をそれぞれ同時に転送させて得られる光信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力される光信号を保持する第１の保持手段と、
前記光信号を読み出した後に前記複数の画素の各光電変換手段をリセットして得られるリセット信号であって、前記複数の画素のうち列方向に配列され、かつ、選択された画素から前記増幅手段を通して出力されるリセット信号を保持する第２の保持手段と、
前記第１の保持手段に保持された前記光信号を第１の水平信号線へ出力する第１の出力手段と、
前記第２の保持手段に保持された前記リセット信号を第２の水平信号線へ出力する第２の出力手段と、
前記第１の水平信号線を介して入力される前記光信号をデジタル信号に変換する第１のＡＤ変換手段と、
前記第２の水平信号線を介して入力される前記リセット信号をデジタル信号に変換する第２のＡＤ変換手段と、
前記第２のＡＤ変換手段から出力されたデジタル信号に変換された前記リセット信号が１フレーム毎に交互に書き込まれる第１及び第２のフレームメモリ手段と、
前記第２のＡＤ変換手段から出力されたデジタル信号に変換された前記光信号から、前記第１及び第２のフレームメモリ手段のうち書き込み動作を行っていない方のフレームメモリ手段から読み出した前フレームのデジタル信号に変換されたリセット信号を減算して最終的な光信号を得る減算手段と
を有することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びそれを用いた固体撮像装置に係り、特にグローバルシャッタ機能を備えたＣＭＯＳ(Complementary Metal-Oxide Semiconductor)センサ等の固体撮像素子及びそれを用いた固体撮像装置に関する。
【背景技術】
【０００２】
従来ＣＭＯＳセンサは、画素から光信号を画素別に分離して出力し、垂直方向に画素からの光信号を取り出し、その光信号に対して水平ライン単位で一度にＣＤＳ回路（相関二重サンプリング回路）による処理を行うことが多い。このＣＤＳ回路は垂直信号別（カラム毎）に用意され、アナログ、またはデジタルで画素からの光信号とリセット信号とを減算して、ノイズの抑圧のための処理を行っている（例えば、非特許文献１参照）。
【０００３】
図７は、上記のＣＭＯＳセンサの一例の構成図を示す。同図において、画素１は二次元マトリクス状に複数個配置されており、その中の任意の画素１が垂直選択回路２と水平選択回路３とを用いて選択される。カラム毎にあるＣＤＳ回路４は、選択された画素１から水平ライン毎に光信号が入力され、その水平ラインの各画素からの光信号に対して同時に相関二重サンプリング動作を行う。アンプ（ＡＭＰ）５は、ＣＤＳ回路４でＣＤＳ処理された信号を増幅して外部へ出力する。
【０００４】
図８は、１つの画素の一例の等価回路図を示す。同図に示すように、１つの画素は、フォトダイオードＰＤ１と、２個のＭＯＳトランジスタＴｒ１及びＴｒ２とから構成されている。ＭＯＳトランジスタＴｒ１はＰチャネルＭＯＳトランジスタで、そのドレインがフォトダイオードＰＤ１のアノードに接続され、カソードがＭＯＳトランジスタＴｒ２のバックゲートに接続されている。ＭＯＳトランジスタＴｒ２は、本出願人の提案になる特許文献１に記載のリング状ゲート電極を有するＮチャネルの特殊なＭＯＳトランジスタである。
【０００５】
この回路構成の画素は、フォトダイオードＰＤ１から光により発生したホールをＭＯＳトランジスタＴｒ２のホールポケットとよぶバックゲートへ転送する。これにより、ＭＯＳトランジスタＴｒ２の閾値電圧Ｖｔｈが変化して信号電圧となり、Ｔｒ２のソースからＳｏｕｔへ出力される。Ｓｏｕｔは垂直信号線に接続され、通常はカラム毎のＣＤＳ回路に信号を出力する。
【０００６】
図８の画素回路について更に説明するに、ＭＯＳトランジスタＴｒ１がゲートに印加される信号ＴＧによりオンされると、光によりフォトダイオードＰＤ１で発生したホールがＴｒ１のドレイン、ソースを通してＭＯＳトランジスタＴｒ２のバックゲートへ転送され、Ｔｒ２の閾値電圧Ｖｔｈを変化させる。ＭＯＳトランジスタＴｒ２はゲートに電圧ＶＧが印加されて動作状態とされ、ソースから次式で表される電圧ＶｓｏｕｔをＳｏｕｔへ出力する。
【０００７】
Ｖｓｏｕｔ＝ＶＧ−Ｖｔｈ２    （１）
ＶＧ：Ｔｒ２を動作状態としたときのゲート電圧
Ｖｔｈ２：ホールにより変化したＴｒ２の閾値電圧Ｖｔｈ
また、Ｔｒ２のホールポケット（バックゲート）をリセットした後の信号出力Ｖｒｏｕｔは次式で表される。
【０００８】
Ｖｒｏｕｔ＝ＶＧ−Ｖｔｈ２ｉ    （２）
ＶＧ：Ｔｒ２を動作状態としたときのゲート電圧
Ｖｔｈ２ｉ：Ｔｒ２のホールポケットをリセットした後のＴｒ２の閾値電圧Ｖｔｈ
理想的な場合で蓄積部でのノイズの発生がなく、ｋＴＣノイズも発生しないと考えると、信号は（１）式−（２）式となって、ＭＯＳトランジスタＴｒ２の閾値電圧Ｖｔｈの変動Ｖｔｈ２ｉ−Ｖｔｈ２が信号となる。
【０００９】
図９は、１つの画素の他の例の等価回路図を示す。同図に示す１つの画素は、一般的な４トランジスタ構成のＣＭＯＳセンサでよく使用される構成であり、フォトダイオードＰＤ１と、４個のＮチャネルＭＯＳトランジスタＴｒ３〜Ｔｒ６とから構成されている。
【００１０】
この画素回路は、ＰＤ１で光を光電変換して発生した電荷を、転送ゲート用ＭＯＳトランジスタＴｒ３のドレイン、ソースを通してＭＯＳトランジスタＴｒ５のゲートへ転送し、このＴｒ５のゲートに接続されたＦＤで、電荷を電圧に変換する。ＭＯＳトランジスタＴｒ５のソースから出力された電圧は、選択電圧ＳＥＬでスイッチングされる選択用トランジスタＴｒ６がオンの時に、そのソースからＶｓｏｕｔがＳｏｕｔへ出力される。このときの出力電圧Ｖｓｏｕｔは次式で表される。
【００１１】
Ｖｓｏｕｔ＝Ｖｆｄ−Ｖｔｈ５−Ｖｏｎ６＋Ｖｎ          （３）
Ｖｆｄ：光電荷がＦＤで変換されＴｒ５のゲートに発生した電圧
Ｖｔｈ５：Ｔｒ５の閾値電圧Ｖｔｈ（画素毎のバラツキあり）
Ｖｏｎ６：Ｔｒ６のオン電圧（画素毎のバラツキあり）
Ｖｎ：ＦＤリセット時に発生したｋＴＣノイズ（ランダムノイズ）
次に、ＦＤをリセットした後の出力信号Ｖｒｏｕｔは次式で表される。
【００１２】
Ｖｒｏｕｔ＝Ｖｒｓｔ−Ｖｔｈ５−Ｖｏｎ６＋Ｖｎ    （４）
Ｖｒｓｔ：ＦＤリセット時のＴｒ５のゲート電圧
ＭＯＳトランジスタＴｒ４をオンしてＦＤのリセットを行った後で、ＭＯＳトランジスタＴｒ３をオンして、ＰＤ１からＦＤへ電荷を転送してからＶｓｏｕｔ（信号読み出し）を行うとそれぞれのＶｎは相関があり、同じ信号となる。そこで、ＣＤＳ回路４で（３）式−（４）式を実行すると次式で示すように、画素の固定パターン雑音（ＦＰＮ:Fixed Pattern Noise）になるＶｔｈ５やＶｏｎ６を抑圧でき、ｋＴＣノイズＶｎも除去できる。
【００１３】
Ｖｓｏｕｔ−Ｖｒｏｕｔ＝Ｖｆｄ−Ｖｒｓｔ      （５）
これがローリングシャッタ時のＣＤＳ動作であり、一般的にＣＭＯＳセンサで行われる動作である。
【００１４】
この構成例でグローバルシャッタを実行しようとすると固体撮像素子内のカラム毎のＣＤＳ回路ではＰＤからの転送、信号読み出し、ＦＤのリセット実行、リセット信号の読み出しの順番でしか動作させられないので、その場合はＶｎが（３）式と（４）式で相関がなく同じとならない。よって、（３）式−（４）式を実行すると次式で示すように
Ｖｓｏｕｔ−Ｖｒｏｕｔ＝Ｖｆｄ−Ｖｒｓｔ＋Ｖｎ−Ｖｎ‘      （６）
となってｋＴＣノイズＶｎ、Ｖｎ’を除去できない。なお、（６）式中、Ｖｎは（３）式中のＶｎ、Ｖｎ’は（４）式中のＶｎである。
【００１５】
図１０は、これらに用いられているカラム毎のＣＤＳ回路の一例の回路図を示す。図１０において、同じ垂直信号線に接続された画素１ａ、１ｂは図７の画素１に相当し、特許文献１に記載のリング状ゲート電極を有するトランジスタを用いた図８の構成とする。
【００１６】
このＣＤＳ回路の動作を図１１のタイミングチャートを併せ参照して説明する。図１０において、画素１ａ、１ｂ内の、図８に示したＭＯＳトランジスタＴｒ１のゲートに図１１（Ａ）に示す電圧ＴＧを印加した後、図８に示したリング状ゲート電極を有するトランジスタＴｒ２のゲートに図１１（Ｂ）に示す電圧ＶＧが印加された時に、画素出力端子Ｓｏｕｔには図１１（Ｃ）に示す光信号が出てくる。
【００１７】
ここで画素１ａからの光信号を、図１０に示すスイッチＳＷ２を図１１（Ｄ）にハイレベルで模式的に示すようにオンし、スイッチＳＷ２を通してコンデンサＣ３に印加して電圧として保持させる。次に、画素１ａからリセット信号が出てきた時に、図１０に示すスイッチＳＷ１を図１１（Ｅ）にハイレベルで模式的に示すようにオンし、スイッチＳＷ１を通してコンデンサＣ１に印加してリセット信号を保持させる。また、スイッチＳＷ１に同期させてスイッチＳＷ３及びＳＷ４もそれぞれオンとし、コンデンサＣ２の充電電荷を０とする。
【００１８】
その後、スイッチＳＷ３をオフ状態とした状態で、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５をオン状態として点Ｄに基準電圧ＶＲＥＦを印加する。この時、コンデンサＣ１の電荷は全てスイッチＳＷ４を介してコンデンサＣ２に移り、画素１ａからの光信号とリセット後の信号との差を、コンデンサＣ１とＣ２の各容量値で決まるゲイン倍された信号がオペアンプ６の出力端子のＣ点に出てくる。
【００１９】
次に、画素１ａの次の水平ラインの画素１ｂについても上記と同様にして、画素１ｂからの光信号をコンデンサＣ３に保持した後、画素１ｂからのリセット信号をコンデンサＣ１に保持する。その後、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５をオン状態として点Ｄに基準電圧ＶＲＥＦを印加する。この時、コンデンサＣ１の電荷は全てスイッチＳＷ４を介してコンデンサＣ２に移り、画素１ｂからの光信号とリセット後の信号との差を、コンデンサＣ１とＣ２の各容量値で決まるゲイン倍された信号がオペアンプ６の出力端子のＣ点に出てくる。
【００２０】
その後、オン状態とされたスイッチＳＷ６を通してＣ点の電圧が、バッファアンプ７の非反転入力端子に接続されたコンデンサＣ４に印加されてこれを充電する。コンデンサＣ４に保持された電圧は、その後スイッチＳＷ７がオンとされることでバッファアンプ７及びスイッチＳＷ７を通して水平信号線８に読み出される。図１１（Ｆ）はコンデンサＣ４に保持された電圧ＣＤＳ＿ＡＯを示す。
このＣＤＳ回路の効果をまとめると以下のようになる。
【００２１】
（１）画素の読み出し部を構成するソースフォロワ等アンプの閾値電圧Ｖｔｈのバラツキを抑圧し、ＦＰＮを除去できる。
【００２２】
（２）画素内の蓄積部（ＦＤ）をリセットする時に発生するｋＴＣノイズを、ＣＤＳ回路の減算により抑圧できる。ただし、ｋＴＣノイズをＣＤＳ回路の減算で抑圧する場合は、画素内のフォトダイオード（ＰＤ）からの信号を蓄積部（ＦＤ）へ転送する前に蓄積部のリセットを行い、リセットした時の蓄積部からの信号と転送後の蓄積部からの信号とを減算する必要がある。この順番でないとＣＭＯＳセンサ内でカラム毎のＣＤＳ回路を用いたＣＤＳ動作を行うことはできない。
【００２３】
ところで、上記の信号の読み出し方はローリングシャッタといわれるものである。このローリングシャッタでは、各画素内のＰＤから蓄積部への転送が全画素同時タイミングとならず、少しずつずれるため、動きのある被写体を撮像するときに撮像画像に歪みが発生する場合がある。
【００２４】
このローリングシャッタに対して全画素同時タイミングで各画素内のＰＤから蓄積部へ電荷を転送するシャッタをグローバルシャッタまたは一括シャッタという。ただし、このグローバルシャッタでは、ＣＭＯＳセンサの中で蓄積部をリセットする時に発生するｋＴＣノイズを、カラム毎のＣＤＳ回路により抑圧することは基本的にできない。
【００２５】
グローバルシャッタ時に、上記の構成のカラム毎のＣＤＳ回路４によりｋＴＣノイズを除去できないのは画素毎の相関のあるｋＴＣノイズを画素からの光信号読み出し時に減算できないのが原因である。その減算を行うためにはカラム毎のＣＤＳ回路４では１水平ライン分の各画素のリセットノイズしか保持できないので、何らかの回路で全画素のリセットノイズを保持する必要がある。
【００２６】
そのため、実際に画像の歪みが発生すると問題であるマシンビジョン等に用いられるセンサではグローバルシャッタが必須であるが、ＣＭＯＳセンサの場合はグローバルシャッタとすると、ｋＴＣノイズを抑圧することができないので、ローリングシャッタに比較してＳ／Ｎが悪いことが多い。そこで、Ｓ／Ｎを悪化させないためにはＣＣＤを用いるしかない場合がある。
【００２７】
最近は動画でＦＨＤ(Full High Definition)クラスの多画素のＣＭＯＳセンサが使用されている。マシンビジョン以外でも動画における画像の歪みが問題になる場合があり、グローバルシャッタの必要性が問われて、その機能を実現している固体撮像素子もある。しかし、画素部でｋＴＣノイズが発生しない特殊な素子の場合を除き、撮像素子内部のＣＤＳ回路ではＳ／Ｎの低下がみられて、性能的には不十分であることが多い。
【００２８】
なお、ＣＭＯＳセンサにおける一般的なローリングシャッタやグローバルシャッタとは異なり、カラム毎にＣＤＳを行わない読み出し方で外部のフレームメモリを用いた、ノイズ抑圧方法も知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２００６−１００７６１号公報
【特許文献２】特開２００８−２８５１７号公報
【非特許文献】
【００３０】
【非特許文献１】米本和也著，「ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用」，                    ＣＱ出版株式会社  ２００３年
【発明の概要】
【発明が解決しようとする課題】
【００３１】
従来のグローバルシャッタ機能を持つＣＭＯＳセンサ及びＣＭＯＳセンサを用いた固体撮像装置（カメラシステム）は以下のような問題がある。
【００３２】
（１）画素部でｋＴＣノイズが発生しない特殊構造のＣＭＯＳセンサ以外、ｋＴＣノイズを抑圧することがＣＭＯＳセンサ内のＣＤＳ回路だけではできない。
【００３３】
（２）特許文献２に記載の固体撮像装置のように、外部のフレームメモリ等を用いてｋＴＣノイズを抑圧する固体撮像装置を構築した場合は、リセット信号の読み出しと画素からの信号読み出しが別のフレーム期間で行われるため、動画等の高速システムではフレームが減り、数フレーム間での信号をリアルタイムに得ることが困難であるなどの問題がある。動画の場合、１フレームでノイズと信号の両方を読み出すことで高速のフレームレートを実現する必要があるからである。
【００３４】
本発明は以上の点に鑑みなされたもので、特殊構造の固体撮像素子を用いなくてもノイズを抑圧でき、また動画撮影にも適用し得るグローバルシャッタ機能を備えた固体撮像素子及びそれを用いた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００３５】
上記の目的を達成するため、第１の発明の固体撮像素子は、規則的に配列された、各々光電変換手段を備えた複数の画素と、複数の画素のうち列方向に配列された画素から読み出される信号を利得１以上で増幅する増幅手段と、複数の画素の各光電変換手段を同時に光電変換させて得た電荷をそれぞれ同時に転送させて得られる光信号であって、複数の画素のうち列方向に配列され、かつ、選択された画素から増幅手段を通して出力される光信号を保持する第１の保持手段と、光信号を読み出した後に複数の画素の各光電変換手段をリセットして得られるリセット信号であって、複数の画素のうち列方向に配列され、かつ、選択された画素から増幅手段を通して出力されるリセット信号を保持する第２の保持手段と、第１の保持手段に保持された光信号と第２の保持手段に保持されたリセット信号とを時分割的に出力させるスイッチ手段と、スイッチ手段から出力された光信号とリセット信号とを１つの水平信号線に出力する出力手段とを有することを特徴とする。
【００３６】
また、上記の目的を達成するため、第２の発明の固体撮像素子は、規則的に配列された、各々光電変換手段を備えた複数の画素と、複数の画素のうち列方向に配列された画素から読み出される信号を増幅する増幅手段と、複数の画素の各光電変換手段を同時に光電変換させて得た電荷をそれぞれ同時に転送させて得られる光信号であって、複数の画素のうち列方向に配列され、かつ、選択された画素から増幅手段を通して出力される光信号を保持する第１の保持手段と、光信号を読み出した後に複数の画素の各光電変換手段をリセットして得られるリセット信号であって、複数の画素のうち列方向に配列され、かつ、選択された画素から増幅手段を通して出力されるリセット信号を保持する第２の保持手段と、第１の保持手段に保持された光信号を第１の水平信号線へ出力する第１の出力手段と、第２の保持手段に保持されたリセット信号を第２の水平信号線へ出力する第２の出力手段とを有することを特徴とする。
【００３７】
また、上記の目的を達成するため、第３の発明の固体撮像装置は、第１の発明の固体撮像素子に、第１の発明の固体撮像素子内の出力手段から水平信号線へ順次に出力される光信号とリセット信号とをデジタル信号に変換するＡＤ変換手段と、ＡＤ変換手段から出力されたデジタル信号に変換されたリセット信号を１フレーム分保持する第１のフレームメモリ手段と、第１のフレームメモリ手段に保持されたリセット信号の次のフレームにおいて、複数の画素に対して、電荷転送を行わずに読み出しを行って得られた光信号を出力手段から出力させる第１の画素制御手段と、第１の画素制御手段により出力手段から出力され、更にＡＤ変換手段によりデジタル信号に変換された光信号から、第１のフレームメモリ手段から得た前フレームのリセット信号を減算し、その減算信号を保持する第２のフレームメモリ手段と、第２のフレームメモリ手段に減算信号が保持された後に複数の画素の各光電変換手段をリセットして出力手段から出力される新たなリセット信号を、ＡＤ変換手段を通して第１のフレームメモリ手段に保持させる第２の画素制御手段と、第２の画素制御手段により第１のフレームメモリ手段に保持された新たなリセット信号の次のフレームにおいて、複数の画素に対して、電荷の転送を行って得られた光信号を出力手段から出力させる第３の画素制御手段と、第３の画素制御手段により出力手段から出力され、更にＡＤ変換手段によりデジタル信号に変換された光信号から、第１のフレームメモリ手段から得た前フレームの新たなリセット信号と、第２のフレームメモリ手段から得た減算信号とをそれぞれ減算して最終的な光信号を得る減算手段とを更に設けたことを特徴とする。
【００３８】
また、上記の目的を達成するため、第４の発明の固体撮像装置は、第２の発明の固体撮像素子に、第１の水平信号線を介して入力される光信号をデジタル信号に変換する第１のＡＤ変換手段と、第２の水平信号線を介して入力されるリセット信号をデジタル信号に変換する第２のＡＤ変換手段と、第２のＡＤ変換手段から出力されたデジタル信号に変換されたリセット信号が１フレーム毎に交互に書き込まれる第１及び第２のフレームメモリ手段と、第２のＡＤ変換手段から出力されたデジタル信号に変換された光信号から、第１及び第２のフレームメモリ手段のうち書き込み動作を行っていない方のフレームメモリ手段から読み出した前フレームのデジタル信号に変換されたリセット信号を減算して最終的な光信号を得る減算手段とを、更に設けたことを特徴とする。
【００３９】
固体撮像素子内に全画素のリセットノイズを保持することは、その保持手段を設けない従来の固体撮像素子の面積を倍増させる可能性があり、コスト的にも現実的ではない。そこで、上記の構成の本発明は、次のような点に着目して、チップ面積を増大させることなく、グローバルシャッタ時のノイズ除去を実現できるようにしたものである。
【００４０】
（１）リセットノイズを保持する容量は、図９に示した通常の４トランジスタ構成の画素を備えるＣＭＯＳセンサでＦＤを１フレーム（１Ｖ）期間電荷を保持できるような容量であればよく、又は図８に示したリング状ゲート電極を備えたトランジスタを有する画素でも問題ない。ただし、変換効率が下がる場合も考えられるので垂直信号線のバッファアンプはゲインが高い方がよい。
【００４１】
（２）カラムの出力は水平の駆動回路により信号を選択する形で、光信号とリセット信号を交互に出力する。又は光信号専用の水平読み出し線とリセット信号専用の水平読み出し線を別々に用意することも考えられる。
【００４２】
（３）固体撮像素子から読み出した信号はＡＤ変換回路でデジタル信号に変換し、信号処理を行う。基本的には前フレームのリセット信号は次のフレームの信号読み出し時のｋＴＣノイズと相関があるので、デジタル減算回路でこれらを減算し、ｋＴＣノイズとＦＰＮを抑圧する。
【発明の効果】
【００４３】
本発明によれば、グローバルシャッタ時に一般的なＣＭＯＳセンサで問題となるｋＴＣノイズを抑圧することができ、また、１フレーム遅れで、ＦＨＤ動画も出力することができる。また、本発明の固体撮像装置によれば、蓄積部のＦＰＮ、例えば暗電流を抑圧する固体撮像装置も構成できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の固体撮像装置の第１の実施の形態の回路系統図である。
【図２】図１の固体撮像装置の動作説明用タイミングチャートである。
【図３】本発明の固体撮像装置の第２の実施の形態の回路系統図である。
【図４】本発明の固体撮像装置の第３の実施の形態の回路系統図である。
【図５】図４の固体撮像装置の動作説明用タイミングチャートである。
【図６】本発明の固体撮像素子の実施例１の具体的回路図である。
【図７】従来の固体撮像装置の一例の構成図である。
【図８】従来の一画素の一例の等価回路図である。
【図９】従来の一画素の他の例の等価回路図である。
【図１０】従来の固体撮像素子の一例の回路系統図である。
【図１１】図１０の動作説明用タイミングチャートである。
【発明を実施するための形態】
【００４５】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４６】
（第１の実施の形態）
図１は、本発明になる固体撮像装置の第１の実施の形態の回路系統図を示す。同図において、本実施の形態の固体撮像装置１０は、本発明の固体撮像素子の一実施の形態のＣＭＯＳセンサ１１と、ＣＭＯＳセンサ１１から出力される光信号又はリセット信号が水平信号線ｈを介して入力されるＡＤ変換器（ＡＤＣ）１６と、フレームメモリ１７及び１８と、減算回路１９とを含む。なお、図１では図示を省略したが、固体撮像装置１０には、図７に示した垂直選択回路２、水平選択回路３も含まれる。ただし、本実施の形態の固体撮像素子１０は、カラム毎のＣＤＳ回路４を有しない。
【００４７】
ＣＭＯＳセンサ１１は、同じ垂直信号線ｖｌに接続された画素１ａ、１ｂ等と、上記垂直信号線ｖｌに非反転入力端子が接続されたオペアンプ１２と、オペアンプ１２の出力端子と反転入力端子との間に接続された抵抗Ｒ１と、非反転増幅を行う非反転増幅器１５と、オペアンプ１２の出力端子と非反転増幅器１５の非反転入力端子との間に接続された、スイッチＳＷ８、コンデンサＣ５、バッファアンプ１３、スイッチＳＷ１０からなる第１の回路部と、この第１の回路部に並列に接続された、スイッチＳＷ９、コンデンサＣ６、バッファアンプ１４、スイッチＳＷ１１からなる第２の回路部とを有する。ＣＭＯＳセンサ１１は、グローバルシャッタ動作を行うものとする。なお、図１には１本の垂直信号線ｖｌに接続された２つの画素１ａ及び１ｂのみ図示されているが、ＣＭＯＳセンサ１１内には図１に示した回路部（非反転増幅器１５を除く）が、図示しない各垂直信号線毎に設けられている。
【００４８】
オペアンプ１２と抵抗Ｒ１は、利得１のバッファ回路を構成している。また、コンデンサＣ５、Ｃ６は一端が接地され、他端がスイッチＳＷ８とバッファアンプ１３との接続点、及びスイッチＳＷ９とバッファアンプ１４との接続点に接続されている。また、画素１ａ、１ｂは図７の画素１に相当し、特許文献１に記載のリング状ゲート電極を有するトランジスタを用いた図８の構成とする。
【００４９】
次に、本実施の形態の動作について、図２のタイミングチャートを併せ参照して説明する。まず、図１において、ＣＭＯＳセンサ１１はグローバルシャッタであるので、ＣＭＯＳセンサ１１内の画素１ａ及び１ｂ並びに図示しない全ての画素内の、図８に示したＭＯＳトランジスタＴｒ１のゲートに図２（Ａ）に示す電圧ＴＧが一斉に印加される。これにより、全画素の図８に示したフォトダイオードＰＤ１で同時に光電変換して得られた電荷が、ＭＯＳトランジスタＴｒ１を通してリング状ゲート電極を有するトランジスタＴｒ２のバックゲート（ホールポケット）に同時に転送される。
【００５０】
この電荷転送から次の電荷転送までの期間が１フレーム（１Ｖ）期間となる。この１Ｖ期間に信号の読み出しとフォトダイオードＰＤ１への露光とが並行して行われる。図２（Ｂ）に示す電圧ＶＧは、図８に示した画素内のリング状ゲート電極を有するトランジスタＴｒ２のゲートに印加される電圧で、画素１ａに電圧ＶＧが印加された後、次のラインの画素１ｂに電圧ＶＧが印加されるまでの期間が１水平走査（１Ｈ）期間である。この１Ｈ期間に画素からの１ライン毎の読み出しと水平信号線ｈへの出力及びＡＤＣ１６によるＡＤ変換と、リセット信号（ノイズ）のフレームメモリ１７、１８への書き込みと、減算回路１９によるノイズ抑圧のための減算とが行われる。
【００５１】
画素１ａ内のトランジスタＴｒ２のゲートに印加される図２（Ｂ）に示す電圧ＶＧが読み出しの電圧になると、画素出力端子Ｓｏｕｔには図２（Ｃ）に示す光信号が出力される。この光信号は、図１に示すスイッチＳＷ８が図２（Ｄ）にハイレベルで模式的に示すオンとされる期間、スイッチＳＷ８を通してコンデンサＣ５に印加されて保持される。このときのコンデンサＣ５の端子電圧Ｖｃ５は次式で示される。
【００５２】
Ｖｃ５＝ＶＧ−Ｖｔｈ２＋Ｖｎ１＋Ｖｎ２        （９）
ＶＧ：トランジスタＴｒ２の読み出し時のゲート電圧
Ｖｔｈ２：ＰＤ１で発生した信号電荷（ホール）により変化した閾値電圧
Ｖｎ１：トランジスタＴｒ２のホールをリセットした時のｋＴＣノイズ
Ｖｎ２：トランジスタＴｒ２のホールポケットで発生したノイズ
次に、画素１ａ内のトランジスタＴｒ２のゲートに印加される図２（Ｂ）に示す電圧ＶＧがリセット時の電圧になると、画素出力端子Ｓｏｕｔには図２（Ｃ）に示すリセット信号が出力される。このリセット信号は、図１に示すスイッチＳＷ９が図２（Ｅ）にハイレベルで模式的に示すオンとされる期間、スイッチＳＷ９を通してコンデンサＣ６に印加されて保持される。このときのコンデンサＣ６の端子電圧Ｖｃ６は次式で示される。
【００５３】
Ｖｃ６＝ＶＧ−Ｖｔｈ２ｉ＋Ｖｎ１’            （１０）
ＶＧ：トランジスタＴｒ２の読み出し時のゲート電圧
Ｖｔｈ２ｉ：信号電荷（ホール）をリセットした後のＴｒ２の閾値電圧
Ｖｎ１’：トランジスタＴｒ２のホールをリセットした時のｋＴＣノイズ
（１０）式に示すように、リセット信号には、（９）式に示した光信号中のトランジスタＴｒ２のホールをリセットした時のｋＴＣノイズＶｎ１とは異なる（相関の無い）Ｖｎ１’というノイズが含まれ、また、（１０）式に示すようにホールポケットで発生するノイズは時間が短いために０となっている。
【００５４】
従って、上記の端子電圧Ｖｃ５とＶｃ６とを、ＣＭＯＳセンサ内のＣＤＳ回路で単純に減算すると
Ｖｓ＝Ｖｃ５−Ｖｃ６
＝−Ｖｔｈ２＋Ｖｔｈ２ｉ＋Ｖｎ１−Ｖｎ１’＋Ｖｎ２          （１１）
となり、ｋＴＣノイズを抑圧することができない。
【００５５】
そこで、本実施の形態では、カラム毎のＣＤＳ回路は設けず、以下のようにしてｋＴＣノイズを抑圧する。上記のスイッチＳＷ９のオン後にスイッチＳＷ８及びＳＷ９をそれぞれオフとした状態で、次に画素１ｂから光信号が出力されるまでの期間内において、スイッチＳＷ１０及びＳＷ１１をそれぞれ順次にオンとする。これにより、コンデンサＣ５の端子電圧Ｖｃ５は、スイッチＳＷ１０のオンの期間、バッファアンプ１３、スイッチＳＷ１０及び非反転増幅器１５を通して水平信号線ｈに図２（Ｆ）に左端の「Ｓ」で示す期間出力されてＡＤＣ１６に入力される。また、コンデンサＣ６の端子電圧Ｖｃ６は、スイッチＳＷ１１のオンの期間、バッファアンプ１４、スイッチＳＷ１１及び非反転増幅器１５を通して水平信号線ｈに図２（Ｆ）に左端から２番目の「Ｎ」で示す期間出力されてＡＤＣ１６に入力される。
【００５６】
なお、図２（Ｆ）の左端から３番目の「Ｓ」は、画素１ａと同一行の画素１ａに隣接して配置された図示されていない隣接画素から出力された光信号が上記コンデンサＣ５と同様のコンデンサに保持された後、スイッチＳＷ１０と同様のスイッチと非反転増幅器１５とを通して水平信号線ｈに出力された信号を示す。同様に、図２（Ｆ）の左端から４番目の「Ｎ」は、上記隣接画素から出力されたリセット信号が上記コンデンサＣ６と同様のコンデンサに保持された後、スイッチＳＷ１１と同様のスイッチと非反転増幅器１５とを通して水平信号線ｈに出力された信号を示す。以下、同様にして、１Ｈ期間内で同一行（同一ライン）に配置された複数の画素から順次に光信号を保持した電圧とリセット信号を保持した電圧とが水平信号線ｈに出力される。
【００５７】
ＡＤＣ１６は、水平信号線ｈに出力された電圧Ｖｃ５をデジタル信号に変換して、減算回路１９のプラス端子に供給する。ここで、フレームメモリ１７には、１フレーム前にＡＤＣ１６に供給された端子電圧Ｖｃ６をデジタル信号に変換して得られたリセット信号Ｖｃ６（ｂ）が記憶されている。この１フレーム前のリセット信号Ｖｃ６（ｂ）は次式で表される。
【００５８】
Ｖｃ６（ｂ）＝ＶＧ−Ｖｔｈ２１＋Ｖｎ１            （１２）
減算回路１９は、図２（Ｇ）に模式的に示す、ＡＤＣ１６から供給される（９）式で表される現フレームの電圧Ｖｃ５のデジタル信号から、図２（Ｈ）に模式的に示す、フレームメモリ１７から供給される上記の（１２）式で表される１フレーム前のリセット信号Ｖｃ６（ｂ）を減算して次式の信号Ｖｓ（ｄ）を算出する。
【００５９】
Ｖｓ（ｄ）＝−Ｖｔｈ２＋Ｖｔｈ２ｉ＋Ｖｎ２        （１３）
これにより、（９）式中の光信号に含まれるトランジスタＴｒ２のホールをリセットした時のｋＴＣノイズＶｎ１を抑圧することができる。しかし、（１３）式にはまだトランジスタＴｒ２のホールポケットで発生したノイズＶｎ２が含まれている。
【００６０】
リング状ゲート電極を有するトランジスタＴｒ２のホールポケットに電荷（ホール）を蓄積する場合に、ここでノイズＶｎ２が発生する場合が考えられる。このノイズＶｎ２を除くためには以下のようにすればよい。すなわち、まず、ＰＤ１からの光信号を転送せずに信号の読み出しを行うと、それにより得られる光信号Ｖｃ５’は次式で表される。
【００６１】
Ｖｃ５’＝ＶＧ−Ｖｔｈ２ｉ＋Ｖｎ１’＋Ｖｎ２        （１４）
この光信号Ｖｃ５’から（１０）式で表されるリセット信号Ｖｃ６を減算すると次式で示すように、蓄積部で発生するノイズＶｎ２のみ取り出すことができる。
【００６２】
Ｖｓ’＝Ｖｃ５’−Ｖｃ６＝Ｖｎ２                  （１５）
そこで、フレームメモリ１８に上記の（１５）式で表される信号Ｖｓ’を格納しておき、減算回路１９において、（１３）式で表される減算後の信号Ｖｓ（ｄ）から、更にフレームメモリ１８から供給される信号Ｖｓ’を減算することにより、
Ｖｓ＝−Ｖｔｈ２＋Ｖｔｈ２ｉ                      （１６）
で表されるようにｋＴＣノイズＶｎ１及びノイズＶｎ２をそれぞれ抑圧した光信号Ｖｓを得ることができる。図２（Ｉ）はこの光信号Ｖｓを模式的に示す。
【００６３】
具体的には次のような読み出しのシーケンスを行うことでｋＴＣノイズＶｎ１と蓄積部で発生するノイズ（ＦＰＮ）Ｖｎ２を抑圧することができる。
【００６４】
（ａ）画素内のＰＤ１から電荷を転送して、通常読み出しを行い、リセット信号Ｖｃ６をＡＤＣ１６を通してフレームメモリ１７に保持する。
【００６５】
（ｂ）次のフレームではＰＤ１から電荷を転送せず、読み出しのみを行う（第１の画素制御）。これにより、コンデンサＣ５に保持された電圧Ｖｃ５’はＡＤＣ１６でＡＤ変換後、減算回路１９でフレームメモリ１７からの前フレームのリセット信号Ｖｃ６を減算し、（１５）式で表されるその減算結果がフレームメモリ１８に保持される。
【００６６】
（ｃ）ＰＤ１をリセットしてから１フレーム分露光し、電荷転送を行い、通常の読み出しを行う（第２の画素制御）。これにより、各画素から出力されるリセット信号Ｖｃ６はＡＤＣ１６でＡＤ変換後フレームメモリ１７に保持される。
【００６７】
（ｄ）次のフレームで通常の読み出しを行う（第３の画素制御）。これにより得られる光信号Ｖｃ５は、ＡＤＣ１６でＡＤ変換後、そのデータから（ｂ）でフレームメモリ１８に保持したノイズと（ｃ）でフレームメモリ１７に保持した１フレーム前のリセット信号とが、減算回路１９にて減算される。
【００６８】
これにより、（１６）式で示した、ｋＴＣノイズＶｎ１と蓄積部で発生するノイズ（ＦＰＮ）Ｖｎ２を抑圧した光信号を得ることができる。
【００６９】
このように、本実施の形態によれば、ＣＭＯＳセンサ１１内にカラム毎のＣＤＳ回路を設けず、画素１ａ、１ｂ等に接続された垂直信号線ｖｌには利得１のバッファアンプを配置し、画素１ａ、１ｂ等からの信号をできる限り前段で増幅してＳ／Ｎを確保すると共に、画素部の読み出し時に画素１ａ、１ｂ等からの光信号とリセット時の信号とを同フレームにて時分割で読み出しを行う。これにより動画でのＳ／Ｎが改善される。
【００７０】
また、本実施の形態によれば、ＣＭＯＳセンサ１１から読み出されたアナログ信号をＣＭＯＳセンサ１１の出力端に接続されたＡＤＣ１６でデジタル信号に変換し、リセット信号をフレームメモリ１７に蓄積し、次のフレームで画素からの光信号からフレームメモリ１７から読み出したリセット信号を減算することにより、ｋＴＣノイズを抑圧することができる。更に、本実施の形態によれば、読み出しを数フレーム行って、デジタル回路での減算等を行うことで画素部の蓄積ノイズＶｎ２を抑圧することができる。
【００７１】
このようにして、本実施の形態によれば、グローバルシャッタのＣＭＯＳセンサ１１を用いた場合でも、ノイズ抑圧を実現でき、またＦＨＤ等の動画にも使用可能な固体撮像装置を実現できる。また、本実施の形態によれば、画素内の蓄積部のＦＰＮ、例えば暗電流を抑圧する固体撮像装置も構成できる。ただしその場合はチップからの読み出し回数が増えるため、動画の１秒間あたりの枚数が減ることになる。
【００７２】
（第２の実施の形態）
図３は、本発明になる固体撮像装置の第２の実施の形態の回路系統図を示す。同図中、図１と同一構成部分には同一符号を付してある。本実施の形態の固体撮像装置２０は、本発明の固体撮像素子の一実施の形態のＣＭＯＳセンサ２１が、図１のＣＭＯＳセンサ１１と比較して、オペアンプ２２と抵抗Ｒ２及びＲ３とからなる利得１０のバッファアンプを設けた点に特徴がある。
【００７３】
画素部からの出力信号が例えば最大２００ｍＶとすると、バッファアンプ以降のノイズの影響を受け易い。また、ＡＤＣ１６が１２ビットデジタル信号を出力するものとすると２００ｍＶの１ビットは約５０μＶとなってノイズレベルと同様になる可能性がある。基本的なノイズ改善の考え方から、初段（つまり画素に近いところ）で利得を大きくした方がＳ／Ｎは良くなるので、画素の出力信号を受ける垂直信号線のバッファアンプで利得を大きくとるのがよい。単純に考えて、オペアンプ２２を含むバッファアンプで信号レベルを５倍に増幅すると、最大で信号は１Ｖとなり、１ビットは約２５０μＶ、１０倍に信号レベルを増幅すると、最大で信号は２Ｖとなり、１ビットは約５００μＶとなってここでのＳ／Ｎ改善は２０ｄＢとなる。
【００７４】
よって、本実施の形態の固体撮像装置２０では、図３に示すようにオペアンプ２２と抵抗Ｒ２及びＲ３とからなる利得１０のバッファアンプにより画素からの信号を増幅する回路構成としている。本実施の形態の基本的な動作は、図２のタイミングチャートに示した動作と同じになる。
【００７５】
（第３の実施の形態）
図４は、本発明になる固体撮像装置の第３の実施の形態の回路系統図を示す。同図において、本実施の形態の固体撮像装置３０は、本発明の固体撮像素子の一実施の形態であるＣＭＯＳセンサ３１と、各々異なる水平信号線ｈ１、ｈ２に接続された２つのＡＤ変換器（ＡＤＣ）３７及び３８と、フレームメモリ３９及び４０と、減算回路４２とを含む。なお、図４では図示を省略したが、固体撮像装置には、図７に示した垂直選択回路２、水平選択回路３も含まれる。たたし、本実施の形態では、図７に示したカラム毎のＣＤＳ回路４は有しない。
【００７６】
ＣＭＯＳセンサ３１は、同じ垂直信号線ｖｌに接続された画素１ａ、１ｂ等と、上記垂直信号線ｖｌに非反転入力端子が接続されたオペアンプ３２と、オペアンプ１２の出力端子と反転入力端子との間に接続された抵抗Ｒ４と、オペアンプ３２の反転入力端子と基準電圧の入力端子間に接続された抵抗Ｒ５と、非反転増幅を行う非反転増幅器３５及び３６と、オペアンプ３２の出力端子と非反転増幅器３５の非反転入力端子との間に接続された、スイッチＳＷ１２、コンデンサＣ７、バッファアンプ３３、スイッチＳＷ１４からなる第１の回路部と、オペアンプ３２の出力端子と非反転増幅器３６の非反転入力端子との間に接続された、スイッチＳＷ１３、コンデンサＣ８、バッファアンプ３４、スイッチＳＷ１５からなる第２の回路部とを有する。ＣＭＯＳセンサ３１は、グローバルシャッタ動作を行うものとする。なお、図４には１本の垂直信号線ｖｌに接続された２つの画素１ａ及び１ｂのみ図示されているが、ＣＭＯＳセンサ３１内には図４に示した回路部（非反転増幅器３５及び３６を除く）が、図示しない各垂直信号線毎に設けられている。
【００７７】
オペアンプ３２と抵抗Ｒ４及びＲ５は、利得２以上の所定の利得のバッファアンプを構成している。また、コンデンサＣ７、Ｃ８は一端が接地され、他端がスイッチＳＷ１２とバッファアンプ３３との接続点、スイッチＳＷ１３とバッファアンプ３４との接続点に接続されている。また、画素１ａ、１ｂは図７の画素１に相当し、例えば、一般的なＣＭＯＳセンサで用いられる図９に示した４トランジスタの構成である。ＣＭＯＳセンサ３１は、リセット信号（ノイズ）と光信号を別の水平信号線に読み出し、外部へ出力する構成とされている。
【００７８】
次に、本実施の形態の動作について、図５のタイミングチャートを併せ参照して説明する。まず、図４において、ＣＭＯＳセンサ３１はグローバルシャッタであるので、ＣＭＯＳセンサ３１内の画素１ａ及び１ｂ並びに図示しない全ての画素内の、図９に示したＭＯＳトランジスタＴｒ１のゲートに図５（Ａ）に示す電圧ＴＧが一斉に印加される。これにより、全画素の図９に示したフォトダイオードＰＤ１で同時に光電変換して得られた電荷が、ＭＯＳトランジスタＴｒ３を通してトランジスタＴｒ５のゲートに接続された各ＦＤに同時に転送される。これにより、各画素の出力端子Ｓoutには図５（Ｃ）に示すように光信号Ｖｓｏｕｔが出力される。
【００７９】
このとき、スイッチＳＷ１２及びＳＷ１３のうち、スイッチＳＷ１３が図５（Ｄ）にハイレベルで模式的に示すようにオンとされるため、上記の光信号は、オペアンプ３２及び抵抗Ｒ４及びＲ５からなるバッファアンプにより次式に示す電圧Ｖｃ１２に増幅された後、スイッチＳＷ１３を通してコンデンサＣ８に印加されて保持される。
【００８０】
Ｖｃ１２＝Ｖｓｏｕｔ×Ｒ５／（Ｒ４＋Ｒ５）            （１７）
ただし、（１７）式中、Ｒ４、Ｒ５は、抵抗Ｒ４、Ｒ５の抵抗値を示す。上記の電荷転送から次の電荷転送までの期間が１フレーム（１Ｖ）期間となる。この１Ｖ期間に信号の読み出しとフォトダイオードＰＤ１への露光とが並行して行われる。
【００８１】
続いて、図５（Ｂ）に示すリセット電圧ＲＳＴが、図９に示した画素内のトランジスタＴｒ４のゲートに印加される。画素１ａにリセット電圧ＲＳＴが印加された後、次のラインの画素１ｂにリセット電圧ＲＳＴが印加されるまでの期間が１水平走査（１Ｈ）期間である。上記のリセット電圧ＲＳＴが印加されることにより、各画素の出力端子Ｓoutには図５（Ｃ）に示すようにリセット信号が出力される。
【００８２】
このとき、スイッチＳＷ１２及びＳＷ１３のうち、スイッチＳＷ１２が図５（Ｅ）にハイレベルで模式的に示すようにオンとされるため、上記のリセット信号は、オペアンプ３２及び抵抗Ｒ４及びＲ５からなるバッファアンプにより増幅された後、スイッチＳＷ１２を通してコンデンサＣ７に印加されて保持される。
【００８３】
続いて、スイッチＳＷ１２及びＳＷ１３がそれぞれオフとされた状態において、スイッチＳＷ１４及びＳＷ１５がそれぞれ同時にオンとされる。これにより、コンデンサＣ７に保持されたリセット信号（ノイズ）が、図５（Ｇ）に左端の「Ｎ」で示すようにバッファアンプ３３、スイッチＳＷ１４及び非反転増幅器３５を通して第１の水平信号線ｈ１に出力されＡＤＣ３７に供給される。また、コンデンサＣ８に保持された光信号が、図５（Ｆ）に左端の「Ｓ」で示すようにバッファアンプ３４、スイッチＳＷ１５及び非反転増幅器３６を通して第２の水平信号線ｈ２に出力されＡＤＣ３８に供給される。
【００８４】
なお、図５（Ｆ）の左端から２番目の「Ｓ」は、画素１ａと同一行の画素１ａに隣接して配置された図示されていない隣接画素から出力された光信号が上記コンデンサＣ８と同様のコンデンサに保持された後、スイッチＳＷ１５と同様のスイッチと非反転増幅器３６とを通して水平信号線ｈ２に出力された信号を示す。同様に、図５（Ｇ）の左端から２番目の「Ｎ」は、上記隣接画素から出力されたリセット信号が上記コンデンサＣ７と同様のコンデンサに保持された後、スイッチＳＷ１４と同様のスイッチと非反転増幅器３５とを通して水平信号線ｈ１に出力された信号を示す。以下、同様にして、１Ｈ期間内で同一行（同一ライン）に配置された複数の画素から順次に光信号を保持した電圧とリセット信号を保持した電圧とが水平信号線ｈ２、ｈ１に同時に出力される。
【００８５】
ＡＤＣ３７は、入力されたリセット信号（ノイズ）をデジタル信号に変換して１フレーム毎にフレームメモリ３９とフレームメモリ４０に交互に書き込む。また、フレームメモリ３９とフレームメモリ４０は、書き込み動作を行っていない方が読み出し動作を行い、その読み出し信号を、スイッチ４１を通して減算回路４２に供給する。
【００８６】
一方、ＡＤＣ３８は、入力された光信号をデジタル信号に変換して減算回路４２に供給する。減算回路４２は、ＡＤＣ３８から供給された光信号データから、スイッチ４１により切り替えられたフレームメモリ３９又は４０から読み出された前フレームのリセット信号データを減算することにより、図５（Ｊ）に模式的に示すように、ｋＴＣノイズや画素部のＶｔｈばらつきを抑圧した信号を算出して次段の信号処理ブロックへ出力する。
【００８７】
この実施の形態では、リセット信号と光信号とを各々専用の水平信号線ｈ１、ｈ２を通して２系統のＡＤＣ３７、３８で別々に、かつ、並行してＡＤ変換しているため、図１や図３に示した固体撮像装置１０、２０のように１系統のＡＤＣ１６を備えた構成に比べて、ＡＤＣの変換スピードを遅くすることができる。よって、本実施の形態の固体撮像装置３０によれば、画素数が多いＦＨＤなどのＣＭＯＳセンサ３１でもアナログ信号の帯域を広くすることなく、精度良く出力光信号をＡＤＣできる。
【実施例１】
【００８８】
図６は、本発明になる固体撮像素子の実施例１の具体的回路図を示す。図６は、本実施例の固体撮像素子であるＣＭＯＳセンサ５０内の、ある１本の垂直信号線５２に接続された回路部のみを示している。他の垂直信号線にも同様の回路（非反転増幅器３５、３６、定電流源５３，５４を除く）が接続されている。垂直信号線５２に接続された画素５１ａ及び５１ｂは、図８に示したリング状ゲート電極を有するトランジスタＴｒ２を備えた構成の画素を想定しているが、図９に示した一般的なＣＭＯＳセンサの画素構成であってもよい。本実施例のＣＭＯＳセンサ５０は、図４に示した２系統の非反転増幅器３５、３６を有するＣＭＯＳセンサ３１の実施例である。
【００８９】
垂直信号線５２には、互いにドレイン同士、ソース同士が接続されたＰチャンネルＭＯＳトランジスタＴＲ７とＮチャンネルＭＯＳトランジスタＴＲ８とからなるスイッチを介して、ＮチャンネルＭＯＳトランジスタＴＲ９及びＴＲ１０からなる定電流源が接続されている。トランジスタＴＲ９及びＴＲ１０の各ゲートには、それぞれバイアス電圧ＩＣ１、ＩＣ２が印加されている。上記のトランジスタＴＲ７及びＴＲ８からなるスイッチは、画素５１ａ、５１ｂ等から信号を読み出す場合のみ、ゲート信号Ｓ２０Ｂがローレベル、ゲート信号Ｓ２１がハイレベルとされてオンとされることにより、上記の定電流源が垂直信号線５２に接続されて、垂直信号線５２に接続された各画素内のソースフォロワに定電流を流すようにされている。
【００９０】
ＰチャンネルＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３、ＴＲ１４、ＴＲ１５、ＴＲ１６、及びＴＲ１７と、ＮチャンネルＭＯＳトランジスタＴＲ１８、ＴＲ１９、ＴＲ２０、及びＴＲ２１は、図４に示したオペアンプ３２を構成している。トランジスタＴＲ１２はゲートが垂直信号線５２に接続され、ドレインがトランジスタＴＲ１１のソースに接続され、ソースがトランジスタＴＲ２１のドレインとトランジスタＴＲ１９のソースとに接続されている。トランジスタＴＲ１１、ＴＲ１４及びＴＲ１５のドレインには電源ＶＤＤが印加され、トランジスタＴＲ１１のゲートにはバイアス電圧ＳＩＣが印加されている。また、トランジスタＴＲ１８及びＴＲ１９のゲートにはバイアス電圧Ｂ１が、トランジスタＴＲ２０及びＴＲ２１のゲートにはバイアス電圧Ｂ２が印加されている。
【００９１】
抵抗Ｒ６及びＲ７と、このオペアンプ３２により、利得２以上のバッファアンプが構成されている。抵抗Ｒ６、Ｒ７は、図４の抵抗Ｒ５、Ｒ４に相当する。オペアンプ３２の出力端子となるトランジスタＴＲ１７及びＴＲ１９の各ソース接続点は、ＮチャンネルＭＯＳトランジスタＴＲ２２のドレインと、ＮチャンネルＭＯＳトランジスタＴＲ２５の各ドレインに接続されている。
【００９２】
トランジスタＴＲ２２のソースは、コンデンサＣ１３とＮチャンネルＭＯＳトランジスタＴＲ２３のゲートにそれぞれ接続されている。コンデンサＣ１３は図４のコンデンサＣ７に相当し、トランジスタＴＲ２２は図４のスイッチＳＷ１２に相当する。また、トランジスタＴＲ２５のソースは、コンデンサＣ１４とＮチャンネルＭＯＳトランジスタＴＲ２６のゲートにそれぞれ接続されている。コンデンサＣ１４は図４のコンデンサＣ８に相当し、トランジスタＴＲ２６は図４のスイッチＳＷ１３に相当する。トランジスタＴＲ２２、ＴＲ２３はゲート電圧Ｓ２２、Ｓ２３がハイレベルのときにオンとなる。トランジスタＴＲ２３、ＴＲ２６は、ソースフォロワ構成のバッファアンプであり、そのソースはスイッチを構成するＮチャンネルＭＯＳトランジスタＴＲ２４、ＴＲ２７の各ドレインに接続されている。トランジスタＴＲ２４、ＴＲ２７は図４のスイッチＳＷ１４、ＳＷ１５に相当する。
【００９３】
かかる構成のＣＭＯＳセンサ５０では、画素５１ａ、５１ｂからの光信号又はリセット信号が、抵抗Ｒ６及びＲ７とオペアンプ３２とからなるバッファアンプで増幅された後、トランジスタＴＲ２２及びＴＲ２５の各ＳＷでそれぞれコンデンサＣ１３、Ｃ１４に電圧として保持される。
【００９４】
次に、コンデンサＣ１３、Ｃ１４に保持された電圧は、ソースフォロワ構成のトランジスタＴＲ２３と電流源５３、ソースフォロワ構成のトランジスタＴＲ２６と電流源５４を用いてスイッチングトランジスタであるトランジスタＴＲ２４、トランジスタＴＲ２７を別々に通して２本の水平信号線へ別々に出力される。この出力信号はカラム毎に水平駆動回路で時分割するようにスイッチングされ、バッファアンプ３５、３６を通してリセット信号出力端子Ｒｏｕｔ、光信号出力端子Ｓｏｕｔを介して外部へ出力される。よって、このＣＭＯＳセンサ５０の動作は図４のＣＭＯＳセンサ３１の動作と同じになる。
【００９５】
このような構成の回路をＣＭＯＳセンサ５０内に作り、ＣＭＯＳセンサ５０の外部の回路を図４のように構成することで、ＦＨＤ等の高速動画でも使用できるグローバルシャッタを用いた低ノイズの固体撮像装置を実現することができる。
【符号の説明】
【００９６】
１ａ、１ｂ、５１ａ、５１ｂ  画素
２  垂直選択回路
３  水平選択回路
１０、２０、３０  固体撮像装置
１１、２１、３１、５０  ＣＭＯＳセンサ
１２、２２、３２  オペアンプ
１３、１４、３３、３４  バッファアンプ
１５、３５、３６  非反転増幅器
１６、３７、３８  ＡＤ変換器（ＡＤＣ）
１７、１８、３９、４０  フレームメモリ
１９、４２  減算回路
４１、ＳＷ８、ＳＷ９、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５  スイッチ
５２、Ｖｌ  垂直信号線
５３、５４  電流源
Ｃ５、Ｃ８、Ｃ１４  光信号保持用コンデンサ
Ｃ６、Ｃ７、Ｃ１３  リセット信号保持用コンデンサ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ６、Ｒ７  抵抗  
ｈ、ｈ１、ｈ２  水平信号線
ＴＲ７、ＴＲ１１〜ＴＲ１７  ＰチャンネルＭＯＳトランジスタ
ＴＲ８〜ＴＲ１０、ＴＲ１８〜ＴＲ２７  ＮチャンネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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