(57)【要約】【課題】利得最大時か利得最小時かに関わらず出力インピーダンス及び入力インピーダンスを一定とする。【解決手段】増幅回路１及びバイパス回路２と共に、増幅回路１の出力インピーダンスを補正する出力インピーダンス補整回路３と入力インピーダンス補整回路４が設けられており、第１及び第２の制御端子８，９に逆論理の電圧を印加することで、電界効果型トランジスタ３１，４１がオフの際、ゲート・ドレイン間、及び、、ゲート・ソース間のそれぞれの電位差を大として遮断効果を確実とし、利得最大時か利得最小時かに関わらず出力インピーダンス及び入力インピーダンスを一定に保持可能に構成されたものとなっている。【選択図】図１
2010109710.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の出力インピーダンスを補正する出力インピーダンス補正回路が前記増幅回路の出力段に接続されて設けられ、
前記出力インピーダンス補正回路は、前記増幅回路の出力段とグランドとの間に、第１の出力補正用コンデンサと、電界効果型トランジスタと、第２の出力補正用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタのゲートは、ゲート抵抗素子を介して第１の制御端子に接続される一方、前記電界効果型トランジスタのドレインは、ドレイン抵抗素子を介して、前記電界効果型トランジスタのソースは、ソース抵抗素子を介して、共に第２の制御端子に接続され、
前記第１及び第２の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とすることを特徴とする利得可変型増幅器。
【請求項２】
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の入力インピーダンスを補正する入力インピーダンス補正回路が前記増幅回路の入力段に接続されて設けられ、
前記入力インピーダンス補正回路は、前記増幅回路の入力段とグランドとの間に、第１の入力補正用コンデンサと、電界効果型トランジスタと、第２の入力補正用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタは、そのドレインがドレイン抵抗素子を介して、ソースがソース抵抗素子を介して、共に第１の制御端子に接続される一方、ゲートはゲート抵抗素子を介して第２の制御端子に接続され、
前記第１及び第２の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とすることを特徴とする利得可変型増幅器。
【請求項３】
前記出力インピーダンス補正回路は、第１の出力補正用コンデンサ、電界効果型トランジスタ、第２の出力補正用コンデンサ、及び、第１のインピーダンス素子が順に接続されて構成されてなり、
利得最大時に前記電界効果型トランジスタを遮断状態とし、利得最小時に前記電界効果型トランジスタを導通状態とすることを特徴とする請求項１記載の利得可変型増幅器。
【請求項４】
前記入力インピーダンス補正回路は、第１の入力補正用コンデンサ、電界効果型トランジスタ、第２の入力補正用コンデンサ、及び、第１のインピーダンス素子が順に接続されて構成されてなり、
利得最大時に前記電界効果型トランジスタを遮断状態とし、利得最小時に前記電界効果型トランジスタを導通状態とすることを特徴とする請求項２記載の利得可変型増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信機器をはじめ各種無線通信機器に用いられる利得可変型増幅器に係り、特に、高周波信号の入出力特性の向上、大量生産時の良品率の向上等を図ったものに関する。
【背景技術】
【０００２】
従来から、移動体通信機器等において用いられる増幅器においては、強電界の入力信号が増幅されて、信号歪みを生ずることを防ぐために、利得可変型増幅器が採用される場合がある。
かかる利得可変型増幅器にあっては、入力インピーダンス、出力インピーダンスを利得可変時に一定に保つ目的で、入出力インピーダンスを補整する回路を備える構成が既に公知となっている（例えば、特許文献１等参照）。
【０００３】
図１２には、かかる従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この利得可変型増幅器は、増幅回路３０１と、その入力段側に設けられた入力インピーダンス補正回路３０４と、増幅回路３０１の出力段側に設けられた出力インピーダンス補正回路３０３とを具備してなるものである。
増幅回路３０１は、切替端子３１０に印加される電圧を調整することで、利得制御可能に構成されたものとなっている。
【０００４】
入力インピーダンス補正回路３０４は、増幅回路３０１を構成する電界効果型トランジスタ３０２のゲートとアースとの間に、コンデンサ３４３と電界効果型トランジスタ３４１が直列接続されると共に、コンデンサ３４３と電界効果型トランジスタ３４１の相互の接続点であるドレインとアースとの間に抵抗素子３４４が設けられて構成されたものとなっている。
そして、電界効果型トランジスタ３４１は、制御端子３０８を介してゲートに制御電圧が印加されるようになっており、その電圧の調整により導通、非導通が制御され、増幅回路３１０の利得制御時における入力インピーダンスを一定とできるように構成されたものとなっている。
【０００５】
一方、出力インピーダンス補正回路３０３は、増幅回路３０１を構成する電界効果型トランジスタ３０２のドレインとアースとの間に、コンデンサ３３３と電界効果型トランジスタ３３１が直列接続されると共に、コンデンサ３３３と電界効果型トランジスタ３３１の相互の接続点であるドレインとアースとの間に抵抗素子３３４が設けられて構成されたものとなっている。
そして、電界効果型トランジスタ３３１は、制御端子３０８を介してゲートに制御電圧が印加されるようになっており、その電圧の調整により導通、非導通が制御され、増幅回路３１０の利得制御時における出力インピーダンスを一定とできるように構成されたものとなっている。
【０００６】
かかる構成例において、電界効果型トランジスタ３３１，３４１は、ゲートとソースが短絡された際に、ドレインとソース間が導通する、いわゆるディプレッション型が用いられたものとなっている。
これに対して、増幅回路３０１の性能向上のため、電界効果型トランジスタ３３１，３４１に、ゲートとソースが短絡された際にドレインとソース間の導通が遮断される、いわゆるエンハンスメント型が用いられる構成が採られる場合もある。
【０００７】
また、上述のような構成の他、強電界の入力信号により増幅回路で増幅された信号が歪むのを防ぐために、利得可変することで広ダイナミックレンジ化するか、また、無線システムの制御性という観点から、高周波信号が増幅回路を迂回することで利得可変させるバイパス回路を設けた構成が必要とされる場合もある。
【０００８】
図１３には、上述のようなバイパス回路を設けた利得可変型増幅器の従来構成例が示されており、以下、同図を参照しつつ説明する。
この利得可変型増幅器は、増幅回路４０１と、その入力段側に設けられた入力インピーダンス補正回路４０４と、増幅回路４０１の出力段側に設けられた出力インピーダンス補正回路４０３と、バイパス回路４０２とを具備してなるものである。
増幅回路４０１は、電界効果型トランジスタ４０９を中心にして構成され、ゲートバイアス切替端子４１０に印加される切替電圧に応じて、その動作、非動作の切り替えが可能に構成されたものとなっている。
【０００９】
入力インピーダンス補正回路４０４は、信号入力端子４０６とグランドとの間に、コンデンサ４４３と電界効果型トランジスタ４４１が直列接続され、制御端子４０８に印加される電圧によって、電界効果型トランジスタ４４１の導通、非導通が制御されるよう構成され、利得最大時と利得最小時における入力インピーダンスを一定に保持できるようになっている。
一方、出力インピーダンス補正回路４０３は、増幅回路４０１を構成する電界効果型トランジスタ４０９のドレインとグランドとの間に、コンデンサ４３３と電界効果型トランジスタ４３１が直列接続され、制御端子４０８に印加される電圧によって、電界効果型トランジスタ４３１の導通、非導通が制御されるよう構成され、利得最大時と利得最小時における出力インピーダンスを一定に保持できるようになっている。
【００１０】
バイパス回路４０２は、コンデンサ４１３，４１４を介して増幅回路４０１の電界効果型トランジスタ４０９のゲートとドレイン間で直列接続されるよう設けられた電界効果型トランジスタ４１５を主たる構成要素として、強電界の信号入力時に増幅回路４０１における増幅歪みの発生を防ぐために、入力信号を出力側へバイパスするよう構成されてなるものである。
電界効果型トランジスタ４１５のドレインとソースには、第１のバイパス回路切替端子４１１からの切替電圧が印加されると共に、ゲートには、第１のバイパス回路切替端子４１２からの切替電圧が印加されるようになっている。
【００１１】
そして、切替端子４１０、４１１、４１２における印加電圧の調整により、利得最大時に、増幅回路４０１を動作状態として信号増幅を可能とすると共に、バイパス回路４０２を非動作状態とする一方、利得最小時には、増幅回路４０１を非動作状態とすると共に、バイパス回路４０２を動作状態として、入力信号を信号出力端子４０５へバイパスできるようになっている。
【００１２】
ところで、近年、携帯電話や無線ＬＡＮ等のいわゆる移動体通信機の需要が急速に高まっており、通信機本体のみならず通信機に使用する各部品の低コスト化が要求されている。かかる部品の低コスト化の要求に応える１つの手段として、大量生産における良品率を向上させることが求められる。かかる良品率の向上は、生産性の向上、環境負荷の低減の観点からも所望されるものである。
ところが、大量生産された半導体素子の性能は、個体毎の生産ばらつきがあり、その生産ばらつきが大きいと良品率の低下を招くこととなる。
したがって、上述のような利得可変型増幅器にあっても、半導体素子の生産ばらつきによる影響を受け難い回路構成を採ることが必要とされる、
【００１３】
一方、半導体集積回路の特性を決定する要因の１つとして、一般的に電界効果型トランジスタのしきい値電圧が知られている。このしきい値電圧は、電界効果型トランジスタのドレイン・ソース間の導通を遮断する際のゲート電圧を表すものである。大量生産時の電界効果型トランジスタにおける製造ロットやウェハ間のしきい値電圧の生産ばらつきは、半導体集積回路全体の特性の生産ばらつきにつながり、良品率の低下を招く。換言すれば、良品率を向上させるには、回路全体の特性が上述したしきい値電圧の生産ばらつきに影響され難い回路を構成することが必要とされる。
【特許文献１】特開平４−３６１４１２号公報（第４−５頁、図１−図５）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、先の従来回路にあっては、次述するような問題がある。
例えば、図１３に示された従来回路にあっては、出力インピーダンス補正回路４０３を構成する電界効果型トランジスタ４３１及び入力インピーダンス補正回路４０４を構成する電界効果型トランジスタ４４１は、半導体素子として半導体集積回路内に形成されることから、当然ながら大量生産時における電界効果型トランジスタのしきい値電圧のばらつきを伴うこととなる。
【００１５】
電界効果型トランジスタ４３１，４４１は、利得最小時に、制御端子４０８に所定の制御電圧が印加されることで共に導通状態とされ、コンデンサ４４３，４３３の一端が、共にグランドに接続されるようになっている。
その結果、信号出力端子４０５のインピーダンスは、主にバイパス回路４０２の出力インピーダンスとコンデンサ４３３のインピーダンスとの合成インピーダンスとなる。
【００１６】
また、信号入力端子４０６のインピーダンスは、主にバイパス回路４０２の入力インピーダンスとコンデンサ４４３のインピーダンスとの合成インピーダンスとなる。
このように、利得最小時には、バイパス回路４０２の出力インピーダンス及び入力インピーダンスが、出力インピーダンス補正回路４０３、入力インピーダンス補正回路４０４によって補整され、そのため、通過特性が最大となるように構成されたものとなっている。
【００１７】
一方、利得最大時には、電界効果型トランジスタ４３１，４４１は、制御端子４０８がグランドに接続され、共に非導通状態とされ、出力インピーダンス補正回路４０３及び入力インピーダンス補正回路４０４が、信号出力端子４０５及び信号入力端子４０６のインピーダンスに影響しないように構成されたものとなっている。
【００１８】
ところが、電界効果型トランジスタ４３１，４４１のしきい値電圧がある一定値より小さい場合、制御端子４０８をグランドに接続しても、ドレイン・ソース間の導通が完全に遮断されない状態となる。
かかる状態にあっては、利得最大時に、出力インピーダンス補正回路４０３及び入力インピーダンス補正回路４０４が信号出力端子４０５及び信号入力端子４０６のインピーダンスに影響を及ぼし、利得最大時における利得可変型増幅器の通過特性の劣化を発生させることとなる。
【００１９】
図１４には、電界効果型トランジスタ４３１のしきい値電圧の標準値からの変化量に対する利得最大時における高周波信号の通過特性の一例が示されているが、同図によれば、利得最大時における高周波信号の通過特性が劣化するしきい値電圧は、標準値よりも０.３Ｖ以下の範囲であることがわかる。
なお、図１４において、横軸は電界効果型トランジスタのしきい値電圧の変化量を、縦軸は利得最大時の通過利得を、それぞれ表している。
そして、従来回路においては、電界効果型トランジスタ４３１及び電界効果型トランジスタ４４１のしきい値電圧の生産ばらつきにより、しきい値電圧がある一定値より小さい値となると通過特性の劣化を招くことがわかる。
このように従来回路においては、通過特性の劣化を招くこととなるしきい値電圧の標準値からの変化量は大凡０.３Ｖと小さく、しきい値電圧の個体差に対して十分な幅が無いことから大量生産において良品率を低下させ、そのため低コストを実現できないという問題がある。
【００２０】
本発明は、上記実状に鑑みてなされたもので、利得最大時か利得最小時かに関わらず出力インピーダンス及び入力インピーダンスを一定とし、大量生産における電界効果型トランジスタのしきい値電圧のばらつきによる高周波信号の通過特性の劣化を確実に緩和し、しかも、良品率の高い利得可変型増幅器を提供するものである。
【課題を解決するための手段】
【００２１】
上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の出力インピーダンスを補正する出力インピーダンス補正回路が前記増幅回路の出力段に接続されて設けられ、
前記出力インピーダンス補正回路は、前記増幅回路の出力段とグランドとの間に、第１の出力補正用コンデンサと、電界効果型トランジスタと、第２の出力補正用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタのゲートは、ゲート抵抗素子を介して第１の制御端子に接続される一方、前記電界効果型トランジスタのドレインは、ドレイン抵抗素子を介して、前記電界効果型トランジスタのソースは、ソース抵抗素子を介して、共に第２の制御端子に接続され、
前記第１及び第２の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とするものである。
また、上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の入力インピーダンスを補正する入力インピーダンス補正回路が前記増幅回路の入力段に接続されて設けられ、
前記入力インピーダンス補正回路は、前記増幅回路の入力段とグランドとの間に、第１の入力補整用コンデンサと、電界効果型トランジスタと、第２の入力補整用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタは、そのドレインがドレイン抵抗素子を介して、ソースがソース抵抗素子を介して、共に第１の制御端子に接続される一方、ゲートはゲート抵抗素子を介して第２の制御端子に接続され、
前記第１及び第２の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とするものである。
【発明の効果】
【００２２】
本発明によれば、入力インピーダンス補正回路、出力インピーダンス補正回路を構成するそれぞれの電界効果型トランジスタのゲートへの印加電圧と、ドレイン及びソースへの印加電圧を、逆論理で印加する構成としたので、利得最大時及び利得最小時の出力インピーダンス及び入力インピーダンスを一定とすることができると共に、大量生産時における電界効果型トランジスタのしきい値電圧のばらつきによる高周波信号の通過特性の劣化を大幅に緩和でき、大量生産時の良品率の向上及び生産性の向上に寄与し、さらには、コスト低減、環境負荷低減の実現が可能となるという効果を奏するものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図１乃至図１１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第１の構成例について、図１を参照しつつ説明する。
本発明の実施の形態の第１の構成例における利得可変型増幅器は、増幅回路１と、バイパス回路２と、出力インピーダンス補正回路３と、入力インピーダンス補正回路４とを具備して構成されたものとなっている。
【００２４】
増幅回路１は、増幅用電界効果型トランジスタ（以下「電界効果型トランジスタ」を「ＦＥＴ」と称する）１５を中心に構成されてなるものである。
増幅用ＦＥＴ１５のゲートは、入力側ＤＣカットコンデンサ１６を介して信号入力端子６に、ドレインは出力側ＤＣカットコンデンサ１４を介して信号出力端子５に、それぞれ接続される一方、ソースはグランドに接続されたものとなっている。
また、増幅用ＦＥＴ１５のゲートは、ゲート抵抗素子１７を介してゲートバイアス切替端子１０に接続されており、増幅用ＦＥＴ１５は、その印加電圧に応じて動作状態と非動作状態に択一的に設定されるようになっている。
なお、増幅用ＦＥＴ１５のドレインは、インダクタンス素子１３を介して電圧供給端子７に接続されており、外部から電源電圧が印加可能となっている。
【００２５】
バイパス回路２は、バイパス用ＦＥＴ１８を中心に構成されており、強電界の入力信号時に、信号入力端子６へ入力された信号を、増幅用ＦＥＴ１５のドレイン側へバイパスするよう構成されたものとなっている。
具体的には、バイパス用ＦＥＴ１８のドレイン（又はソース）は、ＤＣカットコンデンサ１９を介して信号入力端子６に接続される一方、ソース（又はドレイン）は、ＤＣカットコンデンサ２０を介して増幅回路１を構成する増幅用ＦＥＴ１５のドレインに接続されている。
【００２６】
また、バイパス用ＦＥＴ１８のドレイン（又はソース）は、ドレインバイアス抵抗素子２１を介して、ソース（又はドレイン）は、ソースバイアス抵抗素子２２を介して、共に第１のバイパス回路切替端子１１に接続されたものとなっている。
さらにバイパス用ＦＥＴ１８のゲートは、ゲート抵抗素子２３を介して第２のバイパス回路切替端子１２に接続されている。
ここで、ゲートバイアス切替端子１０、第１及び第２のバイパス回路切替端子１１、１２に印加される電圧は、利得最大時に増幅回路１が信号増幅動作を行う一方、バイパス回路２が信号を遮断するよう設定されるものとなっている。これに対して、利得最小時には、切替端子１０、１１、１２に印加される電圧は、増幅回路１を非動作状態とする一方、バイパス回路２により入力信号が通過せしめられるように設定されるものとなっている。
【００２７】
出力インピーダンス補正回路３は、増幅回路１の出力段と信号出力端子５との間に設けられ、出力補整用ＦＥＴ３１とコンデンサ３３，３４を主たる構成要素として、後述するようにして利得最大時か利得最小時かに関わらず出力インピーダンスを一定とするよう構成されたものとなっている。
出力補整用ＦＥＴ３１は、そのドレインにコンデンサ（第１の出力補整用コンデンサ）３３の一端が、ソースにコンデンサ（第２の出力補整用コンデンサ）３４の一端がそれぞれ接続されると共に、コンデンサ３３の他端が増幅用ＦＥＴ１５のドレインに、コンデンサ３４の他端がグランドに、それぞれ接続されており、増幅用ＦＥＴ１５のドレインとグランドとの間に、コンデンサ３３、出力補整用ＦＥＴ３１及びコンデンサ３４が直列接続されるよう設けられたものとなっている。
【００２８】
また、出力補整用ＦＥＴ３１のドレインは、ドレイン抵抗素子３５を介して、ソースは、ソース抵抗素子３６を介して、共に第２の制御端子９に接続される一方、ゲートは、ゲート抵抗素子３２を介して第１の制御端子８に接続されたものとなっている。
【００２９】
入力インピーダンス補正回路４は、増幅回路１の入力段と信号入力端子６との間に設けられ、入力補整用ＦＥＴ４１とコンデンサ４３，４４を主たる構成要素として、後述するようにして利得最大時か利得最小時かに関わらず入力インピーダンスを一定とするよう構成されたものとなっている。
入力補整用ＦＥＴ４１は、そのドレインにコンデンサ（第１の入力補整用コンデンサ）４３の一端が、ソースにコンデンサ（第２の入力補整用コンデンサ）４４の一端がそれぞれ接続されると共に、コンデンサ４３の他端が信号入力端子６に、コンデンサ４４の他端がグランドに、それぞれ接続されており、信号入力端子６とグランドとの間に、コンデンサ４３、入力補整用ＦＥＴ４１及びコンデンサ４４が直列接続されて設けられたものとなっている。
また、入力補整用ＦＥＴ４１のゲートは、ゲート抵抗素子４２を介して第１の制御端子８に接続されている。
【００３０】
次に、上記構成における利得可変型増幅器動作について、主に出力インピーダンス補正回路３及び入力インピーダンス補正回路４の作用、機能等を中心にして図１を参照しつつ説明する。
まず、この第１の構成例における利得可変型増幅器において、ゲートバイアス切替端子１０、第１及び第２のバイパス回路切替端子１１，１２の印加電圧は、利得最大時に増幅回路１が信号増幅動作を行う一方、バイパス回路２が信号を遮断するよう設定されるものとなっている。これに対して、利得最小時には、切替端子１０、１１、１２に印加される電圧は、利増幅回路１を非動作状態とする一方、バイパス回路２により入力信号が通過せしめられるように設定されるものとなっている。
【００３１】
一方、第１及び第２の制御端子８，９に印加される電圧は、互いに逆論理の電圧に設定されており、利得制御時における入出力インピーダンスが一定となるように動作制御されるものとなっている。
すなわち、利得最大時、換言すれば、増幅回路１が動作状態とされ、バイパス回路２が非動作状態とされる場合には、出力補整用ＦＥＴ３１及び入力補整用ＦＥＴ４１が共に動作状態とされるよう、第１及び第２の制御端子８，９に適宜な電圧が、それぞれ印加される。
【００３２】
その結果、信号出力端子５とグランドとの間には、出力補整用ＦＥＴ３１を介してコンデンサ３３，３４が直列接続されたと等価な状態とされることとなる。
一方、信号入力端子６とグランドとの間には、入力補整用ＦＥＴ４１を介してコンデンサ４３，４４が直列接続されたと等価な状態とされることとなる。
【００３３】
また、利得最小時には、上述とは逆に、出力補整用ＦＥＴ３１及び入力補整用ＦＥＴ４１が共に非導通状態、すなわち、換言すれば、出力インピーダンス補正回路３及び入力インピーダンス補正回路４が共に非動作状態とされることとなる。
その結果、入力インピーダンス補正回路４は、増幅回路１の入力インピーダンスに何ら影響を与えることは無く、同様に、出力インピーダンス補正回路３は、増幅回路１の出力インピーダンスに何ら影響を与えることはない。
【００３４】
次に、図６及び図７を参照しつつ出力インピーダンス補正回路３及び入力インピーダンス補正回路４の作用、機能についてより具体的に説明する。
図６は、図１に示された第１の構成例における信号出力端子５の利得最大時及び利得最小時のインピーダンスを示すスミスチャートであり、図７は、図１に示された構成例における出力インピーダンス補正回路３が無い状態における信号出力端子５の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【００３５】
出力インピーダンス補正回路３は、利得最大時に、主に並列接続コンデンサに準じたインピーダンスを有するため、出力インピーダンス補正回路３が無い場合の利得最大時のインピーダンスを示す図７に対して、第１の構成例にあっては、図６に示されたように、利得最大時のインピーダンスは、並列コンデンサを接続した分に相当する変化を示すこととなる。
一方、利得最小時のインピーダンスは、出力インピーダンス補正回路３が遮断状態とされるため、増幅回路１の出力インピーダンスに影響を及ぼすことは無く、したがって、図６及び図７において、利得最小時のインピーダンスに変化は無いことが確認できる。
【００３６】
そして、出力インピーダンス補正回路３を構成するコンデンサ３３，３４の容量を適切に設定することで、利得最大時のインピーダンスを、利得最小時のインピーダンスに近づけることが可能となる。
このように、本発明の実施の形態における利得可変型増幅器によれば、利得可変の状態に関わらず、信号出力端子５のインピーダンスが略一定に保持されるため、信号出力端子５に外部整合回路を接続した場合、利得可変の状態に関わらず定在波比ＶＳＷＲが略一定に保たれることとなる。
【００３７】
図８及び図９には、信号入力端子６のインピーダンスを表すスミスチャートが示されており、以下、同図について説明する。
図８は、図１に示された第１の構成例における信号入力端子６の利得最大時及び利得最小時のインピーダンスを示すスミスチャートであり、図９は、図１に示された構成例における入力インピーダンス補正回路４が無い状態における信号入力端子６の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【００３８】
入力インピーダンス補正回路４は、利得最大時に、主に並列接続コンデンサに準じたインピーダンスを有するため、入力インピーダンス補正回路４が無い場合の利得最大時のインピーダンスを示す図９に対して、第１の構成例にあっては、図８に示されたように、利得最大時のインピーダンスは、並列コンデンサを接続した分に相当する変化を示すこととなる。
一方、利得最小時のインピーダンスは、入力インピーダンス補正回路４が遮断状態とされるため、増幅回路１の入力インピーダンスに影響を及ぼすことは無く、したがって、図８及び図９において、利得最小時のインピーダンスに変化は無いことが確認できる。
【００３９】
そして、入力インピーダンス補正回路４を構成するコンデンサ４３，４４の容量を適切に設定することで、利得最大時のインピーダンスを、利得最小時のインピーダンスに近づけることが可能となる。
このように、本発明の実施の形態における利得可変型増幅器によれば、利得可変の状態に関わらず、信号入力端子６のインピーダンスが略一定に保持されるため、信号入力端子６に外部整合回路を接続した場合、利得可変の状態に関わらず定在波比ＶＳＷＲが略一定に保たれることとなる。
【００４０】
ここで、上述した第１の構成例における利得可変型増幅器と、図１３に示された従来回路との相違点について説明する。
この第１の構成例における利得可変型増幅器が、図１３に示された従来回路と相違する点は、出力インピーダンス補正回路３と入力インピーダンス補正回路４におけるそれぞれの構成の仕方にある。すなわち、具体的には、第１の構成例における利得可変型増幅器においては、従来回路には無いコンデンサ３４，４４、抵抗素子３５，３６，４５，４６が設けられると共に、互いに逆論理の電圧が印加される第１及び第２の制御端子８，９が設けられた点が図１３に示された従来回路と相違する点である。
【００４１】
また、図１３に示された従来回路にあっては、出力インピーダンス補正回路４０３及び入力インピーダンス補正回路４０４は、利得最小時に、それぞれの電界効果型トランジスタ４３１，４４１が導通状態とされ、並列接続抵抗に準じたインピーダンスを呈するように構成されたものとなっている。
これに対して、第１の構成例における利得可変型増幅器にあって、出力インピーダンス補正回路３及び入力インピーダンス補正回路４は、利得最大時に、それぞれのＦＥＴ３１，４１が導通状態とされ、並列接続抵抗に準じたインピーダンスを呈するように構成されたものとなっている。
【００４２】
このような第１の構成例における利得可変型増幅器と従来回路（図１３参照）の回路動作上の相違は、出力インピーダンス補正回路３及び入力インピーダンス補正回路４を構成しているＦＥＴ３１，４１のドレイン、ソースに生ずる電圧の違いにある。
具体的に、出力インピーダンス補正回路を例に採り説明すれば、まず、従来回路（図１３参照）における出力インピーダンス補正回路４０３を構成するＦＥＴ４３１のドレイン及びソースの電圧は、利得最大時、利得最小時に関わらず一定である。
【００４３】
これに対して、第１の構成例における利得可変型増幅器にあっては、出力インピーダンス補正回路３を構成するＦＥＴ３１のドレイン及びソースは、ゲート電圧と逆論理の電圧が印加されるため、ドレイン・ソース間の導通が遮断された状態、いわゆるオフ状態の際に、ゲートとドレイン及びソースとの間に、大きな電位差が生じ、ドレイン・ソース間の遮断が従来に比してより確実となる。
【００４４】
このように、第１の構成例における利得可変型増幅器にあっては、ＦＥＴのしきい値電圧の生産ばらつきが、増幅回路の通過特性へ与える影響を少なくできるものであり、これについて、図４及び図１４を参照しつつ説明する。
最初に、図４は、第１の構成例における利得可変型増幅器におけるＦＥＴ３１のしきい値電圧の標準値からの変化量に対する利得最小時における高周波信号の通過特性を、図１４は、図１３に示された従来回路におけるＦＥＴ４３１のしきい値電圧の標準値からの変化量に対する利得最小時における高周波信号の通過特性を、それぞれ表すもので、横軸はＦＥＴのしきい値電圧の変化量を、縦軸は利得最小時の通過利得を、ぞれぞれ示している。
【００４５】
図４によれば、第１の構成例においては、高周波信号の通過特性が劣化するＦＥＴのしきい値電圧は、標準値よりも１.１Ｖ低下した点以下となることが確認できる。
これに対して、図１４によれば、従来回路にあっては、高周波信号の通過特性が劣化するＦＥＴのしきい値電圧は、標準値よりも０.３Ｖ低下した点以下となることが確認でき、このことから、第１の構成例は、明らかにしきい値電圧のばらつきに対する許容範囲が拡大されていることが確認できる。
【００４６】
このように、出力インピーダンス補正回路３を構成するＦＥＴ３１、入力インピーダンス補正回路４を構成するＦＥＴ４１のしきい値電圧のばらつきの許容範囲が広がることで、大量生産時におけるしきい値電圧の生産ばらつきによる増幅回路１の通過特性へ対する影響を極力小さくなり、大量生産時の良品率が向上することとなる。
【００４７】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
最初に、先の第１の構成例における信号入力端子６のインピーダンスは、バイパス回路２を構成するコンデンサの容量が小さいなどの構成の如何によって、利得最小時のインピーダンスが、利得最大時のインピーダンスに比して高くなる場合がある。
第２の構成例は、上述のような第１の構成例における不都合を改善する観点から、入力インピーダンス補正回路４Ａの構成が次述するように構成された点が、第１の構成例と異なるが、他の回路構成については、基本的に図１に示された第１の構成例における回路構成と同一である。
【００４８】
以下、入力インピーダンス補正回路４Ａの構成について、具体的に説明すれば、まず、コンデンサ４３、ＦＥＴ４１及びコンデンサ４４が直列接続される点は、図１に示された構成例と同一であるが、コンデンサ４４が抵抗素子４７を介してグランドに接続される構成とされている点が、図１に示された構成例と異なっている。
また、ドレイン抵抗素子４５及びソース抵抗素子４６の各々の一端が、第２の制御端子９に接続される一方、ゲート抵抗素子４２の一端が、第１の制御端子８に接続されている点が、図１に示された構成例と異なるものとなっている。
【００４９】
かかる構成により、入力インピーダンス補正回路４Ａは、先の図１における入力インピーダンス補正回路４とは逆に、利得最大時に遮断状態となる一方、利得最小時に導通状態となる。
そして、抵抗素子４７を設けたことにより、信号入力端子６からみた入力インピーダンス補正回路４Ａが導通状態のインピーダンスは、主に並列接続抵抗に準じたインピーダンスとなる。
【００５０】
かかる入力インピーダンス補正回路４Ａの作用等について、図１０及び図１１を参照しつつ説明する。
図１０は、図２に示された第２の構成例における信号入力端子６の利得最大時及び利得最小時のインピーダンスを示すスミスチャートであり、図１１は、図２に示された構成例における入力インピーダンス補正回路４Ａが無い状態における信号入力端子６の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
入力インピーダンス補正回路４Ａは、利得最小時に主に並列接続抵抗に準じたインピーダンスを有するため、利得最小時のインピーダンスは、入力インピーダンス補正回路４Ａが無い場合のインピーダンスに比べて、並列抵抗を接続した分だけ変化することとなる（図１０及び図１１参照）。
【００５１】
一方、利得最大時には、入力インピーダンス補正回路４Ａが遮断状態となるため、信号入力端子６におけるインピーダンスに影響を与えることはなく、そのため、入力インピーダンス補正回路４Ａの有無に関わらずインピーダンスの変化は無いことが確認できる（図１０及び図１１参照）。
そして、入力インピーダンス補正回路４Ａを構成する抵抗素子４７の抵抗値を適切に設定することで、利得最大時のインピーダンスを利得最小時のインピーダンスに近づけることが可能となる。
このような動作により、利得可変の状態に関わらず、信号入力端子６のインピーダンスが略一定に保持されるため、信号入力端子６に外部整合回路を接続した場合、利得可変の状態に関わらず定在波比ＶＳＷＲが略一定に保たれることとなる。
【００５２】
かかる第２の構成例においても、第１の構成例同様にＦＥＴのしきい値電圧の生産ばらつきが、増幅回路の通過特性へ与える影響を少なくできるものであり、これについて、図５を参照しつつ説明する。
図５は、第２の構成例における利得可変型増幅器におけるＦＥＴ４１のしきい値電圧の標準値からの変化量と利得最大時における高周波信号の通過特性を示すもので、同図によれば、高周波信号の通過特性が劣化するしきい値電圧は、標準値よりも１.５Ｖ低下した点以下となることが確認でき、第１の構成例と比べて遜色のないしきい値電圧のばらつきに対する許容範囲が実現できるものとなっている。
なお、第２の構成において、入力インピーダンス補正回路の代わりに、出力インピーダンス補正回路を上記構成とすることも可能である。即ち、抵抗素子４７をなくし、コンデンサ３４が別の抵抗素子を介してグランドに接続される構成とすることも可能である。
【００５３】
図３には、第３の構成例が示されており、以下、同図を参照しつつこの第３の構成例について説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下異なる点を中心に説明する。
まず、先に説明した第１及び第２の構成例は、いずれも出力インピーダンス補正回路と入力インピーダンス補正回路を具備した構成のものであるが、バイパス回路２を構成する容量等を調整することで、出力インピーダンス補正回路か入力インピーダンス補正回路のいずれか一方を備えることで利得可変によるインピーダンスの変化を抑制するようにすることも可能である。
【００５４】
第３の構成例は、このような観点から構成されたものである。
すなわち、この第３の構成例における利得可変型増幅器は、増幅回路１と、バイパス回路２と、出力インピーダンス補正回路３とを具備して構成されたものとなっている。
かかる構成において、切替端子１０、１１、１２の印加電圧、並びに、第１及び第２の制御端子８，９の印加電圧は、図１に示された第１の構成例と基本的に同一であり、したがって、回路動作も基本的に同一である。
【００５５】
この第３の構成例は、特に、バイパス回路２のコンデンサ１９，２０の容量を適宜設定すると共に、出力インピーダンス補正回路３を用いることで、利得可変時における出力インピーダンスの変動を防ぐようにしたものである。
かかる第３の構成例においても、第１及び第２の構成例同様にＦＥＴのしきい値電圧の生産ばらつきが増幅回路の通過特性へ与える影響を小さくすることができる。
【００５６】
なお、本発明は、上述した各々の構成例に限定される必要はなく、例えば、入力及び出力インピーダンス補正回路の構成は、コンデンサや抵抗素子に限定されるものではなく、例えば、コンデンサと抵抗素子の直列接続に加えて、抵抗素子とインダクタンス素子で構成されたインピーダンス素子を直列接続する構成としても良い。
さらに、入力及び出力インピーダンス補正回路を構成するＦＥＴは、いわゆるエンハンスメント型に限定される必要はなく、いわゆるディプレッション型としても良い。
またさらに、ＦＥＴに代えて、バイポーラトランジスタを用いる構成としても良い。
さらに、ＦＥＴ又はバイポーラトランジスタの遮断時における遮断効果の向上のため、ＦＥＴ又はバイポーラトランジスタを複数縦続接続した構成としても好適である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態における利得可変型増幅器の第１の構成例を示す回路図である。
【図２】本発明の実施の形態における利得可変型増幅器の第２の構成例を示す回路図である。
【図３】本発明の実施の形態における利得可変型増幅器の第３の構成例を示す回路図である。
【図４】本発明の実施の形態における第１の構成例の利得可変型増幅器を構成する電界効果型トランジスタのしきい値電圧の標準値からの変化量に対する利得最小時における高周波信号の通過特性例を示す特性線図である。
【図５】本発明の実施の形態における第２の構成例の利得可変型増幅器を構成する電界効果型トランジスタのしきい値電圧の標準値からの変化量に対する利得最小時における高周波信号の通過特性例を示す特性線図である。
【図６】図１に示された第１の構成例における信号出力端子の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【図７】図１に示された構成例における出力インピーダンス補正回路が無い状態における信号出力端子の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【図８】図１に示された第１の構成例における信号入力端子の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【図９】図１に示された構成例における入力インピーダンス補正回路が無い状態における信号入力端子の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【図１０】図２に示された第２の構成例における信号入力端子の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【図１１】図２に示された構成例における入力インピーダンス補正回路が無い状態における信号入力端子の得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
【図１２】利得可変型増幅器の従来の構成例を示す回路図である。
【図１３】利得可変型増幅器の従来の他の構成例を示す回路図である。
【図１４】図１３に示された従来回路の出力インピーダンス補正回路を構成する電界効果型トランジスタのしきい値電圧の標準値からの変化量に対する利得最大時における高周波信号の通過特性の一例を示す特性線図である。
【符号の説明】
【００５８】
１…増幅回路
２…バイパス回路
３…出力インピーダンス補正回路
４…入力インピーダンス補正回路
５…信号出力端子
６…信号入力端子
８…第１の制御端子
９…第２の制御端子
１０…ゲートバイアス切替端子
１１…第１のバイパス回路切替端子
１２…第２のバイパス回路切替端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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