(57)【要約】【課題】磁気記憶素子の機能低下を抑制することのできる磁気記憶装置およびその製造方法を提供する。【解決手段】磁気記憶装置は、磁化状態に基づいたデータを保持可能な磁気記憶素子ＭＭと、発生する磁界により磁気記憶素子の磁化状態を変化させることが可能なディジット線ＤＬおよびビット線ＢＬとを備えている。磁気記憶素子ＭＭは、ディジット線ＤＬとビット線ＢＬとの交差部分において、ディジット線ＤＬの上であってビット線ＢＬの下に配置されている。ディジット線ＤＬはこの交差部分において幅ＷＤＬを有しており、かつビット線ＢＬはこの交差部分において幅ＷＢＬを有している。幅ＷＤＬは磁気記憶素子ＭＭの幅ＷＭＭ１よりも大きく、かつ幅ＷＢＬは磁気記憶素子ＭＭの幅ＷＭＭ２よりも小さい。【選択図】図１
2010232475.tif 000002
【特許請求の範囲】
【請求項１】
磁化状態に基づいたデータを保持可能な磁気記憶素子と、
発生する磁界により前記磁化状態を変化させることが可能な第１および第２の導体とを備え、
前記磁気記憶素子は、第１の方向に延在する前記第１の導体と第２の方向に延在する前記第２の導体との交差部分において、前記第１の導体の上であって前記第２の導体の下に配置され、
前記第１の導体は前記交差部分において、平面的に見て前記第１の方向に対して垂直な方向に第１の幅を有し、かつ前記第２の導体は前記交差部分において、平面的に見て前記第２の方向に対して垂直な方向に第２の幅を有し、
前記磁気記憶素子は平面的に見て前記第１の方向に対して垂直な方向に第３の幅を有し、かつ平面的に見て前記第２の方向に対して垂直な方向に第４の幅を有し、
前記第１の幅は前記第３の幅よりも大きく、かつ前記第２の幅は前記第４の幅よりも小さい、磁気記憶装置。
【請求項２】
磁化状態に基づいたデータを保持可能な磁気記憶素子と、
発生する磁界により前記磁化状態を変化させることが可能な第１および第２の導体とを備え、
前記磁気記憶素子は、第１の方向に延在する前記第１の導体と第２の方向に延在する前記第２の導体との交差部分において、前記第１の導体の上であって前記第２の導体の下に配置され、
前記磁気記憶素子は、磁化の向きが固着された磁化固定層と磁化の向きが可変の磁化自由層との間に設けられた中間層を有し、
前記第１の導体の上面から前記中間層の下面までの距離は、前記中間層の上面から前記第２の導体の下面までの距離よりも小さい、磁気記憶装置。
【請求項３】
前記第１の導体は前記交差部分において、平面的に見て前記第１の方向に対して垂直な方向に第１の幅を有し、かつ前記第２の導体は前記交差部分において、平面的に見て前記第２の方向に対して垂直な方向に第２の幅を有し、
前記磁気記憶素子は平面的に見て前記第１の方向に対して垂直な方向に第３の幅を有し、かつ平面的に見て前記第２の方向に対して垂直な方向に第４の幅を有し、
前記第１の幅は前記第３の幅よりも大きく、かつ前記第２の幅は前記第４の幅よりも小さい、請求項２に記載の磁気記憶装置。
【請求項４】
前記第１および前記第２の導体のうち少なくともいずれか一方は、導体本体と、前記導体本体に電流を流した際に前記電流から発生する磁界を前記磁気記憶素子に向かって増大させるためのクラッド層とを含む、請求項１〜３のいずれかに記載の磁気記憶装置。
【請求項５】
磁化状態に基づいたデータを保持可能な磁気記憶素子を形成する工程と、
発生する磁界により前記磁化状態を変化させることが可能な第１および第２の導体を形成する工程とを備え、
前記磁気記憶素子は、第１の方向に延在する前記第１の導体と第２の方向に延在する前記第２の導体との交差部分において、前記第１の導体の上であって前記第２の導体の下に配置され、
前記第１の導体は前記交差部分において、平面的に見て前記第１の方向に対して垂直な方向に第１の幅を有し、かつ前記第２の導体は前記交差部分において、平面的に見て前記第２の方向に対して垂直な方向に第２の幅を有し、
前記磁気記憶素子は平面的に見て前記第１の方向に対して垂直な方向に第３の幅を有し、かつ平面的に見て前記第２の方向に対して垂直な方向に第４の幅を有し、
前記第１の幅は前記第３の幅よりも大きく、かつ前記第２の幅は前記第４の幅よりも小さい、磁気記憶装置の製造方法。
【請求項６】
磁化状態に基づいたデータを保持可能な磁気記憶素子を形成する工程と、
発生する磁界により前記磁化状態を変化させることが可能な第１および第２の導体を形成する工程とを備え、
前記磁気記憶素子は、第１の方向に延在する前記第１の導体と第２の方向に延在する前記第２の導体との交差部分において、前記第１の導体の上であって前記第２の導体の下に配置され、
前記磁気記憶素子を形成する工程は、磁化の向きが固定された固定層と磁化の向きが可変の磁化自由層との間に中間層を設ける工程を含み、
前記第１の導体の上面から前記中間層の下面までの距離は、前記中間層の上面から前記第２の導体の下面までの距離よりも小さい、磁気記憶装置の製造方法。
【請求項７】
前記第１の導体は前記交差部分において、平面的に見て前記第１の方向に対して垂直な方向に第１の幅を有し、かつ前記第２の導体は前記交差部分において、平面的に見て前記第２の方向に対して垂直な方向に第２の幅を有し、
前記磁気記憶素子は平面的に見て前記第１の方向に対して垂直な方向に第３の幅を有し、かつ平面的に見て前記第２の方向に対して垂直な方向に第４の幅を有し、
前記第１の幅は前記第３の幅よりも大きく、かつ前記第２の幅は前記第４の幅よりも小さい、請求項６に記載の磁気記憶装置の製造方法。
【請求項８】
前記第１の導体を形成する工程または前記第２の導体を形成する工程は、導体本体を形成する工程と、前記導体本体に電流を流した際に前記導体本体から発生する磁界を前記磁気記憶素子に向かって増大させるためのクラッド層を形成する工程とを含む、請求項５〜７のいずれかに記載の磁気記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、より特定的には、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）を含む磁気記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭは、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特長を有している。代表的なＭＲＡＭは、書き込み導体であるビット線およびワード線と、磁気抵抗効果素子のメモリセルとを含んでいる。
【０００３】
従来のＭＲＡＭにおける書き込み導体のレイアウト構造は、たとえば特開２００２−１１８２３９号公報（特許文献１）に開示されている。特許文献１の書き込み導体のレイアウト構造は、第１の幅を有する第１の導体と、第２の幅を有する第２の導体と、データ記憶層とを含んでいる。第１の導体と第２の導体とは互いに直交しており、データ記憶層は第１の導体および第２の導体の交点において、第１の導体上であって第２の導体の下に配置されている。データ記憶層は第１の層幅と第２の層幅とを有している。第１の導体の第１の幅はデータ記憶層の第１の層幅よりも小さくなっており、第２の導体の第２の幅はデータ記憶層の第２の層幅よりも小さくなっている。データ記憶層に書き込みを行なう際には、第１の導体および第２の導体に電流を流し、それにより生成される磁界によってデータ記憶層の磁化方向を変化させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１１８２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＭＲＡＭにおいては、磁気記憶素子の機能が低いという問題があった。たとえば特許文献１の構造においては、第１の導体の形状に起因して第１の導体の上層に凹凸が形成され、この凹凸が磁気記憶素子（データ記憶層）の平坦性に悪影響を及ぼし、磁気記憶素子の機能が低下していた。また、第２の導体の形成前に磁気記憶素子の上層を平坦化する際に、磁気記憶素子まで削られることがあり、磁気記憶素子の機能が低下していた。
【０００６】
従って、本発明の目的は、磁気記憶素子の機能低下を抑制することのできる磁気記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例における磁気記憶装置は、磁化状態に基づいたデータを保持可能な磁気記憶素子と、発生する磁界により磁化状態を変化させることが可能な第１および第２の導体とを備えている。磁気記憶素子は、第１の方向に延在する第１の導体と第２の方向に延在する第２の導体との交差部分において、第１の導体の上であって第２の導体の下に配置されている。第１の導体は交差部分において、平面的に見て第１の方向に対して垂直な方向に第１の幅を有しており、かつ第２の導体は交差部分において、平面的に見て第２の方向に対して垂直な方向に第２の幅を有している。磁気記憶素子は平面的に見て第１の方向に対して垂直な方向に第３の幅を有しており、かつ平面的に見て第２の方向に対して垂直な方向に第４の幅を有している。第１の幅は第３の幅よりも大きく、かつ第２の幅は第４の幅よりも小さい。
【０００８】
また、本発明の他の実施例における磁気記憶装置は、磁化状態に基づいたデータを保持可能な磁気記憶素子と、発生する磁界により磁化状態を変化させることが可能な第１および第２の導体とを備えている。磁気記憶素子は、第１の方向に延在する第１の導体と第２の方向に延在する第２の導体との交差部分において、第１の導体の上であって第２の導体の下に配置されている。磁気記憶素子は、磁化の向きが固着された磁化固定層と磁化の向きが可変の磁化自由層との間に設けられた中間層を有している。第１の導体の上面から中間層の下面までの距離は、中間層の上面から第２の導体の下面までの距離よりも小さい。
【０００９】
本発明の一実施例における磁気記憶装置の製造方法は、以下の工程を備えている。磁化状態に基づいたデータを保持可能な磁気記憶素子を形成する。発生する磁界により磁化状態を変化させることが可能な第１および第２の導体を形成する。磁気記憶素子は、第１の方向に延在する第１の導体と第２の方向に延在する第２の導体との交差部分において、第１の導体の上であって第２の導体の下に配置される。第１の導体は交差部分において、平面的に見て第１の方向に対して垂直な方向に第１の幅を有しており、かつ第２の導体は交差部分において、平面的に見て第２の方向に対して垂直な方向に第２の幅を有している。磁気記憶素子は平面的に見て第１の方向に対して垂直な方向に第３の幅を有しており、かつ平面的に見て第２の方向に対して垂直な方向に第４の幅を有している。第１の幅は第３の幅よりも大きく、かつ第２の幅は第４の幅よりも小さい。
【００１０】
本発明の他の実施例における磁気記憶装置の製造方法は、以下の工程を備えている。磁化状態に基づいたデータを保持可能な磁気記憶素子を形成する。発生する磁界により磁化状態を変化させることが可能な第１および第２の導体を形成する。磁気記憶素子は、第１の方向に延在する第１の導体と第２の方向に延在する第２の導体との交差部分において、第１の導体の上であって第２の導体の下に配置される。磁気記憶素子を形成する工程は、磁化の向きが固定された固定層と磁化の向きが可変の磁化自由層との間に中間層を設ける工程を含んでいる。第１の導体の上面から中間層の下面までの距離は、中間層の上面から第２の導体の下面までの距離よりも小さい。
【発明の効果】
【００１１】
本発明の一実施例および他の実施例における磁気記憶装置およびその製造方法によれば、磁気記憶素子の機能低下を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態における磁気記憶装置のレイアウト構成を示す概略平面図である。
【図２】本発明の一実施の形態における磁気記憶装置のメモリセルの構成を示す概略断面図であり、図１のＩＩ−ＩＩ線に沿った断面図である。
【図３】図２における磁気記憶素子付近の拡大断面図である。
【図４】図３のＩＶ−ＩＶ線に沿った断面図である。
【図５】本発明の一実施の形態における磁気記憶装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の一実施の形態における磁気記憶装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の一実施の形態における磁気記憶装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の一実施の形態における磁気記憶装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の一実施の形態における磁気記憶装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の一実施の形態における磁気記憶装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の一実施の形態における磁気記憶装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の一実施の形態における磁気記憶装置の製造方法の第８工程を示す概略断面図である。
【図１３】本発明の一実施の形態における磁気記憶装置の製造方法の第９工程を示す概略断面図である。
【図１４】本発明の一実施の形態における磁気記憶装置の製造方法の第１０工程を示す概略断面図である。
【図１５】本発明の一実施の形態における磁気記憶装置の製造方法の第１１工程を示す概略断面図である。
【図１６】本発明の一実施の形態における磁気記憶装置の製造方法の第１２工程を示す概略断面図である。
【図１７】本発明の一実施の形態における磁気記憶装置の製造方法の第１３工程を示す概略断面図である。
【図１８】本発明の一実施の形態における磁気記憶装置の製造方法の第１４工程を示す概略断面図である。
【図１９】本発明の比較例として、ディジット線の幅が磁気記憶素子の幅以下である場合の一の問題点を説明するための概略断面図である。
【図２０】本発明の比較例として、ディジット線の幅が磁気記憶素子の幅以下である場合の他の問題点を説明するための概略断面図である。
【図２１】本発明の比較例として、ビット線の幅が磁気記憶素子の幅以上である場合の磁気記憶装置のレイアウト構成を示す概略平面図である。
【図２２】図１７におけるディジット線、磁気記憶素子ユニット、およびビット線の位置関係を模式的に示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施の形態について、図面に基づいて説明する。なお、本実施の形態において、「下」という文言は半導体基板側を意味しており、「上」という文言は半導体基板の反対側（ビット線側）を意味している。
【００１４】
始めに、本実施の形態における磁気記憶装置の平面レイアウトについて、図１を用いて説明する。図１は、本発明の一実施の形態における磁気記憶装置のレイアウト構成を示す概略平面図である。図１を参照して、本実施の形態における磁気記憶装置は、複数のディジット線ＤＬ（第１の導体）と、複数のビット線ＢＬ（第２の導体）と、複数の磁気記憶素子ＭＭとを備えている。複数のディジット線ＤＬの各々は、図中横方向（第１の方向）に延在しており、複数のビット線ＢＬの各々は、図中縦方向（第２の方向）に延在している。ディジット線ＤＬとビット線ＢＬとはたとえば直交しており、ディジット線ＤＬとビット線ＢＬとの各交差部分には、たとえば平面的に見て楕円形状を有する磁気記憶素子ＭＭが配置されている。磁気記憶素子ＭＭの各々は、磁化状態に基づいたデータを保持可能である。複数のディジット線ＤＬおよび複数のビット線ＢＬの各々は、発生する磁界により磁気記憶素子ＭＭの磁化状態を変化させることが可能である。
【００１５】
次に、本実施の形態における磁気記憶装置のメモリセルの構成について、図２〜図４を用いて説明する。
【００１６】
図２は、本発明の一実施の形態における磁気記憶装置のメモリセルの構成を示す概略断面図であり、図１のＩＩ−ＩＩ線に沿った断面図である。図３は図２における磁気記憶素子付近の拡大断面図であり、図４は図３のＩＶ−ＩＶ線に沿った断面図である。
【００１７】
特に図２を参照して、半導体基板１１におけるメモリセル領域では、素子分離絶縁膜１２によって区切られた素子形成領域の表面（半導体基板１１の表面）に素子選択用トランジスタＴｒが形成されている。素子選択用トランジスタＴｒは、ドレイン領域Ｄと、ソース領域Ｓと、ゲート電極本体Ｇとを主に有している。ドレイン領域Ｄおよびソース領域Ｓは、互いに所定の距離を開けて半導体基板１１の表面に形成されている。ドレイン領域Ｄおよびソース領域Ｓは、互いに所定導電型の不純物領域から形成されている。ゲート電極本体Ｇは、ドレイン領域Ｄおよびソース領域Ｓに挟まれる領域上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極本体Ｇの側壁は、サイドウォール状の側壁絶縁膜ＳＩによって覆われている。
【００１８】
素子選択用トランジスタＴｒを覆うように層間絶縁膜１３および１４が形成されている。層間絶縁膜１３および１４には層間絶縁膜１４の上面からドレイン領域Ｄおよびソース領域Ｓの各々に達する孔が設けられている。これらの孔内には導電層１５が形成されている。層間絶縁膜１４上には、層間絶縁膜１６および１７が形成されている。層間絶縁膜１６および１７には層間絶縁膜１７の上面から導電層１５の各々に達する孔が形成されている。これらの孔内のうち図中左側の孔内には導電層１８が形成されており、図中右側の孔内にはソース線ＳＬが形成されている。これにより、ソース線ＳＬはソース領域Ｓと電気的に接続されている。
【００１９】
導電層１８およびソース線ＳＬを覆うように、層間絶縁膜１７上に層間絶縁膜１９および２０が形成されている。層間絶縁膜１９および２０には層間絶縁膜２０の上面から導電層１８に達する孔が設けられている。この孔内には導電層２１が形成されている。導電層２１を覆うように、層間絶縁膜２０上に層間絶縁膜２２および２３が形成されている。層間絶縁膜２２および２３には層間絶縁膜２３の上面から導電層２１に達する孔が設けられている。この孔内には導電層２４が形成されている。
【００２０】
導電層２４を覆うように、層間絶縁膜２３上に層間絶縁膜２５および２６が形成されている。層間絶縁膜２５および２６には層間絶縁膜２６の上面から導電層２４に達する孔２６ａが設けられている。この孔２６ａ内には導電層２７が形成されている。また、層間絶縁膜２６の上部には所定の深さを有する溝２６ｂが形成されている。この溝２６ｂ内にはディジット線ＤＬが形成されている。導電層２７およびディジット線ＤＬの各々は、導電層２８（クラッド層）と、導電層２９（導体本体）とを有している。導電層２８は、孔２６ａおよび溝２６ｂの各々における底面および側面に形成されており、導電層２９は導電層２８上であって孔２６ａおよび溝２６ｂの各々の内部に形成されている。導電層２８は、たとえばＮｉＦｅ合金（パーマロイ）などの磁性体よりなっており、導電層２９を流れる電流から発生する磁界の外部への漏洩を抑制する機能を有している。このような機能を有する導電層２８を、導電層２９の周囲における導電層２９よりも磁気記憶素子ＭＭ側にある部分以外に形成することにより、ディジット線ＤＬの導電層２９に電流を流した際に、この電流から磁気記憶素子ＭＭの方向（図中上方向）に発生する磁界を増大させることができる。なお、導電層２８は溝２６ｂの一部（たとえば側面または底面）にのみ形成されていてもよい。また、導電層２８は形成されていなくてもよい。
【００２１】
導電層２７およびディジット線ＤＬを覆うように、層間絶縁膜２６上に層間絶縁膜３０が形成されている。層間絶縁膜３０にはその上面から導電層２７に達する孔が設けられている。この孔内には導電層３１が形成されている。
【００２２】
特に図３および図４を参照して、層間絶縁膜３０上には電極層３６が形成されており、電極層３６上には磁気記憶素子ＭＭが形成されている。磁気記憶素子ＭＭは、たとえばトンネル磁気抵抗（ＴＭＲ）素子であり、磁化の向きが固着された磁化固定層ＰＬと、磁化の向きが可変の磁化自由層ＦＬと、磁化固定層ＰＬと磁化自由層ＦＬとの間に設けられたトンネル絶縁膜ＩＬ（中間層）とを有している。磁化固定層ＰＬは電極層３６上に形成されており、トンネル絶縁膜ＩＬは磁化固定層ＰＬの一部上に形成されており、磁化自由層ＦＬはトンネル絶縁膜ＩＬ上に形成されている。磁化固定層ＰＬは電極層３６、導電層２７、導電層２４、導電層２１、導電層１８、および導電層１５を介してドレイン領域Ｄと電気的に接続されている。なお、磁化固定層ＰＬの代わりに磁化自由層ＦＬが電極層３６上に形成され、かつ磁化自由層ＦＬの代わりに磁化固定層ＰＬがトンネル絶縁膜ＩＬ上に形成されてもよい。
【００２３】
磁気記憶素子ＭＭ上には電極層３８が形成されている。磁化固定層ＰＬ上におけるトンネル絶縁膜ＩＬ、磁化自由層ＦＬ、および電極層３８が形成されていない領域には、絶縁膜３７が形成されている。層間絶縁膜３０および絶縁膜３７上には、磁気記憶素子ＭＭを覆うように層間絶縁膜３５が形成されている。層間絶縁膜３５にはその上面から電極層３８に達する孔が設けられており、この孔内には導電層３９が形成されている。
【００２４】
特に図４を参照して、導電層３９を覆うように、層間絶縁膜３５上に層間絶縁膜４０が形成されている。層間絶縁膜４０にはその上面から導電層３９に達する孔４０ａが設けられている。孔４０ａ内にはビット線ＢＬが形成されている。ビット線ＢＬは、導電層４１（クラッド層）と、導電層４２（導体本体）とを有している。導電層４１は、孔４０ａの側面に形成されており、導電層４２は、導電層４１に接触するように孔４０ａの内部に形成されている。導電層４１は、たとえばＮｉＦｅ合金（パーマロイ）などの磁性体よりなっている。導電層４１は、導電層２９と同様に、導電層４２を流れる電流から発生する磁界の外部への漏洩を抑制する機能を有している。これにより、ビット線ＢＬの導電層４２に電流を流した際に、この電流から磁気記憶素子ＭＭの方向（図中下方向）に発生する磁界を増大させることができる。なお、導電層４１は、導電層４２の周囲における導電層４２よりも磁気記憶素子ＭＭ側にある部分以外に形成されていればよい。また、導電層４１は形成されていなくてもよい。
【００２５】
図１〜図４を参照して、磁気記憶素子ＭＭはディジット線ＤＬの上であってビット線ＢＬの下に配置されている。ディジット線ＤＬはビット線ＢＬとの交差部分において、平面的に見て延在方向に対して垂直な方向（図中縦方向）に幅ＷＤＬ（第１の幅）を有している。ビット線ＢＬはディジット線ＤＬとの交差部分において、平面的に見て延在方向に対して垂直な方向（図１中横方向）に幅ＷＢＬ（第２の幅）を有している。磁気記憶素子ＭＭは、平面的に見てディジット線の延在方向に対して垂直な方向（図１中縦方向）に幅ＷＭＭ１（第３の幅）を有しており、かつ平面的に見てビット線ＢＬの延在方向に対して垂直な方向（図１中横方向）に幅ＷＭＭ２（第４の幅）を有している。幅ＷＤＬは幅ＷＭＭ１よりも大きく、かつ幅ＷＢＬは幅ＷＭＭ２よりも小さい。
【００２６】
また、特に図３および図４を参照して、ディジット線ＤＬの上面からトンネル絶縁膜ＩＬの下面までの距離ＤＤＬは、トンネル絶縁膜ＩＬの上面からビット線ＢＬの下面までの距離ＤＢＬよりも小さい。
【００２７】
次に、本実施の形態の磁気記憶装置におけるメモリセルの動作について説明する。
図２を参照して、読み出しの際には、特定のメモリセルの磁気記憶素子ＭＭに所定の電流を流し、磁化の向きによる抵抗値の違いを検知する。まず、特定のメモリセルの素子選択用トランジスタＴｒがＯＮ状態とされて、所定のセンス信号がビット線ＢＬから特定の磁気記憶素子ＭＭを経て、電極層３６、導電層３１、導電層２７、導電層２４、導電層２１、導電層１８、導電層１５、素子選択用トランジスタＴｒ、および導電層１５を介してソース線ＳＬに伝わる。
【００２８】
このとき、磁気記憶素子ＭＭにおける磁化固定層ＰＬと磁化自由層ＦＬとの磁化の向きが同じ向き（平行）の場合では抵抗値が相対的に低く、磁化固定層ＰＬと磁化自由層ＦＬとの磁化の向きが互いに反対向き（反平行）の場合では抵抗値が相対的に高くなる。その結果、磁化固定層ＰＬと磁化自由層ＦＬとの各磁化方向が平行の場合にはトンネル電流が大きくなり、磁化固定層ＰＬと磁化自由層ＦＬとの各磁化方向が反平行の場合にはトンネル電流が小さくなる。
【００２９】
これにより、磁気記憶素子ＭＭの磁化の向きが平行の場合では、ソース線ＳＬに流れるセンス信号の強度は所定の参照メモリセルの信号強度より大きくなる。一方、磁気記憶素子ＭＭの磁化の向きが反平行の場合では、センス信号の強度は所定の参照メモリセルの信号強度より小さくなる。こうして、センス信号の強度が所定の参照メモリセルの信号強度よりも大きいか小さいかによって、特定のメモリセルに書き込まれた情報が「０」であるか「１」であるかが判定される。
【００３０】
書き込み（書き換え）の際には、ビット線ＢＬおよびディジット線ＤＬに所定の電流を流し、磁気記憶素子ＭＭを磁化（磁化反転）する。まず、選択されたビット線ＢＬとディジット線ＤＬとの各々に所定の電流を流すことによってビット線ＢＬとディジット線ＤＬのまわりにはそれぞれ電流の流れの方向に対応した磁界が生じる。選択されたビット線ＢＬとディジット線ＤＬとが交差する領域に位置する磁気記憶素子ＭＭには、ビット線ＢＬを流れる電流によって生じた磁界とディジット線ＤＬを流れる電流によって生じた磁界との合成磁界が作用する。
【００３１】
このとき、その合成磁界によって、磁気記憶素子ＭＭの磁化自由層ＦＬが磁化固定層ＰＬの磁化の方向と同じ向きに磁化される態様と、磁化自由層ＦＬが磁化固定層ＰＬの磁化の方向とは反対の向きに磁化される態様とがある。こうして、磁化固定層ＰＬと磁化自由層ＦＬとの磁化の向きが同じ向き（平行）の場合と互いに反対向き（反平行）の場合とが実現されて、この磁化の向きが「０」または「１」に対応する情報として記録される。
【００３２】
次に、本実施の形態における磁気記憶装置の製造方法の一例について説明する。
図５〜図１８は、本発明の一実施の形態における磁気記憶装置の製造方法を工程順に示す概略断面図である。図５を参照して、半導体基板１１の主表面における所定の領域に素子分離絶縁膜１２を形成することによって、メモリセル領域が形成される。次に、そのメモリセル領域に位置する半導体基板１１の表面にゲート絶縁膜ＧＩを介してゲート電極本体Ｇが形成される。そのゲート電極本体Ｇなどをマスクとして半導体基板１１の表面に所定導電型の不純物を導入することにより、不純物領域からなるドレイン領域Ｄおよびソース領域Ｓが形成される。次に、ゲート電極本体Ｇを覆うように半導体基板１１上に絶縁層を形成し、この絶縁層をエッチバックすることにより、ゲート電極本体Ｇの側部に側壁絶縁膜ＳＩが形成される。こうして、メモリセル領域における半導体基板１１の表面に素子選択用トランジスタＴｒが形成される。
【００３３】
図６を参照して、素子選択用トランジスタＴｒを覆うように、たとえばＣＶＤ（Chemical  Vapor  Deposition）法により層間絶縁膜１３および１４が形成される。層間絶縁膜１３および１４に対して所定の写真製版およびエッチングを施すことによって、半導体基板１１の表面を露出する孔１４ａ、１４ｂが形成される。孔１４ａ、１４ｂを充填するように層間絶縁膜１４上に導電層が形成される。その導電層に対してＣＭＰ（Chemical  Mechanical  Polishing）処理を施すことによって、層間絶縁膜１３の上面上に位置する導電層の部分が除去される。その結果、孔１４ａ、１４ｂ内の各々に導電層１５が形成される。
【００３４】
図７を参照して、２つの導電層１５を覆うように、たとえばＣＶＤ法により層間絶縁膜１４上に層間絶縁膜１６および１７が形成される。層間絶縁膜１６および１７に所定の写真製版およびエッチングを施すことによって、２つの導電層１５に達する孔１７ａ、１７ｂが形成される。孔１７ａ、１７ｂ内にたとえばメッキ法を用いて銅よりなる導電層１８およびソース線ＳＬが形成される。
【００３５】
図８を参照して、導電層１８およびソース線ＳＬを覆うように、たとえばＣＶＤ法により層間絶縁膜１７上にさらに層間絶縁膜１９および２０が形成される。層間絶縁膜１９および２０に所定の写真製版およびエッチングを施すことによって、導電層１８に達する孔２０ａが形成される。孔２０ａ内にたとえばメッキ法を用いて銅よりなる導電層２１が形成される。
【００３６】
図９を参照して、導電層２１を覆うように、たとえばＣＶＤ法により層間絶縁膜２０上に層間絶縁膜２２および２３が形成される。層間絶縁膜２２および２３に所定の写真製版およびエッチングを施すことによって、導電層２１に達する孔２３ａが形成される。孔２３ａ内にたとえばメッキ法を用いて銅よりなる導電層２４が形成される。
【００３７】
図１０を参照して、導電層２４を覆うように、たとえばＣＶＤ法により層間絶縁膜２３上に層間絶縁膜２５および２６が形成される。
【００３８】
図１１を参照して、層間絶縁膜２５および２６に所定の写真製版およびエッチングを施すことによって、導電層２４に達する孔２６ａが形成される。また、層間絶縁膜２６の上部に所定の深さを有する溝２６ｂが形成される。溝２６ｂの形成の際には、溝２６ｂはディジット線ＤＬの幅ＷＤＬ（図３）に対応する幅とされる。次に、たとえばスパッタ法を用いて、孔２６ａおよび溝２６ｂの各々の側面上および底面上と、層間絶縁膜２６上とに導電層２８（クラッド層）が形成される。この導電層２８上にたとえばメッキ法を用いて導電層２９（導体本体）が形成される。
【００３９】
図１２を参照して、導電層２８および２９に平坦化処理（たとえばＣＭＰ処理）を施すことによって、層間絶縁膜２６の上面上に位置する導電層２８および２９の部分が除去される。その結果、孔２６ａ内に導電層２７が形成され、溝２６ｂ内にディジット線ＤＬ（第１の導体）が形成される。
【００４０】
図１３を参照して、導電層２７およびディジット線ＤＬを覆うように、たとえばＣＶＤ法により層間絶縁膜２６上に層間絶縁膜３０が形成される。層間絶縁膜３０に所定の写真製版およびエッチングを施すことによって、導電層２７に達する孔３０ａが形成される。孔３０ａ内にたとえばＣＶＤ法を用いて導電層３１が形成される。
【００４１】
図１４を参照して、導電層３１を覆うように、たとえばスパッタ法により層間絶縁膜３０上に電極層３６、磁化固定層ＰＬ、トンネル絶縁膜ＩＬ（中間層）、磁化自由層ＦＬ、および電極層３８が形成される。層間絶縁膜３０、電極層３６、および磁化固定層ＰＬを形成する際には、層間絶縁膜３０、電極層３６、および磁化固定層ＰＬを合わせた厚みは距離ＤＤＬ（図３）に対応する厚みとされる。次に、所定の写真製版およびエッチングを施すことによって、トンネル絶縁膜ＩＬ、磁化自由層ＦＬ、および電極層３８がパターニングされる。なお、このパターニングの際には、トンネル絶縁膜ＩＬ、磁化自由層ＦＬ、および電極層３８の幅は磁気記憶素子ＭＭの幅ＷＭＭ１（図３）および幅ＭＭ２（図４）とされる。これにより、磁気記憶素子ＭＭが得られる。
【００４２】
図１５を参照して、電極層３８を覆うように、たとえばＣＶＤ法により磁化固定層ＰＬ上に絶縁膜３７および絶縁膜３５ａが形成される。
【００４３】
図１６を参照して、所定の写真製版およびエッチングを施すことによって、絶縁膜３５ａ、絶縁膜３７、磁化固定層ＰＬ、および電極層３６がパターニングされる。その結果、層間絶縁膜３０の一部が露出する。
【００４４】
図１７を参照して、絶縁膜３５ａを覆うように、たとえばＣＶＤ法により層間絶縁膜３０上に絶縁膜３５ａと同一の材料よりなる絶縁膜を形成する。その結果、絶縁膜３５ａは新たに形成された絶縁膜とともに層間絶縁膜３５を構成する。
【００４５】
図１８を参照して、層間絶縁膜３５に対してＣＭＰ処理を施すことによって、層間絶縁膜１３の上面を平坦化する。この平坦化の際には、磁化自由層ＦＬ、電極層３８、および電極層３８上における層間絶縁膜３５を合わせた厚みは距離ＤＢＬ（図４）に対応する厚みとされる。次に、層間絶縁膜３５に所定の写真製版およびエッチングを施すことによって、電極層３８に達する孔３５ｂが形成される。孔３５ｂ内にたとえばメッキ法を用いて銅よりなる導電層３９が形成される。
【００４６】
図２〜図４を参照して、導電層３９を覆うように、たとえばスパッタ法により層間絶縁膜３５上に層間絶縁膜４０が形成される。層間絶縁膜３５に所定の写真製版およびエッチングを施すことによって、導電層３９に達する孔４０ａが形成される。孔４０ａの側面および底面と、層間絶縁膜３５上とにたとえばスパッタ法を用いて導電層４１（クラッド層）が形成され、導電層４１に所定の写真製版およびエッチングを施すことによって、孔４０ａの側面以外の部分の導電層４１が除去される。次に、孔４０ａを埋めるように層間絶縁膜４０上にたとえばメッキ法を用いて導電層４２（導体本体）が形成される。そして、導電層４２にＣＭＰ処理を施すことによって、層間絶縁膜４０の上面上に位置する導電層４２の部分が除去される。その結果、孔４０ａ内にビット線ＢＬ（第２の導体）が形成される。以上の工程により、本実施の形態における磁気記憶装置が完成する。
【００４７】
なお、本実施の形態の磁気記憶装置では、導電層としてタングステン、シリコン、銅、チタン、あるいはタンタルなどの金属が用いられてもよい。さらに、このような金属の合金やこのような金属の窒化物などが用いられてもよい。特に導電層として銅を用いる場合には、いわゆるダマシン法を適用することができ、導電層と並行して配線層を形成することもできる。さらに、デュアルダマシン法を適用することもできる。また、ソース線、ビット線、およびディジット線などの配線としては、シリコン、タングステン、アルミニウム、チタンなどの金属、そのような金属の合金あるいはそのような金属の化合物が用いられてもよい。
【００４８】
また、トンネル絶縁膜ＩＬとして、アルミニウム酸化物などの非磁性材料が用いられてもよい。また、トンネル絶縁膜ＩＬとしてアルミニウム、シリコン、タンタル、マグネシウムなどの金属の酸化物、その金属の窒化物、シリケートなどに代表されるその金属の合金酸化物、あるいはその合金の窒化物などが用いられてもよい。なお、トンネル絶縁膜ＩＬに換えて非磁性金属材料を用いることにより、磁気記憶素子ＭＭを巨大磁気抵抗（ＧＭＲ）素子としてもよい。
【００４９】
また、層間絶縁膜としてＴＥＯＳ（Tetra  Ethyl  Ortho  silicate）、ＳｉＯ2、あるいはＳｉＮなどが用いられてもよい。
【００５０】
また、磁化固定層ＰＬおよび磁化自由層ＦＬとしては、たとえばニッケル、鉄および／またはコバルトを主成分とする強磁性材料が好ましい。さらに、その強磁性材料の磁気特性向上と熱的安定性のため、それら強磁性材料にホウ素、窒素、シリコン、モリブデンなどの添加物が導入されてもよい。特に、磁化固定層ＰＬに対しては、磁化固定層ＰＬ上に磁化固定層ＰＬの磁気特性を改善する体心立方型、ルチル型、塩化ナトリウム型、閃亜鉛鉱型の結晶構造を有する結晶性材料薄膜を積層する、および／またはタンタル、ルテニウムなどの酸化防止膜を積層するなどして、磁気特性の向上・安定化を図ることも可能である。さらに、磁化固定層ＰＬおよび磁化自由層ＦＬとして、ハーフメタルと呼ばれるＮｉＭｎＳｂ、Ｃｏ2Ｍｎ（Ｇｅ,Ｓｉ）、Ｃｏ2Ｆｅ（Ａｌ,Ｓｉ）、（Ｚｎ，Ｍｎ）Ｆｅ2Ｏ4などが用いられてもよい。ハーフメタルでは一方のスピンバンドにエネルギギャップが存在するので、非常に大きな磁気効果を得ることができ、その結果、大きな信号出力を得ることができる。磁化固定層ＰＬおよび磁化自由層ＦＬの組合せの一例として、磁化固定層ＰＬとしてたとえば白金マンガン合金膜とコバルト鉄合金膜との積層構造が用いられ、磁化自由層ＦＬとしてニッケル鉄合金膜が用いられてもよい。
【００５１】
また、本実施の形態においては、磁気記憶素子が単層の磁化固定層と単層の磁化自由層とにより構成される場合について示したが、２層以上の磁化固定層および２層以上の磁化自由層により構成されていてもよい。この構成においては、トンネル絶縁膜に対応する膜が本発明の中間層に対応する。
【００５２】
さらに、本実施の形態においては、第２の導体（ビット線）が磁気記憶素子の読み出しに用いられているが、第１および第２の導体は少なくとも磁気記憶素子の磁化状態を変化させるためのものであればよく、磁気記憶素子の読み出しの際に第２の導体以外の導体を用いてもよい。
【００５３】
次に、本実施の形態における磁気記憶装置およびその製造方法の作用効果について説明する。
【００５４】
本実施の形態における磁気記憶装置およびその製造方法によれば、ディジット線ＤＬの幅ＷＤＬが磁気記憶素子ＭＭの幅ＷＭＭ１よりも大きく、かつビット線ＢＬの幅ＷＢＬが磁気記憶素子ＭＭの幅ＷＭＭ２よりも小さいことにより、磁気記憶素子ＭＭの機能低下を抑止することができる。これについて以下に説明する。
【００５５】
図１９および図２０は、本発明の比較例として、ディジット線の幅が磁気記憶素子の幅以下である場合の磁気記憶装置のメモリセルの構成を示す概略断面図である。図１９を参照して、図１２に示す平坦化処理を導電層２８および２９に対して施す際には、導電層２８および２９と、層間絶縁膜２６とのエッチング速度の差に起因して、ディジット線ＤＬの上面と層間絶縁膜２６の上面との間に、ディジット線ＤＬの形状に起因した段差Ａ１が生じることがある。ディジット線ＤＬの幅ＷＤＬ１００（図３に示す幅ＷＤＬに対応）が磁気記憶素子ＭＭの幅ＷＭＭ１０１（図３に示す幅ＷＭＭに対応）よりも小さいと、段差Ａ１の真上に磁気記憶素子ＭＭが形成されるため、磁気記憶素子ＭＭにも段差Ａ２が形成される。その結果、磁気記憶素子ＭＭにおける磁化固定層および磁化自由層の磁区が段差Ａ２において不連続となり、磁化固定層および磁化自由層の単磁区部分が減少する。これにより、磁気記憶素子ＭＭの機能が低下する。
【００５６】
また図１９を参照して、図１２に示す平坦化処理を導電層２８および２９に対して施す際には、導電層２８と導電層２９とのエッチング速度の差に起因して、導電層２８の上面と導電層２９の上面との間に、ディジット線ＤＬの形状に起因した段差Ｂ１が生じることがある。ディジット線ＤＬの幅ＷＤＬ１００が磁気記憶素子ＭＭの幅ＷＭＭ１０１よりも小さいと、段差Ａ１の真上に磁気記憶素子ＭＭが形成されるため、磁気記憶素子ＭＭにも段差Ｂ２が形成される。その結果、磁気記憶素子ＭＭにおける磁化固定層および磁化自由層の磁区が段差Ｂ２において不連続となり、磁化固定層および磁化自由層の単磁区部分が減少する。これにより、磁気記憶素子ＭＭの機能が低下する。
【００５７】
一方、図３に示すように、本実施の形態における磁気記憶装置においては、ディジット線ＤＬの幅ＷＤＬが磁気記憶素子ＭＭの幅ＷＭＭ１よりも大きいので、図１８に示す段差Ａ１や図１９に示す段差Ｂ１が仮に生じたとしても、段差Ａ１や段差Ｂ１の真上に磁気記憶素子ＭＭが形成され難くなる。これにより、磁気記憶素子ＭＭに段差が生じ難くなり、磁化固定層および磁化自由層の単磁区部分の減少を防ぐことができる。その結果、磁気記憶素子ＭＭの機能低下を抑止することができる。
【００５８】
図２１は、本発明の比較例として、ビット線の幅が磁気記憶素子の幅以上である場合の磁気記憶装置のレイアウト構成を示す概略平面図である。ビット線ＢＬの形成時には、磁気記憶素子ＭＭに対するビット線ＢＬの位置ずれに起因して、ビット線ＢＬが磁気記憶素子ＭＭの真上の位置からはみ出して形成される可能性がある。この位置ずれは、孔４０ａ（図４）を形成する際の写真製版が不正確であることに起因するものである。図２１を参照して、ビット線ＢＬは、距離ＤＯＦＦだけ磁気記憶素子ＭＭの真上の位置からずれている。ビット線ＢＬの幅ＷＢＬが磁気記憶素子ＭＭの幅ＷＭＭ２に対応する幅ＷＭＭ１０２以上であると、位置ずれが生じた場合に、領域Ｃ１や領域Ｃ２が生じやすい。領域Ｃ１の磁気記憶素子ＭＭはビット線ＢＬとディジット線ＤＬとの交差部分から外れている。このため、領域Ｃ１の磁気記憶素子ＭＭは、ビット線ＢＬおよびディジット線ＤＬから磁界では磁化方向が変化しなくなるおそれがある。また、領域Ｃ２ではビット線ＢＬが磁気記憶素子ＭＭの外側に位置している。このため、領域Ｃ２にあるビット線ＢＬにより生成される磁界は、磁気記憶素子ＭＭの磁化方向の変化に寄与しなくなるおそれがある。その結果、磁気記憶素子の機能が低下する。
【００５９】
一方、図１および図３に示すように、本実施の形態における磁気記憶装置においては、ビット線ＢＬの幅ＷＢＬが磁気記憶素子ＭＭの幅ＷＭＭ２よりも小さいので、磁気記憶素子ＭＭに対するビット線ＢＬの位置にずれが生じても、ビット線ＢＬが磁気記憶素子の真上の位置からはみ出ることが抑止される。これにより、磁化方向が変化しない部分が磁気記憶素子ＭＭに生じることが抑止され、また磁気記憶素子ＭＭの磁化方向の変化に寄与しない磁界が生じることが抑止される。その結果、磁気記憶素子の機能低下を抑制することができる。
【００６０】
また、本実施の形態における磁気記憶装置およびその製造方法によれば、ディジット線ＤＬの上面からトンネル絶縁膜ＩＬの下面までの距離ＤＤＬが、トンネル絶縁膜ＩＬの上面からビット線ＢＬの下面までの距離ＤＢＬよりも小さいことにより、磁気記憶素子ＭＭの機能低下を抑止することができる。これについて以下に説明する。
【００６１】
図２２は、図１７におけるディジット線、磁気記憶素子ユニット、およびビット線の位置関係を模式的に示す図である。図２２における磁気記憶素子ユニットＭＭＹは、図１７における電極層３６、磁化固定層ＰＬ、トンネル絶縁膜ＩＬ、磁化自由層ＦＬ、および電極層３８を合わせた構造に対応する。図２２を参照して、層間絶縁膜３５の形成直後における層間絶縁膜３５の上面には、層間絶縁膜３０と磁気記憶素子ユニットＭＭＹとの段差（高さＨ０）に起因して、高さＨ３で示す段差が生じる。高さＨ３はたとえば約１００ｎｍである。また、磁気記憶素子ユニットＭＭＹ同士の間隔（図２２中横方向の長さ）はたとえば約２００ｎｍである。層間絶縁膜３５上に形成されるビット線ＢＬの各々と磁気記憶素子ＭＭとの距離を均一にするために、層間絶縁膜３５の上面は平坦化される必要がある。層間絶縁膜３５の上面の平坦化の際には、高さＨ３の１．５倍以上である高さＨ４（たとえば１５０ｎｍ〜２００ｎｍ）だけ層間絶縁膜３５が除去される。層間絶縁膜３５の除去の際には、磁気記憶素子における磁化層まで除去されるのを防ぐために、層間絶縁膜３５は、高さＨ０の少なくとも４倍の高さである高さＨ２（たとえば４００ｎｍ）で形成されることが望ましい。したがって、トンネル絶縁膜ＩＬの上面からビット線ＢＬの下面までの距離ＤＢＬを大きくすることにより、その結果、層間絶縁膜３５上に形成されるビット線ＢＬの各々と磁気記憶素子ＭＭとの距離が均一になる。一方、層間絶縁膜３０には磁気記憶素子ユニットＭＭＹに起因する段差が生じないので、層間絶縁膜３５に比べて平坦性が高い。このため、ディジット線ＤＬから生じる磁界の影響を磁気記憶素子ＭＭに対して効果的に及ぼすために、層間絶縁膜３０は薄い（距離ＤＤＬが小さい）ことが望ましい。従って、距離ＤＤＬを距離ＤＢＬよりも小さくすることにより、磁気記憶素子の性能低下を抑制することができる。
【００６２】
なお、本実施の形態においては、幅ＷＤＬが幅ＷＭＭ１よりも大きく、かつ幅ＷＢＬが幅ＷＭＭ２よりも小さい第１の構成と、距離ＤＤＬが距離ＤＢＬよりも小さい第２の構成との両方を具備する場合について示したが、本発明の磁気記憶装置およびその製造方法においては、第１の構成および第２の構成のうち少なくとも一方を具備していればよい。しかし、第１の構成と第２の構成との両方を具備することにより、さらに磁気記憶素子ＭＭの制御性を向上することができる。これについて以下に説明する。
【００６３】
ビット線またはディジット線からの電流ノイズによる磁気記憶素子ＭＭの機能不良を防ぐためには、磁気記憶素子ＭＭの磁化反転臨界値を示すアステロイド曲線において、ディジット線ＤＬが磁気記憶素子ＭＭに対して及ぼす磁場の大きさと、ビット線ＢＬが磁気記憶素子ＭＭに対して及ぼす磁場の大きさとのバランスを取る必要がある。本実施の形態においては、ディジット線ＤＬの幅ＷＤＬが大きくかつビット線ＢＬの幅ＷＢＬが小さいため、ビット線ＢＬの電流密度はディジット線ＤＬの電流密度よりも大きくなり易く、ビット線ＢＬから発生する磁場の大きさはディジット線ＤＬから発生する磁場よりも大きくなり易い。その一方で、距離ＤＤＬが距離ＤＢＬよりも小さいため、ディジット線ＤＬから発生する磁場が磁気記憶素子ＭＭへ及ぼす影響は、ビット線ＢＬから発生する磁場が磁気記憶素子ＭＭへ及ぼす影響よりも大きい。従って、ディジット線ＤＬが磁気記憶素子ＭＭに対して及ぼす磁場の大きさと、ビット線ＢＬが磁気記憶素子ＭＭに対して及ぼす磁場の大きさとのバランスを取り易くなり、磁気記憶素子ＭＭの制御性を向上することができる。
【００６４】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００６５】
本発明は、発生する磁界により磁気記憶素子の磁化状態を変化させることが可能な２つの導体を備える磁気記憶装置およびその製造方法に適している。
【符号の説明】
【００６６】
１１  半導体基板、１２  素子分離絶縁膜、１３，１４，１６，１７，１９，２０，２２，２３，２５，２６，３０，３５，４０  層間絶縁膜、１４ａ，１７ａ，２０ａ，２３ａ，２６ａ，３０ａ，３５ｂ，４０ａ  孔、１５，１８，２１，２４，２７〜２９，３１，３９，４１，４２  導電層、２６ｂ  溝、３５ａ，３７  絶縁膜、３６，３８  電極層、Ｄ  ドレイン領域、ＤＬ  ディジット線、ＦＬ  磁化自由層、Ｇ  ゲート電極本体、ＧＩ  ゲート絶縁膜、ＩＬ  トンネル絶縁膜、ＭＭ  磁気記憶素子、ＭＭＹ  磁気記憶素子ユニット、ＰＬ  磁化固定層、Ｓ  ソース領域、ＳＩ  側壁絶縁膜、ＳＬ  ソース線、Ｔｒ  素子選択用トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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