(57)【要約】【課題】  ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせし、寄生容量の発生を抑制する。【解決手段】  透明ガラス基板１１０上に金属からなるソース電極１２０，ドレイン電極１３０を形成し、その上に、ＩｎＧａＺｎＯ４からなる透明な酸化物半導体チャネル層１４０を形成し、その上面に透明な絶縁層１５０を形成する（図８(a) ）。その上に、ＩＴＯからなる導電層１８５を形成し、その上面をネガ型レジスト層１９１で覆う（図８(b) ）。基板下面にゲート形成用マスクＭ３を配置して下方から光を照射し、マスクＭ３の遮光領域によって生じる影とソース電極１２０およびドレイン電極１３０によって生じる影とが、レジスト層１９１の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。【選択図】図８
2010199457.tif 000002
【特許請求の範囲】
【請求項１】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第２の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第３の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第４の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ソース電極層および前記ドレイン電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって前記ゲート絶縁層の上面に位置するゲート電極層を形成する第６の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項２】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第２の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第３の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第４の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
前記導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複し前記ゲート絶縁層の上面に位置するゲート電極準備層を形成する第６の段階と、
前記ゲート電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ゲート電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第７の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項３】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第２の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第３の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第４の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によりゲート電極準備層を形成する第６の段階と、
前記ソース電極層および前記ドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、前記ゲート電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第７の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項４】
請求項１〜３のいずれかに記載のトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
【請求項５】
請求項１〜４のいずれかに記載のトランジスタ素子の製造方法において、
第３の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いることを特徴とするトランジスタ素子の製造方法。
【請求項６】
請求項１〜５のいずれかに記載のトランジスタ素子の製造方法において、
第４の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
【請求項７】
請求項１〜６のいずれかに記載のトランジスタ素子の製造方法において、
第５の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いることを特徴とするトランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子の製造方法に関し、特に、「順スタガード（staggered）型」の薄膜トランジスタ素子の製造技術に関する。
【背景技術】
【０００２】
薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやＲＦＩＤタグなどへの利用も期待されている。
【０００３】
薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献１には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード（staggered）型」の薄膜トランジスタの製造方法が開示されており、特許文献２には、基板上にゲート電極を形成する、いわゆる「逆スタガード（inverted staggered）型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層（半導体活性層）としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献３には、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１８９９７７号公報
【特許文献２】特開平９−９０４２６号公報
【特許文献３】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「順スタガード（staggered）型」の薄膜トランジスタの場合、ゲート電極は、ソース電極およびドレイン電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【０００６】
このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ソース・ドレイン電極に対するゲート電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ソース・ドレイン電極を形成するためのフォトマスクと、ゲート電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。
【０００７】
そこで、本発明は、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
(1)   本発明の第１の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第２の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第３の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第４の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とソース電極層およびドレイン電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によってゲート絶縁層の上面に位置するゲート電極層を形成する第６の段階と、
を行うようにしたものである。
【０００９】
(2)   本発明の第２の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第２の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第３の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第４の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
この導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複しゲート絶縁層の上面に位置するゲート電極準備層を形成する第６の段階と、
このゲート電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ゲート電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第７の段階と、
を行うようにしたものである。
【００１０】
(3)   本発明の第３の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第２の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第３の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第４の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によりゲート電極準備層を形成する第６の段階と、
ソース電極層およびドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して、この閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第７の段階と、
を行うようにしたものである。
【００１１】
(4)   本発明の第４の態様は、上述した第１〜第３の態様に係るトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いるようにしたものである。
【００１２】
(5)   本発明の第５の態様は、上述した第１〜第４の態様に係るトランジスタ素子の製造方法において、
第３の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いるようにしたものである。
【００１３】
(6)   本発明の第６の態様は、上述した第１〜第５の態様に係るトランジスタ素子の製造方法において、
第４の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。
【００１４】
(7)   本発明の第７の態様は、上述した第１〜第６の態様に係るトランジスタ素子の製造方法において、
第５の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いるようにしたものである。
【発明の効果】
【００１５】
本発明に係るトランジスタ素子の製造方法では、ソース電極層およびドレイン電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ゲート電極層を形成するパターニング処理を行う際に、ソース電極層およびドレイン電極層をフォトマスクの一部とした背面露光を行うようにしたため、ソース電極層およびドレイン電極層に対して自己整合性をもったゲート電極層を形成することが可能になる。その結果、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】理想的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図２】図１に示す薄膜トランジスタ素子の上面図である。
【図３】一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図４】図３に示す薄膜トランジスタ素子の上面図である。
【図５】本発明に係る製造方法に用いられる第１のフォトマスクＭ１の平面図である。
【図６】本発明に係る製造方法に用いられる第２のフォトマスクＭ２の平面図である。
【図７】本発明に係る製造方法の前段部分のプロセスを示す側断面図である。
【図８】本発明に係る製造方法の後段部分のプロセスを示す側断面図である。
【図９】本発明に係る製造方法に用いられる第３のフォトマスクＭ３の平面図である。
【図１０】本発明に係る製造方法において、第４のフォトマスクＭ４として機能するソース電極層１２０およびドレイン電極層１３０の平面図である。
【図１１】図９に示すフォトマスクＭ３と図１０に示すフォトマスクＭ４とを合成することにより得られるフォトマスクの平面図である。
【図１２】本発明に係る方法で製造された薄膜トランジスタ素子の基本構造を示す上面図である。
【図１３】本発明に係る製造方法の別な実施形態に用いられる第３のフォトマスクＭ３＊の平面図である。
【図１４】本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第１のプロセスを示す側断面図である。
【図１５】本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第２のプロセスを示す側断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を図示する実施形態に基づいて説明する。
【００１８】
＜＜＜  §１．一般的な薄膜トランジスタの構造  ＞＞＞
既に述べたとおり、薄膜トランジスタは、半導体チャネル層（半導体活性層）を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
【００１９】
図１は、理想的な「順スタガード（staggered）型」の薄膜トランジスタ素子の基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板１１０上に、ソース電極層１２０およびドレイン電極層１３０が相互間に空隙部を介して配置されており、この空隙部を埋めるように、かつ、ソース電極層１２０の一部分（内側端近傍）およびドレイン電極層１３０の一部分（内側端近傍）に跨るように、半導体チャネル層（半導体活性層）１４０が形成されており、その上面にゲート絶縁層１５０、更にその上面にゲート電極層１６０が形成されている。
【００２０】
図２は、この図１に示す理想的な薄膜トランジスタ素子の上面図である。図の切断線１−１の位置で切断した断面が、図１の側断面図に相当する。なお、図２において、ゲート電極層１６０が基板１１０の上下端まで伸びているのは、上下に隣接する別なトランジスタ素子（図示されていない）のゲート電極層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、１枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。
【００２１】
図示の構造において、半導体チャネル層１４０内のソース・ドレイン間電流は、ゲート電極層１６０に加える電圧によって制御することができる。このような電界効果型制御を十分に行うためには、半導体チャネル層１４０内のソース・ドレイン間電流が生じる領域をカバーする位置に、ゲート電極層１６０を配置する必要がある。このような電界効果型制御にのみ着目すると、ゲート電極層１６０の幅は、図示の例よりも広くてもかまわない。
【００２２】
しかしながら、既に述べたとおり、ゲート電極層１６０の幅が図示の例よりも広がると、ソース電極層１２０とゲート電極層１６０の一部もしくはドレイン電極層１３０とゲート電極層１６０の一部が、上下方向に重なることになり、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【００２３】
図１に示す例は、このような寄生容量を生じさせない理想的な構造である。すなわち、図に一点鎖線で示すとおり、ソース・ドレイン電極の輪郭基準線（それぞれの内側端の輪郭位置を示す基準線）をＬ１，Ｌ２とすると、ゲート電極層１６０の幅は、この輪郭基準線Ｌ１，Ｌ２内にぴったり収まるようになっている。別言すれば、ゲート電極層１６０の左右の輪郭線は、ソース・ドレイン電極の輪郭基準線Ｌ１，Ｌ２に一致している。図２の上面図を見れば、ソース電極層１２０の内側端およびゲート電極層１６０の左側端が輪郭基準線Ｌ１に揃っており、ドレイン電極層１３０の内側端およびゲート電極層１６０の右側端が輪郭基準線Ｌ２に揃っていることがわかる。したがって、ソース電極層１２０、ドレイン電極層１３０、ゲート電極層１６０を基板１１０の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、上述した寄生容量の発生を抑制することができる。
【００２４】
ただ、従来の方法では、この図１および図２に示すような理想的な薄膜トランジスタ素子を製造することは非常に困難である。従来の製造プロセスでは、ソース電極層１２０およびドレイン電極層１３０を形成するためのフォトマスクと、ゲート電極層１６０を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われるため、図１および図２に示すような理想的な構造をもった素子を製造するためには、この２通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。
【００２５】
図３は、一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図であり、図４はその上面図である。図１および図２に示す理想的な構造と比較すると、ゲート電極層の幅に相違があることがわかる。図１および図２に示すゲート電極層１６０の幅が、ソース・ドレイン電極の輪郭基準線Ｌ１，Ｌ２に一致しているのに対して、図３および図４に示すゲート電極層１７０の幅は、ソース・ドレイン電極の輪郭基準線Ｌ１，Ｌ２をはみ出す形になっている。したがって、フォトマスクの位置合わせが不完全なために、ソース電極層１２０およびドレイン電極層１３０の基板１１０に対する位置にずれが生じたり、ゲート電極層１７０の基板１１０に対する位置にずれが生じたりしても、半導体チャネル層１４０内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層１７０を形成することができる。
【００２６】
しかしながら、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層１２０とゲート電極層１７０とは、図４にハッチングを施して示す重複領域Ｄ１において上下に重なり合っており、ドレイン電極層１３０とゲート電極層１７０とは、図４にハッチングを施して示す重複領域Ｄ２において上下に重なり合っている。このため、この重複領域Ｄ１，Ｄ２において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。
【００２７】
＜＜＜  §２．本発明に係る製造方法の基本概念  ＞＞＞
本発明の着眼点は、ゲート電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、図１および図２に示すように、寄生容量を抑制できる理想的な構造を実現する点にある。
【００２８】
いま、図１において、基板１１０，半導体チャネル層１４０，ゲート絶縁層１５０，ゲート電極層１６０を透明な材料によって構成し、ソース電極層１２０，ドレイン電極層１３０を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ゲート電極形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。
【００２９】
ここで、ゲート電極層１６０を形成するためにネガ型レジスト層を用いることにし、基板１１０の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なソース電極層１２０およびドレイン電極層１３０の影が落ちることになり、ソース電極層１２０およびドレイン電極層１３０自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ソース電極層１２０，ドレイン電極層１３０と、形成されるゲート電極層１６０との間に、位置合わせ誤差が生じることはなくなり、図１および図２に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。
【００３０】
ここで、透明な基板１１０としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層１５０としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ゲート電極層１６０を構成するための透明な導電性材料としては、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電材料が知られている。一方、不透明なソース電極層１２０およびドレイン電極層１３０に用いる導電性材料としては、アルミニウム，モリブデン，タングステン，チタンなどの一般的な金属が利用できる。
【００３１】
ここで述べる実施形態の重要な特徴のひとつは、半導体チャネル層１４０に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、これらの一般的な半導体はいずれも不透明であり、上述した背面露光を用いるパターニングを行うには不適当である。
【００３２】
そこで、本願発明者は、ＩｎＧａＺｎＯ４（Indium Gallium Zinc Oxide）という酸化物に着目した。このＩｎＧａＺｎＯ４は酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。しかも、ＩｎＧａＺｎＯ４は、一般的なネガ型レジスト（たとえば、東京応化工業株式会社製のネガ型レジスト：型番ＯＭＲ−８５）の感光波長域の光に対して透明であるという特性を有している。
【００３３】
なお、「透明な半導体材料」という特性は、「ＩｎＧａＺｎＯ４」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物（Indium Gallium Zinc Oxide）は、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」と、を混在させたものであり、Ｉｎ，Ｇａ，Ｚｎの各分子数の比を、ｘ：ｙ：ｚ（ｘ，ｙ，ｚは、任意の正の数）とすれば、その基本組成は、「（Ｉｎ２Ｏ３）ｘ／２（Ｇａ２Ｏ３）ｙ／２（ＺｎＯ）ｚ」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」となり、酸素の分子数ｗは、「ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ」となる。また、これから酸素欠損が生じた物、すなわち、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δ）なる組成（δは欠損酸素数）でも、「透明な半導体材料」という特性が発現する。
【００３４】
本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「ＩＧＺＯ」と略記することにする。この「ＩＧＺＯ」であれば、透明な特性（一般的なネガ型レジストの感光波長域の光に対して透明という特性）が得られることになる。したがって、本発明に係る製造方法を実施する際には、ＩＧＺＯを半導体チャネル層１４０の材料として利用すればよい。
【００３５】
また、本願発明者が行った実験によると、このＩＧＺＯを半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料（主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料）を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、ＩＧＺＯを半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。したがって、ＩＧＺＯを半導体チャネル層に用いれば、容易に良好なオーミック接触を確保することができるという付随的な効果も得られることになる。
【００３６】
＜＜＜  §３．本発明に係る製造方法の基本的実施形態  ＞＞＞
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。図５は、ここで述べる実施形態で用いられる第１のフォトマスクＭ１の平面図であり、図６は、第２のフォトマスクＭ２の平面図である。いずれもハッチングを施した部分が遮光領域となる。第１のフォトマスクＭ１は、ソース電極層１２０およびドレイン電極層１３０を形成するために用いられるマスクであり、図示する透光領域Ａ１，Ａ２が、ソース電極層１２０およびドレイン電極層１３０に対応する領域になる。一方、第２のフォトマスクＭ２は、半導体チャネル層１４０を形成するために用いられるマスクであり、図示する透光領域Ａ３が、半導体チャネル層１４０に対応する領域になる。
【００３７】
続いて、図７の側断面図を参照しながら、本発明に係る製造方法の前段部分のプロセスを説明する。まず、図７(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板１１０を用意し（一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい）、その上に、不透明な第１の導電層１０５を形成する。この第１の導電層１０５は、ソース電極層１２０およびドレイン電極層１３０を形成するためのものであり、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料によって構成すればよい。
【００３８】
続いて、図５に示すようなパターンが形成された第１のフォトマスクＭ１を用意し、第１の導電層１０５に対して、この第１のフォトマスクＭ１を用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層１２０およびドレイン電極層１３０を形成する。図５に示す第１のフォトマスクＭ１は、ハッチングを施して示す遮蔽領域内に、ソース形成用の透光領域Ａ１およびドレイン形成用の透光領域Ａ２という２つの開口部が形成された物理的なマスクである。このようなフォトマスクＭ１を用いたパターニングを行う場合、第１の導電層１０５上にネガ型の感光レジスト層を形成して露光を行えばよい。
【００３９】
より具体的に説明すれば、図７(a) に示す第１の導電層１０５の上面に、ネガ型の感光レジスト層（図示されていない）を形成し、その上方に図５に示す第１のフォトマスクＭ１を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ１，Ａ２に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域Ａ１，Ａ２に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図５に示す第１のフォトマスクＭ１のパターンとは逆転した反転マスクを用いることになる）。
【００４０】
次に、残存レジスト層を保護膜として利用して、第１の導電層１０５に対するエッチング処理を行えば、ソース電極層１２０およびドレイン電極層１３０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図７(b) に示す構造を得ることができる。
【００４１】
続いて、図７(c) に示すように、ソース電極層１２０およびドレイン電極層１３０を含めた基板１１０上に、ＩＧＺＯからなる半導体層１４５（透明な半導体材料からなる半導体層）を形成する。具体的には、真空チャンバ内に図７(b) に示す構造体を収容し、更に、ＩＧＺＯの組成に必要な材料をターゲットとして収容し、スパッタリングを行うことにより、ＩＧＺＯからなる半導体層１４５の形成を行うことができる。
【００４２】
次に、図６に示すようなパターンが形成された第２のフォトマスクＭ２を用意し、図７(c) に示す半導体層１４５に対して、第２のフォトマスクＭ２を用いたパターニングを行い、図８(a) に示されているように、ソース電極層１２０の一部分およびドレイン電極層１３０の一部分に跨る半導体チャネル層１４０を形成する。図６に示す第２のフォトマスクＭ２は、ハッチングを施して示す遮蔽領域内に、透光領域Ａ３という開口部が形成された物理的なマスクである。このようなフォトマスクＭ２を用いたパターニングを行う場合、半導体層１４５上にネガ型の感光レジスト層を形成して露光を行えばよい。
【００４３】
より具体的に説明すれば、図７(c) に示す半導体層１４５の上面に、ネガ型の感光レジスト層（図示されていない）を形成し、その上方に図６に示す第２のフォトマスクＭ２を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ３に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域Ａ３に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図６に示す第２のフォトマスクＭ２のパターンとは逆転した反転マスクを用いることになる）。
【００４４】
次に、残存レジスト層を保護膜として利用して、半導体層１４５に対するエッチング処理を行えば、半導体チャネル層１４０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図８(a) に示す構造を得ることができる。
【００４５】
続いて、ソース電極層１２０、ドレイン電極層１３０、半導体チャネル層１４０を含めた基板１１０上に、たとえば、酸化シリコンからなるゲート絶縁層１５０（透明な絶縁性材料からなる絶縁層）を形成し、その上面に、透明な導電性材料からなる第２の導電層１８５を形成する。たとえば、ＩＴＯやＩＺＯからなる層を、第２の導電層１８５として形成すればよい。更に、図８(b) に示すように、この第２の導電層１８５の上面に、ネガ型レジスト層１９１を形成する。
【００４６】
そして、図９に示すようなパターンが形成された第３のフォトマスクＭ３を用意する。この第３のフォトマスクＭ３は、ハッチングを施して示す遮蔽領域内に、ゲート電極形成用の透光領域Ａ４という開口部が形成された物理的なマスクである。透光領域Ａ４は、上方から観察したときにソース電極層１２０およびドレイン電極層１３０に部分的に重複する透光領域である（図９の透光領域Ａ４は、図４のゲート電極層１７０と同じ図形であり、重複領域Ｄ１，Ｄ２において、ソース電極層１２０およびドレイン電極層１３０に重複する。）。
【００４７】
次に、図８(b) に示すように、この第３のフォトマスクＭ３を基板１１０の下方に配置し、基板下方側からネガ型レジスト層１９１の感光波長域の光を照射し、第３のフォトマスクＭ３の遮光領域によって生じる影と、ソース電極層１２０およびドレイン電極層１３０によって生じる影とが、ネガ型レジスト層１９１上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なソース電極層１２０およびドレイン電極層１３０が、図１０に示すような第４のフォトマスクＭ４として機能することになるので、結局、図１１に示すように、フォトマスクＭ３とフォトマスクＭ４とを合成することにより得られるフォトマスク「Ｍ３＋Ｍ４」を用いた場合と同じ露光結果が得られる。
【００４８】
このような背面露光に基づくパターニングを行えば、ネガ型レジスト層１９１のうち、図１１に示す透光領域Ａ５に対応する部分が露光領域となるので、ネガ型レジスト層１９１を現像して非感光部を除去すれば、透光領域Ａ５に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層１８５に対するエッチング処理を行えば、図１２に示すようなゲート電極層１８０を得ることができる。
【００４９】
この図１２に示す構造体を、切断線１−１で切った断面部分は、図１に示す理想的な構造と同じになる。すなわち、ソース電極層１２０、ドレイン電極層１３０、ゲート電極層１６０を基板１１０の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、寄生容量の発生を抑制することができる。
【００５０】
以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、本発明の重要な概念は、ソース電極層１２０およびドレイン電極層１３０をマスクとして利用した背面露光を行い、ゲート電極層１６０に対するパターニングを行う点にある。したがって、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ソース電極層１２０やドレイン電極層１３０は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層１５０は、上述の例の場合、基板１１０の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層１４０とゲート電極層１６０との絶縁に必要な領域に形成されていれば足りる。
【００５１】
結局、この§３で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板１１０を用意する第１の段階と、この基板１１０上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層１２０およびドレイン電極層１３０を形成する第２の段階と、空隙部に隣接したソース電極層１２０の一部分および空隙部に隣接したドレイン電極層１３０の一部分に跨るように、透明な半導体材料からなる半導体チャネル層１４０を形成する第３の段階と、この半導体チャネル層１４０の上面に透明な絶縁性材料からなるゲート絶縁層１５０を形成する第４の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層１８５を形成する第５の段階と、この導電層１８５の上面にネガ型レジスト層１９１を形成し、上方から観察したときにソース電極層１２０およびドレイン電極層１３０に部分的に重複する透光領域Ａ４を有するゲート電極形成用のフォトマスクＭ３を、基板１１０の下方に配置し、基板下方側から光を照射し、フォトマスクＭ３の遮光領域によって生じる影とソース電極層１２０およびドレイン電極層１３０によって生じる影とが、ネガ型レジスト層１９１上の非露光領域となるような背面露光を行い、導電層１８５の非露光領域に対応する部分を除去するパターニングを行い、導電層１８５の残存部分によって、ゲート絶縁層１５０の上面に位置するゲート電極層１８０を形成する第６の段階と、を行えばよい。
【００５２】
＜＜＜  §４．本発明に係る製造方法の別な実施形態  ＞＞＞
ここでは、§３で述べた基本的実施形態の変形例を述べる。§３の基本的実施形態の場合、図８(b) に示すように、背面露光の工程において、基板１１０の下面側に第３のマスクＭ３を配置する必要がある。しかしながら、基板１１０の下方に十分なスペースを確保することができないような場合や、基板１１０に光拡散性がある場合など、基板１１０の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。
【００５３】
この別な実施形態では、ゲート電極形成用の第３のフォトマスクとして、図９に示すマスクＭ３の代わりに、図１３に示すマスクＭ３＊を用意する。このマスクＭ３＊は、マスクＭ３を反転したものになっている。そして、§３の基本的実施形態で述べたプロセスと同様のプロセスにより、図８(a) に示す構造体を得た後、酸化シリコンからなるゲート絶縁層１５０（透明な絶縁性材料からなる絶縁層）を形成し、その上面にＩＴＯやＩＺＯなどの透明な導電性材料からなる第２の導電層１８５を形成し、更に、その上面にポジ型レジスト層１９２を形成すれば、図１４に示す構造体を得る。ここで、図１４に示すように、用意したフォトマスクＭ３＊を上方に配置し、上方から光を照射して上面露光を行う。
【００５４】
このような上面露光に基づくパターニングを行えば、ポジ型レジスト層１９２のうち、図１３に示す遮光領域Ａ４＊に対応する部分が非露光領域となるので、ポジ型レジスト層１９２を現像して感光部を除去すれば、遮光領域Ａ４＊に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層１８５に対するエッチング処理を行えば、図３および図４に示すようなゲート電極層１７０を得ることができる。この段階で得られたゲート電極層１７０は、最終的なゲート電極層ではないので、この§４では、これをゲート電極準備層１７０と呼ぶことにする。
【００５５】
このゲート電極準備層１７０は、図４に示す重複領域Ｄ１，Ｄ２において、ソース電極層１２０およびドレイン電極層１３０と重なりを生じている。すなわち、上方から観察したときにソース電極層１２０およびドレイン電極層１３０に部分的に重複しており、このままでは寄生容量が生じることになる。
【００５６】
そこで、今度は、図１５に示すように、ソース電極層１２０、ドレイン電極層１３０、半導体チャネル層１４０、ゲート絶縁層１５０、ゲート電極準備層１７０を含めた基板１１０上に、ネガ型レジスト層１９３を形成し、基板下方側から感光波長域の光を照射する背面露光を行う。図示のとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板１１０の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。
【００５７】
このような背面露光では、ソース電極層１２０およびドレイン電極層１３０によって生じる影が、ネガ型レジスト層１９３上の非露光領域となるので、ゲート電極準備層１７０の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層１７０の残存部分によりゲート電極層を形成するようにすれば、図１２に示すような平面形状のゲート電極層１８０が得られる。
【００５８】
より具体的に説明すれば、図１５に示すような背面露光を行い、レジスト層を現像して非感光部を除去すれば、図５に示すフォトマスクＭ１におけるハッチング部分の領域のみレジスト層を残すことができ、領域Ａ１，Ａ２に対応する部分のレジスト層が除去されることになり、ゲート電極準備層１７０のうち、図４に示す重複領域Ｄ１，Ｄ２に対応する部分が露出することになる。そこで、残存レジスト層を保護膜として利用して、ゲート電極準備層１７０に対するエッチング処理を行えば、重複領域Ｄ１，Ｄ２に対応する部分を除去することができ、図１２に示すような平面形状のゲート電極層１８０が得られる。この後、残存レジスト層を除去して洗浄する工程を行えば、§３で述べた基本的実施形態と同様に、図１２に示す構造を得ることができる。
【００５９】
なお、上述した実施例の場合、ゲート電極準備層１７０を得るために、図１３に示すようなフォトマスクＭ３＊を用いて、ポジ型レジスト層１９２に対する上面露光を行っているが、ポジ型レジスト層１９２の代わりにネガ型レジスト層を形成し、図９に示すようなフォトマスクＭ３を用いた上面露光を行っても、ゲート電極準備層１７０を得ることが可能である。
【００６０】
結局、この§４で述べる実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板１１０を用意する第１の段階と、この基板１１０上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層１２０およびドレイン電極層１３０を形成する第２の段階と、空隙部に隣接したソース電極層１２０の一部分および空隙部に隣接したドレイン電極層１３０の一部分に跨るように、透明な半導体材料からなる半導体チャネル層１４０を形成する第３の段階と、この半導体チャネル層１４０の上面に透明な絶縁性材料からなるゲート絶縁層１５０を形成する第４の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層１８５を形成する第５の段階と、この導電層１８５に対して、ゲート電極形成用のフォトマスクＭ３＊を用いたパターニングを行い、上方から観察したときにソース電極層１２０およびドレイン電極層１３０に部分的に重複しゲート絶縁層１５０の上面に位置するゲート電極準備層１７０を形成する第６の段階と、このゲート電極準備層１７０の上面にネガ型レジスト層１９３を形成し、基板下方側から光を照射し、ソース電極層１２０およびドレイン電極層１３０によって生じる影が、ネガ型レジスト層１９３上の非露光領域となるような背面露光を行い、ゲート電極準備層１７０の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層１７０の残存部分によりゲート電極層１８０を形成する第７の段階と、を行えばよい。
【００６１】
＜＜＜  §５．本発明に係る製造方法の更に別な実施形態  ＞＞＞
この§５で述べる実施形態は、§４で述べた実施形態の第６の段階（ゲート電極形成用のフォトマスクＭ３＊を用いたパターニング）と第７の段階（ソース電極層１２０およびドレイン電極層１３０をマスクとした背面露光によるパターニング）との順序を入れ替えたものである。
【００６２】
すなわち、まず図１４に示すポジ型レジスト層１９２の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ソース電極層１２０およびドレイン電極層１３０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層１８５の残存部分は、図１０に示すマスクＭ４の透光部分（白い領域）のような平面パターンになる。ここでも、この導電層１８５の残存部分をゲート電極準備層と呼ぶことにする。
【００６３】
続いて、ソース電極層１２０およびドレイン電極層１３０に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスク（たとえば、図９に示すような閉領域Ａ４を有するマスクＭ３でもよいし、図１３に示すような閉領域Ａ４＊を有するマスクＭ３＊でもよい）を用意し、上記ゲート電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このゲート電極準備層の残存部分により、図１２に示す平面パターンをもったゲート電極層１８０が得られる。
【００６４】
結局、この§５で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板１１０を用意する第１の段階と、この基板１１０上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層１２０およびドレイン電極層１３０を形成する第２の段階と、空隙部に隣接したソース電極層１２０の一部分および空隙部に隣接したドレイン電極層１３０の一部分に跨るように、透明な半導体材料からなる半導体チャネル層１４０を形成する第３の段階と、この半導体チャネル層１４０の上面に透明な絶縁性材料からなるゲート絶縁層１５０を形成する第４の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層１８５を形成する第５の段階と、この導電層１８５の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ソース電極層１２０およびドレイン電極層１３０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行い、導電層１８５の残存部分によりゲート電極準備層を形成する第６の段階と、ソース電極層１２０およびドレイン電極層１３０に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して前記閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層１８０を形成する第７の段階と、を行えばよい。
【符号の説明】
【００６５】
１，３：切断線
１００：順スタガード型の薄膜トランジスタ素子
１０５：第１の導電層（金属）
１１０：ガラス基板
１２０：ソース電極層
１３０：ドレイン電極層
１４０：半導体チャネル層
１４５：半導体層（ＩＧＺＯからなる酸化物半導体）
１５０：ゲート絶縁層
１６０：ゲート電極層
１７０：ゲート電極層／ゲート電極準備層
１８０：ゲート電極層
１８５：第２の導電層（ＩＴＯ）
１９１：ネガ型レジスト層
１９２：ポジ型レジスト層
１９３：ネガ型レジスト層
Ａ１〜Ａ５：フォトマスクの透光領域
Ａ１＊，Ａ２＊，Ａ４＊：フォトマスクの遮光領域
Ｄ１，Ｄ２：重複領域
Ｌ１，Ｌ２：ソース・ドレイン電極の輪郭基準線
Ｍ１〜Ｍ４，Ｍ３＊：フォトマスク
【図１】
2010199457.tif 000003
【図２】
2010199457.tif 000004
【図３】
2010199457.tif 000005
【図４】
2010199457.tif 000006
【図５】
2010199457.tif 000007
【図６】
2010199457.tif 000008
【図７】
2010199457.tif 000009
【図８】
2010199457.tif 000010
【図９】
2010199457.tif 000011
【図１０】
2010199457.tif 000012
【図１１】
2010199457.tif 000013
【図１２】
2010199457.tif 000014
【図１３】
2010199457.tif 000015
【図１４】
2010199457.tif 000016
【図１５】
2010199457.tif 000017