(57)【要約】【課題】過入力判定回路の回路構成を簡易にし、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止する。【解決手段】過入力判定回路２は、ゲート電圧を供給するゲート用定電圧源２１とＦＥＴのゲート端子との間に設けられたゲート抵抗２２と、ドレイン電圧を供給するドレイン用定電圧源２３とＦＥＴのドレイン端子との間に設けられたドレイン抵抗２４と、ドレイン抵抗のドレイン端子側に接続された整流回路２５と、整流回路２５の出力電圧の値によって過入力であるか否か判定する判定回路２６とを備えている。ゲート抵抗２２の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗２４の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路２５の出力電圧を変化させる値に選定されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
ＦＥＴを用い、ＦＥＴのゲート端子に入力信号が入力され、ＦＥＴのドレイン端子から出力信号を出力する増幅器に対する過入力を判定する過入力判定回路であって、
ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、
ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、
前記ドレイン抵抗のドレイン端子側に接続された整流回路と、
前記整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを備え、
前記ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えたときにゲート電流の電流量が立ち上がる値に選定され、
前記ドレイン抵抗の抵抗値は、入力信号レベルが前記判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されている
ことを特徴とする過入力判定回路。
【請求項２】
ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えると前記ドレイン抵抗のドレイン端子側の電圧が周期的に変動する値に選定されている
請求項１記載の過入力判定回路。
【請求項３】
整流回路は、コンデンサを介してドレイン抵抗のドレイン端子側に接続されている
請求項１または請求項２記載の過入力判定回路。
【請求項４】
判定回路は、整流回路の出力電圧が立ち上がったときに、増幅回路への入力信号レベルが過入力であると判定する
請求項３記載の過入力判定回路。
【請求項５】
整流回路は、整流回路の出力電圧が０Ｖから変化したときに、増幅回路への入力信号レベルが過入力であると判定する
請求項４記載の過入力判定回路。
【請求項６】
ＦＥＴを用い、ＦＥＴのゲート端子に入力信号が入力され、ＦＥＴのドレイン端子から出力信号を出力する増幅器と、
前記増幅器に対する過入力を判定する過入力判定回路とを備え、
前記過入力判定回路は、
ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、
ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、
前記ドレイン抵抗のドレイン端子側に接続された整流回路と、
前記整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを含み、
前記ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、
前記ドレイン抵抗の抵抗値は、入力信号レベルが前記判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されている
ことを特徴とする増幅装置。
【請求項７】
ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に前記ドレイン抵抗のドレイン端子側の電圧が周期的に変動する値に選定されている
請求項６記載の増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯の送信機において用いられる増幅器への過入力を検出する過入力判定回路、および過入力判定回路を有する増幅装置に関する。
【背景技術】
【０００２】
電力増幅器等の増幅器に対して過大なレベルの信号が入力されると、増幅器が破損するおそれがある。そこで、増幅器に入力される信号のレベルが過大になっていないかを判定する過入力判定回路が設けられる（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２６７９４５号公報（段落０００２）
【特許文献２】特開平１１−２６６１２３号公報（段落００１２，００１６、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図９は、マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。図９に示す回路構成において、入力ポート１１には、入力信号としてＲＦ（radio frequency ）信号（無線周波数信号）が入力され、出力ポート１２から、入力信号が増幅器１３で増幅された出力信号が出力される。
【０００５】
分岐回路１４は、増幅器１３への入力信号の電力を検知して、検知した電力に応じた信号を出力する。検波回路１５は、分岐回路１４からの信号に応じた検波電圧（Ｖout1）を出力する。電圧比較／判定回路１６は、検波電圧としきい値とを比較し、検波電圧がしきい値よりも高い場合に、「過入力である」と判定する。
【０００６】
図１０は、図９に示す回路構成における入力ポート１１への入力信号レベル（入力電力）“Ｐin”と、検波回路１５の出力電圧である検波電圧“Ｖout1”との関係の一例を示す説明図である。図１０において、横軸は入力ポート１１への入力信号レベル“Ｐin”を示し、縦軸は検波回路１５による検波電圧“Ｖout1”の値を示す。図１０に示すように、検波回路１５の出力電圧のばらつき等に起因して、入力電力−検波電圧特性にばらつきが生ずる（特性２０１，２０２，２０３参照）。なお、検波回路１５の出力電圧のばらつきは、例えば、検波回路１５を構成する素子の特性のばらつきに起因して生ずる。
【０００７】
電圧比較／判定回路１６は、検波回路１５による検波電圧“Ｖout1”と、図１０に例示されているしきい値としての電圧値Ｖthreとを比較することによって、入力ポート１１への入力信号レベルが過入力になっているか否か判定する。図１０に例示されているように検波回路１５の出力電圧がばらつくと、「過入力」とみなされる入力信号レベルもばらついてしまう。その結果、過入力判定機能が低下するおそれがある。例えば、本来「過入力」であると判定すべきところ、未だ「過入力」ではないと判定するおそれがある。すなわち、過入力判定において誤判定が生ずる可能性がある。
【０００８】
また、増幅器１３への入力信号レベルを取り出すための分岐回路１４や、検波回路１５による検波電圧“Ｖout1”と「過入力」とみなすしきい値とを比較する電圧比較／判定回路１６を設ける必要があるので、過入力判定回路の回路構成が複雑になる。
【０００９】
そこで、本発明は、回路構成を簡易にすることができ、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止することができる過入力判定回路および増幅装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明による過入力判定回路は、ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、ドレイン抵抗のドレイン端子側に接続された整流回路と、整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを備え、ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えたときにゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されていることを特徴とする。
【００１１】
本発明による増幅装置は、ＦＥＴを用い、ＦＥＴのゲート端子に入力信号が入力され、ＦＥＴのドレイン端子から出力信号を出力する増幅器と、増幅器に対する過入力を判定する過入力判定回路とを備え、過入力判定回路が、ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、ドレイン抵抗のドレイン端子側に接続された整流回路と、整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを含み、ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、過入力判定回路の回路構成を簡易にすることができ、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。
【図２】Ｐin−Ｉd 特性およびＰin−Ｉg 特性の一例を示す説明図である。
【図３】入力ポートへの入力信号レベル（Ｐin）と整流回路の出力電圧（Ｖout3）との関係の一例を示す説明図である。
【図４】電圧Ｖgsとゲート電流Ｉg との関係の一例を示す説明図である。
【図５】定電圧源側の電圧ＶGGとゲート電流Ｉg との関係を示す説明図である。
【図６】ＶGG−Ｖgs特性を示す説明図である。
【図７】電圧Ｖdsが一定の周期で変動をしている例を示す説明図である。
【図８】本発明による過入力判定回路を含む増幅装置の要部を示すブロック図である。
【図９】マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。
【図１０】図９に示す回路構成におけるの入力信号レベル（Ｐin）と検波電圧（Ｖout1）との関係の一例を示す説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
図１は、マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。図１に示す回路構成において、入力ポート３１には、入力信号としてＲＦ信号が入力され、出力ポート３２から、入力信号がＦＥＴ（電界効果トランジスタ）による増幅器（ＦＥＴ増幅器）３３で増幅された出力信号が出力される。
【００１６】
定電圧源３４は、ＦＥＴ増幅器３３にゲート電圧を供給するための定電圧源である。コンデンサ３６は、定電圧源３４からのＤＣ成分が、入力ポート３１に漏れるのを防止するためのＤＣカットの役割を担う。定電圧源３５は、ＦＥＴ増幅器３３にドレイン電圧を供給するための定電圧源である。コンデンサ３７は、定電圧源３５からのＤＣ成分が、出力ポート３２に漏れるのを防止するためのＤＣカットの役割を担う。
【００１７】
本実施形態では、抵抗３８が、ポイント３９とポイント４０と間（定電圧源３４とＦＥＴ増幅器３３のゲート端子との間）に接続されている。以下、抵抗３８をＦＥＴ増幅器３３のゲート抵抗という。また、抵抗４１が、ポイント４２とポイント４３と間（定電圧源３５とＦＥＴ増幅器３３のドレイン端子との間）に接続されている。以下、抵抗４１をＦＥＴ増幅器３３のドレイン抵抗という。
【００１８】
なお、図１において、ポイント３９（定電圧源３４の出力側）における電圧をＶGGとする。ポイント４０（ＦＥＴ増幅器３３のゲート端子側）における電圧をＶgsとする。ポイント４２（定電圧源３５の出力側）における電圧をＶDDとする。ポイント４３（ＦＥＴ増幅器３３のドレイン端子側）における電圧をＶdsとする。
【００１９】
また、ポイント３９とポイント４０との間を流れるゲート電流をＩg 、ポイント４２とポイント４３との間を流れるドレイン電流をＩd とする。ゲート電流Ｉg の向きは、図１に矢印で示された向き（定電圧源３４から出る向き）であるとする。ドレイン電流Ｉd の向きは、図１に矢印で示された向き（定電圧源３５から出る向き）であるとする。
【００２０】
図１に示された回路構成において、整流回路４５が、コンデンサ４４を介してポイント４３に接続されている。コンデンサ４４は、定電圧源３５からのＤＣ成分が、整流回路４５に漏れるのを防ぐためのＤＣカットの役割を担う。判定回路４６は、整流回路４５から出力される電圧Ｖout3の値によって、ＦＥＴ増幅器３３への入力信号レベルが過入力であるか否かを判定する回路である。
【００２１】
図２は、図１に示された回路構成におけるゲート抵抗３８の抵抗値をある値に固定し、ドレイン抵抗４１の値を０Ωにした場合の、Ｐin−Ｉd 特性およびＰin−Ｉg 特性の一例を示す説明図である。図２において、横軸は入力ポート３１への入力信号レベル“Ｐin”を示し、縦軸はポイント４２とポイント４３との間のドレイン電流Ｉd の値、およびポイント３９とポイントとの４０間のゲート電流Ｉg の値を示す。また、図２において、実線はＰin−Ｉd 特性を示し、破線はＰin−Ｉg 特性を示す。
【００２２】
図２に示す例では、入力ポート３１への入力信号レベル“Ｐin”がＰ401 付近である場合に、ゲート電流Ｉg が急激に流れ出る。ポイント３９とポイントとの４０間のゲート電流Ｉg が急激に大きくなることによって、ポイント４０における電圧Ｖgsが急激に浅くなり、ドレイン電流Ｉd が急激に流れ出す。なお、「浅くなる」とは、ＰＭＯＳであればより低い電圧になることを意味し、ＮＭＯＳであればより高い電圧になることを意味する。また、ゲート抵抗３８の抵抗値が変ると、Ｐ401 は、図２における右方向または左方向に移動する。
【００２３】
図２に示すＰin−Ｉd 特性およびＰin−Ｉg 特性になるようにゲート抵抗３８の抵抗値を決め、かつ、ドレイン抵抗４１の抵抗値を０Ωではないある値に固定すると、図２に示す入力信号レベルＰ401 よりも大きい入力信号レベルがポート３１に印加されたとき、ポイント４３における電圧Ｖdsが一定の周期で変動する。換言すれば、本実施形態では、ドレイン抵抗４１の抵抗値を、図２に示す入力信号レベルＰ401 よりも大きい入力信号レベルがポート３１に印加されたときに、ポイント４３における電圧Ｖdsが一定の周期で変動するような値にする。
【００２４】
整流回路４５は、電圧Ｖdsの周期変動におけるＲＦ成分を整流して検波する。そして、検波出力を判定回路４６に出力する。すなわち、Ｖdsの周期変動に対する出力電圧が、整流回路４５の出力電圧Ｖout3として判定回路４６に入力される。
【００２５】
図３は、入力ポート３１への入力信号レベル“Ｐin”と整流回路４５の出力電圧“Ｖout3”との関係（Ｐin−Ｖout3特性）の一例を示す説明図である。図３において、横軸は入力ポート３１への入力信号レベル“Ｐin”を示し、縦軸は整流回路４５の出力電圧“Ｖout3”の値を示す。図３における入力信号レベルＰ501 は、図２中の入力信号レベルＰ401 と同じレベルであり、「過入力」とみなす入力信号レベルであるとする。
【００２６】
図３に示すように、入力ポート３１への入力信号レベルがＰ501 よりも大きい場合に、整流回路４５の出力電圧“Ｖout3”は、０Ｖでないある電圧値を示す。ただし、整流回路４５の出力電圧のばらつき等に起因して、Ｐin−Ｖout3特性にばらつきが生ずる（特性５０１，５０２，５０３参照）。なお、整流回路４５の出力電圧のばらつきは、例えば、整流回路４５を構成する素子の特性のばらつきに起因して生ずる。
【００２７】
しかし、整流回路４５は、Ｐin−Ｖout3特性のばらつきに依存せず、入力ポート３１への入力信号レベルがＰ501 より大きい場合には０Ｖでない電圧を出力する。よって、判定回路４６は、０Ｖでない電圧が入力された時点で、ＦＥＴ増幅器３３への入力信号レベルが「過入力である」と判定すれば、Ｐin−Ｖout3特性にばらつきがあっても正しい判定結果を得ることができる。そして、判定回路４６は、入力される電圧を「過入力」とみなすためのしきい値と比較する処理を実行しない。
【００２８】
本実施形態の回路構成では、整流回路４５の出力電圧Ｖout3の値がばらついても、過入力判定において誤判定は生じない。また、図９に示された回路構成における分岐回路１４のような入力信号レベルを一部取り出すための回路は不要でなる。また、図１に示す回路構成における判定回路４６では、しきい値との比較機能を有する必要がないので、簡易な回路構成で過入力判定の誤動作を防ぐことができる。
【００２９】
次に、図１に示す回路構成における過入力判定回路の作用を、より具体的に説明する。
【００３０】
図４は、図１におけるポイント４０における電圧Ｖgsと、ポイント３９とポイント４０との間を流れるゲート電流Ｉg との関係（Ｖgs−Ｉg 特性）の一例を示す説明図である。図４において、横軸はポイント４０における電圧Ｖgsを示し、縦軸はポイント３９とポイント４０との間を流れるゲート電流Ｉg の値を示す。なお、このときの入力ポート３１における入力信号レベルは、図３における「過入力」とみなす入力信号レベルと同じレベルである。また、ポイント３９とポイント４０との間のゲート抵抗３８の抵抗値と、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値とは、０Ωであるとする。図４から、ＦＥＴ増幅器３３にかかるゲート電圧Ｖgsの値が浅くなるにつれて（図４に示す例では、０Ｖに近づくにつれて）、ゲート電流Ｉg が流れ出ているのがわかる。
【００３１】
図５は、ポイント３９の電圧ＶGGとゲート電流Ｉg との関係（ＶGG−Ｉg 特性）を示す説明図である。図５において、横軸はポイント３９における電圧ＶGGを示し、縦軸はポイント３９とポイント４０との間を流れるゲート電流Ｉg の値を示す。図５において、破線による特性７０１は、図４に例示されたＶgs−Ｉg 特性を示すＦＥＴ増幅器３３において、ゲート抵抗３８の抵抗値をＲg とし、（１）式で算出されるポイント３９の電圧ＶGGとゲート電流Ｉg との関係を示す。
【００３２】
ＶGG=Ｖgs＋Ｉg ×Ｒg       ・・・（１）
【００３３】
また、実線による特性７０２は、特性７０１におけるＶGGを算出したときのゲート抵抗３８の抵抗値Ｒg と同じ抵抗値の抵抗を、ポイント３９とポイント４０との間に実際に挿入した場合に測定されるＶGG−Ｉg 特性を示す。ただし、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値は０Ωである。
【００３４】
図５に示すように、測定される特性７０２は、計算で求められた特性７０１とほぼ同様の特性である。すなわち、ポイント３９の電圧ＶGGの値がＶ703 付近になると、急激にゲート電流Ｉg が流れ出す。図５に示すＶGGの電圧値Ｖ703 は、入力ポート３１への入力信号レベルが過入力にならないレベルにおいてＦＥＴ増幅器３３のドレイン電流Ｉd が所望の値を示すような電圧値である。
【００３５】
本実施形態では、このような電圧値Ｖ703 において、入力ポート３１への入力信号レベルが「過入力」とみなすレベルになると（Ｐinが図２におけるＰ401 や、図３におけるＰ501 の値のとき）、ゲート電流Ｉg が急激に流れ出すように、ポイント３９とポイント４０との間のゲート抵抗Ｒg の抵抗値を決める。
【００３６】
図６は、ＶGG−Ｖgs特性を示す説明図である。図６において、横軸はポイント３９における電圧ＶGGを示し、縦軸はポイント４０における電圧Ｖgsを表す。図５に示す特性７０２を、（１）式の関係を用いて、ポイント３９の電圧ＶGGとポイント４０の電圧Ｖgsとの関係として表すと、図６に実線で示す特性８０１のようになる。また、破線で示す特性８０２は、ポイント４３における電圧Ｖdsが図５に示す特性７０２の場合よりも低い場合のＶGG−Ｖgs特性を示す。なお、特性８０１および特性８０２は、ともに、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値が０Ωの場合の特性である。
【００３７】
図６において、ポイント３９の電圧ＶGGに対してポイント４０の電圧Ｖgsが急激に変化するときのＶGGの値Ｖ803 は、図５におけるＶ703 と同じ値を示す。図６に示すように、ポイント３９の電圧ＶGGがＶ803 より深い領域（図６に示す例では、０Ｖから遠い負側の領域）では、特性８０１と特性８０２はほぼ同様の特性を示している。接点３９の電圧ＶGGが、Ｖ803 より浅い領域では、ＶGGの値に対して特性８０１と特性８０２は異なるＶgsの値を示す。
【００３８】
次に、ポイント４２とポイント４３との間のドレイン抵抗４１に、０Ωではないある抵抗値をもたせ、このときにＦＥＴ増幅器３３のゲート電流Ｉg が、急激に流れ出すような入力信号レベルが入力ポート３１に印加される場合を考える。
【００３９】
その場合には、以下のように状態が遷移する。
【００４０】
（１）ＦＥＴ増幅器３３のゲート電流Ｉｇが急激に流れ出すと、ポイント４０における電圧Ｖgsが急激に浅くなる。
【００４１】
（２）ポイント４０における電圧Ｖgsが急激に浅くなると、ＦＥＴ増幅器３３に流れるドレイン電流Ｉd が急激に流れ出す。
【００４２】
（３）ドレイン電流Ｉd が流れ出すと、ポイント４２とポイント４３との間のドレイン抵抗４１において電圧降下が起きる。
【００４３】
（４）ドレイン抵抗４１において電圧が降下すると、ポイント４３における電圧Ｖdsが低くなる。
【００４４】
（５）ポイント４３における電圧Ｖdsが低くなるということは、図６に示す特性８０１が特性８０２に遷移したことになる。ポイント３９における電圧ＶGGがＶ803 において、特性８０１から特性８０２になるということは、ポイント４０における電圧Ｖgsが急激に深くなるということなので、ＦＥＴ増幅器３３に流れるドレイン電流Ｉd は急激に小さくなる。
【００４５】
（６）ドレイン電流Ｉd が急激に小さくなると、ポイント４２とポイントとの４３間のドレイン抵抗４１における電圧降下が小さくなるので、ポイント４３における電圧Ｖdsは高くなる。
【００４６】
（７）ポイント４３における電圧Ｖdsが高くなるということは、図６に示す特性８０２が特性８０１に遷移したことになる。ポイント３９における電圧ＶGGがＶ803 において、特性８０２から特性８０１になるということは、ポイント４０における電圧Ｖgsが急激に浅くなるということである。
【００４７】
ポイント４０における電圧Ｖgsが急激に浅くなるので、上記の（２）の状態に戻る。その後、（２）〜（７）の状態が繰り返されるので、ポイント４３の電圧Ｖdsはある一定の周期で変動することになる。
【００４８】
図７は、ポイント４３において電圧Ｖdsが一定の周期で変動をしている例を示す説明図である。図７において、横軸は時間を示し、縦軸はポイント４３における電圧Ｖdsを示す。図７に示す例では、ポイント４３の電圧Ｖdsが２ＭＨｚの周期で変動をしている。
【００４９】
上記のように、整流回路４５は、電圧Ｖdsの周期変動におけるＲＦ成分を、整流し検波し、Ｖdsの周期変動に対する出力電圧Ｖout3を判定回路４６に出力する。判定回路４６は、整流回路４５から、０Ｖでない電圧が入力された場合に「過入力である」と判定する。
【００５０】
以上のように、本実施形態では、過入力とみなす入力信号レベルにおいて、図１に示すポイント４０における電圧Ｖgsに対するゲート電流Ｉg が、図４に示すような特性を有するＦＥＴ増幅器３３に対して、図５に例示された特性７０２に示すように、ポイント３９における電圧ＶGGが所望の電圧Ｖ703 になると、ゲート電流Ｉｇが急激に流れ出るように、ポイント３９とポイント４０との間のゲート抵抗３８の抵抗値を決める。なお、所望の電圧とは、過入力とみなしたい入力信号レベルに対応する電圧ＶGGの値である。そして、ゲート電流Ｉｇが急激に流れ出たとき、ポイント４３における電圧Ｖdsが一定の周期で変動するように、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値を決める。
【００５１】
すると、整流回路４５の出力電圧Ｖout3の値は、過入力とみなすレベル以下の入力信号レベルが入力ポート３１に入ると０Ｖを示し、過入力とみなすレベルよりも大きい入力信号レベルが入力ポート３１に入ると０Ｖでない電圧値を示すので、整流回路４５の出力電圧Ｖout3がばらついても、過入力判定の機能が維持される。
【００５２】
また、図９に示された分岐回路１４のように入力信号レベルを一部取り出すための回路は不要であり、また、図１に示された判定回路４６には、しきい値との比較機能は要求されないので、簡易な回路構成で過入力判定の誤動作を防ぐことができる。
【００５３】
図８は、本発明による過入力判定回路を含む増幅装置の要部を示すブロック図である。図８に示すように、増幅装置は、ＦＥＴによる増幅器１と、増幅器１に対する過入力を判定する過入力判定回路２とを備え、過入力判定回路２が、ゲート電圧を供給するゲート用定電圧源２１とＦＥＴのゲート端子との間に設けられたゲート抵抗２２と、ドレイン電圧を供給するドレイン用定電圧源２３とＦＥＴのドレイン端子との間に設けられたドレイン抵抗２４と、ドレイン抵抗のドレイン端子側に接続された整流回路２５と、整流回路２５の出力電圧の値によって過入力であるか否か判定する判定回路２６とを含んでいる。ゲート抵抗２２の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗２４の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路２５の出力電圧を変化させる値に選定されている。
【符号の説明】
【００５４】
１    増幅器
２    過入力判定回路
２１  ゲート用定電圧源
２２  ゲート抵抗
２３  ドレイン用定電圧源
２４  ドレイン抵抗
２５  整流回路
２６  判定回路
３１  入力ポート
３２  出力ポート
３３  ＦＥＴ増幅器
３４  定電圧源
３５  定電圧源
３６  コンデンサ
３７  コンデンサ
３８  抵抗（ゲート抵抗）
３９，４０，４２，４３  ポイント
４１  抵抗（ドレイン抵抗）
４４  コンデンサ
４５  整流回路
４６  判定回路
【図１】
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【図２】
2010199714.tif 000004
【図３】
2010199714.tif 000005
【図４】
2010199714.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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