(57)【要約】【課題】最大出力電流及び短絡時出力電流を正確に設定できるボルテージレギュレータを提供する。【解決手段】過電流保護回路の最大出力電流Ｉｍ及び短絡時出力電流Ｉｓの電流値を決定する回路として、電流を電圧に変換する抵抗を用いず、出力電流に応じた電流をミラーするカレントミラー回路を用いて電流で制御する回路を備えた。従って、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓは出力電流Ｉｏｕｔに対して正確に設定することが出来る。【選択図】図１
2010218543.tif 000002
【特許請求の範囲】
【請求項１】
一定の出力電圧を出力端子から出力するボルテージレギュレータにおいて、
基準電圧と前記出力電圧に基づいた電圧とを比較し、前記出力電圧が一定になるよう出力トランジスタのゲート電圧を制御するアンプと、
前記アンプの出力信号及び電源電圧に基づき、前記出力電圧を出力する前記出力トランジスタと、
前記出力トランジスタとカレントミラー接続し、前記出力トランジスタの出力電流をセンスするセンストランジスタと、
前記センストランジスタに流れる電流を流す第一トランジスタとカレントミラー接続する第二トランジスタを有し、前記出力電流が最大出力電流になると、前記第二トランジスタに流れる電流に基づいて前記出力トランジスタがオフしていくよう動作する第一制御回路と、
前記第一トランジスタとカレントミラー接続する第五トランジスタを有し、前記出力電流が前記最大出力電流になって前記出力電圧が所定電圧以下になると、前記出力電流が短絡時出力電流になるように、前記第五トランジスタに流れる電流に基づいて前記出力トランジスタがさらにオフしていくよう動作する第二制御回路と、
を備えることを特徴とするボルテージレギュレータ。
【請求項２】
前記第一制御回路は、
ソースを接地端子に接続される前記第二トランジスタと、
電源端子と前記第二トランジスタとの間に設けられ、順方向にダイオード接続する第三トランジスタと、
前記第三トランジスタとカレントミラー接続する第四トランジスタと、
を有し、
前記第二制御回路は、
ソースを前記出力端子に接続される前記第五トランジスタと、
前記電源端子と前記第五トランジスタとの間に設けられ、順方向にダイオード接続する第六トランジスタと、
前記第六トランジスタとカレントミラー接続する第七トランジスタと、
を有する、
ことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記第一制御回路は、
ソースを接地端子に接続される前記第二トランジスタと、
電源端子と前記第二トランジスタとの間に設けられ、ゲートに線形領域で動作する電圧が印加される第三トランジスタと、
ゲートが、前記第三トランジスタのドレインと接続された第四トランジスタと、
を有し、
前記第二制御回路は、
ソースを前記出力端子に接続される前記第五トランジスタと、
前記電源端子と前記第五トランジスタとの間に設けられ、ゲートに線形領域で動作する電圧が印加される第六トランジスタと、
ゲートが、前記第六トランジスタのドレインと接続された第七トランジスタと、
を有する、
ことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項４】
前記第一制御回路は、
バイアス電流源と
電源端子と前記バイアス電流源との間に設けられ、順方向にダイオード接続する第八トランジスタと、
前記第八トランジスタとカレントミラー接続する第九トランジスタと、
ソースを接地端子に接続される前記第二トランジスタと、
前記第九トランジスタのドレインにゲートが接続する前記第四トランジスタと、
を有することを特徴とする請求項１記載のボルテージレギュレータ。
【請求項５】
一定の出力電圧を出力端子から出力するボルテージレギュレータにおいて、
基準電圧と前記出力電圧に基づいた電圧とを比較し、前記出力電圧が一定になるよう出力トランジスタのゲート電圧を制御するアンプと、
前記アンプの出力信号及び電源電圧に基づき、前記出力電圧を出力する前記出力トランジスタと、
前記出力トランジスタとカレントミラー接続し、前記出力トランジスタの出力電流をセンスするセンストランジスタと、
前記センストランジスタに流れる電流を流す第一トランジスタとカレントミラー接続する第二トランジスタと、
前記第一トランジスタとカレントミラー接続する第五トランジスタを有し、
前記出力電流が最大出力電流になると、前記第二トランジスタに流れる電流に基づいて前記出力トランジスタがオフしていくよう動作し、
前記出力電流が前記最大出力電流になって前記出力電圧が所定電圧以下になると、前記出力電流が短絡時出力電流になるように、前記第五トランジスタに流れる電流に基づいて前記出力トランジスタがさらにオフしていくよう動作する第一制御回路と、
を備えることを特徴とするボルテージレギュレータ。
【請求項６】
前記第一トランジスタは閾値の低いトランジスタを備える事を特徴とする請求項５記載のボルテージレギュレータ。
【請求項７】
接地端子と前記第二のトランジスタの間に、順方向にダイオード接続する第十トランジスタを備える事を特徴とした請求項５または請求項６記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路を備えたボルテージレギュレータに関する。
【背景技術】
【０００２】
従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す図である。
【０００３】
出力電圧Ｖｏｕｔが所定電圧よりも高いと、つまり、分圧回路９１の分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いと、アンプ９２の出力信号（出力トランジスタ８４のゲート電圧）が高くなり、出力トランジスタ８４はオフしていき、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記のように、出力電圧Ｖｏｕｔは高くなる。つまり、出力電圧Ｖｏｕｔが一定になる。
【０００４】
ここで、ボルテージレギュレータの出力端子と接地端子とが短絡するとする。すると、出力電流Ｉｏｕｔが、多くなり、最大出力電流Ｉｍになる。この最大出力電流Ｉｍに応じ、出力トランジスタ８４とカレントミラー接続するセンストランジスタ８３に流れる電流が多くなり、この時ＰＭＯＳトランジスタ８２がオンしていて、抵抗８７だけに発生する電圧が高くなり、ＮＭＯＳトランジスタ８５がオンしていき、抵抗８６に発生する電圧が高くなり、ＰＭＯＳトランジスタ８１がオンしていき、出力トランジスタ８４のゲート・ソース間電圧が低くなり、出力トランジスタ８４がオフしていく。よって、出力電流Ｉｏｕｔは最大出力電流Ｉｍよりも多くならずに最大出力電流Ｉｍに固定され、出力電圧Ｖｏｕｔが低くなる。ここで、抵抗８７だけに発生する電圧により、出力トランジスタ８４のゲート・ソース間電圧が低くなり、出力トランジスタ８４がオフしていき、出力電流Ｉｏｕｔが最大出力電流Ｉｍに固定されるので、最大出力電流Ｉｍは抵抗８７だけの抵抗値によって決定される。
【０００５】
出力電圧Ｖｏｕｔが低くなることにより、ＰＭＯＳトランジスタ８２のゲート・ソース間電圧が閾値電圧の絶対値Ｖｔｐよりも低くなると、ＰＭＯＳトランジスタ８２はオフする。すると、抵抗８７だけでなくて抵抗８７及び８８の両方に発生する電圧が高くなり、ＮＭＯＳトランジスタ８５がさらにオンしていき、抵抗８６に発生する電圧がさらに高くなり、ＰＭＯＳトランジスタ８１がさらにオンしていき、出力トランジスタ８４のゲート・ソース間電圧がさらに低くなり、出力トランジスタ８４がさらにオフしていく。よって、出力電流Ｉｏｕｔが、少なくなり、短絡時出力電流Ｉｓになる。その後、出力電圧Ｖｏｕｔが、低くなり、０ボルトになる。ここで、抵抗８７及び８８の両方に発生する電圧により、出力トランジスタ８４のゲート・ソース間電圧が低くなり、出力トランジスタ８４がオフしていき、出力電流Ｉｏｕｔが短絡時出力電流Ｉｓになるので、短絡時出力電流Ｉｓは抵抗８７及び８８の両方の抵抗値によって決定される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２１６２５２号公報（図５）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の技術では、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓが出力電流Ｉｏｕｔに対して正確に設定されるようにする場合、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓが抵抗８７及び８８の両方の抵抗値によって決定されているので、抵抗８７及び８８の両方の抵抗値のトリミング工程が必要になってしまう。よって、その分、ボルテージレギュレータの製造工程が複雑になってしまう。
【０００８】
本発明は、上記課題に鑑みてなされ、容易に最大出力電流及び短絡時出力電流を正確に設定できるボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するため、過電流保護回路を備えたボルテージレギュレータにおいて、過電流保護回路の最大出力電流Ｉｍ及び短絡時出力電流Ｉｓの電流値を決定する回路として、出力電流に応じた電流をミラーするカレントミラー回路を用いて電流で制御する回路を備えたことを特徴とするボルテージレギュレータを提供する。
【発明の効果】
【００１０】
本発明の過電流保護回路を備えたボルテージレギュレータは、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓの電流値を決定するために、出力電流に応じた電流をミラーするカレントミラー回路を備えたので、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓを出力電流に対して正確に設定することが出来る。
【図面の簡単な説明】
【００１１】
【図１】本発明のボルテージレギュレータを示す回路図である。
【図２】ボルテージレギュレータの出力電圧出力電流特性を示す図である。
【図３】従来のボルテージレギュレータを示す回路図である。
【図４】第二の実施形態のボルテージレギュレータを示す回路図である。
【図５】第三の実施形態のボルテージレギュレータを示す回路図である。
【図６】第四の実施形態のボルテージレギュレータを示す回路図である。
【図７】第三の実施形態のボルテージレギュレータの出力電圧出力電流特性を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
まず、ボルテージレギュレータの構成について説明する。図１は、本発明のボルテージレギュレータを示す回路図である。
【００１３】
ボルテージレギュレータは、センス回路１０、制御回路２０、制御回路３０、出力トランジスタ４０、分圧回路５０及びアンプ６０を備える。
【００１４】
センス回路１０は、センストランジスタ１１とＮＭＯＳトランジスタ１２を有する。制御回路２０は、ＰＭＯＳトランジスタ２２及び２３とＮＭＯＳトランジスタ２１を有する。制御回路２０は、ＰＭＯＳトランジスタ３２及び３３とＮＭＯＳトランジスタ３１を有する。
【００１５】
アンプ６０の非反転入力端子は分圧回路５０の出力端子に接続し、反転入力端子は基準電圧入力端子に接続し、出力端子はセンス回路１０の入力端子と制御回路２０の出力端子と制御回路３０の出力端子と出力トランジスタ４０のゲートとに接続する。出力トランジスタ４０のソース及びバックゲートは電源端子に接続し、ドレインはボルテージレギュレータの出力端子に接続する。分圧回路５０は、ボルテージレギュレータの出力端子と接地端子との間に設けられる。
【００１６】
センストランジスタ１１のゲートはアンプ６０の出力端子に接続し、ソース及びバックゲートは電源端子に接続する。ＮＭＯＳトランジスタ１２のゲートはドレインとＮＭＯＳトランジスタ２１のゲートとＮＭＯＳトランジスタ３１のゲートとセンストランジスタ１１のドレインとに接続し、ソース及びバックゲートは接地端子に接続する。ＰＭＯＳトランジスタ２２のゲートはドレインとＰＭＯＳトランジスタ２３のゲートとＮＭＯＳトランジスタ２１のドレインとに接続し、ソース及びバックゲートは電源端子に接続する。ＰＭＯＳトランジスタ２３のソース及びバックゲートは電源端子に接続し、ドレインはアンプ６０の出力端子に接続する。ＮＭＯＳトランジスタ２１のソース及びバックゲートは接地端子に接続する。ＰＭＯＳトランジスタ３２のゲートはドレインとＰＭＯＳトランジスタ３３のゲートとＮＭＯＳトランジスタ３１のドレインとに接続し、ソース及びバックゲートは電源端子に接続する。ＰＭＯＳトランジスタ３３のソース及びバックゲートは電源端子に接続し、ドレインはアンプ６０の出力端子に接続する。ＮＭＯＳトランジスタ３１のソース及びバックゲートはボルテージレギュレータの出力端子に接続する。
【００１７】
ＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２３とはカレントミラー接続する。ＰＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３３とはカレントミラー接続する。出力トランジスタ４０とセンストランジスタ１１とはカレントミラー接続する。センストランジスタ１１に流れる電流を流すＮＭＯＳトランジスタ１２とＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ３１とはカレントミラー接続する。
【００１８】
分圧回路５０は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。アンプ６０は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ４０のゲート電圧を制御する。出力トランジスタ４０は、アンプ６０の出力信号及び電源電圧ＶＤＤに基づき、出力電圧Ｖｏｕｔを出力する。センス回路１０は、センストランジスタ１１によって出力トランジスタ４０の出力電流Ｉｏｕｔをセンスする。出力電流Ｉｏｕｔが最大出力電流Ｉｍになると、制御回路２０はＮＭＯＳトランジスタ２１に流れる電流に基づいて出力トランジスタ４０がオフしていくよう動作する。出力電流Ｉｏｕｔが最大出力電流Ｉｍになって出力電圧Ｖｏｕｔが所定電圧Ｖａ以下になると、出力電流Ｉｏｕｔが短絡時出力電流Ｉｓになるように、制御回路３０はＮＭＯＳトランジスタ３１に流れる電流に基づいて出力トランジスタ４０がさらにオフしていくよう動作する。
【００１９】
次に、ボルテージレギュレータの動作について説明する。図２は、ボルテージレギュレータの出力電圧出力電流特性を示す図である。
出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高く、アンプ６０の出力信号（出力トランジスタ４０のゲート電圧）が高くなり、出力トランジスタ４０はオフしていき、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。つまり、出力電圧Ｖｏｕｔが一定になる。
【００２０】
ここで、ボルテージレギュレータの出力端子と接地端子とが短絡すると、出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍになると、最大出力電流Ｉｍに応じ、出力トランジスタ４０とカレントミラー接続するセンストランジスタ１１に流れる電流が多くなり、ＮＭＯＳトランジスタ１２に流れる電流も多くなる。ＮＭＯＳトランジスタ１２とカレントミラー接続するＮＭＯＳトランジスタ２１に流れる電流も多くなり、ＰＭＯＳトランジスタ２２に流れる電流も多くなる。ＰＭＯＳトランジスタ２２とカレントミラー接続するＰＭＯＳトランジスタ２３のオン抵抗が低くなり、出力トランジスタ４０のゲート・ソース間電圧が低くなり、出力トランジスタ４０がオフしていく。よって、出力電流Ｉｏｕｔは最大出力電流Ｉｍよりも多く流れず、出力電圧Ｖｏｕｔが低くなる。ここで、ＮＭＯＳトランジスタ２１に流れる電流により、出力トランジスタ４０のゲート・ソース間電圧が低くなり、出力トランジスタ４０がオフしていき、出力電流Ｉｏｕｔが最大出力電流Ｉｍに固定されるので、最大出力電流ＩｍはＮＭＯＳトランジスタ２１に流れる電流によって決定される。
【００２１】
出力電圧Ｖｏｕｔが、低くなり、所定電圧Ｖａ以下になる。すると、ＮＭＯＳトランジスタ３１のゲート・ソース間電圧が閾値電圧Ｖｔｎ以上になり、ＮＭＯＳトランジスタ３１はオンする。すると、ＰＭＯＳトランジスタ３２に流れる電流が多くなり、ＰＭＯＳトランジスタ３２とカレントミラー接続するＰＭＯＳトランジスタ３３のオン抵抗が低くなり、出力トランジスタ４０のゲート・ソース間電圧がさらに低くなり、出力トランジスタ４０がさらにオフしていく。よって、出力電流Ｉｏｕｔが、少なくなり、短絡時出力電流Ｉｓになる。この短絡時出力電流Ｉｓは、ＮＭＯＳトランジスタ３１に流れる電流によって決定される。その後、出力電圧Ｖｏｕｔが、低くなり、０ボルトになる。ここで、ＮＭＯＳトランジスタ３１に流れる電流により、出力トランジスタ４０のゲート・ソース間電圧が低くなり、出力トランジスタ４０がオフしていき、出力電流Ｉｏｕｔが短絡時出力電流Ｉｓになるので、短絡時出力電流ＩｓはＮＭＯＳトランジスタ３１に流れる電流によって決定される。
【００２２】
このようにすると、出力トランジスタ４０とセンストランジスタ１１とはカレントミラー接続し、さらに、センストランジスタ１１に流れる電流を流すＮＭＯＳトランジスタ１２とＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ３１とはカレントミラー接続するので、これらのカレントミラー比に基づき、抵抗の抵抗値のトリミング工程等がなくても、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ３１に流れる電流は出力トランジスタ４０に流れる出力電流Ｉｏｕｔに対して正確に設定される。つまり、最大出力電流Ｉｍ及び短絡時出力電流ＩｓがＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ３１に流れる電流によってそれぞれ決定されるので、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓは出力電流Ｉｏｕｔに対して正確に設定される。
【００２３】
また、制御回路２０及び制御回路３０に抵抗がないので、その抵抗の抵抗値のトリミング工程もない。よって、そのトリミング工程で使用されるヒューズもなくなるので、ボルテージレギュレータの面積が小さくなる。
【００２４】
なお、図示しないが、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２３は、カレントミラー接続する代わりに、ＰＭＯＳトランジスタ２２のゲートに線形領域で動作するような電圧を与える回路に変更しても良い。ＰＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３３も同様である。
【００２５】
また、ＮＭＯＳトランジスタ３１のバックゲートは、図１では、ボルテージレギュレータの出力端子に接続しているが、図示しないが、接地端子に接続しても良い。すると、ＮＭＯＳトランジスタ３１がオンしにくくなり、これに応じ、図２の波形が微調整される。
＜第二の実施形態＞
【００２６】
図４は、第二の実施形態のボルテージレギュレータの回路図である。
図１との違いはＰＭＯＳトランジスタ２２を削除し、ＰＭＯＳトランジスタ４０１、４０２とバイアス電流原４０３を追加した点である。接続としては、バイアス電流原４０３は、一方は接地端子に接続され、もう一方はＰＭＯＳトランジスタ４０１のドレインに接続される。ＰＭＯＳトランジスタ４０１は、ゲートおよびドレインはＰＭＯＳトランジスタ４０２のゲートに接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ４０２は、ドレインはＰＭＯＳトランジスタ２３のゲートおよびＮＭＯＳトランジスタ２１のドレインに接続され、ソースは電源端子に接続される。
【００２７】
次に第二の実施形態のボルテージレギュレータの動作について説明する。
出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高く、アンプ６０の出力信号（出力トランジスタ４０のゲート電圧）が高くなり、出力トランジスタ４０はオフしていき、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。つまり、出力電圧Ｖｏｕｔが一定になる。
【００２８】
出力電圧が一定である時、バイアス電流原４０３によってＰＭＯＳトランジスタ４０１に電流が流れる。ＰＭＯＳトランジスタ４０１とＰＭＯＳトランジスタ４０２はカレントミラーを構成しているため、ＰＭＯＳトランジスタ４０２に電流が流れ、ノード４１１は電源電圧ＶＤＤ付近の電圧となる。ノード４１１が電源電圧ＶＤＤ付近の電圧のため、ＰＭＯＳトランジスタ２３はオフした状態にある。
【００２９】
ここで、ボルテージレギュレータの出力端子と接地端子とが短絡すると、出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍになると、最大出力電流Ｉｍに応じ、出力トランジスタ４０とカレントミラー接続するセンストランジスタ１１に流れる電流が多くなり、ＮＭＯＳトランジスタ１２に流れる電流も多くなる。すると、ＮＭＯＳトランジスタ１２とカレントミラー接続するＮＭＯＳトランジスタ２１に流れる電流も多くなっていく。ここで、ＮＭＯＳトランジスタ２１に流れる電流がＰＭＯＳトランジスタ４０２に流れる電流より多くなると、ノード４１１の電圧は電源電圧ＶＤＤ付近の電圧から接地電圧ＶＳＳ付近の電圧へと変化していく。ノード４１１が接地電圧ＶＳＳ付近の電圧になるとＰＭＯＳトランジスタ２３がオンしていき、出力トランジスタ４０のゲート・ソース間電圧が低くなる。こうして出力トランジスタ４０はオフしていく。
【００３０】
出力トランジスタ４０とセンストランジスタ１１はカレントミラー接続している。さらに、ＮＭＯＳトランジスタ１２とＮＭＯＳトランジスタ２１はカレントミラー接続している。このためＮＭＯＳトランジスタ２１に流れる電流は、これらのカレントミラー比に基づき出力電流Ｉｏｕｔに対して正確な比で設定することが可能となる。最大出力電流ＩｍはＮＭＯＳトランジスタ２１に流れる電流とＰＭＯＳトランジスタ４０２に流れる電流によって決定される。このため、この二つの電流値を調節することで容易に最大出力電流Ｉｍを調節することが可能となる。
【００３１】
以上記載したように、第二の実施形態のボルテージレギュレータは、最大出力電流ＩｍをＮＭＯＳトランジスタ２１に流れる電流とＰＭＯＳトランジスタ４０２に流れる電流によって容易に設定および調節することが可能となる。
＜第三の実施形態＞
【００３２】
図５は、第三の実施形態のボルテージレギュレータの回路図である。
図１との違いはＰＭＯＳトランジスタ３２、３３、ＮＭＯＳトランジスタ１２を削除し、ＮＬトランジスタ５０１を追加した点である。接続としては、ＮＬトランジスタ５０１は、ゲートおよびドレインはＮＭＯＳトランジスタ２１のゲートおよびＮＭＯＳトランジスタ３１のゲートに接続され、ソースは接地端子に接続される。ＰＭＯＳトランジスタ３１は、ドレインはＮＭＯＳトランジスタ２１のドレインとＰＭＯＳトランジスタ２２のドレインおよびゲートに接続され、ソースは出力端子に接続される。
【００３３】
次に第三の実施形態のボルテージレギュレータの動作について説明する。ＮＬトランジスタとはＮＭＯＳトランジスタと比べて閾値の低いトランジスタの事を指す。
出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高く、アンプ６０の出力信号（出力トランジスタ４０のゲート電圧）が高くなり、出力トランジスタ４０はオフしていき、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。つまり、出力電圧Ｖｏｕｔが一定になる。
【００３４】
ここで、ボルテージレギュレータの出力端子と接地端子とが短絡すると、出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍになると、最大出力電流Ｉｍに応じ、出力トランジスタ４０とカレントミラー接続するセンストランジスタ１１に流れる電流が多くなる。するとＮＬトランジスタ５０１に流れる電流も多くなり、カレントミラー接続するＮＭＯＳトランジスタ２１に流れる電流も多くなっていく。ＮＭＯＳトランジスタ２１に電流が流れるとＰＭＯＳトランジスタ２２にも電流が流れ、カレントミラー接続するＰＭＯＳトランジスタ２３にも電流が流れていく。こうして出力トランジスタ４０のゲート・ソース間電圧が低くなり、出力トランジスタ４０はオフしていく。最大出力電流ＩｍはＮＭＯＳトランジスタ２１に流れる電流によって決定される。
【００３５】
出力電圧Ｖｏｕｔが低くなり所定電圧Ｖａ以下になる。すると、ＮＭＯＳトランジスタ３１のゲート・ソース間電圧が閾値電圧Ｖｔｎ以上になり、ＮＭＯＳトランジスタ３１はオンする。すると、ＰＭＯＳトランジスタ２２に流れる電流が多くなり、ＰＭＯＳトランジスタ２２とカレントミラー接続するＰＭＯＳトランジスタ２３のオン抵抗が低くなる。こうして出力トランジスタ４０のゲート・ソース間電圧がさらに低くなり、出力トランジスタ４０がさらにオフしていく。出力トランジスタ４０がさらにオフすると出力電流Ｉｏｕｔが少なくなり、短絡時出力電流Ｉｓまで制限される。この短絡時出力電流Ｉｓは、ＮＭＯＳトランジスタ３１に流れる電流によって決定することができる。その後、出力電圧Ｖｏｕｔはさらに低くなり０ボルトになっていく。
【００３６】
出力トランジスタ４０とセンストランジスタ１１はカレントミラー接続している。さらに、ＮＬトランジスタ５０１とＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ３１はカレントミラー接続している。このためＮＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ３１に流れる電流は、これらのカレントミラー比に基づき出力電流Ｉｏｕｔに対して正確な比で設定することが可能となる。最大出力電流Ｉｍ及び短絡時出力電流ＩｓはＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ３１に流れる電流によって決定される。このため、最大出力電流Ｉｍ及び短絡時出力電流Ｉｓは出力電流Ｉｏｕｔに対して正確な比で設定することが可能となる。
【００３７】
また、ＰＭＯＳトランジスタ３２、３３を削除しているため、さらにボルテージレギュレータの面積を小さくなすることができる。
【００３８】
ＮＬトランジスタ５０１は、出力電流Ｉｏｕｔが最大出力電流Ｉｍになる前に出力電圧が低下するのを防止するために用いている。出力端子と接地端子とが短絡し出力電流Ｉｏｕｔが上昇するとセンストランジスタ１１で電流をセンスして、出力トランジスタ４０をオフしていく。この時、最大出力電流Ｉｍ以下であってもセンストランジスタ１１は電流を正確に検出し、ＰＭＯＳトランジスタ２３に電流を流していく。このため、図７の点線で示すように、最大出力電流Ｉｍに達する前に出力トランジスタ４０をオフさせる動作が開始し、出力電圧が低下してしまうのである。これを防ぐために、ＮＬトランジスタ５０１とＮＭＯＳトランジスタ２１の閾値に差を設けることでミラー比をずらし、最大出力電流Ｉｍ以下では動作しないようにしている。
【００３９】
なお、図示はしないがＮＬトランジスタ５０１はNMOSトランジスタを用いても良い。
以上記載したように、第三の実施形態のボルテージレギュレータは、最大出力電流Ｉｍ及び短絡時出力電流ＩｓをＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ３１に流れる電流によって設定および調節することが可能となる。また、トランジスタ数を減らすためさらに小さい面積で実現することが可能となる。
＜第四の実施形態＞
【００４０】
図６は、第四の実施形態のボルテージレギュレータの回路図である。
図１との違いはＰＭＯＳトランジスタ３２、３３を削除し、ＮＭＯＳトランジスタ６０１を追加した点である。接続としては、ＮＭＯＳトランジスタ６０１は、ゲートおよびドレインはＮＭＯＳトランジスタ２１のソースに接続され、ソースは接地端子に接続される。
【００４１】
次に第四の実施形態のボルテージレギュレータの動作について説明する。
ＮＭＯＳトランジスタ２１のソースにＮＭＯＳトランジスタ６０１を追加することでＮＭＯＳトランジスタ１２とＮＭＯＳトランジスタ２１のミラー比をずらすことができる。このミラー比をずらすことによって最大出力電流Ｉｍ以下で出力電圧が低下するのを防止することができる。また、ＮＬトランジスタを用いないためＮＬトランジスタ用のマスクや工程を省くことができ、製造コスト削減を行うことができる。
【００４２】
また、図示はしないがさらにミラー比をずらすためＮＭＯＳトランジスタ１２にＮＬトランジスタを用いても良い。
【００４３】
以上記載したように、第四の実施形態のボルテージレギュレータは、最大出力電流Ｉｍ及び短絡時出力電流ＩｓをＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ３１に流れる電流によって設定および調節することが可能となる。また、ＮＬトランジスタを用いずにＮＭＯＳトランジスタ１２とＮＭＯＳトランジスタ２１のミラー比をずらすため、製造コスト削減を行うことができる。
【符号の説明】
【００４４】
１０  センス回路
２０、３０  制御回路
４０  出力トランジスタ
５０  分圧回路
６０  アンプ
４０３  バイアス電流源
５０１  ＮＬトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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