(57)【要約】【課題】微結晶シリコンをチャンネル領域として用い、コンタクト歩留まりを向上させ、良好な特性を備えるトランジスタを有するトランジスタ基板及びその製造方法を提供する。【解決手段】トランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、第１の半導体層１１４と、第２の半導体層１１５と、ストッパ膜１１６と、オーミックコンタクト層１１７、１１８と、ドレイン電極１１９と、ソース電極１２０と、を備える。微結晶シリコンを用いた第１の半導体層１１４上に第２の半導体層１１５を積層させた上で、第１の半導体層１１４及び第２の半導体層１１５の側面でオーミックコンタクト層１１７、１１８とコンタクトを取ることにより、コンタクト歩留まりを向上させ、良好な特性を備えるトランジスタを有するトランジスタ基板及びその製造方法を提供することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャンネル領域として機能する第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第１の半導体層と前記第２の半導体層のチャンネル長方向の側面を覆うように設けられたオーミックコンタクト層と、を備え、
前記第１の半導体層及び前記第２の半導体層と、前記オーミックコンタクト層と、は前記第１の半導体層及び前記第２の半導体層のチャンネル長方向の側面のみでコンタクトすることを特徴とするトランジスタを有するトランジスタ基板。
【請求項２】
前記第２の半導体層上に設けられた絶縁膜を備え、
前記絶縁膜は、前記第２の半導体層の上面全面を覆うように形成されており、
前記第１の半導体層と、前記第２の半導体層と、前記絶縁膜とのチャンネル長方向の側面がほぼ面一であることを特徴とする請求項１に記載のトランジスタを有するトランジスタ基板。
【請求項３】
前記第１の半導体層は、微結晶シリコンから形成され、前記第２の半導体層は、アモルファスシリコンから形成されることを特徴とする請求項１又は２に記載のトランジスタを有するトランジスタ基板。
【請求項４】
前記トランジスタと接続された第１の電極と、
前記第１の電極と対向して設けられた第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた発光層と、を備えることを特徴とする請求項１乃至３のいずれか１項に記載のトランジスタを有するトランジスタ基板。
【請求項５】
チャンネル領域として機能する第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第１の半導体層と前記第２の半導体層のチャンネル長方向の側面を覆うように設けられたオーミックコンタクト層と、を備えたトランジスタを有するトランジスタ基板の製造方法であって、
前記オーミックコンタクト層を、前記第１の半導体層及び前記第２の半導体層のチャンネル長方向の側面のみでコンタクトするよう形成することを特徴とするトランジスタを有するトランジスタ基板の製造方法。
【請求項６】
前記第２の半導体層の上面全面を覆うように形成された絶縁膜を形成する工程を更に備え、
前記第１の半導体層と、前記第２の半導体層と、前記絶縁膜とはチャンネル長方向の側面がほぼ面一に形成されることを特徴とする請求項５に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項７】
前記第１の半導体層は、微結晶シリコンから形成されることを特徴とする請求項５又は６に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項８】
前記第２の半導体層は、アモルファスシリコンから形成されることを特徴とする請求項５乃至７のいずれか１項に記載のトランジスタを有するトランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有するトランジスタ基板及びトランジスタを有するトランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示パネル、有機ＥＬ（electroluminescence）素子を用いた表示パネル等の駆動素子として、薄膜トランジスタ（Thin Film Transistor，以下、ＴＦＴ）が用いられている。また、従来のＴＦＴ構造としては、例えば特許文献１に開示されているチャンネルエッチ構造、特許文献２に開示されているチャンネルストッパ構造、等が挙げられる。
【０００３】
これらの構造のＴＦＴを作成するプロセスとしては、まずＰＶＤ（Physical Vapor Deposition）法等により、ゲート金属膜を形成した後、フォトリソグラフィによりレジストパターンを形成し、ウエットエッチング又はドライエッチングによりゲート電極を形成する。次に、ゲート絶縁膜をＣＶＤ（Chemical Vapor Deposition）法等により成膜する。チャンネルエッチ構造では、その後、半導体層、高ドープ半導体層、ソース−ドレイン金属膜を成膜し、エッチングにより、高ドープ半導体層、ソース電極及びドレイン電極を形成した上で、同様に半導体層にエッチングを施す。チャンネルストッパ構造では、ゲート絶縁膜を成膜後、連続して半導体層とチャンネルストッパ層とを成膜し、チャンネルストッパ膜をパターン形成した後、高ドープ半導体層、ソース−ドレイン金属膜を連続成膜し、ソース電極及びドレイン電極のパターンで、ソース電極及びドレイン電極、高ドープ半導体層、半導体層を加工形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３３５５８０号公報
【特許文献２】特開平５−３３５５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来の薄膜トランジスタの構造では、チャンネル領域として機能する半導体層の表面が平滑ではなく、凹凸が大きい場合、ソース電極及びドレイン電極と、高ドープ半導体層、半導体層との間で層構造が崩れることにより、これらの層の接触状態が悪く、良好なオーミックコンタクトが得られず、例えば、図７に示すように、オン電流が著しく小さくなるという問題がある。
【０００６】
半導体層の表面の凹凸を緩和する方法としては、半導体層の厚さを薄くし凹凸が大きくなるのを防ぐ、成膜条件を調整する等の手法もある。しかし、半導体層として、オン電流の増加が可能であり、物性的に優れている微結晶シリコンを用いる場合、微結晶シリコンは表面の凹凸が比較的大きいため、従来の方法では半導体層の表面の凹凸を緩和することが難しいという問題がある。
【０００７】
このため、チャンネル領域として機能する半導体層として、微結晶シリコンを用いた上で、コンタクト歩留まりを向上させ、良好な特性を備えるトランジスタが求められている。
【０００８】
本発明は、上述した実情を鑑みてなされたものであり、微結晶シリコンをチャンネル領域として用い、コンタクト歩留まりを向上させ、良好な特性を備えるトランジスタを有するトランジスタ基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の観点に係るトランジスタを有するトランジスタ基板は、
チャンネル領域として機能する第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第１の半導体層と前記第２の半導体層のチャンネル長方向の側面を覆うように設けられたオーミックコンタクト層と、を備え、
前記第１の半導体層及び前記第２の半導体層と、前記オーミックコンタクト層と、は前記第１の半導体層及び前記第２の半導体層のチャンネル長方向の側面のみでコンタクトすることを特徴とする。
【００１０】
前記第２の半導体層上に設けられた絶縁膜を備え、
前記絶縁膜は、前記第２の半導体層の上面全面を覆うように形成されており、
前記第１の半導体層と、前記第２の半導体層と、前記絶縁膜とのチャンネル長方向の側面がほぼ面一であってもよい。
【００１１】
前記第１の半導体層は、微結晶シリコンから形成され、前記第２の半導体層は、アモルファスシリコンから形成されていてもよい。
【００１２】
前記トランジスタと接続された第１の電極と、前記第１の電極と対向して設けられた第２の電極と、前記第1の電極と前記第２の電極との間に設けられた発光層と、を備えていてもよい。
【００１３】
上記目的を達成するため、本発明の第２の観点に係るトランジスタを有するトランジスタ基板の製造方法は、
チャンネル領域として機能する第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第１の半導体層と前記第２の半導体層のチャンネル長方向の側面を覆うように設けられたオーミックコンタクト層と、を備えたトランジスタを有するトランジスタ基板の製造方法であって、
前記オーミックコンタクト層を、前記第１の半導体層及び前記第２の半導体層のチャンネル長方向の側面のみでコンタクトするよう形成することを特徴とする。
【００１４】
前記第２の半導体層の上面全面を覆うように形成された絶縁膜を形成する工程を更に備え、
前記第１の半導体層と、前記第２の半導体層と、前記絶縁膜とはチャンネル長方向の側面がほぼ面一に形成されてもよい。
【００１５】
前記第１の半導体層は、微結晶シリコンから形成されてもよい。
【００１６】
前記第２の半導体層は、アモルファスシリコンから形成されてもよい。
【発明の効果】
【００１７】
本発明では、微結晶シリコンを用いた第１の半導体層上に第２の半導体層を積層させた上で、第１の半導体層及び第２の半導体層の側面でコンタクトを取ることにより、コンタクト歩留まりを向上させ、良好な特性を備えるトランジスタを有するトランジスタ基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態に係るトランジスタの断面図である。
【図２】本実施形態のトランジスタを用いたトランジスタ基板の構成例を示す図である。
【図３】画素の駆動回路の等価回路図である。
【図４】有機ＥＬ素子の構成例を示す平面図である。
【図５】図４に示すＶ−Ｖ線断面図である。
【図６Ａ】本実施形態のトランジスタと、これを用いたトランジスタ基板の製造方法を説明する図である。
【図６Ｂ】本実施形態のトランジスタと、これを用いたトランジスタ基板の製造方法を説明する図である。
【図６Ｃ】本実施形態のトランジスタと、これを用いたトランジスタ基板の製造方法を説明する図である。
【図６Ｄ】本実施形態のトランジスタと、これを用いたトランジスタ基板の製造方法を説明する図である。
【図６Ｅ】本実施形態のトランジスタと、これを用いたトランジスタ基板の製造方法を説明する図である。
【図７】電流電圧特性を示す図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態に係るトランジスタを有するトランジスタ基板及びトランジスタを有するトランジスタ基板の製造方法について、図を用いて説明する。本実施形態では、トランジスタとして薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を例に挙げて説明し、更に薄膜トランジスタをボトムエミッション型の有機ＥＬ（electroluminescence）素子を駆動するための素子として利用する構成を例に挙げて説明する。
【００２０】
なお、本実施形態中で、微結晶シリコン（μｃ−Ｓｉ）とは、結晶粒径が、概ね５０〜１００ｎｍの結晶性シリコンである。
【００２１】
本実施形態に係るトランジスタ１００の断面図を図１に示す。トランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、第１の半導体層１１４と、第２の半導体層１１５と、ストッパ膜１１６と、オーミックコンタクト層１１７、１１８と、ドレイン電極１１９と、ソース電極１２０と、を備える。
【００２２】
基板１１は、絶縁性を備える材料から形成され、例えばガラス基板等が用いられる。
【００２３】
ゲート電極１１２は、導電性を有する材料、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等から形成され、基板１１上に形成される。
【００２４】
ゲート絶縁膜１１３は、絶縁性を有する材料、例えばＳｉＮから形成され、基板１１及びゲート電極１１２を覆うように形成される。
【００２５】
第１の半導体層１１４は、微結晶シリコンから形成される。第１の半導体層１１４は、ゲート絶縁膜１１３上に形成され、第１の半導体層１１４上には第２の半導体層１１５が形成される。また、第１の半導体層１１４は、電子移動度が高い微結晶シリコンから形成されるが、微結晶シリコンは成膜速度が遅いため、微結晶シリコンを第１の半導体層１１４として用いる場合、第１の半導体層１１４は、必要なオン電流が得られる必要最低限の膜厚とすると成膜プロセスをスピードアップさせることができ、好ましい。例えば、第１の半導体層１１４は、２５０〜５００Åの厚みに形成される。また、第１の半導体層１１４の側面のドレイン端、ソース端に対応する領域にはそれぞれオーミックコンタクト層１１７、１１８が形成される。
【００２６】
第２の半導体層１１５は、第１の半導体層１１４上に形成される。第２の半導体層１１５としては、第１の半導体層１１４の表面の凹凸を緩和し、第１の半導体層１１４との密着性が強く、厚く成膜しても剥がれないものが好ましく、非ドープアモルファスシリコンが好適である。第２の半導体層１１５の上には、ストッパ膜１１６が形成されている。例えば、第２の半導体層１１５は、２５０〜５００Åの厚みに形成される。また、第２の半導体層１１５の側面のドレイン端、ソース端に対応する領域にはそれぞれオーミックコンタクト層１１７、１１８が形成される。
【００２７】
ストッパ膜１１６は、第２の半導体層１１５の上面に形成される。ストッパ膜１１６は、絶縁性を有する材料から形成され、例えばＳｉＮから形成される。本実施形態では、第１の半導体層１１４及び第２の半導体層１１５はドレイン端、ソース端の側面のみでオーミックコンタクト層１１７、１１８とコンタクトを取るため、ストッパ膜１１６は、第２の半導体層１１５の上面全体を覆うように形成されている。
【００２８】
本実施形態では、第１の半導体層１１４上に第２の半導体層１１５を形成し、更に第２の半導体層１１５の上面全面を覆うようにストッパ膜１１６を形成する。チャンネル長方向の側面は、第１の半導体層１１４と、第２の半導体層１１５と、ストッパ膜１１６とがほぼ面一になっている。これにより、本実施形態のトランジスタ１００は、第１の半導体層１１４及び第２の半導体層１１５のチャンネル長方向の側面でのみ、オーミックコンタクト層１１７、１１８とコンタクトする。これにより、半導体層を上面の凹凸が比較的多く生ずる微結晶シリコンを用いた場合であっても、コンタクトを取る部分が半導体層の上面ではなく、側面であるため、半導体層の上面の凹凸によるコンタクトへの影響を抑制し、コンタクト歩留まりを向上させることができる。また、オン電流の低下を抑制することができる。また、特に、本実施形態では、第１の半導体層１１４の上に第２の半導体層１１５を積層させることにより、第１の半導体層１１４のみから形成される場合と比較し、オーミックコンタクト層１１７、１１８とコンタクトする面積を増加させることが可能となり、更に歩留まりを向上させることが可能となる。また、遮断領域でのリーク電流も小さくすることが可能となる。尚、チャンネル長とは、オーミックコンタクト層１１７と第１の半導体層１１４の接する部分からオーミックコンタクト層１１８と第１の半導体層１１４の接する部分までの最短距離である。
【００２９】
オーミックコンタクト層１１７、１１８は、例えばドープされたアモルファスシリコンから形成される。オーミックコンタクト層１１７は、第１の半導体層１１４の側面と、第２の半導体層１１５の側面とを覆うように形成されており、オーミックコンタクト層１１７の上面にはドレイン電極１１９が設けられる。オーミックコンタクト層１１８も、第１の半導体層１１４の側面と、第２の半導体層１１５の側面とを覆うように形成されており、オーミックコンタクト層１１８の上面にはソース電極１２０が設けられる。
【００３０】
ドレイン電極１１９は、ドレイン端のオーミックコンタクト層１１７上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。
【００３１】
ソース電極１２０は、ソース端のオーミックコンタクト層１１８上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。
【００３２】
なお、図１に示すトランジスタ１００は、第１の半導体層１１４、第２の半導体層１１５、ストッパ膜１１６を形成した上で、オーミックコンタクト層、ソース／ドレイン金属膜を形成し、エッチングを施すため、オーミックコンタクト層１１７、１１８と、ドレイン電極１１９、ソース電極１２０の外形がほぼ同じ形状に形成される。しかし、これに限られず、オーミックコンタクト層１１７、１１８とドレイン電極１１９とソース電極１２０とは別々にエッチングを施してもよい。
【００３３】
本実施形態では、第１の半導体層１１４及び第２の半導体層１１５の側面でのみ、オーミックコンタクト層１１７、１１８とコンタクトする。これにより、半導体層上面の凹凸によるコンタクトへの影響を抑制し、コンタクト歩留まりを向上させることができる。また、半導体層上面の凹凸に起因するオン電流の低下を抑制することができ、トランジスタ１００は良好な特性を備える。更に、本実施形態では、第２の半導体層１１５を積層させることにより、第１の半導体層１１４のみから形成される場合と比較し、オーミックコンタクト層１１７、１１８とコンタクトする面積を増加させることが可能となり、更に歩留まりを向上させることが可能となる。また、遮断領域でのリーク電流も小さくすることが可能となる。
【００３４】
次に、本実施形態のトランジスタ１００が用いられるトランジスタ基板１０について説明する。
【００３５】
トランジスタ基板１０は、発光画素基板（画素基板）３１と、発光画素基板３１上にマトリクス状に配置された発光画素（有機ＥＬ素子）３０と、発光画素３０を封止する封止基板と、を備える。トランジスタ基板１０では、画素基板３１上に、図２に示すように、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に発する３つの発光画素３０を一組として、この組が行方向に繰り返し複数個、例えばｍ個配列されるとともに、列方向に同一色の画素が複数個、例えばｎ個配列されている。このようにＲＧＢの各色を発する画素がマトリクス状に、ｍ×ｎ個配列される。なお、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの発光画素３０はデルタ配列であってもよい。また、発光画素３０は単色であってもよい。
【００３６】
発光画素回路ＤＳは、図３に示すように、選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子３０と、を備える。選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２は、上述した本実施形態のＴＦＴである。
【００３７】
発光画素基板３１上には、行方向に配列された複数の発光画素回路ＤＳに接続されたアノードラインＬａと、行方向に配列された複数の発光画素回路ＤＳにそれぞれ接続された複数のデータラインＬｄと、行方向に配列された複数の発光画素回路ＤＳのトランジスタＴｒ１１を選択する走査ラインＬｓと、が形成されている。
【００３８】
図３に示すように選択トランジスタＴｒ１１は、ゲート端子が走査ラインＬｓに、ドレイン端子がデータラインＬｄに、ソース端子が接点Ｎ１１にそれぞれ接続される。また、発光駆動トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続されており、ドレイン端子がアノードラインＬａに、ソース端子が接点Ｎ１２にそれぞれ接続されている。キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート端子及びソース端子に接続されている。なお、キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート−ソース間に付加的に設けられた補助容量、もしくは発光駆動トランジスタＴｒ１２のゲート−ソース間の寄生容量と補助容量からなる容量成分である。また、有機ＥＬ素子３０は、アノード端子（画素電極４２）が接点Ｎ１２に接続され、カソード端子（対向電極４６）に基準電圧Ｖｓｓが印加されている。
【００３９】
走査ラインＬｓは、発光画素基板の周縁部に配置された走査ドライバ（図示せず）に接続されており、所定タイミングで行方向に配列された複数の発光画素３０を選択状態に設定するための選択電圧信号（走査信号）が印加される。また、データラインＬｄは、発光画素基板の周縁部に配置されたデータドライバ（図示せず）に接続され、上記発光画素３０の選択状態に同期するタイミングで発光データに応じたデータ電圧（階調信号）が印加される。行方向に配列された複数の発光駆動トランジスタＴｒ１２が、当該発光駆動トランジスタＴｒ１２に接続された有機ＥＬ素子３０の画素電極（例えばアノード電極）４２に発光データに応じた発光駆動電流を流す状態に設定するように、アノードラインＬａ（供給電圧ライン）は、所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインＬａは、有機ＥＬ素子３０の対向電極４６に印加される基準電圧Ｖｓｓより十分電位の高い所定の高電位（供給電圧Ｖｄｄ）が印加される。また、対向電極４６は、例えば、所定の低電位電源に直接又は間接的に接続され、発光画素基板３１上にアレイ状に配列された全ての発光画素（有機ＥＬ素子）３０に対して単一の電極層により形成されており、所定の低電圧（基準電圧Ｖｓｓ、例えば接地電位ＧＮＤ）が共通に印加されるように設定されている。
【００４０】
また、アノードラインＬａと走査ラインＬｓとは、各トランジスタＴｒ１１、Ｔｒ１２のソース電極、ドレイン電極とを形成するソース−ドレイン導電層を用いてこれらソース電極、ドレイン電極とともに形成される。データラインＬｄは、各トランジスタＴｒ１１、Ｔｒ１２のゲート電極となるゲート導電層を用いてゲート電極とともに形成される。データラインＬｄとドレイン電極Ｔｒ１１ｄとの間の絶縁膜４１には、図４に示すように、コンタクトホール６１が形成され、データラインＬｄとドレイン電極Ｔｒ１１ｄとはコンタクトホール６１を介して導通している。走査ラインＬｓとゲート電極Ｔｒ１１ｇの両端との間の絶縁膜４１には、それぞれコンタクトホール６２、６３が形成され、走査ラインＬｓとゲート電極Ｔｒ１１ｇとはコンタクトホール６２、６３を介して導通している。ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとの間の絶縁膜４１には、コンタクトホール６４が形成され、ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとはコンタクトホール６４を介して導通している。なお、絶縁膜４１は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から形成され、データラインＬｄ、ゲート電極Ｔｒ１１ｇ及びゲート電極Ｔｒ１２ｇを覆うように発光画素基板３１上に形成される。
【００４１】
次に、有機ＥＬ素子３０は、図５に示すように、画素電極４２と、正孔注入層４３と、インターレイヤ４４と、発光層４５と、対向電極４６と、を備える。正孔注入層４３と、インターレイヤ４４と、発光層４５とが、電子や正孔がキャリアとなって輸送されるキャリア輸送層となる。キャリア輸送層は、列方向に配列された層間絶縁膜４７、隔壁４８の間に配置されている。
【００４２】
各発光画素３０の発光画素基板３１上には、ゲート導電層をパターニングしてなる選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇが形成されている。各発光画素に隣接した発光画素基板３１上には、ゲート導電層をパターニングしてなり、列方向に沿って延びるデータラインＬｄが形成されている。
【００４３】
画素電極（アノード電極）４２は、透光性を備える導電材料、例えばＩＴＯ（Indium Tin Oxide）、ＺｎＯ等から構成される。各画素電極４２は隣接する他の発光画素３０の画素電極４２と層間絶縁膜４７によって絶縁されている。
【００４４】
層間絶縁膜４７は、絶縁性材料、例えばシリコン窒化膜から形成され、画素電極４２間に形成され、トランジスタＴｒ１１、Ｔｒ１２や走査ラインＬｓ、アノードラインＬａを絶縁保護する。層間絶縁膜４７には略方形の開口部４７ａが形成されており、この開口部４７ａによって発光画素３０の発光領域が画される。更に層間絶縁膜４７上の隔壁４８には列方向（図４の上下方向）に延びる溝状の開口部４８ａが複数の発光画素３０にわたって形成されている。
【００４５】
隔壁４８は、絶縁材料、例えばポリイミド等の感光性樹脂を硬化してなり、層間絶縁膜４７上に形成される。隔壁４８は、図４に示すように列方向に沿った複数の発光画素３０の画素電極４２をまとめて開口するようにストライプ状に形成されている。なお、隔壁４８の平面形状は、これに限られず各画素電極４２毎に開口部をもった格子状であってもよい。
【００４６】
正孔注入層４３は、画素電極４２上に形成され、発光層４５に正孔を供給する機能を有する。正孔注入層４３は正孔（ホール）注入、輸送が可能な有機高分子系の材料から構成される。また、有機高分子系のホール注入・輸送材料を含む有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とドーパントであるポリスチレンスルホン酸（ＰＳＳ）を水系溶媒に分散させた分散液であるＰＥＤＯＴ／ＰＳＳ水溶液を用いる。
【００４７】
インターレイヤ４４は正孔注入層４３上に形成される。インターレイヤ４４は、正孔注入層４３の正孔注入性を抑制して発光層４５内において電子と正孔とを再結合させやすくする機能を有し、発光層４５の発光効率を高めるために設けられている。
【００４８】
発光層４５は、インターレイヤ４４上に形成されている。発光層４５は、アノード電極４２とカソード電極４６との間に電圧を印加することにより光を発生する機能を有する。発光層４５は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料から構成される。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解（又は分散）した溶液（分散液）をノズルコート法やインクジェット法等により塗布し、溶媒を揮発させることによって形成する。
【００４９】
また、対向電極（カソード電極）４６は、ボトムエミッション型の場合、発光層４５側に設けられ、導電材料、例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる電子注入性の下層と、Ａｌ等の光反射性導電金属からなる上層を有する積層構造である。なお、有機ＥＬ素子３０が、トップエミッション型の場合、対向電極４６は、発光層４５側に設けられ、１０ｎｍ程度の膜厚の極薄い例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる光透過性低仕事関数層と、１００ｎｍ〜２００ｎｍ程度の膜厚のＩＴＯ等の光反射性導電層を有する透明積層構造である。本実施形態では、対向電極４６は複数の発光画素３０に跨って形成される単一の電極層から構成され、例えば接地電位である共通電圧Ｖｓｓが印加されている。
【００５０】
次に、本実施形態のトランジスタと、このトランジスタを用いたトランジスタ基板１０の製造方法について図６Ａ〜図６Ｅを用いて説明する。ここでは、選択トランジスタＴｒ１１は発光駆動トランジスタＴｒ１２と同一工程によって形成されるので、選択トランジスタＴｒ１１の形成の説明を一部省略する。
【００５１】
まず、ガラス基板等からなる発光画素基板３１（図１に示す基板１１に相当）を用意する。次に、この発光画素基板３１上に、スパッタ法、真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるゲート導電膜を形成し、これを図６Ａに示すように発光駆動トランジスタＴｒ１２のゲート電極１１２（Ｔｒ１２ｇ）の形状にパターニングする。この際、図示はしていないが、選択トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇ、及びデータラインＬｄも形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極Ｔｒ１２ｇ及びデータラインＬｄ上に絶縁膜４１を形成する。
【００５２】
次に、絶縁膜４１（図１に示すゲート絶縁膜１１３に相当）上に、ＣＶＤ法等により第１のシリコン層８１を形成する。この際、第１のシリコン層８１として微結晶シリコンを用いる場合、成膜時に多結晶化する、いわゆるａｓ  ｄｅｐｏ μｃ−Ｓｉでも良いし、アモルファスシリコンを成膜した後にアニール処理を施して多結晶化させ、形成してもよい。次に、第１のシリコン層８１上に、非ドープアモルファスシリコンから形成された第２のシリコン層８２をＣＶＤ法等により形成する。この際、界面に不要な準位を形成しないよう、第１のシリコン層８１をａｓ  ｄｅｐｏ μｃ−Ｓｉとし、第２のシリコン層８２は、微結晶シリコンと同一の装置を用いて連続成膜することが好ましい。
【００５３】
次に、第２のシリコン層８２上に、ＣＶＤ法等により、図６Ｂに示すように窒化シリコン層８３を形成する。続いて、窒化シリコン層８３上に、レジストを成膜した上で、ストッパ膜の形状に対応するパターンを有するマスクを介して、レジストを露光し、レジストを現像するとストッパ膜の形状に対応するレジストパターンが残存する。このレジストパターンを介し、ドライエッチングまたはウェットエッチングで加工した後  レジストを剥離することで、ストッパ膜１１６が形成される。
【００５４】
ついで、図６Ｃに示すように、ストッパ膜１１６を介し、第１のシリコン層８１及び第２のシリコン層８２をドライエッチングにより、ストッパ膜１１６の形状に対応しエッチングすることにより、第１の半導体層１１４及び第２の半導体層１１５を形成する。
【００５５】
次に、ｎ型不純物が含まれたアモルファスシリコン層を堆積後、フォトリソグラフィによってエッチングしてオーミックコンタクト層１１７、１１８を形成する。
【００５６】
次に、スパッタ法、真空蒸着法等により絶縁膜４１上に、ＩＴＯ等の透明導電膜、或いは光反射性導電膜及びＩＴＯ等の透明導電膜を被膜後、フォトリソグラフィによってパターニングして画素電極４２を形成する。
【００５７】
続いて、絶縁膜４１に貫通孔であるコンタクトホール６１〜６４を形成してから、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるソース−ドレイン導電膜をスパッタ法、真空蒸着法等により被膜して、フォトリソグラフィによってパターニングして図６Ｄに示すようにドレイン電極Ｔｒ１２ｄ及びソース電極Ｔｒ１２ｓを形成する。これと同時に、アノードラインＬａを形成する。このとき、発光駆動トランジスタＴｒ１２のソース電極Ｔｒ１２ｓはそれぞれ画素電極４２の一部と重なるように形成される。
【００５８】
なお、上述した製造方法では、ソース電極Ｔｒ１２ｓを画素電極４２の一部を覆うように形成するため、一旦、第１の半導体層１１４、第２の半導体層１１５及びストッパ膜１１６を形成し、オーミックコンタクト層１１７、１１８を形成した上で、ソース−ドレイン導電膜を形成し、ドレイン電極１１９、ソース電極１２０を形成する構成を例に挙げて説明したが、これに限られない。例えば、オーミックコンタクト層１１７、１１８となるシリコン層を形成した上で、ソース−ドレイン導電膜を形成し、シリコン層とソースドレイン導電膜とを一括してエッチングすることも可能である。
【００５９】
続いて、図６Ｅに示すように発光駆動トランジスタＴｒ１２等を覆うようにシリコン窒化膜からなる層間絶縁膜４７をＣＶＤ法等により形成後、フォトリソグラフィにより、開口部４７ａを形成する。次に、感光性ポリイミドを層間絶縁膜４７を覆うように塗布し、隔壁４８の形状に対応するマスクを介して露光、現像することによってパターニングし、図６Ｅに示すように開口部４８ａを有する隔壁４８を形成する。
【００６０】
続いて、正孔注入材料を含む有機化合物含有液を、連続して流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置によって開口部４７ａで囲まれた画素電極４２上に選択的に塗布する。続いて、発光画素基板３１を大気雰囲気下で加熱し有機化合物含有液の溶媒を揮発させて、正孔注入層４３を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６１】
続いて、ノズルプリンティング装置またはインクジェット装置を用いてインターレイヤ４４となる材料を含有する有機化合物含有液を正孔注入層４３上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ４４を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６２】
次に、発光ポリマー材料（Ｒ，Ｇ，Ｂ）を含有する有機化合物含有液を、同様にノズルプリンティング装置またはインクジェット装置により塗布して窒素雰囲気中で加熱して残留溶媒の除去を行い、発光層４５を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６３】
続いて、図６Ｅに示すように、発光層４５まで形成した発光画素基板３１に真空蒸着やスパッタリングで、Ｌｉ，Ｍｇ，Ｃａ，Ｂａ等の仕事関数の低い材料からなる層と、Ａｌ等の光反射性導電層からなる２層構造の対向電極４６を形成する。
【００６４】
次に、複数の発光画素３０が形成された発光領域の外側において、発光画素基板３１上に紫外線硬化樹脂、又は熱硬化樹脂からなる封止樹脂を塗布し、図示しない封止基板と発光画素基板３１と貼り合わせる。次に紫外線もしくは熱によって封止樹脂を硬化させて、発光画素基板３１と封止基板とを接合する。
以上から、トランジスタ基板１０が製造される。
【００６５】
このように本実施形態のトランジスタ及びこれを用いたトランジスタ基板の製造方法では、第１の半導体層１１４上に第２の半導体層１１５を形成し、更に第２の半導体層１１５の上面全面を覆うようにストッパ膜１１６を形成する。チャンネル長方向の側面は、第１の半導体層１１４と、第２の半導体層１１５と、ストッパ膜１１６とがほぼ面一になっている。これにより、本実施形態のトランジスタ１００は、第１の半導体層１１４及び第２の半導体層１１５のチャンネル長方向の側面でのみ、オーミックコンタクト層１１７、１１８とコンタクトする。これにより、半導体層として上面の凹凸が比較的多く生ずる微結晶シリコンを用いた場合であっても、コンタクトを取る部分が半導体層の上面ではなく、側面であるため、半導体層の表面の凹凸によるコンタクトへの影響を抑制し、ソース／ドレイン電極の歩留まりを向上させることができる。また、半導体層上面の凹凸に起因するオン電流の低下を抑制することができ、トランジスタ１００は良好な特性を備える。
【００６６】
また、特に、本実施形態では、第１の半導体層１１４の上に第２の半導体層１１５を積層させることにより、第１の半導体層１１４のみから形成される場合と比較し、オーミックコンタクト層１１７、１１８とコンタクトする面積を増加させることが可能となり、更に歩留まりを向上させることが可能となる。特に、微結晶シリコンは、成膜速度が遅いため、微結晶シリコンからなる第１の半導体層１１４の膜厚を必要なオン電流が得られる最低限の膜厚とし、成膜速度の速い非ドープアモルファスからなる第２の半導体層１１５を積層させることにより、半導体層を微結晶シリコンのみから形成する場合と比較し、成膜プロセスをスピードアップさせることが可能となる。
【００６７】
本発明は、上述した実施形態に限られず、様々な変形、及び応用が可能である。
【００６８】
例えば、上述した実施形態では、ソース電極Ｔｒ１２ｓを画素電極４２の一部を覆うように形成するため、一旦、第１の半導体層１１４、第２の半導体層１１５及びストッパ膜１１６を形成し、オーミックコンタクト層１１７、１１８を形成した上で、ソース−ドレイン導電膜を形成し、ドレイン電極１１９、ソース電極１２０を形成する構成を例に挙げて説明したが、これに限られない。例えば、オーミックコンタクト層１１７、１１８となるシリコン層を形成した上で、ソース−ドレイン導電膜を形成し、シリコン層とソースドレイン導電膜とを一括してエッチングすることも可能である。
【００６９】
また、上述した実施形態では、トランジスタ基板１０の発光画素３０はＲＧＢの各色を有する構成を例に挙げて説明したが、これに限られず単色の発光画素から構成されてもよい。この場合、隔壁４８を省略してもよい。
【００７０】
上述した実施形態では、有機ＥＬ素子の駆動に用いる構成を例に挙げて説明したが、液晶表示装置等に用いてもよい。
【００７１】
また、上述した各実施形態では、有機ＥＬ素子３０を発光させる点灯回路は２つのトランジスタを備える例を挙げて説明したが、これに限られず、３つ以上のトランジスタを備えるものであってもよい。
【符号の説明】
【００７２】
１０・・・トランジスタ基板、１１・・・基板、３０・・・発光画素（有機ＥＬ素子）、３１・・・発光画素基板（画素基板）、４１・・・絶縁膜、４２・・・画素電極（アノード電極）、４３・・・正孔注入層、４４・・・インターレイヤ、４５・・・発光層、４６・・・対向電極（カソード電極）、４７・・・層間絶縁膜、４８・・・隔壁、１００・・・トランジスタ、１１２・・・ゲート電極、１１３・・・ゲート絶縁膜、１１４・・・第１の半導体層、１１５・・・第２の半導体層、１１６・・・ストッパ膜、１１７、１１８・・・オーミックコンタクト層、１１９・・・ドレイン電極、１２０・・・ソース電極、Ｌａ・・・アノードライン、Ｌｓ・・・走査ライン、Ｌｄ・・・データライン、Ｔｒ１１・・・選択トランジスタ、Ｔｒ１２・・・発光駆動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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