(57)【要約】【課題】瞬間的に大きな電力消費が発生するのを抑えることができ、安定して動作させることができるマトリクス装置の駆動回路を提供する。【解決手段】データ線駆動回路６２は、シフトレジスタ１６０と、シフトレジスタ１６０の出力端子及びデータ信号線と接続された第１のデータラッチ回路１６１と、第１のデータラッチ回路１６１の出力端子に接続されるとともに前記データ線と直接又は他の回路を介して接続された第２のデータラッチ回路１６２とを有し、第２のデータラッチ回路１６２は、一又は複数のデータ線６８に対応するラッチ回路により構成される複数段のブロックＬＡＴ２に分割されており、ブロックＬＡＴ２ごとに異なるラッチ有効化信号を入力する複数のラッチ有効化配線１６６が設けられていることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数の機能素子を備えたマトリクス装置に適用され、前記機能素子とデータ線を介して接続される駆動回路であって、
シフトレジスタと、データ信号線と、前記シフトレジスタの出力端子及び前記データ信号線と接続された第１のデータラッチ回路と、前記第１のデータラッチ回路の出力端子に接続されるとともに前記データ線と直接又は他の回路を介して接続された第２のデータラッチ回路とを有し、
前記第２のデータラッチ回路は、一又は複数の前記データ線に対応するラッチ回路により構成される複数段の動作単位に分割されており、
前記動作単位ごとに異なるラッチ有効化信号を入力する複数のラッチ有効化配線が設けられていることを特徴とするマトリクス装置の駆動回路。
【請求項２】
前記シフトレジスタが、前記ラッチ有効化配線と接続された段を有することを特徴とする請求項１に記載のマトリクス装置の駆動回路。
【請求項３】
前記シフトレジスタの前記第１のデータラッチ回路と接続された最終の段の後に、前記ラッチ有効化配線と接続された段が設けられていることを特徴とする請求項２に記載のマトリクス装置の駆動回路。
【請求項４】
前記第１のデータラッチ回路は、一又は複数のデータ線に対応するラッチ回路により構成される複数の動作単位に分割されており、
前記第１のデータラッチ回路は、前記動作単位ごとに前記シフトレジスタの異なる段に接続されていることを特徴とする請求項１から３のいずれか１項に記載のマトリクス装置の駆動回路。
【請求項５】
前記第１及び第２のデータラッチ回路における各々の前記動作単位に対応する前記データ線の本数が同一であることを特徴とする請求項１から４のいずれか１項に記載のマトリクス装置の駆動回路。
【請求項６】
請求項１から５のいずれか１項に記載の駆動回路を備えたことを特徴とするマトリクス装置。
【請求項７】
マトリクス状に配列された複数の画素を有する画像表示装置であって、
複数の前記画素とデータ線を介して接続された請求項１から５のいずれか１項に記載の駆動回路を備えたことを特徴とする画像表示装置。
【請求項８】
一対の基板間に電気泳動素子を挟持してなり、マトリクス状に配列された複数の画素を有する電気泳動表示装置であって、
複数の前記画素とデータ線を介して接続された請求項１から５のいずれか１項に記載の駆動回路を備えたことを特徴とする電気泳動表示装置。
【請求項９】
請求項６に記載のマトリクス装置、請求項７に記載の画像表示装置、及び請求項８に記載の電気泳動表示装置の少なくとも一つを備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス装置の駆動回路、マトリクス装置、画像表示装置、電気泳動表示装置、及び電子機器に関するものである。
【背景技術】
【０００２】
マトリクス状に配列された機能素子を備え、かかる機能素子を順次選択して所定の機能を発揮させるマトリクス装置は、種々のデバイスに用いられている。例えば、電気泳動表示装置、液晶表示装置、ＥＬ表示装置などの画像表示装置や、指紋センサ等の構成要素である静電容量検出装置などの種々のデバイスに用いられている。
【０００３】
マトリクス装置には、機能素子に配線を介して接続された駆動回路が備えられている。例えば、画像表示装置では、機能素子である画素に選択信号を入力する走査線駆動回路と、画素に画像信号を入力するデータ線駆動回路とが備えられている。さらに、データ線駆動回路においても用途に応じて複数の方式（点順次方式、線順次方式、ブロック順次方式等）が採用されている。
【０００４】
上記複数方式のデータ線駆動回路のうちでも、線順次方式は、他の方式に比べて信号入力時間を長く確保できるため、画像表示装置に好適な駆動方式である（特許文献１参照）。
ここで図１４は、線順次方式のデータ線駆動回路の一部を示す図である。データ線駆動回路３００は、シフトレジスタ３１０と、第１のデータラッチ回路３１１と、第２のデータラッチ回路３１２と、データバッファ回路３１３とを備えている。
【０００５】
データ線駆動回路３００では、シフトレジスタ３１０から順次出力される選択信号ＳＥＬ［０］〜ＳＥＬ［２］により第１のデータラッチ回路３１１のラッチ回路が有効化され、各々のラッチ回路に、対応するデータ信号線３１５を介して供給される画像信号Ｄ１〜Ｄ３が書き込まれる。この第１のデータラッチ回路３１１への書き込みが終了した後、ラッチ制御線３１７を介して第２のデータラッチ回路３１２にラッチ有効化信号ＬＡＴが入力される。これにより、第１のデータラッチ回路３１１の出力（画像信号）が第２のデータラッチ回路３１２に転送される。そして、第２のデータラッチ回路３１２から出力される画像信号が、データバッファ回路３１３を介してすべてのデータ線６８に対して一斉に出力される。以上の動作により、表示部５の画素４０に対して画像信号が入力される。
【特許文献１】特開２００６−１１９４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、線順次方式のデータ線駆動回路を備えた画像表示装置では、ラッチ有効化信号ＬＡＴを入力すると第２のデータラッチ回路３１２を構成するすべてのラッチ回路が一斉に動作し、すべてのデータ線６８に対して一斉に画像信号が出力される。このとき、データバッファ回路３１３において瞬間的に大電流が流れるために、電源の電圧降下が生じる。そうすると、画像表示装置の電源がボタン電池などの電源能力の低いものである場合には、電源が一度遮断されて再投入されたような状態となり機器が初期化されてしまうおそれがある。
【０００７】
本発明は、上記従来技術の問題点に鑑み成されたものであって、瞬間的に大きな電力消費が発生するのを抑えることができ、安定して動作させることができるマトリクス装置の駆動回路、及びかかる駆動回路を備えたマトリクス装置、画像表示装置、及び電気泳動表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００８】
本発明の駆動回路は、上記課題を解決するために、マトリクス状に配列された複数の機能素子を備えたマトリクス装置に適用され、前記機能素子とデータ線を介して接続される駆動回路であって、シフトレジスタと、データ信号線と、前記シフトレジスタの出力端子及び前記データ信号線と接続された第１のデータラッチ回路と、前記第１のデータラッチ回路の出力端子に接続されるとともに前記データ線と直接又は他の回路を介して接続された第２のデータラッチ回路とを有し、前記第２のデータラッチ回路は、一又は複数の前記データ線に対応するラッチ回路により構成される複数段の動作単位に分割されており、
前記動作単位ごとに異なるラッチ有効化信号を入力する複数のラッチ有効化配線が設けられていることを特徴とする。
【０００９】
この構成によれば、第２のデータラッチ回路が複数の動作単位に分割され、動作単位ごとにデータ線に対して信号入力を行うので、線順次方式のデータ線駆動回路のようにすべてのデータ線に対して一斉に信号が入力される場合に比して、１動作単位当たりの電流量が大幅に少なくなる。したがって、瞬間的に大きなピーク電流が発生することはない。よって、本発明によれば、能力の低い電源を備えたマトリクス装置においても安定動作する駆動回路を提供することができる。
【００１０】
前記シフトレジスタが、前記ラッチ有効化配線と接続された段を有することが好ましい。
このような構成とすれば、シフトレジスタにおいて生成されたラッチ有効化信号が第２のデータラッチ回路に入力されるので、外部装置をラッチ有効化配線に接続する必要がなくなり、駆動回路を小型化することができる。
【００１１】
前記シフトレジスタの前記第１のデータラッチ回路と接続された最終の段の後に、前記ラッチ有効化配線と接続された段が設けられていることが好ましい。
このような構成とすれば、第１のデータラッチ回路に対する信号の入力と、第１のデータラッチ回路から第２のデータラッチ回路への信号の転送とが並行して実行されないので、瞬間的に大きなピーク電流が発生することはない。よって、本発明によれば、能力の低い電源を備えたマトリクス装置においても安定動作する駆動回路を提供することができる。
【００１２】
前記第１のデータラッチ回路は、一又は複数のデータ線に対応するラッチ回路により構成される複数の動作単位に分割されており、前記第１のデータラッチ回路は、前記動作単位ごとに前記シフトレジスタの異なる段に接続されていることが好ましい。
この構成によれば、第１のデータラッチ回路が複数の動作単位に分割され、動作単位ごとに第１のデータラッチ回路に対して信号入力を行うので、すべての第１のデータラッチ回路に対して一斉に信号が入力される場合に比して、信号入力における電流量が大幅に少なくなる。したがって、瞬間的に大きなピーク電流が発生することはない。よって、本発明によれば、能力の低い電源を備えたマトリクス装置においても安定動作する駆動回路を提供することができる。
また、データ信号線の本数は、動作単位を構成する第１のデータラッチ回路の数に応じて設定することができるので、駆動回路の小型化に有利な構成となる。
【００１３】
前記第１及び第２のデータラッチ回路における各々の前記動作単位に対応する前記データ線の本数が同一であることが好ましい。このような構成とすることで、動作単位ごとに必要な電流や電力を均一化することができる。
【００１４】
次に、本発明のマトリクス装置は、先に記載の駆動回路を備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作するマトリクス装置を提供することができる。
【００１５】
本発明の画像表示装置は、マトリクス状に配列された複数の画素を有する画像表示装置であって、複数の前記画素とデータ線を介して接続された先に記載の駆動回路を備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作する画像表示装置を提供することができる。
【００１６】
本発明の電気泳動表示装置は、一対の基板間に電気泳動素子を挟持してなり、マトリクス状に配列された複数の画素を有する電気泳動表示装置であって、複数の前記画素とデータ線を介して接続された先に記載の駆動回路を備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作する電気泳動表示装置を提供することができる。
【００１７】
本発明の電子機器は、先に記載のマトリクス装置、画像表示装置、及び電気泳動表示装置の少なくとも一つを備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作する表示装置や容量検出装置を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用いて本発明に係るマトリクス装置の一実施形態であるアクティブマトリクス方式電気泳動表示装置について説明する。
なお、以下の実施の実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００１９】
［第１の実施形態］
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０（機能素子）がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらの回路を総合的に制御する。
【００２０】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００２１】
走査線駆動回路６１は、ｉ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｉ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｉ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２２】
データ線駆動回路６２は、ｊ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｊ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
【００２３】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２４】
図２は、表示部５に設けられた画素４０の回路構成図である。
画素４０は、選択トランジスタ４１（画素スイッチング素子）と、ラッチ回路７０と、電気泳動素子３２と、画素電極３５（第１電極）と、共通電極３７（第２電極；対向電極）とを備えて構成されている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、及び高電位電源線５０が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２５】
選択トランジスタ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタであり、そのゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。ラッチ回路７０のデータ出力端子Ｎ２は画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
【００２６】
ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００２７】
転送インバータ７０ｔは、Ｐ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有する。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）に接続されている。
【００２８】
帰還インバータ７０ｆは、Ｐ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有する。Ｐ−ＭＯＳトランジスタ７３のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｎ−ＭＯＳトランジスタ７４のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
【００２９】
上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
そして、データ出力端子Ｎ２から出力された電位が画素電極３５に入力される。一方、共通電極３７には、共通電極配線５５（図１）を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。
【００３０】
次に、図３（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板（第１基板）３０と対向基板（第２基板）３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。
【００３１】
表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ（銅）箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Ａｌ（アルミニウム）、ＩＴＯ（インジウム・スズ酸化物）などにより形成された電気泳動素子３２に電圧を印加する電極である。
【００３２】
一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、電気泳動素子３２と画素電極３５とが、接着剤層３３を介して接着されることで、素子基板３０と対向基板３１とが接合されている。
【００３３】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３４】
図３（ｂ）は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００３５】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３６】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００３７】
図４は、電気泳動素子の動作説明図である。図４（ａ）は、画素４０を白表示する場合、図４（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、選択トランジスタ４１を介して入力される画像信号をラッチ回路７０に記憶し、画像信号を保持したラッチ回路７０から出力される電位を画素電極３５に入力する。これにより、画素電極３５に所定の電位が入力され、図４に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００３８】
図４（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図４（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
【００３９】
次に、図５は、本実施形態の電気泳動表示装置１００に備えられたデータ線駆動回路６２の一部を示す部分構成図である。図６は、図５に示すデータ線駆動回路６２の具体的な構成の一例を示す図である。
【００４０】
図５に示すように、データ線駆動回路６２は、シフトレジスタ１６０と、第１のデータラッチ回路１６１と、第２のデータラッチ回路１６２と、データバッファ回路１６３とを有する。
本実施形態の場合、データ線駆動回路６２は、４本のデータ線６８に画像信号を出力する部分を１つの動作単位（ブロック）とする複数段のブロックｂｌｋに分割されている。
具体的には、第１のデータラッチ回路１６１は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＬＡＴ１に分割されている。また、第２のデータラッチ回路１６２は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＬＡＴ２に分割されている。さらに、データバッファ回路１６３は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＢＵＦに分割されている。
【００４１】
なお、本願明細書では、データ線駆動回路６２が、０〜（Ｍ−１）段目までのＭ段（Ｍはデータ線６８の本数以下の任意の自然数）のブロックｂｌｋに分割されているとき、任意のｎ〜（ｎ＋３）段目のブロックｂｌｋをｂｌｋ［ｎ］〜ｂｌｋ［ｎ＋３］と表記し、ｂｌｋ［ｎ］に属する構成要素に対して添字［ｎ］を有する符号（ＳＲ［ｎ］、ＬＡＴ１［ｎ］等）を付し、他の構成要素と明確に区別することとする。
ここで、シフトレジスタの走査方向は、ｎが増加する方向とする。また、相対的にｎが大きいブロックｂｌｋを「後段」のブロックｂｌｋとも呼び、相対的にｎの小さいブロックｂｌｋを「前段」のブロックｂｌｋとも呼ぶ。
【００４２】
シフトレジスタ１６０は、各々のブロックｂｌｋに対応するレジスタ部ＳＲを縦続接続してなる構成を備えている。シフトレジスタ１６０は、クロックパルスに同期して入力信号をレジスタ部ＳＲ［０］、ＳＲ［１］、…に順次転送することで各々のレジスタ部ＳＲを順に動作させ、レジスタ部ＳＲの出力端子１６０ａから選択信号ＳＥＬを順次出力する。
【００４３】
シフトレジスタ１６０のｎ段目のレジスタ部ＳＲ［ｎ］の出力端子は、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］と接続されている。
【００４４】
第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］には、レジスタ部ＳＲ［ｎ］とともに複数本（本実施形態では４本）のデータ信号線１６５が接続されている。また、ブロックＬＡＴ１［ｎ］の出力端子は、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］の入力端子と接続されている。
【００４５】
第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］には、第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］とともにラッチ有効化配線１６６が接続されている。ラッチ有効化配線１６６には、所定のラッチ有効化信号ＬＰ［０］〜ＬＰ［３］が入力される。
【００４６】
ラッチ有効化配線１６６を第２のデータラッチ回路１６２と接続する形態の一例としては、以下のものをあげることができる。ｎ＝４ｍ（ｍ＝０，１，２，３，…）の場合には、ブロックＬＡＴ２［ｎ］は、ラッチ有効化信号ＬＰ［０］が供給されるラッチ有効化配線１６６と接続され、以下ブロックＬＡＴ２［ｎ＋１］〜ＬＡＴ２［ｎ＋３］は、ラッチ有効化信号ＬＰ［１］〜ＬＰ［３］が供給されるラッチ有効化配線１６６とそれぞれ接続される。すなわち、シフトレジスタ１６０の前段から後段に向かって、ラッチ有効化信号ＬＰ［０］〜ＬＰ［３］が周期的にブロックＬＡＴ２に入力されるようなっている。
したがって、ｎ段目にラッチ有効化信号ＬＰ［０］以外の信号が入力された場合であっても、それぞれの段のブロックＬＡＴ２に対してラッチ有効化信号ＬＰ［０］〜ＬＰ［３］が周期的に接続された構成となっていればよい。
【００４７】
また、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］の出力端子は、データバッファ回路１６３のｎ段目のブロックＢＵＦ［ｎ］の入力端子に接続されており、ブロックＢＵＦ［ｎ］の出力端子は、４本のデータ線６８に接続されている。
【００４８】
図６に示す具体例では、シフトレジスタ１６０は、レジスタ部ＳＲごとに一対の出力端子を有している。レジスタ部ＳＲ［ｎ］の一方の出力端子（第１出力端子）からは選択信号ｓｅｌ［ｎ］が出力され、他方の出力端子（第２出力端子）からは反転選択信号ｘｓｅｌ［ｎ］が出力される。したがって、図５に示した選択信号ＳＥＬ［ｎ］は、同期出力される選択信号ｓｅｌ［ｎ］と反転選択信号ｘｓｅｌ［ｎ］の２つの信号により構成される。
レジスタ部ＳＲ［ｎ］の第１及び第２出力端子は、レジスタ部ＳＲ［ｎ］に対応する第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］に接続されている。
【００４９】
第１のデータラッチ回路１６１は、各々のデータ線６８に対応して設けられた複数のラッチ回路ＬＴ１と、各々のラッチ回路ＬＴ１に接続されたトランスミッションゲートＳＷ１とを有する。本実施形態の場合、それぞれのブロックＬＡＴ１は、４つのラッチ回路ＬＴ１と４つのトランスミッションゲートＳＷ１とを備えて構成されている。
【００５０】
第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］において、４つのトランスミッションゲートＳＷ１のそれぞれの入力端子は互いに異なるデータ信号線１６５に接続されている。各々のトランスミッションゲートＳＷ１の出力端子は、対応するラッチ回路ＬＴ１の入力端子に接続されている。
トランスミッションゲートＳＷ１の制御入力端子には、レジスタ部ＳＲ［ｎ］の第１出力端子（選択信号ｓｅｌ［ｎ］）が接続され、反転制御入力端子には、レジスタ部ＳＲ［ｎ］の第２出力端子（反転選択信号ｘｓｅｌ［ｎ］）が接続されている。
トランスミッションゲートＳＷ１は、レジスタ部ＳＲ［ｎ］から入力される選択信号ｓｅｌ［ｎ］及び反転選択信号ｘｓｅｌ［ｎ］に基づいてオンオフ動作し、データ信号線１６５とラッチ回路ＬＴ１との接続状態をスイッチングする。
【００５１】
ラッチ回路ＬＴ１は、図６に示す構成では２つのインバータをループ接続した構成である。ラッチ回路ＬＴ１は、トランスミッションゲートＳＷ１を介して入力されるデータ信号線１６５の電位（画像信号Ｄ１〜Ｄ４）を保持する。ラッチ回路ＬＴ１の出力端子は、第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］に接続されている。
なお、ラッチ回路ＬＴ１には、レジスタ部ＳＲ［ｎ］の第２出力端子から反転選択信号ｘｓｅｌ［ｎ］が入力されるようになっており、反転選択信号ｘｓｅｌ［ｎ］の入力によりラッチ回路ＬＴ１への書き込みが有効化される構成である。
【００５２】
第２のデータラッチ回路１６２は、各々のデータ線６８に対応して設けられた複数のラッチ回路ＬＴ２と、各々のラッチ回路ＬＴ２の入力端子に接続されたトランスミッションゲートＳＷ２とを有する。本実施形態の場合、それぞれのブロックＬＡＴ２は、４つのラッチ回路ＬＴ２と４つのトランスミッションゲートＳＷ２とを備えて構成されている。
【００５３】
第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］を構成する４つのトランスミッションゲートＳＷ２の入力端子は、それぞれ対応するブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１の出力端子と接続されている。トランスミッションゲートＳＷ２の出力端子は、対応するラッチ回路ＬＴ２の入力端子に接続されている。
【００５４】
トランスミッションゲートＳＷ２の制御入力端子及び反転制御入力端子には、ラッチ有効化信号ＬＰを構成するラッチ有効化信号ｌｐ及び反転ラッチ有効化信号ｘｌｐが供給されるラッチ有効化配線１６６が接続されている。このうち制御入力端子は、ラッチ有効化信号ｌｐが供給されたラッチ有効化配線１６と接続され、反転制御入力端子は、反転ラッチ有効化信号ｘｌｐが供給されたラッチ有効化配線１６６と接続されている。
トランスミッションゲートＳＷ２は、ラッチ有効化信号ｌｐ及び反転ラッチ有効化信号ｘｌｐに基づいてオンオフ状態を切り替えることによって、第１のデータラッチ回路１６１のラッチ回路ＬＴ１と第２のデータラッチ回路１６２のラッチ回路ＬＴ２との接続状態をスイッチングする。
【００５５】
トランスミッションゲートＳＷ２に入力されるラッチ有効化信号ＬＰの一例を挙げると、ｎ＝４ｍ（ｍ＝０，１，２，３，…）の場合には、ブロックＬＡＴ２［ｎ］のトランスミッションゲートＳＷ２の制御入力端子及び反転制御入力端子に対して、ラッチ有効化信号ｌｐ［０］及び反転ラッチ有効化信号ｌｐ［０］が供給される。以下ブロックＬＡＴ２［ｎ＋１］〜ＬＡＴ２［ｎ＋３］のトランスミッションゲートＳＷ２の制御入力端子及び反転制御入力端子に対して、ラッチ有効化信号ｌｐ［１］〜ｌｐ［３］及び反転ラッチ有効化信号ｌｐ［１］〜ｌｐ［３が供給される。すなわち、前段から後段に向かって、ラッチ有効化信号ｘｌｐ［０］〜ｘｌｐ［３］及び反転ラッチ有効化信号ｘｌｐ［０］〜ｘｌｐ［３］が周期的にブロックＬＡＴ２に入力されるようなっている。
【００５６】
ラッチ回路ＬＴ２は、図６に示す構成では２つのインバータをループ接続した構成である。ラッチ回路ＬＴ２は、トランスミッションゲートＳＷ２を介して入力されるラッチ回路ＬＴ１の出力電位を保持する。ラッチ回路ＬＴ２の出力端子は、データバッファ回路１６３のｎ段目のブロックＢＵＦ［ｎ］に接続されている。
なお、ラッチ回路ＬＴ２には、トランスミッションゲートＳＷ２とともにラッチ有効化信号ｌｐが入力されるようになっており、ラッチ有効化信号ｌｐにより、ラッチ回路ＬＴ１からラッチ回路ＬＴ２に転送された画像信号Ｄ１〜Ｄ４の書き込みが有効化される構成である。
【００５７】
データバッファ回路１６３は、各々のデータ線６８に対応して設けられたバッファｂｕｆを有する複数のブロックＢＵＦからなる。本実施形態の場合、それぞれのブロックＢＵＦは、４つのバッファｂｕｆを備えて構成されている。さらにそれぞれのバッファｂｕｆは、対応するデータ線６８に縦続接続されたインバータＩＮＶ１〜ＩＮＶ４を有する。
ｎ段目のブロックＢＵＦ［ｎ］に属する４つのバッファｂｕｆの入力端子は、同一段に属するブロックＬＡＴ２［ｎ］の対応するラッチ回路ＬＴ２の出力端子にそれぞれ接続されている。
【００５８】
以上の構成を備えたデータ線駆動回路６２における動作について説明する。
図７は、本発明に係るデータ線駆動回路６２のタイミングチャートの一例を示す図である。なお、図７のタイミングチャートにおいて、符号Ｘとともに模様を付して示す期間は、当該配線が電気的に切断された状態（ハイインピーダンス状態）であることを示す。
【００５９】
また、図７において、”Ｃｌｏｃｋ”はシフトレジスタ１６０のクロック、”ＳＥＬ［ｎ］”はｎ段目のレジスタ部ＳＲ［ｎ］から出力される選択信号、”ＬＰ［ｎ］”は、ｎ段目のブロックＬＡＴ２［ｎ］のトランスミッションゲートＳＷ２に入力されるラッチ有効化信号である。”Ｑ［ｎ］”は、図５に示すように、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］に属する複数のラッチ回路ＬＴ１のうち、画像信号Ｄ１を入力されるラッチ回路ＬＴ１の出力端子の電位である。また、”Ｘ［ｎ］”は、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］に属する複数のラッチ回路ＬＴ２のうち、ブロックＬＡＴ１［ｎ］から画像信号Ｄ１を転送されるラッチ回路ＬＴ２の出力端子の電位である。
【００６０】
シフトレジスタ１６０にクロックパルス及び入力信号が入力されることによって初段のレジスタ部ＳＲ［０］が駆動状態とされると、レジスタ部ＳＲ［０］の第１及び第２の出力端子から選択信号ＳＥＬ［０］（ｓｅｌ［０］及びｘｓｅｌ［０］）が出力される。すると、第１のデータラッチ回路１６１のブロックＬＡＴ１［０］に属する４つのトランスミッションゲートＳＷ１がオン状態になるとともに、４つのラッチ回路ＬＴ１への書き込みが有効化される。これにより、４つのラッチ回路ＬＴ１とそれらに対応するデータ信号線１６５とが接続され、データ信号線１６５からラッチ回路ＬＴ１に画像信号Ｄ１〜Ｄ４が入力される。
【００６１】
そして、シフトレジスタ１６０のシフト動作により初段のレジスタ部ＳＲ［０］が非動作状態とされ、次段のレジスタ部ＳＲ［１］が動作状態に移行する。
このような動作を繰り返し、最終段のブロックＬＡＴ［Ｍ−１］のラッチ回路ＬＴ１まで画像信号が入力されると、レジスタ部ＳＲ［Ｍ−１］が非動作状態とされ、シフトレジスタ１６０のシフト動作が停止される。
【００６２】
第１のデータラッチ回路１６１のすべてのラッチ回路ＬＴ１に画像信号Ｄ１〜Ｄ４が入力されると、ラッチ有効化配線１６６に対して上位装置からラッチ有効化信号ＬＰ［０］〜ＬＰ［３］が順次入力される。
まず、ラッチ有効化信号ＬＰ［０］（ラッチ有効化信号ｌｐ［０］，反転ラッチ有効化信号ｘｌｐ［０］）が同期して入力される。そうすると、ｎ＝４ｍ段目（ｍ＝０，１，２，３，…）のブロックＬＡＴ２［ｎ］では、トランスミッションゲートＳＷ２がオン状態となって、ブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１とブロックＬＡＴ２［ｎ］のラッチ回路ＬＴ２とが電気的に接続されて、ラッチ回路ＬＴ１からラッチ回路ＬＴ２に画像信号Ｄ１〜Ｄ４が転送される。このとき、ラッチ回路ＬＴ２にはラッチ有効化信号ｌｓ［０］が入力されることによって有効化されているので、転送された画像信号Ｄ１〜Ｄ４がラッチ回路ＬＴ２に取り込まれる。
【００６３】
そして、ブロックＬＡＴ２［ｎ］のラッチ回路ＬＴ２は、画像信号Ｄ１〜Ｄ４を保持するとともに、画像信号Ｄ１〜Ｄ４をデータバッファ回路１６３においてそれぞれ対応するブロックＢＵＦ［ｎ］に出力する。そして、ブロックＢＵＦ［ｎ］のバッファｂｕｆにより電流増幅された画像信号Ｄ１〜Ｄ４が、それぞれのバッファｂｕｆと接続されたデータ線６８に出力される。これにより、ブロックｂｌｋ［ｎ］に対応する表示部５の画素４０に対して画像信号Ｄ１〜Ｄ４が入力される。
【００６４】
このように、ブロックｂｌｋ［ｎ］に属するデータ線６８と接続された画素４０に画像信号Ｄ１〜Ｄ４が入力されると、ラッチ有効化信号ＬＰ［０］の入力が停止される。これにより、ブロックＬＡＴ２［ｎ］のトランスミッションゲートＳＷ２はオフ状態となって、ブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１とブロックＬＡＴ２［ｎ］のラッチ回路ＬＴ２とが電気的に切断される。
【００６５】
引き続いて、ラッチ有効化信号ＬＰ［１］〜ＬＰ［３］を順次入力することによって、ブロックＬＡＴ２［ｎ＋１］〜［ｎ＋３］に属するトランスミッションゲートＳＷ２が順次オン状態とされて、ラッチ回路ＬＴ１に記憶された画像信号Ｄ１〜Ｄ４がそれぞれ画素４０に入力される。
【００６６】
以上の構成を備えた本実施形態の電気泳動表示装置１００によれば、図５及び図６に示した構成を具備したデータ線駆動回路６２を備えたことで、瞬間的なピーク電流の発生を回避することができる。
本実施形態のデータ線駆動回路６２では、第２のデータラッチ回路１６２と、データバッファ回路１６３とが、複数本（４本）のデータ線６８ごとのブロックに分割されており、ブロックごとにデータ線６８に対する画像信号の書き込みが成されるようになっている。
これにより、線順次方式のデータ線駆動回路のように、すべてのデータ線６８に対して一斉に画像信号が送信される場合に比して、１ブロックごとのデータバッファ回路１６３の電流量が大幅に少なくなり、瞬間的に大きなピーク電流が発生することがなくなる。
【００６７】
また、第１のデータラッチ回路１６１のラッチ回路ＬＴ１に画像信号を入力する際には、第２のデータラッチ回路１６２のトランスミッションゲートＳＷ２がオフ状態とされているので、データ信号線１６５とデータ線６８とが接続されることはない。したがって、ラッチ回路ＬＴ１への画像信号の入力に際してデータ線６８の寄生容量を充電する必要がないため、データ信号線１６５における消費電力を低く抑えることができる。
【００６８】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係るデータ線駆動回路２６２の一部を示す部分構成図である。図９は、図８に示すデータ線駆動回路２６２の具体的な構成の一例を示す図である。
なお、本実施形態においては、図５及び図６で示されたデータ線駆動回路６２と共通の構成を有する部分の詳細な説明を適宜省略する。
【００６９】
図８に示すように、データ線駆動回路２６２は、シフトレジスタ３６０と、第１のデータラッチ回路１６１と、第２のデータラッチ回路１６２と、データバッファ回路１６３とを有する。
【００７０】
データ線駆動回路２６２は、４本のデータ線６８に画像信号を出力する部分を１つの動作単位（ブロック）とする複数段（図８及び図９においては、０〜（４Ｎ−１）段目までの４Ｎ段）のブロックｂｌｋに分割されている。
具体的には、第１のデータラッチ回路１６１は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＬＡＴ１に分割されている。また、第２のデータラッチ回路１６２は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＬＡＴ２に分割されている。さらに、データバッファ回路１６３は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＢＵＦに分割されている。
【００７１】
シフトレジスタ３６０は、０〜（４Ｎ＋３）段目までの（４Ｎ＋４）段のレジスタ部ＳＲによって構成されている。このうち、０〜（４Ｎ−１）段のうちの任意のｎ段目のレジスタ部ＳＲ［ｎ］の出力端子は、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］とそれぞれ接続されている。
そして、４Ｎ〜（４Ｎ＋３）段目のレジスタ部ＳＲ［４Ｎ］〜ＳＲ［４Ｎ＋３］の出力端子は、ラッチ有効化信号ＬＰを第２のデータラッチ回路１６２に供給するラッチ有効化配線１６６とそれぞれ接続されている。
【００７２】
具体的には、図９に示すように、レジスタ部ＳＲ［４Ｎ］〜ＳＲ［４Ｎ＋３］の第１の出力端子は、バッファ回路３６０ａを介して、ラッチ有効化信号ｌｐ用のラッチ有効化配線１６６とそれぞれ接続されており、第２の出力端子は、バッファ回路３６０ａを介して、反転ラッチ有効化信号ｘｌｐ用のラッチ有効化配線１６６とそれぞれ接続されている。
すなわち、データ線駆動回路２６２は、同一回路内でラッチ有効化信号ＬＰ［０］〜ＬＰ［３］を生成することができるようになっている。
【００７３】
次に、このような構成を有するデータ線駆動回路２６２の駆動方法について説明する。
図１０は、データ線駆動回路２６２に係るタイミングチャートの一例を示す図である。なお、図１０のタイミングチャートにおいて、符号Ｘとともに模様を付して示す期間は、当該配線が電気的に切断された状態（ハイインピーダンス状態）であることを示す。
【００７４】
また、図１０において、”Ｃｌｏｃｋ”はシフトレジスタ３６０のクロック、”ＳＥＬ［ｎ］”はｎ段目のレジスタ部ＳＲ［ｎ］から出力される選択信号、”ＬＰ［ｎ］”は、ｎ段目のブロックＬＡＴ２［ｎ］のトランスミッションゲートＳＷ２に入力されるラッチ有効化信号である。”Ｑ［ｎ］”は、図５に示すように、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］に属する複数のラッチ回路ＬＴ１のうち、画像信号Ｄ１を入力されるラッチ回路ＬＴ１の出力端子の電位である。また、”Ｘ［ｎ］”は、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］に属する複数のラッチ回路ＬＴ２のうち、ブロックＬＡＴ１［ｎ］から画像信号Ｄ１を転送されるラッチ回路ＬＴ２の出力端子の電位である。
【００７５】
シフトレジスタ３６０に、クロックパルス及び入力信号が同期して入力されると、レジスタ部ＳＲ［０］の第１及び第２の出力端子から選択信号ＳＥＬ［０］（ｓｅｌ［０］及びｘｓｅｌ［０］）が出力される。すると、第１のデータラッチ回路１６１のブロックＬＡＴ１［０］に属する４つのトランスミッションゲートＳＷ１がオン状態になるとともに、４つのラッチ回路ＬＴ１への書き込みが有効化される。これにより、４つのラッチ回路ＬＴ１とそれらに対応するデータ信号線１６５とが接続され、データ信号線１６５からラッチ回路ＬＴ１に画像信号Ｄ１〜Ｄ４が入力される。
そして、クロックパルスに同期したシフト動作により初段のレジスタ部ＳＲ［０］が非動作状態とされ、次段のレジスタ部ＳＲ［１］が動作状態に移行する。
【００７６】
このようなシフト動作が、４Ｎ段目のレジスタ部ＳＲ［４Ｎ−１］まで順次実行されることで、さらにレジスタ部ＳＲから選択信号ＳＥＬ［１］〜ＳＥＬ［４Ｎ−１］が順次出力されて、第１のデータラッチ回路１６１のすべてのブロックＬＡＴ１のラッチ回路ＬＴ１に対して画像信号Ｄ１〜Ｄ４が入力される。
【００７７】
次に、（４Ｎ＋１）段目のレジスタ部ＳＲ［４Ｎ］が駆動状態とされると、レジスタ部ＳＲ［４Ｎ］から、ラッチ有効化信号ＬＰ［０］（ラッチ有効化信号ｌｐ［０］，反転ラッチ有効化信号ｘｌｐ［０］）が出力される。出力されたラッチ有効化信号ＬＰ［０］は第２のデータラッチ回路１６２の４ｍ段目（ｍ＝０，１，２，３，…）のブロックＬＡＴ２［ｎ］のラッチ回路ＬＴ２にそれぞれ入力される。これにより、これらのブロックＬＡＴ２［ｎ］のトランスミッションゲートＳＷ２がオン状態となる。
【００７８】
また、ラッチ有効化信号ｌｐ［０］によってラッチ回路ＬＴ２が有効化され、これらのラッチ回路ＬＴ２に対して、第１のデータラッチ回路１６１のラッチ回路ＬＴ１から画像信号Ｄ１〜Ｄ４が転送される。
転送された画像信号Ｄ１〜Ｄ４は、ブロックＢＵＦ［ｎ］に出力され、ブロックＢＵＦ［ｎ］のバッファｂｕｆにおいて電流増幅され、データ線６８を介してそれぞれの画素４０に入力される。そして、クロックパルスと同期してシフト動作によってレジスタ部ＳＲ［４Ｎ］が非動作状態とされる。
【００７９】
その後、このようなシフト動作が、レジスタ部ＳＲ［４Ｎ＋１］〜ＳＲ［４Ｎ＋３］まで実行され、ラッチ有効化信号ＬＰ［１］〜ＬＰ［３］が順次出力される。これによって、ブロックＬＡＴ２［ｎ＋１］〜［ｎ＋３］のトランスミッションゲートＳＷ２が順次オン状態となるとともに、ラッチ回路ＬＴ２が有効化されて、これらのブロックＬＡＴ２に属するラッチ回路ＬＴ２に画像信号Ｄ１〜Ｄ４が入力される。
そして、最終段のレジスタ部ＳＲ［４Ｎ＋３］が非動作状態とされると、シフトレジスタ２６０のシフト動作が停止される。
【００８０】
このように、複数段に分割された第２のデータラッチ回路１６２の動作制御をシフトレジスタ３６０により行う構成とすることで、第２のデータラッチ回路１６２のラッチ回路ＬＴ２を有効化する信号を外部から供給する必要が無くなり、回路面積を大きくすることなくデータ線駆動回路２６２を形成することができる。
【００８１】
なお、本発明は上述したこれら第１及び第２の実施の形態に限定されるものではなく、本発明の要旨の範囲内において種々の構成を取りうる。
例えば、図３に示したデータ線駆動回路６２では、４本のデータ線６８に対応させてブロックｂｌｋ（ＬＡＴ２、ＢＵＦ）を設定したが、ブロックｂｌｋに対応するデータ線６８の本数は任意に設定することができる。例えば、８本のデータ線６８ごとにブロックｂｌｋを設定してもよく、１本や２本のデータ線６８ごとにブロックｂｌｋを設定してもよい。ただし、ブロックごとのデータ線６８の本数を少なくするとデータ線６８の１本当たりの画像信号入力期間が短くなり、データ線６８の本数を多くすると、シフトレジスタ１６０の出力端子に設けられるバッファを大きくする必要が生じる。
【００８２】
さらに、動作単位に対応するデータ線６８の本数を動作単位間で異ならせてもよい。例えば、２本のデータ線６８に対応する動作単位と、４本のデータ線６８に対応する動作単位とを、１つのデータ線駆動回路６２内に混在させてもよい。
【００８３】
さらに、先の実施形態では、データ線駆動回路６２に本発明の駆動回路の構成を採用した場合について説明したが、走査線駆動回路６１に本発明の駆動回路の構成を採用することもできる。
【００８４】
また、上述した各実施形態では、マトリクス装置として、電気泳動素子を備えた画素を機能素子として採用した電気泳動表示装置を例示して説明したが、本発明に係るマトリクス装置は、電気泳動表示装置に限定されるものではなく、液晶表示装置、有機ＥＬ表示装置等の画像表示装置、静電容量検出装置などとして構成することができる。
【００８５】
（電子機器）
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１１は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００８６】
図１２は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００８７】
図１３は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００８８】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置１００が採用されているので、低能力の電源でも安定して動作する表示部を備え、省電力性に優れる電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【００８９】
【図１】実施形態に係る電気泳動表示装置の概略構成図。
【図２】画素の回路構成図。
【図３】電気泳動表示装置及びマイクロカプセルの断面図。
【図４】電気泳動素子の動作説明図。
【図５】第１の実施形態に係るデータ線駆動回路の部分構成図。
【図６】第１の実施形態に係るデータ線駆動回路の具体的構成例を示す図。
【図７】第１の実施形態に係るタイミングチャートの一例を示す図
【図８】第２の実施形態に係る電気泳動表示装置の変形例を示す図。
【図９】第２の実施形態に係るデータ線駆動回路の具体的構成例を示す図。
【図１０】第２の実施形態に係るタイミングチャートの一例を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】電子機器の一例を示す図。
【図１４】線順次方式のデータ線駆動回路の概略構成図。
【符号の説明】
【００９０】
１００  電気泳動表示装置（マトリクス装置／画像表示装置）、５  表示部、２０  マイクロカプセル、３２  電気泳動素子（機能素子）、３５  画素電極、３７  共通電極、４０  画素、６１  走査線駆動回路、６２，２６２  データ線駆動回路、６３  コントローラ（制御部）、６４  共通電源変調回路、６６  走査線、６８  データ線、１６０，３６０  シフトレジスタ、１６１  第１のデータラッチ回路、１６２  第２のデータラッチ回路、１６３  データバッファ回路、１６５  データ信号線、１６６  ラッチ有効化配線、ｂｌｋ，ＬＡＴ１，ＬＡＴ２，ＢＵＦ  ブロック（動作単位）、ＳＲ  レジスタ部、ＬＴ１，ＬＴ２  ラッチ回路、ＳＷ１，ＳＷ２  トランスミッションゲート、ｂｕｆ  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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