(57)【要約】【課題】半導体集積回路の各レイヤの３次元構造を考慮しつつ、半導体集積回路を作製するために用いられるパターンデータを検証する。【解決手段】スペック設定部１５ａは、半導体集積回路の各レイヤの３次元構造に基づいて、各レイヤに配置されるレイアウトパターンのレイアウトに関するスペックを設定し、検証処理部１５ｂは、半導体集積回路の各レイヤのレイアウトパターンがスペックを満たしているかどうかを検証する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の各レイヤの３次元構造に基づいて、前記レイヤに配置されるレイアウトパターンのレイアウトに関するスペックを設定するステップと、
近接効果補正された設計レイアウトデータに基づいてウェハ上に作製されたレイアウトパターンが前記スペックを満たしているかどうかを検証するステップとを備えることを特徴とするパターン検証方法。
【請求項２】
前記レイアウトに関するスペックは、互いに異なるレイヤのレイアウトパターン間の重なり部分の面積に関するスペックであることを特徴とする請求項１に記載のパターン検証方法。
【請求項３】
前記レイアウトパターン間の重なり部分の面積は、各レイヤの段差を変数とする関数に基づいて設定されることを特徴とする請求項２に記載のパターン検証方法。
【請求項４】
前記レイアウトパターン間の重なり部分の面積は、各レイヤの傾斜を変数とする関数に基づいて設定されることを特徴とする請求項２に記載のパターン検証方法。
【請求項５】
近接効果補正された設計レイアウトデータに基づいてウェハ上に作製されたレイアウトパターンが、半導体集積回路の各レイヤの３次元構造に基づいて設定されたレイアウトパターンのレイアウトに関するスペックを満たしているかどうかを検証するステップをコンピュータに実行させることを特徴とするパターン検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパターン検証方法およびパターン検証プログラムに関し、特に、半導体集積回路の各層の３次元構造を考慮しつつ、光学近接効果補正されたレイアウトパターンを検証する方法に適用して好適なものである。
【背景技術】
【０００２】
近年の半導体集積回路の微細化に伴って、半導体製造プロセスにおけるフォトリソグラフィ工程においては、露光装置の露光光波長の短波長化及び高ＮＡ化を行うだけでは、パターンの転写を忠実に行うことが困難になっている。このようなパターンの転写忠実性の劣化を補うため、光学近接効果補正処理や、フォトリソグラフィ工程以外のプロセスにおける近接効果まで含めたプロセス近接効果補正処理が実施されている。また、このような補正処理が適切に行われたかを確認するため、補正後のマスクデータから作製されたフォトマスクを使用してリソグラフィシミュレーションを行い、所望の形状が得られるかどうかを確認するパターン検証処理も同時に行われている。
【０００３】
また、例えば、特許文献１には、半導体集積回路の複数レイヤ間でのプロセスマージンを考慮して設計パターンを補正する設計パターン補正方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８１５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のパターン検証処理では、異なる２つのレイヤ間のレイアウトパターンの重なりが十分確保できていることは確認できるが、各レイヤにおけるレイアウトパターンは平面的に扱われることから、実際のレイアウトパターンに段差などがある場合には、現実のデバイスで必要とされる重なりスペックと乖離するという問題があった。
【０００６】
また、特許文献１に開示された方法では、設計パターンを補正する場合、半導体集積回路の複数レイヤ間でのプロセスマージンは考慮されるが、半導体集積回路の各レイヤの３次元構造は考慮されていなかった。
【０００７】
本発明の目的は、半導体集積回路の各レイヤの３次元構造を考慮しつつ、半導体集積回路を作製するために用いられるパターンデータを検証することが可能なパターン検証方法およびパターン検証プログラムを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体集積回路の各レイヤの３次元構造に基づいて、前記レイヤに配置されるレイアウトパターンのレイアウトに関するスペックを設定するステップと、近接効果補正された設計レイアウトデータに基づいてウェハ上に作製されたレイアウトパターンが前記スペックを満たしているかどうかを検証するステップとを備えることを特徴とするパターン検証方法を提供する。
【０００９】
本発明の一態様によれば、近接効果補正された設計レイアウトデータに基づいてウェハ上に作製されたレイアウトパターンが、半導体集積回路の各レイヤの３次元構造に基づいて設定されたレイアウトパターンのレイアウトに関するスペックを満たしているかどうかを検証するステップをコンピュータに実行させることを特徴とするパターン検証プログラムを提供する。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路の各レイヤの３次元構造を考慮しつつ、半導体集積回路を作製するために用いられるパターンデータを検証することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係るパターン検証方法が適用されるシステムの概略構成を示すブロック図。
【図２】図２は、本発明の第２実施形態に係るパターン検証装置のハードウェア構成の一例を示すブロック図。
【図３】図３（ａ）は、本発明の第３実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す平面図、図３（ｂ）は、本発明の第３実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す断面図。
【図４】図４（ａ）は、本発明の第４実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す平面図、図４（ｂ）は、本発明の第４実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係るパターン検証方法について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係るパターン検証方法が適用されるシステムの概略構成を示すブロック図である。
図１において、パターン検証装置１５には、スペック設定部１５ａおよび検証処理部１５ｂが設けられている。そして、パターン検証装置１５には、ＣＡＤシステム１１、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）処理装置１２および露光装置１４が接続されている。
【００１４】
ここで、ＣＡＤシステム１１は、半導体集積回路の各レイヤのレイアウトパターンに対応する設計レイアウトデータを作成することができる。なお、設計レイアウトデータとしては、例えば、各レイヤのレイアウトパターンの寸法や配置位置を挙げることができる。また、設計レイアウトデータのデータ形式としては、例えば、テキスト座標データ、ＧＤＳデータ、オアシスデータ、ＨＳＳデータあるいはイメージデータ（Ｔｉｆｆ、Ｂｉｔ  Ｍａｐ、Ｊｐｅｇ）などを用いることができる。
【００１５】
また、ＯＰＣ処理装置１２は、ＣＡＤシステム１１にて作成された設計レイアウトデータで特定されるレイアウトパターンに対して光近接効果補正処理を施すことができる。マスクデータ作成装置１３は、光近接効果補正処理が施された設計レイアウトデータに対応したマスクデータを作成することができる。露光装置１４は、遮光膜Ｈが形成されたフォトマスクＭを介し、ウェハＷ上に形成されたレジスト膜Ｒを露光することができる。なお、フォトマスクＭには、マスクデータ作成装置１３にて作成されたマスクデータで特定されるマスクパターンが遮光膜Ｈにて形成されている。エッチング装置１６は、処理層Ｔ上に形成されたレジストパターンＰ１〜ＰＮをマスクとして、処理層Ｔをエッチングすることができる。
【００１６】
なお、ウェハＷとしては、例えば、Ｓｉなどで形成された半導体ウェハを用いることができる。また、処理層Ｔとしては、例えば、ゲート電極や抵抗などに用いられる多結晶シリコン膜、配線やコンタクト電極などに用いられるＡｌ膜やＣｕ膜、絶縁層として用いられるシリコン酸化膜やシリコン窒化膜などを挙げることができる。
【００１７】
パターン検証装置１５は、ＯＰＣ処理装置１２にて光近接効果補正された設計レイアウトデータに基づいてウェハ上に作製されたレイアウトパターンが、半導体集積回路の各レイヤのレイアウトに関するスペックを満たしているかどうかを検証することができる。ここで、半導体集積回路の各レイヤのレイアウトパターンのレイアウトに関するスペックを設定する場合、半導体集積回路の各レイヤの３次元構造を考慮することができる。なお、パターン検証装置１５による検証方法としては、リソグラフィシミュレータまたはプロセスシミュレータを用いることができる。
【００１８】
すなわち、スペック設定部１５ａは、半導体集積回路の各レイヤの３次元構造に基づいて、各レイヤに配置されるレイアウトパターンのレイアウトに関するスペックを設定することができる。なお、各レイヤの３次元構造としては、例えば、各レイヤの段差、傾斜または凹凸などを挙げることができる。
【００１９】
検証処理部１５ｂは、ＯＰＣ処理装置１２にて光近接効果補正された設計レイアウトデータに基づいてウェハ上に作製されたレイアウトパターンが、スペック設定部１５ａにて設定されたスペックを満たしているかどうかを検証することができる。なお、レイアウトパターンのレイアウトに関するスペックは、例えば、互いに異なるレイヤのレイアウトパターン間の重なり部分の面積に関するスペックを挙げることができる。なお、このスペックを設定する場合、半導体集積回路の各レイヤの３次元構造の寸法情報および材料の特性値を用いることができる。あるいは、半導体集積回路の各レイヤの３次元構造の寸法情報および材料の特性値の関数を用いるようにしてもよい。
【００２０】
そして、ＣＡＤシステム１１では、半導体集積回路の各レイヤのレイアウトパターンに対応する設計レイアウトデータが作成され、ＯＰＣ処理装置１２に送られる。そして、ＯＰＣ処理装置１２において、ＣＡＤシステム１１にて作成された設計レイアウトデータから得られるレイアウトパターンに光近接効果補正が行われ、マスクデータ作成装置１３に送られる。なお、ＯＰＣ処理装置１２において光近接効果補正を行わせる場合、露光量やフォーカス位置などの露光条件をベスト条件に固定してフォトリソグラフィを行った時に、設計レイアウトデータから得られるレイアウトパターンとの間の寸法差が最も小さくなるように、設計レイアウトデータの補正を行うことができる。
【００２１】
ここで、ＯＰＣ処理装置１２にてレイアウトパターンの光近接効果補正が行われると、パターン検証装置１５において、その光近接効果補正されたレイアウトパターンが検証される。このレイアウトパターンの検証では、露光量やフォーカス位置などの露光条件やマスクパターンの寸法にバラツキがある場合においても、スペック設定部１５ａにて設定されたスペックを満たすかどうかが判断される。ここで、スペック設定部１５ａにてスペックが設定される場合、半導体集積回路の各レイヤの３次元構造が考慮される。なお、半導体集積回路の各レイヤの３次元構造としては、例えば、各レイヤにおけるコンタクト領域の段差や傾斜などを挙げることができる。また、レイアウトパターンの検証時において、露光条件やマスクパターンの寸法にバラツキがある場合のリソグラフィ後のレイアウトパターンを求める場合、リソグラフィシミュレータを用いることができる。
【００２２】
そして、ＯＰＣ処理装置１２にて光近接効果補正されたレイアウトパターンが、スペック設定部１５ａにて設定されたスペックを満たさないと判断された場合、パターン検証装置１５は、ＯＰＣ処理装置１２に光近接効果補正をやり直すように指示することができる。あるいは、パターン検証装置１５は、ＣＡＤシステム１１に設計レイアウトデータを修正するように指示するようにしてもよい。
【００２３】
そして、パターン検証装置１５において、ＯＰＣ処理装置１２にて光近接効果補正が行われたレイアウトパターンの検証が行われると、マスクデータ作成装置１３において、パターン検証装置１５にて検証されたレイアウトパターンに対応したマスクデータが作成される。そして、フォトマスクＭには、マスクデータ作成装置１３にて作成されたマスクデータで特定されるマスクパターンが遮光膜Ｈにて形成される。
【００２４】
そして、遮光膜Ｈが形成されたフォトマスクＭが露光装置１４に配置された上で、処理層Ｔを介してレジスト膜Ｒが形成されたウェハＷが露光装置１４に配置されると、フォトマスクＭを介してレジスト膜Ｒの露光が行われる。そして、露光装置１４にて露光が行われたレジスト膜Ｒの現像が行われることで、レジスト膜Ｒがパターニングされ、レジストパターンＰ１〜ＰＮが処理層Ｔ上に形成される。
【００２５】
そして、レジストパターンＰ１〜ＰＮが処理層Ｔ上に形成されると、そのウェハＷをエッチング装置１６に配置する。そして、エッチング装置１６において、レジストパターンＰ１〜ＰＮをマスクとして処理層Ｔのエッチングが行われ、ウェハＷ上にエッチングパターンＢ１〜ＢＮが形成される。なお、エッチングパターンＢ１〜ＢＮは、例えば、配線パターン、トレンチパターンまたはコンタクトパターンなどを構成することができる。そして、エッチングパターンＢ１〜ＢＮがウェハＷ上に形成されると、そのウェハＷをエッチング装置１６から取り出す。そして、アッシングなどの方法でエッチングパターンＢ１〜ＢＮ上からレジストパターンＰ１〜ＰＮが除去される。
【００２６】
ここで、スペック設定部１５ａにてスペックが設定される場合、半導体集積回路の各レイヤの３次元構造を考慮させることにより、レイアウトパターンの平面的な面積を見かけ上増大させることが可能となる。このため、レイアウトパターンの設計段階において必要以上のマージンを確保する必要がなくなり、レイアウト設計における冗長性を減少させることが可能となることから、半導体集積回路の歩留まりを低下させることなく、半導体集積回路の高集積化を実現することができる。
【００２７】
なお、ＯＰＣ処理装置１２にて光近接効果補正されたレイアウトパターンが、スペック設定部１５ａにて設定されたスペックを満たさないと判断された場合、パターン検証装置１５は、プロセスを変更するように指示するようにしてもよい。例えば、パターン検証装置１５は、露光量やフォーカス位置などの露光条件を変更するように露光装置１４に指示するようにしてもよいし、エッチング時間やエッチングエネルギーやエッチングガスの流量などのエッチング条件をエッチング装置１６に指示するようにしてもよい。
【００２８】
また、上述した実施形態では、光近接効果補正されたレイアウトパターンを検証する場合、リソグラフィ後のレイアウトパターンがスペックを満たすかどうかを判断する方法について説明したが、エッチング後のレイアウトパターンがスペックを満たすかどうかを判断するようにしてもよい。なお、エッチング条件にバラツキがある場合のエッチング後のレイアウトパターンを求める場合、プロセスシミュレータを用いることができる。
【００２９】
（第２実施形態）
図２は、本発明の第２実施形態に係るパターン検証装置のハードウェア構成の一例を示すブロック図である。
図２において、図１のパターン検証装置１５には、ＣＰＵなどを含むプロセッサ２１、固定的なデータを記憶するＲＯＭ２２、プロセッサ２１に対してワークエリアなどを提供するＲＡＭ２３、プロセッサ２１を動作させるためのプログラムや各種データを記憶する外部記憶装置２４、人間とコンピュータとの間の仲介を行うヒューマンインターフェース２５、外部との通信手段を提供する通信インターフェース２６を設けることができる。そして、プロセッサ２１、ＲＯＭ２２、ＲＡＭ２３、外部記憶装置２４、ヒューマンインターフェース２５および通信インターフェース２６はバス２７を介して接続されている。
【００３０】
なお、外部記憶装置２４としては、例えば、ハードディスクなどの磁気ディスク、ＤＶＤなどの光ディスク、ＵＳＢメモリやメモリカードなどの可搬性半導体記憶装置などを用いることができる。また、ヒューマンインターフェース２５としては、例えば、入力インターフェースとしてキーボードやマウス、出力インターフェースとしてディスプレイやプリンタなどを用いることができる。また、通信インターフェース２６としては、例えば、インターネットやＬＡＮなどに接続するためのＬＡＮカードやモデムやルータなどを用いることができる。
【００３１】
ここで、プロセッサ２１は、パターン検証プログラムを実行することにより、図１のスペック設定部１５ａおよび検証処理部１５ｂで実行される機能を実現することができる。なお、プロセッサ２１に実行させるプログラムは、外部記憶装置２４に格納しておき、プログラムの実行時にＲＡＭ２３に読み込むようにしてもよいし、プログラムをＲＯＭ２２に予め格納しておくようにしてもよいし、通信インターフェース２６を介してプログラムを取得するようにしてもよい。
【００３２】
（第３実施形態）
図３（ａ）は、本発明の第３実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す平面図、図３（ｂ）は、本発明の第３実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す断面図である。
図３において、半導体基板３１には素子分離絶縁層３２が埋め込まれている。なお、半導体基板３１の材料は、Ｓｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、素子分離絶縁層３２としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。
【００３３】
そして、素子分離絶縁層３２にて素子分離された半導体基板３１には、不純物拡散層３３が形成され、素子分離絶縁層３２および不純物拡散層３３上には、層間絶縁膜３４が形成されている。ここで、素子分離絶縁層３２は、半導体基板３１の表面よりも低い位置に配置され、素子分離絶縁層３２と不純物拡散層３３との間には段差が形成されている。また、不純物拡散層３３は、例えば、電界効果トランジスタのソース／ドレイン層として用いることができる。
【００３４】
そして、層間絶縁膜３４には、バリアメタル膜３５を介してコンタクト電極３６が埋め込まれている。なお、バリアメタル膜３５の材料は、例えば、ＴｉＮ、コンタクト電極３６の材料は、例えば、Ｗ、ＡｌまたはＣｕを用いることができる。ここで、コンタクト電極３６は、素子分離絶縁層３２と不純物拡散層３３との間の段差にかかるように配置され、バリアメタル膜３５を介して不純物拡散層３３の側面にも接触されている。
【００３５】
ここで、不純物拡散層３３のレイアウトパターンはレイヤＬＡ１に形成され、コンタクト電極３６のレイアウトパターンはレイヤＬＡ２に形成されている。
【００３６】
そして、不純物拡散層３３とコンタクト電極３６との間の重なり部分の面積に関するスペックを図１のスペック設定部１５ａにて設定する場合、レイヤＬＡ１の不純物拡散層３３の３次元構造を考慮させることができる。
【００３７】
例えば、コンタクト電極３６がバリアメタル膜３５を介して不純物拡散層３３の側面にも接触されている場合、不純物拡散層３３の平面に接触されている部分だけでなく、不純物拡散層３３の側面に接触されている部分も、コンタクト抵抗の低減に寄与させることができる。
このため、不純物拡散層３３とコンタクト電極３６との間の重なり部分の面積に関するスペックＳＰは、以下の（１）式で表すことができる。
ＳＰ＝Ｓ＋ｆ（ｈ）                                                ・・・（１）
ただし、ｈは、不純物拡散層３３の段差、ｆ（ｈ）は、ｈを変数とする関数、Ｓは、不純物拡散層３３とコンタクト電極３６との間の平面上の接触面積である。なお、不純物拡散層３３の段差ｈは、シミュレーションまたは実測で求めることができる。
【００３８】
ここで、不純物拡散層３３とコンタクト電極３６との間の重なり部分の面積に関するスペックＳＰとして（１）式を用いることにより、不純物拡散層３３とコンタクト電極３６との間の平面上の接触面積Ｓが不足する場合においても、関数ｆ（ｈ）の値によってはスペックＳＰを満足させることが可能となる。
【００３９】
（第４実施形態）
図４（ａ）は、本発明の第４実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す平面図、図４（ｂ）は、本発明の第４実施形態に係るパターン検証方法が適用される半導体装置の概略構成を示す断面図である。
図４において、半導体基板４１には、選択エピタキシャル層４３が選択的に形成されている。ここで、選択エピタキシャル層４３は、半導体基板４１に対して傾斜するように形成されている。また、選択エピタキシャル層４３は、例えば、電界効果トランジスタのソース／ドレイン層として用いることができる。また、半導体基板４１の材料がＳｉである場合、選択エピタキシャル層４３の材料は、例えば、ＳｉＧｅを用いることができる。そして、選択エピタキシャル層４３上には、層間絶縁膜４４が形成されている。
【００４０】
そして、層間絶縁膜４４には、バリアメタル膜４５を介してコンタクト電極４６が埋め込まれている。なお、コンタクト電極４６は、選択エピタキシャル層４３上に配置されている。
ここで、選択エピタキシャル層４３のレイアウトパターンはレイヤＬＡ１に形成され、コンタクト電極４６のレイアウトパターンはレイヤＬＡ２に形成されている。
【００４１】
そして、選択エピタキシャル層４３とコンタクト電極４６との間の重なり部分の面積に関するスペックを図１のスペック設定部１５ａにて設定する場合、レイヤＬＡ１の選択エピタキシャル層４３の３次元構造を考慮させることができる。
【００４２】
例えば、選択エピタキシャル層４３が半導体基板４１に対して傾斜している場合、コンタクト電極４６がバリアメタル膜４５を介して選択エピタキシャル層４３に接触する面積は、選択エピタキシャル層４３の平面上の面積よりも大きくなる。
このため、選択エピタキシャル層４３とコンタクト電極４６との間の重なり部分の面積に関するスペックＳＰは、以下の（２）式で表すことができる。
ＳＰ＝Ｓ／ｃｏｓθ                                                  ・・・（２）
ただし、θは、選択エピタキシャル層４３の傾斜角、Ｓは、選択エピタキシャル層４３とコンタクト電極４６との間の平面上の接触面積である。なお、選択エピタキシャル層４３の傾斜角θは、シミュレーションまたは実測で求めることができる。
【００４３】
ここで、選択エピタキシャル層４３とコンタクト電極４６との間の重なり部分の面積に関するスペックＳＰとして（２）式を用いることにより、選択エピタキシャル層４３とコンタクト電極４６との間の平面上の接触面積Ｓが不足する場合においても、傾斜角θの値によってはスペックＳＰを満足させることが可能となる。
【００４４】
なお、図１のスペック設定部１５ａにてスペックを設定する場合において、各レイヤの３次元構造の寸法情報を用いる場合、電界効果トランジスタの閾値電圧に応じて異なるプロセスが用いられることがある。このため、電界効果トランジスタの閾値電圧が異なると、ソース／ドレインの段差が異なることから、各レイヤの３次元構造の寸法情報は、電界効果トランジスタの閾値電圧ごとに異なる値を用いるようにしてもよい。
【００４５】
また、図１のスペック設定部１５ａにてスペックを設定する場合において、各レイヤの３次元構造の寸法情報を用いる場合、Ｎチャンネル電界効果トランジスタとＰチャンネル電界効果トランジスタとで異なるプロセスが用いられることがある。このため、Ｎチャンネル電界効果トランジスタとＰチャンネル電界効果トランジスタとでソース／ドレインの段差が異なることから、各レイヤの３次元構造の寸法情報は、Ｎチャンネル電界効果トランジスタとＰチャンネル電界効果トランジスタとで異なる値を用いるようにしてもよい。
【符号の説明】
【００４６】
１１  ＣＡＤシステム、１２  ＯＰＣ処理装置、１３  マスクデータ作成装置、１４  露光装置、１５  パターン検証装置、１５ａ  スペック設定部、１５ｂ  検証処理部、１６  エッチング装置、Ｗ  ウェハ、２１  プロセッサ、２２  ＲＯＭ、２３  ＲＡＭ、２４  外部記憶装置、２５  ヒューマンインターフェース、２６  通信インターフェース、２７  バス、３１、４１  半導体基板、３２  素子分離絶縁層、３３  不純物拡散層、３４、４４  層間絶縁膜、３５、４５  バリアメタル膜、３６、４６  コンタクト電極、４３  選択エピタキシャル層、ＬＡ１、ＬＡ２  レイヤ、Ｔ  処理層、Ｒ  レジスト膜、Ｍ  フォトマスク、Ｈ  遮光膜、Ｐ１〜ＰＮ  レジストパターン、Ｂ１〜ＢＮ  エッチングパターン
【図１】
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【図２】
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【図３】
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【図４】
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