(57)【要約】【課題】単位画素の１／ｆ雑音を低減することが可能な固体撮像装置を提供する。【解決手段】本発明の固体撮像装置は、２次元状に配列された複数の単位画素４１を備える固体撮像装置であって、単位画素４１は、ｎ型の半導体基板５０上に設けられたｐ型のエピタキシャル層５１内に形成されたｐ型の第１不純物拡散領域１０３を有し、光電変換により信号電荷を生成するフォトダイオード２０と、エピタキシャル層５１内に形成されたｎ型の第３不純物拡散領域１２６及び第４不純物拡散領域１０５を有し、フォトダイオード２０と接続されたｐ型チャネルのＭＯＳトランジスタであるリセットトランジスタ２２とを有する。【選択図】図１
2010287799.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列された複数の単位画素を備える固体撮像装置であって、
前記単位画素は、
ｐ型の半導体基板上に設けられたｎ型のエピタキシャル層内に形成されたｐ型の不純物拡散領域を有し、光電変換により信号電荷を生成するフォトダイオードと、
前記エピタキシャル層内に形成されたｐ型のソース領域及びドレイン領域を有し、前記フォトダイオードと接続されたｐ型チャネルのＭＯＳトランジスタとを有する
固体撮像装置。
【請求項２】
前記ＭＯＳトランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のトランジスタである
請求項１記載の固体撮像装置。
【請求項３】
前記ＭＯＳトランジスタは、前記フォトダイオードから信号電荷としての正孔を読み出す転送トランジスタ、前記転送トランジスタにより読み出された正孔の量に対応する信号電圧を出力する増幅トランジスタ、及び前記増幅トランジスタのゲートの電位を初期化するリセットトランジスタの少なくともいずれか１つとして用いられる
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記エピタキシャル層の端部には、該エピタキシャル層の表面から前記半導体基板の表面に達するｐ型の不純物拡散領域が形成されている
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記エピタキシャル層の端部の表面には、凹部が形成されている
請求項４記載の固体撮像装置。
【請求項６】
前記固体撮像装置は、さらに、
前記単位画素から出力される信号電圧を処理する信号処理回路と、
前記単位画素を駆動する駆動回路とを備え、
前記信号処理回路及び前記駆動回路は、前記エピタキシャル層内に形成されたｐ型チャネルのＭＯＳトランジスタのみをトランジスタとして用いる
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、さらに、
前記単位画素から出力される信号電圧を処理する信号処理回路と、
前記単位画素を駆動する駆動回路とを備え、
前記信号処理回路及び前記駆動回路は、前記エピタキシャル層内に形成されたＣＭＯＳを有する
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項８】
前記固体撮像装置は、さらに、前記単位画素を電気的に分離する画素信号混合防止部を備え、
前記画素信号混合防止部は、前記複数の単位画素の間に位置するように前記エピタキシャル層内に形成されたｐ型の不純物拡散領域を有する
請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記画素信号混合防止部の不純物拡散領域は、前記エピタキシャル層の表面から前記半導体基板の表面に達しない深さまで形成されている
請求項８記載の固体撮像装置。
【請求項１０】
前記単位画素のサイズは、１μｍ平方以下である
請求項１〜９のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記エピタキシャル層の厚さは、３．５μｍ以上である
請求項１〜１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
前記フォトダイオードは、ｎｐｎ構造の埋め込み型のフォトダイオードである
請求項１〜１１のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特にＭＯＳ型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置を用いたデジタルビデオカメラやデジタルスチルカメラ等が家庭用と業務用との区別に関わらず広く普及している。主な固体撮像装置としては、ＭＯＳ型固体撮像装置（ＣＭＯＳイメージセンサ）とＣＣＤ型固体撮像装置（ＣＣＤイメージセンサ）との２種類がある。
【０００３】
このうちＭＯＳ型固体撮像装置はＣＣＤ型固体撮像装置に比べて低消費電力で動作可能、かつ既存のＭＯＳプロセスで製造可能等の利点があり、採用比率が大きくなりつつある。このようなＭＯＳ型固体撮像装置では、光電変換素子及び複数のＭＯＳトランジスタで構成された単位画素（セル）が行列状に配列されている（例えば特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６８７８５６８号明細書
【特許文献２】米国特許第７０９１５３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで近年、ＭＯＳ型固体撮像装置では、イメージセンサの性能のひとつである解像度を向上するために単位画素の微細化が急速に進んでいる。しかしながら、単位画素が微細化されると、単位画素内で使われるＭＯＳトランジスタのサイズが小さくなり、ＭＯＳトランジスタより発生する１／ｆ雑音、特に増幅トランジスタより発生する１／ｆ雑音が増加する。その結果、単位画素からの増幅信号に重畳する画素雑音が増加するため、センサの重要な特性である感度が劣化する。なお、１μｍ以下のサイズの単位画素はこの画素雑音でセンサとしては使えないといわれている。
【０００６】
ここで、ＭＯＳ型固体撮像装置での雑音の発生源は複数あるが、最大の発生源であり設計技術等で小さくできないものは、単位画素の増幅トランジスタの１／ｆ雑音に起因する画素雑音である。従って、この画素雑音を小さくすることが画素の微細化を実現するための重要な技術の一つである。
【０００７】
そこで、本発明は、かかる問題点に鑑み、単位画素の１／ｆ雑音を低減することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の固体撮像装置は、２次元状に配列された複数の単位画素を備える固体撮像装置であって、前記単位画素は、ｐ型の半導体基板上に設けられたｎ型のエピタキシャル層内に形成されたｐ型の不純物拡散領域を有し、光電変換により信号電荷を生成するフォトダイオードと、前記エピタキシャル層内に形成されたｐ型のソース領域及びドレイン領域を有し、前記フォトダイオードと接続されたｐ型チャネルのＭＯＳトランジスタとを有することを特徴とする。
【０００９】
これにより、単位画素内のトランジスタが、ｎ型チャネルのＭＯＳトランジスタと比較して１／ｆ雑音が小さいｐチャネルのＭＯＳトランジスタにより構成されるので、単位画素の１／ｆ雑音を低減することができる。その結果、高解像度の固体撮像装置を実現することができる。
【００１０】
ここで、前記ＭＯＳトランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のトランジスタであってもよい。
【００１１】
ｐチャネル型のＭＯＳトランジスタのソース及びドレインはエピタキシャル層内部に形成されたｐ型の不純物拡散領域で構成されるが、ｐ型不純物はｎ型不純物に比較して拡散され易い。従って、微細化された単位画素においては、ｐチャネル型のＭＯＳトランジスタを形成することは困難である。これに対し、ＬＤＤ構造を用いることにより、ｐ型不純物の拡散による悪影響を低減することが可能となる。
【００１２】
また、前記ＭＯＳトランジスタは、前記フォトダイオードから信号電荷としての正孔を読み出す転送トランジスタ、前記転送トランジスタにより読み出された正孔の量に対応する信号電圧を出力する増幅トランジスタ、及び前記増幅トランジスタのゲートの電位を初期化するリセットトランジスタの少なくともいずれか１つとして用いられてもよい。
【００１３】
これにより、特に１／ｆ雑音が大きい増幅トランジスタの１／ｆ雑音を低減することができる。
【００１４】
また、前記エピタキシャル層の端部には、該エピタキシャル層の表面から前記半導体基板の表面に達するｐ型の不純物拡散領域が形成されていてもよい。
【００１５】
ｐ型の半導体基板の上にｎ型のエピタキシャル層が形成されているため、半導体基板の外周端面ではｐｎ接合がむき出しになる。従って、半導体基板に電圧が印加されると、半導体基板の外周端面には電圧のかかったｐｎ接合が現れることになる。そして、半導体基板の外周端面では、半導体基板を切り分けるチップ分離により界面状態の悪いダイシング面が現れる。その結果、半導体基板の外周端部では、リーク電流が発生し、発熱等の問題が発生する。これに対し、半導体基板の外周端部はすべてｐ型になるので、ｐｎ接合が半導体基板の外周端面にむき出しになることはないため、半導体基板の外周端部でのリーク電流の発生を抑えることができる。
【００１６】
また、前記エピタキシャル層の端部の表面には、凹部が形成されていてもよい。
【００１７】
これにより、半導体基板の外周端部においてエピタキシャル層の表面から半導体基板の表面までの距離を短くし、半導体基板の表面までｐ型の不純物イオンを高確率に注入することができる。その結果、半導体基板の外周端部でのリーク電流を抑えるためのｐ型の不純物拡散領域を高確率に半導体基板の表面に到達させることができる。
【００１８】
また、前記固体撮像装置は、さらに、前記単位画素から出力される信号電圧を処理する信号処理回路と、前記単位画素を駆動する駆動回路とを備え、前記信号処理回路及び前記駆動回路は、前記エピタキシャル層内に形成されたｐ型チャネルのＭＯＳトランジスタのみをトランジスタとして用いてもよい。
【００１９】
これにより、撮像領域のトランジスタ及び周辺回路のトランジスタを共にｐチャネル型のＭＯＳトランジスタで構成できるため、製造プロセスを簡易にし、コストを削減することが可能となる。
【００２０】
また、前記固体撮像装置は、さらに、前記単位画素から出力される信号電圧を処理する信号処理回路と、前記単位画素を駆動する駆動回路とを備え、前記信号処理回路及び前記駆動回路は、前記エピタキシャル層内に形成されたＣＭＯＳを有してもよい。
【００２１】
これにより、単位画素が形成された撮像領域の外側に配置される駆動回路や信号処理回路等の周辺回路をＣＭＯＳで構成することができるため、高速な信号処理動作や単位画素の駆動動作が可能となる。
【００２２】
また、前記固体撮像装置は、さらに、前記単位画素を電気的に分離する画素信号混合防止部を備え、前記画素信号混合防止部は、前記複数の単位画素の間に位置するように前記エピタキシャル層内に形成されたｐ型の不純物拡散領域を有してもよい。また、前記画素信号混合防止部の不純物拡散領域は、前記エピタキシャル層の表面から前記半導体基板の表面に達しない深さまで形成されていてもよい。
【００２３】
ｐ型の不純物イオンはｎ型の不純物イオンと比較して深い位置まで注入を行うことができる。例えば、イオン注入機の加速電圧は最高で３．２ＭｅＶ程度であり、ｐ型の不純物イオンであるボロンは３．５μｍ程度までイオンを打ち込むことができるが、ｎ型の不純物イオンであるリンはその半分以下の約１．５μｍ程度までしか打ち込むことができない。従って、画素信号混合防止部を構成するｐ型の不純物拡散領域をエピタキシャル層の深い位置まで形成することができるので、隣接する単位画素への信号電荷の漏れを低減することができる。
【００２４】
また、前記単位画素のサイズは、１μｍ平方以下であってもよい。
【００２５】
これにより、単位画素の１／ｆ雑音を低減することができるので、雑音でセンサとしては実用的に使用できないといわれていた１μｍ以下のサイズの単位画素を持つ固体撮像装置をセンサとして実用的に使用可能とすることができる。
【００２６】
また、前記エピタキシャル層の厚さは、３．５μｍ以上であってもよい。
【００２７】
これにより、画質で最も重要な緑色光を全て吸収するために必要な約３．５μｍという光入射面からの深さをフォトダイオードに持たせることができるので、緑色光の光電変換効率を高め、高画質の固体撮像装置を実現することができる。
【発明の効果】
【００２８】
本発明によれば、単位画素の１／ｆ雑音を低減することができるので、高解像度の固体撮像装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係るＭＯＳ型の固体撮像装置の構成を示す上面図である。
【図２】緑色光の吸収深さを示す図である。
【図３】同実施の形態に係る固体撮像装置の単位画素の構成を示す回路図である。
【図４】同実施の形態に係る固体撮像装置の構成を模式的に示す断面図である。
【図５】ＬＤＤ構造のリセットトランジスタ及び転送トランジスタの製造方法を説明するための固体撮像装置の断面図である。
【図６】本発明の実施形態の比較例に係る固体撮像装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態における固体撮像装置について、図面を参照しながら説明する。
【００３１】
図１は、本実施の形態に係るＭＯＳ型の固体撮像装置４０の構成を示す上面図である。
【００３２】
この固体撮像装置４０は、Ｓｉ基板等のｐ型の半導体基板５０と、半導体基板５０上に設けられ、固体撮像装置４０の各機能要素が形成されたｎ型のエピタキシャル層５１とを備え、シリコンプロセスにより製造される。
【００３３】
具体的には、固体撮像装置４０は、複数の単位画素４１がマトリクス状（行列状）に配列された感光領域３０と、感光領域３０の周辺に設けられた周辺回路とを備える。周辺回路は、ＣＭＯＳを用いて構成されたＣＭＯＳ回路であり、感光領域３０の下方に設けられたカラム処理回路（信号処理回路）３２及び水平走査回路３４と、感光領域３０の側方に設けられた垂直走査回路（駆動回路）３１とを備える。
【００３４】
感光領域３０には、光信号を電気信号に変換し電圧信号として出力する、行列状に配列された１μｍ2以下のサイズの複数の単位画素４１と、単位画素４１の列（画素列）に対応して設けられ、単位画素４１の電圧信号を垂直方向に伝達する垂直信号線４３と、垂直信号線４３に対応して設けられた電流源とが設けられている。
【００３５】
カラム処理回路３２は、画素列に対応して設けられた複数の列回路から構成され、各垂直信号線４３を伝達してきた信号電圧の増幅処理、雑音抑圧処理及びアナログデジタル変換処理等の信号処理を画素列毎に並行して行う。
【００３６】
列回路は、例えば垂直信号線４３を伝達してきた信号電圧を増幅する列増幅回路、列増幅回路から出力された増幅された信号電圧を一時的に保持する保持回路と、保持回路に保持された信号電圧をデジタル信号に変換する列ＡＤ変換回路とを有する。
【００３７】
水平走査回路３４は、例えばシフトレジスタ等の回路で構成され、カラム処理回路３２の複数の列回路から出力されるデジタル信号のいずれかを選択し、信号出力線３５に順次出力させる。
【００３８】
垂直走査回路３１は、単位画素４１を駆動する駆動信号を生成するデコーダ回路や、シフトレジスタ等で構成されている。垂直走査回路３１は、信号線４２を介して単位画素４１の各トランジスタのゲートに駆動信号を供給し、単位画素４１の各トランジスタを選択的に駆動する。
【００３９】
ここで、シリコン内部での波長５５０ｎｍの緑色光の吸収深さを示す図２から分かるように、エピタキシャル層５１は緑色光をすべて吸収するために約３．５μｍの深さが少なくとも必要である。緑色光よりも波長の長い赤色光は３．５μｍよりも深い部分で光電変換されるが、画質で最も重要な光は緑色光であるため、３．５μｍ以上の厚さがあれば十分である。
【００４０】
図３は、単位画素４１の構成を示す回路図である。
【００４１】
この単位画素４１は、フォトダイオード２０と、転送トランジスタ２１、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４の４つのトランジスタと、フローティング拡散層部（ＦＤ部）２５とから構成される。転送トランジスタ２１、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４としては、ＬＤＤ（Lightly Doped Drain）構造を持つｐ型チャネルのＭＯＳトランジスタ（ＰＭＯＳ）が用いられる。
【００４２】
フォトダイオード２０は、フォトダイオード２０への入射光を光電変換して信号電荷を生成し、得られた信号電荷を蓄積する。
【００４３】
転送トランジスタ２１は、フォトダイオード２０とＦＤ部２５との間に設けられ、接続されたフォトダイオード２０に蓄積された信号電荷を読み出し、ＦＤ部２５に転送する。
【００４４】
ＦＤ部２５は、接続されたフォトダイオード２０から転送された信号電荷を一時的に蓄積する。
【００４５】
増幅トランジスタ２３は、ＦＤ部２５の電位（増幅トランジスタ２３のゲートの電位）に応じた信号電圧を出力する。
【００４６】
リセットトランジスタ２２は、ＦＤ部２５に蓄積された信号電荷をリセット（排出）し、ＦＤ部２５の電位を初期化する。
【００４７】
選択トランジスタ２４は、増幅トランジスタ２３と垂直信号線４３との間に設けられ、垂直信号線４３への信号電圧の出力を行う。
【００４８】
ここで、転送トランジスタ２１は、ＰＭＯＳであるため、フォトダイオード２０から正孔を信号電荷として読み出す。そして、増幅トランジスタ２３は、転送トランジスタ２１により読み出された正孔の量に対応する信号電圧を出力する。また、単位画素４１にはマイナス電圧（−Ｖｄｄ）が電源電圧として供給され、ＦＤ部２５の電位は−Ｖｄｄにリセットされる。さらに、単位画素４１を構成する全てのトランジスタはＰＭＯＳであるため、０Ｖ及び−Ｖｄｄの２つの電位を持つ駆動パルスが駆動信号として単位画素４１に供給される。これに対し、周辺回路はＣＭＯＳから構成されるため、０Ｖ及びプラス電圧（＋Ｖｄｄ）の２つの電位を持つ駆動パルスが駆動信号として周辺回路に供給される。
【００４９】
図４は、固体撮像装置４０の構成を模式的に示す断面図である。
【００５０】
固体撮像装置４０では、感光領域において、エピタキシャル層５１内にｐ型の第１不純物拡散領域１０３、ｐ型の第２不純物拡散領域１２５、ｐ型の第３不純物拡散領域１２６、ｐ型の第４不純物拡散領域１０５、複数のｐ型の第５不純物拡散領域１０６及び第６不純物拡散領域１２４が形成されている。また、エピタキシャル層５１の上には、複数のゲート電極１０４、シリコン酸化膜１２８及び１２９、並びにゲート絶縁膜１２７が形成されている。
【００５１】
つまり、感光領域では、第１不純物拡散領域１０３を有するフォトダイオード２０が形成されている。
【００５２】
また、感光領域では、ゲート電極１０４、シリコン酸化膜１２８及び１２９並びにゲート絶縁膜１２７と、第２不純物拡散領域１２５と、ソース領域及びドレイン領域としての第１不純物拡散領域１０３及び第３不純物拡散領域１２６とを有する転送トランジスタ２１が形成されている。
【００５３】
さらに、感光領域では、ゲート電極１０４、シリコン酸化膜１２８及びゲート絶縁膜１２７と、第２不純物拡散領域１２５及び第６不純物拡散領域１２４と、ソース領域及びドレイン領域としての第４不純物拡散領域１０５及び第３不純物拡散領域１２６とを有するリセットトランジスタ２２が形成されている。
【００５４】
さらにまた、感光領域では、第５不純物拡散領域１０６を有し、複数の単位画素４１間での信号の混合を抑える画素信号混合防止部が形成されている。
【００５５】
第１不純物拡散領域１０３、第２不純物拡散領域１２５、第３不純物拡散領域１２６、第４不純物拡散領域１０５、第５不純物拡散領域１０６及び第６不純物拡散領域１２４は、エピタキシャル層５１にｐ型の不純物イオン、例えばボロンイオン、アルミイオン、ガリウムイオン、インジウムイオン及びチタンイオン等の３族元素の不純物イオンを注入することにより形成される。
【００５６】
第１不純物拡散領域１０３は、フォトダイオード２０の光電変換効率を高めるため、他のｐ型の拡散不純物領域と比較して深い位置まで形成されている。
【００５７】
第２不純物拡散領域１２５は第３不純物拡散領域１２６と比較して不純物イオンを低濃度にドーピングさせて形成された領域であり、第３不純物拡散領域１２６は転送トランジスタ２１のソース領域又はドレイン領域である。従って、転送トランジスタ２１はソース領域又はドレイン領域とチャンネル領域との間に低不純物濃度の第２不純物拡散領域１２５が設けられたＬＤＤ構造を持つ。
【００５８】
同様に、第６不純物拡散領域１２４は第４不純物拡散領域１０５と比較して不純物イオンを低濃度にドーピングさせて形成された領域であり、第４不純物拡散領域１０５はリセットトランジスタ２２のソース領域又はドレイン領域である。また、第３不純物拡散領域１２６はリセットトランジスタ２２のソース領域又はドレイン領域でもある。従って、リセットトランジスタ２２はソース領域又はドレイン領域とチャンネル領域との間に低不純物濃度の第２不純物拡散領域１２５又は第６不純物拡散領域１２４が設けられたＬＤＤ構造を持つ。
【００５９】
このようなＬＤＤ構造のリセットトランジスタ２２及び転送トランジスタ２１は図５の固体撮像装置４０の断面図に示すように製造される。
【００６０】
すなわち、まず、表面にゲート絶縁膜１７１及びゲート電極１０４が設けられたエピタキシャル層５１にｐ型の不純物イオンが注入されて、第１不純物拡散領域１０３、第２不純物拡散領域１２５及び第６不純物拡散領域１２４が形成される（図５（ａ））。
【００６１】
次に、ＣＶＤ（Chemical Vapor Deposition）法等でエピタキシャル層５１表面にシリコン酸化膜１７３が形成された後（図５（ｂ））、ゲート電極１０４の側面上の部分が残る形でシリコン酸化膜１７３の一部がエッチング除去される（図５（ｃ））。これにより、ゲート電極１０４の側面を覆うシリコン酸化膜１２８と、第１不純物拡散領域１０３の上方を覆うシリコン酸化膜１２９と、ゲート絶縁膜１２７とが形成される。
【００６２】
最後に、表面に露出する第２不純物拡散領域１２５及び第６不純物拡散領域１２４の部分にｐ型の不純物イオンが注入されて、第４不純物拡散領域１０５及び第３不純物拡散領域１２６が形成される（図５（ｄ））。
【００６３】
画素信号混合防止部の複数の第５不純物拡散領域１０６は、複数の単位画素４１の間に位置するようにエピタキシャル層５１内に形成され、隣接する単位画素４１を電気的に分離する。複数の第５不純物拡散領域１０６は、エピタキシャル層５１の表面から半導体基板５０の表面に達しない深さまで下方に連なって形成されている。
【００６４】
ここで、第５不純物拡散領域１０６形成におけるｐ型不純物イオンの注入深さにはイオン注入機の性能上４．０μｍ等の上限が存在する。従って、エピタキシャル層５１の厚さが大き過ぎると第５不純物拡散領域１０６と半導体基板５０の表面との距離が大きくなり、隣接する単位画素４１間での信号電荷の混合を抑えることができない。その結果、エピタキシャル層５１の厚さは、ｐ型不純物イオンの注入深さにより決められ、例えば４．０μｍ以下とされる。
【００６５】
固体撮像装置４０では、周辺回路において、エピタキシャル層５１内にｐ型のウェル領域１０８及びｎ型のウェル領域１１３が形成されている。そして、ウェル領域１０８内にはｎ型のソースドレイン不純物拡散領域１４０及び１４１が形成され、ウェル領域１１３内にはｐ型のソースドレイン不純物拡散領域１５０及び１５１が形成されている。また、エピタキシャル層５１の上には、複数のゲート電極１４３及びゲート絶縁膜１４２が形成されている。
【００６６】
つまり、周辺回路では、ソース領域及びドレイン領域としてのソースドレイン不純物拡散領域１４０及び１４１が内部に形成されたウェル領域１０８と、ゲート電極１４３と、ゲート絶縁膜１４２とを有するｎ型チャネルのＭＯＳトランジスタ（ＮＭＯＳ）が形成されている。
【００６７】
また、周辺回路では、ソース領域及びドレイン領域としてのソースドレイン不純物拡散領域１５０及び１５１が内部に形成されたウェル領域１１３と、ゲート電極１４３と、ゲート絶縁膜１４２とを有するＰＭＯＳが形成されている。
【００６８】
言い換えると、周辺回路では、これらＰＭＯＳ及びＮＭＯＳで構成されるＣＭＯＳが形成されている。カラム処理回路３２及び垂直走査回路３１は、このエピタキシャル層５１内に形成されたＣＭＯＳを回路素子として有する。
【００６９】
ウェル領域１０８は、エピタキシャル層５１にｐ型の不純物イオンを注入することにより形成される。ソースドレイン不純物拡散領域１４０及び１４１は、ウェル領域１０８にｎ型の不純物イオン、例えばリンイオン及び砒素イオン等の不純物イオンを注入することにより形成される。
【００７０】
ウェル領域１１３は、エピタキシャル層５１にｎ型の不純物イオンを注入することにより形成される。ソースドレイン不純物拡散領域１５０及び１５１は、ウェル領域１１３にｐ型の不純物イオンを注入することにより形成される。
【００７１】
固体撮像装置４０では、エピタキシャル層５１の端部において基板バイアス部が形成されている。基板バイアス部は、エピタキシャル層５１の表面から半導体基板５０の表面に達する深さまで下方に連なった複数のｐ型の不純物拡散領域１１４を有する。また、エピタキシャル層５１の端部の表面には、エピタキシャル層５１の表面から半導体基板５０の表面までの距離を短くし、不純物拡散領域１１４の形成に際して半導体基板５０の表面までｐ型の不純物イオンを高確率に注入することができるように、凹部が形成されている。
【００７２】
不純物拡散領域１１４は半導体基板５０と接しており、半導体基板５０には不純物拡散領域１１４を介して基板電圧が印加されている。不純物拡散領域１１４はエピタキシャル層５１にｐ型の不純物イオンを注入することにより形成される。
【００７３】
以上のように、本実施の形態の固体撮像装置４０によれば、単位画素４１を駆動する各トランジスタが、ＮＭＯＳと比較して１／ｆ雑音の小さいＰＭＯＳにより構成されるので、単位画素の１／ｆ雑音を低減することができる。その結果、高解像度の固体撮像装置を実現することができる。
【００７４】
このとき、ＰＭＯＳはＮＭＯＳと比較して動作速度は遅いが、単位画素では周辺回路と比較して高速度が要求されない。また、単位画素の微細化に伴い動作速度は向上する。従って、単位画素４１をＰＭＯＳで構成することによる問題は特に生じない。
【００７５】
また、本実施の形態の固体撮像装置４０によれば、単位画素４１が形成された撮像領域の外側に配置される周辺回路をＣＭＯＳで構成することができるため、高速な信号処理動作や単位画素４１の駆動動作が可能となる。
【００７６】
また、本実施の形態の固体撮像装置４０によれば、光入射面にｐ型の第１不純物拡散領域１０３を形成することで、フォトダイオード２０が形成される。ｐ型の不純物イオンはｎ型の不純物イオンと比較して、深い位置まで注入を行うことができるので、深い位置まで第１不純物拡散領域１０３を形成することができる。その結果、光電変換した信号電荷が捕まえられ易くなるので、感度を向上させることができる。
【００７７】
また、本実施の形態の固体撮像装置４０は、ｐ型の半導体基板５０上にｎ型のエピタキシャル層５１を形成して構成されるが、エピタキシャル層５１の端部には半導体基板５０の表面に達する深さのｐ型の不純物拡散領域１１４が形成される。従って、半導体基板の外周端面にｐｎ接合がむき出しになることはなくなる。その結果、ｐｎ接合による半導体基板の外周端部でのリーク電流の発生を抑えることができる。
【００７８】
（比較例）
以下、図面を参照にしながら本発明の実施形態の比較例に係る固体撮像装置について説明する。
【００７９】
図６は、本比較例に係るＭＯＳ型の固体撮像装置２６０の構成を模式的に示す断面図である。
【００８０】
この固体撮像装置２６０では、単位画素が２次元状に配列される感光領域において、ｎ型の半導体基板１０１内にｐ型のウェル領域１０２が形成されている。ウェル領域１０２内には、ｎ型の第１不純物拡散領域２０３、ｎ型の第２不純物拡散領域２２８、ｎ型の第３不純物拡散領域２０５及び複数のｎ型の第４不純物拡散領域２０６が形成されている。また、半導体基板１０１の上には、ゲート電極２０４及びゲート絶縁膜２２７が形成されている。
【００８１】
つまり、感光領域では、第１不純物拡散領域２０３を有するフォトダイオードが形成されている。
【００８２】
また、感光領域では、ゲート電極２０４及びゲート絶縁膜２２７と、ソース領域及びドレイン領域としての第１不純物拡散領域２０３及び第２不純物拡散領域２２８とを有する転送トランジスタが形成されている。
【００８３】
さらに、感光領域では、ゲート電極２０４及びゲート絶縁膜２２７と、ソース領域及びドレイン領域としての第３不純物拡散領域２０５及び第２不純物拡散領域２２８とを有するリセットトランジスタが形成されている。
【００８４】
さらにまた、感光領域では、第４不純物拡散領域２０６を有する画素信号混合防止部が形成されている。
【００８５】
ウェル領域１０２は、半導体基板１０１にｐ型の不純物イオンを注入することにより形成される。第１不純物拡散領域２０３、第２不純物拡散領域２２８、第３不純物拡散領域２０５及び第４不純物拡散領域２０６は、ウェル領域１０２にｎ型の不純物イオンを注入することにより形成される。
【００８６】
ここで、ウェル領域１０２内で入射光の光電変換が行われるため、ウェル領域１０２の深さは緑色光の入射光の光電変換の効率で決まり、３．５μｍ以上とされる。
【００８７】
また、転送トランジスタは、ＮＭＯＳであるため、フォトダイオードから電子を信号電荷として読み出す。そして、増幅トランジスタは、転送トランジスタにより読み出された電子の量に対応する信号電圧を出力する。また、単位画素にはプラス電圧（＋Ｖｄｄ）が電源電圧として供給され、増幅トランジスタのゲート電位は＋Ｖｄｄにリセットされる。さらに、単位画素を構成する全てのトランジスタはＮＭＯＳであるため、０Ｖ及び＋Ｖｄｄの２つの電位を持つ駆動パルスが駆動信号として単位画素に供給される。
【００８８】
画素信号混合防止部の複数の第４不純物拡散領域２０６は、複数の単位画素の間に位置するように半導体基板１０１内に形成され、隣接する単位画素を電気的に分離する。複数の第４不純物拡散領域２０６は、半導体基板１０１の表面からウェル領域１０２の底面に達しない深さまで下方に連なって形成されている。
【００８９】
固体撮像装置２６０では、周辺回路において、半導体基板１０１内にｐ型のウェル領域２０８及びｎ型のウェル領域２１３が形成されている。そして、ウェル領域２０８内にはｎ型のソースドレイン不純物拡散領域２４０及び２４１が形成され、ウェル領域２１３内にはｐ型のソースドレイン不純物拡散領域２５０及び２５１が形成されている。また、半導体基板１０１の上には、複数のゲート電極２１１及びゲート絶縁膜２４２が形成されている。
【００９０】
つまり、周辺回路では、ソース領域及びドレイン領域としてのソースドレイン不純物拡散領域２４０及び２４１が内部に形成されたウェル領域２０８と、ゲート電極２１１と、ゲート絶縁膜２４２とを有するＮＭＯＳが形成されている。
【００９１】
また、周辺回路では、ソース領域及びドレイン領域としてのソースドレイン不純物拡散領域２５０及び２５１が内部に形成されたウェル領域２１３と、ゲート電極２１１と、ゲート絶縁膜２４２とを有するＰＭＯＳが形成されている。
【００９２】
言い換えると、周辺回路では、これらＰＭＯＳ及びＮＭＯＳで構成されるＣＭＯＳが形成されている。すなわち、ＣＭＯＳ回路を回路素子として有するカラム処理回路、水平走査回路及び垂直走査回路感光領域３０が形成されている。
【００９３】
ウェル領域２０８は、半導体基板１０１にｐ型の不純物イオンを注入することにより形成される。ソースドレイン不純物拡散領域２４０及び２４１は、ウェル領域２０８にｎ型の不純物イオンを注入することにより形成される。
【００９４】
ウェル領域２１３は、半導体基板１０１にｎ型の不純物イオンを注入することにより形成される。ソースドレイン不純物拡散領域２５０及び２５１は、ウェル領域２１３にｐ型の不純物イオンを注入することにより形成される。
【００９５】
固体撮像装置２６０では、半導体基板１０１の端部において基板バイアス部が形成されている。基板バイアス部は、半導体基板１０１の表面に形成されたｎ型の不純物拡散領域２１４を有する。
【００９６】
半導体基板１０１には不純物拡散領域２１４を介して基板電圧が印加されている。不純物拡散領域２１４は半導体基板１０１にｎ型の不純物イオンを注入することにより形成される。
【００９７】
以上のような構成の固体撮像装置２６０において、感光領域を構成する単位画素の不純物拡散領域の導電型をｎ型からｐ型に反転させることで、単位画素の各トランジスタをＰＭＯＳとすることができる。しかし、この場合には、以下のような問題が発生する。
【００９８】
すなわち、緑色光の光電変換の効率を考慮すると、ウェル領域の深さとして３．５μｍ程度は必要であるが、半導体基板内には、ｐ型のウェル領域のように深いｎ型のウェル領域は形成できないという問題が発生する。例えば、イオン注入機の加速電圧は最高で３．２ＭｅＶ程度であり、ｐ型の不純物イオンであるボロンイオンなら３．５μｍ程度まで不純物イオンを打ち込むことができるが、ｎ型の不純物イオンであるリンイオンでは半分以下の約１．５μｍ程度までしか打ち込むことができない。
【００９９】
また、ＰＭＯＳのソース及びドレインはｐ型の不純物拡散領域で構成されるが、ｐ型不純物はｎ型不純物に比較して拡散され易い。従って、微細化された単位画素においては、ＰＭＯＳを形成することは困難であるという問題も発生する。
【０１００】
以上より、固体撮像装置２６０の構成では、単位画素の各トランジスタをＰＭＯＳにより構成することができない。
【０１０１】
以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【０１０２】
例えば、上記実施の形態において、単位画素のＭＯＳトランジスタだけでなく、周辺回路のＭＯＳトランジスタもＬＤＤ構造を有していてもよい。
【０１０３】
また、上記実施の形態において、フォトダイオードとしてｐｎ構造のフォトダイオードが用いられるとしたが、エピタキシャル層の表面から３つの不純物拡散領域が接する形で順次並ぶｎｐｎ構造の埋め込み型フォトダイオードが用いられてもよい。すなわち、フォトダイオードは、エピタキシャル層の表面に形成されたｎ型の不純物拡散領域と、該ｎ型の不純物拡散領域と接する形で該ｎ型の不純物拡散領域の下方に形成されたｐ型の不純物拡散領域と、該ｐ型の不純物拡散領域と接する形で該ｐ型の不純物拡散領域の下方に形成されたｎ型の不純物拡散領域とから構成されてもよい。
【０１０４】
また、上記実施の形態において、周辺回路はエピタキシャル層内に形成されたＣＭＯＳを有するとしたが、エピタキシャル層内に形成されたＰＭＯＳのみをトランジスタとして用いてもよい。この場合は、感光領域及び周辺回路のトランジスタを同じＰＭＯＳで構成することができ、コストダウンが可能である。
【０１０５】
また、上記実施の形態において、単位画素を構成する全てのトランジスタつまり転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタとしてＰＭＯＳが用いられるとした。しかし、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの少なくともいずれか１つとしてＰＭＯＳが用いられ、それ以外としてはＮＭＯＳが用いられてもよい。
【０１０６】
また、上記実施の形態において、単位画素は転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタを有する４トランジスタ型の単位画素であるとしたが、選択トランジスタが無い３トランジスタ型の単位画素であっても良い。
【０１０７】
また、上記実施の形態において、画素信号混合防止部の複数の第５不純物拡散領域は、エピタキシャル層の表面から半導体基板の表面に達しない深さまで下方に連なって形成されるとした。しかし、エピタキシャル層の第５不純物拡散領域が形成される領域の表面に凹部を形成し、凹部内にｐ型不純物イオンを注入することにより、エピタキシャル層の表面から半導体基板の表面に達する深さまで下方に連なる複数の第５不純物拡散領域を形成してもよい。これにより、隣接する単位画素間での信号電荷の混合を抑えることができる。
【産業上の利用可能性】
【０１０８】
本発明は、固体撮像装置に利用でき、特にＭＯＳ型の固体撮像装置等に利用することができる。
【符号の説明】
【０１０９】
２０    フォトダイオード
２１    転送トランジスタ
２２    リセットトランジスタ
２３    増幅トランジスタ
２４    選択トランジスタ
２５    フローティング拡散層部
３０    感光領域
３１    垂直走査回路
３２    カラム処理回路
３４    水平走査回路
３５    信号出力線
４０、２６０    固体撮像装置
４１    単位画素
４２    信号線
４３    垂直信号線
５０、１０１    半導体基板
５１    エピタキシャル層
１０２、１０８、１１３、２０８、２１３    ウェル領域
１０３、２０３    第１不純物拡散領域
１０４、１４３、２０４、２１１    ゲート電極
１０５、２０６    第４不純物拡散領域
１０６    第５不純物拡散領域
１１４、２１４    不純物拡散領域
１２４    第６不純物拡散領域
１２５、２２８    第２不純物拡散領域
１２６、２０５    第３不純物拡散領域
１２７、１４２、１７１、２２７、２４２    ゲート絶縁膜
１２８、１２９、１７３    シリコン酸化膜
１４０、１４１、１５０、１５１、２４０、２４１、２５０、２５１    ソースドレイン不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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