(57)【要約】【課題】半導体イメージセンサー装置を提供する。【解決手段】半導体イメージセンサー装置は、第一および第二半導体基板を含む。画素アレイと制御回路とが、第一基板の第一表面中に形成される。相互接続層が、第一基板の第一表面の上に形成され、制御回路を画素アレイに電気的に接続する。頂部導電層が、相互接続層を介して制御回路または画素アレイの少なくとも一つと電気的接続を有するように、相互接続層の上に形成される。第二基板の表面は、頂部導電層に接合される。導電性スルーシリコンビア（TSV）は第二基板を貫通し、頂部導電層と電気的接続を有する。第二基板の反対の表面上に端子が形成され、TSVに電気的に接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
イメージセンサー装置であって、
画素領域と回路領域とを有する装置基板と、
前記装置基板上かつ前記画素領域中に形成される画素アレイと、
前記装置基板上かつ前記回路領域中に形成される制御回路と、
前記画素アレイおよび前記制御回路の上に形成され、前記制御回路を前記画素アレイに電気的に接続する相互接続構造と、
前記相互接続構造上に形成される導電層とを含み、
前記導電層は前記画素領域に形成される部分を含み、前記部分はパッドとして機能する、イメージセンサー装置。
【請求項２】
前記パッドは一体である、請求項１に記載のイメージセンサー装置。
【請求項３】
前記導電層の上に存在する担体基板と、
前記担体基板を貫通し、前記導電層に電気的に接続される導電ビアとをさらに含む、請求項１に記載のイメージセンサー装置。
【請求項４】
前記導電ビアは、前記画素領域に対応して設置される、請求項３に記載のイメージセンサー装置。
【請求項５】
前記導電ビアは、前記導電層中に延伸する、請求項３に記載のイメージセンサー装置。
【請求項６】
前記導電ビアの側壁を取り囲む絶縁層をさらに含む、請求項３に記載のイメージセンサー装置。
【請求項７】
前記装置基板は、前側と後側とを有し、前記イメージセンサー装置は、前記後側から照射され、前記画素アレイは、前記装置基板の前記前側上に形成される、請求項１に記載のイメージセンサー装置。
【請求項８】
半導体イメージセンサー装置の製造方法であって、
装置基板上に画素アレイを形成するステップを含み、前記画素アレイは前記装置基板の画素領域を規定し、前記方法はさらに、
前記装置基板上に制御回路を形成するステップを含み、前記制御回路は前記装置基板の回路領域を規定し、前記方法はさらに、
前記画素アレイおよび前記制御回路の上に、前記制御回路を前記画素アレイに電気的に接続する相互接続構造を形成するステップと、
前記相互接続構造上に導電層を形成するステップとを含み、
前記導電層は、前記画素領域に形成され、パッドとして機能する部分を含む、半導体イメージセンサー装置の製造方法。
【請求項９】
前記パッドは、一体の導電体から形成される、請求項８に記載の半導体イメージセンサー装置の製造方法。
【請求項１０】
前記導電層に担体基板を接合するステップと、
前記担体基板を貫通し、前記導電層に電気的に接続される導電ビアを形成するステップとをさらに含み、前記導電ビアは前記パッドの上に形成され、絶縁層が前記導電ビアの側壁上に形成される、請求項８に記載の半導体イメージセンサー装置の製造方法。
【請求項１１】
前記装置基板は、前側と後側とを有し、前記イメージセンサー装置は、前記後側から照射され、前記画素アレイは、前記装置基板の前記前側上に形成される、請求項８に記載の半導体イメージセンサー装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般的に、半導体装置に関し、特に、背面照射イメージセンサーのためのパッド構造とその製造方法とに関する。
【背景技術】
【０００２】
イメージセンサーは、光の強度や輝度を記録するために、感光性ダイオードまたはフォトダイオード、リセットトランジスタ、ソースフォロワートランジスタ、ピン止め層フォトダイオード、及び/又はトランスファトランジスタといった画素の格子を提供する。画素は、光がシリコン層に進入/通過する時に生成される電荷担体（電子、及び/又は正孔）を蓄積することにより、光に応答する。光が多ければ多いほど、更に多くの電荷担体が生成される。電荷担体はセンサーにより取得され、他の回路が利用可能な電子信号に転換されて、デジタルカメラ等の好適なアプリケーションに色および輝度情報を提供する。一般的なタイプの画素格子は、シリコン半導体ダイ上に形成される電荷結合素子（charge-coupled device、CCD)、又は相補型MOS （complementary metal oxide semiconductor、CMOS)イメージセンサー（image sensor) （CIS)を含む。半導体チップは、電子回路に組み込まれると、信号パッドのような様々な入力/出力（I/O）パッドおよび電源/接地（P/G）パッドにより、外界と通信する。
【０００３】
図１は、ガラス層１０８と１１２との間に挟まれた基板１０２を含むイメージセンサー装置１００の断面図である。ガラス層１０８は、半導体装置基板１５０上に形成される画素アレイ１０４、光学およびフィルター要素１６０、ならびに特定用途向け集積回路（ASIC）１０６を保護するように被覆する。ギャップ１５１は、画素アレイ基板１５０と光学およびフィルター要素１６０とからガラス層１０８を分離する。金属多層相互接続（multilayer interconnect、MLI）層M１〜M３を含む複合層１１０が基板１５０上に形成される。各MLIは、MLIの一部を他のMLIに電気的に接続する金属トレースを含む層を備える。金属トレースは、誘電層１１７により分離される。誘電層１１７は、金属トレースを含む層同士の間にビア層を形成するのに用いられる。ビア層は、異なる層中の金属トレースを電気的に接続する複数の金属ビア１１６を有する。導電体または金属層１１９は、側面に接続されるT接続パッド（図示しない）を通じてオフチップ回路にI/O界面を提供する。T接続パッドは、イメージセンサー装置１００の縁部に形成された金属層１１９中に形成されるパッド部分１２０に接続される。パッド部分１２０は、誘電材料１１７により、他のパッド部分１２０から分離される。更に、上述の接続はイメージセンサー装置側にてなされるので、パッド部分１２０は集積回路（ASIC）１０６の下において金属層１１９の縁部に形成されるが、画素アレイ１０４の下には形成されない。
【０００４】
図１のイメージセンサー装置１００は、装置の大きさを減少させるようチップスケールパッケージ（Chip Scale Packaging、CSP）を用いて製造される。製造プロセスは、基板１０２全体の上に、導電体を蒸着するステップを含む。余分な導電体は、例えば、パッド部分１２０を形成するよう、化学機械研磨（CMP）プロセスにより基板１０２を平坦化することにより除去される。しかし、CMPは、例えば、誘電腐蝕と、大きい線幅を有する金属表面内で生じ得る金属ディッシング効果とを含む製造上の問題によりCu層１１９の厚さを減少させ、したがって外部回路との相互接続部の電気抵抗を増加させることによって、金属層１１９、たとえば銅（Cu）の層、の製造において歩留まりが低くなる周知の原因となる。
【０００５】
図２は、ディッシングを防止、すなわち、CMP中にCMPの結果生じる金属層の陥没や凹部の形成を防止するよう誘電材料１１７のスリットまたは領域１２２が金属層におけるスルーホール中に形成される金属層１１９の上面図を示す。しかし、罫書き線１０９で示されるように、切り口は、サイドマウントコネクタに不適当なランディング表面を与え得るスリット１２２の部分を含み、これによりI/O特性が悪化する。これは、罫書き線１０９により形成される縁部には、金属層１２０の僅かな金属しか露出しないからである。よって、Cuなどの軟質金属で金属層１２０を形成する場合、CSPパッケージは通常、傾斜する罫書き線１１４に沿って基板１０２において切断される切欠部を形成し、十分な金属接触領域を有するT接続パッドを提供して金属層と良好な電気的接続を確保することを必要とする。
【０００６】
しかし、切欠部のあるスロットが設けられた金属層１２０は、ディッシングに関連する問題を防ぐのには有用であるが、貴重なウェハ空間を無駄にする、すなわち、当該金属層１２０が設けられなければ利用可能であったウェハ空間を減少させる。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明は、一つ以上の実施例に従って、利用可能なウェハ面積を最大化すると共にセンサー装置のI/O特性を改善するよう、頂部導電層または頂部金属層としても公知の（以下「TME」層（top metal layer)と称する）導電層中の一体導体とスルーシリコンビア（TSV）とを用いることにより、利用可能なウェハ面積を最大化及び/又はセンサー装置のI/O特性を改善する、背面照射画素センサー装置のためのウェハレベル加工（wafer level processing、WLP）技術を提供する。
【０００８】
ICチップに組み込まれるTSVの各種例は、例えば、米国特許出願公開番号第2009/0224405号、第2009/0051039号、及び第2009/0278251号において開示されており、これらの全体の主題は、ここに全文、参照により援用される。
【０００９】
いくつかの特定の実施例を例示として説明するが、これらに限定されない。添付図面において、同じ符号を有する要素は同様の要素を示す。
【図面の簡単な説明】
【００１０】
【図１】関連するプロセスに従ったイメージセンサー装置の断面図である。
【図２】図１のイメージセンサー装置におけるスロットが設けられた金属相互接続層の上面図である。
【図３】ある実施例に従ったイメージセンサー装置の断面図である。
【発明を実施するための形態】
【００１１】
図３は、少なくとも一つの実施例に従った、背面照射CIS（CMOSイメージセンサー）を含むイメージセンサー装置２００を示す。他の実施例では、イメージセンサー装置２００は、CCDセンサーアレイ、またはその他の既知もしくは未来のイメージセンサー装置を含んでもよい。イメージセンサー装置２００は、対向する第一/上表面２０２ａおよび第二/下表面２０２ｂを有する半導体担体基板２０２を含む。イメージセンサー装置２００は更に、半導体装置基板２５０を含む。装置基板２５０は、第一側２５０ａ（前側）と第二側２５０ｂ（後側）とを有する。イメージセンサー装置２００の第一領域２０５は、装置基板２５０の第一側２５０ａ上に形成される画素アレイ２０４を含み、CISの第二領域２０７は、装置基板２５０の第一側２５０ａ上に形成される制御回路２０６、例えば、特定用途向け集積回路（ASIC）を含む。この開示は、画素アレイ２０４と制御回路２０６とを第一側２５０ａ上に形成することに限定されない。他の実施例では、画素アレイ２０４および制御回路２０６の一つもしくは両方、又は画素アレイ２０４および制御回路２０６の一部が第二側２５０ｂ上に形成されてもよい。光学およびフィルター要素２６０が装置基板２５０の第二側２５０ｂ上に形成され、画素アレイ２０４に対応して位置する。第二領域２０７は、第一領域２０５から、罫書き線２０９で示されるイメージセンサー装置２００の縁部に延伸する。いくつかの実施例では、半導体担体基板２０２は、シリコン（Si）ウェハ、ゲルマニウム（Ge）ウェハ、及び/又は、シリコン−ゲルマニウム（SiGe）ウェハ等から形成される。画素アレイ２０４と制御回路２０６とは、装置基板２５０の下表面２５０ａに形成される。
【００１２】
少なくとも一つの実施例では、多層相互接続（MLI）層２１８が、画素アレイ２０４および制御回路２０６を覆うように装置基板２５０の第一側２５０ａ上に形成され、少なくとも一つの実施例では、MLI層２１８は、互いに分離されるとともにIMD層２３４ａ〜２３４ｄによってTME層２１９と分離される少なくとも二つ、例えば示されるように３個の相互接続層M１〜M３を含む。各相互接続層M１〜M３は金属トレースを含み、これらの金属トレースは各金属層M１〜M３の部分同士を電気的に接続する。誘電体２１７により各相互接続層M１〜M３の金属トレースは分離される。誘電体２１７は、IMD層２３４ａ〜２３４ｄを形成するよう用いられる材料と同様の材料を含む。IMD層２３４ａ〜２３４ｄはさらにビア２１６を含み、ビア２１６は、異なる相互接続層M１〜M３の金属トレース間を電気的に接続する。少なくとも一つの実施例では、IMD層２３４ａ〜２３４ｄは、二酸化ケイ素（silicon dioxide）、窒化ケイ素（silicon nitride）、酸窒化ケイ素（silicon oxynitride）、ポリイミド（polyimide）、スピンオンガラス（spin-on glass、SOG)、フッ化物がドープされたケイ酸塩ガラス（fluoride-doped silicate glass、FSG)、カーボンがドープされた酸化ケイ素（carbon doped silicon oxide）、BLACK DIAMOND（商標）(カリフォルニアのサンタクララ（Santa Clara）のアプライドマテリアルズ社（Applied Materials)から入手可能)、XEROGEL（商標）、AEROGEL（商標）、アモルファスフッ化物カーボン（amorphous fluorinated carbon）、パリレン（Parylene）、ビスベンゾシクロブテン(bis-benzocyclobutenes、BCB)、SILK（商標）(ミシガンのミッドランドのダウケミカル社（Dow Chemical）から入手可能)、ポリイミド（polyimide）、及び/又はその他の好適な材料を含む。少なくとも一つの実施例では、スピンオン、化学気相蒸着（CVD）、スパッタリング、またはその他の好適なプロセスを含む技術により、IMD層が形成される。
【００１３】
いくつかの実施例では、相互接続層M１〜M３およびビア２１６は、金属または金属合金（Al、Cu、またはAg）、金属シリサイド等を含み、画素アレイ２０４と制御回路２０６との間に電気的接続を提供し、制御回路２０６とTME２１９との間にも電気的接続を提供する。画素アレイ２０４および制御回路２０６の内部および外部相互接続の要件に基づき、IMD層２３４ａ〜２３４ｃを貫通するビアホールを形成して各ビアホール中に貫通電極を配置することにより形成されるビア２１６により相互接続層M１〜M３を電気的に相互接続する。
【００１４】
TME層２１９は、IMD層２３４ｄの上に、導電体、例えば、金属または金属合金（Al、Cu、またはAg）、金属シリサイド等を蒸着することにより形成される。形成後、例えば、化学機械研磨（CMP）プロセスによりTME層２１９を平坦化することによって、TME層２１９の余分な導体を除去する。図１に示されるようなイメージセンサー装置１００における、スロットが設けられた金属パッド部分１２０と異なり、TME層２１９は、スルーホールが存在しない一体のパッド部分２２０を有する。パッド部分２２０は、第二領域２０７から第一領域２０５中に延伸する導電体の一体層により形成され、第一領域２０５中のパッド部分２２０の延伸部分は、一体のパッド２２０ｐとして機能する。TME層２１９のパッド部分２２０同士は、IMD層２３４ａ〜２３４ｄと同様の材料の誘電体により、分離される。TME層２１９に形成されるパッド部分２２０はいずれもサイドマウントコネクタのために用いられないので、TME２１９におけるパッド部分２２０は大きい必要がない。これらの金属領域は、（ｉ）以下に記載される任意のスルーシリコンビアと、（ｉｉ）例えば、IMD層２３４ｄを貫通するビア２３２を通り相互接続層M３への接続部との間を接続するのに十分な大きさである必要があるだけである。よって、関連技術におけるサイドマウントコネクタに関連するCMPおよび歩留まりの問題が回避または少なくとも最小化される。
【００１５】
いくつかの実施例では、TME層２１９は、第一領域２０５中の担体基板２０２中に形成されるそれぞれのTSV２２２により、電気信号、すなわちI/O信号、電源、及び接地を制御回路２０６からそれぞれの端子２２８へルーティングする。簡潔さのため、図３中では、一つの端子２２８とこれに相関するTSV２２２だけが示されている。サイドマウントコネクタを使用しないので、端子２２８は、イメージセンサー装置２００の縁部の近くに配置される必要がなく、表面２０２ｂ上の任意の位置に配置され得る。よって、端子２２８は、第一垂直領域２０５または第二領域２０７の下に形成することができる。いくつかの実施例では、TSV２２２は第一領域２０５中に形成される。第一領域２０５中にTSV２２２を形成することにより、第二領域２０７中に多くの空間が端子２２８のために残るので、パッケージされた際のイメージセンサー装置２００は、パッケージ前のイメージセンサー装置２００よりもあまり大きくならない。
【００１６】
TME層２１９の形成が完了した後、担体基板２０２をTME層２１９にウェハ接合する。いくつかの実施例では、担体基板２０２をTME層２１９に接合する前、TME層２１９の表面上に、酸化ケイ素または窒化ケイ素から絶縁層を形成する。この絶縁層は、TME層２１９と担体基板２０２との間の電気的接続を防止する。その他の実施例では、接合前にこの絶縁層が担体基板２０２上に形成されるか、または担体基板２０２をTME層２１９に接合する前に絶縁層がTME層２１９および担体基板２０２の両方の上に形成される。
【００１７】
スルーシリコンビア２２２は、ウェハ接合後、第一領域２０５中に形成され、ビアホール２３６を貫通する電極２２４を含み、ビアホール２３６は担体基板２０２を貫通する。イメージセンサー装置２００は導電リルート層２２６を含み、導電リルート層２２６は、端子２２８に電気接続を与えるために担体基板２０２の下表面２０２ｂ上に形成される。いくつかの実施例では、導電リルート層２２６はオプションである。
【００１８】
図３で示されるように、いくつかの実施例では、領域２０５中において、（ｉ）領域２０５中の構成要素と（ｉｉ）領域２０５中に形成されるTME層２１９との間には直接的な電気経路がない。これは、いくつかの実施例では、信号および電力の全てが、第一領域２０５内においてTME層２１９を使用することなしに、第二垂直領域にルーティングされるからである。つまり、TME層２１９による画素アレイ２０４からの電気的接続、又は画素アレイ２０４への電気的接続は、第二領域２０７中で完成する。少なくともいくつかの実施例では、画素アレイ２０４およびTME２１９への電気的接続／画素アレイ２０４およびTME２１９からの電気的接続は、まったく第二領域２０７中のみで/完全に第二領域２０７中で完成する。つまり、少なくともいくつかの実施例では、領域２０５において、（ｉ）領域２０５中の構成要素と（ｉｉ）領域２０５中に形成されたTME２１９との間にはまったく直接的な電気経路がない。
【００１９】
図３は、ビアホール２３６が半導体担体基板２０２とTME２１９の少なくとも部分２３０とを貫通する実施例を示す。さらに、少なくとも一つの実施例では、ビアホール２３６はテーパ形状を有するよう形成される（すなわち、垂直方向に延伸するにつれて、断面が徐々に減少する）。代替的には、さらなる実施例では、ビアホール２３６は、実質的に一定の断面を有するように形成される。
【００２０】
いくつかの実施例では、レーザードリルによりビアホール２３６を形成する。しかし、少なくとも一つの代替的な実施例では、ドライエッチングプロセスによりビアホール２３６を形成する。ドライエッチングプロセスでは、まず、エッチングマスクを担体基板２０２の下表面２０２ｂ上に形成して、ビアホール２３６の開口を規定する。その後、開口の周囲の半導体担体基板２０２を保護するようエッチングマスクを使用してドライエッチングを実行する。さらに、もう一つの代替的な実施例では、ウェットエッチングプロセスによりビアホール２３６を形成する。
【００２１】
ビアホール２３６の形成後、担体基板２０２の下表面２０２ｂの上とともに、ビアホール２３６の側壁と底部との上に、スペーサ絶縁層２３８を形成する。いくつかの実施例では、絶縁層２３８は酸化ケイ素または窒化ケイ素から形成され得る。いくつかの実施例では、化学気相蒸着（CVD）またはスピンコートにより、絶縁層２３８を形成する。
【００２２】
スペーサ絶縁層２３８は、その後、ビアホール２３６の底部２３１でエッチングされて、TME層２１９においてパッド部分２２０を露出する。この目的のために、公知または将来開発されるパターニングおよびエッチング技術が使用され得る。
【００２３】
代替的な実施例では、担体基板２０２をTME２１９に接合する前、絶縁層２３８と一緒に、ビアホール２３６を形成する。本実施例では、担体基板２０２を部分的に貫通するビアホール２３６を形成し、続いて、絶縁層２３８を形成する。その後、表面２０２ａから担体基板２０２を薄化して、ビアホール２３６を開けると共に、ビアホール２３６の底部にて絶縁層２３８を除去する。その後、担体基板２０２をTME２１９に接合する。
【００２４】
一実施例では、アルミニウム（Al）の物理的気相蒸着（physical vapor deposition、PVD）法により電極２２４を形成する。他の実施例では、電極２２４は、まずビアホール２３６中の絶縁層２３８の露出した内表面に銅のシード層をめっきし、その後、一つ以上の導体材料をビアホール２３６に充填（または部分的に充填）することによって形成される。電極２２４の形成に用いる導体材料は、アルミニウム（Al）もしくは銅（Cu）、及び/又は金属シリサイド等といった金属（もしくは金属合金）を含んでもよい。
【００２５】
いくつかの実施例では、電極２２４は、ビアホール２３６を完全に充填するとともにTME層２１９と接続する。他の実施例では、電極２２４は絶縁層２３８の表面を覆うとともに、TME２１９と接続する。さらに、いくつかの実施例では、電極２２４は、特定の導体材料と関連する一つ以上のバリア層を含む。バリア層及び/又は導電層を追加的にパターニングして、半導体担体基板２０２の下表面２０２ｂ上に形成された絶縁層２３８上に、リルート層２２６を形成する。リルート層２２６は、電極２２４の横方向再配線部分（lateral re-distribution portion)として機能し、導体の端子２２８がビアホール２３６から何らかの距離を置いて設置されることを可能にする。
【００２６】
いくつかの実施例では、分離絶縁層２４０が、スペーサ絶縁層２３８（存在する場合）および電極２２４の露出部分（例えば、リルート層２２６）の上において、担体基板２０２の下表面２０２ｂ上に形成される。いくつかの実施例では、化学気相蒸着（chemical vapor deposition、CVD）またはスピンコートを使用して絶縁層２４０を形成する。通常、絶縁層２４０には、電極２２４を端子２２８と電気的に接続することを可能にするよう一つ以上の開口が形成されることになる。図３の実施例では、端子２２８は、はんだバンプまたははんだボールとして示される。しかし、端子２２８は、好適な形状を有してもよく、多くの技術の任意のものにより製造されてもよい。
【００２７】
少なくとも一つの実施例では、絶縁層２４０における、リルート層２２６を端子２２８に接続することを可能にする開口（図示せず）が、電極２２４のリルート層２２６に沿って横方向に設置される。しかし、他の実施例では、この開口は、端子２２８が電極２２４の真下に配置される（すなわち、電極２２４と垂直方向に整列する）ように配置される。このような実施例では、リルート層２２６は省略することができる。
【００２８】
いくつかの実施例では、画素アレイ２０４への照射光の透過を促進するよう、被覆層２０８が、半導体装置基板２５０上に、ガラスなどの透明材料から形成される。いくつかの実施例では、ギャップ２５１が、被覆層２０８と半導体装置基板２５０との間に形成される。他の実施例では、クロストーク、すなわち、画素アレイ２０４の隣接する画素間の光または電荷担体の散乱を低減するよう、保護リング構造（図示せず）が、画素アレイ２０４の真上において半導体装置基板２５０中に埋め込まれる。
【００２９】
システムまたは半導体パッケージで実施されても、一つ以上の実施例において開示されたイメージセンサー装置２００は、I/O端子特性を改善し、及び/又は、公知のCSPプロセスによって無駄にされ得るウェハ領域を最小化するのを助ける。
【符号の説明】
【００３０】
100  イメージセンサー装置、  102  基板、  104  画素アレイ、  106  特定用途向け集積回路、  108  ガラス層、  109  罫書き線、  110  複合層、  112  ガラス層、  114  罫書き線、  116  金属ビア、  117  誘電材料、  119  導電体または金属層、  120  パッド部分(金属層)(スリットが設けられた金属層)、  122  スリットまたは領域、  150  半導体装置基板、  151  ギャップ、  160  光学およびフィルタ要素、  200  イメージセンサー装置、  202  半導体担体基板、  202a  第一/上表面、  202b  第二/下表面、  204  画素アレイ、  205  第一領域、  205a  第一面(下表面)、  205b  第二面、  206  制御回路、  207  第二領域、  208  被覆層、  209  罫書き線、  216  ビア、  217  誘電体、  218  多層相互接続（MLI）層
【図１】
2010199589.tif 000003
【図２】
2010199589.tif 000004
【図３】
2010199589.tif 000005
【外国語明細書】
2010199589000001.pdf