(57)【要約】【課題】ストローブ信号のタイミングを最適化【解決手段】ストローブ信号生成部１４は、テストサイクルごとに所定間隔ずつ位相がシフトするストローブ信号ＳＴＲＢを発生する。タイミングコンパレータＴＣは、テストサイクルごとに、ストローブ信号ＳＴＲＢのエッジのタイミングでトレーニングシーケンスに応じたデータ信号Ｓ１の論理レベルを判定する。第１変化点検出部２０ａは、テストサイクルごとのデータ信号Ｓ１の論理レベルを参照し、第１レベルから第２レベルへの遷移を示す第１変化点を検出し、その位置を示す第１変化点データＤ１を生成する。判定出力部３０は、第１変化点が検出される度に、その後データ信号Ｓ１の論理レベルが第２レベルを所定の最小パルス幅Ｔｍｉｎ以上持続するかを判定し、当該判定条件が満たされた場合に、当該第１変化点の位置を示す第１変化点データＤ１を、第１エッジデータＤＥ１として保持する。【選択図】図３
2010286413.tif 000002
【特許請求の範囲】
【請求項１】
テストサイクルごとに所定間隔ずつ位相がシフトするストローブ信号を発生するストローブ信号生成部と、
テストサイクルごとに、前記ストローブ信号のエッジのタイミングでトレーニングシーケンスに応じたデータ信号の論理レベルを判定するタイミングコンパレータと、
テストサイクルごとの前記データ信号の論理レベルを参照し、第１レベルから第２レベルへの遷移を示す第１変化点を検出し、その位置を示す第１変化点データを生成する第１変化点検出部と、
前記第１変化点が検出される度に、その後前記データ信号の論理レベルが前記第２レベルを所定の最小パルス幅以上持続するかを判定し、当該判定条件が満たされた場合に、当該第１変化点の位置を示す第１変化点データを、第１エッジデータとして保持する判定出力部と、
を備えることを特徴とする試験装置。
【請求項２】
テストサイクルごとの前記データ信号の論理レベルを参照し、第２レベルから第１レベルへの遷移を示す第２変化点を検出し、その位置を示す第２変化点データを生成する第２変化点検出部をさらに備え、
前記判定出力部はさらに、前記判定条件が満たされた後に最初に検出された第２変化点の位置を示す第２変化点データを、第２エッジデータとして保持することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第１エッジデータおよび前記第２エッジデータにもとづき、実試験時における前記タイミングコンパレータに供給すべき前記ストローブ信号の位置を決定する演算部をさらに備えることを特徴とする請求項２に記載の試験装置。
【請求項４】
前記判定出力部は、
前記第１変化点が検出されるごとにカウント動作を開始し、前記第２変化点データが検出される前にカウント値が前記最小パルス幅に対応する値に達すると、最小パルス幅検出信号をアサートするパルス幅測定部と、
前記第１変化点検出部が検出する前記第１変化点データが順次上書きされ、前記最小パルス幅検出信号がアサートされると、以降の更新が停止する第１出力部と、
を含むことを特徴とする請求項２に記載の試験装置。
【請求項５】
前記判定出力部は、
前記第２変化点検出部が検出する前記第２変化点データが順次入力され、前記最小パルス幅検出信号がアサートされると、その直後の前記第２変化点データが書き込まれる第２出力部をさらに含むことを特徴とする請求項４に記載の試験装置。
【請求項６】
所定のテストサイクルごとに繰り返し入力されるデータ信号に対するストローブ信号の調整方法であって、
前記テストサイクルごとに所定間隔ずつ位相がシフトするストローブ信号を発生するステップと、
テストサイクルごとに、前記ストローブ信号のエッジのタイミングで前記データ信号の論理レベルを判定するステップと、
テストサイクルごとの前記データ信号の論理レベルを参照し、第１レベルから第２レベルへの遷移を示す第１変化点を検出し、その位置を示す第１変化点データを生成するステップと、
前記第１変化点が検出される度に、その後前記データ信号の論理レベルが前記第２レベルを所定の最小パルス幅以上持続するかを判定するステップと、
判定条件が満たされた場合に、当該第１変化点の位置を示す第１変化点データを、第１エッジデータとして保持するステップと、
を備えることを特徴とする方法。
【請求項７】
テストサイクルごとの前記データ信号の論理レベルを参照し、第２レベルから第１レベルへの遷移を示す第２変化点を検出し、その位置を示す第２変化点データを生成するステップと、
前記判定条件が満たされた後に最初に検出された第２変化点の位置を示す第２変化点データを、第２エッジデータとして保持するステップと、
をさらに備えることを特徴とする請求項６に記載の方法。
【請求項８】
前記第１エッジデータおよび前記第２エッジデータにもとづき、実試験時において、前記データ信号をラッチするタイミングコンパレータに供給すべき前記ストローブ信号の位置を決定するステップをさらに備えることを特徴とする請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号の試験技術に関する。
【背景技術】
【０００２】
少ないデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータの受信は、シリアルデータに含まれるビットデータと同期したストローブ信号によって、各ビットデータをラッチすることにより実行される。
【０００３】
シリアルデータを出力する半導体回路を被試験デバイス（Device Under Test：ＤＵＴ）として試験する半導体試験装置（単に試験装置ともいう）について考える。
ＤＵＴと試験装置の配線長のばらつきや寄生容量、電源電圧変動、温度変動などの影響によって、シリアルデータやクロックに、予期せぬ遅延が発生する。かかる状況において、シリアルデータを正確に受信するためには、ストローブ信号のエッジのタイミングを、ラッチ回路（タイミングコンパレータとも称する）のセットアップタイムとホールドタイムの条件を満たすように調節する必要がある。特許文献１、２には関連技術が開示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−６２９８３号公報
【特許文献２】特開２００７−１７２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
超高速ＤＲＡＭでは、伝送される信号のパルス幅（周期）が短いため、試験装置内で処理される信号のパルス幅も短くなる。したがって、伝送される信号のスキューが、パルス幅が長い場合よりも相対的に大きくみえる。スキューの影響を受けずに高速な信号を確実に受信するためには、アイパターンの中心付近にストローブ信号のタイミングをキャリブレーションする必要がある。
【０００６】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的は、ストローブ信号のキャリブレーション技術の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、試験装置に関する。この試験装置は、テストサイクルごとに所定間隔ずつ位相がシフトするストローブ信号を発生するストローブ信号生成部と、テストサイクルごとに、前記ストローブ信号のエッジのタイミングでトレーニングシーケンスに応じたデータ信号の論理レベルを判定するタイミングコンパレータと、テストサイクルごとの前記データ信号の論理レベルを参照し、第１レベルから第２レベルへの遷移を示す第１変化点を検出し、その位置を示す第１変化点データを生成する第１変化点検出部と、前記第１変化点が検出される度に、その後前記データ信号の論理レベルが前記第２レベルを所定の最小パルス幅以上持続するかを判定し、当該判定条件が満たされた場合に、当該第１変化点の位置を示す第１変化点データを、第１エッジデータとして保持する判定出力部と、を備える。
【０００８】
データ信号のハイレベル・ローレベルを判定する場合、その傾斜部分（遷移区間）では、電圧レベルがラッチ回路やコンパレータのしきい値電圧付近となるため、サンプリング誤差によってハイレベル・ローレベルが安定しない。つまりハイレベルとローレベルがランダムに変化する。そこで、ある第１変化点を境界として、一定レベルが所定時間以上、持続したことを判定することにより、サンプリング誤差の影響を除去し、第１変化点（リーディングエッジ）の位置を確実に取得できる。
【０００９】
ある態様の試験装置は、テストサイクルごとの前記データ信号の論理レベルを参照し、第２レベルから第１レベルへの遷移を示す第２変化点を検出し、その位置を示す第２変化点データを生成する第２変化点検出部をさらに備えてもよい。判定出力部はさらに、前記判定条件が満たされた後に最初に検出された第２変化点の位置を示す第２変化点データを、第２エッジデータとして保持してもよい。
この態様によれば、第１変化点の位置に加えて、第２変化点（トレイリングエッジ）の位置を確実に取得できる。
【００１０】
ある態様の試験装置は、第１エッジデータおよび前記第２エッジデータにもとづき、実試験時における前記タイミングコンパレータに供給すべき前記ストローブ信号の位置を決定する演算部をさらに備えてもよい。
ストローブ信号の位相を、２つのエッジデータの中央付近に設定することで、データ信号の値を確実にラッチできる。
【００１１】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、ストローブ信号を適切にキャリブレーションできる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に係る試験装置の全体構成を示すブロック図である。
【図２】タイミングコンパレータの動作を示すタイムチャートである。
【図３】実施の形態に係る試験装置の一部を示すブロック図である。
【図４】図３のタイミング調整回路の詳細な構成例を示す回路図である。
【図５】図４のタイミング調整回路の動作を示すタイムチャートである。
【図６】図１の試験装置におけるストローブ信号のタイミング調整のフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
図１は、実施の形態に係る試験装置２の全体構成を示すブロック図である。たとえばＤＵＴ１はメモリである。試験装置２は、ＤＵＴ１の指定したアドレスに、決められたパターンデータを書き込む。その後、そのアドレスからデータを読み出し、期待値と一致するかを判定する。
【００１６】
試験装置２は、タイミングコンパレータＴＣ、論理比較器ＬＣ、ストローブ信号生成部１４を備える。タイミングコンパレータＴＣは、ストローブ信号（サンプリングクロック）ＳＴＲＢのエッジのタイミングで、ＤＵＴ１から読み出した信号Ｓ１の論理レベルを判定する。タイミングコンパレータＴＣは、レベルコンパレータ１０、入力ラッチ回路１２、を含む。レベルコンパレータ１０は、所定の上側しきい値電圧ＶＯＨと、ＤＵＴ１からのデータ信号Ｓ１の電圧レベルＶ１を比較し、Ｖ１＞ＶＯＨのときハイレベルとなるＳＨ信号を発生する。つまりＳＨ信号は、データ信号Ｓ１がハイレベルのときアサート（“１”、ハイレベル）される。
【００１７】
あるいはレベルコンパレータ１０は、データ信号Ｓ１の電圧レベルＶ１を所定の下側しきい値電圧ＶＯＬと比較し、Ｖ１＜ＶＯＬのときハイレベルとなるＳＬ信号を発生する。つまりＳＬ信号は、データ信号Ｓ１がローレベルのときアサート（“１”、ハイレベル）される。
【００１８】
ストローブ信号生成部１４は、データ信号Ｓ１の値をラッチするタイミングを規定するストローブ信号ＳＴＲＢを発生する。入力ラッチ回路１２は、ストローブ信号ＳＴＲＢのエッジのタイミングで、ＳＨ信号またはＳＬ信号（以下、ＳＨ／ＳＬ信号と総称する）の値をラッチする。
【００１９】
論理比較器ＬＣは、ラッチされたＳＨ／ＳＬ信号を、期待値データＥＸＰと比較し、一致、不一致を示す判定信号Ｓ３を発生する。試験装置２は、判定信号Ｓ３にもとづいてＤＵＴ１の良否を判定し、その不良箇所を特定し、あるいはエラーレートを測定する。
【００２０】
図２は、タイミングコンパレータＴＣの動作を示すタイムチャートである。
ＤＵＴ１から出力されるデータ信号Ｓ１には、さまざまな要因に起因した位相ジッタが重畳される。また、ストローブ信号ＳＴＲＢ側にも位相ジッタが重畳される。図２において、ストローブ信号ＳＴＲＢが、Ａのタイミングを中心として変動する場合、セットアップ条件が満足されないため、入力ラッチ回路１２はＳＨ／ＳＬ信号の正確な値を保持できない。一方、ストローブ信号ＳＴＲＢがアイパターンの中央のＢ付近にセットされていれば、ジッタが存在した場合であってもＳＨ／ＳＬ信号を確実にラッチできる。このように、つまりデータ信号Ｓ１とストローブ信号ＳＴＲＢ間のスキュー調整が重要となる。
【００２１】
したがって試験装置２においては、ストローブ信号ＳＴＲＢのタイミング調整が実行される。ストローブ信号ＳＴＲＢを調整するためには、ＳＨ／ＳＬ信号の変化点（ポジティブエッジやネガティブエッジ）のタイミングを測定する必要がある。
【００２２】
以下では、データ信号Ｓ１の変化点を検出し、ストローブ信号ＳＴＲＢのタイミングを調節するための技術を説明する。
【００２３】
図３は、実施の形態に係る試験装置２の一部を示すブロック図である。図３のタイミング調整回路４は、図１の試験装置２において、データ信号Ｓ１の変化点を評価し、ストローブ信号（サンプリングクロック）ＳＴＲＢのタイミングを最適化する機能（タイミングトレーニングとも称する）を有する。ストローブ信号生成部１４は、タイミング調整回路４により最適化されたタイミングでストローブ信号ＳＴＲＢを発生する。
【００２４】
タイミング調整回路４は、入力ラッチ回路１２、ストローブ信号生成部１４、変化点検出部２０、判定出力部３０、演算部６０を備える。
【００２５】
タイミング調整回路４によるストローブ信号ＳＴＲＢのタイミング調整を行う際には、タイミングコンパレータＴＣに対して、所定のトレーニングシーケンスに応じたデータ信号Ｓ１が入力される。たとえばトレーニングシーケンスは、所定のテストサイクル（テストレートとも称する）、つまりデータ信号Ｓ１の周期ごとに、ハイレベルとローレベルを交互に繰り返す信号である。
【００２６】
ストローブ信号生成部１４は、テストサイクルごとに所定間隔ずつストローブ信号ＳＴＲＢの位相をシフトする。この処理をオートスキャン（Auto Scan）とも称する。
【００２７】
タイミングコンパレータＴＣは、テストサイクルごとに、ストローブ信号ＳＴＲＢのエッジのタイミングで、トレーニングシーケンスに応じたデータ信号Ｓ１の論理レベルを判定する。
【００２８】
論理比較器ＬＣは、テストサイクルごとのデータ信号Ｓ１に応じた信号Ｓ２を、対応するサイクルの期待値ＥＸＰと比較し、比較結果を示す判定信号Ｓ３をサイクルごとに出力する。変化点検出部２０は、隣接するサイクルの判定信号Ｓ３の値を比較することにより、変化点つまりエッジを検出する。
【００２９】
変化点検出部２０は、第１変化点検出部２０ａおよび第２変化点検出部２０ｂを含む。第１変化点検出部２０ａは、判定信号Ｓ３を参照し、第１レベル（ローレベル）から第２レベル（ハイレベル）への遷移、つまりポジティブエッジを示す第１変化点を検出する。第１変化点検出部２０ａは、第１変化点の位置を示す第１変化点データＤ１を生成する。
第２変化点検出部２０ｂは、判定信号Ｓ３を参照し、第２レベル（ハイレベル）から第１レベル（ローレベル）への遷移、つまりネガティブエッジを示す第２変化点を検出する。第２変化点検出部２０ｂは第２変化点の位置を示す第２変化点データＤ２を生成する。
【００３０】
判定出力部３０は、第１変化点が検出される度に、その後、判定信号Ｓ３が第２レベル（ハイレベル）を所定の最小パルス幅Ｔｍｉｎ以上持続するかを判定し、当該判定条件が満たされた場合に、当該第１変化点の位置を示す第１変化点データＤ１を、第１エッジデータＤＥ１として保持する。後述のように、第１エッジデータＤＥ１は、本試験装置において測定すべき、ＳＨ／ＳＬ信号のリーディングエッジの位置を示すデータである。
【００３１】
また判定出力部３０は、判定条件が満たされた後に最初に検出された第２変化点の位置を示す第２変化点データＤ２を、第２エッジデータＤＥ２として保持する。第２エッジデータＤＥ２は、本試験装置において測定すべき、ＳＨ／ＳＬ信号のトレイリングエッジの位置を示すデータである。
【００３２】
演算部６０は、第１エッジデータＤＥ１および第２エッジデータＤＥ２にもとづき、実試験時におけるタイミングコンパレータＴＣに供給すべきストローブ信号ＳＴＲＢの位置を決定する。たとえば演算部６０は、第１エッジデータＤＥ１と第２エッジデータＤＥ２の中心値（＝（ＤＥ１＋ＤＥ２）／２）を演算し、アイ開口の中央にストローブ信号ＳＴＲＢのタイミングにセットする。演算部６０は、ＨＳＢ（High Speed Bus）と称されるＦＰＧＡ（Field Programmable Gate Array）で構成されたマイコンであってもよい。ＨＳＢを用いることにより、試験装置２のメインプロセッサを動作させることなく、バスの制御が可能となる。試験装置２を制御するメインプログラムに、ＨＳＢを起動するコマンドを書いておき、ストローブ信号のオートスキャンが完了するとＨＳＢを起動させる。その後、パターン発生器ＰＧから変化点検出データＤＥ１、ＤＥ２を読み出す命令が送られ、ＨＳＢでの演算が開始する。
【００３３】
以上が実施の形態に係るタイミング調整回路４の全体構成である。図４は、図３のタイミング調整回路４の詳細な構成例を示す回路図である。
【００３４】
（変化点検出部２０）
変化点検出部２０は、フリップフロップＦＦ１〜ＦＦ７、ＡＮＤゲート２２、２４、２６、否定ゲート２９、カウンタ２８を備える。
【００３５】
フリップフロップＦＦ１、ＦＦ２は直列に接続され、入力されたカウントイネーブル信号ＣＮＴＥＮをテストサイクルと同期してシフトする。
カウンタ２８は、テストサイクルと同期した基準クロック信号ＲＥＦＣＬＫを利用して、現在のサイクル数をカウントする。
【００３６】
（第１変化点検出部２０ａ）
フリップフロップＦＦ３、ＦＦ４は、判定信号Ｓ３をテストサイクルと同期してシフトする。つまり、２つのフリップフロップＦＦ３、ＦＦ４にはそれぞれ、隣接する第ｎサイクルの判定信号Ｓ３［＃ｎ］と、第（ｎ−１）サイクルのＳ３［＃ｎ−１］が格納される。
【００３７】
ＡＮＤゲート２４は、反転されたＳ３［＃ｎ−１］と、Ｓ３［＃ｎ］の論理積を生成する。ＡＮＤゲート２４の出力（第１変化点検出信号）ＣＰ１は、Ｓ３［＃ｎ−１］＝０、Ｓ３［＃ｎ］＝１のときハイレベルとなる。つまり、第ｎサイクルにおいて、判定信号Ｓ３がローレベルからハイレベルへ遷移したこと（第１変化点）が検出される。
【００３８】
フリップフロップＦＦ５のデータ端子（Ｄ）には、テストサイクルを示すカウント値Ｑ［７：０］が入力され、イネーブル端子（Ｅ）には、ＡＮＤゲート２４の出力信号ＣＰ１が入力される。フリップフロップＦＦ５は、ＡＮＤゲート２４の出力信号がアサートされると、つまり第１変化点が検出されると、カウント値Ｑ［７：０］を取り込む。フリップフロップＦＦ５の出力データＱは、第１変化点の位置を示す第１変化点データＤ１である。
【００３９】
（第２変化点検出部２０ｂ）
ＡＮＤゲート２６は、Ｓ３［＃ｎ−１］と、反転されたＳ３［＃ｎ］の論理積を生成する。ＡＮＤゲート２６の出力（第２変化点検出信号）ＣＰ２は、Ｓ３［＃ｎ−１］＝１、Ｓ３［＃ｎ］＝０のとき、ハイレベルとなる。つまり、第ｎサイクルにおいて、判定信号Ｓ３がハイレベルからローレベルへ遷移したこと（第２変化点）が検出される。
【００４０】
フリップフロップＦＦ６は、ＡＮＤゲート２６の出力信号ＣＰ２がアサートされると、つまり第２変化点が検出されると、カウント値Ｑ［７：０］を取り込む。フリップフロップＦＦ６の出力データＱは、第２変化点の位置を示す第２変化点データＤ２である。
【００４１】
ＡＮＤゲート２２は、フリップフロップＦＦ２から出力されるカウントイネーブル信号ＣＮＴＥＮとフリップフロップＦＦ４の出力信号Ｓ３［＃ｎ−１］の論理積を生成する。ＡＮＤゲート２２の出力信号Ｓ５は、ＡＮＤゲート２４の出力信号ＣＰ１とともにパルス幅測定部４０へと出力される。
【００４２】
以上が変化点検出部２０の構成である。続いて、判定出力部３０を説明する。判定出力部３０は、パルス幅測定部４０と出力部５０を備える。
【００４３】
（パルス幅測定部）
パルス幅測定部４０は、第１変化点が検出されるごとにカウント動作を開始し、第２変化点データが検出される前に、カウント値ＣＮＴが最小パルス幅Ｔｍｉｎに対応する値Ｋｍｉｎに達すると、最小パルス幅検出信号Ｓ４をアサートする。
【００４４】
パルス幅測定部４０は、フリップフロップＦＦ１１、ＦＦ１２、ダウンカウンタ４４を含む。
【００４５】
フリップフロップＦＦ１１は、最小パルス幅Ｔｍｉｎに対応する値Ｋｍｉｎを格納するメモリである。ダウンカウンタ４４のデータ端子（Ｄ）には値Ｋｍｉｎが入力され、ロード端子ＬＤには、第１変化点に応じてアサートされるＡＮＤゲート２４の出力信号が入力される。ダウンカウンタ４４のイネーブル端子Ｅには、ＡＮＤゲート２２の出力信号が入力される。
【００４６】
ダウンカウンタ４４には、第１変化点が検出されるたびに値Ｋｍｉｎがロードされ、イネーブル信号ＥＮがハイレベルである期間、つまり判定信号Ｓ３がハイレベル（第２レベル）を維持し続ける間、カウントダウンを続ける。そして、カウント値ＣＮＴが０に達すると、出力信号（カウント完了信号）Ｚをアサートする。カウント完了信号Ｚは、フリップフロップＦＦ１２によって１サイクル遅延される。フリップフロップＦＦ１２の出力信号は、最小パルス幅検出信号Ｓ４である。
【００４７】
（出力部）
出力部５０は、第１出力部５０ａ、第２出力部５０ｂを含む。
（第１出力部５０ａ）
第１出力部５０ａは、第１変化点検出部２０ａが検出する第１変化点データＤ１が順次上書きされるメモリとして把握できる。第１出力部５０ａは、最小パルス幅検出信号Ｓ４がアサートされると、以降の更新が停止するよう構成される。
【００４８】
第１出力部５０ａは、フリップフロップＦＦ２１、ＦＦ２４、ＦＦ２６、ＡＮＤゲート５２を含む。フリップフロップＦＦ２１は、第１変化点データＤ１を１サイクル遅延させる。フリップフロップＦＦ２４は、最小パルス幅検出信号Ｓ４を１サイクル遅延させる。ＡＮＤゲート５２は、フリップフロップＦＦ２４の反転出力と、最小パルス幅検出信号Ｓ４の論理積を生成する。
【００４９】
フリップフロップＦＦ２６のデータ端子（Ｄ）には、フリップフロップＦ２１を経由した第１変化点データＤ１’が入力される。フリップフロップＦＦ２６のイネーブル端子（Ｅ）にはＡＮＤゲート５２の出力信号ＥＮ１が入力される。フリップフロップＦＦ２６は、最小パルス幅検出信号Ｓ４がアサートされた１サイクル後にイネーブル端子（Ｅ）が０となり、その後、第１変化点データＤ１’の値が保持される。かくして最終的にフリップフロップＦＦ２６に格納された値は、第１エッジデータＤＥ１となる。
【００５０】
（第２出力部５０ｂ）
第２出力部５０ｂは、第２変化点検出部２０ｂが検出する第２変化点データＤ２が順次入力されるメモリとして把握できる。第２出力部５０ｂは、最小パルス幅検出信号Ｓ４がアサートされると、その直後の第２変化点データＤ２が書き込まれ、以降その値を保持するよう構成される。
【００５１】
第２出力部５０ｂは、フリップフロップＦＦ２２、ＦＦ２３、ＦＦ２５、ＦＦ２７、ＡＮＤゲート５４、ＯＲゲート５６を含む。フリップフロップＦＦ２２は、第２変化点データＤ２を１サイクル遅延させる。フリップフロップＦＦ２３はフリップフロップＦＦ７の出力信号を１サイクル遅延させる。
フリップフロップＦＦ２３の出力信号ＣＰ２’は、第２変化点検出信号ＣＰ２より２サイクル遅れた信号である。
【００５２】
ＡＮＤゲート５４は、最小パルス幅検出信号Ｓ４とフリップフロップＦＦ２３の出力信号の論理積を生成する。ＯＲゲート５６は、ＡＮＤゲート５４の出力信号とフリップフロップＦＦ２５の出力信号ＥＮ２の論理和を生成する。フリップフロップＦＦ２５は、ＯＲゲート５６の出力信号を１サイクル遅延させる。
【００５３】
フリップフロップＦＦ２７のデータ端子（Ｄ）には、フリップフロップＦＦ２２を経由した第２変化点データＤ２’が入力され、その反転イネーブル端子（Ｅ）には、フリップフロップＦＦ２５の出力信号ＥＮ２が入力される。
フリップフロップＦＦ２７には、最小パルス幅検出信号Ｓ４がアサートされた後に発生する最初の第２変化点データＤ２’が格納される。最終的にフリップフロップＦＦ２７に格納された値は、第２エッジデータＤＥ２である。
【００５４】
以上がタイミング調整回路４の詳細な構成である。続いてその動作を説明する。
【００５５】
図５は、図４のタイミング調整回路４の動作を示すタイムチャートである。
ＳＴＲＢの段は、テストサイクルごとに、ＳＨ／ＳＬ信号に対するストローブ信号ＳＴＲＢの位相が、順に後ろにシフトしていくことを示している。Ｓ３［＃ｎ］は、第ｎサイクルにおけるフリップフロップＦＦ３の出力信号を、Ｓ３［＃ｎ−１］は、第ｎサイクルにおけるフリップフロップＦＦ３の出力信号を示す。
【００５６】
ＳＨ／ＳＬ信号の傾斜部分の電位は、入力ラッチ回路１２のスレッショルド付近であるため、サンプリング誤差の影響で判定信号Ｓ３の値は確定せず、１と０の両方を取り得る。
第１変化点検出信号ＣＰ１は、判定信号Ｓ３がローレベルからハイレベルに遷移するとアサートされ、第２変化点検出信号ＣＰ２はハイレベルからローレベルに遷移するとアサートされる。
【００５７】
第１変化点データＤ１は、第１変化点検出信号ＣＰ１がアサートされたサイクルを示す。図中、一番左のストローブ信号ＳＴＲＢを１サイクル目とすると、＃ａは“８”、＃ｂは“１０”である。同様に第２変化点データＤ２は、第２変化点検出信号ＣＰ２がアサートされたサイクルを示す。＃ｆは“９”であり、＃ｇは“１１”である。
【００５８】
ＣＮＴは、ダウンカウンタ４４のカウント値を示す。この場合、Ｋｍｉｎは１０である。ダウンカウンタ４４は第１変化点検出信号ＣＰ１がアサートされる度にカウント動作を開始し、第２変化点検出信号ＣＰ２がアサートされるとリセットされる。リセットされることなくゼロまでカウントダウンすると最小パルス幅検出信号Ｓ４がアサートされる。このことは、判定信号Ｓ３のハイレベルが、最小パルス幅Ｔｍｉｎ以上持続したことを意味する。
【００５９】
ＣＰ２’は、ＣＰ２に対して２サイクル遅延している。Ｄ１’、Ｄ２’は、フリップフロップＦＦ２１、ＦＦ２２を経由した変化点データであり、ＤＥ１、ＤＥ２はフリップフロップＦＦ２６、ＦＦ２７に格納されるデータを示す。フリップフロップＦＦ２６には、ＥＮ１がアサートされたサイクルにおけるＤ１’（＝＃ｃ）が格納され、その後保持される。フリップフロップＦＦ２７には、ＥＮ２がネゲートされたサイクルにおけるＤ２’（＝＃ｈ）が格納される。
【００６０】
以上がタイミング調整回路４の動作である。
【００６１】
上述のように、ＳＨ／ＳＬ信号のスロープ部分においては、判定信号Ｓ３の値が確定せず、その値はランダムに“１”と“０”をとりうる。つまり第１変化点検出信号ＣＰ１がアサートされたからといって、それが直ちにＳＨ／ＳＬ信号のポジティブエッジに対応するとは限らず、同様に第２変化点検出信号ＣＰ２がアサートされたからといって、それがＳＨ／ＳＬ信号のネガティブエッジに対応するとは限らない。
【００６２】
そこで、実施の形態に係るタイミング調整回路４では、第１変化点を検出した後、つまり“０”から“１”への遷移を検出した後、“１”を最小パルス幅Ｔｍｉｎ以上持続した場合に、有効な第１変化点と判定し、その位置を特定する。この処理によって、ＳＨ／ＳＬ信号の傾斜部分にサンプリング誤差によって発生するいくつかの第１変化点をマスクすることができ、ＳＨ／ＳＬ信号を良好に保持しうる範囲で最も進んだストローブ信号の位置（図２のアイ開口の左端Ｃ）を特定できる。
【００６３】
同様に、“０”から“１”への遷移を検出した後、“１”を最小パルス幅Ｔｍｉｎ以上持続したことを検出し、その後に最初に発生した第２変化点を有効なものと判定することにより、ＳＨ／ＳＬ信号を保持しうる最も遅れたストローブ信号の位置（図２のアイ開口の右端Ｄ）を特定できる。
【００６４】
第１変化点と第２変化点の中心付近にストローブ信号ＳＴＲＢを設定することで、実試験動作時において、ＳＨ／ＳＬ信号の値を確実にラッチすることが可能となる。
【００６５】
図６は、図１の試験装置２におけるストローブ信号のタイミング調整（タイミングトレーニング）のフローチャートである。
【００６６】
まず、ユーザの初期設定がロードされ、サンプリングシフト数（ストローブ信号のシフト数）、最小パルス幅Ｔｍｉｎなどが設定される（Ｓ１００）。
続いて、所定のパターン（トレーニングシーケンス）を発生し、データ信号Ｓ１として試験装置２に入力する（Ｓ１０２）。
トレーニングシーケンスのサイクルと同期して、オートスキャンが実行され、サイクルごとにストローブ信号ＳＴＲＢの位相をシフトさせていく（Ｓ１０４）。
【００６７】
サイクルごとに、ＳＨ／ＳＬ信号と期待値ＥＸＰを比較し期待値比較結果（判定信号Ｓ３）を生成する（Ｓ１０６）。隣接するサイクル（ＲＡＴＥ）の前後で、判定信号Ｓ３を比較する（Ｓ１０８）。変化点の検出の有無を判定し（Ｓ１１０）、検出されない場合（Ｓ１１０のＮＯ）は、Ｓ１０２に戻り次のサイクルに対して同様の処理を行う。検出された場合（Ｓ１１０のＹＥＳ）、判定信号Ｓ３が同一レベルを維持する期間を測定する（Ｓ１１２）。最小パルス幅条件が満たされないＴｍｉｎ以上、同一レベルが持続しない場合（Ｓ１１４のＮＯ）、Ｓ１０２に戻る。同一レベルが持続した場合（Ｓ１１４のＹＥＳ）、その変化点を示す変化点データが保持される（Ｓ１１６ａ、Ｓ１１６ｂ）。
【００６８】
サンプリングクロックのシフト数が上限に達すると、つまりストローブ信号ＳＴＲＢをＳＨ／ＳＬ信号の１周期に渡りシフトすると、オートスキャンが完了する（Ｓ１１８のＹＥＳ）。上限に達していない場合、Ｓ１０４に戻る。
【００６９】
続いて第１変化点データと第２変化点データの平均値、つまりアイ開口の中心が算出される（Ｓ１２０）。ストローブ信号ＳＴＲＢの位相が処理Ｓ１２０で得られた位置となるように、ストローブ信号ＳＴＲＢに対するオフセットが決められる（Ｓ１２２）。最後にパターンが停止される（Ｓ１２４）。
【００７０】
このフローから明らかなように、実施の形態に係るタイミング調整回路４によれば、１回のオートスキャンによって、２つの変化点の位置を特定し、ストローブ信号ＳＴＲＢの最適な位置を決定することができる。つまり、従来にくらべてストローブ信号ＳＴＲＢの調整時間を短縮することができる。
【００７１】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７２】
実施の形態では、第１レベルをローレベル、第２レベルをハイレベルに割り当てて説明したが、それらを読み替えてもよい。当業者であれば、実施の形態において、いずれかの信号の論理値の反転した態様も本発明の態様として有効であることが理解できよう。
【００７３】
実施の形態では、第１変化点と第２変化点の位置の両方を取得し、それらにもとづいてストローブ信号ＳＴＲＢの位相を決定する場合を説明したが、本発明はこれに限定されない。たとえばある変形例では、第１変化点と第２変化点の一方の位置のみを特定する処理のみを行ってもよい。たとえば、データ信号Ｓ１のパルス幅（周期）が既知であり、アイ開口の幅Ｙが高い精度で予測しうる場合には、第１変化点の位置（図２のＣ）のみを特定し、その位置を始点として予測値に応じた位相シフト（Ｙ／２）を与えてもよい。
【００７４】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７５】
ＴＣ…タイミングコンパレータ、ＬＣ…論理比較器、１０…レベルコンパレータ、１２…入力ラッチ回路、１４…ストローブ信号生成部、１…ＤＵＴ、２…試験装置、４…タイミング調整回路、２０…変化点検出部、２０ａ…第１変化点検出部、２０ｂ…第２変化点検出部、Ｓ１…データ信号、ＳＴＲＢ…ストローブ信号、３０…判定出力部、４０…パルス幅測定部、５０…出力部、６０…演算部、Ｓ２…第２信号、ＤＥ１…第１エッジデータ、ＤＥ２…第２エッジデータ、Ｓ３…判定信号、２８…カウンタ、２４，２６，２２…ＡＮＤゲート、４４…ダウンカウンタ、Ｓ４…最小パルス幅検出信号、５０ａ…第１出力部、５０ｂ…第２出力部、Ｄ１…第１変化点データ、Ｄ２…第２変化点データ、ＣＰ１…第１変化点検出信号、ＣＰ２…第２変化点検出信号。
【図１】
2010286413.tif 000003
【図２】
2010286413.tif 000004
【図３】
2010286413.tif 000005
【図４】
2010286413.tif 000006
【図５】
2010286413.tif 000007
【図６】
2010286413.tif 000008