(57)【要約】【課題】本発明は、低オン抵抗でノーマリーオフ型の窒化物半導体素子を提供する。【解決手段】本発明の一態様によれば、ｐ型窒化物半導体の第１の半導体層と、第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、第３の半導体層上に設けられた第１の主電極と、第３の半導体層上に設けられた第２の主電極と、第２の半導体層上に設けられた絶縁膜と、絶縁膜上に設けられた制御電極と、を備え、第３の半導体層のバンドギャップは、第２の半導体層のバンドギャップよりも大きく、制御電極は、第１の主電極と第２の主電極との間に位置することを特徴とする窒化物半導体素子が提供される。【選択図】図１
2010109086.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型窒化物半導体の第１の半導体層と、
前記第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、
前記第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、
前記第３の半導体層上に設けられた第１の主電極と、
前記第３の半導体層上に設けられた第２の主電極と、
前記第２の半導体層上に設けられた絶縁膜と、
前記絶縁膜上に設けられた制御電極と、
を備え、
前記第３の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きく、
前記制御電極は、前記第１の主電極と前記第２の主電極との間に位置することを特徴とする窒化物半導体素子。
【請求項２】
ｐ型窒化物半導体の第１の半導体層と、
前記第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、
前記第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、
前記第３の半導体層上に設けられ第１の方向に延在する第１の主電極と、
前記第３の半導体層上に設けられ第１の方向に延在する第２の主電極と、
前記第２の半導体層と前記第３の半導体層との上に設けられた絶縁膜と、
前記絶縁膜を介して前記第２の半導体層上および前記第３の半導体層の一部の上に、第１の主電極及び第２の主電極と離間して設けられ第１の方向に延在する制御電極と、
を備え、
前記第３の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きく、
前記制御電極は、前記第１の主電極と前記第２の主電極との間に位置することを特徴とする窒化物半導体素子。
【請求項３】
前記第１の半導体層は、前記第１の主電極と電気的に接続されていることを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
ｐ型窒化物半導体の第１の半導体層と、
前記第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、
前記第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、
前記第３の半導体層上に設けられ第１の方向に延在する第１の主電極と、
前記第３の半導体層上に設けられ第１の方向に延在する第２の主電極と、
前記第２の半導体層表面に設けられたトレンチ溝と、
前記トレンチ溝内と前記第３の半導体層との上に設けられた絶縁膜と、
前記絶縁膜を介して前記第２の半導体層上および前記第３の半導体層の一部の上に、前記第１の主電極及び前記第２の主電極と離間して設けられ前記第１の方向に延在する制御電極と、
を備え、
前記第３の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きく、
前記制御電極は、前記第１の主電極と前記第２の主電極との間に位置することを特徴とする窒化物半導体素子。
【請求項５】
前記第１の半導体層の主面と垂直な第２の方向における前記トレンチ溝の深さは、前記第１の方向及び前記第２の方向と垂直な第３の方向における前記トレンチ溝の幅よりも大きいことを特徴とする請求項４記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、特に電力制御に用いられる窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられている。パワー半導体素子には、高耐圧かつ低オン抵抗であることが求められる。
しかし、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。オン抵抗を更に低減するには、素子材料の変更が必要である。
【０００３】
ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能である（例えば、非特許文献１を参照）。
【非特許文献１】W. Huang, Z. Li, T. P. Chow, Y. Niiyama, T. nomura and S. Yoshida, Proc. International Symposium on Power Semiconductor Devices & IC's, pp.295-298, 2008
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子で、低オン抵抗が得られやすい素子として、ＡｌＧａＮ／ＧａＮへテロ構造を用いたＨＦＥＴ（ヘテロ接合電界効果トランジスタ）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ピエゾ分極により発生する高電子濃度により、低オン抵抗を実現する。
【０００５】
このＨＦＥＴでは、分極により電子が発生するため、ゲート・ソース間およびゲート・ドレイン間だけでなく、ゲート電極下にも均一に高濃度の電子が発生してしまう。このため、ゲート電極に電圧を印加しなくとも、ＨＦＥＴはオン状態となるノーマリーオン型の素子となる。
【０００６】
ゲート電圧を印加しない状態では素子がオフ状態となるノーマリーオフ動作を実現するためには、ゲート電極下のみ選択的にＡｌＧａＮ層が形成されていない構造が有効である。ゲート電極下にＡｌＧａＮ層が無ければ、分極はなく、電子が発生しない。そこで、ゲート電極下には、ＡｌＧａＮ層を形成せず、ゲートリーク電流を流さないようにゲート絶縁膜を形成することで、ＭＩＳＦＥＴ動作が実現できる。
【０００７】
そして、ゲート電極下のＧａＮ層をｐ型ドープすれば、ゲートしきい値電圧を高くすることが可能である。しかし、ｐ型ドープ濃度が薄いと短チャネル効果によりソース・ドレイン間にリーク電流が流れてしまう。ｐ型ドープ濃度を上げると、チャネル移動度が低下し、オン抵抗が増加してしまう。
【０００８】
本発明は、低オン抵抗でノーマリーオフ型の窒化物半導体素子を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、ｐ型窒化物半導体の第１の半導体層と、前記第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、前記第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、前記第３の半導体層上に設けられた第１の主電極と、前記第３の半導体層上に設けられた第２の主電極と、前記第２の半導体層上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御電極と、を備え、前記第３の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きく、前記制御電極は、前記第１の主電極と前記第２の主電極との間に位置することを特徴とする窒化物半導体素子が提供される。
【００１０】
また、本発明の他の一態様によれば、ｐ型窒化物半導体の第１の半導体層と、前記第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、前記第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、前記第３の半導体層上に設けられ第１の方向に延在する第１の主電極と、前記第３の半導体層上に設けられ第１の方向に延在する第２の主電極と、前記第２の半導体層と前記第３の半導体層との上に設けられた絶縁膜と、前記絶縁膜を介して前記第２の半導体層上および前記第３の半導体層の一部の上に、第１の主電極及び第２の主電極と離間して設けられ第１の方向に延在する制御電極と、を備え、前記第３の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きく、前記制御電極は、前記第１の主電極と前記第２の主電極との間に位置することを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【００１１】
本発明によれば、低オン抵抗でノーマリーオフ型の窒化物半導体素子が提供される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
図１に表した窒化物半導体素子５０ａは、ＧａＮ−ＨＦＥＴである。
【００１４】
この窒化物半導体素子５０ａは、ｐ−ＧａＮ層１（第１の半導体層）上に形成されたアンドープＧａＮ層、つまりｉ−ＧａＮ層２（第２の半導体層）をチャネル層としている。その上にアンドープＡｌＧａＮ層、つまりｉ−ＡｌＧａＮ層３（第３の半導体層）をバリア層として形成している。ｉ−ＡｌＧａＮ層３上にソース電極４（第１の主電極）とドレイン電極５（第２の主電極）が形成されている。
【００１５】
ソース電極４（第１の主電極）とドレイン電極５（第２の主電極）との間には、ｉ−ＡｌＧａＮ層３（第３の半導体層）が形成されていない領域が存在し、そこのｉ−ＧａＮ層２上にゲート絶縁膜６（絶縁膜）が形成されている。このゲート絶縁膜６（絶縁膜）上にゲート電極７（制御電極）が形成されている。
【００１６】
ｉ−ＡｌＧａＮ／ｉ−ＧａＮへテロ界面には、分極により二次元電子ガス（two dimensional electron gas；２ＤＥＧ)が発生する。これにより、ゲート・ソース間およびゲート・ドレイン間のオフセット領域の抵抗を低減することができる。２ＤＥＧは、ｉ−ＡｌＧａＮ層３上のソース電極４（第１の主電極）およびドレイン電極５（第２の主電極）と電気的に接続し、オーミックコンタクトを形成している。そして、ゲート電極７（制御電極）下には、ｉ−ＡｌＧａＮ層３（第３の半導体層）が形成されていないので、分極により２ＤＥＧが発生することはない。また、ｉ−ＧａＮ層２（第２の半導体層）はアンドープであるから、ゲート電極７（制御電極）に電圧を印加しなければ、ゲート絶縁膜６（絶縁膜）との界面には電子は存在せず、ノーマリーオフ動作を実現することができる。
【００１７】
ゲートしきい値電圧を制御するには、チャネル層のドープ濃度を変化させれば良い。しかし、反転チャネルを形成するゲート絶縁膜近傍のチャネル層をドープすると、チャネル移動度が低下し、チャネル抵抗が増加してしまう。これにより、オン抵抗が増加してしまう。
【００１８】
そこで、窒化物半導体素子５０ａでは、チャネル層であるｉ−ＧａＮ層２（第２の半導体層）下に、ｐ−ＧａＮ層１（第１の半導体層）を形成している。ｐ−ＧａＮ層１（第１の半導体層）はバックバリアとなり、ドープ濃度を変化させることでチャネル層のポテンシャル分布を変化させ、ゲートしきい値電圧を制御することが可能である。また、ドープされている層がＭＩＳチャネル界面から遠いことで、チャネル移動度を高く保つことが可能となる。これにより、ノーマリーオフ動作のゲートしきい値電圧制御と低オン抵抗の両立を実現することができる。
【００１９】
このような構造は、ｉ−ＡｌＧａＮ層３（第３の半導体層）を選択的に成長させても、エッチングにより除去しても実施可能である。
【００２０】
図２は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図２に表した窒化物半導体素子５０ｂは、ＧａＮ−ＨＦＥＴである。
【００２１】
この窒化物半導体素子５０ｂにおいては、ソース電極４（第１の主電極）とドレイン電極５（第２の主電極）との間の、ｉ−ＡｌＧａＮ層３（第３の半導体層）が形成されていない領域であるｉ−ＧａＮ層２とｉ−ＡｌＧａＮ層３（第３の半導体層）との上にゲート絶縁膜６（絶縁膜）が形成されている。このゲート絶縁膜６（絶縁膜）上にゲート電極７（制御電極）が、ゲート絶縁膜６（絶縁膜）を介してｉ−ＡｌＧａＮ層３（第３の半導体層）と接するように形成されている。これ以外は、図１に表した窒化物半導体素子５０ａと同様なので説明を省略する。
【００２２】
このようなゲート電極７（制御電極）がｉ−ＡｌＧａＮ層３（第３の半導体層）とオーバーラップする構造とすることで、ＭＩＳゲート構造の反転チャネルとｉ−ＡｌＧａＮ／ｉ−ＧａＮへテロ界面の２ＤＥＧチャネルの電気的接続抵抗が小さくなり、低オン抵抗が実現できる。
【００２３】
図３は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図３に表した窒化物半導体素子５０ｃは、ＧａＮ−ＨＦＥＴである。
【００２４】
この窒化物半導体素子５０ｃにおいては、ｐ−ＧａＮ層１（第１の半導体層）は、コンタクトプラグ２４を介してソース電極４（第１の主電極）と電気的に接続されている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００２５】
このように、ｐ−ＧａＮ層１（第１の半導体層）が、ソース電極４（第１の主電極）と電気的に接続されていることにより、高アバランシェ耐量、高信頼性を実現することができる。高電圧を印加した際に、アバランシェ降伏が起こると大量の電子とホールが発生する。電子はドレイン電極５（第２の主電極）から排出され、ホールはソース電極４（第１の主電極）から排出される。ｐ−ＧａＮ層１（第１の半導体層）をソース電極４（第１の主電極）に接続することで、ｐ−ＧａＮ層１（第１の半導体層）からホールを排出することが可能となり、排出抵抗が小さくなる。これにより、アバランシェ降伏が起きても素子が破壊し難くなり、高アバランシェ耐量を実現することができる。
【００２６】
そして、ｐ−ＧａＮ層１（第１の半導体層）がソース電極４（第１の主電極）に接続されていると、高電圧印加時にインパクトイオン化により発生したホールがゲート絶縁膜６（絶縁膜）やパッシベーション膜（図示せず）へ飛び込まずにｐ−ＧａＮ層１（第１の半導体層）へと流れ込む。これにより、ゲート絶縁膜６（絶縁膜）の絶縁性が保持され、高い信頼性を得ることができる。
【００２７】
図３においては、表面からエッチングによりｐ−ＧａＮ層１（第１の半導体層）とソース電極４（第１の主電極）とを接続する構造を示したが、素子内部のいずれかで電気的に接続されていれば同様な効果が得られる。
【００２８】
図４は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図４に表した窒化物半導体素子５０ｄは、ＧａＮ−ＨＦＥＴである。
【００２９】
この窒化物半導体素子５０ｄにおいては、ゲート電極７（制御電極）が形成されている部分は、ｉ−ＧａＮ層２（第２の半導体層）中に到達するようにトレンチ溝が形成されたトレンチゲート構造となっている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。トレンチゲート構造とすることで、ゲート電極７（制御電極）とｐ−ＧａＮ層１（第１の半導体層）との距離をトレンチ溝深さ（エッチング深さ）により制御することが可能となる。
【００３０】
例えば、図５に表したように、エッチング深さｂを深くすることで、短チャネル効果が起き難くなるので、ゲート長ａを短くすることができる。これにより、チャネル抵抗を低減できる。実効的なチャネル長は、エッチング深さｂとゲート長ａとを足し合わせた長さａ＋２ｂであるが、ゲート長ａを短くするよりも、エッチング深さｂを短くすることで、短チャネル効果が顕著になるため、エッチング深さｂはチャネル長ａよりも大きいことが望ましい。
【００３１】
トレンチ側壁に比べてトレンチ底部はエッチングによるダメージが入り易く、移動度が低下し易い。一方、側壁はダメージも小さく、ウェット処理により平坦な面が得られ易く、底部よりも高い移動度が得られ易い。このようなことから、エッチング深さｂを長くしても、ゲート長ａを短くする方が、オン抵抗は低くなる。
【００３２】
なお、図５に表したように、ｐ−ＧａＮ層１（第１の半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、ソース電極４（第１の主電極）からドレイン電極５（第２の主電極）に向く方向をＸ方向とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。このとき、窒化物半導体素子５０ｄにおいては、トレンチ深さｂは、Ｙ軸方向に一定である。
【００３３】
図６は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図６に表した窒化物半導体素子５０ｅは、ＧａＮ−ＨＦＥＴである。
【００３４】
図６に表したように、ｐ−ＧａＮ層１（第１の半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、紙面裏から手前に向かう方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
図６に表した窒化物半導体素子５０ｅのＡ−Ａ´線断面は、図５に表した窒化物半導体素子５０ｄの断面と同じである。
【００３５】
窒化物半導体素子５０ｅにおいては、図５に表した窒化物半導体素子５０ｄと同様なトレンチゲート構造となっている。ただし、Ｙ方向のトレンチ深さを変化させて凹凸を付けている。これ以外は、図５に表した窒化物半導体素子５０ｄと同様なので説明を省略する。
【００３６】
平坦性が悪いとトレンチ側壁の移動度が低下することがある。このため、窒化物半導体素子５０ｅにおいては、Ｙ方向のトレンチ深さを変化させて凹凸を付けることでチャネル幅を増やすことが可能である。これにより、チャネル抵抗が低減でき、低オン抵抗が実現できる。ｉ−ＡｌＧａＮ／ｉ−ＧａＮへテロ界面がゲート電極７（制御電極）下にも形成されていると、２ＤＥＧが発生してしまうため、ノーマリーオフ動作を維持するために、メサ幅ｃを狭くして空乏化するように、メサ幅ｃはトレンチ深さｂよりも小さいことが望ましい。
【００３７】
図７は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図７に表した窒化物半導体素子５０ｆは、ＧａＮ−ＨＦＥＴである。
【００３８】
窒化物半導体素子５０ｆにおいては、ゲート電極７（制御電極）下にｉ−ＡｌＧａＮ層３（第３の半導体層）が形成されていない。これ以外は、図６に表した窒化物半導体素子５０ｅと同様なので説明を省略する。
【００３９】
窒化物半導体素子５０ｆにおいては、ｉ−ＡｌＧａＮ／ｉ−ＧａＮへテロ界面がゲート電極７（制御電極）下に形成されていないため、２ＤＥＧが発生せず、ノーマリーオフ動作を維持するための、メサ幅ｃとトレンチ深さｂとの制約はない。トレンチ深さｂやメサ幅ｃを自由に設定することができる。
【００４０】
図８は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図８に表した窒化物半導体素子５０ｇは、ＧａＮ−ＨＦＥＴである。
窒化物半導体素子５０ｇにおいては、バックバリア層がｐ−ＩｎＧａＮ層８（第１の半導体層）で形成されている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００４１】
窒化物半導体素子５０ｇにおいては、バックバリア層をｐ−ＩｎＧａＮ層８（第１の半導体層）とすることで、ドーパントの活性化率を高くすることが可能であり、ｐ層の抵抗を低減し易い。また、ｐ−ＩｎＧａＮ層８（第１の半導体層）は、ｉ−ＧａＮ層２（第２の半導体層）よりもバンドギャップが狭いため、ホールが速やかにｐ−ＩｎＧａＮ層８（第１の半導体層）へと流れ込み、排出抵抗を小さくすることができ、高アバランシェ耐量や高信頼性を得ることが可能である。
ｐ−ＩｎＧａＮ層８（第１の半導体層）をソース電極４（第１の主電極）に接続することで、速やかにホールを排出することができる。これにより、高アバランシェ耐量を実現することができる。
【００４２】
図９は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式図である。
同図（ａ）は、模式的断面図であり、同図（ｂ）および（ｃ）は、不純物濃度の深さ方向の変化を表す概念図である。
同図（ｂ）および（ｃ）においては、縦軸が深さ、横軸が不純物濃度を表している。
同図（ａ）に表した窒化物半導体素子５０ｈは、ＧａＮ−ＨＦＥＴである。
【００４３】
窒化物半導体素子５０ｈにおいては、同図（ｂ）および（ｃ）に表したように、ｐ−ＧａＮ層１（第１の半導体層）の不純物濃度が深さ方向で変化している。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００４４】
ｉ−ＧａＮ層２（第２の半導体層）に近い部分で濃度が高いとチャネル移動度を低下させ易いため、チャネルに近い部分では濃度が低く、離れた部分で濃度を高くすることで、移動度を高く保ちながら、ｐ−ＧａＮ層１（第１の半導体層）の平均濃度を高くすることができる。これにより、ゲートしきい値電圧制御が可能な範囲が広がると共に、ホール排出抵抗を低減することが可能である。
【００４５】
不純物プロファイルは、同図（ｂ）に表したように、連続に変化しても、また同図（ｃ）に表したように階段状に変化しても実施可能である。不純物ドーパントは、Ｍｇ、Ｍｎ、Ｃ、Ｚｎなどのドーパントを用いることで実施可能である。
【００４６】
図１０は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図１０に表した窒化物半導体素子５０ｉは、ＧａＮ−ＨＦＥＴである。
【００４７】
窒化物半導体素子５０ｉにおいては、ｉ−ＡｌＧａＮ／ｉ−ＧａＮへテロ構造が、ＡｌＮ／ＧａＮバッファ層９を介してｐ−Ｓｉ基板１０上に形成されている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
ｐ−Ｓｉ基板１０を支持基板とすることで、大口径で素子を作成することが可能となる。
【００４８】
図１１は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図１１に表した窒化物半導体素子５０ｊは、ＧａＮ−ＨＦＥＴである。
【００４９】
窒化物半導体素子５０ｊにおいては、ｉ−ＡｌＧａＮ／ｉ−ＧａＮへテロ構造が、ＡｌＮ／ＧａＮバッファ層９を介してｐ−Ｓｉ基板１０上に形成されている。また、ｐ−Ｓｉ基板１０には、ＡｌＮ／ＧａＮバッファ層９と反対側の面上に、裏面電極１１が形成されている。裏面電極１１は、ソース電極４（第１の主電極）と電気的に接続されている。これ以外は、図１０に表した窒化物半導体素子５０ｉと同様なので説明を省略する。
【００５０】
ｐ−Ｓｉ基板１０を支持基板とすることで、大口径で素子を作成することが可能となる。また、裏面電極１１が、ソース電極４（第１の主電極）と電気的に接続されていることで、ｐ−Ｓｉ基板１０を介してホールを排出することが可能となる。さらに、ｐ−Ｓｉ基板１０を裏面電極１１を介してソース電極４（第１の主電極）と接続することにより、フィールドプレート（ＦＰ）電極の役割をもつようになり、ゲート・ドレイン間の電界分布が平坦に近付く。これにより、高耐圧・高信頼性が得られる。
【００５１】
また、積極的にドレイン電極５とｐ−Ｓｉ基板１０との間でアバランシェ降伏を起こさせて、ホールを速やかにｐ−Ｓｉ基板１０へと流れ込ませることで、高アバランシェ耐量を実現することができる。
【００５２】
また、図１２に表したように、ｐ−ＧａＮ層１（第１の半導体層）とｉ−ＧａＮ層２（第２の半導体層）との厚さの和ｔを、ゲート・ドレイン間距離Ｌよりも小さくすることで、ドレイン電極５（第２の主電極）とｐ−Ｓｉ基板１０との間でアバランシェ降伏が起こるようになって、高アバランシェ耐量を実現することができる。
【００５３】
図１３は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的平面図である。
図１３に表した窒化物半導体素子５０ｋは、ＧａＮ−ＨＦＥＴである。
【００５４】
同図に表したように、紙面をＸ−Ｙ平面とし、ソース電極４（第１の主電極）、ドレイン電極５（第２の主電極）及びゲート電極７（制御電極）と平行な方向をＹ軸、Ｘ−Ｙ平面に対して垂直な紙面裏から手前に向かう方向をＺ軸とし、Ｙ軸及びＺ軸に垂直な方向をＸ軸とする。
【００５５】
窒化物半導体素子５０ｋにおいては、ゲート電極７（制御電極）の平面形状をくし形としている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
ゲート電極７（制御電極）の平面形状をくし形とすることにより、短チャンネル効果を抑止し、ゲート長を短くすることができ、低オン抵抗を実現する。くし形のＸ方向の歯の部分を長くすることで、シールド効果が高くなって、ゲート長を短くし易くなる。このため、図１４に表したように、Ｘ方向の歯の長さｅは、Ｙ方向の歯の間隔ｄよりも大きいことが望ましい。
【００５６】
図１５は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図１５に表した窒化物半導体素子５０ｌは、ＧａＮ−ＨＦＥＴである。
【００５７】
窒化物半導体素子５０ｌにおいては、ゲート絶縁膜２６（絶縁膜）をＳｉＮｘ膜２６ｂとＡｌＯｘ膜２６ａとの２層構造で構成している。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００５８】
ゲート絶縁膜２６（絶縁膜）をＳｉＮｘ膜２６ｂとＡｌＯｘ膜２６ａとの２層構造とすることで、界面準位密度を低く保ちながら、ゲートリーク電流を低減できる。ｉ−ＡｌＧａＮ層３やＧａＮ層２上に酸化膜でなく、窒化膜と界面を形成することで、界面準位密度を低くすることができる。そして、バンドギャップが大きなＡｌＯｘ膜２６ａを形成することで、ゲート電極７（制御電極）へ電子が流れ込み難くなり、ゲートリーク電流を低減することができる。図１５においては、ＳｉＮｘを用いた場合を表しているが、ＡｌＮなど他の窒化膜を用いても実施可能である。
【００５９】
図１６は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図１６に表した窒化物半導体素子５０ｍは、ＧａＮ−ＨＦＥＴである。
【００６０】
窒化物半導体素子５０ｍにおいては、ゲート絶縁膜２６（絶縁膜）をＳｉＮｘ膜２６ｂとＡｌＯｘ膜２６ａとの間にさらにＨｆＯｘ膜２６ｃを挟んだ３層構造で構成している。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００６１】
高誘電体であるＨｆＯｘ膜２６ｃを用いることで、ゲート容量が増加し、ＭＩＳゲート界面に発生する反転チャネルの電子密度を高くすることが可能である。これにより、チャネル抵抗を低減でき、低オン抵抗を実現することができる。
高誘電体膜はバンドギャップが小さいが、ＡｌＯｘ膜２６ａが形成されているため、ゲートリーク電流を低く保つことが可能である。同図では、ＨｆＯｘを用いた場合を表しているが、ＺｒＯやＴａＯｘなどの他の高誘電体膜を用いても実施可能である。
【００６２】
ここで、再び図２に戻り、同図に表した窒化物半導体素子５０ｂについて説明する。
窒化物半導体素子５０ｂにおいて、ゲート長とｉ−ＧａＮ層２（第２の半導体層）の厚さとを選択することができる。
例えば、図１７に表したように、ｉ−ＧａＮ層２（第２の半導体層）の厚さｆをゲート長ａよりも小さくすることができる。これにより、短チャネル効果を抑制し、ゲート長ａを短くすることで、低オン抵抗を実現できる。
【００６３】
また、図５に表したトレンチゲート構造とした窒化物半導体素子５０ｄについて説明すると、図１８に表したように、エッチングで残ったｉ−ＧａＮ層２（第２の半導体層）の厚さｈがゲート長ａよりも小さいことが望ましい。これにより、短チャネル効果を抑制し、ゲート長ａを短くすることで、低オン抵抗を実現できる。
【００６４】
図１９は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図１９に表した窒化物半導体素子５０ｎは、ＧａＮ−ＨＦＥＴである。
【００６５】
窒化物半導体素子５０ｎにおいては、ゲート絶縁膜６（絶縁膜）上にフィールド絶縁膜１２が形成され、その上にゲート電極７（制御電極）と電気的に接続されたゲートフィールドプレート（ＦＰ）電極１３が形成されている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００６６】
このような構造とすることにより、窒化物半導体素子５０ｎにおいては、高耐圧、低オン抵抗、高信頼性を得ることが可能である。また、ゲートＦＰ電極１３を形成することで、ゲート電極７（制御電極）端部への電界集中をシールド効果により抑制することができる。これにより、平坦な電界分布に近付き高耐圧が得られる。
【００６７】
高電圧を印加した際に、ゲート端電界で加速された電子がパッシベーション界面や結晶欠陥などへトラップされることでオン抵抗が増加する電流コラプス現象が発生する。このため、ゲートＦＰ電極１３を形成することで、ゲート端電界を低減し、電流コラプス現象が発生しなくなることで、低オン抵抗を実現することができる。
さらに、電界を抑制することで、インパクトイオン化も起き難くなるため、インパクトイオン化により発生したホールがゲート絶縁膜６（絶縁膜）やフィールド絶縁膜１２に飛び込むことで絶縁性が劣化するといった問題も発生し難くなり、高い信頼性が得られる。
【００６８】
図２０は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図２０に表した窒化物半導体素子５０ｏは、ＧａＮ−ＨＦＥＴである。
【００６９】
窒化物半導体素子５０ｏにおいては、フィールド絶縁膜１２上にフィールド絶縁膜１４が形成され、さらにゲートＦＰ電極１３を覆うように、ソース電極４（第１の主電極）と電気的に接続されたソースＦＰ電極１５が形成されている。これ以外は、図１９に表した窒化物半導体素子５０ｎと同様なので説明を省略する。
【００７０】
このような構造とすることにより、窒化物半導体素子５０ｏにおいては、さらに、平坦な電界分布となり、より高耐圧、低オン抵抗、高信頼性を有する素子を実現することができる。
【００７１】
図２１は、本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図２１に表した窒化物半導体素子５０ｐは、ＧａＮ−ＨＦＥＴである。
【００７２】
窒化物半導体素子５０ｐにおいては、ゲート電極７（制御電極）下のｉ−ＧａＮ層２（第２の半導体層）中に選択的に埋め込みｐ−ＧａＮ層１６が形成されている。これ以外は、図２に表した窒化物半導体素子５０ｂと同様なので説明を省略する。
【００７３】
このような構造とすることにより、窒化物半導体素子５０ｐにおいては、トレンチゲート構造を形成した場合と同様に短チャネル効果を抑制し、低オン抵抗が得られる。そして、エッチングを用いず、平坦なチャネルとなるので、高いチャネル移動度が得られ易い。
埋め込まれたｐ−ＧａＮ層１６は、エッチング後の選択成長やイオン注入などで形成可能である。
【００７４】
（第２の実施形態）
図２２は、本発明の第２の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
図２２に表した窒化物半導体素子６０ａは、ＧａＮ−ＨＳＢＤ（ヘテロ接合ショットキーバリアダイオード）である。
【００７５】
窒化物半導体素子６０ａにおいては、ｐ−ＧａＮ層１上にｉ−ＧａＮ層２が形成され、その上にｉ−ＡｌＧａＮ層３が選択的に形成されている。さらに、ｉ−ＡｌＧａＮ層３とｉ−ＧａＮ層２との一部を覆うように絶縁膜２２が形成されている。また、ｉ−ＡｌＧａＮ層３が形成されていない領域のｉ−ＧａＮ層２と、絶縁膜２２と、絶縁膜２２を介してｉ−ＡｌＧａＮ層３の一部と、を覆うようにアノード電極１７が形成されている。ｉ−ＡｌＧａＮ層３上にカソード電極１８が形成されている。
【００７６】
アノード電極１７は、ｉ−ＧａＮ層２と接している部分でショットキー接合１９を形成している。カソード電極１８は、ｉ−ＡｌＧａＮ層３とオーミックコンタクトを形成している。アノード電極１７とカソード電極１８間には、ｉ−ＡｌＧａＮ層３が形成されていることで、２ＤＥＧが発生し、低抵抗が得られる。
ｉ−ＧａＮ層２の下にｐ−ＧａＮ層１を形成することで、ショットキー接合部分のポテンシャル分布を制御し、逆方向リーク電流を低減することができる。
【００７７】
図２３は、本発明の第２の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
図２３に表した窒化物半導体素子６０ｂは、ＧａＮ−ＨＳＢＤである。
【００７８】
窒化物半導体素子６０ｂにおいては、アノード電極１７は、コンタクトプラグ２７を介して、ｐ−ＧａＮ層１と電気的に接続されている。これ以外は、図２２に表した窒化物半導体素子６０ａと同様なので説明を省略する。
【００７９】
アノード電極１７（コンタクトプラグ２７）は、ｉ−ＧａＮ層２と接している部分でショットキー接合１９を形成している。このような構造とすることにより、窒化物半導体素子６０ｂにおいては、高アバランシェ耐圧を実現することができる。
図２３においては、表面からエッチングにより、ｐ−ＧａＮ層１とアノード電極１７を接続する構造を表しているが、素子内部のいずれかで電気的に接続されていれば同様な効果が得られる。
【００８０】
以上、ＡｌＧａＮ／ＧａＮの組み合わせで説明を行ったが、ＧａＮ／ＩｎＧａＮやＡｌＮ／ＡｌＧａＮなどの組み合わせでも実施可能である。
また、特にＡｌＧａＮ／ＧａＮへテロ構造を形成する基板材料に関して記述しないが、本発明は、サファイア基板やＳｉＣ基板、Ｓｉ基板などの基板材料に依存せず、導電性や絶縁性といったことにも限らず実施可能である。
また、本発明の実施の形態は、単純なＡｌＧａＮ／ＧａＮへテロ構造を用いて説明を行ったが、ＧａＮ／ＡｌＧａＮ／ＧａＮヘテロ構造やＡｌＧａＮ／ＡｌＮ／ＧａＮへテロ構造など横型のＨＦＥＴを構成する素子では実施可能である。
また、アンドープＡｌＧａＮを用いて説明したが、ｎ型ドープしたＡｌＧａＮを用いても実施可能である。
【００８１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではなく、これ以外にも当業者が容易に考え得る変形はすべて適用可能である。例えば、窒化物半導体素子を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８２】
その他、本発明の実施の形態として上述した窒化物半導体素子を基にして、当業者が適宜設計変更して実施し得る全ての窒化物半導体素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図３】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図４】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図５】図４に表した窒化物半導体素子の構成を説明する模式的断面図である。
【図６】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図７】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図８】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図９】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式図である。
【図１０】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図１１】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図１２】図１１に表した窒化物半導体素子の構成を説明する模式的断面図である。
【図１３】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的平面図である。
【図１４】図１３に表した窒化物半導体素子の構成を説明する模式的平面図である。
【図１５】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図１６】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図１７】図２に表した窒化物半導体素子の構成を説明する模式的断面図である。
【図１８】図５に表した窒化物半導体素子の構成を説明する模式的断面図である。
【図１９】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図２０】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図２１】本発明の第１の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【図２２】本発明の第２の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
【図２３】本発明の第２の実施形態に係る窒化物半導体素子の他の構成を例示する模式的断面図である。
【符号の説明】
【００８５】
１  ｐ−ＧａＮ層（第１の半導体層）
２  ｉ−ＧａＮ層（第２の半導体層）
３  ｉ−ＡｌＧａＮ層（第３の半導体層）
４  ソース電極（第１の主電極）
５  ドレイン電極（第２の主電極）
６  ゲート絶縁膜（絶縁膜）
７  ゲート電極（制御電極）
８  ｐ−ＩｎＧａＮ層
９  ＡｌＮ／ＧａＮバッファ層
１０  ｐ−Ｓｉ基板
１１  裏面電極
１２  第１のフィールド絶縁膜
１３  ゲートフィールドプレート（ＦＰ）電極
１４  第２のフィールド絶縁膜
１５  ソースフィールドプレート（ＦＰ）電極
１６  埋め込みｐ−ＧａＮ層
１７  アノード電極
１８  カソード電極
１９  ショットキー接合
２２  絶縁膜
２４、２７  コンタクトプラグ
２６  ゲート絶縁膜（絶縁膜）
２６ａ  ＡｌＯｘ膜
２６ｂ  ＳｉＮｘ膜
２６ｃ  ＨｆＯｘ膜
５０ａ〜５０ｐ  ＧａＮ−ＨＦＥＴ（窒化物半導体素子）
６０ａ、６０ｂ  ＧａＮ−ＨＳＢＤ（窒化物半導体素子）
【図１】
2010109086.tif 000003
【図２】
2010109086.tif 000004
【図３】
2010109086.tif 000005
【図４】
2010109086.tif 000006
【図５】
2010109086.tif 000007
【図６】
2010109086.tif 000008
【図７】
2010109086.tif 000009
【図８】
2010109086.tif 000010
【図９】
2010109086.tif 000011
【図１０】
2010109086.tif 000012
【図１１】
2010109086.tif 000013
【図１２】
2010109086.tif 000014
【図１３】
2010109086.tif 000015
【図１４】
2010109086.tif 000016
【図１５】
2010109086.tif 000017
【図１６】
2010109086.tif 000018
【図１７】
2010109086.tif 000019
【図１８】
2010109086.tif 000020
【図１９】
2010109086.tif 000021
【図２０】
2010109086.tif 000022
【図２１】
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【図２２】
2010109086.tif 000024
【図２３】
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