(57)【要約】【課題】レート信号の動作周波数を変更することなく、パターンメモリを用いてＤＤＲ方式で動作することが可能な半導体試験装置を実現する。【解決手段】レート信号に同期して１レートに２種類の第１のパターンデータを発生させるパターン発生器を有し、第１のパターンデータに基づいて生成された試験信号をＤＵＴに印加して試験を行う半導体試験装置において、１アドレスに複数種類の第２のパターンデータを記憶するパターンメモリと、複数種類の第２のパターンデータから２種類を選択して第１の選択パターンデータとして出力する第１の選択手段と、第１のパターンデータと第１の選択パターンデータのいずれかを選択して第２の選択パターンデータとして出力する第２の選択手段と、第２の選択パターンデータに基づいてＤＵＴへ印加する試験信号を生成するフォーマッタとを設ける。【選択図】  図１
2010164309.tif 000002
【特許請求の範囲】
【請求項１】
レート信号に同期して１レートに２種類の第１のパターンデータを発生させるパターン発生器を有し、前記第１のパターンデータに基づいて生成された試験信号をＤＵＴに印加して試験を行う半導体試験装置において、
１アドレスに複数種類の第２のパターンデータを記憶するパターンメモリと、
このパターンメモリから出力される複数種類の第２のパターンデータから２種類を選択して第１の選択パターンデータとして出力する第１の選択手段と、
前記パターン発生器からの第１のパターンデータと前記第１の選択手段からの第１の選択パターンデータのいずれかを選択して第２の選択パターンデータとして出力する第２の選択手段と、
この第２の選択手段で選択された第２の選択パターンデータに基づいて前記ＤＵＴへ印加する試験信号を生成するフォーマッタと
を設けたことを特徴とする半導体試験装置。
【請求項２】
前記レート信号に同期してカウント動作してアドレス信号を発生するアドレスカウンタと、
このアドレスカウンタから出力されるアドレス信号のうち特定のビットを選択して前記パターンメモリへ出力する第３の選択手段と
を設けたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記フォーマッタは、
前記レート信号の立ち上がりエッジと立ち下がりエッジとで前記ＤＵＴへ印加する試験信号を生成することを特徴とする
請求項１または２記載の半導体試験装置。
【請求項４】
前記第２の選択手段は、
前記レート信号に同期したパターン制御信号により前記パターン発生器からの第１のパターンデータと前記第１の選択手段からの前記第１の選択パターンデータのいずれかを選択することを特徴とする
請求項１〜３のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レート信号に同期して１レートに２種類の第１のパターンデータを発生させるパターン発生器を有し、第１のパターンデータに基づいて生成された試験信号を被試験デバイス（以下、ＤＵＴ（Device Under Test）と略す）に印加して試験を行う半導体試験装置にに関し、詳しくは、単純な回路を追加するだけでパターンメモリのＤＤＲ（Double Data Rate）動作が可能な半導体試験装置に関するものである。
【背景技術】
【０００２】
近年、パソコン等で使用されるＤＲＡＭ（Dynamic Random Access Memory）等のメモリデバイスは、クロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータを転送するＤＤＲ方式のものが主流となっている。このため、このようなＤＤＲ方式のメモリデバイスの試験を行う半導体試験装置は、ＤＵＴへのデータの書き込みおよび読み出しをＤＤＲ方式で行う必要がある。
【０００３】
また、通常、半導体試験装置において、ＤＵＴへ印加されるパターンデータはＡＬＰＧ（Algorithmic Pattern Generator）とよばれるパターン発生器で生成される。同時に試験を行うＤＵＴの数量は２５６個や５１２個であり、パターン発生器からのパターンデータはそれぞれのＤＵＴに印加される。
【０００４】
一方、ＤＵＴ毎に個別のパターンを印加して行う試験項目があり、この試験を行う場合には、ＤＵＴ毎に設けられたパターンメモリに予めパターンデータを記憶させておき、このパターンメモリからのパターンデータをＤＵＴに印加する。
【０００５】
図７は従来の半導体試験装置のパターン生成部分の一例を示した構成図である。
図７において、ＤＵＴ１００は試験対象となる被試験デバイスである。パターン発生器１は、ＤＤＲ方式に対応しており、レート信号RATEに同期して１レートに２種類のパターンデータPAT:A0、PAT:C0をそれぞれ発生させる。タイミング発生器２は、レート信号RATEに同期してＤＵＴに印加する試験信号のエッジタイミングを生成する。フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0、PAT:C0を用いて、タイミング発生器２からのエッジタイミングでＤＵＴに印加する試験信号PAT:P0を生成する。
【０００６】
アドレスカウンタ４は、レート信号RATEに同期してカウント動作でアドレス信号addrを生成する。パターンメモリ５は、ＤＵＴ毎に異なるパターンデータが予め記憶されており、アドレスカウンタ４からのアドレス信号addrに応じて該当するアドレスに記憶されているパターンデータPAT:M0を出力する。
【０００７】
フォーマッタ６は、パターンメモリ５からのパターンデータPAT:M0を用いて、フォーマッタ３からの試験信号PAT:P0のエッジタイミングでＤＵＴに印加する試験信号PAT:P1を生成する。選択部７は、選択信号に応じてフォーマッタ３からの試験信号PAT:P0とフォーマッタ６からの試験信号PAT:P1のどちらか一方を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。レジスタ８は、設定される値により、フォーマッタ３からの試験信号PAT:P0とフォーマッタ６からの試験信号PAT:P1のどちらか一方を選択する選択信号を生成する。
【０００８】
このような装置の動作を図８および図９を用いて説明する。
図８は図７に示す半導体試験装置のパターン生成部分のタイミングチャートである。具体的には、図８（ａ）はパターンメモリ５を使用しない場合のＳＤＲ（Single Data Rate）動作時のタイミングチャート、図８（ｂ）はパターンメモリ５を使用しない場合のＤＤＲ動作時のタイミングチャート、図８（ｃ）はパターンメモリ５を使用した場合のタイミングチャートである。また、図９はパターンメモリ５に記憶されるパターンデータの格納イメージ図である。
【０００９】
ここで、ＳＤＲ動作とはＤＵＴ１００へ印加される試験信号がレート信号RATEの立ち上がりエッジのみで変化する動作のことであり、ＤＤＲ動作とはＤＵＴ１００へ印加される試験信号がレート信号RATEの立ち上がりエッジおよび立ち下がりエッジの両方で変化する動作のことである。
【００１０】
まず、パターンメモリ５を使用しない場合のＳＤＲ動作を図８（ａ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、レジスタ８を設定し、選択部７がレジスタ８からの選択信号により、フォーマッタ３からの試験信号PAT:P0を選択する。
【００１１】
パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の時にパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させて出力する。すなわち、パターン発生器１はレート信号RATEが時刻tm（mは０以上の整数）の時にパターンデータPAT:A0の値A0_mを出力する。ここで、時刻tmはレート信号RATEの立ち上がりエッジから次の立ち上がりエッジまでの時間をいう。
【００１２】
フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:P0を生成する。例えば、レート信号RATEが時刻t0の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_0を用いて試験信号PAT:P0を生成する。以下同様に、レート信号RATEが時刻t1、t2の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1、A0_2をそれぞれ用いて試験信号PAT:P0を生成する。すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_mを用いて試験信号PAT:P0を生成する。選択部７は、フォーマッタ３からの試験信号PAT:P0を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。
【００１３】
次に、パターンメモリ５を使用しない場合のＤＤＲ動作を図８（ｂ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、レジスタ８を設定し、選択部７がレジスタ８からの選択信号により、フォーマッタ３からの試験信号PAT:P0を選択する。
【００１４】
パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0およびパターンデータPAT:C0を出力する。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の時にパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させ、パターンデータPAT:C0の値をC0_0、C0_1、C0_2と順次変化させて出力する。すなわち、パターン発生器１はレート信号RATEが時刻tm（mは０以上の整数）の時にパターンデータPAT:A0の値A0_mを出力し、パターンデータPAT:C0の値C0_mを出力する。
【００１５】
フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0およびパターンデータPAT:C0を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:P0を生成する。例えば、レート信号RATEが時刻t0の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_0、C0_0を用いて試験信号PAT:P0を生成する。フォーマッタ３は、レート信号RATEが時刻t0の前半ではパターンデータPAT:A0の出力値A0_0を用いて試験信号PAT:P0を生成し、レート信号RATEが時刻t0の後半ではパターンデータPAT:C0の出力値C0_0を用いて試験信号PAT:P0を生成する。
【００１６】
以下同様に、レート信号RATEが時刻t1の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1およびパターンデータPAT:C0の出力値C0_1をそれぞれ用い、レート信号RATEが時刻t2の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_2およびパターンデータPAT:C0の出力値C0_2をそれぞれ用いて試験信号PAT:P0を生成する。すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_mおよびパターンデータPAT:C0の出力値C0_mをそれぞれ用いて試験信号PAT:P0を生成する。選択部７は、フォーマッタ３からの試験信号PAT:P0を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。
【００１７】
次に、パターンメモリ５を使用する場合の動作を図８（ｃ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、図９に示すように、パターンメモリ５に予めパターンデータを書き込んでおく。具体的には、パターンメモリ５のアドレス0x0にパターンデータM0_0を書き込み、アドレス0x1にパターンデータM0_1を書き込む。以下同様に、パターンメモリ５のアドレス0x3、0x4、0x5にパターンデータM0_3、M0_4、M0_5をそれぞれ書き込む。すなわち、アドレス0xm（mは０以上の整数）にパターンデータM0_mを書き込む。
【００１８】
また、演算制御部（図示せず）は、レジスタ８を設定し、選択部７がレジスタ８からの選択信号により、フォーマッタ６からの試験信号PAT:P1を選択する。パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の時にパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させて出力する。
【００１９】
フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:P0を生成する。例えば、レート信号RATEが時刻t0の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_0を用いて試験信号PAT:P0を生成する。以下同様に、レート信号RATEが時刻t1、t2の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1、A0_2をそれぞれ用いて試験信号PAT:P0を生成する。
【００２０】
すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_mを用いて試験信号PAT:P0を生成する。なお、図８（ａ）とパターンデータPAT:A0の出力値が同じにも拘わらず、試験信号PAT:P0の波形が異なるのは、フォーマッタ３に設定されている波形フォーマットが異なるためである。具体的には、図８（ａ）ではフォーマッタ３に設定されている波形フォーマットがＮＲＺ（Non-Return-to-Zero）であり、図８（ｃ）ではフォーマッタ３に設定されている波形フォーマットがＲＺ（Return-to-Zero）である。
【００２１】
アドレスカウンタ４は、レート信号RATEが時刻t0の時からレート信号RATEに同期してアドレス信号addrのカウントアップ動作を開始する。具体的には、アドレスカウンタ４はレート信号RATEが時刻t0〜tm（mは０以上の整数）の間でアドレス信号addrの値を0x0、0x1、0x2、・・・、0xmと＋１ずつカウントアップする。
【００２２】
パターンメモリ５は、アドレスカウンタ４からのアドレス信号addrに応じてアドレスに記憶されているパターンデータPAT:M0を出力する。具体的には、パターンメモリ５はレート信号RATEが時刻t0の時にアドレスに0x0が入力され、アドレス0x0に記憶されているパターンデータM0_0を出力し、レート信号RATEが時刻t1の時にアドレスに0x1が入力され、アドレス0x1に記憶されているパターンデータM0_1を出力する。以下同様に、パターンメモリ５はレート信号RATEが時刻t2以降でアドレスに0x2、0x3、0x4、0x5が順次入力され、アドレス0x2、0x3、0x4、0x5にそれぞれ記憶されているパターンデータM0_2、M0_3、M0_4、M0_5を順次出力する。
【００２３】
フォーマッタ６は、パターンメモリ５からのパターンデータPAT:M0を用いて、フォーマッタ３からのエッジタイミングで試験信号PAT:P1を生成する。例えば、レート信号RATEが時刻t0の時には、パターンメモリ５からのパターンデータPAT:M0の出力値M0_0を用いて試験信号PAT:P1を生成する。以下同様に、レート信号RATEが時刻t1、t2の時には、パターンメモリ５からのパターンデータPAT:M0の出力値M0_1、M0_2をそれぞれ用いて試験信号PAT:P1を生成する。すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターンメモリ５からのパターンデータPAT:M0の出力値M0_mを用いて試験信号PAT:P1を生成する。選択部７は、フォーマッタ６からの試験信号PAT:P1を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。
【００２４】
このように、パターン発生器１からのパターンデータPAT:A0、PAT:C0を用いて生成された試験信号PAT:P0とパターンメモリ５からのパターンデータPAT:M0を用いて生成された試験信号PAT:P1を選択部７で選択することにより、パターンメモリ５に予め記憶させておいたＤＵＴ毎に異なるパターンデータをＤＵＴ１００へ印加することができる。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００４−０６１３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
しかし、図７に示す従来例では、パターンメモリ５はレート信号RATEを基準にして動作するため、パターンメモリ５を用いて試験信号PAT:P1を生成する場合は、ＤＤＲ方式で動作ができないという問題があった。
【００２７】
また、パターンメモリ５を用いてＤＤＲ方式で動作させるためにはレート信号RATEの２倍の周波数の信号が必要になり、レート信号RATEが数百ＭＨｚの周波数で動作する場合にはかなりの高周波となるので、設計が困難になるという問題もあった。
【００２８】
そこで本発明の目的は、レート信号の動作周波数を変更することなく、パターンメモリを用いてＤＤＲ方式で動作することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２９】
請求項１記載の発明は、
レート信号に同期して１レートに２種類の第１のパターンデータを発生させるパターン発生器を有し、前記第１のパターンデータに基づいて生成された試験信号をＤＵＴに印加して試験を行う半導体試験装置において、
１アドレスに複数種類の第２のパターンデータを記憶するパターンメモリと、
このパターンメモリから出力される複数種類の第２のパターンデータから２種類を選択して第１の選択パターンデータとして出力する第１の選択手段と、
前記パターン発生器からの第１のパターンデータと前記第１の選択手段からの第１の選択パターンデータのいずれかを選択して第２の選択パターンデータとして出力する第２の選択手段と、
この第２の選択手段で選択された第２の選択パターンデータに基づいて前記ＤＵＴへ印加する試験信号を生成するフォーマッタと
を設けたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記レート信号に同期してカウント動作してアドレス信号を発生するアドレスカウンタと、
このアドレスカウンタから出力されるアドレス信号のうち特定のビットを選択して前記パターンメモリへ出力する第３の選択手段と
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
前記フォーマッタは、
前記レート信号の立ち上がりエッジと立ち下がりエッジとで前記ＤＵＴへ印加する試験信号を生成することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第２の選択手段は、
前記レート信号に同期したパターン制御信号により前記パターン発生器からの第１のパターンデータと前記第１の選択手段からの前記第１の選択パターンデータのいずれかを選択することを特徴とするものである。
【発明の効果】
【００３０】
本発明によれば、以下のような効果がある。
パターンメモリが１アドレスに複数の第２のパターンデータを記憶し、第１の選択手段で第２のパターンデータから１つ選択して第１の選択パターンデータとして出力し、パターン発生器からの第１のパターンデータと第１の選択手段からの第１の選択パターンデータを第２の選択手段で選択して第２の選択パターンデータとして出力し、フォーマッタが選択された第２の選択パターンデータを用いて試験信号を生成してＤＵＴ１００へ印加することにより、パターンメモリが１レートで複数のパターンデータを出力することができるので、レート信号の動作周波数を変更することなく、パターンメモリを用いてＤＤＲ方式で動作することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例を示した構成図である。
【図２】半導体試験装置のパターン生成部分のタイミングチャートである。
【図３】パターンメモリに記憶されるパターンデータの格納イメージ図である。
【図４】本発明の第２の実施例を示した構成図である。
【図５】半導体試験装置のパターン生成部分のタイミングチャートである。
【図６】パターンメモリに記憶されるパターンデータの格納イメージ図である。
【図７】従来の半導体試験装置のパターン生成部分の一例を示した構成図である。
【図８】半導体試験装置のパターン生成部分のタイミングチャートである。
【図９】パターンメモリに記憶されるパターンデータの格納イメージ図である。
【発明を実施するための形態】
【００３２】
以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。ここで、図７と同一のものは同一符号を付し、説明を省略する。図１において、アドレスカウンタ１０は、レート信号RATEに同期してカウント動作で（ｎ＋１）ビット（ｎは１以上の整数）のアドレス信号addrを生成する。レジスタ１１は、設定される値により、ＳＤＲ動作またはＤＤＲ動作のどちらか一方を選択する選択信号sel0を生成する。
【００３３】
選択部１２は、選択信号sel0に応じてアドレスカウンタ１０からのアドレス信号addrのビットを選択して出力する。具体的には、選択部１２は、ＳＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]をそのまま出力し、ＤＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]の最下位ビットを除いたアドレス信号addr[n:1]を出力する。なお、選択部１２は、特許請求の範囲の第３の選択手段に相当する。
【００３４】
パターンメモリ１３は、ＤＵＴ毎に異なるパターンデータが予め記憶されており、選択部１２からのアドレス信号addrに応じて該当するアドレスに記憶されているパターンデータPAT:M0を出力する。
【００３５】
ＡＮＤ回路１４は、アドレスカウンタ１０からのアドレス信号addrの０ビット目とレジスタ１１からの選択信号sel0を反転した値との論理積をとり、選択信号sel1として出力する。選択部１５は、ＡＮＤ回路１４からの選択信号sel1に応じてパターンメモリ１３からのパターンデータPAT:M0の０ビット目または１ビット目のどちらか一方を選択してパターンデータPAT:M0Aとして出力する。ＡＮＤ回路１６は、パターンメモリ１３からのパターンデータPAT:M0の１ビット目とレジスタ１１からの選択信号sel0との論理積をとり、パターンデータPAT:M0Cとして出力する。なお、選択部１５とＡＮＤ回路１６は、特許請求の範囲の第１の選択手段に相当し、パターンデータPAT:M0AとパターンデータPAT:M0Cは、特許請求の範囲の第１の選択パターンデータに相当する。
【００３６】
選択部１７は、パターン制御信号CNT_SIGAに応じてパターン発生器１からのパターンデータPAT:A0または選択部１５からのパターンデータPAT:M0Aのどちらか一方を選択してパターンデータPAT:A1として出力する。選択部１８は、パターン制御信号CNT_SIGCに応じてパターン発生器１からのパターンデータPAT:C0またはＡＮＤ回路１６からのパターンデータPAT:M0Cのどちらか一方を選択してパターンデータPAT:C1として出力する。なお、選択部１７と選択部１８は、特許請求の範囲の第２の選択手段に相当し、パターンデータPAT:A1とパターンデータPAT:C1は、特許請求の範囲の第２の選択パターンデータに相当する。
【００３７】
フォーマッタ１９は、選択部１７からのパターンデータPAT:A1と選択部１８からのパターンデータPAT:C1を用いてタイミング発生器２からのエッジタイミングでＤＵＴ１００に印加する試験信号PAT:POUTを生成する。
【００３８】
このような装置の動作を図２および図３を用いて説明する。
図２は図１に示す半導体試験装置のパターン生成部分のタイミングチャートである。具体的には、図２（ａ）はＳＤＲ動作時のタイミングチャート、図２（ｂ）はＤＤＲ動作時のタイミングチャートである。また、図３はパターンメモリ１３に記憶されるパターンデータの格納イメージ図である。
【００３９】
まず、ＳＤＲ動作を図２（ａ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、図３に示すように、パターンメモリ１３に予めパターンデータを書き込んでおく。具体的には、パターンメモリ１３の１アドレスに２種類のパターンデータを書き込む。パターンメモリ１３のアドレス0x0にパターンデータM0_0、M0_1を書き込み、アドレス0x1にパターンデータM0_2、M0_3を書き込む。すなわち、アドレス0xm（mは０以上の整数）にパターンデータM0_(2m)、M0_(2m+1)を書き込む。
【００４０】
また、レジスタ１１は、演算制御部（図示せず）から０（ローレベル）が設定され、ローレベルの選択信号sel0を出力する。ＡＮＤ回路１６は、一方の入力端子にローレベルの選択信号sel0が入力されるので、ローレベルのパターンデータPAT:M0Cを出力する。
【００４１】
パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2でパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させて出力する。すなわち、パターン発生器１は、レート信号RATEが時刻tl（lは０以上の整数）の時にパターンデータPAT:A0の値A0_lを出力する。
【００４２】
アドレスカウンタ１０は、レート信号RATEが時刻t0の時からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部１２は、アドレスカウンタ１０からのアドレス信号addrの１ビット目からｎビット目までを選択して出力する。このため、レート信号RATEが時刻t0、t1の時にはパターンメモリ１３へ入力されるアドレス信号addrは0x0となり、レート信号RATEが時刻t2、t3の時にはパターンメモリ１３へ入力されるアドレス信号addrは0x1となる。すなわち、パターンメモリ１３へ入力されるアドレス信号は２レート毎にカウントアップされる形になる。
【００４３】
パターンメモリ１３は、レート信号RATEが時刻t0、t1の時にはパターンデータの０ビット目にM0_0、１ビット目にM0_1を出力し、レート信号RATEが時刻t2、t3の時にはパターンデータの０ビット目にM0_2、１ビット目にM0_3を出力する。ＡＮＤ回路１４は、アドレスカウンタ１０からのアドレス信号addrの０ビット目に同期して選択信号sel1を出力する。すなわち、アドレス信号addrの０ビット目がローレベルの時は選択信号sel1もローレベルになり、アドレス信号addrの０ビット目がハイレベルの時は選択信号sel1もハイレベルになる。
【００４４】
選択部１５は、レート信号RATEが時刻t0の時にはパターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択し、レート信号RATEが時刻t1の時にはパターンデータPAT:M0の１ビット目を選択する。以下同様に、レート信号RATEが時刻t2の時にはパターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択し、レート信号RATEが時刻t3の時にはパターンデータPAT:M0の１ビット目を選択する。すなわち、選択部１５は、偶数レートの時（レート信号RATEが時刻がt0、t2、・・・の時）にはパターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択し、奇数レートの時（レート信号RATEが時刻がt1、t3、・・・の時）にはパターンメモリ１３からのパターンデータPAT:M0の１ビット目を選択する。
【００４５】
選択部１７は、レート信号RATEが時刻t0の時にはパターン制御信号CNT_SIGAがハイレベルなので、選択部１５からのパターンデータPAT:M0Aを選択し、レート信号RATEが時刻t1の時にはパターン制御信号CNT_SIGAがローレベルなので、パターン発生器１からのパターンデータPAT:A0を選択する。以下同様に、レート信号RATEが時刻t2、t3の時にはパターン制御信号CNT_SIGAがハイレベルなので、選択部１５からのパターンデータPAT:M0Aを選択し、レート信号RATEが時刻t4の時にはパターン制御信号CNT_SIGAがローレベルなので、パターン発生器１からのパターンデータPAT:A0を選択する。すなわち、選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部１５からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。
【００４６】
フォーマッタ１９は、選択部１７からのパターンデータPAT:A1を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。例えば、レート信号RATEが時刻t0には、選択部１５からのパターンデータPAT:M0Aの出力値M0_0を用いて試験信号PAT:POUTを生成する。そして、レート信号RATEが時刻t1には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1を用いて試験信号PAT:POUTを生成する。以下同様に、レート信号RATEが時刻t2、t3には、選択部１５からのパターンデータPAT:M0Aの出力値M0_2、M0_3を用いて試験信号PAT:POUTを生成し、レート信号RATEが時刻t4には、パターン発生器１からのパターンデータPAT:A0の出力値A0_4を用いて試験信号PAT:POUTを生成する。
【００４７】
次に、ＤＤＲ動作を図２（ｂ）を用いて説明する。ＳＤＲ動作時と同様に、半導体試験装置を統括的に制御する演算制御部（図示せず）は、図３に示すように、パターンメモリ１３に予めパターンデータを書き込んでおく。また、レジスタ１１は、演算制御部（図示せず）から１（ハイレベル）が設定され、ハイレベルの選択信号sel0を出力する。ＡＮＤ回路１４は、一方の入力端子にハイレベルの選択信号sel0が入力されるので、ローレベルの選択信号sel1を出力する。
【００４８】
パターン発生器１は、演算制御部（図示せず）から設定されてＤＤＲ動作し、レート信号RATEに同期してパターンデータPAT:A0およびパターンデータPAT:C0を出力する。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の間でパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させ、パターンデータPAT:C0の値をC0_0、C0_1、C0_2と順次変化させて出力する。すなわち、パターン発生器１はレート信号RATEが時刻tj（jは０以上の整数）の時にパターンデータPAT:A0の値A0_jを出力し、パターンデータPAT:C0の値C0_jを出力する。
【００４９】
アドレスカウンタ１０は、レート信号RATEが時刻t0からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部１２は、アドレスカウンタ１０からのアドレス信号addrの０ビット目からｎビット目までを選択して出力する。このため、レート信号RATEが時刻tj（jは０以上の整数）の時にはパターンメモリ１３へ入力されるアドレス信号は0xjとなる。すなわち、パターンメモリ１３へ入力されるアドレス信号はレート毎にカウントアップされる形になる。
【００５０】
パターンメモリ１３は、レート信号RATEが時刻t0の時にはパターンデータの０ビット目にM0_0、１ビット目にM0_1を出力し、レート信号RATEが時刻t1の時にはパターンデータの０ビット目にM0_2、１ビット目にM0_3を出力する。以下同様に、レート信号RATEが時刻tj（jは０以上の整数）の時にはパターンデータの０ビット目にM0_(2j)、１ビット目にM0_(2j+1)を出力する。
【００５１】
選択部１５は、レート信号RATEの時刻にかかわらず、パターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択する。ＡＮＤ回路１６は、レート信号RATEの時刻にかかわらず、パターンメモリ１３からのパターンデータPAT:M0の１ビット目を出力する。
【００５２】
選択部１７は、レート信号RATEが時刻t0の時にはパターン制御信号CNT_SIGAがハイレベルなので、選択部１５からのパターンデータPAT:M0Aを選択し、レート信号RATEが時刻t1の時にはパターン制御信号CNT_SIGAがローレベルなので、パターン発生器１からのパターンデータPAT:A0を選択する。以下同様に、レート信号RATEが時刻t2、t3の時にはパターン制御信号CNT_SIGAがハイレベルなので、選択部１５からのパターンデータPAT:M0Aを選択し、レート信号RATEが時刻t4の時にはパターン制御信号CNT_SIGAがローレベルなので、パターン発生器１からのパターンデータPAT:A0を選択する。すなわち、選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部１５からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。
【００５３】
選択部１８は、レート信号RATEが時刻t0の時にはパターン制御信号CNT_SIGCがローレベルなので、パターン発生器１からのパターンデータPAT:C0を選択し、レート信号RATEが時刻t1の時にはパターン制御信号CNT_SIGCがハイレベルなので、ＡＮＤ回路１６からのパターンデータPAT:M0Cを選択する。以下同様に、レート信号RATEが時刻t2の時にはパターン制御信号CNT_SIGCがローレベルなので、パターン発生器１からのパターンデータPAT:C0を選択し、レート信号RATEが時刻t3の時にはパターン制御信号CNT_SIGCがハイレベルなので、ＡＮＤ回路１６からのパターンデータPAT:M0Cを選択する。すなわち、選択部１８は、パターン制御信号CNT_SIGCがハイレベルの時にはＡＮＤ回路１６からのパターンデータPAT:M0Cを選択し、パターン制御信号CNT_SIGCがローレベルの時にはパターン発生器１からのパターンデータPAT:C0を選択する。
【００５４】
なお、図示しない記憶部が、パターン制御信号CNT_SIGAとパターン制御信号CNT_SIGCのパターンデータを記憶しており、レート信号RATEに同期してそのパターンデータを出力することにより、パターン制御信号CNT_SIGAとパターン制御信号CNT_SIGCが生成される。
【００５５】
フォーマッタ１９は、選択部１７からのパターンデータPAT:A1および選択部１８からのパターンデータPAT:C1をそれぞれ用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。例えば、レート信号RATEが時刻t0の前半には選択部１５からのパターンデータPAT:M0Aの出力値M0_0を用いて試験信号PAT:POUTを生成し、レート信号RATEが時刻t0の後半にはパターン発生器１からのパターンデータPAT:M0Cの出力値C0_0を用いて試験信号PAT:POUTを生成する。以下同様に、レート信号RATEが時刻t1の前半にはパターン発生器１からのパターンデータPAT:A0の出力値A0_1を用いて試験信号PAT:POUTを生成し、レート信号RATEが時刻t1の後半にはＡＮＤ回路１６からのパターンデータPAT:M0Cの出力値M0_3を用いて試験信号PAT:POUTを生成する。
【００５６】
このように、パターンメモリ１３が１アドレスに２つのパターンデータを記憶し、パターン発生器１からの２つのパターンデータとパターンメモリ１３からの２つのパターンデータを選択部１７と選択部１８がそれぞれ選択する。フォーマッタ１９が選択された２つのパターンデータを用いてレート信号RATEの立ち上がりエッジ、立ち下がりエッジのそれぞれに同期して試験信号を生成し、ＤＵＴ１００へ印加する。これにより、パターンメモリ１３が１レートで２つのパターンデータを出力することができるので、レート信号の動作周波数を２倍に変更することなく、パターンメモリ１３を用いてＤＤＲ方式で動作することができる。
【００５７】
［第２の実施例］
図４は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図４において、選択部１２、パターンメモリ１３、ＡＮＤ回路１４、選択部１５およびＡＮＤ回路１６の代わりに、選択部２０、選択部２１、パターンメモリ２２、ＡＮＤ回路２３、選択部２４および選択部２５が設けられる。
【００５８】
選択部２０および選択部２１は、選択信号sel0に応じてアドレスカウンタ１０からのアドレス信号addrのビットを選択して出力する。具体的には、選択部２０は、ＳＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[n:k]を出力し、ＤＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[n:k-1]を出力する。
【００５９】
また、選択部２１は、ＳＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[k-1:0]を選択信号sel3として出力し、ＤＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[k-2:0]を１ビット左シフトして最下位ビットを０とした値を選択信号sel3として出力する。なお、選択部２０は、特許請求の範囲の第３の選択手段に相当する。
【００６０】
パターンメモリ２２は、ＤＵＴ毎に異なるパターンデータが予め記憶されており、選択部２０からのアドレス信号addrに応じて該当するアドレスに記憶されているパターンデータPAT:M0を出力する。ＡＮＤ回路２３は、アドレスカウンタ１０からのアドレス信号addr[(k-2):0]とレジスタ１１からの選択信号sel0との論理積をとり、選択信号sel2として出力する。
【００６１】
選択部２４は、選択部２１からの選択信号sel3に応じてパターンメモリ２２からのパターンデータPAT:M0のいずれかのビットを選択してパターンデータPAT:M0Aとして出力する。選択部２５は、ＡＮＤ回路２３からの選択信号sel2に応じてパターンメモリ２２からのパターンデータPAT:M0の奇数ビットのいずれかを選択してパターンデータPAT:M0Cとして出力する。なお、選択部２４および選択部２５は、特許請求の範囲の第１の選択手段に相当する。
【００６２】
このような装置の動作を図５および図６を用いて説明する。
図５は図４に示す半導体試験装置のパターン生成部分のタイミングチャートである。具体的には、図５（ａ）はＳＤＲ動作時のタイミングチャート、図５（ｂ）はＤＤＲ動作時のタイミングチャートである。また、図６はパターンメモリ２２に記憶されるパターンデータの格納イメージ図である。
【００６３】
まず、ＳＤＲ動作を図５（ａ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、図６に示すように、パターンメモリ２２に予めパターンデータを書き込んでおく。具体的には、パターンメモリ２２の１アドレスに(p+1)個（pは２以上の整数）のパターンデータを書き込む。パターンメモリ２２のアドレス0x0にパターンデータM0_0、M0_1、・・・、M0_(p-1)、M0_pを書き込み、アドレス0x1にパターンデータM0_(p+1)、M0_(p+2)、・・・、M0_(2p-1)、M0_(2p)を書き込む。すなわち、アドレス0xq（qは０以上の整数）にパターンデータM0_(pq)、M0_(pq+1)、・・・、M0_(pq+p)を書き込む。
【００６４】
例えば、図５に示す実施例ではＰ＝３の場合を示している。具体的には、アドレス0x0のbit[0]〜bit[3]にM0_0〜M0_3を書き込み、アドレス0x1のbit[4]〜bit[7]にM0_4〜M0_7を書き込む。
【００６５】
また、レジスタ１１は、演算制御部（図示せず）から０（ローレベル）が設定され、ローレベルの選択信号sel0を出力する。ＡＮＤ回路２３は、一方の入力端子にローレベルの選択信号sel0が入力されるので、ローレベルの選択信号sel2を出力する。
【００６６】
パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。すなわち、パターン発生器１は、レート信号RATEが時刻tj（jは０以上の整数）の時にパターンデータPAT:A0の値A0_jを出力する。
【００６７】
アドレスカウンタ１０は、レート信号RATEが時刻t0の時からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビットｋからビットｎまでを選択して出力する。図５に示す実施例ではｋ＝２の場合を示しており、選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビット２からビットｎまでを選択して出力する。
【００６８】
このため、パターンメモリ２２へ入力されるアドレス信号addrは２kレート毎にカウントアップされる形になる。図５に示す実施例では、パターンメモリ２２へ入力されるアドレス信号addrは４レート毎にカウントアップされる形になる。
【００６９】
パターンメモリ２２は、レート信号RATEが時刻t0〜t(2k)まではアドレス0x0に記憶されているパターンデータPAT:M0を出力する。図５に示す実施例では、レート信号RATEが時刻t0〜t3まではアドレス0x0に記憶されているパターンデータPAT:M0の値M0_0〜M0_3を出力し、レート信号RATEが時刻t4〜t7まではアドレス0x1に記憶されているパターンデータPAT:M0の値M0_4〜M0_7を出力する。
【００７０】
選択部２１は、アドレスカウンタ１０からのアドレス信号addrのうち下位のｋビットを選択して選択信号sel3として出力する。図５に示す実施例では、アドレス信号addr[1:0]を選択して選択信号sel3として出力する。
【００７１】
そして、選択部２４は、選択信号sel3に応じてパターンデータPAT:M0のビットを選択する。例えば、レート信号RATEが時刻t0の時にはパターンデータPAT:M0の０ビット目であるM0_0を選択し、レート信号RATEが時刻t1の時にはパターンデータPAT:M0の１ビット目であるM0_1を選択する。
【００７２】
選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部２４からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。フォーマッタ１９は、選択部１７からのパターンデータPAT:A1を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。
【００７３】
次に、ＤＤＲ動作を図５（ｂ）を用いて説明する。ＳＤＲ動作時と同様に、半導体試験装置を統括的に制御する演算制御部（図示せず）は、図６に示すように、パターンメモリ２２に予めパターンデータを書き込んでおく。また、レジスタ１１は、演算制御部（図示せず）から１（ハイレベル）が設定され、ハイレベルの選択信号sel0を出力する。
【００７４】
ＡＮＤ回路２３は、一方の入力端子にハイレベルの選択信号sel0が入力されるので、アドレスカウンタ１０からのアドレス信号addrの下位（ｋ−１）ビットを出力する。図５に示す実施例では、アドレスカウンタ１０からのアドレス信号addr[0]を出力する。
【００７５】
パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0およびパターンデータPAT:C0を出力する。すなわち、パターン発生器１はレート信号RATEが時刻tj（jは０以上の整数）の時にパターンデータPAT:A0の値A0_jを出力すると共にパターンデータPAT:C0の値C0_jを出力する。図５に示す実施例では、パターン発生器１はレート信号RATEが時刻t0の時にパターンデータPAT:A0の値A0_0を出力すると共にパターンデータPAT:C0の値C0_0を出力し、レート信号RATEが時刻t1の時にパターンデータPAT:A0の値A0_1を出力すると共にパターンデータPAT:C0の値C0_1を出力する。
【００７６】
アドレスカウンタ１０は、レート信号RATEが時刻t0からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビット（ｋ−１）からビットｎまでを選択して出力する。図５に示す実施例では、選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビット１からビットｎまでを選択して出力する。
【００７７】
このため、パターンメモリ２２へ入力されるアドレス信号addrは２k-1レート毎にカウントアップされる形になる。図５に示す実施例では、パターンメモリ２２へ入力されるアドレス信号addrは２レート毎にカウントアップされる形になる。
【００７８】
パターンメモリ２２は、レート信号RATEが時刻t0〜t(2k-1)まではアドレス0x0に記憶されているパターンデータPAT:M0を出力する。図５に示す実施例では、レート信号RATEが時刻t0〜t1まではアドレス0x0に記憶されているパターンデータPAT:M0の値M0_0〜M0_3を出力し、レート信号RATEが時刻t2〜t3まではアドレス0x1に記憶されているパターンデータPAT:M0の値M0_4〜M0_7を出力する。
【００７９】
選択部２１は、アドレスカウンタ１０からのアドレス信号addrのうち下位の（ｋ−１）ビットを１ビット左シフトして最下位ビットを０に固定した信号を選択信号sel3として出力する。図５に示す実施例では、レート信号RATEが偶数レートの時（時刻t0,t2,t4、・・・）には、選択部２１は、0x0の選択信号sel3を出力し、レート信号RATEが奇数レートの時（時刻t1,t3,t5、・・・）には、選択部２１は、0x2の選択信号sel3を出力する。
【００８０】
選択部２４は、選択信号sel3に応じてパターンデータPAT:M0のビットを選択する。なお、選択信号sel3の最下位ビットが０固定となっているため、選択部２４は、レート毎にパターンデータPAT:M0の偶数ビットを選択して出力する。一方、選択部２５は、ＡＮＤ回路２３からの選択信号sel2に応じてレート毎にパターンデータPAT:M0の奇数ビットを選択して出力する。
【００８１】
選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部２４からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。同様に、選択部１８は、パターン制御信号CNT_SIGCがハイレベルの時には選択部２５からのパターンデータPAT:M0Cを選択し、パターン制御信号CNT_SIGCがローレベルの時にはパターン発生器１からのパターンデータPAT:C0を選択する。フォーマッタ１９は、選択部１７からのパターンデータPAT:A1を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。
【００８２】
このように、パターンメモリ２２が１アドレスに複数のパターンデータを記憶し、パターン発生器１からの２つのパターンデータとパターンメモリ２２からの複数のパターンデータを選択部１７と選択部１８がそれぞれ選択し、フォーマッタ１９が選択された２つのパターンデータを用いて試験信号を生成してＤＵＴ１００へ印加することにより、パターンメモリ２２が１レートで複数のパターンデータを出力することができるので、レート信号の動作周波数を変更することなく、パターンメモリ２２を用いてＤＤＲ方式で動作することができる。
【００８３】
さらに、図１に示す第１の実施例と比較して、パターンメモリ２２の１アドレスに記憶されるパターンデータPAT:M0のビット幅が大きいため、レート信号RATEに対してパターンメモリ２２の出力周期を長く取ることができるので、パターンメモリ２２に比較的動作周波数の遅いデバイスを用いることができる。
【００８４】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１に示す第１の実施例において、レジスタ１１から出力される選択信号sel0がローレベルの時にＳＤＲ動作し、選択信号sel0がハイレベルの時にＤＤＲ動作する構成を示したが、レジスタ１１から出力される選択信号sel0がハイレベルの時にＳＤＲ動作し、選択信号sel0がローレベルの時にＤＤＲ動作するようにしてもよい。
【００８５】
この場合、選択部１２は、選択信号sel0がハイレベルの時にアドレスカウンタ１０からのアドレス信号addrの１ビット目からｎビット目までを選択して出力し、選択信号sel0がローレベルの時にアドレスカウンタ１０からのアドレス信号addrの０ビット目からｎビット目までを選択して出力する。また、ＡＮＤ回路１４は、アドレスカウンタ１０からのアドレス信号addrの０ビット目とレジスタ１１からの選択信号sel0との論理積をとり（選択信号sel0は反転しない）、選択信号sel1として出力する。さらに、ＡＮＤ回路１６は、パターンメモリ１３からのパターンデータPAT:M0の１ビット目とレジスタ１１からの選択信号sel0を反転した値との論理積をとり、パターンデータPAT:M0Cとして出力する。
【００８６】
（２）同様に、図４に示す第２の実施例において、レジスタ１１から出力される選択信号sel0がローレベルの時にＳＤＲ動作し、選択信号sel0がハイレベルの時にＤＤＲ動作する構成を示したが、レジスタ１１から出力される選択信号sel0がハイレベルの時にＳＤＲ動作し、選択信号sel0がローレベルの時にＤＤＲ動作するようにしてもよい。
【００８７】
この場合、選択部２０は、選択信号sel0がハイレベルの時にアドレスカウンタ１０からのアドレス信号addrのｋビット目からｎビット目までを選択して出力し、選択信号sel0がローレベルの時にアドレスカウンタ１０からのアドレス信号addrの（ｋ−１）ビット目からｎビット目までを選択して出力する。また、選択部２１は、選択信号sel0がハイレベルの時にアドレスカウンタ１０からのアドレス信号addrの０ビット目から（ｋ−１）ビット目までを選択して選択信号sel3として出力し、選択信号sel0がローレベルの時にアドレスカウンタ１０からのアドレス信号addrのうち下位の（ｋ−１）ビットを１ビット左シフトして最下位ビットを０に固定した信号を選択信号sel3として出力する。さらに、ＡＮＤ回路２３は、アドレスカウンタ１０からのアドレス信号addr[(k-2):0]とレジスタ１１からの選択信号sel0を反転した値との論理積をとり、選択信号sel2として出力する。
【００８８】
（３）図１に示す第１の実施例および図４に示す第２の実施例において、選択部１７は、パターン制御信号CNT_SIGAがローレベルの時にパターンデータPAT:A0を選択し、パターン制御信号CNT_SIGAがハイレベルの時にパターンデータPAT:M0Aを選択する構成を示したが、パターン制御信号CNT_SIGAがハイレベルの時にパターンデータPAT:A0を選択し、パターン制御信号CNT_SIGAがローレベルの時にパターンデータPAT:M0Aを選択するようにしてもよい。同様に、選択部１８は、パターン制御信号CNT_SIGCがローレベルの時にパターンデータPAT:C0を選択し、パターン制御信号CNT_SIGCがハイレベルの時にパターンデータPAT:M0Cを選択する構成を示したが、パターン制御信号CNT_SIGCがハイレベルの時にパターンデータPAT:C0を選択し、パターン制御信号CNT_SIGCがローレベルの時にパターンデータPAT:M0Cを選択するようにしてもよい。
【符号の説明】
【００８９】
１  パターン発生器
２  タイミング発生器
３，６，１９  フォーマッタ
４，１０  アドレスカウンタ
５，１３，２２  パターンメモリ
７，１２，１５，１７，１８，２０，２１，２４，２５  選択部
８，１１  レジスタ
１４，１６，２３  ＡＮＤ回路
１００  ＤＵＴ
【図１】
2010164309.tif 000003
【図２】
2010164309.tif 000004
【図３】
2010164309.tif 000005
【図４】
2010164309.tif 000006
【図５】
2010164309.tif 000007
【図６】
2010164309.tif 000008
【図７】
2010164309.tif 000009
【図８】
2010164309.tif 000010
【図９】
2010164309.tif 000011