(57)【要約】      （修正有）【課題】安定したＰＬＬ動作を確立できる発振器制御装置を提供する。【解決手段】発振器制御装置は、発振器調整信号ＯＴＷに応じた発振周波数の発振信号を出力するデジタル制御発振器１００と、発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタ１２０と、発振信号と基準信号との位相差ｄを算出する時間デジタル変換器１３０と、カウント値と位相差とを加算し、加算値を第１位相情報として出力する加算器１４０と、発振信号の立ち上がりタイミングと基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、デジタル制御発振器の発振周波数を設定するための位相制御信号Ａｃｃ１に基づいて第１位相情報を補正し、第２位相情報を出力する補正部１６０と、位相制御信号と第２位相情報との差分を平滑化するフィルタ１８０と、フィルタ出力にパラメータＫを乗算して発振器調整信号ＯＴＷを出力する乗算器１９０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振器調整信号に応じた発振周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をカウントし、前記発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタと、
前記発振信号と前記基準信号との位相差を算出する時間デジタル変換器と、
前記カウント値と前記位相差とを加算し、加算値を第１位相情報として出力する加算器と、
前記発振信号の立ち上がりタイミングと前記基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、前記デジタル制御発振器の発振周波数を設定するための位相制御信号に基づいて前記第１位相情報を補正し、第２位相情報を出力する補正部と、
前記位相制御信号と前記第２位相情報との差分を平滑化して、前記発振器調整信号を出力するフィルタと、
を備える発振器制御装置。
【請求項２】
前記補正部は、
前記発振信号の１周期の時間から前記位相差を減じた値が前記所定時間未満であり、かつ、前記位相制御信号と前記第１位相情報との差分である第１差分が、前記位相制御信号と前記第１位相情報から１を減じた値との差分である第２差分より大きい場合は、前記第１位相情報から１を減じた値を前記第２位相情報として出力し、前記第１差分が前記第２差分以下である場合は前記第１位相情報を前記第２位相情報として出力し、
前記位相差が前記所定時間未満であり、かつ、前記第１差分が、前記位相制御信号と前記第１位相情報に１を足した値との差分である第３差分より大きい場合は、前記第１位相情報に１を足した値を前記第２位相情報として出力し、前記第１差分が前記第３差分以下である場合は前記第１位相情報を前記第２位相情報として出力し、
前記発振信号の１周期の時間から前記位相差を減じた値が前記所定時間以上であり、かつ前記位相差が前記所定時間以上の場合は、前記第１位相情報を前記第２位相情報として出力することを特徴とする請求項１に記載の発振器制御装置。
【請求項３】
前記補正部は、前記第１差分が所定値より大きい場合、前記位相制御信号と同じ値を前記第２位相情報として出力することを特徴とする請求項２に記載の発振器制御装置。
【請求項４】
前記基準信号をクロックとして、変調データが乗算された周波数制御信号を積分し、前記位相制御信号を出力するアキュムレータをさらに備え、
前記変調データは、前記フィルタ出力に乗算されることを特徴とする請求項１乃至３のいずれかに記載の発振器制御装置。
【請求項５】
前記補正部は、動作開始から第２所定時間経過するまでは、前記第１位相情報の補正を行わず、前記第１位相情報を前記第２位相情報として出力することを特徴とする請求項１乃至４のいずれかに記載の発振器制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器制御装置に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ機器等の無線通信装置では、ＰＬＬ（Phase Locked Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All Digital PLL）回路が用いられている（例えば特許文献１参照）。ＡＤＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【０００３】
ＡＤＰＬＬ回路は、デジタルループフィルタ、デジタル制御発振器（DCO：Digitally-Controlled Oscillator）、カウンタ、及び時間デジタル変換器（TDC：Time-to-Digital Converter）を備える。カウンタはＤＣＯの出力をカウントし、ＤＣＯの出力で同期化した参照信号に基づいてカウント値を出力する。ＴＤＣは、前記参照信号に同期して、ＤＣＯの出力の１周期以下の位相差を取り出す。カウント値と位相差とを加算した値と、位相制御信号との比較結果（差分）がデジタルループフィルタに与えられる。ＤＣＯの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【０００４】
ＤＣＯの出力と、前記参照信号とは非同期である。つまり、ＡＤＰＬＬ回路では、非同期のクロックで動作する２つの回路（カウンタ及びＴＤＣ）の出力が加算されていることになる。そのため、カウンタの読み出し値がずれて、ＰＬＬ動作が不安定になるおそれがあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、安定したＰＬＬ動作を確立できる発振器制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による発振器制御装置は、発振器調整信号に応じた発振周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をカウントし、前記発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタと、前記発振信号と前記基準信号との位相差を算出する時間デジタル変換器と、前記カウント値と前記位相差とを加算し、加算値を第１位相情報として出力する加算器と、前記発振信号の立ち上がりタイミングと前記基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、前記デジタル制御発振器の発振周波数を設定するための位相制御信号に基づいて前記第１位相情報を補正し、第２位相情報を出力する補正部と、前記位相制御信号と前記第２位相情報との差分を平滑化して、前記発振器調整信号を出力するフィルタと、を備えるものである。
【発明の効果】
【０００８】
本発明によれば、安定したＰＬＬ動作を確立できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る発振器制御装置の概略構成図である。
【図２】同実施形態に係るＴＤＣの概略構成図である。
【図３】同実施形態に係る発振器制御装置における各信号のタイミングチャートの一例を示す図である。
【図４】同実施形態に係る発振器制御装置における各信号のタイミングチャートの一例を示す図である。
【図５】同実施形態に係る補正部による位相情報の補正方法を説明するフローチャートである。
【図６】同実施形態に係る補正部の動作の記述例である。
【図７】変形例による補正部の動作の記述例である。
【図８】変形例による発振器制御装置の概略構成図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
図１に本発明の実施形態に係る発振器制御装置の概略構成を示す。発振器制御装置は、デジタル制御発振器（以下ＤＣＯ）１００、フリップフロップ１１０、カウンタ１２０、ＴＤＣ（Time to Digital Converter）１３０、加算器１４０、アキュムレータ（累算器）１５０、補正部１６０、減算器１７０、デジタルフィルタ１８０、及び乗算器１９０を備え、ＡＤＰＬＬ（All Digital Phased Locked Loop）の構成になっている。
【００１２】
ＤＣＯ１００は、外部制御信号（ＯＴＷ）により離散的に発振周波数が制御可能な発振器である。ＤＣＯ１００は、例えば複数のバラクタ容量を２値制御することによって実現される。
【００１３】
フリップフロップ１１０は、ＤＣＯ１００の出力信号（発振信号）ＣＫＶをクロック入力として、基準信号Ｆｒｅｆの値を保持、出力する。すなわち、フリップフロップ１１０の出力信号は、ＤＣＯ１００の出力信号ＣＫＶで同期化された基準信号Ｆｒｅｆとなる。
【００１４】
カウンタ１２０は、ＤＣＯ１００の出力信号ＣＫＶがクロックとして与えられるアキュムレータ１２１を有する。カウンタ１２０は、フリップフロップ１１０の出力信号がクロックとして与えられ、このクロックに同期して、アキュムレータ１２１の値をカウント値ＣＮＴＶとして出力する。つまり、カウンタ１２０は、ＤＣＯ１００の出力信号ＣＫＶに同期して動作する回路となる。
【００１５】
例えば、ＤＣＯ１００の出力信号ＣＫＶの周波数が２４００ＭＨｚ、基準信号Ｆｒｅｆの周波数が４０ＭＨｚの場合、カウンタ１２０から出力されるカウント値ＣＮＴＶは、６０ずつ増加した値となる。
【００１６】
ＴＤＣ１３０は、ＤＣＯ１００の出力信号ＣＫＶと基準信号Ｆｒｅｆとの位相差ｄを、ＤＣＯ１００の出力信号ＣＫＶの１周期より細かい精度で、デジタル表現できる時間計測デバイスである。ＴＤＣ１３０は基準信号Ｆｒｅｆに同期して動作する回路である。すなわち、ＴＤＣ１３０は、カウンタ１２０と非同期のクロックで動作する。
【００１７】
ＴＤＣ１３０の構成の一例を図２に示す。ＴＤＣ１３０は、反転回路（インバータ）２００−１〜２００−ｎ（ｎは２以上の整数）、フリップフロップ２１０−１〜２１０−ｎ、及びエッジ検出器２２０を有する。反転回路２００−１〜２００−ｎは直列に接続されており、ＤＣＯ１００の出力信号ＣＫＶを順次遅延させて出力する。反転回路２００−１〜２００−ｎの遅延時間はそれぞれ例えば数十ｐｓである。
【００１８】
フリップフロップ２１０−１〜２１０−ｎは、基準信号Ｆｒｅｆの立ち上がりエッジ又は立ち下がりエッジに応じて、各反転回路２００−１〜２００−ｎの出力信号を保持し、出力する。
【００１９】
エッジ検出器２２０は、基準信号Ｆｒｅｆの遷移タイミングにおいて、各フリップフロップ２１０−１〜２１０−ｎの出力値から、ＤＣＯ１００の出力信号ＣＫＶと基準信号Ｆｒｅｆとの（信号ＣＫＶの１周期より細かい精度での）位相差ｄを検出し、デジタル値として加算器１４０へ出力する。また、エッジ検出器は、ＤＣＯ１００の出力信号ＣＫＶの１周期の長さｄＣＫＶを補正部１６０へ出力する。
【００２０】
加算器１４０は、カウンタ１２０から出力されるカウント値ＣＮＴＶと、ＴＤＣ１３０から出力される位相差ｄとを加算して、加算値（第１位相情報）を補正部１６０へ出力する。
【００２１】
アキュムレータ１５０は、周波数制御信号Ｆｃを基準信号Ｆｒｅｆで規格化した値を積分し、積分値を位相制御信号Ａｃｃ１として補正部１６０及び減算器１７０へ出力する。
【００２２】
補正部１６０は、位相制御信号Ａｃｃ１、加算器１４０の出力信号（第１位相情報ＣＮＴＶ＋ｄ）、及びＤＣＯ１００の出力信号ＣＫＶの周期ｄＣＫＶに基づいて、ＤＣＯ１００の発振信号ＣＫＶの第１位相情報ＣＮＴＶ＋ｄを補正し、第２位相情報Ａｃｃ２を減算器１７０へ出力する。
【００２３】
但し、補正部１６０による位相情報の補正は定常状態、すなわちＤＣＯ１００の発振周波数が安定した状態で行われる。補正部１６０が位相情報の補正を行うか否かは制御部１０によって制御される。制御部１０は、発振器制御装置が動作を開始してから所定時間（例えば、Bluetooth（登録商標）であれば２００ｕｓ程度）経過後に、補正部１６０に第１位相情報の補正を行わせる。この所定時間経過前は、補正部１６０は、第１位相情報ＣＮＴＶ＋ｄの補正を行わずに、減算器１７０へ出力する。
【００２４】
補正部１６０による位相情報の補正方法について説明する。補正部１６０は、ＤＣＯ１００の出力信号ＣＫＶの周期ｄＣＫＶと、ＤＣＯ１００の出力信号ＣＫＶと基準信号Ｆｒｅｆとの（信号ＣＫＶの１周期より細かい精度での）位相差ｄとの差分（ｄＣＫＶ−ｄ）が所定値Ａより小さいか否かを判定する。
【００２５】
差分ｄＣＫＶ−ｄが所定値Ａより小さい場合とは、図３に示すように、基準信号Ｆｒｅｆの立ち上がりが、発振信号ＣＫＶの立ち上がりに近い場合である。この例では、基準信号Ｆｒｅｆは、発振信号ＣＫＶよりわずかに早く立ち上がっている。所定値Ａは外部から任意の値を設定することができる。例えば、ＴＤＣ１３０の反転回路２００−１〜２００−ｎの遅延時間がそれぞれ周期ｄＣＫＶの１／１０であり、ＴＤＣ１３０が発振信号ＣＫＶの１周期の１／１０の精度で位相差を検出できる場合、Ａ＝０．２とする。
【００２６】
差分ｄＣＫＶ−ｄが所定値Ａより小さい場合、補正部１６０は、位相制御信号Ａｃｃ１と、位相情報ＣＮＴＶ＋ｄとの差分｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜より大きいか否かを判定する。これは、カウンタ１２０とＴＤＣ１３０が非同期のクロックで動作することにより、カウンタ１２０の出力値ＣＮＴＶがずれていないかを判定するために行われる。
【００２７】
例えば、図３に示す例では、ＴＤＣ１３０から出力される位相差ｄは、カウンタ１２０（アキュムレータ１２１）から出力される値Ｎと加算されるべきである。しかし、基準信号Ｆｒｅｆの立ち上がりが、発振信号ＣＫＶの立ち上がりに近い場合、カウンタ１２０の出力値ＣＮＴＶがずれて、位相差ｄと、値Ｎ＋１が加算されているおそれがある。
【００２８】
従って、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜より大きい場合は、カウンタ１２０の出力値ＣＮＴＶがずれていると判定できる。補正部１６０は、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜より大きい場合、加算器１４０から出力される位相情報ＣＮＴＶ＋ｄから１を減じ、補正した位相情報Ａｃｃ２として減算器１７０へ出力する。
【００２９】
補正部１６０は、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜以下の場合は、位相情報ＣＮＴＶ＋ｄをそのまま位相情報Ａｃｃ２として減算器１７０へ出力する。
【００３０】
また、補正部１６０は、位相差ｄが所定値Ａより小さいか否かを判定する。位相差ｄが所定値Ａより小さい場合とは、図４に示すように、基準信号Ｆｒｅｆの立ち上がりが、発振信号ＣＫＶの立ち上がりに近い場合である。この例では、基準信号Ｆｒｅｆは、発振信号ＣＫＶよりわずかに遅く立ち上がっている。
【００３１】
位相差ｄが所定値Ａより小さい場合、補正部１６０は、位相制御信号Ａｃｃ１と、位相情報ＣＮＴＶ＋ｄとの差分｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜より大きいか否かを判定する。これは、カウンタ１２０とＴＤＣ１３０が非同期のクロックで動作することにより、カウンタ１２０の出力値ＣＮＴＶがずれていないかを判定するために行われる。
【００３２】
例えば、図４に示す例では、ＴＤＣ１３０から出力される位相差ｄは、カウンタ１２０（アキュムレータ１２１）から出力される値Ｎ＋１と加算されるべきである。しかし、基準信号Ｆｒｅｆの立ち上がりが、発振信号ＣＫＶの立ち上がりに近い場合、カウンタ１２０の出力値ＣＮＴＶがずれて、位相差ｄと、値Ｎが加算されているおそれがある。
【００３３】
従って、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜より大きい場合は、カウンタ１２０の出力値ＣＮＴＶがずれていると判定できる。補正部１６０は、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜より大きい場合、加算器１４０から出力される位相情報ＣＮＴＶ＋ｄに１を加算し、補正した位相情報Ａｃｃ２として減算器１７０へ出力する。
【００３４】
補正部１６０は、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜以下の場合は、位相情報ＣＮＴＶ＋ｄをそのまま位相情報Ａｃｃ２として減算器１７０へ出力する。
【００３５】
上記以外の場合、すなわち、差分ｄＣＫＶ−ｄが所定値Ａ以上、かつ位相差ｄが所定値Ａ以上の場合は、補正部１６０は、位相情報ＣＮＴＶ＋ｄをそのまま位相情報Ａｃｃ２として減算器１７０へ出力する。
【００３６】
このような補正部１６０の動作を図５に示すフローチャートを用いて説明する。
【００３７】
（ステップＳ５０１）周期ｄＣＫＶと位相差ｄとの差分が所定値Ａより小さいか否か判定される。差分が所定値Ａより小さい場合はステップＳ５０３へ進み、差分が所定値Ａ以上の場合はステップＳ５０２へ進む。
【００３８】
（ステップＳ５０２）位相差ｄが所定値Ａより小さいか否か判定される。位相差ｄが所定値Ａより小さい場合はステップＳ５０４へ進み、位相差ｄが所定値Ａ以上の場合はステップＳ５０５へ進む。
【００３９】
（ステップＳ５０３）位相制御信号Ａｃｃ１と、位相情報ＣＮＴＶ＋ｄとの差分｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜より大きいか否かが判定される。
【００４０】
｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜より大きい場合はステップＳ５０６へ進み、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が｜Ａｃｃ１−（ＣＮＴＶ−１＋ｄ））｜以下の場合はステップＳ５０５へ進む。
【００４１】
（ステップＳ５０４）位相制御信号Ａｃｃ１と、位相情報ＣＮＴＶ＋ｄとの差分｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜より大きいか否かが判定される。
【００４２】
｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が、｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜より大きい場合はステップＳ５０７へ進み、｜Ａｃｃ１−（ＣＮＴＶ＋ｄ））｜が｜Ａｃｃ１−（ＣＮＴＶ＋１＋ｄ））｜以下の場合はステップＳ５０５へ進む。
【００４３】
（ステップＳ５０５）加算器１４０から出力される位相情報ＣＮＴＶ＋ｄがそのまま位相情報Ａｃｃ２として減算器１７０へ出力される。
【００４４】
（ステップＳ５０６）加算器１４０から出力される位相情報ＣＮＴＶ＋ｄから１を減じた値が、位相情報Ａｃｃ２として減算器１７０へ出力される。
【００４５】
（ステップＳ５０７）加算器１４０から出力される位相情報ＣＮＴＶ＋ｄに１を足した値が、位相情報Ａｃｃ２として減算器１７０へ出力される。
【００４６】
また、このような補正部１６０の動作は、図６のように記述することができる。
【００４７】
図１に示すように、減算器１７０は、位相制御信号Ａｃｃ１と、補正部１６０から出力される位相情報Ａｃｃ２との差分を算出し、差分値をデジタルフィルタ１８０へ出力する。
【００４８】
デジタルフィルタ１８０はローパスフィルタとして動作し、与えられた差分値を平滑化する。
【００４９】
乗算器１９０は、デジタルフィルタ１８０の出力値に、係数Ｋを乗算して信号ＯＴＷ（Oscillator Tuning Word：発振器調整ワード）を出力する。係数Ｋを乗算することで、ＤＣＯ１００が持つ制御値に対する周波数利得分が補正される。
【００５０】
ＤＣＯ１００の発振周波数が周波数制御信号Ｆｃで設定される値より高く（又は低く）なった場合、減算器１７０で算出された差分値に基づき、デジタルフィルタ１８０及び乗算器１９０により、発振周波数を下げる（上げる）よう制御する信号ＯＴＷが出力される。このようにしてＤＣＯ１００の発振周波数が一定となるような制御が行われる。
【００５１】
カウンタ１２０とＴＤＣ１３０が非同期で動作することによって位相差ｄに加算されるカウント値ＣＮＴＶがずれても、補正部１６０においてそのずれを補正することができるので、誤動作を防止し、ＰＬＬ動作の安定性を向上できる。
【００５２】
このように、本実施形態に係る発振器制御装置により、安定したＰＬＬ動作を確立できる。
【００５３】
上記実施形態において、フリップフロップ１１０の出力値の遷移（立ち上がり）時間が長くなり、カウンタ１２０から出力されるカウント値が大幅にずれることがあり得る。このような場合、補正部１６０は、位相制御信号Ａｃｃ１の値を位相情報Ａｃｃ２として出力する。すなわち、加算器１４０からの出力ＣＮＴＶ＋ｄは無視する。これにより、ＰＬＬ動作が不安定になることを防止できる。なお、この場合の補正部１６０の動作は図７のように記述することができる。閾値Ｂは例えば２である。
【００５４】
また、図８に示すように、アキュムレータ１５０の入力値及びデジタルフィルタ１８０の出力値に、変調データＦｍｏｄを基準信号Ｆｒｅｆで規格化した値を乗算してもよい。このような構成にすることで、広帯域の変調を行う場合に、高精度の変調制御を行うことが出来る。
【００５５】
上記実施形態に係る発振器制御装置は、一旦誤動作が発生すると復帰に時間がかかる、基準信号Ｆｒｅｆの周波数が１００ｋＨｚ程度の低周波のＡＤＰＬＬに適用してもよい。
【００５６】
上記実施形態に係る発振器制御装置は、無線ＬＡＮ機器、携帯電話機、放送波受信装置等に使用することができる。
【００５７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５８】
１００  デジタル制御発振器
１１０  フリップフロップ
１２０  カウンタ
１２１、１５０  アキュムレータ
１３０  ＴＤＣ
１４０  加算器
１６０  補正部
１７０  減算器
１８０  デジタルフィルタ
１９０  乗算器
【図１】
2010199810.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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