(57)【要約】【課題】チョッパ型の比較回路を備えたＡＤ変換回路において、電源電圧が高いときに低消費電力化および低ノイズ化を図るとともに、電源電圧が低いときに電流能力低下による特性の悪化を回避することができるようにする。【解決手段】入力アナログ電圧と比較電圧の大小を判定する比較回路（ＣＭＰ）と、該比較回路の判定結果に応じた電圧を生成し前記比較電圧として出力するローカルＤＡ変換回路（ＤＡＣ）とを備えた逐次比較型ＡＤ変換回路において、前記比較回路は、１または２以上の増幅段（ＩＮＶ）と、各増幅段の入出力端子間に設けられたスイッチ素子と、各増幅段と第１の電源端子または第２の電源端子との間に接続された抵抗値調整手段（ＲＴ１１〜ＲＴ３２）とを備え、前記抵抗値調整手段は、電源電圧が高いときは抵抗値が高くなり電源電圧が低いときは抵抗値が低くなるように構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
１または２以上の増幅段と、各増幅段の入出力端子間に設けられたスイッチ素子と、各増幅段と第１の電源端子または第２の電源端子との間に接続された抵抗値調整手段とを備え、入力アナログ電圧と比較電圧の大小を判定するチョッパ型電圧比較回路であって、
前記抵抗値調整手段は、前記第１の電源端子に印加される電源電圧のレベルに応じて電源電圧が高いときは抵抗値が高くなり電源電圧が低いときは抵抗値が低くなるように設定され、
第１の期間に前記スイッチ素子がオンされた状態で入力アナログ電圧を取り込み、第２の期間に前記スイッチ素子がオフされ、前記入力アナログ電圧と前記比較電圧との電位差を前記増幅段で増幅するように構成されていることを特徴とするチョッパ型電圧比較回路。
【請求項２】
前記抵抗値調整手段は可変抵抗手段であることを特徴とする請求項１に記載のチョッパ型電圧比較回路。
【請求項３】
前記抵抗値調整手段は、並列形態に接続された複数のスイッチ素子を備え、前記複数のスイッチ素子のうちオン状態にされるスイッチ素子の数によって抵抗値が段階的に変化可能に構成されていることを特徴とする請求項１に記載のチョッパ型電圧比較回路。
【請求項４】
前記増幅段は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタが直列に接続されてなるインバータを備え、
前記抵抗値調整手段は、
前記Ｐチャネル型電界効果トランジスタと前記第１の電源端子との間に接続された第１抵抗素子および前記Ｎチャネルと前記第２の電源端子との間に接続された第２抵抗素子と、
前記第１および第２抵抗素子とそれぞれ並列形態に接続された１または２以上の型電界効果トランジスタとを備え、
前記Ｐチャネル型電界効果トランジスタの伝達コンダクタンスをｇｍp、前記Ｎチャネル型電界効果トランジスタの伝達コンダクタンスをｇｍnとすると、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の比が、（１／ｇｍp）：（１／ｇｍn）に設定されていることを特徴とする請求項１に記載のチョッパ型電圧比較回路。
【請求項５】
前記第１の電源端子に印加される電源電圧のレベルを検出する電源電圧検出回路を有し、該電源電圧検出回路の出力によって前記抵抗値調整手段の抵抗値が制御されるように構成されていることを特徴とする請求項１〜４のいずれかに記載のチョッパ型電圧比較回路。
【請求項６】
レジスタを有し、該レジスタの設定値によって前記抵抗値調整手段の抵抗値が設定されるように構成されていることを特徴とする請求項１〜４のいずれかに記載のチョッパ型電圧比較回路。
【請求項７】
請求項１〜６のいずれかに記載のチョッパ型電圧比較回路と、該電圧比較回路の判定結果に応じた電圧を生成し前記比較電圧として出力するローカルＤＡ変換回路とを備えていることを特徴とする逐次比較型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換回路におけるコンパレータ（電圧比較回路）のノイズ低減技術に関し、特にチョッパ型コンパレータを備えたＡＤ変換回路に利用して好適な技術に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。
【０００３】
また、マイクロプロセッサなどに内蔵されるＡ／Ｄ変換回路は、その回路規模が小さなものが望まれる。そのようなＡ／Ｄ変換回路として、例えば図６に示すようなＣＭＯＳインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたＡ／Ｄ変換回路が知られている。
【０００４】
図６に示すチョッパ型コンパレータは、インバータの入出力端子間に設けられたスイッチをサンプリング信号によってオンさせてインバータの入出力を短絡し、インバータの論理しきい値電圧を基準として入力容量に入力アナログ電圧Ｖｉｎをサンプリングする。このとき、インバータの入力電位が論理しきい値電圧に固定されるためインバータに貫通電流が流れ、消費電力の増加の原因となっていた。
【０００５】
そこで、複数のＣＭＯＳインバータを縦続接続したチョッパ型コンパレータにおいて、増幅器としてのＣＭＯＳインバータを構成するＰ−ＭＯＳ（ＰチャネルＭＯＳＦＥＴ）およびＮ−ＭＯＳ（ＮチャネルＭＯＳＦＥＴ）と直列に、オン、オフ制御用のトランジスタ（Ｐ−ＭＯＳ，Ｎ−ＭＯＳ）を接続したクロックド・インバータ形式のインバータを用い、ＣＭＯＳインバータが比較器として動作する期間を制限することで低消費電力化を図るようにしたＡ／Ｄ変換回路が提案されている（特許文献１）。また、初段のＣＭＯＳインバータに対して２段目、３段目のＣＭＯＳインバータのサンプリング開始タイミングを遅らせることで低消費電力化を図るようにしたＡ／Ｄ変換回路も提案されている（特許文献２）。
【特許文献１】特開２０００−０４０９６４号公報
【特許文献２】特開２００５−０８６５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
チョッパ型コンパレータを備えたＡ／Ｄ変換回路においては、比較動作時にローカルＤＡ変換回路の出力の変化に伴いコンパレータの出力がハイ／ロウに切り換わるが、この切り換わりの際にＣＭＯＳインバータで電流変化が生じ、それが電源ノイズとなってコンパレータの基準電圧を揺らし変換精度を低下させるおそれがある。特に、ＡＤ変換の最後の方では入力電圧と比較電圧との電位差が小さくなるため、僅かな電位の揺れでコンパレータの出力がハイ／ロウに頻繁に切り換わってノイズが発生し易くなる。
【０００７】
また、電源電圧が大きく変化するシステムでは、電源電圧が低くなった場合にも上記チョッパ型コンパレータが所望の動作速度で動作できるように電流能力を高めに設計すると、電源電圧が高い期間にインバータに流れる貫通電流が多くなるため、上記ノイズによる変換精度の低下という現象が発生し易くなる。一方、電源電圧が高い場合に上記チョッパ型コンパレータが所望の動作速度で動作するように電流能力を低めに設計すると、電源電圧が下がった際に電流能力が足りなくなり、ＡＤ変換に要する時間が大幅に増加したり特性が悪化するといった問題が発生する。
【０００８】
上記特許文献１や特許文献２に記載されている発明では、コンパレータの出力の切り換わりに伴うノイズによる変換精度の低下を充分に防止できないとともに、電源電圧が高いときのコンパレータの電流能力と電源電圧が低いときのコンパレータの電流能力を両立させることが難しいという課題がある。
【０００９】
この発明の目的は、チョッパ型のコンパレータ（電圧比較回路）において、電源電圧が高いときに低消費電力化および低ノイズ化を図るとともに、電源電圧が低いときに電流能力低下による特性の悪化を回避することができ、ＡＤ変換回路に適用した場合には、電源電圧が変化してもＡＤ変換精度が低下しないようにすることにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、この発明は、１または２以上の増幅段と、各増幅段の入出力端子間に設けられたスイッチ素子と、各増幅段と第１の電源端子または第２の電源端子との間に接続された抵抗値調整手段とを備え、入力アナログ電圧と比較電圧の大小を判定するチョッパ型電圧比較回路において、前記抵抗値調整手段は、前記第１の電源端子に印加される電源電圧のレベルに応じて電源電圧が高いときは抵抗値が高くなり電源電圧が低いときは抵抗値が低くなるように設定され、第１の期間に前記スイッチ素子がオンされた状態で入力アナログ電圧を取り込み、第２の期間に前記スイッチ素子がオフされ、前記入力アナログ電圧と前記比較電圧との電位差を前記増幅段で増幅するように構成したものである。
【００１１】
上記した構成によれば、増幅段と第１の電源端子または第２の電源端子との間に接続された抵抗値調整手段の抵抗値が、電源電圧が高いときは高くなり電源電圧が低いときは低くなるため、電源電圧が高いときは貫通電流が抑えられて消費電力および電源ノイズが低減されるとともに、電源電圧が低いときは電流が増加するため電流能力低下による特性の悪化を回避することができる。
【００１２】
ここで、前記抵抗値調整手段には、可変抵抗手段あるいは並列形態に接続された複数のスイッチ素子を備え、前記複数のスイッチ素子のうちオン状態にされるスイッチ素子の数によって抵抗値が段階的に変化可能に構成されたものを使用することができる。
【００１３】
また、前記増幅段は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタが直列に接続されてなるインバータを備え、前記抵抗値調整手段は、前記Ｐチャネル型電界効果トランジスタと前記第１の電源端子との間に接続された第１抵抗素子および前記Ｎチャネル型電界効果トランジスタと前記第２の電源端子との間に接続された第２抵抗素子と、前記第１および第２抵抗素子とそれぞれ並列形態に接続された１または２以上の型電界効果トランジスタとを備え、前記Ｐチャネル型電界効果トランジスタの伝達コンダクタンスをｇｍp、前記Ｎチャネル型電界効果トランジスタの伝達コンダクタンスをｇｍnとすると、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の比が、（１／ｇｍp）：（１／ｇｍn）に設定されているように構成する。これにより、Ｐチャンネル型電界効果トランジスタおよびＮＰチャンネル型電界効果トランジスタに流れる電流が変化してそれぞれのトランジスタのソース電位に影響を与えたとしても、バイアス点が振れないようにすることができる。
【００１４】
さらに、望ましくは、前記第１の電源端子に印加される電源電圧のレベルを検出する電源電圧検出回路を有し、該電源電圧検出回路の出力によって前記抵抗値調整手段の抵抗値が制御されるように構成する。これによって、電源電圧の変動に応じて自動的に抵抗値調整手段の抵抗値を最適な抵抗値に設定することができる。
【００１５】
あるいは、前記比較回路は、レジスタを備え、該レジスタの設定値によって前記抵抗値調整手段の抵抗値が設定されるように構成してもよい。これにより、電源電圧検出回路のような複雑な回路を設けることなく抵抗値調整手段の抵抗値を最適な抵抗値に設定することができる。
【００１６】
また、上記のような構成を有するチョッパ型電圧比較回路と、該電圧比較回路の判定結果に応じた電圧を生成し前記比較電圧として出力するローカルＤＡ変換回路とを備えている逐次比較型ＡＤ変換回路においては、電源電圧が変化してもＡＤ変換精度が低下しないようにすることができる。
【発明の効果】
【００１７】
本発明によれば、チョッパ型のコンパレータ（電圧比較回路）において、電源電圧が高いときに低消費電力化および低ノイズ化を図るとともに、電源電圧が低いときに電流能力低下による特性の悪化を回避することができ、ＡＤ変換回路に適用した場合には、電源電圧が変化してもＡＤ変換精度が低下しないようになるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１９】
図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子ＩＮに入力されたアナログ入力Ｖinと基準電圧端子に印加された比較電圧Ｖrefとを交互にサンプリングするサンプル・ホールド回路Ｓ／ＨとローカルＤＡ変換回路ＤＡＣと、前記サンプル・ホールド回路Ｓ／Ｈによってサンプリングされた電圧を増幅するチョッパ型コンパレータＣＭＰと、該コンパレータＣＭＰに対するサンプリングクロックφs等の制御信号を生成する制御回路ＣＮＴとを備える。
【００２０】
制御回路ＣＮＴは、コンパレータＣＭＰの出力を順次取り込む逐次比較レジスタＳＡＲを有し、サンプル・ホールド回路Ｓ／Ｈには前記レジスタＳＡＲから出力される信号によって内部のスイッチが切り替わることでＳＡＲの出力コードをＤＡ変換した電圧を比較電圧Ｖrefとして上記サンプル・ホールド回路Ｓ／Ｈへ出力するローカルＤＡ変換回路ＤＡＣが設けられている。図１においては、このローカルＤＡ変換回路ＤＡＣと前記サンプル・ホールド回路Ｓ／Ｈとが１つのブロックＳ／Ｈ＆ＤＡＣとして示されている。
【００２１】
また、チョッパ型コンパレータＣＭＰは、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を、容量Ｃｃ１，Ｃｃ２を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ２，Ｓ３を設けた構成としている。さらに、各ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３には、電源電圧Ｖｄｄおよび接地点ＧＮＤとの間にそれぞれ抵抗値調整手段ＲＴ１１，ＲＴ１２；ＲＴ２１，ＲＴ２２；ＲＴ３１，ＲＴ３２が接続されている。
【００２２】
さらに、この実施形態のＡＤ変換回路には、電源電圧のレベルを検出する電源電圧検出回路ＶＤＴが設けられ、該電源電圧検出回路ＶＤＴの出力によって電源電圧Ｖｄｄのレベルが高いときは上記抵抗値調整手段ＲＴ１１〜ＲＴ３２の抵抗値を大きくさせ、電源電圧Ｖｄｄのレベルが低いときは上記可抵抗値調整手段ＲＴ１１〜ＲＴ３２の抵抗値を小さくさせるように構成されている。なお、電源電圧検出回路ＶＤＴの代わりに、外部より上記抵抗値調整手段ＲＴ１１〜ＲＴ３２の抵抗値を設定可能なレジスタ（ＲＥＧ）を設けて、レジスタの値で抵抗値を設定するように構成しても良い。
【００２３】
この実施形態のコンパレータＣＭＰにおいては、サンプリング期間にスイッチＳ１，Ｓ２，Ｓ３がオンされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路Ｓ／Ｈでは、サンプリングクロックφｓによって、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。また、容量Ｃｃ１，Ｃｃ２には、各インバータの論理しきい値の差分の電圧（ＶLT2−ＶLT1），（ＶLT3−ＶLT2）がチャージされる。
【００２４】
比較判定時（ホールド期間）には、サンプル・ホールド回路Ｓ／Ｈでは、リファレンス側のスイッチがオン状態にされることによって、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）に応じた電圧がコンパレータＣＭＰに供給される。また、コンパレータＣＭＰでは、サンプリングクロックφｓによってスイッチＳ１，Ｓ２，Ｓ３がオフ状態にされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。
【００２５】
つまり、サンプル・ホールド回路Ｓ／ＨよりインバータＩＮＶ１の入力端子へ、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）が伝達され、その電位差がインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって次第に増幅されて行く。その結果、インバータＩＮＶ３の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。
【００２６】
また、この実施形態では、電源電圧Ｖｄｄのレベルが高いときは上記抵抗値調整手段ＲＴ１１〜ＲＴ３２の抵抗値が大きくされるため、ＣＭＯＳインバータの消費電流が抑制される。一方、電源電圧Ｖｄｄのレベルが低いときは上記抵抗値調整手段ＲＴ１１〜ＲＴ３２の抵抗値が小さくされるため、ＣＭＯＳインバータの動作マージンが確保され能力低下が回避されるようになる。
【００２７】
図２および図３には前記実施形態におけるコンパレータの各増幅段の一実施例を示す。このうち、図２のコンパレータは、各増幅段のインバータを構成する本来のＰ−ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ：以下、ＭＯＳトランジスタと称する）Ｑ１およびＮ−ＭＯＳトランジスタＱ２と直列に、Ｖｄｄ側には可変抵抗手段ＶＲ１を、またＧＮＤ側には可変抵抗手段ＶＲ２を接続し、これらの可変抵抗手段ＶＲ１，ＶＲ２の抵抗値を前記電源電圧検出回路ＶＤＴの出力によって調整するように構成したものである。
【００２８】
一方、図３のコンパレータは、各増幅段のインバータを構成する本来のＰ−ＭＯＳトランジスタＱ１およびＮ−ＭＯＳトランジスタＱ２と直列に、Ｖｄｄ側にＰ−ＭＯＳトランジスタＱ１１を接続し、またＧＮＤ側にはＮ−ＭＯＳトランジスタＱ２１を接続するとともに、Ｑ１１と並列にＰ−ＭＯＳトランジスタＱ１２……を、またＱ２１と並列にＮ−ＭＯＳトランジスタＱ２２……を接続したものである。
【００２９】
そして、Ｑ２１のゲート端子には接地電位ＧＮＤを印加し、Ｑ１１のゲート端子には電源電圧Ｖｄｄを印加することでノーマリオンの状態にさせて抵抗として機能させるとともに、Ｑ１２……のゲート端子およびＱ２２……のゲート端子には、レジスタＲＥＧからの信号が印加され、設定値に応じてオンまたはオフの状態にさせるように構成されている。Ｑ１２……およびＱ２２……をオフさせることで抵抗値を段階的に大きくさせ、Ｑ１２……およびＱ２２……をオンさせることで抵抗値を段階的に小さくさせることができる。
【００３０】
図４には、図２のコンパレータのより具体的な回路構成を示す。この実施例のコンパレータは、各増幅段のインバータを構成する本来のＰ−ＭＯＳトランジスタＱ１およびＮ−ＭＯＳトランジスタＱ２と直列に、Ｖｄｄ側にはＰ−ＭＯＳトランジスタＱ１１を、またＧＮＤ側にはＮ−ＭＯＳトランジスタＱ２１を接続するとともに、Ｑ１１のゲート端子とＱ２１のゲート端子にそれぞれ可変電圧源ＶＳ１，ＶＳ２を接続し、これらを電源電圧検出回路ＶＤＴの出力で制御するように構成したものである。
【００３１】
可変電圧源ＶＳ１は電源電圧Ｖｄｄのレベルが高いほど高い電圧を出力してＱ１１のオン抵抗を大きくし、可変電圧源ＶＳ２は電源電圧Ｖｄｄのレベルが高いほど低い電圧を出力してＱ２１のオン抵抗を大きくするように制御される。
【００３２】
図５には、図３の実施例のコンパレータの変形例が示されている。この変形例は、ＭＯＳトランジスタＱ１１，Ｑ２１の代わりにポリシリコン抵抗または金属抵抗などの抵抗素子Ｒ１，Ｒ２を設けたものである。抵抗値の調整は、図２の実施例と同様に、Ｑ１２……およびＱ２２……をオフ、またはオンさせることによって行うことができる。
【００３３】
ここで、上記抵抗素子Ｒ１，Ｒ２の抵抗値は、Ｐ−ＭＯＳトランジスタＱ１とＮ−ＭＯＳトランジスタＱ２のｇｍ（伝達コンダクタンス）の逆数の比、すなわちＱ１の伝達コンダクタンスをｇｍp、Ｑ２の伝達コンダクタンスをｇｍnとおくと、Ｒ１：Ｒ２＝（１／ｇｍp）：（１／ｇｍn）となるように設定するのが望ましい。これにより、電源電圧Ｖｄｄが振れたとしてもバイアス点が振れないようにすることができ、それによってＡＤ変換精度を向上させることができる。
【００３４】
なお、図３の実施例のように抵抗値調整手段としてＭＯＳトランジスタのオン抵抗を利用する場合、オン抵抗は電源電圧依存性があるので、電源電圧依存性を考慮して抵抗値調整手段として使用するＭＯＳトランジスタのサイズを決定する必要があり、設計が若干面倒である。その点、抵抗素子は電源電圧依存性がないので、抵抗素子を使用する方が抵抗値を決定する上での設計はし易いという利点がある。一方、ＭＯＳトランジスタと抵抗を半導体チップ上に混在して形成する場合、抵抗素子はＭＯＳトランジスタから離れた位置に形成することが多いので、配線抵抗や配線の引き回し等に考慮する必要がある。そのため、ＭＯＳトランジスタのオン抵抗を利用する方がレイアウト設計は容易である。
【００３５】
また、半導体チップ上に形成された回路においては、チップ上における回路の位置に応じてチップの電源端子や接地端子から回路までの距離が異なる、つまり電源ラインと接地ラインの長さが異なることで、ラインの有する抵抗成分による電圧降下量に差が生じることがある。従って、図５の変形例において、抵抗素子Ｒ１，Ｒ２の抵抗値を決定する際には、電源ラインおよび接地ラインの有する抵抗成分を含めて、抵抗比が（１／ｇｍp）：（１／ｇｍn）となるように設定すると良い。さらに、電源ラインと接地ラインとで、ラインの断面積や途中のスルーホールの数、電源端子と接地端子に接続されるボンディングワイヤの長さ等が異なることで電圧降下量に差が生じる場合には、それらの抵抗成分を含めて抵抗Ｒ１：Ｒ２の抵抗値を設定するのが良い。
【００３６】
図７には、図１の実施形態におけるサンプル・ホールド回路Ｓ／ＨとローカルＤＡ変換回路ＤＡＣの機能を併せ持つ回路Ｓ／Ｈ＆ＤＡＣの具体的な回路例を示す。
【００３７】
この実施例におけるローカルＤＡ変換回路は、電荷分配型のＤＡ変換回路であって、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1からなる容量アレイを備える。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、コンパレータＣＭＰの初段インバータＩＮＶ１の入力端子に接続される。重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ０〜ＳＷn-1によって、基準電圧Ｖref_h、Ｖref_lまたは入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。
【００３８】
そして、上記切替えスイッチＳＷ０〜ＳＷn-1は、逐次比較レジスタＳＡＲの値とサンプリングクロックに応じて接続端子が決定される。図７（Ａ）に示されているのは、各スイッチのサンプリング期間における状態であり、切替えスイッチＳＷ０〜ＳＷn-1はすべて対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加し入力電圧の電位に応じた電荷をチャージする。
【００３９】
図７（Ｂ）には、比較判定期間（ホールド期間）における各切替えスイッチＳＷ０〜ＳＷn-1の状態が示されている。図７（Ｂ）に示されているように、比較判定期間における切替えスイッチＳＷ０〜ＳＷn-1は、Ｖref_hまたはＶref_lのいずれか一方である。比較判定期間にＶref_hとＶref_lのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がインバータＩＮＶ１の入力端子に供給される。
【００４０】
コンパレータにおいては、サンプリング期間にスイッチＳＳ１がオンされてインバータＩＮＶ１の入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。
【００４１】
比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０〜ＳＷn-1がレジスタＳＡＲの値に応じて基準電圧Ｖref_hまたはＶref_lに接続される。これにより、インバータＩＮＶ１の入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０〜ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。
【００４２】
そして、このときスイッチＳＳ１がオフされてインバータＩＮＶ１の入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。つまり、入力アナログ電圧が比較電圧よりも高いときはロウレベルの信号を、また入力アナログ電圧が比較電圧よりも低いときはハイレベルの信号を出力するコンパレータとして動作する。
【００４３】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、増幅段としてのＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは１つのインバータからなるコンパレータであってもよい。
【００４４】
また、図３の実施例においては、コンパレータの各インバータを構成するＰ−ＭＯＳトランジスタＱ１，Ｎ−ＭＯＳトランジスタＱ２と直列に設けられているＰ−ＭＯＳトランジスタＱ１２……とＮ−ＭＯＳトランジスタＱ２２……の他に、これらのトランジスタと直列に接続された抵抗素子を設け、該スイッチ素子と直列に設けられているトランジスタをスイッチとして動作させ、接続される抵抗素子の数を変えることで抵抗値を調整するように構成してもよい。
【００４５】
さらに、上記実施形態では、Ｐ−ＭＯＳトランジスタＱ１側とＮ−ＭＯＳトランジスタＱ２側の両方にそれぞれ抵抗値調整手段もしくは可変抵抗を接続しているが、片側のみに抵抗値調整手段もしくは可変抵抗を設けた構成であっても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す回路構成図である。
【図２】実施形態におけるコンパレータの各増幅段の第１の実施例を示す回路図である。
【図３】実施形態におけるコンパレータの各増幅段の第２の実施例を示す回路図である。
【図４】図２の実施例のコンパレータのより具体的な回路例を示す回路図である。
【図５】図２の実施例のコンパレータの変形例を示す回路図である。
【図６】チョッパ型コンパレータを用いた従来の逐次比較型ＡＤ変換回路の一例を示す回路構成図である。
【図７】実施形態のＡＤ変換回路におけるサンプリング回路＆ローカルＤＡ変換回路の一実施例を示す回路図である。
【符号の説明】
【００４７】
Ｓ／Ｈ  サンプル・ホールド回路
ＤＡＣ  ローカルＤＡ変換回路
ＣＭＰ  コンパレータ
ＣＮＴ  制御回路
ＶＤＴ  電源電圧検出回路
ＲＥＧ  抵抗値設定用のレジスタ
ＩＮＶ１〜ＩＮＶ３  増幅段としてのインバータ
ＲＴ１１〜ＲＴ３２  抵抗値調整手段
ＶＲ１１〜ＶＲ３２  可変抵抗手段
Ｓ１，Ｓ２，Ｓ３  短絡用スイッチ
Ｃｃ１，Ｃｃ２  容量
ＳＡＲ  逐次比較レジスタ
Ｃ０〜Ｃn-1  重み容量
ＳＷ０〜ＳＷn-1  切替えスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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