(57)【要約】【課題】高いスイッチング速度と低いオン抵抗とを両立させたＩＧＢＴを得る。【解決手段】このＩＧＢＴ１０においては、結晶欠陥層２５が、活性領域２０においてはｎ層１０２中に、非活性領域４０においてはｐ型基板１０１中に形成されている。すなわち、活性領域２０における結晶欠陥層２５は、非活性領域４０における結晶欠陥層２５よりも表面からみて浅い位置に形成されている。このＩＧＢＴ１０においては、上記の構成により、正孔注入量が非活性領域４０において少なくされることにより、スイッチング速度が高くなる。一方、活性領域２０における正孔注入量の減少は非活性領域４０よりも小さくなる。従って、この際のオン抵抗の増大は抑制される。【選択図】図１
2010109031.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型基板上にｎ層が形成された構成の半導体基板上に、前記ｐ型基板をコレクタ、前記ｎ層をベースとして、表面側にエミッタ及びゲートが形成された構成の絶縁ゲートバイポーラトランジスタ素子を具備し、前記半導体基板中に結晶欠陥が多く導入された結晶欠陥層が形成された半導体装置であって、
前記半導体基板において前記絶縁ゲートバイポーラトランジスタ素子が形成された領域である活性領域における前記結晶欠陥層は、前記半導体基板において前記絶縁ゲートバイポーラトランジスタ素子が形成されていない領域である非活性領域における前記結晶欠陥層よりも前記表面からみて浅い位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記非活性領域における正孔注入量が前記活性領域における正孔注入量よりも少なくなるように、前記結晶欠陥層が前記活性領域及び前記非活性領域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域において形成された絶縁ゲートバイポーラトランジスタ素子のエミッタに接続されたエミッタ共通電極がニッケル又はニッケルを含む合金を含んで形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ｐ型基板上にｎ層が形成された構成の半導体基板上に、前記ｐ型基板をコレクタ、前記ｎ層をベースとして、表面側にエミッタ及びゲートが形成された構成の絶縁ゲートバイポーラトランジスタ素子を具備し、前記半導体基板中に結晶欠陥が多く導入された結晶欠陥層が形成された半導体装置の製造方法であって、
前記半導体基板上に前記絶縁ゲートバイポーラトランジスタ素子を形成するトランジスタ形成工程と、
前記絶縁ゲートバイポーラトランジスタ素子上において、前記絶縁ゲートバイポーラトランジスタ素子のエミッタに接続されたエミッタ共通電極を形成する電極形成工程と、
前記表面側からイオン注入を行うことによって前記結晶欠陥層を前記半導体基板中に形成するイオン注入工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、大電流で動作させることが可能な絶縁ゲートバイポーラトランジスタの構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、大電流で駆動することのできる絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略）が、スイッチング素子として用いられている。
【０００３】
図４は、典型的なＩＧＢＴ素子の断面構造の一例である。このＩＧＢＴ素子１００においては、バイポーラトランジスタの機能と絶縁ゲート型トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）の機能とが組み合わせられている。ここでは、バイポーラトランジスタのコレクタとなるｐ型基板１０１上にベースとなるｎ層１０２が形成され、エミッタとなるｐ＋層１０３、ｎ＋層１０４、ＭＯＳＦＥＴの一部であるゲート酸化膜１０５、ゲート１０６が表面側（図４中上側）に形成されている。ｐ＋層１０３、ｎ＋層１０４にはエミッタ電極１０７が接続されており、これとゲート１０６との間のショートを防ぐための絶縁層１０８が形成されている。この構造においては、ｎ層１０２、ｎ＋層１０４、ゲート酸化膜１０５、ゲート１０６によってＭＯＳＦＥＴが形成される。このＭＯＳＦＥＴの動作電流がｐ型基板１０１、ｎ層１０２、ｐ＋層１０３によって形成されるｐｎｐ（バイポーラ）トランジスタのベース電流となる。すなわち、ゲート電圧が閾値以上とされてこのＭＯＳＦＥＴがオンとされることによってこのｐｎｐトランジスタもオンとされる。この際、元々のｎ層１０２自身の抵抗は低くなくとも、ｎ層１０２にｐ型基板１０１から正孔が注入されることによって伝導度変調が起こり、その伝導度がｐｎｐトランジスタのオン時には高くなるため、大電流を流す、すなわちオン抵抗を低くすることができる。従って、注入される正孔量を多くすることによって、オン抵抗を低くすることができる。なお、実際には上記の構成のＩＧＢＴ素子１００が同一基板上に複数形成され、これらが並列に接続されることによって特にオン抵抗を低くしている場合が多い。この場合には、同一の半導体基板上に図４の構成のＩＧＢＴ素子１００が複数形成され、これらが並列に接続された構成となる。
【０００４】
一方、このＩＧＢＴ素子１００がオフされる際には、ゲート電圧が閾値よりも小さくされることによりＭＯＳＦＥＴがオフとなり、ベース電流がオフとされる。これにより、ｐｎｐトランジスタもオフとなるが、この際、ｎ層１０２にオン時に存在していた正孔が消滅するまで、電流は流れる。すなわち、この正孔は電子と再結合して消滅するが、これが消滅するまでの間はこのｐｎｐトランジスタは完全にはオフとはならない。従って、このＩＧＢＴのスイッチング速度を向上させるためには、この正孔が消滅するまでの時間（正孔の寿命）を短縮させることが必要になる。
【０００５】
このために、ｎ層１０２における正孔の寿命を短くする構造が提案されている。例えば、特許文献１には、ｎ層中に正孔寿命の短くなる結晶欠陥層をイオン注入によって形成する技術が記載されている。この技術においては、例えば水素やヘリウム等の軽元素をイオン注入することによって特定の深さにおいてのみ結晶欠陥層を形成することができ、この結晶欠陥層において特に正孔寿命を短くすることができることを利用している。また、特許文献２には、同様の結晶欠陥層をｐ型基板側に形成する技術が記載されている。こうした技術を用いることによって、ＩＧＢＴ素子１００のスイッチング性能を向上させることができた。
【０００６】
【特許文献１】特開２００１−１０２３９２号公報
【特許文献２】特開平４−２６９８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ベースとなるｎ層１０２における正孔はスイッチング速度を低下させている一因となる一方で、前記のＩＧＢＴの動作原理より、そのオン抵抗を低くすることにも直接寄与している。従って、このｎ層１０２における正孔の寿命を短くしたり、その注入量を制限することにより、スイッチング速度は向上するが、オン抵抗が高くなる。すなわち、上記の技術においては、スイッチング速度とオン抵抗とはトレードオフの関係にあった。
【０００８】
従って、高いスイッチング速度と低いオン抵抗とを両立させたＩＧＢＴを得ることは困難であった。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、ｐ型基板上にｎ層が形成された構成の半導体基板上に、前記ｐ型基板をコレクタ、前記ｎ層をベースとして、表面側にエミッタ及びゲートが形成された構成の絶縁ゲートバイポーラトランジスタ素子を具備し、前記半導体基板中に結晶欠陥が多く導入された結晶欠陥層が形成された半導体装置であって、前記半導体基板において前記絶縁ゲートバイポーラトランジスタ素子が形成された領域である活性領域における前記結晶欠陥層は、前記半導体基板において前記絶縁ゲートバイポーラトランジスタ素子が形成されていない領域である非活性領域における前記結晶欠陥層よりも前記表面からみて浅い位置に形成されていることを特徴とする。
本発明の半導体装置において、前記非活性領域における正孔注入量が前記活性領域における正孔注入量よりも少なくなるように、前記結晶欠陥層が前記活性領域及び前記非活性領域に形成されていることを特徴とする。
本発明の半導体装置において、前記活性領域において形成された絶縁ゲートバイポーラトランジスタ素子のエミッタに接続されたエミッタ共通電極がニッケル又はニッケルを含む合金を含んで形成されることを特徴とする。
本発明の半導体装置の製造方法は、ｐ型基板上にｎ層が形成された構成の半導体基板上に、前記ｐ型基板をコレクタ、前記ｎ層をベースとして、表面側にエミッタ及びゲートが形成された構成の絶縁ゲートバイポーラトランジスタ素子を具備し、前記半導体基板中に結晶欠陥が多く導入された結晶欠陥層が形成された半導体装置の製造方法であって、前記半導体基板上に前記絶縁ゲートバイポーラトランジスタ素子を形成するトランジスタ形成工程と、前記絶縁ゲートバイポーラトランジスタ素子上において、前記絶縁ゲートバイポーラトランジスタ素子のエミッタに接続されたエミッタ共通電極を形成する電極形成工程と、前記表面側からイオン注入を行うことによって前記結晶欠陥層を前記半導体基板中に形成するイオン注入工程と、を具備することを特徴とする。
【発明の効果】
【００１１】
本発明は以上のように構成されているので、高いスイッチング速度と低いオン抵抗とを両立させたＩＧＢＴを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体装置を実施するための最良の形態となる絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略）につき説明する。このＩＧＢＴ１０の構成の断面図が図１である。
【００１３】
このＩＧＢＴ１０においては、半導体（シリコン）基板１１において、図１中左側に図４と同様の構造のＩＧＢＴ素子１００が複数配列されており、並列に接続されている領域（活性領域２０）が存在する。ただし、これらのＩＧＢＴ素子において、図４における一方のエミッタ領域は隣接するＩＧＢＴ素子と共通化されており、かつエミッタ電極は全てのＩＧＢＴ素子１００において共通化されている。図１中右側はチップ外周部（端部）３０となっており、活性領域２０とチップ外周部３０との間の領域（非活性領域４０）にはＩＧＢＴ素子は形成されていない。その代わりに、チップ外周部３０と活性領域２０との間の間には、耐圧を保持するためのガードリングとして形成されたガードリングｐ層４１が活性領域２０を囲んだ形態で複数形成されている。なお、このガードリングｐ層４１はＩＧＢＴ素子１００の個々の動作には影響しない。また、図１中には他の構成要素も記載されているが、本願発明の内容と直接関係がない構成要素についての説明は省略する。
【００１４】
上記の構造において用いられる半導体基板１１は、コレクタとなるｐ型基板１０１、ベースとなるｎ層１０２の２層から構成されている。すなわち、これらは活性領域２０、非活性領域４０中において一様に存在している。
【００１５】
一方、図４に示されたｐ＋層１０３，ｎ＋層１０４、ゲート酸化膜１０５、ゲート１０６は個々のＩＧＢＴ素子毎に形成されている。ただし、エミッタとなる各ｐ＋層１０３、各ｎ＋層１０４はエミッタ共通電極２１で接続されている。同様に、各ゲート１０６もゲート電極（図示せず）で接続されている。また、エミッタ共通電極２１とゲート電極等がショートしないように、図４における絶縁層が一体化された絶縁層２２が全面に形成されている。この構成により、このＩＧＢＴ１０においては、半導体基板１１上に形成された各ＩＧＢＴ素子１００は並列に接続されて動作する。
【００１６】
ここで、このＩＧＢＴ１０においては、結晶欠陥層２５が、活性領域２０においてはｎ層１０２中に、非活性領域４０においてはｐ型基板１０１中に形成されている。すなわち、活性領域２０における結晶欠陥層２５は、非活性領域４０における結晶欠陥層２５よりも表面からみて浅い位置に形成されている。この結晶欠陥層２５は、特許文献１に記載の素子と同様に、水素やヘリウム等の軽元素をイオン注入することによってｎ層１０２またはｐ型基板１０１中に導入された結晶欠陥が多く導入された層である。この層が形成される深さは、イオン注入された軽元素の飛程によって決まる。また、結晶欠陥層２５は、この深さ（イオンの飛程）を中心として図１中の上下方向に、注入されたイオンの分布に応じた広がりをもち、この広がりが結晶欠陥層２５の厚さとなる。これらはイオン注入条件によって適宜設定できるが、結晶欠陥層２５が形成される深さを活性領域２０と非活性領域４０において変えることが、後述する製造方法によって特に容易に行われる。
【００１７】
すなわち、このＩＧＢＴ１０においても特許文献１等と同様に結晶欠陥層２５を導入しているが、特許文献１に記載の構造とは異なり、活性領域２０と非活性領域４０とで結晶欠陥層２５の形成される箇所（図１中における深さ）を異ならせている。この作用につき以下に説明する。
【００１８】
前記の通り、この結晶欠陥層２５中においては正孔の寿命が短くなるため、この存在によってｎ層１０２への正孔注入量は影響を受ける。この際、結晶欠陥層２５の存在する深さによってその効果は異なる。例えば、結晶欠陥層２５がｎ層１０２中にある場合には、ｐ型基板１０１とｎ層１０２との界面（ｐｎ接合）から注入された正孔はこの結晶欠陥層２５中の結晶欠陥にトラップされる。ただし、この正孔はｐ型基板１０１からｎ層１０２に図１中で下側から上側へ拡散によって注入されたものであるため、このｐｎ接合に近いほどその濃度が高い。従って、この結晶欠陥層２５がこのｐｎ接合に近い箇所にある場合の方が正孔注入量を減少させる効果が大きい。従って、結晶欠陥層２５がｎ層１０２中に形成されている場合には、結晶欠陥層２５がこのｐｎ接合に近い箇所にあるほど注入正孔量は少なくなる。
【００１９】
一方、ｐ型基板１０１中に結晶欠陥層２５が形成された場合、この結晶欠陥層２５においては注入されるべき正孔の数は少ない。従って、この結晶欠陥層２５がｐ型基板１０１中にある場合も、正孔注入量に影響を及ぼす。例えば、結晶欠陥層２５がｐ型基板１０１においてｐｎ接合から離れた箇所にある場合（図１において結晶欠陥層２５が下側にある場合）には、結晶欠陥層２５よりもｐｎ接合に近い結晶欠陥のないｐ層の影響が大きくなるため、結晶欠陥層２５がｐｎ接合から離れるほど正孔注入量は多くなる。すなわち、結晶欠陥層２５がｎ層１０２中にある場合とはそのメカニズムは異なるが、結晶欠陥層２５のｐｎ接合からの距離に応じた正孔注入量の変化は、結晶欠陥層２５がｐ型基板１０１中にある場合でも同様である。
【００２０】
以上より、結晶欠陥層２５がｐｎ接合に近い箇所にある場合には正孔注入量が少なくなり、結晶欠陥層２５がｐ型基板１０１とｎ層１０２との界面から図１における上側あるいは下側に離れた場合には、正孔注入量は多くなる。従って、この結晶欠陥層２５の深さと正孔注入量との関係は、概念的には図２に示す通りになる。ただし、前記の通り、結晶欠陥層２５が正孔注入量に影響を与えるメカニズムはこれがｎ層１０２中にある場合とｐ型基板１０１中にある場合とでは異なるため、ｐｎ接合を中心にして完全に対称な特性とはならない。従って、正孔注入量が最も少なくなる深さはｐｎ接合とは一致せず、その深さは素子構造に影響される。実験的には、この深さに最も大きな影響を与えるのはｐ型基板１０１の不純物濃度であり、これが高い場合には浅くなる傾向がある。具体的には、これが１×１０１８〜１０１９ｃｍ−３の場合に、図２に示すとおり、ｐｎ接合からｐ型基板１０１側に１０μｍ程度の深さであった。
【００２１】
従って、図１に示すように、結晶欠陥層２５が活性領域２０においてはｎ層１０２中に形成され、非活性領域４０においてはｐ型基板１０１中に形成されている場合には、正孔注入量に対する結晶欠陥層２５の影響は非活性領域４０においてより大きくなる。すなわち、ｐ型基板１０１及びｎ層１０２は活性領域２０と非活性領域４０において一様に形成されているものの、ｐ型基板１０１からｎ層１０２へ注入される正孔注入量は非活性領域４０において小さくなる。
【００２２】
ここで、前記の通り、正孔注入量はこのＩＧＢＴ１０のオン抵抗を小さくすることに寄与する一方で、スイッチング速度の低下の原因ともなる。この際、オン抵抗の低下に寄与する、すなわち、動作電流を大きくすることに寄与するのは主にＩＧＢＴ素子１００が形成された箇所（活性領域２０）において注入された正孔であり、非活性領域４０において注入された正孔がこれに寄与する割合は小さい。一方、非活性領域４０において注入された正孔がオフ時に残留していると、ＩＧＢＴ素子１００に流れる電流が減衰しにくく裾を引いた状態となる、すなわち、スイッチング時間が長くなる。すなわち、非活性領域４０において注入された正孔がオン抵抗に与える影響は小さいが、この正孔がスイッチング時間に与える影響は大きい。従って、非活性領域４０における正孔注入量を活性領域２０よりも少なくすれば、オン抵抗を低く保ったままで、スイッチング速度を高めることができる。
【００２３】
このＩＧＢＴ１０においては、上記の構成により、正孔注入量が非活性領域４０において少なくされることにより、スイッチング速度が高くなる。一方、活性領域２０における正孔注入量の減少は非活性領域４０よりも小さくなる。従って、この際のオン抵抗の増大は抑制される。
【００２４】
従って、高いスイッチング速度と低いオン抵抗とを両立させたＩＧＢＴを得ることができる。
【００２５】
なお、上記の例では、活性領域２０における結晶欠陥層２５はｎ層１０２中のｐｎ接合付近に形成され、非活性領域４０中のｐｎ接合付近に形成されていたが、これに限られるものではない。図２の特性において、非活性領域４０中の結晶欠陥層２５の位置における正孔注入量が、活性領域２０中の結晶欠陥層２５の位置における正孔注入量よりも少なくなっている限りにおいて、同様の効果が得られる。例えば、活性領域２０、非活性領域４０のどちらにおいても結晶欠陥層２５はｎ層１０２中に形成され、活性領域２０における結晶欠陥層２５はより浅い位置（図１中の上側）にある場合でも、同様の効果が得られる。また、非活性領域４０中の結晶欠陥層２５がｐｎ接合から１０μｍ程度下側に形成され、活性領域２０中の結晶欠陥層２５がこれよりも浅い位置に形成されている場合でも同様である。従って、非活性領域４０中の結晶欠陥層２５がｐｎ接合から１０μｍ以内の深さに形成され、かつ活性領域２０中の結晶欠陥層２５がこれよりも浅い箇所に形成された場合には、同様の効果を奏する。
【００２６】
また、この構造においては、活性領域２０における正孔注入量が低減されることにより、寄生トランジスタ効果やラッチアップも抑制される。従って、ＩＧＢＴの破壊耐性も向上させることができる。
【００２７】
また、上記の例では、動作が主にｐ型基板１０１（エミッタ）側からの正孔注入量によって決まるノンパンチスルー型の動作をするＩＧＢＴにつき記載した。しかしながら、上記の原理より、動作が主にｎ層１０２中での正孔の寿命によって決まるパンチスルー型の動作をするＩＧＢＴについても、同様に本実施の形態の構成が有効であることは明らかである。また、トレンチ構造を用いてＭＯＳ部を高集積化したトレンチ型ＩＧＢＴに対しても同様に有効であることも明らかである。
【００２８】
また、上記の例では、上記の構造がｐ型基板上に形成されている例につき記載したが、ｐ型基板の代わりにイントリシック基板を用い、これに不純物拡散等を行ってｐ層を形成した上に上記の構造を形成した場合でも、同様の効果を奏することは明らかである。すなわち、半導体基板の構成は上記の動作が行える限りにおいて任意である。
【００２９】
以下、上記のＩＧＢＴ１０の製造方法の一例につき説明する。上記の構造は、以下に述べる製造方法によって特に容易に形成することができる。
【００３０】
図３は、この製造方法を模式的に示す工程断面図である。まず、図３（ａ）に示されるように、ＩＧＢＴにおけるゲートやエミッタ領域等が半導体基板１１上に形成される（トランジスタ形成工程）。この製造工程は例えば特許文献１等に記載のものと同様である。すなわち、シリコンのｐ型基板１０１上にエピタキシャル成長によってｎ層１０２を形成し、これが半導体基板１１となる。その後、ゲート酸化膜１０５を形成した後にホウ素等を選択的にイオン注入することによってｐ＋層１０３を形成し、更にリン、砒素等を同様にイオン注入することによってｎ＋層１０４を形成する。ゲート１０６はゲート酸化膜１０５上に多結晶シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって形成した後に、これを選択的にエッチングすることによって形成される。
【００３１】
次に、図３（ｂ）に示されるように、各ＩＧＢＴ素子１００を電気的に接続する工程（電極形成工程）を行う。ここでは、全面に絶縁層２２が形成された上で、各ゲート１０６、各ｐ＋層１０３及びｎ＋層１０４に対して導通がとれるように絶縁層２２に対してコンタクト孔が形成され、これを介してゲート電極（図示せず）、エミッタ共通電極２１が形成される。これらの電極を形成するに際しては、例えば、金属材料で構成された層を全面に形成し、その後でリソグラフィ、エッチング（ウェットエッチング、ドライエッチング）を行うことにより、所望のパターンのゲート電極、エミッタ共通電極２１とすることができる。以上の工程は従来より公知の製造工程と同様である。
【００３２】
ここで、ゲート電極は活性領域２０の端のみに形成することによって各ゲート１０６を接続してもよい。これに対して、エミッタ共通電極２１は、図３（ａ）における上側から見て、活性領域２０の大部分を覆い、非活性領域４０は覆っていない形態とする。
【００３３】
次に、図３（ｃ）に示すように、同図中の上側（表面側）から水素やヘリウム等の軽元素をイオン注入する（イオン注入工程）。この際、イオン注入は全面にわたり一様に行われる。すなわち、注入されるイオンのエネルギーは一定であり、照射密度は一様である。
【００３４】
このイオンは半導体基板１１（ｎ層１０２）に到達するが、その際、ｎ層１０２の上に形成されている層を透過した後でｎ層１０２に到達する。ｎ層１０２の上に形成されている層とは、絶縁層２２、ゲート電極、エミッタ共通電極２１等である。ここで、例えば絶縁層２２はＳｉＯ２等の比較的イオン阻止能の低い材料で構成されるため、その影響が小さいのに対して、エミッタ共通電極２１は金属で構成されるため、イオン阻止能が高い。更に、エミッタ共通電極２１は前記の通り、活性領域２０のほぼ全面にわたり形成されている。なお、ｐ＋層１０３及びｎ＋層１０４の主成分はシリコンであり、ｎ層１０２と同様であるため、これらの有無によりｎ層１０２に到達するイオンは影響を受けない。
【００３５】
従って、図３（ｃ）に示されるように、ｎ層１０２中におけるイオンのエネルギーは、エミッタ共通電極２１の存在により減衰され、活性領域２０においては非活性領域４０よりも実効的に低くなる。なお、同図中では矢印の長さをイオンのエネルギーに対応させて表示している。
【００３６】
このイオンのエネルギーが高い場合には深い箇所に結晶欠陥層２５が形成され、低い場合には浅い箇所に結晶欠陥層２５が形成される。従って、図３（ｄ）に示されるように、活性領域２０においては浅い箇所に結晶欠陥層２５が形成され、非活性領域４０には深い箇所に結晶欠陥層２５が形成される。すなわち、図１の形態で結晶欠陥層２５が形成される。
【００３７】
この製造方法においては、イオンをエミッタ共通電極２１を通して注入するために、エミッタ共通電極の材質及び厚さとイオンのエネルギーは、図３（ｄ）の構成が実現されるように設定する。例えば、エミッタ共通電極２１を０．５μｍの厚さのニッケル（Ｎｉ）で構成し、Ｈｅイオンの加速電圧を２０ｋｅＶとして注入する場合、活性領域２０における結晶欠陥層２５は非活性領域４０における結晶欠陥層２５よりも４μｍ程度浅い箇所に形成されるため、この構成が実現できる。
【００３８】
上記の製造方法においては、結晶欠陥層２５を形成するためにイオン注入を行っているが、その際に、新たな工程、例えばリソグラフィ等を用いてイオン注入の際のマスクを形成する工程を行うことなく、結晶欠陥層２５の深さを活性領域２０と非活性領域４０とで異ならせている。従って、単純な工程で図１の構造のＩＧＢＴ１０を製造することができる。あるいは、リソグラフィ等を新たに行うことなしに自己整合的に結晶欠陥層２５を形成することができるため、結晶欠陥層２５の形成される深さを高い精度で活性領域２０においてのみ浅くすることができる。
【００３９】
なお、注入されるイオン種は、特許文献１等に記載の場合と同様に、水素やヘリウム等の軽元素が好ましい。重元素を注入した場合には、結晶欠陥を導入する以外にも、例えば、注入された重元素自身の及ぼす電気的効果や、エミッタ共通電極２１の構成元素がノックオンされてｎ層１０２等に注入されることによる影響が生ずる。
【００４０】
なお、エミッタ共通電極２１の材質、厚さは前記の通りに適宜設定されるが、その構造は、単層構造に限られず、積層構造又は合金を含む構造とすることができる。例えば、Ａｌ、Ａｌ／Ｃｕ、Ａｌ／Ｔｉ／Ｎｉ、Ｔｉ／Ａｌ等の材料及び構造を用いることができる。ただし、Ａｌは軽く、イオンを減速させる効果が小さいため、より重いＮｉ等を用いることが好ましい。従って、この観点からは、エミッタ共通電極２１の中にはＮｉ又はＮｉ合金を含むことが好ましく、Ａｌ／Ｎｉ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ（Ａｇ）等の積層構造を用いることが好ましい。
【００４１】
なお、実際には活性領域２０上にはエミッタ共通電極２１以外にもゲート１０６、絶縁層２２等が不均一に存在している。しかしながら、特にエミッタ共通電極２１をこうした材料で構成すれば、注入されたイオンにエミッタ共通電極２１以外の構成要素が与える影響は比較的小さくなる。従って、厳密には活性領域２０において結晶欠陥層２５が形成される深さは一様とはならないが、このＩＧＢＴ１０における前記の効果を得ることに対しては、エミッタ共通電極２１以外による大きな影響はない。
【００４２】
また、エミッタ共通電極２１は活性領域２０の広い範囲を覆う形態であることが前記の効果を得る上では好ましいが、必ずしも全面を覆う必要はなく、例えば個々のＩＧＢＴ素子１００の動作に与える影響の大きな箇所にのみ形成した形態としてもよい。
【００４３】
なお、この製造方法によって上記の構成のＩＧＢＴ（半導体装置）を製造することができるが、これに限られるものではなく、結晶欠陥層２５を活性領域２０と非活性領域４０とで異なる深さに形成できれば、他の製造方法を用いることができる。例えば、製造工程は複雑になるものの、半導体基板１１における非活性領域４０の裏面にマスクを形成し、裏面からイオン注入することによっても同様の構造を製造することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係るＩＧＢＴの構造の断面図である。
【図２】半導体基板中において形成された結晶欠陥層の深さと正孔注入量との関係を示す図である。
【図３】本発明の実施の形態に係るＩＧＢＴの製造方法を示す工程断面図である。
【図４】ＩＧＢＴ素子の構造を示す断面図である。
【符号の説明】
【００４５】
１０  ＩＧＢＴ（半導体装置）
１１  半導体基板
２０  活性領域
２１  エミッタ共通電極
２２、１０８  絶縁層
２５  結晶欠陥層
３０  チップ外周部
４０  非活性領域  
４１  ガードリングｐ層
１００  ＩＧＢＴ素子
１０１  ｐ型基板
１０２  ｎ層
１０３  ｐ＋層
１０４  ｎ＋層
１０５  ゲート酸化膜
１０６  ゲート
１０７  エミッタ電極
【図２】
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【図４】
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【図１】
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【図３】
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