(57)【要約】【課題】出力信号の数を多くすることを、低コストで実現する。【解決手段】複数の出力信号を生成する表示パネル駆動装置であって、それぞれが１ビットの値を格納する複数のセルを有し、入力信号の値を前記複数のセルの１つに格納させ、格納された値を前記複数のセルの間で順次シフトするシフトレジスタと、前記シフトレジスタの前記複数のセルの少なくとも一部にそれぞれ対応する複数のセレクタとを有する。前記シフトレジスタの前記複数のセルの数は、前記複数の出力信号より少なく、前記シフトレジスタは、前記入力信号の値を、第１の向きにシフトし、その後、第２の向きにシフトする。前記複数のセレクタは、それぞれ、対応するセルの値を示す信号を、前記シフトレジスタのシフトの向きの変更に従って、対応する複数の出力信号のうちの異なる出力信号として出力する。【選択図】図２
2010145803.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動するための複数の出力信号を生成する表示パネル駆動装置であって、
それぞれが１ビットの値を格納する複数のセルを有し、入力信号の値を前記複数のセルの１つに格納させ、格納された値を前記複数のセルの間で順次シフトするシフトレジスタと、
前記シフトレジスタの前記複数のセルの少なくとも一部にそれぞれ対応する複数のセレクタとを備え、
前記シフトレジスタの前記複数のセルの数は、前記複数の出力信号より少なく、
前記シフトレジスタは、前記入力信号の値を、第１の向きにシフトし、その後、第２の向きにシフトし、
前記複数のセレクタは、それぞれが、重複しないように前記複数の出力信号のうちの２つ以上の出力信号に対応し、前記対応するセルの値を示す信号を前記対応する複数の出力信号のうちの１つとして出力し、前記対応するセルの値を示す信号を、前記シフトレジスタのシフトの向きの変更に従って、前記対応する複数の出力信号のうちの異なる出力信号として出力する
表示パネル駆動装置。
【請求項２】
請求項１に記載の表示パネル駆動装置において、
前記複数のセレクタの複数の出力信号にそれぞれ対応し、前記対応するセレクタの出力信号に従って、前記表示パネルの駆動に必要な電圧の信号を生成して出力する複数の出力回路を更に備える
表示パネル駆動装置。
【請求項３】
請求項１に記載の表示パネル駆動装置において、
前記シフトレジスタの複数のセルにそれぞれ対応し、それぞれが、前記シフトレジスタの対応するセルの値を示す信号に基づいて、時間差を有する２つの信号を生成して出力する複数の出力制御部を更に備え、
前記複数のセレクタは、それぞれ、対応する前記出力制御部で生成された２つの信号を前記出力信号として出力する
表示パネル駆動装置。
【請求項４】
請求項１に記載の表示パネル駆動装置において、
前記シフトレジスタは、
前記入力信号の前記第１の向きへのシフトと、前記第２の向きへのシフトとを交互に繰り返し、
前記複数のセレクタは、それぞれ、前記対応するセルの値を示す信号を、前記シフトレジスタのシフトの向きが変わるごとに、前記対応する複数の出力信号の１つとして順に出力する
表示パネル駆動装置。
【請求項５】
請求項１に記載の表示パネル駆動装置において、
前記シフトレジスタは、
それぞれが１ビットを格納するセルを、それぞれ少なくとも１つ有する第１、第２及び第３のレジスタを有し、
前記シフトレジスタが前記第１の向きにシフトする場合には、前記第１のレジスタは、前記入力信号又は前記第２のレジスタから出力された信号をクロックに従って前記第２のレジスタにシフトし、前記第２のレジスタは、前記第１のレジスタから出力された信号を前記クロックに従って前記第３のレジスタにシフトし、
前記シフトレジスタが前記第２の向きにシフトする場合には、前記第３のレジスタは、前記第２のレジスタから出力された信号を前記クロックに従って前記第２のレジスタにシフトし、前記第２のレジスタは、前記第３のレジスタから出力された信号を前記クロックに従って前記第１のレジスタにシフトする
表示パネル駆動装置。
【請求項６】
請求項５に記載の表示パネル駆動装置において、
前記第２のレジスタは、それぞれが１ビットを格納する複数のセルを有し、
前記複数のセルは、
前記シフトレジスタが前記第１の向きにシフトする場合には、前記第１のレジスタから出力された信号を前記クロックに従って前記第１の向きにシフトし、
前記シフトレジスタが前記第２の向きにシフトする場合には、前記第３のレジスタから出力された信号を前記クロックに従って前記第２の向きにシフトする
表示パネル駆動装置。
【請求項７】
請求項５に記載の表示パネル駆動装置において、
前記第３のレジスタは、
前記第２のレジスタの出力を格納し、出力する第１のセルと、
前記第１のセルの出力を格納し、前記第２のレジスタに出力する第２のセルとを有する
表示パネル駆動装置。
【請求項８】
請求項７に記載の表示パネル駆動装置において、
前記第１のレジスタは、
前記第２のレジスタの出力を格納し、出力する第１のセルと、
前記入力信号又は前記第１のセルの出力を格納し、前記第２のレジスタに出力する第２のセルとを有する
表示パネル駆動装置。
【請求項９】
表示パネルと、
前記表示パネルを駆動するための複数の出力信号を生成する表示パネル駆動装置とを備え、
前記表示パネル駆動装置は、
それぞれが１ビットの値を格納する複数のセルを有し、入力信号の値を前記複数のセルの１つに格納させ、格納された値を前記複数のセルの間で順次シフトするシフトレジスタと、
前記シフトレジスタの前記複数のセルの少なくとも一部にそれぞれ対応する複数のセレクタとを有し、
前記シフトレジスタの前記複数のセルの数は、前記複数の出力信号より少なく、
前記シフトレジスタは、前記入力信号の値を、第１の向きにシフトし、その後、第２の向きにシフトし、
前記複数のセレクタは、それぞれが、重複しないように前記複数の出力信号のうちの２つ以上の出力信号に対応し、前記対応するセルの値を示す信号を前記対応する複数の出力信号のうちの１つとして出力し、前記対応するセルの値を示す信号を、前記シフトレジスタのシフトの向きの変更に従って、前記対応する複数の出力信号のうちの異なる出力信号として出力する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルや液晶表示パネルに代表される表示パネルを駆動する表示パネル駆動装置に関する。
【背景技術】
【０００２】
複数の走査線と複数の信号線とが互いに交差して配置されている表示パネルが知られている。このような表示パネルとしては、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）、液晶表示パネル（ＬＣＤ：Liquid Crystal Display）、エレクトロルミネッセンスパネル（ＥＬ：Electronic Luminescence）等のフラットパネルディスプレイ（ＦＰＤ：Flat Panel Display）が知られている。
【０００３】
表示パネルの画素数の増加に伴い、表示パネルを駆動する装置には、表示パネルを駆動する出力信号の数を多くすることが求められている。しかし、出力信号の数が増加すると、用いられるシフトレジスタの規模や、各出力信号の制御回路等の数も多くなる。このため、出力信号の数を多くすること自体が困難であったり、駆動装置の規模が大きくなってしまい、コストが高くなる。特許文献１には、シフトレジスタを構成するフリップフロップの数を削減したパネル駆動用回路の例が記載されている。
【特許文献１】特開２００２−１３２２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１によると、フリップフロップの数を出力信号の数の半分より少なくすることは困難である。また、出力回路の貫通電流を防止するための回路を設ける場合には、このような貫通電流の防止のための回路が出力信号ごとに必要となる。
【０００５】
本発明に係る表示パネル駆動装置は、表示パネルを駆動するための出力信号の数を多くすることを、低コストで実現することを可能にする。
【課題を解決するための手段】
【０００６】
本発明の例示的実施形態に係る表示パネル駆動装置は、表示パネルを駆動するための複数の出力信号を生成する表示パネル駆動装置であって、それぞれが１ビットの値を格納する複数のセルを有し、入力信号の値を前記複数のセルの１つに格納させ、格納された値を前記複数のセルの間で順次シフトするシフトレジスタと、前記シフトレジスタの前記複数のセルの少なくとも一部にそれぞれ対応する複数のセレクタとを有する。前記シフトレジスタの前記複数のセルの数は、前記複数の出力信号より少なく、前記シフトレジスタは、前記入力信号の値を、第１の向きにシフトし、その後、第２の向きにシフトする。前記複数のセレクタは、それぞれが、重複しないように前記複数の出力信号のうちの２つ以上の出力信号に対応し、前記対応するセルの値を示す信号を前記対応する複数の出力信号のうちの１つとして出力し、前記対応するセルの値を示す信号を、前記シフトレジスタのシフトの向きの変更に従って、前記対応する複数の出力信号のうちの異なる出力信号として出力する。
【０００７】
これによると、シフトレジスタのセルの数を出力信号の数より大幅に少なくすることができる。このため、表示パネル駆動装置の低コスト化を図ることができる。
【０００８】
本発明の例示的実施形態に係る表示装置は、表示パネルと、前記表示パネルを駆動するための複数の出力信号を生成する表示パネル駆動装置とを有する。前記表示パネル駆動装置は、それぞれが１ビットの値を格納する複数のセルを有し、入力信号の値を前記複数のセルの１つに格納させ、格納された値を前記複数のセルの間で順次シフトするシフトレジスタと、前記シフトレジスタの前記複数のセルの少なくとも一部にそれぞれ対応する複数のセレクタとを有する。前記シフトレジスタの前記複数のセルの数は、前記複数の出力信号より少なく、前記シフトレジスタは、前記入力信号の値を、第１の向きにシフトし、その後、第２の向きにシフトする。前記複数のセレクタは、それぞれが、重複しないように前記複数の出力信号のうちの２つ以上の出力信号に対応し、前記対応するセルの値を示す信号を前記対応する複数の出力信号のうちの１つとして出力し、前記対応するセルの値を示す信号を、前記シフトレジスタのシフトの向きの変更に従って、前記対応する複数の出力信号のうちの異なる出力信号として出力する。
【発明の効果】
【０００９】
本発明の実施形態によれば、表示パネル駆動装置におけるシフトレジスタの規模を抑えることが可能になる。したがって、表示パネル駆動装置を低コストで実現することが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。図面における機能ブロック間の実線は、電気的な接続を示している。
【００１１】
図１は、本発明の実施形態による表示装置の構成を示すブロック図である。図１の表示装置は、それぞれ表示パネル駆動装置としての複数のスキャンドライバ１００と、複数のデータ線ドライバ１９２と、これらに駆動される表示パネル１９４とを有している。表示パネル１９４は、典型的にはプラズマディスプレイパネルであるが、液晶表示パネル、エレクトロルミネッセンスパネル等の他の種類のフラットパネルディスプレイであってもよい。
【００１２】
各スキャンドライバ１００は、表示パネル１９４を駆動するための出力信号ＯＵＴ１、…、ＯＵＴ２ｎを生成し、図１において横方向に走る複数の走査線を出力信号ＯＵＴ１〜ＯＵＴ２ｎによって駆動する（ｎは３以上の整数）。各データ線ドライバ１９２は、図１において縦方向に走る複数のデータ線を複数の出力信号によって駆動する。スキャンドライバ１００は、出力信号ＯＵＴ１、…、ＯＵＴ２ｎとしてパルスを１つずつ順に時間をずらしながら出力し、出力信号ＯＵＴ２ｎのパルスが出力されたことを次段のスキャンドライバ１００に信号ＯＵＴによって通知する。このスキャンドライバ１００も同様の動作を行い、更に次の段のスキャンドライバ１００に通知される。
【００１３】
図２は、図１のスキャンドライバ１００の構成例を示すブロック図である。スキャンドライバ１００は、シフトレジスタ２１０と、出力制御部２２２＿１、２２２＿２、…、２２２＿ｎ−１、２２２＿ｎ、２２２＿ｎ＋１と、セレクタ２２４＿１、２２４＿２、…、２２４＿ｎ−１と、出力回路２２６＿１、２２６＿２、…、２２６＿ｎ−１、２２６＿ｎ、２２６＿ｎ＋１、２２６＿ｎ＋２、…、２２６＿２ｎ−１、２２６＿２ｎと、シフト制御部２２８とを有している。シフトレジスタ２１０は、レジスタ２１２、２１４、２１６を有している。レジスタ２１４は、ｎ−２個のセル２４２＿２、…、２４２＿ｎ−１を有している。
【００１４】
シフトレジスタ２１０は、クロックＣＬＫに従って、出力信号ＯＵＴ１〜ＯＵＴ２ｎの数である２ｎより少ないｎ＋１個のビットの値を格納し、右又は左にシフトする。シフトの向きは、シフト制御部２２８から出力されるシフト制御信号ＳＬによって制御される。
【００１５】
図３は、図２のシフトレジスタ２１０の構成例を示すブロック図である。レジスタ２１２はセル２３２を有し、レジスタ２１６はセル２５２、２５４を有している。セル２３２は、セレクタ３３７と、Ｄフリップフロップ３３８とを有する複合セルである。
【００１６】
セレクタ３３７は、シフト制御部２２８から出力されるシフト制御信号ＳＬに従って、端子Ａ及びＢのうちの１つを選択し、選択された端子への入力信号を端子Ｙから出力する。以下では例として、セレクタ３３７は、シフト制御信号ＳＬが“Ｌ”であるときには端子Ａを選択し、シフト制御信号ＳＬが“Ｈ”であるときには端子Ｂを選択することとする。Ｄフリップフロップ３３８は、クロックＣＬＫの立ち上がりエッジに従って、端子Ｄに入力された信号を端子Ｑ１から出力する。本明細書における他のセルも、セル２３２と同様に構成されている。
【００１７】
シフトレジスタ２１０のｎ＋１個のセル２３２、２４２＿２〜２４２＿ｎ−１、２５２、２５４は、１ビットの値をそれぞれ格納する。図３には示されていないが、シフトレジスタ２１０のセルの端子Ｑ１、Ｑ２、…、Ｑｎ−１、Ｑｎ、Ｑｎ＋１から出力される信号は、図２の出力制御部２２２＿１〜２２２＿ｎ＋１にそれぞれ入力される。
【００１８】
図４は、図２のスキャンドライバ１００における信号を示すタイミングチャートである。図２〜図４を参照して、スキャンドライバ１００の動作を説明する。シフト制御部２２８は、シフトレジスタ２１０に右向きのシフト（右シフト）を行わせるときには、シフト制御信号ＳＬとして“Ｈ”を出力し、シフトレジスタ２１０に左向きのシフト（左シフト）を行わせるときには、シフト制御信号ＳＬとして“Ｌ”を出力する。
【００１９】
図４では、まず、シフト制御部２２８は、シフト制御信号ＳＬを“Ｈ”にする。図３の各セルは、それぞれの端子Ｂに入力される信号を選択する。セル２３２は、クロックＣＬＫの立ち上がりエッジに従って、入力信号ＩＮの値を選択して格納し、格納した値を示す信号を端子Ｑ１からセル２４２＿２に出力する。図４のように入力信号ＩＮとしてパルス（アクティブ信号）が入力されると、セル２３２は、幅がクロックＣＬＫの周期に等しいパルスを出力する。
【００２０】
セル２４２＿２は、クロックＣＬＫの立ち上がりエッジに従って、セル２３２から出力された信号の値を格納し、格納した値を示す信号を端子Ｑ２から右隣の次段のセルに出力する。端子Ｑ２から出力される信号は、端子Ｑ１から出力された信号をクロックＣＬＫの周期だけ遅らせた信号である。同様にして、クロックＣＬＫの立ち上がりごとに、入力信号ＩＮが示す値が右向きに順次シフトされ、図４のようにセル２４２＿ｎ−１に達する。
【００２１】
セル２５２は、クロックＣＬＫの立ち上がりエッジに従って、セル２４２＿ｎ−１から出力された信号の値を格納し、格納した値を示す信号を端子Ｑｎからセル２５４に出力する。セル２５４は、クロックＣＬＫの立ち上がりエッジに従って、セル２５２から出力された信号の値を格納し、格納した値を示す信号を端子Ｑｎ＋１からセル２４２＿ｎ−１及びシフト制御部２２８に出力する。
【００２２】
端子Ｑｎ＋１から出力される信号が“Ｈ”になると、シフト制御部２２８は、シフト制御信号ＳＬを“Ｌ”にする。すると、図３の各セルは、それぞれの端子Ａに入力される信号を選択する。セル２４２＿ｎ−１は、クロックＣＬＫの立ち上がりエッジに従って、セル２５４から出力された信号の値を格納し、格納した値を示す信号を端子Ｑｎ−１から左隣の次段のセルに出力する。同様にして、クロックＣＬＫの立ち上がりごとに、セル２５４から出力された信号が示す値が左向きに順次シフトされ、図４のようにセル２４２＿２に達する。
【００２３】
セル２３２は、クロックＣＬＫの立ち上がりエッジに従って、セル２４２＿２から出力された信号の値を格納し、格納した値を示す信号を端子Ｑ１からシフト制御部２２８に出力する。端子Ｑ１から出力される信号が“Ｈ”になると、シフト制御部２２８は、信号ＯＵＴとしてパルス（アクティブ信号）を次段のスキャンドライバに出力し、シフト制御信号ＳＬを“Ｈ”にする。
【００２４】
このように、シフトレジスタ２１０は、シフト制御信号ＳＬが“Ｈ”であるときには、端子Ｑ１を有するセル２３２から端子Ｑｎ＋１を有するセル２５４への右シフトを行い、シフト制御信号ＳＬが“Ｌ”であるときには、セル２５４からセル２３２への左シフトを行う。また、セレクタ２２４＿１〜２２４＿ｎ−１は、対応する出力制御部の出力を、シフトの向きが変更されるごとに異なる出力信号として出力する。
【００２５】
なお、パルスが端子Ｑｎ＋１を有するセル２５４及び端子Ｑ１を有するセル２３２に達したときに、シフトの向きを変更する場合について説明したが、パルスが他のセルに達したときにシフトの向きを変更してもよい。
【００２６】
図２の出力制御部２２２＿１〜２２２＿ｎ＋１は、シフトレジスタ２１０のセル２３２、２４２＿２〜２４２＿ｎ−１、２５２、２５４にそれぞれ対応している。出力制御部２２２＿１〜２２２＿ｎ＋１は、それぞれ、対応するセルの値を示す信号（端子Ｑ１〜Ｑｎ＋１から出力される信号の１つ）に基づいて、所定の時間差を有する２つの信号を生成して出力する。例えば出力制御部２２２＿１は、端子Ｑ１から出力される信号に基づいて、この信号と、この信号の立ち上がりエッジを所定の時間遅らせた信号とを出力する。
【００２７】
セレクタ２２４＿１〜２２４＿ｎ−１は、シフトレジスタ２１０のセル２３２、２４２＿２〜２４２＿ｎ−１にそれぞれ対応している。また、セレクタ２２４＿１〜２２４＿ｎ−１は、出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎ−１にそれぞれ対応し、かつ、出力信号ＯＵＴ２ｎ、ＯＵＴ２ｎ−１、…、ＯＵＴｎ＋２にそれぞれ対応している。すなわち、セレクタ２２４＿１〜２２４＿ｎ−１は、それぞれが、重複しないように、出力信号ＯＵＴ１〜ＯＵＴｎ−１、ＯＵＴｎ＋２〜ＯＵＴ２ｎのうちの２つの出力信号に対応している。出力回路２２６＿１、２２６＿２、…、２２６＿ｎ−１、２２６＿ｎ、２２６＿ｎ＋１、２２６＿ｎ＋２、…、２２６＿２ｎ−１、２２６＿２ｎは、出力信号ＯＵＴ１〜ＯＵＴｎ−１、ＯＵＴｎ、ＯＵＴｎ＋１、ＯＵＴｎ＋２〜ＯＵＴ２ｎをそれぞれ出力する。
【００２８】
シフトレジスタ２１０が右シフトを行う場合には、セレクタ２２４＿１〜２２４＿ｎ−１は、それぞれ、図２の対応する出力制御部からの２つの信号を、そのセレクタに対応する２つの出力信号のうちの１つとして、その出力信号に対応する出力回路を経由して出力する。シフトレジスタ２１０が左シフトを行う場合には、セレクタ２２４＿１〜２２４＿ｎ−１は、それぞれ、図２の対応する出力制御部からの２つの信号を、そのセレクタに対応する２つの出力信号のうち、右シフトの際とは異なる１つとして、その出力信号に対応する出力回路を経由して出力する。
【００２９】
図２４は、図２の出力回路のうちの１つの回路例を示す回路図である。図２４の出力回路２２６＿１は、ＰＭＯＳトランジスタ２４０２と、ＮＭＯＳトランジスタ２４０４とを有している。ＰＭＯＳトランジスタ２４０２のソースには回路用の電源電圧ＶＤＤより高い表示パネル駆動用の電源電圧ＶＤＤＨが与えられ、ＮＭＯＳトランジスタ２４０４のソースにはフローティンググラウンド電圧ＦＧＮＤが与えられている。駆動される表示パネルの種類に応じて、電源電圧ＶＤＤＨに代えて電源電圧ＶＤＤを与えてもよいし、フローティンググラウンド電圧ＦＧＮＤに代えてグラウンド電圧ＧＮＤを与えてもよい。
【００３０】
ＰＭＯＳトランジスタ２４０２のドレインは、ＮＭＯＳトランジスタ２４０４のドレインと接続され、このノードからは出力信号ＯＵＴ１が出力される。ＰＭＯＳトランジスタ２４０２のゲートには、出力制御部２２２＿１で生成された２つの信号のうち、立ち上がりエッジのタイミングが早い方の信号が入力され、ＮＭＯＳトランジスタ２４０４のゲートには、出力制御部２２２＿１で生成された２つの信号のうち、立ち上がりエッジのタイミングが遅い方の信号が入力される。
【００３１】
端子Ｑ１の信号が“Ｈ”になると、まずＰＭＯＳトランジスタ２４０２がオフになり、その後、ＮＭＯＳトランジスタ２４０４がオンになる。したがって、２つのトランジスタが同時にオンにならないので、貫通電流の発生を防ぐことができる。図４のように、端子Ｑ１の信号が“Ｈ”になるのに対応して、出力信号ＯＵＴ１は“Ｌ”になる。
【００３２】
図２４の出力回路２２６＿１がＰＭＯＳトランジスタ２４０２及びＮＭＯＳトランジスタ２４０４を有する場合について説明したが、出力回路２２６＿１は、ＰＭＯＳトランジスタ２４０２に代えてＮＭＯＳトランジスタを有していてもよい。出力回路２２６＿１は、表示パネルの走査線の駆動に必要な電圧の信号を生成して出力する回路であれば、他の構成を有していてもよい。
【００３３】
このように、出力回路２２６＿１は、対応するセレクタ２２４＿１の出力信号に従って、表示パネル１９４の駆動に必要な電圧の信号を生成して出力する。他の出力回路も同様に構成されているので、それらについての説明は省略する。スキャンドライバ１００は、図４のように出力信号ＯＵＴ１〜ＯＵＴ２ｎを生成し、表示パネル１９４の走査線を駆動する。
【００３４】
図５は、図３のシフトレジスタ２１０におけるパルスの移動と生成される出力信号との関係を示す概念図である。セル２３２に入力された入力信号ＩＮのパルスは、右シフトされて順に端子Ｑ１、Ｑ２、…、Ｑｎ＋１から出力され、その結果、出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎ＋１としてパルスが順に出力される。その後、端子Ｑｎ＋１のパルスは左シフトされて順に端子Ｑｎ−１、…、Ｑ２、Ｑ１から出力され、その結果、出力信号ＯＵＴｎ＋２、…、ＯＵＴ２ｎ−１、ＯＵＴ２ｎとしてパルスが順に出力される。更に、出力信号ＯＵＴとしてパルスが次段のスキャンドライバに出力される。
【００３５】
図６は、図３のシフトレジスタ２１０の変形例の構成を示すブロック図である。スキャンドライバ１００は、図３のシフトレジスタ２１０に代えて図６のシフトレジスタ６１０を有してもよい。図６のシフトレジスタ６１０は、レジスタ２１４に代えてレジスタ６１４を有している点が、図３のシフトレジスタ２１０とは異なっている。また、シフトレジスタ６１０の制御には、シフト制御部６２８が用いられる。レジスタ６１４はセル２４２＿２を有している。図６のシフトレジスタ６１０は、図３においてｎ＝３の場合に相当する。
【００３６】
図７は、図６のシフトレジスタ６１０を有する場合のスキャンドライバ１００における信号を示すタイミングチャートである。シフトレジスタ６１０は、図３のシフトレジスタ２１０と同様に、シフト制御部６２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル２３２から端子Ｑ４を有するセル２５４への右シフトを行い、その後、セル２５４からセル２３２への左シフトを行う。
【００３７】
更にその後、シフトレジスタ６１０は、シフト制御部６２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル２３２から端子Ｑ４を有するセル２５４への右シフトを行い、その後、セル２５４からセル２３２への左シフトを行う。すると、スキャンドライバ１００は、図７のように出力信号ＯＵＴ１〜ＯＵＴ１１を生成する。セレクタ２２４＿２は、対応する出力制御部の出力を、シフトの向きが変更されるごとに異なる出力信号として出力する。セレクタ２２４＿１は、対応する出力制御部の出力を、シフトの向きが所定の向きになるごとに異なる出力信号として出力する。出力信号ＯＵＴ１１のための信号がシフトレジスタ６１０で生成されると、シフト制御部６２８は、信号ＯＵＴとしてパルスを次段のスキャンドライバに出力する。
【００３８】
図８は、図６のシフトレジスタ６１０におけるパルスの移動と生成される出力信号との関係を示す概念図である。セル２３２に入力された入力信号ＩＮのパルスは、右シフトされて順に端子Ｑ１、Ｑ２、…、Ｑ４から出力され、その結果、出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ４としてパルスが順に出力される。その後、端子Ｑ４のパルスは左シフトされて順に端子Ｑ２、Ｑ１から出力され、その結果、出力信号ＯＵＴ５、ＯＵＴ６としてパルスが順に出力される。
【００３９】
更に、パルスは更に右シフトされて順に端子Ｑ２〜Ｑ４から出力され、その結果、出力信号ＯＵＴ７〜ＯＵＴ９としてパルスが順に出力される。その後、端子Ｑ４のパルスは左シフトされて順に端子Ｑ２、Ｑ１から出力され、その結果、出力信号ＯＵＴ１０、ＯＵＴ１１としてパルスが順に出力される。更に、出力信号ＯＵＴとしてパルスが次段のスキャンドライバに出力される。
【００４０】
このように、シフトレジスタ６１０は、パルスを往復させた後に更に往復させるので、シフトレジスタ６１０の回路規模を抑えながら多くの出力信号を生成することができるようになる。ここではパルスを２往復させる場合について説明したが、パルスを更に多くの回数往復させるようにしてもよい。すると、シフトレジスタ６１０の回路規模を抑えながら非常に多くの出力信号を生成することができる。
【００４１】
図９は、図２のスキャンドライバ１００の変形例の構成を示すブロック図である。図９のスキャンドライバ９００は、出力制御部２２２＿１〜２２２＿ｎ＋１を有しない点の他は、図２のスキャンドライバ１００とほぼ同様である。セレクタ２２４＿１〜２２４＿ｎ−１は、対応するセルの値を示す信号を、対応する出力信号として、その出力信号に対応する出力回路を経由して出力する。スキャンドライバ９００によると、回路を簡略化することができる。
【００４２】
図１０は、図２のスキャンドライバ１００の他の変形例の構成を示すブロック図である。図１０のスキャンドライバ１０００は、シフトレジスタ１０１０と、出力制御部１０２２＿１、１０２２＿２、…、１０２２＿ｎ−１、１０２２＿ｎ、１０２２＿ｎ＋１、１０２２＿２ｎと、セレクタ１０２４＿１、１０２４＿２、…、１０２４＿ｎ−１、１０２４＿ｎ、１０２４＿ｎ＋１、１０２４＿２ｎと、２ｘ個（ｘは３以上の整数）の出力回路１０２６と、シフト制御部１０２８とを有している。シフトレジスタ１０１０は、レジスタ１０１２、２１４、２１６を有している。
【００４３】
シフトレジスタ１０１０は、クロックＣＬＫに従って、出力信号ＯＵＴ１〜ＯＵＴ２ｘの数である２ｘより少ないｎ＋２個のビットの値を格納し、右又は左にシフトする。シフトの向きは、シフト制御部１０２８から出力されるシフト制御信号ＳＬによって制御される。
【００４４】
図１１は、図１０のシフトレジスタ１０１０の構成例を示すブロック図である。レジスタ１０１２はセル１１３２、１１３４を有している。セル１１３２、１１３４は、セル２３２と同様に構成されている。
【００４５】
シフトレジスタ１０１０のｎ＋２個のセル１１３２、１１３４、２４２＿２〜２４２＿ｎ−１、２５２、２５４は、１ビットの値をそれぞれ格納する。図１１には示されていないが、シフトレジスタ１０１０のセルの端子Ｑ１、Ｑ２、…、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、Ｑ２ｎから出力される信号は、図１０の出力制御部１０２２＿１〜１０２２＿ｎ＋１、１０２２＿２ｎにそれぞれ入力される。
【００４６】
図１２は、図１０のスキャンドライバ１０００における信号を示すタイミングチャートである。図１０〜図１２を参照して、スキャンドライバ１０００の動作を説明する。シフト制御部１０２８は、シフト制御部２２８と同様にシフト制御信号ＳＬを出力する。
【００４７】
図１２では、まず、シフト制御部１０２８は、シフト制御信号ＳＬを“Ｈ”にする。図１１の各セルは、それぞれの端子Ｂに入力される信号を選択する。セル１１３２は、クロックＣＬＫの立ち上がりエッジに従って、入力信号ＩＮの値を選択して格納し、格納した値を示す信号を端子Ｑ１からセル２４２＿２に出力する。その後、図３、図４の場合と同様に、パルスがセル２５４の端子Ｑｎ＋１に達する。
【００４８】
端子Ｑｎ＋１から出力される信号が“Ｈ”になると、シフト制御部１０２８は、シフト制御信号ＳＬを“Ｌ”にする。すると、図１１の各セルは、それぞれの端子Ａに入力される信号を選択する。その後、図３、図４の場合と同様に、パルスがセル２４２＿２の端子Ｑ２に達する。
【００４９】
セル１１３４は、クロックＣＬＫの立ち上がりエッジに従って、セル２４２＿２から出力された信号の値を格納し、格納した値を示す信号を端子Ｑ２ｎからセル１１３２に出力する。セル１１３２は、クロックＣＬＫの立ち上がりエッジに従って、セル１１３４から出力された信号の値を格納し、格納した値を示す信号を端子Ｑ１からセル２４２＿２及びシフト制御部１０２８に出力する。
【００５０】
更にその後、シフトレジスタ１０１０は、シフト制御部１０２８からのシフト制御信号ＳＬに従って、セル１１３２からセル２５４への右シフトを行い、その後、セル２５４からセル１１３４を経由してセル１１３２への左シフトを行う。その後も、必要に応じて同様のシフトを繰り返す。すると、スキャンドライバ１０００は、図１２のように出力信号ＯＵＴ１〜ＯＵＴ２ｘを生成する。セレクタ１０２４＿１〜１０２４＿ｎ＋１、１０２４＿２ｎは、対応する出力制御部の出力を、シフトの向きが変更されるごとに異なる出力信号として出力する。出力信号ＯＵＴ２ｘのための信号がシフトレジスタ１０１０で生成されると、シフト制御部１０２８は、信号ＯＵＴとしてパルスを次段のスキャンドライバに出力する。
【００５１】
図１３は、図１１のシフトレジスタ１０１０におけるパルスの移動と生成される出力信号との関係を示す概念図である。セル１１３２に入力された入力信号ＩＮのパルスは、右シフトされて順に端子Ｑ１、Ｑ２、…、Ｑｎ＋１から出力され、その結果、出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎ＋１としてパルスが順に出力される。その後、端子Ｑｎ＋１のパルスは左シフトされて順に端子Ｑｎ−１、…、Ｑ２、Ｑ２ｎ、Ｑ１から出力され、その結果、出力信号ＯＵＴｎ−１、…、ＯＵＴ２、ＯＵＴ２ｎ、ＯＵＴ１としてパルスが順に出力される。その後も同様に右シフト及び左シフトが繰り返される。最後に、出力信号ＯＵＴとしてパルスが次段のスキャンドライバに出力される。
【００５２】
図１４は、図１１のシフトレジスタ１０１０の変形例の構成を示すブロック図である。スキャンドライバ１０００は、図１１のシフトレジスタ１０１０に代えて図１４のシフトレジスタ１４１０を有してもよい。図１４のシフトレジスタ１４１０は、レジスタ２１４に代えてレジスタ６１４を有している点が、図１１のシフトレジスタ１０１０とは異なっている。また、シフトレジスタ１４１０の制御には、シフト制御部１４２８が用いられる。図１４のシフトレジスタ１４１０は、図１１においてｎ＝３の場合に相当する。
【００５３】
図１５は、図１４のシフトレジスタ１４１０を有する場合のスキャンドライバ１０００における信号を示すタイミングチャートである。シフトレジスタ１４１０は、図１１のシフトレジスタ１０１０と同様に、シフト制御部１４２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル１１３２から端子Ｑ４を有するセル２５４への右シフトを行い、その後、セル２５４からセル１１３２への左シフトを行う。
【００５４】
更にその後、シフトレジスタ１４１０は、シフト制御部１４２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル１１３２から端子Ｑ４を有するセル２５４への右シフトを行い、その後、セル２５４からセル１１３４への左シフトを行う。すると、スキャンドライバ１０００は、図１５のように出力信号ＯＵＴ１〜ＯＵＴ１２を生成する。セレクタ１０２４＿２は、対応する出力制御部の出力を、シフトの向きが変更されるごとに異なる出力信号として出力する。セレクタ１０２４＿１、１０２４＿３、１０２４＿４、１０２４＿６は、対応する出力制御部の出力を、シフトの向きが所定の向きになるごとに異なる出力信号として出力する。出力信号ＯＵＴ１２のための信号がシフトレジスタ１４１０で生成されると、シフト制御部１４２８は、信号ＯＵＴとしてパルスを次段のスキャンドライバに出力する。
【００５５】
図１６は、図１４のシフトレジスタ１４１０におけるパルスの移動と生成される出力信号との関係を示す概念図である。セル１１３２に入力された入力信号ＩＮのパルスは、右シフトされて順に端子Ｑ１、Ｑ２、…、Ｑ４から出力され、その結果、出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ４としてパルスが順に出力される。その後、端子Ｑ４のパルスは左シフトされて順に端子Ｑ２、Ｑ６、Ｑ１から出力され、その結果、出力信号ＯＵＴ５〜ＯＵＴ７としてパルスが順に出力される。
【００５６】
更に、パルスは更に右シフトされて順に端子Ｑ２〜Ｑ４から出力され、その結果、出力信号ＯＵＴ８〜ＯＵＴ１０としてパルスが順に出力される。その後、端子Ｑ４のパルスは左シフトされて順に端子Ｑ２、Ｑ６から出力され、その結果、出力信号ＯＵＴ１１、ＯＵＴ１２としてパルスが順に出力される。更に、出力信号ＯＵＴとしてパルスが次段のスキャンドライバに出力される。
【００５７】
このように、シフトレジスタ１４１０は、パルスを往復させた後に更に往復させるので、シフトレジスタ１４１０の回路規模を抑えながら多くの出力信号を生成することができるようになる。ここではパルスを２往復させる場合について説明したが、パルスを更に多くの回数往復させるようにしてもよい。
【００５８】
図１７は、図１０のスキャンドライバ１０００の変形例の構成を示すブロック図である。図１７のスキャンドライバ１７００は、出力制御部１０２２＿１〜１０２２＿ｎ＋１、１０２２＿２ｎを有しない点の他は、図１０のスキャンドライバ１０００とほぼ同様である。セレクタ１０２４＿１〜１０２４＿ｎ＋１、１０２２＿２ｎは、対応するセルの値を示す信号を、対応する出力信号として、その出力信号に対応する出力回路を経由して出力する。スキャンドライバ１７００によると、回路を簡略化することができる。
【００５９】
図１８は、図１１のシフトレジスタ１０１０の他の変形例の構成を示すブロック図である。スキャンドライバ１０００は、図１１のシフトレジスタ１０１０に代えて図１８のシフトレジスタ１８１０を有してもよい。図１８のシフトレジスタ１８１０は、レジスタ１０１２に代えてレジスタ２１２を有し、レジスタ２１６に代えてレジスタ１８１６を有している点が、図１１のシフトレジスタ１０１０とは異なっている。レジスタ１８１６はセル２５２を有している。また、シフトレジスタ１８１０の制御には、シフト制御部１８２８が用いられる。図１０における端子Ｑｎ＋１及び端子Ｑ２ｎからの信号を処理する出力制御部、セレクタ、及び出力回路は不要である。
【００６０】
図１９は、図１８のシフトレジスタ１８１０を有する場合のスキャンドライバ１０００における信号を示すタイミングチャートである。シフトレジスタ１８１０は、図１１のシフトレジスタ１０１０と同様に、シフト制御部１８２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル２３２から端子Ｑｎを有するセル２５２への右シフトを行い、その後、セル２５２からセル２３２への左シフトを行う。
【００６１】
すると、スキャンドライバ１０００は、図１９のように出力信号ＯＵＴ１〜ＯＵＴ２ｎ−１を生成する。セレクタ１０２４＿２〜１０２４＿ｎ−１は、対応する出力制御部の出力を、シフトの向きが変更されるごとに異なる出力信号として出力する。セレクタ１０２４＿１、１０２４＿ｎは、対応する出力制御部の出力を、シフトの向きが所定の向きになるごとに異なる出力信号として出力する。出力信号ＯＵＴ２ｎ−１のための信号がシフトレジスタ１８１０で生成されると、シフト制御部１８２８は、信号ＯＵＴとしてパルスを次段のスキャンドライバに出力する。
【００６２】
図２０は、図１８のシフトレジスタ１８１０におけるパルスの移動と生成される出力信号との関係を示す概念図である。セル２３２に入力された入力信号ＩＮのパルスは、右シフトされて順に端子Ｑ１、Ｑ２、…、Ｑｎから出力され、その結果、出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎとしてパルスが順に出力される。その後、端子Ｑｎのパルスは左シフトされて順に端子Ｑｎ−１、…、Ｑ１から出力され、その結果、出力信号ＯＵＴｎ＋１〜ＯＵＴ２ｎ−１としてパルスが順に出力される。更に、出力信号ＯＵＴとしてパルスが次段のスキャンドライバに出力される。
【００６３】
シフトレジスタ１８１０は、回路規模を図３のシフトレジスタ２１０及び図１１のシフトレジスタ１０１０より小さくすることができる。
【００６４】
図２１は、図１８のシフトレジスタ１８１０の変形例の構成を示すブロック図である。スキャンドライバ１０００は、図１１のシフトレジスタ１０１０に代えて図２１のシフトレジスタ２１１０を有してもよい。図２１のシフトレジスタ２１１０は、レジスタ２１４に代えてレジスタ６１４を有している点が、図１８のシフトレジスタ１８１０とは異なっている。また、シフトレジスタ２１１０の制御には、シフト制御部２１２８が用いられる。図２１のシフトレジスタ２１１０は、図１８においてｎ＝３の場合に相当する。
【００６５】
図２２は、図２１のシフトレジスタ２１１０を有する場合のスキャンドライバ１０００における信号を示すタイミングチャートである。シフトレジスタ２１１０は、図１８のシフトレジスタ１８１０と同様に、シフト制御部２１２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル２３２から端子Ｑ３を有するセル２５２への右シフトを行い、その後、セル２５２からセル２３２への左シフトを行う。
【００６６】
更にその後、シフトレジスタ２１１０は、シフト制御部２１２８からのシフト制御信号ＳＬに従って、端子Ｑ１を有するセル２５２から端子Ｑ３を有するセル２５２への右シフトを行い、その後、セル２５２からセル２３２への左シフトを行う。すると、スキャンドライバ１０００は、図２２のように出力信号ＯＵＴ１〜ＯＵＴ９を生成する。セレクタ１０２４＿２は、対応する出力制御部の出力を、シフトの向きが変更されるごとに異なる出力信号として出力する。セレクタ１０２４＿１、１０２４＿３は、対応する出力制御部の出力を、シフトの向きが所定の向きになるごとに異なる出力信号として出力する。出力信号ＯＵＴ９のための信号がシフトレジスタ２１１０で生成されると、シフト制御部２１２８は、信号ＯＵＴとしてパルスを次段のスキャンドライバに出力する。
【００６７】
図２３は、図２１のシフトレジスタ２１１０におけるパルスの移動と生成される出力信号との関係を示す概念図である。セル２３２に入力された入力信号ＩＮのパルスは、右シフトされて順に端子Ｑ１、Ｑ２、Ｑ３から出力され、その結果、出力信号ＯＵＴ１〜ＯＵＴ３としてパルスが順に出力される。その後、端子Ｑ３のパルスは左シフトされて順に端子Ｑ２、Ｑ１から出力され、その結果、出力信号ＯＵＴ４、ＯＵＴ５としてパルスが順に出力される。
【００６８】
更に、パルスは更に右シフトされて順に端子Ｑ２、Ｑ３から出力され、その結果、出力信号ＯＵＴ６、ＯＵＴ７としてパルスが順に出力される。その後、端子Ｑ３のパルスは左シフトされて順に端子Ｑ２、Ｑ１から出力され、その結果、出力信号ＯＵＴ８、ＯＵＴ９としてパルスが順に出力される。更に、出力信号ＯＵＴとしてパルスが次段のスキャンドライバに出力される。
【００６９】
このように、シフトレジスタ２１１０は、パルスを往復させた後に更に往復させるので、シフトレジスタ２１１０の回路規模を抑えながら多くの出力信号を生成することができるようになる。ここではパルスを２往復させる場合について説明したが、パルスを更に多くの回数往復させるようにしてもよい。
【００７０】
以上の実施形態では、シフト制御部２２８等がセルの出力に従ってシフト制御信号ＳＬを変化させる場合について説明したが、シフトが行われた回数をクロックＣＬＫを用いてカウントし、カウント値に従ってシフト制御信号ＳＬを変化させるようにしてもよい。
【００７１】
以上の実施形態では、スキャンドライバ１００について説明したが、データ線ドライバ１９２がほぼ同様の構成の回路を有するようにしてもよい。
【００７２】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【００７３】
以上説明したように、本発明は、回路規模を抑えることができるので、表示パネル駆動装置等について有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態による表示装置の構成を示すブロック図である。
【図２】図１のスキャンドライバの構成例を示すブロック図である。
【図３】図２のシフトレジスタの構成例を示すブロック図である。
【図４】図２のスキャンドライバにおける信号を示すタイミングチャートである。
【図５】図３のシフトレジスタにおけるパルスの移動と生成される出力信号との関係を示す概念図である。
【図６】図３のシフトレジスタの変形例の構成を示すブロック図である。
【図７】図６のシフトレジスタを有する場合のスキャンドライバにおける信号を示すタイミングチャートである。
【図８】図６のシフトレジスタにおけるパルスの移動と生成される出力信号との関係を示す概念図である。
【図９】図２のスキャンドライバの変形例の構成を示すブロック図である。
【図１０】図２のスキャンドライバの他の変形例の構成を示すブロック図である。
【図１１】図１０のシフトレジスタの構成例を示すブロック図である。
【図１２】図１０のスキャンドライバにおける信号を示すタイミングチャートである。
【図１３】図１１のシフトレジスタにおけるパルスの移動と生成される出力信号との関係を示す概念図である。
【図１４】図１１のシフトレジスタの変形例の構成を示すブロック図である。
【図１５】図１４のシフトレジスタを有する場合のスキャンドライバにおける信号を示すタイミングチャートである。
【図１６】図１４のシフトレジスタにおけるパルスの移動と生成される出力信号との関係を示す概念図である。
【図１７】図１０のスキャンドライバの変形例の構成を示すブロック図である。
【図１８】図１１のシフトレジスタの他の変形例の構成を示すブロック図である。
【図１９】図１８のシフトレジスタを有する場合のスキャンドライバにおける信号を示すタイミングチャートである。
【図２０】図１８のシフトレジスタにおけるパルスの移動と生成される出力信号との関係を示す概念図である。
【図２１】図１８のシフトレジスタの変形例の構成を示すブロック図である。
【図２２】図２１のシフトレジスタを有する場合のスキャンドライバにおける信号を示すタイミングチャートである。
【図２３】図２１のシフトレジスタにおけるパルスの移動と生成される出力信号との関係を示す概念図である。
【図２４】図２の出力回路のうちの１つの回路例を示す回路図である。
【符号の説明】
【００７５】
１００、９００、１０００、１７００  スキャンドライバ
２１０、６１０、１０１０、１４１０、１８１０、２１１０  シフトレジスタ
２２２＿１〜２２２＿ｎ＋１、１０２２＿１〜１０２２＿ｎ＋１、１０２２＿２ｎ  出力制御部
２２４＿１〜２２４＿ｎ−１、１０２４＿１〜１０２４＿ｎ＋１、１０２４＿２ｎ  セレクタ
２２６＿１〜２２６＿２ｎ、１０２６＿１〜１０２６＿２ｘ  出力回路
２２８、６２８、１０２８、１４２８、１８２８、２１２８  シフト制御部
【図１】
2010145803.tif 000003
【図２】
2010145803.tif 000004
【図３】
2010145803.tif 000005
【図４】
2010145803.tif 000006
【図５】
2010145803.tif 000007
【図６】
2010145803.tif 000008
【図７】
2010145803.tif 000009
【図８】
2010145803.tif 000010
【図９】
2010145803.tif 000011
【図１０】
2010145803.tif 000012
【図１１】
2010145803.tif 000013
【図１２】
2010145803.tif 000014
【図１３】
2010145803.tif 000015
【図１４】
2010145803.tif 000016
【図１５】
2010145803.tif 000017
【図１６】
2010145803.tif 000018
【図１７】
2010145803.tif 000019
【図１８】
2010145803.tif 000020
【図１９】
2010145803.tif 000021
【図２０】
2010145803.tif 000022
【図２１】
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【図２２】
2010145803.tif 000024
【図２３】
2010145803.tif 000025
【図２４】
2010145803.tif 000026