(57)【要約】【課題】半導体集積回路装置において、実動作に用いられる信号遅延パスにおける経年劣化の検出を可能とすること。【解決手段】半導体集積回路装置は、複数の信号遅延パスと、当該複数の信号遅延パスの間の遅延量の大小関係を計測してメモリに格納するとともに、当該複数の信号遅延パスについて計測された遅延量の大小関係と当該メモリに格納された遅延量の大小関係とが一致するか否かを判定し、両者が一致しない場合には、当該複数の信号遅延パスのいずれかにおいて遅延故障が生じた旨を出力する遅延故障検出回路と、を有している。【選択図】図１
2010287860.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号遅延パスと、
前記複数の信号遅延パスの間の遅延量の大小関係を計測してメモリに格納するとともに、前記複数の信号遅延パスについて計測された遅延量の大小関係と該メモリに格納された遅延量の大小関係とが一致するか否かを判定し、両者が一致しない場合には、前記複数の信号遅延パスのいずれかにおいて遅延故障が生じた旨を出力する遅延故障検出回路と、を備えている半導体集積回路装置。
【請求項２】
前記遅延故障検出回路は、前記メモリに格納された遅延量の大小関係において、前記複数の信号遅延パスのうちの第１の信号遅延パスの遅延量が前記複数の信号遅延パスに含まれる第２の信号遅延パスの遅延量よりも小さく、該第１の信号遅延パスについて計測された遅延量が該第２の信号遅延パスについて計測された遅延量よりも大きい場合には、該第１の信号遅延パスにおいて遅延故障が生じた旨を出力する、請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数の信号遅延パスに遅延故障が生じる以前における前記複数の信号遅延パスの遅延量の最大値よりも大きい遅延量を有する信号遅延パスをさらに備えている、請求項１又は２に記載の半導体集積回路装置。
【請求項４】
複数の信号遅延パスと、
前記複数の信号遅延パスから出力された信号のいずれかを選択する第１のセレクタと、
前記複数の信号遅延パスにおける遅延量を比較し、比較結果をメモリに格納するとともに、前記複数の信号遅延パスの間の遅延量の大小関係と前記メモリに格納された遅延量の大小関係が一致しているか否かを定期的に判定する遅延故障検出回路と、を備えている半導体集積回路装置。
【請求項５】
前記遅延故障検出回路は、前記複数の信号遅延パスに対する入力信号と前記第１のセレクタからの出力信号を受信する排他的論理和と、
前記排他的論理和からの出力信号を積分する積分回路と、
前記積分回路からの出力信号に応じて発振周波数を制御する電圧制御発振回路と、
前記電圧制御発振回路からの出力信号をカウントするカウンタと、
前記カウント値を格納する複数のレジスタと、
前記複数のレジスタから２つのレジスタ格納値を選択する第２のセレクタと、
前記第２のセレクタによって選択された２つのレジスタ格納値の比較をする比較器と、
前記比較結果を記録する不揮発メモリと、
テスト信号により、前記第１のセレクタ、前記複数のレジスタ、前記第２のセレクタ及び前記不揮発メモリを制御する故障判定制御回路と、を備えている、請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記遅延故障検出回路は、前記複数の信号遅延パスに対する入力信号と前記第１のセレクタからの出力信号を受信する排他的論理和と、
前記排他的論理和からの出力信号を積分する積分回路と、
前記積分回路からの出力信号をデジタル値に変換するＡＤ変換器と、
前記デジタル値を格納する複数のレジスタと、
前記複数のレジスタから２つのレジスタ格納値を選択する第２のセレクタと、
前記第２のセレクタによって選択された２つのレジスタ格納値の比較をする比較器と、
前記比較結果を記録する不揮発メモリと、
テスト信号により、前記第１のセレクタ、前記複数のレジスタ、前記第２のセレクタ及び前記不揮発メモリを制御する故障判定制御回路と、を備えている、請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に高信頼性を要求される製品における経年劣化故障を検出する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、回路規模の増加、動作高速化、及びプロセス微細化に伴い、経年劣化に起因する遅延故障によるシステム誤動作が問題となってきている。
【０００３】
特に、高信頼性を要求される製品やシステムにおいては、半導体集積回路装置自体の安全設計の見地から、経年劣化による故障が顕在化する前に経年劣化に伴う特性の変化を検出することが課題となってきており、市場からも強く望まれている。
【０００４】
図８は、特許文献１の経年劣化故障検出回路の構成を示すブロック図である。図８を参照すると、特許文献１に記載された経年劣化故障検出回路は、複数の信号遅延パス１、２、比較手段３、及び、警報信号生成手段４を有している。２つの信号遅延パス１、２は、遅延の経時変化率が互いに異なるように設定されている。
【０００５】
次に、特許文献１に記載された経年劣化故障検出回路の動作について説明する。図８の信号Ａ、Ｂとして、寿命を予測したいＬＳＩの使用頻度を代表するような信号（例えば、ＬＳＩのクロック信号）が用いられる。信号Ａ、Ｂが印加されている時間が経過するにつれて、信号遅延パス１、２においてホットキャリア（Ｈｏｔ  Ｃａｒｒｉｅｒ、ＨＣ）現象による回路特性の劣化が生じる。その結果、信号遅延パス１、２の遅延量が変化する。
【０００６】
図９は、特許文献１の実施例における累積動作時間と信号遅延パスの遅延との関係を示す図である。図９を参照すると、ｔ１０は信号遅延パス１の初期遅延であり、ｔ２０は信号遅延パス２の初期遅延であり、ｔ１０＞ｔ２０の関係が成り立っている。累積動作時間が増加し、ある時点Ｙで遅延が等しくなり、さらに時間が経つと遅延の大小関係が逆転する。比較手段３は、信号遅延パス１、２の遅延量の変化、すなわち波形の位相の変化を捉えて比較する。警報信号生成手段４は位相関係が逆転したときに、警報信号として出力Ｅを出力する。
【０００７】
特許文献１の経年劣化故障検出回路によると、予め位相が逆転する時点ＹをＬＳＩの寿命よりも若干短い時間に設定しておくことにより、個々のＬＳＩを実使用状態での寿命に近い時点まで使用することができ、ＬＳＩに故障が生じる以前に、警報信号によってＬＳＩの劣化の状況を把握することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０８−１２５１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明者によってなされたものである。特許文献１に記載された経年劣化故障検出回路においては、ＬＳＩの寿命予測のために、予め遅延の経時変化率が互いに異なるよう設計された２つの信号遅延パスの遅延を比較し、経時劣化率を算定する。したがって、特許文献１に記載された経年劣化故障検出回路によると、実使用回路の経年劣化故障（特に、製造時の不具合による経年劣化故障）を検出することができない。
【００１０】
そこで、半導体集積回路装置において、実動作に用いられる信号遅延パスにおける経年劣化の検出を可能とすることが課題となる。本発明の目的は、かかる課題を解決する半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の視点に係る半導体集積回路装置は、
複数の信号遅延パスと、
当該複数の信号遅延パスの間の遅延量の大小関係を計測してメモリに格納するとともに、当該複数の信号遅延パスについて計測された遅延量の大小関係と当該メモリに格納された遅延量の大小関係とが一致するか否かを判定し、両者が一致しない場合には、当該複数の信号遅延パスのいずれかにおいて遅延故障が生じた旨を出力する遅延故障検出回路と、を有している。
【００１２】
本発明の第２の視点に係る半導体集積回路装置は、
複数の信号遅延パスと、
複数の信号遅延パスから出力された信号のいずれかを選択する第１のセレクタと、
複数の信号遅延パスにおける遅延量を比較し、比較結果をメモリに格納するとともに、前記複数の信号遅延パスの間の遅延量の大小関係とメモリに格納された遅延量の大小関係が一致しているか否かを定期的に判定する遅延故障検出回路と、を有している。
【発明の効果】
【００１３】
本発明の半導体集積回路装置によると、実動作に用いられる信号遅延パスにおける経年劣化の検出が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置における遅延故障検出回路の構成を示すブロック図である。
【図３】本発明の第１の実施形態に係る半導体集積回路装置の動作を示すフローチャートである。
【図４】本発明の第１の実施形態に係る半導体集積回路装置の正常時の動作を示すタイミングチャートである。
【図５】本発明の第１の実施形態に係る半導体集積回路装置において、経年劣化による遅延が発生した場合の動作を示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る半導体集積回路装置における遅延故障検出回路の構成を示すブロック図である。
【図７】本発明の第３の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図８】従来の経年劣化故障検出回路の構成を示すブロック図である。
【図９】従来の経年劣化故障検出回路における累積遅延時間と信号遅延パスの関係を示す図である。
【発明を実施するための形態】
【００１５】
第１の展開形態の半導体集積回路装置は、上記第１の視点に係る半導体集積回路装置であることが好ましい。
【００１６】
第２の展開形態の半導体集積回路装置は、遅延故障検出回路が、メモリに格納された遅延量の大小関係において、複数の信号遅延パスのうちの第１の信号遅延パスの遅延量が複数の信号遅延パスに含まれる第２の信号遅延パスの遅延量よりも小さく、第１の信号遅延パスについて計測された遅延量が第２の信号遅延パスについて計測された遅延量よりも大きい場合には、第１の信号遅延パスにおいて遅延故障が生じた旨を出力することが好ましい。
【００１７】
第３の展開形態の半導体集積回路装置は、複数の信号遅延パスの間に遅延故障が生じる以前における複数の信号遅延パスの遅延量の最大値よりも大きい遅延量を有する信号遅延パスをさらに有していることが好ましい。
【００１８】
第４の展開形態の半導体集積回路装置は、上記第２の視点に係る半導体集積回路装置であることが好ましい。
【００１９】
第５の展開形態の半導体集積回路装置は、
遅延故障検出回路が、複数の信号遅延パスに対する入力信号と前記第１のセレクタからの出力信号を受信する排他的論理和と、
排他的論理和からの出力信号を積分する積分回路と、
積分回路からの出力信号に応じて発振周波数を制御する電圧制御発振回路と、
電圧制御発振回路からの出力信号をカウントするカウンタと、
カウント値を格納する複数のレジスタと、
複数のレジスタから２つのレジスタ格納値を選択する第２のセレクタと、
第２のセレクタによって選択された２つのレジスタ格納値の比較をする比較器と、
比較結果を記録する不揮発メモリと、
テスト信号により、第１のセレクタ、複数のレジスタ、第２のセレクタ及び不揮発メモリを制御する故障判定制御回路と、を有していてもよい。
【００２０】
第６の展開形態の半導体集積回路装置は、
遅延故障検出回路が、複数の信号遅延パスに対する入力信号と前記第１のセレクタからの出力信号を受信する排他的論理和と、
排他的論理和からの出力信号を積分する積分回路と、
積分回路からの出力信号をデジタル値に変換するＡＤ変換器と、
デジタル値を格納する複数のレジスタと、
複数のレジスタから２つのレジスタ格納値を選択する第２のセレクタと、
第２のセレクタによって選択された２つのレジスタ格納値の比較をする比較器と、
比較結果を記録する不揮発メモリと、
テスト信号により、第１のセレクタ、複数のレジスタ、第２のセレクタ及び前記不揮発メモリを制御する故障判定制御回路と、を有していてもよい。
【００２１】
（実施形態１）
本実施形態の半導体集積回路装置は、製品出荷前に複数の信号遅延パス同士の遅延量を比較した結果を不揮発メモリに格納し、製品出荷後に定期的に信号遅延パス同士の遅延量の大小関係と不揮発メモリに格納された大小関係が一致しているか否かを判定することにより、経年劣化故障の検出を可能とする。
【００２２】
図１は、本発明の経年劣化故障検出回路の第１の実施形態となる全体ブロックを示す。
【００２３】
本実施形態の半導体集積回路装置は、ＲＯＳＣ（Ｒｉｎｇ−ＯＳＣｉｌｌａｔｏｒ、リングオシレータ）５と、信号遅延パス６、７、８と、セレクタ９と、遅延故障検出回路１０とを有している。
【００２４】
ＲＯＳＣ５はクロック信号Ｇを生成し、信号遅延パス６、７、８及び遅延故障検出回路１０に出力する。セレクタ９は、信号遅延パス６、７、８のそれぞれの出力信号Ｈ、Ｉ、Ｊを受信し、遅延故障検出回路１０から出力されるセレクタ制御信号Ｌに基づいて受信した信号を選択して、テスト対象信号Ｋとして出力する。遅延故障検出回路１０は、クロック信号Ｇ、テスト対象信号Ｋ及びテスト信号Ｚを受信し、セレクタ制御信号Ｌ及び遅延故障検出信号Ｍを出力する。
【００２５】
図２は、図１における遅延故障検出回路１０の詳細な構成を示すブロック図である。
【００２６】
図２を参照すると、遅延故障検出回路１０は、ＥＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ、排他的論理和）１１、積分回路１２、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ、電圧制御発信器）１３、カウンタ１４、レジスタ１５、セレクタ１６、比較器１７、不揮発メモリ１８、故障判定制御回路１９及びＥＯＲ２０を有している。
【００２７】
ＥＯＲ１１は、図１におけるＲＯＳＣ５から出力されるクロック信号Ｇと、図１におけるセレクタ９で選択されたテスト対象信号Ｋを受信し、位相比較信号Ｎを出力する。
【００２８】
積分回路１２は、位相比較信号Ｎを受信し、積分器出力電圧Ｏを出力する。
【００２９】
ＶＣＯ１３は、積分器出力電圧Ｏで動作し、ＶＣＯ出力クロック信号Ｐを出力する。
【００３０】
カウンタ１４は、ＶＣＯ出力クロック信号Ｐを受信し、複数ビット幅を持つカウンタ出力値Ｑを出力する。
【００３１】
レジスタ１５は、カウンタ出力値Ｑとレジスタ制御信号Ｖを受信し、複数ビット幅を持つレジスタ格納値Ｒを出力する。
【００３２】
セレクタ１６は、レジスタ１５の出力である複数のレジスタ格納値Ｒを受信し、故障判定制御回路１９から出力されたセレクタ制御信号Ｗにより、レジスタ格納値Ｒのうちの２つの格納値を選択し、セレクタ出力信号Ｓとして出力する。
【００３３】
比較回路１７は、２つのセレクタ出力信号Ｓを受信し、受信した２つのセレクタ出力信号Ｓを比較し、比較結果を大小比較信号Ｔとして、不揮発メモリ１８及びＥＯＲ２０に出力する。
【００３４】
不揮発メモリ１８は、故障判定制御回路１９から出力された不揮発メモリ制御信号Ｘにより、大小比較信号Ｔを格納し、大小比較格納値Ｕを出力する。
【００３５】
ＥＯＲ２０は、比較回路１７から出力された大小比較信号Ｔと、不揮発メモリ１８に格納された大小比較格納値Ｕを受信し、遅延故障検出信号Ｍを出力する。
【００３６】
故障判定制御回路１９は、テスト信号Ｚを受信し、セレクタ１６に対するセレクタ制御信号Ｗ、不揮発メモリ１８に対する不揮発メモリ制御信号Ｘ、及び、図１のセレクタ９に対するセレクタ制御信号Ｌを出力する。
【００３７】
図３は、本実施形態の半導体集積回路装置の動作を示すフローチャートである。図３を参照して、本実施形態の半導体集積回路装置の動作について説明する。
【００３８】
図３を参照すると、まず、図１のＲＯＳＣ５が起動され、基準となるクロック信号Ｇを生成する（ステップＳ１）。
【００３９】
次に、図１のセレクタ９は、信号遅延パス６、７、８のそれぞれの出力信号Ｈ、Ｉ、Ｊのいずれか１つを選択する（ステップＳ２）。セレクタ９は、選択した信号をテスト対象信号Ｋとして遅延故障検出回路１０に出力する。
【００４０】
さらに、図２に示す遅延故障検出回路１０の詳細図を参照して説明する。ＥＯＲ１１は、クロック信号Ｇとテスト対象信号Ｋとの位相を比較し、位相比較信号Ｎを出力する。積分回路１２は、位相比較信号Ｎのハイレベルパルス幅に相当する積分器出力電圧Ｏを生成する。したがって、テスト対象信号Ｋは、その遅延時間に応じた電圧に変換される。次に積分器出力電圧Ｏで動作するＶＣＯ１３は、積分器出力電圧Ｏに応じた周波数を有するＶＣＯ出力クロック信号Ｐを出力する。
【００４１】
次に、図２のカウンタ１４は、ＶＣＯ出力クロック信号Ｐをあらかじめ設定された一定期間に亘って計測し、カウンタ出力値Ｑをレジスタ１５に格納する（ステップＳ３）。
【００４２】
故障判定制御回路１９は、図１の信号遅延パス６、７、８のそれぞれの出力信号Ｈ、Ｉ、Ｊが、セレクタ９によってすべて選択されたか否かを判定する（ステップＳ４）。出力信号Ｈ、Ｉ、Ｊのすべての信号の選択が完了するまで（ステップＳ４のＹｅｓ）、ステップＳ２〜Ｓ４を繰り返す。出力信号Ｈ、Ｉ、Ｊのすべての信号の選択が完了すると（ステップＳ４のＹｅｓ）、ステップＳ５の動作に遷移する。
【００４３】
次に、セレクタ１６は、セレクタ制御信号Ｗにより、レジスタ１５に格納されたレジスタ格納値Ｒのうち、いずれか２つの信号を選択し、セレクタ出力信号Ｓとして出力する。比較器１７は、セレクタ出力信号Ｓの２つの信号の値を比較した結果である大小比較信号Ｔを出力する（ステップＳ５）。
【００４４】
故障判定制御回路１９は、出荷検査時であるか否かを判定する（ステップＳ６）。出荷検査時であることを示すテスト信号Ｚがアクティブである場合には（ステップＳ６のＹｅｓ）、ステップＳ７に遷移し、出荷検査でない場合（すなわち、テスト信号Ｚがインアクティブである場合）には（ステップＳ６のＮｏ）、ステップＳ８に遷移する。
【００４５】
出荷検査時である場合には（ステップＳ６のＹｅｓ）、故障判定制御回路１９は、不揮発メモリ１８に、大小比較信号Ｔを正常動作時の期待値として格納させて（ステップＳ７）、処理を終了する。
【００４６】
出荷検査時でない場合には（ステップＳ６のＮｏ）、ＥＯＲ２０は、大小比較信号Ｔと、不揮発メモリ１８に格納された大小比較格納値Ｕとを比較する（ステップＳ８）。
【００４７】
続いて、大小比較信号Ｔと、出荷検査時に不揮発メモリ１８に格納された大小比較格納値Ｕとが一致しているか否かを判定する（ステップＳ９）。一致した場合には（ステップＳ９のＹｅｓ）、処理を終了する。一方、不一致と判定された場合には（ステップＳ９のＮｏ）、遅延故障検出信号Ｍを出力し（ステップＳ１０）、処理を終了する。
【００４８】
次に、図４及び図５を参照して、経年劣化により遅延故障が発生した場合における、本実施形態の半導体集積回路装置の動作について説明する。
【００４９】
図４は、本実施形態の半導体集積回路装置の正常時における動作を示すタイミングチャートである。図４及び図５においては、動作タイミングの例として、図１の信号遅延パス６、７、８の正常時における遅延量が、（信号遅延パス８の遅延量）＞（信号遅延パス６の遅延量）＞（信号遅延パス７の遅延量）である場合について説明する。
【００５０】
図５は、本実施形態の半導体集積回路装置において遅延故障が発生したときの動作を示すタイミングチャートである。
【００５１】
図５は、一例として、信号遅延パス６において遅延故障が発生した場合、すなわち、信号遅延パスの遅延量が、（信号遅延パス６の遅延量）＞（信号遅延パス８の遅延量）＞（信号遅延パス７の遅延量）と変化した場合のタイミングチャートを示す。
【００５２】
図４の期間Ｔ１〜Ｔ４、及び、図５の期間Ｔ１１〜Ｔ１４について説明する。
【００５３】
期間Ｔ１及び期間Ｔ１１は、各信号遅延パスの遅延量に相当するカウンタ出力値Ｑをレジスタ１５に格納する期間であり、図３のステップＳ２〜Ｓ４の繰り返し処理に相当する。
【００５４】
期間Ｔ２〜Ｔ４及び期間Ｔ１２〜Ｔ１４は、信号遅延パス６と信号遅延パス７、信号遅延パス７と信号遅延パス８、及び、信号遅延パス８と信号遅延パス６のそれぞれの組について、レジスタ１５に格納されたレジスタ格納値Ｒを比較した結果である大小比較信号Ｔと、出荷検査時に不揮発メモリ１８に格納された大小比較格納値Ｕとを比較する期間であり、図３におけるＳ５からＳ１０のステップに相当する。ここで、比較対象とされる２つの信号遅延パスは、図２のセレクタ制御信号Ｗに基づいて選択される。
【００５５】
まず、図４を参照して、正常時の期間Ｔ１における半導体集積回路装置の動作を説明する。
【００５６】
クロック信号Ｇは、期間Ｔ１に亘って、基準クロックとして、図４の４目盛り分の一定周期でハイレベル及びロウレベルを繰り返す。
【００５７】
テスト対象信号Ｋは、図３のステップＳ２で選択された信号遅延パス毎にクロック信号Ｇに対する遅延量が変化する。図４は、一例として、信号遅延パス６が選択された場合のみを示す。テスト対象信号Ｋは、クロック信号Ｇに対して、１目盛り分の遅延をもって動作している。
【００５８】
クロック信号Ｇとテスト対象信号Ｋの位相差を示す位相比較信号Ｎは、基準となるクロック信号Ｇに対するテスト対象信号Ｋの遅延量、すなわち１目盛り分の期間、ハイレベルとなる。
【００５９】
積分回路１２は位相比較信号Ｎのハイレベル期間に応じた電圧値を示す積分器出力電圧Ｏを出力し（非図示）、ＶＣＯ１３の出力するＶＣＯ出力クロック信号Ｐは、積分器出力電圧Ｏに応じた周期で変化する。即ち、ＶＣＯ出力クロック信号Ｐは、位相比較信号Ｎのハイレベル期間に応じた周期で変化する。
【００６０】
カウンタ出力値Ｑは、ＶＣＯ出力クロック信号Ｐがロウレベルからハイレベルに変化する都度インクリメントされる。
【００６１】
次に、期間Ｔ２〜Ｔ４において、図２におけるセレクタ制御信号Ｗにより、比較対象とされる、信号遅延パス６と信号遅延パス７、信号遅延パス７と信号遅延パス８、信号遅延パス８と信号遅延パス６がそれぞれ選択される（非図示）。各期間の大小比較信号Ｔ及び大小比較格納値Ｕは、選択された２つの信号遅延パスに対応するものである。
【００６２】
正常時（すなわち出荷検査時）においては、信号遅延パス６の遅延量は信号遅延パス７の遅延量よりも大きい。したがって、期間Ｔ２において、信号遅延パス６と信号遅延パス７の大小比較格納値Ｕはハイレベルとなる。Ｔ１の期間で測定された信号遅延パス６と信号遅延パス７の遅延量の大小関係も、出荷検査時と同様であるため、比較器１７から出力される大小比較信号Ｔもハイレベルとなる。このとき、大小比較格納信号Ｔと大小比較格納値Ｕとが一致するため、ＥＯＲ２０から出力される遅延故障検出信号Ｍはロウレベルとなる。
【００６３】
同様に、期間Ｔ３及びＴ４においても、遅延故障が発生していない正常動作時においては、大小比較信号Ｔと大小比較格納値Ｕとが一致するため、遅延故障検出信号Ｍはロウレベルとなる。
【００６４】
図５は、信号遅延パス６において遅延故障が発生した場合の半導体集積回路装置のタイミングチャートを示す。
【００６５】
まず、期間Ｔ１１における半導体集積回路装置の動作について説明する。図５に示すテスト対象信号Ｋは、図４と同様に、一例として信号遅延パス６が選択された場合のみを示す。信号遅延パス６において遅延故障が発生すると、図４に示した正常時と比較して、テスト対象信号Ｋの遅延が大きくなる。
【００６６】
このとき、クロック信号Ｇとテスト対象信号Ｋの位相差が大きくなり、ＥＯＲ１１の出力である位相比較信号Ｎは、図４に示した正常時のタイミングチャートと比較して、ハイレベル期間が長くなる。
【００６７】
位相比較信号Ｎのハイレベル期間が長くなると、積分回路１２は正常時に比べ高い電圧値を示す積分器出力電圧Ｏを出力し（非図示）、ＶＣＯ１３の出力するＶＣＯ出力クロック信号Ｐは、図４に示した正常時と比較して短い周期で変化する。
【００６８】
カウンタ１４は、ＶＣＯ出力クロック信号Ｐを受信する。カウンタ出力値Ｑは、図４に示した正常時と比較すると、大きい値となる。
【００６９】
次に、期間Ｔ１２〜Ｔ１４、すなわち、図３のステップＳ５〜Ｓ１０の動作について説明する。期間Ｔ１２において選択される信号遅延パス６の遅延量と信号遅延パス７の遅延量の大小関係は、正常時における大小関係と同一であり、大小比較格納信号Ｔと大小比較格納値Ｕとが一致することから、ＥＯＲ２０から出力される遅延故障検出信号Ｍはロウレベルとなる。
【００７０】
期間Ｔ１３において選択される信号遅延パス７の遅延量と信号遅延パス８の遅延量の大小関係も正常時の大小関係と同一であり、大小比較格納信号Ｔと大小比較格納値Ｕとが一致することから、ＥＯＲ２０から出力される遅延故障検出信号Ｍもロウレベルとなる。
【００７１】
正常動作時（すなわち出荷検査時）においては、信号遅延パス６の遅延量よりも信号遅延パス８の遅延量の方が大きい。このとき、大小比較格納値Ｕはハイレベルとなる。一方、期間Ｔ１１において測定された信号遅延パス８の遅延量と信号遅延パス６の遅延量の大小関係は、信号遅延パス６において遅延故障が発生したため、正常動作時とは逆転している。このとき、比較器１７から出力される大小比較信号Ｔは、期間Ｔ１４において、ロウレベルとなる。したがって、大小比較格納信号Ｔと大小比較格納値Ｕとが一致しないため、ＥＯＲ２０から出力される遅延故障検出信号Ｍはハイレベル（すなわちアクティブ）となる。
【００７２】
本実施形態の半導体集積回路装置によると、遅延故障検出信号Ｍがアクティブに変化することにより、遅延故障の発生を検出することができる。また、期間Ｔ１４においてアクティブな遅延故障検出信号Ｍが検出されたことから、遅延故障が発生している信号遅延パスは、信号遅延パス６であることも特定することができる。
【００７３】
図４及び図５においては、正常時における信号遅延パス６、７、８の遅延量の大小関係を、（信号遅延パス８の遅延量）＞（信号遅延パス６の遅延量）＞（信号遅延パス７の遅延量）とし、信号遅延パス６において遅延故障が発生した場合について説明した。しかしながら、正常時における遅延量の大小関係、及び、遅延故障の発生箇所が、これとは異なっている場合においても、故障検出信号Ｍが期間Ｔ２〜Ｔ４（ないしＴ１２〜Ｔ１４）のいずれの期間においてハイレベルとなるかを識別することによって、遅延故障を特定することができる。
【００７４】
また、比較対象とする信号遅延パスの本数が増大した場合においても、上記と同様の動作（期間Ｔ２〜Ｔ１４（ないし期間Ｔ１２〜Ｔ１４））を繰返すことによって、遅延故障の検出、及び、遅延故障が発生した信号遅延パスの特定が可能となる。
【００７５】
特許文献１に記載された経年劣化故障検出回路は、予め異なる遅延の経時変化率を有する複数の信号パスを利用して寿命予測を行うことから、実回路内部の遅延故障を検出することができない。
【００７６】
一方、本実施形態の半導体集積回路装置によると、ユーザー回路内部の信号遅延パスにおける遅延量の大小関係と、出荷検査時における信号遅延パスにおける遅延量の大小関係とが一致しているか否かを判定することにより、遅延故障の検出が可能となる。
【００７７】
また、本実施形態の半導体集積回路装置によると、遅延故障信号がアクティブとなる期間を識別することによって、遅延故障が発生した信号遅延パスを特定することもできる。
【００７８】
（実施形態２）
図６は、本発明の第２の実施形態に係る半導体集積回路装置における遅延故障検出回路１０の構成を示すブロック図である。
【００７９】
本実施形態の遅延故障検出回路１０は、図２に示した実施形態１におけるＶＣＯ１３及びカウンタ１４の代わりに、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、アナログデジタル変換器）２１を有する。ＡＤＣ２１は、積分回路１２から出力された積分器出力電圧Ｏを受信し、レジスタ１５にＡＤＣ出力値ＱＺを出力する。
【００８０】
本実施形態の遅延故障検出回路１０におけるその他の構成は、図２に示した第１の実施形態に係る遅延故障検出回路１０の構成と同じである。
【００８１】
図６を参照して、本実施形態の半導体集積回路装置の動作について説明する。
【００８２】
本実施形態の半導体集積回路装置においては、ＡＤＣ２１は、カウンタ１４から出力されたカウンタ出力値Ｑの代わりに、積分回路１２から出力された積分器出力電圧Ｏをデジタル変換して得られたＡＤＣ出力値ＱＺをレジスタ１５に格納する（図３のステップＳ３）。
【００８３】
本実施形態の半導体集積回路装置のその他のステップにおける動作は、実施形態１の半導体集積回路装置の動作（図３）と同様である。
【００８４】
本実施形態の半導体集積回路装置によると、ユーザー回路内にＡＤＣが搭載されている製品においては、新にＶＣＯ回路及びカウンタを設ける必要がなくなり、本実施形態の半導体集積回路装置を実現するために追加すべき部品点数を削減することができ、回路面積の増大を防ぐことができる。
【００８５】
（実施形態３）
本発明の第３の実施形態に係る半導体集積回路装置について図面を参照して説明する。図７は、本施形態に係る半導体集積回路装置の構成を示すブロック図である。
【００８６】
図７を参照すると、本実施形態の半導体集積回路装置は、第１の実施形態の半導体集積回路装置（図１）に対して、さらに、信号遅延パスの一つとしてダミーパス２２を有している。ダミーパス２２は、ＲＯＳＣ５から出力されたクロック信号Ｇを受信し、セレクタ２３に信号ＤＰを出力する。
【００８７】
ダミーパス２２の遅延量は、他の信号遅延パス６、７、８の遅延量より必ず大きくなるように設計する。
【００８８】
本実施形態の半導体集積回路装置の上記以外の構成は、図１に示した実施形態１の半導体集積回路装置の構成と同様である。
【００８９】
実施形態１においては、３つの信号遅延パス６〜８を対象にしていた。一方、本実施形態においては、さらにダミーパス２２が追加されたことにより、ダミーパスを含めた４つの信号遅延パスを対象として動作する。本実施形態の半導体集積回路装置の動作は、繰り返し処理の回数が増える以外については、実施形態１の半導体集積回路装置の動作と同様である。
【００９０】
本実施形態によると、実施形態１の構成に故障検出対象とする信号遅延パスのなかで、故障検出対象とする信号遅延パス６、７、８の遅延量よりも大きい遅延量を持つダミーパスをあらかじめ設けることによって、最大遅延量を持った信号遅延パス（例えば、実施形態１における信号遅延パス８）における遅延故障の検出を可能とする。
【００９１】
（効果）
本発明の第１〜第３の実施形態の半導体集積回路装置によってもたらされる効果について説明する。
【００９２】
特許文献１に記載された経年劣化故障検出回路においては、テスト回路を用いた寿命予測をしていた。一方、本発明の半導体集積回路装置によると、実動作に用いられる信号遅延パスにおける経年劣化の検出が可能となる。ユーザー回路内部の複数の信号遅延パスを対象とし、製品出荷前に複数の信号遅延パス同士の組合せによる相対的な遅延量の比較結果を不揮発メモリに格納し、製品出荷後に定期的に信号遅延パス同士の組合せによる相対的な遅延量の大小関係と不揮発メモリに格納された大小関係が一致しているかを判定する手段を有するからである。
【００９３】
また、特許文献１に記載された経年劣化故障検出回路は、テスト回路を用いた寿命予測を行うことから、経年劣化故障が発生した場合において、故障箇所を特定することができない。一方、本発明の半導体集積回路装置によると、実回路において経年劣化による故障箇所を絞り込むことができる。実回路における複数の信号遅延パスの正常時の位相差比較結果と故障発生時の位相比較結果とが一致するか否かを判定することにより、特別な検査装置（ＬＳＩテスタ）を使用することなく、実回路において経年劣化による故障箇所を絞り込むことができるからである。
【００９４】
また、本発明の半導体集積回路装置によると、開発コスト及び開発ＴＡＴを削減することができる。特許文献１の経年劣化故障検出回路は、テスト回路として、予め異なる遅延の経時変化率を有する複数の信号パスを必要とすることから、経年劣化を検出する機能を設けるために、事前に同一の回路を試作して評価を行う必要がある。一方、本発明の半導体集積回路装置によると、実回路における複数パスの比較によって経年劣化の検出が可能となるため、事前に同一の回路を試作して評価する必要がなくなる。例えば、１回の試作及び評価と本開発の２回の開発を、試作なしの本開発１回のみとした場合には、開発のコスト及びＴＡＴを５０％程度削減することができる。
【００９５】
以上の記載は実施形態に基づいて行ったが、本発明は、上記実施形態に限定されるものではない。
【符号の説明】
【００９６】
１、２、６〜８  信号遅延パス
３  比較手段
４  警報信号生成手段
５  ＲＯＳＣ（リングオシレータ）
９、１６、２３  セレクタ
１０、３０  遅延故障検出回路
１１、２０  ＥＯＲ（排他的論理和）
１２  積分回路
１３  ＶＣＯ（電圧制御発振器）
１４  カウンタ
１５  レジスタ
１７  比較器
１８  不揮発メモリ
１９  故障判定制御回路
２１  ＡＤＣ（アナログデジタル変換器）
２２  ダミーパス
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ  信号
Ｇ  クロック信号
Ｈ、Ｉ、Ｊ、ＤＰ  信号
Ｋ  テスト対象信号
Ｌ  セレクタ制御信号
Ｍ  遅延故障検出信号
Ｎ  位相比較信号
Ｏ  積分器出力電圧
Ｐ  ＶＣＯ出力クロック信号
Ｑ  カウンタ出力値
Ｒ  レジスタ格納値
Ｓ  セレクタ出力信号
Ｔ  大小比較信号
Ｕ  大小比較格納値
Ｖ  レジスタ制御信号
Ｗ  セレクタ制御信号
Ｘ  不揮発メモリ制御信号
Ｙ  位相が逆転する時点
Ｚ  テスト信号
ＱＺ  ＡＤＣ出力値
【図１】
2010287860.tif 000003
【図２】
2010287860.tif 000004
【図３】
2010287860.tif 000005
【図４】
2010287860.tif 000006
【図５】
2010287860.tif 000007
【図６】
2010287860.tif 000008
【図７】
2010287860.tif 000009
【図８】
2010287860.tif 000010
【図９】
2010287860.tif 000011