(57)【要約】【課題】絶縁層として高い誘電率を有する材料が用いられ、容量の増加および微細化が可能でリーク電流を抑制できるキャパシタ素子を備えた半導体装置を提供する。【解決手段】キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置であって、キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極ａと、絶縁層の第２面に接して設けられ、貴金属を除く金属またはその化合物からなる第１電極ａよりも仕事関数の小さい材料で形成された第２電極ｂとを有するものであり、第１電極ａの電位が、第２電極ｂの電位以下とされている半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置であって、
前記キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、
前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極と、
前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成された第２電極とを有するものであり、
前記第１電極の電位が、前記第２電極の電位以下とされていることを特徴とする半導体装置。
【請求項２】
前記貴金属材料が、Ａｕ，Ｒｈ，Ｒｕ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔから選ばれた少なくとも１種以上を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属材料が、Ｎｉ，Ｓｉ，Ｃｕ，Ｒｅ，Ｈｇ，Ｂｉ，Ｃｏ，Ｆｅ，Ｇａ，Ｔｌ，Ｐｂ，Ｉｎ，Ｗ，Ｕ，Ｃｄ，Ｃｒ，Ｚｎ，Ｖ，Ａｌ，Ｎｂ，Ｂｅ，Ｍｎ，Ｔｉ，Ｔａ，Ｐａ，Ｓｃ，Ｚｒ，Ｍｇ，Ｈｆ，Ｔｈ，Ｎｐ，Ｐｕ，Ｔｍ，Ｅｒ，Ｈｏ，Ｙ，Ｄｙ，Ｇｄ，Ｓｍ，Ｎｄ,Ｐｒ，Ｃｅ，Ｌａ，Ａｃ，Ｃａ，Ｌｕ，Ｌｉ，Ｓｒ，Ｎａ，Ｒａ，Ｂａ，Ｋ，Ｒｂ，Ｃｓ，Ｆｒから選ばれた少なくとも１種以上を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記絶縁層が、ペロブスカイト型酸化物を含むことを特徴とする請求項１〜請求項３のいずれか記載の半導体装置。
【請求項５】
前記絶縁層が、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉｙＺｒ(１−ｙ)Ｏ３、ＢａＴｉ(１−ｘ)ＳｎｘＯ３、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＰｂＺｒｘＴｉ(１−ｘ)Ｏ３、（ＰｂｘＬａ(１−ｘ)）ＺｒｙＴｉ(１−ｙ)Ｏ３、ＰｂＺｒｘＴｉｙＮｂ(１−ｘ−ｙ)Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＣａＴｉＯ３から選ばれた少なくとも１種以上のペロブスカイト型酸化物を含むことを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第１電極および前記第２電極が、電源電圧または接地電圧が印加されるものであることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第１電極がプレート電極であることを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置。
【請求項８】
前記電源電圧が１Ｖ以下であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置であって、
前記キャパシタ素子は、高い誘電率を有する金属の酸化物を含む絶縁層と、
前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成され、接地電圧が印加されたプレート電極と、
前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記プレート電極よりも仕事関数の小さい材料で形成されたストレージ電極と、
前記ストレージ電極の電位によって前記キャパシタ素子に前記メモリ情報が記憶されているか否かを検出する検出手段とを備えていることを特徴とする半導体装置。
【請求項１０】
キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置であって、
前記キャパシタ素子は、高い誘電率を有する金属の酸化物を含む絶縁層と、
前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成されたストレージ電極と、
前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記ストレージ電極よりも仕事関数の小さい材料で形成され、電源電圧が印加されたプレート電極と、
前記ストレージ電極の電位によって前記キャパシタ素子に前記メモリ情報が記憶されているか否かを検出する検出手段とを備えていることを特徴とする半導体装置。
【請求項１１】
前記貴金属材料が、Ａｕ，Ｒｈ，Ｒｕ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔから選ばれた少なくとも１種以上を含むことを特徴とする請求項９または請求項１０に記載の半導体装置。
【請求項１２】
前記金属材料が、Ｎｉ，Ｓｉ，Ｃｕ，Ｒｅ，Ｈｇ，Ｂｉ，Ｃｏ，Ｆｅ，Ｇａ，Ｔｌ，Ｐｂ，Ｉｎ，Ｗ，Ｕ，Ｃｄ，Ｃｒ，Ｚｎ，Ｖ，Ａｌ，Ｎｂ，Ｂｅ，Ｍｎ，Ｔｉ，Ｔａ，Ｐａ，Ｓｃ，Ｚｒ，Ｍｇ，Ｈｆ，Ｔｈ，Ｎｐ，Ｐｕ，Ｔｍ，Ｅｒ，Ｈｏ，Ｙ，Ｄｙ，Ｇｄ，Ｓｍ，Ｎｄ,Ｐｒ，Ｃｅ，Ｌａ，Ａｃ，Ｃａ，Ｌｕ，Ｌｉ，Ｓｒ，Ｎａ，Ｒａ，Ｂａ，Ｋ，Ｒｂ，Ｃｓ，Ｆｒから選ばれた少なくとも１種以上を含むことを特徴とする請求項９〜請求項１１のいずれかに記載の半導体装置。
【請求項１３】
前記絶縁層が、ペロブスカイト型酸化物を含むことを特徴とする請求項９〜請求項１２のいずれか記載の半導体装置。
【請求項１４】
前記絶縁層が、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉｙＺｒ(１−ｙ)Ｏ３、ＢａＴｉ(１−ｘ)ＳｎｘＯ３、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＰｂＺｒｘＴｉ(１−ｘ)Ｏ３、（ＰｂｘＬａ(１−ｘ)）ＺｒｙＴｉ(１−ｙ)Ｏ３、ＰｂＺｒｘＴｉｙＮｂ(１−ｘ−ｙ)Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＣａＴｉＯ３から選ばれた少なくとも１種以上のペロブスカイト型酸化物を含むことを特徴とする請求項９〜請求項１３のいずれかに記載の半導体装置。
【請求項１５】
キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置の制御方法であって、
前記キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極と、前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成された第２電極とを有し、
前記第１電極に、接地電圧を印加し、前記第２電極に電源電圧または接地電圧を印加することにより、前記キャパシタ素子に前記メモリ情報を書き込む書き込み動作または前記キャパシタ素子から前記メモリ情報を読み出す読み出し動作を行うことを特徴とする半導体装置の制御方法。
【請求項１６】
キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置の制御方法であって、
前記キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極と、前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成された第２電極とを有し、
前記第２電極に、電源電圧を印加し、前記第１電極に電源電圧または接地電圧を印加することにより、前記キャパシタ素子に前記メモリ情報を書き込む書き込み動作または前記キャパシタ素子から前記メモリ情報を読み出す読み出し動作を行うことを特徴とする半導体装置の制御方法。
【請求項１７】
前記貴金属材料が、Ａｕ，Ｒｈ，Ｒｕ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔから選ばれた少なくとも１種以上を含むものであることを特徴とする請求項１５または請求項１６に記載の半導体装置の制御方法。
【請求項１８】
前記金属材料が、Ｎｉ，Ｓｉ，Ｃｕ，Ｒｅ，Ｈｇ，Ｂｉ，Ｃｏ，Ｆｅ，Ｇａ，Ｔｌ，Ｐｂ，Ｉｎ，Ｗ，Ｕ，Ｃｄ，Ｃｒ，Ｚｎ，Ｖ，Ａｌ，Ｎｂ，Ｂｅ，Ｍｎ，Ｔｉ，Ｔａ，Ｐａ，Ｓｃ，Ｚｒ，Ｍｇ，Ｈｆ，Ｔｈ，Ｎｐ，Ｐｕ，Ｔｍ，Ｅｒ，Ｈｏ，Ｙ，Ｄｙ，Ｇｄ，Ｓｍ，Ｎｄ,Ｐｒ，Ｃｅ，Ｌａ，Ａｃ，Ｃａ，Ｌｕ，Ｌｉ，Ｓｒ，Ｎａ，Ｒａ，Ｂａ，Ｋ，Ｒｂ，Ｃｓ，Ｆｒから選ばれた少なくとも１種以上を含むものであることを特徴とする請求項１５〜請求項１７のいずれかに記載の半導体装置の制御方法。
【請求項１９】
前記絶縁層が、ペロブスカイト型酸化物を含むものであることを特徴とする請求項１５〜請求項１８のいずれか記載の半導体装置の制御方法。
【請求項２０】
前記絶縁層が、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉｙＺｒ(１−ｙ)Ｏ３、ＢａＴｉ(１−ｘ)ＳｎｘＯ３、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＰｂＺｒｘＴｉ(１−ｘ)Ｏ３、（ＰｂｘＬａ(１−ｘ)）ＺｒｙＴｉ(１−ｙ)Ｏ３、ＰｂＺｒｘＴｉｙＮｂ(１−ｘ−ｙ)Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＣａＴｉＯ３から選ばれた少なくとも１種以上のペロブスカイト型酸化物を含むものであることを特徴とする請求項１５〜請求項１９のいずれかに記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の制御方法に関し、特に、キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置および半導体装置の制御方法に関する。
【背景技術】
【０００２】
キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置としては、ＤＲＡＭ（Dynamic Random Access Memory ）やＦＲＡＭ(Ferroelectric  Random Access Memory )などが知られている。従来、半導体装置のキャパシタ素子を構成する絶縁層の材料としては、ＳｉＯＮなどの絶縁材料が用いられ、絶縁層を挟む２つの電極の材料としては、Ｓｉなどが用いられていた。このような半導体装置のキャパシタ素子では、一般に、キャパシタ素子の一方の電極に印加される電圧強度を、他方の電極にメモリ情報の０と１に対応して印加される電源電圧（Ｖｃｃ）の半分（１／２Ｖｃｃ）にしている。このように、一方の電極に印加される電圧強度を１／２Ｖｃｃにすると、メモリ情報の０と１に対応して他方の電極に電源電圧（Ｖｃｃ）が印加されても、０Ｖが印加されても、絶縁層にかかる電圧強度が電源電圧（Ｖｃｃ）の半分（１／２Ｖｃｃ）に小さくなるので、キャパシタ素子のリーク電流を抑制できる。
【０００３】
ところで、近年、半導体装置のキャパシタ素子の容量を増加させるために、絶縁層に高誘電率材料を用いることが検討されている（例えば、特許文献１〜特許文献３参照）。また、半導体装置のキャパシタ素子を構成する電極の材料として、貴金属を用いることが検討されている。例えば、特許文献１には、ペロブスカイト型酸化物などの高誘電率材料からなるキャパシタ絶縁層を、Ｐｔよりなる上部および下部電極層で挟んでなるキャパシタを有する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１６８２００号公報
【特許文献２】特開平９−１９１０８７号公報
【特許文献３】特開２００３−１０９９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ペロブスカイト型酸化物などの高誘電率材料からなる絶縁層を電極で挟んだキャパシタ素子において、リーク電流を抑制するためには、電極を構成する材料として仕事関数が大きく、絶縁層に電子が放出されにくい材料を用いることが好ましい。このような材料としては貴金属が挙げられる。しかしながら、貴金属は、微細加工しにくい材料であるため、高誘電率材料からなる絶縁層を貴金属からなる電極で挟んだキャパシタ素子を備える半導体装置を製造する際に、キャパシタ素子の微細化に支障を来たす場合があり、問題となっていた。また、貴金属は、高価な材料であるため、使用量を低減させることが望まれていた。
【課題を解決するための手段】
【０００６】
本発明者は、上記問題を解決するために、キャパシタ素子における電荷の移動と、キャパシタ素子を構成する電極の材料との関係に着目して、鋭意検討を重ねた。その結果、高誘電率材料からなる絶縁層の両面に絶縁層に接して配置された２つの電極の材料を異なるものとし、２つの電極間に電位差が生じた場合に、仕事関数の大きい電極から仕事関数の小さい電極に向かって電荷が移動するキャパシタ素子とすればよいことを見出した。
【０００７】
ここで、このようなキャパシタ素子について、より詳細に説明する。
本発明者は、キャパシタ素子を微細化するために、微細加工しにくい貴金属で２つの電極の両方を形成せず、２つの電極のうち一方の電極だけを微細加工しやすい材料とすることを検討した。しかし、２つの電極の材料を異なるものとした場合、従来のキャパシタ素子のように、一方の電極に印加される電圧強度を、他方の電極にメモリ情報の０と１に対応して印加される電源電圧（Ｖｃｃ）の半分（１／２Ｖｃｃ）にしても、仕事関数の大きい材料からなる電極の電位が仕事関数の小さい材料からなる電極の電位を超えると、仕事関数の小さい電極から仕事関数の大きい電極に向かって電子が移動するため、大きなリーク電流が発生する。このため、リーク電流を十分に抑制できなかった。
【０００８】
本発明者は、この問題を解決するために鋭意検討を重ね、２つの電極の材料を異なるものとし、２つの電極間に電位差が生じた場合に、仕事関数の大きい電極から仕事関数の小さい電極に向かって電子が移動するようにした。この場合、仕事関数の小さい電極から仕事関数の大きい電極に向かって電子が移動した場合に生じるリーク電流、すなわち仕事関数の小さい材料からなる電極の材料に起因するリーク電流は考慮する必要がなく、リーク電流を抑制できる。
【０００９】
２つの電極間に電位差が生じた場合に、仕事関数の大きい電極から仕事関数の小さい電極に向かって電子が移動するようにするには、仕事関数の大きい電極の電位が、仕事関数の小さい電極の電位以下になるようにすればよい。具体的には、例えば、仕事関数の大きい材料からなる電極に接地電圧（Ｖｓｓ（０Ｖ））を印加し、仕事関数の小さい材料からなる電極にメモリ情報の０と１に対応して０または電源電圧（Ｖｃｃ（正の電圧））を印加する、または、仕事関数の小さい材料からなる電極に電源電圧（Ｖｃｃ）を印加し、仕事関数の大きい材料からなる電極にメモリ情報の０と１に対応して０または電源電圧（Ｖｃｃ）を印加すればよい。
【００１０】
そして、２つの電極の材料が異なるものであって、２つの電極間に電位差が生じた場合に、仕事関数の大きい電極から仕事関数の小さい電極に向かって電子が移動するようにしたキャパシタ素子において、仕事関数の大きい材料からなる電極側でのリーク電流をさらに小さくしたい場合には、電源電圧（Ｖｃｃ）を小さくすればよい。
【００１１】
なお、一方の電極に印加される電圧強度を、他方の電極にメモリ情報の０と１に対応して印加される電源電圧（Ｖｃｃ）の半分（１／２Ｖｃｃ）にする技術が用いられる以前のキャパシタ素子では、絶縁層としてペロブスカイト型酸化物などの高誘電率材料が用いられることもなかったし、電極を構成する材料としてリーク電流を抑制するために仕事関数が大きく絶縁層に電子が放出されにくい貴金属が用いられることもなかった。したがって、一方の電極に印加される電圧強度を、他方の電極にメモリ情報の０と１に対応して印加される電源電圧（Ｖｃｃ）の半分（１／２Ｖｃｃ）にする以前のキャパシタ素子では、貴金属からなる電極を用いることに起因する課題が生じることはなく、貴金属からなる電極を用いた場合に発生する課題を解決する技術についての検討はなされていなかった。
【００１２】
また、２つの電極の材料が異なるものであって、仕事関数の大きい電極の電位が、仕事関数の小さい電極の電位以下になるようにしたキャパシタ素子においては、上述したように、仕事関数の小さい材料からなる電極の材料に起因するリーク電流は無視できるので、リーク電流を抑制する場合には、２つの電極のうち一方の電極のみを仕事関数の大きいものとすればよい。したがって、一方の電極のみに仕事関数の大きい貴金属またはその化合物を用いることにより、リーク電流を効果的に抑制できるとともに、貴金属の使用量を低減できる。また、このようなキャパシタ素子では、リーク電流を抑制できるので、絶縁層を薄くすることが可能となり、キャパシタ素子の単位面積当たりの容量を増加させることができるとともに、キャパシタ素子のさらなる微細化が可能となる。
また、２つの電極のうち他方の電極の材料は、仕事関数に関わらず選択することができるので、２つの電極のうち他方の電極の材料として微細加工の容易な材料を用いて、キャパシタ素子の微細化を図ることが可能となる。
【００１３】
本発明の半導体装置は、キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置であって、前記キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極と、前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成された第２電極とを有するものであり、前記第１電極の電位が、前記第２電極の電位以下とされていることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置においては、キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極と、絶縁層の第２面に接して設けられ、貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成された第２電極とを有するものであり、前記第１電極の電位が、前記第２電極の電位以下とされているので、第１電極と第２電極との間に電位差が生じた場合に第１電極から第２電極に向かって電子が移動するものとなる。したがって、第２電極の材料に起因するリーク電流を無視することができ、第２電極の材料の選択自由度が高くなり、第２電極の材料として微細加工の容易な材料を用いることによりキャパシタ素子を微細化することが可能となる。また、第１電極が、貴金属またはその化合物からなる貴金属材料で形成された仕事関数の大きい材料からなるものであるので、キャパシタ素子のリーク電流を抑制できる。その結果、絶縁層を薄くすることが可能となり、キャパシタ素子の単位面積当たりの容量を増加させることができるとともに、キャパシタ素子を微細化できる。
【００１５】
また、本発明の半導体装置の制御方法は、キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、前記絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極と、前記絶縁層の第２面に接して設けられ、前記貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成された第２電極とを有し、第１電極に、接地電圧を印加し、前記第２電極に電源電圧または接地電圧を印加することにより、前記キャパシタ素子に前記メモリ情報を書き込む書き込み動作または前記キャパシタ素子から前記メモリ情報を読み出す読み出し動作を行うか、または、第２電極に、電源電圧を印加し、前記第１電極に電源電圧または接地電圧を印加することにより、前記キャパシタ素子に前記メモリ情報を書き込む書き込み動作または前記キャパシタ素子から前記メモリ情報を読み出す読み出し動作を行う方法であるので、電源電圧（Ｖｃｃ）を小さくすることにより、リーク電流を小さくすることができる。
例えば、電源電圧（Ｖｃｃ）を半分（１／２Ｖｃｃ）に小さくした場合、第２電極の材料を第１電極と同じとし、一方の電極に印加される電圧強度を、他方の電極にメモリ情報の０と１に対応して印加される電源電圧（Ｖｃｃ）の半分（１／２Ｖｃｃ）にした場合と同等に、リーク電流を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、キャパシタ素子の２つの電極間における電荷の移動について説明するための図であり、図１（ａ）は、第１電極に接地電圧が印加され、第２電極にメモリ情報の０と１に対応して電圧が印加される場合の例を説明するための模式図であり、図１（ｂ）は、第１電極にメモリ情報の０と１に対応して電圧が印加され、第２電極に電源電圧（Ｖｃｃ）が印加される場合の例を説明するための模式図である。
【図２】図２は、本発明の第１実施形態のＤＲＡＭの一部を示した図であり、ＤＲＡＭの平面構造を説明するための模式図である。
【図３】図３は、図２に示したＤＲＡＭの断面図であり、図２に示したＡ−Ａ’線に対応する断面図である。
【図４】図４は、第１実施形態のＤＲＡＭのメモリセンス系全体の回路ブロック図である。
【図５】図５は、図４に示すメモリセルアレイとセンスアンプの具体的な回路を示す図である。
【図６】図６は、図５におけるグローバルセンスアンプの具体的な回路を示す図である。
【図７】図７は、ＰＶＴ補償型センスアンプの読み出し動作時の動作波形を示す図である。
【図８】図８は、実施例のキャパシタ素子のリーク電流を示したグラフであり、実線は第１電極を０Ｖとし第２電極を０Ｖまたは１Ｖにした場合の結果であり、点線は第１電極を０Ｖまたは１Ｖとし第２電極を０Ｖにした場合の結果である。
【発明を実施するための形態】
【００１７】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。
本発明の課題を解決するには、高い誘電率を有する金属の酸化物を含む絶縁層の両面に絶縁層に接して配置された２つの電極（第１電極、第２電極）の材料を異なるものとし、仕事関数の大きい材料からなる第１電極の電位を仕事関数の小さい材料からなる第２電極の電位以下とすることで、２つの電極間に電位差が生じた場合に、仕事関数の大きい材料からなる第１電極から仕事関数の小さい材料からなる第２電極に向かって電子が移動するキャパシタ素子を有する半導体装置とすればよい。
ここで、キャパシタ素子の２つの電極間における電荷の移動について図１（ａ）および図１（ｂ）を用いて説明する。図１（ａ）および図１（ｂ）において、符号ａは仕事関数の大きい材料からなる第１電極を示し、符号ｂは仕事関数の小さい材料からなる第２電極を示している。
【００１８】
図１（ａ）に示す例においては、第１電極ａに接地電圧（Ｖｓｓ（０Ｖ））が印加され、第２電極ｂにメモリ情報の０と１に対応して０Ｖまたは電源電圧（Ｖｃｃ（正の電圧））が印加されるようになっている。したがって、図１（ａ）に示す例においては、第１電極ａの電位が、常に第２電極ｂの電位以下となるようにされており、第２電極ｂの電位が変化されて第２電極ｂに電源電圧（Ｖｃｃ）が印加された場合のみ、第１電極ａから第２電極ｂに向かって電子ｅが移動する。なお、第２電極ｂの電位が変化されて第２電極ｂに０Ｖが印加された場合、第１電極ａと第２電極ｂと間に電位差は生じない。
【００１９】
また、図１（ｂ）に示す例においては、第１電極ａにメモリ情報の０と１に対応して０Ｖまたは電源電圧（Ｖｃｃ）が印加され、第２電極ｂに電源電圧（Ｖｃｃ）が印加されるようになっている。したがって、図１（ｂ）に示す例においても、第１電極ａの電位が、常に第２電極ｂの電位以下となるようにされており、第１電極ａの電位が変化されて第１電極ｂに０Ｖが印加された場合のみ、第１電極ａから第２電極ｂに向かって電子ｅが移動する。なお、第１電極ａの電位が変化されて第１電極ａに電源電圧（Ｖｃｃ）が印加された場合、第１電極ａと第２電極ｂと間に電位差は生じない。
【００２０】
このように、図１（ａ）および図１（ｂ）に示す例では、いずれも２つの電極間に電位差が生じた場合、仕事関数の大きい材料からなる第１電極ａから仕事関数の小さい材料からなる第２電極ｂに向かってのみ電子ｅが移動しており、第２電極ｂから第１電極ａに向かって電子ｅが移動することはない。したがって、図１（ａ）および図１（ｂ）に示す例では、第２電極の材料に起因するリーク電流を無視することができ、キャパシタ素子のリーク電流を効果的に抑制できる。
【００２１】
「第１実施形態」
以下、本発明の半導体装置および半導体装置の制御方法の一例として、キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行うＤＲＡＭを例に挙げて説明する。図２は、本発明の第１実施形態のＤＲＡＭの一部を示した図であり、ＤＲＡＭの平面構造を説明するための模式図である。また、図３は、図２に示したＤＲＡＭの断面図であり、図２に示したＡ−Ａ’線に対応する断面図である。
本実施形態のＤＲＡＭ１０を構成するＰ型シリコンからなる半導体基板２００上には、図２に示すように、複数の活性領域（拡散層領域）２０４が配置されている。活性領域２０４は、素子分離領域２０３により区画されている。素子分離領域２０３は、シリコン酸化膜等の絶縁膜が半導体基板中に埋め込まれることによって形成されている。
【００２２】
また、半導体基板上には、活性領域２０４と交差するように複数のゲート電極２０６が配置されている。ゲート電極２０６は、ＤＲＡＭのワード線として機能するものである。活性領域２０４のゲート電極２０６で覆われていない領域には、リン等の不純物がイオン注入されており、Ｎ型の拡散層領域２０５を形成している。このＮ型の拡散層領域２０５は、図２および図３に示すＭＯＳ型トランジスタ２０１のソース・ドレイン領域として機能する。本実施形態のＤＲＡＭ１０においては、図２の破線Ｃで囲んだ部分が１つのＭＯＳ型トランジスタ２０１を形成している。
【００２３】
また、図２および図３に示すように、各活性領域２０４の中央部には、コンタクトプラグ２０７が設けられ、活性領域２０４表面のＮ型の拡散層領域２０５と接触している。また、各活性領域２０４の両端には、コンタクトプラグ２０８、２０９が設けられ、活性領域２０４表面のＮ型の拡散層領域２０５と接触している。
本実施形態のＤＲＡＭ１０では、メモリセルを高密度に配置するために、隣接する２つのトランジスタが１つのコンタクトプラグ２０７を共有するように配置されている。また、コンタクトプラグ２０７と接触してゲート電極２０６と直交する方向（図２においてＢ−Ｂ’線で示した方向）に、複数の配線層２１２（図２においては図示せず）が形成される。配線層２１２は、ＤＲＡＭ１０のビット線として機能する。また、コンタクトプラグ２０８、２０９には、それぞれキャパシタ素子２１７（図２においては図示せず）が接続されている。
【００２４】
図３に示すように、Ｎ型の拡散層領域２０５は、コンタクトプラグ２０７、２０８、２０９と接触している。コンタクトプラグ２０７、２０８、２０９の材料としては、リンを導入した多結晶シリコンを用いることができる。また、図３において、符号２１０はＭＯＳ型トランジスタ２０１上に設けられた層間絶縁膜を示している。コンタクトプラグ２０７は、コンタクトプラグ２１１を介して、ビット線として機能する配線層２１２に接続している。配線層２１２の材料としてはタングステンを用いることができる。また、コンタクトプラグ２０８と２０９はそれぞれ、コンタクトプラグ２１４、２１５を介してキャパシタ素子２１７と接続している。なお、図３において、符号２１３、２１６、２１８は層間絶縁膜を示し、符号２１９はアルミニウム等を用いて形成された、上層に位置する配線層を示し、符号２２０は表面保護膜を示している。
【００２５】
本実施形態のＤＲＡＭ１０には、複数のキャパシタ素子２１７が備えられている。図３に示すように、各キャパシタ素子２１７は、絶縁層２１７ｃと、絶縁層２１７ｃの第１面（図３においては上面）に接して設けられたプレート電極２１７ｂ（第１電極）と、絶縁層２１７ｃの第２面（図３においては下面）に接して設けられたストレージ電極２１７ａ（第２電極）とを備えている。
【００２６】
キャパシタ素子２１７は、図３に示すように、３次元構造を有するものであり、ストレージ電極２１７ａが、中空の有底円筒形状とされており、絶縁層２１７ｃが、ストレージ電極２１７ａの内壁全面と上面部分を覆うように形成され、プレート電極２１７ｂが、絶縁層２１７ｃの内壁全面と上面部分を覆うように形成されている。図３に示すように、プレート電極２１７ｂは、複数のキャパシタ素子２１７の絶縁層２１７ｃ上を連続して覆うように形成されており、隣接する他のキャパシタ素子２１７の上側の電極を兼ねるものとされている。
【００２７】
なお、キャパシタ素子２１７の形状は、図３に示す３次元構造に限定されるものではなく、例えば、第１電極と第２電極と絶縁層の全てが平面形状である平面状の積層体であってもよいし、基板側の電極を円柱状とし、その上面および側面を覆うように絶縁層を形成し、絶縁層の外壁と上面とを覆うように中空で天井を有する円筒形状の電極を形成した３次元構造のものであってもよいし、その他の形状であってもよい。なお、キャパシタ素子の形状が３次元構造である場合、キャパシタ素子の形状が平面状の積層体である場合と比較して、平面視で同一の占有面積であっても、大容量のキャパシタ素子を形成することができ、好ましい。
【００２８】
また、本実施形態のＤＲＡＭ１０においては、プレート電極２１７ｂに接地電圧が印加されており、ストレージ電極２１７ａに、ＭＯＳ型トランジスタ２０１を介して選択的にメモリ情報の０と１に対応して０Ｖまたは電源電圧（Ｖｃｃ）が印加されるようになっている。したがって、プレート電極２１７ｂの電位が、ストレージ電極２１７ａの電位以下となるようにされている。
また、本実施形態のＤＲＡＭ１０においては、ストレージ電極２１７ａの電位によってキャパシタ素子２１７にメモリ情報が記憶されているか否か（キャパシタ素子２１７に電荷が蓄積されているか否か）を検出する検出手段（図示略）が備えられている。
【００２９】
本実施形態において、キャパシタ素子２１７を構成する絶縁層２１７ｃは、高い誘電率を有する金属の酸化物を含むものである。また、プレート電極２１７ｂは、貴金属またはその化合物からなる貴金属材料で形成されたものでああり、ストレージ電極２１７ａは、前記貴金属を除く金属またはその化合物からなる前記第１電極よりも仕事関数の小さい材料で形成されたものである。
【００３０】
絶縁層２１７ｃの材料としては、ペロブスカイト型酸化物を含むものなどが挙げられる。より具体的には、絶縁層２１７ｃは、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉＯ３、ＢａｘＳｒ(１−ｘ)ＴｉｙＺｒ(１−ｙ)Ｏ３、ＢａＴｉ(１−ｘ)ＳｎｘＯ３、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＰｂＺｒｘＴｉ(１−ｘ)Ｏ３、（ＰｂｘＬａ(１−ｘ)）ＺｒｙＴｉ(１−ｙ)Ｏ３、ＰｂＺｒｘＴｉｙＮｂ(１−ｘ−ｙ)Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＣａＴｉＯ３から選ばれた少なくとも１種以上のペロブスカイト型酸化物を含むものとすることができる。また、絶縁層２１７ｃは、Ｂｉ４Ｔｉ３Ｏ１２、 Ｌａ２Ｔｉ２Ｏ７、(Ｚｒ，Ｓｎ)ＴｉＯ４などのペロブスカイト型酸化物を含むものであってもよい。さらに、絶縁層２１７ｃは、ペロブスカイト型酸化物ほど誘電率は高くないが、ジルコニア（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）、チタニア（ＴｉＯ２）、またはそれらの化合物を含むものであってもよい。
【００３１】
なお、本発明においては、高い誘電率を有する金属の酸化物を含む絶縁層２１７ｃの材料として、ペロブスカイト型酸化物よりも誘電率の低い材料を用いることができ、例えば、比誘電率が８〜３００の範囲である材料を用いることが可能である。この理由は、本実施形態においては、プレート電極２１７ｂが仕事関数の大きい貴金属またはその化合物からなるものであるため、プレート電極２１７ｂから絶縁層２１７ｃに電子が放出されにくく、絶縁層２１７ｃの誘電率が上記範囲であっても、キャパシタ素子２１７のリーク電流を十分に抑制できるためである。
【００３２】
上記の絶縁層２１７ｃの材料の中でも特に、ＳｒＴｉＯ３は、２成分系（Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２など）に次いで単純な３成分系であり、比誘電率が３００と比較的高く、制御に支障を来たす強誘電相がないため、好ましい。
【００３３】
また、プレート電極２１７ｂに用いられる貴金属またはその化合物からなる貴金属材料は、特に限定されないが、Ａｕ，Ｒｈ，Ｒｕ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔから選ばれた少なくとも１種以上を含むものであることが好ましい。このような貴金属材料は、仕事関数が大きく、しかも絶縁層２１７ｃの第１面に接して設けても酸化されにくいものであるため、プレート電極２１７ｂの材料として好適である。なお、本発明において仕事関数（φ）（単位（ｅＶ)）とは、以下の式で計算される数値（出典；岩波  理化学辞典第４版、ｐ．５４５「仕事関数」）を意味する。
φ＝２．２７ｘ＋０．３４
上記式において、ｘはポーリングの電気陰性度（理科年表２００７、ｐ．３６４「原子およびイオンの電子構造」の最右列に示されている）である。
【００３４】
金属元素を仕事関数の大きい順に並べると（括弧内は仕事関数）、Ａｕ（５．７８８ｅＶ)，Ｒｈ（５．５１５６ｅＶ)，Ｒｕ（５．３３４ｅＶ)，Ｐｄ（５．３３４ｅＶ)，Ｏｓ（５．３３４ｅＶ)，Ｉｒ（５．３３４ｅＶ)，Ｐｔ（５．３３４ｅＶ)，Ｍｏ（５．２４３２ｅＶ)，Ｔｃ（５．１０７ｅＶ)，Ｓｂ（４．９９３５ｅＶ)，Ｇｅ（４．９０２７ｅＶ)，Ｐｏ（４．８８ｅＶ)，Ｓｎ（４．７８９２ｅＶ)，Ａｇ（４．７２１１ｅＶ)となる。上記の金属元素は、いずれも第１電極の材料として用いることができるが、仕事関数の大きい金属元素であるほど第１電極の材料として好ましい。なお、ここでの「金属元素」とは、理科年表２００７、ｐ．３２８「金属元素」の項に記載の「長周期型元素周期表でほぼホウ素とアスタチンを結ぶ線より左側の元素が金属元素」を意味する。
【００３５】
また、プレート電極２１７ｂは、高い誘電率を有する金属の酸化物を含む絶縁層２１７ｃの第１面に接して設けられるものであるので、酸化されにくい材料であることが好ましい。上記の金属元素の中で、酸化されにくい材料としては、Ａｕ，Ｒｈ，Ｒｕ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｔｃが挙げられる。
また、上記の金属元素の中で、人工的に作られる元素であるＴｃは、天然には存在しないため、第１電極の材料として現実的ではない。
【００３６】
また、プレート電極２１７ｂに用いられる貴金属の化合物としては、例えば、ＲｕＯ２，ＩｒＯｘなどが挙げられ、ＰｔｘＩｒ（１−ｘ），ＰｔｘＲｕ（１−ｘ）などＡｕ，Ｒｈ，Ｒｕ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔから選ばれた少なくとも１種以上の貴金属の化合物であることが好ましい。
【００３７】
これらのプレート電極２１７ｂに用いられる貴金属またはその化合物からなる貴金属材料の中でも特に、従来から工業用材料として使用されて生産と流通が確立しており、高誘電体用電極として広く研究されているＰｔを用いることが好ましい。
【００３８】
また、ストレージ電極２１７ａに用いられる貴金属を除く金属またはその化合物からなるプレート電極２１７ｂよりも仕事関数の小さい材料（括弧内は仕事関数）としては、Ｎｉ（４．６７５７ｅＶ)，Ｓｉ（４．６５３ｅＶ)，Ｃｕ（４．６５３ｅＶ)，Ｒｅ（４．６５３ｅＶ)，Ｈｇ（４．６５３ｅＶ)，Ｂｉ（４．６５３ｅＶ)，Ｃｏ（４．６０７６ｅＶ)，Ｆｅ（４．４９４１ｅＶ)，Ｇａ（４．４４８７ｅＶ)，Ｔｌ（４．４２６ｅＶ)，Ｐｂ（４．４２６ｅＶ)，Ｉｎ（４．３８０６ｅＶ)，Ｗ（４．１９９ｅＶ)，Ｕ（４．１９９ｅＶ)，Ｃｄ（４．１７６３ｅＶ)，Ｃｒ（４．１０８２ｅＶ)，Ｚｎ（４．０８５５ｅＶ)，Ｖ（４．０４０１ｅＶ)，Ａｌ（３．９９４７ｅＶ)，Ｎｂ（３．９７２ｅＶ)，Ｂｅ（３．９０３９ｅＶ)，Ｍｎ（３．８５８５ｅＶ)，Ｔｉ（３．８３５８ｅＶ)，Ｔａ（３．７４５ｅＶ)，Ｐａ（３．７４５ｅＶ)，Ｓｃ（３．４２７２ｅＶ)，Ｚｒ（３．３５９１ｅＶ)，Ｍｇ（３．３１３７ｅＶ)，Ｈｆ（３．２９１ｅＶ)，Ｔｈ（３．２９１ｅＶ)，Ｎｐ（３．２９１ｅＶ)，Ｐｕ（３．２９１ｅＶ)，Ｔｍ（３．１７７５ｅＶ)，Ｅｒ（３．１５４８ｅＶ)，Ｈｏ（３．１３２１ｅＶ)，Ｙ（３．１０９４ｅＶ)，Ｄｙ（３．１０９４ｅＶ)，Ｇｄ（３．０６４ｅＶ)，Ｓｍ（２．９９５９ｅＶ)，Ｎｄ（２．９２７８ｅＶ),Ｐｒ（２．９０５１ｅＶ)，Ｃｅ（２．８８２４ｅＶ)，Ｌａ（２．８３７ｅＶ)，Ａｃ（２．８３７ｅＶ)，Ｃａ（２．６１ｅＶ)，Ｌｕ（２．６１ｅＶ)，Ｌｉ（２．５６４６ｅＶ)，Ｓｒ（２．４９６５ｅＶ)，Ｎａ（２．４５１１ｅＶ)，Ｒａ（２．３８３ｅＶ)，Ｂａ（２．３６０３ｅＶ)，Ｋ（２．２０１４ｅＶ)，Ｒｂ（２．２０１４ｅＶ)，Ｃｓ（２．１３３３ｅＶ)，Ｆｒ（１．９２９ｅＶ)から選ばれた少なくとも１種以上を含むものであることが好ましい。なお、上記の元素は、仕事関数の大きい順に並べた。なお、上記元素のうちＳｉは金属元素ではないが、ストレージ電極２１７ａとして使用可能である。
【００３９】
また、ストレージ電極２１７ａに用いられる金属の化合物としては、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）などが挙げられる。これらの中でも、半導体製造工程で普通に使われており、耐酸化性もある程度あり、酸化雰囲気中でペロブスカイト型酸化物が成膜される際に過度に酸化されないという理由からＴｉＮを用いることが好ましい。
【００４０】
また、本実施形態のキャパシタ素子２１７では、プレート電極２１７ｂと絶縁層２１７ｃとストレージ電極２１７ａの材料の組み合わせとして（以下、材料の組み合わせをプレート電極２１７ｂ／絶縁層２１７ｃ／ストレージ電極２１７ａの順番で記載する）、（Ｐｔ（またはＲｕ、またはＩｒ）／ＳｒＴｉＯ３／窒化チタン（または窒化タングステン、または窒化タンタル））が好ましい。このようなキャパシタ素子２１７とすることで、（仕事関数の高い貴金属／高誘電体／半導体製造工程で用いられる耐酸化性のある材料）という構造を実現できる。
【００４１】
本実施形態のＤＲＡＭ１０を構成するキャパシタ素子２１７は、例えば、以下に示す方法により形成できる。
ストレージ電極２１７ａは、ＣＶＤ（化学気体成長）法やスパッタ法により形成できる。また、絶縁層２１７ｃは、ＣＶＤ（化学気体成長）法やスパッタ法、ＡＬＤ法（原子層堆積法）などにより形成できる。また、プレート電極２１７ｂは、ＣＶＤ（化学気体成長）法やスパッタ法により形成できる。
【００４２】
「半導体装置の制御方法」
次に、キャパシタ素子２１７を備えるＤＲＡＭ１０の制御方法について説明する。本実施形態のＤＲＡＭ１０の制御方法は、プレート電極２１７ｂに接地電圧を印加し、ストレージ電極２１７ａに電源電圧（ＶＤＤ）または接地電圧を印加することにより、キャパシタ素子２１７にメモリ情報を書き込む書き込み動作またはキャパシタ素子２１７からメモリ情報を読み出す読み出し動作を行う方法であり、例えば、図４〜図６に示す回路を用いて行われる。図４は、本実施形態のＤＲＡＭ１０のメモリセンス系全体の回路ブロック図である。また、図５は、図４に示すメモリセルアレイとセンスアンプの具体的な回路を示す図である。図６は、図５におけるグローバルセンスアンプの具体的な回路を示す図である。
【００４３】
＜全体構成＞
図４に示すように、本実施形態のＤＲＡＭ１０においては、メモリセルアレイとセンスアンプ列が１対となったものが、ビット線（図３における配線層２１２に相当する）の延在方向に並んで配置されている。各メモリセルアレイには、複数本のワード線（図２および図３におけるゲート電極２０６に相当する）と、複数本のビット線と、それらの交点に配置された複数個のメモリセルとが備えられている。ビット線は対応するセンスアンプに接続され、センスアンプはワード線によって選択されたメモリセルからビット線に読み出された信号を増幅して対応するグローバルビット線に出力する。
【００４４】
複数個のメモリセルアレイとセンスアンプ列の対に対して１列のグローバルセンスアンプ列が配置される。本実施形態のメモリセンス系は階層ビット線かつ階層センスアンプ構成を採っている。図４に示すＦＸは、ワード線駆動タイミング信号であり、ワードドライバに入力されて、選択されたワード線をオンさせると同時に、レプリカ遅延回路にも入力される。レプリカ遅延回路は、ＦＸの信号を受けてセンスアンプやグローバルセンスアンプの動作期間を規定する。
【００４５】
＜メモリセルとセンスアンプの構成＞
図５には、ワード線ＷＬ（図２および図３におけるゲート電極２０６に相当する）と、ビット線ＢＬ（図３における配線層２１２に相当する）と、その交点に配置されるメモリセル１と、センスアンプ２と、グローバルビット線ＧＢＬと、グローバルセンスアンプ３とが示されている。
【００４６】
センスアンプ２を構成するｎＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線ＢＬに読み出された信号電圧をセンス・増幅してドレイン電流に変換する。ビット線プリチャージｎＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣが入力され、プリチャージ信号ＰＣがハイの状態にある時にビット線ＢＬを接地電圧（Ｖｓｓ）にプリチャージする。
センスアンプ２の読み出し選択ｎＭＯＳトランジスタＱ３は、ゲートに選択信号ＲＥを受け、センスアンプ２の出力ノードであるｎＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。センスアンプ２の書き込み選択ｎＭＯＳトランジスタＱ４は、ゲートに選択信号ＲＷＥを受け、ビット線ＢＬとグローバルビット線ＧＢＬを選択的に接続する。
【００４７】
グローバルビット線ＧＢＬには、図示しない他の複数個のセンスアンプ２を介して複数本のビット線ＢＬと複数個のメモリセル１が接続されており、センスアンプ２の読み出し選択ｎＭＯＳトランジスタＱ３は、読み出し動作時に、選択されたメモリセル１が属するセンスアンプ２のみをグローバルビット線ＧＢＬに接続する。その結果、ビット線ＢＬに読み出された信号に従って、ｎＭＯＳトランジスタＱ１がグローバルビット線ＧＢＬを駆動し、グローバルセンスアンプ３がグローバルビット線ＧＢＬに転送された信号をラッチして、図示しない外部回路に出力する。
【００４８】
センスアンプ２の書き込み選択ｎＭＯＳトランジスタＱ４は、書き込み動作時に、選択されたメモリセル１が属するセンスアンプ２のみをグローバルビット線ＧＢＬに接続する。グローバルセンスアンプ３が図示しない外部回路から書き込みデータを受け、グローバルビット線ＧＢＬを駆動すると、ｎＭＯＳトランジスタＱ４を介してビット線ＢＬが駆動される。その結果メモリセル１にデータが書き込まれる。
【００４９】
メモリセル１は、選択ｎＭＯＳトランジスタＱ５（図２および図３におけるＭＯＳ型トランジスタ２０１に相当する）と、データを蓄積電荷量で記憶するキャパシタ素子Ｃｓ（図３におけるキャパシタ素子２１７に相当する）とからなる。ｎＭＯＳトランジスタＱ５のゲート１７ｅがワード線ＷＬ（図２および図３におけるゲート電極２０６に相当する）に接続され、ドレイン１７ｃ（図３における拡散層領域２０５に相当する）がビット線ＢＬ（図３における配線層２１２に相当する）に接続され、ソース１７ｄ（図３における拡散層領域２０５に相当する）がキャパシタ素子Ｃｓの一方の端子１７ａ（図３におけるストレージ電極２１７ａに相当する）に接続されている。すなわち、ｎＭＯＳトランジスタＱ５は、ビット線ＢＬと、キャパシタ素子Ｃｓのノードである一方の端子１７ａとを選択的に接続する。したがって、本実施形態においては、キャパシタ素子Ｃｓに蓄積した電荷の有無（キャパシタ素子Ｃｓにメモリ情報が記憶されているか否か）の判定を、ｎＭＯＳトランジスタＱ５およびビット線ＢＬを介して行うことができ、メモリセル１がメモリ情報の記憶動作を行うものとして動作するようになっている。
【００５０】
また、図５に示すキャパシタ素子Ｃｓの一方の端子１７ａには、ｎＭＯＳトランジスタＱ５を介して選択的に、メモリ情報の０と１に対応して０Ｖまたは電源電圧（（ＶＤＤ）（Ｖｃｃ））が印加される。また、キャパシタ素子Ｃｓの他方の端子１７ｂ（図３におけるプレート電極２１７ｂに相当する）はセルプレート電位ＶＰＬＴに接続されており、接地電圧（Ｖｓｓ）とされている。したがって、本実施形態においては、キャパシタ素子Ｃｓの他方の端子１７ｂの電位（プレート電極２１７ｂの電位）が、常にキャパシタ素子Ｃｓの一方の端子１７ａの電位（ストレージ電極２１７ａの電位）以下となるようにされており、キャパシタ素子Ｃｓの一方の端子１７ａに電源電圧（ＶＤＤ）が印加された場合のみ、キャパシタ素子Ｃｓの他方の端子１７ｂからキャパシタ素子Ｃｓの一方の端子１７ａに向かって電荷ｅが移動して、キャパシタ素子Ｃｓに電荷が蓄積されるようになっている。
【００５１】
ビット線ＢＬには、図示しないメモリセル１が他に複数個接続されており、本実施形態では、例えば、ビット線ＢＬの寄生容量Ｃｂは１０ｆＦ、キャパシタ素子Ｃｓの容量は２０ｆＦとなっている。この結果、キャパシタ素子Ｃｓとビット線寄生容量Ｃｂからなる系のチャージシェアによってビット線ＢＬに信号電圧が読み出される。
従って、読み出し動作時に、メモリセル１のｎＭＯＳトランジスタＱ５をオンしてチャージシェアを開始してから数ｎｓ後のビット線ＢＬの電位は、キャパシタ素子Ｃｓに蓄積された電荷の有無で十分な差が得られる。したがって、センス期間をこの数ｎｓまでに設定することにより、センスアンプ２のｎＭＯＳトランジスタＱ１によるセンス増幅動作がマージンをもって実行可能となる。なお、ビット線ＢＬに接続するメモリセル１の個数は、上記の動作原理に従って、チャージシェアによって必要な信号電圧が得られるように設定される。
【００５２】
グローバルビット線プリチャージｐＭＯＳトランジスタＱ６は、プリチャージ信号ＰＣの反転信号／ＰＣをゲートに受け、／ＰＣがロウの状態にある時に、グローバルビット線ＧＢＬを電源電圧ＶＤＤにプリチャージする。なお、グローバルビット線の寄生容量はＣｇｂで示されている。
【００５３】
＜グローバルセンスアンプの構成＞
図６に示すように、グローバルセンスアンプ３は、読み出し動作時には、ＬＴＣがハイとなりｎＭＯＳトランジスタＱ７がオンし、グローバルビット線ＧＢＬに読み出された信号電圧が、インバータＩＮＶ１とＩＮＶ２とからなるグローバルビット線電圧判定用ラッチによって、ハイ又はロウと判定される。グローバルビット線電圧判定用ラッチの出力ＲＤには、グローバルビット線ＧＢＬの論理値を反転した電圧が得られ、グローバルセンスアンプ選択信号ＹＳがハイになるとｎＭＯＳトランジスタＱ８とｎＭＯＳトランジスタＱ９の直列回路からなる読み出し回路を通して、読み出し信号線／ＲＤＬに出力される。
【００５４】
また、グローバルビット線電圧判定用ラッチの出力ＲＤの電圧が確定した後に、ＬＴＣがロウ、ＲＥＳがハイになるとｎＭＯＳトランジスタＱ７がオフ、ｎＭＯＳトランジスタＱ１０がオンし、ＩＮＶ１がＲＤのデータで、グローバルビット線ＧＢＬを駆動することで、前述のｎＭＯＳトランジスタＱ４を通してビット線を再書き込みデータで駆動し、メモリセル１の蓄積電荷が再書き込みされる。
【００５５】
書き込み動作時には、図４および図６に示すＬＴＣがロウ、図６に示すＲＥＳがハイ、書き込み信号ＷＥがハイになり、ｎＭＯＳトランジスタＱ７がオフ、ｎＭＯＳトランジスタＱ１０がオン、ｎＭＯＳトランジスタＱ１１がオンする。ここで、グローバルセンスアンプ選択信号ＹＳがハイになると、ｎＭＯＳトランジスタＱ１２がオンし、ｎＭＯＳトランジスタＱ１２、ｎＭＯＳトランジスタＱ１１、ＩＮＶ１、ｎＭＯＳトランジスタＱ１０のパスで書き込み信号線／ＷＤＬのデータによって、グローバルビット線ＧＢＬが駆動され、センスアンプ２の書き込み選択ｎＭＯＳトランジスタＱ４を通して、ビット線を書き込みデータで駆動し、メモリセル１に蓄積電荷が書き込まれる。
【００５６】
次に、センスアンプ２の読み出し動作時の動作波形について説明する。ここでは、ＰＶＴ（センス増幅を行うＭＯＳトランジスタの電気特性の製造プロセス、電源電圧、接合温度（以下、ＰＶＴと総称する））変動がない場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を例に挙げて説明する。
図７は、ＰＶＴ補償型センスアンプの読み出し動作時の動作波形を示す図である。
図７において、横軸は時間、縦軸は電圧を示す。図７（Ａ）は、メモリセルからハイ［“Ｈ”］データを読み出す場合の図であり、図７（ｂ）は、ロウ［“Ｌ”］データを読み出す場合の図である。
【００５７】
図７（Ａ）に示すように、ハイデータ読み出しの場合、プリチャージ解除期間に図５に示すＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬは０Ｖでフローティングに、グローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされた状態で保持される。
【００５８】
続いて、セル選択期間になると、ＦＸ（ワード線駆動タイミング信号）がハイとなり、ＷＬ（ワード線）とＲＥがハイとなったところで、メモリセル１からハイの信号電圧が、ビット線に読み出され、センス期間が始まる。センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限より高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位が電源電圧ＶＤＤから急速にグラウンド電位（Ｖｃｃ）に放電される。
【００５９】
この電位変化は、図６に示すグローバルビット線電圧判定用ラッチ回路でロウと判定され、反転されてＲＤがハイとなる。このセンス期間は、図５に示すＲＥがロウとなってビット線ＢＬとグローバルビット線ＧＢＬが切り離されることによって終了する。なお、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔ分布は、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどで閾値電圧がばらつく範囲を示す。
【００６０】
次に、ロウデータ読み出しの場合、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬは０Ｖでフローティングに、グローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされた状態で保持される。
【００６１】
続いて、セル選択期間になると、ＦＸがハイとなり、書き込み信号（ワード線）ＷＬとＲＥがハイとなったところで、メモリセル１からロウの信号電圧がビット線に読み出され、センス期間が始まる。センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より少し低い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流は流れず、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷は引き抜かれず、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤを維持する。この結果、グローバルビット線電圧判定用ラッチ回路でハイと判定され、反転データのＲＤはロウのままとなる。このセンス期間は、ＲＥがロウとなってビット線ＢＬとグローバルビット線ＧＢＬが切り離されることによって終了する。
【００６２】
本実施形態のＤＲＡＭ１０においては、キャパシタ素子２１７が、高い誘電率を有する金属の酸化物を含む絶縁層２１７ｃと、絶縁層２１７ｃの第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成されたプレート電極２１７ｂと、絶縁層２１７ｃの第２面に接して設けられ、貴金属を除く金属またはその化合物からなるプレート電極２１７ｂよりも仕事関数の小さい材料で形成されたストレージ電極２１７ａとを有するものであり、プレート電極２１７ｂの電位が、ストレージ電極２１７ａの電位以下とされているので、プレート電極２１７ｂとストレージ電極２１７ａとの間に電位差が生じた場合にプレート電極２１７ｂからストレージ電極２１７ａに向かって電荷が移動するものとなる。
【００６３】
したがって、本実施形態のＤＲＡＭ１０においては、ストレージ電極２１７ａの材料に起因するリーク電流を無視することができ、ストレージ電極２１７ａの材料の選択自由度が高くなり、ストレージ電極２１７ａの材料として微細加工の容易な材料を用いることによりキャパシタ素子２１７を微細化することが可能である。また、プレート電極２１７ｂが、貴金属またはその化合物からなる貴金属材料で形成された仕事関数の大きい材料からなるものであるので、キャパシタ素子２１７のリーク電流を抑制できる。その結果、絶縁層２１７ｃを薄くすることが可能となり、キャパシタ素子２１７の単位面積当たりの容量を増加させることができるとともに、キャパシタ素子２１７を微細化できる。
【００６４】
また、本実施形態のＤＲＡＭ１０においては、キャパシタ素子２１７のプレート電極２１７ｂが、複数のキャパシタ素子２１７の絶縁層２１７ｃ上を連続して覆うように形成されたものであり、プレート電極２１７ｂを平面視したときの面積が、各キャパシタ素子２１７にそれぞれ設けられた各ストレージ電極２１７ａを平面視したときの面積と比較して大きいものとされている。このため、プレート電極２１７ｂが、微細加工しにくい材料である貴金属またはその化合物からなる貴金属材料で形成されていても、所定の形状で容易に形成できる。したがって、より一層、キャパシタ素子２１７を微細化することが可能となる。
【００６５】
また、本実施形態のＤＲＡＭ１０の制御方法は、プレート電極２１７ｂに、接地電圧を印加し、ストレージ電極２１７ａに電源電圧（ＶＤＤ）または接地電圧を印加することにより、キャパシタ素子２１７にメモリ情報を書き込む書き込み動作またはキャパシタ素子２１７からメモリ情報を読み出す読み出し動作を行う方法であるので、電源電圧（ＶＤＤ）を小さくすることにより、書き込み動作および読み出し動作におけるキャパシタ素子２１７のリーク電流を小さくすることができる。
【００６６】
また、本実施形態のＤＲＡＭ１０において、ストレージ電極２１７ａに印加される電源電圧（ＶＤＤ）を１Ｖ以下とした場合には、キャパシタ素子２１７のリーク電流を一層効果的に抑制できる。
【００６７】
また、本実施形態のＤＲＡＭ１０は、絶縁層２１７ｃの誘電率が高く、リーク電流を抑制することが可能なキャパシタ素子２１７を備えたものであるので、キャパシタ素子２１７の電荷の保持特性（リフレッシュ特性）に優れたものとなる。
【００６８】
「第２実施形態」
本発明の半導体装置および半導体装置の制御方法は、上述した第１実施形態に限定されるものではない。例えば、第１実施形態においては、プレート電極２１７ｂに貴金属またはその化合物からなる貴金属材料を用い、ストレージ電極２１７ａに貴金属を除く金属またはその化合物からなるプレート電極２１７ｂよりも仕事関数の小さい材料を用いたが、プレート電極２１７ｂに用いた材料とストレージ電極２１７ａに用いた材料とを反対にしてもよい。プレート電極２１７ｂに用いた材料とストレージ電極２１７ａに用いた材料とを反対にする場合、第１実施形態と異なり、ストレージ電極２１７ａ（第１電極）の電位が、プレート電極２１７ｂ（第２電極）の電位以下とされる（第２実施形態）。
【００６９】
また、第２実施形態のＤＲＡＭにおいても、上述した第１実施形態と同様に、トランジスタを介して選択的に、メモリ情報の０と１に対応して０Ｖまたは電源電圧（（ＶＤＤ）（Ｖｃｃ））がストレージ電極２１７ａに印加されるようになっている。しかし、第２実施形態のＤＲＡＭにおいては、第１実施形態と異なり、プレート電極２１７ｂに電源電圧（ＶＤＤ）が印加されている。したがって、第２実施形態においては、キャパシタ素子の一方の端子であるストレージ電極２１７ａの電位が、常にキャパシタ素子の他方の端子であるプレート電極２１７ｂの電位以下となるようにされており、ストレージ電極２１７ａに０Ｖが印加された場合のみ、ストレージ電極２１７ａからプレート電極２１７ｂに向かって電荷ｅが移動するようになっている。
ここで、第２実施形態においては、プレート電極２１７ｂに用いた材料とストレージ電極２１７ａに用いた材料が、第１実施形態と反対とされているので、第１実施形態においても第２実施形態においても、仕事関数の大きい材料からなる電極（第１電極）から仕事関数の小さい材料からなる電極（第２電極）に向かって電荷ｅが移動するようになっている。
【００７０】
また、第２実施形態のＤＲＡＭは、プレート電極２１７ｂに電源電圧（ＶＤＤ）を印加し、ストレージ電極２１７ａに電源電圧（ＶＤＤ）または接地電圧を印加することにより、キャパシタ素子２１７にメモリ情報を書き込む書き込み動作またはキャパシタ素子２１７からメモリ情報を読み出す読み出し動作を行う制御方法によって、制御される。
【００７１】
第２実施形態のＤＲＡＭにおいては、ストレージ電極２１７ａの電位が、プレート電極２１７ｂの電位以下とされているので、プレート電極２１７ｂとストレージ電極２１７ａとの間に電位差が生じた場合にストレージ電極２１７ａからプレート電極２１７ｂに向かって電荷が移動するものとなる。
したがって、第２実施形態のＤＲＡＭ１０においては、プレート電極２１７ｂの材料に起因するリーク電流を無視することができ、プレート電極２１７ｂの材料の選択自由度が高くなり、プレート電極２１７ｂの材料として微細加工の容易な材料を用いることによりキャパシタ素子２１７を微細化することが可能となる。また、ストレージ電極２１７ａが、貴金属またはその化合物からなる貴金属材料で形成された仕事関数の大きい材料からなるものであるので、キャパシタ素子２１７のリーク電流を抑制できる。その結果、絶縁層２１７ｃを薄くすることが可能となり、キャパシタ素子２１７の単位面積当たりの容量を増加させることができるとともに、キャパシタ素子２１７を微細化できる。
【００７２】
また、第２実施形態のＤＲＡＭの制御方法は、プレート電極２１７ｂに電源電圧（ＶＤＤ）を印加し、ストレージ電極２１７ａに電源電圧（ＶＤＤ）または接地電圧を印加することにより、キャパシタ素子２１７にメモリ情報を書き込む書き込み動作またはキャパシタ素子２１７からメモリ情報を読み出す読み出し動作を行う方法であるので、電源電圧（Ｖｃｃ）を小さくすることにより、リーク電流を小さくすることができる。
【００７３】
また、本発明の半導体装置および半導体装置の制御方法は、上述した第１実施形態および第２実施形態に限定されるものではなく、本発明の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。すなわち、第１実施形態および第２実施形態においては、半導体装置の一例として、ＤＲＡＭを挙げて説明したが、本発明の基本的技術思想はＤＲＡＭに限られず、キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置全般に適用できる。
【００７４】
具体的には、記憶セルを備えたロジック機能を備えた半導体装置、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等のメモリセルを搭載した半導体装置などに適用できる。電圧差動増幅回路（センスアンプ）の構造は問わない。また、メモリセルに用いられるトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。また、ｎＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ｐＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。更に、本発明は、メモリセルが混載されたロッジクデバイスやＭＣＵ等にも有用であり、メモリシステムに限定されず半導体システム全般に有用であることは言うまでもない。
【実施例】
【００７５】
第１電極に貴金属またはその化合物からなる貴金属材料を用い、第２電極に貴金属を除く金属またはその化合物からなる第１電極よりも仕事関数の小さい材料を用い、絶縁層として高い誘電率を有する金属の酸化物を含む材料を用いたキャパシタ素子のリーク電流の理論値を、論文（Ｋｅｎ Ｎｕｍａｔａ, Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ５１５(２００６)ｐ．２６３５）の式（３）に基づいて算出した。その結果を図８に示す。
【００７６】
図８に示す結果は、キャパシタ素子として、第１電極が白金（Ｐｔ）からなり、絶縁膜１３が厚み５０ｎｍのＳｒＴｉＯ３からなり、第２電極が白金に比べて仕事関数が０．５ｅＶ低い金属からなるものであることを想定したものである。
【００７７】
このキャパシタ素子に対し、第１電極の電位を０Ｖとし第２電極の電位を０Ｖまたは１Ｖにした場合と、第１電極の電位を０Ｖまたは１Ｖとし第２電極の電位を０Ｖにした場合におけるリーク電流を計算した。
その結果を図８に示す。図８は、実施例のキャパシタ素子のリーク電流を示したグラフであり、実線は第１電極を０Ｖとし第２電極を０Ｖまたは１Ｖにした場合の結果であり、点線は第１電極を０Ｖまたは１Ｖとし第２電極を０Ｖにした場合の結果である。
【００７８】
図８に示すように、第１電極を０Ｖとし第２電極を０Ｖまたは１Ｖにした場合のリーク電流は、第１電極を０Ｖまたは１Ｖとし第２電極を０Ｖにした場合と比較して小さくなっている。このことより、第１電極を０Ｖとし第２電極を０Ｖまたは１Ｖにし、第１電極の電位が第２電極の電位以下とされている場合には、リーク電流を十分に抑制できることが分かる。
なお、図８に示すように、第１電極を０Ｖまたは１Ｖとし第２電極を０Ｖにした場合、リーク電流が大きくなるが、本発明においては、第１電極の電位が第２電極の電位以下とされ、第１電極の電位が第２電極の電位を超えることはなく、第１電極を０Ｖまたは１Ｖとし第２電極を０Ｖにした場合のリーク電流を考慮する必要はない。
【符号の説明】
【００７９】
１…メモリセル、２…センスアンプ、３…グローバルセンスアンプ、１０…ＤＲＡＭ、１７ａ…一方の端子、１７ｂ…他方の端子、２００…半導体基板、２０１…ＭＯＳ型トランジスタ、２０３…素子分離領域、２０４…活性領域、２０５…拡散領域、２０６…ゲート電極、２０７、２０８、２０９、２１１、２１４、２１５…コンタクトプラグ、２１０、２１３、２１６、２１８…層間絶縁膜、２１２、２１９…配線層、２１７、Ｃｓ…キャパシタ素子、２２０…表面保護膜、２１７ａ…ストレージ電極、２１７ｂ…プレート電極、２１７ｃ…絶縁層、ａ…第１電極、ｂ…第２電極、ｅ…電荷、ＢＬ…ビット線、ＧＢＬ…グローバルビット線、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２…ｎＭＯＳトランジスタ、Ｑ６…ｐＭＯＳトランジスタ、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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