(57)【要約】【課題】  複数ダイを縦に積層する半導体集積回路において、外部メモリなどの外部デバイスを、最上面若しくは最下面以外のダイからも容易に接続を可能とする。【解決手段】  積層する各ダイには上下に配置されるダイとの間で相互にデータ通信を行うダイ間通信部、および、ダイとパッケージ基板との間で、ワイヤボンディングにより接続可能なボンディングパッドを有し、ダイ間通信部は、ダイ自身を回転させた場合にも、上下のダイと相互接続可能な物理的な位置に配置し、外部通信用パッドは、ダイ間通信部が配置される物理的な位置から離れた所に配置され、複数のダイを回転させて重ね合わせた場合にも外部通信用パッドは他のダイと重なり合うことなく露出され、全てのダイの外部通信用パッドとパッケージ基板をワイヤボンディングにより接続する。【選択図】図６
2010109111.tif 000002
【特許請求の範囲】
【請求項１】
複数のダイを積層するマルチチップモジュール構成の半導体集積回路において、
前記ダイは、点対称に配置され積層される他のダイとの通信を行う複数のダイ間通信手段と、当該ダイの辺縁部に配置され外部通信パッドと、を有し、
前記複数のダイは前記ダイ間通信手段が対向するように回転して積層され、
積層されたダイにより隠されない外部通信パッドにワイヤボンディングされて、ダイ外部との通信をおこなうことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記ダイ間通信手段は、誘導結合コイルを含み、
前記誘導結合コイルが対するように配置された半導体集積回路と通信をおこなうことを特徴とする半導体集積回路。
【請求項３】
請求項１あるいは請求項２のいずれかに記載の半導体集積回路において、
前記ダイの形状は長方形であり、
前記外部通信パッドは、前記ダイの短辺の辺縁部に配置されることを特徴とする半導体集積回路。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体集積回路において、
前記ダイには複数のプロセッサを含み、
前記ダイ間通信手段を用いて相互結合可能なマルチチッププロセッサを形成することを特徴とする半導体集積回路。
【請求項５】
複数のダイを積層するマルチチップモジュール構成の半導体集積回路において、
他のダイとの通信をおこなう複数のダイ間通信手段が点対象に配置されるとともに、外部と接続するための外部通信パッドが辺縁部に配置されたダイと、
外部メモリと、
前記積層されたダイと前記外部メモリを搭載するパッケージ基板と、を備え、
前記複数のダイは前記ダイ間通信手段が対向するように回転して積層され、積層されたダイにより隠されない外部通信パッドにワイヤボンディングされて、前記外部メモリに接続されることを特徴とする半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路において、
前記ダイ間通信手段は、他のダイ間通信手段との距離が等しく格子状に配置されることを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路において、
前記ダイ間通信手段は、正多角形の頂点に相応する位置に送信部と受信部が交互に配置されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のダイを積層するマルチチップモジュール半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体プロセスの微細化により、プロセッサを代表する半導体集積回路は、より高い周波数での動作と、より高い並列度を実現することで性能向上を実現している。９０ｎｍ程度のプロセスまでは、特にプロセッサなどの半導体集積回路では、主に周波数の向上により性能を向上してきた。
【０００３】
しかしながら、このプロセスの微細化に伴い半導体集積度が増加することにより、消費電力や放熱といった問題が発生している。そこで、プロセス微細化の恩恵を、周波数向上ではなく、並列度向上に与える傾向が高まっている。プロセッサにおいては、マルチプロセッサと呼ぶ、複数のプロセッサで並列処理を行うことにより、性能向上を実現することである。
【０００４】
これまで、スーパコンピュータやクラスタ型コンピュータなどの大規模なマルチプロセッサ構成では、プロセッサレベルで並列性を実現するのではなく、装置レベルで並列性を実現し、複数のパソコン間を大規模なネットワークで接続していた。本構成によれば、プロセッサ自身で消費するエネルギーに対し、ネットワークでー消費するエネルギーなど、データの移動に関して消費するエネルギーが非常に大きい。
【０００５】
そこで、プロセス微細化に伴った単位面積当たりのゲート実装効率向上を使用し、一つの半導体集積回路に複数のプロセッサを搭載した、チップ内マルチプロセッサやメニーコアが現れている。これは、ダイと呼ばれる集積回路が搭載された半導体内に、多くのプロセッサを搭載することで実現できる。
【０００６】
更に、半導体集積回路レベルやボードレベルにおいて、単位面積当たりのゲート効率改善を目的に、マルチチップモジュールという、１つの半導体パッケージ筐体内に複数のダイを搭載する技術もある。
【０００７】
このマルチチップモジュール構成により、１つの半導体パッケージ筐体内に、縦方向、若しくは横方向にダイを配置することで、従来、半導体パッケージを搭載するプリント基板上に存在した配線を、パッケージ内の短い配線に置き換えることで、プリント基板レベルで、搭載面積の削減と、ダイ間のデータ転送で消費していたエネルギーを低減する。
【０００８】
特許文献１には、これら２つの技術を用いた技術が記載され、プロセッサなどが搭載されたダイを９０度回転させて複数個積層することで、小面積にて、複数の同一ダイを配置可能としている。特に、同一ダイの上下に配置するパッドを９０度回転させても相互結合可能な配置としている点が特徴である。本構成によれば、電気的にダイ間を接続する技術である。
【０００９】
また、非特許文献１には、電気的にダイ間を相互接続するのではなく、誘導結合によりダイ間通信を行う技術が開示されている。
【００１０】
この様に、複数のダイを積層して、相互結合することにより、単位面積当たりの論理規模を増加させ、従来、基板上の配線などで消費していたエネルギーを低減する。
【００１１】
【特許文献１】特開２００４−３４９６９４号公報
【非特許文献１】１Ｔｂ／ｓ  ３Ｗ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｃｈｉｐ，“ＡＳＰ−ＤＡＣ，ｐｐ．９２−９３，Ｊａｎ．２００７，ＩＥＥＥ”
【発明の開示】
【発明が解決しようとする課題】
【００１２】
より詳細には、特許文献１には、同一ダイを縦に積層した場合の相互結合方法について示している。例えば、プロセッサなどが搭載された同一ダイを複数個積層することで、並列処理を実現し、処理性能を向上できる。前記従来技術によれば、ダイ間通信量が大きい場合に、性能向上を実現する。
【００１３】
一方、性能向上には、複数ダイを使用した並列度の増加に加え、ＤＲＡＭなどで構成する外部メモリとの間のデータバンド幅も重要な要素となる。前記従来技術では、必ず、積層した複数ダイの最上面若しくは最下面にＤＲＡＭなどの外部メモリが接続される。
【００１４】
特許文献１に記載された構成の場合、つぎの２つの課題が生じる。
１つ目は、外部メモリが一箇所に集中し、複数ダイからのアクセスが競合することである。
２つ目は、一つのダイに対する外部メモリバンド幅を、複数のダイで共有して使用する必要があり、絶対的にメモリバンド幅が低いことである。この原因は、外部メモリを最上面若しくは最下面のみしか接続できないためである。
【００１５】
本発明は、同一のダイを複数個縦に積層した場合において、外部メモリを最上面若しくは最下面以外にも容易に接続を可能とし、外部メモリとの間のメモリバンド幅を高く維持すると共に、ダイ間のアクセス競合を回避して、性能劣化を抑止することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の複数のダイを積層するマルチチップモジュール構成の半導体集積回路は、積層するダイが、点対称に配置され積層される他のダイとの通信を行う複数のダイ間通信手段と当該ダイの辺縁部に配置され外部通信パッドとを有するようにし、前記複数のダイは前記ダイ間通信手段が対向するように回転して積層し、積層されたダイにより隠されない外部通信パッドにワイヤボンディングされてダイ外部との通信をおこなうようにした。
【００１７】
さらに、前記ダイの形状を長方形とし、前記外部通信パッドが、前記ダイの短辺の辺縁部に配置されるようにした。
【発明の効果】
【００１８】
本発明によれば、ダイを複数個縦に積層した半導体集積回路において、外部デバイスチップの積層構成の自由度を高めることができる。また、外部メモリを搭載する場合には、高いメモリのメモリバンド幅を得ることができる。
【発明を実施するための最良の形態】
【００１９】
以下図を用いて、本発明の実施形態の詳細な説明を行う。
【実施例１】
【００２０】
図１は、積層ダイで構成する半導体集積回路１を説明するための図である。本実施形態における半導体集積回路１は、半導体が形成されたダイを４つ積層した構成である。ダイとは、シリコンウェーハ上に形成された半導体集積回路を示す。本実施形態における半導体集積回路１は、上からダイ２、ダイ３、ダイ４、ダイ５の４つのダイと、ダイを乗せるパッケージ基板６とが積層された構成である。なお、本実施形態の説明では、ダイ数を４として説明するが、本発明ではこれに限定されない。
【００２１】
ダイ２は、パッケージ基板６との物理的な接続を行うための第１のボンディングパッド１００を有し、パッケージ基板６には同様に第２のボンディングパッド９０を有し、アルミや銅、金などによるワイヤ８０で電気的に接続される。第２のボンディングパッド９０は、パッケージ基板６と半田ボール７との間で電気的に接続される。本構成により、第１のボンディングパッド１００は、電気的に半田ボール７に接続され、データ通信を行う事が可能である。なお、本実施形態の説明では、ダイ２と半田ボール７の接続方法に関して限定するものではなく、他のいかなる接続方法の場合でも、本発明では限定しない。
【００２２】
なお、各ダイ２，３，４，５の間は、貫通電極による電気的な接続や、誘導結合による相互接続により接続され、相互にデータ通信を行う。これらの接続方式の違いについて、本発明では限定されない。
【００２３】
図２は、図１に示した各ダイの概要を示した図である。本説明では、ダイ２について説明する。但し、他のダイ３、ダイ４、ダイ５もダイ２と同じ構成である。なお、本実施形態では、ダイ２に集積される部分のうち、代表的な集積部分について説明するが、本発明では、これを制限するものではない。
【００２４】
ダイ２には、ダイ２とワイヤ８０を介して接続を行うためのボンディングパッド１００を複数個有するパッド１０と、上下のダイ間に対して接続するための第１の送受信部１１と、第２の送受信部１２と、第３の送受信部１３と、第４の送受信部１４を有する。
【００２５】
本送受信部１１、１２、１３、１４により、上下のダイとの間でデータ通信を行う。また、各送受信部１１、１２、１３、１４は、ダイ２内の他の論理部１５と通信するための通信経路１２９を有する。この通信経路１２９により、上下のダイと、論理部１５との間でデータ通信を行う。
【００２６】
論理部１５は、例えばプロセッサやキャッシュメモリ、ダイレクトメモリアクセスコントローラなど、あらゆる論理を代表して、論理部１５として説明する。論理部１５には、転送経路１６を介してパッド１０に接続され、ワイヤ８０を介して、ダイ外部との通信を行う。本接続により、論理部１５は、転送経路１６を介して、半田ボール７経由で半導体集積回路１と外部デバイスとの間で通信を可能とする。
【００２７】
ここで、第１の送受信部１１と第２の送受信部１２との間の距離、および第２の送受信部１２と第３の送受信部１３との間の距離、および第３の送受信部１３と第４の送受信部１４との距離、および、第４の送受信部１４と第１の送受信部１１との間の距離は等しく、かつ、第１の送受信部１１と第３の送受信部１３との間の距離、及び、第２の送受信部１２と第４の送受信部１４との間の距離は等しいものとする。つまり、送受信部を点対象に配置する。この等距離の関係により、複数のダイ２を９０度回転させて縦に積層した場合において、各ダイに配置された送受信部は、上下で位置的に重なることになる。
【００２８】
また、パッド１０は、ダイ２内の一方の辺、もしくは一塊のエリアに配置する。本構成によれば、第１の送受信部１１と、第２の送受信部１２と、第３の送受信部１３と、第４の送受信部１４が配置される領域は正方形となり、パッド１０は、この正方形部分から物理的に外れた領域に配置される。
【００２９】
なお、本実施形態の説明では、説明を容易にするために、第１の送受信部１１と、第２の送受信部１２と、第３の送受信部１３と、第４の送受信部１４及びパッド１０の配置位置を明確化しているが、同様の位置関係にある、他のあらゆる配置方法に関して、本発明では限定しない。
【００３０】
図３は、ダイ２に配置される第１の送受信部１１と、第２の送受信部１２と、第３の送受信部１３と、第４の送受信部１４を説明するための図である。以下に、誘導結合方式によりダイ間の通信をおこなう場合について説明する。
【００３１】
送受信部１２には、論理部１５と通信を行う通信経路１２９が接続され、インタフェースなどの変換を行うブリッジ部に接続される。インタフェース変換された通信情報は、通信経路１８を介して、誘導結合するためのプロトコルの変換を行う送受信プロトコル処理部１２６に接続する。送受信プロトコル処理部１２６には、データを送信するためのトランスミッタＴｘ１２０が、通信経路１２４を介して接続され、またデータを受信するためのレシーバＲｘ１２２が通信経路１２５を介して接続される。
【００３２】
送受信プロトコル処理部１２６は、レシーバＲｘ１２２がデータを受信した場合、プロトコル変換を行い、ブリッジ部に通信情報を転送し、ブリッジ部１２８は、通信情報を通信経路１２９に送信して、データの受信を行う。同様に、通信経路１２９からデータ送信する場合、通信情報が通信経路１２９を介して入力され、送受信プロトコル処理部１２６に送信し、送受信プロトコル処理部１２６はトランスミッタＴｘ１２０を介して送信する。
【００３３】
トランスミッタＴｘ１２０には誘導結合可能な第１のコイル１２１が接続され、コイル１２１を経由してデータ送信を行う。同様にレシーバＲｘ１２２には、誘導結合によってデータ受信を行うためのコイル１２３が接続され、データの受信を行う。
【００３４】
図４は誘導結合によるデータ通信の方法について説明するための図である。ここで示す誘導結合によるデータ通信は、上下に積層された２つのダイ間での通信を示す。
【００３５】
第５のダイ５０は、データを送信するトランスミッタＴｘ５１と融合結合可能なコイル５２を有する。第６のダイ５３は、融合結合によりデータを受信可能なコイル５５とコイルに接続されたレシーバＲｘ５４を有する。ここで、コイル５２の直上にコイル５３が配置される。
【００３６】
ダイ５０のトランスミッタＴｘ５１がデータを送信する場合、コイル５２内に磁界５６が発生する。磁界５６は、コイル５２から垂直に発生し、コイル５５内を通ることにより、レシーバＲｘ５４はデータを受信する。このように、縦に積層された複数のダイ間で、誘導結合によりデータの送受信ができる。
【００３７】
また、本説明では１つのダイ上に、トランスミッタＴｘもしくはレシーバＲｘをそれぞれ一つ配置してデータ送受信を行うが、１つのダイ上にトランスミッタＴｘとレシーバＲｘの両方を配置し、送受信可能な構成とすることも可能である。
【００３８】
図５は、本実施形態における半導体集積回路１のうち、第１のダイ２と、第２のダイ３と、第３のダイ４と、第４のダイ５とを積層した場合の側面図及び上面図である。第２のダイ３は第１のダイ２に対して９０度回転した位置で積層し、第３のダイ３は第１のダイ２に対して１８０度回転した位置で積層し、第４のダイ５は第１のダイ２に対して２７０度回転した位置で積層する。更に、各ダイ２，３，４，５の重なる領域は、図２に示した送受信部１１，１２，１３，１４が互いに重なり合うように積層する。
【００３９】
この積層したダイを上から見た図が上面図である。第１のダイ２が最上部に配置され、送受信部１１，１２，１３，１４が配置された領域が、第２のダイ３と、第３のダイ４と、第４のダイの各送受信部の配置された領域と重なりあう。この重なりに従い、４つのダイ間の送受信部は、上下に重なり合うことで、ダイ間の通信を可能とする。更に、この積層方法に従えば、各ダイ２，３，４，５に配置されたパッド１０は、共に重なり合わず、４辺に分散されて配置されると共に、上面から見た場合、全てのパッド１０は、他のダイと重なることなく露出する。
【００４０】
図６の上部は、図５に示した、積層した第１のダイ２と、第２のダイ３と、第３のダイ４と、第４のダイに加え、パッケージ基板６を積層し、各ダイ２，３，４，５とワイヤ８０によって接続した場合の上面図である。図５の説明にて示したように、各ダイ２，３，４，５内に配置されたパッド１０は、上面にそれぞれ露出している。
【００４１】
本構成によれば、各パッド１０内の第１の各ボンディングパッド１００，１０１，１０２，１０３も露出している。従って、パッケージ基板６上に配置された第２のボンディングパッド９０と、第１のボンディングパッド１００とは、ワイヤ８０により、容易に接続できる。同様に、第１のボンディングパッド１０１と第２のボンディングパッド９１間をワイヤ８１で接続し、第１のボンディングパッド１０２と第２のボンディングパッド９２間をワイヤ８２で接続し、第１のボンディングパッド１０３と第２のボンディングパッド９３間をワイヤ８３で接続する。
【００４２】
図６の下図は、積層した第１のダイ２と、第２のダイ３と、第３のダイ４と、第４のダイとパッケージ基板６を側面から見た図である。本実施形態に従えば、第１のボンディングパッド１００，１０１，１０２、及び、第２のボンディングパッド９０，９１，９２の全てが上面に露出しているため、各ワイヤ８０，８１，８２を通して、容易に接続することが出来る。なお、側面図では表現できない裏面の接続についても、同様に接続可能である。
【００４３】
図７は、図１から図６までに示した半導体集積回路１と、外部デバイスとを接続した図である。なお、本実施形態の説明では、接続する外部デバイスをＤＲＡＭなどで構成する外部メモリとして説明する。但し、外部デバイスはＤＲＡＭなどの外部メモリに限定されず、ネットワークデバイスなどのＩＯデバイス全般に適用できる。
【００４４】
本実施形態に示した構成により、半導体集積回路１に配置された半田ボール７を、それぞれ外部メモリなどのインタフェースに接続できる。本実施形態に従えば、半導体集積回路１には４個の外部メモリ２０，２１，２２，２３と接続する。これにより、半導体集積回路１から見た場合、４個分の外部メモリのデータバンド幅を有することが出来る。
【００４５】
また、本実施形態の説明では、同一のダイを複数個積層する方式について説明した。本発明はこれに限定せず、送受信部１１、１２、１３、１４が等距離で配置され、送受信部が配置される領域とは物理的に離れた領域にパッド１０を配置した、異なるダイ間での接続に関しても、本発明は有効となる。
【００４６】
図８を用いて、１つのダイ上に、５つ以上の送受信部を有し、積層された複数のダイ間で転送する方式について説明する。
【００４７】
ダイ３０は、合計９個の送受信部を持つ構成である。送受信部３１、３２、３３、３４、３５、３６、３７、３８、３９は、それぞれ横方向と縦方向に等距離に配置する。更に、パッド１０を、これら送受信部が配置された領域とは物理的に配置された領域に配置する。
【００４８】
本配置方法に従えば、同一ダイ３０を９０度回転させて接続した場合、第１の実施形態と同様に、上下で、送受信部が重なりあうと共に、パッド１０は共に重なり合わず、露出する。従って、第１の実施形態と同様に、複数の送受信部を有した場合でも、外部メモリなどの外部デバイスと各ダイを直接接続することが可能で、この場合、最大４個の外部デバイスを接続可能となる。
【００４９】
本実施形態により、ハイパーキュービック型相互結合網を有するプロセッサシステムにおいて、ダイ毎に外部メモリなどの外部デバイスを接続可能で、高いメモリバンド幅を有するシステムを実現する。
【００５０】
図９を用いて、送信と受信が可能な送受信部により複数のダイを積層し、相互結合を行うものではなく、送信のみを可能とする送信部と、受信のみを可能とする受信部で構成ダイを用いた積層方式について説明する。
【００５１】
ダイ４０には、送信部４１、４３、４５と受信部４２、４４、４６を１つおきに配置する。これらの送信部４１、４３、４５と受信部４２、４４、４６は、正６角形の頂点に配置する。本方式に従えば、一周３６０度を６分割した６０度毎に同一構成のダイを積層することで、ダイ間では、送信部と受信部が相互接続される。
【００５２】
従って、送信部と受信部に分散された相互結合網においても、送信部と受信部を、１つおきなどの限定した領域に配置することで、４個以上のダイにおいても、各ダイに外部メモリなどの外部デバイスを接続可能となる。
【００５３】
同様に、本実施形態に従えば、データの送受信可能な送受信部を用いた場合でも、４個以上の送受信部を配置可能であり、外部メモリなどの外部デバイスも、これに準じて、複数個接続可能な構成を提供する。
【００５４】
なお、本説明では、正６角形で送信部及び受信部を１つ置きに配置すると説明したが、実際には、送信部と受信部をペアとし、正（２の倍数）角形に送信部と受信部を配置することにより、一周３６０度を（２の倍数）分割した場合において、本相互接続は成り立つ。
【００５５】
また、本実施形態に従えば、各ダイは、通常、送受信部が配置される領域が正方形となり、パッドが配置される領域が、この正方形領域から外れた領域に配置されることは、容易に想像できる。従って、本方式に従えば、各ダイは長方形となる。但し、ダイの形状に現実的な限定を有しない場合、正方形や多角形の形状となる。
【実施例２】
【００５６】
次に、図１０、図１１、図１２を用いて、第２の実施形態について説明する。
図１０は、第２の実施形態におけるダイ２００を説明するための図である。ダイ２００は、第１の実施形態で示したダイ２に構成に対し、パッド１０部分のみが異なる構成である。ダイ２００には、積層されたダイ間で通信を行うための送受信部１１、１２、１３、１４と、半導体集積回路と第１の外部のデバイスを接続するためのパッド１０と、第２の外部のデバイスと接続するためのパッド１５を有する。
【００５７】
ここで、送受信部１１、１２、１３、１４とパッド１０は、第１の実施形態で示した構成と同じ構成であり、パッド１０は、半田ボール７を介して、第１の外部デバイスと接続する。パッド２には、半導体集積回路内の外部デバイスと接続するためのパッドである。
【００５８】
図１１は、４つのダイ２００、２０１、２０２、２０３とパッケージ基板２０５、及び外部デバイスの１つである外部メモリ２０，２１，２２，２３を積層して構成する半導体集積回路２０５を示した図である。ダイ２０１、２０２、２０３はダイ２００と同一の構成である。また、外部メモリ１６，１７，１８，１９も、それぞれ同等の構成である。各ダイのパッド１５は、ワイヤ２６を介して、外部メモリ２０，２１，２２，２３に接続する。本実施形態により、半導体集積回路２０５内に、外部メモリなどの外部デバイスを積層可能となる。
【００５９】
図１２は、複数個の半導体集積回路２０５を相互接続した図である。図のように、半導体集積回路２０５に接続端子を他の半導体集積回路２０５の接続端子に接続することで、複数の半導体集積回路２０５間で相互接続を可能とする。ここで、各半導体集積回路２０５には外部メモリ１６，１７，１８，１９が接続されているため、分散メモリシステムを有する大規模な並列システムを構築する。
【００６０】
本実施形態に従えば、半導体集積回路２０５内では、積層により拡張性を有し、半導体集積回路２０５間では、外部のワイヤによって相互接続することにより、高い拡張性を有することが出来る。
【実施例３】
【００６１】
図１３を用いて、第３の実施形態について説明する。本説明では、第１の実施形態、及び、第２の実施形態の説明で示した半導体集積回路１や２０５の製造方法に関するものである。ここでは、第１の実施形態で示したダイ２，３を用いて説明する。これまで、複数のダイを積層する場合、各ダイを９０度回転させて配置すると示した。
【００６２】
この回転角を有する複数ダイを積層する場合、各ダイの角は、必ず他のダイと９０度回転した点で一致する。そこで、この半導体集積回路を製造する場合において、９０度の角度を有する治具７０で、互いのダイの角を合わることで、容易に、ダイの積層位置を決定することができ、これら２つのダイを接合することが出来る。
【図面の簡単な説明】
【００６３】
【図１】積層ダイで構成する半導体集積回路１を示した図である。
【図２】半導体集積回路１内の各ダイの概要を示した図である。
【図３】送受信部１１、１２，１３，１４を示した図である。
【図４】誘導結合によるデータ通信方法を示した図である。
【図５】半導体集積回路１のうち、複数のダイ積層した図である。
【図６】複数のダイとパッケージ基板を積層した場合の図である。
【図７】半導体集積回路１と、外部デバイスとを接続した図である。
【図８】ダイ内の送受信部とパッドの配置方法を示した説明図である。
【図９】ダイ内の送信部、受信部とパッドの配置方法を示した説明図である。
【図１０】ダイ２００の構成を示した図である。
【図１１】積層ダイで構成する半導体集積回路２０５を示した図である。
【図１２】複数個の半導体集積回路２０５を相互接続した図である。
【図１３】半導体集積回路の製造における位置合わせ方法を示した図である。
【符号の説明】
【００６４】
１…半導体集積回路、２，３，４，５…ダイ、６…パッケージ基板、７…半田ボール、
１０…パッド、１１，１２，１３，１４…送受信部、１５…論理部、１６…転送経路、
２０，２１，２２，２３…外部メモリ、２５，８０，８１，８２…ワイヤ、
４１，４３，４５…送信部、４２，４４，４６…受信部、
２４，９０，９１，９２，１００，１０１，１０２…ボンディングパッド、
５１，１２０…トランシーバＴｘ、５４，１２２…レシーバＲｘ
５２，５５，１２１，１２３…コイル、
【図１】
2010109111.tif 000003
【図２】
2010109111.tif 000004
【図３】
2010109111.tif 000005
【図４】
2010109111.tif 000006
【図５】
2010109111.tif 000007
【図６】
2010109111.tif 000008
【図７】
2010109111.tif 000009
【図８】
2010109111.tif 000010
【図９】
2010109111.tif 000011
【図１０】
2010109111.tif 000012
【図１１】
2010109111.tif 000013
【図１２】
2010109111.tif 000014
【図１３】
2010109111.tif 000015