(57)【要約】【課題】半導体集積回路をパッケージに実装した後に、インダクタンスを増加および減少させる調整が可能な半導体集積回路を提供する。【解決手段】ＬＳＩの内部回路１０６が形成された同一の半導体基板に磁気検出素子１００が形成されており、ボンディングパッド１１４とＬＳＩの内部回路１０６の間に接続された第１インダクタ１０１のインダクタンスを磁気検出素子１００と磁気検出回路１０５の出力電圧でモニタし、第１インダクタ１０１の片方の端子と第２インダクタ１０２の一端と第３インダクタ１０３の一端が第１接続部１０７を介して接続される第１スイッチ１０８、第２インダクタ１０２の片方の端子が第２接続部１０９を介して接続される第２スイッチ１１０、および、第３インダクタ１０３の片方の端子が第３接続部１１１を介して接続される第３スイッチ１１２を接続または切断状態に切り替えることにより、第一のインダクタ１０１をトリミングする。【選択図】図１
2010287746.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、固定されたインダクタンスを持つ複数の部分回路と、
前記半導体基板上に形成され、接続状態と切断状態とを電気的に変更することができる１つ以上のスイッチ素子と、
前記半導体基板上に形成された磁気検出素子と
を備え、
前記複数の部分回路は前記１つ以上のスイッチ素子にて接続されて全体回路を構成し、
前記全体回路は前記各スイッチ素子の状態に応じてインダクタンスを変更可能なインダクタとして機能し、
前記磁気検出素子は前記全体回路で生じる磁界が貫通する前記半導体基板上の領域に形成されている
半導体集積回路。
【請求項２】
前記磁気検出素子は、前記半導体基板における前記複数の部分回路の直下領域に形成されている
請求項１に記載の半導体集積回路。
【請求項３】
前記１つ以上のスイッチ素子のそれぞれは、電気的に接続状態から切断状態へ変更できるヒューズ素子および電気的に切断状態から接続状態へ変更できるアンチヒューズ素子のいずれかである
請求項１に記載の半導体集積回路。
【請求項４】
前記半導体基板には、
前記複数の部分回路として、第１インダクタ、第２インダクタ、および第３インダクタが形成され、
前記１つ以上のスイッチ素子として、アンチヒューズ素子である第１スイッチ素子、ならびにヒューズ素子である第２スイッチ素子および第３スイッチ素子が形成され、
前記第１インダクタ、前記第２インダクタ、および前記第３インダクタのそれぞれの一端が第１接続部に共通に接続され、
前記第１接続部に第１スイッチ素子の一端が接続され、
前記第２インダクタの他端と前記第２スイッチ素子の一端とが第２接続部を介して接続され、
前記第３インダクタの他端と前記第３スイッチ素子の一端とが第３接続部を介して接続され、
前記第１スイッチ素子、前記第２スイッチ素子、および前記第３スイッチ素子のそれぞれの他端が第４接続部に接続され、
前記第１インダクタの他端と前記第４接続部との間がインダクタンスを変更可能なインダクタとして機能する
請求項１に記載の半導体集積回路。
【請求項５】
前記半導体基板には、
１つのインダクタが形成され、前記インダクタの巻き線の異なる複数の区間が前記複数の部分回路であり、
前記１つ以上のスイッチ素子として、アンチヒューズ素子である第１スイッチ素子、および前記巻き線の各区間に対応してヒューズ素子である複数の第２スイッチ素子が形成され、
前記インダクタの巻き線の終端部と前記第１スイッチ素子の一端とが第１接続部を介して接続され、
前記巻き線の各区間と対応する前記第２スイッチ素子の一端とがそれぞれ別個の第２接続部を介して接続され、
前記第１スイッチ素子、および前記複数の第２スイッチ素子のそれぞれの他端が第３接続部に接続され、
前記インダクタの他端と前記第３接続部との間がインダクタンスを変更可能なインダクタとして機能する
請求項１に記載の半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路における全体回路のインダクタンスを調整する方法であって、
前記半導体集積回路の磁気検出素子の出力電圧を参照するステップと、
参照された前記出力電圧をしきい値比較するステップと、
前記しきい値比較の結果に応じて前記半導体集積回路の１つ以上のスイッチ素子の状態を電気的に変更するステップと
を含む調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成された磁界検出素子を用いて、安定にトリミングできるインダクタを備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、携帯電話やＰＤＡ（携帯情報端末）を牽引役として無線システムの普及と発展は著しい。半導体チップ、および、抵抗、容量やインダクタの受動素子等から成る多数の部品で構成される無線システムをもつ高周波回路では高性能や小型化の要求が強まっており、受動素子を同一基板に搭載した半導体チップを使用する事が多い。
【０００３】
そのなかでも誘導性素子であるインダクタは、最近、インピーダンスマッチング、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）フィルター、ＲＦトランシーバー、電圧制御オシレータ、パワーアンプや低ノイズアンプ用のＲＦアンプ回路において、広く使用されている。
【０００４】
面積の関係でチップ上に搭載できないインダクタについては、チップのパッド電極が再配線層の導体線路を介して外部接続端子に接続されたパッケージを製造するＷＬＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓ）技術の再配線層を利用してインダクタを形成する方法やＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）技術で必要なインダクタンス値を持つインダクタをパッケージ内部に実装する方法も知られている。
【０００５】
例えば、インダクタを同一基板に搭載する半導体製造プロセスの場合、基板の絶縁膜上にアルミや銅の金属配線によって巻き線を形成したスパイラル状の構造のインダクタを搭載することが多い。
【０００６】
先ず、インダクタの特性について説明する。
【０００７】
インダクタは直流電流に対しては何の作用もせずに、交流に対してだけ、電流を流さないように作用する。インダクタの持つこの性質を利用して、交流回路における抵抗（インピーダンス）として利用される。インダクタの持つインピーダンスＺ（単位  Ω）は２πｆｌと表わせる。ｌはコイルのインダクタンスであり、巻き数、外のり（半径）に比例し巻き線の長さに逆比例する。
【０００８】
たとえば、インダクタを用いたＬＣの並列共振回路において、アドミッタンスＹ（インピーダンスＺの逆数）は周波数によって変わるが、リアクタンス分が零のときアドミッタンスは最小になり、電流は最小となる。これが並列共振状態であり、そのときの周波数ｆ０を共振周波数という。すなわち共振周波数が、ｆ０＝１／２π（Ｌ・Ｃ）１／２で表せる。
【０００９】
周波数を調整するためには、ＬＣの並列共振回路を利用して規定のインダクタンスに対して、電圧の制御によって容量を変えることができる可変容量素子を準備しておくことにより、所望の周波数を得るという電圧制御発振器（以下ＶＣＯと略す）がある。ＶＣＯはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）の周波数シンセサイザの局部発振器として使われ、無線システムシステムの中で重要な回路である。基準周波数を設定すれば、ＶＣＯの出力信号と入力（基準周波数）との位相差をフィードバックすることにより、同期処理が行われ、また、ＶＣＯの出力を分周した信号を用いることにより入力信号の周波数を逓倍した正確な周波数の出力信号を作ることができる。ＶＣＯは扱う広帯域の周波数を高精度にカバーする必要があり、そのためインダクタが持つインダクタンスやキャパシタンスは、設計値からバラツキの小さい特性が要望される。
【００１０】
このような要望に応えるべく、トリミングによりインダクタンスを調整可能としたインダクタを備えた半導体集積回路が提案されている（例えば、特許文献１を参照）。
【００１１】
図７は、特許文献１に開示される半導体集積回路の構造を示す平面図である。なお、図７では、本願発明に関連する事項のみを抜粋して記載している。
【００１２】
図７における半導体集積回路は、スパイラルインダクタ１２を、内部回路２の出力ドライバ回路１１とＩ／Ｏ部１３のボンディングパッド１４との間に配置している。この半導体集積回路では、スパイラルインダクタ１２は少なくとも一つの周回部１２ａと、周回部１２ａに隣接する内側の周回部１２ｂとを、スパイラルインダクタ１２の直径方向にほぼ位置する短絡パターン１２ｃにて導電接続している。短絡パターン１２ｃは、レーザートリミング装置などの切除手段を用いることで切除可能に形成されている。また、周回部１２ａとスパイラルインダクタ１２の終端部１２ｄとを同様に切除可能な短絡パターン１２ｅで導電接続してある。
【００１３】
すなわち、スパイラルインダクタ１２は、外周２周を、通常は短絡パターン１２ｃ、１２ｅにて接続したパターンに設計されていて、通常はそのままで完成させる。しかし、万一何らかの不具合等が発生した場合（特性に設計時想定と相違した結果がでた場合）には、レーザートリミング装置などの切除手段を使用し、短絡パターン１２ｃ、１２ｅを適宜に切断することによりスパイラルインダクタ部をトリミングして、簡易にスパイラルインダクタが持つインダクタンスの増加方向への変更が可能で、回路解析などを実施することができる。トリミングすることにより、目的の特性にあう半導体集積回路として完成することが出来る。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−３４７４３１号公報（特に、第８頁、第２図）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
一般に、大規模半導体集積回路装置（以下ＬＳＩと略す）は、内部回路を搭載した半導体チップ上の電極とパッケージの周辺部に配置される複数の端子リードとの間をボンディングワイヤにより接続され、樹脂封止することにより構成されている。ＬＳＩの内部回路特性はボンディングワイヤに起因する寄生インダクタの影響を受ける。
【００１６】
たとえば、電源インピーダンスを小さくするために内部回路の共通の接地電極を複数のボンディングワイヤでパッケージの接地面に接続することがあるが、接地電極と接地面の間に寄生インダクタが発生し、寄生インダクタによる電圧降下は周波数が高いほど大きくなり、回路特性に悪影響を及ぼす。
【００１７】
また、多ピンＬＳＩで用いられるＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージなどでは、ＬＳＩのＩ／Ｏ部のドライバ回路およびレシーバー回路の先に設けられる保護トランジスタやパッドの２〜４ｐｆ程度の寄生容量や、パッケージ内のボンディングワイヤに起因する５〜８ｎＨ程度のインダクタンス成分があり、特に、高周波信号を入出力するＬＳＩではインピーダンス整合のズレが生じて、特性劣化による歩留りや信頼性が低いというような問題もある。
【００１８】
このような問題は、図７に示す従来の半導体集積回路をＬＳＩに実装した場合にも当てはまる。
【００１９】
図７に示す従来の半導体集積回路の問題について、さらに説明を続ける。
【００２０】
従来技術の構成では、ウェハーもしくはチップの状態で短絡パターン１２ｃ、１２ｅをトリミングしてスパイラルインダクタ１２のインダクタンスを調整し、パッケージに実装された後に、先述の寄生効果として、非常に大きなインダクタ成分が付加されるので、インピーダンス整合のズレが生じて性能、特性マージンや品質が低下する。
【００２１】
しかしながら、従来の短絡パターン１２ｃ、１２ｅのトリミングでは、半導体集積回路をパッケージに実装する前に、スパイラルインダクタ１２のインダクタンスを増加させる調整はできるが、半導体集積回路をパッケージに実装した後に、パッケージの寄生インダクタによるインダクタンスの増分を正確にキャンセルするようにインダクタンスを減少させる調整ができない。
【００２２】
例えば、高周波信号を出力するＶＣＯ回路では、インダクタンスやキャパシタンスを小さく設計するので、パッケージの寄生インダクタの影響を受け易い。パッケージの寄生インダクタの影響を正確にキャンセルできない場合、ＶＣＯの発振周波数が大きく変化してしまうという問題が生じる。
【００２３】
そこで、本発明は、インダクタンスを調整可能なインダクタを備えた半導体集積回路であって、半導体集積回路をパッケージに実装した後に、インダクタンスを増加および減少させる調整が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明に係る半導体集積回路は、半導体基板と、前記半導体基板上に形成され、固定されたインダクタンスを持つ複数の部分回路と、前記半導体基板上に形成され、接続状態と切断状態とを電気的に変更することができる１つ以上のスイッチ素子と、前記半導体基板上に形成された磁気検出素子とを備え、前記複数の部分回路は前記１つ以上のスイッチ素子にて接続されて全体回路を構成し、前記全体回路は前記各スイッチ素子の状態に応じてインダクタンスを変更可能なインダクタとして機能し、前記磁気検出素子は前記全体回路で生じる磁界が貫通する前記半導体基板上の領域に形成されていることを特徴とする。
【００２５】
このような構成によると、磁気検出素子がインダクタとして機能する全体回路に電流が流れた際に発生する磁界を感知し、その磁束密度の大きさに応じた電圧を出力することができる。従って、全体回路を構成する部分回路のインダクタンスが製造上のバラツキや寄生インダクタの影響を受けて変動することに対して、磁気検出素子を用いた磁気検出回路の出力電圧が所望の基準電圧になるように、１つ以上のスイッチ素子の状態を電気的に変更することで、全体回路を最適なインダクタンスに調整することができる。
【００２６】
また、前記磁気検出素子は、前記半導体基板における前記複数の部分回路の直下領域に形成されていてもよい。
【００２７】
このような構成によると、前記磁気検出素子は、前記複数の部分回路の直下領域に形成されているため、前記磁気検出素子が、全体回路の近傍に位置するので、全体回路で生じる磁界を感度よく検出できる。
【００２８】
さらに、前記１つ以上のスイッチ素子のそれぞれは、電気的に接続状態から切断状態へ変更できるヒューズ素子および電気的に切断状態から接続状態へ変更できるアンチヒューズ素子のいずれかであってもよい。
【００２９】
このような構成によると、前記１つ以上のスイッチ素子は、切断状態と接続状態とを電気的に切り替えることができる。そのため、ウェハーもしくはチップの状態のみならず、パッケージに実装した後でも全体回路のインダクタンスの調整ができので、例えば実装後のパッケージの寄生インダクタによる影響を正確かつ容易に相殺する調整が可能となる。
【発明の効果】
【００３０】
本発明の半導体集積回路によれば、インダクタンスを電気的に変更可能なインダクタとして機能する全体回路が形成された同じ半導体基板上に磁気検出素子を形成しているため、全体回路のインダクタンスが磁気検出素子からなる磁気検出回路の電圧でモニタでき、半導体集積回路がパッケージに実装された後であってもスイッチ素子の状態を電気的に変更することより、全体回路のインダクタンスを容易に補正することができる。
【００３１】
例えば、ＬＣ並列共振回路を利用したＶＣＯ回路において、ＬＣ並列共振回路のインダクタを本発明の半導体集積回路にて構成することで、インダクタのインダクタンスが製造上のバラツキや寄生インダクタの影響で設計値からシフトしても、容易に高精度な調整が実現できるので、広帯域の周波数を精度よく扱うことができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の第１の実施形態に係る半導体集積回路の構成の平面図を示す図である。
【図２】図２は、本発明の第１の実施形態に係る磁気検出素子の構造を示す断面図を示す図である。
【図３】図３は、本発明の第１の実施形態に係る磁気検出回路の構成の平面図を示す図である。
【図４】図４は、本発明の第１の実施形態に係るインダクタのインダクタンスを調整する方法を示すフローチャートである。
【図５】図５は、本発明の第１の実施形態に係るＶＣＯ回路の構成の一例を示す図である。
【図６】図６は、本発明の第１の実施形態を変形させた構成の平面図を示す図である。
【図７】図７は、従来のインダクタンスを調整できるインダクタを備えた半導体集積回路の構造を示す平面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について図面を参照して説明する。
【００３４】
図１は、本発明の実施の形態における半導体集積回路の構成の一例を示す平面図であり、図２は、第１インダクタ１０１と第２インダクタ１０２と第３インダクタ１０３を含む、磁気検出素子１００の構造を模式的に示す断面図であり、図３は、磁気検出回路１０５の構成を示す等価回路図であり、図４は、実施の形態におけるインダクタのインダクタンスを調整する方法を示すフローチャートであり、図５は、実施の形態におけるＶＣＯ回路の構成の一例について示す図である。
【００３５】
図１において、半導体基板上の磁気検出素子１００が形成された領域に、金属配線をスパイラル状に配置することにより、第１インダクタ１０１と第２インダクタ１０２と第３インダクタ１０３とが形成されている。磁気検出素子１００は、半導体基板に形成される拡散層の抵抗体によって形成され、拡散層の電極１０４が磁気検出回路１０５に接続されている。
【００３６】
第１インダクタ１０１の一端がＬＳＩの内部回路１０６へ接続され、第１インダクタ１０１の他端と第２インダクタ１０２の一端と第３インダクタ１０３の一端とが第１接続部１０７を介して第１スイッチ１０８の一端に接続されている。
【００３７】
第２インダクタ１０２の他端が第２接続部１０９を介して第２スイッチ１１０の一端に接続され、第３インダクタ１０３の他端が第３接続部１１１を介して第３スイッチ１１２の一端に接続されている。
【００３８】
第１スイッチ１０８の他端と第２スイッチ１１０の他端と第３スイッチ１１２の他端とが第４接続部１１３に接続されて内部回路１０６のボンディングパッド１１４へ接続されている。
【００３９】
なお、第１接続部１０７、第２接続部１０９、第３接続部１１１、および第４接続部１１３は、半導体集積回路がパッケージに封止された後に所定の電圧が印加できるように構成される。
【００４０】
本発明は、そのための具体的な構成を限定しないが、一例を挙げれば、第１接続部１０７、第２接続部１０９、第３接続部１１１、および第４接続部１１３はそれぞれ図示しない配線を用いてパッケージの外部端子に接続され、外部端子を介して所定の電圧が印加されるように構成してもよい。
【００４１】
また、半導体集積回路の内部に、第１接続部１０７、第２接続部１０９、第３接続部１１１、および第４接続部１１３と接続された電圧印加回路を設け、この電圧印加回路から所定の電圧を印加されるように構成してもよい。
【００４２】
図２に示すように、Ｐ型半導体基板９０に低濃度のＮ型不純物を拡散することで磁気検出素子１００の抵抗体となるウェル層９１とＮ＋拡散層９２を形成し、フィールド酸化膜９３を形成した後、コンタクト窓９４を開口する。続いて、第１配線層からなりＮ＋拡散層９２と接続される電極１０４、第１層間絶縁膜９５、第２配線層９６、第２層間絶縁膜９７を形成する。さらに、後に第３配線層９９が中に形成されるビア窓９８を開け、第３配線層９９を形成する。
【００４３】
このような工程により、インダクタ１０１、１０２、１０３および磁気検出素子１００が完成される。
【００４４】
インダクタ１０１、１０２、１０３は、スパイラル形状にパターニングされるとともに前記スパイラル形状の中心部からビア窓９８内に連続して形成された第３配線層９９を、前記スパイラル形状のほぼ径方向にパターニングされた第２配線層９６で引き出す構造となっており、第１インダクタ１０１の一端が内部回路１０６へ接続される。インダクタ１０１、１０２、および１０３に電流Ｉｉを流すと、磁界Ｂが発生しウェル層９１を貫通する。また、図１に示すように、磁気検出素子１００は、４箇所に設けられた電極１０４にて４方向の抵抗成分が取り出せる構造である。
【００４５】
また、図３に示すように、磁気検出回路１０５は、磁気検出素子１００が有する４つの電極１０４を各々ノード２０１から２０４に接続したブリッジ回路による等価回路で表わすことができる。
【００４６】
ノード２００とノード２０１の間、ノード２０３と接地電圧（以下ＧＮＤと称する）の間に負荷抵抗Ｒｃが接続され、ノード２００には電源電圧（以下Ｖｃｃと称する）が接続されている。
【００４７】
ノード２０２とノード２０５の間、ノード２０４とノード２０６の間にそれぞれ抵抗Ｒａが接続され、ノード２０５とノード２０６が増幅器２０７の入力端子に接続され、増幅器２０７の出力端子がノード２０８に接続され、ノード２０５とノード２０８の間に抵抗Ｒｂが接続されている。
【００４８】
さらに、ノード２０６には抵抗Ｒｂを介してＶｃｃ／２となる電圧が接続されている。磁気検出素子１００はホール効果を利用したホール素子を用いており、磁気検出素子１００に磁界Ｂが表面から裏面へ印加されると、ローレンツ力によりウェル層９１の電子の進行方向が曲がり、電子の分布がウェル層９１の一方にある電極１０４（例えば、ノード２０４）の方に偏り、ノード２０２とノード２０４間に磁界の大きさに比例したホール電圧ＶＨが発生する。そのため、磁気検出回路１０５にて、式１で示される出力電圧Ｖｏが読み取られる。
【００４９】
Ｖｏ＝ＶＨ＊Ｒｂ／（Ｒ＋Ｒａ）    ・・・（式１）
【００５０】
次に、図４に示すように、インダクタのインダクタンスを調整する方法は、ステップＳ３００では、回路シミュレーションを用いて、ＬＳＩの内部回路１０６が目標特性を得るための第１インダクタ１０１、第２インダクタ１０２、および第３インダクタ１０３のそれぞれのインダクタンス、ならびに磁気検出回路１０５の出力電圧を見積もり、見積もった出力電圧を合否判定のための基準電圧Ｖｒとして検査器に入力し記憶させる。
【００５１】
なお、基準電圧Ｖｒには、回路シミュレーションから導出した出力電圧を磁気検出回路１０５と内部回路１０６を含む半導体集積回路の完成品における磁気検出回路１０５の出力電圧の実測値から補正した後の値を用いてもよい。
【００５２】
ステップＳ３０１において、磁気検出回路１０５に電源電圧Ｖｃｃを供給する電源と内部回路１０６に電源電圧Ｖｄｄを供給する電源とをオンし、また、ボンディングパッド１１４に内部回路１０６と同じ電源電圧Ｖｄｄを接続する。
【００５３】
ステップＳ３０２で、磁気検出回路１０５の出力電圧Ｖｏを測定し検査器に記憶させ、ステップＳ３０３で、磁気検出回路１０５の電源と内部回路１０６の電源とをオフする。
【００５４】
ステップＳ３０４において、ステップＳ３００で記憶した基準電圧Ｖｒと、ステップＳ３０２で記憶した出力電圧Ｖｏとを比較する。
【００５５】
出力電圧Ｖｏが基準電圧Ｖｒに対してあらかじめ定められた規格の範囲にある場合（ステップＳ３０４で良品）は、ボンディングパッド１１４と内部回路１０６間のインダクタのインダクタンスが想定した値であるので、処理を終了する。
【００５６】
出力電圧Ｖｏが基準電圧Ｖｒより大きい場合（ステップＳ３０４で不良品Ｖｏ＞Ｖｒ）は、ボンディングパッド１１４と内部回路１０６との間のインダクタのインダクタンスが大きすぎるので、ステップＳ３０５へ進み、第２接続部１０９と第４接続部１１３との間に所定の電流を印加することでヒューズ素子からなる第２スイッチ１１０を切断状態とし、同様に第３スイッチ１１２も切断状態とする。そして、ステップＳ３０６へ進み、第１接続部１０７と第４接続部１１３との間に所定の電圧を印加することでアンチヒューズ素子からなる第１スイッチ１０８を接続状態として電流通路を設ける。
【００５７】
出力電圧Ｖｏが基準電圧Ｖｒより小さい場合（ステップＳ３０４で不良品Ｖｏ＜Ｖｒ）は、ボンディングパッド１１４と内部回路１０６との間のインダクタのインダクタンスが小さすぎるので、ステップＳ３０７へ進み、第２接続部１０９と第４接続部１１３の間に所定の電流を印加することで第２スイッチ１１０を切断状態として、第２インダクタ１０２を切り離す。
【００５８】
ステップＳ３０５およびＳ３０６、またはステップＳ３０７を経た後に、ステップＳ３０１に戻り、ステップＳ３０２およびＳ３０３を経て、ステップＳ３０４においてボンディングパッド１１４と内部回路１０６との間のインダクタのインダクタンスが想定した値となったことを確認して処理を終了する。
【００５９】
以上に説明したように、実施の形態によれば、ボンディングパッド１１４と内部回路１０６との間のインダクタンスを磁気検出素子１００からなる磁気検出回路１０５の出力電圧でモニタでき、第１スイッチ１０８、第２スイッチ１１０および第３スイッチ１１２を用いて、ボンディングパッド１１４と内部回路１０６との間のインダクタンスが増加方向および減少方向のいずれにも調整できる。
【００６０】
なお、実施の形態において、第２接続部１０９、第２インダクタ１０２、および第２スイッチ１１０からなる直列回路を、第１接続部１０７と第４接続部１１３との間に複数個並列に接続してもよい。このとき、一部の直列回路に含まれる第２スイッチ１１０をヒューズ素子とし、他の直列回路に含まれる第２スイッチ１１０をアンチヒューズ素子とすれば、ステップＳ３０３からステップＳ３０７を経る調整工程が複数回処理でき、インダクタのインダクタンスの増加と減少の可逆的な変更が達成でき、さらに精度が良い調整が実現できる。
【００６１】
また、ステップＳ３０１で内部回路１０６と異なる電源電圧をボンディングパッド１１４にして電流を流しながら、発生した磁界を磁気検出回路１０５で読み取り、ボンディングパッド１１４と内部回路１０６との間のインダクタンスを調整してもよい。
【００６２】
さらに、実施の形態においては、１つの磁気検出素子がインダクタの直下領域に形成しているが、複数個の磁気検出素子と磁気検出回路を配置し、各々の磁気検出素子回路の出力電圧をモニタし、各々の基準電圧と比較し合否判定することより、インダクタのインダクタンスを調整しても構わない。
【００６３】
また、実施の形態では、ヒューズ素子とアンチヒューズ素子を利用した半導体集積回路におけるインダクタンスの調整方法を説明したが、レーザーなどを用いるトリミングやトランジスタのスイッチ動作を利用してもインダクタンスの調整が可能である。
【００６４】
次に、本発明の第１の実施形態に係るＶＣＯ回路の構成の一例を図５に示す。
【００６５】
図５に示すＶＣＯ回路では、インダクタＬ１、Ｌ２がそれぞれノード３５２の対応する一方と共通のノード３５１との間に接続され、可変容量Ｃ１、Ｃ２が、それぞれノード３５２の対応する一方と共通のノード３５３の間に接続されている。
【００６６】
ＮチャンネルトランジスタＴｒ１、Ｔｒ２が、それぞれノード３５６の対応する一方と共通のノード３５６との間に接続されており、ノード３５６と接地電圧との間に電流調整部が設けられている。
【００６７】
２つのノード３５７の間に容量Ｃ３、ＮチャンネルトランジスタＴｒ３、および容量Ｃ４を直列に接続してなる回路が設けられ、２つのノード３５８の間に容量Ｃ５、ＮチャンネルトランジスタＴｒ４、および容量Ｃ６を直列に接続してなる回路が設けられている。ＮチャンネルトランジスタＴｒ３、Ｔｒ４は、それぞれノード３６２、３６３に与えられる制御信号に応じてオンオフされる。
【００６８】
上述したＶＣＯ回路は、ノード３５０に電源電圧を印加し、ノード３５４に正の可変制御電圧を印加することにより、インダクタＬ１、Ｌ２と可変容量Ｃ１、Ｃ２とからなるＬＣ並列共振回路の共振周波数で発振して、ノード３５５から相補の共振信号波形が出力される。この共振周波数は、ノードに印加される可変制御電圧によって変更される。
【００６９】
さらに、ＮチャンネルトランジスタＴｒ３をオンすることによってＬＣ並列共振回路に容量Ｃ３、Ｃ４を並列に接続し、また、ＮチャンネルトランジスタＴｒ４をオンすることによってＬＣ並列共振回路に容量Ｃ５、Ｃ６を並列に接続することによって、ＶＣＯ回路で得られた発振周波数を、所望の帯域にシフトさせることができる。
【００７０】
本発明によれば、インダクタＬ１、Ｌ２に実施の形態で説明した構成を適用することにより、製造上のインダクタンスのバラツキを補正でき、安定に動作するＶＣＯ回路が実現できる。インダクタンスのバラツキが抑えられため、素子面積を小さくして寄生容量を減らすことができ、可変容量Ｃ１、Ｃ２の可変範囲を相対的に大きくした設計が可能となり広帯域化が実現できる。
【００７１】
さらに、インダクタＬ１、Ｌ２のインダクタンスの差が小さいので、対称性の良い発振波形が得られ位相雑音を抑制できる。
【００７２】
従って、ＶＣＯ回路として安定で広帯域の発振周波数が得られるので、所望の周波数で正確に位相ロックできるＰＬＬの周波数シンセサイザが実現できる。
【００７３】
以下、実施の形態の変形例に係る半導体集積回路の構成について図面を参照して説明する。
【００７４】
図６は、本発明の変形例に係る半導体集積回路の構成の一例を示す平面図である。
【００７５】
尚、図６において、図１に示す半導体集積回路と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００７６】
図６に示す変形例に係る半導体集積回路と図１に示す半導体集積回路との相違点は次の通りである。すなわち、本実施形態の変形例では、第２インダクタ１０２、第３インダクタ１０３、第３接続部１１１および第３スイッチ１１２を配置しない代わりに、スパイラル状に配置した第１インダクタ１０１の巻き線に複数個の第２接続部１０６１、１０６２、・・・、１０６３を設けて、各々の第２接続部を対応する第２スイッチ１１０１、１１０２、・・・、１１０３を介して、第３接続部１１１に接続している。
【００７７】
従って、変形例に係る半導体集積回路の構成によれば、第１インダクタ１０１のインダクタンスを、磁気検出素子１００を用いた磁気検出回路１０５の出力電圧でモニタでき、第１スイッチ１０８と複数の第２スイッチ１１０１、１１０２、・・・、１１０３を接続状態または切断状態に切り替えて、ボンディングパッド１１４と内部回路１０６間に接続される第１インダクタ１０１のインダクタンスが調整できる。
【００７８】
この変形例は実施の形態と同じ効果がある上に、特に、実施の形態に比べて、第２インダクタ１０２および第３インダクタ１０３を配置しなくて済むので、さらに、インダクタの占有面積を小さくできる利点がある。
【００７９】
なお、第１の実施形態の変形例において、複数個の第２接続部１０６１、１６０２、・・・、１０６３を第１インダクタ１０１の巻き線に規則的な間隔で配置すれば、１回のトリミングで調整できるインダクタンスの範囲が一定となり、インダクタを調整する作業の精度とスループットの向上が期待できる。
【００８０】
さらに、本発明によれば、インダクタの直下領域に磁気検出素子１００が備えられており、磁気検出素子１００を電気的に分離すればＰ型半導体基板９０とウェル層９１の間に空乏層が形成され、Ｐ型半導体基板９０の抵抗が高抵抗に変化する。そのため、インダクタの磁界から生成される渦電流を抑えることができ、高いＱ値を有するインダクタが実現できる。
【産業上の利用可能性】
【００８１】
以上説明したように、本発明の半導体集積回路はインダクタが製造上のバラツキや寄生効果の影響を受けて変動しても容易にかつ高精度なインダクタンスに調整でき、特に、広帯域の性能向上を要求されるＶＣＯ回路に有用である。
【符号の説明】
【００８２】
２  内部回路
１１  出力ドライバ回路
１２  スパイラルインダクタ
１２ａ、１２ｂ  周回部
１２ｃ、１２ｅ  短絡パターン
１２ｄ  終端部
１３  Ｉ／Ｏ部
１４  ボンディングパッド
９０  Ｐ型半導体基板
９１  ウェル層
９２  Ｎ＋拡散層
９３  フィールド酸化膜
９４  コンタクト窓
９５  第１層間絶縁膜
９６  第２配線層
９７  第２層間絶縁膜
９８  ビア窓
９９  第３配線層
１００  磁気検出素子
１０１、１０２、１０３  インダクタ
１０４  電極
１０５  磁気検出回路
１０６  内部回路
１０７  第１接続部
１０８  第１スイッチ
１０９  第２接続部
１１０  第２スイッチ
１１１  第３接続部
１１２  第３スイッチ
１１３  第４接続部
１１４  ボンディングパッド
２００〜２０６、２０８  ノード
２０７  増幅器
３５０〜３５８、３６２、３６３  ノード
１０６１、１０６２、１０６３  第２接続部
１１０１、１１０２、１１０３  第２スイッチ
【図１】
2010287746.tif 000003
【図２】
2010287746.tif 000004
【図３】
2010287746.tif 000005
【図４】
2010287746.tif 000006
【図５】
2010287746.tif 000007
【図６】
2010287746.tif 000008
【図７】
2010287746.tif 000009