(57)【要約】【課題】トレンチの側壁部の上部における寄生トランジスタのしきい値電圧の低下を抑制する。【解決手段】半導体装置は、半導体基板１００におけるＦＥＴ形成領域に形成されたＭＩＳトランジスタを備えている。半導体基板１００に設けられたトレンチ１０４内に形成され、ＦＥＴ形成領域を区画するシリコン酸化膜１０７と、ＦＥＴ形成領域及びシリコン酸化膜１０７の上に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０の上に形成されたゲート電極１１１とを備えている。ゲート絶縁膜１１０のうち、トレンチ１０４内に位置するゲート電極１１１と半導体基板１００の側面との間に形成されている部分は、アルミニウムを含有している一方、ゲート絶縁膜１１０のうち、ゲート電極１１１と半導体基板１００の上面との間に形成されている部分は、アルミニウムを含有していない。【選択図】図４
2010199156.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１素子形成領域に形成された第１ＭＩＳトランジスタを備えた半導体装置において、
前記半導体基板に設けられたトレンチ内に形成され、前記第１素子形成領域を区画する素子分離領域と、
前記第１素子形成領域及び前記素子分離領域の上に形成された第１高誘電率ゲート絶縁膜と、
前記第１高誘電率ゲート絶縁膜の上に形成された第１ゲート電極とを備え、
前記第１高誘電率ゲート絶縁膜のうち、前記トレンチ内に位置する前記第１のゲート電極と前記第１素子形成領域の側面との間に形成されている第１部分は、第１金属を含有している一方、前記第１高誘電率ゲート絶縁膜のうち、前記第１のゲート電極と前記第１素子形成領域の上面との間に形成されている第２部分は、前記第１金属を含有していない、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極における前記第１高誘電率ゲート絶縁膜の前記第１部分上に形成された領域の最底面の位置は、前記第１素子形成領域の上面の位置よりも低い、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１高誘電率ゲート絶縁膜の前記第２部分のうち、少なくとも前記トレンチから離間している部分は、前記第１金属を含有していない、半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記素子分離領域は、
前記トレンチ内に形成された分離絶縁膜と、
前記第１素子形成領域と前記分離絶縁膜との間であって、前記トレンチの側壁部に形成された第１下地絶縁膜と、
前記分離絶縁膜と前記第１下地絶縁膜との間に形成され、前記第１金属を含有する第１保護膜とを有する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１ゲート電極は、前記第１素子形成領域の側面上に、第１下地絶縁膜、前記第１保護膜及び前記第１高誘電率ゲート絶縁膜の前記第１部分を介して形成されている、半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記第１下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜からなる、半導体装置。
【請求項７】
請求項４〜６のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、
前記第１保護膜は、アルミニウム膜又はアルミニウム酸化膜からなる、半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、
前記第１金属は、アルミニウムである、半導体装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、
前記第１高誘電率ゲート絶縁膜の前記第２部分は、ランタン、ジスプロシウム、スカンジウム、エリビウム、及びストロンチウムのうちから選択されるいずれか１種類を含有している、半導体装置。
【請求項１０】
請求項４〜６のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、
前記第１保護膜は、ランタン、ジスプロシウム、スカンジウム、エリビウム、及びストロンチウムのうちから選択されるいずれか１種類からなる膜、又はそのいずれか１種類の酸化膜からなる、半導体装置。
【請求項１１】
請求項１〜６、１０のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、
前記第１金属は、ランタン、ジスプロシウム、スカンジウム、エリビウム、又はストロンチウムである、半導体装置。
【請求項１２】
請求項１〜６、１０、１１のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、
前記第１高誘電率ゲート絶縁膜の前記第２部分は、アルミニウムを含有している、半導体装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体装置において、
前記第１高誘電率ゲート絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜、又はハフニウムジルコニウム酸化膜からなる、半導体装置。
【請求項１４】
請求項１〜１３のうちのいずれか１項に記載の半導体装置において、
前記第１ゲート電極は、チタンナイトライド、タンタルナイトライド、タンタルカーバイド、及び窒化タンタルカーバイドのうちの少なくとも１種類の膜を有している、半導体装置。
【請求項１５】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記素子分離領域は、前記第１素子形成領域と、前記半導体基板における第２ＭＩＳトランジスタが形成される第２素子形成領域とを区画しており、
前記第２素子形成領域及び前記素子分離領域の上に形成された第２高誘電率ゲート絶縁膜と、
前記第２高誘電率ゲート絶縁膜の上に形成された第２ゲート電極とを備え、
前記第２高誘電率ゲート絶縁膜のうち、前記トレンチ内に位置する前記第２のゲート電極と前記第２素子形成領域の側面との間に形成されている第１部分は、前記第１金属と異なる第２金属を含有している一方、前記第２高誘電率ゲート絶縁膜のうち、前記第２のゲート電極と前記第２素子形成領域の上面との間に形成されている第２部分は、前記第２金属を含有していない、半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記素子分離領域は、
前記トレンチ内に形成された分離絶縁膜と、
前記第１素子形成領域と前記分離絶縁膜との間であって、前記トレンチの側壁部に形成された第１下地絶縁膜と、
前記分離絶縁膜と前記第１下地絶縁膜との間に形成され、前記第１金属を含有する第１保護膜と、
前記第２素子形成領域と前記分離絶縁膜との間であって、前記トレンチの側壁部に形成された第２下地絶縁膜と、
前記分離絶縁膜と前記第２下地絶縁膜との間に形成され、前記第２金属を含有する第２保護膜とを有する、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、
前記第２ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、
前記第１保護膜は、アルミニウム膜又はアルミニウム酸化膜からなり、
前記第２保護膜は、ランタン、ジスプロシウム、スカンジウム、エリビウム、及びストロンチウムのうちから選択されるいずれか１種類からなる膜、又はそのいずれか１種類の酸化膜からなる、半導体装置。
【請求項１８】
請求項１５〜１７のうちのいずれか１項に記載の半導体装置において、
前記第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、
前記第２ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、
前記第１金属は、アルミニウムであり、
前記第２金属は、ランタン、ジスプロシウム、スカンジウム、エリビウム、又はストロンチウムである、半導体装置。
【請求項１９】
半導体基板における第１素子形成領域に形成された第１ＭＩＳトランジスタを備えた半導体装置の製造方法において、
前記半導体基板に前記第１素子形成領域を区画するトレンチを形成した後、前記トレンチ内に素子分離領域を形成する工程（ａ）と、
前記第１素子形成領域及び前記素子分離領域の上に、第１高誘電率ゲート絶縁膜を形成する工程（ｂ）と、
前記第１高誘電率ゲート絶縁膜の上に、第１ゲート電極を形成する工程（ｃ）と、
前記第１高誘電率ゲート絶縁膜のうち、前記トレンチ内に位置する前記第１のゲート電極と前記第１素子形成領域の側面との間に形成されている第１部分に、第１金属を導入する工程（ｄ）とを備え、
前記工程（ｄ）において、前記第１高誘電率ゲート絶縁膜のうち、前記第１のゲート電極と前記第１素子形成領域の上面との間に形成されている第２部分には、前記第１金属が導入されない、半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ａ）は、
前記半導体基板に前記トレンチを形成する工程（ａ１）と、
前記第１素子形成領域における前記トレンチの側壁部に、第１下地絶縁膜及び前記第１金属を含有する第１保護膜を順次形成する工程（ａ２）と、
前記工程（ａ２）の後に、前記トレンチ内を埋める分離絶縁膜を形成する工程（ａ３）とを有し、
前記工程（ｄ）は、前記第１保護膜中に含有される前記第１金属を前記第１高誘電率ゲート絶縁膜中に導入する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明における開示の技術は、半導体装置及びその製造方法に関する。特には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）のエッジ付近に形成される寄生トランジスタのしきい値電圧低下を抑制することが可能な構造を備えたトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上している。例えば、１チップ上に１億個以上の電界効果型トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と記す）の搭載も可能となっている。トランジスタの高集積化を実現するためには、ゲート長の縮小だけでは無く、ゲート幅の縮小も求められている。最先端の半導体プロセスを用いた４５ｎｍ世代では、４０ｎｍ程度のゲート長及び１００ｎｍ程度のゲート幅を有する微細なトランジスタが実現されている。その結果、ゲート幅の狭いトランジスタの構造では、寄生トランジスタの影響が無視できなくなってきている。
【０００３】
図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｃ）は、寄生トランジスタが発生する従来の半導体装置の製造方法を工程順に示している。
【０００４】
まず、図１１（ａ）に示すように、シリコン基板５００の上に、膜厚１０ｎｍのシリコン酸化膜５０１を形成する。続いて、シリコン酸化膜５０１の上に、膜厚７０ｎｍのシリコン窒化膜５０２を形成する。続いて、シリコン窒化膜５０２の上にレジスト膜を形成した後に、シリコン窒化膜５０２を露出する開口部を有するレジストパターン５０３を形成する。
【０００５】
次に、図１１（ｂ）に示すように、レジストパターン５０３をマスクに用いて、シリコン窒化膜５０２、シリコン酸化膜５０１、及びシリコン基板５００をエッチングする。これにより、シリコン基板５００内に、深さ３００ｎｍのトレンチ５０４が形成される。続いて、シリコン基板５００を酸化することにより、トレンチ５０４の側壁部及び底部に膜厚５ｎｍの下地絶縁膜５０５を形成する。
【０００６】
次に、図１１（ｃ）に示すように、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又は熱ＣＶＤ法を用いて、トレンチ５０４の内部を埋め込むように、シリコン基板５００の全面上に、膜厚５００ｎｍのシリコン酸化膜５０６を形成する。このようにして、シリコン酸化膜５０６による電気的な分離が実現される。
【０００７】
次に、図１１（ｄ）に示すように、シリコン酸化膜５０６におけるシリコン窒化膜５０２よりも上に存在している部分を研磨除去して表面を平坦化する。
【０００８】
次に、図１２（ａ）に示すように、例えばリン酸などの薬液を用いたエッチングにより、シリコン酸化膜５０１上のシリコン窒化膜５０２を除去する。続いて、所望の領域を開口するレジストパターン（図示せず）を形成した後、該レジストパターンをマスクに用いて、シリコン基板５００に対して不純物注入５０７を行う。ここで、不純物注入５０７に用いる不純物としては、ＮＦＥＴを形成する場合には例えばボロン又はインジウムなどのＰ型不純物、ＰＦＥＴを形成する場合には例えば砒素又はリンなどのＮ型不純物を用いて、ウェルの形成及びチャネル領域の閾値電圧の調整を行う。
【０００９】
次に、図１２（ｂ）に示すように、シリコン基板５００に注入された不純物を活性化させるアニールを行う。続いて、例えばフッ酸などの薬液を用いたエッチングにより、シリコン酸化膜５０１を除去する。この際、薬液の回り込みにより、下地絶縁膜５０５におけるトレンチ５０４の側壁部に存在している部分の上部及びトレンチ５０４に埋め込まれたシリコン酸化膜５０６の一部も除去される。その結果、トレンチ５０４の側壁部における上部には、シリコン基板５００とシリコン酸化膜５０６との間にディボット５０８が発生する。
【００１０】
次に、図１２（ｃ）に示すように、熱酸化法により、露出しているシリコン基板５００の上部、及びディボット５０８の発生により露出しているトレンチ５０４の側壁部上部の上に、例えば膜厚２ｎｍのシリコン酸化膜からなるゲート絶縁膜５０９を形成する。続いて、ゲート絶縁膜５０９の上に、例えば膜厚１００ｎｍのポリシリコン膜からなるゲート電極５１０を形成する。
【００１１】
ここで、図１３は、図１２（ｃ）における領域１２Ａの拡大断面図を示している。
【００１２】
図１３に示すように、シリコン酸化膜５０６及び下地絶縁膜５０５は、図１２（ａ）と比較すると分かるように、トレンチ５０４の側壁に沿ってシリコン基板５００の深さ方向に後退して形成されている（つまり、ディボット５０８（図１２（ｂ）参照）が発生している）。そして、ディボット５０８が形成されている領域では、この後退により露出したトレンチ５０４の側壁部上部の上に、ゲート絶縁膜５０９が形成され、さらに該ゲート絶縁膜５０９上にゲート電極５１０が形成されている。その結果、シリコン酸化膜５０６のエッジ付近であるトレンチ５０４の側壁部上部の構造は、シリコン基板５００／ゲート絶縁膜５０９／ゲート電極５１０の積層構造となり、寄生トランジスタが発生する。
【００１３】
このようにして形成される寄生トランジスタは、図１４の平面図に示すように、ソース領域Ｓ、ドレイン領域Ｄ、及びゲート電極Ｇ（ゲート長Ｌ、ゲート幅Ｗ）からなるＦＥＴが形成される素子形成領域を区画するＳＴＩのエッジ付近の寄生トランジスタ形成領域Ａに存在することになる。
【特許文献１】特開２００１−１３５７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、上述したように、ゲート幅の狭いトランジスタの構造では、寄生トランジスタの影響が無視できなくなってきている。これは、電界集中効果（シリコン基板の上部の角部においてゲートバイアスによる電界が集中すること）と、基板不純物低減効果（ウェルの活性化時及びゲート絶縁膜形成時に必要な熱処理により、しきい値電圧を調整するためにシリコン基板に注入された不純物の濃度がトレンチ内の絶縁膜に吸収されて低下すること）となどが要因となって、図１５のＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性に示すように、寄生トランジスタ発生領域Ａに形成される寄生トランジスタのしきい値電圧が、ゲート電極の中央部におけるトランジスタのしきい値電圧に対して低くなる傾向があるからである。
【００１５】
そして、寄生トランジスタが、中央部のトランジスタを含めたトランジスタの全体に与える影響を一定にすることは困難であるため、図１４に示したトランジスタの全体のＩｄ−Ｖｇ特性は、図１５に示した寄生トランジスタのＩｄ−Ｖｇ特性と中央部のトランジスタのＩｄ−Ｖｇ特性との間で変動することになる。その結果、量産時において、デバイス特性にばらつきが発生してしまう。
【００１６】
これに対し、図１６に示すように、フッ酸に対するエッチングレートの低い材料として例えば膜厚が比較的厚いシリコン酸窒化膜からなる下地絶縁膜６００を用いることにより、シリコン酸化膜５０６の除去時における下地絶縁膜６００の上部の膜減りを低減し、寄生トランジスタの発生を抑制する方法も提案されている（例えば、特許文献１参照）。その結果、ディボットの発生が抑制され、しきい値電圧の低い寄生トランジスタが形成される領域を低減することが可能となっている。しかしながら、例えばＳＴＩ領域の幅を５０ｎｍとする微細化に対応するためには、トレンチ側壁部の下地絶縁膜の膜厚も例えば５ｎｍ以下の薄膜化が必要となる。この場合、ディボットの発生を抑制する効果が低減され、デバイス特性にばらつきが発生する。さらに、入出力回路を混載する場合にはウェットエッチングの回数が増加するため、ディボットの発生を抑制する効果はさらに低減され、デバイス特性がさらにばらついてしまう。
【００１７】
前記に鑑み、本発明の目的は、寄生トランジスタのしきい値電圧の低下を抑制することが可能な構造を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
前記に鑑み、本発明の一側面の半導体装置及びその製造方法を以下に例示的に挙げる。
【００１９】
半導体装置は、半導体基板における第１素子形成領域に形成された第１ＭＩＳトランジスタを備えた半導体装置において、半導体基板に設けられたトレンチ内に形成され、第１素子形成領域を区画する素子分離領域と、第１素子形成領域及び素子分離領域の上に形成された第１高誘電率ゲート絶縁膜と、第１高誘電率ゲート絶縁膜の上に形成された第１ゲート電極とを備え、第１高誘電率ゲート絶縁膜のうち、トレンチ内に位置する第１のゲート電極と第１素子形成領域の側面との間に形成されている第１部分は、第１金属を含有している一方、第１高誘電率ゲート絶縁膜のうち、第１のゲート電極と第１素子形成領域の上面との間に形成されている第２部分は、第１金属を含有していない。
【００２０】
上記半導体装置において、第１のゲート電極における第１高誘電率ゲート絶縁膜の第１部分上に形成された領域の最底面の位置は、第１素子形成領域の上面の位置よりも低いことが好ましい。
【００２１】
上記半導体装置において、好ましくは、第１高誘電率ゲート絶縁膜の第２部分のうち、少なくともトレンチから離間している部分は、第１金属を含有していないことが好ましい。
【００２２】
上記半導体装置において、素子分離領域は、トレンチ内に形成された分離絶縁膜と、第１素子形成領域と分離絶縁膜との間であって、トレンチの側壁部に形成された第１下地絶縁膜と、分離絶縁膜と第１下地絶縁膜との間に形成され、第１金属を含有する第１保護膜とを有していてもよい。
【００２３】
上記半導体装置において、第１ゲート電極は、第１素子形成領域の側面上に、第１下地絶縁膜、第１保護膜及び第１高誘電率ゲート絶縁膜の第１部分を介して形成されていていてもよい。
【００２４】
上記半導体装置において、第１下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜からなってもよい。
【００２５】
上記半導体装置において、第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタである場合、第１保護膜は、アルミニウム膜又はアルミニウム酸化膜からなってもよい。
【００２６】
上記半導体装置において、第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタである場合、第１金属は、アルミニウムであってもよい。
【００２７】
上記半導体装置において、
第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタである場合、第１高誘電率ゲート絶縁膜の第２部分は、ランタン、ジスプロシウム、スカンジウム、エリビウム、及びストロンチウムのうちから選択されるいずれか１種類を含有していてもよい。
【００２８】
上記半導体装置において、第１ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタである場合、第１保護膜は、ランタン、ジスプロシウム、スカンジウム、エリビウム、及びストロンチウムのうちから選択されるいずれか１種類からなる膜、又はそのいずれか１種類の酸化膜からなってもよい。
【００２９】
上記半導体装置において、第１ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタである場合、第１金属は、ランタン、ジスプロシウム、スカンジウム、エリビウム、又はストロンチウムであってもよい。
【００３０】
上記半導体装置において、第１ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタである場合、第１高誘電率ゲート絶縁膜の第２部分は、アルミニウムを含有していてもよい。
【００３１】
上記半導体装置において、第１高誘電率ゲート絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜、又はハフニウムジルコニウム酸化膜からなってもよい。
【００３２】
上記半導体装置において、第１ゲート電極は、チタンナイトライド、タンタルナイトライド、タンタルカーバイド、及び窒化タンタルカーバイドのうちの少なくとも１種類の膜を有している。
【００３３】
上記半導体装置において、素子分離領域は、第１素子形成領域と、半導体基板における第２ＭＩＳトランジスタが形成される第２素子形成領域とを区画しており、第２素子形成領域及び素子分離領域の上に形成された第２高誘電率ゲート絶縁膜と、第２高誘電率ゲート絶縁膜の上に形成された第２ゲート電極とを備え、第２高誘電率ゲート絶縁膜のうち、トレンチ内に位置する第２のゲート電極と第２素子形成領域の側面との間に形成されている第１部分は、第１金属と異なる第２金属を含有している一方、第２高誘電率ゲート絶縁膜のうち、第２のゲート電極と第２素子形成領域の上面との間に形成されている第２部分は、第２金属を含有していない、場合であってもよい。
【００３４】
この場合に、素子分離領域は、トレンチ内に形成された分離絶縁膜と、第１素子形成領域と分離絶縁膜との間であって、トレンチの側壁部に形成された第１下地絶縁膜と、分離絶縁膜と第１下地絶縁膜との間に形成され、第１金属を含有する第１保護膜と、第２素子形成領域と分離絶縁膜との間であって、トレンチの側壁部に形成された第２下地絶縁膜と、分離絶縁膜と第２下地絶縁膜との間に形成され、第２金属を含有する第２保護膜とを有していてもよい。
【００３５】
さらに、第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、第２ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタである場合、第１保護膜は、アルミニウム膜又はアルミニウム酸化膜からなり、第２保護膜は、ランタン、ジスプロシウム、スカンジウム、エリビウム、及びストロンチウムのうちから選択されるいずれか１種類からなる膜、又はそのいずれか１種類の酸化膜からなってもよい。
【００３６】
さらに、第１ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、第２ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタである場合、第１金属は、アルミニウムであり、第２金属は、ランタン、ジスプロシウム、スカンジウム、エリビウム、又はストロンチウムであってもよい。
【００３７】
また、半導体装置の製造方法は、半導体基板における第１素子形成領域に形成された第１ＭＩＳトランジスタを備えた半導体装置の製造方法において、半導体基板に第１素子形成領域を区画するトレンチを形成した後、トレンチ内に素子分離領域を形成する工程（ａ）と、第１素子形成領域及び素子分離領域の上に、第１高誘電率ゲート絶縁膜を形成する工程（ｂ）と、１高誘電率ゲート絶縁膜の上に、第１ゲート電極を形成する工程（ｃ）と、第１高誘電率ゲート絶縁膜のうち、トレンチ内に位置する第１のゲート電極と第１素子形成領域の側面との間に形成されている第１部分に、第１金属を導入する工程（ｄ）とを備え、工程（ｄ）において、第１高誘電率ゲート絶縁膜のうち、第１のゲート電極と第１素子形成領域の上面との間に形成されている第２部分には、第１金属が導入されない。
【００３８】
上記半導体装置の製造方法において、工程（ａ）は、半導体基板にトレンチを形成する工程（ａ１）と、第１素子形成領域におけるトレンチの側壁部に、第１下地絶縁膜及び第１金属を含有する第１保護膜を順次形成する工程（ａ２）と、工程（ａ２）の後に、トレンチ内を埋める分離絶縁膜を形成する工程（ａ３）とを有し、工程（ｄ）は、第１保護膜中に含有される第１金属を第１高誘電率ゲート絶縁膜中に導入する工程を含んでもよい。
【発明の効果】
【００３９】
上記半導体装置及びその製造方法によると、寄生トランジスタのしきい値電圧の低下を抑制することができる。その結果、トランジスタのばらつきを低減することができる。
【発明を実施するための最良の形態】
【００４０】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００４１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。具体的には、基板上に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域を介してＮチャネル型ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、ＮＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と記す）同士が隣り合う構造（下記図１参照）において、ＮＦＥＴそれぞれにおけるＳＴＩ領域のエッジ付近に形成される寄生トランジスタのしきい値電圧の低下を抑制することができる半導体装置及びその製造方法を以下に説明する。
【００４２】
図１は、本発明の第１の実施形態に係る半導体装置の平面構造を示している。図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、具体的には、上記図１におけるIIId-IIId線に対応する断面における工程順の断面図を示している。なお、図１に示すように、寄生トランジスタは、ソース領域Ｓ、ドレイン領域Ｄ、及びゲート電極１１１からなるＮＦＥＴが形成される素子形成領域同士を区画するＳＴＩ（分離絶縁膜）となるシリコン酸化膜１０７のエッジ付近の寄生トランジスタ形成領域Ａに存在することになる。
【００４３】
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板（以下、「基板」と称する）１００の上に、例えば膜厚１０ｎｍのシリコン酸化膜１０１を形成する。続いて、シリコン酸化膜１０１の上に、例えば膜厚７０ｎｍのシリコン窒化膜１０２を形成する。続いて、シリコン窒化膜１０２の上にレジスト膜を堆積した後に、フォトリソグラフィ及びエッチング技術を用いて、シリコン窒化膜１０２を露出する開口部を有するレジストパターン１０３を形成する。
【００４４】
次に、図２（ｂ）に示すように、レジストパターン１０３をマスクに用いて、シリコン窒化膜１０２、シリコン酸化膜１０１、及び基板１００をエッチングする。これにより、基板１００内に、深さ３００ｎｍのトレンチ１０４が形成される。その後、レジストパターン１０３を除去する。続いて、基板１００を酸化することにより、トレンチ１０４の側壁部及び底部に、例えば膜厚２ｎｍのシリコン酸化膜からなる下地絶縁膜１０５を形成する。ここでは、下地絶縁膜１０５がシリコン酸化膜である場合について説明したが、例えばシリコン酸窒化膜からなる場合であってもよい。また、下地絶縁膜１０５の膜厚についても、２ｎｍに限定されるものではなく、０．５〜１５ｎｍ程度の範囲内であれば、後述する効果を得ることができる。
【００４５】
次に、図２（ｃ）に示すように、例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン窒化膜１０２の上面及び側面、シリコン酸化膜１０１の側面、並びに、下地絶縁膜１０５の上に、例えば膜厚１ｎｍのアルミニウム酸化膜からなる保護膜１０６を堆積する。この保護膜１０６中におけるアルミニウムは、後述する高誘電率材料からなる高誘電率ゲート絶縁膜（ゲート絶縁膜１１０）に導入されることによって、ＮＦＥＴにおける寄生トランジスタのしきい値電圧を上昇させる作用をする。ここで、保護膜１０６としては、ＮＦＥＴにおける寄生トランジスタのしきい値電圧の上昇が図れる金属を含有する共に、分離絶縁膜に比べてエッチングレートの遅い膜であれば良く、アルミニウム酸化膜に代えてアルミニウム膜を用いることもできる。また、保護膜１０６の膜厚が１ｎｍである場合について説明したが、その値に限定されるものではなく、寄生トランジスタによるしきい値電圧の低下量に応じて調整することが可能である。つまり、しきい値電圧の低下量が小さくなると想定される場合には、その膜厚を薄膜化（例えば、０．５ｎｍ）すればよいし、しきい値電圧の低下量が大きくなると想定される場合には、その膜厚を厚膜化（例えば、２ｎｍ）すればよい。
【００４６】
次に、図２（ｄ）に示すように、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又は熱ＣＶＤ法を用いて、トレンチ１０４の内部を埋め込むように、基板１００の全面上に、例えば膜厚５００ｎｍのシリコン酸化膜１０７を形成する。このようにして、ＳＴＩ領域の分離絶縁膜となるシリコン酸化膜１０７による電気的な分離が実現される。
【００４７】
次に、図３（ａ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、シリコン酸化膜１０７におけるシリコン窒化膜１０２よりも上に存在している部分、及び、保護膜１０６におけるシリコン窒化膜１０２よりも上に存在している部分を研磨除去して表面を平坦化する。
【００４８】
次に、図３（ｂ）に示すように、例えばリン酸などの薬液を用いたエッチングにより、シリコン酸化膜１０１上のシリコン窒化膜１０２、及び保護膜１０６におけるシリコン酸化膜１０１よりも上に存在している部分を除去する。続いて、所望の領域を開口するレジストパターン（図示せず）を形成した後、該レジストパターンをマスクに用いて、基板１００に対して不純物注入１０８を行う。その後、該レジストパターンを除去する。ここで、本実施形態ではＮＦＥＴを形成する場合であるため、不純物注入１０８に用いる不純物としては、例えばボロン又はインジウムなどのＰ型不純物を用いて、ウェルの形成及びチャネル領域のしきい値電圧の調整を行う。なお、ＰＦＥＴを形成する場合には例えば砒素又はリンなどのＮ型不純物を用いるとよい。
【００４９】
次に、図３（ｃ）に示すように、基板１００に注入された不純物を活性化させるアニールを行う。続いて、例えばフッ酸などの薬液を用いたエッチングにより、シリコン酸化膜１０１を除去する。この際、薬液の回り込みにより、下地絶縁膜１０５及び保護膜１０６におけるトレンチ１０４の側壁部に存在している部分の上部、並びに、トレンチ１０４に埋め込まれたシリコン酸化膜１０７の一部が除去される。なお、ここで、シリコン酸化膜１０７は、保護膜１０６よりも多く除去される。その結果、トレンチ１０４の側壁部における上部には、保護膜１０６とシリコン酸化膜１０７との間にディボット１０９が発生する。
【００５０】
次に、図３（ｄ）に示すように、例えばＡＬＤ法により、基板１００の上部、下地絶縁膜１０５及び保護膜１０６におけるトレンチ１０４の側壁部に存在している部分の上部、並びに、シリコン酸化膜１０７の上に、例えば膜厚２ｎｍの高誘電率材料であるＨｆＯ２  膜（ハフニウム酸化膜）からなるゲート絶縁膜（高誘電率ゲート絶縁膜）１１０を形成する。続いて、ゲート絶縁膜１１０の上に、例えば膜厚１００ｎｍのＴｉＮ膜（チタンナイトライド膜）からなるゲート電極１１１を形成する。このとき、ゲート電極１１１のうち、ゲート絶縁膜１１０の上におけるディボット１０９内に埋め込まれた部分（トレンチ１０４の側壁部上部に位置する部分）の最底面の位置（高さ位置）は、ＮＦＥＴが形成される素子形成領域の上面の位置（高さ位置）よりも低くなっている。
【００５１】
ここで、ゲート絶縁膜１１０がＨｆＯ２  膜であり、ゲート電極１１１がＴｉＮ膜である場合について説明したが、これらの膜厚及び材料に限定されるものではない。例えば、ゲート絶縁膜１１０として、上記ＨｆＯ２  膜（ハフニウム酸化膜）、ＨｆＳｉＯ膜（ハフニウムシリコン酸化膜）、ＨｆＳｉＯＮ膜（窒化ハフニウムシリコン酸化膜）、ＺｒＯ２  膜（ジルコニウム酸化膜）、又はＨｆＺｒＯ膜（ハフニウムジルコニウム酸化膜）などの高誘電率材料を用いてもよい。また、ゲート電極１１１として、上記ＴｉＮ膜（チタンナイトライド膜）、ＴａＮ膜（タンタルナイトライド膜）、ＴａＣ膜（タンタルカーバイド膜）、及びＴａＣＮ（窒化タンタルカーバイド膜）などのうちのいずれか一種類の単層膜又は二種類以上の積層膜、あるいはいずれか一種類の膜とその上に形成されたポリシリコン膜からなる積層膜を用いてもよい。さらに、ゲート絶縁膜１１０における基板１００上の部分に、Ｌａ（ランタン）、Ｄｙ（ジスプロシウム）、Ｓｃ（スカンジウム）、Ｅｒ（エリビウム）、又はＳｒ（ストロンチウム）を導入することにより、基板１００の上部では、上記高誘電率材料からなるゲート絶縁膜１１０によるＮＦＥＴのしきい値電圧の上昇を抑制することができる。
【００５２】
図４は、上記のようにして製造された第１の実施形態に係る半導体装置の構造を示す断面図であって、上記図３（ｄ）を拡大した要部断面図を示している。
【００５３】
図４に示すように、基板１００におけるＮＦＥＴ形成領域（素子形成領域）を区画する（図１参照）ＳＴＩ領域を構成する分離絶縁膜となるシリコン酸化膜１０７におけるエッジ付近では、トレンチ１０４の側壁部に形成された下地絶縁膜１０５とゲート絶縁膜１１０との間に、例えばアルミニウム酸化膜からなる保護膜１０６が形成されている。そして、ゲート絶縁膜１１０のうち、保護膜１０６に接しているトレンチ１０４の側壁部上部の部分には、ＮＦＥＴにおける寄生トランジスタのしきい値電圧を上昇させるアルミニウム含有ゲート絶縁膜１１０ａが形成されている。このアルミニウム含有ゲート絶縁膜１１０ａは、ゲート絶縁膜１１０形成後の熱処理により、保護膜１０６中のアルミニウムがゲート絶縁膜１１０中に導入されて形成される。このため、ゲート絶縁膜１１０のうち、ゲート電極１１１とＮＦＥＴ素子形成領域の上面との間に存在している部分、特には、少なくともトレンチ１０４から離間している部分には、アルミニウムが導入されない。このようにして、保護膜１０６の存在によってアルミニウム含有ゲート絶縁膜１１０ａが形成されているため、ＳＴＩ領域のエッジ付近にディボット１０９が発生して寄生トランジスタが形成されてしまう場合においても、寄生トランジスタのしきい値電圧の低下を抑制することが可能となる。上記第１の実施形態に係る半導体装置の構造の場合、しきい値電圧の上昇を図れるアルミニウムが保護膜１０６によって導入されたアルミニウム含有ゲート絶縁膜１１０ａを設けたことにより、寄生トランジスタのしきい値電圧を２００ｍＶ程度向上させることが可能となる。これにより、トランジスタの特性ばらつきを低減することができる。さらに、上述したように、下地絶縁膜１０５の膜厚は、０．５〜１５ｎｍ程度の範囲内、保護膜１０６の膜厚は、０．５〜２ｎｍ程度の範囲内であればよいため、微細化が進んだ場合においても本構造を適用可能である。
【００５４】
なお、上記第１の実施形態に係る半導体装置の構造及びその製造方法では、ＳＴＩ領域におけるエッジ付近において、下地絶縁膜１０５とアルミニウム含有ゲート絶縁膜１１０ａとの間に保護膜１０６が挟まれた構造を図示しているが、保護膜１０６の境界は明確である必要はなく、例えば、下地絶縁膜１０５とアルミニウム含有ゲート絶縁膜１１０ａとが、アルミニウム濃度の高い界面層を介して接するような構造であっても、上記と同様の効果が得られる。
【００５５】
また、上記第１の実施形態に係る半導体装置の構造及びその製造方法では、ＳＴＩ領域で区画された素子形成領域に、ＮＦＥＴが形成される構造である場合を例にして説明したが、ＮＦＥＴの代わりにＰＦＥＴが形成される構造であっても、同様の効果を得ることができる。つまり、保護膜１０６として、ＰＦＥＴにおける寄生トランジスタのしきい値電圧の上昇が図れる金属を含有する共に、分離絶縁膜に比べてエッチングレートの遅い膜であれば良い。例えば、Ｌａ（ランタン）、Ｄｙ（ジスプロシウム）、Ｓｃ（スカンジウム）、Ｅｒ（エリビウム）、及びＳｒ（ストロンチウム）のうちのいずれか１種類によって構成される膜、又はそのいずれか１種類の酸化膜を用いる。これにより、ＰＦＥＴにおける寄生トランジスタのしきい値電圧の上昇が図れる金属を含有するゲート絶縁膜を形成することができるので、寄生トランジスタのしきい値電圧の低下を抑制することが可能となる。また、この場合、ゲート絶縁膜１１０における基板１００上の部分に、Ａｌを導入することにより、基板１００の上部では、上記高誘電率材料からなるゲート絶縁膜１１０によるしきい値電圧の上昇を抑制することができる。なお、ＰＦＥＴが形成される構造である場合には、基板１００に注入する不純物は、例えば砒素又はリンなどのＮ型不純物である。
【００５６】
また、ＣＶＤ法によりゲート絶縁膜１１０を形成する場合、三次元構造のディボット１０９では堆積速度が低下するために薄膜化する傾向がある。したがって、このゲート絶縁膜１１０の薄膜化による寄生トランジスタのしきい値電圧の低下が懸念されるが、上記第１の実施形態に係る半導体装置の構造及びその製造方法によると、保護膜１０６を設けていることにより、寄生トランジスタのしきい値電圧の低下を抑制することができる。
【００５７】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。具体的には、基板上に、素子分離領域としてのＳＴＩ領域を介してＮチャネル型ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（以下、ＮＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と記す）とＰチャネル型ＭＩＳＦＥＴ（以下、ＰＦＥＴと記す）とが隣り合う構造（下記図５参照）において、ＮＦＥＴ及びＰＦＥＴそれぞれにおけるＳＴＩ領域のエッジ付近に形成される寄生トランジスタのしきい値電圧の低下を抑制することができる半導体装置及びその製造方法を以下に説明する。
【００５８】
図５は、本発明の第２の実施形態に係る半導体装置の平面構造を示している。図６（ａ）〜図６（ｄ）、図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｃ）、並びに図９（ａ）及び図９（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、具体的には、上記図５におけるIXb-IXb線に対応する断面における工程順の断面図を示している。なお、図５に示すように、寄生トランジスタは、ソース領域Ｓ、ドレイン領域Ｄ、及びゲート電極２１７からなるＮＦＥＴ及びＰＦＥＴが形成されるＮＦＥＴ形成領域とＰＦＥＴ形成領域とを区画するＳＴＩ（分離絶縁膜）となるシリコン酸化膜２１０のエッジ付近の寄生トランジスタ形成領域５Ａ及び５Ｂに存在することになる。
【００５９】
まず、図６（ａ）に示すように、例えばシリコンからなる半導体基板（以下、「基板」と称する）２００の上に、例えば膜厚１０ｎｍのシリコン酸化膜２０１を形成する。続いて、シリコン酸化膜２０１の上に、例えば膜厚７０ｎｍのシリコン窒化膜２０２を形成する。続いて、シリコン窒化膜２０２の上にレジスト膜を堆積した後に、フォトリソグラフィ及びエッチング技術を用いて、シリコン窒化膜２０２を露出する開口部を有するレジストパターン２０３を形成する。
【００６０】
次に、図６（ｂ）に示すように、レジストパターン２０３をマスクに用いて、シリコン窒化膜２０２、シリコン酸化膜２０１、及び基板２００をエッチングする。これにより、基板２００内に、深さ３００ｎｍのトレンチ２０４が形成される。その後、レジストパターン２０３を除去する。続いて、基板２００を酸化することにより、トレンチ２０４の側壁部及び底部に、例えば膜厚２ｎｍのシリコン酸化膜からなる下地絶縁膜２０５を形成する。ここでは、下地絶縁膜２０５がシリコン酸化膜である場合について説明したが、例えばシリコン酸窒化膜からなる場合であってもよい。また、下地絶縁膜２０５の膜厚についても、２ｎｍに限定されるものではなく、０．５〜１５ｎｍ程度の範囲内であれば、後述する効果を得ることができる。
【００６１】
次に、図６（ｃ）に示すように、例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン窒化膜２０２の上面及び側面、シリコン酸化膜２０１の側面、並びに、下地絶縁膜２０５の上に、例えば膜厚１ｎｍのアルミニウム酸化膜からなる保護膜２０６を堆積する。この保護膜２０６中におけるアルミニウムは、後述する高誘電率材料からなる高誘電率ゲート絶縁膜のうちＮＦＥＴにおける寄生トランジスタとなる部分に導入されることによって、ＮＦＥＴにおける寄生トランジスタのしきい値電圧を上昇させる作用をする。ここで、保護膜２０６としては、ＮＦＥＴにおける寄生トランジスタのしきい値電圧の上昇が図れる金属を含有する共に、分離絶縁膜に比べてエッチングレートの遅い膜であれば良く、アルミニウム酸化膜に代えてアルミニウム膜を用いることもできる。また、保護膜２０６の膜厚が１ｎｍである場合について説明したが、その値に限定されるものではなく、寄生トランジスタによるしきい値電圧の低下量に応じて調整することが可能である。つまり、しきい値電圧の低下量が小さくなると想定される場合には、その膜厚を薄膜化（例えば、０．５ｎｍ）すればよいし、しきい値電圧の低下量が大きくなると想定される場合には、その膜厚を厚膜化（例えば、２ｎｍ）すればよい。
【００６２】
次に、図６（ｄ）に示すように、保護膜２０６の上にレジスト膜を堆積した後に、フォトリソグラフィ及びエッチング技術を用いて、ＮＦＥＴ形成領域を覆う一方でＰＦＥＴ形成領域を開口するレジストパターン２０７を形成する。
【００６３】
次に、図７（ａ）に示すように、レジストパターン２０７をマスクとして、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などのアルカリ溶液を用いたエッチングにより、保護膜２０６におけるＰＦＥＴ形成領域に存在する部分を除去する。その後、レジストパターン２０７を除去する。
【００６４】
次に、図７（ｂ）に示すように、例えばＡＬＤ法を用いて、ＮＦＥＴ形成領域における保護膜２０６の上と、ＰＦＥＴ形成領域における下地絶縁膜２０５の上、シリコン酸化膜２０１の側面、並びにシリコン窒化膜２０２の上面及び側面とに、例えば膜厚１ｎｍのランタン酸化膜からなる保護膜２０８を堆積する。この保護膜２０８中におけるランタンは、後述する高誘電率材料からなる高誘電率ゲート絶縁膜（ゲート絶縁膜２１６）のうちＰＦＥＴにおける寄生トランジスタとなる部分に導入されることによって、ＰＦＥＴにおける寄生トランジスタのしきい値電圧を上昇させる作用をする。ここで、保護膜２０８としては、ＰＦＥＴにおける寄生トランジスタのしきい値電圧の上昇が図れる金属を含有する共に、分離絶縁膜に比べてエッチングレートの遅い膜であれば良い。例えば、Ｌａ（ランタン）、Ｄｙ（ジスプロシウム）、Ｓｃ（スカンジウム）、Ｅｒ（エリビウム）、及びＳｒ（ストロンチウム）のうちのいすれか１種類によって構成される膜、又はそのいずれか１種類の酸化膜を用いることができる。また、保護膜２０８の膜厚が１ｎｍである場合について説明したが、その値に限定されるものではなく、寄生トランジスタによるしきい値電圧の低下量に応じて調整することが可能である。つまり、しきい値電圧の低下量が小さくなると想定される場合には、その膜厚を薄膜化（例えば、０．５ｎｍ）すればよいし、しきい値電圧の低下量が大きい場合には、その膜厚を厚膜化（例えば、２ｎｍ）すればよい。その後、続いて、保護膜２０８の上にレジスト膜を堆積した後に、フォトリソグラフィ及びエッチング技術を用いて、ＰＦＥＴ形成領域を覆う一方でＮＦＥＴ形成領域を開口するレジストパターン２０９を形成する。
【００６５】
次に、図７（ｃ）に示すように、レジストパターン２０９をマスクとして、例えば塩酸などの薬液を用いたエッチングにより、保護膜２０８におけるＮＦＥＴ形成領域に存在する部分を除去する。その後、レジストパターン２０９を除去する。
【００６６】
次に、図７（ｄ）に示すように、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又は熱ＣＶＤ法を用いて、トレンチ２０４の内部を埋め込むように、基板２００の全面上に、例えば膜厚５００ｎｍのシリコン酸化膜２１０を形成する。このようにして、ＳＴＩ領域の分離絶縁膜となるシリコン酸化膜２１０による電気的な分離が実現される。
【００６７】
次に、図８（ａ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、シリコン酸化膜２１０におけるシリコン窒化膜２０２よりも上に存在している部分、及び、保護膜２０６及び２０８におけるシリコン窒化膜２０２よりも上に存在している部分を研磨除去して表面を平坦化する。
【００６８】
次に、図８（ｂ）に示すように、例えばリン酸などの薬液を用いたエッチングにより、シリコン酸化膜２０１上のシリコン窒化膜２０２、並びに保護膜２０６及び２０８におけるシリコン酸化膜２０１よりも上に存在している部分を除去する。続いて、ＰＦＥＴ形成領域を覆う一方でＮＦＥＴ形成領域を開口するレジストパターン２１１を形成した後、該レジストパターン２１１をマスクに用いて、基板２００に対して不純物注入２１２を行う。その後、レジストパターン２１１を除去する。ここでは、不純物注入２１２に用いる不純物として、例えばボロン又はインジウムなどのＰ型不純物を用いて、ウェルの形成及びチャネル領域のしきい値電圧の調整を行う。
【００６９】
次に、図８（ｃ）に示すように、ＮＦＥＴ形成領域を覆う一方でＰＦＥＴ形成領域を開口するレジストパターン２１３を形成した後、該レジストパターン２１３をマスクに用いて、基板２００に対して不純物注入２１４を行う。その後、レジストパターン２１３を除去する。ここでは、不純物注入２１４に用いる不純物として、例えば砒素又はリンなどのＮ型不純物を用いて、ウェルの形成及びチャネル領域のしきい値電圧の調整を行う。
【００７０】
次に、図９（ａ）に示すように、基板２００に注入された不純物を活性化させるアニールを行う。続いて、例えばフッ酸などの薬液を用いたエッチングにより、シリコン酸化膜２０１を除去する。この際、薬液の回り込みにより、下地絶縁膜２０５、保護膜２０６及び２０８におけるトレンチ２０４の側壁部に存在している部分の上部、並びに、トレンチ２０４に埋め込まれたシリコン酸化膜２１０の一部が除去される。なお、ここで、シリコン酸化膜２１０は、保護膜２０６及び２０８よりも多く除去される。その結果、トレンチ２０４の側壁部における上部には、保護膜２０６及び２０８とシリコン酸化膜２１０との間にディボット２１５が発生する。
【００７１】
次に、図９（ｂ）に示すように、例えばＡＬＤ法により、基板２００の上部、下地絶縁膜２０５並びに保護膜２０６及び２０８におけるトレンチ２０４の側壁部に存在している部分の上部、並びに、シリコン酸化膜２０７の上に、例えば膜厚２ｎｍの高誘電率材料であるＨｆＯ２  膜（ハフニウム酸化膜）からなるゲート絶縁膜（高誘電率ゲート絶縁膜）２１６を形成する。続いて、ゲート絶縁膜２１６の上に、例えば膜厚１００ｎｍのＴｉＮ膜（チタンナイトライド膜）からなるゲート電極２１７を形成する。このとき、ゲート電極２１７のうち、ゲート絶縁膜２１６の上におけるディボット２１５内に埋め込まれた部分（トレンチ２０４の側壁部上部に位置する部分）の最底面の位置（高さ位置）のそれぞれは、ＮＦＥＴ及びＰＦＥＴが形成されるそれぞれの素子形成領域の上面の位置（高さ位置）よりも低くなっている。
【００７２】
ここで、ゲート絶縁膜２１６がＨｆＯ２  膜であり、ゲート電極２１７がＴｉＮ膜である場合について説明したが、これらの膜厚及び材料に限定されるものではない。例えば、ゲート絶縁膜２１６として、ＨｆＯ２  膜（ハフニウム酸化膜）、ＨｆＳｉＯ膜（ハフニウムシリコン酸化膜）、ＨｆＳｉＯＮ膜（窒化ハフニウムシリコン酸化膜）、ＺｒＯ２  膜（ジルコニウム酸化膜）、又はＨｆＺｒＯ膜（ハフニウムジルコニウム酸化膜）などの高誘電率材料を用いてもよい。また、ゲート電極２１７として、上記ＴｉＮ膜（チタンナイトライド膜）、ＴａＮ膜（タンタルナイトライド膜）、ＴａＣ膜（タンタルカーバイド膜）、及びＴａＣＮ（窒化タンタルカーバイド膜）などのうちのいずれか一種類の単層膜又は二種類以上の積層膜、あるいはいずれか一種類の膜とその上に形成されたポリシリコン膜からなる積層膜を用いてもよい。さらに、ＮＦＥＴ形成領域のゲート絶縁膜２１６における基板２００上の部分に、Ｌａ（ランタン）、Ｄｙ（ジスプロシウム）、Ｓｃ（スカンジウム）、Ｅｒ（エリビウム）、又はＳｒ（ストロンチウム）を導入することにより、基板２００の上部では、上記高誘電率材料からなるゲート絶縁膜２１６によるＮＦＥＴのしきい値電圧の上昇を抑制することができる。同様に、ＰＦＥＴ形成領域のゲート絶縁膜２１６における基板２００上の部分に、Ａｌを導入することにより、基板２００の上部では、上記高誘電率材料からなるゲート絶縁膜２１６によるＰＦＥＴのしきい値電圧の上昇を抑制することができる。
【００７３】
図１０は、上記のようにして製造された第２の実施形態に係る半導体装置の構造を示す断面図であって、上記図９（ｂ）を拡大した要部断面図を示している。
【００７４】
図１０に示すように、基板２００におけるＮＦＥＴ形成領域とＰＦＥＴ形成領域とを区画する（図５参照）ＳＴＩ領域の分離絶縁膜となるシリコン酸化膜２１０のＮＦＥＴ形成領域におけるエッジ付近では、トレンチ２０４の側壁部に形成された下地絶縁膜２０５とゲート絶縁膜２１６との間に、例えばアルミニウム酸化膜からなる保護膜２０６が形成されている。そして、ゲート絶縁膜２１６のうち、保護膜２０６に接しているトレンチ２０４の側壁部上部には、ＮＦＥＴにおける寄生トランジスタのしきい値電圧を上昇させるアルミニウム含有ゲート絶縁膜２１６ａが形成されている。一方、ＳＴＩ領域の分離絶縁膜となるシリコン酸化膜２１０のＰＦＥＴ形成領域におけるエッジ付近では、トレンチ２０４の側壁部に形成された下地絶縁膜２０５とゲート絶縁膜２１６との間に、例えばランタン酸化膜からなる保護膜２０８が形成されている。そして、ゲート絶縁膜２１６のうち、保護膜２０８に接しているトレンチ２０４の側壁部上部には、ＰＦＥＴにおける寄生トランジスタのしきい値電圧を上昇させるランタン含有ゲート絶縁膜２１６ｂが形成されている。このアルミニウム含有ゲート絶縁膜２１６ａ及びランタン含有ゲート絶縁膜２１６ｂは、ゲート絶縁膜２１６形成後の熱処理により、保護膜２０６中のアルミニウム、及び保護膜２０８中のランタンがそれぞれゲート絶縁膜２１６中に導入されて形成される。このため、ゲート絶縁膜２１６のうち、ゲート電極２１７とＮＦＥＴ素子形成領域の上面との間に存在している部分、特には、少なくともトレンチ２０４から離間している部分には、アルミニウムが導入されない。同様に、ゲート絶縁膜２１６のうち、ゲート電極２１７とＰＦＥＴ素子形成領域の上面との間に存在している部分、特には、少なくともトレンチ２０４から離間している部分には、ランタンが導入されない。
【００７５】
このようにして、ＮＦＥＴ形成領域のＳＴＩ領域のエッジ付近には保護膜２０６の存在によってアルミニウム含有ゲート絶縁膜２１６ａが形成されているため、ＳＴＩ領域のエッジ付近にディボット２１５が発生してＮＦＥＴにおける寄生トランジスタが形成されてしまう場合においても、寄生トランジスタのしきい値電圧の低下を抑制することが可能となる。また、同様に、ＰＦＥＴ形成領域のＳＴＩ領域のエッジ付近には保護膜２０８によりランタン含有ゲート絶縁膜２１６ｂが形成されているため、ＳＴＩ領域のエッジ付近にディボット２１５が発生してＰＦＥＴにおける寄生トランジスタが形成されてしまう場合においても、寄生トランジスタのしきい値電圧の低下を抑制することが可能となる。上記第２の実施形態に係る半導体装置の構造の場合、保護膜２０６及び２０８を設けたことにより、寄生トランジスタ形成領域５Ａ及び５Ｂにおける寄生トランジスタのしきい値電圧をそれぞれ２００ｍＶ程度向上させることが可能となる。これにより、トランジスタの特性ばらつきを低減することができる。さらに、上述したように、下地絶縁膜２０５の膜厚は、０．５〜１５ｎｍ程度の範囲内、保護膜２０６及び２０８の膜厚は、０．５〜２ｎｍ程度の範囲内であればよいため、微細化が進んだ場合においても本構造を適用可能である。
【００７６】
なお、上記第２の実施形態に係る半導体装置の構造及びその製造方法では、ＳＴＩ領域におけるエッジ付近において、下地絶縁膜２０５とアルミニウム含有ゲート絶縁膜２１６ａとの間に保護膜２０６又は下地絶縁膜２０５とランタン含有ゲート絶縁膜２１６ｂとの間に保護膜２０８が挟まれた構造を図示しているが、保護膜２０６又は２０８の境界は明確である必要はなく、例えば、下地絶縁膜２０５とアルミニウム含有ゲート絶縁膜２１６ａとがアルミニウム濃度の高い界面層又は下地絶縁膜２０５とランタン含有ゲート絶縁膜２１６ｂとがランタン濃度の高い界面層を介して接するような構造であっても、上記と同様の効果が得られる。
【００７７】
また、上記第２の実施形態に係る半導体装置の製造方法では、ＮＦＥＴ形成領域に例えばアルミニウム酸化膜からなる保護膜２０６を形成した後に（図７（ａ）参照）、ＰＦＥＴ形成領域に例えばランタン酸化膜からなる保護膜２０８を形成する（図７（ｃ）参照）場合について説明したが、その形成順を反対にしてもよい。すなわち、ＰＦＥＴ形成領域に例えばランタン酸化膜からなる保護膜２０８を形成した後に、ＮＦＥＴ形成領域に例えばアルミニウム酸化膜からなる保護膜２０６を形成してもよい。
【００７８】
また、ＣＶＤ法によりゲート絶縁膜２１６を形成する場合、三次元構造のディボット２１５では堆積速度が低下するために薄膜化する傾向がある。したがって、このゲート絶縁膜２１６の薄膜化による寄生トランジスタのしきい値電圧の低下が懸念されるが、上記第２の実施形態に係る半導体装置の構造及びその製造方法によると、保護膜２０６及び２０８を設けていることにより、寄生トランジスタのしきい値電圧の低下を抑制することができる。
【産業上の利用可能性】
【００７９】
本発明は、例えば高誘電率ゲート絶縁膜を有するトランジスタにとって有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面である。
【図４】本発明の第１の実施形態に係る半導体装置の構造を示す断面図であって、図３（ｄ）の要部拡大断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面である。
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面である。
【図８】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面である。
【図９】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面である。
【図１０】本発明の第２の実施形態に係る半導体装置の構造を示す断面図であって、図９（ｂ）の要部拡大断面図である。
【図１１】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す要部断面である。
【図１２】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す要部断面である。
【図１３】従来の半導体装置の構造を示す要部断面である。
【図１４】従来の半導体装置の構造における寄生トランジスタの発生領域を示す平面図である。
【図１５】従来の半導体装置における寄生トランジスタと中央部のトランジスタのＩｄ−Ｖｇ特性図である。
【図１６】従来の半導体装置の構造を示す要部断面である。
【符号の説明】
【００８１】
１００、２００  半導体基板
１０１、２０１  シリコン酸化膜
１０２、２０２  シリコン窒化膜
１０３、２０３  レジストパターン
１０４、２０４  トレンチ
１０５、２０５  下地絶縁膜
１０６、２０６、２０８  保護膜
１０７、２１０  シリコン酸化膜（ＳＴＩ）
１０８、２１２  不純物注入
１０９、２１５  ディボット
１１０、２１６  ゲート絶縁膜
１１０ａ、２１６ａ  アルミニウム含有ゲート絶縁膜
２１６ｂ  ランタン含有ゲート絶縁膜
１１１、２１７  ゲート電極
２０７  レジストパターン
２０９  レジストパターン
２１１  レジストパターン
２１３  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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