(57)【要約】【課題】装置内部のタイミング信号発生系統の構成を変更することなく、非同期形ＤＵＴの試験も行える半導体試験装置を提供すること。【解決手段】伝送速度が切り換え可能なＤＵＴの試験を行う半導体試験装置において、  前記ＤＵＴの伝送速度の切り換えに応じて、試験を行うためのタイミング信号の周波数を切り換えるタイミング信号周波数切換手段、を設けたことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
伝送速度が切り換え可能なＤＵＴの試験を行う半導体試験装置において、
前記ＤＵＴの伝送速度が切り換えに応じて、試験を行うためのタイミング信号の周波数を切り換えるタイミング信号周波数切換手段、
を設けたことを特徴とする半導体試験装置。
【請求項２】
前記タイミング信号周波数切換手段は、
前記ＤＵＴの出力データからクロックとデータを分離するクロックデータ分離部と、
基準発振器で生成される基本タイミング信号と前記クロックデータ分離部で分離されたクロックのいずれかを選択的に出力する信号選択部、
とで構成されたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記クロックデータ分離部は、位相同期ループを含むことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記タイミング信号周波数切換手段は、
基準発振器で生成される基本タイミング信号を分周する分周器と、
前記基準発振器で生成される基本タイミング信号と前記分周器の出力信号のいずれかを選択的に出力する信号選択部、
とで構成されたことを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、ＤＵＴ（device under test：被試験対象）に試験信号を入力するとともＤＵＴの出力信号を検出するためのタイミング信号を生成するタイミング発生装置の改良に関するものである。
【０００２】
たとえば半導体メモリを試験する半導体試験装置では、ＤＵＴに試験用のパターン信号を入力することによりＤＵＴから出力されるパターンと、あらかじめ試験用のパターン信号に応じて設定されている期待値パターンとを比較し、その比較結果に基づきＤＵＴの良否を判定することが行われている。
【０００３】
図４は、従来の半導体試験装置の一例を示すブロック図である。図４において、パターン発生部１で生成されるパターン信号は、タイミング発生部２および比較部３に入力される。
【０００４】
タイミング発生部２では、パターン発生部１で生成されるパターン信号に基準発振器４で生成される基本タイミング信号に基づくタイミング情報を付加し、ドライバ５に入力する。
【０００５】
ドライバ５は、タイミング発生部２から入力される論理レベルのデータをＤＵＴ６の仕様に対応した電圧レベルに変換し、ＤＵＴ６に入力する。
【０００６】
ＤＵＴ６は、ドライバ５から入力されるデータに基づく所定の内部処理動作を実行し、対応する処理結果を出力データとして出力ピンより出力する。
【０００７】
ＤＵＴ６から出力されるデータはコンパレータ７に入力されて論理レベルに変換され、受信部８に入力されてサンプリングされる。このとき、受信部８でサンプリングするタイミングデータはタイミング発生部２で生成され、受信部８に入力される。
【０００８】
ＤＵＴ６が出力するであろう期待値パターンデータはパターン発生部１で生成され、比較部３に入力される。比較部３は、受信部８でサンプリングされるデータとパターン発生部１から入力される期待値データとを比較し、ＤＵＴ６の出力データの良否判定を行う。
【０００９】
これら一連の動作は、制御部９から内部のプログラムに基づいて生成され各部に出力される制御信号により実行される。
【００１０】
特許文献１には、ＤＵＴの高速化に対応できる半導体試験装置が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−６８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、図４の装置におけるＤＵＴ６は、主に、データクロックとこのデータクロックに同期したデータを出力するものであって、外部回路によりデータをデータクロックに同期してラッチすることでデータを整形するソースシンクロナス形式であるものを対象として構成されており、基準発振器４の基準信号と受信データのタイミングが大きく変化しないことを前提に、受信部８でデータがサンプリングされる。
【００１３】
しかし、ＰＣＩエクスプレスに代表されるような高速シリアルデバイスの伝送方式であるエンベテッドクロック方式は、データ転送周波数に許容差があり、たとえばＰＣＩエクスプレスでは2.5Gbps±300ppmを許容している。
【００１４】
これは、基準発振器４に受信データが同期していないことを示すものであり、図４の構成で受信データをサンプリングすると、非同期のためにどこかのタイミングでデータが受信できなくなりエラーが発生する。
【００１５】
これを避けるため「SEMICONDUCTOR TEST DEVICE（WO03091742）」や「Transition tracking(US7248660)」などの方式が提案されているが、回路方式が複雑であったり、受信データの位相変動にリアルタイムに追従することが困難であるなどの課題がある。
【００１６】
また、省スペースで低消費電力機器のインタフェースとして、同一伝送路においてデータ伝送速度を可変にしたものが考えられる。このようなＤＵＴを測定する場合、伝送速度に応じて基準発振器４の出力周波数を高速に切り換える必要があるが、このような高速切り替えの実現も困難である。
【００１７】
本発明は、これらの課題を解決するものであり、その目的は、装置内部のタイミング信号発生系統の構成を変更することなく、非同期形ＤＵＴの試験も行える半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
伝送速度が切り換え可能なＤＵＴの試験を行う半導体試験装置において、
前記ＤＵＴの伝送速度の切り換えに応じて、試験を行うためのタイミング信号の周波数を切り換えるタイミング信号周波数切換手段、
を設けたことを特徴とする。
【００１９】
請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記タイミング信号周波数切換手段は、
前記ＤＵＴの出力データからクロックとデータを分離するクロックデータ分離部と、
基準発振器で生成される基本タイミング信号と前記クロックデータ分離部で分離されたクロックのいずれかを選択的に出力する信号選択部、
とで構成されたことを特徴とする。
【００２０】
請求項３記載の発明は、請求項２記載の半導体試験装置において、
前記クロックデータ分離部は、位相同期ループを含むことを特徴とする。
【００２１】
請求項４記載の発明は、請求項１記載の半導体試験装置において、
前記タイミング信号周波数切換手段は、
基準発振器で生成される基本タイミング信号を分周する分周器と、
前記基準発振器で生成される基本タイミング信号と前記分周器の出力信号のいずれかを選択的に出力する信号選択部、
とで構成されたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、基準発振器で生成される基本タイミング信号の周波数を直接切り換えることなく、伝送速度が切り換え可能なＤＵＴの試験を行うことができる半導体試験装置が得られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のクロックデータ分離部１１の具体例を示すブロック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】従来の半導体試験装置の一例を示すブロック図である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１と図４の相違点は、信号選択部１０とクロックデータ分離部１１を付加したことである。
【００２５】
図１において、信号選択部１０の一方の入力端子には基準発振器４で生成される基本タイミング信号が入力され、他方の入力端子にはクロックデータ分離部１１で分離生成される抽出クロックが入力され、制御端子には制御部９から制御信号が入力され、これらいずれかの入力信号が制御信号に基づいて選択されてタイミング発生部２にクロックとして入力される。
【００２６】
クロックデータ分離部１１にはＤＵＴ６の出力データが入力されてクロックとデータに分離され、クロックは信号選択部１０の一方の入力端子に入力され、データはコンパレータ７に入力される。
【００２７】
図２は、クロックデータ分離部１１の具体例を示すブロック図である。図２において、コンパレータ１１ａは、ＤＵＴ６の出力データを基準レベルと比較してHi/Loのデジタル信号に変換し、変換したデジタル信号を周波数/位相比較部１１ｂおよびラッチ１１ｃに入力する。
【００２８】
周波数／位相比較部１１ｂには、コンパレータ１１ａで変換されたデジタル信号の他、クロックデータ分離部１１の内部に設けられている基準発振器１１ｄの出力信号とＶＣＯ（電圧制御発振器）１１ｆの出力信号も入力されている。
【００２９】
周波数／位相比較部１１ｂは、コンパレータ１１ａで変換されたデジタル信号とＶＣＯ１１ｆの出力信号を比較して周波数が範囲内であるか（粗調）およびその両者の位相差（微調）を検出し、検出したその差分をたとえばパルス幅信号の形態でフィルタ１１ｅで平滑化してＶＣＯ１１ｆに入力する。フィルタ１１ｅは、たとえば数MHz〜数十MHzの低域通過帯域周波数特性を有するローパス・フィルタであり、その通過帯域周波数特性は、たとえばＤＵＴ６の規格に応じて規定される。
【００３０】
ＶＣＯ１１ｆは、入力された電圧値に比例した周波数で発振し、その出力信号は周波数／位相比較部１１ｂに帰還入力される。これら周波数/位相比較部１１ｂとフィルタ１１ｅとＶＣＯ１１ｆは位相同期ループを形成している。
【００３１】
これにより、ＶＣＯ１１ｆの出力信号は、コンパレータ１１ａの出力信号の周波数およびその変移に追従して変化する。なお、ＶＣＯ１１ｆの出力信号は、ラッチ１１ｃにコンパレータ１１ａの出力信号をラッチするクロックとして入力されるとともに、サンプリングするためのクロックとして選択されるように信号選択部１０の一方の入力端子にも入力される。
【００３２】
ラッチ１１ｃは、ＶＣＯ１１ｆの出力信号をクロックとしてコンパレータ１１ａの出力信号をラッチし、確定データとして後段のコンパレータ７に出力する。
【００３３】
なお、このような構成のクロックデータ分離部１１は、必要に応じて既存のデバイスを装置の内外に実装することができ、この回路全体をＩＣ内に作り込むこともできる。
【００３４】
再び図１において、コンパレータ７は、クロックデータ分離部１１で分離されたデータを所定の基準レベルと比較し、一定レベル以上のものを論理レベルのHiまたはLoとして受信部８に送信する。
【００３５】
一方、クロックデータ分離部１１で抽出された抽出クロックは信号選択部１０で基準信号として選択され、タイミング発生部２に入力される。これにより、タイミング発生部２はＤＵＴ６の出力データと同期した抽出クロックで動作することになり、受信タイミングはＤＵＴ６の出力データとほぼ同一となって、ＤＵＴ６の出力データの位相が変動しても追従できるようになる。
【００３６】
コンパレータ７の出力信号は、受信部８でタイミング発生部２の受信タイミング信号によりサンプリングされて比較部３に入力され、パターン発生部１で生成された期待値データと比較されることにより、ＤＵＴ６の出力データの良否判定が行われる。
【００３７】
これら一連の動作は、制御部９から内部のプログラムに基づいて生成され各部に出力される制御信号により実行される。
【００３８】
このように構成することにより、ソースシンクロナス形式のＤＵＴを主な対象とする装置内部のタイミング信号発生系統の構成を変更することなく、非同期形ＤＵＴの試験も行うことができる。
【００３９】
図３は、本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３の装置では、図１のクロックデータ分離部１１に代えて、基準発振器４と信号選択部１０の間に分周器１２を設けている。
【００４０】
すなわち、信号選択部１０の一方の入力端子には分周器１２の出力端子が接続されて他方の入力端子には基準発振器４の出力端子が接続され、信号選択部１０の出力端子はタイミング発生部２に接続されている。
【００４１】
伝送速度が切換可能なＤＵＴ６を測定する場合、基準発振器４の出力周波数を切り換える必要があるが、一般的に基準発振器４の出力周波数を切り換えるのにあたっては、数百μｓ〜数ｍｓの時間を要する。このため、測定にオーバーヘッドが発生する。また、基準発振器４の出力周波数の切換時間が、ＤＵＴ６の規格に適合しない場合も考えられる。
【００４２】
図３は、これらの問題を解決するものである。図３において、基準発振器４は高速信号を生成して信号選択部１０に出力し、分周器１２は基準発振器４の出力信号をたとえば１／ｎに分周して低速信号を生成し、信号選択部１０に出力する。なお、分周器１２としては、制御信号に基づき同期切換を行う機能を有するものを使用する。
【００４３】
図３のように構成することにより、信号選択部１０からタイミング発生部２に入力される周波数をリアルタイムに切り換えることができ、上記のようなオーバーヘッドなどの不都合を解消できる。
【００４４】
なお、分周器１２として１／ｎに分周するものを用いる例を説明したが、入力と同期関係が保てればｎ／ｍなどの変則的な分周比であってもよい。
【００４５】
以上説明したように、本発明によれば、装置内部のタイミング信号発生系統の構成を変更することなく、非同期形ＤＵＴの試験も行える半導体試験装置が実現できる。
【符号の説明】
【００４６】
１  パターン発生部
２  タイミング発生部
３  比較部
４  基準発振器
５  ドライバ
６  ＤＵＴ
７  コンパレータ
８  受信部
９  制御部
１０  信号選択部
１１  クロックデータ分離部
１１ａ  コンパレータ
１１ｂ  周波数／位相比較部
１１ｃ  ラッチ
１１ｄ  基準発振器
１１ｅ  フィルタ
１１ｆ  ＶＣＯ
１２  分周器
【図１】
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【図２】
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【図３】
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【図４】
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