(57)【要約】【課題】ＴＤＤＢ寿命が改善された容量素子を有する半導体集積回路装置を提供すること。【解決手段】半導体集積回路装置１は、基板平面に対して突起する第１半導体層を有する第１電極４と、第１電極４の少なくとも一部の側面に形成された側面絶縁膜５と、第１電極４上及び側面絶縁膜５上に形成された上面絶縁膜６と、側面絶縁膜５及び上面絶縁膜６を覆う第２電極７と、を備える。第１電極４、側面絶縁膜５及び第２電極７は容量素子を形成する。上面絶縁膜６の第１電極４と第２電極７間の厚さは、側面絶縁膜５の第１電極４と第２電極７間の厚さよりも厚い。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板平面に対して突起する第１半導体層を有する第１電極と、
前記第１電極の少なくとも一部の側面に形成された側面絶縁膜と、
前記第１電極上及び前記側面絶縁膜上に形成された上面絶縁膜と、
前記側面絶縁膜及び前記上面絶縁膜を覆う第２電極と、を備え、
前記第１電極、前記側面絶縁膜及び前記第２電極は容量素子を形成し、
前記上面絶縁膜の前記第１電極と前記第２電極間の厚さは、前記側面絶縁膜の前記第１電極と前記第２電極間の厚さよりも厚いことを特徴とする半導体集積回路装置。
【請求項２】
前記第２電極は、不純物を注入されたポリシリコン層であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１電極と前記第２電極とは同じ導電型であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第２電極の不純物濃度は前記第１電極の不純物濃度よりも高く、
前記第１電極は、接地電位に接続され、
前記第２電極は、電源電位に接続されることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１電極と前記第２電極とは異なる導電型であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項６】
前記上面絶縁膜と前記側面絶縁膜とは、異なる材料で形成されていることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路装置。
【請求項７】
前記上面絶縁膜は、積層された複数の絶縁膜を有することを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路装置。
【請求項８】
前記第１電極は、前記第２電極で覆われている容量素子形成部と、前記第２電極で覆われておらず、複数の容量素子形成部を連結する連結部と、を有することを特徴とする請求項１〜７のいずれか一項に記載の半導体集積回路装置。
【請求項９】
基板平面に対して突起し、チャネル領域、ソース領域及びドレイン領域を有する第２半導体層と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有するフィン型電界効果型トランジスタをさらに備えることを特徴とする請求項１〜８のいずれか一項に記載の半導体集積回路装置。
【請求項１０】
前記容量素子は、前記第１電極が電源電位に接続され、前記第２電極が接地電位に接続された第１容量素子と、前記第１電極が接地電位に接続され、前記第２電極が電源電位に接続された第２容量素子と、を備えることを特徴とする請求項１〜９のいずれか一項に記載の半導体集積回路装置。
【請求項１１】
基板と、
前記基板に対して突起する半導体層と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成された電極層と、を備え、
前記半導体層、前記絶縁層及び前記電極層のうち、少なくとも一部は、前記半導体層をチャネル領域、ソース領域及びドレイン領域とし、前記絶縁層をゲート絶縁膜とし、前記電極層をゲート電極とするフィン型電界効果型トランジスタ部を形成し、
前記半導体層、前記絶縁層及び前記電極層のうち、他の少なくとも一部は、前記半導体層を第１電極とし、前記絶縁層を絶縁膜とし、前記電極層を第２電極とする容量素子部を形成し、
前記容量素子部の前記第１電極上面上における前記絶縁膜の前記基板面に対して垂直方向の厚さは、前記容量素子部の前記第１電極側面における前記絶縁膜の前記基板面に対して水平方向の厚さよりも厚いことを特徴とする半導体集積回路装置。
【請求項１２】
前記容量素子部の前記第１電極上面上において形成される容量値は、前記容量素子部の前記第１電極側面において形成される容量値よりも小さいことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記容量素子部の前記第１電極上面上において前記基板に対して平行方向に延在する面の面積は、前記容量素子部の前記第１電極側面において前記基板に対して垂直方向に延在する面の面積よりも小さいことを特徴とする請求項１１又は１２に記載の半導体集積回路装置。
【請求項１４】
前記基板を平面視した場合において、前記フィン型電界効果型トランジスタ部の占有面積は、前記容量素子部の占有面積よりも大きいことを特徴とする請求項１１〜１３のいずれか一項に記載の半導体集積回路装置。
【請求項１５】
１つの突起体を形成する前記半導体層において、前記フィン型電界効果型トランジスタ部と前記容量素子部が形成されていることを特徴とする請求項１１〜１４のいずれか一項に記載の半導体集積回路装置。
【請求項１６】
基板面に対して突起し、容量素子の第１電極を有する第１半導体層と、フィン型電界効果型トランジスタのチャネル領域、ソース領域及びドレイン領域を有する第２半導体層とを同じ工程で形成し、
容量素子の絶縁膜と、フィン型電界効果型トランジスタの絶縁膜とを同じ工程で形成し、
容量素子の第２電極と、フィン型電界効果型トランジスタのゲート電極とを同じ工程で形成して、
容量素子及びフィン型電界効果型トランジスタを同一基板上に製造することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
前記第１電極のうち、前記第２電極によって覆われる容量素子形成部への不純物注入と、前記チャネル領域への不純物注入とを同じ工程で行うことを特徴とする請求項１６に記載の半導体集積回路装置の製造方法。
【請求項１８】
前記第２電極及び前記ゲート電極をポリシリコン層で形成し、
前記第２電極への不純物注入と、前記ゲート電極への不純物注入と、前記ソース領域及び前記ドレイン領域への不純物注入と、を同じ工程で行うことを特徴とする請求項１６又は１７に記載の半導体集積回路装置の製造方法。
【請求項１９】
前記容量素子形成部への不純物注入と、第１導電型のフィン型電界効果型トランジスタの前記チャネル領域への不純物注入とを同じ工程で行い、
前記第２電極への不純物注入と、第２導電型のフィン型電界効果型トランジスタの前記ソース領域及び前記ドレイン領域への不純物注入と、を同じ工程で行い、
前記第１電極と前記第２電極の導電型が同じである前記容量素子と、第１導電型の前記フィン型電界効果型トランジスタと、第２導電型の前記フィン型電界効果型トランジスタと、を製造することを特徴とする請求項１６〜１８のいずれか一項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備える半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置において、容量素子は、一般に、電源とＧＮＤ間のデカップリングや回路の時定数の決定等に使用される。例えば、特許文献１には、キャパシタを含んだ集積回路構造が開示されている。特許文献１に記載の集積回路構造は、電気的に絶縁性の絶縁領域と、キャパシタを形成する少なくとも１つの一連の領域と、を含み、キャパシタが、絶縁領域近傍の電極領域と、誘電体領域と、絶縁領域から離れた電極領域と、をこの順に備えている。絶縁領域が、平面に配置された絶縁層の一部であり、集積回路構造の、キャパシタと少なくとも１つの活性素子とが、絶縁層に対して同じ側に位置しており、絶縁領域近傍の電極領域と活性素子の活性領域とが、絶縁層が配置された平面と平行な平面に配置されている。ここで、活性素子は、好ましくはＦｉｎＦＥＴであるとされている。
【０００３】
ＦｉｎＦＥＴとは、フィン型電界効果型トランジスタのことであり、ＦｉｎＦＥＴは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化にあたり開発された３次元構造の電界効果型トランジスタである。ＦｉｎＦＥＴは、ゲート電極のチャンネル電荷制御能力が優れていることなどから、ＳＯＩ（Silicon on Insulator）デバイスの一つとして注目されている。
【０００４】
ＦｉｎＦＥＴは、例えば特許文献２に開示されている。特許文献２に記載の電界効果型トランジスタは、基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５０３４４０号公報
【特許文献２】国際公開第２００６／００６４２４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
半導体集積回路装置に容量素子を設ける場合、例えば、ＦｉｎＦＥＴを備えるデバイスに容量素子を設ける場合、金属配線層を利用してＭＩＭ（Metal Insulator Metal）容量素子を形成することが考えられる。しかしながら、ＦｉｎＦＥＴを形成するプロセスにおいては、通常、配線層間絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）が導入されている。そのため、ＭＩＭ容量素子を形成するために高誘電率膜（Ｈｉｇｈ−ｋ膜）を導入するのはプロセスコストの増加を招くことになる。
【０００８】
そこで、ＦｉｎＦＥＴの構成を利用して、容量素子（キャパシタ）を形成することが考えられる。このとき、ＦｉｎＦＥＴのゲート絶縁膜を容量素子の容量絶縁膜として使用することになる。しかしながら、ＦｉｎＦＥＴは、一般には電源電圧１Ｖ以下で使われるデバイスであり、ゲート絶縁膜も極めて薄いもの（例えば数ｎｍ程度）が使われる。そのため、この場合、容量素子の容量絶縁膜の膜厚も非常に薄いものとなる。また、面積を小さくするためにも容量絶縁膜の膜厚を薄くすることが望まれる。
【０００９】
ＦｉｎＦＥＴのゲート絶縁膜のように絶縁膜を薄膜化すると、製造ばらつきによって絶縁膜の膜厚もそれだけばらつきやすくなる。例えば、ＦｉｎＦＥＴのＦｉｎ層を下部電極とする場合、特に、下部電極の端部（特にエッジ部）において絶縁膜の膜厚がばらつきやすくなる。これに加えて、下部電極の端部（特にエッジ部）においては電界強度が大きくなる。このため、ＦｉｎＦＥＴの構成を利用して容量素子を形成する場合、絶縁膜のＴＤＤＢ（Time dependent Dielectric Breakdown）寿命が短くなるという問題が生ずる。
【００１０】
特許文献１に記載の集積回路構造においては、活性素子（トランジスタ）のゲート絶縁膜と容量素子（キャパシタ）の絶縁膜（誘電体）とを同一プロセスで形成している。しかしながら、上述のような容量素子の絶縁膜の膜厚のばらつきによるＴＤＤＢ寿命の短期化については何ら考慮されていない。また、特許文献１に記載の集積回路構造の容量素子においては、下部電極及び絶縁膜を上部電極が覆っているが、電極のエッジ部における電界集中による絶縁膜のＴＤＤＢ寿命の短期化についても何ら考慮されていない。
【課題を解決するための手段】
【００１１】
本発明の第１視点によれば、基板平面に対して突起する第１半導体層を有する第１電極と、第１電極の少なくとも一部の側面に形成された側面絶縁膜と、第１電極上及び側面絶縁膜上に形成された上面絶縁膜と、側面絶縁膜及び上面絶縁膜を覆う第２電極と、を備える半導体集積回路装置が提供される。第１電極、側面絶縁膜及び第２電極は容量素子を形成する。上面絶縁膜の第１電極と第２電極間の厚さは、側面絶縁膜の第１電極と第２電極間の厚さよりも厚い。
【００１２】
本発明の第２視点によれば、基板と、基板に対して突起する半導体層と、半導体層上に形成された絶縁層と、絶縁層上に形成された電極層と、を備える半導体集積回路装置が提供される。半導体層、絶縁層及び電極層のうち、少なくとも一部は、半導体層をチャネル領域、ソース領域及びドレイン領域とし、絶縁層をゲート絶縁膜とし、電極層をゲート電極とするフィン型電界効果型トランジスタ部を形成する。半導体層、絶縁層及び電極層のうち、他の少なくとも一部は、半導体層を第１電極とし、絶縁層を絶縁膜とし、電極層を第２電極とする容量素子部を形成する。容量素子部の第１電極上面上における絶縁膜の基板面に対して垂直方向の厚さは、容量素子部の第１電極側面における絶縁膜の基板面に対して水平方向の厚さよりも厚い。
【００１３】
本発明の第３視点によれば、基板面に対して突起し、容量素子の第１電極を有する第１半導体層と、フィン型電界効果型トランジスタのチャネル領域、ソース領域及びドレイン領域を有する第２半導体層とを同じ工程で形成し、容量素子の絶縁膜と、フィン型電界効果型トランジスタの絶縁膜とを同じ工程で形成し、容量素子の第２電極と、フィン型電界効果型トランジスタのゲート電極とを同じ工程で形成して、容量素子及びフィン型電界効果型トランジスタを同一基板上に製造する半導体集積回路装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１５】
本発明の半導体集積回路装置によれば、容量素子において側面絶縁膜より厚い上面絶縁膜を設けることにより、下部電極（第１電極）のエッジ部（角部）における電界集中が緩和されるので、絶縁膜の寿命を改善することができる。
【００１６】
本発明の半導体集積回路装置の製造方法によれば、容量素子とフィン型電界効果型トランジスタとを同一プロセスにおいて製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係る半導体集積回路の平面図。
【図２】図１のII−II線における概略断面図。
【図３】図１のIII−III線における概略断面図。
【図４】本発明の第１実施形態に係る半導体集積回路装置の製造方法の一例を説明するための概略工程図。
【図５】本発明の第２実施形態において、容量素子の下部電極をＧＮＤ電位、上部電極を電源電位にしたときの容量の電圧依存性の模式図。
【図６】バイアス依存性を小さくする例を説明するための回路図。
【図７】本発明の第３実施形態に係る半導体集積回路の概略平面図。
【図８】図７のVIII−VIII線における概略断面図。
【図９】下部電極の平面形状の例を示す概略平面図。
【図１０】本発明の第４実施形態に係る半導体集積回路の概略平面図。
【図１１】本発明の第５実施形態に係る半導体集積回路の概略平面図。
【図１２】本発明の半導体集積回路装置における容量素子と基板に平行な平板型容量素子についてレイアウト面積に対する容量素子の面積とを比較するための模式図。
【発明を実施するための形態】
【００１８】
上記第１視点〜第３視点の好ましい形態を以下に記載する。
【００１９】
上記第１視点の好ましい形態によれば、第２電極は、不純物を注入されたポリシリコン層である。
【００２０】
上記第１視点の好ましい形態によれば、第１電極と第２電極とは同じ導電型である。
【００２１】
上記第１視点の好ましい形態によれば、第２電極の不純物濃度は第１電極の不純物濃度よりも高い。第１電極は、接地電位に接続される。第２電極は、電源電位に接続される。
【００２２】
上記第１視点の好ましい形態によれば、第１電極と第２電極とは異なる導電型である。  
【００２３】
上記第１視点の好ましい形態によれば、上面絶縁膜と側面絶縁膜とは、異なる材料で形成されている。
【００２４】
上記第１視点の好ましい形態によれば、上面絶縁膜は、積層された複数の絶縁膜を有する。
【００２５】
上記第１視点の好ましい形態によれば、第１電極は、第２電極で覆われている容量素子形成部と、第２電極で覆われておらず、複数の容量素子形成部を連結する連結部と、を有する。
【００２６】
上記第１視点の好ましい形態によれば、半導体集積回路装置は、基板平面に対して突起し、チャネル領域、ソース領域及びドレイン領域を有する第２半導体層と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、を有するフィン型電界効果型トランジスタをさらに備える。
【００２７】
上記第１視点の好ましい形態によれば、容量素子は、第１電極が電源電位に接続され、第２電極が接地電位に接続された第１容量素子と、第１電極が接地電位に接続され、第２電極が電源電位に接続された第２容量素子と、を備える。
【００２８】
上記第２視点の好ましい形態によれば、容量素子部の第１電極上面上において形成される容量値は、容量素子部の第１電極側面において形成される容量値よりも小さい。
【００２９】
上記第２視点の好ましい形態によれば、容量素子部の第１電極上面上において基板に対して平行方向に延在する面の面積は、容量素子部の第１電極側面において基板に対して垂直方向に延在する面の面積よりも小さい。
【００３０】
上記第２視点の好ましい形態によれば、基板を平面視した場合において、フィン型電界効果型トランジスタ部の占有面積は、容量素子部の占有面積よりも大きい。
【００３１】
上記第２視点の好ましい形態によれば、１つの突起体を形成する半導体層において、フィン型電界効果型トランジスタ部と容量素子部が形成されている。
【００３２】
上記第３視点の好ましい形態によれば、第１電極のうち、第２電極によって覆われる容量素子形成部への不純物注入と、チャネル領域への不純物注入とを同じ工程で行う。
【００３３】
上記第３視点の好ましい形態によれば、第２電極及びゲート電極をポリシリコン層で形成する。第２電極への不純物注入と、ゲート電極への不純物注入と、ソース領域及びドレイン領域への不純物注入と、を同じ工程で行う。
【００３４】
上記第３視点の好ましい形態によれば、第１電極と第２電極の導電型が同じである容量素子と、第１導電型のフィン型電界効果型トランジスタと、第２導電型のフィン型電界効果型トランジスタと、を製造する。容量素子形成部への不純物注入と、第１導電型のフィン型電界効果型トランジスタのチャネル領域への不純物注入とを同じ工程で行う。第２電極への不純物注入と、第２導電型のフィン型電界効果型トランジスタのソース領域及びドレイン領域への不純物注入と、を同じ工程で行う。
【００３５】
本発明の第１実施形態に係る半導体集積回路装置について説明する。図１に、本発明の第１実施形態に係る半導体集積回路の平面図を示す。図２に、図１のII−II線における概略断面図を示し、図３に、図１のIII−III線における概略断面図を示す。図１において、上部電極７及び第２コンタクト９は点線で図示している。また、上面絶縁膜６の図示は省略してある。
【００３６】
半導体集積回路装置１は、基板２と、絶縁層３と、下部電極（第１電極）４と、側面絶縁膜（誘電体膜）５と、上面絶縁膜６と、上部電極７と、を備える。半導体集積回路装置１は、下部電極４、側面絶縁膜５及び上部電極（第２電極）７を有する容量素子を備える。
【００３７】
半導体集積回路装置１においては、下から、基板２及び絶縁層３がこの順に積層している。
【００３８】
下部電極４は、絶縁層３上に、基板上に突起する（Ｆｉｎ状、凸状）第１半導体層として形成されている。下部電極４としては、例えば不純物拡散半導体層を使用することができる。下部電極４は、上部電極７によって覆われ、容量素子を形成する複数の容量素子形成部４ａと、上部電極７によって覆われておらず、複数の容量素子形成部４ａを連結する連結部４ｂと、を有する。図１に示す形態においては、複数の容量素子形成部４ａは、平行に延在している。連結部４ｂは、容量素子形成部４ａの両端に接続されている。連結部４ｂは、第１コンタクト８を介して、電源電位配線又は接地電位配線と電気的に接続されている。
【００３９】
側面絶縁膜（誘電体膜）５は、下部電極４の側面に沿って形成されている。側面絶縁膜５としては、例えば高誘電率膜（Ｈｉｇｈ−Ｋ）膜やＳｉＯ２膜を使用することができる。以下、下部電極４と側面絶縁膜５とを合わせて、又は上面絶縁膜６をも含めて、「突起体」と表記することがある。
【００４０】
上面絶縁膜６は、下部電極４の上面及び側面絶縁膜５上（突起体上）に形成されている。上面絶縁膜６の膜厚ｔ１は、側面絶縁膜５の膜厚ｔ２よりも厚くすると好ましい。上面絶縁膜６としては、例えば高誘電率膜（Ｈｉｇｈ−Ｋ）膜やＳｉＯ２膜を使用することができる。上面絶縁膜６は、側面絶縁膜５と同じ材料であってもよいし、側面絶縁膜５とは別の材料で形成してもよい。また、上面絶縁膜６は複数層（積層体）であってもよい。例えば、側面絶縁膜５を形成する際に下部電極４の上面上に形成された絶縁膜の上に、さらに絶縁膜を積層してもよい。
【００４１】
上部電極７は、下部電極４（特に容量素子形成部４ａ）、側面絶縁膜５及び上面絶縁膜６からなる突起体を部分的に覆うように形成されている。図１及び図２に示す形態においては、上部電極７は、複数の突起体を連続して被覆している。上部電極７としては、例えば、金属膜、不純物を拡散したポリシリコン等を使用することができる。上部電極７は、第２コンタクト９を介して、接地電位配線又は電源電位配線と電気的に接続されている。第２コンタクト９は、上部電極７と上部電極７上方の金属配線層（不図示）とを接続するコンタクトであり、図１に示すように容量素子形成部４ａを覆わない領域に設ける。本発明においては、上面絶縁膜６が存在するので、第２コンタクト９は、上面絶縁膜６上の上部電極７部分と接続させることもできる。
【００４２】
半導体集積回路装置１において、下部電極４と上部電極７とは、側面絶縁膜５及び上面絶縁膜６を介して対向している。これにより、容量素子が形成される。本発明においては、突起体の側面を利用しているので、面積を大きくすることなく、容量を大きくすることができる。また、上面絶縁膜６を側面絶縁膜５よりも厚くすることにより、絶縁膜の膜厚のばらつき及び下部電極４のエッジ部（角部）における電界集中による影響を低減させる（好ましくは下部電極４の上面において実効的な容量を形成させない）。すなわち、下部電極４の上面上において形成される容量値は、下部電極４の側面において形成される容量値より小さいと好ましい。これにより、ＴＤＤＢ寿命を長期化させることができる。
【００４３】
下部電極４及び上部電極７の寸法や形状（例えば、容量素子形成部４ａの数や寸法等）は、所望の容量やＣＲ時定数等に応じて適宜設定することができる。例えば、下部電極４の上面において基板面に対して平行に延在する面の面積（下部電極４の幅）は、下部電極４の側面において基板面に対して垂直に延在する面の面積（下部電極４の高さ）よりも小さいと好ましい。また、第１コンタクト８及び第２コンタクト９の数や間隔も、下部電極４及び上部電極７の抵抗等に応じて適宜設定することができる。
【００４４】
下部電極４において、連結部４ｂを設けることにより、第１コンタクト８の形成位置の自由度を高めることができる。また、連結部４ｂの形状を適宜変更することにより、所望の容量やレイアウトを容易に得ることができる。例えば、所定の容量単位で下部電極４をブロックとしてマスクパターン登録しておき、ブロックが複数必要になった場合には、連結部４ｂの形状変更によって、複数のブロックを容易に組み合わせることができる。
【００４５】
また、下部電極４及び上部電極７は、金属層を別途積層したり、シリサイド化したりすることにより低抵抗化してもよい。
【００４６】
半導体集積回路装置１は、容量素子の他に、ＦｉｎＦＥＴをさらに備えることもできる。このとき、ＦｉｎＦＥＴは、基板平面に対して突起した第２半導体層を有し、チャネル領域、ソース領域及びドレイン領域はこの第２半導体層に形成される。チャネル領域上には、ゲート絶縁膜及びゲート電極が形成される。ゲート絶縁膜はチャネル領域の側面及び上面に形成してもよいし、容量素子の側面絶縁膜と同様にチャネル領域の側面のみに形成してもよい。ゲート絶縁膜をチャネル領域の側面のみに形成する場合には、容量素子の上面絶縁膜と同様の絶縁膜をチャネル領域の上面に形成すると好ましい。
【００４７】
次に、本発明の第１実施形態に係る半導体集積回路装置の製造方法の一例について説明する。図４に、本発明の第１実施形態に係る半導体集積回路装置の製造方法の一例を説明するための概略工程図を示す。第１実施形態に係る製造方法は、下部電極４と上部電極７の導電型が異なる場合の製造方法である。
【００４８】
まず、ＳＯＩ基板の絶縁層３上に、下部電極４の基となる半導体層（シリコン層）を形成し、所定の形状（パターン）に加工する。半導体層の加工は、例えばリソグラフィ法を利用することができる。次に、半導体層の所定の不純物をイオン注入して、下部電極４を形成する（図４（ａ））。半導体層の高さによっては、斜め回転イオン注入により不純物を注入する。
【００４９】
次に、側面絶縁膜５の基となる側面絶縁膜前駆層５Ａを、例えばＣＶＤ法等により、全面に形成する（図４（ｂ））。次に、側面絶縁膜前駆層５Ａをエッチバックして、下部電極５の側面に沿って側面絶縁膜５を形成する（図４（ｃ））。次に、下部電極４及び側面絶縁膜５上に、マスク（不図示）等を使用して、上面絶縁膜６を形成する（図４（ｄ））。
【００５０】
次に、所定の領域に、上部電極７を形成する。上部電極７は、例えば、ポリシリコン層又は金属層で形成することができる。上部電極７をポリシリコン層で形成する場合、下部電極４の容量素子形成部４ａ上に、上部電極７の基となるポリシリコン層を形成した後に、ポリシリコン層に不純物をイオン注入して、上部電極７を形成する（図４（ｅ））。突起体（下部電極４）の高さによっては、斜め回転イオン注入により不純物を注入する。ポリシリコンを使用すると、下部電極４（側面絶縁膜５）間の間隔が狭い場合であっても、下部電極４間に形成することができる。下部電極４間を狭くすることができれば、容量素子のレイアウト面積を削減することができる。
【００５１】
次に、下部電極４と電源電位配線又は接地電位配線とを電気的に接続するための第１コンタクト８を形成し、上部電極７と接地電位配線又は電源電位配線とを電気的に接続するための第２コンタクト９を形成する（不図示）。これにより、半導体集積回路装置１を製造することができる。
【００５２】
上記製造方法によれば、半導体集積回路装置１が容量素子とＦｉｎＦＥＴとを備える場合に、本発明の半導体集積回路装置における容量素子は、ＦｉｎＦＥＴ（不図示）と同時に形成することができる。すなわち、容量素子の下部電極４の半導体層を形成するとき（図４（ａ））に、ＦｉｎＦＥＴのチャネル領域、ソース領域及びドレイン領域となる半導体層を同一プロセスで形成することができる。容量素子の側面絶縁膜５を形成するとき（図４（ｂ），（ｃ））に、ＦｉｎＦＥＴのゲート絶縁膜５を同一プロセスで形成することができる。そして、容量素子の上部電極７を形成するとき（図４（ｅ））に、ＦｉｎＦＥＴのゲート電極を同一プロセスで形成することができる。
【００５３】
ＦｉｎＦＥＴと容量素子を同一プロセスで形成する場合、容量素子の下部電極４（容量素子形成部４ａ及び連結部４ｂ）への不純物注入と、ＦｉｎＦＥＴのチャネル領域への不純物注入とは、同時に実施する（このとき、チャネル領域の他にも、ソース領域及びドレイン領域となる領域にも同時に不純物が注入される）。したがって、容量素子の下部電極４の導電型及び不純物濃度と、ＦｉｎＦＥＴのチャネル領域の導電型及び不純物濃度とは、同じとなる。容量素子の上部電極７及びＦｉｎＦＥＴのゲート電極をポリシリコンで形成する場合、容量素子の上部電極７への不純物注入と、ＦｉｎＦＥＴのゲート電極への不純物注入とは、同時に実施する。また、上部電極７及びゲート電極に不純物を注入するときに、ゲート電極によって覆われていないＦｉｎＦＥＴのソース領域及びドレイン領域にも同時に不純物を注入する。このとき、容量素子の連結部４ｂ上には不純物注入されないようにマスクを形成する。これにより、容量素子の上部電極７の導電型とＦｉｎＦＥＴのゲート電極、ソース領域及びドレイン領域の導電型とは同じになり、容量素子の上部電極７の導電型と下部電極４の導電型とは異なることとなる。なお、Ｎ型ＦｉｎＦＥＴとＰ型ＦｉｎＦＥＴを両方形成する場合には、一方の導電型のＦｉｎＦＥＴのソース領域及びドレイン領域に、容量素子形成部４ａの導電型とは異なる導電型の不純物を注入するときは連結部４ｂをマスクして、他方の導電型のＦｉｎＦＥＴのソース領域及びドレイン領域に、容量素子形成部４ａの導電型と同じ導電型の不純物を注入するときは連結部４ｂにも不純物注入するようにしてもよい。また、容量素子の各領域の不純物濃度とＦｉｎＦＥＴの各領域の不純物濃度は、仕事関数を調整するために、それぞれ独立に、領域毎に調整してもよい。
【００５４】
上部電極７及びゲート電極を金属材料で形成する場合には、上部電極７及びゲート電極に不純物を注入しなくても、少なくともＦｉｎＦＥＴのソース領域及びドレイン領域には不純物を注入する。このとき、容量素子の下部電極４の連結部４ｂには、不純物注入する必要はないが、同時に不純物注入してもよい。また、上部電極７及びゲート電極にも必要に応じてイオン注入してもよい。
【００５５】
本実施形態によれば、ＦｉｎＦＥＴの構成を利用して容量素子を形成するので、ＦｉｎＦＥＴと容量素子とを同一プロセスにおいて形成することができる。
【００５６】
本発明の第２実施形態に係る半導体集積回路装置について説明する。第１実施形態に係る製造方法においては、上部電極７がポリシリコンで形成されている容量素子において、下部電極４の容量素子形成部４ａの導電型と上部電極７の導電型とは異なっているが、本実施形態においては、図１〜図３に示す半導体集積回路装置において、下部電極４の容量素子形成部４ａの導電型と上部電極７の導電型が同じ容量素子について説明する。以下においては、容量素子における下部電極４の容量素子形成部４ａをＮ型半導体層（シリコン層）で形成し、上部電極７をＮ型ポリシリコン層で形成する場合について説明する。
【００５７】
半導体集積回路１が、容量素子と、Ｎ型ＦｉｎＦＥＴと、Ｐ型ＦｉｎＦＥＴと、を有する場合、容量素子とＦｉｎＦＥＴとを同一プロセスにおいて形成することができる。容量素子とＦｉｎＦＥＴを同一プロセスにおいて形成した場合、容量素子における下部電極４の容量素子形成部４ａの不純物濃度は、上部電極７の不純物濃度よりも低くなる。このとき、上部電極７の電位を下部電極４の電位よりも高くすると、すなわち上部電極７を電源電位（例えば１Ｖ）に接続し、下部電極４を接地電位（ＧＮＤ）に接続すると、容量素子を「蓄積容量」として動作させることができる。図５に、容量素子の下部電極４をＧＮＤ電位、上部電極７を電源電位にしたときの容量の電圧依存性の模式図を示す。この形態においては、電圧が変動しても、容量値は大きく変動することはない。特に、電圧が低くなっても、デプレッションモードとはならず、容量値は極端に低くなることはない。したがて、本実施形態によれば、容量素子のバイアス依存性を小さくすることができる。
【００５８】
容量素子のバイアス依存性をさらに小さくする必要がある場合には、図６に示す回路図のように、第１容量素子においては上部電極をＧＮＤ電位に、下部電極を電源電位に接続し、第２容量素子においては上部電極を電源電位に、下部電極をＧＮＤ電位に接続する。このように、電極電位を逆にしたものをペアで設ければ、見かけ上、よりバイアス依存性を小さくすることができる。
【００５９】
次に、下部電極４と上部電極７とが同じ導電型である容量素子を、Ｎ型ＦｉｎＦＥＴ及びＰ型ＦｉｎＦＥＴと同一プロセスで形成する方法について説明する。なお、Ｎ型ＦｉｎＦＥＴにおいては、ソース領域及びドレイン領域はＮ型であり、チャネル領域はＰ型である。また、Ｐ型ＦｉｎＦＥＴにおいては、ソース領域及びドレイン領域はＰ型であり、チャネル領域はＮ型である。
【００６０】
本実施形態における容量素子の各要素の形成方法は、第１実施形態において説明した方法と同様である。以下においては、容量素子における下部電極４と上部電極７とを同導電型（Ｎ型）にするプロセスを中心に製造方法を説明する。
【００６１】
まず、容量素子の下部電極４への不純物注入は、Ｐ型ＦｉｎＦＥＴの半導体層への不純物注入と同一プロセスにおいて行う（図４（ａ）に相当）。これにより、下部電極４とＰ型ＦｉｎＦＥＴのチャネル領域とは薄いＮ型となり、不純物濃度は同濃度となる。また、Ｎ型ＦｉｎＦＥＴの半導体層にも別途不純物を注入し、チャネル領域の濃度（Ｐ型）を決定する。Ｎ型不純物注入及びＰ型不純物注入のうち、一方の注入プロセスにおいては、他方の領域には不純物注入されないようにマスクしておくと好ましい。
【００６２】
次に、容量素子の上部電極７への不純物注入は、Ｎ型ＦｉｎＦＥＴのゲート電極、ソース領域及びドレイン領域への不純物注入と同一プロセスにおいて行う（図４（ｅ）に相当）。これにより、容量素子の上部電極７、並びにＦｉｎＦＥＴのゲート電極、ソース領域及びドレイン領域はＮ型となる。このとき、Ｐ型ＦｉｎＦＥＴ上にはマスクを形成して、Ｎ型不純物が注入されないようにする。同様にして、容量素子及びＮ型ＦｉｎＦＥＴをマスクして、Ｐ型ＦｉｎＦＥＴにおけるゲート電極並びにソース領域及びドレイン領域にＰ型不純物を注入する。
【００６３】
これにより、下部電極４と上部電極７とが同導電型の容量素子、Ｎ型ＦｉｎＦＥＴ及びＰ型ＦｉｎＦＥＴを同一プロセスにおいて製造することができる。
【００６４】
なお、上記製造方法において、Ｐ型ＦｉｎＦＥＴのチャネル領域に不純物を注入しない場合、又はＰ型ＦｉｎＦＥＴのチャネル領域の不純物濃度よりも下部電極４の不純物濃度を高くしたい場合には、容量素子の下部電極４のＮ型不純物を注入するプロセスを別途追加することができる。また、上部電極７を幅の狭いストライプ状に形成し、上部電極７にＮ型不純物を注入することによって下部電極４内の横方向拡散によって不純物濃度を高くすることもできる。
【００６５】
上記説明においては、第２実施形態において下部電極４と上部電極７をＮ型にする例について説明したが、下部電極４と上部電極７はＰ型であってもよいことはいうまでもない。
【００６６】
本発明の第３実施形態に係る半導体集積回路装置について説明する。図７に、本発明の第３実施形態に係る半導体集積回路の平面図を示す。図８に、図７のVIII−VIII線における概略断面図を示す。図７において、上部電極２７は点線で図示し、上面絶縁膜２６の図示は省略してある。また、図７及び図８において、コンタクトの図示は省略してある。本実施形態は、第１実施形態とは、下部電極の平面形状が異なっている。
【００６７】
本実施形態においては、下部電極２４は、容量を増大させるために、側面積が増大するように格子状に形成されている。すなわち、下部電極２４は、複数の開口（角筒状の貫通孔）を有するような形状となっている。側面絶縁膜２５は、開口の内側面も含めて、下部電極２４の側面に沿って形成されている。上部電極２７は、下部電極２４及び側面絶縁膜２５によって形成されている開口内も充填するように形成されている。上面絶縁膜２６が下部電極２４及び側面絶縁膜２５上に形成されていることは、第１実施形態と同様である。
【００６８】
下部電極２４の平面形状は、図７及び図８に限定されることなく、側面積が増大するような形状、例えば、図９（ａ）に示すようなＨ字（又はＴ字）形状、図９（ｂ）に示すようなＵ字（又はＬ字）形状等、種々の形状を適宜有することができる。
【００６９】
第３実施形態における他の形態は、第１実施形態と同様である。
【００７０】
本発明の第４実施形態に係る半導体集積回路装置について説明する。図１０に、本発明の第４実施形態に係る半導体集積回路の概略平面図を示す。
【００７１】
半導体集積回路装置３１は、基板３２と、基板３２上に形成された容量素子部３３と、基板３２上に形成されたフィン型電界効果型トランジスタ部３４と、を備える。容量素子部３３及びフィン型電界効果型トランジスタ３４の構成は、上記第１実施形態〜第３実施形態と同様である。
【００７２】
フィン型電界効果型トランジスタ部３４は、例えばメモリに利用されている場合、メモリセルトランジスタ部３４ａと、周辺トランジスタ部３４ｂと、を有する。図１０に示す本実施形態においては、基板３２に対する平面投影において、フィン型電界効果型トランジスタ部３４の面積は、容量素子部３３の面積よりも大きくなっている。
【００７３】
容量素子部３３は、突起体の側面（基板３２に対して垂直方向）で容量形成するので、デカップリング等大きな容量を必要とする場合でも、基板３２に対する平面投影において、容量素子部３３に要する面積を小さく抑えることができる。また、容量素子部３３は、フィン型電界効果型トランジスタ部３４を形成しなかった領域（例えば余剰領域）に形成することができる。
【００７４】
第４実施形態における他の形態は、第１実施形態と同様である。
【００７５】
本発明の第５実施形態に係る半導体集積回路装置について説明する。図１１に、本発明の第５実施形態に係る半導体集積回路の概略平面図を示す。なお、図１１において、上部電極４７及びゲート電極４８は点線で図示している。また、上面絶縁膜の図示は省略してある。
【００７６】
半導体集積回路装置４１は、基板（不図示）上に、基板に対して突起する半導体層４５と、半導体層４５の上面及び側面上に形成された絶縁層４６（半導体層４６上面上の絶縁層は不図示）と、半導体層４５及び絶縁層４６上に形成された電極層（上部電極４７及びゲート電極４８）と、を備える。この形態によれば、１つの半導体層４５に対して、容量素子部４３及びフィン型電界効果型トランジスタ部４４が形成されている。容量素子部４３及びフィン型電界効果型トランジスタ４４の構成は、上記第１実施形態〜第３実施形態と同様である。すなわち、半導体層４５のうち、上部電極４７が形成された部分は下部電極４５ａとして機能し、ゲート電極４８が形成された部分はチャネル領域４５ｂとして機能する。また、半導体層４５のうち、チャネル領域４５ｂ両側の領域は、ソース領域・ドレイン領域４５ｃ，４５ｄとして機能する。絶縁層４６においても、上部電極４７が形成された部分は、容量素子を形成する絶縁膜４６ａとして機能し、ゲート電極４８が形成された部分はゲート絶縁膜４６ｂとして機能する。
【００７７】
第５実施形態における他の形態は、第１実施形態と同様である。
【００７８】
本発明の半導体集積回路装置における容量素子及び基板面に平行な平板型容量素子について、レイアウト面積に対する容量素子の面積を比較検討する。図１２に、容量素子の面積を比較するための模式図を示す。図１２（Ａ）は、本発明の半導体集積回路装置における容量素子の模式図であり、図１２（Ｂ）は、基板面に平行な平行平板容量素子の模式図である。図１２（Ａ）に示す容量素子５１は、本発明の第１実施形態と同様の容量素子であり、突起体を形成する複数の下部電極５４と、下部電極５４の両側面に形成された側面絶縁膜５５と、下部電極５４及び側面絶縁膜５５を覆う上部電極５７とを備える。一方、図１２（Ｂ）に示す容量素子６１は、基板面に平行な平板状の下部電極６４と、下部電極６４上に形成された絶縁膜（不図示）と、下部電極６４及び絶縁膜上を覆う上部電極６７とを備える。図１２（Ｂ）に示す容量素子６１において、容量素子を形成する面積をａ×ｂとする。そこで、図１２（Ａ）の示す容量素子５１について、レイアウト面積ａ×ｂにおける容量素子面積がどの程度になるのかを検討する。ここで、１つの下部電極（突起体）５４の長さをｂとし、下部電極５４と下部電極５４の両側面の側面絶縁膜５５の厚さをｔとし、隣接する突起体の側面絶縁膜５５間の間隔をｄとし、突起体である下部電極５４の高さをｈとする。また、図１２（Ａ）に示す本発明における容量素子５１及び図１２（Ｂ）に示す容量素子６１の単位面積当たりの容量は、共にＣｃであるとする。
【００７９】
このとき、図１２（Ａ）に示す本発明における容量素子５１の容量ＣＡは、下記式１で表され、図１２（Ｂ）に示す容量素子６１の容量ＣＢは、下記式２で表される。なお、式１における「ａ／（ｔ＋ｄ）」は、下部電極（突起体）５４の本数を表し、「２」は、側面絶縁膜５５が下部電極５４の両側面に形成されていることを表している。
［式１］
ＣＡ＝Ｃｃ×２×｛ａ／（ｔ＋ｄ）｝×ｂ×Ｈ
［式２］
ＣＢ＝Ｃｃ×ａ×ｂ
【００８０】
式１と式２を比較すると、その差は、「２Ｈ／（ｔ＋ｄ）」となる。ここで、現状の技術水準によれば、下部電極（突起体）５４の高さＨは数十ｎｍ〜数百ｎｍ、突起体の厚さｔは１０ｎｍ〜１００ｎｍ、突起体間の間隔ｄは数十ｎｍ〜数百ｎｍ程度とすることができる。したがって、図１２（Ａ）に示す本発明の半導体集積回路における容量素子は、図１２（Ｂ）に示す容量素子と比較して同等以上の面積効率を有するものが実現可能となる。
【００８１】
本発明の半導体集積回路装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００８２】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００８３】
１，２１，３１，４１        半導体集積回路装置
２，２２，３２        基板
３，２３        絶縁層
４，２４        下部電極（第１電極）
４ａ        容量素子形成部
４ｂ        連結部
５，２５        側面絶縁膜
５Ａ      側面絶縁膜前駆層
６，２６        上面絶縁膜
７，２７        上部電極（第２電極）
８        第１コンタクト
９        第２コンタクト
３３，４３        容量素子部
３４，４４        フィン型電界効果型トランジスタ部
３４ａ      メモリセルトランジスタ部
３４ｂ      周辺トランジスタ部
４５        半導体層
４５ａ      下部電極
４５ｂ      チャネル領域
４５ｃ・４５ｄ        ソース領域・ドレイン領域
４６        絶縁層
４６ａ      絶縁膜
４６ｂ      ゲート絶縁膜
４７        上部電極
４８        ゲート電極
５１，６１      容量素子
５４，６４      下部電極
５５      側面絶縁膜
５７，６７      上部電極
【図１】
2010199161.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010199161.tif 000011
【図１０】
2010199161.tif 000012
【図１１】
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【図１２】
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