(57)【要約】【課題】メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの交差部に配置されたメモリセルＭＣを備えたメモリセルアレイＭＡと、選択されたビット線ＢＬ及び選択されたワード線ＷＬを通じて選択されたメモリセルＭＣに可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備える。制御回路は、制御電圧を複数回印加する際に、１回目の制御電圧の電圧値をメモリセルアレイＭＡ内の各メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値Ｖｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）と略同一の値に設定し、２回目以降の制御電圧の電圧値を１回ごとに所定の値Ｖαだけ大きく設定して複数回の制御電圧の印加を実行する。【選択図】図１０
2010218616.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の配線、前記第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたメモリセルアレイと、
選択された前記第１の配線及び選択された前記第２の配線を通じて選択された前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備え、
前記制御回路は、
前記制御電圧を複数回印加する際に、１回目の前記制御電圧の電圧値を前記メモリセルアレイ内の各前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値と略同一の値に設定し、
２回目以降の前記制御電圧の電圧値を１回ごとに所定の値だけ大きく設定して複数回の前記制御電圧の印加を実行する
ことを特徴とする半導体記憶装置。
【請求項２】
前記所定の値は、
前記メモリセルアレイ内の一つの前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値と、一つの前記メモリセルの前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な電圧値の分布のうち最大の値との差である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、
複数回の前記制御電圧の印加毎に選択された前記メモリセルの状態を読み出し、
選択された前記メモリセルの状態に基づいて前記第１の配線及び前記第２の配線への前記制御電圧の印加を制御する
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
複数の第１の配線、前記第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたメモリセルアレイと、
選択された前記第１の配線及び選択された前記第２の配線を通じて選択された前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備え、
前記制御回路は、
前記制御電圧を複数回印加する際に、１回目の前記制御電圧の電圧値を前記メモリセルアレイ内の各前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値以下に設定するとともに、
２回目以降の前記制御電圧の電圧値を１回ごとに所定の値だけ大きく設定して複数回の前記制御電圧の印加を実行し、
前記所定の値は、
前記メモリセルアレイ内の一つの前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値と、一つの前記メモリセルの前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な電圧値の分布のうち最大の値との差である
ことを特徴とする半導体記憶装置。
【請求項５】
前記制御回路は、
前記制御電圧を複数回印加する際に、１回目の前記制御電圧の電圧値を前記メモリセルアレイ内の各前記メモリセルの前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値以上に設定する
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。
【０００５】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
【０００６】
リセット動作時において、選択メモリセルを低抵抗状態から高抵抗状態に変化させるには数μＡ程度の電流を流す必要がある。この電流は選択ワード線と選択ビット線とに流れるが、これらの配線の配線抵抗は数１０ｋΩ程度あるため、配線抵抗による電圧降下（ＩＲドロップ）が無視できない。リセット電流が流れる経路全体の寄生抵抗による電圧降下を考慮に入れると、選択メモリセルが接続された選択ビット線に対して、可変抵抗素子のリセット動作に必要な所定の電圧よりも大きな電圧を印加する必要がある。これにより、寄生抵抗による電圧降下が生じたとしても、選択メモリセルに対して所望の電圧及びリセット電流を供給することができる。
【０００７】
このリセット動作により選択メモリセルが低抵抗状態から高抵抗状態になった際、選択ワード線及び選択ビット線に流れる電流が急激に減少する。そのため、今度は配線の寄生抵抗による電圧降下が殆ど無くなる。これにより、高抵抗状態になった選択メモリセルにリセット動作に必要な所定の電圧を上回るセット電圧程度の高い電圧が印加され、リセット動作完了後にメモリセルが誤ってセット動作されてしまう、いわゆる誤セット動作が生じる可能性がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体記憶装置は、複数の第１の配線、前記第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたメモリセルアレイと、選択された前記第１の配線及び選択された前記第２の配線を通じて選択された前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備え、前記制御回路は、前記制御電圧を複数回印加する際に、１回目の前記制御電圧の電圧値を前記メモリセルアレイ内の各前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値と略同一の値に設定し、２回目以降の前記制御電圧の電圧値を１回ごとに所定の値だけ大きく設定して複数回の前記制御電圧の印加を実行することを特徴とする。
【００１１】
本発明の別態様に係る半導体記憶装置は、複数の第１の配線、前記第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたメモリセルアレイと、選択された前記第１の配線及び選択された前記第２の配線を通じて選択された前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備え、前記制御回路は、前記制御電圧を複数回印加する際に、１回目の前記制御電圧の電圧値を前記メモリセルアレイ内の各前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値以下に設定するとともに、２回目以降の前記制御電圧の電圧値を１回ごとに所定の値だけ大きく設定して複数回の前記制御電圧の印加を実行し、前記所定の値は、前記メモリセルアレイ内の一つの前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値と、一つの前記メモリセルの前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な電圧値の分布のうち最大の値との差であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。
【図２】実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。
【図３】実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。
【図４】実施の形態の抵抗変化メモリ装置のメモリセルの動作を説明する図である。
【図５Ａ】実施の形態の抵抗変化メモリ装置の動作時における電流と電圧の関係を示すグラフである。
【図５Ｂ】実施の形態の抵抗変化メモリ装置の動作時における電流と電圧の関係を示すグラフである。
【図６Ａ】実施の形態の抵抗変化メモリ装置の動作時における電流と電圧の関係を示すグラフである。
【図６Ｂ】実施の形態の抵抗変化メモリ装置の動作時における電流と電圧の関係を示すグラフである。
【図６Ｃ】実施の形態の抵抗変化メモリ装置の動作時における電流と電圧の関係を示すグラフである。
【図７】実施の形態の抵抗変化メモリ装置の動作時における条件を説明する表である。
【図８Ａ】実施の形態の抵抗変化メモリ装置の動作時における条件を説明するグラフである。
【図８Ｂ】実施の形態の抵抗変化メモリ装置の動作時における条件を説明するグラフである。
【図８Ｃ】実施の形態の抵抗変化メモリ装置の動作時における条件を説明するグラフである。
【図９Ａ】実施の形態の抵抗変化メモリ装置の動作時における条件を説明するグラフである。
【図９Ｂ】実施の形態の抵抗変化メモリ装置の動作時における条件を説明するグラフである。
【図９Ｃ】実施の形態の抵抗変化メモリ装置の動作時における条件を説明するグラフである。
【図１０】実施の形態の抵抗変化メモリ装置のリセット動作における印加電圧を説明する図である。
【図１１】実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。
【図１２】実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図１３】実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図１４】実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図１５】実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図１６】実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１７】実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１８】実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１９】実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１５】
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。
【００１６】
図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。
【００１７】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。
【００１８】
図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの延びる方向（図１に示すｘ方向）及びビット線ＢＬの延びる方向（図１に示すｙ方向）に複数個マトリクス状に配置される。
【００１９】
図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のワード線コンタクト７のみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のビット線コンタクト６を介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。
【００２０】
図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの延びる方向（図２に示すｙ方向）、及びワード線ＷＬの延びる方向（図２に示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。
【００２１】
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物（二元系や三元系）／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２２】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込み、すなわちセット動作は、可変抵抗素子ＶＲに例えば１．５Ｖ（ダイオードＤｉによる電圧降下０．６Ｖを含めると実際には２．１Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。この要因として、例えば、可変抵抗素子ＶＲに高電圧が印加されることで内部のカチオン（正電荷イオン）の移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化するモデルが考えられる。勿論、物質によって様々なモデルが存在するので、他のモデルも考えられる。
【００２３】
一方、メモリセルＭＣに対するデータの消去、すなわちリセット動作は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．６Ｖ（ダイオードＤｉによる電圧降下１．０Ｖを含めると実際には１．６Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。この要因として、例えば可変抵抗素子ＶＲの内部で発生したジュール熱により、原子が熱拡散し元の熱平衡状態に変化するモデルが考えられる。
【００２４】
メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行い、セット状態を高抵抗状態に変化させるリセット動作によりデータの消去を行う。
【００２５】
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉによる電圧降下０．８Ｖを含めると実際には１．２Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００２６】
本実施の形態に係る抵抗変化メモリ装置のセット動作について、図２を参照して説明する。図２には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き換えられる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。
【００２７】
選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧Ｖｓｅｔ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧Ｖｓｅｔ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧Ｖｓｅｔ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差Ｖｓｅｔが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
【００２８】
次に、本実施の形態に係る抵抗変化メモリ装置のリセット動作について、図３を参照して説明する。図３は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。図３において、図２と同様の構成を有する箇所については、同一の符号を付すことによりその説明を省略する。図３に示すメモリセルアレイＭＡは、図２に示すメモリセルアレイＭＡと同様の構成を有するが、図３においてはワード線ＷＬ００、ＷＬ０２、ＷＬ０３の構成を省略して図示している。
【００２９】
図３には、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の状態が示されている。ここで、リセット動作により並列に（同時に）データが消去される選択メモリセルＭＣは、メモリセルＭＣ１０〜ＭＣ１３の４つであるとして説明を行う。
【００３０】
リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ０３は、“Ｈ”状態（本実施の形態では電圧Ｖｒｅｓｅｔ）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。そして、図３には図示していないが、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧Ｖｒｅｓｅｔ）である。選択ビット線ＢＬ００〜ＢＬ０３への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となる。各メモリセルＭＣには、リセット動作を実行することのできるリセット電流Ｉｒｅｓｅｔが流れ、選択メモリセルＭＣ１１に電位差Ｖｒｅｓｅｔが印加されて可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。
【００３１】
ここで、本実施の形態の抵抗変化メモリ装置は、並列にリセット動作を実行する複数のメモリセルＭＣの状態の遷移が完了するまで、リセットパルス印加動作とメモリセルの抵抗状態を検出するリセットベリファイ動作とを繰り返すものとする。抵抗変化メモリ装置は、各リセットパルス印加後にリセットベリファイ動作を実行して、メモリセルＭＣの状態が遷移したか否かを検知する。高抵抗状態に変化したメモリセルＭＣにはその後リセットパルスを印加せず、リセット動作を終了する。一方、低抵抗状態のままのメモリセルＭＣには、再度リセットパルスを印加してリセット動作を継続する。リセット動作は、リセット動作を実行すべきメモリセルＭＣの全ての抵抗状態が高抵抗状態に遷移したときに終了する。また、リセット動作は、リセット動作の開始から所定の時間が経過した場合等のその他の条件に基づいて終了してもよい。
【００３２】
ここで、メモリセルＭＣの可変抵抗素子ＶＲの特性のばらつきのため、抵抗状態の遷移に必要な電圧はメモリセルＭＣごとに異なる。そのため、複数回のリセットパルス印加動作においては、ビット線ＢＬ００〜ＢＬ０３に印加されるリセット電圧Ｖｒｅｓｅｔを、電圧Ｖｒｅｓｅｔ、電圧Ｖｒｅｓｅｔ＋Ｖα、電圧Ｖｒｅｓｅｔ＋２＊Ｖα、・・・、電圧Ｖｒｅｓｅｔ＋ｎ＊Ｖαというように順次所定の値（Ｖα）だけ上昇させることができる。順次上昇させたリセット電圧Ｖｒｅｓｅｔ＋ｎ＊Ｖαにより、抵抗状態の遷移に必要な電圧が高いメモリセルＭＣを含む全てのメモリセルＭＣが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。リセットパルス印加動作の最初に印加するリセット電圧Ｖｒｅｓｅｔの設定値及びリセット電圧の上昇幅Ｖαの設定値については後に詳述する。
【００３３】
図４は、一本のビット線ＢＬと一本のワード線ＷＬの交差部に配置された一つのメモリセルＭＣの電流経路の簡略図である。ビット線ＢＬの一端にはビット線選択トランジスタとして後述するトランジスタＱＮ１１が接続され、ワード線ＷＬの一端にはワード線選択トランジスタとして後述するトランジスタＱＮ２が接続されている。なお、図４中に示した抵抗ＲＢＬ、ＲＷＬはビット線ＢＬ、ワード線ＷＬの寄生抵抗である。ビット線選択トランジスタＱＮ１１の他端は後述するカラム制御回路につながるノードＡに接続されている。また、ワード線選択トランジスタＱＮ２の他端は後述するロウ制御回路につながるノードＢに接続されている。ここで、可変抵抗素子ＶＲとダイオードＤｉの間をノードＯとする。
【００３４】
図４に示す電流経路を介してリセット動作を実行する際の動作点解析図を図５Ａ及び図５Ｂに示す。図５Ａ及び図５Ｂには、可変抵抗素子ＶＲのリセット状態（高抵抗状態Ｒｏｆｆ）とセット状態（低抵抗状態Ｒｏｎ）とにおける電圧−電流特性（Ｖ＝ＩＲ）が示されている。あわせて、図５Ａ及び図５Ｂには、ダイオードＤｉ及び配線の寄生抵抗の負荷特性Ｌ１、Ｌ２がそれぞれ示されている。ダイオードＤｉ及び配線の寄生抵抗が小さい場合、負荷特性は傾きが急であり（図５Ａに示すＬ１）、寄生抵抗が大きい場合、負荷特性は傾きが緩くなる（図５Ｂに示すＬ２）。図５Ａ及び図５Ｂの横軸は電圧Ｖ、縦軸は電流Ｉである。
【００３５】
まず、図５Ａを用いて、ダイオードＤｉ及び配線の寄生抵抗が小さい場合の抵抗変化メモリのリセット動作について説明する。リセット動作において、図４に示す配線ノードＡに電圧Ｅを印加すると、配線抵抗及びダイオードＤｉにおける電圧降下によりメモリセルＭＣのノードＯに印加される電圧はＶｒｅｓｅｔとなる。図５Ａに示すように、動作点は点Ｐ＿ｒｓｔとなる。この動作点Ｐ＿ｒｓｔは、低抵抗状態Ｒｏｎ（“０”データ）のメモリセルを高抵抗状態Ｒｏｆｆ（“１”データ）に変えるための動作点である。動作点Ｐ＿ｒｓｔにおいて、メモリセルＭＣには、リセット動作に必要な電流Ｉｒｅｓｅｔが流れる。
【００３６】
リセット動作により可変抵抗素子ＶＲが高抵抗状態に変化すると、動作点は、低抵抗状態Ｒｏｎ（リセット完了前）でのＰ＿ｒｓｔから、高抵抗状態Ｒｏｆｆ（リセット完了後）のＰ＿ｒｓｔ’に移動する。ここで、高抵抗状態のメモリセルＭＣには電流が流れにくいため、動作点が高抵抗状態の電流−電圧特性Ｒｏｆｆに沿って高電圧側に移動する。しかし、メモリセルＭＣに印加される電圧は、配線ノードＡに印加された電圧Ｅ以上になることはない。ダイオードＤｉ及び配線の寄生抵抗が小さい場合、配線ノードＡに印加される電圧ＥはメモリセルＭＣのセット動作に必要なセット電圧Ｖｓｅｔより小さいため、リセット動作終了後のメモリセルＭＣに誤ってセット動作が生じる程度の電圧がかかることはない。
【００３７】
次に、図５Ｂを用いて、ダイオードＤｉ及び配線の寄生抵抗が大きい場合の抵抗変化メモリのリセット動作について説明する。リセット動作において、図４に示す配線ノードＡに電圧Ｅを印加すると、配線抵抗及びダイオードＤｉにおける電圧降下によりメモリセルＭＣのノードＯに印加される電圧はＶｒｅｓｅｔとなる。図５Ｂに示すように、動作点は点Ｐ＿ｒｓｔとなる。この動作点Ｐ＿ｒｓｔは、低抵抗状態Ｒｏｎ（“０”データ）のメモリセルを高抵抗状態Ｒｏｆｆ（“１”データ）に変えるための動作点である。動作点Ｐ＿ｒｓｔにおいて、メモリセルＭＣには、リセット動作に必要な電流Ｉｒｅｓｅｔが流れる。
【００３８】
リセット動作により可変抵抗素子ＶＲが高抵抗状態に変化すると、動作点は、低抵抗状態Ｒｏｎ（リセット完了前）でのＰ＿ｒｓｔから、高抵抗状態Ｒｏｆｆ（リセット完了後）のＰ＿ｒｓｔ’に移動する。ここで、高抵抗状態のメモリセルＭＣには電流が流れにくいため、動作点が高抵抗状態の電流−電圧特性Ｒｏｆｆに沿って高電圧側に移動する。ここで、ダイオードＤｉ及び配線の寄生抵抗が大きいため、配線ノードＡに印加された電圧Ｅは、メモリセルＭＣのセット動作に必要なセット電圧Ｖｓｅｔより大きい電圧となっている。そのため、リセット完了後の動作点は、Ｐ＿ｅｒｒ＿ｓｅｔとなってしまう。この動作点Ｐ＿ｅｒｒ＿ｓｅｔでは、メモリセルＭＣのセット動作が生じる電圧Ｖｓｅｔが与えられるため、リセット動作完了直後に再びメモリセルＭＣが誤ってセットされてしまう（誤セットされる）可能性がある。メモリセルＭＣが誤セットされると、動作点は低抵抗状態Ｒｏｎに移動するため、再度リセット動作に移行してしまい、リセット動作が正常に終了しない。
【００３９】
このようなメモリセルＭＣのリセット動作後の誤セットの発生を抑制するための方法を図６Ａ〜図６Ｃを用いて説明する。図６Ａ〜図６Ｃは、図５Ａ及び図５Ｂ示したものと同様のリセット動作の動作点解析図である。
【００４０】
図５Ｂに示したようなリセット動作後の誤セットを防ぐために、図６Ａに示すように、リセット動作を実行する際に必要なリセット電流Ｉｒｅｓｅｔを減少させることができる。リセット電流をＩｒｅｓｅｔ’まで減少させた場合、ダイオードＤｉ及び配線の寄生抵抗による電圧降下の値も減少するため、ダイオードＤｉ及び配線の寄生抵抗の負荷特性Ｌ’はグラフ下方に移動する。このとき、配線ノードＡに印加する電圧Ｅはセット動作に必要な電圧Ｖｓｅｔより低くてもよいため、リセット動作後の誤セットが生じない。
【００４１】
また、リセット動作後の誤セット動作を防ぐために、図６Ｂに示すように、ダイオードＤｉ及び配線の寄生抵抗の抵抗値を減少させることができる。ダイオードＤｉ及び配線の寄生抵抗の抵抗値を減少させた場合、ダイオードＤｉ及び配線の寄生抵抗の負荷特性Ｌ’’は傾きが急になる。この場合においても、配線ノードＡに印加する電圧Ｅはセット動作に必要な電圧Ｖｓｅｔより低くてよいため、リセット動作後の誤セット動作を防ぐことができる。
【００４２】
そして、図６Ｃに示すように、セット動作に必要な電圧Ｖｓｅｔを上昇させることも考えられる。この場合、図６Ｃに示すように、セット電圧Ｖｓｅｔの値が高くなるため、配線ノードＡに印加する電圧Ｅはセット動作に必要な電圧Ｖｓｅｔを超えることがない。この場合でも、リセット動作後の誤セット動作を防ぐことができる。
【００４３】
しかし、リセット動作後の誤セット動作を防ぐためのこのような方法には、抵抗変化メモリ装置の構成に起因する限界がある。例えばリセット電流Ｉｒｅｓｅｔを減少させる場合でも、その電流値は読み出し動作に必要なリード電流の値を下回ることができない。また、ダイオードＤｉや配線の寄生抵抗の値はなるべく小さいことが望ましいが、メモリセルアレイの構成上、寄生抵抗の影響を完全に排除することはできない。そして、セット電圧Ｖｓｅｔは、ビット線選択トランジスタＱＮ１１の耐圧等により決まる最大値より大きな値にすることができない。動作時の電流・電圧値や配線等の抵抗値は、抵抗変化メモリ装置の構成によって、ある決まった条件として与えられることになる。
【００４４】
図７は、本実施の形態に係る抵抗変化メモリ装置の動作時における電流・電圧値等の条件を説明する表である。図７には、抵抗変化メモリ装置に用いられる可変抵抗素子ＶＲ及びダイオードＤｉの特性の一例が示されている。
【００４５】
可変抵抗素子ＶＲの特性のばらつきのため、セット動作に必要な電圧Ｖｓｅｔの値は可変抵抗素子ＶＲ毎に変わるが、電圧Ｖｓｅｔの平均値は１．５３Ｖである。また、標準偏差σは０．２５Ｖであり、３σは０．７５Ｖである。つまり、メモリセルＭＣの約９９．７％は１．５３Ｖ±０．７５Ｖの範囲でセット動作が可能である。また、リセット動作に必要な電圧Ｖｒｅｓｅｔの平均値は０．６４Ｖ、標準偏差は０．１１Ｖ、３σは０．３３Ｖである。セット動作時に、ダイオードＤｉで降下する電圧の値の平均値は０．６Ｖ、３σは０．１Ｖである。そして、リセット動作時に、ダイオードＤｉで降下する電圧の値の平均値は１．０Ｖ、３σは０．１７Ｖである。
【００４６】
抵抗変化メモリの可変抵抗素子ＶＲは、製造した直後には、抵抗値を変化させない定常的な高抵抗状態である。この状態の可変抵抗素子に対して所定の電圧を印加する動作（フォーミング動作）を行うことにより、可変抵抗素子ＶＲは抵抗状態の遷移が可能となり、記憶素子としての機能を有することになる。このフォーミング動作に必要な電圧Ｖｆｏｒｍｉｎｇは、図７に示すように５〜１０Ｖである。また、メモリセルＭＣのセット動作及びリセット動作に必要な電流の値は、それぞれ３．７５ｎＡ、９．２４μＡである。そして、ビット線及びワード線の１本あたりの配線抵抗は１．５Ωである。ビット線方向に４ｋ（４×１０３）個、ワード線方向に１ｋ（１×１０３）個のメモリセルが設けられたメモリセルアレイ全体での配線抵抗は１６ｋΩ程度となる。
【００４７】
このような本実施の形態の抵抗変化メモリ装置において、複数のメモリセルに対し同時にリセット動作を実行する際の問題について説明する。図８Ａ〜図８Ｃは、抵抗変化メモリ装置の動作時における条件を説明するグラフである。図８Ａ〜図８Ｃの横軸は印加される電圧であり、縦軸は印加電圧により状態が変化するメモリセルの発生頻度である。図８Ａは可変抵抗素子ＶＲ単体に電圧を印加した場合、図８Ｂは可変抵抗素子ＶＲとダイオードＤｉとが接続されたメモリセルＭＣに電圧を印加した場合、図８ＣはメモリセルＭＣに配線及び配線選択トランジスタを介して電圧を印加した場合をそれぞれ示している。図８Ａ〜図８Ｃの例では、ビット線方向に４ｋ（４×１０３）個、ワード線方向に１ｋ（１×１０３）個の計４×１０６個のメモリセルが設けられたメモリセルアレイにおいて、８個のメモリセルＭＣを選択した場合を仮定している。また、ビット線選択トランジスタＱＮ１１、ワード線選択トランジスタＱＮ２での電圧降下の値は０．１８Ｖ、配線での電圧降下の値は０．２２Ｖである。
【００４８】
図７において示したように、可変抵抗素子ＶＲ単体に電圧を印加する場合、可変抵抗素子ＶＲのリセット動作に必要な電圧の平均値は０．６４Ｖであり、セット動作に必要な電圧の平均値は１．５３Ｖである。図８Ａの分布に示すように、各動作に必要な電圧の平均値の差は０．８９Ｖあるが、可変抵抗素子ＶＲの特性による動作電圧のばらつきを考慮に入れると、確実にリセット動作を実行するためにはリセット電圧として０．６４Ｖ＋０．３３Ｖ程度の電圧を印加する必要がある。この場合、可変抵抗素子ＶＲのセット動作が発生するセット電圧の分布の下限（１．５３Ｖ−０．７５Ｖ）とリセット電圧との間のマージンがなくなる。
【００４９】
また、可変抵抗素子ＶＲとダイオードＤｉとが接続されたメモリセルＭＣに電圧を印加する場合、ダイオードＤｉによる電圧降下の値はセット動作時には０．６Ｖ±０．１Ｖ、リセット動作時には１．０Ｖ±０．１７Ｖである。メモリセルＭＣに印加する電圧は、可変抵抗素子ＶＲの各動作に必要な電圧にダイオードＤｉによる電圧降下の分の電圧をそれぞれ加える必要がある。この場合、確実にリセット動作を実行するためメモリセルＭＣに印加する電圧は、２．１４Ｖ程度となる。そのため、図８Ｂの分布に示すように、各動作に必要な電圧の平均値の差は０．４９Ｖまで狭まり、リセット動作の印加電圧でセット動作が発生してしまうメモリセルＭＣが、メモリセルアレイ内に配置されたメモリセルＭＣの半分程度となってしまう。すなわち、半数のメモリセルＭＣに対しては、リセット動作を正常に実施できない状態となっている。
【００５０】
そして、図８Ｃに示すように、メモリセルＭＣに加えて配線抵抗やトランジスタの電圧降下を考慮すると、リセット動作に必要な電圧はさらに大きなものとなる。確実にリセット動作を実行するために印加するリセット電圧が、殆どのメモリセルＭＣのセット動作に必要な電圧を超えてしまい、抵抗変化メモリ装置が制御不可能な状態となる。
【００５１】
ここで、本実施の形態の抵抗変化メモリ装置において、１つのメモリセルＭＣに対しリセット動作を実行する場合を考える。図９Ａ〜図９Ｃは、抵抗変化メモリ装置の１つのメモリセルＭＣの動作時における条件を説明するグラフである。図９Ａ〜図９Ｃの横軸は印加される電圧であり、縦軸は印加電圧により状態が変化するメモリセルの発生頻度である。この例では、１つのメモリセルに対して、２０×１０３回の動作を繰り返した場合の分布を示している。図９Ａは可変抵抗素子ＶＲ単体に電圧を印加した場合、図９Ｂは可変抵抗素子ＶＲとダイオードＤｉとが接続されたメモリセルＭＣに電圧を印加した場合、図９ＣはメモリセルＭＣに配線及び配線選択トランジスタを介して電圧を印加した場合をそれぞれ示している。
【００５２】
図７において示したように、可変抵抗素子ＶＲ単体に電圧を印加する場合、可変抵抗素子ＶＲのリセット動作に必要な電圧の平均値は０．６４Ｖであり、セット動作に必要な電圧の平均値は１．５３Ｖである。ここで、１つの可変抵抗素子ＶＲに動作を繰り返した際にも、可変抵抗素子ＶＲの劣化等により動作に必要な電圧の値は変化する。ただし、メモリセルＭＣ１つあたりのリセット動作に必要な電圧の標準偏差σは０．０２１Ｖであり、セット動作に必要な電圧の標準偏差σは０．０４９Ｖである。この値は、複数のメモリセルＭＣの間での特性のばらつきに比べて小さい。そのため、図９Ａの分布に示すように、可変抵抗素子ＶＲの劣化等による動作電圧のばらつきを考慮に入れても、確実にリセット動作を実行することができるリセット電圧の分布の上限と、可変抵抗素子ＶＲのセット動作が発生するセット電圧の分布の下限との間にマージンが確保される。
【００５３】
また、図９Ｂに示すように、ダイオードＤｉによる電圧降下の値を考慮に入れても、メモリセルＭＣのリセット電圧の分布の上限と、セット電圧の分布の下限との間にマージンが確保されている。
【００５４】
図９Ｃに示すように、メモリセルＭＣに加えて配線抵抗やトランジスタの電圧降下を考慮すると、確実にリセット動作を実行することのできるリセット電圧の分布の上限が、メモリセルＭＣのセット電圧の分布の下限に達する場合が生じ得る。しかし、この２つの分布の重なりは小さいため、動作電圧や電流の微調整によりマージンを確保することは可能である。
【００５５】
図８Ａ〜図８Ｃに示したように、メモリセルアレイ内の複数のメモリセルＭＣに対して同時にリセット動作を実行しようとすると、リセット動作時に印加される電圧がセット電圧を超えて誤セットが発生するおそれがある。しかし、図９Ａ〜図９Ｃに示したように、メモリセルＭＣ１つごとであれば、リセット電圧とセット電圧の間にマージンをとることが可能である。
【００５６】
このことを利用して、本実施の形態の抵抗変化メモリ装置は、並列にリセット動作を実行する複数のメモリセルＭＣの状態の遷移が完了するまで、リセットパルス印加動作とメモリセルの抵抗状態を検出するリセットベリファイ動作とを繰り返す。すなわち、抵抗変化メモリ装置は、ビット線ＢＬに印加されるリセット電圧Ｖｒｅｓｅｔを小さな値から順次上昇させてリセットパルスを印加して、高抵抗状態に変化したメモリセルにはその後リセットパルスを印加せず、リセット動作を終了する。一方、低抵抗状態のままのメモリセルには、電圧値を上昇させたリセットパルスを再度印加してリセット動作を継続する。
【００５７】
上述のように、複数回のリセットパルス印加動作においては、ビット線ＢＬに印加されるリセット電圧Ｖｒｅｓｅｔを、電圧Ｖｒｅｓｅｔ、電圧Ｖｒｅｓｅｔ＋Ｖα、電圧Ｖｒｅｓｅｔ＋２＊Ｖα、・・・、電圧Ｖｒｅｓｅｔ＋ｎ＊Ｖαというように順次所定の値（Ｖα）だけ上昇させる。以下、リセットパルス印加動作の最初に印加するリセット電圧Ｖｒｅｓｅｔの設定値及びリセット電圧の上昇幅Ｖαの設定値について詳述する。
【００５８】
図１０は、本実施の形態の抵抗変化メモリ装置のリセット動作における印加電圧を説明する図である。図１０（ａ）は、図９Ｃに示すメモリセルＭＣ１つあたりのリセット電圧とセット電圧の分布を模式的に示したものである。図１０（ａ）において、１つのメモリセルＭＣでのリセット動作に必要な電圧の分布の最大値・最小値をＶｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）、Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍｉｎ）で表し、セット動作に必要な電圧の分布の最小値をＶｓｅｔ＿Ｂｉｔ（Ｍｉｎ）で表している。
【００５９】
図１０（ｂ）は、図８Ｃに示すメモリセルアレイ全体でのメモリセルＭＣのリセット電圧とセット電圧の分布を模式的に示したものである。図１０（ｂ）において、メモリセルアレイ内のメモリセルＭＣのリセット動作に必要な電圧の分布の最大値・最小値をＶｒｅｓｅｔ＿Ｃｈｉｐ（Ｍａｘ）、Ｖｒｅｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）でそれぞれ表し、セット動作に必要な電圧の分布の最小値をＶｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）で表している。
【００６０】
まず、複数回のリセットパルス印加動作の最初に印加するリセット電圧Ｖｒｅｓｅｔの値について説明する。
【００６１】
複数回の電圧印加の１回目に印加するリセット電圧の電圧値は、メモリセルアレイ内の各メモリセルＭＣのセット動作に必要な電圧の分布の最小値Ｖｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）の値と略同一とする。最初のリセットパルスはメモリセルアレイ内の各メモリセルに一様に印加されるが、１回目のリセット電圧をＶｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）とすれば、リセット電圧の印加によってもメモリセルアレイ内の各メモリセルが誤ってセットされることはない。
【００６２】
ここで、１回目に印加するリセット電圧の電圧値をＶｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）としたが、これはＶｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）以下の値であればどのような値でもよい。すなわち、図１０（ｂ）において番号１で示した範囲であればよい。ただし、Ｖｒｅｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）より小さい電圧値の場合、メモリセルアレイ内のどのメモリセルＭＣにもリセット動作が実行されない。そのため、１回目に印加するリセット電圧の電圧値は、メモリセルＭＣがリセット動作される電圧の分布の最小値Ｖｒｅｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）以上で、且つセット動作される電圧の分布の最小値Ｖｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）以下であることが望ましい。
【００６３】
次に、複数回のリセットパルス印加動作におけるリセット電圧Ｖｒｅｓｅｔの上昇幅Ｖαの値について説明する。
【００６４】
本実施の形態の抵抗変化メモリ装置のリセット動作において、リセット電圧の上昇幅Ｖαの電圧値は、１つのメモリセルＭＣのセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）から、リセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）を引いた値と略同一とする。図１０（ａ）に示すように、メモリセルＭＣ１つごとでは、リセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）とセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）との間にはマージンがある。このマージンの値をリセット電圧の上昇幅Ｖαとする。
【００６５】
ここで、メモリセルＭＣのリセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）とセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）との間のマージンは、メモリセルＭＣごとに異なる値をとり得る。その場合、メモリセルアレイ内でリセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）とセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）との差が最小値となるメモリセルＭＣの値を、リセット電圧の上昇幅Ｖαとして用いることができる。
【００６６】
また、メモリセルＭＣのリセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）とセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）との差として所定の値を規定しておき、その所定の値よりマージンが小さいセルは不良セルとして動作から除外することもできる。ここで、リセット動作の動作速度として数ＭＢ／ｓｅｃを確保するためには、リセット電圧を上昇させて印加する回数は３回程度が望ましい。このとき、メモリセルアレイ内のメモリセルＭＣのセット電圧の分布の最小値Ｖｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）とリセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｃｈｉｐ（Ｍａｘ）との差の３分の１程度の値を所定の値として規定すればよい。
【００６７】
本実施の形態の抵抗変化メモリ装置は、図１０（ｂ）に示すように、１回目のリセット電圧をＶｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）として、電圧Ｖｒｅｓｅｔ＿Ｃｈｉｐ（Ｍａｘ）に達するまで印加電圧を順次所定の値（Ｖα）だけ上昇させてリセット動作を実行する。また、リセットパルスを印加するごとにベリファイ動作を実行してメモリセルの抵抗状態を読み出し、抵抗状態が高抵抗状態に変化したメモリセルＭＣには、その後リセットパルスを印加しない。そして、リセットパルスの電圧がＶｒｅｓｅｔ＿Ｃｈｉｐ（Ｍａｘ）に達した場合にリセット動作を終了する。１回目のパルス印加後、リセット動作の終了までに必要な電圧の上昇回数は、以下の数１で表される。
【００６８】
【数１】
2010218616.tif 000003
【００６９】
この数１に、初回のリセットパルス印加を合わせた数が、リセット動作全体でのパルス印加回数となる。
【００７０】
本実施の形態の抵抗変化メモリ装置は、リセット電圧の上昇幅Ｖαの電圧値を１つのメモリセルのセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）から、リセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）を引いた値と略同一としている。そのため、ある回でのリセットパルス印加により状態が遷移しなかったメモリセルＭＣが、次の回のリセットパルス印加によってリセット状態に変化し、且つセット電圧を超えて誤セットされるという事態が発生することがない。なぜなら、前の回で、ある１つのメモリセルＭＣのリセット電圧の分布に達しなかったリセット電圧は、次の回に電圧値をＶα上昇させただけでは、そのメモリセルのセット電圧の分布に到達することはないからである。
【００７１】
上述のように印加電圧の上昇幅Ｖαを調整するとともに、リセットパルス印加動作とリセットベリファイ動作とを実行することにより、誤セットの発生を防止して安定したリセット動作を達成することができる。
【００７２】
［制御回路の構成］
次に、リセット動作時に、ビット線ＢＬにリセット電圧Ｖｒｅｓｅｔを、ワード線ＷＬ０１に電圧Ｖｓｓを印加する抵抗変化メモリ装置の回路構成について、図１１〜図１９を参照して説明する。ここでは、ワード線方向に２ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図１１は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。
【００７３】
図１１に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、及びカラム系周辺回路２４により構成される。
【００７４】
本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。
書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧Ｖｒｅｓｅｔを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（Ｖｒｅｓｅｔ）が印加される。
ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００７５】
本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある４本のビット線ＢＬからなるビット線群ＢＬｙ＜３：０＞のうちの１つを選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、ビット線ＢＬが選択駆動される。
センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞はカラムスイッチ２０に接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、リセット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞に電圧Ｖｒｅｓｅｔが供給される。
センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００７６】
次に、図１２〜図１５を参照して、ロウ制御回路の構成を詳細に説明する。図１２〜図１５は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【００７７】
［ロウデコーダ１０の構成］
図１１及び図１２に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。
図１２に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。
【００７８】
［メインロウデコーダ１１の構成］
図１１及び図１３に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。メインロウデコーダ１１は階層化構造を有するワード線ＷＬを駆動するためのプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図１２のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図１３に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。
図１３に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。
また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。
【００７９】
［書き込み駆動線ドライバ１２の構成］
図１１及び図１４に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。
書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧Ｖｒｅｓｅｔが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。
【００８０】
［ロウ電源線ドライバ１３の構成］
図１１及び図１５に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。
また、ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶｒｅｓｅｔがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。
【００８１】
次に、図１６〜図１９を参照して、カラム制御回路の構成を詳細に説明する。図１６〜図１９は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【００８２】
［カラムスイッチ２０の構成］
図１１及び図１６に示されるように、カラムスイッチ２０には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜３：０＞が接続されている。また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線群ＢＬｙ＜３：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ０〜ＬＤＱ３までの４本の配線からなる配線である。
図１６に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を４つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜３：０＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜３：０＞のいずれか１本に接続されている。
【００８３】
［カラムデコーダ２１の構成］
図１１及び図１７に示されるように、カラムデコーダ２１には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の４つのトランジスタ対（図１６のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は４本のビット線群ＢＬｙ＜３：０＞のいずれか１本を選択することができる。カラムデコーダ２１は、図１７に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙごとに有している。
図１７に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。
また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。
【００８４】
［センスアンプ／書き込みバッファ２２の構成］
図１１及び図１８に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧Ｖｒｅｓｅｔが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。
次にセンスアンプ部分について、その構成を説明する。ローカルデータ線ＬＤＱ＜３：０＞は、スイッチＳＷ２を介してセンスアンプＳ／Ａに接続されている。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いることができる。センスアンプＳ／Ａにより読み出されたメモリセルＭＣのデータ（抵抗値状態）は、ベリファイ制御回路３０及びデータ入出力線ＩＯ＜３：０＞を介して外部に転送される。ベリファイ制御回路３０は、例えばリセット動作時に用いられ、複数回のリセットパルスの印加ごとにメモリセルＭＣの抵抗値状態をセンスアンプＳ／Ａから受け取る。メモリセルＭＣの抵抗状態が高抵抗状態に遷移した場合、ベリファイ制御回路３０は、スイッチＳＷ１を閉じてメモリセルＭＣに対するその後のリセットパルスの印加を停止させる。また、メモリセルＭＣの抵抗状態が低抵抗状態のままである場合、ベリファイ制御回路３０は、そのメモリセルＭＣに対するリセットパルスの印加を継続させる。リセット動作を行うメモリセルＭＣが全て高抵抗状態に遷移したとの情報をセンスアンプＳ／Ａから得た場合、ベリファイ制御回路３０は、データ入出力線Ｉ／Ｏを介してその情報を外部の制御回路に伝える。この情報に基づき、抵抗変化メモリ装置のリセット動作が終了する。
【００８５】
［カラム電源線ドライバ２３の構成］
図１１及び図１９に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。
また、カラム電源線ドライバ２３において、電源ＶｒｅｓｅｔがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。
【００８６】
次に、このように構成された抵抗変化メモリ装置のリセット動作について説明する。まず、リセット動作時における抵抗変化メモリ装置のロウ制御回路の動作について、図１１〜図１５を参照して説明する。図１１に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線群ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。
【００８７】
［ロウ電源線ドライバ１３の動作］
リセット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。リセット動作時に、ロウ電源線ドライバ１３はロウ電源線ＶＲｏｗを電圧Ｖｒｅｓｅｔに駆動する。
【００８８】
［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧（Ｖｒｅｓｅｔ）が書き込み駆動線ＷＤＲＶに印加される。
【００８９】
次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。
【００９０】
［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。
次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。
【００９１】
［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ワード線群ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しないその他の書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（例えばＶｒｅｓｅｔ）が印加されている。ワード線群ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧Ｖｒｅｓｅｔが印加される。
また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード群線ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧（Ｖｒｅｓｅｔ）が印加される。これにより、リセット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線ＷＬにはロウ電源線ＶＲｏｗの電圧（Ｖｒｅｓｅｔ）が印加される。
【００９２】
次に、セット動作時における抵抗変化メモリ装置のカラム制御回路の動作について、図１１及び図１６〜図１９を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線群ＢＬｙ＜３：０＞には、ローカルデータ線ＬＤＱ＜３：０＞に印加されている電圧が印加される。また、ローカルデータ線ＬＤＱ＜３：０＞には、センスアンプ／書き込みバッファ２２を介してカラム電源線ＶＣｏｌ１の電圧が印加される。まず、ローカルデータ線ＬＤＱ＜３：０＞及びカラム電源線ＶＣｏｌ１に対する電圧の印加動作について説明する。 
【００９３】
［カラム電源線ドライバ２３の動作］
リセット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。リセット動作時に、カラム電源線ドライバ２３はカラム電源線ＶＣｏｌ１を電圧Ｖｒｅｓｅｔに駆動する。
【００９４】
［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、セット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜３：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。ローカルデータ線ＬＤＱ＜３：０＞の場合、ＣＭＯＳインバータＣＭＯＳ１３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１３を介してカラム電源線ＶＣｏｌ１の電圧（Ｖｒｅｓｅｔ）がスイッチＳＷ１を介してローカルデータ線ＬＤＱ＜３：０＞に印加される。書き込みデータに対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ１３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１５を介して接地電圧Ｖｓｓ（例えば０Ｖ）がスイッチＳＷ１を介してローカルデータ線ＬＤＱに印加される。
【００９５】
次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙ、ＣＳＬｂｙとビット線群ＢＬｙ＜３：０＞との選択駆動動作について説明する。
【００９６】
［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ３の入力端子には、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜１２７：０＞のうち選択されたｙ（例えばｙ＝０）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。まず、選択されたｙ（例えばｙ＝０）について説明する。選択されたｙ（例えばｙ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０に供給される。また、カラム選択線ＣＳＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＮ１４を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｂ０に供給される。すなわち、選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給される。
次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。また、カラム選択線ＣＳＬｙの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＰ１２を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬｂｙに供給される。すなわち、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給される。
【００９７】
［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙに供給された信号に基づき、ローカルデータ線ＬＤＱ＜３：０＞の電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂｙには、“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｌ”信号が供給される。そのため、選択されたビット線群ＢＬ０＜３：０＞には導通したトランジスタＱＮ１２を介してローカルデータ線ＬＤＱ＜３：０＞のリセット電圧Ｖｒｅｓｅｔが印加される。これにより、ビット線群ＢＬ０＜３：０＞にリセット電圧（例えばＶｒｅｓｅｔ）が印加される。
一方、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｈ”信号が供給される。そのため、ビット線群ＢＬｙ＜３：０＞には導通したトランジスタＱＮ１２を介して接地電圧Ｖｓｓ＝０Ｖが印加される。これにより、リセット動作時には書き込みデータにより選択されたビット線ＢＬ０＜３：０＞にリセット電圧Ｖｒｅｓｅｔが印加され、その他の全てのビット線ＢＬには接地電圧（０Ｖ）が印加される。
【００９８】
上述のカラム制御回路において、リセット動作時に、選択メモリセルＭＣ１０〜１３に接続された選択ビット線ＢＬ００〜０３に電圧ＶＲＥＳＥＴを印加する構成を説明した。このカラム制御回路の電流経路に例えばクランプトランジスタを設け、クランプトランジスタのゲートに印加される電圧を制御することにより、複数回のリセットパルス印加時に発生させるリセット電圧の値を所定の電圧幅Ｖαずつ上昇させることができる。
【００９９】
本実施の形態の抵抗変化メモリ装置は、リセット電圧の上昇幅Ｖαの電圧値を１つのメモリセルのセット電圧の分布の最小値Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）から、リセット電圧の分布の最大値Ｖｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）を引いた値と略同一としている。そのため、ある回でのリセットパルス印加により状態が遷移しなかったメモリセルＭＣが、次の回のリセットパルス印加によってリセット状態に変化し、且つセット電圧を超えて誤セットされるという事態が発生することがない。印加電圧の上昇幅Ｖαを調整するとともに、リセットパルス印加動作とリセットベリファイ動作とを実行することにより、誤セットの発生を防止して安定したリセット動作を達成することができる。
【０１００】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。
【０１０１】
例えば、図９Ａ〜Ｃに示すように、リセット電圧とセット電圧のマージンは、制御回路からメモリセルＭＣに至るまでの配線の寄生抵抗による影響を受ける。そのため、選択メモリセルＭＣのメモリセルアレイ内での位置に基づいて、リセット電圧の上昇幅Ｖαを変えることができる。これにより、配線抵抗の電圧降下を考慮に入れたリセット電圧の制御ができる。すなわち、配線の寄生抵抗による影響が小さい場合、リセット電圧とセット電圧との間のマージンは大きくなり、リセット電圧の上昇幅Ｖαも大きくなる。そのため、リセット電圧の印加回数を少なくすることができ、リセット動作速度を速くすることができる。また、配線の寄生抵抗による影響が大きい場合、リセット電圧とセット電圧との間のマージンは小さくなる。この場合、リセット電圧の上昇幅Ｖαが小さくなり、リセット電圧の上昇幅を細かく制御することになる。
【０１０２】
また、上述のリセット動作は、複数回のリセットパルス印加動作で選択ビット線ＢＬに印加するリセット電圧Ｖｒｅｓｅｔを上昇させる場合を説明したが、非選択ワード線ＷＬに印加する非選択ワード線電圧の値もリセット電圧と同様に上昇させることができる。これにより、動作を実行しない非選択メモリセルＭＣに不要な電位差がかかることがない。
【０１０３】
１つのメモリセルＭＣのＶｒｅｓｅｔ＿Ｂｉｔ（Ｍａｘ）や、Ｖｓｅｔ＿Ｂｉｔ（Ｍｉｎ）、及びメモリセルアレイのＶｒｅｓｅｔ＿Ｃｈｉｐ（Ｍａｘ）や、Ｖｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）の値は、予めダイソートテストなどで計測することができる。これらの値は、例えばカラム制御回路の周辺回路に設けられたＲＯＭＦＵＳＥ等のデータ記憶領域や外部の記憶領域に保持され、リセット動作の実行時に読み出される構成とすることが可能である。
【０１０４】
そして、本発明の実施の形態の抵抗変化メモリ装置は、リセット動作時のリセット電圧を順次上昇させる構成としたが、リセット電圧を電流換算したリセット電流の値を順次上昇させる構成としてもよい。
【符号の説明】
【０１０５】
１・・・半導体基板、  ２・・・メモリブロック、  ３・・・配線領域、  ４・・・ビット線コンタクト領域、  ５・・・ワード線コンタクト領域、  ６・・・ビット線コンタクト、  ７・・・ワード線コンタクト、  １０・・・ロウデコーダ、  １１・・・メインロウデコーダ、  １２・・・書き込み駆動線ドライバ、  １３・・・ロウ電源線ドライバ、  １４・・・ロウ系周辺回路、  ２０・・・カラムスイッチ、  ２１・・・カラムデコーダ、  ２２・・・センスアンプ／書き込みバッファ、  ２３・・・カラム電源線ドライバ、  ２４・・・カラム系周辺回路、  ３０・・・ベリファイ制御回路、  ＭＡ・・・メモリセルアレイ、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  Ｄｉ・・・ダイオード、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線。
【図１】
2010218616.tif 000004
【図２】
2010218616.tif 000005
【図３】
2010218616.tif 000006
【図４】
2010218616.tif 000007
【図５Ａ】
2010218616.tif 000008
【図５Ｂ】
2010218616.tif 000009
【図６Ａ】
2010218616.tif 000010
【図６Ｂ】
2010218616.tif 000011
【図６Ｃ】
2010218616.tif 000012
【図７】
2010218616.tif 000013
【図８Ａ】
2010218616.tif 000014
【図８Ｂ】
2010218616.tif 000015
【図８Ｃ】
2010218616.tif 000016
【図９Ａ】
2010218616.tif 000017
【図９Ｂ】
2010218616.tif 000018
【図９Ｃ】
2010218616.tif 000019
【図１０】
2010218616.tif 000020
【図１１】
2010218616.tif 000021
【図１２】
2010218616.tif 000022
【図１３】
2010218616.tif 000023
【図１４】
2010218616.tif 000024
【図１５】
2010218616.tif 000025
【図１６】
2010218616.tif 000026
【図１７】
2010218616.tif 000027
【図１８】
2010218616.tif 000028
【図１９】
2010218616.tif 000029