(57)【要約】【課題】チャンネル長および延長ソース／ドレイン領域のドーピング条件によって閾値電圧を調製できる半導体素子の提供。【解決手段】ＳＯＩ構造の半導体層の上に形成された高Ｖｔ素子と、前記半導体層の上に形成され、高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子とを有し、高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴ素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Ｖｔ素子は低Ｖｔ素子よりもチャンネル長が長いＳＯＩ構造の半導体素子。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板層、前記シリコン基板層の上に形成された絶縁体層、前記絶縁体層上に形成された半導体層、前記半導体層に形成された高Ｖｔ（閾値電圧）素子、および前記半導体層に形成され、前記高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子を有し、前記高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴであって、前記半導体層上に配設されたゲート電極と、前記ゲート電極が前記半導体層から絶縁されるように前記半導体層と前記ゲート電極との間に配設されたゲート酸化物層と、ｎ型またはｐ型不純物によって前記半導体における前記ゲート電極に隣接する領域をドーピングすることにより形成されるソース領域と、前記ゲート電極を挟んで前記ソース領域の反対側に位置し、ｎ型またはｐ型不純物によって前記半導体層をドーピングすることにより形成されるドレイン領域と、前記ソース領域と前記ゲート電極との間に位置し、ｎ型またはｐ型不純物によって前記半導体層を前記ソース領域よりも低いドーピング濃度でドーピングすることにより形成される延長ソース領域（source extension domain）と、前記ドレイン領域と前記ゲート電極との間に位置し、ｎ型またはｐ型不純物によって前記半導体層を前記ドレイン領域よりも低いドーピング濃度でドーピングすることにより形成される延長ドレイン領域（drain extension domain）と、延長ソース領域と延長ドメイン領域との間の部分であるチャンネルと、を備え、高Ｖｔ素子は低Ｖｔ素子よりもチャンネルの長さが長い半導体素子。
【請求項２】
高Ｖｔ素子と低Ｖｔ素子とにおいて、ソース領域とドレイン領域とは同一の種類の不純物によって半導体層をドーピングすることにより形成されている請求項１に記載の半導体素子。
【請求項３】
高Ｖｔ素子と低Ｖｔ素子とにおいて、延長ソース領域と延長ドレイン領域とは同一の種類の不純物によって半導体層をドーピングすることにより形成されている請求項１または２に記載の半導体素子。
【請求項４】
シリコン基板に絶縁層を形成し、前記絶縁層の上に半導体層を形成し、前記半導体層の上に酸化物層を形成し、前記酸化物層の上に高Ｖｔ素子と低Ｖｔ素子とのゲート電極を形成し、前記酸化物層の夫々のゲート電極の外側の領域を除去し、ｎ型またはｐ型不純物によって前記半導体層をドーピングすることによって前記ゲート電極に隣接する領域に延長ソース領域および延長ドレイン領域を形成し、次に、前記延長ソース領域および延長ドレイン領域を同一または異なるｎ型またはｐ型不純物によってドーピングすることによって前記高Ｖｔ素子および前記低Ｖｔ素子のソース層およびドレイン層を形成する工程からなる請求項１〜３の何れか１項に記載の半導体素子の製造プロセスであって、延長ソース領域と延長ドレイン領域との間の領域であるチャンネルの長さが、高Ｖｔ素子において低Ｖｔ素子よりも長くなるように、延長ソース領域および延長ドレイン領域を形成する工程を実施する請求項１〜３の何れか１項に記載の半導体素子を製造するためのプロセス。
【請求項５】
延長ソース領域と延長ドレイン領域とを形成する工程において、絶縁層であるゲートスペーサを、高Ｖｔ素子のゲート電極の外側に絶縁材料で形成し、次いで前記高Ｖｔ素子の延長ソース領域と延長ドレイン領域とを形成し、一方、低Ｖｔ素子の延長ソース領域と延長ドレイン領域とは、Ｖｔ素子のゲート電極の外側にゲートスペーサを形成することなく形成する請求項４に記載のプロセス。
【請求項６】
延長ソース領域および延長ドレイン領域を形成する工程において、高Ｖｔ素子と低Ｖｔ素子とにおいて半導体層を同一種類の不純物でドーピングすることにより、延長ソース領域と延長ドレイン領域とを形成する請求項４または５のプロセス。
【請求項７】
ソース領域およびドレイン領域を形成する工程において、高Ｖｔ素子と低Ｖｔ素子とにおいて延長ソース領域および延長ドレイン領域を同一種類の不純物でドーピングすることにより、ソース領域とドレイン領域とを形成する請求項４〜６の何れか１項のプロセス
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャンネルの薄いＳＯＩ構造を有する半導体素子およびその製造方法に関し、特に、チャンネル長およびソース／ドレインのドーピング条件によって閾値電圧を調整できる半導体素子に関する。
【背景技術】
【０００２】
回路技術においては、複数のＶｔ（閾値電圧）を有するトランジスタ、たとえば低電力向け用途の高Ｖｔトランジスタと高速動作向け用途の低Ｖｔトランジスタとの組合せが要求されることが多い。
【０００３】
従来のバルクＣＭＯＳ型集積回路の主要な問題点には、パンチスルー効果、ラッチアップ効果、およびドレイン／ソースと基板との間の寄生容量がある。
【０００４】
集積回路が形成される基礎的な材料として、シリコン基板上のシリコン酸化物層の上におけるシリコン層を使用するＳＯＩ（silicon-on-insulator）技術を使用する場合には、これらの問題は低減される。
【０００５】
ＳＯＩ  ＭＯＳＦＥＴは、従来のバルクＭＯＳＦＥＴと比べたとき、ラッチアップ効果を排除できること、短チャンネル効果を低減できること、耐放射線性（radiation hardness）を向上させることができること、寄生接合容量を低減できること、および低電力および高速用素子を提供できることなど種々の有利性がある。超薄型ＳＯＩ素子は、理想的なサブスレショルド係数を有し、移動度が改善され、短チャンネル効果が低減される故に有望である。
【０００６】
上述の問題は、シリコン酸化物の電気絶縁層の上にシリコンの薄い層（たとえば、厚さが３０ｎｍ以下）を形成した超薄型ＳＯＩ構造を用いることにより低減できる。
【０００７】
長薄型ＳＯＩ構造を有する素子としては、以下の例、即ちシリコン基板層、シリコン基板層に形成された絶縁層、絶縁層の上に形成された半導体層、および半導体層に形成された第１トランジスタと第２トランジスタを有し、第１トランジスタはシリコン基板上に形成された高ドーピング領域と低ドーピング領域とを有する高電圧ＭＯＳ  ＦＥＴであり、第２トランジスタは、半導体層上に形成された高ドーピング領域と低ドーピング領域とを有する低電圧ＭＯＳ  ＦＥＴであるＳＯＩ基板上に形成された半導体素子が提案された（特許文献１）。
【０００８】
前記従来技術によれば、前記従来技術に係る半導体素子は以下の工程で製造できる。
【０００９】
最初に、シリコン層の上に絶縁層および半導体層を形成し、第２トランジスタを形成すべき領域（以下、「第２トランジスタ形成領域」という。）の半導体層をフォトレジストで覆う。
【００１０】
二番目に、第１トランジスタを形成すべき領域（以下、「第１トランジスタ形成領域」という。）の半導体層と絶縁層とを除去してシリコン基板を露出させる。そして、シリコン基板の露出された領域に第１トランジスタの低濃度ドーピング領域を形成する。
【００１１】
三番目に、フォトレジストを除去し、第２トランジスタのゲート絶縁層およびゲート電極を第２トランジスタ形成領域の半導体層上に形成する。そして、第１トランジスタ形成領域をフォトレジストで覆って第２トランジスタの低濃度ドーピング領域を第２トランジスタ形成領域の半導体層に形成する。
【００１２】
最後に、第１トランジスタおよび第２トランジスタのサイドウォールを形成し、第２トランジスタの高濃度ドーピング領域を第２トランジスタ形成領域の半導体層に形成し、第１トランジスタの高濃度ドーピング領域を第１トランジスタ形成領域のシリコン層に形成する。
【００１３】
【特許文献１】特開２００８−０８５２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来技術の半導体素子においては、第１トランジスタのＬＤＤ領域の長さを第２トランジスタのＬＤＤ領域の長さと異なるように設定することにより、第１トランジスタのＶｔを第２トランジスタのＶｔとは異なる電圧に設定している。それ故に、半導体素子の第１トランジスタ（高電圧ＭＯＳ  ＦＥＴ）と第２トランジスタ（低電圧ＭＯＳ  ＦＥＴ）とは同一の基板上に形成することができず、半導体素子を製造するために複雑なプロセスが要求される。
【００１５】
本発明は、前記問題に鑑みてなされたものであり、前記従来技術の半導体素子と比較してより簡単なプロセスで製造することができ、高電圧ＭＯＳ  ＦＥＴと低電圧ＭＯＳ  ＦＥＴとが同一の基板上に形成された超薄型ＳＯＩ構造の半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１は、シリコン基板層、前記シリコン基板層の上に形成された絶縁体層、前記絶縁体層上に形成された半導体層、前記半導体層に形成された高Ｖｔ（閾値電圧）素子、および前記半導体層に形成され、前記高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子を有し、前記高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴであって、前記半導体層上に配設されたゲート電極と、前記ゲート電極が前記半導体層から絶縁されるように前記半導体層と前記ゲート電極との間に配設されたゲート酸化物層と、ｎ型またはｐ型不純物によって前記半導体における前記ゲート電極に隣接する領域をドーピングすることにより形成されるソース領域と、前記ゲート電極を挟んで前記ソース領域の反対側に位置し、ｎ型またはｐ型不純物によって前記半導体層をドーピングすることにより形成されるドレイン領域と、前記ソース領域と前記ゲート電極との間に位置し、ｎ型またはｐ型不純物によって前記半導体層を前記ソース領域よりも低いドーピング濃度でドーピングすることにより形成される延長ソース領域（source extension domain）と、前記ドレイン領域と前記ゲート電極との間に位置し、ｎ型またはｐ型不純物によって前記半導体層を前記ドレイン領域よりも低いドーピング濃度でドーピングすることにより形成される延長ドレイン領域（drain extension domain）と、延長ソース領域と延長ドメイン領域との間の部分であるチャンネルと、を備え、高Ｖｔ素子は低Ｖｔ素子よりもチャンネルの長さが長い半導体素子に関する。
【００１７】
請求項２は、請求項１の半導体素子であって、高Ｖｔ素子と低Ｖｔ素子とにおいて、ソース領域とドレイン領域とが同一の種類の不純物によって半導体層をドーピングすることにより形成されたものに関する。
【００１８】
請求項３は、請求項１または２の半導体素子であって、高Ｖｔ素子と低Ｖｔ素子とにおいて、延長ソース領域と延長ドレイン領域とが同一の種類の不純物によって半導体層をドーピングすることにより形成されたものに関する。
【００１９】
請求項４は、シリコン基板に絶縁層を形成し、前記絶縁層の上に半導体層を形成し、前記半導体層の上に酸化物層を形成し、前記酸化物層の上に高Ｖｔ素子と低Ｖｔ素子とのゲート電極を形成し、前記酸化物層の夫々のゲート電極の外側の領域を除去し、ｎ型またはｐ型不純物によって前記半導体層をドーピングすることによって前記ゲート電極に隣接する領域に延長ソース領域および延長ドレイン領域を形成し、次に、前記延長ソース領域および延長ドレイン領域を同一または異なるｎ型またはｐ型不純物によってドーピングすることによって前記高Ｖｔ素子および前記低Ｖｔ素子のソース層およびドレイン層を形成する工程からなる請求項１〜３の何れか１項に記載の半導体素子の製造プロセスであって、延長ソース領域と延長ドレイン領域との間の領域であるチャンネルの長さが、高Ｖｔ素子において低Ｖｔ素子よりも長くなるように、延長ソース領域および延長ドレイン領域を形成する工程を有する請求項１〜３の何れか１項に記載の半導体素子の製造プロセスに関する。
【００２０】
請求項５は、請求項４のプロセスであって、延長ソース領域と延長ドレイン領域とを形成する工程において、絶縁層であるゲートスペーサを、高Ｖｔ素子のゲート電極の外側に絶縁材料で形成し、次いで前記高Ｖｔ素子の延長ソース領域と延長ドレイン領域とを形成し、一方、低Ｖｔ素子の延長ソース領域と延長ドレイン領域とは、Ｖｔ素子のゲート電極の外側にゲートスペーサを形成することなく形成するものに関する。
【００２１】
請求項６は、請求項４または５のプロセスであって、延長ソース領域および延長ドレイン領域を形成する工程において、高Ｖｔ素子と低Ｖｔ素子とにおいて半導体層を同一種類の不純物でドーピングすることにより、延長ソース領域と延長ドレイン領域とを形成するものに関する。
【００２２】
請求項７は、請求項４〜６の何れか１項のプロセスであって、ソース領域およびドレイン領域を形成する工程において、高Ｖｔ素子と低Ｖｔ素子とにおいて延長ソース領域および延長ドレイン領域を同一種類の不純物でドーピングすることにより、ソース領域とドレイン領域とを形成するものに関する。
【発明の効果】
【００２３】
請求項１に記載の発明によれば、高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが同じ基板に形成された超薄型ＳＯＩ構造の半導体素子が提供される。
【００２４】
請求項２に記載の発明によれば、異なる不純物でドーピングして形成されたソース領域とドレイン領域とを有する半導体素子と比較してより単純なプロセスで製造できる半導体素子が提供される。
【００２５】
請求項３の発明によれば、異なる不純物でドーピングして形成された延長ソース領域と延長ドレイン領域とを有する半導体素子と比較してより単純なプロセスで製造できる半導体素子が提供される。
【００２６】
請求項４のプロセスにおいては、チャンネルの長さを設定するだけで、高Ｖｔ素子と低Ｖｔ素子とが形成される故に、高Ｖｔ素子と低Ｖｔ素子とを有する半導体素子を、従来のプロセスと比較して遥かに単純なプロセスで製造できる。
【００２７】
請求項５のプロセスにおいては、高Ｖｔ素子では、ゲート電極の外側にゲートスペーサを形成してから延長ソース領域と延長ドレイン領域とを形成することにより、チャンネル長を、低Ｖｔ素子のチャンネル長よりも長く設定できるから、高Ｖｔ素子と低Ｖｔ素子との両方において、何ら複雑なプロセス無しにチャンネル長を決めることができる。
【００２８】
請求項６の発明によれば、半導体層を異なる種類の不純物でドーピングして延長ソース領域と延長ドレイン領域とを形成するプロセスと比較して単純なプロセスが提供される。
【００２９】
請求項７の発明によれば、延長ソース領域と延長ドレイン領域とを異なる種類の不純物でドーピングしてソース領域とドレイン領域とを形成するプロセスと比較して単純なプロセスが提供される。
【図面の簡単な説明】
【００３０】
【図１】図１は、実施形態１のＳＯＩ素子の断面図である。
【図２】図２は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【図３】図３は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【図４】図４は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【図５】図５は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【図６】図６は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【図７】図７は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【図８】図８は、実施形態１のＳＯＩ素子を製造するためのプロセスの一部分を示す流れ図である。
【発明を実施するための形態】
【００３１】
１．実施形態１
本発明の半導体素子の一例であるＳＯＩ素子について以下に記載する。
図１に示すように、実施形態１に係るＳＯＩ素子２００は、高Ｖｔを有するＭＯＳＦＥＴである高Ｖｔ素子１００と、高Ｖｔ素子よりも低いＶｔを有するＭＯＳＦＥＴである低Ｖｔ素子１０２とを備える。高Ｖｔ素子１００および低Ｖｔ素子１０２の何れもシリコン基板１の上に形成されている。シリコン基板１は、ＳｉＯ２で形成された絶縁埋め込み酸化物層２で覆われている。絶縁埋め込み酸化物層２は、ＳＯＩ（semiconductor on insulator）皮膜３で覆われている。高Ｖｔ素子１００と低Ｖｔ素子１０２とはＳＯＩ皮膜３上に形成されている。高Ｖｔ素子１００が形成される領域と低Ｖｔ素子１０２が形成される領域とは、ＳｉＯ２から形成されたアイソレーション１３によって分離されている。
【００３２】
高Ｖｔ素子１００および低Ｖｔ素子１０２の何れもアモルファスシリコンで形成されたゲート電極５と、ＳＩＯ皮膜３とゲート電極５とを絶縁するゲート酸化物層４と、延長ソース領域８と、ソース領域９と、延長ドレイン領域１０と、ドレイン領域１１とを備える。延長ソース領域８と、ソース領域９と、延長ドレイン領域１０と、ドレイン領域１１とはＳＯＩ皮膜３中に形成されている。ソース領域９は延長ソース領域８の上に形成されている。ドレイン領域１１は延長ドレイン１０の上に形成されている。延長ソース領域８とソース領域９とはＰ型半導体領域である。延長ソース領域８と延長ドレイン領域１０とはＳＯＩ皮膜３にＡｓをドーピングすることにより形成される。ソース領域９とドメイン領域１１とは、夫々延長ソース領域８および延長祖メイン領域１０をＰでドーピングすることにより形成される。したがって、ソース領域９とドレイン領域１１とは夫々延長ソース領域８および延長ドメイン領域１０と比較してドーピング濃度が高い。
【００３３】
高Ｖｔ素子１００および低Ｖｔ素子の何れにも、延長ソース領域８と延長ドメイン領域１０との間にチャンネル１２が形成されている。図１に示すように、高Ｖｔ素子１００においては、低Ｖｔ素子１０２よりもチャンネル１２の長さが長い。しかしながら、ソース領域９とドメイン領域１１との距離ｄは、高Ｖｔ素子１００と低Ｖｔ素子１０２とで同一である。
【００３４】
高Ｖｔ素子１００においては、ゲート電極５とゲート酸化物層４との外側にゲートスペーサ６が形成され、ゲートスペーサ６の外側にゲートサイドウォール７が形成されている。一方、低Ｖｔ素子１０２においては、ゲート電極５とゲート酸化物層４との外側にはゲートサイドウォール７のみが形成されている。
【００３５】
高Ｖｔ素子１００と低Ｖｔ素子の各部分について以下に詳説する。
【００３６】
絶縁埋め込み酸化物層２は、１５００〜３０００オングストロームの厚さを有することが好ましい。ＳＯＩ日案区３は、典型的には約３００オングストローム以下の厚さを有する。ゲート酸化物層４は、１０〜５０オングストロームの厚さを有することが好ましい。ゲート電極５は、典型的には１０００〜２０００オングストロームの厚さを有している。
【００３７】
ゲート酸化物層４は、ＳｉＯ２で形成することができる。ＳｉＯ２以外の絶縁物、たとえばＡｌ２Ｏ３やＨｆＯ２もゲート酸化物層４を形成するのに使用される。
【００３８】
ゲート電極５は、アモルファスシリコンから形成されていることが好ましい。ゲート電極５を形成するアモルファスシリコンは、抵抗を更に減少させるためにＰで高濃度にドーピングされていてもよい。
【００３９】
高Ｖｔ素子１００および低Ｖｔ素子１０２のＶｔは、チャンネル１２の長さを増大させたり減少させたりすることによって変化させることができる。チャンネル１２の長さを増大させるとＶｔを高くすることができる。反対にチャンネル１２の長さを減少させるとＶｔを低下させることができる。
【００４０】
ＳＯＩ素子２００において、高Ｖｔ素子１００は、低Ｖｔ素子１０２よりもチャンネル１２の長さが長い。したがって、高Ｖｔ素子１００は、低Ｖｔ素子１０２よりも高いＶｔを有し、それ故に、高Ｖｔ素子１００は電流漏れが非常に小さく、低電力用途に向いており、一方、低Ｖｔ素子１０２はより高いドレイン電流を示すので高速用途に向いている。
【００４１】
携帯電話や携帯ゲーム機のような携帯機器においては、電力消費が小さいことが要求されるのでＳＯＩ素子が好適に使用される。一方、携帯機器の液晶ディスプレーを駆動するためには、高Ｖｔを有するトランジスタが要求される。ＳＯＩ素子２００は、高Ｖｔ素子と低Ｖｔ素子とを組み合わせたものであるので、携帯機器に好適に使用することができる。
【００４２】
ＳＯＩ素子２００を製造するプロセスについて以下に記載する。
【００４３】
最初に、図２において（Ａ）に示すように、シリコン基板１上に絶縁埋め込み酸化物層２を形成する。そして、図２において（Ｂ）および（Ｃ）に示すように、絶縁埋め込み酸化物層２の上にＳＯＩ皮膜３とゲート酸化物層４とを形成する。次に、図３において（Ａ）に示すように、高Ｖｔ素子１００と低Ｖｔ素子１０２とのゲート電極５が夫々ゲート酸化物層４の上に形成される。高Ｖｔ素子１００と低Ｖｔ素子１０２とのゲート電極５は夫々同一の寸法で形成される。更に、図３において（Ｂ）に示すように、各ゲート電極５の外側のゲート酸化物層４がエッチングされて除去される。
【００４４】
次に、高Ｖｔ素子１００の領域と低Ｖｔ素子１０２の領域とが分離されるように浅部トレンチ分離（shallow trench isolation）プロセスによってアイソレーション１３が形成される。
【００４５】
図４〜図８において、符号（Ａ）および符号（Ｂ）は、夫々高Ｖｔ素子１００の領域および低Ｖｔ素子１０２の領域を示す。高Ｖｔ素子１００の領域または低Ｖｔ素子１０２の領域を囲む長方形は、高Ｖｔ素子１００の領域および低Ｖｔ素子１０２の領域のうち長方形で囲まれた方がフォトレジストマスクで覆われていることを示す。
【００４６】
図４に示すように、アイソレーション１３によって高Ｖｔ素子１００の領域と低Ｖｔ素子１０２の領域とを分離した後、低Ｖｔ素子１０２の領域をフォトレジストで覆い、高Ｖｔ素子１００の領域上において、Ａｌ２Ｏ３やＨｆＯ２のような絶縁材料をゲート電極５およびゲート酸化物層４の外側に成膜してゲートスペーサ６を形成する。
【００４７】
そして、図５に示すように、高Ｖｔ素子１００のＳＯＩ皮膜３を、５×１０１３〜５×１０１４ｃｍ−２のドープ量、３〜５ｋｅＶのエネルギーでＡｓでドーピングし、ＳＯＩ皮膜３に延長ソース領域８と延長ドレイン領域１０とを形成する。延長ソース領域８と延長ドレイン領域１０との間にチャンネル１２が形成される。
【００４８】
次に、図６に示すように、高Ｖｔ素子１００の領域をフォトレジストで覆い、低Ｖｔ素子１０２を覆うフォトレジストを除去し、ＳＯＩ皮膜３にＡｓを植え込んで延長ソース領域８および延長ドレイン領域１０を形成する。Ａｓの植え込みは、高Ｖｔ素子１００の領域におけるドープ量およびエネルギーと同一のドープ量およびエネルギーで行われる。延長ソース領域８と延長ドレイン領域１０との間にチャンネル１２が形成される。しかしながら、低Ｖｔ素子１０２のゲート素子５は、Ａｓが植え込まれるとき、ゲートスペーサ６で覆われてはいないから、チャンネル１２の長さは高Ｖｔ素子１００よりも小さくなる。
【００４９】
そして、図７に示すように、高Ｖｔ素子１００を覆うマスクが除去され、高Ｖｔ素子１００におけるゲートスペーサ６とゲートサイドウォール７との厚さの合計が低Ｖｔ素子１０２のゲートサイドウォール７の厚さに等しくなるように、両方の領域にゲートサイドウォール７が形成される。ゲートサイドウォール７は、ＣＳＮ（gallium silicon nitride）またはＳｉＮのような絶縁材料で形成することができる。
【００５０】
最後に、図８に示すように、高Ｖｔ素子１００の領域と低Ｖｔ素子１０２の領域とにＰが植え込まれる。Ｐは、高Ｖｔ素子１００および低Ｖｔ素子１０２の延長ソース領域８および延長ドレイン領域１０に、ドープ量１×１０１５〜５×１０１５ｃｍ−２、エネルギー３〜１０ｋｅＶで植え込まれ、ソース領域９とドレイン領域１１とが、夫々延長ソース領域８と延長ドレイン領域１０とに形成される。そして、高Ｖｔ素子１００と低Ｖｔ素子１０２とは、温度９５０〜１０００℃で３〜１０秒間ＲＴＡ（rapid thermal anneal）処理され、ソース領域９とドレイン領域１１とが活性化される。
【００５１】
上記のプロセスは、先行文献に記載の従来のプロセスと比較して遥かに単純である。
【００５２】
上記実施形態では、延長ソース領域８や延長ドレイン領域９、ソース領域１０、ドレイン領域１１を形成するのにＰやＡｓのようなｐ型不純物が使用されている。しかし、Ａｌのようなｎ型不純物も延長ソース領域８や延長ドレイン領域９、ソース領域１０、ドレイン領域１１を形成するのに使用できる。
【符号の説明】
【００５３】
１    シリコン基板
２    絶縁埋め込み酸化物層
３    ＳＯＩ皮膜
４    ゲート酸化物層
５    ゲート電極
６    ゲートスペーサ
７    ゲートサイドウォール
８    延長ソース領域
９    ソース領域
１０    延長ドレイン領域
１１    ドレイン領域
１２    チャンネル
１００    高Ｖｔ素子
１０２    低Ｖｔ素子
２００    ＳＯＩ素子
【図１】
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【図２】
2010232362.tif 000004
【図３】
2010232362.tif 000005
【図４】
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【図５】
2010232362.tif 000007
【図６】
2010232362.tif 000008
【図７】
2010232362.tif 000009
【図８】
2010232362.tif 000010
【外国語明細書】
2010232362000001.pdf