(57)【要約】【課題】絶縁層を介して基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、半導体層の結晶構造を損傷させることなく高品質に維持できる半導体デバイス及びその製造方法を提案する。【解決手段】ＥＣＲプラズマを用いてIII−Ｖ族化合物半導体層７及びＳｉ基板４上に酸化膜6a，6bを形成するようにしたことで、当該III−Ｖ族化合物半導体層７及び酸化膜6a，6bへのダメージが低減され、酸化膜6a，6bを平坦に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造も損傷させることなく高品質に維持できる。これにより酸化膜6a，6bを介しＳｉ基板４及びＩｎＰ基板12同士を貼り合わせることで、一方のＩｎＰ基板12上に形成されたIII−Ｖ族化合物半導体層７を他方のＳｉ基板４に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造を損傷させることなく高品質に維持できた半導体デバイス１を提案できる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の基板の表面に結晶成長により形成された半導体層と、第２の基板との少なくともいずれか一方に対して、その一方の該半導体層又は該第２の基板に低ダメージなプラズマが照射されることにより絶縁膜が成膜され、前記絶縁膜によって前記第１の基板と前記第２の基板とが貼り合わされた後、該半導体層から前記第１の基板が剥離されて前記第２の基板に対し前記半導体層が形成される
ことを特徴とする半導体デバイス。
【請求項２】
前記絶縁膜によって前記第１の基板と前記第２の基板とが貼り合わされる前に、前記絶縁膜に対して前記プラズマが照射されることにより、前記絶縁膜の表面が活性化されている
ことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記半導体層及び前記第２の基板に対して前記プラズマが照射されることにより、前記半導体層及び前記第２の基板の表面の汚染物質が除去されている
ことを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
前記プラズマがＥＣＲ(Electron Cyclotron Resonance）プラズマである
ことを特徴とする請求項１〜３のうちいずれか１項記載の半導体デバイス。
【請求項５】
前記絶縁膜によって前記第１の基板と前記第２の基板とが貼り合わされる前に、貼り合わせ面に対し加熱処理が施されている
ことを特徴とする請求項１〜４のうちいずれか１項記載の半導体デバイス。
【請求項６】
前記半導体層がIII−Ｖ族化合物半導体層である
ことを特徴とする請求項１〜５のうちいずれか１項記載の半導体デバイス。
【請求項７】
前記絶縁膜が、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＴａＮ、ＺｒＯ２、ＺｒＮ、ＨｆＯ２、ＨｆＮ、ＩＴＯ、ＺｎＯのうちいずれか１種、或いはこれらを混合した絶縁膜である
ことを特徴とする請求項１〜６のうちいずれか１項記載の半導体デバイス。
【請求項８】
前記絶縁膜は少なくとも前記半導体層の表面に形成されている
ことを特徴とする請求項１〜７のうちいずれか１項記載の半導体デバイス。
【請求項９】
金属部材からなるソース及びドレインが設けられ、前記ソール及び前記ドレイン間にチャネル層として前記半導体層が配置されている
ことを特徴とする請求項１〜８のうちいずれか１項記載の半導体デバイス。
【請求項１０】
第１の基板の表面に結晶成長により形成された半導体層と、第２の基板との少なくともいずれか一方に対して、その一方の該半導体層又は該第２の基板に低ダメージなプラズマを照射することにより絶縁膜を成膜する成膜ステップと、
前記絶縁膜によって前記第１の基板と前記第２の基板とを貼り合わす貼合ステップと、
前記半導体層から前記第１の基板を剥離して前記第２の基板に対し前記半導体層を形成する形成ステップと
を備えることを特徴とする半導体デバイスの製造方法。
【請求項１１】
前記貼合ステップの前に、
前記絶縁膜に対して前記プラズマが照射されることにより、前記絶縁膜の表面が活性化される
ことを特徴とする請求項１０記載の半導体デバイスの製造方法。
【請求項１２】
前記成膜ステップの前に、
前記半導体層及び前記第２の基板に対して前記プラズマを照射することにより、前記半導体層及び前記第２の基板の表面の汚染物質を除去する除去ステップを備える
ことを特徴とする請求項１０又は１１記載の半導体デバイスの製造方法。
【請求項１３】
前記プラズマがＥＣＲ(Electron Cyclotron Resonance）プラズマである
ことを特徴とする請求項１０〜１２のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１４】
前記貼合ステップでは、
前記絶縁膜によって前記第１の基板と前記第２の基板とを貼り合わす前に、貼り合わせ面に対し加熱処理を施す
ことを特徴とする請求項１０〜１３のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１５】
前記半導体層がIII−Ｖ族化合物半導体層である
ことを特徴とする請求項１０〜１４のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１６】
前記絶縁膜が、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＴａＮ、ＺｒＯ２、ＺｒＮ、ＨｆＯ２、ＨｆＮ、ＩＴＯ、ＺｎＯのうちいずれか１種、或いはこれらを混合した絶縁膜である
ことを特徴とする請求項１０〜１５のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１７】
前記成膜ステップでは、少なくとも前記半導体層の表面に前記絶縁膜を形成する
ことを特徴とする請求項１０〜１６のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１８】
前記形成ステップの後に、
前記前記半導体層の所定領域を除去して金属部材からなるソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記半導体層を配置させる
ことを特徴とする請求項１０〜１７記載のうちいずれか１項記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関し、例えばIII−Ｖ族化合物半導体層がＳｉ基板上に設けられた半導体デバイスを製造する際に適用して好適なものである。
【背景技術】
【０００２】
従来、III−Ｖ族化合物半導体層は、キャリア移動度が高いことから、ＳｉＣＭＯＳと置き換わる有望な候補となっている。実際上、Ｓｉ基板上のIII−Ｖ族化合物半導体層をチャネル層として用いたＭＯＳＦＥＴは、その高いキャリア移動度と低いキャリアの有効質量から、小型化されたＳｉＣＭＯＳの特性をさらに向上する回路素子として期待されてきた（例えば、非特許文献１〜１３参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET’s. IEEE Electron Device Lett. 19, 309-311 (1998).
【非特許文献３】Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
【非特許文献４】Ye, P. D. et al. GaAs metal-oxide-semiconductor field-effect transistor with nanometer-thin dielectric grown by atomic layer deposition. Appl. Phys. Lett. 83, 180-182 (2003).
【非特許文献５】Ye, P. D. et al. Depletion-mode InGaAs metal-oxide-semiconductor field-effect transistor with oxide gate dielectric grown by atomic-layer deposition. Appl. Phys. Lett. 84, 434-436 (2004)
【非特許文献６】.Rajagopalan, K., Abrokwah, J., Droopad, R., & Passlack, M. Enhancement-mode GaAs n-channel MOSFET. IEEE Electron. Device Lett. 27, 959-962 (2006).
【非特許文献７】Oktyabrsky, S. et al. High-k gate stack on GaAs and InGaAs using in situ passivation with amorphous silicon. Mater. Sci. Eng. B 135, 272-274 (2006).
【非特許文献８】Xuan, Y., Wu, Y. Q., Lin, H. C., Shen, T., & Ye, P. D. Submicrometer inversion-type enhancement-mode InGaAs MOSFET with atomic-layer-deposited Al2O3 as gate dielectric. IEEE Electron. Device Lett. 28, 935-938 (2007).
【非特許文献９】Wu, Y. Q. et al. Enhancement-mode InP n-channel metal-oxide-semiconductor field-effect transistors with atomic-layer-deposited Al2O3 dielectrics. Appl. Phys. Lett. 91, 022108 (2007).
【非特許文献１０】Zhu, F. et al. Depletion-mode GaAs metal-oxide-semiconductor field-effect transistor with amorphous silicon interface passivation layer HfO2 gate oxide. Appl. Phys. Lett. 91, 043507 (2007).
【非特許文献１１】Li, N. et al. Properties of InAs metal-oxide-semiconductor structures with atomic-layer-deposited Al2O3 Dielectric. Appl. Phys. Lett. 92, 143507 (2008).
【非特許文献１２】Lin, J. Q. et al. Inversion-mode self-aligned In0.53Ga0.47As n-channel metal-oxide-semiconductor field-effect transistor with HfAlO gate dielectric and TaN metal gate. IEEE Electron Device Lett. 29, 977-990 (2008).
【非特許文献１３】Chin, H. C. et al. Silane-ammonia surface passivation for gallium arsenide surface-channel n-MOSFETs. IEEE Electron Device Lett. 30, 110-112 (2009).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなIII−Ｖ族化合物半導体層を用いた半導体デバイスを製造しようとした場合には、Ｓｉ基板や絶縁膜上に結晶性を維持しつつ高品質のままIII−Ｖ族化合物半導体層を形成することが困難である。ところで、近年、光デバイスへの集積する技術として直接基板貼り合わせ製造法（direct wafer bonding (DWB)）が知られているが、この直接基板貼り合わせ製造法を用いても、III−Ｖ族化合物半導体層が貼り合わせのダメージに対してより鋭敏であるため、光デバイスへの集積に比較して困難である。特に、貼り合わせの際に生じるダメージは、極薄膜構造でなるIII−Ｖ族化合物半導体層を用いた半導体デバイスにおいて致命的な問題となる。
【０００５】
本発明は以上の点を考慮してなされたもので、絶縁膜を介して基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、当該半導体層の結晶構造を損傷させることなく高品質に維持できる半導体デバイス及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００６】
かかる課題を解決するため本発明の請求項１は、第１の基板の表面に結晶成長により形成された半導体層と、第２の基板との少なくともいずれか一方に対して、その一方の該半導体層又は該第２の基板に低ダメージなプラズマが照射されることにより酸化膜が成膜され、前記酸化膜によって前記第１の基板と前記第２の基板とが貼り合わされた後、該半導体層から前記第１の基板が剥離されて前記第２の基板に対し前記半導体層が形成されることを特徴とするものである。
【０００７】
また、本発明の請求項２は、前記酸化膜によって前記第１の基板と前記第２の基板とが貼り合わされる前に、前記酸化膜に対して前記プラズマが照射されることにより、前記酸化膜の表面が活性化されていることを特徴とするものである。
【０００８】
また、本発明の請求項３は、前記半導体層及び前記第２の基板に対して前記プラズマが照射されることにより、前記半導体層及び前記第２の基板の表面の汚染物質が除去されていることを特徴とするものである。
【０００９】
また、本発明の請求項４は、前記プラズマがＥＣＲ(Electron Cyclotron Resonance）プラズマであることを特徴とするものである。
【００１０】
また、本発明の請求項５は、前記酸化膜によって前記第１の基板と前記第２の基板とが貼り合わされる前に、貼り合わせ面に対し加熱処理が施されていることを特徴とするものである。
【００１１】
また、本発明の請求項６は、前記半導体層がIII−Ｖ族化合物半導体層であることを特徴とするものである。
【００１２】
また、本発明の請求項７は、前記酸化膜が、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＴａＮ、ＺｒＯ２、ＺｒＮ、ＨｆＯ２、ＨｆＮ、ＩＴＯ、ＺｎＯのうちいずれか１種、或いはこれらを混合した絶縁膜であることを特徴とするものである。
【００１３】
また、本発明の請求項８は、前記絶縁膜は少なくとも前記半導体層の表面に形成されていることを特徴とするものである。
【００１４】
また、本発明の請求項９は、金属部材からなるソース及びドレインが設けられ、前記ソール及び前記ドレイン間にチャネル層として前記半導体層が配置されていることを特徴とするものである。
【００１５】
また、本発明の請求項１０は、第１の基板の表面に結晶成長により形成された半導体層と、第２の基板との少なくともいずれか一方に対して、その一方の該半導体層又は該第２の基板に低ダメージなプラズマを照射することにより酸化膜を成膜する成膜ステップと、前記酸化膜によって前記第１の基板と前記第２の基板とを貼り合わす貼合ステップと、前記半導体層から前記第１の基板を剥離して前記第２の基板に対し前記半導体層を形成する形成ステップとを備えることを特徴とするものである。
【００１６】
また、本発明の請求項１１は、前記貼合ステップの前に、前記酸化膜に対して前記プラズマが照射されることにより、前記酸化膜の表面が活性化されることを特徴とするものである。
【００１７】
また、本発明の請求項１２は、前記成膜ステップの前に、前記半導体層及び前記第２の基板に対して前記プラズマを照射することにより、前記半導体層及び前記第２の基板の表面の汚染物質を除去する除去ステップを備えることを特徴とするものである。
【００１８】
また、本発明の請求項１３は、前記プラズマがＥＣＲ(Electron Cyclotron Resonance）プラズマであることを特徴とするものである。
【００１９】
また、本発明の請求項１４は、前記酸化膜によって前記第１の基板と前記第２の基板とを貼り合わす前に、貼り合わせ面に対し加熱処理を施すことを特徴とするものである。
【００２０】
また、本発明の請求項１５は、前記半導体層がIII−Ｖ族化合物半導体層であることを特徴とするものである。
【００２１】
また、本発明の請求項１６は、前記酸化膜が、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＴａＮ、ＺｒＯ２、ＺｒＮ、ＨｆＯ２、ＨｆＮ、ＩＴＯ、ＺｎＯのうちいずれか１種、或いはこれらを混合した絶縁膜であることを特徴とするものである。
【００２２】
また、本発明の請求項１７は、前記成膜ステップでは、少なくとも前記半導体層の表面に前記絶縁膜を形成することを特徴とするものである。
【００２３】
また、本発明の請求項１８は、前記形成ステップの後に、前記前記半導体層の所定領域を除去して金属部材からなるソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記半導体層を配置させることを特徴とするものである。
【発明の効果】
【００２４】
本発明の請求項１の半導体デバイス、請求項１０の製造方法によれば、半導体層又は第２の基板に低ダメージなプラズマを用いて半導体層又は第２の基板上に絶縁膜を形成するようにしたことで、当該半導体層又は絶縁膜へのダメージが低減され、当該絶縁膜を平坦に形成できると共に、半導体層の結晶構造も損傷させることなく高品質に維持できる。これにより、絶縁膜を介して基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、半導体層の結晶構造を損傷させることなく高品質に維持できる半導体デバイス及びその製造方法を提案できる。
【図面の簡単な説明】
【００２５】
【図１】本発明における半導体デバイスの外観構成を示す概略図である。
【図２】ＭＯＳＦＥＴの断面構造を示す概略図である。
【図３】半導体デバイスの製造方法の説明（１）に供する概略図である。
【図４】半導体デバイスの製造方法の説明（２）に供する概略図である。
【図５】半導体デバイスの製造方法の説明（３）に供する概略図である。
【図６】半導体デバイスの製造方法の説明（４）に供する概略図である。
【図７】ＥＣＲプラズマ装置により作製された酸化膜を原子間力顕微鏡により観察したときの写真である。
【図８】熱処理の有無によるボイドの発生状況の検証結果の写真である。
【図９】貼合基板のＩＲ分析結果と、外観構成を示すを示す写真である。
【図１０】貼合基板における断面構成を示すＴＥＭ写真である。
【図１１】貼合基板のＸＲＤスペクトルを示すグラフである。
【図１２】半導体デバイスのドレイン電圧とドレイン電流の関係を示すグラフである。
【図１３】半導体デバイスのゲート電圧とドレイン電流との関係（１）を示すグラフである。
【図１４】半導体デバイスの実効電子移動度と表面キャリア濃度との関係（１）を示すグラフである。
【図１５】半導体デバイスのゲート電圧とドレイン電流との関係（２）を示すグラフである。
【図１６】半導体デバイスの実効電子移動度と表面キャリア濃度との関係（２）を示すグラフである。
【図１７】他の実施の形態による貼合基板（１）を示す概略図である。
【図１８】他の実施の形態による貼合基板（２）を示す概略図である。
【図１９】他の実施の形態による貼合基板（３）を示す概略図である。
【図２０】他の実施の形態による貼合基板（４）を示す概略図である。
【図２１】他の実施の形態による貼合基板（５）を示す概略図である。
【図２２】他の実施の形態による貼合基板（６）を示す概略図である。
【図２３】他の実施の形態による貼合基板（７）を示す概略図である。
【図２４】他の実施の形態による半導体デバイスを示す概略図である。
【発明を実施するための形態】
【００２６】
以下図面に基づいて本発明の実施の形態を詳述する。
（１）半導体デバイスの構成
図１において、１は半導体デバイスを示し、複数のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２が形成された構成を有する。図１及び図２に示しように、ＭＯＳＦＥＴ２は、厚さ280μmのＳｉ基板４の裏面に対し、Ａｌ（アルミニウム）からなり厚さ280μmのバックゲート３が配置され、これらバックゲート３及びＳｉ基板４によりゲート５が形成されている。このＭＯＳＦＥＴ２には、Ｓｉ基板４上にＳｉＯ２（酸化シリコン）からなる厚さ10〜13nmの酸化膜６が配置されており、この酸化膜６上で結晶成長し得ない例えばＩｎＧａＡｓ（インジウムガリウム砒素）でなるIII−Ｖ族化合物半導体層７が酸化膜６上に設けられている。
【００２７】
また、酸化膜６には、その表面にＡｕ−Ｇｅ（金−ゲルマニウム）合金からなるソース９及びドレイン10が形成されており、これらソース９及びドレイン10間の領域にIII−Ｖ族化合物半導体層７がチャネル層として配置されている。かくして、ＭＯＳＦＥＴ２は、ゲート５にゲート電圧が印加されることによりソース９からドレイン10へ電流が流れるように構成されている。
【００２８】
因みに、この実施の形態の場合、半導体デバイス１では、フロントゲート構造よりも作製が容易で、かつＭＯＳＦＥＴ２の動作実証をし易いことからバックゲート構造を適用している。また、この半導体デバイス１では、バックゲート構造を適用することで、後述するＥＣＲプラズマ装置を利用して成膜した酸化膜６とIII−Ｖ族化合物半導体層７との境界面が良好であることを示すことができると共に、後述する貼り合わせ手法が良好であることを示すことができる。
（２）半導体デバイスの製造方法
このような半導体デバイス１は、以下のような製造方法により製造される。図３（Ａ）に示すように、有機金属気相成長法（以下、ＭＯＶＰＥ(Metal-Organic Vapor Phase Epitaxy)法、或いはＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法ともいう）によって、ＩｎＰ（インジウムリン）からなるＩｎＰ基板12の表面にＩｎＧａＡｓの結晶をエピタキシャル成長させることによりIII−Ｖ族化合物半導体層７を成膜する。この場合、ＩｎＰ基板12を載置した反応チャンバ（図示せず）内に、III族元素であるＧａ（ガリウム）とＩｎ（インジウム）の原料となる反応ガスＴＭＧａ（トリメチルガリウム）、ＴＭＩｎ（トリメチルインジウム）と、Ｖ族元素であるＡｓ（砒素）の原料となる反応ガスＴＢＡｓ（ターシャリーブチルヒ素）とが供給され、所定温度に加熱されたＩｎＰ基板12の表面にＩｎＧａＡｓの結晶をエピタキシャル成長させ得る。
【００２９】
次いで、本発明では、図示しないＥＣＲ（(Electron Cyclotron Resonance）プラズマ装置によって、例えば250〜330℃、真空度10-5(<1×10-4)Pa台（実際にはアニールの状態にもよるが、5×10-5〜1×10-4Pa）で15min、III−Ｖ族化合物半導体層７を真空アニールすることにより、III−Ｖ族化合物半導体層７の表面の自然酸化膜や表面に付着した炭化水素等の汚染物質（コンタミネーション）を除去し、III−Ｖ族化合物半導体層７の表面をクリーニング処理する。因みに、上述した実施の形態の場合には、真空アニールすることにより、III−Ｖ族化合物半導体層７の表面をクリーニング処理する場合について述べたが、本発明はこれに限らず、後述するＥＣＲプラズマを照射することにより、III−Ｖ族化合物半導体層７の表面をクリーニング処理してもよい。
【００３０】
これに加えて、本発明では、ＥＣＲプラズマ装置を用いて、図３（Ｂ）に示すように、III−Ｖ族化合物半導体層７の表面に酸化膜（ＳｉＯ２）6aを成膜するようになされており、ＥＣＲスパッタリング法を適用することでIII−Ｖ族化合物半導体層７の表面や酸化膜6aに対して与えられるダメージを極力軽減しつつ、表面が平坦な酸化膜6aを成膜し得るようになされている。ここで、ＥＣＲスパッタリング法におけるＥＣＲプラズマは、10〜30 eVの低エネルギーイオン流によって酸化膜を成膜できるものであり、例えば50〜1000 eVの照射エネルギーが必要な他のプラズマや、10〜15 ke（〜500 keV）の照射エネルギーのイオン注入とは異なるものである。
【００３１】
この場合、ＥＣＲプラズマ装置は、例えば250〜330 ℃、真空度1.3×10-1 Paで45 sec〜2 min 30 sec、Ar/O2混合ガスの流量15/6.6〜15/8.1 sccmの条件下、Ar/O2混合ガス中でＳｉターゲットをスパッタし、III−Ｖ族化合物半導体層７の表面に酸化膜6aを成膜する。このとき同時に、酸化膜6aは、表面に対してＥＣＲプラズマが照射されることにより、酸化膜6aの表面の自然酸化膜や表面に付着した炭化水素等の汚染物質（コンタミネーション）が除去されると共に、当該酸化膜6aの表面を活性化させ得るようになされている。次いで、図３（Ｃ）に示すように、例えば真空度10-5(<1×10-4)Pa台（実際にはアニールの状態にもよるが、5×10-5〜1×10-4Pa）で、15min、250〜330℃で酸化膜6aを熱処理することにより脱ガス処理を行う。
【００３２】
また、これとは別に、図４（Ａ）に示すように、ＩｎＰ基板12とほぼ同一径からなるＳｉ基板４を用意し、例えば250〜330℃、真空度10-5(<1×10-4)Pa台（実際にはアニールの状態にもよるが、5×10-5〜1×10-4Pa）で15min、Ｓｉ基板４の表面を真空アニールすることにより、Ｓｉ基板４の表面の自然酸化膜や表面に付着した炭化水素等の汚染物質（コンタミネーション）を除去し、Ｓｉ基板４の表面をクリーニング処理する。因みに、上述した実施の形態の場合には、真空アニールすることにより、Ｓｉ基板４の表面をクリーニング処理する場合について述べたが、本発明はこれに限らず、ＥＣＲプラズマを照射することにより、Ｓｉ基板４の表面をクリーニング処理してもよい。
【００３３】
これに加えて、本発明では、ＥＣＲプラズマ装置を用いて、図４（Ｂ）に示すように、Ｓｉ基板４の表面を酸化させ、酸化膜6bを形成するようになされており、ＥＣＲプラズマを用いることでＳｉ基板４の表面や酸化膜6bに対して与えられるダメージを極力軽減しつつ、表面が平坦な酸化膜6bを成膜し得るようになされている。
【００３４】
この場合、ＥＣＲプラズマ装置は、例えば250〜330 ℃、真空度1.1-1.3×10-1 Paで1min、Ar/O2混合ガスの流量15/6.6〜15/8.1 sccmの条件下、Ar/O2混合ガス中でＳｉ基板４をプラズマ酸化させ、Ｓｉ基板４の表面に酸化膜（ＳｉＯ２膜）6bを形成する。このとき同時に、酸化膜6bは、表面にＥＣＲプラズマが照射されることにより、酸化膜6bの表面の自然酸化膜や表面に付着した炭化水素等の汚染物質（コンタミネーション）が除去されると共に、当該酸化膜6bの表面を活性化させ得るようになされている。次いで、図４（Ｃ）に示すように、例えば真空度10-5(<1×10-4)Pa台（実際にはアニールの状態にもよるが、5×10-5〜1×10-4Pa）で、1min、250〜330℃で酸化膜6bを熱処理することにより脱ガス処理を行う。
【００３５】
次いで、図５（Ａ）に示しように、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとを対向させ、図５（Ｂ）に示すように、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとを密着させた状態のまま押圧することにより貼り合せる。ここで、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bは、それぞれ表面が活性化されていることにより、室温で作業者の手によって加える外力により容易に接合させることができる。次いで、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとを接合した状態のまま、例えば真空度10-5(<1×10-4)Pa台（実際にはアニールの状態にもよるが、5×10-5〜1×10-4Pa）で、15min、250〜330 ℃で加熱することにより接合強度を向上させ、図５（Ｃ）に示しように、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとを一体化させた酸化膜６を形成する。
【００３６】
次いで、ＨＣｌ（塩酸）からなる溶液や、或いはＨＣｌ：Ｈ３ＰＯ４（リン酸）が１：４(〜1：1等)の割合で含有した溶液を用いて、図５（Ｄ）に示すように、III−Ｖ族化合物半導体層７の表面からＩｎＰ基板12を選択的に除去することにより、貼合基板15を形成できる。その後、図６（Ａ）に示すように、露出したIII−Ｖ族化合物半導体層７内にＡｕ-Ｇｅ合金(88-12wt.%)によるソース９及びドレイン10を形成する。なお、Ｎ型のＭＯＳＦＥＴではソース及びドレインをＡｕ-Ｇｅ合金により形成するが、Ｐ型のＭＯＳＦＥＴではソース及びドレインをＡｕ-Ｚｎ合金(95-5wt.%)により形成する。
【００３７】
このような金属部材からなるソース及びドレインの形成は、次のプロセスで行う。III−Ｖ族化合物半導体層７上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部及びドレイン形成部のみレジストを除去するようレジストをパターニングする。続いて、抵抗加熱方式の蒸着装置を用いて、低温（〜24℃）でＡｕ-Ｇｅ合金（または、Ａｕ-Ｚｎ合金）を形成した後、レジスト毎にソース形成部及びドレイン形成部以外のＡｕ-Ｇｅ合金（または、Ａｕ-Ｚｎ合金）をリフトオフし、ソース９及びドレイン10を形成する。因みに、ソース及びドレインの形成は、通常のエッチングバックプロセスでもよく、またこの他種々の蒸着方法でもよい。
【００３８】
次いで、ソース９及びドレイン10を形成したIII−Ｖ族化合物半導体層７上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりレジストをパターニングし、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏが１：１：７の割合からなる溶液を用いてIII−Ｖ族化合物半導体層をエッチングし、図６（Ｂ）に示すように、所定の形状にIII−Ｖ族化合物半導体層７を形成する。最後に、Ｓｉ基板４の裏面にＡｌからなるバックゲート３を、抵抗加熱を利用して蒸着させることにより、図１に示すような半導体デバイス１を製造できる。
【００３９】
（３）動作及び効果
以上の構成において、半導体デバイスでは、ＩｎＰ基板12の表面にＩｎＧａＡｓの結晶をエピタキシャル成長させることによりIII−Ｖ族化合物半導体層７を成膜し、このIII−Ｖ族化合物半導体層７の表面に対して、ＥＣＲプラズマを用いたスパッタリングにより酸化膜6aを成膜する。このとき同時に酸化膜6aでは、ＥＣＲプラズマによって表面の自然酸化膜や炭化水素等の汚染物質が除去されてクリーニング処理されると共に、表面が活性化される。
【００４０】
このようにＩｎＰ基板12には、III−Ｖ族化合物半導体層７及び酸化膜6aに低ダメージなＥＣＲプラズマを用いたスパッタリングにより酸化膜6aを成膜することから、III−Ｖ族化合物半導体層７及び酸化膜6aへのダメージを従来よりも低減できる。また、酸化膜6aの表面は、ＥＣＲプラズマが照射されることによりクリーニングされることから、従来の貼り合わせ工程で必要であったクリーニングのための溶液処理を省くことができ、製造工程を簡略化できる。また、溶液を用いないことにより、後の熱処理工程での膜中に浸透した溶液の気化に起因するボイドの発生を抑制できる。
【００４１】
これに加えてＩｎＰ基板12の酸化膜6aには、別途、所定温度で熱処理されることにより脱ガス処理が施され、貼り合わせ後の熱処理の際に酸化膜6a内のガスによってボイドが発生することを一段と確実に抑制できる。
【００４２】
また、これとは別にＩｎＰ基板12と貼り合わされるＳｉ基板４には、ＥＣＲプラズマが照射されることにより、その表面に酸化膜6bが形成されると共に、当該酸化膜6bの表面の自然酸化膜や炭化水素等の汚染物質が除去されてクリーニング処理され、さらに酸化膜6bの表面が活性化される。
【００４３】
このようにＳｉ基板４でも、酸化膜6bに低ダメージなＥＣＲプラズマを用いて酸化膜6aを形成することから、酸化膜6bへのダメージを従来よりも低減できと共に、ＥＣＲプラズマにより酸化膜6bの表面がクリーニングされることから、従来の貼り合わせ工程で必要であった溶液処理を省くことができ、製造工程を簡略化や、ボイド発生の抑制を図ることができる。
【００４４】
因みに、この実施の形態の場合、酸化膜6a，6bを形成する前にも、ＩｎＰ基板12におけるIII−Ｖ族化合物半導体層７の表面と、Ｓｉ基板４の表面とに対して真空アニールすることにより、III−Ｖ族化合物半導体層７やＳｉ基板４の表面の自然酸化膜や、表面に付着した炭化水素等の汚染物質（コンタミネーション）を除去し、貼り合わせ後の熱処理の際にボイドが発生することを一段と確実に抑制できる。
【００４５】
また、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bは、ＥＣＲプラズマによって貼り合わせ面たる表面が活性化されていることから、作業者の手による把持力により簡単に接合させることもでき、簡単に位置決めすることができる。そして、半導体デバイス１の製造する際には、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとを接合させた状態で熱処理を施すことにより酸化膜6a，6bを一体化させ、ＩｎＰ基板12及びＳｉ基板４を強固に接合させることができる。
【００４６】
また、この実施の形態の場合、酸化膜6a，6bの形成前後におけるアニール処理と、酸化膜6a，6bを形成する際のＥＣＲプラズマ照射処理と、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとを接合させた状態でのアニール処理とを行うことにより、製造工程の一連の過程で常に自然酸化膜や炭化水素等の汚染物質（コンタミネーション）を除去し続けることができ、かくして汚染物質によってボイドが発生することを一段と確実に抑制できる。
【００４７】
そして、この半導体デバイス１の製造方法では、所定の溶液を用いた選択エッチングにより、III−Ｖ族化合物半導体層７からＩｎＰ基板12のみを除去できることから、選択エッチングによりIII−Ｖ族化合物半導体層７からＩｎＰ基板12のみを剥離することで、Ｓｉ基板４に対しIII−Ｖ族化合物半導体層７を形成することができる。
【００４８】
ところで、製造過程においてＥＣＲプラズマと異なる例えばICPプラズマや、平行平板プラズマ等を用いた場合には、ＩｎＰ基板12のIII−Ｖ族化合物半導体層７や成膜される酸化膜、Ｓｉ基板４に形成される酸化膜へのダメージが大きいことから、III−Ｖ族化合物半導体層７をチャネルに用いたCMOSを形成した場合に、特性が劣化する。
【００４９】
これに対して本発明による半導体デバイス１は、製造過程において、III−Ｖ族化合物半導体層７や酸化膜6a，6bに低ダメージのＥＣＲプラズマを用いることで、III−Ｖ族化合物半導体層７及び酸化膜6a，6bに対するダメージの影響が少なく、III−Ｖ族化合物半導体層７をチャネルに用いたCMOSを形成した場合に、特性が劣化することがなく、結果として、III−Ｖ族化合物半導体層７及び酸化膜６を共に１００nm以下の膜厚に形成でき、全体として従来よりも薄型化を図ることができる。
【００５０】
このように半導体デバイス１では、酸化膜６を薄型化できることから、バックゲート３及びＳｉ基板４によりゲート５を構成したバックゲート構造であっても、小さなゲート電圧で良好なトランジスタ特性を得ることができ、消費電力を低減させることができる。
【００５１】
因みに、イオン注入により形成されたソース及びドレインは、低抵抗化が困難であるが、本発明による半導体デバイスで用いたソース９及びドレイン10は、イオン注入による形成手法を用いずに単なる金属部材によることから低温プロセスで形成でき低抵抗化することができ、さらにイオン注入により生じるダメージ及びイオン注入後の活性化アニールによるダメージも回避できる。
【００５２】
この実施の形態の場合、III−Ｖ族化合物半導体層７の表面にも酸化膜6bを形成したことにより、当該III−Ｖ族化合物半導体層７で形成されるチャネル層の表面から酸化膜6a，6bの整合境界面を遠ざけることができ、貼り合わせの際のチャネル層へのダメージを一段と低減することができる。
【００５３】
また、この半導体デバイス１では、製造過程において、ＩｎＰ基板12の酸化膜6aとＳｉ基板４の酸化膜6bとに対し真空状態において約330℃程度の温度でアニールしたので、その後の製造工程において脱ガスが発生することが無く、400℃程度の熱処理にも十分耐えることができる。すなわち、この半導体デバイス１は、一般的な半導体製造プロセスへの適用可能な耐熱性が得ることができる。
【００５４】
以上の構成によれば、半導体デバイス１では、ＥＣＲプラズマを用いて、酸化膜6a，6bをIII−Ｖ族化合物半導体層７及びＳｉ基板４上に形成するようにしたことで、当該III−Ｖ族化合物半導体層７及び酸化膜6a，6bへのダメージが低減され、当該酸化膜6a，6bの表面を平坦に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造を損傷させることなく高品質に維持できる。これにより、酸化膜6a，6bを介してＳｉ基板４及びＩｎＰ基板12同士を貼り合わせることで、一方のＩｎＰ基板12上に形成されたIII−Ｖ族化合物半導体層７を他方のＳｉ基板４に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造を損傷させることなく高品質に維持できた半導体デバイス１及びその製造方法を提案できる。
（４）実施例
（４−１）貼合基板について
次に上述した製造方法に従って半導体デバイスを製造し、当該半導体デバイスについて種々の検証を行った。先ず始めに、III−Ｖ族化合物半導体層７として、ＩｎＰ基板12の表面にＩｎ0.53Ｇａ0.47ＡｓからなるＩｎＧａＡｓ膜を成膜し、エム・イー・エス・アフティ株式会社製のＥＣＲプラズマ装置（型名EC-2300：固体ソースＥＣＲプラズマ成膜装置）によって、330℃、真空度5×10-5〜1×10-4Paで15min、ＩｎＧａＡｓ膜を真空アニールすることにより、ＩｎＧａＡｓ膜の表面をクリーニング処理した。
【００５５】
次いで、ＥＣＲプラズマ装置を用いて、330 ℃、真空度1.3×10-1 Paで2 min 30 sec、Ar/O2混合ガスの流量15/8.1 sccmの条件下、Ar/O2混合ガス中でＳｉターゲットをスパッタし、ＩｎＧａＡｓ膜の表面に酸化膜6aを成膜した。次いで、真空度5×10-5〜1×10-4Paで、330 ℃で15 min、酸化膜6aを熱処理することにより脱ガス処理を行った。
【００５６】
一方、これとは別に、ＩｎＰ基板12とほぼ同一径からなるＳｉ基板４を用意し、上述したＥＣＲプラズマ装置を用いて、330℃、真空度5×10-5〜1×10-4Paで15min、Ｓｉ基板４の表面を真空アニールすることにより、Ｓｉ基板４の表面をクリーニング処理した。
【００５７】
次いで、ＥＣＲプラズマ装置を用いて、330℃、真空度1.1×10-1Paで1min、Ar/O2混合ガスの流量15/8.1 sccmの条件下、Ar/O2混合ガス中でＳｉ基板４を酸化させ、Ｓｉ基板４の表面に酸化膜6bを形成した。次いで、真空度5×10-5〜1×10-4Paで、1min、330℃で酸化膜6bを熱処理することにより脱ガス処理を行った。
【００５８】
このようにして製造したＳｉ基板４上の酸化膜6bについて、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）により観察を行った。これにより図７に示すような結果が得られた。図７に示すように、酸化膜6bは、接合面となる表面の凹凸（マイクロラフネス）が微小であることが確認でき、貼り合わせに十分なマイクロラフネスであり、自発的な貼り合わせの誘引が可能であることが確認できた。
【００５９】
次に、これら製造したＩｎＰ基板12とＳｉ基板４とは酸化膜6a，6bによって貼り合わせられるが、その前に、この貼り合わせの際に発生する虞のあるボイドについて検証を行った。ここでは、貼り合わせの前に酸化膜に対する熱処理の有無によりボイドの発生状況が変化するか否かについて検証した。先ず始めに、成膜した酸化膜に熱処理を行わずに、酸化膜同士を貼り合わせた場合には、図８（Ａ）に示すように、複数のボイドＢが発生してしまうことが確認できた。これに対して、成膜した酸化膜に対して熱処理を行い脱ガス処理した後に、酸化膜同士を貼り合わせた場合には、図８（Ｂ）に示すように、殆んどボイドが発生していないことが確認できた。このことから、貼り合わせ前に酸化膜に対して熱処理を行うことでボイド（このようなボイドを貼り合わせ時にできるボイドと区別してマイクロボイドとも呼ぶ）の発生を抑制できることが確認できた。
【００６０】
次に、ＩｎＰ基板12に成膜した酸化膜6aと、Ｓｉ基板４に形成した酸化膜6bとを作業者が手によって合わせ密着させることにより貼り合わせた。次いで、ＩｎＰ基板12とＳｉ基板４とを酸化膜6a，6bによって貼り合わせた状態で、接合強度を向上させるために、真空度5×10-5〜1×10-4Paで15min、330℃で加熱した。次いで、ＨＣｌの溶液を用いてＩｎＰ基板12を除去してゆき、当該ＩｎＰ基板12が薄くなったら、次にＨＣｌ：Ｈ３ＰＯ４が１：４の割合で含有した溶液を用いて、残りのＩｎＰ基板12を選択的に除去した。
【００６１】
これにより、Ｓｉ基板４上に酸化膜６を介しＩｎＧａＡｓ膜が形成された貼合基板15を製造した。このようにして製造した貼合基板15について、図９（Ａ）に示すようなＩＲ分析結果を得られた。ここでは直径が約50ｍｍの貼合基板15を製造したが、従来よりもボイドの発生が抑制され、かつその全面で均一性良く貼り付けられていることが確認できた。また、図９（Ｂ）は、製造した貼合基板15の写真であり、鏡面状の表面全体が平坦に形成されていることが確認できた。
【００６２】
図１０は、この貼合基板15における断面のＴＥＭ（Transmission Electron Microscope）写真を示し、各界面ともに平坦であり、ＥＣＲプラズマの深刻なダメージを受けていないことが確認できた。また、図１１は、この貼合基板15のＸＲＤスペクトルを示し、63.1oと69.1oにそれぞれピークが現れている。この63.1oと69.1oの各ピークは、Ｉｎ0.53Ｇａ0.47Ａｓ（００４）)面と、Ｓｉ（００４）面を示している。この結果から、ＥＣＲプラズマにより形成した酸化膜6a，6bによって、ＩｎＰ基板12とＳｉ基板４とを貼り合わせた後、ＩｎＰ基板12を除去することでＳｉ基板４に形成されたＩｎＧａＡｓ膜について、その優れた結晶性と、構造的特性が良好に維持されていることが確認できた。
【００６３】
（４−２）半導体デバイスについて
（４−２−１）第１実施例
次に、III−Ｖ族化合物半導体層７として、ＩｎＰ基板12の表面にＩｎ0.53Ｇａ0.47ＡｓからなるＩｎＧａＡｓ膜を成膜した。なお、このときのＩｎＧａＡｓ膜のキャリア濃度は、1×101７ cm-3であった。次いで、エム・イー・エス・アフティ株式会社製のＥＣＲプラズマ装置（型名EC-2300：固体ソースＥＣＲプラズマ成膜装置）によって、250℃、真空度5×10-5〜1×10-4Paで15min、ＩｎＧａＡｓ膜の表面を真空アニールすることで、ＩｎＧａＡｓ膜の表面をクリーニング処理した。
【００６４】
次いで、ＥＣＲプラズマ装置を用いて、250℃、真空度1.3×10-1Paで2min30sec、Ar/O2混合ガスの流量15/8.1sccmの条件下、Ar/O2混合ガス中でＳｉターゲットをスパッタし、ＩｎＧａＡｓ膜の表面に酸化膜6aを成膜した。次いで、真空度5×10-5〜1×10-4Pa、250℃で15min、酸化膜6aを熱処理することにより脱ガス処理を行った。
【００６５】
次いで、これとは別に用意したＳｉ基板４と、ＩｎＰ基板12に成膜した酸化膜6aとを作業者が手によって合わせ密着させることにより貼り合わせた。次いで、ＩｎＰ基板12の酸化膜6aとＳｉ基板４とを貼り合わせた状態で、接合強度を向上させるために、真空度5×10-5〜1×10-4Paで15min、250℃で加熱した。次いで、ＨＣｌの溶液を用いてＩｎＰ基板12を選択的に除去し、これによりＳｉ基板４上に酸化膜６を介しＩｎＧａＡｓ膜が形成された貼合基板15を製造した。
【００６６】
このような貼合基板15のＩｎＧａＡｓ膜上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部及びドレイン形成部のみレジストを除去するようレジストをパターニングした。続いて、抵抗加熱方式の蒸着装置を用いて、低温（〜24 ℃）でＡｕ-Ｇｅ合金を形成した後、レジスト毎にソース形成部及びドレイン形成部以外のＡｕ-Ｇｅ合金をリフトオフし、ソース９及びドレイン10を形成した。
【００６７】
次いで、ソース９及びドレイン10を形成したＩｎＧａＡｓ膜上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりレジストをパターニングし、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏが１：１：７の割合からなる溶液を用いてＩｎＧａＡｓ膜をエッチングし、最後に、Ｓｉ基板４の裏面にＡｌからなるバックゲート３を、抵抗加熱を利用して蒸着させて半導体デバイス１を製造した。なお、ソース９及びドレイン10間のＩｎＧａＡｓ膜のチャネル長Ｌは500μｍとした。
【００６８】
このようにして製造した半導体デバイス１について、ドレイン電圧とドレイン電流の関係を調べた結果、図１２に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示した。また、この半導体デバイス１では、リーク電流が存在するものの、リーク電流を減じた後は標準的なドレイン電流電圧特性を示した。
【００６９】
また、図１３は、この半導体デバイス１のゲート電圧とドレイン電流との関係を示しており、この結果から動作時と動作停止時の電流オンオフ比Ｉｏｎ／Ｉｏｆｆが１０４、傾斜値Ｓが１２０mV/decade、閾値ＶＴが−０．２２Ｖ、界面順位密度が１×１０１２cm-2eV-1であることが確認できた。
【００７０】
さらに、図１４は、この半導体デバイス１の実効電子移動度と表面キャリア濃度との関係を示しており、この結果から実効電子移動度が１，０００cm2V-1s-1であることが確認でき、Ｓｉで製造したチャネル層を用いた場合に比して１．６倍も高い値が得られることが確認できた。
【００７１】
（４−２−２）第２実施例
次に、上述した第１実施例とは別の第２実施例として、III−Ｖ族化合物半導体層７として、ＩｎＰ基板12の表面にＩｎ0.53Ｇａ0.47ＡｓからなるＩｎＧａＡｓ膜を成膜した。なお、このときのＩｎＧａＡｓ膜のキャリア濃度は、1×1015 cm-3であった。次いで、エム・イー・エス・アフティ株式会社製のＥＣＲプラズマ装置（型名EC-2300：固体ソースＥＣＲプラズマ成膜装置）によって、330℃、真空度5×10-5〜1×10-4Paで15min、ＩｎＧａＡｓ膜の表面を真空アニールすることで、ＩｎＧａＡｓ膜の表面をクリーニング処理した。
【００７２】
次いで、ＥＣＲプラズマ装置を用いて、330℃、真空度1.3×10-1Paで2min30sec、Ar/O2混合ガスの流量15/8.1sccmの条件下、Ar/O2混合ガス中でＳｉターゲットをスパッタし、ＩｎＧａＡｓ膜の表面に酸化膜6aを成膜した。次いで、真空度5×10-5〜1×10-4Pa、330℃で15min、酸化膜6aを熱処理することにより脱ガス処理を行った。
【００７３】
次いで、これとは別にＳｉ基板４を用意し、上述したＥＣＲプラズマ装置を用いて、330℃、真空度5×10-5〜1×10-4Paで15min、Ｓｉ基板４の表面を真空アニールすることで、Ｓｉ基板４の表面をクリーニング処理した。
【００７４】
次いで、ＥＣＲプラズマ装置を用いて、330℃、真空度1.3×10-1Paで1min、Ar/O2混合ガスの流量15/8.1sccmの条件下、Ar/O2混合ガス中でＳｉ基板４をプラズマ酸化させ、Ｓｉ基板４の表面に酸化膜6bを形成した。次いで、真空度5×10-5〜1×10-4Pa、330℃で15min、酸化膜6bを熱処理することにより脱ガス処理を行った。
【００７５】
次いで、Ｓｉ基板４の酸化膜6bと、ＩｎＰ基板12の酸化膜6aとを作業者が手によって合わせ密着させることにより貼り合わせた。次いで、ＩｎＰ基板12の酸化膜6aとＳｉ基板４とを貼り合わせた状態で、接合強度を向上させるために、真空度5×10-5〜1×10-4Paで15min、330℃で加熱した。次いで、ＨＣｌの溶液を用いてＩｎＰ基板12を選択的に除去してゆき、薄くなってきたら、次にＨＣｌ：Ｈ３ＰＯ４が１：４の割合で含有した溶液を用いて、残りのＩｎＰ基板12を選択的に除去した。これによりＳｉ基板４上に酸化膜６を介しＩｎＧａＡｓ膜が形成された貼合基板15を製造した。
【００７６】
次に、このようにして製造した貼合基板15に上述した第１実施例と同様にしてＡｕ-Ｇｅ合金からなるソース９及びドレイン10を形成し、最後に、Ｓｉ基板４の裏面にＡｌからなるバックゲート３を、抵抗加熱を利用して蒸着させて半導体デバイス１を製造した。なお、ソース９及びドレイン10間のＩｎＧａＡｓ膜のチャネル長Ｌは500μｍとした。
【００７７】
このようにして製造した半導体デバイス１では、ｎ−ＭＯＳＦＥＴに対しては、標準的な電流電圧特性を示し、ｐ−ＭＯＳＦＥＴに対しては、リーク電流が存在するものの、リーク電流を減じた後は標準的なドレイン電流電圧特性を示した。かくして、本願発明による製造方法により製造された半導体デバイス１について、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴの動作が確認できたことで、当該半導体デバイス１を利用してＣＭＯＳを作製できることが証明できた。
【００７８】
また、図１５は、この半導体デバイス１のゲート電圧とドレイン電流との関係を示しており、この結果から動作時と動作停止時の電流オンオフ比Ｉｏｎ／Ｉｏｆｆが１０５、傾斜値Ｓが９８mV/decade、閾値ＶＴが０．１０Ｖ、界面順位密度が１×１０１２cm-2eV-1であることが確認できた。すなわち、半導体デバイス１では、III−Ｖ族化合物半導体を用いた種々のＭＯＳＦＥＴのなかでも、比較的高い電流オンオフ比が得られ、また比較的低いＳ値及び界面準位密度が得られることが確認できた。
【００７９】
さらに、図１６は、この半導体デバイス１の実効電子移動度と表面キャリア濃度との関係を示しており、この結果から実効電子移動度が１，２００cm2V-1s-1であることが確認でき、Ｓｉで製造したチャネル層を用いた場合に比して１．９倍も高い値が得られることが確認できた。
【００８０】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、ＥＣＲプラズマ装置によって、ＩｎＰ基板及びＳｉ基板の両方にＳｉＯ２からなる酸化膜を形成するようにした場合について述べたが、本発明はこれに限らず、ＥＣＲプラズマ装置によって、ＩｎＰ基板及びＳｉ基板のいずれか一方にだけ酸化膜を形成するようにしてもよい。
【００８１】
また、上述した実施の形態においては、半導体層として、ＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層を適用した場合について述べたが、本発明はこれに限らず、ＩｎＰ等この他種々のIII−Ｖ族化合物半導体からなるIII−Ｖ族化合物半導体層を適用してもよい。なお、III−Ｖ族化合物半導体層をチャネル層として形成する場合にはIII−Ｖ族化合物半導体層に応じてエッチング材料を選択する。例えばこの場合、図１７（Ａ）に示すように、例えばＩｎＰ基板41の表面にＩｎＧａＡｓ層42を成膜すると共に、当該ＩｎＧａＡｓ層42の表面にＩｎＰ層43を成膜する。
【００８２】
次いで、図１７（Ｂ）に示すように、これとは別に製造されたＳｉ基板44の表面と、ＩｎＰ基板41のＩｎＰ層43の表面とに、ＥＣＲプラズマ装置を用いてそれぞれ成膜された酸化膜45を貼り合わせた後、ＨＣｌの溶液や、ＨＣｌとＨ３ＰＯ４を含有した溶液によりＩｎＰ基板41を除去する。続いて、Ｈ３ＰＯ４とＨ２Ｏ２とＨ２Ｏを含有した溶液、又はＨ２ＳＯ４とＨ２Ｏ２とＨ２Ｏを含有した溶液を用いて、図１７（Ｃ）に示すように、ＩｎＧａＡｓ層42を除去することにより貼合基板46を形成できる。
【００８３】
また、他の実施の形態としては、III−Ｖ族化合物半導体層として、ＩｎＰ層、ＩｎＧａＡｓ層及びＩｎＰ層が積層されたIII−Ｖ族化合物半導体層を適用してもよい。この場合、図１８（Ａ）に示すように、例えばＩｎＰ基板51の表面にＩｎＧａＡｓ層52、ＩｎＰ層53、ＩｎＧａＡｓ層54及びＩｎＰ層55の順に成膜する。これにより、歪量子井戸等の積層構造の貼り合わせによるチャネル層形成も可能となる。
【００８４】
次いで、図１８（Ｂ）に示すように、これとは別に製造されたＳｉ基板56の表面と、ＩｎＰ基板51のＩｎＰ層55の表面とに、ＥＣＲプラズマ装置を用いてそれぞれ形成された酸化膜57を貼り合わせた後、ＨＣｌの溶液や、ＨＣｌとＨ３ＰＯ４を含有した溶液によりＩｎＰ基板51を除去する。続いて、Ｈ３ＰＯ４とＨ２Ｏ２とＨ２Ｏを含有した溶液、又はＨ２ＳＯ４とＨ２Ｏ２とＨ２Ｏを含有した溶液を用いて、図１８（Ｃ）に示すように、ＩｎＧａＡｓ層52を除去することにより貼合基板58を形成できる。
【００８５】
さらに、他の実施の形態としては、III−Ｖ族化合物半導体層として、ＧａＡｓ層を適用してもよい。この場合、図１９（Ａ）に示すように、例えばＧａＡｓ基板61の表面にＡｌＡｓ層62を成膜し、当該ＡｌＡｓ層62の表面にＧａＡｓ層63を順に成膜する。
【００８６】
次いで、図１９（Ｂ）に示すように、別個に製造されたＳｉ基板64の表面と、ＧａＡｓ基板61のＧａＡｓ層63の表面とに、ＥＣＲプラズマ装置を用いてそれぞれ形成された酸化膜65を貼り合わせた後、ＨＣｌの溶液や、ＨＣｌとＨ３ＰＯ４を含有した溶液によりＧａＡｓ基板61を除去する。続いて、Ｈ３ＰＯ４とＨ２Ｏ２とＨ２Ｏを含有した溶液、又はＨ２ＳＯ４とＨ２Ｏ２とＨ２Ｏを含有した溶液を用いて、図１９（Ｃ）に示すように、ＡｌＡｓ層62を除去することにより貼合基板66を形成できる。
【００８７】
さらに、他の実施の形態としては、半導体層として、Ｓｉ層を適用してもよい。この場合、図２０（Ａ）に示すように、例えばＳｉ基板71とＢＯＸ（埋め込み酸化膜：Buried Oxide）（ＳｉＯ２層）層72とＳｉ層73とからなるＳＯＩ（silicon on insulator）基板を用意する。
【００８８】
次いで、図２０（Ｂ）に示すように、これとは別に製造されたＳｉ基板74の表面と、上述したＳＯＩ基板のＳｉ層73の表面とに、ＥＣＲプラズマ装置を用いてそれぞれ成膜されたＨｆＯＮ（ハフニウム酸化窒化物）等からなる酸化膜75を貼り合わせる。続いて、所定の溶液を用いて、図２０（Ｃ）に示すように、Ｓｉ基板71及びＢＯＸ（埋め込み酸化膜：Buried Oxide）72を除去することにより貼合基板76を形成できる。
【００８９】
さらに、他の実施の形態としては、半導体層として、Ｇｅ層を適用してもよい。この場合、図２１（Ａ）に示すように、例えばＳｉ基板81とＢＯＸ（埋め込み酸化膜：Buried Oxide）（ＳｉＯ２層）82とＧｅ層83とからなるＧＯＩ（Ge on Insulator）基板を用意する。
【００９０】
次いで、図２１（Ｂ）に示すように、これとは別に製造されたＳｉ基板84の表面と、上述したＧＯＩ基板のＧｅ層83の表面とに、ＥＣＲプラズマ装置を用いてそれぞれ成膜されたＨｆＯＮ等からなる酸化膜85を貼り合わせる。続いて、所定の溶液を用いて、図２１（Ｃ）に示すように、Ｓｉ基板81及びＢＯＸ82を除去することにより貼合基板86を形成できる。
【００９１】
さらに、図２４に示すような半導体デバイス100についても上述した製造方法により製造することができる。この場合、図２２（Ａ）に示すように、例えばＩｎＰ基板91の表面にＩｎＧｅＡｓ層92を成膜する。これとは別にＢＯＸ（埋め込み酸化膜：Buried Oxide）（ＳｉＯ２層）94とＧｅ層95とＳｉ基板93とからなるＧＯＩ基板を用意し、ＧＯＩ基板のＧｅ層95の表面と、ＩｎＰ基板91のＩｎＧｅＡｓ層92の表面とに、ＥＣＲプラズマ装置を用いて酸化膜を形成する。
【００９２】
次いで、図２２（Ｂ）に示すように、ＧＯＩ基板のＧｅ層95上の酸化膜と、ＩｎＰ基板91のＩｎＧｅＡｓ層92上の酸化膜とを貼り合わせ、一体化した酸化膜96を形成してＩｎＧｅＡｓ層92とＧｅ層95とを酸化膜96を介して接合する。続いて、所定の溶液を用いて、ＩｎＰ基板91を除去する。次いで、図２２（Ｃ）に示すように、ＩｎＧｅＡｓ層92と酸化膜96との所定領域を除去することにより貼合基板97を形成できる。因みに、このＳｉ基板93の所定位置には図示しないｎウェル102やｐウェル103が設けられている。
【００９３】
または、これとは別に、図２３（Ａ）及び（Ｂ）に示すように、ＢＯＸ（埋め込み酸化膜：Buried Oxide）（ＳｉＯ２層）層94とＧｅ層95とＳｉ基板93とからなるＧＯＩ基板の所定領域に対し、エッチング処理することにより所定領域のＧｅ層95を除去する。次いで、ＧＯＩ基板の露出したＢＯＸ層94の表面に、ＥＣＲプラズマ装置を用いてＥＣＲプラズマを照射することにより表面を活性化させ、図２３（Ｃ）に示すように、当該ＢＯＸ（埋め込み酸化膜：Buried Oxide）層94とＩｎＰ基板97のＩｎＧｅＡｓ層98とを貼り合わせることにより貼合基板99を形成する。
【００９４】
かくして、ＧＯＩ基板に対して所定領域にそれぞれ貼合基板97及び貼合基板99を形成し、金属部材からなるソース９及びドレイン10を所定位置に配置させることにより、高い電子移動度を有するＩｎＧｅＡｓチャネルのｎ−ＭＯＳＦＥＴと、高い正孔移動度を有するＧｅチャネルのｐ−ＭＯＳＦＥＴをＳｉ上に同時に形成した高性能ＣＭＯＳ半導体デバイスを製造できる。これにより、Ｓｉ ＣＭＯＳを凌駕するデバイスの作製が可能となる。さらに、結晶性の高い貼り合わせ層上に別の結晶を再成長することで、別の半導体デバイスを集積化することが可能となる。
【００９５】
また、本発明は、上述した実施の形態に限られることなく、チャネル層となる半導体層と、酸化層とを何層にも積層させるようにしてもよい。さらに、上述した実施の形態においては、ＥＣＲプラズマ装置によって形成される絶縁膜として、ＥＣＲプラズマ装置によって形成される酸化膜（ＳｉＯ２膜）を適用した場合について述べたが、本発明はこれに限らず、ＥＣＲプラズマ装置によって例えばＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＴａＮ、ＺｒＯ２、ＺｒＮ、ＨｆＯ２、ＨｆＮ、ＩＴＯ、ＺｎＯ、或いはこれらを混合した絶縁膜を形成するようにしてもよい。この場合、ＥＣＲプラズマ装置によって、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＴａＮ、ＺｒＯ２、ＺｒＮ、ＨｆＯ２、ＨｆＮ、ＩＴＯ、ＺｎＯを形成する場合には、下記の表１に示すような固体ソース（ターゲット）とガスソースを用いればよい。
【００９６】
【表１】
2010232568.tif 000003
【符号の説明】
【００９７】
１  半導体デバイス
４  Ｓｉ基板（第２の基板）
6a，6b  酸化膜（絶縁膜）
７  III−Ｖ族化合物半導体層（半導体層）
９  ソース
10  ドレイン
12  ＩｎＰ基板（第１の基板）
【図２】
2010232568.tif 000004
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図２４】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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