(57)【要約】【課題】集積度を高めることが容易な３次元積層された多層構造メモリ素子を提供する。【解決手段】本積層メモリ素子は、基板と、基板上に相互積層され、複数の群に分割された複数のメモリ層と、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、複数のインターデコーダと電気的に接続され、複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に相互積層され、複数の群に分割された複数のメモリ層と、
各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、
前記複数のインターデコーダと電気的に接続され、前記複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする積層メモリ素子。
【請求項２】
前記複数のメモリ層下及び前記基板上のボトム能動回路部をさらに備え、
前記少なくとも一つのプレデコーダは、前記ボトム能動回路部に電気的に接続されたことを特徴とする請求項１に記載の積層メモリ素子。
【請求項３】
前記少なくとも一つのプレデコーダと前記ボトム能動回路部との垂直接続ラインの数は、前記少なくとも一つのプレデコーダなしに、前記複数のインターデコーダが前記ボトム能動回路部と接続された場合の垂直接続ラインの数に比べて、少ないことを特徴とする請求項２に記載の積層メモリ素子。
【請求項４】
前記ボトム能動回路部は、ロウドライバを備え、
前記少なくとも一つのプレデコーダは、前記ロウドライバから信号を伝達されてプレデコーディングした後、前記複数のインターデコーダに伝達することを特徴とする請求項２に記載の積層メモリ素子。
【請求項５】
前記ボトム能動回路部は、入出力ドライバを備え、
前記少なくとも一つのプレデコーダは、前記入出力ドライバから信号を伝達されてプレデコーディングした後、前記複数のインターデコーダに伝達することを特徴とする請求項２に記載の積層メモリ素子。
【請求項６】
前記複数のインターデコーダは、複数の群に分割され、
前記少なくとも一つのプレデコーダは、各群のインターデコーダと接続された複数のプレデコーダを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項７】
前記複数のメモリ層下及び前記基板上のボトム能動回路部をさらに備え、
前記複数のプレデコーダは、前記ボトム能動回路部に電気的に接続されたことを特徴とする請求項６に記載の積層メモリ素子。
【請求項８】
前記複数のプレデコーダのそれぞれは、各群のインターデコーダの中央に配されたことを特徴とする請求項６に記載の積層メモリ素子。
【請求項９】
前記複数のインターデコーダのそれぞれは、各群のメモリ層の中央に配されたことを特徴とする請求項１に記載の積層メモリ素子。
【請求項１０】
前記少なくとも一つのプレデコーダは、制御信号デコーダを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１１】
前記少なくとも一つのプレデコーダは、グローバル信号デコーダを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１２】
前記少なくとも一つのプレデコーダは、制御信号デコーダ及びグローバル信号デコーダを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１３】
前記少なくとも一つのプレデコーダは、同一タイプの複数のトランジスタを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１４】
前記複数のインターデコーダのうち少なくとも一つは、同一タイプの複数のトランジスタを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１５】
前記複数のインターデコーダのそれぞれは、同一タイプの複数のトランジスタを備えることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１６】
基板と、
前記基板上に相互積層され、複数の群に分割された複数のメモリ層と、
各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインタードライバと、
前記複数のインタードライバと電気的に接続され、前記複数のインタードライバの間に配された少なくとも一つのプレドライバと、を備えることを特徴とする積層メモリ素子。
【請求項１７】
前記複数のメモリ層下及び前記基板上のボトム能動回路部をさらに備え、
前記少なくとも一つのプレドライバは、前記ボトム能動回路部に電気的に接続されたことを特徴とする請求項１６に記載の積層メモリ素子。
【請求項１８】
前記ボトム能動回路部は、デコーダを備えることを特徴とする請求項１７に記載の積層メモリ素子。
【請求項１９】
前記少なくとも一つのプレドライバは、前記複数の群のうち、該群内の前記複数のインタードライバの間で中央に配されたことを特徴とする請求項１６に記載の積層メモリ素子。
【請求項２０】
前記複数のインタードライバのそれぞれは、前記複数の群のうち、該群内の前記複数のメモリ層の間で中央に配されたことを特徴とする請求項１６に記載の積層メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、多層構造に積層されたメモリ素子に関する。
【背景技術】
【０００２】
半導体製品は、その体積が次第に小さくなりつつも、高容量のデータ処理を要求している。これにより、このような半導体製品に使われる不揮発性メモリ素子の集積度を高める必要がある。このような点で、メモリ層を３次元に積層させて形成した多層構造のメモリ素子が考慮されている。
しかしながら、多層構造のメモリ素子の動作を支援するための回路の配置が容易でなくて、集積度の向上に限界がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、高集積化が容易な積層メモリ素子を提供することである。
しかし、前述した本発明の課題は、例示的に提示されたものであり、本発明は、これに限定されない。
【課題を解決するための手段】
【０００４】
前記課題を達成するために、本発明の一態様による積層メモリ素子が提供される。基板が提供される。複数のメモリ層は、前記基板上に相互積層され、複数の群に分割される。複数のインターデコーダは、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配される。少なくとも一つのプレデコーダは、前記複数のインターデコーダと電気的に接続され、前記複数のインターデコーダの間に配される。
前記積層メモリ素子の一例によれば、前記複数のメモリ層下及び前記基板上に、ボトム能動回路部がさらに提供されうる。前記少なくとも一つのプレデコーダは、前記ボトム能動回路部に電気的に接続されうる。
前記積層メモリ素子の他の例によれば、前記ボトム能動回路部は、ロウドライバを備え、前記プレデコーダは、前記ロウドライバから信号を伝達されてプレデコーディングした後、前記複数のインターデコーダに伝達できる。
前記積層メモリ素子のさらに他の例によれば、前記ボトム能動回路部は、入出力ドライバを備え、前記プレデコーダは、前記入出力ドライバから信号を伝達されてプレデコーディングした後、前記複数のインターデコーダに伝達できる。
前記積層メモリ素子のさらに他の例によれば、前記複数のインターデコーダは、複数の群に分割され、前記少なくとも一つのプレデコーダは、各群のインターデコーダと接続された複数のプレデコーダを備えうる。
【０００５】
本発明の他の態様による積層メモリ素子が提供される。基板が提供される。複数のメモリ層は、前記基板上に相互積層され、複数の群に分割される。複数のインタードライバは、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配される。少なくとも一つのプレドライバは、前記複数のインタードライバと電気的に接続され、前記複数のインタードライバの間に配される。
前記積層メモリ素子の一例によれば、前記複数のメモリ層下及び前記基板上にボトム能動回路部がさらに提供され、前記少なくとも一つのプレドライバは、前記ボトム能動回路部に電気的に接続されうる。
前記積層メモリ素子の他の例によれば、前記ボトム能動回路部は、デコーダを備えうる。
前記積層メモリ素子の他の例によれば、前記少なくとも一つのプレドライバは、前記複数の群のうち、該群内の前記複数のインタードライバの間で中央に配されうる。
前記積層メモリ素子の他の例によれば、前記複数のインタードライバのそれぞれは、前記複数の群のうち、該群内の前記複数のメモリ層の間で中央に配されうる。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態による積層メモリ素子を示す断面図である。
【図２】本発明の一実施形態による積層メモリ素子を示す断面図である。
【図３】本発明の一実施形態による積層メモリ素子を示す断面図である。
【図４】本発明の一実施形態によるプレデコーダの構成を示す回路図である。
【図５】本発明の一実施形態によるプレデコーダの構成を示す回路図である。
【図６】本発明の一実施形態によるインターデコーダの構成を示す回路図である。
【図７】本発明の一実施形態によるプレデコーダ及びインターデコーダの接続を示す回路図である。
【図８】本発明の一実施形態によるプレデコーダ及びインターデコーダの接続を示す回路図である。
【図９】本発明の他の実施形態による積層メモリ素子を示す断面図である。
【図１０】本発明の他の実施形態による積層メモリ素子を示す断面図である。
【図１１】本発明の一実施形態によるメモリカードを示す概略図である。
【図１２】本発明の一実施形態による電子システムを示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるのであって、本発明は、後述する実施形態に限定されず、異なる多様な形態に具現される。図面において、構成要素は、説明の便宜上、そのサイズが誇張されうる。
【０００８】
図１ないし図３は、本発明の一実施形態による積層メモリ素子を示す断面図である。
図１を参照すれば、複数のメモリ層１２０が基板１１０上に相互積層されうる。例えば、基板１１０は、半導体ウェーハを備えうる。各メモリ層１２０は、メモリセルのアレイ構造（図示せず）を含みうる。メモリ層１２０の数は、メモリ容量によって適切に選択され、この実施形態を制限しない。メモリ層１２０は、多様な形態のメモリ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、フラッシュ、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）またはＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）で構成されうる。例えば、メモリ層１２０がＲｅＲＡＭである場合、メモリセルは、ビットラインとワードラインとの間に可変抵抗体及びスイッチング素子を備えうる。
【０００９】
メモリ層１２０は、複数の群に分割されうる。複数のインターデコーダ１３０は、該群内のメモリ層１２０と接続ライン１２５によって電気的に接続されうる。各インターデコーダ１３０は、該群内のメモリ層１２０の間、例えば、その中央に配されうる。これにより、各インターデコーダ１３０を介して、該群内のメモリ層１２０は、その上下に同数で隣接して配列されうる。
例えば、図１は、４層のメモリ層１２０が一つの群を形成し、一つのインターデコーダ１３０がその下に隣接した２層のメモリ層１２０及びその上に隣接した２層のメモリ層１２０と電気的に接続された例を示している。しかし、一つの群内のメモリ層１２０の数及びインターデコーダ１３０の配置は、適切に変形され、この実施形態は、このような数及び配置に制限されない。
【００１０】
少なくとも一つのプレデコーダ１４０は、インターデコーダ１３０と接続ライン１３５によって電気的に接続されうる。例えば、インターデコーダ１３０が複数の群に分割される場合、複数のプレデコーダ１４０が提供されうる。各プレデコーダ１４０は、該群内のインターデコーダ１３０と電気的に接続されうる。例えば、各プレデコーダ１４０は、インターデコーダ１３０の間、例えば、その中央に配されうる。これにより、各プレデコーダ１４０を介して、該群内のインターデコーダ１３０は、その上下に同数で配列されうる。
例えば、図１は、４つのインターデコーダ１３０が一つの群を形成し、一つのプレデコーダ１４０がその下の２つのインターデコーダ１３０及びその上の２つのインターデコーダ１３０と電気的に接続された例を示している。しかし、一つの群内のインターデコーダ１３０の数及びプレデコーダ１４０の配置は、適切に変形され、この実施形態は、このような数及び配置に制限されない。
プレデコーダ１４０は、基板１１０とインターデコーダ１３０との間の信号伝達を中継できる。例えば、各プレデコーダ１４０は、基板１１０上のボトム能動回路部１５０と接続ライン１４５を通じて電気的に接続されうる。ボトム能動回路部１５０は、メモリ層１２０の下（最下部）及び基板１１０上に提供されうる。
【００１１】
図２を参照すれば、ボトム能動回路部１５０は、入出力ドライバ１５２を備えうる。この場合、プレデコーダ１４０は、入出力ドライバ１５２から伝えられた信号をプレデコーディングした後、該群内のインターデコーダ１３０に伝達できる。インターデコーダ１３０は、この信号をデコーディングしてメモリ層１２０に伝達できる。例えば、このような信号は、メモリ層１２０内のメモリセルのＹ−アドレス信号を含みうる。
【００１２】
図３を参照すれば、ボトム能動回路部１５０は、ロウドライバ１５４を備えうる。この場合、プレデコーダ１４０は、ロウドライバ１５４から伝えられた信号をプレデコーディングした後、該群内のインターデコーダ１３０に伝達できる。インターデコーダ１３０は、この信号をデコーディングしてメモリ層１２０に伝達できる。例えば、このような信号は、メモリ層１２０内のメモリセルのＸ−アドレス信号を含みうる。
一方、ボトム能動回路部１５０は、入出力ドライバ１５２及びロウドライバ１５４をいずれも備えることもある。この場合、入出力ドライバ１５２を通じてメモリセルのＹ−アドレス信号が伝えられ、ロウドライバ１５４を通じてメモリセルのＸ−アドレス信号が伝えられうる。さらに、ボトム能動回路部１５０は、信号のバッファリング及び増幅のための他の回路をさらに備えうる。
【００１３】
この実施形態によれば、プレデコーダ１４０を基板１１０上に分割して積層することによって、基板１１０上でプレデコーダ１４０のフットプリントが大きくなることを防止できる。もし、ボトム能動回路部１５０内に一つのプレデコーダのみを配すれば、メモリ層１２０の数が増加するにつれて、プレデコーダのサイズも大きくなる。したがって、プレデコーダが占める面積が大きくなり、メモリ層１２０の積層数が制限されて、積層メモリ素子の集積度が低下する。しかし、この実施形態によれば、プレデコーダ１４０をメモリ層１２０の間に積層することによって、メモリ層１２０の数に制限を受けず、したがって、積層メモリ素子の集積度が向上できる。
【００１４】
図４及び図５は、本発明の一実施形態によるプレデコーダの構成を示す回路図である。
図４を参照すれば、プレデコーダ１４０は、制御信号デコーダ１４０ａを備えうる。制御信号デコーダ１４０ａは、交互に配列された同一タイプの複数のトランジスタＴ１で構成されうる。例えば、入力信号Ｌ０Ｙｉ[０]〜Ｌ０Ｙｉ[３]は、トランジスタＴ１のゲートに接続されたゲート信号ＤＹｉ[０]〜ＤＹｉ[７]の制御によって、出力信号Ｙｉ＜０＞〜Ｙｉ＜７＞で出力されうる。
【００１５】
図５を参照すれば、プレデコーダ１４０は、図４の制御信号デコーダ１４０ａと共に、グローバル信号デコーダ１４０ｂをさらに備えうる。グローバル信号デコーダ１４０ｂは、交互に配列された同一タイプの複数のトランジスタＴ２で構成されうる。例えば、入力信号ＧＢＬ[０]〜ＧＢＬ[１５]は、トランジスタＴ２のゲートに接続されたゲート信号ＧＹｉ[０]〜ＧＹｉ[７]の制御によって出力信号ＧＢＬ＜０＞〜ＧＢＬ＜１２７＞で出力されうる。例えば、グローバル信号デコーダ１４０ｂは、ビットラインまたはワードライン信号を出力できる。
【００１６】
図６は、本発明の一実施形態によるインターデコーダの構成を示す回路図である。
図６を参照すれば、インターデコーダ１３０は、交互に配列された同一タイプの複数のトランジスタＴ３で構成されうる。例えば、入力信号ＧＢＬ＜０＞〜ＧＢＬ＜１２７＞は、トランジスタＴ３のゲートに接続されたゲート信号Ｙｉ＜０＞〜Ｙｉ＜７＞の制御によって出力信号ＢＬ＜０＞〜ＢＬ＜１０２３＞で出力されうる。例えば、インターデコーダ１３０は、ビットラインまたはワードライン信号を出力できる。
【００１７】
図７及び図８は、本発明の一実施形態によるプレデコーダ及びインターデコーダの接続を示す回路図である。
図７及び図８を参照すれば、１Ｍメモリセルアレイに対して、４個のインターデコーダ１３０に１つのプレデコーダ１４０が接続された場合の接続関係が示される。図７に示したように、制御信号デコーダ１４０ａの出力信号Ｙｉ＜０＞〜Ｙｉ＜７＞は、インターデコーダ１３０のゲート信号Ｙｉ＜０＞〜Ｙｉ＜７＞と電気的に接続されうる。図８に示したように、グローバル信号デコーダ１４０ｂの出力信号ＧＢＬ＜０＞〜ＧＢＬ＜１２７＞は、インターデコーダ１３０の入力信号ＧＢＬ＜０＞〜ＧＢＬ＜１２７＞と電気的に接続されうる。
【００１８】
これによれば、プレデコーダ１４０とボトム能動回路部１５０（図１）との接続ライン１４５（図１）の数は、１０８（＝８＋４＋（２４×４））本であり、プレデコーダ１４０とインターデコーダ１３０との接続ライン１３５（図１）の数は、２７２（＝１３６×２）本となる。もし、プレデコーダ１４０がない場合、インターデコーダ１３０がボトム能動回路部１５０（図１）と接続され、その接続ラインの数は、前述した第３接続ライン１４５（図１）の数より大きい５４４（＝１３６×４）本となる。したがって、この実施形態によれば、プレデコーダ１４０を配することによって、ボトム能動回路部１５０（図１）に直接接続される接続ライン１４５（図１）の数を減らせる。接続ライン１４５（図１）の数の減少は、結局、ボトム能動回路部１５０（図１）のサイズ縮小を意味できる。
【００１９】
図９及び図１０は、本発明の他の実施形態による積層メモリ素子を示す断面図である。この実施形態による積層メモリ素子は、図１ないし図３の積層メモリ素子の変形された例に当たり、したがって、その重複説明は省略する。
図９を参照すれば、複数のインタードライバ２３０は、該群内のメモリ層１２０と接続ライン２２５によって電気的に接続されうる。各インタードライバ２３０は、該群内のメモリ層１２０の間、例えば、その中央に配されうる。これにより、各インタードライバ２３０を介して、該群内のメモリ層１２０は、その上下に同数で隣接して配列されうる。しかし、この実施形態は、このような数及び配置に制限されない。
【００２０】
少なくとも一つのプレドライバ２４０は、インタードライバ２３０と接続ライン２３５によって電気的に接続されうる。例えば、インタードライバ２３０が複数の群に分割される場合、複数のプレドライバ２４０が提供されうる。各プレドライバ２４０は、該群内のインタードライバ２３０と電気的に接続されうる。例えば、各プレドライバ２４０は、インタードライバ２３０の間、例えば、その中央に配されうる。これにより、各プレドライバ２４０を介して、該群内のインタードライバ２３０は、その上下に同数で配列されうる。しかし、この実施形態は、このような数及び配置に制限されない。
プレドライバ２４０は、基板１１０とインタードライバ２３０との間の信号伝達を中継できる。例えば、各プレドライバ２４０は、基板１１０上のボトム能動回路部２５０と接続ライン２４５を通じて電気的に接続されうる。ボトム能動回路部２５０は、メモリ層１２０の下（最下部）及び基板１１０上に提供されうる。
【００２１】
図１０を参照すれば、ボトム能動回路部２５０は、デコーダ２５５を備えうる。したがって、プレドライバ２４０は、デコーダ２５５と接続ライン２４５によって接続されうる。デコーダ２５５でデコーディングされた信号は、プレドライバ２４０で予備的に駆動された後、インタードライバ２４０で主に駆動されてメモリ層１２０に伝達されうる。ボトム能動回路部２５０は、信号の増幅またはバッファリングのための回路をさらに備えうる。
【００２２】
図１１は、本発明の一実施形態によるメモリカードを示す概略図である。
図１１を参照すれば、メモリカード４００は、ハウジング４３０内に制御機４１０とメモリ部４２０とを備えうる。制御機４１０とメモリ部４２０とは、電気的な信号を交換できる。例えば、制御機４１０の命令によって、メモリ部４２０と制御機４１０とは、データを交換できる。これにより、メモリカード４００は、メモリ部４２０にデータを保存するか、またはメモリ部４２０からデータを外部に出力できる。
例えば、メモリ部４２０は、図１ないし図１０の積層メモリ素子の少なくともいずれか一つを備えうる。このようなメモリカード４００は、多様な携帯用機器のデータ保存媒体として利用されうる。例えば、メモリカード４００は、マルチメディアカード（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ：ＭＭＣ）またはセキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ：ＳＤ）カードを備えうる。
【００２３】
図１２は、本発明の一実施形態による電子システムを示すブロック図である。
図１２を参照すれば、電子システム５００は、プロセッサ５１０、入／出力装置５３０及びメモリ部５２０を備え、これらは、バス５４０を利用して互いにデータ通信できる。プロセッサ５１０は、プログラムを実行し、システム５００を制御する役割を行える。入／出力装置５３０は、システム５００へ／からのデータの入力／出力に利用されうる。システム５００は、入／出力装置５３０を利用して、外部装置、例えば、パソコン（ＰＣ）またはネットワークに接続されて、外部装置と互いにデータを交換できる。メモリ部５２０は、プロセッサ５１０の動作のためのコード及びデータを保存できる。例えば、メモリ部５２０は、図１ないし図１０の積層メモリ素子の少なくともいずれか一つを備えうる。
例えば、このような電子システム５００は、メモリ部５２０を必要とする多様な電子制御装置を構成でき、例えば、モバイルフォン、ＭＰ３プレイヤ、ナビゲーション、ソリッドステートディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）または家電製品に利用されうる。
【００２４】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者が前記実施形態を組み合わせて実施するなど、多様な修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００２５】
本発明は、メモリ関連の技術分野に好適に適用可能である。
【符号の説明】
【００２６】
１１０  基板
１２０  メモリ層
１２５，１３５，１４５  接続ライン
１３０  インターデコーダ
１４０  プレデコーダ
１５０  ボトム能動回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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