(57)【要約】【課題】本発明の目的は、欠陥の少ない良質な塗布型酸化シリコン膜の製造方法を提供することにある。【解決手段】本発明の一態様にかかる半導体装置の製造方法は、半導体基板に素子分離溝を形成し、前記素子分離溝の内部に、前記素子分離溝を埋め込むように、シリコン化合物膜を形成し、第１の温度での第１の酸化処理により、前記シリコン化合物膜の表面を、酸化剤及び不純物の通過を許容しつつもシリコン原子を含む揮発物が通過不可能な揮発物放出防止層に、改質し、前記第１の温度よりも高い第２の温度での第２の酸化処理により、前記素子分離溝の内部に、塗布型酸化シリコン膜を形成する。【選択図】図６
2010232433.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離溝を形成し、
前記素子分離溝の内部に、前記素子分離溝を埋め込むように、シリコン化合物膜を形成し、
第１の温度での第１の酸化処理により、前記シリコン化合物膜の表面を、酸化剤及び不純物の通過を許容しつつもシリコン原子を含む揮発物が通過不可能な揮発物放出防止層に、改質し、
前記第１の温度よりも高い第２の温度での第２の酸化処理により、前記素子分離溝の内部に、塗布型酸化シリコン膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に素子分離溝を形成し、
前記素子分離溝の内部に、前記素子分離溝を埋め込むように、シリコン化合物を溶媒中に溶解させたシリコン化合物溶液を塗布し、
第１の温度での第１の酸化処理により、前記シリコン化合物溶液の表面を、酸化剤、不純物及び前記溶媒の通過を許容しつつもシリコン原子を含む揮発物が通過不可能な揮発物放出防止層に、改質し、
加熱処理により、前記溶媒を、前記揮発物放出防止層を介して蒸発させて、前記揮発物放出防止層下の前記シリコン化合物溶液からシリコン化合物膜を形成し、
前記第１の温度よりも高い第２の温度での第２の酸化処理により、前記素子分離溝の内部に、塗布型酸化シリコン膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記シリコン化合物膜として、ポリシラザン膜及びＨＳＱ膜のいずれかを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の酸化処理は、オゾン酸化、酸素イオン注入及び酸素ラジカル照射のいずれかによって行うことを特徴とする請求項１から３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記塗布型酸化シリコン膜を形成した後に、
第３の温度での第３の酸化処理を行い、
前記塗布型酸化シリコン膜に対して、前記第３の温度よりも高い温度での加熱処理を行う、
ことを特徴とする請求項１から４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の開発では、速度の向上、消費電力の低減、そして、製造コストの抑制が求められている。これらの要求を満たすためには、半導体装置を微細化し、半導体装置の面積を縮小していく必要がある。そのための有効な手段の１つとして、半導体装置が備える半導体素子等を分離するために設けられる素子分離領域を微細化することが挙げられる。
【０００３】
近年、微細な素子分離領域を製造する方法として、反応性イオンエッチング(Reactive Ion Etching:ＲＩＥ)のような異方性エッチング法により形成されたトレンチ（素子分離溝）の内に酸化シリコンの絶縁膜を埋め込んで形成する、シャロートレンチアイソレーション(Shallow Trench Isolation：ＳＴＩ)技術が採用されている。
【０００４】
このようなトレンチ内の絶縁膜において、空孔（ｖｏｉｄ）や継目（ｓｅａｍ）の発生を抑えつつ、絶縁膜を形成する方法として、スピンオンガラス（Spin on Glass：ＳＯＧ）法が知られている。この方法は、酸化シリコンの材料となるシリコン化合物（例えば、ポリシラザン(ポリペルヒドロシラザン)[-(ＳｉＨ２ＮＨ)ｎ-]）の溶液をスピンコート法によって塗布し、シリコン化合物を酸化することによって、トレンチ内に酸化シリコンの絶縁膜を形成するものである。このような方法により形成された酸化シリコン膜（絶縁膜）を特に塗布型酸化シリコン膜と呼ぶ。
【０００５】
このような方法によって形成された塗布型酸化シリコン膜には、一般的に、以下のような問題がある。
（１）膜密度が低い。
（２）膜中の不純物が多い。
【０００６】
これらの問題を解決する方法として、シリコン化合物を酸化して塗布型酸化シリコン膜を形成した後に、窒素等の雰囲気下でアニール処理を行う方法がある。アニール処理（加熱処理）を行うことで、塗布型酸化シリコン膜の結合構造をより緻密にすることができる。同時に、塗布型酸化シリコン膜中に依然として残存する不純物を除去することができる。よって、塗布型酸化シリコン膜の問題点を解消することができる。
【０００７】
しかしながら、このような処理を経て塗布型酸化シリコン膜を形成する工程において、塗布型酸化シリコン膜が収縮し、膜応力が発生し、それによって、塗布型酸化シリコン膜中の欠陥の発生、塗布型酸化シリコン膜の剥がれ、素子分離領域の変形等の新たな問題が生じるようになった。
【０００８】
そこで、このような新たな問題を解決する方法として、以下のような提案がされている。
【０００９】
特許文献１においては、トレンチ内のすべての酸化シリコンの絶縁膜をＳＯＧ法によって形成するのではなく、まず、トレンチ内の下半分にＳＯＧ法によって塗布型酸化シリコン膜を形成し、さらに塗布型酸化シリコン膜の上にあたる、トレンチ内の上半分に、塗布型酸化シリコン膜よりも緻密な結合構造を有するＨＴＯ（High Temperature Oxide）膜（酸化シリコン膜）を埋め込む方法が提案されている。
【００１０】
また、特許文献２においては、トレンチ内の下半分にＳＯＧ法で塗布型酸化シリコン膜を形成し、さらに塗布型酸化シリコン膜の上にあたる、トレンチ内の上半分に、高密度プラズマ化学的気相成長（High Density Plasma Chemical Vapor Deposition:ＨＤＰ−ＣＶＤ）法を用いて、塗布型酸化シリコン膜よりも緻密な結合構造を有する酸化シリコン膜を埋め込む方法が提案されている。
【００１１】
しかし、提案されているいずれの方法も、ＣＭＰ（Chemical Mechanical Polishing）工程を２回以上必要とするものである。すなわち、工程数が大幅増加・複雑化することから、プロセスマージンが低下するなどの問題が生じている。
【００１２】
さらに、特許文献２においては、トレンチ内の下半分に、ＨＤＰ−ＣＶＤ法により、塗布型酸化シリコン膜よりも緻密な結合構造を有する酸化シリコン膜を埋め込み、さらに、その酸化シリコン膜上にあたるトレンチ内の上半分に、塗布型酸化シリコン膜を埋め込む方法も提案されている。しかしながら、この方法も、トレンチ内の上半分に塗布型酸化シリコン膜が埋め込まれているため、トレンチの上半分を占める塗布型酸化シリコン膜において、塗布型酸化シリコン膜の剥がれや、その後のウェットエッチングによって、塗布型酸化シリコン膜中に局所的な形状の異常が発生するという問題を抱えていた。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−１１４３６２号公報
【特許文献２】特開２００３−３１６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、上記の事情を鑑み、欠陥の少ない良質な塗布型酸化シリコン膜の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様にかかる半導体の製造方法は、半導体基板に素子分離溝を形成し、前記素子分離溝の内部に、前記素子分離溝を埋め込むように、シリコン化合物膜を形成し、第１の温度での第１の酸化処理により、前記シリコン化合物膜の表面を、酸化剤及び不純物の通過を許容しつつもシリコン原子を含む揮発物が通過不可能な揮発物放出防止層に、改質し、前記第１の温度よりも高い第２の温度での第２の酸化処理により、前記素子分離溝の内部に、塗布型酸化シリコン膜を形成する、ことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法によれば、欠陥の少ない良質な塗布型酸化シリコン膜を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】熱処理温度とポリシラザン膜からの７６の分子量の揮発物の放出積算量を表すグラフ。
【図２】本発明の実施形態の半導体装置の平面図（一部）。
【図３】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その１）。
【図４】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その２）。
【図５】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その３）。
【図６】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その４）。
【図７】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その５）。
【図８】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その６）。
【図９】本発明の第１、４、５の実施形態の製造工程を説明するための概略的工程断面図（その７）。
【図１０】本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１）。
【図１１】本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その２）。
【図１２】本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その３）。
【図１３】本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その４）。
【図１４】本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その５）。
【図１５】本発明の第３の実施形態の製造工程を説明するための概略的工程断面図（その１）。
【図１６】本発明の第３の実施形態の製造工程を説明するための概略的工程断面図（その２）。
【図１７】本発明の第３の実施形態の製造工程を説明するための概略的工程断面図（その３）。
【発明を実施するための形態】
【００１８】
本発明の実施形態を説明する前に、本発明者がこれまで行ってきた、塗布型酸化シリコンの絶縁膜の形成方法を簡単に説明する。
【００１９】
この明細書中でシリコン化合物膜とは、酸化されることで塗布型酸化シリコン膜となる、シリコン原子を含む膜のことを指す。
【００２０】
半導体装置のトレンチ（素子分離溝）の内部に、塗布型酸化シリコン膜で構成される絶縁膜を形成する場合を例として説明する。
【００２１】
半導体基板上に、半導体膜を形成し、半導体基板の一部と、半導体膜と、に複数のトレンチを形成する。次に、シリコン化合物膜の材料となるシリコン化合物（例えば、ポリシラザン）を溶媒に溶解させた、シリコン化合物塗布溶液（シリコン化合物溶液）を調製する。このシリコン化合物塗布溶液で、トレンチを埋めこむ。そして、プリベーク（加熱処理）を行い、これによって、シリコン化合物塗布溶液に含まれる溶媒を蒸発させる。このようにして、複数のトレンチの内部に、シリコン化合物膜を形成する。次に、水蒸気等の雰囲気中で高温酸化処理を行う。このようにすることで、シリコン化合物膜を酸化し、塗布型酸化シリコン膜を複数のトレンチ内部に形成する。さらに、この塗布型酸化シリコン膜の結合構造をさらに緻密にするために、アニール処理（加熱処理）を行う。
【００２２】
以上のような方法で、これまで、本発明者は、トレンチ中に塗布型酸化シリコン膜を形成していた。
【００２３】
しかしながら、半導体装置の性能、信頼性等をさらに向上するためには、半導体装置のトレンチの内部の塗布型酸化シリコン膜の欠陥を減らしていく必要がある。
【００２４】
シリコン化合物膜を酸化して塗布型酸化シリコン膜を形成する際の高温酸化処理や加熱処理により、膜収縮や、膜応力が生じ、それによって、塗布型酸化シリコン膜に欠陥を生じさせていると考えられている。
【００２５】
まず、本発明者は、シリコン化合物膜を酸化し、塗布型酸化シリコン膜とする高温酸化処理の際に、塗布型酸化シリコン膜が収縮してしまう原因について独自に解析を行った。
【００２６】
本発明者は、この高温酸化処理の際、どのような現象が、シリコン化合物膜に起きているのかを知るために、実験を行った。すなわち、高温酸化処理の最中にシリコン化合物膜から放出する揮発物の分子量とその放出量と、高温酸化処理の温度との関係を知るために、昇温脱離スペクトル(Thermal Desorpstion Spectroscopy：ＴＤＳ)を測定した。
【００２７】
詳細には、以下の通りである。  
シリコン化合物としてポリシラザンを、このポリシラザンが溶解する溶媒としてジブチルエーテルを、用いて、先に説明した方法で、シリコン化合物膜としてポリシラザン膜を形成した。次に、このポリシラザン膜に対して、酸化剤の存在の下、温度を上げながら加熱し、ポリシラザン膜から放出する揮発物の分子量と、分子量ごとの揮発物の圧力とを、測定した。この揮発物の圧力は、揮発物の放出した積算量と比例するものである。
【００２８】
その測定結果を図１に示す。図１中の曲線Ｂは、酸化処理の温度の上昇に従って、ポリシラザン膜から放出される分子量７６の揮発物の圧力、すなわち、放出積算量を示すものである（図１中の曲線Ａについては、後で説明する）。なお、図１中の曲線Ｃは、バックグラウンドである。
【００２９】
この図１の曲線Ｂからわかるように、酸化処理温度が３００℃以下の場合には、分子量７６の揮発物は、ほとんどポリシラザン膜から放出していない。しかし、酸化処理温度が３００℃を超えると、分子量７６の揮発物の放出量が急激に増加していることがわかる。
【００３０】
この分子量７６の揮発物としては、ポリシラザン膜と、ポリシラザン膜に微量に残っていると思われる溶媒（ジブチルエーテル）と、に含まれる各種の元素や分子構造に基づいて推察すると、ＳｉＯ３、ＳｉＣ４、ＣＨ４Ｏ２Ｓｉであると推察される。すなわち、酸化処理の温度が３００℃を超えると、ポリシラザン膜からは、シリコン原子を含む低分子量の物質が揮発していると推察される。
【００３１】
このような測定により得られた結果から、本発明者は、塗布型酸化シリコン膜が収縮する理由を以下のように考察した。
【００３２】
すなわち、シリコン化合物膜（ポリシラザン膜）は、酸化剤の存在の下、高温、例えば３００℃以上で、高温酸化処理することで、酸化され、塗布型酸化シリコン膜となる。このような高温酸化処理の際、シリコン化合物膜の構成するシリコン原子を含む、低分子量の揮発物が、シリコン化合物膜から抜けて、放出する。この酸化処理の間の塗布型酸化シリコン膜は、柔軟性を有する結合構造を有している。そのため、塗布型酸化シリコン膜は、シリコン原子が抜けた部分を埋めあわせようとして、膜収縮を起こすこととなる。
【００３３】
この様な独自の考察に基づき、本発明者は、塗布型酸化シリコン膜の収縮を抑え、これによって、塗布型酸化シリコン膜の欠陥を減らすためには、高温酸化処理の際に、シリコン化合物膜からシリコン原子を含んだ低分子量の揮発物が放出しないようにすれば良いと考えた。そのためには、本発明者は、シリコン化合物膜を酸化する酸化処理を、低温で、例えば３００℃以下の温度で、行えば良いと考えた。しかしながら、このような低温での酸化処理では、シリコン化合物膜の表面を酸化することができても、シリコン化合物膜の内部までを十分に酸化することは難しい。
【００３４】
そこで、本発明者は、高温でシリコン化合物膜を酸化する方法を用いることが避けられないならば、高温酸化処理（第２の酸化処理）を行う前に、シリコン原子を含む低分子量の揮発物を通過させない性質を有する揮発物放出防止層をシリコン化合物膜の上に形成すればよいと考えた。このような揮発物放出防止層がシリコン化合物膜の上にあることで、高温酸化処理の際に、シリコン原子を含む低分子量の揮発物がシリコン化合物膜から放出することを防止することができるからである。
【００３５】
さらに、本発明者は、この揮発物放出防止層が、シリコン原子を含む低分子量の揮発物を通過させない性質を有するだけにのみならず、酸素、オゾン、水等の酸化剤を通過させる性質を有するものとすることを考えた。これらの酸化剤を通過させる性質を有することにより、揮発物放出防止層を形成した後でも、揮発物放出防止層の下に位置するシリコン化合物膜に、酸化剤が到達することが可能となるため、このシリコン化合物膜を酸化することができるからである。
【００３６】
また、本発明者は、この揮発物放出防止層が、これまで説明した性質と共に、水素や窒素を通過させる性質を有するものとすることを考えた。揮発物放出防止層がこのような性質を有することで、塗布型酸化シリコン膜の不純物である水素や窒素等をシリコン化合物膜及び塗布型酸化シリコン膜から蒸発させ、これらの物質をシリコン化合物膜及び塗布型酸化シリコン膜から除去することが可能となるからである。
【００３７】
そこで、本発明者は、これまでの様々な実験結果と、このシリコン原子を含む低分子量の揮発物の分子構造と、に基づき、揮発物放出防止層が先に説明したような全ての性質を備えるために、揮発物放出防止層を、酸化シリコンで形成することを選択した。
【００３８】
さらに、揮発物放出防止層を酸化シリコンで形成することにより、以下のような利点も得ることができる。
【００３９】
揮発物放出防止層を酸化シリコン以外の物質で形成した場合には、たとえ、揮発物放出防止層が先に説明した全ての性質を備えていたとしても、揮発物放出防止層を形成する物質に含まれる分子等が不純物となって、トレンチ内部にある絶縁膜（酸化シリコン膜）を、汚染する可能性がある。さらに、トレンチ内部にある絶縁膜にこうした不純物が入り、絶縁膜を汚染した場合には、これにより、絶縁膜に欠陥を生じさせてしまう可能性がある。
【００４０】
一方、揮発物放出防止層を酸化シリコンで形成した場合には、トレンチ内部の絶縁膜（酸化シリコン膜）と同じ物質であるため、絶縁膜を汚染する心配がないという利点がある。
【００４１】
また、揮発物放出防止層を酸化シリコンで形成することで、すでにトレンチ内部に形成したシリコン化合物膜の表面を酸化させて、揮発物放出防止層とする改質を用いることができる。このようにすることで、わざわざ別体の酸化シリコン膜をシリコン化合物膜の上に積層することを必要としないため、塗布型酸化シリコン膜を形成するための工程数を大幅に増加させることを避けることができるという利点がある。
【００４２】
しかしながら、この方法を採用することで、以下のような新たな問題が発生する。
【００４３】
すなわち、従来のシリコン化合物膜の酸化方法である、高温での酸化処理を用いて、揮発物放出防止層を形成する改質を行うと、シリコン化合物膜からシリコン原子を含む低分子量の揮発物が放出してしまい、これにより、シリコン化合物膜が収縮する。さらに、このシリコン化合物膜の収縮によって、シリコン化合物膜に欠陥が生ずるというという問題が発生する。
【００４４】
そこで、本発明者は、揮発物放出防止層の形成は、低温でシリコン化合物膜の表面を酸化する改質（第１の酸化処理）、例えば、低温でのオゾン酸化処理を用いて行うこととした。これによって、シリコン原子を含む低分子量の揮発物が放出すること避けつつ、シリコン化合物膜の表面を改質し、揮発物放出防止層を形成することが可能となる。
【００４５】
さらに、揮発物放出防止層を酸化シリコンで形成することで、シリコン化合物膜の表面に酸化シリコンが存在することとなり、揮発物放出防止層の形成後の酸化処理の際に、シリコン化合物膜の表面にある酸化シリコンが基点となってシリコン化合物膜の酸化が進むため、効率よくシリコン化合物膜全体の酸化が進むという利点がある。
【００４６】
次に、本発明者は、酸化シリコンの揮発物放出防止層を形成した場合に、シリコン化合物膜からの揮発物の放出が防止されているかの確認実験を行った。この確認実験の結果について、図１を用いて説明する。
【００４７】
図１には、酸化処理の温度の上昇に従って、ポリシラザン膜（シリコン化合物膜）から放出される分子量７６の揮発物の放出積算量を示す。図１中の曲線Ａは、ポリシラザン膜の表面に揮発物放出防止層を形成した場合である。それに対して、図１中の曲線Ｂは、ポリシラザン膜の表面に、揮発物放出防止層を形成しなかった場合である。なお、図１中の曲線Ｃは、バックグラウンドである。
【００４８】
図１より、酸化処理の温度が３００℃以上に上昇すると、揮発物放出防止層の無いポリシラザン膜からは、分子量７６の揮発物が放出する量が急激に増加する（図１中の曲線Ｂ参照）。それに対して、揮発物放出防止層を有するポリシラザン膜からは、酸化処理の温度が上昇しても、分子量７６の揮発物がほとんど放出していない（図１中の曲線Ａ参照）。すなわち、ポリシラザン膜の表面に揮発物放出防止層を形成することで、シリコン原子を含む低分子量の揮発物が放出することを防止することが確認された。
【００４９】
さらに、シリコン化合物膜の表面に、酸化シリコンの揮発物放出防止層を形成して、揮発物の放出を防止したことにより、塗布型酸化シリコン膜の収縮が抑えられるかについて確認した。
【００５０】
詳細は以下の通りである。  
ここでは、塗布型酸化シリコン膜の収縮を、ポリシラザン膜（シリコン化合物膜）と、その後、高温酸化処理をして得られた塗布型酸化シリコン膜と、の膜厚を測定し比較することによって、調べた。収縮を表す指標として、収縮率、詳細には、ポリシラザン膜の膜厚と、その後高温酸化処理して得られた塗布型酸化シリコン膜の膜厚との差を、ポリシラザン膜の膜厚で割ったものを用いる。
【００５１】
同じ条件で作製した場合、揮発物放出防止層を形成しなかった膜は、収縮率が１９％であった。それに対して、揮発物放出防止層を形成した膜は、収縮率が１０％にとどまった。すなわち、この結果から、揮発物放出防止層を形成することによって、塗布型酸化シリコン膜の収縮を抑制することができることがわかった。
【００５２】
以上のように、シリコン化合物膜の表面に、酸化シリコンの揮発物放出防止層を形成したことで、高温酸化処理の際に、シリコン原子を含む低分子量の揮発物の放出を防止し、これによって、塗布型酸化シリコン膜の収縮を抑えるという効果があることが明らかになった。
【００５３】
しかしながら、このように揮発物放出防止層を形成し、塗布型酸化シリコン膜を形成しても、塗布型酸化シリコン膜において膜応力は依然として発生していた。
【００５４】
そこで、本発明者は、さらに塗布型酸化シリコン膜の膜質をさらに良質なものとするために、膜応力の発生を抑制し、これによって、塗布型酸化シリコン膜の欠陥をさらに減らしていく必要があると考えた。
【００５５】
本発明者は、塗布型酸化シリコン膜に発生する膜応力は、アニール処理（加熱処理）の際に発生するものではないかと考えていた。本発明者が独自に考えた塗布型酸化シリコン膜の膜応力の発生メカニズムの詳細は以下のとおりである。
【００５６】
まず、アニール処理の際の塗布型酸化シリコン膜については、以下のような変化が起こっていると考えられる。
【００５７】
アニール処理前の塗布型酸化シリコン膜においては、酸化していない部分が存在することがある。さらに、アニール処理前の塗布型酸化シリコン膜は、強固な結合構造をなすには至っていない。そして、このような塗布型酸化シリコン膜に対して、アニール処理を行うことにより、この酸化していない部分が、酸化する。同時に、塗布型酸化シリコン膜は、緻密で強固な結合構造をなすように変化する。
【００５８】
言い換えると、アニール処理前の塗布型酸化シリコン膜の結合構造中のシリコン原子の一部は、水素原子や窒素原子などと結合したままのものがある。さらに、アニール処理前の塗布型酸化シリコン膜の結合構造は、規則正しくシリコン原子と酸素原子とが結合するようなものではない。そして、このような塗布型酸化シリコン膜に対して、アニール処理を行うことにより、塗布型酸化シリコン膜の結合構造に残っていた水素原子や窒素原子が抜け、酸素原子と置換する。同時に、塗布型酸化シリコン膜は、各シリコン原子が酸素原子を介して他のシリコン原子と結合する、規則正しい、緻密で強固な結合構造を有するように変化する。
【００５９】
すなわち、アニール処理の間に、塗布型酸化シリコン膜においては、以上のような２つの変化が同時に起きていると考えられる。
【００６０】
本発明者は、アニール処理の間に、塗布型酸化シリコン膜から、塗布型酸化シリコン膜中に残っていた水素原子や窒素原子が抜けて、酸素原子と置換し、緻密で強固な結合構造を持った塗布型酸化シリコン膜を形成することにより、結合構造に歪みが生じていたと考えていた。さらに、この結合構造の歪みにより、膜応力が発生するのではないかと、本発明者は考えていた。
【００６１】
そこで、本発明者は、塗布型酸化シリコン膜の膜応力の発生を抑制するためには、塗布型酸化シリコン膜が緻密で強固な結合構造をなす前に、塗布型酸化シリコン膜を緻密で強固な結合構造になることを避けつつ、膜中の水素原子や窒素原子を除去し、酸素原子に置換すればよいと考えた。言い換えると、アニール処理をする前に、塗布型酸化シリコン膜中の酸化されていない部分を酸化することのみを行えば良いと考えた。
【００６２】
このような方法として、本発明者は、低温での酸化処理（第３の酸化処理）、例えば、低温でのオゾン酸化を行うことを考えた。この方法は、塗布型酸化シリコン膜を緻密で強固な結合構造にすることなく、塗布型酸化シリコン膜の未酸化部分を酸化することができるからである。
【００６３】
本発明者は、アニール処理前に、低温での酸化処理（第３の酸化処理）をすることによって、塗布型酸化シリコン膜の膜応力の発生が妨げられるかどうかの確認を行った。詳細には、塗布型酸化シリコン膜が形成された半導体基板の反りを光学的に計測することによって、塗布型酸化シリコン膜の膜応力の測定を行った。その結果は以下のとおりである。
【００６４】
先に説明した方法によって、塗布型酸化シリコン膜を形成した。すなわち、ポリシラザン膜（シリコン化合物膜）を、水蒸気雰囲気下で、５００℃、５分の高温酸化処理を行う。次に、窒素雰囲気下で、８５０℃、３０分でアニール処理を行い、塗布型酸化シリコン膜を形成した。このようにして得られた塗布型酸化シリコン膜の膜応力は、１１５ＭＰａであった。
【００６５】
一方、同様の方法を用いつつ、さらに、アニール処理前に、低温でのオゾン酸化処理（第３の酸化処理）を追加して、塗布型酸化シリコン膜を形成した。このようにして得られた塗布型酸化シリコン膜の膜応力は、８８ＭＰａであった。
【００６６】
すなわち、最終的に得られた塗布型酸化シリコン膜の膜応力は、低温での酸化処理（第３の酸化処理）を追加することで、減少していることがわかった。
【００６７】
よって、この結果から、アニール処理前に低温での酸化処理（第３の酸化処理）を追加することによって、塗布型酸化シリコン膜の膜応力の発生は抑制されることが確認された。
【００６８】
本発明は、以上のような本発明者の独自の知得によりなされたものである。
【００６９】
以下に、本発明の実施の一形態について説明する。  
ここでは、例として、本発明の実施の一形態をＮＡＮＤ型フラッシュメモリの製造方法として説明する。しかしながら、本発明は、ＮＡＮＤ型フラッシュメモリの製造方法に限られるものではない。
【００７０】
（第１の実施形態）
図２は、本発明の第１の実施形態の半導体装置の概略的平面図（一部）である。より詳しくは、ＮＡＮＤ型フラッシュメモリの概略的平面図（一部）である。なお、後で説明する第２から第５の実施形態における半導体装置の概略的平面図も図２と同一に表される。
【００７１】
図２に示されるように、第１の実施形態におけるＮＡＮＤ型フラッシュメモリは、紙面の上下方向に沿って、複数の活性領域（Active  area）１０１が形成されている。さらに、複数の活性領域１０１は、紙面の横方向に一定の間隔をおいて配置され、互いに平行である。また、複数の活性領域１０１と平面的に見て直交するように、複数のゲート電極１０２が形成されている。活性領域１０１とゲート電極１０２とが立体的に交差する複数の部分には、複数のメモリセル６０が形成されている。言い換えると、複数のメモリセル６０は、ＮＡＮＤ型フラッシュメモリに、マトリックス状に配置されている。さらに、紙面の横方向に沿って隣り合う各一対のメモリセル６０は、各メモリセル６０を分離するためのＳＴＩ(Shallow Trench Isolation)１０３を介して配置されている。この複数のＳＴＩ １０３は、トレンチ（素子分離溝）と、トレンチの内部を占める絶縁膜（塗布型酸化シリコン膜）とで構成される。
【００７２】
図３から図９は、本発明の第１の実施形態の半導体装置の製造方法を示す概略的工程断面図である。これらの図は、図２のＡ−Ａ´に沿って切った断面に対応するものである。なお、後で説明する第４、５の実施形態の半導体装置の製造方法の概略的工程断面図も図３から図９と同一に表される。
【００７３】
以下、図３から図９を用いて、本発明の第１の実施形態の半導体装置の製造方法を説明する。
【００７４】
半導体基板（シリコン基板）１上に、ゲート絶縁膜（ＳｉＯＮ膜）２を８ｎｍ、フローティングゲート膜（Ｐドープ多結晶シリコン膜）３を８０ｎｍ、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ)からゲート絶縁膜２やフローティングゲート膜３等を保護するためのＣＭＰストッパー膜（ＳｉＮ膜）４を７０ｎｍ、順次積層する。次に、半導体基板１の表面全面に、ＣＭＰストッパー膜４を覆うように、反応性イオンエッチング(Reactive Ion Etching：ＲＩＥ)のマスクとなるマスク材料膜（酸化シリコン）５をChemical Vapor Deposition（ＣＶＤ）法により成膜する。さらに、フォトレジスト膜材料６を、マスク材料膜５を覆うように、半導体基板１の表面全体に、スピンコート法を用いて、塗布する。これによって、フォトレジスト膜１６を形成する（図３（ａ）参照）。
【００７５】
次に、リソグラフィ技術によって、フォトレジスト膜１６に所望のパターンを形成し、フォトレジストパターン２６を形成する（図３（ｂ）参照）。
【００７６】
パターンが形成されたフォトレジストパターン２６をマスクとして、ＲＩＥ法を用いて、マスク材料膜５にパターンを形成する。これによって、マスク材料膜５は、ハードマスク１５となる（図４（ａ）参照）。
【００７７】
フォトレジストパターン２６を、アッシャー処理と、硫酸と過酸化水素水との混合液を用いたエッチングと、により、除去する（図４（ｂ）参照）。
【００７８】
その後、ハードマスク１５をマスクとして、ＲＩＥ法を用いて、ＣＭＰストッパー膜４と、フローティングゲート膜３と、ゲート絶縁膜２と、を順次、エッチングする。さらに、半導体基板１の厚さに対して、エッチング深さが２２０ｎｍとなるまで、半導体基板１を、エッチングする。これによって、ＣＭＰストッパー膜４から半導体基板１に至る、複数のトレンチ（素子分離溝）５０が形成される。例えば、隣接する一対のメモリセル６０の間に形成されることとなるトレンチ５０の幅は、３０ｎｍであり、複数の制御トランジスタが配置されることとなる周辺回路におけるトレンチ５０の幅は、１００ｎｍ以上である（図５（ａ）参照）。
【００７９】
その後、シリコン化合物溶液８を、トレンチ５０を形成した半導体基板１上全体に、塗布する。
【００８０】
詳細には、シリコン化合物は、例えば、ポリシラザン（ポリペルヒドロシラザン）[−（ＳｉＨ２ＮＨ）ｎ−]、水素シルセスキオサン（ＨＳＱ）[−（ＨＳｉＯ３／２）ｎ−]などであり、最終的には酸化されて酸化シリコン（塗布型酸化シリコン）となるシリコン化合物である。さらに、シリコン化合物溶液８は、このようなシリコン化合物をジブチルエーテル、キシレン等の有機溶媒に溶解させたものである。
【００８１】
ここでは、シリコン化合物溶液８として、平均分子量が２０００から６０００であるポリペルヒドロシラザンを、有機溶媒であるジブチルエーテルに溶解させた溶液を用いる。よって、この後の説明は、シリコン化合物溶液８としてポリシラザン溶液を用いて説明する。
【００８２】
このポリシラザン溶液８を、スピンコート法により、半導体基板１の表面全体を覆い、且つ、トレンチ５０全体を占めるように、塗布する。このようにすることで、ハードマスク１５の上面を基準として、４００〜６００ｎｍ程度の厚みをもつ膜の形状を有するポリシラザン溶液８が、半導体基板１の上に形成することになる（図５（ｂ）参照）。
【００８３】
続いて、このポリシラザン溶液８に対して、ホットプレートを用いて、１５０℃、３分の条件で、プリベーク（加熱処理）を行う。これによって、半導体基板１上及びトレンチ５０の中に膜状のものとして存在するポリシラザン溶液８から、ジブチルエーテル（溶媒）を蒸発させ、半導体基板１上とトレンチ５０の内部とに、ポリシラザン膜（シリコン化合物膜）１８を形成する。この段階では、ポリシラザン膜１８は、微量の有機溶媒を含み、その組成は、結晶密度の低いＳｉＮ膜の組成に近い状態にある（図６（ａ）参照）。
【００８４】
次に、このポリシラザン膜１８に対して、この後に行う高温酸化処理（第２の酸化処理）の温度（第２の温度）と比べて低い温度（第１の温度）で、詳細には、３００℃以下で、オゾン雰囲気に暴露することで、ポリシラザン膜１８の表面を酸化して改質（第１の酸化処理）を行う。すなわち、ポリシラザン膜１８の表面を、酸素、オゾン、水等の酸化剤及び窒素、水素等の不純物が通過可能で、シリコン原子を含む揮発物が通過不可能な揮発物放出防止層（酸化シリコン膜）２８として形成する。詳細には、ポリシラザン膜１８の表面から４０ｎｍから５０ｎｍ程度の深さにあるポリシラザン膜１８の部分を酸化して改質し、揮発物放出防止層（酸化シリコン膜）２８を形成する（図６（ｂ）参照）。
【００８５】
この改質（第１の酸化処理）は、例えば、室温の大気中で、エキシマＵＶランプをポリシラザン膜１８に数分程度照射することで行う。このようにすることで、大気中に２０％程度含まれる酸素を、ＵＶ光によりオゾンに変化させる。そして、このオゾンが酸化剤となって、ポリシラザン膜１８の表面を酸化する改質を行うのである。さらに他の方法、例えば、オゾン（オゾン濃度２００ｇ／ｍ３以上）雰囲気に暴露しつつ、ホットプレートで半導体基板１全体を３００℃以下の温度で、１０分から１時間加熱することによっても、ポリシラザン膜１８の表面を酸化することができる。
【００８６】
次に、ポリシラザン膜１８の内部まで酸化し、揮発物放出防止層と一体となる塗布型酸化シリコン膜（絶縁膜）３８を形成するため、ポリシラザン膜１８に対して、高温酸化処理（第２の酸化処理）を行う。例えば、高温酸化処理としては、Ｈ２Ｏ、Ｏ２、Ｎ２などの雰囲気中で３００〜１０００℃の加熱を行う。他の方法としては、例えば、水蒸気（Ｈ２Ｏ）雰囲気で５００℃、５分間の熱処理を行う。なお、作製する素子の所望の性能によって、高温酸化処理の温度等の条件は定められることとなる。このようにすることで、塗布型酸化シリコン膜３８が形成される（図７（ａ）参照）。
【００８７】
次に、この塗布型酸化シリコン膜３８を、この後に行うアニール（加熱処理）の温度と比べて低い温度（第３の温度）で、詳細には、３００℃以下においてオゾン雰囲気に暴露するオゾン酸化処理（第３の酸化処理）を行う。これによって、先に説明したように、塗布型酸化シリコン膜３８の結合構造を強固なものにすることなく、塗布型酸化シリコン膜３８中の酸化されていない部分を酸化する。さらに詳細には、塗布型酸化シリコン膜３８の結合構造を強固なものにすることなく、塗布型酸化シリコン膜３８中に残存する水素や窒素を除去し、酸素に置換する。
【００８８】
この工程においても、先ほど説明した、揮発物放出防止層２８の形成で使用した方法と同様の方法を用いることができる。すなわち、室温にある大気中において、塗布型酸化シリコン膜３８にエキシマＵＶランプでＵＶ光を数分程度照射する方法を用いることができる。他には、オゾン雰囲気（オゾン濃度２００ｇ／ｍ３以上）に暴露しつつ、ホットプレートで半導体基板１全体を３００℃以下で、１０分から１時間加熱することによっても、行うことができる。
【００８９】
次に、塗布型酸化シリコン膜３８に対して、窒素雰囲気中で、８５０℃、３０分間の条件でアニール処理（加熱処理）を行う。このようにすることで、トレンチ５０内に埋め込まれた塗布型酸化シリコン膜３８が、強固な結合構造を有するようになる。
【００９０】
次に、ＣＭＰストッパー膜４を用いて、ＣＭＰ法により、塗布型酸化シリコン膜３８を平坦化する平坦化処理を行なう。この際、半導体基板１の表面にある余分な塗布型酸化シリコン膜３８を、言い換えると、トレンチ５０に埋め込まれていない部分の塗布型酸化シリコン膜３８を、ＣＭＰ法により平坦化することにより、除去する。このとき、ハードマスク１５も同時に除去される（図７（ｂ）参照）。
【００９１】
さらに、ＲＩＥ法を用いて、トレンチ５０内に埋め込まれている塗布型酸化シリコン膜３８を半導体基板１の厚み方向に沿って１２０ｎｍエッチング（エッチバック）する。このようにすることで、トレンチ５０に埋め込まれた塗布型酸化シリコン膜３８の上面は、トレンチ５０を挟みこむようにトレンチ５０の両側に配置される各メモリセル６０のフローティングゲート膜３の厚さの中間に位置することになる（図８（ａ）参照）。
【００９２】
次に、１５０℃に加熱したリン酸を用いてＣＭＰストッパー膜４を除去する（図８（ｂ）参照）。
【００９３】
その後、電極間絶縁膜（ＩＰＤ）となるＯＮＯ（酸化シリコン膜−窒化シリコン膜−酸化シリコン膜）膜９を、塗布型酸化シリコン膜３８の上面と、メモリセル５０におけるフローティングゲート膜３の上面と側壁の一部と、を覆うように、一層のものとして、積層する。次に、ＯＮＯ膜９の上に、コントロールゲート電極膜（Ｐドープ多結晶Ｓｉ膜）１０と、ＷＳｉ膜１１と、ＳｉＮ膜１２とを、順次積層する。さらに、公知のリソグラフィ技術とＲＩＥ法とを用いて、ＳｉＮ膜１２と、ＷＳｉ膜１１と、コントロールゲート電極膜１０と、ＯＮＯ膜９と、フローティングゲート膜３と、を順次所望の形状に加工する（図９参照）。
【００９４】
以降、層間絶縁膜(ＰＭＤ)と配線とを形成する工程等を経て、最終的に、ＮＡＮＤ型フラッシュメモリが完成する。
【００９５】
また、本実施形態の変形例としては、塗布型酸化シリコン膜の電気特性を改善するために、温水処理を追加することもできる。詳細には以下の通りである。
【００９６】
先に説明した実施形態と同様に、ポリシラザン溶液８を半導体基板１に塗付し、ポリシラザン溶液８に対してプリベーク（加熱処理）を行って、ポリシラザン膜１８を形成する。さらに、このポリシラザン膜１８を３００℃以下のオゾン雰囲気に暴露することにより、揮発物放出防止層２８を形成する（第１の酸化処理）。次に、ポリシラザン膜１８に対して、温水処理（条件等の詳細は後に説明する）を実施する。この温水処理により、水を、揮発物放出防止層２８を介してポリシラザン膜１８に浸透させる。その後、酸化剤の存在の下で３００〜１０００℃の高温酸化処理（第２の酸化処理）を行い、塗布型酸化シリコン膜３８を形成する。さらに、先に説明した実施形態と同様に、塗布型酸化シリコン膜３８を３００℃以下のオゾン雰囲気に暴露し（第３の酸化処理）、次いで、塗布型酸化シリコン膜３８に対して、Ｎ２雰囲気中においてアニール処理（加熱処理）を行う。この後の工程は、先に説明した実施形態と同じである。
【００９７】
この温水処理は、詳細には、５０℃から７０℃に保たれた純水に、数分から１時間程度の間、ポリシラザン膜１８を、浸漬することによって行われる。
【００９８】
さらに、本実施形態の他の変形例として、酸化剤存在下での３００〜１０００℃の酸化処理（第２の酸化処理）は、複数回行なっても良い。さらに、このように複数回の酸化処理を行なう場合は、各酸化処理の合間に、塗布型酸化シリコン膜３８を３００℃以下のオゾン雰囲気に暴露するオゾン処理（第３の酸化処理）を複数回行っても良い。
【００９９】
以上のように、本発明の第１の実施形態によれば、塗布型酸化シリコン膜の収縮を妨げ、且つ、塗布型酸化シリコン膜の膜応力の発生を抑制することにより、欠陥の少ない良質な塗布型酸化シリコンの絶縁膜を得ることができる。
【０１００】
（第２の実施形態）
第２の実施形態としては、トレンチ（素子分離溝）５０の形成後であって、ポリシラザン溶液８を半導体基板１表面全体に塗布する前に、不純物拡散防止膜（酸化シリコン膜）７を形成するものである。不純物拡散防止膜７が、各メモリセル６０の側壁とトレンチ５０の側壁と、を覆うように形成されることにより、塗布型酸化シリコン膜３８に含まれる微量の不純物が、塗布型酸化シリコン膜３８から、塗布型酸化シリコン膜３８の両脇にあるメモリセル６０へ拡散することを防止し、さらに、塗布型酸化シリコン膜３８とトレンチ５０の側壁との密着力を向上させて、ＮＡＮＤ型フラッシュメモリの機械的強度を増加させるという効果を得ることができる。
【０１０１】
先に説明したとおり、第２の実施形態における半導体装置の概略的平面図は、図２と同一に表される。なお、ここでは、図２の説明を省略する。
【０１０２】
図１０から図１４は、本発明の第２の実施形態の半導体装置の製造方法を示す概略的工程断面図である。これらの図は、本発明の実施形態にかかる半導体装置を図２のＡ−Ａ´に沿って切った断面に対応するものである。
【０１０３】
以下、図１０から図１４を用いて第２の実施形態について説明する。なお、第１の実施形態と同様の工程については、説明を省略する。
【０１０４】
第１の実施形態と同様の方法で、半導体基板１上に、ゲート絶縁膜２と、フローティングゲート膜３と、ＣＭＰストッパー膜４と、マスク材料膜５と、フォトレジスト膜１６と、を順次積層する。次に、フォトレジスト膜１６に所望のパターンを形成し、フォトレジストパターン２６とする。さらに、フォトレジストパターン２６をマスクとして、マスク材料膜５にパターンを形成し、ハードマスク１５を形成する。次に、フォトレジストパターン２６を除去する。その後、ハードマスク１５をマスクとして、ＲＩＥ法により、ＣＭＰストッパー膜４と、フローティングゲート膜３と、ゲート絶縁膜２と、半導体基板１と、をエッチングする。これによって、半導体基板１に、複数のトレンチ（素子分離溝）５０が形成する（図１０（ａ）参照）。
【０１０５】
次に、不純物拡散防止膜７を形成する。シラン系ガス(ジクロロシラン、あるいはモノシラン)とＮ２Ｏとを原料として、ＣＶＤ法を用いて、酸化シリコンを、半導体基板１全体を覆うように、詳細には、ハードマスク１５の上面と側面と、ＣＭＰストッパー膜４の側面と、フローティングゲート膜３の側面と、ゲート絶縁膜２の側面と、トレンチ５０の側壁と底部と、を覆うように、厚さ１０ｎｍに積層する（図１０（ｂ）参照）。
【０１０６】
次に、第１の実施形態と同じ方法で、ポリシラザン溶液（シリコン化合物溶液）８を塗布する。この際、ポリシラザン溶液８で半導体基板１の上面を覆い、且つ、ポリシラザン溶液８でトレンチ５０の内部を満たすようにする（図１１（ａ）参照）。
【０１０７】
この後は、第１の実施形態と同様の方法で、図１１（ｂ）に示されるようにポリシラザン膜（シリコン化合物膜）１８を形成する。さらに、図１２（ａ）で示されるように、揮発物放出防止層２８を形成する（第１の酸化処理）。次に、図１２（ｂ）で示されるように、塗布型酸化シリコン膜３８を形成する（第２の酸化処理）。
【０１０８】
次に、第１の実施形態と同じ方法を用い、図１３（ａ）（ｂ）、図１４で示す工程を経て、最終的に、ＮＡＮＤ型フラッシュメモリが完成する。
【０１０９】
以上のように、本発明の第２の実施形態によれば、第１の実施形態と同様に、塗布型酸化シリコン膜の収縮を妨げ、且つ、塗布型酸化シリコン膜の膜応力の発生を妨げることにより、欠陥の少ない良質な塗布型酸化シリコンの絶縁膜を得ることができる。さらに、塗布型酸化シリコン膜３８に含まれる微量の不純物が、メモリセル６０等の備える各膜へ拡散することを防止することができる。
【０１１０】
（第３の実施形態）
先に説明した第１の実施形態では、揮発物放出防止層（酸化シリコン膜）２８を形成する改質（第１の酸化処理）は、ポリシラザン溶液（シリコン化合物溶液）８をプリベーク（加熱処理）した後に行っていた。この第３の実施形態は、ポリシラザン溶液８をプリベークする前に、揮発物放出防止層２８を形成するものである。
【０１１１】
このように、揮発部放出防止層２８を形成する工程の順序を変えたとしても、第１の実施形態と同様に、酸化シリコンで形成された揮発物放出防止層２８は、シリコン原子を含む揮発物が放出することを防止し、酸素等の酸化剤及び窒素等の不純物を通過させ、さらに、ポリシラザン溶液８に含まれる溶媒を通過させるような性質を有するため、第１の実施形態と同じ効果を得ることができる。
【０１１２】
なお、第３の実施形態にかかる半導体装置も、先に説明した第１の実施形態にかかる半導体装置と同じ構成を有する。また、先に説明したとおり、第３の実施形態にかかる半導体装置の概略的平面図は、図２と同一に表される。ここでは、図２の説明は省略する。
【０１１３】
また、第３の実施形態の半導体装置の主な製造方法を示す概略的工程断面図は、図１５から図１７で表される。これらの図は、本発明の実施形態にかかる半導体装置を図２のＡ−Ａ´に沿って切った断面に対応するものである。
【０１１４】
以下、図１５から図１７を用いて、第３の実施形態の主要な製造方法について説明する。なお、第１の実施形態と同様の工程については、説明を省略する。
【０１１５】
第１の実施形態と同様の方法で、半導体基板１上に、ゲート絶縁膜２と、フローティングゲート膜３と、ＣＭＰストッパー膜４と、マスク材料膜５と、フォトレジスト膜１６と、を順次積層する。さらに、半導体基板１に、複数のトレンチ５０を形成する（図１５（ａ）参照）。
【０１１６】
次に、半導体基板１の上とトレンチ（素子分離溝）５０の内部とに、シリコン化合物（例えば、ポリシラザン）が有機溶媒（例えば、ジブチルエーテル等）に溶解したポリシラザン溶液（シリコン化合物溶液）８を塗布する。このようにすることで、半導体基板１の上とトレンチ５０の内部とに、膜状のポリシラザン溶液８が形成される（図１５（ｂ）参照）。
【０１１７】
次に、このポリシラザン溶液８を、３００℃以下のオゾン雰囲気に暴露することで、ポリシラザン溶液８の表面を酸化させる改質（第１の酸化処理）を行い、ポリシラザン溶液８の表面に、揮発物放出防止層（酸化シリコン）２８を形成する（図１６（ａ）参照）。なお、オゾン雰囲気に暴露するかわりに、酸素又は水蒸気雰囲気に、ポリシラザン溶液８を暴露させても良い。
【０１１８】
さらに、ポリシラザン溶液８に対して、ホットプレートを用いて、１５０℃、３分の条件で、プリベーク（加熱処理）を行う。これによって、揮発物放出防止層２８の下の膜状のポリシラザン溶液８から、揮発物放出防止層２８を介して、有機溶媒を蒸発させ、揮発物放出防止層２８の下で、且つ、半導体基板１上とトレンチ５０の内部とに、ポリシラザン膜（シリコン化合物膜）１８を形成する（図１６（ｂ）参照）。
【０１１９】
この後は、第１の実施形態と同様に、ポリシラザン膜１８を酸化する酸化処理（第２の酸化処理）を行う。このようにすることで、ポリシラザン膜１８は、酸化され、揮発物放出防止層２８と一体となって、塗布型酸化シリコン膜３８となる（図１７参照）。
【０１２０】
さらに、この後の工程は、第１の実施形態と同じであるため、説明は省略する。第１の実施形態と同様に、図７（ａ）（ｂ）、図８（ａ）（ｂ）、図９に示す工程を経て、最終的に、ＮＡＮＤ型フラッシュメモリが完成する。
【０１２１】
以上のように、本発明の第３の実施形態によれば、第１の実施形態と同様に、塗布型酸化シリコン膜の収縮を妨げ、且つ、塗布型酸化シリコン膜の膜応力の発生を妨げることにより、欠陥の少ない良質な塗布型酸化シリコンの絶縁膜を得ることができる。
【０１２２】
（第４の実施形態）
これまで説明した実施形態においては、第１の酸化処理としてオゾン酸化を用いて、揮発物放出防止層（酸化シリコン膜）２８を形成した。この第４の実施形態は、これまで説明した実施形態と異なる別の方法によって、揮発物放出防止層２８を形成するものである。より詳細には、酸素ラジカルをポリシラザン膜（シリコン化合物膜）１８に照射することにより、ポリシラザン膜１８の表面を酸化して、ポリシラザン膜１８の表面に、酸化シリコンの揮発物放出防止層２８を形成するものである。
【０１２３】
なお、第４の実施形態にかかる半導体装置も、先に説明した第１の実施形態にかかる半導体装置と同じ構成を有する。また、先に説明したとおり、第４の実施形態にかかる半導体装置の概略的平面図は、図２と同一に表される。ここでは、図２の説明は省略する。
【０１２４】
さらに、先に説明したように、第４の実施形態の半導体装置の製造方法を示す概略的工程断面図は、図３から図９と同一に表される。
【０１２５】
以下、図３から図９を用いて第４の実施形態について説明する。なお、第１の実施形態と同様の工程については、説明を省略する。
【０１２６】
第１の実施形態と同様の方法で、半導体基板１上に、ゲート絶縁膜２と、フローティングゲート膜３と、ＣＭＰストッパー膜４と、マスク材料膜５と、フォトレジスト膜１６と、を順次積層する（図３（ａ）参照）。さらに、図３（ｂ）から図４（ｂ）に示される工程を経て、半導体基板１に、複数のトレンチ（素子分離溝）５０を形成する（図５（ａ）参照）。次に、図５（ｂ）で示される工程を経て、半導体基板１の上とトレンチ５０の内部とに、ポリシラザン膜（シリコン化合物膜）１８を形成する（図６（ａ）参照）。
【０１２７】
次に、酸素ラジカルをポリシラザン膜１８に照射する。酸素ラジカルは、酸素とアルゴンガスとの混合ガスにマイクロ波を照射することにより発生させることができる。さらに詳細には、この混合ガスに含まれる酸素は、５％以上とすることが好ましく、さらに、２５％が良い。このようにして、発生させた酸素ラジカルを、ポリシラザン膜１８に１分間照射し、ポリシラザン膜１８の表面を酸化する改質（第１の酸化処理）を行う。この改質により、ポリシラザン膜１８の表面に、酸化シリコンの揮発物放出防止層（酸化シリコン膜）２８を形成する（図６（ｂ）参照）。
【０１２８】
さらに、これまで説明してきた実施形態と同様に、ポリシラザン膜１８を酸化させる高温酸化処理（第２の酸化処理）を行う。このようにすることで、ポリシラザン膜１８は、酸化され、揮発物放出防止層２８と一体化して、塗布型酸化シリコン膜３８へとなる（図７（ａ）参照）。
【０１２９】
この後の工程は、第１の実施形態と同じであるため、説明は省略する。すなわち、第１の実施形態と同様の方法により、図７（ｂ）、図８（ａ）（ｂ）、図９に示す工程を経て、最終的に、ＮＡＮＤ型フラッシュメモリが完成する。
【０１３０】
さらに、第４の実施形態の変形例としては、酸素ラジカルと同時に、ＯＨラジカルを、照射させる方法が挙げられる。ＯＨラジカルを同時に照射することによって、ポリシラザン膜の酸化をより促進させることができる。詳細には、先に説明した実施形態において、酸素ラジカルを発生させるための混合ガスに、さらに、水素ガスを混合して、マイクロ波を照射することによって、酸素ラジカルと同時にＯＨラジカルを発生することができる。このようにして発生させた酸素ラジカルとＯＨラジカルとを、ポリシラザン膜１８に１分間照射する。その他の工程については、先に説明した実施形態と同様である。
【０１３１】
以上のように、本発明の第３の実施形態によれば、これまで説明してきた他の実施形態と同様に、塗布型酸化シリコン膜の収縮を妨げ、且つ、塗布型酸化シリコン膜の膜応力の発生を妨げることにより、欠陥の少ない良質な塗布型酸化シリコンの絶縁膜を得ることができる。
【０１３２】
（第５の実施形態）
これまで説明した実施形態においては、第１の酸化処理としてオゾン酸化や酸素ラジカル照射を用いて、揮発物放出防止層（酸化シリコン膜）２８を形成した。この第５の実施形態は、これまで説明した実施形態と異なる別の方法によって、揮発物放出防止層２８を形成するものである。さらに詳細には、酸素イオンをポリシラザン膜（シリコン化合物膜）１８に注入することにより、ポリシラザン膜１８の表面を酸化する改質（第１の酸化処理）を行い、揮発物放出防止層２８を形成するものである。この第５の実施形態は、酸素イオンを注入する際の注入条件を変えることにより、形成する揮発物放出防止層２８の厚さを容易に制御することができるという利点を有する。
【０１３３】
なお、第５の実施形態にかかる半導体装置も、先に説明した第１の実施形態にかかる半導体装置と同じ構成を有する。また、先に説明したとおり、第５の実施形態のかかる半導体装置の概略的平面図は、図２と同一に表される。ここでは、図２の説明は省略する。
【０１３４】
さらに、先に説明したように、第５の実施形態の半導体装置の製造方法を示す概略的工程断面図は、図３から図９と同一に表される。よって、以下、図３から図９を用いて第５の実施形態について説明する。なお、第１の実施形態と同様の工程については、説明を省略する。
【０１３５】
第１の実施形態と同様の方法で、半導体基板１上に、ゲート絶縁膜２と、フローティングゲート膜３と、ＣＭＰストッパー膜４と、マスク材料膜５と、フォトレジスト膜１６と、を順次積層する（図３（ａ）参照）。さらに、図３（ｂ）から図４（ｂ）で示される工程を経て、半導体基板１に、トレンチ（素子分離溝）５０を形成する（図５（ａ）参照）。次に、図５（ｂ）で示される工程を経て、半導体基板１の上とトレンチ５０の内部とに、ポリシラザン膜（シリコン化合物膜）１８を形成する（図６（ａ）参照）。
【０１３６】
次に、ポリシラザン膜１８に酸素イオンを注入する。この際の酸素イオン注入条件によって、ポリシラザン膜１８の表面に形成する、揮発物放出防止層２８の膜厚を制御することができる。例えば、酸素イオン注入エネルギー１０ｋｅＶ、酸素イオン注入量１．０×１０１４／ｃｍ２の条件で、酸素イオンをポリシラザン膜１８に注入する。このようにすることで、ポリシラザン膜１８の表面を酸化する改質（第１の酸化処理）を行い、ポリシラザン膜１８の表面に、酸化シリコンの揮発物放出防止層（酸化シリコン膜）２８を形成する（図６（ｂ）参照）。
【０１３７】
次に、これまで説明してきた実施形態と同様に、ポリシラザン膜１８の全体を酸化するために、高温酸化処理（第２の酸化処理）を行う。この処理を行うことによって、ポリシラザン膜１８は、酸化され、揮発物放出防止層２８と一体となった、塗布型酸化シリコン膜３８となる（図７（ａ）参照）。
【０１３８】
さらに、この後の工程は、第１の実施形態と同じであるため、説明は省略する。図７（ｂ）、図８（ａ）（ｂ）、図９に示す工程を経て、最終的に、ＮＡＮＤ型フラッシュメモリが完成する。
【０１３９】
以上のように、本発明の第５の実施形態によれば、これまで説明してきた他の実施形態と同様に、塗布型酸化シリコン膜の収縮を妨げ、且つ、塗布型酸化シリコン膜の膜応力の発生を妨げることにより、欠陥の少ない良質な塗布型酸化シリコンの絶縁膜を得ることができる。さらに、酸素イオンを注入する際の注入条件を変えることにより、形成する揮発物放出防止層２８の厚さを容易に制御することができる。
【０１４０】
なお、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。
【符号の説明】
【０１４１】
１  半導体基板（シリコン基板）
２  ゲート絶縁膜（ＳｉＯＮ膜）
３  フローティングゲート膜（Ｐドープ多結晶シリコン膜）
４  ＣＭＰストッパー膜（ＳｉＮ膜）
５  マスク材料膜（酸化シリコン膜）
６  フォトレジスト膜材料
７  不純物拡散防止膜（酸化シリコン膜）
８  ポリシラザン溶液（シリコン化合物溶液）
９  ＯＮＯ膜（酸化シリコン膜−シリコン窒化膜−酸化シリコン膜）
１０  コントロールゲート電極膜（Ｐドープ多結晶Ｓｉ膜）
１１  ＷＳｉ膜
１２  ＳｉＮ膜
１６  フォトレジスト膜
１５  ハードマスク
１８  ポリシラザン膜（シリコン化合物膜）
２６  フォトレジストパターン
２８  揮発物放出防止層（酸化シリコン）
３８  塗布型酸化シリコン膜（絶縁膜）
５０  トレンチ（素子分離溝）
６０  メモリセル
１０１  活性領域
１０２  ゲート電極
１０３  ＳＴＩ
【図１】
2010232433.tif 000003
【図２】
2010232433.tif 000004
【図３】
2010232433.tif 000005
【図４】
2010232433.tif 000006
【図５】
2010232433.tif 000007
【図６】
2010232433.tif 000008
【図７】
2010232433.tif 000009
【図８】
2010232433.tif 000010
【図９】
2010232433.tif 000011
【図１０】
2010232433.tif 000012
【図１１】
2010232433.tif 000013
【図１２】
2010232433.tif 000014
【図１３】
2010232433.tif 000015
【図１４】
2010232433.tif 000016
【図１５】
2010232433.tif 000017
【図１６】
2010232433.tif 000018
【図１７】
2010232433.tif 000019