(57)【要約】【課題】本発明は、サブワードラインドライバーの占有面積を減少させることで、コア領域の面積マージンを増加させ、さらに全体的なチップサイズを減少させる半導体メモリ装置を提供する。【解決手段】本発明の半導体メモリ装置は、正／負サブワードラインイネーブル信号及びメーンワードラインの活性化の可否に応じて動作するサブワードラインドライバーを含む半導体メモリ装置であって、サブワードラインドライバーは、メーンワードラインの活性化の可否に応じて、正サブワードラインイネーブル信号の電位レベルでサブワードラインをプルアップするプルアップ駆動部、及び負サブワードラインイネーブル信号に応じて、サブワードラインをプルダウンするプルダウン駆動部を含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
正／負サブワードラインイネーブル信号及びメーンワードラインの活性化の可否に応じて動作するサブワードラインドライバーを含む半導体メモリ装置であって、
前記サブワードラインドライバーは、
前記メーンワードラインの活性化の可否に応じて、前記正サブワードラインイネーブル信号の電位レベルでサブワードラインをプルアップするプルアップ駆動部と、
前記負サブワードラインイネーブル信号に応じて、前記サブワードラインをプルダウンするプルダウン駆動部と
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記サブワードラインイネーブル信号は、ローデコーダから生成される信号であって、前記正サブワードラインイネーブル信号は、イネーブル時に昇圧電圧のレベルを有し、ディセーブル時にグラウンド電源のレベルを有し、前記負サブワードラインイネーブル信号は、前記正サブワードラインイネーブル信号に対し反対のレベルを有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記プルアップ駆動部は、ゲート端が前記メーンワードラインに接続され、ソース端に前記正サブワードラインイネーブル信号が印加され、ドレーン端が前記サブワードラインに接続されるＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記プルダウン駆動部は、ゲート端に前記負サブワードラインイネーブル信号が入力され、ドレーン端が前記サブワードラインに接続され、ソース端が接地されるＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記メーンワードラインの活性化の可否に応じて、前記サブワードライン及び前記サブワードラインの近所に配置される他のサブワードラインを共有させるサブワードライン共有手段をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記サブワードライン共有手段は、前記メーンワードラインが活性化すれば、前記二つのサブワードラインの接続を遮断し、前記メーンワードラインが非活性化すれば、前記二つのサブワードラインを接続させて電位レベルを共有させることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記メーンワードラインの活性化の可否に応じて、前記第１の正／負サブワードラインイネーブル信号の制御により、第１のサブワードラインを活性化させる第１のサブワードラインドライバーと、
前記メーンワードラインの活性化の可否に応じて、前記第２の正／負サブワードラインイネーブル信号の制御により、第２のサブワードラインを活性化させる第２のサブワードラインドライバーと、
前記メーンワードラインの活性化の可否に応じて、前記第１のサブワードライン及び前記第２のサブワードラインを共有させるサブワードライン共有手段と
を含むことを特徴とする半導体メモリ装置。
【請求項８】
前記第１の正／負サブワードラインイネーブル信号及び前記第２の正／負サブワードラインイネーブル信号は、ローデコーダから生成される信号であって、前記第１及び第２の正サブワードラインイネーブル信号は、イネーブル時に昇圧電圧のレベルを有し、ディセーブル時にグラウンド電源のレベルを有し、前記第１及び第２の負サブワードラインイネーブル信号は、それぞれ前記第１及び第２の正サブワードラインイネーブル信号に対し反対のレベルを有することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１のサブワードラインドライバーは、
前記第１の正サブワードラインイネーブル信号及び前記メーンワードラインの活性化の可否に応じて、前記第１のサブワードラインをプルアップするプルアップ駆動部と、
前記第１の負サブワードラインイネーブル信号に応じて、前記第１のサブワードラインをプルダウンするプルダウン駆動部と
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第２のサブワードラインドライバーは、
前記第２の正サブワードラインイネーブル信号及び前記メーンワードラインの活性化の可否に応じて、前記第２のサブワードラインをプルアップするプルアップ駆動部と、
前記第２の負サブワードラインイネーブル信号に応じて、前記第２のサブワードラインをプルダウンするプルダウン駆動部と
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記サブワードライン共有手段は、前記メーンワードラインが活性化すれば、前記第１のサブワードライン及び前記第２のサブワードラインの接続を遮断し、前記メーンワードラインが非活性化すれば、前記第１のサブワードライン及び前記第２のサブワードラインを接続させて電位レベルを共有させることを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、サブワードラインドライバーを含む半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ(Dynamic Random Access Memory)は、一つのトランジスタ及び一つのキャパシタからなる複数のメモリセルを備えてデータを格納する。それぞれのメモリセルは、ワードライン及びビットラインに連結しており、ワードラインが活性化すれば、ビットラインからデータの入力を受けたり、ビットラインにデータを出力する。ワードラインは、メーンワードライン及びサブワードラインに分けられる。一つのメーンワードラインは、既設定の複数個(例えば、８つ)のサブワードラインドライバーに連結しており、複数個のサブワードラインドライバーは、それぞれ一つのサブワードラインに連結している。それぞれのサブワードラインは、複数個のメモリセルに直接連結している。
【０００３】
メモリセル領域にはローデコーダが具備される。ローデコーダは、ローアドレスをデコードして、メーンワードラインイネーブル信号及びサブワードラインイネーブル信号を生成し、メーンワードライン及びサブワードラインを選択的に活性化させる。メーンワードラインイネーブル信号がイネーブルされると、メーンワードラインドライバーは何れか一つのメーンワードラインを活性化させる。以後、活性化したメーンワードラインに連結している複数個のサブワードラインドライバーのうち、イネーブルされたサブワードラインイネーブル信号の入力を受けたサブワードラインドライバーは、当該サブワードラインを活性化させて当該メモリセルのデータの入出力動作を支援する。
【０００４】
このような動作を行うサブワードラインドライバーは、通常、３つのトランジスタを備える。すなわち、サブワードラインドライバーは、駆動部及びシンク部からなるが、駆動部は２つのトランジスタを備え、当該メーンワードラインの活性化の可否及び当該サブワードラインイネーブル信号に応じて、当該サブワードラインを活性化させ、シンク部は１つのトランジスタを備え、反転された当該サブワードラインイネーブル信号に応じて、プリチャージ動作時、当該サブワードラインの電位をローレベルにシンクさせる。
【０００５】
しかしながら、このようなサブワードラインドライバーは、面積マージンが極に少ないメモリコア領域に配置される。よって、３つのトランジスタを備えるサブワードラインドライバーは、比較的小さくない面積を専有すると解析される。サブワードラインドライバーの占有面積を減少させると、メモリコア領域の面積マージンを増加させることで、半導体メモリ装置の全体的な集積度を向上できるが、現在、各サブワードラインにノイズの発生を防止して安定な電位レベルを維持させるために、トランジスタの個数の減少は困難な状況である。つまり、現在のコア領域の各ブロック及び素子の配置によっては、半導体メモリ装置の集積度を向上させ難いため、これに対する新しい技術が要求されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国公開２００６／０１５２９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、前記問題点を解決するために案出されたもので、その目的は、コア領域の面積マージンを増加させる半導体メモリ装置を提供することにある。
【０００８】
また、本発明の目的は、コア領域の面積マージンを増加させることで、チップサイズを減少させる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の一実施例による半導体メモリ装置は、正／負サブワードラインイネーブル信号及びメーンワードラインの活性化の可否に応じて動作するサブワードラインドライバーを含む半導体メモリ装置であって、前記サブワードラインドライバーは、前記メーンワードラインの活性化の可否に応じて、前記正サブワードラインイネーブル信号の電位レベルでサブワードラインをプルアップするプルアップ駆動部；及び、前記負サブワードラインイネーブル信号に応じて、前記サブワードラインをプルダウンするプルダウン駆動部を含むことを特徴とする。
【００１０】
また、本発明の他の実施例による半導体メモリ装置は、前記メーンワードラインの活性化の可否に応じて、前記第１の正／負サブワードラインイネーブル信号の制御により、第１のサブワードラインを活性化させる第１のサブワードラインドライバー；前記メーンワードラインの活性化の可否に応じて、前記第２の正／負サブワードラインイネーブル信号の制御により、第２のサブワードラインを活性化させる第２のサブワードラインドライバー；及び、前記メーンワードラインの活性化の可否に応じて、前記第１のサブワードライン及び前記第２のサブワードラインを共有させるサブワードライン共有手段を含むことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体メモリ装置は、サブワードラインドライバーの占有面積を減少させることで、コア領域の面積マージンを増加させ、さらに全体的なチップサイズを減少させる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例による半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示す第１のサブワードラインドライバーの詳細構成図である。
【図３】図１に示す第１のサブワードライン共有手段の詳細構成図である。
【図４】図２に示す第１のサブワードラインドライバーの動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１３】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の一実施例による半導体メモリ装置の構成を示すブロック図であって、説明の便宜上、４つのサブワードラインを制御する構成だけを示すものである。
【００１４】
同図に示すように、本発明の一実施例による半導体メモリ装置は、第１〜第４のサブワードラインドライバー１１〜１４と、第１及び第２のサブワードライン共有手段２１、２２とを含む。
【００１５】
第１のサブワードラインドライバー１１は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第１の正／負サブワードラインイネーブル信号(ｓｗｅｎ１、／ｓｗｅｎ１)の制御により、第１のサブワードライン(ＳＷＬ１)を活性化させる。第２のサブワードラインドライバー１２は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第２の正／負サブワードラインイネーブル信号(ｓｗｅｎ２、／ｓｗｅｎ２)の制御により、第２のサブワードライン(ＳＷＬ２)を活性化させる。第３のサブワードラインドライバー１３は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第３の正／負サブワードラインイネーブル信号(ｓｗｅｎ３、／ｓｗｅｎ３)の制御により、第３のサブワードライン(ＳＷＬ３)を活性化させる。 第４のサブワードラインドライバー１４は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第４の正／負サブワードラインイネーブル信号(ｓｗｅｎ４、／ｓｗｅｎ４)の制御により、第４のサブワードライン(ＳＷＬ４)を活性化させる。第１のサブワードライン共有手段２１は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第１のサブワードライン(ＳＷＬ１)及び第２のサブワードライン(ＳＷＬ２)を共有させる。第２のサブワードライン共有手段２２は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第３のサブワードライン(ＳＷＬ３)及び第４のサブワードライン(ＳＷＬ４)を共有させる。ここで、第１〜第４の正／負サブワードラインイネーブル信号(ｓｗｅｎ＜１：４＞、／ｓｗｅｎ＜１：４＞)は、ローデコーダから生成される信号である。第１〜第４の正サブワードラインイネーブル信号(ｓｗｅｎ＜１：４＞)は、イネーブル時に昇圧電圧(ＶＰＰ)のレベルを有し、ディセーブル時にグラウンド電源(ＶＳＳ)のレベルを有する。第１〜第４の負サブワードラインイネーブル信号(／ｓｗｅｎ＜１：４＞)は、第１〜第４の正サブワードラインイネーブル信号(ｓｗｅｎ＜１：４＞)に対し反対のレベルを有する。第１〜第４のサブワードラインドライバー１１〜１４は、それぞれ当該正サブワードラインイネーブル信号(ｓｗｅｎ＜ｉ＞)がハイレバルにイネーブルされ、当該負サブワードラインイネーブル信号(／ｓｗｅｎ＜ｉ＞)がローレベルにイネーブルされる時、当該サブワードライン(ＳＷＬ＜ｉ＞)を活性化させる。
【００１６】
メーンワードライン(ＭＷＬ)は、活性化時、ローレベルの電位を有する。
第１及び第２のサブワードライン共有手段２１、２２は、それぞれ二つのサブワードライン間に具備され、何れか一つのサブワードラインの電位がフローティングレベルになる時、これをローレベルにシンクさせるために具備される。第１及び第２のサブワードライン共有手段２１、２２は、メーンワードラインが活性化されると、各々二つのサブワードラインの接続を遮断し、メーンワードラインが非活性化されると、各々二つのサブワードラインを接続させて電位レベルを共有させる。
【００１７】
以下で詳細に説明するが、本発明の半導体メモリ装置では、第１及び第２のサブワードライン共有手段２１、２２が、第１〜第４のサブワードライン(ＳＷＬ１〜ＳＷＬ４)の電位レベルを安定化させる。これにより、第１〜第４のサブワードラインドライバー１１〜１４は、従来より少ない個数のトランジスタが具備され得る。
【００１８】
図２は、図１に示す第１のサブワードラインドライバーの詳細構成図であって、第１〜第４のサブワードラインドライバーは、同様な形態からなるので、第１のサブワードラインドライバーを代表的に説明する。
【００１９】
同図に示すように、第１のサブワードラインドライバー１１は、メーンワードライン(ＭＷＬ)の活性化の可否に応じて、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)の電位レベルで第１のサブワードライン(ＳＷＬ１)をプルアップするプルアップ駆動部１１２と、第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)に応じて、第１のサブワードライン(ＳＷＬ１)をプルダウンするプルダウン駆動部１１４とを含む。
【００２０】
プルアップ駆動部１１２は、ゲート端がメーンワードライン(ＭＷＬ)に接続され、ソース端に第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)が印加され、ドレーン端が第１のサブワードライン(ＳＷＬ１)に接続されるＰＭＯＳトランジスタ(ＰＴＲ)を含む。
【００２１】
プルダウン駆動部１１４は、ゲート端に第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)が入力され、ドレーン端が第１のサブワードライン(ＳＷＬ１)に接続され、ソース端が接地される第１のＮＭＯＳトランジスタ(ＮＴＲ１)を含む。
【００２２】
このように、本発明の一実施例による半導体メモリ装置は、第１のサブワードラインドライバー１１において、プルダウン駆動部１１４の第１のＮＭＯＳトランジスタ(ＮＴＲ１)のゲート端がメーンワードライン(ＭＷＬ)と接続されず、第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)の入力を受けるという構成上の特徴を持つ。第２〜第４のサブワードラインドライバー１２〜１４も、それぞれのプルダウン駆動部のＮＭＯＳトランジスタのゲート端が、それぞれの負サブワードラインイネーブル信号(／ｓｗｅｎ＜２：４＞)の入力を受けるように構成される。
【００２３】
図３は、図１に示す第１のサブワードライン共有手段の詳細構成図であって、同様に、第１のサブワードライン共有手段を代表的に説明する。
同図に示すように、第１のサブワードライン共有手段２１は、ゲート端がメーンワードライン(ＭＷＬ)に接続され、ドレーン端が第１のサブワードライン(ＳＷＬ１)に接続され、ソース端が第２のサブワードライン(ＳＷＬ２)に接続される第２のＮＭＯＳトランジスタ(ＮＴＲ２)を含む。
【００２４】
第２のサブワードライン共有手段２２も、第３のサブワードライン(ＳＷＬ３)及び第４のサブワードライン(ＳＷＬ４)間に、ＮＭＯＳトランジスタを備えるということは容易に類推できる。
【００２５】
図４は、図２に示す第１のサブワードラインドライバーの動作を説明するためのタイミング図である。
図面には、半導体メモリ装置の動作モードを４つ(Ｃａｓｅ１〜Ｃａｓｅｃ４)に区分し、それぞれの動作モードにより、メーンワードライン(ＭＷＬ)、第１の正／負サブワードラインイネーブル信号(ｓｗｅｎ１、／ｓｗｅｎ１)及び第１のサブワードライン(ＳＷＬ１)の電位レベルの変化を示した。
【００２６】
４つの動作モードのうち、Ｃａｓｅ１は、プリチャージモードを示す。このとき、メーンワードライン(ＭＷＬ)はハイレバルに非活性化され、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)はローレベルにディセーブルされ、第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)はハイレバルにディセーブルされる。
【００２７】
この場合、第１のサブワードラインドライバー１１のプルアップ駆動部１１２のＰＭＯＳトランジスタ(ＰＴＲ)はターンオフされ、プルダウン駆動部１１４の第１のＮＭＯＳトランジスタ(ＮＴＲ１)はターンオンされる。これにより、第１のサブワードライン(ＳＷＬ１)は、ローレベルの電位を有することになる。
【００２８】
Ｃａｓｅ２は、活性化モードのうち、第１のサブワードライン(ＳＷＬ１)を活性化させる場合を示す。このとき、メーンワードライン(ＭＷＬ)はローレベルに活性化され、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)はハイレバルにイネーブルされ、第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)はローレベルにイネーブルされる。
【００２９】
この場合、第１のサブワードラインドライバー１１のプルアップ駆動部１１２のＰＭＯＳトランジスタ(ＰＴＲ)はターンオンされ、ＰＭＯＳトランジスタ(ＰＴＲ)のソース端に印加されるハイレバルの第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)が第１のサブワードライン(ＳＷＬ１)に伝達される。このとき、プルダウン駆動部１１４の第１のＮＭＯＳトランジスタ(ＮＴＲ１)はターンオフされるので、第１のサブワードライン(ＳＷＬ１)は活性化される。
【００３０】
Ｃａｓｅ３は、活性化モードのうち、メーンワードライン(ＭＷＬ)はハイレバルに非活性化されるが、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)はハイレバルにイネーブルされ、第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)はローレベルにイネーブルされる場合を示す。通常、半導体メモリ装置では、メーンワードラインを共有する複数個のサブワードラインの何れか一つだけ活性化されるので、このとき、第２の正／負サブワードラインイネーブル信号(ｓｗｅｎ２、／ｓｗｅｎ２)は、ディセーブル状態であることを類推できる。
【００３１】
この場合、第１のサブワードラインドライバー１１のプルアップ駆動部１１２のＰＭＯＳトランジスタ(ＰＴＲ)と、プルダウン駆動部１１４の第１のＮＭＯＳトランジスタ(ＮＴＲ１)とは全部ターンオフされる。このとき、同図に示すように、必ず第１のサブワードライン(ＳＷＬ１)がプリチャージされる過程が先行されて進行される。したがって、第１のサブワードライン(ＳＷＬ１)は、既にローレベルの電位を有している状態である。このような状態は、プルアップ駆動部１１２のＰＭＯＳトランジスタ(ＰＴＲ)と、プルダウン駆動部１１４の第１のＮＭＯＳトランジスタ(ＮＴＲ１)とが全部ターンオフされることで、ノイズの影響により第１のサブワードライン(ＳＷＬ１)がフローティング状態になる恐れがある。しかしながら、メーンワードライン(ＭＷＬ)が非活性化されることにより、第１のサブワードライン共有手段２の第２のＮＭＯＳトランジスタ(ＮＴＲ２)がターンオンされるので、第１のサブワードライン(ＳＷＬ１)及び第２のサブワードライン(ＳＷＬ２)が接続されて電位を共有することになる。この場合、第２の正／負サブワードラインイネーブル信号(ｓｗｅｎ２、／ｓｗｅｎ２)は、ディセーブルされた状態であるから、第２のサブワードラインドライバー１２のプルダウン部のＮＭＯＳトランジスタはターンオンされる。よって、第１のサブワードライン(ＳＷＬ１)の電位がグラウンド電源(ＶＳＳ)のレベルにシンクされることが可能になる。
【００３２】
Ｃａｓｅ４は、活性化モードのうち、メーンワードライン(ＭＷＬ)はローレベルに活性化されるが、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)はローレベルにディセーブルされ、第１の負サブワードラインイネーブル信号(／ｓｗｅｎ１)はハイレバルにディセーブルされる場合を示す。
【００３３】
この場合、第１のサブワードラインドライバー１１のプルアップ駆動部１１２のＰＭＯＳトランジスタ(ＰＴＲ)と、プルダウン駆動部１１４の第１のＮＭＯＳトランジスタ(ＮＴＲ１)とは全部ターンオンされる。このとき、第１のＮＭＯＳトランジスタ(ＮＴＲ１)がターンオンされることで、第１のサブワードライン(ＳＷＬ１)の電位はローレベルにシンクされる。この場合、ＰＭＯＳトランジスタ(ＰＴＲ)がターンオンされることで、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)の供給端及び第１のサブワードライン(ＳＷＬ１)が接続されるが、第１の正サブワードラインイネーブル信号(ｓｗｅｎ１)はディセーブルされてローレベルの電位を有するため、第１のサブワードライン(ＳＷＬ１)は安定なローレベルの電位を有することができる。
【００３４】
前述したように、本発明の半導体メモリ装置は、サブワードラインドライバーのプルダウン駆動部のＮＭＯＳトランジスタのゲート端に、負サブワードラインイネーブル信号を入力する構成を有する。よって、一つのサブワードラインドライバーが二つのトランジスタだけで具現されることできる。このとき、サブワードラインがフローティングレベルを有する恐れがあるが、サブワードライン共有手段を備えてメーンワードラインの活性化の可否によりこれを制御することで、サブワードラインの電位を安定化させる。サブワードライン共有手段を具現することによりトランジスタがさらに具備されるが、二つのサブワードラインドライバー当り１つのサブワードライン共有手段が具備されるので、トランジスタの個数が減少する結果が得られる。
【００３５】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００３６】
１１…第１のサブワードラインドライバー
１２…第２のサブワードラインドライバー
１３…第３のサブワードラインドライバー
１４…第４のサブワードラインドライバー
２１…第１のサブワードライン共有手段
２２…第２のサブワードライン共有手段
１１２…プルアップ駆動部
１１４…プルダウン駆動部
【図１】
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【図２】
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【図３】
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【図４】
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