(57)【要約】【課題】薄膜トランジスタにおいてオン電流の減少を抑えつつオフリーク電流を効率的に抑制すること。【解決手段】本発明に係る表示装置は、絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が形成される導電層と、第１の導電層の上に設けられた第１の絶縁層と、第１の絶縁層の上に設けられ、互いに離間する第１の領域と第２の領域とを上面に有する第１の半導体膜が前記ゲート電極の上方に形成される半導体層と、第１の半導体膜の上面に第１の領域を通じて接続される第１の電極と、第１の半導体膜の上面に第２の領域を通じて接続される第２の電極と、を含み、ゲート電極のうち第１の半導体膜に覆われた部分は、第２の領域より第１の領域に近い。【選択図】図４
2010109286.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、
前記薄膜トランジスタは、ゲート電極が形成される導電層と、
前記第１の導電層の上に設けられた第１の絶縁層と、
前記第１の絶縁層の上に設けられ、互いに離間する第１の領域と第２の領域とを上面に有する第１の半導体膜が前記ゲート電極の上方に形成される半導体層と、
前記第１の半導体膜の上面に前記第１の領域を通じて接続される第１の電極と、
前記第１の半導体膜の上面に前記第２の領域を通じて接続される第２の電極と、を含み、
前記ゲート電極のうち前記第１の半導体膜に覆われた部分は、前記第２の領域より前記第１の領域に近い、
ことを特徴とする表示装置。
【請求項２】
前記ゲート電極は、前記第１の領域と平面的に重なりかつ前記第２の領域と平面的に重ならない、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１の半導体膜は、多結晶シリコン又は微結晶シリコンを含んで構成される、
ことを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項４】
前記第１の電極は、前記第１の領域上に形成された第２の半導体膜を通じて前記第１の半導体膜の上面と接続され、
前記第２の電極は、前記第２の領域上に形成された第３の半導体膜を通じて前記第１の半導体膜の上面と接続される、
ことを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。
【請求項５】
前記第２の半導体膜および前記第３の半導体膜には不純物が拡散されている、
ことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１の電極と前記第２の電極の少なくとも一方は、前記第１の半導体膜の側面と前記不純物が拡散された半導体膜を通じて接続されている、
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記第１の電極は、前記薄膜トランジスタのソース電極であり、
前記第２の電極は、前記薄膜トランジスタのドレイン電極であることを特徴とする請求項１から請求項６の何れか１項に記載の表示装置。
【請求項８】
前記第１の半導体膜は、前記第１の絶縁層の側から、多結晶シリコン膜と非晶質シリコン膜の２層で形成されていることを特徴とする請求項１から請求項７の何れか１項に記載の表示装置。
【請求項９】
前記第１の半導体膜は、前記第１の絶縁層の側から、微結晶シリコン膜と非晶質シリコン膜の２層で形成されていることを特徴とする請求項１から請求項７の何れか１項に記載の表示装置。
【請求項１０】
前記第１の領域と前記第２の領域に挟まれた領域の上層に絶縁膜が形成される、
ことを特徴とする請求項１から請求項９の何れか１項に記載の表示装置。
【請求項１１】
前記絶縁基板上に、複数の画素を有する表示領域と、前記表示領域を囲む周辺領域とが形成され、前記薄膜トランジスタは前記周辺領域に形成されることを特徴とする請求項１から請求項１０の何れか１項に記載の表示装置。
【請求項１２】
前記画素は、複数のサブピクセルを有し、
前記薄膜トランジスタは、前記複数のサブピクセルから映像信号が入力されるサブピクセルを選択する切り替えスイッチであることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記第１の電極は、前記サブピクセルに接続され、
前記第２の電極には、映像信号が入力されることを特徴とする請求項１１又は請求項１２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に薄膜トランジスタを備える表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置などの表示装置に用いられる薄膜トランジスタの電気的特性を向上させるために様々な構造が検討されている。図１５は、従来の薄膜トランジスタの構造の一例を示す断面図である。本図に示される薄膜トランジスタは、ボトムゲート型である。絶縁基板ＳＵＢの上に形成された下部保護絶縁膜ＧＮ上にゲート電極ＧＴが形成されており、半導体膜ＳＣは、ゲート絶縁膜ＧＩの上方かつ前記ゲート電極の上方に形成されている。半導体膜ＳＣの上にはソース半導体膜ＳＤおよびドレイン半導体膜ＤＤが形成されている。これら二つの半導体膜はリン等の不純物が拡散された半導体の膜である。ソース電極ＳＴはソース半導体膜ＳＤを通じて接続され、ドレイン電極ＤＴはドレイン半導体膜ＤＤを通じて接続されている。ここで、ゲート電極ＧＴは、平面的にソース半導体膜ＳＤ（およびソース電極ＳＴ）とドレイン半導体膜ＤＤ（およびドレイン電極ＤＴ）とのそれぞれに同じ程度重なり近接している。なお、これらの構造は保護絶縁膜ＰＡによって覆われている。
【０００３】
特許文献１には、上述の構造をもつ薄膜トランジスタが開示されている。
【特許文献１】特開２００１−１０２５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
薄膜トランジスタにおいては、スイッチオフ時に流れる電流（オフリーク電流）が発生する問題が知られている。その問題に対応する方法の一つとしてゲート電極ＧＴとソース電極ＳＴ（第１の領域）の間およびゲート電極ＧＴとドレイン電極ＤＴ（第２の領域）の間の両方を対称的に離すことが考えられる。図１６はその対応を行った構造の例を示す図である。ソース電極ＳＴとゲート電極ＧＴの間隔は離れ、ドレイン電極ＤＴとゲート電極ＧＴとの間隔も同じように離れている。しかし、このような構造ではゲート電極ＧＴが薄膜トランジスタのチャネル領域にかける電界も減ってしまうため、薄膜トランジスタのスイッチオン時に流れるオン電流も減ってしまうという問題があった。
【０００５】
本発明は上記課題に鑑みてなされたものであって、その目的は、オン電流の減少を抑えつつオフリーク電流を効率的に抑制する薄膜トランジスタを含む表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００７】
本発明にかかる表示装置は、絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が形成される導電層と、前記第１の導電層の上に設けられた第１の絶縁層と、前記第１の絶縁層の上に設けられ、互いに離間する第１の領域と第２の領域とを上面に有する第１の半導体膜が前記ゲート電極の上方に形成される半導体層と、前記第１の半導体膜の上面に前記第１の領域を通じて接続される第１の電極と、前記第１の半導体膜の上面に前記第２の領域を通じて接続される第２の電極と、を含み、前記ゲート電極のうち前記第１の半導体膜に覆われた部分は、前記第２の領域より前記第１の領域に近い、ことを特徴とする。
【０００８】
また、本発明の一態様では、前記ゲート電極は、前記第１の領域と平面的に重なりかつ前記第２の領域と平面的に重ならないようにしてもよい。
【０００９】
また、本発明の一態様では、前記第１の半導体膜は、多結晶シリコン又は微結晶シリコンを含んで構成されてもよい。
【００１０】
また、本発明の一態様では、前記第１の電極は、前記第１の領域上に形成された第２の半導体膜を通じて前記第１の半導体膜の上面と接続され、前記第２の電極は、前記第２の領域上に形成された第３の半導体膜を通じて前記第１の半導体膜の上面と接続されてもよい。
【００１１】
また、本発明の一態様では、前記第２の半導体膜および前記第３の半導体膜には不純物が拡散されていてもよい。
【００１２】
また、本発明の一態様では、前記第１の電極と前記第２の電極の少なくとも一方は、前記第１の半導体膜の側面と前記不純物が拡散された半導体膜を通じて接続されていてもよい。
【００１３】
また、本発明の一態様では、前記第１の電極は、前記薄膜トランジスタのソース電極であり、前記第２の電極は、前記薄膜トランジスタのドレイン電極であってもよい。
【００１４】
また、本発明の一態様では、前記第１の半導体膜は、前記第１の絶縁層の側から、多結晶シリコン膜と非晶質シリコン膜の２層で形成されていてもよい。
【００１５】
また、本発明の一態様では、前記第１の半導体膜は、前記第１の絶縁層の側から、微結晶シリコン膜と非晶質シリコン膜の２層で形成されていてもよい。
【００１６】
また、本発明の一態様では、前記第１の領域と前記第２の領域に挟まれた領域の上層に絶縁膜が形成されていてもよい。
【００１７】
また、本発明の一態様では、前記絶縁基板上に、複数の画素を有する表示領域と、前記表示領域を囲む周辺領域とが形成され、前記薄膜トランジスタは前記周辺領域に形成されていてもよい。
【００１８】
また、本発明の一態様では、前記画素は、複数のサブピクセルを有し、前記薄膜トランジスタは、前記複数のサブピクセルから映像信号が入力されるサブピクセルを選択する切り替えスイッチであってもよい。
【００１９】
また、本発明の一態様では、前記第１の電極は、前記サブピクセルに接続され、前記第２の電極には、映像信号が入力されていてもよい。
【発明の効果】
【００２０】
本発明によれば、オン電流の減少を抑えつつオフリーク電流を効率的に抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。本実施形態にかかる表示装置は、ＴＮ方式等の縦電界方式の液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などである。
【００２２】
図１は、本実施形態に係るアレイ基板の表示領域およびその周辺部分の等価回路を示す図である。アレイ基板の表示領域では、多数のゲート信号線ＧＬが互いに並んで横方向に延びており、また、多数の映像信号線ＩＬが互いに並んで縦方向に延びている。そして、これらのゲート信号線ＧＬ及び映像信号線ＩＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となっている。それぞれの画素領域に画素トランジスタＰＴＲが配置されている。画素トランジスタＰＴＲはいわゆるボトムゲート型の薄膜トランジスタであり、そのゲート電極はゲート信号線ＧＬに接続され、そのソース電極およびドレイン電極のうち一方は映像信号線ＩＬに接続され、他方は画素電極ＰＸに接続されている。一つの画素領域はある画素を構成するＲＧＢのサブピクセルのうち一つに対応する。横方向に隣り合いＲＧＢに相当する３つの画素領域によって、一つの画素が表現される。本実施形態においては、列ごとにサブピクセルのＲＧＢが決まっている。映像信号入力線ＩＬＣは画素の１列の集まりに対応して一本、つまり画素領域３列ごとに一本あり、ＲＧＢのうちどれに対応する画素領域に映像信号線ＩＬからの信号を入力するかは、ＲＧＢ切替スイッチＳＷによって制御している。ＲＧＢ切替スイッチＳＷのゲート電極にはスイッチ制御線ＳＣＬが接続されている。なお、本図では、マトリクス状に配置され表示領域を構成する画素領域のうち２×３の領域のみを示している。
【００２３】
図２は、本実施形態に係るアレイ基板の画素領域および周辺駆動回路の例を示す部分拡大図である。図１で説明したように、ゲート信号線ＧＬ及び映像信号線ＩＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となっている。画素電極ＰＸは透明電極であり、一つの画素領域内に一つずつ存在している。ＲＧＢ切替スイッチＳＷはボトムゲート型の薄膜トランジスタである。そのゲート電極はスイッチ制御線ＳＣＬに、そのソース電極は映像信号線ＩＬを通じて各画素の画素トランジスタＰＴＲに、そのドレイン電極は映像信号入力線ＩＬＣに接続されている。なおＲＧＢ切替スイッチＳＷはアレイ基板の表示領域外に配置されており、バックライトからの光が照射されることはない。
【００２４】
図３は、本実施形態に係る薄膜トランジスタの一例を示す図である。この図は具体的には図２におけるＲＧＢ切替スイッチＳＷを示している。ゲート電極ＧＴは、薄膜トランジスタの中央部を図中上下方向に延びており、上側で図示しないスイッチ制御線ＳＣＬに接続されている。半導体膜ＳＣはゲート電極ＧＴを覆うように設けられており、その形状は左右方向を長手方向とする長方形である。ソース電極ＳＴの右端部分は、半導体膜ＳＣの左側部分に平面的に重なるように設けられている。重なる部分の形状は半導体膜ＳＣの左側の辺とソース電極ＳＴの図中上辺、下辺および右辺とに囲まれた矩形である。ソース電極ＳＴは、本図左側に延び、その先で映像信号線ＩＬと接続されている。ドレイン電極ＤＴの左端部分は、平面的にソース電極ＳＴと離間して、半導体膜ＳＣの右側部分に重なるように設けられている。重なる部分の形状は半導体膜ＳＣの右側の辺とドレイン電極ＤＴの図中上辺、下辺および左辺とに囲まれた矩形である。ドレイン電極ＤＴは本図右側に向かって延び、映像信号入力線ＩＬＣと接続されている。平面的にみると、ゲート電極ＧＴはソース電極ＳＴと重なっており、ドレイン電極ＤＴとは重なっていない。
【００２５】
図４は、図３のＡ−Ａ断面の断面図である。薄膜トランジスタは、絶縁基板ＳＵＢとその上に設けられた下部保護絶縁膜ＧＮの上に設けられている。絶縁基板ＳＵＢはガラス基板である。絶縁基板の上にはゲート電極ＧＴが形成され、ゲート電極ＧＴと下部保護絶縁膜ＧＮのうちその上部にゲート電極ＧＴが形成されていない部分の上にはゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩの上でかつゲート電極ＧＴの上方には、半導体膜ＳＣが形成されている。半導体膜ＳＣは、薄膜トランジスタのチャネル領域を構成する。半導体膜ＳＣは主に多結晶シリコン（ｐ−Ｓｉ）又は微結晶シリコン（μｃ−Ｓｉ）で形成されている。ここで、微結晶シリコンとは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にある結晶性のシリコンのことである。なお多結晶シリコンも結晶性のシリコンの一つである。
【００２６】
半導体膜ＳＣの上面には、その左側部分（第１の領域）に接してソース半導体膜ＳＤが設けられ、その右側部分（第２の領域）に接してドレイン半導体膜ＤＤが設けられている。第１の領域と第２の領域は離間している。ソース半導体膜ＳＤおよびドレイン半導体膜ＤＤは、リンなどの不純物が拡散されたｎ型の半導体の膜である。ソース半導体膜ＳＤの上を覆うようにソース電極ＳＴ（第１の電極）が形成され、ソース電極ＳＴは半導体膜ＳＣの図中左側の側壁と接し、さらに半導体膜ＳＣが形成されていないゲート絶縁膜ＧＩの上を図中左側に向かって延びている。ドレイン半導体膜ＤＤの上を覆うようにドレイン電極ＤＴ（第２の電極）が形成され、ドレイン電極ＤＴは半導体膜ＳＣの図中右側の側壁と接し、さらに半導体膜ＳＣが形成されていないゲート絶縁膜ＧＩの上を図中右側に向かって延びている。なお、ソース電極ＳＴおよびドレイン電極ＤＴは半導体膜ＳＣの上面とは直接は接していない。これらの構造の上には、保護絶縁膜ＰＡが形成されている。
【００２７】
ここで、図３について説明したようにゲート電極ＧＴとソース電極ＳＴとが平面的に重なり、ゲート電極ＧＴとドレイン電極ＤＴとが重ならない。さらに、図４に示すとおり、ゲート電極ＧＴはソース電極ＳＴの下にあるソース半導体膜ＳＤもしくは第１の領域とも平面的に重なり、ドレイン電極の下にあるドレイン半導体膜ＤＤもしくは第２の領域とは平面的に重なっていない。このため、ゲート電極ＧＴのうち半導体膜ＳＣと平面的に重なる部分は、ドレイン電極ＤＴや第２の領域よりソース電極ＳＴや第１の領域に近くなっている。
【００２８】
この構造を取ることにより、スイッチオフ時に流れる電流（オフリーク電流）を少なくすることができる。その理由について以下に説明する。はじめにスイッチオフ時にゲート電極ＧＴに負の電位、ドレイン電極ＤＴに正の電位、ソース電極ＳＴに負の電位がかかっている場合を考える。これは、映像信号入力線ＩＬＣからドレイン電極ＳＴに正の電位が供給され、画素電極ＰＸに伴う容量から画素トランジスタＰＴＲを介してソース電極に負の電位が供給されている状態にあたる。すると、ゲート電極ＧＴとドレイン電極ＤＴ間の電位差はゲート電極ＧＴとソース電極ＳＴ間の電位差より大きいため、一般的にこの部分でオフリーク電流が発生しやすいと考えられる。しかし本実施形態にかかる薄膜トランジスタでは半導体膜ＳＣの内部において、ゲート電極ＧＴと第２の領域との距離が遠いため、実際の電界は緩和されている。よって、ゲート電極ＧＴとドレイン電極との間のリーク電流の発生を抑え、薄膜トランジスタ自体のオフリーク電流も抑えることができる。一方、ゲート電極ＧＴと第１の領域とは近くできるため、ゲート電極の幅も確保することができる。これによりゲート電極ＧＴからチャネルにかかる電界の量を確保することができ、オン電流の減少を抑制することができる。
【００２９】
次に、映像信号入力線ＩＬＣから供給される電位の極性が反転する場合について考える。この場合はゲート電極ＧＴに負の電位、ソース電極ＳＴに正の電位、ドレイン電極ＤＴに負の電位がかかる。すると電極間の間隔が離れていないソース電極ＳＴとゲート電極ＧＴ間の電位差がゲート電極ＧＴとソース電極ＳＴ間の電位差より大きくなりオフリーク電流の発生自体を抑えることはできない。しかしながら、ソース電極ＳＴにかかる電位は画素電極ＰＸに伴う容量から供給される電位であり、先ほどの場合のドレイン電極ＤＴにかかる正の電位より絶対値が小さい。なぜなら、画素電極ＰＸの電位は映像信号入力線ＩＬＣから供給される電位が正かつスイッチオン時に保持したものであり、その時に画素電極ＰＸにかかる電位はこのＲＧＢ切替スイッチＳＷや画素トランジスタＰＴＲ、そして配線抵抗等を介している分低い電位になっているからである。よって、この場合でのオフリーク電流の絶対量の増加は限定的であり、前者の場合と後者の場合を合わせ全体としてみればオフリーク電流を抑えることができる。なお、ここでは説明の容易のため絶対電位を用いて説明しているが、相対的な電位の関係が同様であれば同じ効果があることは言うまでもない。また、上述の通り、表示装置、特に液晶表示装置においては、フレーム反転駆動、ライン反転駆動、ドット反転駆動等により、薄膜トランジスタの電極に印加される電圧の極性が反転する場合がある。よって、薄膜トランジスタのソース電極、ドレイン電極も本来は一義的に決まるものではなく、印加される電圧の極性に応じて入れ替わるものである。
【００３０】
図５〜図９は、本実施形態に係るアレイ基板の製造工程を示す図である。はじめに絶縁基板ＳＵＢ上に例えば窒化シリコンをＣＶＤ法等で５０〜１５０ｎｍ成膜し、下部保護絶縁膜ＧＮを形成する。次に、ゲート電極ＧＴとなる金属、例えばモリブデン、タングステン、タンタル等の高融点金属やその合金を５０〜１５０ｎｍ成膜しホトリソグラフィおよびエッチングによりパターニングする（図５）。すると、ゲート電極ＧＴが形成される。その後，酸化シリコンもしくは窒化シリコンまたはこれらの積層膜を１００〜３５０ｎｍ程度成膜しゲート絶縁膜ＧＩを形成し、連続して非晶質シリコン（ａ−Ｓｉ）または多結晶シリコンや微結晶シリコンなどの結晶性シリコンを含む半導体層ＳＬを成膜する。なお非晶質シリコンの膜を成膜した後にそれを結晶化させて結晶性シリコンの膜を形成しても良い（図６）。その後、不純物拡散半導体膜ＤＳ（ｎ＋層）を形成するために例えば高濃度のリンが拡散された非晶質シリコンを１０〜５０ｎｍ成膜し、半導体層ＳＬとともにホトリソグラフィおよびエッチングによりパターニングする（図７）。すると、半導体膜ＳＣと不純物拡散半導体膜ＤＳが形成される。次に、例えばアルミニウム等の金属またはその合金をスパッタリングにより３００〜５００ｎｍ程度の厚さで成膜し金属膜ＭＬを形成する（図８）。その際、アルミニウム膜の拡散を防止するため及びコンタクト抵抗低減のために、チタンやモリブデン等の高融点金属またはその合金の層（バリアメタル層）をアルミニウム層の上下に形成しておく。このバリアメタル層の厚さは３０〜１００ｎｍ程度でよい。その後、ホトリソグラフィおよびエッチングにより、ソース電極ＳＴおよびドレイン電極ＤＴを形成する（図９）。この工程のホトリソグラフィのパターンは、ソース電極ＳＴはゲート電極ＧＴと重なるように配置し、ドレイン電極ＤＴはゲート電極ＧＴと重ならないように配置するようなパターンとする。更に、半導体膜ＳＣにチャネル領域を形成するため、不純物拡散半導体膜ＤＳもこのときエッチングする。次に、保護絶縁膜ＰＡとして例えば窒化シリコンをＣＶＤ法により１００〜３００ｎｍ程度成膜し、コンタクトホール等を形成してアレイ基板が完成する（図４参照）。
【００３１】
図１０は、本実施形態に係る薄膜トランジスタの他の例（変形例１）を示す断面図である。なお、変形例１においては平面的な形状は図３と同様である。変形例１では、図４に示す例と比べて、ソース半導体膜ＳＤが半導体膜ＳＣの図中左側の側壁と接し、ドレイン半導体膜ＤＤが半導体膜ＳＣの図中右側の側壁と接している点が主に異なっている。なお、ゲート電極ＧＴ、ソース電極ＳＴ、ドレイン電極ＤＴの接続先は先の例と同じである。
【００３２】
以下に構造について具体的に示す。ゲート絶縁膜ＧＩより下の構造、及びゲート絶縁膜ＧＩの上方に半導体膜ＳＣが形成される点は図４の例と同様である。半導体膜ＳＣの上面には、その左側部分にソース半導体膜ＳＤと接する第１の領域が、その右側部分にドレイン半導体膜ＤＤと接する第２の領域が設けられている。第１の領域と第２の領域は離間している。ソース半導体膜ＳＤは、その右端は第１の領域の上にあり、そこから半導体膜ＳＣの図中左側の側壁に接して延び、さらにその側壁の下端付近からゲート絶縁膜ＧＩの上を図中左側に向かって延びている。ドレイン半導体膜ＤＤは、その左端は第２の領域の上にあり、そこから半導体膜ＳＣの図中右側の側壁に接して延び、さらにその側壁の下端付近からゲート絶縁膜ＧＩの上を図中右側に向かって延びている。ソース半導体膜ＳＤの上にソース電極ＳＴが形成されており、ドレイン半導体膜ＤＤの上にドレイン電極ＤＴが形成されている。また、平面的にみて、ゲート電極ＧＴの半導体膜ＳＣと重なる部分は、第１の領域と重なり、かつ第２の領域と重ならない。なお、ソース電極ＳＴおよびドレイン電極ＤＴは半導体膜ＳＣの上面とは直接は接していない。これらの構造を覆うように、保護絶縁膜ＰＡが形成されている。
【００３３】
図１０に示す構成を取ることで、薄膜トランジスタのチャネル領域である半導体膜ＳＣに接するソース半導体膜ＳＤおよびドレイン半導体膜ＤＤの面積が増加するため、図４に示す構成に比べてオン電流が増加する利点がある。
【００３４】
図１０に示す構成の薄膜トランジスタを製造するには、図４の構成の製造方法として図５〜図９を用いて説明した工程の一部を変えればよい。具体的には、半導体層ＳＬを成膜した後（図６）にパターニング、不純物拡散半導体膜ＤＳの形成をし、後は図８以降に相当する工程を行えばよい。
【００３５】
図１１は、本実施形態に係る薄膜トランジスタの他の例（変形例２）を示す断面図である。なお、変形例２においては平面的にみた形状は図３と同様である。変形例２では、図４に示す例において半導体膜ＳＣに相当する膜が、結晶性シリコン膜ＳＰとその上方に形成された非晶質シリコン膜ＳＡの２層の膜である点が主に異なっている。この２層が薄膜トランジスタのチャネル領域となる。
【００３６】
以下に構造について具体的に示す。ゲート絶縁膜ＧＩより下の構造は図４の例と同様である。ゲート絶縁膜ＧＩの上かつゲート電極ＧＴの上方には、結晶性シリコン膜ＳＰ、非晶質シリコン膜ＳＡの順に２層の膜が積層されている。なおその平面的形状は矩形である。非晶質シリコン膜ＳＡの上面には、その左側部分（第１の領域）に接してソース半導体膜ＳＤが設けられ、その右側部分（第２の領域）に接してドレイン半導体膜ＤＤが設けられている。第１の領域と第２の領域は離間している。ソース半導体膜ＳＤおよびドレイン半導体膜ＤＤは、リンなどの不純物が拡散されたｎ型の半導体の膜である。ソース電極ＳＴの左端部分はソース半導体膜ＳＤの上にあり、ソース電極ＳＴはそこからその２層の膜の図中左側の側壁に接して延び、さらにその側壁の下端付近からゲート絶縁膜ＧＩの上を図中左側に向かって延びている。ドレイン電極ＤＴの右端部分はドレイン半導体膜ＤＤの上にあり、ドレイン電極ＤＴはそこからその２層の膜の図中右側の側壁に接して延び、さらにその側壁の下端付近からゲート絶縁膜ＧＩの上を図中右側に向かって延びている。なお、ソース電極ＳＴおよびドレイン電極ＤＴは半導体膜ＳＣの上面とは直接は接していない。また、平面的にみて、ゲート電極ＧＴと結晶性シリコン膜ＳＰ等とが重なる部分は、第１の領域と重なり、かつ第２の領域と重ならない。これらの構造を覆うように、保護絶縁膜ＰＡが形成されている。
【００３７】
図１１に示す構成を取ることで、薄膜トランジスタにおけるバックチャネルからのリーク電流を減少できる。ここで、バックチャネルとは、チャネル領域の保護絶縁膜ＰＡに近接する付近を指す。また、チャネル領域内で主に電流が流れる領域はゲート電極ＧＴに近いゲート絶縁膜ＧＩ付近の領域であるため、バックチャネルはその反対側の領域とも言える。バックチャネルからのリーク電流の原因は、窒化シリコン等からなる保護絶縁膜ＰＡと接触する結晶性シリコンに生ずる固定電荷によると考えられている。本変形例では、バックチャネルに非晶質シリコンを用いているため、バックチャネルでの固定電荷の発生およびリーク電流の発生を抑えることができる。また主に電流が流れる領域に結晶質シリコンを用い、非晶質シリコンのみでチャネル領域を形成するより電気的特性を向上させている。
【００３８】
図１１に示す構成の薄膜トランジスタを製造するには、図４の構成の製造方法として図５〜図９を用いて説明した工程の一部を変えればよい。具体的には、半導体層ＳＬを成膜する（図６）代わりに、結晶質シリコンの成膜と非晶質シリコンの成膜を連続して行えばよい。また、結晶質シリコンを成膜する代わりに非晶質シリコンを成膜し、それを結晶化させて結晶性シリコンの膜を形成してもよい。
【００３９】
図１２は、本実施形態に係る薄膜トランジスタの他の例（変形例３）を示す断面図である。なお、変形例３においては平面的にみた形状は図３と同様である。変形例３は変形例１と変形例２の特徴を両方有している。つまり、図４に示す例と比べた主な相違点は、図４に示す例において半導体膜ＳＣに相当する膜が、結晶性シリコン膜ＳＰとその上方に形成された非晶質シリコン膜ＳＡの２層からなる点、および、ソース半導体膜ＳＤがその２層からなる膜の図中左側の側壁と接し、ドレイン半導体膜ＤＤがその２層からなる膜の図中右側の側壁と接している点である。
【００４０】
以下に構造について具体的に示す。ゲート絶縁膜ＧＩより下の構造は図４の例と同様である。ゲート絶縁膜ＧＩの上かつゲート電極ＧＴの上方には、結晶性シリコン膜ＳＰ、非晶質シリコン膜ＳＡの順に２層の膜が積層されている。非晶質シリコン膜ＳＡの上面には、その左側部分にソース半導体膜ＳＤと接する第１の領域が、その右側部分にドレイン半導体膜ＤＤと接する第２の領域が設けられている。第１の領域と第２の領域は離間している。ソース半導体膜ＳＤは、その右端は第１の領域の上にあり、そこからその２層の膜の図中左側の側壁に接して延び、さらにその側壁の下端部分からゲート絶縁膜ＧＩの上を図中左側に向かって延びている。ドレイン半導体膜ＤＤは、その左端は第２の領域の上にあり、そこからその２層の膜の図中右側の側壁に接して延び、さらにその側壁の下端部分からゲート絶縁膜ＧＩの上を図中右側に向かって延びている。ソース半導体膜ＳＤの上にソース電極ＳＴが形成されており、ドレイン半導体膜ＤＤの上にドレイン電極ＤＴが形成されている。また、平面的にみて、ゲート電極ＧＴの半導体膜ＳＣと重なる部分は、第１の領域と重なり、かつ第２の領域と重ならない。なお、ソース電極ＳＴおよびドレイン電極ＤＴは半導体膜ＳＣの上面とは直接は接していない。これらの構造を覆うように、保護絶縁膜ＰＡが形成されている。
【００４１】
図１２に示す構成を取ることで、変形例１のようにオン電流が増加する効果と、変形例２のようにバックチャネルからのリーク電流を抑制できる効果がある。図１２に示す構造の薄膜トランジスタを製造するには、図４の構成の製造方法として図５〜図９を用いて説明した工程の一部を変えればよい。変更点は大きく分けて二つある。一つは、半導体層ＳＬを形成する（図６）代わりに、結晶質シリコンの膜の形成と非晶質シリコンの成膜を連続して行う点である。もう一つはその２層を形成した後にそのパターニング、不純物拡散半導体膜ＤＳの形成をする点である。その後は図８以降に相当する工程を行えばよい。
【００４２】
図１３は、本実施形態に係る薄膜トランジスタの他の例（変形例４）を示す平面図である。図１４は、図１３のＢ−Ｂ断面の断面図である。変形例４は変形例１に対し、半導体膜ＳＣの上方にチャネルエッチストッパ膜ＥＳを設けた部分が主に異なる。ゲート絶縁膜ＧＩより下の構造、及びゲート絶縁膜ＧＩの上方に半導体膜ＳＣが形成される点は他の例と同様である。半導体膜ＳＣの上面では、ソース半導体膜ＳＤと接する第１の領域と、ドレイン半導体膜ＤＤに接する第２の領域の間を埋める領域上にチャネルエッチストッパ膜ＥＳが形成されている。チャネルエッチストッパ膜ＥＳは、ソース電極ＳＴやソース半導体膜ＳＤなどをエッチングする際にエッチングされない材料（例えば酸化シリコン）により形成される。
【００４３】
半導体膜ＳＣの上面でチャネルエッチストッパ膜ＥＳの左側の第１の領域に接してソース半導体膜ＳＤが設けられ、その第１の領域に接する部分から右側にチャネルエッチストッパ膜ＥＳの側壁を超えて上面に達するまで延び、第１の領域に接する部分から左側に半導体膜ＳＣの図中左側の側壁に接して延び、さらにその側壁の下端付近からゲート絶縁膜ＧＩの上を図中左側に向かって延びている。チャネルエッチストッパ膜ＥＳの右側の第２の領域に接してドレイン半導体膜ＤＤが設けられ、その第２の領域に接する部分から左側にチャネルエッチストッパ膜ＥＳの側壁を超えて上面に達するまで延び、第１の領域に接する部分から右側に半導体膜ＳＣの図中右側の側壁に接して延び、さらにその側壁の下端付近からゲート絶縁膜ＧＩの上を図中右側に向かって延びている。なおソース半導体膜ＳＤとドレイン半導体膜ＤＤとは離間して設けられている。そして、ソース半導体膜ＳＤの上にはソース電極ＳＴが、ドレイン半導体膜ＤＤの上にはドレイン電極ＤＴが形成されている。ゲート電極ＧＴと第１の領域は平面的に重なっており、第２の領域とは平面的に重なっていない。
【００４４】
図１３および図１４に示す構造の薄膜トランジスタを製造するには、図４の構成の製造方法として図５〜図９を用いて説明した工程の一部を変えればよい。具体的には、半導体層ＳＬを成膜した後（図６）にパターニングを行い、さらにチャネルエッチストッパ膜ＥＳを形成するために例えば酸化シリコン等の絶縁層を成膜しパターニングする。または、半導体層ＳＬを成膜した後（図６）にチャネルエッチストッパ膜ＥＳを形成，パターニングを行い、その後半導体層ＳＬのパターニングを行う。そして不純物拡散半導体膜ＤＳを形成し、さらにパターニングする。その後は図８以降に相当する工程を行えばよい。
【００４５】
変形例４では、半導体膜ＳＣ上の第１の領域と第２の領域の位置は、チャネルエッチストッパ膜ＥＳのパターニングによって決まる点、そしてチャネルエッチストッパ膜ＥＳによってソース電極ＳＴやドレイン電極ＤＴを形成するためエッチングする際に半導体膜ＳＣがエッチングされるのを防ぐ点が他の変形例と異なる特徴である。
【００４６】
これまで本発明の実施形態について説明してきたが、本発明は以上に説明した形態に限定されるものではない。例えば、本実施形態では主にｎチャネル型の薄膜トランジスタについて説明したが、ｐチャネル型の薄膜トランジスタに対しても適用可能である。この場合も、ゲート電極ＧＴのうち半導体膜ＳＣ等と平面的に重なる部分は、第２の領域より第１の領域に近くなる。また、ソース半導体膜ＳＤやドレイン半導体膜ＤＤにはホウ素等の不純物が拡散されてｐ型半導体が形成される。
【００４７】
また、本実施形態ではＴＮ方式等の縦電界方式の液晶表示装置の例であるが、ＩＰＳ方式といった横電界方式の液晶表示装置でも適用できる。上述の方式が異なっても薄膜トランジスタについて同様の構造を取る上での障害がないからである。また有機ＥＬ表示装置の画素トランジスタにも適用できる。この場合、トランジスタに光が当たらないトップエミッション方式の画素トランジスタに用いるとより効果的である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係るアレイ基板の表示領域およびその周辺領域の等価回路を示す図である。
【図２】本実施形態に係るアレイ基板の画素領域および周辺駆動回路の例を示す部分拡大図である。
【図３】本実施形態に係る薄膜トランジスタの一例を示す平面図である。
【図４】図３のＡ−Ａ断面の断面図である。
【図５】本実施形態に係るＴＦＴ基板の製造工程を示す図である。
【図６】本実施形態に係るＴＦＴ基板の製造工程を示す図である。
【図７】本実施形態に係るＴＦＴ基板の製造工程を示す図である。
【図８】本実施形態に係るＴＦＴ基板の製造工程を示す図である。
【図９】本実施形態に係るＴＦＴ基板の製造工程を示す図である。
【図１０】本実施形態に係る薄膜トランジスタの他の例を示す断面図である。
【図１１】本実施形態に係る薄膜トランジスタの他の例を示す断面図である。
【図１２】本実施形態に係る薄膜トランジスタの他の例を示す断面図である。
【図１３】本実施形態に係る薄膜トランジスタの他の例を示す平面図である。
【図１４】図１３のＢ−Ｂ断面の断面図である。
【図１５】従来の薄膜トランジスタの一例を示す断面図である。
【図１６】本発明の薄膜トランジスタの課題を説明する図である。
【符号の説明】
【００４９】
ＧＬ  ゲート信号線、ＩＬ  映像信号線、ＩＬＣ  映像信号入力線、ＰＴＲ  画素トランジスタ、ＰＸ  画素電極、ＳＷ  ＲＧＢ切替スイッチ、ＳＣＬ  スイッチ制御線、ＳＵＢ  絶縁基板、ＧＮ  下部保護絶縁膜、ＧＩ  ゲート絶縁膜、ＧＴ  ゲート電極、ＳＣ  半導体膜、ＳＡ  非晶質シリコン膜、ＳＰ  結晶性シリコン膜、ＳＤ  ソース半導体膜、ＤＤ  ドレイン半導体膜、ＤＳ  不純物拡散半導体膜、ＳＬ  半導体層、ＳＴ  ソース電極、ＤＴ  ドレイン電極、ＭＬ  金属層、ＰＡ  保護絶縁膜、ＥＳ  チャネルエッチストッパ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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