(57)【要約】【課題】情報保存装置及びその動作方法を提供する。【解決手段】情報保存装置及びその動作方法に係り、該情報保存装置は、バッファトラック及びこれに連結された複数の保存トラックを含む磁性構造体；磁性構造体に備わった書込み／読取りユニット；バッファトラック、複数の保存トラック及び書込み／読取りユニットにそれぞれ連結された複数のスイッチング素子を含む。該バッファトラックと複数の保存トラックとに連結されたスイッチング素子は、同じ信号ラインに連結されうる。該磁性構造体と書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部がさらに備わりうる。【選択図】図１
2010218678.tif 000002
【特許請求の範囲】
【請求項１】
バッファトラック及びこれに連結された複数の保存トラックを含み、前記バッファトラックと前記保存トラックは、多数の磁区及びそれらの間の磁壁を有する磁性構造体と、
前記磁性構造体に備わった書込み／読取りユニットと、
前記バッファトラック、前記複数の保存トラック及び前記書込み／読取りユニットの一端にそれぞれ連結された複数のスイッチング素子と、
前記複数のスイッチング素子を制御し、前記磁性構造体と前記書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部と、を含む情報保存装置。
【請求項２】
前記複数の保存トラックは、前記バッファトラックの端部に並列に連結されたことを特徴とする請求項１に記載の情報保存装置。
【請求項３】
前記書込み／読取りユニットは、前記バッファトラックの端部、またはそれに隣接した部分に備わったことを特徴とする請求項１または請求項２に記載の情報保存装置。
【請求項４】
前記磁性構造体は、第１磁性トラック及びこれに連結された少なくとも１つの別途の磁性トラックを含み、
前記第１磁性トラックの第１部分は、前記バッファトラックに対応し、
前記第１磁性トラックの第２部分と前記別途の磁性トラックは、前記複数の保存トラックに対応することを特徴とする請求項１に記載の情報保存装置。
【請求項５】
前記別途の磁性トラックは、前記第１磁性トラックと類似した長さを有し、
前記別途の磁性トラックの中央部、またはそれに隣接した部分が、前記第１磁性トラックの中央部、またはそれに隣接した部分に連結され、
前記別途の磁性トラックそれぞれは、前記保存トラック二つに対応することを特徴とする請求項４に記載の情報保存装置。
【請求項６】
前記別途の磁性トラックは、前記バッファトラックと類似した長さを有し、
前記別途の磁性トラックの端部が、前記第１磁性トラックの中央部、またはそれに隣接した部分に連結され、
前記別途の磁性トラックそれぞれは、前記保存トラック一つに対応することを特徴とする請求項４に記載の情報保存装置。
【請求項７】
前記複数のスイッチング素子は、トランジスタであることを特徴とする請求項１に記載の情報保存装置。
【請求項８】
前記複数のスイッチング素子のうち、前記バッファトラック及び前記複数の保存トラックに連結されたスイッチング素子は、第１ワードラインに連結され、前記書込み／読取りユニットに連結されたスイッチング素子は、第２ワードラインに連結されたことを特徴とする請求項７に記載の情報保存装置。
【請求項９】
前記第１ワードライン及び第２ワードラインと交差する複数のビットラインが備わり、
前記複数のビットラインは、前記複数のスイッチング素子及び前記書込み／読取りユニットの他端にそれぞれ連結されたことを特徴とする請求項８に記載の情報保存装置。
【請求項１０】
前記回路部は、
前記第１ワードライン及び第２ワードラインに連結された第１回路部と、
前記複数のビットラインに連結された第２回路部と、を含むことを特徴とする請求項９に記載の情報保存装置。
【請求項１１】
前記第２回路部は、
前記バッファトラックに連結されたスイッチング素子に連結されたビットラインに信号を印加するための第１信号発生器と、
前記書込み／読取りユニットの一端に連結されたスイッチング素子に連結されたビットラインに信号を印加するための第２信号発生器と、
前記書込み／読取りユニットの他端に連結されたビットラインに信号を印加するための第３信号発生器と、
前記複数の保存トラックに連結されたスイッチング素子に連結されたビットラインに信号を印加するための第４信号発生器と、を含むことを特徴とする請求項１０に記載の情報保存装置。
【請求項１２】
前記第２回路部は、
前記複数の保存トラックに連結されたスイッチング素子に連結されたビットラインのうち、前記第４信号発生器の信号を印加されるいずれか一つを選択するための選択回路を含むことを特徴とする請求項１１に記載の情報保存装置。
【請求項１３】
前記磁性構造体で、前記書込み／読取りユニットが備わった領域（第１領域）に対する読取り動作は、前記第１信号発生器及び第２信号発生器によって制御され、
前記第１領域に対する書込み動作は、前記第２信号発生器及び第３信号発生器によって制御され、
前記磁性構造体の磁壁を移動させる磁壁の移動動作は、前記第１信号発生器及び第４信号発生器によって制御されることを特徴とする請求項１１に記載の情報保存装置。
【請求項１４】
前記第１回路部は、
前記読取り動作時に、前記第１ワードライン及び第２ワードラインを活性化させ、前記書込み動作時に、前記第２ワードラインを活性化させ、前記磁壁の移動動作時に、前記第１ワードラインを活性化させるように構成されたことを特徴とする請求項１３に記載の情報保存装置。
【請求項１５】
前記第１信号発生器は、
前記複数のビットラインのうち、前記バッファトラックに連結されたスイッチング素子に対応するビットラインに連結された第１連結配線と、
前記第１連結配線に連結された第１移動電流源と、
前記第１移動電流源と前記第１連結配線との間に連結された第１トランジスタと、
前記第１連結配線と接地との間に並列に連結された第２トランジスタ及び第３トランジスタと、
前記第２トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第１論理ゲートと、
前記第１トランジスタに連結された出力端と、前記第１論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第２論理ゲートと、
前記第１論理ゲートの第２入力端と前記第２論理ゲートの第２入力端との間に連結された第１インバータと、を具備し、
前記第１論理ゲートの第１入力端及び第２入力端に磁壁移動信号が入力され、前記第３トランジスタのゲート端子に読取り信号が入力されることを特徴とする請求項１３に記載の情報保存装置。
【請求項１６】
前記第２信号発生器は、
前記複数のビットラインのうち、前記書込み／読取りユニットに連結されたスイッチング素子に対応するビットラインに連結された第２連結配線と、
前記第２連結配線に並列に連結された読取り電流源及び第１書込み電流源と、
前記読取り電流源と前記第２連結配線との間に連結された第４トランジスタと、
前記第１書込み電流源と前記第２連結配線との間に連結された第５トランジスタと、
前記第２連結配線と接地との間に連結された第６トランジスタと、
前記第６トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第３論理ゲートと、
前記第５トランジスタに連結された出力端と、前記第３論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第４論理ゲートと、
前記第３論理ゲートの第２入力端と前記第４論理ゲートの第２入力端との間に連結された第２インバータと、を具備し、
前記第３論理ゲートの第１入力端及び第２入力端に書込み信号が入力され、前記第４トランジスタのゲート端子に読取り信号が入力されることを特徴とする請求項１３に記載の情報保存装置。
【請求項１７】
前記第３信号発生器は、
前記複数のビットラインのうち、前記書込み／読取りユニットの他端に連結されたビットラインに連結される第３連結配線と、
前記第３連結配線に連結された第２書込み電流源と、
前記第２書込み電流源と前記第３連結配線との間に連結された第７トランジスタと、
前記第３連結配線と接地との間に連結された第８トランジスタと、
前記第７トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第５論理ゲートと、
前記第８トランジスタに連結された出力端と、前記第５論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第６論理ゲートと、
前記第５論理ゲートの第１入力端と前記第６論理ゲートの第１入力端との間に連結された第３インバータと、を具備し、
前記第５論理ゲートの第１入力端及び第２入力端に書込み信号が入力されることを特徴とする請求項１３に記載の情報保存装置。
【請求項１８】
前記第４信号発生器は、
前記複数のビットラインのうち、前記複数の保存トラックに連結されたスイッチング素子に対応するビットラインが連結される第４連結配線と、
前記第４連結配線に連結された第２移動電流源と、
前記第２移動電流源と前記第４連結配線との間に連結された第９トランジスタと、
前記第４連結配線と接地との間に連結された第１０トランジスタと、
前記第９トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第７論理ゲートと、
前記第１０トランジスタに連結された出力端と、前記第７論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第８論理ゲートと、
前記第７論理ゲートの第１入力端と前記第８論理ゲートの第１入力端との間に連結された第４インバータと、を具備し、
前記第７論理ゲートの第１入力端及び第２入力端に磁壁移動信号が入力されることを特徴とする請求項１３に記載の情報保存装置。
【請求項１９】
前記第１回路部は、
前記第１ワードラインに出力端が連結された第１論理ゲートと、
前記第２ワードラインに出力端が連結された第２論理ゲートと、を含み、
前記第１論理ゲートの第１入力端及び第２入力端に、それぞれ移動信号及び読取り信号が入力され、前記第２論理ゲートの第１入力端及び第２入力端に、それぞれ書込み信号及び前記読取り信号が入力されることを特徴とする請求項１４に記載の情報保存装置。
【請求項２０】
前記磁性構造体、前記第１ワードライン及び第２ワードライン、前記複数のビットライン及び前記複数のスイッチング素子は、１つの単位メモリ領域を構成し、
複数の前記単位メモリ領域がメモリアレイをなすことを特徴とする請求項１０に記載の情報保存装置。
【請求項２１】
前記第１回路部と前記メモリアレイとの間に、第１デコーダが備わり、
前記第２回路部と前記メモリアレイとの間に、第２デコーダが備わったことを特徴とする請求項２０に記載の情報保存装置。
【請求項２２】
前記複数のスイッチング素子のうち、前記バッファトラックに連結されたスイッチング素子は、第１ワードラインに連結され、前記書込み／読取りユニットに連結されたスイッチング素子は、第２ワードラインに連結され、前記複数の保存トラックに連結されたスイッチング素子は、第３ワードラインに連結されたことを特徴とする請求項１に記載の情報保存装置。
【請求項２３】
請求項１ないし請求項２２のうち、いずれか１項に記載の情報保存装置の動作方法において、
前記複数のスイッチング素子のうち、少なくとも一つをターンオンさせる段階と、
前記磁性構造体及び前記書込み／読取りユニットのうち、少なくとも一つに電流を印加する段階と、を含む情報保存装置の動作方法。
【請求項２４】
前記電流は、読取り電流または書込み電流であるか、または前記磁性構造体の磁壁を移動させるための移動電流であることを特徴とする請求項２３に記載の情報保存装置の動作方法。
【請求項２５】
前記移動電流は、前記複数の保存トラックのうち一つと、前記バッファトラックとの間に印加することを特徴とする請求項２４に記載の情報保存装置の動作方法。
【請求項２６】
前記複数のスイッチング素子のうち、前記バッファトラック及び前記複数の保存トラックに連結されたスイッチング素子は、第１ワードラインに連結され、前記書込み／読取りユニットの一端に連結されたスイッチング素子は、第２ワードラインに連結され、
前記第１ワードライン及び第２ワードラインと交差する複数のビットラインがさらに備わり、
前記複数のビットラインは、前記複数のスイッチング素子及び前記書込み／読取りユニットの他端にそれぞれ連結されたことを特徴とする請求項２３に記載の情報保存装置の動作方法。
【請求項２７】
前記回路部は、
前記第１ワードライン及び第２ワードラインに連結された第１回路部と、
前記複数のビットラインに連結された第２回路部と、を含むことを特徴とする請求項２６に記載の情報保存装置の動作方法。
【請求項２８】
前記第２回路部は、前記バッファトラックに連結されたビットラインに信号を印加するための第１信号発生器と、前記書込み／読取りユニットの一端に連結されたスイッチング素子に連結されたビットラインに信号を印加するための第２信号発生器と、前記書込み／読取りユニットの他端に連結されたビットラインに信号を印加するための第３信号発生器と、前記複数の保存トラックに連結されたスイッチング素子に連結されたビットラインのうち、選択された一つに信号を印加するための第４信号発生器と、を含み、
前記磁性構造体で、前記書込み／読取りユニットが備わった領域（第１領域）に対する読取り動作は、前記第１信号発生器及び第２信号発生器によって制御され、
前記第１領域に対する書込み動作は、前記第２信号発生器及び第３信号発生器によって制御され、
前記磁性構造体の磁壁を移動させる磁壁の移動動作は、前記第１信号発生器及び第４信号発生器によって制御されることを特徴とする請求項２７に記載の情報保存装置の動作方法。
【請求項２９】
前記第１回路部によって、前記第１ワードライン及び第２ワードラインが活性化され、
前記第２回路部によって、前記第２信号発生器から前記書込み／読取りユニットを経て、前記第１信号発生器に読取り電流が印加されることを特徴とする請求項２８に記載の情報保存装置の動作方法。
【請求項３０】
前記第１回路部によって、前記第２ワードラインが活性化され、
前記第２回路部によって、前記第２信号発生器及び第３信号発生器のうち一つから、前記書込み／読取りユニットを経て、前記第２信号発生器及び第３信号発生器のうち他の一つに、書込み電流が印加されることを特徴とする請求項２８に記載の情報保存装置の動作方法。
【請求項３１】
前記第１回路部によって、前記第１ワードラインが活性化され、
前記第２回路部によって、前記第１信号発生器及び第４信号発生器のうち一つから、前記磁性構造体を経て、前記第１信号発生器及び第４信号発生器のうち他の一つに、移動電流が印加され、
前記移動電流は、前記複数の保存トラックのうち一つと、前記バッファトラックとの間に印加されることを特徴とする請求項２８に記載の情報保存装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報保存装置及びその動作方法に関する。
【背景技術】
【０００２】
電源が遮断されても書き込まれた情報が維持される不揮発性情報保存装置としては、ＨＤＤ（hard disk drive）や不揮発性ＲＡＭ（random access memory）などがある。
【０００３】
一般的に、ＨＤＤは、回転する部分を有する保存装置で摩耗する傾向があり、動作時に、フェイル（fail）が発生する可能性が高いために、信頼性が落ちる。一方、不揮発性ＲＡＭの代表的な例として、フラッシュメモリを挙げることができるが、フラッシュメモリは、回転する機械装置を使用しないが、書込み／読取り動作速度が遅くて寿命が短く、ＨＤＤに比べて、保存容量が小さいという短所がある。また、フラッシュメモリの生産コストは、相対的に高い方である。
【０００４】
このために、最近では、従来の不揮発性情報保存装置の問題点を克服するための方案として、磁性物質の磁壁（magnetic domain wall）移動原理を利用する新しい情報保存装置に係わる研究及び開発がなされている。磁区（magnetic domain）は、強磁性体内で、磁気モーメントが一定方向に整頓された磁気的な微小領域であり、磁壁は、互いに異なる磁化方向を有する磁区の境界部である。磁区及び磁壁は、磁性体に印加される電流によって移動されうる。磁区及び磁壁の移動原理を利用すれば、回転する機械装置を使用せずに、保存容量が大きい情報保存装置を具現できると予想される。
【０００５】
しかし、磁壁移動を利用した情報保存装置は、まだ開発初期段階にあり、これについての研究は、ほとんど単位ストレージ領域に係わるものに限定されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、磁区及び磁壁の移動を利用した情報保存装置及びその動作方法を提供するところにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、バッファトラック及びこれに連結された複数の保存トラックを含み、前記バッファトラックと前記保存トラックは、多数の磁区及びそれらの間の磁壁を有する磁性構造体と、前記磁性構造体に備わった書込み／読取りユニットと、前記バッファトラック、前記複数の保存トラック及び前記書込み／読取りユニットの一端にそれぞれ連結された複数のスイッチング素子と、前記複数のスイッチング素子を制御し、前記磁性構造体と前記書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部とを含む情報保存装置を提供する。
【０００８】
前記複数の保存トラックは、前記バッファトラックの端部に並列に連結されうる。
【０００９】
前記書込み／読取りユニットは、前記バッファトラックの端部、またはそれに隣接した部分に備わることができる。
【００１０】
前記磁性構造体は、第１磁性トラック及びこれに連結された少なくとも１つの別途の磁性トラックを含むことができ、前記第１磁性トラックの第１部分は、前記バッファトラックに対応し、前記第１磁性トラックの第２部分と前記別途の磁性トラックは、前記複数の保存トラックに対応しうる。
【００１１】
前記別途の磁性トラックは、前記第１磁性トラックと類似した長さを有することができ、この場合、前記別途の磁性トラックの中央部、またはそれに隣接した部分が、前記第１磁性トラックの中央部、またはそれに隣接した部分に連結され、前記別途の磁性トラックそれぞれは、前記保存トラック二つに対応しうる。
【００１２】
前記別途の磁性トラックは、前記バッファトラックと類似した長さを有することができ、この場合、前記別途の磁性トラックの端部が、前記第１磁性トラックの中央部、またはそれに隣接した部分に連結され、前記別途の磁性トラックそれぞれは、前記保存トラック一つに対応しうる。
【００１３】
前記複数のスイッチング素子は、トランジスタでありうる。
【００１４】
前記複数のスイッチング素子のうち、前記バッファトラック及び前記複数の保存トラックに連結されたスイッチング素子は、第１ワードラインに連結され、前記書込み／読取りユニットに連結されたスイッチング素子は、第２ワードラインに連結されうる。
【００１５】
前記第１ワードライン及び第２ワードラインと交差する複数のビットラインが備わりうる。
【００１６】
前記複数のビットラインは、前記複数のスイッチング素子及び前記書込み／読取りユニットの他端にそれぞれ連結されうる。
【００１７】
前記回路部は、前記第１ワードライン及び第２ワードラインに連結された第１回路部と、前記複数のビットラインに連結された第２回路部とを含むことができる。
【００１８】
前記第２回路部は、前記バッファトラックに連結されたスイッチング素子に連結されたビットラインに信号を印加するための第１信号発生器と、前記書込み／読取りユニットの一端に連結されたスイッチング素子に連結されたビットラインに信号を印加するための第２信号発生器と、前記書込み／読取りユニットの他端に連結されたビットラインに信号を印加するための第３信号発生器と、前記複数の保存トラックに連結されたスイッチング素子に連結されたビットラインに信号を印加するための第４信号発生器とを含むことができる。
【００１９】
前記第２回路部は、前記複数の保存トラックに連結されたスイッチング素子に連結されたビットラインのうち、前記第４信号発生器の信号を印加されるいずれか一つを選択するための選択回路を含むことができる。
【００２０】
前記磁性構造体で、前記書込み／読取りユニットが備わった領域（以下、第１領域）に対する再生動作は、前記第１信号発生器及び第２信号発生器によって制御され、前記第１領域に対する記録動作は、前記第２信号発生器及び第３信号発生器によって制御され、前記磁性構造体の磁壁を移動させる磁壁の移動動作は、前記第１信号発生器及び第４信号発生器によって制御されうる。
【００２１】
前記第１回路部は、前記再生動作時、前記第１ワードライン及び第２ワードラインを活性化させ、前記記録動作時、前記第２ワードラインを活性化させ、前記磁壁の移動動作時、前記第１ワードラインを活性化させるように構成されうる。
【００２２】
前記第１信号発生器は、前記複数のビットラインのうち、前記バッファトラックに連結されたスイッチング素子に対応するビットラインに連結された第１連結配線と、前記第１連結配線に連結された第１移動電流源と、前記第１移動電流源と前記第１連結配線との間に連結された第１トランジスタと、前記第１連結配線と接地との間に並列に連結された第２トランジスタ及び第３トランジスタと、前記第２トランジスタに連結された出力端、並びに第１入力端及び第２入力端を有する第１論理ゲート（例：ＡＮＤゲート）と、前記第１トランジスタに連結された出力端、並びに前記第１論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端を有する第２論理ゲート（例：ＡＮＤゲート）と、前記第１論理ゲートの第２入力端と前記第２論理ゲートの第２入力端との間に連結された第１インバータとを具備でき、ここで、前記第１論理ゲートの第１入力端及び第２入力端に、同じであるか、あるいは異なる磁壁移動信号が入力され、前記第３トランジスタのゲート端子に読取り信号が入力されうる。
【００２３】
前記第２信号発生器は、前記複数のビットラインのうち、前記書込み／読取りユニットに連結されたスイッチング素子に対応するビットラインに連結された第２連結配線と、前記第２連結配線に並列に連結された読取り電流源及び第１書込み電流源と、前記読取り電流源と前記第２連結配線との間に連結された第４トランジスタと、前記第１書込み電流源と前記第２連結配線との間に連結された第５トランジスタと、前記第２連結配線と接地との間に連結された第６トランジスタと、前記第６トランジスタに連結された出力端、並びに第１入力端及び第２入力端を有する第３論理ゲート（例：ＡＮＤゲート）と、前記第５トランジスタに連結された出力端、並びに前記第３論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端を有する第４論理ゲート（例：ＡＮＤゲート）と、前記第３論理ゲートの第２入力端と前記第４論理ゲートの第２入力端との間に連結された第２インバータとを具備でき、ここで、前記第３論理ゲートの第１入力端及び第２入力端に、同じであるか、あるいは異なる書込み信号が入力され、前記第４トランジスタのゲート端子に読取り信号が入力されうる。
【００２４】
前記第３信号発生器は、前記複数のビットラインのうち、前記書込み／読取りユニットの他端に連結されたビットラインに連結される第３連結配線と、前記第３連結配線に連結された第２書込み電流源と、前記第２書込み電流源と前記第３連結配線との間に連結された第７トランジスタと、前記第３連結配線と接地との間に連結された第８トランジスタと、前記第７トランジスタに連結された出力端、並びに第１入力端及び第２入力端を有する第５論理ゲート（例：ＡＮＤゲート）と、前記第８トランジスタに連結された出力端、並びに前記第５論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端を有する第６論理ゲート（例：ＡＮＤゲート）と、前記第５論理ゲートの第１入力端と前記第６論理ゲートの第１入力端との間に連結された第３インバータとを具備でき、前記第５論理ゲートの第１入力端及び第２入力端に、同じであるか、あるいは異なる書込み信号が入力されうる。
【００２５】
前記第４信号発生器は、前記複数のビットラインのうち、前記複数の保存トラックに連結されたスイッチング素子に対応するビットラインが連結される第４連結配線と、前記第４連結配線に連結された第２移動電流源と、前記第２移動電流源と前記第４連結配線との間に連結された第９トランジスタと、前記第４連結配線と接地との間に連結された第１０トランジスタと、前記第９トランジスタに連結された出力端、並びに第１入力端及び第２入力端を有する第７論理ゲート（例：ＡＮＤゲート）と、前記第１０トランジスタに連結された出力端、並びに前記第７論理ゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端を有する第８論理ゲート（例：ＡＮＤゲート）と、前記第７論理ゲートの第１入力端と前記第８論理ゲートの第１入力端との間に連結された第４インバータとを具備でき、前記第７論理ゲートの第１入力端及び第２入力端に、同じであるか、あるいは異なる磁壁移動信号が入力されうる。
【００２６】
前記第１回路部は、前記第１ワードラインに出力端が連結された論理ゲート（例：ＯＲゲート）と、前記第２ワードラインに出力端が連結された別途の論理ゲート（例：ＯＲゲート）とを含むことができ、前記論理ゲートの第１入力端及び第２入力端にそれぞれ移動信号及び読取り信号が入力され、前記別途の論理ゲートの第１入力端及び第２入力端にそれぞれ書込み信号及び前記読取り信号が入力されうる。
【００２７】
前記磁性構造体、前記第１ワードライン及び第２ワードライン、前記複数のビットライン及び前記複数のスイッチング素子は、１つの単位メモリ領域を構成でき、複数の前記単位メモリ領域がメモリアレイをなすことができる。
【００２８】
前記第１回路部と前記メモリアレイとの間に、第１デコーダが備わり、前記第２回路部と前記メモリアレイとの間に、第２デコーダが備わりうる。
【００２９】
前記複数のスイッチング素子のうち、前記バッファトラックに連結されたスイッチング素子は、第１ワードラインに連結され、前記書込み／読取りユニットに連結されたスイッチング素子は、第２ワードラインに連結され、前記複数の保存トラックに連結されたスイッチング素子は、第３ワードラインに連結されうる。
【００３０】
本発明の他の実施形態は、前述の情報保存装置の動作方法において、前記複数のスイッチング素子のうち、少なくとも一つをターンオンさせる段階と、前記磁性構造体及び前記書込み／読取りユニットのうち、少なくとも一つに電流を印加する段階とを含む情報保存装置の動作方法を提供する。
【００３１】
前記電流は、読取り電流または書込み電流であるか、または前記磁性構造体の磁壁を移動させるための移動電流でありうる。
【００３２】
前記移動電流は、前記複数の保存トラックのうち一つと前記バッファトラックとの間に印加されうる。
【００３３】
前記複数のスイッチング素子は、トランジスタでありうる。
【００３４】
前記複数のスイッチング素子のうち、前記バッファトラック及び前記複数の保存トラックに連結されたスイッチング素子は、第１ワードラインに連結され、前記書込み／読取りユニットの一端に連結されたスイッチング素子は、第２ワードラインに連結されうる。
【００３５】
前記第１ワードライン及び第２ワードラインと交差する複数のビットラインがさらに備わりうる。
【００３６】
前記複数のビットラインは、前記複数のスイッチング素子及び前記書込み／読取りユニットの他端にそれぞれ連結されうる。
【００３７】
前記回路部は、前記第１ワードライン及び第２ワードラインに連結された第１回路部と、前記複数のビットラインに連結された第２回路部とを含むことができる。
【００３８】
前記第２回路部は、前記バッファトラックに連結されたビットラインに信号を印加するための第１信号発生器と、前記書込み／読取りユニットの一端に連結されたスイッチング素子に連結されたビットラインに信号を印加するための第２信号発生器と、前記書込み／読取りユニットの他端に連結されたビットラインに信号を印加するための第３信号発生器と、前記複数の保存トラックに連結されたスイッチング素子に連結されたビットラインのうち、選択された一つに信号を印加するための第４信号発生器とを含むことができる。
【００３９】
前記磁性構造体で、前記書込み／読取りユニットが備わった領域（以下、第１領域）に対する再生動作は、前記第１信号発生器及び第２信号発生器によって制御され、前記第１領域に対する記録動作は、前記第２信号発生器及び第３信号発生器によって制御され、前記磁性構造体の磁壁を移動させる磁壁の移動動作は、前記第１信号発生器及び第４信号発生器によって制御されうる。
【００４０】
前記第１回路部によって、前記第１ワードライン及び第２ワードラインが活性化され、前記第２回路部によって、前記第２信号発生器から前記書込み／読取りユニットを経て、前記第１信号発生器に読取り電流が印加されうる。
【００４１】
前記第１回路部によって、前記第２ワードラインが活性化され、前記第２回路部によって、前記第２信号発生器及び第３信号発生器のうち一つから、前記書込み／読取りユニットを経て、前記第２信号発生器及び第３信号発生器のうち他の一つに書込み電流が印加されうる。
【００４２】
前記第１回路部によって、前記第１ワードラインが活性化され、前記第２回路部によって、前記第１信号発生器及び第４信号発生器のうち一つから、前記磁性構造体を経て、前記第１信号発生器及び第４信号発生器のうち他の一つに、移動電流が印加されうる。このとき、前記移動電流は、前記複数の保存トラックのうち一つと前記バッファトラックとの間に印加されうる。
【発明の効果】
【００４３】
本発明によれば、情報の書込み／読取り及び磁壁の移動動作の制御が容易であり、集積度の高い情報保存装置を具現できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態による情報保存装置を示す回路図である。
【図２】本発明の実施形態による情報保存装置を示す回路図である。
【図３Ａ】本発明の実施形態による情報保存装置を利用した情報記録動作を説明するための断面図である。
【図３Ｂ】本発明の実施形態による情報保存装置を利用した情報記録動作を説明するための断面図である。
【図４】本発明の実施形態による情報保存装置の動作方法を示す回路図である。
【図５】本発明の実施形態による情報保存装置の動作方法を示す回路図である。
【図６】本発明の実施形態による情報保存装置の動作方法を示す回路図である。
【図７】本発明の実施形態による情報保存装置のレイアウト図である。
【図８】図７のＩ−Ｉ’線に沿って切り取った断面図である。
【図９】本発明の実施形態による情報保存装置の全体的な構造（architecture）を示す回路図である。
【図１０】図９の第１信号発生器ＳＧ１の構成を示す回路図である。
【図１１】図９の第２信号発生器ＳＧ２の構成を示す回路図である。
【図１２】図９の第３信号発生器ＳＧ３の構成を示す回路図である。
【図１３】図９の第４信号発生器ＳＧ４の構成を示す回路図である。
【図１４】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１５】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１６】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１７】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１８】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１９】本発明の実施形態による情報保存装置の動作時に使われうる多様な入力信号等の波形図（waveform diagram）である。
【図２０】本発明の他の実施形態による情報保存装置を示す回路図である。
【図２１】本発明の他の実施形態による情報保存装置を示す回路図である。
【発明を実施するための形態】
【００４５】
以下、本発明の実施形態による情報保存装置及びその動作方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために、多少誇張されて図示されている。詳細な説明全体にわたって、同じ参照番号は、同じ構成要素を示す。
【００４６】
図１は、本発明の一実施形態による情報保存装置を示す回路図である。図１で、第１方向表示器ＩＤ１は、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１〜ＢＬ３，ＢＬ４−１，ＢＬ４−２，ＢＬ４−３との方向を示すものであり、第２方向表示器ＩＤ２は、磁性構造体ＭＳ１と第１ユニット２００との方向を示すものである。
【００４７】
図１を参照すれば、磁性構造体ＭＳ１は、互いに連結された複数の磁性トラック、例えば、第１磁性トラック１００及び第２磁性トラック１２０を含むことができる。第１磁性トラック１００及び第２磁性トラック１２０は、多数の磁区領域Ｄ、及びそれらの間の磁壁領域ＤＷを有することができる。第１磁性トラック１００及び第２磁性トラック１２０は、例えば、Ｃｏ、Ｎｉ及びＦｅのうち、少なくとも一つを含む強磁性物質から形成されたものでありうる。前記強磁性物質は、Ｃｏ、Ｎｉ及びＦｅ以外に、他の物質をさらに含むこともできる。第１磁性トラック１００及び第２磁性トラック１２０は、類似した長さを有することができ、互いに平行に配列されうる。第２磁性トラック１２０が、第１磁性トラック１００の上側に位置しうる。第１磁性トラック１００及び第２磁性トラック１２０間に、連結層１１０が備わりうる。連結層１１０は、磁区領域Ｄ一つに対応する幅を有することができ、第１磁性トラック１００及び第２磁性トラック１２０の中央部、またはそれに隣接した部分に位置しうる。連結層１１０の物質は、第１磁性トラック１００及び第２磁性トラック１２０の物質と同一であることもあり、異なりもする。異なる場合、連結層１１０は、第１磁性トラック１００及び第２磁性トラック１２０より、磁気異方性エネルギーが小さい物質から形成されうる。磁性構造体ＭＳ１は、三個以上の磁性トラックを含むこともできる。
【００４８】
第１磁性トラック１００の所定領域、例えば、連結層１１０と隣接した領域（以下、第１領域）Ｒ１に、第１ユニット２００が備わりうる。第１領域Ｒ１は、多数の磁区領域Ｄのうち一つに対応する領域であって、連結層１１０左側の最初の磁区領域Ｄでありうる。第１領域Ｒ１は、第１磁性トラック１００の中央部であるか、またはそれと隣接した領域でありうる。第１ユニット２００は、情報の書込み／読取りのための装置でありうる。例えば、第１ユニット２００は、ＴＭＲ（tunnel magneto resistance）効果を利用する素子（以下、ＴＭＲ素子）であるか、またはＧＭＲ（giant magneto resistance）効果を利用する素子（以下、ＧＭＲ素子）でありうる。さらに具体的に説明すれば、第１ユニット２００は、第１領域Ｒ１上面及び下面のうち一つの面、例えば、下面に備わった第１固定層２０ａを含むことができ、第１領域Ｒ１と第１固定層２０ａとの間に備わった第１分離層１０ａをさらに含むことができる。また第１ユニット２００は、第１領域Ｒ１上面及び下面のうち他の一つの面、例えば、上面に備わった第２固定層２０ｂを含むことができ、第１領域Ｒ１と第２固定層２０ｂとの間に備わった第２分離層１０ｂをさらに含むことができる。第１固定層２０ａと第２固定層２０ｂとの磁化方向は、互いに反対であって、第１分離層１０ａ及び第２分離層１０ｂは、絶縁層であるか、または導電層でありうる。第１分離層１０ａ及び第２分離層１０ｂが絶縁層である場合、第１ユニット２００は、ＴＭＲ素子であり、第１分離層１０ａ及び第２分離層１０ｂが導電層である場合、第１ユニット２００は、ＧＭＲ素子である。第１分離層１０ａ及び第２分離層１０ｂが導電層である場合、第１分離層１０ａ及び第２分離層１０ｂと第１領域Ｒ１との間に、第１領域Ｒ１より電気抵抗が高い抵抗性層が備わりうる。第１固定層２０ａの下面に、第１電極３０ａが備わり、第２固定層２０ｂの上面に、第２電極３０ｂが備わりうる。さらに、第１固定層２０ａと第１分離層１０ａとの間、及び第２固定層２０ｂと第２分離層１０ｂとの間のうち、少なくとも一つに、自由層（free layer）（図示せず）がさらに備わり、この場合、前記自由層と、それに対応する固定層２０ａ及び／または２０ｂとの間に、別途の分離層がさらに備わりうる。それ以外にも、第１ユニット２００の構成は、非常に多様に変化しうる。
【００４９】
第１ユニット２００の一側、例えば、左側の第１磁性トラック１００の部分は、情報の臨時保存領域、すなわち、バッファ領域Bufferであって、第１ユニット２００の他側、例えば、右側の第１磁性トラック１００の部分は、有効な保存領域でありうる。第２磁性トラック１２０は、全体が有効な保存領域でありうる。すなわち、磁性構造体ＭＳ１で、第１磁性トラック１００の半分ほどのバッファ領域Bufferを除外した残りの領域は、有効な保存領域でありうる。以下では、第１ユニット２００右側の保存領域を、第１保存領域Storage １という。そして、第２磁性トラック１２０の右側半分を、第２保存領域Storage ２といい、左側半分を第３保存領域Storage ３という。第１保存領域Storage １ないし第３保存領域Storage ３とバッファ領域Bufferは、類似した長さを有することができる。磁性構造体ＭＳ１は、複数の保存領域Storage １〜３が１つのバッファ領域Bufferを共有する構造であると見ることができる。換言すれば、磁性構造体ＭＳ１は、バッファ領域Bufferの端部に、複数の保存領域Storage １〜３が並列に連結された構造といえる。このとき、第１ユニット２００は、前記バッファ領域Bufferの端部、またはそれと隣接した領域に備わりうる。
【００５０】
第１磁性トラック１００及び第２磁性トラック１２０の両端と、第１ユニット２００の一端とにそれぞれ連結された複数のスイッチング素子Ｔ１〜Ｔ５が備わりうる。第１スイッチング素子Ｔ１は、バッファ領域Bufferに連結され、第２スイッチング素子Ｔ２ないし第４スイッチング素子Ｔ４は、それぞれ第１保存領域Storage １ないし第３保存領域Storage３に連結され、第５スイッチング素子Ｔ５は、第１ユニット２００の一端、例えば、下面に連結されうる。第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５は、トランジスタでありうる。この場合、第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４のゲートが共通に連結された第１ワードラインＷＬ１が備わり、第１ワードラインＷＬ１と離隔され、第５スイッチング素子Ｔ５のゲートが連結された第２ワードラインＷＬ２が備わりうる。第１ワードラインＷＬ１及び第２ワードラインＷＬ２は、第１磁性トラック１００及び第２磁性トラック１２０と平行でありうる。第１ワードラインＷＬ１及び第２ワードラインＷＬ２と交差、例えば、垂直交差する複数のビットラインＢＬ１〜ＢＬ３，ＢＬ４−１，ＢＬ４−２，ＢＬ４−３が備わりうる。第１ビットラインＢＬ１は、第１スイッチング素子Ｔ１に連結され、第２ビットラインＢＬ２は、第５スイッチング素子Ｔ５に連結されうる。第３ビットラインＢＬ３は、第１ユニット２００の他端、例えば、上面に連結されうる。第４−１ビットラインＢＬ４−１，第４−２ビットラインＢＬ４−２及び第４−３ビットラインＢＬ４−３は、それぞれ第２スイッチング素子Ｔ２，第３スイッチング素子Ｔ３及び第４スイッチング素子Ｔ４に連結されうる。第１ユニット２００の前記一端（すなわち、第１電極３０ａ）と第５スイッチング素子Ｔ５は、第１導線Ｃ１に連結され、第１ユニット２００の前記他端（すなわち、第２電極３０ｂ）と第３ビットラインＢＬ３は、第２導線Ｃ２に連結されうる。第１電極３０ａは、第１ユニット２００の一部と見ることができるが、第１導線Ｃ１の一部と見ることもできる。これと同様に、第２電極３０ｂは、第２導線Ｃ２の一部と見ることもできる。第１ビットラインＢＬ１と第４−３ビットラインＢＬ４−３との位置は、変わることができ、第４−１ビットラインＢＬ４−１と第４−２ビットラインＢＬ４−２との位置も、変わることができる。第５スイッチング素子Ｔ５の位置も変更されうる。例えば、第５スイッチング素子Ｔ５は、第１電極３０ａの代わりに、第２電極３０ｂ（すなわち、第１ユニット２００の上面）に連結されうる。この場合、第５スイッチング素子Ｔ５は、第２ビットラインＢＬ２ではない第３ビットラインＢＬ３に連結されうる。また、場合によっては、図１で、第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５は、トランジスタではない他のスイッチング素子、例えば、ダイオードに代替されうる。
【００５１】
図２は、本発明の他の実施形態による情報保存装置を示している。
【００５２】
図２を参照すれば、磁性構造体ＭＳ２は、第１磁性トラック１００、及びそれに連結された少なくとも一つ、例えば、２つの別途の磁性トラック（第２磁性トラック１２０ａ及び第３磁性トラック１２０ｂ）を含むことができる。第２磁性トラック１２０ａ及び第３磁性トラック１２０ｂは、第１磁性トラック１００の半分ほどの長さを有し、第１磁性トラック１００と平行に配されうる。例えば、第１磁性トラック１００右側半分の領域、すなわち、第１保存領域Storage １の上下に、第２磁性トラック１２０ａ及び第３磁性トラック１２０ｂが備わりうる。この場合、第２磁性トラック１２０ａ及び第３磁性トラック１２０ｂの第１端部は、第１磁性トラック１００の中央部、またはそれに隣接した部分に連結されうる。第２磁性トラック１２０ａ及び第３磁性トラック１２０ｂの第１端部と第１磁性トラック１００との間に、連結層１１０ａ，１１０ｂが備わりうる。連結層１１０ａ，１１０ｂは、図１の連結層１１０と等価でありうる。このような磁性構造体ＭＳ２で、第２磁性トラック１２０ａ及び第３磁性トラック１２０ｂは、それぞれ第２保存領域Storage ２及び第３保存領域Storage３でありうる。図２の磁性構造体ＭＳ２は、図１の磁性構造体ＭＳ１で、第３保存領域Storage ３の位置が変更された構造といえる。第３保存領域Storage ３は、第２保存領域Storage ２上に備わりうる。すなわち、第３磁性トラック１２０ｂは、第２磁性トラック１２０ａ上に備わりうる。また、第１磁性トラック１００に、三つ以上の磁性トラックが連結されもする。
【００５３】
バッファ領域Bufferに、第１スイッチング素子Ｔ１が連結され、第１保存領域Storage １ないし第３保存領域Storage３に、それぞれ第２スイッチング素子Ｔ２ないし第４スイッチング素子Ｔ４が連結され、第１ユニット２００に、第５スイッチング素子Ｔ５が連結されうる。第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４は、第１ワードラインＷＬ１に連結され、第５スイッチング素子Ｔ５は、第２ワードラインＷＬ２に連結されうる。
【００５４】
第１ワードラインＷＬ１及び第２ワードラインＷＬ２と交差する複数のビットラインＢＬ１〜ＢＬ３，ＢＬ４−１，ＢＬ４−２，ＢＬ４−３が備わりうる。第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５と、複数のビットラインＢＬ１〜ＢＬ３，ＢＬ４−１，ＢＬ４−２，ＢＬ４−３との連結関係は、図１と類似している。ただし、第３保存領域Storage ３の位置が変更されることによって、そのStorage ３に連結された第４−３ビットラインＢＬ４−３の位置が変わりうる。
【００５５】
図１及び図２の第１ユニット２００は、２層の固定層２０ａ，２０ｂを有するが、１層の固定層を有するように変形されうる。すなわち、第１ユニット２００の２層の固定層２０ａ，２０ｂのうち一層と、それに対応する分離層１０ａまたは１０ｂは、具備されないことがある。この場合、２つの電極３０ａ，３０ｂのうち一つ、例えば、第２電極３０ｂは、第１領域Ｒ１上に備わり、このとき、第２電極３０ｂと第１領域Ｒ１との間に、第１磁性トラック１００より電気抵抗が高い抵抗性層が備わりうる。
【００５６】
以下、図３Ａ及び図３Ｂを参照し、図１の第１ユニット２００を利用した情報の記録方法について、さらに詳細に説明する。図３Ａ及び図３Ｂは、図１の部分断面図である。図３Ａ及び図３Ｂで、第１固定層２０ａ及び第２固定層２０ｂ及び第１磁性トラック１００は、垂直磁気異方性を有することができ、第１固定層２０ａ及び第２固定層２０ｂの磁化方向は、例えば、それぞれ第１方向Ｍ１及び第２方向Ｍ２でありうる。第１固定層２０ａ及び第２固定層２０ｂの磁化方向は、互いに変わりうる。また、第１固定層２０ａ及び第２固定層２０ｂ及び第１磁性トラック１００は、水平磁気異方性を有することもできる。
【００５７】
図３Ａを参照すれば、第２電極３０ｂから第１電極３０ａに第１書込み電流を印加し、第１電極３０ａから第２電極３０ｂに電子が移動する場合、第１固定層２０ａの磁化方向と同じ磁化方向（すなわち、第１方向）Ｍ１を有する電子Ｅ１が、第１電極３０ａから第１領域Ｒ１に移動する。このような電子Ｅ１が、第１領域Ｒ１を第１方向Ｍ１に磁化させる役割を行う。一方、第２固定層２０ｂの部分では、第２固定層２０ｂの磁化方向と同じ磁化方向（すなわち、第２方向）Ｍ２を有する電子は、第２固定層２０ｂを介して第２電極３０ｂに抜け出るが、第２固定層２０ｂの磁化方向と反対の磁化方向を有する電子Ｅ２は、第２固定層２０ｂを介して抜け出せず、第１領域Ｒ１に戻ってたまることになる。このような電子Ｅ２が、第１領域Ｒ１を第１方向Ｍ１に磁化させる役割を行う。
【００５８】
このように、第１固定層２０ａ及び第２固定層２０ｂから第１領域Ｒ１に印加されるスピン転移トルク（spin transfer torque）によって、第１領域Ｒ１は、第１方向Ｍ１に磁化されうる。前記第１書込み電流の印加前に、第１領域Ｒ１が第２方向Ｍ２に磁化されていたとすれば、前記第１書込み電流によって、第１領域Ｒ１の磁化方向は、第２方向Ｍ２から第１方向Ｍ１に反転されうる。
【００５９】
図３Ｂを参照すれば、第１電極３０ａから第２電極３０ｂに第２書込み電流を印加し、第２電極３０ｂから第１電極３０ａに電子が移動する場合、第２固定層２０ｂの磁化方向と同じ磁化方向（すなわち、第２方向）Ｍ２を有する電子Ｅ３が、第２電極３０ｂから第１領域Ｒ１に移動する。このような電子Ｅ３が、第１領域Ｒ１を第２方向Ｍ２に磁化させる役割を行う。一方、第１固定層２０ａ部分では、第１固定層２０ａの磁化方向と同じ磁化方向（すなわち、第１方向）Ｍ１を有する電子は、第１固定層２０ａを介して第１電極３０ａに抜け出るが、第１固定層２０ａの磁化方向と反対の磁化方向（すなわち、第２方向）Ｍ２を有する電子Ｅ４は、第１固定層２０ａを介して抜け出せず、第１領域Ｒ１に戻ってたまることになる。このような電子Ｅ４が、第１領域Ｒ１を第２方向Ｍ２に磁化させる役割を行う。前記第２書込み電流の印加前に、第１領域Ｒ１が第１方向Ｍ１に磁化されていたとすれば、前記第２書込み電流によって、第１領域Ｒ１の磁化方向は、第１方向Ｍ１から第２方向Ｍ２に反転されうる。
【００６０】
このように、本発明の実施形態による情報保存装置では、第１磁性トラック１００下部及び上面に、互いに反対方向に磁化にされた第１固定層２０ａ及び第２固定層２０ｂがあるために、第１固定層２０ａ及び第２固定層２０ｂいずれでも誘導されるスピン転移トルクによる情報記録がなされうる。もし第１固定層２０ａ及び第２固定層２０ｂのうち一層がない場合、１層の固定層から第１領域Ｒ１に印加されるスピン転移トルクによるだけで、情報の記録がなされうる。
【００６１】
図３Ａ段階と図３Ｂ段階との間に、または図３Ａ段階以前や図３Ｂ段階後、第１磁性トラック１００に所定の電流を印加し、第１磁性トラック１００内で、磁区及び磁壁を１ビット距離ほど所定方向に移動させることができる。第１磁性トラック１００内で、磁区及び磁壁をビット単位に移動させつつ、図３Ａまたは図３Ｂの方法で、第１領域Ｒ１に位置する磁区を所望の方向に磁化させれば、第１磁性トラック１００に多数の情報を記録できる。例えば、図１の第１保存領域Storage １の磁区及び磁壁を、バッファ領域Bufferに移動させつつ、所定の情報を記録できる。記録動作を終えた後には、バッファ領域Bufferの情報を、再び第１保存領域Storage １に移動させることができる。または、図１の第２保存領域Storage ２や第３保存領域Storage ３の磁区及び磁壁を、バッファ領域Bufferに移動させつつ、所定の情報を記録できる。この場合にも、記録動作を終えた後には、バッファ領域Bufferの情報を、再び第２保存領域Storage ２または第３保存領域Storage ３に移動させることができる。
【００６２】
図１の第１ユニット２００で、情報の書込み動作だけではなく、読取り動作も遂行することができる。これについて簡略に説明すれば、第１ユニット２００に、所定の読取り電流を印加し、第１領域Ｒ１に書き込まれた情報が何であるかを判別できる。このとき、前記読取り電流は、第１電極３０ａと第２電極３０ｂとのうちいずれか一つと、第１磁性トラック１００の両端のうちいずれか一つとの間、または第１電極３０ａと第２電極３０ｂとのうちいずれか一つと、第２磁性トラック１２０両端のうちいずれか一つとの間に印加できる。前記読取り電流の大きさは、第１ユニット２００が備わった第１領域Ｒ１の情報によって変わりうる。第１領域Ｒ１を除外した残りの磁区領域Ｄの磁化状態は、前記読取り電流に大きい影響を与えることはない。すなわち、第１ユニット２００が形成された第１領域Ｒ１の磁化状態が、前記読取り電流の大きさを決定する支配的な（dominant）役割を行える。従って、前記読取り電流を印加することによって、第１領域Ｒ１の情報を判別できる。磁区及び磁壁を１ビットほど移動させつつ、第１領域Ｒ１に位置する情報を読み取れば、磁性構造体ＭＳ１に書き込まれた多数の情報を判別できる。例えば、図１の第１保存領域Storage １の磁区及び磁壁を、バッファ領域Bufferに移動させつつ、前記磁区に保存された情報を読み取れる。読取り動作を終えた後には、バッファ領域Bufferの情報を再び第１保存領域Storage １に移動させることができる。または、図１の第２保存領域Storage ２や第３保存領域Storage ３の磁区及び磁壁を、バッファ領域Bufferに移動させつつ、前記磁区に保存された情報を読み取れる。この場合にも、読取り動作を終えた後には、バッファ領域Bufferの情報を再び第２保存領域Storage ２または第３保存領域Storage ３に移動させることができる。
【００６３】
以下では、図４ないし図６を参照しつつ、図１の構造を有する情報保存装置の動作方法について、さらに詳細に説明する。
【００６４】
＜書込み動作＞
図４を参照すれば、第２ワードラインＷＬ２を活性化させ、すなわち、第２ワードラインＷＬ２に所定の電圧Ｖ２を印加し、それに連結された第５スイッチング素子Ｔ５をターンオン（turn-on）させた状態で、第２ビットラインＢＬ２と第３ビットラインＢＬ３とを介して、第１ユニット２００に所定の書込み電流を印加できる。前記書込み電流の方向によって、第１領域Ｒ１に書き込まれる情報が決定されうる。
【００６５】
図５を参照すれば、第１ワードラインＷＬ１を活性化させ、すなわち、第１ワードラインＷＬ１に所定の電圧Ｖ１を印加し、それに連結された第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４をターンオンさせた状態で、第４−１ビットラインＢＬ４−１，第４−２ビットラインＢＬ４−２及び第４−３ビットラインＢＬ４−３のうち一本と、第１ビットラインＢＬ１とを介して、磁性構造体ＭＲ１に所定の移動電流（パルス電流）を印加できる。例えば、第４−２ビットラインＢＬ４−２と第１ビットラインＢＬ１との間に、前記移動電流を印加できる。この場合、バッファ領域Bufferと第２保存領域Storage ２との間に、前記移動電流が印加され、第２保存領域Storage ２からバッファ領域Bufferに、またはその反対方向に、磁区及び磁壁が移動しうる。前記移動電流の方向によって、磁性構造体ＭＲ１内で、磁区及び磁壁が移動する方向が変わりうる。電流の方向は、電子の方向と反対であるから、磁区及び磁壁は、前記移動電流と反対方向に移動しうる。
【００６６】
図４及び図５の動作を交互に反復遂行すれば、第２保存領域Storage ２にある磁区領域Ｄをバッファ領域Bufferに移動させつつ、磁区領域Ｄに所定の情報を記録できる。書込み動作が完了した後には、バッファ領域Bufferの情報を第２保存領域Storage ２に移動させることができる。
【００６７】
＜読取り動作＞
図６を参照すれば、第１ワードラインＷＬ１及び第２ワードラインＷＬ２を活性化させ、すなわち、第１ワードラインＷＬ１及び第２ワードラインＷＬ２に、それぞれ所定の電圧Ｖ１，Ｖ２を印加し、それらに連結された第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５をターンオンさせた状態で、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間に、所定の読取り電流を印加できる。前記読取り電流は、第１ユニット２００の一部（例えば、第１領域Ｒ１の下部分）及び第１領域Ｒ１を経由して流れることができるが、前記読取り電流の大きさは、第１領域Ｒ１の磁化方向に大きい影響を受けうる。すなわち、第１領域Ｒ１の磁化方向によって、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間の電気抵抗が大きく異なりうる。従って、前記読取り電流を印加することによって、第１領域Ｒ１に書き込まれた情報がいかなるものであるか判別できる。前記読取り電流は、前述の書込み電流より相対的に小サイズを有するために、第１領域Ｒ１の磁化状態を変化させない。第１ビットラインＢＬ１と第２ビットラインＢＬ２との間に、所定の読取り電流を印加する代わりに、第４−１ビットラインＢＬ４−１，第４−２ビットラインＢＬ４−２及び第４−３ビットラインＢＬ４−３のうち一本と、第２ビットラインＢＬ２との間に、所定の読取り電流を印加し、読取り動作を遂行することもできる。また、第５スイッチング素子Ｔ５が、第２ビットラインＢＬ２の代わりに、第３ビットラインＢＬ３に連結された場合、第１ビットラインＢＬ１と第３ビットラインＢＬ３との間に、読取り電流を印加したり、第４−１ビットラインＢＬ４−１，第４−２ビットラインＢＬ４−２及び第４−３ビットラインＢＬ４−３のうち一本と、第３ビットラインＢＬ３との間に、読取り電流を印加し、読取り動作を遂行することができる。従って、本発明の実施形態によれば、第１ユニット２００の両端のうちいずれか一つと、磁性トラック１００，１２０の端部のうち一つとの間に、読取り電流を印加することによって、第１領域Ｒ１に書き込まれた情報を読み取れる。このように、本発明の実施形態では、第１ユニット２００は、情報を読み取るための装置で利用できる。従って、第１ユニット２００は、書込み機能と読取り機能とを同時に有する書込み／読取りユニットということができる。しかし、本発明の他の実施形態では、読取りユニットと書込みユニットとを別途に具備させることもできる。
【００６８】
図６の情報を読み取る段階と、図５の磁区及び磁壁を単位ビットほど移動させる段階とを交互に反復遂行することができる。このような方法で、第１ユニット２００の一側にある磁区を、第１ユニット２００の他側に移動させつつ、それらに書き込まれた情報を読み取れる。例えば、図１の第１保存領域Storage １ないし第３保存領域Storage３のうち一つに保存された情報を、バッファ領域Bufferに移動させつつ、その情報を読み取れる。読取り動作が完了した後には、バッファ領域Bufferの情報を原位置、すなわち、第１保存領域Storage １ないし第３保存領域Storage３のうち一つに復帰させることができる。
【００６９】
図２の装置の書込み及び読取り方法は、図４ないし図６を参照しつつ説明した書込み及び読取り方法と類似している。
【００７０】
図７は、本発明の実施形態による情報保存装置のレイアウト図である。
【００７１】
図７を参照すれば、第１ワードラインＷＬ１ないし第４ワードラインＷＬ４、及び第１ワードラインＷＬ１ないし第４ワードラインＷＬ４と交差する複数のビットラインＢＬ１〜ＢＬ３，ＢＬ４−１，ＢＬ４−２，ＢＬ４−３が備わりうる。第１ワードラインＷＬ１と第２ワードラインＷＬ２との間に、磁性構造体ＭＳ１が備わりうる。ここで、磁性構造体ＭＳ１は、図１の磁性構造体ＭＳ１のように、第１磁性トラック１００及び第２磁性トラック１２０を含むことができる。第１ワードラインＷＬ１と第１ビットラインＢＬ１との交差点付近に、第１スイッチング素子Ｔ１が備わり、第１ワードラインＷＬ１と第４−１ビットラインＢＬ４−１との交差点付近に、第２スイッチング素子Ｔ２が備わりうる。第１スイッチング素子Ｔ１は、第１ワードラインＷＬ１の両側に、第１ソースＳ１及び第１ドレインＤ１を有し、第２スイッチング素子Ｔ２は、第１ワードラインＷＬ１の両側に、第２ソースＳ２及び第２ドレインＤ２を有する。第１スイッチング素子Ｔ１の第１ソースＳ１及び第１ドレインＤ１は、それぞれ第１ビットラインＢＬ１及び第１磁性トラック１００の一端に連結され、第２スイッチング素子Ｔ２の第２ソースＳ２及び第２ドレインＤ２は、それぞれ第４−１ビットラインＢＬ４−１及び第１磁性トラック１００の他端にそれぞれ連結されうる。第１ワードラインＷＬ１と第４−２ビットラインＢＬ４−２との交差点付近に、第３スイッチング素子Ｔ３が備わり、第１ワードラインＷＬ１と第４−３ビットラインＢＬ４−３との交差点付近に、第４スイッチング素子Ｔ４が備わりうる。第３スイッチング素子Ｔ３は、第１ワードラインＷＬ１の両側に、第３ソースＳ３及び第３ドレインＤ３を有し、第４スイッチング素子Ｔ４は、第１ワードラインＷＬ１の両側に、第４ソースＳ４及び第４ドレインＤ４を有する。第３スイッチング素子Ｔ３の第３ソースＳ３及び第３ドレインＤ３は、それぞれ第４−２ビットラインＢＬ４−２及び第２磁性トラック１２０の一端に連結され、第４スイッチング素子Ｔ４の第４ソースＳ４及び第４ドレインＤ４は、それぞれ第４−３ビットラインＢＬ４−３及び第２磁性トラック１２０の他端にそれぞれ連結されうる。このとき、第３ドレインＤ３と第２磁性トラック１２０は、第３導線Ｃ３に連結され、第４ドレインＤ４と第２磁性トラック１２０は、第４導線Ｃ４に連結されうる。
【００７２】
第１磁性トラック１００の所定領域、例えば、中央部、またはそれに隣接した部分に、第１ユニット２００が備わり、第２ビットラインＢＬ２は、前記第１ユニット２００の上側を通過することができ、第３ビットラインＢＬ３は、第２ビットラインＢＬ２と所定間隔離隔して配されうる。第２ワードラインＷＬ２と第２ビットラインＢＬ２との交差点付近に、第５スイッチング素子Ｔ５が備わりうる。第５スイッチング素子Ｔ５は、第２ワードラインＷＬ２の両側に、それぞれ第５ソースＳ５及び第５ドレインＤ５を有する。第５ソースＳ５は、第１ユニット２００の下面に電気的に連結され、第５ドレインＤ５は、第２ビットラインＢＬ２に電気的に連結されうる。第１ユニット２００の上面は、第３ビットラインＢＬ３と第２導線Ｃ２とによって電気的に連結されうる。第１ユニット２００の上面と第３ビットラインＢＬ３との連結関係、及び第１ユニット２００の下面と第５ソースＳ５との連結関係は、追って図８を参照しつつ、さらに詳細に説明する。第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５それぞれで、ソースＳ１〜Ｓ５及びドレインＤ１〜Ｄ５の役割は互いに変わりうる。
【００７３】
図７で、単位メモリ領域ＭＲ１は、図１の構造に対応しうる。図７では、単位メモリ領域ＭＲ１が、Ｙ軸方向に反復配された場合について図示しているが、単位メモリ領域ＭＲ１は、Ｘ軸及びＹ軸方向に多数の列及び行をなすように多数個に配列されうる。
【００７４】
図８は、図７のＩ−Ｉ’線に沿って切り取った断面図である。
【００７５】
図８を参照すれば、第１ユニット２００の下面は、第５ソースＳ５と第１導線Ｃ１とによって連結され、第１ユニット２００の上面は、第３ビットラインＢＬ３と第２導線Ｃ２とによって連結されうる。
【００７６】
図７及び図８の構造は、一例に過ぎない。すなわち、図７のレイアウトは、多様に変化され、それによって、図８の構造も変わりうる。
【００７７】
図９は、本発明の実施形態による情報保存装置の全体的な構造（architecture）を示している。
【００７８】
図９を参照すれば、多数の単位メモリ領域ＭＲが、ｎ行（row）及びｍ列（column）をなすように配列されうる。図９で、単位メモリ領域ＭＲは、単純に図示されているが、その細部構造は、図１または図２のようでありうる。参照符号ＷＬ１ｉ（ここで、ｉは、１≦ｉ≦ｎを満足する自然数、以下同一）は、ｉ行目に存在する単位メモリ領域ＭＲに共通に連結された第１ワードラインを意味し、ＷＬ２ｉ（ここで、ｉは、１≦ｉ≦ｎを満足する自然数、以下同一）は、ｉ行目に存在する単位メモリ領域ＭＲに共通に連結された第２ワードラインを示す。また、参照番号ＢＬ１ｊ，ＢＬ２ｊ，ＢＬ３ｊ及びＢＬ４ｋｊ（ここで、ｊは、１≦ｊ≦ｍを満足する自然数、以下同一）は、それぞれｊ列目に存在する単位メモリ領域ＭＲに共通に連結された第１ビットラインないし第４ビットラインを示す。第１ワードラインＷＬ１ｉ及び第２ワードラインＷＬ２ｉは、それぞれ図１（または図２）の第１ワードラインＷＬ１及び第２ワードラインＷＬ２に対応し、第１ないしビットラインＢＬ１ｊないし第３ビットラインＢＬ３ｊは、それぞれ図１（または図２）の第１ビットラインＢＬ１ないし第３ビットラインＢＬ３に対応し、第４ビットラインＢＬ４ｋｊは、図１（または図２）の第４−１ビットラインＢＬ４−１ないし第４−３ビットラインＢＬ４−３（以下、第４系列ビットライン）に対応しうる。第４ビットラインＢＬ４ｋｊは、前記第４系列ビットラインＢＬ４−１，ＢＬ４−２，ＢＬ４−３のうち、選択されたいずれか一本に対応すると見ることもできる。
【００７９】
第１ワードラインＷＬ１１〜ＷＬ１ｎ及び第２ワードラインＷＬ２１〜ＷＬ２ｎと共通に連結されたロウデコーダ（row decoder）ＤＣＲ１が備わり、第１ビットラインＢＬ１１〜ＢＬ１ｍないし第４ビットラインＢＬ４ｋ１〜ＢＬ４ｋｍと共通に連結されたカラムデコーダ（column decoder）ＤＣＲ２が備わりうる。ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２によって、多数の単位メモリ領域ＭＲのうち、動作させようとする１つの単位メモリ領域ＭＲが選択されうる。ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２は、ＭＵＸ（multiplexer）またはＤＭＵＸ（demultiplexer）構造を有する選択論理素子を含むことができるが、これは、当業者に周知であり、ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２についての詳細な説明を省略する。
【００８０】
ロウデコーダＤＣＲ１の一側に、ロウデコーダＤＣＲ１に連結された第１周辺回路１０００が備わりうる。第１周辺回路１０００は、少なくとも２つの論理素子、例えば、第１論理素子ＬＣ１及び第２論理素子ＬＣ２を含むことができる。第１論理素子ＬＣ１及び第２論理素子ＬＣ２は、例えば、ＯＲゲートでありうる。第１論理素子ＬＣ１の出力端ＯＵＴ１に連結された第１ロウ配線（first row wire）Ｗ１、及び第２論理素子ＬＣ２の出力端ＯＵＴ２に連結された第２ロウ配線（second row wire）Ｗ２は、ロウデコーダＤＣＲ１に連結されうる。第１ロウ配線Ｗ１及び第２ロウ配線Ｗ２は、それぞれ第１ワードラインＷＬ１ｉ及び第２ワードラインＷＬ２ｉに連結されうる。参照符号ＩＮ１１及びＩＮ１２は、第１論理素子ＬＣ１の第１入力端及び第２入力端を示し、ＩＮ２１，ＩＮ２２は、第２論理素子ＬＣ２の第１入力端及び第２入力端を示す。第１周辺回路１０００は、ロウデコーダＤＣＲ１に連結されたロウアドレス回路（row address circuit）ＡＤ１をさらに含むことができる。図９に図示されていないが、第１論理素子ＬＣ１及び第２論理素子ＬＣ２にそれぞれ連結された電圧源がさらに備わりうる。
【００８１】
カラムデコーダＤＣＲ２の一側に、カラムデコーダＤＣＲ２と連結された第２周辺回路２０００が備わりうる。第２周辺回路２０００は、カラムデコーダＤＣＲ２に連結された多数の信号発生器、すなわち、第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４を含むことができる。第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４は、選択された単位メモリ領域ＭＲの第１ビットラインＢＬ１ｊないし第４ビットラインＢＬ４ｋｊに信号を印加するための装置でありうる。第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４については、追ってさらに詳細に説明する。第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４は、それぞれ第１カラム配線Ｂ１ないし第４カラム配線Ｂ４によって、カラムデコーダＤＣＲ２に連結されうる。第１カラム配線Ｂ１ないし第４カラム配線Ｂ４は、それぞれ第１ビットラインＢＬ１ｊないし第４ビットラインＢＬ４ｋｊに連結されうる。第４ビットラインＢＬ４ｋｊが図１及び図２のように、３本のビットライン（すなわち、前記第４系列ビットライン）ＢＬ４−１，ＢＬ４−２，ＢＬ４−３を含む場合、第４カラム配線Ｂ４は、前記３本のビットラインＢＬ４−１，ＢＬ４−２，ＢＬ４−３のうち、選択されたいずれか一本に連結されうる。
【００８２】
第２信号発生器ＳＧ２に連結された感知回路Ｓ／Ａがさらに備わりうる。感知回路Ｓ／Ａは、所定の単位メモリ領域ＭＲで読み取った情報の信号を感知して増幅するための感知増幅器（sense amplifier）でありうる。感知回路Ｓ／Ａについては公知であり、これに係わる詳細な説明は省略する。第２周辺回路２０００は、カラムデコーダＤＣＲ２に連結されたカラムアドレス回路（column address circuit）ＡＤ２及びストレージブランチ・アドレス回路（storage branch address circuit）（以下、ブランチアドレス回路）ＡＤ３をさらに含むことができる。
【００８３】
ロウアドレス回路ＡＤ１並びにカラムアドレス回路ＡＤ２によって、ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２の論理演算動作が制御され、それによって、多数の単位メモリ領域ＭＲのうち、動作させようとする１つの単位メモリ領域ＭＲが選択されうる。多数の単位メモリ領域ＭＲのうち、動作させようとする単位メモリ領域ＭＲを選択した後、第１論理素子ＬＣ１及び第２論理素子ＬＣ２のうち、少なくとも一つと、第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４のうち、少なくとも二つとを利用し、前記選択された単位メモリ領域ＭＲに対する情報の書込み、読取り及び磁壁の移動動作などを遂行することができる。このとき、必要な場合、ブランチアドレス回路ＡＤ３によって、前記選択された単位メモリ領域ＭＲの第４系列ビットライン（図１及び図２の場合、ＢＬ４−１，ＢＬ４−２，ＢＬ４−３）のうち、第４カラム配線Ｂ４の信号を印加される１本のビットラインを選択できる。
【００８４】
以下、図１０ないし図１３を参照しつつ、図９の第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４の構造及び動作方法について、詳細に説明する。
【００８５】
図１０は、図９の第１信号発生器ＳＧ１の一例を示している。
【００８６】
図１０を参照すれば、第１カラム配線Ｂ１に連結された移動電流源（moving current source）ＭＣＳ１が備わりうる。第１移動電流源ＭＣＳ１と第１カラム配線Ｂ１との間に、第１トランジスタＴｒ１が備わりうる。第１カラム配線Ｂ１の下側に、直列に連結された第２トランジスタＴｒ２が備わり、第２トランジスタＴｒ２の一端は接地されうる。互いに連結された第１論理要素Ｌ１及び第２論理要素Ｌ２が備わりうる。第１論理要素Ｌ１及び第２論理要素Ｌ２は、例えば、ＡＮＤゲートでありうる。第１論理要素Ｌ１の出力端Ｏｕｔ１は、第２トランジスタＴｒ２のゲートに連結され、第２論理要素Ｌ２の出力端Ｏｕｔ２は、第１トランジスタＴｒ１のゲートに連結されうる。第２論理要素Ｌ２の第１入力端Ｉｎ２１は、第１論理要素Ｌ１の第１入力端Ｉｎ１１に連結され、第２論理要素Ｌ２の第２入力端Ｉｎ２２は、第１論理要素Ｌ１の第２入力端Ｉｎ１２に連結されうる。第２論理要素Ｌ２の第２入力端Ｉｎ２２と第１論理要素Ｌ１の第２入力端Ｉｎ２２との間には、信号を変換する第１インバータＩＶＴ１が備わりうる。第１論理要素Ｌ１の第１入力端Ｉｎ１１及び第２入力端Ｉｎ１２に、それぞれ第１移動信号ＳＭ１及び第２移動信号ＳＭ２が入力されうる。第１移動信号ＳＭ１及び第２移動信号ＳＭ２によって、第１トランジスタＴ１及び第２トランジスタＴ２のうち一つがターンオンされうる。もし第１移動信号ＳＭ１及び第２移動信号ＳＭ２がいずれも「１」であるならば、第１論理要素Ｌ１を介して「１」が出力され、第２トランジスタＴｒ２は、ターンオンされうるが、第２論理要素Ｌ２を介して「０」が出力され、第１トランジスタＴｒ１は、ターンオンされない。この場合、移動電流は、所定の単位メモリ領域から第１カラム配線Ｂ１及び第２トランジスタＴｒ２を介して接地に流れうる。一方、第１移動信号ＳＭ１及び第２移動信号ＳＭ２が、それぞれ「１」及び「０」であるならば、第１論理要素Ｌ１を介して「０」が出力され、第２トランジスタＴｒ２は、ターンオンされないが、第２論理要素Ｌ２を介して「１」が出力され、第１トランジスタＴｒ１は、ターンオンされうる。この場合、移動電流は、第１移動電流源ＭＣＳ１から第１トランジスタＴｒ１及び第１カラム配線Ｂ１を介して、所定の単位メモリ領域に流れうる。このような磁壁の移動動作は、以下で説明する第４信号発生器ＳＧ４の動作と連繋してなされうる。
【００８７】
第１信号発生器ＳＧ１は、第２トランジスタＴｒ２と並列に第１カラム配線Ｂ１に連結された第３トランジスタＴｒ３を含むことができる。第３トランジスタＴｒ３は、第２トランジスタＴｒ２と、ソース及びドレインを共有できる。第３トランジスタＴｒ３のゲート端子Ｇ３に、読取り信号ＳＲ１が入力されうる。第３トランジスタＴｒ３と係わる情報の読取り動作は、以下で説明する第２信号発生器ＳＧ２の動作と連繋してなされうる。
【００８８】
図１１は、図９の第２信号発生器ＳＧ２の一例を示している。
【００８９】
図１１を参照すれば、第２カラム配線Ｂ２に連結された読取り電流源（reading current source）ＲＣＳ１が備わりうる。読取り電流源ＲＣＳ１と第２カラム配線Ｂ２との間に、第４トランジスタＴｒ４が備わりうる。読取り電流源ＲＣＳ１と第４トランジスタＴｒ４とを連結する配線に、感知素子Ｓ／Ａ（図９）が連結されうる。第４トランジスタＴｒ４のゲート端子Ｇ４を介して、読取り信号ＳＲ１が入力されうる。読取り信号ＳＲ１が入力され、第４トランジスタＴｒ４がターンオンされれば、読取り電流源ＲＣＳ１から第２カラム配線Ｂ２を経て、所定の単位メモリ領域に、読取り電流が流れうる。前記単位メモリ領域から読み取られた情報の信号は、感知素子Ｓ／Ａに入力されうる。このような読取り動作は、前述の第１信号発生器ＳＧ１の動作と連繋してなされうる。すなわち、第４トランジスタＴｒ４のゲート端子Ｇ４に読取り信号ＳＲ１を入力するとき、それと同時に、図１０の第３トランジスタＴｒ３のゲート端子Ｇ３にも、同じ読取り信号ＳＲ１を入力できる。これにより、図１１の第２カラム配線Ｂ２を介して、所定の単位メモリ領域に注入された読取り電流は、図１０の第１カラム配線Ｂ１を介して、接地に流れうる。従って、選択された単位メモリ領域に対する情報読取り動作がなされうる。一方、前記読取り動作の間に、以下で説明する図１１の第６トランジスタＴｒ６はターンオフ（turn-off）状態であるので、前記読取り電流は、図１１の接地に流れない。
【００９０】
第２信号発生器ＳＧ２は、第２カラム配線Ｂ２に、読取り電流源ＲＣＳ１と並列に連結された第１書込み電流源（writing current source）ＷＣＳ１を含むことができる。第１書込み電流源ＷＣＳ１と第２カラム配線Ｂ２との間に、第５トランジスタＴｒ５が備わりうる。第２カラム配線Ｂ２の下側に、直列に連結された第６トランジスタＴｒ６が備わり、第６トランジスタＴｒ６の一端は、接地されうる。互いに連結された第３論理要素Ｌ３及び第４論理要素Ｌ４が備わりうる。第３論理要素Ｌ３及び第４論理要素Ｌ４と、第５トランジスタＴｒ５及び第６トランジスタＴｒ６との構成及び連結関係は、図１０の第１論理要素Ｌ１及び第２論理要素Ｌ２と、第１トランジスタＴｒ１及び第２トランジスタＴｒ２との構成及び連結関係と同一でありえる。参照番号Ｉｎ３１，Ｉｎ３２及びＯｕｔ３は、それぞれ第３論理要素Ｌ３の第１入力端、第２入力端及び出力端を示し、Ｉｎ４１，Ｉｎ４２及びＯｕｔ４は、それぞれ第４論理要素Ｌ４の第１入力端、第２入力端及び出力端を示し、ＩＶＴ２は、第２インバータを示す。
【００９１】
第３論理要素Ｌ３の第１入力端Ｉｎ３１及び第２入力端Ｉｎ３２に、それぞれ第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２が入力されうる。第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２によって、第５トランジスタＴｒ５及び第６トランジスタＴｒ６のうち、一つがターンオンされうる。第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２が、いずれも「１」であるならば、第３論理要素Ｌ３を介して「１」が出力され、第６トランジスタＴｒ６がターンオンされうるが、第４論理要素Ｌ４を介しては、「０」が出力され、第５トランジスタＴｒ５は、ターンオンされない。この場合、書込み電流は、所定の単位メモリ領域から、第２カラム配線Ｂ２及び第６トランジスタＴｒ６を介して、接地に流れうる。従って、前記単位メモリ領域の第１領域Ｒ１（図１及び図２）に第１情報が書き込まれる。一方、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２が、それぞれ「１」及び「０」であるならば、第３論理要素Ｌ３を介して「０」が出力され、第６トランジスタＴｒ６は、ターンオンされないが、第４論理要素Ｌ４を介しては、「１」が出力され、第５トランジスタＴｒ５がターンオンされうる。この場合、書込み電流は、第１書込み電流源ＷＣＳ１から、第５トランジスタＴｒ５及び第２カラム配線Ｂ２を介して、所定の単位メモリ領域に流れうる。従って、前記単位メモリ領域の第１領域Ｒ１（図１及び図２）に、第２情報が書き込まれる。このような書込み動作は、以下で説明する第３信号発生器ＳＧ３の動作と連繋してなされうる。
【００９２】
図１２は、図９の第３信号発生器ＳＧ３の一例を示している。
【００９３】
図１２を参照すれば、第３カラム配線Ｂ３に連結された第２書込み電流源（writing current source）ＷＣＳ２が備わりうる。第２書込み電流源ＷＣＳ２と第３カラム配線Ｂ３と間に、第７トランジスタＴｒ７が備わりうる。第３カラム配線Ｂ３の下側に、直列に連結された第８トランジスタが連結されうる。第８トランジスタＴｒ８の一端は、接地されうる。互いに連結された第５論理要素Ｌ５及び第６論理要素Ｌ６が備わりうる。第５論理要素Ｌ５及び第６論理要素Ｌ６は、例えば、ＡＮＤゲートでありうる。第５論理要素Ｌ５の出力端Ｏｕｔ５は、第７トランジスタＴｒ７のゲートに連結され、第６論理要素Ｌ６の出力端Ｏｕｔ６は、第８トランジスタＴｒ８のゲートに連結されうる。第６論理要素Ｌ６の第１入力端Ｉｎ６１は、第５論理要素Ｌ５の第１入力端Ｉｎ５１に連結され、第６論理要素Ｌ６の第２入力端Ｉｎ６２は、第５論理要素Ｌ５の第２入力端Ｉｎ５２に連結されうる。第５論理要素Ｌ５の第１入力端Ｉｎ５１と、第６論理要素Ｌ６の第１入力端Ｉｎ６１との間に、第３インバータＩＶＴ３が備わりうる。第５論理要素Ｌ５の第１入力端Ｉｎ５１及び第２入力端Ｉｎ５２に、それぞれ第２書込み信号ＳＷ２及び第１書込み信号ＳＷ１が入力されうる。図１２の構造で、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２がいずれも「１」であるならば、第７トランジスタＴｒ７がターンオンされ、第８トランジスタＴｒ８は、ターンオンされないので、書込み電流は、第２書込み電流源ＷＣＳ２から第７トランジスタＴｒ７及び第３カラム配線Ｂ３を介して、所定の単位メモリ領域に流れうる。一方、第１書込み信号ＳＷ１が「１」であり、第２書込み信号ＳＷ２が「０」であるならば、第７トランジスタＴｒ７は、ターンオンされずに、第８トランジスタＴｒ８がターンオンされるので、書込み電流は、所定の単位メモリ領域から第３カラム配線Ｂ３及び第８トランジスタＴｒ８を経て、接地に流れうる。
【００９４】
図１２で、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２は、それぞれ図１１の第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２と等価物でありうる。すなわち、書込み動作時に、図１２の構造で、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２を入力すると同時に、図１１の構造で、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２を入力できる。このとき、もし第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２がいずれも「１」であるならば、図１２の第７トランジスタＴｒ７がターンオンされ、また、図１１の第６トランジスタＴｒ６がターンオンされ、書込み電流は、第２書込み電流源ＷＣＳ２から第７トランジスタＴｒ７、第３カラム配線Ｂ３及び選択された単位メモリ領域を経て、図１１の第２カラム配線Ｂ２及び第６トランジスタＴｒ６を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１（図１及び図２）に第１情報が書き込まれる。一方、第１書込み信号ＳＷ１が「１」であり、第２書込み信号ＳＷ２が「０」であるならば、図１２の第８トランジスタＴｒ８がターンオンされ、また図１１の第５トランジスタＴｒ５がターンオンされ、書込み電流は、図１１の第１書込み電流源ＷＣＳ１から第５トランジスタＴｒ５、第２カラム配線Ｂ２及び選択された単位メモリ領域を経て、図１２の第３カラム配線Ｂ３及び第８トランジスタＴｒ８を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１（図１及び図２）に第２情報が書き込まれる。
【００９５】
図１３は、図９の第４信号発生器ＳＧ４の一例を示している。
【００９６】
図１３を参照すれば、第４カラム配線Ｂ４に連結された第２移動電流源ＭＣＳ２が備わりうる。第２書込み電流源ＷＣＳ２と第４カラム配線Ｂ４との間に、第９トランジスタＴｒ９が備わりうる。第４カラム配線Ｂ４の下側に、直列に連結された第１０トランジスタＴｒ１０が備わりうる。第１０トランジスタＴｒ１０の一端は、接地されうる。互いに連結された第７論理要素Ｌ７及び第８論理要素Ｌ８が備わりうる。第７論理要素Ｌ７及び第８論理要素Ｌ８と、第９トランジスタＴｒ９及び第１０トランジスタＴｒ１０との構成及び連結関係は、図１２の第５論理要素Ｌ５及び第６論理要素Ｌ６と、第７トランジスタＴｒ７及び第８トランジスタＴｒ８との構成及び連結関係と同一でありえる。参照番号Ｉｎ７１，Ｉｎ７２及びＯｕｔ７は、それぞれ第７論理要素Ｌ７の第１入力端、第２入力端及び出力端を示し、Ｉｎ８１，Ｉｎ８２及びＯｕｔ８は、それぞれ第８論理要素Ｌ８の第１入力端及び第２入力端、出力端を示し、ＩＶＴ４は、第４インバータを示す。第７論理要素Ｌ７の第１入力端Ｉｎ７１及び第２入力端Ｉｎ７２に、それぞれ第２移動信号ＳＭ２及び第１移動信号ＳＭ１が入力されうる。第１移動信号ＳＭ１及び第２移動信号ＳＭ２がいずれも「１」であるならば、第９トランジスタＴｒ９がターンオンされ、移動電流は、第２移動電流源ＭＣＳ２から、第９トランジスタＴｒ９及び第４カラム配線Ｂ４を介して、所定の単位メモリ領域に流れうる。一方、第１移動信号ＳＭ１及び第２移動信号ＳＭ２がそれぞれ「１」及び「０」であるならば、第１０トランジスタＴｒ１０がターンオンされ、移動電流は、所定の単位メモリ領域から、第４カラム配線Ｂ４及び第１０トランジスタＴｒ１０を介して、接地に流れうる。
【００９７】
磁壁の移動動作時に、図１３の第４信号発生器ＳＧ４は、図１０の第１信号発生器ＳＧ１と連繋して動作しうる。図１３で、第９トランジスタＴｒ９がターンオンされれば、図１０の第３トランジスタＴｒ３が共にターンオンされ、移動電流は、第２移動電流源ＭＣＳ２から、第４カラム配線Ｂ４及び選択された単位メモリ領域、そして、図１０の第１カラム配線Ｂ１及び第３トランジスタＴｒ３を経て接地に流れうる。また、図１３の第１０トランジスタＴｒ１０がターンオンされれば、図１０の第１トランジスタＴｒ１がターンオンされ、移動電流は、図１０の第１移動電流源ＭＣＳ１から、第１カラム配線Ｂ１及び選択された単位メモリ領域、そして、図１３の第４カラム配線Ｂ４及び第１０トランジスタＴｒ１０を経て、接地に流れうる。前述のように、第４カラム配線Ｂ４は、選択された所定の単位メモリ領域の複数の第４系列ビットライン（図１及び図２の場合、ＢＬ４−１，ＢＬ４−２，ＢＬ４−３）のうち、いずれか一本に連結されうる。従って、図１及び図２の複数の保存領域（図１及び図２の場合、Storage １〜３）のうち、いずれか一つからバッファ領域Bufferに、またはその反対方向に、磁壁を移動させることができる。
【００９８】
図９で、ロウデコーダＤＣＲ１とカラムデコーダＤＣＲ２とによって動作しようとする単位メモリ領域ＭＲを選択した後、第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４を利用し、前記選択された単位メモリ領域ＭＲに対する書込み／読取り、または磁壁の移動動作を遂行することができる。このとき、必要な場合、ブランチアドレス回路ＡＤ３を利用し、前記選択された単位メモリ領域ＭＲの複数の第４系列ビットライン（図１及び図２の場合、ＢＬ４−１，ＢＬ４−２，ＢＬ４−３）のうち、信号を印加しようとするいずれか一本を選択できる。このような書込み／読取りまたは磁壁の移動動作は、図９の第１周辺回路１０００の動作と連繋して遂行されうる。さらに具体的に説明すれば、前記書込み／読取りまたは磁壁の移動動作時に、図９で、第１論理素子ＬＣ１の第１入力端ＩＮ１１及び第２入力端ＩＮ１２に、それぞれ第１移動信号ＳＭ１及び読取り信号ＳＲ１が入力され、第２論理素子ＬＣ２の第１入力端ＩＮ２１及び第２入力端ＩＮ２２に、それぞれ第１書込み信号ＳＷ１及び読取り信号ＳＲ１が入力されうる。第１論理素子ＬＣ１がＯＲゲートである場合、第１論理素子ＬＣ１に入力される第１移動信号ＳＭ１と読取り信号ＳＲ１とのうち、一つでも「１」であるならば、第１ロウ配線Ｗ１を介して、動作信号が前記選択された単位メモリ領域に連結された第１ワードラインＷＬ１ｉに印加されうる。従って、選択された単位メモリ領域の第１ワードラインＷＬ１ｉに連結された第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２（図１及び図２）がターンオンされうる。これと同様に、第２論理素子ＬＣ２がＯＲゲートである場合、第２論理素子ＬＣ２に入力される第１書込み信号ＳＷ１及び読取り信号ＳＲ１のうち、一つでも「１」であるならば、第２ロウ配線Ｗ２を介して動作信号が選択された単位メモリ領域に連結された第２ワードラインＷＬ２ｉに印加されうる。従って、前記選択された単位メモリ領域の第２ワードラインＷＬ２ｉに連結された第５スイッチング素子Ｔ５（図１及び図２）がターンオンされうる。情報書込みのためには、第５スイッチング素子Ｔ５がターンオンされねばならず（図４）、磁壁移動のためには、第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２ないし第４スイッチング素子Ｔ４のうち、少なくとも一つがターンオンされねばならず（図５）、情報読取りのためには、例えば、第１スイッチング素子Ｔ１及び第５スイッチング素子Ｔ５がターンオンされねばならない（図６）。図９の構造は、このような条件を満足するように構成されている。例えば、説明すれば、第１情報の書込みのために、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、いずれも「１」を入力する場合、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１として「１」が入力される。従って、第２ロウ配線Ｗ２を介して、選択された単位メモリ領域が連結された第２ワードラインＷＬ２ｉに連結された第５スイッチング素子Ｔ５がターンオンされうる。一方、第２情報の書込みのために、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、「１」及び「０」を入力する場合にも、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１として「１」が入力されるので、選択された単位メモリ領域が連結された第２ワードラインＷＬ２ｉに連結された第５スイッチング素子Ｔ５がターンオンされうる。また、読取りのために、第１信号発生器ＳＧ１及び第２信号発生器ＳＧ２それぞれに、読取り信号ＳＲ１として「１」を入力する場合、第１論理素子ＬＣ１の第２入力端ＩＮ１２及び第２論理素子ＬＣ２の第２入力端ＩＮ２２に、読取り信号ＳＲ１として「１」が入力されるので、第１ロウ配線Ｗ１及び第２ロウ配線Ｗ２を介して、選択された単位メモリ領域が連結された第１ワードラインＷＬ１ｉ及び第２ワードラインＷＬ２ｉに連結された第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５がターンオンされうる。また、磁壁を第１方向に移動させるために、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２としていずれも「１」を入力する場合、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されるので、第１ロウ配線Ｗ１を介して、選択された単位メモリ領域が連結された第１ワードラインＷＬ１ｉに連結された第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４がターンオンされうる。磁壁を、前記第１方向の逆方向の第２方向に移動させるために、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として「１」及び「０」を入力する場合にも、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されるので、選択された単位メモリ領域が連結された第１ワードラインＷＬ１ｉに連結された第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４がターンオンされうる。このように、第１周辺回路１０００及び第２周辺回路２０００の関連した動作によって、選択された単位メモリ領域に対する書込み及び読取り動作を遂行することができる。
【００９９】
前述の本発明の実施形態による情報の書込み及び読取り動作を図示的に表せば、図１４ないし図１８の通りである。図１４及び図１５は、書込み動作を、図１６及び図１７は、磁壁の移動動作を、図１８は、読取り動作を示している。便宜上、当該図面は、各動作に使われる要素中心に図示してある。
【０１００】
図１４を参照すれば、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、いずれも「１」が入力され、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１「１」が入力されうる。この場合、第３信号発生器ＳＧ３の第７トランジスタＴｒ７がターンオンされ、第２信号発生器ＳＧ２の第６トランジスタＴｒ６がターンオンされ、選択された単位メモリ領域の第５スイッチング素子Ｔ５がターンオンされうる。従って、第１書込み電流は、第２書込み電流源ＷＣＳ２から、第７トランジスタＴｒ７、第３カラム配線Ｂ３、選択された単位メモリ領域、第２カラム配線Ｂ２及び第６トランジスタＴｒ６を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１に、第１情報が書き込まれる。前記第１情報が書き込まれる原理は、図３Ａを参照して説明した通りでありえる。
【０１０１】
図１５を参照すれば、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、それぞれ「１」及び「０」が入力され、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１「１」が入力されうる。この場合、第２信号発生器ＳＧ２の第５トランジスタＴｒ５がターンオンされ、第３信号発生器ＳＧ３の第８トランジスタＴｒ８がターンオンされ、選択された単位メモリ領域の第５スイッチング素子Ｔ５がターンオンされうる。従って、第２書込み電流は、第１書込み電流源ＷＣＳ１から、第５トランジスタＴｒ５、第２カラム配線Ｂ２、前記選択された単位メモリ領域、第３カラム配線Ｂ３及び第８トランジスタＴｒ８を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１に、第２情報が書き込まれる。前記第２情報が書き込まれる原理は、図３Ｂを参照して説明した通りでありえる。
【０１０２】
図１６を参照すれば、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、いずれも「１」が入力され、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されうる。この場合、第４信号発生器ＳＧ４の第９トランジスタＴｒ９がターンオンされ、第１信号発生器ＳＧ１の第２トランジスタＴｒ２がターンオンされ、選択された単位メモリ領域の第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４がターンオンされうる。また、このとき、複数の第４系列ビットラインＢＬ４−１，ＢＬ４−２，ＢＬ４−３のうちいずれか一つ、例えば、第４−２ビットラインＢＬ４−２が選択され、第４カラム配線Ｂ４の信号を印加されうる。従って、第１移動電流は、第２移動電流源ＭＣＳ２から、第９トランジスタＴｒ９及び第４カラム配線Ｂ４、前記選択された単位メモリ領域の第２保存領域Storage ２及びバッファ領域Buffer、第１カラム配線Ｂ１及び第２トランジスタＴｒ２を経て、接地に流れうる。その結果、磁壁は、バッファ領域Bufferから第２保存領域Storage ２方向に移動しうる。
【０１０３】
図１７を参照すれば、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、「１」及び「０」が入力され、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されうる。この場合、第１信号発生器ＳＧ１の第１トランジスタＴｒ１がターンオンされ、第４信号発生器ＳＧ４の第１０トランジスタＴｒ１０がターンオンされ、選択された単位メモリ領域の第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４がターンオンされうる。また、このとき、複数の第４系列ビットラインＢＬ４−１，ＢＬ４−２，ＢＬ４−３のうちいずれか一つ、例えば、第４−２ビットラインＢＬ４−２が選択され、第４カラム配線Ｂ４の信号を印加されうる。従って、第２移動電流は、第１移動電流源ＭＣＳ１から、第１トランジスタＴｒ１、第１カラム配線Ｂ１、選択された単位メモリ領域のバッファ領域Buffer及び第２保存領域Storage ２、第４カラム配線Ｂ４及び第１０トランジスタＴｒ１０を経て、接地に流れうる。その結果、磁壁は、第２保存領域Storage ２からバッファ領域Buffer方向に移動しうる。
【０１０４】
図１８を参照すれば、第１信号発生器ＳＧ１及び第２信号発生器ＳＧ２それぞれに、読取り信号ＳＲ１として「１」を入力し、第１論理素子ＬＣ１及び第２論理素子ＬＣ２それぞれに、読取り信号ＳＲ１として「１」が入力されうる。この場合、第２信号発生器ＳＧ２の第４トランジスタＴｒ４がターンオンされ、第１信号発生器ＳＧ１の第３トランジスタＴｒ３がターンオンされ、選択された単位メモリ領域の第１スイッチング素子Ｔ１ないし第５スイッチング素子Ｔ５がターンオンされうる。従って、読取り電流は、移動電流源ＲＣＳ１から、第２カラム配線Ｂ２、選択された単位メモリ領域の第１ユニット２００、第１カラム配線Ｂ１及び第３トランジスタＴｒ３を経て、接地に流れうる。
【０１０５】
図１９は、本発明の実施形態による情報保存装置の動作時に使われうる多様な入力信号ＳＲ１，ＳＷ１，ＳＷ２，ＳＭ１，ＳＭ２の経時的な変化グラフ、すなわち波形図（waveform diagram）である。図１９は、各動作段階で、第１カラム配線Ｂ１ないし第４カラム配線Ｂ４（図９）に流れる第１電流信号Ｂ１’ないし第４電流信号Ｂ４’の波形図も含む。図１９で、斜線部分の信号は、無視できる信号であり、ドット（dot）部分の信号は、フローティング・レベル（floating level）信号を示す。図１９は、図１４ないし図１８と連繋して説明する。
【０１０６】
図１９を参照すれば、第１読取り段階（「読取り（１）」）で、情報保存装置に、読取り信号ＳＲ１として「１」が入力されうる。これによって、第２カラム配線Ｂ２に、「１」に対応する電流信号Ｂ２’が入力され、第１カラム配線Ｂ１に、「０」に対応する電流信号Ｂ１’が入力されうる。これは、図１８に図示されているように、読取り電流が、第２カラム配線Ｂ２から第１カラム配線Ｂ１に流れうることを意味する。
【０１０７】
磁壁の第１移動段階（「移動（１）」）で、情報保存装置に、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、いずれも「１」が入力されうる。これによって、第１カラム配線Ｂ１に、「０」に対応する電流信号Ｂ１’が入力され、第４カラム配線Ｂ４に、「１」に対応する電流信号Ｂ４’が入力されうる。これは、図１６に図示されているように、第１移動電流が、第４カラム配線Ｂ４から第１カラム配線Ｂ１に流れうることを意味する。
【０１０８】
第１書込み段階（「書込み（１）」）で、情報保存装置に、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、いずれも「１」が入力されうる。これによって、第２カラム配線Ｂ２に、「０」に対応する電流信号Ｂ２’が入力され、第３カラム配線Ｂ３に、「１」に対応する電流信号Ｂ３’が入力されうる。これは、図１４に図示されているように、第１書込み電流が、第３カラム配線Ｂ３から第２カラム配線Ｂ２に流れうることを意味する。
【０１０９】
第２読取り段階（「読取り（２）」）は、第１読取り段階（「読取り（１）」）と同一でありえる。
【０１１０】
磁壁の第２移動段階（「移動（２）」）で、情報保存装置に、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、「１」及び「０」が入力されうる。これによって、第１カラム配線Ｂ１に、「１」に対応する電流信号Ｂ１’が入力され、第４カラム配線Ｂ４に、「０」に対応する電流信号Ｂ４’が入力されうる。これは、図１７に図示されているように、第２移動電流が、第１カラム配線Ｂ１から第４カラム配線Ｂ４に流れうることを意味する。
【０１１１】
第２書込み段階（「書込み（２）」）で、情報保存装置に、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、「１」及び「０」が入力されうる。これによって、第２カラム配線Ｂ２に、「１」に対応する電流信号Ｂ２’が入力され、第３カラム配線Ｂ３に、「０」に対応する電流信号Ｂ３’が入力されうる。これは、図１５に図示されているように、第２書込み電流が、第２カラム配線Ｂ２から第３カラム配線Ｂ３に流れうることを意味する。以上で説明した図１９の波形図は、一例に過ぎず、これは多様に変化しうる。
【０１１２】
以上で説明した本発明の実施形態による情報保存装置は、多様に変形されうる。例えば、図１及び図２で、第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４は、第１ワードラインＷＬ１に共通に連結されているが、本発明の他の実施形態によれば、第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４は、少なくとも２本のワードラインに分けて連結されうる。その例が、図２０及び図２１に図示されている。図２０の構造は、図１であり、図２１の構造は、図２で変形されたものことである。
【０１１３】
図２０及び図２１を参照すれば、第１スイッチング素子Ｔ１は、第１ワードラインＷＬ１に、第５スイッチング素子Ｔ５は、第２ワードラインＷＬ２に、第２スイッチング素子Ｔ２ないし第４スイッチング素子Ｔ４は、第３ワードラインＷＬ３に連結されうる。このように、単位メモリ領域の構成が変わることによって、図９及び図１０ないし図１３の第１周辺回路１０００及び第２周辺回路２０００の構成も変わり、その動作方法も変わりうる。
【０１１４】
図１、図２、図２０及び図２１のように、第１磁性トラック１００に、少なくとも１つの磁性トラック１２０，１２０ａ，１２０ｂを連結し、１つのバッファ領域Bufferを多数の保存領域Storage １〜３で共有させれば、磁性構造体ＭＳ１，ＭＳ２でバッファ領域Bufferの占める比率が低下するので、保存容量及び集積度を高めることができる。また、磁性トラックを積層する方法として磁性構造体を設ける場合、積層される磁性トラックの個数を増加させることによって、容易に集積度を向上させることができる。特に、図１及び図２のように、第１スイッチング素子Ｔ１ないし第４スイッチング素子Ｔ４を、第１ワードラインＷＬ１に共通に連結する場合、集積度向上にさらに有利でありえる。
【０１１５】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものと見るより、望ましい実施形態の例示として解釈されるものである。例えば、本発明が属する技術分野で当業者ならば、図１、図２、図２０及び図２１での複数の磁性トラックは、Ｚ軸方向に積層される代わりに、Ｙ軸方向に離隔配置され、複数の磁性トラック間の連結方式は、多様に変形され、第１ユニット２００の構造及び構成要素もまた、多様に変形されうることを理解することが可能であろう。併せて、図９ないし図１３での第１周辺回路１０００及び第２周辺回路２０００の構成も、多様に変形されうることを理解することが可能であろう。よって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
【符号の説明】
【０１１６】
１０ａ  第１分離層
１０ｂ  第２分離層
２０ａ  第１固定層
２０ｂ  第２固定層
３０ａ  第１電極
３０ｂ  第２電極
１００  第１磁性トラック
１１０，１１０ａ，１１０ｂ  連結層
１２０，１２０ａ  第２磁性トラック
１２０ｂ  第３磁性トラック
２００  第１ユニット
１０００  第１周辺回路
２０００  第２周辺回路
【図１】
2010218678.tif 000003
【図２】
2010218678.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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