(57)【要約】 【課題】半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供する。【解決手段】半導体基板と、半導体基板上に形成され、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、界面層上に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層と、金属半導体化合物層上の金属電極を有することを特徴とする半導体装置。半導体基板上に金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、金属半導体化合物層に、飛程が金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置することを特徴とする半導体装置の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、
前記界面層上に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層と、
前記金属半導体化合物層上の金属電極を有することを特徴とする半導体装置。
【請求項２】
前記界面層に、ｎ型不純物が１×１０２０ａｔｏｍｓ／ｃｍ３以上含有されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板がＳｉ基板であり、前記金属半導体化合層がＰｔ添加ＮｉＳｉ層であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
半導体基板上に金属膜を堆積し、
第１の熱処理により、前記金属膜を前記半導体基板と反応させて、金属半導体化合物層を形成し、
前記金属半導体化合物層に、飛程が前記金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、
第２の熱処理により、前記Ｓを再配置することを特徴とする半導体装置の製造方法。
【請求項５】
前記Ｓのイオン注入と前記第２の熱処理により、前記金属半導体化合物層と前記半導体基板との間に、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記Ｓのイオン注入と前記第２の熱処理により、前記金属半導体化合物層の略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有させることを特徴とする請求項４または請求項５記載の半導体装置の製造方法。
【請求項７】
前記Ｓをイオン注入する前に、前記金属半導体化合物層にＡｓをイオン注入することを特徴とする請求項４ないし請求項６いずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板がＳｉ基板であり、前記金属膜がＰｔ添加Ｎｉ膜であり、前記金属半導体化合物層がＰｔ添加ＮｉＳｉ層であることを特徴とする請求項４ないし請求項７いずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２の熱処理の温度が、前記第１の熱処理の温度よりも高いことを特徴とする請求項４ないし請求項８いずれか一項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板中のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層からなるソース／ドレイン電極と、
前記金属半導体化合物層と前記半導体基板との間に形成された、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、
を有することを特徴とする半導体装置。
【請求項１１】
前記界面層に、ｎ型不純物が１×１０２０ａｔｏｍｓ／ｃｍ３以上含有されることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記半導体基板がＳｉ基板であり、前記金属半導体化合物層がＰｔ添加ＮｉＳｉ層であることを特徴とする請求項１０または請求項１１記載の半導体装置。
【請求項１３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板上に金属膜を堆積し、
第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属半導体化合物層を形成し、
前記金属半導体化合物層に、飛程が前記金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、
第２の熱処理により、前記Ｓを再配置することを特徴とする半導体装置の製造方法。
【請求項１４】
前記Ｓのイオン注入と前記第２の熱処理により、前記金属半導体化合物層と前記半導体基板との間に、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記Ｓのイオン注入と前記第２の熱処理により、前記金属半導体化合物層の略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有させることを特徴とする請求項１３または請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記Ｓをイオン注入する前に、前記金属半導体化合物層にＡｓをイオン注入することを特徴とする請求項１３ないし請求項１５いずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板がＳｉ基板であり、前記金属膜がＰｔ添加Ｎｉ膜であり、前記金属半導体化合物層がＰｔ添加ＮｉＳｉ層であることを特徴とする請求項１３ないし請求項１６いずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第２の熱処理の温度が、前記第１の熱処理の温度よりも高いことを特徴とする請求項１３ないし請求項１７いずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に金属半導体化合物電極が形成された半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
集積回路の高機能化には、その構成素子であるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必要である。これまで、素子性能の向上は、微細化によって進められてきた。
【０００３】
ＭＩＳＦＥＴが微細化されると、ソース電極およびドレイン電極における金属と半導体との接合特性も向上されなければならない。ソース／ドレイン電極の電極材料としてはニッケルモノシリサイド（以下、ニッケルシリサイドあるいはＮｉＳｉとも表記）等の金属半導体化合物がよく用いられる。ＮｉＳｉは比抵抗が低く、シリサイド化反応において消費するＳｉの量が少ないため、極薄電極材料として有効な材料である。また、最近はＮｉＳｉの耐熱性・膜質・プロセス制御性を向上させるため、Ｎｉに５〜１０％程度のＰｔ（白金）を混ぜた、Ｐｔ添加ＮｉＳｉ（以下、ニッケルプラチナシリサイドまたはＮｉＰｔＳｉとも表記）も用いられている。
【０００４】
ＭＩＳＦＥＴのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース／ドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。微細ＭＩＳＦＥＴにおいては、寄生抵抗の成分のうち、約半分はＳｉと電極の金属の接合部分における接触抵抗に起因する。よって、寄生対抗を低減するためには、接触抵抗を低減させることが有効である。接触抵抗の起源は、電極金属と半導体との界面に生じるショットキー障壁である。
【０００５】
そこで、電極の金属材料として電流を担うキャリアに対するショットキー障壁高さの低い材料を用いることで接触抵抗を低減させることが可能である。ＮｉＳｉとＳｉ界面の間の電子に対するショットキー障壁は、０．６５ｅＶという比較的高い値を持つ。ＮｉＰｔＳｉを用いると電子に対するショットキー障壁はさらに高くなる。これに対し、電極の金属材料を、例えばエルビウム等の希土類金属シリサイドに置き換えると、電子に対するショットキー障壁はおよそ０．３ｅＶ程度にまで低減する。
【０００６】
もっとも、リーク電流や非抵抗等の観点から、希土類金属シリサイドでは必ずしも望ましい特性は得られていない。また、ｎ型デバイスには電子に対するショットキー障壁の低い金属シリサイド、ｐ型デバイスには正孔に対するショットキー障壁の低い金属シリサイドを使い分ける必要がある。このため、コストがかかりすぎ、工業的利用は難しいとされている。
【０００７】
また、ＮｉＳｉあるいはＮｉＰｔＳｉの電極と、Ｓｉとの界面に不純物を導入して接触抵抗を低減する技術がいくつか提案されている。ｐ型ＭＩＳＦＥＴについては、正孔のショットキー障壁を低減するためにＭｇ，ＣａなどのＩＩ族元素を、ｎ型ＭＩＳＦＥＴについては、電子のショットキー障壁を低減するためにＳ，ＳｅなどのＶＩ族元素を導入することが提案されている。その中でも特にＳに関しては、Ｓｉの伝導帯付近に界面準位（Ｓｕｒｆａｃｅ  Ｓｔａｔｅ）を形成してフェルミ準位がピニングされ、電子のショットキー障壁低減には最も大きな効果が得られると考えられている。
【０００８】
Ｓをシリサイド／Ｓｉ界面に導入するには次の方法が考えられる。すなわち、Ｓｉ基板上の電極を形成する部分にＳイオンを注入し、必要に応じて活性化アニールを行い、その後にＮｉなどの金属を成膜し、熱処理によって基板シリコンと反応（シリサイド化）させてシリサイド電極を形成する。このとき、いわゆる雪かき効果によってシリサイド／Ｓｉ界面にＳが偏析する。上述の雪かき効果の方法は他の不純物に対してもしばしば利用される技術であるが、以下に述べるような問題点がある。
【０００９】
まず、ＳはＳｉ中における拡散が非常に速いという問題がある。ｎ型ＭＩＳＦＥＴではＳｉ基板上の電極を形成する領域にＡｓやＰなどのドナー不純物を注入し、活性化アニールを行う。しかし、この活性化アニールの際にＳがすぐに拡散してしまい、大部分のＳは基板表面から外部へ逃げてしまい、ドーズロスが起こる。
【００１０】
そこで、あらかじめＡｓやＰを活性化した後にＳを注入しておくという方法も考えられる。しかし、シリサイド化反応においてシリサイド／Ｓｉ界面が基板奥方向へ移動する際、雪かき効果によってＳを基板奥方向へ押しやる力が働く。容易に拡散しやすいＳはこの力によって基板奥方向へと広がって分布するため、偏析ピークがブロードになる。このため、界面のＳ濃度が高くならないばかりでなく、Ｓが深く分布してしまうため、リークの原因となる。
【００１１】
また、ドーズロスによる界面におけるＳ濃度低下を回避するためにＳ注入量を大きくする方法も考えられる。しかし、注入量を大きくすると、その分、Ｓｉ基板における欠陥が増加し、リークの原因となる。
【００１２】
さらに、ＳイオンをＳｉに直接注入するため、Ｓが基板深くまで入ってしまうという問題もある。特にＳはＳｉと同程度の質量を持つ元素であるため、注入によって基板深くまで入りやすい。Ｓが基板深くまで入るとリーク等の原因となり、デバイスの短チャネル効果耐性が劣化する。
【００１３】
上記問題を回避するために、Ｓｅを用いる技術が開示されている（非特許文献１）。Ｓｅは、Ｓのおよそ２．４倍ほどの質量を持つため、注入時のプロファイルが広がりにくく、拡散も小さい。しかしながら、Ｓｅを用いても電子に対するショットキー障壁の高さは０．１ｅＶ程度であり、２２ｎｍ世代以下の、接触抵抗が顕在化するテクノロジーノードにおいては、さらに障壁を低減する必要がある。一方、ＮｉＳｉを通じてＳｉ中にＳを注入し、上記問題を回避する方法も考えられる（特許文献１）。
【特許文献１】特開２００８−１３１０５１号公報
【非特許文献１】Ｈ．−Ｓ．  Ｗｏｎｇ，  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｅｌｅｃ．  Ｄｅｖ．  Ｌｅｔｔ．２８  ｖｏ．１２，  ｐｐ．１１０２−１１０４（２００７）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
もっとも、特許文献１のように、ＮｉＳｉを形成した後にＳイオン注入を行っても、Ｓを再配置する熱処理を行わない場合には、ほとんどのＳは格子間位置に入り込み、界面準位を形成しない。さらに、電極領域のＳｉやＮｉＳｉに欠陥などのダメージが入り、全体として電気抵抗が上昇してしまうという問題がある。
【００１５】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の態様の半導体装置は、半導体基板と、前記半導体基板上に形成され、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、前記界面層上に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層と、前記金属半導体化合物層上の金属電極を有することを特徴とする。
【００１７】
本発明の第２の態様の半導体装置の製造方法は、半導体基板上に金属膜を堆積し、第１の熱処理により、前記金属膜を前記半導体基板と反応させて、金属半導体化合物層を形成し、前記金属半導体化合物層に、飛程が前記金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、前記Ｓを再配置することを特徴とする。
【００１８】
本発明の第３の態様の半導体装置は、半導体基板と、前記半導体基板中のチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層からなるソース／ドレイン電極と、前記金属半導体化合物層と前記半導体基板との間に形成された、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、を有することを特徴とする。
【００１９】
本発明の第４の態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上に金属膜を堆積し、第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属半導体化合物層を形成し、前記金属半導体化合物層に、飛程が前記金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、前記Ｓを再配置することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態の半導体装置および半導体装置の製造方法について、図面を参照しつつ説明する。なお、本明細書中、「飛程」とは、イオン注入プロセスにおけるＰｒｏｊｏｃｔｅｄ  Ｒａｎｇｅ（Ｒｐ）と同義である。
【００２２】
（第１の実施の形態）
本実施の形態の半導体装置は、半導体基板と、半導体基板上に形成され、Ｓ（イオウ）を１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、この界面層上に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層と、この金属半導体化合物層上の金属電極を有する。以下、半導体基板がＳｉ基板、金属半導体化合物層がＮｉＳｉ層、金属電極がコンタクト電極である場合を例に説明する。
【００２３】
図１は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、Ｂ（ボロン）が１×１０１５ａｔｏｍｓ／ｃｍ３ドープされたｐ型のＳｉ基板１００に、素子分離領域１０２が形成されている。この素子分離領域１０２は、例えば、Ｓｉ酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。
【００２４】
そして、素子分離領域１０２に挟まれるＳｉ基板１００上に、界面層１０４が形成されている。界面層１０４は、Ｓをその一部または全部の領域に１×１０２０ａｔｏｍｓ／ｃｍ３以上含有している。そして、界面層１０４のＳｉ基板１００側に、例えば、Ａｓが１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３ドープされたｎ型不純物層（またはｎ型拡散層）１０６を有している。ｎ型不純物層は、Ａｓ以外の原子として、例えば、ＰやＳｂ等がドープされるものであってもかまわない。
【００２５】
そして、界面層１０４上には、ＮｉＳｉ層１０８が形成されている。このＮｉＳｉ層１０８は、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有している。ここで、略全域とは、ＮｉＳｉ層１０８中の偶発的あるいは例外的に生ずるＳの低濃度領域を除く、実質的にすべての領域を意味している。
【００２６】
また、素子分離領域１０２およびＮｉＳｉ層１０８上には、例えば、Ｓｉ酸化膜の層間絶縁膜１１０が設けられている。そして、この層間絶縁膜１１０を貫通するように、ＮｉＳｉ層１０８上にコンタクト電極１１２が形成されている。このコンタクト電極１１２は、例えば、ＴｉＮのバリアメタルとＷとで形成されている。さらに、コンタクト電極１１２上には、例えば、Ｃｕの配線層１１４が、他の素子あるいは外部との電気的接続をとるために形成されている。コンタクト電極１１２や配線層１１４を形成する材料としては、例えば、上記のＴｉＮ、Ｗ、Ｃｕの他、ＡｌやＡｌＳｉＣｕ等の金属も適用可能である。また、コンタクト電極１１２と配線層１１４は同一の材料で一体構造で形成されていても構わない。
【００２７】
本実施の形態のように、ＮｉＳｉ層／半導体界面に高濃度のＳが存在すると、Ｓによって半導体の伝導帯付近に界面準位が形成される。これにより、フェルミレベルがピニングされて電子ショットキー障壁高さが極めて低くなる。特に半導体がＳｉの場合、ショットキー障壁高さは０．０１ｅＶを下回る値となり、一般に知られているどのような金属を用いるよりも低い障壁が得られる。そして、金属／半導体界面における界面抵抗はショットキー障壁高さに指数関数的に依存するため、Ｓを導入することにより、界面抵抗を大幅に低減できる。よって、低抵抗なコンタクト構造が実現可能となる。
【００２８】
さらに、シリサイド層内部に、Ｓが１×１０２０ａｔｏｍｓ／ｃｍ３以上含まれることで、粒界が安定し、シリサイドの再形成が起こりにくくなる。このため、シリサイド層の耐熱性が向上する。粒界が安定するのは、シリサイド層内部のＳが、シリサイド粒界において界面のＳｉ原子のダングリングボンドを終端するためである。そして、Ｓが１×１０２０ａｔｏｍｓ／ｃｍ３以上あれば粒界全域にわたってＳｉ原子を終端させることが可能と考えられる。よって、熱的に安定なコンタクト構造が実現可能となる。
【００２９】
そして、シリサイド層は略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含む。このため、シリサイド層形成後に、シリサイド層表面においてもＳがシリサイドのＳｉ原子のダングリングボンドを終端する。したがって、シリサイド層表面のＳｉ原子のダングリングボンドがＯ（酸素）で終端されて、シリサイド層表面に高抵抗の酸化物が形成されることを抑制する。このため、シリサイド層とコンタクト電極との界面の高抵抗化あるいは抵抗のバラツキが抑制化可能となる。
【００３０】
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の半導体装置の製造方法は、半導体基板上に金属膜を堆積し、第１の熱処理により、この金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、この金属半導体化合物層に、飛程が金属半導体化合物の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置する。ここでは、半導体基板がＳｉ基板、金属膜がＮｉ膜、金属半導体化合物層がＮｉＳｉ層であり、上述した図１の構造の半導体装置を製造する場合を例に説明する。図２〜図７は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００３１】
まず、図２に示すように、例えば、Ｂが１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板１００に、Ｓｉ酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１０２を形成する。その後、ｎ型不純物層１０６をＡｓ等の不純物のイオン注入により形成する。
【００３２】
次に、図３に示すように、例えば、スパッタ法により、厚さ８ｎｍ程度のＮｉ膜１１６をＳｉ基板１００上に堆積する。
【００３３】
その後、図４に示すように、第１の熱処理として、例えば、ＲＴＡにより、不活性ガス雰囲気中で４５０℃、１分程度のアニールを行う。この熱処理により、Ｎｉ膜１１６をＳｉ基板１００と反応させてシリサイド化し、厚さ１５ｎｍ程度のＮｉＳｉ層１０８を形成する。その後、薬液により未反応の余剰のＮｉ膜１１６を剥離する。
【００３４】
次に、図５に示すように、Ｓを、イオン注入によりＮｉＳｉ層１０８中に導入する。ここで、Ｓはその飛程（ｐｒｏｊｅｃｔｅｄ  ｒａｎｇｅ，Ｒｐ）がＮｉＳｉ層１０８の膜厚未満となるように注入加速電圧を設定する。すなわち、イオン注入直後のＳ原子の濃度ピークがＮｉＳｉ層１０８中に入るように設定される。
【００３５】
例えば、ＮｉＳｉ層膜厚が１５ｎｍの場合、Ｓの注入加速電圧を１０ｋｅＶに設定すれば、Ｒｐ＝６ｎｍとなり、Ｒｐを膜厚未満とすることが可能である。ＳをＳｉに注入する場合と異なり、本実施の形態においては、ＳをＮｉＳｉ層１０８に注入するため、ＮｉＳｉ層１０８がＳのｓｔｏｐｐｉｎｇ  ｌａｙｅｒの役割を果たす。したがって、ＳがＳｉ基板中の深くに拡散することを抑制でき、浅くて急峻なＳプロファイルを実現できる。
【００３６】
次に、図６に示すように、第２の熱処理として、例えば、ＲＴＡにより、不活性ガス雰囲気中で５００℃、１分程度のアニールを行う。この熱処理により、Ｓのイオン注入によってＳｉ内部やＮｉＳｉ内部に生じた欠陥などのダメージを修復するとともに、注入されたＳをエネルギー的に安定な位置に再配置する。
【００３７】
そして、この第２の熱処理により、ＮｉＳｉ層１０８とＳｉ基板１００間にＳが高濃度に含有される界面層１０４を形成する。また、ＮｉＳｉ層１０４中および表面のＮｉＳｉ結晶界面のＳｉ原子をＳにより終端する。
【００３８】
この第２の熱処理ではシリサイド化を伴わないため、Ｓを基板奥方向へ押しやる力は生じない。したがって、Ｓは基板奥方向へ広がることなく、安定なＮｉＳｉ／Ｓｉ界面に偏析する。よって、界面層１０４における急峻なＳの偏析ピークが得られる。
【００３９】
ここで、Ｓのイオン注入と第２の熱処理により、界面層１０４が、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有するよう形成されることが望ましい。界面層が、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有することでオーミック特性に優れたコンタクト構造の形成が可能だからである。
【００４０】
また、Ｓのイオン注入と第２の熱処理により、ＮｉＳｉ層１０８の略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有させることが望ましい。これにより、ＮｉＳｉ層１０８の粒界および表面のＳｉ原子が十分にＳにより終端されるからである。
【００４１】
次に、図７に示すように、Ｓｉ基板１００上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ酸化物の層間絶縁膜１１０を堆積する。その後、公知のリソグラフィー法および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、コンタクトホール１１８を開孔する。
【００４２】
その後、例えば、ＣＶＤ法により、ＴｉＮのバリアメタルとＷのからなるコンタクト電極１１２を形成する。その後、コンタクト電極１１２上に、例えばＣｕの配線層１１４を形成して、図１に示すコンタクト構造の半導体装置が製造される。
【００４３】
なお、ここではｎ型不純物層１０６を有するコンタクト構造を例に説明した。コンタクト電極１１２とＳｉ基板１００間のジャンクションリーク等を抑制する観点からは、ｎ型不純物層１０６を有することが望ましい。しかし、コンタクト抵抗低減の観点からは必ずしも、ｎ型不純物層１０６は必須ではなく、ＮｉＳｉ層１０８とＳｉ基板１００が界面層１０４介して接触する構造であっても構わない。
【００４４】
図８は、本実施の形態の半導体装置のショットキーダイオード特性の第２の熱処理条件依存性を示す図である。ここでは、ｎ型のＳｉ基板上の膜厚１５ｎｍのＮｉＳｉ層に、Ｓを１０ｋｅＶ、５ｘ１０１４ｃｍ−２で注入し、上記第２の熱処理に相当する熱処理（アニール）を行わない場合（白丸）、３００℃で熱処理を行った場合（十字）、３５０℃で熱処理をおこなった場合（白三角），および５００℃で熱処理を行った場合（黒丸）を比較している。なお、ｎ＋拡散層は形成されていない。
【００４５】
アニールなし、および、３００℃ではショットキー特性による非対称な整流特性が見えている。これに対し、３５０℃、５００℃と熱処理温度を大きくすることで整流特性は消え、オーミック特性が得られている。３５０℃と５００℃を比較すると、５００℃の方が抵抗が下がり、電流が多く流れている。これは、３５０℃の場合にはＳイオン注入によってＮｉＳｉやＳｉ内部に生じた欠陥による抵抗が見えているのに対し、５００℃では欠陥が修復され、抵抗が低減しているためである。
【００４６】
本実施の形態において、第２の熱処理の温度は、シリサイド化を行う第１の熱処理の温度よりも高いことが望ましい。これは、再シリサイド化が促進し、Ｓの安定位置への再配置が促進されるとともに、ＮｉＳｉやＳｉ内部に生じた欠陥の修復も促進されるからである。
【００４７】
図９は、本実施の形態の半導体装置のＳ濃度プロファイルを示す図である。Ｓｉ基板上の膜厚１５ｎｍのＮｉＳｉ層に、Ｓを１０ｋｅＶ、１ｘ１０１５ｃｍ−２で注入し、５００℃で熱処理を行った試料を裏面からＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎｉｚａｔｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｅｒ）で評価した結果である。
【００４８】
ＮｉＳｉとＳｉの界面にＳが１×１０２０ａｔｏｍｓ／ｃｍ３以上の高濃度に偏析した界面層が形成されている。これに対し、ＮｉＳｉ層形成前にＳをＳｉ基板中に打ち込む技術では、Ｓの拡散によるドーズロスのために、Ｓが１×１０２０ａｔｏｍｓ／ｃｍ３以上の高濃度に含有される界面層は形成できない。
【００４９】
また、図９から明らかなように、ＮｉＳｉ層全域で、Ｓの濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上となっている。上述のように、この高濃度のＳによりシリサイド粒界のダングリングボンドが終端され粒界が安定し、シリサイドの再形成を抑制し、耐熱性が向上する。
【００５０】
図１０は、Ｓのイオン注入工程順とショットキーダイオード特性の関係を示す図である。Ｓを１０ｋｅＶ、５ｘ１０１４ｃｍ−２でＳｉに注入した後、ＮｉＳｉ層を形成した場合のｎ型ＮｉＳｉショットキーダイオード（先打ち，白丸）、および、ＮｉＳｉ層形成後に同条件でＳを注入し、５００℃、１分の熱処理を施したｎ型ＮｉＳｉショットキーダイオード（後打ち，黒四角）の室温におけるＩＶ特性を比較している。なお、先打ちの場合は、Ｓイオン注入後、シリサイド化前の活性化アニールは行っていない。また、ｎ＋拡散層は形成されていない。
【００５１】
ＮｉＳｉ層形成前にＳ注入を行った場合はショットキー特性による非対称な整流特性が見えているのに対し、ＮｉＳｉ層形成後にＳを注入した場合は完全に線形で対称なオーミック特性が得られる。これは、後者の場合の方がＮｉＳｉ／Ｓｉ界面におけるＳの濃度が高くなった結果、ショットキー障壁が十分に低下し、室温ではもはやショットキー特性が見えなくなっているためである。
【００５２】
実際、後者の場合のショットキー障壁を温度特性によって算出したところ、０．０１ｅＶを下回る値が得られた。この値は、現在、一般的に実験値として知られているいかなるシリサイドのショットキー障壁よりも低い値である。これに対し、前者の場合は、ショットキー障壁は０．１ｅＶであった。界面におけるＳの濃度が十分でなく、ショットキー特性が残っていると考えられる。
【００５３】
図１１は、ショットキー障壁高さのイオン注入元素およびプロセス依存性を示す図である。ＳおよびＳｅの先打ちでシリサイド化前の活性化アニール有無の場合、ＳおよびＳｅの後打ちを行った場合の電子に対するＮｉＳｉショットキー障壁の値を示している。ＳおよびＳｅの先打ちの値は、非特許文献１を参照している。本実施の形態、すなわち、Ｓ後打ちの場合がもっとも低いショットキー障壁が得られることが分かる。
【００５４】
以上、金属半導体化合物がＮｉＳｉの場合について述べてきたが、Ｎｉに５〜５０原子パーセントのＰｔを添加したＰｔ添加ＮｉＳｉ（ＮｉＰｔＳｉ）やＰｔＳｉ、あるいはＰｄＳｉ等その他のシリサイドについても同様な効果が得られる。特に、Ｐｔ添加ＮｉＳｉを適用すると、耐熱性・膜質・プロセス制御性を向上させることが可能となるため望ましい。
【００５５】
（第２の実施の形態）
本実施の形態の半導体装置は、半導体基板と、この半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成され、略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する金属半導体化合物層からなるソース／ドレイン電極と、このソース／ドレイン電極と半導体基板との間に形成された、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有する界面層と、を有する。
【００５６】
本実施の形態の半導体装置は、第１の実施の形態のコンタクト構造に適用した半導体基板／金属半導体化合物界面の技術を、ＭＩＳＦＥＴのソース／ドレイン電極に応用するものである。したがって、第１の実施の形態と重複する内容については記載を省略する。以下、半導体基板がＳｉ基板、金属半導体化合物層がＮｉＳｉ層であるｎ型ＭＩＳＦＥＴの場合を例に説明する。
【００５７】
図１２は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、Ｂが１×１０１５ａｔｏｍｓ／ｃｍ３ドープされたｐ型のＳｉ半導体基板１００上に、ｎ型ＭＩＳＦＥＴ２００を有している。
【００５８】
そして、この半導体装置には、素子分離領域１０２が形成されている。この素子分離領域１０２は、例えば、Ｓｉ酸化膜が埋め込まれたＳＴＩである。
【００５９】
そして、ｎ型ＭＩＳＦＥＴ２００が、シリコン基板１００上のチャネル領域２０４と、チャネル領域２０４上に形成された例えばＳｉ酸化膜のゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成された、例えば、ゲート長が２２ｎｍ以下のゲート電極２０８を備えている。
【００６０】
また、チャネル領域２０４の両側に、ＮｉＳｉ層１０８で形成されたソース電極およびドレイン電極が形成されている。そして、ＮｉＳｉ層１０８と、Ｓｉ基板１００との界面に、Ｓを高濃度に含有する界面層１０４が形成されている。また、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【００６１】
ここで、ＮｉＳｉ層１０８は略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有している。また、界面層１０４は、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有している。
【００６２】
そして、界面層１０４のＳｉ基板１００側に、例えば、Ａｓが１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３ドープされたｎ型不純物層１０６を有している。ｎ型不純物層１０６は、Ａｓ以外の原子として、ＰやＳｂ等がドープされるものであってもかまわない。
【００６３】
ここで、ｎ型ＭＩＳＦＥＴ２００のゲート電極２０８は、ソース／ドレイン電極と同様にＮｉＳｉで形成される、いわゆるＦＵＳＩ（ＦＵｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造となっている。もっとも、本実施の形態において、ゲート電極２０８がＦＵＳＩ構造であることが必須ではなく、例えば、ポリシリコンと金属シリサイドとの積層構造であっても構わない。また、例えば、金属と金属シリサイドとの積層構造であっても構わない。あるいは、ゲート電極全体が金属で形成されるメタルゲート構造であっても構わない。この場合、金属材料としては、例えば、Ｔｉ、Ｔａ、Ｗの単体金属、あるいは、これらの金属の窒化物、炭化物等が適用可能である。また、例えば、Ｔｉ、Ｔａ、Ｗの単体金属、あるいは、これらの金属の窒化物、炭化物等と、ＷＮ等のバリアメタルと、ＮｉＳｉやＮｉＰｔＳｉ等のシリサイドの３層からなるような積層構造のゲート電極であっても構わない。
【００６４】
また、ここではゲート絶縁膜２０６として、Ｓｉ酸化膜を例に説明した。しかし、Ｓｉ酸化膜にかえてｈｉｇｈ−ｋ絶縁膜を適用することで、ＭＩＳＦＥＴの性能が向上するため望ましい。ｈｉｇｈ−ｋ絶縁膜としては、例えば、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ等の希土類元素の酸化物、シリケート、窒化シリケート、あるいはこれらの混合物、積層物を適用することが可能である。
【００６５】
本実施の形態の半導体装置によれば、ソース／ドレイン電極と半導体との間の接触抵抗が大幅に低減される。したがって、ＭＩＳＦＥＴの寄生抵抗が低減され、その駆動能力が向上する。さらに、シリサイド層内部に、Ｓが１×１０２０ａｔｏｍｓ／ｃｍ３以上含まれることで、熱的に安定なＭＩＳＦＥＴの実現が可能となる。
【００６６】
そして、シリサイド層表面のＳｉ原子のダングリングボンドがＯ（酸素）で終端されて、シリサイド層表面に高抵抗の酸化物が形成されることを抑制する。このため、ソース／ドレイン電極のシリサイド層と、シリサイド層と上層の配線層を接続するコンタクト電極との界面の高抵抗化が抑制され、ＭＩＳＦＥＴの寄生抵抗が低減される。また、寄生抵抗のバラツキ抑制が可能となる。
【００６７】
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成し、半導体基板上に金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、ゲート電極の両側に金属半導体化合物層を形成し、この金属半導体化合物層に、飛程が金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置する。
【００６８】
図１３〜図１６は、本実施の形態の半導体装置の製造方法を示す工程断面図である。なお、第１の実施の形態の製造方法と重複する内容については記載を省略する。
【００６９】
まず、例えば、Ｂが１０１５ａｔｏｍｓ／ｃｍ３程度ドープされたｐ型のＳｉ基板１００に、素子分離領域１０２を形成する。次に、Ｓｉ基板１００上に、例えば、Ｓｉ酸化膜で形成される、ゲート絶縁膜２０６を形成する。
【００７０】
次に、ゲート絶縁膜２０６上に、ゲート電極２０８となる、例えばポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって堆積する。そして、リソグラフィー技術およびＲＩＥ等のエッチング技術により、ゲート絶縁膜２０６およびゲート電極２０８をパターン形成する。
【００７１】
次に、図１３に示すように、ゲート電極２０８をマスクに、Ａｓを、イオン注入によりＳｉ基板１００中に導入し、活性化アニールを行う。これにより、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｎ型不純物層１０６を形成する。なお、イオン注入は後に形成される側壁絶縁膜形成後に行うことも可能である。
【００７２】
次に、図１４に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法により堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極２０８の側面部にのみ残す。これにより、側壁絶縁膜２１６を形成する。次に、例えば、スパッタ法により、Ｎｉ膜１１６をＳｉ基板１００上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１１６が接するよう堆積する。
【００７３】
そして、図１５に示すように、第１の熱処理として、例えば、ＲＴＡにより、４５０℃、１分程度のアニールを行い、Ｎｉ膜１１６をシリサイド化して、ＮｉＳｉ層１０８を形成する。この時、ポリシリコンのゲート電極２０８もすべてＮｉＳｉ化される。その後、薬液により未反応の余剰のＮｉ膜１１６を剥離する。このＮｉＳｉ層１０８が、ｎ型ＭＩＳＦＴのソース／ドレイン電極となる。
【００７４】
次に、図１６に示すように、ゲート電極２０８および側壁絶縁膜２１６をマスクに、Ｓを、イオン注入によりＮｉＳｉ層１０８中に導入する。ここで、Ｓはその飛程がＮｉＳｉ層１０８の膜厚未満となるように注入加速電圧を設定する。
【００７５】
その後、例えば、５００℃、１分程度のアニールを第２の熱処理として行なう。この熱処理により、Ｓのイオン注入によってＳｉ内部やＮｉＳｉ内部に生じた欠陥などのダメージを修復するとともに、注入されたＳをエネルギー的に安定な位置に再配置する。
【００７６】
そして、この第２の熱処理により、ＮｉＳｉ層１０８とＳｉ基板１００間にＳが高濃度に含有される界面層１０４を形成する。また、ＮｉＳｉ層１０４中および表面のＮｉＳｉ結晶界面のＳｉ原子をＳにより終端する。以上のようにして、図１２に示すｎ型ＭＩＳＦＥＴ２００が形成される。
【００７７】
なお、本実施の形態の製造方法においても、Ｓのイオン注入と第２の熱処理により、界面層１０４が、Ｓを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有するよう形成されることが望ましい。オーミック特性に優れたソース／ドレイン構造の形成可能だからである。
【００７８】
また、Ｓのイオン注入と第２の熱処理により、ＮｉＳｉ層１０８の略全域にＳを１×１０２０ａｔｏｍｓ／ｃｍ３以上含有させることが望ましい。これにより、ＮｉＳｉ層１０８の粒界および表面のＳｉ原子が十分にＳにより終端され、熱的により安定で、寄生抵抗およびそのバラツキのより低減されたＭＩＳＦＥＴの製造が可能だからである。
【００７９】
また、Ｎｉに５〜５０原子パーセントのＰｔを添加したＰｔ添加ＮｉＳｉ（ＮｉＰｔＳｉ）やＰｔＳｉ、あるいはＰｄＳｉ等その他の金属半導体化合物についても同様な効果が得られる点については第１の実施の形態と同様である。
【００８０】
（第３の実施の形態）
本実施の形態の半導体装置は、ｎ型エクステンション層を有するｎ型ＭＩＳＦＥＴである。ｎ型エクステンション層を有する以外は第２の実施の形態と同様である。したがって、第２の実施の形態と重複する内容については記載を省略する。
【００８１】
図１７は、本実施の形態の半導体装置の断面図である。このｎ型ＭＩＳＦＥＴ２００は、チャネル領域２０４を挟んで、例えば、Ａｓを不純物とするｎ型エクステンション層２２０を備えている。このｎ型ＭＩＳＦＥＴ２００は、例えば、第２の実施の形態の製造方法のｎ型不純物層１０６を形成するＡｓのイオン注入に先立ち、Ａｓを斜めイオン注入により導入することで形成可能である。
【００８２】
本実施の形態の半導体装置によれば、第２の実施の形態の作用・効果に加えて、エクステンション層２２０とｎ型不純物層１０６との濃度プロファイルを最適化することで、より高性能なｎ型ＭＩＳＦＥＴの実現が可能である。
【００８３】
（第４の実施の形態）
本実施の形態の半導体装置は、いわゆるｎ型偏析ショットキートランジスタである。この型偏析ショットキートランジスタは、ｎ型不純物層が存在せず、界面層に、Ｓに加えてＡｓ、ＰおよびＳｂから選ばれる少なくとも一つのｎ型不純物が偏析して１×１０２０ａｔｏｍｓ／ｃｍ３以上含有されている。ｎ型不純物層が存在せず、ｎ型不純物が偏析していること以外は第２の実施の形態と同様である。したがって、第２の実施の形態と重複する内容については記載を省略する。
【００８４】
図１８は、本実施の形態の半導体装置の断面図である。このｎ型ＭＩＳＦＥＴ２００は、チャネル領域２０４を挟んで、例えば、界面層２３０に、Ｓに加えてＡｓ、ＰおよびＳｂから選ばれる少なくとも一つのｎ型不純物が１×１０２０ａｔｏｍｓ／ｃｍ３以上の高濃度に偏析している。
【００８５】
図１９は、本実施の形態の半導体装置の製造方法を示す工程断面図である。例えば、第２の実施の形態の製造方法のＮｉＳｉ層１０８形成後、Ｓのイオン注入に先立ち、図１９に示すように、例えば、ＡｓをＮｉＳｉ層１０８にイオン注入により導入する。これにより、第２の熱処理で、Ａｓが界面層１０４に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で
偏析する。
【００８６】
本実施の形態の半導体装置によれば、第２の実施の形態の作用・効果に加えて、Ｓによるショットキー障壁低減効果とともに、ドナーであるＡｓが界面に高濃度で偏析することで鏡像効果が起き、さらに接触抵抗を下げることが可能となる。
【００８７】
本実施の形態の半導体装置の製造方法によれば、ＡｓをＳとともにＮｉＳｉ層形成後に注入し、活性化アニールを行っているので、第２の実施の形態に比べてプロセスを簡便化している。また、ＡｓをＮｉＳｉ層形成後に注入することで活性化温度を５００℃まで低減し、Ｓの拡散を抑えることが可能となっている。
【００８８】
また、ここでは図１８の構造の半導体装置の製造方法について、ＡｓをＮｉＳｉ層形成後に注入する製造方法について説明した。しかし、ＡｓをＮｉＳｉ層形成前に、後に形成されるＮｉＳｉ層の膜厚よりも浅い領域に注入し、ＮｉＳｉ層形成時の雪かき効果により、Ａｓを偏析させるプロセスにより、図１８の構造の半導体装置を製造することも可能である。
【００８９】
（第５の実施の形態）
本実施の形態の半導体装置は、いわゆるｎ型ショットキートランジスタである。ｎ型不純物層が存在しない、ショットキートランジスタであること以外は第２の実施の形態と同様である。したがって、第２の実施の形態と重複する内容については記載を省略する。
【００９０】
図２０は、本実施の形態の半導体装置の断面図である。このｎ型ＭＩＳＦＥＴ２００は、ｎ型不純物層が存在しないショットキートランジスタである。
【００９１】
本実施の形態の半導体装置によれば、第２の実施の形態の作用・効果に加えて、ｎ型不純物層が存在しないことにより、短チャネル効果の低減が可能であるという効果がある。
【００９２】
（第６の実施の形態）
本実施の形態の半導体装置は、ＳＯＩ構造の基板に形成されるｎ型ＭＩＳＦＥＴである。ＳＯＩ構造の基板に形成される以外は、第２の実施の形態と同様である。したがって、第２の実施の形態と重複する内容については記載を省略する。
【００９３】
図２１は、本実施の形態の半導体装置の断面図である。このｎ型ＭＩＳＦＥＴ２００は、支持基板１４８上に埋め込み酸化膜１５０を有するＳＯＩ構造のＳｉ基板１００に形成されている。
【００９４】
本実施の形態の半導体装置によれば、第２の実施の形態の作用・効果に加えて、ＳＯＩ構造の基板上に形成されることから、短チャネル効果の低減が可能であるという効果がある。
【００９５】
（第７の実施の形態）
本実施の形態の半導体装置は、第２の実施の形態のｎ型ＭＩＳＦＥＴと、ｐ型ＭＩＳＦＥＴを備えるＣＭＩＳ構造の半導体装置である。したがって、第２の実施の形態と重複する内容については記載を省略する。
【００９６】
図２２は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、Ｓｉ基板１００に、ｎ型ＭＩＳＦＥＴ２００とｐ型ＭＩＳＦＥＴ３００を有している。
【００９７】
ｎ型ＭＩＳＦＥＴ２００は、Ｓｉ基板１００に形成されたｐ型ウェル２０２に形成されており、第２の実施の形態のｎ型ＭＩＳＦＥＴと同様の構成を備えている。
【００９８】
また、ｐ型ＭＩＳＦＥＴ３００は、Ｓｉ基板１００に形成されたｎ型ウェル３０２上に形成されている。そして、チャネル領域３０４と、チャネル領域３０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８を備えている。また、チャネル領域３０４の両側にＮｉＳｉ層１０８で形成されたソース電極およびドレイン電極が形成されている。また、チャネル領域３０４の両側には、例えばＢを不純物とするｐ型不純物層３０６が形成されている。そして、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【００９９】
ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを組み合わせたいわゆるＣＭＩＳＦＥＴ回路においては、一般に、ｎ型ＭＩＳＦＥＴのチャネル抵抗が非常に低いため、ｐ型に比べてｎ型のシリサイド電極の界面抵抗が顕在化しやすい。本実施の形態によれば、問題となるｎ型ＭＩＳＦＥＴの界面抵抗を選択的に、簡便に低減することが可能となる。また、ｎ型ＭＩＳＦＥＴについては、その他、第２の実施の形態に記載した同様の作用・効果を得ることできる。
【０１００】
次に、本実施の形態の半導体装置の製造方法について説明する。図２３〜図２６は本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１０１】
まず、図２３に示すように、ｐ型のＳｉ基板１００に、素子分離領域１０２を形成する。この素子分離領域１０２は、ｎ型ＭＩＳＦＥＴが形成される第１の半導体領域２５０と、ｐ型ＭＩＳＦＥＴが形成される第２の半導体領域３５０との境界部に形成される。その後、ｐ型ウェル２０２およびｎ型ウェル３０２を不純物のイオン注入により形成する。
【０１０２】
そして、半導体領域２５０、３５０上にゲート絶縁膜２０６を形成する。さらに、ゲート絶縁膜２０６上に、ゲート電極２０８となるポリシリコン膜を堆積する。そして、リソグラフィー技術およびＲＩＥ等のエッチング技術により、ゲート絶縁膜２０６およびゲート電極２０８をパターン形成する。
【０１０３】
次に、ゲート電極２０８およびレジストをマスクに、Ａｓを、イオン注入により第１の半導体領域２５０のＳｉ基板１００中に導入する。これにより、ｎ型不純物層１０６を形成する。また、続けてゲート電極２０８およびレジスト（図示せず）をマスクに、Ｂを、イオン注入により第２の半導体領域３５０のＳｉ基板１００中に導入する。これにより、ｐ型不純物層３０６を形成する。
【０１０４】
次に、シリコン窒化膜を堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極２０８の側面部にのみ残す。これにより、側壁絶縁膜２１６を形成する。
【０１０５】
次に、図２４に示すように、Ｎｉ膜１１６をＳｉ基板１００上に形成する。すなわち、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１１６が接するよう堆積する。
【０１０６】
そして、その後、図２５に示すように、第１の熱処理として、例えば、ＲＴＡにより、４５０℃、１分程度のアニールを行い、Ｎｉ膜１１６をシリサイド化して、ＮｉＳｉ層１０８を形成する。この時、ポリシリコンのゲート電極２０８もすべて、ＮｉＳｉ化される。その後、薬液により未反応の余剰のＮｉ膜１１６を剥離する。このＮｉＳｉ層１０８が、ｎ型およびｐ型ＭＩＳＦＴのソース／ドレイン電極となる。
【０１０７】
次に、図２６に示すように、ゲート電極２０８、側壁絶縁膜２１６およびレジスト（図示せず）をマスクに、Ｓを、イオン注入により半導体領域２５０のＮｉＳｉ層１０８中に選択的に導入する。なお、Ｓはその飛程がＮｉＳｉ層１０８の膜厚未満となるように注入加速電圧を設定する。
【０１０８】
その後、例えば、５００℃、１分程度のアニールを第２の熱処理として行なう。この熱処理により、Ｓが高濃度に含有される界面層１０４を形成する。以上のようにして、図２２に示すＣＭＩＳ構造の半導体装置が形成される。
【０１０９】
なお、本実施の形態においては、半導体基板として、Ｓｉ基板を例に説明した。しかし、例えば、図２３と同様の構造で、ｐ型ウェル２０２の領域がＳｉで形成され、ｎ型ウェル３０２の領域がＳｉｘＧｅ１−ｘ（０＜ｘ＜１）またはＧｅで形成される半導体基板を用いても構わない。このような、半導体基板を用いることで、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれでキャリアの移動度が最適化され、高性能なＣＭＩＳ構造の半導体装置の実現が可能となる。
【０１１０】
（第８の実施の形態）
本実施の形態の半導体装置は、Ｓの界面層を備えるｎ型ＭＩＳＦＥＴと、Ｍｇ、Ｃａ、Ｂａ、Ｂの少なくともいずれか一つの元素を高濃度に含有する界面層を有するｐ型ＭＩＳＦＥＴを備えるＣＭＩＳ構造の半導体装置である。すなわち、ｐ型ＭＩＳＥＦＥＴが異なる以外は、第７の実施の形態の半導体装置と同様である。したがって、第７の実施の形態と重複する内容については記載を省略する。
【０１１１】
図２７は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、Ｓｉ基板１００に、ｎ型ＭＩＳＦＥＴ２００とｐ型ＭＩＳＦＥＴ３００を有している。
【０１１２】
ｎ型ＭＩＳＦＥＴ２００は、Ｓｉ基板１００に形成されたｐ型ウェル２０２に形成されており、第２の実施の形態のｎ型ＭＩＳＦＥＴと同様の構成を備えている。また、ｐ型ＭＩＳＦＥＴ３００は、Ｍｇ、Ｃａ、Ｂａ、Ｂの少なくともいずれか一つの元素を１×１０２０ａｔｏｍｓ／ｃｍ３程度の高濃度に含有する界面層３３０を有すること以外は、第７の実施の形態と同様の構成を備えている。
【０１１３】
次に、本実施の形態の半導体装置の製造方法について説明する。図２８は本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１１４】
本実施の形態の製造方法においては、第７の実施の形態において、Ｓをイオン注入した後に、図２８に示すように、ゲート電極２０８、側壁絶縁膜２１６およびレジスト（図示せず）をマスクに、Ｍｇ、Ｃａ、Ｂａ、Ｂ、ＢＦ２の少なくともいずれか一つのイオン、例えばＭｇを、イオン注入により半導体領域３５０のＮｉＳｉ層１０８中に選択的に導入する。なお、イオン注入される元素は、その飛程がＮｉＳｉ層１０８の膜厚未満となるように注入加速電圧を設定する。
【０１１５】
その後、例えば、５００℃、１分程度のアニールを第２の熱処理として行なう。この熱処理により、Ｓの偏析によりＳが高濃度に含有される界面層１０４と、Ｍｇ、Ｃａ、Ｂａ、Ｂの少なくともいずれか一つの元素の偏析によりこれらの元素のいずれかを高濃度に含有する界面層３３０を形成する。以上のようにして、図２７に示すＣＭＩＳ構造の半導体装置が形成される。
【０１１６】
アクセプタが高濃度に偏析する界面層３３０は、ｐ型ＭＩＳＦＥＴのシリサイド電極における界面抵抗を低減する。よって、本実施の形態によれば、ＣＭＩＳＦＥＴを形成するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの両方のシリサイドのソース／ドレイン電極における界面抵抗を簡便なプロセスによって低減することが可能となる。また、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの両方のシリサイド電極における界面抵抗が低減された高性能なＣＭＩＳ構造の半導体装置が提供可能となる。
【０１１７】
（第９の実施の形態）
本実施の形態の半導体装置は、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴがともにショットキートランジスタであるＣＭＩＳ構造の半導体装置である。ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴの双方が、それぞれ、ｎ型不純物層と、ｐ型不純物層を有しない、ショットキートランジスタであること以外は第８の実施の形態と同様である。したがって、第８の実施の形態と重複する内容については記載を省略する。
【０１１８】
図２９は、本実施の形態の半導体装置の断面図である。ｎ型ＭＩＳＦＥＴ２００は、Ｓｉ基板１００に形成されたｐ型ウェル２０２に形成されており、ｎ型不純物層がない以外は第８の実施の形態のｎ型ＭＩＳＦＥＴと同様の構成を備えている。すなわち、ｎ型ＭＩＳＦＥＴ２００は、第５の実施の形態に記載したｎ型ＭＩＳＦＥＴと同様のショットキートランジスタである。
【０１１９】
また、ｐ型ＭＩＳＦＥＴ３００は、ｐ型不純物層がない以外は第８の実施の形態のｎ型ＭＩＳＦＥＴと同様の構成を備えている。すなわち、アクセプタであるｐ型不純物が界面層３３０に偏析する偏析ショットキートランジスタである。
【０１２０】
本実施の形態の半導体装置は、第８の実施の形態の製造方法から、ｎ型不純物層およびｐ型不純物層の形成プロセスを省略することで製造可能である。本実施の形態によれば、ｎ型不純物層およびｐ型不純物層をなくすことによって、第８の実施の形態の作用・効果に加え、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴ双方の短チャネル効果が改善するという効果がある。
【０１２１】
（第１０の実施の形態）
本実施の形態の半導体装置は、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴがともに偏析ショットートランジスタであるＣＭＩＳ構造の半導体装置である。ｎ型ＭＩＳＦＥＴが、偏析ショットキートランジスタであること以外は第９の実施の形態と同様である。したがって、第９の実施の形態と重複する内容については記載を省略する。
【０１２２】
図３０は、本実施の形態の半導体装置の断面図である。ｎ型ＭＩＳＦＥＴ２００は、Ｓに加えて、Ａｓが偏析した界面層２３０を有する以外は第９の実施の形態のｎ型ＭＩＳＦＥＴと同様の構成を備えている。すなわち、ｎ型ＭＩＳＦＥＴ２００は、第４の実施の形態に記載したｎ型ＭＩＳＦＥＴと同様の偏析ショットキートランジスタである。
【０１２３】
また、ｐ型ＭＩＳＦＥＴ３００は、アクセプタであるｐ型不純物が界面層３３０に偏析する偏析ショットキートランジスタである。すなわち、第９の実施の形態のｐ型ＭＩＳＦＥＴと同様の構成を備えている。
【０１２４】
本実施の形態の半導体装置は、第９の実施の形態の製造方法において、ＮｉＳｉ層１０８形成後、半導体領域２５０にＳをイオン注入するに先立ち、Ａｓをイオン注入する工程を加えることで製造可能である。本実施の形態によれば、ｎ型ＭＩＳＦＥＴを偏析ショットキートランジスタにすることにより、第９の実施の形態の作用・効果に加え、ｎ型ＭＩＳＦＥＴの界面抵抗が更に改善するという効果がある。
【０１２５】
（第１１の実施の形態）
本実施の形態の半導体装置は、Ｆｉｎ型構造を有するｎ型ＭＩＳＦＥＴである。Ｆｉｎ型構造であること以外は第２の実施の形態と同様である。したがって、第２の実施の形態と重複する内容については記載を省略する。
【０１２６】
図３１は、本実施の形態の半導体装置の斜視図である。
【０１２７】
図３１に示すように、本実施の形態の半導体装置は、例えば、Ｓｉ基板１００上に、Ｆｉｎ型のｎ型ＭＩＳＦＥＴ２００を有している。そして、ｎ型ＭＩＳＦＥＴ２００は、チャネル領域２０４を挟んで両側に、例えばＮｉＳｉ層１０８で形成されたソース電極およびドレイン電極と、Ｓが高濃度に偏析した界面層１０４と、ｎ型不純物層１０６を有している。
【０１２８】
そして、このチャネル領域２０４は、Ｓｉ基板１００に垂直なＦｉｎ形状をしている。そして、相対する２つの側面を有している。そして、この２つの側面上に、それぞれ、例えばＳｉ酸化膜からなるゲート絶縁膜（図示せず）が形成されている。そのゲート絶縁膜上に、ＮｉＳｉからなるゲート電極２０８が形成されている。このように、本実施の形態のｎ型ＭＩＳＦＥＴは、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【０１２９】
Ｆｉｎ型ＭＩＳＦＥＴは、ゲートの支配力が非常に強いため、ドレイン電界によるソース端でのバリア低下（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇを抑えることができ、短チャネル効果に強いという特徴を持っている。
【０１３０】
よって、本実施の形態の半導体装置によれば、第２の実施の形態の効果に加え、短チャネル効果を抑制するという効果を得ることが可能となる。
【０１３１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１３２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。
【０１３３】
例えば、半導体基板については、Ｓｉ基板を例に説明したが、必ずしもＳｉ基板に限られことはなく、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）基板、ＳｉＣ基板あるいはＧｅ基板を適用することも可能である。また、Ｓｉ基板上に形成されるＭＩＳＦＥＴのソース／ドレイン領域が、ＳｉＣ、ＳｉＧｅその他のＳｉ以外の半導体で形成される構造であっても構わない。
【０１３４】
また、上記の各実施の形態の要素を適宜、他の実施の形態に適用することも可能である。
【０１３５】
本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１３６】
【図１】第１の実施の形態の半導体装置の断面図。
【図２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図６】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図７】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図８】第１の実施の形態の半導体装置のショットキーダイオード特性の第２の熱処理条件依存性を示す図。
【図９】第１の実施の形態の半導体装置のＳ濃度プロファイルを示す図。
【図１０】Ｓのイオン注入工程順とショットキーダイオード特性の関係を示す図。
【図１１】ショットキー障壁高さのイオン注入元素およびプロセス依存性を示す図。
【図１２】第２の実施の形態の半導体装置の断面図。
【図１３】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１４】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１５】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１６】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１７】第３の実施の形態の半導体装置の断面図。
【図１８】第４の実施の形態の半導体装置の断面図。
【図１９】第４の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２０】第５の実施の形態の半導体装置の断面図。
【図２１】第６の実施の形態の半導体装置の断面図。
【図２２】第７の実施の形態の半導体装置の断面図。
【図２３】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２４】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２５】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２６】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２７】第８の実施の形態の半導体装置の断面図。
【図２８】第８の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２９】第９の実施の形態の半導体装置の断面図。
【図３０】第１０の実施の形態の半導体装置の断面図。
【図３１】第１１の実施の形態の半導体装置の斜視図。
【符号の説明】
【０１３７】
１００      半導体基板
１０４      界面層
１０６      ｎ型不純物層
１０８      ＮｉＳｉ層
１１２      コンタクト電極
１１６      Ｎｉ膜
２００      ｎ型ＭＩＳＦＥＴ
２０４      チャネル領域
２０６      ゲート絶縁膜
２０８      ゲート電極
２３０      界面層
３００      ｐ型ＭＩＳＦＥＴ
３０４      チャネル領域
３０６      ｐ型不純物層
３３０      界面層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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