(57)【要約】【課題】容量素子と抵抗素子とを立体に構成した素子においては、その容量素子の上部電極と抵抗素子とが兼用されているため、容量素子の容量値を大きくできないという問題があった。【解決手段】  本発明の半導体装置の構造は、容量素子と抵抗素子とを立体に構成しても容量素子の容量値を大きくすることができる。すなわち、容量素子の下部電極に凹部または段差部を設け、そこに上部電極を入り込むように設けている。このような構成にすることにより、上部電極と下部電極との接触面積が増えるため、上部電極を抵抗素子としていても、その抵抗値を下げることなく、容量素子の容量値を大きくすることができる。また、下部電極に凹部または段差部を設けているため、平坦化することができる。【選択図】図１
2010232307.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に設ける第１電極と第２電極とを平面的に重ね、その間に所定の誘電率を有する誘電膜または空隙を設けてなる容量素子を有し、該第２電極を抵抗素子として用いる半導体装置において、
前記第１電極は、前記第２電極と対向する主面に所定の断面形状を有する凹部または段差部を備え、
前記第２電極は、前記凹部または前記段差部に入り込むように設けることを特徴とする半導体装置。
【請求項２】
前記凹部または前記段差部は、その断面形状がテーパー形状を有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２電極は、前記第１電極の前記凹部または前記段差部を設けない前記主面と対向する部分に羽根部を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１電極は、前記凹部を複数備え、それぞれの前記凹部は、断面形状が異なることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電極で構成される容量素子と抵抗素子とを組み込んだ半導体装置に関し、特に容量素子の一方の電極を抵抗素子として用いる半導体装置に関する。
【背景技術】
【０００２】
従来、容量素子は第１電極（例えば、下部電極）と第２電極（例えば、上部電極）とを対向させ、それらが対向する部分に、所定の誘電率を有する誘電膜または空隙を設けて形成している。このような容量素子の電極は、ポリシリコンを用いることができる。
ポリシリコンは、抵抗素子の材料として用いることができるから、ポリシリコンを用いた容量素子と抵抗素子とを一体に形成する半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に示した従来技術は、半導体基板の上部に２層ポリシリコン容量素子とポリシリコン抵抗素子とを立体的に形成し、ポリシリコン抵抗素子を、２層ポリシリコン容量素子の第２電極を利用して形成している。つまり、抵抗素子と第２電極とが兼用されている。
【０００４】
このような構成は、抵抗と容量とで構成するフィルタ回路などに好適であり、フィルタ回路を必要とするアナログ回路用の半導体装置として用いられている。また、それぞれ２つの素子を並べて配置する必要がないため、回路の小型化ができるため、微小な半導体装置に適している。
【０００５】
特許文献１に示した従来技術を図を用いて説明する。以下、図５は、特許文献１に示した従来技術をその主旨を逸脱しないように配慮しつつ、説明しやすいように書き直した図であって、半導体装置の平面及び断面を模式的に示した図である。
【０００６】
図５（ａ）は平面図、図５（ｂ）は図５（ａ）の切断線Ｘ−Ｘ’に沿った断面図である。図５において、９２はシリコン基板、９３はフィールド絶縁膜などの絶縁性領域である絶縁膜、９４は下層ポリシリコン層、９５は２層ポリシリコン容量素子の誘電体である絶縁膜、Ｒ１〜Ｒ４はポリシリコン抵抗素子であり、かつ２層ポリシリコン容量の上層ポリシリコン層９６を兼ねる。便宜的にＲ１〜Ｒ４全体を上層ポリシリコン層９６と呼ぶことにする。ＣＨはコンタクトホールである。
【０００７】
Ｒ１〜Ｒ４まではＣＨを介してメタル配線９１１〜９１５で接続されており、メタル配線９１１に一方の電位、メタル配線９１５に他方の電位を与えることで、抵抗素子として作用する。
【０００８】
また、メタル配線９１６に一方の電位、メタル配線９１１またはメタル配線９１５に他方の電位を与えることで、容量素子として作用する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３６８１０５号公報（第５頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に示した従来技術は、上層ポリシリコン層９６を容量素子の上層電極及び抵
抗素子Ｒ１〜Ｒ４として立体的に構成しているため、これらを同一平面上に形成する場合より半導体基板上の占有面積を小さくできるという利点があるが、発明者が検討したところ、容量値を大きくできないという問題があることがわかった。
【００１１】
すなわち、上層ポリシリコン層９６は所定の抵抗値を得るために平面的に短冊状にする必要があり、面積が小さくなる。その結果、上層ポリシリコン層と下層ポリシリコン層とが対向する面積が小さくなってしまい、容量値が大きくできないのである。
【００１２】
このような問題を解決するには、上層ポリシリコン層と下層ポリシリコン層とが対向する面積を大きくすればよいが、上層ポリシリコン層の面積を大きくすると、抵抗値が小さくなるなどして、所定の値から外れてしまうことになる。
【００１３】
すなわち、特許文献１に示した従来技術は、一定の抵抗値または容量値をもつ半導体装置には適用できるが、より大きい抵抗値やより大きい容量値を得ようとする場合には適用できなかった。
【００１４】
また、上層ポリシリコン層９６をそのまま下層ポリシリコン層９４の上部に配設しているため、容量素子の表面には凹凸ができてしまうため、近年の半導体装置では主流になりつつある半導体基板表面部分の平坦化に不向きである。
【００１５】
本発明は、このような問題を解決するためになされるものであって、容量値を大きくでき、かつ抵抗値を所定の値に変更できる半導体装置を提供するものである。
【課題を解決するための手段】
【００１６】
上記した目的を達するため、本発明の半導体装置は、以下に記した構成を採用するものである。
【００１７】
半導体基板の上部に設ける第１電極と第２電極とを平面的に重ね、その間に所定の誘電率を有する誘電膜または空隙を設けてなる容量素子を有し、第２電極を抵抗素子として用いる半導体装置において、
第１電極は、第２電極と対向する主面に所定の断面形状を有する凹部または段差部を備え、第２電極は、この凹部または段差部に入り込むように設けることを特徴とする。
【００１８】
このような構成にすれば、容量素子の容量値を大きくすることができる。また、凹部を設けているから、素子の表面を平坦化することもできる。
【００１９】
凹部または段差部は、その断面形状がテーパー形状を有するようにしてもよい。
【００２０】
このような構成にすれば、容量素子の容量値をより大きくすることができる。
【００２１】
第２電極は、第１電極の凹部または段差部を設けない主面と対向する部分に羽根部を有するようにしてもよい。
【００２２】
このような構成にすれば、羽根部の部分だけ容量素子の容量値をさらに大きくすることができる。
【００２３】
第１電極は、凹部を複数備え、それぞれの凹部は、断面形状が異なるようにしてもよい。
【００２４】
このような構成にすれば、第２電極で構成する抵抗素子の抵抗値などの都合に合わせる
ことができるので、便利である。
【発明の効果】
【００２５】
本発明は、第２電極が第１電極の主面に設けている凹部または段差部に入り込むようになっているため、第１電極と第２電極とが対向する面積を増やすことができ、容量値を大きくすることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の第１の実施形態を説明する平面図および断面図である。
【図２】本発明の半導体装置の第２の実施形態を説明する断面図である。
【図３】本発明の半導体装置の第３の実施形態を説明する平面図および断面図である。
【図４】本発明の半導体装置の第４の実施形態を説明する平面図および断面図である。
【図５】特許文献１に示した従来技術を説明するための平面図および断面図である。
【発明を実施するための形態】
【００２７】
本発明の半導体装置の実施形態では、半導体基板をシリコン半導体基板、その上部に設ける第１電極および第２電極をポリシリコンで形成する例を用いて説明する。第１電極と第２電極との間には電荷を蓄積するため、所定の誘電率を有する誘電膜を設ける例を用いて説明する。
【００２８】
本発明の半導体装置は、下側に設ける第１電極のポリシリコンの表面に凹部または段差部を設け、そこに入り込むように上側に第２電極を設けるのであるが、この凹部または段差部に誘電膜を備えるため、第１電極と第２電極とが対向する面積が増えて、容量素子の容量値を増加することができる。
上側の第２電極を抵抗素子として用いるが、容量値を増加させようとするとき、その第２電極の線幅を広くする必要がないので、抵抗値が低下してしまうことなく、高い容量値を得ることができるのである。
以下、本発明の半導体装置の実施形態を図面を参照しながら説明する。
【実施例１】
【００２９】
[第１の実施形態の説明：図１（ａ）、（ｂ）]
以下、第１の実施形態を図１を参照して説明する。図１（ａ）は平面図、図１（ｂ）は図１（ａ）に示す切断線Ａ−Ａ’に沿った断面図である。
【００３０】
図１において、１は半導体基板、２は絶縁膜、３は第１の電極、４は誘電膜、５は第２の電極である。３０は第１の電極に設ける凹部、３１は第１の電極に設ける段差部である。
同様に図１において、６は第１の電極３の主面である第１の主平面、７は第１の主平面６と並行する第２の主平面である。３ａは第１の主平面の側面である。８は中間絶縁膜、１０〜１５はメタル配線、ＣＨはコンタクトホールである。
【００３１】
図１に示すように、シリコン半導体で構成する半導体基板１の上部にシリコン酸化膜などの絶縁膜２を設けている。この絶縁膜２の上部にポリシリコンで構成する第１の電極３を設けている。
第１の電極３は、絶縁膜２と接する側の面（図面の下側の面）を第１の主面６としており、この第１の主面６と並行する面（図面の上側の面）が第２の主面７となっている。
【００３２】
第１の電極３は、第２の主面７の所定の部分に、凹部３０と段差部３１を設けている。図１に示す例では、２つの凹部３０と２つの段差部３１を有している。図１に示す例では、凹部３０の断面形状は、矩形となっている。段差部３１は、第１の電極３の端部に位置する。つまり、第２の主平面７から側面３ａにまたがる段差の部分が段差部３１となっている。
【００３３】
凹部３０と段差部３１との内部には、容量素子としての電荷を蓄積するための誘電膜４が設けてある。誘電膜４は、特に限定しないが、シリコン酸化膜、シリコン窒化膜、またはそれらの複合膜を用いてもよい。もちろん、その他の材料についても用いることができる。
【００３４】
第１の電極３の第２の主面７に設ける凹部３０および段差部３１の内部に入り込むように第２の電極５を設けている。図１に示す例では、凹部３０および段差部３１に第２の電極５がすべて入り込んでいる例を示している。
このように、第１の電極３、凹部３０または段差部３１の内部の誘電膜４、第２の電極４で、容量素子を構成する。
【００３５】
第１の電極３および第２の電極５を、メタル配線１０〜１５と電気的に絶縁するため、中間絶縁膜８を第１の電極３および第２の電極５との上部に設けている。なお、中間絶縁膜８は、特に限定しないが、ＣＶＤ酸化膜などの絶縁膜を用いることができる。この中間絶縁膜８の上部にはメタル配線１０〜１５が設けてある。なお、メタル配線は、特に限定しないが、アルミニウムや銅、これらの合金を用いることができる。
【００３６】
中間絶縁膜８にはコンタクトホールＣＨが開口してある。コンタクトホールＣＨは、メタル配線１０〜１５と第１の電極３および第２の電極５とに電気信号を印加できるように、双方が平面的に重なるように設けており、メタル配線１０〜１５はコンタクトホールＣＨを介して第１の電極３および第２の電極５と電気的に接続する。
このように、第２の電極５は、メタル配線と接続することで、抵抗素子を構成することができる。
【００３７】
容量素子として動作させるときの具体的な例としては、図示しない電源手段または信号発生手段の一方の信号線とメタル配線１０とを電気的に接続し、同じく電源手段または信号発生手段の他方の信号線とメタル配線１１とを電気的に接続する。双方のメタル配線の電位差により、誘電膜４に所定の電荷が蓄積される。
【００３８】
抵抗素子として動作させるときの具体的な例としては、図示しない電源手段または信号発生手段の一方の信号線とメタル配線１０とを電気的に接続し、同じく電源手段または信号発生手段の他方の信号線とメタル配線１５とを電気的に接続する。双方のメタル配線の間に電流が流れる経路が構成されるのである。
【００３９】
なお、容量素子と抵抗素子とを立体的に構成しているが、中間絶縁膜８は、凹部３０および段差部３１に第２の電極５がすべて入り込んでいるため、段差がなくフラットになっている。このため、中間絶縁膜８の上部に別の膜や配線を形成するときであっても、平坦化されており、断線などの問題を生じないのである。
【実施例２】
【００４０】
[第２の実施形態の説明：図２]
以下、第２の実施形態を図２を参照して説明する。図２は、第１の実施形態の図１（ｂ）と同様な方向から見た断面図である。なお、すでに説明した構成には同一の番号を付与している。
【００４１】
第２の実施形態と第１の実施形態との相違点は、第１の電極３に設ける凹部３０および段差部３１の形状である。図２に示すように、凹部３０および段差部３１の断面はテーパー形状となっている。
【００４２】
このような構成にすれば、第１の電極３と第２の電極５との間の接触面積がより増えるため、より大きな容量値を得ることができるのである。
なお、図２に示す凹部３０および段差部３１のテーパー形状は、第１の電極３の第２の主平面７から第１の主平面６に向かって内径が小さくなるような形状を示したが、これに限定するものではない。その逆に、第２の主平面７から第１の主平面６に向かって内径が大きくなるような形状、いわゆる逆テーパー形状を有していてもよいでのある。
【００４３】
このように、大切なことは、凹部３０および段差部３１の断面がテーパー形状を有することで第１の電極３と第２の電極５との間の接触面積を増やすということであって、テーパー形状をなす凹部３０および段差部３１の内壁の角度などは、適宜変更することができる。
【実施例３】
【００４４】
[第３の実施形態の説明：図３（ａ），（ｂ）]
以下、第３の実施形態を図３を参照して説明する。図３（ａ）は平面図、図３（ｂ）は図３（ａ）に示す切断線Ｂ−Ｂ’に沿った断面図である。なお、すでに説明した構成には同一の番号を付与している。
【００４５】
図３において、９は第２電極５に設ける羽根部、４ａは羽根部９と平面的に重なる誘電膜４の突出部である。
【００４６】
第３の実施形態と第１の実施形態との相違点は、第２電極５に羽根部９を有している点である。羽根部９は、第１電極３の第２の主面７の凹部３０および段差部３１を設けない部分と対向するように設けている。
【００４７】
図３に示すように、羽根部９は、第２の電極５の端部を延長したものである。羽根部９は、第２の主面７と平行して、凹部３０および段差部３１を設けない部分に向かって延長しており、その下面は第２の主面７と対向している。つまり、第２の主面７に沿って第２の電極５が庇のように張り出している。
【００４８】
このような羽根部９の下部には誘電膜４の突出部４ａも設けている。突出部４ａは、平面的に羽根部９と重なって設けている。突出部４ａは、誘電膜４と同一の材料で構成することができるが、もちろん、異なる材料で構成してもかまわない。
【００４９】
このような構成にすれば、第１の電極３と第２の電極５との間の接触面積が羽根部９の分だけ増えるため、さらに大きな容量値を得ることができるのである。
羽根部９は、第２電極５とは異なる材料で構成することもできる。特に限定しないが、タングステンやアルミニウムなどの金属やそれらの複合膜、またはシリサイド膜などのシリコン化金属膜を用いることができる。
【００５０】
なお、羽根部９を設けることによって、抵抗素子としての第２の電極５は、その線幅が広くなるため、抵抗値が減少する。このため、羽根部９の幅は、抵抗素子としての抵抗値を鑑みて、設定すればよい。
【実施例４】
【００５１】
[第４の実施形態の説明：図４（ａ），（ｂ）]
以下、第４の実施形態を図４を参照して説明する。図４（ａ）は平面図、図４（ｂ）は図４（ａ）に示す切断線Ｃ−Ｃ’に沿った断面図である。なお、すでに説明した構成には同一の番号を付与している。
【００５２】
図４において、３０ａ〜３０ｃは凹部、３１ａは段差部である。４０〜４３は誘電膜、４０ａは誘電膜４０の突出部である。５０〜５３は第２の電極、６０〜６８はメタル配線である。
【００５３】
すでに説明した実施形態では、第１の電極上の複数の第２の電極をメタル配線で接続する例を示したが、第４の実施形態は、それぞれ別のメタル配線で接続し、共通の電極となる第１の電極３に対してそれぞれ独立した容量素子とする例である。もちろん、それぞれの第２の電極は、独立したメタル配線で接続しているため、抵抗素子もそれぞれ独立している。
【００５４】
図４に示すように、１つ目の抵抗素子と容量素子とは、第１の電極３の上部の凹部３０ａ、誘電膜４０と突出部４０ａ、第２の電極５０および羽根部９で形成しており、メタル配線６０，６１が接続している。
２つ目の抵抗素子と容量素子とは、第１の電極３の上部の凹部３０ｂ、誘電膜４１、第２の電極５１で形成しており、メタル配線６３，６４が接続している。なお、凹部３０ｂはその断面がテーパー形状を有している。
【００５５】
同じく図４に示すように、３つ目の抵抗素子と容量素子とは、第１の電極３の上部の凹部３０ｃ、誘電膜４２、第２の電極５２で形成しており、メタル配線６５，６６が接続している。
４つ目の抵抗素子と容量素子とは、第１の電極３の上部の段差部３１ａ、誘電膜４３、第２の電極５３で形成しており、メタル配線６７，６８が接続している。
なお、第１の電極３には、メタル配線６２が接続している。
【００５６】
このような構成にすれば、各抵抗素子および各容量素子を回路の都合に合わせて運用することができる。一般に、アナログ回路は、それぞれ異なる抵抗値や容量値の要求が多いが、そのような回路の要求に応じることができる。
【００５７】
以上説明した各実施形態にあっては、第１の電極と第２の電極との間で電荷を蓄積する部分を誘電膜として説明したが、この部分を空隙としてもよい。つまり、誘電体を空気とするのである。このような構造にするためには、第１の電極と第２の電極との間を支える別の膜を用いることで構成することができる。このような構成は、公知のエアギャップ型のコンデンサの構成と同様であるため、公知技術を用いて構成することができる。
【産業上の利用可能性】
【００５８】
本発明の半導体装置は、抵抗素子の抵抗値を下げることなく容量素子の容量値を上げることができる。このため、抵抗値や容量値の要求が多いアナログ回路向けの半導体装置として好適である。
【符号の説明】
【００５９】
１  半導体基板
２  絶縁膜
３  第１の電極
３ａ  第１の主平面の側面
４  誘電膜
４ａ  誘電膜４の突出部
５  第２の電極
６  第１の主平面
７  第２の主平面
８  中間絶縁膜
９  羽根部
１０〜１５  メタル配線
３０、３０ａ、３０ｂ、３０ｃ  凹部
３１、３１ａ  段差部
４０〜４３  誘電膜
４０ａ  誘電膜４０の突出部
５０〜５３  第２の電極
６０〜６８  メタル配線
ＣＨ  コンタクトホール
【図１】
2010232307.tif 000003
【図２】
2010232307.tif 000004
【図３】
2010232307.tif 000005
【図４】
2010232307.tif 000006
【図５】
2010232307.tif 000007