(57)【要約】【課題】アナログ信号を精度よく高分解能でデジタル信号に変換するアナログデジタル変換装置を提供する。【解決手段】アナログデジタル変換装置が、アナログ入力信号Ｖｉｎに応じてパルス信号を遅延させる複数の遅延ユニット１が接続されたパルス遅延回路１０１と電圧ＶＣＫに応じて基準クロックＣＫ０を遅延させ、一定間隔の位相に遅延させた複数のサンプリングクロックＣＫを出力するクロック発生回路２０１と、サンプリングクロックＣＫに同期してパルス信号の位置を検出し、数値データを出力する複数のパルス位置数値化部１０３と、クロック発生回路２０１の遅延ユニットにおける遅延時間が遅延ユニット１の遅延時間をパルス位置数値化部１０３の個数で除算した値と等しくなる電圧ＶＣＫを生成する昇圧回路２０２と、全ての数値データを加算し、加算結果を出力する加算部１０４と、を備える。【選択図】図１
2010287943.tif 000002
【特許請求の範囲】
【請求項１】
アナログデジタル変換対象であるアナログ入力信号を第１の駆動電圧とし、該第１の駆動電圧に応じてパルス信号を遅延させる複数の第１の遅延ユニットが接続されたパルス遅延回路と、
第２の駆動電圧に応じて基準クロックを遅延させる複数の第２の遅延ユニットを有し、当該基準クロックを前記第２の遅延ユニットの接続数に応じて互いに異なる一定間隔の位相に遅延させた複数のサンプリングクロックを出力するクロック発生回路と、
前記サンプリングクロックに同期して前記パルス信号の位置を検出し、当該位置を示す数値データを出力する複数のパルス位置数値化部と、
前記第２の遅延ユニットの遅延時間が、前記第１の遅延ユニットの遅延時間を前記複数のパルス位置数値化部の個数で除算した値と等しくなる前記第２の駆動電圧を生成する昇圧回路と、
前記複数のパルス位置数値化部が出力した前記数値データを加算し、前記加算結果であるデジタル信号を出力する加算部と、
を備えることを特徴とするアナログデジタル変換装置。
【請求項２】
前記昇圧回路は、前記第１の駆動電圧を増幅し、前記第２の駆動電圧として出力することを特徴とする請求項１に記載のアナログデジタル変換装置。
【請求項３】
前記昇圧回路は、前記第２の遅延ユニットの遅延時間が、前記第１の遅延ユニットの遅延時間を前記複数のパルス位置数値化部の個数で除算した値と等しくなるように前記第１の駆動電圧を増幅する調整部を備えることを特徴とする請求項１に記載のアナログデジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置に関する。
【背景技術】
【０００２】
図６は、従来のパルス遅延型アナログデジタル変換装置の構成を示す図である。従来のアナログデジタル変換装置１００は、２のｎ乗個（ｎは自然数）の遅延ユニット１を有するパルス遅延回路１０１と、クロック発生回路１０２と、ｍ個のパルス位置数値化部１０３と、加算器１０４と、を備える。
【０００３】
パルス遅延回路１０１は、縦続接続された複数の遅延ユニット１を備える。各遅延ユニット１は、インバータ等のゲート回路であって、駆動電圧としてアナログ入力信号Ｖｉｎが印加される。初段の遅延ユニット１には、パルス信号ＰＡが入力される。次段以降の各遅延ユニット１には、前段の遅延ユニット１の出力が入力される。ここで、各遅延ユニット１は、印加された駆動電圧（アナログ入力信号Ｖｉｎ）が低いほど入力信号（パルス信号ＰＡ）を長く遅延させる電圧特性を備える。
【０００４】
クロック発生回路１０２は、基準クロックＣＫ０を用いて、値ｍが１増えるごとに位相が一定間隔ずつ遅れている複数のサンプリングクロックＣＫ１〜ＣＫｍを生成して出力する。またクロック発生回路１０２は、これらのサンプリングクロックを、それぞれに対応するパルス位置数値化部１０３に出力する。
【０００５】
パルス位置数値化部１０３は、クロック発生回路１０２から入力されたサンプリングクロックのエッジに同期して、サンプリング時間内にパルス信号ＰＡが通過した遅延ユニット１の個数（走行位置）を検出する。各パルス位置数値化部１０３は、検出した走行位置を示す数値データＤＴ１〜ＤＴｍを加算器１０４に出力する。加算器１０４は、これらの数値データＤＴ１〜ＤＴｍを全て加算し、（ｎ＋ｌｏｇ２ｍ）ビットの数値データＤＴＡとして出力する。
【０００６】
次に、クロック発生回路１０２の構成を説明する。図７は、従来のクロック発生回路の構成を示す図である。クロック発生回路１０２は、複数の反転回路（ＩＮＶ０〜ＩＮＶｍ）を備える。これらの反転回路は、Ｐチャネルトランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＮチャネルトランジスタとで構成される。ここで、各トランジスタは、値ｍが１増えるごとにサンプリングクロックＣＫ１〜ＣＫｍの位相が一定間隔ずつ遅れるようにサイズ調整（ゲート長Ｌｐ、ＬＮ、幅Ｗｐ、ＷＮ）されている。
【０００７】
図８は、各サンプリングクロックＣＫ１〜ＣＫｍの位相を示す図である。ここで、基準クロックＣＫ０及びサンプリングクロックＣＫ１の周期Ｔｓは、遅延ユニット1の遅延時間Ｔｄよりも充分に長い時間であるものとする。
【０００８】
図８に示すように、遅延ユニット１の遅延時間Ｔｄをパルス位置数値化部１０３の個数ｍで除算した値（Ｔｄ／ｍ）をΔＴとすると、ｉ番目（ｉ＝１，２，…，ｍ）のサンプリングクロックＣＫｉは、サンプリングクロックＣＫ１に対して、位相が（（ｉ−１）×ΔＴ）だけ遅れたものとなっている。各パルス位置数値化部１０３は、サンプリングクロックＣＫ１の立ち上がり時刻ｔ０から、当該パルス位置数値化部１０３に入力されたサンプリングクロックの２つ目の立ち上がり時刻までをサンプリング時間として動作する。
【０００９】
例えば、図８の最下段に示すサンプリングクロックＣＫｍが入力されたパルス位置数値化部１０３は、最も長いサンプリング時間（Ｔｓ＋（ｍ−１）×ΔＴ）でパルス信号ＰＡの走行位置を検出する。したがって、このパルス位置数値化部１０３が出力する数値データＤＴｍは、数値データＤＴ１〜ＤＴｍの最大値となる。
【００１０】
図９は、数値データＤＴ１〜ＤＴｍと、数値データＤＴＡを説明する図である。横軸は、アナログ入力信号（入力電圧）Ｖｉｎを示す。縦軸は、出力データ（数値データ）ＤＴ１〜ＤＴｍ（左図）と、数値データＤＴＡ（右図）を示し、１目盛が１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となっている。出力データ１ＬＳＢあたりのアナログ入力信号（入力電圧）Ｖｉｎを、以下、Ｖｄとする。例えば、数値データＤＴ２は、Ｖｄをｍで除算した値（Ｖｄ／ｍ）だけ、数値データＤＴ１が入力電圧Ｖｉｎの軸方向にシフトされた波形となる。なぜなら、数値データＤＴ２は、数値データＤＴ１よりもサンプリング時間がΔＴだけ長いためである。同様に、数値データＤＴ３は、数値データＤＴ２が（Ｖｄ／ｍ）だけシフトされた波形となる。したがって、左図の最下段のＤＴｍは、数値データＤＴ１が（（ｍ−１）×Ｖｄ／ｍ）だけシフトされた波形となる。
【００１１】
出力データ（数値データ）ＤＴＡは、加算器１０４が出力データＤＴ１〜ＤＴｍを加算することにより生成される。このため、数値データＤＴＡは、電圧分解能（Ｖｄ／ｍ）及びダイナミックレンジがｍ倍向上した（ｎ＋ｌｏｇ２ｍ）ビットのデジタルデータとなる。
【００１２】
このようにして、従来のパルス遅延型アナログデジタル変換装置は、アナログ入力信号Ｖｉｎを１ＬＳＢあたり（Ｖｄ／ｍ）の電圧分解能で数値データＤＴＡに変換する。ここでクロック発生回路１０２は、加算前の電圧分解能Ｖｄを値ｍで均等に分割するために、正確にΔＴずつ位相が遅れた複数のサンプリングクロックを生成する必要がある。このため、クロック発生回路１０２の各トランジスタは、正確なサイズで製造されなければならなかった（特許文献１参照)。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−７３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、トランジスタを正確なサイズで製造するには、製造時にエッチング誤差を抑える必要があり、技術的な困難がある。このため、従来のパルス遅延型アナログデジタル変換装置は、トランジスタのサイズばらつきのために、アナログ入力信号Ｖｉｎを数値データＤＴＡに精度よく変換することができないという問題があった。
【００１５】
本発明は、前記の点に鑑みてなされたものであり、アナログ信号をデジタル信号に精度よく高分解能で変換するアナログデジタル変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、上記の課題を解決するためになされたものであり、アナログデジタル変換対象であるアナログ入力信号を第１の駆動電圧とし、該第１の駆動電圧に応じてパルス信号を遅延させる複数の第１の遅延ユニットが接続されたパルス遅延回路と、第２の駆動電圧に応じて基準クロックを遅延させる複数の第２の遅延ユニットを有し、当該基準クロックを前記第２の遅延ユニットの接続数に応じて互いに異なる一定間隔の位相に遅延させた複数のサンプリングクロックを出力するクロック発生回路と、前記サンプリングクロックに同期して前記パルス信号の位置を検出し、当該位置を示す数値データを出力する複数のパルス位置数値化部と、前記第２の遅延ユニットの遅延時間が、前記第１の遅延ユニットの遅延時間を前記複数のパルス位置数値化部の個数で除算した値と等しくなる前記第２の駆動電圧を生成する昇圧回路と、前記複数のパルス位置数値化部が出力した前記数値データを加算し、前記加算結果であるデジタル信号を出力する加算部と、を備えることを特徴とするアナログデジタル変換装置である。
【００１７】
また本発明は、前記昇圧回路が、前記第１の駆動電圧を増幅し、前記第２の駆動電圧として出力することを特徴とするアナログデジタル変換装置である。
【００１８】
また本発明は、前記昇圧回路が、前記第２の遅延ユニットの遅延時間が、前記第１の遅延ユニットの遅延時間を前記複数のパルス位置数値化部の個数で除算した値と等しくなるように前記第１の駆動電圧を増幅する調整部を備えることを特徴とするアナログデジタル変換装置である。
【発明の効果】
【００１９】
本発明によれば、アナログデジタル変換装置が、遅延ユニットの接続数を違えることによって、互いに異なる一定間隔の位相に遅延させた複数のサンプリングクロックを生成する。アナログデジタル変換装置は、これらのサンプリングクロックに同期してパルス信号の位置を検出するので、精度よく高分解能でアナログデジタル（ＡＤ）変換することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態におけるアナログデジタル変換装置の構成を示す図である。
【図２】本発明の一実施形態におけるクロック発生回路の構成例を示す図である。
【図３】本発明の一実施形態におけるサンプリングクロックの位相を示す図である。
【図４】本発明の一実施形態における昇圧回路の構成例を示す図である。
【図５】本発明の一実施形態におけるパルス位置数値化部を示す図である。
【図６】従来のパルス遅延型アナログデジタル変換装置の構成を示す図である。
【図７】従来のクロック発生回路の構成を示す図である。
【図８】各サンプリングクロックＣＫ１〜ＣＫｍの位相を示す図である。
【図９】数値データＤＴ１〜ＤＴｍと、数値データＤＴＡを説明する図である。
【発明を実施するための形態】
【００２１】
本発明を実施するための一実施形態について説明する。図１は、本発明の一実施形態におけるアナログデジタル変換装置の構成を示す図である。アナログデジタル変換装置２００は、パルス遅延回路１０１と、ｍ個（ｍは２以上の整数）のパルス位置数値化部１０３と、加算器１０４と、クロック発生回路２０１と、昇圧回路２０２と、を備える。アナログデジタル変換装置２００は、アナログ入力信号Ｖｉｎを数値データＤＴＡに変換するアナログデジタル変換を繰り返し実行する。
【００２２】
パルス遅延回路１０１は、縦列接続された２のｎ乗個（ｎは自然数）の遅延ユニット１を備える。各遅延ユニット１は、インバータ（ＩＮＶ、反転回路）であって、駆動電圧としてアナログ入力信号Ｖｉｎ（第１の駆動電圧）が印加される。初段の遅延ユニット１には、パルス信号ＰＡが入力される。次段以降の各遅延ユニット１には、前段の遅延ユニット１の出力が入力される。ここで、各遅延ユニット１は、アナログ入力信号Ｖｉｎが低いほど入力信号（パルス信号ＰＡ）を長く遅延させる電圧特性を備える。遅延ユニット１の出力は、次段の遅延ユニット１と、各パルス数値化部１０３と、昇圧回路２０２と、に出力される。以下、各遅延ユニット1の出力を、それぞれ出力順にＤ１〜Ｄｕ（ｕは、２のｎ乗）と表記する。なお、遅延ユニット１は、２個以上のインバータで構成されてもよい。
【００２３】
クロック発生回路２０１には、クロック駆動電圧Ｖｃｋ（第２の駆動電圧）と、基準クロックＣＫ０（周期Ｔｓ）と、が入力される。クロック駆動電圧Ｖｃｋは、クロック発生回路２０１の駆動電圧である。クロック発生回路１０２は、基準クロックＣＫ０を基準として、値ｍが１増えるごとに位相が一定間隔ずつ遅れている複数のサンプリングクロックＣＫ１〜ＣＫｍを生成して出力する。またクロック発生回路２０１は、これらのサンプリングクロックＣＫを、それぞれに対応するパルス位置数値化部１０３に出力する。さらに、クロック発生回路２０１は、サンプリングクロックＣＫｍを昇圧回路２０２に出力する。
【００２４】
またクロック発生回路２０１は、基準クロックＣＫ０を用いてクロックＣＫＩを生成し、昇圧回路２０２に出力する。ここでクロックＣＫＩは、基準クロックＣＫ０を１個のインバータによって遅延させたクロックである。クロック発生回路２０１の詳細は、図２及び図３で後述する。
【００２５】
昇圧回路２０２には、クロックＣＫＩと、サンプリングクロックＣＫｍと、遅延ユニット1の出力Ｄ１〜Ｄｕと、アナログ入力信号Ｖｉｎと、が入力される。昇圧回路２０２は、アナログ入力信号Ｖｉｎの電圧を増幅したクロック駆動電圧Ｖｃｋをクロック発生回路２０１に出力する。また昇圧回路２０２は、遅延ユニット１の出力Ｄ１〜Ｄｕの位相差に基づいて、クロック駆動電圧Ｖｃｋを制御する。昇圧回路２０２の詳細は、図４で後述する。
【００２６】
各パルス位置数値化部１０３には、サンプリングクロックＣＫ１〜ＣＫｍのうち対応する１つのクロックと、各遅延ユニット1の出力Ｄ１〜Ｄｕと、基準クロックＣＫ０又はサンプリングクロックＣＫ１と、が入力される。パルス位置数値化部１０３は、入力された各サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）のエッジに同期して、出力Ｄ１〜Ｄｕの有無を判定し、サンプリング時間内にパルス信号ＰＡが通過した遅延ユニット１の個数（走行位置）を検出する。各パルス位置数値化部１０３は、検出した走行位置を示すそれぞれの数値データＤＴ１〜ＤＴｍ（各ｎビット）を加算器１０４に出力する。パルス位置数値化部１０３の詳細は、図３及び図５で後述する。
【００２７】
加算器１０４は、これらの出力データＤＴ１〜ＤＴｍを加算し、数値データＤＴＡ（デジタル信号）を出力する。このため、数値データＤＴＡは、電圧分解能（Ｖｄ／ｍ）及びダイナミックレンジがｍ倍向上した（ｎ＋ｌｏｇ２ｍ）ビットのデジタルデータとなる。
【００２８】
次に、クロック発生回路２０１の詳細を説明する。図２は、本発明の一実施形態におけるクロック発生回路の構成例を示す図である。クロック発生回路２０１は、ＩＮＶ（インバータ、反転回路）０と、ｍ個の遅延ユニット８と、を備える。ここで、各遅延ユニット８は、パルス遅延回路１０１の遅延ユニット１と同構成を有する。また、ＩＮＶ０と遅延ユニット８は、駆動電圧（クロック駆動電圧Ｖｃｋ）が低いほど入力信号（クロック）を長く遅延させる電圧特性を備える。ここでクロック駆動電圧Ｖｃｋは、昇圧回路２０２から印加される電圧である。
【００２９】
基準クロックＣＫ０は、ＩＮＶ０の入力端子に接続される。ＩＮＶ０の出力端子は、初段の遅延ユニット８の入力端子に接続される。初段の遅延ユニット８の出力端子は、ＣＫ１に対応するパルス位置数値化部１０３と次段の遅延ユニット８の入力端子に接続される。同様に、最終段であるｍ段目の遅延ユニット８の出力端子は、ＣＫｍに対応するパルス位置数値化部１０３の入力端子に接続される。
【００３０】
ＩＮＶ０は、入力された基準クロックＣＫ０を反転し、クロックＣＫＩとして昇圧回路２０２の位相演算部２０５と初段の遅延ユニット８に出力する。初段の遅延ユニット８は、クロックＣＫＩを遅延させ、サンプリングクロックＣＫ１として、ＣＫ１に対応するパルス位置数値化部１０３と次段の遅延ユニット８とに出力する。同様に、最終段であるｍ段目の遅延ユニット８は、サンプリングクロックＣＫ（ｍ−１）を遅延させ、サンプリングクロックＣＫｍとして、ＣＫｍに対応するパルス位置数値化部１０３に出力する。
【００３１】
図２に示すように、各サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）は、それぞれが通過する遅延ユニット８の個数（接続数）が異なるために、値ｉに比例して位相が遅れるよう生成される。また、サンプリングクロックＣＫ１〜ＣＫｍのいずれも、少なくともＩＮＶ０及び初段の遅延ユニット８を通過する。このため、サンプリングクロックＣＫ１〜ＣＫｍのそれぞれの位相は、基準クロックＣＫ０又はサンプリングクロックＣＫ１のいずれを基準にして比較してもよい。
【００３２】
次に、各サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）の位相について説明する。サンプリング時間の決め方は、各サンプリングクロックＣＫｉが各遅延ユニット８により反転された回数が奇数回か偶数回かによって異なる。
【００３３】
図３は、本発明の一実施形態におけるサンプリングクロックの位相を示す図である。図３（Ａ）は、サンプリングクロックＣＫ１の立ち上がり時刻ｔ０を基準としたｍ個（一例として、ｍは５以上の奇数）のサンプリングクロックの位相を示す図である。図３（Ａ）において、奇数番目のサンプリングクロックＣＫｏ（ｏ＝１，３，…，ｍ）が入力されたパルス位置数値化部１０３は、時刻ｔ０におけるサンプリングクロックＣＫ１の立ち上がりと、それぞれ入力されたサンプリングクロックＣＫｏの立ち上がりとに同期して動作する。ここで、時刻ｔ０からサンプリングクロックＣＫｏの２番目の立ち上がりまでがサンプリング時間である。
【００３４】
また、偶数番目のサンプリングクロックＣＫｅ（ｅ＝２，４，…，ｍ−１）が入力されたパルス位置数値化部１０３は、時刻ｔ０におけるサンプリングクロックＣＫ１の立ち上がりと、それぞれ入力されたサンプリングクロックＣＫｅの立ち下りとに同期して動作する。ここで、時刻ｔ０からサンプリングクロックＣＫｅの２番目の立ち下りまでがサンプリング時間である。
【００３５】
また、図３（Ｂ）に示すように、各サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）の波形は、図３（Ａ）における各サンプリングクロックＣＫｉの波形と位相が逆であってもよい。図３（Ｂ）の場合、奇数番目のサンプリングクロックＣＫｏ（ｏ＝１，３，…，ｍ）では時刻ｔ０からサンプリングクロックＣＫｏの２番目の立ち下りまでが、偶数番目のサンプリングクロックＣＫｅ（ｅ＝２，４，…，ｍ−１）では時刻ｔ０からサンプリングクロックＣＫｅの２番目の立ち上がりまでが、それぞれサンプリング時間である。
【００３６】
以下、アナログ入力信号Ｖｉｎ（第１の駆動電圧）が印加された遅延ユニット１の遅延時間を、Ｔｄ［Ｖｉｎ］、クロック駆動電圧Ｖｃｋ（第２の駆動電圧）が印加された遅延ユニット８の遅延時間を、Ｔｄ［Ｖｃｋ］と表記する。各サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）は、それぞれが通過する遅延ユニット８の個数（接続数）が異なるため、値ｉに比例して位相が遅延時間Ｔｄ［Ｖｃｋ］の一定間隔ずつ遅れるように生成される。
【００３７】
ここで、遅延時間Ｔｄ［Ｖｃｋ］は、昇圧回路２０２から印加される駆動電圧（クロック駆動電圧Ｖｃｋ）によって、遅延ユニット１の遅延時間Ｔｄ［Ｖｉｎ］をパルス位置数値化部１０３の個数ｍで除算した値（Ｔｄ［Ｖｉｎ］／ｍ）と遅延時間Ｔｄ［Ｖｃｋ］が等しくなるように調整される。このように調整すれば、パルス位置数値化部１０３は、遅延時間Ｔｄ［Ｖｉｎ］を値ｍで均等に分割するサンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）によって、パルス信号ＰＡの位置を精度よく検出することができる。
【００３８】
なお、サンプリングクロックＣＫ１の周期Ｔｓは、遅延ユニット１の遅延時間Ｔｄ［Ｖｉｎ］よりも充分に長い時間である。例えば、周期Ｔｓは、遅延時間Ｔｄ［Ｖｉｎ］の数十倍長い時間であってもよい。
【００３９】
次に、昇圧回路２０２の詳細を説明する。図４は、本発明の一実施形態における昇圧回路の構成例を示す図である。昇圧回路２０２は、増幅器２０３と、増幅率調整部２０４と、を備える。増幅器２０３は、増幅率調整部２０４が指示する増幅率でアナログ入力信号（入力電圧）Ｖｉｎを増幅し、クロック駆動電圧Ｖｃｋとして出力する。
【００４０】
増幅率調整部２０４は、位相演算部２０５と、位相比較器２０６と、を備える。位相演算部２０５には、各遅延ユニット１の出力Ｄ１〜Ｄｕが入力される。位相演算部２０５は、隣り合う遅延ユニット１の出力（例えば、Ｄ１とＤ２）の位相差を算出する。位相演算部２０５は、算出した位相差を、入力電圧Ｖｉｎが印加された遅延ユニット１の遅延時間Ｔｄ［Ｖｉｎ］に変換して出力する。なお、この位相差の算出には、必要に応じて適宜のアルゴリズムを用いることができる。例えば、出力Ｄ１〜Ｄｕの互いの位相差を平均することで、隣り合う遅延ユニット１の出力位相差を算出してもよい。
【００４１】
また、位相演算部２０５には、クロックＣＫＩとサンプリングクロックＣＫｍが入力される。位相演算部２０５は、クロックＣＫＩとサンプリングクロックＣＫｍの位相差を算出し、位相比較器２０６に出力する。ここで、クロックＣＫＩとサンプリングクロックＣＫｍの位相差は、遅延時間Ｔｄ［Ｖｃｋ］に遅延ユニット８の個数ｍを乗算した値（ｍ×Ｔｄ［Ｖｃｋ］）と等しい。なぜなら、クロックＣＫＩは初段の遅延ユニット８の入力であって、サンプリングクロックＣＫｍは最終段の遅延ユニット８の出力であるためである（図２参照）。
【００４２】
位相比較器２０６には、遅延ユニット１の遅延時間Ｔｄ［Ｖｉｎ］と、クロックＣＫＩとサンプリングクロックＣＫｍの位相差である遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）と、が入力される。ここで、遅延時間Ｔｄ［Ｖｉｎ］と遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）が等しい場合、サンプリングクロックＣＫ１〜ＣＫｍは、遅延ユニット１の遅延時間Ｔｄ［Ｖｉｎ］を値ｍで均等に分割していることを意味する。
【００４３】
位相比較器２０６は、遅延時間Ｔｄ［Ｖｉｎ］と遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）との差の絶対値が所定値Ｔｗより小さいか否かを判定する。
【００４４】
所定値Ｔｗより小さい場合、サンプリングクロックＣＫ１〜ＣＫｍは、遅延ユニット１の遅延時間Ｔｄ［Ｖｉｎ］を値ｍで均等に分割している。このため、位相比較器２０６は現状の増幅率を保持するよう増幅器２０３を制御する。
【００４５】
一方、所定値Ｔｗより大きい場合、位相比較器２０６は、遅延時間Ｔｄ［Ｖｉｎ］と遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）のいずれが長いかを判定する。
【００４６】
遅延時間Ｔｄ［Ｖｉｎ］が遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）よりも長い場合、位相比較器２０６は、クロック駆動電圧Ｖｃｋを低くするため、現状よりも低い増幅率を増幅器２０３に指示する。クロック駆動電圧Ｖｃｋが低くなれば、遅延時間Ｔｄ［Ｖｃｋ］が長くなるので、遅延時間Ｔｄ［Ｖｉｎ］と位相差（ｍ×Ｔｄ［Ｖｃｋ］）とが等しくなる。
【００４７】
一方、遅延時間Ｔｄ［Ｖｉｎ］が遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）よりも短い場合、位相比較器２０６は、クロック駆動電圧Ｖｃｋを高くするため、現状よりも高い増幅率を増幅器２０３に指示する。クロック駆動電圧Ｖｃｋが高くなれば、遅延時間Ｔｄ［Ｖｃｋ］が短くなるので、遅延時間Ｔｄ［Ｖｉｎ］と遅延時間（ｍ×Ｔｄ［Ｖｃｋ］）とが等しくなる。
【００４８】
次に、パルス位置数値化部１０３の詳細を説明する。図５は、本発明の一実施形態におけるパルス位置数値化部を示す図である。パルス位置数値化部１０３は、ラッチ（回路）２と、パルスセレクタ３と、エンコーダ４と、ラッチ（回路）５と、減算器６と、ラッチ（回路）７と、を備える。
【００４９】
ラッチ２は、図３に示したエッジに同期して、遅延ユニット1の出力Ｄ１〜Ｄｕをラッチし、ラッチ結果（パルス信号ＰＡのハイレベル、ローレベル）をパルスセレクタ３に出力する。パルスセレクタ３は、そのラッチ結果に基づいて、サンプリング時間内にパルス信号ＰＡが通過した遅延ユニット１の個数（走行位置）を検出し、検出結果をエンコーダ４に出力する。
【００５０】
エンコーダ４は、入力された検出結果に基づいて、パルス信号ＰＡが通過した遅延ユニット１の個数をｎビットの数値データに変換し、変換結果を減算器６に出力する。また、サンプリングクロックＣＫ１が入力されたパルス位置数値化部１０３のエンコーダ４は、各パルス位置数値化部１０３のラッチ５に、変換結果を出力する。
【００５１】
ラッチ５には、基準クロックＣＫ０又はサンプリングクロックＣＫ１と、サンプリングクロックＣＫ１が入力されたパルス位置数値化部１０３のエンコーダ４の出力と、が入力される。時刻ｔ０（図３参照）を基準とするため、各ラッチ５は、基準クロックＣＫ０又はサンプリングクロックＣＫ１に同期して、サンプリングクロックＣＫ１が入力されたパルス位置数値化部１０３のエンコーダ４の出力をそれぞれラッチする。各ラッチ５は、そのラッチ結果を減算器６にそれぞれ出力する。
【００５２】
減算器６は、エンコーダ４の出力（現クロックの変換結果）からラッチ５の出力（サンプリングクロックＣＫ１での前クロックの変換結果）を減算し、その減算結果をラッチ７に出力する。ラッチ７には、基準クロックＣＫ０又はサンプリングクロックＣＫ１と、減算器６の出力（減算結果）と、が入力される。ラッチ７は、基準クロックＣＫ０又はサンプリングクロックＣＫ１に同期して、減算器６の出力（減算結果）をラッチし、そのラッチ結果をｎビットの数値データＤＴ１〜ＤＴｍとしてそれぞれ出力する。
【００５３】
このようにして、パルス位置数値化部１０３は、各サンプリング時間（Ｔｓ，Ｔｓ＋Ｔｄ［Ｖｃｋ］，…，Ｔｓ＋（ｍ−１）×Ｔｄ［Ｖｃｋ］）内にパルス信号ＰＡが通過した遅延ユニット１の個数を、数値データＤＴ１〜ＤＴｍにそれぞれ変換して出力する。加算器１０４は、これらの出力データを加算し、電圧分解能（Ｖｄ／ｍ）及びダイナミックレンジがｍ倍向上した（ｎ＋ｌｏｇ２ｍ）ビットの出力データ（数値データ）ＤＴＡを出力する。
【００５４】
以上、本発明の実施の形態により、アナログデジタル変換装置２００が、遅延ユニット８の接続数を違えることで（図２参照）、互いに遅延時間（Ｔｄ［Ｖｃｋ］）単位の位相差があるサンプリングクロックＣＫ１〜ＣＫｍを生成する。アナログデジタル変換装置２００は、これらのサンプリングクロックに同期してパルス信号ＰＡの位置を検出するので、精度よくアナログデジタル（ＡＤ）変換することができる。
【００５５】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００５６】
例えば、アナログデジタル変換装置２００は、遅延ユニット１をリング状に接続した円環遅延回路（Ｒｉｎｇ Ｄｅｌａｙ Ｌｉｎｅ）を有するパルス遅延回路１０１と、パルス信号ＰＡの周回数をカウントするカウンタを備えてもよい。この場合、パルス位置数値化部１０３は、パルス信号ＰＡの周回数を上位ビットカウンタから取得してもよい。遅延ユニット１の個数が２のｎ乗であるため、遅延ユニット１の個数は、カウンタのビット数を１ビット増やすごとに半分にすることができる。
【００５７】
また前述したように、遅延ユニット１は２個以上のインバータで構成されてもよい。インバータが偶数個である場合、パルス位置数値化部１０３は、サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）の立ち上がり又は立ち下りのいずれかで動作するようにすれば良いため、ラッチ（回路）２の構成を簡略化することができる。
【００５８】
また例えば、クロック発生回路２０１は、サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｍ）が、それぞれｉ個の遅延ユニット１を備えてもよい。この場合、サンプリングクロックＣＫ１〜Ｃｋｍは、互いに依存せずに出力される。
【００５９】
また例えば、クロック発生回路２０１のＩＮＶ０は、削除されてもよい。この場合、クロックＣＫＩと基準クロックＣＫ０は、同じクロックであってもよい。
【００６０】
また例えば、昇圧回路２０２の位相演算部２０５には、サンプリングクロックＣＫ１〜Ｃｋｍをさらに入力してもよい。この場合、位相演算部２０５は、必要に応じて適宜のアルゴリズムでサンプリングクロックの位相差を算出する。例えば、位相演算部２０５は、サンプリングクロックＣＫＩとＣＫ１との位相差と、隣り合うサンプリングクロックの位相差とを加算することにより位相差を算出してもよい。
【００６１】
また、本発明に記載のアナログデジタル変換装置は、アナログデジタル変換装置２００に対応し、パルス遅延回路は、パルス遅延回路１０１に対応し、クロック発生回路は、クロック発生回路２０１に対応し、パルス位置数値化部は、パルス位置数値化部１０３に対応し、昇圧回路は、昇圧回路２０２に対応し、加算部は、加算器１０４に対応し、調整部は、増幅器２０３と、増幅率調整部２０４と、に対応し、第１の遅延ユニットは、遅延ユニット１に対応し、第２の遅延ユニットは、遅延ユニット８に対応し、第１の駆動電圧は、アナログ入力信号Ｖｉｎに対応し、第２の駆動電圧は、クロック駆動電圧Ｖｃｋに対応する。
【産業上の利用可能性】
【００６２】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置に好適である。
【符号の説明】
【００６３】
１…遅延ユニット  ２…ラッチ  ３…パルスセレクタ  ４…エンコーダ  ５…ラッチ  ６…演算器  ７…ラッチ  ８…遅延ユニット  １００…アナログデジタル変換装置  １０１…パルス遅延回路  １０２…クロック発生回路  １０３…パルス位置数値化部  １０４…加算器  ２００…アナログデジタル変換装置  ２０１…クロック発生回路  ２０２…昇圧回路  ２０３…増幅器  ２０４…増幅率調整部  ２０５…位相演算部  ２０６…位相比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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