(57)【要約】【課題】線形領域での信号重ね合わせを行なうことなく所望の位相のクロック信号を生成可能な位相補間回路を提供する。【解決手段】位相補間回路は、一定の周波数及び位相を有する基準タイミング信号のパルスの位相と同一の位相の第１のパルスと前記基準タイミング信号のパルスの位相からずれた位相の第２のパルスとを含むパルス列を生成するパルス列生成回路と、前記第１のパルスの位相と前記第２のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を前記パルス列に基づいて生成するパルス位相平均化回路とを含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第１のパルスの数と前記第２のパルスの数との比率に応じた重みである【選択図】図１
2010109728.tif 000002
【特許請求の範囲】
【請求項１】
一定の周波数及び位相を有する基準タイミング信号のパルスが入力され、前記基準タイミング信号のパルスの位相と同一の位相の第１のパルスと、前記基準タイミング信号のパルスの位相からずれた位相の第２のパルスとを含むパルス列を生成するパルス列生成回路と、
前記第１のパルスの位相と前記第２のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を、前記パルス列に基づいて生成するパルス位相平均化回路と
を含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第１のパルスの数と前記第２のパルスの数との比率に応じた重みであることを特徴とする位相補間回路。
【請求項２】
前記パルス位相平均化回路は、
前記パルス列の前記第１のパルスと前記第２のパルスとに同期した三角波電圧を生成する三角波生成回路と、
前記三角波電圧と基準電圧とを比較することにより前記出力パルス信号を生成する比較回路と、
前記基準電圧を前記第１のパルスの数と前記第２のパルスの数との比率に応じて制御する基準電圧制御回路と
を含むことを特徴とする請求項１記載の位相補間回路。
【請求項３】
前記パルス列生成回路は、周波数が同一で位相が互いに異なる複数のクロック信号と制御信号とを受け取り、前記複数のクロック信号のうち前記制御信号が順次指定する１つのクロック信号のパルスを順次選択して出力するセレクタ回路を含むことを特徴とする請求項１又は２記載の位相補間回路。
【請求項４】
前記パルス位相平均化回路の出力する前記出力パルス信号の位相を変化させる際に、前記パルス列生成回路は、前記出力パルス信号の位相が変化可能な最小位相差で常に変化するように、前記パルス列を変化させることを特徴とする請求項１乃至３いずれか一項記載の位相補間回路。
【請求項５】
前記三角波電圧の低周波成分を抽出するフィルタと、
前記フィルタが抽出した前記低周波成分に応じて前記三角波電圧の電圧上昇の傾き及び電圧下降の傾きの何れか一方を調整する調整回路と、
前記フィルタの時定数を前記基準タイミング信号の前記周波数に応じて変化させる回路
を更に含むことを特徴とする請求項１乃至４いずれか一項記載の位相補間回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは位相補間回路に関する。
【背景技術】
【０００２】
情報処理機器の高速化のためには、ＤＲＡＭとプロセッサとの間のようなチップ間、及び１つのチップ内での複数の素子や回路ブロック間において、信号伝送を高速に行うことが必要である。高速な信号伝送を実現するためには、受信回路が受信信号に対して正確なタイミングで動作することが必要であり、受信回路の正確な動作タイミングを規定するためにタイミング信号発生回路が用いられる。そのようなタイミング信号発生回路としては、基準クロックに対して所望の位相差を有するタイミング信号を高精度に発生することが望まれる。
【０００３】
そのようなタイミング信号発生回路としては、従来、位相内挿回路（Ｐｈａｓｅ  Ｉｎｔｅｒｐｏｌａｔｏｒ回路）が用いられる。位相内挿回路では、ミキサ回路により複数の正弦波を重み付けして重ね合わせることで所望の位相の正弦波を生成し、これに基づいて所望の位相のクロック信号を生成する。このような回路では、正弦波重ね合わせ時の信号加算の線型性を確保するために、小振幅の信号を用いてトランジスタの線形領域において信号加算をし、その後、複数段つなげたコンパレータ増幅器により信号振幅を増幅している。しかしこのような構成では、消費電力が増大するという問題がある。
【特許文献１】特開２００１−２７３０４８号公報
【特許文献２】特開２００７−３０６５８０号公報
【特許文献３】特開２００５−５７７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上を鑑みると、線形領域での信号重ね合わせを行なうことなく所望の位相のクロック信号を生成可能な位相補間回路が望まれる。
【課題を解決するための手段】
【０００５】
位相補間回路は、一定の周波数及び位相を有する基準タイミング信号のパルスが入力され、前記基準タイミング信号のパルスの位相と同一の位相の第１のパルスと、前記基準タイミング信号のパルスの位相からずれた位相の第２のパルスとを含むパルス列を生成するパルス列生成回路と、前記第１のパルスの位相と前記第２のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を、前記パルス列に基づいて生成するパルス位相平均化回路とを含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第１のパルスの数と前記第２のパルスの数との比率に応じた重みであることを特徴とする。
【発明の効果】
【０００６】
本願開示の少なくとも１つの実施例によれば、各パルスの位相が適宜異なる複数のパルスを有するパルス列を生成し、各パルスの位相の重み付け平均に応じた一定の位相位置にパルスが揃った出力信号を生成する。これにより、線形領域での信号重ね合わせを行なうことなく、所望の位相のクロック信号を生成することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００８】
図１は、位相補間回路の構成の一例を示す図である。図１の位相補間回路は、セレクタ回路１０とパルス位相平均化回路１１とを含む。セレクタ回路１０は、一定の周波数及び位相を有する基準タイミング信号のパルスの位相と同一の位相の第１のパルスと上記基準パルスの位相からずれた位相の第２のパルスとを含むパルス列を生成するパルス列生成回路として機能する。具体的には、セレクタ回路１０は、周波数が同一で位相が互いに異なる複数のクロック信号ＣＬＫ１乃至ＣＬＫ４と制御信号ＳＬＣＴとを受け取る。クロック信号ＣＬＫ１の位相を０°とすると、クロック信号ＣＬＫ２の位相は９０°、クロック信号ＣＬＫ３の位相は１８０°、クロック信号ＣＬＫ４の位相は２７０°である。セレクタ回路１０は、複数のクロック信号ＣＬＫ１乃至ＣＬＫ４のうち制御信号ＳＬＣＴが順次指定する１つのクロック信号のパルスを、順次選択して出力する。なお選択対象のクロックの数は４つの限られるものではなく、またクロックの位相も上記の４つの位相に限られるものではない。
【０００９】
図２は、図１の回路の動作を説明するための信号波形図である。（ａ）には位相０°のクロック信号ＣＬＫ１、（ｂ）には位相９０°のクロック信号ＣＬＫ２、（ｃ）には位相１８０°のクロック信号ＣＬＫ３、（ｄ）には位相２７０°のクロック信号ＣＬＫ４を示す。図１のセレクタ回路１０は、第１番目のパルスとして位相０°のクロック信号ＣＬＫ１のパルスＰ１を選択して出力し、次に第２番目のパルスとして位相９０°のクロック信号ＣＬＫ２のパルスＰ２を選択して出力する。セレクタ回路１０は更に、第３番目のパルスとして位相０°のクロック信号ＣＬＫ１のパルスＰ３を選択して出力し、次に第４番目のパルスとして位相９０°のクロック信号ＣＬＫ２のパルスＰ４を選択して出力する。図２において、選択したパルスを丸で囲んで示してある。
【００１０】
この場合の制御信号ＳＬＣＴとしては、位相が１８０°のクロック信号ＣＬＫ３に基づく信号を用いることができる。例えばクロック信号ＣＬＫ３の立ち下りエッジに応答してトグル動作するフリップフロップを設け、このフリップフロップの出力である交互にＨＩＧＨとＬＯＷとを繰り返す信号を、制御信号ＳＬＣＴとしてセレクタ回路１０に供給してよい。セレクタ回路１０は、この制御信号ＳＬＣＴが例えばＨＩＧＨのときにクロック信号ＣＬＫ１を選択出力し、制御信号ＳＬＣＴが例えばＬＯＷのときにクロック信号ＣＬＫ２を選択出力してよい。これによりセレクタ回路１０は、一定の周波数及び位相を有する基準タイミング信号ＣＬＫ１のパルスの位相と同一の位相の第１のパルスＰ１及びＰ３と基準タイミング信号のパルスの位相からずれた位相の第２のパルスＰ２及びＰ４とを含むパルス列を生成する。
【００１１】
なお上記の例では、０°の位相のパルスと９０°の位相のパルスとを含むパルス列を生成しているが、必要に応じて、例えば１８０°の位相のパルスと２７０°の位相のパルスとを含むパルス列を生成してよい。具体的には、例えば位相が０°と９０°の間にあるタイミング信号を生成したい場合には、０°の位相のパルスと９０°の位相のパルスとを含むパルス列を生成する。また例えば、位相が９０°と１８０°の間にあるタイミング信号を生成したい場合には、９０°の位相のパルスと１８０°の位相のパルスとを含むパルス列を生成する。
【００１２】
図１に示すパルス位相平均化回路１１は、定電流源１５、定電流源１６、スイッチ回路１７、コンデンサ１８、及び比較回路１９を含む。スイッチ回路１７は、セレクタ回路１０が出力するパルス列のパルスがＯＮの時に導通状態となる。即ち、スイッチ回路１７は、セレクタ回路１０の出力パルス列がＨＩＧＨパルスから構成される場合、このパルス列がＨＩＧＨの期間において導通状態となる。もしセレクタ回路１０の出力パルス列がＬＯＷパルスから構成されるならば、このパルス列がＬＯＷの期間においてスイッチ回路１７を導通状態とすればよい。スイッチ回路１７が導通状態となることで、コンデンサ１８に定電流源１５からの電流が流れコンデンサ１８に電荷が蓄積される。
【００１３】
定電流源１６には常時電流が流れ、コンデンサ１８から一定の速度で電荷を抜き取るように機能する。定電流源１５による充電機能と定電流源１６による放電機能とにより、図２の（ｅ）に実線で示すような三角波電圧波形ＶＳＷがコンデンサ１８の一端に生成される。なおコンデンサ１８の他端はグランドに接地されている。
【００１４】
仮にセレクタ回路１０の出力パルス列が位相０°のクロック信号ＣＬＫ１に一致しているとすると、三角波電圧波形ＶＳＷは図２の（ｅ）において点線で示すような波形となる。それに対して図２に示す例の場合には、セレクタ回路１０の出力パルス列は交互に位相０°のパルスと位相９０°のパルスとを含むので、三角波電圧波形ＶＳＷは図２の（ｅ）において実線で示すような波形となる。実線で示す三角波電圧波形ＶＳＷの電圧上昇のタイミングは、セレクタ回路１０の出力パルス列の第１のパルスＰ１及びＰ３と第２のパルスＰ２及びＰ４とに同期していることが分かる。
【００１５】
比較回路１９は、三角波電圧ＶＳＷと基準電圧Ｖｒｅｆとを比較することにより、図２の（ｆ）に示すような出力パルス信号ＯＵＴを生成する。具体的には、比較回路１９は、三角波電圧ＶＳＷが基準電圧Ｖｒｅｆより高いときに出力パルス信号をＨＩＧＨとし、三角波電圧ＶＳＷが基準電圧Ｖｒｅｆより低いときに出力パルス信号をＬＯＷとする。図２（ｅ）に示す三角波電圧波形ＶＳＷが電圧上昇時に基準電圧Ｖｒｅｆと交差するタイミングは一定ではないが、三角波電圧波形ＶＳＷが電圧下降時に基準電圧Ｖｒｅｆと交差するタイミングは一定である。従って、比較回路１９が出力するパルス信号ＯＵＴの立ち下がりエッジは、一定の位相位置に存在することになる。このようにして、図２のパルス位相平均化回路１１は、セレクタ回路１０の出力パルス列に含まれる各パルスタイミング毎の位相のずれに関わらずに、一定の位相を有するパルス列を生成することができる。このような回路は、ジッタ除去回路（Anti-Jitter Circuit）と呼ばれる。
【００１６】
図３は、基準電圧Ｖｒｅｆを生成する回路の構成の一例を示す図である。図２に示すパルス位相平均化回路１１では、ジッタ除去機能により一定の位相位置にパルスが存在するパルス信号ＯＵＴを生成するが、その位相位置を調整するために、基準電圧Ｖｒｅｆの電圧値を調整している。基本的には、基準電圧Ｖｒｅｆは、セレクタ回路１０の出力パルス列に含まれる第１のパルスの数と第２のパルスの数との比率に応じて制御する。即ち位相０°のパルスの数が相対的に多い時にはＶｒｅｆの電圧値を相対的に高くし、位相９０°のパルスの数が相対的に多い時にはＶｒｅｆの電圧値を相対的に低くする。図３の回路例では、比較回路１９の出力パルス信号ＯＵＴを、抵抗素子Ｒ１と容量素子Ｃ１とを含むローパスフィルタにより積分し、この積分演算により得られる出力パルス信号ＯＵＴの平均電圧をＶｒｅｆとして用いている。
【００１７】
図４は、位相３０°のパルス信号を生成する場合の図１の回路の動作を示す信号波形図である。図４の（ａ）乃至（ｄ）には、位相０°乃至２７０°のクロック信号ＣＬＫ１乃至ＣＬＫ４が示される。（ｅ）には、位相０°のパルスＰ１及びＰ２と位相９０°のパルスＰ３を順次選択してセレクタ回路１０からパルス位相平均化回路１１に供給した場合の三角波電圧ＶＳＷを実線で示す。この場合、セレクタ回路１０の出力するパルス列において３つのパルスのうち２つは位相０°のパルスであり、残りの１つは位相９０°のパルスである。（ｅ）には更に、一定の位相９０°を有するパルス列（即ち（ｂ）に示すクロック信号ＣＬＫ２）をパルス位相平均化回路１１に供給したときに得られる三角波電圧Ｖｃｏｎｓｔを点線で示してある。
【００１８】
比較回路１９への入力電圧信号が点線で示す三角波電圧Ｖｃｏｎｓｔの場合、図３に示すローパスフィルタの積分機能により得られる基準電圧Ｖｒｅｆは、図４（ｅ）に点線で示すＶｒｅｆ１であるとする。この場合、比較回路１９が出力するパルス信号ＯＵＴは、Ｖｃｏｎｓｔ＞Ｖｒｅｆ１の期間でＨＩＧＨになり、それ以外でＬＯＷとなる。従って、パルス信号ＯＵＴの例えば２番目のパルスの立ち下りのタイミングは、図示のＴ９０となる。また一定の位相０°を有するパルス列（即ち（ａ）に示すクロック信号ＣＬＫ１）をパルス位相平均化回路１１に供給した場合を考えると、その場合の三角波電圧はＶｃｏｎｓｔに対して位相が９０°進むが波形自体は同じである。従って、基準電圧ＶｒｅｆはＶｒｅｆ１となり、パルス信号ＯＵＴの例えば２番目のパルスの立ち下りのタイミングは、図示のＴ０となる。
【００１９】
それに対して、比較回路１９への入力電圧信号が実線で示す三角波電圧ＶＳＷの場合、パルスＰ３のタイミング付近において電圧値が降下する。この場合、比較回路１９の出力パルス信号ＯＵＴにおいて、パルスＰ３に対応する３番目のパルスのパルス幅が短くなり、パルス信号ＯＵＴの積分値である基準電圧Ｖｒｅｆが低下する。定常状態では、低下した基準電圧Ｖｒｅｆは図４（ｅ）に実線で示すＶｒｅｆ２となり、比較回路１９の出力パルス信号ＯＵＴは、ＶＳＷ＞Ｖｒｅｆ２の期間でＨＩＧＨになり、それ以外でＬＯＷであるパルス列となる。このパルス列の立ち下りエッジは、一定の位相位置に揃ったものとなる。この場合、パルス信号ＯＵＴの例えば２番目のパルスの立ち下りのタイミングは、図示のＴ３０となる。図３の抵抗素子Ｒ１の抵抗値と容量素子Ｃ１の抵抗値を適宜選択することにより、Ｔ０とＴ９０との間を３等分したＴ０側から１／３の位置にＴ３０が位置するように、ローパスフィルタを構成することができる。
【００２０】
また例えば、セレクタ回路１０の出力するパルス列において３つのパルスのうち１つが位相０°のパルスであり、残りの２つが位相９０°のパルスであるようにした場合には、基準電圧Ｖｒｅｆが図４の（ｅ）に示すＶｒｅｆ３に等しくなるようにすればよい。この場合、比較回路１９の出力パルス信号ＯＵＴの立ち下がりエッジは、Ｔ０とＴ９０との間を３等分したＴ０側から２／３の位置に一致する。
【００２１】
上記のようにして、パルス位相平均化回路１１は、第１のパルス（例えば位相０°のパルス）の位相と第２のパルス（例えば位相９０°のパルス）の位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号ＯＵＴを生成する。ここで、重み付け平均の重みは、所定期間内においてパルス位相平均化回路１１に供給されるパルス列に含まれる第１のパルスの数と第２のパルスの数との比率に応じた重みとなる。
【００２２】
図５は、立ち上がりエッジ及び立ち下りエッジの両方が一定の位相位置に揃う回路の構成の一例を示す図である。図１に示す回路の場合、パルス位相平均化回路１１の出力であるパルス信号ＯＵＴ（図２（ｆ）参照）において、立ち下がりエッジは所望の位相位置に揃っているが、立ち上がりエッジは一定の位相位置に揃っていない。即ち、デューティー比が一定のパルス信号とはなっていない。図５の回路では、図１のセレクタ回路１０及びパルス位相平均化回路１１と同様の構成のセレクタ回路１０ａ及びパルス位相平均化回路１１ａにより、立ち下がりエッジが所望の位相位置に揃ったパルス信号を生成する。また図１のセレクタ回路１０及びパルス位相平均化回路１１と同様の構成のセレクタ回路１０ｂ及びパルス位相平均化回路１１ｂにより、立ち上がりエッジが所望の位相位置に揃ったパルス信号を生成する。立ち上がりエッジが所望の位相位置に揃ったパルス信号を生成するためには、例えばパルス位相平均化回路１１において、定電流源１５の充電側ではなく定電流源１６の放電側にスイッチ回路１７を設ければよい。これにより、セレクタ回路１０からのパルス列に応じて定電流源１６によりコンデンサ１８を放電させ、定電流源１５でコンデンサ１８を定常的に充電させればよい。
【００２３】
分周器２１ａは、立ち下がりエッジが所望の位相位置に揃ったパルス信号の立ち下りに応答して分周動作をすることにより、両エッジが所望の立ち下り位相位置に揃ったパルス信号を生成する。また分周器２１ｂは、立ち上がりエッジが所望の位相位置に揃ったパルス信号の立ち上がりに応答して分周動作をすることにより、両エッジが所望の立ち上がり位相位置に揃ったパルス信号を生成する。ＸＯＲ回路２２は、分周器２１ａの出力と分周器２１ｂの出力との排他的論理和を求めることにより、立ち上がりエッジが所望の立ち上がり位相位置に揃い、立ち下がりエッジが所望の立ち下がり位相位置に揃ったパルス信号を生成する。
【００２４】
図６は、位相の遷移を説明するための図である。図１又は図５の回路により生成するパルス信号の位相を変化させていく場合、図６に示すように例えば０°から３０°に変化させ、その後３０°から６０°に変化させ、更に６０°から９０°に変化させるというように、徐々に位相を遷移させることが望ましい。即ち、例えば０°からいきなり９０°に位相が変化するといった急激で不連続な位相変化は発生しないことが好ましい。
【００２５】
図７は、位相の状態遷移を示す図である。０°〜３６０°を１２等分した各位相を考えた場合、基礎となる位相として０°、９０°、１８０°、２７０°を指定し、その基礎となる位相からの変位量として０°、３０°、６０°を指定することにより、１２相の各位相を表現することができる。例えば基礎となる位相として９０°を指定し、位相変位量として３０°を指定した場合、１２０°の位相を表現することになる。
【００２６】
図７（ａ）には、基礎となる位相間の遷移を示す。図７（ａ）に示すように、基礎となる位相は、隣り合う位相間でしか遷移をしない。即ち例えば現在の基礎となる位相が９０°の場合、９０°から１８０°或いは９０°から０°に遷移することはあるが、９０°から２７０°に遷移することはない。図７（ｂ）には、位相変位量の遷移を示す。図７（ａ）に示すように、位相変位量は、隣り合う位相間でしか遷移をしない。即ち例えば現在の位相変位が３０°の場合、３０°から６０°或いは３０°から０°に遷移する。図７（ｂ）の例では位相変位量が３つしかないので、禁止されている遷移は存在しないが、例えば０°、１５°、３０°、４５°、６０°、７５°、９０°のように１５°おきの遷移の場合には、例えば３０°から６０°への遷移は禁止される。図７（ａ）及び（ｂ）に示すように、許可される位相の遷移を制限することで、１２相の各位相の間を遷移するときに、位相が変化可能な最小位相差（この例では３０°単位）で常に変化するように位相変化を制御できる。
【００２７】
図８は、セレクタ回路１０による位相選択を指定する機構の一例を示す図である。図８に示す位相選択ユニットは、基礎位相選択回路３０及び位相変位量選択回路３１を含む。基礎位相選択回路３０は、基礎となる位相として例えば０°、９０°、１８０°、２７０°の何れか１つを指定して、指定した位相（例えば０°）を示す信号を出力する。基礎位相選択回路３０は更に、セレクタ回路１０の選択動作を制御する制御信号ＳＬＣＴを出力する。例え、指定した位相が０°であり、その次の位相９０°との間の位相の信号を生成する場合、例えば１８０°の位相のクロック信号の立ち下りのタイミングを用いて制御信号ＳＬＣＴを生成すればよい。基礎位相選択回路３０が指定した基礎となる位相を示す信号及び制御信号ＳＬＣＴはセレクタ回路１０に供給される。セレクタ回路１０は、制御信号ＳＬＣＴに応じて、基礎となる位相のパルス及びその次の位相のパルスを順次選択して出力する。基礎位相選択回路３０の指定する基礎となる位相の遷移は図７（ａ）の遷移図に従う。
【００２８】
位相変位量選択回路３１は、位相変位量として例えば０°、３０°、６０°の何れか１つを選択して、選択した位相変位量を示す信号に出力する。この位相変位量を示す信号は、セレクタ回路１０に供給される。セレクタ回路１０は、位相変位量を示す信号が示す位相変位量に応じて、選択するパルスの数の比率を変化させる。例えば３０°の位相変位量の場合には、例えば０°の位相のパルスを１つに対して９０°の位相のパルスを２つ選択するようにセレクタ回路１０が動作する。また例えば６０°の位相変位量の場合には、例えば０°の位相のパルスを２つに対して９０°の位相のパルスを１つ選択するようにセレクタ回路１０が動作する。位相変位量選択回路３１の指定する位相変位量の遷移は図７（ｂ）の遷移図に従う。
【００２９】
位相変位量選択回路３１は、位相変位量が６０°から０°に遷移する場合及び０°から６０°に遷移する場合、位相回転命令を基礎位相選択回路３０に供給する。位相変位量が６０°から０°に遷移する場合には、位相回転命令は、基礎となる位相を９０°進めるように基礎位相選択回路３０に指示する。また位相変位量が０°から６０°に遷移する場合には、位相回転命令は、基礎となる位相を９０°遅らせるように基礎位相選択回路３０に指示する。これにより合計の位相値が例えば６０°から９０°へ変化する遷移、或いは９０°から６０°へ変化する遷移が可能となる。
【００３０】
図９は、図１の定電流源１６の電流量を制御する構成の一例を示す図である。定電流源１６の電流量が大きすぎると、コンデンサ１８の蓄積電荷量が小さくなりすぎて、三角波電圧ＶＳＷがグランド電圧側にへばりついてしまう。逆に定電流源１６の電流量が小さすぎると、コンデンサ１８の蓄積電荷量が大きくなりすぎて、三角波電圧ＶＳＷが電源電圧側にへばりついてしまう。このような状態では、適切な位相のパルス信号を生成することができない。そこで図９に示すような回路構成により、定電流源１６の電流量を適切な値に調整する。
【００３１】
図９に示す回路は、抵抗素子Ｒ２、容量素子Ｃ２、コンパレータ４０、アキュムレータ４１、及びＤ／Ａ変換器４２を含む。Ｄ／Ａ変換器４２の出力により、定電流源１６の電流量を制御する。抵抗素子Ｒ２及び容量素子Ｃ２はローパスフィルタとして機能し、その積分機能により入力三角波電圧ＶＳＷの低周波成分（直流分）の電圧を抽出する。コンパレータ４０は、所定の基準電圧と上記低周波成分の電圧とを比較する。コンパレータ４０は、所定の基準電圧よりも上記低周波成分の電圧が高ければ１を出力し、所定の基準電圧よりも上記低周波成分の電圧が低ければ０を出力する。アキュムレータ４１は、クロック信号に同期して動作して、コンパレータ４０の出力１が所定回数連続した場合にＤ／Ａ変換器４２へ−１を示す信号を出力する。アキュムレータ４１から−１を示す信号を受け取ると、Ｄ／Ａ変換器４２は内部のレジスタのデジタルコードを１減少させる。またアキュムレータ４１は、コンパレータ４０の出力０が所定回数連続した場合にＤ／Ａ変換器４２へ＋１を示す信号を出力する。アキュムレータ４１から＋１を示す信号を受け取ると、Ｄ／Ａ変換器４２は内部のレジスタのデジタルコードを１増加させる。Ｄ／Ａ変換器４２は、内部のレジスタに格納されるデジタルコードに応じたアナログ電圧を出力する。定電流源１６は例えばＮＭＯＳトランジスタで構成され、Ｄ／Ａ変換器４２のアナログ電圧出力がゲートに印加されている。
【００３２】
この構成により、入力三角波電圧ＶＳＷの低周波成分の電圧が基準電圧よりも高い状態が続く場合には定電流源１６の電流量を減少させ、入力三角波電圧ＶＳＷの低周波成分の電圧が基準電圧よりも低い状態が続く場合には定電流源１６の電流量を増加させる。これにより、入力三角波電圧ＶＳＷの平均電圧を基準電圧近傍に保つことが可能となる。なおＤ／Ａ変換器４２と単一のＮＭＯＳトランジスタからなる定電流源１６とを用いる代わりに、並列接続された複数のＮＭＯＳトランジスタにより定電流源１６を構成し、ＮＭＯＳトランジスタのＯＮ／ＯＦＦの個数を上記デジタルコードに応じて制御してもよい。また上記の例では、定電流源１６の電流量を制御する構成としたが、例えばスイッチ回路１７により定電流源１６による放電動作のＯＮ／ＯＦＦを制御する構成の場合には、充電側の定電流源１５の電流量を制御する構成とすればよい。即ち、ローパスフィルタが抽出した低周波成分に応じて三角波電圧ＶＳＷの電圧上昇の傾き及び電圧下降の傾きの何れか一方を調整すればよい。
【００３３】
図１０は、アキュムレータ４１の状態遷移図の一例を示す図である。この状態遷移図は、１入力が３回連続すると１を出力するような状態遷移を表している。初期状態はＳ０であり、入力が１の場合には次の状態Ｓ１に遷移する。状態Ｓ１において、入力が１の場合には次の状態Ｓ２に遷移し、入力が０の場合には初期状態Ｓ０に遷移する。状態Ｓ２において、入力が１の場合には次の状態Ｓ３に遷移し、入力が０の場合には初期状態Ｓ０に遷移する。これらの場合において出力は全て０である。状態Ｓ３において、入力が１の場合には１を出力して初期状態Ｓ０に遷移し、入力が０の場合には０を出力して初期状態Ｓ０に遷移する。
【００３４】
図１１は、図１０の状態遷移図に示す状態遷移を実現する論理回路の一例を示す。図１１の論理回路は、Ｄフリップフロップ５０及び５１、ＡＮＤ回路５２乃至５５、インバータ５６及び５７、及びＯＲ回路５８を含む。入力信号が、Ｄフリップフロップ５０及び５１のクロック入力端子に印加されるクロック信号のサイクル数にして３回連続して１の状態が続くと、出力信号が１となる。この出力信号１を、−１を示す信号としてＤ／Ａ変換器４２に供給すればよい。同様にして、入力信号が３回連続して０の状態が続くと出力信号が１となる回路を構成し、この出力信号を＋１を示す信号としてＤ／Ａ変換器４２に供給すればよい。
【００３５】
図１２は、図１の定電流源１６の電流量を制御する構成の別の一例を示す図である。図１２において、図１及び図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図９に示す構成で用いたような三角波電圧ＶＳＷの低周波成分を抽出するローパスフィルタの遮断周波数は、系の応答速度と入力する信号の周波数とのトレードオフを考慮して決定することが好ましい。その際に、図１の回路に入力される入力信号ＣＬＫ１乃至ＣＬＫ４の周波数を任意に設定可能であるようにすると、上記トレードオフを考慮した最適な遮断周波数が設定周波数に応じて変動することになる。図１２の回路構成においては、三角波電圧ＶＳＷを積分するローパスフィルタ（ＬＰＦ）６０の時定数を入力信号の周波数に応じて変化させる構成となっている。具体的には、この例では、ローパスフィルタ６０の時定数を入力クロック信号ＣＬＫ４の周波数に応じて変化させる。
【００３６】
図１３は、ローパスフィルタ６０の回路構成の一例を示す図である。ローパスフィルタ６０は、トランジスタ６１及び６２、オペアンプ６３、容量素子Ｃ３及びＣ４を含む。トランジスタ６１及び６２と容量素子Ｃ３とにより、スイッチトキャパシタを構成する。トランジスタ６１のゲートには正相のクロック信号ＣＬＫ４が印加され、トランジスタ６２のゲートには逆相のクロック信号／ＣＬＫ４が印加される。クロック信号ＣＬＫ４の周波数をｆｓとし、容量素子Ｃ３の容量値をＣとすると、スイッチトキャパシタの等価抵抗値は１／（Ｃ・ｆｓ）となる。このようにして入力クロック信号ＣＬＫ４の周波数に応じてローパスフィルタ６０の時定数を調整することが可能となる。
【００３７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００３８】
【図１】位相補間回路の構成の一例を示す図である。
【図２】図１の回路の動作を説明するための信号波形図である。
【図３】基準電圧Ｖｒｅｆを生成する回路の構成の一例を示す図である。
【図４】位相３０°のパルス信号を生成する場合の図１の回路の動作を示す信号波形図である。
【図５】立ち上がりエッジ及び立ち下りエッジの両方が一定の位相位置に揃う回路の構成の一例を示す図である。
【図６】位相の遷移を説明するための図である。
【図７】位相の状態遷移を示す図である。
【図８】セレクタ回路による位相選択を指定する機構の一例を示す図である。
【図９】図１の定電流源の電流量を制御する構成の一例を示す図である。
【図１０】アキュムレータの状態遷移図の一例を示す図である。
【図１１】図１０の状態遷移図に示す状態遷移を実現する論理回路の一例を示す。
【図１２】図１の定電流源の電流量を制御する構成の別の一例を示す図である。
【図１３】ローパスフィルタの回路構成の一例を示す図である。
【符号の説明】
【００３９】
１０  セレクタ回路
１１  パルス位相平均化回路
１５  定電流源
１６  定電流源
１７  スイッチ回路
１８  コンデンサ
１９  比較回路１９
【図１】
2010109728.tif 000003
【図２】
2010109728.tif 000004
【図３】
2010109728.tif 000005
【図４】
2010109728.tif 000006
【図５】
2010109728.tif 000007
【図６】
2010109728.tif 000008
【図７】
2010109728.tif 000009
【図８】
2010109728.tif 000010
【図９】
2010109728.tif 000011
【図１０】
2010109728.tif 000012
【図１１】
2010109728.tif 000013
【図１２】
2010109728.tif 000014
【図１３】
2010109728.tif 000015