(57)【要約】【課題】微細化に好適な、半導体集積回路を実現する。【解決手段】半導体集積回路１０は、デジタルアナログ変換回路６を備える。デジタルアナログ変換回路６は、各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔを通じるテスト用の信号が、入力端子５Ａ〜５Ｄからそれぞれ入力されると、このテスト用の信号を、デジタル信号からアナログ信号に変換して、出力端子７から、信号線Ｓｏへと出力する。信号線Ｓｏを通じたアナログ信号は、外部出力端子４から外部に出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路が正常に動作しているか否かを確認し、その確認結果を示す符号化信号を出力するテスト回路を備える半導体集積回路であって、
上記テスト回路から出力された符号化信号を、アナログ信号に変換して、外部に出力するアナログ変換回路を備えることを特徴とする半導体集積回路。
【請求項２】
上記アナログ変換回路は、上記符号化信号の値に応じた振幅を有するアナログ電圧を生成し、生成した該アナログ電圧を上記アナログ信号とすることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記アナログ変換回路は、上記符号化信号の値に応じた振幅を有する電流を生成し、生成した該電流を上記アナログ信号とすることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
上記アナログ変換回路に入力すべき上記符号化信号を、所定の期間保持する保持回路をさらに備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
上記保持回路による符号化信号の保持期間は、上記回路の動作状況に応じて決定されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
上記保持回路による符号化信号の保持期間は、上記回路の動作状況とは独立して任意に決定されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
上記アナログ変換回路は、動作停止を示す信号が入力されると、その動作が所定の期間停止されるものであることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
上記アナログ変換回路の動作が停止される期間は、上記回路の動作状況に応じて決定されていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
上記アナログ変換回路の動作が停止される期間は、上記回路の動作状況とは独立して任意に決定されていることを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
上記アナログ変換回路は、上記符号化信号の入力端子数よりも、上記アナログ信号の出力端子数が少なくなっていることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路全般の、通常動作（実動作）時と、回路が正常に動作しているか否かを確認するテストモード時と、において、信号を外部に出力する、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、微細化に伴い、半導体チップのサイズが小さくなってきており、これにより、回路規模に対する端子（入出力端子）の数が制限される。
【０００３】
このため、半導体集積回路では、回路が正常に動作しているか否かを確認するためのテスト回路が接続されるテスト端子、および、回路が正常に動作しているか否かを監視するためのモニタ回路が接続されるモニタ端子といった、回路の通常動作において必要としない端子を、数多く配置することが難しくなっている。
【０００４】
そこで、特許文献１には、少ない外部出力端子で分割テストを行うためのテスト回路であって、回路ブロック間の配線上にそれぞれマルチプレクサを配置し、所定の制御信号を供給することにより、外部出力端子を１本にして、回路ブロックの分割テストを行う、テスト回路が開示されている。
【特許文献１】特開平１０−２２１４０８号公報（１９９８年８月２１日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
テスト回路が出力する、回路が正常に動作しているか否かの確認結果を示す信号がデジタル信号（符号化信号）である場合、該確認結果を示す信号を外部に出力するためには、該デジタル信号のビット数と同じ本数の信号線が必要となる。一例として、該確認結果を示す信号として、４ビットのデジタル信号を外部に出力するためには、４本の信号線が必要となる。
【０００６】
ここで、信号線１本に対しては、１個の外部出力端子（テスト端子）が設けられなければならない。このため、特許文献１に開示されているテスト回路において、上記確認結果を示す信号として、複数ビットのデジタル信号を外部に出力すべき場合には、外部出力端子数が増加してしまう。
【０００７】
また、特許文献１に開示されているテスト回路では、テスト回路自体の構成を工夫する必要があるため、周知のテスト回路と比較して、テスト回路の構成の複雑化が避けられない。
【０００８】
以上のことから、特許文献１に開示されている技術では、半導体集積回路の微細化に不適であるという問題が発生する。
【０００９】
本発明は、上記の問題に鑑みて為されたものであり、その目的は、微細化に好適な、半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体集積回路は、上記の問題を解決するために、回路が正常に動作しているか否かを確認し、その確認結果を示す符号化信号を出力するテスト回路を備える半導体集積回路であって、上記テスト回路から出力された符号化信号を、アナログ信号に変換して、外部に出力するアナログ変換回路を備えることを特徴としている。
【００１１】
上記の構成によれば、アナログ変換回路は、テスト回路が出力する、回路が正常に動作しているか否かの確認結果を示す符号化信号を、２値のデジタル信号等から、その値を多値に変化させ得るアナログ信号に変換して、外部に出力することで、複数ビットのデジタル信号（複数種類の符号化信号）を、１種類のアナログ信号に変換して、外部に出力することができる。これにより、本発明に係る半導体集積回路では、テスト回路による確認結果を示す信号を出力するための出力端子数を削減することができる。
【００１２】
また、上記の構成によれば、テスト回路自体の構成を特に工夫することなく、テスト回路による確認結果を示す信号を出力するための出力端子数を削減できることから、周知のテスト回路が使用可能となり、テスト回路の構成の複雑化を回避することができる。
【００１３】
以上のことから、本発明に係る半導体集積回路は微細化に好適である。
【００１４】
また、本発明に係る半導体集積回路は、上記アナログ変換回路は、上記符号化信号の値に応じた振幅を有するアナログ電圧または電流を生成し、生成した該アナログ電圧または電流を上記アナログ信号とすることを特徴としている。
【００１５】
上記の構成によれば、テスト回路による確認結果を示す符号化信号の値に応じた振幅を有するアナログ電圧または電流を生成し、これをアナログ信号として外部に出力する。例えば、テスト回路による確認結果を示す符号化信号が、４ビットのデジタル信号である場合には、該デジタル信号に基づいて、該デジタル信号の各デジタル値に対応した、計１６種類の振幅を有する、アナログ電圧または電流を生成し、これをアナログ信号として外部に出力するとよい。これにより、アナログ変換回路の前段（すなわち、符号化信号の伝送時）において４本必要であった信号線を、アナログ変換回路の後段（すなわち、アナログ信号の伝送時）において１本に削減することができ、これに伴い、テスト回路による確認結果を示す信号を出力するための出力端子数を、４個から１個へと削減することができる。
【００１６】
また、本発明に係る半導体集積回路は、上記アナログ変換回路に入力すべき上記符号化信号を、所定の期間保持する保持回路をさらに備えることを特徴としている。
【００１７】
上記の構成によれば、保持回路により符号化信号を所定の期間保持してから、アナログ変換回路に入力することで、該符号化信号を、所望のタイミングでアナログ変換回路に供給することができる。なお、上記保持回路による符号化信号の保持期間は、上記回路の動作状況に応じて決定されていてもよいし、上記回路の動作状況とは独立して任意に決定されていてもよい。
【００１８】
また、本発明に係る半導体集積回路は、上記アナログ変換回路は、動作停止を示す信号が入力されると、その動作が所定の期間停止されるものであることを特徴としている。
【００１９】
上記の構成によれば、アナログ変換回路の機能を必要としない場合に、その動作を所定の期間停止させることにより、低消費電力化が可能となる。なお、上記アナログ変換回路の動作が停止される期間は、上記回路の動作状況に応じて決定されていてもよいし、上記回路の動作状況とは独立して任意に決定されていてもよい。
【００２０】
また、本発明に係る半導体集積回路は、上記アナログ変換回路は、上記符号化信号の入力端子数よりも、上記アナログ信号の出力端子数が少なくなっていることを特徴としている。
【００２１】
上記の構成によれば、テスト回路による確認結果を示す信号の出力端子数が少なくなっているため、半導体集積回路の微細化が可能である。
【発明の効果】
【００２２】
以上のとおり、本発明に係る半導体集積回路は、回路が正常に動作しているか否かを確認し、その確認結果を示す符号化信号を出力するテスト回路を備える半導体集積回路であって、上記テスト回路から出力された符号化信号を、アナログ信号に変換して、外部に出力するアナログ変換回路を備える。
【００２３】
従って、半導体集積回路の微細化に好適であるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
〔前提技術〕
図８は、本発明の前提となる半導体集積回路の概略構成を示すブロック図である。
【００２５】
図８に示す半導体集積回路８０は、回路ブロックＡとしての回路ブロック（回路）１、回路ブロックＢとしての回路ブロック（回路）２、および、テスト回路３を備える構成である。
【００２６】
回路ブロック１には、信号線Ｓｉｇ０Ａの一端、信号線Ｓｉｇ１Ａの一端、信号線Ｓｉｇ２Ａの一端、および、信号線Ｓｉｇ３Ａの一端が接続されている。
【００２７】
信号線Ｓｉｇ０Ａの他端は、テスト回路３を介して、信号線Ｓｉｇ０Ｂの一端に接続されている。信号線Ｓｉｇ１Ａの他端は、テスト回路３を介して、信号線Ｓｉｇ１Ｂの一端に接続されている。信号線Ｓｉｇ２Ａの他端は、テスト回路３を介して、信号線Ｓｉｇ２Ｂの一端に接続されている。信号線Ｓｉｇ３Ａの他端は、テスト回路３を介して、信号線Ｓｉｇ３Ｂの一端に接続されている。
【００２８】
信号線Ｓｉｇ０Ｂの他端、信号線Ｓｉｇ１Ｂの他端、信号線Ｓｉｇ２Ｂの他端、および、信号線Ｓｉｇ３Ｂの他端には、回路ブロック２が接続されている。
【００２９】
信号線Ｓｉｇ０Ａの他端はさらに、テスト回路３を介して、信号線Ｓｉｇ０Ｔの一端に接続されている。信号線Ｓｉｇ１Ａの他端はさらに、テスト回路３を介して、信号線Ｓｉｇ１Ｔの一端に接続されている。信号線Ｓｉｇ２Ａの他端はさらに、テスト回路３を介して、信号線Ｓｉｇ２Ｔの一端に接続されている。信号線Ｓｉｇ３Ａの他端はさらに、テスト回路３を介して、信号線Ｓｉｇ３Ｔの一端に接続されている。
【００３０】
信号線Ｓｉｇ０Ｔの他端には、外部出力端子４Ａが設けられている。信号線Ｓｉｇ１Ｔの他端には、外部出力端子４Ｂが設けられている。信号線Ｓｉｇ２Ｔの他端には、外部出力端子４Ｃが設けられている。信号線Ｓｉｇ３Ｔの他端には、外部出力端子４Ｄが設けられている。
【００３１】
回路ブロック１および２はいずれも、例えば所定の論理演算処理を行う汎用の回路系であり、ＣＰＵ（Central Processing Unit）コア等を有している。また、回路ブロック１および２は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）またはＭＣＭ（Multi Chip Module）を構成しており、各種通信機器、自動車、または家電製品用のコントローラ回路等として好適に利用されるものである。
【００３２】
テスト回路３は、回路ブロック１と回路ブロック２とが、正常に動作しているか否かを確認することを目的に設けられた、周知のテスト回路である。
【００３３】
例えば、半導体集積回路８０の製造後の評価および出荷テストにおいては、回路ブロック１および２自体が正常に動作しているか否か、および、回路ブロック１と回路ブロック２との接続状況が適切であるか否か、を確認する必要がある。
【００３４】
回路ブロック１に対する上記の確認作業を実施すべく、テスト回路３は、回路ブロック１から各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａを通じて供給されたテスト用の信号を、各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａにそれぞれ接続された各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔに供給し、テスト用の信号が供給された各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔは、自身の他端に設けられている各外部出力端子４Ａ〜４Ｄから、テスト用の信号（回路が正常に動作しているか否かの確認結果を示す、符号化信号としてのデジタル信号）を外部に出力する。回路ブロック１に対する上記の確認作業は、外部出力端子４Ａ〜４Ｄからそれぞれ出力された、テスト用の信号を測定することで実施可能である。
【００３５】
また、回路ブロック２に対する上記の確認作業を実施すべく、テスト回路３は、回路ブロック１から各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａを通じて供給されたテスト用の信号から生成した、新たなテスト用の信号を、各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａにそれぞれ接続された各信号線Ｓｉｇ０Ｂ〜Ｓｉｇ３Ｂを介して回路ブロック２に供給し、新たなテスト用の信号が供給された回路ブロック２は、自身に設けられている図示しない出力端子から、新たなテスト用の信号を外部に出力する。回路ブロック２に対する上記の確認作業は、回路ブロック２に設けられている出力端子から出力された、新たなテスト用の信号を測定することで実施可能である。
【００３６】
ここで、テスト用の信号および新たなテスト用の信号には、２値のデジタル信号（符号化信号）が適用されている。また、各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａ、各信号線Ｓｉｇ０Ｂ〜Ｓｉｇ３Ｂ、および、各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔはいずれも、それぞれが１ビットのデジタル信号を伝送することが可能なものである。このことはつまり、半導体集積回路８０では、各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａと各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔとを通じるテスト用の信号、および、各信号線Ｓｉｇ０Ｂ〜Ｓｉｇ３Ｂを通じる新たなテスト用の信号として、最大で４ビット計１６値のデジタル信号が適用可能であることを意味している。
【００３７】
テスト回路３が出力する、テスト用の信号がデジタル信号である場合、該テスト用の信号を外部に出力するためには、該デジタル信号のビット数と同じ本数の信号線が必要となる。このことは、半導体集積回路８０においても例外ではなく、テスト用の信号として、４ビットのデジタル信号を外部に出力するために、信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔという４本の信号線を有している。そして、特に４ビットのデジタル信号を外部に出力すべき場合には、信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔの各々に対しては、各外部出力端子４Ａ〜４Ｄが設けられなければならない。
【００３８】
結果として、半導体集積回路８０では、回路ブロック１に対する上記の確認作業を実施するために、通常動作において必要としない、４個の出力端子（外部出力端子４Ａ〜４Ｄ）が必須となるため、微細化に不適であるという問題が発生する。
【００３９】
〔実施の形態〕
図１は、本発明に係る半導体集積回路の概略構成を示すブロック図である。
【００４０】
図１に示す半導体集積回路１０は、図８に示す半導体集積回路８０の構成に加え、デジタルアナログ変換回路（以下、「ＤＡ変換回路」と称する）６をさらに備える構成である。
【００４１】
ＤＡ変換回路（アナログ変換回路）６には、信号線Ｓｉｇ０Ｔの他端が入力端子５Ａにより、信号線Ｓｉｇ１Ｔの他端が入力端子５Ｂにより、信号線Ｓｉｇ２Ｔの他端が入力端子５Ｃにより、信号線Ｓｉｇ３Ｔの他端が入力端子５Ｄにより、それぞれ接続されている。また、ＤＡ変換回路６の出力端子７には、信号線Ｓｏの一端が接続されている。信号線Ｓｏの他端には、外部出力端子４が設けられている。
【００４２】
ＤＡ変換回路６は、各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔを通じる、上述したテスト用の信号が、入力端子５Ａ〜５Ｄからそれぞれ入力されると、該テスト用の信号を、デジタル信号からアナログ信号に変換して、出力端子７から、信号線Ｓｏへと出力する回路である。信号線Ｓｏを通じた該アナログ信号は、外部出力端子４から外部に出力される。回路ブロック１に対する上記の確認作業は、外部出力端子４から出力された、該アナログ信号を測定することで実施可能である。なお、ＤＡ変換回路６は、４個の入力端子（符号化信号の入力端子）５Ａ〜５Ｄが設けられているのに対して、１個の出力端子（アナログ信号の出力端子）７が設けられている構成であり、入力端子の数よりも出力端子の数が少なくなっている。ＤＡ変換回路６の詳細については、図２および図３に係る説明で後述する。
【００４３】
半導体集積回路１０では、ＤＡ変換回路６により、テスト回路３が各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔに出力するテスト用の信号を、２値のデジタル信号から、その値を多値に変化させ得るアナログ信号に変換して、外部に出力する。ここでは、４ビットのデジタル信号である、該テスト用の信号を、１６種類の振幅を有する、１種類のアナログ信号に変換して、外部に出力することができる。これにより、半導体集積回路１０では、回路ブロック１に対する上記の確認作業を実施するために設けるべき、通常動作において必要としない出力端子が１個（外部出力端子４のみ）で十分となるため、微細化に好適であると言える。
【００４４】
図２は、ＤＡ変換回路６の具体的な回路構成の一例を示す図である。
【００４５】
図２に示すＤＡ変換回路６は、インバータ２０Ａ〜２０Ｄ、ｐチャネル型のＭＯＳＦＥＴ（以下、「ｐトランジスタ」と称する）２１Ａ〜２１Ｄ、ｎチャネル型のＭＯＳＦＥＴ（以下、「ｎトランジスタ」と称する）２２Ａ〜２２Ｄ、抵抗２３Ａ〜２３Ｄ、抵抗２４Ａ〜２４Ｄ、および、抵抗２５を備える構成である。なお、ここで「ＭＯＳＦＥＴ」とは「Metal-Oxide Semiconductor Field Effect Transistor」の略称である。
【００４６】
入力端子５Ａには、インバータ２０Ａの入力端が接続されている。インバータ２０Ａの出力端には、ｐトランジスタ２１Ａおよびｎトランジスタ２２Ａの各ゲート端子が接続されている。ｎトランジスタ２２Ａのソース端子は、接地されている。ｐトランジスタ２１Ａのソース端子は、電圧値ＶＤＤまたは出力すべきアナログ信号の電圧を決定するための、図示しない基準電圧源に接続されている。ｐトランジスタ２１Ａのドレイン端子およびｎトランジスタ２２Ａのドレイン端子は、互いに接続されており、かつ、抵抗２３Ａの一端に接続されている。
【００４７】
入力端子５Ｂには、インバータ２０Ｂの入力端が接続されている。インバータ２０Ｂの出力端には、ｐトランジスタ２１Ｂおよびｎトランジスタ２２Ｂの各ゲート端子が接続されている。ｎトランジスタ２２Ｂのソース端子は、接地されている。ｐトランジスタ２１Ｂのソース端子は、上記の図示しない基準電圧源に接続されている。ｐトランジスタ２１Ｂのドレイン端子およびｎトランジスタ２２Ｂのドレイン端子は、互いに接続されており、かつ、抵抗２３Ｂの一端に接続されている。
【００４８】
入力端子５Ｃには、インバータ２０Ｃの入力端が接続されている。インバータ２０Ｃの出力端には、ｐトランジスタ２１Ｃおよびｎトランジスタ２２Ｃの各ゲート端子が接続されている。ｎトランジスタ２２Ｃのソース端子は、接地されている。ｐトランジスタ２１Ｃのソース端子は、上記の図示しない基準電圧源に接続されている。ｐトランジスタ２１Ｃのドレイン端子およびｎトランジスタ２２Ｃのドレイン端子は、互いに接続されており、かつ、抵抗２３Ｃの一端に接続されている。
【００４９】
入力端子５Ｄには、インバータ２０Ｄの入力端が接続されている。インバータ２０Ｄの出力端には、ｐトランジスタ２１Ｄおよびｎトランジスタ２２Ｄの各ゲート端子が接続されている。ｎトランジスタ２２Ｄのソース端子は、接地されている。ｐトランジスタ２１Ｄのソース端子は、上記の図示しない基準電圧源に接続されている。ｐトランジスタ２１Ｄのドレイン端子およびｎトランジスタ２２Ｄのドレイン端子は、互いに接続されており、かつ、抵抗２３Ｄの一端に接続されている。
【００５０】
抵抗２４Ａの一端は接地されている。また、抵抗２３Ａの他端には、抵抗２４Ａの他端と抵抗２４Ｂの一端とが接続されている。抵抗２３Ｂの他端には、抵抗２４Ｂの他端と抵抗２４Ｃの一端とが接続されている。抵抗２３Ｃの他端には、抵抗２４Ｃの他端と抵抗２４Ｄの一端とが接続されている。抵抗２３Ｄの他端には、抵抗２４Ｄの他端と抵抗２５の一端と出力端子７とが接続されている。抵抗２５の他端は、接地されている。
【００５１】
なお、抵抗２３Ａ〜２３Ｄおよび２５の各抵抗値は互いに同一であると共に、抵抗２４Ａ〜２４Ｄの各抵抗値は互いに同一である。また、各抵抗２３Ａ〜２３Ｄおよび２５の抵抗値は、各抵抗２４Ａ〜２４Ｄの抵抗値の約２倍となっている。
【００５２】
図２に示すＤＡ変換回路６は、各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔ（図１参照）を通じる、４ビットの上述したテスト用の信号が、入力端子５Ａ〜５Ｄからそれぞれ入力されると、該テスト用の信号の、デジタル値「００００」からデジタル値「１１１１」までの、計１６値の各デジタル値に対応する、０Ｖ〜上記基準電圧源からの電圧値の間で各々決定された、１６種類の、好ましくは、該デジタル値の増大に従って単調増加となるように段階的に大きくなる１６段階の、電圧レベル（振幅）を有する、アナログ電圧を生成する。そして、図２に示すＤＡ変換回路６は、生成した該アナログ電圧を、出力端子７から出力するものである。なお、図２に示すＤＡ変換回路６では、上記の基準電圧源からの電圧にかわって、外部から任意の電圧値を有する電圧を与えることも可能である。
【００５３】
図３は、ＤＡ変換回路６の具体的な回路構成の、他の例を示す図である。
【００５４】
図３に示すＤＡ変換回路６は、インバータ３０Ａ〜３０Ｄ、ｐトランジスタ３１Ａ〜３１Ｄ、および、抵抗３２Ａ〜３２Ｄを備える構成である。
【００５５】
入力端子５Ａには、インバータ３０Ａの入力端が接続されている。インバータ３０Ａの出力端には、ｐトランジスタ３１Ａのゲート端子が接続されている。ｐトランジスタ３１Ａのソース端子は、図示しない基準電圧源に接続されている。ｐトランジスタ３１Ａのドレイン端子は、抵抗３２Ａを介して、出力端子７に接続されている。
【００５６】
入力端子５Ｂには、インバータ３０Ｂの入力端が接続されている。インバータ３０Ｂの出力端には、ｐトランジスタ３１Ｂのゲート端子が接続されている。ｐトランジスタ３１Ｂのソース端子は、図示しない基準電圧源に接続されている。ｐトランジスタ３１Ｂのドレイン端子は、抵抗３２Ｂを介して、出力端子７に接続されている。
【００５７】
入力端子５Ｃには、インバータ３０Ｃの入力端が接続されている。インバータ３０Ｃの出力端には、ｐトランジスタ３１Ｃのゲート端子が接続されている。ｐトランジスタ３１Ｃのソース端子は、図示しない基準電圧源に接続されている。ｐトランジスタ３１Ｃのドレイン端子は、抵抗３２Ｃを介して、出力端子７に接続されている。
【００５８】
入力端子５Ｄには、インバータ３０Ｄの入力端が接続されている。インバータ３０Ｄの出力端には、ｐトランジスタ３１Ｄのゲート端子が接続されている。ｐトランジスタ３１Ｄのソース端子は、図示しない基準電圧源に接続されている。ｐトランジスタ３１Ｄのドレイン端子は、抵抗３２Ｄを介して、出力端子７に接続されている。
【００５９】
また、抵抗３２Ｄの抵抗値をＲとすると、抵抗３２Ｃの抵抗値は２×Ｒ、抵抗３２Ｂの抵抗値は４×Ｒ、抵抗３２Ａの抵抗値は８×Ｒとなる。
【００６０】
図３に示すＤＡ変換回路６は、各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔ（図１参照）を通じる、４ビットの上述したテスト用の信号が、入力端子５Ａ〜５Ｄからそれぞれ入力されると、該テスト用の信号の、デジタル値「００００」からデジタル値「１１１１」までの、計１６値の各デジタル値に対応する、０Ａ〜所定の電流値の間で各々決定された１６種類の、好ましくは、該デジタル値の増大に従って単調増加となるように段階的に大きくなる１６段階の、電流値（振幅）を有する、電流を生成する。そして、図３に示すＤＡ変換回路６は、生成した該電流を、出力端子７から出力するものである。
【００６１】
具体的に、図３に示すＤＡ変換回路６は、抵抗３２Ａに電流値Ｉａ（但し、電流値Ｉａは、電流値Ｉの１／１６）、抵抗３２Ｂに電流値２Ｉａ、抵抗３２Ｃに電流値４Ｉａ、抵抗３２Ｄに電流値８Ｉａ、の電流がそれぞれ流れるようにして、これらの、電流値Ｉａ、電流値２Ｉａ、電流値４Ｉａ、および、電流値８Ｉａの各電流を、各上記デジタル値に応じて、適宜組み合わせることにより、１６種類の上記電流値を有する電流を任意に生成し、出力することが可能となる。図２および図３に示す各ＤＡ変換回路６はそれぞれ、Ｒ−２Ｒのラダー回路を有する周知のＤＡ変換回路と、単純な電流加算回路と、により構成された、周知のＤＡ変換回路であるため、その動作原理の詳細な説明については省略する。
【００６２】
図４は、本発明に係る別の半導体集積回路の概略構成を示すブロック図である。
【００６３】
図４に示す半導体集積回路４０は、図１に示す半導体集積回路１０の構成に加え、データラッチ回路（保持回路）４１をさらに備える構成である。
【００６４】
データラッチ回路４１は、テスト回路３とＤＡ変換回路６との間に備えられている。
【００６５】
具体的に、信号線Ｓｉｇ０Ｔの他端は、データラッチ回路４１を介して、信号線Ｓｉｇ０Ｌの一端に接続されている。信号線Ｓｉｇ１Ｔの他端は、データラッチ回路４１を介して、信号線Ｓｉｇ１Ｌの一端に接続されている。信号線Ｓｉｇ２Ｔの他端は、データラッチ回路４１を介して、信号線Ｓｉｇ２Ｌの一端に接続されている。信号線Ｓｉｇ３Ｔの他端は、データラッチ回路４１を介して、信号線Ｓｉｇ３Ｌの一端に接続されている。そして、ＤＡ変換回路６には、信号線Ｓｉｇ０Ｌの他端が入力端子５Ａにより、信号線Ｓｉｇ１Ｌの他端が入力端子５Ｂにより、信号線Ｓｉｇ２Ｌの他端が入力端子５Ｃにより、信号線Ｓｉｇ３Ｌの他端が入力端子５Ｄにより、それぞれ接続されている。
【００６６】
データラッチ回路４１は、各信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔを通じる、上述したテスト用の信号が入力されると、該テスト用の信号を、所定の期間保持する機能を有する、周知のラッチ回路である。
【００６７】
ここで、図示しないが、半導体集積回路４０はさらに、回路ブロック１および／または回路ブロック２の各種動作を統括的に制御するための、ＣＰＵ（Central Processing Unit）等の内部制御装置を有している。そして、データラッチ回路４１が該テスト用の信号を保持する期間は、およびデータラッチ回路４１におけるサンプリングのタイミングと併せて、該内部制御装置から供給される、特定の内部コントロール信号を伝送するための信号線の機能に応じて適宜選択可能である。一例としては、内部制御装置が半導体集積回路から情報を読み出すための信号（ＲＥＡＤ信号）に応じて、該信号がアクティブとなったときに、データラッチ回路４１によるテスト用の信号の保持を実施する構成が挙げられる。
【００６８】
図５は、図４に示す半導体集積回路４０の変形例の概略構成を示すブロック図である。
【００６９】
図５に示す半導体集積回路５０は、主要部の構成については、図４に示す半導体集積回路４０と同じ構成である。
【００７０】
但し、図５に示す半導体集積回路５０は、上記内部制御装置が省略可能である一方、図示しない外部制御装置が、端子５１により外部接続されている。なお、この外部制御装置は、外部コントロール信号をデータラッチ回路４１に供給することにより、データラッチ回路４１が該テスト用の信号を保持する期間を、適宜設定する機能を有する。そして、データラッチ回路４１が該テスト用の信号を保持する期間は、該外部制御装置から供給される外部コントロール信号に応じて、適宜設定されている。これにより、データラッチ回路４１が該テスト用の信号を保持する期間は、回路ブロック１および／または回路ブロック２の動作状況とは独立して、任意の期間に適宜設定することが可能となる。
【００７１】
図４に示す半導体集積回路４０、および、図５に示す半導体集積回路５０は、内部コントロール信号または外部コントロール信号に応じて、上述したテスト用の信号の保持期間が決定される、データラッチ回路４１を、ＤＡ変換回路６の前段に設けることにより、ＤＡ変換回路６に入力する該テスト用の信号を所望の期間保持して、ＤＡ変換回路６から、信号線Ｓｏを通じて出力されるアナログ信号の値（アナログ値）を保持することができる。
【００７２】
データラッチ回路４１の具体的な回路構成例としては、周知のＤＦＦ（Delay Flip-Flop）を、信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔと、データラッチ回路４１を介して信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔと各々接続されている信号線Ｓｉｇ０Ｌ〜Ｓｉｇ３Ｌと、の組み合わせ毎に設ける構成が挙げられる。該組み合わせの各々に関して、ＤＦＦは、データ入力端子が対応する信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔのいずれかの他端に接続されており、クロック入力端子がデータラッチ回路４１に内部コントロール信号を供給するための信号線に接続されており、出力端子がデータラッチ回路４１を介して対応する信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔのいずれかと接続されるべき信号線Ｓｉｇ０Ｌ〜Ｓｉｇ３Ｌのいずれかの一端に接続されている。図９（ａ）を参照して、信号線Ｓｉｇ０Ｔと信号線Ｓｉｇ０Ｌとの該組み合わせを例に詳細な説明を行うと、図９（ａ）に示すＤＦＦ４１０は、データ入力端子Ｄが信号線Ｓｉｇ０Ｔの他端に接続されており、クロック入力端子ＣＫがデータラッチ回路４１に内部コントロール信号を供給するための信号線に接続されており、出力端子Ｑが信号線Ｓｉｇ０Ｌの一端に接続されている。
【００７３】
また、データラッチ回路４１の別の具体的な回路構成例としては、周知のＤラッチＩＣ（Delay Latch Integrated Circuit）を、信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔと、データラッチ回路４１を介して信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔと各々接続されている信号線Ｓｉｇ０Ｌ〜Ｓｉｇ３Ｌと、の組み合わせ毎に設ける構成が挙げられる。該組み合わせの各々に関して、ＤラッチＩＣは、データ入力端子が対応する信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔのいずれかの他端に接続されており、ゲート端子がデータラッチ回路４１に内部コントロール信号を供給するための信号線に接続されており、出力端子がデータラッチ回路４１を介して対応する信号線Ｓｉｇ０Ｔ〜Ｓｉｇ３Ｔのいずれかと接続されるべき信号線Ｓｉｇ０Ｌ〜Ｓｉｇ３Ｌのいずれかの一端に接続されている。図９（ｂ）を参照して、信号線Ｓｉｇ０Ｔと信号線Ｓｉｇ０Ｌとの該組み合わせを例に詳細な説明を行うと、図９（ｂ）に示すＤラッチＩＣ４１１は、データ入力端子Ｄが信号線Ｓｉｇ０Ｔの他端に接続されており、ゲート端子Ｇがデータラッチ回路４１に内部コントロール信号を供給するための信号線に接続されており、出力端子Ｑが信号線Ｓｉｇ０Ｌの一端に接続されている。
【００７４】
なお、図９（ａ）および（ｂ）の各々に係る内部コントロール信号は、外部コントロール信号（図５参照）に置換されてもよい。また、データラッチ回路４１としての、ＤＦＦ４１０またはＤラッチＩＣ４１１に、テスト用の信号が入力されたときの、該テスト用の信号の各保持要領については、周知慣用技術により実施可能なものである。
【００７５】
図６は、本発明に係るさらに別の半導体集積回路の概略構成を示すブロック図である。
【００７６】
図６に示す半導体集積回路６０は、主要部の構成については、図１に示す半導体集積回路１０と同じ構成である。
【００７７】
但し、図６に示す半導体集積回路６０は、スタンバイ信号に応じて、ＤＡ変換回路６の動作を停止させることが可能となっている。
【００７８】
上記の構成によれば、ＤＡ変換回路６の機能を必要としない場合に、その動作を所定の期間停止させることにより、半導体集積回路の低消費電力化が可能となる。なお、上記ＤＡ変換回路の動作が停止される期間は、上述した内部制御装置により、回路ブロック１および／または回路ブロック２の動作状況に応じて決定されていてもよいし、該動作状況とは独立して任意に決定されていてもよい。
【００７９】
図２に示すＤＡ変換回路６を使用している場合に、スタンバイ信号に応じて、ＤＡ変換回路６の動作を停止させるためには、例えば、図１０に示すとおり、ＤＡ変換回路６にｐトランジスタ１００をさらに備えた構成が挙げられる。ｐトランジスタ１００は、ゲート端子がスタンバイ信号が供給される図示しない信号線に接続されており、ソース端子が電圧値ＶＤＤまたは出力すべきアナログ信号の電圧を決定するための上述した図示しない基準電圧源に接続されており、ドレイン端子がｐトランジスタ２１Ａ〜２１Ｄの各ソース端子に接続されている。すなわち、ｐトランジスタ１００は、ｐトランジスタ２１Ａ〜２１Ｄの各ソース端子と該基準電圧源との間に介在している。スタンバイ信号は通常、高レベルおよび低レベルからなる２値信号としてｐトランジスタ１００に供給されるが、該スタンバイ信号が高レベルである場合、ｐトランジスタ１００は遮断することで、ｐトランジスタ２１Ａ〜２１Ｄのソース端子に印加される電圧（ソース電源）は遮断されるため、ＤＡ変換回路６の動作は停止されることとなる。
【００８０】
図３に示すＤＡ変換回路６を使用している場合に、スタンバイ信号に応じて、ＤＡ変換回路６の動作を停止させるためには、例えば、図１１に示すとおり、ＤＡ変換回路６にｐトランジスタ１１０をさらに備えた構成が挙げられる。ｐトランジスタ１１０は、ゲート端子がスタンバイ信号が供給される図示しない信号線に接続されており、ソース端子が電圧値ＶＤＤまたは出力すべきアナログ信号の電圧を決定するための上述した図示しない基準電圧源に接続されており、ドレイン端子がｐトランジスタ３１Ａ〜３１Ｄの各ソース端子に接続されている。すなわち、ｐトランジスタ１１０は、ｐトランジスタ３１Ａ〜３１Ｄの各ソース端子と該基準電圧源との間に介在している。スタンバイ信号は通常、高レベルおよび低レベルからなる２値信号としてｐトランジスタ１１０に供給されるが、該スタンバイ信号が高レベルである場合、ｐトランジスタ１１０は遮断することで、ｐトランジスタ３１Ａ〜３１Ｄのソース端子に印加される電圧（ソース電源）は遮断されるため、ＤＡ変換回路６の動作は停止されることとなる。
【００８１】
なお、本発明に係る各半導体集積回路では、図示しない外部の測定装置の精度を上げることにより、テスト用の信号のビット数をさらに多くすることができ、これにより、外部出力端子の削減効果は、さらに向上する。ここで、例えば、上記の各半導体集積回路では、４ビットのデジタル信号を出力するテスト回路３を想定しているが、８ビットのデジタル信号を出力するテスト回路３である場合も同様に、外部出力端子を１個に削減することができる。
【００８２】
また、本発明に係る各半導体集積回路では、図７に示す半導体集積回路７０のとおり、半導体集積回路からテスト回路を省略してもよい。この場合、回路ブロック１から、各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａを通じるデジタル信号が、各信号線Ｓｉｇ０Ａ〜Ｓｉｇ３Ａとそれぞれ接続された入力端子５Ａ〜５Ｄから、ＤＡ変換回路６に入力されると、ＤＡ変換回路６は、入力された該デジタル信号を、アナログ信号に変換して、出力端子７から、信号線Ｓｏへと出力する。信号線Ｓｏを通じた該アナログ信号は、外部出力端子４から外部に出力される。
【００８３】
なお、本実施の形態では、符号化信号として、２値のデジタル信号を用いた例についての説明を行ったが、該符号化信号はデジタル信号に限定されない。すなわち、該符号化信号は、バイナリ信号をはじめとするｎ進数（ｎは自然数）に符号化された信号等の、符号化された任意の信号を用いることができる。
【００８４】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８５】
本発明は、回路が正常に動作しているか否かを確認し、その確認結果を示すデジタル信号を出力するテスト回路を備える半導体集積回路において、該半導体集積回路の微細化に好適な発明であるため、半導体集積回路全般の、通常動作時とテストモード時とにおいて、信号を外部に出力する、半導体集積回路に適用することが可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明に係る半導体集積回路の概略構成を示すブロック図である。
【図２】デジタルアナログ変換回路の具体的な回路構成の、一例を示す図である。
【図３】デジタルアナログ変換回路の具体的な回路構成の、他の例を示す図である。
【図４】本発明に係る別の半導体集積回路の概略構成を示すブロック図である。
【図５】図４に示す半導体集積回路の変形例の概略構成を示すブロック図である。
【図６】本発明に係るさらに別の半導体集積回路の概略構成を示すブロック図である。
【図７】テスト回路を省略した、本発明に係る半導体集積回路の概略構成を示すブロック図である。
【図８】本発明の前提となる半導体集積回路の概略構成を示すブロック図である。
【図９】図９（ａ）および（ｂ）はいずれも、データラッチ回路の具体的な回路構成の一例を示す図である。
【図１０】図２に示すＤＡ変換回路を使用している場合に、スタンバイ信号に応じて、ＤＡ変換回路の動作を停止させるための、具体的な回路構成の一例を示す図である。
【図１１】図３に示すＤＡ変換回路を使用している場合に、スタンバイ信号に応じて、ＤＡ変換回路の動作を停止させるための、具体的な回路構成の一例を示す図である。
【符号の説明】
【００８７】
１、２  回路ブロック（回路）
３  テスト回路
４  外部出力端子
５Ａ〜５Ｄ  入力端子（符号化信号の入力端子）
６  デジタルアナログ変換回路（アナログ変換回路）
７  出力端子（アナログ信号の出力端子）
１０、４０、５０、６０  半導体集積回路
４１  データラッチ回路（保持回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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