(57)【要約】【課題】ヒステリシス特性を持たないシンプルな回路構成で専有面積を抑え、かつノイズに強く、確実にパワーオンリセット信号を生成することの出来るリセット信号生成回路及びこれを備える半導体装置を提供することを課題とする。【解決手段】第１のバッファ回路と、ローパスフィルタと、抵抗素子と、第２のバッファ回路と、を有し、第１のバッファ回路の出力端子は、ローパスフィルタの入力端子に電気的に接続され、ローパスフィルタの出力端子は、抵抗素子の一方の端子、及び第２のバッファ回路の入力端子に電気的に接続され、抵抗素子の他方の端子には一定の電位が供給されている。【選択図】図１
2010109971.tif 000002
【特許請求の範囲】
【請求項１】
第１のバッファ回路と、ローパスフィルタと、抵抗素子と、第２のバッファ回路と、を有し、
前記第１のバッファ回路の出力端子は、前記ローパスフィルタの入力端子に電気的に接続され、
前記ローパスフィルタの出力端子は、前記抵抗素子の一方の端子、及び前記第２のバッファ回路の入力端子に電気的に接続され、
前記抵抗素子の他方の端子には一定の電位が供給されていることを特徴とするリセット信号生成回路。
【請求項２】
請求項１において、前記ローパスフィルタは、前記第１のバッファ回路から出力された信号を遅延させ、
前記第２のバッファ回路によって、前記遅延された信号の波形が整形され、
前記一定の電位の供給が停止された際に前記抵抗素子を介して前記ローパスフィルタに保持されている電荷が放出されることを特徴とするリセット信号生成回路。
【請求項３】
第１乃至第３のバッファ回路と、第１及び第２のローパスフィルタと、第１及び第２の抵抗素子と、を有し、
前記第１のバッファ回路の出力端子は、前記第１のローパスフィルタの入力端子に電気的に接続され、
前記第１のローパスフィルタの出力端子は、前記第１の抵抗素子の一方の端子、及び前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１の抵抗素子の他方の端子には一定の電位が供給され、
前記第２のバッファ回路の出力端子は、前記第２のローパスフィルタの入力端子に電気的に接続され、
前記第２のローパスフィルタの出力端子は、前記第２の抵抗素子の一方の端子、及び前記第３のバッファ回路の入力端子に電気的に接続され、
前記第２の抵抗素子の他方の端子には一定の電位が供給されていることを特徴とするリセット信号生成回路。
【請求項４】
請求項３において、前記第１のローパスフィルタは、前記第１のバッファ回路から出力された信号を遅延させ、
前記第２のバッファ回路によって、前記遅延された信号の波形が整形され、
前記第２のローパスフィルタは、前記第２のバッファ回路から出力された信号を遅延させ、
前記第３のバッファ回路によって、前記第２のローパスフィルタによって遅延された信号の波形が整形され、
前記一定の電位の供給が停止された際に前記第１及び前記第２の抵抗素子を介して前記第１及び前記第２のローパスフィルタに保持されている電荷がそれぞれ放出されることを特徴とするリセット信号生成回路。
【請求項５】
アンテナを備え無線通信により信号の送受信を行う半導体装置であって、
前記アンテナにより受信した信号から内部電源を生成する整流回路と、
前記アンテナにより受信した信号を復調する復調回路と、
前記内部電源からリセット信号を生成するリセット信号生成回路と、
前記内部電源、前記復調回路で生成された復調信号、及び前記リセット信号を用いて所定の動作を行う信号処理回路と、
前記信号処理回路で生成された応答信号を無線信号に変調する変調回路と、を有し、
前記リセット信号生成回路は、第１のバッファ回路と、ローパスフィルタと、抵抗素子と、第２のバッファ回路と、を有し、
前記第１のバッファ回路の入力端子は、前記整流回路の出力端子に電気的に接続され、
前記第１のバッファ回路の出力端子は、前記ローパスフィルタの入力端子に電気的に接続され、
前記ローパスフィルタの出力端子は、前記抵抗素子の一方の端子、及び前記第２のバッファ回路の入力端子に電気的に接続され、
前記第２のバッファ回路の出力端子は、前記信号処理回路の入力端子に電気的に接続され、
前記抵抗素子の他方の端子には一定の電位が供給されていることを特徴とする半導体装置。
【請求項６】
請求項５において、前記ローパスフィルタは、前記第１のバッファ回路から出力された信号を遅延させ、
前記第２のバッファ回路によって、前記遅延された信号の波形が整形され、
前記一定の電位の供給が停止された際に前記抵抗素子を介して前記リセット信号生成回路内に保持されている電荷が放出されることを特徴とする半導体装置。
【請求項７】
アンテナを備え無線通信により信号の送受信を行う半導体装置であって、
前記アンテナにより受信した信号から内部電源を生成する整流回路と、
前記アンテナにより受信した信号を復調する復調回路と、
前記内部電源からリセット信号を生成するリセット信号生成回路と、
前記内部電源、前記復調回路で生成された復調信号、及び前記リセット信号を用いて所定の動作を行う信号処理回路と、
前記信号処理回路で生成された応答信号を無線信号に変調する変調回路と、を有し、
前記リセット信号生成回路は、第１乃至第３のバッファ回路と、第１及び第２のローパスフィルタと、第１及び第２の抵抗素子と、を有し、
前記第１のバッファ回路の入力端子は、前記整流回路の出力端子に電気的に接続され、
前記第１のバッファ回路の出力端子は、前記第１のローパスフィルタの入力端子に電気的に接続され、
前記第１のローパスフィルタの出力端子は、前記第１の抵抗素子の一方の端子、及び前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１の抵抗素子の他方の端子には一定の電位が供給され、
前記第２のバッファ回路の出力端子は、前記第２のローパスフィルタの入力端子に電気的に接続され、
前記第２のローパスフィルタの出力端子は、前記第２の抵抗素子の一方の端子、及び前記第３のバッファ回路の入力端子に電気的に接続され、
前記第３のバッファ回路の出力端子は、前記信号処理回路の入力端子に電気的に接続され、
前記第２の抵抗素子の他方の端子には一定の電位が供給されていることを特徴とする半導体装置。
【請求項８】
請求項７において、前記第１のローパスフィルタは、前記第１のバッファ回路から出力された信号を遅延させ、
前記第２のバッファ回路によって、前記遅延された信号の波形が整形され、
前記第２のローパスフィルタは、前記第２のバッファ回路から出力された信号を遅延させ、
前記第３のバッファ回路によって、前記第２のローパスフィルタによって遅延された信号の波形が整形され、
前記一定の電位の供給が停止された際に前記第１及び前記第２の抵抗素子を介して前記リセット信号生成回路内に保持されている電荷が放出されることを特徴とする半導体装置。
【請求項９】
請求項５乃至８のいずれか一における前記半導体装置は、リーダ／ライタからの電磁波の電力を利用して前記内部電源を生成して駆動するパッシブ型無線タグであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。具体的には、無線通信によるデータの送受信が可能な半導体装置に関する。さらに具体的には、当該半導体装置が具備するリセット信号生成回路の回路構成に関する。
【背景技術】
【０００２】
近年、電磁界又は電波等の無線通信を利用した個体識別技術が注目を集めている。特に、無線通信によりデータの交信を行う半導体装置として、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグを利用した個体識別技術が注目を集めている。ＲＦＩＤタグは、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグとも呼ばれる。
【０００３】
ＲＦＩＤタグは、外部の無線通信機器（以下、リーダ／ライタ）との送受信に伴う回路動作に必要な電源をＲＦＩＤタグ自身が有しているアクティブ型ＲＦＩＤタグと、リーダ／ライタからの電磁波の電力を利用してＲＦＩＤタグ内で電力を生成して駆動するパッシブ型ＲＦＩＤタグとの二つのタイプに分けることが出来る。そのうち、パッシブ型ＲＦＩＤタグは、ＳｕｉｃａやＰＡＳＭＯ、ＩＣＯＣＡ（全て登録商標）等を代表するように市場に多く出回っていることは周知の事実である。
【０００４】
パッシブ型ＲＦＩＤタグを用いた無線通信システムの一例を図１６に示す。無線通信システムは、リーダ／ライタ１６０１と、制御用端末１６０３、パッシブ型ＲＦＩＤタグ１６０５から構成される。制御用端末１６０３はリーダ／ライタ１６０１を制御する。リーダ／ライタ１６０１に接続されたアンテナ１６０２とパッシブ型ＲＦＩＤタグ１６０５のアンテナ１６０６との間で無線によるデータの送受信が行われる。
【０００５】
無線による送受信は次のように行われる。リーダ／ライタ１６０１に接続されたアンテナ１６０２から出力された無線信号をパッシブ型ＲＦＩＤタグ１６０５内のアンテナ１６０６が受信する。当該無線信号は伝送するデータに応じて変調された電磁波である。データを伝送するための電磁波を搬送波と呼び、無線信号をデータに応じて変調された搬送波とも呼ぶ。無線信号（以下、単に「搬送波」という。）１６０４はアンテナ１６０６によって受信され、パッシブ型ＲＦＩＤタグ１６０５内の電源回路１６０７と、復調回路１６０８とを介して信号処理回路１６０９に入力されて処理される。こうしてパッシブ型ＲＦＩＤタグ１６０５は搬送波１６０４に含まれるデータを取得する。次いで、応答データを含んだ信号が信号処理回路１６０９から出力される。パッシブ型ＲＦＩＤタグ１６０５は、パッシブ型ＲＦＩＤタグ１６０５内の変調回路１６１０と、アンテナ１６０６とを介して、当該信号に対応した搬送波１６０４をリーダ／ライタ１６０１に接続されたアンテナ１６０２に送信する。当該信号に対応した搬送波１６０４はアンテナ１６０２によって受信され、リーダ／ライタ１６０１は応答データを取得し、得られた応答データを制御用端末１６０３に蓄積する。
【０００６】
パッシブ型ＲＦＩＤタグ１６０５内の電源回路１６０７は、アンテナ１６０６が受信した搬送波を元に信号処理回路１６０９を駆動するための直流電源電圧を生成する。具体的な回路構成としては、半波整流回路、半波２倍圧整流回路、全波整流回路等が上げられる。
【０００７】
また、パッシブ型ＲＦＩＤタグ１６０５内の復調回路１６０８は、アンテナ１６０６が受信した搬送波に含まれている変調信号の成分を復調し、信号処理回路１６０９が駆動するための復調信号を生成する。このようなパッシブ型ＲＦＩＤタグについて、リーダ／ライタからの無線信号の読み出し向上を図る研究が盛んに行われている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２２１３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１６を用いて説明した一連の動作を行うにあたり、パッシブ型ＲＦＩＤタグは電力が供給されてから命令を受信し始めるまでの間に信号処理回路内を構成する各レジスタに対して初期化動作を行う必要性がある。そのため、電力供給時を利用したパワーオンリセットが必須となる。
【００１０】
パワーオンリセット信号を生成するには電源の立ち上がりの長さやノイズ等の問題が発生しやすいことがわかっており、それらの影響を受けにくくするためパワーオンリセット信号生成回路にヒステリシス特性を持たせる傾向が強い。
【００１１】
しかし、パワーオンリセット信号生成回路をヒステリシス特性の回路構成にすると回路が複雑になり、半導体装置全体における専有面積が大きくなってしまう。
【００１２】
そこで本発明の一態様では、ヒステリシス特性を持たないシンプルな回路構成で専有面積を抑え、かつノイズに強く、確実にパワーオンリセット信号を生成することの出来るリセット信号生成回路を提供することを課題とする。また、このようなリセット信号生成回路を備える半導体装置を提供することも課題の一とする。
【課題を解決するための手段】
【００１３】
上述の課題を解決するため、本発明の一態様は第１のバッファ回路と、ローパスフィルタと、抵抗素子と、第２のバッファ回路を具備し、第１のバッファ回路にて電源とのノードの切り離しを行い、ローパスフィルタにて電源の立ち上がりに対してノイズの除去および十分な立ち上がり遅延を発生させ、第２のバッファ回路にて波形の整形を行う。また、抵抗素子にて、電源が落とされた際のリセット信号生成回路内の初期化動作を行うことを特徴とする。
【００１４】
また、本発明の別の一態様は、第１のバッファ回路と、ローパスフィルタと、抵抗素子と、第２のバッファ回路と、を有し、第１のバッファ回路の出力端子は、ローパスフィルタの入力端子に電気的に接続され、ローパスフィルタの出力端子は、抵抗素子の一方の端子と第２のバッファ回路の入力端子に電気的に接続され、抵抗素子の他方の端子には一定の電位が供給されていることを特徴とする。
【００１５】
上述のローパスフィルタは、第１のバッファ回路から出力された信号を遅延させ、第２のバッファ回路は、ローパスフィルタにより遅延された信号の波形を整形し、抵抗素子は、一定の電位の供給が停止された際、言いかえると電源が落とされた際にローパスフィルタ内に保持されている電荷を抵抗素子を介して他方の端子に接続された配線に放出して初期化動作を行う。
【００１６】
また、本発明の別の一態様は、第１乃至第３のバッファ回路と、第１及び第２のローパスフィルタと、第１及び第２の抵抗素子と、を有し、第１のバッファ回路の出力端子は、第１のローパスフィルタの入力端子に電気的に接続され、第１のローパスフィルタの出力端子は、第１の抵抗素子の一方の端子と第２のバッファ回路の入力端子に電気的に接続され、第１の抵抗素子の他方の端子には一定の電位が供給され、第２のバッファ回路の出力端子は、第２のローパスフィルタの入力端子に電気的に接続され、第２のローパスフィルタの出力端子は、第２の抵抗素子の一方の端子と第３のバッファ回路の入力端子に電気的に接続され、第２の抵抗素子の他方の端子には一定の電位が供給されていることを特徴とする。
【００１７】
上述の第１のローパスフィルタは、第１のバッファ回路から出力された信号を遅延させ、第２のバッファ回路は、第１のローパスフィルタによって遅延された信号の波形を整形し、第２のローパスフィルタは、第２のバッファ回路から出力された信号を遅延させ、第３のバッファ回路は、第２のローパスフィルタによって遅延された信号の波形を整形し、第１及び第２の抵抗素子は、電源が落とされた際に第１及び第２のローパスフィルタ内に保持されている電荷を第１及び第２の抵抗素子を介して第１及び第２の抵抗素子の他方の端子に接続されている配線に放出することによって初期化動作を行う。
【００１８】
本発明の別の一態様は、アンテナを備え無線通信により信号の送受信を行う半導体装置であって、アンテナにより受信した信号から内部電源を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、内部電源からリセット信号を生成するリセット信号生成回路と、内部電源と復調回路で生成された復調信号とリセット信号を用いて所定の動作を行う信号処理回路と、信号処理回路で生成された応答信号を無線信号に変調する変調回路と、を有し、上記リセット信号生成回路は、第１のバッファ回路と、ローパスフィルタと、抵抗素子と、第２のバッファ回路と、を有する。第１のバッファ回路の入力端子は、整流回路の出力端子に電気的に接続され、第１のバッファ回路の出力端子は、ローパスフィルタの入力端子に電気的に接続され、ローパスフィルタの出力端子は、抵抗素子の一方の端子と第２のバッファ回路の入力端子に電気的に接続され、第２のバッファ回路の出力端子は、信号処理回路の入力端子に電気的に接続され、抵抗素子の他方の端子には一定の電位が供給されている。
【００１９】
上述のローパスフィルタは、第１のバッファ回路から出力された信号を遅延させ、第２のバッファ回路は、ローパスフィルタにより遅延された信号の波形を整形し、抵抗素子は、電源が落とされた際にリセット信号生成回路内のローパスフィルタ内に保持されている電荷を抵抗素子を介して他方の端子に接続された配線に放出することによってリセット信号生成回路の初期化動作を行う。
【００２０】
本発明の別の一態様は、アンテナを備え無線通信により信号の送受信を行う半導体装置であって、アンテナにより受信した信号から内部電源を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、内部電源からリセット信号を生成するリセット信号生成回路と、内部電源と復調回路で生成された復調信号とリセット信号を用いて所定の動作を行う信号処理回路と、信号処理回路で生成された応答信号を無線信号に変調する変調回路と、を有し、リセット信号生成回路は、第１乃至第３のバッファ回路と、第１及び第２のローパスフィルタと、第１及び第２の抵抗素子と、を有する。第１のバッファ回路の入力端子は、整流回路の出力端子に電気的に接続され、第１のバッファ回路の出力端子は、第１のローパスフィルタの入力端子に電気的に接続され、第１のローパスフィルタの出力端子は、第１の抵抗素子の一方の端子と第２のバッファ回路の入力端子に電気的に接続され、第１の抵抗素子の他方の端子には一定の電位が供給され、第２のバッファ回路の出力端子は、第２のローパスフィルタの入力端子に電気的に接続され、第２のローパスフィルタの出力端子は、第２の抵抗素子の一方の端子と第３のバッファ回路の入力端子に電気的に接続され、第３のバッファ回路の出力端子は、前記信号処理回路の入力端子に電気的に接続され第２の抵抗素子の他方の端子には一定の電位が供給されていることを特徴とする。
【００２１】
上述の第１のローパスフィルタは、第１のバッファ回路から出力された信号を遅延させ、第２のバッファ回路は、第１のローパスフィルタによって遅延された信号の波形を整形し、第２のローパスフィルタは、第２のバッファ回路から出力された信号を遅延させ、第３のバッファ回路は、第２のローパスフィルタによって遅延された信号の波形を整形し、第１及び第２の抵抗素子は、電源が落とされた際に第１及び第２のローパスフィルタ内に保持されている電荷を第１及び第２の抵抗素子を介して第１及び第２の抵抗素子の他方の端子にそれぞれ接続されている配線に放出することによって初期化動作を行う。
【００２２】
本発明の一態様にかかる半導体装置は、リーダ／ライタからの電磁波の電力を利用して内部電力を生成して駆動するパッシブ型無線タグに用いることができる。
【００２３】
なお、本明細書において接続とは、特に断りのない限り電気的な接続を表すものとする。
【発明の効果】
【００２４】
本発明の一態様のリセット信号生成回路を具備することにより、リセット信号期間を十分に確保することができる。また、非接触型無線通信機器に本発明の一態様のリセット信号生成回路を具備することにより、非接触型無線通信機器内に搭載されている各レジスタの初期化動作の確実さが向上し、無線電力のＯＮ、ＯＦＦの繰り返し動作による起動不良を防ぐことが出来る。また、ヒステリシス特性を持たないシンプルな回路構成であるため、非接触型無線通信機器内の回路を簡略化でき、サイズの縮小およびバラつきの低減が可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様に係る半導体装置を説明する図。
【図２】本発明の一態様に係る半導体装置を説明する図。
【図３】本発明の一態様に係る半導体装置を説明する図。
【図４】本発明の一態様に係る半導体装置を説明する図。
【図５】本発明の一態様に係る半導体装置を説明する図。
【図６】本発明の一態様に係る半導体装置を説明する図。
【図７】本発明の一態様に係る半導体装置を説明する図。
【図８】本発明の一態様に係る半導体装置との比較例を説明する図。
【図９】本発明の一態様に係る半導体装置との比較例を説明する図。
【図１０】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１１】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１２】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１３】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１４】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１５】本発明の一態様に係る半導体装置の搭載例を説明する図。
【図１６】従来の半導体装置を説明する図。
【発明を実施するための形態】
【００２６】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００２７】
（実施の形態１）
本発明の一態様のリセット信号生成回路について、図１を用いて説明する。本発明の一態様のリセット信号生成回路１００は、第１のバッファ回路１０１と、ローパスフィルタ１０２と、抵抗素子１０３と、第２のバッファ回路１０４を有する。第１のバッファ回路１０１は、Ｐ型トランジスタ１１１、Ｐ型トランジスタ１１２、Ｎ型トランジスタ１１３、Ｎ型トランジスタ１１４を有し、ローパスフィルタ１０２は、抵抗素子１１５と容量素子１１６を有する。第２のバッファ回路１０４は、Ｐ型トランジスタ１１７、Ｐ型トランジスタ１１８、Ｎ型トランジスタ１１９、Ｎ型トランジスタ１２０を有する。第１のバッファ回路１０１は電源電圧ＶＤＤを入力信号とする。第１のバッファ回路１０１の出力端子はローパスフィルタ１０２の入力端子に接続される。なお、第１のバッファ回路１０１とローパスフィルタ１０２との接続部をノード１０５という。また、ローパスフィルタの出力端子はノード１０６を介して抵抗素子１０３の第１の端子及び第２のバッファ回路１０４の入力端子に接続される。抵抗素子の第２の端子はＧＮＤへと接続され、第２のバッファ回路１０４の出力端子はリセット信号を出力する。抵抗素子１０３は、回路内に残る電荷を抵抗素子１０３を介してＧＮＤに放出する役割をし、リセット信号生成回路の初期化を行う。なお、図１では、抵抗素子１０３をローパスフィルタ１０２の出力端子に接続しているが、ローパスフィルタ１０２の入力端子に接続してもよい。なお、本明細書中及び図面中に記載されている「ＧＮＤ」とは、回路全体の基準電位のことである。図面においてＧＮＤと記載されているところは回路全体の基準電位に接続されていることを表す。
【００２８】
本実施の形態における各ノードの信号波形を図２に示す。
【００２９】
電源電圧ＶＤＤがＯＮすると、ある傾きを持って立ち上がる。第１のバッファ回路１０１はその波形を受け取り、電源電圧ＶＤＤがある一定以上の電圧になったとき、ノード１０５の波形が出力される。また、その後、ノード１０５の波形は電源電圧ＶＤＤを追従するように立ち上がる。
【００３０】
ローパスフィルタ１０２及び抵抗素子１０３はノード１０５の波形の立ち上がりを受け、ノード１０６の波形を生成する。ノード１０６の波形はローパスフィルタ１０２によりノード１０５より鈍る。また、最高到達電圧は第１のバッファ回路１０１のＰ型トランジスタ１１２と、ローパスフィルタ１０２の抵抗素子１１５と、抵抗素子１０３の分圧比によって電源電圧ＶＤＤよりも低い電圧となる。
【００３１】
ここで、ノード１０６の最高到達電圧は第２のバッファ回路１０４が正常に動作するだけの電圧を確保する必要がある。そのため、ローパスフィルタ１０２による遅延時間やノイズ除去の設計によるが、必要に応じて抵抗素子１０３の値が変わってくる。ただし、この設計は当業者であれば容易に理解されるため、具体的な数値の指定はここでは割愛する。
【００３２】
第２のバッファ回路１０４は、ノード１０６を受けて、ローパスフィルタ１０２によって鈍った波形の整形、及び最高到達電圧を電源電圧ＶＤＤに戻す。すると、第２のバッファ回路１０４で生成された信号は、電源電圧ＶＤＤの立ち上がりから十分に遅れて立ち上がる信号となる。この遅れて立ち上がる期間２０１をリセット信号として使用することが出来る。
【００３３】
電源電圧ＶＤＤがＯＦＦすると、リセット信号もＯＦＦする。ただし、ノード１０６のみはローパスフィルタ１０２の容量素子１１６によって電荷が保持されてしまい、電荷の放出に時間がかかってしまう。このときノード１０６の電荷が消失するまでにかかる時間は、ローパスフィルタ１０２の容量素子１１６と、抵抗素子１０３の値によって求められる。なお、図２では、電源電圧ＶＤＤとノード１０５がそれぞれ一定の電圧になるタイミングが同じになっているが、実際にはゲート遅延が生じ、ノード１０５の方が電圧が一定になるタイミングが多少遅くなる。しかし、この遅延する期間はリセット信号が発生している期間と比較して極めて短いため、図２では省略している。本明細書において、他の図面のタイミングチャートにおいても、同様にゲート遅延の影響に関しては省略して記載している。
【００３４】
図８に、本実施形態に係る発明との比較例として、図１において抵抗素子１０３がない回路構成例を示す。
【００３５】
また、図９に、図８の電源電圧ＶＤＤが供給される第１のバッファ回路１０１の入力端子と、第１のバッファ回路１０１とローパスフィルタ１０２との接続部であるノード８０５と、ローパスフィルタ１０２と第２のバッファ回路１０４との接続部であるノード８０６と、リセット信号が出力される第２のバッファ回路１０４の出力端子における信号波形を示す。
【００３６】
この場合、電源電圧ＶＤＤがＯＦＦすると、ノード８０６の電荷はローパスフィルタ１０２の容量からの電流の流れ先として、第１のバッファ回路１０１のＰ型トランジスタ１１２のみとなる。ただし、Ｐ型トランジスタ１１２の閾値電圧分はノード８０５とノード８０６に残ってしまう。すると、次に電源電圧ＶＤＤがＯＮしても、ノード８０５とノード８０６に残っている電荷が影響し、図９のように正常にリセット信号が生成できない状態が発生する。
【００３７】
本発明の一態様のリセット信号生成回路は、図１に示すように抵抗素子１０３を備えるため、半導体装置の電源がオフのときにローパスフィルタ１０２が備える容量素子１１６に保持されていた電荷を除去することができる。その結果、図２に示すようにリセット信号を適切に生成できるため、リセット信号生成回路に接続されている各レジスタの初期化動作の確実性を増すことができ、半導体装置の起動不良を防止することができる。
【００３８】
（実施の形態２）
本発明の別の一態様のリセット信号生成回路について、図３を用いて説明する。本発明の別の一態様のリセット信号生成回路３００は、第１のバッファ回路３０１と、第１のローパスフィルタ３０２と、第１の抵抗素子３０３と、第２のバッファ回路３０４と、第２のローパスフィルタ３０５と第２の抵抗素子３０６と第３のバッファ回路３０７を有する。第１のバッファ回路３０１は、Ｐ型トランジスタ３２１、Ｐ型トランジスタ３２２、Ｎ型トランジスタ３２３、Ｎ型トランジスタ３２４を有し、第１のローパスフィルタ３０２は、抵抗素子３２５と容量素子３２６を有する。第２のバッファ回路３０４は、Ｐ型トランジスタ３２７、Ｐ型トランジスタ３２８、Ｎ型トランジスタ３２９、Ｎ型トランジスタ３３０を有し、第２のローパスフィルタ３０５は、抵抗素子３３１と容量素子３３２を有する。第３のバッファ回路３０７は、Ｐ型トランジスタ３３３、Ｐ型トランジスタ３３４、Ｎ型トランジスタ３３５、Ｎ型トランジスタ３３６を有する。
【００３９】
第１のバッファ回路３０１は電源電圧ＶＤＤを入力信号とする。第１のバッファ回路３０１の出力端子は第１のローパスフィルタ３０２の入力端子に接続される。なお、第１のバッファ回路３０１と第１のローパスフィルタ３０２との接続部をノード３０８という。第１のローパスフィルタの出力端子はノード３０９を介して第１の抵抗素子３０３の第１の端子及び第２のバッファ回路３０４の入力端子に接続される。第１の抵抗素子の第２の端子はＧＮＤへと接続され、第２のバッファ回路３０４の出力端子は第２のローパスフィルタ３０５の入力端子に接続される。なお、第２のバッファ回路３０４と第２のローパスフィルタ３０５との接続部をノード３１０という。第２のローパスフィルタ３０５の出力端子はノード３１１を介して第２の抵抗素子３０６の第１の端子及び第３のバッファ回路３０７の入力端子に接続される。第２の抵抗素子の第２の端子はＧＮＤへと接続され、第３のバッファ回路３０７の出力端子はＲＥＳＥＴ信号を出力する。第１の抵抗素子３０３と第２の抵抗素子３０６は、第１のローパスフィルタ３０２と第２のローパスフィルタ３０５内に残る電荷をＧＮＤに逃す役割をし、リセット信号生成回路の初期化を行う。なお、図３では、第１の抵抗素子３０３を第１のローパスフィルタ３０２の出力端子に接続しているが、第１のローパスフィルタ３０２の入力端子に接続してもよい。同様に、第２の抵抗素子３０６を第２のローパスフィルタ３０５の入力端子に接続してもよい。
【００４０】
本実施の形態における各ノードの信号波形を図４に示す。なお、本実施の形態では実施の形態１よりも電源電圧ＶＤＤの立ち上がりの鈍りが大きいものを例とする。
【００４１】
電源電圧ＶＤＤがＯＮすると、ある傾きを持って立ち上がる。第１のバッファ回路３０１はその波形を受け取り、電源電圧ＶＤＤがある一定以上の電圧になったとき、ノード３０８の波形が出力される。また、その後ノード３０８の波形は電源電圧ＶＤＤを追従するように立ち上がる。
【００４２】
第１のローパスフィルタ３０２及び第１の抵抗素子３０３はノード３０８の波形の立ち上がりを受け、ノード３０９の波形を生成する。ノード３０９の波形は第１のローパスフィルタ３０２によりノード３０８より鈍る。また、最高到達電圧は第１のバッファ回路３０１のＰ型トランジスタ３２２と、第１のローパスフィルタ３０２の抵抗素子３２５と、第１の抵抗素子３０３の分圧比によって電源電圧ＶＤＤよりも低い電圧となる。
【００４３】
ここで、ノード３０９の最高到達電圧は第２のバッファ回路３０４で正常に動作するだけの電圧を確保する必要がある。そのため、第１のローパスフィルタ３０２による遅延時間やノイズ除去の設計によるが、必要に応じて第１の抵抗素子３０３の値が変わってくる。ただし、この設計は当業者であれば容易に理解されるため、具体的な数値の指定はここでは割愛する。
【００４４】
第２のバッファ回路３０４は、ノード３０９を受けて、第１のローパスフィルタ３０２によって鈍った波形の整形、及び最高到達電圧を電源電圧ＶＤＤに戻す。すると、第２のバッファ回路３０４で生成されたノード３１０の信号は、電源電圧ＶＤＤの立ち上がりから若干遅れて立ち上がる信号となる。
【００４５】
第２のローパスフィルタ３０５及び第２の抵抗素子３０６はノード３１０の波形の立ち上がりを受け、ノード３１１の波形を生成する。ノード３１１の波形は第２のローパスフィルタ３０５によりノード３１０より鈍る。また、最高到達電圧は第２のバッファ回路３０４のＰ型トランジスタ３２８と、第２のローパスフィルタ３０５の抵抗素子３３１と、第２の抵抗素子３０６の分圧比によって電源電圧ＶＤＤよりも低い電圧となる。
【００４６】
ここで、ノード３１１の最高到達電圧は第３のバッファ回路３０７が正常に動作するだけの電圧を確保する必要がある。そのため、第２のローパスフィルタ３０５による遅延時間やノイズ除去の設計によるが、必要に応じて第２の抵抗素子３０６の値が変わってくる。ただし、この設計は当業者であれば容易に理解されるため、具体的な数値の指定はここでは割愛する。
【００４７】
第３のバッファ回路３０７は、ノード３１１を受けて、第２のローパスフィルタ３０５によって鈍った波形の整形、及び最高到達電圧を電源電圧ＶＤＤに戻す。すると、第３のバッファ回路３０７で生成された信号は、電源電圧ＶＤＤの立ち上がりから十分に遅れて立ち上がる信号となる。この遅れて立ち上がる期間４０１をリセット信号として使用することが出来る。
【００４８】
電源電圧ＶＤＤがＯＦＦすると、リセット信号もＯＦＦする。ただし、ノード３０９及びノード３１１は第１のローパスフィルタ３０２の容量素子３２６及び第２のローパスフィルタ３０５の容量素子３３２によって電荷が保持されてしまい、電荷の放出に時間がかかってしまう。このときノード３０９及びノード３１１のＯＦＦにかかる時間は、それぞれ第１のローパスフィルタ３０２の容量素子３２６と、第１の抵抗素子３０３の値及び第２のローパスフィルタ３０５の容量素子３３２と、第２の抵抗素子３０６の値によって求められる。
【００４９】
本実施の形態では、上述した実施の形態１の例よりも電源電圧ＶＤＤの立ち上がりが遅いことを想定したもので、実施の形態１の回路例からさらにローパスフィルタ、抵抗素子及びバッファ回路を追加することでＲＥＳＥＴ信号の生成を確実にしているものである。このように、実施の形態１の回路例にローパスフィルタ、抵抗素子及びバッファ回路を複数追加することによってＲＥＳＥＴ信号をより確実に生成する方法を実現できる。
【００５０】
また、本実施の形態の構成を用いることで、実施の形態１と比較して、１つのローパスフィルタでリセット信号の生成に必要な遅延時間を稼ぐ必要は無くなる。そのため、電源電圧ＶＤＤの立ち上がりに対してリセット信号の立ち上がり時間を十分に確保することが出来る。また、ローパスフィルタが複数あることにより、よりノイズに強い回路構成を実現することが可能となる。
【００５１】
なお、本実施形態では、第１乃至第３のバッファ回路と第１及び第２のローパスフィルタを有する構成例を示したが、第３のバッファ回路３０７の出力端子に、さらに、ローパスフィルタ及び抵抗素子を接続する回路構成としてもよい。
【００５２】
（実施の形態３）
図５に本発明の一態様のリセット信号生成回路を具備する半導体装置であるパッシブ型ＲＦＩＤタグの構成図を示す。パッシブ型ＲＦＩＤタグ５０１は、無線信号を受信するアンテナ５０２と、アンテナ５０２で受信した電力を元に内部電源を生成する整流回路５０３と、アンテナ５０２で受信した無線信号から復調信号を生成する復調回路５０４と、整流回路５０３で生成された内部電源からリセット信号を生成するリセット信号生成回路５０７と、整流回路５０３で生成された内部電源と復調回路５０４で生成された復調信号とリセット信号生成回路５０７で生成されたリセット信号を用いて所定の動作を行い、応答信号を生成する信号処理回路５０６と、信号処理回路５０６で生成された応答信号を無線信号に変調する変調回路５０５を有する。
【００５３】
本実施の形態での構成では、整流回路５０３において生成される内部電源を元に信号処理回路５０６が動作を行う。信号処理回路５０６には複数のレジスタが含まれており、復調回路５０４で生成された復調信号による回路動作が行われる前に初期化が行われることが必須となる。そのため、整流回路５０３において生成された内部電源を元にリセット信号生成回路５０７で生成されたリセット信号により、信号処理回路５０６の各レジスタに対し初期化が行われる。
【００５４】
なお、本実施の形態での構成で使用されるリセット信号生成回路は、実施の形態１および実施の形態２で示されるどちらの構成を用いても構わないものとする。また、本実施の形態の構成は一つの例に過ぎず、この構成に限るものではない。
【００５５】
（実施の形態４）
図６に実施形態３とは異なる本発明の一態様のリセット信号生成回路を具備する半導体装置であるパッシブ型ＲＦＩＤタグの構成図を示す。パッシブ型ＲＦＩＤタグ６０１は、無線信号を受信するアンテナ６０２と、アンテナ６０２で受信した電力を元に内部電源を生成する整流回路６０３と、整流回路６０３で生成された内部電源を元に一定電圧を生成するレギュレータ６０８と、アンテナ６０２で受信した無線信号から復調信号を生成する復調回路６０４と、レギュレータ６０８で生成された一定電圧からリセット信号を生成するリセット信号生成回路６０７と、レギュレータ６０８で生成された一定電圧と復調回路６０４で生成された復調信号とリセット信号生成回路６０７で生成されたリセット信号を用いて所定の動作を行い、応答信号を生成する信号処理回路６０６と、信号処理回路６０６で生成された応答信号を無線信号に変調する変調回路６０５を有する。
【００５６】
本実施の形態での構成では、レギュレータ６０８において生成される一定電圧を元に信号処理回路６０６が動作を行う。信号処理回路６０６には複数のレジスタが含まれており、復調回路６０４で生成された復調信号による回路動作が行われる前に初期化が行われることが必須となる。そのため、レギュレータ６０８において生成される一定電圧を元にリセット信号生成回路６０７で生成されたリセット信号により、信号処理回路６０６の各レジスタに対し初期化が行われる。
【００５７】
なお、本実施の形態での構成で使用されるリセット信号生成回路は、実施の形態１および実施の形態２で示されるどちらの構成を用いても構わないものとする。
【００５８】
（実施の形態５）
本実施形態では、実施形態１で示したリセット信号生成回路に対応するレイアウト図を図７に示す。リセット信号生成回路７００は、第１のバッファ回路７０１と、ローパスフィルタ７０２と、抵抗素子７０３と、第２のバッファ回路７０４とを有する。ローパスフィルタ７０２は、容量素子７０５と抵抗素子７０６を有する。
【００５９】
本実施形態においてＰ型トランジスタのＯＮ抵抗がＮ型トランジスタのＯＮ抵抗の２倍あると仮定している。ここで、例えばインバータ素子を設計する際、そのインバータ素子の出力波形の立ち上がりに要する時間と立下りに要する時間を等しくすることが好ましい。これを実現するためには、Ｐ型トランジスタのＯＮ抵抗とＮ型トランジスタのＯＮ抵抗を等しくする必要がある。そこで、上述したような特性のトランジスタを用いた場合、Ｐ型のトランジスタのチャネル幅をＮ型トランジスタのチャネル幅の２倍に設定し、又は、Ｐ型のトランジスタのチャネル長をＮ型トランジスタのチャネル長の２分の１に設定しＯＮ抵抗を等しくするような設計を行う必要がある。
【００６０】
本実施形態においては、第２のバッファ回路７０４の立ち上がりに要する時間と立下りに要する時間を等しくするため、Ｐ型トランジスタのチャネル幅を第２のバッファ回路７０４のＮ型トランジスタよりも２倍ほど大きく設計している。しかしながら、勿論この構成に限定される必要はない。
【００６１】
ここで、本発明の一態様においては、第１のバッファ回路７０１のＰ型トランジスタのＯＮ抵抗をＮ型トランジスタのＯＮ抵抗に対して大きくする、つまり第１のバッファ回路７０１のＰ型トランジスタのチャネル幅を第１のバッファ回路７０１のＮ型トランジスタのチャネル幅の２倍よりも小さくするとよい。これにより、第１のバッファ回路７０１の出力信号の波形の立ち上がりをより遅延させることができる。また、レイアウト上、ローパスフィルタ７０２の容量素子７０５の専有面積を小さくしなければならないときは、代わりに第１のバッファ回路７０１の有するＰ型トランジスタの内部負荷を大きくすることでリセット信号を生成する期間を確保することができる。
【００６２】
（実施の形態６）
本実施の形態では、上記実施の形態で示した半導体装置を得るための一作製方法を説明する。
【００６３】
まず、基板１００１の一表面に剥離層１００２を形成し、続けて下地となる絶縁膜１００３および半導体膜１００４（例えば非晶質珪素を含む膜）を形成する（図１０（Ａ）参照）。剥離層１００２、絶縁膜１００３および半導体膜１００４は、連続して形成することができる。連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
【００６４】
基板１００１は、ガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、回路部を大きく形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現することができる。
【００６５】
なお、本工程では、剥離層１００２を基板１００１の全面に設けているが、必要に応じて、基板１００１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層１００２を選択的に設けてもよい。また、基板１００１に接するように剥離層１００２を形成しているが、必要に応じて、基板１００１に接するように酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層１００２を形成してもよい。
【００６６】
ここで、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００６７】
剥離層１００２は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料からなる膜を単層構造又は積層構造で形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化物を設けることができる。
【００６８】
絶縁膜１００３は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。下地となる絶縁膜が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜１００３は、基板１００１からの不純物の侵入を防止するブロッキング膜として機能する。
【００６９】
半導体膜１００４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下程度、好ましくは５０ｎｍ以上７０ｎｍ以下程度、具体的には６６ｎｍの厚さで形成する。半導体膜１００４としては、例えば、非晶質珪素膜を形成すればよい。
【００７０】
次に、半導体膜１００４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１００４の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体膜１００４ａ、半導体膜１００４ｂを形成し、これらを覆うようにゲート絶縁膜１００５を形成する（図１０（Ｂ）参照）。
【００７１】
半導体膜１００４ａ、半導体膜１００４ｂの作製工程の一例を以下に簡単に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、結晶化の程度に基づき、必要に応じて、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって半導体膜１００４ａ、半導体膜１００４ｂを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７２】
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜１００４ａ、半導体膜１００４ｂを形成することができる。このような結晶化の場合、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置するとよい。
【００７３】
次に、半導体膜１００４ａ、半導体膜１００４ｂを覆うゲート絶縁膜１００５を形成する。ゲート絶縁膜１００５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層構造又は積層構造で形成する。
【００７４】
また、ゲート絶縁膜１００５は、半導体膜１００４ａ、半導体膜１００４ｂに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００７５】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的には５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜の表面に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような、プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７６】
ゲート絶縁膜１００５は、プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、プラズマ処理により形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができ、好ましい。
【００７７】
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜１００４ａ、半導体膜１００４ｂを形成する場合は、上記プラズマ処理を行ったゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００７８】
次に、ゲート絶縁膜１００５上に、導電膜を形成する。ここでは、１００ｎｍ以上５００ｎｍ以下程度の厚さの導電膜を単層で形成する。用いる材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いることができる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても良い。導電膜を積層構造で形成する場合には、例えば、窒化タンタル膜とタングステン膜の積層構造、窒化タングステン膜とタングステン膜の積層構造、窒化モリブデン膜とモリブデン膜の積層構造を用いることができる。例えば、窒化タンタル３０ｎｍと、タングステン１５０ｎｍとの積層構造を用いることができる。タングステンや窒化タンタルは、耐熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、導電膜を３層以上の積層構造としても良く、例えば、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用することができる。
【００７９】
次に、上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜１００４ａ、半導体膜１００４ｂの上方にゲート電極１００７を形成する。
【００８０】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体膜１００４ａ、半導体膜１００４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜１００４ａ、半導体膜１００４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、リン（Ｐ）、砒素（Ａｓ）などを用いることができる。また、ｐ型を付与する不純物元素としては、１３族に属する元素を用いれば良く、硼素（Ｂ）などを用いることができる。
【００８１】
なお、本実施の形態においては簡単のため、ｎ型ＴＦＴについてのみ示しているが、実施形態１乃至５に係るリセット信号生成回路が有するｎ型ＴＦＴとｐ型ＴＦＴを併せて形成する場合には、後にｐ型ＴＦＴとなる半導体層を覆うマスクを形成してｎ型を付与する不純物元素を添加し、後にｎ型ＴＦＴとなる半導体層を覆うマスクを形成してｐ型を付与する不純物元素を添加することで、ｎ型を付与する不純物元素とｐ型を付与する不純物元素を選択的に添加することができる。なお、上述の添加順序に限定されないことはいうまでもない。
【００８２】
次に、ゲート絶縁膜１００５とゲート電極１００７を覆うように、絶縁膜を形成する。これら絶縁膜は、プラズマＣＶＤ法やスパッタ法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１００７の側面に接する絶縁膜１００８（サイドウォールともよばれる）を形成する。絶縁膜１００８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際の不純物元素を添加するためのマスクとして用いる。
【００８３】
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１００７および絶縁膜１００８をマスクとして用いて、半導体膜１００４ａ、半導体膜１００４ｂにｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域１００６ａ、第１の不純物領域１００６ｂ、第２の不純物領域１００６ｃが形成される（図１０（Ｃ）参照）。第１の不純物領域１００６ｂは薄膜トランジスタのソース領域又はドレイン領域として機能し、第２の不純物領域１００６ｃはＬＤＤ領域として機能する。第２の不純物領域１００６ｃが含む不純物元素の濃度は、第１の不純物領域１００６ｂが含む不純物元素の濃度よりも低い。
【００８４】
続いて、ゲート電極１００７、絶縁膜１００８等を覆うように、絶縁膜を単層構造又は積層構造で形成する。本実施の形態では、絶縁膜１００９、１０１０、１０１１を３層構造とする場合を例示する。これら絶縁膜はＣＶＤ法により形成することができ、絶縁膜１００９は酸化窒化珪素膜５０ｎｍ、絶縁膜１０１０は窒化酸化珪素膜２００ｎｍ、絶縁膜１０１１は酸化窒化珪素膜４００ｎｍとして形成することができる。これら絶縁膜の表面は、その膜厚にもよるが、下層に設けられた層の表面形状に沿って形成される。すなわち、絶縁膜１００９は膜厚が薄いため、その表面はゲート電極１００７の表面形状に大きく沿っている。膜厚が厚くなるにつれ表面形状は平坦に近づくため、３層構造のうち膜厚が最も厚い絶縁膜１０１１の表面形状は平坦に近い。しかしながら、有機材料とは異なるため、平坦な表面形状とは異なっている。すなわち、表面形状を平坦にしたいのであれば、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いればよい。またこれら絶縁膜の作製方法は、ＣＶＤ法以外に、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等を採用することができる。
【００８５】
そして、フォトリソグラフィ法を用いて絶縁膜１００９、１０１０、１０１１等をエッチングして、第１の不純物領域１００６ｂに達するコンタクトホールを形成した後、薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜１０３１ａ、及び接続配線として機能する導電膜１０３１ｂを形成する。導電膜１０３１ａ、１０３１ｂは、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成することができる。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜１００４ａ、半導体膜１００４ｂの表面にシリサイドを形成して、抵抗を低くしてもよい。導電膜１０３１ａ、１０３１ｂは、低抵抗材料を用いて形成すると信号遅延を生じることがなく、好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐熱性の高い材料を設けるとよい。例えば、低抵抗材料としてアルミニウムを３００ｎｍ形成し、アルミニウムの上下にチタンを１００ｎｍずつ設ける構成がよい。また導電膜１０３１ｂは、接続配線として機能しているが、導電膜１０３１ａと同じ積層構造で形成することで、接続配線の低抵抗化と耐熱性の向上を図ることができる。導電膜１０３１ａ、１０３１ｂは、その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。また導電膜１０３１ａ、１０３１ｂは、ＣＶＤ法やスパッタリング法等により形成することができる。
【００８６】
以上により、薄膜トランジスタ１０３０ａ、薄膜トランジスタ１０３０ｂを含む素子層１０４９が得られる（図１１（Ａ）参照）。
【００８７】
なお、絶縁膜１００９、１０１０、１０１１を形成する前、または絶縁膜１００９を形成した後、又は絶縁膜１００９、１０１０を形成した後に、半導体膜１００４の結晶性の回復や半導体膜１００４に添加された不純物元素の活性化、半導体膜１００４の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用するとよい。
【００８８】
次に、導電膜１０３１ａ、１０３１ｂを覆うように、絶縁膜１０１２、１０１３を形成する（図１１（Ｂ）参照）。絶縁膜１０１２には１００ｎｍの膜厚を有する窒化珪素膜を用い、絶縁膜１０１３には１５００ｎｍの膜厚を有するポリイミドを用いる場合を例示する。絶縁膜１０１３の表面形状は平坦性が高いと好ましい。そのため、有機材料であるポリイミドの特徴に加えて、厚膜化する構成、例えば７５０ｎｍ以上３０００ｎｍ以下の膜厚（具体的には１５００ｎｍ）によっても、絶縁膜１０１３の平面形状の平坦性を高めている。当該絶縁膜１０１２、１０１３に対しては、開口部を形成する。本実施の形態では、導電膜１０３１ｂが露出する開口部１０１４を形成する場合を例示する。このような開口部１０１４において（詳しくは点線で囲まれた領域１０１５において）、絶縁膜１０１２の端部は、絶縁膜１０１３で覆われている。上層の絶縁膜１０１３で下層の絶縁膜１０１２の端部を覆うことで、その後開口部１０１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜１０１３が有機材料であるポリイミドを用いているため、開口部１０１４において、絶縁膜１０１３はなだらかなテーパを有することができ、効率的に段切れを防止することができる。このような段切れ防止効果を得ることのできる絶縁膜１０１３の材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。また絶縁膜１０１２には、窒化珪素膜の代わりに、酸化窒化珪素膜や窒化酸化珪素膜を用いてもよい。また絶縁膜１０１２、１０１３の作製方法は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いることができる。
【００８９】
次に、絶縁膜１０１３上に導電膜１０１７を形成し、当該導電膜１０１７上に絶縁膜１０１８を形成する（図１１（Ｃ）参照）。導電膜１０１７は、導電膜１０３１ａ、１０３１ｂと同じ材料で形成することができ、例えばチタン１００ｎｍ、アルミニウム２００ｎｍ、チタン１００ｎｍの積層構造を採用することができる。導電膜１０１７は、開口部１０１４で導電膜１０３１ｂと接続するため、チタン同士が接触することでコンタクト抵抗を抑えることができる。また導電膜１０１７は、薄膜トランジスタと、アンテナ（おって形成される）との間の信号に基づく電流が流れるため、配線抵抗が低い方が好ましい。そのため、アルミニウム等の低抵抗材料を用いるとよい。また導電膜１０１７は、その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。また導電膜１０１７は、ＣＶＤ法やスパッタリング法等により形成することができる。絶縁膜１０１８は、その表面形状に平坦性を要求されるため、有機材料で形成するとよく、２０００ｎｍのポリイミドを用いる場合を例示する。絶縁膜１０１８は、１５００ｎｍの膜厚で形成された絶縁膜１０１３の開口部１０１４、及び開口部１０１４に形成された導電膜１０１７の表面の凹凸を平坦にする必要があり、絶縁膜１０１３の膜厚よりも厚い２０００ｎｍの膜厚で形成されている。そのため、絶縁膜１０１８は絶縁膜１０１３の１．１倍〜２倍、好ましくは１．２〜１．５倍の膜厚を有するとよく、絶縁膜１０１３が７５０ｎｍ以上３０００ｎｍ以下の膜厚を有するのであれば、９００ｎｍ以上４５００ｎｍ以下の膜厚とすると好ましい。絶縁膜１０１８には、膜厚を考慮しつつ、さらに平坦性の高い材料を用いるとよい。平坦性の高い材料として絶縁膜１０１８に用いられる材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。絶縁膜１０１８上にアンテナを形成する場合、このように絶縁膜１０１８の表面形状の平坦性を考慮する必要がある。
【００９０】
次に、絶縁膜１０１８上にアンテナ１０２０を形成する（図１２（Ａ）参照）。そして、アンテナ１０２０と導電膜１０１７とを開口部を介して接続させる。開口部はアンテナ１０２０の下方に設け、集積化を図る。なお、アンテナ１０２０は、導電膜１０３１ａに直接接続させてもよいが、本実施の形態のように導電膜１０１７を設けることにより、アンテナ１０２０との接続のための開口部の形成にマージンを持たせることができ、高集積化を図ることができ好ましい。そのため、導電膜１０１７の上にさらなる導電膜を設けて、アンテナ１０２０を接続してもよい。すなわちアンテナ１０２０は、薄膜トランジスタを構成する導電膜１０３１ａと電気的に接続されればよく、複数の導電膜を介した接続構造によって高集積化を図ることができる。このような導電膜１０１７をはじめとする複数の導電膜は、膜厚が厚くなると半導体装置にも厚みが出てしまうため、薄い方が好ましい。そのため、導電膜１０３１ａと比較すると、導電膜１０１７等はその膜厚を薄くすることが好ましい。
【００９１】
アンテナ１０２０は、第１の導電膜１０２１、第２の導電膜１０２２の積層構造を採用することができ、本実施の形態ではチタン１００ｎｍ、アルミニウム５０００ｎｍの積層構造の場合を例示する。チタンは、アンテナの耐湿性を高めることができ、絶縁膜１０１８とアンテナ１０２０との密着性を高めることもできる。さらにチタンは、導電膜１０１７との接触抵抗を低くすることができる。これは導電膜１０１７の最上層には、チタンが形成されているため、アンテナのチタンと同一材料同士が接触していることによる。このようなチタンはドライエッチングを用いて形成されるため、端部が切り立った状態となることが多い。アルミニウムは低抵抗材料であるため、アンテナに好適である。アルミニウムを厚膜化していることにより、抵抗をより低くすることができる。アンテナの抵抗が低くなることで、通信距離を伸ばすことができ、好ましい。このようなアルミニウムはウェットエッチングを用いて形成されるため、端部における側面にテーパが付くことが多い。本実施の形態におけるテーパは、アルミニウム側に凸部が形成された、つまり内側に凹んだ形で形成されている。また、アルミニウムをウェットエッチングする際、チタンの端部より、アルミニウムの端部が内側となる（領域１０４２）。例えば、アルミニウムの端部は、アルミニウムの膜厚の１／６〜１／２程度の範囲で内側（距離Ｌ分内側）に設けるとよく、本実施の形態ではチタン端部から距離Ｌ＝０．８μｍ以上２μｍ以下の範囲で内側となるようにするとよい。チタン端部がアルミニウム端部より突出していることで、その後に形成される絶縁膜の段切れを防止することができ、アンテナの耐性を高めることができる。
【００９２】
アンテナはチタンやアルミニウム以外に、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデン等の金属元素を含む材料、当該金属元素を含む合金材料、当該金属元素を含む化合物材料を導電性材料として用いることができ、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて形成することができる。また本実施の形態では、積層構造を例示したが、上述したいずれの材料の単層構造で形成してもよい。
【００９３】
アンテナ１０２０を覆って、絶縁膜１０２３を形成する。本実施の形態では、絶縁膜１０２３を２００ｎｍの窒化珪素膜で形成する。絶縁膜１０２３により、アンテナの耐湿性をより高めることができ、好ましい。絶縁膜１０２３はチタン端部がアルミニウム端部より突出しているため、段切れすることなく形成できる。このような絶縁膜１０２３は窒化珪素膜以外に、酸化窒化珪素膜、窒化酸化珪素膜、その他の無機材料から形成することができる。
【００９４】
次に、絶縁膜１０２３を覆うように第１の絶縁体１０５１を形成する（図１２（Ｂ）参照）。本実施の形態では、第１の絶縁体１０５１として、繊維体１０２７に有機樹脂１０２８が含浸された構造体１０２６を用い、更に好ましい形態として構造体１０２６の表面に第１の衝撃緩和層１０５０を設ける場合を例示する。本実施の形態では、第１の衝撃緩和層１０５０にはアラミド樹脂を用いる。
【００９５】
繊維体１０２７に有機樹脂１０２８が含浸された構造体１０２６は、プリプレグとも呼ばれる。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレグは弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａである。これを薄膜化して用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。プリプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等がある。マトリックス樹脂を構成する代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等がある。
【００９６】
このような構造体１０２６以外に、第１の絶縁体１０５１として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂などの熱硬化性樹脂を有する層を用いることができる。また、第１の絶縁体１０５１として、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂又はフッ素樹脂などの熱可塑性樹脂を用いてもよい。また第１の衝撃緩和層１０５０は高強度材料で形成されていればよく、アラミド樹脂以外に、ポリビニルアルコール樹脂、ポリエステル樹脂、ポリアミド樹脂、ポリエチレン樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等がある。
【００９７】
第１の絶縁体１０５１の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上５０μｍが好ましく、本実施の形態では３２μｍとする。本実施の形態では、第１の絶縁体１０５１のうち、構造体１０２６の膜厚を２０μｍとし、第１の衝撃緩和層１０５０の膜厚を１２μｍとする。このような構成によっても、薄型で湾曲することが可能な半導体装置を作製することができる。
【００９８】
第１の衝撃緩和層１０５０を形成後、第１の衝撃緩和層１０５０の表面に第１の導電層１０２９を形成する。第１の導電層１０２９は、酸化珪素とインジウム錫酸化物の化合物１００ｎｍを用いる場合を例示する。このような第１の導電層１０２９は、構造体１０２６や第１の衝撃緩和層１０５０より抵抗が低い構造であればよい。そのため、第１の導電層１０２９の状態は、膜状に設けられたり、小さな間隔をあけた島状の固まりで設けられたりしてもよい。また抵抗が低い構造であればよいため、用いる材料の比抵抗等を考慮して、膜厚は５０ｎｍ以上２００ｎｍ以下とすることができる。厚膜化することで、抵抗を低くでき好ましい。第１の導電層１０２９は酸化珪素とインジウム錫酸化物の化合物以外に、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。第１の導電層１０２９の作製方法は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法などを用いることができ、電解メッキ法や無電解メッキ法などのメッキ法を用いても良い。なお、第１の導電層１０２９の表面には絶縁膜を設けても良い。これにより、第１の導電層１０２９を保護することが可能である。
【００９９】
次に、薄膜トランジスタ１０３０ａ、薄膜トランジスタ１０３０ｂを含む素子層、及びアンテナ１０２０として機能する導電膜などが一体となった層として、基板１００１から剥離する（図１３参照）。このとき、剥離層１００２と基板１００１との界面、剥離層１００２と絶縁膜１００３との界面、又は剥離層１００２の内部のいずれかから分離し、剥離される。剥離層１００２が上記一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去してもよい。その結果、おって形成される層との密着性を高めることができる。
【０１００】
なお、剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行うことによって、薄膜トランジスタ１０３０ａ、薄膜トランジスタ１０３０ｂなどの素子が静電気等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層１００２の不対電子が終端されることによって、電荷が中和されることによる。
【０１０１】
また、剥離後の基板１００１を再利用することによって、低コスト化を実現することができる。
【０１０２】
次に、剥離により露出した面を覆うように、第２の絶縁体１０５３を形成する（図１４参照）。第２の絶縁体１０５３は、第１の絶縁体１０５１と同様にして形成することができる。本実施の形態では、第２の絶縁体１０５３として、繊維体１０３１に有機樹脂１０３２が含浸された、いわゆるプリプレグを用いた構造体１０３０を設け、更に構造体１０３０の表面に第２の衝撃緩和層１０５２を設ける場合を示す。第２の衝撃緩和層１０５２にはアラミド樹脂を用いる。もちろん、構造体のみで貼り合わせることもでき、そのときの半導体装置の膜厚は４０μｍ〜７０μｍ、好ましくは４０μｍ〜５０μｍとなる。第１及び第２の衝撃緩和層を設けた際の半導体装置の膜厚は７０μｍ〜９０μｍ、好ましくは７０μｍ〜８０μｍとなる。
【０１０３】
次に、第２の絶縁体１０５３の表面に第２の導電層１０３３を形成する。第２の導電層１０３３は、第１の導電層１０２９と同様にして形成することができる。また、第２の導電層１０３３の表面には絶縁膜を設けても良い。これにより、第２の導電層１０３３を保護することが可能である。以上の工程で、素子層やアンテナが第１の絶縁体１０５１と第２の絶縁体１０５３で封止され、第１の絶縁体１０５１の表面に第１の導電層１０２９を有し、第２の絶縁体１０５３の表面に第２の導電層１０３３を有する積層体が得られる。
【０１０４】
図示しないが、その後、分断手段を用いて、上記の積層体を個々の半導体装置に分断する。分断手段としては、分断の際に第１の絶縁体１０５１及び第２の絶縁体１０５３が溶融される手段を用いることが好ましい。第１の導電層１０２９及び第２の導電層１０３３が溶融される手段であるとより好ましい。本実施の形態では、レーザー光の照射による分断を適用する。
【０１０５】
上記分断に用いるレーザー光の波長や強度、ビームサイズなどの条件については特に限定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光の発振器としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
【０１０６】
本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断することで、第１の導電層１０２９と第２の導電層１０３３との間の抵抗値が低下し、第１の導電層１０２９と第２の導電層１０３３とが導通することになる。このため、半導体装置の分断の工程と、第１の導電層１０２９と第２の導電層１０３３とを導通させる工程を、一度に行うことができる。
【０１０７】
第１の導電層１０２９と第２の導電層１０３３との間の抵抗値は、第１の絶縁体１０５１、第２の絶縁体１０５３よりも抵抗が低くあればよく、例えば、１ＧΩ以下であれば良く、好ましくは５ＭΩ以上５００ＭΩ以下程度、より好ましくは、１０ＭΩ以上２００ＭΩ以下程度である。よって、このような条件になるように、レーザー光の照射処理などによる分断を行えばよい。
【０１０８】
このようにして絶縁基板を用いて形成された半導体装置を完成することができる。
【０１０９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１０】
（実施の形態７）
本実施の形態では、上記実施の形態１乃至６で述べたリセット信号生成回路を具備する半導体装置の使用形態の一例について説明する。
【０１１１】
図１５に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０１１２】
本発明の一態様の半導体装置は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の一態様の半導体装置は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様の半導体装置を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０１１３】
以上のように、本発明の一態様のリセット信号生成回路を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確な値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。
【０１１４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１１５】
１００    リセット信号生成回路
１０１    バッファ回路
１０２    ローパスフィルタ
１０３    抵抗素子
１０４    バッファ回路
１０５    ノード
１０６    ノード
１１１    Ｐ型トランジスタ
１１２    Ｐ型トランジスタ
１１３    Ｎ型トランジスタ
１１４    Ｎ型トランジスタ
１１５    抵抗素子
１１６    容量素子
１１７    Ｐ型トランジスタ
１１８    Ｐ型トランジスタ
１１９    Ｎ型トランジスタ
１２０    Ｎ型トランジスタ
２０１    期間
３００    リセット信号生成回路
３０１    バッファ回路
３０２    ローパスフィルタ
３０３    抵抗素子
３０４    バッファ回路
３０５    ローパスフィルタ
３０６    抵抗素子
３０７    バッファ回路
３０８    ノード
３０９    ノード
３１０    ノード
３１１    ノード
３２１    Ｐ型トランジスタ
３２２    Ｐ型トランジスタ
３２３    Ｎ型トランジスタ
３２４    Ｎ型トランジスタ
３２５    抵抗素子
３２６    容量素子
３２７    Ｐ型トランジスタ
３２８    Ｐ型トランジスタ
３２９    Ｎ型トランジスタ
３３０    Ｎ型トランジスタ
３３１    抵抗素子
３３２    容量素子
３３３    Ｐ型トランジスタ
３３４    Ｐ型トランジスタ
３３５    Ｎ型トランジスタ
３３６    Ｎ型トランジスタ
４０１    期間
５０１    パッシブ型ＲＦＩＤタグ
５０２    アンテナ
５０３    整流回路
５０４    復調回路
５０５    変調回路
５０６    信号処理回路
５０７    リセット信号生成回路
６０１    パッシブ型ＲＦＩＤタグ
６０２    アンテナ
６０３    整流回路
６０４    復調回路
６０５    変調回路
６０６    信号処理回路
６０７    リセット信号生成回路
６０８    レギュレータ
７００    リセット信号生成回路
７０１    バッファ回路
７０２    ローパスフィルタ
７０３    抵抗素子
７０４    バッファ回路
７０５    容量素子
７０６    抵抗素子
８０５    ノード
８０６    ノード
１６０１    リーダ／ライタ
１６０２    アンテナ
１６０３    制御用端末
１６０４    搬送波
１６０５    パッシブ型ＲＦＩＤタグ
１６０６    アンテナ
１６０７    電源回路
１６０８    復調回路
１６０９    信号処理回路
１６１０    変調回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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