(57)【要約】【課題】負荷変調の結果が負荷変調信号の位相又は振幅に現れなくなる現象があってもパケットの全域において変調データを正確に復調可能にする。【解決手段】負荷変調信号の振幅変化を検出する振幅検波回路（３０）と、負荷変調信号の位相変化を検出する位相検波回路（３１）とを設け、夫々の検波信号に対するデコード信号の正規性を、情報ビットの正規デューティに基づいて逐次判定し、予め指定された一方のデコード信号に対する正規性が検出されている間は当該一方のデコード信号を選択し、非正規性が検出されたときはデコード信号の選択を前記一方から他方のデコード信号に切換える選択制御を行い、この選択制御を経て得られるデコード信号に対して、エラーチェック及びデータバッファへの蓄積を行うようにする。このように、検波信号の正規生を情報ビットのデューティの正規性から逐次判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アンテナで受信された負荷変調信号の振幅変化を検出して振幅検波信号を出力する振幅検波回路と、
アンテナで受信された負荷変調信号の位相変化を検出して位相検波信号を出力する位相検波回路と、
前記振幅検波回路から出力された振幅検波信号をデコードして第1デコード信号を生成する第1デコーダと、
前記位相検波回路から出力された位相検波信号をデコードして第２デコード信号を生成する第２デコーダと、
前記振幅検波信号と位相検波信号の夫々の正規性を逐次判定し、予め指定された第１デコード信号又は第２デコード信号の一方のデコード信号に対応する検波信号の正規性が検出されている間は当該一方のデコード信号を選択し、その検波信号の非正規性が検出されたときデコード信号の選択を前記一方のデコード信号から他方のデコード信号に切換える選択制御回路と、を有し、
前記選択制御回路は、夫々の検波信号における情報ビットの正規のデューティに基づいて信号の正規性を逐次判定する、通信装置。
【請求項２】
前記選択制御回路は、前記振幅検波信号の正規性を判定する第１判定回路と、
前記位相検波信号の正規性を判定する第２判定回路と、
前記第１判定回路による判定動作に応ずる期間だけ第１デコード信号の伝播を遅延させる第１遅延回路と、
前記第２判定回路による判定動作に応ずる期間だけ第２デコード信号の伝播を遅延させる第２遅延回路と、
前記第１遅延回路又は第２遅延回路の何れか一方の出力を選択し、選択側の遅延回路に対応される前記判定回路による非正規性の判定結果が得られる毎に非選択側の遅延回路の出力を選択する選択回路と、を有する請求項１記載の通信装置。
【請求項３】
前記第１判定回路及び第２判定回路の夫々は、情報ビットの伝送路符号方式に応じたタイムユニットにおけるデューティを正規のデューティとするとき、伝送路符号方式から考えられる小さ過ぎるデューティ及び大き過ぎるデューティによって信号を非正規と判定する、請求項２記載の通信装置。
【請求項４】
前記伝送路符号方式はマンチェスタ符号方式である、請求項３記載の通信装置。
【請求項５】
前記小さ過ぎるデューティ及び大き過ぎるデューティは、短すぎるハイレベル期間及び長すぎるハイレベル期間である、請求項4記載の通信装置。
【請求項６】
前記小さ過ぎるデューティ及び大き過ぎるデューティは、短すぎるローレベル期間及び長すぎるローレベル期間である、請求項４記載の通信装置。
【請求項７】
前記第１判定回路及び第２判定回路の夫々は、周期の２ｎ倍（ｎは２以上の整数）がタイムユニットに相当されるクロック信号を前記検波信号のハイレベル期間毎に計数するカウンタと、
前記タイムユニット毎に前記カウンタの計数値をラッチするラッチ回路と、
前記ラッチ回路にラッチされた計数値を閾値データと比較して前記正規性を判定する比較回路と、を有する請求項５記載の通信装置。
【請求項８】
前記第１判定回路及び第２判定回路の夫々は、周期の２ｎ倍（ｎは２以上の整数）がタイムユニットに相当されるクロック信号を前記検波信号のローレベル期間毎に計数するカウンタと、
前記タイムユニット毎に前記カウンタの計数値をラッチするラッチ回路と、
前記ラッチ回路にラッチされた計数値を閾値データと比較して前記正規性を判定する比較回路と、を有する請求項６記載の通信装置。
【請求項９】
前記選択回路から出力されるデコード信号を蓄積する受信データバッファと、前記選択回路から出力されるデコード信号を用いてパケット単位のエラーチェックを行うエラーチェック回路と、前記エラーチェック回路によるチェック結果に基づいて前記受信データバッファのデータを処理するデータ処理回路と、を更に有する、請求項２記載の通信装置。
【請求項１０】
１個の半導体チップに形成され、又は１個のモジュール基板に複数個の半導体チップが搭載されて形成された、請求項９記載の通信装置。
【請求項１１】
請求項１０記載の通信装置を搭載した通信携帯端末。
【請求項１２】
請求項１０記載の通信装置を搭載した、非接触ＩＣカードのためのリーダライタ。
【請求項１３】
前記第１判定回路及び第２判定回路の夫々は、対応する検波信号のハイレベル期間を計数するハイ期間用のカウンタと、対応する検波信号のローレベル期間を計数するロー期間用のカウンタと、前記ハイ期間用のカウンタの計数値が閾値を越えた状態又は前記ロー期間用のカウンタの計数値が閾値を越えた状態を対応する検波信号の非正規性の判定結果として出力する検出回路とを有し、
前記閾値は、情報ビットの伝送符号方式に応じた連続タイムユニットの範囲で検波信号が一定となる期間を超える計数値とされる、請求項２記載の通信装置。
【請求項１４】
前記伝送路符号方式はマンチェスタ符号方式、ＣＭＩ符号方式、又はＲＺ方式である、請求項１３記載の通信装置。
【請求項１５】
アンテナで受信された負荷変調信号の振幅変化を検出して振幅検波信号を出力する振幅検波回路と、
アンテナで受信された負荷変調信号の位相変化を検出して位相検波信号を出力する位相検波回路と、
前記振幅検波回路から出力された振幅検波信号をデコードして第1デコード信号を生成する第1デコーダと、
前記位相検波回路から出力された位相検波信号をデコードして第２デコード信号を生成する第２デコーダと、
前記第１デコード信号に対してパケットのシンクコードをチェックする第１シンクコードチェック回路と、
前記第２デコード信号に対してパケットのシンクコードをチェックする第２シンクコードチェック回路と、
前記第１デコード信号に対してパケットのエラーチェックコードを用いてエラーチェックを行う第１エラーチェック回路と、
前記第２デコード信号に対してパケットのエラーチェックコードを用いてエラーチェックを行う第２エラーチェック回路と、
前記第１デコード信号をパケット単位で蓄積する第１受信データバッファと、
前記第２デコード信号をパケット単位で蓄積する第２受信データバッファと、
前記第１エラーチェック回路及び第２エラーチェック回路のチェック結果にエラーがなく且つシンクコードチェックにエラーが検出されていないデコード信号側の受信データバッファのデータを利用するデータ処理回路と、を有する通信装置。
【請求項１６】
前記第１シンクコードチェック回路のチェック結果又は第２シンクコードチェック回路のチェック結果にエラーが検出されたとき当該パケットに対してエラーが検出された側のエラーチェック回路及びデータバッファの動作を停止させる制御回路を更に有する、請求項１５記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷変調信号を受信する通信装置に関し、例えば非接触ＩＣカードとデータ通信を行うリーダライト装置等に適用して有効な技術に関する。
【背景技術】
【０００２】
非接触ＩＣカードを用いるシステムは、非接触ＩＣカードと、非接触ＩＣカードに対してデータの読み出し及び書き込みを行うリーダライタとを有する。このリーダライタの内部では、例えばキャリア信号源によって例えば１３．５６［ＭＨｚ］の交流信号を生成し、これを抵抗、コンデンサ及びコイルからなる共振回路を介して昇圧する。これにより、この共振回路のコイルに流れる交流信号に応じた交代磁界が、当該コイルから空間へ輻射される。一方、非接触ＩＣカードの内部には、上記交代磁界に応じてコイルに誘起される電圧を、内部の整流回路によって整流し、これを非接触ＩＣカードの駆動電力として利用することにより、バッテリーレスで動作する。ここで、非接触ＩＣカードからリーダライタへのデータ通信は、負荷変調方式により行われる。この場合、リーダライタの内部回路と非接触ＩＣカードの内部回路は、それぞれに設けられたコイルの物理形状と位置関係とに基づいて決定される結合係数により、電気回路的に結合されているものとみなすことができる。
【０００３】
このような前提をもとに負荷変調方式について説明すると、非接触ＩＣカードは、リーダライタへ伝送する伝送データに応じてスイッチをオン又はオフすることによって非接触ＩＣカードの内部回路の抵抗の抵抗値を適宜切り替え、これにより電気回路的に結合しているリーダライタの内部回路に流れる電流を変化させる。リーダライタは、このリーダライタの内部回路に流れる電流の変化による振幅変化を検出し、この検出結果に基づいて受信データを復調する。
【０００４】
ところで近年、このような非接触ＩＣカードシステムにおいては、非接触ＩＣカードが複数枚重ねられて使用される状況に対応するために、アンチコリジョン対応の非接触ＩＣカードが用いられるようになってきた。このアンチコリジョン対応の非接触ＩＣカードでは、非接触ＩＣカード側の共振周波数が、リーダライタとのデータ通信で用いられるキャリア周波数（１３．５６［ＭＨｚ］）と異なる周波数（例えば１９［ＭＨｚ］）に設定されている。このアンチコリジョン対応の非接触ＩＣカードをリーダライタから引き離すことによって、リーダライタと非接触ＩＣカード間の距離を徐々に変化させると、リーダライタから離れすぎて非接触ＩＣカードの駆動電力が不足するポイントに至る前に、リーダライタが非接触ＩＣカードからの伝送データを得ることができなくなってしまう不具合ポイント（ヌル点とも称する）が存在する場合があり、この場合にはリーダライタ及び非接触ＩＣカード間のデータ通信が途絶えてしまう問題があった。
【０００５】
このような問題に対処するために、特許文献１では、リーダライタにおいて振幅変化の検出と共に位相変化の検出を行い、負荷変調の結果が負荷変調信号の振幅に現れず位相に現れる場合であっても、データを復調することができるようにするものである。
【０００６】
【特許文献１】特開２００５−３１８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
振幅変化の検出結果と位相変化の検出結果をどのように切換えて用いるかについて更なる検討の必要なことが本発明者によって明らかにされた。例えば、各パケットがヘッダ、シンクコード、データ部及びＣＲＣコードを持つ場合に、各パケットのシンクコードを振幅変化で認識したとき、認識エラーがあるときは位相変化による認識に切換えてパケット全体の認識を行い、逆に、シンクコードを位相変化で認識したとき、認識エラーがあるときは振幅変化による認識に切換えてパケット全体の認識を行うことが考えられる。しかしながら、シンクコードに続くデータ部の受信中にデータ通信が途絶えてしまうと、データを確実に復調することができなくなってしまう。また、位相と振幅の双方による認識結果を夫々データバッファに蓄積し、双方に対するＣＲＣチェックの結果に従って、何れか一方のデータバッファの蓄積データを用いることも考えられるが、その場合には常に双方による認識結果を夫々データバッファに蓄積することが必要になって、回路規模が大きくなり、かつ電力消費量も増大してしまう。それらの事情は、負荷変調の結果が負荷変調信号の位相に現れず振幅に現れる場合について同様である。
【０００８】
本発明の目的は、負荷変調の結果が負荷変調信号の位相又は振幅に現れなくなる現象があってもパケットの全域において変調データを正確に復調可能にすることができ、非接触インタフェースによる通信装置を提供することにある。
【０００９】
本発明の別の目的は、上記パケットの全域において変調データを正確に復調することを小さな回路規模で実現することにある。
【００１０】
本発明の別の目的は、上記パケットの全域において変調データを正確に復調することを少ない電力消費で実現することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、負荷変調信号の振幅変化を検出する振幅検波回路と、負荷変調信号の位相変化を検出する位相検波回路とを設け、夫々の検波信号に対するデコード信号の正規性を、情報ビットの正規デューティに基づいて逐次判定し、予め指定された一方のデコード信号に対する正規性が検出されている間は当該一方のデコード信号を選択し、非正規性が検出されたときはデコード信号の選択を前記一方から他方のデコード信号に切換える選択制御を行い、この選択制御を経て得られるデコード信号に対して、エラーチェック及びデータバッファへの蓄積を行うようにする。
【００１４】
これによれば、検波信号の正規生を情報ビットのデューティの正規性から逐次判定するので、負荷変調の結果が負荷変調信号の位相又は振幅の一方に現れなくなる現象がランダムに生じてもパケットの全域において変調データを正確に復調可能にすることができる。この選択制御を経て得られるデコード信号に対して、エラーチェック及びデータバッファへの蓄積はデコード信号の選択制御よりも後段で行われるから、位相変化と振幅変化の双方のデコード信号の夫々に対して別々にＣＲＣ回路及びデータバッファを設けなくてもよいし、それらを並列的に動作させることも必要ない。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、負荷変調の結果が負荷変調信号の位相又は振幅に現れなくなる現象があってもパケットの全域において変調データを正確に復調可能にすることができる。
【００１７】
それに加えて、上記パケットの全域において変調データを正確に復調することを小さな回路規模で実現することができる。
【００１８】
更に、上記パケットの全域において変調データを正確に復調することを少ない電力消費で実現することができる。
【発明を実施するための最良の形態】
【００１９】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２０】
〔１〕本発明に係る通信装置は、アンテナ（１０）で受信された負荷変調信号の振幅変化を検出して振幅検波信号（ＡＤＴＣＳ）を出力する振幅検波回路（３０）と、アンテナで受信された負荷変調信号の位相変化を検出して位相検波信号（ＰＤＴＣＳ）を出力する位相検波回路（３１）と、前記振幅検波回路から出力された振幅検波信号をデコードして第1デコード信号を生成する第1デコーダ（５０）と、前記位相検波回路から出力された位相検波信号をデコードして第２デコード信号を生成する第２デコーダ（５１）と、前記振幅検波信号と位相検波信号の夫々の正規性を逐次判定し、予め指定された第１デコード信号又は第２デコード信号の一方のデコード信号に対応する検波信号の正規性が検出されている間は当該一方のデコード信号を選択し、その検波信号の非正規性が検出されたときデコード信号の選択を前記一方のデコード信号から他方のデコード信号に切換える選択制御回路（５２）とを有する。前記選択制御回路は、夫々の検波信号における情報ビットの正規のデューティに基づいて信号の正規性を逐次判定する。
【００２１】
これによれば、検波信号の正規生を情報ビットのデューティの正規性から逐次判定するので、負荷変調の結果が負荷変調信号の位相又は振幅の一方に現れなくなる現象がランダムに生じてもパケットの全域において変調データを正確に復調可能にすることができる。この選択制御を経て得られるデコード信号に対して、エラーチェック及びデータバッファへの蓄積はデコード信号の選択制御よりも後段で行われるから、位相変化と振幅変化の双方のデコード信号の夫々に対して別々にエラーチェック回路及びデータバッファを設けなくてもよいし、それらを並列的に動作させることも必要ない。
【００２２】
〔２〕項１記載の通信装置において、前記選択制御回路は、振幅検波信号の正規性を判定する第１判定回路（６０）と、位相検波信号の正規性を判定する第２判定回路（６１）と、前記第１判定回路による判定動作に応ずる期間だけ第１デコード信号の伝播を遅延させる第１遅延回路（６２）と、前記第２判定回路による判定動作に応ずる期間だけ第２デコード信号の伝播を遅延させる第２遅延回路（６３）と、前記第１遅延回路又は第２遅延回路の何れか一方の出力を選択し、選択側の遅延回路に対応される前記判定回路による非正規性の判定結果が得られ毎に非選択側の遅延回路の出力を選択する選択回路（６４）と、を有する。
【００２３】
〔３〕項２記載の通信装置において、前記第１判定回路及び第２判定回路の夫々は、情報ビットの伝送路符号方式に応じたタイムユニットにおけるデューティを正規のデューティとするとき、伝送路符号方式から考えられる小さ過ぎるデューティ及び大き過ぎるデューティによって信号を非正規と判定する。即ち、伝送路符号化方式における１ｔｕ（Time Unit）毎にデューティ判定を行う。
【００２４】
〔４〕項３記載の通信装置において、前記伝送路符号方式はマンチェスタ符号方式である。１ｔｕにおけるデコード信号波形の理想的なデューティは情報ビットの論理値に拘わらず５０％となる。
【００２５】
〔５〕項４記載の通信装置において、前記小さ過ぎるデューティ及び大き過ぎるデューティは、短すぎるハイレベル期間及び長すぎるハイレベル期間である。
【００２６】
〔６〕項４記載の通信装置において、前記小さ過ぎるデューティ及び大き過ぎるデューティは、短すぎるローレベル期間及び長すぎるローレベル期間である。
【００２７】
〔７〕項５記載の通信装置において、前記第１判定回路及び第２判定回路の夫々は、周期の２ｎ倍（ｎは２以上の整数）がタイムユニットに相当されるクロック信号を前記検波信号のハイレベル期間毎に計数するカウンタ（８１）と、前記タイムユニット毎に前記カウンタの計数値をラッチするラッチ回路（８２）と、前記ラッチ回路にラッチされた計数値を閾値データと比較して前記正規性を判定する比較回路（８３）と、を有する。
【００２８】
〔８〕項６記載の通信装置において、前記第１判定回路及び第２判定回路の夫々は、周期の２ｎ倍（ｎは２以上の整数）がタイムユニットに相当されるクロック信号を前記検波信号のローレベル期間毎に計数するカウンタと、前記タイムユニット毎に前記カウンタの計数値をラッチするラッチ回路と、前記ラッチ回路にラッチされた計数値を閾値データと比較して前記正規性を判定する比較回路と、を有する。
【００２９】
〔９〕項２記載の通信装置は更に、前記選択回路から出力されるデコード信号を蓄積する受信データバッファと、前記選択回路から出力されるデコード信号を用いてパケット単位のエラーチェックを行うエラーチェック回路と、前記エラーチェック回路によるチェック結果に基づいて前記受信データバッファのデータを処理するデータ処理回路と、を有する。
【００３０】
〔１０〕項９記載の通信装置は１個の半導体チップに形成され、又は１個のモジュール基板に複数個の半導体チップが搭載されて形成される。
【００３１】
〔１１〕項１０記載の通信装置を搭載した通信携帯端末。
【００３２】
〔１２〕項１０記載の通信装置を搭載した非接触ＩＣカードのリーダライタ。
【００３３】
〔１３〕項２記載の通信装置において、前記第１判定回路及び第２判定回路の夫々は、対応する検波信号のハイレベル期間を計数するハイ期間用のカウンタ（９２）と、対応する検波信号のローレベル期間を計数するロー期間用のカウンタ（９１）と、前記ハイ期間用のカウンタの計数値が閾値を越えた状態又は前記ロー期間用のカウンタの計数値が閾値を越えた状態を対応する検波信号の非正規性の判定結果として出力する検出回路（９３，９４，９７）とを有し、前記閾値は、情報ビットの伝送符号方式に応じた連続タイムユニットの範囲で検波信号が一定となる期間を超える計数値とされる。これは項３の１ｔｕ毎のデューティ判定とは異なり、伝送路符号方式のデューティから導かれる、連続複数ｔｕに跨る小さ過ぎる信号パルス及び大き過ぎる信号パルスによって検波信号の非正規生を判定するものである。小さ過ぎる信号パルス及び大き過ぎる信号パルスは検波信号のハイレベルパルスとローレベルパルスのパルス期間をカウントすることによって得ることができる。
【００３４】
〔１４〕項１３記載の通信装置において、前記伝送路符号方式はマンチェスタ符号方式、ＣＭＩ符号方式、又はＲＺ方式である。
【００３５】
〔１５〕上記デューティ判定とは観点の異なる本発明による通信装置は、アンテナ（１０）で受信された負荷変調信号の振幅変化を検出して振幅検波信号を出力する振幅検波回路（３０）と、アンテナで受信された負荷変調信号の位相変化を検出して位相検波信号を出力する位相検波回路（３１）と、前記振幅検波回路から出力された振幅検波信号をデコードして第1デコード信号を生成する第1デコーダ（５０）と、前記位相検波回路から出力された位相検波信号をデコードして第２デコード信号を生成する第２デコーダ（５１）と、前記第１デコード信号に対してパケットのシンクコードをチェックする第１シンクコードチェック回路（１００Ａ）と、前記第２デコード信号に対してパケットのシンクコードをチェックする第２シンクコードチェック回路（１００P）と、前記第１デコード信号に対してパケットのエラーチェックコードを用いてエラーチェックを行う第１エラーチェック回路（７２Ａ）と、前記第２デコード信号に対してパケットのエラーチェックコードを用いてエラーチェックを行う第２エラーチェック回路（７２Ｐ）と、前記第１デコード信号をパケット単位で蓄積する第１受信データバッファ（７１Ａ）と、前記第２デコード信号をパケット単位で蓄積する第２受信データバッファ（７１Ｐ）と、前記第１エラーチェック回路及び第２エラーチェック回路のチェック結果にエラーがなく且つシンクコードチェックにエラーが検出されていないデコード信号側の受信データバッファのデータを利用するデータ処理回路（１３）とを有する。
【００３６】
これによれば、負荷変調の結果が負荷変調信号の位相又は振幅に現れなくなる現象があってもパケットの全域において変調データを正確に復調可能にすることができる。
【００３７】
〔１６〕項１５の通信装置は更に、前記第１シンクコードチェック回路のチェック結果又は第２シンクコードチェック回路のチェック結果にエラーが検出されたとき当該パケットに対してエラーが検出された側のエラーチェック回路及びデータバッファの動作を停止させる制御回路（１０１）を有する。
【００３８】
これによれば、エラーチェック回路及びデータバッファを位相検波信号処理系と振幅検波信号処理系で別々に持つが、双方が常時動作する訳ではないから、上記パケットの全域において変調データを正確に復調することを少ない電力消費で実現することができる。
【００３９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４０】
《実施の形態１》
図２には本発明に係る通信装置を適用した非接触ＩＣカード通信システムが例示される。１は非接触ＩＣカード（ＣＲＤ）、２は非接触ＩＣカード１のリーダライタである。リーダライタ２は非接触通信半導体装置（ＣＦＣＬＳＩ）３とサーバインタフェース（ＳＲＶＩＦ）４を有し、サーバインタフェース４はその他の図示しないリーダライタと共にネットワークを介してサーバ（ＳＲＶ）５に接続される。リーダライタ２は、非接触ＩＣカード１を無線通信によってリードライトを可能とするもので、特に制限されないが、ループアンテナ１０、非接触通信アナログ部（ＣＦＣＡＬＧ）１１、非接触通信ロジック部（ＣＦＣＬＧＣ）１２、中央処理装置（ＣＰＵ）１３、メモリ（ＭＲＹ）１４、外部インタフェース（ＥＸＩＦ）１５、及びバス（ＢＵＳ）１６を備える。この無線通信は所謂パケット通信とされ、データを複数のパケットに分割して行われる。１パケットは、プリアンブル（ＰＲＥＡＭＢＬＥ）とシンク（ＳＹＮＣ）コードとそれに続くデータを含む。プリアンブルは、パケット通信で送受信のタイミングを計るのに設けられる一種のデータである。プリアンブルは、１６進コードですべて［００ｈ］となっている。シンクコードはプリアンブルに続く２バイトコードとされ、例えば“ｈ’Ｂ２４Ｄ”のような特定な値とされる。このシンクコード（ＳＹＮＣ）がタイミング基準となってシンクコード（ＳＹＮＣ）以降のデータ検出が可能とされる。シンクコードに続くデータには、リーダライタ２とＩＣカード１との間の通信制御用データやユーザデータ等とされ、最後にＣＲＣ（Cyclic Redundancy Check）等のエラーチェックコードなどが含まれる。
【００４１】
非接触通信アナログ部１１は、ループアンテナ１０を介してＲＦ信号の送信を行う送信アナログ部２０と、ループアンテナ１０介してＲＦ信号の受信を行う受信アナログ部２１を有する。受信アナログ部２１はＩＣカードから送信された負荷変調信号を受信し、受信信号に対して振幅変化を検出した振幅検波信号ＡＤＴＣＳと位相変化を検出した位相検波信号ＰＤＴＣＳを生成する。送信アナログ部２０は振幅偏移変調(ＡＳＫ：amplitude shift keying)によりディジタル信号を正弦波の振幅の違いで表すように変調したＲＦ信号をループアンテナ１０から出力する。
【００４２】
非接触通信ロジック部１２は、送信ロジック部（ＴＸＬＧＣ）２２、受信ロジック部（ＲＸＬＧＣ）２３、及び制御ロジック部（ＣＯＮＴＬＧＣ）２４を有する。送信ロジック部（ＴＸＬＧＣ）２２はＣＰＵ１３から受取った送信データに基づいて送信アナログ部２０でＡＳＫ変調を行うための変調制御信号ＭＤＬＣＳを生成する。受信ロジック部２３は振幅検波信号ＡＤＴＣＳと位相検波信号ＰＤＴＣＳを受取って受信データを復調するためのディジタル処理を行なう。制御部２４は送信ロジック部２２及び受信ロジック部２３の動作を制御すると共に動作の結果を示すフラグをＣＰＵ１３によってアクセス可能に保持する制御等を行う。
【００４３】
ＣＰＵ１３はメモリ１４が保持するプログラムに従って送信コマンドを制御部２４に与え、送信データを送信ロジック部２２に与える送信制御を行い、また、制御部２４が保持するフラグや割り込み等に応じて受信ロジック部２３から受信データ等を取り込んで必要なデータ処理を行なう。
【００４４】
前記非接触通信半導体装置３は公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。サーバインタフェース４は前記非接触通信半導体装置３の外部インタフェースに接続されている。
【００４５】
リーダライタ２は、所定の周波数のキャリア信号（搬送波）をループアンテナ１０から放出する。非接触ＩＣカード１は、自己のループアンテナ９がリーダライタ２のループアンテナ１０と電磁誘導を引き起こす範囲内にあると、キャリア信号がループアンテナ９に誘起される。この誘起電圧は、非接触ＩＣカード１の動作用電源として使用される。また、非接触ＩＣカード１において送信すべきデータによって上記キャリア信号を負荷変調し、それがリーダライタ２に受信されることでデータ通信が可能とされる。このとき、リーダライタ２と非接触ＩＣカード１との距離によっては、リーダライタ２が受信した受信信号（ＲＦ信号）から負荷変調による変調部分と無変調部分との振幅差の成分がなくなることがある。例えば図３に例示されるように、ヌル点（NULL-POINT）では変調部分（modulation）において無変調部分（no modulation）との間の振幅差が消失し、位相差が現れる。この現象に対応するために、送信アナログ回路部２１は負荷変調信号に対して振幅検波と位相検波の双方を行い、受信ロジック部２３は振幅検波信号ＡＤＴＣＳと位相検波信号ＰＤＴＣＳの双方を用いて、途切れることなく受信データを復調できるようにする。以下、そのための構成について詳述する。
【００４６】
図１には受信アナログ部２１及び受信ロジック部２３の具体例が示される。受信アナログ部２１はループアンテナ１０で受信された負荷変調信号の振幅変化を検出して振幅検波信号ＡＤＴＣＳを出力する振幅検波回路（ＡＤＴＣ）３０と、ループアンテナ１０で受信された負荷変調信号の位相変化を検出して位相検波信号ＰＤＴＣＳを出力する位相検波回路（ＰＤＴＣ）４０とを有する。振幅検波回路３０は、特に制限されないが、例えば図４のように、入力された負荷変調信号ＬＭＤＬＳのピークをホールドするピークホールド回路（ＰＨ）３１、ピークホールド回路３１の出力信号を増幅するための非線形アンプ（ＮＬＡ）３２、振幅偏移変調(ASK; amplitude shift keying)エンベロープ検波を可能とする包絡線検波回路（ＥＤＥＴ）３３、及び包絡線検波回路３３の出力を波形整形するＡ／Ｄ変換回路（ＡＤＣ）３４を含んで成る。位相検波回路４０は、特に制限されないが、図４に示されるように、入力信号ＬＭＤＬＳの波形整形を行う波形整形回路（ＭＯＤ）４１と、この波形整形回路４０の出力信号と基準クロックＳＣＬＫとを比較して位相差を検出するための掛算回路（ＭＩＸ）４２、及び掛算回路４２の出力を波形整形するＡ／Ｄ変換回路（ＡＤＣ）４３を含んで成る。
【００４７】
受信ロジック部２３は、前記振幅検波回路３０から出力された振幅検波信号ＡＤＴＣＳをデコードして振幅側デコード信号（第1デコード信号）ＡＤＥＣＳを生成する振幅側デコーダ（第1デコーダ）５０と、前記位相検波回路から出力された位相検波信号ＰＤＴＣＳを波形整形して位相側デコード信号（第２デコード信号）ＰＤEＣＳを生成する位相側デコーダ（第２デコーダ）５１と、選択制御回路（ＳＬＣＯＮＴ）５２とを有する。
【００４８】
選択制御回路５２は、前記振幅検波信号ＡＤＴＣＳと位相検波信号ＰＤＴＣＳの夫々の正規性を逐次判定し、予め指定されたデコード信号ＡＤＥＣＳ又はデコード信号ＰＤＥＣＳの一方のデコード信号に対応する検波信号の正規性が検出されている間は当該一方のデコード信号を選択し、その検波信号の非正規性が検出されたときデコード信号の選択を前記一方のデコード信号から他方のデコード信号に切換えて出力する。検波信号に対する正規性は検波信号における情報ビットの正規のデューティに基づいて逐次判定する。
【００４９】
更に具体的には、選択制御回路５２は、振幅側のデューティ判定回路（ＡＤＴＭ）６０、位相側のデューティ判定回路（ＰＤＴＭ）６１、振幅側の遅延回路（ＡＤＬＹ）６２、位相側の遅延回路（ＰＤＬＹ）６３、及び選択回路（ＳＬＣＴ）６４から成る。振幅側のデューティ判定回路（ＡＤＴＭ）６０は前記振幅検波信号ＡＤＴＣＳのデューティの正規性を判定し、非正規を判別するとエラー信号ＡＤＥＲＲをハイレベルにする。位相側のデューティ判定回路（ＰＤＴＭ）６１は前記位相検波信号ＰＤＴＣＳのデューティの正規性を判定し、非正規を判別するとエラー信号ＰＤＥＲＲをハイレベルにする。遅延回路（ＡＤＬＹ）６２は前記振幅側デューティ判定回路６０による判定動作に応ずる期間だけ振幅側デコード信号ＡＤＥＣＳの伝播を遅延させる。遅延回路（ＰＤＬＹ）６３は記位相側デューティ判定回路６１による判定動作に応ずる期間だけ位相側デコード信号ＰＤＥＣＳの伝播を遅延させる。選択回路（ＳＬＣＴ）６４は、前記遅延回路６２の出力ＡＤＬＤＡＴ又は遅延回路６３の出力ＰＤＬＤＡＴの何れか一方を選択し、選択側の遅延回路に対応される前記判定回路による非正規性の判定結果が得られる毎に非選択側の遅延回路の出力を選択する。例えば制御部２４によりセレクタ６４に遅延出力ＡＤＬＤＡＴの選択が初期的に指示されている場合、エラー信号ＡＤＥＲＲによって振幅側のデューティに非正規性が判定されるまでその状態を維持し、非正規が判定されると遅延出力ＰＤＬＤＡＴの選択に切換えられ、以降、選択側の検波信号に対するデューティの非正規性が判定される度に選択回路の選択状態がトグル変化される。
【００５０】
選択回路６４の出力はシリアル・パラレル変換回路（ＳＰＣＮＶ）７０によってバイト単位のパラレルデータに変換され、変換されたデータはデータバッファ（ＲＸＤＢＵＦ）７１に蓄積され、また、変換されたデータはそれに含まれるＣＲＣコードを用いてＣＲＣチェック回路（ＣＲＣＣＨＫ）７２でエラーチェックが行われる。ＣＲＣチェック結果ＣＲＣＥＲＲはＣＰＵ１３により参照可能とされ、データバッファ７１に格納されたデータはＣＰＵ１３のデータ処理に用いられる。
【００５１】
図５には振幅側のデューティ判定回路６０の構成が例示される。ここでは伝送路変調方式としてマンチェスタ方式を一例として説明する。１タイムユニット（Ｔｕ）は、特に制限されないが、例えば、キャリアクロックＣＡＲＣＫの６４周期とする。デューティ判定回路６０は論理積ゲート８０、カウンタ（ＣＯＵＮＴ）８１、ラッチ回路（ＬＡＴ）８２、及び比較回路（ＣＯＭＰ）８３から成る。論理積ゲート８０は振幅検波信号ＡＤＴＣＳとキャリアクロックＣＡＲＣＫを入力し、振幅検波信号ＡＤＴＣＳのハイレベル期間にキャリアクロックＣＡＲＣＫを出力する。カウンタ８１はリセット端子ｒｅｓｅｔ、クロック端子ｃｋ及び計数値の出力端子Ｑを有する。ＰＬＳ＿１ｔｕは１Ｔｕ毎にパルス変化されるリセット信号である。ＰＬＳ＿１ｔｕはキャリアクロックＣＡＲＣＫに基づいて生成される。これにより、カウンタ８１は振幅検波信号ＡＤＴＣＳのハイレベル期間をキャリアクロックＣＡＲＣＫの計数値（振幅検波信号ＡＤＴＣＳのハイレベル期間値）ＶＣＯＵＮＴとして出力する。カウンタ８１の計数値は１Ｔｕ毎にラッチ回路８２にラッチされ、比較回路８３はラッチされた振幅検波信号ＡＤＴＣＳのハイレベル期間値を閾値Ｄｔｈと比較する。マンチェスタ符号方式では図６に例示されるように１Ｔｕにおける信号の正規のデューティは５０％であり、論理値１は前半がローレベル、後半がハイレベルであり、論理値０はその逆である。閾値Ｄｔｈは検波動作による波形の歪み等の誤差を考慮して、最小値ａ、最大値bとする。比較回路８はａ＜ＶＣＯＵＮＴ＜ｂを満足するか否かを判定し、満足すれば信号ＡＤＥＲＲをハイレベル、満足しなければローレベルとする。
【００５２】
位相側のデューティ判定回路６１については、特に図示はしないが、アンドゲート８０に位相検波信号ＰＤＴＣＳを供給して、上記と同様に構成すればよい。
【００５３】
図７には検波信号ＡＤＴＣＳに対するデューティの非正規性判定動作のタイミングチャートが例示される。ここでは検波信号ＡＤＴＣＳは１，０，１，０と変化されるべきところ、時刻ｔ０乃至ｔ４の期間にハイレベル固定になってしまったとする。計数値ＶＣＯＵＮＴは時刻ｔ１でｎ、時刻ｔ２でｙ、時刻ｔ３でｙ、時刻ｔ５でｎとなっている。時刻ｔ２のＶＣＯＵＮＴ＝ｙは閾値ａ，ｂによる許容範囲外であるから、時刻ｔ２にエラー信号ＡＤＥＲＲがローレベルにされる。時刻ｔ５ではＶＣＯＵＮＴ＝ｎであり、これは閾値ａ，ｂによる許容範囲内であるから、時刻ｔ５にエラー信号ＡＤＥＲＲがハイレベルに反転される。
【００５４】
図８には選択制御回路５２の動作タイミングが例示される。ＴＲＮは送信側による変調波形であり、これに対してその検波信号ＡＤＴＣＴＳ，ＰＤＴＣＳにおいてヌル点の影響などによって波形が歪んだ部分（デューティが非正規となっている部分）を一点鎖線で示す。遅延回路６２，６３は例えばシフトレジスタによって構成され、１Ｔｕ分遅延させてデコード信号ＡＤＬＤＡＴ、ＰＤＬＤＡＴを出力する。したがって、検波信号ＡＤＴＣＴＳ，ＰＤＴＣＳのデューティ非正規部分に対応するデコード信号ＡＤＬＤＡＴ、ＰＤＬＤＡＴの部分は、それよりも１Ｔｕ遅れたハッチング部分によって明示してある。
【００５５】
最初に選択回路６４は位相側データＰＤＬＤＡＴを選択して出力する（ＳＬＤＡＴ）。時刻ｔ１において位相側検波信号ＰＤＴＣＳのデューティに非正規性のあることが検出されてエラー信号ＰＤＥＲＲがローレベルに変化される。これを受けて選択回路６４は出力データＳＬＤＡＴを位相側データＰＤＬＤＡＴから振幅側データＡＤＬＤＡＴに切換える。次に、時刻ｔ５において振幅側検波信号ＡＤＴＣＳのデューティに非正規性のあることが検出されてエラー信号ＡＤＥＲＲがローレベルに変化される。これを受けて選択回路６４は出力データＳＬＤＡＴを振幅側データＡＤＬＤＡＴから位相側データＰＤＬＤＡＴに切換える。
【００５６】
これにより、検波信号ＰＤＴＣＳ，ＡＤＴＣＳの正規性を１Ｔｕである情報ビットのデューティの正規性から逐次判定するので、負荷変調の結果が負荷変調信号の位相又は振幅の一方に現れなくなる現象がランダムに生じても、データＳＬＤＡＴによりパケットの全域において変調データを正確に復調可能にすることができる。この選択制御を経て得られるデコード信号に対して、エラーチェック回路７２によるエラーチェック及びデータバッファ７１への蓄積はデコード信号の選択制御よりも後段で行われるから、位相変化と振幅変化の双方のデコード信号ＰＤＥＣＳ，ＡＤＥＣＳの夫々に対して別々にエラーチェック回路及びデータバッファを設けなくてもよいし、それらを並列的に動作させることも必要ない。上記パケットの全域において変調データを正確に復調することを小さな回路規模で実現することができ、且つ、少ない電力消費で実現することができる。
【００５７】
実施の形態１の説明では、前記夫々のデューティ判定回路６０，６１は、情報ビットの伝送路符号方式に応じたタイムユニット（Ｔｕ）におけるデューティを正規のデューティとするとき、伝送路符号方式から考えられる小さ過ぎるデューティ及び大き過ぎるデューティによって信号を非正規と判定するものであり、例えば、前記伝送路符号方式をマンチェスタ符号方式とし、前記小さ過ぎるデューティ及び大き過ぎるデューティは、短すぎるハイレベル期間及び長すぎるハイレベル期間として検出した。本発明はこれに限定されず、前記小さ過ぎるデューティ及び大き過ぎるデューティを、短すぎるローレベル期間及び長すぎるローレベル期間として検出してもよい。例えばアンドゲート８０には検波信号ＡＤＴＣＳの反転信号を供給すればよい。
【００５８】
《実施の形態２》
図９にはデューティ検出回路の別の例が示される。ここでは位相側のデューティ検出回路９０を示す。デューティ検出回路９０は、ハイ期間側のカウンタ（ＣＯＵＮＴ＿Ｈ）９２、ロー期間側のカウンタ（ＣＯＵＮＴ＿Ｌ）９１、ハイ期間側のコンパレータ（ＣＯＭＰ＿Ｈ）９３、ロー期間側のコンパレータ（ＣＯＭＰ＿Ｌ）９４、アンドゲート９５，９６，９７、及びインバータ９８，９９から成る。ハイ期間側のカウンタ９２は位相側検波信号ＰＤＥＣＳのハイレベル期間を計数する。ロー期間側のカウンタ９１は位相側検波信号ＰＤＥＣＳのローレベル期間を計数する。ｃｋは対応するアンドゲート９５，９６の出力を受けるクロック入力端子、ｒｅｓｅｔはリセット端子、Ｑはカウント値ＶＣＯＵＮＴ＿Ｌ，ＶＣＯＵＮＴ＿Ｈの出力端子である。ハイ期間側のコンパレータ９３は前記ハイカウンタ９２の計数値ＶＣＯＵＮＴ＿Ｈが閾値Ｄｔｈを越えた状態を検出して信号ＰＤＥＲＲ＿Ｈをローレベルにする。ロー期間側のコンパレータ９４は前記カウンタ９１の計数値ＶＣＯＵＮＴ＿Ｌが閾値Ｄｔｈを越えた状態を検出して信号ＰＤＥＲＲ＿Ｌをローレベルにする。信号ＰＤＥＲＲは、前記信号ＰＤＥＲＲ＿ＨとＰＤＥＲＲ＿Ｌの論理積信号であり、前記カウンタ９１の計数値ＶＣＯＵＮＴ＿Ｌが閾値Ｄｔｈを越えた状態又は前記カウンタ９２の計数値ＶＣＯＵＮＴ＿Ｈが閾値Ｄｔｈを越えた状態をローレベルで示し、当該ローレベルは対応する検波信号ＰＤＥＣＳの非正規性を意味する。
【００５９】
前記閾値Ｄｔｈは、情報ビットの伝送符号方式に応じた連続タイムユニットの範囲で検波信号が一定となる期間を超える計数値とされる。例えばマンチェス方式の場合、連続する複数タイムユニットにおいて連続するハイレベル期間又はローレベル期間は１Ｔｕの期間が正規であり、誤差を考慮しても１．５Ｔｕになることはない。これを考慮してＤｔｈ＝ｚとする。デューティ検出回路９０は、マンチェスタ符号方式のデューティから導かれる、連続する複数のＴｕに跨る短か過ぎるハイレベル期間（長過ぎるローレベル期間）及び長過ぎるハイレベル期間によって検波信号の非正規性を判定するものであり、短か過ぎるハイレベル期間（長過ぎるローレベル期間）はローレベルパルスのパルス期間をカウントすることによって、長過ぎるハイレベル期間は検波信号のハイレベルパルス期間をカウントすることによって得ることができる。
【００６０】
尚、特に図示はしないが、振幅側のデューティ検出回路６１についても図９と同様に構成される。
【００６１】
図１０には位相検波信号ＰＤＥＣＳのハイレベル期間が長過ぎる非正規性を生じたときのデューティ検出回路９０の動作タイミングを示す。位相検波信号ＰＤＥＣＳのハイレベル期間を計数するカウンタ９２の計数値ＶＣＯＵＮＴ＿Ｈが閾値Ｄｔｈ＝ｚを超えたところで検出信号ＰＤＥＲＲ＿Ｈがローレベルに反転される。これによる信号ＰＤＥＲＲの変化による選択回路６４による出力ＳＬＤＡＴのトグル状の切換え動作は前述の例と同じである。
【００６２】
図１１には位相検波信号ＰＤＥＣＳのローレベル期間が長過ぎる非正規性を生じたときのデューティ検出回路９０の動作タイミングを示す。位相検波信号ＰＤＥＣＳのローレベル期間を計数するカウンタ９１の計数値ＶＣＯＵＮＴ＿Ｌが閾値Ｄｔｈ＝ｚを超えたところで検出信号ＰＤＥＲＲ＿Ｌがローレベルに反転される。図９と図１０の信号ＰＤＥＲＲ＿Ｈ，ＰＤＥＲＲ＿Ｌの論理積信号ＰＤＥＲＲの変化による選択回路６４の出力ＳＬＤＡＴは前述の例と同様にトグル状に切換え動作される。
【００６３】
実施の形態２では伝送路符号方式としてマンチェスタ符号方式の場合について説明したが、それに限定されずＣＭＩ符号方式、又はＲＺ方式であってもよい。
【００６４】
《実施の形態３》
図１２には受信アナログ部２１及び受信ロジック部２３の別の例が示される。図１との第１の相違点は、振幅検波側と位相検波側の夫々にシリアル・パラレル変換回路（ＡＳＰＣＯＮＶ、ＰＳＰＣＯＮＶ）７０Ａ,７０Ｐ、データバッファ（ＡＲＸＤＢＵＦ，ＰＲＸＤＢＵＦ）７１Ａ,７１Ｐ、ＣＲＣチェック回路（ＡＣＲＣＣＨＫ，ＰＣＲＣＣＨＫ）７２Ａ,７２Ｐ、シンクコードチェック回路（ＡＳＹＮＣＣＨＫ，ＰＳＹＮＣＣＨＫ）１００Ａ,１００Ｐを別々に設け、ＣＲＣチェック回路７２Ａ,７２Ｐによるチェック結果と、シンクコードチェック回路１００Ａ,１００Ｐによるチェック結果を制御回路１０１のフラグレジスタ（ＦＬＧＲＥＧ）１０２に保持して、ＣＰＵ１３による参照を可能にした点である。シンクコードチェック回路（ＡＳＹＮＣＣＨＫ，ＰＳＹＮＣＣＨＫ）１００Ａ,１００Ｐは各パケットの先頭に位置するシンクコードが既定の値であるか否かを判定し、その判定結果はフラグレジスタ１０２にセットされる。ＡＳＣＥＲＲ、ＰＳＣＥＲＲはシンクコードチェック回路（ＡＳＹＮＣＣＨＫ，ＰＳＹＮＣＣＨＫ）１００Ａ，１００Pによる判定結果信号である。ＡＣＣＥＲＲ，ＰＣＣＥＲＲはＣＲＣチェック回路（ＡＣＲＣＣＨＫ，ＰＣＲＣＣＨＫ）７２Ａ,７２Ｐによる判定結果信号である。
【００６５】
ＣＰＵ１３は、ＣＲＣチェックにエラーがなく且つシンクコードチェックにエラーが検出されていないデコード信号側の受信データバッファのデータを利用する。これにより、負荷変調の結果が負荷変調信号の位相又は振幅に現れなくなる現象があってもパケットの全域において変調データを正確に復調可能にすることができる。
【００６６】
図１との第２の相違点は、前記シンクコードチェック回路１００Ａ又はシンクコードチェック回路１００Ｐのチェック結果にエラーが検出されたとき制御回路１０１は、当該パケットに対してエラーが検出された方である振幅検波側ＣＲＣチェック回路７２Ａ及びデータバッファ７１Ａ又は位相検波側のＣＲＣチェック回路７２Ｐ及びデータバッファの７１Ｐの動作を停止させる。これによれば、エラーチェック回路及びデータバッファを位相検波信号処理系と振幅検波信号処理系で別々に持つが、双方が常時動作する訳ではないから、上記パケットの全域において変調データを正確に復調することを少ない電力消費で実現することができる。
【００６７】
《実施の形態４》
図１３にはＮＦＣシステムを備えた携帯電話機（ＭＢＬＰＨＮ）１１０に本発明を適用した場合が例示される。本発明は図２のＩＣカードのリーダライト２に適用する場合に限定されない。非接触通信半導体装置２はホストコントローラ（ＨＳＴＣＮＴ）１１１、セキュアモジュール（ＳＣＲＭＤＬ）１１２に接続される。ホストコントローラ（ＨＳＴＣＮＴ）１１１は携帯電話機のための操作部（ＯＰＲＴＮ）１１３、表示部（ＤＳＰ）１１４、及び移動体通信部（ＭＢＬＣＯＭ）１１５に接続される。セキュアモジュール１１２は認証処理などに用いられる。ホストコントローラ１１１は全体的な制御を行う。これによれば、携帯電話機１１０において同種の他の携帯電話機から送信された負荷変調信号を受信する場合において、ヌル点などによる受信不能を、小さな回路規模で、電力消費を抑えて実現することができる。
【００６８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６９】
例えば閾値Ｄｔｈの値は上記説明に限定されず適宜変更可能である。非接触通信半導体装置が搭載する回路ブロックの種類は図２に限定されず適宜変更可能である。
【図面の簡単な説明】
【００７０】
【図１】図１は本発明における受信アナログ部２１及び受信ロジック部２３の具体例を示すブロック図である。
【図２】図２は本発明に係る通信装置を適用した非接触ＩＣカード通信システムを例示するブロック図である。
【図３】図３は変調部分において無変調部分との間の振幅差が消失して位相差が現れるヌル点の状態を例示する説明図である。
【図４】図４は振幅検波回路と位相検波回路の具体例を示すブロック図である。
【図５】図５は振幅側のデューティ判定回路の構成を例示するブロック図である。
【図６】図６はマンチェスタ符号方式における１Ｔｕにおける情報ビットと波形を示す説明図である。
【図７】図７は検波信号ＡＤＴＣＳに対するデューティの非正規性判定動作のタイミングチャートである。
【図８】図８は選択制御回路５２の動作タイミングである。
【図９】図９はデューティ検出回路の別の例を示すブロック図である。
【図１０】図１０は位相検波信号ＰＤＥＣＳのハイレベル期間が長過ぎる非正規性を生じたときのデューティ検出回路９０の動作タイミングチャートである。
【図１１】図１１は位相検波信号ＰＤＥＣＳのローレベル期間が長過ぎる非正規性を生じたときのデューティ検出回路９０の動作タイミングチャートである。
【図１２】図１２は受信アナログ部及び受信ロジック部の別の例を示すブロック図である。
【図１３】図１３はＮＦＣシステムを備えた携帯電話機に本発明を適用した場合のシステムブロック図である。
【符号の説明】
【００７１】
１  非接触ＩＣカード（ＣＲＤ）
２  非接触ＩＣカード１のリーダライタ
３  非接触通信半導体装置（ＣＦＣＬＳＩ）
４  サーバインタフェース（ＳＲＶＩＦ）
５  サーバ（ＳＲＶ）
１０  ループアンテナ
１１  非接触通信アナログ部（ＣＦＣＡＬＧ）
１２  非接触通信ロジック部（ＣＦＣＬＧＣ）
１３  中央処理装置（ＣＰＵ）
１４  メモリ（ＭＲＹ）
１５  外部インタフェース（ＥＸＩＦ）
１６  バス（ＢＵＳ）
２０  送信アナログ部
２１  受信アナログ部
２２  送信ロジック部（ＴＸＬＧＣ）
２３  受信ロジック部（ＲＸＬＧＣ）
２４  制御ロジック部（ＣＯＮＴＬＧＣ）
ＡＤＴＣＳ  振幅検波信号
３０  振幅検波回路（ＡＤＴＣ）
ＰＤＴＣＳ  位相検波信号
４０  位相検波回路（ＰＤＴＣ）
３１  ピークホールド回路（ＰＨ）
３２  非線形アンプ（ＮＬＡ）
３３  包絡線検波回路（ＥＤＥＴ）
３４  Ａ／Ｄ変換回路（ＡＤＣ）
４１  波形整形回路（ＭＯＤ）
４２  掛算回路（ＭＩＸ）
４３  Ａ／Ｄ変換回路（ＡＤＣ）
ＡＤＥＣＳ  振幅側デコード信号（第1デコード信号）
５０  振幅側デコーダ（第1デコーダ）
ＰＤＴＣＳ  位相側デコード信号（第２デコード信号）
５１  位相側デコーダ（第２デコーダ）
５２  選択制御回路（ＳＬＣＯＮＴ）
６０  振幅側のデューティ判定回路（ＡＤＴＭ）
６１  位相側のデューティ判定回路（ＰＤＴＭ）
６２  振幅側の遅延回路（ＡＤＬＹ）
６３  位相側の遅延回路（ＰＤＬＹ）
６４  選択回路（ＳＬＣＴ）
７０  シリア・パラレル変換回路（ＳＰＣＮＶ）
７１  データバッファ（ＲＸＤＢＵＦ）
７２  ＣＲＣチェック回路（ＣＲＣＣＨＫ）
ＣＡＲＣＫ  キャリアクロック
８０  論理積ゲート
８１  カウンタ（ＣＯＵＮＴ）
８２  ラッチ回路（ＬＡＴ）
８３  比較回路（ＣＯＭＰ）
９０  位相側のデューティ検出回路
９２  ハイ期間側のカウンタ（ＣＯＵＮＴ＿Ｈ）
９１  ロー期間側のカウンタ（ＣＯＵＮＴ＿Ｌ）
９３  ハイ期間側のコンパレータ（ＣＯＭＰ＿Ｈ）
９４  ロー期間側のコンパレータ（ＣＯＭＰ＿Ｌ）
９５，９６，９７  アンドゲート
９８，９９  インバータ
７０Ａ,７０Ｐ  シリアル・パラレル変換回路（ＡＳＰＣＯＮＶ、ＰＳＰＣＯＮＶ）
７１Ａ,７１Ｐ  データバッファ（ＡＲＸＤＢＵＦ，ＰＲＸＤＢＵＦ）
７２Ａ,７２Ｐ  ＣＲＣチェック回路（ＡＣＲＣＣＨＫ，ＰＣＲＣＣＨＫ）
１００Ａ,１００Ｐ  シンクコードチェック回路（ＡＳＹＮＣＣＨＫ，ＰＳＹＮＣＣＨＫ）
１０１  制御回路
１０２  フラグレジスタ（ＦＬＧＲＥＧ）
１１０  携帯電話機（ＭＢＬＰＨＮ）
１１１  ホストコントローラ（ＨＳＴＣＮＴ）
１１２  セキュアモジュール（ＳＣＲＭＤＬ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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