(57)【要約】【課題】ワード・レコグナイザ回路内の遅延を減らして、データ・バスの複数ビットがほぼ同時に変化した際の遅延差によるワードの認識の誤りを防ぐ。【解決手段】第１差動対１４及び第２差動対１６が負荷１２に結合され、入力データＤ、／Ｄに応答する。第３差動対１８が第１及び上２差動対に結合され、第１制御信号３０及び第２制御信号３２に応答する。バイアス回路２０は、第１及び第２差動対の両方に結合されたノードを所定状態に引き込むように構成されている。電流源２２が第３差動対及びバイアス回路に結合される。【選択図】図１
2010164562.tif 000002
【特許請求の範囲】
【請求項１】
負荷と、
該負荷に結合され、入力データに応答する第１差動対と、
上記負荷に結合され、上記入力データに応答する第２差動対と、
上記第１差動対及び上記第２差動対に結合され、第１制御信号及び第２制御信号に応答する第３差動対と、
上記第１差動対及び上記第２差動対の両方に結合されたノードを所定状態に引き込むバイアス回路と、
上記第３差動対及び上記バイアス回路に結合された電流源と
を具えたワード・レコグナイザ回路。
【請求項２】
第１ノード及び第２ノードの間に結合され、データ信号に応答する第１トランジスタと、
第３ノード及び上記第２ノードの間に結合され、反転されたデータ信号に応答する第２トランジスタと、
上記第３ノード及び第４ノードの間に結合され、上記データ信号に応答する第３トランジスタと、
上記第１ノード及び上記第４ノードの間に結合され、上記反転されたデータ信号に応答する第４トランジスタと、
上記第２ノード及び第５ノードの間に結合され、第１制御信号に応答する第５トランジスタと、
上記第４ノード及び上記第５ノードの間に結合され、第２制御信号に応答する第６トランジスタと、
上記第１ノード、上記第５ノード及び電圧源の間に結合された第７トランジスタと
を具えたワード・レコグナイザ回路。
【請求項３】
複数のデータ信号を取り込む取り込み回路と、
各々が上記データ信号の対応する１つと所望データ・ビットと比較すると共に１つのゲート遅延以下の遅延を有する複数のワード・レコグナイザ回路と、
該複数のワード・レコグナイザ回路の出力を組合せるロジック回路と、
該ロジック回路に応答するトリガ回路と
を具えた試験測定機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ワード・レコグナイザ回路に関し、特に、多機能ワード・レコグナイザ回路及びかかるワード・レコグナイザを含む試験測定機器に関する。
【背景技術】
【０００２】
試験測定機器において、ワードは、トリガ条件として利用できる。例えば、被試験装置から検知したデータに特定のデータ・ワードが生じたときに、トリガを発生できる。かかるトリガを発生するために、デジタル比較器を用いて、２つのワードが一致したときを検出できる。かかる回路は、ディスクリート・ロジック・ゲートを用いて実現できる。例えば、入力ワードは、ビット毎に、トリガ条件ワードと排他的論理和をとられる。その結果の出力の各々に対して、ドントケア（無視する）ビットを第２ロジック・ゲートで組み合わせることができる。ドントケア・ビットで変更された結果出力は、ロジック回路にて組み合わされて、トリガ条件ワードが入力ワード内に生じたかを示す信号を発生できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１５６５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上述のように実現した回路では、ワード・レコグナイザに少なくとも３つのゲート遅延が生じる。さらに、データ・バスの複数ビットがほぼ同時に変化した際に、ワード・レコグナイザ内のデータ・バス、プローブ及び／又はロジック・ゲート内の遅延差（スキュー）により、ワードの認識に誤りが生じる。
【課題を解決するための手段】
【０００５】
本発明の態様は、次のようになる。なお、括弧内の参照符号は、実施例との対応関係を単に示すものであり、本発明をかかる実施例に限定するものではない。
（１）負荷（１２）と；該負荷に結合され、入力データ（Ｄ、／Ｄ）に応答する第１差動対（１４）と；上記負荷に結合され、上記入力データに応答する第２差動対（１６）と；上記第１差動対及び上記第２差動対に結合され、第１制御信号（３０）及び第２制御信号（３２）に応答する第３差動対（１８）と；上記第１差動対及び上記第２差動対の両方に結合されたノードを所定状態に引き込むイアス回路（２０）と；上記第３差動対及び上記バイアス回路に結合された電流源（２２）とを具えたワード・レコグナイザ回路。
（２）上記電流源は、電源ノード（３６）と、上記第３差動対及び上記バイアス回路の両方に結合されたノード（３４）との間に結合された抵抗器を含む態様１のワード・レコグナイザ回路。
（３）上記バイアス回路は、電圧源（Ｖ１）と；上記電流源と上記第１差動対及び上記第２差動対の両方に結合されたノード（Ｎ５）との間に結合されたトランジスタ（Ｑ７）とを具え；該トランジスタが上記電圧源の電圧に応答する態様１のワード・レコグナイザ回路。
（４）上記バイアス回路は、電源及び上記トランジスタに結合された抵抗回路網（Ｒ５、Ｒ６）を更に具える態様３のワード・レコグナイザ回路。
（５）上記電圧源は、上記第１制御信号の第１ロジック・レベル及び上記第１制御信号の第２ロジック・レベルの実質的な間のレベルで上記電圧を発生する態様３のワード・レコグナイザ回路。
（６）上記負荷に結合された可変コンデンサ（Ｄ１、Ｄ２）を更に具えた態様１のワード・レコグナイザ回路。
（７）上記負荷が第１ノード（Ｎ１）及び第２ノード（Ｎ３）を含み；上記可変コンデンサが上記第１ノード及び上記第２ノードの間に結合され；上記第１差動対及び上記第２差動対が上記第１ノード及び上記第２ノードに交差結合した態様６のワード・レコグナイザ回路。
（８）上記負荷、上記第１差動対及び上記第２差動対の間に結合されたカスコード・トランジスタ段（８２）と；上記負荷及び上記カスコード・トランジスタ段に結合された可変容量とを更に具えた態様１のワード・レコグナイザ回路。
（９）上記第１差動対及び上記第２差動対が共に上記入力データのデータ信号（Ｄ）及び相補的データ信号（／Ｄ）に応答する態様１のワード・レコグナイザ回路。
（１０）ドントケア信号及び所望データ信号に応答して上記第１制御信号及び上記第２制御信号を発生するように構成された制御回路（２４）を更に具えた態様１のワード・レコグナイザ回路。
（１１）上記制御回路は、上記ドントケア信号の反転及び上記所望データ信号の論理積演算を実行して上記第１制御信号を発生する態様１０のワード・レコグナイザ回路。
（１２）上記制御回路は、上記ドントケア信号の反転及び上記所望データ信号の反転の論理積演算を実行して上記第２制御信号を発生する態様１１のワード・レコグナイザ回路。
（１３）第１ノード（Ｎ１）及び第２ノード（Ｎ２）の間に結合され、データ信号（Ｄ）に応答する第１トランジスタ（Ｑ１）と；第３ノード（Ｎ３）及び上記第２ノードの間に結合され、反転されたデータ信号（／Ｄ）に応答する第２トランジスタ（Ｑ２）と；上記第３ノード及び第４ノード（Ｎ４）の間に結合され、上記データ信号に応答する第３トランジスタ（Ｑ３）と；上記第１ノード及び上記第４ノードの間に結合され、上記反転されたデータ信号に応答する第４トランジスタ（Ｑ４）と；上記第２ノード及び第５ノード（Ｎ５）の間に結合され、第１制御信号（Ｗ）に応答する第５トランジスタ（Ｑ５）と；上記第４ノード及び上記第５ノードの間に結合され、第２制御信号（Ｖ）に応答する第６トランジスタ（Ｑ６）と；上記第１ノード、上記第５ノード及び電圧源（Ｖ１）の間に結合された第７トランジスタ（Ｑ７）とを具えたワード・レコグナイザ回路。
（１４）上記第５、第６及び第７トランジスタの遷移周波数が上記第１〜第４トランジスタの遷移周波数の半分未満である態様１３のワード・レコグナイザ回路。
（１５）上記第７トランジスタ及び上記第１ノードの間に結合された抵抗器（Ｒ４）を更に具えた態様１３のワード・レコグナイザ回路。
（１６）上記第５ノード及び電源端子（Ｖee）の間に結合された抵抗器（Ｒ３）を更に具えた態様１３のワード・レコグナイザ回路。
（１７）上記第１ノード及び上記第３ノードの間に結合された可変コンデンサ（Ｄ１、Ｄ２）を更に具えた態様１３のワード・レコグナイザ回路。
（１８）複数のデータ信号を取り込む取り込み回路（９２）と；各々が上記データ信号の対応する１つと所望データ・ビットと比較すると共に１つのゲート遅延以下の遅延を有する複数のワード・レコグナイザ回路（９６）と；該複数のワード・レコグナイザ回路の出力を組合せるロジック回路（９８）と；該ロジック回路に応答するトリガ回路（１００）とを具えた試験測定機器。
（１９）複数の第１制御信号及び複数の第２制御信号を発生する制御回路（９４）を更に具え；各ワード・レコグナイザ回路が上記第１制御信号の対応する１つ及び上記第２制御信号の対応する１つに応答し；各ワード・レコグナイザ回路において、上記対応する第１制御信号が上記対応する所望データ・ビット及び対応するドントケア信号の論理的組合せであり、上記対応する第２制御信号が上記対応する所望データ・ビットの反転と上記対応するドントケア信号との論理的組合せである態様１８の試験測定機器。
（２０）複数のスキュー制御電圧を発生する制御器を更に具え；各ワード・レコグナイザ回路において、上記ワード・レコグナイザ回路の遅延が上記スキュー制御電圧の対応する１つに応じる態様１８の試験測定機器。
【図面の簡単な説明】
【０００６】
【図１】本発明による多機能ワード・レコグナイザ回路のブロック図である。
【図２】図１の多機能ワード・レコグナイザ回路に可変遅延機能を追加した例の回路図である。
【図３】図２の多機能ワード・レコグナイザ回路のバイアス回路の回路図である。
【図４】本発明により可変遅延機能を追加した多機能ワード・レコグナイザ回路の回路図である。
【図５】本発明による多機能ワード・レコグナイザ回路を有する試験測定機器のブロック図である。
【発明を実施するための形態】
【０００７】
図１は、本発明の実施例による多機能ワード・レコグナイザ回路のブロック図である。ワード・レコグナイザ回路１０は、図示のように結合された負荷１２、第１差動段１４、第２差動段１６、第３差動段１８、バイアス回路２０、電流源２２を含んでいる。第１差動対１４及び第２差動対１６は、夫々入力データＤに応答する。本実施例において、第１差動対１４及び第２差動対１６は、入力データＤに相補的な入力データ（相補入力データ）／Ｄにも応答するが、第１差動対１４及び第２差動対１６は、相補入力データ／Ｄの代わりにしきい値などの別の入力に応答することもできる。また、入力データＤ及び相補入力データ／Ｄの特定の供給について図示したが、第１差動対１４及び第２差動対１６は、ロジック・レベル、トランジスタ形式等に応じて、所望に動作できる。
【０００８】
第１差動対１４及び第２差動対１６を負荷１２に結合する。差動対１４及び１６の各々は、差動出力端を有する。これら差動出力端は、負荷１２に交差結合される。
【０００９】
第３差動対１８も差動出力端を有する。第３差動対１８の第１出力端２６は、第１差動対１４の共通ノードに結合される。第３差動対１８の第２出力端２８は、第２差動対１６の共通ノードに結合される。第３差動対１８は、第１制御信号３０及び第２制御信号３２に応答する。（なお、図では、信号３０及び３２をそれらの信号線により示す。）
【００１０】
本発明の実施例において、差動対１４、１６、１８は、同じトランジスタ対から構成できる。他の実施例においては、詳細に後述するように、第１差動対１４及び第２差動対１６を高速トランジスタから構成し、第３差動対１８を低速トランジスタから構成することができる。
【００１１】
差動対１４、１６、１８は、任意の種々のトランジスタから構成できる。例えば、差動対１４、１６、１８の各々は、差動結合されたバイポーラ・トランジスタであり、コレクタを出力端とし、ベースを差動入力端とし、共通結合されたエミッタを共通ノードにできる。
【００１２】
負荷１２は、任意の種々の負荷でもよい。例えば、負荷は、１対の抵抗器、電流ミラーなどで構成できる。差動増幅器用の負荷として使用できる任意の形式の負荷を負荷１２として利用できる。
【００１３】
バイアス回路２０は、第１差動対１４及び第２差動対１６の両方に結合されたノードを引っ張る。このノードは、第１差動対１４及び第２差動対１６の間の共通ノードである。詳細に後述するように、このノードは、代わりに、負荷１２のノードでもよい。
【００１４】
電流源２２は、第３差動対１８及びバイアス回路２０に結合される。電流源２２は、種々の方法で実現できる。例えば、電流源は、ノード３４及び電源端子３６の間に結合された抵抗器でもよい。他の実施例において、電流源２２は、電流ミラーの一部であるトランジスタでもよい。これら形式に関係なく、電流源２２からの電流は、バイアス回路２０又は差動対１８に直接向かう。
【００１５】
制御回路２４は、第３差動対１８に結合される。制御回路２４は、第１制御信号３０及び第２制御信号３２を発生する。制御回路２４は、任意の種々の回路で実現できる。例えば、制御回路２４は、プログラマブル・ゲート・アレイ、プロセッサ、ディスクリート・ロジックなどの如き素子を含んでもよい。
【００１６】
実施例において、第１制御信号３０を制御信号Ｗとし、第２制御信号３２を制御信号Ｖとする。制御信号Ｗ及びＶは、次式（１）及び（２）により表せる。
【００１７】
式１：Ｗ＝Ｐ（／Ｘ）
式２：Ｖ＝（／Ｐ）（／Ｘ）
【００１８】
ここで、Ｐは、所望のデータ信号である。／は相補、即ち、反転を意味する。例えば、所望データ信号Ｐは、１ビットでもよい。この１ビットが、入力データの対応ビットに一致した場合に、ワードの一致に寄与する。Ｘは、ドントケア信号である。よって、制御信号Ｗは、所望データ信号Ｐと、ドントケア信号Ｘの反転との論理積である。一方、制御信号Ｖは、所望データ信号Ｐの反転と、ドントケア信号Ｘの反転との論理積である。
【００１９】
実施例において、制御信号Ｗ及びＶにより、第３差動対１８を介して流れる電流を第１出力２６又は第２出力２８のいずれかの方向に向けるように第３差動対１８を構成できる。例えば、ドントケア信号Ｘが低であると仮定すると、制御信号Ｗ及びＶは、所望データ信号Ｐ及びこの所望データ信号Ｐの反転を夫々流す。その結果、所望のデータ信号Ｐを用いて、第３差動対１８を流れる電流を、第１差動対１４又は第２差動対１６の方向に向けることができる。
【００２０】
ドントケア信号Ｘが出力されると、電流源２２からの電流がバイアス回路２０の方向に向かうようにバイアス回路２０を構成できる。よって、ドントケア状態において、バイアス回路２０は、出力ノードを特定状態に引き込むように構成できる。例えば、バイアス回路２０は、ドントケア信号Ｘが出力されている間、不一致が存在しないことを示す状態に出力ノードを引き込むので、ワード・レコグナイザ回路１０の出力端の次段では、一致が無効である。しかし、この状態が一致状態である必要がない。この状態は任意の状態でよく、ワード・レコグナイザ回路１０の出力を利用しても、ワード・レコグナイザ回路の出力がどのように組み合わされるかに関係なく、次段の結果に影響しない。
【００２１】
実施例において、バイアス回路２０は、ドントケア信号Ｘに直接的に応答する必要がない。詳細に後述する如く、第３差動対１８の如き他の回路への接続による信号に間接的に応答するように、バイアス回路２０を構成できる。
【００２２】
図２は、図１の多機能ワード・レコグナイザ回路の例を示す図である。このワード・レコグナイザは、第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３、第４トランジスタＱ４、第５トランジスタＱ５、第６トランジスタＱ６、第７トランジスタＱ７を含む回路６０である。第１トランジスタＱ１は、第１ノードＮ１及び第２ノードＮ２の間に結合され、データ信号Ｄに応答する。第２トランジスタＱ２は、第３ノードＮ３及び第２ノードＮ２の間に結合され、反転されたデータ信号／Ｄに応答する。第３トランジスタＱ３は、第３ノードＮ３及び第４ノードＮ４の間に結合され、データ信号Ｄに応答する。第４トランジスタＱ４は、第１ノードＮ１及び第４ノードＮ４の間に結合され、反転されたデータ信号／Ｄに応答する。第５トランジスタＱ５は、第２ノードＮ２及び第５ノードＮ５の間に結合され、第１制御信号Ｗに応答する。第６トランジスタＱ６は、第４ノードＮ４及び第５ノードＮ５の間に結合され、第２制御信号Ｖに応答する。第７トランジスタＱ７は、第１ノードＮ１、第５ノードＮ５及び電圧源Ｖ１の間に結合さる。
【００２３】
抵抗器Ｒ１及びＲ２は、ノードＮ１及びＮ３並びに電流源Ｖccの間に結合される。抵抗器Ｒ１及びＲ２は、トランジスタ対Ｑ１、Ｑ２及びトランジスタ対Ｑ３、Ｑ４で形成された差動対用の負荷を構成する。
【００２４】
実施例において、第５、第６及び第７トランジスタＱ５〜Ｑ７の遷移周波数（ｆt）は、第１〜第４トランジスタＱ１〜Ｑ４の遷移周波数ｆt未満にできる。例えば、第５、第６及び第７トランジスタＱ５〜Ｑ７のｆtは、第１〜第４トランジスタＱ１〜Ｑ４の遷移周波数の半分未満にできる。ディスクリート・ロジック回路において、スイッチング・トランジスタは、最高速度を与える最高のｆtでなければならない。入力データＤを高速でスイッチングできるので、トランジスタＱ１〜Ｑ４のｆtは高い。しかし、動作において、上述の如く、制御信号Ｗ及びＶで示した所望データは、入力データＤよりもしばしば非常に遅く変化するようである。よって、トランジスタＱ５〜Ｑ７のｆtを低くできる。事実、トランジスタＱ５〜Ｑ７のｆtは、トランジスタＱ１〜Ｑ４のｆtの１０分の１未満にできる。
【００２５】
実施例において、回路６０は、第５ノードＮ５及び電源端子Ｖeeの間に結合された抵抗器Ｒ３を含む。ここで、抵抗器Ｒ３は、図１の電流源２２として機能する。すなわち、抵抗器Ｒ３を流れる電流を、トランジスタQ５及びＱ６で形成される差動対と、バイアス回路２０の一部を形成するトランジスタＱ７とに供給できる。
【００２６】
図２において、バイアス回路２０は、抵抗器Ｒ４、トランジスタＱ７及び電圧源Ｖ１を含んでいる。実施例において、電圧源Ｖ１を選択して、その出力電圧を、制御信号Ｗ及びＶのロジック・レベルを表す電圧の実質的な間にできる。例えば、電圧源Ｖ１は、制御信号Ｗ及びＶの高ロジック・レベルと低ロジック・レベルとの間の約半分の電圧を発生できる。
【００２７】
よって、制御信号Ｗ及びＶの一方が高状態のとき、トランジスタＱ５及びＱ６の対応するトランジスタが導通し、他方が非導通になる。さらに、制御信号Ｗ及びＶのいずれかが高状態のとき、この高状態は、電圧源Ｖ１の電圧よりも高い。よって、トランジスタＱ７は、非導通である。さらに、ドントケア信号Ｘが上述のように出力すると、制御信号Ｗ及びＶは共に低状態である。よって、電圧源Ｖ１の電圧が制御信号Ｗ及びＶよりも高いので、トランジスタＱ７が導通する。
【００２８】
本実施例において、ドントケア信号Ｘが出力されたとき、出力ロジック・レベルが同じでないことに留意されたい。例えば、制御信号Ｗ又はＶが出力されると、それは、電圧源Ｖ１の電圧よりも高くなる。抵抗器Ｒ３の両端間に発生するノードＮ５の電圧により、対応する電流が流れる。しかし、ドントケア信号Ｘが発生して電圧源Ｖ１の低いレベルでもトランジスタＱ７が導通すると、抵抗器Ｒ３の両端間に発生するノードＮ５の電圧が低くなる。よって、抵抗器Ｒ３を流れる電流が小さくなる。ノードＮ１での出力端にて変化する電圧は、抵抗器Ｒ３を流れる電流にて決まるので、ドントケア信号Ｘが出力した時としない時では、電圧レベルが異なる。
【００２９】
電圧レベルがこのように異なるので、他のワード・レコグナイザ回路の出力の間にスキュー及び／又は遅延を誘導する。例えば、電流量が少ないと、切り替えに長い時間がかかる。さらに、上述の如く、トランジスタＱ７のｆtが低いと、切り替えが長くなる。その結果、遷移が長時間となる。さらに、信号レベルが小さいので、後段の駆動レベルも小さくなり、潜在的に、更なる遅延が生じる。しかし、かかる遅延が導入されるかもしれないが、これは出力されたドントケア信号Ｘに関連するので、このドントケア信号が非存在でなければ、その影響を無視できる。
【００３０】
実施例において、抵抗器Ｒ４は、第７トランジスタＱ７及び第１ノードＮ１の間に結合される。抵抗器Ｒ４を選択して、トランジスタＱ７の負荷からノードＮ１の分離の程度を調整でいる。例えば、抵抗器Ｒ１及びＲ２は、回路６０のソース・インピーダンスの一部を形成する５０オーム抵抗器でもよい。抵抗器Ｒ４を５０オームよりも大きな値に選択できる。よって、トランジスタＱ７の任意の寄生効果を低減できる。
【００３１】
実施例において、可変容量（可変コンデンサ）をノードＮ１及びＮ３の間に結合できる。よって、ノードＮ１及びＮ３の切り換え時間に、可変遅延を導入できる。この場合、可変容量は、ノードＮ１及びＮ３に結合されたダイオードＤ１及びＤ２により形成できる。スキュー制御電圧をダイオードＤ１及びＤ２の共通ノードに供給して、ダイオードＤ１及びＤ２をバラクタとして動作させることができる。
【００３２】
よって、実施例において、多機能を回路６０で実現できる。第１に、入力データＤを所望データＰと比較できる。第２に、ドントケア信号Ｘを用いて、この比較をパス、即ち、無視できる。第３に、ノードＮ１での出力のスキューを制御できる。本実施例においては、入力データＤとノードＮ１での出力との間には、たった１つのスイッチング・トランジスタ対のみがあることに留意されたい。よって、回路６０の遅延は、単一のゲート遅延と実質的に等化である。すなわち、単一のゲート遅延で、上述の機能を単一の回路６０内に実現できる。
【００３３】
回路は、ますます集積化されているので、より多くの機能を単一の集積回路に追加できる。しかし、回路６０を集積回路に追加することは、全体的な再設計に追加の時間とコストがかかる。実施例において、回路６０は、ディスクリート・トランジスタ、抵抗器などにより実現できる。よって、集積回路の再設計は必要ない。さらに、上述の如く、追加の機能を実現できる。
【００３４】
図３は、図２の多機能ワード・レコグナイザ回路に用いるバイアス回路の例を示す図である。このバイアス回路は、第７トランジスタＱ７、抵抗器Ｒ５及びＲ６を含んでいる。抵抗器Ｒ５及びＲ６は、電源Ｖee及び第２電源７０の間に結合されている。よって、抵抗器Ｒ５及びＲ６は、電圧源Ｖ１の出力を形成する。トランジスタＱ７は、抵抗器Ｒ５及びＲ６の間の電圧に応答する。
【００３５】
抵抗器Ｒ５及びＲ６は、実施例におけるワード・レコグナイザ回路の潜在的な簡単さを更に促す。例えば、電圧源Ｖ１を２個のディスクリート抵抗器Ｒ５及びＲ６により実現できる。上述の如く、電圧源Ｖ１の電圧は、ほぼ固定された電圧である。よって、ある制御信号又は他の入力に応じて電圧が変化できるようにする回路を追加する必要がない。
【００３６】
Ｖcc、Ｖeeなどの電源に特定の指定を行ったが、回路のトランジスタ、ロジック・レベルなどに適するように電源を構成できる。
【００３７】
図４は、本発明の実施例による可変遅延を有する多機能ワード・レコグナイザ回路８０の図である。図を簡略化するため、図１のワード・レコグナイザのいくつかの追加的な要素を省略してある。この実施例において、トランジスタＱ８及びＱ９で形成されたカスコード・トランジスタ段８２を、抵抗器Ｒ１及びＲ２で形成する負荷と、ノードＮ１及びＮ２における第１差動対及び第２差動対との間に結合する。スキュー制御電圧をトランジスタＱ８及びＱ９に供給する。よって、トランジスタＱ８及びＱ９は、抵抗器Ｒ１及びＲ２の負荷に可変容量を導入し、上述の如く、遅延及び／又はスキューの制御を可能にする。この実施例において、ノードＮ６は、カスコード・トランジスタ段８２及び抵抗器Ｒ１、Ｒ２の負荷の間の出力ノードである。上述の如く、このバイアス回路がノードＮ６に結合されるので、ドントケア信号Ｘに応じて、ノードＮ６を引き込むことができる。
【００３８】
図５は、本発明の実施例による多機能ワード・レコグナイザ回路を用いた試験測定機器のブロック図である。試験測定機器９０は、取込み回路９２、制御回路９４、ワード・レコグナイザ回路９６、ロジック回路９８及びトリガ回路１００を含んでいる。
【００３９】
取込み回路９２は、複数のデータ信号Ｄを取り込む。この実施例において、Ｎ個のデータ信号がある。取り込み回路９２は、任意の種々のプローブ、バッファ、比較器などを含み、ワード・レコグナイザに適切なデータ信号Ｄを発生する。各ワード・レコグナイザ回路９６は、データ信号Ｄの対応する１つを所望データ・ビットと比較するが、その遅延は、約１つのゲート遅延以下であるように構成されている。上述の如く、制御信号Ｗ及びＶとして、各所望データ・ビット及び対応するドントケア信号を表せる。
【００４０】
制御回路９４は、ワード・レコグナイザ回路９６用の制御信号Ｗ及びＶを発生するように構成されている。ここで、制御信号Ｗ及び制御信号Ｖの各々はＮ個ある。実施例において、上述の如く、制御回路９４は、所望データ・ビット及びドントケア信号を組合せて、制御信号Ｗ及びＶを発生する。各ワード・レコグナイザ回路９６は、制御信号Ｗの対応する１つと、制御信号Ｖの対応する１つとに応答する。
【００４１】
ロジック回路９８は、ワード・レコグナイザ回路の出力１０２を組合せて、認識されたワード信号１０４を発生するように構成されている。実施例において、ロジック回路９８は、ノア・ゲート、アンド・ゲートなどの多数入力のロジック・ゲートであり、ワード・レコグナイザ回路の出力１０２を互いに組合せる。
【００４２】
制御信号Ｗ及びＶを発生するのに用いるロジック回路の例を上述したが、かかるロジックを反転できるし、ワード・レコグナイザ回路９６の出力を反転できるし、以下同様である。よって、ロジック回路９８は、ワード・レコグナイザ回路９６からの並列ロジック・レベル出力を組合せように実質的に構成できる。
【００４３】
トリガ回路１００は、ロジック回路９８に応答する。例えば、トリガ回路１００は、認識されたワード信号１０４を用いて、取り込みをトリガできる。トリガ回路１００は、試験測定機器９０のトリガ・システムの一部となる任意の種々の回路である。
【００４４】
制御回路９４は、多数のスキュー制御信号Ｓを発生するようにも構成されている。各ワード・レコグナイザ回路９６は、スキュー制御信号Ｓの１つに対する対応する入力を有する。上述の如く、ワード・レコグナイザ回路９４の遅延は、対応するスキュー制御電圧Ｓに応答する。
【００４５】
上述の実施例では、明確なドントケア信号Ｘがなかったが、図１のバイアス回路２０に適用するように、ドントケア信号Ｘを適用できる。実施例において、電流源２２からの電流が、ドントケア信号Ｘに応答して、第３差動対１８からバイアス回路２０に向かうように、バイアス回路２０を構成できる。例えば、ドントケア信号Ｘの出力レベルは、制御信号Ｗ及びＶのいずれの高レベルよりも高い。よって、それらの状態に関係なく、ドントケア出力信号は、ワード・レコグナイザ要素から出力される。
【００４６】
さらに、かかる構成において、制御信号Ｗ及びＶを所望データＰ及び反転した所望データ／Ｐにできる。すなわち、追加のドントケア制御信号Ｘを用いるにもかかわらず、制御信号Ｗ及びＶが互いに反転型になるので、１つの使いの制御信号のみが必要である。
【００４７】
本発明の特定実施例について説明したが、本発明がこれら実施例に限定されないことが明らかであろう。本発明の要旨を逸脱することなく、種々の変形変更が可能である。
【符号の説明】
【００４８】
１０  ワード・レコグナイザ回路
１２  負荷
１４  第１差動対
１６  第２差動対
１８  第３差動対
２０  バイアス回路
２２  電流源
２４  制御回路
６０  回路
８０  ワード・レコグナイザ回路
９０  試験測定機器
９２  取り込み回路
【図１】
2010164562.tif 000003
【図２】
2010164562.tif 000004
【図３】
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【図４】
2010164562.tif 000006
【図５】
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