(57)【要約】【課題】トレンチ分離構造を有する半導体装置においてトランジスタのドレイン電流の減少などを防止する。【解決手段】半導体基板１０の主表面に活性領域１１を分離するトレンチ埋込材２１を備え、この埋込材の表面を、少なくとも半導体基板１０に接する部分で半導体基板１０の主表面より所定高さ落ち込むように形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとしてトレンチ分離用溝を形成する工程と、
前記半導体基板上に前記トレンチ分離用溝を埋めるように前記マスクパターンと異なる材料を含む埋込用絶縁膜を形成する工程と、
前記マスクパターンの上面を露出するように、前記マスクパターン上の前記埋込用絶縁膜を除去する工程と、
前記マスクパターンを除去する工程と、
前記埋込用絶縁膜を所定厚さ除去して前記トレンチ分離用溝内の前記埋込用絶縁膜を少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込ませる工程とを備えた、半導体装置の製造方法。
【請求項２】
前記マスクパターン上の前記埋込用絶縁膜を除去する工程の後、前記埋込用絶縁膜の上層部を除去する工程をさらに備え、
前記トレンチ分離用溝内の前記埋込用絶縁膜を前記半導体基板の主表面より所定高さ落ち込ませる工程においては、前記埋込用絶縁膜が前記半導体基板と接する外縁部が、記埋込用絶縁膜の主表面部より落ち込むように形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ分離用溝を形成する工程の後に、
前記トレンチ分離用溝の内壁を酸化して第１の絶縁膜を形成する工程とをさらに備えた、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜を形成する工程の後に、
前記トレンチ分離用溝の内壁の前記第１の絶縁膜上に前記第１の絶縁膜と異なる材料を含む第２の絶縁膜を形成する工程とをさらに備えた、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記トレンチ分離用溝内の前記埋込用絶縁膜を前記半導体基板の主表面より所定高さ落ち込ませる工程の後、
前記半導体基板の主表面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上および前記埋込用絶縁膜上に導電膜を形成する工程と、
前記導電膜と前記第３の絶縁膜をパターニングして、ゲート電極およびゲート絶縁膜を形成する工程と、
前記ゲート電極を含む前記半導体基板の主表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をパターニングして前記ゲート電極の側壁にサイドウォール絶縁膜を形成するとともに、前記埋込用絶縁膜が落ち込んだ部分の前記トレンチ分離用溝の内壁を覆うようにサイドウォール絶縁膜を形成する工程とをさらに備えた、
請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記サイドウォール絶縁膜を形成する工程の後、
前記半導体基板の主表面上に高融点金属膜を形成する工程と、
前記高融点金属膜を熱処理して、前記サイドウォール絶縁膜から露出した前記半導体基板の主表面上にサリサイド構造を形成する工程とをさらに備えた、
請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記半導体基板がシリコン基板で、前記第１の絶縁膜はシリコン酸化膜、前記第２の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、
請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記トレンチ分離用溝内の前記埋込用絶縁膜を前記半導体基板の主表面より所定高さ落ち込ませる工程の後、
前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成する工程とをさらに備えた、
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとしてトレンチ分離用溝を形成する工程と、
前記トレンチ分離用溝の内壁に第1の絶縁膜を形成する工程と、
前記半導体基板上に前記トレンチ分離用溝を埋めるように前記第１の絶縁膜と異なる材料を含む埋込用絶縁膜を形成する工程と、
前記埋込用絶縁膜をほぼ前記半導体基板の表面の高さにまで除去する工程と、
前記マスクパターンを除去するとともに、前記第1の絶縁膜を所定量除去して前記半導体基板の主表面より所定高さ落ち込ませ、トレンチ分離領域を形成する、半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜を形成する工程の前に、
前記トレンチ分離用溝の内壁を酸化して第２の絶縁膜を形成する工程とをさらに備えた、
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ分離の構造を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の縮小化に伴い、素子間分離も微小になってきている。シリコン基板を熱酸化して分離領域を定義する、いわゆるLOCOS(Local Oxidation of Silicon)法には必ず大きなバーズビークが存在し、分離領域に挟まれた微細な活性領域は、このバーズビークにより消失する欠点があった。これを解決するためにはトレンチ分離法を使用してバーズビークを抑制することが一般的な解決策であることが広く知られている。
【０００３】
トレンチ分離はシリコン基板に設けられた溝に、絶縁膜を埋込むものであり、埋込後にはシリコン主表面近傍まで、絶縁膜をエッチングする。埋込酸化膜の平坦化にはドライエッチングやCMP法が広く用いられている。
実際の半導体装置では、図２３に示すように半導体基板１０の活性領域１１と分離領域２１ａが混在しているが、分離領域２１ａを形成する埋込酸化膜が活性領域１１の主表面より上げるようにしている。２１ｂは、バーズビークを示す。この構造では、LOCOS分離同様に分離酸化膜がシリコン基板１０より上げることにより寄生MOS発生の抑制が可能であること、トレンチ開口部端のエッジ形状が急峻になる場合などでゲートとの耐圧低下を防ぐことが可能であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０９−２５２１２９号公報
【特許文献２】特開平１１−１７７０８４号公報
【特許文献３】特開平０８−３３５７００号公報
【特許文献４】特開昭５９−０８６２４１号公報
【特許文献５】特開平１０−２２３７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来のものでは、次のような課題があった。
図２４は、従来の半導体装置のゲート幅の方向での断面図を表している。図中の矢印が示すように、従来例では、実効的なゲート幅が狭くなり、ドレイン電流が減少する。
また、図２５は、従来の他の半導体装置のゲート幅の方向での断面図を表している。このような従来例では、半導体基板１０の例えばｐ型層１５の上にｎ型層１６が形成される。このとき、サリサイド８０の下のｎ型層（逆導電型の層）の接合エッジが接近しているため、空乏層がサリサイドに近づきやすく耐圧が低下する。
【０００６】
従来のトレンチ分離は以上のような構造を取っていたため、狭チヤネル効果が表れやすく、微細化していくにつれトランジスタの閾値が上昇しやすく、閾値が制御困難でドレイン電流が流れなくなるなど、動作不能の状態になったりしがちであった。
【０００７】
この発明は、以上のような従来の課題を解決するためになされたもので、トランジスタのドレイン電流の減少などを防止し改善された半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明の請求項１に係る半導体装置の製造方法は、
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとしてトレンチ分離用溝を形成する工程と、
前記半導体基板上に前記トレンチ分離用溝を埋めるように前記マスクパターンと異なる材料を含む埋込用絶縁膜を形成する工程と、
前記マスクパターンの上面を露出するように、前記マスクパターン上の前記埋込用絶縁膜を除去する工程と、
前記マスクパターンを除去する工程と、
前記埋込用絶縁膜を所定厚さ除去して前記トレンチ分離用溝内の前記埋込用絶縁膜を少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込ませる工程とを備えた、ものである。
【０００９】
また、この発明の請求項２に係る半導体装置の製造方法は、請求項１に記載のものにおいて、
前記マスクパターン上の前記埋込用絶縁膜を除去する工程の後、前記埋込用絶縁膜の上層部を除去する工程をさらに備え、
前記トレンチ分離用溝内の前記埋込用絶縁膜を前記半導体基板の主表面より所定高さ落ち込ませる工程においては、前記埋込用絶縁膜が前記半導体基板と接する外縁部が、記埋込用絶縁膜の主表面部より落ち込むように形成する、ものである。
【００１０】
また、この発明の請求項３に係る半導体装置の製造方法は、請求項１または２に記載のものにおいて、
前記トレンチ分離用溝を形成する工程の後に、
前記トレンチ分離用溝の内壁を酸化して第１の絶縁膜を形成する工程とをさらに備えた、ものである。
【００１１】
また、この発明の請求項４に係る半導体装置の製造方法は、請求項３に記載のものにおいて、
前記第１の絶縁膜を形成する工程の後に、
前記トレンチ分離用溝の内壁の前記第１の絶縁膜上に前記第１の絶縁膜と異なる材料を含む第２の絶縁膜を形成する工程とをさらに備えた、ものである。
【００１２】
また、この発明の請求項５に係る半導体装置の製造方法は、請求項１〜４のいずれかに記載のものにおいて、
前記トレンチ分離用溝内の前記埋込用絶縁膜を前記半導体基板の主表面より所定高さ落ち込ませる工程の後、
前記半導体基板の主表面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上および前記埋込用絶縁膜上に導電膜を形成する工程と、
前記導電膜と前記第３の絶縁膜をパターニングして、ゲート電極およびゲート絶縁膜を形成する工程と、
前記ゲート電極を含む前記半導体基板の主表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をパターニングして前記ゲート電極の側壁にサイドウォール絶縁膜を形成するとともに、前記埋込用絶縁膜が落ち込んだ部分の前記トレンチ分離用溝の内壁を覆うようにサイドウォール絶縁膜を形成する工程とをさらに備えた、ものである。
【００１３】
また、この発明の請求項６に係る半導体装置の製造方法は、請求項１ないし５のいずれかに記載のものにおいて、
前記サイドウォール絶縁膜を形成する工程の後、
前記半導体基板の主表面上に高融点金属膜を形成する工程と、
前記高融点金属膜を熱処理して、前記サイドウォール絶縁膜から露出した前記半導体基板の主表面上にサリサイド構造を形成する工程とをさらに備えた、ものである。
【００１４】
また、この発明の請求項７に係る半導体装置の製造方法は、請求項４〜６のいずれかに記載のものにおいて、
前記半導体基板がシリコン基板で、前記第１の絶縁膜はシリコン酸化膜、前記第２の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【００１５】
また、この発明の請求項８に係る半導体装置は、請求項１〜７のいずれかに記載のものにおいて、
前記トレンチ分離用溝内の前記埋込用絶縁膜を前記半導体基板の主表面より所定高さ落ち込ませる工程の後、
前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成する工程とをさらに備えた、ものである。
【００１６】
また、この発明の請求項９に係る半導体装置の製造方法は、
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとしてトレンチ分離用溝を形成する工程と、
前記トレンチ分離用溝の内壁に第1の絶縁膜を形成する工程と、
前記半導体基板上に前記トレンチ分離用溝を埋めるように前記第１の絶縁膜と異なる材料を含む埋込用絶縁膜を形成する工程と、
前記埋込用絶縁膜をほぼ前記半導体基板の表面の高さにまで除去する工程と、
前記マスクパターンを除去するとともに、前記第1の絶縁膜を所定量除去して前記半導体基板の主表面より所定高さ落ち込ませ、トレンチ分離領域を形成する、ものである。
【００１７】
また、この発明の請求項１０に係る半導体装置の製造方法は、請求項９に記載のものにおいて、
前記第１の絶縁膜を形成する工程の前に、
前記トレンチ分離用溝の内壁を酸化して第２の絶縁膜を形成する工程とをさらに備えた、ものである。
【発明の効果】
【００１８】
この発明によればトレンチ分離構造を改善し、トランジスタのドレイン電流の増加、あるいは、接合耐圧の向上などを図った改善された特性を有する半導体装置とその製造方法を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１による半導体装置の部分平面図。
【図２】図１のトレンチ部分断面図。
【図３】本発明の実施の形態１によるMOSFET半導体装置の部分平面図。
【図４】図３のトレンチ横断線に沿った断面図。
【図５】実施の形態１の作用を説明する断面図。
【図６】本発明の実施の形態１の製造方法を示す断面図。
【図７】本発明の実施の形態２による半導体装置の部分断面図。
【図８】本発明の実施の形態３によるMOSFET半導体装置の部分平面図。
【図９】図８のトレンチ横断線に沿った断面図。
【図１０】本発明の実施の形態３による半導体装置の作用を説明する断面図。
【図１１】本発明の実施の形態４による半導体装置の部分平面図。
【図１２】本発明の実施の形態４によるMOSFET半導体装置の部分断面図。
【図１３】本発明の実施の形態４の製造方法を示す断面図。
【図１４】本発明の実施の形態５によるMOSFET半導体装置の部分断面図。
【図１５】本発明の実施の形態６によるMOSFET半導体装置の部分断面図。
【図１６】本発明の実施の形態６による半導体装置の動作を説明する部分断面図。
【図１７】本発明の実施の形態７による半導体装置の部分断面図。
【図１８】本発明の実施の形態７の製造方法を示す断面図。
【図１９】本発明の実施の形態８によるMOSFET半導体装置の部分断面図。
【図２０】本発明の実施の形態９による半導体装置の部分断面図。
【図２１】本発明の実施の形態９の製造方法を示す断面図。
【図２２】本発明の実施の形態１０によるMOSFET半導体装置の部分断面図。
【図２３】従来例の半導体装置のトレンチ横断線に沿った部分断面図。
【図２４】従来例の半導体装置の動作を説明するためのトレンチ部分断面図。
【図２５】従来例のMOSFET半導体装置の部分断面図。
【発明を実施するための形態】
【００２０】
以下に本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化または省略する場合がある。
実施の形態１．
図１および図２は、本発明実施の形態１による半導体装置の部分図を示すもので、図１は平面図、図２は図１のＩＩ‐ＩＩ線の断面図を示すものである。
図１及び図２において、１０は半導体基板であり、例えばシリコン基板、１１はその活性領域、２０はトレンチ、２１はトレンチ分離領域を形成する埋込材である。本実施の形態では、図２の断面図に示すように、トレンチ埋込材２１の表面全体が半導体基板１０の主表面より所定量低くなっているのが特徴である。この所定量落込ませる段差は、２〜５ｎｍ程度とする。そして、ゲート酸化後にもこの落込み段差が残るようにする。
【００２１】
また、トレンチ２０の断面は、図２に示すように、下側に狭まり、上側に広がった形状になっている。
また、半導体基板１０の主表面と、半導体基板１０がトレンチ埋込材２１に接する側面とは鈍角を形成し、かつその主表面から側面にかけて曲面を形成している。すなわち、トレンチ開口部では、半導体基板のエッジが丸められている。
【００２２】
図３および図４は、本実施の形態によるMOSFETの構造を示す図で、図３は平面図、図４は図３のＩＶ-ＩＶ線の断面図を示す。
図３および図４において、１２はソースまたはドレイン領域、１３はソースまたはドレインコンタクト、３０はゲート絶縁膜（酸化膜）、４０はゲート電極を示す。
図２および図４に示すようなMOSFETへの適用例によれば、MOSFET の駆動能力を上げることができる。
なお、ゲート電極４０は、図示したような単層のみならず、例えばポリサイドのような２層以上の構造を持っていてもよい。
【００２３】
図５は、この実施の形態における半導体装置のゲート幅の方向での断面図を表している。
図中の矢印が示すように、本実施の形態では、図２４に示した従来例に比べて、実効的なゲート幅が広くなっており、その分ドレイン電流が増加する。また、バックバイアスによる閾値の上昇も抑えられ、ソース抵抗の影響を受けにくいMOSFET が実現できる。
【００２４】
図６は、本実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図６（ａ）に示すように、半導体基板１０の表面に例えば窒化膜５０（あるいは酸化膜）のマスクを形成し、このマスクパターンを介してトレンチエッチを行ってトレンチ２０を形成し、トレンチ内壁を酸化し、さらに埋込材（酸化膜）６０を堆積させる。
次に図６（ａ）のものから、ドライエッチやCMPにより余分な埋込材６０を除去して図６（ｂ）に示す形状を形成する。次に、図６（ｂ）のものから、フツ酸で埋込材６０の上層部を一部落とし、図６（ｃ）に示す形状を形成する。
次に、図６（ｃ）のものから、熱リン酸で窒化膜５０を除去して、図６（ｄ）の形状を形成する。最後に、図６（ｄ）のものから、さらに埋込材６０の上層部をフツ酸で所定量落として図６（ｅ）に示すように、図１で示したと同様な本実施の形態の形状を得る。なお、埋込材６０の基板表面からの所定量の落込み段差は、２〜５ｎｍ程度とし、ゲート酸化後にも段差が残るようにする。
【００２５】
ここで、シリコン基板１０の不純物については特定していないが、例えばトレンチ内壁を酸化した後で斜めイオン注入によりドーピングを行ってもよいし、最初に窒化膜／酸化膜マスクを堆積する前にドーピングを熱処理で深く拡散させてもよい。
【００２６】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の主表面に活性領域を分離するトレンチ埋込材（トレンチ分離領域）２１を備えている。そして、トレンチ埋込材の表面が少なくとも半導体基板１０に接する部分では、半導体基板の主表面より所定高さ落ち込むように形成している。
また、半導体基板１０の主表面上にゲート絶縁膜（酸化膜）３０を形成し、この絶縁膜３０およびトレンチ埋込材２１の表面上に連続してゲート電極（導電膜）４０を形成している。
【００２７】
この実施の形態によれば、トランジスタのドレイン電流（Id）の増加、トランジスタの基板効果低減、さらには応力・界面準位の抑制を図ることができる。 
【００２８】
実施の形態２．
図７は、本発明の実施の形態２による半導体装置を説明するための断面図である。図４と同様に、図３の平面図のＩＶ−ＩＶ線における断面に対応する。この実施の形態は、実施の形態１を更に改良したものである。
図７において、１４ａ，１４ｂ，１４ｃは、半導体基板１０の中の異なる深さに形成された特定の不純物層を示している。
このように、この実施の形態では、トレンチ２０の設けられたシリコン基板１０中の不純物濃度を不均一にしていることが特徴である。トレンチ２０を完成させたあと、イオン注入によって不純物層１４ａ，１４ｂ，１４ｃ（イオン注入層）を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。なお、イオン注入層は２層以上なら何層でもよい。
また、半導体基板１０にエピタキシャル成長基板を使ってもよい。
【００２９】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の異なる所定深さにイオン注入により複数の不純物層１４ａ，１４ｂ，１４ｃを形成している。
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、さらには応力・界面準位の抑制を図ることができる。
【００３０】
実施の形態３．
図８および図９は、この発明の実施の形態３による半導体装置を説明するための図であり、図８はMOSFETを形成した半導体装置の平面図、図９は図８のＩＸ−ＩＸ線の断面図を示す。ただし、図８は、サイドウォールおよびサリサイド形成前の平面図である。
図８および図９において、１２はソースまたはドレイン領域、１３はソースまたはドレインコンタクト、３０はゲート絶縁膜（酸化膜）、４０はゲート電極、７０はゲート電極４０の側面のサイドウォール、７１はサイドウォール７０と共に形成された絶縁膜（半導体基板１０の側面のサイドウォール）、８０はサリサイドである。
この実施の形態は、実施の形態１にサリサイドを適用したものである。
サリサイド８０は、Ti，Co，Ni，Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板１０を反応させて、サリサイド構造を作るものである。
【００３１】
この実施の形態では従来例でみられたような接合耐圧の劣化がみられなくなる特徴がある。
図１０で説明する。図１０は、この実施の形態による半導体装置の動作を説明するための部分拡大断面図である。
図１０において、１０は半導体基板、１１はその活性領域、１５はそのうちの例えばｐ型基板領域、１６は活性領域１１のうちのｎ型導電層、２０はトレンチ、２１はトレンチ埋込材、７１は絶縁膜、８０はサリサイドを示す。
図１０に示すように、この実施の形態では、トレンチ埋込材２１がトレンチ２０に落ち込んでいるために、逆導電型層であるｎ型導電層１６がトレンチエッジで深く入り、さらに絶縁膜７１が存在するためにサリサイド８０が接合エッジから遠い位置で形成されるため、耐圧が上昇する。
【００３２】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の主表面でトレンチ埋込材２１に近接する所定の領域にサリサイド８０を形成し、トレンチ埋込材２１が落ち込んだ部分の半導体基板１０の表面にサリサイド８０に連続する絶縁膜７１を形成している。
【００３３】
この実施の形態によれば、サリサイドの接合耐圧向上、および応力・界面準位の抑制を図ることができる。 
【００３４】
なお、この発明において、図３の構造と図８の構造とは、同一の半導体装置の異なる部分を示している。すなわち、実施の形態１と３とは、同一の半導体装置の異なる部分で実現されるものである。
【００３５】
実施の形態４．
図１１はこの発明の実施の形態４による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１１において、９０はトレンチ外縁部の落ち込みとして形成された凹部を示す。
この実施の形態では、トレンチ埋込材２１の表面は、半導体基板１０の表面とほぼ同じ高さ（レベル）に形成されているが、半導体基板１０と接する表面の縁部では、半導体基板１０の主表面より低くなるように、凹部９０が形成されている。
【００３６】
図１２は、本実施の形態によるMOSFETの構造を示す断面図である。
図１２に示す半導体装置が、実施の形態１の図３及び図４に示した半導体装置に比べて得られる効果は、ゲート容量の低減が可能であることである。これはトレンチエッジ部以外の大部分の埋込材表面が高くなっていることで、シリコン基板１との寄生容量が減り、半導体装置を全体的に高速化できるためである。
【００３７】
図１３は、この実施の形態における半導体装置の製造方法の一例を説明するたまの断面図である。
図１３（ａ）は、図６（ａ）と同様にトレンチエッチを経て埋込材（酸化膜）６０を堆積した直後である。図１３（ｂ）も図６（ｂ）同様、ドライエッチやCMP法で埋込材６０を平坦化した状態である。次に、図１３（ｃ）のように熱リン酸で窒化膜５０を除去し、さらに図１３（ｄ）のようにフツ酸で埋込材６０を溶解させると、エッジ部が落ち込んだ形状となり凹部９０が容易に形成できる。
【００３８】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材（分離領域）２１の表面が半導体基板１０の主表面とほぼ同じ高さに形成され、トレンチ埋込材２１が半導体基板１０と接する部分においてのみ所定高さ落ち込むように形成されている。
【００３９】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制をはかることができる。 
【００４０】
実施の形態５．
図１４は、この発明の実施の形態５による半導体装置を説明するための断面図であり、トレンチ横断線での断面図を示す。
図１４において、１４ａ，１４ｂ，１４ｃは、半導体基板１０の中の特定の不純物層を示している。
このように、この実施の形態では、実施の形態４の構造において、トレンチ２０の設けられたシリコン基板１０中の不純物濃度を不均一にしたものである。トレンチ２０を完成させたあと、イオン注入によって不純物層１４ａ，１４ｂ，１４ｃ（イオン注入層）を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。さらに、実施の形態４と同様の効果に加えて、寄生容量の低減を図ることが可能である。
なお、半導体基板１０にエピタキシャル成長基板を使ってもよい。また、イオン注入層は２層以上なら何層でもよい。
【００４１】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。 
【００４２】
実施の形態６．
図１５は、この発明の実施の形態６による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１５において、９０はトレンチ外縁部の凹部（落ち込み）を示す。また、７１は、凹部９０を埋めている絶縁膜右（酸化膜）、８０はサリサイドを示す。
この実施の形態は、実施の形態４のものにサリサイドを適用したものである。
【００４３】
図１６は、この実施の形態による半導体装置の動作を説明するための部分拡大図である。
図１６において、１０は半導体基板、１１はその活性領域、１５はそのうちの例えばｐ型基板領域、１６は活性領域１１のうちのｎ型導電層、２０はトレンチ、２１はトレンチ埋込材、９０はトレンチ埋込材エッジの凹部、７１は凹部９０を埋めた酸化膜、８０はサリサイドを示す。
図１６に示すように、この実施の形態では、トレンチ埋込材２１のエッジで凹部９０が形成されて落ち込んでおり、さらにこの凹部に絶縁膜（酸化膜）７１が充填されている。このために、逆導電型層であるｎ型導電層１６がトレンチエッジで深く入り、さらに絶縁膜（酸化膜）７１がこの落込みを塞いでいるため、サリサイド８０が接合エッジから遠くなり、空乏層が伸びることが可能となり、結果的に耐圧が上昇する。
なお、絶縁膜（酸化膜）７１は、ゲートサイドウォール（酸化膜）７０と同時に形成することができる。
【００４４】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材（分離領域）２１が落ち込んだ部分９０の半導体基板１０の表面にサリサイド８０に連続する絶縁膜７１を形成するとともに、トレンチ埋込材２１が落ち込んだ部分９０を絶縁膜７１で充填している。
【００４５】
この実施の形態によれば、サリサイドの接合耐圧向上、トランスファゲートと基板との間の寄生容量の低減、および応力・界面準位の抑制を図ることができる。 
【００４６】
実施の形態７．
図１７は、この発明の実施の形態７による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１７において、２０はトレンチ、２１は埋込材（酸化膜）、１０１は窒化膜、９１はトレンチエッチでの凹部（落込み）を示す。
【００４７】
図１８は、この実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図１８（ａ）を参照して、半導体基板１０に窒化膜５０をマスクとしてトレンチ２０を形成し、窒化膜１００をトレンチ内壁に直接堆積する。さら図１８（ｂ）に示すように、この上に埋込材（酸化膜）６０を堆積する。
【００４８】
次に、ドライエッチバックやCMPで埋込材（酸化膜）６０をエッチバックして、図１８（ｃ）に示す形状にする。さらに図１８（ｄ）において熱リン酸で窒化膜５０を除去するとともに、窒化膜１００を所定量除去する。このとき、内壁に埋め込まれた窒化膜１００が落ち込んで凹部９１を形成し、窒化膜１０１の形状ができあがる。
このように、この実施の形態ではトレンチ内部の埋込材料を２種類使うことを特徴としている。これにより、例えば埋込材（酸化膜）６０と窒化膜１００とのエッチングレートの違いによりトレンチエッジでの凹部（落ち込み）９１を実現している。
【００４９】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板１０に接するとともに半導体基板１０の主表面から所定高さ落ち込んだ窒化膜（第1の絶縁膜）１０１と、この窒化膜１０１の内側を埋める埋込材２１とで形成している。
【００５０】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【００５１】
実施の形態８．
図１９は、この発明の実施の形態８による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
この実施の形態は、実施の形態７に、実施の形態３で説明したサリサイドを適用したものである。
図１９において、１０１はトレンチ内面に形成した窒化膜、２１はその内側に形成したトレンチ埋込材（トレンチ酸化膜）、９１は窒化膜１０１の落込みにより形成した凹部、７１はこの凹部を埋めた絶縁膜（酸化膜）、８０はサリサイドである。
サリサイド８０は、Ti，Co，Ni，Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板１０を反応させて、サリサイド構造を作るものである。
このような構造により、実施の形態３のサリサイドによる効果と、実施の形態７のトレンチエッジの落込みによる効果とを重畳した効果をあげることができ、一層耐圧を上げることができる。
なお、エッチングレートの異なる材料なら他の組み合わせでもよい。
【００５２】
この実施の形態によれば、サリサイドの接合耐圧向上、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【００５３】
実施の形態９．
図２０は、この発明の実施の形態９による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図２０において、２０はトレンチ、１１０はトレンチ２０の内面に形成された薄い絶縁膜（酸化膜）、１０１は絶縁膜（酸化膜）１１０の内側に形成された窒化膜、２１は窒化膜１０１の内側を埋めたトレンチ埋込材を示す。また、９２は、窒化膜１０１の落込みにより形成されたトレンチエッジの凹部を示す。
この実施の形態は、トレンチ埋込を３層化したものである。これは実施の形態８のようにトレンチ埋込が２層の場合、窒化膜１０１が直接トレンチエッジに張り付くため、内壁での応力や界面準位などが生じる可能性があるが、この実施の形態のように３層にすればこれを防ぐことが可能である。
【００５４】
図２１は、この実施の形態における半導体装置の製造方法の一例を説明するための断面図である。
図２１（ａ）は、半導体基板１０を窒化膜５０をマスクとしてトレンチエッチした後、トレンチ内壁酸化を行い、さらに窒化膜１００を堆積した状態を示している。これに埋込材（酸化膜）６０を図２１（ｂ）のごとく堆積し、さらに図２１（ｃ）のようにエッチバックを行う。最後に図２１（ｄ）のように熱リン酸で窒化膜５０を除去するとともに、窒化膜１００を所定量除去して落込み９２を形成し、窒化膜１０１を残し、最終形状である図２０に示した構造を得る。
【００５５】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板１０に接する厚さの薄い絶縁膜（第１の絶縁膜）１１０（酸化膜）と、この薄い絶縁膜１１０の内側に接して形成するとともに半導体基板１０の主表面から所定高さ落ち込んだ窒化膜（第２の絶縁膜）１０１と、窒化膜１０１の内側を埋める埋込材２１とで形成している。
【００５６】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【００５７】
実施の形態１０．
図２２は、この発明の実施の形態１０による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
図２２において、２０はトレンチ、１１０はトレンチ内面を覆う薄い絶縁膜（酸化膜）、１０１はその内面を覆う窒化膜、２１はトレンチ埋込材、９２はトレンチエッジの凹部（落込み）、７１は凹部９２を埋めた絶縁膜（酸化膜）、８０はサリサイドを示す。
この実施の形態は、実施の形態９にサリサイドを適用したものである。このような複合構造によって、さらに耐圧を上昇させる効果がある。
【符号の説明】
【００５８】
１０  半導体基板、  １１  活性領域、  １２  ソースまたはドレイン領域、  １３  ソースまたはドレインコンタクト、  １４ａ，１４ｂ，１４ｃ  不純物層（イオン注入層）、  １５  ｐ型基板領域、  １６  ｎ型導電層、  ２０  トレンチ、  ２１  トレンチ埋込材（トレンチ分離領域）、  ３０  ゲート絶縁膜、  ４０  ゲート電極、  ５０  窒化膜、  ６０  埋込材、  ７０  サイドウォール、  ７１  絶縁膜、  ８０  サリサイド、  ９０，９１，９２  落込（凹部）、  １００，１０１  窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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