(57)【要約】【課題】  小型のセルを有し、大きな双方向電流を供給可能な抵抗変化型メモリ装置を提供する。【解決手段】  抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。各メモリセルの第１ノードと、このメモリセルの抵抗変化素子の他端である第２ノードとは別々のビット線と接続される。メモリセルの１つである第１メモリセルの第１ノードと、第１メモリセルと第２軸に沿った第１方向側で隣接するメモリセルの第１ノードとは、同じビット線と接続される。第１メモリセルの第２ノードと、第１メモリセルと第２軸に沿った第２方向側で隣接するメモリセルの第２ノードとは、同じビット線と接続される。【選択図】      図３
2010218658.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を前記接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルと、
複数のビット線と、
を具備し、
複数の前記メモリセルの各々の前記第１ノードと、このメモリセルの前記抵抗変化素子の他端である第２ノードとは、複数の前記ビット線のうちの別々のビット線と接続され、
複数の前記メモリセルの１つである第１メモリセルの前記第１ノードと、前記第１メモリセルと前記第２軸に沿った第１方向側で隣接する前記メモリセルの前記第１ノードとは、同じビット線と接続され、
前記第１メモリセルの前記第２ノードと、前記第１メモリセルと前記第２軸に沿った第２方向側で隣接する前記メモリセルの前記第２ノードとは、同じビット線と接続される、
ことを特徴とする抵抗変化型メモリ装置。
【請求項２】
前記メモリセルへの書き込みおよび前記メモリセルからの読み出しの少なくとも一方において、書き込みまたは読み出しのアクセス対象の前記メモリセルよりも前記第２軸に沿って前記第１方向側の全ての前記ビット線が第１電位とされるとともに前記アクセス対象のメモリセルよりも前記第２軸に沿って前記第２方向側の全ての前記ビット線が第２電位とされることを特徴とする請求項１に記載の抵抗変化型メモリ装置。
【請求項３】
前記複数のビット線が、前記第２軸に沿った方向において隣接する前記メモリセルによって共有されるものと、前記第２軸に沿った方向において隣接する前記メモリセルによって共有されないものとを含むことを特徴とする請求項１に記載の抵抗変化型メモリ装置。
【請求項４】
前記メモリセルへの書き込みおよび前記メモリセルからの読み出しの少なくとも一方において、前記第２軸に沿った方向において隣接する前記メモリセルによって共有されない前記ビット線と前記第２軸に沿った方向において隣接する前記メモリセルによって共有されない別の前記ビット線との間に位置する複数の前記ビット線のうち、書き込みまたは読み出しのアクセス対象の前記メモリセルよりも前記第２軸に沿って前記第１方向側の全ての前記ビット線が第１電位とされるとともに前記アクセス対象のメモリセルよりも前記第２軸に沿った第２方向側の全ての前記ビット線が第２電位とされることを特徴とする請求項３に記載の抵抗変化型メモリ装置。
【請求項５】
前記メモリセルへの書き込みおよび前記メモリセルからの読み出しにおいて、前記アクセス対象のメモリセルの前記トランジスタをオンさせる前に複数の前記ビット線を所定の電位に設定した後に、前記アクセス対象のメモリセルの前記トランジスタをオンさせることを特徴とする、請求項２または４に記載の抵抗変化型メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、例えば、抵抗変化型メモリ装置に関する。
【背景技術】
【０００２】
素子の状態に応じて異なる抵抗値を取る素子を記憶素子として用いるメモリ装置が知られている。そのような抵抗変化型素子として、磁気抵抗（Magneto Resistive）効果を示す磁気抵抗素子がある。このような磁気抵抗効果素子が行列状に配置されたメモリセルアレイと制御回路群によって、任意のビットへのアクセスが可能な磁気ランダムアクセスメモリ（MRAM：Magnetic Random Access Memory）が知られている。
【０００３】
磁気抵抗効果のうち、ＴＭＲ(Tunneling Magneto Resistive)効果を示す素子が広く用いられている。ＴＭＲ効果素子は、２枚の強磁性層金属とそれらに挟まれた絶縁膜を有し、スピン偏局トンネル効果による磁気抵抗の変化を利用したＭＴＪ（Magnetic Tunnel Junction）素子を用いて実現されるのが一般的である。２枚の磁性体膜のうち一方は、その磁化の向きが固定されており、一般的にピン層などと呼ばれている。他方の磁性体膜は、その磁化の向きがピン層と平行あるいは反平行にプログラム可能となっており、一般的にフリー層などと呼ばれている。ＭＴＪ素子が保持する情報の読み出しは、選択されたＭＴＪ素子の２枚の磁性膜の磁化方向の関係に応じた抵抗値を電圧や電流を用いて読み取ることなどで可能となる。
【０００４】
一方、書き込みは、磁界によってフリー層の磁化方向を変化させる「磁場書き込み」方式に代え、「スピン注入」と呼ばれる書き込み方式が提案されている。これは、例えば、米国特許第５，６９５，８６４号明細書（特許文献１）にあるように、スピン偏極した電子の作用により直接的に磁化を反転させることで書き込みを行う。スピン注入書き込み方式においては、ある閾値以上の電流密度が素子を流れると書き込みが可能となるため、素子の微細化に伴い必要な書き込み電流は減少する。スピン注入書き込み方式の最大の課題は、書き込み電流密度の低減である。この課題は、素子の材料および構成の工夫などにより、克服する試みがある。加えて、回路的な工夫により素子を流せる電流の増大などの施策も非常に重要である。
【０００５】
メモリセルは、直列接続された１つの選択トランジスタと１つのＭＴＪ素子を有するのが一般的である。特開２００４−３４８９３４号公報（特許文献２）の図６６および対応する記載には、ＭＴＪ素子に電流を増大させる技術が開示されている。この技術では、並列接続された２つの選択トランジスタをＭＴＪ素子と直列に接続するとともに、ワード線方向に沿って隣接する２つのセルが第１ビット線あるいは第２ビット線へのコンタクトを共有している。１つのメモリセルのＭＴＪ素子に２つの選択トランジスタによって電流を流すため、ＭＴＪ素子に流せる電流を１つの選択トランジスタの場合よりも大きくできる。特許文献２の技術は、メモリセルの小型化も達成している。しかしながら、この技術は、磁場書き込み方式であるので、この技術をスピン注入書き込み方式にそのまま採用することはできない。スピン注入書き込み方式では電流の向きにより異なる情報を書き込むので、選択トランジスタとＭＴＪ素子との間で双方向の電流を流せる必要があり、磁場書き込み方式と要件が異なるからである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，６９５，８６４号明細書
【特許文献２】特開２００４−３４８９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、選択トランジスタの電流駆動能力が高く、小型化が可能なメモリセルを有する、双方向電流を供給可能な抵抗変化型メモリ装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様による抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を前記接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルと、複数のビット線と、を具備し、複数の前記メモリセルの各々の前記第１ノードと、このメモリセルの前記抵抗変化素子の他端である第２ノードとは、複数の前記ビット線のうちの別々のビット線と接続され、複数の前記メモリセルの１つである第１メモリセルの前記第１ノードと、前記第１メモリセルと前記第２軸に沿った第１方向側で隣接する前記メモリセルの前記第１ノードとは、同じビット線と接続され、前記第１メモリセルの前記第２ノードと、前記第１メモリセルと前記第２軸に沿った第２方向側で隣接する前記メモリセルの前記第２ノードとは、同じビット線と接続される、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、選択トランジスタの電流駆動能力が高く、小型のメモリセルを有する、双方向電流を供給可能な抵抗変化型メモリ装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係るメモリ装置のメモリチップのレイアウト。
【図２】第１実施形態に係るメモリ装置のメモリコアのレイアウト。
【図３】第１実施形態に係るメモリ装置のメモリセルアレイの一部の回路図。
【図４】第１実施形態に係るメモリ装置のメモリセルアレイの一部の概略図。
【図５】選択セルに対して書き込みや読み出しを行なうための制御方法を示す図。
【図６】第２実施形態に係るメモリ装置のメモリコアのレイアウト。
【図７】第２実施形態に係るメモリ装置のメモリセルアレイの一部の回路図である。
【図８】第３実施形態に係る、メモリセルアレイと書き込みに関する回路の第１例を示す図。
【図９】第３実施形態に係る、メモリセルアレイと書き込みに関する回路の第１例を示す図。
【図１０】第３実施形態の第１例に読み出しに関する回路を付加した構成の書き込みの制御を示す図。
【図１１】第３実施形態の第１例に読み出しに関する回路を付加した構成の読み出しの制御を示す図。
【図１２】第３実施形態に係る、メモリセルアレイと書き込みに関する回路の第２例を示す図。
【図１３】第３実施形態の第２例に読み出しに関する回路を付加した構成の書き込みの制御を示す図。
【図１４】第３実施形態の第２例に読み出しに関する回路を付加した構成の読み出しの制御を示す図。
【図１５】ビット線とその寄生容量を示す図。
【図１６】第４実施形態に係る、メモリ装置の主要部の電位の変化を示す図。
【図１７】先行技術の等価回路図。
【図１８】図１７の回路をスピン注入書き込み方式のメモリセルで実現するための構造の第１例を示す図。
【図１９】図１７の回路をスピン注入書き込み方式のメモリセルで実現するための構造の第２例を示す図。
【発明を実施するための形態】
【００１１】
本発明者等は、本発明の開発の過程において、特許文献２の図６６に開示されている技術をスピン注入書き込み方式のＭＲＡＭに適用する技術を研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１２】
特許文献２の図６６の等価回路は、図１７のようになる。すなわち、２つの並列接続された選択トランジスタＴ１、Ｔ２と、これに直列接続されたＭＴＪ素子ＭＴＪからメモリセルが構成されている。このメモリセルが複数のビット線のうちの各対の間に接続されている。
【００１３】
図１８（ａ）、図１８（ｂ）は、図１７の回路をスピン注入書き込み方式のメモリセルで実現するための構造の第１例である。図１８（ａ）は上面から見たレイアウト図であり、図１８（ｂ）は図１８のＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った断面図である。
【００１４】
スピン注入書き込み方式のメモリセルでは、電流の方向により情報を書き分けるので、メモリセルのＭＴＪ素子側に接続されたビット線と、選択トランジスタ側に接続されたビット線の２本が必要である。これらをそれぞれ第１ビット線、第２ビット線とし、異なる配線層によって実現することを想定している。さらに、第１ビット線は、第１埋め込みコンタクト層によって、隣接する２つの選択トランジスタの各々のソース／ドレイン領域対の一方同士を結線させるための共通のソース／ドレイン領域に接続することを前提とした。このような仮定のもと、最密セルレイアウトが可能となるように考慮し、メモリセルをマトリクス状に展開した構造が図１８（ａ）、図１８（ｂ）に相当する。Ｇ１０１、Ｇ１０２はゲート電極であり、ＭＴＪはＭＴＪ素子であり、Ｃ１０１は第１埋め込みコンタクト層である。第２埋め込みコンタクト層Ｃ１０２は、隣接する２つの選択トランジスタの間の共通のソース／ドレイン領域をＭＴＪ素子を介して第２ビット線ＢＬ１０２と接続するために用いられている。
【００１５】
図１８（ａ）、図１８（ｂ）から分かるように、１ビット当たりのメモリセルＭＣ１０１のサイズは１２Ｆ２（ここでＦはFeature Sizeを示し、例えば最小デザインルールに相当する値を持つ)である。このセルサイズの決定要因は以下の理由による。ｘ軸（図の左右方向）に沿って２つの並列接続された選択トランジスタを配置し、第１、第２ビット線への接続のためのコンタクトを隣接セルにて共有している点は、特許文献２と同じである。この結果、１つのメモリセルのｘ軸に沿った寸法は４Ｆである。一方、１つのメモリセルのｙ軸（図の上下方向）に沿った寸法は３Ｆである。このサイズを決定させる要因は、図１８（ａ）から明らかなように、同一のワード線ＷＬ（ゲート電極Ｇ１０１、１０２）に接続された隣接セルの第１埋め込みコンタクト相互間のスペースとして「Ｆ」のサイズを確保する必要から生ずる。このように、並列接続された２つの選択トランジスタをＭＴＪ素子に直列に接続し、かつ、ｘ軸に沿って隣接する２つのメモリセルが第１ビット線または第２ビット線へのコンタクトを共有する手法を取り入れることによって選択トランジスタの電流駆動能力の向上とメモリセルサイズ縮小の両立を狙ったメモリセル構成では１２Ｆ２が実現可能な最小サイズある。この値はＤＲＡＭのセルサイズである８Ｆ２に比べると１．５倍も大きく、ＤＲＡＭのコスト並みのスピン注入書き込み方式のＭＲＡＭの実現は不可能であった。
【００１６】
図１７の回路をスピン注入方式のメモリセルで実現するための構造の第２の例について説明する。図１９（ａ）、図１９（ｂ）は、図１７の回路をスピン注入書き込み方式のメモリセルで実現するための構造の第２例である。図１９（ａ）は上面から見たレイアウト図であり、図１９（ｂ）は図１８のＸＩＸＢ−ＸＩＸＢ線に沿った断面図である。第１例では、第１、第２ビット線が別の配線層で実現されているが、第２例では、ビット線が単一の配線層のみで実現されている。ビット線を構成する配線数の抑制は、コストの低減に繋がるだけでなく、配線抵抗の製造バラツキによる回路マージンの劣化も抑制可能で、より高性能なＭＲＡＭを実現できる。図１９（ａ）、図１９（ｂ）から分かるように、１ビット当たりのメモリセルＭＣ１０２のサイズは１６Ｆ２である。このセルサイズの決定要因は以下の理由による。１つのメモリセルのｘ軸に沿った寸法は図１８（ａ）、図１８（ｂ）の第１例と同じく４Ｆである。一方、１つのメモリセルのｙ軸に沿った寸法は４Ｆである。このように、第１、第２ビット線を単一配線層で実現し、並列接続された２つの選択トランジスタをＭＴＪ素子に直列に接続して、選択トランジスタの電流駆動能力の向上とセルサイズ縮小の両立を狙ったメモリセルセル構成では１６Ｆ２が実現可能な最小サイズである。この値はＤＲＡＭのセルサイズである８Ｆ２に比べると２倍も大きく、ＤＲＡＭのコスト並みのスピン注入型ＭＲＡＭの実現は不可能であった。
【００１７】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
（第１実施形態）
次に、図１乃至図５を参照して、第１実施形態に係る抵抗変化型メモリ装置について説明する。
【００２０】
図１は、本発明の第１実施形態に係る抵抗変化型メモリ装置のメモリチップのレイアウトを示している。図１に示すように、複数のメモリコアＭＣＲが、例えば２行×２列の行列状に設けられている。メモリコアＭＣＲの行列構造の周囲には、周辺回路／パッド領域が設けられる。この領域には、抵抗変化型メモリ装置の動作に必要な周辺回路（図示せず）、およびメモリチップＣＨとメモリチップＣＨの外部の装置とを接続するためのパッド（図示せず）が設けられている。なお、図１では、例として、周辺回路／パッド領域をチップ周辺部に位置しているが、チップの中央に位置していてもよい。
【００２１】
図２は、図１のメモリコアを上から見た、要素のレイアウトを示している。図２に示すように、行列状に配置された複数のメモリセルＭＣからなるメモリセルアレイＭＣＡを有する。メモリセルアレイの構造は、後に詳述する。メモリセルアレイＭＣＡにおいて、ｙ軸（図の上下を結ぶ軸）に沿って複数のワード線ＷＬが設けられ、ｘ軸（図の左右を結ぶ軸）に沿って複数のビット線ＢＬが設けられている。ワード線ＷＬの一旦（図では例として上端）には、ロウデコーダＲＤが設けられている。ロウデコーダＲＤは、外部からの信号によって特定されるワード線ＷＬを活性化して所定のメモリセルＭＣを選択する。ビット線ＢＬの両端には、カラムゲートＣＧＧが設けられている。カラムゲートＣＧＧは、後述のように各ビット線ＢＬと接続されたカラムゲート回路ＣＧの集合からなる。カラムデコーダＣＤは、例えばカラムゲートＣＧＣの外側に設けられており、カラム選択線ＣＳＬによってカラムゲートＣＧＣを制御する。カラム選択線ＣＳＬによって、書き込み動作の際は特定のビット線ＢＬが書き込みドライバ回路ＷＤに接続され、読み出し動作の際はセンスアンプ回路ＳＡに接続されることで、選択セルへの書き込み、あるいは選択セルからの読み出し動作が行われる。書き込みドライバ回路ＷＤは、外部からの信号に従って、選択セルの位置および書き込まれるデータに応じた方向の電流を流す機能を有する。センスアンプ回路ＳＡは、選択セルを流れる電流または選択セルの電圧を増幅する。
【００２２】
図３は、第１実施形態に係る抵抗変化型メモリ装置のメモリセルアレイの一部の回路図である。図３に示すように、ｘ軸に沿ってビット線ＢＬ１乃至ＢＬ５が設けられ、ｙ軸に沿ってワード線ＷＬ１乃至ＷＬ６が設けられている。隣接する２つのビット線ＢＬと隣接する２つのワード線ＷＬとが交点にメモリセルＭＣが設けられ、この結果、メモリセルＭＣは行列状に配置されている。１つのメモリセルは、例えばｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される２つの選択トランジスタＴ１、Ｔ２と、１つの抵抗変化素子ＲＥと、を有している。選択トランジスタＴ１、Ｔ２は並列接続されている。選択トランジスタの並列構造の一旦（接続ノード）は抵抗変化素子ＲＥの一旦と直列に接続されている。
【００２３】
抵抗変化素子ＲＥは、抵抗値の異なる少なくとも２つの定常状態を取るように構成されている。抵抗変化素子ＲＥとして、例えばＭＲＡＭに用いられるＭＴＪ素子を用いることができる。ＭＴＪ素子は、例えばスピン偏極した電子の電子流（スピン偏極した電流）を、２つの端子の一端から他端、他端から一端に供給されることによって、低抵抗状態または高抵抗状態を取るように構成される。また、例えばＰＲＡＭまたはＰＣＲＡＭ（Phase Change Random Access Memory）に用いられる素子や、ＲｅＲＡＭ（Resistive Random Access Memory）に用いられる素子を用いることができる。ＰＲＡＭまたはＰＣＲＡＭに用いられる素子は、例えばカルコゲナイドからなるセルを適切に制御された電流を流れることによって、低抵抗状態の結晶状態または高抵抗状態の非晶質状態を取る。ＲｅＲＡＭに用いられる素子は、印加される電圧の極性に応じて、低抵抗状態または高抵抗状態を取る。
【００２４】
メモリセルＭＣは、隣接する２つのビット線ＢＬの間に接続されている。各メモリセルＭＣの選択トランジスタＴ１は、このメモリセルＭＣにｘ軸に沿って隣接するメモリセルの選択トランジスタＴ２と直列に接続されている。
【００２５】
ｙ軸に沿って隣接する２つのメモリセルＭＣは同じビット線ＢＬと接続されている。より詳しくは、あるメモリセルＭＣの抵抗変化素子側の端と、このメモリセルＭＣとｙ軸に沿って隣接する第１隣接メモリセルＭＣの抵抗変化素子側の端とは、同じビット線に接続されている。また、あるメモリセルＭＣの選択トランジスタ側の端と、このメモリセルＭＣとｙ軸に沿って第１隣接メモリセルと反対側で隣接する第２隣接メモリセルＭＣの選択トランジスタ側の端とは、同じビット線に接続されている。同じ列に属するメモリセルＭＣの選択トランジスタＴ１の各ゲート電極同士は接続されており、同様に、同じ列に属するメモリセルＭＣの選択トランジスタＴ２の各ゲート電極同士は接続されている。
【００２６】
以上の法則に従って、３つの連続するビット線ＢＬの間に接続された２行のメモリセル群を１つの単位構造として、この単位構造が垂直軸に沿って繰り返し設けられている。
【００２７】
図４（ａ）は、第１実施形態に係る抵抗変化型メモリ装置のメモリセルアレイの一部を概略的に示し、図４（ｂ）は、図４（ａ）のＩＶＢ−ＩＶＢ線に沿った断面の構造を概略的に示している。
【００２８】
図４（ａ）、図４（ｂ）に示すように、基板ｓｕｂの表面に複数の選択トランジスタトランジスタＴ１、Ｔ２が設けられている。選択トランジスタＴ１、Ｔ２は、交互に並べられており、隣接する選択トランジスタＴ１、Ｔ２は、ｘ軸に沿ってソース／ドレイン領域ＳＤ１、ＳＤ２を共用している。選択トランジスタＴ１、Ｔ２のそれぞれのゲート電極Ｇ１、Ｇ２（ＷＬ）は、相互に間隔を有してｙ軸に沿って設けられている。右側にゲート電極Ｇ２が位置し、左側にゲート電極Ｇ１が位置するソース／ドレイン領域ＳＤ１の各々の上には、コンタクトＣ１が設けられている。各コンタクトＣ１の上面は、第１配線層内に設けられた第１配線Ｌ１の下面と接続されている。各第１配線Ｌ１は、ｙ軸に沿って延びる嶋状の形状を有しており、図４（ａ）では太線で描かれており、ｙ軸に沿って隣接する２つのコンタクトＣ１の上面と接続されている。
【００２９】
右側にゲート電極Ｇ１が位置し、左側にゲート電極Ｇ２が位置するソース／ドレイン領域ＳＤ２の各々の上には、コンタクトＣ２が設けられている。各コンタクトＣ２の上面上には、抵抗変化素子ＲＥが設けられている。抵抗変化素子ＲＥの上面は、第１配線層内に設けられた第２配線Ｌ２の下面と接続されている。各第２配線Ｌ２は、ｙ軸に沿って延びる嶋状の形状を有しており、図４（ａ）では太線で描かれており、ｙ軸に沿って隣接する２つの抵抗変化素子ＲＥの上面と接続されている。
【００３０】
各第１配線Ｌ１の上面上の、コンタクトＣ１相互間にコンタクトＣ３が設けられている。各コンタクトＣ３の上面は、コンタクトＣ３の位置に応じて、第２配線層内に設けられたビット線ＢＬ１、ＢＬ３、ＢＬ５のいずれかの下面と接続されている。また、各第２配線Ｌ２の上面上の、抵抗変化素子ＲＥ相互間にコンタクトＣ４が設けられている。各コンタクトＣ４の上面は、コンタクトＣ４の位置に応じて、第２配線層内に設けられたビット線ＢＬ２またはＢＬ４の下面と接続されている。ビット線ＢＬ１乃至ＢＬ５は、ｘ軸に延びており、相互に距離を有している。
【００３１】
配線Ｌ１は、ビット線ＢＬ１、ＢＬ３、ＢＬ５のいずれかと交差する。また、ｙ方向に沿って隣接する配線Ｌ１同士は、ビット線ＢＬ２またはＢＬ４の下方の領域を挟んで対面している。同様に、配線Ｌ２は、ビット線ＢＬ２またはＢＬ４と交差する。また、ｙ方向に沿って隣接する配線Ｌ２同士は、ビット線ＢＬ１、ＢＬ３、ＢＬ５のいずれかの下方の領域を挟んで対面している。
【００３２】
本実施形態では、第２例（図１９（ａ）、図１９（ｂ））の構造と異なり、ビット線ＢＬ２、ＢＬ３間にもメモリセルＭＣが設けられている。この結果、メモリセルＭＣのｘ軸に沿った寸法は、第２例の構造と同じ４Ｆである。しかし、ｙ軸に沿った寸法は、第２例では４Ｆであったのに対して、第１実施形態では２Ｆである。これは、第２例では、１本のビット線が、このビット線のｙ軸に沿って上側または下側の一方のメモリセルによってのみ用いられているのに対して、第１実施形態では、両方のメモリセルＭＣによって共用されているからである。この結果、第１実施形態に係るメモリ装置のセルサイズは、ＤＲＡＭのセルサイズである８Ｆ２を実現できる。
【００３３】
次に、図５を参照して、書き込みおよび読み出し時の制御について説明する。図５は、選択セルに対して書き込みや読み出しを行なうためのビット線およびワード線の制御の方法を示している。以下、書き込みを例に取り説明するが、読み出しも、電流値が書き込みと異なるのみで制御は書き込みと同じである。また、以下の説明では、矢印で示すように、書き込み対象の抵抗変化素子ＲＥに下に向かう電流を流す書き込み動作について説明する。
【００３４】
図５に示すように、選択セルの抵抗変化素子ＲＥ（ハッチングにより明示）に書き込むために、選択セルの選択トランジスタＴ１、Ｔ２のワード線ＷＬ（ＷＬ４、ＷＬ５）が活性化される。この結果、選択セルの選択トランジスタＴ１、Ｔ２がオンする。また、書き込み対象の抵抗変化素子ＲＥに下に向かう電流を流すために、選択セルと接続されている２本のビット線ＢＬ５、ＢＬ６のうち、上側のビット線ＢＬ５がハイレベルとされ、下側のビット線ＢＬ６がローレベルとされる。
【００３５】
選択セルと接続されていないビット線ＢＬ０乃至ＢＬ４は、活性化されたワード線ＷＬと接続されている選択トランジスタＴ１、Ｔ２および非選択セルの抵抗変化素子ＲＥを介して、ＢＬ５と電気的に接続されている。このため、ビット線ＢＬ５から、非選択セルにも電流が流れて、誤書き込みまたは誤読み出しが生じる危険性がある。これを回避するために、図５に示すように、選択セルのハイレベルのビット線側の全てのビット線ＢＬ０乃至ＢＬ４は全てビット線ＢＬ５と同じハイレベルに設定され、選択セルのローレベル側の全てのビット線は全てビット線ＢＬ６と同じローレベルに設定される。この制御によって、非選択セルに望まれない電流が流れることを回避して、セルの選択性を維持できる。
【００３６】
以上述べたように、第１実施形態に係る抵抗変化型メモリ装置によれば、並列接続された２つの選択トランジスタと、これと直列接続された抵抗変化素子とからメモリセルが構成されている。このため、電流駆動能力の高い選択トランジスタを実現して、高い書き込みマージンを確保できる。また、メモリセルの両端が別々のビット線と接続されているので、メモリセルに双方向の電流を流すことが可能になっている。さらに、高電流駆動能力を実現しながら、各ビット線がｙ軸に沿って両側に隣接する２つの行のメモリセル群によって共用されるため、メモリセル当たりのサイズをＤＲＡＭと同程度まで抑制でき、選択トランジスタの電流駆動能力の向上とセルサイズ縮小を両立できる。また、第１例（図１８）の構造と異なり、ビット線が設けられる配線層の数が１つのみなので、２つの場合よりも、低コストで製造可能で、配線抵抗の製造バラツキによる動作マージンの劣化も抑制可能な抵抗変化型メモリ装置を実現できる。
【００３７】
(第２実施形態）
第２実施形態では、メモリセルアレイＭＣＡ内において、一定の間隔で、ビット線相互間にメモリセルが設けられない領域が設けられる。
【００３８】
図６は、第２実施形態に係る抵抗変化型メモリのメモリコアを上から見た、要素のレイアウトを示している。また、図７は、第２実施形態に係る抵抗変化型メモリ装置のメモリセルアレイの一部の回路図である。図６、図７に示すように、メモリセルアレイＭＣＡ内には、ｘ軸に沿って所定の間隔を持って複数のビット線ＢＬが設けられている。各ビット線ＢＬの間には、第１実施形態と同じく、上下両側のビット線ＢＬに接続された複数のメモリセルＭＣが設けられている。一方、第２実施形態では、ｙ軸に沿って後述の所定の間隔で、２本のビット線ＢＬの相互間にメモリセルＭＣが設けられないメモリセル未配置領域ＭＮＲが設けられる。メモリセル未配置領域相互間の領域をブロックＢＬＫと称することにする。ブロックＢＬＫの両端の各ビット線については、上下の一方にのみメモリセルＭＣが設けられている。ブロック内には２Ｎ個（Ｎは自然数）のメモリセルＭＣと２Ｎ＋１本のビット線ＢＬが含まれている。メモリセルアレイＭＣＡにおいて、２個以上のブロックＢＬＫが設けられる。
【００３９】
一般的に、メモリ装置においては、１本のワード線に数千個から数万個のメモリセルを接続することによってメモリ装置の記憶容量を上げる手法が取られる。この手法を第１実施形態に適用した場合、ビット線ＢＬを充放電するのに要する電流が大きくなり、結果、メモリチップＣＨの消費電流が大きくなってしまう。例えば、１本のワード線に接続されたメモリセルの数を４Ｋ（４０９６）個、１本のビット線容量を１ｐＦ、ビット線の駆動電圧を１．５Ｖ、抵抗変化型メモリ装置の動作のサイクル時間を５０ｎｓとすると、１サイクルでビット線充放電に伴う消費電流は以下のように計算できる。
【００４０】
ビット線充放電電流Ｉ
＝（ビット線容量×充放電ビット線本数×ビット線駆動電圧）÷サイクル時間
この式に上記の各値を代入して最大消費電流を見積もると、
Ｉ＝（１ｐＦ×４０９６×１．５Ｖ）÷５０ｎｓ＝１２０ｍＡ
に達し、対策を採ることが好ましい場合がある。
【００４１】
この対策の１つとして、メモリセルアレイＭＣＡを複数のブロックＢＬＫへと分割することによって、第１実施形態で説明したように電位を制御されるビット線ＢＬの範囲を、１つのブロックＢＬＫへと限定することができる。すなわち、図７に示すように、ハッチングを施した抵抗変化素子ＲＥを持つ選択セルを含んだブロックＢＬＫにおいては、選択セルと接続されている２本のビット線の一方（図では例としてビット線ＢＬ５）がハイレベルとされ、他方（例としてビット線ＢＬ６）がローレベルとされる。加えて、このブロックＢＬＫにおいて、選択セルのハイレベルのビット線側(図では例として上側）にある全てのビット線ＢＬもハイレベルとされ、選択セルのローレベルのビット線側（図では例として下側）にある全てのビット線ＢＬもローレベルとされる。しかしながら、選択セルを含むブロック以外のブロックでは、ビット線ＢＬの電位の制御は不要である。
【００４２】
このような制御が可能になる理由は、ワード線ＷＬが活性化された場合においても、ブロックＢＬＫの境界のビット線同士がメモリセルＭＣを介して接続されない状態を維持できることである。これにより、ビット線ＢＬの充放電に伴う消費電流は大幅に低減できる。ブロック当たりの、ｙ軸に沿ったメモリセルＭＣの数が小さいほど、消費電流は抑制される。例えば、ブロック当たりのｙ軸に沿ったメモリセル数を２とすると、ビット線充放電電流Ｉは第１実施形態の１／２０４８である０．０６ｍＡまで低減可能である。したがって、この本発明の実施形態を適用しない構成からの電力増加はほぼ無視できるレベルである。ただし、ブロック境界にメモリセルＭＣを配置していないため、メモリセル密度は第１実施形態より低下する。例えば、ｙ軸方向セル数／ブロックが２の場合、実効的なセルサイズは１２Ｆ２と大きくなってしまう。１ブロック当たりのｙ軸方向の代表的なメモリセル数と実効的なメモリセルサイズとの関係を表１に示す。
【００４３】
【表１】
2010218658.tif 000003
【００４４】
表１から分かるように、この電流増加分と実効セルサイズの間にはトレードオフの関係がある。そこで、要求に応じて、実効セルサイズと消費電流との組合せの適切なものを選択することが必要である。例えば、３２セル／ブロックとすると、実効セルサイズは８．２５Ｆ２でビット線充放電電流は第１実施形態の０．７８％（＝３２／４０９６）まで抑制される。すなわち、実効セルサイズについてはＤＲＡＭ８Ｆ２からの３．１２５％の増加にとどめながら、本実施形態を導入したことによる電流増加は１ｍＡ以下と無視できるレベルに抑制できる。
【００４５】
以上述べたように、第２実施形態に係る抵抗変化型メモリ装置によれば、第１実施形態と同じく、メモリセルが並列接続された２つの選択トランジスタおよびこれと直列接続された抵抗変化素子から構成されるとともに、各ビット線がｙ軸に沿って両側に隣接する２メモリセル群によって共用される。このため、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、特定のビット線相互間のメモリセル未配置領域によって、メモリセルアレイが複数のブロックへと分割される。このため、第１実施形態の特徴を有するメモリセルアレイの構造を採用した場合でも、書き込みおよび読み出しの際に電位制御を要するビット線の数を抑制して、消費電流を抑制できる。特に、１ブロック当たりのｙ軸方向のメモリセル数を適切に選択することによって、選択トランジスタの高い電流駆動能力と、高いメモリセル密度と、低い消費電力と、を同時に実現できる。
【００４６】
(第３実施形態）
第３実施形態は、第１、第２実施形態を実現するための周辺回路の制御に関する。
【００４７】
図８乃至図１４は、第３実施形態に係る抵抗変化型メモリ装置の一部を示す回路図である。図８乃至図１４は、第１実施形態のメモリセルアレイの一部または第２実施形態のメモリセルアレイのブロック内の一部と周辺回路を示している。本実施形態の説明が第２実施形態に適用される場合は、本実施形態の各図のメモリセルアレイが１つのブロックに相当するものとする。
【００４８】
図８および図９は、メモリセルアレイと書き込みに関する回路の第１例を示している。図８および図９に示すように、カラムゲートＣＧＧは、複数のカラムゲート回路ＣＧから構成されている。各カラムゲート回路ＣＧは、例えばｎ型のＭＯＳＦＥＴから構成されている。各カラムゲート回路ＣＧの一端はビット線ＢＬの端に接続されている。ビット線ＢＬの一方の側（図では例として左側）の各カラムゲート回路ＣＧの他端は、メモリセルＭＣに電流を流すための電流ソース回路Ｓｏと接続されている。ビット線ＢＬの他方の側（図では例として右側）の各カラムゲート回路ＣＧの他端は、メモリセルＭＣから電流を回収するための電流シンク回路Ｓｉと接続されている。電流ソース回路Ｓｏおよび電流シンク回路Ｓｉは、図２および図６の書き込みドライバＷＤの一部を構成する。各カラムゲート回路ＣＧの制御端子（ゲート電極）はカラム選択線ＣＳＬと接続されている。図８は、選択セルの抵抗変化素子ＲＥを上から下に電流を流す場合を描いており、図９は、選択セルの抵抗変化素子ＲＥを下から上に電流を流す場合を描いている。
【００４９】
図８の場合、電流ソース回路Ｓｏと接続されているカラムゲート回路ＣＧのうちで、選択セルの電流流入側（図では上側）の全てのビット線ＢＬと接続されたカラムゲート回路ＣＧの全てをオンさせ、電流流出側（図では下側）の全てのビット線ＢＬと接続されたカラムゲート回路ＣＧの全てをオフさせる。さらに、電流シンク回路Ｓｉと接続されているカラムゲート回路ＣＧのうちで、選択セルの電流流出側の全てのビット線ＢＬと接続されたカラムゲート回路ＣＧの全てをオンさせ、電流流入側の全てビット線ＢＬと接続された全てのカラムゲート回路ＣＧの全てをオフさせる。この結果、ビット線ＢＬ１乃至ＢＬ３がハイレベルとなり、ビット線ＢＬ４、ＢＬ５がローレベルとなって、電流ソース回路Ｓｏから、選択セルの抵抗変化素子ＲＥを介して電流シンク回路Ｓｉへと矢印によって示すように書き込み電流が流れる。なお、円の記号と接続されたゲート電極にはハイレベルが印加され、三角形の記号と接続されたゲート電極にはローレベルが印加されている。
【００５０】
一方、図９の場合、電流ソース回路Ｓｏと接続されているカラムゲート回路ＣＧのうちで、選択セルの電流流入側（図では下側）の全てのビット線ＢＬと接続された全てのカラムゲート回路ＣＧをオンさせ、電流流出側（図では上側）の全てのビット線ＢＬと接続された全てのカラムゲート回路ＣＧの全てをオフさせる。さらに、電流シンク回路Ｓｏと接続されているカラムゲート回路ＣＧのうちで、選択セルの電流流出側の全てのビット線ＢＬと接続されたカラムゲート回路ＣＧの全てをオンさせ、電流流入側の全てのビット線ＢＬと接続されたカラムゲート回路ＣＧの全てをオフさせる。この結果、電流ソース回路Ｓｏから、選択セルの抵抗変化素子ＲＥを介して電流シンク回路Ｓｉへと矢印によって示すように書き込み電流が流れる。
【００５１】
図１０および図１１は、第１例に読み出しに関する回路を付加した構成を示しており、図１０は書き込みの制御を、図１１は読み出しの制御を示している。図１０および図１１に示すように、ビット線ＢＬの一方の側（図では例として左側）の各カラムゲート回路ＣＧの他端は、共通線ＣＬと接続されている。共通線ＣＬの一端はスイッチング回路ＷＴを介して電流ソース回路Ｓｏと接続されており、他端はスイッチング回路ＲＴを介してセンスアンプ回路ＳＡと接続されている。スイッチング回路ＷＴ、ＲＴは、例えばｎ型のＭＯＳＦＥＴから構成され、トランジスタＷＴのゲートには、内部信号ＷＲＩＴＥが供給され、トランジスタＲＴのゲートには内部信号ＲＥＡＤが供給される。その他の構成は、図８または図９と同じである。
【００５２】
図１０に示すように、書き込みの場合、トランジスタＷＴをオンさせ、トランジスタＲＴをオフさせる。この結果、電流ソース回路Ｓｏと共通線ＣＬが接続され、センスアンプ回路ＳＡと共通線ＣＬが切断される。この状態で図８または図９と同じ制御が行なわれることにより、電流ソース回路Ｓｏから、抵抗変化素子ＲＥを介して電流シンク回路Ｓｉへと矢印によって示すように書き込み電流が流れる。一方、図１１に示すように、読み出しの場合、トランジスタＷＴをオフさせ、トランジスタＲＴをオンさせる。この結果、電流ソース回路Ｓｏと共通線ＣＬが切断され、センスアンプ回路ＳＡと共通線ＣＬが接続される。この状態で図８または図９と同じ制御が行なわれることにより、センスアンプ回路ＳＡから、抵抗変化素子ＲＥを介して電流シンク回路Ｓｉへと矢印によって示すように読み出し電流が流れる。このように、トランジスタＷＴ、ＲＴによって、共通線ＣＬは、電流ソース回路ＳｏまたはセンスアンプＳＡに排他的に接続される。
【００５３】
図１２は、メモリセルアレイと書き込みに関する回路の第２例を示している。図１２に示すように、奇数番目のビット線ＢＬ１、ＢＬ３、ＢＬ５の各々の一方の側（図では例として左側）に、カラムゲート回路ＣＧ１、ＣＧ２の各一端が接続されている。カラムゲート回路ＣＧ１、ＣＧ２は、例えばｎ型のＭＯＳＦＥＴから構成される。各カラムゲート回路ＣＧ１の他端は電流ソース回路Ｓｏ１と接続されている。各カラムゲート回路ＣＧ２の他端は電流シンク回路Ｓｉ１と接続されている。また、偶数番目のビット線ＢＬ２、ＢＬ４の各々の一方の側（図では例として右側）に、カラムゲート回路ＣＧ３、ＣＧ４の各一端が接続されている。カラムゲート回路ＣＧ３、ＣＧ４は、例えばｎ型のＭＯＳＦＥＴから構成される。各カラムゲート回路ＣＧ３の他端は電流ソース回路Ｓｏ２と接続されている。各カラムゲート回路ＣＧ４の他端は電流シンク回路Ｓｉ２と接続されている。カラムゲート回路ＣＧ１乃至ＣＧ４のゲートは、カラム選択線ＣＳＬと接続されている。
【００５４】
図１２に示すように、書き込みの場合、選択セルの電流流入側（図では例として上側）の全てのビット線ＢＬ１、ＢＬ２、ＢＬ３と接続されているカラムゲート回路ＣＧ１、ＣＧ３の全てをオンさせるとともに、電流流入側の全てのビット線ＢＬ１、ＢＬ２、ＢＬ３と接続されているカラムゲート回路ＣＧ２、ＣＧ４の全てをオフさせる。さらに、電流流出側（図では例として下側）の全てのビット線ＢＬ４、ＢＬ５と接続されているカラムゲート回路ＣＧ１、ＣＧ３の全てをオフさせるとともに、電流流出側の全てのビット線ＢＬ４、ＢＬ５と接続されているカラムゲート回路ＣＧ２、ＣＧ４の全てをオンさせる。こうすることによって、選択セルより上側の全ビット線がハイレベルとされ、下側の全ビット線がローレベルとされる。この結果、電流ソース回路Ｓｏ１、Ｓｏ２から、選択セルの抵抗変化素子ＲＥを介して電流シンク回路Ｓｉ１、Ｓｉ２へと矢印によって示すように書き込み電流が流れる。
【００５５】
図１３および図１４は、第２例に読み出しに関する回路を付加した構成を示しており、図１３は書き込みの制御を、図１４は読み出しの制御を示している。図１３および図１４に示すように、各カラムゲート回路ＣＧ１の他端は、スイッチング回路ＷＴ１、ＲＴ１の各一端と接続されている。スイッチング回路ＷＴ１の他端は電流ソース回路Ｓｏ１と接続されており、スイッチング回路ＲＴ１の他端はセンスアンプ回路ＳＡ１と接続されている。また、各カラムゲート回路ＣＧ３の他端は、スイッチング回路ＷＴ２、ＲＴ２の各一端と接続されている。スイッチング回路ＷＴ２の他端は電流ソース回路Ｓｏ２と接続されており、スイッチング回路ＲＴ２の他端はセンスアンプ回路ＳＡ２と接続されている。スイッチング回路ＷＴ１、ＷＴ２、ＲＴ１、ＲＴ２は、例えばｎ型のＭＯＳＦＥＴから構成され、トランジスタＷＴ１、ＷＴ２のゲートには、内部信号ＷＲＩＴＥが供給され、トランジスタＲＴ１、ＲＴ２のゲートには内部信号ＲＥＡＤが供給される。その他の構成は、図１２と同じである。
【００５６】
図１３に示すように、書き込みの場合、トランジスタＷＴ１、ＷＴ２をオンさせ、トランジスタＲＴ１、ＲＴ２をオフさせる。この結果、各カラムゲート回路ＣＧ１、ＣＧ３の他端が、電流ソース回路Ｓｏ１、Ｓｏ２とそれぞれ接続され、センスアンプ回路ＳＡ１、ＳＡ２からそれぞれ切断される。この状態で図１２と同じ制御が行なわれることにより、電流ソース回路Ｓｏ１、Ｓｏ２から、選択セルの抵抗変化素子ＲＥを介して電流シンク回路Ｓｉ１、Ｓｉ２へと矢印によって示すように書き込み電流が流れる。一方、図１４に示すように、読み出しの場合、トランジスタＷＴ１、ＷＴ２をオフさせ、トランジスタＲＴ１、ＲＴ２をオンさせる。この結果、各カラムゲート回路ＣＧ１、ＣＧ３の他端が、電流ソース回路Ｓｏ１、Ｓｏ２からそれぞれ切断され、センスアンプ回路ＳＡ１、ＳＡ２とそれぞれ接続される。この状態で図１２と同じ制御が行なわれることにより、センスアンプ回路ＳＡ１、ＳＡ２から、選択セルの抵抗変化素子ＲＥを介して電流シンク回路Ｓｉ１、Ｓｉ２へと矢印によって示すように読み出し電流が流れる。このように、トランジスタＷＴ１、ＷＴ２、ＲＴ１、ＲＴ２によって、カラムゲート回路の他端は、電流ソース回路Ｓｏ１およびＳｏ２、またはセンスアンプＳＡ１およびＳＡ２に排他的に接続される。
【００５７】
第３実施形態に係る抵抗変化型メモリ装置によれば、第１、第２実施形態によって得られる効果を達成しながら、書き込みおよび読み出しを行なうことができる。
【００５８】
（第４実施形態）
ここまで述べたように、第１乃至第３実施形態において、書き込みおよび読み出しの両方において、選択セルを含むブロック内の選択セルと接続されたビット線以外のビット線の電位も制御される必要がある。これは、第１乃至第３実施形態のメモリセルアレイの構造に特有の制約であり、その目的は非選択セルに望まれない書き込み電流または読み出し電流が流れるのを防ぐことである。第４実施形態は、この不要な電流が流れるのを防止する制御をより確実に行なうための制御に関する。
【００５９】
一般的にビット線には数百から数千個のメモリセルが接続されているため、図１５に示すように寄生容量が形成されており、その大きさは、比較的大きく１ｐＦ以上に達する場合が多い。さらに、ビット線は微細な金属配線で構成されるため、ビット線には寄生抵抗が生じており、その大きさは、数ＫΩになる場合もある。さらに、ビット線の寄生容量と寄生抵抗は製造バラツキなどにより各ビット線で異なる時定数を持つことがあり、非選択セルと接続された２本のビット線の充放電速度が全く同一になるとは限らない。この２本のビット線電位は最終的には同一になるが、その過渡状態においては２本のビット線間の電位差によって、望ましくない電流が非選択セルを流れる可能性がある。この電流は、誤書き込みや誤読み出しを引き起こす危険性を有する。
【００６０】
図１６は、このような危険性を回避することに関する第４実施形態に係る、抵抗変化型メモリ装置の主要部の電位の変化を示している。なお、図１６は、第１乃至第３実施形態に係る抵抗変化型メモリ装置に、例えば非同期のＳＲＡＭ（Static Random Access Memory）互換のインターフェースを適用した場合を例示している。図１６に示すように、メモリ装置への書き込みおよびメモリからの読み出しのいずれにおいてもワード線ＷＬの活性に先行してカラム選択線ＣＳＬが活性化される。この結果、まずビット線ＢＬがハイインピーダンス状態のままで所定電位まで駆動され、電圧が所望の値まで完全に飽和した後ワード線が駆動される。この結果、ビット線電位の充放電の最中に隣接するビット線相互間で電位差が生じて、この電位差によって非選択セルに望ましくない電流が流れることを防止することができる。
【００６１】
第４実施形態に係る抵抗変化型メモリ装置によれば、メモリ装置への書き込みおよびメモリからの読み出しのいずれにおいてもワード線の活性に先行してカラム選択線が活性化される。この結果、ビット線充放電の最中に隣接するビット線相互間で電位差が生じて、この電位差によって、非選択セルに望ましくない電流が流れることを防止することができる。この効果は、第１乃至第３実施形態のように、各ビット線ＢＬがｙ軸に沿って上下両側においてメモリセルＭＣと接続される構造において特に有効である。
【００６２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００６３】
ＣＨ…メモリチップ、ＭＣＲ…メモリコア、ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル、ＷＬ、ＷＬ１乃至ＷＬ６…ワード線、ＢＬ、ＢＬ１乃至ＢＬ５…ビット線、ＲＤ…ロウデコーダ、ＣＧＧ…カラムゲート、ＣＧ…カラムゲート回路、ＣＤ…カラムデコーダ
ＷＤ…書き込みドライバ、ＳＡ、ＳＡ１、ＳＡ２…センスアンプ回路、ＲＥ…抵抗変化素子、Ｔ１、Ｔ２…選択トランジスタ、ｓｕｂ…基板、ＳＤ１、ＳＤ２…ソース／ドレイン領域、Ｇ１、Ｇ２…ゲート電極、Ｃ１乃至Ｃ４…コンタクト、Ｌ１、Ｌ２…配線、Ｓｏ、Ｓｏ１、Ｓｏ２…電流ソース回路、Ｓｉ、Ｓｉ１、Ｓｉ２…電流シンク回路、ＣＧ、ＣＧ１乃至ＣＧ４…カラムゲート、ＲＴ、ＷＴ…トランジスタ。
【図１】
2010218658.tif 000004
【図２】
2010218658.tif 000005
【図３】
2010218658.tif 000006
【図４】
2010218658.tif 000007
【図５】
2010218658.tif 000008
【図６】
2010218658.tif 000009
【図７】
2010218658.tif 000010
【図８】
2010218658.tif 000011
【図９】
2010218658.tif 000012
【図１０】
2010218658.tif 000013
【図１１】
2010218658.tif 000014
【図１２】
2010218658.tif 000015
【図１３】
2010218658.tif 000016
【図１４】
2010218658.tif 000017
【図１５】
2010218658.tif 000018
【図１６】
2010218658.tif 000019
【図１７】
2010218658.tif 000020
【図１８】
2010218658.tif 000021
【図１９】
2010218658.tif 000022