(57)【要約】【課題】回路の大規模化を抑制しつつ、可変利得増幅器の利得が収束するまでの応答時間を短くする。【解決手段】ループフィルタ１０は、比較器１３からの出力の積分結果に基づいて、可変利得増幅器１１の利得を制御し、レベル検出部１７は、ループフィルタ１０の出力の信号強度を検出し、ループゲイン制御部１８は、レベル検出部１７による検出結果に基づいて、ループフィルタ１０のループゲインを制御する。【選択図】      図１
2010273089.tif 000002
【特許請求の範囲】
【請求項１】
利得を可変させる可変利得増幅器と、
前記可変利得増幅器にて増幅された信号の振幅を検出する検波回路と、
前記検波回路にて検出された信号の振幅を参照信号と比較する比較器と、
前記比較器からの出力の積分結果に基づいて、前記可変利得増幅器の利得を制御するループフィルタと、
前記ループフィルタの出力の信号強度を検出するレベル検出部と、
前記レベル検出部による検出結果に基づいて、前記ループフィルタのループゲインを制御するループゲイン制御部とを備えることを特徴とする自動利得制御回路。
【請求項２】
前記ループゲイン制御部は、
前記比較器からの出力に互いに異なるフィルタ係数をそれぞれ乗算する複数の係数乗算器と、
前記レベル検出部による検出結果に基づいて、前記比較器からの出力に乗算されるフィルタ係数を選択するセレクタとを備えることを特徴とする請求項１に記載の自動利得制御回路。
【請求項３】
前記レベル検出部は、前記ループフィルタのデジタル出力のビット値が‘１’となる最上位ビットの位置を判定する最上位ビット判定部を備え、
前記ループゲイン制御部は、前記最上位ビット判定部にて判定された最上位ビットの位置に基づいてシフト量を決定し、前記比較器から前記ループフィルタに出力されるデジタル出力を前記シフト量だけシフトさせるビットシフタとを備えることを特徴とする請求項１に記載の自動利得制御回路。
【請求項４】
利得を可変させる可変利得増幅器と、
前記可変利得増幅器にて増幅された信号の振幅を検出する検波回路と、
前記検波回路にて検出された信号の振幅を参照信号と比較する比較器と、
前記比較器からの出力の積分結果に基づいて、前記可変利得増幅器の利得を制御するループフィルタと、
ＰＬＬ回路のロック検出信号に基づいて、前記ループフィルタのループゲインを制御するループゲイン制御部とを備えることを特徴とする自動利得制御回路。
【請求項５】
受信信号を増幅するローノイズアンプと、
第１のＰＬＬ回路の出力に基づいて第１の局部発振信号を生成する第１の局部発振器と、
前前記受信信号をダウンコンバートするミキサと、
第２のＰＬＬ回路の出力に基づいて第２の局部発振信号を生成する第２の局部発振器と、
前記第２の局部発振信号から生成されたクロック信号に同期して動作し、前記ミキサにてダウンコンバートされたアナログ信号をデジタル信号に変換するＡＤコンバータと、
前記第２の局部発振信号から生成されたクロック信号に同期して動作し、前記第２のＰＬＬ回路のロック検出信号に基づいてループフィルタのループゲインを制御しながら、前記ＡＤコンバータから出力されたデジタル信号の利得を制御する自動利得制御回路とを備えることを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自動利得制御回路および受信回路に関し、特に、自動利得制御回路の応答時間を低減させる方法に適用して好適なものである。
【背景技術】
【０００２】
自動利得制御回路では、可変利得増幅器からの出力レベルを参照信号と比較し、可変利得増幅器からの出力レベルが参照値に一致するように可変利得増幅器の利得を制御することで、可変利得増幅器からの出力レベルが一定に維持される。
【０００３】
また、例えば、特許文献１には、直交検波を行った受信信号に対し、隣接チャネル干渉を十分に抑圧できる帯域通過フィルタ処理を行い、希望波電力と妨害波電力を求め、両電力値を参照し、ループフィルタ係数を計算することにより、妨害波電力に追従することなく希望波電力変動に追従する利得制御を行う方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１９５９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、自動利得制御回路では、ループフィルタによる積分動作によって可変利得増幅器の利得が制御されるため、入力信号の振幅が小さいと、可変利得増幅器の利得が収束するまでの応答時間が増大するという問題があった。
【０００６】
また、特許文献１に開示された方法では、希望波電力と妨害波電力の大小に基づいてループフィルタのループゲインが制御されるため、可変利得増幅器の利得が収束するまでの応答時間を短くすることができなかった。
【０００７】
一方、自動利得制御回路の入出力特性は対数領域で１次応答になることが一般的に知られている。このため、可変利得増幅器からの出力レベルを線形／対数変換することにより、可変利得増幅器の利得が収束するまでの応答時間を短くすることができるが、デジタル信号処理で線形／対数変換を実現するには、回路の大規模化を招くという問題があった。
【０００８】
本発明の目的は、回路の大規模化を抑制しつつ、可変利得増幅器の利得が収束するまでの応答時間を短くすることが可能な自動利得制御回路および受信回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、利得を可変させる可変利得増幅器と、前記可変利得増幅器にて増幅された信号の振幅を検出する検波回路と、前記検波回路にて検出された信号の振幅を参照信号と比較する比較器と、前記比較器からの出力の積分結果に基づいて、前記可変利得増幅器の利得を制御するループフィルタと、前記ループフィルタの出力の信号強度を検出するレベル検出部と、前記レベル検出部による検出結果に基づいて、前記ループフィルタのループゲインを制御するループゲイン制御部とを備えることを特徴とする自動利得制御回路を提供する。
【００１０】
本発明の一態様によれば、利得を可変させる可変利得増幅器と、前記可変利得増幅器にて増幅された信号の振幅を検出する検波回路と、前記検波回路にて検出された信号の振幅を参照信号と比較する比較器と、前記比較器からの出力の積分結果に基づいて、前記可変利得増幅器の利得を制御するループフィルタと、ＰＬＬ回路のロック検出信号に基づいて、前記ループフィルタのループゲインを制御するループゲイン制御部とを備えることを特徴とする自動利得制御回路を提供する。
【００１１】
本発明の一態様によれば、受信信号を増幅するローノイズアンプと、第１のＰＬＬ回路の出力に基づいて第１の局部発振信号を生成する第１の局部発振器と、前記受信信号をダウンコンバートするミキサと、第２のＰＬＬ回路の出力に基づいて第２の局部発振信号を生成する第２の局部発振器と、前記第２の局部発振信号から生成されたクロック信号に同期して動作し、前記ミキサにてダウンコンバートされたアナログ信号をデジタル信号に変換するＡＤコンバータと、前記第２の局部発振信号から生成されたクロック信号に同期して動作し、前記第２のＰＬＬ回路のロック検出信号に基づいてループフィルタのループゲインを制御しながら、前記ＡＤコンバータから出力されたデジタル信号の利得を制御する自動利得制御回路とを備えることを特徴とする受信回路を提供する。
【発明の効果】
【００１２】
本発明によれば、回路の大規模化を抑制しつつ、可変利得増幅器の利得が収束するまでの応答時間を短くすることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態に係る自動利得制御回路の概略構成を示すブロック図。
【図２】図２は、図１の可変利得増幅器の利得が収束するまでの応答時間を従来例と比較して示す図。
【図３】図３は、本発明の第２実施形態に係る自動利得制御回路の概略構成を示すブロック図。
【図４】図４は、本発明の第３実施形態に係る自動利得制御回路の概略構成を示すブロック図。
【図５】図５は、本発明の第４実施形態に係る自動利得制御回路に適用されるループフィルタの概略構成を示すブロック図。
【図６】図６は、本発明の第５実施形態に係る自動利得制御回路が適用される受信回路の概略構成を示すブロック図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態に係る自動利得制御回路について図面を参照しながら説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る自動利得制御回路の概略構成を示すブロック図である。
図１において、自動利得制御回路には、可変利得増幅器１１、検波回路１２、比較器１３およびループフィルタ１０が設けられている。なお、この自動利得制御回路はデジタル信号処理にて自動利得制御を行うことができ、入力信号Ｄｉｎおよび出力信号Ｄｏｕｔはデジタル値で与えることができる。
【００１６】
ここで、可変利得増幅器１１は、入力信号Ｄｉｎの増幅時の利得を可変させることができる。検波回路１２は、可変利得増幅器１１にて増幅された信号の振幅を検出し、その検出結果を比較器１３に出力することができる。比較器１３は、検波回路１２にて検出された信号の振幅を参照信号Ｓｒｅｆと比較し、その比較結果をループフィルタ１０に出力することができる。ループフィルタ１０は、比較器１３からの出力の積分結果に基づいて、可変利得増幅器１１の利得を制御することができる。
【００１７】
ここで、ループフィルタ１０には、積分器１６、レベル検出部１７およびループゲイン制御部１８が設けられている。そして、積分器１６は、ループゲイン制御部１８にてループゲインが制御された比較器１３からの出力を積分し、その積分結果に基づいて可変利得増幅器１１の利得を制御することができる。レベル検出部１７は、積分器１６からの出力の信号強度を検出することができる。ループゲイン制御部１８は、レベル検出部１７による検出結果に基づいて、ループフィルタ１０のループゲインを制御することができる。
【００１８】
ここで、ループゲイン制御部１８には、係数乗算器１４−１〜１４−ｎおよびセレクタ１５が設けられている。そして、係数乗算器１４−１〜１４−ｎは、比較器１３からの出力にフィルタ係数Ｋ１〜Ｋｎ（ｎは２以上の整数）をそれぞれ乗算することができる。セレクタ１５は、レベル検出部１７による検出結果に基づいて、比較器１３からの出力に乗算されるフィルタ係数Ｋ１〜Ｋｎを選択することができる。なお、フィルタ係数Ｋ１〜Ｋｎは、例えば、Ｋ１＞Ｋ２＞Ｋ３＞・・・＞Ｋｎという条件を満たすように設定することができる。
【００１９】
そして、ループフィルタ１０からは利得制御信号ＦＯが可変利得増幅器１１に入力されるとともに、入力信号Ｄｉｎが可変利得増幅器１１に入力される。そして、入力信号Ｄｉｎが可変利得増幅器１１に入力されると、ループフィルタ１０にて利得が制御されながら、入力信号Ｄｉｎが増幅されることで出力信号Ｄｏｕｔが生成され、検波回路１２に出力される。そして、出力信号Ｄｏｕｔが検波回路１２に出力されると、出力信号Ｄｏｕｔの振幅が検出され、その検出結果が比較器１３に出力される。
【００２０】
そして、出力信号Ｄｏｕｔの振幅の検出結果が比較器１３に出力されると、参照信号Ｓｒｅｆと比較され、その比較結果がループフィルタ１０に出力される。そして、比較器１３からの出力がループフィルタ１０に出力されると、比較器１３からの出力にフィルタ係数Ｋ１〜Ｋｎがそれぞれ乗算され、その乗算結果がセレクタ１５に出力される。
【００２１】
また、ループフィルタ１０からの利得制御信号ＦＯは、レベル検出部１７に出力され、利得制御信号ＦＯの信号強度ＧＡが検出される。そして、利得制御信号ＦＯの信号強度ＧＡが検出されると、その信号強度ＧＡに応じた選択信号が生成され、セレクタ１５に出力される。なお、例えば、ＴＨ１＜ＴＨ２＜ＴＨ３＜・・・＜ＴＨｎ−１とすると、利得制御信号ＦＯの信号強度ＧＡに応じてフィルタ係数Ｋ１〜Ｋｎを以下のように選択させることができる。
ＧＡ＜ＴＨ１        →Ｋ１
ＴＨ１≦ＧＡ＜ＴＨ２→Ｋ２
ＴＨ２≦ＧＡ＜ＴＨ３→Ｋ３
・・・
ＴＨｎ−１≦ＧＡ    →Ｋｎ
【００２２】
そして、選択信号がセレクタ１５に出力されると、その選択信号に従って係数乗算器１４−１〜１４−ｎからの出力のいずれか１つが選択され、積分器１６に出力される。そして、セレクタ１５にて選択された信号が積分器１６に出力されると、その信号が積分されることで利得制御信号ＦＯが生成され、可変利得増幅器１１およびレベル検出部１７に出力される。そして、利得制御信号ＦＯが可変利得増幅器１１に出力されると、出力信号Ｄｏｕｔの振幅が参照信号Ｓｒｅｆに一致するように可変利得増幅器１１の利得が制御される。
【００２３】
これにより、入力信号Ｄｉｎの振幅が小さい場合には利得制御信号ＦＯが大きくなるため、積分器１６の積分帯域を広げるようにフィルタ係数Ｋ１〜Ｋｎを切り替えることが可能となり、ループフィルタ１０のカットオフ周波数を安定化させることが可能となる。この結果、入力信号Ｄｉｎの強度変動による応答時間の変動を抑制することが可能となり、可変利得増幅器１１の利得が収束するまでの応答時間を短くすることができる。
【００２４】
図２は、図１の可変利得増幅器の利得が収束するまでの応答時間を従来例と比較して示す図である。
図２において、図１のループゲイン制御部１８がない場合には、入力信号Ｄｉｎの振幅が小さい時の可変利得増幅器１１の利得は直線的に増加する（Ｌ２）。これに対して、図１のループゲイン制御部１８がある場合には、入力信号Ｄｉｎの振幅が小さい時の可変利得増幅器１１の利得は指数関数的に増加し（Ｌ１）、可変利得増幅器１１の利得が収束するまでの応答時間を短くすることができる。
【００２５】
（第２実施形態）
図３は、本発明の第２実施形態に係る自動利得制御回路の概略構成を示すブロック図である。
図３において、この自動利得制御回路には、図１の自動利得制御回路のループフィルタ１０の代わりにループフィルタ２０が設けられている。そして、ループフィルタ２０には、図１のレベル検出部１７およびループゲイン制御部１８の代わりに最上位ビット判定部２７およびループゲイン制御部２８が設けられている。そして、ループゲイン制御部２８には、図１の係数乗算器１４−１〜１４−ｎの代わりに１ビットシフタ２４−１〜ｎビットシフタ２４−ｎが設けられている。ここで、１ビットシフタ２４−１〜ｎビットシフタ２４−ｎは、比較器１３からのデジタル出力を１〜ｎビット分だけそれぞれ上位にシフトさせることができる。最上位ビット判定部２７は、ループフィルタ２０のデジタル出力のビット値が‘１’となる最上位ビットの位置を判定することができる。
【００２６】
そして、比較器１３からの出力がループフィルタ２０に出力されると、１ビットシフタ２４−１〜ｎビットシフタ２４−ｎにおいて、比較器１３からのデジタル出力が１〜ｎビット分だけそれぞれ上位にシフトされ、そのシフト結果がセレクタ１５に出力される。
【００２７】
また、ループフィルタ２０からの利得制御信号ＦＯは、最上位ビット判定部２７に出力され、利得制御信号ＦＯのビット値が‘１’となる最上位ビットの位置が判定される。そして、利得制御信号ＦＯのビット値が‘１’となる最上位ビットの位置が判定されると、その最上位ビットの位置に応じた選択信号が生成され、セレクタ１５に出力される。なお、例えば、利得制御信号ＦＯのビット幅が８ビットであるとすると、ｎ＝８に設定され、利得制御信号ＦＯのビット値が‘１’となる最上位ビットの位置に応じて１ビットシフタ２４−１〜ｎビットシフタ２４−ｎによるシフト量を以下のように選択させることができる。
‘０００００００１’→１ビットシフト
‘００００００１＊’→２ビットシフト
‘０００００１＊＊’→３ビットシフト
・・・
‘１＊＊＊＊＊＊＊’→８ビットシフト
だたし、＊は０または１である。
【００２８】
そして、選択信号がセレクタ１５に出力されると、その選択信号に従って１ビットシフタ２４−１〜ｎビットシフタ２４−ｎからの出力のいずれか１つが選択され、積分器１６に出力される。そして、セレクタ１５にて選択された信号が積分器１６に出力されると、その信号が積分されることで利得制御信号ＦＯが生成され、可変利得増幅器１１および最上位ビット判定部２７に出力される。そして、利得制御信号ＦＯが可変利得増幅器１１に出力されると、出力信号Ｄｏｕｔの振幅が参照信号Ｓｒｅｆに一致するように可変利得増幅器１１の利得が制御される。
【００２９】
これにより、図１の係数乗算器１４−１〜１４−ｎと同様の機能を１ビットシフタ２４−１〜ｎビットシフタ２４−ｎにて実現することが可能となる。このため、回路構成の大規模化を抑制しつつ、入力信号Ｄｉｎの強度変動による応答時間の変動を抑制することが可能となり、回路面積の増大を抑制しつつ、可変利得増幅器１１の利得が収束するまでの応答時間を短くすることができる。
【００３０】
（第３実施形態）
図４は、本発明の第３実施形態に係る自動利得制御回路の概略構成を示すブロック図である。
図４において、この自動利得制御回路には、図１の自動利得制御回路のループフィルタ１０の代わりにループフィルタ３０が設けられている。そして、ループフィルタ３０には、図１のレベル検出部１７およびループゲイン制御部１８の代わりにループゲイン制御部３８が設けられている。そして、ループゲイン制御部３８には、図１の係数乗算器１４−１〜１４−ｎおよびセレクタ１５の代わりに係数乗算器３４−１、３４−２およびセレクタ３５が設けられている。
【００３１】
ここで、係数乗算器３４−１、３４−２は、比較器１３からの出力にフィルタ係数Ｋ１１、Ｋ１２をそれぞれ乗算することができる。セレクタ３５は、ＰＬＬ回路のロック検出信号ＳＬに基づいて、比較器１３からの出力に乗算されるフィルタ係数Ｋ１１、Ｋ１２を選択することができる。なお、フィルタ係数Ｋ１１、Ｋ１２は、例えば、Ｋ１１＞Ｋ１２という条件を満たすように設定することができる。なお、セレクタ３５は、ＰＬＬ回路のロック検出信号ＳＬの代わりに、ＰＬＬ回路のロック検出信号ＳＬを遅延させた信号に基づいて、比較器１３からの出力に乗算されるフィルタ係数Ｋ１１、Ｋ１２を選択するようにしてもよい。
【００３２】
そして、比較器１３からの出力がループフィルタ３０に出力されると、比較器１３からの出力にフィルタ係数Ｋ１１、Ｋ１２がそれぞれ乗算され、その乗算結果がセレクタ３５に出力される。
【００３３】
そして、ロック検出信号ＳＬがセレクタ３５に入力されると、ロック検出信号ＳＬに従って係数乗算器３４−１、３４−２からの出力のいずれか１つが選択され、積分器１６に出力される。なお、セレクタ３５は、ロック検出信号ＳＬでアンロック状態が入力された場合、係数乗算器３４−１からの出力を選択し、ロック検出信号ＳＬでロック状態が入力された場合、係数乗算器３４−２からの出力を選択することができる。
【００３４】
また、ロック検出信号ＳＬでアンロック状態が入力された場合とは、例えば、電源投入時、モード切替（国別仕様の切替やバンド切替など）時および周波数チャンネル切替時などを挙げることができる。
【００３５】
ここで、ロック検出信号ＳＬでアンロック状態が入力された場合、係数乗算器３４−１からの出力を選択することで、ループフィルタ３０のループゲインを上げることができる。このため、自動利得制御回路の正常動作に支障をきたすことなく、自動利得制御回路の利得を急速に立ち上げることができる。
【００３６】
そして、セレクタ３５にて選択された信号が積分器１６に出力されると、その信号が積分されることで利得制御信号ＦＯが生成され、可変利得増幅器１１に出力される。そして、利得制御信号ＦＯが可変利得増幅器１１に出力されると、出力信号Ｄｏｕｔの振幅が参照信号Ｓｒｅｆに一致するように可変利得増幅器１１の利得が制御される。
【００３７】
これにより、入力信号Ｄｉｎの振幅強度のあらゆる変化に対して、フィードバックループの応答時間を短くすることができ、自動利得制御回路を高速化することができる。
【００３８】
なお、上述した第３実施形態では、ループフィルタ３０のループゲインを制御するために係数乗算器３４−１、３４−２を用いる方法について説明したが、図３に示すようにビットシフタを用いるようにしてもよい。
【００３９】
（第４実施形態）
図５は、本発明の第４実施形態に係る自動利得制御回路に適用されるループフィルタの概略構成を示すブロック図である。
図５において、このループフィルタには、係数乗算器４１−１〜４１−ｎ、４３−１〜４３−ｎ、セレクタ４２、４４、４５、積分器４６およびレベル検出部４７が設けられている。なお、このループフィルタは、図１のループフィルタ１０の代わりに用いることができる。
【００４０】
そして、係数乗算器４１−１〜４１−ｎは、図１の比較器１３からの出力にフィルタ係数Ｋ１〜Ｋｎをそれぞれ乗算することができる。係数乗算器４３−１〜４３−ｎは、図１の比較器１３からの出力にフィルタ係数Ｋ１´〜Ｋｎ´をそれぞれ乗算することができる。セレクタ４２は、レベル検出部４７による検出結果に基づいて、比較器１３からの出力に乗算されるフィルタ係数Ｋ１〜Ｋｎを選択することができる。セレクタ４４は、レベル検出部４７による検出結果に基づいて、比較器１３からの出力に乗算されるフィルタ係数Ｋ１´〜Ｋｎ´を選択することができる。また、セレクタ４５は、ＰＬＬ回路のロック検出信号ＳＬに基づいて、セレクタ４２、４４からの出力のいずれか一方を選択することができる。
【００４１】
なお、フィルタ係数Ｋ１〜Ｋｎは、例えば、Ｋ１＜Ｋ２＜Ｋ３＜・・・＜Ｋｎという条件を満たすように設定することができる。また、フィルタ係数Ｋ１´〜Ｋｎ´は、例えば、Ｋ１´＜Ｋ２´＜Ｋ３´＜・・・＜Ｋｎ´という条件を満たすように設定することができる。
【００４２】
また、積分器４６は、セレクタ４５らの出力を積分し、その積分結果に基づいて図１の可変利得増幅器１１の利得を制御することができる。レベル検出部４７は、積分器４６からの出力の信号強度を検出することができる。
【００４３】
そして、図１の比較器１３からの出力が係数乗算器４１−１〜４１−ｎ、４３−１〜４３−ｎに出力されると、比較器１３からの出力にフィルタ係数Ｋ１〜Ｋｎ、Ｋ１´〜Ｋｎ´がそれぞれ乗算され、その乗算結果がセレクタ４２、４４にそれぞれ出力される。
【００４４】
また、積分器４６からの利得制御信号ＦＯは、レベル検出部４７に出力され、利得制御信号ＦＯの信号強度ＧＡが検出される。そして、利得制御信号ＦＯの信号強度ＧＡが検出されると、その信号強度ＧＡに応じた選択信号が生成され、セレクタ４２、４４に出力される。なお、例えば、ＴＨ１＜ＴＨ２＜ＴＨ３＜・・・＜ＴＨｎ−１とすると、利得制御信号ＦＯの信号強度ＧＡに応じてフィルタ係数Ｋ１〜Ｋｎ、Ｋ１´〜Ｋｎ´を以下のように選択させることができる。
ＧＡ＜ＴＨ１        →Ｋ１、Ｋ１´
ＴＨ１≦ＧＡ＜ＴＨ２→Ｋ２、Ｋ２´
ＴＨ２≦ＧＡ＜ＴＨ３→Ｋ３、Ｋ３´
・・・
ＴＨｎ−１≦ＧＡ    →Ｋｎ、Ｋｎ´
【００４５】
そして、選択信号がセレクタ４２に出力されると、その選択信号に従って係数乗算器４１−１〜４１−ｎからの出力のいずれか１つが選択され、セレクタ４５に出力される。また、選択信号がセレクタ４４に出力されると、その選択信号に従って係数乗算器４３−１〜４３−ｎからの出力のいずれか１つが選択され、セレクタ４５に出力される。
【００４６】
そして、ロック検出信号ＳＬがセレクタ４５に入力されると、ロック検出信号ＳＬに従ってセレクタ４２、４４からの出力のいずれか一方が選択され、積分器４６に出力される。なお、セレクタ４５は、ロック検出信号ＳＬでアンロック状態が入力された場合、セレクタ４４からの出力を選択し、ロック検出信号ＳＬでロック状態が入力された場合、セレクタ４２からの出力を選択することができる。
【００４７】
そして、セレクタ４５にて選択された信号が積分器４６に出力されると、その信号が積分されることで利得制御信号ＦＯが生成され、図１の可変利得増幅器１１に出力される。そして、利得制御信号ＦＯが可変利得増幅器１１に出力されると、出力信号Ｄｏｕｔの振幅が参照信号Ｓｒｅｆに一致するように可変利得増幅器１１の利得が制御される。
【００４８】
これにより、入力信号Ｄｉｎの振幅強度が変動する場合においても、ループフィルタのカットオフ周波数を安定化させることが可能となるとともに、フィードバックループの応答時間を短くすることができる。この結果、入力信号Ｄｉｎの振幅強度の変動による応答時間の変動に対して安定性と高速性とを両立させることができる。
【００４９】
なお、上述した第４実施形態では、ループフィルタのループゲインを制御するために係数乗算器４１−１〜４１−ｎ、４３−１〜４３−ｎを用いる方法について説明したが、図３に示すようにビットシフタを用いるようにしてもよい。
【００５０】
（第５実施形態）
図６は、本発明の第５実施形態に係る自動利得制御回路が適用される受信回路の概略構成を示すブロック図である。なお、以下の説明では、地上デジタル放送を受信する受信回路を例にとって説明する。
図６において、受信回路には、アンテナ５１、チューニング処理部５２およびベースバンド処理部５３が設けられている。ここで、チューニング処理部５２には、ローノイズアンプ６１、ミキサ６２、ＡＤコンバータ６３、デシメーションフィルタ６４、ローパスフィルタ６５、自動利得制御回路６６、直交変調器６７、ＤＡコンバータ６８、局部発振器６９、７１およびＰＬＬ回路７０、７２が設けられている。なお、チューニング処理部５２は１チップＩＣとして構成してもよいし、チューニング処理部５２およびベースバンド処理部５３は１チップＩＣとして構成してもよい。
【００５１】
そして、ローノイズアンプ６１は、アンテナ５１を介して受信された受信信号ＳＲを増幅することができる。ミキサ６２は、受信信号ＳＲに局部発振信号ＬＯ１を混合することにより、受信信号ＳＲをダウンコンバートすることができる。ＡＤコンバータ６３は、ミキサ６２にてダウンコンバートされた受信信号ＳＲをデジタル信号に変換することができる。デシメーションフィルタ６４は、ＡＤコンバータ６３から出力されたデジタル信号のサンプリング速度を低下させることができる。ローパスフィルタ６５は、サンプリング速度が低下された受信信号ＳＲのチャンネル選択を行うことができる。
【００５２】
自動利得制御回路６６は、チャンネル選択された受信信号ＳＲの利得を制御することができる。具体的には、自動利得制御回路６６にはＰＬＬ回路７０のロック検出信号ＳＬが入力される。そして、自動利得制御回路６６は、ロック検出信号ＳＬでアンロック状態が入力された場合、ループフィルタのループゲインを低下させた状態で利得制御を行い、ロック検出信号ＳＬでロック状態が入力された場合、ループフィルタのループゲインを上昇させた状態で利得制御を行うことができる。
【００５３】
直交変調器６７は、自動利得制御回路６６にて利得が制御された受信信号ＳＲが所定の周波数を基準に帯域を持つようにアップコンバートを行うことができる。ＤＡコンバータ６８は、直交変調器６７にてアップコンバートされた受信信号ＳＲをアナログ信号に変換することができる。局部発振器６９は、ＰＬＬ回路７０の出力に基づいて局部発振信号ＬＯ１を生成することができる。局部発振器７１は、ＰＬＬ回路７２の出力に基づいて局部発振信号ＬＯ２を生成することができる。
【００５４】
なお、ＡＤコンバータ６３、デシメーションフィルタ６４、ローパスフィルタ６５、自動利得制御回路６６、直交変調器６７およびＤＡコンバータ６８は、局部発振信号ＬＯ２から生成されたクロック信号に同期して動作することができる。
【００５５】
そして、アンテナ５１を介して受信された受信信号ＳＲはローノイズアンプ６１にて増幅された後、ミキサ６２にてダウンコンバートされ、ＡＤコンバータ６３にてデジタル信号に変換されてから、デシメーションフィルタ６４に入力される。そして、デジタル信号に変換された受信信号ＳＲは、デシメーションフィルタ６４にてサンプリング速度が低下された後、ローパスフィルタ６５にてチャンネル選択され、自動利得制御回路６６に入力される。そして、自動利得制御回路６６において、ＰＬＬ回路７０のロック検出信号ＳＬに基づいてループフィルタのループゲインが制御されながら、ローパスフィルタ６５にてチャンネル選択された受信信号ＳＲの利得が制御され、直交変調器６７に出力される。
【００５６】
そして、直交変調器６７において、自動利得制御回路６６にて利得が制御された受信信号ＳＲが所定の周波数を基準に帯域を持つようにアップコンバートされた後、ＤＡコンバータ６８にてアナログ信号に変換され、ベースバンド処理部５３に出力される。
【００５７】
なお、上述した第５実施形態では、自動利得制御回路６６として図４の自動利得制御回路を受信回路に適用した方法を例にとって説明したが、自動利得制御回路６６として図１、３、５の自動利得制御回路を受信回路に適用するようにしてもよい。また、上述した第５実施形態では、自動利得制御回路６６を受信回路に適用した方法を例にとって説明したが、自動利得制御回路６６を送信回路に適用するようにしてもよい。
【符号の説明】
【００５８】
１０、２０、３０  ループフィルタ、１１  可変利得増幅器、１２  検波回路、１３  比較器、１４−１〜１４−ｎ、３４−１、３４−２、４１−１〜４１−ｎ、４３−１〜４３−ｎ  係数乗算器、１５、３５、４２、４４、４５  セレクタ、１６、４６  積分器、１７、４７  レベル検出部、１８、２８、３８  ループゲイン制御部、２４−１  １ビットシフタ、２４−２  ２ビットシフタ、２４−ｎ  ｎビットシフタ、２７  最上位ビット判定部、２８  ビットシフタ、５１  アンテナ、５２  チューニング処理部、５３  ベースバンド処理部、６１  ローノイズアンプ、６２  ミキサ、６３  ＡＤコンバータ、６４  デシメーションフィルタ、６５  ローパスフィルタ、６６  自動利得制御回路、６７  直交変調器、６８  ＤＡコンバータ、６９、７１  局部発振器、７０、７２  ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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