(57)【要約】【課題】high-kゲート誘電体のパターニングが不要な半導体装置の製造方法を提供する。【解決手段】第１の領域が第１の厚さに、第２の領域が第１の膜さよりも薄い第２の厚さになるようにゲート誘電体層２０４を半導体基板２０２上に形成し、ゲート誘電体層２０４上にhigh-kの原子の層２１２を形成し、熱処理を行って、第１の領域に第１の厚さ及び第１の組成のうち少なくとも一方を有するhigh-kゲート誘電体層２１６を形成し、第２の領域に第１の厚さよりも薄い第２の厚さ及び第２の組成のうち少なくとも一方を有するhigh-kゲート誘電体層２１８を形成する。【選択図】    図１
2010232632.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域が第１の厚さに、第２の領域が第１の膜さよりも薄い第２の厚さになるようにゲート誘電体層を半導体基板上に形成し、
前記ゲート誘電体層上にhigh-kの原子の層を形成し、
熱処理を行って、前記第１の領域に第１の厚さ及び第１の組成のうち少なくとも一方を有する第１のhigh-kゲート誘電体層を形成し、前記第２の領域に前記第１の厚さよりも薄い第２の厚さ及び第２の組成のうち少なくとも一方を有する第２のhigh-kゲート誘電体層を形成する半導体装置の製造方法。
【請求項２】
第１の領域が第１の厚さの、第２の領域が第１の厚さよりも薄い第２の厚さの、第３の領域が第２の厚さよりも薄い第３の厚さのゲート誘電体層を基板上に形成し、
前記ゲート誘電体層上にhigh-kの原子の層を形成し、
熱処理を行って、前記第１の領域が第１の厚さの第１のhigh-kゲート誘電体層を形成し、前記第２の領域が前記第１の厚さよりも薄い第２の厚さの第２のhigh-kゲート誘電体層を形成し、前記第３の領域が前記第２の厚さよりも薄い第３の厚さの第３のhigh-kゲート誘電体層を形成する半導体装置の製造方法。
【請求項３】
前記熱処理は、約800 ℃ないし約1200℃の温度で約1 秒ないし約5 分の間行われる請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記熱処理は、窒素、ヘリウム、ネオン、アルゴン、キセノン、酸素の１つ以上の雰囲気中で行われる請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記熱処理は、約0 気圧ないし約1.2気圧の圧力の下で行われる請求項１又は２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
酸化ハフニウムのようなhigh-kゲート誘電体を使用することにより、ゲートリーク問題に取り組む試みがなされている。しかしながら、high-kゲート誘電体の使用は、酸化シリコンと比較して、移動度劣化（モビリティ・デグラデーション：mobolity degradation）、非常に多数のトラップ(トラップは信頼性を低下させる)、及び比較的高いノイズ(1/f ノイズ)の発生を引き起こす。移動度劣化はトランジスタの駆動電流の低下に結びつく。さらに、移動度劣化は、改善された移動度の重要なスケーリング目標に反する。移動度劣化は、局所的なチャージトラップに少なくとも部分的に起因する。
【０００３】
酸化ハフニウムのようなhigh-kゲート誘電体による他の問題は、パターニングの困難性である。多くの場合、high-kゲート誘電体のパターニングには強酸が必要となる。強酸の使用によってhigh-k誘電体の所望部分を除去することができるが、酸化シリコンを含む所望しない他の多くの半導体素子材料も除去される。酸化シリコンはマイクロ電子デバイスで広範囲に使用されているので、強酸の使用は好ましくない。従って、深刻なダメージを回避するために、強酸の使用は避けなければならない。なお、非特許文献１には、HfSiON/SiO2からなる多層構造の絶縁膜の製造方法が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】”Impact of Hf Concentration on Performance and Reliability for HfSiON-CMOSET”, Takeshi Watanabe et al.,IMDM 2004 Technical Digest pp.507
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、high-kゲート誘電体のパターニングが不要な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一視点によれば、第１の領域が第１の厚さに、第２の領域が第１の膜さよりも薄い第２の厚さになるようにゲート誘電体層を半導体基板上に形成し、前記ゲート誘電体層上にhigh-kの原子の層を形成し、熱処理を行って、前記第１の領域に第１の厚さ及び第１の組成のうち少なくとも一方を有する第１のhigh-kゲート誘電体層を形成し、前記第２の領域に前記第１の厚さよりも薄い第２の厚さ及び第２の組成のうち少なくとも一方を有する第２のhigh-kゲート誘電体層を形成する半導体装置の製造方法が提供される。
【０００７】
本発明の他の視点によれば、第１の領域が第１の厚さの、第２の領域が第１の厚さよりも薄い第２の厚さの、第３の領域が第２の厚さよりも薄い第３の厚さのゲート誘電体層を基板上に形成し、前記ゲート誘電体層上にhigh-kの原子の層を形成し、熱処理を行って、前記第１の領域が第１の厚さの第１のhigh-kゲート誘電体層を形成し、前記第２の領域が前記第１の厚さよりも薄い第２の厚さの第２のhigh-kゲート誘電体層を形成し、前記第３の領域が前記第２の厚さよりも薄い第３の厚さの第３のhigh-kゲート誘電体層を形成する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、high-kゲート誘電体のパターニングが不要な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図。
【図２】本発明の第１の実施形態に係る半導体装置の断面図。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置の断面図。
【図５】ゲート誘電体層の厚さとゲート誘電体層上に積層されたhigh-kゲート誘電体及びhigh-kゲート誘電体内のhigh-kの原子の含有比との関係を示す特性図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の半導体装置の製造方法を種々の実施形態により説明する。先ず、複数の厚さのhigh-kゲート誘電体及び／又は異なる組成のhigh-kゲート誘電体（high-kの原子の量を変化させる）を備えた半導体構造の形成方法について説明する。異なる厚さ及び異なる組成を備えたhigh-kゲート誘電体を、トランジスタのhigh-kゲート誘電体として使用することができる。high-kゲート誘電体の厚さ及び組成の両方を調整してもよい。例えば、ロジックLSI デバイスにおいて、I/O トランジスタは比較的低誘電率かつ比較的厚いhigh-kゲート誘電体を必要し、コアロジックトランジスタは高い誘電率かつより薄いhigh-kゲート誘電体を必要する。
【００１１】
high-kゲート誘電体のパターニングは困難であるが、high-kゲート誘電体をパターニングする必要のない複数の厚さのhigh-kゲート誘電体を形成する方法について以下に説明する。high-kゲート誘電体をパターニングせずに、複数の厚さのhigh-kゲート誘電体を形成することは、マイクロ電子デバイスの酸化シリコン部分に対するダメージを減らしてマイクロ電子デバイスの製造を可能にする。パターニングに関連した工程の省略により、マイクロ電子デバイスの製造に必要なコストも減少できる。
【００１２】
high-kゲート誘電体は酸化シリコンよりも大きな誘電率を持つ。一例では、high-kゲート誘電体は約10より大きな誘電率を持つ。high-kゲート誘電体は、high-kゲート誘電体のhigh-kの特性に寄与する少なくとも１つのhigh-kの原子を有する。１つの例では、high-kゲート誘電体は、high-kゲート誘電体のhigh-kの特性に寄与する少なくとも２つのhigh-kの原子を有する。high-kの原子の一般的な例として、周期表のグループIVA の元素及び周期表のランタン系列の元素がある。high-kの原子の具体例として、ジルコニウム、ハフニウム、ランタン及びガドリニウムがある。
【００１３】
high-kゲート誘電体の組成は、次の化学式の１つ以上によって表わすことができる。これらは、MSiO、MSiON 、M1M2SiO 、MxSi1-xO2 、MxSi1-xON である。ここで、M、M1及びM2はそれぞれ、グループIVA の元素あるいはランタン系列の元素であり、M2は、窒素、グループIVA の元素あるいはランタン系列の元素である。また、ｘは０よりも大きく１未満である。具体例として、HfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO 、HfZrSiON、HfLaSiO 及びHfGdSiO がある。ただし、ｘは０と１の間である。いくつかの実例では、後に説明するように種々の要因に依存して各原子の量が変わるので、添え数字は示していない（従って、添え数字を示していない場合、それはどのような値であってもよい）。
【００１４】
high-kゲート誘電体は、それがhigh-kの原子として存在する場合に、high-kゲート誘電体のhigh-kの特性に寄与する追加のhigh-kの原子を適宜備える。追加のhigh-kの原子の一例として窒素がある。
【００１５】
high-kゲート誘電体は、従来のゲート誘電体層上にhigh-kの原子の層をスタックしたものを熱処理することにより形成される。熱処理によりhigh-kの原子が誘起され、従来のゲート誘電体層に浸入する。これにより、high-kの原子、シリコン、酸素、及び／又は窒素の相互間で及び／又はこれらの間で新しい化学結合が形成され、high-kゲート誘電体層が形成される。high-kの原子の層及び従来のゲート誘電体層の厚さに依存して、high-kゲート誘電体層は異なるhigh-kの原子含有量（言いかえれば異なる組成）を持つ。high-kゲート誘電体層中のhigh-kの原子の含有量を変えることによって、異なる誘電率のhigh-kゲート誘電体層を形成することができる。
【００１６】
high-kの原子の層及び従来のゲート誘電体層のうち少なくとも１つの厚さを変えることにより、１つの基板上に異なる組成のhigh-kゲート誘電体層を形成することができる。例えば、異なる組成を持つ３種類のhigh-kゲート誘電体層を図５に示す。high-kの原子としてハフニウム及び従来のゲート誘電体層として酸化シリコンを使用して、後に説明する図３（ｃ）に示す構造を形成し、可変含有量データを得るためにテストした。
【００１７】
図５では、酸化シリコン（SiO2）の厚さ［nm］対ハフニウム及びシリコン（Hf+Si ）上のハフニウム（Hf）の含有割合（％）がプロットされている。図５は、酸化シリコンの３つの異なる厚さを使用する場合に、HfxSil-xO2の３つの異なる組成が得られることを示している。図５中の正方形はhigh-kゲート誘電体層中のハフニウムの割合を示し、ダイヤモンド形はhigh-kゲート誘電体層及び酸化シリコン層中のハフニウムの割合を示している。
【００１８】
以下、種々の実施形態について説明する。  
（第１の実施形態の製造方法）  
図１（ａ）乃至図１（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示している。図１（ａ）に示すように、半導体基板２０２上に複数の厚さの従来のゲート誘電体層（以下、単にゲート誘電体層と称する）２０４を備えた構造２００が設けられる。なお、基板はどのような基板を使用してもよい。半導体基板の一例として、単結晶シリコンのようなシリコン、ゲルマニウム、絶縁体上のシリコン（SOI ）、炭化シリコン（SiC ）、ドープドシリコン、砒化ガリウム（GaAs）等のようなIII-V 材料あるいは燐化インジウム（InP ）等、のウェーハがある。基板には、必要に応じて予めその上にいかなる数の構造が形成されていてもよい。
【００１９】
複数の厚さを有するゲート誘電体層２０４は、比較的厚い第１の部分２０６、中間の厚さ第２の部分２０８、比較的薄い第３の部分２１０からなる少なくとも３つの厚さの異なる領域を持つ。比較的厚い第１の部分２０６、中間の厚みの第２の部分２０８、比較的薄い第３の部分２１０は、この後、異なるゲート誘電体膜厚を備えたトランジスタのようなマイクロ電子デバイスをサポートする。図示しないが、複数の厚さを有するゲート誘電体層２０４は、４つ以上の厚さ、５つ以上の厚さ、６つ以上の厚さ等を持つように形成してもよい。
【００２０】
複数の厚さを有するゲート誘電体層２０４は、任意の適切な方法で形成できる。ゲート誘電体層は、その目的に応じて酸化シリコンもしくは酸窒化シリコンを含む。複数の厚さを有するゲート誘電体層２０４が酸化シリコンを含む場合、その形成技術として堆積技術や成長技術がある。堆積技術には、例えば、低圧CVD やプラズマエンハンストCVD を含むCVD （化学的気相堆積）がある。成長技術には、例えば、サーマルオキサイド成長（thermal oxide growth）がある。他方、複数の厚さを有するゲート誘電体層２０４が酸窒化シリコンを含む場合、その形成技術としてCVD のような堆積技術を典型的に含む。複数の厚さを有するゲート誘電体層２０４の種々の厚さは、最終的なhigh-kゲート誘電体の所望する厚さにより決定される。
【００２１】
複数の厚さを有するゲート誘電体層２０４の形成方法の一具体例として次のようなものがある。すなわち、最初に基板上に第１の厚さを有するゲート誘電体層が形成され、続いてパターン化されたレジストにより第１の部分２０６に対応したゲート誘電体層２０４が覆われ、かつ、ゲート誘電体層２０４の他の部分が露出するようにレジストがパターニングされる。そして、例えばエッチングにより、露出している部分のゲート誘電体層２０４が除去され、続いてレジストが剥離される。これにより、第２の厚さ（第１の厚さよりも薄い）を有するゲート誘電体層の部分が基板の露出部分に形成され、続いてパターン化されたレジストにより第１の部分２０６及び第２の部分２０８に対応したゲート誘電体層２０４が覆われ、かつ、ゲート誘電体層２０４のそれ以外の部分が露出するようにレジストがパターニングされる。ゲート誘電体層２０４の露出部分が除去され、続いてレジストが剥離される。これにより、第３の厚さ（第１及び第２の厚さよりも薄い）を有するゲート誘電体層の一部分が基板の露出部分に形成され、続いてパターン化されたレジストにより第１の部分２０６、第２の部分２０８及び第３の部分２１０に対応したゲート誘電体層２０４が覆われ、かつ、ゲート誘電体層２０４のそれ以外の部分が露出するようにレジストがパターニングされる。ゲート誘電体層２０４の露出部分が除去され、続いてレジストが剥離される。
【００２２】
次に、図１（ｂ）に示されるように、high-kゲート誘電体が所望される全ての部分において、構造２００上にhigh-kの原子の層２１２が形成される。このhigh-kの原子の層２１２は構造２００全体に渡って均一の厚さでもよく、あるいは厚さが変化してもよい。しかし、典型的には実質的に均一となるように形成される。このhigh-kの原子の層２１２は、スパッタリング法、物理的気相堆積（PVD 法）、蒸着法、電子ビームPVD 法、カソードアーク蒸着法、パルスレーザ堆積法等（これらは全てPVD 法と総称される）によって形成される。スパッタリング法及びPVD 法を使用すると、high-kの原子とゲート誘電体層２０４の組成物との間の結合の形成が禁止される。high-kの原子の層２１２の厚さは、移動度劣化を禁止しかつゲートリークを抑制する、異なる厚さのhigh-kゲート誘電体の形成に寄与するのに適切となるようにされる。一例では、high-kの原子の層の厚さは約0.1 nmから約25nmである。他の例では、high-kの原子の層の厚さは約0.2 nmから約20nmである。さらに他の例では、high-kの原子の層の厚さは約0.3 nmから約10nmである。
【００２３】
次に、図１（ｃ）に示すように、構造２００が、high-kの原子の層２１２のhigh-kの原子をゲート誘電体層２０４に侵入させる熱処理に晒される。high-kの原子がゲート誘電体層２０４に侵入すると、high-kの原子、シリコン、酸素及び／又は窒素の間で新しい化学結合が形成され、high-kゲート誘電体層２１６、２１８、２２０が形成される。これらのhigh-kゲート誘電体層２１６、２１８、２２０は、多くの要因に依存して、異なる厚さを有する。また、これらのhigh-kゲート誘電体層２１６、２１８、２２０は、多くの要因に依存して、異なる組成（high-kの原子の量が変わる）を有する。ゲート誘電体層２０４の少なくとも一部がhigh-kゲート誘電体層２１６、２１８、２２０に変換されるので、ゲート誘電体層２０４の残りの部分は、high-kゲート誘電体層２１６、２１８、２２０の下部で基板２０２上に残る。
【００２４】
ゲート誘電体層２０４の残りの部分が示されているが、high-kゲート誘電体層２１６、２１８、２２０を形成する際に、図示しないが、これらhigh-kゲート誘電体層２１６、２１８、２２０の１以上の下部にゲート誘電体層２０４の残りの部分が生じないように、ゲート誘電体層２０４を完全に変換してもよい。換言すれば、アニールの程度に依存して、ゲート誘電体層はhigh-kゲート誘電体層と基板（チャネル領域）との間に存在してもよく、あるいは存在しなくてもよい。
【００２５】
熱処理は、移動度劣化を禁止しかつゲートリークを抑制する、異なる厚さおよび異なる組成のhigh-kゲート誘電体が形成されるのに十分な温度で行われる。一例では、熱処理は約800 ℃ないし約1200℃の温度で行われる。他の例では、熱処理は約850 ℃ないし約1100℃の温度で行われる。さらに他の例では、熱処理は約900 ℃ないし約1050℃の温度で行われる。
【００２６】
熱処理は、移動度劣化を禁止しかつゲートリークを抑制する、異なる厚さおよび異なる組成のhigh-kゲート誘電体が形成されるのに十分な時間行われる。一例では、熱処理は約1 秒ないし約5 分の間行われる。他の例では、熱処理は約5 秒ないし約2 分の間行われる。さらに他の例では、熱処理は約10秒ないし約1 分の間行われる。
【００２７】
熱処理は、移動度劣化を禁止しかつゲートリークを抑制する、異なる厚さおよび異なる組成のhigh-kゲート誘電体が形成されるのに十分な圧力の下で行われる。一例では、熱処理は約0 気圧ないし約1.2 気圧の下で行われる。他の例では、熱処理は約0.1 気圧ないし約1 気圧の下で行われる。
【００２８】
熱処理またはアニールが行われる雰囲気は、真空、窒素あるいはヘリウムを含む希ガスのような不活性ガス、ネオン、アルゴン、あるいはキセノンあるいは酸素の１つ以上が含まれる。熱処理の雰囲気が酸素を含む場合、減圧（約0.5 気圧以下のような）がしばしば使用される。
【００２９】
比較的長いアニール時間及び／又は比較的低いアニール温度により、high-kの原子がより深く侵入し、それによりhigh-kゲート誘電体の厚さが増加する。これと比較して、比較的短いアニール時間及び／又は比較的高いアニール温度は、high-kの原子の侵入深さを減少させ、比較的薄いhigh-kゲート誘電体が形成される。例えば、約950 ℃で約50秒のアニールは、約100 ℃で約20秒のアニールよりもハフニウムを酸化シリコンにより深く進入させる。比較的長いアニール時間及び／又は比較的低いアニール温度はまた、複数の厚さのhigh-kゲート誘電体の膜厚差を増加させる。high-kゲート誘電体の厚さに関わらず、酸化シリコンと同様の電気的特性が得られる。
【００３０】
ここで、high-k誘電体を形成するための従来技術の具体例を説明する。例えば、high-k誘電体は、high-k誘電体に炭素を含む前躯体物質及び／又は他の汚染物質を編入させる傾向がある、CVD あるいは原子層堆積（ALD ）技術を使用して典型的に形成される。炭素及び他の汚染物質は、high-kゲート誘電体の誘電特性に悪影響を及ぼす。さらに、CVD 又はALD で堆積されたhigh-k膜とチャネル領域との間の境界の強度は、酸化シリコンとチャネル領域との間の境界程、強固ではない。
【００３１】
さらに、CVD によりhigh-k誘電体を形成する場合、例えばシリコン及び／又は酸素のように、high-kの原子は他の原子に結合する。従って、化学構造が形成され、形成された構造の改良が困難になる（すなわち、材料の所望特性を達成する調整を可能にするアニールを経て組成を調整することが困難になる）。従って、ここに記述されたhigh-kゲート誘電体は、high-kの原子を堆積するためにCVD を使用して形成されない。
【００３２】
ゲート誘電体は、アニールの程度に依存して、high-kゲート誘電体と基板（チャンネル領域）の間に存在してもよく、存在しなくしてもよい。もし存在する場合、一例では、ゲート誘電体の厚さは約0.1nmから約25nmまである。他の例では、ゲート誘電体の厚さは約0.2nmから約10nmまである。
【００３３】
一般に、ゲート誘電体の第１の部分２０６に形成されたhigh-kゲート誘電体層２１６は、ゲート誘電体の第２の部分２０８に形成されたhigh-kゲート誘電体層２１８及び基板２００のゲート誘電体の第３の部分２１０に形成されたhigh-kゲート誘電体層２２０よりも厚い膜厚である。その１つの理由は、熱処理の際にhigh-kの原子が侵入することのできるより厚いゲート誘電体層２０４の存在による。
【００３４】
high-kゲート誘電体層２１６、２１８及び２２０の厚さ及びゲート誘電体層２１４の残りの部分の異なる部分の厚さは、一般に図２に示されるマイクロ電子デバイス中のhigh-kゲート誘電体層及びゲート誘電体層の厚さに一致する。しかし、図２に示されるマイクロ電子デバイスの完成の前に、ゲート誘電体層２１４の残りの部分の異なる部分の厚さ及びhigh-kゲート誘電体層２１６、２１８、２２０の厚さを調整してもよいことはもちろんである。
【００３５】
図２は、第１の実施形態の方法を用いて製造された半導体装置の断面構造を示している。この半導体装置では、標準技術によりマイクロ電子デバイス２３０、２３２及び２３４が形成されている。これらのマイクロ電子デバイス２３０、２３２及び２３４はトランジスタであり、それぞれオプションのゲート誘電体層２２２、high-kゲート誘電体層２２４、ゲート導体であるポリシリコン層２２６及びスペーサ２２８を含む。また、二重ゲート構造の不揮発性メモリセルトランジスタのような他の構造のトランジスタを含む半導体装置にも適用可能である。これらに共通していることは、各トランジスタがゲート誘電体層を有することである。
【００３６】
ゲート誘電体の比較的厚い第１の部分２０６に形成されているマイクロ電子デバイス２３０は、ゲート誘電体の中間の厚さの第２の部分２０８及び比較的薄い第３の部分２１０に形成されているマイクロ電子デバイス２３２及び２３４と比べて、high-kゲート誘電体層２２４の厚さが厚く形成されている。また、ゲート誘電体の中間の厚さの第２の部分２０８に形成されているマイクロ電子デバイス２３２は、ゲート誘電体の比較的薄い第３の部分２１０に形成されているマイクロ電子デバイス２３４と比べて、high-kゲート誘電体層２２４の厚さが厚く形成されている。
【００３７】
high-kゲート誘電体は、移動度劣化を禁止しかつゲートリークを抑制するのに十分な厚さに形成される。一例では、複数のhigh-kゲート誘電体（あるいはhigh-kゲート誘電体層）の厚さは、それぞれ独立して約0.25nmから約20nmである。他の例では、複数のhigh-kゲート誘電体の厚さは、それぞれ独立して約0.5nm から約10nmである。さらに他の例では、複数のhigh-kゲート誘電体（あるいはhigh-kゲート誘電体層）の厚さは、それぞれ独立して約0.75nmから約5 nmである。
【００３８】
任意の２つのhigh-kゲート誘電体間の厚さの差（あるいは任意の２つのhigh-kゲート誘電体層間の厚さの差）は、それぞれのhigh-kゲート誘電体に異なる特性を与えることに寄与するのに十分なように設定される。一例では、任意の２つのhigh-kゲート誘電体間の厚さの差（例えば、最も厚いhigh-kゲート誘電体と最も薄いhigh-kゲート誘電体との間の、又は最も厚いhigh-kゲート誘電体と中間の厚さのhigh-kゲート誘電体との間の、又は中間の厚さのhigh-kゲート誘電体と最も薄い厚さのhigh-kゲート誘電体との間の等）は、少なくとも約0.1nm である。他の例では、任意の２つのhigh-kゲート誘電体間の厚さの差は、少なくとも約0.25nmである。さらに他の例では、任意の２つのhigh-kゲート誘電体間の厚さの差は、少なくとも約0.5nm である。
【００３９】
同様に、対応するhigh-kゲート誘電体の下部の任意の２つのゲート誘電体間の厚さの差は、それぞれのhigh-kゲート誘電体に異なる特性を与えることに寄与するのに十分なように設定される。一例では、もし存在するのならば、任意の２つのゲート誘電体間の厚さの差（例えば、最も厚いゲート誘電体と最も薄いゲート誘電体との間の、又は最も厚いゲート誘電体と中間の厚さのゲート誘電体との間の、又は中間の厚さのゲート誘電体と最も薄いゲート誘電体との間の等）は、少なくとも約0.1nm である。他の例では、任意の２つのゲート誘電体間の厚さの差は、少なくとも約0.25nmである。さらに他の例では、任意の２つのゲート誘電体間の厚さの差は、少なくとも約0.5nm である。
【００４０】
マイクロ電子デバイス２３０はさらに、マイクロ電子デバイス２３２及び２３４のゲート誘電体２２２の厚さよりも厚いゲート誘電体２２２を備えることもできる。さらに、マイクロ電子デバイス２３２は、マイクロ電子デバイス２３４のゲート誘電体２２２の厚さよりも厚いゲート誘電体２２２を備えることもできる。
【００４１】
アニール時間、アニール温度、アニール圧力、アニール雰囲気の組成、high-kの原子の種類、ゲート材料上に堆積されるhigh-kの原子の量、及びゲート材料の型式の１つ以上を変えることにより、high-kの原子の侵入の深さを制御することができ、それによって、high-kゲート誘電体の厚さを制御する。
【００４２】
さらに、アニール時間、アニール温度、アニール圧力、アニール雰囲気の組成、high-kの原子の種類、ゲート材料上に堆積されるhigh-kの原子の量、及びゲート材料の型式の１つ以上を変えることにより、high-kゲート誘電体の組成を制御することができ、それによって、high-kゲート誘電体の性質を制御する。１つの特筆すべき利点は、high-kゲート誘電体中のhigh-kの原子の量を最小限にすることが、多くの場合望ましいということである。
【００４３】
例えば、図２に示すように、異なる厚さの３つのhigh-kゲート誘電体を形成する場合で、かつhigh-kの原子がハフニウムで、high-kゲート誘電体材料としてHfxSi1-xO2を形成する場合、マイクロ電子デバイス２３０中のHfxSi1-xO2のｘは、マイクロ電子デバイス２３２中のHfxSi1-xO2のｘよりも少なく、マイクロ電子デバイス２３４中のHfxSi1-xO2のｘよりも少ない。
【００４４】
具体的には、いくつかの実例では、HfSiONのようないくつかのhigh-kゲート誘電体は、トラップ関連の電流リーク（trap-related leakage current）を生じやすい。トラップ関連の電流リークは、マイクロ電子デバイスの経年に渡るストレスにつれて増加する傾向がある。一般に、high-kの原子の濃度が高くなればなる程、問題が生じる。このような背景において、high-k誘電体中のhigh-kの原子の濃度を制御する能力は、ここに記述されるように、耐久性のあるマイクロ電子デバイスを形成する際に重要な利点を与える。
【００４５】
（第２の実施形態の製造方法）  
図３（ａ）乃至図３（ｃ）は第２の実施形態に係る半導体装置の製造方法を工程順に示している。なお、材料の種類、厚さパラメータ等の種々の特徴は第１の実施形態の場合と同様なので、簡潔化のためにその説明は省略する。
【００４６】
図３（ａ）に示すように、半導体基板６０２上に複数のゲート誘電体層６０４を備えた構造６００が設けられる。基板はどのような基板を使用してもよい。基板には、予めその上にいかなる数の構造が形成されていてもよい。
【００４７】
複数の厚さのゲート誘電体層６０４は、比較的厚い第１の部分６０６及び比較的薄い第２の部分６１０からなる少なくとも２つの厚さの異なる領域を持つ。比較的厚い第１の部分６０６及び比較的薄い第２の部分６１０は、この後、異なるゲート誘電体膜厚を備えたトランジスタのようなマイクロ電子デバイスをサポートする。図示しないが、複数の厚さを有するゲート誘電体層６０４は、３つ以上の厚さ、４つ以上の厚さ、５つ以上の厚さ、６つ以上の厚さ等を持つように形成してもよい。
【００４８】
複数の厚さを有するゲート誘電体層６０４は、任意の適切な方法で形成できる。ゲート誘電体は、その目的に応じて酸化シリコンもしくは酸窒化シリコンを含む。複数の厚さを有するゲート誘電体層６０４の種々の厚さは、最終的なhigh-kゲート誘電体の所望する厚さにより決定される。
【００４９】
図示しないが、複数の厚さを有するゲート誘電体層６０４の形成方法の一具体例として次のようなものがある。すなわち、最初に基板上に第１の厚さを有するゲート誘電体層が形成され、続いてパターン化されたレジストにより第１の部分６０６に対応したゲート誘電体層６０４が覆われ、かつ、ゲート誘電体層６０４の他の部分が露出するようにレジストがパターニングされる。そして、例えばエッチングにより、露出している部分のゲート誘電体層６０４が除去され、続いてレジストが剥離される。これにより、第２の厚さ（典型的に第１の厚さよりも薄い）を有するゲート誘電体層の部分が基板の露出部分に形成され、続いてパターン化されたレジストにより第１の部分６０６及び第２の部分６０８に対応したゲート誘電体層６０４が覆われ、かつ、ゲート誘電体層６０４のそれ以外の部分が露出するようにレジストがパターニングされる。ゲート誘電体層６０４の露出部分が除去され、続いてレジストが剥離される。
【００５０】
次に、図３（ｂ）に示されるように、high-kゲート誘電体が所望される全ての部分において、構造６００上にhigh-kの原子の層６１０が形成される。このhigh-kの原子の層６１０は構造６００全体に渡って均一の厚さでもよく、あるいは厚さが変化してもよく、典型的には実質的に均一となるように形成される。このhigh-kの原子の層６１０は、スパッタリング法、PVD 法、蒸着法、電子ビームPVD 法、カソードアーク蒸着法、パルスレーザ堆積法によって形成される。スパッタリング法及びPVD 法を使用すると、high-kの原子とゲート誘電体層６０４の組成物との間の結合の形成が禁止される。high-kの原子の層６１０の厚さは、移動度劣化を禁止しかつゲートリークを抑制する、異なる厚さのhigh-kゲート誘電体の形成に寄与するのに適切となるようにされる。
【００５１】
次に、図３（ｃ）に示すように、構造６００が、high-kの原子の層６１０のhigh-kの原子をゲート誘電体層６０４に侵入させる熱処理に晒される。high-kの原子がゲート誘電体層６０４に侵入すると、high-kの原子、シリコン、酸素及び／又は窒素の間で新しい化学結合が形成され、high-kゲート誘電体層６１４及び６１６が形成される。これらのhigh-kゲート誘電体層６１４及び６１６は、多くの要因に依存して、異なる厚さを有する。また、これらのhigh-kゲート誘電体層６１４及び６１６はさらに、多くの要因に依存して、異なる組成（high-kの原子の量が異なる）を有する。ゲート誘電体層６０４の少なくとも一部がhigh-kゲート誘電体層６１４及び６１６２に変換されるので、ゲート誘電体層６０４の残りの部分は、high-kゲート誘電体層６１４及び６１６の下部で基板６０２上に残る。ゲート誘電体層６０４の残りの部分が示されているが、high-kゲート誘電体層６１４及び６１６を形成する際に、図示しないが、これらhigh-kゲート誘電体層６１４及び６１６の１以上の下部にゲート誘電体層６０４の残りの部分が生じないように、ゲート誘電体層６０４を完全に変換してもよい。
【００５２】
一般に、ゲート誘電体の第１の部分６０６に形成されたhigh-kゲート誘電体層６１６は、ゲート誘電体の第２の部分６０８に形成されたhigh-kゲート誘電体層６１４よりも厚い膜厚である。その１つの理由は、熱処理の際にhigh-kの原子が侵入することのできるより厚いゲート誘電体層６０４の存在による。
【００５３】
high-kゲート誘電体層２１６及び６１４の厚さ及びゲート誘電体層６０４の残りの部分の異なる部分の厚さは、一般に図４に示されるマイクロ電子デバイス中のhigh-kゲート誘電体層及びゲート誘電体層の厚さに一致する。しかし、図４に示されるマイクロ電子デバイスの完成の前に、ゲート誘電体層６０４の残りの部分の異なる部分の厚さ及びhigh-kゲート誘電体層６１４及び６１６の厚さを調整してもよいことはもちろんである。
【００５４】
図４は、第２の実施形態の方法を用いて製造された半導体装置の断面構造を示している。この半導体装置では、標準技術によりマイクロ電子デバイス６２６及び６２８が形成されている。これらのマイクロ電子デバイス６２６及び６２８はトランジスタであり、それぞれオプションのゲート誘電体層６１８、high-kゲート誘電体層６２０、ゲート導体であるポリシリコン層６２２及びシリコンナイトライド等のスペーサ６２４を含む。また、二重ゲート構造の不揮発性メモリセルトランジスタのような他の構造のトランジスタを含む半導体集積回路にも適用可能である。これらに共通していることは、各トランジスタがゲート誘電体層を有することである。
【００５５】
ゲート誘電体の比較的厚い第１の部分６０６に形成されているマイクロ電子デバイス６２６は、ゲート誘電体の比較的薄い第２の部分６０８に形成されているマイクロ電子デバイス６２８と比べて、high-kゲート誘電体層６２０の厚さが厚く形成されている。マイクロ電子デバイス６２６はさらに、マイクロ電子デバイス６２８のゲート誘電体６１８の厚さよりも厚いゲート誘電体６１８を備えることもできる。
【００５６】
本発明に係るhigh-kゲート誘電体を形成する方法は、CMOSトランジスタ（相補金属酸化物半導体）、NMOSトランジスタ(ネガティブチャネル金属酸化物半導体)、PMOSトランジスタ（ポジティブチャネル金属酸化物半導体)、LOP トランジスタ及びLSTPトランジスタを含むコアロジックトランジスタ、I/O トランジスタ、不揮発性メモリセルトランジスタ、RAM 上のトランジスタ、フラッシュ、DRAM、SRAM、SDRAM 、FRAM、MRAM、ROM 、PROM、EPROM、EEPROM、CPU 、LSI 、VLSI、ASIC、FPGA、DSP 及びその他を含む如何なるタイプのマイクロ電子デバイスの形成に適用できる。すなわち、本発明に係るhigh-kゲート誘電体を形成する方法は、マイクロ電子デバイスを含んでいる任意のタイプの集積回路（IC）チップ／チップセットに適用できる。
【００５７】
以上第１及び第２の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５８】
２００…構造、２０２…半導体基板、２０４…ゲート誘電体層、２０６…第１の部分、２０８…第２の部分、２１０…第３の部分、２１２…high-kの原子の層、２１６、２１８、２２０…high-kゲート誘電体層、２２２…ゲート誘電体層、２２４…high-kゲート誘電体層、２２６…ポリシリコン層、２２８…スペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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