(57)【要約】【課題】クラックの発生・拡大を防止して、半導体装置の歩留まりを向上させる。【解決手段】半導体装置は、層間絶縁膜と、第１の領域と、第１のクラックストップとを備えた半導体チップを有する。第１の領域は、第１の開口内の内壁上に順に形成された下部電極及び誘電体膜と、第１の開口内に充填された上部電極と、を有する複数のキャパシタと、各キャパシタの上部電極と電気的に接続されるように設けられたプレート電極と、を有する。第１のクラックストップは、第２の開口の内壁上に順に形成された第１の膜及び第２の膜と、第２の開口内に充填された第３の膜と、第３の膜と接するように設けられた上部領域と、を有する。【選択図】図２４
2010287853.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜と、前記層間絶縁膜内に設けられた第１の領域と、前記層間絶縁膜内に前記第１の領域を囲むように設けられた第１のクラックストップと、を有する半導体チップであって、
前記第１の領域は、
前記層間絶縁膜内を厚み方向に貫通する第１の開口の内壁上に順に形成された下部電極及び誘電体膜と、前記誘電体膜に接するように前記第１の開口内に充填された上部電極とを有する、複数のキャパシタと、
各キャパシタの上部電極と電気的に接続されるように、前記層間絶縁膜上に設けられたプレート電極と、
を有し、
前記第１のクラックストップは、
前記第１の領域を囲むと共に前記層間絶縁膜内を厚み方向に貫通する第２の開口の内壁上に順に形成された第１の膜及び第２の膜と、前記第２の膜に接するように第２の開口内に充填された第３の膜と、前記層間絶縁膜上に前記第３の膜と接するように設けられた上部領域と、
を有する、
半導体チップを備えた半導体装置。
【請求項２】
前記第１の領域内に更に、
前記層間絶縁膜を厚み方向に貫通して前記第１の領域のキャパシタが形成された領域を囲むように設けられると共に前記層間絶縁膜の上方まで延在するダイシールリングを有する請求項１に記載の半導体装置。
【請求項３】
前記第１のクラックストップと前記ダイシールリングの最短距離が、０．５〜５μｍである請求項２に記載の半導体装置。
【請求項４】
前記第１の領域は更に、
各キャパシタにソース領域及びドレイン領域の一方が電気的に接続された電界効果型トランジスタと、前記電界効果型トランジスタのソース領域及びドレイン領域の他方に電気的に接続されたビット線と、
を有し、
前記キャパシタ及び電界効果型トランジスタはメモリセルを構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
更に、
前記第１のクラックストップと平行となるように設けられた第２のクラックストップと、
前記層間絶縁膜内の第１のクラックストップと第２のクラックストップ間に設けられた空洞部と、
を有し、
前記第２のクラックストップは、
前記第１のクラックストップを囲むと共に前記層間絶縁膜内を厚み方向に貫通する第３の開口の内壁上に順に形成された第１の膜及び第２の膜と、前記第２の膜に接するように第３の開口内に充填された第３の膜と、
を有し、
前記上部領域は、
前記第２及び第３の開口内に充填された第３の膜と接するように設けられた、
請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第１のクラックストップ上に更に、ダミー配線層を有する請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
（１）第１の領域を有する層間絶縁膜を備えたウェハを準備する工程と、
（２）前記層間絶縁膜の第１の領域を厚み方向に貫通するように第１の開口と、前記第１の領域を囲むと共に前記層間絶縁膜内を厚み方向に貫通する第２の開口と、を同時に形成する工程と、
（３）前記第１の開口の内壁上に下部電極、第２の開口の内壁上に第１の膜を同時に形成する工程と、
（４）前記第１の領域内の、前記第１の開口が形成された領域の層間絶縁膜を除去する工程と、
（５）前記第１の開口の下部電極上に誘電体膜、第２の開口の第１の膜上に第２の膜を同時に形成する工程と、
（６）下記工程（Ａ）及び（Ｂ）を同時に行うことにより前記ウェハに半導体チップを形成する工程と、
（Ａ）前記第１の開口内に前記誘電体膜に接するように上部電極を形成すると共に、前記上部電極に接するように前記第１の開口上にプレート電極を形成する工程、
（Ｂ）前記第２の開口内に前記第２の膜に接するように第３の膜を形成すると共に、前記第３の膜に接するように前記層間絶縁膜上に上部領域を形成する工程、
（７）前記ウェハにダイシングを行うことにより、個片化した半導体チップを得る工程と、
を有する半導体装置の製造方法。
【請求項８】
前記工程（６）と（７）の間に更に、
前記第１の領域内に、前記層間絶縁膜を厚み方向に貫通して前記第１の開口が形成された領域を囲むと共に前記層間絶縁膜の上方まで延在するダイシールリングを形成する工程を有する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１のクラックストップと前記ダイシールリングの最短距離が、０．５〜５μｍである請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（１）の前に更に、
電界効果型トランジスタと、前記電界効果型トランジスタのソース領域及びドレイン領域の一方に電気的に接続されたビット線と、前記電界効果型トランジスタのソース領域及びドレイン領域の他方に電気的に接続されたコンタクトプラグと、を形成する工程を有し、
前記工程（２）において、
前記コンタクトプラグが露出するように前記第１の開口を形成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する請求項７〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（２）において、
前記第１及び第２の開口の形成と同時に、前記第２の開口と平行となるように第２の開口を囲むと共に前記層間絶縁膜内を厚み方向に貫通する第３の開口を形成し、
前記工程（３）において、
前記下部電極及び第１の膜の形成と同時に、第３の開口の内壁上に第１の膜を形成し、
前記工程（４）において、
前記第１の領域内の層間絶縁膜の除去と同時に、前記第２の開口と第３の開口間の層間絶縁膜を除去して空洞部を形成し、
前記工程（５）において、
前記誘電体膜及び第２の膜の形成と同時に、前記空洞部が残留するように第３の開口の第１の膜上に第２の膜を形成し、
前記工程（６）において、
前記工程（Ａ）及び（Ｂ）と同時に、前記空洞部が残留すると共に前記第３の開口内に前記第２の膜に接するように、第３の膜を形成し、
前記上部領域を、前記第２及び第３の開口内に充填された第３の膜と接するように形成する、
請求項７〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（６）と（７）の間に更に、
前記第１のクラックストップの上方に、ダミー配線層を形成する工程を有する請求項７〜１１の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の製造コストを低減する方法として、微細化によりウェハ１枚当たりの取得チップ数を増やす手法が採用されている。
【０００３】
図１〜１２に、従来例の半導体装置の製造方法を示す。まず、半導体基板内に素子分離領域、トランジスタ等（何れも図示していない）を形成する。半導体基板上に、層間絶縁膜、コンタクトプラグ等（何れも図示していない）を形成する。
【０００４】
この層間絶縁膜上に、キャパシタシリンダーの加工時にエッチングストップとなるシリコン窒化膜１を形成する。シリコン窒化膜１上に、層間絶縁膜として、シリコン酸化膜２を成膜する。
【０００５】
なお、加工条件に応じて、シリコン酸化膜２の代わりに、複数の膜を成膜しても良い。この膜としては例えば、ＴＥＯＳ−Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  ＧｌａｓｓやＳｉｌａｎｅ−Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ、Ｂｏｒｏｎ／Ｐｈｏｓｐｈｏｒｕｓ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ（ＢＰＳＧ）等を挙げることができる。また、ＤＲＡＭの微細化に伴うキャパシタシリンダーの倒壊を防ぐ為に、シリコン酸化膜２上へ、さらに上端支持体となるシリコン窒化膜３を成膜しても良い。本例では、シリコン酸化膜２上にシリコン窒化膜３を成膜した例を示す。図１は、この状態を表す図である。
【０００６】
リソグラフィー技術を用いて、シリコン酸化膜２内をその厚み方向に貫通するようにシリンダーホール４を設けると共に、シリンダーホール４を囲むように開口５を設ける。図２はこの状態を表す上面図、図３は図２のＡ−Ａ’断面を表す断面図である。このシリンダーホール４は、シリコン窒化膜１をエッチングストップ膜として、シリコン酸化膜２を開口することによって形成する。
【０００７】
ＣＶＤ法により、全面に下部電極膜６を形成する。この下部電極膜６としては例えば、窒化チタン膜を成膜することができる。次に、シリンダーホール４内にフォトレジスト材料７を充填した後、シリコン窒化膜３上の下部電極膜６をエッチバックにより除去する。これにより、シリンダーホール４の内壁上に下部電極６を形成し、開口５の内壁上に導電膜６を形成する。図４はこの状態を表す上面図、図５は図４のＡ−Ａ’断面を表す断面図である。
【０００８】
リソグラフィー技術によりシリコン窒化膜３へウェットエッチング用の開口８を設ける。図６はこの状態を表す上面図である。
【０００９】
シリコン窒化膜３、フォトレジスト材料７をマスクに用いて、フッ化水素酸によりウェットエッチングを行う。これにより、シリコン酸化膜２を除去して、下部電極６の外側側面を露出させる。図７はこの状態を表す上面図、図８は図７のＡ−Ａ’断面を表す断面図である。なお、シリコン窒化膜３上の下部電極膜６の除去後に、フォトレジスト材料７を除去しても良い。この場合、シリンダーホール４内にフォトレジスト材料７が充填されない状態で、ウェットエッチングによりシリコン酸化膜２が除去される。
【００１０】
なお、シリコン酸化膜２のウェットエッチングを希望しない箇所は、下部電極膜６、及びその上下のシリコン窒化膜１、３によって覆い被覆することにより、エッチングを防止することができる。この手法は公知であるため、ここではその詳細の説明を省略する。
【００１１】
シリンダーホール４内のフォトレジスト材料７を除去した後、全面にキャパシタ容量膜９を成膜する（図９）。次に、全面に導電膜を成膜し、シリンダーホール４内に上部電極１２を形成すると共に、シリコン窒化膜３上にプレート電極１０を形成する。この後、プレート電極１０上に、更にプレート電極１１を形成する。この下部電極６、キャパシタ容量膜９及び上部電極１２は、クラウン構造のキャパシタを構成する。
【００１２】
リソグラフィー技術を用いることにより、シリコン窒化膜３上の所定領域にのみ、下部電極膜９、プレート電極１０及び１１を残留させる。図１０はこの状態を表す断面図である。
【００１３】
このプレート導電膜１０には、ポリシリコン膜を用いることができる。キャパシタ間にポリシリコン膜１０を充填することにより、キャパシタの倒壊を防止することができる。プレート導電膜１１には、スパッタにより形成したＷ膜を用いることができる。Ｗ膜１１により、プレート電極の上方に設ける上層配線構造等との導電性を高めることができる。
【００１４】
シリコン窒化膜３及びプレート電極１１の上方に層間絶縁膜２及び上層配線構造（図示していない）を形成する。この後、層間絶縁膜２を厚み方向に貫通して層間絶縁膜２の上方から下方まで延在するように、ダイシールシング１３を形成する。図１１はこの状態を表す断面図である。
【００１５】
これにより、半導体チップを供えたウェハを完成させる。このウェハをダイシングすることにより、個片化された半導体チップを得る。図１１では、矢印で表された領域３０にダイシングを行い、領域３１が回路領域となる。
【００１６】
図１２は、ウェハのダイシングにより、個片化された半導体チップを得る状態を表している。図１２中の点線部分がダイシールリングを表し、ダイシールリングで囲まれた部分が回路領域を表す。各点線で囲まれた部分の間の領域が、図１１の領域３０に相当する。この領域３０にダイシングを行うことにより、ウェハから各半導体チップを切断して、個片化した半導体チップを得ることができる。
【００１７】
このようにウェハからダイシングにより半導体チップを得る際、チップ内にクラックが発生する場合があった。このため、従来から、ダイシング時のクラック発生を防止するための検討が行われている。
【００１８】
特許文献１（特開平１１−７４２２９号公報）には、ダイシング時のクラックにより発生するクラック屑を微小化できるように、ダイシングラインに対応する領域内に上部ゲート電極とほぼ同一のダミーパターンを形成した半導体装置が開示されている。
【００１９】
特許文献２（特開２００１−２３９３７号公報）には、ウェハをチップに分離する際にクラックが伝播することを防止するために、ダイシングラインの両側のチップエッジに沿ってバリヤーウェール及び犠牲複合構造、スロット構造を設けた半導体装置が開示されている。
【００２０】
特許文献３（特開２００５−１６７１９８号公報）には、チップ領域周辺部の層間絶縁膜の積層構造を貫通し、チップ領域を連続的に取り囲むダイシールリングを形成し、ダイシング時のクラックがチップ領域に到達するのを防止した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１１−７４２２９号公報
【特許文献２】特開２００１−２３９３７号公報
【特許文献３】特開２００５−１６７１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、図１〜１２のような従来の半導体装置の製造方法では、ウェハ１枚当たりの取得チップ数を増加させた場合、ウェハ１枚当たりのスクライブ線の本数が増え、有効な回路領域が小さくなる。そこで、有効な回路領域を確保するため、スクライブ線の幅を狭くする手法が採用されている。しかし、スクライブ線幅を狭くすることにより、チップの切断箇所と回路領域が接近することとなる。この結果、切断時の衝撃等によりダイシールリング、および回路領域の内部が破壊される確率が高くなる。また、組み立て後の吸湿により信頼度の低下を招く場合があった。
【００２３】
以下、従来のウェハにダイシングを行った場合の課題を詳細に説明する。
ウェハのダイシング時に切断面で発生したクラック１６は、ダイシールリング付近でウェハの基板側から表面側までその厚み方向に進行する性質がある。図１３は、ウェハに対してダイシングを行った後の状態を表す図である。図１３中では、シリコン窒化膜１の下方の構造と、シリコン窒化膜３の上方の構造は省略する。図１３に示すように、ウェハに対してダイシングを行うと、ダイシング時のクラックがシリコン酸化膜２の下部から、ダイシールリングに沿ってシリコン窒化膜３の上方まで伝播している。この理由は、ダイシールリングの上部を支点としてスクライブ部分の層間絶縁膜が剥離するためである。
【００２４】
このようにしてウェハの表面側へ進行したクラックは、ダイシールリング中で比較的、密着性の低いスルーホール部分や上層配線層の接続部（図示していない）を介して半導体チップの内部へ侵入する。そして、クラックが大きい場合は、半導体チップの回路領域が破壊されてチップは不良化する。また、クラックが小さい場合は、半導体チップ組み立て後に残ったクラックから水分が侵入することによって配線が腐食しチップが故障することとなる。この結果、半導体装置の歩留まりが低下することとなる。
【課題を解決するための手段】
【００２５】
一実施形態は、
層間絶縁膜と、前記層間絶縁膜内に設けられた第１の領域と、前記層間絶縁膜内に前記第１の領域を囲むように設けられた第１のクラックストップと、を有する半導体チップであって、
前記第１の領域は、
前記層間絶縁膜内を厚み方向に貫通する第１の開口の内壁上に順に形成された下部電極及び誘電体膜と、前記誘電体膜に接するように前記第１の開口内に充填された上部電極とを有する、複数のキャパシタと、
各キャパシタの上部電極と電気的に接続されるように、前記層間絶縁膜上に設けられたプレート電極と、
を有し、
前記第１のクラックストップは、
前記第１の領域を囲むと共に前記層間絶縁膜内を厚み方向に貫通する第２の開口の内壁上に順に形成された第１の膜及び第２の膜と、前記第２の膜に接するように第２の開口内に充填された第３の膜と、前記層間絶縁膜上に前記第３の膜と接するように設けられた上部領域と、
を有する、
半導体チップを備えた半導体装置に関する。
【００２６】
他の実施形態は、
（１）第１の領域を有する層間絶縁膜を備えたウェハを準備する工程と、
（２）前記層間絶縁膜の第１の領域を厚み方向に貫通するように第１の開口と、前記第１の領域を囲むと共に前記層間絶縁膜内を厚み方向に貫通する第２の開口と、を同時に形成する工程と、
（３）前記第１の開口の内壁上に下部電極、第２の開口の内壁上に第１の膜を同時に形成する工程と、
（４）前記第１の領域内の、前記第１の開口が形成された領域の層間絶縁膜を除去する工程と、
（５）前記第１の開口の下部電極上に誘電体膜、第２の開口の第１の膜上に第２の膜を同時に形成する工程と、
（６）下記工程（Ａ）及び（Ｂ）を同時に行うことにより前記ウェハに半導体チップを形成する工程と、
（Ａ）前記第１の開口内に前記誘電体膜に接するように上部電極を形成すると共に、前記上部電極に接するように前記第１の開口上にプレート電極を形成する工程、
（Ｂ）前記第２の開口内に前記第２の膜に接するように第３の膜を形成すると共に、前記第３の膜に接するように前記層間絶縁膜上に上部領域を形成する工程、
（７）前記ウェハにダイシングを行うことにより、個片化した半導体チップを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００２７】
クラックの発生・拡大を防止して、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】関連する半導体装置の製造方法の一例を説明する図である。
【図２】関連する半導体装置の製造方法の一例を説明する図である。
【図３】関連する半導体装置の製造方法の一例を説明する図である。
【図４】関連する半導体装置の製造方法の一例を説明する図である。
【図５】関連する半導体装置の製造方法の一例を説明する図である。
【図６】関連する半導体装置の製造方法の一例を説明する図である。
【図７】関連する半導体装置の製造方法の一例を説明する図である。
【図８】関連する半導体装置の製造方法の一例を説明する図である。
【図９】関連する半導体装置の製造方法の一例を説明する図である。
【図１０】関連する半導体装置の製造方法の一例を説明する図である。
【図１１】関連する半導体装置の製造方法の一例を説明する図である。
【図１２】関連する半導体装置の製造方法の一例を説明する図である。
【図１３】関連する半導体装置の製造方法の一例を説明する図である。
【図１４】本発明の半導体装置の製造方法の一例を説明する図である。
【図１５】本発明の半導体装置の製造方法の一例を説明する図である。
【図１６】本発明の半導体装置の製造方法の一例を説明する図である。
【図１７】本発明の半導体装置の製造方法の一例を説明する図である。
【図１８】本発明の半導体装置の製造方法の一例を説明する図である。
【図１９】本発明の半導体装置の製造方法の一例を説明する図である。
【図２０】本発明の半導体装置の製造方法の一例を説明する図である。
【図２１】本発明の半導体装置の製造方法の一例を説明する図である。
【図２２】本発明の半導体装置の製造方法の一例を説明する図である。
【図２３】本発明の半導体装置の製造方法の一例を説明する図である。
【図２４】本発明の半導体装置の製造方法の一例を説明する図である。
【図２５】本発明の半導体装置の製造方法の一例を説明する図である。
【図２６】本発明の半導体装置の製造方法の一例を説明する図である。
【図２７】本発明の半導体装置の製造方法の一例を説明する図である。
【図２８】本発明の半導体装置の製造方法の一例を説明する図である。
【図２９】本発明の半導体装置の製造方法の一例を説明する図である。
【図３０】本発明の半導体装置の製造方法の一例を説明する図である。
【図３１】本発明の半導体装置の製造方法の一例を説明する図である。
【発明を実施するための形態】
【００２９】
以下に、図面を参照して、本発明に係る半導体装置及びその製造方法を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００３０】
（第１実施例）
図１４〜２７は、本実施例の半導体装置の製造方法を表す図である。下部構造（図示していない）を形成した後、順に、シリコン窒化膜１、層間絶縁膜としてシリコン酸化膜２、シリコン窒化膜３を形成した。図１４はこの状態を表す断面図である。
【００３１】
リソグラフィー技術により、シリコン窒化膜３中にマスクパターンを設けた。シリコン窒化膜３をマスクに用いて、シリコン酸化膜２のエッチングを行い、キャパシタ用のシリンダーホール４（第１の開口に相当する）、開口５及びクラックストップ用の開口（第２の開口に相当する）１７を同時に形成した。開口５及びクラックストップ用の開口１７はそれぞれ、シリンダーホール４を連続して囲むように形成した。図１５はこの状態を表す上面図、図１６は図１５のＡ−Ａ’断面を表す断面図である。なお、図１５中では、シリンダーホール４、開口５及び１７はその一部を示している。
【００３２】
ＣＶＤ法により、全面に下部電極膜６及び６ａを形成した。本実施例では、下部電極膜６及び６ａとして窒化チタン膜を成膜した。次に、シリンダーホール４内にフォトレジスト材料７を充填した後、シリコン窒化膜３上の下部電極膜６をエッチバックにより除去した。これにより、シリンダーホール４の内壁上に下部電極６を形成すると共に、開口５の内壁上に膜６及びクラックストップ用の開口１７の内壁上に第１の膜６ａを形成した。図１７はこの状態を表す上面図、図１８は図１７のＡ−Ａ’断面を表す断面図である。
【００３３】
リソグラフィー技術により、シリコン窒化膜３中へ、ウェットエッチング用の開口８を設けた。図１９はこの状態を表す上面図である。
【００３４】
シリコン窒化膜３、フォトレジスト材料７をマスクに用いて、フッ化水素酸によりウェットエッチングを行い、シリコン酸化膜２を除去した。このウェットエッチングにより、下部電極６の外側側面を露出させた。この際、開口５、１７、シリコン窒化膜３で囲まれたシリコン酸化膜２の領域は、ウェットエッチング時にフッ化水素酸に曝されないため、除去されずに残留した。図２０はこの状態を表す上面図、図２１は図２０のＡ−Ａ’断面を表す断面図である。なお、シリコン窒化膜３上の下部電極膜６の除去後に、フォトレジスト材料７を除去しても良い。この場合、シリンダーホール４内にフォトレジスト材料７が充填されない状態で、ウェットエッチングによりシリコン酸化膜２が除去される。
【００３５】
シリンダーホール４内のフォトレジスト材料７を除去した後、全面にキャパシタ容量膜９を成膜した（図２２）。この際、シリンダーホール４内に下部電極６に接するようにキャパシタ容量膜（誘電体膜に相当する）９が形成されると同時に、クラックストップ用の開口１７内にも膜９ａ（第２の膜に相当する）が形成された。
【００３６】
次に、全面に導電膜１０を成膜した。これにより、シリンダーホール４内に上部電極１２を充填すると共に、クラックストップ用の開口１７内に導電膜（第３の膜に相当する）を充填した。また、シリコン窒化膜上の全面に導電膜１０を形成した。この際、キャパシタ間にも、導電膜１０が充填された。本実施例では、導電膜１０として、ポリシリコン膜を用いた。キャパシタ間にポリシリコン膜１０を充填することにより、キャパシタの倒壊を防止することができる。
【００３７】
ポリシリコン膜１０上の全面に更に、導電膜１１を成膜した。本実施例では、導電膜１１として、スパッタにより形成したＷ膜を用いた。Ｗ膜１１により、上方に設ける上層配線構造等との導電性を高めることができる。
【００３８】
上記の工程により下部電極６、誘電体膜９及び上部電極１２から構成されるクラウン構造のキャパシタを形成することができた。また、これと同時に第１の膜６ａ、第２の膜９ａ及び第３の膜１２ａから構成される第１のクラックストップの一部の構造を形成することができた。
【００３９】
次に、リソグラフィー技術を用いることにより、キャパシタ上及び第１のクラックストップの部分構造上にのみ、ポリシリコン膜１０及びＷ膜１１が残留するように、ポリシリコン膜１０及びＷ膜１１を除去した。これにより、キャパシタ上には、ポリシリコン膜１０及びＷ膜１１からなるプレート電極を形成した。また、これと同時に、第１の膜６ａ、第２の膜９ａ、第３の膜１２ａ、上部領域１０ａ及び１１ａから構成される第１のクラックストップ１８を形成した。図２３は、この状態を表す断面図である。
【００４０】
シリコン窒化膜３の上方に、層間絶縁膜２及び上部配線構造（図示していない）を形成した。この後、シリコン窒化膜３の上方からシリコン窒化膜１の下方まで延在するようにダイシールリング１３を形成した。ダイシールリング１３は、コンタクトホールを開口後、メタルプラグを充填するなど、公知の方法によって、形成することができる。図２４はこの状態を表す断面図、図２５は図２４のＢ−Ｂ’線方向の断面図である。これにより、半導体チップを備えたウェハを完成させた。図２４では、矢印で表された領域３０にダイシングを行い、領域３１が回路領域となり、第１の領域に相当する。図２５では、クラックストップ１３で囲まれた領域が回路領域となり、第１の領域に相当する。図２５では、第１の領域の一部を示している。
【００４１】
このウェハをダイシングすることにより、個片化された半導体チップを得た。図２６は、ウェハからダイシングにより、半導体チップを得る状態を表している。図２６中の点線部分１３がダイシールリング、実線部分が第１のクラックストップ１８を表し、第１のクラックストップで囲まれた部分が回路領域を表し、図２４の領域（第１の領域）３１に相当する。また、各実線で囲まれた部分の間の領域が、図２４の領域３０に相当する。この領域３０にダイシングを行うことにより、ウェハから各半導体チップを切断して、個片化した半導体チップを得ることができる。
【００４２】
図２７は、ダイシング後の半導体チップの断面を表す図である。本実施例では、第１のクラックストップ１８は、キャパシタと同じ高さの領域に設けられている。また、図２７に示すように、第１のクラックストップ１８の上部には、上部領域１０ａ、１１ａが設けられている。この上部領域１０ａ、１１ａにより、ダイシング時に第１のクラックストップ下部付近で発生したクラック１６は、第１のクラックストップの上部領域１０ａ、１１ａで終了する。そして、クラック１６が第１のクラックストップの上方にまで伝播することを防止している。この結果、クラックが半導体チップの回路箇所まで侵入して、回路箇所が破壊されチップが不良化することを防止できる。また、クラックから水分が侵入することによって配線が腐食しチップが故障することを防止できる。そして、半導体装置の歩留まりを向上させることができる。
【００４３】
また、本実施例では、キャパシタと第１のクラックストップ１８を同一の工程で、同時に形成することができる。従って、コストを増加させることなく、簡易な工程で第１のクラックストップを形成することができる。
【００４４】
第１のクラックストップとダイシールリングの最短距離は、０．５〜５μｍであることが好ましい。「第１のクラックストップとダイシールリングの最短距離」とは、シリコン酸化膜の厚み方向と垂直な方向における、第１のクラックストップとダイシールリングの間の最短の距離を表し、図２４及び２５では、Ｌで表される。最短距離が０．５〜５μｍであることによって、効果的にクラックの発生・伝播を防止することができる。
【００４５】
また、クラックストップの上方にダミー配線層（図示していない）を形成しても良い。ダミー配線層を設けることによって、クラックストップの上方に発生したクラックが、回路領域内に伝播することを効果的に防止できる。
【００４６】
（第２実施例）
図２８は本実施例の半導体装置を表す断面図、図２９は図２８のＢ−Ｂ’断面を表す図である。本実施例の半導体装置は、クラックストップが第１及び第２のクラックストップからなり、その間の一部の領域は空洞を有する点が第１実施例とは異なる。
【００４７】
図３０は、ダイシングにより、ウェハから個片化された半導体チップを得る状態を表している。図３０中の太線部分１８がクラックストップを表し、太線部分で囲まれた部分が回路領域を表し、第１の領域に相当する。
【００４８】
本実施例では、クラックストップ１８は、キャパシタと同じ高さの領域に２つ、設けられている。また、２つのクラックストップ間の一部の領域は空洞１９となっており、クラックが伝播しにくくなっている。従って、第１実施例よりも、クラックストップ１８の上方へのクラック伝播の防止効果を高めることができる。この結果、半導体装置の歩留まりを、より向上させることができる。
【００４９】
本実施例の半導体装置の製造方法を、第１実施例を参照して、以下に説明する。まず、図１４の構造を形成した。次に、１つのクラックストップ用の開口１７を形成する代わりに、２つのクラックストップ用の開口（第２及び第３の開口に相当する）を設けた。
【００５０】
シリンダーホールに下部電極を形成するのと同時に、クラックストップ用の第２及び第３の開口の内壁上に第１の膜を形成した。
【００５１】
シリコン窒化膜中にウェットエッチング用の開口を設ける際に、２つのクラックストップ用の開口の間に存在するシリコン酸化膜２上のシリコン窒化膜３中に、複数の開口を設けた。この開口の一辺の長さは０．３μｍ以下、開口間の間隔は０．５〜５μｍ程度が好ましい。また、２つのクラックストップ用の開口間の距離は０．５μｍ以上が好ましい。このような開口径及びクラックストップ用開口間距離とすることで、後の工程で、全面にポリシリコン膜１０及びＷ膜１１を成膜する際に、２つのクラックストップ間の空洞部分が、膜１０及び１１で完全に充填されることを防止することができる。
【００５２】
次に、シリコン窒化膜３をマスクに用いてウェットエッチングを行うことにより、シリンダーホール間、及び２つのクラックストップ用開口間のシリコン酸化膜を除去し、空洞部分を形成した。
【００５３】
全面に順次、ポリシリコン膜１０及びＷ膜１１を成膜した。この際、クラックストップ用の開口内に第２及び第３の膜が形成された。また、空洞部分内にも、ポリシリコン膜１０及びＷ膜１１が成膜されたが、完全にポリシリコン膜１０及びＷ膜１１によって充填されることはなく、空洞１９が残った。
【００５４】
以上のようにして、第１及び第２のクラックストップからなるクラックストップと、第１と第２のクラックストップ間に空洞を有する構造を形成することができた。
【００５５】
（第３実施例）
本実施例は、キャパシタが電界効果型トランジスタのソース／ドレイン領域の何れか一方に電気的に接続され、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する点が、第１実施例とは異なる。
【００５６】
図３１は、本実施例の半導体装置を表す断面図である。なお、図３１では、ダイシールリングが接続される配線構造等は省略している。図３１に示すように、半導体基板２４内の素子分離領域２８で区画された領域に、ゲート電極２２、ゲート絶縁膜２９、及びソース／ドレイン領域２３が形成されている。半導体基板２４内の素子分離領域２８で区画された領域、ゲート電極２２、ゲート絶縁膜２９、及びソース／ドレイン領域２３は電界効果型トランジスタを構成する。なお、図３１には、２つの電界効果型トランジスタが示されており、これらの電界効果型トランジスタの間でソース領域又はドレイン領域が共通化されている。
【００５７】
半導体基板２４上には層間絶縁膜２５が形成されている。層間絶縁膜２５内には、ソース領域及びドレイン領域の何れか一方と電気的に接続されるビット線コンタクトプラグ２１ｂが形成されている。ビット線コンタクトプラグ２１ｂは、窒化チタン（ＴｉＮ）およびチタン（Ｔｉ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ２１ｂに電気的に接続するようにビット配線２６が形成されている。ビット配線２６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００５８】
ソース領域及びドレイン領域の他方と電気的に接続される容量コンタクトプラグ２１ａが形成されている。この容量コンタクトプラグ２１ａに電気的に接続するようにキャパシタが形成されている。
【００５９】
１つのメモリセルは、１つの電界効果型トランジスタ及びキャパシタにより構成され、キャパシタに電荷が保持されているか否かを判定することによって情報を記憶することができる。なお、図３１では、２つのメモリセルが示されている。
【００６０】
本実施例では、電界効果型トランジスタの種類は特に限定されない。電界効果型トランジスタとして、溝型のゲート電極を備えた電界効果型トランジスタ、プレーナ型の電界効果型トランジスタや、リセスチャネル型の電界効果型トランジスタ、Ｆｉｎ型の電界効果型トランジスタなどを使用することができる。
【符号の説明】
【００６１】
１  シリコン窒化膜
２  シリコン酸化膜
３  シリコン窒化膜
４  シリンダーホール
５  開口
６  下部電極
６ａ  第１の膜
７  フォトレジスト
８  開口
９  キャパシタ容量膜
９ａ  第２の膜
１０、１１  プレート電極
１０ａ、１１ａ  上部領域
１２  上部電極
１２ａ  第３の膜
１３  ダイシールリング
１６  クラック
１７  クラックストップ用開口
１８  クラックストップ
１９  空洞
２１ａ、２１ｂ  コンタクトプラグ
２２  ゲート電極
２３  ソース／ドレイン領域
２４  半導体基板
２５  層間絶縁膜
２６  ビット配線
２８  素子分離領域
２９  ゲート絶縁膜
３０  ダイシング領域
３１  回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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