(57)【要約】【課題】本発明は複数のメモリセルを含むメモリセル領域を備える半導体装置に関し、メモリセルブロックに含まれる全てのメモリセルに安定した特性を付与することを目的とする。【解決手段】半導体装置の複数の層に、半導体装置の機能上必要なパターンである機能パターン１００と、機能上は不必要なダミーパターン１０２とを形成する。シリコン基板８０と機能パターン１００との間、あるいは機能パターン１００相互間には、所望の配線構成を形成するためプラグ１０４が形成されている。一方、各層のダミーパターン１０２間には、ダミーパターン１０２を所定電位の端子に導通させるためのダミープラグ１０６が形成されている。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数の層に同一の構成要素を有する半導体装置であって、
前記複数の層の内部に設けられたダミーパターンと、
前記ダミーパターンの電位を所定電位に固定する配線要素と、
を備えることを特徴とする半導体装置。
【請求項２】
所定の層に形成された複数の構成要素と、
前記所定の層に形成されたダミーパターンと、
前記ダミーパターンの電位を所定電位に固定する配線要素と、
を備え、
前記複数の構成要素とダミーパターンとで構成される複数の所定構成要素は、互いに一定のピッチにて配置されていることを特徴とする半導体装置。
【請求項３】
前記ダミーパターンが設けられることにより、前記複数の層のうち１つの層と他の層との間の占有率の差は、前記ダミーパターンを設けない場合よりも小さくなり、
前記所定電位は接地電位であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ダミーパターンは、隣接するパターンとの距離が一定距離となるように配置されていることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。
【請求項５】
複数の層それぞれに形成された第一ダミーパターンと、
前記複数の層に形成された前記第一ダミーパターン同士を接続する第一プラグと、
前記複数の層夫々に形成された第二ダミーパターンと、
を備え、
前記第一ダミーパターンおよび前記第一プラグは、ウェハプロセス管理モニター用の配線要素を形成していることを特徴とする半導体装置。
【請求項６】
前記複数の層に形成された前記第二ダミーパターン同士を接続する第二プラグを互いに備え、
前記第二ダミーパターン及び前記第二プラグは、所定電位に肯定する配線要素に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
ウェハプロセス管理モニター用の第一配線要素が形成されるように半導体装置の複数の層に第一ダミーパターンおよび第一プラグを形成し、前記複数の層に第二ダミーパターンを形成するステップと、
前記第一配線要素の電気的特性を、ウェハプロセスを管理する判断基準として検出するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第一ダミーパターン及び前記第一プラグを形成する際、所定電位に固定されるように前記複数の層に前記第二ダミーパターン同士を接続する第二プラグを形成する請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体製造方法に係り、特に、複数のメモリセルを含むメモリセルブロックを備える半導体装置、並びにそのような半導体装置を精度良く製造するための方法に関する。
【背景技術】
【０００２】
メモリデバイスなどの半導体装置は、複数のメモリセルを含むメモリセルブロックを備えている。メモリセルブロックに含まれる複数のメモリセルは、同じパターンの繰り返しによって構成されている。メモリセルブロックの面積が大きくなると、そのブロックの中心と周辺とで、メモリセルの置かれた環境が大きく異なることがある。以下、図８を参照して、その環境の相違の一例について説明する。
【０００３】
図８は、従来の半導体装置が備えるメモリセルブロックの最外周部分を拡大して表した断面図を示す。
従来の半導体装置の製造方法では、図８（Ａ）に示すように、シリコン基板１０の上に、１５ｎｍ程度の膜厚を持つ熱酸化膜１２、５０ｎｍ程度の膜厚を持つポリシリコン膜１４、および１６５ｎｍ程度の膜厚を持つ窒化膜１６が堆積される。それらの膜は、写真製版およびエッチングによってパターニングされる。パターニングされた窒化膜１６などをマスクとしてエッチングが行われることにより、シリコン基板１０に３００ｎｍ程度の深さを有する溝１８が形成される。
【０００４】
シリコン基板１０を熱酸化の処理に付することにより、溝１８の内壁に５０ｎｍ程度の膜厚で酸化層を形成する。次に、溝１８の中を酸化膜で満たすため、図８（ｂ）に示すように、シリコン基板１０の全面に５００ｎｍ程度の膜厚で酸化膜２０が堆積される。上記の処理により堆積される酸化膜２０は、その特性により、細かいパターンの上には厚く堆積され、一方、広いパターンの上には薄く堆積される。このため、酸化膜２０の膜厚は、メモリセルブロックの中心付近に比して、その周辺部分において薄くなる。
【０００５】
従来の製造方法では、次に、図８（ｃ）に示すように、シリコン基板１０の全面がＣＭＰにより研磨される。この図に示すように、ＣＭＰの研磨前に生じていた酸化膜２０の膜厚差は、ＣＭＰによって吸収されず、その工程の後にも残存する。
【０００６】
図８（ｄ）に示すように、シリコン基板１０の表面に残存していた窒化膜１６、ポリシリコン膜、および熱酸化膜１４は、上記のＣＭＰの後に除去される。その結果、シリコン基板１０の表面に、個々の活性領域を分離する分離酸化膜２２が形成される。ＣＭＰの後に残存していた酸化膜２０の膜厚差は、そのまま分離酸化膜２２の膜厚差として残存する。このため、メモリセルブロックの最外周部分を取り巻く分離酸化膜２２は、メモリセルブロックの中心付近に位置する分離酸化膜２２に比して薄くなる。
【０００７】
分離酸化膜２２の形成後、シリコン基板１０の表面には、３０〜１００オングストロームの膜厚でゲート絶縁膜が形成される。次いで、ゲート絶縁膜の上にポリシリコンからなるゲート電極がパターニングされる。更に、TEOSや窒化膜により、ゲート電極の側面を覆う側壁絶縁膜が形成される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３４０４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の半導体装置の製造方法において、シリコン基板１０上にゲート電極や側壁絶縁膜をパターニングするためのエッチング工程では、分離酸化膜２２も除去される。上述の如く、メモリセルブロックの最外周部分を取り巻く分離酸化膜２２の膜厚は、メモリセルブロックの中心付近に位置する分離酸化膜２２の膜厚に比して薄くなる傾向がある。このため、メモリセルブロックの最外周部分を取り巻く分離酸化膜２２は、上述した種々のエッチングの影響でシリコン基板１０の表面より落ち込むことがある。
【００１０】
分離酸化膜２２の表面がシリコン基板１０の表面より落ち込んでいる部分では、ジャンクションリークに対する耐性が低下する。このため、従来の半導体装置では、メモリセルブロックの最外周に配置されるメモリセルに、ジャンクションリークに起因する不良が生じ易い。このように、メモリセルブロックを備える半導体装置では、メモリセルの置かれる環境が、メモリセルブロックの中心付近とその周辺付近とで大きく異なることから、主にメモリセルブロックの最外周付近に配置されるメモリセルに異常が生じやすいという問題が生じていた。
【００１１】
本発明は、上記のような課題を解決するためになされたもので、メモリセルブロックに含まれる全てのメモリセルに安定した特性を付与する上で好適な構造を有する半導体装置を提供することを第１の目的とする。
また、本発明は、メモリセルブロックに含まれる全てのメモリセルに安定した特性を付与する上で好適な半導体装置の製造方法を提供することを第２の目的とする。
更に、本発明は、メモリセルブロックに含まれる全てのメモリセルに安定した特性を付与する上で好適な半導体装置製造用マスクを提供することを第３の目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、半導体装置であって、
複数の層に同一の構成要素を有する半導体装置であって、
前記複数の層の内部に設けられたダミーパターンと、
前記ダミーパターンの電位を所定電位に固定する配線要素と、
を備えるものである。
【００１３】
第２の発明は、半導体装置であって、
所定の層に形成された複数の構成要素と、
前記所定の層に形成されたダミーパターンと、
前記ダミーパターンの電位を所定電位に固定する配線要素と、
を備え、
前記複数の構成要素とダミーパターンとで構成される複数の所定構成要素は、互いに一定のピッチにて配置されているものである。
【００１４】
第３の発明は、第１の発明において、
前記ダミーパターンが設けられることにより、前記複数の層のうち１つの層と他の層との間の占有率の差は、前記ダミーパターンを設けない場合よりも小さくなり、
前記所定電位は接地電位であるものである。
【００１５】
第４の発明は、第１乃至３のいずれかの発明において、前記ダミーパターンは、隣接するパターンとの距離が一定距離となるように配置されているものである。
【００１６】
第５の発明は、半導体装置であって、
複数の層それぞれに形成された第一ダミーパターンと、
前記複数の層に形成された前記第一ダミーパターン同士を接続する第一プラグと、
前記複数の層夫々に形成された第二ダミーパターンと、
を備え、
前記第一ダミーパターンおよび前記第一プラグは、ウェハプロセス管理モニター用の配線要素を形成しているものである。
【００１７】
第６の発明は、第５の発明において、前記複数の層に形成された前記第二ダミーパターン同士を接続する第二プラグを互いに備え、
前記第二ダミーパターン及び前記第二プラグは、所定電位に肯定する配線要素に接続されているものである。
【００１８】
第７の発明は、半導体装置の製造方法であって、
ウェハプロセス管理モニター用の第一配線要素が形成されるように半導体装置の複数の層に第一ダミーパターンおよび第一プラグを形成し、前記複数の層に第二ダミーパターンを形成するステップと、
前記第一配線要素の電気的特性を、ウェハプロセスを管理する判断基準として検出するステップと、
を含むものである。
【００１９】
第８の発明は、第７の発明において、前記第一ダミーパターン及び前記第一プラグを形成する際、所定電位に固定されるように前記複数の層に前記第二ダミーパターン同士を接続する第二プラグを形成するものである。
【発明の効果】
【００２０】
第１乃至第４のいずれかの発明によれば、ダミーパターンを所定電位に固定することで、ダミーパターンと、これに隣接するパターンとの間に形成される容量を安定化させることができる。
【００２１】
第５乃至第８の発明によれば、半導体装置に作り込まれるダミーパターンおよびプラグを利用してウェハプロセス管理モニター用の配線要素を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１の製造方法で用いられるレジスト膜の平面図である。
【図２】本発明の実施の形態１の製造方法で用いられるレジスト膜の断面図である。
【図３】本発明の実施の形態２の製造方法と比較される方法を説明するための図である。
【図４】本発明の実施の形態２の製造方法で用いられる半導体製造用マスクの概要を説明するための図である。
【図５】本発明の実施の形態２の製造方法を説明するための図である。
【図６】本発明の実施の形態３の製造方法で用いられる半導体製造用マスクの１例の平面図である。
【図７】本発明の実施の形態４の半導体装置の断面図である。
【図８】従来の半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００２４】
実施の形態１．
図１は、本発明の実施の形態１の半導体装置の製造方法を説明するための図を示す。図１において、符号３０は半導体装置が備えるシリコン基板を示す。また、符号３２は、シリコン基板３０に形成すべきメモリセルのパターンを示す。更に、符号３４は、シリコン基板３０にウェル３６を形成するためイオン注入工程（以下、「ウェル注入」と称す）において用いられるレジスト膜を示す。
【００２５】
ウェル注入のレジスト膜３４には、一般に２μｍ程度の膜厚が付与される。ウェル３６は、複数のメモリセルを形成すべき領域、すなわち、メモリセルブロックを形成すべき領域（以下、「メモリセル領域」と称す）に、適当な間隔を空けて形成する必要がある。このため、レジスト膜３４は、メモリセル領域内に、数μｍ幅の短冊状パターン３８を有している。また、ウェル注入の際に、ウェル３６を形成する必要のない領域へのイオン注入は阻止する必要がある。このため、レジスト膜３４には、メモリセル領域と隣接する領域に数十μｍの幅を有する広域パターン４０が形成されることがある。
【００２６】
図２は、シリコン基板３０およびレジスト膜３４を図１に示すII-II直線に沿って切断することで得られる断面図を示す。レジスト膜３４が短冊状パターン３８と広域パターン４０とを有している場合、短冊状パターン３８のうち広域パターン４０の近くに位置するものは、レジスト膜３４の現像過程において変形し、図２に示すように広域パターン４０側に傾斜する。
【００２７】
ウェル注入は、現像後のレジスト膜３４をマスクとして、その上層から不純物をシリコン基板３０に注入することで行われる。この際、短冊状パターン３８に上記の傾斜が生じている部分では、不純物の進行が短冊状パターン３８によって不当に妨害され、シリコン基板３０に適正な濃度で不純物が注入されないことがある。このため、メモリセル領域の最外周付近では、ウェル３６の特性不良に起因するセル異常が生じやすい。
【００２８】
本実施形態では、ウェル３６の特性不良に起因する上記のセル異常の発生を防止するため、メモリセル領域の最外周付近に位置する一つまたは複数の短冊状パターン３８をダミーパターン４２とし、メモリセル領域の最外周付近には、機能的には必要のないダミーウェル４４を形成することとしている。図２は、レジスト膜３４に２つのダミーパターン４２を設けて、シリコン基板３０に２つのダミーウェル４４を形成した状態を示す。
【００２９】
メモリセル領域の最外周部分に位置するウェル３６を上記の如くダミーウェル４４とすると、短冊状パターン３８（ダミーパターン４２）の変形に関わらず、機能上に必要な全てのウェル３６を適正に形成することができる。従って、本実施形態によれば、機能させることを前提としてメモリセル領域内に形成される全てのメモリセルに安定した特性を付与することができる。
【００３０】
ところで、上述した実施の形態１では、メモリセル領域の最外周付近に設けるダミーパターン４２の数、すなわち、メモリセル領域の最外周付近に設けるダミーウェル４４の数を２つとしているが、その数はこれに限定されるものではない。すなわち、ダミーパターン４２およびダミーウェル４４の数は１つであっても、或いは３つ以上であってもよい。
【００３１】
実施の形態２．
次に、図３乃至図５を参照して本発明の実施の形態２について説明する。
図３は、本実施形態の製造方法と対比する製造方法（以下、「対比方法」と称す）を説明するための図を示す。より具体的には、図３（Ａ）および図３（Ｂ）は、対比方法によってゲート電極を形成する過程を説明するための断面図である。
【００３２】
図３（Ａ）において、シリコン基板５０には複数の分離酸化膜５２が形成されている。分離酸化膜５２は、図８を参照して説明した従来の方法と同様に、シリコン基板５０に設けた溝の中に酸化膜を堆積させ、不要な部分をＣＭＰ等で除去することにより形成される。この場合、酸化膜の特性等に起因して、分離酸化膜５２の表面は、メモリセル領域の中心付近では高く、一方、メモリセル領域の周辺部分では低くなる。
【００３３】
分離酸化膜５２を備えるシリコン基板５０の上層には、ポリシリコン５４が堆積される。また、ポリシリコン５４の上には、ポリシリコン５４をゲート電極の形状にパターニングするためのレジスト膜５６が写真製版によりパターニングされる。分離酸化膜５２の表面高さの不均一に起因して、レジスト膜５６の膜厚は、メモリセル領域の中心付近で薄く、その周辺付近で厚くなる。このため、メモリセル領域の中心付近に位置するレジスト膜５６と、その周辺付近に位置するレジスト膜５６とを同じ条件でパターニングすると、図３（Ａ）に示すように、メモリセルの中心付近と周辺付近とでレジスト膜５６の寸法に差異が生ずる。従って、そのようにしてパターニングされたレジスト膜５６をマスクとしてポリシリコン５４をエッチングすると、図３（Ｂ）に示すように、メモリセル領域の中心付近に形成されるゲート電極５８と、メモリセル領域の周辺付近に形成されるゲート電極５８とに寸法差が発生する。
【００３４】
図４は、上述したゲート電極５８の寸法差を抑制するために本実施形態において用いられる半導体製造用マスク６０の特徴を説明するための概念図を示す。
図４において、符号６１を付して表す一点鎖線は半導体装置のメモリセル領域の最外周を示す。一方、符号６２を付して表す一点鎖線はメモリセル領域の中心領域６４と周辺領域６６とを区分する境界線を示す。
【００３５】
本実施形態において、半導体製造用マスク６０の中心領域６４と周辺領域６６とには、レジスト膜５６の膜厚差に起因する上記の寸法差を相殺するために、同一の転写対象物に関して、大きさの異なるパターンが準備されている。より具体的には、半導体製造用マスク６０の周辺付近６６には、レジスト膜５６の膜厚差に起因する寸法差を相殺すべく、中心領域６４に準備されたパターンより大きなパターンが準備されている。
【００３６】
図５は、レジスト膜５６の露光に上記の半導体製造用マスク６０を用いる本実施形態の製造方法を説明するための図を示す。具体的には、図５（Ａ）は、半導体製造用マスク６０を用いてレジスト膜５６をパターニングした後の状態を示す。また、図５（Ｂ）は、そのようにパターニングされたレジスト膜５６をマスクとするエッチングによってゲート電極５８をパターニングした後の状態を示す。
【００３７】
本実施形態の製造方法では、半導体製造用マスク６０を用いた写真製版の段階でレジスト膜５６の寸法差を消滅させるための補正がなされている。このため、レジスト膜５６の寸法は、分離酸化膜５２の表面高さの不均一に関わらず、図５（Ａ）に示すように、メモリセル領域の全域でほぼ均一とされる。このため、図５（Ｂ）に示すように、本実施形態の製造方法によれば、メモリセル領域の全域に寸法の均一なゲート電極５８を形成することができる。
【００３８】
ところで、上述した実施の形態２では、半導体製造用マスク６０上のパターン寸法を、その中心領域６４と周辺領域６６とで異ならせることとしているが、マスク上のパターン寸法を異ならせる手法はこれに限定されるものではない。例えば、マスク上のパターン寸法は、マスクの中心から外周に向けて同心円状に変化させることとしてもよい。更に、マスク上のパターン寸法は、マスクの中心から外周に向けて横方向（Ｘ方向）および縦方向（Ｙ方向）に変化させることとしてもよい。
【００３９】
実施の形態３．
次に、図６を参照して本発明の実施の形態３について説明する。
ASICなどの半導体装置の製造過程では、様々なチップに対応した半導体製造用マスクが用いられる。この場合、機能上必要とされるパターンが１ショット内に占める割合はマスク毎に異なるため、マスクの開口率を揃えることは困難である。マスクの開口率の差は、個々のマスクを用いてパターニングされたレジスト膜の開口率に反映される。また、個々のレジスト膜の開口率の差は、それらのレジスト膜をマスクとして行われるエッチングの速度に影響する。このため、同一の製造プロセス内で用いられるマスクの開口率が大きく異なっていると、一部のパターンが過剰なオーバーエッチを受けやすくなる。
【００４０】
図６は、本実施形態の製造方法においてコンタクトホールを形成するために用いられる半導体製造用マスクの１例の平面図を示す。図６に示すマスク７０は、機能的に必要なコンタクトホールを形成するための機能パターン７２と、機能的には不要でありマスク開口率を所定の値とするために設けられたダミーパターン７４とを有している。
【００４１】
本実施形態において、同じプロセスで用いられる複数のマスクは、それぞれ図６に示すマスク７０と同様にダミーパターンを備えており、ほぼ同一の開口率を有している。より具体的には、コンタクトホールを形成するためのプロセスに用いられる複数のマスク、スルーホールを形成するためのプロセスに用いられる複数のマスク、或いはアルミ配線を形成するためのプロセスに用いられる複数のマスクは、それぞれ所定の開口率を有している。従って、本実施形態の製造方法によれば、同一のプロセスに用いられる複数のマスク間で機能パターンに対応する開口率が相違している場合でも、大幅な条件変更を行うことなく品質の安定した半導体装置を製造することができる。
【００４２】
本実施形態において、コンタクトホールのダミーパターンが形成される部位の下地には、必ずゲートパターン、或いはシリコン基板を配置することとしている。このため、本実施形態の製造方法によれば、コンタクトホールのダミーパターンをエッチングする際に、その下地の層が不当にエッチングされるのを確実に防止することができる。
【００４３】
ところで、上述した実施の形態３では、半導体製造用マスクとして、コンタクトホールを開口するためのマスク７０が例示されているが、ダミーパターンを設けるマスクはコンタクトホール開口用のマスクに限定されるものではない。すなわち、ダミーパターンは、スルーホールを開口するためのマスクや、アルミ配線をパターニングするためのマスクなどに設けてもよい。
【００４４】
また、上述した実施の形態３では、マスク７０に設けられるダミーパターン７４の形状が、コンタクトホールを開口するための機能パターン７２の形状と同じ正方形とされているが、ダミーパターンの形状はこれに限定されるものではなく、ダミーパターンは、例えばスリット状であってもよい。
【００４５】
実施の形態４．
次に、図７を参照して本発明の実施の形態４について説明する。
図７は、本実施形態の半導体装置の主要部分の断面図を示す。図７において、符号８０はシリコン基板を示す。また、符号８２および８４は、それぞれ分離酸化膜およびゲート電極を示す。シリコン基板８０の上には、ゲート電極８４や分離酸化膜８２を覆うように層間絶縁膜８６が形成されている。層間絶縁膜８６の上には、６層の配線層、すなわち、第１乃至第６配線層８８〜９８が形成されている。
【００４６】
第１乃至第６配線層８８〜９８には、それぞれ、半導体装置の機能上必要なアルミパターン１００（以下、「機能パターン１００」と称す）と、半導体装置の機能上は不必要なアルミパターン１０２（以下、「ダミーパターン１０２」と称す）とが形成されている。更に、層間絶縁膜８６および第１乃至第５配線層８８〜９６には、機能パターン１００とシリコン基板８０との間、或いは機能パターン１００相互間に所望の配線構造を形成するためのタングステンプラグ１０４、および各配線層のダミーパターン１０２をシリコン基板８０の接地端子に導通させるタングステンプラグ１０６が形成されている。
【００４７】
機能パターン１０２は、それぞれ各配線層において異なる占有率で形成される。従って、機能パターン１０２を形成するためのマスクの開口率は、配線層毎に相違するのが通常である。本実施形態において、ダミーパターン１０２は、上述した実施の形態３の場合と同様に、それらのマスクの開口率を揃えるように形成される。このため、本実施形態の製造方法によれば、各配線層における機能パターン１００の占有率の相違に関わらず、容易かつ高精度にそれらを形成することができる。
【００４８】
また、個々の配線層において、機能パターン１０２の密度やピッチは、通常は全面において均一にはならない。機能パターン１０２の密度やピッチの相違は、例えば、個々の配線層を平坦化するためのＣＭＰ工程において、研磨速度の相違などを生じさせる。本実施形態において、ダミーパターン１０２は、個々の配線層において、機能パターン１０２の密度やピッチの不均一性を緩和させるような配置で形成される。このため、本実施形態の製造方法によれば、機能パターンの密度やピッチの不均一性に関わらず、個々の配線層を、全面において均一に仕上げることができる。
【００４９】
半導体装置の配線層に機能パターン１００と共にダミーパターン１０２を配置すると、個々のダミーパターン１０２と、これに隣接するパターンとの間に電気的な容量が生ずる。この容量は、ダミーパターン１０２が電気的に浮いた状態（フローティング状態）であると不安定になり、半導体装置の動作に悪影響を及ぼす。
【００５０】
上述の如く、本実施形態において、全ての配線層のダミーパターン１０２は、タングステンプラグ１０６を介してシリコン基板８０の接地端子に接続されている。このようにしてダミーパターン１０２の電位を接地電位に固定すると、上記の容量を安定化させることができる。従って、本実施形態の構造によれば、半導体装置の動作特性を劣化させることなく各配線層にダミーパターンを形成することができる。
【００５１】
ところで、上述した実施の形態４では、ダミーパターン１０２の電位を接地電位に固定することで容量の安定化を図っているが、ダミーパターン１０２の電位は、接地電位と異なる所定の電位に固定することとしてもよい。
【００５２】
また、上述した実施の形態４において、ダミーパターン１０２は、隣接するパターンとの距離が一定値となるように配置してもよい。ダミーパターン１０２と隣接するパターンとの距離を一定値とすると、それら両者の間に発生する容量のシミュレーション精度を高めることができる。このため、そのような構成によれば、ダミーパターンと隣接パターンとの距離が不均一である場合に比して、半導体装置の回路設計を容易化することができる。
【００５３】
また、上述した実施の形態３で形成されるダミーパターン１０２やタングステンプラグ１０６は、ウェハプロセス管理モニターとして使用してもよい。具体的には、例えば第１配線層８８に形成するダミーパターン１０２およびタングステンプラグ１０６と、第２配線層９０に形成するダミーパターン１０２とをチェーン状に配置および接続し、その結果形成されたチェーン状の配線の電気的な特性を、ウェハプロセスを管理するための判断基準として利用してもよい。
【００５４】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
実施の形態１に説明したように、発明によれば、最も外側に配置される１または複数の不純物拡散層（ウェル）をダミーとすることができる。最も外側に配置される不純物拡散層は、レジスト膜の傾斜等の影響で適正な特性が得られないことがある。この発明によれば、特性の不安定なそれらの不純物拡散層をダミーとすることで、半導体装置の特性を安定化させることができる。
【００５５】
実施の形態２に説明したように、この発明によれば、メモリセル領域の中心付近と周辺付近とで、レジストの残存部分に対応するマスク上のパターンの大きさを異ならせることができる。マスク上のパターンの大きさをこのように異ならせると、分離酸化膜の膜厚の不均一に起因するレジスト膜厚の不均一を相殺して、メモリセル領域の全域に、精度良く同じ大きさでレジストをパターニングすることができる。
【００５６】
実施の形態３に説明したように、この発明によれば、複数の層を形成するための複数のマスクの開口率を揃えることができる。従って、本発明によれば、大きな条件変更を行うことなく、複数の層に精度良く所望の構成要素を形成することができる。
【００５７】
実施の形態４に説明したように、この発明によれば、ダミーパターンを所定電位に固定することで、ダミーパターンと、これに隣接するパターンとの間に形成される容量を安定化させることができる。
【００５８】
実施の形態４に説明したように、この発明によれば、ダミーパターンと、これに隣接するパターンとの距離を均一化することで、それら両者の間に形成される容量を均一化させることができる。
【００５９】
実施の形態４に説明したように、この発明によれば、半導体装置に作り込まれるダミーパターンおよびプラグを利用してウェハプロセス管理モニター用の配線要素を実現することができる。
【符号の説明】
【００６０】
３０；８０  半導体基板、    ３２  メモリセル、    ３４；５６  レジスト膜、    ３８  短冊状パターン、    ４０  広域パターン、    ４２；７４；１０２  ダミーパターン、    ４４  ダミーウェル、    ５２；８２  分離酸化膜、    ５８；８４  ゲート電極、    ６０；７０  半導体製造用マスク、    ６４  中心領域、    ６６  周辺領域、    ７２；１００  機能パターン、    １０６，１０４  タングステンプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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