(57)【要約】      （修正有）【課題】メモリーセルアレイで相異なる位置にあるメモリーセルの総ライン抵抗の差を補償できる集積回路メモリー素子とこれを含むデータ格納装置及び電子システムを提供する。【解決手段】集積回路メモリー素子１０は、各々のデータ格納領域を有するメモリーセル１０５を含むメモリーセルアレイ１００と、相異なるチャンネル幅及び／又はチャンネル長さを有する複数のパストランジスターと、パストランジスターの各々をメモリーセルの中の一部に電気的に結合させる複数の伝導性ラインと、を含み、メモリーセルの各々は、メモリーセルとメモリーセルに結合されたパストランジスターとの間で延長される伝導性ラインの何れか１つの一部によって定義されるライン抵抗を有し、大きいライン抵抗を有するメモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有するパストランジスターの一部に結合される。【選択図】図１
2010218681.tif 000002
【特許請求の範囲】
【請求項１】
各々のデータ格納領域を有するメモリーセルを含むメモリーセルアレイと、
相異なるチャンネル幅及び／又はチャンネル長さを有する複数のパストランジスターと、
前記パストランジスターの各々を前記メモリーセルの中の一部に電気的に結合させる複数の伝導性ラインと、を含み、
前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記パストランジスターとの間で延長される前記伝導性ラインの何れか１つの一部によって定義されるライン抵抗を有し、大きいライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記パストランジスターの中の一部に結合されることを特徴とする集積回路メモリー素子。
【請求項２】
前記複数のパストランジスターは、ローデコーダーを定義するローパストランジスターであり、前記伝導性ラインの各々は、前記メモリーセルアレイの各ローで前記ローパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合するワードラインを含み、前記メモリーセルの各々の前記ライン抵抗は、ワードライン抵抗を含み、
相異なるチャンネル幅及び／又はチャンネル長さを有するコラムパストランジスターを含むコラムデコーダーと、
前記メモリーセルアレイの各コラムで前記コラムパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合する複数のビットラインと、を更に含み、
前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記コラムパストランジスターとの間で延長されるビットラインの一部によって定義されるビットライン抵抗を含み、大きいビットライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記コラムパストランジスターの中の一部に結合されることを特徴とする請求項１に記載の集積回路メモリー素子。
【請求項３】
前記メモリーセルの各々は、前記ワードラインを前記ビットラインに電気的に結合することによって、前記ワードライン抵抗及び前記ビットライン抵抗が前記メモリーセルの総ライン抵抗を定義することを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項４】
前記メモリーセルの各々は、ダイオードを含み、大きい総ライン抵抗を有する前記メモリーセルの中の一部は、小さな総ライン抵抗を有する前記メモリーセルの中の一部に比べて小さな抵抗を有するダイオードを各々含むことを特徴とする請求項３に記載の集積回路メモリー素子。
【請求項５】
各ワードラインによって同一なローパストランジスターに結合された前記メモリーセルの中の一部は、相異なるワードライン抵抗を有し、前記各ワードラインに沿う大きいワードライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記コラムパストランジスターの各々に結合されることを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項６】
各ビットラインによって同一なコラムパストランジスターに結合された前記メモリーセルの中の一部は、相異なるビットライン抵抗を有し、前記各ビットラインに沿う大きいビットライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記ローパストランジスターの中の一部の各々に結合されることを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項７】
大きいワードライン抵抗を有する前記メモリーセルの中の一部は、前記各ワードラインに沿う前記ローデコーダーから離隔された位置に配置され、大きいビットライン抵抗を有する前記メモリーセルの中の一部は、前記各ビットラインに沿う前記コラムデコーダーから離隔された位置に配置されることを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項８】
前記ローパストランジスターの前記チャンネル幅は、前記ローパストランジスターの中で前記コラムデコーダーに最も近い第１ローパストランジスターから前記コラムデコーダーから最も遠く離れた最後のローパストランジスターへ行くほど増加し、前記コラムパストランジスターの前記チャンネル幅は、前記コラムパストランジスターの中で前記ローデコーダーに最も近い第１コラムパストランジスターから前記ローデコーダーから最も遠く離れた最後のコラムパストランジスターへ行くほど増加することを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項９】
前記ローパストランジスター及び／又は前記コラムパストランジスターの相対的なチャンネル幅は、実質的に線型的に或いは階段形態に増加することを特徴とする請求項８に記載の集積回路メモリー素子。
【請求項１０】
前記ローデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２ローデコーダーを含み、
前記コラムデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２コラムデコーダーを含み、
前記ローパストランジスターの中で前記第１及び／又は第２コラムデコーダーに近い一部は、前記第１及び／又は第２コラムデコーダーから遠く離れた一部に比べて狭いチャンネル幅を有し、
前記コラムパストランジスターの中で前記第１及び／又は第２ローデコーダーに近い一部は、前記第１及び／又は第２ローデコーダーから遠く離れた一部に比べて狭いチャンネル幅を有することを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項１１】
前記ローパストランジスターの前記チャンネル長さは、前記ローパストランジスターの中で前記コラムデコーダーに最も近い第１ローパストランジスターから前記コラムデコーダーから最も遠く離れた最後のローパストランジスターへ行くほど減少し、
前記コラムパストランジスターの前記チャンネル長さは、前記コラムパストランジスターの中で前記ローデコーダーに最も近い第１コラムパストランジスターから前記ローデコーダーから最も遠く離れた最後のコラムパストランジスターへ行くほど減少することを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項１２】
前記ローパストランジスター及び／又は前記コラムパストランジスターの相対的なチャンネル長さは、実質的に線型的に或いは階段形態に減少することを特徴とする請求項１１に記載の集積回路メモリー素子。
【請求項１３】
前記ローデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２ローデコーダーを含み、
前記コラムデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２コラムデコーダーを含み、
前記ローパストランジスターの中で前記第１及び／又は第２コラムデコーダーに近い一部は、前記第１及び／又は第２コラムデコーダーから遠く離れた一部に比べて大きいチャンネル長さを有し、
前記コラムパストランジスターの中で前記第１及び／又は第２ローデコーダーに近い一部は、前記第１及び／又は第２ローデコーダーから遠く離れた一部に比べて大きいチャンネル長さを有することを特徴とする請求項２に記載の集積回路メモリー素子。
【請求項１４】
前記パストランジスターの中の一部の相対的なチャンネル幅は、前記パストランジスターの中の一部に結合された前記各メモリーセルの相対的なライン抵抗と比例することを特徴とする請求項１に記載の集積回路メモリー素子。
【請求項１５】
前記パストランジスターの中の一部の相対的なチャンネル長さは、前記パストランジスターの中の一部に結合された前記各メモリーセルの相対的なライン抵抗と反比例することを特徴とする請求項１に記載の集積回路メモリー素子。
【請求項１６】
前記メモリー素子は、抵抗格納要素を含む抵抗ランダムアクセスメモリー（ＲＲＡＭ）素子、磁気格納要素を含む磁気ランダムアクセスメモリー（ＭＲＡＭ）素子、相変化格納要素を含む相変化ランダムアクセスメモリー（ＰＲＡＭ）素子の中の何れか１つを含むことを特徴とする請求項１に記載の集積回路メモリー素子。
【請求項１７】
請求項１に記載の集積回路メモリー素子を含むメモリーユニットと、
前記メモリーユニットと通信できるように配置されたメモリーインターフェースユニットと、
ホスト装置と通信できるように配置されたホストインターフェースと、
プロセッサーと、
前記プロセッサー、前記メモリーインターフェースユニット、及び前記ホストインターフェースと通信できるように結合されたバスと、を含むことを特徴とするデータ格納装置。
【請求項１８】
請求項１に記載の集積回路メモリー素子を含むメモリーユニットと、
プロセッサーと、
ユーザーインターフェースと、
前記プロセッサー、前記メモリーユニット、及び前記ユーザーインターフェースと通信できるように結合されたバスと、を含むことを特徴とする電子システム。
【請求項１９】
第１及び第２伝導性ラインと、
前記第１及び第２伝導性ラインに各々結合された第１メモリーセル及び第２メモリーセルを含むメモリーセルアレイと、
前記第１及び第２伝導性ラインに各々結合された第１パストランジスター及び第２パストランジスターと、を含み、
前記第２パストランジスターは、前記第１パストランジスターに比べて大きいチャンネル幅及び／又は短いチャンネル長さを有し、
前記第２伝導性ラインに沿う前記第２メモリーセルと前記第２パストランジスターとの間の抵抗は、前記第１伝導性ラインに沿う前記第１メモリーセルと前記第１パストランジスターとの間の抵抗より大きいことを特徴とする集積回路メモリー素子。
【請求項２０】
前記第１及び第２パストランジスターは、ローデコーダーの第１及び第２パストランジスターを含み、前記第１及び第２伝導性ラインは、第１及び第２ワードラインを含み、
前記第１及び第２メモリーセルに各々結合された第１及び第２ビットラインと、
前記第１及び第２ビットラインに各々結合された第１及び第２コラムパストランジスターを有するコラムデコーダーと、を更に含み、
前記第２コラムパストランジスターは、前記第１コラムパストランジスターに比べて大きいチャンネル幅及び／又は短いチャンネル長さを有し、
前記第１ビットラインに沿う前記第２メモリーセルと前記第２コラムパストランジスターとの間の抵抗は、前記第１ビットラインに沿う前記第１メモリーセルと前記第１コラムパストランジスターとの間の抵抗より大きいことを特徴とする請求項１９に記載の集積回路メモリー素子。
【請求項２１】
前記第１メモリーセルは、前記第１ビットラインを前記第１ワードラインに電気的に結合することによって、前記第１ビットラインに沿う前記抵抗と前記第１ワードラインに沿う前記抵抗が前記第１メモリーセルの総ライン抵抗を定義し、
前記第２メモリーセルは、前記第２ビットラインを前記第２ワードラインに電気的に結合することによって、前記第２ビットラインに沿う前記抵抗と前記第２ワードラインに沿う前記抵抗が前記第１メモリーセルの前記総ライン抵抗より大きい前記第２メモリーセルの総ライン抵抗を定義することを特徴とする請求項２０に記載の集積回路メモリー素子。
【請求項２２】
前記第１及び第２メモリーセルは、各々第１及び第２ダイオードを含み、前記第１ダイオードは、前記第２ダイオードに比べて大きい抵抗を有することを特徴とする請求項２１に記載の集積回路メモリー素子。
【請求項２３】
前記第２伝導性ラインに沿う前記第２メモリーセルと前記第２パストランジスターとの間の間隔は、前記第１伝導性ラインに沿う前記第１メモリーセルと前記第２パストランジスターとの間の間隔より大きいことを特徴とする請求項１９に記載の集積回路メモリー素子。
【請求項２４】
メモリーセルを含み、該メモリーセルの各々がデータ格納領域及びダイオードを含むメモリーセルアレイと、
複数のパストランジスターと、
複数の伝導性ラインと、を含み、
前記伝導性ラインの各々は、前記パストランジスターの各々を前記メモリーセルの各々に電気的に結合させ、
前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記パストランジスターとの間に延長される前記伝導性ラインの何れか１つの一部によって定義されるライン抵抗を有し、大きいライン抵抗を有する前記メモリーセルの中の一部は、低い抵抗を有するダイオードを含むことを特徴とする集積回路メモリー素子。
【請求項２５】
前記複数のパストランジスターは、ローデコーダーを定義するローパストランジスターであり、前記伝導性ラインの各々は、前記メモリーセルアレイの各ローで前記ローパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合するワードラインを含み、前記メモリーセルの各々の前記ライン抵抗は、ワードライン抵抗を含み、
相異なるチャンネル幅及び／又はチャンネル長さを有するコラムパストランジスターを含むコラムデコーダーと、
前記メモリーセルアレイの各コラムで前記コラムパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合する複数のビットラインと、を更に含み、
前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記コラムパストランジスターとの間で延長されるビットラインの一部によって定義されるビットライン抵抗を含み、
前記メモリーセルの各々は、ワードラインをビットラインに電気的に結合することによって、前記ワードライン抵抗と前記ビットライン抵抗が前記メモリーセルの総ライン抵抗を定義し、大きいライン抵抗を有する前記メモリーセルの中の一部は、低い抵抗を有するダイオードを含むことを特徴とする請求項２４に記載の集積回路メモリー素子。
【請求項２６】
前記パストランジスターは、相異なるチャンネル幅及び／又はチャンネル長さを有し、大きいライン抵抗を有する前記メモリーセルの中の一部は、小さなライン抵抗を有する前記メモリーセルの一部に比べて大きいチャンネル幅及び／又は短いチャンネル長さを有する前記パストランジスターの一部に結合されることを特徴とする請求項２４に記載の集積回路メモリー素子。
【請求項２７】
前記大きいライン抵抗を有する前記メモリーセルの中の一部は、前記メモリーセルに結合された前記パストランジスターから遠く離れ、前記結合されたメモリーセルと前記パストランジスターとの間で延長される前記伝導性ラインの何れか１つに沿う地点に位置することを特徴とする請求項２４に記載の集積回路メモリー素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子に関し、より詳細には、相異なるトランジスターのチャンネルディメンションを有するデコーダーを含む集積回路メモリー素子とこれを含むデータ格納装置及び電子システムに関する。
【背景技術】
【０００２】
可変抵抗物質を有するメモリー素子には、抵抗ランダムアクセスメモリー（ＲＲＡＭ）、相変化ランダムアクセスメモリー（ＰＲＡＭ）、強誘電体ランダムアクセスメモリー（ＦＲＡＭ）、磁気ランダムアクセスメモリー（ＭＲＡＭ）等がある。ダイナミックランダムアクセスメモリー（ＤＲＡＭ）及び／又はフラッシュメモリー素子が、格納された電荷に基づいてデータを格納することができるものであるのに対し、上記不揮発性メモリー素子は、可変抵抗物質の抵抗変化（ＲＲＡＭ）、非晶質、及び結晶質状態を有する相変化物質の抵抗変化（ＲＲＡＭ）、相異なる分極状態を有する強誘電体物質の抵抗変化（ＦＲＡＭ）、及び／又は相異なる磁気状態を有する強磁性物質の磁気トンネル接合（ＭＴＪ）の抵抗変化（ＭＲＡＭ）に基づいてデータを格納することができる。
【０００３】
メモリーセルアレイは、このような多数のメモリー要素を含むことができ、本明細書ではメモリーセルと称する。各メモリーセルは、ワードラインとビットラインとの間に結合される。しかし、メモリー素子が縮小化されるにつれ、例えば、ビットライン及び／又はワードラインのディメンションが相対的に小さくなることによって、ビットライン及び／又はワードラインの抵抗が増加し得る。更に、メモリーセルのライン抵抗は、メモリーセルの位置によって、変わり得る。例えば、ロー及び／又はコラムデコーダーから遠く離れたメモリーセルは、ロー及び／又はコラムデコーダーに近いメモリーセルに比べて、より大きいライン抵抗を有し得る。しかし、これは、そのメモリーセルが結合されたビットライン及び／又はワードラインの長さの差に起因する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００５−１０１８３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、メモリーセルアレイで相異なる位置にあるメモリーセルの総ライン抵抗の差を少なくとも部分的に補償できる相異なる抵抗を有するトランジスター及び／又はダイオードを提供し、同一電流経路の上にあるビットライン及びワードラインに電気的に結合される選択されたメモリーセルが配列されたいかなるメモリー素子にも応用できる集積回路メモリー素子とこれを含むデータ格納装置及び電子システムを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一特徴による集積回路メモリー素子は、各々のデータ格納領域を有するメモリーセルを含むメモリーセルアレイと、相異なるチャンネル幅及び／又はチャンネル長さを有する複数のパストランジスターと、前記パストランジスターの各々を前記メモリーセルの中の一部に電気的に結合させる複数の伝導性ラインと、を含む。前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記パストランジスターとの間で延長される前記伝導性ラインの何れか１つの一部によって定義されるライン抵抗を有し、大きいライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記パストランジスターの中の一部に結合される。
本発明の一実施形態において、前記複数のパストランジスターは、ローデコーダーを定義するローパストランジスターであり得、前記伝導性ラインの各々は、前記メモリーセルアレイの各ローで前記ローパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合するワードラインを含むことができ、前記メモリーセルの各々の前記ライン抵抗は、ワードライン抵抗を含むことができる。前記メモリー素子は、相異なるチャンネル幅及び／又はチャンネル長さを有するコラムパストランジスターを含むコラムデコーダーと、前記メモリーセルアレイの各コラムで前記コラムパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合する複数のビットラインと、を更に含むことができる。前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記コラムパストランジスターとの間で延長されるビットラインの一部によって定義されるビットライン抵抗を含み、大きいビットライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記コラムパストランジスターの中の一部に結合され得る。
本発明の一実施形態において、前記メモリーセルの各々は、前記ワードラインを前記ビットラインに電気的に結合することによって、前記ワードライン抵抗及び前記ビットライン抵抗が前記メモリーセルの総ライン抵抗を定義することができる。
本発明の一実施形態において、前記メモリーセルの各々は、ダイオードを含み、大きい総ライン抵抗を有する前記メモリーセルの中の一部は、小さな総ライン抵抗を有する前記メモリーセルの中の一部に比べて小さな抵抗を有するダイオードを各々含むことができる。
本発明の一実施形態において、各ワードラインによって同一なローパストランジスターに結合された前記メモリーセルの中の一部は、相異なるワードライン抵抗を有し、前記各ワードラインに沿う大きいワードライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記コラムパストランジスターの各々に結合され得る。
本発明の一実施形態において、各ビットラインによって同一なコラムパストランジスターに結合された前記メモリーセルの中の一部は、相異なるビットライン抵抗を有し、前記各ビットラインに沿う大きいビットライン抵抗を有する前記メモリーセルの中の一部は、大きいチャンネル幅及び／又は短いチャンネル長さを有する前記ローパストランジスターの中の一部の各々に結合され得る。
本発明の一実施形態において、大きいワードライン抵抗を有する前記メモリーセルの中の一部は、前記各ワードラインに沿う前記ローデコーダーから離隔された位置に配置され、大きいビットライン抵抗を有する前記メモリーセルの中の一部は、前記各ビットラインに沿う前記コラムデコーダーから離隔された位置に配置され得る。
本発明の一実施形態において、前記ローパストランジスターの前記チャンネル幅は、前記ローパストランジスターの中で前記コラムデコーダーに最も近い第１ローパストランジスターから前記コラムデコーダーから最も遠く離れた最後のローパストランジスターへ行くほど増加し、前記コラムパストランジスターの前記チャンネル幅は、前記コラムパストランジスターの中で前記ローデコーダーに最も近い第１コラムパストランジスターから前記ローデコーダーから最も遠く離れた最後のコラムパストランジスターへ行くほど増加できる。例えば、前記ローパストランジスター及び／又は前記コラムパストランジスターの相対的なチャンネル幅は、実質的に線型的に或いは階段形態に増加できる。
本発明の一実施形態において、前記ローデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２ローデコーダーを含むことができ、前記コラムデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２コラムデコーダーを含むことができる。前記ローパストランジスターの中で前記第１及び／又は第２コラムデコーダーに近い一部は、前記第１及び／又は第２コラムデコーダーから遠く離れた一部に比べて狭いチャンネル幅を有することができ、前記コラムパストランジスターの中で前記第１及び／又は第２ローデコーダーに近い一部は、前記第１及び／又は第２ローデコーダーから遠く離れた一部に比べて狭いチャンネル幅を有することができる。
本発明の一実施形態において、前記ローパストランジスターの前記チャンネル長さは、前記ローパストランジスターの中で前記コラムデコーダーに最も近い第１ローパストランジスターから前記コラムデコーダーから最も遠く離れた最後のローパストランジスターへ行くほど減少できる。更に、前記コラムパストランジスターの前記チャンネル長さは、前記コラムパストランジスターの中で前記ローデコーダーに最も近い第１コラムパストランジスターから前記ローデコーダーから最も遠く離れた最後のコラムパストランジスターへ行くほど減少できる。例えば、前記ローパストランジスター及び／又は前記コラムパストランジスターの相対的なチャンネル長さは、実質的に線型的に或いは階段形態に減少できる。
本発明の一実施形態において、前記ローデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２ローデコーダーを含むことができ、前記コラムデコーダーは、前記メモリーセルアレイの対向面に沿って延長される第１及び第２コラムデコーダーを含むことができる。
前記ローパストランジスターの中で前記第１及び／又は第２コラムデコーダーに近い一部は、前記第１及び／又は第２コラムデコーダーから遠く離れた一部に比べて大きいチャンネル長さを有することができ、前記コラムパストランジスターの中で前記第１及び／又は第２ローデコーダーに近い一部は、前記第１及び／又は第２ローデコーダーから遠く離れた一部に比べて大きいチャンネル長さを有することができる。
本発明の一実施形態において、前記パストランジスターの中の一部の相対的なチャンネル幅は、前記パストランジスターの中の一部に結合された前記各メモリーセルの相対的なライン抵抗と比例できる。
本発明の一実施形態において、前記パストランジスターの中の一部の相対的なチャンネル長さは、前記パストランジスターの中の一部に結合された前記各メモリーセルの相対的なライン抵抗と反比例できる。
本発明の一実施形態において、前記メモリー素子は、抵抗格納要素を含む抵抗ランダムアクセスメモリー（ＲＲＡＭ）素子、磁気格納要素を含む磁気ランダムアクセスメモリー（ＭＲＡＭ）素子、相変化格納要素を含む相変化ランダムアクセスメモリー（ＰＲＡＭ）素子の中の何れかの１つであり得る。
【０００７】
上記目的を達成するためになされた本発明の一特徴によるデータ格納装置は、前記集積回路メモリー素子を含むメモリーユニットと、前記メモリーユニットと通信できるように配置されたメモリーインターフェースユニットと、ホスト装置と通信できるように配置されたホストインターフェースと、プロセッサーと、前記プロセッサー、前記メモリーインターフェースユニット、及び前記ホストインターフェースと通信できるように結合されたバスと、を含む。
【０００８】
上記目的を達成するためになされた本発明の一特徴による電子システムは、前記集積回路メモリー素子を含むメモリーユニットと、プロセッサーと、ユーザーインターフェースと、前記プロセッサー、前記メモリーユニット、及び前記ユーザーインターフェースと通信できるように結合されたバスと、を含む。
【０００９】
上記目的を達成するためになされた本発明の他の特徴による集積回路メモリー素子は、第１及び第２伝導性ラインと、前記第１及び第２伝導性ラインに各々結合された第１メモリーセル及び第２メモリーセルを含むメモリーセルアレイと、前記第１及び第２伝導性ラインに各々結合された第１パストランジスター及び第２パストランジスターと、を含む。前記第２パストランジスターは、前記第１パストランジスターに比べて大きいチャンネル幅及び／又は短いチャンネル長さを有する。前記第２伝導性ラインに沿う前記第２メモリーセルと前記第２パストランジスターとの間の抵抗は、前記第１伝導性ラインに沿う前記第１メモリーセルと前記第１パストランジスターとの間の抵抗より大きい。
本発明の他の実施形態において、前記第１及び第２パストランジスターは、ローデコーダーの第１及び第２パストランジスターを含むことができ、前記第１及び第２伝導性ラインは、第１及び第２ワードラインを含むことができる。前記メモリー素子は、前記第１及び第２メモリーセルに各々結合された第１及び第２ビットライン、及び前記第１及び第２ビットラインに各々結合された第１及び第２コラムパストランジスターを有するコラムデコーダーを更に含むことができる。前記第２コラムパストランジスターは、前記第１コラムパストランジスターに比べて大きいチャンネル幅及び／又は短いチャンネル長さを有することができる。前記第１ビットラインに沿う前記第２メモリーセルと前記第２コラムパストランジスターとの間の抵抗は、前記第１ビットラインに沿う前記第１メモリーセルと前記第１コラムパストランジスターとの間の抵抗より大きくあり得る。
本発明の他の実施形態において、前記第１メモリーセルは、前記第１ビットラインを前記第１ワードラインに電気的に結合することによって、前記第１ビットラインに沿う前記抵抗と前記第１ワードラインに沿う前記抵抗が前記第１メモリーセルの総ライン抵抗を定義することができる。また、前記第２メモリーセルは、前記第２ビットラインを前記第２ワードラインに電気的に結合することによって、前記第２ビットラインに沿う前記抵抗と前記第２ワードラインに沿う前記抵抗が前記第１メモリーセルの前記総ライン抵抗より大きい前記第２メモリーセルの総ライン抵抗を定義することができる。
本発明の他の実施形態において、前記第１及び第２メモリーセルは、各々第１及び第２ダイオードを含むことができる。前記第１ダイオードは、前記第２ダイオードに比べて大きい抵抗を有することができる。
本発明の他の実施形態において、前記第２伝導性ラインに沿う前記第２メモリーセルと前記第２パストランジスターとの間の間隔は、前記第１伝導性ラインに沿う前記第１メモリーセルと前記第２パストランジスターとの間の間隔より大きくあり得る。
【００１０】
上記目的を達成するためになされた本発明の更に他の特徴による集積回路メモリー素子は、メモリーセルを含み、該メモリーセルの各々がデータ格納領域及びダイオードを含むメモリーセルアレイと、複数のパストランジスターと、複数の伝導性ラインと、を含む。前記伝導性ラインの各々は、前記パストランジスターの各々を前記メモリーセルの各々に電気的に結合させる。前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記パストランジスターとの間に延長される前記伝導性ラインの何れか１つの一部によって定義されるライン抵抗を有する。大きいライン抵抗を有する前記メモリーセルの中の一部は、低い抵抗を有するダイオードを含む。
本発明の更に他の実施形態において、前記複数のパストランジスターは、ローデコーダーを定義するローパストランジスターであり得、前記伝導性ラインの各々は、前記メモリーセルアレイの各ローで前記ローパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合するワードラインを含むことができ、前記メモリーセルの各々の前記ライン抵抗は、ワードライン抵抗を含むことができる。前記メモリー素子は、相異なるチャンネル幅及び／又はチャンネル長さを有するコラムパストランジスターを含むコラムデコーダーと、前記メモリーセルアレイの各コラムで前記コラムパストランジスターの各々を前記メモリーセルの中の一部に電気的に結合する複数のビットラインと、を更に含むことができる。前記メモリーセルの各々は、前記メモリーセルと前記メモリーセルに結合された前記コラムパストランジスターとの間で延長されるビットラインの一部によって定義されるビットライン抵抗を含むことができる。前記メモリーセルの各々はワードラインをビットラインに電気的に結合することによって、前記ワードライン抵抗と前記ビットライン抵抗が前記メモリーセルの総ライン抵抗を定義することができる。大きいライン抵抗を有する前記メモリーセルの中の一部は、低い抵抗を有するダイオードを含むことができる。
本発明の更に他の実施形態において、前記パストランジスターは、相異なるチャンネル幅及び／又はチャンネル長さを有することができる。大きいライン抵抗を有する前記メモリーセルの中の一部は、小さなライン抵抗を有する前記メモリーセルの一部に比べて大きいチャンネル幅及び／又は短いチャンネル長さを有する前記パストランジスターの一部に結合され得る。
本発明の更に他の実施形態において、前記大きいライン抵抗を有する前記メモリーセルの中の一部は、前記メモリーセルに結合された前記パストランジスターから遠く離れ、前記結合されたメモリーセルと前記パストランジスター間で延長される前記伝導性ラインの何れか１つに沿う地点に位置できる。
【００１１】
本実施形態による他の要素及び／又は素子は、以下で参照する図面と詳細な説明を検討すれば、本発明が属する技術分野で通常の知識を有する者に明確になる。本実施形態のいかなる組合せに加えて、あらゆる付加的素子は、本明細書に含まれ、これらは、本発明の思想の範囲内である。
【発明の効果】
【００１２】
本発明によれば、メモリーセルアレイで相異なる位置にあるメモリーセルの総ライン抵抗の差を少なくとも部分的に補償できる相異なる抵抗を有するトランジスター及び／又はダイオードを提供できる。
また、本発明によれば、同一電流経路の上にあるビットライン及びワードラインに電気的に結合する選択されたメモリーセルが配列されたいかなるメモリー素子にも応用できる集積回路メモリーセルを提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態によるメモリー素子を示すブロックダイアグラムである。
【図２】本発明の一実施形態によるメモリーセルアレイのメモリーセルを示す概略のダイアグラムである。
【図３】本発明の一実施形態によるメモリーセルアレイのメモリーセルを示す概略のダイアグラムである。
【図４】本発明の一実施形態によるパストランジスターを示す斜視図である。
【図５】本発明の一実施形態によるローデコーダーのローパストランジスターのチャンネル幅の変化を示すグラフである。
【図６】本発明の一実施形態によるコラムデコーダーのコラムパストランジスターのチャンネル幅の変化を示すグラフである。
【図７】本発明の一実施形態によるローデコーダーのローパストランジスターのチャンネル長さの変化を示すグラフである。
【図８】本発明の一実施形態によるコラムデコーダーのコラムパストランジスターのチャンネル長さの変化を示すグラフである。
【図９】本発明の他の実施形態によるメモリー素子を示すブロックダイアグラムである。
【図１０】本発明の他の実施形態によるローデコーダーのローパストランジスターのチャンネル幅の変化を示すグラフである。
【図１１】本発明の他の実施形態によるコラムデコーダーのコラムパストランジスターのチャンネル幅の変化を示すグラフである。
【図１２】本発明の他の実施形態によるローデコーダーのローパストランジスターのチャンネル長さの変化を示すグラフである。
【図１３】本発明の他の実施形態によるコラムデコーダーのコラムパストランジスターのチャンネル長さの変化を示すグラフである。
【図１４】本発明の一実施形態による抵抗ランダムアクセスメモリー（ＲＲＡＭ）素子を示す斜視図である。
【図１５】本発明の一実施形態による磁気ランダムアクセスメモリー（ＭＲＡＭ）素子を示す斜視図である。
【図１６】本発明の一実施形態による相変化ランダムアクセスメモリー（ＰＲＡＭ）素子を示す斜視図である。
【図１７】本発明の一実施形態によるデータ格納装置を示すブロックダイアグラムである。
【図１８】本発明の一実施形態による電子システムを示すブロックダイアグラムである。
【発明を実施するための形態】
【００１４】
以下、本発明の集積回路メモリー素子とこれを含むデータ格納装置及び電子システムを実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明の一実施形態による抵抗メモリー素子を示すものである。図１に示すように、抵抗メモリー素子１０は、メモリーセルアレイ１００と周辺要素（１１０、１２０）とを含む。メモリーセルアレイ１００は、複数のメモリーセル１０５を含む。メモリーセル１０５は、各々が直交して延長されたビットラインＢＬとワードラインＷＬとの間の交差点に提供されている。言い換えれば、各メモリーセル１０５は、１つのワードラインＷＬと１つのビットラインＢＬとの間に結合される。周辺要素（１１０、１２０）は、ワードラインＷＬ及び／又はビットラインＢＬに電気的信号を提供するように配列されたパストランジスターを含む。例えば、図１に示すように、周辺要素１１０は、複数のローパストランジスターＲＴ１、ＲＴ２、…、ＲＴｍ−１、及びＲＴｍを含むローデコーダーであり、周辺要素１２０は、複数のコラムパストランジスターＣＴ１、ＣＴ２、…、ＣＴｎ−１、ＣＴｎを含むコラムデコーダーである。各メモリーセル１０５は、ワードラインＷＬを経てローパストランジスターＲＴ１〜ＲＴｍの何れか１つと電気的に結合され、ビットラインＢＬを経てコラムパストランジスターＣＴ１〜ＣＴｍの何れか１つと電気的に結合される。従って、ローデコーダー１１０とコラムデコーダー１２０によって選択された場合、各メモリーセル１０５は、同一の電流経路にあるワードラインＷＬとビットラインＢＬとの一部と電気的に結合される。
【００１６】
図２及び図３は、本発明の一実施形態によるメモリーセルアレイ１００のメモリーセル１０５を示す概略のダイアグラムである。図２に示すように、メモリーセル１０５は、直列結合された可変抵抗メモリー要素２１０とダイオード要素２２０とを含むことができる。該当ビットラインＢＬ及び／又はワードラインＷＬに電気的信号が印加されると、可変抵抗メモリー要素２１０の抵抗状態が変わり、これに伴いメモリーセル１０５が読出される時、出力電圧が変わる。従って、可変抵抗メモリー要素２１０は、データ格納領域として使うことができる。可変抵抗メモリー要素２１０は、例えば、可変抵抗物質、相変化物質（例、カルコゲニド合金）、強磁性物質（例、鉛−ジルコニウム−チタニウム酸化物）、及び／又は磁気トンネル接合（ＭＴＪ）薄膜であり得る。このように、メモリーセルアレイ１００は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ、及び／又はＭＲＡＭ素子として使うことができる。しかし、可変及び／又は複合抵抗状態を有する多様な物質も使うことができる。
【００１７】
図３は、該当ワードラインＷＬ及び該当ビットラインＢＬの各々によって、ローパストランジスターＲＴｉ及びコラムパストランジスターＣＴｊと電気的に結合されたメモリーセル１０５のライン抵抗（以下、セル抵抗）を示す等価回路図である。図３に示すように、メモリーセル１０５の総ライン抵抗Ｒｔｏｔは、メモリーセル１０５からローパストランジスターＲＴｉに延長されるワードラインＷＬの一部のワードライン抵抗Ｒｗｌと、メモリーセル１０５からコラムパストランジスターＣＴｊに延長されるビットラインＢＬの一部のビットライン抵抗Ｒｂｌとの合計として定義される。本実施形態において、総ライン抵抗Ｒｔｏｔは、ダイオード要素２２０の抵抗Ｒｄｉｏｄｅを考慮できる。言い換えれば、各メモリーセル１０５の総ライン抵抗Ｒｔｏｔ＝Ｒｗｌ＋Ｒｂｌ＋Ｒｄｉｏｄｅである。しかし、メモリーセルアレイ１００で、他の地点のメモリーセル１０５は、特定セルから該当コラムデコーダーとローデコーダーに延長されるワードラインとビットラインの一部の長さの差に応じて、相異なるライン抵抗を有することができる。例えば、図１に示すように、ローデコーダー１１０とコラムデコーダー１２０とに最も近いメモリーセル１０５ａは、ローデコーダー１１０とコラムデコーダー１２０とから最も遠く離れたメモリーセル１０５ｅに比べて低いライン抵抗を有する。
【００１８】
従って、本実施形態は、相異なるチャンネル幅及び／又は長さを有するパストランジスターを提供し、大きいライン抵抗を有するメモリーセルは、大きいチャンネル幅及び／又は短いチャンネル長さを有するパストランジスターに結合される。図４は、本発明の一実施形態によるパストランジスター３００を示す斜視図である。図４に示すように、パストランジスター３００のチャンネル長さＬは、パストランジスター３００のｘ方向に沿ってソース領域３０５とドレーン領域３１０との間の長さで定義される。トランジスター３００のチャンネル幅Ｗは、チャンネル長さＬと直角である図４のｙ方向で定義される。チャンネル幅Ｗとチャンネル長さＬは、パストランジスター３００の電流駆動能力と伝導性を定義することができる。特に、短いチャンネル長さＬを有するトランジスターは、小さな抵抗を有することができ、一方、大きいチャンネル幅Ｗを有するトランジスターは、大きい電流駆動能力を有することができる。このように、ローデコーダー１１０及び／又はコラムデコーダー１２０内の１つ以上のパストランジスターは、相異なるチャンネル幅Ｗ及び／又はチャンネル長さＬを有することができ、少なくともメモリーセルアレイ１００の他の地点にあるメモリーセルのライン抵抗差を部分的に補償できる。
【００１９】
本実施形態において、各メモリーセル１０５は、少なくともメモリーセルアレイ１００の他の地点にあるメモリーセルのライン抵抗差を部分的に補償できる相異なる抵抗及び／又は大きさを有するダイオード要素２２０を更に、或いは選択的に含むことができる。特に、総ライン抵抗Ｒｔｏｔは、Ｒｗｌ＋Ｒｂｌ＋Ｒｄｉｏｄｅであるので、（低い抵抗Ｒｄｉｏｄｅを有する）大きいダイオードは、高低抗のワードライン及び／又はビットラインに結合されたメモリーセルに使うことによって、高抵抗を相殺する。
【００２０】
図５は、本発明の一実施形態によるローデコーダー１１０のローパストランジスターＲＴ１〜ＲＴｍのチャンネル幅の変化を示すグラフであり、図６は、本発明の一実施形態によるコラムデコーダー１２０のコラムパストランジスターＣＴ１〜ＣＴｎのチャンネル幅の変化を示すグラフである。図５に示すように、ローデコーダー１１０内のローパストランジスターＲＴ１〜ＲＴｍのチャンネル幅Ｗは、コラムデコーダー１２０に最も近い第１パストランジスターＲＴ１から、コラムデコーダー１２０から最も遠く離れた最後のローパストランジスターＲＴｍへ行くほど増加する。同様に、図６に示すように、コラムデコーダー１２０内のコラムパストランジスターＣＴ１〜ＣＴｎのチャンネル幅Ｗは、ローデコーダー１１０に最も近い第１コラムパストランジスターＣＴ１から、ローデコーダー１１０から最も遠く離れた最後のコラムパストランジスターＣＴｎへ行くほど増加する。即ち、パストランジスターの中で、ロー或いはコラムデコーダーに近いものは、ロー或いはコラムデコーダーから遠く離れたものに比べて狭いチャンネル幅を有することができる。図５及び図６は、実質的に線型に描かれているが、本実施形態によるパストランジスターのチャンネル幅は、階段型のように他の形態に変更できることを理解できるはずである
【００２１】
このように、図１と図５及び図６を参照すると、ワードラインＷＬ及びビットラインＢＬの各々に沿うロー及びコラムデコーダー１１０、１２０に近く配置されるために総ライン抵抗が最も小さなメモリーセル１０５ａは、最も狭いチャンネル幅を有するローパストランジスターＲＴ１及びコラムパストランジスターＣＴ１に結合される。同様に、ワードラインＷＬ及びビットラインＢＬの各々に沿うロー及びコラムデコーダー１１０、１２０から遠く離れて配置されるために総ライン抵抗が最も大きいメモリーセル１０５ｅは、最も大きいチャンネル幅を有するローパストランジスターＲＴｍ及びコラムパストランジスターＣＴｎに結合される。本実施形態において、ローパストランジスター及び／又はコラムパストランジスターのチャンネル幅は、これらに結合されたメモリーセルの相対的なライン抵抗と比例する。例えば、メモリーセル１０５ｅのワードライン抵抗Ｒｗｌ及び／又はビットライン抵抗Ｒｂｌがメモリーセル１０５ａのそれに比べて２倍であるとすると、ローパストランジスターＲＴｍ及び／又はコラムパストランジスターＣＴｎのチャンネル幅は、ローパストランジスターＲＴ１及び／又はコラムパストランジスターＣＴ１のチャンネル幅に比べて２倍であり得る。
【００２２】
図７は、本発明の一実施形態によるローデコーダー１１０のローパストランジスターＲＴ１〜ＲＴｍのチャンネル長さの変化を示すグラフであり、図８は、本発明の一実施形態によるコラムデコーダー１２０のパストランジスターＣＴ１〜ＣＴｎのチャンネル長さの変化を示すグラフである。図７に示すように、ローデコーダー１１０内のローパストランジスターＲＴ１〜ＲＴｍのチャンネル長さは、コラムデコーダー１２０に最も近い第１ローパストランジスターＲＴ１から、コラムデコーダー１２０から最も遠く離れた最後のローパストランジスターＲＴｍへ行くほど減少する。同様に、図８に示すように、コラムデコーダー１２０内のコラムパストランジスターＣＴ１〜ＣＴｎのチャンネル長さは、ローデコーダー１１０に最も近い第１コラムパストランジスターＣＴ１から、ローデコーダー１１０から最も遠く離れた最後のコラムパストランジスターＣＴｎへ行くほど減少する。即ち、パストランジスターの中で、ロー或いはコラムデコーダーに近いものは、ロー或いはコラムデコーダーから遠く離れたものに比べて大きいチャンネル長さを有することができる。図７及び図８は、実質的に線型的に描かれているが、本実施形態によるパストランジスターのチャンネル長さは、階段型のように他の形態に変更できることを理解できるはずである。
【００２３】
従って、図１と図７及び図８を参照すると、ワードラインＷＬ及びビットラインＢＬの各々に沿うロー及びコラムデコーダー１１０、１２０に近く配置されるために総ライン抵抗が最も小さなメモリーセル１０５ａは、最も大きいチャンネル長さを有するローパストランジスターＲＴ１及びコラムパストランジスターＣＴ１に結合される。同様に、ワードラインＷＬ及びビットラインＢＬの各々に沿うロー及びコラムデコーダー１１０、１２０から遠く離れて配置されるために総ライン抵抗がもっとも大きいメモリーセル１０５ｅは、最も短いチャンネル長さを有するローパストランジスターＲＴｍ及びコラムパストランジスターＣＴｎに結合される。本実施形態において、ローパストランジスター及び／又はコラムパストランジスターのチャンネル長さは、これらに結合されたメモリーセルの相対的なライン抵抗と反比例する。例えば、メモリーセル１０５ｅのワードライン抵抗Ｒｗｌ及び／又はビットライン抵抗Ｒｂｌがメモリーセル１０５ａのそれに比べて２倍であるとすると、ローパストランジスターＲＴｍ及び／又はコラムパストランジスターＣＴｎのチャンネル長さは、ローパストランジスターＲＴ１及び／又はコラムパストランジスターＣＴ１のチャンネル長さに比べて半分であり得る。
【００２４】
図９は、本発明の他の実施形態によるメモリー素子を示すブロックダイアグラムである。図９に示すように、メモリー素子２０は、メモリーセルアレイ１００と周辺要素（１１０、１１２、１２０、及び１２２）とを含む。メモリーセルアレイ１００は、各々が直角に交差延長されたビットラインＢＬとワードラインＷＬとの間の交差点に配置された複数のメモリーセル１０５を含む。周辺要素（１１０、１１２、１２０、及び１２２）は、ワードラインＷＬ及び／又はビットラインＢＬに電気的信号を印加するように配置されたパストランジスターを含む。特に、図９に示すように、周辺要素１１０、１１２は、メモリーセルアレイ１００の対向面に沿って延長されるローデコーダーであり、周辺要素１２０、１２２は、メモリーセルアレイ１００の対向面に沿って延長されるコラムデコーダーである。ローデコーダー１１０は、複数のローパストランジスターＲＴ１、ＲＴ２、…、ＲＴｍ−１、ＲＴｍを含み、ローデコーダー１１２は、複数のローパストランジスターＲＴ１’、ＲＴ２’、…、ＲＴｍ−１’、ＲＴｍ’を含む。コラムデコーダー１２０は、複数のコラムパストランジスターＣＴ１、ＣＴ２、…、ＣＴｎ−１、ＣＴｎを含み、コラムデコーダー１２２は、複数のコラムパストランジスタートランジスターＣＴ１’、ＣＴ２’、…、ＣＴｎ−１’、ＣＴｎ’を含む。各メモリーセル１０５は、ワードラインＷＬを経てローパストランジスターＲＴ１〜ＲＴｍの何れか１つとローパストランジスターＲＴ１’〜ＲＴｍ’の何れか１つとに結合する。同様に、各メモリーセル１０５は、ビットラインＢＬを経てコラムパストランジスターＣＴ１〜ＣＴｎの何れか１つとコラムパストランジスターＣＴ１’〜ＣＴｎ’の何れか１つとに結合する。図９の実施形態において、メモリーコントローラ（図示せず）は、特定メモリーセル１０５に最も近いロー及びコラムデコーダーをそのメモリーセルを選択するために使うことができる。
【００２５】
図１０は、本発明の他の実施形態によるローデコーダー１１０のローパストランジスターＲＴ１〜ＲＴｍ、及びローデコーダー１１２のローパストランジスターＲＴ１’〜ＲＴｍ’のチャンネル幅の変化を示すグラフであり、図１１は、本発明の他の実施形態によるコラムデコーダー１２０のコラムパストランジスターＣＴ１〜ＣＴｎ、及びコラムデコーダー１２２のコラムパストランジスターＣＴ１’〜ＣＴｎ’のチャンネル幅の変化を示すグラフである。図１０に示すように、ローパストランジスターＲＴ１〜ＲＴｃ、ＲＴ１’〜ＲＴｃ’の中でコラムデコーダー１２０に近いものは、コラムデコーダー１２０から遠く離れたものより狭いチャンネル幅を有する。同様に、ローパストランジスターＲＴｃ〜ＲＴｍ、ＲＴｃ’〜ＲＴｍ’の中でコラムデコーダー１２２に近いものは、コラムデコーダー１２２から遠く離れたものより狭いチャンネル幅を有する。同様に、図１１に示すように、コラムパストランジスターＣＴ１〜ＣＴｃ、ＣＴ１’〜ＣＴｃ’の中でローデコーダー１１０に近いものは、ローデコーダー１１０から遠く離れたものに比べて狭いチャンネル幅を有し、コラムパストランジスターＣＴｃ〜ＣＴｎ、ＣＴｃ’〜ＣＴｎ’の中でローデコーダー１１２に近いものは、ローデコーダー１１２から遠く離れたものより狭いチャンネル幅を有する。
【００２６】
従って、図９と図１０及び図１１を参照すると、ワードラインＷＬ及びビットラインＢＬの各々に沿うあらゆるロー及びコラムデコーダー１１０、１１２、１２０、１２２から離れて配置されるために総ライン抵抗が最も大きいセンターに位置したメモリーセル１０５ｅは、最も大きいチャンネル幅を有するローパストランジスターＲＴｃ、ＲＴｃ’、及びコラムパストランジスターＣＴｃ、ＣＴｃ’に結合される。同様に、ワードラインＷＬ及びビットラインＢＬの各々に沿うロー及びコラムデコーダー１１０、１１２、１２０、１２２の中から少なくとも２つに近く配置されるために最も小さな総ライン抵抗を有するメモリーセル１０５ａ、１０５ｂ、１０５ｃ、１０５ｄは、最も狭いチャンネル幅を有するロー及びコラムトランジスターに結合される。特に、メモリーセル１０５ａは、ロー及びコラムパストランジスターＲＴ１、ＣＴ１に結合され、メモリーセル１０５ｂは、ロー及びコラムパストランジスターＲＴｍ、ＣＴ１’に結合され、メモリーセル１０５ｃは、ロー及びコラムパストランジスターＲＴｍ’、ＣＴｎ’に結合され、そしてメモリーセル１０５ｄは、ロー及びコラムパストランジスターＲＴ１’、ＣＴｎに結合される。
【００２７】
図１２は、本発明の他の実施形態によるローデコーダー１１０のローパストランジスターＲＴ１〜ＲＴｍ、及びローデコーダー１１２のローパストランジスターＲＴ１’〜ＲＴｍ’のチャンネル長さの変化を示すグラフであり、図１３は、本発明の他の実施形態によるコラムデコーダー１２０のコラムパストランジスターＣＴ１〜ＣＴｎ、及びコラムデコーダー１２２のコラムパストランジスターＣＴ１’〜ＣＴｎ’のチャンネル長さの変化を示すグラフである。図１２に示すように、ローパストランジスターＲＴ１〜ＲＴｃ、ＲＴ１’〜ＲＴｃ’の中でコラムデコーダー１２０に近いものは、コラムデコーダー１２０から遠く離れたものに比べて大きいチャンネル長さを有する。同様に、ローパストランジスターＲＴｃ〜ＲＴｍ、ＲＴｃ’〜ＲＴｍ’の中でコラムデコーダー１２２に近いものは、コラムデコーダー１２２から遠く離れたものに比べて大きいチャンネル長さを有する。同様に、図１３に示すように、コラムパストランジスターＣＴ１〜ＣＴｃ、ＣＴ１’〜ＣＴｃ’の中でローデコーダー１１０に近いものは、ローデコーダー１１０から遠く離れたものより大きいチャンネル長さを有し、コラムパストランジスターＣＴｃ〜ＣＴｎ、ＣＴｃ’〜ＣＴｎ’の中でローデコーダー１１２に近いものは、ローデコーダー１１２から遠く離れたものより大きいチャンネル長さを有する。
【００２８】
従って、図９と図１２及び図１３を参照すると、ワードラインＷＬ及びビットラインＢＬに沿ってロー及びコラムデコーダー１１０、１１２、１２０、１２２から離れて配置されるために最も大きいライン抵抗を有するセンターに位置したメモリーセル１０５ｅは、最も短いチャンネル長さを有するローパストランジスターＲＴｃ、ＲＴｃ’、及びコラムパストランジスターＣＴｃ、ＣＴｃ’に結合される。同様に、ワードラインＷＬ及びビットラインＢＬの各々に沿うロー及びコラムデコーダー１１０、１１２、１２０、１２２の中から少なくとも２つに近く配置されるために最も小さな総ライン抵抗を有するメモリーセル１０５ａ、１０５ｂ、１０５ｃ、１０５ｄは、最も大きいチャンネル長さを有するロー及びコラムパストランジスターに結合される。特に、メモリーセル１０５ａは、ロー及びコラムパストランジスターＲＴ１、ＣＴ１に結合され、メモリーセル１０５ｂは、ロー及びコラムパストランジスターＲＴｍ、ＣＴ１’に結合され、メモリーセル１０５ｃは、ロー及びコラムパストランジスターＲＴｍ’、ＣＴｎ’に結合され、そしてメモリーセル１０５ｄは、ロー及びコラムパストランジスターＲＴ１’、ＣＴｎに結合される。
【００２９】
図１４は、本発明の一実施形態による抵抗ランダムアクセスメモリー（ＲＲＭＡ）素子を示す斜視図である。図１４に示すように、ＲＲＡＭ素子９１０は、上部電極１４と下部電極１２との間に結合された抵抗格納要素１８（例、ペロブスカイト物質）、及びダイオード１６を含む。上部電極１４の各々は、ワードラインＷＬに対応及び／又は結合され、下部電極１２の各々は、ビットラインＢＬに対応及び／又は結合される（その逆もまた同様である）。抵抗格納要素１８の抵抗レベルは、上部電極１４及び下部電極１２に印加された電圧によって変わることができる。従って、抵抗格納要素１８とダイオード１６は、上述したメモリーセル１０５の中の何れか１つのような可変抵抗メモリーセルを定義することができる。抵抗格納要素１８とダイオード１６とを含むメモリーセルは、選択される時、同じ電流経路の上にある上部電極１４及び下部電極１２に結合される。
【００３０】
図１５は、本発明の一実施形態による磁気ランダムアクセスメモリー（ＭＲＡＭ）素子を示す斜視図である。図１５に示すように、ＭＲＡＭ素子１０２０は、上部電極２４と下部電極２２との間に結合された基準層２５、バリアー層２６、及びデータ層２７を含む。上部電極２４の各々は、ワードラインＷＬに対応及び／又は結合され、下部電極２２の各々は、ビットラインＢＬに対応及び／又は結合される（その逆もまた同様である）。基準層２５、バリアー層２６、及びデータ層２７は、磁気トンネル接合（ＭＴＪ）格納要素を定義する。特に、基準層２５は、“固定された”強磁性層を提供でき、データ層２７は、“自由”強磁性層を提供でき、従って、磁気格納要素の抵抗は、基準層２５の磁化方向対応データ層２７の磁化方向によって変わることができる。このように、基準層２５、バリアー層２６、及びデータ層２７は、上述したメモリーセル１０５の中の何れか１つのように、選択される時、同一電流経路の上にある上部電極２４及び下部電極２２と電気的に結合される可変抵抗メモリーセルを定義する。
【００３１】
図１６は、本発明の一実施形態による相変化ランダムアクセスメモリー（ＰＲＡＭ）素子を示す斜視図である。図１６に示すように、ＰＲＡＭ素子１１３０は、ダイオード或いはトランジスター３５、伝導性、或いは加熱要素３６、相変化物質層３７（例、カルコゲン化合物）、及びコンタクト層３８を含み、これらは上部電極３４と下部電極３２との間に結合される。上部電極３４の各々は、ワードラインＷＬに対応及び／又は結合され、下部電極３２の各々は、ビットラインＢＬに対応及び／又は結合される（その逆もまた同様である）。ダイオード或いはトランジスター３５、加熱要素３６、相変化物質層３７、及びコンタクト層３８は、相変化格納要素を提供する。特に、相変化物質層３７は、加熱要素３６を経て印加される電気的信号によって、低抵抗の結晶質状態と高低抗の非晶質状態とに変化する。このように、ダイオード或いはトランジスター３５、加熱要素３６、相変化物質層３７、及びコンタクト層３８は、上述したメモリーセル１０５の中の何れか１つのように、選択される時、同一電流経路の上にある上部電極３４及び下部電極３２と電気的に結合される可変抵抗メモリーセルを定義する。
【００３２】
図１７は、本発明の一実施形態によるデータ格納装置を示すブロックダイアグラムである。図１７に示すように、データ格納装置１２００は、メモリー素子１２１０と、これに結合されたメモリーコントローラ１２２０とを含む。メモリーコントローラ１２２０は、バス１２２６を経て通信できるように結合されたメモリーインターフェースユニット１２２５、ホストインターフェースユニット１２２３、中央処理処置（ＣＰＵ）１２２２、及び静的ランダムアクセスメモリー（ＳＲＡＭ）ユニット１２２１を含む。ホストインターフェースユニット１２２３は、外部ホスト装置（図示せず）と通信できるように配置することができる。メモリー素子１２１０は、図１〜図１６を参照して説明した１つ或いはそれ以上のメモリー素子及び／又はメモリーセルを含むことができる。
【００３３】
図１８は、本発明の一実施形態による電子システムを示すブロックダイアグラムである。図１８に示すように、電子システム１３００は、バス１３６０を経て通信できるように結合されたメモリーユニット１３１０、ランダムアクセスメモリー（ＲＡＭ）ユニット１３４０、そしてユーザーインターフェース１３５０を含む。メモリーユニット１３１０は、メモリーコントローラ１３１２と可変抵抗メモリー１３１１を含むことができる。メモリーコントローラ１３１２は、例えば図１７を参照して説明したメモリーコントローラ１２２０と類似構成とすることができる。可変抵抗メモリー１３１１は、図１〜図１６を参照して説明した１つ或いはそれ以上のメモリー素子及び／又はメモリーセルを含むことができる。
【００３４】
一般的に、本発明の実施形態は、メモリーセルアレイで相異なる位置にあるメモリーセルの総ライン抵抗の差を少なくとも部分的に補償できる相異なる抵抗を有するトランジスター及び／又はダイオードを含む。上述した実施形態は、同一電流経路の上にあるビットライン及びワードラインに電気的に結合される選択されたメモリーセルが配列されたいかなるメモリー素子にも応用できる。
【００３５】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００３６】
１０    抵抗メモリー素子
１２、２２、３２    下部電極
１４、２４、３４    上部電極
１６    ダイオード
１８    抵抗格納要素
２０    メモリー素子
２５    基準層
２６    バリアー層
２７    データ層
３５    ダイオード或いはトランジスター
３６    加熱要素
３７    相変化物質層
３８    コンタクト層
１００    メモリーセルアレイ
１０５    メモリーセル
１１０、１１２    ローデコーダー（周辺要素）
１２０、１２２    コラムデコーダー（周辺要素）
２１０    可変抵抗メモリー要素
２２０    ダイオード要素
３００    パストランジスター
３０５    ソース領域
３１０    ドレーン領域
９１０    ＲＲＡＭ素子
１０２０    ＭＲＡＭ素子
１１３０  ＰＲＡＭ素子
１２００    データ格納装置
１２１０    メモリー素子
１２２０、１３１２    メモリーコントローラ
１２２１    静的ランダムアクセスメモリー（ＳＲＡＭ）ユニット
１２２２、１３３０    中央処理処置（ＣＰＵ）
１２２３    ホストインターフェースユニット
１２２５    メモリーインターフェースユニット
１２２６、１３６０    バス
１３００    電子システム
１３１０    メモリーユニット
１３１１    可変抵抗メモリー
１３４０    ランダムアクセスメモリー（ＲＡＭ）ユニット
１３５０    ユーザーインターフェース
【図１】
2010218681.tif 000003
【図２】
2010218681.tif 000004
【図３】
2010218681.tif 000005
【図４】
2010218681.tif 000006
【図５】
2010218681.tif 000007
【図６】
2010218681.tif 000008
【図７】
2010218681.tif 000009
【図８】
2010218681.tif 000010
【図９】
2010218681.tif 000011
【図１０】
2010218681.tif 000012
【図１１】
2010218681.tif 000013
【図１２】
2010218681.tif 000014
【図１３】
2010218681.tif 000015
【図１４】
2010218681.tif 000016
【図１５】
2010218681.tif 000017
【図１６】
2010218681.tif 000018
【図１７】
2010218681.tif 000019
【図１８】
2010218681.tif 000020