(57)【要約】【課題】入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができるＡ／Ｄ変換回路を提供する。【解決手段】入力アナログ電圧と比較電圧の大小を判定する比較回路ＣＭＰと、該比較回路の判定結果を順次取り込むレジスタＳＡＲと、該レジスタの値を電圧に変換し前記比較電圧とするローカルＤＡ変換回路とを備えた逐次比較型ＡＤ変換回路において、第１の電圧群の中から一つを選択してＡ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧としてローカルＤＡ変換回路へ供給する選択手段ＳＥＬ１と、電圧値の低い第２の電圧群の中から一つを選択して電圧範囲の下限値を与える第２基準電圧として供給する選択手段ＳＥＬ２と、前記第１選択手段と第２選択手段における選択状態を決定する値を設定するレジスタＲＥＧ１とを設けた。【選択図】図１
2010109963.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
第１の電圧群の中から一つを選択してＡ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧として前記ローカルＤＡ変換回路へ供給する第１選択手段と、
前記第１の電圧群で選択した値よりも電圧値の低い値を第２の電圧群の中から一つ選択して前記電圧範囲の下限値を与える第２基準電圧として前記ローカルＤＡ変換回路へ供給する第２選択手段と、
前記第１選択手段と第２選択手段における選択状態を決定する値を設定するための第２レジスタと、
を備えることを特徴とする逐次比較型ＡＤ変換回路。
【請求項２】
入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
Ａ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧および下限値を与える第２基準電圧を生成して前記ローカルＤＡ変換回路へ供給する基準電圧発生回路と、
前記第１基準電圧および第２基準電圧の電圧値を設定するための第２レジスタと、
を備え、前記基準電圧発生回路は前記第２レジスタの設定値に応じて生成する電圧を変えることを特徴とする逐次比較型ＡＤ変換回路。
【請求項３】
前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、を備え、
前記切替えスイッチ回路は、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の他方の端子に前記第１基準電圧もしくは第２基準電圧を印加することを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
【請求項４】
前記ローカルＤＡ変換回路は、前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す第３選択手段とを備え、
前記切替えスイッチ回路は前記第１レジスタの上位側の複数ビットの値に応じて接続状態が決定され、
前記第３選択手段は前記第１レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、
前記第３選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加されることを特徴とする請求項３に記載の逐次比較型ＡＤ変換回路。
【請求項５】
前記ローカルＤＡ変換回路は、前記第１ノードに印加される電圧を選択する第４選択手段と、前記第２ノードに印加される電圧を選択する第５選択手段と、を備え、
前記第４選択手段と第５選択手段は、前記第２レジスタの値に応じて選択状態が決定されることを特徴とする請求項４に記載の逐次比較型ＡＤ変換回路。
【請求項６】
前記比較回路は、ＣＭＯＳインバータと該インバータの入出力端子間に設けられたスイッチ素子とを有し、前記第１の期間に前記スイッチ素子がオン状態にされて、前記複数の重み容量の共通端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、前記第２の期間に前記スイッチ素子がオフ状態にされて前記ＣＭＯＳインバータが入力電圧を増幅するように構成されていることを特徴とする請求項３〜５のいずれかに記載の逐次比較型ＡＤ変換回路。
【請求項７】
複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するための第６選択手段と、該第６選択手段における選択状態を決定する値を設定するための第３レジスタとを備え、
前記第６選択手段によって前記複数のアナログ信号を順次選択して時分割でＡＤ変換するように構成されていることを特徴とする請求項１〜６のいずれかに記載の逐次比較型ＡＤ変換回路。
【請求項８】
請求項１〜７のいずれかに記載の逐次比較型ＡＤ変換回路と、該ＡＤ変換回路の出力を受けて制御信号を出力するＣＰＵと、を備え、
前記ＡＤ変換回路によるＡＤ変換の開始前に前記ＣＰＵによって前記第２レジスタの値が設定されるように構成されていることを特徴とする制御用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換回路における変換可能な電圧範囲（ＦＳＲ）を切り替える技術に関し、例えば電荷分配型のローカルＤＡＣ（ＤＡ変換回路）とチョッパ型コンパレータを備えたＡＤ変換回路およびそれを内蔵した制御用半導体集積回路に利用して好適な技術に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは電池の電圧や温度等を監視して制御を行っている。そのため、機器には電池の電圧や温度等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。
【０００３】
複数のアナログ信号を処理する場合に、その信号の数だけＡ／Ｄ変換回路を用意することは、コストの低減、機器の小型化を図る上で問題がある。そこで、複数のアナログ信号をＡ／Ｄ変換する場合には、マルチプレクサを用いて複数のアナログ信号を切り替え、１つのＡ／Ｄ変換回路により時分割でディジタル信号に変換する方法が取られている。
【０００４】
一般に、ｎビットのＡ／Ｄ変換回路の最小変換単位である１ＬＳＢ（Least Significant Bit）は、１ＬＳＢ＝ＦＳＲ／２ｎで表される。ここで、ＦＳＲ（Full Scale Range）は、Ａ／Ｄ変換回路の変換可能な電圧範囲であり、１ＬＳＢが小さいほどＡ／Ｄ変換回路の変換精度が高くなる。つまり、同じビット数のＡ／Ｄ変換回路であれば、ＦＳＲが小さい方が１ＬＳＢは小さくなり、変換誤差は小さくなる。一方、入力のオーバーレンジを防ぐため、アナログ入力信号の電圧変動範囲を全て含む範囲にＦＳＲを設定する必要がある。
【０００５】
そのため、従来は、マルチプレクサを用いて複数のアナログ信号を切り替えて、１つのＡ／Ｄ変換回路で時分割処理する場合、全ての信号の電圧変動範囲がＡ／Ｄ変換回路の変換可能な電圧範囲であるＦＳＲ内に収まるようにＦＳＲを設定していた。すなわち、最も電圧変動の大きいアナログ信号に合わせてＦＳＲを設定し、Ａ／Ｄ変換を行っていた。
【０００６】
しかしながら、最も電圧変動の大きいアナログ信号に合わせてＦＳＲを設定してしまうと、電圧変動の小さいアナログ信号にとっては１ＬＳＢが大きくなりすぎ、小さな電圧変化を検出することが困難となる。そこで、変換対象のアナログ信号の電圧変動範囲に応じてＡ／Ｄ変換回路の基準電圧を切り替えて、ＦＳＲの上限値を変更することによりＡ／Ｄ変換精度を向上させるようにした発明が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−０２００２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１に記載されている発明は、図９（Ａ）に破線で示すように電圧変動の小さいアナログ信号の入力レベルが低い場合には有効であった。しかし、図９（Ｂ）に破線で示すように電圧変動は小さいが入力レベルが高いアナログ信号の場合には、ＦＳＲをあまり小さくすることができないため、Ａ／Ｄ変換回路の分解能を充分に向上させることができないという課題がある。なお、図９において、ＦＳＲは変更前のＡ／Ｄ変換電圧範囲、ＦＳＲ’は変更後のＡ／Ｄ変換電圧範囲である。
【０００９】
また、上記のような電圧変動の異なる複数のアナログ信号を１つのＡ／Ｄ変換回路によって時分割でＡ／Ｄ変換処理する場合のみでなく、動作状況もしくはモードによって入力アナログ信号の電圧変動範囲が変化する場合もあるが、上記特許文献１に記載されている発明を適用したＡ／Ｄ変換回路では、そのような動作状況やモードの変化に対応することができないという課題がある。
【００１０】
この発明の目的は、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができるＡ／Ｄ変換回路を提供することにある。
【００１１】
この発明の他の目的は、動作状況に応じてＦＳＲを変化させて、アナログ信号が入力される制御装置にとって最適なＡ／Ｄ変換結果を得ることができるＡ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、この発明は、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、第１の電圧群の中から一つを選択してＡ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧として前記ローカルＤＡ変換回路へ供給する第１選択手段と、前記第１の電圧群で選択した値よりも電圧値の低い値を第２の電圧群の中から一つ選択して前記電圧範囲の下限値を与える第２基準電圧として前記ローカルＤＡ変換回路へ供給する第２選択手段と、前記第１選択手段と第２選択手段における選択状態を決定する値を設定するための第２レジスタと、を設けるようにしたものである。
【００１３】
また、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、Ａ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧および下限値を与える第２基準電圧を生成して前記ローカルＤＡ変換回路へ供給する基準電圧発生回路と、前記第１基準電圧および第２基準電圧の電圧値を設定するための第２レジスタと、を備え、前記基準電圧発生回路は前記第２レジスタの設定値に応じて生成する電圧を変えるように構成しても良い。
【００１４】
上記した構成によれば、Ａ／Ｄ変換可能な電圧範囲の上限値はもちろんのこと下限値も自由に設定することができるため、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができる。
【００１５】
ここで、望ましくは、前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、を備え、前記切替えスイッチ回路は、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の他方の端子に前記第１基準電圧もしくは第２基準電圧を印加するように構成する。これにより、ローカルＤＡ変換回路の回路構成を変更することなく、容易にＦＳＲを変化させることができる。
【００１６】
また、望ましくは、前記ローカルＤＡ変換回路は、前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す第３選択手段とを備え、前記切替えスイッチ回路は前記第１レジスタの上位側の複数ビットの値に応じて接続状態が決定され、前記第３選択手段は前記第１レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、前記第３選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加されるようにする。これにより、ＡＤ変換回路の変換ビット数が大きい場合にもローカルＤＡ変換回路の回路規模の増大を抑えることができる。
【００１７】
さらに、望ましくは、前記ローカルＤＡ変換回路は、前記第１ノードに印加される電圧を選択する第４選択手段と、前記第２ノードに印加される電圧を選択する第５選択手段と、を備え、前記第４選択手段と第５選択手段は、前記第２レジスタの値に応じて選択状態が決定されるようにする。これにより、ラダー抵抗に流れる電流によって重み容量の端子に印加される基準電圧がずれるのを防止することができる。
【００１８】
また、望ましくは、前記比較回路は、ＣＭＯＳインバータと該インバータの入出力端子間に設けられたスイッチ素子とを有し、所定の期間に前記スイッチ素子がオン状態にされて、前記複数の重み容量の共通端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、前記第２の期間に前記スイッチ素子がオフ状態にされて前記ＣＭＯＳインバータが入力電圧を増幅するように構成する。これにより、回路を構成する素子の数が多い差動増幅回路のようなコンパレータを用いることなく、入力アナログ電圧と比較電圧の大小を判定することができる。
【００１９】
さらに、望ましくは、複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するための第６選択手段と、該第６選択手段における選択状態を決定する値を設定するための第３レジスタとを備え、前記第６選択手段によって前記複数のアナログ信号を順次選択して時分割でＡＤ変換するように構成する。これにより、複数のアナログ信号を１つのＡ／Ｄ変換回路でＡ／Ｄ変換することができ、回路の規模ひいてはチップ面積を低減することができる。
【００２０】
さらに、本願の他の発明は、上記のように構成された逐次比較型ＡＤ変換回路と、該ＡＤ変換回路の出力を受けて制御信号を出力するＣＰＵと、を備え、前記ＡＤ変換回路によるＡＤ変換の開始前に前記ＣＰＵによって前記第２レジスタの値が設定されるように制御用半導体集積回路を構成したものである。これにより、一つのアナログ信号を動作状態もしくは動作モードに応じて異なる分解能でＡＤ変換することができる。
【発明の効果】
【００２１】
本発明によれば、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対するＡ／Ｄ変換回路の分解能を充分に向上させることができる。また、動作状況に応じてＦＳＲを変化させて、アナログ信号が入力される制御装置にとって最適なＡ／Ｄ変換結果を得ることができるＡ／Ｄ変換回路を実現できるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示すブロック図である。
【図２】本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示すブロック図である。
【図３】実施形態のＡＤ変換回路におけるローカルＤＡ変換回路の実施例を示すもので、（Ａ）は入力信号のサンプリング状態、（Ｂ）は比較判定状態を示す回路図である。
【図４】実施形態のＡＤ変換回路におけるローカルＤＡ変換回路の他の実施例を示す回路図である。
【図５】図４の実施例のローカルＤＡ変換回路の第１の変形例を示す回路図である。
【図６】図４の実施例のローカルＤＡ変換回路の第２の変形例を示す回路図である。
【図７】図３の実施例のローカルＤＡ変換回路の変形例を示す回路図である。
【図８】実施形態のＡＤ変換回路におけるコンパレータの他の例を示す回路図である。
【図９】（Ａ）、（Ｂ）は従来のＦＳＲ変更可能なＡＤ変換回路における入力信号とＦＳＲとの関係を示す波形図、（Ｃ）は本発明にかかるＡＤ変換回路における入力信号とＦＳＲとの関係を示す波形図である。
【図１０】第１の実施形態のＡＤ変換回路を適用して好適な応用システムの一例として二次電池の充電制御システムの概略構成を示すブロック図である。
【図１１】基準電圧発生回路の第１の実施例を示す回路構成図である。
【図１２】基準電圧発生回路の第２の実施例を示す回路構成図である。
【図１３】基準電圧発生回路の第２の実施例の変形例を示す回路構成図である。
【図１４】基準電圧発生回路の第３の実施例を示す回路構成図である。
【図１５】基準電圧発生回路の第３の実施例の変形例を示す回路構成図である。
【図１６】図１５の基準電圧発生回路のより具体的な回路例を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００２４】
図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子ＩＮに入力されたアナログ電圧Ｖinが入力される比較回路ＣＭＰと、該比較回路ＣＭＰの出力を順次取り込む逐次比較レジスタＳＡＲと、該レジスタＳＡＲから出力される信号によって内部のスイッチが切り替わることでＳＡＲの出力コードをＤＡ変換した電圧を上記比較回路ＣＭＰの他方の入力端子へ出力するローカルＤＡ変換回路ＤＡＣとを備える。
【００２５】
さらに、ＡＤ変換回路は、ローカルＤＡ変換回路ＤＡＣにおけるＤＡ変換に必要な複数の基準電圧を生成する基準電圧発生回路ＲＶＧと、基準電圧発生回路ＲＶＧにより生成された基準電圧Ｖref_h1〜Ｖref_hn，Ｖref_l1〜Ｖref_lnのうちいずれかをそれぞれ選択してローカルＤＡ変換回路ＤＡＣへ供給する複数のスイッチＳ１１〜Ｓ１ｎ，Ｓ２１〜Ｓ２ｎからなるセレクタＳＥＬ１，ＳＥＬ２と、該セレクタＳＥＬ１，ＳＥＬ２内のスイッチのオン、オフ状態を設定するレジスタＲＥＧ１とを備える。
【００２６】
上記レジスタＲＥＧ１は、システム全体を制御するＣＰＵ（中央処理ユニット）によって設定が行われる。基準電圧発生回路ＲＶＧは、比較回路ＣＭＰやローカルＤＡ変換回路ＤＡＣと同一の半導体チップ上でなく外部にあっても良い。この実施形態では、チップ外部から基準となる電圧Ｖrefを１つ受けてそれを分圧する抵抗分圧回路をチップ内部に設けて、上記基準電圧Ｖref_h1〜Ｖref_hn，Ｖref_l1〜Ｖref_lnを生成するようにしている。
【００２７】
スイッチＳ１１〜Ｓ１ｎはＡＤ変換可能な電圧範囲であるＦＳＲ（Full Scale Range）の上限値となる電圧としてＶref_h1〜Ｖref_hnの中からいずれか１つを、またスイッチＳ２１〜Ｓ２ｎはＦＳＲの下限値となる電圧としてＶref_l1〜Ｖref_lnの中からいずれか１つを選択する。この実施形態では、ＦＳＲの上限値と下限値に対応してそれぞれｎ個のスイッチを設けているが、スイッチの数は異なっていてもよい。上記各電圧の大小関係を不等式で示すと、ＡＶＤＤ＞Ｖref_h＞Ｖref_l＞ＡＧＮＤである。ここで、ＡＶＤＤは電源電圧、ＡＧＮＤは接地電位である。
【００２８】
この実施形態のＡＤ変換回路は、観測したい信号すなわちディジタル信号に変換したい信号の電圧変動範囲の大きさあるいはレベルが、動作状況あるいは動作モードによって変化する場合に、電圧変動範囲に合わせてレジスタＲＥＧ１の値を書き換えることでＦＳＲの上限値と下限値を切り替える。これによって、電圧変動が小さいときにはＦＳＲを狭くして分解能を高くすることができる。
【００２９】
もともとＡＤ変換回路の分解能（変換精度）は、ＦＳＲとビット数で決定される。例えば、１０ビットのＡＤ変換回路においてＦＳＲが３Ｖ（ボルト）であれば、分解能は約３ｍＶ（＝３／２10Ｖ）である。ここで、検出したい信号変化量が１ｍＶであった場合、ＦＳＲが３Ｖであるとすると１２ビットのＡＤ変換回路が必要となり、回路の設計変更をしなければならない。しかし、観測対象の信号の変化量が１Ｖであれば、ＦＳＲを１Ｖに設定することによって分解能を高めて１０ビットのＡＤ変換回路であっても１ｍＶの信号変化を検出することができる。
【００３０】
また、特許文献１に記載されているＡＤ変換回路は、ＦＳＲの上限値である基準電圧Ｖrefを変更するものであるため、図９（Ａ）のように電圧変動の小さいアナログ信号の入力レベルがＡＧＮＤ〜１Ｖのように低い場合には、ＦＳＲをＦＳＲ’に変更して分解能を高めることが可能である。しかし、ＦＳＲの下限値を変更することはできないため、アナログ信号の変動範囲が同じ１Ｖでも入力レベルが２Ｖ〜３Ｖのように高い場合には、ＦＳＲは図９（Ｂ）のようにＡＧＮＤ〜３Ｖに設定しなければならず、分解能を１ｍＶまで高めることはできなかった。
【００３１】
なお、このような場合、特許文献１に記載されているＡＤ変換回路でも、入力端子の前段にレベルシフト回路を設けて観測対象の２Ｖ〜３Ｖの信号を０Ｖ〜１Ｖの信号にレベルシフトすれば分解能を高くして検出することもできるが、余分な外付け回路を追加する必要があり、面積の増加やコストアップを招くとともにレベルシフト回路のばらつきなどで誤差が増加するという不具合がある。これに対し、本実施形態のＡＤ変換回路によれば、回路の設計変更や回路の追加を行うことなく、単にレジスタの設定値を変更するだけで、図９（Ｃ）のように、入力レベルが高く変動範囲の小さな信号についても最適なＦＳＲ’を設定して容易に分解能を高めることができる。
【００３２】
図２は、本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す。図２に示されているＡＤ変換回路は、複数のアナログ入力端子ＩＮ1〜ＩＮn、これらの入力端子に入力されたアナログ入力Ｖin 1〜Ｖin nのうちいずれか１つを選択して比較回路ＣＭＰへ供給する複数のスイッチＳ３１〜Ｓ３ｎからなるセレクタＳＥＬ３と、該セレクタＳＥＬ３内のスイッチのオン、オフ状態を設定する入力選択レジスタＲＥＧ２とを、図１のＡＤ変換回路に追加したものである。
【００３３】
入力選択レジスタＲＥＧ２は、例えばクロック信号が入力されるたびに「１」が立っているビットがシフトするシフトレジスタにより構成し、「１」が立っているビットに対応するスイッチをオン状態にさせることで、アナログ入力Ｖin1〜Ｖinnを順番に比較回路ＣＭＰへ供給させて、時分割方式でＡＤ変換を行わせるように構成することができる。
【００３４】
この実施形態のＡＤ変換回路においては、観測したい信号が複数ありそれぞれの信号の電圧変動範囲の大きさやレベルが異なっている場合に、電圧変動範囲に合わせてレジスタＲＥＧ１の値を設定し、ＦＳＲの上限値と下限値を切り替えることによって、電圧変動が小さい信号に対してはＦＳＲを狭くして分解能を高くすることができる。しかも、この実施形態のＡＤ変換回路は、図９（Ｃ）のように電圧変動が小さく入力レベルが高いアナログ信号についても分解能を高めることができる。
【００３５】
図３には、コンパレータがＣＭＯＳインバータを用いたいわゆるチョッパ型コンパレータである場合のローカルＤＡ変換回路の第１の実施例が示されている。チョッパ型コンパレータは、図３のように、１段のＣＭＯＳインバータＩＮＶと該インバータの入出力端子間を短絡するスイッチＳＳ１とからなるものの他、図８のように複数のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３……を、容量Ｃｃ１，Ｃｃ２……を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳＳ１，ＳＳ２，ＳＳ３……を設けた多段構成のものであってもよい。
【００３６】
この実施例のローカルＤＡ変換回路ＤＡＣは、電荷分配型のＤＡ変換回路であって、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1を含む容量アレイを有する。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、スイッチＳＳ１を介してあるいは直接的に図１または図２のコンパレータＣＭＰの入力端子に接続される。重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ０〜ＳＷn-1によって、基準電圧Ｖref_h1〜Ｖref_hn、Ｖref_l1〜Ｖref_lnまたは入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。
【００３７】
そして、上記切替えスイッチＳＷ０〜ＳＷn-1は、逐次比較レジスタＳＡＲの値とサンプリングクロックに応じて接続端子が決定される。図３（Ａ）に示されているのは、各スイッチのサンプリング期間における状態であり、切替えスイッチＳＷ０〜ＳＷn-1はすべて対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加し、入力電圧の電位に応じた電荷をチャージする。
【００３８】
図３（Ｂ）には、比較判定期間（ホールド期間）における各切替えスイッチＳＷ０〜ＳＷn-1の状態が示されている。図３（Ｂ）に示されているように、比較判定期間における切替えスイッチＳＷ０〜ＳＷn-1は、Ｖref_h1〜Ｖref_hnまたはＶref_l1〜Ｖref_lnのいずれか一方である。また、Ｖref_h1〜Ｖref_hnとＶref_l1〜Ｖref_lnのうちいずれの基準電圧が印加されるかはセレクタＳＥＬ１，ＳＥＬ２によって決定される。比較判定期間にＶref_h1〜Ｖref_hnとＶref_l1〜Ｖref_lnのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータＩＮＶの入力端子に供給される。
【００３９】
コンパレータにおいては、サンプリング期間にスイッチＳＳ１がオンされてインバータＩＮＶの入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。
【００４０】
比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０〜ＳＷn-1がレジスタＳＡＲの値に応じて基準電圧Ｖref_h1〜Ｖref_hnまたはＶref_l1〜Ｖref_lnに接続される。これにより、インバータＩＮＶの入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０〜ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチＳＳ１がオフされてインバータＩＮＶの入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。つまり、入力アナログ電圧が比較電圧よりも高いときはロウレベルの信号を、また入力アナログ電圧が比較電圧よりも低いときはハイレベルの信号を出力するコンパレータとして動作する。
【００４１】
図４には、ローカルＤＡ変換回路ＤＡＣとして電荷配分型と抵抗分圧型を組み合わせたＤＡ変換回路を使用した場合の実施例が示されている。
【００４２】
この実施例のＤＡ変換回路は、図３の実施例における重み容量Ｃ０，Ｃ１，……Ｃn-1と切替えスイッチＳＷ０〜ＳＷn-1の他に、直列形態の抵抗Ｒ１〜Ｒｎからなるラダー抵抗ＲLDと該ラダー抵抗の各ノードの電位を取り出すスイッチＳ０，Ｓ１，……Ｓn-1を設けたものである。抵抗Ｒ１〜Ｒｎは、通常は同一抵抗値に設定される。ラダー抵抗ＲLDの一方の端子にはセレクタＳＥＬ１で選択された電圧Ｖref_hが、またラダー抵抗ＲLDの一方の端子にはセレクタＳＥＬ２で選択された電圧Ｖref_lが印加される。
【００４３】
この実施例では、上記切替えスイッチＳＷ０〜ＳＷn-1はレジスタＳＡＲの上位側のビットによって制御され、上記切替えスイッチＳ０〜Ｓn-1は逐次比較レジスタＳＡＲの下位側のビットによって制御される。具体的には、ＳＡＲの下位側のビットによってラダー抵抗ＲLDの電位を使用するときは、スイッチＳ０〜Ｓn-1のうちいずれか一つがオン状態にされ、切替えスイッチＳＷ０〜ＳＷn-1はＳＷ０のみ動作し、ＳＷ１〜ＳＷn-1は動作しない。
【００４４】
また、重み容量Ｃ０，Ｃ１，……Ｃn-1を使用するときは、スイッチＳ０またはＳｎがオン状態（残りはオフ）にされて、基準電圧Ｖref_hまたはＶref_lが切替えスイッチＳＷ０を介して容量Ｃ０に伝達される。ＳＷ１〜ＳＷn-1は、サンプリング時にはＶｉｎの入力端子に接続され、比較判定時にはレジスタＳＡＲの上位側のビットに応じて基準電圧Ｖref_h1〜Ｖref_hnまたはＶref_l1〜Ｖref_lnに接続される。
【００４５】
上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば１０ビットのＤＡ変換回路では、電荷配分型のみの場合には最小容量Ｃ０の２10倍（約１０００倍）の容量が必要であったものが、Ｃ０の２5倍（３２倍）の容量と３２個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。
【００４６】
図５には、図４の実施例のローカルＤＡ変換回路の第１の変形例が示されている。図４の実施例では、ラダー抵抗ＲLDに流れる電流がセレクタＳＥＬ１を構成するスイッチを介して供給されるため、該スイッチの寄生抵抗による電圧降下で重み容量Ｃ０〜Ｃn-1に印加される電圧が低下するおそれがある。そこで、図５の変形例では、セレクタＳＥＬ１の他に、スイッチＳ１１〜Ｓ１ｎ，Ｓ２１〜Ｓ２ｎと同様なスイッチＳ１１’〜Ｓ１ｎ’，Ｓ２１’〜Ｓ２ｎ’からなるセレクタを設けて、該セレクタによって選択された電圧をラダー抵抗ＲLDの端子に供給するように構成している。
【００４７】
上記スイッチＳ１１’〜Ｓ１ｎ’，Ｓ２１’〜Ｓ２ｎ’は、逐次比較レジスタＳＡＲの設定値に応じてスイッチＳ１１〜Ｓ１ｎ，Ｓ２１〜Ｓ２ｎと同様に制御される。これによって、重み容量Ｃ０〜Ｃn-1に印加される基準電圧の低下を防止することができる。なお、図４の実施例においても、ラダー抵抗ＲLDに電流が流れることでスイッチの寄生抵抗により生じる電圧降下を見込んで、予めセレクタによって選択される電圧を高めに設定することで見かけ上の基準電圧の低下を防止することができる。
【００４８】
図６には、図４の実施例のローカルＤＡ変換回路の第２の変形例が示されている。この変形例は、スイッチの寄生抵抗による電圧降下を回避するため、スイッチＳ１１’〜Ｓ１ｎ’，Ｓ２１’〜Ｓ２ｎ’を設ける代わりに、バッファ（ボルテージフォロワ）ＢＦＦ１，ＢＦＦ２を設けたものである。なお、図３の実施例に対しても、図７のように、セレクタＳＥＬ１，ＳＥＬ２と切替えスイッチＳＷ０〜ＳＷn-1との間に、同様なバッファＢＦＦ１，ＢＦＦ２を設けて基準電圧の低下を防止するようにしてもよい。
【００４９】
次に、基準電圧発生回路の実施例について説明する。図１及び図２に示されているＡＤ変換回路における基準電圧発生回路ＲＶＧとしては、ラダー抵抗と該ラダー抵抗から取り出された電圧をそれぞれインピーダンス変換するバッファアンプ（ボルテージフォロワ）とからなるような回路が一般的に考えられる。このような回路の場合、比較的多数のバッファアンプが必要になるため回路規模が大きくなるおそれがある。以下に示す実施例は、アンプ（増幅回路）の数を減らすことができるようにした実施例である。なお、ローカルＤＡ変換回路ＤＡＣが、図３のような重み容量と切替えスイッチのみからなる場合には、バッファアンプは不要もしくは数が少なくて済む。
【００５０】
図１１は、基準電圧発生回路（ＲＶＧとＳＥＬ１，ＳＥＬ２が一体になったもの）の第１の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Ｖrefがそれぞれ入力された差動増幅回路ＡＭＰ１，ＡＭＰ２と、これらの差動増幅回路ＡＭＰ１，ＡＭＰ２の出力端子と接地点との間に直列に接続された可変抵抗ＶＲ１１，ＶＲ１２；ＶＲ２１，ＶＲ２２とから構成され、ＶＲ１１とＶＲ１２の接続ノードの電位が差動増幅回路ＡＭＰ１の反転入力端子に、またＶＲ２１とＶＲ２２の接続ノードの電位が差動増幅回路ＡＭＰ２の反転入力端子にフィードバックされるように構成されている。
【００５１】
このような構成を有することにより、差動増幅回路のイマジナリショート作用によって、差動増幅回路ＡＭＰ１はその出力をＶＲ１１とＶＲ１２の抵抗比ｒ12／（ｒ11＋ｒ12）で分圧した電圧が基準電圧Ｖrefに一致するように動作する。つまり、Ｖref・（ｒ11＋ｒ12）／ｒ12となるような電圧をＶref_hとして出力する。一方、差動増幅回路ＡＭＰ２は、Ｖref・（ｒ21＋ｒ22）／ｒ22となるような電圧をＶref_lとして出力する。従って、可変抵抗ＶＲ１１，ＶＲ１２とＶＲ２１，ＶＲ２２の比をそれぞれ適宜に設定することで任意の電圧Ｖref_hと電圧Ｖref_lを出力させることができる。
【００５２】
上記可変抵抗ＶＲ１１，ＶＲ１２；ＶＲ２１，ＶＲ２２は、複数の直列抵抗と、各抵抗の接続ノードから電圧を取り出す複数のスイッチとからなり、これらのスイッチのオン、オフ状態をＶｒｅｆ選択レジスタＲＥＧ１の設定値により制御するように構成される。
【００５３】
図１２は、基準電圧発生回路の第２の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Ｖrefがそれぞれ入力された差動増幅回路ＡＭＰ１と、この差動増幅回路ＡＭＰ１の出力端子と接地点との間に直列に接続された可変抵抗ＶＲ１１，ＶＲ１２およびＶＲ２１，ＶＲ２２とから構成され、ＶＲ１１とＶＲ１２の接続ノードの電位が差動増幅回路ＡＭＰ１の反転入力端子にフィードバックされるように構成されている。
【００５４】
この実施例でも、差動増幅回路ＡＭＰ１はその出力をＶＲ１１とＶＲ１２の抵抗比ｒ12／（ｒ11＋ｒ12）で分圧した電圧が基準電圧Ｖrefに一致するように動作する。つまり、Ｖref・（ｒ11＋ｒ12）／ｒ12となるような電圧をＶref_hとして出力する。一方、Ｖref_lは可変抵抗ＶＲ２１とＶＲ２２との接続ノードから抵抗比で分圧された電圧として出力される。従って、可変抵抗ＶＲ１１，ＶＲ１２とＶＲ２１，ＶＲ２２の比をそれぞれ適宜に設定することで任意の電圧Ｖref_hと電圧Ｖref_lを出力させることができる。この実施例は、Ｖref_h＞Ｖref_lという条件がつくことになるため、第１の実施例の回路に比べて電圧の設定範囲の自由度が低くなるが、差動増幅回路が１つで済むという利点がある。
【００５５】
図１３は、図１２の基準電圧発生回路の変形例を示す。この変形例の基準電圧発生回路は、図１２の基準電圧発生回路における可変抵抗ＶＲ２１の代わりに抵抗値が固定の抵抗Ｒ２１を使用したものである。この変形例は、Ｖref_hとＶref_lとの関係において、図１２の回路に比べてさらに自由度が低くなるという不具合があるが、可変抵抗が１つ少なくて済むという利点がある。
【００５６】
図１４は、基準電圧発生回路の第３の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Ｖrefがそれぞれ入力された差動増幅回路ＡＭＰ１と、この差動増幅回路ＡＭＰ１の出力端子と接地点との間に直列に接続された可変抵抗ＶＲ１１，ＶＲ１２とから構成され、ＶＲ１１とＶＲ１２の接続ノードの電位が差動増幅回路ＡＭＰ１の反転入力端子にフィードバックされるように構成されている。
【００５７】
そして、差動増幅回路ＡＭＰ１の出力がＶref_hとして出力されるとともに、可変抵抗ＶＲ１１とＶＲ１２との接続ノードからＶref_lが取り出されて出力されるように構成されている。この実施例は、第１の実施例の回路に比べて電圧の設定範囲の自由度が低いが、差動増幅回路が１つで済むとともに可変抵抗が２つ少なくなるという利点がある。
【００５８】
図１５は、図１４の基準電圧発生回路の変形例を示す。この変形例の基準電圧発生回路は、図１４の基準電圧発生回路における可変抵抗ＶＲ１１の代わりに抵抗値が固定の抵抗Ｒ１１を使用したものである。この変形例は、Ｖref_hとＶref_lとの関係において、図１４の回路に比べてさらに自由度が低くなるという不具合があるが、可変抵抗が１つでよいという利点がある。
【００５９】
また、図１３と図１５の変形例においては、固定抵抗Ｒ２１やＲ１１としてローカルＤＡ変換回路内のラダー抵抗ＲLDを共用して構成することができる。一例として、図１３の変形例において、固定抵抗Ｒ２１としてローカルＤＡ変換回路内のラダー抵抗ＲLD（図４参照）を共用した場合の具体的な回路例を図１６に示す。このように、基準電圧発生回路とローカルＤＡ変換回路とで抵抗を一部共用することで、回路の面積を低減できるようになるという利点がある。
【００６０】
なお、以上の実施例では、差動増幅回路を非反転増幅回路として使用した基準電圧発生回路を示したが、それに限定されず、反転入力端子（−）に外部からの基準電圧Ｖrefを入力するとともに、出力端子と非反転入力端子との間にフィードバック抵抗を入れ、直列形態の可変抵抗で分圧された電圧を非反転入力端子（＋）に入力させるように構成して、差動増幅回路を反転増幅型の回路として使用したものであってもよい。また、ローカルＤＡ変換回路ＤＡＣの構成によっては、図１１〜図１５において差動増幅回路ＡＭＰ１，ＡＭＰ２を省略した回路も可能である。例えばローカルＤＡ変換回路ＤＡＣが、図３のような重み容量と切替えスイッチのみからなる場合がそれに当たる。
【００６１】
次に、前記第１の実施形態のＡＤ変換回路を適用して好適な応用システムの一例として二次電池の充電制御システムを、図１０を用いて説明する。
【００６２】
図１０に示されているように、この充電制御システムは、交流電圧ＡＣを例えば５Ｖのような直流電圧に変換するＡＣ−ＤＣコンバータ１０により変換された直流電圧ＶＤＤによってニッケル水素電池のような二次電池２０を充電する電流制御用トランジスタＱ１と、該トランジスタＱ１のゲート制御電圧を生成するゲート制御回路３０と、二次電池２０の電圧をＡＤ変換するＡＤ変換回路４０を備えている。
【００６３】
上記ＡＤ変換回路４０により変換された信号はシステム全体を制御するＣＰＵ５０に供給され、ＣＰＵ５０はＡＤ変換回路４０により変換された信号に基づいてゲート制御回路３０に対する制御信号を生成し供給する。ＡＤ変換回路４０として第１の実施形態のＡＤ変換回路が使用されている。ＡＤ変換回路４０とＣＰＵ５０は、ＲＯＭやＲＡＭ、Ｉ／Ｏなど共に１つの半導体チップ上に例えばマイクロプロセッサもしくはマイクロコンピュータのような半導体集積回路として形成することができる。さらに、ゲート制御回路３０もそのチップに内蔵させても良い。ゲート制御回路３０は、例えばＤＡコンバータのような回路により構成できる。
【００６４】
二次電池を電源とする電子機器においては、電池の電圧が下がると誤動作を起こしたり回路が動作しなくなったりするおそれがある。そこで、ＣＰＵは通常の動作モードでは電池の電圧を監視して、電池電圧が所定の電圧以下になるとシステムの電源をオフしたりする。この場合、ＣＰＵは比較的広い電圧範囲で電池の電圧を監視すればよい。一方、二次電池を充電する充電モードでは、充電状況にもよるが、特に充電の最終段階では１．５Ｖ近傍の僅かな電圧の変化を検出して電流制御用トランジスタＱ１を制御する必要がある。
【００６５】
このようなシステムに第１の実施形態のＡＤ変換回路を適用して、通常動作モードではＦＳＲを広くして大雑把な電池電圧の監視を行う一方、充電モードではＦＳＲを狭くして僅かな電池電圧の変化を検出して電流制御用トランジスタＱ１を制御することで、精度の高い充電制御が可能となる。なお、ここでは二次電池としてニッケル水素電池をしようした場合を説明したが、リチウムイオン電池など他の二次電池を使用する場合も同様である。
【００６６】
また、ＡＤ変換回路４０の前段に、複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するためのセレクタとを設けて、時分割方式で複数のアナログ信号をＡＤ変換するとともに、入力されるアナログ信号に応じてＦＳＲを変更する機能を持たせるように構成しても良い。
【００６７】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、コンパレータがＣＭＯＳインバータを用いたチョッパ型コンパレータである場合を説明したが、差動増幅回路などからなるコンパレータである場合にも適用することができる。また、上記実施形態では、ＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは１つのインバータからなるコンパレータであってもよい。
【００６８】
さらに、コンパレータとしてチョッパ型コンパレータを使用する場合、コンパレータを構成するＣＭＯＳインバータとして、入力電圧（ローカルＤＡＣからの電圧）が印加される増幅用のトランジスタ（Ｐ−ＭＯＳ，Ｎ−ＭＯＳ）と直列に、オン、オフ制御用のトランジスタ（Ｐ−ＭＯＳ，Ｎ−ＭＯＳ）を直列に接続したクロックド・インバータ形式のインバータを用いて、その動作タイミングを制御することで低消費電力化を図るように構成しても良い。
【符号の説明】
【００６９】
ＣＭＰ  比較回路
ＳＡＲ  逐次比較レジスタ
ＤＡＣ  ローカルＤＡ変換回路
ＲＶＧ  基準電圧発生回路
ＲＥＧ１  オン、オフ状態設定用レジスタ
ＲＥＧ２  入力選択レジスタ
ＳＥＬ１，ＳＥＬ２  セレクタ
ＲLD  ラダー抵抗
Ｃ０〜Ｃn-1  重み容量
ＳＷ０〜ＳＷn-1  切替えスイッチ
１０  ＡＣ−ＤＣコンバータ
２０  二次電池
３０  ゲート制御回路
４０  ＡＤ変換回路
５０  ＣＰＵ
【図１】
2010109963.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010109963.tif 000009
【図８】
2010109963.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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