(57)【要約】【課題】書き込み制御を複雑にすることなく、高速に、且つ高精度にメモリセルの閾値を制御することが可能な書き込み手段を有する不揮発性半導体記憶装置を提供する。【解決手段】ワード電圧供給手段２０は、ベリファイ手段３０のステップ電圧加算信号に応じたワード電圧を各メモリセルに印加して書き込みを行い、ベリファイ手段３０は、各メモリセルの閾値の変化の度合いを、複数の判定レベル毎に繰り返し判定し、判定結果に応じて順次値が小さくなるステップ電圧を加算したステップ電圧加算信号をワード電圧供給手段２０に出力するプロセスを繰り返し、所定の閾値に達したメモリセルに対しては書き込みを停止させながら、各メモリセルの全ての閾値を所定の閾値に設定する。【選択図】      図１
2010009689.tif 000002
【特許請求の範囲】
【請求項１】
複数の書き込み電圧レベルのワード電圧をメモリセルアレイ上の各ワード線に供給するワード電圧供給手段と、前記複数の書き込み電圧レベルに対する前記メモリアレイの各メモリセルの閾値の変化を複数の判定レベルに対応して判定するベリファイ手段とを有する不揮発性半導体記憶装置であって、
前記ワード電圧供給手段は、最初の書き込み電圧を前記各メモリセルに印加し、その後、前記ベリファイ手段から出力されるステップ電圧加算信号に応じたワード電圧を前記各メモリセルに印加して書き込みを行い、
前記ベリファイ手段は、書き込まれた前記各メモリセルの閾値の変化の度合いを前記複数の判定レベル毎に繰り返し判定し、その判定結果に応じて変更されるステップ電圧を加算した前記ステップ電圧加算信号を前記ワード電圧供給手段に出力するプロセスを繰り返し、所定の閾値に達したメモリセルに対しては書き込みを停止させながら、前記各メモリセルの全ての閾値を前記所定の閾値に設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記最初の書き込み電圧は、前記各メモリセルのうち書き込みが早いメモリセルがオーバープログラムされないように設定された書き込み開始電圧であり、最後の判定レベルは、書き込み完了判定レベルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ステップ電圧は、書き込み完了判定レベルと最初の判定レベルとのレベル差を上回らない最大のステップ電圧と、前記複数の判定レベルのうち前記最初の判定レベルと最後の判定レベルの一つ前の判定レベルを除く各判定レベルと前記書き込み完了判定レベル間のレベル差を上回らない中間段階のステップ電圧と、前記複数の判定レベルの最後の判定レベルとその一つ前の判定レベルとのレベル差を任意の数で分割した最小ステップ電圧とを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリアレイが多値セルにより構成され、前記多値セルの各々の閾値を所定の多値の閾値に書き込みを行うため、前記多値セルの前記各々の閾値に対する前記複数の判定レベルに対応するステップ電圧を発生する動作を繰り返して前記書き込みを行い、所定の閾値に達したメモリセルに対しては書き込みを完了させながら、前記多値セルの全ての閾値を前記所定の閾値に設定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記多値セルの各々に所定の閾値の書き込みを行うため、最初の書き込み電圧は、前記多値セルのうち書き込みが早いメモリセルがオーバープログラムされないように設定された書き込み開始電圧であり、最後の判定レベルは、書き込み完了判定レベルであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記多値セルの各々に対して前記複数の判定レベル毎に発生する前記ステップ電圧は、書き込み完了判定レベルと最初の判定レベルとのレベル差を上回らない最大のステップ電圧と、前記複数の判定レベルのうち前記最初の判定レベルと最後の判定レベルの一つ前の判定レベルを除く各判定レベルと前記書き込み完了判定レベル間のレベル差を上回らない中間段階のステップ電圧と、前記複数の判定レベルの最後の判定レベルとその一つ前の判定レベルとのレベル差を任意の数で分割した最小ステップ電圧とを有することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記多値セルの閾値の変化を判定するベリファイ手段が、前記多値セルの読み出し時の多値レベルを判定する複数の判定レベルと、書き込み対象セルの閾値の変化を判定する複数の判定レベルとを切り替える切換手段を有していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶の書き込みに係り、詳しくは、高速、且つ高精度にメモリセルの閾値を制御することが可能な書き込み手段を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
多値セルから成るメモリチップなど、書き込み時にメモリの閾値を高精度に制御する必要がある場合、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）などのゲート電圧ステップ方式による書き込み方式が適用される。ところが、ＩＳＰＰでは、多段階にゲート電圧をステップアップしていくため、メモリセルのバラツキにより書き込み時間が遅くなるという問題が発生する。
【０００３】
ＩＳＰＰゲート電圧ステップ方式による書き込み方式について説明する。図５は、ＩＳＰＰ電圧ステップ方式によるワード電圧とメモリセルの閾値との関係を示すセル書き込み図である。横軸は、書き込み時のワード電圧を示し、縦軸は、その条件で一定時間書き込みを行った後の、メモリセル閾値電圧Ｖｔｍを示す。
【０００４】
図５において、２本の斜め線のうち、閾値が高い側の線が、書き込みが早いセルの書き込み動作を示し、低い側の線が、書き込みが遅いセルの書き込み動作を示している。全てのメモリセルの閾値は、矢印で示されるこの２本の線の間にばらついて分布し、矢印の右端に相当するセルが書き込みの遅いメモリセルを示している。ワード線の書き込み開始電圧は、書き込み単位の全てのメモリセルに対し、書き込みが早いセルがオーバープログラムされないように設定されている。閾値が高い側の線の左側の矢印で示される範囲は、書き込みが早いセルがオーバープログラムされないように設定されるマージン電圧を示す。書き込み単位の全てのメモリセルの書き込みが完了する際のワード電圧は、書き込みの遅いメモリセルによって決定される。
【０００５】
書き込みが早いセルと書き込みの遅いメモリセルとの間の書き込み完了に必要なワード電圧のバラツキをＶｃｇ−ｒａｎｇｅとし、書き込みが早いセルがオーバープログラムされないように設定されるマージン電圧をＶｃｇ−ｍａｒｇｉｎとし、書き込み電圧が単調増加するステップ電圧をΔＶｃｇとすると、書き込み完了に必要な書き込み回数Ｎは以下の式で表される。
Ｎ＝（Ｖｃｇ−ｒａｎｇｅ＋Ｖｃｇ−ｍａｒｇｉｎ）／ΔＶｃｇ＋１
例えば、Ｖｃｇ−ｒａｎｇｅ＝１．６Ｖ、Ｖｃｇ−ｍａｒｇｉｎ＝０．５Ｖ、ΔＶｃｇ＝０．１Ｖとすると、書き込み回数Ｎは、２２回となる。
【０００６】
この書き込み動作を、再び図５において詳しく説明する。書き込み単位の全てのメモリセルの閾値Ｖｔｍ１１が、‘１１’で示される閾値バラツキで分布しているものとする。この全てのメモリセルの閾値を、‘１０’で示されるバラツキで分布している閾値Ｖｔｍ１０に変化させる書き込みを行う場合、書き込みが早いセルがオーバープログラムされないように設定されるマージン電圧の下限電圧（Ｖｃｇ１＝２．７）を、ワード電圧として書き込み単位の全てのメモリセルに印加し、変化した閾値が閾値Ｖｔｍ１０の分布に入るメモリセルがあれば、そのセルの書き込みを完了する。
【０００７】
続いてステップ電圧（ΔＶｃｇ＝０．１Ｖ）をＶｃｇ１＝２．７Ｖの電圧に連続的に加算し、加算する度に書き込みを完了したメモリセル以外のセルを読み出し、変化した閾値が閾値Ｖｔｍ１０の分布に入るメモリセルがあれば、そのセルの書き込みを完了し、ワード電圧が、ワード電圧のバラツキＶｃｇ−ｒａｎｇｅの上限に到達する電圧、Ｖｃｇ２＝５．５Ｖになるまで繰り返す。この場合、書き込み回数Ｎは、２９回となる。同様に、‘０１’で示されるバラツキで分布している閾値Ｖｔｍ０１に変化させる書き込みを行う場合は、Ｖｃｇ３＝４．５Ｖ及びＶｃｇ４＝７．２Ｖであるため、書き込み回数Ｎは、２８回となる。
【０００８】
このことから、メモリセルの閾値を所定の値に設定するための書き込み完了に要する時間は、ワード電圧を印加し、閾値の変化を判定し、書き込み完了のメモリセルを除き、次のワード電圧を印加するまでの時間をＴとすると、閾値Ｖｔｍ１０の場合は、２９・Ｔの時間を必要とし、閾値Ｖｔｍ０１の場合は、２８・Ｔの時間を必要とする。この時間を低減するには、書き込み回数Ｎを減らす必要がある。
【０００９】
特許文献１には、書き込み時間の増加を抑えつつ、書き込み後の閾値電圧の分布幅を狭めることを目的に、電気的にデータの書換えが可能な不揮発性半導体メモリセルにデータを書き込む書き込み回路であり、メモリセルに書き込み電圧と書き込み制御電圧とを供給してメモリセルに書き込みを行ってメモリセルの書き込み状態を変化させ、書き込み制御電圧の供給状態を変えて書き込み状態の変化速度を緩和し、書き込み制御電圧の供給状態を更に変えて緩和された書き込み状態の変化速度を制御し、書き込み状態の変化速度が緩和されている間にメモリセルに対する書き込みを完了させる旨の記載がされている。ところがこれによると、メモリセルの書き込み状態を変化させるために、書き込み電圧と書き込み制御電圧との２つの電圧レベルを制御して供給するため、制御が複雑となる。
【特許文献１】特開２００５−１７４４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、このような問題を解決するためになされたものであり、その目的は、書き込み制御を複雑にすることなく、高速に、且つ高精度にメモリセルの閾値を制御することが可能な書き込み手段を有する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置は、複数の書き込み電圧レベルのワード電圧をメモリセルアレイ上の各ワード線に供給するワード電圧供給手段と、複数の書き込み電圧レベルに対するメモリアレイの各メモリセルの閾値の変化を複数の判定レベルに対応して判定するベリファイ手段とを有する不揮発性半導体記憶装置であって、ワード電圧供給手段は、最初の書き込み電圧を各メモリセルに印加し、その後、ベリファイ手段から出力されるステップ電圧加算信号に応じたワード電圧を各メモリセルに印加して書き込みを行い、ベリファイ手段は、書き込まれた各メモリセルの閾値の変化の度合いを複数の判定レベル毎に繰り返し判定し、その判定結果に応じて変更されるステップ電圧を加算したステップ電圧加算信号をワード電圧供給手段に出力するプロセスを繰り返し、所定の閾値に達したメモリセルに対しては書き込みを停止させながら、各メモリセルの全ての閾値を所定の閾値に設定することを特徴とする。これにより、書き込み時のワード電圧のステップ電圧は、ベリファイの判定レベルの電圧差を基に次第に小さな値に変更される。
【００１２】
本発明の不揮発性半導体記憶装置の最初の書き込み電圧は、各メモリセルのうち書き込みが早いメモリセルがオーバープログラムされないように設定された書き込み開始電圧であり、最後の判定レベルは、書き込み完了判定レベルであることを特徴とする。これにより、書き込み開始及び終了時のオーバープログラムが抑止される。
【００１３】
本発明の不揮発性半導体記憶装置のステップ電圧は、書き込み完了判定レベルと最初の判定レベルとのレベル差を上回らない最大のステップ電圧と、複数の判定レベルのうち最初の判定レベルと最後の判定レベルの一つ前の判定レベルを除く各判定レベルと書き込み完了判定レベル間のレベル差を上回らない中間段階のステップ電圧と、複数の判定レベルの最後の判定レベルとその一つ前の判定レベルとのレベル差を任意の数で分割した最小ステップ電圧とを有することを特徴とする。これにより、書き込み回数が最少となるよう制御される。
【００１４】
本発明の不揮発性半導体記憶装置のメモリアレイが多値セルにより構成され、多値セルの各々の閾値を所定の多値の閾値に書き込みを行うため、多値セルの各々の閾値に対する複数の判定レベルに対応するステップ電圧を発生する動作を繰り返して書き込みを行い、所定の閾値に達したメモリセルに対しては書き込みを完了させながら、多値セルの全ての閾値を所定の閾値に設定することを特徴とする。これにより、多値セルにおける書き込み時のワード電圧のステップ電圧が、同様に、ベリファイの判定レベルの電圧差を基に次第に小さな値に変更される。
【００１５】
本発明の不揮発性半導体記憶装置の多値セルの各々に所定の閾値の書き込みを行うため、最初の書き込み電圧は、多値セルのうち書き込みが早いメモリセルがオーバープログラムされないように設定された書き込み開始電圧であり、最後の判定レベルは、書き込み完了判定レベルであることを特徴とする。これにより、多値セルにおける書き込み開始及び終了時のオーバープログラムが抑止される。
【００１６】
本発明の不揮発性半導体記憶装置の多値セルの各々に対して複数の判定レベル毎に発生するステップ電圧は、書き込み完了判定レベルと最初の判定レベルとのレベル差を上回らない最大のステップ電圧と、複数の判定レベルのうち最初の判定レベルと最後の判定レベルの一つ前の判定レベルを除く各判定レベルと書き込み完了判定レベル間のレベル差を上回らない中間段階のステップ電圧と、複数の判定レベルの最後の判定レベルとその一つ前の判定レベルとのレベル差を任意の数で分割した最小ステップ電圧とを有することを特徴とする。これにより、多値セルにおける書き込み回数が最少となるよう制御される。
【００１７】
本発明の不揮発性半導体記憶装置の多値セルの閾値の変化を判定するベリファイ手段が、多値セルの読み出し時の多値レベルを判定する複数の判定レベルと、書き込み対象セルの閾値の変化を判定する複数の判定レベルとを切り替える切換手段を有していることを特徴とする。これにより、簡単な切り替え操作で、メモリの用途切り替えが行なわれる。
【発明の効果】
【００１８】
本発明によれば、書き込み時のワード電圧のステップ電圧をベリファイの判定レベルの電圧差を基に次第に小さな値に変更することにより、書き込み制御を複雑にすることなく書き込み動作を行う回数を軽減ことができるため、高速、且つ高精度にメモリセルの閾値を制御することができる書き込み手段を有する不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明による不揮発性半導体記憶装置の実施例を示す装置構成のブロック図である。図１において、不揮発性半導体記憶装置１００は、メモリセルアレイ１０、ワード電圧供給手段２０、及びベリファイ手段３０を有している。ワード電圧供給手段２０は、プログラムカウンタ２２、ワード電圧発生器２４、及びＸデコーダ２６を有している。ベリファイ手段３０は、センスアンプ３３、及びベリファイチェック回路３７を有している。
【００２０】
図２は、本発明による実施例の書き込み時のワード電圧とメモリセルの閾値との関係を示すセル書き込み図である。図５との共通の項目については、説明を省略する。図１の回路を基に、図２の書き込み動作を説明する。ベリファイ手段３０は、３レベルのベリファイレベルＶ１（４Ｖ）、Ｖ２（５Ｖ）、及びＶ３（６Ｖ）を有し、初期閾値Ｖｔｍ１１が、‘１１’の領域で示される閾値バラツキで分布している書き込み単位のメモリセルを、ベリファイレベルＶ３（６Ｖ）を超えた‘００’の領域で示されるバラツキで分布している閾値Ｖｔｍ００に全て変化させる書き込みを行うとする。ただし、以下の記載では、発明内容を簡単に説明するため、図２中に丸で示す３ビットのセルを書き込み単位として説明する。
【００２１】
最初にワード電圧供給手段２０のワード電圧発生器２４は、書き込みが早いセルがオーバープログラムされないように設定されたマージン電圧の下限に到達する電圧である書き込み開始電圧（Ｖｃｇ１＝２．５Ｖ）を、Ｘデコーダ２６を介して書き込み単位の全てのメモリセルに印加する。ベリファイ手段３０のセンスアンプ３３は、変化した閾値が閾値Ｖｔｍ１０もしくはＶｔｍ０１の範囲に入るメモリセルがあるか否かを、判定レベルとなるベリファイレベルＶ１／Ｖ２／Ｖ３を基に判断し、ステップ電圧を決定する２ビットのディジタル値ＳＡＯＵＴをベリファイチェック回路３７に出力する。ベリファイチェック回路３７は、この２ビットのディジタル値を基に、ディジタル値で成るステップ電圧を加算したステップ電圧加算信号ＰＧＳＫＩＰを出力する。
【００２２】
最初に、図２中のケース１を説明する。閾値がベリファイレベルＶ１を越えて閾値Ｖｔｍ１０の範囲に入るメモリセルがなければ、全てのセルの閾値はまだ閾値Ｖｔｍ１１の範囲内に留まっているため、最大のステップ電圧であるベリファイレベルの差（Ｖ３−Ｖ１＝２ボルト）の電圧を更に加えても、ベリファイレベルＶ３をはるかに超えてオーバープログラムされるセルが発生することはない。このため、センスアンプ３３は、閾値Ｖｔｍ１０及びＶｔｍ０１の範囲に入るメモリセルが無いことを示し、ステップ電圧を決定する２ビットのディジタル値ＳＡＯＵＴ（全てのＳＡＯＵＴが‘１１’もしくは‘００’）を出力し、ベリファイチェック回路３７はこれを基に、書き込み開始電圧に最大のステップ電圧２Ｖを加えた４．５Ｖの電圧をワード電圧発生器２４に発生させるための、電圧制御信号ＰＧＳＫＩＰを出力する。プログラムカウンタ２２はこのＰＧＳＫＩＰを基に、ワード電圧制御信号ＰＧＣＯＵＮＴを出力する。ワード電圧発生器２４はこのＰＧＣＯＵＮＴを受信し、４．５Ｖのワード電圧ＶＰＷを、Ｘデコーダ２６を介してメモリセルに印加する。
【００２３】
次に、図２中のケース２を説明する。閾値がベリファイレベルＶ１を越えて閾値Ｖｔｍ１０の範囲に入るメモリセルがあり、且つ、ベリファイレベルＶ２を越えて閾値Ｖｔｍ０１の範囲に入るセルがない時、メモリセルの閾値は、閾値Ｖｔｍ００及びＶｔｍ１０及びＶｔｍ１１の両方の範囲に混在している状態にある。このため、中間段階のステップ電圧であるベリファイレベルの差（Ｖ３−Ｖ２＝１ボルト）の電圧を更に加えても、ベリファイレベルＶ３をはるかに超えてオーバープログラムされるセルが発生することはない。
【００２４】
このためセンスアンプ３３は、同様に、閾値Ｖｔｍ１０の範囲に入るメモリセルが存在し、閾値Ｖｔｍ０１の範囲に入るメモリセルが存在しないことを示す２ビットのディジタル値ＳＡＯＵＴ（全てのＳＡＯＵＴが‘１１’もしくは‘１０’もしくは‘００’）を出力し、ベリファイチェック回路３７はこれを基に、前サイクルの書き込みワード電圧４．９Ｖに、さらに中間段階のステップ電圧１Ｖを加算した５．９Ｖの電圧をワード電圧発生器２４に発生させるためのＰＧＳＫＩＰを出力する。プログラムカウンタ２２はこれを基に、ＰＧＣＯＵＮＴを出力する。ワード電圧発生器２４はこれを受信し、５．９Ｖのワード電圧ＶＰＷを、Ｘデコーダ２６を介してメモリセルに印加する。
【００２５】
次に、図２中のケース３を説明する。この場合、メモリセルの閾値は、閾値Ｖｔｍ１０、Ｖｔｍ０１及びＶｔｍ００の範囲のいずれかに混在している状態となる。このため、残された閾値Ｖｔｍ１０、Ｖｔｍ０１の範囲に混在するメモリセルの内、ベリファイレベルＶ３の近傍に分布するセルは、最終的にターゲットとする分布幅を実現するために必要な最小ステップ電圧を加えないと、ベリファイレベルＶ３をはるかに超えてオーバープログラムされるセルが発生する可能性がある。
【００２６】
このためセンスアンプ３３は、閾値Ｖｔｍ０１の範囲に入るメモリセルが存在することを示す２ビットのディジタル値ＳＡＯＵＴ（全てのセンスアンプのＳＡＯＵＴの組み合わせがケース１及び２以外のケース）を出力し、ベリファイチェック回路３７はこれを基に、例えば十分の一に分割した最小ステップ電圧（０．１Ｖ）を加算した５．５Ｖをワード電圧発生器２４に発生させるためのステップ電圧加算信号ＰＧＳＫＩＰを出力する。プログラムカウンタ２２はこれを基に、ワード電圧制御信号ＰＧＣＯＵＮＴを出力する。ワード電圧発生器２４はこれを受信し、５．５Ｖのワード電圧ＶＰＷを、Ｘデコーダ２６を介してメモリセルに印加する。
【００２７】
ベリファイ手段３０とワード電圧供給手段２０とは、この最小ステップ電圧（０．１Ｖ）を加算する動作を繰り返し、変化した閾値が閾値Ｖｔｍ００の分布に入るメモリセルがあるとセンスアンプ３３は、閾値Ｖｔｍ００の分布に入るメモリセルが存在することを示す２値のディジタル値ＳＡＯＵＴ（００）を出力する。この信号が検出されたセルは、書き込みが完了したと判断され、書き込みは停止される。全てのメモリセルの閾値が所定のベリファイレベルＶ３を超えた時点で、書き込み動作が終了する。
【００２８】
このように、ワード電圧供給手段２０による書き込み回数は、図２のケースでは、合計１２回の書き込み回数となり、書き込み回数を大幅に削減させることが可能となる。このため、書き込み時間も大幅に削減することができる。また、書き込み電圧と書き込み制御電圧との２つの電圧レベルを制御して供給する必要が無く、書き込み電圧だけの制御でよいため、複雑な制御を必要としない。
【００２９】
さらに、メモリセルアレイが多値セルで構成される場合、多値の各閾値レベルに対応させて、前述のベリファイレベルＶ３を決定し、且つ、メモリセルアレイに依存する書き込み開始電圧に対応させてベリファイレベルＶ１を決定することにより、ベリファイレベルＶ２が決定され、各閾値レベルに対する３つのベリファイレベルを決定することができる。これにより、多値セルで構成されるメモリセルアレイの各閾値の書き込み動作を高速化することが可能となる。
【００３０】
図３は、ワード線上の各メモリセルに掛かる電圧レベルとステップ電圧との関係を示すワード電圧レベル図である。最初にワード電圧供給手段２０が、ワード電圧ＶＰＷとして書き込み開始電圧を書き込み単位の全てのメモリセルに印加する。この書き込みが、例えば図１のワード線ＷＬ０とビット線ＢＬ０〜ＢＬｎとの交点に連なる各メモリセルで行われる場合がＰＧＭ区間で示され、ＢＬ０〜ＢＬｎには、次々とメモリセルのドレイン電圧が供給される。次にベリファイ手段３０は、これらのメモリセルの閾値が‘１１’で示される閾値バラツキで分布しているため、前サイクルの書き込み時ワード電圧に最大のステップ電圧（２．０Ｖ）を加算した電圧をワード電圧発生器２４に発生させるためのディジタル値ＰＧＳＫＩＰを出力する（ＰＶ期間）。ワード電圧発生器２４は前サイクルの書き込み時ワード電圧に最大のステップ電圧（２．０Ｖ）を加算した電圧となるワード電圧ＶＰＷを、Ｘデコーダ２６を介してメモリセルに印加する。
【００３１】
同様に、ベリファイ手段３０は、メモリセルの閾値が‘１０’で示される閾値バラツキで分布しているセルの存在を判定し、前サイクルの書き込み時ワード電圧に中間段階のステップ電圧（１．０Ｖ）を加算した電圧をワード電圧発生器２４に発生させるためのディジタル値ＰＧＳＫＩＰを出力する。ワード電圧発生器２４は前サイクルの書き込み時ワード電圧に中間のステップ電圧（１．０Ｖ）を加算した電圧となるワード電圧ＶＰＷを、Ｘデコーダ２６を介してメモリセルに印加する。さらにベリファイ手段３０は、メモリセルの閾値が‘０１’で示される閾値バラツキで分布しているセルの存在を判定し、前サイクルの書き込み時ワード電圧に最小ステップ電圧（０．１Ｖ）を加算した電圧をワード電圧発生器２４に発生させるためのディジタル値ＰＧＳＫＩＰを出力する。
【００３２】
ワード電圧発生器２４は前サイクルの書き込み時ワード電圧に最小ステップ電圧（０．１Ｖ）を加算した電圧となるワード電圧ＶＰＷを、Ｘデコーダ２６を介してメモリセルに印加する。引き続きワード電圧発生器２４は最小ステップ電圧（０．１Ｖ）を加算してメモリセルに印加するステップを繰り返す。ベリファイ手段３０は、この繰り返し毎、メモリセルの閾値が‘００’で示される閾値バラツキの分布に入るセルの存在を判定するとそのセルへの書き込みは停止され、全てのメモリセルの閾値が‘００’で示される閾値バラツキの分布にあると判定されると書き込みは終了する。
【００３３】
図４は、本発明によるセンスアンプの実施例を示す回路ブロック図である。図４において、センスアンプ３３は、ベリファイレベル入力切換手段３４とレベル判定手段３５とデコーダ３６とを有している。ベリファイレベル入力切換手段３４は複数のスイッチ３４−１〜４３−３から構成され、各スイッチの入力の一方には書き込み対象セルの閾値レベルを判定するベリファイレベルＶ１〜Ｖ３がそれぞれ入力され、他方には多値読み出し時に必要なリファレンスレベルＶｍ１〜Ｖｍ３がそれぞれ入力されている。
【００３４】
各スイッチの出力はレベル判定手段のレベル判定器３５−１〜３５−３の一方の入力にそれぞれ入力され、他方には書き込みにより変化したメモリセルの閾値Ｖｍｔが読み出され、入力されている。レベル判定器３５−１〜３５−３は、リファレンスレベル及びベリファイレベルを基に閾値Ｖｍｔの変化の度合いを判定し、その結果を出力する。デコーダ３６は、この判定結果から閾値Ｖｍｔが４つのステートの内の何れに属するかを示す２値のディジタル出力ＳＡＯＵＴ（‘１１’〜‘００’）の１つをベリファイチェック回路３７へ出力する。
【００３５】
このように、スイッチ３４−１〜４３−３をベリファイレベルＶ１〜Ｖ３側にオンすることにより、図１において説明した書き込み対象セルの書き込み閾値の変化を判定することができ、リファレンスレベルＶｍ１〜Ｖｍ３側にオンすることにより、段落［００２９］において説明した多値のメモリセルで構成されるメモリセルアレイにおいて、通常読み出し時の多値レベルを判定することができる。ベリファイレベルＶ１〜Ｖ３及びリファレンスレベルＶｍ１〜Ｖｍ３の供給は、各電流・電圧変換回路から供給され（図示されず）、さらにベリファイレベルＶ１〜Ｖ３は、多値の各閾値レベルに対応したベリファイレベルが切り替えられて適宜供給される。これにより、多値構成のメモリを採用する不揮発性半導体記憶装置において、通常読み出し時に使用するセンスアンプにスイッチのみを追加することにより本発明が適用できる。
【００３６】
以上説明したように、本発明によると、書き込み時のワード電圧のステップ電圧を、ベリファイの判定レベルの電圧差を基に複数の値に変更することにより、書き込み制御を複雑にすることなく、書き込み動作を行う回数を軽減ことができる。このため、非選択セルに対するドレインディスターブが緩和されるため記憶特性の信頼性が高く、高速、且つ高精度にメモリセルの閾値を制御することができる書き込み手段を有する不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明による不揮発性半導体記憶装置の装置構成を示すブロック図。
【図２】本発明による書き込み時のワード電圧とメモリセルの閾値との関係を示すセル書き込み図。
【図３】ワード線上の各メモリセルに掛かる電圧レベルとステップ電圧との関係を示すワード電圧レベル図。
【図４】本発明によるセンスアンプを示す回路ブロック図。
【図５】ＩＳＰＰ電圧ステップ方式によるワード電圧とメモリセルの閾値との関係を示すセル書き込み図。
【符号の説明】
【００３８】
１０  メモリセルアレイ
２０  ワード電圧供給手段
２２  プログラムカウンタ
２４  ワード電圧発生器
２６  Ｘデコーダ
３０  ベリファイ手段
３３  センスアンプ
３４  ベリファイレベル入力切換手段
３４−１〜３  スイッチ
３５  レベル判定手段
３５−１〜３  レベル判定器
３６  デコーダ
３７  ベリファイチェック回路
１００  不揮発性半導体記憶装置
Ｖｔｍ  メモリセルの閾値
ＶＰＷ  ワード電圧
Ｖ１〜Ｖ３  ベリファイレベル
Ｖｍ１〜Ｖｍ３  リファレンスレベル
‘１１’  Ｖ１以下の閾値の集合領域
‘１０’  Ｖ１−Ｖ２間の閾値の集合領域
‘０１’  Ｖ２−Ｖ３間の閾値の集合領域
‘００’  Ｖ３以上の閾値の集合領域
ＷＬ０〜ＷＬｎ  ワード線
ＢＬ０〜ＢＬｎ  ビット線
ＳＡＯＵＴ  ２値のディジタル値
ＰＧＳＫＩＰ  ステップ電圧加算信号
ＰＧＣＯＵＮＴ  ワード電圧制御信号
【図１】
2010009689.tif 000003
【図２】
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【図３】
2010009689.tif 000005
【図４】
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【図５】
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