(57)【要約】【課題】シリアル信号線を流れるオーディオ信号のｃｈ数の変換を、例えば１サンプルの処理時間程度の短い処理時間で実行することができる高速変換回路を提供することを目的とする。【解決手段】１本の信号線に時分割でＮチャンネル（ｃｈ）のオーディオデータが流れるＮｃｈ／ｌｉｎｅ（ただし、ａとＭを２以上の自然数としてＮ＝ａ×Ｍと表せるものとする）の信号を、ａ本の各信号線のそれぞれに時分割でＭｃｈのオーディオデータが流れるＭｃｈ／ｌｉｎｅ×ａ系統の信号に、変換するオーディオ信号変換回路において、サンプルデータを同時に読み書き可能な第１〜第Ｎ領域を備えた記憶手段を設け、入力側は１サンプリング周期でＮｃｈの各サンプルデータを該記憶手段に書き込み、出力側はその次のサンプリング周期で該記憶手段からサンプルデータを読み出して、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号を出力する。【選択図】  図４
2010232881.tif 000002
【特許請求の範囲】
【請求項１】
１本の信号線に時分割でＮチャンネル（ｃｈ）のオーディオデータが流れるＮｃｈ／ｌｉｎｅ（ただし、ａとＭを２以上の自然数としてＮ＝ａ×Ｍと表せるものとする）の信号を、ａ本の各信号線のそれぞれに時分割でＭｃｈのオーディオデータが流れるＭｃｈ／ｌｉｎｅ×ａ系統の信号に、変換するオーディオ信号変換回路であって、
サンプルデータを同時に読み書き可能な第１〜第Ｎ領域を備えた記憶手段と、
１サンプリング周期で、入力したＮｃｈ／ｌｉｎｅの信号から、順次、各ｃｈのサンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第１領域に、第２番目に入力したサンプルデータを前記記憶手段の第２領域に、…、第Ｎ番目に入力したサンプルデータを前記記憶手段の第Ｎ領域に、それぞれ格納するＮ→Ｍ変換入力側手段と、
次のサンプリング周期で、並列に、
（１）前記記憶手段の第１領域、第ａ＋１領域、第２ａ＋１領域、…、および、第（Ｍ−１）ａ＋１領域のサンプルデータを順次出力することにより、第１系統のＭｃｈ／ｌｉｎｅの信号を出力し、
（２）前記記憶手段の第２領域、第ａ＋２領域、第２ａ＋２領域、…、および、第（Ｍ−１）ａ＋２領域のサンプルデータを順次出力することにより、第２系統のＭｃｈ／ｌｉｎｅの信号を出力し、
：
（３）前記記憶手段の第ａ領域、第２ａ領域、第３ａ領域、…、および、第Ｍａ（＝Ｎ）領域のサンプルデータを順次出力することにより、第ａ系統のＭｃｈ／ｌｉｎｅの信号を出力する
Ｎ→Ｍ変換出力側手段と
を備えることを特徴とするオーディオ信号変換回路。
【請求項２】
ａ本の各信号線のそれぞれに時分割でＭチャンネル（ｃｈ）のオーディオデータが流れるＭｃｈ／ｌｉｎｅ×ａ系統の信号を、１本の信号線に時分割でＮｃｈのオーディオデータが流れるＮｃｈ／ｌｉｎｅ（ただし、Ｎ＝ａ×Ｍとする）の信号に、変換するオーディオ信号変換回路であって、
サンプルデータを同時に読み書き可能な第１〜第Ｎ領域を備えた記憶手段と、
１サンプリング周期で、入力したＭｃｈ／ｌｉｎｅ×ａ系統の信号に対して、並列に、
（１）第１系統のＭｃｈ／ｌｉｎｅの信号から、順次、サンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第１領域に、第２番目に入力したサンプルデータを前記記憶手段の第ａ＋１領域に、第３番目に入力したサンプルデータを前記記憶手段の第２ａ＋１領域に、…、第Ｍ番目に入力したサンプルデータを前記記憶手段の第（Ｍ−１）ａ＋１領域に、それぞれ格納し、
（２）第２系統のＭｃｈ／ｌｉｎｅの信号から、順次、サンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第２領域に、第２番目に入力したサンプルデータを前記記憶手段の第ａ＋２領域に、第３番目に入力したサンプルデータを前記記憶手段の第２ａ＋２領域に、…、第Ｍ番目に入力したサンプルデータを前記記憶手段の第（Ｍ−１）ａ＋２領域に、それぞれ格納し、
：
（３）第ａ系統のＭｃｈ／ｌｉｎｅの信号から、順次、サンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第ａ領域に、第２番目に入力したサンプルデータを前記記憶手段の第２ａ領域に、第３番目に入力したサンプルデータを前記記憶手段の第３ａ領域に、…、第Ｍ番目に入力したサンプルデータを前記記憶手段の第Ｍａ（＝Ｎ）領域に、それぞれ格納する
Ｍ→Ｎ変換入力側手段と、
次のサンプリング周期で、前記記憶手段の第１領域、第２領域、…、および、第Ｎ領域のサンプルデータを順次出力することにより、Ｎｃｈ側／ｌｉｎｅの信号を出力するＭ→Ｎ変換出力側手段と
を備えることを特徴とするオーディオ信号変換回路。
【請求項３】
請求項１に係るＮｃｈ／ｌｉｎｅの信号をＭｃｈ／ｌｉｎｅ×ａ系統の信号に変換する回路と、
請求項２に係るＭｃｈ／ｌｉｎｅ×ａ系統の信号をＮｃｈ／ｌｉｎｅの信号に変換する回路と
を備えることを特徴とするオーディオ信号変換回路。
【請求項４】
請求項１または３に記載のオーディオ信号変換回路において、
前記Ｎ→Ｍ変換出力側手段は、
サンプルデータを格納するａ個の第１〜第ａ出力側バッファと、
（１）前記記憶手段の第１領域のサンプルデータを読み出して前記第１出力側バッファに書き込み、前記記憶手段の第２領域のサンプルデータを読み出して前記第２出力側バッファに書き込み、…、前記記憶手段の第ａ領域のサンプルデータを読み出して前記第ａ出力側バッファに書き込み、
（２）前記第１〜第ａ出力側バッファにサンプルデータが書き込まれたら、第１出力側バッファのサンプルデータを第１系統のＭｃｈ／ｌｉｎｅの信号として、第２出力側バッファのサンプルデータを第２系統のＭｃｈ／ｌｉｎｅの信号として、…、第ａ出力側バッファのサンプルデータを第ａ系統のＭｃｈ／ｌｉｎｅの信号として、それぞれ出力することにより、並行してａ本のＭｃｈ／ｌｉｎｅの信号出力を開始し、
（３）引き続き、前記記憶手段の第ａ＋１〜第２ａ領域のサンプルデータを前記第１〜第ａ出力側バッファ経由で第１〜第ａ系統のＭｃｈ／ｌｉｎｅの信号として出力し、前記記憶手段の第２ａ＋１〜第３ａ領域のサンプルデータを前記第１〜第ａ出力側バッファ経由で第１〜第ａ系統のＭｃｈ／ｌｉｎｅの信号として出力し、…、最後に前記記憶手段の第（Ｍ−１）ａ＋１〜第Ｍａ（＝Ｎ）領域のサンプルデータを前記第１〜第ａ出力側バッファ経由で第１〜第ａ系統のＭｃｈ／ｌｉｎｅの信号として出力することにより、
（４）前記Ｎｃｈ／ｌｉｎｅの信号の各ｃｈのサンプルデータを入力したサンプリング周期の次のサンプリング周期で、当該入力したＮｃｈのサンプルデータを含む前記第１〜第ａ系統のＭｃｈ／ｌｉｎｅの信号を出力する
手段と
を備えることを特徴とするオーディオ信号変換回路。
【請求項５】
請求項２または３に記載のオーディオ信号変換回路において、
前記Ｍ→Ｎ変換入力側手段は、
サンプルデータを格納するａ個の第１〜第ａ入力側レジスタと、
１サンプリング周期で、
（１）前記第１系統のＭｃｈ／ｌｉｎｅの信号から第１番目に入力したサンプルデータを前記第１入力側レジスタに格納し、前記第２系統のＭｃｈ／ｌｉｎｅの信号から第１番目に入力したサンプルデータを前記第２入力側レジスタに格納し、…、前記第ａ系統のＭｃｈ／ｌｉｎｅの信号から第１番目に入力したサンプルデータを前記第ａ入力側レジスタに格納し、前記第１〜第ａ入力側レジスタにサンプルデータが格納されたら、前記第１入力側レジスタのサンプルデータを前記記憶手段の第１領域に、前記第２入力側レジスタのサンプルデータを前記記憶手段の第２領域に、…、前記第ａ入力側レジスタのサンプルデータを前記記憶手段の第ａ領域に、それぞれ格納し、
（２）前記第１系統のＭｃｈ／ｌｉｎｅの信号から第２番目に入力したサンプルデータを前記第１入力側レジスタに格納し、前記第２系統のＭｃｈ／ｌｉｎｅの信号から第２番目に入力したサンプルデータを前記第２入力側レジスタに格納し、…、前記第ａ系統のＭｃｈ／ｌｉｎｅの信号から第２番目に入力したサンプルデータを前記第ａ入力側レジスタに格納し、前記第１〜第ａ入力側レジスタにサンプルデータが格納されたら、前記第１入力側レジスタのサンプルデータを前記記憶手段の第ａ＋１領域に、前記第２入力側レジスタのサンプルデータを前記記憶手段の第ａ＋２領域に、…、前記第ａ入力側レジスタのサンプルデータを前記記憶手段の第２ａ領域に、それぞれ格納し、
：
（３）前記第１系統のＭｃｈ／ｌｉｎｅの信号から第Ｍ番目に入力したサンプルデータを前記第１入力側レジスタに格納し、前記第２系統のＭｃｈ／ｌｉｎｅの信号から第Ｍ番目に入力したサンプルデータを前記第２入力側レジスタに格納し、…、前記第ａ系統のＭｃｈ／ｌｉｎｅの信号から第Ｍ番目に入力したサンプルデータを前記第ａ入力側レジスタに格納し、前記第１〜第ａ入力側レジスタにサンプルデータが格納されたら、前記第１入力側レジスタのサンプルデータを前記記憶手段の第（Ｍ−１）ａ＋１領域に、前記第２入力側レジスタのサンプルデータを前記記憶手段の第（Ｍ−１）ａ＋２領域に、…、前記第ａ入力側レジスタのサンプルデータを前記記憶手段の第Ｍａ（＝Ｎ）領域に、それぞれ格納する
手段と
を備えることを特徴とするオーディオ信号変換回路。
【請求項６】
１本の信号線に時分割でＮチャンネル（ｃｈ）のオーディオデータが流れるＮｃｈ／ｌｉｎｅ（ただし、ａとＭを２以上の自然数としてＮ＝ａ×Ｍと表せるものとする）の信号と、ａ本の各信号線のそれぞれに時分割でＭｃｈのオーディオデータが流れるＭｃｈ／ｌｉｎｅ×ａ系統の信号とを、相互に変換するオーディオ信号変換回路であって、
サンプルデータを同時に読み書き可能な第１〜第Ｎ領域を備えた記憶手段と、
Ｎｃｈ／ｌｉｎｅの信号をＭｃｈ／ｌｉｎｅ×ａ系統の信号に変換するか、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号をＮｃｈ／ｌｉｎｅの信号に変換するかを、指示するための選択信号を入力する手段と、
Ｎｃｈ／ｌｉｎｅの信号を入力して各ｃｈのサンプルデータを順次取り出す機能と、順次与えられるＮ個の各ｃｈのサンプルデータをＮｃｈ／ｌｉｎｅの信号として出力する機能とを切替え可能な第１の回路と、
Ｍｃｈ／ｌｉｎｅ×ａ系統の信号を並列に入力してそれぞれ各ｃｈのサンプルデータを順次取り出す機能と、ａ系統のそれぞれに対して並列に、順次与えられるＭ個の各ｃｈのサンプルデータをＭｃｈ／ｌｉｎｅの信号として出力する機能とを切替え可能な第２の回路と、
前記選択信号として、Ｎｃｈ／ｌｉｎｅの信号をＭｃｈ／ｌｉｎｅ×ａ系統の信号に変換する指示が入力された場合は、前記第１の回路を、Ｎｃｈ／ｌｉｎｅの信号を入力して各ｃｈのサンプルデータを取り出す機能に切替え、前記第２の回路を、ａ系統のそれぞれに対して並列に、順次与えられるＭ個の各ｃｈのサンプルデータをＭｃｈ／ｌｉｎｅの信号として出力する機能に切替えることにより、１サンプリング周期で、前記第１の回路により順次取り出したＮｃｈ分のサンプルデータを順に前記記憶手段の第１〜第Ｎ領域に格納し、次のサンプリング周期で、前記第２の回路により、第１系統では前記記憶手段の第１領域、第ａ＋１領域、第２ａ＋１領域、…、および、第（Ｍ−１）ａ＋１領域のサンプルデータを順次出力することによりＭｃｈ／ｌｉｎｅの信号を出力し、第２系統では前記記憶手段の第２領域、第ａ＋２領域、第２ａ＋２領域、…、および、第（Ｍ−１）ａ＋２領域のサンプルデータを順次出力することによりＭｃｈ／ｌｉｎｅの信号を出力し、…、第ａ系統では前記記憶手段の第ａ領域、第２ａ領域、第３ａ領域、および、第Ｍａ（＝Ｎ）領域のサンプルデータを順次出力することによりＭｃｈ／ｌｉｎｅの信号を出力するように制御する手段と、
前記選択信号として、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号をＮｃｈ／ｌｉｎｅの信号に変換する指示が入力された場合は、前記第１の回路を、順次与えられるＮ個の各ｃｈのサンプルデータをＮｃｈ／ｌｉｎｅの信号として出力する機能に切替え、前記第２の回路を、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号を並列に入力してそれぞれ各ｃｈのサンプルデータを順次取り出す機能に切替えることにより、１サンプリング周期で、前記第２の回路により、並列に、入力した第１系統のＭｃｈ／ｌｉｎｅの信号から順次取り出したサンプルデータを前記記憶手段の第１領域、第ａ＋１領域、第２ａ＋１領域、…、および、第（Ｍ−１）ａ＋１領域に順に格納し、入力した第２系統のＭｃｈ／ｌｉｎｅの信号から順次取り出したサンプルデータを前記記憶手段の第２領域、第ａ＋２領域、第２ａ＋２領域、…、および、第（Ｍ−１）ａ＋２領域に順に格納し、…、入力した第ａ系統のＭｃｈ／ｌｉｎｅの信号から順次取り出したサンプルデータを前記記憶手段の第ａ領域、第２ａ領域、第３ａ領域、…、および、第Ｍａ（＝Ｎ）領域に順に格納し、次のサンプリング周期で、前記第１の回路により、前記記憶手段の第１領域、第２領域、…、および、第Ｎ領域のサンプルデータを順次出力することによりＮｃｈ／ｌｉｎｅの信号を出力するように制御する手段と
を備えることを特徴とするオーディオ信号変換回路。
【請求項７】
請求項１から６の何れか１つに記載のオーディオ信号変換回路において、
１サンプリング周期における、前記記憶手段の第１〜第Ｎ領域へのサンプルデータの書き込みの順序、および／または、前記記憶手段の第１〜第Ｎ領域からのサンプルデータの読み出しの順序を、テーブルで特定することを特徴とするオーディオ信号変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号線上を伝送されるシリアルなオーディオ信号のチャンネル数を相互に変換する回路に関する。
【背景技術】
【０００２】
従来より、信号線上を流れるシリアルオーディオ信号のチャンネル（ｃｈ）数を、例えば８ｃｈ／ｌｉｎｅと４ｃｈ／ｌｉｎｅとの間で相互に変換する機能を備えた集積回路（ＩＣ）が知られている。これは、ＴＤＭ（Time Division Multiplexed：時分割多重）変換回路と呼ばれるものであり、例えば、ヤマハ社製ＩＣのＡＴＳＣ２や、シーラスロジック社製ＩＣのＣＲＤ５３８１などである。これらのＩＣの変換回路では、変換処理に、前者のＩＣだと４サンプリング周期、後者のＩＣだと５サンプリング周期の時間がかかっていた。
【０００３】
図７は、従来用いられていた４ｃｈ／ｌｉｎｅ×２から８ｃｈ／ｌｉｎｅへの変換を行う集積回路の概略構成を示す。４ｃｈ／ｌｉｎｅ×２の入力はシリアル−パラレル変換部７０１により８ｃｈ分のパラレルな各ｃｈのデータに分けられ、セレクタ７０２に入力する。セレクタ７０２は、各ｃｈのオーディオサンプルデータを入力バッファ７０３，７０４に書き込む。入力バッファ７０３および７０４は、それぞれ８つ分のサンプルデータを格納するバッファ領域を持つ。入力バッファ７０３，７０４に書き込まれた各ｃｈのデータは、セレクタ７０５により読み出され、出力バッファ７０６，７０７に書き込まれる。出力バッファ７０６および７０７は、それぞれ８つ分のサンプルデータを格納するバッファ領域を持つ。セレクタ７０５は、入力バッファ７０３，７０４の各データを並び替えて出力バッファ７０６，７０７に書き込む。セレクタ７０８は、所定のタイミングで出力バッファ７０６，７０７の各バッファ領域のデータをパラレル−シリアル変換部７０９に渡し、ここで８ｃｈ／ｌｉｎｅのシリアルデータに変換して出力する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図７に示したような従来の変換回路では、入力側の７０１〜７０４の各部と出力側の７０５〜７０９の各部とが非同期で動作している。また、変換するのに充分な数のバッファ領域７０３，７０４，７０６，７０７を備え、これにより、入力した各ｃｈのデータをどのような順番で出力するかについては柔軟に指定をすることができ、その点で汎用性がある変換を行うことができる。しかし、その汎用性のために、レイテンシ（遅れ）が大きくなり、事実上、数サンプル分の遅れが生じていた。オーディオ信号の伝送は、一般的に、より高速に行われることが期待され、ＴＤＭ変換回路によるシリアル信号線のｃｈ数の変換も、より高速に行われることが期待されている。
【０００５】
この発明は、シリアル信号線を流れるオーディオ信号のｃｈ数の変換を、例えば１サンプルの処理時間程度の短い処理時間で実行することができる高速変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明は、１本の信号線に時分割でＮチャンネル（ｃｈ）のオーディオデータが流れるＮｃｈ／ｌｉｎｅ（ただし、ａとＭを２以上の自然数としてＮ＝ａ×Ｍと表せるものとする）の信号を、ａ本の各信号線のそれぞれに時分割でＭｃｈのオーディオデータが流れるＭｃｈ／ｌｉｎｅ×ａ系統の信号に、変換するオーディオ信号変換回路において、サンプルデータを同時に読み書き可能な第１〜第Ｎ領域を備えた記憶手段を設け、入力側は、１サンプリング周期で、入力したＮｃｈ／ｌｉｎｅの信号から、順次、各ｃｈのサンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第１領域に、第２番目に入力したサンプルデータを前記記憶手段の第２領域に、…、第Ｎ番目に入力したサンプルデータを前記記憶手段の第Ｎ領域に、それぞれ格納するようにし、出力側は、次のサンプリング周期で、並列に、（１）前記記憶手段の第１領域、第ａ＋１領域、第２ａ＋１領域、…、および、第（Ｍ−１）ａ＋１領域のサンプルデータを順次出力することにより、第１系統のＭｃｈ／ｌｉｎｅの信号を出力し、（２）前記記憶手段の第２領域、第ａ＋２領域、第２ａ＋２領域、…、および、第（Ｍ−１）ａ＋２領域のサンプルデータを順次出力することにより、第２系統のＭｃｈ／ｌｉｎｅの信号を出力し、…（３）前記記憶手段の第ａ領域、第２ａ領域、第３ａ領域、…、および、第Ｍａ（＝Ｎ）領域のサンプルデータを順次出力することにより、第ａ系統のＭｃｈ／ｌｉｎｅの信号を出力するようにすることを特徴とする。
【０００７】
逆に、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号をＮｃｈ／ｌｉｎｅの信号に変換する場合、入力側は、１サンプリング周期で、入力したＭｃｈ／ｌｉｎｅ×ａ系統の信号に対して、並列に、（１）第１系統のＭｃｈ／ｌｉｎｅの信号から、順次、サンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第１領域に、第２番目に入力したサンプルデータを前記記憶手段の第ａ＋１領域に、第３番目に入力したサンプルデータを前記記憶手段の第２ａ＋１領域に、…、第Ｍ番目に入力したサンプルデータを前記記憶手段の第（Ｍ−１）ａ＋１領域に、それぞれ格納し、（２）第２系統のＭｃｈ／ｌｉｎｅの信号から、順次、サンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第２領域に、第２番目に入力したサンプルデータを前記記憶手段の第ａ＋２領域に、第３番目に入力したサンプルデータを前記記憶手段の第２ａ＋２領域に、…、第Ｍ番目に入力したサンプルデータを前記記憶手段の第（Ｍ−１）ａ＋２領域に、それぞれ格納し、…（３）第ａ系統のＭｃｈ／ｌｉｎｅの信号から、順次、サンプルデータを取り出し、第１番目に入力したサンプルデータを前記記憶手段の第ａ領域に、第２番目に入力したサンプルデータを前記記憶手段の第２ａ領域に、第３番目に入力したサンプルデータを前記記憶手段の第３ａ領域に、…、第Ｍ番目に入力したサンプルデータを前記記憶手段の第Ｍａ（＝Ｎ）領域に、それぞれ格納するようにし、出力側は、次のサンプリング周期で、前記記憶手段の第１領域、第２領域、…、および、第Ｎ領域のサンプルデータを順次出力することにより、Ｎｃｈ側／ｌｉｎｅの信号を出力するようにする。
【０００８】
上述したＮｃｈ／ｌｉｎｅの信号をＭｃｈ／ｌｉｎｅ×ａ系統の信号に変換する回路と、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号をＮｃｈ／ｌｉｎｅの信号に変換する回路の両方を備えたオーディオ信号変換回路としてもよい。
【０００９】
上記構成において、Ｎｃｈ→Ｍｃｈ×ａへの変換を行う出力側手段は、サンプルデータを格納するａ個の第１〜第ａ出力側バッファを備えるようにし、このバッファを経由することで、第１〜第ａ系統のＭｃｈ／ｌｉｎｅの信号の並列な出力を実現するようにしてもよい。同様に、Ｍｃｈ×ａ→Ｎｃｈへの変換を行う入力側手段は、サンプルデータを格納するａ個の第１〜第ａ入力側レジスタを備えるようにし、このレジスタを経由することで、第１〜第ａ系統のＭｃｈ／ｌｉｎｅの信号の並列な入力および前記第１〜第Ｎ領域を備えた記憶手段への書き込みを実現するようにしてもよい。
【００１０】
さらに、回路を共通化し、Ｎｃｈ／ｌｉｎｅの信号をＭｃｈ／ｌｉｎｅ×ａ系統の信号に変換するか、Ｍｃｈ／ｌｉｎｅ×ａ系統の信号をＮｃｈ／ｌｉｎｅの信号に変換するかを、指示するための選択信号を入力し、該選択信号がＮｃｈ→Ｍｃｈ／ｌｉｎｅ×ａ系統の変換を指示していたときは該変換を行う回路として機能するように各共通部分を制御し、該選択信号がＭｃｈ／ｌｉｎｅ×ａ系統→Ｎｃｈの変換を指示していたときは該変換を行う回路として機能するように各共通部分を制御するようにしてもよい。
【００１１】
また、１サンプリング周期における、前記記憶手段の第１〜第Ｎ領域へのサンプルデータの書き込みの順序、および／または、前記記憶手段の第１〜第Ｎ領域からのサンプルデータの読み出しの順序を、テーブルで特定するようにしてもよい。
【発明の効果】
【００１２】
本発明によれば、Ｎｃｈ／ｌｉｎｅの信号とＭｃｈ／ｌｉｎｅ×ａ系統の信号との相互の変換を、１サンプリング周期で行うことができる。また、従来の変換回路が変換の汎用性を高めるために備えていたセレクタなどの回路を省略することができ、回路規模も簡易になる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るＴＤＭ変換回路を適用したオーディオデータ入出力システム全体のデータの流れを示すブロック図
【図２】８ｃｈ／ｌｉｎｅ→４ｃｈ／ｌｉｎｅ変換のタイムチャート図
【図３】４ｃｈ／ｌｉｎｅ×２系統→８ｃｈ／ｌｉｎｅ変換のタイムチャート図
【図４】実施形態のＦＰＧＡの概略構成図
【図５】８→４変換部の書き込み処理および読み出し処理のフローチャート
【図６】アドレステーブルの例を示す図
【図７】従来の４ｃｈ／ｌｉｎｅ×２から８ｃｈ／ｌｉｎｅへの変換を行う集積回路の概略構成図
【発明を実施するための形態】
【００１４】
以下、図面を用いてこの発明の実施の形態を説明する。
【００１５】
図１は、本発明に係るＴＤＭ変換回路を適用したオーディオデータ入出力システム全体のデータの流れを示す。マイクなどにより入力し入力端子１０１を介してアナログディジタル（ＡＤ）変換器１０２に入力した８ｃｈ分のアナログオーディオ信号は、それぞれディジタルオーディオ信号に変換されて、ＳＳＰ１０３に入力する。ＳＳＰ１０３は、パラレルシリアル変換器の機能を備え、ＡＤ変換器１０２から入力したパラレルな８ｃｈ分のディジタルオーディオ信号を４ｃｈ／ｌｉｎｅ×２に纏めて、それら２系統のシリアル信号線で合わせて８ｃｈの信号をＦＰＧＡ１０４に入力する。
【００１６】
ＦＰＧＡ１０４（１個のＩＣで構成されている）は、入力した４ｃｈ／ｌｉｎｅ×２系統のディジタルオーディオ信号を、８ｃｈ／ｌｉｎｅに変換してＤＩＣＥ１０５に出力する。ＤＩＣＥ１０５は、オーディオデータを伝送する音楽ネットワークのインターフェースを実現する回路である。１０７はＩＥＥＥ１３９４インターフェースのコネクタであり、不図示のディジタルオーディオワークステーション（ＤＡＷ）と接続するコネクタである。ＰＨＹ１０６は、ＤＩＣＥ１０５とＤＡＷＩ／Ｏ１０７との間の信号伝送のタイミング調整を行う回路である。１０８は、ＢＮＣ形式のワードクロックインターフェースである。１０９は、光ファイバの入出力を実現するインターフェースである。１１０はＳ／ＰＤインターフェースである。ＤＩＣＥ１０５は、ＦＰＧＡ１０４から出力される８ｃｈ／ｌｉｎｅのシリアルオーディオ信号の各ｃｈのオーディオデータを、これらのインターフェース１０６〜１１０により、外部へ出力することができる。
【００１７】
逆に、これらの各インターフェースにより入力したディジタルオーディオ信号は、ＤＩＣＥ１０５を介して、８ｃｈ／ｌｉｎｅのシリアルオーディオ信号としてＦＰＧＡ１０４に入力する。ＦＰＧＡ１０４は、入力した８ｃｈ／ｌｉｎｅのシリアルオーディオ信号を、４ｃｈ／ｌｉｎｅ×２系統に変換し、ＳＳＰ１０３に入力する。ＳＳＰ１０３は、シリアルパラレル変換器の機能を備え、入力した４ｃｈ／ｌｉｎｅ×２系統のシリアルオーディオ信号を、各ｃｈ毎のパラレルなディジタルオーディオ信号に分け、ディジタルアナログ（ＤＡ）変換器１１１に出力する。ＤＡ変換器１１１は、各ｃｈ毎のディジタルオーディオ信号をそれぞれアナログ信号に変換し、対応するコネクタから出力する。
【００１８】
図２は、図１のＦＰＧＡ１０４で実現する８ｃｈ／ｌｉｎｅ→４ｃｈ／ｌｉｎｅ変換のタイムチャートを示す。矢印Ｔの向きに時間が進むものとする。図中、（ａ）はシステムで使用する同調パルス（サンプリングクロック）を示す。この同調パルスは、ＤＩＣＥ１０５からＦＰＧＡ１０４に与えられる。（ｂ）は、ＤＩＣＥ１０５からＦＰＧＡ１０４に入力する８ｃｈ／ｌｉｎｅのシリアルオーディオ信号を示す。同調パルスに同期して、パルス間（１サンプリング周期）で２５６ビットの入力を行うが、この２５６ビットを３２ビットずつ８つの区間に分け、各区間の初めの２４ビット分で１〜８ｃｈの各ｃｈのサンプルデータを順に入力する。（ｃ）は、ＦＰＧＡ１０４からの４ｃｈ／ｌｉｎｅ×２の出力のうち第１系統の出力信号を示す。（ｄ）は、ＦＰＧＡ１０４からの４ｃｈ／ｌｉｎｅ×２の出力のうち第２系統の出力信号を示す。これらの各系統では、同調パルスに同期して、１サンプリング周期で１２８ビットの出力を行うことができる。第１系統では、この１２８ビット分の区間を３２ビットずつ４つに分け、それらの４つの区間の先頭２４ビット分で１ｃｈ、３ｃｈ、５ｃｈ、および７ｃｈの各ｃｈのサンプルデータを順に出力する。同様に、第２系統では、２ｃｈ、４ｃｈ、６ｃｈ、および８ｃｈのサンプルデータを順に出力する。以上のようにして、入力した８ｃｈ／ｌｉｎｅの信号を４ｃｈ／ｌｉｎｅの２つの系統に変換する。
【００１９】
図３は、図１のＦＰＧＡ１０４で実現する４ｃｈ／ｌｉｎｅ×２系統→８ｃｈ／ｌｉｎｅ変換のタイムチャートを示す。矢印Ｔおよび（ａ）の同調パルスは、図２で説明した。（ｂ）および（ｃ）は、ＳＳＰ１０３からＦＰＧＡ１０４に入力する４ｃｈ／ｌｉｎｅ×２系統のシリアルオーディオ信号を示す。同調パルスに同期して、１サンプリング周期で１２８ビットの入力を行うが、この１２８ビットを３２ビットずつ４つの区間に分け、各区間の初めの２４ビット分で各ｃｈのサンプルデータを順に入力する。図示するように、（ｂ）の第１系統で、１ｃｈ、３ｃｈ、５ｃｈ、および７ｃｈを順に入力し、第２系統で、２ｃｈ、４ｃｈ、６ｃｈ、および８ｃｈの各ｃｈを順に入力するものとする。（ｄ）は、ＦＰＧＡ１０４からの８ｃｈ／ｌｉｎｅの出力信号を示す。出力側は、同調パルスに同期して、１サンプリング周期で２５６ビットの出力を行うことができるが、この２５６ビットを８つの区間に分け、各３２ビットの先頭の２４ビット分で１ｃｈ〜８ｃｈの各ｃｈのサンプルデータを順に出力する。以上のようにして、４ｃｈ／ｌｉｎｅ×２系統から８ｃｈ／ｌｉｎｅへの変換が実現される。
【００２０】
図４は、図１〜３で説明した本実施形態のＦＰＧＡ１０４の概略構成を示す。４００は８ｃｈ／ｌｉｎｅ→４ｃｈ／ｌｉｎｅ変換部（以下、８→４変換部と呼ぶ）、４２０は４ｃｈ／ｌｉｎｅ→８ｃｈ／ｌｉｎｅ変換部（以下、４→８変換部と呼ぶ）、４４０はタイミングコントローラを示す。
【００２１】
８→４変換部４００は、３２ビットシフトレジスタ４０１、３２ビットレジスタ４０２、２ポートＲＡＭ４０３、３２ビットバッファ４０４，４０６、および３２ビットシフトレジスタ４０５，４０７を備える。４→８変換部４２０は、３２ビットシフトレジスタ４２１，４２３、３２ビットレジスタ４２２，４２４、２ポートＲＡＭ４２５、３２ビットバッファ４２６、および３２ビットシフトレジスタ４２７を備える。なお、データの流れを示す矢印線の近くに記載した“１”あるいは“３２”の数値は、そのラインに流れるデータのビット数を示している。タイミングコントローラ４４０は、エッジデデクタ４４１、ビットカウンタ４４２、ｆｓビットカウンタ４４３、ワードカウンタ４４４、減算器４４６、および加算器４４５，４４７を備える。ｒｅｓｅｔ＿ｎは電源オン時などに入力されるリセット信号であり、これが入力されるとＦＰＧＡ１０４内のレジスタ、カウンタ、バッファなどは全て０リセットされる。ＳＹＮＣｐｕｌｓｅは、図２，３の（ａ）の同調パルスである。２５６ｆｓは、同調パルスの立ち上がり時点から次の立ち上がり時点までの区間（１サンプリング周期）を２５６分割するシステムクロック信号である。
【００２２】
同調パルスの立ち上がり時点から開始する８→４変換部４００の動作について説明する。８ｃｈ／ｌｉｎｅで８→４変換部４００に入力したデータは、システムクロック２５６ｆｓに基づいて、１サンプリング周期を２５６分割したタイムスロット毎に１ビットずつ３２ビットシフトレジスタ４０１に取り込まれる。３２ビットシフトレジスタ４０１は、３２ビット分のデータを取り込んだら、そのデータを３２ビットレジスタ４０２に転送して格納する。３２ビットレジスタ４０２に格納されたデータは、２ポートＲＡＭ４０３に順番に積まれていく。２ポートＲＡＭ４０３は、３２ビット×１６ワードの領域を持ち、２ワードを１セットとして見かけ上１つの領域で読み出しと書き込みが同時に行えるように見えるものである。従って、ＲＡＭ４０３内には、同時に読み書き可能な第１領域〜第８領域があることになる。２ポートＲＡＭ４０３の入力側と出力側に記載した１〜８の数字は、与えられたライトアドレス（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ）に従ってＲＡＭ４０３内の第１領域〜第８領域に書き込み／読み出ししていることを示す。
【００２３】
図２の（ｂ）に示したように、サンプリング周期の開始タイミング２０１−０から、まず１ｃｈのサンプルデータが入力し、３２ビットシフトレジスタ４０１を介して３２ビットレジスタ４０２に格納されると、そのデータはタイミング２０１−１でＲＡＭ４０３内の第１領域に書き込まれる。同様にして、２ｃｈ〜８ｃｈのサンプルデータは、ＲＡＭ４０３内の第２〜第８領域にタイミング２０１−２〜２０１−８で順次書き込まれる。以上のようにして、１サンプリング周期で、１ｃｈ〜８ｃｈの各サンプルデータがＲＡＭ４０３の第１〜第８領域に書き込まれる。入力側では、サンプリング周期毎にこの処理を繰り返す。
【００２４】
上述の３２ビットレジスタ４０２からＲＡＭ４０３への書き込みは、タイミングコントローラ４４０からのライトイネーブル（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号を契機として実行され、その書き込みアドレスは、タイミングコントローラ４４０からライトアドレス（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ）として与えられる。
【００２５】
ここで、タイミングコントローラ４４０の動作を説明しておく。エッジデデクタ４４１は、同調パルスの立ち上がり時点を検出したとき、ビットカウンタ４４２およびｆｓビットカウンタ４４３へリセット信号を出力する。３２ビットカウンタ４４２およびｆｓビットカウンタ４４３は、エッジデデクタ４４１からのリセット信号でそれぞれ０リセットされ、その後、システムクロック２５６ｆｓに基づくカウントアップ動作を開始する。ビットカウンタ４４２は、５ビットのカウンタであるので、システムクロック２５６ｆｓに基づいて０から３１を繰り返しカウントすることになり、オーバフローしてカウント値が０になる毎にライトイネーブル信号を出力する。これにより、１サンプリング周期において、図２の付番２０１−１〜２０１−８の各タイミングでライトイネーブル信号が出力される。ｆｓビットカウンタ４４３は８ビットのカウンタであるので、１サンプリング周期でシステムクロック２５６ｆｓに基づいて０から２５５をカウントすることになり、エッジデデクタ４４１からのリセット信号でカウント値が０になる毎に（すなわち、付番２０１−８や２０１−０のタイミングで）０リセット信号をワードカウンタ４４４に出力する。また、ビットカウンタ４４２からは、ライトイネーブル信号と同タイミングでカウントアップ信号がワードカウンタ４４４に出力される。ワードカウンタ４４４は、ｆｓビットカウンタ４４３から出力される０リセット信号で０リセットされ、ビットカウンタ４４２から出力されるカウントアップ信号でカウントアップされる。ワードカウンタ４４４は、３ビットのカウンタであるので、１サンプリング周期で０から７をカウントすることになる。なお、このカウントアップ信号は図２の付番２０１−１〜２０１−８の各タイミングで出力されるが、これらの各タイミングにおいて、ワードカウンタ４４４は、ライトアドレスとしてカウントアップする前の値を出力した後、カウントアップを行うものとする。従って、ライトイネーブル信号が出力されるタイミング２０１−１〜２０１−８では、それぞれ、ライトアドレスとして“０”〜“７”が出力されることになる。このライトアドレス“０”〜“７”は、順にＲＡＭ４０３の第１〜第８領域を指すアドレスである。
【００２６】
以上により、１ｃｈのサンプルデータがタイミング２０１−１でライトアドレス“０”すなわちＲＡＭ４０３の第１領域に書き込まれ、２ｃｈのサンプルデータがタイミング２０１−２でライトアドレス“１”すなわちＲＡＭ４０３の第２領域に書き込まれ、…、８ｃｈのサンプルデータがタイミング２０１−８でライトアドレス“７”すなわちＲＡＭ４０３の第８領域に書き込まれ、というようにして、１サンプリング周期で、１ｃｈ〜８ｃｈの各サンプルデータがＲＡＭ４０３の第１〜第８領域に書き込まれる。入力側では、サンプリング周期毎にこの処理を繰り返す。
【００２７】
８→４変換部４００の出力側の動作を説明する。タイミングコントローラ４４０のワードカウンタ４４４のカウント値を加算器４４５で＋２した値がリードアドレス（ｒｅａｄ  ａｄｄｒｅｓｓ）としてＲＡＭ４０３に入力する。リードのタイミングを示すストローブ信号は図示しないが、ライトイネーブル信号が出力されるタイミングでリードも行うものとする。従って、図２の（ｃ）および（ｄ）において、ライトアドレス“６”でライトイネーブル信号が出力されるタイミング２０１−７では、リードアドレス“０”（３ビットデータの“６”に＋２してオーバフローするので“０”となる）が出力され、ＲＡＭ４０３の第１領域のサンプルデータが３２ビットバッファ４０４に読み出される。次に、ライトアドレス“７”でライトイネーブル信号が出力されるタイミング２０２−０（２０１−８）では、リードアドレス“１”が出力され、ＲＡＭ４０３の第２領域のサンプルデータが３２ビットバッファ４０６に読み出される。この時点２０２−０で、バッファ４０４と４０６に１ｃｈと２ｃｈのサンプルデータが用意されたことになり、これらのデータは３２ビットシフトレジスタ４０５および４０７に出力され、該シフトレジスタ４０５および４０７からそれぞれ１ビットずつシリアル信号として出力される。これにより、図２（ｃ）の１ｃｈのサンプルデータを含む３２ビットの出力と、図２（ｄ）の２ｃｈのサンプルデータを含む３２ビットの出力が、実行される。同様にして、タイミング２０２−１でＲＡＭ４０３の第３領域のサンプルデータが３２ビットバッファ４０４に読み出され、タイミング２０２−２でＲＡＭ４０３の第４領域のサンプルデータが３２ビットバッファ４０６に読み出される。この時点２０２−２で、バッファ４０４と４０６に３ｃｈと４ｃｈのサンプルデータが用意されたことになり、これらのデータは３２ビットシフトレジスタ４０５および４０７に出力され、該シフトレジスタ４０５および４０７からそれぞれ１ビットずつシリアル信号として出力される。これにより、図２（ｃ）の３ｃｈのサンプルデータを含む３２ビットの出力と、図２（ｄ）の４ｃｈのサンプルデータを含む３２ビットの出力が、実行される。以下、５〜８ｃｈのデータ出力も同様である。以上により、１サンプリング周期で、第１出力系列ではｃｈ１，３，５，７の各サンプルデータが４ｃｈ／ｌｉｎｅのシリアル信号で、第２出力系列ではｃｈ２，４，６，８の各サンプルデータが４ｃｈ／ｌｉｎｅのシリアル信号で、それぞれ出力される。出力側では、サンプリング周期毎にこの処理を繰り返す。
【００２８】
なお、ＲＡＭ４０３の第１，３，５，７領域からサンプルデータを読み出したときは、読み出したデータを３２ビットバッファ４０４に書き込み、第２，４，６，８領域からサンプルデータを読み出したときは、読み出したデータを３２ビットバッファ４０６に書き込んでいるが、書き込み先のバッファ４０４と４０６の切り替えは、リードアドレスに応じて切り替えている。
【００２９】
同調パルスの立ち上がり時点から開始する４→８変換部４２０の動作について説明する。４ｃｈ／ｌｉｎｅで４→８変換部４２０に入力した第１系統と第２系統のデータは、システムクロック２５６ｆｓを２分の１分周したクロックに基づいて、１サンプリング周期を１２８分割したタイムスロット毎に１ビットずつ３２ビットシフトレジスタ４２１，４２３にそれぞれ取り込まれる。３２ビットシフトレジスタ４２１，４２３は、それぞれ、３２ビット分のデータを取り込んだら、そのデータを３２ビットレジスタ４２２，４２４に転送して格納する。３２ビットレジスタ４２２，４２４に格納されたデータは、２ポートＲＡＭ４２５に順番に積まれていく。２ポートＲＡＭ４２５は、２ポートＲＡＭ４０３と同様のものであり、同時に読み書き可能な第１領域〜第８領域を備える。
【００３０】
図３の（ｂ）および（ｃ）に示したように、サンプリング周期の開始タイミング３０１−０から、まず１ｃｈと２ｃｈのサンプルデータがそれぞれ入力し、３２ビットシフトレジスタ４２１，４２３を介して、タイミング３０１−２で、それらのデータが３２ビットレジスタ４２２，４２４にそれぞれ格納される。タイミングコントローラ４４０は、タイミング３０１−２でライトイネーブル信号を出力するが、このときＲＡＭ４２５に入力するライトアドレスは、ワードカウンタ４４４のカウント値から減算器４４６で−１した値である。タイミング３０１−２では、ワードカウンタ４４４のカウント値は“１”であるので、ライトアドレスとして“０”がＲＡＭ４２５に入力する。従って、このタイミング３０１−２で、３２ビットレジスタ４２２の１ｃｈのサンプルデータがＲＡＭ４２５の第１領域に書き込まれる。次に、タイミングコントローラ４４０は、タイミング３０１−３でライトイネーブル信号を出力するが、このときＲＡＭ４２５に入力するライトアドレスは“１”であるので、このタイミング３０１−３で、３２ビットレジスタ４２４の２ｃｈのサンプルデータがＲＡＭ４２５の第２領域に書き込まれる。同様にして、タイミング３０１−４で３ｃｈのサンプルデータがＲＡＭ４２５の第３領域に書き込まれ、タイミング３０１−５で４ｃｈのサンプルデータがＲＡＭ４２５の第４領域に書き込まれ、…、タイミング３０１−８（３０２−０）で７ｃｈのサンプルデータがＲＡＭ４２５の第７領域に書き込まれ、タイミング３０２−１で８ｃｈのサンプルデータがＲＡＭ４２５の第８領域に書き込まれる。以上のようにして、１サンプリング周期で、１ｃｈ〜８ｃｈの各サンプルデータがＲＡＭ４２５の第１〜第８領域に書き込まれる。入力側では、サンプリング周期毎にこの処理を繰り返す。
【００３１】
なお、ＲＡＭ４２５の第１，３，５，７領域へは３２ビットレジスタ４２２のサンプルデータを書き込み、第２，４，６，８領域へは３２ビットレジスタ４２４のサンプルデータを書き込んでいるが、３２ビットレジスタ４２２と４２４の切り替えは、ライトアドレスに応じて切り替えている。
【００３２】
４→８変換部４２０の出力側の動作を説明する。タイミングコントローラ４４０のワードカウンタ４４４のカウント値に加算器４４７で＋１した値がリードアドレス（ｒｅａｄ  ａｄｄｒｅｓｓ）としてＲＡＭ４２５に入力する。リードのタイミングを示すストローブ信号は図示しないが、ライトイネーブル信号が出力されるタイミングでリードも行うものとする。従って、図３の（ｄ）において、ライトアドレス“７”でライトイネーブル信号が出力されるタイミング３０２−０では、リードアドレス“０”（３ビットデータの“７”に＋１してオーバフローするので“０”となる）が出力され、ＲＡＭ４２５の第１領域のサンプルデータが３２ビットバッファ４２６に読み出される。３２ビットバッファ４２６のサンプルデータは、シフトレジスタ４２７を介して１ビットずつシリアル信号として出力される。これにより、図３（ｄ）の１ｃｈのサンプルデータを含む３２ビットの出力が実行される。次に、ライトアドレス“０”でライトイネーブル信号が出力されるタイミング３０２−１では、リードアドレス“１”が出力され、ＲＡＭ４２５の第２領域のサンプルデータが３２ビットバッファ４２６に読み出される。３２ビットバッファ４２６のサンプルデータは、シフトレジスタ４２７を介して１ビットずつシリアル信号として出力される。これにより、図３（ｄ）の２ｃｈのサンプルデータを含む３２ビットの出力が実行される。同様にして、タイミング３０２−２では第３領域のサンプルデータが読み出されて出力が開始され、タイミング３０２−３では第４領域のサンプルデータが読み出されて出力が開始され、…、タイミング３０２−７では第８領域のサンプルデータが読み出されて出力が開始され、というようにして、１サンプリング周期で、ｃｈ１〜ｃｈ８の各サンプルデータが８ｃｈ／ｌｉｎｅのシリアル信号で出力される。出力側では、サンプリング周期毎にこの処理を繰り返す。
【００３３】
図５（ａ）は、図４の８→４変換部４００におけるＲＡＭ４０３への書き込み処理の流れを示す。ステップ５０１で、ビットカウンタ４４２からライトイネーブル信号が来るまで待機する。来たら、ステップ５０２で、３２ビットレジスタ４０２のデータをＲＡＭ４０３の与えられているライトアドレスの領域に書き込む。以上を繰り返すことにより、ＲＡＭ４０３への書き込み処理が行われる。なお、図４の４→８変換部４２０におけるＲＡＭ４２５への書き込み処理も同様である。ただし、ステップ５０２におけるＲＡＭ４２５への書き込みでは、ライトアドレスに応じて３２ビットレジスタ４２２または４２４の何れかのデータをＲＡＭ４２５に書き込むことになる。
【００３４】
図５（ｂ）は、図４の８→４変換部４００におけるＲＡＭ４０３からの読み出し処理の流れを示す。ステップ５１１で、ライトイネーブル信号と同じタイミングで出力されるストローブ信号を待機する。来たら、ステップ５１２で、ＲＡＭ４０３の与えられたリードアドレスの領域からデータを読み出し、３２ビットバッファ４０４または４０６に格納する。リードアドレスが０，２，４，６（ＲＡＭ４０３の第１，３，５，７領域からの読み出し）のときは３２ビットバッファ４０４に格納し、リードアドレスが１，３，５，７（ＲＡＭ４０３の第２，４，６，８領域からの読み出し）のときは３２ビットバッファ４０６に格納する。以上を繰り返すことによりＲＡＭ４０３からの読み出し処理が行われる。なお、図４の４→８変換部４２０におけるＲＡＭ４２５からの読み出し処理も同様である。ただし、ステップ５１２におけるＲＡＭ４２５からの読み出しでは、読み出したデータを３２ビットバッファ４２６に書き込めばよい。
【００３５】
上記実施形態によれば、８ｃｈ／ｌｉｎｅ→４ｃｈ／ｌｉｎｅ×２の変換および４ｃｈ／ｌｉｎｅ×２→８ｃｈ／ｌｉｎｅの変換の両方において、入力側は、１サンプリング周期で受信した各ｃｈのサンプルを２ｐｏｒｔＲＡＭに書き込み、出力側は、その次のサンプリング周期で２ｐｏｒｔＲＡＭから各ｃｈのサンプルデータを読み出して出力するようにしている。これにより、レイテンシは１クロック分で済む。
【００３６】
上記実施形態では、図４のタイミングコントローラ４４０において、ワードカウンタ４４４および減算器４４６や加算器４４５，４４７を用いてライトアドレスとリードアドレスを生成しているが、テーブルを用いてこれらのアドレスを生成するようにしてもよい。例えば、図６（ａ）は、８→４変換部４００の出力側のリードアドレスを生成するためのアドレステーブルの例（その１）を示す。図４の加算器４４５を、図６（ａ）のアドレステーブルに置き換える。アドレステーブルの各要素領域の左側に記載した０〜７の数値は、ワードカウンタ４４４のカウント値を示す。ワードカウンタ４４４からこれらのカウント値が出力されたとき、アドレステーブルの対応する要素領域に格納されているアドレスを出力する。図６（ａ）のテーブルでは、ワードカウンタ４４４のカウント値が６のときリードアドレスとして０を出力し、カウント値が７のときリードアドレスとして１を出力し、…、カウント値が５のときリードアドレスとして７を出力することになる。これは、要するにワードカウンタ４４４のカウント値に＋２した値をリードアドレスとして出力しているので、８→４変換部４００の出力側の動作としては、上記図２や図４を参照して説明したのと同じとなる。
【００３７】
図６（ｂ）は、８→４変換部４００の出力側のリードアドレスを生成するためのアドレステーブルの例（その２）であり、図６（ａ）のテーブルの各要素領域に格納されているリードアドレスを書き換えたものである。ワードカウンタ４４４のカウント値が６のときリードアドレスとして３を出力し、カウント値が７のときリードアドレスとして２を出力し、…カウント値が５のときリードアドレスとして４を出力している。これにより、第１出力系列ではＲＡＭ４０３の第４領域、第２領域、第８領域、および第６領域のサンプルデータがこの順に（ｃｈで言うと、４ｃｈ、２ｃｈ、８ｃｈ、６ｃｈの順）出力され、第２出力系列ではＲＡＭ４０３の第３領域、第１領域、第７領域、および第５領域のサンプルデータがこの順に（ｃｈで言うと、３ｃｈ、１ｃｈ、７ｃｈ、５ｃｈの順）出力される。
【００３８】
図６に例示したようなアドレステーブルを用いることで、入力した各ｃｈをどのような順番で出力するかについての汎用性を向上させることができる。ただし、例えば図２のタイムチャートから分るように、８ｃｈのサンプルデータは付番２０１−８のタイミングで受信が終わってＲＡＭ４０３に書き込まれるので、このサンプルをタイミング２０１−７や２０２−０でＲＡＭ４０３から読み出すことは不可能である。すなわち、１つのｃｈに着目して、そのｃｈのサンプルデータを読み出すタイミングが来る前に、そのｃｈのサンプルデータがＲＡＭ４０３に書き込まれていなければならないという制約がある。
【００３９】
上記では８→４変換部４００の出力側のリードアドレスを生成するためのアドレステーブルを説明したが、このようなアドレステーブルは、入力側のライトアドレスの発生にも適用できる。また、４→８変換部４２０におけるリードアドレスやライトアドレスの発生にも適用できる。
【００４０】
上記実施形態では、８ｃｈ／ｌｉｎｅ→４ｃｈ／ｌｉｎｅ×２の変換および４ｃｈ／ｌｉｎｅ×２→８ｃｈ／ｌｉｎｅの変換を例として説明したが、ｃｈ数はこれらに限らない。要するに、本願発明は、Ｎ＝ａ×Ｍ（Ｎ，ａ，Ｍは何れも２以上の自然数）のとき、Ｎｃｈ／ｌｉｎｅの信号とＭｃｈ／ｌｉｎｅ×ａ系統の信号との間で変換する場合に適用可能である。
【００４１】
上記実施形態では、図４に示すように、８→４変換部４００と４→８変換部４２０とを別々に設けたが、これらを一体化することもできる。図４において、８→４変換部４００の入力側のレジスタ４０１，４０２と４→８変換部４２０の出力側のレジスタ４２７，４２６を共通化し、８→４変換部４００の出力側のバッファ４０４，４０６およびレジスタ４０５，４０７と４→８変換部４２０の入力側のレジスタ４２２，４２４およびレジスタ４２１，４２３を共通化する。また、２ｐｏｒｔＲＡＭ４０３と４２５を共通化する。そして、これらの共通化した回路を８→４変換部として用いるのか４→８変換部として用いるのかを指示するための選択信号を入力する。該選択信号が８→４変換部を指示していた場合は、上記共通化した部分を図４の８→４変換部４００の各部として機能するように制御し、該選択信号が４→８変換部を指示していた場合は、上記共通化した部分を図４の４→８変換部４２０の各部として機能するように制御する。このような共通化によれば、一方向の変換しかできなくなるが、回路規模を小さくすることができるメリットがある。
【符号の説明】
【００４２】
１０４…ＦＰＧＡ、４００…８ｃｈ／ｌｉｎｅ→４ｃｈ／ｌｉｎｅ変換部、４０１…３２ビットシフトレジスタ、４０２…３２ビットレジスタ、４０３…２ポートＲＡＭ、４０４，４０６…３２ビットバッファ、４０５，４０７…３２ビットシフトレジスタ、４２０…４ｃｈ／ｌｉｎｅ→８ｃｈ／ｌｉｎｅ変換部、４２１，４２３…３２ビットシフトレジスタ、４２２，４２４…３２ビットレジスタ、４２５…２ポートＲＡＭ、４２６…３２ビットバッファ、４２７…３２ビットシフトレジスタ、４４０…タイミングコントローラ、４４１…エッジデデクタ、４４２…ビットカウンタ、４４３…ｆｓビットカウンタ、４４４…ワードカウンタ、４４６…減算器、４４５，４４７…加算器。
【図１】
2010232881.tif 000003
【図２】
2010232881.tif 000004
【図３】
2010232881.tif 000005
【図４】
2010232881.tif 000006
【図５】
2010232881.tif 000007
【図６】
2010232881.tif 000008
【図７】
2010232881.tif 000009