(57)【要約】【課題】液晶表示装置の滅点欠陥、輝点欠陥又は配線の断線等による表示欠陥を余分な工程を追加することなくリペアするとともに、リペアによって開口率の低下及び長期的信頼性が失われることのないようなリペア方法を提供する。【解決手段】走査線又は信号線の上に、あらかじめこれらの配線と導通するリペア電極を形成しておき、欠陥を発見した場合には、これらのリペア電極から画素電極又は他のリペア電極に導電性の接続パターンを形成することにより、表示欠陥をリペアする。リペア電極はＴＦＴの製造工程のなかで形成でき、接続パターンとともにブラックマトリックスの下に形成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
信号線と走査線とが交差する近傍に形成され該走査線及び該信号線に接続された薄膜トランジスタと、
該走査線又は該信号線に到達する開口を備え該走査線又は該信号線の上に形成された絶縁層と、
該絶縁層の上に形成された透明導電層からなり該薄膜トランジスタに接続された画素電極と、
該開口を覆うように該透明導電層から形成されたリペア電極と、
該リペア電極に接続され表示欠陥をリペアする接続パターンと
を備えることを特徴とする液晶表示装置。
【請求項２】
前記リペア電極は、前記画素電極の近傍に設けられることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記画素電極との間で蓄積容量を形成する容量線を備え、
前記リペア電極が前記信号線の上であって該信号線と該容量線との交差部の両側に形成されてなることを特徴とする請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記接続パターンが、前記信号線上に形成されたリペア電極と表示欠陥を有する画素部の画素電極とに接続されていることを特徴とする請求項１ないし請求項３のいずれかに記載の液晶表示装置。
【請求項５】
前記薄膜トランジスタは前記走査線の上に形成されてなり、
前記リペア電極は該薄膜トランジスタと前記信号線との間の該走査線の上に設けられていることを特徴とする請求項１又は請求項２記載の液晶表示装置。
【請求項６】
前記薄膜トランジスタは前記走査線の上に形成されてなり、前記リペア電極は該薄膜トランジスタと前記信号線に隣接する隣接信号線との間の該走査線の上に設けられていることを特徴とする請求項１又は請求項２記載の液晶表示装置。
【請求項７】
前記接続パターンが、前記信号線又は前記走査線の断線箇所の両側にある前記リペア電極同士を接続していることを特徴とする請求項１ないし請求項３、請求項５又は請求項６のいずれかに記載の液晶表示装置。
【請求項８】
前記接続パターンが、ブラックマトリックスの下に形成されていることを特徴とする請求項１ないし請求項７記載のいずれかに記載の液晶表示装置。
【請求項９】
前記透明導電層はＩＴＯを含む導電材料からなり、前記接続パターンはＷ又はＭｏを含む金属からなることを特徴とする請求項１ないし請求項８のいずれかに記載の液晶表示装置。
【請求項１０】
第１金属層からなり薄膜トランジスタに接続されるゲート電極及び走査線を基板上に形成する第１工程と、
該ゲート電極の上に第１絶縁層を介して該薄膜トランジスタの半導体層を形成する第２工程と、
該半導体層の上に第２金属層からなるソース電極及びドレイン電極を形成するとともに、該第１絶縁層の上に該ドレイン電極と接続する信号線を形成する第３工程と、
該第２金属層の上に第２絶縁層を形成する第４工程と、
該走査線の上に形成された該第１絶縁層及び第２絶縁層を貫通し該走査線に到達する開口又は該信号線の上に形成された該第２絶縁層を貫通し該信号線に到達する開口を形成する第５工程と、
該第２絶縁層の上に該ソース電極に接続され透明導電層からなる画素電極を形成するとともに、該開口を覆う該透明導電層からなるリペア電極を形成する第６工程と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項１１】
第１金属層からなり薄膜トランジスタに接続されるソース電極、ドレイン電極及び該ドレイン電極に接続された信号線を基板上に形成する第１工程と、
該ソース電極及びドレイン電極の上に該薄膜トランジスタの半導体層を形成する第２工程と、
該第１金属層及び該半導体層の上に形成された第１絶縁層を介して第２金属層からなる走査線とゲート電極とを形成する第３工程と、
該第２金属層の上に第２絶縁層を形成する第４工程と、
該信号線の上に形成された該第１絶縁層及び第２絶縁層を貫通し該信号線に到達する開口又は該走査線の上に形成された該第２絶縁層を貫通し該走査線に到達する開口を形成する第５工程と、
該第２絶縁層の上に該ソース電極に接続され透明導電層からなる画素電極を形成するとともに、該開口を覆う該透明導電層からなるリペア電極を形成する第６工程と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項１２】
前記画素電極及び前記リペア電極の形成の後に、該画素電極を前記薄膜トランジスタ又は前記走査線から切り離すとともに、該画素電極と信号線上に形成されている前記リペア電極とを接続する接続パターンを形成する工程を含むことを特徴とする請求項１０又は請求項１１記載の液晶表示装置の製造方法。
【請求項１３】
前記画素電極との間で蓄積容量を構成する容量線を形成する工程と、該画素電極及び前記リペア電極の形成の後に、該画素電極を該画素電極と該容量線とが重なり合う部分と該画素電極と該容量線とが重なり合わない部分とに切り離し、該重なり合わない画素電極と該リペア電極とを接続する接続パターンを形成する工程と
を含むことを特徴とする請求項１０又は請求項１１記載の液晶表示装置の製造方法。
【請求項１４】
前記画素電極を前記薄膜トランジスタ又は前記走査線から切り離す工程を含むことを特徴とする請求項１３記載の液晶表示装置の製造方法。
【請求項１５】
前記リペア電極の形成の後に、信号線又は走査線上の断線箇所の両側にあるリペア電極同士を接続する接続パターンを形成する工程を含むことを特徴とする請求項１０又は請求項１１記載の液晶表示装置の製造方法。
【請求項１６】
前記走査線上のリペア電極同士を接続する前記接続パターンを、前記ソース電極と重なり合わないように形成することを特徴とする請求項１５記載の液晶表示装置の製造方法。
【請求項１７】
前記接続パターンは、レーザーＣＶＤ法又はインクジェット法によって形成されることを特徴とする請求項１２ないし請求項１６のいずれかに記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及びその製造方法に関し、特に、液晶表示装置の画素部及び配線のリペア技術に関する。
【背景技術】
【０００２】
近年、表示装置の一つとしてアクティブマトリックス型の液晶表示装置が広く利用されており、テレビジョン受像機やパーソナルコンピュータ用モニタ、携帯端末などの表示装置として普及が進んでいる。そして、液晶表示装置の大画面化や高精細化、表示品質の向上に向けて、現在も活発な研究開発が続けられている。一方、液晶表示装置の製造歩留まりを向上させコストを低減させるために、液晶表示パネルの製造工程において点欠陥や線欠陥の発生を少なくする製造技術とともに、これらの欠陥をリペアする技術がその重要性を増してきている。
【０００３】
【特許文献１】特開平９−１２７５４９号公報
【特許文献２】特開２００２−１８２２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブマトリクス型液晶表示装置においては、複数の走査線と複数の信号線とのそれぞれの交差部の近傍にスイッチング素子がマトリックス状に配置されるとともに、それぞれのスイッチング素子に接続された画素電極が形成されている。このような構成をもつ液晶表示装置においては、特に大画面の液晶表示装置の場合には、その製造工程において、画素の輝点欠陥、滅点欠陥、配線の断線欠陥等の表示欠陥が生じ得る。
【０００５】
例えば、スイッチング素子として用いた薄膜トランジスタ（以下、ＴＦＴという）の形成不良によりソース領域又はソース電極がゲート絶縁膜を突き抜けて走査線と短絡することにより、画素電極の電位がソース電極を通じて常に走査線の電位と同じになってしまったり、画素電極が絶縁層を介して形成された容量線と短絡することにより画素電極と容量線の電位が同じになってしまったりするような欠陥が生じ、これらの欠陥が生じた画素は、表示装置として表示したときに、暗表示となってしまういわゆる滅点欠陥や明表示となってしまういわゆる輝点欠陥をもつ画素となる。そして、滅点欠陥の場合には周囲の画素が明表示のときに、輝点欠陥の場合には周囲の画素が暗表示のときに、このような欠陥が視認されやすいことになる。また、このような短絡に至らないまでもリークしている場合も、画素電極には正常な画像信号が供給されずその画素の表示の階調は画像信号とは無関係な異常なものとなる。また、信号線や走査線に断線が生じた場合には、いわゆる線欠陥として断線箇所以降に設けられた画素が線状に輝点、滅点、又は階調異常となりうる。なお、輝点欠陥となるか滅点欠陥となるかは、欠陥の態様や偏光板の透過軸の設定等によって異なる。
【０００６】
そのため、これらの欠陥に対処すべく、各種のリペア方法が提案されている。例えば、輝点欠陥、滅点欠陥のような点欠陥に対しては、画素電極から延びたパッドを信号線と重畳するように設けておき、パッドに対してレーザーを照射して信号線と画素電極とを接続することにより、信号線からの画像信号が画素電極に供給されるようにして欠陥を目立たなくさせるという方法がある（特許文献１）。しかし、この方法は、画素電極から延びたパッドと信号線との間にある絶縁層をレーザーによって破壊しつつ、信号線は溶断されないように画素電極と信号線とを溶着させるものであるため、下層の信号線がダメージを受けやすく長期的信頼性の点で問題が残る。
【０００７】
また、信号線から延びたパッドを画素電極と重畳するように設けておき同様な方法でリペアする方法も提案されているが、この方法は、同様に長期的信頼性に問題が残るだけでなく、信号線は一般に金属で形成され、従ってパッドも遮光性をもつことから、その画素部の欠陥の有無又はリペアの有無にかかわらず、パッドによって遮光される分だけ、すべての画素部において開口率が低下することになり、好ましくない。また、走査線等の断線のような線欠陥に対しては、検査工程において断線を発見した後に、配線の断線両端部上にコンタクトホールを開口し、レーザーＣＶＤ法によってこれらのコンタクトホールと断線部分とを覆うような導電膜を形成することにより断線をリペアする方法がある（特許文献２）。しかし、この方法は、断線の発見の後に、このようなコンタクトホールを形成するために基板を再びフォトリソグラフィー工程に戻すことになるため、ＰＥＰ（Photo  Engraving  Process）回数や工程数が増加し生産性が著しく低下するだけでなく、このようなコンタクトホールの開口が新たな歩留まり低下の要因となり、問題が多い。
【０００８】
本発明は以上の点に鑑みてなされたものであり、本発明は、表示欠陥のリペアをする場合に、信号線や走査線、絶縁層にダメージを与えることなく、また開口率を低下させないようなリペアを可能とする液晶表示装置を提供することを目的とする。また、本発明は、余分なフォトリソグラフィー工程を追加することなく、リペアが可能な液晶表示装置を提供することを目的とする。また、本発明は、かかる液晶表示装置がリペアされたものであっても、表示品質及び信頼性の高い液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる液晶表示装置は、信号線と走査線とが交差する近傍に形成され該走査線及び該信号線に接続された薄膜トランジスタと、該走査線又は該信号線に到達する開口を備え該走査線又は該信号線の上に形成された絶縁層と、該絶縁層の上に形成された透明導電層からなり該薄膜トランジスタに接続された画素電極と、該開口を覆うように該透明導電層から形成されたリペア電極と、該リペア電極に接続され表示欠陥をリペアする接続パターンとを備えることを特徴とする。
【００１０】
本発明は、かかる構成をとることにより、画素部の滅点欠陥、輝点欠陥又は走査線や信号線の配線の断線等の表示欠陥が発見された場合であっても、リペア電極がすでに走査線又は信号線の配線上に作りこまれているため、接続パターンの一端をリペア電極上に形成し、他端をリペアの対象となる画素部の画素電極又は信号線等の配線上に形成された他のリペア電極上に接続することにより、これらの表示欠陥のリペアをすることができる。
【００１１】
そして、本発明によれば、リペア電極は、通常のＴＦＴ及び画素電極形成工程のなかで、画素電極と同一層、同一工程で透明導電層からパターニングされ、走査線又は信号線上の開口とともにあらかじめ形成しておくものであるため、これらの表示欠陥が画素電極の形成後に発見された場合であっても、従来のようにリペア用のコンタクトホールを形成するために表示欠陥のあるセル・アレイ基板を再びフォトリソグラフィー工程に戻す、というような余分な工程が不要となる。従って、フォトリソグラフィー工程数が増加することはなく生産性が向上する。また、従来のように、製造工程がほぼ終了した後のセル・アレイ基板に新たにコンタクトホールを開口するものではないため、コンタクトホールの開口に起因する歩留まり低下は生じ得ない。
【００１２】
また、本発明は走査線又は信号線と導通するリペア電極を走査線又は信号線上にあらかじめ形成しておくものであり、従来例のように、リペアの際にＩＴＯ（Indium  Tin  Oxide）等からなる画素電極の一部と信号線との間にある絶縁膜を破壊してレーザーによって画素電極と信号線とを溶着させるものではない。従って、レーザー光によって下層の信号線等の金属層にダメージを与えることはなく、長期的信頼性を向上することができる。
【００１３】
さらに、本発明では、リペア電極は走査線又は信号線上に形成するものであるため、リペア電極は通常、ブラックマトリックスの下に形成される。従って、リペア電極を備えることによって開口率が低下するということはない。また、接続パターンによってリペアした場合であっても、接続パターンはリペア電極の近傍に形成されるにすぎないため、接続パターンもブラックマトリックスの下に形成できる。従って、接続パターンによる開口率の低下も生じない。仮に接続パターンをブラックマトリックスの外側にまで延ばして形成したとしても、本発明では、接続パターンは、従来例のようにすべての画素部において画素電極と重なり合うようにあらかじめ形成するものではなく、滅点欠陥又は輝点欠陥のような表示欠陥のある画素部にのみ形成されれば足りるものであるため、開口率の低下を最小限にとどめることができる。
【００１４】
また、リペア電極は、走査線又は信号線上の絶縁層を開口した後に透明導電層によってこの開口を覆うものであるため、開口部において金属層である走査線や信号線が露出することはない。従って、この点においても液晶表示装置の長期的信頼性を向上することができる。本発明にかかる液晶表示装置は、前記リペア電極は、前記画素電極の近傍に設けられることを特徴とする。かかる構成をとることにより、滅点欠陥、輝点欠陥のある画素部を画素電極と信号線とを接続することによってリペアする場合には、接続パターンの長さを短くすることができるため、接続パターンの抵抗による画像信号の減衰等の悪影響を最小限にすることができる。また、滅点欠陥、輝点欠陥に加えて画素電極近傍の走査線や信号線に断線欠陥が生じた場合にも、画素電極近傍にあるリペア電極をこれらすべての欠陥のリペアに利用することができる。
【００１５】
本発明にかかる液晶表示装置は、前記画素電極との間で蓄積容量を形成する容量線を備え、前記リペア電極が前記信号線の上であって該信号線と該容量線との交差部の両側に形成されてなることを特徴とする。かかる構成をとることにより、容量線と画素電極との間で短絡又はリークが生じている場合には、容量線と画素電極との短絡又はリーク部分を画素電極から切り離すとともに、短絡又はリークのない方の画素電極とリペア電極との間に接続パターンを形成することにより、短絡又はリークのない画素電極に信号線からの画像信号を供給することができる。そして、リペア電極は信号線と容量線との交差部の両側に形成されているため、容量線の両側に切り離された短絡又はリークのない画素電極をそれぞれ最も近くに位置するリペア電極に接続することができる。従って、このような欠陥のある画素電極をリペアすることにより、正常な表示に寄与しない画素電極面積を最小限に抑えることができ、また、最短の接続パターンでリペアすることができる。また、信号線の上であって信号線と容量線との交差部の両側に形成したリペア電極間において信号線が断線した場合には、これらリペア電極間を接続パターンによって接続することにより、かかる断線もリペアできる。
【００１６】
本発明にかかる液晶表示装置は、前記接続パターンが、前記信号線上に形成されたリペア電極と表示欠陥を有する画素部の画素電極とに接続されていることを特徴とする。かかる構成をとることにより、信号線から供給される画像信号が接続パターンを介して表示欠陥を有する画素電極に供給されることになるため、滅点欠陥や輝点欠陥がリペアされ、擬似的に正常な画像が視認されるようになる。従って、液晶表示装置として十分に使用することができる。
【００１７】
本発明にかかる液晶表示装置は、前記薄膜トランジスタは前記走査線の上に形成されてなり、前記リペア電極は該薄膜トランジスタと前記信号線との間の該走査線の上に設けられていることを特徴とする。また、本発明にかかる液晶表示装置は、前記薄膜トランジスタは前記走査線の上に形成されてなり、前記リペア電極は該薄膜トランジスタと前記信号線に隣接する隣接信号線との間の該走査線の上に設けられていることを特徴とする。かかる構成をとることにより、走査線が断線した場合に、断線箇所を挟むリペア電極同士を最短の接続パターンで接続することができる。
【００１８】
本発明にかかる液晶表示装置は、前記接続パターンが、前記信号線又は前記走査線の断線箇所の両側にある前記リペア電極同士を接続していることを特徴とする。かかる構成をとることにより、走査線が断線している液晶表装置であっても、断線箇所の両側の走査線を接続パターンによって電気的に接続するようにリペアされるため、断線箇所以降のＴＦＴのゲート電極には走査線から供給される走査信号が供給される。従って、線欠陥がリペアされ、正常な画像が視認されるようになり、液晶表示装置の製造歩留まりが向上する。信号線についても同様である。
【００１９】
本発明にかかる液晶表示装置は、前記接続パターンが、ブラックマトリックスの下に形成されていることを特徴とする。かかる構成をとることにより、リペア電極はもちろん接続パターンもブラックマトリックス形成領域の外へはみ出ることがないため、接続パターンによる開口率の低下が生じない。従って、リペアされた液晶表示装置であっても表示品質の高い明るい画像表示をすることができる。本発明にかかる液晶表示装置は、前記透明導電層はＩＴＯを含む導電材料からなり、前記接続パターンはＷ又はＭｏを含む金属からなることを特徴とする。かかる構成をとることにより、リペア電極は画素電極と同一材料、同一工程で形成することができ、特別な工程を必要としない。また、接続パターンの材質をＷ又はＭｏを含む金属とすることによりレーザーＣＶＤ法を用いることができる。また、Ｍｏを用いる場合には接続パターンとリペア電極のＩＴＯとの間で電蝕が生ずることなく、良好な電気的接続をとることができる。
【００２０】
本発明にかかる液晶表示装置の製造方法は、第１金属層からなり薄膜トランジスタに接続されるゲート電極及び走査線を基板上に形成する第１工程と、該ゲート電極の上に第１絶縁層を介して該薄膜トランジスタの半導体層を形成する第２工程と、該半導体層の上に第２金属層からなるソース電極及びドレイン電極を形成するとともに、該第１絶縁層の上に該ドレイン電極と接続する信号線を形成する第３工程と、該第２金属層の上に第２絶縁層を形成する第４工程と、該走査線の上に形成された該第１絶縁層及び第２絶縁層を貫通し該走査線に到達する開口又は該信号線の上に形成された該第２絶縁層を貫通し該信号線に到達する開口を形成する第５工程と、該第２絶縁層の上に該ソース電極に接続され透明導電層からなる画素電極を形成するとともに、該開口を覆う該透明導電層からなるリペア電極を形成する第６工程とを含むことを特徴とする。かかる構成をとることにより、ボトムゲート型の薄膜トランジスタを備える液晶表示装置において、薄膜トランジスタ及び画素電極の製造する通常の工程内において、第１金属層からなる走査線の上に、又は、第２金属層からなる信号線の上に、リペア電極を形成することができる。
【００２１】
そして、本発明によれば、前述のとおり、表示欠陥が画素電極の形成後に発見された場合であっても、セル・アレイ基板を再びフォトリソグラフィー工程に戻す、というような余分な工程が不要となる。従って、フォトリソグラフィー工程数が増加することはなく生産性が向上する。また、従来のように、製造工程がほぼ終了した後のセル・アレイ基板に新たにコンタクトホールを開口するものではないため、コンタクトホールの開口に起因する歩留まり低下は生じ得ない。また、本発明は走査線又は信号線と導通するリペア電極をあらかじめ走査線又は信号線上に形成しておくものであるため、従来のように、下層の信号線等の金属層にダメージを与えることはなく、長期的信頼性を向上することができる。
【００２２】
さらに、本発明では、リペア電極を備えることによって開口率が低下するということはない。また、リペア電極は、走査線又は信号線上の絶縁層を開口した後に透明導電層によって覆われるため、開口部において金属層である走査線や信号線が露出することはない。従って、この点においても液晶表示装置の長期的信頼性を向上することができる。
【００２３】
本発明にかかる液晶表示装置の製造方法は、第１金属層からなり薄膜トランジスタに接続されるソース電極、ドレイン電極及び該ドレイン電極に接続された信号線を基板上に形成する第１工程と、該ソース電極及びドレイン電極の上に該薄膜トランジスタの半導体層を形成する第２工程と、該第１金属層及び該半導体層の上に形成された第１絶縁層を介して第２金属層からなる走査線とゲート電極とを形成する第３工程と、該第２金属層の上に第２絶縁層を形成する第４工程と、該信号線の上に形成された該第１絶縁層及び第２絶縁層を貫通し該信号線に到達する開口又は該走査線の上に形成された該第２絶縁層を貫通し該走査線に到達する開口を形成する第５工程と、該第２絶縁層の上に該ソース電極に接続され透明導電層からなる画素電極を形成するとともに、該開口を覆う該透明導電層からなるリペア電極を形成する第６工程とを含むことを特徴とする。かかる構成をとることにより、トップゲート型の薄膜トランジスタを備える液晶表示装置においても、薄膜トランジスタ及び画素電極の製造する通常の工程内において、上述のようなリペア電極を形成することができる。従って、上記と同様の効果を奏することができる。
【００２４】
本発明にかかる液晶表示装置の製造方法は、前記画素電極及び前記リペア電極の形成の後に、該画素電極を前記薄膜トランジスタ又は前記走査線から切り離すとともに、該画素電極と信号線上に形成されている前記リペア電極とを接続する接続パターンを形成する工程を含むことを特徴とする。かかる構成をとるため、画素電極が走査線と短絡又はリークが生じているような場合に、例えば、ソース電極の切断により走査線と短絡又はリークしている画素電極が薄膜トランジスタ又は走査線から切り離され解放されるとともに、画素電極には信号線から供給される画像信号が供給されることになるため、滅点欠陥や輝点欠陥がリペアされ、擬似的に正常な画像が視認されるようになる。従って、液晶表示装置として十分に使用することができる。
【００２５】
本発明にかかる液晶表示装置の製造方法は、前記画素電極との間で蓄積容量を構成する容量線を形成する工程と、該画素電極及び前記リペア電極の形成の後に、該画素電極を該画素電極と該容量線とが重なり合う部分と該画素電極と該容量線とが重なり合わない部分とに切り離し、該重なり合わない画素電極と該リペア電極とを接続する接続パターンを形成する工程とを含むことを特徴とする。かかる構成をとることにより、容量線と画素電極との重なり合う部分で両者が短絡又はリークしているような場合には、容量線と画素電極とが短絡又はリークしている重なり合う部分を画素電極から切り離すとともに、容量線に重なり合わない方の切り離された画素電極とリペア電極とを接続する接続パターンを形成することにより、容量線と重なり合わない方の切り離された画素電極に信号線からの画像信号を供給することができる。従って、擬似的に正常な画像が視認されるようになり、液晶表示装置として十分に使用することができる。
【００２６】
本発明にかかる液晶表示装置の製造方法は、前記画素電極を前記薄膜トランジスタ又は前記走査線から切り離す工程を含むことを特徴とする。かかる構成をとることにより、画素電極が容量線と短絡しているだけでなく走査線とも短絡又はリークが生じているような場合に、例えば、ソース電極の切断により走査線と短絡又はリークしている画素電極が薄膜トランジスタ又は走査線から切り離され解放されるとともに、画素電極には信号線から接続パターンを介して画像信号が供給されることになるため、滅点欠陥や輝点欠陥がリペアされ、擬似的に正常な画像が視認されるようになる。従って、液晶表示装置として十分に使用することができる。
【００２７】
本発明にかかる液晶表示装置の製造方法は、前記リペア電極の形成の後に、信号線又は走査線上の断線箇所の両側にあるリペア電極同士を接続する接続パターンを形成する工程を含むことを特徴とする。かかる構成をとることにより、走査線又は信号線が断線している液晶表装置であっても、断線箇所を接続パターンによってリペアすることができるため、断線箇所以降のＴＦＴのゲート電極、ドレイン電極には走査線又は信号線から供給される走査信号、画像信号が供給されることになるため、線欠陥がリペアされ、正常な画像が視認されるようになる。従って、液晶表示装置の製造歩留まりが向上する。
【００２８】
本発明にかかる液晶表示装置の製造方法は、前記走査線上のリペア電極同士を接続する前記接続パターンを、前記ソース電極と重なり合わないように形成することを特徴とする。かかる構成をとることにより、接続パターンは走査線即ちゲート電極と同電位であるが、ソース電極と重なり合わないため、ゲート・ソース間寄生容量Ｃｇｓの増加を防ぐことができる。従って、かかるリペアがなされた液晶表示装置であっても、突抜電圧を低下させ輝度むらを抑えることができるため、表示品質の高い液晶表示装置を製造することができる。
【００２９】
本発明にかかる液晶表示装置の製造方法は、前記接続パターンは、レーザーＣＶＤ法又はインクジェット法によって形成されることを特徴とする。かかる構成をとることにより、接続パターンの形成にあたってはいずれもそのためのマスクを必要とせず、接続パターンを直接描画することができるため、接続パターンの形成工程においてもフォトリソグラフィー工程を経る必要がなく、生産性の向上に寄与する。
【発明の効果】
【００３０】
本発明は、以上説明したとおり、表示欠陥のリペアをする場合に、信号線や走査線、絶縁層にダメージを与えることなく、また開口率を低下させないようなリペアを可能とする液晶表示装置を提供することができる。また、本発明は、余分なフォトリソグラフィー工程を要することなく、リペアが可能な液晶表示装置を提供することができる。また、本発明は、かかる液晶表示装置がリペアされたものであっても、表示品質及び信頼性の高い液晶表示装置を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３２】
［全体構成］
本発明にかかるアクティブマトリックス型の液晶表示装置は、セル・アレイ基板と対向基板との間に液晶を挟持した液晶パネルを含んで構成される。図１は、本発明にかかるアクティブマトリックス型の液晶表示装置の液晶パネル部の模式的な構成図である。図１（ａ）は、セル・アレイ基板１０１の模式的な平面図であり、図１（ｂ）は、画素部１０及びその周辺の各部材の機能を説明するための等価回路図である。なお、本明細書において説明に用いる各図面では、便宜上、縮尺又は縦横比等を適宜変更している。
【００３３】
セル・アレイ基板１０１には、Ｘ（行）方向に延在し走査線外部端子７４と画素部１０内のスイッチング素子であるＴＦＴのゲート電極とに接続された複数本の走査線７２が形成されている。走査線７２を介して、ＴＦＴを選択的にスイッチングするための信号である走査信号がＴＦＴに供給される。なお、複数本の走査線７２に対応する複数の走査線外部端子７４がセル・アレイ基板１０１の端部近くにＹ方向に沿って設けられている。走査線外部端子７４は、図示しないＡＣＦ（異方性導電体）等を介して走査線ドライバーＩＣ等の走査線駆動装置７０の図示しない所定の端子に接続される。
【００３４】
また、セル・アレイ基板１０１には、Ｙ（列）方向に延在し信号線外部端子８４と画素部１０内のＴＦＴのドレイン電極とに接続された複数本の信号線８２が形成されている。信号線８２を介して、走査信号によって選択されたＴＦＴに画像信号が供給される。なお、複数本の信号線８２に対応する複数の信号線外部端子８４がセル・アレイ基板１０１の端部近くにＸ方向に沿って設けられている。信号線外部端子８４は、図示しないＡＣＦ等を介して信号線ドライバーＩＣ等の信号線駆動装置８０の図示しない所定の端子に接続される。なお、上記走査線駆動装置７０や信号線駆動装置８０は、セル・アレイ基板１０１上に配設されていてもよい。また、図１（ａ）では蓄積容量Ｃｓの共通線である容量線２８（後述）の図示を省略している。
【００３５】
そして、セル・アレイ基板１０１の表示領域１０７内には、走査線７２と信号線８２の各交差に対応して、走査線７２と信号線８２とによって区画された領域に画素部１０がマトリクス状に配列されている。参照番号１０ａは、走査線７２ａ、信号線８２ａにかかる一つの画素部（以下、注目画素部ともいう）であり、隣接画素部１０ｂ、１０ｃ、１０ｄ等がこれと隣接している。隣接画素部１０ｃにかかる走査線である隣接走査線７２ｃは、走査線７２ａが延びる方向に沿って形成されている。隣接画素部１０ｂにかかる信号線である隣接信号線８２ｂは、信号線８２ａが延びる方向に沿って形成されている。
【００３６】
［画素部］
次に、図１（ｂ）、図２及び図３（ａ）を参照しながら、スイッチング素子としてボトムゲート型ＴＦＴを用いた画素部及びその周辺部の構成を説明する。図２は、本実施の形態にかかる画素部１０及びその周辺を含む概略の平面図であり、図３（ａ）は、図２のＡ−Ａ’線における矢視方向の概略の断面構成図である。なお、図２においては、わかりやすく描くためにゲート絶縁膜１３及びパッシベーション層１９を取り除いて記載しており、また、見る層を適宜変更している。後述する図４、図６ないし図９も同様である。
【００３７】
画素部１０は、ＴＦＴ２０及び画素電極３２を含んで構成される。ＴＦＴ２０は、走査線７２と信号線８２との交差部の近傍に設けられる。また、ＴＦＴ２０は、基板１１上に走査線７２と一体に形成され走査線７２上の一部の領域であるゲート電極１２と、ゲート電極１２の上に第１絶縁層であるゲート絶縁膜１３を介して形成された半導体からなる半導体層１４ａと、半導体層１４ａの上に形成されたソース電極２５、ドレイン電極２６とを含んで構成される。走査線７２のうちのＴＦＴの半導体層１４ａと平面視で重なり合う領域がおおむね、ＴＦＴ２０のゲート電極１２として機能し、これにより、ゲート電極１２は走査線７２と導通していることになる。
【００３８】
また、略Ｕ字形状をしたドレイン電極２６は、信号線８２から枝状に分岐して半導体層１４ａの一部であるドレイン領域１６と導通している。本実施の形態においては、ドレイン電極２６は、信号線８２と走査線７２とが平面視で重なり合わないような位置から枝状に分岐している。ソース電極２５は、半導体層１４ａの一部であるソース領域１５と導通するとともに、第２絶縁層であるパッシベーション層１９を貫通するコンタクトホール２３を介して透明導電層３０から形成された透明な画素電極３２と導通している。ソース電極２５の配線の幅は走査線７２や信号線８２の幅よりも細く形成されている。ソース電極２５は、半導体層１４ａの上から、第１絶縁層であるゲート絶縁膜１３を介して走査線７２の端部の上を通過し、さらにゲート絶縁膜１３上をコンタクトホール２３にまで延びて形成されている。
【００３９】
また、図２に示すように、本実施の形態においては、Ｙ方向に延びる信号線８２上の一部であって一つの画素部を区画している領域においては、リペア電極２４が一つの画素部につき２箇所に、即ち２４ａ１、２４ａ２として形成されている。また、Ｘ方向に延びる走査線７２上の一部であって一つの画素部を区画している領域においては、リペア電極２４が一つの画素部につき２箇所に、即ち２４ａ３、２４ａ４として形成されている。なお、参照番号２３ａはリペア電極２４のコンタクトホールである。リペア電極２４の詳細については後述する。
【００４０】
また、容量線２８（蓄積容量共通線、蓄積容量のコモン線ともいう）は、蓄積容量Ｃｓ２７の一方の電極に給電をするために各画素部の蓄積容量Ｃｓに対して共通に接続された配線であり、所定の電圧の蓄積容量コモン信号が供給される。本実施の形態においては、容量線２８は画素電極３２の中央付近を走査線の延びる方向に沿って並ぶ複数の画素部１０内を通過するように形成されており、走査線７２と容量線２８は所定の間隔をもって交互に信号線の延びる方向に沿って配設されている。また、容量線２８は、蓄積容量Ｃｓ２７の一方の電極としても機能し、画素電極３２と容量線２８とが平面視で重なり合う領域が蓄積容量Ｃｓ２７を構成している。従って、蓄積容量Ｃｓ２７の他方の電極は画素電極３２とＴＦＴ２０のソース電極とに導通している。蓄積容量Ｃｓ２７は、ＴＦＴ２０がオン状態の期間（選択期間）にこれを介して画素電極３２に信号線８２から出力された画像信号の電圧が印加された後、ＴＦＴ２０がオフ状態の期間（非選択期間）にこの印加電圧を必要な時間だけほぼ一定に維持するために設けられた容量である。
【００４１】
コモン電極（対向電極）３４は、画素電極３２と対向するように形成され、各画素に共通な透明電極である。コモン電極３４は、一般に、ＴＮ（Twisted Nematic）型、ＶＡ（Vertical Alignment）型の液晶表示装置では図示しない対向基板に形成される。コモン電極３４には共通電極線（コモン電極線）３５を介して所定の電圧のコモン信号が印加される。画素電極３２と対向電極３４との間には、図示しない配向膜等を介して電気光学材料である液晶９９が挟まれた構成をなしている。なお、図３（ａ）の参照番号１７はＴＦＴ２０のチャネル領域であり、図１（ｂ）における参照番号３８、３９は、それぞれゲート・ソース間寄生容量Ｃｇｓ、ゲート・ドレイン間寄生容量Ｃｇｄである。
【００４２】
このような画素部１０を備える液晶表示装置１００の動作は、例えば次のとおりである。走査線駆動装置７０は、液晶表示装置１００に入力される図示しない画像信号の同期信号その他の情報に基づいて、信号線８２からの画像信号を書き込むべき画素部１０を行単位で選択する走査信号を出力する。信号線駆動装置８０は、同じく画像信号の輝度情報等に基づいて、走査信号に同期して動作し、走査期間に選択された画素部１０に画像信号を供給する。そして、選択された画素部１０内にあるＴＦＴ２０を介して、信号線駆動装置からの画像信号に応じた電圧が画素電極３２に印加される。これによって、画素電極３２とコモン電極３４とからなる一対の電極の間に電界が生じ、この電界によって液晶９９の分子の向き（液晶分子の配向）が制御される。そして、この配向変化を利用することにより液晶を透過する光を変調することで画像等の表示作用が行われる。このようにして液晶表示装置が構成される。
【００４３】
次に、画素部及びその周辺について、図３（ａ）を参照しながらより詳細に説明する。セル・アレイ基板１０１の基板１１としては、絶縁性及び透光性を備える基板であるガラス基板、石英基板等のほか、プラスチック系の基板を使用することができる。走査線７２及びゲート電極１２、容量線２８等は、第１金属層をパターニングすることにより形成される。第１金属層は、例えば、ＡｌＮｄ、Ａｌ、Ｍｏの単層膜、あるいはＡｌＮｄ、Ａｌ、Ｍｏ、Ｃｕを組み合わせて形成された積層膜でもよい。第１金属層がＡｌを含み、しかもＩＴＯ等の透明導電層や酸化物半導体と接続するような場合には、第１金属層を積層構造とし、例えば、下層をＡｌＮｄのようなＡｌを含む金属層とし、ＩＴＯ等と接続する上層にはＭｏを含む金属とすることが望ましい。このような材質や構造をとることにより、後述するＩＴＯからなるリペア電極２４と良好な電気的接続をとることができる。第１金属層の厚さは１００ｎｍから５００ｎｍが望ましく、より望ましくは２００ｎｍである。
【００４４】
第１絶縁層であるゲート絶縁膜１３は、その材質として、酸化シリコン系や窒化シリコン系のＳｉＮｘ、ＳｉＯｘ 又はＳｉＯｘＮｙの単層膜、あるいはこれらを組み合わせた積層膜を使用することができる。これにより、絶縁性と透光性のある層を形成することができる。ゲート絶縁膜１３は、第１金属層から形成されたゲート電極１２を含む走査線７２、容量線２８を覆うように設けられている。ゲート絶縁膜１３の膜厚は、１００ｎｍから５００ｎｍが望ましく、より望ましくは２５０ｎｍから３００ｎｍである。半導体層は、一般にアモルファスＳｉが用いられるが、特にこれに限定されるものではなく、Ｉｎ、Ｇａ又はＺｎのいずれかを含むような酸化物半導体でもよい。また、半導体層はアモルファスでも結晶性をもつものでもよい。半導体層の厚さは、特に限定されないが、５０ｎｍから３００ｎｍが望ましい。
【００４５】
ソース電極２５、ドレイン電極２６、信号線８２は、第２金属層からパターニングされる。第２金属層の材料又は構造は特に限定されず、ＡｌやＭｏの単層膜でもよいが、ＩＴＯ等の透明導電層とＡｌとの間の電蝕を避けるために、例えば、ＩＴＯと接する上層はＭｏとし下層はＡｌとするというような、ＡｌとＭｏを組み合わせて形成された積層膜（積層配線）が望ましい。半導体層の材料として酸化物半導体を用いる場合には、特に、Ｍｏ−Ａｌ−Ｍｏのような三層の積層構造をもつものがより望ましい。このように最上層及び最下層がＭｏを含む金属で構成される第２金属層を用いることにより、第２金属層の下層が酸化物半導体に接続し上層がＩＴＯ等の透明導電層に接続するような場合でも、Ａｌと酸化物半導体層との間、及びＡｌとＩＴＯ等の透明導電層との間で生じやすい電蝕を防止し、良好で信頼性の高い電気的接続をすることができる。第２金属層の厚さは１００ｎｍから５００ｎｍであり、より望ましくは２００ｎｍである。
【００４６】
第２絶縁層であるパッシベーション層１９は、絶縁性と透光性とを備える窒化シリコン等を用いて形成される。パッシベーション層１９は、第２金属層から形成されたソース電極１５、ドレイン電極１６を含むＴＦＴ２０及び信号線８２を覆うように形成されている。画素電極３２は、パッシベーション層１９の上に形成された透明導電層３０をパターニングすることにより形成される。その材料としては、特に限定されないが、例えば、ＩＴＯが用いられる。また、透明導電層３０をパターニングすることにより、画素電極３２とともにリペア電極２４が形成される。リペア電極２４の透明導電層と画素電極３２の透明導電層とは互いに離間した位置に形成される。
【００４７】
［リペア電極］
次に、リペア電極について説明する。図３（ｂ）、（ｃ）はリペア電極２４の構成図である。同図（ｂ）は信号線８２に形成されているリペア電極の一実施の形態であり、図２におけるＢ−Ｂ’線における矢視断面図である。また、図３（ｃ）は走査線７２に形成されているリペア電極の一実施の形態であり、図２におけるＣ−Ｃ’線における矢視断面図である。図３（ｂ）に示す信号線上のリペア電極２４は、第２絶縁層であるパッシベーション層１９を貫通し第２金属層からなる信号線８２に到達する開口であるコンタクトホール２３ａを覆うように形成されたＩＴＯからなる導電層である。このリペア電極２４は、ＩＴＯからなる透明導電層３０から画素電極３２をパターニングする工程において同時にパターニングされたものであり、画素電極３２と同一層、同一工程で形成される。リペア電極２４はコンタクトホール２３ａの底部において信号線８２と導通している。
【００４８】
また、同図（ｃ）に示す走査線上のリペア電極２４は、パッシベーション層１９及び第１絶縁層であるゲート絶縁膜１３を貫通し第１金属層からなる走査線７２に到達する開口であるコンタクトホール２３ａを覆うように形成されたＩＴＯからなる導電層である。この走査線上に形成されたリペア電極２４も、上記と同様、ＩＴＯからなる透明導電層３０から画素電極３２をパターニングする工程において同時にパターニングされたものであり、画素電極３２と同一層、同一工程で形成される。リペア電極２４はコンタクトホール２３ａの底部において走査線７２と導通している。このように、リペア電極２４は、ＴＦＴ２０、走査線、信号線、容量線、画素電極等を備えるセル・アレイ基板１０１の製造工程において、これらＴＦＴ等の形成とともに形成される。
【００４９】
本実施の形態においては、図２に示すように、リペア電極２４は、一つの画素部１０につき４箇所に設けられている。即ち、注目画素部１０ａであれば、容量線２８を挟んで、画素電極３２のＴＦＴ２０から遠隔する端部近くの信号線８２ａ上にはリペア電極２４ａ２が、画素電極３２のＴＦＴ２０に近接した端部近くの信号線８２ａ上にはリペア電極２４ａ１が、それぞれ設けられている。また、走査線７２ａの上には、ＴＦＴ２０を挟んで、信号線８２ａとＴＦＴ２０との間にリペア電極２４ａ４が、隣接画素部１０ｂにかかる隣接信号線８２ｂとＴＦＴ２０との間にはリペア電極２４ａ３が、それぞれ設けられている。
【００５０】
信号線上のリペア電極２４の形成位置や個数は任意であり、上記のように一つの画素部につき２箇所に限られない。例えば、容量線２８の形成位置が画素部１０ａの中央付近ではなく隣にある走査線のいずれか一方の近くに形成されている場合には、信号線上のリペア電極２４は、本発明の効果を奏する限り、信号線上であって画素電極３２の中央に近接した位置に１個所設けるだけでもよい。また、走査線上のリペア電極２４の位置や個数も、上記のように、一つの画素部につき２箇所とは限られない。なお、リペア電極２４とリペア電極２４との間の距離を短くした場合には後述する接続パターン２１の抵抗を小さくすることができる。また、両リペア電極間の距離を長くした場合には、リペア電極２４の個数が少ないときでも広い範囲にわたって断線等をリペアすることができる。また、リペア電極間距離は、すべて均等にしてもよいし、一部又は全部が不均等にしてもよい。
【００５１】
また、リペア電極２４の形成位置は、上記のように表示領域１０７の内部の画素部１０に限られず、走査線７２、信号線８２上の他の位置、例えば、表示領域１０７の外側である周辺部に形成された走査線や信号線の上に形成してもよい。さらに、走査線、信号線以外の他の配線、例えば、同期信号、制御信号等を転送する転送配線（図示せず）、容量線２８の上にも設けることができる。リペア電極２４の構造は、これらの配線が第１金属層から形成されたものであれば図３（ｃ）と同様であり、第２金属層から形成されたものであれば同図（ｂ）と同様である。また、リペア電極２４は、容量線２８と信号線８２とが交差する領域に設けてもよく、この場合のリペア電極２４の構造は図３（ｂ）と同様である。
【００５２】
［リペア方法］
次に、リペアの方法を図４及び図５（ａ）を参照しながら説明する。図４は、本実施の形態にかかる液晶表示装置の構成図である。また、図５（ａ）は、信号線上に形成されたリペア電極２４の概略の断面図であり、図４のＤ−Ｄ’線における矢視方向の断面図である。また、参照番号２１は、本実施の形態にかかるリペア工程において形成された導電性の接続パターンである。
【００５３】
一例として、画素電極３２が何らかの原因により走査線７２と短絡しているような欠陥を有するＴＮ型ノーマルホワイトモード液晶表示装置におけるリペア方法を説明する。２枚の偏光板をその透過軸の方向が互いに直交するように配置し、これら２枚の偏光板の間にねじれ角が９０度のＴＮ型液晶を挟んだ液晶表示装置では、液晶に電界がかからないときはバックライトからの光を透過して白の表示（明表示）となり、液晶に黒表示に対応する電界がかかるときはバックライトからの光が吸収されて黒の表示（暗表示）となるいわゆるノーマルホワイトモードの液晶表示がなされる。
【００５４】
そして、このようなＴＮ型ノーマルホワイトモード液晶表示装置において何らかの原因により走査線７２と短絡しているような欠陥が生じた場合には、画素電極３２には画像信号に基づく正常な電圧が供給されず、画素電極３２の電位は常に走査線の７２の電位とほぼ同じになる。走査線７２に供給される走査信号の電圧レベルは、一般にコモン電極３４に印加されるコモン信号の電圧レベルとは異なり、また両者の電位差も比較的大きいため、このような短絡欠陥を有する画素電極３２とコモン電極３４との間には、走査信号の電位とコモン電極の電位の差に応じた電界が印加された状態となる。そのため、このような液晶表示装置に画像を表示した場合、このような短絡欠陥を有する画素部は暗表示となり、周辺の画素部が明表示をしているときは、いわゆる滅点欠陥として視認される。
【００５５】
次に、このようなＴＮ型ノーマルホワイトモード液晶の滅点欠陥を例にとって本実施の形態にかかるリペア方法を説明する。まず、セル・アレイ基板１０１の形成後、検査工程において、滅点欠陥の有無及び欠陥位置等の情報を取得する。具体的な欠陥の検査方法は後述する。次に、画素電極３２と走査線７２との短絡に起因するような滅点欠陥が存在する場合には、ＴＦＴ２０又は走査線７２と画素電極３２との接続を切り離す。具体的には、例えば図４に示すようなパターンレイアウトである場合には、ソース電極２５の切断箇所９８にレーザー光を照射してソース電極を切断する。これにより画素電極３２は電気的に解放状態となる。なお、切断箇所９８は、少なくとも画素電極３２を短絡箇所から切り離すことができる場所であれば、本発明の趣旨を逸脱しない限り、特に限定されない。
【００５６】
次に、レーザーＣＶＤ法等により、Ｗ（タングステン）又はＭｏ等からなる金属を、リペア電極２４ａ１から画素電極３２の端部まで成長させて接続パターン２１を形成する。リペア電極２４ａ１はその底部において信号線８２ａと電気的に接続されているため、接続パターン２１を介して信号線８２ａと画素電極３２との電気的な接続がなされる。その結果、画素電極３２には信号線８２ａに供給される画像信号が供給されることになり、画素電極３２の電位は信号線８２ａの電位と常に同じになる。そのため、このような液晶表示装置に画像を表示した場合、リペアされた画素電極３２に係る画素部１０ａでは、走査線８２ａから供給される画像信号のおおむね平均電圧に応じた階調をもつ表示が視認されることになり、滅点欠陥としては視認されず、疑似的にあたかも欠陥のない正常な表示をする画素部として視認される。
【００５７】
なお、接続パターン２１の材質として、Ｍｏ等からなる金属を用いた場合には、リペア電極２４、画素電極３２はいずれもＩＴＯからなるため、これらと接続パターン２１とは良好で信頼性の高い電気的接続をすることができる。なお、接続パターン２１の幅は、特に限定されないが、数μｍ、例えば５μｍ程度でよい。また、接続パターン２１は画素電極３２の端部において重なり合うように接続パターンを成長させることが望ましい。その重なりの幅や長さは、特に限定されないが、３μｍ程度でよい。画素電極３２との重なり合いの長さがこの程度であれば、図示しないブラックマトリクス（以下、ＢＭという）の下に、即ちＢＭと重なり合う領域の内側に接続パターン２１を形成させることができるため、接続パターン２１によって遮光部分が増加することはない。従って、接続パターン２１の形成によって開口率が低下するような不具合は生じない。
【００５８】
なお、ＢＭは、金属又は黒色の樹脂から形成された遮光層であり、例えば、カラーフィルター等とともに対向基板に形成される。ブラックマトリックスは、少なくとも表示領域１０７内の走査線７２、信号線８２、これらと画素電極３２との間の領域、及び画素電極３２ の周縁部を覆うように格子状に形成される。なお、走査線７２上にＴＦＴ２０が形成されていない場合にはＴＦＴ２０をも覆うように形成される。以上説明したとおり、本発明は、かかる構成をとることにより、画素部の滅点欠陥の表示欠陥をリペアすることができる。即ち、このような表示欠陥が発見された場合には、リペア電極２４がすでに信号線８２の配線上に作りこまれているため、接続パターン２１の一端をリペア電極上に接続し、他端をリペアの対象となる画素部の画素電極に接続することにより、このような表示欠陥をリペアすることができる。
【００５９】
そして、リペア電極２４は、通常のＴＦＴ及び画素電極形成工程のなかで、画素電極と同一層、同一工程で透明導電層からパターニングされ、走査線又は信号線上の開口とともにあらかじめ形成しておくものであるため、これらの表示欠陥が画素電極の形成後に発見された場合であっても、従来のようにリペア用のコンタクトホールを形成するために表示欠陥のあるセル・アレイ基板を再びフォトリソグラフィー工程に戻す、というような余分な工程が不要となる。従って、フォトリソグラフィー工程数が増加することはなく生産性が向上する。また、従来のように、製造工程がほぼ終了した後のセル・アレイ基板に新たにコンタクトホールを開口するものではないため、コンタクトホールの開口に起因する歩留まり低下は生じ得ない。
【００６０】
また、本発明は、走査線又は信号線と導通するリペア電極を走査線又は信号線上にあらかじめ形成しておくものであり、従来例のように、リペアの際にＩＴＯ等からなる画素電極の一部と信号線との間にある絶縁膜を破壊してレーザーによって画素電極と信号線とを溶着させるものではない。従って、レーザー光によって下層の信号線等の金属層にダメージを与えることはなく、長期的信頼性を向上することができる。さらに、本発明では、リペア電極２４は走査線又は信号線上に形成するものであるため、リペア電極は通常、ブラックマトリックスの下に形成されることになる。従って、リペア電極を備えることによって開口率が低下するということはない。また、接続パターン２１によってリペアした場合であっても、接続パターンはリペア電極の近傍に形成されるにすぎないため、接続パターンもブラックマトリックスの下に形成できる。
【００６１】
従って、接続パターンによる開口率の低下も生じない。仮に接続パターンをブラックマトリックスの外側にまで延ばして形成したとしても、本発明では、接続パターンは、従来例のようにすべての画素において画素電極と重なり合うようにあらかじめ形成するものではなく、滅点欠陥又は輝点欠陥のような表示欠陥のある画素部にのみ形成されれば足りるものであるため、開口率の低下を最小限にとどめることができる。また、リペア電極２４は、走査線又は信号線上の絶縁層を開口した後に透明導電層によって覆われるため、開口部において金属層である走査線や信号線が露出することはない。従って、この点においても液晶表示装置の長期的信頼性を向上することができる。
【００６２】
［製造方法］
次に、図３、図４及び図５（ａ）を参照して、本実施の形態にかかる液晶表示装置の製造方法を工程順に説明する。まず、セル・アレイ基板１０１となる基板１１の上に、第１金属層を形成した後に、これをパターニングし、ゲート電極１２を含む走査線７２、容量線２８等のパターンを形成する（第１ステップ（第１ＰＥＰ））。第１金属層の形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。なお、第１金属層及び基板１１の材質や構造は前述のとおりである。
【００６３】
次に、ゲート絶縁膜１３をＣＶＤ法等により基板全面に形成する（第２ステップ）。これにより、第１金属層で形成されたパターンはゲート絶縁膜１３により覆われる。次に、半導体層１４を形成する。半導体層の形成方法は、特に限定されないが、アモルファスＳｉの場合にはプラズマＣＶＤ法を、Ｉｎ、Ｇａ及びＺｎを含む酸化物半導体（以下、ＩＧＺＯという）のような酸化物半導体の場合にはスパッタリング方式を用いることができる。半導体層の成膜後、これをパターニングすることにより、ＴＦＴ２０の半導体層となる半導体層１４ａを形成する（第３ステップ（第２ＰＥＰ））。
【００６４】
次に、第２金属層を形成して、これをパターニングすることにより、ソース電極２５、ドレイン電極２６、信号線８２等を形成する（第４ステップ（第３ＰＥＰ））。第２金属層の形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。第２金属層の材質や構造は前述のとおりである。次に、窒化シリコン等を用いてＣＶＤ法によりパッシベーション層１９を基板全面に形成する。これにより第２金属層等はパッシベーション層１９によって覆われることになる。そして、これをエッチングによりパターニングを行い、その一部を除去することにより画素電極３２とソース電極２５とを接続するためのコンタクトホール２３、及びリペア電極２４のための開口であるコンタクトホール２３ａ等を形成する（第５ステップ（第４ＰＥＰ））。リペア電極２４のためのコンタクトホール２３ａはこのＰＥＰで形成されるため、リペアのために本ＰＥＰの後の工程において再度フォトリソグラフィー工程に戻す必要がなく、生産性が向上する。
【００６５】
次に、透明導電層３０をスパッタリング法等により形成する。透明導電層３０を形成した後、これをパターニングすることにより、画素電極３２、リペア電極２４等を形成する（第６ステップ（第５ＰＥＰ））。リペア電極２４は上記コンタクトホール２３ａを覆うように形成される。また、リペア電極２４は、このＰＥＰにおいて画素電極３２を形成する透明導電層３０から同一の層、同一のＰＥＰで形成されるため、リペアのために本ＰＥＰの後の工程において再度成膜工程に戻す必要がなく、生産性が向上する。
【００６６】
このようにして、ボトムゲート型のＴＦＴ２０と画素電極３２とを含む画素部１０、容量線２８、走査線７２、信号線８２等の各種配線、及びリペア電極２４を基板１１上に備えるセル・アレイ基板１０１が形成される。次に、このようにして形成されたセル・アレイ基板１０１の欠陥検査を行う（第７ステップ）。セル・アレイ基板は、この段階においては画素電極３２までが形成された状態にあり、未だ対向基板とシールされておらず液晶も封止されていないが、いくつかの方法により欠陥のある画素部をその位置も含めて検出することができる。例えば、ＥＢテスター（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ  Ｔｅｓｔｅｒ）法では、容量線２８に所定の電圧を印加するとともに、走査線駆動装置７０、信号線駆動装置８０（図１参照）を用いてセル・アレイ基板１０１の画素電極３２に電圧を印加し蓄積容量Ｃｓに電荷を保持させた後、各画素電極３２に電子ビームを照射する。そして電子ビームによって各画素電極３２から放出される二次電子の量を検出する。二次電子の量は画素電極に保持されている電荷の量によって異なるため、これにより正常画素と短絡や断線等によって電荷を保持できない欠陥画素との区別をすることができる。
【００６７】
そして、欠陥が発見された場合には、リペア工程を実行する（第８ステップ）。滅点欠陥のリペア工程においては、上述のとおり、例えばソース電極２５を切断することによりＴＦＴ２０又は走査線７２と画素電極３２との電気的な接続を断つとともに、レーザーＣＶＤ法等により、リペア電極２４ａ１と画素電極３２との間に導電材料からなる接続パターン２１形成する。これによって画素電極３２はＴＦＴ２０、走査線７２から電気的に解放されるとともに、信号線８２ａと画素電極３２とが電気的に接続される。後述する輝点欠陥や断線等の表示欠陥もこの工程においてリペアすることができる。
【００６８】
次に、このようにリペアされたセル・アレイ基板１０１とカラーフィルター等を設けた対向基板とに配向処理等を行い、その後、両基板をシール材で貼り合わせる。シール材は、例えば光硬化型のアクリル樹脂のような、紫外線硬化型のシール材を用いる。このようにしてシールされた液晶基板の間に液晶を注入し、駆動回路や偏光板、バックライト等の光学部材などを取り付けることにより液晶表示装置１００が完成する（第９ステップ）。本実施の形態にかかる液晶表示装置の製造方法はこのような構成をとるため、欠陥がリペアされた液晶表示装置を提供することができ、かかる製造方法によって製造された液晶表示装置はすでに説明したとおりの効果を奏する。
【００６９】
リペア工程において接続パターン２１を形成する方法は、特に限定されないが、レーザーＣＶＤ装置を利用することができる。レーザー光源は、炭酸ガスレーザーのようなレーザーでもよいが、例えば、Ｎｄイオンをドープしたリチウム・イットリウム・フロライド（ＬｉＹＦ４）を用いたＹＬＦレーザーの第３高調波（波長３４９ｎｍ）を使用することができる。レーザー光の波長は、本発明の趣旨を逸脱しない限り、特に限定されるものではない。なお、ソースガスは、Ｗの接続パターンを形成する場合にはＷＣ（ＣＯ）６のようなＷ化合物を用いることができるが、Ｍｏ、Ｃｒ等を成分とする他のガスでもよい。キャリアガスは、Ａｒを用いたが、窒素等を用いることもできる。レーザー光の平均出力を５０ｍＷ以上に設定すれば、例えば配線幅が約３ないし１０μｍ、膜厚が約２５０ないし３５０ｎｍのＷからなる接続パターン２１を形成することができる。
【００７０】
接続パターン２１の形成方法は、このようなレーザーＣＶＤ法に限られるものではなく、例えば、接続パターン２１の材質として粒子径が数ｎｍ程度のＡｕ、Ａｇ等の微細粒子を有機溶剤中に分散したペーストを用い、これをインクジェット法等により接続パターンをパターニングした後、加熱し乾燥することにより接続パターン２１を形成してもよい。レーザーＣＶＤ法やインクジェット法方法は、いずれもマスクを必要とせず、パターンを直接描画することができるため、接続パターンの形成においてもフォトリソグラフィー工程を経る必要がなく、生産性の向上に寄与する。
【００７１】
［応用例１］
次に、輝点欠陥のリペア方法を、前述と同様にＴＮ型ノーマルホワイトモードの液晶表示装置を例にとって説明する。なお、本応用例では、前述した滅点欠陥のリペア方法にかかる実施の形態と異なる部分を中心に説明するとともに、上記実施の形態で説明した構成要素と同一又は相当するものについては同一符号を付し、その説明を省略する。
【００７２】
図６は、本実施の形態に係る液晶表示装置の構成図である。本応用例では、画素電極３２が容量線２８と短絡しているような場合に生じる輝点欠陥のリペアについて説明する。容量線２８は、例えば、コモン電極３４と同電位で駆動されている。そして、１走査期間のうちのほとんどを占める非選択期間においては、ＴＦＴ２０はオフ状態となるため、画素電極３２が容量線２８と短絡している場合には、画素電極３２と容量線２８とは同電位となる。従って、このような場合には画素電極３２の電位とコモン電極３４の電位も同じとなり、両電極間は無電界の状態となる。従って、ＴＮ型ノーマルホワイトモードの液晶表示装置の場合には、このような欠陥をもつ画素はバックライトからの光を透過して白の表示となる。そのため、このような液晶表示装置に画像を表示した場合、このような短絡欠陥を有する画素部の周辺の画素部が暗表示をしているときは、その短絡欠陥を有する画素部は明表示となり、いわゆる輝点欠陥として視認される。なお、ＴＦＴ２０の選択期間においては、ＴＦＴ２０はオン状態となるため信号線８２ａ、画素電極３２及び容量線２８の３者が短絡することになり、信号線８２ａの電位も変動を受ける。
【００７３】
このような輝点欠陥が存在する場合には、まず、ＴＦＴ２０又は走査線７２と画素電極３２との接続を切り離す。具体的には、例えば、ソース電極２５の切断箇所９８にレーザー光を照射してソース電極２５を切断する。これにより、画素電極３２はＴＦＴ２０のオン、オフにかかわらずＴＦＴ２０又は走査線７２と非導通となり、電気的に解放される。さらに、画素電極３２と容量線２８の両者が平面視で重なり合う領域で短絡が生じている場合には、切断箇所９８ｇ、９８ｈにレーザー光を照射することにより容量線２８と画素電極３２との短絡箇所から画素電極を切り離し、３つの画素電極３２ｆ、３２ｇ、３２ｈに分離させる。これにより、画素電極３２ｆは容量線２８と重なり合う画素電極となり、画素電極３２ｇ、３２ｈは、画素電極３２のうちの容量線２８と重なり合わない分離された画素電極となる。これにより、分離された画素電極３２ｇ、３２ｈは、容量線２８と非導通となり、容量線２８から電気的に解放される。
【００７４】
なお、切断箇所９８ｇ、９８ｈは、図６においては容量線２８の両側の２個所に設けているがこれに限られず、少なくとも容量線２８と画素電極３２との短絡箇所を切り離すことができる場所であれば、本発明の趣旨を逸脱しない限り、１個所でもよいし、また切断箇所の場所も特に限定されない。次に、レーザーＣＶＤ法等により、Ｗ、Ｍｏ等からなる金属を、リペア電極２４ａ１及び２４ａ２から画素電極３２の端部にまで成長させて接続パターン２１、２１ａを形成する。リペア電極２４はその底部において信号線８２ａと電気的に接続されているため、接続パターン２１、２１ａを介して信号線８２ａと画素電極３２ｇ、３２ｈとの電気的な接続がなされる。その結果、画素電極３２ｇ、３２ｈには、信号線８２ａに供給される画像信号が供給されることになり、画素電極３２ｇ、３２ｈの電位は信号線８２ａの電位と同じになり、そのため、このような液晶表示装置に画像を表示した場合、リペアされた画素電極３２に係る画素部１０ａでは、走査線８２ａから供給される画像信号のおおむね平均電圧に応じた階調をもつ表示が視認されることになり、輝点欠陥としては視認されず、疑似的にあたかも欠陥のない正常な表示をする画素部として視認される。なお、ＴＦＴ２０が正常に動作している場合には、切断箇所９８においてソース電極を切断することなく、切断箇所９８ｇ、９８ｈで画素電極３２を切断した上で、画素電極３２ｈだけを接続パターン２１ａによってリペア電極２４ａ２と接続するだけでもよい。
【００７５】
リペア電極の信号線上における位置、個数は、特に限定されない。例えば同図のように、容量線２８が画素電極３２の中央付近を走査線７２が延びる方向に沿って形成されている場合には、信号線８２ａ上の一つの画素部につき２個のリペア電極２４ａ２、２４ａ１を容量線２８と信号線８２ａとの交差部の両側に設けることが望ましい。このようにすることにより、切断箇所９８ｇ、９８ｈにおいて２箇所で画素電極３２を切断しても、信号線８２ａから接続パターン２１、２１ａを介して容量線２８の両側の画素電極３２ｇ、３２ｈの両方に画像信号を供給することができる。従って、この画素部１０ａの実質的な画素部分の縮小を最小限とすることができる。
【００７６】
また、信号線８２上のリペア電極２４を一つの画素部につき１個しか形成しない場合には、リペア電極２４を容量線２８と信号線８２との交差部上又はその近傍に設けておき、上述のように容量線２８の両側で画素電極を切断し、切断された画素電極３２ｇ、３２ｈの両方に接続する接続パターンを一つのリペア電極２４から成長させることにより、信号線８２ａと画素電極３２ｇ、３２ｈの両方を導通させてもよい。また、容量線２８が走査線７２ａ、７２ｃのいずれか一方に近接して形成されているような場合には、リペア電極２４ａ２、２４ａ１のうち容量線２８と遠隔する位置にあるリペア電極だけを使用してもよい。
【００７７】
なお、これまでノーマルホワイトモードの例で説明をしてきたが、２枚の偏光板の透過軸を平行に設けたノーマルブラックモードの液晶表示装置においても本発明を適用することができる。ノーマルブラックモードの液晶表示装置では、液晶に電界がかからないときはバックライトからの光が吸収されて黒の表示（暗表示）となり、液晶に白表示に対応する電界がかかるときはバックライトからの光が透過して白の表示（明表示）となる。従って、輝点欠陥、滅点欠陥の欠陥メカニズムもノーマルホワイトモードの液晶表示装置と逆になるが、本実施の形態で説明したリペア方法はノーマルブラックモードの液晶表示装置にも適用することができる。
【００７８】
［応用例２］
次に、信号線８２が断線している場合のリペア方法を説明する。なお、本応用例では、前述した実施の形態と異なる部分を中心に説明するとともに、上記実施の形態で説明した構成要素と同一又は相当するものについては同一符号を付し、その説明を省略する。
【００７９】
図７は、本実施の形態に係る液晶表示装置の構成図である。信号線８２ａが、例えば、断線箇所４９において断線している場合には、前述のように線欠陥が生ずる。この場合には、断線箇所４９に最も近接した２個のリペア電極同士を、レーザーＣＶＤ法等により成長させた接続パターン２１によって電気的に接続する。これにより、断線欠陥はリペアされる。即ち、Ｗ、Ｍｏ等からなる金属を、断線箇所４９に近接する一方のリペア電極２４ａ１から、断線箇所４９に近接し断線箇所４９を挟んで一方のリペア電極２４ａ１と対向する他方のリペア電極２４ａ２まで断線箇所４９を跨いで成長させることにより、接続パターン２１を形成する。２箇所のリペア電極２４ａ１、２４ａ２は、それぞれその底部において信号線８２ａ１、８２ａ２と電気的に接続されているため、接続パターン２１を介して断線していた信号線の接続がリペアされる。
【００８０】
リペア電極の位置、個数は、特に限定されないが、このような断線欠陥に対しても、すでに説明したとおり、１画素部につき複数の箇所に設けることが望ましい。このようにすることにより、リペア電極２４同士の間隔が短くなり、接続パターン２１の抵抗による影響を少なくすることができる。なお、図示していないが、一つのリペア電極から複数の接続パターンをそれぞれ異なった方向に向けて形成してもよい。例えば、信号線の断線と画素電極の滅点欠陥が同時に一つの画素部で生じた場合には、断線をリペアするための信号線方向に延びる接続パターンと滅点をリペアするための画素電極に延びる接続パターンの両方を、ある一つのリペア電極２４と接続するように形成することもできる。
【００８１】
［応用例３］
次に、走査線７２が断線している場合のリペア方法を図８及び図５（ｂ）を参照しながら説明する。なお、本応用例では、前述した実施の形態と異なる部分を中心に説明するとともに、上記実施の形態で説明した構成要素と同一又は相当するものについては同一符号を付し、その説明を省略する。図８は、本実施の形態に係る液晶表示装置の構成図である。また、図５（ｂ）は、走査線上に形成されたリペア電極２４の概略の断面図であり、図８のＥ−Ｅ’線における矢視方向の断面図である。
【００８２】
例えば、図８のように、リペア電極２４ａ３と隣接信号線８２ｂとの間の断線箇所４９において走査線７２が断線し、走査線７２ａ１と走査線７２ａ２とに分離されてしまっている場合には、前述のように線欠陥が生ずる。なお、リペア電極２４ａ３は、注目画素部１０ａにかかるＴＦＴ２０と隣接信号線８２ｂとの間の走査線７２ａ１上に設けられたリペア電極である。また、リペア電極２４ｂ４は、隣接画素部１０ｂにかかるＴＦＴ２０（図示せず）及び隣接信号線８２ｂとの間の走査線７２ａ２上に設けられたリペア電極である。
【００８３】
この場合には、断線箇所４９を挟みかつ断線箇所４９に最も近接した走査線上の２個のリペア電極同士を、レーザーＣＶＤ法等により電気的に接続することにより、断線欠陥をリペアすることができる。即ち、Ｗ、Ｍｏ等からなる金属を、断線箇所４９に近接する一方のリペア電極２４ａ３から、断線箇所４９に近接し、断線箇所４９を挟んで一方のリペア電極２４ａ３と対向する他方のリペア電極２４ｂ４まで断線箇所４９を跨いで成長させることにより、接続パターン２１を形成する。２箇所のリペア電極２４ａ３、２４ｂ４は、いずれもその底部においてそれぞれ走査線７２ａ１、７２ａ２と電気的に接続されているため、接続パターン２１を介して断線していた走査線の断線がリペアされる。なお、接続パターン２１は隣接信号線８２ｂと交差することになるが、隣接信号線８２ｂと接続パターン２１との間はパッシベーション層１９が形成されているため、隣接信号線８２ｂと短絡することはなく、また、隣接信号線８２ｂによる段差もパッシベーション層１９によって緩和されているため、段差における接続パターン２１自体の断線は少ない。
【００８４】
リペア電極の位置、個数は、特に限定されないが、このような断線欠陥に対しても、すでに説明したとおり、一つの画素部につき複数の箇所に設けることが望ましい。このようにすることにより、リペア電極２４の間隔が短くなり、接続パターン２１の抵抗による影響を少なくすることができる。従って、本応用例においてはリペア電極２４がＴＦＴ２０と隣接信号線８２ｂとの間では１個所しか設けられていないが、複数個所設けてもよい。
【００８５】
［応用例４］
次に、走査線７２が断線している場合の他のリペア方法を説明する。なお、本応用例では、前述した実施の形態と異なる部分を中心に説明するとともに、上記実施の形態で説明した構成要素と同一又は相当するものについては同一符号を付し、その説明を省略する。
【００８６】
図９は、本実施の形態に係る液晶表示装置の構成図である。走査線７２が、例えば、ＴＦＴ２０とリペア電極２４ａ３との間の断線箇所４９において断線している場合には、走査線７２は走査線７２ａ１と走査線７２ａとに分離され、前述のように線欠陥が生ずる。
【００８７】
この場合には、断線箇所４９を挟みかつ断線箇所４９に最も近接した走査線上の２個のリペア電極２４ａ３、２４ａ４を、ＴＦＴ２０のソース電極２５と平面視で重なり合わないような経路で、レーザーＣＶＤ法等により電気的に接続することにより、断線欠陥をリペアすることができる。即ち、Ｗ、Ｍｏ等からなる金属を、断線箇所４９に近接する一方のリペア電極２４ａ３から、断線箇所４９に近接し、断線箇所４９を挟んで一方のリペア電極２４ａ３と対向する他方のリペア電極２４ａ４まで成長させることにより、接続パターン２１を形成する。この２箇所のリペア電極２４ａ３、２４ａ４は、いずれもその底部においてそれぞれ走査線７２ａ２、７２ａ１と電気的に接続されているため、接続パターン２１を介して断線していた走査線をリペアすることができる。
【００８８】
そして、同図のように接続パターン２１がＴＦＴ２０のソース電極２５と平面視で重なり合わないような経路で、ＴＦＴ２０を迂回して形成することが望ましい。走査線７２ａ１、７２ａ２と接続パターン２１とがリペア電極の底部において導通するため、このように接続パターン２１を迂回させるように形成することにより、ソース電極２５と接続パターン２１との平面的な重なりによるゲート・ソース間容量Ｃｇｓ３８の増加を避けることができ、突き抜け電圧等による輝度むらの発生を防止することができる。従って、リペアされた液晶表示装置であってもその表示品質を維持できる。
【００８９】
以上のとおり、本発明は、画素部の滅点欠陥だけでなく、輝点欠陥又は走査線や信号線の配線の断線等の表示欠陥をリペアすることができる。即ち、このような表示欠陥が発見された場合には、リペア電極２４がすでに走査線７２又は信号線８２の配線上に作りこまれているため、接続パターン２１の一端をリペア電極上に形成し、他端をリペアの対象となる画素部の画素電極又は信号線等の配線上に形成された他のリペア電極上に接続することにより、これらの表示欠陥のリペアをすることができる。また、前述した効果と同様の効果を奏する。
【００９０】
［応用例５］
本発明は、トップゲート型のＴＦＴを用いた液晶表示装置（不図示）にも適用することができる。トップゲート型ＴＦＴを用いた場合には、その製造工程は、例えば、次のようになる。まず、第１金属層からなり薄膜トランジスタに接続されるソース電極、ドレイン電極及びドレイン電極に接続された信号線を基板上に形成する（第１工程）。次に、ソース電極及びドレイン電極の上に薄膜トランジスタの半導体層を形成する（第２工程）。次に、第１金属層及び半導体層の上に形成された第１絶縁層を介して第２金属層から走査線とゲート電極とを形成する（第３工程）。次に、第２金属層の上に第２絶縁層を形成する（第４工程）。次に、信号線の上に形成された第１絶縁層及び第２絶縁層を貫通し信号線に到達する開口又は走査線の上に形成された第２絶縁層を貫通し走査線に到達する開口を形成する（５工程）。次に、第２絶縁層の上にソース電極に接続され透明導電層からなる画素電極を形成するとともに、開口を覆う透明導電層からなるリペア電極を形成する（第６工程）。そして、このリペア電極に表示欠陥をリペアする接続パターンを接続することができる。
【００９１】
このような製造方法をとることによって、トップゲート型のＴＦＴ及び画素電極が形成されるとともに、すでに説明したのと同様に、信号線、走査線上にリペア電極が形成されたセル・アレイ基板を製造することができる。従って、トップゲート型のＴＦＴを用いた液晶表示装置においても、輝点欠陥、滅点欠陥、断線欠陥等の表示欠陥が生じている場合には前述と同様な方法でリペアをすることができ、同様な効果を奏する。
【００９２】
なお、本発明は、本実施の形態において説明した欠陥検査方法に限定されるものでない。また、ＴＮ型の液晶表示装置について説明してきたが、本発明はＴＮ型以外のＶＡ型、ＩＰＳ（In-Plane  Switching）型、ＦＦＳ（Fringe Field Switching）型の動作モードをもつ液晶表示装置に対しても適用できる。また、図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。
【図面の簡単な説明】
【００９３】
【図１】一実施の形態である液晶表示装置の模式的な構成図である。
【図２】本発明の実施の形態である画素部の概略の構成図である。
【図３】本発明の実施の形態である画素部及びリペア電極の概略の断面構成図である。
【図４】本発明の実施の形態である画素部の概略の構成図である。
【図５】本発明の実施の形態であるリペア状態を示す概略の断面構成図である。
【図６】本発明の実施の形態である画素部の概略の構成図である。
【図７】本発明の実施の形態である画素部の概略の構成図である。
【図８】本発明の実施の形態である画素部の概略の構成図である。
【図９】本発明の実施の形態である画素部の概略の構成図である。
【符号の説明】
【００９４】
１０…画素部
１１…基板
１２…ゲート電極
１３…ゲート絶縁膜（第１絶縁層）
１４…半導体層
１４ａ…ＴＦＴの半導体層
１５…ソース領域
１６…ドレイン領域
１９…パッシベーション層（第２絶縁層）
２０…ＴＦＴ（薄膜トランジスタ）
２１…接続パターン
２３…コンタクトホール
２３ａ…コンタクトホール
２４、２４ａ１、２４ａ２、２４ａ３、２４ａ４…リペア電極
２５…ソース電極
２６…ドレイン電極
２７…蓄積容量Ｃｓ
２８…容量線
３０…透明導電層
３２、３２ｆ、３２ｇ、３２ｈ…画素電極
３４…コモン電極（対向電極）
３５…コモン電極線
４９…断線箇所
７２、７２ａ、７２ｃ…走査線
８２、８２ａ、８２ｂ…信号線
９８、９８ｇ、９８ｈ…切断箇所
１００…液晶表示装置
１０１…セル・アレイ基板
１０３…対向基板
１０７…表示領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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