(57)【要約】【課題】ローサイド側のスイッチング素子またはインダクタに流れる電流を検出することなく、消費電流の少ない簡素な構成によりスイッチング素子の制御を行う。【解決手段】出力電圧が所定の基準電圧（Ｖｒｅｆ）を下回るのに応じて、ハイサイド側のスイッチング素子（２）およびローサイド側のスイッチング素子（３）を相補的に駆動する第１の動作状態を開始し、また、出力電圧が所定の基準電圧を上回るのに応じて、ハイサイド側およびローサイド側のスイッチング素子をオフする第２の動作状態を開始する。第１の動作状態において、第１のスイッチング素子に流れる電流が所定の基準電流値（Ｉｐ）に満たないときには、第１のスイッチング素子をオンに、第１のスイッチング素子に流れる電流が所定の基準電流値に達したときには、一定時間の間、第２のスイッチング素子をオンにする。【選択図】図２
2010273483.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に接続された第１のスイッチング素子およびグラウンド端子に接続された第２のスイッチング素子により構成されたハーフブリッジと、該ハーフブリッジの出力に一方の端子が接続されたインダクタとを有する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記インダクタの放電を行うための整流素子と、
前記第１のスイッチング素子に流れる電流を検出する電流検出回路と、
前記インダクタの他方の端子の出力電圧を検出する電圧検出回路と、
前記電流検出回路と前記電圧検出回路の検出結果に基づいて、前記第１および第２のスイッチング素子を制御する制御回路とを備え、
該制御回路は、前記出力電圧が所定の基準電圧を下回るのに応じて、前記第１および第２のスイッチング素子を相補的に駆動する第１の動作状態を開始し、前記出力電圧が前記所定の基準電圧を上回るのに応じて、前記第１および第２のスイッチング素子をオフする第２の動作状態を開始し、
前記第１の動作状態において、前記制御回路は、前記第１のスイッチング素子に流れる電流が所定の基準電流値に満たないときには、前記第１のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達したときには、一定時間の間、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにすることを特徴とする同期整流型ＤＣ−ＤＣコンバータ。
【請求項２】
前記制御回路は、ワンショットパルス回路と比較器と論理回路と遅延回路とから構成され、
前記電流検出回路は、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達すると、トリガ信号を前記ワンショットパルス回路に供給し、
前記ワンショットパルス回路は、前記トリガ信号に応じて前記一定時間のワンショット信号を生成し、
前記比較器は、前記電圧検出回路の検出結果と前記所定の基準電圧とに基づいて誤差信号を生成し、
前記遅延回路は、前記誤差信号を遅延させた遅延信号を生成し、
前記論理回路は、前記ワンショット信号と前記遅延信号とに基づいて前記第１および第２のスイッチング素子を制御することを特徴とする請求項１に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、ワンショットパルス回路と比較器と論理回路とから構成され、
前記電流検出回路は、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達すると、トリガ信号を前記ワンショットパルス回路に供給し、
前記ワンショットパルス回路は、前記トリガ信号に応じて前記一定時間のワンショット信号を生成し、
前記比較器は、位相補償がなされており、前記電圧検出回路の検出結果と前記所定の基準電圧とに基づいて誤差信号を生成し、
前記論理回路は、前記ワンショット信号と前記誤差信号とに基づいて前記第１および第２のスイッチング素子を制御することを特徴とする請求項１に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、ワンショットパルス回路とヒステリシスコンパレータと論理回路とから構成され、
前記電流検出回路は、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達すると、トリガ信号を前記ワンショットパルス回路に供給し、
前記ワンショットパルス回路は、前記トリガ信号に応じて前記一定時間のワンショット信号を生成し、
前記ヒステリシスコンパレータは、前記電圧検出回路の検出結果と前記所定の基準電圧に基づいて誤差信号を生成し、
前記論理回路は、前記ワンショット信号と前記誤差信号に基づいて前記第１および第２のスイッチング素子を制御することを特徴とする請求項１に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項５】
直流電源に接続された第１のスイッチング素子およびグラウンド端子に接続された第２のスイッチング素子により構成されたハーフブリッジと、該ハーフブリッジの出力に一方の端子が接続されたインダクタとを有する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記インダクタの放電を行うための整流素子と、
前記第１のスイッチング素子に流れる電流を検出する電流検出回路と、
前記インダクタの他方の端子の出力電圧を検出する電圧検出回路と、
前記電流検出回路と前記電圧検出回路の検出結果に基づいて、前記第１および第２のスイッチング素子を制御する制御回路とを備え、
該制御回路は、前記出力電圧が所定の基準電圧を下回るのに応じて、前記第１および第２のスイッチング素子を相補的に駆動する第１の動作状態を開始し、前記出力電圧が前記所定の基準電圧を上回るのに応じて、前記第１および第２のスイッチング素子をオフする第２の動作状態を開始し、
前記第１の動作状態において、前記制御回路は、前記第１のスイッチング素子に流れる電流が所定の基準電流値に満たないときには、前記第１のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達したときには、前記出力電圧に応じた所定時間の間、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにすることを特徴とする同期整流型ＤＣ−ＤＣコンバータ。
【請求項６】
前記制御回路は、ワンショットパルス回路と比較器と論理回路と遅延回路とから構成され、
前記電流検出回路は、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達すると、トリガ信号を前記ワンショットパルス回路に供給し、
前記ワンショットパルス回路は、前記トリガ信号に応じて前記一定時間のワンショット信号を生成し、
前記比較器は、前記電圧検出回路の検出結果と前記所定の基準電圧とに基づいて誤差信号を生成し、
前記遅延回路は、前記誤差信号を遅延させた遅延信号を生成し、
前記論理回路は、前記ワンショット信号と前記遅延信号とに基づいて前記第１および第２のスイッチング素子を制御することを特徴とする請求項５に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項７】
前記制御回路は、ワンショットパルス回路と比較器と論理回路とから構成され、
前記電流検出回路は、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達すると、トリガ信号を前記ワンショットパルス回路に供給し、
前記ワンショットパルス回路は、前記トリガ信号に応じて前記一定時間のワンショット信号を生成し、
前記比較器は、位相補償がなされており、前記電圧検出回路の検出結果と前記所定の基準電圧とに基づいて誤差信号を生成し、
前記論理回路は、前記ワンショット信号と前記誤差信号とに基づいて前記第１および第２のスイッチング素子を制御することを特徴とする請求項５に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項８】
前記制御回路は、ワンショットパルス回路とヒステリシスコンパレータと論理回路とから構成され、
前記電流検出回路は、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達すると、トリガ信号を前記ワンショットパルス回路に供給し、
前記ワンショットパルス回路は、前記トリガ信号に応じて前記一定時間のワンショット信号を生成し、
前記ヒステリシスコンパレータは、前記電圧検出回路の検出結果と前記所定の基準電圧に基づいて誤差信号を生成し、
前記論理回路は、前記ワンショット信号と前記誤差信号に基づいて前記第１および第２のスイッチング素子を制御することを特徴とする請求項５に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項９】
前記電流検出回路は、前記第２の動作状態において、動作を停止することを特徴とする請求項１乃至８のいずれかに記載の同期整流型ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流型ＤＣ−ＤＣコンバータに関し、より詳細には、消費電流の少ない簡素な構成により、軽負荷時において出力側から入力側へ電流が逆流するのを防止する同期整流型ＤＣ−ＤＣコンバータのスイッチング素子の制御に関する。
【背景技術】
【０００２】
入力電圧（ＤＣ）に関わりなく一定の出力電圧（ＤＣ）を供給するＤＣ−ＤＣコンバータとして、スイッチングレギュレータ方式とリニアレギュレータ方式とが知られている。スイッチングレギュレータ方式は、入力エネルギーをパルス状に供給して平滑化し、出力することにより、入出力間でのエネルギーの損失を減らすことができ、リニアレギュレータ方式と比較して変換効率が高い。代表的なスイッチングレギュレータ方式として、出力回路にインダクタとコンデンサとを有し、スイッチング素子として２つのＭＯＳＦＥＴを用いてハーフブリッジを構成し、出力回路を駆動する同期整流型ＤＣ−ＤＣコンバータが知られている。
【０００３】
スイッチングレギュレータ方式は、ＤＣ−ＤＣコンバータを構成する回路で発生する損失が負荷の大きさによって変化し、軽負荷時の効率が低いという問題があり、効率を改善するための様々な制御方式が提案されている。同期整流型ＤＣ−ＤＣコンバータにおいても、軽負荷時において電流が出力側から入力側へと逆流し、効率が悪化するという問題があった。この問題を解決するため、インダクタに流れる電流、ローサイド側のスイッチング素子に流れる電流、またはローサイド側のスイッチング素子の端子電圧を監視して、電流が逆流するのを防止する制御が行われている（例えば、特許文献１参照）。
【０００４】
図１に、従来の同期整流型ＤＣ−ＤＣコンバータの一例を示す。同期整流型ＤＣ−ＤＣコンバータは、直流電源１に接続されたハイサイドＭＯＳＦＥＴ２と、グラウンド端子（ＧＮＤ）に接続されたローサイドＭＯＳＦＥＴ３とにより、ハーフブリッジを構成する。ハーフブリッジの出力には、インダクタ５と、出力コンデンサ６とを含む出力回路が接続され出力端子７に負荷が接続される。また、出力端子７の出力電圧Ｖｏを検出する電圧検出回路８と、インダクタ５に流れる電流を検出する電流検出回路９とを備えている。２つのＭＯＳＦＥＴを駆動する制御回路１０は、相互コンダクタンス増幅器１１、電流比較器１２、ワンショットパルス回路１３、電流比較器１４、およびＡＮＤゲート１５より構成されている。
【０００５】
図１に示した同期整流型ＤＣ−ＤＣコンバータは、インダクタ５に流れる電流を監視することにより、電流が出力側から入力側へと逆流するのを防止している。電流検出回路９は、インダクタ５に流れる電流に応じた電流帰還信号Ｉｆｂを生成し、電圧検出回路８は、出力電圧Ｖｏに応じた電圧帰還信号Ｖｆｂを生成する。相互コンダクタンス増幅器１１は、電圧帰還信号Ｖｆｂと基準電圧Ｖｒｅｆの差分を反転増幅する。相互コンダクタンス増幅器１１より得られた出力信号と、電流検出回路９により生成された電流帰還信号Ｉｆｂとは、電流比較器１２に供給される。電流帰還信号Ｉｆｂが相互コンダクタンス増幅器１１によって設定される閾値に達すると、電流比較器１２は、ワンショットパルス回路１３をトリップおよびトリガし、ハイサイドＭＯＳＦＥＴ２をオフにする。
【０００６】
ハイサイドＭＯＳＦＥＴ２をオフにすると、インダクタ５に流れる電流は減少し、ついにはインダクタ５の逆起電力により、電流の極性が反転する。このとき、電流比較器１４に供給される電流帰還信号Ｉｆｂが基準電流Ｉｒｅｆ以上であれば、ローサイドＭＯＳＦＥＴ３はオンとなり、インダクタ電流ＩＬを放電する。一方、電流帰還信号Ｉｆｂが基準電流Ｉｒｅｆに満たないとき、すなわちインダクタ５に流れる電流の極性が反転し得るときは、ＡＮＤゲート１５によってローサイドＭＯＳＦＥＴ３もオフとなり、電流が出力側から入力側へと逆流するのを防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３５０１４９１号公報
【特許文献２】特開２００１−２５８２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１に示した同期整流型ＤＣ−ＤＣコンバータでは、電流検出回路９によりインダクタ５に流れる電流の極性反転を検出してから、電流比較器１４およびＡＮＤゲート１５によってローサイドＭＯＳＦＥＴ３をオフするまでに遅延時間を生じ、その間、電流が出力側から入力側へと逆流する。そこで、インダクタ５に流れる電流の逆流を抑制するためには、応答速度が高速で消費電流の多い比較器、ゲート回路を使用する必要があり、回路構成も複雑になってしまう。また、インダクタ５のインダクタンスが小さいときは、単位時間当たりの出力電流の変化量が大きくなり、応答速度が高速な回路素子であっても、電流検出精度が低下するという問題があった。
【０００９】
一般的に、インダクタに流れる電流を検出するための電流検出器として、抵抗値の小さなセンス抵抗をインダクタと直列に接続する。しかし、センス抵抗による損失により変換効率が低下してしまう。そこで、電圧検出回路により検出された出力電圧からインダクタに流れる電流を推定し、電流検出器を用いない構成が提案されている（例えば、特許文献２参照）。しかしながら、制御回路の内部に電流値推定回路を設けなければならず、検出までの遅延時間が長くなるとともに、回路構成が複雑になるという問題もあった。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ローサイド側のスイッチング素子に流れる電流、またはインダクタに流れる電流を検出することなく、消費電流の少ない簡素な構成によりスイッチング素子の制御を行う同期整流型ＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するために、直流電源（１）に接続された第１のスイッチング素子（２）およびグラウンド端子（ＧＮＤ）に接続された第２のスイッチング素子（３）により構成されたハーフブリッジと、該ハーフブリッジの出力に一方の端子が接続されたインダクタ（５）とを有する同期整流型ＤＣ−ＤＣコンバータにおいて、前記インダクタの放電を行うための整流素子（４）と、前記第１のスイッチング素子に流れる電流を検出する電流検出回路（２０）と、前記インダクタの他方の端子の出力電圧を検出する電圧検出回路（８）と、前記電流検出回路と前記電圧検出回路の検出結果に基づいて、前記第１および第２のスイッチング素子を制御する制御回路（３０）とを備え、該制御回路は、前記出力電圧が所定の基準電圧を下回るのに応じて、前記第１および第２のスイッチング素子を相補的に駆動する第１の動作状態を開始し、前記出力電圧が前記所定の基準電圧を上回るのに応じて、前記第１および第２のスイッチング素子をオフする第２の動作状態を開始し、前記第１の動作状態において、前記制御回路は、前記第１のスイッチング素子に流れる電流が所定の基準電流値に満たないとき（ｔ１-ｔ２，ｔ３-ｔ４，ｔ５-ｔ６）には、前記第１のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達したとき（ｔ２-ｔ３，ｔ４-ｔ５）には、一定時間（Ｔ）の間、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにすることを特徴とする。
【００１２】
なお、前記第１の動作状態において、前記制御回路は、前記第１のスイッチング素子に流れる電流が所定の基準電流値に満たないとき（ｔ１-ｔ２，ｔ３-ｔ４，ｔ５-ｔ６）には、前記第１のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、前記第１のスイッチング素子に流れる電流が前記所定の基準電流値に達したとき（ｔ２-ｔ３，ｔ４-ｔ５）には、前記出力電圧に応じた所定時間の間（Ｔｘ，Ｔｙ）、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにすることができる。
【００１３】
また、前記電流検出回路（２１）を、前記第１および第２のスイッチング素子をオフする期間において、動作を停止させてもよい。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、ローサイド側のスイッチング素子に流れる電流、またはインダクタに流れる電流を検出することなく、応答速度が高速で消費電流の多い回路素子を使用することなく、消費電流の少ない簡素な構成によりスイッチング素子の制御を行うことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】従来の同期整流型ＤＣ−ＤＣコンバータの一例を示す図である。
【図２】本発明の第１の実施形態にかかる同期整流型ＤＣ−ＤＣコンバータの構成を示す図である。
【図３】本発明の第１の実施形態にかかる同期整流型ＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。
【図４】本発明の第１の実施形態にかかる電流検出回路の構成を示す図である。
【図５】本発明の第２の実施形態にかかる同期整流型ＤＣ−ＤＣコンバータの構成を示す図である。
【図６】本発明の第２の実施形態にかかる同期整流型ＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
【００１７】
（第１の実施形態）
図２に、本発明の第１の実施形態にかかる同期整流型ＤＣ−ＤＣコンバータの構成を示す。同期整流型ＤＣ−ＤＣコンバータは、ソース端子が直流電源１に接続されたハイサイドＭＯＳＦＥＴ２と、ソース端子がグラウンド端子（ＧＮＤ）に接続されたローサイドＭＯＳＦＥＴ３とにより、ハーフブリッジを構成する。ハイサイドＭＯＳＦＥＴ２はＰチャネル型、ローサイドＭＯＳＦＥＴ３はＮチャネル型のＭＯＳＦＥＴであり、それぞれスイッチング素子として機能する。ハイサイドＭＯＳＦＥＴ２のドレイン端子とローサイドＭＯＳＦＥＴ３のドレイン端子との接続点がハーフブリッジの出力となる。
【００１８】
ハーフブリッジの出力には、インダクタ５の一方の端子と、ダイオード４（整流素子）のカソード端子が接続されている。ダイオード４のアノード端子はＧＮＤに接続されている。インダクタ５の他方の端子は、平滑用の出力コンデンサ６を介してＧＮＤに接続され、さらに出力端子７を介して負荷が接続される。また、インダクタ５の他方の端子には、出力端子７の出力電圧Ｖｏを検出する電圧検出回路８が接続されている。
【００１９】
電流検出回路２０は、ハイサイドＭＯＳＦＥＴ２のソース−ドレイン端子間の電圧を監視する。電流検出回路２０は、ハイサイドＭＯＳＦＥＴ２に流れる電流が所定の基準電流値Ｉｐに達するのを検出して、トリガ信号Ｉｄｅｔを生成する。電流検出回路２０の具体例については、後述する。
【００２０】
２つのＭＯＳＦＥＴを駆動する制御回路３０は、ワンショットパルス回路３１、比較器３２、論理回路３３および遅延回路３６より構成されている。図３のタイミングチャートを参照しながら、制御回路３０の構成と動作について説明する。なお、図３において、縦軸は電圧もしくは電流、横軸は時間を示している。
【００２１】
ワンショットパルス回路３１は、電流検出回路２０より供給されるトリガ信号Ｉｄｅｔに基づいて、所定のパルス幅を有するワンショット信号Ｖｐを生成する。具体的には、ワンショット信号Ｖｐは次のように生成される。電流検出回路２０よりトリガ信号Ｉｄｅｔが供給されると、ワンショットパルス回路３１内のＭＯＳＦＥＴ４１がオンとなり、コンデンサ４３に蓄積されたエネルギーが放電される。コンデンサの端子電圧Ｖｃがインバータ４４の閾値電圧Ｖｏｐ２より低くなると、ワンショット信号Ｖｐはローからハイに切り替わる。トリガ信号Ｉｄｅｔの供給がオフになると、ＭＯＳＦＥＴ４１がオフに切り替わり、直流電源より抵抗４２を介してコンデンサ４３への充電が開始される。コンデンサの端子電圧Ｖｃがインバータ４４の閾値電圧Ｖｏｐ２を超えると、ワンショット信号Ｖｐはハイからローに切り替わる。コンデンサの端子電圧Ｖｃが所定の値を超えるまでの時間は、コンデンサ４３への充電時定数すなわち抵抗４２とコンデンサ４３の定数により決定される。このようにして、ワンショットパルス回路３１は、一定のパルス幅を有するワンショット信号Ｖｐを生成する。
【００２２】
電圧検出回路８は、出力端子７の出力電圧Ｖｏに基づく電圧帰還信号Ｖｆｂを生成する。生成された電圧帰還信号Ｖｆｂは、制御回路３０内の比較器３２に供給される。比較器３２は、電圧帰還信号Ｖｆｂと基準電圧信号Ｖｒｅｆとを比較して誤差信号Ｖｅを生成する。比較器３２は、電圧帰還信号Ｖｆｂが基準電圧信号Ｖｒｅｆより低いとハイ、電圧帰還信号Ｖｆｂが基準電圧信号Ｖｒｅｆより高いとローとなる誤差信号Ｖｅを生成する。誤差信号Ｖｅは、遅延回路３６に供給され、遅延回路３６は誤差信号Ｖｅを遅延させた遅延信号Ｖｅｄを生成する。
【００２３】
論理回路３３には、ワンショット信号Ｖｐおよび遅延信号Ｖｅｄが供給される。論理回路３３は、ワンショット信号Ｖｐおよび遅延信号Ｖｅｄに基づいて、ハイサイドＭＯＳＦＥＴ２の駆動信号ＶｈおよびローサイドＭＯＳＦＥＴ３の駆動信号Ｖｌを生成する。論理回路３３は、ＮＡＮＤゲート５１、５２、インバータ５３、５４より構成されている。ＮＡＮＤゲート５１には、遅延信号Ｖｅｄとワンショット信号Ｖｐをインバータ５３で反転した信号が供給される。ＮＡＮＤゲート５１の出力信号は、駆動信号ＶｈとしてハイサイドＭＯＳＦＥＴ２のゲートに供給される。一方、ＮＡＮＤゲート５２には、遅延信号Ｖｅｄとワンショット信号Ｖｐが供給される。ＮＡＮＤゲート５２の出力信号をインバータ５４により反転した信号が、駆動信号ＶｌとしてローサイドＭＯＳＦＥＴ３のゲートに供給される。
【００２４】
論理回路３３に供給される遅延信号ＶｅｄがＮＡＮＤゲート５１、５２の閾値電圧Ｖｏｐ１に満たないとき、ワンショット信号Ｖｐの状態によらずＮＡＮＤゲート５１および５２の出力はハイとなる。よって、駆動信号Ｖｈはハイ、駆動信号Ｖｌはローとなるため、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３はオフとなる。遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より大きく、ワンショット信号Ｖｐがローのとき、ＮＡＮＤゲート５１の出力はロー、ＮＡＮＤゲート５２の出力はハイとなる。よって、駆動信号ＶｈおよびＶｌはローとなるため、ハイサイドＭＯＳＦＥＴ２がオンとなり、ローサイドＭＯＳＦＥＴ３はオフとなる。遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より大きく、ワンショット信号Ｖｐがハイのとき、ＮＡＮＤゲート５１の出力はハイ、ＮＡＮＤゲート５２の出力はローとなる。よって、駆動信号ＶｈおよびＶｌはハイとなるため、ローサイドＭＯＳＦＥＴ３がオンとなり、ハイサイドＭＯＳＦＥＴ２はオフとなる。
【００２５】
次に、図３のタイミングチャートを参照しながら、制御回路３０の動作を時系列に説明する。時刻ｔａにおいて、電圧帰還信号Ｖｆｂが基準電圧信号Ｖｒｅｆより低くなり、誤差信号Ｖｅがローからハイに切り替わる。すると、誤差信号Ｖｅを遅延させた遅延信号Ｖｅｄは徐々に増加していく。時刻ｔａから遅延時間Ｔｄ１が経過した時刻ｔ１になると、遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より大きくなる。このとき、ハイサイドＭＯＳＦＥＴ２を流れる電流は所定の基準電流値Ｉｐ以下であり、ワンショット信号Ｖｐはローのままである。よって、論理回路３３により生成される駆動信号ＶｈおよびＶｌはローとなる。すなわち、ハイサイドＭＯＳＦＥＴ２はオン、ローサイドＭＯＳＦＥＴ３はオフとなり、インダクタ電流ＩＬは徐々に上昇していく。
【００２６】
時刻ｔ２において、ハイサイドＭＯＳＦＥＴ２に流れる電流が所定の基準電流値Ｉｐに達する。電流検出回路２０は、制御回路３０内のワンショットパルス回路３１にトリガ信号Ｉｄｅｔを供給する。論理回路３３に供給されるワンショット信号Ｖｐは、ローからハイに切り替わる。よって、論理回路３３により生成される駆動信号ＶｈおよびＶｌはハイとなる。すなわち、ハイサイドＭＯＳＦＥＴ２はオフ、ローサイドＭＯＳＦＥＴ３はオンとなり、インダクタ電流ＩＬは、ローサイドＭＯＳＦＥＴ３を通って放電される。
【００２７】
時刻ｔ２から一定時間Ｔが経過した時刻ｔ３になると、ワンショット信号Ｖｐはハイからローへと切り替わる。遅延信号Ｖｅｄは閾値電圧Ｖｏｐ１より大きい状態を維持しているため、再びハイサイドＭＯＳＦＥＴ２はオン、ローサイドＭＯＳＦＥＴ３はオフとなり、インダクタ電流ＩＬが上昇していく。一定時間Ｔは上述したように、コンデンサ４３への充電時定数で決定される。時刻ｔｂにおいて、電圧帰還信号Ｖｆｂが基準電圧信号Ｖｒｅｆより大きくなり、誤差信号Ｖｅがハイからローに切り替わる。すると、誤差信号Ｖｅを遅延させた遅延信号Ｖｅｄは徐々に減少していく。時刻ｔ４になると、再びハイサイドＭＯＳＦＥＴ２に流れる電流が所定の基準電流値Ｉｐに達する。遅延信号Ｖｅｄは閾値電圧Ｖｏｐ１より大きい状態を維持しており、時刻ｔ２のとき同様に動作し、ハイサイドＭＯＳＦＥＴ２はオフ、ローサイドＭＯＳＦＥＴ３はオンとなる。時刻ｔ４から一定時間Ｔが経過した時刻ｔ５になると、ワンショット信号Ｖｐはハイからローへと切り替わる。遅延信号Ｖｅｄは閾値電圧Ｖｏｐ１より大きい状態を維持しており、時刻ｔ３のとき同様に動作し、ハイサイドＭＯＳＦＥＴ２はオン、ローサイドＭＯＳＦＥＴ３はオフとなる。
【００２８】
時刻ｔ１からｔ６間においては、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３を相補的に制御している。また、ワンショット信号Ｖｐに基づいて、ローサイドＭＯＳＦＥＴ３のオン時間、すなわちハイサイドＭＯＳＦＥＴ２のオフ時間を一定になるように制御している。この期間中、出力電圧Ｖｏは徐々に増加していく。このように、ハイサイドＭＯＳＦＥＴ２のオフ時間一定制御は、遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より大きい状態において行われる。
【００２９】
時刻ｔｂから遅延時間Ｔｄ２が経過した時刻ｔ６になると、遅延信号Ｖｅｄは閾値電圧Ｖｏｐ１より小さくなる。すると、論理回路３３により生成される駆動信号Ｖｈはハイ、駆動信号Ｖｌはローとなる。すなわち、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３のいずれもオフとなり、ダイオード４によって、インダクタ電流ＩＬの放電がなされ、徐々にインダクタ電流ＩＬが減少する。
【００３０】
時刻ｔ７において、インダクタ電流ＩＬが０となる。ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３のいずれもオフ状態を維持しており、出力電流が逆流するのを防止している。出力電圧Ｖｏは徐々に減少し、Ｖｆｂ＜Ｖｒｅｆとなった後、再び遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より大きくなるまで、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３はオフ状態を保持する。このような動作を繰り返すことで、負荷に安定した電圧を供給することができる。
【００３１】
遅延回路３６は、電圧検出回路８の検出結果を立上りの遅延時間Ｔｄ１、立下りの遅延時間Ｔｄ２だけ遅延しており、ハイサイドおよびローサイドＭＯＳＦＥＴ２，３で発生するスイッチングノイズによって比較器３２の出力が変化するのを防止している。このように、遅延回路３６はスイッチングノイズの影響を低減し、ハイサイドおよびローサイドＭＯＳＦＥＴがスイッチングノイズによって誤動作することを防いでいる。
【００３２】
遅延回路３６の遅延時間の設定について、最短時間と最長時間に分けて説明する。最初に、上述のスイッチングノイズをより詳細に説明する。同期整流ＤＣＤＣコンバータは、スイッチング時に貫通電流を防ぐため、ハイサイドおよびローサイドＭＯＳＦＥＴ２，３のオン／オフが切り替わる際、瞬間的に両方のＭＯＳＦＥＴともオフの期間が生じるようにしている。この期間は、出力段のインダクタ５、出力コンデンサ６、ハイサイドおよびローサイドＭＯＳＦＥＴ２，３の寄生素子が原因となるノイズを発生する。このノイズは、電圧帰還信号Ｖｆｂに重畳されるので、比較器３２がノイズに反応しないようにするために、遅延を与える必要がある。
【００３３】
ハイサイドＭＯＳＦＥＴ２がオンした後、オフしてから再びオンするまでの期間を１サイクルとした場合、ハイサイドおよびローサイドＭＯＳＦＥＴ２，３が相補動作する状態（第１の動作状態）が、すくなくとも１サイクル以上続くように、電圧帰還信号Ｖｆｂを遅延させることが望ましい。これは、ハイサイドおよびローサイドＭＯＳＦＥＴ２，３のいずれもがオフの状態（第２の動作状態）の時間を短くすることを目的としている。具体的には、図３のｔ１からｔ７の期間に対するｔ６からｔ７の期間を短くすることに相当する。第２の動作状態に入ると、インダクタ５に蓄えられた電力は、ダイオード４を経由して放出される。ダイオード４を経路とする場合の損失は、ローサイドＭＯＳＦＥＴ３を経路とする場合と比べて大きいため、効率改善のためには、ダイオード４を経由してインダクタ５の電力が放出される状態の単位時間当たりの発生回数を減らす必要がある。従って、遅延時間の最短時間は、第１の動作状態が、すくなくとも１サイクル以上続くように、電圧帰還信号Ｖｆｂを遅延させるだけの時間である。
【００３４】
一方、比較器３２の応答遅延による電圧降下は、出力電圧振幅変動（リップル）の原因となる。そこで、遅延時間の最長時間は、少なくとも設計仕様で規定されたリップルより小さくするだけの応答時間にする必要がある。
【００３５】
上述したように、遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より大きいときには、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３は相補的に動作する。このとき、各スイッチング素子の制御はハイサイドＭＯＳＦＥＴ２に流れる電流に応じて制御される。具体的には、ハイサイドＭＯＳＦＥＴ２を流れる電流が所定の基準電流値Ｉｐに達したのを検出すると、ハイサイドＭＯＳＦＥＴ２を一定期間オフとする。よって、ハイサイドＭＯＳＦＥＴ２のオン期間を可変にした制御が行われる。この期間中、出力電圧Ｖｏは徐々に増加していく。
【００３６】
電圧帰還信号Ｖｆｂ＞基準電圧信号Ｖｒｅｆとなった後、遅延信号Ｖｅｄが閾値電圧Ｖｏｐ１より小さくなると、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３のいずれもオフとする。このとき、ダイオード４を通してインダクタ電流ＩＬが放電され、インダクタ電流ＩＬが逆流するのを防止することができる。このように、帰還電圧信号Ｖｆｂが基準電圧信号ｒｅｆを下回るのに応じて、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３を相補動作させる動作状態（第１の動作状態）となる。また、帰還電圧信号Ｖｆｂが基準電圧信号ｒｅｆを上回るのに応じて、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３のいずれもオフとする動作状態（第２の動作状態）となる。本実施形態によれば、インダクタ５に流れる電流の極性反転を検出する必要がなく、応答速度が高速な回路素子を使用する必要もない。
【００３７】
図４に、本発明の第１の実施形態にかかる電流検出回路の構成を示す。電流検出回路２０は、ハイサイドＭＯＳＦＥＴ２のドレイン電圧とローサイドＭＯＳＦＥＴ３のドレイン電圧を比較して、ハイサイドＭＯＳＦＥＴ２のドレイン電圧がローサイドＭＯＳＦＥＴ３のドレイン電圧を下回ったとき、ピーク検出のトリガ信号Ｉｄｅｔを出力する。電流検出回路２０は、ハイサイドＭＯＳＦＥＴ２に対してある比率をもったＭＯＳＦＥＴ６２を備え、ＭＯＳＦＥＴ６２に定電流源６４から定電流Ｉｒｅｆを流すことにより基準電圧を発生させる。この基準電圧とハイサイドＭＯＳＦＥＴ２のドレイン電圧とを、比較器６１により比較して、トリガ信号Ｉｄｅｔを生成する。
【００３８】
ハイサイドＭＯＳＦＥＴ２がオフの間は、ローサイドＭＯＳＦＥＴ３がオンするため、図４の端子ＬＸの電位は、ほぼＧＮＤに等しくなる。このとき、比較器６１の入力を端子ＬＸに接続したままであると、比較器６１は、大電流が流れていると誤認して、トリガ信号Ｉｄｅｔを生成する。そこで、ＭＯＳＦＥＴ６２と定電流源６４に並行に、ダミーのＭＯＳＦＥＴ６３と定電流源６５を接続し、ダミーのＭＯＳＦＥＴ６３のドレインとハイサイドＭＯＳＦＥＴ２のドレインとの間に切り離し用のＭＯＳＦＥＴ６６を挿入する。これにより、ハイサイドＭＯＳＦＥＴ２がオフのとき、ハイサイドＭＯＳＦＥＴ２のドレイン端子と比較器６１の入力端子を切り離す。ハイサイドＭＯＳＦＥＴ２がオフの間は、切り離し用のＭＯＳＦＥＴ６６もオフにして、比較器６１の入力端子には、ダミーのＭＯＳＦＥＴ６３で決まる電圧に固定する。
【００３９】
（第２の実施形態）
図５に、本発明の第２の実施形態にかかる同期整流型ＤＣ−ＤＣコンバータの構成を示す。第２の実施形態は、第１の実施形態と比較すると、電流検出回路２１および制御回路６０の構成が異なる。第１の実施形態と同じ構成要素には同一の符号を付して説明は省略する。第２の実施形態は、ワンショットパルス回路３４により生成されるワンショット信号Ｖｐ’のパルス幅を、出力電圧Ｖｏに応じて可変させる構成とした。
【００４０】
電流検出回路２１は、ハイサイドＭＯＳＦＥＴ２のソース−ドレイン端子間の電圧を監視する。電流検出回路２１は、ハイサイドＭＯＳＦＥＴ２に流れる電流が所定のピーク値Ｉｐに達するのを検出して、トリガ信号Ｉｄｅｔを生成するものである。電流検出の方法は、第１の実施形態と同じである。電流検出回路２１には、イネーブル端子を設けてあり、誤差信号Ｖｅを遅延回路３６で遅延した遅延信号Ｖｅｄがイネーブル信号として供給される。これにより、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３のいずれもオフとなる期間に電流検出回路２１の動作を停止させ、消費電力の低減を図る。また、電流検出回路２１は、遅延信号Ｖｅｄに応じて作動信号Ｖａｃｔを生成する。作動信号Ｖａｃｔは、電流検出回路２１が動作していることを表す信号であり、制御回路６０に出力される。
【００４１】
２つのＭＯＳＦＥＴを駆動する制御回路６０は、ワンショットパルス回路３４、比較器３２、ＡＮＤゲート３５、論理回路３３および遅延回路３６より構成されている。図６のタイミングチャートを参照しながら、制御回路６０の構成と動作について説明する。なお、図６において、縦軸は電圧もしくは電流、横軸は時間を示している。
【００４２】
ワンショットパルス回路３４は、電流検出回路２１より供給されるトリガ信号Ｉｄｅｔおよび出力電圧Ｖｏが供給される。ワンショットパルス回路３４は、トリガ信号Ｉｄｅｔに基づいて、出力電圧Ｖｏに応じてパルス幅が可変するワンショット信号Ｖｐ’を生成する。ワンショット信号Ｖｐ’は、出力電圧Ｖｏが大きいほど、パルス幅が短くなる信号であり、ワンショット信号Ｖｐ’のパルス幅は、出力電圧Ｖｏの大きさに反比例する。なお、ワンショットパルス回路３４には、出力電圧Ｖｏを入力してもよいし、電圧帰還信号Ｖｆｂを入力してもよい。
【００４３】
制御回路６０には、ＡＮＤゲート３５が追加されている。ＡＮＤゲート３５には、遅延回路３６により生成される遅延信号Ｖｅｄと作動信号Ｖａｃｔが供給される。論理回路３３には、ＡＮＤゲート３５より供給される遅延信号Ｖｅｄ’およびワンショット信号Ｖｐ’が供給され、遅延信号Ｖｅｄ’およびワンショット信号Ｖｐ’に応じて駆動信号ＶｈおよびＶｌが生成される。
【００４４】
次に、図６のタイミングチャートを参照しながら、制御回路６０の動作を時系列に説明する。時刻ｔａにおいて、電圧帰還信号Ｖｆｂが基準電圧信号Ｖｒｅｆより低くなり、誤差信号Ｖｅがローからハイに切り替わる。すると、誤差信号Ｖｅを遅延させた遅延信号Ｖｅｄは徐々に増加していく。時刻ｔａから遅延時間Ｔｄ１が経過した時刻ｔ１になると、遅延信号ＶｅｄがＡＮＤゲート３５の閾値電圧Ｖｏｐ３より大きくなる。また、電流検出回路２１は遅延信号Ｖｅｄが閾値電圧Ｖｏｐ３を越えるのを感知して起動し、電流検出回路２１が動作していることを表す作動信号Ｖａｃｔはローからハイに切り替わり、ＡＮＤゲート３５の出力である誤差信号Ｖｅｄ’はローからハイに切り替わる。このとき、ハイサイドＭＯＳＦＥＴ２を流れる電流は所定の基準電流値Ｉｐ以下であり、ワンショット信号Ｖｐ’はローのままである。よって、論理回路３３により生成される駆動信号ＶｈおよびＶｌはローとなる。すなわち、ハイサイドＭＯＳＦＥＴ２はオン、ローサイドＭＯＳＦＥＴ３はオフとなり、インダクタ電流ＩＬは徐々に上昇していく。
【００４５】
時刻ｔ２において、ハイサイドＭＯＳＦＥＴ２に流れる電流が所定の基準電流値Ｉｐに達する。電流検出回路２１は、制御回路６０内のワンショットパルス回路３４にトリガ信号Ｉｄｅｔを供給する。ワンショットパルス回路３４は、トリガ信号Ｉｄｅｔが供給された時点における出力電圧Ｖｏに応じた所定のパルス幅Ｔｘを有するワンショット信号Ｖｐ’を生成する。よって、論理回路３３により生成される駆動信号ＶｈおよびＶｌはハイとなる。すなわち、ハイサイドＭＯＳＦＥＴ２はオフ、ローサイドＭＯＳＦＥＴ３はオンとなり、インダクタ電流ＩＬは、ローサイドＭＯＳＦＥＴ３を通って放電される。
【００４６】
時刻ｔ２から所定時間Ｔｘが経過した時刻ｔ３になると、ワンショット信号Ｖｐ’はハイからローへと切り替わる。遅延信号Ｖｅｄ’はハイの状態を維持しているため、再びハイサイドＭＯＳＦＥＴ２はオン、ローサイドＭＯＳＦＥＴ３はオフとなり、インダクタ電流ＩＬが上昇していく。時刻ｔｂにおいて、電圧帰還信号Ｖｆｂが基準電圧信号Ｖｒｅｆより大きくなり、誤差信号Ｖｅがハイからローに切り替わる。すると、誤差信号Ｖｅを遅延させた遅延信号Ｖｅｄは徐々に減少していく。時刻ｔ４になると、再びハイサイドＭＯＳＦＥＴ２に流れる電流が所定の基準電流値Ｉｐに達する。ワンショットパルス回路３４は、トリガ信号Ｉｄｅｔが供給された時点における出力電圧Ｖｏに応じた所定のパルス幅Ｔｙを有するワンショット信号Ｖｐ’を生成する。遅延信号Ｖｅｄは閾値電圧Ｖｏｐ３より大きく、遅延信号Ｖｅｄ’はハイの状態を維持しており、時刻ｔ２のとき同様に動作し、ハイサイドＭＯＳＦＥＴ２はオフ、ローサイドＭＯＳＦＥＴ３はオンとなる。
【００４７】
時刻ｔ４から所定時間Ｔｙが経過した時刻ｔ５になると、ワンショット信号Ｖｐ’はハイからローへと切り替わる。遅延信号Ｖｅｄ’はハイの状態を維持しており、時刻ｔ３のとき同様に動作し、ハイサイドＭＯＳＦＥＴ２はオン、ローサイドＭＯＳＦＥＴ３はオフとなる。
【００４８】
時刻ｔｂから遅延時間Ｔｄ２が経過した時刻ｔ６になると、遅延信号Ｖｅｄは閾値電圧Ｖｏｐ３より小さくなり、遅延信号Ｖｅｄ’がハイからローに切り替わる。電流検出回路２１は、遅延信号Ｖｅｄが閾値電圧Ｖｏｐ３を下回ると動作停止し、作動信号Ｖａｃｔはハイからローに切り替わる。よって、論理回路３３により生成される駆動信号Ｖｈはハイとなり、駆動信号Ｖｌはローとなる。すなわち、ハイサイドＭＯＳＦＥＴ２はオフおよびローサイドＭＯＳＦＥＴ３のいずれもオフとなり、ダイオード４によって、インダクタ電流ＩＬの放電がなされ、徐々にインダクタ電流ＩＬが減少する。
【００４９】
時刻ｔ７において、インダクタ電流ＩＬが０となる。ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３のいずれもオフ状態を維持しており、出力電流が逆流するのを防止している。出力電圧Ｖｏは徐々に減少し、Ｖｆｂ＜Ｖｒｅｆとなった後、再び遅延信号Ｖｅｄが閾値電圧Ｖｏｐ３より大きくなり、作動信号Ｖａｃｔがローからハイに切り替わるまで、ハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３はオフ状態を保持する。このような動作を繰り返すことで、負荷に安定した電圧を供給することができる。また、ハイサイドおよびローサイドＭＯＳＦＥＴをいずれもオフする動作状態、すなわち電流検出を行う必要のない期間において、電流検出回路２１には動作を停止させ、消費電力の低減を図っている。
【００５０】
上述したように、出力電圧Ｖｏに応じた所定のパルス幅を有するワンショット信号Ｖｐ’を生成するので、ハイサイドＭＯＳＦＥＴ２をオンにし、ローサイドＭＯＳＦＥＴ３をオフにするタイミングを精度よく制御することができる。第１の実施形態では、インダクタ電流ＩＬが所定の基準電流値Ｉｐに達すると、ローサイドＭＯＳＦＥＴ３が一定時間オンする。このとき、インダクタ５に流れる電流の変化分は、出力電圧Ｖｏが大きいほど大きくなる（ΔＩＬ／Δｔ＝Ｖｏ／Ｌ）。このため、ローサイドＭＯＳＦＥＴ３のオン時間が一定の場合、出力電圧Ｖｏの大きさによって、インダクタ電流ＩＬの下限値がばらついてしまう。第２の実施形態では、出力電圧Ｖｏに応じてローサイドＭＯＳＦＥＴ３のオン時間を変化させることにより、インダクタ電流ＩＬの下限値のばらつきを抑えることができる。これにより、インダクタ電流ＩＬのリプルの変動を抑制し、より効率よく動作させることができる。
【００５１】
また、電流検出回路２１を起動させている必要のない期間、すなわちハイサイドＭＯＳＦＥＴ２およびローサイドＭＯＳＦＥＴ３がいずれもオフとなる期間、電流検出回路２１の動作を停止させるので、電流検出回路２１と制御回路６０とを含むスイッチング素子制御回路全体の消費電流を低減することができる。
【００５２】
本実施形態によれば、出力側から入力側へ電流が逆流するのを防止するために、応答速度が高速で消費電流の多い回路素子を使用する必要はなくなり、消費電流の少ない簡素な構成により、同期整流型ＤＣ−ＤＣコンバータのスイッチング素子の制御を行うことができる。
【００５３】
なお、第１および第２の実施形態において、誤差信号Ｖｅを遅延させるために遅延回路３６を用いたが、遅延回路３６を用いずに比較器３２自体の動作遅延を利用してもよい。また、遅延回路３６を用いずに比較器３２に位相補償を行う構成としても良い。また、遅延回路３６を用いずに、比較器３２をヒステリシスコンパレータとしてもよい。
【符号の説明】
【００５４】
１  直流電源
２  ハイサイドＭＯＳＦＥＴ
３  ローサイドＭＯＳＦＥＴ
４  ダイオード
５  インダクタ
６  出力コンデンサ
７  出力端子
８  電圧検出回路
９，２０，２１  電流検出回路
１０，３０，６０  制御回路
１１  相互コンダクタンス増幅器
１２，１４  電流比較器
１３，３１，３４  ワンショットパルス回路
１５，３５  ＡＮＤゲート
３２  比較器
３３  論理回路
３６  遅延回路
【図１】
2010273483.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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