(57)【要約】 【課題】回路全体としての小型化と薄型化を図れるＰｏＰ構造の半導体装置等を提供する。【解決手段】本発明のＰｏＰ型半導体装置Ｓは、内部に半導体素子２を設けた第１のパッケージ５と、当該第１のパッケージ５上に積層される第２のパッケージ１０と、を備えたＰｏＰ型半導体装置Ｓであって、前記第１のパッケージ５の周縁は前記第２のパッケージ１０の周縁よりも内側に配置されている。【選択図】図１
2010232306.tif 000002
【特許請求の範囲】
【請求項１】
内部に半導体素子を設けた第１のパッケージと、当該第１のパッケージ上に積層される第２のパッケージと、を備えたＰｏＰ型半導体装置であって、
前記第１のパッケージの周縁は前記第２のパッケージの周縁よりも内側に配置されていることを特徴とするＰｏＰ型半導体装置。
【請求項２】
前記第２のパッケージは、
平たい電極で形成された接続端子を下面中央部に備え、前記接続端子は前記第１のパッケージの上面に電気的に接続されていることを特徴とする請求項１に記載のＰｏＰ型半導体装置。
【請求項３】
前記第１のパッケージを複数積層して備えたことを特徴とする請求項１、又は２に記載のＰｏＰ型半導体装置。
【請求項４】
内部に半導体素子を設けた第１のパッケージと、当該第１のパッケージ上に積層される第２のパッケージと、を備え、前記第１のパッケージの周縁が前記第２のパッケージの周縁よりも内側に配置されているＰｏＰ型半導体装置と、当該ＰｏＰ型半導体装置と電気的に接続される電子部品と、を回路基板上に実装するＰｏＰ型半導体装置の実装構造において、
前記第２のパッケージの周縁と回路基板との間に形成される隙間に前記電子部品が配置されていることを特徴とするＰｏＰ型半導体装置の実装構造。
【請求項５】
内部に半導体素子を設けた第１のパッケージと、
当該第１のパッケージ上に積層される第２のパッケージと、を備え、前記第１のパッケージの周縁が前記第２のパッケージの周縁よりも内側に配置されているＰｏＰ型半導体装置と、当該ＰｏＰ型半導体装置と電気的に接続される電子部品と、を回路基板上に実装するＰｏＰ型半導体装置の実装方法において、
前記回路基板上に電子部品を実装した後に、前記第２のパッケージの周縁と回路基板の間に前記電子部品が配置されるように、前記ＰｏＰ型半導体装置を前記回路基板上に実装することを特徴とするＰｏＰ型版胴装置の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＰｏＰ（Package on Pakage）構造の半導体装置等に関する。
【背景技術】
【０００２】
従来から携帯電話機やデジタルカメラなどの小型電子機器には、複数のパッケージを積層し、そのパッケージ間をはんだボールで接続したＰｏＰ構造の半導体装置が好適に用いられている（特許文献１参照）。
【０００３】
この種の半導体装置は、例えば、メモリを樹脂などで覆った上側パッケージと半導体素子を上面に備えた下側パッケージの間に、はんだボールを配置して構成されている。また、上側パッケージと下側パッケージはその平面形状がほぼ同形状に形成されている。
【０００４】
特許文献１に記載の半導体装置は、半導体素子を樹脂で封止した上下２つのパッケージの間に中継基板を配置し、その中継基板とそれぞれのパッケージ間に、はんだボールを配置して構成されている。
【０００５】
また、半導体装置は、半導体装置と接続される小型の電子部品とともに回路基板に実装される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５０７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような半導体装置を回路基板に実装した実装構造において、電子部品が半導体装置の周囲に配置されるため、結果的に回路全体としての占有面積が広くなってしまい、回路全体の小型化を図れないという問題がある。
【０００８】
また、小型電子機器の更なる小型化のため、半導体装置、及び実装構造の薄型化及び小型化が要求されている。
【０００９】
本発明は、このような問題の解消を一つの課題とし、その目的の一例は、回路全体としての小型化と薄型化を図れるＰｏＰ構造の半導体装置等を提供するものである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のＰｏＰ型半導体装置は、内部に半導体素子を設けた第１のパッケージと、当該第１のパッケージ上に積層される第２のパッケージと、を備えたＰｏＰ型半導体装置であって、前記第１のパッケージの周縁は前記第２のパッケージの周縁よりも内側に配置されていることを特徴とする。
【００１１】
また、前記第２のパッケージは、平たい電極で形成された接続端子を下面中央部に備え、前記接続端子は前記第１のパッケージの上面に電気的に接続されていることを特徴とする。
【００１２】
また、前記第１のパッケージを複数積層して備えて構成しても構わない。
【００１３】
また、本発明のＰｏＰ型半導体装置の実装構造は、内部に半導体素子を設けた第１のパッケージと、当該第１のパッケージ上に積層される第２のパッケージと、を備え、前記第１のパッケージの周縁が前記第２のパッケージの周縁よりも内側に配置されているＰｏＰ型半導体装置と、当該ＰｏＰ型半導体装置と電気的に接続される電子部品と、を回路基板上に実装するＰｏＰ型半導体装置の実装構造において、前記第２のパッケージの周縁と回路基板との間に形成される隙間に前記電子部品が配置されていることを特徴とする。
【００１４】
また、本発明のＰｏＰ型半導体装置の実装方法は、内部に半導体素子を設けた第１のパッケージと、当該第１のパッケージ上に積層される第２のパッケージと、を備え、前記第１のパッケージの周縁が前記第２のパッケージの周縁よりも内側に配置されているＰｏＰ型半導体装置と、当該ＰｏＰ型半導体装置と電気的に接続される電子部品と、を回路基板上に実装するＰｏＰ型半導体装置の実装方法において、前記回路基板上に電子部品を実装した後に、前記第２のパッケージの周縁と回路基板の間に前記電子部品が配置されるように、前記ＰｏＰ型半導体装置を前記回路基板上に実装することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、回路全体としての小型化を図れる。また、半導体装置の薄型化を図れる。
【図面の簡単な説明】
【００１６】
【図１】半導体素子の構成図である。
【図２】回路基板への半導体装置の実装例を示し、図２（ａ）は半導体装置と電子部品の配置状態を示す平面図、図２（ｂ）は半導体装置と電子部品の配置状態を示す縦断面図である。
【図３】回路基盤への半導体素子の実装方法を説明するための図を示し、図３（ａ）は第１の実装方法を説明するための図、図３（ｂ）はその他の実装方法を説明するための図である。
【図４】他の実施形態の半導体装置の構成図である。
【図５】他の実施形態の半導体装置の構成図である。
【発明を実施するための形態】
【００１７】
以下、本願の最良の実施形態について添付図面を参照して説明する。図１は半導体素子の構成図、図２は回路基板への半導体装置の実装例を示し、図２（ａ）は平面図、図２（ｂ）は縦断面図、図３は回路基盤への半導体素子の実装方法を説明するための図を示し、図３（ａ）は第１の実装方法を説明するための図、図３（ｂ）はその他の実装方法を説明するための図である。
【００１８】
ＰｏＰ型半導体装置Ｓは、半導体素子２を内部に設けた下側パッケージ５（第１のパッケージの一例）と、メモリなどを樹脂９で覆った上側パッケージ１０（第２のパッケージの一例）と、を備え、当該下側パッケージ５上に上側パッケージ１０を積層して構成される。下側パッケージ５は、上側パッケージ１０よりも表面が小型化され、下側パッケージ５の周縁が上側パッケージ１０の周縁よりも内側に配置される。
【００１９】
下側パッケージ５は、例えば、基板６と、その基板上に設けられるサブストレート部７と、を備えている。
【００２０】
サブストレート部７は、半導体素子２がビルドアップ工法によって形成された基板の内部に設けられている。この半導体素子２の電極と基板６とは、フリップチップなどにより電気的に接続される。
【００２１】
また、サブストレート部７の上面と下面には接続端子７ａ、７ｂが設けられており、当該サブストレート部７の下面に設けられた接続端子７ｂには、はんだボールバンプ８（或いははんだ印刷バンプ）が形成される。
【００２２】
一方、上側パッケージ１０は、例えば、樹脂９によってモールドされたメモリを実装した基板１１を備えている。この基板１１の下面中央部には、平たい電極を格子状に並べた接続端子１１ａが集中して設けられており、この接続端子１１ａは、下側パッケージ５の上面に設けられている接続端子７ａと電気的に接続される。
【００２３】
具体的には、上側パッケージ１０の接続端子１１ａにフラックスまたははんだペーストを含む導電ペーストを印刷後、下側パッケージ５上の所定位置に上側パッケージ１０を搭載して導電ペーストを加熱（リフロー方式）により下側パッケージ５の接続端子７ａと接続する。
【００２４】
図２に示すように、このＰｏＰ構造の半導体装置Ｓは、当該半導体装置Ｓと電気的に接続される電子部品１５とともに回路基板２０上に実装される。このとき、電子部品１５は、前記上側パッケージ１０の周縁と回路基板２０との間に形成される隙間ｔに配置される。
【００２５】
このように、下側パッケージ５を上側パッケージ１０よりも表面を小型化し、回路基板２０上に半導体装置Ｓを実装した際に当該回路基板２０と上側パッケージ１０の周縁との間に隙間ｔが形成されるようにしたので、当該隙間ｔに半導体装置Ｓと接続される電子部品１５を配置することが可能となり、回路全体として小型化を図れる。
【００２６】
また、下側パッケージ５の内部に半導体素子２を設け、下側パッケージ５の上面を平坦とすることで、上側パッケージ１０と下側パッケージ５との電気的接続において、はんだボールをなくして平型の電極で構成される接続端子１１ａを用いることが可能となったため、半導体装置Ｓの薄型化を図れる。
【００２７】
ここで、ＰｏＰ型半導体装置Ｓ及び電子部品１５の回路基板２９への実装方法について説明する。
【００２８】
まず、図３（ａ）に示すように、回路基板２０上に電子部品１５を配置するとともに、この作業と並行して、上側パッケージ１０と下側パッケージ５を製造後、上側パッケージ１０の接続端子にフラックスまたははんだペーストを含む導電ペーストを印刷後、下側パッケージ５上の所定位置に上側パッケージ１０を搭載して導電ペーストを加熱（リフロー方式）により下側パッケージ５の接続端子と接続し、ＰｏＰ型半導体装置Ｓを製造する。
【００２９】
そして、電子部品１５が実装された回路基板２０上にＰｏＰ型半導体装置Ｓを実装し、処理を終了する。
【００３０】
なお、上記実装方法では、ＰｏＰ型半導体装置Ｓを製造した後、電子部品１５が実装された回路基板２０上に当該ＰｏＰ型版胴装置Ｓを実装しているが、図３（ｂ）に示すように、回路基板２０上に電子部品１５を実装し、次いで下側パッケージ５のみを回路基板２０上に実装した後、上側パッケージ１０の接続端子にフラックスまたははんだペーストを含む導電ペーストを印刷後、下側パッケージ５上の所定位置に上側パッケージ１０を搭載して導電ペーストを加熱（リフロー方式）により下側パッケージの接続端子と接続して、回路基板２０上にＰｏＰ型半導体装置Ｓを実装するようにしても構わない。
【００３１】
次に、ＰｏＰ型半導体装置Ｓの他の実施形態について図４、及び図５を用いて説明する。図４及び図５は他の実施形態のＰｏＰ型半導体装置の構成図である。なお、図１と重複する部材についてはその説明を省略するものとする。
【００３２】
図４に示すように、ＰｏＰ型半導体装置Ｓ１は、下側パッケージ５ａ、５ｂを複数積層し、その上に上側パッケージ１０を積層して構成しても構わない。このようにすれば、うえ側パッケージ１０の周縁と回路基板２０との隙間ｔを大きくとることが可能となるため、背の高い電子部品を下側パッケージ５の周囲に配置することが可能となる。
【００３３】
更に、図５に示すように、ＰｏＰ型半導体装置Ｓ２は、下側パッケージ５ａ、５ｂを複数積層し、その上に上側パッケージ１０を積層したＰｏＰ型半導体装置において、各下側パッケージ５ａ、５ｂの内部に複数の半導体素子２ａ〜２ｄを設けた構成としても構わない。この場合、各半導体素子２ａ〜２ｄと基板６との配線層は、各半導体素子同一の配線層であっても、各半導体素子２ａ〜２ｄを独立した配線層としても良い。
【００３４】
同一の配線層とする場合には、基板６上に１の配線パターンを備え、その１の配線パターンに接続される接続端子を別個に２つ用意しておけばよい。
【００３５】
独立した配線層とする場合には、基板６上に２つの配線パターンを備え、各配線パターンに接続される接続端子を用意して、それぞれの接続端子に、それぞれの半導体素子を電気的に接続すればよい。
【００３６】
以上に説明したように、本実施形態のＰｏＰ型半導体装置Ｓは、ビルドアップ工法にて形成された基板の内部に半導体素子２を設けた下側パッケージ５と、当該下側パッケージ５上に積層される上側パッケージ１０と、を備え、前記下側パッケージ５の周縁は前記上側パッケージ１０の周縁よりも内側に配置されている。
【００３７】
よって、ＰｏＰ型半導体装置Ｓを回路基板２０に実装する際に、当該ＰｏＰ型半導体装置Ｓと電気的に接続される電子部品１５を前記上側パッケージ１０の周縁下方に配置することが可能となるため、回路基板２０を小型化することが可能である。
【００３８】
また、下側パッケージ５の内部に半導体素子２を設け、下側パッケージ５の上面を平坦とすることで、上側パッケージ１０と下側パッケージ５との電気的接続において、はんだボールをなくして平型の電極で構成される接続端子１１ａを用いることが可能となったため、半導体装置Ｓの薄型化を図れる。
【００３９】
また、当該ＰｏＰ型半導体装置Ｓ、及び当該ＰｏＰ型半導体装置Ｓと電気的に接続される電子部品１５を回路基板２０に実装する実装構造において、前記上側パッケージ１０の周縁と回路基板２０との間に形成される隙間ｔに前記電子部品１５が配置されるようにする。この場合、前記回路基板２０上に電子部品１５を実装した後に、前記上側パッケージ１０の周縁と回路基板２０の間に前記電子部品１５が配置されるように、前記ＰｏＰ型半導体装置Ｓを前記回路基板２０上に実装すればよい。
【００４０】
なお、本願は本実施形態に限定されるものではなく、種々の形態にて実施することが可能である。例えば、下側パッケージは、ビルドアップ工法にて半導体素子２の周囲を覆うように製造したが、公知な手法を用いて当該下側パッケージを製造しても構わない。
【００４１】
また、例えば、半導体装置Ｓの高さを低くしたい場合は、下側パッケージ５のサブストレート部７を可能な限り薄くすることが望ましいが、上側パッケージ１０の周縁下部に背の高い電子部品１５を配置したい場合には、下側パッケージ５のサブストレート部７を厚くするか、下側パッケージ５のはんだボールバンプ８を高くすることが好ましい。
【符号の説明】
【００４２】
Ｓ、Ｓ１、Ｓ２  ＰｏＰ型半導体装置
ｔ  隙間
５  下側パッケージ
１０  上側パッケージ
１５  電子部品
２０  回路基板
【図１】
2010232306.tif 000003
【図２】
2010232306.tif 000004
【図３】
2010232306.tif 000005
【図４】
2010232306.tif 000006
【図５】
2010232306.tif 000007