(57)【要約】【課題】回収用スイッチの集積化に必要な面積を抑制する。【解決手段】表示パネルドライバ１が、表示パネルのデータ線に接続される出力端子ＯＵＴｉと、回収用キャパシタＣＥＲに接続される回収用キャパシタ接続端子ＥＲＣと、出力端子ＯＵＴｉと回収用キャパシタ接続端子ＥＲＣとの間に接続される回収用スイッチＳＷ−ｉとを具備する。回収用スイッチＳＷ−ｉは、同一の導電型のＭＯＳトランジスタであるゲートトランジスタＧ１、Ｇ２を備えている。ゲートトランジスタＧ１のドレインが回収用キャパシタ接続端子ＥＲＣに接続される一方、ゲートトランジスタＧ１のドレインが出力端子ＯＵＴｉに接続されている。ゲートトランジスタＧ１、Ｇ２のソースは、互いに接続されている。【選択図】図５
2010164877.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルのデータ線に接続される出力端子と、
回収用キャパシタに接続される回収用キャパシタ接続端子と、
前記出力端子と前記回収用キャパシタ接続端子との間に接続される回収用スイッチ
とを具備し、
前記回収用スイッチは、同一の導電型の第１及び第２ＭＯＳトランジスタを備え、
前記第１ＭＯＳトランジスタのドレインが前記回収用キャパシタ接続端子に接続され、
前記第２ＭＯＳトランジスタのドレインが前記出力端子に接続され、
前記第１及び第２ＭＯＳトランジスタのソースが互いに接続された
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記第１ＭＯＳトランジスタのバックゲートが、前記第１ＭＯＳトランジスタのソースに接続され、
前記第２ＭＯＳトランジスタのバックゲートが、前記第２ＭＯＳトランジスタのソースに接続された
表示パネルドライバ。
【請求項３】
請求項１又は２に記載の表示パネルドライバであって、
前記第１及び第２ＭＯＳトランジスタのドレインの耐圧が、前記第１及び第２ＭＯＳトランジスタのソースの耐圧よりも高い
表示パネルドライバ。
【請求項４】
請求項１乃至３のいずれかに記載の表示パネルドライバであって、
前記出力端子から前記回収用キャパシタ接続端子に電荷を移動させる場合、前記回収用スイッチは、前記第１及び第２ＭＯＳトランジスタの一方のＭＯＳトランジスタをオン状態に、且つ、他方のＭＯＳトランジスタをオフ状態にすることによって前記出力端子から前記回収用キャパシタ接続端子への方向にのみ電流を流すことができる第１状態に設定され、前記回収用キャパシタ接続端子から前記出力端子に電荷を移動させる場合、前記他方のＭＯＳトランジスタをオン状態に、且つ、前記一方のＭＯＳトランジスタをオフ状態にすることによって前記回収用キャパシタ接続端子から前記出力端子への方向にのみ電流を流すことができる第２状態に設定される
表示パネルドライバ。
【請求項５】
請求項４に記載に表示パネルドライバであって、
前記回収用スイッチの前記第１状態から前記第２状態への切り替え、及び前記第２状態から前記第１状態への切り替えは、前記出力端子の電圧レベルが第１電圧レベルと前記第１電圧レベルより高い第２電圧レベルとの間で切り換えられる場合にのみ行われる
表示パネルドライバ。
【請求項６】
請求項４又は５に記載の表示パネルドライバであって、
更に、
前記出力端子を前記第２電圧レベルにプルアップするための高電位クランプ用トランジスタと、
前記出力端子を前記第１電圧レベルにプルダウンするための低電位クランプ用トランジスタ
とを具備し、
前記出力端子を前記第１電圧レベルから前記第２電圧レベルにプルアップする場合、前記高電位クランプ用トランジスタと前記低電位クランプ用トランジスタの両方がオフ状態に設定されると共に前記回収用スイッチが前記第２状態に設定され、その後、前記回収用スイッチが前記第２状態に維持されながら前記高電位クランプ用トランジスタがオン状態にされ、
前記出力端子を前記第２電圧レベルから前記第１電圧レベルにプルダウンする場合、前記高電位クランプ用トランジスタと前記低電位クランプ用トランジスタの両方がオフ状態に設定されると共に前記回収用スイッチが前記第１状態に設定され、その後、前記回収用スイッチが前記第１状態に維持されながら前記低電位クランプ用トランジスタがオン状態にされる
表示パネルドライバ。
【請求項７】
請求項６に記載の表示パネルドライバであって、
前記回収用キャパシタがプリチャージされる場合に、前記回収用スイッチが前記第１状態に設定されると共に前記高電位クランプ用トランジスタが所定期間だけオン状態に設定される
表示パネルドライバ。
【請求項８】
表示パネルのデータ線に接続される出力端子と、
回収用キャパシタに接続される回収用キャパシタ接続端子と、
前記出力端子と前記回収用キャパシタ接続端子との間に接続される回収用スイッチ
とを具備し、
前記回収用スイッチは、制御信号に応答して、前記出力端子から前記回収用キャパシタ接続端子への方向にのみ電流を流すことができる第１状態と前記回収用キャパシタ接続端子から前記出力端子への方向にのみ電流を流すことができる第２状態とに設定可能な
表示パネルドライバ。
【請求項９】
請求項８に記載の表示パネルドライバであって、
前記回収用スイッチが、同一の導電型の第１及び第２ＭＯＳトランジスタを備え、
前記第１ＭＯＳトランジスタのドレインが前記回収用キャパシタ接続端子に接続され、
前記第２ＭＯＳトランジスタのドレインが前記出力端子に接続され、
前記第１及び第２ＭＯＳトランジスタのソースが互いに接続された
表示パネルドライバ。
【請求項１０】
請求項１乃至９のいずれかに記載の表示パネルドライバと、
前記出力端子に接続されるデータ線を備える表示パネル
とを具備する
表示装置。
【請求項１１】
表示パネルのデータ線に接続される出力端子と、
回収用キャパシタに接続される回収用キャパシタ接続端子と、
前記出力端子と前記回収用キャパシタ接続端子との間に接続される回収用スイッチ
とを具備する表示パネルドライバの動作方法であって、
前記回収用スイッチを、前記出力端子から前記回収用キャパシタ接続端子への方向にのみ電流を流すことができる第１状態に設定するステップと、
前記回収用スイッチを、前記回収用キャパシタ接続端子から前記出力端子への方向にのみ電流を流すことができる第２状態に設定するステップ
とを備える
表示パネルドライバの動作方法。
【請求項１２】
請求項１１に記載の表示パネルドライバの動作方法であって、
前記回収用スイッチが、同一の導電型の第１及び第２ＭＯＳトランジスタを備え、
前記第１ＭＯＳトランジスタのドレインが前記回収用キャパシタ接続端子に接続され、
前記第２ＭＯＳトランジスタのドレインが前記出力端子に接続され、
前記第１及び第２ＭＯＳトランジスタのソースが互いに接続された
表示パネルドライバの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルドライバに関し、特に、表示パネルの駆動における電荷回収技術に関する。
【背景技術】
【０００２】
ＰＤＰ（plasma display panel）パネル、ＬＣＤ（liquid crystal display）パネル、並びに、電圧駆動される有機ＥＬパネル及び無機ＥＬパネルのように、容量性負荷として動作する表示パネルを備える表示装置の消費電力を低減するために使用される技術の一つが、電荷回収である。電荷回収とは、データ線の駆動後に表示パネルから回収用キャパシタに電荷を回収し、又は、データ線の駆動前に回収用キャパシタから表示パネルに電荷を供給することによってエネルギーを効率的に使用する技術である。このような技術は、例えば、特開２００５−２１０１１９号公報に開示されている。
【０００３】
図１Ａは、電荷回収に対応した表示パネルドライバの出力回路部１００の典型的な構成を示す回路図である。図１Ａには、出力回路部１００のうちの一のデータ線を駆動するための部分のみが図示されている。図１Ａにおいて、記号ＶＤＤ２は、電源端子の電圧レベル（電源レベル）を示しており、記号ＶＳＳ２は、接地端子の電圧（接地レベル）を示している。
【０００４】
出力回路部１００は、出力端子ＯＵＴと電源端子の間に接続された高電位クランプ用トランジスタＧｐと、出力端子ＯＵＴと接地端子の間に接続された低電位クランプ用トランジスタＧｎとを備えている。ここで、高電位クランプ用トランジスタＧｐは、ＰＭＯＳトランジスタであり、低電位クランプ用トランジスタＧｎはＮＭＯＳトランジスタである。出力端子ＯＵＴは、更に、回収用スイッチＳＷを介して回収用キャパシタ接続端子ＥＲＣに接続されている。回収用キャパシタ接続端子ＥＲＣには回収用キャパシタＣＥＲが接続されている。
【０００５】
図１Ｂは、回収用スイッチＳＷの構成を示す回路図である。回収用スイッチＳＷは、並列に接続されたＮＭＯＳトランジスタ１０１と、ＰＭＯＳトランジスタ１０２と、インバータ１０３とで構成される。ＮＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２のそれぞれは、ソース／ドレインの一方が回収用キャパシタ接続端子ＥＲＣに接続され、他方が出力端子ＯＵＴに接続される。ＮＭＯＳトランジスタ１０１のゲートには制御信号Ｇｓが供給され、ＰＭＯＳトランジスタ１０２のゲートにはインバータ１０３によって生成された制御信号Ｇｓの反転信号が供給される。また、ＮＭＯＳトランジスタ１０１のバックゲートは接地レベルに固定され、ＰＭＯＳトランジスタ１０２のバックゲートは電源レベルに固定される。
【０００６】
ＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２としては、一般的に、ソース及びドレインの両方が高耐圧であるＭＯＳトランジスタが使用される。これは、ＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２の出力端子ＯＵＴに接続されるソース／ドレイン及び回収用キャパシタ接続端子ＥＲＣに接続されるソース／ドレインは、いずれも、電圧レベルＶＤＤ２の電圧が印加され得るからである。ソース／ドレインの両方が高耐圧であるＭＯＳトランジスタの使用の必要性は、当業者には理解されよう。
【０００７】
図２は、図１Ａ、図１Ｂの出力回路部１００の動作を示すタイミングチャートである。初期状態では、出力端子ＯＵＴがＬｏｗレベルであり、回収用スイッチＳＷはオフ状態（即ち、制御信号ＧｓがＬｏｗレベル）であったとする。出力端子ＯＵＴをＬｏｗレベルからＨｉｇｈレベルにプルアップする場合、まず、回収制御信号ＣＥがアサートされ、更に制御信号ＧｓがＨｉｇｈレベルにプルアップされる。これにより、回収用スイッチＳＷがオン状態になり、電荷が、回収用キャパシタＣＥＲから回収用スイッチＳＷを介して表示パネルのデータ線に供給される。その後、制御信号ＧｓがＬｏｗレベルにプルダウンされて回収用スイッチＳＷがオフされると共に、高電位クランプ用トランジスタＧｐがターンオンされ、これによりデータ線がＨｉｇｈレベルにプルアップされる。
【０００８】
出力端子ＯＵＴをＨｉｇｈレベルからＬｏｗレベルにプルダウンする場合も同様に、まず、回収制御信号ＣＥがアサートされ、制御信号ＧｓがＨｉｇｈレベルにプルアップされる。これにより、回収用スイッチＳＷがオン状態になり、電荷が、データ線から回収用キャパシタＣＥＲから回収用スイッチＳＷを介して表示パネルのデータ線に供給される。その後、回収用スイッチＳＷがオフされると共に高電位クランプ用トランジスタＧｐがターンオンされ、これにより、データ線がＨｉｇｈレベルにプルアップされる。
【０００９】
図２の動作においては、出力端子ＯＵＴをＬｏｗレベルからＨｉｇｈレベルにプルアップする場合、及びＨｉｇｈレベルからＬｏｗレベルにプルダウンする場合のいずれについても、回収用スイッチＳＷが、オフ状態からオン状態になり、更にオフ状態になる動作を行うことに留意されたい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２１０１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１Ｂの回収用スイッチＳＷには、回収用スイッチＳＷの集積化に必要な面積が大きいという問題がある。上述のように、回収用スイッチＳＷを構成するＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２としては、両側高耐圧トランジスタが使用される必要がある。しかしながら、両側高耐圧トランジスタは、必要な素子面積が大きい。加えて、回収用スイッチＳＷが動作する中間電位ＶＤＤ２／２の電圧範囲では、バックゲート効果によりＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２のオン抵抗が大きくなる。即ち、ＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２のソース電位と、それらのバックゲート電位の相違により、ＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２のオン抵抗が大きくなる。バックゲート効果によるオン抵抗の増加に対処するためには、ＮＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２の面積を増大させなくてはならない。
【００１２】
第２の課題は、回収用スイッチＳＷを高い周波数で動作させる必要があり、回収用スイッチＳＷを動作させるために必要な消費電力が大きいことである。上述のように、図１Ｂの回収用スイッチＳＷの構成では、出力端子ＯＵＴがＬｏｗレベルからＨｉｇｈレベルに、又はＨｉｇｈレベルからＬｏｗレベルに切り替わる毎に、回収用スイッチＳＷを、オフ状態からオン状態に切り替え、その後更にオフ状態に切り換える必要がある。即ち、出力回路部１００の動作周波数の２倍の周波数で回収用スイッチＳＷを動作させる必要がある。これは、回収用スイッチＳＷにおける消費電力を増大させてしまう。
【００１３】
第３の課題は、高電位クランプ用トランジスタＧｐ及び低電位クランプ用トランジスタＧｎの動作タイミングと、回収用スイッチＳＷの動作タイミングの制御の困難性である。回収用スイッチＳＷがオン状態にされるタイミングと、高電位クランプ用トランジスタＧｐ及び低電位クランプ用トランジスタＧｎがオン状態にされるタイミングの関係が不適正であると、回収用キャパシタＣＥＲに、電荷の回収や回収された電荷の供給に無関係な電流が流れてしまう。これは、電荷の回収効率や、回収された電荷の利用効率を悪化させてしまう。例えば、高電位クランプ用トランジスタＧｐと回収用スイッチＳＷの両方がオン状態になると、電源端子から回収用キャパシタＣＥＲに電流が流れ込み、回収用キャパシタＣＥＲの電圧を上昇させてしまう。これは、電荷の回収効率を低下させる。一方、低電位クランプ用トランジスタＧｎと回収用スイッチＳＷの両方がオン状態になると、回収用キャパシタＣＥＲから接地端子に電流が流れ、回収用キャパシタＣＥＲに回収された電荷が接地端子に捨てられてしまう。電荷の回収効率や、回収された電荷の利用効率の悪化を防ぐためには、高電位クランプ用トランジスタＧｐ、低電位クランプ用トランジスタＧｎ、及び回収用スイッチＳＷの微妙なタイミング制御が必要になる。
【課題を解決するための手段】
【００１４】
本発明の一の観点においては、表示パネルドライバが、表示パネルのデータ線に接続される出力端子と、回収用キャパシタに接続される回収用キャパシタ接続端子と、出力端子と回収用キャパシタ接続端子との間に接続される回収用スイッチとを具備する。回収用スイッチは、同一の導電型の第１及び第２ＭＯＳトランジスタを備えている。第１ＭＯＳトランジスタのドレインが回収用キャパシタ接続端子に接続される一方、第２ＭＯＳトランジスタのドレインが出力端子に接続されている。第１及び第２ＭＯＳトランジスタのソースは、互いに接続されている。
【００１５】
このような構成によれば、第１及び第２ＭＯＳトランジスタとして、ドレインのみが高耐圧であるＭＯＳトランジスタが使用可能である。第１及び第２ＭＯＳトランジスタのソースを高耐圧に形成する必要はない。したがって、回収用スイッチの集積化に必要な面積を有効に抑制することができる。
【００１６】
本発明の他の観点においては、表示パネルドライバが、表示パネルのデータ線に接続される出力端子と、回収用キャパシタに接続される回収用キャパシタ接続端子と、出力端子と回収用キャパシタ接続端子との間に接続される回収用スイッチとを具備する。回収用スイッチは、出力端子から回収用キャパシタ接続端子への方向にのみ電流を流すことができる第１状態と回収用キャパシタ接続端子から出力端子への方向にのみ電流を流すことができる第２状態とに設定可能である。
【００１７】
このような構成によれば、データ線から回収用キャパシタに電荷を回収する場合に制御信号によって回収用スイッチを第１状態に設定すれば、回収用キャパシタからデータ線への電荷の逆流は起こらない。よってデータ線から回収用キャパシタへの電荷の回収後に、制御信号によって回収用スイッチを操作する必要はない。同様に、回収用キャパシタからデータ線に電荷を供給する場合に回収用スイッチを第２状態に設定すれば、データ線から回収用キャパシタへの電荷の逆流は起こらない。よって回収用キャパシタからデータ線への電荷の供給後に、制御信号によって回収用スイッチを操作する必要はない。したがって、制御信号の動作周波数が低減される上、制御信号のタイミング制御が容易になる。
【発明の効果】
【００１８】
本発明の一実施形態では、回収用スイッチの集積化に必要な面積が有効に抑制される。
本発明の他の実施形態では、回収用スイッチを操作する制御信号の動作周波数が低減され、また、制御信号のタイミング制御が容易になる。
【図面の簡単な説明】
【００１９】
【図１Ａ】図１Ａは、電荷回収に対応した表示パネルドライバの出力回路部の典型的な構成を示す回路図である。
【図１Ｂ】図１Ｂは、図１Ａに図示された出力回路部の回収用スイッチの構成を示す回路図である。
【図２】図２は、図１Ａに図示された出力回路部の動作を示すタイミングチャートである。
【図３】図３は、本発明の実施形態における表示パネルドライバの構成を示すブロック図である。
【図４】図４は、図３の表示パネルドライバの出力回路の構成を示す回路図である。
【図５】図５は、第１の実施形態における回収用スイッチの構成を示す回路図である。
【図６】図６は、図４の出力回路の動作を図示するタイミングチャートである。
【図７】図７は、出力回路の他の構成を示す回路図である。
【図８】図８は、図７の出力回路の動作を図示するタイミングチャートである。
【図９Ａ】図９Ａは、回収用キャパシタの初期状態の電圧がＶＤＤ２／２である場合の図７の出力回路の動作のシミュレーション結果を示すグラフである。
【図９Ｂ】図９Ｂは、回収用キャパシタの初期状態の電圧が０である場合の図７の出力回路の動作のシミュレーション結果を示すグラフである。
【図１０】図１０は、図７の出力回路において回収用キャパシタのプリチャージを行う動作を図示するタイミングチャートである。
【図１１】図１１は、回収用キャパシタのプリチャージを行う動作のシミュレーション結果を示すグラフである。
【図１２】図１２は、第２の実施形態における回収用スイッチの構成を示す回路図である。
【図１３Ａ】図１３Ａは、第３の実施形態における回収用スイッチの構成を示す回路図である。
【図１３Ｂ】図１３Ｂは、第３の実施形態における回収用スイッチの他の構成を示す回路図である。
【発明を実施するための形態】
【００２０】
図３は、本発明の第１の実施形態の表示パネルドライバ１の構成を示すブロック図である。図３の表示パネルドライバ１は、表示パネルのｎ本のデータ線にそれぞれに接続される出力端子ＯＵＴ１〜ＯＵＴｎを有しており、当該ｎ本のデータ線を駆動するように構成されている。表示パネルドライバ１と当該表示パネルとで表示装置が構成される。本実施形態では、表示パネルドライバ１に駆動される表示パネルは、ＰＤＰ（plasma display panel）パネルである。ただし、ＰＤＰ（plasma display panel）パネルの代わりに、容量性負荷として動作する表示パネルも使用可能である。ＬＣＤ（liquid crystal display）パネルや、電圧駆動される有機ＥＬパネル及び無機ＥＬパネルは、容量性負荷として動作する表示パネルの典型的な例である。図３では、表示パネルのｎ本のデータ線が負荷容量ＣＬ１〜ＣＬｎとして図示されている。以下、表示パネルドライバ１の構成について詳細に説明する。
【００２１】
表示パネルドライバ１は、ｎビットシフトレジスタ２と、ｎビットラッチ３と、出力制御回路４と、出力回路５−１〜５−ｎとを備えている。ｎビットシフトレジスタ２は、シリアルに入力される表示データ信号ＬＤ１〜ＬＤｎを順次にラッチし、パラレルに出力する。ここで表示データ信号ＬＤ１〜ＬＤｎは、それぞれ、出力端子ＯＵＴ１〜ＯＵＴｎに接続されたデータ線をＨｉｇｈレベル、Ｌｏｗレベルのいずれに駆動すべきかを示す信号である。ｎビットラッチ３は、表示データ信号ＬＤ１〜ＬＤｎをｎビットシフトレジスタ２からパラレルにラッチし、ラッチした表示データ信号ＬＤ１〜ＬＤｎを出力制御回路４に転送する。出力制御回路４は、表示データ信号ＬＤ１〜ＬＤｎに応答して制御信号を出力回路５−１〜５−ｎに供給し、これにより出力回路５−１〜５−ｎを制御する。
【００２２】
出力回路５−１〜５−ｎは、出力制御回路４から受け取った制御信号に応答して、それぞれ、出力端子ＯＵＴ１〜ＯＵＴｎを、Ｈｉｇｈレベル（即ち、電源電圧ＶＤＤ２）又はＬｏｗレベル（即ち、接地電圧ＶＳＳ２）に駆動する。詳細には、表示データ信号ＬＤｉがＨｉｇｈレベルである場合、出力回路５−ｉは、出力端子ＯＵＴｉをＨｉｇｈレベルに駆動し、表示データ信号ＬＤｉがＬｏｗレベルである場合、出力回路５−ｉは、出力端子ＯＵＴｉをＬｏｗレベルに駆動する。更に出力回路５−１〜５−ｎは、回収用キャパシタ接続端子ＥＲＣに共通に接続されている。ここで回収用キャパシタ接続端子ＥＲＣとは、回収用キャパシタＣＥＲが接続される外部接続端子のことである。本実施形態では、回収用キャパシタＣＥＲが表示パネルドライバ１に外部接続される。
【００２３】
図４は、出力回路５−１〜５−ｎの基本的な構成を示す回路図である。簡単のため、図４には、２つの出力回路５のみが図示されている。出力回路５−ｉは、それぞれ、高電位クランプ用トランジスタＧｐ−ｉと、低電位クランプ用トランジスタＧｎ−ｉと、回収用スイッチＳＷ−ｉとを備えている。高電位クランプ用トランジスタＧｐ−ｉは、出力端子ＯＵＴｉを電源電圧ＶＤＤ２にプルアップするために使用されるＰＭＯＳトランジスタであり、低電位クランプ用トランジスタＧｎ−ｉは、出力端子ＯＵＴｉを接地電圧ＶＳＳ２にプルダウンするために使用されるＮＭＯＳトランジスタである。回収用スイッチＳＷ−ｉは、出力端子ＯＵＴｉと回収用キャパシタ接続端子ＥＲＣの間に接続されており、出力端子ＯＵＴｉに接続されたデータ線と回収用キャパシタＣＥＲとの電気的接続を提供するために使用される。
【００２４】
図５は、各回収用スイッチＳＷ−ｉの構成を示す回路図である。各回収用スイッチＳＷ−ｉは、ソースが共通に接続された２つのゲートトランジスタＧ１、Ｇ２と、インバータ６とを備えている。本実施形態では、ゲートトランジスタＧ１、Ｇ２は、いずれもＰＭＯＳトランジスタである。ゲートトランジスタＧ１のドレインは、回収用キャパシタ接続端子ＥＲＣに接続され、ゲートトランジスタＧ２のドレインは、出力端子ＯＵＴｉに接続されている。ゲートトランジスタＧ１のゲートには制御信号Ｇｓが供給され、ゲートトランジスタＧ２のゲートには、インバータ６によって生成された制御信号Ｇｓの反転信号／Ｇｓが供給される。
【００２５】
ゲートトランジスタＧ１、Ｇ２には、それぞれ、寄生ダイオードＤ１、Ｄ２が形成される。寄生ダイオードＤ１は、ゲートトランジスタＧ１のドレインからソースに電流を流す向きに形成され、同様に、寄生ダイオードＤ２は、ゲートトランジスタＧ２のドレインからソースに電流を流す向きに形成される。後述されるように、寄生ダイオードＤ１、Ｄ２は、回収用スイッチＳＷ−ｉを流れる電流の向きを決定する役割を果たす。
【００２６】
ゲートトランジスタＧ１、Ｇ２としては、ドレインのみが高耐圧に形成されたＭＯＳトランジスタが使用される。即ち、ゲートトランジスタＧ１、Ｇ２は、ドレインの耐圧がソースの耐圧よりも高い。図４の構成の回収用スイッチＳＷ−ｉでは、ゲートトランジスタＧ１、Ｇ２のソースがフローティングであるように構成されているため、ゲートトランジスタＧ１、Ｇ２のソースを高耐圧に形成する必要がない。したがって、ゲートトランジスタＧ１、Ｇ２としてドレインのみが高耐圧に形成されたＭＯＳトランジスタが使用されても、ソースの耐圧の問題は生じない。むしろ、ゲートトランジスタＧ１、Ｇ２としてドレインのみが高耐圧のＭＯＳトランジスタを使用することによって（ソース及びドレインの両方が高耐圧のＭＯＳトランジスタに較べて）素子面積を低減し、回収用スイッチＳＷ−ｉの面積を低減させることができる。
【００２７】
各回収用スイッチＳＷ−ｉのゲートトランジスタＧ１、Ｇ２は、表示パネルドライバ１の他の素子から素子分離絶縁膜（例えば、ＬＯＣＯＳ（local oxidation of silicon）絶縁膜や、トレンチ絶縁膜）によって電気的に分離された領域に配置されることが好ましい。このような配置は、回収用キャパシタＣＥＲへの寄生電流の流入及び回収用キャパシタＣＥＲからの寄生電流の流出を防ぐために有効である。
【００２８】
ゲートトランジスタＧ１のバックゲートは、そのソースに直接に接続されており、ゲートトランジスタＧ２のバックゲートは、そのソースに直接に接続されている。このような接続は、ゲートトランジスタＧ１、Ｇ２のバックゲート電位とソースの電位を一致させ、バックゲート効果によるゲートトランジスタＧ１、Ｇ２のオン抵抗の増大を有効に防ぐ。これは、電荷を回収する効率の向上に有効である。
【００２９】
回収用キャパシタＣＥＲから出力端子ＯＵＴｉに接続されたデータ線への電荷の供給、及びデータ線から回収用キャパシタＣＥＲへの電荷の回収の際には、回収用スイッチＳＷ−ｉのゲートトランジスタＧ１、Ｇ２の一方のみがターンオンされる。これにより、回収用スイッチＳＷ−ｉは、（双方向ではなく）一方向にのみ電流を流すように動作する。詳細には、回収用キャパシタＣＥＲから出力端子ＯＵＴｉに接続されたデータ線に電荷を供給する場合、制御信号ＧｓがＨｉｇｈレベルにプルアップされ、これにより、ゲートトランジスタＧ１がオフ状態に、ゲートトランジスタＧ２がオン状態に設定される。この状態では、回収用スイッチＳＷ−ｉは、ゲートトランジスタＧ１の寄生ダイオードＤ１及びゲートトランジスタＧ２を介して、回収用キャパシタ接続端子ＥＲＣから出力端子ＯＵＴｉの方向に電流を流すことができる。回収用スイッチＳＷ−ｉを流れる電流の向きは、ゲートトランジスタＧ１の寄生ダイオードＤ１の向きによって決定される。一方、データ線から回収用キャパシタＣＥＲに電荷を回収する場合、制御信号ＧｓがＬｏｗレベルにプルダウンされ、これにより、ゲートトランジスタＧ１がオン状態に、ゲートトランジスタＧ２がオフ状態に設定される。この場合、回収用スイッチＳＷ−ｉは、ゲートトランジスタＧ２の寄生ダイオードＤ２及びゲートトランジスタＧ１を介して、出力端子ＯＵＴｉから回収用キャパシタ接続端子ＥＲＣの方向に電流を流すことができる。回収用スイッチＳＷ−ｉを流れる電流の向きは、ゲートトランジスタＧ２の寄生ダイオードＤ２の向きによって決定される。
【００３０】
図６は、出力回路５−ｉの動作、特に、回収用スイッチＳＷ−ｉの動作を示すタイミングチャートである。初期状態では、制御信号ＧｓがＬｏｗレベルであり、且つ、出力端子ＯＵＴｉがＬｏｗレベルであったとする。即ち、初期状態では、ゲートトランジスタＧ１がオンされており、ゲートトランジスタＧ２がオフされている。
【００３１】
出力端子ＯＵＴｉをＬｏｗレベルからＨｉｇｈレベルにプルアップする場合、まず、回収制御信号ＣＥがアサートされると共に、制御信号ＧｓがＨｉｇｈレベルにプルアップされる。ここで、回収制御信号ＣＥとは、出力制御回路４の内部で生成される信号であり、電荷のデータ線からの回収、又は電荷のデータ線への供給を許可する信号である。回収制御信号ＣＥのアサートに応答して、高電位クランプ用トランジスタＧｐ−ｉと、低電位クランプ用トランジスタＧｎ−ｉの両方がオフされる。一方、制御信号ＧｓがＨｉｇｈレベルにプルアップされたことに応答して、ゲートトランジスタＧ１がオフ状態に、ゲートトランジスタＧ２がオン状態になる。これにより、回収用スイッチＳＷ−ｉが回収用キャパシタ接続端子ＥＲＣから出力端子ＯＵＴｉの方向に電流を流すことができるように設定され、電荷が回収用キャパシタＣＥＲから回収用スイッチＳＷ−ｉを介して出力端子ＯＵＴｉに（即ち、表示パネルのデータ線に）供給される。これにより、出力端子ＯＵＴｉの電圧ＶＯＵＴｉ、即ち、データ線の電圧が中間の電圧レベルに上昇する。その後、回収制御信号ＣＥがネゲートされると共に、高電位クランプ用トランジスタＧｐ−ｉがオン状態にされ、出力端子ＯＵＴｉがＨｉｇｈレベルにプルアップされる。
【００３２】
一方、出力端子ＯＵＴｉをＨｉｇｈレベルからＬｏｗレベルにプルダウンする場合、回収制御信号ＣＥがアサートされると共に、制御信号ＧｓがＬｏｗレベルにプルダウンされる。回収制御信号ＣＥのアサートに応答して、高電位クランプ用トランジスタＧｐ−ｉと、低電位クランプ用トランジスタＧｎ−ｉの両方がオフされる。一方、制御信号ＧｓがＬｏプルダウンされたことに応答して、ゲートトランジスタＧ１がオン状態に、ゲートトランジスタＧ２がオフ状態になる。これにより、回収用スイッチＳＷ−ｉが出力端子ＯＵＴｉから回収用キャパシタ接続端子ＥＲＣの方向に電流を流すことができるように設定され、電荷がデータ線から（即ち、出力端子ＯＵＴｉから）回収用スイッチＳＷ−ｉを介して回収用キャパシタＣＥＲに回収される。これにより、出力端子ＯＵＴｉの電圧ＶＯＵＴｉ、即ち、データ線の電圧が低下する。その後、回収制御信号ＣＥがネゲートされると共に、低電位クランプ用トランジスタＧｎ−ｉがオン状態にされ、出力端子ＯＵＴｉがＬｏｗレベルにプルダウンされる。
【００３３】
回収用スイッチＳＷ−ｉの状態のスイッチング（即ち、ゲートトランジスタＧ１がオン状態でありゲートトランジスタＧ２がオフ状態である状態と、ゲートトランジスタＧ１がオフ状態でありゲートトランジスタＧ２がオン状態である状態との間の切り替え）は、出力端子ＯＵＴｉの電圧のスイッチングが行われた場合にのみ行われる。これは、ゲートトランジスタＧ１、Ｇ２に供給される制御信号Ｇｓの電圧レベルがスイッチングされる回数を減らし、消費電力を低減させるために有効である。
【００３４】
図６の動作では、電荷のデータ線からの回収、又は電荷のデータ線への供給を停止するために制御信号Ｇｓをスイッチングさせる必要がないことに留意されたい。これは、各回収用スイッチＳＷ−ｉが一方向にのみ電流を流すように構成されているためである。回収用スイッチＳＷ−ｉが一方向にのみ電流を流すように構成されているため、回収用キャパシタＣＥＲからデータ線への電荷の供給が完了した後に制御信号Ｇｓをスイッチングさせなくても、データ線から回収用キャパシタＣＥＲへの電荷の逆流は起こらない。同様に、データ線から回収用キャパシタＣＥＲへの電荷の回収が完了した後に制御信号Ｇｓをスイッチングさせなくても、回収用キャパシタＣＥＲからデータ線への電荷の逆流は起こらない。したがって、図６の動作によれば、出力端子ＯＵＴｉをＬｏｗレベルからＨｉｇｈレベルにスイッチさせる、又は、ＨｉｇｈレベルからＬｏｗレベルにスイッチさせる場合のいずれにおいても、制御信号Ｇｓのスイッチングを１回しか行う必要がない。このような動作によれば、（図２の動作と比較して）制御信号Ｇｓの周波数を低くすることができ、よって、消費電力を低減させることができる。制御信号Ｇｓの周波数の低下は、制御信号Ｇｓのタイミング制御、即ち、高電位クランプ用トランジスタＧｐ及び低電位クランプ用トランジスタＧｎの動作タイミングと、回収用スイッチＳＷの動作タイミングの制御を容易にする点でも好ましい。
【００３５】
図５の構成では、回収用キャパシタ接続端子ＥＲＣは、表示パネルドライバ１に電荷を回収しない動作をさせるための外部制御端子としても使用可能である。即ち、図５の構成によれば、表示パネルドライバ１を電荷を回収しない動作に切り替えることが容易になる。詳細には、回収用キャパシタ接続端子ＥＲＣを電源電圧ＶＤＤ２に設定し、更に、制御信号ＧｓをＬｏｗレベルに設定すれば（即ち、ゲートトランジスタＧ１をオン状態、ゲートトランジスタＧ２をオフ状態に設定すれば）、表示パネルドライバ１は、電荷を回収する動作を行わない。これは、電荷回収動作を望まないユーザのニーズに対応することを容易にする。
【００３６】
図７は、出力回路５−ｉの、より実際的な構成を示す回路図である。図７の回路構成は、高電位クランプ用トランジスタＧｐ−ｉ又は低電位クランプ用トランジスタＧｎ−ｉがオン状態にされるタイミングと、ゲートトランジスタＧ１、Ｇ２がスイッチングされるタイミングとを、より精密に制御するためのものである。
【００３７】
図７の回路では、高電位クランプ用トランジスタＧｐ−ｉのゲートにレベルシフタ１１の出力が接続される。レベルシフタ１１は、ＮＭＯＳトランジスタ２１、２２とＰＭＯＳトランジスタ２３、２４とを備えている。加えて、回収用スイッチＳＷ−ｉのゲートトランジスタＧ１のゲートにバッファ１２が接続され、ゲートトランジスタＧ１のゲートにレベルシフタ１３の出力が接続されている。バッファ１２は、ＮＭＯＳトランジスタ２５とＰＭＯＳトランジスタ２６とを備えており、レベルシフタ１３はＮＭＯＳトランジスタ２７、２８と、ＰＭＯＳトランジスタ２９、３０とを備えている。レベルシフタ１３の出力は、バッファ１２のＰＭＯＳトランジスタ２６のゲートにも接続されている。レベルシフタ１１の出力信号は、高電位クランプ用トランジスタＧｐ−ｉのゲートに供給される制御信号として使用される。また、バッファ１２の出力信号は、ゲートトランジスタＧ１のゲートに供給される制御信号Ｇｓ１として使用され、レベルシフタ１３の出力信号は、ゲートトランジスタＧ２のゲートに供給される制御信号Ｇｓ２として使用される。
【００３８】
図７の出力回路５−ｉは、制御信号ＩＮ１〜ＩＮ６を出力制御回路４から受け取って動作する。ここで、制御信号ＩＮ１〜ＩＮ３は、高電位クランプ用トランジスタＧｐ−ｉ、及び低電位クランプ用トランジスタＧｎ−ｉのオンオフを制御するために使用される信号であり、表示データ信号ＬＤｉ及び回収制御信号ＣＥに応答して生成される。一方、制御信号ＩＮ４〜ＩＮ６は、回収用スイッチＳＷ−ｉのゲートトランジスタＧ１、Ｇ２のオンオフを制御するために使用される信号であり、表示データ信号ＬＤｉに応答して生成される。
【００３９】
図８は、図７の出力回路５−ｉの動作の例を示すタイミングチャートである。初期状態では、出力端子ＯＵＴｉがＬｏｗレベルに設定されているとする。即ち、初期状態では、回収制御信号ＣＥがネゲートされると共に、制御信号ＩＮ１がＨｉｇｈレベルに、制御信号ＩＮ２がＬｏｗレベルに、制御信号ＩＮ３がＨｉｇｈレベルに設定される。このような状態では、レベルシフタ１１の出力信号ＬＳ１はＨｉｇｈレベルに設定される。高電位クランプ用トランジスタＧｐ−ｉがオフ状態、低電位クランプ用トランジスタＧｎ−ｉがオン状態になる。加えて、初期状態では、ゲートトランジスタＧ１がオン状態、ゲートトランジスタＧ２がオフ状態に設定されているとする。即ち、初期状態では、制御信号ＩＮ４がＨｉｇｈレベル、制御信号ＩＮ５がＬｏｗレベル、制御信号ＩＮ６がＨｉｇｈレベルに設定される。
【００４０】
出力端子ＯＵＴｉをＬｏｗレベルからＨｉｇｈレベルにプルアップする場合、まず、低電位クランプ用トランジスタＧｎ−ｉがオフされる。詳細には、回収制御信号ＣＥがアサートされると共に、制御信号ＩＮ３がＬｏｗレベルにプルダウンされる。これにより、低電位クランプ用トランジスタＧｎ−ｉがオフ状態になる。
【００４１】
引き続いて、ゲートトランジスタＧ１がオフ状態に、ゲートトランジスタＧ２がオン状態に切り換えられる。詳細には、制御信号ＩＮ４、ＩＮ６がＨｉｇｈレベルからＬｏｗレベルに切り換えられ、その後、制御信号ＩＮ５がＨｉｇｈレベルにプルアップされる。これにより、回収用スイッチＳＷ−ｉは、回収用キャパシタ接続端子ＥＲＣから出力端子ＯＵＴｉの方向に電流を流すことができるように設定され、電荷が、回収用キャパシタＣＥＲから回収用スイッチＳＷ−ｉを介して出力端子ＯＵＴｉに（即ち、表示パネルのデータ線）に供給される。制御信号ＩＮ５のプルアップのタイミングが制御信号ＩＮ３のプルダウンのタイミングよりも遅れていることにより、電荷が回収用キャパシタＣＥＲから低電位クランプ用トランジスタＧｎ−ｉを介して接地端子に流出することが防がれている。このとき、出力端子ＯＵＴｉの電圧ＶＯＵＴｉ、即ち、データ線の電圧は、中間の電圧レベルまで上昇する。
【００４２】
その後、回収制御信号ＣＥがネゲートされると共に、高電位クランプ用トランジスタＧｐ−ｉがオン状態にされ、出力端子ＯＵＴｉがＨｉｇｈレベルにプルアップされる。詳細には、回収制御信号ＣＥのネゲートの後、制御信号ＩＮ２がＨｉｇｈレベルにプルアップされる。これにより、レベルシフタ１１の出力信号ＬＳ１がＬｏｗレベルにプルダウンされ、高電位クランプ用トランジスタＧｐ−ｉがオン状態にされる。
【００４３】
一方、出力端子ＯＵＴｉをＨｉｇｈレベルからＬｏｗレベルにプルダウンする場合、まず、高電位クランプ用トランジスタＧｐ−ｉがオフされる。詳細には、回収制御信号ＣＥがアサートされると共に、制御信号ＩＮ２がＬｏｗレベルにプルダウンされ、引き続いて制御信号ＩＮ１がＨｉｇｈレベルにプルアップされる。これにより、レベルシフタ１１の出力信号ＬＳ１がＨｉｇｈレベルにプルアップされ、高電位クランプ用トランジスタＧｐ−ｉがオフ状態になる。
【００４４】
加えて、ゲートトランジスタＧ２がオフ状態に切り換えられ、その後、ゲートトランジスタＧ１がオン状態に切り換えられる。ゲートトランジスタＧ２のオフ状態への切り替えは、高電位クランプ用トランジスタＧｐ−ｉのオフ状態への切り替えと同時に行われる。詳細には、制御信号ＩＮ５がＬｏｗレベルにプルダウンされ、その後、制御信号ＩＮ４がＬｏｗレベルからＨｉｇｈレベルに切り換えられる。これにより、ゲートトランジスタＧ２がオフ状態になる。その後、制御信号ＩＮ６がＨｉｇｈレベルにプルアップされる。これにより、ゲートトランジスタＧ１がオン状態に切り換えられる。この結果、回収用スイッチＳＷ−ｉは、出力端子ＯＵＴｉから回収用キャパシタ接続端子ＥＲＣの方向に電流を流すことができるように設定され、電荷が、出力端子ＯＵＴｉから（即ち、表示パネルのデータ線から）回収用スイッチＳＷ−ｉを介して回収用キャパシタＣＥＲに回収される。制御信号ＩＮ６のプルアップのタイミングが制御信号ＩＮ１のプルアップのタイミングよりも遅れていることにより、電流が電源端子から高電位クランプ用トランジスタＧｐ−ｉを介して回収用キャパシタＣＥＲに流入することが防がれている。このとき、出力端子ＯＵＴｉの電圧ＶＯＵＴｉ、即ち、データ線の電圧は、中間の電圧レベルまで低下する。
【００４５】
その後、回収制御信号ＣＥがネゲートされると共に、低電位クランプ用トランジスタＧｎ−ｉがオン状態にされ、出力端子ＯＵＴｉがＬｏｗレベルにプルダウンされる。詳細には、回収制御信号ＣＥのネゲートの後、制御信号ＩＮ３がＨｉｇｈレベルにプルアップされる。これにより、低電位クランプ用トランジスタＧｎ−ｉがオン状態にされる。
【００４６】
図８の動作においても、出力端子ＯＵＴｉをＬｏｗレベルからＨｉｇｈレベルにスイッチさせる、又は、ＨｉｇｈレベルからＬｏｗレベルにスイッチさせる場合に制御信号Ｇｓ１、Ｇｓ２のスイッチングを１回しか行う必要がないことに留意されたい。このような動作によれば、（図２の動作と比較して）制御信号Ｇｓ１、Ｇｓ２の周波数を低くすることができ、よって、消費電力を低減させることができる。
【００４７】
図９Ａ、図９Ｂは、図７の回路の動作のシミュレーション結果を示すグラフである。詳細には、図９Ａは、回収用キャパシタＣＥＲの初期電圧がＶＤＤ２／２である場合の、回収用キャパシタＣＥＲの電圧ＶＥＲＣ及び出力端子ＯＵＴｉの電圧ＶＯＵＴｉの変動を示すグラフである。一方、図９Ｂは、回収用キャパシタＣＥＲの初期電圧が０である場合（即ち、表示パネルドライバ１の起動時に回収用キャパシタＣＥＲの電圧が０である場合）の、回収用キャパシタＣＥＲの電圧ＶＥＲＣ及び出力端子ＯＵＴｉの電圧ＶＯＵＴｉの変動を示すグラフである。いずれの場合においても、回収用キャパシタＣＥＲへの電荷の回収、及び回収用キャパシタＣＥＲから出力端子ＯＵＴｉへの（即ち、データ線への）電荷の供給が有効に行われていることは当業者には理解されよう。
【００４８】
表示パネルドライバ１の起動時に回収用キャパシタＣＥＲの電圧が０である図９Ｂの動作では、表示パネルドライバ１の起動後、回収用キャパシタＣＥＲの電圧が電圧ＶＤＤ２／２の近辺に到達するまで時間がかかっていることに留意されたい。表示パネルドライバ１は、回収用キャパシタＣＥＲの電圧がＶＤＤ２／２の近辺である場合に電荷の利用効率が高くなる一方で、回収用キャパシタＣＥＲの電圧が電圧ＶＤＤ２／２の近辺に到達するまでは充分に高い電荷の利用効率が得られない。
【００４９】
このような問題を回避するためには、表示パネルドライバ１の起動後に、回収用キャパシタＣＥＲをプリチャージする動作を行うことが好ましい。本実施形態の表示パネルドライバ１は、図５、図７のいずれの構成においても、特別な回路を必要とせずに回収用キャパシタＣＥＲをプリチャージすることができる。
【００５０】
図１０は、図７の構成の表示パネルドライバ１において回収用キャパシタＣＥＲをプリチャージする動作を示すタイミングチャートである。回収用キャパシタＣＥＲのプリチャージは、回収用スイッチＳＷ−ｉを出力端子ＯＵＴｉから回収用キャパシタ接続端子ＥＲＣの方向に電流を流すように設定すると共に、高電位クランプ用トランジスタＧｐ−ｉを所定期間だけオン状態にすることによって行われる。
【００５１】
以下、回収用キャパシタＣＥＲをプリチャージする動作を詳細に説明する。初期状態において、初期状態では、出力端子ＯＵＴｉがＬｏｗレベルに設定されているとする。即ち、回収制御信号ＣＥがネゲートされると共に、制御信号ＩＮ１がＨｉｇｈレベルに、制御信号ＩＮ２がＬｏｗレベルに、制御信号ＩＮ３がＨｉｇｈレベルに設定される。この状態では、レベルシフタ１１の出力信号ＬＳ１はＨｉｇｈレベルに設定される。これにより、高電位クランプ用トランジスタＧｐ−ｉがオフ状態、低電位クランプ用トランジスタＧｎ−ｉがオン状態になる。加えて、初期状態では、ゲートトランジスタＧ１がオン状態、ゲートトランジスタＧ２がオフ状態に設定されているとする。即ち、制御信号ＩＮ４がＨｉｇｈレベル、制御信号ＩＮ５がＬｏｗレベル、制御信号ＩＮ６がＨｉｇｈレベルに設定される。この状態では、回収用スイッチＳＷ−ｉは、出力端子ＯＵＴｉから回収用キャパシタ接続端子ＥＲＣの方向に電流を流すように設定されている。
【００５２】
回収用キャパシタＣＥＲをプリチャージする場合、まず、出力制御回路４に入力される表示データ信号ＬＤ１〜ＬＤｎがＨｉｇｈレベルに設定される。更に、制御信号ＩＮ１と制御信号ＩＮ３とがＬｏｗレベルにプルダウンされ、低電位クランプ用トランジスタＧｎ−ｉがオフ状態にされる。続いて、制御信号ＩＮ２がＨｉｇｈレベルにプルアップされ、これにより、レベルシフタ１１の出力信号ＬＳ１がＬｏｗレベルにプルダウンされる。出力信号ＬＳ１のプルダウンにより、高電位クランプ用トランジスタＧｐ−ｉがオン状態になり、回収用キャパシタＣＥＲのプリチャージが開始される。このとき、出力端子ＯＵＴｉの電圧レベルも上昇する。
【００５３】
続いて、制御信号ＩＮ２がＬｏｗレベルにプルダウンされた後、制御信号ＩＮ１がＨｉｇｈレベルにプルアップされる。これにより、レベルシフタ１１の出力信号ＬＳ１がＨｉｇｈレベルにプルアップされ、高電位クランプ用トランジスタＧｐ−ｉがオフ状態になる。これにより、回収用キャパシタＣＥＲのプリチャージが終了される。続いて、制御信号ＩＮ３がＨｉｇｈレベルにプルアップされ、低電位クランプ用トランジスタＧｎ−ｉがオン状態にされる。これにより、出力端子ＯＵＴｉがＬｏｗレベルにプルダウンされる。以上で、回収用キャパシタＣＥＲのプリチャージのための動作が完了する。以後は、図８と同様の動作により、出力端子ＯＵＴｉの駆動、及び、電荷の回収及び再利用が行われる。
【００５４】
図１１は、図７の回路構成において回収用キャパシタＣＥＲをプリチャージする動作のシミュレーション結果を示すグラフである。図１１から、回収用キャパシタＣＥＲをプリチャージする動作が有効に行われていることは当業者には理解されよう。
【００５５】
以上に説明されているように、本実施形態の表示パネルドライバ１で使用される回収用スイッチＳＷ−ｉは、下記の利点を有している。第１に、回収用スイッチＳＷ−ｉの集積化に必要な面積が小さい。これは、回収用スイッチＳＷ−ｉを構成する２つのゲートトランジスタＧ１、Ｇ２のソースが共通に接続されると共に、フローティングであるため、ゲートトランジスタＧ１、Ｇ２としてドレインのみが高耐圧のＭＯＳトランジスタが使用可能であることに拠っている。ドレインのみが高耐圧のＭＯＳトランジスタの使用は、回収用スイッチＳＷ−ｉの面積の低減に有効である。
【００５６】
第２に、回収用スイッチＳＷ−ｉを構成するゲートトランジスタＧ１、Ｇ２のオン抵抗を小さくすることができる。これは、ゲートトランジスタＧ１、Ｇ２のバックゲートがソースに直接に接続されていることに拠っている。ゲートトランジスタＧ１、Ｇ２のバックゲートがソースに直接に接続されていることにより、バックゲート効果によるオン抵抗の増大が生じない。
【００５７】
第３に、ゲートトランジスタＧ１、Ｇ２に供給される制御信号（制御信号Ｇｓ、Ｇｓ１、Ｇｓ２）の周波数を低くすることができる。これは、回収用スイッチＳＷ−ｉが、電流を流れる方向を制御可能に構成されていることに拠っている。制御信号の周波数の低減は、消費電力の低減に寄与すると共に、高電位クランプ用トランジスタＧｐ及び低電位クランプ用トランジスタＧｎの動作タイミングと、回収用スイッチＳＷの動作タイミングの制御を容易にする点でも好ましい。
【００５８】
図１２は、第２の実施形態における回収用スイッチＳＷ−ｉの構成を示す回路図である。図１２の構成では、ゲートトランジスタＧ１、Ｇ２として、ＮＭＯＳトランジスタが使用される。図１２の回路構成が採用される場合でも、寄生ダイオードＤ１、Ｄ２の向きの相違によって電流の流れる方向が逆になる点、及び、制御信号Ｇｓの信号レベルが反転されることを除けば、回収用スイッチＳＷ−ｉの動作は、本質的には、図５の回路構成と相違がない。回収用スイッチＳＷ−ｉとして（ＰＭＯＳトランジスタと比較して）キャリアの移動度が大きいＮＭＯＳトランジスタを使用することは、ゲートトランジスタＧ１、Ｇ２の面積をより小さくできるという利点がある。
【００５９】
図１３Ａ、図１３Ｂは、第３の実施形態における回収用スイッチＳＷ−ｉの構成を示す回路図である。図１３Ａは、回収用スイッチＳＷ−ｉを構成するゲートトランジスタＧ１、Ｇ２としてＰＭＯＳトランジスタが使用される場合の構成を示し、図１３Ｂは、ゲートトランジスタＧ１、Ｇ２としてＮＭＯＳトランジスタが使用される場合の構成を示している。
【００６０】
図１３Ａ、図１３Ｂの構成では、ゲートトランジスタＧ１、Ｇ２のゲートが共通の制御信号Ｇｓによって制御される。この場合、データ線から回収用キャパシタＣＥＲへの電荷の回収及び回収用キャパシタＣＥＲからデータ線への電荷の供給の間にのみゲートトランジスタＧ１、Ｇ２をオン状態にする必要がある。即ち、制御信号Ｇｓの周波数は、第１及び第２の実施形態に比べて倍増する。これは、消費電流の観点からは不利である。しかしながら、図１３Ａ、図１３Ｂの構成でも、回収用スイッチＳＷ−ｉの集積化に必要な面積が小さく、且つ、回収用スイッチＳＷ−ｉを構成するゲートトランジスタＧ１、Ｇ２のオン抵抗を小さくできるという利点は得られる。加えて、図１３Ａ、図１３Ｂの構成は、回収用スイッチＳＷ−ｉを駆動する回路の構成が簡略化され、素子面積の点では有利である。  
【符号の説明】
【００６１】
１：表示パネルドライバ
２：ｎビットシフトレジスタ
３：ｎビットラッチ
４：出力制御回路
５：出力回路
６：インバータ
Ｇｐ：高電位クランプ用トランジスタ
Ｇｎ：低電位クランプ用トランジスタ
Ｇ１、Ｇ２：ゲートトランジスタ
Ｄ１、Ｄ２：寄生ダイオード
１１：レベルシフタ
１２：バッファ
１３：レベルシフタ
２１、２２：ＮＭＯＳトランジスタ
２３、２４：ＰＭＯＳトランジスタ
２５：ＮＭＯＳトランジスタ
２６：ＰＭＯＳトランジスタ
２７、２８：ＮＭＯＳトランジスタ
２９、３０：ＰＭＯＳトランジスタ
１００：出力回路部
１０１：ＮＭＯＳトランジスタ
１０２：ＰＭＯＳトランジスタ
１０３：インバータ
【図１Ａ】
2010164877.tif 000003
【図１Ｂ】
2010164877.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010164877.tif 000010
【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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