(57)【要約】【課題】回路の小型化を可能とする、トレンチ構造を有する半導体装置を提供すること。【解決手段】第１ｎ型半導体層１１と、第２ｎ型半導体層１２と、ｐ型半導体層１３と、ｐ型半導体層１３を貫通して、第２ｎ型半導体層１２に達するトレンチ３と、ｎ型半導体領域１４と、ゲート絶縁部５と、このゲート絶縁部５により、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４と絶縁されており、少なくとも一部がトレンチ３内部に形成されたゲート電極４１と、ｎ型半導体領域１４と導通しているソース電極４２と、を備えた半導体装置Ａであって、ショットキー電極ｄ１をさらに備え、ショットキー電極ｄ１は、ソース電極４２と導通しており、かつ、ｐ型半導体層１３、ｎ型半導体領域１４およびゲート電極４１と絶縁されており、ショットキー電極ｄ１と第２ｎ型半導体層１２とがトレンチ３内で接合されることにより、ダイオードを形成している。【選択図】  図２
2010109221.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型をもつ第１半導体層と、
この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、
この第２半導体層を貫通して上記第１半導体層に達するトレンチと、
上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、
上記トレンチ内部に形成された絶縁部と、
この絶縁部により、上記第１半導体層、上記第２半導体層および上記半導体領域と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
この半導体領域と導通しているソース電極と、
を備えた半導体装置であって、
導電体、または、上記第２の導電型をもつ半導体から構成される追加の領域をさらに備え、
この追加の領域は、上記ソース電極と導通しており、かつ、上記第２半導体層、上記半導体領域および上記ゲート電極と絶縁されており、
上記追加の領域と上記第１半導体層とが上記トレンチ内で接合されることにより、ダイオードを形成していることを特徴とする、半導体装置。
【請求項２】
上記第１半導体層、上記第２半導体層、および、上記半導体領域は、ＳｉＣ、ＧａＮ、ダイヤモンド、ＺｎＯ、または、ＡｌＧａＮから構成されており、
上記追加の領域は、上記導電体からなり、
上記ダイオードは、ショットキーバリヤダイオードである、請求項１に記載の半導体装置。
【請求項３】
上記導電体は、上記トレンチの底面から上記トレンチの側面にわたって接している、請求項１または２に記載の半導体装置。
【請求項４】
上記追加の領域と上記ソース電極とを導通させる導電部をさらに備え、
この導電部は、上記トレンチの開口部から、上記トレンチの深さ方向に沿って延びており、かつ、上記ゲート電極を貫通している、請求項１ないし３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する半導体装置に関する。
【背景技術】
【０００２】
図１１は、従来のトレンチ構造を有する縦型の絶縁ゲート型半導体装置の断面の一例を示している。この半導体装置９Ａは、ＭＯＳＦＥＴとして、一般にスイッチング回路に用いられる。半導体装置９Ａは、第１ｎ型半導体層９１１、第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４、トレンチ９３、ゲート電極９４１、ゲート絶縁層９５、ソース電極９４２およびドレイン電極９４３を備えている。
【０００３】
第１ｎ型半導体層９１１は、半導体装置９Ａの土台となっている。第２ｎ型半導体層９１２は、第１ｎ型半導体層９１１の上に形成されている。ｐ型半導体層９１３は、第２ｎ型半導体層９１２の上に形成されている。ｎ型半導体領域９１４は、ｐ型半導体層９１３の上に形成されている。トレンチ９３は、ｐ型半導体層９１３を貫通し、第２ｎ型半導体層９１２まで達している。ゲート絶縁層９５は、ゲート電極９４１と、第２ｎ型半導体層９１２、ｐ型半導体層９１３およびｎ型半導体領域９１４とを絶縁している。
【０００４】
半導体装置９Ａを含む回路には、半導体装置９Ａと、この半導体装置に逆並列接続されたダイオードとが設けられている。ゲート電極９４１に一定値以上の電圧を印加した場合、トレンチ９３に沿って、ｐ型半導体層９１３内にチャネル領域が形成される。このとき、ソース電極９４２に対するドレイン電極９４３の電圧が正の値になった場合に、上記チャネル領域を電流が流れる。一方、ソース電極９４２に対するドレイン電極９４３の電圧が負の値になったとき、上記ダイオードを電流が流れ、上記チャネル領域に電流が流れないようになっている。
【０００５】
従来の半導体装置９Ａを含む回路においては、上記ダイオードを設けるために、半導体装置９Ａが設けられたチップの占める領域のみでなく、それ以外の領域も必要となっていた。そのため、半導体装置９Ａを含む回路を小型化したいといった要望が、十分に満たされていなかった。
【０００６】
【特許文献１】特開平０１−１０２１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した事情のもとで考え出されたものであって、回路の小型化を可能とする、トレンチ構造を有する半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【０００８】
本発明によって提供される半導体装置は、第１の導電型をもつ第１半導体層と、この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、この第２半導体層を貫通して上記第１半導体層に達するトレンチと、上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、上記トレンチ内部に形成された絶縁部と、この絶縁部により、上記第１半導体層、上記第２半導体層および上記半導体領域と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、この半導体領域と導通しているソース電極と、を備えた半導体装置であって、導電体、または、上記第２の導電型をもつ半導体から構成される追加の領域をさらに備え、この追加の領域は、上記ソース電極と導通しており、かつ、上記第２半導体層、上記半導体領域および上記ゲート電極と絶縁されており、上記追加の領域と上記第１半導体層とが上記トレンチ内で接合されることにより、ダイオードを形成していることを特徴とする。
【０００９】
このような構成においては、上記トレンチの外部に、上記ダイオードに相当するダイオードを設ける必要がない。そのため、上記半導体装置を用いた回路の小型化を図ることができる。
【００１０】
本発明の好ましい実施の形態においては、上記第１半導体層、上記第２半導体層、および、上記半導体領域は、ＳｉＣ、ＧａＮ、ダイヤモンド、ＺｎＯ、またはＡｌＧａＮから構成されており、上記追加の領域は、上記導電体からなり、上記ダイオードは、ショットキーバリヤダイオードである。
【００１１】
本発明の好ましい実施の形態においては、上記導電体は、上記トレンチの底面から上記トレンチの側面にわたって接している。このような構成によれば、上記半導体装置を使用する際、上記底面から上記側面までの部分に電界集中することを抑止できる。そのため、上記半導体装置において、絶縁破壊が起こりにくくなる。
【００１２】
本発明の好ましい実施の形態においては、上記追加の領域と上記ソース電極とを導通させる導電部をさらに備え、この導電部は、上記トレンチの開口部から、上記トレンチの深さ方向に沿って延びており、かつ、上記ゲート電極を貫通している。このような構成によれば、上記ダイオードが上記トレンチ内部に形成されているにもかかわらず、上記第２半導体層におけるチャネルの形成が妨げられにくい。そのため、上記トレンチの内部に上記ダイオードが形成されていない場合と比べて、上記チャネルの抵抗を同程度に維持できる。
【００１３】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００１５】
図１に、本発明の実施形態にかかる半導体装置Ａの要部平面図を示している。なお、図２に示すソース電極は、理解の便宜上省略している。図２には、図１のＩＩ−ＩＩ線に沿った要部断面図を示している。図３には、図１のＩＩＩ−ＩＩＩ線に沿った要部断面図を示している。
【００１６】
図２に示すように、半導体装置Ａは、第１ｎ型半導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、高濃度ｐ型半導体領域１３ａ、ｎ型半導体領域１４、トレンチ３、ゲート電極４１、ゲート絶縁部５、ショットキー電極ｄ１、接続導電部ｄ２、ソース電極４２、ドレイン電極４３および層間絶縁膜６を備えている。
【００１７】
第１ｎ型半導体層１１は、ＳｉＣに高濃度の不純物が添加された材質からなる基板であり、半導体装置Ａの土台となっている。第２ｎ型半導体層１２は、第１ｎ型半導体層１１の上に形成されている。第２ｎ型半導体層１２は、ＳｉＣに低濃度の不純物が添加された材質からなる。第２ｎ型半導体層１２の深さ方向ｘにおける大きさは、約１０μｍである。ｐ型半導体層１３は、第２ｎ型半導体層１２の上に形成されている。ｐ型半導体層１３の深さ方向ｘの大きさは、約０．７μｍである。ｎ型半導体領域１４は、ｐ型半導体層１３の上に形成されている。ｎ型半導体領域１４の深さ方向ｘの大きさは、約０．３μｍである。高濃度ｐ型半導体領域１３ａは、ｐ型半導体層１３の上に形成されている。
【００１８】
トレンチ３は、ｐ型半導体層１３およびｎ型半導体領域１４を貫通して、第２ｎ型半導体層１２に達するように形成されている。トレンチ３の内部には、ゲート電極４１、ゲート絶縁部５、ショットキー電極ｄ１および接続導電部ｄ２が形成されている。ゲート電極４１は、たとえばポリシリコンからなっている。ゲート絶縁部５は、ショットキー電極ｄ１の上に形成されている。ゲート絶縁部５は、本実施形態においては、ＳｉＯ2より構成されている。ゲート絶縁部５は、ゲート電極４１を、第２ｎ型半導体層１２、ｐ型半導体層１３、ｎ型半導体領域１４、ショットキー電極ｄ１および接続導電部ｄ２から絶縁している。さらに、ゲート絶縁部５は、ショットキー電極ｄ１および接続導電部ｄ２を、ｐ型半導体層１３およびｎ型半導体領域１４から絶縁している。
【００１９】
ショットキー電極ｄ１は、トレンチ３の底部３ａからトレンチ３の側部３ｂにわたって、トレンチ３に接するように形成されている。ショットキー電極ｄ１は、第２ｎ型半導体層１２と接合している。これにより、ショットキーバリヤダイオードが形成されている。ショットキー電極ｄ１は、ポリシリコンにより構成されていることが好ましい。また、ショットキー電極ｄ１の材料に、ポリシリコン以外の導電体である、Ｎｉ、Ｔｉ、ＴｉＮ、Ｍｏなどの金属を用いてもよい。
【００２０】
接続導電部ｄ２は、ショットキー電極ｄ１とソース電極４２とを導電させるためのものである。接続導電部ｄ２は、トレンチ３のほぼ中央に形成され、ソース電極４２から深さ方向ｘに沿って延びている。また、接続導電部ｄ２は、ゲート絶縁部５を介して２つのゲート電極４１に挟まれている。すなわち、接続導電部ｄ２は、ゲート電極４１を貫通している。
【００２１】
ソース電極４２は、たとえばＡｌからなり、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａと接している。ドレイン電極４３も、たとえばＡｌからなり、第１ｎ型半導体層１１と接している。ドレイン電極４３は、第２ｎ型半導体層１２が形成された側と、第１ｎ型半導体層１１を挟んで反対側に形成されている。層間絶縁膜６は、ゲート電極４１を覆うように形成されている。
【００２２】
図３には、図１のＩＩＩ−ＩＩＩ線に沿った要部断面図を示している。図３において、図２に記載した接続導電部ｄ２は記載されていない。だが、図３に示した半導体装置Ａにおけるショットキー電極ｄ１は、図２に示した接続導電部ｄ２によりソース電極４２と導通している。
【００２３】
次に、半導体装置Ａの製造方法の一例について、図４〜図１０を参照しつつ以下に説明する。なお、図３に示した断面部分の製造工程は、図２に示した接続導電部ｄ２およびその周囲のゲート絶縁部５を形成する工程を除き、図２に示した断面部分の製造工程と同一である。そのため、図３に示した断面部分の製造工程の記載は省略する。
【００２４】
まず、図４のように、第１ｎ型半導体層１１となる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、第２ｎ型半導体層１２を形成する。次に、第２ｎ型半導体層１２の上面に所定形状のマスクを施すなどして、不純物イオン（ｎ型またはｐ型）を注入し、ｐ型半導体層１３、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。そして、トレンチ３を形成する。
【００２５】
次に、図５のように、ポリシリコンからなるショットキー電極ｄ１を、トレンチ３の底部３ａに形成する。次に、図６に示すように、ｎ型半導体領域１４の露出面、トレンチ３の側部３ｂおよびショットキー電極ｄ１の上面を熱酸化し、ゲート絶縁部５を形成する。なお、ショットキー電極ｄ１がＴｉなどの金属である場合、プラズマＣＶＤ法により、ゲート絶縁部５を形成する。
【００２６】
次に、図７のように、トレンチ３内部に形成されたゲート絶縁部５上に、ゲート電極４１を形成する。そして、ゲート電極４１およびゲート絶縁部５の上面を平らにした後、層間絶縁膜６を積層させる。
【００２７】
次に、図８のように、図７に示した層間絶縁膜６およびゲート絶縁部５のうちトレンチ３上部以外に積層されているものを、取り除く。次に、図９のように、層間絶縁膜６における頂部の中央近傍から、ゲート絶縁部５まで、溝ｍを形成する。
【００２８】
次に、図１０に示すように、ゲート電極４１のうち、溝ｍ内部で露出している部分を熱酸化する。次に、ゲート絶縁部５のうち溝ｍの底の部分５ｍを取り除く。次に、溝ｍに、図２に示した接続導電部ｄ２を形成する。その後、ソース電極４２、ドレイン電極４３などを形成する。これにより、半導体装置Ａの製造が完成する。
【００２９】
次に、本実施形態にかかる半導体装置Ａの作用について説明する。
【００３０】
本実施形態においては、トレンチ３の外部に、第２ｎ型半導体層１２とショットキー電極ｄ１により形成されるダイオードに相当するダイオードを設ける必要がない。そのため、半導体装置Ａを用いた回路の小型化を図ることができる。
【００３１】
半導体装置Ａを使用する際、トレンチ３の底部３ａから側部３ｂまでの部分に電界集中することを抑止できる。そのため、半導体装置Ａにおいて、絶縁破壊が起こりにくくなる。
【００３２】
上記ダイオードがトレンチ３の内部に形成されているにもかかわらず、ｐ型半導体層１３におけるチャネルの形成が妨げられにくい。そのため、トレンチ３の内部に上記ダイオードが形成されていない場合と比べて、上記チャネルの抵抗を同程度に維持できる。
【００３３】
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、ショットキー電極ｄ１が、トレンチ３の底部３ａの全体を覆っていなくても良い。ショットキー電極ｄ１と第２ｎ型半導体層１２との接する幅方向ｙの大きさが、接続導電部ｄ２の幅方向ｙの大きさと同程度でもよい。
【００３４】
上記実施形態では、第１半導体層、第２半導体層、および半導体領域がＳｉＣにより構成されている例を示したが、本発明の範囲はこれに限られない。また、本発明にかかるダイオードがショットキーバリヤダイオードである場合に、上記第１半導体層、上記第２半導体層、および上記半導体領域は、ＳｉＣ以外のワイドバンドギャップ半導体から構成されていてもよい。たとえば、ＧａＮ、ダイヤモンド、ＺｎＯ、または、ＡｌＧａＮなどが挙げられる。
【００３５】
また、実施形態におけるショットキー電極ｄ１をｐ型の半導体とすることにより、ｐｎ接合のダイオードを形成してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態にかかる半導体装置Ａの要部平面図である。
【図２】図１のＩＩ−ＩＩ線に沿った要部断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿った要部断面図である。
【図４】本発明に係る半導体装置Ａの製造工程の一工程を示す図である。
【図５】図４に続く製造工程の一工程を示す図である。
【図６】図５に続く製造工程の一工程を示す図である。
【図７】図６に続く製造工程の一工程を示す図である。
【図８】図７に続く製造工程の一工程を示す図である。
【図９】図８に続く製造工程の一工程を示す図である。
【図１０】図９に続く製造工程の一工程を示す図である。
【図１１】従来の半導体装置の一例を示す要部断面図である。
【符号の説明】
【００３７】
Ａ      半導体装置
１１    第１ｎ型半導体層
１２    第２ｎ型半導体層
１３    ｐ型半導体層
１４    ｎ型半導体領域
３      トレンチ
４１    ゲート電極
４２    ソース電極
４３    ドレイン電極
５      ゲート絶縁部
６      層間絶縁膜
ｘ      深さ方向
ｙ      幅方向
ｍ      溝
ｄ１    ショットキー電極
ｄ２    接続導電部
【図１】
2010109221.tif 000003
【図２】
2010109221.tif 000004
【図３】
2010109221.tif 000005
【図４】
2010109221.tif 000006
【図５】
2010109221.tif 000007
【図６】
2010109221.tif 000008
【図７】
2010109221.tif 000009
【図８】
2010109221.tif 000010
【図９】
2010109221.tif 000011
【図１０】
2010109221.tif 000012
【図１１】
2010109221.tif 000013