(57)【要約】【課題】熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする。【解決手段】半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成する工程と、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第１級アミンとを含む２０℃〜２８℃の混合水溶液からなる。【選択図】図２８
2010109163.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に絶縁層を形成する工程と、
前記絶縁層の上に導電層を堆積する工程と、
前記導電層の上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクとして、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、
前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、
前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、
前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第１級アミンとを含む２０℃〜２８℃の混合水溶液からなることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ゲート素子は、熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか２種類以上の膜から構成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記半導体洗浄用組成物に含まれる前記脂肪族第１級アミンの炭素数が１〜６であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記混合水溶液は、１〜４０ｗｔ％の前記フッ化アンモニウムと、０．０１〜０．１ｗｔ％の前記フッ化水素酸と、１〜１０ｗｔ％の前記過酸化水素と、１．２ｗｔ％以下の前記脂肪族第１級アミンとを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記混合水溶液中の前記フッ化アンモニウムの濃度に対する前記脂肪族第１級アミンの濃度を洗浄時間に応じた所定の範囲内に設定し、
前記所定の範囲における前記脂肪族第１級アミンの濃度の上限および下限の値は、前記フッ化アンモニウムの濃度の増加に対して増加する一次関数で特定され、
前記脂肪族第１級アミンの濃度の下限の値を特定する前記一次関数の傾きは、前記洗浄時間の増加に伴って増加するものであることを特徴とする半導体装置の製造方法。
【請求項６】
熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか２種類以上を含む積層膜を表面部分に有する半導体装置を洗浄する半導体洗浄用組成物であって、
フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第１級アミンとを含む２０℃〜２８℃の混合水溶液からなることを特徴とする半導体洗浄用組成物。
【請求項７】
請求項６に記載の半導体洗浄用組成物において、
前記脂肪族第１級アミンの炭素数が１〜６であることを特徴とする半導体洗浄用組成物。
【請求項８】
請求項６に記載の半導体洗浄用組成物において、
前記混合水溶液は、１〜４０ｗｔ％の前記フッ化アンモニウムと、０．０１〜０．１ｗｔ％の前記フッ化水素酸と、１〜１０ｗｔ％の前記過酸化水素と、１．２ｗｔ％以下の前記脂肪族第１級アミンとを含むことを特徴とする半導体洗浄用組成物。
【請求項９】
請求項６に記載の半導体洗浄用組成物において、
前記混合水溶液中の前記フッ化アンモニウムの濃度に対する前記脂肪族第１級アミンの濃度は洗浄時間に応じた所定の範囲内に設定され、
前記所定の範囲における前記脂肪族第１級アミンの濃度の上限および下限の値は、前記フッ化アンモニウムの濃度の増加に対して増加する一次関数で特定され、
前記脂肪族第１級アミンの濃度の下限の値を特定する前記一次関数の傾きは、前記洗浄時間の増加に伴って増加するものであることを特徴とする半導体洗浄用組成物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体洗浄用組成物に関し、特に、ゲート素子等をドライエッチング加工等する際に付着する加工残渣を除去する洗浄工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）などの半導体装置においては、回路素子の形成に対して要求される加工寸法は半導体装置の集積度向上に伴って、年々微細化している。さらに、プロセス中における回路素子加工寸法の許容変動量は、例えば、ＮＥＤＯ技術開発機構（独立行政法人  新エネルギー・産業技術総合開発機構）の半導体技術ロードマップによれば、ＬＳＴＰ（Low Stand-by Power）およびＬＯＰ（Low Operation Power）デバイスの物理ゲート長２０ｎｍ／１６ｎｍにおけるゲート寸法ばらつきは、２．４ｎｍ／１．９ｎｍ以下に制御することが求められている。
【０００３】
上記ゲート寸法ばらつきの許容変動量は、主に加工時の寸法変動を規定しているが、洗浄工程においても、上記以上の寸法変動量が許容されるものではないことは容易に想定される。ここで、ゲート素子のような複数の膜を積層して構成される素子の場合、洗浄時の各種膜に対するエッチング量に差があると、洗浄後のゲート側壁部に段差を生じ、設計寸法通りのゲート素子形状を維持することはできない。従って、洗浄時の各種膜に対するエッチング量の差は極力小さくすることが求められている。
【０００４】
特に、洗浄工程においては、ゲート側壁の左右からエッチングが行われることを考慮すると、洗浄時の最大エッチング量の差に対する許容量は、上記ゲート寸法バラツキの１／２と考えられる。すなわち、洗浄における寸法変動量は、より許容変動量の小さなＬＯＰデバイスを考慮すれば、１．９ｎｍの１／２である０．９５ｎｍ以下まで小さくする必要がある。
【０００５】
半導体装置の回路素子であるゲート素子は、例えば、シリコン基板上に熱酸化シリコン膜、ＴＥＯＳ膜（テトラエトキシシランガスを用いたＣＶＤ法（化学気相成長法：Chemical Vapor Deposition）による非ドープ酸化膜）、多結晶シリコン膜、窒化シリコン膜を構成材料として形成される。ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例にとってゲート素子製造工程を示すと以下の通りである。
【０００６】
まず、素子分離溝が形成された半導体基板（例えばシリコン基板）の主面上に、熱酸化シリコン膜からなるゲート絶縁膜を熱酸化法により形成し、形成したゲート絶縁膜上に、窒素雰囲気中でシランガス等を用いたＣＶＤ法により多結晶シリコン膜を堆積する。次いで、キャップ層としてＴＥＯＳ膜、窒化シリコン膜を堆積させる。
【０００７】
次いで、窒化シリコン膜上にレジスト膜を塗布し、フォトリソグラフィーによりレジスト膜をパターニングする。次いで、パターニングされたレジスト膜をマスクとして、フッ素系ガス（ＣＦ４等）によって窒化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、熱酸化シリコン膜をドライエッチングし、窒化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、熱酸化シリコン膜から構成されるゲート素子を形成する。次いで、アッシングによりレジスト膜を除去する。
【０００８】
ここで、ドライエッチング後には、被エッチング材である熱酸化シリコン膜、多結晶シリコン膜、ＴＥＯＳ膜等の非ドープＣＶＤ酸化シリコン膜、窒化シリコン膜の一部や、レジスト残渣、ドライエッチング生成物などが、ゲート素子表面に加工残渣として付着する。これら加工残渣が残存していると、引き続くイオン注入時に局所的に処理がなされない部分が生じ、デバイスの電気的特性に大きく影響する。特に、微細化された素子によって集積回路を構成する近年のＬＳＩは、シリコン基板表面の異物が極めて小さくあっても、歩留りに大きく影響する。そのため、洗浄工程でいかに有効に異物を除去するかが重要である。
【０００９】
このような加工残渣の除去には、フッ化水素酸およびバッファードフッ酸を構成成分とする半導体洗浄用組成物が広く用いられている。前記半導体洗浄用組成物による加工残渣除去は、素子表面をエッチングすることで残渣が剥離除去される原理に基づいている。これに関連するものとして、これまでに以下のような洗浄技術が開示されている。
【００１０】
特開平１１−８０７８７号公報（特許文献１）には、酸性溶液、アルカリ性溶液もしくは水等の中性溶液に、アミン系の有機溶剤と、酸化剤を混合させた洗浄液により、半導体ウェハ表面に形成されたトレンチ孔のような高アスペクト比構造の微細加工溝内部への洗浄液の侵入を容易にし、深溝内部を洗浄する技術が開示されている。
【００１１】
特開平１０−１７２９４２号公報（特許文献２）には、１５〜４０重量％のフッ化アンモニウムと０．０４〜０．３重量％のフッ化水素酸を含有するバッファードフッ酸に、２００ｐｐｍ以下の界面活性剤と７重量％以下の過酸化水素水とを加えた洗浄液を使用することによって、シリコン基板上に形成されたコンタクトホールやバイアホールのようなホールの拡張を防止して、設定通りのサイズに形成しつつ、堆積ポリマーや自然酸化膜およびダメージ層を除去できる半導体装置用洗浄液が開示されている。
【特許文献１】特開平１１−８０７８７号公報
【特許文献２】特開平１０−１７２９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来技術は、いずれも素子表面をエッチングすることによって加工残渣を剥離除去する原理に基づいた半導体洗浄用組成物である。ここで、ゲート素子のような複数の膜を積層して構成される素子の場合、洗浄時の各種膜に対するエッチング量に差があると、洗浄後のゲート側壁部に段差を生じ、設計寸法通りのゲート素子形状を維持することができない。従って、洗浄時の各種膜に対するエッチング量の差を極力小さくすることが求められている。
【００１３】
また、洗浄時の各種膜に対するエッチング速度が速いと、洗浄時の各種膜に対するエッチング量を調整することが難しくなり、実用上、プロセス安定性に問題を生じる恐れがある。従って、洗浄時の各種膜に対するエッチング速度は、実用上問題の無い範囲に適度に制御されていることが好ましい。
【００１４】
しかしながら、特許文献１に記載の洗浄用組成物では、洗浄対象として、上述したような熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか２種類以上の膜種から構成される積層構造は考慮されていなかった。また、洗浄液温度は３０℃〜９０℃と高温であり、エッチング速度の抑制のためには低温化が求められる。
【００１５】
また、特許文献２に記載の洗浄用組成物では、熱酸化シリコン膜に対するＢＰＳＧ（Boron phosphorus silicate glass）膜のエッチング選択比や、ＢＰＳＧ膜とＨＴＯ（High Temperature Oxide）膜のエッチング速度、ＨＴＯ膜とポリシリコン膜のエッチング速度に関して考慮されている。ここで、特許文献２における、熱酸化膜とＨＴＯ膜のエッチング量差が最小となる条件におけるエッチング速度から、例えば、１分あたりの熱酸化膜とＨＴＯ膜のエッチング量を計算すると、熱酸化膜のエッチング量は１．３３ｎｍ、ＨＴＯ膜のエッチング量は２．６７ｎｍであり、１分あたりの両膜のエッチング量差は１．３４ｎｍとなる。
【００１６】
特許文献２に記載の技術において、このエッチング量差を低減する方法としてはエッチング時間を低減することが想定されるが、エッチング時間を低減することはプロセス安定性に関して問題を生じる可能性を高める。
【００１７】
そこで本発明の目的は、ゲート素子を構成する熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜が表面部分に存在する半導体装置に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする半導体洗浄用組成物、および当該半導体洗浄用組成物を用いた半導体装置の製造方法を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２０】
本発明の代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクとして、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含み、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第１級アミンとを含む２０℃〜２８℃の混合水溶液からなることを特徴とするものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
本発明の代表的な実施の形態によれば、ゲート素子を構成する熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜に対して、常温において洗浄時の各種膜に対するエッチング速度を適度に制御することができ、かつ、各種膜のエッチング量差を低減することが可能となる。これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りの素子形状を維持して加工残渣を除去することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
＜概要＞
本発明の一実施の形態は、熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜等からなる積層膜を有する半導体装置の洗浄用組成物として一般的な組成である、１〜４０ｗｔ％のフッ化アンモニウムと、０．０１〜０．１ｗｔ％のフッ化水素酸と、１〜１０ｗｔ％の過酸化水素とを含み、さらに、１．２ｗｔ％以下の脂肪族第１級アミン（一般式ＣｍＨ２ｍ＋１ＮＨ２）を含み、前記脂肪族第１級アミンを、炭素数が１〜６の水溶解性の高いアミン化合物とするものである。
【００２５】
上記半導体洗浄用組成物に含まれる脂肪族第１級アミンは、親水部であるアミノ基（−ＮＨ２）を有し、水溶液中ではプロトン化され、正にチャージした−ＮＨ３＋となる。また、アルキル基は疎水性を示す部位である。従って、脂肪族第１級アミンは、水溶液中において親水部と疎水部の両方の機能を兼ね備えている。そのため、表面が負にチャージする酸化シリコン膜とは、正にチャージするアミノ基とイオン性吸着をする。また、フッ酸系洗浄液中で表面が疎水性を示すシリコン系材料とは、疎水部であるアルキル基との疎水相互作用により表面への吸着がなされる。
【００２６】
よって、酸化シリコン膜とシリコン系材料の両表面に吸着可能な脂肪族第１級アミンを添加することで、前記半導体洗浄用組成物中でエッチャントとして生成されるＨＦやＨＦ２−によるエッチング反応から酸化シリコン膜およびシリコン系材料の両表面を保護することが可能となる。
【００２７】
また、半導体洗浄用組成物に含まれるフッ化アンモニウムおよびフッ化水素酸が高濃度の場合には、エッチング速度は速くなる。洗浄時の各種膜に対するエッチング速度が速いと、洗浄時の各種膜に対するエッチング量を調整することが難しくなり、実用上、プロセス安定性に問題を生じる恐れがあるため、洗浄時の各種膜に対するエッチング速度は実用上問題の無い範囲に適度に制御されていることが好ましい。
【００２８】
そこで、フッ化アンモニウムおよびフッ化水素酸が高濃度の洗浄液において、エッチング速度を実用上問題の無い範囲に適度に制御し、各種膜に対するエッチング量の差を極力小さくするためには、脂肪族第１級アミンを比較的高濃度に添加する。図３０は、各炭素数の脂肪族第１級アミンの溶解度を示した図である。詳細は後述するが、炭素数が７以上の脂肪族第１級アミンでは溶解度が低く、上述したような効果が少なくなるため、本実施の形態で利用する脂肪族第１級アミンとしては、炭素数が１〜６のアミン化合物が好ましい。
【００２９】
＜実施の形態１＞
以下、本発明の実施の形態１であるＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）の製造方法について説明する。図１〜図１６は、各製造工程での半導体装置（ＣＭＩＳＦＥＴ）の要部断面の例を示した図である。
【００３０】
まず、図１に示すように、単結晶シリコンからなるウェハ１を熱処理して、その主面に酸化シリコン膜２を形成した後、この酸化シリコン膜２上に窒化シリコン膜３をＣＶＤ法により堆積する。次に、図２に示すように、窒化シリコン膜３上に素子分離領域を開孔したフォトレジスト膜４を形成し、このフォトレジスト膜４をマスクにして素子分離領域の窒化シリコン膜３をドライエッチングする。次に、フォトレジスト膜４を除去した後、図３に示すように、窒化シリコン膜３をマスクにして酸化シリコン膜２とウェハ１とを順次ドライエッチングして、ウェハ１に溝５ａを形成する。続いて、９００〜１１００℃の熱酸化処理を施して、溝５ａの内壁に酸化シリコン膜６を形成する。
【００３１】
次に、図４に示すように、例えば、酸素とテトラエトキシシランとをソースガスに用いたＣＶＤ法でウェハ１上に酸化シリコン膜７を堆積する。次に、図５に示すように、酸化シリコン膜７を化学的研磨法（Chemical Mechanical Polishing：ＣＭＰ法）によって研磨し、窒化シリコン膜３をストッパに用いて図４における溝５ａの内部のみに酸化シリコン膜７を残すことにより、素子分離溝５を形成する。続いて、約１０００℃の熱処理を施して、素子分離溝５の内部の酸化シリコン膜７をデンシファイ（焼き締め）する。
【００３２】
次に、熱燐酸を用いたウェットエッチングで窒化シリコン膜３を除去した後、図６に示すように、ｐチャネル型ＭＩＳＦＥＴの形成領域を開孔したフォトレジスト膜８をマスクにして、ウェハ１にｎ型ウェルを形成するための不純物（Ａｓ（ヒ素）もしくはＰ（リン））をイオン打ち込みする。続いて、フォトレジスト膜８を除去した後、図７に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域を開孔したフォトレジスト膜９をマスクにして、ウェハ１にｐ型ウェルを形成するための不純物（Ｂ（ホウ素））をイオン打ち込みする。
【００３３】
次に、フォトレジスト膜９を除去した後、ウェハ１を約１０００℃で１分程度熱処理して、上記のｎ型不純物およびｐ型不純物を引き伸ばし拡散することにより、図８に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域のウェハ１にｎ型ウェル１０を形成する。また同時に、ｎチャネル型ＭＩＳＦＥＴ形成領域のウェハ１にｐ型ウェル１１を形成する。
【００３４】
次に、図９に示すように、フッ酸系の水溶液を用いた浸漬処理により表面の酸化シリコン膜２を除去する。次に、ウェハ１を８００〜９００℃程度の水／酸素混合雰囲気中でその表面を酸化させることにより、図１０に示すように、ｎ型ウェル１０およびｐ型ウェル１１の表面に絶縁層であるゲート酸化膜１２を形成する。
【００３５】
次に、図１１に示すように、ＣＶＤ法でゲート酸化膜１２の上部に導電層である多結晶シリコン膜１３を堆積する。続いて、ゲート電極形成領域を覆い、それ以外が露出されるようにフォトレジスト膜１４をパターニングする。次に、図１２に示すように、フォトレジスト膜１４をマスクとしたドライエッチングにより、図１１における多結晶シリコン膜１３とゲート酸化膜１２をパターニングし、ゲート電極１５を形成する。フォトレジスト膜１４はアッシングにより除去する。
【００３６】
次に、アッシング後も残留している加工残渣を、以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、１〜４０ｗｔ％のフッ化アンモニウムと、０．０１〜０．１ｗｔ％のフッ化水素酸と、１〜１０ｗｔ％の過酸化水素と、１．２ｗｔ％以下の脂肪族第１級アミン（一般式ＣｍＨ２ｍ＋１ＮＨ２）とを含んだ水溶液であり、前記脂肪族第１級アミンを、炭素数が１〜６の水溶解性の高いアミン化合物とするものである。
【００３７】
脂肪族第１級アミンの濃度が上記の範囲の上限を超えた場合は、後述するように、多結晶シリコン膜１３のエッチング速度より、熱酸化シリコン膜（ゲート酸化膜１２）のエッチング速度が速くなるため、ゲート素子下部にアンダーカットを生じ、ゲート電極１５の電気特性が悪化する。表１に、前記半導体洗浄用組成物として、例えば、２ｗｔ％のフッ化アンモニウム、０．０１ｗｔ％のフッ化水素酸、１．５ｗｔ％の過酸化水素、０．０１ｗｔ％のブチルアミン（Ｃ４Ｈ９ＮＨ２）を含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、多結晶シリコン膜を２５℃にて１分間洗浄した際のエッチング量を示す。
【００３８】
【表１】
2010109163.tif 000003
【００３９】
表１に示すように、上記半導体洗浄用組成物を用いることで、１分間洗浄における熱酸化シリコン膜のエッチング量を０．１４ｎｍ、多結晶シリコン膜のエッチング量を０．４１ｎｍと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜の１分間洗浄におけるエッチング量差０．２７ｎｍと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、ＬＯＰデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【００４０】
上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。
【００４１】
以上のような洗浄処理の後、図１３に示すように、ｐチャネル型ＭＩＳＦＥＴの形成領域にｐ型不純物、例えば、Ｂ（ホウ素）を垂直および斜め方向からイオン打ち込みして、ゲート電極１５の両側のｎ型ウェル１０にｐ−型半導体領域１６を形成する。また、ｎチャネル型ＭＩＳＦＥＴの形成領域にｎ型不純物、例えば、Ｐ（リン）を垂直方向および斜め方向からイオン打ち込みして、ゲート電極１５の両側のｐ型ウェル１１にｎ−型半導体領域１７を形成する。
【００４２】
次に、図１４に示すように、ウェハ１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングして、ゲート電極１５の側壁にサイドウォールスペーサ１８を形成する。続いて、ｐチャネル型ＭＩＳＦＥＴの形成領域にｐ型不純物、例えば、Ｂ（ホウ素）をイオン打ち込みして、ゲート電極１５の両側のｎ型ウェル１０にｐ＋型半導体領域１９を形成する。また、ｎチャネル型ＭＩＳＦＥＴの形成領域にｎ型不純物、例えば、Ｐ（リン）をイオン打ち込みして、ゲート電極１５の両側のｐ型ウェル１１にｎ＋型半導体領域２０を形成する。
【００４３】
次に、ウェハ１の表面を洗浄した後、図１５に示すように、ｐチャネル型ＭＩＳＦＥＴのゲート電極１５、ｐ＋型半導体領域１９（ソース領域、ドレイン領域）、および、ｎチャネル型ＭＩＳＦＥＴのゲート電極１５、ｎ＋型半導体領域２０（ソース領域、ドレイン領域）のそれぞれの表面に金属膜をスパッタリング法により堆積し、熱処理の後に未反応の金属膜を除去することにより、ｐチャネル型ＭＩＳＦＥＴのゲート電極１５、ｐ＋型半導体領域１９、および、ｎチャネル型ＭＩＳＦＥＴのゲート電極１５、ｎ＋型半導体領域２０のそれぞれの表面にシリサイド層２１を形成する。
【００４４】
その後、図１６に示すように、ウェハ１上にＣＶＤ法で堆積した酸化シリコン膜２２に接続孔２３〜２６を形成し、続いて、酸化シリコン膜２２上にスパッタリング法で堆積した金属膜をパターニングして配線２７〜２９を形成することにより、本実施の形態のＣＭＩＳＦＥＴプロセスがほぼ完了する。  
【００４５】
上述したように、本実施の形態における半導体洗浄用組成物を用いることにより、ゲート素子を構成する熱酸化シリコン膜、多結晶シリコン膜に対して、洗浄時の各種膜に対するエッチング速度を適度に制御することが可能となり、かつ、各種膜のエッチング量差をＬＯＰデバイスにおける許容変動量の０．９５ｎｍ以下に抑制することができる。これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【００４６】
＜実施の形態２＞
以下、本発明の実施の形態２であるＣＭＩＳＦＥＴの製造方法について説明する。図１７〜図２１は、各製造工程での半導体装置（ＣＭＩＳＦＥＴ）の要部断面の例を示した図である。なお、実施の形態１における図１〜図１０までの工程は、本実施の形態でも同様であるため再度の説明は省略し、図１０に続く工程について説明する。
【００４７】
上述の実施の形態１と同様にして、図１０に示すように、ウェハ１の主面上にゲート酸化膜１２を形成し、次に、図１７に示すように、ＣＶＤ法により多結晶シリコン膜３０を堆積させる。次に、図１８に示すように、ＴＥＯＳ膜、窒化シリコン膜、およびＴＥＯＳ膜を順次堆積することによってＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）３１を形成する。次に、図１９に示すように、ＣＶＤ法により多結晶シリコン膜３２を堆積させ、続いて、ＣＶＤ法によりＴＥＯＳ膜３３を堆積させる。
【００４８】
次に、図２０に示すように、フォトレジスト膜３４をマスクにしてＴＥＯＳ膜３３をドライエッチングすることにより、多結晶シリコン膜３２の一部を露出させる。次に、フォトレジスト膜３４を除去した後、図２１に示すように、ＴＥＯＳ膜３３をマスクにして図２０における多結晶シリコン膜３２をドライエッチングし、さらに、多結晶シリコン膜３２の下層のＯＮＯ膜３１、多結晶シリコン膜３０、ゲート酸化膜１２をドライエッチングすることにより、多結晶シリコン膜３０からなるフローティングゲート電極３５、および多結晶シリコン膜３２からなるコントロール電極３６を形成する。
【００４９】
次に、加工残渣を以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、１〜４０ｗｔ％のフッ化アンモニウムと、０．０１〜０．１ｗｔ％のフッ化水素酸と、１〜１０ｗｔ％の過酸化水素と、１．２ｗｔ％以下の脂肪族第１級アミン（一般式ＣｍＨ２ｍ＋１ＮＨ２）とを含んだ水溶液であり、前記脂肪族第１級アミンを、炭素数が１〜６の水溶解性の高いアミン化合物とするものである。
【００５０】
表２に、前記半導体洗浄用組成物として、例えば、３２ｗｔ％のフッ化アンモニウム、０．０９ｗｔ％のフッ化水素酸、３．１ｗｔ％の過酸化水素、０．８ｗｔ％のブチルアミンを含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜を２５℃にて１分間洗浄した際のエッチング量を示す。
【００５１】
【表２】
2010109163.tif 000004
【００５２】
表２に示すように、上記半導体洗浄用組成物を用いることで、１分間洗浄における熱酸化シリコン膜のエッチング量を０．１７ｎｍ、多結晶シリコン膜のエッチング量を０．２ｎｍ、ＴＥＯＳ膜のエッチング量を０．３２ｎｍ、窒化シリコン膜のエッチング量を０．２８ｎｍと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜とＴＥＯＳ膜と窒化シリコン膜の１分間洗浄におけるエッチング量差を最大でも０．１５ｎｍと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、ＬＯＰデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【００５３】
実施の形態１と同様に、上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。なお、以降の工程は、実施の形態１の図１３〜図１６で説明したものとほぼ同様であるため再度の説明は省略する。
【００５４】
＜実施の形態３＞
以下、本発明の実施の形態３であるＣＭＩＳＦＥＴの製造方法について説明する。図２２、図２３は、各製造工程での半導体装置（ＣＭＩＳＦＥＴ）の要部断面の例を示した図である。なお、実施の形態１における図１〜図１３までの工程は、本実施の形態でも同様であるため再度の説明は省略し、図１３に続く工程について説明する。
【００５５】
上述の実施の形態１と同様にして、図１３に示すように、ウェハ１の主面上にゲート電極１５を形成し、ゲート電極１５の両側のｎ型ウェル１０にｐ−型半導体領域１６を形成し、また、ゲート電極１５の両側のｐ型ウェル１１にｎ−型半導体領域１７を形成する。
【００５６】
次に、図２２に示すように、ゲート電極１５上にＣＶＤ法によりＴＥＯＳ膜３７、窒化シリコン膜３８、ＴＥＯＳ膜３９を順次堆積させてＯＮＯ膜を形成する。次に、図２３に示すように、ＴＥＯＳ膜３７、窒化シリコン膜３８、ＴＥＯＳ膜３９を、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングすることで、ゲート電極１５の側壁上に、ＴＥＯＳ膜３７、窒化シリコン膜３８、ＴＥＯＳ膜３９のＯＮＯ膜からなるサイドウォールスペーサを形成する。
【００５７】
次に、加工残渣を以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、１〜４０ｗｔ％のフッ化アンモニウムと、０．０１〜０．１ｗｔ％のフッ化水素酸と、１〜１０ｗｔ％の過酸化水素と、１．２ｗｔ％以下の脂肪族第１級アミン（一般式ＣｍＨ２ｍ＋１ＮＨ２）とを含んだ水溶液であり、前記脂肪族第１級アミンを、炭素数が１〜６の水溶解性の高いアミン化合物とするものである。
【００５８】
表３に、前記半導体洗浄用組成物として、例えば、３２ｗｔ％のフッ化アンモニウム、０．０１ｗｔ％のフッ化水素酸、３．１ｗｔ％の過酸化水素、１ｗｔ％のブチルアミンを含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜を２５℃にて１分間洗浄した際のエッチング量を示す。
【００５９】
【表３】
2010109163.tif 000005
【００６０】
表３に示すように、上記半導体洗浄用組成物を用いることで、１分間洗浄における熱酸化シリコン膜のエッチング量を０．１１ｎｍ、多結晶シリコン膜のエッチング量を０．１１ｎｍ、ＴＥＯＳ膜のエッチング量を０．３３ｎｍ、窒化シリコン膜のエッチング量を０．３１ｎｍと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜とＴＥＯＳ膜と窒化シリコン膜の１分間洗浄におけるエッチング量差を最大でも０．２２ｎｍと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、ＬＯＰデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【００６１】
実施の形態１と同様に、上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。なお、以降の工程は、実施の形態１の図１５〜図１６で説明したものとほぼ同様であるため再度の説明は省略する。
【００６２】
＜性能評価＞
上述した実施の形態１〜３では、洗浄時間を１分間として説明したが、プロセス条件の許す範囲で洗浄時間は任意に変更することが可能である。なお、洗浄時間を変更した場合の半導体洗浄用組成物の組成は、後述する図２９に示される範囲から任意に選択可能である。ここで、図２９を導出するにあたり、本実施の形態における半導体洗浄用組成物の組成および洗浄時間に基づく性能評価について以下に説明する。
【００６３】
図２４〜図２８は、各種濃度のフッ化アンモニウム、およびフッ化水素酸、過酸化水素混合溶液中におけるブチルアミン濃度と、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。なお、半導体洗浄用組成物の温度は２５℃としているが、２０℃〜２８℃の範囲であることが好ましい。
【００６４】
図２４〜図２８においては、いずれもブチルアミン濃度の増加に対して、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度が遅くなる傾向があることが分かる。従って、フッ化アンモニウム、フッ化水素酸、過酸化水素混合溶液中におけるブチルアミン濃度を調整することによって、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度を小さく調整することが可能となる。
【００６５】
さらに、図２４〜図２８においては、ブチルアミン濃度が低い領域では多結晶シリコン膜やＴＥＯＳ膜のエッチング速度よりも熱酸化シリコン膜のエッチング速度のほうが遅く、その差も大きい。ブチルアミン濃度が高くなるにつれて、多結晶シリコン膜のエッチング速度と熱酸化シリコン膜のエッチング速度が近くなり、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度差を小さく調整することが可能となる。
【００６６】
エッチング速度差を小さく調整することが可能となるブチルアミン濃度は、フッ化アンモニウム濃度によって異なるが、概ね０．１ｗｔ％〜１ｗｔ％程度の範囲に入ることが分かる。従って、脂肪族第１級アミンの濃度としてこのレベルの範囲のものを実現するには、図３０より、脂肪族第１級アミンの炭素数は１〜６が好ましい。
【００６７】
一方、ブチルアミン濃度がある濃度以上になると、熱酸化シリコン膜のエッチング速度のほうが多結晶シリコン膜やＴＥＯＳ膜のエッチング速度よりも速くなる。ここで、例えばゲート素子の構成を考えると、熱酸化シリコン膜からなるゲート酸化膜の上に、ゲート電極として多結晶シリコン膜が積層されている（さらにその上にキャップ膜としてＴＥＯＳ膜、窒化シリコン膜が積層されていてもよい）。従って、ゲート素子を洗浄する場合、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなると、ゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【００６８】
そのため、ブチルアミン濃度の最大値は、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度と等しくなる濃度とすることが好ましい。図２４〜図２８において、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度と等しくなるブチルアミン濃度を、Ｘとしてそれぞれの図中に破線で示した。
【００６９】
一方、ブチルアミン濃度が低い領域では、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度が大きく異なっている。図２４〜図２８において、洗浄時の各種膜に対するエッチング量差を、例えば、ＬＯＰデバイスにおける許容変動量の０．９５ｎｍ以下とするための半導体洗浄用組成物の組成は、以下のように規定される。
【００７０】
図２４〜図２８において、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が最大でも０．９５ｎｍとなるブチルアミン濃度の最小値について、枚葉洗浄における最低洗浄時間を１０秒とした場合の濃度をＡ、洗浄時間を２０秒とした場合の濃度をＢ、洗浄時間を３０秒とした場合の濃度をＣ、洗浄時間を６０秒とした場合の濃度をＤ、洗浄時間を１２０秒とした場合の濃度をＥとして、それぞれの図中に破線で示した。この内容に基づいて、各種膜に対するエッチング量から各洗浄時間に対するブチルアミンの最適濃度範囲を求めると、以下の通りとなる。
【００７１】
図２４のグラフは、例えば、２ｗｔ％のフッ化アンモニウムと、０．０１ｗｔ％のフッ化水素酸と、１．５ｗｔ％の過酸化水素とを含む混合水溶液に種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【００７２】
図２４のグラフから、ブチルアミン濃度０．０８ｗｔ％（Ｘ）以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度０．０８ｗｔ％（Ｘ）以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。また、ブチルアミンを添加せずとも（Ａ〜Ｃ）、最低洗浄時間１０秒から洗浄時間３０秒の間では、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差は０．９５ｎｍ以内となることが分かる。
【００７３】
一方、ブチルアミン濃度０．００９ｗｔ％（Ｄ）以下では、洗浄時間６０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．０１７ｗｔ％（Ｅ）以下では、洗浄時間１２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００７４】
従って、図２４のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間１０秒から洗浄時間３０秒の間では０．０８ｗｔ％以下の範囲が好ましく、洗浄時間６０秒では０．００９ｗｔ％以上、０．０８ｗｔ％以下の範囲が好ましく、洗浄時間１２０秒では０．０１７ｗｔ％以上、０．０８ｗｔ％以下の範囲が好ましい範囲となる。同様にして、図２５〜図２８についても、各種膜に対するエッチング量から各洗浄時間に対するブチルアミンの最適濃度範囲を求めた。
【００７５】
図２５のグラフは、例えば、７．１ｗｔ％のフッ化アンモニウムと、０．０２ｗｔ％のフッ化水素酸と、５．４ｗｔ％の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【００７６】
図２５のグラフから、ブチルアミン濃度０．２２ｗｔ％（Ｘ）以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度０．２２ｗｔ％（Ｘ）以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【００７７】
一方、ブチルアミン濃度０．０１５ｗｔ％（Ａ）以下では、最低洗浄時間１０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．０４ｗｔ％（Ｂ）以下では、洗浄時間２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００７８】
また、ブチルアミン濃度０．０５５ｗｔ％（Ｃ）以下では、洗浄時間３０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．０９ｗｔ％（Ｄ）以下では、洗浄時間６０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．１３ｗｔ％（Ｅ）以下では、洗浄時間１２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００７９】
従って、図２５のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間１０秒では０．０１５ｗｔ％以上、０．２２ｗｔ％以下の範囲が好ましく、洗浄時間２０秒では０．０４ｗｔ％以上、０．２２ｗｔ％以下の範囲が好ましく、洗浄時間３０秒では０．０５５ｗｔ％以上、０．２２ｗｔ％以下の範囲が好ましく、洗浄時間６０秒では０．０９ｗｔ％以上、０．２２ｗｔ％以下の範囲が好ましく、洗浄時間１２０秒では０．１３ｗｔ％以上、０．２２ｗｔ％以下の範囲が好ましい範囲となる。
【００８０】
図２６のグラフは、例えば、２１ｗｔ％のフッ化アンモニウムと、０．０６ｗｔ％のフッ化水素酸と、３．１ｗｔ％の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【００８１】
図２６のグラフから、ブチルアミン濃度０．７ｗｔ％（Ｘ）以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度０．７ｗｔ％（Ｘ）以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【００８２】
一方、ブチルアミン濃度０．０６ｗｔ％（Ａ）以下では、最低洗浄時間１０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．１２ｗｔ％（Ｂ）以下では、洗浄時間２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．１５ｗｔ％（Ｃ）以下では、洗浄時間３０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００８３】
また、ブチルアミン濃度０．２５ｗｔ％（Ｄ）以下では、洗浄時間６０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．３１ｗｔ％（Ｅ）以下では、洗浄時間１２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００８４】
従って、図２６のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間１０秒では０．０６ｗｔ％以上、０．７ｗｔ％以下の範囲が好ましく、洗浄時間２０秒では０．１２ｗｔ％以上、０．７ｗｔ％以下の範囲が好ましく、洗浄時間３０秒では０．１５ｗｔ％以上、０．７ｗｔ％以下の範囲が好ましく、洗浄時間６０秒では０．２５ｗｔ％以上、０．７ｗｔ％以下の範囲が好ましく、洗浄時間１２０秒では０．３１ｗｔ％以上、０．７ｗｔ％以下の範囲が好ましい範囲となる。
【００８５】
図２７のグラフは、例えば、３２ｗｔ％のフッ化アンモニウムと、０．０１ｗｔ％のフッ化水素酸と、３．１ｗｔ％の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【００８６】
図２７のグラフから、ブチルアミン濃度１ｗｔ％（Ｘ）以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従ってブチルアミン濃度１ｗｔ％（Ｘ）以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【００８７】
一方、ブチルアミン濃度０．１４ｗｔ％（Ａ）以下では、最低洗浄時間１０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．２２ｗｔ％（Ｂ）以下では、洗浄時間２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．２５ｗｔ％（Ｃ）以下では、洗浄時間３０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００８８】
また、ブチルアミン濃度０．３５ｗｔ％（Ｄ）以下では、洗浄時間６０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．４８ｗｔ％（Ｅ）以下では、洗浄時間１２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００８９】
従って、図２７のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間１０秒では０．１４ｗｔ％以上、１ｗｔ％以下の範囲が好ましく、洗浄時間２０秒では０．２２ｗｔ％以上、１ｗｔ％以下の範囲が好ましく、洗浄時間３０秒では０．２５ｗｔ％以上、１ｗｔ％以下の範囲が好ましく、洗浄時間６０秒では０．３５ｗｔ％以上、１ｗｔ％以下の範囲が好ましく、洗浄時間１２０秒では０．４８ｗｔ％以上、１ｗｔ％以下の範囲が好ましい範囲となる。
【００９０】
図２８のグラフは、例えば、３２ｗｔ％のフッ化アンモニウムと、０．０９ｗｔ％のフッ化水素酸と、３．１ｗｔ％の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【００９１】
図２８のグラフから、ブチルアミン濃度０．９５ｗｔ％（Ｘ）以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度０．９５ｗｔ％（Ｘ）以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【００９２】
一方、ブチルアミン濃度０．４５ｗｔ％（Ａ）以下では、最低洗浄時間１０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．５３ｗｔ％（Ｂ）以下では、洗浄時間２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．５８ｗｔ％（Ｃ）以下では、洗浄時間３０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００９３】
また、ブチルアミン濃度０．６４ｗｔ％（Ｄ）以下では、洗浄時間６０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。また、ブチルアミン濃度０．６８ｗｔ％（Ｅ）以下では、洗浄時間１２０秒での熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が０．９５ｎｍ以上となることが分かる。
【００９４】
従って、図２８のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間１０秒では０．４５ｗｔ％以上、０．９５ｗｔ％以下の範囲が好ましく、洗浄時間２０秒では０．５３ｗｔ％以上、０．９５ｗｔ％以下の範囲が好ましく、洗浄時間３０秒では０．５８ｗｔ％以上、０．９５ｗｔ％以下の範囲が好ましく、洗浄時間６０秒では０．６４ｗｔ％以上、０．９５ｗｔ％以下の範囲が好ましく、洗浄時間１２０秒では０．６８ｗｔ％以上、０．９５ｗｔ％以下の範囲が好ましい範囲となる。
【００９５】
図２９は、図２４〜図２８にて得られた、各洗浄時間におけるブチルアミン濃度範囲とフッ化アンモニウム濃度との関係を示したグラフである。このグラフから、ブチルアミンとフッ化アンモニウムの混合濃度範囲の関係が導き出される。
【００９６】
洗浄時間に関わらず、フッ化アンモニウム濃度をｘ［ｗｔ％］、ブチルアミン濃度をｙ［ｗｔ％］とすると、各フッ化アンモニウム濃度におけるブチルアミン濃度の上限は、
ｙ＝０．０３２ｘ  …式１
で表される。
【００９７】
一方、ブチルアミン濃度の下限は、最低洗浄時間１０秒の場合には、
ｙ＝０．００４５ｘ−０．０１６  …式２
で表される。よって、最低洗浄時間１０秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
０．００４５ｘ−０．０１６≦ｙ≦０．０３２ｘ  …式３
が導き出される。
【００９８】
また、洗浄時間２０秒の場合には、ブチルアミン濃度の下限は、
ｙ＝０．００７１ｘ−０．０１５  …式４
で表される。よって、洗浄時間２０秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
０．００７１ｘ−０．０１５≦ｙ≦０．０３２ｘ  …式５
が導き出される。
【００９９】
また、洗浄時間３０秒の場合には、ブチルアミン濃度の下限は、
ｙ＝０．００７６ｘ  …式６
で表される。よって、洗浄時間３０秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
０．００７６ｘ≦ｙ≦０．０３２ｘ  …式７
が導き出される。
【０１００】
また、洗浄時間６０秒の場合には、ブチルアミン濃度の下限は、
ｙ＝０．０１１ｘ  …式８
で表される。よって、洗浄時間６０秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
０．０１１ｘ≦ｙ≦０．０３２ｘ  …式９
が導き出される。
【０１０１】
また、洗浄時間１２０秒の場合には、ブチルアミン濃度の下限は、
ｙ＝０．０１５ｘ  …式１０
で表される。よって、洗浄時間１２０秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
０．０１５ｘ≦ｙ≦０．０３２ｘ  …式１１
が導き出される。
【０１０２】
これらの関係式を用いて、対象の洗浄時間と半導体洗浄用組成物に含まれるフッ化アンモニウム濃度とに基づいて、半導体洗浄用組成物に含まれるブチルアミンの最適濃度範囲を決定することができる。なお、上記の式１〜式１１においてｙは負の値をとらないため、ｙが負となる場合は全てｙ＝０として規定する。
【０１０３】
式１および図２９のグラフより、最適濃度範囲におけるブチルアミンの濃度の最大値は、洗浄時間に関わらず、フッ化アンモニウムの濃度が最大の４０ｗｔ％である場合の１．２８ｗｔ％となるが、１．２ｗｔ％とするのが好ましい。
【０１０４】
また、図２９および式１〜１１に示されるように、各洗浄時間における各フッ化アンモニウム濃度に対するブチルアミン濃度の上限および下限は、フッ化アンモニウム濃度の増加に対応して増加し、いずれも一次関数で表されることが分かる。また、ブチルアミン濃度の上限を表す一次関数は、各洗浄時間に関わらず一定となるが、ブチルアミン濃度の下限を表す一次関数については、その傾きは洗浄時間が長くなるほど大きくなる。すなわち、洗浄時間を長くするほど、フッ化アンモニウムとブチルアミンの最適な混合濃度範囲は狭くなる。
【０１０５】
なお、上述した本実施の形態では、各種膜のエッチング量差がＬＯＰデバイスの許容変動量である０．９５ｎｍ以下となるように、ブチルアミンの最適濃度範囲を求めたが、許容変動量を別の値とした場合にも上記と同様の手法によって最適濃度範囲を求めることができる。
【０１０６】
以上に説明したように、本実施の形態では、半導体洗浄用組成物の組成を最適化することによって、上述したように、熱酸化シリコン膜、ＴＥＯＳ膜等の非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか２種類以上を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング速度を適度に制御することが可能となり、また、各種膜のエッチング量差を小さく制御することが可能となる。
【０１０７】
これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。例えば、ＬＯＰデバイスのゲート素子においても、各種膜のエッチング量差を０．９５ｎｍ以下と小さくすることが可能となる。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、実施の形態１〜３においては、ゲート電極形成後の洗浄処理について説明したが、これに限定されるものではなく種々変更可能であり、例えば、素子分離溝形成後や、スルーホール、ビアホールの加工後等にも適用できる。また、本発明者らの検討によれば、半導体洗浄用組成物に含まれる脂肪族第１級アミンは、上記実施の形態において使用したブチルアミンに限らず、炭素数１〜６の脂肪族第１級アミンにおいても同様の効果を確認しており、炭素数１〜６の脂肪族第１級アミンであれば、上記実施の形態の半導体洗浄用組成物に使用することができる。
【産業上の利用可能性】
【０１１０】
本発明は、半導体洗浄用組成物および半導体装置の製造方法における洗浄工程に利用可能である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図２】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図３】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図４】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図５】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図６】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図７】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図８】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図９】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１０】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１１】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１２】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１３】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１４】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１５】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１６】本発明の実施の形態１における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１７】本発明の実施の形態２における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１８】本発明の実施の形態２における、各製造工程での半導体装置の要部断面の例を示した図である。
【図１９】本発明の実施の形態２における、各製造工程での半導体装置の要部断面の例を示した図である。
【図２０】本発明の実施の形態２における、各製造工程での半導体装置の要部断面の例を示した図である。
【図２１】本発明の実施の形態２における、各製造工程での半導体装置の要部断面の例を示した図である。
【図２２】本発明の実施の形態３における、各製造工程での半導体装置の要部断面の例を示した図である。
【図２３】本発明の実施の形態３における、各製造工程での半導体装置の要部断面の例を示した図である。
【図２４】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図２５】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図２６】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図２７】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図２８】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、ＴＥＯＳ膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図２９】本発明の一実施の形態における、各洗浄時間におけるブチルアミン濃度範囲とフッ化アンモニウム濃度との関係を示したグラフである。
【図３０】本発明の一実施の形態における、各炭素数の脂肪族第１級アミンの溶解度を示した図である。
【符号の説明】
【０１１２】
１…ウェハ、２…酸化シリコン膜、３…窒化シリコン膜、４…フォトレジスト膜、５…素子分離溝、５ａ…溝、６…酸化シリコン膜、７…酸化シリコン膜、８…フォトレジスト膜、９…フォトレジスト膜、１０…ｎ型ウェル、１１…ｐ型ウェル、１２…ゲート酸化膜、１３…多結晶シリコン膜、１４…フォトレジスト膜、１５…ゲート電極、１６…ｐ−型半導体領域、１７…ｎ−型半導体領域、１８…サイドウォールスペーサ、１９…ｐ＋型半導体領域、２０…ｎ＋型半導体領域、２１…シリサイド層、２２…酸化シリコン膜、２３〜２６…接続孔、２７〜２９…配線、
３０…多結晶シリコン膜、３１…ＯＮＯ膜、３２…多結晶シリコン膜、３３…ＴＥＯＳ膜、３４…フォトレジスト膜、３５…フローティングゲート電極、３６…コントロール電極、
３７…ＴＥＯＳ膜、３８…窒化シリコン膜、３９…ＴＥＯＳ膜。
【図１】
2010109163.tif 000006
【図２】
2010109163.tif 000007
【図３】
2010109163.tif 000008
【図４】
2010109163.tif 000009
【図５】
2010109163.tif 000010
【図６】
2010109163.tif 000011
【図７】
2010109163.tif 000012
【図８】
2010109163.tif 000013
【図９】
2010109163.tif 000014
【図１０】
2010109163.tif 000015
【図１１】
2010109163.tif 000016
【図１２】
2010109163.tif 000017
【図１３】
2010109163.tif 000018
【図１４】
2010109163.tif 000019
【図１５】
2010109163.tif 000020
【図１６】
2010109163.tif 000021
【図１７】
2010109163.tif 000022
【図１８】
2010109163.tif 000023
【図１９】
2010109163.tif 000024
【図２０】
2010109163.tif 000025
【図２１】
2010109163.tif 000026
【図２２】
2010109163.tif 000027
【図２３】
2010109163.tif 000028
【図２４】
2010109163.tif 000029
【図２５】
2010109163.tif 000030
【図２６】
2010109163.tif 000031
【図２７】
2010109163.tif 000032
【図２８】
2010109163.tif 000033
【図２９】
2010109163.tif 000034
【図３０】
2010109163.tif 000035