(57)【要約】      （修正有）【課題】プログラマブル配線を安全、単純かつスケーラブルな方法で電源をオンする、より良い方法およびデバイスを提供する。【解決手段】プログラマブル配線のロード線を交差するプログラマブル配線の複数のドライバ線に接続する方法および装置であって、プログラマブル配線のロード線を交差する関連のドライバ線に接続するよう操作可能である接続セルを有し、この接続セルは、接続信号を受け取るために設けられた接続信号受け取り手段と、アクティベーション信号を受け取るために設けられたアクティベーション信号受け取り手段とを備える。さらに、プログラマブル配線のロード線を、プログラマブル配線の交差する関連のドライバ線に接続するために設けられた接続手段、一連のセルの次のセルへアクティベーション信号を伝播するアクティベーション信号伝播手段を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
プログラマブル配線のロード線を交差する前記プログラマブル配線の複数のドライバ線に接続する装置であって、前記装置は、一連の接続セルを備え、それぞれの接続セルは、前記プログラマブル配線の前記ロード線を交差する関連のドライバ線に接続するよう操作可能であり、それぞれの接続セルは、
接続信号を受け取るために設けられた接続信号受け取り手段と、
アクティベーション信号を受け取るために設けられたアクティベーション信号受け取り手段と、
前記接続信号受け取り手段が接続信号を受け取り、前記アクティベーション信号受け取り手段がアクティベーション信号を受け取った際に、前記プログラマブル配線の前記ロード線を、前記プログラマブル配線の前記交差する関連のドライバ線に接続するために設けられた接続手段と、
前記接続信号受け取り手段が接続信号を受け取らず、前記アクティベーション信号受け取り手段がアクティベーション信号を受け取った際に、前記一連のセルの次のセルへ前記アクティベーション信号を伝播するために設けられたアクティベーション信号伝播手段と
を備える装置。
【請求項２】
前記接続信号受け取り手段は接続信号を記憶装置から受け取る、請求項１に記載の装置。
【請求項３】
前記接続手段は伝送ゲートを備える、請求項１または２に記載の装置。
【請求項４】
前記接続信号受け取り手段およびアクティベーション信号受け取り手段は、それぞれ論理積ゲートの第１および第２の入力を備え、
前記論理積ゲートの出力は、前記伝送ゲートの制御入力および論理インバータの入力に接続され、
前記論理インバータの出力は第２の論理積ゲートの第１入力に接続され、
前記アクティベーション信号受け取り手段は、前記第２の論理積ゲートの第２入力に接続され、
前記第２の論理積ゲートの出力は、前記一連のセルの次のセルのアクティベーション信号受け取り手段に接続される、請求項３に記載の装置。
【請求項５】
前記接続信号受け取り手段およびアクティベーション信号受け取り手段は、それぞれ論理積ゲートの第１および第２の入力を備え、
前記論理積ゲートの出力は、前記伝送ゲートの制御入力、論理インバータの入力、Ｐチャンネルトランジスタのゲート、および第１のＮチャンネルトランジスタのゲートに接続され、
前記論理インバータの出力は、第２のＮチャンネルトランジスタのゲートに接続され、
前記アクティベーション信号受け取り手段は、Ｐチャンネルトランジスタのソースおよび前記第２のＮチャンネルトランジスタのドレインに接続され、
前記第１のＮチャンネルトランジスタのソースは接地され、
前記Ｐチャンネルトランジスタのドレインおよび前記第２のＮチャンネルトランジスタのソースは、前記一連のセルの次のセルの第１のＮチャンネルトランジスタのドレインおよび前記アクティベーション信号受け取り手段に接続される、
請求項３に記載の装置。
【請求項６】
請求項１〜５のいずれか１項に記載の装置を備えた、プログラマブル配線。
【請求項７】
請求項６に記載のプログラマブル配線を備えた、リコンフィギャラブルデバイス。
【請求項８】
プログラマブル配線のロード線を、交差する前記プログラマブル配線の複数のドライバ線に接続する方法であって、前記装置は、一連の接続セルを備え、それぞれの接続セルは、前記プログラマブル配線の前記ロード線を交差する関連のドライバ線に接続するよう操作可能であり、前記方法は、
接続信号を受け取ることと、
アクティベーション信号を受け取ることと、
前記接続信号および前記アクティベーション信号が所定の値であるときに、前記プログラマブル配線の前記ロード線を、前記プログラマブル配線の前記交差する関連のドライバ線に接続することと、
前記接続信号および前記アクティベーション信号が他の所定の値であるときに、前記一連のセルの次のセルへ前記アクティベーション信号を伝播することと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル(programmable)配線を備えるコンフィギャラブルデバイスの分野に関する。
【背景技術】
【０００２】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの多くのコンフィギャラブルデバイスは、交差部が伝送ゲート（Ｔゲート）により接続される線の格子(grid)からなるプログラマブル配線を備える。それぞれの伝送ゲートは、通常、スタティックランダムアクセスメモリ（ＳＲＡＭ）などの記憶素子により制御される。
【０００３】
通常、線の格子は複数のロード線（load tracks）と交差する複数のドライバ線（driver tracks）を備える。２つ以上のドライバ線が１つのロード線に接続される際、相当な電流が配線を流れ、回路の敏感な素子を損傷する恐れがある。
【０００４】
また、コンフィギャラブルデバイスの電源をオンする際、ＳＲＡＭはランダムデータを含んでいる可能性が高い。したがって、複数の伝送ゲートは、オンになるように構成されていてもよく、それにより、もとの構成がＳＲＡＭに取り込まれるまで、またはＳＲＡＭがリセットされるまで、相当な電流が配線を流れる。
【０００５】
これを回避すべく、同列の複数の伝送ゲートがアクティベートされるのを制限するため、制御信号を用いたデバイスが開発されてきた。特に、どの時点においても１つの伝送ゲートだけをアクティベートするのを確実にするため、デコーダを使用してもよい。例えば１列に４つの伝送ゲートがある場合、２〜４個のデコーダが、そのデコーダの２つの入力に接続された２つのＳＲＡＭとともに使用されてもよく、その出力は、伝送ゲート用の制御信号として用いられる。
【０００６】
このようなデバイスは、電源をオンするときの２個のＳＲＡＭの状態に関わらず、１つの制御信号のみがアクティブであり、１つの伝送ゲートのみがアクティベートされるのに効果的であり、それにより配線を流れる電流の量を制限してきた。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のデバイスにはさまざまな大きな欠点があった。例えば、１つの配線の複数の線が、それぞれ異なる数の伝送ゲートを備えるため、配線ごとにデザインの異なるデコーダ、および異なる数の制御信号が必要となる。これにより、さまざまなデコーダ条件により、線の均一化が難しくなり、それぞれの配線の寄生負荷が異なるため、望ましくない状態となる。
【０００８】
さらに、異なる数の伝送ゲートを備えるプログラマブル配線を設計するのが望ましい。これは、デザイン変更のため、または、配列の大きさが異なる同じ種類のデバイスに所定のデザインを使用する必要があるためである。しかし、このとき、上記のデバイスの場合は、全体的に設計し直す必要がある。したがって、従来技術のデバイスが簡単にスケーラブルでないのは明らかである。
【０００９】
最後に、所定のデザインの階層は、異なる線がいくつかの格子に亘るようになっており、格子はそれぞれ構成や大きさが異なる。このような状態で従来技術によるデバイスを使用すると、極めて複雑で大規模な制御ネットワークとなってしまう。
【００１０】
したがって、プログラマブル配線を安全、単純かつスケーラブルな方法で電源をオンする、より良い方法およびデバイスが求められているのは明らかである。  
【課題を解決するための手段】
【００１１】
従来技術に係る問題を解決するため、本発明によれば、プログラマブル配線のロード線を交差する前記プログラマブル配線の複数のドライバ線に接続する装置を提供でき、前記装置は、一連の接続セルを備え、それぞれの接続セルは、前記プログラマブル配線の前記ロード線を交差する関連のドライバ線に接続するよう操作可能であり、それぞれの接続セルは、
接続信号を受け取るために設けられた接続信号受け取り手段と、
アクティベーション信号を受け取るために設けられたアクティベーション信号受け取り手段と、
前記接続信号受け取り手段が接続信号を受け取り、前記アクティベーション信号受け取り手段がアクティベーション信号を受け取った際に、前記プログラマブル配線の前記ロード線を、前記プログラマブル配線の前記交差する関連のドライバ線に接続するために設けられた接続手段と、
前記接続信号受け取り手段が接続信号を受け取らず、前記アクティベーション信号受け取り手段がアクティベーション信号を受け取った際に、前記一連のセルの次のセルへ前記アクティベーション信号を伝播するために設けられたアクティベーション信号伝播手段と  を備える。
【００１２】
前記接続信号受け取り手段は、接続信号を記憶装置から受け取ってもよい。
【００１３】
前記接続手段は伝送ゲートを備えていてもよい。
【００１４】
前記接続信号受け取り手段およびアクティベーション信号受け取り手段は、それぞれ論理積ゲートの第１および第２の入力を備えていてもよく、
前記論理積ゲートの出力は、前記伝送ゲートの制御入力および論理インバータの入力に接続され、
前記論理インバータの出力は第２の論理積ゲートの第１入力に接続され、
前記アクティベーション信号受け取り手段は、前記第２の論理積ゲートの第２入力に接続され、
前記第２の論理積ゲートの出力は、前記一連のセルの次のセルのアクティベーション信号受け取り手段に接続されていてもよい。
【００１５】
前記接続信号受け取り手段およびアクティベーション信号受け取り手段は、それぞれ論理積ゲートの第１および第２の入力を備えていてもよく、
前記論理積ゲートの出力は、前記伝送ゲートの制御入力、論理インバータの入力、Ｐチャンネルトランジスタのゲート、および第１のＮチャンネルトランジスタのゲートに接続され、
前記論理インバータの出力は第２のＮチャンネルトランジスタのゲートに接続され、
前記アクティベーション信号受け取り手段は、Ｐチャンネルトランジスタのソースおよび前記第２のＮチャンネルトランジスタのドレインに接続され、
前記第１のＮチャンネルトランジスタのソースは接地され、
前記Ｐチャンネルトランジスタのドレインおよび前記第２のＮチャンネルトランジスタのソースは、前記一連のセルの次のセルの第１のＮチャンネルトランジスタのドレインおよび前記アクティベーション信号受け取り手段に接続されていてもよい。
【００１６】
本発明によれば、上記に記載の装置を備えたプログラマブル配線を提供できる。
【００１７】
本発明によれば、上記に記載のプログラマブル配線を備えたリコンフィギャラブルデバイスを提供できる。
【００１８】
本発明によれば、プログラマブル配線のロード線を、交差する前記プログラマブル配線の複数のドライバ線に接続する方法を提供でき、前記装置は、一連の接続セルを備え、それぞれの接続セルは、前記プログラマブル配線の前記ロード線を交差する関連のドライバ線に接続するよう操作可能であり、前記方法は、
接続信号を受け取ることと、
アクティベーション信号を受け取ることと、
前記接続信号および前記アクティベーション信号が所定の値であるときに、前記プログラマブル配線の前記ロード線を、前記プログラマブル配線の前記交差する関連のドライバ線に接続することと、
前記接続信号および前記アクティベーション信号が他の所定の値であるときに、前記一連のセルの次のセルへ前記アクティベーション信号を伝播することを含む。
【発明の効果】
【００１９】
本発明は明らかに、従来技術に比べさまざま利点を有する。例えば、本願では、電源オンリセット（ＰＯＲ）信号や他の制御は必要ない。また、全ての伝送ゲートコントローラが同一であるため、レイアウト効率が良く、伝送ゲートに係る寄生負荷(the parasitics)が一定である。また、本発明に係るデバイスはいかなる数の伝送ゲートコントローラに対してもスケーラブルである。さらに、本発明に係るデバイスは、全ての伝送ゲートコントローラを相互接続するのにも、１つの線しか必要としない。
【００２０】
当業者に明らかなように、一般的に複雑な半導体デザインは、多くのサブデザイン(sub-designs)からなり、それぞれのサブデザインはいくつかの論理ブロックを備える。多くの場合、さまざまなエンジニアにより、さまざまなサブデザインまたはブロックが設計される。本発明は階層セル内および階層の境界を跨いで容易に実施されることで、さまざまなデザインの統一を容易にする。したがって、多くの線を必要とするさらに複雑な配置に伴う問題や、実施エラーが起きやすくさらなる検査や試験が必要になるという問題がない。
【図面の簡単な説明】
【００２１】
【図１】従来技術における配線を示す図である。
【図２】従来技術における伝送ゲートを示す図である。
【図３】従来技術における配線を示す図である。
【図４】本発明における配線を示す図である。
【図５】本発明のある実施形態における方法を示すフローチャートである。
【図６】本発明のある実施形態における伝送ゲート制御回路を示す図である。
【図７】図６に示される回路の真理値表である。
【図８】本発明の他の実施形態における伝送ゲート制御回路を示す図である。
【発明を実施するための形態】
【００２２】
本発明の詳細な実施形態を、添付の図面を参照しながら以下に説明する。
【００２３】
図１は、典型的な配線１を示す図である。配線１は、複数の水平線３および垂直線２からなる格子を備える。本実施形態において、垂直線２はドライバ線であり、水平線３はロード線である。２つ以上のロード線が１つのドライバ線に接続される場合は問題ない。しかしながら、２つ以上のドライバ線が１つのロード線に接続される場合は、相当な電流が配線を流れ、回路の敏感な素子を損傷する恐れがある。
【００２４】
交差する線を接続するために、伝送ゲート４が、水平線３と垂直線２のいくつかの交差部に配置される。図１に示す例では、線のそれぞれの交差部には、それぞれ１つの伝送ゲートが備わっている。しかし、当然ながら、他の例では、必ずしも全ての交差部に伝送ゲートが備わっている必要はない。
【００２５】
伝送ゲート４は、それが設置される交差部を規定する水平および垂直線を接続するように操作可能である。
【００２６】
理解されるように、たいていの電流伝送ゲート(current transmission gates)は、並列で組み合わされるｎＭＯＳおよびｐＭＯＳトランジスタ（図示しない）を備えており、トランジスタは、２つの相補的な信号を用いて制御できる。しかし、本明細書中では、分かりやすいように１つの制御信号を用いる。相補的な信号は、既知の方法で簡単に得られる。
【００２７】
図２は、従来技術における１つの伝送ゲート４を示す図である。この例での伝送ゲート４は、記憶モジュール（ＳＲＡＭ）から来る制御信号により制御される。例えば、ＳＲＡＭに１（すなわち論理ＨＩＧＨ）が記憶されると、伝送ゲートは、水平線３を垂直線２に接続する。しかし、ＳＲＡＭに０（すなわち論理ＬＯＷ）が記憶されると、伝送ゲートは、水平線３を垂直線２から切断する。したがって、ＳＲＡＭに記憶される値は、伝送ゲートのアクティベーションを制御する。
【００２８】
デバイスの電源がオンされると、それぞれのＳＲＡＭ（または、ＳＲＡＭにおけるそれぞれのアドレス）は、ランダムな値を含む。したがって、デバイスの電源がオンされると、いくつかの伝送ゲート４が同一水平線３上にあり、同時にアクティブであるということも起こり得る。これにより、いくつかの垂直（つまりドライバ）線２が１つの水平（つまりロード）線３に接続される状態となり、このような状態は、上記に説明した理由から避ける必要がある。
【００２９】
この状態を避けるべく、従来技術では、デバイスの電源がオンされた際に、任意の与えられた線上で１つの伝送ゲートだけがアクティブであることを確実にするため、デコーダ信号が用いられてきた。このようなデバイスは図３に示される。
【００３０】
図３のデバイスでは、２桁の制御信号（すなわち、ＣＴＲＬ１およびＣＴＲＬ２)を単一の出力にデコードするデコーダ６が用いる。よって、もしＣＴＲＬ１が論理ＨＩＧＨに等しく、ＣＴＲＬ２が論理ＨＩＧＨに等しいなら、第１の伝送ゲート４（図３の配線の左上参照）のみがアクティベートされる。配線１の最初の横一列における他の３つの伝送ゲートはそれぞれ、デコーダ６から論理ＬＯＷを受け取り、よって電源がオフとなる。ＣＴＲＬ１およびＣＴＲＬ２の値は、ＳＲＡＭに記憶され、それらの値は、スタートアップ時にどの伝送ゲート４がアクティブになるかに影響するが、デバイスのスタートアップ時には、ＳＲＡＭに記憶された値に関わらず、１つの伝送ゲート４だけをアクティブにできる。したがって、デコーダ６は、デバイスの電源がオンされるときに、１つの水平線３につき１つの伝送ゲート４だけがアクティブであることを確実にする制御回路として機能する。
【００３１】
上述したように、この種のデバイスはスケーラビリティや複雑性において大きな欠点を抱える。
【００３２】
図４は、本発明におけるデバイスを示す。図４から分かるように、それぞれの伝送ゲートコントローラ９は、入力（ＩＮ）と出力（ＯＵＴ）を備え、それぞれの伝送ゲートコントローラ９の出力は同じ線の次の伝送ゲートコントローラ９の入力に接続され、それにより一連の伝送ゲートコントローラ９が形成される。一連のコントローラのうち、第１の伝送ゲートコントローラ９は、図４に示すように、常に論理ＨＩＧＨに設定される。全ての伝送ゲートコントローラ９は同一であり、一連のコントローラの伝送ゲートコントローラ９の数に関係なく機能するので、伝送ゲートコントローラ９は、容易に一連のコントローラに追加または、それから省略され得て、その結果、デバイスが容易にスケーラブルとなる。図４の例では、第１の水平（つまりロード）線３だけが、本発明のデバイスに取り付けられている。しかし、本発明のデバイスにアレイ上の水平（つまりロード）線３がいくつ取り付けられていてもよいことは明かであり、本発明のデバイスを用いた水平線３の数は、論理回路の設計によって変わる。
【００３３】
図５は本発明の方法を示すフローチャートである。方法の第１ステップは、第１の伝送ゲートコントローラ９の入力をＨＩＧＨに設定することを含む。
【００３４】
方法の第２ステップは、伝送ゲートコントローラ９の入力がＨＩＧＨに設定されているかを判断することを含む。もしＨＩＧＨに設定されているなら、方法の第３ステップに進む。設定されていない場合は、第４ステップに進む。
【００３５】
方法の第３ステップは、ＳＲＡＭがＨＩＧＨに設定されているかを判断することを含む。もしＳＲＡＭがＨＩＧＨに設定されているなら、伝送ゲート４の電源がオンになり、伝送ゲートコントローラ９の出力がＬＯＷに設定される。もしＳＲＡＭがＬＯＷに設定されているなら、伝送ゲート４の電源がオフになり、伝送ゲートコントローラ９の出力がＨＩＧＨに設定される。
【００３６】
方法の第４ステップは、一連のコントローラに他の伝送ゲートコントローラ９が存在するかを判断することを含む。もし一連のコントローラに他の伝送ゲートコントローラ９が存在するなら、現在の伝送ゲートコントローラ９の出力が、次の伝送ゲートコントローラ９の入力に伝播され、この方法が第２ステップから繰り返し行われる。しかし、もし一連のコントローラにおいて伝送ゲートコントローラ９がそれ以上存在しないなら、この方法は終了する。
【００３７】
ここで、図６を参照しながら、本発明の第１の実施形態における伝送ゲートコントローラ９を説明する。
【００３８】
それぞれの伝送ゲートコントローラ９は入力（ＩＮ）、出力（ＯＵＴ）、および何らかの形のメモリ、ここではＳＲＡＭを備える。ＳＲＡＭに保持される値は、ある程度、伝送ゲート４の動作状態を決定する。この例では、伝送ゲート４がアクティベートされるためには、ＳＲＡＭは１に設定されなければならない。
【００３９】
入力（ＩＮ）は、２入力ＡＮＤゲート１０の第２入力、および２入力ＡＮＤゲート１４の第２入力に接続される。ＳＲＡＭの出力は、ＡＮＤゲート１０の第１入力に接続される。ＡＮＤゲート１０の出力は、インバータ１２の入力、および伝送ゲート４の入力に接続される。インバータ１２の出力は、ＡＮＤゲート１４の第１入力に接続される。ＡＮＤゲート１４の出力は、伝送ゲートコントローラ９の出力（ＯＵＴ）に直接接続される。
【００４０】
図７の真理値表を参照しながら、図６の伝送ゲートコントローラ９の動作を以下に説明する。
【００４１】
伝送ゲートコントローラ９の入力が論理ＬＯＷに設定され、ＳＲＡＭが論理ＬＯＷに設定されるとき、その伝送ゲートはアクティブでなく（すなわち、論理ＬＯＷに設定され）、出力（ＯＵＴ）は論理ＬＯＷに設定される。このように、伝送ゲートはアクティブでなく（すなわち、交差する水平および垂直線は互いに接続されず）、次の伝送ゲートコントローラ９の入力が出力（ＯＵＴ）に直接接続されるため、次の伝送ゲートコントローラ９の入力（ＩＮ）は、論理ＬＯＷに設定される。
【００４２】
ここで、図７の表の２行目を参照すると、例えば、次の伝送ゲートコントローラ９のＳＲＡＭに論理ＨＩＧＨが記憶されているとき、伝送ゲートコントローラ９の出力（ＯＵＴ）は論理ＬＯＷに設定され、伝送ゲート４自体はアクティベートされない。
【００４３】
したがって、いったん伝送ゲートコントローラ９の出力（ＯＵＴ）が、論理ＬＯＷに設定されると、その値が一連のコントローラ全体を伝播し、どの伝送ゲート４もアクティベートされるないようにする。このため、線上の第１入力（ＩＮ）は論理ＨＩＧＨに設定される。よって、第１の伝送ゲートコントローラ９のＳＲＡＭが論理ＬＯＷに設定されると、図７の表の３行目に示すように、伝送ゲート４が論理ＬＯＷに設定され、出力（ＯＵＴ）が論理ＨＩＧＨに設定される。したがって、論理ＨＩＧＨの値が、論理ＨＩＧＨに設定されたＳＲＡＭを有する伝送ゲートコントローラに到達するまで、一連の伝送ゲートコントローラ９を伝播する。この時、図７の表の４行目に示すように、ＳＲＡＭの値が論理ＨＩＧＨである伝送ゲートコントローラ９の伝送ゲート４は、論理ＨＩＧＨに設定されることによってアクティベートされ、同じ伝送ゲートコントローラ９の出力（ＯＵＴ）が論理ＬＯＷに設定される。上記のように、その伝送ゲートコントローラ９の出力の論理ＬＯＷが一連のコントローラの残りの伝送ゲートコントローラに伝播し、残りの伝送ゲートコントローラ９の全てが、それぞれの伝送ゲート４を論理ＨＩＧＨに設定されるのを防ぐ。
【００４４】
したがって、本発明の第１の実施形態によるデバイスを使うと、どの線においても、１つの伝送ゲートコントローラのみが電源をオンするときにアクティベートされ得る。
【００４５】
図８は、本発明の第２の実施形態による伝送ゲートコントローラ１５を示す図である。ＡＮＤゲートの第１の入力はＳＲＡＭの出力に接続される。
【００４６】
伝送ゲートコントローラ１５の入力（ＩＮ）は、ＡＮＤゲート１６の第２の入力、Ｐチャンネルトランジスタ１９のソース、およびＮチャンネルトランジスタ２０のドレインに接続され、Ｐチャンネルトランジスタ１９のソースは、Ｎチャンネルトランジスタ２０のドレインに接続される。
【００４７】
２入力ＡＮＤゲート１６の出力は、インバータ１８の入力、Ｐチャンネルトランジスタ１９のゲート、およびＮチャンネルトランジスタ２１のゲートに接続される。
【００４８】
２入力ＡＮＤゲート１６の出力は、また、伝送ゲート４に接続される。インバータ１８の出力は、Ｎチャンネルトランジスタ２０のゲートに接続される。
【００４９】
ほとんどの電流伝送ゲートは、並列で組み合わされるｎＭＯＳおよびｐＭＯＳトランジスタ（図示しない）を備えており、トランジスタは、２つの相補的な信号を用いて制御される。しかし、本明細書では、分かりやすいように１つの制御信号を用いる。図８において伝送ゲート４を制御する信号の相補的な値を提供する簡単な方法として、インバータ１８の出力が用いられる。
【００５０】
Ｐチャンネルトランジスタ１９のドレインは、Ｎチャンネルトランジスタ２０のソース、Ｎチャンネルトランジスタ２１のドレイン、伝送ゲートコントローラ１５の出力（ＯＵＴ）に接続される。最後に、Ｎチャンネルトランジスタ２１のソースは接地される。
【００５１】
理解されるように、本発明の第２の実施形態にかかる回路は、本発明の第１の実施形態にかかる回路よりも少ない構成要素を備えているが、図７の真理値表に従っており、そのため本発明の第１の実施形態にかかる回路と同様の方法で、効果的に動作する。したがって、本発明の第２の実施形態にかかる回路は、本発明の第１の実施形態にかかる回路と同一の効果を発揮し、さらに物理的に小さく、より単純化できるという、更なる効果をもたらす。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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