(57)【要約】【課題】データ電極駆動ＩＣの動作を安定にしつつ、電磁波ノイズを低減する。【解決手段】制御信号発生回路と、パラレルシリアル変換回路９３と、シリアルパラレル変換回路９４と、第１のクロック信号であるクロック信号ＣＫａを周波数変調して第２のクロック信号であるクロック信号ＣＫｂを発生するクロック変調回路８５、８６と、第１の同期回路であるＦＦ８２と、第２の同期回路であるＦＦ８３と、第３の同期回路であるＦＦ８４とを備え、パラレルシリアル変換回路９３は、ＦＦ８３が出力する制御信号をシリアル信号に変換し、シリアルパラレル変換回路９４は、パラレルシリアル変換回路９３から出力されるシリアル信号をクロック信号ＣＫａに同期したパラレル信号に変換し、ＦＦ８４はシリアルパラレル変換回路９４から出力されるパラレル信号をクロック信号ＣＫｂに同期して出力する。【選択図】図１７
2010164740.tif 000002
【特許請求の範囲】
【請求項１】
初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数のデータ電極を備えたプラズマディスプレイパネルと、
複数の前記データ電極に接続したデータ電極駆動ＩＣを複数有し、前記書込み期間に書込みパルスを発生するデータ電極駆動回路と、
前記データ電極駆動ＩＣを制御する制御信号および第１のクロック信号を発生する制御信号発生回路と、
前記第１のクロック信号を周波数変調して第２のクロック信号を発生するクロック変調回路と、
前記制御信号を入力し、前記第２のクロック信号に同期して出力する第１の同期回路と、
前記第１の同期回路が出力する前記第２のクロック信号に同期した前記制御信号を入力し、前記第１のクロック信号に同期して出力する第２の同期回路と、
パラレル信号をシリアル信号に変換する動作をし、前記第２の同期回路が出力する前記第１のクロック信号に同期した前記制御信号をシリアル信号に変換するパラレルシリアル変換回路と、
シリアル信号をパラレル信号に変換する動作をし、前記パラレルシリアル変換回路が出力する前記シリアル信号を前記第１のクロック信号に同期したパラレル信号に変換するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路が出力する前記第１のクロック信号に同期した前記パラレル信号を入力し、前記第２のクロック信号に同期して出力する第３の同期回路とを備え、
前記データ電極駆動ＩＣは、前記第３の同期回路が出力する前記第２のクロック信号に同期した制御信号によって動作することを特徴とするプラズマディスプレイ装置。
【請求項２】
初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で複数のデータ電極を備えたプラズマディスプレイパネルを駆動し、前記書込み期間において、前記データ電極に書込みパルスを印加するプラズマディスプレイパネルの駆動方法であって、
複数のデータ電極駆動ＩＣを制御する複数の制御信号を発生するステップと、
第１のクロック信号と前記第１のクロック信号を周波数変調した第２のクロック信号とを発生するステップと、
前記制御信号を前記第２のクロック信号に同期した前記制御信号に変更するステップと、
前記第２のクロック信号に同期した前記制御信号を前記第１のクロック信号に同期した前記制御信号に変更するステップと、
パラレル信号である前記第１のクロック信号に同期した前記制御信号をシリアル信号に変換するステップと、
パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板に前記シリアル信号を送信し、前記シリアル信号を前記第１のクロック信号に同期したパラレル信号に変換するステップと、
前記第１のクロック信号に同期した前記パラレル信号を、前記第２のクロック信号に同期した前記制御信号に変更して前記データ電極駆動ＩＣに供給するステップとを備えたことを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
【０００３】
図１は、パネル１０の構造を示す分解斜視図である。ガラス製の前面板２１上には、１対の走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。
【０００４】
背面板３１上には複数の平行なデータ電極３２が形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が設けられている。
【０００５】
これら前面板２１と背面板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが立体交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして、内部の放電空間には、例えば分圧比で５％のキセノンを含むネオンとキセノンの混合ガスが放電ガスとして封入されている。このとき、例えば、キセノンの分圧比を大きくすることで、発光効率を向上させることができる。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが対向して交差する部分に放電セルが形成される。このような構成のパネル１０において、各放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光させることによりカラーの画像を表示することができる。
【０００６】
図２は、パネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜走査電極ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜維持電極ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜データ電極Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。そして、ｍ×ｎ個の放電セルが形成された領域がパネル１０の表示領域となる。
【０００７】
このパネル１０を駆動する方法としては、サブフィールド法、すなわち、１フィールドを時間軸上で複数のサブフィールド（例えば、第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ、の８つのサブフィールド）に分割し、各サブフィールドのそれぞれに輝度重み（例えば、１、２、４、８、１６、３２、６４、１２８の輝度重み）を設定し、サブフィールド毎に各放電セルの発光・非発光を制御することによって多階調の画像を表示することができる。
【０００８】
図３は、パネル１０の各電極に印加する駆動電圧波形図である。図３には、書込み期間において最初に走査を行う走査電極ＳＣ１、書込み期間において最後に走査を行う走査電極ＳＣｎ、維持電極ＳＵ１〜維持電極ＳＵｎ、およびデータ電極Ｄ１〜データ電極Ｄｍの駆動波形を示す。
【０００９】
図３に示すように、各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成するとともに、書込み放電を安定して発生させるためのプライミング粒子（書込み放電を発生させるための励起粒子）を発生させる。
【００１０】
なお、サブフィールド法の１つとして、１フィールドのうちの１つのサブフィールドの初期化期間においては全ての放電セルに初期化放電を発生させる全セル初期化動作を行い、他のサブフィールドの初期化期間においては直前の維持期間で維持放電を行った放電セルに対してのみ選択的に初期化放電を発生させる選択初期化動作を行う駆動方法が開示されている。このように駆動することによって、階調表示に関係しない発光を全セル初期化動作における微弱発光だけとし、コントラストの高い画像表示が可能となる（例えば、特許文献１参照）。
【００１１】
そして、図３には、２つのサブフィールドの駆動電圧波形、すなわち全セル初期化動作を行うサブフィールド（「全セル初期化サブフィールド」と呼称する）の第１サブフィールド（第１ＳＦ）と、選択初期化動作を行うサブフィールド（「選択初期化サブフィールド」と呼称する）の第２サブフィールド（第２ＳＦ）とを示す。なお、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中からサブフィールドデータ（サブフィールド毎の発光・非発光を示すデータ）にもとづき選択された電極を表す。
【００１２】
第１ＳＦの初期化期間前半部では、データ電極Ｄ１〜データ電極Ｄｍ、維持電極ＳＵ１〜維持電極ＳＵｎにそれぞれ０（Ｖ）を印加し、走査電極ＳＣ１〜走査電極ＳＣｎには、０（Ｖ）から放電開始電圧以下の電圧Ｖｉ１を印加し、さらに電圧Ｖｉ１から、維持電極ＳＵ１〜維持電極ＳＵｎに対して放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧（以下、「上りランプ電圧」と呼称する）Ｌ１を印加する。
【００１３】
この上りランプ電圧Ｌ１が上昇する間に、走査電極ＳＣ１〜走査電極ＳＣｎと維持電極ＳＵ１〜維持電極ＳＵｎとの間、および走査電極ＳＣ１〜走査電極ＳＣｎとデータ電極Ｄ１〜データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が持続して起こる。そして、走査電極ＳＣ１〜走査電極ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１〜データ電極Ｄｍ上部および維持電極ＳＵ１〜維持電極ＳＵｎ上部には正の壁電圧が蓄積される。この電極上部の壁電圧とは、電極を覆う誘電体層２５、３３上、保護層２６上、蛍光体層３５上等に蓄積された壁電荷により生じる電圧を表す。
【００１４】
初期化期間後半部では、維持電極ＳＵ１〜維持電極ＳＵｎには正の電圧Ｖｅ１を印加し、データ電極Ｄ１〜データ電極Ｄｍには０（Ｖ）を印加し、走査電極ＳＣ１〜走査電極ＳＣｎには、維持電極ＳＵ１〜維持電極ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える負の電圧Ｖｉ４に向かって緩やかに下降する下り傾斜波形電圧（以下、「下りランプ電圧」と呼称する）Ｌ２を印加する。
【００１５】
この間に、走査電極ＳＣ１〜走査電極ＳＣｎと維持電極ＳＵ１〜維持電極ＳＵｎとの間、および走査電極ＳＣ１〜走査電極ＳＣｎとデータ電極Ｄ１〜データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜走査電極ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１〜維持電極ＳＵｎ上部の正の壁電圧が弱められ、データ電極Ｄ１〜データ電極Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。
【００１６】
続く書込み期間では、走査電極ＳＣ１〜走査電極ＳＣｎに対しては順次走査パルス電圧を印加（以下、この動作を「走査」とも記す）し、データ電極Ｄ１〜データ電極Ｄｍに対しては発光させるべき放電セルに対応するデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加して、発光させるべき放電セルに選択的に書込み放電を発生させ壁電荷を形成する（以下、これらの動作を総称して「書込み」とも記す）。
【００１７】
具体的には、まず維持電極ＳＵ１〜維持電極ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１〜走査電極ＳＣｎに電圧Ｖｃ（Ｖｃ＝Ｖａ＋Ｖｓｃｎ）を印加する。
【００１８】
そして、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１〜データ電極Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加する。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。また、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電を引き金にして、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間に放電を発生させることができる。こうして、発光させるべき放電セルに書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
【００１９】
一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１〜データ電極Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで順次行う。
【００２０】
続く維持期間では、輝度重みに所定の輝度倍率を乗じた数の維持パルスを表示電極対２４に交互に印加して、書込み放電を起こした放電セルで維持放電を発生させ、対応する放電セルの蛍光体層３５を発光させる。
【００２１】
具体的には、まず走査電極ＳＣ１〜走査電極ＳＣｎに正の維持パルス電圧Ｖｓを印加するとともに維持電極ＳＵ１〜維持電極ＳＵｎに０（Ｖ）を印加する。すると書込み放電を起こした放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
【００２２】
続いて、走査電極ＳＣ１〜走査電極ＳＣｎには０（Ｖ）を、維持電極ＳＵ１〜維持電極ＳＵｎには維持パルス電圧Ｖｓをそれぞれ印加する。以降同様に、走査電極ＳＣ１〜走査電極ＳＣｎと維持電極ＳＵ１〜維持電極ＳＵｎとに輝度重みに輝度倍率を乗じた数の維持パルスを交互に印加する。
【００２３】
こうして、所定の数の維持パルスを発生して、維持期間における維持動作が終了する。
【００２４】
第２ＳＦの初期化期間では、第１ＳＦにおける初期化期間の前半部を省略した駆動電圧波形を各電極に印加する。すなわち、維持電極ＳＵ１〜維持電極ＳＵｎに電圧Ｖｅ１を、データ電極Ｄ１〜データ電極Ｄｍに０（Ｖ）をそれぞれ印加し、走査電極ＳＣ１〜走査電極ＳＣｎに放電開始電圧以下となる電圧（例えば、０（Ｖ））から負の電圧Ｖｉ４に向かって緩やかに下降する下りランプ電圧Ｌ３を印加する。
【００２５】
これにより直前のサブフィールド（図３では、第１ＳＦ）の維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生し、走査電極ＳＣｉ上部および維持電極ＳＵｉ上部の壁電圧が弱められ、データ電極Ｄｋ（ｋ＝１〜ｍ）上部の壁電圧も書込み動作に適した値に調整される。一方、前のサブフィールドで維持放電が起こらなかった放電セルについては放電することはなく、前のサブフィールドの初期化期間終了時における壁電荷の状態がそのまま保たれる。
【００２６】
第２ＳＦの書込み期間および維持期間では、各電極に対して第１ＳＦの書込み期間および維持期間と同様の駆動波形を印加する。また、第３ＳＦ以降のサブフィールドにおける駆動電圧波形は、維持期間における維持パルスの発生数が異なる以外は第２ＳＦの駆動電圧波形とほぼ同様である。
【００２７】
図４は、従来技術におけるプラズマディスプレイ装置１の回路ブロック図である。プラズマディスプレイ装置１は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、制御信号発生回路４５、および各回路ブロックに必要な電力を供給する電源回路４６を備えている。
【００２８】
電源回路４６は、家庭用電源取込み口７０（例えば、コンセント用プラグ）を備えている。また、電源回路４６は、スイッチング動作を行う回路素子を有し（図示せず）、その回路素子がオンされることでプラズマディスプレイ装置１に主電源が投入され、一般に用いられている家庭用電源（商用電源等）の取出し口（例えば、コンセント）から、家庭用電源取込み口７０を介して電源回路４６内に電力が取り込まれる。そして、電源回路４６は、家庭用電源の交流電圧を直流電圧に変換し、内部に備えた各電源電圧発生回路からパネル１０の駆動に必要な電源電圧を発生する。
【００２９】
画像信号処理回路４１は、パネル１０の画素数に応じて、入力された画像信号ｓｉｇをサブフィールド毎の発光・非発光を示すサブフィールドデータに変換する。
【００３０】
制御信号発生回路４５は、水平同期信号Ｈ、垂直同期信号Ｖおよびサブフィールドデータにもとづき各回路ブロックの動作を制御する各種の制御信号を発生し、それぞれの回路ブロック（画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３および維持電極駆動回路４４）へ供給する。
【００３１】
データ電極駆動回路４２は、画像信号処理回路４１から出力されるサブフィールドデータを、各データ電極Ｄ１〜データ電極Ｄｍに対応する書込みパルスに変換し、制御信号にもとづいて各データ電極Ｄ１〜データ電極Ｄｍに印加する。そのため、データ電極駆動回路４２は、サブフィールドデータおよび制御信号にもとづき複数のデータ電極３２（例えば、１９２本）を独立に駆動することができるＩＣ（以下、「データ電極駆動ＩＣ」と呼称する）４７を複数（例えば、３２個）備えている。
【００３２】
走査電極駆動回路４３は、初期化期間において走査電極ＳＣ１〜走査電極ＳＣｎに印加する初期化波形を発生する初期化波形発生回路、維持期間において走査電極ＳＣ１〜走査電極ＳＣｎに印加する維持パルスを発生する維持パルス発生回路、書込み期間において走査電極ＳＣ１〜走査電極ＳＣｎに印加する走査パルスを発生する走査パルス発生回路を備え（図示せず）、制御信号発生回路４５が供給する制御信号にもとづいて各走査電極ＳＣ１〜走査電極ＳＣｎをそれぞれ駆動する。
【００３３】
維持電極駆動回路４４は、維持パルス発生回路および電圧Ｖｅ１、電圧Ｖｅ２を発生する回路を備え（図示せず）、制御信号発生回路４５から供給される制御信号にもとづいて維持電極ＳＵ１〜維持電極ＳＵｎを駆動する。
【００３４】
このようなプラズマディスプレイ装置１に、大きい階調値では輝度重みの小さいサブフィールドを点灯または非点灯に固定する回路を設け、書込み時の消費電力を抑える技術が開示されている（例えば、特許文献２参照）。
【００３５】
また、プラズマディスプレイ装置から外部に放射される電磁波ノイズを低減するために、書込みパルスを周波数変調（周波数を所定の周波数帯域で変移させ、周波数にゆらぎを生じさせる動作）する技術が開示されている。また、制御信号発生回路４５からデータ電極駆動ＩＣ４７に制御信号を送信するのに使用する配線の数を削減する技術も開示されている。次に、これらの技術について説明する。
【００３６】
図５は、従来技術におけるデータ電極駆動回路４２の構成を示す回路図である。図５に示すように、データ電極駆動回路４２は、書込み期間に書込みパルスを発生する書込みパルス発生回路４８と、データ電極Ｄ１〜データ電極Ｄｍのそれぞれに対して印加すべき書込みパルスを出力する書込みパルス出力回路４９とを備えている。そして、書込みパルス出力回路４９の各出力端子をパネル１０のデータ電極Ｄ１〜データ電極Ｄｍのそれぞれに接続している。なお、以下の説明においては、スイッチング素子を導通させる動作を「オン」、遮断させる動作を「オフ」と表記し、スイッチング素子をオンさせる信号を「Ｈｉ」、オフさせる信号を「Ｌｏ」と表記する。
【００３７】
書込みパルス発生回路４８は、電力回収回路５０とクランプ回路５１とを備え、電力回収回路５０は、電力回収用のコンデンサＣ１と、スイッチング素子Ｑ１、スイッチング素子Ｑ２と、逆流防止用のダイオードＤｉ１、ダイオードＤｉ２と、共振用のインダクタＬ１とを有し、クランプ回路５１は、スイッチング素子Ｑ３、スイッチング素子Ｑ４を有する。
【００３８】
電力回収回路５０は、データ電極３２の電極容量と共振用のインダクタＬ１とを共振させてデータ電極３２に供給された電力を電力回収用のコンデンサＣ１に回収し、その回収された電力をデータ電極３２に再度供給する。クランプ回路５１は、スイッチング素子Ｑ３を導通させることでデータ電極３２に正の電圧Ｖｄを印加し、スイッチング素子Ｑ４を導通させることでデータ電極３２に接地電位である０（Ｖ）を印加する。こうして、書込みパルス発生回路４８は、制御信号発生回路４５から出力される制御信号にもとづき内部に備えた各スイッチング素子Ｑ１〜スイッチング素子Ｑ４を切換えて書込みパルスを発生し、発生した書込みパルスを書込みパルス出力回路４９に出力する。
【００３９】
書込みパルス出力回路４９は、出力端子をｍ本のデータ電極Ｄ１〜データ電極Ｄｍのそれぞれに接続したスイッチ回路ＯＵＴ１〜スイッチ回路ＯＵＴｍを備えている（以下、「スイッチ回路６０」とも記す）。スイッチ回路ＯＵＴ１〜スイッチ回路ＯＵＴｍのそれぞれは、書込みパルス発生回路４８から出力される書込みパルスをデータ電極Ｄ１〜データ電極Ｄｍに印加するためのスイッチング素子ＱＨ１〜スイッチング素子ＱＨｍと、データ電極Ｄ１〜データ電極Ｄｍに０（Ｖ）を印加するためのスイッチング素子ＱＬ１〜スイッチング素子ＱＬｍとを備えている。スイッチ回路ＯＵＴ１〜スイッチ回路ＯＵＴｍは複数個（例えば、１９２個）が１つにまとめられＩＣ化されている。このＩＣがデータ電極駆動ＩＣ４７である。そして、制御信号発生回路４５から出力される制御信号にもとづき各スイッチング素子を切換えて、書込みパルス発生回路４８から出力される書込みパルスをデータ電極Ｄｋに出力する。
【００４０】
なお、スイッチング素子ＱＨｉ（ｉ＝１〜ｍ）への制御信号は正論理動作（「Ｈｉ」が入力されたときには「Ｈｉ」を出力し、「Ｌｏ」が入力されたときには「Ｌｏ」を出力）するバッファＢＦｉを介してスイッチング素子ＱＨｉへ入力され、スイッチング素子ＱＬｉへの制御信号は負論理動作（「Ｌｏ」が入力されたときには「Ｈｉ」を出力し、「Ｈｉ」が入力されたときには「Ｌｏ」を出力）するバッファＩＮＶｉを介してスイッチング素子ＱＬｉへ入力される。そして、バッファＢＦｉとバッファＩＮＶｉとは互いの入力端子同士が接続され、スイッチ回路ＯＵＴｉの入力端子ＩＮｉとなっている。したがって、スイッチ回路ＯＵＴｉに入力される制御信号に対してスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとは互いに逆の動作をし、常にいずれか一方がオンとなり他方はオフとなる。
【００４１】
図６は、従来技術におけるデータ電極駆動ＩＣ４７の構成を示す概略図である。データ電極駆動ＩＣ４７は、複数のスイッチ回路６０（例えば、１９２個）と、変換器６１とを備えている。
【００４２】
変換器６１は、複数のビット信号からなる制御信号ＤＴを、データ電極駆動ＩＣ４７内部に備えられた複数のスイッチ回路６０のそれぞれに向けた制御信号に変換する働きを有する。例えば、データ電極駆動ＩＣ４７が１９２個のスイッチ回路６０を有し、かつ入力制御信号として６ビットの制御信号ＤＴ（５：０）を受け付けるように構成されているときには、変換器６１は、次のような動作をする。すなわち、１データが６ビットの制御信号ＤＴ（５：０）を３２回に分けて受け取り、３２回分のデータ、すなわち１９２ビット分のデータを受け付けるまで、受け取ったデータを変換器６１内部のメモリー（図示せず）に蓄積する。そして、１９２ビット分のデータを受け取った後、メモリーに蓄積したデータ、すなわちスイッチ回路６０の１９２個分の制御信号を、スイッチ回路６０のそれぞれに向けて一斉に送信する。このように、変換器６１の働きによりスイッチ回路６０の制御に用いる信号のビット数を削減することができるので、データ電極駆動ＩＣ４７の入力端子数を削減するとともに、制御信号発生回路４５からデータ電極駆動ＩＣ４７に向けて制御信号を送信するのに使用する配線の数を削減することができる。
【００４３】
なお、１回の書込みに要する時間が、例えば１μｓｅｃであれば、上述の例では、制御信号発生回路４５は、１μｓｅｃの間に３２回分のデータを送信すればよい。すなわち、約３０ｎｓｅｃに１回の割合でデータを送信すればよいので、約３０ＭＨｚの周波数で制御信号を送信すればよい。
【００４４】
図７は、従来技術におけるプラズマディスプレイ装置１の各駆動回路を搭載したプリント基板の配置の一例を示す平面図である。なお、図７では、各プリント基板の配置と、制御信号発生回路４５からデータ電極駆動ＩＣ４７へ制御信号を送信する配線とを概略的に示す。
【００４５】
電源用プリント基板７５は、プラズマディスプレイ装置１の動作に必要な各電圧を発生する電源回路４６を搭載し、プラズマディスプレイ装置１の各回路ブロックに電力を供給する。
【００４６】
制御用プリント基板７４は、マイクロコンピューター（以下、「マイコン」と記す）を含む制御信号発生回路４５を搭載し、各駆動回路に制御信号を送信する。
【００４７】
走査電極駆動用プリント基板７１は、走査電極駆動回路４３を搭載し（図示せず）、走査電極駆動回路４３の出力端子をフレキシブル配線板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｕｒｃｕｉｔ、以下、「ＦＰＣ」と記す）７６によってパネル１０の走査電極ＳＣ１〜走査電極ＳＣｎに接続している。そして、走査電極駆動回路４３から出力される駆動電圧は、ＦＰＣ７６を介して、各走査電極ＳＣ１〜走査電極ＳＣｎに印加される。
【００４８】
維持電極駆動用プリント基板７２は、維持電極駆動回路４４を搭載し（図示せず）、維持電極駆動回路４４の出力端子をＦＰＣ７７によってパネル１０の維持電極ＳＵ１〜維持電極ＳＵｎに接続している。そして、維持電極駆動回路４４から出力される駆動電圧は、ＦＰＣ７７を介して、各維持電極ＳＵ１〜維持電極ＳＵｎに印加される。
【００４９】
データ電極駆動用プリント基板７３は、データ電極駆動回路４２を搭載し（図７には、データ電極駆動ＩＣ４７のみを示す）、データ電極駆動回路４２が有するデータ電極駆動ＩＣ４７の出力端子をＦＰＣ７８によってパネル１０のデータ電極Ｄ１〜データ電極Ｄｍに接続している。そして、データ電極駆動回路４２から出力される駆動電圧は、ＦＰＣ７８を介して、データ電極Ｄｋに印加される。このとき、制御信号発生回路４５からデータ電極駆動ＩＣ４７のそれぞれへ制御信号が送信されるが、データ電極駆動ＩＣ４７を図６に示した構成とすることで、制御信号発生回路４５からデータ電極駆動ＩＣ４７へ制御信号を送信する配線の数を削減することができる。
【００５０】
次に、データ電極駆動ＩＣ４７が発生する書込みパルスを周波数変調する構成について説明する。
【００５１】
書込み期間においては、走査電極ＳＣ１〜走査電極ＳＣｎのそれぞれについては順次負の走査パルス電圧Ｖａを印加していくが、データ電極Ｄ１〜データ電極Ｄｍに関しては、走査電極ＳＣ１〜走査電極ＳＣｎのそれぞれに負の走査パルス電圧Ｖａを印加する毎に、データ電極Ｄ１〜データ電極Ｄｍのうちの発光させるべき放電セルに対応したデータ電極Ｄｋ（ｋ＝１〜ｍ）に一斉に正の書込みパルス電圧Ｖｄを印加する。そのため、データ電極駆動回路４２では、書込みパルス電圧Ｖｄを発生するタイミングで、大量の消費電力が発生する。そのため、大きな電磁波ノイズが発生しやすい。
【００５２】
このとき、データ電極駆動ＩＣ４７から出力される書込みパルスを周波数変調することで、データ電極駆動回路４２が書込みパルスを出力するときに発生する電磁波ノイズのエネルギーを、周波数変調の周波数帯域で分散させ、電磁波ノイズの最大値を低減することができる。
【００５３】
図８は、電磁波ノイズの周波数特性を概略的に示す特性図であり、書込みパルスに起因して発生する電磁波ノイズを概略的に示したものである。図８に示す特性図において、横軸は周波数を表し、縦軸はデータ電極駆動回路４２で発生する電磁波ノイズの大きさを表す。なお、横軸にはクロック信号ＣＫａの周波数を０％に正規化して示している。そして、破線は書込みパルスを周波数変調しないときの測定結果を表し、実線は書込みパルスを−３％以上＋３％以下の範囲で周波数変調したときの測定結果を表す。
【００５４】
そして、図８に示すように、書込みパルスを周波数変調することで、データ電極駆動回路４２が書込みパルスを出力するときに発生する電磁波ノイズのエネルギーを、周波数変調の周波数帯域で分散させ、電磁波ノイズの最大値を低減することができる。
【００５５】
図９は、従来技術における書込みパルスを周波数変調するための回路の一構成例を概略的に示す図である。また、図１０は、図９に示す回路構成において周波数変調した制御信号を概略的に示す図である。なお、説明を簡略化するために、図９には３つのデータ電極駆動ＩＣ４７と制御信号を周波数変調する回路とを示し、その他の回路は省略する。また、以下の説明では、１つ目のデータ電極駆動ＩＣ（以下、「データ電極駆動ＩＣ（１）」と記す）４７の制御に用いる信号を制御信号ＤＴＡとし、２つ目のデータ電極駆動ＩＣ（以下、「データ電極駆動ＩＣ（２）」と記す）４７の制御に用いる信号を制御信号ＤＴＢとし、３つ目のデータ電極駆動ＩＣ（以下、「データ電極駆動ＩＣ（３）」と記す）４７の制御に用いる信号を制御信号ＤＴＣとし、各制御信号はそれぞれ６ビットであるものとする。
【００５６】
例えば、書込みパルスを周波数変調するためには、データ電極駆動ＩＣ４７を制御する制御信号を周波数変調して各データ電極駆動ＩＣ４７を動作させればよい。
【００５７】
そのために、図９に示す回路では、データ電極駆動ＩＣ４７の制御信号を伝送するときに使用する基準となるタイミング信号（クロック信号）を周波数変調する。具体的には、制御信号発生回路４５で発生したクロック信号（以下、周波数変調前のクロック信号を「クロック信号ＣＫａ」と記す）を周波数変調するクロック変調回路５２と、複数のフリップフロップ回路（以下、「ＦＦ」と略記する）５３とを設けている。
【００５８】
ＦＦ５３は、一般に知られたフリップフロップ回路と同様の構成、動作であり、クロック入力端子ＣＫｉｎ、データ入力端子Ｄｉｎ、データ出力端子Ｄｏｕｔを有する。そして、クロック入力端子ＣＫｉｎに入力されるクロック信号の立上がり時（ＬｏからＨｉへの変化点のこと。以下、「立上がりエッジ」とも記す）におけるデータ入力端子Ｄｉｎ（ここでは、制御信号を入力）の状態（ＬｏまたはＨｉ）を保持し、この状態をデータ出力端子Ｄｏｕｔから出力する。これによりＦＦ５３は、データ入力端子Ｄｉｎに入力される信号を、クロック入力端子ＣＫｉｎに入力されるクロック信号に同期した信号に変えてデータ出力端子Ｄｏｕｔから出力する。
【００５９】
クロック変調回路５２は、一般に知られた周波数変調回路と同様の構成、動作であり、入力されるクロック信号を、あらかじめ定めた周波数帯域で変移させ、周波数にゆらぎを生じさせて出力する。例えば、クロック信号ＣＫａが３０ＭＨｚであり、出力信号をその周波数の−３％以上＋３％以下の範囲の周波数帯域で変移させる構成であれば、クロック変調回路５２は、２９．１ＭＨｚから３０．９ＭＨｚの範囲で変移するクロック信号を発生する（以下、周波数変調後のクロック信号を「クロック信号ＣＫｂ」と記す。また、クロック信号を周波数変調する動作を「クロック変調」とも記す）。
【００６０】
そして、各ＦＦ５３（以下、１つ目のＦＦ５３を「ＦＦ（１）５３」、２つ目のＦＦ５３を「ＦＦ（２）５３」というように記す。ここでは、ＦＦ（１）５３〜ＦＦ（３）５３を例に挙げて示す）のクロック入力端子ＣＫｉｎにクロック変調回路５２が発生したクロック信号ＣＫｂを入力し、制御信号発生回路４５が出力する制御信号ＤＴＡ（５：０）、制御信号ＤＴＢ（５：０）、制御信号ＤＴＣ（５：０）を、各ＦＦ５３（ＦＦ（１）５３〜ＦＦ（３）５３）のそれぞれのデータ入力端子Ｄｉｎに入力する。これにより、ＦＦ５３（ＦＦ（１）５３〜ＦＦ（３）５３）の各データ出力端子Ｄｏｕｔから出力される信号は、図１０に示すように、クロック信号ＣＫｂに同期して周波数が変移する周波数変調後制御信号（以下、単に「変調後制御信号」と記す）ＤＴＡ’（５：０）、変調後制御信号ＤＴＢ’（５：０）、変調後制御信号ＤＴＣ’（５：０）となる。そして、この変調後制御信号をデータ電極駆動ＩＣ４７に入力することで、データ電極駆動ＩＣ４７が出力する書込みパルスは、クロック信号ＣＫｂに同期して周波数が変移する書込みパルスとなる。
【００６１】
次に、制御信号発生回路４５からデータ電極駆動ＩＣ４７に向けて制御信号を送信するのに使用する配線の数を削減する技術の一例を説明する。
【００６２】
図１１は、従来技術における制御信号の多重・分離を行う回路構成の概略図である。また、図１２は、図１１に示すパラレルシリアル変換回路６５における動作の一例を示すタイミングチャートであり、図１３は、図１１に示すシリアルパラレル変換回路６６の構成の一例を示す回路図であり、図１４は、図１３に示すシリアルパラレル変換回路６６における動作の一例を示すタイミングチャートである。なお、説明を簡略化するために、図１１には３つのデータ電極駆動ＩＣ４７およびそれに用いる制御信号を多重・分離するための回路を示し、その他の回路は省略する。また、クロック変調回路５２、ＦＦ（１）５３〜ＦＦ（３）５３は、制御信号発生回路４５を搭載した制御用プリント基板７４に搭載され、シリアルパラレル変換回路６６、ＦＦ（１’）５３〜ＦＦ（３’）５３は、データ電極駆動ＩＣ４７を搭載したデータ電極駆動用プリント基板７３に搭載されているものとする（ここでは、制御用プリント基板７４に搭載されたＦＦ（１）５３〜ＦＦ（３）５３と区別するために、データ電極駆動用プリント基板７３に搭載されたＦＦ５３を「ＦＦ（１’）５３」というように記す）。また、図１２には、パラレルシリアル変換回路６５において変調後制御信号ＤＴＡ’（５：０）を時間的に多重するときのタイミングチャートを例に挙げて示し、図１４には、パラレルシリアル変換回路６５から出力される信号ＤＴＰ（３）をシリアルパラレル変換回路６６において時間的に分離するときのタイミングチャートを例に挙げて示す。
【００６３】
なお、以下の説明において、１つのデータを構成する複数のビット情報をそのビット情報と同数のビット信号で表す信号を「パラレル信号」と呼称する。例えば、制御信号ＤＴＡ（５：０）は６ビットの情報を６ビットの信号で表したパラレル信号である。また、複数のビット情報を時間的に直列に配置した１ビットの信号で表す信号を「シリアル信号」と呼称する。またパラレル信号をシリアル信号に変換する処理を「パラレルシリアル変換」と呼称し、シリアル信号をパラレル信号に変換する処理を「シリアルパラレル変換」と呼称する。
【００６４】
なお、図１１に示すクロック変調回路５２、ＦＦ５３は、図９に示したクロック変調回路５２、ＦＦ５３と同じものであるので説明を省略する。
【００６５】
パラレルシリアル変換回路６５は、変調後制御信号ＤＴＡ’（５：０）をシリアル信号ＤＴＰ（３）に、変調後制御信号ＤＴＢ’（５：０）をシリアル信号ＤＴＰ（２）に、変調後制御信号ＤＴＣ’（５：０）をシリアル信号ＤＴＰ（１）に、それぞれパラレルシリアル変換する。このパラレルシリアル変換された信号が、制御用プリント基板７４からデータ電極駆動用プリント基板７３へ送信される。
【００６６】
シリアルパラレル変換回路６６は、タイミング信号をトリガーにして入力データを保持して出力するフリップフロップ回路（図示せず）を内部に複数有し、シリアル信号ＤＴＰ（３）をパラレル信号ＤＴＰ３（５：０）に、シリアル信号ＤＴＰ（２）をパラレル信号ＤＴＰ２（５：０）に、シリアル信号ＤＴＰ（１）をパラレル信号ＤＴＰ１（５：０）に、それぞれシリアルパラレル変換する。
【００６７】
ＦＦ（１’）５３〜ＦＦ（３’）５３は、クロック信号ＣＫｂにもとづき、パラレル信号ＤＴＰ３（５：０）〜パラレル信号ＤＴＰ１（５：０）の位相をそれぞれ互いに揃えて出力し、データ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７に供給する。この出力信号はクロック信号ＣＫｂに同期した信号となるため、実質的に変調後制御信号ＤＴＡ’（５：０）〜変調後制御信号ＤＴＣ’（５：０）に等しい信号となる。
【００６８】
次にタイミングチャートを用いて各回路の動作を説明する。
【００６９】
まず、変調後制御信号ＤＴＡ’（５：０）をシリアル信号ＤＴＰ（３）にパラレルシリアル変換する動作を、図１２を用いて説明する。
【００７０】
パラレルシリアル変換回路６５は、図１２に示すように、まず、制御信号ＤＴＡ（５：０）の周波数に、制御信号ＤＴＡ（５：０）を構成するビット信号の数に１を加えた数（この例では、７）を乗算した周波数のタイミング信号（以下、「クロック信号ＣＫｃ」と記す）を、クロック信号ＣＫｂにもとづき作成する。例えば、制御信号ＤＴＡ（５：０）が３０ＭＨｚであれば、それを７倍した２１０ＭＨｚのクロック信号ＣＫｃを発生する。このクロック信号ＣＫｃはクロック信号ＣＫｂにもとづき作成されるため、クロック信号ＣＫｂと同様のゆらぎをもつ信号である。例えば、クロック信号ＣＫｂが２９．１ＭＨｚから３０．９ＭＨｚの範囲で変移する構成であれば、クロック信号ＣＫｂの周期は約３３ｎｓｅｃに対して−１ｎｓｅｃから＋１ｎｓｅｃの時間幅で変移する。そのため、クロック信号ＣＫｃも、その周期にクロック信号ＣＫｂと同じ時間幅での変移、すなわち約５ｎｓｅｃの周期に対して−１ｎｓｅｃから＋１ｎｓｅｃの時間幅でのゆらぎを有する。
【００７１】
パラレルシリアル変換回路６５は、７入力１出力のセレクター（図示せず）を備えており、７つの入力端子のそれぞれに、「Ｈｅａｄｅｒ」、変調後制御信号ＤＴＡ’（５）、変調後制御信号ＤＴＡ’（４）、変調後制御信号ＤＴＡ’（３）、変調後制御信号ＤＴＡ’（２）、変調後制御信号ＤＴＡ’（１）、変調後制御信号ＤＴＡ’（０）を入力する。この「Ｈｅａｄｅｒ」は、シリアル信号において、１つのデータを構成する複数のビット情報の塊りを他のビット情報と区別するための識別情報であり、例えば、「０」である。
【００７２】
そして、セレクターの各入力端子と出力端子とを接続するセレクター内部のスイッチを、クロック信号ＣＫｃに同期して順番に切換える動作を繰り返す。これにより、図１２に示すように、変調後制御信号ＤＴＡ’（５：０）を、各ビット情報を時間的に直列に配置した１ビットの信号に変換し、シリアル信号ＤＴＰ（３）を作成することができる。
【００７３】
そして、パラレルシリアル変換回路６５は、図示はしないが、上述と同様に、変調後制御信号ＤＴＢ’（５：０）をパラレルシリアル変換してシリアル信号ＤＴＰ（２）を作成し、変調後制御信号ＤＴＣ’（５：０）をパラレルシリアル変換してシリアル信号ＤＴＰ（１）を作成する。
【００７４】
そして、パラレルシリアル変換回路６５は、クロック信号ＣＫｂをＤＴＰ（０）とし、上述のシリアル信号ＤＴＰ（３）〜シリアル信号ＤＴＰ（１）とあわせて４ビットの信号ＤＴＰ（３：０）をシリアルパラレル変換回路６６に向けて出力する。
【００７５】
次に、シリアル信号ＤＴＰ（３）をシリアルパラレル変換する動作を、図１３、図１４を用いて説明する。
【００７６】
図１３に示すように、シリアルパラレル変換回路６６は、複数のＦＦ６３（図１３に示す例では、ＦＦ（ａ）６３〜ＦＦ（ｆ）６３）、ＦＦ６４（図１３に示す例では、ＦＦ（ａ’）６４〜ＦＦ（ｆ’）６４）と、クロック逓倍回路６２と、タイミング調整回路６７とを有する。
【００７７】
クロック逓倍回路６２は、ＤＴＰ（０）（ここでは、クロック信号ＣＫｂ）から、クロック信号ＣＫｃと同じ周波数のタイミング信号を作成する。なお、このタイミング信号は、パラレルシリアル変換回路６５において作成したクロック信号ＣＫｃと実質的に同じ信号となるので、以下、このタイミング信号もクロック信号ＣＫｃと記す。
【００７８】
次に、ＦＦ（ａ）６３〜ＦＦ（ｆ）６３は、ＤＴＰ（０）をクロック信号ＣＫｃで１周期遅延したタイミング信号、２周期遅延したタイミング信号、・・・、というように、６周期遅延したタイミング信号までの６つのタイミング信号を作成する（図１４には示さず）。したがって、このタイミング信号も、クロック信号ＣＫｂと同様に周波数が２９．１ＭＨｚから３０．９ＭＨｚの範囲で変移する。
【００７９】
このとき、タイミング調整回路６７は、６つのタイミング信号のそれぞれが、シリアル信号ＤＴＰ（３）の各データとタイミングが揃うように「Ｈｅａｄｅｒ」にもとづきＤＴＰ（０）の位相を調整する。
【００８０】
そして、ＦＦ（ａ’）６４〜ＦＦ（ｆ’）６４のそれぞれに、シリアル信号ＤＴＰ（３）を入力するとともに、上述の６つのタイミング信号をトリガー信号として入力する。ＦＦ（ａ’）６４〜ＦＦ（ｆ’）６４は、トリガーとなるタイミング信号の立上がりエッジまたは立下がりエッジにもとづいて入力信号を保持し、その保持した信号を出力する。これにより、ＦＦ（ａ’）６４〜ＦＦ（ｆ’）６４は、図１３に示すように、シリアル信号ＤＴＰ（３）から、ＤＴＰ３（５）、ＤＴＰ３（４）、ＤＴＰ３（３）、ＤＴＰ３（２）、ＤＴＰ３（１）、ＤＴＰ３（０）の６ビットの信号を出力する。このＤＴＰ３（５）〜ＤＴＰ３（０）の各信号はそれぞれ変調後制御信号ＤＴＡ’（５）〜変調後制御信号ＤＴＡ’（０）の各信号に実質的に等しい。ただし、このＤＴＰ３（５）〜ＤＴＰ３（０）は、図１４に示すように、各ビット毎に位相がずれた信号である。このようにして、シリアルパラレル変換回路６６は、シリアル信号ＤＴＰ（３）を６ビットのパラレル信号ＤＴＰ３（５：０）にシリアルパラレル変換する。
【００８１】
シリアルパラレル変換回路６６の後段に設けたＦＦ（１’）５３は、この各ビット毎に位相がずれたパラレル信号ＤＴＰ３（５：０）の位相を揃える働きを有する。具体的には、ＦＦ（１’）５３に、パラレル信号ＤＴＰ３（５：０）を入力するとともに、クロック入力端子ＣＫｉｎにＤＴＰ（０）（クロック信号ＣＫｂ）を入力する。これにより、ＦＦ（１’）５３は、クロック信号ＣＫｂの立上がりエッジ（または立下がりエッジ）に同期してパラレル信号ＤＴＰ３（５：０）の各ビット信号の位相を互いに揃えて出力する。この出力信号は、上述した変調後制御信号ＤＴＡ’（５：０）と実質的に同じ信号となる。すなわち、クロック信号ＣＫｂと同様の周波数変調された信号となる。
【００８２】
そして、図示はしないが、シリアルパラレル変換回路６６は、上述と同様の動作で、シリアル信号ＤＴＰ（２）を６ビットのパラレル信号ＤＴＰ２（５：０）に変換し、シリアル信号ＤＴＰ（１）を６ビットのパラレル信号ＤＴＰ１（５：０）に変換する。そして、ＦＦ（２’）５３にパラレル信号ＤＴＰ２（５：０）とクロック信号ＣＫｂとを入力することで、ＦＦ（２’）５３は変調後制御信号ＤＴＢ’（５：０）と実質的に同じ信号を出力する。また、ＦＦ（３’）５３にパラレル信号ＤＴＰ１（５：０）とクロック信号ＣＫｂとを入力することで、ＦＦ（３’）５３は変調後制御信号ＤＴＣ’（５：０）と実質的に同じ信号を出力する。
【００８３】
そして、ＦＦ（１’）５３〜ＦＦ（３’）５３から出力される各信号を、制御信号としてデータ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７のそれぞれに入力する。これにより、図９の構成と同様に、各データ電極駆動ＩＣ４７から出力する書込みパルスを周波数変調することができ、データ電極駆動回路４２が書込みパルスを出力するときに発生する電磁波ノイズのエネルギーを、周波数変調の周波数帯域で分散させ、電磁波ノイズの最大値を低減することができる。
【００８４】
さらに、図１１に示した構成では、制御信号発生回路４５がデータ電極駆動ＩＣ４７のそれぞれについて出力する複数ビット（上述した例では、６ビット）の制御信号を、１ビットの信号にパラレルシリアル変換してデータ電極駆動回路４２に送信しているので、例えば制御用プリント基板７４とデータ電極駆動用プリント基板７３とを互いに電気的に接続する配線の数をさらに削減することが可能となる。
【特許文献１】特開２０００−２４２２２４号公報
【特許文献２】特開２００２−１５６９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００８５】
近年では、パネル１０の大型化が進み、大型化したパネル１０を搭載したプラズマディスプレイ装置１では、プリント基板間の距離が長くなり、プリント基板同士を互いに電気的に接続する配線も長くなる傾向にある。そのようなプラズマディスプレイ装置１では、例えば、制御信号発生回路４５が出力する制御信号をデータ電極駆動回路４２に送信する配線も長くなるため、配線がもつインピーダンス（以下、「配線インピーダンス」と記す）に起因して発生する信号の遅延も大きくなりやすい。
【００８６】
そのため、図１１に示した従来技術では、シリアルパラレル変換回路６６が有するＦＦ６４において「ラッチミス」と呼ばれるデータの取込みに失敗する現象を生じることがある。
【００８７】
図１５は、「ラッチミス」を説明するための概略図である。例えば、ＦＦ６４において、タイミング信号の立上がりエッジをトリガーにしてデータの取込みを行うとき、立上がりエッジに対して所定の期間はデータが一定である必要がある。この所定の期間は、一般的に、立上がりエッジよりも前の期間が「セットアップ期間（Ｔｓｅｔｕｐ）」と呼ばれ、立上がりエッジよりも後の期間が「ホールド期間（Ｔｈｏｌｄ）」と呼ばれる。そして、この「セットアップ期間」および「ホールド期間」にデータの変化が生じると、ＦＦ６４が誤動作し、ラッチミスを起こす。
【００８８】
図１１に示した従来技術では、配線数を削減するために、制御信号発生回路４５からデータ電極駆動ＩＣ４７への制御信号をパラレルシリアル変換して伝送している。そのため、伝送されるシリアル信号は元のパラレル信号と比較して周波数が高い。例えば、シリアル信号ＤＴＰ（３：１）の周波数が２１０ＭＨｚであれば、データは約５ｎｓｅｃ周期で変化する。したがってＦＦ６４の「セットアップ期間」「ホールド期間」がそれぞれ０．５ｎｓｅｃであれば、タイミング信号の立上がりエッジに対して許容されるシリアル信号ＤＴＰ（３：１）の遅延時間の変動は４ｎｓｅｃとなる。
【００８９】
また、図１１に示した構成では、パラレルシリアル変換回路６５は、周波数変調がなされたシリアル信号ＤＴＰ（３：１）を出力しており、シリアルパラレル変換回路６６では、そのシリアル信号ＤＴＰ（３：１）を受け取り、同じく周波数変調されたクロック信号ＣＫｂからタイミング信号を作成してシリアルパラレル変換を行っている。したがって、図１５からも明らかなように、シリアル信号ＤＴＰ（３：１）のデータ変化点の変動とタイミング信号の立上がりエッジの変動とにより、許容されるシリアル信号ＤＴＰ（３：１）の遅延時間の変動はさらに小さくなる。
【００９０】
例えば、クロック信号ＣＫａが３０ＭＨｚであり、その３％を周波数変調してクロック信号ＣＫｂを発生する構成では、クロック信号ＣＫａの１周期が約３３ｎｓｅｃであるのに対し、クロック信号ＣＫｂの１周期は、約３２ｎｓｅｃ〜約３４ｎｓｅｃとなる。したがって、周波数変調された各信号の周期は周波数変調しない場合と比較して−１ｎｓｅｃ〜＋１ｎｓｃｃの範囲で変動する。これにより、シリアル信号ＤＴＰ（３：１）のデータ変化点も−１ｎｓｅｃ〜＋１ｎｓｃｃの範囲で変動し、タイミング信号の立上がりエッジも−１ｎｓｅｃ〜＋１ｎｓｃｃの範囲で変動する。すなわち、タイミング信号の立上がりエッジに対してシリアル信号ＤＴＰ（３：１）のデータ変化点は、相対的に−２ｎｓｅｃ〜＋２ｎｓｅｃの範囲で変動することになる。そのため、シリアル信号ＤＴＰ（３：１）のデータが約５ｎｓｅｃ周期で変化し、ＦＦ６４の「セットアップ期間」「ホールド期間」がそれぞれ０．５ｎｓｅｃであれば、タイミング信号の立上がりエッジに対して許容されるシリアル信号ＤＴＰ（３：１）の遅延時間の変動はほぼ０ｎｓｅｃとなって、ラッチミスが非常に発生しやすい状態となる。
【００９１】
そして、上述したように、大型化したパネル１０を搭載したプラズマディスプレイ装置１では、配線長が長くなって配線インピーダンスが大きくなり、信号の伝送過程で発生する遅延も大きくなりやすいため、シリアル信号ＤＴＰ（３：１）の遅延時間のばらつきは大きくなりやすい。
【００９２】
このような理由により、図１１に示した従来技術では、大型化したパネル１０を搭載したプラズマディスプレイ装置１におけるシリアルパラレル変換回路６６において、誤動作が発生するおそれがある。
【００９３】
本発明は、このような課題に鑑みなされたものであり、大画面化されたパネルを備えたプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にしつつ、書込みパルスによって発生する電磁波ノイズの最大値を低減することができるプラズマディスプレイ装置およびパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００９４】
本発明のプラズマディスプレイ装置は、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数のデータ電極を備えたパネルと、複数のデータ電極に接続したデータ電極駆動ＩＣを複数有し、書込み期間に書込みパルスを発生するデータ電極駆動回路と、データ電極駆動ＩＣを制御する制御信号および第１のクロック信号を発生する制御信号発生回路と、第１のクロック信号を周波数変調して第２のクロック信号を発生するクロック変調回路と、制御信号を入力し、第２のクロック信号に同期して出力する第１の同期回路と、第１の同期回路が出力する第２のクロック信号に同期した制御信号を入力し、第１のクロック信号に同期して出力する第２の同期回路と、パラレル信号をシリアル信号に変換する動作をし、第２の同期回路が出力する第１のクロック信号に同期した制御信号をシリアル信号に変換するパラレルシリアル変換回路と、シリアル信号をパラレル信号に変換する動作をし、パラレルシリアル変換回路が出力するシリアル信号を第１のクロック信号に同期したパラレル信号に変換するシリアルパラレル変換回路と、シリアルパラレル変換回路が出力する第１のクロック信号に同期したパラレル信号を入力し、第２のクロック信号に同期して出力する第３の同期回路とを備え、データ電極駆動ＩＣは、第３の同期回路が出力する第２のクロック信号に同期した制御信号によって動作することを特徴とする。
【００９５】
これにより、周波数変調していない第１のクロック信号に同期した制御信号をシリアル信号に変換してパラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板に送信し、シリアルパラレル変換回路では、そのシリアル信号を第１のクロック信号に同期してパラレル信号に変換し、さらにそのパラレル信号を周波数変調した第２のクロック信号に同期した信号にしてデータ電極駆動ＩＣに入力することができるので、大画面化されたパネルを備え、回路間の配線長（例えば、パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板までの伝送路）が長くなりやすいプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にし、書込みパルスによって発生する電磁波ノイズの最大値を低減することが可能となる。
【００９６】
また、本発明のパネルの駆動方法は、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で複数のデータ電極を備えたパネルを駆動し、書込み期間において、データ電極に書込みパルスを印加するパネルの駆動方法であって、複数のデータ電極駆動ＩＣを制御する複数の制御信号を発生するステップと、第１のクロック信号と第１のクロック信号を周波数変調した第２のクロック信号とを発生するステップと、制御信号を第２のクロック信号に同期した制御信号に変更するステップと、第２のクロック信号に同期した制御信号を第１のクロック信号に同期した制御信号に変更するステップと、パラレル信号である第１のクロック信号に同期した制御信号をシリアル信号に変換するステップと、パラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板にシリアル信号を送信し、そのシリアル信号を第１のクロック信号に同期したパラレル信号に変換するステップと、第１のクロック信号に同期したそのパラレル信号を、第２のクロック信号に同期した制御信号に変更してデータ電極駆動ＩＣに供給するステップとを備えたことを特徴とする。
【００９７】
これにより、周波数変調していない第１のクロック信号に同期した制御信号をシリアル信号に変換してパラレルシリアル変換回路を搭載したプリント基板からシリアルパラレル変換回路を搭載したプリント基板に送信し、シリアルパラレル変換回路では、そのシリアル信号を第１のクロック信号に同期してパラレル信号に変換し、さらにそのパラレル信号を周波数変調した第２のクロック信号に同期した信号にしてデータ電極駆動ＩＣに入力することができるので、大画面化されたパネルを備え、回路間の配線長が長くなりやすいプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にし、書込みパルスによって発生する電磁波ノイズの最大値を低減することが可能となる。
【発明の効果】
【００９８】
本発明によれば、大画面化されたパネルを備えたプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にしつつ、書込みパルスによって発生する電磁波ノイズの最大値を低減することができるプラズマディスプレイ装置およびパネルの駆動方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００９９】
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
【０１００】
（実施の形態）
図１６は、本発明の一実施の形態におけるプラズマディスプレイ装置２の回路ブロック図である。プラズマディスプレイ装置２は、パネル１００、画像信号処理回路４１、データ電極駆動回路９２、走査電極駆動回路４３、維持電極駆動回路４４、制御信号発生回路９５、および各回路ブロックに必要な電力を供給する電源回路４６を備えている。なお、本実施の形態に示すプラズマディスプレイ装置２には、背景技術で説明したプラズマディスプレイ装置１に備えられたパネル１０よりも大型のパネル１００が用いられているものとする。そのため、本実施の形態におけるプラズマディスプレイ装置２では、データ電極駆動回路９２を搭載したデータ電極駆動用プリント基板と制御信号発生回路９５を搭載した制御用プリント基板との間が、プラズマディスプレイ装置１におけるデータ電極駆動用プリント基板７３と制御用プリント基板７４との間よりも離れており、配線長もその分長くなっている。
【０１０１】
なお、本実施の形態に示すプラズマディスプレイ装置２は、制御信号発生回路９５およびデータ電極駆動回路９２に、制御信号の受け渡しをするための回路が備えられているが、それ以外の構成は背景技術で説明したプラズマディスプレイ装置１と同様であるものとする。
【０１０２】
次に、制御信号発生回路９５およびデータ電極駆動回路９２に備えられた制御信号の受け渡しをするための回路について説明する。図１７は、本発明の一実施の形態における制御信号発生回路９５およびデータ電極駆動回路９２の一部を概略的に示す図である。また、図１８は、本発明の一実施の形態におけるパラレルシリアル変換回路９３における動作の一例を示すタイミングチャートであり、図１９は、本発明の一実施の形態におけるシリアルパラレル変換回路９４における動作の一例を示すタイミングチャートである。なお、図１７では、説明を簡略化するために、データ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７の制御信号の受け渡しに使用する回路のみを示し、その他の回路は省略する。また、図１８には、パラレルシリアル変換回路９３において制御信号ＤＴＡ’’（５：０）をパラレルシリアル変換するときのタイミングチャートを例に挙げて示し、図１９には、パラレルシリアル変換回路９３から出力されるシリアル信号ＤＴＰ’（３）をシリアルパラレル変換回路９４においてシリアルパラレル変換するときのタイミングチャートを例に挙げて示す。
【０１０３】
制御信号発生回路９５は、クロック変調回路８５と、第１の同期回路であるＦＦ８２と、第２の同期回路であるＦＦ８３と、パラレルシリアル変換回路９３とを有する。
【０１０４】
また、データ電極駆動回路９２は、クロック変調回路８６と、シリアルパラレル変換回路９４と、第３の同期回路であるＦＦ８４とを有する。
【０１０５】
なお、図１７に示すＦＦ８２、ＦＦ８３、ＦＦ８４は図９に示したＦＦ５３と同じものであり、パラレルシリアル変換回路９３およびシリアルパラレル変換回路９４も、図１１に示したパラレルシリアル変換回路６５およびシリアルパラレル変換回路６６と実質的に等しいものとする。
【０１０６】
図１７に示すクロック変調回路８５は、図９に示したクロック変調回路５２と実質的に同じものであり、制御信号発生回路９５において発生した第１のクロック信号であるクロック信号ＣＫａを周波数変調し、第２のクロック信号であるクロック信号ＣＫｂを発生する。なお、本実施の形態では、クロック信号ＣＫａを３０ＭＨｚとし、クロック変調回路８５は、その周波数の−３％以上＋３％以下の範囲で出力信号の周波数を変移させる構成とする。すなわち、クロック変調回路８５は、２９．１ＭＨｚから３０．９ＭＨｚの範囲で変移するクロック信号ＣＫｂを発生するものとする。しかし、本発明は何らこの構成に限定されるものではなく、パネルの仕様や各回路の構成および電磁波ノイズの発生量等に応じて最適な数値に設定することが望ましい。
【０１０７】
第１の同期回路であるＦＦ８２は、図９に示したＦＦ５３と同じものであり、各ＦＦ８２（以下、１つ目のＦＦ８２を「ＦＦ（１ａ）８２」、２つ目のＦＦ８２を「ＦＦ（２ａ）８２」というように記す。ここでは、ＦＦ（１ａ）８２〜ＦＦ（３ａ）８２を例に挙げて示す）の各クロック入力端子ＣＫｉｎにはクロック変調回路８５が発生したクロック信号ＣＫｂを入力し、各データ入力端子Ｄｉｎにはそれぞれ制御信号ＤＴＡ（５：０）、制御信号ＤＴＢ（５：０）、制御信号ＤＴＣ（５：０）を入力する。これにより、ＦＦ８２（ＦＦ（１ａ）８２〜ＦＦ（３ａ）８２）は、それぞれ変調後制御信号ＤＴＡ’（５：０）、変調後制御信号ＤＴＢ’（５：０）、変調後制御信号ＤＴＣ’（５：０）を出力する。したがって、制御信号ＤＴＡ’（５：０）、制御信号ＤＴＢ’（５：０）、制御信号ＤＴＣ’（５：０）は、第２のクロック信号であるクロック信号ＣＫｂに同期した信号となる。
【０１０８】
第２の同期回路であるＦＦ８３は、図９に示したＦＦ５３と同じものであり、各ＦＦ８３（以下、１つ目のＦＦ８３を「ＦＦ（１ｂ）８３」、２つ目のＦＦ８３を「ＦＦ（２ｂ）８３」というように記す。ここでは、ＦＦ（１ｂ）８３〜ＦＦ（３ｂ）８３を例に挙げて示す）の各クロック入力端子ＣＫｉｎに第１のクロック信号であるクロック信号ＣＫａを入力し、各データ入力端子Ｄｉｎにはそれぞれ変調後制御信号ＤＴＡ’（５：０）、変調後制御信号ＤＴＢ’（５：０）、変調後制御信号ＤＴＣ’（５：０）を入力する。これにより、ＦＦ（１ｂ）８３〜ＦＦ（３ｂ）８３は、それぞれ制御信号ＤＴＡ’’（５：０）、制御信号ＤＴＢ’’（５：０）、制御信号ＤＴＣ’’（５：０）を出力する。この、制御信号ＤＴＡ’’（５：０）、制御信号ＤＴＢ’’（５：０）、制御信号ＤＴＣ’’（５：０）は、周波数変調していないクロック信号ＣＫａに同期した信号であるため、それぞれ制御信号ＤＴＡ（５：０）、制御信号ＤＴＢ（５：０）、制御信号ＤＴＣ（５：０）に実質的に等しい信号となる。
【０１０９】
なお、図１７には、ＦＦ８２とＦＦ８３とを直結する構成を示しているが、ＦＦ８２とＦＦ８３との間にはその他の回路が挿入されていてもかまわない。
【０１１０】
また、本実施の形態では、ＦＦ（１ａ）８２〜ＦＦ（３ａ）８２を用いて、制御信号ＤＴＡ（５：０）、制御信号ＤＴＢ（５：０）、制御信号ＤＴＣ（５：０）の各制御信号をクロック信号ＣＫｂに同期した信号に一旦周波数変調しているが、これにより、制御信号発生回路９５において発生する電磁波ノイズを低減することができる。
【０１１１】
パラレルシリアル変換回路９３は、制御信号ＤＴＡ’’（５：０）をシリアル信号ＤＴＰ’（３）に、制御信号ＤＴＢ’’（５：０）をシリアル信号ＤＴＰ’（２）に、制御信号ＤＴＣ’’（５：０）をシリアル信号ＤＴＰ’（１）に、それぞれパラレルシリアル変換する。このパラレルシリアル変換された３ビットの信号にクロック信号ＣＫａをＤＴＰ’（０）として加えた４ビットの信号ＤＴＰ’（３：０）が、制御信号発生回路９５からデータ電極駆動回路９２へ（具体的には、パラレルシリアル変換回路９３を搭載したプリント基板からシリアルパラレル変換回路９４を搭載したプリント基板に）送信される。
【０１１２】
シリアルパラレル変換回路９４は、シリアル信号ＤＴＰ’（３）をパラレル信号ＤＴＰ３’（５：０）に、シリアル信号ＤＴＰ’（２）をパラレル信号ＤＴＰ２’（５：０）に、シリアル信号ＤＴＰ’（１）をパラレル信号ＤＴＰ１’（５：０）に、それぞれシリアルパラレル変換する。
【０１１３】
クロック変調回路８６は、図９に示したクロック変調回路５２と実質的に同じものであり、パラレルシリアル変換回路９３から信号ＤＴＰ’（０）として送信されてくる第１のクロック信号であるクロック信号ＣＫａを周波数変調し、第２のクロック信号を発生する。なお、クロック変調回路８６はクロック変調回路８５と同様にクロック信号ＣＫａを周波数変調するように設定されているものとする。したがって、クロック変調回路８６が出力する第２のクロック信号は、実質的にクロック変調回路８５が出力するクロック信号ＣＫｂに等しく、以下、クロック変調回路８６が出力するクロック信号もクロック信号ＣＫｂと記す。しかし、本発明は何らこの構成に限定されるものではなく、パネルの仕様や各回路の構成および電磁波ノイズの発生量等に応じて、クロック変調回路８５とクロック変調回路８６とを互いに異なる設定にしてもかまわない。
【０１１４】
第３の同期回路であるＦＦ８４は、図９に示したＦＦ５３と同じものであり、各ＦＦ８４（以下、１つ目のＦＦ８４を「ＦＦ（１ｃ）８４」、２つ目のＦＦ８４を「ＦＦ（２ｃ）８４」というように記す。ここでは、ＦＦ（１ｃ）８４〜ＦＦ（３ｃ）８４を例に挙げて示す）の各クロック入力端子ＣＫｉｎに第２のクロック信号であるクロック信号ＣＫｂを入力し、各データ入力端子Ｄｉｎにはそれぞれパラレル信号ＤＴＰ３’（５：０）、パラレル信号ＤＴＰ２’（５：０）、パラレル信号ＤＴＰ１’（５：０）を入力する。これにより、ＦＦ（１ｃ）８４〜ＦＦ（３ｃ）８４は、パラレル信号ＤＴＰ３’（５：０）、パラレル信号ＤＴＰ２’（５：０）、パラレル信号ＤＴＰ１’（５：０）の位相をそれぞれ互いに揃え、クロック信号ＣＫｂに同期した信号にして出力する。そのため、ＦＦ（１ｃ）８４〜ＦＦ（３ｃ）８４が出力する各信号は、それぞれが、周波数変調された変調後制御信号ＤＴＡ’（５：０）、変調後制御信号ＤＴＢ’（５：０）、変調後制御信号ＤＴＣ’（５：０）に実質的に等しい信号となる。そして、この信号を、制御信号として後段のデータ電極駆動ＩＣ４７に入力する。
【０１１５】
次にタイミングチャートを用いて各回路の動作を説明する。
【０１１６】
まず、制御信号ＤＴＡ’’（５：０）をシリアル信号ＤＴＰ’（３）にパラレルシリアル変換する動作を、図１８を用いて説明する。
【０１１７】
パラレルシリアル変換回路９３では、クロック信号ＣＫａを基準タイミング信号として使用する。そして、制御信号ＤＴＡ’’（５：０）の周波数に、制御信号ＤＴＡ’’（５：０）を構成するビット信号の数に１を加えた数（本実施の形態では、７）を乗算した周波数のタイミング信号（以下、「クロック信号ＣＫｄ」と記す）を、クロック信号ＣＫａにもとづき作成する。例えば、制御信号ＤＴＡ’’（５：０）が３０ＭＨｚであれば、それを７倍した２１０ＭＨｚのクロック信号ＣＫｄを発生する。
【０１１８】
パラレルシリアル変換回路９３は、７入力１出力のセレクター（図示せず）を備えており、７つの入力端子のそれぞれに、「Ｈｅａｄｅｒ」、制御信号ＤＴＡ’’（５）、制御信号ＤＴＡ’’（４）、制御信号ＤＴＡ’’（３）、制御信号ＤＴＡ’’（２）、制御信号ＤＴＡ’’（１）、制御信号ＤＴＡ’’（０）を入力する。
【０１１９】
そして、７入力１出力のセレクターの各入力端子と出力端子とを接続するセレクター内部のスイッチを、クロック信号ＣＫｄに同期して順番に切換える動作を繰り返す。これにより、図１８に示すように、制御信号ＤＴＡ’’（５：０）の各ビット情報および「Ｈｅａｄｅｒ」を時間的に直列に配置した１ビットの信号であるシリアル信号ＤＴＰ’（３）を作成することができる。
【０１２０】
そして、パラレルシリアル変換回路９３は、図示はしないが、上述と同様に、制御信号ＤＴＢ’’（５：０）をパラレルシリアル変換してシリアル信号ＤＴＰ’（２）を作成し、制御信号ＤＴＣ’’（５：０）をパラレルシリアル変換してシリアル信号ＤＴＰ’（１）を作成する。
【０１２１】
なお、本実施の形態では、ＦＦ８３において、制御信号ＤＴＡ’’（５：０）、制御信号ＤＴＢ’’（５：０）、制御信号ＤＴＣ’’（５：０）をクロック信号ＣＫａに同期した信号にし、かつパラレルシリアル変換回路９３におけるパラレルシリアル変換動作をクロック信号ＣＫａから発生したクロック信号ＣＫｄにもとづき行っているので、シリアル信号ＤＴＰ’（３）、シリアル信号ＤＴＰ’（２）、シリアル信号ＤＴＰ’（１）の各信号は、周波数に関するゆらぎが実質的にない信号となっている。
【０１２２】
そして、パラレルシリアル変換回路９３は、基準タイミング信号として使用したクロック信号ＣＫａをＤＴＰ’（０）とし、上述のシリアル信号ＤＴＰ’（３）〜シリアル信号ＤＴＰ’（１）とあわせて４ビットの信号ＤＴＰ’（３：０）をシリアルパラレル変換回路９４に向けて出力する。
【０１２３】
なお、このときに小振幅差動信号方式（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）を用いて信号ＤＴＰ’（３：０）を伝送してもよい。これにより伝送時の信号振幅を小さくするとともに伝送に用いる配線数を削減することができる。
【０１２４】
次に、シリアル信号ＤＴＰ’（３）をシリアルパラレル変換する動作を、図１９を用いて説明する。
【０１２５】
シリアルパラレル変換回路９４は、まず、ＤＴＰ’（０）（本実施の形態では、クロック信号ＣＫａ）から、クロック信号ＣＫｄと同じ周波数のタイミング信号を作成する。なお、このタイミング信号と、パラレルシリアル変換回路９３において作成したクロック信号ＣＫｄとは実質的に同じ信号となるので、以下、このタイミング信号もクロック信号ＣＫｄと記す。
【０１２６】
次に、シリアルパラレル変換回路９４は、図１３に示したシリアルパラレル変換回路６６と同様に、ＤＴＰ’（０）をクロック信号ＣＫｄで１周期遅延したタイミング信号、２周期遅延したタイミング信号、・・・、というように、６周期遅延したタイミング信号までの６つのタイミング信号を作成する。あわせて、内部に備えたタイミング調整回路は、６つのタイミング信号のそれぞれが、シリアル信号ＤＴＰ’（３）の各データとタイミングが揃うように「Ｈｅａｄｅｒ」にもとづきＤＴＰ’（０）の位相を調整する（図示せず）。
【０１２７】
シリアルパラレル変換回路９４は、図１３に示したシリアルパラレル変換回路６６と同様に、フリップフロップ回路を複数備えており（図示せず）そのうちの６つのフリップフロップ回路のそれぞれに、シリアル信号ＤＴＰ’（３）を入力するとともに、上述の６つのタイミング信号をトリガー信号として入力する。
【０１２８】
これにより、それら６つのフリップフロップ回路は、図１９に示すように、シリアル信号ＤＴＰ’（３）から、ＤＴＰ３’（５）、ＤＴＰ３’（４）、ＤＴＰ３’（３）、ＤＴＰ３’（２）、ＤＴＰ３’（１）、ＤＴＰ３’（０）の６ビットの信号を出力する。このＤＴＰ３’（５）〜ＤＴＰ３’（０）の各信号はそれぞれ制御信号ＤＴＡ’’（５）〜制御信号ＤＴＡ’’（０）の各信号に実質的に等しい。ただし、このＤＴＰ３’（５）〜ＤＴＰ３’（０）は、図１９に示すように、各ビット毎に位相がずれた信号である。このようにして、シリアルパラレル変換回路９４は、シリアル信号ＤＴＰ’（３）を６ビットのパラレル信号ＤＴＰ３’（５：０）にシリアルパラレル変換する。
【０１２９】
そして、図示はしないが、シリアルパラレル変換回路９４は、上述と同様の動作で、シリアル信号ＤＴＰ’（２）を６ビットのパラレル信号ＤＴＰ２’（５：０）と３ビットの遅延情報Ｂ（２：０）に変換し、シリアル信号ＤＴＰ’（１）を６ビットのパラレル信号ＤＴＰ１’（５：０）と３ビットの遅延情報Ｃ（２：０）に変換する。
【０１３０】
このように、本実施の形態では、パラレルシリアル変換回路９３においては、周波数に関して実質的にゆらぎのないシリアル信号ＤＴＰ’（３：１）を発生し、同じく周波数に関して実質的にゆらぎのない信号ＤＴＰ’（０）（クロック信号ＣＫａ）とあわせてパラレルシリアル変換回路９３からシリアルパラレル変換回路９４に伝送する。そして、シリアルパラレル変換回路９４においては、その信号ＤＴＰ’（０）を用いてシリアル信号ＤＴＰ’（３：１）をシリアルパラレル変換する。したがって、シリアルパラレル変換回路９４においてシリアルパラレル変換を行う際に、信号ＤＴＰ’（０）の立上がりエッジ（または立下がりエッジ）に対して許容されるシリアル信号ＤＴＰ’（３：１）の遅延時間のばらつきを、図１０に示した従来技術の構成と比較して大きくすることができる。これにより、本実施の形態では、制御信号発生回路９５からデータ電極駆動回路９２に制御信号を伝送するときに生じる遅延時間によりシリアルパラレル変換回路９４において発生するおそれのあるラッチミスを、従来技術と比較して低減することができる。
【０１３１】
次に、シリアルパラレル変換回路９４の後段に設けた第３の同期回路であるＦＦ（１ｃ）８４に、パラレル信号ＤＴＰ３’（５：０）を入力するとともに、クロック変調回路８６が発生した第２のクロック信号であるクロック信号ＣＫｂを入力する。これにより、ＦＦ（１ｃ）８４は、図１９に示すように、クロック信号ＣＫｂに同期してパラレル信号ＤＴＰ３’（５：０）の各ビット信号の位相を互いに揃えて出力する。したがって、この出力信号は、ＦＦ（１ａ）８２が出力する変調後制御信号ＤＴＡ’（５：０）に実質的に等しい信号となる。
【０１３２】
同様に、ＦＦ（２ｃ）８４に、パラレル信号ＤＴＰ２’（５：０）を入力するとともにクロック信号ＣＫｂを入力する。これにより、ＦＦ（２ｃ）８４は、クロック信号ＣＫｂに同期してパラレル信号ＤＴＰ２’（５：０）の各ビット信号の位相を互いに揃えて出力する。したがって、この出力信号は、ＦＦ（１ｂ）８２が出力する変調後制御信号ＤＴＢ’（５：０）に実質的に等しい信号となる。
【０１３３】
同様に、ＦＦ（３ｃ）８４に、パラレル信号ＤＴＰ１’（５：０）を入力するとともにクロック信号ＣＫｂを入力する。これにより、ＦＦ（３ｃ）８４は、クロック信号ＣＫｂに同期してパラレル信号ＤＴＰ１’（５：０）の各ビット信号の位相を互いに揃えて出力する。したがって、この出力信号は、ＦＦ（１ｃ）８２が出力する変調後制御信号ＤＴＣ’（５：０）に実質的に等しい信号となる。
【０１３４】
したがって、ＦＦ（１ｃ）８４〜ＦＦ（３ｃ）８４から出力される信号を、制御信号としてデータ電極駆動ＩＣ（１）４７〜データ電極駆動ＩＣ（３）４７のそれぞれに入力することで、従来技術で説明した図９の構成と同様に、各データ電極駆動ＩＣ４７から出力する書込みパルスを周波数変調することができ、データ電極駆動回路９２が書込みパルスを出力するときに発生する電磁波ノイズのエネルギーを、周波数変調時の周波数帯域で分散させ、電磁波ノイズの最大値を低減することができる。
【０１３５】
以上示したように、本実施の形態では、周波数に関して実質的にゆらぎのないシリアル信号ＤＴＰ’（３：１）と信号ＤＴＰ’（０）（クロック信号ＣＫａ）とをパラレルシリアル変換回路９３からシリアルパラレル変換回路９４に伝送し、シリアルパラレル変換回路９４では、信号ＤＴＰ’（０）を用いてシリアル信号ＤＴＰ’（３：１）をシリアルパラレル変換する。したがって、シリアルパラレル変換回路９４においてシリアルパラレル変換を行う際に、信号ＤＴＰ’（０）の立上がりエッジ（または立下がりエッジ）に対して許容されるシリアル信号ＤＴＰ’（３：１）の遅延時間のばらつきを、図１０に示した従来技術の構成と比較して大きくすることができる。すなわち、大画面化されたパネル１００を備え、回路間の配線長が比較的長いプラズマディスプレイ装置２におけるシリアルパラレル変換回路９４において、従来技術と比較してラッチミスの発生を低減してシリアルパラレル変換を行うことができる。これにより、大画面化されたパネル１００を備えたプラズマディスプレイ装置２においても、データ電極駆動ＩＣ４７の動作を安定にしつつ、書込みパルスに周波数に関するゆらぎを設けて書込みパルスによって発生する電磁波ノイズの最大値を低減することが可能となる。
【０１３６】
なお、本実施の形態では、第１の同期回路、第２の同期回路、第３の同期回路に、フリップフロップ回路を用いる構成を説明したが、本発明は何らこの構成に限定されるものではなく、その他の回路の回路を用いる構成であってもよい。
【０１３７】
なお、本実施の形態では、クロック変調回路８５、クロック変調回路８６において、クロック信号ＣＫａを−３％以上＋３％以下の範囲で周波数変調したクロック信号ＣＫｂを発生する構成を説明したが、本発明は何らこの数値に限定されるものではない。クロック変調回路８５、クロック変調回路８６において行う周波数変調の範囲は、各回路の特性や制御信号の周波数、電磁波ノイズの発生量等に応じて最適に設定することが望ましい。また、クロック変調回路８５が出力するクロック信号ＣＫｂを制御用プリント基板７４からデータ電極駆動用プリント基板７３へ送信してデータ電極駆動用プリント基板７３内で用い、クロック変調回路８６を省略する構成であってもよい。
【０１３８】
なお、本実施の形態では、プラズマディスプレイ装置２がデータ電極駆動ＩＣ４７を３６個備えているものとするが、このようにデータ電極駆動ＩＣ４７の数が多いときには、必ずしも全ての書込みパルスを同じ周波数帯域で周波数変調しなくともよく、パネル１００の特性やデータ電極駆動回路９２の仕様等に応じて、周波数変調する周波数帯域に差を設けて書込みパルスを発生する構成としてもよい。
【０１３９】
なお、本実施の形態では、シリアルパラレル変換回路９４の直後にＦＦ８４を設ける構成を説明したが、例えば、シリアルパラレル変換回路９４とＦＦ８４との間にクロック信号ＣＫａに同期して動作するＦＦ８７を設ける構成とすることもできる。図２０は、本発明の一実施の形態における制御信号の受け渡しをするための回路の他の構成例を示す図である。例えば、図２０に示すように、シリアルパラレル変換回路９４とＦＦ８４との間にクロック信号ＣＫａに同期して動作するＦＦ８７を設ける構成では、パラレル信号ＤＴＰ３’（５：０）の各ビット信号の位相を、一旦クロック信号ＣＫａに同期して互いに揃えることができる。そして、互いに位相が揃ったＦＦ８７の出力信号を、ＦＦ８４においてクロック信号ＣＫｂに同期した変調後制御信号ＤＴＡ’（５：０）にすればよいので、データ電極駆動回路９２の動作をより安定にすることができる。
【０１４０】
なお、本実施の形態では、クロック変調回路８５、クロック変調回路８６が常に動作する構成を説明したが、例えば、クロック変調回路８５、クロック変調回路８６を任意に停止できるような構成としてもよい。図２１は、本発明の一実施の形態における制御信号の受け渡しをするための回路のさらに他の構成例を示す図である。例えば、図２１に示すように、ＦＦ８２に供給するクロック信号を、クロック信号ＣＫａとクロック変調回路８５が発生するクロック信号ＣＫｂとのいずれかに選択的に切換えることができる切換え回路８８と、ＦＦ８４に供給するクロック信号を、クロック信号ＣＫａとクロック変調回路８６が発生するクロック信号ＣＫｂとのいずれかに選択的に切換えることができる切換え回路８９を設ける構成としてもよい。
【０１４１】
なお、本実施の形態において示した具体的な各数値や信号の極性等は、単に実施の形態の一例を示したものに過ぎない。本発明はそれらの数値、構成等に何ら限定されるものではなく、各数値や各信号の極性等は、パネルの特性やプラズマディスプレイ装置の仕様等にあわせて最適に設定することが望ましい。また、各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。
【産業上の利用可能性】
【０１４２】
本発明は、大画面化されたパネルを備えたプラズマディスプレイ装置においても、データ電極駆動ＩＣの動作を安定にしつつ、書込みパルスによって発生する電磁波ノイズの最大値を低減することができるので、プラズマディスプレイ装置およびパネルの駆動方法として有用である。
【図面の簡単な説明】
【０１４３】
【図１】パネルの構造を示す分解斜視図
【図２】パネルの電極配列図
【図３】パネルの各電極に印加する駆動電圧波形図
【図４】従来技術におけるプラズマディスプレイ装置の回路ブロック図
【図５】従来技術におけるデータ電極駆動回路の構成を示す回路図
【図６】従来技術におけるデータ電極駆動ＩＣの構成を示す概略図
【図７】従来技術におけるプラズマディスプレイ装置の各駆動回路を搭載したプリント基板の配置の一例を示す平面図
【図８】電磁波ノイズの周波数特性を概略的に示す特性図
【図９】従来技術における書込みパルスを周波数変調するための回路の一構成例を概略的に示す図
【図１０】図９に示す回路構成において周波数変調した制御信号を概略的に示す図
【図１１】従来技術における制御信号の多重・分離を行う回路構成の概略図
【図１２】図１１に示すパラレルシリアル変換回路における動作の一例を示すタイミングチャート
【図１３】図１１に示すシリアルパラレル変換回路の構成の一例を示す回路図
【図１４】図１３に示すシリアルパラレル変換回路における動作の一例を示すタイミングチャート
【図１５】「ラッチミス」を説明するための概略図
【図１６】本発明の一実施の形態におけるプラズマディスプレイ装置の回路ブロック図
【図１７】本発明の一実施の形態における制御信号発生回路およびデータ電極駆動回路の一部を概略的に示す図
【図１８】本発明の一実施の形態におけるパラレルシリアル変換回路における動作の一例を示すタイミングチャート
【図１９】本発明の一実施の形態におけるシリアルパラレル変換回路における動作の一例を示すタイミングチャート
【図２０】本発明の一実施の形態における制御信号の受け渡しをするための回路の他の構成例を示す図
【図２１】本発明の一実施の形態における制御信号の受け渡しをするための回路のさらに他の構成例を示す図
【符号の説明】
【０１４４】
１，２    プラズマディスプレイ装置
１０，１００    パネル
２１    （ガラス製の）前面板
２２    走査電極
２３    維持電極
２４    表示電極対
２５，３３    誘電体層
２６    保護層
３１    背面板
３２    データ電極
３４    隔壁
３５    蛍光体層
４１    画像信号処理回路
４２，９２    データ電極駆動回路
４３    走査電極駆動回路
４４    維持電極駆動回路
４５，９５    制御信号発生回路
４６    電源回路
４７    データ電極駆動ＩＣ
４８    書込みパルス発生回路
４９    書込みパルス出力回路
５０    電力回収回路
５１    クランプ回路
５２，８５，８６    クロック変調回路
５３，６３，６４，８２，８３，８４，８７    ＦＦ（フリップフロップ回路）
６０    スイッチ回路
６１    変換器
６２    クロック逓倍回路
６５，９３    パラレルシリアル変換回路
６６，９４    シリアルパラレル変換回路
６７    タイミング調整回路
７０    家庭用電源取込み口
７１    走査電極駆動用プリント基板
７２    維持電極駆動用プリント基板
７３    データ電極駆動用プリント基板
７４    制御用プリント基板
７５    電源用プリント基板
７６，７７，７８    ＦＰＣ
８８，８９    切換え回路
Ｌ１    インダクタ
Ｃ１    コンデンサ
Ｄｉ１，Ｄｉ２    ダイオード
Ｑ１，Ｑ２，Ｑ３，Ｑ４，ＱＨ１〜ＱＨｍ，ＱＬ１〜ＱＬｍ    スイッチング素子
ＯＵＴ１〜ＯＵＴｍ    スイッチ回路
ＢＦ１〜ＢＦｍ，ＩＮＶ１〜ＩＮＶｍ    バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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