(57)【要約】【課題】セル電流のばらつきを低減することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、電源に一端が接続され、ダイオード接続された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタと並列に接続された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能なメモリセルと、電源に一端が接続され、ダイオード接続された第３のＭＯＳトランジスタと、第３のＭＯＳトランジスタと並列に接続された第４のＭＯＳトランジスタと、第４のＭＯＳトランジスタの他端と接地との間に接続され、第１の基準電圧がゲートに印加された第５のＭＯＳトランジスタと、第１のＭＯＳトランジスタの他端のセンス電圧と第３のＭＯＳトランジスタの他端の比較電圧とを比較し、この比較結果に応じた信号に応じた比較結果信号を出力するアンプ回路と、を備える。【選択図】図４
2010218622.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電圧を生成する第１の基準電圧源と、
電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端に他端が接続され、  ダイオード接続され、前記第１のＭＯＳトランジスタと並列に接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能なメモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第３のＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第３のＭＯＳトランジスタと並列に接続され、前記第３のＭＯＳトランジスタと同じサイズを有する第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準電圧がゲートに印加された第２導電型の第５のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端のセンス電圧および前記第３のＭＯＳトランジスタの他端の比較電圧が入力され、前記センス電圧と前記比較電圧とを比較し、この比較結果に応じた信号に応じた比較結果信号を出力するアンプ回路と、を備える
ことを特徴とする半導体記憶装置。
【請求項２】
前記第５のＭＯＳトランジスタの他端と前記接地との間で前記第５のＭＯＳトランジスタと並列に接続され、前記第５のＭＯＳトランジスタと同じサイズを有する第２導電型の第６のＭＯＳトランジスタを、さらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の基準電圧を生成する第１の基準電圧源と、
前記第１の基準電圧よりも低い第２の基準電圧を生成する第２の基準電圧源と、
電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端に他端が接続され、  ダイオード接続され、前記第１のＭＯＳトランジスタと並列に接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能なメモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第３のＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第３のＭＯＳトランジスタと並列に接続され、前記第３のＭＯＳトランジスタと同じサイズを有する第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準電圧がゲートに印加された第２導電型の第５のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第２の基準電圧がゲートに印加された第２導電型の第６のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記第５のＭＯＳトランジスタとの間に接続された第１の選択ＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記第６のＭＯＳトランジスタとの間に接続された第２の選択ＭＯＳトランジスタと、
前記第１の選択ＭＯＳトランジスタまたは前記第２の選択ＭＯＳトランジスタの何れかのみをオンした状態で、前記第１のＭＯＳトランジスタの他端のセンス電圧および前記第３のＭＯＳトランジスタの他端の比較電圧が入力され、前記センス電圧と前記比較電圧とを比較し、この比較結果に応じた信号に応じた比較結果信号を出力するアンプ回路と、を備える
ことを特徴とする半導体記憶装置。
【請求項４】
前記第１の基準電圧源は、
前記電源に一端が接続され、ダイオード接続された第１導電型の第１の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１の基準ＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第１の基準ＭＯＳトランジスタと並列に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の基準ＭＯＳトランジスタと、
前記第１の基準ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性トランジスタからなる第１のリファレンスセルと、
前記電源に一端が接続され、前記第１の基準ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第３の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第３の基準ＭＯＳトランジスタの他端に他端が接続され、前記第３の基準ＭＯＳトランジスタと並列に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第４の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、ダイオード接続され、前記第５のＭＯＳトランジスタのゲートにゲートが接続され、前記第５のＭＯＳトランジスタと同じサイズを有する第２導電型の第５の基準ＭＯＳトランジスタと、
前記第５の基準ＭＯＳトランジスタの他端と前記接地との間で前記第５の基準ＭＯＳトランジスタと並列に接続され、ダイオード接続され、前記第５の基準ＭＯＳトランジスタと同じサイズを有する第２導電型の第６の基準ＭＯＳトランジスタと、を有し、
前記第２の基準電圧源は、
前記電源に一端が接続され、ダイオード接続された第１導電型の第７の基準ＭＯＳトランジスタと、
前記第７の基準ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性トランジスタからなる第２のリファレンスセルと、
前記電源に一端が接続され、前記第７の基準ＭＯＳトランジスタのゲートにゲートが接続され、前記第７の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第８の基準ＭＯＳトランジスタと、
前記第８の基準ＭＯＳトランジスタの他端に一端が接続され、前記第６のＭＯＳトランジスタのゲートにゲートが接続され、ダイオード接続され、前記第６のＭＯＳトランジスタと同じサイズを有する第２導電型の第８の基準ＭＯＳトランジスタと、を有する
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の基準電圧源は、
前記電源に一端が接続され、ダイオード接続された第１導電型の第１の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１の基準ＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第１の基準ＭＯＳトランジスタと並列に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の基準ＭＯＳトランジスタと、
前記第１の基準ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性トランジスタからなる第１のリファレンスセルと、
前記電源に一端が接続され、前記第１の基準ＭＯＳトランジスタのゲートにゲートが接続され、ダイオード接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第３の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第３の基準ＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第３の基準ＭＯＳトランジスタと並列に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第４の基準ＭＯＳトランジスタと、
前記第４の基準ＭＯＳトランジスタの他端に一端が接続され、ダイオード接続され、前記第５のＭＯＳトランジスタのゲートにゲートが接続され、前記第５のＭＯＳトランジスタと同じサイズを有する第２導電型の第５の基準ＭＯＳトランジスタと、
前記第３の基準ＭＯＳトランジスタの他端と前記接地との間で前記第５の基準ＭＯＳトランジスタと並列に接続され、ダイオード接続され、前記第５の基準ＭＯＳトランジスタと同じサイズを有する第２導電型の第６の基準ＭＯＳトランジスタと、を有し、
前記第２の基準電圧源は、
前記電源に一端が接続され、ダイオード接続され、リファレンス回路を構成する第１導電型の第７の基準ＭＯＳトランジスタと、
前記第７の基準ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性トランジスタからなり、前記リファレンス回路を構成する第２のリファレンスセルと、
前記電源に一端が接続され、前記第７の基準ＭＯＳトランジスタのゲートにゲートが接続され、ダイオード接続され、前記第７の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第８の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第８の基準ＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第８の基準ＭＯＳトランジスタと並列に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有する第１導電型の第９の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、ダイオード接続され、前記第６のＭＯＳトランジスタのゲートにゲートが接続され、前記第６のＭＯＳトランジスタと同じサイズを有する第２導電型の第１０の基準ＭＯＳトランジスタと、
前記第８の基準ＭＯＳトランジスタの他端と前記接地との間で前記第１０の基準ＭＯＳトランジスタと並列に接続され、ダイオード接続され、前記第１０の基準ＭＯＳトランジスタと同じサイズを有する第２導電型の第１１の基準ＭＯＳトランジスタと、を有し、
前記第２の基準電圧源は、前記リファレンス回路を複数有し、何れかの前記リファレンス回路の前記第２のリファレンスセルに流れる電流が前記第８の基準ＭＯＳトランジスタと前記第１０の基準ＭＯＳトランジスタとの間に流れる電流よりも大きく設定され、残りの前記リファレンス回路の前記第２のリファレンスセルに流れる電流の値が０Ａに設定され、前記リファレンス回路のそれぞれの前記第２のリファレンスセルに流れる電流の値の和を、前記リファレンス回路の数で割った値が、前記第８の基準ＭＯＳトランジスタと前記第１０の基準ＭＯＳトランジスタとの間に流れる前記電流の値に等しい
ことを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、ＮＯＲ型フラッシュメモリ等の半導体記憶装置に関する。
【背景技術】
【０００２】
従来の駆動用半導体集積回路には、カレントコピー動作における電流のばらつきを抑えるために、基準電流を流すミラー元のＭＯＳトランジスタを大きくするか、もしくはＭＯＳトランジスタの数を多くするものがある（例えば、特許文献１、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２８３３３号公報
【特許文献２】特開２００４−２７１６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、セル電流のばらつきを低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体記憶装置は、
第１の基準電圧を生成する第１の基準電圧源と、
電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端に他端が接続され、  ダイオード接続され、前記第１のＭＯＳトランジスタと並列に接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能なメモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第３のＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第３のＭＯＳトランジスタと並列に接続され、前記第３のＭＯＳトランジスタと同じサイズを有する第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準電圧がゲートに印加された第２導電型の第５のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端のセンス電圧および前記第３のＭＯＳトランジスタの他端の比較電圧が入力され、前記センス電圧と前記比較電圧とを比較し、この比較結果に応じた信号に応じた比較結果信号を出力するアンプ回路と、を備える
ことを特徴とする。
【０００６】
本発明の他の態様に係る半導体記憶装置は、
第１の基準電圧を生成する第１の基準電圧源と、
前記第１の基準電圧よりも低い第２の基準電圧を生成する第２の基準電圧源と、
電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端に他端が接続され、  ダイオード接続され、前記第１のＭＯＳトランジスタと並列に接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能なメモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１のＭＯＳトランジスタと同じサイズを有する第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第３のＭＯＳトランジスタの他端に他端が接続され、ダイオード接続され、前記第３のＭＯＳトランジスタと並列に接続され、前記第３のＭＯＳトランジスタと同じサイズを有する第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準電圧がゲートに印加された第２導電型の第５のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第２の基準電圧がゲートに印加された第２導電型の第６のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記第５のＭＯＳトランジスタとの間に接続された第１の選択ＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記第６のＭＯＳトランジスタとの間に接続された第２の選択ＭＯＳトランジスタと、
前記第１の選択ＭＯＳトランジスタまたは前記第２の選択ＭＯＳトランジスタの何れかのみをオンした状態で、前記第１のＭＯＳトランジスタの他端のセンス電圧および前記第３のＭＯＳトランジスタの他端の比較電圧が入力され、前記センス電圧と前記比較電圧とを比較し、この比較結果に応じた信号に応じた比較結果信号を出力するアンプ回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明の一態様に係る半導体記憶装置によれば、セル電流のばらつきを低減することができる。
【図面の簡単な説明】
【０００８】
【図１】比較例となる半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００ａの回路構成の一例を示す図である。
【図２】多値データのメモリセルの理想のセル電流分布と、比較例における多値データのメモリセルのセル電流分布と、を示す図である。
【図３】ＭＯＳトランジスタのソース・ドレイン電流とＭＯＳトランジスタの面積との関係を示す図である。
【図４】本発明の一態様である実施例１に係る半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００の要部構成を示す回路図である。
【図５】ＭＯＳトランジスタの性能ばらつきの分布の一例を示す図である。
【図６】実施例１における多値データのメモリセルのセル電流分布を示す図である。
【図７】本発明の一態様である実施例２に係る半導体記憶装置２００の要部構成の一例を示す回路図である。
【図８】本発明の一態様である実施例３に係る半導体記憶装置３００の要部構成の一例を示す回路図である。
【図９】本発明の一態様である実施例４に係る半導体記憶装置４００の要部構成の一例を示す回路図である。
【図１０】多値データのメモリセルのセル電流とメモリセルのゲート電圧との関係を示す図である。
【図１１】比較例の多値データに対応するセル電流および比較電流と、温度との関係を示す図である。
【図１２】実施例４の多値データに対応するセル電流および比較電流と、温度との関係を示す図である。
【図１３】実施例１で説明した半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００と他のメモリを内蔵した半導体チップ１２０の一例を示す断面図である。
【図１４】携帯電話の内部構成の一例を示すブロック図である。
【発明を実施するための形態】
【０００９】
〔比較例〕
図１は、比較例となる半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００ａの回路構成の一例を示す図である。
【００１０】
図１に示すように、各基準電圧源１０１ａは、リファレンスセルに流れるリファレンスセル電流Ｉｒｅｆｃｅｌｌ１〜３に応じて、基準電圧ＶＲＥＦＮ１〜ＶＲＥＦ３を生成する。各比較電圧生成回路１０２ａは、基準電圧ＶＲＥＦＮ１〜ＶＲＥＦ３に応じて流れる比較電流Ｉｒｅｆ１〜３、比較電圧ＶＲＥＦ１〜ＶＲＥＦ３を生成する。
【００１１】
各アンプ回路１０４ａは、メモリセルに流れるセル電流Ｉｃｅｌｌに応じたセンス電圧ＶＳＡと比較電圧ＶＲＥＦ１〜３とを比較し、この比較結果に応じた信号に応じた比較結果信号を出力する。
【００１２】
半導体記憶装置１００ａは、各比較結果信号に基づいて、メモリセルに記憶された多値データを読み出す。
【００１３】
ここで、図２は、多値データのメモリセルの理想のセル電流分布と、比較例における多値データのメモリセルのセル電流分布と、を示す図である。  
図２に示すように、比較例のセル電流分布は、理想のセル電流分布と比較して、素子性能ばらつきにより、セル電流の分布が広がる。この場合、多値メモリのように、電流空間に複数のセル電流分布を配置する必要がある場合、多値化の弊害となる。
【００１４】
ここで、図３は、ＭＯＳトランジスタのソース・ドレイン電流とＭＯＳトランジスタの面積との関係を示す図である。  
図３に示すように、ソース・ドレイン電流やしきい値電圧等のＭＯＳトランジスタの性能のばらつきは、ＭＯＳトランジスタの面積（サイズ）Ｓ＝Ｌ（チャネル長）・Ｗ（チャネル幅）に、反比例することが知られている。
【００１５】
そこで、従来は、例えば、図１の半導体記憶装置１００ａにおいて、点線で囲まれるＭＯＳトランジスタのＬ・Ｗを大きくすることにより、性能ばらつきが小さくする手法が採られていた。
【００１６】
しかしながら、この手法では、Ｓ＝Ｌ・Ｗを大きくしても、Ｓ＝Ｌ・Ｗに対するばらつきσが飽和傾向にあり、ばらつき低減には限界があった。
【００１７】
このように、上記比較例の半導体記憶装置では、セル電流がばらつくという課題があった。
【００１８】
以下、出願人が見出した上記課題に対応して、本発明を適用した各実施例について図面を参照しながら説明する。
【００１９】
なお、以下の実施例では、第１導電型ＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型ＭＯＳトランジスタをｎＭＯＳトランジスタとして説明する。
【００２０】
しかし、同様の動作を実現するように、回路の極性を変更し、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型ＭＯＳトランジスタをｐＭＯＳトランジスタとしてもよい。
【実施例１】
【００２１】
図４は、本発明の一態様である実施例１に係る半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００の要部構成を示す回路図である。
【００２２】
図４に示すように、半導体記憶装置１００は、第１〜第３の基準電圧源１、２１、３１と、第１〜第３の比較電圧生成回路２、２２、３２と、ｐＭＯＳトランジスタ３ａ〜３ｅと、ｎＭＯＳトランジスタ３ｆ、３ｇと、メモリセル３ｈと、アンプ回路４と、を備える。
【００２３】
ｐＭＯＳトランジスタ３ａは、電源にソースが接続され、電圧ＳＥＮＢが印加されることによりオンするようになっている。
【００２４】
ｐＭＯＳトランジスタ３ｄは、電源にｐＭＯＳトランジスタ３ａ、３ｂを介してソースが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ３ｄのゲートは、ｐＭＯＳトランジスタ３ｂのゲートに接続されている。ｐＭＯＳトランジスタ３ｂとｐＭＯＳトランジスタ３ｄとは同じサイズを有する。
【００２５】
ｐＭＯＳトランジスタ３ｅは、電源にｐＭＯＳトランジスタ３ａ、３ｃを介してソースが接続され、ｐＭＯＳトランジスタ３ｄのドレインにドレインが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ３ｅのゲートは、ｐＭＯＳトランジスタ３ｃのゲートに接続されている。ｐＭＯＳトランジスタ３ｃとｐＭＯＳトランジスタ３ｅとは同じサイズを有する。このｐＭＯＳトランジスタ３ｅは、ｐＭＯＳトランジスタ３ｄと並列に接続され、このｐＭＯＳトランジスタ３ｄと同じサイズを有する。
【００２６】
ｎＭＯＳトランジスタ３ｆは、ｐＭＯＳトランジスタ３ｄ、３ｅのドレインにドレインが接続されている。このｎＭＯＳトランジスタ３ｆのしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【００２７】
ｎＭＯＳトランジスタ３ｇのゲートは、カラム選択線（図示せず）に接続され、このカラム選択線に印加される信号に応じてオンするようになっている。
【００２８】
メモリセル３ｈは、例えば、しきい値電圧が調整可能な不揮発性トランジスタ（例えば、浮遊ゲートに電子を注入する、或いは、電荷蓄積層としての窒化膜に電子をトラップさせることでしきい値調整可能なＥＥＰＲＯＭセル）により構成されている。このメモリセル３ｈは、ｎＭＯＳトランジスタ３ｆ、３ｇを介して、ｐＭＯＳトランジスタ３ｄ、３ｅの他端（ドレイン）と接地との間に接続されている。このメモリセル３ｈは、ゲートに読み出し電圧が印加されることにより、セル電流Ｉｃｅｌｌが流れる。
【００２９】
また、第１の基準電圧源１は、リファレンスセル電流Ｉｒｅｆｃｅｌｌ１に応じて第１の基準電圧ＶＲＥＦＮ１を生成するようになっている。この第１の基準電圧源１は、ｐＭＯＳトランジスタ（基準ＭＯＳトランジスタ）１ａ〜１ｅ、１ｊ〜１ｎと、ｎＭＯＳトランジスタ（基準ＭＯＳトランジスタ）１ｆ〜１ｉ、ｎＭＯＳトランジスタ１ｏ、１ｐと、リファレンスセル１ｇと、を有する。
【００３０】
ｐＭＯＳトランジスタ１ａは、電源にソースが接続され、電圧ＳＥＮＢが印加されることによりオンするようになっている。
【００３１】
ｐＭＯＳトランジスタ１ｄは、電源にｐＭＯＳトランジスタ１ａ、１ｂを介してソースが接続されている。このｐＭＯＳトランジスタ１ｄのゲートは、ｐＭＯＳトランジスタ１ｂのゲートに接続されている。ｐＭＯＳトランジスタ１ｂとｐＭＯＳトランジスタ１ｄとは同じサイズを有する。
【００３２】
ｐＭＯＳトランジスタ１ｅは、電源にｐＭＯＳトランジスタ１ａ、１ｃを介してソースが接続され、ｐＭＯＳトランジスタ１ｄのドレインにドレインが接続されている。このｐＭＯＳトランジスタ１ｅのゲートは、ｐＭＯＳトランジスタ１ｃのゲートおよびｐＭＯＳトランジスタ１ｄのゲートに接続されている。ｐＭＯＳトランジスタ１ｃとｐＭＯＳトランジスタ１ｅとは同じサイズを有する。このｐＭＯＳトランジスタ１ｅは、ｐＭＯＳトランジスタ１ｄと並列に接続され、このｐＭＯＳトランジスタ１ｄと同じサイズを有する。
【００３３】
ｎＭＯＳトランジスタ１ｈは、ｐＭＯＳトランジスタ１ｄのドレインにｎＭＯＳトランジスタ１ｆを介してソースが接続され、ダイオード接続され、ｎＭＯＳトランジスタ２ｈのゲートにゲートが接続され、ｎＭＯＳトランジスタ２ｈと同じサイズを有する。ｎＭＯＳトランジスタ１ｆは、ｎＭＯＳトランジスタ１ｈと同じサイズを有する。このｎＭＯＳトランジスタ１ｈのゲート電圧が第１の基準電圧ＶＲＥＦＮ１となる。
【００３４】
ｎＭＯＳトランジスタ１ｉは、ｐＭＯＳトランジスタ１ｄのドレインと接地との間でｎＭＯＳトランジスタ１ｈと並列に接続され、ダイオード接続され、ｎＭＯＳトランジスタ１ｈと同じサイズを有する。このｎＭＯＳトランジスタ１ｉとｐＭＯＳトランジスタ１ｄとの間には、ｎＭＯＳトランジスタ１ｇが接続されている。このｎＭＯＳトランジスタ１ｇは、ｎＭＯＳトランジスタ１ｆにゲートが接続され、ｎＭＯＳトランジスタ１ｈと同じサイズを有する。
【００３５】
ｐＭＯＳトランジスタ１ｊは、電源にソースが接続され、電圧ＳＥＮＢが印加されることによりオンするようになっている。
【００３６】
ｐＭＯＳトランジスタ１ｍは、電源にｐＭＯＳトランジスタ１ｊ、１ｋを介してソースが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ１ｍのゲートは、ｐＭＯＳトランジスタ１ｋのゲートおよびｐＭＯＳトランジスタ１ｄのゲートに接続されている。ｐＭＯＳトランジスタ１ｍとｐＭＯＳトランジスタ１ｋとは同じサイズを有する。
【００３７】
ｐＭＯＳトランジスタ１ｎは、電源にｐＭＯＳトランジスタ１ｊ、１ｌを介してソースが接続され、ｐＭＯＳトランジスタ１ｍのドレインにドレインが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ１ｎのゲートは、ｐＭＯＳトランジスタ１ｌのゲートに接続されている。ｐＭＯＳトランジスタ１ｎとｐＭＯＳトランジスタ１ｌとは同じサイズを有する。このｐＭＯＳトランジスタ１ｎは、ｐＭＯＳトランジスタ１ｍと並列に接続され、このｐＭＯＳトランジスタ１ｍと同じサイズを有する。
【００３８】
ｎＭＯＳトランジスタ１ｏは、ｐＭＯＳトランジスタ１ｍ、１ｎのドレインにドレインが接続されている。このｎＭＯＳトランジスタ１ｏのしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【００３９】
ｎＭＯＳトランジスタ１ｐのゲートは、読み出し動作時に活性化される信号（図示せず）に接続され、読み出し動作においてオンするようになっている。
【００４０】
リファレンスセル１ｑは、例えば、しきい値電圧が調整可能な不揮発性トランジスタ（例えば、浮遊ゲートに電子を注入する、或いは、電荷蓄積層としての窒化膜に電子をトラップさせることでしきい値調整可能なＥＥＰＲＯＭセル）により構成されている。このリファレンスセル１ｑは、ｎＭＯＳトランジスタ１ｏ、１ｐを介して、ｐＭＯＳトランジスタ１ｍ、１ｎのドレインと接地との間に接続されている。このリファレンスセル１ｑは、ゲートに電圧が印加されることにより、リファレンスセル電流Ｉｒｅｆｃｅｌｌ１が流れる。
【００４１】
また、第２の基準電圧源２１は、第１の基準電圧源１と同様の回路構成を有する。この第２の基準電圧源２１は、リファレンスセル電流Ｉｒｅｆｃｅｌｌ２に応じて第１の基準電圧ＶＲＥＦＮ１よりも低い第２の基準電圧ＶＲＥＦＮ２を生成するようになっている。
【００４２】
また、第３の基準電圧源３１は、第１の基準電圧源１と同様の回路構成を有する。この第３の基準電圧源３１は、リファレンスセル電流Ｉｒｅｆｃｅｌｌ３に応じて第２の基準電圧ＶＲＥＦＮ２よりも低い第３の基準電圧ＶＲＥＦＮ３を生成するようになっている。
【００４３】
第１の比較電圧生成回路２は、第１の基準電圧源ＶＲＥＦＮ１に応じて流れる比較電流Ｉｒｅｆ１に応じて、第１の比較電圧ＶＲＥＦ１を生成するようになっている。この第１の比較電圧生成回路２は、ｐＭＯＳトランジスタ２ａ〜２ｅと、ｎＭＯＳトランジスタ２ｆ〜２ｉと、を有する。
【００４４】
ｐＭＯＳトランジスタ２ａは、電源にソースが接続され、電圧ＳＥＮＢが印加されることによりオンするようになっている。
【００４５】
ｐＭＯＳトランジスタ２ｄは、電源にｐＭＯＳトランジスタ２ａ、２ｂを介してソースが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ２ｄのゲートは、ｐＭＯＳトランジスタ２ｂのゲートに接続されている。ｐＭＯＳトランジスタ２ｄとｐＭＯＳトランジスタ２ｂとは同じサイズを有する。また、ｐＭＯＳトランジスタ２ｄと既述のｐＭＯＳトランジスタ３ｄとは、同じサイズを有する。
【００４６】
ｐＭＯＳトランジスタ２ｅは、電源にｐＭＯＳトランジスタ２ａ、２ｃを介してソースが接続され、ｐＭＯＳトランジスタ２ｄのドレインにドレインが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ２ｅのゲートは、ｐＭＯＳトランジスタ２ｃのゲートおよびｐＭＯＳトランジスタ２ｄのゲートに接続されている。ｐＭＯＳトランジスタ２ｃとｐＭＯＳトランジスタ２ｅとは同じサイズを有する。このｐＭＯＳトランジスタ２ｅは、ｐＭＯＳトランジスタ２ｄと並列に接続され、このｐＭＯＳトランジスタ２ｄと同じサイズを有する。
【００４７】
ｎＭＯＳトランジスタ２ｈは、ｐＭＯＳトランジスタ２ｄのドレインにｎＭＯＳトランジスタ２ｆを介してソースが接続され、ｎＭＯＳトランジスタ１ｈのゲートにゲートが接続され、ダイオード接続されている。すなわち、ｎＭＯＳトランジスタ２ｈのゲートには第１の基準電圧ＶＲＥＦＮ１が印加される。このｎＭＯＳトランジスタ２ｈは、ｎＭＯＳトランジスタ１ｈと同じサイズを有する。また、ｎＭＯＳトランジスタ２ｆは、ｎＭＯＳトランジスタ２ｈと同じサイズを有する。
【００４８】
ｎＭＯＳトランジスタ２ｉは、ｐＭＯＳトランジスタ２ｄのドレインと接地との間でｎＭＯＳトランジスタ２ｈと並列に接続され、ダイオード接続され、ｎＭＯＳトランジスタ２ｈと同じサイズを有する。このｎＭＯＳトランジスタ２ｉとｐＭＯＳトランジスタ２ｄとの間には、ｎＭＯＳトランジスタ２ｇが接続されている。このｎＭＯＳトランジスタ２ｇは、ｎＭＯＳトランジスタ２ｆにゲートが接続され、ｎＭＯＳトランジスタ２ｈと同じサイズを有する。
【００４９】
このような構成を有する第１の比較電圧生成回路２は、ｐＭＯＳトランジスタ２ｄとｎＭＯＳトランジスタ２ｆとの間に流れる比較電流Ｉｒｅｆ１に応じて、ｐＭＯＳトランジスタ２ｄのドレインの電圧を、第１の比較電圧ＶＲＥＦ１として出力する。
【００５０】
また、第２の比較電圧生成回路２２は、第１の比較電圧生成回路２と同様の回路構成を有する。  この第２の比較電圧生成回路２２は、第２の基準電圧源ＶＲＥＦＮ２に応じて流れる比較電流Ｉｒｅｆ２に応じて、第２の比較電圧ＶＲＥＦ２を生成するようになっている。
【００５１】
また、第３の比較電圧生成回路３２は、第１の比較電圧生成回路２と同様の回路構成を有する。  この第３の比較電圧生成回路３２は、第３の基準電圧源ＶＲＥＦＮ３に応じて流れる比較電流Ｉｒｅｆ３に応じて、第３の比較電圧ＶＲＥＦ３を生成するようになっている。
【００５２】
なお、ここでは、比較電流Ｉｒｅｆ１＞比較電流Ｉｒｅｆ２＞比較電流Ｉｒｅｆ３の関係にあるものとする。
【００５３】
また、第１のアンプ回路４は、ｐＭＯＳトランジスタ３ｄのドレインのセンス電圧ＶＳＡおよびｐＭＯＳトランジスタ２ｄのドレインの第１の比較電圧Ｖｒｅｆ１が入力されるようになっている。この第１のアンプ回路４は、センス電圧ＶＳＡと第１の比較電圧ＶＲＥＦ１とを比較し、この比較結果に応じた信号に応じた第１の比較結果信号を出力する。
【００５４】
また、第２のアンプ回路２４は、センス電圧ＶＳＡおよび第２の比較電圧Ｖｒｅｆ２が入力されるようになっている。この第２のアンプ回路２４は、センス電圧ＶＳＡと第２の比較電圧ＶＲＥＦ２とを比較し、この比較結果に応じた信号に応じた第２の比較結果信号を出力する。
【００５５】
また、第３のアンプ回路３４は、センス電圧ＶＳＡおよび第３の比較電圧Ｖｒｅｆ３が入力されるようになっている。この第３のアンプ回路３４は、センス電圧ＶＳＡと第３の比較電圧ＶＲＥＦ３とを比較し、この比較結果に応じた信号に応じた第３の比較結果信号を出力する。
【００５６】
以上のような構成を有する半導体記憶装置１００は、該第１〜第３の比較結果信号に基づいて、メモリセル３ｈに記憶された多値データを読み出し、書き込み動作、ベリファイ動作する。
【００５７】
ここで、図５は、ＭＯＳトランジスタの性能ばらつきの分布の一例を示す図である。また、図６は、実施例１における多値データのメモリセルのセル電流分布を示す図である。
【００５８】
図５に示すように、中心極限定理においては、大きさｎの無作為標本に基づく標本平均Ｘが平均μ、標準偏差σのある分布に従うならば、標本平均Ｘは、ｎが無限に大きくなるとき、平均μ、標準偏差σ／√n の正規分布に近づく。
【００５９】
すなわち、１つのＭＯＳトランジスタを複数に分割することにより、ＭＯＳトランジスタの性能のばらつきの影響を低減することができる。
【００６０】
既述のように、半導体記憶装置１００は、複数個のｐＭＯＳトランジスタ３ｂ〜３ｅを有するため、セル電流ＩｃｅｌｌへのＭＯＳトランジスタの性能ばらつきの影響を低減することができる（図６）。
【００６１】
同様に、半導体記憶装置１００の第１〜第３の比較電圧生成回路２、２２、３２は、複数のＭＯＳトランジスタを有するため、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３への影響を低減することができる（図６）。
【００６２】
半導体記憶装置１００は、このようにＭＯＳトランジスタの性能ばらつきの影響が低減されたセル電流Ｉｃｅｌｌおよび比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３に基づいて、ベリファイ動作すると、多値化されたデータに対応するセル電流の分布は、理想に近づくことになる（図６）。
【００６３】
なお、第１〜第３の比較電圧生成回路２、２２、３２は、それぞれ、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３を生成する。このため、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３がばらつく方向は、連動しない。
【００６４】
以上のように、本実施例に係る半導体記憶装置によれば、セル電流のばらつきを低減することができる。
【実施例２】
【００６５】
実施例１では、既述のように、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３がばらつく方向は、連動しない。これにより、隣接する比較電流の間が狭くなる場合がある。この場合、隣接するセル電流の分布の間隔が狭くなってしまう。これにより、多値データの設定が困難になる場合がある。
【００６６】
例えば、図６において、比較電流Ｉｒｅｆ１が小さくなる方向にばらついた場合、比較電流Ｉｒｅｆ１との関係で書き込まれるデータ“１０”に対応するセル電流の分布は、下の方向にずれる。一方、比較電流Ｉｒｅｆ２が大きくなる方向にばらついた場合、比較電流Ｉｒｅｆ２との関係で書き込まれるデータ“０１”に対応するセル電流の分布は、上方向にずれる。
【００６７】
これにより、データ“１０”に対応するセル電流の分布とデータ“０１”に対応するセル電流の分布との間が狭くなる。
【００６８】
そこで、本実施例２では、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３がばらつく方向を連動させて、多値データの設定を有利にするための構成について述べる。
【００６９】
図７は、本発明の一態様である実施例２に係る半導体記憶装置２００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００７０】
図７に示すように、半導体記憶装置２００は、第１〜第３の基準電圧源１、２１、３１と、比較電圧生成回路２０２と、ｐＭＯＳトランジスタ３ａ〜３ｅと、ｎＭＯＳトランジスタ３ｆ、３ｇと、メモリセル３ｈと、アンプ回路４と、を備える。
【００７１】
比較電圧生成回路２０２には、第１〜第３の基準電圧源１、２１、３１が生成した第１〜第３の基準電圧ＶＲＥＦＮ１〜３が入力されるようになっている。半導体記憶装置２００のその他の構成は、実施例１の半導体記憶装置１００と同様である。
【００７２】
この比較電圧生成回路２０２は、第１〜３の基準電圧源ＶＲＥＦＮ１〜３に応じて流れる比較電流Ｉｒｅｆ１〜３に応じて、第１〜３の比較電圧ＶＲＥＦ１〜３を生成するようになっている。この比較電圧生成回路２０２は、実施例１の第１の比較電圧生成回路２と比較して、２２ｆ〜２２ｉ、３２ｆ〜３２ｉと、ｎＭＯＳトランジスタ（選択ＭＯＳトランジスタ）２０２ａ〜２０２ｃと、をさらに有する。
【００７３】
ｎＭＯＳトランジスタ２２ｆ〜２２ｉは、ｎＭＯＳトランジスタ２ｆ〜２ｉと同様に接続されているが、ｎＭＯＳトランジスタ２２ｈのゲートに第２の基準電圧ＶＲＥＦＮ２が印加されている点が異なる。
【００７４】
また、ｎＭＯＳトランジスタ３２ｆ〜３２ｉは、ｎＭＯＳトランジスタ２ｆ〜２ｉと同様に接続されているが、ｎＭＯＳトランジスタ３２ｈのゲートに第３の基準電圧ＶＲＥＦＮ３が印加されている点が異なる。
【００７５】
ｎＭＯＳトランジスタ２０２ａは、ｐＭＯＳトランジスタ２ｄのドレインとｎＭＯＳトランジスタ２ｆのドレインとの間に接続されている。
【００７６】
ｎＭＯＳトランジスタ２０２ｂは、ｐＭＯＳトランジスタ２ｄのドレインとｎＭＯＳトランジスタ２２ｆのドレインとの間に接続されている。
【００７７】
ｎＭＯＳトランジスタ２０２ｃは、ｐＭＯＳトランジスタ２ｄのドレインとｎＭＯＳトランジスタ３２ｆのドレインとの間に接続されている。
【００７８】
このような構成を有する比較電圧生成回路２０２は、ｎＭＯＳトランジスタ２０２ａのみをオンした状態で、ｐＭＯＳトランジスタ２ｄとｎＭＯＳトランジスタ２ｆとの間に流れる比較電流Ｉｒｅｆ１に応じて、ｐＭＯＳトランジスタ２ｄのドレインの電圧を、第１の比較電圧ＶＲＥＦ１として出力する。
【００７９】
また、比較電圧生成回路２０２は、ｎＭＯＳトランジスタ２０２ｂのみをオンした状態で、ｐＭＯＳトランジスタ２ｄとｎＭＯＳトランジスタ２２ｆとの間に流れる比較電流Ｉｒｅｆ２に応じて、ｐＭＯＳトランジスタ２ｄのドレインの電圧を、第２の比較電圧ＶＲＥＦ２として出力する。
【００８０】
また、比較電圧生成回路２０２は、ｎＭＯＳトランジスタ２０２ｃのみをオンした状態で、ｐＭＯＳトランジスタ２ｄとｎＭＯＳトランジスタ３２ｆとの間に流れる比較電流Ｉｒｅｆ３に応じて、ｐＭＯＳトランジスタ２ｄのドレインの電圧を、第３の比較電圧ＶＲＥＦ３として出力する。
【００８１】
なお、ここでは、比較電流Ｉｒｅｆ１＞比較電流Ｉｒｅｆ２＞比較電流Ｉｒｅｆ３の関係にあるものとする。
【００８２】
アンプ回路４は、ｎＭＯＳトランジスタ２０２ａのみをオンした状態で、センス電圧ＶＳＡおよび第１の比較電圧ＶＲＥＦ１が入力される。このアンプ回路４は、センス電圧ＶＳＡと第１の比較電圧ＶＲＥＦ１とを比較し、この比較結果に応じた信号に応じた第１の比較結果信号を出力する。
【００８３】
また、アンプ回路４は、ｎＭＯＳトランジスタ２０２ｂのみをオンした状態で、センス電圧ＶＳＡおよび第２の比較電圧ＶＲＥＦ２が入力される。このアンプ回路４は、センス電圧ＶＳＡと第２の比較電圧ＶＲＥＦ２とを比較し、この比較結果に応じた信号に応じた第２の比較結果信号を出力する。
【００８４】
また、アンプ回路４は、ｎＭＯＳトランジスタ２０２ｃのみをオンした状態で、センス電圧ＶＳＡおよび第３の比較電圧ＶＲＥＦ３が入力される。このアンプ回路４は、センス電圧ＶＳＡと第３の比較電圧ＶＲＥＦ３とを比較し、この比較結果に応じた信号に応じた第３の比較結果信号を出力する。
【００８５】
以上のような構成を有する半導体記憶装置１００は、該第１〜第３の比較結果信号に基づいて、メモリセル３ｈに記憶された多値データを読み出し、書き込み動作、ベリファイ動作する。
【００８６】
ここで、比較電圧生成回路２０２において、比較電流Ｉｒｅｆ１〜３は、ｐＭＯＳトランジスタ２ｂ〜２ｅに、流れる。すなわち、比較電流Ｉｒｅｆ１〜３へのｐＭＯＳトランジスタ２ｂ〜２ｅの性能ばらつきの影響は、同じである。
【００８７】
したがって、半導体記憶装置２００は、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３がばらつく方向が、実施例１と比較して、より連動し易くなる。これにより、多値データの設定がより容易になる。
【００８８】
また、半導体記憶装置２００は、実施例１と同様に、複数個のｐＭＯＳトランジスタ３ｂ〜３ｅを有するため、セル電流ＩｃｅｌｌへのＭＯＳトランジスタの性能ばらつきの影響を低減することができる。
【００８９】
以上のように、本実施例に係る半導体記憶装置によれば、セル電流のばらつきを低減することができる。
【実施例３】
【００９０】
本実施例３では、回路面積を削減するための構成の一例について述べる。
【００９１】
図８は、本発明の一態様である実施例３に係る半導体記憶装置３００の要部構成の一例を示す回路図である。なお、実施例１、２と同様の符号を付された構成は、実施例１、２と同様の構成である。
【００９２】
図８に示すように、半導体記憶装置３００は、第１〜第３の基準電圧源１、２１、３３１と、比較電圧生成回路２０２と、ｐＭＯＳトランジスタ３ａ〜３ｅと、ｎＭＯＳトランジスタ３ｆ、３ｇと、メモリセル３ｈと、アンプ回路４と、を備える。
【００９３】
半導体記憶装置３００の第３の基準電圧源３３１は、実施例２の半導体記憶装置２００の第３の基準電圧源３１とは回路構成が異なる。半導体記憶装置３００のその他の構成は、実施例２の半導体記憶装置２００と同様である。
【００９４】
第３の基準電圧源３３１は、リファレンスセル電流Ｉｒｅｆｃｅｌｌ３に応じて第３の基準電圧ＶＲＥＦＮ３を生成するようになっている。この第３の基準電圧源３３１は、ｐＭＯＳトランジスタ（基準ＭＯＳトランジスタ）３３１ａ、３３１ｄ、３３１ｊ、３３１ｍと、ｎＭＯＳトランジスタ（基準ＭＯＳトランジスタ）３３１ｈ、ｎＭＯＳトランジスタ３３１ｏ、３３１ｐと、リファレンスセル３３１ｇと、を有する。
【００９５】
ｐＭＯＳトランジスタ３３１ａは、電源にソースが接続され、電圧ＳＥＮＢが印加されることによりオンするようになっている。
【００９６】
ｐＭＯＳトランジスタ３３１ｄは、電源にｐＭＯＳトランジスタ３３１ａを介してソースが接続されている。
【００９７】
ｎＭＯＳトランジスタ１ｈは、ｐＭＯＳトランジスタ１ｄのドレインにソースが接続され、ダイオード接続され、ｎＭＯＳトランジスタ３２ｈのゲートにゲートが接続され、ｎＭＯＳトランジスタ３２ｈと同じサイズを有する。このｎＭＯＳトランジスタ３３１ｈのゲート電圧が第３の基準電圧ＶＲＥＦＮ３となる。
【００９８】
ｐＭＯＳトランジスタ３３１ｊは、電源にソースが接続され、電圧ＳＥＮＢが印加されることによりオンするようになっている。
【００９９】
ｐＭＯＳトランジスタ３３１ｍは、電源にｐＭＯＳトランジスタ３３１ｊを介してソースが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ３３１ｍのゲートは、ｐＭＯＳトランジスタ３３１ｄのゲートに接続されている。
【０１００】
ｎＭＯＳトランジスタ３３１ｏは、ｐＭＯＳトランジスタ３３１ｍのドレインにドレインが接続されている。このｎＭＯＳトランジスタ３３１ｏのしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【０１０１】
ｎＭＯＳトランジスタ３３１ｐのゲートは、読み出し動作時に活性化される信号（図示せず）に接続され、読み出し動作においてオンするようになっている。
【０１０２】
リファレンスセル３３１ｑは、例えば、しきい値電圧が調整可能な不揮発性トランジスタにより構成されている。このリファレンスセル３３１ｑは、ｎＭＯＳトランジスタ３３１ｏ、３３１ｐを介して、ｐＭＯＳトランジスタ３３１ｍのドレインと接地との間に接続されている。このリファレンスセル３３１ｑは、ゲートに電圧が印加されることにより、リファレンスセル電流Ｉｒｅｆｃｅｌｌ３が流れる。
【０１０３】
ここで、比較電流Ｉｒｅｆ３は、比較電流Ｉｒｅｆ１、２よりも小さく、ＭＯＳトランジスタの性能ばらつきの影響が小さい。したがって、この比較電流Ｉｒｅｆ３を生成するための第３の基準電圧ＶＲＥＦＮ３は、第１、第２の基準電圧ＶＲＥＦＮ１、２よりもばらついてもよい。そこで、図８に示すように、第３の基準電圧ＶＲＥＦＮ３を生成する第３の基準電圧源３３１に関しては、ｎＭＯＳトランジスタを分割しない。
【０１０４】
これにより、半導体記憶装置３００の回路面積を小さくすることができる。
【０１０５】
また、半導体記憶装置３００は、実施例２と同様に、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３がばらつく方向が、実施例１と比較して、より連動し易くなる。これにより、多値データの設定がより容易になる。
【０１０６】
また、半導体記憶装置３００は、実施例１と同様に、複数個のｐＭＯＳトランジスタ３ｂ〜３ｅを有するため、セル電流ＩｃｅｌｌへのＭＯＳトランジスタの性能ばらつきの影響を低減することができる。
【０１０７】
以上のように、本実施例に係る半導体記憶装置によれば、セル電流のばらつきを低減することができる。
【実施例４】
【０１０８】
本実施例４では、リファレンスセル電流の温度特性を調整するための構成の一例について述べる。
【０１０９】
図９は、本発明の一態様である実施例４に係る半導体記憶装置４００の要部構成の一例を示す回路図である。なお、実施例１、２と同様の符号を付された構成は、実施例１、２と同様の構成である。
【０１１０】
図９に示すように、半導体記憶装置４００は、第１〜第３の基準電圧源１、４２１、４３１と、比較電圧生成回路２０２と、ｐＭＯＳトランジスタ３ａ〜３ｅと、ｎＭＯＳトランジスタ３ｆ、３ｇと、メモリセル３ｈと、アンプ回路４と、を備える。
【０１１１】
半導体記憶装置３００の第２、第３の基準電圧源４２１、４３１は、実施例２の半導体記憶装置２００の第２、第３の基準電圧源２１、３１とは回路構成が異なる。半導体記憶装置４００のその他の構成は、実施例２の半導体記憶装置２００と同様である。
【０１１２】
なお、第１の基準電圧源１において、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流の値（２５μＡ）に応じて、第１の基準電圧ＶＲＥＦＮ１が生成され、この第１の基準電圧ＶＲＥＦＮ１に応じて、比較電圧生成回路２０２において、比較電流Ｉｒｅｆ１（２５μＡ）が流れる。
【０１１３】
また、第２の基準電圧源４２１は、リファレンスセル電流Ｉｒｅｆｃｅｌｌ２に応じて第２の基準電圧ＶＲＥＦＮ２を生成するようになっている。この第２の基準電圧源４２１は、ｐＭＯＳトランジスタ（基準ＭＯＳトランジスタ）１ａ〜１ｄ、１ｊと、ｎＭＯＳトランジスタ（基準ＭＯＳトランジスタ）１ｆ〜１ｉと、複数のリファレンス回路４２１−１〜４２１−４と、を有する。
【０１１４】
リファレンス回路４２１−１は、ｎＭＯＳトランジスタ４２１ｏ、４２１ｐと、リファレンスセル４２１ｇと、を含む。
【０１１５】
ｐＭＯＳトランジスタ４２１ｍは、電源にｐＭＯＳトランジスタ１ｊを介してソースが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ４２１ｍのゲートは、ｐＭＯＳトランジスタ４２１ｄのゲートに接続されている。
【０１１６】
ｎＭＯＳトランジスタ４２１ｏは、ｐＭＯＳトランジスタ４２１ｍのドレインにドレインが接続されている。このｎＭＯＳトランジスタ４２１ｏのしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【０１１７】
ｎＭＯＳトランジスタ４２１ｐのゲートは、読み出し動作時に活性化される信号（図示せず）に接続され、読み出し動作においてオンするようになっている。
【０１１８】
リファレンスセル４２１ｑは、例えば、しきい値電圧が調整可能な不揮発性トランジスタにより構成されている。このリファレンスセル４２１ｑは、ｎＭＯＳトランジスタ４２１ｏ、４２１ｐを介して、ｐＭＯＳトランジスタ４２１ｍのドレインと接地との間に接続されている。このリファレンスセル４２１ｑは、ゲートに電圧が印加されることにより、電流が流れる。
【０１１９】
他のリファレンス回路４２１−２〜４２１−４も、リファレンス回路４２１−１と同様の回路構成を有する。
【０１２０】
ここで、第２の基準電圧源４２１は、リファレンス回路４２１−１〜４２１−３のリファレンスセル４２１ｑに流れる電流は、２０μＡであり、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流（１５μＡ）よりも大きく設定されている。さらに、第２の基準電圧源４２１は、残りのリファレンス回路４２１−４のリファレンスセル４２１ｑに流れる電流の値が０Ａに設定されている。
【０１２１】
そして、リファレンス回路４２１−１〜４２１−４のそれぞれのリファレンスセル４２１ｑに流れる電流の値の和（６０μＡ）を、リファレンス回路４２１−１〜４２１−４の数（４個）で割った値が、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流の値（１５μＡ）に等しくなっている。
【０１２２】
なお、第２の基準電圧源４２１において、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流の値（１５μＡ）に応じて、第２の基準電圧ＶＲＥＦＮ２が生成され、この第２の基準電圧ＶＲＥＦＮ２に応じて、比較電圧生成回路２０２において、比較電流Ｉｒｅｆ２（１５μＡ）が流れる。
【０１２３】
また、第３の基準電圧源４３１は、リファレンスセル電流Ｉｒｅｆｃｅｌｌ３に応じて第３の基準電圧ＶＲＥＦＮ３を生成するようになっている。この第３の基準電圧源４３１は、ｐＭＯＳトランジスタ（基準ＭＯＳトランジスタ）１ａ〜１ｄ、１ｊと、ｎＭＯＳトランジスタ（基準ＭＯＳトランジスタ）１ｆ〜１ｉと、複数のリファレンス回路４３１−１、４３１−２と、を有する。
【０１２４】
リファレンス回路４３１−１は、ｎＭＯＳトランジスタ４３１ｏ、４３１ｐと、リファレンスセル４３１ｇと、を含む。
【０１２５】
ｐＭＯＳトランジスタ４３１ｍは、電源にｐＭＯＳトランジスタ１ｊを介してソースが接続され、ダイオード接続されている。このｐＭＯＳトランジスタ４２１ｍのゲートは、ｐＭＯＳトランジスタ４３１ｄのゲートに接続されている。
【０１２６】
ｎＭＯＳトランジスタ４３１ｏは、ｐＭＯＳトランジスタ４３１ｍのドレインにドレインが接続されている。このｎＭＯＳトランジスタ４３１ｏのしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【０１２７】
ｎＭＯＳトランジスタ４３１ｐのゲートは、読み出し動作時に活性化される信号（図示せず）に接続され、読み出し動作においてオンするようになっている。
【０１２８】
リファレンスセル４３１ｑは、例えば、しきい値電圧が調整可能な不揮発性トランジスタにより構成されている。このリファレンスセル４３１ｑは、ｎＭＯＳトランジスタ４３１ｏ、４３１ｐを介して、ｐＭＯＳトランジスタ４３１ｍのドレインと接地との間に接続されている。このリファレンスセル４３１ｑは、ゲートに電圧が印加されることにより、電流が流れる。
【０１２９】
他のリファレンス回路４３１−２も、リファレンス回路４３１−１と同様の回路構成を有する。
【０１３０】
ここで、第３の基準電圧源４３１は、リファレンス回路４３１−１のリファレンスセル４３１ｑに流れる電流は、１０μＡであり、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流（５μＡ）よりも大きく設定されている。さらに、第３の基準電圧源４３１は、残りのリファレンス回路４３１−２のリファレンスセル４３１ｑに流れる電流の値が０Ａに設定されている。
【０１３１】
そして、リファレンス回路４３１−１、４３１−２のそれぞれのリファレンスセル４３１ｑに流れる電流の値の和（１０μＡ）を、リファレンス回路４３１−１、４３１−２の数（２個）で割った値が、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流の値（５μＡ）に等しくなっている。
【０１３２】
なお、第３の基準電圧源４３１において、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流の値（５μＡ）に応じて、第３の基準電圧ＶＲＥＦＮ３が生成され、この第３の基準電圧ＶＲＥＦＮ３に応じて、比較電圧生成回路２０２において、比較電流Ｉｒｅｆ３（５μＡ）が流れる。
【０１３３】
ここで、図１０は、多値データのメモリセルのセル電流、比較電流とメモリセルのゲート電圧との関係を示す図である。なお、リファレンスセルのリファレンスセル電流は、メモリセルのセル電流と同様の傾向になる。
【０１３４】
図１０に示すように、読み出し電圧（６Ｖ）近傍において、低温でセル電流（多値データ“１１”に対応）が増加する温度特性の傾向がある。比較電流ＩＲＥＦ１も同様の傾向がある。
【０１３５】
また、電流が中の領域では、読み出し電圧（６Ｖ）近傍において、セル電流（多値データ“１０”に対応）が変化しない温度特性の傾向がある。しかし、低温で比較電流ＩＲＥＦ２が減少する温度特性の傾向がある。
【０１３６】
また、電流が小さい領域では、読み出し電圧（６Ｖ）近傍において、低温でセル電流（多値データ“０１”に対応）が減少する温度特性の傾向がある。低温で比較電流ＩＲＥＦ３が減少する温度特性の傾向がある。
【０１３７】
また、図１１は、比較例の多値データに対応するセル電流および比較電流と、温度との関係を示す図である。
【０１３８】
図１１に示すように、比較例では、セル電流が小さくなると、セル電流の温度特性と比較電流Ｉｒｅｆ２、Ｉｒｅｆ３の温度特性とが異なる。この場合、所望の多値データに対応する所望のセル電流分布を設定するのが困難になる。
【０１３９】
また、図１２は、実施例４の多値データに対応するセル電流および比較電流と、温度との関係を示す図である。
【０１４０】
既述のように、第２の基準電圧源４２１では、３つのリファレンスセル４２１ｑに２０μＡの電流を流し、１つのリファレンスセル４２１ｑに流れる電流を０Ａとした。これにより、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流（１５μＡ）の温度特性を、１つのリファレンスセルに１５μＡの電流が流れる場合の温度特性に近づけることができる。すなわち、比較電流Ｉｒｅｆ２は、１つの１つのリファレンスセルに１５μＡの電流が流れる場合の温度特性に近づくことになる（図１２）。
【０１４１】
また、第３の基準電圧源４３１では、１つのリファレンスセル４１１ｑに１０μＡの電流を流し、もう１つのリファレンスセル４２１ｑに流れる電流を０Ａとした。これにより、ｐＭＯＳトランジスタ１ｄとｎＭＯＳトランジスタ１ｆとの間に流れる電流（５μＡ）の温度特性を、１つのリファレンスセルに５μＡの電流が流れる場合の温度特性に近づけることができる。すなわち、比較電流Ｉｒｅｆ３は、１つの１つのリファレンスセルに１５μＡの電流が流れる場合の温度特性に近づくことになる（図１２）。
【０１４２】
これにより、電流値が近接するセル電流の温度特性と比較電流の温度特性とが近づくので、温度が変化しても、所望の多値データに対応する所望のセル電流分布を設定することができる。
【０１４３】
また、半導体記憶装置３００は、実施例２と同様に、比較電流Ｉｒｅｆ１〜Ｉｒｅｆ３がばらつく方向が、実施例１と比較して、より連動し易くなる。これにより、多値データの設定がより容易になる。
【０１４４】
また、半導体記憶装置３００は、実施例１と同様に、複数個のｐＭＯＳトランジスタ３ｂ〜３ｅを有するため、セル電流ＩｃｅｌｌへのＭＯＳトランジスタの性能ばらつきの影響を低減することができる。
【０１４５】
以上のように、本実施例に係る半導体記憶装置によれば、セル電流のばらつきを低減することができる。
【０１４６】
（応用例）
既述の実施例で説明した半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００〜４００の用途は特に問わず、種々の電気機器や電子機器の記憶装置として用いることができる。また、ＮＯＲ型フラッシュメモリ１００、２００をＮＡＮＤ型フラッシュメモリ等の他のメモリと同一のパッケージに収納してもよい。以下では、実施例１の半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００の用途に関して説明するが、実施例２〜４の半導体記憶装置（ＮＯＲ型フラッシュメモリ）２００〜４００も同様である。
【０１４７】
図１３は、実施例１で説明した半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００と他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ））１２０の一例を示す断面図である。
【０１４８】
図１３に示すように、半導体チップ１２０は、基板１２１上に順次積層されたＮＡＮＤ型フラッシュメモリ１２２、スペーサ１２３、ＮＯＲ型フラッシュメモリ１００、スペーサ１２４、ＰＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ ＡＣＣＥＳＳ Ｍｅｍｏｒｙ）１２５、およびコントローラ１２６を同一パッケージ内に搭載している。
【０１４９】
ＮＡＮＤ型フラッシュメモリ１２２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１２０において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡＣＣＥＳＳ Ｍｅｍｏｒｙ）を用いた構成であっても良い。
【０１５０】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１２２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１２５は、例えば、ワーク用メモリとして使用される。
【０１５１】
コントローラ１２６は、主としてＮＡＮＤ型フラッシュメモリ１２２に対するデータ入出力制御、データ管理を行う。コントローラ１２６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１５２】
ＮＡＮＤ型フラッシュメモリ１２２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１２５、およびコントローラ１２６は、ワイヤ１２７により基板１２１にボンディングされている。
【０１５３】
基板１２１の裏面に設けられた各半田ボール１２８は、それぞれワイヤ１２７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール２８が二次元的に配置された表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が採用される。
【０１５４】
次に、上記半導体チップ１２０を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１５５】
図１４は、携帯電話の内部構成の一例を示すブロック図である。
【０１５６】
図１４に示すように、携帯電話は、アンテナ３１と、送受信信号の切り替えを行うアンテナ共用器３２と、無線信号をベースバンド信号に変換する受信回路３３と、送受信用の局部発振信号を生成する周波数シンセサイザ３４と、送信信号を変調処理して無線信号を生成する送信回路３５と、ベースバンド信号に基づいて所定の伝送フォーマットの受信信号を生成するベースバンド処理部３６と、受信信号を音声、ビデオおよびテキストデータに分離する多重分離処理部３７と、音声データをディジタル音声信号に復号する音声コーディック３８と、ディジタル音声信号をＰＣＭ復号してアナログ音声信号を生成するＰＣＭコーディック３９と、スピーカ４０と、マイクロホン４１と、ビデオデータをディジタルビデオ信号に復号するビデオコーディック４２と、カメラ４３と、カメラ制御部４４と、携帯電話全体を制御する制御部４５と、表示部４６と、キー入力部４７と、ＲＡＭ４８と、ＲＯＭ４９と、プログラム格納用フラッシュメモリ５０と、データ格納用フラッシュメモリ５１と、電源回路５２と、を備えている。
【０１５７】
図１４において、プログラム格納用フラッシュメモリ５０には実施例１で説明されたＮＯＲ型フラッシュメモリ１００が用いられ、データ格納用フラッシュメモリ５１にはＮＡＮＤ型フラッシュメモリ１２２が用いられる。
【０１５８】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれない。したがって、本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１５９】
１、２１、３１  第１〜第３の基準電圧源
２、２２、３２  第１〜第３の比較電圧生成回路
３ａ〜３ｅ  ｐＭＯＳトランジスタ
３ｆ、３ｇ  ｎＭＯＳトランジスタ
３ｈ  メモリセル
４  アンプ回路
１００、１００ａ、２００、３００、４００  半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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