(57)【要約】      （修正有）【課題】メモリ装置を製造するための方法。【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。【選択図】図９
2010232657.tif 000002
【特許請求の範囲】
【請求項１】
ナノ粒子（２４４）を含むメモリ装置（１００、３００、４００）を製造するための方法であって、
ａ）  少なくとも１つの半導体をベースとする基板（１０１）において、ソースおよびドレイン領域（１１８、１２０）と、ソースおよびドレイン領域（１１８、１２０）の間に配置され、かつメモリ装置（１００、３００、４００）のチャネル（１２１）を形成するための基板（１０１）の少なくとも１つの領域上に少なくとも１つの第１の誘電体（２４１）とを形成するステップと、
ｂ）  少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも前記第１の誘電体（２４１）を覆う少なくとも１つのイオン液（２４２）を堆積するステップと、
ｃ）  前記ナノ粒子（２４４）の堆積物を少なくとも前記第１の誘電体（２４１）上に形成するステップと、
ｄ）  残りのイオン液（２４２）を除去するステップと、
ｅ）  ナノ粒子（２４４）の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体（２５２）および少なくとも１つの制御ゲート（２５４）を形成するステップとを含む、方法。
【請求項２】
ステップａ）におけるソースおよびドレイン領域（１１８、１２０）の形成は、
ａ１）  メモリ装置（１００、３００、４００）のチャネル（１２１）を形成するための前記領域の高さにおいて、基板（１０１）上に少なくとも１つのダミーゲート（１１２）を形成するステップと、
ａ２）  ダミーゲート（１１２）を注入マスクとして用いて基板（１０１）に不純物を注入するステップとを行うことによって得られ、得られた基板（１０１）の不純物注入領域がソースおよびドレイン領域（１１８、１２０）を形成し、
ダミーゲート（１１２）は、ステップｂ）を行う前に除去される、請求項１に記載の方法。
【請求項３】
ステップａ２）とダミーゲート（１１２）を除去するステップとの間において、
少なくとも１つの誘電材料をベースとするスペーサ（１１４、１１６）をダミーゲート（１１２）の側壁フランクに対して形成するステップと、
ダミーゲート（１１２）、スペーサ（１１４、１１６）、ならびにソースおよびドレイン領域（１１８、１２０）上に少なくとも１つのコーティング層（２００）を堆積するステップと、
コーティング層（２００）を平坦化し、ダミーゲート（１１２）上で停止するステップとを含む、請求項２に記載の方法。
【請求項４】
ダミーゲート（１１２）を除去するステップとイオン液（２４２）を堆積するステップｂ）との間において、基板（１０１）と接触するスペーサ（１１４、１１６）の少なくとも一部（１１４）をエッチングしてスペーサ（２４２）の残りの部分（１１６）の下に空洞を形成するステップをさらに含み、ステップｂ）において、前記空洞にもイオン液（２４２）が堆積され、ステップｃ）において、前記空洞内に位置する基板（１０１）の領域の高さにもナノ粒子（２４４）が堆積される、請求項３に記載の方法。
【請求項５】
スペーサ（１１４、１１６）を形成するステップとコーティング層（２００）を堆積するステップとの間において、ソースおよびドレイン領域（１１８、１２０）の少なくとも一部のシリサイド化（１２６、１２８）を行なうステップをさらに含む、請求項３または４に記載の方法。
【請求項６】
ナノ粒子（２４４）の堆積物を形成するステップｃ）は、基板（１０１）およびイオン液（２４２）をおよそ５分から１時間培養する少なくとも１つのステップを含む、先行する請求項のうちいずれか１項に記載の方法。
【請求項７】
ナノ粒子（２４４）の堆積物を形成するステップｃ）の少なくとも一部において、基板（１０１）とイオン液（２４２）との間にゼロ以外の電位差が印加される、先行する請求項のうちいずれか１項に記載の方法。
【請求項８】
ソース領域（１１８）および／またはドレイン領域（１２０）とイオン液（２４２）との間に、基板（１０１）を介して電位差が印加される、請求項７に記載の方法。
【請求項９】
イオン液（２４２）を除去するステップｄ）は、溶媒によって洗浄するステップおよび乾燥するステップ、またはおよそ２００℃〜５００℃の間の温度での熱処理による劣化を行なうステップを含む、先行する請求項のうちいずれか１項に記載の方法。
【請求項１０】
第２の誘電体（２５２）および制御ゲート（２５４）を形成するステップｅ）は、
ｅ１）  誘電材料をベースとする層（２４６）を、少なくともナノ粒子（２４４）の堆積物上に堆積するステップと、
ｅ２）  導電材料をベースとする層（２４８）を、誘電材料をベースとする層（２４６）上に堆積するステップと、
ｅ３）  少なくとも、導電材料をベースとする前記層（２４８）および誘電材料をベースとする前記層（２４６）を平坦化するステップとを行なうことによって得られる、先行する請求項のうちいずれか１項に記載の方法。
【請求項１１】
イオン液（２４２）は、イミダゾリウム型を有するアルキル置換基の少なくとも１つの陽イオンを含む、先行する請求項のうちいずれか１項に記載の方法。
【請求項１２】
イオン液（２４２）は、ＢＭＩＭＮＴｆ2、ＨＭＩＭＮＴｆ2またはＯＭＩＭＮＴｆ2の中から選択され、および／またはイオン液（２４２）中の懸濁したナノ粒子は、ルテニウムをベースとする、先行する請求項のうちいずれか１項に記載の方法。
【請求項１３】
イオン液（２４２）は、スピンコーティングまたは噴霧によって堆積される、先行する請求項のうちいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子メモリおよびそのようなメモリの製造の分野に関する。特に、本発明は、電子もしくは超小型電子記憶装置、または不揮発型の、つまり電気供給なしに導電性ナノ粒子によってデータを保持する、たとえばフラッシュ型のメモリ装置の製造に関する。
【背景技術】
【０００２】
先行技術水準
一般に、情報記憶容量を大容量化し、読出速度および書込速度を高速化したメモリまたはメモリ回路の製造が求められている。これらの目的は、これらのメモリを構成する電子部品を小型化し、かつこれらの部品の集積密度を高めることを伴う。
【０００３】
従来の浮遊ゲートメモリ装置、つまり個々の電子記憶部品は、電界効果トランジスタと同様の構造を有する。つまり、ソース、チャネルおよびドレインを含む。しかし、１つの制御ゲートのみがチャネル上に配置されている電界効果トランジスタと比べ、メモリ装置は浮遊ゲートおよび制御ゲートを含むゲート構造を有し、これらの２つのゲートは、誘電材料をベースとし、かつ上記２つのゲート間に配置されるゲート間層によって互いに電気的に絶縁される。浮遊ゲートが（浮遊ゲートに蓄積される電子の数に関連する）状態は、メモリ装置によって記憶されるビットの値を表わす。
【０００４】
このような浮遊ゲートメモリ装置は、小型化が求められる場合には、いくつか欠点を有する。この装置の寸法を減少させると、浮遊ゲートを基板から絶縁する誘電体の厚さが必然的に減少することになる。上記誘電体の厚さの減少は、メモリ装置による情報の保持の問題に繋がる。なぜなら、浮遊ゲートに蓄積された電子が、トンネル効果によってより容易にゲートから出ることができるためである。また、この誘電体の厚さの減少によって誘電体の欠陥が露呈する。この欠陥は、メモリ装置において情報書込サイクルが行なわれると、電子の漏れを促進する。これらの欠陥のうちの１つによっても、たとえば、蓄積されている電子が出てしまい、浮遊ゲートが完全に空になり得る。
【０００５】
浮遊ゲートメモリ装置の小型化に関連する問題点を解消し、それによって、たとえばサブ６５ｎｍ技術ノードと適合するメモリ装置を製造するためには、メモリ装置の他の構造を想定する必要がある。
【０００６】
たとえば、浮遊ゲートが半導体ナノ結晶によって置換されるメモリ装置を製造することが知られている。これらのナノ結晶は、離散した電子蓄積素子を形成する。Hanafi, H.I.他による文献“Fast and long retention-time nano-crystal memory”, IEEE Transactions on Electron Devices, vol. 43, n°9, 1996年９月、1553〜1558頁には、チャネルと制御ゲートとの間に形成された制御酸化物層に配置されたシリコンまたはゲルマニウムナノ結晶を含むメモリ装置の製造について記載されており、当該ナノ結晶は、トンネル酸化物によって基板から電気的に絶縁されている。当該ナノ結晶は、制御酸化物にシリコンまたはゲルマニウムを注入し、次いでおよそ９５０℃に等しい温度でアニーリングすることで形成される。しかし、このような製造方法は以下のような大きな欠点を有する。
−標準的なＣＭＯＳ法でメモリ装置を製造したい場合、高い熱収支が必要となり、装置を製造する他の工程と適合しない。
−注入された原子の、ナノ結晶への析出についてが非効率的である。
【０００７】
L. Perniola他による文献“Modeling of the programming window distribution in multinanocrystals memories”, IEEE Transactions on Nanotechnology, vol. 2, n°4, 2003年12月、277〜284頁には、ナノ結晶がＬＰ−ＣＶＤ（低圧化学蒸着法）によって堆積されるナノ結晶メモリ装置を製造するための方法について記載されている。注入およびアニーリングによるナノ結晶の製造とは異なり、ＬＰ−ＣＶＤによるナノ結晶の形成によって、アニーリング工程が高温で行なわれることを回避することができる。
【０００８】
しかし、ＬＰ−ＣＶＤまたは注入およびアニーリングによるナノ結晶の製造においては、得られるナノ結晶の寸法のばらつきが比較的大きい。また、これらの技術によって、約１０12ｃｍ-2より大きいナノ結晶密度を得ることはできない。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】“Fast and long retention-time nano-crystal memory”, Hanafi, H.I.他、IEEE Transactions on Electron Devices, vol. 43, n°9, 1996年9月、1553〜1558頁
【非特許文献２】“Modeling of the programming window distribution in multinanocrystals memories”, L. Perniola他、IEEE Transactions on Nanotechnology, vol. 2, n°4, 2003年12月、277〜284頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
発明の説明
本発明の目的の１つは、先行技術の欠点を有さない、ＣＭＯＳ法の工程と適合する、つまり高い熱収支を必要とせず、電子蓄積箇所の寸法をより良く制御でき、かつメモリ装置における電子蓄積箇所を高密度化することができるメモリ装置を製造するための方法を提示することである。
【課題を解決するための手段】
【００１１】
このため、本発明は、ナノ粒子メモリ装置を製造するための方法を提示する。当該方法は、ａ）少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域と、ソースおよびドレイン領域の間に配置され、かつメモリ装置のチャネルを形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体とを形成するステップと、ｂ）少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体を覆う少なくとも１つのイオン液を堆積するステップと、ｃ）ナノ粒子の堆積物を少なくとも第１の誘電体上に形成するステップと、ｄ）残りのイオン液を除去するステップと、ｅ）ナノ粒子の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体および少なくとも１つの制御ゲートを形成するステップとを含む。
【００１２】
イオン液とは、無機塩、または有機塩の混合物を意味し、その融点はおよそ１００℃以下であり、有機陽イオンおよび有機または無機陰イオンの会合を形成する。
【００１３】
ナノ粒子の堆積物を形成するために本発明に係る方法においてイオン液を使用することには、いくつかの利点がある。
【００１４】
イオン液は、揮発性有機溶媒または水溶性溶媒とは異なり、揮発性が低く、蒸気圧が極めて低い。したがってイオン液は、蒸発する危険性なしに、はるかに高温において、必要であればはるかに低い圧力で、揮発性有機溶媒よりも容易に少量で取扱われる。またイオン液は、たとえばおよそ４００℃より高い温度まで熱安定性が高く、かつ化学的安定性が高く、有機溶媒と比較して産業用の手法を実施する際の安全性の観点から特に有利である。
【００１５】
またイオン液は、それらのイオン伝導性および広い電気化学窓から、電気化学において使用され得る。それらの物理的特性を、構成成分である陽イオンおよび陰イオンの種類に関連して変調することも可能である。広い電気化学窓によっても、広範な金属、たとえば水溶性媒体における電気化学では利用不可能な金属の合成が可能となる。
【００１６】
本発明に係る方法によれば、メモリ装置のナノ粒子の寸法を極めて良好に制御し、したがってこれらのナノ粒子の寸法分布を良く制御することが可能となる。なぜなら、メモリ装置を製造するための方法の前に行われるイオン液へのナノ粒子の合成によって、イオン液中に形成されるナノ粒子の公称寸法が極めて良好に制御されるためである。したがって本発明に係る方法によれば、すべてが最も近い１つまたは２つの原子とほぼ同様の寸法を有する単分散ナノ粒子の堆積物を得ることが可能となる（ナノ粒子は、たとえばおよそ１００個の原子を含むことが可能である）。これにより、堆積されたすべてのナノ粒子にわたって、電気的特性たとえば導電性が均一であるナノ粒子を得ることが可能となる。
【００１７】
さらに、ナノ粒子の堆積物を形成するためにイオン液を使用することによって、サブミクロンのエッチング構造への浸透を促進する）濡れ特性と、たとえばスピンコーティングによる、または噴霧もしくはスパッタリングによる上記イオン液の堆積時におけるイオン液の塗布の制御を促進する極めて良好な流動学的特性とがもたらされる。
【００１８】
本発明に係る方法によれば、互いに接触しないナノ粒子の堆積物を含むメモリ装置を得ることが可能となり、各ナノ粒子は、他のナノ粒子で構成される他の電子蓄積領域から独立した電子蓄積領域を構成する。したがって、ナノ粒子を取囲む絶縁体に欠陥が存在しても、他のナノ粒子による電子の保持には影響しないため、メモリ装置の全体的な情報保持が向上する。
【００１９】
ステップａ）におけるソースおよびドレイン領域の形成は、ａ１）メモリ装置のチャネルを形成するための領域の高さにおいて、基板上に少なくとも１つのダミーゲートを形成するステップと、ａ２）ダミーゲートを注入マスクとして用いて基板に不純物を注入するステップとを行うことによって得られ得る。得られた基板の不純物注入領域がソースおよびドレイン領域を形成し、ダミーゲートは、ステップｂ）を行う前に除去される。
【００２０】
したがって、ソースおよびドレイン領域に対して自己整合させたナノ粒子の堆積物および制御ゲートを形成することが可能である。
【００２１】
当該方法はさらに、ステップａ２）とダミーゲートを除去するステップとの間において、少なくとも１つの誘電材料をベースとするスペーサをダミーゲートの側壁フランクに対して形成するステップと、ダミーゲート、スペーサ、ならびにソースおよびドレイン領域上に少なくとも１つのコーティング層を堆積するステップと、コーティング層を平坦化し、ダミーゲート上で停止するステップとを含み得る。
【００２２】
当該方法はさらに、ダミーゲートを除去するステップとイオン液を堆積するステップｂ）との間において、基板と接触するスペーサの少なくとも一部をエッチングしてスペーサの残りの部分の下に空洞を形成するステップをさらに含み得、ステップｂ）において、空洞にもイオン液が堆積され、ステップｃ）において、空洞内に位置する基板の領域の高さにもナノ粒子が堆積される。ナノ粒子は、トンネル絶縁体によって基板から絶縁され得る。第１の誘電体は空洞にも形成される。
【００２３】
したがって、側壁スペーサの下に形成される空洞または空間の下までナノ粒子の堆積物を形成することが可能であり、したがってこれらの領域とチャネルとの間の接合部付近のソースおよびドレイン領域の一部を覆うことができる。
【００２４】
当該方法はさらに、スペーサを形成するステップとコーティング層を堆積するステップとの間において、ソースおよびドレイン領域の少なくとも一部のシリサイド化を行なうステップをさらに含み得る。「シリサイド化」という用語は、ここでおよび本明細書の残りの部分においては、半導体および金属をベースとする化合物の形成に対応し、ケイ化物、つまりシリコンおよび金属の化合物の形成のみに限定されない。「シリサイド化」という用語は、基板がシリコン以外の半導体をベースとする場合にも採用される。
【００２５】
ナノ粒子の堆積物を形成するステップｃ）は、基板およびイオン液をおよそ５分から１時間、またはおよそ１分から１時間、またはおよそ１分以上の間培養する少なくとも１つのステップを含み得る。
【００２６】
ナノ粒子の堆積物を形成するステップｃ）の少なくとも一部において、基板とイオン液との間にゼロ以外の電位差が印加され得る。
【００２７】
特定の実施形態において、ソース領域および／またはドレイン領域とイオン液との間に、たとえば基板を介して電位差が印加され得る。したがって、ソース領域および／またはドレイン領域付近に堆積されるナノ粒子の密度は、他の領域上で得られるナノ粒子の堆積物の密度を上回り得る。メモリ装置におけるナノ粒子の堆積物のこの特定の構成によって、特に、いくつかの記憶レベルを有する、つまりいくつかの電子捕獲エネルギレベルを含むメモリ装置を製造することが可能となり、単一のメモリ装置にいくつかのビットで情報を記憶することが可能となる。この構成によって、特に、
−先行技術の方法よりもはるかに信頼性の高い方法で、ドレイン（またはソース）電極からの電荷をナノ粒子に注入することが可能となり、
−チャネルのいずれかの側における、つまりソース側またはドレイン側のいずれかに位置するナノ粒子における情報書込容量によって、先行技術の多重レベルメモリ装置と比べて記憶容量を倍増させることが可能となる。
【００２８】
イオン液を除去するステップｄ）は、溶媒によって洗浄するステップおよび乾燥するステップ、またはおよそ２００℃〜５００℃の間の温度での熱処理による分解を行なうステップを含み得る。熱処理を行って余分なイオン液を除去することによって、特に、堆積されたナノ粒子の密度を最大化することが可能となる。残りのイオン液を熱処理による分解によって除去する場合、この分解は、熱分解中にイオン液を照射するエネルギ源、たとえば紫外線光源によって支援され得る。
【００２９】
第２の誘電体および制御ゲートを形成するステップｅ）は、ｅ１）誘電材料をベースとする層を、少なくともナノ粒子の堆積物上に堆積するステップと、ｅ２）導電材料をベースとする層を、誘電材料をベースとする層上に堆積するステップと、ｅ３）少なくとも、導電材料をベースとする層および誘電材料をベースとする層を平坦化するステップとを行なうことによって得られ得る。
【００３０】
好ましくは、イオン液は、イミダゾリウム型を有するアルキル置換基の少なくとも１つの陽イオンを含み得る。このようなイオン液によって、特に、ナノ粒子の寸法、イオン液中のナノ粒子の寸法に対応するアルキル置換基の寸法の制御に関する反復性を向上させることが可能となる。
【００３１】
イオン液は、ＢＭＩＭＮＴｆ2、ＨＭＩＭＮＴｆ2またはＯＭＩＭＮＴｆ2の中から選択され得、および／またはイオン液中の懸濁したナノ粒子は、ルテニウム、またはナノ粒子の堆積物の形成に適したいずれかの他の導電材料をベースとし得る。
【００３２】
本発明は、単に例示のためであって限定的なものではない実施形態の説明を読み、添付の図面を参照することによって、よりよく理解されるであろう。
【図面の簡単な説明】
【００３３】
【図１】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図２】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図３】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図４】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図５】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図６】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図７】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図８】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図９】第１の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の工程を示す図である。
【図１０】第２の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の実施によって得られるナノ粒子メモリ装置を示す図である。
【図１１】第２の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の実施によって得られるナノ粒子メモリ装置を示す図である。
【図１２】第３の実施形態に係る、本発明の目的であるナノ粒子メモリ装置を製造するための方法の実施によって得られるナノ粒子メモリ装置を示す図である。
【００３４】
１つの図から次の図へと移行しやすくするために、異なる図の同じまたは同様のもしくは同等の部分には同じ参照符号を付している。
【００３５】
図面を理解しやすくするために、図面中の異なる部分は必ずしも同じ縮尺で描かれているとは限らない。
【００３６】
異なる可能性（代替例および実施形態）は、相互に排他的と解釈するべきではなく、互いに組合され得る。
【発明を実施するための形態】
【００３７】
特定の実施形態の詳細な説明
図１から図９を参照し、第１の実施形態に係るナノ粒子メモリ装置１００を製造するための方法の工程を示す。
【００３８】
メモリ装置１００は、半導体たとえばシリコンをベースとする基板１０１で構成され、その一方の面は、たとえば酸化シリコンをベースとする誘電層１０２を形成するために予め酸化されている。次いで、たとえば多結晶または非結晶シリコンをベースとする層１０４が酸化物層１０２上に堆積され、次いでシリコン層１０４上に窒化シリコン層１０６が堆積される。代替例において、層１０４は窒化シリコンをベースとすることもでき、層１０６は多結晶または非結晶シリコンをベースとすることもできる。層１０２、１０４および１０６は積層１１０を構成し、その厚さは、たとえばおよそ１００ｎｍ〜５００ｎｍの間であり、当該方法の終わりに得られるメモリ装置１００のナノ粒子の堆積物と制御ゲートとからなる構造の厚さにほぼ相当する。
【００３９】
この第１の実施形態の代替例において、メモリ装置１００は、ＳＯＩ（semi-conductor on insulator）型基板で直接形成することができる。
【００４０】
図１において破線で示すエッチングマスク１０８は、たとえば感光性樹脂層の堆積および当該層のエッチングによって、窒化シリコン層１０６上に形成される。マスク１０８は積層１１０において形成したいダミーゲートの位置の高さに配置される。また、マスク１０８の寸法および形状は、このダミーゲートの寸法および形状に対応する。
【００４１】
層１０２、１０４および１０６は、これらの層の、マスク１０８の下に位置する部分のみがエッチング後に残るようにエッチングされる。層１０２、１０４および１０６の残りの部分は、図２において符号１１２で示されるダミーゲートの本体を構成する。
【００４２】
次いで、メモリ装置１００のソースおよびドレイン領域を形成するための領域１１８および１２０の高さにおいて、基板１０１に対して低用量にて第１のイオン注入が行なわれる。注入される不純物要素は、たとえば、基板１０１の導電型（ＮもしくはＰ）に関連して選択されるボロン、リンまたはヒ素のイオンである。この注入は、たとえばおよそ１０13〜１０15ａｔ／ｃｍ2の用量で、およそ３〜２５ｋｅＶのエネルギで行なわれる。
【００４３】
この第１のイオン注入に続き、ダミーゲート１１２の側壁フランクに対して、図２に示す側壁スペーサ１１４、１１６が形成される。これらのスペーサの各々は、ダミーゲート１１２の層１０２、１０４および１０６の側壁フランクに対して配置された酸化シリコン１１４の第１の部分を含み、ダミーゲート１１２との、特に層１０４のシリコンとの接触応力を制限することが可能となる。この酸化シリコン１１４の第１の部分によって、接触している基板１０１の部分との接触応力も制限することが可能となる。たとえば窒化シリコンをベースとする第２の部分１１６が酸化シリコン１１４の各部分を覆い、当該方法の以後の処理、特にソースおよびドレイン領域１１８、１２０のシリサイド化処理からダミーゲート１１２を保護することが可能となる。これらの側壁スペーサ１１４および１１６は、酸化シリコンおよび窒化シリコンの全面水堆積を行い、次いで、これらの層の残りの部分をダミーゲート１１２の側壁フランク上にのみ残すようにこれらの材料の異方性エッチングを行なった後で得られ得る。
【００４４】
側壁スペーサ１１４および１１６を形成した後、第１のイオン注入よりも大きな用量、たとえばおよそ１０14〜５．１０15ａｔ／ｃｍ2にて第２の注入が行なわれる。この第２の注入は、ダミーゲートおよび側壁スペーサを注入マスクとして使用する。この場合、徐々に不純物注入される、つまり、ソースおよびドレイン領域１１８、１２０の間のダミーゲート１１２の下に位置する基板１０１の領域で構成されるチャネル１２１に向かって不純物注入が減少するソースおよびドレイン領域が、領域１１８および１２０によって形成される。したがってソースおよびドレイン領域１１８、１２０は、この第２のイオン注入を経た領域の高さに縮退した半導体を部分的にベースとして得られる。
【００４５】
図３に示すように、ソースおよびドレイン領域１１８、１２０の高さにおいて基板１０１の選択的なシリサイド化が行なわれる。このシリサイド化は、チタン、コバルトまたはニッケルなどの金属をベースとする層１２４をまず堆積し、次いで十分な温度で熱処理を行なって基板１０１のシリコンと層１２４の金属との間にシリサイド化反応を生じさせることによって行なわれる。この温度は、たとえばおよそ１５０℃〜８００℃の間である。このシリサイド化によって、ソースおよびドレイン領域の導電性を局所的に高め、したがってそれらの耐進入性を低減することが可能となる。
【００４６】
シリサイド化は、ここでは、層１２４の金属がシリコンと直接接触する領域に限定される限りにおいて選択的と記載される。図３において、ソースおよびドレイン領域１１８、１２０上から金属層１２４がなくなり、基板１０１のソースおよびドレイン領域にケイ化物の表在層１２６および１２８を形成することが観察され得る。熱処理を行った後、側壁スペーサ１１４および１１６とダミーゲート１１２との上に、金属層１２４の残りの部分が存在する。この残りの金属部分は、接触している材料とは反応していない。図３において、図３の端の一点鎖線は、基板１０１上に形成され得る他のダミーゲートを表わす。
【００４７】
図４に示すように、金属層１２４の残りの部分が除去され、先に形成された構造全体を層２００でコーティングする。このコーティング層２００の厚さは、ダミーゲート１１２の高さ、つまり層１０２、１０４および１０６の厚さ全体よりも大きい。コーティング層２００の材料は、誘電材料たとえば酸化シリコンをベースとするか、またはソースおよびドレイン領域と接触している上記コーティング層２００の部分がこれらの領域の電気配線を形成することが望まれる場合には、導電材料をベースとする。
【００４８】
次いで、コーティング層２００の平坦化が行なわれ、窒化シリコン層１０６上で停止し、コーティング層２００に平坦な表面２３６が付与される（図５参照）。コーティング層２００の材料が導電性を有する場合、この平坦化によってソースおよびドレイン領域を互いに電気的に絶縁することが可能となる。
【００４９】
次いで、図６に示すように、ダミーゲート１１２を除去して、側壁スペーサの第１の部分１１４によって区切られ、かつコーティング層２００によって取囲まれた孔２４０を形成する。ダミーゲート１１２の除去は、たとえば、ダミーゲート１１２を構成する層１０２、１０４および１０６の連続的なエッチングを含む。
【００５０】
次いで、孔２４０の底壁の高さにおいて、孔２４０の底壁を構成する基板１０１の部分を酸化することによって得られるたとえば酸化シリコンなどの誘電材料をベースとする第１の誘電体２４１が形成される（図７）。この第１の誘電体２４１の厚さは、たとえばおよそ１０ｎｍ以下である。代替的な実施形態において、この第１の誘電体２４１は、酸化シリコン層またはいずれかの他の適切な誘電材料を堆積することによって得ることもできる。堆積の場合、第１の誘電体２４１は、孔２４０の底壁、孔２４０の他の側壁、表面２３６、および側壁スペーサを覆い得る。この第１の誘電体２４１によって、第１の誘電体２４１上に形成されることになる装置１００のナノ粒子の堆積物からチャネル１２１を電気的に絶縁することが可能となる。代替例において、第１の誘電体２４１は、ＳｉＯXＮY、ＨｆＯ2、ＨｆＺｒXＯYまたはＨｆＡｌXＬａYＺｒZＯtＮUをベースとすることもできる。また、この第１の誘電体２４１上への金属ナノ粒子の選択的な堆積を容易にするために、第１の誘電体２４１は、極性を有する誘電体をベースとすることも可能である。
【００５１】
次いで、たとえばスピンコーティングまたはスパッタリングによる堆積を行うことによって、金属ナノ粒子が合成されているイオン液２４２が、先に形成された構造全体上に塗布される。
【００５２】
ナノ粒子は、多様な形状および寸法を有する数十、数百または数千個の遷移金属原子（ルテニウム、ロジウム、パラジウム等）の集合体であり、およそ数ナノメートル、たとえばおよそ０．５ｎｍ〜１０ｎｍ程度である。大きな数の原子がナノ粒子の表面に存在することによって、分子状態とバルク状態との境界に磁気的特性、電子的特性および触媒特性が付与される。
【００５３】
イオン液へのナノ粒子の合成は、基質イオン液の有機金属錯体を室温にて攪拌しながら溶液中に配置し、次いで反応媒体を０℃に近い温度に冷却することによって行なわれ得る。当該媒体は、金属ナノ粒子の懸濁液が得られるまで、（錯体に応じて）数時間から数日間、水素下で加圧される。
【００５４】
基質イオン液とは、１つ以上の化学種、たとえば鉱物もしくは有機塩、または有機もしくは有機金属分子を溶解させることができる室温のイオン液を意味する。懸濁した状態のナノ粒子を含む上記イオン液は、純粋な状態で使用してもよいし、１つ以上の官能化されたイオン液（たとえばアミン、アルコール、チオールもしくはエーテル）と混合させてもさせなくてもよい。イオン液は、他の疎水性溶媒と混合させてもよい。
【００５５】
イオン液への金属ナノ粒子の合成を行う３つの実施例について以下に記載する。得られたイオン液は、本明細書に記載されるメモリ装置を製造するための方法において使用され得る。
【００５６】
ＢＭＩＭＮＴｆ2型イオン液へのルテニウムナノ粒子の合成の実施例
グローブボックス、つまり制御された雰囲気下（たとえばアルゴン雰囲気下）の気密封止されたボックスにおいて、１０ｍｌのビス（トリフルオロメタンスルホニル）イミド１−ブチル−３−メチルイミダゾリウム（ＢＭＩＭＮＴｆ2）をガラス製オートクレーブに導入する操作を手袋を用いて行う。次いで、室温で１時間強く攪拌しながらＲｕ（ＣＯＤ）（ＣＯＴ）（１３５ｍｇ，０．４３ｍｍｏｌ，Ｃ＝０．０４３ｍｏｌ／Ｌ）を完全に溶解させる。均質な溶液が得られると、反応媒体はおよそ０℃に等しい温度に冷却され、攪拌が停止される。媒体の温度は、およそ０℃で安定化される。次いでオートクレーブに水素流を流し、水素下で７２時間４バールに加圧する。次いで当該媒体を真空引きし、形成されたシクロオクタン（ＣＯＡ）を除去する。ルテニウムナノ粒子の黒いコロイド状懸濁液が得られる。ナノ粒子の各々の直径はおよそ１．１ｎｍ＋／０．２ｎｍに等しく、凝集することなく均一に、かつ寸法分布が極めて小さい状態で分散している。
【００５７】
イオン液において得られたルテニウムナノ粒子の懸濁液は、室温でアルゴン雰囲気下に配置されると、数ヶ月安定する。また、得られた溶液のスピンコーティングを行った場合でも、有機溶媒（アルカン、ジクロロメタン、アセトニトリル）による析出を行った場合でも、イオン液においてルテニウムナノ粒子の傾潟は観察されない。
【００５８】
ＨＭＩＭＮＴｆ2型イオン液へのルテニウムナノ粒子の合成の実施例
グローブボックスにおいて、１０ｍｌのビス（トリフルオロメタンスルホニル）イミド１−ヘキシル−３−メチルイミダゾリウム（ＨＭＩＭＮＴｆ2）をガラス製オートクレーブに導入する。次いで、室温で１時間強く攪拌しながらＲｕ（ＣＯＤ）（ＣＯＴ）（１３５ｍｇ，０．４３ｍｍｏｌ，Ｃ＝０．０４３ｍｏｌ／Ｌ）を完全に溶解させる。均質な溶液が得られると、反応媒体はおよそ０℃に等しい温度に冷却され、攪拌が停止される。媒体の温度は、およそ０℃で安定化される。次いでオートクレーブに水素流を流し、水素下で７２時間４バールに加圧する。次いで当該媒体を真空引きし、形成されたシクロオクタン（ＣＯＡ）を除去する。ルテニウムナノ粒子の黒いコロイド状懸濁液が得られる。ナノ粒子の各々の直径はおよそ１．９ｎｍ＋／０．２ｎｍに等しく、凝集することなく均一に、かつ寸法分布が極めて小さい状態で分散している。
【００５９】
イオン液において得られたルテニウムナノ粒子の懸濁液は、室温でアルゴン雰囲気下に配置されると、数ヶ月安定する。また、得られた溶液のスピンコーティングを行った場合でも、有機溶媒（アルカン、ジクロロメタン、アセトニトリル）による析出を行った場合でも、イオン液においてルテニウムナノ粒子の傾潟は観察されない。
【００６０】
ＯＭＩＭＮＴｆ2型イオン液へのルテニウムナノ粒子の合成の実施例
グローブボックスにおいて、１０ｍｌのビス（トリフルオロメタンスルホニル）イミド１−オクチル−３−メチルイミダゾリウム（ＯＭＩＭＮＴｆ2）をガラス製オートクレーブに導入する。次いで、室温で１時間強く攪拌しながらＲｕ（ＣＯＤ）（ＣＯＴ）（１３５ｍｇ，０．４３ｍｍｏｌ，Ｃ＝０．０４３ｍｏｌ／Ｌ）を完全に溶解させる。均質な溶液が得られると、反応媒体はおよそ０℃に等しい温度に冷却され、攪拌が停止される。媒体の温度は、およそ０℃で安定化される。次いでオートクレーブに水素流を流し、水素下で７２時間４バールに加圧する。次いで当該媒体を真空引きし、形成されたシクロオクタン（ＣＯＡ）を除去する。ルテニウムナノ粒子の黒いコロイド状懸濁液が得られる。ナノ粒子の各々の直径はおよそ１．９ｎｍ＋／０．２ｎｍに等しく、凝集することなく均一に、かつ寸法分布が極めて小さい状態で分散している。
【００６１】
イオン液において得られたルテニウムナノ粒子の懸濁液は、室温でアルゴン雰囲気下に配置されると、数ヶ月安定する。また、得られた溶液のスピンコーティングを行った場合でも、有機溶媒（アルカン、ジクロロメタン、アセトニトリル）による析出を行った場合でも、イオン液においてルテニウムナノ粒子の傾潟は観察されない。
【００６２】
Thomas Weltonによる文献“Room Temperature Ionic Liquids, Solvents for Synthesis and Catalysis”, Chem. Rev, 1999, vol. 99, n°8, 2071-2084頁に記載されているイオン液およびそれらの製造方法も、本明細書に記載されるメモリ装置の製造方法の実施に使用され得る。
【００６３】
金属ナノ粒子が合成されているイオン液２４２を構造全体上に塗布した後、アセンブリをたとえば室温にておよそ１分から１時間培養し、孔２４０の壁に対して、ならびにスペーサ１１４および１１６上とコーティング材料２００の上面２３６上とに、イオン液２４２中にあったナノ粒子２４４の堆積物を形成する。これらのナノ粒子２４４は、たとえば各々が１００個ほどの原子からなる。本明細書に記載される実施例では、各ナノ粒子２４４の直径はおよそ２ｎｍにほぼ等しく、直径つまりおよそ２ｎｍにほぼ等しい距離だけ離間されている。したがって、得られたナノ粒子２４４の密度は、たとえばおよそ５．１０13ｃｍ-2に等しい。
【００６４】
培養時間は、必要なナノ粒子密度に関連して選択される。培養時間が長いほど、堆積されるナノ粒子２４４の密度は高くなる。一般に、堆積されるナノ粒子２４４の密度は、イオン液２４２が接触している表面に対するイオン液２４２のナノ粒子の吸着の動態に依存する。したがって、表面上に堆積されるナノ粒子２４４の量は、培養時間だけでなく、ナノ粒子と当該表面との親和定数に依存する。この親和定数は、吸着反応の動力学的解離定数に対する動力学的結合定数の比、イオン液２４２中の当初のナノ粒子濃度、堆積物を形成しようとする表面上の反応箇所の密度、または所与の媒体におけるナノ粒子の拡散係数に等しい。
【００６５】
次いで、ナノ粒子２４４の堆積物を保持し、溶媒残留物を除去するために、たとえば９５％のエタノールで洗浄し、次にアルゴンで乾燥させることによって、余分なイオン液を除去する。およそ２００℃〜５００℃の間の温度での熱処理によって分解を行うことで余分なイオン液を除去することも可能である。
【００６６】
高誘電率（ｈｉｇｈ−Ｋ）、つまり誘電率がおよそ３．９よりも大きい誘電体をベースとする層２４６がナノ粒子２４４上に形成される。誘電率が高いこの誘電体は、たとえばＡｌ2Ｏ3、ＴｉＯ2、ＨｆＯ2またはＢａxＳｒ1-xＴｉＯ3（ＢＳＴ）である。上記誘電材料は、たとえば、第１の誘電体２４１の材料よりも誘電定数が大きくなるように選択される。代替例において、この誘電層２４６は、誘電サブ層の積層物、たとえば酸化物／窒化物／酸化物型の積層物で置換することができる。ナノ粒子２４４の積層物および誘電層２４６の厚さ全体は、ここでは孔２４０の深さよりも小さい、つまり先に除去されたダミーゲートの高さよりも小さい。装置１００の制御ゲートを後で形成するための導電材料２４８が構造全体にわたって堆積され、特に、あらかじめ堆積されたナノ粒子２４４および誘電層２４６によって占有されていない孔２４０の一部を充填する（図８Ａ参照）。この導電材料は、たとえば、ポリシリコン、Ｗ、ＴａＮ、Ｗ／ＴｉＮ、Ｔｉ、Ｃｕ／ＴａＮ、Ｗ／Ｎｂ、Ｗ／ＲｕＯ2の材料から選択される。導電材料２４８は、このような材料または制御ゲートの形成に適したいずれかの他の材料をベースとするいくつかのサブ層の積層物で形成することも可能である。
【００６７】
代替例において、図８Ｂは、第１の誘電体２４１が、孔２４０の底壁、孔２４０の他の側壁、表面２３６および側壁スペーサを覆う堆積物で形成される場合に得られる構造を示す。
【００６８】
図９に示すように、先に形成された層２４６および２４８とナノ粒子２４４の堆積物との研磨を行い、コーティング材料２００の表面２３６上で停止する。これにより得られたメモリ装置１００は、第１の誘電体２４１上に形成されたナノ粒子２４４の堆積物と、メモリ装置１００の制御ゲートを構成し、かつ導電材料２４８の残りの部分で形成される導電性部分２５４とを含む。また、第２の誘電体２５２は層２４６の残りの部分で形成され、制御ゲート２５４をナノ粒子２４４の堆積物から電気的に絶縁する。
【００６９】
このようにすれば、ソース、ドレインおよび制御ゲートをメモリ装置１００外部の要素に電気接続する配線を形成する工程を行うことが可能となる。
【００７０】
図９は、ソースおよびドレインを通る装置１００の断面図に対応し、図９に示す断面図において、ナノ粒子２４４の堆積物および第２の誘電体２５２で形成されるアセンブリのＵ形状を示す。ナノ粒子２４４は、第２の誘電体２５２によって制御ゲート２５４から分離され絶縁される。したがってナノ粒子２４４は、三方から制御ゲート２５４を取囲む、つまりチャネル１２１側と基板１０１に垂直な２つの側方とに位置する。
【００７１】
第１の誘電体２４１が誘電体の堆積によって得られる場合、研磨を行ない、図９に示した例のように表面２３６上で停止、または表面２３６上に位置する誘電層２４１の表面上で停止させ得る。
【００７２】
先に述べた方法の代替例において、金属ナノ粒子を含むイオン液２４２を塗布する前に、ナノ粒子の堆積物を形成するための表面の官能化を行なうことが可能である。このような官能化によって、金属粒子と相互作用することができる基板上に末端基を導入することが可能となり、基板を洗浄する工程中に、粒子の吸着反応動態と、粒子の表面密度と、表面上での粒子の安定性とを変更することができる。この官能化は、たとえばジアゾニウム塩のシラン化処理またはエレクトログラフティング(electrografting)によって行なわれ得る（この場合、誘電層の厚さがおよそ１０ｎｍより薄いことが好ましい）。末端基は、たとえば、チオール、カルボン酸塩、カルボン酸、アミン、アンモニウム、チオエステル、チオ尿素などから選択され得る。
【００７３】
先に述べた方法の第１の実施形態の代替例において、イオン液２４２を塗布した後、厚さが側壁スペーサ１１４および１１６未満であり得る第１の誘電体２４１上にナノ粒子２４４の堆積物を選択的に堆積するために、イオン液２４２に対向する基板１０１の裏面に極性を与えることが可能である。この代替例は、第１の誘電体２４１が基板１０１の酸化によって得られる場合、または第１の誘電体２４１が堆積によって得られる場合に該当する。基板１０１とイオン液２４２との電位差を利用することによって、側壁スペーサ１１４および１１６の高さにおける電界よりも強力な電界が第１の誘電体２４１の高さにおいて存在する。なぜなら、第１の誘電体２４１の厚さが側壁スペーサの厚さより小さいためである。この電界差によって、側壁スペーサ１１４および１１６の高さにおける堆積速度と比較して、第１の誘電体２４１上へのナノ粒子の堆積速度を上昇させることができる。ナノ粒子２４４の準選択的な堆積が第１の誘電体２４１に対して行なわれる。図９に示したメモリ装置１００とは異なり、このような基板の分極化を経たメモリ装置は、スペーサ１１４および１１６の側壁に対してナノ粒子が堆積されていない。ナノ粒子は、ダミーゲートの除去によって得られる孔の底壁において、第１の誘電体２４１に対して一義的に堆積される。この代替的な実施形態において、第１の誘電体２４１は、特に、第１の誘電体２４１に対するナノ粒子の形成を容易化するために極性を有する材料をベースとすることができる。
【００７４】
第２の実施形態に係るメモリ装置を製造するための方法を行うことによって得られる図１０に示すメモリ装置３００の製造について説明する。
【００７５】
まず、図１から図６を参照して、第１の実施形態に係る方法の上記の工程が行なわれる。
【００７６】
次いで、側壁スペーサの酸化シリコンの第１の部分１１４のエッチングが行なわれる。第１の部分１１４の材料は、特に、側壁スペーサの第２の部分１１６と比較して選択的にエッチングすることができるように選択される。このように、ナノ粒子を形成するための空洞が第２の部分１１６の下に形成される。次いで、第１の実施形態と類似した方法、つまり酸化（図１０の場合）または孔２４０への堆積のいずれかによって、第１の誘電体２４１が形成される。第１の誘電体２４１は、この場合、側壁スペーサの第２の部分１１６の下に形成された空洞内に位置する壁に対しても堆積される。
【００７７】
次いで、金属ナノ粒子が合成されているイオン液２４２が、先に形成された構造全体にわたって、たとえばスピンコーティングまたはスパッタリングによる堆積を行なうことによって塗布される。第１の実施形態と比較して、側壁スペーサの第２の部分１１６の下に先に形成された空洞にもイオン液が塗布される。
【００７８】
次いでアセンブリの培養を行い、第１の誘電体に４１に対して、また側壁スペーサの第２の部分１１６下の空洞にも、ナノ粒子の堆積物を形成する。また、培養中に、イオン液２４２とソースおよびドレイン領域１１８、１２０との間に電位差が印加される。このような分極化を行なうことによって、側壁スペーサの第２の部分１１６下におけるナノ粒子の形成が促進される。したがって、堆積されたナノ粒子２４４は、チャネル１２１とソースおよびドレイン領域１１８、１２０との間の接合部の高さに主に集中する。図１１は、この第２の実施形態で基板１０１上に得られたナノ粒子２４４の堆積物の概略図を示す。この図１１において、第１の誘電体２４１とソースおよびドレイン領域１１８、１２０との間の接合部にナノ粒子２４４が主に堆積していることがわかる。次いで、第２の誘電体２５２および制御ゲート２５４が第１の実施形態と類似した方法で形成される。
【００７９】
この第２の実施形態に係る製造方法によれば、ホットエレクトロンによるプログラミングを採用するメモリ装置の構造を最適化することが可能となる。このように、チャネルとは異なる仕事関数を有するソースおよびドレイン領域上へのナノ粒子の堆積が促進される。
【００８０】
この第２の実施形態によって、側壁スペーサ下のソースおよびドレイン領域１１８、１２０の真上に位置するナノ粒子２４４で形成される「擬似浮遊ゲート」への荷電担体の注入をよく制御することが可能となる。このように、形成されるメモリ装置の特性のばらつきがさらにより良く制御される。したがって、第２の実施形態に係る本方法は、たとえばＷＯ９８／０３９７７に記載の階層メモリ装置の製造に特に適しており、チャネルの一方側または他方側にナノ粒子２４４を配置すると、形成されるメモリ装置の記憶容量を倍増させることができることからして、ソース側に位置するナノ粒子またはドレイン側に位置するナノ粒子に情報を蓄積することができる。
【００８１】
この第２の実施形態の代替例において、堆積されるナノ粒子をチャネルの一方側、つまりソース側またはドレイン側のいずれかにのみ集中させることができ、これらの２つの領域のうち一方のみをイオン液に関して分極化する。得られたナノ粒子の堆積物は、先に述べたメモリ装置のナノ粒子の堆積物とは異なり、チャネルに関して対称ではなくなる。
【００８２】
図１２は、第３の実施形態に係るメモリ装置を製造するための方法を行うことによって得られるメモリ装置４００を示す。
【００８３】
この第３の実施形態において、図１から図６を参照して先に述べた工程が行なわれる。
側壁スペーサの第１の部分１１４のエッチングを行なった後、スペーサの第２の部分１１６下に位置する空洞内を含む、孔２４０のすべての壁の上に堆積することによって第１の誘電体２４１が得られる。
【００８４】
第１の実施形態と類似した方法で、つまりスピンコーティングまたはスパッタリングによる堆積を行うことによって、金属ナノ粒子が合成されているイオン液２４２を、先に形成した構造全体上に塗布することで装置４００が完成される。イオン液は、側壁スペーサの第２の部分１１６の下に先に形成されている空洞においても、第１の誘電体２４１に対して塗布される。
【００８５】
次いで、第１の誘電体２４１に対してナノ粒子の堆積物を形成するためにアセンブリの培養が行なわれる。次いで、第１の実施形態と類似した方法で第２の誘電体２５２および制御ゲート２５４が形成される。
【符号の説明】
【００８６】
１００  メモリ装置；１１４、１１６  スペーサ；１１８、１２０  ソースおよびドレイン領域；１２１  チャネル；１２６、１２８  表在層；２００  コーティング層；２３６  表面；２４１  第１の誘電体；２４４  ナノ粒子；２５２  第２の誘電体。
【図１】
2010232657.tif 000003
【図２】
2010232657.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010232657.tif 000013
【図１２】
2010232657.tif 000014
【外国語明細書】
2010232657000001.pdf