(57)【要約】【課題】ライナー用シリコン窒化膜を備えたＳＴＩ構造の素子分離領域の外周に、段部が形成されることのない半導体装置を提供する。【解決手段】ライナー用シリコン窒化膜２５を備えたＳＴＩ構造の素子分離領域２７によって活性領域が区画された半導体基板２１上に、シリコン酸化膜２８を形成する工程と、前記シリコン酸化膜２８上に、パターニングされたポリシリコン膜３１を形成する工程と、前記ポリシリコン膜３１をマスクにして、前記シリコン酸化膜２８と前記半導体基板２１とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。【選択図】図１０
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【特許請求の範囲】
【請求項１】
ライナー用シリコン窒化膜を備えたＳＴＩ構造の素子分離領域によって活性領域が区画された半導体基板上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、パターニングされたポリシリコン膜を形成する工程と、
前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にシャロートレンチを形成する工程と、
前記シャロートレンチの内壁にライナー用第１シリコン窒化膜を形成する工程と、
前記シャロートレンチ内を絶縁体で充填して、ＳＴＩ構造の素子分離領域を形成する工程と、
前記半導体基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、パターニングされた第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜のパターン間をポリシリコン膜で充填する工程と、
前記第２シリコン窒化膜を除去する工程と、
前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、
前記ポリシリコン膜を除去する工程と、
前記シリコン酸化膜を除去する工程と、を備えていること特徴とする半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜上に、パターニングされた前記第２シリコン窒化膜を形成する工程において、前記第２シリコン窒化膜上に、パターニングされたレジスト膜を形成し、該レジスト膜をサイドエッチングし、該レジスト膜をマスクとして、前記第２シリコン窒化膜をエッチングすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、前記溝パターンを形成する工程において、同時に該ポリシリコン膜を除去することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜を除去する工程において、同時に前記溝パターン内部の自然酸化膜を除去することを特徴とする請求項２ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板に前記シャロートレンチを形成した後に、該シャロートレンチの内壁を熱酸化することを特徴とする請求項２ないし請求項５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体デバイスの微細化に伴い、半導体基板上に形成したＭＯＳトランジスタ間の絶縁分離（素子分離）として、溝パターンの内部に絶縁膜を充填したＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が用いられている。また、ＭＯＳトランジスタの短チャネル効果を抑制するために、溝型のゲート電極（トレンチゲート電極）を備えたＭＯＳトランジスタも用いられている（特許文献１）。
また、ＳＴＩ構造の素子分離領域の内部に、応力の緩和や半導体基板の酸化防止等を目的として、ライナー膜としてシリコン窒化膜（Ｓｉ３Ｎ４膜）を設ける技術が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１３４６７４号公報
【特許文献２】特開２００８−２９４４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ライナー用シリコン窒化膜を備えたＳＴＩ構造の素子分離領域を用いて、半導体基板上にアクティブ領域（活性領域）を区画し、溝型ゲート電極を備えたＭＯＳトランジスタを形成する場合には、以下に説明する問題点が発生することを本願発明者は明らかにした。なお、図１５ないし図１７は、従来のＭＯＳトランジスタの製造工程の一部を示す断面図で、従来技術に問題点が発生する現象等を本願発明者が加筆したものである。
【０００５】
まず、従来、ＭＯＳトランジスタを製造する場合、図１５に示すように、シリコンからなる半導体基板１にシャロートレンチを形成する。その後、シャロートレンチ２の内部に、ライナー用シリコン窒化膜３を成膜し、ライナー用シリコン窒化膜３上に絶縁体であるシリコン酸化膜４（ＳｉＯ２膜）を充填し、ＳＴＩ構造の素子分離領域５を形成する。
【０００６】
次に、図１６に示すように、エッチングのマスクとして、シリコン窒化膜６を用いてパターン（マスクシリコン窒化膜）を形成し、シリコンからなる半導体基板１のエッチングを行って、溝型ゲート電極用のゲートトレンチ７（溝パターン）を形成する。なお、シリコンをエッチングしてゲートトレンチ７を形成する場合には、エッチング耐性等の観点から、シリコン窒化膜をマスクとしてドライエッチングを行う手法が一般的に行われる。
【０００７】
その後、図１７（ａ）に示すように、湿式エッチングによって、シリコン窒化膜６を除去する。
この際、ＳＴＩ構造の素子分離領域５内部のライナー用シリコン窒化膜３の上端も薬液にさらされる。また、活性領域と交差するように形成した溝型ゲート電極用のゲートトレンチ７の開口部において、ライナー用シリコン窒化膜３が一部露出しており、そこから薬液が浸透してライナー用シリコン窒化膜３のエッチングが進行する。
このため、ライナー用シリコン窒化膜３が除去された部分に段部８（溝）が形成されてしまう。なお、図１７（ｂ）は、この段部８を拡大して示したものである。
【０００８】
このライナー用シリコン窒化膜３に起因した段部８は、半導体基板１の表面のＳＴＩ構造の素子分離領域５の外周に沿って形成される。そして、溝型ゲート用のゲートトレンチ７の内部に充填する導電体は、この段部８にも埋め込まれてしまう。また、ライナー用シリコン窒化膜３は薄く、段部８の幅も微細なため、ゲート電極のパターニング（ドライエッチング）に際して、段部８に埋め込まれた導電体は完全には除去されずに残存する。
これにより、隣接するゲート電極間で、ＳＴＩ構造の素子分離領域５の外周に沿って残存した導電体によって、ショート（短絡）が発生し、半導体装置の製造歩留まりが低下すると言う問題があった。
【課題を解決するための手段】
【０００９】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置の製造方法は、ライナー用シリコン窒化膜を備えたＳＴＩ構造の素子分離領域によって活性領域が区画された半導体基板上に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、パターニングされたポリシリコン膜を形成する工程と、  前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。
【発明の効果】
【００１０】
本発明では、溝パターンを形成する際に、ポリシリコン膜をマスクにしてエッチングするので、エッチング終了後にマスクを除去する際に、シリコン窒化膜を除去しない薬液を使用することができる。言い換えれば、ライナー用シリコン窒化膜が露出した状態で、シリコン窒化膜を除去する薬液を用いることがない。これにより、ライナー用シリコン窒化膜が除去されることに起因した段部の発生を防止することができ、段部にゲート電極用の導体が残存するのを回避し、製造歩留まりの低下を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置の一例の一部を示す平面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１５】従来の半導体装置の製造工程の一部を示す断面図である。
【図１６】従来の半導体装置の製造工程の一部を示す断面図である。
【図１７】図１７（ａ）は、従来の半導体装置の製造工程の一部を示す断面図であり、図１７（ｂ）は、図１７（ａ）の一部を拡大した断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態である半導体装置の製造方法について、図面を参照して説明する。
まず、本実施形態の半導体装置の製造方法によって製造される半導体装置の一例であるＤＲＡＭについて説明する。図１に示すように、本実施形態のＤＲＡＭ素子のメモリセルは、細長い短冊状の活性領域１１が複数、個々に所定間隔をあけて右斜め下向きに整列しており、６Ｆ２型メモリセルのレイアウトで形成されている。
【００１３】
また、キャパシタコンタクト１２は、各活性領域１１の両端部の真上に配置されるように形成されており、ビット線コンタクト１３は、各活性領域１１の中央部の真上に配置されるように形成されている。
また、図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１４が延設されており、ビット線は、図１の縦（Ｙ）方向に所定の間隔で複数配置されている。
【００１４】
ゲート電極１５およびダミーゲート電極１６は、図１の縦（Ｙ）方向に形成されている。なお、活性領域１１間にダミーゲート電極１６を配置することで、ゲート電極パターンの連続性（パターン配置の繰り返し周期）が途切れないため、微細化したゲート電極パターンを精度よく形成することができる。また、図１において、キャパシタ素子は省略して記載してある。
【００１５】
次に、本実施形態の半導体装置の製造方法について説明する。図２〜図１４は、図１のＡ−Ａ’で切った断面図を示している。
まず、図２に示すように、シリコンからなる半導体基板２１上にシリコン酸化膜２２を、例えば厚さ１０ｎｍで、シリコン窒化膜２３を、例えば厚さ１００ｎｍで、順次成膜する。そして、図１の活性領域１１に対応する部分が残るように、シリコン窒化膜２３とシリコン酸化膜２２を順次パターニングする。
【００１６】
次に、パターニングしたシリコン窒化膜２３をマスクにして、半導体基板２１をエッチングし、半導体基板２１にシャロートレンチ２４を形成する。ここで、シャロートレンチ２４の深さは、例えば３００ｎｍ程度になるように形成する。
【００１７】
次に、図３に示すように、シャロートレンチ２４の内壁にライナー用シリコン窒化膜２５（第１シリコン窒化膜）を６ｎｍの厚さで形成する。その後、シャロートレンチ２４内を、埋め込み材となる絶縁体であるシリコン酸化膜２６で充填する。この際、シリコン酸化膜２６は、例えば半導体基板２１上における厚みが２００ｎｍになるように充填する。
なお、ライナー用シリコン窒化膜２５を形成する前に、シャロートレンチ２４の内壁であるシリコン表面を、熱酸化し、シャロートレンチ２４の内壁に２〜５ｎｍ程度の膜厚のシリコン酸化膜を形成してもよい。
【００１８】
次に、図４に示すように、シリコン酸化膜２６を、ＣＭＰ技術を用いて研磨除去する。この際、シリコン窒化膜２３が露出するまで研磨を行い、シャロートレンチ２４内にシリコン酸化膜２６を埋め込みつつ、シリコン窒化膜２３の表面を平坦化する。なお、平坦化時に、シリコン窒化膜２３の上部も研磨されるが、半導体基板２１が露出しないように、例えばシリコン窒化膜２３は５０ｎｍ程度以上残るように行う。
これにより、シャロートレンチ２４内には、ライナー用シリコン窒化膜２５とシリコン酸化膜２６が埋め込まれ、上面は平坦化される。
【００１９】
次に、図５に示すように、シリコン窒化膜２３をエッチング除去する。エッチングは、熱燐酸（加熱したＨ３ＰＯ４液）を用いた湿式のエッチング法などを用いて行う。なお、除去する際に、ライナー用シリコン窒化膜２５は、半導体基板２１の上面２１ａより上に出ている部分が除去され、半導体基板２１の上面２１ａより下に位置する部分が除去されないように制御して行うことが好ましい。
このシリコン窒化膜２３の除去に際して、ライナー用シリコン窒化膜２５の上端が少し除去された場合でも、本実施形態では、後述のゲート電極用のゲートトレンチ３３（溝パターン）の形成に際して、ライナー用シリコン窒化膜２５がさらにエッチングされることはない。従って、除去されたライナー用シリコン窒化膜２５に起因した深い段部が形成されることを防止できる。
【００２０】
次に、露出したシリコン酸化膜２２と、シリコン酸化膜２６の上部をエッチング除去する。なお、除去する際に、シリコン酸化膜２６は、半導体基板２１の上面２１ａより上に出ている部分が除去され、半導体基板２１の上面２１ａより下に位置する部分が除去されないように制御して行うことが好ましい。また、エッチングは、フッ酸（ＨＦ）を用いた湿式エッチング法などを用いて行う。
【００２１】
以上の工程を経て、シャロートレンチ２４に埋め込まれたライナー用シリコン窒化膜２５の上面２５ａ、及びシリコン酸化膜２６の上面２６ａが、半導体基板２１の上面２１ａと概略同等の高さに揃い、ＳＴＩ構造の素子分離領域２７が形成され、活性領域１１が素子分離される。すなわち、ライナー用シリコン窒化膜２５を備えたＳＴＩ構造の素子分離領域２７によって活性領域１１が区画された半導体基板２１が形成される。
【００２２】
次に、図６に示すように、半導体基板２１上にシリコン酸化膜２８を５０ｎｍ、シリコン窒化膜２９（第２シリコン窒化膜）を１００ｎｍ、順次成膜する。そして、図１に示すゲート電極１５及びダミーゲート電極１６に対応する部分に、パターンが残るようにレジスト膜３０から成るマスクパターンを形成する。この際、本実施形態では、従来のゲート電極用のゲートトレンチ形成に使用するフォトマスクと、明部（光の透過部）と暗部（遮蔽部）のパターン配置が反対に配置されたフォトマスクを使用する（従来の製造方法では、ゲートトレンチの開口形成部分が透過部のフォトマスクを使用している）。
なお、微細加工限界８０ｎｍを有するリソグラフィー技術を用いて配線幅８０ｎｍ、最小間隔８０ｎｍのレジストパターンを形成することが好ましい。
【００２３】
次に、図７に示すように、レジスト膜３０をマスクに、シリコン窒化膜をドライエッチングする。このエッチングでは、まず初めに、Ｏ２ガス、Ａｒガスを含むガス条件を用いてレジスト膜３０をサイドエッチングさせる処理（スリミング処理）を行い、パターンの幅を４０ｎｍ程度に細める。そして、細らせたレジストパターンをマスクにＣＦ４ガスを含むガスを用いてシリコン窒化膜２９をエッチングし、配線幅４０ｎｍのパターンを形成する。
【００２４】
このように、レジスト膜３０をサイドエッチングすることにより、リソグラフィー技術で形成できる加工寸法以下のライン幅を有するパターンを形成することができる。
その後、レジスト膜３０を除去する。なお、レジスト膜３０のサイドエッチング処理を行わずに、そのままの寸法でマスクとして用い、シリコン窒化膜２９のエッチングを行ってもよい。
このようにして、シリコン酸化膜２８上に、パターニングされたシリコン窒化膜２９を形成する。
【００２５】
次に、図８に示すように、ポリシリコン膜３１を厚さ２００ｎｍ程度、成膜する。その後、図９に示すように、ポリシリコン膜３１を、ＣＭＰ技術を用いて研磨除去する。この際、シリコン窒化膜２９の上面を露出させ、隣り合うシリコン窒化膜２９パターンの間にポリシリコン膜３１を埋め込むように形成する。これにより１００ｎｍ程度の厚さを備えたポリシリコン膜３１のマスクパターンが形成される。
【００２６】
次に、図１０に示すように、ポリシリコン膜及びシリコン酸化膜に対して選択比が取れるエッチング条件を用いて、シリコン窒化膜２９を選択的にエッチング除去する。エッチングには、例えば、熱燐酸液を用いた湿式エッチングを用いることができる。この際、ＳＴＩ構造の素子分離領域２７のライナー用シリコン窒化膜２５の上部はシリコン酸化膜２８で覆われているため、エッチングされない。
これにより、ゲート電極１５及びダミーゲート電極１６に対応する部分に、リソグラフィー技術の加工寸法以下（開口幅約４０ｎｍ）の開口部３２を有し、厚さ１００ｎｍのポリシリコン膜３１から成るマスクが形成される。
【００２７】
次に、図１１に示すように、ポリシリコン膜３１をマスクに、シリコン酸化膜２８をエッチングする。その後、ポリシリコン膜３１とシリコン酸化膜２８をマスクにして、シリコンからなる半導体基板２１をドライエッチングして、深さ２００ｎｍ程度のゲート電極用のゲートトレンチ３３を形成する。なお、このシリコンのエッチングに際して、厚さ１００ｎｍのポリシリコン膜は３１すべて除去される。
【００２８】
ポリシリコン膜３１が除去された後は、露出したシリコン酸化膜２８がマスクとして機能する。ドライエッチングは、シリコン酸化膜に対して選択比がとれる条件を用いて行い、エッチング終了後に、半導体基板２１上にシリコン酸化膜２８が１０〜３０ｎｍ程度残るように制御する。
なお、ドライエッチングは、例えばＨＢｒガス、ＳＦ６ガス、Ｏ２を含むガス条件を用いて行う。
【００２９】
このエッチングを経て、図１のゲート電極１５に対応する部分の半導体基板２１が除去され、溝型ゲート電極を形成するためのゲートトレンチ３３（溝パターン）が形成される。ゲートトレンチ３３の深さは約２００ｎｍ、幅はポリシリコン膜３１に形成された開口部３２の幅である約４０ｎｍである。
ゲートトレンチ３３幅をリソグラフィー加工寸法以下の４０ｎｍまで細めて形成することにより、後述するゲート電極１５をパターニングする際に、ゲート電極１５とゲートトレンチ３３とのリソグラフィー工程での合わせずれが発生した際に、ゲートトレンチ３３内がエッチングされるのを防止することが可能となる（アライメントに際しての余裕度が拡大する）。
【００３０】
また、半導体基板２１のエッチングに際しては、シリコン酸化膜２６も多少エッチングが進行する。このため、ＳＴＩ構造の素子分離領域２７のうちゲート電極及びダミーゲート電極パターン用の開口が形成される部分には、シャロートレンチ２４内を埋め込んでいるシリコン酸化膜２６の上面が５０ｎｍ程度エッチングされ、窪み部３４が形成される。
【００３１】
開口幅４０ｎｍのゲートトレンチ３３を半導体基板２１に形成するためのマスクは、ポリシリコン膜３１とシリコン酸化膜２８の積層体を用いて行っており、ゲートトレンチ３３をエッチングすると同時に、マスク上部のポリシリコン膜３１は除去される。したがって、特別にポリシリコン膜３１を除去するための工程は必要としない。
【００３２】
次に、図１２に示すように、半導体基板２１上に残ったシリコン酸化膜２８をエッチング除去する。エッチングは、ライナー用シリコン窒化膜２５に対して選択比がとれるエッチング方法を用いる。例えばフッ酸（ＨＦ）を用いた湿式エッチングなどを用いることができる。
シリコン酸化膜２８の除去に際しては、エッチング時間が長くなりすぎると、シャロートレンチ２４内に充填したシリコン酸化膜２６もエッチングされて膜厚が減少してしまう。このため、素子分離能力の低下、平坦性の低下を招かないよう、湿式エッチングの時間を適切に調節する。
このエッチングにおいて、シリコン酸化膜２８が除去されると同時に、ゲートトレンチ３３内部の自然酸化膜も除去され、清浄な半導体基板表面（シリコン表面）が露出される。
【００３３】
このようにして、シリコン酸化膜２８を除去するが、ゲート絶縁膜を形成する前の洗浄工程（半導体基板のシリコン表面を露出させる工程）と兼用できるので、新たにシリコン酸化膜２８を除去する工程を加える必要はない。
したがって、本実施形態では、ゲートトレンチ３３を開口するためのマスクを除去する工程を、新たに追加する必要がないので、工程の増加を最小限に抑えることが可能となる。
【００３４】
次に、図１３に示すように、ゲート絶縁膜４１、ポリシリコン膜４２、タングステンシリサイド膜４３（ＷＳｉ膜）、シリコン窒化膜４４を順次成膜する。膜厚は、例えばそれぞれ５ｎｍ、５０ｎｍ、５０ｎｍ、１００ｎｍ程度として構わない。ゲート絶縁膜４１は、熱酸化で形成したシリコン酸化膜を用いるのが好ましい。また、タングステンシリサイド膜４３の代わりにタングステン膜（Ｗ膜）や、窒化タングステン膜（ＷＮ膜）、またはそれらの積層膜を用いてもよい。
【００３５】
次に、図１４に示すように、ゲート電極１５及びダミーゲート電極１６に対応するレジストパターンを形成し、このレジストパターンをマスクにシリコン窒化膜４４、タングステンシリサイド膜４３、ポリシリコン膜４２を順次エッチングして、ゲートトレンチ３３の上部に位置するゲート電極及びダミーゲート電極を形成する。
【００３６】
ここで、ゲートトレンチ３３の幅を４０ｎｍとなるように形成した場合には、例えばゲート電極１５及びダミーゲート電極１６の配線幅を６０ｎｍとなるように形成することで、ゲートトレンチ３３とゲート電極１５及びダミーゲート電極１６上部のアライメントずれの余裕が片側１０ｎｍずつ確保される。
【００３７】
その後、イオン注入法を用いて、リン等の不純物を半導体基板２１の表面部分（活性領域１１内部）に導入して、ソース・ドレイン用の不順物拡散層領域を形成することで、溝型ゲート電極を備えたＭＯＳトランジスタが、メモリセル部に形成される。シリコン窒化膜４４は、引き続きゲート電極１５間にコンタクトプラグを形成する際の、ゲート電極保護膜として機能する。
【００３８】
本実施形態では、ゲートトレンチ３３を形成する際に、ポリシリコン膜３１をマスクにしてエッチングするので、エッチング終了後にマスク等を除去する際に、シリコン窒化膜を除去しない薬液を使用することができる。言い換えれば、ライナー用シリコン窒化膜２５が露出した状態で、シリコン窒化膜を除去する薬液を用いることがない。これにより、ライナー用シリコン窒化膜２５が除去されることに起因した段部の発生を防止することができ、段部にゲート電極用の導体が残存するのを回避し、製造歩留まりの低下を抑制することができる。
【００３９】
また、本実施形態では、シリコン酸化膜２８上にパターニングされたシリコン窒化膜２９を形成する工程において、シリコン窒化膜２９上にパターニングされたレジスト膜３０を形成し、このレジスト膜３０をサイドエッチングし、このレジスト膜３０をマスクとして、シリコン窒化膜２９をエッチングして、パターニングする。これにより、シリコン窒化膜２９のパターニングをフォトリソグラフィの解像限界以下の寸法に形成することができ、その結果、フォトリソグラフィの解像限界以下の寸法のゲートトレンチ３３を形成することができる。
【００４０】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態ではＤＲＡＭの製造方法について説明したが、本発明はＤＲＡＭの製造に限定されるものではなく、溝型ゲート電極を備えたＭＯＳトランジスタと、ライナー用シリコン窒化膜を備えたＳＴＩ構造の素子分離領域を有する半導体デバイス一般に適用することが可能である。
【産業上の利用可能性】
【００４１】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【００４２】
１・・・半導体基板、２・・・シャロートレンチ、３・・・ライナー用シリコン窒化膜、４・・・シリコン酸化膜、５・・・ＳＴＩ構造の素子分離領域、６・・・シリコン窒化膜、７・・・ゲートトレンチ、８・・・段部、１１・・・活性領域、２１・・・半導体基板、２４・・・シャロートレンチ、２５・・・ライナー用シリコン窒化膜（第１シリコン窒化膜）、２７・・・ＳＴＩ構造の素子分離領域、２８・・・シリコン酸化膜、２９・・・シリコン窒化膜（第２シリコン窒化膜）、３１・・・ポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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