(57)【要約】【課題】線形性に優れた半導体抵抗素子を提供する。【解決手段】本発明の半導体装置は、ＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成されるＨＢＴ１３０と、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子１２０とを備え、半導体抵抗素子１２０は、ヘリウム不純物を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、３−５族化合物半導体から構成される能動素子と、
前記半導体基板上に形成され、前記能動素子を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子とを備え、
前記半導体抵抗素子は、ヘリウム不純物を含む
半導体装置。
【請求項２】
前記能動素子はヘテロ接合バイポーラトランジスタである
請求項１記載の半導体装置。
【請求項３】
前記半導体エピタキシャル層が前記半導体抵抗素子を構成する層としてヘテロ接合バイポーラトランジスタのベース層を含む
請求項２記載の半導体装置。
【請求項４】
前記ベース層の不純物濃度が前記ヘテロ接合バイポーラトランジスタのサブコレクタ層の不純物濃度の２倍以上である
請求項３記載の半導体装置。
【請求項５】
前記半導体エピタキシャル層が前記半導体抵抗素子を構成する層としてヘテロ接合バイポーラトランジスタのエミッタコンタクト層を含む
請求項２記載の半導体装置。
【請求項６】
前記エミッタコンタクト層の不純物濃度が前記ヘテロ接合バイポーラトランジスタのサブコレクタ層の不純物濃度の２倍以上である
請求項５記載の半導体装置。
【請求項７】
前記能動素子は同一基板上に形成されたヘテロ接合バイポーラトランジスタと電界効果トランジスタとから構成されるＢｉＦＥＴである
請求項１記載の半導体装置。
【請求項８】
前記半導体エピタキシャル層が前記半導体抵抗素子を構成する層としてＢｉＦＥＴのベース層を含む
請求項７記載の半導体装置。
【請求項９】
前記ベース層の不純物濃度が前記ＢｉＦＥＴのサブコレクタ層の不純物濃度の２倍以上である
請求項８記載の半導体装置。
【請求項１０】
前記半導体エピタキシャル層が前記半導体抵抗素子を構成する層としてＢｉＦＥＴのエミッタコンタクト層を含む
請求項７記載の半導体装置。
【請求項１１】
前記エミッタコンタクト層の不純物濃度が前記ＢｉＦＥＴのサブコレクタ層の不純物濃度の２倍以上である
請求項１０記載の半導体装置。
【請求項１２】
半導体基板上に、３−５族化合物半導体から構成される能動素子と、前記能動素子を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子とを形成し、
前記半導体抵抗素子の形成において、ヘリウムイオンをイオン注入して前記半導体抵抗素子にヘリウム不純物を含ませる
半導体装置の製造方法。
【請求項１３】
前記ヘリウムイオンのイオン注入により、前記能動素子と前記半導体抵抗素子と他の素子とを電気的に分離するための素子分離領域を形成する
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記ヘリウムイオンのイオン注入において、前記ヘリウムイオンが１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量で注入されている
請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体抵抗素子に関し、特に半導体集積回路における半導体層を高抵抗化した抵抗素子に関する。
【背景技術】
【０００２】
半導体集積回路（半導体装置）は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）および電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）等の能動素子と、抵抗素子、コンデンサおよびインダクタンス等の受動素子とを基板上に形成した金属配線で接続することにより構成される。抵抗素子は例えばトランジスタに電圧を印加しバイアスするために用いられ、幅広い抵抗値が必要である。すなわち、トランジスタの入力側ではバイアス電圧を印加し、余分な電力消費を抑制するために高い抵抗値が必要であり、トランジスタの出力側では出力のインピーダンスに整合させるために低い抵抗値が必要である。
【０００３】
半導体集積回路を構成する半導体抵抗素子は、トランジスタの形成と同様に半導体基板表面に選択的なイオン注入と活性化熱処理とをして形成される。もしくはエピタキシャル成長した導電性半導体層およびスパッタ堆積した金属膜等の不要部に対して、エッチングもしくは高抵抗化の加工をすることで形成される。
【０００４】
このような半導体抵抗素子の一例（例えば、特許文献１参照）を以下に示す。
【０００５】
半導体抵抗素子は、図１０に示す工程を経て製造される。
【０００６】
つまり、図１０（ａ）に示すように、ＧａＡｓ半導体基板２０１上に、ｎ型ＧａＡｓ導電性半導体層２０２が形成される。そして、図１０（ｂ）に示すように、ｎ型ＧａＡｓ導電性半導体層２０２にボロンイオン（Ｂ+）をイオン注入し、抵抗値を高めた半導体層２０３が形成される。最後に、半導体層２０３に対して４５０〜６００℃の温度で数十分間熱処理し、高めた抵抗値が安定化される。これにより、半導体層２０３を抵抗層とし、ｎ型ＧａＡｓ導電性半導体層２０２を導電層とする半導体抵抗素子が製造される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２２４９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１の半導体抵抗素子における抵抗値を高めた半導体層２０３は、注入するイオンにＢ+を使用して形成される。Ｂ+は質量数が大きいため、半導体層に過剰な欠陥を形成する。従って、特許文献１の半導体抵抗素子では、欠陥への電子トラップが起こり良好な線形性が示されない。なお、線形性とは、電圧変化および電流変化に対する抵抗値の変動率である。
【０００９】
また、例えばＧａＡｓを用いたＨＢＴ等の縦型デバイスと同一の基板上に半導体抵抗素子を形成してなる半導体集積回路では、ＨＢＴのベース層の一部が電気的に分離され、さらにイオン注入が行われて半導体抵抗素子の抵抗層とされる。そして、抵抗層の下方には、ＨＢＴのコレクタ層と電気的に分離された半導体層と、ＨＢＴのサブコレクタ層と電気的に分離された半導体層とが存在する。このような半導体集積回路において、抵抗層の形成に際して注入されるイオン種としてＢ+が選択された場合、Ｂ+は飛程が小さいため、抵抗層下方に存在する半導体層の抵抗値を高めることができず、該半導体層は導電層として存在することになる。その結果、半導体抵抗素子には寄生容量成分が存在することになる。
【００１０】
そこで、本発明は、かかる問題に鑑み、線形性に優れた半導体抵抗素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の半導体装置は、半導体基板上に形成され、３−５族化合物半導体から構成される能動素子と、前記半導体基板上に形成され、前記能動素子を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子とを備え、前記半導体抵抗素子は、ヘリウム不純物を含むことを特徴とする。
【００１２】
Ｈｅ+はＢ+よりも質量数が小さいため、Ｈｅ+をイオン注入して形成される抵抗層においては欠陥の発生が抑えられる。従って、Ｂ+をイオン注入して形成された抵抗層と比較してＨｅ+をイオン注入して形成された抵抗層では電子のトラップが起こりづらく、良好な線形性を持つ半導体抵抗素子が実現される。
【００１３】
また、Ｈｅ+は飛程が大きいため、抵抗層形成におけるイオン注入条件のドーズ量および加速電圧をコントロールすることで、抵抗層の下方の半導体層にもＨｅ+を注入することができる。この場合、抵抗層下方の半導体層の抵抗値も高めることができ、半導体抵抗素子の寄生容量成分を小さくすることができる。
【００１４】
ここで、能動素子がＨＢＴであってもよい。また、能動素子がＢｉＦＥＴであってもよい。
【００１５】
この構成によれば、ＨＢＴまたはＢｉＦＥＴと同一基板上に形成され、ベース層又はエミッタコンタクト層を構成する３−５族化合物半導体層で抵抗層を構成した半導体抵抗素子について、良好な線形性および寄生容量成分の低減を実現することができる。
【００１６】
また、本発明は、半導体基板上に、３−５族化合物半導体から構成される能動素子と、前記能動素子を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子とを形成し、前記半導体抵抗素子の形成において、ヘリウムイオンをイオン注入して前記半導体抵抗素子にヘリウム不純物を含ませることを特徴とする半導体装置の製造方法とすることもできる。
【００１７】
この構成によれば、寄生容量成分が小さく、かつ良好な線形性を持つ半導体抵抗素子を製造することができる。
【００１８】
ここで、ヘリウムイオンのイオン注入により、能動素子と半導体抵抗素子と他の素子とを電気的に分離するための素子分離領域も同時形成してもよい。
【００１９】
この構成によれば、抵抗層と素子分離領域を同時に形成し、工程数を削減することができるので、簡易に半導体抵抗素子を製造することができる。
【発明の効果】
【００２０】
本発明によれば、従来のＢ+のイオン注入により抵抗層を形成した半導体抵抗素子と比較し、線形性が優れた半導体抵抗素子を有する半導体装置を製造することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図
【図２】同実施の形態に係る半導体抵抗素子の電流−電圧特性を示す図
【図３】同実施の形態に係る半導体装置の製造方法を示す断面図
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す断面図
【図５】同実施の形態に係る半導体装置の製造方法を示す断面図
【図６】本発明の第３の実施形態に係る半導体装置の構造を示す断面図
【図７】同実施の形態に係る半導体装置の製造方法を示す断面図
【図８】本発明の第４の実施形態に係る半導体装置の構造を示す断面図
【図９】同実施の形態に係る半導体装置の製造方法を示す断面図
【図１０】従来の半導体抵抗素子の構造を示す断面図
【発明を実施するための形態】
【００２２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。
【００２４】
この半導体装置は、半絶縁性のＧａＡｓ基板１０１上に並んで設けられた半導体抵抗素子１２０およびＨＢＴ１３０から構成される。
【００２５】
ＨＢＴ１３０は、本発明の能動素子の一例であり、半導体基板としてのＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成される。また、半導体抵抗素子１２０は、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成され、ヘリウム不純物を含む。ここで、半導体エピタキシャル層は半導体抵抗素子１２０を構成する層としてＨＢＴ１３０のベース層を含んでおり、ＨＢＴ１３０のベース層の不純物濃度はＨＢＴ１３０のサブコレクタ層の不純物濃度の２倍以上である。
【００２６】
ＨＢＴ１３０は、図１に示すように、ＧａＡｓ基板１０１上に順次積層された、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなるサブコレクタ層１０２と、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなるコレクタ層１０３と、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなるベース層１０４と、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、ベース層１０４よりも大きなバンドギャップを有するエミッタ層１０５と、不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓを含む積層構造のエミッタコンタクト層１０６とから構成されている。
【００２７】
コレクタ層１０３、ベース層１０４およびエミッタ層１０５は、凸型の形状に加工されており、ベース島領域を形成している。
【００２８】
また、エミッタコンタクト層１０６は、凸型の形状に加工されており、エミッタ島領域を形成している。
【００２９】
サブコレクタ層１０２の表面に露出した部分には、ＡｕＧｅ／Ｎｉ／Ａｕ等により構成されるコレクタ電極１０７が形成されている。また、エミッタ層１０５の表面に露出した部分には、ベース層１０４にオーミック接触するようにエミッタ層１０５上から熱拡散させて形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるベース電極１０８ａが形成されている。さらに、エミッタコンタクト層１０６上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるエミッタ電極１０９が形成されている。
【００３０】
半導体抵抗素子１２０は、図１に示すように、ＧａＡｓ基板１０１上に順次積層された、不純物を５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなる第１半導体層１２１と、不純物を１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなる第２半導体層１２２と、不純物を４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなる第３半導体層１２３と、不純物を１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、第３半導体層１２３よりも大きなバンドギャップを有する第４半導体層１２４とから構成されている。
【００３１】
第４半導体層１２４の表面に露出した部分には、第３半導体層１２３にオーミック接触するように第４半導体層１２４上から熱拡散させて形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成される２つの抵抗素子電極１０８ｂが形成されている。
【００３２】
第３半導体層１２３および第４半導体層１２４における２つの抵抗素子電極１０８ｂ直下以外の部分には、ヘリウムイオン（Ｈｅ+）がイオン注入されて抵抗値の高められた抵抗層１１１が形成されている。つまり、不純物としてＨｅ+を含む抵抗層１１１が形成されている。このとき、イオン注入されたＨｅ+は第１半導体層１２１および第２半導体層１２２まで達していても構わない。
【００３３】
素子分離領域１１０は、半導体抵抗素子１２０およびＨＢＴ１３０同士を電気的に分離し、さらに半導体抵抗素子１２０およびＨＢＴ１３０のそれぞれをＧａＡｓ基板１０１に形成された他の素子から電気的に分離する。
【００３４】
ここで、第１半導体層１２１は、素子分離領域１１０により、サブコレクタ層１０２を構成するｎ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、サブコレクタ層１０２および第１半導体層１２１は、同一層に形成されている。そして、素子分離領域１１０は、ｎ型ＧａＡｓ層の一部にＨｅ+をイオン注入することにより形成されている。
【００３５】
また、第２半導体層１２２は、除去により、コレクタ層１０３を構成するｎ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、コレクタ層１０３および第２半導体層１２２は、同一層に形成されている（同一の高さ、組成及び層厚で形成されている）。
【００３６】
また、第３半導体層１２３は、除去により、ベース層１０４を構成するｐ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、ベース層１０４および第３半導体層１２３は、同一層に形成されている。
【００３７】
また、第４半導体層１２４は、除去により、エミッタ層１０５を構成するｎ型ＩｎＧａＰ層を含む半導体層を電気的に分離された２つの部分に分けることにより形成されている。従って、エミッタ層１０５および第４半導体層１２４は、同一層に形成されている。
【００３８】
なお、サブコレクタ層１０２を構成するｎ型ＧａＡｓ層、コレクタ層１０３を構成するｎ型ＧａＡｓ層、ベース層１０４を構成するｐ型ＧａＡｓ層、エミッタ層１０５を構成するｎ型ＩｎＧａＰ層を含む半導体層、およびエミッタコンタクト層１０６を構成するｎ型ＩｎＧａＡｓ層を含む積層構造体は、本発明の３−５族化合物半導体層の一例である。
【００３９】
次に、上記構造を有する半導体装置の半導体抵抗素子１２０について得た実験結果について述べる。
【００４０】
図２は、ベース層１０４、ベース層１０４を構成するｐ型ＧａＡｓ層にＢ+をイオン注入してなる抵抗層、およびベース層１０４を構成するｐ型ＧａＡｓ層にＨｅ+をイオン注入してなる抵抗層１１１の電流−電圧特性を示す図である。
【００４１】
図２から、イオン注入を行っていないベース層１０４に比べ、ベース層１０４を構成するｐ型ＧａＡｓ層にＢ+をイオン注入してなる従来の抵抗層、およびベース層１０４を構成するｐ型ＧａＡｓ層にＨｅ+をイオン注入してなる本実施形態の抵抗層１１１は傾きが大きく、抵抗値が高いのが分かる。また、従来の抵抗層は６Ｖ付近から線形性が崩れ、電圧変化に伴い抵抗値が変動しているのに対し、本実施形態の抵抗層１１１は線形性を保ち、電圧変化に対する抵抗値の変動もない。これは、Ｈｅ+の質量数が小さいため、半導体層での欠陥の発生を抑えることができ、抵抗層として動作させた場合、電子のトラップが起こりづらくなるためである。
【００４２】
次に、上記のような構造を有する半導体装置の製造方法について説明する。
【００４３】
図３は、本発明の第１の実施形態における半導体装置の製造方法を説明するための断面図である。
【００４４】
第１の実施形態における半導体装置は、ＧａＡｓ基板１０１上にＨＢＴ１３０と、半導体抵抗素子１２０とを形成し、半導体抵抗素子１２０の形成において、ヘリウムイオンをイオン注入して半導体抵抗素子１２０にヘリウム不純物を含ませることで形成される。そして、このヘリウムイオンのイオン注入により、ＨＢＴ１３０と半導体抵抗素子１２０と他の素子とを電気的に分離するための素子分離領域が形成される。ヘリウムイオンのイオン注入において、ヘリウムイオンが１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量で注入される。
【００４５】
具体的には、まず、図３（ａ）に示すように、ＭＢＥ法（分子線エピタキシ法）もしくはＭＯＣＶＤ法（有機金属化学気相成長法）等の結晶成長法により、ＧａＡｓ基板１０１上に、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓ層３０２、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓ層３０３、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓ層３０４、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰ層を含む半導体層３０５および不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓ層を含む積層構造体３０６が順に積層される。このｎ型ＧａＡｓ層３０２、ｎ型ＧａＡｓ層３０３、ｐ型ＧａＡｓ層３０４、半導体層３０５および積層構造体３０６の積層体が本発明の半導体エピタキシャル層の一例である。
【００４６】
次に、図３（ｂ）に示すように、エミッタ島領域がフォトレジストマスク１３１で保護され、積層構造体３０６の一部がウェットエッチングもしくはドライエッチングされる。これにより、エミッタ島領域、つまりエミッタコンタクト層１０６が形成される。このとき、半導体層３０５は殆どエッチングされない。
【００４７】
次に、図３（ｃ）に示すように、別のフォトレジストマスク１３２ａでベース島領域が保護され、フォトレジストマスク１３２ｂで半導体抵抗素子１２０が形成される領域が保護され、ウェットエッチングもしくはドライエッチングにて、半導体層３０５、ｐ型ＧａＡｓ層３０４およびｎ型ＧａＡｓ層３０３が順次エッチングされる。これにより、ベース島領域、つまりコレクタ層１０３、ベース層１０４およびエミッタ層１０５と、半導体抵抗素子１２０の第２半導体層１２２、第３半導体層１２３および第４半導体層１２４とが形成される。
【００４８】
次に、図３（ｄ）に示すように、ＨＢＴ１３０が形成される領域を覆うようにフォトレジストマスク１３３ａが形成され、さらに抵抗素子電極１０８ｂが形成される領域を覆うようにフォトレジストマスク１３３ｂが形成される。その後、フォトレジストマスク１３３ａおよびフォトレジストマスク１３３ｂに覆われず、表面に露出した第４半導体層１２４およびｎ型ＧａＡｓ層３０２に対して、加速電圧５０〜２００ｋｅＶ、ドーズ量１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の条件でＨｅ+がイオン注入される。この注入条件でＨｅ+イオン注入することにより、５×１０18ｃｍ-3程度のドーピング濃度であるｎ型ＧａＡｓ層３０２は電流のほとんど流れない素子分離層となる。また、第４半導体層１２４にイオン注入されたＨｅ+は第４半導体層１２４を介して第３半導体層１２３にも注入される。このとき、第３半導体層１２３のドーピング濃度が４×１０19ｃｍ-3程度であり、ｎ型ＧａＡｓ層３０２のドーピング濃度の２倍以上であるため、第４半導体層１２４のイオン注入された部分は電流のほとんど流れない素子分離層とは異なり、高抵抗層として機能する。また、イオン注入されたＨｅ+は第１半導体層１２１および第２半導体層１２２まで達していても構わない。これにより、サブコレクタ層１０２、抵抗層１１１および素子分離領域１１０が同時に形成される。
【００４９】
次に、コレクタ電極１０７、ベース電極１０８ａ、抵抗素子電極１０８ｂおよびエミッタ電極１０９が順次形成される。なお、これら電極を形成する順序はどんな順序でも構わない。
【００５０】
最後に、３００〜４００℃程度の温度による熱処理が行われ、コレクタ電極１０７、ベース電極１０８ａ、抵抗素子電極１０８ｂおよびエミッタ電極１０９のオーミック接触化、素子分離領域１１０の不活性化処理、ならびに抵抗層１１１の活性化処理が同時に行われる。
【００５１】
以上のように本発明の第１の実施形態における半導体装置によれば、半導体抵抗素子１２０の抵抗層１１１は導電性半導体層にＨｅ+をイオン注入して形成される。Ｈｅ+はＢ+よりも質量数が小さいため、Ｈｅ+をイオン注入して形成される抵抗層においては欠陥の発生が抑えられる。従って、Ｂ+をイオン注入して形成された抵抗層と比較して抵抗層１１１では電子のトラップが起こりづらく、良好な線形性を持つ半導体抵抗素子１２０が実現される。
【００５２】
また、Ｈｅ+は飛程が大きいため、抵抗層１１１形成におけるイオン注入条件のドーズ量および加速電圧をコントロールすることで、第２半導体層１２２および第１半導体層１２１にもＨｅ+を注入することができる。この場合、抵抗層１１１下方の第２半導体層１２２および第１半導体層１２１の抵抗値も高めることができ、半導体抵抗素子１２０の寄生容量成分を小さくすることができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態における半導体装置について、図面を用いて詳細に説明する。尚、本実施形態における半導体装置が第１の実施形態の半導体装置と異なっている点は、第１の実施形態の半導体装置では、第３半導体層１２３および第４半導体層１２４にＨｅ+をイオン注入して抵抗層１１１を形成し、且つ、ベース層１０４と第３半導体層１２３が同一層に形成され、エミッタ層１０５と第４半導体層１２４が同一層に形成されていたのに対して、本実施形態の半導体装置では、後述するように、第５半導体層１２５にＨｅ+をイオン注入して抵抗層１１２を形成し、且つ、エミッタコンタクト層１０６と第５半導体層１２５が同一層に形成されていることである。
【００５４】
図４は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。
【００５５】
この半導体装置は、半絶縁性のＧａＡｓ基板１０１上に並んで設けられた半導体抵抗素子１４０およびＨＢＴ１３０から構成される。
【００５６】
ＨＢＴ１３０は、本発明の能動素子の一例であり、半導体基板としてのＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成される。また、半導体抵抗素子１４０は、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成され、ヘリウム不純物を含む。ここで、半導体エピタキシャル層は半導体抵抗素子１４０を構成する層としてＨＢＴ１３０のエミッタコンタクト層を含んでおり、ＨＢＴ１３０のエミッタコンタクト層の不純物濃度がＨＢＴ１３０のサブコレクタ層の不純物濃度の２倍以上である。
【００５７】
ＨＢＴ１３０は、図４に示すように、ＧａＡｓ基板１０１上に順次積層された、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなるサブコレクタ層１０２と、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなるコレクタ層１０３と、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなるベース層１０４と、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、ベース層１０４よりも大きなバンドギャップを有するエミッタ層１０５と、不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓを含む積層構造のエミッタコンタクト層１０６とから構成されている。
【００５８】
コレクタ層１０３、ベース層１０４およびエミッタ層１０５は、凸型の形状に加工されており、ベース島領域を形成している。
【００５９】
また、エミッタコンタクト層１０６は、凸型の形状に加工されており、エミッタ島領域を形成している。
【００６０】
サブコレクタ層１０２の表面に露出した部分には、ＡｕＧｅ／Ｎｉ／Ａｕ等により構成されるコレクタ電極１０７が形成されている。また、エミッタ層１０５の表面に露出した部分には、ベース層１０４にオーミック接触するようにエミッタ層１０５上から熱拡散させて形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるベース電極１０８が形成されている。さらに、エミッタコンタクト層１０６上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるエミッタ電極１０９ａが形成されている。
【００６１】
半導体抵抗素子１４０は、図４に示すように、ＧａＡｓ基板１０１上に順次積層された、不純物を５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなる第１半導体層１２１と、不純物を１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなる第２半導体層１２２と、不純物を４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなる第３半導体層１２３と、不純物を１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、第３半導体層１２３よりも大きなバンドギャップを有する第４半導体層１２４と、不純物を１×１０19ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＡｓを含む積層構造の第５半導体層１２５から構成されている。
【００６２】
第５半導体層１２５の表面に露出した部分には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成される２つの抵抗素子電極１０９ｂが形成されている。
【００６３】
第５半導体層１２５における抵抗素子電極１０９ｂ直下以外の部分には、Ｈｅ+がイオン注入されて抵抗値の高められた抵抗層１１２が形成されている。つまり、不純物としてＨｅ+を含む抵抗層１１２が形成されている。このとき、イオン注入されたＨｅ+は第１半導体層１２１、第２半導体層１２２、第３半導体層１２３および第４半導体層１２４まで達していても構わない。
【００６４】
素子分離領域１１０は、半導体抵抗素子１４０およびＨＢＴ１３０同士を電気的に分離し、さらに半導体抵抗素子１４０およびＨＢＴ１３０のそれぞれをＧａＡｓ基板１０１に形成された他の素子から電気的に分離する。
【００６５】
ここで、第１半導体層１２１は、素子分離領域１１０により、サブコレクタ層１０２を構成するｎ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、サブコレクタ層１０２および第１半導体層１２１は、同一層に形成されている。そして、素子分離領域１１０は、ｎ型ＧａＡｓ層の一部にＨｅ+をイオン注入することにより形成されている。
【００６６】
また、第２半導体層１２２は、除去により、コレクタ層１０３を構成するｎ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、コレクタ層１０３および第２半導体層１２２は、同一層に形成されている（同一の高さ、組成及び層厚で形成されている）。
【００６７】
また、第３半導体層１２３は、除去により、ベース層１０４を構成するｐ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、ベース層１０４および第３半導体層１２３は、同一層に形成されている。
【００６８】
また、第４半導体層１２４は、除去により、エミッタ層１０５を構成するｎ型ＩｎＧａＰ層を含む半導体層を電気的に分離された２つの部分に分けることにより形成されている。従って、エミッタ層１０５および第４半導体層１２４は、同一層に形成されている。
【００６９】
また、第５半導体層１２５は、除去により、エミッタコンタクト層１０６を構成するｎ型ＩｎＧａＡｓを含む積層構造の半導体層を電気的に分離された２つの部分に分けることにより形成されている。従って、エミッタコンタクト層１０６および第５半導体層１２５は、同一層に形成されている。
【００７０】
なお、サブコレクタ層１０２を構成するｎ型ＧａＡｓ層、コレクタ層１０３を構成するｎ型ＧａＡｓ層、ベース層１０４を構成するｐ型ＧａＡｓ層、エミッタ層１０５を構成するｎ型ＩｎＧａＰ層を含む半導体層、およびエミッタコンタクト層１０６を構成するｎ型ＩｎＧａＡｓ層を含む積層構造体は、本発明の３−５族化合物半導体層の一例である。
【００７１】
次に、上記のような構造を有する半導体装置の製造方法について説明する。
【００７２】
図５は、本発明の第２の実施形態における半導体装置の製造方法を説明するための断面図である。
【００７３】
第２の実施形態における半導体装置は、ＧａＡｓ基板１０１上にＨＢＴ１３０と、半導体抵抗素子１４０とを形成し、半導体抵抗素子１４０の形成において、ヘリウムイオンをイオン注入して半導体抵抗素子１４０にヘリウム不純物を含ませることで形成される。そして、このヘリウムイオンのイオン注入により、ＨＢＴ１３０と半導体抵抗素子１４０と他の素子とを電気的に分離するための素子分離領域が形成される。ヘリウムイオンのイオン注入において、ヘリウムイオンが１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量で注入される。
【００７４】
具体的には、まず、図５（ａ）に示すように、ＭＢＥ法（分子線エピタキシ法）もしくはＭＯＣＶＤ法（有機金属化学気相成長法）等の結晶成長法により、ＧａＡｓ基板１０１上に、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓ層３０２、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓ層３０３、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓ層３０４、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰ層を含む半導体層３０５および不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓ層を含む積層構造体３０６が順に積層される。このｎ型ＧａＡｓ層３０２、ｎ型ＧａＡｓ層３０３、ｐ型ＧａＡｓ層３０４、半導体層３０５および積層構造体３０６の積層体が本発明の半導体エピタキシャル層の一例である。
【００７５】
次に、図５（ｂ）に示すように、エミッタ島領域がフォトレジストマスク１３１ａで保護され、フォトレジストマスク１３１ｂで半導体抵抗素子１４０が形成される領域が保護され積層構造体３０６の一部がウェットエッチングもしくはドライエッチングされる。これにより、エミッタ島領域、つまりエミッタコンタクト層１０６と、半導体抵抗素子１４０の第５半導体層１２５が形成される。このとき、半導体層３０５は殆どエッチングされない。
【００７６】
次に、図５（ｃ）に示すように、別のフォトレジストマスク１３２ａでベース島領域が保護され、フォトレジストマスク１３２ｂで半導体抵抗素子１４０が形成される領域が保護され、ウェットエッチングもしくはドライエッチングにて、半導体層３０５、ｐ型ＧａＡｓ層３０４およびｎ型ＧａＡｓ層３０３が順次エッチングされる。これにより、ベース島領域、つまりコレクタ層１０３、ベース層１０４およびエミッタ層１０５と、半導体抵抗素子１４０の第２半導体層１２２、第３半導体層１２３、第４半導体層１２４および第５半導体層１２５とが形成される。
【００７７】
次に、図５（ｄ）に示すように、ＨＢＴ１３０が形成される領域を覆うようにフォトレジストマスク１３３ａが形成され、さらに抵抗素子電極１０９ｂが形成される領域を覆うようにフォトレジストマスク１３３ｂが形成される。その後、フォトレジストマスク１３３ａおよびフォトレジストマスク１３３ｂに覆われず、表面に露出した第５半導体層１２５およびｎ型ＧａＡｓ層３０２に対して、加速電圧５０〜２００ｋｅＶ、ドーズ量１×１０12以上１×１０14ｃｍ-2以下の条件でＨｅ+がイオン注入される。この注入条件でＨｅ+イオン注入することにより、５×１０18ｃｍ-3程度のドーピング濃度であるｎ型ＧａＡｓ層３０２は電流のほとんど流れない素子分離層となる。このとき、第５半導体層１２５のドーピング濃度が１×１０19ｃｍ-3程度であり、ｎ型ＧａＡｓ層３０２のドーピング濃度の２倍以上であるため、第５半導体層１２５のイオン注入された部分は電流のほとんど流れない素子分離層とは異なり、高抵抗層として機能する。また、イオン注入されたＨｅ+は第１半導体層１２１、第２半導体層１２２、第３半導体層１２３および第４半導体層１２４まで達していても構わない。これにより、サブコレクタ層１０２、抵抗層１１２および素子分離領域１１０が同時に形成される。
【００７８】
次に、コレクタ電極１０７、ベース電極１０８、エミッタ電極１０９ａおよび抵抗素子電極１０９ｂが順次形成される。なお、これら電極を形成する順序はどんな順序でも構わない。
【００７９】
最後に、３００〜４００℃程度の温度による熱処理が行われ、コレクタ電極１０７、ベース電極１０８、エミッタ電極１０９ａおよび抵抗素子電極１０９ｂのオーミック接触化、素子分離領域１１０の不活性化処理、ならびに抵抗層１１２の活性化処理が同時に行われる。
【００８０】
以上のように本発明の第２の実施形態における半導体装置によれば、半導体抵抗素子１４０の抵抗層１１２は導電性半導体層にＨｅ+をイオン注入して形成される。Ｈｅ+はＢ+よりも質量数が小さいため、Ｈｅ+をイオン注入して形成される抵抗層においては欠陥の発生が抑えられる。従って、Ｂ+をイオン注入して形成された抵抗層と比較して抵抗層１１２では電子のトラップが起こりづらく、良好な線形性を持つ半導体抵抗素子１４０が実現される。
【００８１】
また、Ｈｅ+は飛程が大きいため、抵抗層１１２形成におけるイオン注入条件のドーズ量および加速電圧をコントロールすることで、第４半導体層１２４、第３半導体層１２３、第２半導体層１２２および第１半導体層１２１にもＨｅ+を注入することができる。この場合、抵抗層１１２下方の第４半導体層１２４、第３半導体層１２３、第２半導体層１２２および第１半導体層１２１の抵抗値も高めることができ、半導体抵抗素子１４０の寄生容量成分を小さくすることができる。
【００８２】
（第３の実施形態）
以下、本発明の第３の実施形態における半導体装置について、図面を用いて詳細に説明する。尚、本実施形態における半導体装置が第１の実施形態の半導体装置と異なっている点は、第１の実施形態の半導体装置では、ＧａＡｓ基板上に能動素子としてＨＢＴのみ形成されていたのに対して、本実施形態の半導体装置では、後述するように、ＧａＡｓ基板上に能動素子としてＨＢＴに加え、ＦＥＴも形成されていることである。
【００８３】
図６は、本発明の第３の実施形態における半導体装置の構造を示す断面図である。
【００８４】
この半導体装置は、半絶縁性のＧａＡｓ基板４０１上に並んで設けられた半導体抵抗素子４５０、ＨＢＴ４００およびＦＥＴ４３０から構成される。
【００８５】
同一の半導体基板（ＧａＡｓ基板４０１）上に形成されたＨＢＴ４００とＦＥＴ４３０とから構成されるＢｉＦＥＴは、本発明の能動素子の一例であり、３−５族化合物半導体から構成される。また、半導体抵抗素子４５０は、ＧａＡｓ基板４０１上に形成され、ＢｉＦＥＴを構成する半導体エピタキシャル層の少なくとも１層から構成され、ヘリウム不純物を含む。ここで、半導体エピタキシャル層は半導体抵抗素子４５０を構成する層としてＢｉＦＥＴのベース層を含んでおり、ＢｉＦＥＴのベース層の不純物濃度がＢｉＦＥＴのサブコレクタ層の不純物濃度の２倍以上である。
【００８６】
ＨＢＴ４００は、図６に示すように、ＧａＡｓ基板４０１上に順次積層された、ＡｌＧａＡｓとＧａＡｓを含む積層構造のバッファ層４０２と、ＩｎＧａＡｓを含む積層構造のチャネル層４０３と、ＡｌＧａＡｓを含む積層構造のキャリア供給層４０４と、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなるサブコレクタ層４０５と、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなるコレクタ層４０６と、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなるベース層４０７と、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、ベース層４０７よりも大きなバンドギャップを有するエミッタ層４０８と、不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓを含む積層構造のエミッタコンタクト層４０９とから構成されている。
【００８７】
コレクタ層４０６、ベース層４０７およびエミッタ層４０８は、凸型の形状に加工されており、ベース島領域を形成している。
【００８８】
また、エミッタコンタクト層４０９は、凸型の形状に加工されており、エミッタ島領域を形成している。
【００８９】
サブコレクタ層４０５の表面に露出した部分には、ＡｕＧｅ／Ｎｉ／Ａｕ等により構成されるコレクタ電極４１０ａが形成されている。また、エミッタ層４０８の表面に露出した部分には、ベース層４０７にオーミック接触するようにエミッタ層４０８上から熱拡散させて形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるベース電極４１１ａが形成されている。さらに、エミッタコンタクト層４０９上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるエミッタ電極４１２が形成されている。
【００９０】
ＦＥＴ４３０は図６に示すように、ＧａＡｓ基板４０１上に順次積層された、ＡｌＧａＡｓとＧａＡｓを含む積層構造のバッファ層４３１と、ＩｎＧａＡｓを含む積層構造のチャネル層４３２と、ＡｌＧａＡｓを含む積層構造のキャリア供給層４３３と、不純物を５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなるオーミックコンタクト層４３４とから構成されている。
【００９１】
オーミックコンタクト層４３４の表面に露出した部分には、ＡｕＧｅ／Ｎｉ／Ａｕ等により構成されるソース・ドレイン電極４１０ｂが形成されている。
【００９２】
また、キャリア供給層４３３の表面に露出した部分には、Ｔｉ／Ａｌ／Ｔｉ等により構成されるゲート電極４３５が形成されている。
【００９３】
半導体抵抗素子４５０は、図６に示すように、ＧａＡｓ基板４０１上に順次積層された、ＡｌＧａＡｓとＧａＡｓを含む積層構造の第１半導体層４５１と、ＩｎＧａＡｓを含む積層構造の第２半導体層４５２と、ＡｌＧａＡｓを含む積層構造の第３半導体層４５３と、不純物を５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなる第４半導体層４５４と、不純物を１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなる第５半導体層４５５と、不純物を４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなる第６半導体層４５６と、不純物を１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、第６半導体層４５６よりも大きなバンドギャップを有する第７半導体層４５７とから構成されている。
【００９４】
第７半導体層４５７の表面に露出した部分には、第６半導体層４５６にオーミック接触するように第７半導体層４５７上から熱拡散させて形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成される２つの抵抗素子電極４１１ｂが形成されている。
【００９５】
第６半導体層４５６および第７半導体層４５７における２つの抵抗素子電極４１１ｂ直下以外の部分には、ヘリウムイオン（Ｈｅ+）がイオン注入されて抵抗値の高められた抵抗層４１４が形成されている。つまり、不純物としてＨｅ+を含む抵抗層４１４が形成されている。このとき、イオン注入されたＨｅ+は第１半導体層４５１、第２半導体層４５２、第３半導体層４５３、第４半導体層４５４および第５半導体層４５５まで達していても構わない。
【００９６】
素子分離領域４１３は、半導体抵抗素子４５０、ＨＢＴ４００およびＦＥＴ４３０同士を電気的に分離し、さらに半導体抵抗素子４５０、ＨＢＴ４００およびＦＥＴ４３０のそれぞれをＧａＡｓ基板４０１に形成された他の素子から電気的に分離する。
【００９７】
ここで、第１半導体層４５１は、素子分離領域４１３により、バッファ層４０２および４３１を構成するＡｌＧａＡｓとＧａＡｓを含む積層の半導体層を電気的に分離された部分に分けることにより形成されている。したがって、バッファ層４０２および４３１並びに第１半導体層４５１は同一層に形成されている。
【００９８】
第２半導体層４５２は、素子分離領域４１３により、チャネル層４０３および４３２を構成するＩｎＧａＡｓを含む積層の半導体層を電気的に分離された部分に分けることにより形成されている。したがって、チャネル層４０３および４３２並びに第２半導体層４５２は同一層に形成されている。
【００９９】
第３半導体層４５３は、素子分離領域４１３により、キャリア供給層４０４および４３３を構成するＡｌＧａＡｓを含む積層の半導体層を電気的に分離された部分に分けることにより形成されている。したがって、キャリア供給層４０４および４３３並びに第３半導体層４５３は同一層に形成されている。
【０１００】
オーミックコンタクト層４３４は、素子分離領域４１３により、サブコレクタ層４０５を構成するｎ型ＧａＡｓ層を電気的に分離し、一部をエッチングで薄膜化することにより形成され、第４半導体層４５４は、素子分離領域４１３により、サブコレクタ層４０５を構成するｎ型ＧａＡｓ層を電気的に分離することにより形成されている。したがって、サブコレクタ層４０５、オーミックコンタクト層４３４および第４半導体層４５４は略同一層（同一の高さ及び組成で形成されている）に形成されている。なお、オーミックコンタクト層４３４はエッチングにより薄膜化されていなくても良い。
【０１０１】
第５半導体層４５５は、除去により、コレクタ層４０６を構成するｎ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、コレクタ層４０６および第５半導体層４５５は、同一層に形成されている。
【０１０２】
第６半導体層４５６は、除去により、ベース層４０７を構成するｐ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、ベース層４０７および第６半導体層４５６は、同一層に形成されている。
【０１０３】
第７半導体層４５７は、除去により、エミッタ層４０８を構成するｎ型ＩｎＧａＰ層を含む半導体層を電気的に分離された２つの部分に分けることにより形成されている。従って、エミッタ層４０８および第７半導体層４５７は、同一層に形成されている。
【０１０４】
なお、バッファ層４０２および４３１を構成するＡｌＧａＡｓとＧａＡｓを含む積層の半導体層、チャネル層４０３および４３２を構成するＩｎＧａＡｓを含む積層の半導体層、サブコレクタ層４０５およびオーミックコンタクト層４３４を構成するｎ型ＧａＡｓ層、コレクタ層４０６を構成するｎ型ＧａＡｓ層、ベース層４０７を構成するｐ型ＧａＡｓ層、エミッタ層４０８を構成するｎ型ＩｎＧａＰ層を含む半導体層、並びにエミッタコンタクト層４０９を構成するｎ型ＩｎＧａＡｓ層を含む積層構造体は、本発明の３−５族化合物半導体層の一例である。
【０１０５】
次に、上記のような構造を有する半導体装置の製造方法について説明する。
【０１０６】
図７は、本発明の第３の実施形態における半導体装置の製造方法を説明するための断面図である。
【０１０７】
第３の実施形態における半導体装置は、ＧａＡｓ基板５０１上にＢｉＦＥＴと、半導体抵抗素子４５０とを形成し、半導体抵抗素子４５０の形成において、ヘリウムイオンをイオン注入して半導体抵抗素子４５０にヘリウム不純物を含ませることで形成される。そして、このヘリウムイオンのイオン注入により、ＢｉＦＥＴと半導体抵抗素子４５０と他の素子とを電気的に分離するための素子分離領域が形成される。ヘリウムイオンのイオン注入において、ヘリウムイオンが１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量で注入される。
【０１０８】
具体的には、まず、図７（ａ）に示すように、ＭＢＥ法（分子線エピタキシ法）もしくはＭＯＣＶＤ法（有機金属化学気相成長法）等の結晶成長法により、ＧａＡｓ基板５０１上に、ＡｌＧａＡｓとＧａＡｓを含む積層構造の半導体層５０２、ＩｎＧａＡｓを含む積層構造の半導体層５０３、ＡｌＧａＡｓを含む積層構造の半導体層５０４、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓ層５０５、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓ層５０６、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓ層５０７、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰ層を含む半導体層５０８および不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓ層を含む積層構造体５０９が順に積層される。この半導体層５０２、５０３および５０４、ｎ型ＧａＡｓ層５０５および５０６、ｐ型ＧａＡｓ層５０７、半導体層５０８並びに積層構造体５０９の積層体が本発明の半導体エピタキシャル層の一例である。
【０１０９】
次に、図７（ｂ）に示すように、エミッタ島領域がフォトレジストマスク４９１で保護され、積層構造体５０９の一部がウェットエッチングもしくはドライエッチングされる。これにより、エミッタ島領域、つまりエミッタコンタクト層４０９が形成される。このとき、半導体層５０８は殆どエッチングされない。
【０１１０】
次に、図７（ｃ）に示すように、別のフォトレジストマスク４９２ａでベース島領域が保護され、フォトレジストマスク４９２ｂで半導体抵抗素子４５０が形成される領域が保護され、ウェットエッチングもしくはドライエッチングにて、半導体層５０８、ｐ型ＧａＡｓ層５０７およびｎ型ＧａＡｓ層５０６が順次エッチングされる。これにより、ベース島領域、つまりコレクタ層４０６、ベース層４０７およびエミッタ層４０８と、半導体抵抗素子４５０の第５半導体層４５５、第６半導体層４５６および第７半導体層４５７とが形成される。
【０１１１】
次に、図７（ｄ）に示すように、別のフォトレジストマスク４９３でＦＥＴ４３０が形成される領域以外が保護され、ウェットエッチングもしくはドライエッチングにてｎ型ＧａＡｓ層５０５を薄膜化し、オーミックコンタクト層４３４が形成される。
【０１１２】
次に、図７（ｅ）に示すように、別のフォトレジストマスク４９４でゲート電極４３５が形成される領域以外が保護され、ウェットエッチングもしくはドライエッチングにてオーミックコンタクト層４３４をエッチングし、ゲート電極４３５が形成するための凹型形状が形成される。
【０１１３】
次に、図７（ｆ）に示すように、ＨＢＴ４００が形成される領域を覆うようにフォトレジストマスク４９５ａが形成され、ＦＥＴ４３０が形成される領域を覆うようにフォトレジストマスク４９５ｂが形成され、さらに抵抗素子電極４１１ｂが形成される領域を覆うようにフォトレジストマスク４９５ｃが形成される。その後、フォトレジストマスク４９５ａ、フォトレジストマスク４９５ｂおよびフォトレジストマスク４９５ｃに覆われず、表面に露出した第７半導体層４５７およびｎ型ＧａＡｓ層５０５に対して、加速電圧５０〜２００ｋｅＶ、ドーズ量１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の条件でＨｅ+がイオン注入される。この注入条件でＨｅ+イオン注入することにより、５×１０18ｃｍ-3程度のドーピング濃度であるｎ型ＧａＡｓ層５０５は電流のほとんど流れない素子分離層となる。また、第７半導体層４５７にイオン注入されたＨｅ+は第７半導体層４５７を介して第６半導体層４５６にも注入される。このとき、第６半導体層４５６のドーピング濃度が４×１０19ｃｍ-3程度であり、ｎ型ＧａＡｓ層５０５のドーピング濃度の２倍以上であるため、第６半導体層４５６のイオン注入された部分は電流のほとんど流れない素子分離層とは異なり、高抵抗層として機能する。また、イオン注入されたＨｅ+は第１半導体層４５１、第２半導体層４５２、第３半導体層４５３、第４半導体層４５４および第５半導体層４５５まで達していても構わない。これにより、サブコレクタ層４０５、オーミックコンタクト層４３４、抵抗層４１４および素子分離領域４１３が同時に形成される。
【０１１４】
次に、コレクタ電極４１０ａ、ソース・ドレイン電極４１０ｂ、ベース電極４１１ａ、抵抗素子電極４１１ｂおよびエミッタ電極４１２が順次形成される。なお、これら電極を形成する順序はどんな順序でも構わない。
【０１１５】
最後に、３００〜４００℃程度の温度による熱処理が行われ、コレクタ電極４１０ａ、ソース・ドレイン電極４１０ｂ、ベース電極４１１ａ、抵抗素子電極４１１ｂおよびエミッタ電極４１２のオーミック接触化、素子分離領域４１３の不活性化処理、ならびに抵抗層４１４の活性化処理が同時に行われる。
【０１１６】
以上のように本発明の第３の実施形態における半導体装置によれば、半導体抵抗素子４５０の抵抗層４１４は導電性半導体層にＨｅ+をイオン注入して形成される。Ｈｅ+はＢ+よりも質量数が小さいため、Ｈｅ+をイオン注入して形成される抵抗層においては欠陥の発生が抑えられる。従って、Ｂ+をイオン注入して形成された抵抗層と比較して抵抗層４１４では電子のトラップが起こりづらく、良好な線形性を持つ半導体抵抗素子４５０が実現される。
【０１１７】
また、Ｈｅ+は飛程が大きいため、抵抗層４１４形成におけるイオン注入条件のドーズ量および加速電圧をコントロールすることで、第１半導体層４５１、第２半導体層４５２、第３半導体層４５３、第４半導体層４５４および第５半導体層４５５にもＨｅ+を注入することができる。この場合、抵抗層４１４下方の第１半導体層４５１、第２半導体層４５２、第３半導体層４５３、第４半導体層４５４および第５半導体層４５５の抵抗値も高めることができ、半導体抵抗素子４５０の寄生容量成分を小さくすることができる。
【０１１８】
（第４の実施形態）
以下、本発明の第４の実施形態における半導体装置について、図面を用いて詳細に説明する。尚、本実施形態における半導体装置が第２の実施形態の半導体装置と異なっている点は、第２の実施形態の半導体装置では、ＧａＡｓ基板上に能動素子としてＨＢＴのみ形成されていたのに対して、本実施形態の半導体装置では、後述するように、ＧａＡｓ基板上に能動素子としてＨＢＴに加え、ＦＥＴも形成されていることである。
【０１１９】
図８は、本発明の第４の実施形態における半導体装置の構造を示す断面図である。
【０１２０】
この半導体装置は、半絶縁性のＧａＡｓ基板４０１上に並んで設けられた半導体抵抗素子４７０、ＨＢＴ４００およびＦＥＴ４３０から構成される。
【０１２１】
同一の半導体基板（ＧａＡｓ基板４０１）上に形成されたＨＢＴ４００とＦＥＴ４３０とから構成されるＢｉＦＥＴは、本発明の能動素子の一例であり、３−５族化合物半導体から構成される。また、半導体抵抗素子４７０は、ＧａＡｓ基板４０１上に形成され、ＢｉＦＥＴを構成する半導体エピタキシャル層の少なくとも１層から構成され、ヘリウム不純物を含む。ここで、半導体エピタキシャル層は半導体抵抗素子４７０を構成する層としてＢｉＦＥＴのエミッタコンタクト層を含んでおり、ＢｉＦＥＴのエミッタコンタクト層の不純物濃度がＢｉＦＥＴのサブコレクタ層の不純物濃度の２倍以上である。
【０１２２】
ＨＢＴ４００は、図８に示すように、ＧａＡｓ基板４０１上に順次積層された、ＡｌＧａＡｓとＧａＡｓを含む積層構造のバッファ層４０２と、ＩｎＧａＡｓを含む積層構造のチャネル層４０３と、ＡｌＧａＡｓを含む積層構造のキャリア供給層４０４と、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなるサブコレクタ層４０５と、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなるコレクタ層４０６と、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなるベース層４０７と、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、ベース層４０７よりも大きなバンドギャップを有するエミッタ層４０８と、不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓを含む積層構造のエミッタコンタクト層４０９とから構成されている。
【０１２３】
コレクタ層４０６、ベース層４０７およびエミッタ層４０８は、凸型の形状に加工されており、ベース島領域を形成している。
【０１２４】
また、エミッタコンタクト層４０９は、凸型の形状に加工されており、エミッタ島領域を形成している。
【０１２５】
サブコレクタ層４０５の表面に露出した部分には、ＡｕＧｅ／Ｎｉ／Ａｕ等により構成されるコレクタ電極４１０ａが形成されている。また、エミッタ層４０８の表面に露出した部分には、ベース層４０７にオーミック接触するようにエミッタ層４０８上から熱拡散させて形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるベース電極４１１が形成されている。さらに、エミッタコンタクト層４０９上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成されるエミッタ電極４１２ａが形成されている。
【０１２６】
ＦＥＴ４３０は図８に示すように、ＧａＡｓ基板４０１上に順次積層された、ＡｌＧａＡｓとＧａＡｓを含む積層構造のバッファ層４３１と、ＩｎＧａＡｓを含む積層構造のチャネル層４３２と、ＡｌＧａＡｓを含む積層構造のキャリア供給層４３３と、不純物を５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなるオーミックコンタクト層４３４とから構成されている。
【０１２７】
オーミックコンタクト層４３４の表面に露出した部分には、ＡｕＧｅ／Ｎｉ／Ａｕ等により構成されるソース・ドレイン電極４１０ｂが形成されている。
【０１２８】
また、キャリア供給層４３３の表面に露出した部分には、Ｔｉ／Ａｌ／Ｔｉ等により構成されるゲート電極４３５が形成されている。
【０１２９】
半導体抵抗素子４７０は、図８に示すように、ＧａＡｓ基板４０１上に順次積層された、ＡｌＧａＡｓとＧａＡｓを含む積層構造の第１半導体層４７１と、ＩｎＧａＡｓを含む積層構造の第２半導体層４７２と、ＡｌＧａＡｓを含む積層構造の第３半導体層４７３と、不純物を５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓからなる第４半導体層４７４と、不純物を１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓからなる第５半導体層４７５と、不純物を４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓからなる第６半導体層４７６と、不純物を１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰを含む、第６半導体層４５６よりも大きなバンドギャップを有する第７半導体層４７７と、不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓを含む積層構造の第８半導体層４７８から構成されている。
【０１３０】
第８半導体層４７８の表面に露出した部分には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ等から構成される２つの抵抗素子電極４１２ｂが形成されている。
【０１３１】
第８半導体層４７８における２つの抵抗素子電極４１２ｂ直下以外の部分には、ヘリウムイオン（Ｈｅ+）がイオン注入されて抵抗値の高められた抵抗層４１５が形成されている。つまり、不純物としてＨｅ+を含む抵抗層４１５が形成されている。このとき、イオン注入されたＨｅ+は第１半導体層４７１、第２半導体層４７２、第３半導体層４７３、第４半導体層４７４、第５半導体層４７５、第６半導体層４７６および第７半導体層４７７まで達していても構わない。
【０１３２】
素子分離領域４１３は、半導体抵抗素子４７０、ＨＢＴ４００およびＦＥＴ４３０同士を電気的に分離し、さらに半導体抵抗素子４７０、ＨＢＴ４００およびＦＥＴ４３０のそれぞれをＧａＡｓ基板４０１に形成された他の素子から電気的に分離する。
【０１３３】
ここで、第１半導体層４７１は、素子分離領域４１３により、バッファ層４０２および４３１を構成するＡｌＧａＡｓとＧａＡｓを含む積層の半導体層を電気的に分離された部分に分けることにより形成されている。したがって、バッファ層４０２および４３１並びに第１半導体層４７１は同一層に形成されている。
【０１３４】
第２半導体層４７２は、素子分離領域４１３により、チャネル層４０３および４３２を構成するＩｎＧａＡｓを含む積層の半導体層を電気的に分離された部分に分けることにより形成されている。したがって、チャネル層４０３および４３２並びに第２半導体層４７２は同一層に形成されている。
【０１３５】
第３半導体層４７３は、素子分離領域４１３により、キャリア供給層４０４および４３３を構成するＡｌＧａＡｓを含む積層の半導体層を電気的に分離された部分に分けることにより形成されている。したがって、キャリア供給層４０４および４３３並びに第３半導体層４７３は同一層に形成されている。
【０１３６】
オーミックコンタクト層４３４は、素子分離領域４１３により、サブコレクタ層４０５を構成するｎ型ＧａＡｓ層を電気的に分離し、一部をエッチングで薄膜化することにより形成され、第４半導体層４７４は、素子分離領域４１３により、サブコレクタ層４０５を構成するｎ型ＧａＡｓ層を電気的に分離することにより形成されている。したがって、サブコレクタ層４０５、オーミックコンタクト層４３４および第４半導体層４７４は略同一層に形成されている。なお、オーミックコンタクト層４３４はエッチングにより薄膜化されていなくても良い。
【０１３７】
第５半導体層４７５は、除去により、コレクタ層４０６を構成するｎ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、コレクタ層４０６および第５半導体層４７５は、同一層に形成されている。
【０１３８】
第６半導体層４７６は、除去により、ベース層４０７を構成するｐ型ＧａＡｓ層を電気的に分離された２つの部分に分けることにより形成されている。従って、ベース層４０７および第６半導体層４７６は、同一層に形成されている。
【０１３９】
第７半導体層４７７は、除去により、エミッタ層４０８を構成するｎ型ＩｎＧａＰ層を含む半導体層を電気的に分離された２つの部分に分けることにより形成されている。従って、エミッタ層４０８および第７半導体層４７７は、同一層に形成されている。
【０１４０】
第８半導体層４７８は、除去により、エミッタコンタクト層４０９を構成するｎ型ＩｎＧａＡｓを含む積層構造の半導体層を電気的に分離された２つの部分に分けることにより形成されている。従って、エミッタコンタクト層４０９および第８半導体層４７８は、同一層に形成されている。
【０１４１】
なお、バッファ層４０２および４３１を構成するＡｌＧａＡｓとＧａＡｓを含む積層の半導体層、チャネル層４０３および４３２を構成するＩｎＧａＡｓを含む積層の半導体層、サブコレクタ層４０５およびオーミックコンタクト層４３４を構成するｎ型ＧａＡｓ層、コレクタ層４０６を構成するｎ型ＧａＡｓ層、ベース層４０７を構成するｐ型ＧａＡｓ層、エミッタ層４０８を構成するｎ型ＩｎＧａＰ層を含む半導体層、並びにエミッタコンタクト層４０９を構成するｎ型ＩｎＧａＡｓ層を含む積層構造体は、本発明の３−５族化合物半導体層の一例である。
【０１４２】
次に、上記のような構造を有する半導体装置の製造方法について説明する。
【０１４３】
図９は、本発明の第４の実施形態における半導体装置の製造方法を説明するための断面図である。
【０１４４】
第４の実施形態における半導体装置は、ＧａＡｓ基板５０１上にＢｉＦＥＴと、半導体抵抗素子４７０とを形成し、半導体抵抗素子４７０の形成において、ヘリウムイオンをイオン注入して半導体抵抗素子４７０にヘリウム不純物を含ませることで形成される。そして、このヘリウムイオンのイオン注入により、ＢｉＦＥＴと半導体抵抗素子４７０と他の素子とを電気的に分離するための素子分離領域が形成される。ヘリウムイオンのイオン注入において、ヘリウムイオンが１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量で注入される。
【０１４５】
具体的には、まず、図９（ａ）に示すように、ＭＢＥ法（分子線エピタキシ法）もしくはＭＯＣＶＤ法（有機金属化学気相成長法）等の結晶成長法により、ＧａＡｓ基板５０１上に、ＡｌＧａＡｓとＧａＡｓを含む積層構造の半導体層５０２、ＩｎＧａＡｓを含む積層構造の半導体層５０３、ＡｌＧａＡｓを含む積層構造の半導体層５０４、不純物が５×１０18ｃｍ-3程度の高濃度にドーピングされたｎ型ＧａＡｓ層５０５、不純物が１×１０16ｍ-3程度の低濃度にドーピングされたｎ型ＧａＡｓ層５０６、不純物が４×１０19ｃｍ-3程度の高濃度にドーピングされたｐ型ＧａＡｓ層５０７、不純物が１×１０17ｃｍ-3程度ドーピングされたｎ型ＩｎＧａＰ層を含む半導体層５０８および不純物が１×１０19ｃｍ-3程度の高濃度にドーピングされたｎ型ＩｎＧａＡｓ層を含む積層構造体５０９が順に積層される。この半導体層５０２、５０３および５０４、ｎ型ＧａＡｓ層５０５および５０６、ｐ型ＧａＡｓ層５０７、半導体層５０８並びに積層構造体５０９の積層体が本発明の半導体エピタキシャル層の一例である。
【０１４６】
次に、図９（ｂ）に示すように、フォトレジストマスク４９１ａでエミッタ島領域が保護され、フォトレジストマスク４９１ｂで半導体抵抗素子４７０が形成される領域が保護され、積層構造体５０９の一部がウェットエッチングもしくはドライエッチングされる。これにより、エミッタ島領域、つまりエミッタコンタクト層４０９、半導体抵抗素子４７０の第８半導体層４７８が形成される。このとき、半導体層５０８は殆どエッチングされない。
【０１４７】
次に、図９（ｃ）に示すように、別のフォトレジストマスク４９２ａでベース島領域が保護され、フォトレジストマスク４９２ｂで半導体抵抗素子４７０が形成される領域が保護され、ウェットエッチングもしくはドライエッチングにて、半導体層５０８、ｐ型ＧａＡｓ層５０７およびｎ型ＧａＡｓ層５０６が順次エッチングされる。これにより、ベース島領域、つまりコレクタ層４０６、ベース層４０７およびエミッタ層４０８と、半導体抵抗素子４７０の第５半導体層４７５、第６半導体層４７６および第７半導体層４７７とが形成される。
【０１４８】
次に、図９（ｄ）に示すように、別のフォトレジストマスク４９３でＦＥＴ４３０が形成される領域以外が保護され、ウェットエッチングもしくはドライエッチングにてｎ型ＧａＡｓ層５０５を薄膜化し、オーミックコンタクト層４３４が形成される。
【０１４９】
次に、図９（ｅ）に示すように、別のフォトレジストマスク４９４でゲート電極４３５が形成される領域以外が保護され、ウェットエッチングもしくはドライエッチングにてオーミックコンタクト層４３４をエッチングし、ゲート電極４３５が形成するための凹型形状が形成される。
【０１５０】
次に、図９（ｆ）に示すように、ＨＢＴ４００が形成される領域を覆うようにフォトレジストマスク４９５ａが形成され、ＦＥＴ４３０が形成される領域を覆うようにフォトレジストマスク４９５ｂが形成され、さらに抵抗素子電極４１２ｂが形成される領域を覆うようにフォトレジストマスク４９５ｃが形成される。その後、フォトレジストマスク４９５ａ、フォトレジストマスク４９５ｂおよびフォトレジストマスク４９５ｃに覆われず、表面に露出した第８半導体層４７８およびｎ型ＧａＡｓ層５０５に対して、加速電圧５０〜２００ｋｅＶ、ドーズ量１×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の条件でＨｅ+がイオン注入される。この注入条件でＨｅ+イオン注入することにより、５×１０18ｃｍ-3程度のドーピング濃度であるｎ型ＧａＡｓ層５０５は電流のほとんど流れない素子分離層となる。このとき、第８半導体層４７８のドーピング濃度が１×１０19ｃｍ-3程度であり、ｎ型ＧａＡｓ層５０５のドーピング濃度の２倍以上であるため、第８半導体層４７８のイオン注入された部分は電流のほとんど流れない素子分離層とは異なり、高抵抗層として機能する。また、イオン注入されたＨｅ+は第１半導体層４７１、第２半導体層４７２、第３半導体層４７３、第４半導体層４７４、第５半導体層４７５、第６半導体層４７６および第７半導体層４７７まで達していても構わない。これにより、サブコレクタ層４０５、オーミックコンタクト層４３４、抵抗層４１５および素子分離領域４１３が同時に形成される。
【０１５１】
次に、コレクタ電極４１０ａ、ソース・ドレイン電極４１０ｂ、ベース電極４１１、エミッタ電極４１２ａ、抵抗素子電極４１２ｂが順次形成される。なお、これら電極を形成する順序はどんな順序でも構わない。
【０１５２】
最後に、３００〜４００℃程度の温度による熱処理が行われ、コレクタ電極４１０ａ、ソース・ドレイン電極４１０ｂ、ベース電極４１１、エミッタ電極４１２ａ、抵抗素子電極４１２ｂのオーミック接触化、素子分離領域４１３の不活性化処理、ならびに抵抗層４１５の活性化処理が同時に行われる。
【０１５３】
以上のように本発明の第４の実施形態における半導体装置によれば、半導体抵抗素子４７０の抵抗層４１５は導電性半導体層にＨｅ+をイオン注入して形成される。Ｈｅ+はＢ+よりも質量数が小さいため、Ｈｅ+をイオン注入して形成される抵抗層においては欠陥の発生が抑えられる。従って、Ｂ+をイオン注入して形成された抵抗層と比較して抵抗層４１５では電子のトラップが起こりづらく、良好な線形性を持つ半導体抵抗素子４７０が実現される。
【０１５４】
また、Ｈｅ+は飛程が大きいため、抵抗層４１５形成におけるイオン注入条件のドーズ量および加速電圧をコントロールすることで、第１半導体層４７１、第２半導体層４７２、第３半導体層４７３、第４半導体層４７４、第５半導体層４７５、第６半導体層４７６および第７半導体層４７７にもＨｅ+を注入することができる。この場合、抵抗層４１５下方の第１半導体層４７１、第２半導体層４７２、第３半導体層４７３、第４半導体層４７４、第５半導体層４７５、第６半導体層４７６および第７半導体層４７７の抵抗値も高めることができ、半導体抵抗素子４７０の寄生容量成分を小さくすることができる。
【０１５５】
以上、本発明の半導体抵抗素子について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【０１５６】
また、上記実施の形態の半導体集積回路において、ベース層を構成するｐ型ＧａＡｓ層およびエミッタ層を構成するｎ型ＩｎＧａＰ層を含む半導体層にＨｅ+をイオン注入して抵抗層が形成されるとした。しかし、Ｈｅ+がイオン注入されて抵抗層となる半導体層は、導電性の３−５族化合物半導体層であればこれに限られず、この場合でも上記実施の形態の半導体集積回路と同様の効果が得られることは言うまでもない。
【産業上の利用可能性】
【０１５７】
本発明は、半導体抵抗素子に利用でき、特にＧａＡｓを用いたトランジスタと集積化されたデバイスに利用することができる。
【符号の説明】
【０１５８】
１０１、４０１、５０１    ＧａＡｓ基板
１０２、４０５    サブコレクタ層
１０３、４０６    コレクタ層
１０４、４０７    ベース層
１０５、４０８    エミッタ層
１０６、４０９    エミッタコンタクト層
１０７、４１０ａ    コレクタ電極
１０８、１０８ａ、４１１、４１１ａ    ベース電極
１０８ｂ、１０９ｂ、４１１ｂ、４１２ｂ    抵抗素子電極
１０９、１０９ａ、４１２、４１２ａ    エミッタ電極
１１０、４１３    素子分離領域
１１１、１１２、４１４、４１５    抵抗層
１２０、１４０、４５０、４７０    半導体抵抗素子
１２１、４５１、４７１    第１半導体層
１２２、４５２、４７２    第２半導体層
１２３、４５３、４７３    第３半導体層
１２４、４５４、４７４    第４半導体層
１２５、４５５、４７５    第５半導体層
１３０、４００    ＨＢＴ
１３１、１３１ａ、１３１ｂ、１３２ａ、１３２ｂ、１３３ａ、１３３ｂ、４９１、４９１ａ、４９１ｂ、４９２ａ、４９２ｂ、４９３、４９４、４９５ａ、４９５ｂ、４９５ｃ    フォトレジストマスク
２０１    ＧａＡｓ半導体基板
２０２    ｎ型ＧａＡｓ導電性半導体層
２０３、３０５、５０２、５０３、５０４、５０８    半導体層
３０２、３０３、５０５、５０６    ｎ型ＧａＡｓ層
３０４、５０７    ｐ型ＧａＡｓ層
３０６、５０９    積層構造体
４０２、４３１    バッファ層
４０３、４３２    チャネル層
４０４、４３３    キャリア供給層
４１０ｂ    ソース・ドレイン電極
４３０    ＦＥＴ
４３４    オーミックコンタクト層
４３５    ゲート電極
４５６、４７６    第６半導体層
４５７、４７７    第７半導体層
４７８    第８半導体層
【図１】
2010199558.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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