(57)【要約】【課題】降伏電圧の低電圧化を図ることができる半導体装置を提供する。【解決手段】本発明にかかる半導体装置は、第１基層（ｎ＋型のシリコン基板１）の一方の面上に、前記第１基層よりも比誘電率が大きく前記第１基層と同じ導電型の第２基層（ｎ＋型のＳｉＧｅ層２）が形成されており、前記第２基層の表層に前記第２基層とは異なる導電型の不純物領域（ｐ＋型の不純物領域７）が形成されており、前記不純物領域上に前記不純物領域と同じ導電型の多結晶膜（ｐ＋型の多結晶シリコン膜）が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基層と、
前記第１基層の一方の面上に形成された前記第１基層よりも比誘電率が大きく前記第１基層と同じ導電型の第２基層と、
前記第２基層の表層に形成された前記第２基層とは異なる導電型の不純物領域と、
前記不純物領域上に形成された前記不純物領域と同じ導電型の多結晶膜と、
前記多結晶膜上に形成された第１電極と、
前記第１基層の他方の面上に形成された第２電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２基層の不純物濃度勾配の傾きを大きくする添加物が前記第２基層に添加されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２基層はシリコンゲルマニウムからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２基層はシリコンゲルマニウムからなり、前記第２基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第２基層に添加されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記不純物領域よりも厚く、前記不純物領域と同じ導電型で不純物濃度が前記不純物領域よりも低濃度の環状のガードリング領域が前記第２基層の表層に形成されており、前記不純物領域が、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部にまで延在して形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
第１基層の一方の面上に、前記第１基層よりも比誘電率が大きく前記第１基層と同じ導電型の第２基層を形成する第２基層形成工程と、
前記第２基層形成工程後、前記第２基層上を覆う絶縁膜に開口部を形成する開口部形成工程と、
前記開口部形成工程後、前記開口部に、前記第２基層とは異なる導電型の不純物が添加された多結晶膜を形成する多結晶膜形成工程と、
前記多結晶膜形成工程後、前記第２基層の表層の前記開口部に対向する部分に、前記第２基層とは異なる導電型の不純物領域を形成する不純物領域形成工程と、
前記不純物領域形成工程後、前記第１基層の他方の面上と前記多結晶膜上にそれぞれ電極を形成する電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２基層の不純物濃度勾配の傾きを大きくする添加物が前記第２基層に添加されていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２基層はシリコンゲルマニウムからなることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２基層はシリコンゲルマニウムからなり、前記第２基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第２基層に添加されていることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第２基層形成工程と前記開口部形成工程との間に、前記第２基層の表層に前記第２基層とは異なる導電型の環状のガードリング領域を形成するガードリング領域形成工程を具備し、
前記開口部形成工程において、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部まで開口する前記開口部を形成し、
前記不純物領域形成工程において、前記ガードリング領域よりも薄く、前記ガードリング領域と同じ導電型で不純物濃度が前記ガードリング領域よりも高濃度の前記不純物領域を形成する
ことを特徴とする請求項６ないし９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧値を一定値に保つ半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電圧値を一定値に保つ定電圧半導体装置として、定電圧ダイオードが広く知られている。定電圧ダイオードとしては、ツェナー降伏現象を利用したツェナーダイオードが一般的に用いられており、近年の電子機器の低電圧化に伴い、降伏電圧（ツェナー電圧）の小さいツェナーダイオードの開発が進められている。降伏電圧の小さいツェナーダイオードの一般的な構成を図５に示す。
【０００３】
図５に示すように、このツェナーダイオードは、高濃度ｎ型であるｎ＋型のシリコン基板１０１の一方の面側の表層に、ｐ型のガードリング領域１０２が環状に形成されており、さらに、平面視したガードリング領域１０２の内縁で囲まれた領域から、ガードリング領域１０２の内縁と外縁との略中央位置にかけて、高濃度ｐ型であるｐ＋型の不純物領域１０３が、ガードリング領域１０２よりも薄く形成されている。また、このようにｐ型のガードリング領域１０２とｐ＋型の不純物領域１０３が表層に形成されたｎ＋型のシリコン基板１０１の一方の面上には、絶縁膜であるシリコン酸化膜（ＳｉＯ２膜）１０４が、ｎ＋型のシリコン基板１０１の一部とｐ＋型の不純物領域１０３とを露出させる状態で形成されており、さらに、シリコン酸化膜１０４から露出するｐ＋型の不純物領域１０３の表面からシリコン酸化膜１０４の表面の一部を覆うように、高濃度ｐ型であるｐ＋型の多結晶シリコン膜（ポリＳｉ膜またはポリシリコン膜）１０５が形成されている。そして、多結晶シリコン膜１０５上にアノード電極１０６が形成され、ｎ＋型のシリコン基板１０１の他方の面上にカソード電極１０７が形成されている（例えば、特許文献１参照。）。このツェナーダイオードでは、ｐ＋型の不純物領域１０３とｎ＋型のシリコン基板１０１との接合部がメインのＰＮ接合部として働く。
【０００４】
しかしながら、以上説明した一般的な半導体装置の構成では、降伏電圧を２Ｖよりも低くすることはできず、より降伏電圧が小さい半導体装置の開発が望まれている。
【特許文献１】特開平８−０６４８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来の問題点に鑑み、降伏電圧の低電圧化を図ることができる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の請求項１記載の半導体装置は、第１基層と、前記第１基層の一方の面上に形成された前記第１基層よりも比誘電率が大きく前記第１基層と同じ導電型の第２基層と、前記第２基層の表層に形成された前記第２基層とは異なる導電型の不純物領域と、前記不純物領域上に形成された前記不純物領域と同じ導電型の多結晶膜と、前記多結晶膜上に形成された第１電極と、前記第１基層の他方の面上に形成された第２電極と、を備えることを特徴とする。
【０００７】
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記第２基層の不純物濃度勾配の傾きを大きくする添加物が前記第２基層に添加されていることを特徴とする。
【０００８】
また、本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置であって、前記第２基層はシリコンゲルマニウムからなることを特徴とする。
【０００９】
また、本発明の請求項４記載の半導体装置は、請求項２記載の半導体装置であって、前記第２基層はシリコンゲルマニウムからなり、前記第２基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第２基層に添加されていることを特徴とする。
【００１０】
また、本発明の請求項５記載の半導体装置は、請求項１ないし４のいずれかに記載の半導体装置であって、前記不純物領域よりも厚く、前記不純物領域と同じ導電型で不純物濃度が前記不純物領域よりも低濃度の環状のガードリング領域が前記第２基層の表層に形成されており、前記不純物領域が、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部にまで延在して形成されていることを特徴とする。
【００１１】
また、本発明の請求項６記載の半導体装置の製造方法は、第１基層の一方の面上に、前記第１基層よりも比誘電率が大きく前記第１基層と同じ導電型の第２基層を形成する第２基層形成工程と、前記第２基層形成工程後、前記第２基層上を覆う絶縁膜に開口部を形成する開口部形成工程と、前記開口部形成工程後、前記開口部に、前記第２基層とは異なる導電型の不純物が添加された多結晶膜を形成する多結晶膜形成工程と、前記多結晶膜形成工程後、前記第２基層の表層の前記開口部に対向する部分に、前記第２基層とは異なる導電型の不純物領域を形成する不純物領域形成工程と、前記不純物領域形成工程後、前記第１基層の他方の面上と前記多結晶膜上にそれぞれ電極を形成する電極形成工程と、を具備することを特徴とする。
【００１２】
また、本発明の請求項７記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法であって、前記第２基層の不純物濃度勾配の傾きを大きくする添加物が前記第２基層に添加されていることを特徴とする。
【００１３】
また、本発明の請求項８記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法であって、前記第２基層はシリコンゲルマニウムからなることを特徴とする。
【００１４】
また、本発明の請求項９記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法であって、前記第２基層はシリコンゲルマニウムからなり、前記第２基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第２基層に添加されていることを特徴とする。
【００１５】
また、本発明の請求項１０記載の半導体装置の製造方法は、請求項６ないし９のいずれかに記載の半導体装置の製造方法であって、前記第２基層形成工程と前記開口部形成工程との間に、前記第２基層の表層に前記第２基層とは異なる導電型の環状のガードリング領域を形成するガードリング領域形成工程を具備し、前記開口部形成工程において、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部まで開口する前記開口部を形成し、前記不純物領域形成工程において、前記ガードリング領域よりも薄く、前記ガードリング領域と同じ導電型で不純物濃度が前記ガードリング領域よりも高濃度の前記不純物領域を形成することを特徴とする。
【発明の効果】
【００１６】
本発明の好ましい形態によれば、降伏電圧（ツェナー電圧）を２Ｖ以下、さらに好ましくは１Ｖ以下に低電圧化することができる。また、本発明の他の好ましい形態によれば、一般的なツェナーダイオードよりも逆方向漏れ電流を低減させることができる。すなわち、本発明の他の好ましい形態によれば、一般的なツェナーダイオードと同等の降伏電圧を実現する場合、ＰＮ接合部を構成する第２基層と不純物領域の濃度勾配が、一般的なツェナーダイオードのＰＮ接合部を構成するシリコン基板と不純物領域の濃度勾配よりもゆるやかになる。したがって、この場合、降伏の機構がアバランシェ降伏となり、逆方向漏れ電流を低減させることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態における半導体装置について、図１を用いて説明する。図１は本発明の実施の形態における半導体装置の要部断面図である。図１に示すように、この半導体装置は、高濃度ｎ型であるｎ＋型のシリコン基板（第１基層の一例）１の一方の面上に、高濃度ｎ型であるｎ＋型のＳｉＧｅ層（第２基層の一例）２が形成されている。このＳｉＧｅ層は、例えばエピタキシャル成長法で形成されたエピタキシャル層でもよい。
【００１８】
ＳｉＧｅ（シリコンゲルマニウム）の比誘電率は、Ｇｅ（ゲルマニウム）の割合（原子数の割合）が増加するのに比例して増加する。Ｓｉ（シリコン）の比誘電率は１１．２であるので、Ｇｅの割合を調整してＳｉＧｅの比誘電率が１１．２よりも大きくなるようにＳｉＧｅ層２を形成する。具体的には、Ｇｅの割合を５％〜５０％の範囲で調整すると、ＳｉＧｅの比誘電率は１１．２〜１６．２となる。
【００１９】
ＳｉＧｅ層２の表層には、ｐ型のガードリング領域３が環状に形成されている。さらに、ＳｉＧｅ層２の表層には、平面視したガードリング領域３の内縁で囲まれた領域から、ガードリング領域３の一部（ここでは、平面視したガードリング領域３の内縁と外縁との中間位置）にまで延在して、高濃度ｐ型であるｐ＋型の不純物領域７が、ガードリング領域３よりも薄く形成されている。
【００２０】
また、ｐ型のガードリング領域３とｐ＋型の不純物領域７が表層に形成されたＳｉＧｅ層２の表面上には、絶縁膜４が、ＳｉＧｅ層２の一部とｐ＋型の不純物領域７とを露出させる状態で形成されており、さらに、絶縁膜４から露出するｐ＋型の不純物領域７の表面から絶縁膜４の表面の一部を覆うように、高濃度ｐ型であるｐ＋型の多結晶シリコン膜（ポリＳｉ膜またはポリシリコン膜）６が形成されている。
【００２１】
そして、多結晶シリコン膜６上にアノード電極（第１電極の一例）８が形成され、ｎ＋型のシリコン基板１の他方の面上にカソード電極（第２電極の一例）９が形成されている。
【００２２】
以上説明した構成の半導体装置では、Ｓｉよりも比誘電率が大きいＳｉＧｅを主要な成分とするｎ＋型のＳｉＧｅ層２とｐ＋型の不純物領域７との接合部がメインのＰＮ接合部として働く。したがって、この半導体装置のＰＮ接合部に生ずる空乏層には、ｎ＋型のシリコン基板とｐ＋型の不純物領域との接合部をメインのＰＮ接合部とする一般的なツェナーダイオードに比して大きな電界が発生するので、一般的なツェナーダイオードよりもツェナー電圧（降伏電圧）を小さくすることができる。具体的には、一般的なツェナーダイオードにおける降伏電圧の最小値である２Ｖよりも低い降伏電圧を実現できる。
【００２３】
さらに、ＳｉＧｅ層２にＯ（酸素）原子またはＣ（炭素）原子を添加してもよい。このようにすれば、ＳｉＧｅ層２のプロファイル（不純物濃度勾配）が急峻となるので、ツェナー電圧をより小さくすることができる。具体的には、１Ｖ以下の降伏電圧を実現できる。
【００２４】
続いて、本発明の実施の形態における半導体装置の製造方法について、図２〜図４を用いて説明する。図２〜図４は、本発明の実施の形態における半導体装置の製造工程を示す要部断面図である。
【００２５】
まず、図２（ａ）に示すように、高不純物濃度の半導体基板として、高濃度ｎ型であるｎ＋型のシリコン基板１を用意する。シリコン基板１の不純物濃度は、例えば５×１０１９ｃｍ−３程度とする。このシリコン基板１に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
【００２６】
次に、図２（ｂ）に示すように、シリコン基板１の一方の面上に、高濃度ｎ型であるｎ＋型のＳｉＧｅ層２をエピタキシャル成長法で形成する（第２基層形成工程）。上述したように、Ｇｅの割合を５％〜５０％の範囲で調整すると、ＳｉＧｅの比誘電率は１１．２〜１６．２となるので、Ｓｉの比誘電率１１．２よりも大きくなるように、例えばＧｅの割合が２０％となるようにＳｉＧｅ層２を成長させる。
【００２７】
また、ＳｉＧｅ層２の不純物濃度はシリコン基板１と同じ５×１０１９ｃｍ−３程度とするが、シリコン基板１と同程度であればよく、１×１０１９ｃｍ−３〜２×１０２０ｃｍ−３程度の範囲から選択できる。また、このＳｉＧｅ層２の厚さは、例えば５μｍ〜１０μｍ程度とする。ＳｉＧｅ層２に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
【００２８】
次に、図２（ｃ）に示すように、ＳｉＧｅ層２の表層にｐ型のガードリング領域３を環状に形成する（ガードリング領域形成工程）。ガードリング領域３は、例えば、ＳｉＧｅ層２の表面に、熱酸化により酸化膜を形成した後、その酸化膜に環状の開口を形成し、その開口部からＳｉＧｅ層２にｐ型の不純物を添加して形成してもよい。不純物の添加は、拡散法やイオン注入法等の一般的な方法で実行することができる。このガードリング領域３は、降伏現象をできるだけＳｉＧｅ層２の内部で起こさせ、逆方向漏れ電流（リーク電流）を低減させるために設けられる。ガードリング領域３の不純物濃度は、例えば１×１０２０ｃｍ−３程度とするが、３×１０１９ｃｍ−３〜３×１０２０ｃｍ−３程度の範囲から選択できる。また、このガードリング領域３の厚さ（深さ）は、例えば０．２μｍ〜２．０μｍ程度とする。ガードリング領域３に添加するｐ型の不純物には、例えばボロン等を用いることができる。
【００２９】
次に、図３（ａ）に示すように、ＳｉＧｅ層２の表面に設けた絶縁膜４から、例えばフォトレジスト法で、ＳｉＧｅ層２の一部と後述するｐ＋型の不純物領域の形成予定領域とを露出させる（開口部形成工程）。ｐ＋型の不純物領域の形成予定領域に対向する開口部５は、平面視したガードリング領域２の内縁で囲まれた領域からガードリング領域２の一部（ここでは、平面視したガードリング領域３の内縁と外縁との中間位置）まで露出させる。絶縁膜４として、熱酸化により酸化膜を形成してもよい。この絶縁膜４の厚さは例えば１μｍ程度とする。
【００３０】
次に、次に図３（ｂ）に示すように、絶縁膜４の開口部から絶縁膜４の表面の一部にかけて、高濃度ｐ型であるｐ＋型の多結晶シリコン膜６を、例えばＣＶＤ法により堆積させる（多結晶膜形成工程）。多結晶シリコン膜６に添加するｐ型の不純物には、例えばボロン等を用いることができる。また、多結晶シリコン膜６の厚さは、例えば２００ｎｍ程度とするが、１００ｎｍ〜８００ｎｍ程度の範囲から選択できる。
【００３１】
次に、図３（ｃ）に示すように、ＳｉＧｅ層２の表層の、多結晶シリコン膜６で覆われた絶縁膜４の開口部に対向する部分に、高濃度ｐ型であるｐ＋型の不純物領域７を形成する（不純物領域形成工程）。ｐ＋型の不純物領域７は、例えばｐ＋型の多結晶シリコン膜６に含まれる不純物がボロンの場合、ポリボロンフィルムをｐ＋型の多結晶シリコン膜６上に塗布した後、加熱によりｐ＋型の多結晶シリコン膜６に含まれるボロンやポリボロンフィルムに含まれるボロンをＳｉＧｅ層２の表層に拡散させることで形成してもよい。この不純物領域形成工程後のｐ＋型の多結晶シリコン膜６とｐ＋型の不純物領域７の不純物濃度は、例えば２×１０２０ｃｍ−３程度とするが、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３程度の範囲から選択できる。
【００３２】
このように、不純物領域形成工程において、多結晶シリコン膜６を用いてｐ＋型の不純物領域７を形成することで、ｐ＋型の不純物領域７の深さ（厚さ）を薄くすることができる。ｐ＋型の不純物領域７の深さ（厚さ）は例えば０．１μｍ程度とするが、ガードリング領域３よりも薄くできればよく、０．０８μｍ〜０．３μｍ程度の範囲から選択できる。
【００３３】
最後に、図４に示すように、多結晶シリコン膜６上に金属を蒸着等により被着させてアノード電極８を形成するとともに、シリコン基板１の他方の面上にも金属を蒸着等により被着させてカソード電極９を形成する（電極形成工程）。これらの電極８、９には、例えばＡｇまたはＡｌ等を用いることができる。
【００３４】
なお、上記した第２基層形成工程において、Ｏ原子またはＣ原子がＳｉＧｅ層２に添加されるように、ＳｉＧｅ層２を成長させてもよい。例えば、Ｓｉを含むガス、Ｇｅを含むガス、およびＯまたはＣを含むガスを用いて気相法でＳｉＧｅ層２を成長させてもよい。ＯまたはＣを添加することで、上記した不純物領域形成工程において、ＳｉＧｅ層２のプロファイル（不純物濃度勾配）が急峻となる。
【００３５】
以上では、一般的なツェナーダイオードよりもツェナー電圧（降伏電圧）が低電圧化された半導体装置について説明したが、本実施の形態における半導体装置は、一般的なツェナーダイオードよりも逆方向漏れ電流を低減させることもできる。すなわち、一般的なツェナーダイオードと同等の降伏電圧を上記した半導体装置で実現する場合、ＰＮ接合部を構成するｎ＋型のＳｉＧｅ層２とｐ＋型の不純物領域７の濃度勾配が、一般的なツェナーダイオードのＰＮ接合部を構成するｎ＋型のシリコン基板とｐ＋型の不純物領域の濃度勾配よりもゆるやかになる。したがって、この場合、降伏の機構がアバランシェ降伏となるので、逆方向漏れ電流を低減させることができる。
【００３６】
なお、以上説明した半導体装置は、ｐ型とｎ型を入れ替えた構成としてもよい。また、多結晶シリコン膜６とアノード電極８の間にスパイク防止用のバリアメタルを設けてもよい。バリアメタルには、例えばＴｉやＴｉＮ等を用いることができる。
【産業上の利用可能性】
【００３７】
本発明にかかる半導体装置とその製造方法は、降伏電圧を２Ｖ以下、さらに好ましくは１Ｖ以下に低電圧化することができ、電圧値を一定値に保つ定電圧素子を必要とする動作電圧の低い機器に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における半導体装置の要部断面図
【図２】本発明の実施の形態における半導体装置の製造工程の一部を示す要部断面図
【図３】本発明の実施の形態における半導体装置の製造工程の一部を示す要部断面図
【図４】本発明の実施の形態における半導体装置の製造工程の一部を示す要部断面図
【図５】降伏電圧の小さいツェナーダイオードの一般的な構成を示す図
【符号の説明】
【００３９】
１      ｎ＋型のシリコン基板
２      ｎ＋型のＳｉＧｅ層
３      ｐ型のガードリング領域
４      絶縁膜
５      開口部
６      ｐ＋型の多結晶シリコン膜
７      ｐ＋型の不純物領域
８      アノード電極
９      カソード電極
１０１      ｎ＋型のシリコン基板
１０２      ｐ型のガードリング領域
１０３      ｐ＋型の不純物領域
１０４      シリコン酸化膜
１０５      ｐ＋型の多結晶シリコン膜
１０６      アノード電極
１０７      カソード電極
【図１】
2010199165.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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