(57)【要約】【課題】  被試験デバイスのＤＣ特性試験の回数を減らし、試験時間を短くすることのできる半導体試験装置を提供する。【解決手段】  複数のパラメータ測定ユニット３１がピンエレクトロニクス１内のリレー切替回路１０を介して複数の被試験デバイス２と接続してＤＣ特性の試験を行う半導体試験装置において、ＣＰＵ４は、データ記憶装置５のピン構成データ並びに、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを選択し、この選択結果に基づいてリレー切替回路１０を制御することを特徴とする半導体試験装置。【選択図】  図１
2010002315.tif 000002
【特許請求の範囲】
【請求項１】
複数のパラメータ測定ユニットがピンエレクトロニクス内のリレー切替回路を介して複数の被試験デバイスに接続されてＤＣ特性の試験を行う半導体試験装置において、
前記複数のパラメータ測定ユニットと前記複数の被試験デバイスのピンを対応づけるピン構成データを記憶するデータ記憶装置と、
このデータ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものに基づいて前記リレー切替回路を制御する第１のＣＰＵと
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数をそれぞれ１としたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記ピンエレクトロニクスに前記パラメータ測定ユニット、前記第１のＣＰＵおよび前記データ記憶装置が内蔵されたことを特徴とする請求項４または２記載の半導体試験装置。
【請求項４】
複数の前記ピンエレクトロニクスの各データ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを求める第２のＣＰＵを備え、
前記第２のＣＰＵにより求められた測定シーケンスに基づき、前記各ピンエレクトロニクスにおいて前記第１のＣＰＵが前記リレー切替回路を制御する
ことを特徴とする請求項３記載の半導体試験装置。
【請求項５】
複数のパラメータ測定ユニットがピンエレクトロニクス内のリレー切替回路を介して複数の被試験デバイスに接続されてＤＣ特性の試験を行う半導体試験装置のＤＣ特性試験方法において、
前記複数のパラメータ測定ユニットと前記複数の被試験デバイスのピンを対応づけるピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを選択するステップと、
この選択された測定シーケンスに基づいて前記リレー切替回路を制御するステップと
を有することを特徴とする半導体試験装置のＤＣ特性試験方法。
【請求項６】
前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数をそれぞれ１としたことを特徴とする請求項５記載の半導体試験装置のＤＣ特性試験方法。
【請求項７】
複数の前記ピンエレクトロニクスの各データ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを求めるステップと、
前記測定シーケンスに基づいて、前記各ピンエレクトロニクスが前記リレー切替回路を制御するステップと
を有することを特徴とする請求項５乃至６のいずれかに記載の半導体試験装置のＤＣ特性試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ特性試験における試験時間を短縮した半導体試験装置に関する。
【背景技術】
【０００２】
ＬＳＩやＩＣなどの半導体集積回路を性能や品質の保証された最終製品として出荷するためには、製造や検査の工程で半導体集積回路の全部又は一部を抜き取り、その電気的特性を検査する必要がある。半導体試験装置はこのような半導体集積回路の電気的特性を検査する装置である。
【０００３】
半導体試験装置は、被試験デバイスに所定の試験用パターンデータを与え、得られた被試験デバイスの出力データから被試験デバイスの基本的動作及び機能について不良情報を解析し、電気的特性を検査している。
【０００４】
半導体試験装置におけるＤＣ特性試験は、被試験デバイスの入出力端子へのＤＣ測定手段からの所定の電圧又は電流の印加ならびに被試験デバイスの出力端子の電圧測定により、被試験デバイスの基本的動作における不良の有無を検査するものである。
【０００５】
図７は従来の半導体試験装置の被試験デバイスとＤＣユニットとドライバとの接続関係を表した概略構成図である。
【０００６】
ＤＣユニット３は被試験デバイス２に対し電圧測定、電圧印加電流測定、電流印加電圧測定、電圧印加、電流印加等を行う複数のパラメータ測定ユニット（ＰＭＵ（Parametric Measurement Unit）とも記す）３１を備え、複数枚のピンエレクトロニクス１を介して複数の被試験デバイス２に切替接続される。各ピンエレクトロニクス１には複数（通常数台）のパラメータ測定ユニット３１が接続される。
【０００７】
ピンエレクトロニクス１において、ドライバ１１はそれぞれ出力リレー１３を介して接続される、被試験デバイス２の所定ピンに試験信号を与える。各ドライバコンパレータ１２は被試験デバイス２に試験信号を与えるドライバ及び、被試験デバイス２から出力される信号の状態を計測して良否を判定するコンパレータからなり、出力リレー１３を介して被試験デバイス２の所定ピンに接続される。各パラメータ測定ユニット３１のフォース端子と被試験デバイス２の各ピンとはパラメータ測定ユニット選択用の第１のフォースリレー１４およびピン選択用の第２のフォースリレー１５を介して接続される。同様に、各パラメータ測定ユニット３１のセンス端子と被試験デバイス２の各ピンとはパラメータ測定ユニット選択用の第１のセンスリレー１６およびピン選択用の第２のセンスリレー１７を介して接続される。ＣＰＵ４はこれらリレー１３〜１７の動作の全体を制御する。
【０００８】
上記の説明において、出力リレー１３、フォースリレー１４、１５、センスリレー１６、１７は、複数のパラメータ測定ユニット３１を複数の被試験デバイス２と切替接続するリレー切替回路１０を構成する。
【０００９】
図７の装置のＤＣ特性試験における動作を次に説明する。電圧測定の場合は、ＣＰＵ４から測定対象ピンと対応した各リレーに命令が送られて、出力リレー１３、フォースリレー１４、１５がオフ、センスリレー１６、１７がオン状態となり、パラメータ測定ユニット３１により電圧測定が行われる。同様に、電圧印加電流測定、電流印加電圧測定、電圧印加、電流印加の場合は、出力リレー１３がオフ、フォースリレー１４、１５およびセンスリレー１６、１７がオン状態とされ、パラメータ測定ユニット３１によりそれぞれの印加及び測定が行われる。
【００１０】
図８は図７装置の具体例で、測定ピンの制御動作を説明するための構成ブロック図である。被試験デバイス２はそれぞれが８ピンを有する４つの被試験デバイスＤＵＴａ〜ＤＵＴｄからなり、これに対し、ピンエレクトロニクス１はＰ１〜Ｐ８の８枚のカードからなり、カード１枚あたりで４ピンと接続し、合計（４ピン×８枚＝）３２ピンに接続する。
【００１１】
図９はピンエレクトロニクス１のカードＰ１〜Ｐ８を被試験デバイス２の各ピンと対応づけるピン構成表である。Ｐ１はＤＵＴａ，ｂの１ピン（図９ではそれぞれ１ａ，１ｂと表す。以下同様）と２ピンに、Ｐ２はＤＵＴａ，ｂの３ピンと４ピンに、Ｐ３はＤＵＴａ，ｂの５ピンと６ピンに、Ｐ４はＤＵＴａ，ｂの７ピンと８ピンに、Ｐ５はＤＵＴｃ、ｄの１ピンと２ピンに、Ｐ６はＤＵＴｃ、ｄの３ピンと４ピンに、Ｐ７はＤＵＴｃ、ｄの５ピンと６ピンに、Ｐ８はＤＵＴｃ、ｄの７ピンと８ピンにそれぞれ接続されている。
【００１２】
また、１６個のパラメータ測定ユニット３１をＰＭＵ１〜ＰＭＵ１６と呼ぶと、ＰＭＵ１はＤＵＴａとＤＵＴｂの１ピンに、ＰＭＵ２はＤＵＴａとＤＵＴｂの２ピンに、ＰＭＵ３はＤＵＴａとＤＵＴｂの３ピンに、ＰＭＵ４はＤＵＴａとＤＵＴｂの４ピンに、ＰＭＵ５はＤＵＴａとＤＵＴｂの５ピンに、・・・ＰＭＵ９はＤＵＴｃとＤＵＴｄの１ピンに、・・・ＰＭＵ１６はＤＵＴｃとＤＵＴｄの８ピンにそれぞれ接続されている。
【００１３】
上記のようなピン構成のピンエレクトロニクス１を用いて電圧印加電流測定を行う場合の動作例を以下に示す。ただし、電圧印加電流測定や電流印加電圧測定は同一被試験デバイス内で２ピン同時に測定すると測定値に影響が出ることがあるため、通常１ピンずつ測定を行う。
【００１４】
１ピンから８ピンまで電圧印加電流測定を行う場合、図１０のようにテストの１回目Ｔ１ではＰ１のＤＵＴａの１ピンはＰＭＵ１、Ｐ５のＤＵＴｃの１ピンはＰＭＵ９で測定し、２回目Ｔ２ではＰ１のＤＵＴｂの１ピンはＰＭＵ１、Ｐ５のＤＵＴｄの１ピンはＰＭＵ９で測定し・・・１６回目Ｔ１６ではＰ４のＤＵＴｂの８ピンはＰＭＵ８、Ｐ８のＤＵＴｄの８ピンはＰＭＵ１６で測定する。このようにして１ピンから８ピンまで順番に測定を行うと、合計１６回の測定が必要となる。
【００１５】
なお、例えば電圧測定、電流印加、電圧印加などのように同時に測定可能な場合は、同一被試験デバイス内で２ピン以上同時に測定または印加することができる。
【００１６】
ＤＣ試験の高速化を図った半導体試験装置に関連する先行技術文献としては次のようなものがある。
【００１７】
【特許文献１】特開平０８−０４３４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、従来の装置では、小さいピンから順番に測定することになるので、測定回数が多く、ＤＵＴの試験時間が長くなってしまっていた。
【００１９】
本発明はこのような課題を解決しようとするもので、被試験デバイスのＤＣ特性試験の回数を減らし、試験時間を短くすることのできる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のパラメータ測定ユニットがピンエレクトロニクス内のリレー切替回路を介して複数の被試験デバイスと接続してＤＣ特性の試験を行う半導体試験装置において、
前記複数のパラメータ測定ユニットと前記複数の被試験デバイスのピンを対応づけるピン構成データを記憶するデータ記憶装置と、
このデータ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものに基づいて前記リレー切替回路を制御する第１のＣＰＵと
を備えたことを特徴とする。
【００２１】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数をそれぞれ１としたことを特徴とする。
【００２２】
請求項３記載の発明は、
請求項１または２記載の半導体試験装置において、
前記ピンエレクトロニクスに前記パラメータ測定ユニット、前記第１のＣＰＵおよび前記データ記憶装置が内蔵されたことを特徴とする。
【００２３】
請求項４記載の発明は、
請求項３記載の半導体試験装置において、
複数の前記ピンエレクトロニクスの各データ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを求める第２のＣＰＵを備え、
前記第２のＣＰＵにより求められた測定シーケンスに基づき、前記各ピンエレクトロニクスにおいて前記第１のＣＰＵが前記リレー切替回路を制御する
ことを特徴とする。
【００２４】
請求項５記載の発明は、
複数のパラメータ測定ユニットがピンエレクトロニクス内のリレー切替回路を介して複数の被試験デバイスと接続してＤＣ特性の試験を行う半導体試験装置のＤＣ特性試験方法において、
前記複数のパラメータ測定ユニットと前記複数の被試験デバイスのピンを対応づけるピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを選択するステップと、
この選択結果に基づいて前記リレー切替回路を制御するするステップと
を有することを特徴とする。
【００２５】
請求項６記載の発明は、
請求項５記載の半導体試験装置のＤＣ特性試験方法において、
前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数をそれぞれ１としたことを特徴とする。
。
【００２６】
請求項７記載の発明は、
請求項５乃至６のいずれかに記載の半導体試験装置のＤＣ特性試験方法において、
複数の前記ピンエレクトロニクスの各データ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものを求めるステップと、
前記測定シーケンスに基づいて、前記各ピンエレクトロニクスが前記リレー切替回路を制御するステップと
を有することを特徴とする。
【発明の効果】
【００２７】
以上説明したことから明らかなように、本発明によれば、複数のパラメータ測定ユニットがピンエレクトロニクス内のリレー切替回路を介して複数の被試験デバイスと接続してＤＣ特性の試験を行う半導体試験装置において、前記複数のパラメータ測定ユニットと前記複数の被試験デバイスのピンを対応づけるピン構成データを記憶するデータ記憶装置と、このデータ記憶装置からのピン構成データ並びに、前記パラメータ測定ユニットが同時接続可能な前記各被試験デバイスのピンの数および前記各パラメータ測定ユニットが同時接続可能な前記被試験デバイスのピンの数に基づいて得られる測定シーケンスのうち、ＤＣ特性試験の回数が最小となるものに基づいて前記リレー切替回路を制御する第１のＣＰＵとを備えたことにより、被試験デバイスのＤＣ特性試験の回数を減らし、試験時間を短くすることができる。
【発明を実施するための最良の形態】
【００２８】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２９】
図１は本発明の実施の形態に係る、半導体試験装置の一実施例を示す構成ブロック図である。図７と同じ部分は同一の記号を付して重複する説明は省略する。図７との違いはデータ記憶装置５を追加した点である。
【００３０】
データ記憶装置５は、複数のパラメータ測定ユニット３１と複数の被試験デバイス２のピンを対応づけるピン構成データ並びに、ＤＣ特性試験対象ピンの、前記パラメータ測定ユニット３１が同時接続可能な前記各被試験デバイス２のピンの数および前記各パラメータ測定ユニット３１が同時接続可能な前記被試験デバイス２のピンの数を記憶する。
【００３１】
ＣＰＵ４は、第１のＣＰＵを構成し、データ記憶装置５のピン構成データに基づいて、ＤＣ特性試験の回数が最小となるようにリレー切替回路１０を制御する。
【００３２】
図１の装置について以下に動作説明を行う。ＤＣ特性試験のときのリレーの基本動作は従来技術と同様である。
【００３３】
あらかじめデータ記憶装置５にピンエレクトロニクス１の各カードのピン構成並びに、ＤＣ特性試験対象ピンの、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数が書き込まれる。ＤＣ特性試験モードが開始すると、ＣＰＵ４がデータ記憶装置５にアクセスし、上記各データを読み出す。ＣＰＵ４は、データ記憶装置５から読み出される、ピン構成データ並びに、ＤＣ特性試験対象ピンの、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数に基づいて得られる接続組合せのうち、ＤＣ特性試験の回数が最小となるものを選択し、この選択結果を測定シーケンスとしてデータ記憶装置５に書き込む。ＤＣ特性試験が開始すると、ＣＰＵ４がデータ記憶装置５にアクセスし、前述の測定シーケンスに基づいて前記リレー切替回路１０を制御し、各被試験デバイス２の測定対象ピンに対するＤＣ特性試験を行う。
【００３４】
次に具体例を用いて測定ピンの制御を説明する。
【００３５】
図２は図１装置の一具体例で、ピンエレクトロニクス１のピン構成が図８、図９の従来例と同じ場合を示す構成ブロック図である。１ピンから８ピンまでの電圧印加電流測定を行う場合、ＣＰＵ４はパラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数をそれぞれ１とした接続条件のもとで、ＤＣ特性試験の回数が最小となる接続組合せを選択し、その結果を図３に示す測定シーケンスとしてデータ記憶装置５に書き込む。
【００３６】
データ記憶装置５から読み出した測定シーケンスに基づいて、ＣＰＵ４は測定回数が最小のＤＣ特性試験を行う。すなわち、テストの１回目Ｔ１ではＰ１のＤＵＴａの１ピンはＰＭＵ１、Ｐ２のＤＵＴｂの３ピンはＰＭＵ３、Ｐ５のＤＵＴｃの１ピンはＰＭＵ９、Ｐ６のＤＵＴｄの３ピンはＰＭＵ１１で測定し、２回目Ｔ２ではＰ１のＤＵＴｂの１ピンはＰＭＵ１、Ｐ２のＤＵＴａの３ピンはＰＭＵ３、Ｐ５のＤＵＴｄの１ピンはＰＭＵ９、Ｐ６のＤＵＴｃの３ピンはＰＭＵ１１で測定し・・・８回目Ｔ８ではＰ３のＤＵＴｂの６ピンはＰＭＵ６、Ｐ４のＤＵＴａの８ピンはＰＭＵ８、Ｐ７のＤＵＴｄの６ピンはＰＭＵ１４、Ｐ８のＤＵＴｃの８ピンはＰＭＵ１６で測定し、合計８回の測定で完了する。
【００３７】
上記の具体例では、図９で示したように、ピンエレクトロニクス３１のカードと被試験デバイス２のピンとの間が規則的に対応づけられている場合を示したが、被試験デバイス２とデバイスインタフェースボード（図示せず）上でコネクタ間のパターン配線におけるクロス配線を避けるため、規則的に対応づけることができない場合がある。
【００３８】
図４は、このように規則性がまったくないようにピンが割り振られた場合を示す第２の具体例のピン構成を示すための図である。ただし、パラメータ測定ユニット３１との接続は上記図２の場合と同様である。このような接続条件の場合でも、上記と同様に測定シーケンスを求めることにより、図５の測定シーケンスが示すように最小の測定回数で試験することができる。すなわち、テストの１回目Ｔ１ではＰ３のＤＵＴａの２ピンはＰＭＵ５、Ｐ４のＤＵＴｃの２ピンはＰＭＵ８、Ｐ７のＤＵＴｄの４ピンはＰＭＵ１３、Ｐ８のＤＵＴｂの１ピンはＰＭＵ１５で測定し、２回目Ｔ２ではＰ１のＤＵＴｂの４ピンはＰＭＵ１、Ｐ２のＤＵＴａの３ピンはＰＭＵ３、Ｐ５のＤＵＴｃの１ピンはＰＭＵ９、Ｐ６のＤＵＴｄの２ピンはＰＭＵ１２で測定し・・・８回目Ｔ８ではＰ１のＤＵＴｂの５ピンはＰＭＵ１、Ｐ２のＤＵＴａの８ピンはＰＭＵ４、Ｐ５のＤＵＴｃの８ピンはＰＭＵ１０、Ｐ６のＤＵＴｄの８ピンはＰＭＵ１１で測定し、合計８回の測定で完了する。
【００３９】
以上から明らかなように、上記のような構成の半導体試験装置によれば、どのようなピン構成でも測定回数は従来技術と比べて少なくでき、試験時間を大幅に短縮することができる。
【００４０】
なお、ここで説明しているピンエレクトロニクス１のピン構成、ＤＣユニット３の構成、ＤＣ特性試験の測定順序は一例であり、ピンエレクトロニクス１のピン構成、ＤＣユニット３の構成が変化すれば当然ながら測定順序も変化する。
【００４１】
また、上記の具体例でＣＰＵ４は、ＤＣ特性試験対象ピンの、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数をそれぞれ１とする条件のもとで、ＤＣ特性試験の回数が最小となる接続組合せを選択しているが、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数は、ピンエレクトロニクス１のピン構成やＤＣユニット３の構成に応じて任意の数をとることができる。例えば、同時測定が可能な電圧測定の場合は、ハード構成の制限以内であれば、同一ＤＵＴ内でも数ピン同時に測定可能となる。これらの場合においても、ＣＰＵ４により、ＤＣ特性試験の回数が最小となる接続組合せを選択することができる。
【００４２】
また、上記の実施例でＤＣ特性試験対象ピンの、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数はデータ記憶装置５以外のメモリやレジスタに記憶してもよいし、外部から入力するようにしてもよい。
【００４３】
図６は本発明の実施の形態に係る、半導体試験装置の第２の実施例を示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複する説明は省略する。
【００４４】
図１と異なり、パラメータ測定ユニット３１ａ、第１のＣＰＵを構成するＣＰＵ４ａ、データ記憶装置５ａがピンエレクトロニクス１ａ内に内蔵されている。また、あらかじめ第２のＣＰＵを構成する外部のメインＣＰＵ（図示せず）により、複数のピンエレクトロニクス１ａの各データ記憶装置５ａから提供されるピン構成情報並びに、パラメータ測定ユニット３１が同時接続可能な各被試験デバイス２のピンの数および各パラメータ測定ユニット３１が同時接続可能な被試験デバイス２のピンの数に基づいて、ＤＣ特性試験の測定回数が最小となるようなＤＣ特性試験シーケンスが求められ、各ピンエレクトロニクス１ａに対応した内容が各データ記憶装置５ａに書き込まれる。測定が開始すると、各ピンエレクトロニクス１ａ内のＣＰＵ４ａが自ピンエレクトロニクス１ａ内のデータ記憶装置５ａへアクセスし、測定シーケンスにしたがって順序通り各パラメータ測定ユニット３１ａおよびリレー切替回路１０へ命令を送り、ＤＣ特性試験を行う。その他の動作は図１の場合と同様である。
【００４５】
上記のような構成の半導体試験装置によれば、図１の場合の効果を生ずるほか、パラメータ測定ユニット３１ａとリレー切替回路１０への配線がピンエレクトロニクス１ａ内で行われるので、配線コストを小さくすることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例を示す半導体試験装置の構成ブロック図である。
【図２】図１装置の一具体例を示す半導体試験装置の構成ブロック図である。
【図３】図２の装置における測定シーケンス例を示す動作説明図である。
【図４】図２の装置における第２の具体例のピン構成を示すための図である。
【図５】図２の装置における第２の具体例の測定シーケンス例を示す動作説明図である。
【図６】本発明の第２の実施例を示す半導体試験装置の構成ブロック図である。
【図７】従来の半導体試験装置の例を示す構成ブロック図である。
【図８】図７装置の一具体例を示す構成ブロック図である。
【図９】図８装置のピン構成を示すための図である。
【図１０】図８装置の測定シーケンス例を示す動作説明図である。
【符号の説明】
【００４７】
１，１ａ ピンエレクトロニクス
２  被試験デバイス
４，４ａ ＣＰＵ
５，５ａ  データ記憶装置
１０  リレー切替回路
３１，３１ａ  パラメータ測定ユニット
【図１】
2010002315.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010002315.tif 000007
【図６】
2010002315.tif 000008
【図７】
2010002315.tif 000009
【図８】
2010002315.tif 000010
【図９】
2010002315.tif 000011
【図１０】
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