(57)【要約】【課題】ロックアップタイムの短縮により、連続する通信スロット間のわずかな時間内で過渡応答を完了させるとともに、ＶＣＯのＣ／Ｎ比の向上が可能なＰＬＬ過渡応答制御システムを提供する。【解決手段】２系統のＰＬＬ１０、２０は、構成要素の周波数特性、直流ゲインがそれぞれ互いに同一であり、ＰＬＬ１０の伝達関数とＰＬＬ２０の伝達関数とが実質的に同一になっている。ミキサー２から出力される周波数を切替える際には、ＰＬＬ１０、２０のプログラマブルカウンタ１４、２４の分周値を、現在設定されている値から一方は増加、他方は減少させるように設定変更する。この場合、ＰＬＬ１０、２０の過渡応答は逆向きになるため、ＰＬＬ１０、２０の出力信号の周波数合成により得られるミキサー２からの出力信号の過渡応答を短時間で完了させることができる。【選択図】図１
2010109831.tif 000002
【特許請求の範囲】
【請求項１】
第１のＰＬＬ（位相同期ループ）と、第２のＰＬＬと、前記第１のＰＬＬからの出力信号と前記第２のＰＬＬからの出力信号とを周波数合成し、両信号の周波数を加算した周波数を有する信号を出力するミキサーと、を備えたＰＬＬ過渡応答制御システムであって、
前記第１のＰＬＬは、
入力信号の周波数を、Ｌ１を自然数として１／Ｌ１に分周し、第１の基準信号を生成する第１の基準周波数カウンタと、
第１の電圧制御発振器と、
前記第１の電圧制御発振器からの発振周波数を、Ｎを正の任意の数として１／Ｎに分周する第１の分周カウンタと、
前記第１の基準信号の位相と前記第１の分周カウンタからの出力信号の位相とを比較する第１の位相比較器と、
前記第１の位相比較器からの出力信号を平滑化し、平滑化した出力信号を周波数制御信号として前記第１の電圧制御発振器に入力する、第１のループフィルタと、
を含み、
前記第２のＰＬＬは、
前記入力信号の周波数を、Ｌ２を自然数として１／Ｌ２に分周し、第２の基準信号を生成する第２の基準周波数カウンタと、
第２の電圧制御発振器と、
前記第２の電圧制御発振器からの発振周波数を、Ｍを正の任意の数として１／Ｍに分周する第２の分周カウンタと、
前記第２の基準信号の位相と前記第２の分周カウンタからの出力信号の位相とを比較する第２の位相比較器と、
前記第２の位相比較器からの出力信号を平滑化し、平滑化した出力信号を周波数制御信号として前記第２の電圧制御発振器に入力する、第２のループフィルタと、
を含み、
前記第１の分周カウンタの分周設定値Ｎと前記第２の分周カウンタの分周設定値Ｍのうちの一方を増加させるとともに、他方を減少させることにより、前記ミキサーからの出力信号の周波数を切替えることを特徴とする、ＰＬＬ過渡応答制御システム。
【請求項２】
前記第１の基準周波数カウンタの分周設定値Ｌ１と、前記第２の基準周波数カウンタの分周設定値Ｌ２との比が、１を除く値に設定される、請求項１記載のＰＬＬ過渡応答システム。
【請求項３】
前記第１の位相比較器のゲインと前記第２の位相比較器のゲインとが互いに等しく、前記第１のループフィルタの伝達関数と前記第２のループフィルタの伝達関数とが互いに等しい、請求項１または２記載のＰＬＬ過渡応答制御システム。
【請求項４】
前記第１の電圧制御発振器の電圧感度と前記第２の電圧制御発振器の電圧感度とが互いに等しい、請求項３記載のＰＬＬ過渡応答制御システム。
【請求項５】
前記第１の分周カウンタの分周設定値Ｎと、前記第２の分周カウンタの分周設定値Ｍとが小数値であり、かつ分周設定値Ｎと分周設定値Ｍとが実質的に同一である、請求項１から４のいずれか１項に記載のＰＬＬ過渡応答制御システム。
【請求項６】
前記第１の分周カウンタの分周設定値Ｎと、前記第２の分周カウンタの分周設定値Ｍとが整数値であり、かつ分周設定値Ｎと分周設定値Ｍとが実質的に同一である、請求項１から４のいずれか１項に記載のＰＬＬ過渡応答制御システム。
【請求項７】
キャリア周波数を切替えて通信を行う通信システムに適用されるＰＬＬ過渡応答制御方法であって、
請求項１〜６のいずれか１項に記載のＰＬＬ過渡応答制御システムにおいて、前記ミキサーからの出力信号の周波数が第１のキャリア周波数に対応する周波数になる状態に、前記第１の分周カウンタの分周設定値Ｎおよび前記第２の分周カウンタの分周設定値Ｍを設定するステップと、
前記ミキサーからの出力信号の周波数が第２のキャリア周波数に対応する周波数になる状態に、前記第１の分周カウンタの分周設定値Ｎおよび前記第２の分周カウンタの分周設定値Ｍを同時に切替えることにより、キャリア周波数を切替えるステップと、
を有することを特徴とする、ＰＬＬ過渡応答制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムに使用されるＰＬＬ（Phase Locked Loop）周波数シンセサイザ回路の過渡応答を抑えてロックアップタイムを短縮するためのＰＬＬ過渡応答制御システムおよびＰＬＬ過渡応答制御方法に関する。
【背景技術】
【０００２】
近年、通信技術および通信に用いられる半導体技術の急速な発展に伴い、通信システムにおいて様々な通信方式が提案され実用化されている。それら通信方式の一つであるＴＤＭＡ（時分割多重アクセス）方式は、１つの通信用周波数帯（以下、通信チャネルという。）を使用して複数の端末が同時に送受信可能となるように、当該通信チャネルを複数の時間枠（以下、通信スロットという。）に分割し、各通信スロットに各端末を割り当てる。この方式によれば、同一の通信チャネルにおいて通信に使用している通信波以外の他の通信波（妨害波）が存在しないため、通信に関する感度の劣化を招かないという利点がある。
【０００３】
一方、当該通信方式では、各端末を通信スロットに割り当てているため、通信品質の低下を防止するためには、各通信スロットの同期が基地局と端末との間で正しく行われる必要がある。また、時間的に連続する複数の通信スロットを使用して送受信を行う場合、通信スロットと通信スロットとの間にはわずかの時間しか許容されていない。したがって、現通信スロットにおいて通信に必要とされている周波数（キャリア周波数）と、次通信スロットにおいて通信で必要とされている周波数とが異なる場合（すなわち、チャネル切替が発生する場合）、わずかの時間でキャリア周波数を変更する必要がある。そこで、一般的には、各端末は、２系統のＰＬＬ周波数シンセサイザ回路（以下、ＰＬＬという。）を備えている。そして、一方のＰＬＬが備える電圧制御発振器（以下、ＶＣＯという。）が通信に使用されている間に他方のＰＬＬが備えるＶＣＯを次通信スロットに必要とされている周波数にロックさせ、通信スロット間でＶＣＯ出力を切替えることで通信が行われる。また、最近では位相比較周波数を高くし、チャネルセパレーションに対応させるために分数分周動作するカウンタを備えたＰＬＬシンセサイザ回路を１系統使用して通信スロット間でキャリア周波数切替を行うシステムも提案されている。
【０００４】
図６は、このような従来のＰＬＬシステムの構成を示すブロック図である。図６のＰＬＬシステムは、２つのＰＬＬ１００、１１０を備える。図６の例では、ＰＬＬ１００が、位相比較周波数を高くしたＰＬＬである。ＰＬＬ１００は、ＶＣＯ１０１の出力周波数を１／Ｐに分周するプログラマブルカウンタ１０４と、プログラマブルカウンタ１０４の出力と基準信号ｆｒ１との位相を比較する位相比較器１０３と、位相比較器１０３からの出力を平滑するループフィルタ１０２とを備えている。ここで、基準信号ｆｒ１は、ＰＬＬシステムが備える水晶発振器の発振周波数（周波数：ｆｒ）と同じ周波数を有している。
【０００５】
また、他方のＰＬＬ１１０は、ＶＣＯ１１１の出力周波数を１／Ｑに分周するプログラマブルカウンタ１１４と、プログラマブルカウンタ１１４の出力と基準信号ｆｒ２の位相を比較する位相比較器１１３と、位相比較器１１３からの出力を平滑するループフィルタ１１２とを備えている。ここで、基準信号ｆｒ２は、上記水晶発振器の発振周波数を１／Ｒに固定分周した周波数（＝ｆｒ／Ｒ）を有している。
【０００６】
ＰＬＬ１００からの出力信号（周波数：ｆ３）とＰＬＬ回路１００からの出力信号（周波数：ｆ４）はミキサー１２０において合成され、ＰＬＬシステムからの出力信号（ここでは、周波数：ｆ３＋ｆ４）として出力される。
【０００７】
図６において、ＰＬＬ１００を構成している位相比較器１０３の変換利得をＫｐ１、ＶＣＯ１０１の電圧感度（制御感度）をＫｖ１、ループフィルタ１０２の伝達関数をＡ（ｓ）とすると、ＰＬＬ１００の伝達関数Ｈ１（ｓ）は以下の式（１）で表現される。また、ＰＬＬ１１０を構成している位相比較器１１３の変換利得をＫｐ２、ＶＣＯ１１１の電圧感度をＫｖ２、ループフィルタ１１２の伝達関数をＢ（ｓ）とすると、ＰＬＬ１１０の伝達関数Ｈ２（ｓ）は以下の式（２）で表現される。
【０００８】
【数１】
2010109831.tif 000003
【０００９】
【数２】
2010109831.tif 000004
【００１０】
なお、式（１）、（２）において、変換利得Ｋｐ１、Ｋｐ２、電圧感度Ｋｖ１、Ｋｖ２、伝達関数Ａ（ｓ）、Ｂ（ｓ）は、それぞれ異なる値を有している。そのため、伝達関数Ｈ１（ｓ）と伝達関数Ｈ２（ｓ）とは互いに異なる。
【００１１】
図７は、このようなＰＬＬ１００、１１０で構成されたＰＬＬシステムにおいて通信チャネルを変更した場合の、周波数の過渡応答の特性を示す模式図である。上述のように、図６に示すＰＬＬシステムでは、ＰＬＬ１００の出力信号（周波数ｆ３）とＰＬＬ１１０の出力信号（周波数ｆ４）とを周波数合成するにより所望の周波数（ｆ３＋ｆ４）が実現されている。このシステム構成においてチャネルを変更する場合、例えば、ＰＬＬ１１０の方が周波数の過渡応答が遅いとすると、ＰＬＬ１１０を先に所望の周波数ｆ４にロックさせた状態で、ＰＬＬ１００の出力周波数を変更することにより、通信に使用する通信チャネルの変更に相当する周波数変更が実現される。
【００１２】
この場合、図７に示すように、一定の時間経過後は、ＶＣＯ１１１を含むＰＬＬ１１０は、位相比較器１１３に入力されている基準信号（＝ｆｒ／Ｒ）に基づいて所望の周波数（＝ｆ４）へのロックを完了して定常状態にあり、出力信号に周波数変動はない。このとき、通信チャネル変更のためにＰＬＬ１００のＶＣＯ１０１の発振周波数を切替えると、結果としてミキサー１０２の出力信号の周波数変動量はＶＣＯ１０１を含むＰＬＬ１００の周波数変動量と同じになる。
【００１３】
ＴＤＭＡ方式において時間的に連続する通信スロット毎にキャリア周波数が異なる場合、１個目の通信スロットの終了時点で発振周波数を切替えるようにすると、次の通信スロットの初期時点までが１個目の通信スロットとなり、通信スロットとして最も長い時間を確保することができる。しかし、一般的にＰＬＬ周波数シンセサイザ回路は、図７に示すように周波数切替時に過渡応答に起因する周波数変動（ＰＬＬ１００がロックされるまでの間に生じる周波数変動）が発生するため、１個目の通信スロットの終了時点で発振周波数を切替えるようにすると、次の通信スロット内まで周波数切替時の周波数変動が残ってしまう可能性がある。その結果、次の通信スロットにおけるキャリア周波数の周波数精度の規格を超えるおそれがある。周波数精度の規格を超えた場合、信号受信時であれば同期がとれず、信号送信時であれば、送信された信号のディジタル信号の中で、誤って復調された信号が何個あるのかを示すＢＥＲ（Bit Error Rate）が劣化する。
【００１４】
この対策として、位相比較周波数を高くしてループ帯域幅を広げる方法があるが、ループ帯域幅の変更はＶＣＯのＣ／Ｎ（キャリアレベルとノイズレベルの比）の変化をもたらし、特に、次通信スロットに周波数変動の影響を与えないために過渡応答を速くすると一般的にはＣ／Ｎが劣化してしまう。
【００１５】
このような課題を解決する手法として、例えば、後掲の特許文献１や特許文献２に記載された手法がある。特許文献１に記載されたＰＬＬ周波数シンセサイザは、位相比較器とループフィルタと電圧制御発振器とからなるＰＬＬと、基準信号発振器とで構成され、電圧制御発振器として、電圧感度の低い定常用電圧制御発振器と、電圧感度の高い過渡応答用電圧制御発振器とを備える。このＰＬＬ周波数シンセサイザは、位相同期に至る過渡応答時には過渡応答用電圧制御発振器をＰＬＬに用い、所定のタイミングで定常用電圧制御発振器に切替えることにより高速な周波数切替を提供している。
【００１６】
また、特許文献２に記載されたＰＬＬ周波数シンセサイザは、ＰＬＬを構成するプログラマブルカウンタと位相比較器との間に接続された、逓倍器およびバンドパスフィルタを備える。このＰＬＬ周波数シンセサイザは、基準信号の周波数をチャネルセパレーションに制限されずに高くすることができ、周波数を変更した際にＶＣＯが定常状態になるまでの時間（ロックアップタイム）、過渡特性およびスプリアス（ＶＣＯが発振している周波数以外の別の周波数成分）特性の改善を提供している。
【特許文献１】特開２０００−４０９６１号公報
【特許文献２】特開平７−６６７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献１が開示するＰＬＬ周波数シンセサイザが備える過渡応答用電圧制御発振器においても、次の通信スロットに影響し得る過渡応答に起因する周波数変動は発生する。また、同一のＰＬＬにおいて電圧制御発振器のみを切替える構成であるため、過渡応答用電圧制御発振器と定常用電圧制御発振器とを切替えると、その切替時点からもう一度、過渡応答に起因する周波数変動が発生する現象が発生し得る。その結果、ロックアップタイム削減の効果が小さくなるという問題が生じる可能性がある。また、特許文献２が開示するＰＬＬ周波数シンセサイザでは、位相比較周波数を高くすることによってロックアップタイムを短縮できるが、過渡応答に起因する周波数変動をなくすことはできない。
【００１８】
以上のように特許文献１、２に記載の手法では、ＴＤＭＡ方式における通信スロット間の時間（例えば、ＰＨＳ方式では約４１．６μｓｅｃ）内に発振周波数に関する過渡応答を完了し、尚且つ、定常状態となって発振しているＶＣＯの変調信号の帯域内や隣接チャネルの周波数で通信品質あるいは規格を満たすノイズレベルにすることが困難であるという課題がある。
【００１９】
本発明は、上記従来の事情を鑑みて提案されたものであって、ロックアップタイムの短縮により、連続する通信スロット間のわずかな時間内で過渡応答を完了させるとともに、ＶＣＯのＣ／Ｎ比の向上が可能なＰＬＬ過渡応答制御システムおよびＰＬＬ過渡応答制御方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、本発明は、以下の技術的手段を採用している。
まず、本発明は、第１のＰＬＬ（位相同期ループ）と、第２のＰＬＬと、前記第１のＰＬＬからの出力信号と前記第２のＰＬＬからの出力信号とを周波数合成し、両信号の周波数を加算した周波数を有する信号を出力するミキサーとを備えたＰＬＬ過渡応答制御システムを前提としている。そして、本発明に係るＰＬＬ過渡応答制御システムでは、上記第１のＰＬＬおよび第２のＰＬＬが以下の構成を有している。
【００２１】
まず、第１のＰＬＬは、入力信号の周波数を、Ｌ１を自然数として１／Ｌ１に分周し、第１の基準信号を生成する第１の基準周波数カウンタと、第１の電圧制御発振器とを備える。また、第１の電圧制御発振器からの発振周波数を、Ｎを正の任意の数として１／Ｎに分周する第１の分周カウンタと、第１の基準信号の位相と第１の分周カウンタからの出力信号の位相とを比較する第１の位相比較器とを備える。さらに、当該第１の位相比較器からの出力信号を平滑化し、平滑化した出力信号を周波数制御信号として第１の電圧制御発振器に入力する第１のループフィルタを備える。
【００２２】
第２のＰＬＬは、上記入力信号の周波数を、Ｌ２を自然数として１／Ｌ２に分周し、第２の基準信号を生成する第２の基準周波数カウンタと、第２の電圧制御発振器とを備える。また、第２の電圧制御発振器からの発振周波数を、Ｍを正の任意の数として１／Ｍに分周する第２の分周カウンタと、第２の基準信号の位相と第２の分周カウンタからの出力信号の位相とを比較する第２の位相比較器とを備える。さらに、当該第２の位相比較器からの出力信号を平滑化し、平滑化した出力信号を周波数制御信号として第２の電圧制御発振器に入力する第２のループフィルタを備える。
【００２３】
そして、本発明に係るＰＬＬ過渡応答制御システムは、第１の分周カウンタの分周設定値Ｎと第２の分周カウンタの分周設定値Ｍのうちの一方を増加させるとともに、他方を減少させることにより、上記ミキサーからの出力信号の周波数を切替える構成になっている。
【００２４】
このＰＬＬ過渡応答制御システムによれば、ミキサーの出力信号を所望の周波数に変更設定するために第１の分周カウンタの分周設定値Ｎおよび第２の分周カウンタの分周設定値Ｍを変更した際に、第１の電圧制御発振器および第２の電圧制御発振器のそれぞれにおいて発生する過渡応答に起因する周波数変動が相殺されるので、ミキサーの出力信号が所望の周波数で安定するまでに要する時間を短縮することができる。
【００２５】
また、上記ＰＬＬ過渡応答制御システムでは、第１の基準周波数カウンタの分周設定値Ｌ１と、第２の基準周波数カウンタの分周設定値Ｌ２との比が、１を除く値に設定される構成を採用することができる。この構成では、第１の位相比較器および第２の位相比較器の一方の位相比較周波数を小さくすることができ、チャネルセパレーションを維持することができる。
【００２６】
また、上記ＰＬＬ過渡応答制御システムでは、第１の位相比較器のゲインと第２の位相比較器のゲインとが互いに等しく、第１のループフィルタの伝達関数と第２のループフィルタの伝達関数とが互いに等しいことが好ましい。さらに、第１の電圧制御発振器の電圧感度と第２の電圧制御発振器の電圧感度とが互いに等しいことが好ましい。なお、第１の分周カウンタの分周設定値Ｎと、第２の分周カウンタの分周設定値Ｍとが小数値であり、かつ分周設定値Ｎと分周設定値Ｍとが実質的に同一であることが好ましい。あるいは、第１の分周カウンタの分周設定値Ｎと、第２の分周カウンタの分周設定値Ｍとが整数値であり、かつ分周設定値Ｎと分周設定値Ｍとが実質的に同一であることが好ましい。ここで、実質的に同一とは、第１のＰＬＬの固有角周波数と第２のＰＬＬの固有角周波数とが過渡応答の観点で同一視できることを指す。このようにすれば、第１のＰＬＬと第２のＰＬＬの過渡応答はほぼ完全に逆向きとなり、第１の電圧制御発振器の出力信号と第２の電圧制御発振器の出力信号との周波数和としてミキサーから出力される所望周波数の信号の過渡応答をより短時間で完了させることができる。
【００２７】
一方、他の観点では、本発明は、キャリア周波数を切替えて通信を行う通信システムに適用されるＰＬＬ過渡応答制御方法を提供することもできる。すなわち、本発明に係る過渡応答制御方法では、まず、上述のＰＬＬ過渡応答制御システムにおいて、ミキサーからの出力信号の周波数が第１のキャリア周波数に対応する周波数になる状態に、第１の分周カウンタの分周設定値Ｎおよび前記第２の分周カウンタの分周設定値Ｍが設定される。次いで、ミキサーからの出力信号の周波数が第２のキャリア周波数に対応する周波数になる状態に、第１の分周カウンタの分周設定値Ｎおよび第２の分周カウンタの分周設定値Ｍを同時に切替えることにより、キャリア周波数の切替えが実施される。
【発明の効果】
【００２８】
本発明によれば、ミキサーからの出力信号の周波数を変更するために各ＰＬＬの分周器の分周値を変更した際に、各電圧制御発振器において発生する周波数変動（過渡応答）を相殺させることができるので、ＰＬＬ回路のロックアップタイムが短縮できる。また、本発明では、位相比較周波数を高くしてループ帯域幅を広げることなく過渡応答を短時間で完了することができるため、ＶＣＯのＣ／Ｎを劣化させることもない。特に、通信システムの１つの方式として用いられるＴＤＭＡ方式において使用される局部発振器に適用することで、基地局間の同期ズレが発生しても該当する通信スロットの先頭までにロックが完了し、良好な送信およびＢＥＲ特性を得ることができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照して説明する。図１は、本発明の第１の実施形態におけるＰＬＬ過渡応答制御システムの構成を示すブロック図である。図１に示すように、このシステムは、水晶発振器１、２つのＰＬＬ周波数シンセサイザ（以下、ＰＬＬという。）１０、２０、およびＰＬＬ１０、２０からの出力信号を周波数合成し、両信号の周波数を加算した周波数を有する信号を出力するミキサー２を備える。
【００３０】
ＰＬＬ１０（第１のＰＬＬ）は、ＶＣＯ１１（第１の電圧制御発振器）、ＶＣＯ１１の出力を分数分周する分数分周カウンタ１４（第１の分周カウンタ）、位相比較器１３（第１の位相比較器）、位相比較器１３の出力信号を平滑するループフィルタ１２（第１のループフィルタ）、および水晶発振器１の出力Ｘ’ｔａｌを分周設定値Ｌ１で固定分周する基準周波数カウンタ１５（第１の基準周波数カウンタ）から構成される。位相比較器１３は、基準周波数カウンタ１５からの出力信号と、分数分周カウンタ１４からの出力信号との位相差に応じた信号を出力し、当該信号を周波数制御信号としてＶＣＯ１１へ入力する。
【００３１】
ＰＬＬ２０（第２のＰＬＬ）は、ＶＣＯ２１（第２の電圧制御発振器）、ＶＣＯ２１の出力を分数分周する分数分周カウンタ２４（第２の分周カウンタ）、位相比較器２３（第２の位相比較器）、位相比較器２３の出力信号を平滑するループフィルタ２２（第２のループフィルタ）、および水晶発振器１の出力Ｘ’ｔａｌを分周設定値Ｌ２で固定分周する基準周波数カウンタ２５（第２の基準周波数カウンタ）から構成される。位相比較器２３は、基準周波数カウンタ２５からの出力信号と、分数分周カウンタ２４からの出力信号との位相差に応じた信号を出力し、当該信号を周波数制御信号としてＶＣＯ２１へ入力する。
【００３２】
また、ＰＬＬ１０、ＰＬＬ２０の各出力と、ミキサー２との間には、各出力信号の高調波成分を減衰させるローパスフィルタ１６、２６（以下、ＬＰＦ１６、２６という。）がそれぞれ設けられており、ミキサー２の出力側には、ミキサー２の出力信号中の希望波周波数以外の信号を減衰させるバンドパスフィルタ３（以下、ＢＰＦ３という。）が接続されている。
【００３３】
この構成では、ＰＬＬ１０の位相比較器１３に入力される基準信号を出力する基準周波数カウンタ１５の分周設定値Ｌ１と、ＰＬＬ２０の位相比較器２３に入力される基準信号を出力する基準周波数カウンタ２５の分周設定値Ｌ２とが１対２（Ｌ２＝２×Ｌ１）に設定されている。したがって、位相比較器１３に入力される基準信号の周波数（位相比較周波数）は、水晶発振器１の発振周波数と同一であり、位相比較器２３の位相比較周波数は、水晶発振器１の発振周波数の１／２になる。例えば、水晶発振器１の出力Ｘ’ｔａｌの周波数が１９．２ＭＨｚであり、Ｌ１＝１である場合、位相比較器１３の位相比較周波数は１９．２ＭＨｚであり、位相比較器２３の位相比較周波数は９．６ＭＨｚである。
【００３４】
また、本実施形態では、ＰＬＬ１０の位相比較器１３とＰＬＬ２０の位相比較器２３とを同一構成とし、同一特性を有するようにしている。同様に、ＰＬＬ１０のループフィルタ１２とＰＬＬ２０のループフィルタ２２とを同一構成とし、同一特性を有するようにしている。また、ＰＬＬ１０のＶＣＯ１１と、ＰＬＬ２０のＶＣＯ２１とは、周波数制御電圧がセンター値である場合の発振周波数がほぼ２対１（Ｌ２：Ｌ１）になるように設計され、また各々の電圧感度は実質的に同じになるように設定されている。
【００３５】
また、本実施形態では、ＶＣＯ１１がロックした定常状態の周波数と、ＶＣＯ２１がロックした定常状態の周波数との和に対応する周波数が、通信チャネルとして規定された周波数に設定されており、分数分周カウンタ１４、２４の分周設定値は、ＶＣＯ１１のロック周波数とＶＣＯ２１のロック周波数との周波数比が２対１（Ｌ２：Ｌ１）になる状態に設定される。例えば、通信チャネルとして規定された周波数が１８８６．１５ＭＨｚである場合、ＶＣＯ１１のロック周波数は１２５７．４３３３ＭＨｚであり、ＶＣＯ２１のロック周波数は６２８．７１６７ＭＨｚである。
【００３６】
以上の構成では、基準周波数カウンタ１５、２５からの基準信号周波数の比が２対１（１９．２ＭＨｚと９．６ＭＨｚ）であり、ＶＣＯ１１、２１のロック周波数の比も２対１（１２５７．４３３３ＭＨｚと６２８．７１６７ＭＨｚ）である。ＰＬＬ周波数シンセサイザのＶＣＯ発振周波数はカウンタ分周値×位相比較周波数と計算できるので、結果として分数分周カウンタ１４、２４の分周設定値はほぼ等しい。なお、ＴＤＭＡ方式の通信システムでは通信チャネルが複数存在するため、分数分周カウンタ１４、２４の分周設定値は外部制御信号によって任意に変更できる必要がある。本実施形態では、分数分周カウンタ１４、２４は、マイコン等からのシリアル信号によって、任意の分周設定値が設定できる集積回路（プログラマブルカウンタ）として実現されている。
【００３７】
以上説明したように、本実施形態のＰＬＬ過渡応答制御システムでは、ＰＬＬ１０およびＰＬＬ２０の構成要素の周波数特性（ループフィルタ１２、２２）、直流ゲイン（ＶＣＯ１１、２１の電圧感度、位相比較器１３、２３のゲイン、分数分周カウンタ１４、２４の分周設定値）が同一であるため入力信号と出力信号との関係を示す伝達関数は同じになる。したがって、本実施形態のＰＬＬ過渡応答制御システムでは、ＰＬＬ１０およびＰＬＬ２０は、周波数領域および時間領域で同じ特性を有することになる。
【００３８】
図２は、図１に示したＰＬＬ過渡応答制御システムにおいて、各分数分周カウンタ１４、２４の設定値をＰＨＳ（Personal Handy-phone System）の通信チャネルに適用した事例で算出した値を示す図である。なお、図中に示す「ＣＨ」はＰＨＳの通信チャネルに付与された番号であり、「Ｎ」は分数分周カウンタ１４の設定値であり、「Ｍ」は分数分周カウンタ２４の設定値である。また、移動量は、それぞれ、ＶＣＯ１１、２１の発振周波数と、通信チャネル「２２６ＣＨ」の周波数との周波数差を示している。
【００３９】
本実施形態のＰＬＬ過渡応答制御システムにおいて通信チャネルを切替える場合、マイコン等からの外部制御信号により分数分周カウンタ１４、２４の分周設定値をほぼ同じ値だけ同時に変化させ、ＶＣＯ１１およびＶＣＯ２１の発振周波数を変更する。例えば、図２に示すように、通信チャネル「２２６ＣＨ」から通信チャネル「２２５ＣＨ」へチャネルを切替える場合、ＶＣＯ１１の発振周波数の移動量が「−０．６ＭＨｚ」、ＶＣＯ２１の発振周波数の移動量が「＋０．３ＭＨｚ」となるように、分数分周カウンタ１４、２４の分周設定値を変更する。
【００４０】
上述のように、本実施形態では、ＶＣＯ１１とＶＣＯ２１の発振周波数比が２対１であるため、ＶＣＯ１１の発振周波数の移動量とＶＣＯ２１の発振周波数の移動量の比を−２対１にした場合、ＶＣＯ１１における現在の発振周波数と移動後の発振周波数との位相差量は、ＶＣＯ２１における現在の発振周波数と移動後の発振周波数との位相差量と等しくなる。また、その周波数変化方向は互いに反対方向であり、互いの周波数変化を相殺する方向になる。この場合、上述のように、本実施形態のＰＬＬ過渡応答制御システムでは、ＰＬＬ１０とＰＬＬ２０の伝達関数が同一であるため、それぞれの固有角周波数も同一である。したがって、ＶＣＯ１１、ＶＣＯ２１のそれぞれにおいて過渡応答に起因して発生する周波数変動をミキサー２における周波数合成の際に相殺することができる。
【００４１】
また、ミキサー２においてＶＣＯ１１の出力信号とＶＣＯ２１の出力信号とを周波数合成すると、本実施形態では、両者の発振周波数が加算されるのでミキサー２の出力信号の周波数は「−０．３ＭＨｚ」移動したことになり、通信チャネル［２２５ＣＨ」への周波数変更が実現される。なお、図２の例では、この場合、分数分周カウンタ１４の分周設定値Ｎは、「６５．４９１３２」から「６５．４６００７」へ「−０．３１２５」だけ変化させ、分数分周カウンタ２４の分周設定値Ｍは、「６５．４９１３２」から「６５．５２２５７」へ「０．３１２５」だけ変化させればよい。すなわち、分数分周カウンタ１４、２４の分周設定値は、ほぼ同じ値だけ反対方向に変化させればよい。
【００４２】
図３は、過渡応答時のＶＣＯ１１の発振周波数ｆ１、ＶＣＯ２１の発振周波数ｆ２、およびミキサー２の出力端子での加算周波数（ｆ１＋ｆ２）の時間的周波数変動を示す模式図である。以上に説明したように、ミキサー２の出力端子での加算周波数（ｆ１＋ｆ２）の過渡応答時の周波数変動をほぼ抑制できることがわかる。
【００４３】
なお、ＶＣＯ１１とＶＣＯ２１からの出力信号の周波数合成を行うミキサー２は非線形回路であるため、ＶＣＯ１１、ＶＣＯ２１の、周波数移動後ロックされて定常状態となった発振周波数の高調波成分がミキサー２の出力信号に含まれる傾向がある。しかしながら、本実施形態では、各々ＶＣＯ１１、ＶＣＯ２１の出力部にＬＰＦ１６、２６を接続し、さらにミキサー２の出力部にＢＰＦ３を接続しているため、高調波成分を抑制、除去することができる。
【００４４】
以上のように、本実施形態では、２系統のＰＬＬを有し、各ＰＬＬの伝達関数が実質的に同一に設定されている。このため、ＴＤＭＡ方式を用いる通信時などに、周波数を切替える際、各ＰＬＬに含まれる各分数分周カウンタの分周設定値を、互いに反対方向に変化させることによって電圧制御発振器の発振周波数を互いに反対方向に移動させると、各ＰＬＬの発振周波数の過渡的変動も互いに反対方向にすることができる。したがって、周波数切替え時の各発振周波数の過渡的変動を相殺して小さくすることができ、通信スロット間のわずかな時間内で過渡応答を完了させることができる。また次の通信スロットへの過渡応答の影響を抑制することができる。
【００４５】
なお、位相比較器１３の位相比較周波数および位相比較器２３の位相比較周波数の比は、１対２に限らず「１」を除く任意の比に設定することができる。また、位相比較周波数をより高くする観点では、一方のＰＬＬの分周設定値は「１」であることが好ましい。
【００４６】
（第２の実施形態）
第１の実施形態において説明したＰＬＬ過渡応答制御システムでは、２つのＰＬＬに含まれる分周器を構成するカウンタが分数分周を実施する。分数分周を行うカウンタは、整数分周を行うカウンタに比べて回路規模が大きくなり、最終的な製造コストも増加することになる。そこで、第２の実施形態では、ＰＬＬの分周器を整数分周を行うカウンタにより構成した事例について説明する。
【００４７】
図４は、本実施形態おけるＰＬＬ過渡応答制御システムの構成を示すブロック図である。なお、図４において、第１の実施形態と同一の作用効果を有する要素には、同一の符号を付している。
【００４８】
図４に示すように、このシステムは、水晶発振器１、２つのＰＬＬ３０、４０、およびＰＬＬ３０、４０からの出力信号を周波数合成し、両信号の周波数を加算した周波数を有する信号を出力するミキサー２を備える。
【００４９】
ＰＬＬ３０（第１のＰＬＬ）は、ＶＣＯ１１（第１の電圧制御発振器）、ＶＣＯ１１の出力を整数分周する整数分周カウンタ３４（第１の分周カウンタ）、位相比較器１３（第１の位相比較器）、位相比較器１３の出力信号を平滑するループフィルタ１２（第１のループフィルタ）、および水晶発振器１の出力Ｘ’ｔａｌを分周設定値Ｌ１で固定分周する基準周波数カウンタ３５（第１の基準周波数カウンタ）から構成される。位相比較器１３は、基準周波数カウンタ３５からの出力信号と、整数分周カウンタ３４からの出力信号との位相差に応じた信号を出力し、当該信号を周波数制御信号としてＶＣＯ１１へ入力する。
【００５０】
ＰＬＬ４０（第２のＰＬＬ）は、ＶＣＯ２１（第２の電圧制御発振器）、ＶＣＯ２１の出力を整数分周する整数分周カウンタ４４（第２の分周カウンタ）、位相比較器２３（第２の位相比較器）、位相比較器２３の出力信号を平滑するループフィルタ２２（第２のループフィルタ）、および水晶発振器１の出力Ｘ’ｔａｌを分周設定値Ｌ２で固定分周する基準周波数カウンタ４５（第２の基準周波数カウンタ）から構成される。位相比較器２３は、基準周波数カウンタ４５からの出力信号と、整数分周カウンタ４４からの出力信号との位相差に応じた信号を出力し、当該信号を周波数制御信号としてＶＣＯ２１へ入力する。
【００５１】
また、第１の実施形態と同様に、ＰＬＬ３０、ＰＬＬ４０の各出力と、ミキサー２との間にはＬＰＦ１６、２６が設けられており、ミキサー２の出力側には、ＢＰＦ３が接続されている。
【００５２】
この構成では、ＰＬＬ３０の位相比較器１３に入力される基準信号を出力する基準周波数カウンタ３５の分周設定値Ｌ１と、ＰＬＬ２０の位相比較器２３に入力される基準信号を出力する基準周波数カウンタ４５の分周設定値Ｌ２とが１対２（Ｌ２＝２×Ｌ１）に設定されている。したがって、位相比較器１３の位相比較周波数は、位相比較器２３の位相比較周波数の２倍になる。例えば、水晶発振器１の出力Ｘ’ｔａｌの周波数が１９．２ＭＨｚであり、Ｌ１＝１９２（Ｌ２＝３８４）である場合、位相比較器１３の位相比較周波数は１００ｋＨｚであり、位相比較器２３の位相比較周波数は５０ｋＨｚである。なお、位相比較器１３の位相比較周波数および位相比較器２３の位相比較周波数は、ＰＬＬ３０およびＰＬＬ４０の分周器（整数分周カウンタ３４、４４）を整数分周器とすることが可能な周波数であれば他の周波数であってもよい。
【００５３】
第１の実施形態と同様に、本実施形態では、位相比較器１３と位相比較器２３とは同一構成であり、同一特性を有するようにしている。また、ループフィルタ１２とループフィルタ２２も同一構成であり、同一特性を有するようにしている。また、ＰＬＬ１０のＶＣＯ１１と、ＰＬＬ２０のＶＣＯ２１とは、制御電圧がセンター値である場合の発振周波数がほぼ２対１（Ｌ２：Ｌ１）になるように設計され、また各々の電圧感度は実質的に同じになるように設定されている。したがって、各整数分周カウンタ３４、４４の分周設定値は、第１の実施形態に比べると大きい値となるが、両者の値はほぼ同一になる。なお、本実施形態の整数分周カウンタ３４、４４も、第１の実施形態と同様に、マイコン等からのシリアル信号によって、任意の整数の分周設定値が設定ができる集積回路（プログラマブルカウンタ）として実現されている。
【００５４】
以上説明したように、本実施形態のＰＬＬ過渡応答制御システムでは、ＰＬＬ３０およびＰＬＬ４０の構成要素の周波数特性（ループフィルタ１２、２２）、直流ゲイン（ＶＣＯ１１、２１の電圧感度、位相比較器１３、２３のゲイン、整数分周カウンタ３４、４４の分周設定値）が同一であるため入力信号と出力信号との関係を示す伝達関数は同じになる。したがって、本実施形態のＰＬＬ過渡応答制御システムでは、ＰＬＬ３０およびＰＬＬ４０は、周波数領域および時間領域で同じ特性を有することになる。
【００５５】
図５は、図４に示したＰＬＬ過渡応答制御システムにおいて、各整数分周カウンタ３４、４４の設定値をＰＨＳの通信チャネルに適用した事例で算出した値を示す図である。なお、図中に示す「ＣＨ」はＰＨＳの通信チャネルに付与された番号であり、「Ｎ」は整数分周カウンタ３４の設定値であり、「Ｍ」は整数分周カウンタ４４の設定値である。また、移動量は、それぞれ、ＶＣＯ１１、２１の発振周波数と、通信チャネル「２２６ＣＨ」の周波数との周波数差を示している。
【００５６】
本実施形態のＰＬＬ過渡応答制御システムにおいて通信チャネルを切替える場合、マイコン等からの外部制御信号により整数分周カウンタ３４、４４の分周設定値をほぼ同じ値だけ同時に変化させ、ＶＣＯ１１およびＶＣＯ２１の発振周波数を変更する。例えば、図５に示すように、通信チャネル「２２６ＣＨ」から通信チャネル「２２５ＣＨ」へチャネルを切替える場合、ＶＣＯ１１の発振周波数の移動量が「−０．６ＭＨｚ」、ＶＣＯ２１の発振周波数の移動量が「＋０．３ＭＨｚ」となるように、整数分周カウンタ３４、４４の分周設定値を変更する。
【００５７】
上述のように、本実施形態では、ＶＣＯ１１とＶＣＯ２１の発振周波数比が２対１であるため、ＶＣＯ１１の発振周波数の移動量とＶＣＯ２１の発振周波数の移動量の比を−２対１にした場合、ＶＣＯ１１における現在の発振周波数と移動後の発振周波数との位相差量は、ＶＣＯ２１における現在の発振周波数と移動後の発振周波数との位相差量と等しくなる。また、その周波数変化方向は互いに反対方向であり、互いの周波数変化を相殺する方向になる。この場合、上述のように、本実施形態のＰＬＬ過渡応答制御システムでは、ＰＬＬ３０とＰＬＬ４０の伝達関数が同一であるため、それぞれの固有角周波数も同一である。したがって、ＶＣＯ１１、ＶＣＯ２１のそれぞれにおいて過渡応答に起因して発生する周波数変動をミキサー２における周波数合成の際に相殺することができる。
【００５８】
また、ミキサー２においてＶＣＯ１１の出力信号とＶＣＯ２１の出力信号とを周波数合成すると、本実施形態では、両者の発振周波数が加算されるのでミキサー２の出力信号の周波数は「−０．３ＭＨｚ」移動したことになり、通信チャネル［２２５ＣＨ」への周波数変更が実現される。なお、図５の例では、この場合、整数分周カウンタ３４の分周設定値Ｎは、「１２５７４」から「１２５６８」へ「−６」だけ変化させ、整数分周カウンタ４４の分周設定値Ｍは、「１２５７５」から「１２５８１」へ「６」だけ変化させればよい。すなわち、整数分周カウンタ３４、４４の分周設定値は、ほぼ同じ値だけ反対方向に変化させればよい。
【００５９】
本実施形態の構成においても、第１の実施形態と同様に、ミキサー２の出力端子での加算周波数（ｆ１＋ｆ２）の過渡応答時の周波数変動をほぼ抑制することができる。したがって、通信スロット間のわずかな時間内で過渡応答を完了させることができ、次の通信スロットへの過渡応答の影響を抑制することができる。
【００６０】
なお、第１の実施形態と同様に、位相比較器１３の位相比較周波数および位相比較器２３の位相比較周波数の比は、１対２に限らず「１」を除く任意の比に設定することができる。
【００６１】
以上説明したように、本発明によれば、ミキサーからの出力を所望の周波数に変更するために各ＰＬＬの分周器の分周値を設定変更した後に発生する周波数変動（過渡応答）を相殺することができ、ＰＬＬシステムのロックアップタイムを短縮することができる。また、本発明では、位相比較周波数を高くしてループ帯域幅を広げることなく、過渡応答を短時間で完了することができるため、ＶＣＯのＣ／Ｎを劣化させることもない。例えば、通信システムの１つの方式として用いられるＴＤＭＡ方式では、本発明を適用することにより、基地局間の同期ズレが発生しても該当する通信スロットの先頭までにロックが完了し、良好な送信およびＢＥＲ特性を得ることができる。
【００６２】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲内で種々の変形や応用が可能である。例えば、上記各実施形態では、特に好ましい形態として、各ＰＬＬの伝達関数がほぼ同一となる構成について説明したが、２つのＰＬＬが備える各分周カウンタの分周値のうちの一方を増加させるとともに、他方を減少させる構成であれば、過渡応答を抑制する効果を得ることができる。
【産業上の利用可能性】
【００６３】
本発明は、ＰＬＬのロックアップタイムを短縮できるという効果を有し、ＴＤＭＡ方式等の通信方式において周波数シンセサイザ等に適用するＰＬＬ過渡応答制御システムおよびＰＬＬ過渡応答制御方法として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態におけるＰＬＬ過渡応答制御システムを示すブロック図
【図２】本発明の第１の実施形態における分数分周カウンタの分周設定値の一例を示す図
【図３】本発明のＰＬＬ過渡応答制御システムにおける過渡応答時の時間的周波数変動を示す模式図
【図４】本発明の第２の実施形態におけるＰＬＬ過渡応答制御システムを示すブロック図
【図５】本発明の第２の実施形態における分数分周カウンタの分周設定値の一例を示す図
【図６】従来のＰＬＬシステムを示すブロック図
【図７】従来のＰＬＬシステムにおける過渡応答時の時間的周波数変動を示す模式図
【符号の説明】
【００６５】
１  水晶発振器
２  ミキサー
３  バンドパスフィルタ
１０、２０、３０、４０、１００、１１０  ＰＬＬ
１１、２１、１０１、１１１  電圧制御発振器
１２、２２、１０２、１１２  ループフィルタ
１３、２３、１０３、１１３  位相比較器
１４、２４、３４、４４  プログラマブルカウンタ
１５、２５、３５、４５  基準周波数カウンタ
１６、２６  ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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