(57)【要約】【課題】不揮発性メモリに格納されたトリミングデータの読み出し精度を向上させること。【解決手段】データ処理装置１は、不揮発性メモリ２とトリミングデータ読み出し制御回路３を備える。不揮発性メモリ２は、同じトリミングデータＤＴが格納された複数のメモリ領域Ｒ０〜Ｒ３を有する。トリミングデータ読み出し制御回路３は、それら複数のメモリ領域Ｒ０〜Ｒ３のうちランダムな１つからトリミングデータＤＴを読み出す。【選択図】図１
2010009728.tif 000002
【特許請求の範囲】
【請求項１】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリと、
前記複数のメモリ領域のうちランダムな１つから前記トリミングデータを読み出すトリミングデータ読み出し制御回路と
を備える
データ処理装置。
【請求項２】
請求項１に記載のデータ処理装置であって、
前記トリミングデータ読み出し制御回路は、
前記複数のメモリ領域のうちランダムな１つのメモリ領域を指定する領域選択信号を生成する領域選択信号生成回路と、
前記領域選択信号に応答して前記ランダムな１つのメモリ領域から前記トリミングデータを読み出す読み出し回路と
を有する
データ処理装置。
【請求項３】
請求項２に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
乱数を生成する乱数発生回路と、
前記生成された乱数に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項４】
請求項２に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
リセット信号が入力されるまでクロック信号をカウントするクロックカウンタと、
前記クロックカウンタのカウント値に基づいて前記領域選択信号を生成する信号生成回路と
を含み、
前記リセット信号は、ランダムなタイミングで前記クロックカウンタに入力される
データ処理装置。
【請求項５】
請求項２に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
電源電圧を分圧することにより複数の電圧を生成する分圧回路と、
前記複数の電圧を基準電圧と比較する比較回路と、
前記比較回路による比較の結果に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項６】
請求項２に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
温度依存性を有する第１基準電圧を、温度依存性を有さない複数の第２基準電圧と比較する比較回路と、
前記比較回路による比較の結果に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項７】
請求項１乃至６のいずれか一項に記載のデータ処理装置であって、
前記複数のメモリ領域のそれぞれは、互いに異なる複数のワード線に接続されている
データ処理装置。
【請求項８】
請求項７に記載のデータ処理装置であって、
前記複数のメモリ領域のそれぞれは、互いに異なる複数のビット線に接続されている
データ処理装置。
【請求項９】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリを提供するステップと、
前記複数のメモリ領域のうちランダムな１つから前記トリミングデータを読み出すステップと
を含む
トリミングデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリミングデータの読み出し技術に関する。特に、本発明は、不揮発性メモリに格納されたトリミングデータの読み出し技術に関する。
【背景技術】
【０００２】
フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）といった不揮発性メモリが知られている。そのような不揮発性メモリのメモリセルは、浮遊ゲート等の電荷蓄積層を有している。データ書き込み／消去は、その電荷蓄積層に電子を注入、あるいは、電荷蓄積層から電子を引き抜くことにより行われる。そのデータ書き込み／消去では比較的高い電圧が必要とされ、その高電圧はチャージポンプ等によって生成される。その高電圧を生成するために利用される基準電圧は、製造ばらつきにより、チップ毎にばらつく可能性がある。また、データ読み出し時には、読み出しセルから流れるセル電流を所定の基準電流と比較することにより、読み出しセルに格納されているデータの判定が行われる。その基準電流も、製造ばらつきにより、チップ毎にばらつく可能性がある。
【０００３】
このように、チップ間の製造ばらつきは、チャージポンプの出力電圧やデータ読み出し時に参照される基準電流のばらつきを招き、ひいては、書き込み特性や読み出し特性のばらつきを招く。そのような特性ばらつきを抑制するためには、チップ製造後に、チャージポンプの出力電圧や基準電流をチップ毎に微調整する必要がある。そのような調整処理は、「トリミング」と呼ばれている。
【０００４】
トリミングの結果、チャージポンプの出力電圧や基準電流は最適な値に設定される。その最適な設定を示すデータは、以下「トリミングデータ」と参照される。トリミングデータは、チップ製造後のテスト段階においてチップ毎に決定され、決定されたトリミングデータは所定のメモリ領域に格納される。電源投入時、トリミングデータは、その所定のメモリ領域から読み出される。そして、読み出されたトリミングデータを用いることにより、チャージポンプの出力電圧や基準電流がそれぞれ最適な値に調整（トリミング）される。
【０００５】
不揮発性メモリの回路特性に関連するトリミングデータは、その不揮発性メモリ自身のメモリ領域に格納される場合がある。そのようなトリミングデータ格納用のメモリ領域は、以下「ＥＸＴＲＡ領域」と参照される。ＥＸＴＲＡ領域は、格納データの種類やアクセスアドレスが固定された領域であり、また、ＥＸＴＲＡ領域に格納されたデータは書き換え不可能である。電源投入時には、このＥＸＴＲＡ領域からトリミングデータがまず読み出され、その後、読み出されたトリミングデータに基づいて回路特性のトリミングが実施される。
【０００６】
ここで、ＥＸＴＲＡ領域からのトリミングデータの読み出しは、当然、回路特性のトリミングよりも前であることに留意されたい。すなわち、トリミングデータは、必ずしも最適な回路特性の状態で読み出されない。つまり、トリミングデータ自身の読み出し精度は必ずしも良くない。
【０００７】
特許文献１に記載の技術によれば、同じ内容のトリミングデータが、２つのトリミング冗長情報格納メモリ領域に格納される。電源投入時、それら２つのトリミング冗長情報格納メモリ領域のそれぞれから、トリミングデータが読み出される。そして、シーケンス回路は、チェックサム判定手法などに基づいて、読み出されたトリミングデータの妥当性を判定する。判定結果が良好の場合、読み出されたトリミングデータが採用される。これにより、トリミングデータの読み出し精度が向上する。
【０００８】
【特許文献１】特開２００８−４７２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本願発明者は、次の点に着目した。不揮発性メモリからのデータ読み出しに特有な問題として、「リードディスターブ」がある。リードディスターブとは、データ読み出し毎に弱い書き込みが発生し、メモリセルのデータ特性が変動することを意味する。最悪の場合、メモリセルの記録データが変化してしまう。
【００１０】
上述の通り、トリミングデータは、最適な回路特性を得るために不可欠であり、電源投入毎に必ずＥＸＴＲＡ領域から読み出される。つまり、トリミングデータ（ＥＸＴＲＡ領域）は、リードディスターブの影響を受けやすい環境にあると言える。リードディスターブに起因するＥＸＴＲＡ領域のデータ特性の変動は、トリミングデータの誤読み出し等の読み出し不良を招き、ひいては、回路特性の劣化を招く。
【００１１】
トリミングデータの誤読み出しを抑えるために、例えば、リードディスターブに起因するセル電流の変動をあらかじめ考慮に入れて、セル電流と基準電流との差分（マージン）を拡張することが考えられる。そのためには、より大きなセル電流が流れるように回路構成を設計する必要がある。しかしながら、それは回路サイズや消費電力の増大を招く。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の第１の観点において、データ処理装置（１）が提供される。そのデータ処理装置（１）は、不揮発性メモリ（２）とトリミングデータ読み出し制御回路（３）を備える。不揮発性メモリ（２）は、同じトリミングデータ（ＤＴ）が格納された複数のメモリ領域（Ｒ０〜Ｒ３）を有する。トリミングデータ読み出し制御回路（３）は、それら複数のメモリ領域（Ｒ０〜Ｒ３）のうちランダムな１つからトリミングデータ（ＤＴ）を読み出す。
【００１４】
本発明の第２の観点において、トリミングデータ読み出し方法が提供される。その方法は、同じトリミングデータ（ＤＴ）が格納された複数のメモリ領域（Ｒ０〜Ｒ３）を有する不揮発性メモリ（２）を提供するステップと、それら複数のメモリ領域（Ｒ０〜Ｒ３）のうちランダムな１つからトリミングデータ（ＤＴ）を読み出すステップと、を含む。
【発明の効果】
【００１５】
本発明によれば、複数のメモリ領域のうちランダムな１つからトリミングデータが読み出される。言い換えれば、ある１つのメモリ領域に関して、トリミングデータが読み出される頻度は低くなる。各メモリ領域へのアクセス頻度が減少するため、各メモリ領域へのリードディスターブの影響が低減される。その結果、リードディスターブに起因するデータ特性の変動が抑制され、トリミングデータの誤読み出しといった読み出し不良が防止される。つまり、トリミングデータの読み出し精度が向上し、結果として回路特性も向上する。
【発明を実施するための最良の形態】
【００１６】
１．概要
図１は、本発明の実施の形態に係るデータ処理装置１の構成を概略的に示している。データ処理装置１は、不揮発性メモリ２とトリミングデータ読み出し制御回路３を備えている。
【００１７】
不揮発性メモリ２は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを有する。より詳細には、メモリセルアレイは、互いに交差するように形成された複数のワード線と複数のビット線を有し、複数のメモリセルは、ワード線とビット線の交差点にそれぞれ配置される。不揮発性メモリ２は、例えば、フラッシュメモリやＥＥＰＲＯＭといった半導体メモリである。この場合、各メモリセルは、浮遊ゲート（電荷蓄積層）と制御ゲートを有するメモリセルトランジスタから構成される。制御ゲートは１本のワード線に接続され、メモリセルトランジスタのソース／ドレインはビット線に接続される。メモリセルに対するデータ書き込み／消去は、電荷蓄積層に電子を注入、あるいは、電荷蓄積層から電子を引き抜くことにより行われる。
【００１８】
不揮発性メモリ２の回路特性に関連するトリミングデータＤＴは、チップ製造後のテスト段階においてチップ毎に決定される。そして、決定されたトリミングデータＤＴは、不揮発性メモリ２のメモリセルアレイ中の所定のメモリ領域に格納される。そのトリミングデータＤＴが格納されるメモリ領域が「ＥＸＴＲＡ領域」である。本実施の形態によれば、トリミングデータＤＴが格納されるＥＸＴＲＡ領域が複数設けられる。そして、同一のトリミングデータＤＴが、それら複数のＥＸＴＲＡ領域に格納される。例えば図１において、不揮発性メモリ２は、同じトリミングデータＤＴが格納された４つのＥＸＴＲＡ領域Ｒ０〜Ｒ３を有している。
【００１９】
データ処理装置１の電源投入時、上記トリミングデータＤＴに基づいて、不揮発性メモリ２の回路特性のトリミングが実施される。そのトリミング処理を制御するための回路が、トリミングデータ読み出し制御回路３である。トリミングデータ読み出し制御回路３は、不揮発性メモリ２の内部にあってもよいし外部にあってもよいし、不揮発性メモリ２と一部の回路を共有していてもよい。
【００２０】
トリミングデータ読み出し制御回路３は、不揮発性メモリ２中のＥＸＴＲＡ領域からトリミングデータＤＴを読み出す。特に、トリミングデータ読み出し制御回路３は、上述の複数のＥＸＴＲＡ領域Ｒ０〜Ｒ３から１つのＥＸＴＲＡ領域を“ランダム”に選択し、そのランダムな１つのＥＸＴＲＡ領域からトリミングデータＤＴを読み出す。すなわち、電源投入時にトリミングデータＤＴが読み出されるＥＸＴＲＡ領域（以下、「対象ＥＸＴＲＡ領域」と参照される）は、固定されていない。対象ＥＸＴＲＡ領域は、ランダムに選択され、電源投入毎に異なり得る。そして、対象ＥＸＴＲＡ領域から読み出されたトリミングデータＤＴを用いることにより、回路特性が最適値に調整（トリミング）される。
【００２１】
このように、本実施の形態によれば、複数のＥＸＴＲＡ領域Ｒ０〜Ｒ３のうちランダムな１つからトリミングデータＤＴが読み出される。言い換えれば、ある１つのＥＸＴＲＡ領域に関して、トリミングデータＤＴが読み出される頻度は低くなる。トリミングデータＤＴの読み出しが多数回実施された場合、ＥＸＴＲＡ領域Ｒ０〜Ｒ３の各々が対象ＥＸＴＲＡ領域として選択される確率はほぼ１／４となる。各ＥＸＴＲＡ領域へのアクセス頻度が減少するため、各ＥＸＴＲＡ領域へのリードディスターブの影響が低減される。その結果、リードディスターブに起因するデータ特性の変動が抑制され、トリミングデータＤＴの誤読み出しといった読み出し不良が防止される。つまり、トリミングデータＤＴの読み出し精度が向上し、結果として回路特性も向上する。
【００２２】
トリミングデータＤＴの誤読み出しを抑えるために、例えば、リードディスターブに起因するセル電流の変動をあらかじめ考慮に入れて、セル電流と基準電流との差分（マージン）を拡張することも考えられる。そのためには、より大きなセル電流が流れるように回路構成を設計する必要がある。しかしながら、それは回路サイズや消費電力の増大を招く。本実施の形態によれば、リードディスターブに起因するデータ特性の変動が抑制されるため、大きなマージンを設定する必要がない。その結果、回路サイズや消費電力の増大が防止される。
【００２３】
尚、選択メモリセルからのデータ読み出し時、その選択メモリセルにつながるワード線及びビット線が選択される。そして、選択ワード線には、比較的高い読み出しワード電圧が印加される。但し、選択ワード線には、選択メモリセル以外のメモリセルも接続されている。従って、選択ワード線に印加される読み出しワード電圧は、選択メモリセル以外のメモリセルのデータ特性に影響を及ぼす可能性がある。従って、上述のＥＸＴＲＡ領域Ｒ０〜Ｒ３は、それぞれ異なるワード線に接続されていることが好適である。
【００２４】
図２は、不揮発性メモリ２のメモリセルアレイＡＲＲにおける、ＥＸＴＲＡ領域Ｒ０〜Ｒ３の配置の一例を示している。図２の例において、ＥＸＴＲＡ領域Ｒ０〜Ｒ３のそれぞれは、互いに異なるワード線ＥＷＬ０〜ＥＷＬ３に接続されている。また、ＥＸＴＲＡ領域Ｒ０〜Ｒ３は、同じビット線群ＥＢＬに接続されている。対象ＥＸＴＲＡ領域からのトリミングデータＤＴの読み出し時、その対象ＥＸＴＲＡ領域につながるワード線が選択され、駆動される。言い換えれば、複数のワード線ＥＷＬ０〜ＥＷＬ３のうち１本がランダムに選択され、その選択ワード線だけに読み出しワード電圧が印加される。従って、選択ワード線に印加される読み出しワード電圧は、対象ＥＸＴＲＡ領域以外のＥＸＴＲＡ領域のデータ特性に影響を及ぼさない。結果として、リードディスターブの影響がより抑制され、好適である。
【００２５】
図３は、ＥＸＴＲＡ領域Ｒ０〜Ｒ３の配置の他の例を示している。図２の場合と同様に、ＥＸＴＲＡ領域Ｒ０〜Ｒ３は、それぞれ異なるワード線ＥＷＬ０〜ＥＷＬ３に接続されている。従って、リードディスターブの影響が抑制され、好適である。更に、図３の例では、ＥＸＴＲＡ領域Ｒ０〜Ｒ３のそれぞれが、互いに異なるビット線群ＥＢＬ０〜ＥＢＬ３に接続されている。これによる効果は次の通りである。
【００２６】
上述の通り、チップ製造後のテスト時、決定されたトリミングデータＤＴをＥＸＴＲＡ領域Ｒ０〜Ｒ３に順番に書き込む必要がある。選択メモリセルへのデータ書き込み時、その選択メモリセルにつながる選択ビット線には高電圧が印加される。その高電圧は、選択メモリセル以外の選択ビット線につながるメモリセルのデータ特性に影響を及ぼす可能性がある（書き込みディスターブ）。図２の例の場合、ＥＸＴＲＡ領域Ｒ０〜Ｒ３が同じビット線群ＥＢＬに接続されている。従って、トリミングデータＤＴをＥＸＴＲＡ領域Ｒ０〜Ｒ３に順番に書き込む際に、書き込みディスターブを何度も受けるＥＸＴＲＡ領域が発生する。一方、図３の例の場合、ＥＸＴＲＡ領域Ｒ０〜Ｒ３がそれぞれ異なるビット線群ＥＢＬ０〜ＥＢＬ３に接続されているため、書き込みディスターブを防止又は低減することができる。
【００２７】
２．回路構成例及び動作
図４は、本実施の形態に係るデータ処理装置１の回路構成例を示すブロック図である。図４に示されるように、データ処理装置１は、上述のメモリセルアレイＡＲＲ、コントローラ１０、ワードデコーダ２０、ビットデコーダ３０、ワードバッファ４０、セレクタ５０、電源回路６０、書き込み回路７０、センスアンプ８０、及び入出力回路９０を備えている。
【００２８】
メモリセルアレイＡＲＲへのアクセス時、コントローラ１０は、アドレス信号ＸＡＤＤ及びＹＡＤＤを、ワードデコーダ２０及びビットデコーダ３０のそれぞれに出力する。アドレス信号ＸＡＤＤ及びＹＡＤＤは、アクセス対象の選択メモリセルのアドレスを指定する。より詳細には、アドレス信号ＸＡＤＤは、選択メモリセルのワードアドレスを指定し、アドレス信号ＹＡＤＤは、選択メモリセルのビットアドレスを指定する。
【００２９】
ワードデコーダ２０は、アドレス信号ＸＡＤＤに応じたワード選択信号ＷＳＥＬをワードバッファ４０に出力する。ワード選択信号ＷＳＥＬは、選択メモリセルにつながる選択ワード線を指定する信号である。ワードバッファ４０は、ワード選択信号ＷＳＥＬに応答して、選択ワード線を駆動する。選択ワード線に印加される駆動電圧（ワード電圧）は、電源回路６０から供給される。
【００３０】
ビットデコーダ３０は、アドレス信号ＹＡＤＤに応じたビット選択信号ＢＳＥＬをセレクタ５０に出力する。ビット選択信号ＢＳＥＬは、選択メモリセルにつながる選択ビット線を指定する信号である。セレクタ５０は、ビット選択信号ＢＳＥＬに応答して、選択ビット線を書き込み回路７０あるいはセンスアンプ８０に電気的に接続する。
【００３１】
データ書き込み時、書き込み回路７０は、入出力回路９０を通して書き込みデータＤＷを受け取る。そして、書き込み回路７０は、選択ビット線に書き込みデータＤＷに応じた書き込み電圧を印加する。その書き込み電圧は、電源回路６０から供給される。
【００３２】
データ読み出し時、選択ビット線には所定の読み出し電圧が印加され、選択メモリセルには記録データに応じたセル電流（読み出し電流）が流れる。センスアンプ８０は、選択ビット線に流れるセル電流を基準電流と比較することにより、選択メモリセルの記録データを判定する。その判定結果は、読み出しデータＤＲとして、入出力回路９０を通して出力される。
【００３３】
（トリミングデータＤＴの読み出し）
次に、電源投入時のＥＸＴＲＡ領域からのトリミングデータＤＴの読み出しについて説明する。図４に示されるように、本実施の形態に係るデータ処理装置１は、更に、領域選択信号生成回路１００、トリミング制御回路１１０、ＥＸＴＲＡワードデコーダ１２０、及びＥＸＴＲＡビットデコーダ１３０を備えている。
【００３４】
電源投入時、領域選択信号生成回路１００は、トリミング制御回路１１０から制御信号ＣＯＮを受け取る。その制御信号ＣＯＮに応答して、領域選択信号生成回路１００は、複数のＥＸＴＲＡ領域Ｒ０〜Ｒ３のうち１つを対象ＥＸＴＲＡ領域としてランダムに選択する。そして、領域選択信号生成回路１００は、ランダムに選択された対象ＥＸＴＲＡ領域を指定する「領域選択信号ＥＸＳＥＬ」を生成する。領域選択信号ＥＸＳＥＬは、対象ＥＸＴＲＡ領域につながる選択ワード線及び選択ビット線をそれぞれ指定する領域選択信号ＥＸＳＥＬ−Ｗ及びＥＸＳＥＬ−Ｂを含む。領域選択信号生成回路１００は、領域選択信号ＥＸＳＥＬ−Ｗ及びＥＸＳＥＬ−Ｂのそれぞれを、ＥＸＴＲＡワードデコーダ１２０及びＥＸＴＲＡビットデコーダ１３０に出力する。
【００３５】
図４に示されるように、ＥＸＴＲＡワードデコーダ１２０は、ワードデコーダ２０とワードバッファ４０との間に設けられている。トリミングデータＤＴの読み出し時、ＥＸＴＲＡワードデコーダ１２０は、領域選択信号ＥＸＳＥＬ−Ｗをワード選択信号ＷＳＥＬとしてワードバッファ４０に出力する。
【００３６】
図５は、ＥＸＴＲＡワードデコーダ１２０の構成例を示している。例として、４個のＥＸＴＲＡ領域Ｒ０〜Ｒ３がそれぞれ異なる４本のワード線ＥＷＬ０〜ＥＷＬ３に接続されている場合を考える（図２及び図３参照）。この場合、４ビットの領域選択信号ＥＸＳＥＬ−ＷがＥＸＴＲＡワードデコーダ１２０に入力される。例えば、その４ビットのうち、対象ＥＸＴＲＡ領域に対応するビットだけがＨｉｇｈレベルであり、その他のビットはＬｏｗレベルである。
【００３７】
図５に示されるように、ＥＸＴＲＡワードデコーダ１２０は、ＯＲゲート１２１−０〜１２１−３を有している。ＯＲゲート１２１−０〜１２１−３には、領域選択信号ＥＸＳＥＬ−Ｗの４ビットのそれぞれが入力される。また、ＯＲゲート１２１−０〜１２１−３には、ワード線ＥＷＬ０〜ＥＷＬ３のそれぞれに対応したワードデコーダ２０の出力が入力される。トリミングデータＤＴの読み出し時、ワードデコーダ２０の出力は全てＬｏｗレベルである。従って、領域選択信号ＥＸＳＥＬ−Ｗがワード選択信号ＷＳＥＬとしてワードバッファ４０に出力される。ワードバッファ４０は、領域選択信号ＥＸＳＥＬ−ＷのＨｉｇｈレベルビットに応答して、ワード線ＥＷＬ０〜ＥＷＬ３のうち１本を駆動する。このように、簡単な回路構成で、対象ＥＸＴＲＡ領域につながる１本のワード線が選択的に駆動される。
【００３８】
尚、トリミングデータＤＴがＥＸＴＲＡ領域Ｒ０〜Ｒ３に書き込まれる際、ワードデコーダ２０からの出力が、ＥＸＴＲＡワードデコーダ１２０を通してワードバッファ４０に供給される。
【００３９】
再度図４を参照して、ＥＸＴＲＡビットデコーダ１３０は、ビットデコーダ３０とセレクタ５０との間に設けられている。トリミングデータＤＴの読み出し時、ＥＸＴＲＡビットデコーダ１３０は、領域選択信号ＥＸＳＥＬ−Ｂをビット選択信号ＢＳＥＬとしてセレクタ５０に出力する。
【００４０】
図６は、ＥＸＴＲＡビットデコーダ１３０の構成例を示している。例として、４個のＥＸＴＲＡ領域Ｒ０〜Ｒ３がそれぞれ異なるビット線群ＥＢＬ０〜ＥＢＬ３に接続されている場合を考える（図３参照）。この場合、それらビット線群ＥＢＬ０〜ＥＢＬ３のうち対象ＥＸＴＲＡ領域につながる選択ビット線群を指定する領域選択信号ＥＸＳＥＬ−Ｂが、ＥＸＴＲＡビットデコーダ１３０に入力される。例えば、領域選択信号ＥＸＳＥＬ−Ｂのビットのうち、選択ビット線群に対応するビットだけがＨｉｇｈレベルであり、その他のビットはＬｏｗレベルである。
【００４１】
図６に示されるように、ＥＸＴＲＡビットデコーダ１３０は、ビット線群ＥＢＬ０〜ＥＢＬ３のそれぞれに対応するＯＲゲート群１３１−０〜１３１−３を有している。それらＯＲゲートには、領域選択信号ＥＸＳＥＬ−Ｂのそれぞれのビットが入力される。また、ＯＲゲート群１３１−０〜１３１−３には、ビット線群ＥＢＬ０〜ＥＢＬ３のそれぞれに対応したビットデコーダ３０の出力が入力される。トリミングデータＤＴの読み出し時、ビットデコーダ３０の出力は全てＬｏｗレベルである。従って、領域選択信号ＥＸＳＥＬ−Ｂがビット選択信号ＢＳＥＬとしてセレクタ５０に出力される。セレクタ５０は、領域選択信号ＥＸＳＥＬ−ＢのＨｉｇｈレベルビットに応答して、選択ビット線群をセンスアンプ８０に電気的に接続する。このように、簡単な回路構成で、対象ＥＸＴＲＡ領域につながるビット線群が選択される。
【００４２】
尚、トリミングデータＤＴがＥＸＴＲＡ領域Ｒ０〜Ｒ３に書き込まれる際、ビットデコーダ３０からの出力が、ＥＸＴＲＡビットデコーダ１３０を通してセレクタ５０に供給される。
【００４３】
このように、トリミングデータＤＴの読み出し時、対象ＥＸＴＲＡ領域につながる選択ワード線が駆動され、また、対象ＥＸＴＲＡ領域につながる選択ビット線群が選択される。通常動作と同様に、センスアンプ８０は、各選択ビット線に流れるセル電流を基準電流と比較することにより、対象ＥＸＴＲＡ領域に記録されているトリミングデータＤＴを判定する。図４に示されるように、得られたトリミングデータＤＴは、トリミング制御回路１１０に出力される。トリミング制御回路１１０は、受け取ったトリミングデータＤＴをレジスタ等の記憶領域に格納する。更に、トリミング制御回路１１０は、トリミングデータＤＴに基づいてトリミングの制御を行う。トリミングの例は、後の第４節において詳しく説明される。
【００４４】
以上に説明されたように、本実施の形態によれば、領域選択信号生成回路１００が、対象ＥＸＴＲＡ領域をランダムに指定する領域選択信号ＥＸＳＥＬを生成し、出力する。そして、その領域選択信号ＥＸＳＥＬに応答して、対象ＥＸＴＲＡ領域からトリミングデータＤＴが読み出される。ＥＸＴＲＡワードデコーダ１２０、ＥＸＴＲＡビットデコーダ１３０、ワードバッファ４０、セレクタ５０、センスアンプ８０、入出力回路９０は、対象ＥＸＴＲＡ領域からトリミングデータＤＴを読み出す「トリミングデータ読み出し回路」として機能する。そのトリミングデータデータ読み出し回路、領域選択信号生成回路１００、及びトリミング制御回路１１０が、図１で示された「トリミングデータ読み出し制御回路３」に相当する。
【００４５】
３．領域選択信号生成回路１００
上述の通り、領域選択信号生成回路１００は、制御信号ＣＯＮに応答して、複数のＥＸＴＲＡ領域Ｒ０〜Ｒ３のうち１つを対象ＥＸＴＲＡ領域としてランダムに選択する。そして、領域選択信号生成回路１００は、ランダムに選択された対象ＥＸＴＲＡ領域を指定する領域選択信号ＥＸＳＥＬを生成する。その手法としては、様々考えられる。
【００４６】
３−１．第１の例
図７は、領域選択信号生成回路１００の第１の例を示している。第１の例において、領域選択信号生成回路１００は、乱数発生回路１０１と信号生成回路１０２を備えている。乱数発生回路１０１は、周知のものであり、乱数ＲＮＤを生成する。詳細には、乱数発生回路１０１は、電源投入と同時に動作を開始し、制御信号ＣＯＮ（例：リセット信号）の入力に応答して動作を停止する。信号生成回路１０２は、制御信号ＣＯＮ入力時に乱数発生回路１０１が出力している乱数ＲＮＤに基づいて、領域選択信号ＥＸＳＥＬを生成する。
【００４７】
例えば、乱数発生回路１０１は、数「０，１，２，３」をランダムに生成する。数０〜３は、それぞれＥＸＴＲＡ領域Ｒ０〜Ｒ３に対応付けられる。例えば、制御信号ＣＯＮ入力時に乱数発生回路１０１が数「２」を出力している場合、信号生成回路１０２は、ＥＸＴＲＡ領域Ｒ２を対象ＥＸＴＲＡ領域として選択する。そして、信号生成回路１０２は、ＥＸＴＲＡ領域Ｒ２を指定する領域選択信号ＥＸＳＥＬ（ＥＸＳＥＬ−Ｗ、ＥＸＳＥＬ−Ｂ）を生成する。他の場合も同様である。このようにして、選択される対象ＥＸＴＲＡ領域がランダムとなる。
【００４８】
３−２．第２の例
図８は、領域選択信号生成回路１００の第２の例を示している。第２の例において、領域選択信号生成回路１００は、クロックカウンタ１０３と信号生成回路１０４を備えている。クロックカウンタ１０３は、クロック信号ＣＬＫをカウントする。より詳細には、クロックカウンタ１０３は、電源投入と同時に動作を開始し、制御信号ＣＯＮの入力に応答して動作を停止する。つまり、クロックカウンタ１０３は、制御信号ＣＯＮが入力されるまでクロック信号ＣＬＫをカウントし続ける。信号生成回路１０４は、制御信号ＣＯＮ入力時にクロックカウンタ１０３が出力するカウント値ＣＮＴに基づいて、領域選択信号ＥＸＳＥＬを生成する。
【００４９】
例えば、カウント値ＣＮＴが４ｍ（ｍ＝０以上の整数）の場合、信号生成回路１０４は、ＥＸＴＲＡ領域Ｒ０を対象ＥＸＴＲＡ領域として選択する。同様に、カウント値ＣＮＴが４ｍ＋１の場合、ＥＸＴＲＡ領域Ｒ１が対象ＥＸＴＲＡ領域として選択される。カウント値ＣＮＴが４ｍ＋２の場合、ＥＸＴＲＡ領域Ｒ２が対象ＥＸＴＲＡ領域として選択される。カウント値ＣＮＴが４ｍ＋３の場合、ＥＸＴＲＡ領域Ｒ３が対象ＥＸＴＲＡ領域として選択される。
【００５０】
本例では、制御信号ＣＯＮとしてリセット信号ＲＥＳＥＴが用いられる。そのリセット信号ＲＥＳＥＴは、領域選択信号生成回路１００（クロックカウンタ１０３）にランダムなタイミングで入力される。それにより、リセット信号ＲＥＳＥＴ入力時のカウント値ＣＮＴがランダムとなり、結果として、選択される対象ＥＸＴＲＡ領域もランダムとなる。
【００５１】
図９及び図１０を参照して、リセット信号ＲＥＳＥＴがランダムなタイミングで生成されることを説明する。図９は、リセット信号ＲＥＳＥＴを生成するための回路構成を示している。図９で示される回路は、例えば、トリミング制御回路１１０の中に設けられる。図１０は、リセット信号ＲＥＳＥＴの生成方法を説明するためのタイミングチャートである。
【００５２】
時刻ｔ０において電源が投入されると、電源電圧が上昇し始める。この電源電圧の増加の傾きは、温度等に依存しており、毎回異なる。電源検出回路２００は、電源電圧をモニタし、電源電圧がある閾値レベルＶ０を超えると、信号Ｓ０をクロックカウンタ２０１に出力する（時刻ｔ１）。この信号Ｓ０は、回路が動作可能なレベルまで電源電圧が上昇したことを通知する信号である。クロックカウンタ２０１は、信号Ｓ０を受け取ってから、クロック信号ＣＬＫ０をカウントし始める。そして、カウント値が所定数になったとき、クロックカウンタ２０１は、リセット信号ＲＥＳＥＴを出力する。例えば、クロック信号ＣＬＫ０の５回目の立ち上がりエッジで、クロックカウンタ２０１は、リセット信号ＲＥＳＥＴを出力する（時刻ｔ２）。電源電圧の増加の傾きは毎回異なるため、信号Ｓ０の出力タイミング（時間ｔ０〜ｔ１）はランダムである。結果として、リセット信号ＲＥＳＥＴの出力タイミング（時間ｔ０〜ｔ２）もランダムとなる。このようにして生成されたリセット信号ＲＥＳＥＴが、領域選択信号生成回路１００に入力される。
【００５３】
３−３．第３の例
図１１は、領域選択信号生成回路１００の第３の例を示している。第３の例において、領域選択信号生成回路１００は、分圧回路１０５、比較回路１０６、及び信号生成回路１０７を備えている。分圧回路１０５は、電源電圧ＶＤＤを抵抗分圧することにより、複数の異なる電圧Ｖｄ１、Ｖｄ２及びＶｄ３を生成する。比較回路１０６は、複数の電圧Ｖｄ１〜Ｖｄ３のそれぞれを基準電圧Ｖｒｅｆと比較する。信号生成回路１０７は、制御信号ＣＯＮ（例：リセット信号ＲＥＳＥＴ）に応答し、比較回路１０６による比較の結果に基づいて領域選択信号ＥＸＳＥＬを生成する。
【００５４】
図１２は、電圧Ｖｄ１〜Ｖｄ３と基準電圧Ｖｒｅｆとの関係の電源電圧ＶＤＤに対する依存性を示すグラフである。横軸は、電源電圧ＶＤＤを示している。電圧Ｖｄ１〜Ｖｄ３のそれぞれは、電源電圧ＶＤＤに依存して変化する。そして、電源電圧ＶＤＤの電圧範囲に依存して、電圧Ｖｄ１〜Ｖｄ３と基準電圧Ｖｒｅｆとの関係（比較結果）は４パターンに区分けされる。例えば、電源電圧ＶＤＤが電圧範囲ＶＲＮＧ０にある場合、電圧Ｖｄ１〜Ｖｄ３の全てが基準電圧Ｖｒｅｆより低い。このパターンの場合、信号生成回路１０７は、ＥＸＴＲＡ領域Ｒ０を対象ＥＸＴＲＡ領域として選択し、ＥＸＴＲＡ領域Ｒ０を指定する領域選択信号ＥＸＳＥＬ（ＥＸＳＥＬ−Ｗ、ＥＸＳＥＬ−Ｂ）を生成する。同様に、電圧範囲ＶＲＮＧ１、ＶＲＮＧ２及びＶＲＮＧ３が、ＥＸＴＲＡ領域Ｒ１、Ｒ２及びＲ３のそれぞれに対応付けられる。
【００５５】
既出の図１０で示されたように、電源電圧ＶＤＤの増加の傾きは、温度等に依存しており、毎回異なる。従って、制御信号ＣＯＮ（例：リセット信号ＲＥＳＥＴ）が入力されたときの電源電圧ＶＤＤも、毎回異なる。その結果、選択される対象ＥＸＴＲＡ領域がランダムとなる。
【００５６】
３−４．第４の例
図１３は、領域選択信号生成回路１００の第４の例を示している。第４の例において、領域選択信号生成回路１００は、比較回路１０８と信号生成回路１０９を備えている。比較回路１０８は、基準電圧Ｖｒｅｆ（Ｔ）を、複数の異なる基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３と比較する。基準電圧Ｖｒｅｆ（Ｔ）は、温度依存性を有しており、温度Ｔに依存して変化する。一方、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３は、温度依存性を有していない。信号生成回路１０９は、制御信号ＣＯＮ（例：リセット信号ＲＥＳＥＴ）に応答し、比較回路１０８による比較の結果に基づいて領域選択信号ＥＸＳＥＬを生成する。
【００５７】
図１４は、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３と基準電圧Ｖｒｅｆ（Ｔ）との関係の温度Ｔに対する依存性を示すグラフである。横軸は、温度Ｔを示している。基準電圧Ｖｒｅｆ（Ｔ）は、温度Ｔに依存して変化する。そして、温度Ｔの範囲に依存して、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３と基準電圧Ｖｒｅｆ（Ｔ）との関係（比較結果）は４パターンに区分けされる。例えば、温度Ｔが温度範囲ＴＲＮＧ０にある場合、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３の全てが基準電圧Ｖｒｅｆ（Ｔ）より高い。このパターンの場合、信号生成回路１０９は、ＥＸＴＲＡ領域Ｒ０を対象ＥＸＴＲＡ領域として選択し、ＥＸＴＲＡ領域Ｒ０を指定する領域選択信号ＥＸＳＥＬ（ＥＸＳＥＬ−Ｗ、ＥＸＳＥＬ−Ｂ）を生成する。同様に、温度範囲ＴＲＮＧ１、ＴＲＮＧ２及びＴＲＮＧ３が、ＥＸＴＲＡ領域Ｒ１、Ｒ２及びＲ３のそれぞれに対応付けられる。電源投入毎に温度Ｔは異なり得るため、選択される対象ＥＸＴＲＡ領域がランダムとなる。
【００５８】
４．トリミング
図１５は、本実施の形態に係るデータ処理装置１の動作を要約的に示すフローチャートである。まず、データ処理装置１の電源がＯＮになる（ステップＳ１）。電源投入に応答して、制御信号ＣＯＮ（リセット信号ＲＥＳＥＴ）が生成される。領域選択信号生成回路１００は、制御信号ＣＯＮに応答して、対象ＥＸＴＲＡ領域をランダムに選択し、選択された対象ＥＸＴＲＡ領域を指定する領域選択信号ＥＸＳＥＬを生成する。トリミングデータ読み出し回路は、領域選択信号ＥＸＳＥＬで指定される対象ＥＸＴＲＡ領域からトリミングデータＤＴを読み出す（ステップＳ２）。トリミング制御回路１１０は、読み出されたトリミングデータＤＴをレジスタ等の記憶領域に格納する（ステップＳ３）。
【００５９】
ステップＳ４では、読み出されたトリミングデータＤＴに基づいて、回路特性のトリミングが行われる。例えば、図４に示されるように、トリミング制御回路１１０は、トリミングデータＤＴからトリミングコードＴＣＯＤ１を生成し、そのトリミングコードＴＣＯＤ１をセンスアンプ８０に出力する。センスアンプ８０では、トリミングコードＴＣＯＤ１に応じて基準電流が最適値に調整される。また、トリミング制御回路１１０は、トリミングデータＤＴからトリミングコードＴＣＯＤ２を生成し、そのトリミングコードＴＣＯＤ２を電源回路６０に出力する。電源回路６０では、トリミングコードＴＣＯＤ２に応じて出力電圧が最適値に調整される。回路特性が最適値に調整された後、通常動作（読み出し、書き込み、消去）が実施される（ステップＳ５）。
【００６０】
以下、センスアンプ８０における基準電流のトリミング、及び、電源回路６０における出力電圧のトリミングを説明する。
【００６１】
（センスアンプ８０）
図１６は、本実施の形態におけるセンスアンプ８０の構成を示す回路図である。センスアンプ８０は、カレントミラー回路８１〜８３、基準電流生成回路８４、及びインバータ８５を備えている。カレントミラー回路８１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２から構成され、選択ビット線とノードＮ１に接続されている。カレントミラー回路８２は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２から構成され、ノードＮ１とカレントミラー回路８３に接続されている。カレントミラー回路８３は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４から構成され、カレントミラー回路８２と基準電流生成回路８４に接続されている。インバータ８５は、ノードＮ１に接続されている。
【００６２】
基準電流生成回路８４は、基準電流Ｉｒｅｆを生成する電流源である。カレントミラー回路８２及び８３により、基準電流Ｉｒｅｆと等しい電流がノードＮ１から流れ出す。一方、カレントミラー回路８１により、選択ビット線を流れるセル電流Ｉｃｅｌｌと等しい電流がノードＮ１に流れ込む。ノードＮ１の電圧は、基準電流Ｉｒｅｆとセル電流Ｉｃｅｌｌとの大小関係に応じて変化する。そして、ノードＮ１での論理値の反転論理が、読み出しデータＤＲとして出力される。
【００６３】
基準電流生成回路８４から出力される基準電流Ｉｒｅｆは、トリミングコードＴＣＯＤ１を用いて調整可能である。より詳細には、基準電流生成回路８４は、直列接続された抵抗を含む抵抗部と、ｎ個のトランジスタＴＲ１〜ＴＲｎとを有している。トランジスタＴＲ１〜ＴＲｎのＯＮ／ＯＦＦ状態により、抵抗部の抵抗値を可変に設定することが可能である。そのために、ｎビットのトリミングコードＴＣＯＤ１が、基準電流生成回路８４に入力される。そのｎビットのそれぞれは、トランジスタＴＲ１〜ＴＲｎのゲートに入力される。その結果、抵抗値すなわち基準電流Ｉｒｅｆが、トリミングコードＴＣＯＤ１に応じた値となる。トリミングコードＴＣＯＤ１は、基準電流Ｉｒｅｆが最適値となるように決定されている。
【００６４】
（電源回路６０）
図１７は、本実施の形態における電源回路６０の構成を示すブロック図である。電源回路６０は、クロック生成回路６１、チャージポンプ６２、帰還抵抗６３、比較回路６６、及び出力端子ＯＵＴを備えている。クロック生成回路６１は、クロック信号ＣＬＫ−ＣＰを生成し、それをチャージポンプ６２に出力する。チャージポンプ６２は、クロック信号ＣＬＫ−ＣＰに基づいて昇圧を行い、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。この出力電圧Ｖｏｕｔは、例えば、データ書き込み時の高電圧として用いられる。
【００６５】
帰還抵抗６３は、出力端子ＯＵＴとグランドとの間に直列に接続された抵抗６４及び可変抵抗６５を有している。可変抵抗６５の抵抗値は、トリミングコードＴＣＯＤ２によって可変に設定される。つまり、抵抗６４と可変抵抗６５の抵抗比は、トリミングコードＴＣＯＤ２に応じて変化する。この帰還抵抗６３により、帰還電圧Ｖｆｄが生成される。この帰還電圧Ｖｆｄは、出力端子ＯＵＴでの出力電圧Ｖｏｕｔと上記抵抗比とに依存して決定される。
【００６６】
比較回路６６は、帰還電圧Ｖｆｄと所定の基準電圧Ｖｒｅｆとの比較を行い、その比較結果に応じた停止信号ＳＴＯＰをクロック生成回路６１に出力する。停止信号ＳＴＯＰは、クロック生成の実行あるいは停止を指示する信号である。例えば、帰還電圧Ｖｆｄが基準電圧Ｖｒｅｆよりも高くなると、停止信号ＳＴＯＰが活性化され、クロック生成回路６１はクロック信号ＣＬＫ−ＣＰの生成を停止する。その結果、チャージポンプ６２も昇圧動作を停止し、出力電圧Ｖｏｕｔが減少する。出力電圧Ｖｏｕｔが減少すると、帰還電圧Ｖｆｄも減少する。帰還電圧Ｖｆｄが基準電圧Ｖｒｅｆよりも低くなると、停止信号ＳＴＯＰが非活性化され、クロック生成回路６１はクロック信号ＣＬＫ−ＣＰの生成を再開する。その結果、チャージポンプ６２も昇圧動作を再開し、出力電圧Ｖｏｕｔが増加する。
【００６７】
このようなフィードバックにより、出力電圧Ｖｏｕｔは、帰還電圧Ｖｆｄが基準電圧Ｖｒｅｆとほぼ等しくなるようなレベルに維持される。言い換えれば、帰還電圧Ｖｆｄは基準電圧Ｖｒｅｆとほぼ等しくなり、出力電圧Ｖｏｕｔは、その基準電圧Ｖｒｅｆと上述の抵抗比で決定されるレベルとなる。従って、抵抗比を変化させることにより、出力電圧Ｖｏｕｔを調整することができる。すなわち、トリミングコードＴＣＯＤ２を用いることにより、出力電圧Ｖｏｕｔを最適値に調整することができる。トリミングコードＴＣＯＤ２は、出力電圧Ｖｏｕｔが最適値となるように決定されている。
【００６８】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の実施の形態に係るデータ処理装置の構成を概略的に示すブロック図である。
【図２】図２は、本実施の形態におけるＥＸＴＲＡ領域の配置の一例を示す模式図である。
【図３】図３は、本実施の形態におけるＥＸＴＲＡ領域の配置の他の例を示す模式図である。
【図４】図４は、本実施の形態に係るデータ処理装置の回路構成例を示すブロック図である。
【図５】図５は、本実施の形態におけるＥＸＴＲＡワードデコーダの構成例を示す回路図である。
【図６】図６は、本実施の形態におけるＥＸＴＲＡビットデコーダの構成例を示す回路図である。
【図７】図７は、本実施の形態における領域選択信号生成回路の第１の例を示すブロック図である。
【図８】図８は、本実施の形態における領域選択信号生成回路の第２の例を示すブロック図である。
【図９】図９は、本実施の形態におけるリセット信号を生成するための回路構成を示すブロック図である。
【図１０】図１０は、本実施の形態におけるリセット信号の生成方法を説明するためのタイミングチャートである。
【図１１】図１１は、本実施の形態における領域選択信号生成回路の第３の例を示すブロック図である。
【図１２】図１２は、図１１で示された領域選択信号生成回路の動作を説明するための図である。
【図１３】図１３は、本実施の形態における領域選択信号生成回路の第４の例を示すブロック図である。
【図１４】図１４は、図１３で示された領域選択信号生成回路の動作を説明するための図である。
【図１５】図１５は、本実施の形態に係るデータ処理装置の動作を示すフローチャートである。
【図１６】図１６は、本実施の形態におけるセンスアンプの構成を示す回路図である。
【図１７】図１７は、本実施の形態における電源回路の構成を示すブロック図である。
【符号の説明】
【００７０】
１    データ処理装置
２    不揮発性メモリ
３    トリミングデータ読み出し制御回路
１０    コントローラ
２０    ワードデコーダ
３０    ビットデコーダ
４０    ワードバッファ
５０    セレクタ
６０    電源回路
７０    書き込み回路
８０    センスアンプ
９０    入出力回路
１００    領域選択信号生成回路
１０１    乱数発生回路
１０２    信号生成回路
１０３    クロックカウンタ
１０４    信号生成回路
１０５    分圧回路
１０６    比較回路
１０７    信号生成回路
１０８    比較回路
１０９    信号生成回路
１１０    トリミング制御回路
１２０    ＥＸＴＲＡワードデコーダ
１３０    ＥＸＴＲＡビットデコーダ
ＡＲＲ        メモリセルアレイ
Ｒ０〜Ｒ３    ＥＸＴＲＡ領域
ＤＴ          トリミングデータ
ＥＸＳＥＬ    領域選択信号
【図１】
2010009728.tif 000003
【図２】
2010009728.tif 000004
【図３】
2010009728.tif 000005
【図４】
2010009728.tif 000006
【図５】
2010009728.tif 000007
【図６】
2010009728.tif 000008
【図７】
2010009728.tif 000009
【図８】
2010009728.tif 000010
【図９】
2010009728.tif 000011
【図１０】
2010009728.tif 000012
【図１１】
2010009728.tif 000013
【図１２】
2010009728.tif 000014
【図１３】
2010009728.tif 000015
【図１４】
2010009728.tif 000016
【図１５】
2010009728.tif 000017
【図１６】
2010009728.tif 000018
【図１７】
2010009728.tif 000019
【手続補正書】
【提出日】平成21年11月4日(2009.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリと、
前記複数のメモリ領域のうちランダムな１つから前記トリミングデータを読み出すトリミングデータ読み出し制御回路と
を備える
データ処理装置。
【請求項２】
請求項１に記載のデータ処理装置であって、
前記トリミングデータ読み出し制御回路は、
前記複数のメモリ領域のうちランダムな１つのメモリ領域を指定する領域選択信号を生成する領域選択信号生成回路と、
前記領域選択信号に応答して前記ランダムな１つのメモリ領域から前記トリミングデータを読み出す読み出し回路と
を有する
データ処理装置。
【請求項３】
請求項２に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
乱数を生成する乱数発生回路と、
前記生成された乱数に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項４】
請求項２に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
リセット信号が入力されるまでクロック信号をカウントするクロックカウンタと、
前記クロックカウンタのカウント値に基づいて前記領域選択信号を生成する信号生成回路と
を含み、
前記リセット信号は、ランダムなタイミングで前記クロックカウンタに入力される
データ処理装置。
【請求項５】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリと、
前記複数のメモリ領域のうちランダムな１つから前記トリミングデータを読み出すトリミングデータ読み出し制御回路と
を備え、
前記トリミングデータ読み出し制御回路は、
前記複数のメモリ領域のうちランダムな１つのメモリ領域を指定する領域選択信号を生成する領域選択信号生成回路と、
前記領域選択信号に応答して前記ランダムな１つのメモリ領域から前記トリミングデータを読み出す読み出し回路と
を有し、
前記領域選択信号生成回路は、
電源電圧を分圧することにより複数の電圧を生成する分圧回路と、
前記複数の電圧を基準電圧と比較する比較回路と、
前記比較回路による比較の結果に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項６】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリと、
前記複数のメモリ領域のうちランダムな１つから前記トリミングデータを読み出すトリミングデータ読み出し制御回路と
を備え、
前記トリミングデータ読み出し制御回路は、
前記複数のメモリ領域のうちランダムな１つのメモリ領域を指定する領域選択信号を生成する領域選択信号生成回路と、
前記領域選択信号に応答して前記ランダムな１つのメモリ領域から前記トリミングデータを読み出す読み出し回路と
を有し、
前記領域選択信号生成回路は、
温度依存性を有する第１基準電圧を、温度依存性を有さない複数の第２基準電圧と比較する比較回路と、
前記比較回路による比較の結果に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項７】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリと、
前記複数のメモリ領域のうちランダムな１つのメモリ領域を指定する領域選択信号を生成する領域選択信号生成回路と、
前記領域選択信号に応答して前記ランダムな１つのメモリ領域から前記トリミングデータを読み出す読み出し回路と
を有し、
前記領域選択信号生成回路は、
温度依存性を有する電圧と温度依存性を有さない電圧とを比較する比較回路と、
前記比較回路の比較結果に基づいて前記領域選択信号を生成する信号生成回路と
を含む
データ処理装置。
【請求項８】
請求項７に記載のデータ処理装置であって、
前記領域選択信号生成回路は、
温度依存性を有する電源電圧を分圧することにより前記温度依存性を有する電圧を生成する分圧回路
を更に含む
データ処理装置。
【請求項９】
請求項８に記載のデータ処理装置であって、
前記不揮発性メモリは、前記同じトリミングデータが格納された第１及び第２のメモリ領域を有し、
前記分圧回路は、第１及び第２の温度依存性を有する電圧を生成し、
前記比較回路は、
前記第１の温度依存性を有する電圧と前記温度依存性を有さない電圧とを比較する第１の比較器と、
前記第２の温度依存性を有する電圧と前記温度依存性を有さない電圧とを比較する第２の比較器と、
を有し、
前記信号生成回路は、前記第１及び第２の比較器から出力される比較の結果に基づいて前記領域選択信号を生成し、
前記読み出し回路は、前記領域選択信号に応答して前記第１又は第２のメモリ領域のうちのいずれか１つのトリミングデータをランダムに選択して読み出す
データ処理装置。
【請求項１０】
請求項９に記載のデータ処理装置であって、
前記分圧回路は、前記温度依存性を有する電源電圧を抵抗分圧することによって前記第１及び第２の温度依存性を有する電圧を生成し、
前記分圧回路が前記第１及び第２の温度依存性を有する電圧を生成するときには、前記第１の温度依存性を有する電圧は、前記第２の温度依存性を有する電圧よりも必ず大きくなる
データ処理装置。
【請求項１１】
請求項７に記載のデータ処理装置であって、
前記温度依存性を有する電圧は、温度依存性を有する基準電圧であり、
前記温度依存性を有さない電圧は、温度依存性を有さない基準電圧である
データ処理装置。
【請求項１２】
請求項１１に記載のデータ処理装置であって、
前記不揮発性メモリは、前記同じトリミングデータが格納された第１及び第２のメモリ領域を有し、
前記比較回路には、第１及び第２の温度依存性を有さない基準電圧が入力され、
前記比較回路は、
前記温度依存性を有する基準電圧と前記第１の温度依存性を有さない基準電圧とを比較する第１の比較器と、
前記温度依存性を有する基準電圧と前記第２の温度依存性を有さない基準電圧とを比較する第２の比較器と、
を有し、
前記信号生成回路は、前記第１及び第２の比較器から出力される比較の結果に基づいて前記領域選択信号を生成し、
前記読み出し回路は、前記領域選択信号に応答して前記第１又は第２のメモリ領域のうちのいずれか１つのトリミングデータをランダムに選択して読み出す
データ処理装置。
【請求項１３】
請求項４に記載のデータ処理装置であって、
前記クロックカウンタは、第１のカウンタであり、
前記クロック信号は、第１のクロック信号であり、
温度依存性を有する電源電圧を監視すると共に、前記温度依存性を有する電源電圧が所定の閾値レベルを超えたことを示す通知信号を生成する電源検出回路と、
前記通知信号に応答して第２のクロック信号をカウントし始めると共に、カウント値が所定の値になったときに前記リセット信号を生成する第２のクロックカウンタと
を更に有する
データ処理装置。
【請求項１４】
同じトリミングデータが格納された複数のメモリ領域を有する不揮発性メモリを提供するステップと、
前記複数のメモリ領域のうちランダムな１つから前記トリミングデータを読み出すステップと
を含む
トリミングデータ読み出し方法。
【請求項１５】
請求項１４に記載のトリミングデータ読み出し方法であって、
温度依存性を有する電圧と温度依存性を有さない電圧とを比較するステップ
を更に含み、
前記読み出すステップは、前記比較するステップにおける比較の結果に基づいて、前記トリミングデータを読み出す
トリミングデータ読み出し方法。
【請求項１６】
請求項１５に記載のトリミングデータ読み出し方法であって、
温度依存性を有する電源電圧を分圧して前記温度依存性を有する電圧を生成するステップ
を更に含む
トリミングデータ読み出し方法。
【請求項１７】
請求項１５に記載のトリミングデータ読み出し方法であって、
前記温度依存性を有する電圧は、温度依存性を有する基準電圧であり、
前記温度依存性を有さない電圧は、温度依存性を有さない基準電圧である
トリミングデータ読み出し方法。
【請求項１８】
請求項１４に記載のトリミングデータ読み出し方法であって、
温度依存性を有する電源電圧を監視するステップと、
前記温度依存性を有する電源電圧が所定の閾値レベルを超えたときに通知信号を生成するステップと、
前記通知信号に応答して第１のクロック信号のカウントを開始するステップと、
前記第１のクロック信号のカウント値が所定の値になったときにリセット信号を生成するステップと、
前記温度依存性を有する電源電圧の電源投入に基づいて第２のクロック信号のカウントを開始するステップと、
前記リセット信号に応答して第２のクロック信号のカウントを停止するステップと、
前記第２のクロック信号のカウントの停止後のカウント値に基づいて領域選択信号を生成するステップと、
を更に含み、
前記読み出すステップは、前記領域選択信号に応答して前記トリミングデータを読み出す
トリミングデータ読み出し方法。