(57)【要約】【課題】大規模な被測定トランジスタの特性を高精度に測定する半導体装置及びそれを用いた評価方法を提供する。【解決手段】ｎ行ｍ列のマトリクス状に配列される被測定トランジスタＤＵＴを有する評価セルＣ１１〜Ｃｎｍと、被測定トランジスタにストレス電圧を印加するためのドレインストレス線ＤＶＳ等と、評価セルを選択するための行選択信号供給用の行選択線Ｘ１〜Ｘｎと、列選択信号供給用の列選択線Ｙ１〜Ｙｍと、入力される行選択信号と列選択信号に応じて被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路１０と、を備え、選択信号供給回路に入力される選択制御信号等により行選択信号と列選択信号を生成し、評価セル各々に設けられた第１のトランジスタＴ１〜第９のトランジスタＴ９を切り替え、被測定トランジスタＤＵＴの測定評価、或いは被測定トランジスタＤＵＴへのストレス電圧印加を行う。【選択図】図１
2010287769.tif 000002
【特許請求の範囲】
【請求項１】
被測定トランジスタの特性を評価するための半導体装置であって、
ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されていると共に被測定トランジスタを有するｎ×ｍ個の評価セルと、
各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線と、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線を接続または非接続とするドレイン電源線切替回路と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線を接続または非接続とするソース電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線を接続または非接続とするゲート電源線切替回路と、
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線を接続または非接続とするドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線を接続または非接続とするソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線を接続または非接続とするゲート検出線切替回路と、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路と、を備え、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、前記ドレイン端子と前記ドレイン電源線を接続または非接続とする第１のスイッチと、
前記選択信号に応じて、前記ソース端子と前記ソース電源線を接続または非接続とする第２のスイッチと、
前記選択信号に応じて、前記ゲート端子と前記ゲート電源線を接続または非接続とする第３のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第４のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子を接続または非接続とする第５のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子を接続または非接続とする第６のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第７のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子を接続または非接続とする第８のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子を接続または非接続とする第９のスイッチと、
を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、第１のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第１のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第２のアドレスモードとを切り替え、
前記第１のテストモードでは、全ての評価セルを非選択にするための前記列選択信号及び前記行選択信号を生成する、
ことを特徴とする半導体装置。
【請求項２】
前記テスト信号の状態に応じて、第２のテストモードに移行し、
前記第２のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のアドレスモードでは、
一番目の前記クロック信号に同期して、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成し、
二番目以降の前記クロック信号に同期して、カウント動作を行うことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記ｎ行ｍ列のマトリクス状に配列されている評価セルは、前記列アドレス信号及び前記行アドレス信号のうちのｊ（ｊは正の整数）ビットのアドレスにより、２のｊ乗にアレイ分割され、分割された各々のアレイにおいて、前記被測定トランジスタのチャネル幅及びチャネル長が同一であることを特徴とする請求項１乃至請求項３記載の半導体装置。
【請求項５】
前記アレイ間において、前記被測定トランジスタのチャネル幅若しくはチャネル長、又はチャネル幅及びチャネル長が異なることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ドレイン電源線、前記ソース電源線、前記ゲート電源線、前記主ドレイン電源線、前記主ソース電源線、前記主ゲート電源線、前記主ドレイン電圧検出線、前記主ソース電圧検出線、前記主ゲート電圧検出線、電源線、接地線及び前記被測定トランジスタにバックバイアス電圧を与えるウェル電圧線が各々接続されるパッド電極並びに、前記選択制御信号、前記テスト信号、前記クロック信号、前記列アドレス信号及び前記行アドレス信号が各々入力されるパッド電極を備え、前記パッド電極は、チップの一辺に沿って配置されることを特徴とする請求項１乃至５記載の半導体装置。
【請求項７】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項１乃至請求項６に記載の半導体装置を使用し、前記通常評価モードの第１のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第１のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行う第３の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項８】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項１乃至請求項６に記載の半導体装置を使用し、前記通常評価モードの第２のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第２のアドレスモードに対応する状態に設定する第１の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行う第３の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項９】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項１乃至請求項６に記載の半導体装置を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記ドレイン電源線に所望のストレス電圧を供給し、前記ソース電源線に所望のストレス電圧を供給し、前記ゲート電源線に所望のストレス電圧を供給して、全ての被測定トランジスタのストレステストを行う第２の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項１０】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項２乃至請求項６に記載の半導体装置を使用し、前記第２のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第２のテストモードに対応する状態に設定する第１の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、全ての被測定トランジスタの特性評価を行う第３の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項１１】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項７または請求項８に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の工程に引き続いて請求項９記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第２の工程と、
前記第２の工程に引き続いて請求項７または請求項８に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第２の特性評価結果を取得する第３の工程と、
を有し、
前記第１の特性評価結果、前記第２の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする半導体装置の評価方法。
【請求項１２】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項８に記載の半導体装置の評価方法を用いて、前記ｎ×ｍ個の評価セルの被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の特性評価結果に基づき、請求項７または請求項８に記載の半導体装置の評価方法のいずれか一方を選択する第２の工程と、
選択された前記評価方法により前記ｎ×ｍ個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第３の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項１３】
請求項６記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、請求項７記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第３の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項１４】
請求項６記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、請求項８記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第３の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項１５】
請求項６記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、請求項９記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第１のテストモードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の全ての被測定トランジスタに対して、前記ドレイン、前記ソース電圧及び前記ゲート電圧を供給することを特徴とする半導体装置の評価方法。
【請求項１６】
請求項６記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、請求項１０記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第２のテストモードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第３の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記半導体装置各々について、全ての被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項１７】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項１３または請求項１４に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の工程に引き続いて請求項１５記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第２の工程と、
前記第２の工程に引き続いて請求項１３または請求項１４に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第２の特性評価結果を取得する第３の工程と、
を有し、
前記第１の特性評価結果、前記第２の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする半導体装置の評価方法。
【請求項１８】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項１４に記載の半導体装置の評価方法を用いて、前記ｎ×ｍ個の評価セルの被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の特性評価結果に基づき、請求項１３または請求項１４記載の半導体装置の評価方法のいずれか一方を選択する第２の工程と、
選択された前記評価方法により前記ｎ×ｍ個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第３の工程と、
を有することを特徴とする半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の評価方法に関し、特にＤＵＴ(Device Under Test）である被測定トランジスタの特性を評価するための半導体装置及び半導体装置の評価方法に関する。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できた。しかし、微細化が進むにつれて複数のトランジスタ間において、例えばトランジスタのチャネル長（Ｌ）、チャネル幅（Ｗ）の出来上がり寸法の差に起因する特性ばらつき、或いは、トランジスタの閾値電圧を決定するチャネル注入のばらつき（不純物ばらつき）に起因する特性ばらつきが無視できなくなってきた。
【０００３】
また、トランジスタ周辺の状態によって、トランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
【０００４】
従来、大規模な素子評価を行うＴＥＧとして、例えば図２１（ａ）に示すように複数個の被測定トランジスタをｎ行ｍ列のマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
同図を参照して従来技術におけるＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。１行目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続されている。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続されている。また、共通ドレイン線Ｄ１の電圧をモニターするために、副ドレインセンス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続されている。また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続されている。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続されている。なお、上記のスイッチＳＷ１〜ＳＷ３は、図２１（ｂ）に示す回路構成をしており、ここでは図示しないデコーダの出力信号によって制御される。
【０００５】
上述と同様な接続がｎ行まで繰り返され、ｎ行目においては被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍが設けられている。また、１列目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にしてｍ列目に属する被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続されている。
また、共通ゲート線Ｇ１にはゲート選択回路５００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も供給できる。
このような構成のＤＭＡ−ＴＥＧにより、ｎ×ｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性を測定評価できる。
【０００６】
一方、近年、特にＰチャネル型ＭＯＳトランジスタにおいて、ストレス変動による特性劣化と、その回復が時々刻々と変化する、いわゆるＮＢＴＩ（Negative Bias Temperature Instability）の問題が顕著になっており、この解明を行う評価が盛んになっている。
しかしながら、この特性は、ストレス時間、回復時間に依存しており、従来は単体トランジスタでのみ評価しており、大規模な評価方法がなかった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi,“Test structure for precise statistical characteristics measurement of MOSFETs”, IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
【非特許文献２】Sanjay Rangan, Neal Mielke, and Everett C.C.Yeh, “Universal Recovery Behavior of Negative Bias Temperature Instability”,IEEE 2003
【非特許文献３】M.Denais, A.Bravaix, V.Huard, C.Parthasarathy, G.Ribed, F.Perrier, Y.Rey-Tauriac, and N.Revil,“On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET’s”,IEDM 2004
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによりＮＢＴＩ試験を行うこととした場合、全ての被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍにストレス電圧印加後、個々の被測定トランジスタの特性を順番に測定することになるので、測定が後になる被測定トランジスタの特性が回復してしまい、ストレス時間に対応した特性変化量を正確に求めることができないという問題があった。
また、特性回復による測定の精度の劣化を避けるために、各被測定トランジスタ毎にストレス電圧印加後すぐに特性を測定することも可能であるが、ストレス印加時間が被測定トランジスタの数に比例してしまうため、膨大な評価時間を要してしまうという問題があった。また、被測定トランジスタの選択に使用される各信号線も評価のたびに充放電を要し、消費電流の増加を招く問題があった。さらには、消費電流の増加により、測定系の内部電位安定のための時間を要するため、評価時間がさらに伸びてしまうという問題があった。
本発明は、上述した事情に鑑みてなされたものであり、大規模な被測定トランジスタの特性を高精度かつ短時間に測定することが可能な半導体装置及び半導体装置の評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記問題を解決するために、本発明は、半導体装置に係る第１の解決手段として、被測定トランジスタの特性を評価するための半導体装置であって、
ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されていると共に被測定トランジスタを有するｎ×ｍ個の評価セルと、
各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線と、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線を接続または非接続とするドレイン電源線切替回路と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線を接続または非接続とするソース電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線を接続または非接続とするゲート電源線切替回路と、
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線を接続または非接続とするドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線を接続または非接続とするソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線を接続または非接続とするゲート検出線切替回路と、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路と、を備え、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、前記ドレイン端子と前記ドレイン電源線を接続または非接続とする第１のスイッチと、
前記選択信号に応じて、前記ソース端子と前記ソース電源線を接続または非接続とする第２のスイッチと、
前記選択信号に応じて、前記ゲート端子と前記ゲート電源線を接続または非接続とする第３のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第４のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子を接続または非接続とする第５のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子を接続または非接続とする第６のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第７のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子を接続または非接続とする第８のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子を接続または非接続とする第９のスイッチと、
を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、第１のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第１のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第２のアドレスモードとを切り替え、
前記第１のテストモードでは、全ての評価セルを非選択にするための前記列選択信号及び前記行選択信号を生成する、ことを特徴とする。
【００１０】
また、半導体装置に係る第２の解決手段として、上記第１の解決手段において、前記テスト信号の状態に応じて、第２のテストモードに移行し、
前記第２のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成することを特徴とする。
【００１１】
また、半導体装置に係る第３の解決手段として、上記第１または第２の解決手段において、前記第２のアドレスモードでは、
一番目の前記クロック信号に同期して、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成し、
二番目以降の前記クロック信号に同期して、カウント動作を行うことを特徴とする。
【００１２】
また、半導体装置に係る第４の解決手段として、上記第１〜第３の解決手段において、前記ｎ行ｍ列のマトリクス状に配列されている評価セルは、前記列アドレス信号及び前記行アドレス信号のうちのｊ（ｊは正の整数）ビットのアドレスにより、２のｊ乗にアレイ分割され、分割された各々のアレイにおいて、前記被測定トランジスタのチャネル幅及びチャネル長が同一であることを特徴とする。
【００１３】
また、半導体装置に係る第５の解決手段として、上記第４の解決手段において、前記アレイ間において、前記被測定トランジスタのチャネル幅若しくはチャネル長、又はチャネル幅及びチャネル長が異なることを特徴とする。
【００１４】
また、半導体装置に係る第６の解決手段として、上記第１〜第５のいずれかの解決手段において、前記ドレイン電源線、前記ソース電源線、前記ゲート電源線、前記主ドレイン電源線、前記主ソース電源線、前記主ゲート電源線、前記主ドレイン電圧検出線、前記主ソース電圧検出線、前記主ゲート電圧検出線、電源線、接地線及び前記被測定トランジスタにバックバイアス電圧を与えるウェル電圧線が各々接続されるパッド電極並びに、前記選択制御信号、前記テスト信号、前記クロック信号、前記列アドレス信号及び前記行アドレス信号が各々入力されるパッド電極を備え、前記パッド電極は、チップの一辺に沿って配置されることを特徴とする。
【００１５】
一方、本発明は、半導体評価方法に係る第１の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第１〜第６のいずれかの解決手段に記載の半導体装置を使用し、前記通常評価モードの第１のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第１のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１６】
また、本発明は、半導体評価方法に係る第２の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第１〜第６のいずれかの解決手段に記載の半導体装置を使用し、前記通常評価モードの第２のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第２のアドレスモードに対応する状態に設定する第１の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１７】
また、本発明は、半導体評価方法に係る第３の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第１〜第６のいずれかの解決手段に記載の半導体装置を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記ドレイン電源線に所望のストレス電圧を供給し、前記ソース電源線に所望のストレス電圧を供給し、前記ゲート電源線に所望のストレス電圧を供給して、全ての被測定トランジスタのストレステストを行う第２の工程と、を有することを特徴とする。
【００１８】
また、本発明は、半導体評価方法に係る第４の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第２〜第６のいずれかの解決手段に記載の半導体装置を使用し、前記第２のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第２のテストモードに対応する状態に設定する第１の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、全ての被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１９】
また、本発明は、半導体評価方法に係る第５の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第１または第２の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の工程に引き続いて上記第３の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第２の工程と、
前記第２の工程に引き続いて上記第１または第２の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第２の特性評価結果を取得する第３の工程と、を有し、
前記第１の特性評価結果、前記第２の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする。
【００２０】
また、本発明は、半導体評価方法に係る第６の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第２の解決手段に記載の半導体装置の評価方法を用いて、前記ｎ×ｍ個の評価セルの被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の特性評価結果に基づき、上記第１または第２の解決手段に記載の半導体装置の評価方法のいずれか一方を選択する第２の工程と、
選択された前記評価方法により前記ｎ×ｍ個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第３の工程と、
を有することを特徴とする。
【００２１】
また、本発明は、半導体評価方法に係る第７の解決手段として、上記第６の解決手段に記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、上記第１の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第３の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする。
【００２２】
また、本発明は、半導体評価方法に係る第８の解決手段として、上記第６の解決手段に記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、上記第２の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第３の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第１の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする。
【００２３】
また、本発明は、半導体評価方法に係る第９の解決手段として、上記第６の解決手段に記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、上記第３の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第１のテストモードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の全ての被測定トランジスタに対して、前記ドレイン、前記ソース電圧及び前記ゲート電圧を供給することを特徴とする。
【００２４】
また、本発明は、半導体評価方法に係る第１０の解決手段として、上記第６の解決手段に記載の半導体装置を、２行ｋ列（ｋは正の整数）配置し、上記第４の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第１の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第２のテストモードに設定し、
前記第２の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第３の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記半導体装置各々について、全ての被測定トランジスタの特性評価を行うことを特徴とする。
【００２５】
また、本発明は、半導体評価方法に係る第１１の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第７または第８の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の工程に引き続いて上記第９の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第２の工程と、
前記第２の工程に引き続いて上記第７または第８の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第２の特性評価結果を取得する第３の工程と、を有し、
前記第１の特性評価結果、前記第２の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする。
【００２６】
また、本発明は、半導体評価方法に係る第１２の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第８の解決手段に記載の半導体装置の評価方法を用いて、前記ｎ×ｍ個の評価セルの被測定トランジスタの特性評価を行い第１の特性評価結果を取得する第１の工程と、
前記第１の特性評価結果に基づき、上記第７または第８の解決手段に記載の半導体装置の評価方法のいずれか一方を選択する第２の工程と、
選択された前記評価方法により前記ｎ×ｍ個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【発明の効果】
【００２７】
本発明によれば、ｎ行ｍ列のマトリクス状に配列された評価セルの被測定トランジスタのソース、ドレイン、ゲートの各端子にストレス電圧を印加するためのスイッチを設け、スイッチの開閉を行選択信号及び列選択信号が入力される選択回路で行うこととした。
これにより、ｎ×ｍ個の評価セルのうちの一つの評価セルの被測定トランジスタを測定評価している間、残りの評価セルの被測定トランジスタにおいてストレス電圧印加状態を維持することができる。従って、本発明により、被測定トランジスタ各々についてストレス時間に対応した特性変化量を正確に求めることができる半導体装置を実現できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体装置の回路構成図である。
【図２】図１における評価セルの回路構成図である。
【図３】本発明の一実施形態に係る半導体装置の選択信号供給回路の回路構成図である。
【図４】図３におけるセルテスト回路の回路構成図である。
【図５】図４におけるカウンタ回路の回路構成図である。
【図６】図４におけるカウンタ制御回路の回路構成図とその動作に関するタイミングチャートである。
【図７】図４におけるデコード信号出力回路、セレクタ回路の回路構成図である。
【図８】本発明の一実施形態に係る半導体装置の動作に関する真理値表である。
【図９】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図１０】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図１１】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図１２】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図１３】本発明の一実施形態に係る半導体装置を用いた被測定トランジスタのバイアス状態を示す表である。
【図１４】本発明の一実施形態に係る半導体装置のレイアウト概念図である。
【図１５】本発明の一実施形態に係る半導体装置のパッド電極の仕様図である。
【図１６】本発明の一実施形態に係る半導体装置を４チップ同時測定行う際の概念図である。
【図１７】図１６の測定に際して使用するプローブカードの端子仕様図である。
【図１８】本発明の一実施形態に係る半導体装置の回路構成図である。
【図１９】図１８における評価セルの回路構成図である。
【図２０】本発明の一実施形態に係る半導体装置に関する補足説明図である。
【図２１】従来の半導体装置の回路構成図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して、本発明の一実施形態について説明する。
図１は、第１実施形態に係る半導体装置の回路構成図である。この図１に示すように、本実施形態に係る半導体装置は、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリックス状に配列されたｎ×ｍ個の評価セルＣ１１〜Ｃｎｍ内に設けられた被測定トランジスタの特性を評価するためのＤＭＡ−ＴＥＧである。そして、１つの評価セル内には、例えば４５ｎｍの微細プロセスで作製されたＰチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである被測定トランジスタＤＵＴが設けられている。なお、この評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成については後述する。
【００３０】
第１実施形態に係る半導体装置は、その動作モードとして、通常評価モードと第１、第２のテストモードを有している。通常評価モードにおいては、２つのアクセス方法により、上述したｎ×ｍ個の評価セルのうち、任意の評価セル内の被測定トランジスタＤＵＴを測定評価することができる。また、ＤＵＴ全選択モード（第２のテストモード）においては、全評価セルの被測定トランジスタＤＵＴのドレイン等の端子に一括して電圧を供給し、Ｉｏｎ（ソース・ドレイン間に流れる電流）等を測定評価できる。さらに、ＤＵＴ全非選択モード（第１のテストモード）テストモードにおいては、全評価セルの被測定トランジスタＤＵＴのドレイン等の端子に一括してストレス電圧を供給し、ＮＢＴＩ等のストレス電圧印加を行うことができる。また、通常評価モードにおいては、一つの評価セルの被測定トランジスタＤＵＴを測定評価している間、残りの全ての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加することができる。
【００３１】
図１において、ドレインストレス線ＤＶＳ（ドレイン電源線）は、被測定トランジスタのドレインにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのドレインストレス端子ＤＶＳＰと接続されている。
ソースストレス線ＳＶＳ（ソース電源線）は、被測定トランジスタのソースにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのソースストレス端子ＳＶＳＰと接続されている。
ゲートストレス線ＧＶＳ（ゲート電源線）は、被測定トランジスタのゲートにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのゲートストレス端子ＧＶＳＰと接続されている。
【００３２】
主ドレインフォース線ＤＦ（主ドレイン電源線）は、被測定トランジスタにドレイン電圧を供給するための電源線であり、その一端は外部の電源供給装置（図示省略）と接続するためのドレイン電源端子ＤＦＰと接続されている。
主ソースフォース線ＳＦ（主ソース電源線）は、被測定トランジスタにソース電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのソース電源端子ＳＦＰと接続されている。
主ゲートフォース線ＧＦ（主ゲート電源線）は、被測定トランジスタにゲート電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのゲート電源端子ＧＦＰと接続されている。
【００３３】
副ドレインフォース線ＤＦ１〜ＤＦｍ（副ドレイン電源線）は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための電源線である。具体的には、副ドレインフォース線ＤＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ドレインフォース線ＤＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
副ゲートフォース線ＧＦ１〜ＧＦｍ（副ゲート電源線）は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための電源線である。具体的には、副ゲートフォース線ＧＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ゲートフォース線ＧＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
副ソースフォース線ＳＦ１〜ＳＦｍ（副ソース電源線）は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにソース電圧を供給するための電源線である。具体的には、副ソースフォース線ＳＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ソースフォース線ＳＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００３４】
主ドレインセンス線ＤＳ（主ドレイン電圧検出線）は、被測定トランジスタのドレイン電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器（図示省略）と接続するためのドレインセンス端子ＤＳＰと接続されている。
主ゲートセンス線ＧＳ（主ゲート電圧検出線）は、被測定トランジスタのゲート電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのゲートセンス端子ＧＳＰと接続されている。
主ソースセンス線ＳＳ（主ソース電圧検出線）は、被測定トランジスタのソース電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのソースセンス端子ＳＳＰと接続されている。
【００３５】
副ドレインセンス線ＤＳ１〜ＤＳｎ（副ドレイン電圧検出線）は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのドレイン電圧を検出するための電圧検出線である。具体的には、副ドレインセンス線ＤＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ドレインセンス線ＤＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
副ゲートセンス線ＧＳ１〜ＧＳｎ（副ゲート電圧検出線）は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのゲート電圧を検出するための電圧検出線である。具体的には、副ゲートセンス線ＧＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ゲートセンス線ＧＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
副ソースセンス線ＳＳ１〜ＳＳｎ（副ソース電圧検出線）は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのソース電圧を検出するための電圧検出線である。具体的には、副ソースセンス線ＳＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ソースセンス線ＳＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
【００３６】
列選択線Ｙ１〜Ｙｍは、各列毎に設けられ、各列に属する評価セルを選択するための選択線である。各列選択線Ｙ１〜Ｙｍの一端はＹセレクト用メインデコーダＭＤＹ（図３におけるＹセレクト用メインデコーダＭＤＹに相当する）と接続されている。このＹセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号（列選択信号）ＹＳ１〜ＹＳｍは、各列選択線Ｙ１〜Ｙｍを介して各列に属する評価セルに入力する。具体的には、例えば１列目の列選択線Ｙ１は１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、Ｙセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号ＹＳ１は列選択線Ｙ１を介して評価セルＣ１１〜Ｃｎ１に入力する。同様に、例えばｍ列目の列選択線Ｙｍはｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されており、Ｙセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号ＹＳｍは列選択線Ｙｍを介して評価セルＣ１ｍ〜Ｃｎｍに入力する。
【００３７】
行選択線Ｘ１〜Ｘｎは、各行毎に設けられ、各行に属する評価セルを選択するための選択線である。各行選択線Ｘ１〜Ｘｎの一端はＸセレクト用メインデコーダＭＤＸ（図３におけるＸセレクト用メインデコーダＭＤＸに相当する）と接続されている。このＸセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号（行選択信号）ＸＳ１〜ＸＳｎは各行選択線Ｘ１〜Ｘｎを介して各行に属する評価セルに入力する。具体的には、例えば１行目の行選択線Ｘ１は１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、Ｘセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号ＸＳ１は行選択線Ｘ１を介して評価セルＣ１１〜Ｃ１ｍに入力する。同様に、例えばｎ行目の行選択線Ｘｎはｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されており、Ｘセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号ＸＳｎは行選択線Ｘｎを介して評価セルＣｎ１〜Ｃｎｍに入力する。
【００３８】
電源線切替回路ＰＳＷ１〜ＰＳＷｍは、各列毎に設けられ、各列に属する列選択線に供給されるＹセレクト信号に応じて、当該列に属する副ドレインフォース線と主ドレインフォース線ＤＦを接続または非接続とし、当該列に属する副ソースフォース線と主ソースフォース線ＳＦを接続または非接続とし、及び当該列に属する副ゲートフォース線と主ゲートフォース線ＧＦを接続または非接続とする回路である。
各電源線切替回路ＰＳＷ１〜ＰＳＷｍは、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１列目に属する電源線切替回路ＰＳＷ１は、トランジスタＤＦＴ１（ドレイン電源線切替回路）、トランジスタＧＦＴ１（ゲート電源線切替回路）及びトランジスタＳＦＴ１（ソース電源線切替回路）から構成されている。
【００３９】
トランジスタＤＦＴ１のドレイン端子は主ドレインフォース線ＤＦと接続され、ソース端子は１列目に属する副ドレインフォース線ＤＦ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。トランジスタＧＦＴ１のドレイン端子は主ゲートフォース線ＧＦと接続され、ソース端子は１列目に属する副ゲートフォース線ＧＦ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。トランジスタＳＦＴ１のドレイン端子は主ソースフォース線ＳＦと接続され、ソース端子は１列目に属する副ソースフォース線ＳＦ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。
【００４０】
同様に、ｍ列目に属する電源線切替回路ＰＳＷｍは、トランジスタＤＦＴｍ、トランジスタＧＦＴｍ及びトランジスタＳＦＴｍから構成されている。トランジスタＤＦＴｍのドレイン端子は主ドレインフォース線ＤＦと接続され、ソース端子はｍ列目に属する副ドレインフォース線ＤＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｙｍと接続されている。トランジスタＧＦＴｍのドレイン端子は主ゲートフォース線ＧＦと接続され、ソース端子はｍ列目に属する副ゲートフォース線ＧＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｙｍと接続されている。トランジスタＳＦＴｍのドレイン端子は主ソースフォース線ＳＦと接続され、ソース端子はｍ列目に属する副ソースフォース線ＳＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｙｍと接続されている。
【００４１】
検出線切替回路ＳＳＷ１〜ＳＳＷｎは、各行毎に設けられ、各行に属する行選択線に供給されるＸセレクト信号に応じて、当該行に属する副ドレインセンス線と主ドレインセンス線ＤＳを接続または非接続とし、当該行に属する副ソースセンス線と主ソースセンス線ＳＳを接続または非接続とし、及び当該行に属する副ゲートセンス線と主ゲートセンス線ＧＳを接続または非接続とする回路である。
各検出線切替回路ＳＳＷ１〜ＳＳＷｎは、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１行目に属する検出線切替回路ＳＳＷ１は、トランジスタＤＳＴ１（ドレイン検出線切替回路）、トランジスタＧＳＴ１（ゲート検出線切替回路）及びトランジスタＳＳＴ１（ソース検出線切替回路）から構成されている。
【００４２】
トランジスタＤＳＴ１のソース端子は主ドレインセンス線ＤＳと接続され、ドレイン端子は１行目に属する副ドレインセンス線ＤＳ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。トランジスタＧＳＴ１のソース端子は主ゲートセンス線ＧＳと接続され、ドレイン端子は１行目に属する副ゲートセンス線ＧＳ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。トランジスタＳＳＴ１のソース端子は主ソースセンス線ＳＳと接続され、ドレイン端子は１行目に属する副ソースセンス線ＳＳ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。
【００４３】
同様に、ｎ行目に属する検出線切替回路ＳＳＷｎは、トランジスタＤＳＴｎ、トランジスタＧＳＴｎ及びトランジスタＳＳＴｎから構成されている。トランジスタＤＳＴｎのソース端子は主ドレインセンス線ＤＳと接続され、ドレイン端子はｎ行目に属する副ドレインセンス線ＤＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｘｎと接続されている。トランジスタＧＳＴｎのソース端子は主ゲートセンス線ＧＳと接続され、ドレイン端子はｎ行目に属する副ゲートセンス線ＧＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｘｎと接続されている。トランジスタＳＳＴｎのソース端子は主ソースセンス線ＳＳと接続され、ドレイン端子はｎ行目に属する副ソースセンス線ＳＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｘｎと接続されている。
【００４４】
続いて、評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成について説明する。なお、各評価セルＣ１１〜Ｃｎｍにおける内部回路構成は共通であるため、以下では評価セルＣ１１を代表として、図１から評価セルＣ１１に関連する回路部分のみ抽出した図２を用いて説明する。
図２に示すように、評価セルＣ１１は、被測定トランジスタＤＵＴ、選択回路１０、第１のトランジスタＴ１（第４のスイッチ）、第２のトランジスタＴ２（第５のスイッチ）、第３のトランジスタＴ３（第６のスイッチ）、第４のトランジスタＴ４（第７のスイッチ）、第５のトランジスタＴ５（第８のスイッチ）、第６のトランジスタＴ６（第９のスイッチ）、第７のトランジスタＴ７（第１のスイッチ）、第８のトランジスタＴ８（第２のスイッチ）及び第９のトランジスタＴ９（第３のスイッチ）から構成されている。
上述したように、被測定トランジスタＤＵＴは、例えば４５ｎｍの微細プロセスで作製されたＰチャネル型ＭＯＳトランジスタである。また、第１のトランジスタＴ１〜第９のトランジスタＴ９は、特性の安定した３Ｖ系のＮチャネル型ＭＯＳトランジスタであり、選択回路１０も同一プロセスによって作製された３Ｖ系のＭＯＳトランジスタから構成されている。
【００４５】
選択回路１０は、一方の入力端子が自己の（ＤＭＡ内において評価セルが位置する場所の）行に属する行選択線（ここではＸ１）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＹ１）と接続されていると共に、当該接続された行選択線Ｘ１に供給されるＸセレクト信号ＸＳ１及び列選択線Ｙ１に供給されるＹセレクト信号ＹＳ１に応じて自己の被測定トランジスタＤＵＴの選択／非選択を表す選択信号を出力する。具体的には、この選択回路１０は、ＮＡＮＤ回路１０ａ（否定論理積回路）及び論理反転回路１０ｂ（インバータ回路）から構成されている。
ＮＡＮＤ回路１０ａは、一方の入力端子が自己の行に属する行選択線（ここではＸ１）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＹ１）と接続されている。そして、行選択線Ｘ１に供給されるＸセレクト信号ＸＳ１と列選択線Ｙ１に供給されるＹセレクト信号ＹＳ１との否定論理積信号を、論理反転回路１０ｂ及び第７のトランジスタＴ７（第１のスイッチ）〜第９のトランジスタＴ９（第３のスイッチ）に対して出力する。また、論理反転回路１０ｂは、ＮＡＮＤ回路１０ａの出力信号を論理反転し、被測定トランジスタＤＵＴの選択／非選択を表す選択信号を、第１のトランジスタＴ１（第４のスイッチ）〜第６のトランジスタＴ６（第９のスイッチ）に対して出力する。
【００４６】
第１のトランジスタＴ１は、上記選択信号に応じて、自己の列（ここでは１列目）に属する副ドレインフォース線ＤＦ１と自己の被測定トランジスタＤＵＴのドレイン端子を接続または非接続とするものであり、そのドレイン端子は副ドレインフォース線ＤＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細には論理反転回路１０ｂ）の出力端子と接続されている。
第２のトランジスタＴ２は、上記選択信号に応じて、自己の列（ここでは１列目）に属する副ソースフォース線ＳＦ１と自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とするものであり、そのソース端子は副ソースフォース線ＳＦ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細には論理反転回路１０ｂ）の出力端子と接続されている。
第３のトランジスタＴ３は、上記選択制御信号に応じて、自己の列（ここでは１列目）に属する副ゲートフォース線ＧＦ１と自己の被測定トランジスタＤＵＴのゲート端子を接続または非接続とするものであり、そのドレイン端子は副ゲートフォース線ＧＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細には論理反転回路１０ｂ）の出力端子と接続されている。
【００４７】
第４のトランジスタＴ４は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ドレインセンス線ＤＳ１と自己の被測定トランジスタＤＵＴのドレイン端子を接続または非接続とするものであり、そのソース端子は副ドレインセンス線ＤＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細には論理反転回路１０ｂ）の出力端子と接続されている。
第５のトランジスタＴ５は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ソースセンス線ＳＳ１と自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とするものであり、そのソース端子は副ソースセンス線ＳＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細には論理反転回路１０ｂ）の出力端子と接続されている。
第６のトランジスタＴ６は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ゲートセンス線ＧＳ１と自己の被測定トランジスタＤＵＴのゲート端子を接続または非接続とするものであり、そのソース端子は副ゲートセンス線ＧＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細には論理反転回路１０ｂ）の出力端子と接続されている。
【００４８】
第７のトランジスタＴ７は、上記選択信号に応じて、ドレインストレス線ＤＶＳと自己の被測定トランジスタＤＵＴのドレイン端子を接続または非接続とするものであり、そのソース端子はドレインストレス線ＤＶＳと接続され、ドレイン端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細にはＮＡＮＤ回路１０ａ）の出力端子と接続されている。
第８のトランジスタＴ８は、上記選択信号に応じて、ソースストレス線ＳＶＳと自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とするものであり、そのソース端子はソースストレス線ＳＶＳと接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細にはＮＡＮＤ回路１０ａ）の出力端子と接続されている。
第９のトランジスタＴ９は、上記選択信号に応じて、ゲートストレス線ＧＶＳと自己の被測定トランジスタＤＵＴのゲート端子を接続または非接続とするものであり、そのソース端子はゲートストレス線ＧＶＳと接続され、ドレイン端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細にはＮＡＮＤ回路１０ａ）の出力端子と接続されている。
【００４９】
このように、本実施形態に係る半導体装置では、評価セルの回路構成として、１つの被測定トランジスタ毎にケルビンセンス評価を行うことができる完全分離型ケルビンセンス方式を採用している。ここで、本実施形態に係る半導体装置の動作を説明する前に、その前提となる完全分離型ケルビンセンス方式について、図２０を参照して予備説明を行う。なお、図２０では、図１に対応する部分を省略しており、電源線切替回路ＰＳＷ１及び検出線切替回路ＳＳＷ１に相当する回路を省略し、第１のトランジスタＴ１のドレイン端子と主ドレインフォース線ＤＦとを直接接続し、第２のトランジスタＴ２のソース端子と主ソースフォース線ＳＦとを直接接続し、第３のトランジスタＴ３のドレイン端子と主ゲートフォース線ＧＦとを直接接続し、第４のトランジスタＴ４のソース端子と主ドレインセンス線ＤＳとを直接接続し、第５のトランジスタＴ５のソース端子と主ソースセンス線ＳＳとを直接接続し、第６のトランジスタＴ６のソース端子と主ゲートセンス線ＧＳとを直接接続した場合を図示している。
【００５０】
図２０において、列選択線Ｙ１及び行選択線Ｘ１に論理レベル「１」を示すＹセレクト信号ＹＳ１及びＸセレクト信号ＸＳ１が供給されて評価セルＣ１１が選択されると、選択回路１０のうち、ＮＡＮＤ回路１０ａから論理レベル「０」を示す信号、論理反転回路１０ｂから論理レベル「１」を示す信号が出力される。これにより、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、被測定トランジスタＤＵＴのドレイン端子は主ドレインフォース線ＤＦ及び主ドレインセンス線ＤＳと接続され、ソース端子は主ソースフォース線ＳＦ及び主ソースセンス線ＳＳと接続され、ゲート端子は主ゲートフォース線ＧＦ及び主ゲートセンス線ＧＳと接続される。
【００５１】
このような状態で、外部の電源供給装置から主ドレインフォース線ＤＦにドレイン電圧を供給し、主ソースフォース線ＳＦにソース電圧を供給し、主ゲートフォース線ＧＦにゲート電圧を供給することで被測定トランジスタＤＵＴを駆動させ、主ドレインセンス線ＤＳに生じるドレイン電圧を検出すると共に主ソースセンス線ＳＳに生じるソース電圧、主ゲートセンス線ＧＳに生じるゲート電圧を検出することにより、被測定トランジスタＤＵＴの特性評価を行う。
【００５２】
一方、列選択線Ｙ１及び行選択線Ｘ１の少なくとも一方に論理レベル「０」を示すＹセレクト信号ＹＳ１またはＸセレクト信号ＸＳ１が出力されて評価セルＣ１１が非選択とされると、選択回路１０の出力は論理レベル「０」となる。この場合、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となり、被測定トランジスタＤＵＴは非選択状態となる。
このように完全分離型ケルビンセンス方式を採用した評価セルでは、個々の被測定トランジスタに対してスイッチ（トランジスタ）が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能である。
【００５３】
しかしながら、例えば、図２０に示す評価セルをｎ＝ｍ＝１２８のマトリクス状に配置し、１６Ｋ個の被測定トランジスタＤＵＴの評価が可能な中規模のＤＭＡ−ＴＥＧを構成する場合において、一つの被測定トランジスタＤＵＴの特性評価に約１０μ秒要すると仮定する。すると、ストレス電圧印加後最後の被測定トランジスタＤＵＴの評価を行うまでに大凡１２８×１２８×１０μｓｅｃ≒０．１６ｓｅｃ要する。この間、被測定トランジスタＤＵＴは、第１のトランジスタＴ１〜第６のトランジスタＴ６はオフしており、ストレス電圧が印加されない。一般に、ＮＢＴＩ試験では、ＰＭＯＳトランジスタの特性はｍ秒オーダーで回復してしまうので、実際にストレスが印加されている時間に対応した特性変動量を正確に測定ができないという問題が生じる。
【００５４】
また、かかる問題を回避するために、被測定トランジスタＤＵＴ各々に対して、ストレス電圧印加後直ちに特性評価を行うことも考えられるが、大凡ストレス時間を１６Ｋ倍した時間をストレス電圧印加に要してしまい、測定時間が増加する問題が生じる。
また、被測定トランジスタＤＵＴの１６Ｋ個の被測定トランジスタＤＵＴをストレス電圧印加状態にするには、上述の第１のトランジスタＴ１〜第６のトランジスタＴ６のゲートを全てオンする必要があるので、ゲート容量の充放電及び選択回路１０等の充放電に大電流を消費してしまう問題も生じる。また、ゲートを全てオンする時の消費電流により、選択回路等の内部電位安定のため、被測定トランジスタＤＵＴの測定をある時間待たなければならず、測定時間がさらに増加する問題も生じる。
【００５５】
そこで、本実施形態では、完全分離型ケルビンセンス方式を採用した評価セルをマトリクス状に配置してＤＭＡ−ＴＥＧを構成する場合において、図２を用いて説明したように、各列に属する列選択線に供給されるＹセレクト信号及び各行に属する行選択線に供給されるＸセレクト信号に応じて、副ドレインフォース線ＤＦ１と自己の被測定トランジスタＤＵＴのドレイン端子を接続または非接続とする第１のトランジスタＴ１、副ソースフォース線ＳＦ１と自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とする第２のトランジスタＴ２、副ゲートフォース線ＧＦ１と自己の被測定トランジスタＤＵＴのゲート端子を接続または非接続とする第３のトランジスタＴ３、副ドレインセンス線ＤＳ１と自己の被測定トランジスタＤＵＴのドレイン端子を接続または非接続とする第４のトランジスタＴ４、副ソースセンス線ＳＳ１と自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とする第５のトランジスタＴ５、副ゲートセンス線ＧＳ１と自己の被測定トランジスタＤＵＴのゲート端子を接続または非接続とする第６のトランジスタＴ６、ドレインストレス線ＤＶＳと自己の被測定トランジスタＤＵＴのドレイン端子を接続または非接続とする第７のトランジスタＴ７、ソースストレス線ＳＶＳと自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とする第８のトランジスタＴ８、ゲートストレス線ＧＶＳと自己の被測定トランジスタＤＵＴのゲート端子を接続または非接続とする第９のトランジスタＴ９を設けている。
【００５６】
また、評価セル内に、ＮＡＮＤ回路１０ａ及び論理反転回路１０ｂから構成される選択回路１０を備え、ＮＡＮＤ回路１０ａの出力信号を、第７のトランジスタＴ７（第１のスイッチ）〜第９のトランジスタＴ９（第３のスイッチ）のゲートへと入力させ、論理反転回路１０ｂの出力信号を、第１のトランジスタＴ１（第４のスイッチ）〜第６のトランジスタＴ６（第９のスイッチ）のゲートへと入力させる。
これにより、１つの評価セルの被測定トランジスタＤＵＴを評価中に、残りの評価セルの被測定トランジスタＤＵＴにストレス電圧が印加されるようにして、上記問題を解決している。
【００５７】
以下、図１に示す本実施形態に係る半導体装置の動作説明において、１つの評価セルの被測定トランジスタＤＵＴを評価中に、残りの評価セルの被測定トランジスタＤＵＴには、ストレス電圧が印加される原理について説明する。なお、以下では、評価セルＣ１１の被測定トランジスタＤＵＴを評価対象として選択する場合を例示して説明する。
【００５８】
まず、列選択線Ｙ１及び行選択線Ｘ１に論理レベル「１」を示すＹセレクト信号ＹＳ１及びＸセレクト信号ＸＳ１が供給されて評価セルＣ１１が選択されると、１列目に属する電源線切替回路ＰＳＷ１におけるトランジスタＤＦＴ１、トランジスタＧＦＴ１及びトランジスタＳＦＴ１が全てオン状態となる。これにより、１列目に属する副ドレインフォース線ＤＦ１と主ドレインフォース線ＤＦとが接続され、副ゲートフォース線ＧＦ１と主ゲートフォース線ＧＦとが接続され、副ソースフォース線ＳＦ１と主ソースフォース線ＳＦとが接続される。
【００５９】
一方、他の列（２列目〜ｍ列目）に属する列選択線Ｙ２〜Ｙｍには、論理レベル「０」を示すＹセレクト信号ＹＳ２〜ＹＳｍが供給されるため、２列目〜ｍ列目に属する電源線切替回路ＰＳＷ２〜ＰＳＷｍにおける各トランジスタはオフ状態となる。これにより、２列目〜ｍ列目に属する副ドレインフォース線ＤＦ２〜ＤＦｍ、副ゲートフォース線ＧＦ２〜ＧＦｍ及び副ソースフォース線ＳＦ２〜ＳＦｍは、主ドレインフォース線ＤＦ、主ゲートフォース線ＧＦ及び主ソースフォース線ＳＦと非接続状態となる。
【００６０】
また、この時、１行目に属する検出線切替回路ＳＳＷ１におけるトランジスタＤＳＴ１、トランジスタＧＳＴ１及びトランジスタＳＳＴ１が全てオン状態となるため、１行目に属する副ドレインセンス線ＤＳ１と主ドレインセンス線ＤＳとが接続され、副ゲートセンス線ＧＳ１と主ゲートセンス線ＧＳとが接続され、副ソースセンス線ＳＳ１と主ソースセンス線ＳＳとが接続される。
【００６１】
一方、他の行（２行目〜ｎ行目）に属する行選択線Ｘ２〜Ｘｎには、論理レベル「０」を示すＸセレクト信号ＸＳ２〜ＸＳｎが供給されるため、２行目〜ｎ行目に属する検出線切替回路ＳＳＷ２〜ＳＳＷｎにおける各トランジスタはオフ状態となる。これにより、２行目〜ｎ行目に属する副ドレインセンス線ＤＳ２〜ＤＳｍ、副ゲートセンス線ＧＳ２〜ＧＳｍ及び副ソースセンス線ＳＳ２〜ＳＳｍは、主ドレインセンス線ＤＳ、主ゲートセンス線ＧＳ及び主ソースセンス線ＳＳと非接続状態となる。
【００６２】
そして、評価セルＣ１１では、選択回路１０を構成する論理反転回路１０ｂから論理レベル「１」を示す選択信号が出力され、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となる。そして、被測定トランジスタＤＵＴのドレイン端子は、副ドレインフォース線ＤＦ１（つまり主ドレインフォース線ＤＦ）及び副ドレインセンス線ＤＳ１（つまり主ドレインセンス線ＤＳ）と接続され、ソース端子は副ソースフォース線ＳＦ１（つまり主ソースフォース線ＳＦ）及び副ソースセンス線ＳＳ１（つまり主ソースセンス線ＳＳ）と接続され、ゲート端子は副ゲートフォース線ＧＦ１（つまり主ゲートフォース線ＧＦ）及び副ゲートセンス線ＧＳ１（つまり主ゲートセンス線ＧＳ）と接続される。
【００６３】
一方、評価セルＣ１１以外のセル、すなわち残りの（１６ｋ−１）個の評価セルＣ２１〜Ｃｎｍにおいては、選択回路１０を構成する論理反転回路１０ｂからは論理レベル「０」を示す選択信号が出力される。そして、被測定トランジスタＤＵＴのドレイン端子は、主ドレインフォース線ＤＦ及び主ドレインセンス線ＤＳと、ソース端子は主ソースフォース線ＳＦ及び主ソースセンス線ＳＳと、ゲート端子は主ゲートフォース線ＧＦ及び主ゲートセンス線ＧＳと、それぞれ非接続状態とされる。しかし、選択回路１０を構成するＮＡＮＤ回路１０ａからは論理レベル「１」を示す選択信号が出力されるので、被測定トランジスタＤＵＴのドレイン端子はドレインストレス線ＤＶＳと、ソース端子はソースストレス線ＳＶＳと、ゲート端子はゲートストレス線ＧＶＳと、それぞれ接続状態とされる。
【００６４】
このような状態で、外部の電源供給装置からドレイン電源端子ＤＦＰ（主ドレインフォース線ＤＦ）にドレイン電圧ＶＤを供給し、ソース電源端子ＳＦＰ（主ソースフォース線ＳＦ）にソース電圧ＶＳを供給し、ゲート電源端子ＧＦＰ（主ゲートフォース線ＧＦ）にゲート電圧ＶＧを供給することで評価セルＣ１１の被測定トランジスタＤＵＴを駆動させる。この時、外部の電圧測定器によって、ドレインセンス端子ＤＳＰ（主ドレインセンス線ＤＳ）の電圧を測定すると共にソースセンス端子ＳＳＰ（主ソースセンス線ＳＳ）の電圧、ゲートセンス端子ＧＳＰ（主ゲートセンス線ＧＳ）の電圧を測定することにより、被測定トランジスタＤＵＴのドレイン端子電圧、ソース端子電圧及びゲート端子電圧を監視し、各端子電圧が所望の電圧になるように電源供給装置から供給するドレイン電圧ＶＤ、ソース電圧ＶＳ及びゲート電圧ＶＧを調整する。
【００６５】
例えば、ドレイン電圧ＶＤ及びソース電圧ＶＳを固定し、ゲート電圧ＶＧを所望の範囲で振った場合のドレイン−ソース間に流れる電流を測定することにより、被測定トランジスタＤＵＴの特性評価を行う。なお、ドレイン電流またはソース電流を測定するためには、ドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に電流計を接続すれば良い。
【００６６】
一方、外部の電源供給装置からドレインストレス端子ＤＶＳＰ（ドレインストレス線ＤＶＳ）にドレインストレス電圧を供給し、ソースストレス端子ＳＶＳＰ（ソースストレス線ＳＶＳ）にソースストレス電圧を供給し、ゲートストレス端子ＧＶＳＰ（ゲートストレス線ＧＶＳ）にゲートストレス電圧を供給することで、（１６ｋ−１）個の評価セルＣ２１〜Ｃｎｍの被測定トランジスタＤＵＴをストレス印加状態とする。
【００６７】
このように、評価セルＣ１１が選択されて被測定トランジスタＤＵＴの特性評価が行われている間、他の評価セルＣ２１〜Ｃｎｍにおける第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となる。しかし、第７のトランジスタＴ７〜第９のトランジスタＴ９の全てはオン状態にあるため、Ｃ２１〜Ｃｎｍにおける被測定トランジスタＤＵＴは、ドレイン端子がドレインストレス線ＤＶＳと、ソース端子がソースストレス線ＳＶＳと、ゲート端子がゲートストレス線ＧＶＳと、各々電気的に接続されている状態となる。すなわち、評価セルＣ１１の被測定トランジスタＤＵＴを評価中に、残りの（１６ｋ−１個）の評価セルＣ２１〜Ｃｎｍの被測定トランジスタＤＵＴには、ストレス電圧が印加されている状態となっている。
【００６８】
続いて、図３〜図８を参照して、本実施形態に係る半導体装置の構成について詳細に説明する。
図３は、列選択線Ｙ１〜ＹｍにＹセレクト信号ＹＳ１〜ＹＳｍを供給し、行選択線Ｘ１〜ＸｎにＸセレクト信号ＸＳ１〜ＸＳｎを供給する回路の全体回路図である。この図３に示すように、本実施形態に係る半導体装置は、Ｘセレクト信号及びＹセレクト信号を供給するための回路として、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えている。なお、図３では、ｎ＝ｍ＝１２８の場合を想定している。また、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹは、本発明における選択信号供給回路を構成するものである。
【００６９】
セルテスト回路２０は、セレクタ制御信号ＳＥＬＣＯＮＴ（選択制御信号）、クロック信号ＣＬＫ（クロック信号）、７ビットのＹアドレス信号ＡＹ０〜ＡＹ６（列アドレス信号）、７ビットのＸアドレス信号ＡＸ０〜ＡＸ６（行アドレス信号）、テスト信号ＴＥＳＴ０及びＴＥＳＴ１（２つのテスト信号）を入力とする。そして、これら各信号を基にＸアドレスデコード信号ＡＸＤＥＣ０〜６及びＡＸＤＥＣＢ０〜６を生成して、Ｘセレクト用プリデコーダＰＤＸに対して出力する。また、Ｙアドレスデコード信号ＡＹＤＥＣ０〜６及びＡＹＤＥＣＢ０〜６を生成して、Ｙセレクト用プリデコーダＰＤＹに対して出力する。
【００７０】
なお、以下、７ビットのアドレス信号であるＹアドレス信号ＡＹ０〜ＡＹ６を統合して、Ｙアドレス信号ＡＹ＜６：０＞と表わし、同様に、Ｘアドレス信号ＡＸ０〜ＡＸ６を、Ｘアドレス信号ＡＸ＜６：０＞と表わす。また、Ｙアドレスデコード信号ＡＹＤＥＣ０〜６をＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞、Ｙアドレスデコード信号ＡＹＤＥＣＢ０〜６をＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞と表わし、同様に、Ｘアドレスデコード信号ＡＸＤＥＣ０〜６をＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞、Ｘアドレスデコード信号ＡＸＤＥＣＢ０〜６をＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞と表わす。
【００７１】
また、以下の説明においては、Ｙアドレス信号ＡＹ＜６：０＞の全ての論理レベルが「０」の場合、すなわち、ＡＹ６を最上位ビット（Most Significant Bit：以下ＭＳＢとする）、ＡＹ０を最下位ビット（Least Significant Bit：以下ＬＳＢとする）として、ＡＹ＜６：０＞の論理レベルが「０００００００」のとき、これを１６進数でＡＹ＜６：０＞＝「００ｈ」と表わすものとする。例えば、ＡＹ＜６：０＞の論理レベルが「１１１１１１１」のときは「７Ｆｈ」となる。Ｘアドレス信号ＡＸ＜６：０＞、Ｙアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞、Ｙアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞、Ｘアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞についても、Ｙアドレス信号ＡＹ＜６：０＞と同様に、「００ｈ」の様に表わすものとする。
【００７２】
図４は、セルテスト回路２０の内部回路構成図である。この図４に示すように、セルテスト回路２０は、１４個のデコード信号出力回路ＤＣ（デコード信号出力回路ＤＣ０〜ＤＣ１３）、１４個のセレクタ回路ＳＴ（セレクタ回路ＳＴ０〜ＳＴ１３）、カウンタ回路ＣＴ、カウンタ制御回路ＣＴＭＳ及びセルテスト回路２０に入力されるセレクタ制御信号ＳＥＬＣＯＮＴ、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞の各々を論理反転する複数の論理反転回路から構成されている。
また、セルテスト回路２０を構成する、これらの回路について更に詳細に説明するため、カウンタ回路ＣＴについては図５に、カウンタ制御回路ＣＴＭＳについては図６に、デコード信号出力回路ＤＣ及びセレクタ回路ＳＴについては図７に、それぞれ回路構成を示している。以下、各図にもとづいて、セルテスト回路２０の回路構成について説明する。
【００７３】
まず、図４におけるカウンタ回路ＣＴの回路構成について説明する。
図４に示すカウンタ回路ＣＴは、カウンタ制御回路ＣＴＭＳから入力されるカウンタモード設定信号ＡＤＲＣＮＴＭ、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨ及びカウンタアドレス初期化信号ＡＤＲＩＮＩＴ、セルテスト回路２０に入力されるクロック信号ＣＬＫ、同じくセルテスト回路２０に入力されるＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞の論理反転信号を入力とし、カウンタアドレス信号ＣＡ０〜１３をセレクタ回路ＳＴ０〜１３に対して出力する。以下、１４ビットのカウンタアドレス信号ＣＡ０〜１３を、カウンタアドレス信号ＣＡ＜１３：０＞と表わす。なお、カウンタアドレス信号ＣＡ＜１３：０＞のうち、カウンタアドレス信号ＣＡ＜６：０＞はＹアドレス信号ＡＹ＜６：０＞と、カウンタアドレス信号ＣＡ＜１３：７＞はＸアドレス信号ＡＸ＜６：０＞と対応関係にある。また、以下、カウンタアドレス信号ＣＡ＜１３：０＞の論理反転信号をカウンタアドレス信号ＣＡＢ＜１３：０＞、Ｙアドレス信号ＡＹ＜６：０＞の論理反転信号をＹアドレス信号ＡＹＢ＜６：０＞、Ｘアドレス信号ＡＸ＜６：０＞の論理反転信号をＸアドレス信号ＡＸＢ＜６：０＞とする。
【００７４】
なお、以下の説明においては、カウンタアドレス信号ＣＡ＜１３：０＞の全ての論理レベルが「０」の場合、すなわち、カウンタアドレス信号ＣＡ１３をＭＳＢ、カウンタアドレス信号ＣＡ０をＬＳＢとして、ＣＡ＜１３：０＞の論理レベルが「００００００００００００００」のとき、これを１６進数でＣＡ＜１３：０＞＝「００００ｈ」と表わすものとする。例えば、ＣＡ＜１３：０＞の論理レベルが「１１１１１１１１１１１１１１」のときは「３ＦＦＦｈ」となる。カウンタアドレス信号ＣＡＢ＜１３：０＞についても、カウンタアドレス信号ＣＡ＜１３：０＞と同様に「００００ｈ」の様に表わすものとし、Ｙアドレス信号ＡＹＢ＜６：０＞、Ｘアドレス信号ＡＸＢ＜６：０＞、カウンタアドレス信号ＣＡ＜６：０＞及びカウンタアドレス信号ＣＡ＜１３：７＞については、上述のＹアドレス信号ＡＹ＜６：０＞と同様に、「００ｈ」の様に表わすものとする。
【００７５】
カウンタ回路ＣＴは、カウント動作におけるカウンタ開始アドレスを、Ｙアドレス信号ＡＹＢ＜６：０＞及びＸアドレス信号ＡＸＢ＜６：０＞の論理レベルにより決定すべく、カウンタ制御回路ＣＴＭＳと接続される。そして、カウンタ制御回路ＣＴＭＳから入力されるカウンタモード設定信号ＡＤＲＣＮＴＭ、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨ、カウンタアドレス初期化信号ＡＤＲＩＮＩＴに基づいてカウント動作を行う。
【００７６】
図５は、カウンタ回路ＣＴの具体的な回路構成図であり、図６は、カウンタ回路ＣＴを制御する上述の各制御信号を生成するカウンタ制御回路ＣＴＭＳの具体的な回路構成図である。
図５に示すカウンタ回路ＣＴは、リセット端子付きＤ型フリップフロップＤＦｃ０〜１３、各々のＤ型フリップフロップのＤ端子及びＣＬＫ端子に接続されるセレクタ回路、各々のＤ型フリップフロップのＱＢ端子に接続される論理反転回路から構成されている。
カウンタ回路ＣＴは、カウント動作の際（各々のＤ型フリップフロップのＲＢ端子に入力されるカウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」の期間）、最初のクロック信号ＣＬＫの立ち上がりエッジに同期して、Ｙアドレス信号ＡＹＢ＜６：０＞及びＸアドレス信号ＡＸＢ＜６：０＞を取り込み、その論理レベルに応じたカウンタアドレス信号ＣＡ＜１３：０＞を出力する。そして、以降クロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタの値を１ずつ増やし、カウンタアドレス信号ＣＡ＜１３：０＞からなる１４ビットのアドレスを１ずつインクリメントしていく。
【００７７】
例えば、ＡＹ＜６：０＞＝ＡＸ＜６：０＞＝「００ｈ」の場合、カウンタアドレス信号ＣＡ＜１３：０＞＝「００００ｈ」となり、カウンタアドレスの開始アドレスは、「００００ｈ」となる。以降、カウンタアドレス信号ＣＡ＜１３：０＞は、カウンタモード設定信号ＡＤＲＣＮＴＭが「１」の間、クロック信号ＣＬＫの立ち上がりエッジに同期して、「０００１ｈ」から「３ＦＦＦｈ」までインクリメントされる。これは、ＡＹ＜６：０＞が「００ｈ」から「７Ｆｈ」まで１ずつ増え、Ｙアドレスが「７Ｆｈ」から「００ｈ」に戻る度に、Ｘアドレスが１ずつインクリメントされ、「００ｈ」から「７Ｆｈ」まで増えていくことに対応する。
【００７８】
このようなカウント動作を実現するため、カウンタ制御回路ＣＴＭＳは、カウンタモード設定信号ＡＤＲＣＮＴＭ等の制御信号を、図６に示す回路構成で生成する。
図６（ａ）に示すカウンタ制御回路ＣＴＭＳは、リセット端子（ＲＢ端子）付きＤ型フリップフロップＤＦｃｓ１〜２、各Ｄ型フリップフロップのＲＢ端子及びＱＢ端子に接続される論理反転回路等の論理回路から構成されている。
カウンタ制御回路ＣＴＭＳは、セレクタ制御信号ＳＥＬＣＯＮＴ、テスト信号ＴＥＳＴ０、テスト信号ＴＥＳＴ１及びクロック信号ＣＬＫが入力され、カウンタモード設定信号ＡＤＲＣＮＴＭ、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨ、カウンタアドレス初期化信号ＡＤＲＩＮＩＴをカウンタ回路ＣＴに対して出力する。
【００７９】
図６（ｂ）は、カウンタ制御回路ＣＴＭＳの動作タイミングチャートである。以下、図６（ａ）に示すカウンタ制御回路ＣＴＭＳの動作を、図６（ｂ）に示すタイミングチャートを用いて説明する。
時刻ｔｃｓ１以前において、例えば、セレクタ制御信号ＳＥＬＣＯＮＴ、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の全ての論理レベルが「０」の場合、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルは「０」、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「０」である。Ｄ型フリップフロップＤＦｃｓ１は、ＲＢ端子に入力されるカウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「０」であるので、ＱＢ端子（ノードＡとする）の論理レベルを強制的に「１」に保持している。また、Ｄ型フリップフロップＤＦｃｓ２も、ＲＢ端子に入力されるカウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルが「０」であるので、ＱＢ端子（ノードＢとする）の論理レベルを強制的に「１」に保持している。なお、この期間においては、Ｄ型フリップフロップＤＦｃｓ１〜２は、各ＲＢ端子の論理レベルが「０」であるので、入力クロック信号ＣＬＫが入力されても、カウンタ制御回路ＣＴＭＳの各ノード及び出力信号の論理レベルに変化はない。
【００８０】
時刻ｔｃｓ１において、例えばセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」に遷移すると、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」に遷移する。しかし、クロック信号ＣＬＫはまだ入力しないので、ノードＡの論理レベルは「１」に保持され、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「０」のままである。また、Ｄ型フリップフロップＤＦｃｓ２のノードＢの論理レベルは「１」に保持されているので、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」に遷移したことにより、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「１」に遷移する。
【００８１】
時刻ｔｃｓ２において、クロック信号ＣＬＫの論理レベルが「１」に遷移すると、Ｄ型フリップフロップＤＦｃｓ１は、Ｄ端子から「１」を取り込み、ＱＢ端子（ノードＡ）を「０」にする。これにより、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「１」に遷移する。しかし、Ｄ型フリップフロップＤＦｃｓ２は、ＣＬＫ端子の論理レベルが「０」であるので、ＱＢ端子（ノードＢ）の論理レベルを「１」に保持している。
時刻ｔｃｓ３において、クロック信号ＣＬＫの論理レベルが「０」に遷移すると、Ｄ型フリップフロップＤＦｃｓ２は、Ｄ端子から「１」を取り込み、ノードＢの論理レベルを「０」にする。これにより、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「０」に遷移する。その後は、クロック信号ＣＬＫが入力されても、Ｄ端子の論理レベルが「１」に固定されているので、ノードＡ及びノードＢの論理レベルは「０」のまま保持され、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「１」、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「０」のまま保持される。
【００８２】
時刻ｔｃｓ４において、例えば、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」の状態で、テスト信号ＴＥＳＴ０の論理レベルが「１」に遷移すると、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「０」に遷移する。Ｄ型フリップフロップＤＦｃｓ１は、カウンタモード設定信号ＡＤＲＣＮＴＭが入力されるＲＢ端子の論理レベルが「０」になるので、ノードＡの論理レベルを「１」に遷移させ、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルを「０」に遷移させる。また、Ｄ型フリップフロップＤＦｃｓ２も、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨが入力されるＲＢ端子の論理レベルが「０」となるので、ノードＢの論理レベルを「１」に遷移させる。以降、クロック信号ＣＬＫが入力されても、Ｄ型フリップフロップＤＦｃｓ１のＤ端子の論理レベル、ノードＡの論理レベル、Ｄ型フリップフロップＤＦｃｓ２のＤ端子の論理レベル及びノードＢの論理レベルは「１」であるので、カウンタ制御回路ＣＴＭＳの各ノード及び出力信号の論理レベルに変化はない。
【００８３】
時刻ｔｃｓ５において、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」の状態で、例えばテスト信号ＴＥＳＴ０の論理レベルが「０」に遷移すると、時刻ｔｃｓ１と同じく、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」に遷移する。このとき、クロック信号ＣＬＫの論理レベルは「１」であるが、このクロック信号ＣＬＫの立ち上がりのとき、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルは「０」であったので、Ｄ型フリップフロップＤＦｃｓ１のノードＡ及びＤ型フリップフロップＤＦｃｓ２のノードＢの論理レベルはいずれも「１」に保持されている。また、ノードＢの論理レベルが「１」であるので、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「１」に遷移する。
時刻ｔｃｓ６において、クロック信号ＣＬＫが立ち上がり、続いて時刻ｔｃｓ７において立下ることで、時刻ｔｃｓ２及びｔｃｓ３のときと同じく、時刻ｔｃｓ６においてカウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「１」に遷移され、時刻ｔｃｓ７においてカウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルが「０」に遷移される。
【００８４】
このように、カウンタ制御回路ＣＴＭＳは、セレクタ制御信号ＳＥＬＣＯＮＴ、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の論理レベルの組合せにより、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」になると、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルを「１」に遷移させる。また、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」の状態で、クロック信号ＣＬＫが入力されると、その最初のクロック信号ＣＬＫの立ち下がりに同期して、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルを「０」に遷移させる。
【００８５】
また、カウンタ制御回路ＣＴＭＳは、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」の状態で、クロック信号ＣＬＫが入力されると、その最初のクロック信号ＣＬＫの立ち上がりに同期して、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルを「１」に遷移させる。また、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「０」に遷移すると、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルを「０」に遷移させる。
【００８６】
図５に示すカウンタ回路ＣＴは、入力されるカウンタモード設定信号ＡＤＲＣＮＴＭ等の制御信号を生成するカウンタ制御回路ＣＴＭＳの論理構成を以上のような構成としたので、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルに応じて、以下のカウント動作を行う。
カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」になる以前において（図６（ｂ）の時刻ｔｃｓ１以前に相当する）、カウンタモード設定信号ＡＤＲＣＮＴＭが入力されるＤ型フリップフロップＤＦｃ０〜１３の各ＲＢ端子の論理レベルは「０」であるので、各ＱＢ端子の論理レベルは、全て「１」、すなわち、カウンタアドレス信号ＣＡＢ＜１３：０＞＝「３ＦＦＦｈ」である。これにより、カウンタアドレス信号ＣＡ＜１３：０＞＝「００００ｈ」である。
【００８７】
カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」になると（図６（ｂ）の時刻ｔｃｓ１に相当する）、Ｄ型フリップフロップＤＦｃ０〜１３の各ＲＢ端子の論理レベルは「１」となるので、カウンタ回路ＣＴは、カウント動作に移行する。また、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルが「１」となることで、Ｄ端子に接続された各セレクタ回路は、Ｙアドレス信号ＡＹＢ＜６：０＞及びＸアドレス信号ＡＸＢ＜６：０＞をＤ端子へ出力する。また、ＣＬＫ端子に接続されたセレクタ回路は、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨをＣＬＫ端子へ出力する。ただし、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「０」であるので、各ＱＢ端子の論理レベルは全て「１」、すなわち、カウンタアドレス信号ＣＡＢ＜１３：０＞＝「３ＦＦＦｈ」である。
【００８８】
最初のクロック信号ＣＬＫが入力されると（図６（ｂ）の時刻ｔｃｓ２に相当する）、カウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「１」となり、Ｄ型フリップフロップＤＦｃ０〜１３は、各Ｄ端子からＹアドレス信号ＡＹＢ＜６：０＞及びＸアドレス信号ＡＸＢ＜６：０＞を取り込み、ＱＢ端子の論理レベルを遷移させる。例えば、ＡＹ＜６：０＞＝「０２ｈ」、ＡＸ＜６：０＞＝「００ｈ」であるとすると、Ｄ型フリップフロップＤＦｃ１のＱＢ端子の論理レベルのみ「０」となり、他のＤ型フリップフロップのＱＢ端子の論理レベルは、全て「１」となる。すなわち、ＣＡＢ＜１３：０＞＝「３ＦＦＤｈ」である。これにより、カウンタアドレス信号ＣＡ＜１３：０＞は、「０００２ｈ」となる。すなわち、セルテスト回路に入力されるアドレス信号の論理レベルに応じて、カウント動作における開始アドレスが設定される。
【００８９】
最初のクロック信号ＣＬＫが立ち下がると（図６（ｂ）の時刻ｔｃｓ３に相当する）、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「０」となり、各Ｄ型フリップフロップのＤ端子はアドレス信号とは電気的に非接続にされ、各ＱＢ端子と電気的に接続される。また、Ｄ型フリップフロップＤＦｃ０のＣＬＫ端子には、クロック信号ＣＬＫが入力され、その他のＤ型フリップフロップのＣＬＫ端子は、前段のＤ型フリップフロップのＱＢ端子と電気的に接続される。なお、カウンタアドレス信号ＣＡ＜１３：０＞は、「０００２ｈ」のままである。
【００９０】
以降、カウンタ回路ＣＴは、クロック信号ＣＬＫの立ち上がりに同期してカウント動作を進める。すなわち、カウンタ回路ＣＴは、カウンタアドレス信号ＣＡ＜１３：０＞を、「０００２ｈ」を開始アドレスとして、１ビットずつインクリメントし、「０００３ｈ」、「０００４ｈ」と、クロック信号ＣＬＫが入力されるたびにインクリメントされたカウンタアドレス信号ＣＡ＜１３：０＞を生成し、セレクタ回路ＳＴ０〜ＳＴ１３に対して出力する。
カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「０」になると（図６（ｂ）の時刻ｔｃｓ４に相当する）、カウンタモード設定信号ＡＤＲＣＮＴＭが入力されるＤ型フリップフロップＤＦｃ０〜１３の各ＲＢ端子の論理レベルは全て「０」となるので、各ＱＢ端子の論理レベルは全て「１」、すなわち、カウンタアドレス信号ＣＡＢ＜１３：０＞は「３ＦＦＦｈ」となる。これにより、カウンタアドレス信号ＣＡ＜１３：０＞は、「００００ｈ」へとリセットされる。
【００９１】
このように、カウンタ回路ＣＴは、カウント動作の際（カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「１」の期間）、最初のクロック信号ＣＬＫの立ち上がりエッジに同期して、Ｙアドレス信号ＡＹＢ＜６：０＞及びＸアドレス信号ＡＸＢ＜６：０＞を取り込み、その論理レベルに応じたカウンタアドレス信号ＣＡ＜１３：０＞を出力する。そして、以降クロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタの値を１ずつ増やし、カウンタアドレス信号ＣＡ＜１３：０＞からなる１４ビットのアドレスを１ずつインクリメントしていく。また、カウンタ回路ＣＴは、図４に示すように、カウンタアドレス信号ＣＡ＜１３：０＞をセレクタ回路ＳＴ０〜１３に対して出力する。
【００９２】
次に、図４におけるセレクタ回路ＳＴ０〜ＳＴ１３について、図７（ａ）を用いて説明する。
図７（ａ）に示すセレクタ回路ＳＴは、セレクタ回路ＳＴ０〜ＳＴ１３と同一の回路構成を示している。セレクタ回路ＳＴは、図７（ａ）に示すように論理反転回路及びＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタから構成される。
セレクタ回路ＳＴは、セレクタ制御信号ＳＥＬＣＯＮＴの論理反転信号であるＳＥＬ信号と、カウンタアドレス信号ＣＡ（カウンタアドレス信号ＣＡ＜１３：０＞のいずれか１ビット）と、Ｘアドレス信号ＡＸ又はＹアドレス信号ＡＹ（カウンタアドレス信号ＣＡ＜１３：０＞のいずれか１ビットに対応する、Ｘアドレス信号＜６：０＞又はＹアドレス信号＜６：０＞のいずれか１ビット）とを入力とし、ＳＥＬ信号の論理レベルに応じてカウンタアドレス信号ＣＡと、Ｘアドレス信号ＡＸ又はＹアドレス信号ＡＹのいずれか一方を選択的に、アドレス信号ＡＴＥＳＴとしてデコード信号出力回路ＤＣに対して出力する。
【００９３】
具体的には、ＳＥＬ信号の論理レベルが「０」（つまりセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」）の場合に、カウンタアドレス信号ＣＡを出力し、ＳＥＬ信号の論理レベルが「１」（つまりセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「０」）の場合に、Ｘアドレス信号ＡＸ又はＹアドレス信号ＡＹを出力する。すなわち、セレクタ回路ＳＴは、セレクタ制御信号ＳＥＬＣＯＮＴ（選択制御信号）の状態に応じて、Ｘアドレス信号ＡＸ又はＹアドレス信号ＡＹ（第１のアドレスモード）と、カウンタアドレス信号（第２のアドレスモード）を切り替えて、デコード信号出力回路ＤＣに対して出力する。
【００９４】
次に、図４におけるデコード信号出力回路ＤＣ０〜ＤＣ１３について図７（ｂ）を用いて説明する。
図７（ｂ）に示すデコード信号出力回路ＤＣは、デコード信号出力回路ＤＣ０〜ＤＣ１３と同一の回路構成を示す。
デコード信号出力回路ＤＣは、図７（ｂ）に示すように論理反転回路及び否定論理積回路から構成され、上述のセレクタ回路ＳＴの出力信号ＡＴＥＳＴと、テスト信号ＴＥＳＴ０の論理反転信号ＴＥＳＴＢ０と、テスト信号ＴＥＳＴ１の論理反転信号ＴＥＳＴＢ１が入力される。
【００９５】
デコード信号出力回路ＤＣは、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号の両方の論理レベルが「１」の場合（つまりテスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方の論理レベルが「０」の場合）、セレクタ回路ＳＴの出力信号ＡＴＥＳＴと同じ論理レベルの信号であるアドレスデコード信号ＡＤＥＣ、その論理反転信号であるアドレスデコード信号ＡＤＥＣＢを出力する。
【００９６】
また、デコード信号出力回路ＤＣは、ＴＥＳＴＢ０の論理レベルが「０」（テスト信号ＴＥＳＴ０の論理レベルが「１」）且つＴＥＳＴＢ１の論理レベルが「１」（テスト信号ＴＥＳＴ１の論理レベルが「０」）の場合、論理レベルが「０」のアドレスデコード信号ＡＤＥＣ及びＡＤＥＣＢを出力する。
さらに、デコード信号出力回路ＤＣは、ＴＥＳＴＢ０の論理レベルに関係なく（テスト信号ＴＥＳＴ０のレベルに関係なく）、ＴＥＳＴＢ１の論理レベルが「０」（テスト信号ＴＥＳＴ１の論理レベルが「１」）の場合、論理レベルが「１」のアドレスデコード信号ＡＤＥＣ及びＡＤＥＣＢを出力する。
【００９７】
デコード信号出力回路ＤＣ及びセレクタ回路ＳＴを以上の様な回路構成とすることで、図４に示すデコード信号出力回路ＤＣ０は、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」であって、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方の論理レベルが「０」の場合、Ｙアドレス信号ＡＹ０と同じ論理レベルの信号であるＹアドレスデコード信号ＡＹＤＥＣ０を出力すると共に、その論理反転信号であるＹアドレスデコード信号ＡＹＤＥＣＢ０を出力する。
また、デコード信号出力回路ＤＣ０は、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「０」であって、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方の論理レベルが「０」の場合、カウンタ回路ＣＴが出力するカウンタアドレス信号ＣＡ０と同じ論理レベルの信号であるＹアドレスデコード信号ＡＹＤＥＣ０を出力すると共に、その論理反転信号であるＹアドレスデコード信号ＡＹＤＥＣＢ０を出力する。
【００９８】
一方、デコード信号出力回路ＤＣ０は、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルに関わらず、テスト信号ＴＥＳＴ０が「１」且つテスト信号ＴＥＳＴ１の論理レベルが「０」の場合、論理レベルが「０」のアドレスデコード信号ＡＹＤＥＣ０及びＡＹＤＥＣＢ０を出力する。
さらに、デコード信号出力回路ＤＣ０は、セレクタ制御信号ＳＥＬＣＯＮＴ及びテスト信号ＴＥＳＴ０の論理レベルに関係なく、テスト信号ＴＥＳＴ１の論理レベルが「１」の場合、論理レベルが「１」のアドレスデコード信号ＡＹＤＥＣ０及びＡＹＤＥＣＢ０を出力する。
【００９９】
デコード信号出力回路ＤＣ１〜ＤＣ６も、同様に、それぞれセレクタ回路ＳＴ１〜ＳＴ６に接続され、Ｙアドレスデコード信号ＡＹＤＥＣ１〜６及びＡＹＤＥＣＢ１〜６を出力する。すなわち、例えば、デコード信号出力回路ＤＣ６は、セレクタ回路ＳＴ６の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、セレクタ制御信号ＳＥＬＣＯＮＴ、ＴＥＳＴ０信号及びＴＥＳＴ１信号の論理レベルに応じて、Ｙアドレスデコード信号ＡＹＤＥＣ６及びＹアドレスデコード信号ＡＹＤＥＣＢ６を出力する。
【０１００】
また、Ｘアドレスデコード信号を出力するデコード信号出力回路ＤＣ７〜ＤＣ１３も、同様に、それぞれセレクタ回路ＳＴ７〜ＳＴ１３に接続され、Ｘアドレスデコード信号ＡＸＤＥＣ０〜６及びＡＸＤＥＣＢ０〜６を出力する。すなわち、例えば、デコード信号出力回路ＤＣ１３は、セレクタ回路ＳＴ１３の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、セレクタ制御信号ＳＥＬＣＯＮＴ、ＴＥＳＴ０信号及びＴＥＳＴ１信号の論理レベルに応じて、Ｘアドレスデコード信号ＡＸＤＥＣ６及びＸアドレスデコード信号ＡＸＤＥＣＢ６を出力する。
【０１０１】
以上がセルテスト回路２０の説明であり、以下では図３に戻って説明を続ける。
Ｙセレクト用プリデコーダＰＤＹは、セルテスト回路２０から入力されるＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＡＹＤＥＣＢ＜６：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＹセレクト用メインデコーダＭＤＹに出力する。Ｙセレクト用メインデコーダＭＤＹは、Ｙセレクト用プリデコーダＰＤＹから入力されるプリデコード信号を基にＹセレクト信号ＹＳ１〜ＹＳｍ（ｍ＝１２８）を生成して列選択線Ｙ１〜Ｙｍに供給する。
【０１０２】
Ｘセレクト用プリデコーダＰＤＸは、セルテスト回路２０から入力されるＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＸセレクト用メインデコーダＭＤＸに出力する。Ｘセレクト用メインデコーダＭＤＸは、Ｘセレクト用プリデコーダＰＤＸから入力されるプリデコード信号を基にＸセレクト信号ＸＳ１〜ＸＳｎ（ｎ＝１２８）を生成して行選択線Ｘ１〜Ｘｎに供給する。
【０１０３】
以上のように構成される半導体装置の入力信号と出力信号との関係を表す真理値表を図８に示す。なお、図８において「Ｘ」は「Ｉｎｖａｌｉｄ」、すなわち、論理レベルが「０」でも「１」でも当該動作モードに関係しないことを示す。
この図８に示すように、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方の論理レベルが「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「０」の場合（図中Ｎｏ．１で示す）、半導体装置は、通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）状態となる。そして、入力されるＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞と同じ論理レベルの信号であるＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力すると共に、その論理反転信号であるＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。例えば、ＡＹ＜６：０＞＝「０２ｈ」、ＡＸ＜６：０＞＝「００ｈ」であるとすると、ＡＹＤＥＣ＜６：０＞＝「０２ｈ」、ＡＸＤＥＣ＜６：０＞＝「００ｈ」、ＡＹＤＥＣＢ＜６：０＞＝「７Ｄｈ」、ＡＸＤＥＣＢ＜６：０＞＝「７Ｆｈ」を出力する。
【０１０４】
また、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方の論理レベルが「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」の場合、半導体装置は、通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）状態となる。そして、カウンタ回路ＣＴが出力するカウンタアドレス信号ＣＡ＜６：０＞と同じ論理レベルの信号であるＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞を出力すると共に、その論理反転信号であるＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞を出力する。また、カウンタ回路ＣＴが出力するカウンタアドレス信号ＣＡ＜１３：７＞と同じ論理レベルの信号であるＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力すると共に、その論理反転信号であるＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。
【０１０５】
なお、カウンタアクセスにおいては、上述のように、クロック信号ＣＬＫの最初の立ち上がりで取り込んだＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞の論理レベルを、カウンタアドレス信号ＣＡ＜６：０＞及びカウンタアドレス信号ＣＡ＜１３：７＞の論理レベルとする（図中Ｎｏ．２−１で示す開始アドレスの設定）。そして、以降クロック信号ＣＬＫの立ち上がりに同期して、カウンタアドレス信号ＣＡ＜１３：０＞を１ビットずつインクリメントしていく（図中Ｎｏ．２−２で示す）。例えば、クロック信号ＣＬＫの最初の立ち上がりにおいてＡＹ＜６：０＞＝「０４ｈ」、ＡＸ＜６：０＞＝「０２ｈ」であるとすると、ＣＡ＜６：０＞＝「０４ｈ」、ＣＡ＜１３：７＞＝「０２ｈ」であり、ＡＹＤＥＣ＜６：０＞＝「０４ｈ」、ＡＸＤＥＣ＜６：０＞＝「０２ｈ」、ＡＹＤＥＣＢ＜６：０＞＝「７Ｂｈ」、ＡＸＤＥＣＢ＜６：０＞＝「７Ｄｈ」を出力する。そして、以降クロック信号ＣＬＫが入力されると、ＣＡ＜６：０＞＝「０５ｈ」、「０６ｈ」、「０７ｈ」とカウンタアドレス信号ＣＡをＬＳＢから１ビットずつインクリメントし、ＡＹＤＥＣ＜６：０＞を「０５ｈ」、「０６ｈ」、「０７ｈ」と、ＡＹＤＥＣＢ＜６：０＞を「７Ａｈ」、「７９ｈ」、「７８ｈ」と変化させる。
【０１０６】
また、セレクタ制御信号ＳＥＬＣＯＮＴ及びテスト信号ＴＥＳＴ０の論理レベルに関係なく、ＴＥＳＴ１の論理レベルが「１」の場合（図中Ｎｏ．３で示す）、半導体装置は、テストモード（ＤＵＴ全選択モード：第２のテストモード）状態となる。そして、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞、Ｙアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞、Ｘアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞の論理レベルは全て「１」となる。すなわち、ＡＹＤＥＣ＜６：０＞＝ＡＹＤＥＣＢ＜６：０＞＝ＡＸＤＥＣ＜６：０＞＝ＡＸＤＥＣＢ＜６：０＞＝「７Ｆｈ」となる。
【０１０７】
また、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルに関係なく、テスト信号ＴＥＳＴ０の論理が「１」且つＴＥＳＴ１の論理が「０」の場合（図中Ｎｏ．４で示す）、半導体装置は、テストモード（ＤＵＴ全非選択モード：第１のテストモード）状態となる。そして、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞、Ｙアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞、Ｘアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞の論理レベルは全て「０」となる。すなわち、ＡＹＤＥＣ＜６：０＞＝ＡＹＤＥＣＢ＜６：０＞＝ＡＸＤＥＣ＜６：０＞＝ＡＸＤＥＣＢ＜６：０＞＝「００ｈ」となる。
【０１０８】
続いて、上記のようにセルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えた半導体装置の動作及び被測定トランジスタＤＵＴの評価方法について、図９〜図１３を用いて説明する。
図９は、本実施形態における半導体装置が、通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）から、テストモード（ＤＵＴ全非選択モード：第１のテストモード）へ移行し、その後、再び通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【０１０９】
また、図１０は、本実施形態における半導体装置が、通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）と、テストモード（ＤＵＴ全非選択モード：第１のテストモード）の間を移行する場合の各信号の時間的関係を表すタイミングチャートである。
図１１は、本実施形態における半導体装置が、テストモード（ＤＵＴ全非選択モード：第１のテストモード）後の通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）から、通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【０１１０】
また、図１２は、本実施形態における半導体装置が、通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）からテストモード（ＤＵＴ全非選択モード：第１のテストモード）へ移行し、その後、再び通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【０１１１】
図１３は、各モードにおける被測定トランジスタＤＵＴのバイアス状態を表したものであり、図８に示した真理値表における各モードに対応する。図中、通常評価モード（ランダムアクセス及びカウンタアクセス）においては、任意の評価セルの被測定トランジスタＤＵＴのトランジスタ特性を評価でき、その他の評価セルの被測定トランジスタＤＵＴにはストレス電圧を印加できる。また、ＤＵＴ全非選択（第１のテストモード）においては、すべての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加できる。これらについて、モード間の移行も含めて以下に詳述する。
【０１１２】
図９においては、主ドレインフォース線ＤＦに０．９５Ｖ、主ソースフォース線ＳＦに１．０Ｖ、主ゲートフォース線ＧＦに０．６Ｖ、ドレインストレス線ＤＶＳ及びソースストレス線ＳＶＳに３．０Ｖ、ゲートストレス線ＧＶＳに０Ｖを供給する場合を表している。また、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞は、上述の通り、１６進法でそれぞれアドレスを表している。
【０１１３】
また、説明の都合上、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「００ｈ」で選ばれる評価セルを評価セルＡ０とし、評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧をＶＤ（Ａ０）、ソース端子電圧をＶＳ（Ａ０）、ゲート端子電圧をＶＧ（Ａ０）と表している。同様に、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「０１ｈ」で選ばれる評価セルを評価セルＡ１とし、評価セルＡ１の被測定トランジスタＤＵＴのドレイン端子電圧をＶＤ（Ａ１）、ソース端子電圧をＶＳ（Ａ１）、ゲート端子電圧をＶＧ（Ａ１）と表している。また、ＡＹ＜６：０＞＝「７Ｆｈ」かつＡＸ＜６：０＞＝「７Ｆｈ」で選ばれる評価セルを評価セルＡ２とし、評価セルＡ２の被測定トランジスタＤＵＴのドレイン端子電圧をＶＤ（Ａ２）、ソース端子電圧をＶＳ（Ａ２）、ゲート端子電圧をＶＧ（Ａ２）と表している。
【０１１４】
図１３に示すように、通常評価モードにおける選択された評価セルの被測定トランジスタＤＵＴのバイアス状態は、ドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖであり、この状態でソース端子からドレイン端子へ流れる電流を測定評価する。また、テストモードにおける全ての評価セルの被測定トランジスタＤＵＴのバイアス状態は、ドレイン端子電圧ＶＤ及びソース端子電圧は３．０Ｖ、ゲート端子電圧ＶＧは０Ｖであり、この状態はＮＢＴＩ試験におけるストレス電圧が印加されている状態である。
【０１１５】
図９に示すように、時刻ｔ１〜ｔ２及びｔ３〜ｔ４において、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方の論理レベルが「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「０」であるので、半導体装置は、通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）状態となる。そして、入力されるＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞と同じ論理レベルの信号であるＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力するとともに、その論理反転信号であるＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。
【０１１６】
すなわち、この場合、ユーザがＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を自由に設定することにより、所望のＸＹ座標（行及び列）に配置されている評価セルの被測定トランジスタＤＵＴを選択することができる（ランダムアクセス：通常評価モードにおける第１のアドレスモード）。
例えば、評価セルＡ０が時刻ｔ１において選択された場合、主ドレインフォース線ＤＦに０．９５Ｖ、主ソースフォース線ＳＦに１．０Ｖ、主ゲートフォース線ＧＦに０．６Ｖが供給されているので、評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ（Ａ０）は０．９５Ｖ、ソース端子電圧ＶＳ（Ａ０）は１．０Ｖ、ゲート端子電圧ＶＧ（Ａ０）は０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３においてランダムアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１１７】
一方、評価セルＡ０以外の（１６Ｋ−１）個の評価セルについては、選択回路１０のうち論理反転回路１０ｂの出力の論理レベルが「０」であるので、被測定トランジスタＤＵＴは、主ドレインフォース線ＤＦ、主ソースフォース線ＳＦ、主ゲートフォース線ＧＦに電気的に接続されない。
従って、上述の通りドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に接続された電流計により、評価セルＡ０のみの電流を測定できる。
【０１１８】
また、評価セルＡ０以外の（１６Ｋ−１）個の評価セルについては、選択回路１０のうちＮＡＮＤ回路１０ａの出力の論理レベルが「１」であり、ドレインストレス線ＤＶＳ及びソースストレス線ＳＶＳに３．０Ｖ、ゲートストレス線ＧＶＳに０Ｖが供給されているので、図に示す評価セルＡ１及びＡ２の様に、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなる。すなわち、被測定トランジスタＤＵＴは、ＮＢＴＩ試験におけるストレス電圧が印加されていることになる（図１３においてランダムアクセスモードにおける被測定トランジスタＤＵＴ以外のバイアス状態に相当する）。
【０１１９】
次に、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「０１ｈ」にアドレスが切り替わると、評価セルは評価セルＡ０から評価セルＡ１となり、評価セルＡ１の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ（Ａ１）は０．９５Ｖ、ソース端子電圧ＶＳ（Ａ１）は１．０Ｖ、ゲート端子電圧ＶＧ（Ａ１）は０．６Ｖとなり、被測定トランジスタＤＵＴのソース端子からドレイン端子へ電流が流れる。（図１３においてランダムアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
一方、評価セルＡ０は、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、ＮＢＴＩ試験におけるストレス電圧が印加されることになる（図１３においてランダムアクセスモードにおける被測定トランジスタＤＵＴ以外のバイアス状態に相当する）。
【０１２０】
このように、時刻ｔ１〜ｔ２の間において、ＡＹ＜６：０＞及びＡＸ＜６：０＞を、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「００ｈ」から、例えばＸアドレス信号ＡＸ０をＬＳＢ、Ｙアドレス信号ＡＹ６をＭＳＢとして１ビットずつ変化させていき、最後にアドレスをＡＹ＜６：０＞＝「７Ｆｈ」かつＡＸ＜６：０＞＝「７Ｆｈ」として評価セルＡ２の被測定トランジスタＤＵＴの電流を測定評価する。これにより、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全ての電流を測定評価できる。また、測定評価されている評価セル以外の（１６ｋ−１）個の評価セルの被測定トランジスタＤＵＴには、ＮＢＴＩ試験におけるストレス電圧が印加されている状態となる。
【０１２１】
次に、テストモード（時刻ｔ２〜ｔ３）において、時刻ｔ２にテスト信号ＴＥＳＴ０の論理レベルが「１」になると、セルテスト回路２０は、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及び「００ｈ」のＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力するとともに、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞及び「００ｈ」のＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。従って、全ての評価セルの選択回路１０のうちＮＡＮＤ回路１０ａの出力の論理レベルが「１」、論理反転回路１０ｂの出力の論理レベルが「０」となる。この場合、図に示す評価セルＡ０〜Ａ２の様に、全ての評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全てに、ＮＢＴＩ試験のストレス電圧が印加されることになる（図１３におけるＤＵＴ全非選択のバイアス状態に相当する）。
【０１２２】
次に、時刻ｔ３において、テスト信号ＴＥＳＴ０の論理レベルが「０」になると、テストモードは終了し、通常評価モードに移行する。通常評価モード（時刻ｔ３〜ｔ４）において、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を、先の時刻ｔ１〜ｔ２におけるアドレスと同じ順番で切り替えていくことで、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全てのドレイン電流を測定できる。また、時刻ｔ３〜ｔ４において、電流を測定評価しているＤＵＴ以外のＤＵＴは全てストレス電圧が印加された状態とすることができる。
【０１２３】
また、評価セルの被測定トランジスタＤＵＴに追加ストレスを加えることも可能である。一般にＰＭＯＳトランジスタのＮＢＴＩ試験においては、時間の経過とともにＰＭＯＳトランジスタの閾値電圧の絶対値が増大する（ドレイン電流は減少する）傾向にあることが知られており、閾値電圧がストレス時間の経過に従ってどのように変化していくかを評価する必要がある。本実施形態における半導体装置においては、次に説明するように、ストレス電圧印加後の測定評価のあと、更にストレス電圧を追加して印加することもできるので、閾値電圧とストレス時間の依存性を調査する評価も可能である。
【０１２４】
図１０は、テストモード後の通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）から再びテストモード（ＤＵＴ全非選択モード：第１のテストモード）へ移行し、その後再び通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）と移行する場合の各信号の時間的関係を表すタイミングチャートである。
【０１２５】
図１０においては、説明の便宜上、図９の説明に用いた評価セルＡ０及びＡ２の２ビットにアクセスする場合を示している。図１０において、セレクタ制御信号ＳＥＬＣＯＮＴ、テスト信号ＴＥＳＴ０及びテスト信号ＴＥＳＴ１の論理レベルが全て「０」である期間（時刻ｔ１〜ｔ３、時刻ｔ４〜ｔ６、時刻ｔ７〜ｔ９）において、セルテスト回路２０は通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）状態にある。そして、残りの期間、すなわちテスト信号ＴＥＳＴ０の論理レベルが「１」である期間（時刻ｔ３〜ｔ４、時刻ｔ６〜ｔ７）において、セルテスト回路２０はテストモード（ＤＵＴ全非選択モード：第１のテストモード）状態にある。
【０１２６】
例えば、評価セルＡ０を例にとると、時刻ｔ１〜ｔ２において、被測定トランジスタＤＵＴのストレス電圧印加前の初期特性を測定評価する。続く時刻ｔ２〜ｔ３において、評価セルＡ２の被測定トランジスタＤＵＴが測定評価されている間、評価セルＡ０にはストレス電圧が印加される。また、時刻ｔ３〜ｔ４においても、全評価セルの被測定トランジスタＤＵＴが全非選択モードにあるから、評価セルＡ０にはストレス電圧が印加される。従って、評価セルＡ０について、１回目のストレス時間（ｔ４−ｔ２）経過後、時刻ｔ４〜ｔ５において被測定トランジスタＤＵＴの１回目のストレス電圧印加後の特性を測定評価することになる。また、同様に、更に２回目のストレス時間（ｔ７−ｔ５）経過後、時刻ｔ７〜ｔ８において被測定トランジスタＤＵＴの２回目のストレス電圧印加後の特性を測定評価することになる。
【０１２７】
同様に、評価セルＡ２については、１回目のストレス時間が（ｔ５−ｔ３）、２回目のストレス時間が（ｔ８−ｔ６）となり、これら各々のストレス時間は、特性測定時間が評価セル毎に同一とすれば、評価セルＡ０の一回目及び２回目のストレス時間と同一時間とすることができる。また、テスト信号ＴＥＳＴ０の論理レベルが「１」にある時間（時刻ｔ３〜ｔ４及び時刻ｔ６〜７）の時間の設定はユーザが任意に行えるので、上述の１回目のストレス時間、２回目のストレス時間はユーザが任意に設定できる。従って、評価セルＡ０、Ａ２について、例えば横軸をストレス時間、縦軸を被測定トランジスタのソース・ドレイン間電流としたグラフを作成する場合、同一ストレス時間において評価セルＡ０、Ａ２についてプロットすることも可能となる。
【０１２８】
ここで、評価セル（ここでは評価セルＡ０、Ａ２の２ビット）、ストレス印加の回数（ここでは２回）、測定内容（ここでは電流測定）は例示である。従って、１６ｋ全ての評価セルについて、ストレス回数及び時間を変化させ評価することで、同一のストレス時間経過における、例えば閾値電圧特性の変化依存性を求めることも可能であり、１６ｋ個の中に異常な（他と比べてＮＢＴＩ試験における特性変動の大きい）被測定トランジスタＤＵＴがあるかどうかを探し出すことができる。
【０１２９】
また、上述の通常評価モードにおいては、ランダムアクセスによる測定評価の動作を説明したが、カウンタアクセス（通常評価モードにおける第２のアドレスモード）による測定評価を行うことができる。
図１１は、本実施形態における半導体装置が、テストモード後の通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）から、通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【０１３０】
時刻ｔ１〜ｔ２の期間においては、ＡＹ＜６：０＞＝「７Ｆｈ」かつＡＸ＜６：０＞＝「７Ｅｈ」の評価セルが選択され、図１１においては図示しないが、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、ランダムアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１３１】
また、時刻ｔ２〜ｔ３の期間においては、ＡＹ＜６：０＞＝「７Ｆｈ」かつＡＸ＜６：０＞＝「７Ｆｈ」の評価セルが選択され、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、ランダムアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
続いて、時刻ｔ３〜ｔ４の期間においては、全ての評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全てに、ＮＢＴＩ試験のストレス電圧が印加されることになる（図１３におけるＤＵＴ全非選択のバイアス状態に相当する）。
【０１３２】
ストレス印加後の時刻ｔ４〜ｔ５の期間においては、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「００ｈ」の評価セルが選択され、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、ランダムアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
続く時刻ｔ５〜ｔ６の期間においては、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「０１ｈ」の評価セルが選択され、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、ランダムアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１３３】
時刻ｔ６において、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルが「１」となると、図４におけるセレクタ制御信号ＳＥＬＣＯＮＴの論理反転信号であるＳＥＬ信号の論理レベルが「０」となり、セレクタ回路ＳＴ０〜ＳＴ１３は、カウンタアドレス信号ＣＡを選択的に、デコード信号出力回路ＤＣ０〜１３に対して出力する。
このとき、カウンタ回路ＣＴは、Ｄ型フリップフロップＤＦｃ０〜Ｄｆｃ１３のＲＢ端子に入力されるカウンタモード設定信号ＡＤＲＣＮＴＭ及び、Ｄ端子，ＣＬＫ端子に接続されたセレクタ回路の切替信号であるカウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルがいずれも「１」となる（上述の図６（ｂ）の時刻ｔｃｓ１またはｔｃｓ５に相当する）。これにより、カウンタ回路ＣＴは、カウント動作に移行するが、まだ、クロック信号ＣＬＫが入力されないので、ＱＢ端子の論理レベル（カウンタアドレス信号ＣＡＢ＜１３：０＞の論理レベル）は全て「１」である。すなわち、カウンタアドレス信号ＣＡＢ＜１３：０＞＝「３ＦＦＦｈ」である。従って、カウンタアドレス信号ＣＡ＜１３：０＞は、「００００ｈ」となり、セレクタ回路ＳＴ０〜ＳＴ１３は、デコード信号出力回路ＤＣ０〜１３に対して、全て論理レベルが「０」のカウンタアドレス信号ＣＡを出力する。
【０１３４】
これにより、セルテスト回路２０は、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞（ＡＹＤＥＣＢ＜６：０＞は「７Ｆｈ」）、「００ｈ」のＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞（ＡＸＤＥＣＢ＜６：０＞は「７Ｆｈ」）を出力し、評価セルＡ０が選択される。選択された評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、カウンタアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１３５】
時刻ｔ７において、最初のクロック信号ＣＬＫが入力されると、カウンタ回路ＣＴにおけるカウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「１」となり、Ｄ型フリップフロップＤＦｃ０〜１３は、各Ｄ端子からアドレス信号（Ｙアドレス信号ＡＹ０Ｂ〜ＡＹ６Ｂ、Ｘアドレス信号ＡＸ０Ｂ〜ＡＸ６Ｂ）を取り込み、ＱＢ端子の論理レベルを遷移させる（上述の図６（ｂ）の時刻ｔｃｓ２またはｔｃｓ６に相当する）。
図１１においては、Ｙアドレス信号＜６：０＞が「００ｈ」、Ｘアドレス信号が「０２ｈ」であるので、Ｄ型フリップフロップＤＦｃ８のＱＢ端子の論理レベル（ＣＡ８Ｂの論理レベル）のみ「０」となり、他のＤ型フリップフロップのＱＢ端子の論理レベルは、全て「１」となる。これにより、カウンタアドレス信号ＣＡ＜１３：０＞は、「０１００ｈ」（Ｙアドレス信号ＡＹ及びＸアドレス信号ＡＸにそれぞれ対応するカウンタアドレス信号ＣＡ＜６：０＞は「００ｈ」、カウンタアドレス信号ＣＡ＜１３：７＞は「０２ｈ」）となる。
【０１３６】
セルテスト回路２０は、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及び「０２ｈ」のＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力するとともに、「７Ｆｈ」のＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞及び「７Ｄｈ」のＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。これにより、半導体装置においては、該当するアドレスの評価セルが選択され、当該評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、カウンタアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１３７】
すなわち、セルテスト回路２０に入力されるアドレス信号の論理レベルに応じて、カウント動作における開始アドレスが設定され、該当する評価セルの被測定トランジスタＤＵＴが測定評価される。
最初のクロック信号ＣＬＫが立ち下がると（上述の図６（ｂ）の時刻ｔｃｓ３またはｔｃｓ７に相当する）、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「０」となり、各Ｄ型フリップフロップのＤ端子はアドレス信号と電気的に非接続にされ、各ＱＢ端子と電気的に接続される。また、Ｄ型フリップフロップＤＦｃ０のＣＬＫ端子には、クロック信号ＣＬＫが入力され、その他のＤ型フリップフロップのＣＬＫ端子は、前段のＤ型フリップフロップのＱＢ端子と電気的に接続される。
以降、時刻ｔ８，ｔ９，ｔ１０におけるクロック信号ＣＬＫの立ち上がりに同期して、カウンタ回路ＣＴは、カウント動作を行い、カウンタアドレス信号ＣＡ＜１３：０＞は、「０１００ｈ」を開始アドレスとして、「０１０１ｈ」、「０１０２ｈ」、「０１０３ｈ」と１ビットずつインクリメントされていく。
【０１３８】
セルテスト回路２０は、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞を「００ｈ」から「０１ｈ」、「０２ｈ」、「０３ｈ」と順に遷移させ、Ｘアドレスデコード信号ＡＸＤＥＣ＜６：０＞を「０２ｈ」に保持する。また、図示しないが、Ｙアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞を「７Ｆｈ」から「７Ｅｈ」、「７Ｄｈ」、「７Ｃｈ」と順に遷移させ、Ｘアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を「７Ｄｈ」に保持する。時刻ｔ８〜ｔ９、時刻ｔ９〜ｔ１０、時刻ｔ１０〜ｔ１１のいずれの期間においても、選択される評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、カウンタアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１３９】
このように、カウンタアクセスにおいても、主ドレインフォース線ＤＦに０．９５Ｖ、主ソースフォース線ＳＦに１．０Ｖ、主ゲートフォース線ＧＦに０．６Ｖを供給することで、ランダムアクセスと同じく、評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなる。これにより、被測定トランジスタＤＵＴのソース端子からドレイン端子へ電流が流れるので、上述の通りドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に接続された電流計により、選択される評価セルのみの電流を測定できる。
【０１４０】
また、評価セル以外の（１６Ｋ−１）個の評価セルについては、ランダムアクセスと同じく、選択回路１０のうちＮＡＮＤ回路１０ａの出力の論理レベルが「１」であり、ドレインストレス線ＤＶＳ及びソースストレス線ＳＶＳに３．０Ｖ、ゲートストレス線ＧＶＳに０Ｖが供給される。これにより、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、被測定トランジスタＤＵＴはＮＢＴＩ試験におけるストレス電圧が印加されていることになる。
【０１４１】
また、カウンタアクセスにおいても、先の図１０におけるランダムアクセスと同じく、評価セルの被測定トランジスタＤＵＴに追加ストレスを加えることが可能である。
図１２は、本実施形態における半導体装置が、図１１における通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）から、テストモード（全評価セル非選択：第１のテストモード）へ移行し、その後再び通常評価モード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）へと移行する場合の各信号の時間的関係を表すタイミングチャートである。
図１２において、時刻ｔ６〜ｔ１１の期間における半導体装置の動作は、図１１における時刻ｔ６〜ｔ１１の期間における動作と同じである。
【０１４２】
時刻ｔ１１において、セルテスト回路２０は、テスト信号ＴＥＳＴ０の論理レベルが「１」になると、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及び「００ｈ」のＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力するとともに、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞及び「００ｈ」のＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。従って、全ての評価セルの選択回路１０のうちＮＡＮＤ回路１０ａの出力の論理レベルが「１」、論理反転回路１０ｂの出力の論理レベルが「０」となる。これにより、全ての評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全てに、ＮＢＴＩ試験のストレス電圧が印加されることになる（図１３におけるＤＵＴ全非選択のバイアス状態に相当する）。
【０１４３】
また、カウンタ制御回路ＣＴＭＳにおいて、カウンタモード設定信号ＡＤＲＣＮＴＭの論理レベルが「０」になるので（上述の図６（ｂ）の時刻ｔｃｓ４に相当する）、カウンタ回路ＣＴにおいては、カウンタモード設定信号ＡＤＲＣＮＴＭが入力されるＤ型フリップフロップＤＦｃ０〜１３の各ＲＢ端子の論理レベルは全て「０」となる。これにより、カウンタアドレス信号ＣＡ＜１３：０＞は、「００００ｈ」へとリセットされ、Ｙアドレス信号ＡＹ及びＸアドレス信号ＡＸにそれぞれ対応するカウンタアドレス信号ＣＡ＜１３：７＞は「００ｈ」、カウンタアドレス信号ＣＡ＜６：０＞は「００ｈ」となる。
【０１４４】
時刻ｔ１２において、テスト信号ＴＥＳＴ０の論理レベルが「０」となると、カウンタ回路ＣＴにおいて、Ｄ型フリップフロップＤＦｃ０〜Ｄｆｃ１３のＲＢ端子に入力されるカウンタモード設定信号ＡＤＲＣＮＴＭ及び、Ｄ端子，ＣＬＫ端子に接続されたセレクタ回路の切替信号であるカウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルがいずれも「１」となる（上述の図６（ｂ）の時刻ｔｃｓ１またはｔｃｓ５に相当する）。
これにより、カウンタ回路ＣＴは、カウント動作に移行するが、まだ、クロック信号ＣＬＫが入力されないので、ＱＢ端子の論理レベル（カウンタアドレス信号ＣＡＢ＜１３：０＞の論理レベル）は全て「１」である。すなわち、カウンタアドレス信号ＣＡＢ＜１３：０＞＝「３ＦＦＦｈ」である。従って、カウンタアドレス信号ＣＡ＜１３：０＞は、「００００ｈ」であるので、セレクタ回路ＳＴ０〜ＳＴ１３は、デコード信号出力回路ＤＣ０〜１３に対して、全て論理レベルが「０」のカウンタアドレス信号ＣＡを出力する。
【０１４５】
これにより、セルテスト回路２０は、「００ｈ」のＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞（ＡＹＤＥＣＢ＜６：０＞は「７Ｆｈ」）、「００ｈ」のＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞（ＡＸＤＥＣＢ＜６：０＞は「７Ｆｈ」）を出力し、評価セルＡ０が選択される。選択された評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、カウンタアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１４６】
時刻ｔ１３において、最初のクロック信号ＣＬＫが入力されると、カウンタ回路ＣＴにおけるカウンタ開始アドレスラッチ信号ＡＤＲＬＴＣＨの論理レベルは「１」となり、Ｄ型フリップフロップＤＦｃ０〜１３は、各Ｄ端子からアドレス信号（Ｙアドレス信号ＡＹ０Ｂ〜ＡＹ６Ｂ、Ｘアドレス信号ＡＸ０Ｂ〜ＡＸ６Ｂ）を取り込み、ＱＢ端子の論理レベルを遷移させる（上述の図６（ｂ）の時刻ｔｃｓ２またはｔｃｓ６に相当する）。
図１２においては、Ｙアドレス信号＜６：０＞が「０４ｈ」、Ｘアドレス信号が「０２ｈ」であるので、Ｄ型フリップフロップＤＦｃ２及びＤ型フリップフロップＤＦｃ８のＱＢ端子の論理レベル（カウンタアドレス信号ＣＡ２Ｂ及びＣＡ８Ｂの論理レベル）のみが「０」となり、他のＤ型フリップフロップのＱＢ端子の論理レベルは、全て「１」となる。すなわち、ＣＡＢ＜１３：０＞＝「３ＥＦＢｈ」である。これにより、カウンタアドレス信号ＣＡ＜１３：０＞は、「０１０４ｈ」（Ｙアドレス信号ＡＹに対応するカウンタアドレス信号ＣＡ＜６：０＞は「０４ｈ」、Ｘアドレス信号ＡＸに対応するカウンタアドレス信号ＣＡ＜１３：７＞は「０２ｈ」）となる。
【０１４７】
セルテスト回路２０は、「０４ｈ」のＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及び「０２ｈ」のＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞を出力するとともに、「７Ｂｈ」のＹアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞及び「７Ｄｈ」のＸアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を出力する。これにより、半導体装置においては、該当するアドレスの評価セルが選択される。選択された評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、カウンタアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
【０１４８】
最初のクロック信号ＣＬＫが立ち下がると（上述の図６（ｂ）の時刻ｔｃｓ３またはｔｃｓ７に相当する）、カウンタアドレス初期化信号ＡＤＲＩＮＩＴの論理レベルは「０」となり、各Ｄ型フリップフロップのＤ端子はアドレス信号と電気的に非接続にされ、各ＱＢ端子と電気的に接続される。また、Ｄ型フリップフロップＤＦｃ０のＣＬＫ端子には、クロック信号ＣＬＫが入力され、その他のＤ型フリップフロップのＣＬＫ端子は、前段のＤ型フリップフロップのＱＢ端子と電気的に接続される。
以降、時刻ｔ１４，ｔ１５，ｔ１６におけるクロック信号ＣＬＫの立ち上がりに同期して、カウンタ回路ＣＴは、カウント動作を行い、カウンタアドレス信号ＣＡ＜１３：０＞は、「０１０４ｈ」を開始アドレスとして、「０１０５ｈ」、「０１０６ｈ」、「０１０７ｈ」と１ビットずつインクリメントされていく。
【０１４９】
セルテスト回路２０は、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞を「０４ｈ」から「０５ｈ」、「０６ｈ」、「０７ｈ」と順に遷移させ、Ｘアドレスデコード信号ＡＸＤＥＣ＜６：０＞を「０２ｈ」に保持する。また、図示しないが、Ｙアドレスデコード信号ＡＹＤＥＣＢ＜６：０＞を「７Ｂｈ」から「７Ａｈ」、「７９ｈ」、「７８ｈ」と順に遷移させ、Ｘアドレスデコード信号ＡＸＤＥＣＢ＜６：０＞を「７Ｄｈ」に保持する。時刻ｔ１４〜ｔ１５、時刻ｔ１５〜ｔ１６、時刻ｔ１６〜ｔ１７のいずれの期間においても、選択される評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図１３において、カウンタアクセスモードにおける被測定トランジスタＤＵＴのバイアス状態に相当する）。
このように、カウンタアクセスにおいても、ランダムアクセスと同じく、評価セルの被測定トランジスタＤＵＴに追加ストレスを加えることが可能である。
【０１５０】
図１３は、上述した本発明の半導体装置における被測定トランジスタの評価方法を、バイアス状態と併せて整理した図である。図中のＮｏとして、図８における動作モード分類と同じ番号を用いている。
図１３に示すように、通常評価モード（図中のＮｏ１、２で示す）においては、主ドレインフォース線ＤＦに０．９５Ｖ、主ソースフォース線ＳＦに１．０Ｖ、主ゲートフォース線ＧＦに０．６Ｖを供給する。これにより、評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる。従って、ドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に接続された電流計により、被測定トランジスタＤＵＴの電流を測定できる。
【０１５１】
なお、通常評価モードにおいて測定できる項目は上述のＩｏｎだけではない。例えば、主ドレインフォース線ＤＦに０Ｖ、主ソースフォース線ＳＦ及び主ゲートフォース線ＧＦに１．０Ｖを供給し、評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤを０Ｖ、ソース端子電圧ＶＳ及びゲート端子電圧ＶＧを１Ｖとすることで、ソース・ドレイン間電圧１Ｖでのオフ電流（Ｉｏｆｆ）も測定できる。
また、主ドレインフォース線ＤＦに０Ｖ、主ソースフォース線ＳＦに１Ｖを供給した状態で、主ゲートフォース線ＧＦに供給する電圧を所望の範囲で変化させ、例えば１マイクロアンペアのソース電流が流れる電圧を求めることで、評価セルの被測定トランジスタＤＵＴのソース・ドレイン間電圧１Ｖでの閾値電圧（Ｖｔ）も求めることができる。
【０１５２】
また、評価セル以外の残りの（１６Ｋ−１）個の評価セルについては、ドレインストレス線ＤＶＳ及びソースストレス線ＳＶＳに３．０Ｖ、ゲートストレス線ＧＶＳに０Ｖを供給することで、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、ＮＢＴＩ試験におけるストレス電圧が印加される状態となる。
【０１５３】
また、図１３に示すように、第２のテストモード（図中のＮｏ３で示すＤＵＴ全選択）では、全ての評価セルが同時に選択されるため、ドレイン電源端子ＤＦＰ、ゲート電源端子ＧＦＰ及びソース電源端子ＳＦＰを介して全評価セルの被測定トランジスタＤＵＴに各電圧を印加することにより、全ての被測定トランジスタＤＵＴ一括の特性評価を行うことができる。
具体的には、主ドレインフォース線ＤＦにドレイン電圧ＶＤ＝０．９５Ｖを供給し、主ソースフォース線ＳＦにソース電圧ＶＳ＝１．０Ｖを供給し、主ゲートフォース線ＧＦにゲート電圧ＶＧ＝０．６Ｖを供給することで、１６ｋ個の評価セルの被測定トランジスタＤＵＴ各々において、ドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる。
【０１５４】
従って、ドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に接続された電流計により、１６ｋ個の被測定トランジスタＤＵＴの電流を測定できる。また、測定結果を１６ｋで除することによりＤＭＡにおける被測定トランジスタＤＵＴの平均電流を求めることができる。例えば、本テストモードを用いることで、製造後の半導体装置が所望のデバイス特性を示すかどうかを短時間に知ることができる。
また、上述の通常評価モードと同様に主ドレインフォース線ＤＦ、主ソースフォース線ＳＦ及び主ゲートフォース線ＧＦに電圧を供給し、測定評価することで、１６ｋ個の被測定トランジスタＤＵＴのＩｏｆｆ、Ｖｔも測定できる。
【０１５５】
一方、図１３に示すように、第１のテストモード（図中のＮｏ４で示すＤＵＴ全非選択）では、１６ｋ個全ての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加できる。具体的には、ドレインストレス線ＤＶＳ及びソースストレス線ＳＶＳに３．０Ｖ、ゲートストレス線ＧＶＳに０Ｖを供給することで、各々の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、１６ｋ個の被測定トランジスタＤＵＴ全てにＮＢＴＩ試験におけるストレス電圧が印加される状態となる。
【０１５６】
以上のように、本実施形態に係る半導体装置を用いることにより、通常評価モード（ランダムアクセス及びカウンタアクセス）においては、任意の評価セルの被測定トランジスタＤＵＴのトランジスタ特性を評価でき、当該評価期間中において、その他の評価セルの被測定トランジスタＤＵＴにはストレス電圧を印加できる。また、第１のテストモードにおいては、すべての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加できる。従って、通常評価モードにおいて被測定トランジスタＤＵＴの特性評価を行い、第１のテストモードに移行してストレス電圧を印加し、更に通常評価モードに移行して被測定トランジスタＤＵＴの特性評価を行う場合、評価セルの被測定トランジスタＤＵＴは、測定評価している時間以外においてはストレス電圧が印加される状態にあるため、上述した測定が後になる被測定トランジスタの特性が回復してしまうという問題を解決できる。
【０１５７】
なお、図１１を用いて説明したように、通常評価モードにおいては、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルによってランダムアクセスとカウンタアクセスとのいずれか一方を用いることができる。どちらのアクセス方式であっても、選択された評価セルの被測定トランジスタの評価方法は、上述の通り同じであるので、いずれのアクセス方式を採っても、評価セルの被測定トランジスタＤＵＴは、測定評価している時間以外においてはストレス電圧が印加される状態にある。
【０１５８】
また、全ての評価セルに加わるストレス時間を同一にできる。上述の図９を用いて説明すると、最初の通常評価モードの時間（時刻ｔ１〜ｔ２）の間に１６Ｋ全ての評価セルの被測定トランジスタＤＵＴの測定を順番に行い、第１のテストモードの時間（時刻ｔ２〜ｔ３）において、全ての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加する。次に、続く通常評価モードの時間（時刻ｔ３〜ｔ４）の間に、先の時刻ｔ１〜ｔ２と同じ順番で全ての評価セルの被測定トランジスタＤＵＴの測定を行う。こうすれば、全ての評価セルの被測定トランジスタＤＵＴのストレス電圧印加時間を、１個の評価セルに要する時間×（１６Ｋ−１）＋テストモード時間（ｔ３−ｔ２の時間に相当する）とすることができる。従って、本実施形態に係る半導体評価回路を用いることにより、全評価セルの被測定トランジスタＤＵＴのストレス電圧印加時間を等しくでき、高精度のＴＥＧを提供できる。
【０１５９】
また、本実施形態の半導体装置においては、アドレス信号とカウンタ回路ＣＴの出力を、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルに応じて切り替える回路構成をとっているが、例えば、セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルを「１」、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞の論理レベルを「０」に固定しておくことで、カウンタアクセスモードのみで評価することが可能である。そのときは、アドレス入力ピンが必要なくなる。従って、例えば本発明の実施形態に係わる半導体評価回路をパッケージ組み立て後に多数同時に測定評価する場合などは、評価用のピン数を大幅に削減することができる効果を奏する。
【０１６０】
また、本発明の実施形態のように、ランダムアクセスとカウンタアクセスを有することで、以下のような利点がある。
（１）初期特性の測定においては、半導体装置全体の被測定トランジスタＤＵＴを評価する際、評価セルを変えるたびにアドレス入力をする必要をなくすため、クロック信号ＣＬＫで制御できるカウンタアクセスモードで特性評価する。例えば、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を、「００ｈ」、「００ｈ」として評価セルＡ０に開始アドレスを設定し、以降クロック信号ＣＬＫを入力させることで、カウンタ回路ＣＴにより「７Ｆｈ」、「７Ｆｈ」まで（上述の評価セルＡ２）までカウントアップして、全ての被測定トランジスタＤＵＴの初期特性を取得することができる。
【０１６１】
（２）次に、（１）でデータを取得した後、ＤＭＡ内の特定領域で正規分布から外れる異常特性の被測定トランジスタＤＵＴが集まっているなどの問題が起きた場合、アドレスが判明しているその領域を再度、詳細に評価しなおす必要がある。この場合、ランダムアクセスとカウンタアクセスを組み合わせ特性評価することができる。例えば、かかる特定領域がＤＭＡの外周の同一Ｘアドレス沿いに発生している場合、Ｘアドレスのアドレス及び領域におけるＹアドレスの最下位アドレスを入力し、その後セレクタ制御信号ＳＥＬＣＯＮＴの論理レベルを「１」とし、クロック信号ＣＬＫを入力していくことで、上記特定領域領域内の被測定トランジスタＤＵＴを、更に詳細に測定評価を行うことができる。
【０１６２】
（３）また、上記（１）或いは（２）の評価において、正規分布から大きく外れる異常な被測定トランジスタＤＵＴが複数見つかった場合、その被測定トランジスタＤＵＴを特定し詳細評価を行う必要がある。この場合、ランダム読み出しモードを使用して、当該被測定トランジスタＤＵＴのアドレスを直接入力して、詳細に測定評価を行うことができる。
このように、本発明の半導体装置は、その評価の目的によって、各種モードを使い分けることができる。
【０１６３】
なお、上記（２）、（３）における測定評価においては、（１）と同じドレイン、ソース及びゲート電圧を主ドレインフォース線ＤＦ等に供給してもよいが、更に詳細に評価を行ってもよい。例えば、該当する評価セルを選択して、主ドレインフォース線ＤＦに１Ｖ、主ソースフォース線ＳＦに０Ｖを供給して、主ゲートフォース線ＧＦに供給する電圧を１Ｖから０Ｖへ変化させ、ＶＧ−ＩＤ曲線を求めてもよい。
また、例えば、主ソースフォース線ＳＦに０Ｖを、主ゲートフォース線ＧＦに供給する電圧を数点に固定（例えば０．７５Ｖ、０．５Ｖ、０．２５Ｖ、０Ｖの４点に固定）して、それぞれの主ゲートフォース線ＧＦへの供給電圧において、主ドレインフォース線ＤＦに供給する電圧を１Ｖから０Ｖまで変化させ、ＶＤ−ＩＤ曲線を求めてもよい。
【０１６４】
次に、図１４〜図１７を用いて、半導体装置の評価における測定環境等について説明する。
図１４は、本発明の実施形態における半導体装置のレイアウト概念図を示す。図１４において、Ｐ１〜Ｐ３５は、パッド電極を示している。また、図中、制御回路は、上述のＸセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ、Ｙセレクト用メインデコーダＭＤＹ及びセルテスト回路２０を含んで構成されている。１６ｋ個の評価セルは、図示はしないが、マトリックス状に配置され、図中のＤＵＴアレイ１〜４内に４ｋずつ配置されている。
【０１６５】
図１５は、図１４における各パッド電極の仕様図であり、パッド番号Ｐ、パッド名及び内容（用途）を示している。図１５において、電源電圧等を供給するパッドがパッド電極Ｐ１〜Ｐ３へ、被測定トランジスタＤＵＴの評価用パッドがパッド電極Ｐ５〜Ｐ１０へ、被測定トランジスタＤＵＴへのストレス電圧印加用パッドがパッド電極Ｐ１１〜Ｐ１３へ、セルテスト回路２０へ入力される制御信号等及びアドレス信号用パッドがＰ１５〜Ｐ３５へと割り当てられている。
【０１６６】
図１４において、１６ｋ個の評価セルを、ＤＵＴアレイ１〜４に４ｋずつ４分割しているのは、各評価セルへの、パッド電極Ｐ１〜Ｐ３からの電源配線、パッド電極Ｐ５〜Ｐ１０からの測定用電源配線、パッド電極Ｐ１１〜１３からのストレス印加用配線等の配線抵抗を小さくすることで電圧降下を抑え、被測定トランジスタＤＵＴを精度良く測定するためである。
【０１６７】
また、１６ｋ個の評価セルは、ＤＵＴアレイ１〜４へ４ｋビットずつ分割されることで、ＤＵＴアレイ毎に回路定数（ゲート幅Ｗ，ゲート長Ｌ等）の異なる被測定トランジスタＤＵＴを配置し、測定評価をすることができる。例えば、ＤＵＴアレイ１〜４において、被測定トランジスタＤＵＴのＷを同一サイズとし、Ｌのサイズはアレイ毎に異なるものとして、ストレス印加によるＶｔ等の特性変動のＬ依存性のデータを取得することが出来る。また、Ｌを同一サイズとし、ＷのサイズをＤＵＴアレイ１〜４各々において異なるものとしてＷ依存性を取得する、或いは、Ｌ及びＷをＤＵＴアレイ１〜４各々において異なるものとしてゲート面積依存性を取得することができる構成としてもよい。
【０１６８】
また、以上の例に限らず、各々のＤＵＴアレイ内で、被測定トランジスタＤＵＴの寸法を更に変える構成としてもよい。或いは、レイアウトにおいてＬ又はＷの寸法を変更することなく、例えばウエハー製造の際に、専用のレチクル（フォトマスク）を準備し、アレイ１〜４における被測定トランジスタのゲート酸化膜厚をアレイ毎に変えることも可能である。一般にはゲート酸化膜厚が薄くなるにつれ、ＮＢＴＩ耐性は悪くなると言われているので、プロセス開発におけるゲート酸化膜厚を決定する際に、４種類の膜厚に対応するＮＢＴＩ評価特性を一回の評価で採取することができ、プロセス条件設定を迅速に行うこともできる。
【０１６９】
なお、ＤＵＴアレイ１〜４のうちのいずれのアレイが選択されるかは、ＭＳＢ及びその一つ下位のアドレスにどのアドレスを用いるかによって決定されるが、上述の実施例においては、Ｘアドレス信号ＡＸ６及びＡＸ５が、かかるアドレスに該当する。例えば、Ｘアドレス信号ＡＸ６及びＡＸ５の論理レベルの組み合わせ（ＡＸ６、ＡＸ５）によって、（０、０）の場合はＤＵＴアレイ１、（０，１）の場合はＤＵＴアレイ２、（１，０）の場合はＤＵＴアレイ３、（１，１）の場合はＤＵＴアレイ４の評価セルが選択されるように構成される。
【０１７０】
また、図１４において、ＰＡＤ配置をチップ（半導体装置）の一辺に平行な直線上に１列に配置しているのは、４チップ（複数チップ）同時測定を容易にするためである。この理由を図１６及び図１７を用いて説明する。
図１６は、半導体装置が、パッド電極形成工程まで製造された後に行う４チップ（複数の半導体装置）同時測定の概念図である。
また、図１７は、４チップの同時測定に用いられるプローブカードの端子仕様を示す図であり、プローブカードの端子番号Ｑと、端子名及び内容（用途）、４チップの番号（１〜４）及びパッド番号Ｐが示されている。
【０１７１】
図１６において、プローブ針は、各チップのパッド電極Ｐ３５（図１５におけるＹアドレス信号ＡＹ６）に接触されるプローブ針のみを示している。４本のプローブ針は、図１７に仕様を示すプローブカード（図１６において図示せず）に電気的に接続され、プローブカードにおいてプリント配線により短絡されるか、或いはプローブカードが装着されるテスタ（半導体評価装置）のパフォーマンスボード上で短絡される。そして、テスタにより端子Ｑ４４（Ｙアドレス信号ＡＹ６）に電圧を供給すれば、プローブカードの４本のプローブ針を介して、４チップのパッド電極Ｐ３５には同じ電圧が供給される。なお、４チップが同時測定される本プローブカードにおいては、テスタの使用ピン数（端子数）を削減するために、他のピンの大半も共通化されている。
【０１７２】
例えば、テスタにより、図１７に仕様を示すプローブカードの端子Ｑ３１〜４４へ電圧を供給する。対応する４チップのアドレス信号入力パッド電極Ｐ１９〜Ｐ３５には、それぞれのチップに接触されるプローブ針を介して、４チップにおいて同一の電圧が供給されることになる。また、セルテスト回路２０に入力される制御信号は、端子Ｑ４５〜４８に相当し、全て４チップ共通であるので、図１７に仕様を示すプローブカードを用いることで、４チップの動作モードは同じになる。
【０１７３】
また、端子Ｑ１〜６に相当する電源電圧（ＶＤＤ）、接地電圧（ＧＮＤ）、ストレス電圧（ゲート電源線、ドレイン電源線、ソース電源線にそれぞれ印加されるＧ  ＳＴＲＥＳＳ、Ｄ  ＳＴＲＥＳＳ、Ｓ  ＳＴＲＥＳＳ）及び被測定トランジスタへのバックバイアス電圧供給用のウェル電圧（ＷＥＬＬ）は、４チップに共通に供給され、４チップは同じ電源電圧で動作し、同じストレス電圧が印加される。
一方、端子Ｑ７〜３０は、被測定トランジスタＤＵＴの測定評価に用いる端子であり、チップ１〜４に供給するバイアスを個別に設定できるように、チップ毎、パッド電極毎に別々に設けられている。すなわち、図１７に仕様を示すプローブカードを用いることで、これらのパッド電極に供給される電圧を４チップにおいて各々異なる電圧とすることが可能である。
【０１７４】
例えば、図１７に仕様を示すプローブカードを用いて、４チップを、通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）から、テストモード（ＤＵＴ全非選択モード：第１のテストモード）へ移行させ、その後、再び通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）へ移行させる場合を例にとり説明すると、４チップの動作は次の動作になる。なお、プローブカードの端子Ｑ３（ゲートストレス端子）には０Ｖ、端子Ｑ４（ドレインストレス端子）及び端子Ｑ５（ソースストレス端子）には３Ｖが、それぞれ供給されているものとする。
【０１７５】
端子Ｑ１、２及び６（ＶＤＤ，ＧＮＤ、ＷＥＬＬ）に所定の電圧（例えばＶＤＤ＝１．２Ｖ、ＧＮＤ＝０Ｖ，ＷＥＬＬ＝１．２Ｖ）を供給し、端子Ｑ４５に入力されるテスト信号ＴＥＳＴ０、端子Ｑ４６に入力されるテスト信号ＴＥＳＴ１及び端子Ｑ４８に入力されるセレクタ制御信号ＳＥＬＣＯＮＴの論理レベルを「０」（電圧レベル０Ｖ）にすると、チップ１〜４は通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）となる。
【０１７６】
例えば、Ｙアドレス信号ＡＹ＜６：０＞＝「００ｈ」、Ｘアドレス信号ＡＸ＜６：０＞＝「００ｈ」と設定すると、チップ１〜４各々において、上述の評価セルＡ０が選択される。端子Ｑ１０、１６、２２及び２８に０．９５Ｖを、端子Ｑ１２、１８、２４、３０に１．０Ｖを、端子Ｑ８、１４、２０及び２６に０．６Ｖを供給すると、各々のチップにおいて、主ドレインフォース線ＤＦにドレイン電圧ＶＤ＝０．９５Ｖ、主ソースフォース線ＳＦにソース電圧ＶＳ＝１．０Ｖ、主ゲートフォース線ＧＦにゲート電圧ＶＧ＝０．６Ｖが供給される。
これにより、チップ１〜４各々において、評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ（Ａ０）は０．９５Ｖ、ソース端子電圧ＶＳ（Ａ０）は１．０Ｖ、ゲート端子電圧ＶＧ（Ａ０）は０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる。テスタにおいてソース端子に対応する端子Ｑ１２、１８、２４、３０から流れ出る電流をモニターすれば、被測定トランジスタＤＵＴの電流値を個別に取得できる。
【０１７７】
なお、被測定トランジスタＤＵＴのドレイン、ソース、ゲートの各端子に対応するテスタにおける端子は、図１７に示すようにチップ毎に設けられているので、上述のようにチップ１〜４へ同一電圧を供給せず、個別に電圧を供給して異なる条件で被測定トランジスタＤＵＴを測定評価してもよい。
また、各チップの評価セルＡ０の被測定トランジスタＤＵＴを評価している期間において、残りの（６４ｋ−４）個の被測定トランジスタＤＵＴには、端子Ｑ３〜Ｑ５よりストレス電圧が印加され、各々のドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなる。すなわち、これらの被測定トランジスタＤＵＴはＮＢＴＩ試験におけるストレス電圧が印加される状態となる。
【０１７８】
また、このモードにおいて、ユーザがＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を自由に設定することにより、所望のＸＹ座標（行及び列）に配置されている評価セルの被測定トランジスタＤＵＴを測定評価できる。
例えば、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「００ｈ」から、Ｘアドレス信号ＡＸ０をＬＳＢ、Ｙアドレス信号ＡＹ６をＭＳＢとして１ビットずつ変化させていき、最後にアドレスをＡＹ＜６：０＞＝「７Ｆｈ」かつＡＸ＜６：０＞＝「７Ｆｈ」とする。そして、それぞれの期間において評価セルの被測定トランジスタＤＵＴの電流を測定評価することで、６４Ｋ個の評価セルの被測定トランジスタＤＵＴ全ての電流を、図９の動作説明において述べた１６ｋ個の測定時間と同じ時間で測定評価することができる。
【０１７９】
次に、端子Ｑ４５に入力されるテスト信号ＴＥＳＴ０の論理レベルを「１」（電圧レベル１．２Ｖ）にすると、チップ１〜４はテストモード（ＤＵＴ全非選択モード：第１のテストモード）へ移行する。そして、６４ｋ個の被測定トランジスタＤＵＴには、端子Ｑ３〜Ｑ５よりストレス電圧が印加され、各々のドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなる。すなわち、全ての被測定トランジスタＤＵＴはＮＢＴＩ試験におけるストレス電圧が印加された状態となる。
【０１８０】
次に、端子Ｑ４５に入力されるテスト信号ＴＥＳＴ０の論理レベルを「０」（電圧レベル１．２Ｖ）にすることで、４チップは再び通常評価モード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）へ移行する。上に述べた通常評価モードと同じく、ＡＹ＜６：０＞＝「００ｈ」かつＡＸ＜６：０＞＝「００ｈ」から、Ｘアドレス信号ＡＸ０をＬＳＢ、Ｙアドレス信号ＡＹ６をＭＳＢとして１ビットずつ変化させていき、最後にアドレスをＡＹ＜６：０＞＝「７Ｆｈ」かつＡＸ＜６：０＞＝「７Ｆｈ」とする。そして、それぞれの期間において評価セルの被測定トランジスタＤＵＴの電流を測定評価することで、ＮＢＴＩ試験におけるストレス電圧印加後の６４Ｋ個の評価セルの被測定トランジスタＤＵＴ全ての電流を、測定評価することができる。
【０１８１】
このように、４チップ同時測定においては、一つの被測定トランジスタＤＵＴの測定評価に要する時間を１チップ測定のときと同じ時間にすれば、全ての被測定トランジスタＤＵＴの測定評価時間を１チップ測定と同じ時間にできる。すなわち、同じ時間で４倍の被測定トランジスタの測定評価を行うことができる。しかし、それだけにとどまらず、ＮＢＴＩ試験を行う被測定トランジスタＤＵＴの数も、同一時間（テスト信号ＴＥＳＴ０の論理レベルが「１」の期間）において４倍にできる。
なお、上述した４チップ同時測定においては、図９を用いて説明した１チップにおける動作モードの移行と同じ例について説明したが、図１０の動作に相当するストレス追加、図１１の動作に相当するランダムモードからカウンタモードへの移行、図１２の動作に相当するカウンタモードにおけるストレス追加についても、４チップ同時測定可能である。いずれにおいても、図１７に仕様を示すプローブカードを用いて、被測定トランジスタＤＵＴを測定評価する際、選択される評価セルのＸＹ座標（行及び列）は、チップ１〜４において同じとなる。
【０１８２】
また、当該座標の評価セルの被測定トランジスタＤＵＴを測定評価しているときは、他の被測定トランジスタＤＵＴは、同じストレス電圧が印加される。また、ＤＵＴ全非選択モード（図１３のＮｏ．４に示す）においては、４チップ全ての被測定トランジスタＤＵＴには、同じストレス電圧が印加される。
なお、ＤＵＴ全選択モード（図１３のＮｏ．３に示す）においては、１６ｋ個の被測定トランジスタＤＵＴ一括のＩｏｎ，Ｉｏｆｆ、Ｖｔを測定できるが、４チップ同時測定においては、チップ１〜４の各々について測定端子が別々に設けられているので、異なるバイアス条件で上記各項目を測定できる。
【０１８３】
また、図１７に仕様を示す同時測定用プローブカードを用いることで、テスタによる測定における使用端子数を削減できる。半導体装置４チップの測定に必要なプローブカードの端子数は、本来、図１５に示すパッド電極３０個の４倍の１２０であるが、本プローブカードを用いてパッド電極の大半を共通化することで、合計４８個の端子で済ますことができ、テスト測定時における使用端子数を削減できる。
また、図１４に示すように、半導体装置のレイアウトにおいて、全パッド電極を、半導体装置を構成するチップの一辺に平行な直線上に配置する構成としたので、例えば４チップ同時測定したときにおいても、プローブカードのプローブ針が交叉することはない。図１６において、チップ１，２のパッド電極に接触されるプローブ針は、各パッドから図面上向き奥に真っ直ぐに伸び、チップ３，４のパッド電極に接触されるプローブ針は、各パッドから図面上向き手前に真っ直ぐに伸び、各々のプローブ針はプローブカードに接続される。従って、チップの一辺に平行な直線上に全パッドを配置する構成としたことで、プローブカードにおいて各プローブ針が交叉しない構成となり、容易に複数チップ同時測定が可能となっている。
【０１８４】
なお、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述した例においては、被測定トランジスタとしてＰチャネル型ＭＯＳトランジスタを例に説明したが、被測定トランジスタはＮチャネル型ＭＯＳトランジスタであってもよい。
本実施形態によれば、評価セルの被測定トランジスタのドレイン端子及びソース端子に異なるストレス電圧を印加することが可能なので、被測定トランジスタがＮチャネル型ＭＯＳトランジスタの場合、例えば、ストレス電圧が印加される第１のテストモードにおけるドレイン端子電圧ＶＤを３．０Ｖ、ソース端子電圧ＶＳを０Ｖ、ゲート端子電圧ＶＧを１．５Ｖとして、ホットキャリアによる特性劣化の評価を行うこともできる。
【０１８５】
また、上記実施形態では、評価セルの内部回路構成として図２に示す回路を例示して説明したが、これに限定されず、例えば図１９に示すような評価セルの変形例を採用しても良い。
図１９において、第８のトランジスタＴ８は、Ｘセレクト信号ＸＳ１及び列選択線Ｙ１に供給されるＹセレクト信号ＹＳ１に応じて、ドレインストレス線ＤＶＳ（ドレイン電源線）と自己の被測定トランジスタＤＵＴのソース端子を接続または非接続とするものである。
また、図１８は、図１９に示した評価セルを搭載した半導体装置の回路構成図であり、図１に示す半導体装置と違う点は、ソースストレス端子ＳＶＳＰを備えない点である。被測定トランジスタがＰチャネル型ＭＯＳトランジスタであってＮＢＴＩ試験を行う場合、第１のテストモードにおけるストレス電圧印加において、ソース電圧とドレイン電圧に差を設ける必要はないことから、ソースストレス端子ＳＶＳＰを省略し、パッド電極の個数を削減したものである。
【０１８６】
また、被測定トランジスタＤＵＴの個数は上述した例に限定されない。例えばｍ＝１０２４、ｎ＝１０２４として、計１メガ個の評価セル各々に被測定トランジスタＤＵＴを備える構成としてもよい。この場合、Ｘアドレス信号ＡＸ＜９，０＞及びＹアドレス信号ＡＹ＜９，０＞の２０ビットがセルテスト回路２０に入力される構成となる。
【０１８７】
また、行と列の関係を入れ替えてもよい。例えば、上述の例では、ＭＳＢをＸアドレス信号ＡＸ６、ＬＳＢをＹアドレス信号ＡＹ０としたが、これに限定されるものではない。例えば、ＬＳＢからＭＳＢのアドレスをＡＸ２〜６、ＡＹ０〜６、ＡＸ０，ＡＸ１の順番としてもよい。この場合、１チップにおいて４アレイ構成をとる場合、アレイ切替のアドレス信号はＡＸ１及びＡＸ０となり、ＤＵＴアレイ１は、両アドレス信号の論理レベルを（Ａ１、Ａ０）とした場合、（Ａ１，Ａ０）＝（０、０）で、アレイ２は（Ａ１，Ａ０）＝（０、１）で、アレイ３は（Ａ１，Ａ０）＝（１，０）で、アレイ４は（Ａ１，Ａ０）＝（１，１）で各々選択される構成としてよい。
【０１８８】
このとき、図４に示したセレクタ回路ＳＴ０〜ＳＴ１３に入力されるアドレス信号及びカウンタ回路ＣＴのＤ型フリップフロップＤＦｃ０〜ＤＦｃ１３に入力されるアドレス信号は、上述のＬＳＢからＭＳＢで定められたアドレス信号及びその論理反転信号が順番に入力される構成となる。
なお、アレイ分割数は４に限定されるものではなく、Ｙアドレス信号及びＸアドレス信号のうちから、任意のｊ（ｊは正の整数）ビットのアドレスを選ぶことにより分割できる。例えばｊ＝３とすれば、アレイ分割は８であり、ＤＵＴアレイ１〜８を３ビットのアドレス信号を用いて切り替える構成とすることができる。
【０１８９】
また、上記実施形態では、同時測定するチップ数を４として、説明したが、この数字に限られるものではない。チップの一辺に平行する直線に対して垂直方向に２個、該直線と同一方向にｋ（ｋは正の整数）個配置し、測定に対応可能なプローブカードを準備して、２×ｋ個のチップを同時測定してもよい。
【０１９０】
また、上記実施形態では、副ドレインフォース線、副ソースフォース線及び副ゲートフォース線の３本を列方向に設け、副ドレインセンス線、副ソースセンス及び副ゲートセンス線の３本を行方向に設けた場合を例示したが、これらフォース線とセンス線は、行方向と列方向のどちらに設けるか決まっているわけではない。例えば、フォース線とセンス線の全て（６本）を行方向または列方向の一方に設けてもよいし、または、フォース線とセンス線とをペアにして、ドレインフォースとドレインセンス、ゲートフォースとゲートセンス、ソースフォースとソースセンスというような組み合わせで、行方向２本、列方向４本としてもよい。
【０１９１】
本発明の半導体装置では、図８に示すように、テスト信号としてテスト信号ＴＥＳＴ０及びＴＥＳＴ１の２信号を使い、第１のテストモード（ＤＵＴ全非選択）と第２のテストモード（ＤＵＴ全選択）との２つのモードを設けている。しかし、本発明の最大のポイントは、全評価セルを非選択にして、全ＤＵＴに一括してストレスを印加するものである。この主旨から、本発明の半導体装置は、必要最小限の機能として、第１のテストモードによりＤＵＴを全非選択とする機能を有すればよい。もし、ピン数（外部端子数）を削減したい場合、テスト信号を１つにし、第１のテストモード（ＤＵＴ全非選択）と通常評価モードとを切り換えるようにすることで、更にピン数を削減できる。
【符号の説明】
【０１９２】
Ｃ１１，Ｃ２１，Ｃｎ１，Ｃ１ｍ，Ａ０，Ａ１，Ａ２…評価セル、
ＤＦ…主ドレインフォース線、ＧＦ…主ゲートフォース線、ＳＦ…主ソースフォース線、ＤＦ１，ＤＦ２，ＤＦｍ…副ドレインフォース線、
ＧＦ１，ＧＦ２，ＧＦｍ…副ゲートフォース線、
ＳＦ１，ＳＦ２，ＳＦｍ…副ソースフォース線、
ＤＳ…主ドレインセンス線、ＧＳ…主ゲートセンス線、ＳＳ…主ソースセンス線、
ＤＳ１，ＤＳ２，ＤＳｎ…副ドレインセンス線、
ＧＳ１，ＧＳ２，ＧＳｎ…副ゲートセンス線、
ＳＳ１，ＳＳ２，ＳＳｎ…副ソースセンス線、
ＤＶＳ…ドレインストレス線、ＧＶＳ…ゲートストレス線、ＳＶＳ…ソースストレス線、Ｙ１，Ｙ２，Ｙｍ…列選択線、Ｘ１，Ｘ２，Ｘｎ…行選択線、
ＰＳＷ１，ＰＳＷ２，ＰＳＷｍ…電源線切替回路、
ＳＳＷ１，ＳＳＷ２，ＳＳＷｎ…検出線切替回路、
ＤＵＴ，ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴｎ１…被測定トランジスタ、
１０…選択回路、１０ａ…ＮＡＮＤ回路、１０ｂ…論理反転回路、２０…セルテスト回路、ＤＣ，ＤＣ０，ＤＣ１，ＤＣ６，ＤＣ７，ＤＣ１３…デコード信号出力回路、
ＳＴ，ＳＴ０，ＳＴ１，ＳＴ６，ＳＴ７，ＳＴ１３…セレクタ回路、ＣＴ…カウンタ回路、ＣＴＭＳ…カウンタ制御回路、
ＤＦｃ０，ＤＦｃ１，ＤＦｃ２，ＤＦｃ８，ＤＦｃｓ１，ＤＦｃｓ２…Ｄ型フリップフロップ、
ＡＹ，ＡＹＢ，ＡＹ０，ＡＹ６，ＡＹ０Ｂ…Ｙアドレス信号、ＡＸ，ＡＸＢ，ＡＸ０，ＡＸ６，ＡＸ０Ｂ…Ｘアドレス信号、
ＣＡ，ＣＡＢ，ＣＡ０，ＣＡ２Ｂ，ＣＡ１３…カウンタアドレス信号、
ＳＥＬＣＯＮＴ…セレクタ制御信号、ＣＬＫ…クロック信号、ＴＥＳＴ０，ＴＥＳＴ１…テスト信号、ＡＤＲＣＮＴＭ…カウンタモード設定信号、ＡＤＲＬＴＣＨ…カウンタ開始アドレスラッチ信号、ＡＤＲＩＮＩＴ…カウンタアドレス初期化信号、
Ｔ１…第１のトランジスタ、Ｔ２…第２のトランジスタ、Ｔ３…第３のトランジスタ、
Ｔ４…第４のトランジスタ、Ｔ５…第５のトランジスタ、Ｔ６…第６のトランジスタ、
Ｔ７…第７のトランジスタ、Ｔ８…第８のトランジスタ、Ｔ９…第９のトランジスタ、
ＰＤＸ…Ｘセレクト用プリデコーダ、ＰＤＹ…Ｙセレクト用プリデコーダ、
ＭＤＸ…Ｘセレクト用メインデコーダ、ＭＤＹ…Ｙセレクト用メインデコーダ、
５００…ゲート選択回路、
ＤＦＰ…ドレイン電源端子、ＳＦＰ…ソース電源端子、ＧＦＰ…ゲート電源端子、
ＤＳＰ…ドレインセンス端子、ＳＳＰ…ソースセンス端子、ＧＳＰ…ゲートセンス端子、ＤＶＳＰ…ドレインストレス端子、ＳＶＳＰ…ソースストレス端子、ＧＶＳＰ…ゲートストレス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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