(57)【要約】【課題】閾値電圧シフトが小さく、かつオン特性に優れた薄膜トランジスタ、及びその製造方法を提供する。【解決手段】本発明に係る薄膜トランジスタの製造方法は、ゲート電極２、ゲート絶縁膜３、第１の半導体層１０、オーミックコンタクト層として機能する第２の半導体層、ソース電極５及びドレイン電極６をこの順に形成する工程を備え、第１の半導体層１０を形成する工程は、実質的にイントリンシックな微結晶シリコン層からなる微結晶層１１を形成し、少なくともソース電極５、ドレイン電極６と対向配置される領域に、微結晶層１１ａの表面の結晶欠陥を低減するように、低濃度のＰ（リン）が添加された非晶質シリコン層からなる欠陥修復層１２ａを形成し、その後、実質的にイントリンシックな非晶質シリコン層からなる非晶質層１３ａを形成する。【選択図】図３
2010287618.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に、ゲート電極を形成する工程と、
前記ゲート電極上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の半導体層を形成する工程と、
前記第１の半導体層上に、オーミックコンタクト層として機能する第２の半導体層を形成する工程と、
前記第２の半導体層上に、ソース電極、及びドレイン電極を形成する工程と
を備え、
前記第１の半導体層を形成する工程は、
実質的にイントリンシックな微結晶シリコン層からなる微結晶層を形成し、
少なくとも前記ソース電極、前記ドレイン電極と対向配置される領域に、前記微結晶層の表面の結晶欠陥を低減するように、低濃度のＰ（リン）が添加された非晶質シリコン層からなる欠陥修復層を形成し、
その後、実質的にイントリンシックな非晶質シリコン層からなる非晶質層を形成する薄膜トランジスタの製造方法。
【請求項２】
絶縁性基板上に、ゲート電極を形成する工程と、
前記ゲート電極上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の半導体層を形成する工程と、
前記第１の半導体層上に、オーミックコンタクト層として機能する第２の半導体層を形成する工程と、
前記第２の半導体層上に、ソース電極、及びドレイン電極を形成する工程と
を備え、
前記第１の半導体層を形成する工程は、    
実質的にイントリンシックな微結晶シリコン層を形成し、
少なくとも前記ソース電極、前記ドレイン電極と対向配置される領域に、前記微結晶シリコン層の表面の結晶欠陥を低減するように、ＰＨ３とＨ２の混合ガス、Ｈ２のガス、若しくは前記ガスに希ガスを加えた混合ガスのいずれかを添加してプラズマ処理を実施し、
その後、実質的にイントリンシックな非晶質シリコン層を形成する薄膜トランジスタの製造方法。
【請求項３】
前記プラズマ処理の温度は、３００℃以上の温度で処理することを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記第１の半導体層及び第２の半導体層は、ＣＶＤ法により連続的に形成することを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１の半導体層と、
前記第１の半導体層上に形成され、オーミックコンタクト層として機能する第２の半導体層と、
前記第２の半導体層上に形成されたソース電極、及びドレイン電極と
を備え、
前記第１の半導体層は、
前記ゲート絶縁膜と当接し、実質的にイントリンシックな微結晶シリコン層により構成される微結晶層と、
前記第２の半導体層と当接し、実質的にイントリンシックな非晶質シリコン層により構成される非晶質層と、
少なくとも前記ソース電極、前記ドレイン電極と対向配置される領域において前記微結晶層と前記非晶質層の間隙に配置される、前記微結晶層表面の結晶欠陥を低減する欠陥修復層と
を具備する薄膜トランジスタ。
【請求項６】
前記第２の半導体層は、Ｐ（リン）が添加された非晶質シリコン層により構成され、
前記欠陥修復層は、前記第２の半導体層よりも低濃度のＰ（リン）が添加された非晶質シリコン層により構成されていることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記欠陥修復層は、Ｐ又はＨが添加された微結晶シリコン層により構成されていることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項８】
前記非晶質層は、
前記微結晶シリコン層の直上層に配置され、チャネル領域と当該チャネル領域の外側に位置するチャネル領域近傍に形成されたアイランド状の第１非晶質層と、
前記第２の半導体層の直下層に配置され、当該第２の半導体層と実質的に同一形状の第２非晶質層とを備え、
前記第１非晶質層の上層には、当該第１非晶質層と実質的に同一形状のエッチストッパ層を備え、
前記欠陥修復層は、前記第１非晶質層が積層されていない前記微結晶層上から前記エッチストッパ層の前記チャネル領域近傍を被覆するように形成されていることを特徴とする請求項５〜７に記載の薄膜トランジスタ。
【請求項９】
請求項５〜８のいずれか１項に記載の薄膜トランジスタを備え、
前記ソース電極、及びドレイン電極の上層には、保護絶縁膜及び画素電極がこの順に形成されており、
前記ドレイン電極と前記画素電極は、前記保護絶縁膜に形成されたコンタクトホールを介して電気的に接続されている薄膜トランジスタアレイ基板。
【請求項１０】
請求項９に記載の薄膜トランジスタ基板を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、及びその製造方法に関する。また、前記薄膜トランジスタを備えた薄膜トランジスタアレイ基板、及び表示装置に関する。
【背景技術】
【０００２】
薄型パネルのひとつである液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、低消費電力や小型軽量といったメリットを有するため、パーソナルコンピュータ、携帯情報端末機器、カーナビゲーションシステムなどのモニタとして広く用いられている。そして、近年においては、テレビモニターとしても広く用いられ、従来のブラウン管に取って代わろうとしている。また、視野角、コントラスト、応答性において優れている有機ＥＬ（Electro-Luminescence）表示装置も、次世代の薄型パネルとして鋭意開発されている。
【０００３】
このような表示装置の各表示画素のスイッチング素子には、非晶質シリコン層からなる半導体層を用いた薄膜トランジスタ（以下、「ＴＦＴ（Thin Film Transistor）」とも称する）が用いられてきた。ＴＦＴは、コプラナ構造、スタガ構造などのＭＯＳ（metal oxide semiconductor）構造が広く用いられている。コプラナ構造は、ゲート電極と、ソース／ドレイン電極とが非晶質シリコン層に対して同じ側に配置されたものである。スタガ構造は、ゲート電極とソース／ドレイン電極との相対配置が、非晶質シリコン層を挟んで両側に対峙されたものであり、非晶質シリコン層に対するゲート電極の配置によってトップゲート（順スタガ）型と、ボトムゲート（逆スタガ）型に分類される。
【０００４】
半導体層として非晶質シリコン層を用いたＴＦＴを長時間駆動した場合、非晶質シリコン層中の局在準位密度が増加する。その結果、非晶質シリコン層に増加した欠陥を介在してゲート絶縁膜への電子注入やトラッピングが発生し、閾値電圧のシフトが発生してしまう。この欠点を補うために、閾値電圧のシフト量を予め見積もった回路設計を行っている。
【０００５】
しかしながら、非晶質シリコン層を使用したＴＦＴは、その移動度の低さや閾値電圧シフト発生のため、画素スイッチとしては使用できても、高い移動度を要するゲート駆動回路等には使用できなかった。そのため、ゲート駆動用ＩＣ（Integrated Circuit）を外付けせざるを得ず、部材点数増加によるコスト増大と、表示装置周辺の額縁が大きくなってしまうという問題があった。
【０００６】
この問題を解決するため、半導体層に微結晶シリコン層や多結晶シリコン層を用いたＴＦＴを、ゲート駆動回路に用いる試みがなされている。微結晶シリコン層や多結晶シリコン層は、非晶質シリコン層に比べて局在準位密度が低いため、閾値電圧のシフトが発生し難く、発生した場合であってもシフト量が小さいという利点を有する。その一方、多結晶シリコン層は、エキシマレーザなどによる結晶化プロセスが必要であるため、製造工程が複雑になり、大型化やコストダウンには不利となる。
【０００７】
そこで、成膜装置のみにより得られ、生産性に優れる微結晶シリコン層が注目されている。しかしながら、微結晶シリコン層は、結晶化と共にバンドギャップが狭くなるため、実際のＴＦＴ動作時に掛かるゲートとソース間、及びゲートとドレイン間電界でリーク電流が流れやすくなる。また、多くのシリコン粒界をもつために外部から不純物が混入しやすく、不純物を介在したリーク電流や粒界に存在する欠陥を経由したリーク電流も多く流れる。リーク電流は、クロストークを発生させるなど表示上の問題を発生させる。よって微結晶シリコン層のみで半導体層を形成し、ＴＦＴに用いるのは困難とされてきた。これらの問題を抑制する手段として、微結晶シリコン層と非晶質シリコン層との２層で半導体層を形成する構成が提案されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１６７０５１号公報
【特許文献２】特開２００５−３２２８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
微結晶シリコン層とバンドギャップの広い非晶質シリコン層との積層構造によって半導体層を構成することにより、電界緩和を図ることができる。また、微結晶シリコン層の粒界を非晶質シリコン層で埋めることができ、不純物をブロックすることも可能となる。しかしながら、微結晶シリコン層と非晶質シリコン層の２層で半導体層を形成した場合、オン時の電流値が大幅に低下するという問題がある。
【００１０】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、閾値電圧シフトが小さく、かつオン特性に優れた薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る第１の薄膜トランジスタの製造方法は、絶縁性基板上に、ゲート電極を形成する工程と、前記ゲート電極上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１の半導体層を形成する工程と、前記第１の半導体層上に、オーミックコンタクト層として機能する第２の半導体層を形成する工程と、前記第２の半導体層上に、ソース電極、及びドレイン電極を形成する工程とを備え、前記第１の半導体層を形成する工程は、実質的にイントリンシックな微結晶シリコン層からなる微結晶層を形成し、少なくとも前記ソース電極、前記ドレイン電極と対向配置される領域に、前記微結晶層の表面の結晶欠陥を低減するように、低濃度のＰ（リン）が添加された非晶質シリコン層からなる欠陥修復層を形成し、その後、実質的にイントリンシックな非晶質シリコン層からなる非晶質層を形成するものである。
【００１２】
本発明に係る第２の薄膜トランジスタの製造方法は、絶縁性基板上に、ゲート電極を形成する工程と、前記ゲート電極上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１の半導体層を形成する工程と、前記第１の半導体層上に、オーミックコンタクト層として機能する第２の半導体層を形成する工程と、前記第２の半導体層上に、ソース電極、及びドレイン電極を形成する工程とを備え、前記第１の半導体層を形成する工程は、実質的にイントリンシックな微結晶シリコン層を形成し、少なくとも前記ソース電極、前記ドレイン電極と対向配置される領域に、前記微結晶シリコン層の表面の結晶欠陥を低減するように、ＰＨ３とＨ２の混合ガス、Ｈ２のガス、若しくは前記ガスに希ガスを加えた混合ガスのいずれかを添加したプラズマ処理を実施し、その後、実質的にイントリンシックな非晶質シリコン層を形成するものである。
【００１３】
本発明に係る薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の半導体層と、前記第１の半導体層上に形成され、オーミックコンタクト層として機能する第２の半導体層と、前記第２の半導体層上に形成されたソース電極、及びドレイン電極とを備え、前記第１の半導体層は、前記ゲート絶縁膜と当接し、実質的にイントリンシックな微結晶シリコン層により構成される微結晶層と、前記第２の半導体層と当接し、実質的にイントリンシックな非晶質シリコン層により構成される非晶質層と、少なくとも前記ソース電極、前記ドレイン電極と対向配置される領域において前記微結晶層と前記非晶質層の間隙に配置される、前記微結晶層表面の結晶欠陥を低減する欠陥修復層とを具備するものである。
【発明の効果】
【００１４】
本発明によれば、閾値電圧シフトが小さく、かつオン特性に優れた薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１５】
【図１】実施形態１に係るマザー基板の構成を示す模式的平面図。
【図２】実施形態１に係る液晶表示装置の模式的平面図。
【図３】（ａ）実施形態１に係るＴＦＴの模式的断面図。（ｂ）画素領域に配設されたＴＦＴ近傍の模式的断面図。
【図４】（ａ）〜（ｄ）は、実施形態１に係るＴＦＴの製造工程断面図。
【図５】プラズマ処理時間に対してオン抵抗をプロットした図。
【図６】プラズマ処理温度に対してオン抵抗をプロットした図。
【図７】実施形態２に係るＴＦＴの模式的断面図。
【図８】（ａ）（ｂ）は、実施形態２に係るＴＦＴの製造工程断面図。
【図９】ｎ−型非晶質シリコン層厚に対して、オン抵抗をプロットした図。
【図１０】実施形態３に係るＴＦＴ近傍の模式的断面図。
【図１１】（ａ）（ｂ）は、実施形態３に係るＴＦＴの製造工程断面図。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、これに限定されるものではない。
【００１７】
［実施形態１］
実施形態１に係る表示装置は、薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載された表示装置である。ここでは、表示装置の一例として液晶表示装置について説明する。
【００１８】
図１は、ＴＦＴアレイ基板となる部分が複数形成された、実施形態１に係るマザー基板５５の模式的平面図であり、図２は、液晶表示装置５０の模式的平面図である。なお、図２においては、説明の便宜上、対向基板の図示を省略する。
【００１９】
マザー基板５５には、液晶表示装置５０を構成する一対の基板のうちのＴＦＴアレイ基板５１となる部分が複数形成されている（図１参照）。図１の例においては、ガラス基板や石英基板などの透明絶縁性基板５６上に１２個のＴＦＴアレイ基板５１となる部分がマトリクス状に形成されている。
【００２０】
ＴＦＴアレイ基板５１は、図２に示すように、ゲート信号線（走査信号線）２１、ゲート駆動回路２２、蓄積容量配線２４、ソース信号線（表示信号線）３１、ソース駆動回路３２等を備える。
【００２１】
ゲート信号線２１は、図２中の横方向に延在し、縦方向に複数並設されている。ソース信号線３１は、ゲート信号線２１とゲート絶縁層（不図示）を介して交差するように、図２中の縦方向に延在し、横方向に複数並設されている。複数のゲート信号線２１と、複数のソース信号線３１は、ほぼ直交するようにマトリクスを形成し、隣接するゲート信号線２１及びソース信号線３１とで囲まれた領域が、画素４０となる。従って、画素４０は、マトリクス状に配列される。複数の画素４０が形成されている領域が表示領域４５となる。そして、表示領域４５の外側に区画された領域が、額縁領域４６である。
【００２２】
ゲート駆動回路２２及びソース駆動回路３２は、周辺駆動回路として額縁領域４６に形成されている。各ゲート信号線２１は、表示領域４５からゲート駆動回路２２まで延設されている。同様に、各ソース信号線３１は、表示領域４５から当該ソース駆動回路３２まで延設されている。ゲート駆動回路２２やソース駆動回路３２からは、配線が端子まで延設され、端子を介してＩＣチップ３４や、ＦＰＣ（Flexible Printed Circuit）などの配線基板３３に接続されている。
【００２３】
外部からの各種信号は、配線基板３３を介してゲート駆動回路２２、ソース駆動回路３２に供給される。ゲート駆動回路２２は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線２１に供給する。このゲート信号によって、ゲート信号線２１が順次選択されることになる。ソース駆動回路３２は、外部からの制御信号や、表示データに基づいて表示信号をソース信号線３１に供給する。これにより、表示データに応じた表示電圧を各画素４０に供給することができる。
【００２４】
各画素のゲート信号線２１とソース信号線３１の交差点付近には、少なくとも一つの信号伝達用のＴＦＴ５２が設けられている。また、各画素には、ＴＦＴ５２と接続する蓄積容量素子４２が形成されている。画素に形成されたＴＦＴ５２のゲート電極はゲート信号線２１に、ＴＦＴ５２のソース電極５はソース信号線３１に接続されている。ゲート電極に電圧を印加するとソース信号線３１から電流が流れるようになる。これにより、ソース信号線３１から、ＴＦＴ５２のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。
【００２５】
一方、蓄積容量素子４２は、ＴＦＴ５２のほか、蓄積容量配線２４を介して対向電極とも電気的に接続されている。従って、蓄積容量素子４２は、画素電極と対向電極との間の容量と並列に接続されていることになる。また、ゲート駆動回路２２及びソース駆動回路３２にも、画素４０内に設けられたＴＦＴ５２を駆動するための駆動用のＴＦＴ５２が配置されている。ＴＦＴアレイ基板５１の液晶側表面には、配向膜が形成されている。
【００２６】
マザー基板５５（図１参照）には、対向基板（不図示）となる領域が複数形成された対向マザー基板（不図示）が対向配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴアレイ基板５１側に配置されている場合もある。液晶表示パネルは、マザー基板５５と、これに対向配置された対向マザー基板とを、液晶表示パネル単位に切り出し、これら一対の基板間に液晶を注入して封止することにより得られる。
【００２７】
ＴＦＴアレイ基板５１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。液晶表示装置５０は、液晶表示パネルの反視認側に、バックライトユニット等を配設することにより得られる。
【００２８】
液晶分子は、画素電極と対向電極との間の電界によって配向方向が変化する。液晶分子の配向変化に応じて、液晶層を通過する光の偏光状態が変化する。すなわち、バックライトユニットから偏光板を通過することにより形成された直線偏光が、液晶層を通過することによって、偏光状態が変化する。従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。
【００２９】
液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、蓄積容量素子４２において、画素電極と対向電極との間の電界と並列に電界を形成することにより、表示電圧を保持することができる。
【００３０】
次に、実施形態１に係る薄膜トランジスタ（ＴＦＴ）の構造について説明する。図３（ａ）に、実施形態１に係るＴＦＴ５２の模式的断面図を示す。また、図３（ｂ）に、画素４０領域内に形成されたスイッチング素子用のＴＦＴ５２の上層に画素電極を配設した場合の模式的断面図を示す。なお、実施形態１において、画素４０内に配設されたスイッチング素子用のＴＦＴと、ゲート駆動回路２２及びソース駆動回路３２に配置されたＴＦＴが同様の構成となっており、両ＴＦＴを区別せずにＴＦＴ５２と表記する。これらは、同時に形成する。
【００３１】
ＴＦＴ５２は、図３（ａ）に示すように、逆スタガ型であり、絶縁性基板１、ゲート電極２、ゲート絶縁膜３、ソース電極５、ドレイン電極６、第１の半導体層１０、第２の半導体層１５等を有している。
【００３２】
ゲート電極２は、絶縁性基板１上に形成され、ゲート信号線２１、蓄積容量配線２４、蓄積容量電極層（不図示）等と同一のレイヤである第１金属膜により形成されている。第１金属膜は、単層膜、積層膜のいずれでもよい。
【００３３】
ゲート絶縁膜３は、ゲート電極２を覆うように、その上層に形成されている。ゲート絶縁膜３は、絶縁性基板１、ゲート電極２等を被覆するように形成されている。ゲート絶縁膜３としては、例えば、窒化シリコン（ＳｉＮｘ）の単層膜や、窒化シリコン（ＳｉＮｘ）と酸化膜（ＳｉＯ）の積層膜を適用することができる。
【００３４】
第１の半導体層１０は、下層側に配置され、実質的に不純物を含まないイントリンシックな（以降、「ｉ型」と略記する）微結晶シリコン層からなる微結晶層１１、上層側に配置され、ｉ型の非晶質シリコン層（アモルファスシリコン層）からなる非晶質層１３、これらの間隙に配置されるシリコン層からなる欠陥修復層１２を備える。換言すれば、第１の半導体層１０は、微結晶層１１と非晶質層１３とが欠陥修復層１２を介して対向配置している構造を含む。欠陥修復層１２については、後述する。
【００３５】
ここで、微結晶シリコン層は、一般的に、ポリシリコンよりグレインサイズが小さいものを云う。具体的には、微結晶シリコン層の粒径は、凡そ１０ｎｍ以上、３００ｎｍ以下のものを云う。微結晶シリコン層は、例えば、レーザ波長が５３２ｎｍ〜６３３ｎｍのレーザ光を用いたラマン分光評価において、５２０ｃｍ−１、５０５ｃｍ−１、４８０ｃｍ−１付近にピークが見られる。若しくは、５２０ｃｍ−１、５０５ｃｍ−１の２つのピークが見られる。５２０ｃｍ−１のピークは、結晶シリコンによるものであり、５０５ｃｍ−１のピークは、グレインの外周部（結晶粒界に近い部分）のシリコンによるものである。また、４８０ｃｍ−１のピークは、アモルファス（非晶質）シリコンによるものである。
【００３６】
第２の半導体層１５は、非晶質層１３の上層に形成されており、オーミックコンタクト層として機能する。そして、第２の半導体層１５上に、ソース電極５及びドレイン電極６が配設されている。
【００３７】
ソース電極５及びドレイン電極６は、第２の半導体層１５上に形成されており、第２金属膜により構成されている。ソース電極５、及びドレイン電極６を構成する第２金属膜は、同一レイヤにソース信号線３１等のパターンも形成されている。エッチングにより開口部Ｈ１を形成し、ソース電極５とドレイン電極６を電気的に分断している。（図３（ａ）参照）。
【００３８】
ソース電極５の下層に位置する第１の半導体層１０の領域がソース領域１０Ｓとして機能し、ドレイン電極６の下層に位置する第１の半導体層１０の領域がドレイン領域１０Ｄとして機能する。そして、ソース領域１０Ｓとドレイン領域１０Ｄに挟まれた第１の半導体層１０の領域が、チャネル領域１０Ｃとなる。
【００３９】
ソース電極５及びドレイン電極６は、第２の半導体層１５、非晶質層１３、欠陥修復層１２、微結晶層１１、ゲート絶縁膜３を介して、ゲート電極２の一部と対向配置されている。すなわち、ＴＦＴ５２として動作するために、薄膜トランジスタ領域が、ゲート電極２上に存在して、ゲート電極２に電圧を印加した時の電界の影響を受けやすい状態とする。ＴＦＴ５２は、上記のような構成となっている。
【００４０】
ゲート絶縁膜３、ソース電極５、ドレイン電極６の上層には、これらを覆うように保護絶縁膜７が形成されている。画素４０の領域に配設されるＴＦＴ５２においては、図３（ｂ）に示すように、保護絶縁膜７上に画素電極８が形成され、保護絶縁膜７に形成されたコンタクトホールＣＨ１を介して、ドレイン電極６と画素電極８が電気的に接続されている。
【００４１】
次に、図４（ａ）〜（ｄ）を用いて、実施形態１に係る薄膜トランジスタの製造方法について説明する。
【００４２】
まず、ガラス等の透明な絶縁性基板１上に第１金属膜を成膜し、第１のフォトリソグラフィー工程、エッチング工程、レジスト剥離工程等を経て、ゲート電極２、ゲート信号線等のパターンを形成する（図４（ａ）参照）。第１金属膜としては、Ａｌ、Ｍｏ，Ｃｒ、これらを主成分とする合金等を挙げることができる。ＭｏやＣｒは、高融点材料であるのでより好ましい。第１金属膜は、これらの金属の積層膜としてもよい。
【００４３】
実施形態１においては、ガラス基板上にＣｒ膜を成膜した。具体的には、Ｃｒターゲットを用い、ＤＣマグネトロンスパッタ法により、Ｃｒ膜（約４００ｎｍ厚）を成膜した。スパッタ条件は、Ａｒ（アルゴン）ガス１００ｓｃｃｍ、圧力０．１４Ｐａ、電力１．０ｋｗ、温度２００℃とした。なお、膜厚は、デバイス特性を満たす導電性が得られれば良く、上記膜厚に限定されるものではない。但し、第１金属膜の表面状態は、ゲート絶縁膜３の表面モフォロジィに影響を与える。ゲート絶縁膜３の表面モフォロジィが悪くなると、閾値電圧の増加や移動度低下を招き、トランジスタ特性が悪くなる。従って、プロセスを含めて第１金属膜の条件を最適化する必要がある。
【００４４】
次に、ゲート電極２及び絶縁性基板１上に、プラズマＣＶＤ法により、ゲート絶縁膜３と、微結晶層１１を順次連続成膜する（図４（ｂ）参照）。実施形態１においては、ゲート絶縁膜３として、シリコン窒化膜を３５０〜４５０ｎｍの膜厚となるように成膜した。シリコン窒化膜の成膜条件は、Ｎ２、ＳｉＨ４、ＮＨ３、Ｈ２ガスを導入して、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力８０〜１３０Ｐａとした。次に、一旦ガスを排気した後、Ｈ２ガスの導入、排気の工程を数回繰り返した。これは、シリコン窒化膜の成膜時に用いたガスを残留させないためである。十分にガスの排気が完了した後、Ｈ２、ＳｉＨ４ガスを用いて、ｉ型の微結晶シリコン層を３０〜５０ｎｍの膜厚となるように成膜した。成膜条件は、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力１００〜２００Ｐａとし、Ｈ２、ＳｉＨ４ガスの流量比（Ｈ２／ＳｉＨ４比）を２５０〜３５０とした。これらの工程を経て、i型の微結晶シリコン層１４を得た。
【００４５】
上記条件で成膜した微結晶シリコン層１４は、グレインサイズが３０ｎｍ〜６０ｎｍ、導電率が約２×１０−７Ｓ／ｃｍ〜５×１０−７Ｓ／ｃｍであった。
【００４６】
次に、大気暴露せずに微結晶シリコン層１４の表面にプラズマ処理を実施して、微結晶層１１、及び欠陥修復層１２を得る（図４（ｃ）参照）。換言すると、プラズマ処理により微結晶シリコン層１４の表面を欠陥修復層１２に変換する。微結晶シリコン層１４のうちのプラズマ処理の影響を受けなかった領域が、微結晶層１１となる。実施形態１においては、プラズマ処理時の温度を３００℃とした。このため、ゲート絶縁膜３、微結晶層１１を形成したチャンバとは異なるチャンバで処理した。チャンバ間の移動は、真空搬送とした。プラズマ処理条件は、温度３００℃、圧力４００Ｐａ、高周波電力０．２〜０．５Ｗ／ｃｍ２、Ｈ２に対するＰＨ３濃度が０．００１％となるように各流量を設定し、処理時間を３０ｓｅｃとした。
【００４７】
微結晶層１１及び欠陥修復層１２の境界は、必ずしも明確である必要はなく、下層側に微結晶層１１が形成されていればよい。なお、欠陥修復層１２を得る際には、ＰＨ３を含有させず、Ｈ２のみで処理を行っても良い。その際のプラズマ処理時間は、例えば、１８０ｓｅｃとする。
【００４８】
次に、一旦ガスを排気した後、ＰＨ３ガスを残留させないために、Ｈ２ガスの導入工程と排気工程を数回繰り返した。その後、連続的にｉ型の非晶質シリコン層をプラズマＣＶＤ法により、１３０〜１５０ｎｍの膜厚となるように成膜した。成膜条件は、成膜温度３００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、Ｈ２／ＳｉＨ４の流量比を３〜５とした。これにより、非晶質層１３を得た。
【００４９】
その後、非晶質層１３から連続して、第２の半導体層１５を形成する。具体的には、リンドープしたｎ型非晶質シリコン層を、２０〜５０ｎｍの膜厚となるように形成した。成膜条件は、成膜温度３００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、ガス流量比をＰＨ３：ＳｉＨ４：Ｈ２＝１：１００：１６００とした。これにより、第２の半導体層１５を得た。
【００５０】
次に、微結晶層１１、欠陥修復層１２、非晶質層１３、第２の半導体層１５を写真製版工程とエッチング工程を経てパターニングし、図４（ｄ）のようなアイランド形状のパターンを得る。
【００５１】
その後、第２金属膜を成膜し、写真製版工程、エッチング工程を経てソース電極５、ドレイン電極６等のパターンを形成する。次いで、同一の写真製版工程で使用するレジストマスクを用いて、ソース電極５とドレイン電極６の間隙に配置される第２の半導体層１５を除去することにより、チャネルエッチを形成する（図３（ａ）参照）。実施形態１においては、第２金属膜として、ＤＣマグネトロンスパッタ法により、Ｃｒ膜を約５０ｎｍ、Ａｌ−Ｓｉ−Ｃｕ膜を約３００ｎｍの膜厚となるように成膜した。Ｃｒ膜のスパッタ条件は、Ａｒガス１００ｓｃｃｍ、圧力０．１４Ｐａ、ＤＣ電力１．０ｋｗ、温度２００℃とした。Ａｌ−Ｓｉ−Ｃｕ膜のスパッタ条件は、Ａｒガス１００ｓｃｃｍ、圧力０．１４Ｐａ、ＤＣ電力１．０ｋｗ、温度８０℃とした。チャネルエッチは、ドライエッチングにより行った。以上の工程を経て図３（ａ）に示すようなＴＦＴ５２が形成される。
【００５２】
次に、トランジスタ素子全体を保護するために保護絶縁膜７をプラズマＣＶＤ法により成膜する。実施形態１では、保護絶縁膜７としてシリコン窒化膜を用いた。成膜条件は、成膜温度２８０℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力８０〜１３０Ｐａとし、成膜ガスとしてＮ２、ＳｉＨ４、ＮＨ３の混合ガスを用いた。膜厚は、３００ｎｍとした。
【００５３】
画素４０領域内に形成されたスイッチング素子用のＴＦＴ５２においては、写真製版工程やエッチング工程等を経て、保護絶縁膜７の表面からドレイン電極６の表面まで貫通するコンタクトホールＣＨ１を形成する。保護絶縁膜７として、感光性樹脂膜を適用した場合には、エッチング工程を省略することができる。
【００５４】
その後、画素電極８を形成するための導電膜を、スパッタリング法により形成する。実施形態１においては、透明導電性薄膜を成膜した。コンタクトホールＣＨ１を介して、ドレイン電極６と画素電極８が電気的に接続される。最後に、製造過程における各プラズマダメージを緩和するために、２５０℃〜３００℃で３０〜６０分間、熱処理を行った。以上の工程等を経て、図３（ｂ）に示すような薄膜トランジスタ５２を有するＴＦＴアレイ基板５１を製造した。
【００５５】
ところで、ゲート電圧（Ｖｇ）と、ソース電極及びドレイン電極間電圧（Ｖｄｓ）とを一定とし、その時に流れるオン電流Ｉｏｎから、オン抵抗（Ｖｄｓ／Ｉｏｎ）が求まる。図５に、プラズマ処理時間とオン抵抗の関係を検討した結果の一例を示す。図５の横軸はプラズマ処理時間（ｓｅｃ）であり、縦軸はオン抵抗（Ω）である。図５より、プラズマ処理を実施することによってオン抵抗が下がり、界面抵抗が小さくなっていることを確認した。
【００５６】
上記構成のＴＦＴ５２は、ソース電極５とドレイン電極６間に電圧が印加されている場合、ゲート電極２に正の電圧を印加し、電圧がある閾値を超えると、ゲート絶縁膜３側の微結晶層１１にチャネルが形成される。チャネル層が形成されると、図３（ａ）に示した矢印Ａの経路で電流（オン電流）がソース・ドレイン間に流れる。
【００５７】
特許文献１や２のように、微結晶シリコン層の直上層に非晶質シリコン層を積層する構造を採用する場合、界面の接合不良によるキャリア伝導の阻害によってオン電流低下がみられる。微結晶シリコン層と非晶質シリコン層との接合不良の原因は、微結晶シリコン層表面の欠陥によるキャリアトラップと、微結晶シリコン層と非晶質シリコン層のフェルミ準位の違いに起因した電位障壁とによるものである。そして、それが界面抵抗となりオン電流が下がる。上記接合不良は、微結晶シリコン層を２００℃程度の温度で成膜した場合により顕著となる。
【００５８】
微結晶シリコン層をプラズマＣＶＤ法で形成する場合、シラン（ＳｉＨ４）と大量の水素（Ｈ２）を成分ガスとして用いる。ＣＶＤ法による微結晶シリコンの形成モデルは、様々な議論がなされているが明確には判っていない。一般には、まずデポ中にＳｉ−Ｈ＋Ｓｉ−といったＳｉ−Ｈ結合と、シリコンダングリングボンドの複合体が形成されると考えられている。この複合体の周囲は、局所的に不安定な構造を有しており、水素とのやり取りを通じて他のシリコンとの結合交替を起こしながら、最も安定な結晶構造に移行していくと考えられている。デポジションが進行していく過程で結晶へと移行していくため、微結晶シリコン層の最表面は安定状態になっておらず、多くの欠陥が存在する。
【００５９】
また、成膜中に発生する水素ラジカルは、Ｓｉのエッチング作用がある。また、成膜温度の低下と共に水素ラジカルのエッチング作用が強くなる。このため、微結晶シリコン層の表面欠陥は、低温で成膜すると増加する。２００℃程度の温度で成膜した場合に、界面抵抗が高くなるのはそのためである。しかしながら、２００℃程度の温度においては、水素ラジカルによるエッチング効果によって、微結晶シリコンの成膜初期に形成されやすいインキュベーション層（非晶質シリコン）の発生を抑制することが可能である。これは、結晶シリコンよりも非晶質シリコンの方が水素ラジカルでエッチングされ易いためである。逆スタガ型のＴＦＴでは、成膜初期層がチャネル部となるため、ＴＦＴの特性向上のためにはインキュベーション層を抑制することが重要となる。そのために、成膜温度を２００℃に設定することが好ましいが、前述の界面抵抗の増大とトレードオフの関係にある。
【００６０】
本発明者らが鋭意検討を重ねた結果、微結晶シリコン層１４を形成した後、その表面をＰＨ３及びＨ２の混合ガス、又はＨ２ガス、あるいは、これらにさらに希ガスを加えた混合ガスを用いてプラズマ処理を実施し、その後に非晶質シリコン層を形成することによって、界面抵抗の低減を達成できることを見出した。言い換えると、微結晶層１１と非晶質層１３の間に上述した構成の欠陥修復層１２を配設することにより、界面抵抗の低減を実現できることを見出した。これにより、オン特性に優れ（移動度が高く）、閾値電圧シフトの少ない半導体層を提供することができる。
【００６１】
図６に、プラズマ処理温度とオン抵抗の関係を検討した結果の一例を示す。図６の横軸はプラズマ処理温度（℃）であり、縦軸はオン抵抗（Ω）である。微結晶シリコン層１４の表面にプラズマ処理を行うときの温度は、本発明の趣旨を逸脱しない範囲において、特に限定されないが、水素ガス、若しくは水素ガス＋希ガスを適用する場合には、３００℃以上、３５０℃以下の範囲とすると、オン抵抗をより小さくすることが可能となるので好ましい。３００℃以上でオン抵抗が優れる理由は、水素ラジカルの発生を抑制することによって、水素ラジカルのエッチング作用による欠陥の発生を防止し、ＨまたはＰによる欠陥終端効果を効果的に引き出すことができるためであると考えている。一方、３５０℃以下でオン抵抗が優れる理由は、それを超える温度では、徐々に微結晶シリコン層表面へ水素ラジカルが吸着し難くなって（sticking係数が下がって）、欠陥低減効果が減少することによるものと考えている。
【００６２】
微結晶シリコン層１４の表面にプラズマ処理を行う際に、ＰＨ３とＨ２の混合ガス、若しくはＰＨ３とＨ２＋希ガスを適用する場合には、より抵抗低減に効果がみられ、処理時間の短縮にもつながるので好ましい。プラズマ処理の温度は、本発明の趣旨を逸脱しない範囲において、特に限定されないが、３００℃以上とすると、オン抵抗がより小さくなるので好ましい。ＰＨ３を添加することにより、欠陥修復層１２には、微量のＰが含まれることになる。ＰＨ３を添加した系においては、処理温度が４００℃であっても、３００℃と同様の低いオン抵抗を示すことを確認した。
【００６３】
ゲート駆動回路２２やソース駆動回路３２に用いるＴＦＴ５２は、常時動作しているものである。このため、非晶質シリコン層からなるＴＦＴをゲート駆動回路２２やソース駆動回路３２に用いると、連続動作が長時間に及ぶことによって閾値電圧シフトが発生し、正常な駆動動作をしなくなるという問題があった。すなわち、正常な表示ができなくなってしまうという問題があった。そのため、ゲート駆動回路２２やソース駆動回路３２の動作には、外付けのＩＣチップを用いていた。
【００６４】
実施形態１に係るＴＦＴ５２によれば、微結晶層１１、欠陥修復層１２、非晶質層１３の３層構造とすることにより、トラップ密度や欠陥準位を低減することができる。これにより、優れたオン電流を提供することができる。換言すると、移動度を高めることができる。また、長時間動作させた際の閾値電圧シフトを、従来の非晶質シリコン層を用いる場合に比して、大幅に抑えることができる。また、ソース電極５及びドレイン電極６と、微結晶層１１とが接触しない構造となり、オフ電流が大きくなるという問題を回避することができる。
【００６５】
周辺駆動回路用のＴＦＴとスイッチング素子用のＴＦＴを同一基板上に同時に形成することにより、ＩＣチップの部品点数を減らすことが可能となる。すなわち、減量化、軽量化、さらには小型化の実現が期待できる。従って、本発明は、同一基板上に周辺駆動回路用のＴＦＴと画素内のスイッチング素子用のＴＦＴを同時形成する用途に、特に好適に適用することができる。無論、本発明の薄膜トランジスタを、これらの用途以外に用いることができることは言うまでもない。
【００６６】
実施形態１に係るＴＦＴ５２の製造方法によれば、駆動用ＩＣを別途に実装させる場合に比して生産性向上、コスト削減を図ることができる。また、実装時の品質ロスの発生を防止することができる。また、半導体層をＣＶＤ法により製造することが可能であるので、低コスト化も実現することができる。なお、半導体層をＣＶＤ法により製造する方法について述べたが、他の製造方法により半導体層を形成してもよいことは言うまでもない。例えば、アニールを用いて非晶質シリコン層を結晶化させることにより微晶質シリコン層を得ることも可能である。
【００６７】
［実施形態２］
次に、上記実施形態１とは異なるＴＦＴの構成例について説明する。なお、上記実施形態１と同様の要素部材については、同一の符号を付し、適宜その説明を省略する。
【００６８】
本実施形態２に係るＴＦＴは、以下の点を除いて、上記実施形態１の基本的な構成、及び製造方法が同様である。すなわち、上記実施形態１においては、微結晶シリコン層１４表面にプラズマ処理することにより欠陥修復層１２を形成するのに対し、本実施形態２においては、非晶質シリコン層にＰを低濃度添加することにより欠陥修復層を形成する点において相違する。
【００６９】
図７に、本実施形態２に係るＴＦＴ５２ａの模式的断面図を示す。同図に示すように、ＴＦＴ５２ａの第１の半導体層１０ａは、微結晶層１１ａ、欠陥修復層１２ａ、非晶質層１３ａの積層構造となっている。欠陥修復層１２ａは、非晶質シリコン層にドーパントとしてＰを低濃度添加したものを適用した。
【００７０】
実施形態２に係るＴＦＴ５２ａの製造方法について、図８（ａ）（ｂ）の製造工程断面図を用いつつ説明する。
【００７１】
ゲート電極２がパターニングされた絶縁性基板１上にプラズマＣＶＤ法を用いて、ゲート絶縁膜３、ｉ型の微結晶シリコン層からなる微結晶層１１ａ、ｎ−型非晶質シリコン層により構成される欠陥修復層１２ａ、ｉ型の非晶質シリコン層からなる非晶質層１３ａ、ｎ＋型非晶質シリコン層により構成される第２の半導体層１５を同一チャンバ内で連続成膜する。
【００７２】
欠陥修復層１２ａは、微結晶層１１ａを成膜後、ＳｉＨ４とＨ２とＰＨ３の流量比を、所望の特性が得られるように設定した上で、プラズマＣＶＤ法等により成膜する。この層は、通常、第２の半導体層１５として用いられるｎ＋型非晶質シリコン層に比べて導電性が非常に低くなるように形成する。導電性を高めてしまうと、欠陥修復層１２ａを経由したリーク電流がソース電極、及びドレイン電極間で流れてしまうためである。
【００７３】
実施形態２においては、ゲート絶縁膜３としてシリコンＳｉＮ膜を３５０〜４５０ｎｍの膜厚で成膜した。成膜条件は、Ｎ２、ＳｉＨ４、ＮＨ３、Ｈ２を成分ガスとし、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力８０〜１３０Ｐａの条件とした。次に、一旦ガスを排気した後、Ｈ２ガスの導入、排気工程を数回繰り返した。これは、シリコン窒化膜の成膜時に用いたガスを残留させないためである。
【００７４】
十分にガスを排気した後、Ｈ２、ＳｉＨ４ガスを用いて微結晶層１１ａを３０〜５０ｎｍの膜厚で成膜した。成膜条件は、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力１００〜２００Ｐａとし、Ｈ２、ＳｉＨ４ガスの流量比（Ｈ２／ＳｉＨ４比）を２５０〜３５０とした。
【００７５】
続いて、欠陥修復層１２としてｎ−型ａ−シリコン層を約５ｎｍの膜厚で成膜した。成膜条件は、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、ガス流量比をＰＨ３：ＳｉＨ４：Ｈ２＝０．０１：１００：１６００とした。なお、ｎ−型非晶質シリコン層により構成される欠陥修復層１２ａの導電率は、第２の半導体層１５として形成するｎ＋型非晶質シリコン層の導電率に比して、非常に低いものである。実施形態２における欠陥修復層１２ａの導電率は、１×１０−８Ｓ／ｃｍ〜３×１０−８Ｓ／ｃｍ程である。これは、第２の半導体層１５よりも数桁低く、微結晶層１１ａよりも若干低いレベルのものである。
【００７６】
次に、一旦ガスを排気した後、Ｈ２ガスの導入、排気工程を数回繰り返した。これにより、ＰＨ３ガスがチャンバ内に残留することを防止する。ガスの排気が十分に完了した後、Ｈ２、ＳｉＨ４ガスを用いて、プラズマＣＶＤ法により非晶質シリコン層１１ａを１３０〜１５０ｎｍの膜厚となるように成膜した。成膜条件は、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、Ｈ２／ＳｉＨ４の流量比を３〜５とした。
【００７７】
その後、連続してリンドープしたｎ型非晶質シリコン層を２０〜５０ｎｍの膜厚となるように成膜した。成膜条件は、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、ガス流量比をＰＨ３：ＳｉＨ４：Ｈ２＝１：１００：１６００とした。
【００７８】
次に、図８（ｂ）に示すように、微結晶層１１ａ〜第２の半導体層１５を写真製版工程とエッチング工程を経て所望の形状にアイランド形状にパターン形成する。次いで、上記実施形態１と同様にして保護絶縁膜７、画素電極８等を形成することによりＴＦＴ５２ａを製造する。
【００７９】
図９に、欠陥修復層（ｎ−型非晶質シリコン層）１２ａの膜厚とオン抵抗の関係を示す。図９より、欠陥修復層１２ａを約５ｎｍ形成することにより、オン抵抗低減に効果があることがわかる。欠陥修復層１２ａを設けることにより、フェルミ準位が微結晶層１１ａのフェルミ準位に近づき、電位障壁が緩和されるものと考えられる。また、界面に存在するＰによって微結晶層１１ａ表面の欠陥が終端される。電位障壁の緩和と、欠陥終端によって界面抵抗が下がり良好な特性を得ることができる。
【００８０】
欠陥修復層１２ａ中にライトドープしたＰは、前述したように、微結晶層１１の表面の欠陥を終端する役割を担う。また、微結晶層１１ａと非晶質層１３ａのフェルミ準位の差によって発生する電位障壁を和らげる役割も担っている。これは、Ｐのライトドープによってｎ−型非晶質シリコン層のフェルミ準位が微結晶層１１ａと非晶質層１３ａ間のエネルギー準位となり、本来発生する電位差を段階的に緩和するためである。Ｐをライトドープした欠陥修復層１２ａにより、微結晶層１１ａ〜非晶質層１３ａに掛かる抵抗を低減させることができる。その結果、オン電流が高い良好なＴＦＴ５２ａを得ることができる。また、長時間動作させた際の閾値電圧シフトを、従来の非晶質シリコン層を用いる場合に比して、大幅に抑えることができる。
【００８１】
［実施形態３］
次に、上記実施形態１，２とは異なるＴＦＴの構成例について述べる。本実施形態３に係るＴＦＴの構造は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１に係るＴＦＴは、一般的な逆スタガ構造であったのに対し、本実施形態３に係るＴＦＴは、エッチストッパ型（ＥＳ型）である点において相違する。また、上記実施形態１においては、微結晶層と非晶質層は、欠陥修復層を介して対向配置されていたのに対し、本実施形態３においては、上記構成の他、エッチストッパ層の直下にある非晶質層と微結晶層が直接当接する領域を有している点において相違する。
【００８２】
図１０に、本実施形態３に係るＴＦＴ５２ｂの模式的断面図を示す。ＴＦＴ５２ｂは、図１０に示すように、エッチストッパ型であり、第１の半導体層１０ｂ（微結晶層１１ｂ、欠陥修復層１２ｂ、第１非晶質層１３ｂ、第２非晶質層１３ｃ）、エッチストッパ層９、第２の半導体層１５等を備える。
【００８３】
第１の半導体層１０ｂを構成する微結晶層１１ｂは、ｉ型微結晶シリコン層により構成され、少なくともその一部がゲート電極２とゲート絶縁膜３を介して対向配置されている。
【００８４】
微結晶層１１ｂの直上層には、チャネル領域１０Ｃ及びその外側に位置するチャネル領域近傍１０Ｃｘにアイランド状に形成された第１非晶質層１３ｂが形成されている。そして、第１非晶質層１３ｂの直上層には、平面視上の形状が実質的に同一なエッチストッパ層９が形成されている。
【００８５】
欠陥修復層１２ｂは、ソース領域１０Ｓ、ドレイン領域１０Ｄにおいて配設されるように、第１非晶質層１３ｂが配設されていない微結晶層１１ｂからエッチストッパ層９のうちのチャネル領域近傍１０Ｃｘに亘って被覆するように形成されている。そして、その上層に、第２非晶質層１３ｃ、第２の半導体層１５、ソース電極５、ドレイン電極６が形成されている。欠陥修復層１２ｂ、第２非晶質層１３ｃ、及び第２の半導体層１５の平面視上の形状は、ソース電極５及びドレイン電極６の形状と実質的に同一形状となっている。また、欠陥修復層１２ｂは、チャネル領域近傍１０ＣＸにおいても、エッチストッパ層９と第１非晶質層１３ｂを介してはいるものの、微結晶層１１ｂと第２非晶質層１３ｃの間隙に配置されていることになる。
【００８６】
保護絶縁膜７、画素電極８、コンタクトホールＣＨ１等は、上記実施形態１と同様に構成されている。
【００８７】
実施形態３に係るＴＦＴ５２ｂの製造方法について、図１１（ａ）（ｂ）の製造工程断面図を用いつつ説明する。まず、ゲート電極２がパターニングされた絶縁性基板１上にプラズマＣＶＤ法により、ゲート絶縁膜３、ｉ型の微結晶シリコン層である微結晶層１１ｂ、ｉ型の非晶質シリコン層である第１非晶質層１３ｂ、絶縁性のエッチストッパ層９を同一チャンバ内で連続成膜する。
【００８８】
実施形態３において、ゲート絶縁膜３の成膜条件は、Ｎ２、ＳｉＨ４、ＮＨ３、Ｈ２ガスを導入して、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力８０〜１３０Ｐａとした。膜厚は、ゲート絶縁膜３とエッチストッパ層９ともに、それぞれ３５０〜４５０ｎｍとなるようにした。
【００８９】
次に、一旦ガスを排気した後、シリコン窒化膜の成膜時に用いたガスを残留させないように、Ｈ２ガスの導入、及び排気工程を数回繰り返した。ガスの排気を十分に行った後、Ｈ２とＳｉＨ４ガスを用いてｉ型の微結晶層１１ｂを成膜した。成膜条件は、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力１００〜２００Ｐａとし、Ｈ２、ＳｉＨ４ガスの流量比（Ｈ２／ＳｉＨ４比）を２５０〜３５０とした。膜厚は、３０〜５０ｎｍとした。続いて、Ｈ２、ＳｉＨ４ガスを用いてｉ型の第１非晶質層１３ｂをプラズマＣＶＤ法で成膜した。成膜条件は、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、Ｈ２／ＳｉＨ４の流量比を３〜５とした。膜厚は、１００〜１２０ｎｍとした。そして、第１非晶質層１３ｂの上層に、エッチストッパ層９を、ゲート絶縁膜３と同様の材料、及び成膜条件で２００ｎｍの膜厚となるように成膜した。
【００９０】
次に、最上層のエッチストッパ層９と第１の非晶質シリコン層１３ｂを写真製版工程とエッチング工程を経て所望の形状にパターン形成することにより得た（図１１（ａ）参照）。ここで、エッチストッパ層９の直下にある第１の非晶質シリコン層１３ｂと微結晶層１１ｂとは直接当接することとなる。
【００９１】
その後、ｎ−型非晶質シリコン層からなる欠陥修復層１２ｂを、膜厚が約５ｎｍとなるように成膜する。成膜条件は、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、ガス流量比をＰＨ３：ＳｉＨ４：Ｈ２＝０．０１：１００：１６００とした。この時、ＳｉＨ４に対するＰＨ３の比を少し高めてもよい。
【００９２】
次に、一旦ガスを排気した後、ＰＨ３ガスを残留させないために、Ｈ２ガスの導入、排気工程を数回繰り返した。その後、連続的に、第２非晶質層１３ｃとしてｉ型非晶質シリコン層をプラズマＣＶＤ法で、膜厚が１００〜１２０ｎｍとなるように成膜した。成膜条件は、成膜温度３００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、Ｈ２／ＳｉＨ４の流量比を３〜５とした。その後、第２の半導体層１５として連続してリンドープしたｎ＋型非晶質シリコン層を、膜厚が２０〜５０ｎｍとなるように形成した。成膜条件は、成膜温度３００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２とし、ガス流量比をＰＨ３：ＳｉＨ４：Ｈ２＝１：１００：１６００とした。
【００９３】
次に、第２の半導体層１５、第２非晶質層１３ｃ、欠陥修復層１２ｂを、写真製版工程とエッチング工程を経て所望のアイランド形状にパターン形成する。この時、エッチストッパ層９上のｎ−型非晶質シリコン層からなる欠陥修復層１２、第２非晶質層１３ｃ、第２の半導体層１５も、ソース電極５、ドレイン電極６のコンタクト部が分離されるように、不要部を除去する。その後、ソース電極５、ドレイン電極６等を形成する。以降は、実施形態１と同様にして、図１０に示すようなＴＦＴアレイ基板を得る。
【００９４】
なお、実施形態３では、欠陥修復層１２ｂとしてｎ−型ａ−シリコン層を形成したが、実施形態１のように、微結晶シリコン層にＰＨ３、Ｈ２ガス、又はＨ２ガスを用いてプラズマ処理を行うことにより欠陥修復層を形成してもよい。
【００９５】
通常のエッチストッパ型のＴＦＴにおいては、エッチストッパ層９の上にソース電極、及びドレイン電極が存在している。よって、エッチストッパ層９と下層のｉ型非晶質シリコン層界面に、ドレイン電界によって電子が集まり、オフ電流が上昇する。しかし、本構造では、ソース電極５及びドレイン電極６とエッチストッパ層９間に第２非晶質層１３ｃが存在することで、ドレイン電界を緩和する。従って、上記のようなオフ電流の上昇は見られなくなるという優れた利点がある。
【００９６】
本実施形態３においては、Ｐをライトドープした欠陥修復層１２ｂが、ソース電極５とドレイン電極６の間隙に相当するチャネル領域１０Ｃに存在しない。このため、欠陥修復層１２ｂを経由してのリーク電流を心配する必要が無い。そのため、ＰＨ３ドープ量を多くして、より抵抗低減化を図ることも可能である。但し、ＰＨ３ドープ量を多くしすぎると、製造工程中の熱によりＰが拡散し、再度リーク等の問題が発生するため、調整が必要である。
【００９７】
本実施形態３においては、エッチストッパを形成する際にエッチストッパ層９とｉ型の微結晶シリコン層である微結晶層１１ｂの間にｉ型の第１非晶質層１３ｂを一旦形成している。これは、微結晶層１１ｂの表面付近の粒界をｉ型の非晶質シリコン層で埋めて保護するためである。これによって、エッチストッパ形成時にｉ型の第１非晶質層１３ｂを微結晶層１１ｂの表面が現れるまでエッチングしても、粒界への不純物進入を防ぐことが可能となる。その結果、不純物によるリークを抑制することができる。
【００９８】
本実施形態３によれば、Ｐをライトドープした欠陥修復層１２ｂにより、微結晶層１１ｂ〜非晶質層１３ｃに掛かる抵抗を低減させることができる。その結果、オン電流が高い良好なＴＦＴ５２ｂを得ることができる。また、長時間動作させた際の閾値電圧シフトを、従来の非晶質シリコン層を用いる場合に比して、大幅に抑えることができる。
【００９９】
なお、上記実施形態１〜３においては、ＴＦＴアレイ基板を液晶表示装置に搭載した例について述べたが、これに限定されるものではなく、ＥＬ表示装置（有機ＥＬ表示装置、無機ＥＬ表示装置）等の平面型表示装置（フラットパネルディスプレイ）に好適に搭載することができる。有機ＥＬ表示装置の場合、ＴＦＴアレイ基板上に、画素電極８であるアノード電極、対向電極であるカソード電極を設ける。また、アノード電極とカソード電極との間には、有機層が配置される。なお、画素電極８をアノード電極とするか、カソード電極とするかは、光学的な設計により適宜選択すればよい。
【０１００】
アノード電極とカソード電極との間に電流を供給することによって、アノード電極からは正孔が、カソード電極からは電子がそれぞれ有機層に注入されて再結合する。その際に生ずるエネルギーにより有機層内の発光性化合物の分子が励起される。励起された分子は基底状態に失活し、その過程において有機層が発光する。そして、有機層から発光された光は、視認側に出射する。有機ＥＬ素子に所望の電流を伝播するために駆動回路やスイッチング素子、補正回路が必要となり、複数のＴＦＴが形成されている。特にこれらのＴＦＴの駆動能力や閾値電圧の変動の低減が要求されている。従って、本件発明は、有機ＥＬ表示装置に搭載するＴＦＴアレイ基板として特に有効である。
【０１０１】
以上、本発明を適用することにより、ＴＦＴ性能向上、信頼性向上を兼ね備えた薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置を提供することができる。
【符号の説明】
【０１０２】
１      絶縁性基板
２      ゲート電極
３      ゲート絶縁膜
５      ソース電極
６      ドレイン電極
７      絶縁保護膜
８      画素電極
９      エッチストッパ層
１０    第１の半導体層
１１    微結晶層
１２    欠陥修復層
１３    非晶質層
１４    微結晶シリコン層
１５    第２の半導体層
２１    ゲート信号線
２２    ゲート駆動回路
２４    蓄積容量配線
３１    ソース信号線
３２    ソース駆動回路
３３    配線基板
４０    画素
４５    表示領域
４６    額縁領域
５０    液晶表示装置
５１    薄膜トランジスタアレイ基板
５２    ＴＦＴ
５５    マザー基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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