(57)【要約】【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。【選択図】図２７
2010109343.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の層と、
前記第１導電型の層上に形成された第２導電型の層と、
前記第２導電型の層の表面領域から前記第１導電型の層に至り、前記第２導電型のドレイン領域として機能する素子領域を規定する第１導電型の素子分離領域と、
前記素子領域に形成された第１導電型の第１の領域と、
該第１導電型の第１の領域に形成された第２導電型の第１のソース領域と、
前記第１導電型の第１の領域内において、前記ドレイン領域と前記第１のソース領域との間に位置する領域の上に形成された第１のゲート電極と、
前記第２導電型の層内において、逆バイアス時に、前記第１導電型の素子分離領域、前記第１導電型の層、及び前記第１導電型の第１の領域の内の少なくともいずれか１つから延びる空乏層により前記ドレイン領域との間のチャネルが制御される位置に形成された第２導電型の第２のソース領域と、を備える第１の複合半導体素子と、
前記素子領域に形成された第１導電型の第２の領域と、該第１導電型の第２の領域に形成された第２導電型の第３のソース領域と、前記ドレイン領域と前記第３のソース領域との間に位置する第１導電型の第２の領域上に形成された第２のゲート電極と、を備える第２の半導体素子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記素子領域に形成された第１導電型の第３の領域と、該第１導電型の第３の領域に形成された第２導電型の第４のソース領域と、前記ドレイン領域と前記第４のソース領域との間に位置する第１導電型の第３の領域上に形成され、前記第２のゲート電極に接続された第３のゲート電極と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の第２の領域は、前記第１導電型の素子分離領域に接続されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１導電型の素子分離領域は、一部に開口部が形成され、前記ドレイン領域を規定するループ状部と、前記開口部を介して前記ドレイン領域に接続された第２導電型の延在領域を規定する部分と、を備え、
前記第２導電型の第２のソース領域は、前記第２導電型の延在領域に形成されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記開口部上に絶縁膜を形成し、このゲート絶縁膜上にゲート電極を配置し、該ゲート電極に印加するゲート電圧を設定又は調整できるようにした、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２導電型の第２のソース領域は、前記第１導電型の第１の領域と、前記ドレイン領域を規定する前記第１導電型の素子分離領域との間において前記ドレイン領域の表面領域に形成されている、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項７】
前記第２導電型のドレイン領域の中央部には、ドレイン引出領域が形成され、該ドレイン引出領域を取り囲むように、前記第１導電型の第１の領域がループ状に形成されている、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１導電型の層の表面領域には、不純物濃度が調整可能とされた第２導電型の第１の領域が形成されている、ことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第２導電型の第１の領域は、ドレイン領域の直下に形成された円盤状の領域と、前記第１導電型の第１の領域の下に形成されたリング状の領域から構成され、
前記円盤状の領域及び前記リング状の領域は、それぞれ、Ｒ部、逆Ｒ部、及び直線部から構成され、前記Ｒ部の不純物濃度を、前記直線部の不純物濃度よりも高くするとともに、前記直線部の不純物濃度を、前記逆Ｒ部の不純物濃度よりも高くした、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１導電型の素子分離領域は、前記第２導電型の第１の領域及び前記第１導電型の第１の領域を取り囲むようにループ状に形成されている、ことを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、高耐圧半導体装置に関する。
【背景技術】
【０００２】
電源用ＩＣに使用される起動回路には、高耐圧のＭＯＳＦＥＴ、例えば、ＬＤＭＯＳ（Laterally Diffused MOS）が一般に使用されている。従来の起動回路は、図３２Ａに示すように、ＬＤＭＯＳ４１１のドレイン−ゲート間に数ＭΩの抵抗Ｒを接続し、ＬＤＭＯＳ４１１の駆動及びオフ時のバイアス電流を制御している。
【０００３】
この回路構成では、主電源のオンにより、起動端子Ｔにハイレベルの電圧が印加されると、抵抗Ｒを介してＬＤＭＯＳ４１１のゲートにハイレベルの電圧が印加されて、ＬＤＭＯＳ４１１がオンし、内部回路４１２に電流が供給される。
その後、内部回路４１２が動作して、ＬＤＭＯＳのゲート電圧をローレベルにすると、ＬＤＭＯＳ４１１はオフし、内部回路４１２への電流の供給が停止する。
【０００４】
この起動回路では、抵抗Ｒを介して電源電圧に応じたバイアス電流が常時流れる。このため、低消費電力化に適していない。また、ＬＤＭＯＳ４１１のドレインは、ＩＣパッケージのピンに直接ワイヤボンディングされるため、静電気などが印加された場合に、抵抗が破壊されることがある。
【０００５】
そこで、図３２Ｂに示す回路構成を採用し、ＬＤＭＯＳ４１１の駆動及びリーク電流の制御を、ＪＦＥＴ４１３により行うことで、上記の問題点を改善することが考えられる。この回路構成によれば、ＬＤＭＯＳ４１１がオフしている期間のバイアス電流が、ＪＦＥＴ４１３の飽和電流に規定され、電圧に対する電流が一定値となる。また、サージ電圧に弱い高抵抗を使用しないため、破壊に強くなる。
【０００６】
しかし、この起動回路をそのままＩＣ化すると、高耐圧素子が２つ必要となり、広いチップ面積を占有してしまう。
【０００７】
また、起動回路以外にも、周辺回路として、大電流を流すためのパワーＭＯＳ、パワーＭＯＳに流れる電流を検出するためのセンスＭＯＳ等を起動回路に接続する必要があり、煩雑である。
また、ＪＦＥＴ（Junction Field-Effect Transistor)を用いて起動用素子の高耐圧化と低オン抵抗化とを行う技術が特許文献１に開示されている。しかし、このようなＪＦＥＴの構成を採用すると素子面積が大きくなると共に２つの独立した高耐圧素子が必要である点に変わりはない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１２７０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した実情に鑑みてなされたものであって、起動回路と周辺回路とを併せて集積化し得る半導体回路を提供することを目的とする。
また、本発明は、単一の半導体装置に、複数の回路素子を効率よく組み込むことを他の目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の半導体装置は、
第１導電型の層と、
前記第１導電型の層上に形成された第２導電型の層と、
前記第２導電型の層の表面領域から前記第１導電型の層に至り、前記第２導電型のドレイン領域として機能する素子領域を規定する第１導電型の素子分離領域と、
前記素子領域に形成された第１導電型の第１の領域と、
該第１導電型の第１の領域に形成された第２導電型の第１のソース領域と、
前記第１導電型の第１の領域内において、前記ドレイン領域と前記第２導電型の第１のソース領域との間に位置する領域の上に形成された第１のゲート電極と、
前記第２導電型の層内において、逆バイアス時に、前記第１導電型の素子分離領域、前記第１導電型の層、及び前記第１導電型の第１の領域の内の少なくともいずれか１つから延びる空乏層により前記ドレイン領域との間のチャネルが制御される位置に形成された第２導電型の第２のソース領域と、を備える第１の複合半導体素子と、
前記素子領域に形成された第１導電型の第２の領域と、該第１導電型の第２の領域に形成された第２導電型の第３のソース領域と、前記ドレイン領域と前記第３のソース領域との間に位置する第１導電型の第２の領域上に形成された第２のゲート電極と、を備える第２の半導体素子と、
を備えることを特徴とする。
【００１１】
前記素子領域に形成された第１導電型の第３の領域と、該第１導電型の第３の領域に形成された第２導電型の第４のソース領域と、前記ドレイン領域と前記第４のソース領域との間に位置する第１導電型の第３の領域上に形成され、前記第２のゲート電極に接続された第３のゲート電極と、をさらに設けてもよい。
【００１２】
前記第１導電型の第２の領域は、前記第１導電型の素子分離領域に接続されていることが好ましい。
【００１３】
前記第１導電型の素子分離領域は、一部に開口部が形成され、前記ドレイン領域を規定するループ状部と、前記開口部を介して前記ドレイン領域に接続された第２導電型の延在領域を規定する部分と、を備え、前記第２導電型の第２のソース領域は、前記第２導電型の延在領域に形成されていることが好ましい。
【００１４】
前記開口部上に絶縁膜を形成し、このゲート絶縁膜上にゲート電極を配置し、該ゲート電極に印加するゲート電圧を設定又は調整できるようにしてもよい。
【００１５】
前記第２導電型の第２のソース領域は、前記第１導電型の第１の領域と、前記ドレイン領域を規定する前記第１導電型の素子分離領域との間において前記ドレイン領域の表面領域に形成されていることが好ましい。
【００１６】
前記第２導電型のドレイン領域の中央部には、ドレイン引出領域が形成され、該ドレイン引出領域を取り囲むように、前記第１導電型の第１の領域がループ状に形成されていることが好ましい。
【００１７】
前記第１導電型の層の表面領域には、不純物濃度が調整可能とされた第２導電型の第１の領域が形成されていることが好ましい。
【００１８】
前記第２導電型の第１の領域は、ドレイン領域の直下に形成された円盤状の領域と、前記第１導電型の第１の領域の下に形成されたリング状の領域から構成され、前記円盤状の領域及び前記リング状の領域は、それぞれ、Ｒ部、逆Ｒ部、及び直線部から構成され、前記Ｒ部の不純物濃度を、前記直線部の不純物濃度よりも高くするとともに、前記直線部の不純物濃度を、前記逆Ｒ部の不純物濃度よりも高くしてもよい。
【００１９】
前記第１導電型の素子分離領域は、前記第２導電型の第１の領域及び前記第１導電型の第１の領域を取り囲むようにループ状に形成されていることが好ましい。
【００２０】
例えば、前記第２導電型のドレイン領域と前記第２導電型の第１のソース領域とゲート電極とは、ＬＤＭＯＳ（Laterally Diffused MOS）を構成し、前記第２導電型のドレイン領域と第２導電型の第２のソース領域と前記第１導電型の素子分離領域は、ＪＦＥＴ（Junction Field-Effect Transistor)を構成する。
【発明の効果】
【００２１】
本発明によれば、ＬＤＭＯＳとＪＦＥＴとを複合化した起動回路と、周辺回路を構成する他の半導体素子とを集積化することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】第１の参考例に係る半導体装置の断面図であり、図４及び図５のＡ−Ａ線断面図に相当する。
【図２】第１の参考例に係る半導体装置の断面図であり、図４及び図５のＢ−Ｂ線断面図に相当する。
【図３】第１の参考例に係る半導体装置の断面図であり、図４及び図５のＣ−Ｃ線断面図に相当する。
【図４】第１の参考例に係る半導体装置のエピタキシャル層表面の不純物層の配置構成を示す平面図である。
【図５】第１の参考例に係る半導体装置の電極の配置構成を示す平面図である。
【図６】第１の参考例に係る半導体装置の電極及びボンディングパッドの配置構成を示す平面図である。
【図７】第１の参考例に係る半導体装置の等価回路の回路図である。
【図８】第１の参考例に係る半導体装置を起動回路として使用した場合の回路図である。
【図９Ａ】第１の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝０）、分離領域の開口部で空乏層がどのように延びるかを模式的に示す図である。
【図９Ｂ】第１の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝Ｖ１）、分離領域の開口部で空乏層がどのように延びるかを模式的に示す図である。
【図９Ｃ】第１の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝Ｖ２）、分離領域の開口部で空乏層がどのように延びるかを模式的に示す図である。
【図９Ｄ】第１の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝Ｖ３）、分離領域の開口部で空乏層がどのように延びるかを模式的に示す図である。
【図１０】第１の参考例に係る半導体装置において、ドレイン電圧ＶｄとＪＦＥＴのドレイン−ソース間電流Ｉｄｓの関係を示す図である。
【図１１】第１の参考例に係る半導体装置において、ＪＦＥＴのゲート電圧Ｖｇを変化させた場合の、ドレイン電圧ＶｄとＪＦＥＴのドレイン−ソース間電流Ｉｄｓの関係を示す図である。
【図１２】第１の参考例に係る半導体装置において、素子分離領域の開口部上にゲート絶縁膜及びゲート電極を配置した構成を説明する図である。
【図１３】第１の参考例に係る半導体装置において、素子分離領域の開口部にＮ型埋込領域を配置した構成を説明する図である。
【図１４Ａ】第１の参考例に係る半導体装置において、図１３に示すＮ型埋込領域の平面的な配置例を示す図である。
【図１４Ｂ】第１の参考例に係る半導体装置において、図１３に示すＮ型埋込領域の平面的な配置例を示す図である。
【図１４Ｃ】第１の参考例に係る半導体装置において、図１３に示すＮ型埋込領域の平面的な配置例を示す図である。
【図１４Ｄ】第１の参考例に係る半導体装置において、図１３に示すＮ型埋込領域の平面的な配置例を示す図である。
【図１４Ｅ】第１の参考例に係る半導体装置において、ボディ領域の平面的な配置例を示す図である。
【図１５】第１の参考例に係る半導体装置において、ＪＦＥＴのソース電極の配置を変化させる例を説明する図である。
【図１６】第２の参考例に係る半導体装置の断面図であり、図１７のＡ−Ａ線断面図に相当する。
【図１７】第２の参考例に係る半導体装置のエピタキシャル層の表面上の不純物層の配置構成を示す平面図である。
【図１８Ａ】第２の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝０）、ボディ領域及び分離領域から空乏層がどのように延びるかを模式的に示す図である。
【図１８Ｂ】第２の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝Ｖ２１）、ボディ領域及び分離領域から空乏層がどのように延びるかを模式的に示す図である。
【図１８Ｃ】第２の参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って（Ｖｄ＝Ｖ２２）、ボディ領域及び分離領域から空乏層がどのように延びるかを模式的に示す図である。
【図１９】第２の参考例に係る半導体装置の変形例のエピタキシャル層の表面上の不純物層の配置構成を示す平面図である。
【図２０Ａ】Ｎ型埋込領域の構成の変化が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｂ】Ｎ型埋込領域の構成の変化が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｃ】Ｎ型埋込領域の構成の変化が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｄ】Ｎ型埋込領域の構成の変化が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｅ】ボディ領域の構成が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｆ】ボディ領域の構成が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｇ】ボディ領域とソース引出領域との距離が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２０Ｈ】ボディ領域とソース引出領域との距離が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２１Ａ】Ｎ型埋込領域の構成の変形例を示す図である。
【図２１Ｂ】Ｎ型埋込領域の構成の別の変形例を示す図である。
【図２２】第２の参考例に係る半導体装置のエピタキシャル層の表面領域の不純物層の配置構成を示す平面図である。
【図２３Ａ】第２の参考例に係る半導体装置のＮ型埋込領域を形成するためのイオンマスクの構成を示す図である。
【図２３Ｂ】第２の参考例に係る半導体装置のＮ型埋込領域を形成するためのイオンマスクを用いて不純物を拡散するプロセスを説明する図である。
【図２４Ａ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｂ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｃ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｄ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｅ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｆ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｇ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｈ】開口率の異なるイオンマスクの一例を示す図である。
【図２４Ｉ】開口率の異なるイオンマスクの一例を示す図である。
【図２５Ａ】Ｎ型埋め込み領域の不純物濃度を調整することにより、ドレイン電圧−ソース・ドレイン電流特性が変化することを示す図である。
【図２５Ｂ】Ｎ型埋め込み領域の不純物濃度を調整することにより、ドレイン電圧−ソース・ドレイン電流特性が変化することを示す図である。
【図２６】本発明の実施の形態に係る半導体装置の等価回路を示す回路図である。
【図２７】本発明の実施の形態に係る半導体装置の電極配置の第１の例を示す平面図である。
【図２８】本発明の実施の形態に係る半導体装置の電極配置の第２の例を示す平面図である。
【図２９】本発明の実施の形態に係る半導体装置の断面図であり、図２７、２８のＨ−Ｈ線及びＩ−Ｉ線断面図に相当する。
【図３０】本発明の実施の形態に係る半導体装置のパワーＬＤＭＯＳにＪＦＥＴを複合化した第１の例を示す平面図である。
【図３１】本発明の実施の形態に係る半導体装置のパワーＬＤＭＯＳにＪＦＥＴを複合化した第２の例を示す平面図である。
【図３２Ａ】従来の起動回路の構成を示す回路図である。
【図３２Ｂ】ＪＦＥＴとＬＤＭＯＳを用いる起動回路の回路図である。
【発明を実施するための形態】
【００２３】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。
（参考用半導体装置の説明）
本発明の実施の形態に係る半導体装置を説明する前に、ＩＣ化の対象となる半導体装置の基本構成（第１の参考例）について説明する。
本参考用半導体装置１００は、ＬＤＭＯＳ（Laterally Diffused MOS）とＪＦＥＴ（Junction FET (Field-Effect Transistor) (接合型電界効果トランジスタ) )とを内蔵する構成を有する。
【００２４】
まず、この半導体装置１００の構成を図１〜図５を参照して説明する。図１〜図３は、第１の参考例に係る半導体装置１００の断面図、図４は図１に示すエピタキシャル層の表面領域に現れる不純物層の分布を示す平面図である。図５は電極配置を示す平面図である。図１は図４及び図５のＡ−Ａ線での矢視断面図、図２は図４及び図５のＢ−Ｂ線での矢視断面図、図３は、図４及び図５のＣ−Ｃ線での矢視断面図である。
【００２５】
半導体装置１００は、図１に示すようにＰ型半導体基板（第１導電型の層）１１と、エピタキシャル層（第２導電型の層）１２と、Ｐ型の素子分離領域（第１導電型の素子分離領域）１３と、ドレイン引出領域１４と、Ｐ型のボディ領域（第１導電型の第１の領域）１５と、Ｎ型のソース領域（第２導電型の第１のソース領域）１６と、ボディ引出領域１７と、フィールド絶縁膜１８と、ゲート絶縁膜１９と、ゲート電極（第１のゲート電極）２０と、フィールドプレート２１と、Ｎ型埋込領域（第２導電型の第１の領域）２２と、Ｎ型のソース引出領域（第２導電型の第２のソース領域）２３と、表面絶縁膜１４０と、ドレイン電極１４１と、ソース電極１６１と、ボディ電極１７１と、ソース電極２３１と、を備える。
【００２６】
Ｐ型半導体基板１１は、Ｐ型単結晶シリコン基板から構成される。
【００２７】
エピタキシャル層１２は、Ｐ型半導体基板１１上にエピタキシャル成長により形成されたＮ型単結晶シリコン層である。
表面絶縁膜１４０は、エピタキシャル層１２の表面全面に形成された比較的厚いＳｉＯ２等の絶縁体の層である。
【００２８】
Ｐ型の素子分離領域１３は、素子領域を規定するものであり、Ｐ型の拡散領域から構成され、エピタキシャル層１２の表面からＰ型半導体基板１１に到る深さを有する。素子分離領域１３は、相対的に高濃度な基板側拡散領域部位と相対的に低濃度な表面側拡散領域部位とから構成される。素子分離領域１３は、Ｐ型のボディ領域１５と同一の工程で製造される。なお、素子分離領域１３は専用の工程で形成し、素子分離領域１３全体を相対的に高濃度にすることが望ましい。
【００２９】
Ｐ型の素子分離領域１３は、図１、図２、図４に示すように，Ｎ型埋込領域（第２導電型の第１の領域）２２及びＰ型のボディ領域１５を取り囲むようにループ状、詳しくはリング状に形成されている。素子分離領域１３は、一部に幅が５〜１００μｍ、例えば、３０μｍ程度の開口部１３３が形成されたループ状、詳しくはリング状のリング状部１３１と、リング状部１３１に隣接して開口部１３３から延在する円弧状の延在部１３２とを備える。
【００３０】
リング状部１３１とＰ型半導体基板１１とで囲まれたＮ型の島状領域が、ＬＤＭＯＳとＪＦＥＴに共通のＮ型ドレイン領域１２１として機能する。
【００３１】
また、リング状部１３１、円弧状の延在部１３２、及びＰ型半導体基板１１は、開口部１３３を介して島状領域(リング状部１３１が定義する円盤状のＮ型ドレイン領域１２１）に接続するＮ型延在領域（第２導電型の延在領域）１２２を規定する。即ち、Ｎ型延在領域１２２は、リング状部１３１に沿うように、リング状部１３１と、円弧状の延在部１３２との間に円弧状に形成されている。つまり、エピタキシャル層１２は、Ｎ型ドレイン領域１２１とＮ型延在領域１２２とを有する。
【００３２】
ドレイン引出領域１４は、Ｎ型ドレイン領域１２１の中央部の表面領域に形成され、図４に示すように、平面形状がリング状のＮ型高濃度層である。
ドレイン引出領域１４の中央部分には、フィールド絶縁膜２４が配置されている（図１を参照）。
【００３３】
表面絶縁膜１４０上には、Ａｌ（アルミニウム）などの導電体から構成されたドレイン電極１４１が配置されている。ドレイン電極１４１は、コンタクトホールを介してドレイン引出領域１４に接続されている。ドレイン電極１４１は、接続パッドとしても機能し、例えば、ボンディングワイヤが直接接続（半田付け）される。
ドレイン引出領域１４は、ＬＤＭＯＳ及びＪＦＥＴに共通のＮ型ドレイン領域１２１とドレイン電極１４１とのオーミックコンタクトを実現する。
【００３４】
Ｐ型のボディ領域１５は、Ｐ型の拡散領域であり、図４に示すように、Ｎ型ドレイン領域１２１内に、ループ状詳しくはリング状に形成されている。ボディ領域１５の内周側に位置し、ゲート電極２０に対向する表面領域は、ＬＤＭＯＳのチャネル領域として機能する。また、ボディ領域１５の他の領域は、ＬＤＭＯＳのボディ領域として機能する。
【００３５】
ソース領域１６は、Ｎ型の領域であり、図４に示すように、Ｐ型のボディ領域１５内にリング状に形成されている。ソース領域１６は、ＬＤＭＯＳのソース領域として機能する。
【００３６】
ボディ引出領域１７は、Ｐ型の高濃度領域であり、Ｐ型のボディ領域１５内のＮ型のソース領域１６の外側にループ状詳しくはリング状に形成されている。ボディ引出領域１７の上には、図１及び図５に示すように、Ａｌなどの導電体から構成されたリング状のボディ電極１７１が配置されている。ボディ電極１７１は、コンタクトホールを介してボディ引出領域１７に接触している。ボディ引出領域１７は、ボディ電極１７１から印加されるボディ電圧をボディ領域１５に印加する。
【００３７】
フィールド絶縁膜１８は、ＬＯＣＯＳ（Local Oxidation of Silicon）等の比較的厚い絶縁膜から構成されている。フィールド絶縁膜１８は、ドレイン引出領域１４を取り囲むように、Ｎ型ドレイン領域１２１上に形成されている。
【００３８】
ゲート絶縁膜１９は、ＳiＯ2膜などの絶縁膜から構成され、フィールド絶縁膜１８とソース領域１６との間のチャネル領域上に形成されている。
【００３９】
ゲート電極２０は、不純物を添加したポリシリコン膜や、Ａｌ膜などの導電膜から構成され、ゲート絶縁膜１９の上と、フィールド絶縁膜１８の端部の上に形成されている。
【００４０】
フィールドプレート２１は、絶縁膜２１１を介して互いに容量結合された複数のリング状の導電体から構成されている。フィールドプレート２１は、その直下のＮ型ドレイン領域１２１における電位の勾配をほぼ一定の勾配に維持する。
【００４１】
Ｎ型埋込領域２２は、Ｐ型半導体基板１１の表面領域に形成され、不純物濃度が調整可能とされたＮ型領域である。このＮ型埋込領域２２は、高耐圧が要求される素子であれば不純物濃度が相対的に低く形成される一方、低オン抵抗が要求される素子であれば、不純物濃度が相対的に高く形成される。
【００４２】
ソース引出領域２３は、Ｎ型延在領域１２２の表面領域に配置されたＮ型の高濃度層である。表面絶縁膜１４０の上には、Ａｌなどの導電体から構成されたＪＦＥＴのソース電極２３１が、図１及び図５に示すように配置されている。ソース電極２３１は、コンタクトホールを介して、ソース引出領域２３に接続されている。Ｎ型延在領域１２２は、ＪＦＥＴのソース領域として機能する。ソース引出領域２３は、ソース引出電極２３１とＮ型延在領域１２２との間のオーミックコンタクトを形成する。
【００４３】
上述の構成において、ＬＤＭＯＳのドレイン領域はＮ型ドレイン領域１２１、チャネル領域はＰ型のボディ領域１５の内周側の表面領域、ソースはＮ型のソース領域１６、ボディはボディ領域１５、ドレイン電極はドレイン電極１４１、ゲート電極はゲート電極２０、ソース電極はソース電極１６１、ボディ電極はボディ電極１７１、ゲート絶縁膜はゲート絶縁膜１９からそれぞれ構成される。
【００４４】
一方、ＪＦＥＴのドレイン領域はＮ型ドレイン領域１２１、チャネル領域はＰ型の素子分離領域１３の開口部１３３、ソース領域はＮ型延在領域１２２、ドレイン電極はドレイン電極１４１、ゲート電極は素子分離領域１３、ソース電極はソース電極２３１から構成される。
【００４５】
このような構成の半導体装置１００上には、例えば、図６に示すように電極パッドが配置される。例えば、ドレイン電極１４１にはボンディングワイヤが直接ボンディングされる。また、ゲート電極２０は電極パッド３１に接続され、ＬＤＭＯＳのソース電極１６１は電極パッド３２に接続される。さらに、ＪＦＥＴのソース電極２３１は電極パッド３３に接続される。各電極パッドには、ボンディングワイヤがボンディングされる。なお、これら電極パッドの配置の有無や配置位置等は任意に設定可能である。
【００４６】
上記構成により、図７の等価回路に示すように、半導体装置１００は、共通のドレイン領域（ドレイン電極１４１）を有するＬＤＭＯＳ５１とＪＦＥＴ５２とを構成し、更にＬＤＭＯＳ５１とＪＦＥＴ５２との間に形成された素子分離領域１３の開口部１３３がＪＦＥＴ５２のゲートの一部を構成する。
【００４７】
この状態で、図８に示すように接続し、図３２Ｂに示す起動回路と同様のＬＤＭＯＳ５１とＪＦＥＴ５２から形成された起動回路を構成する場合を考察する。
この構成においては、素子分離領域１３（ＪＦＥＴ５２のゲート電極）及びＬＤＭＯＳ５１のボディ電極１７１はいずれも接地されている。また、ＬＤＭＯＳ５１のゲート電極２０とＪＦＥＴ５２のソース電極２３１は接続されている。また、ＬＤＭＯＳ５１及びＪＦＥＴ５２の共通のドレイン電極１４１はドレイン電圧Ｖｄを印加する電源に接続されている。さらに、ＬＤＭＯＳ５１のソース電極１６１と、ＪＦＥＴ５２のソース電極２３１はいずれも内部回路４１３に接続されている。
【００４８】
この状態でドレイン電極１４１に正のドレイン電圧Ｖｄを印加すると、ドレイン電極１４１→ドレイン引出領域１４→Ｎ型ドレイン領域１２１→リング状部１３１の開口部１３３→延在領域１２２→ソース引出領域２３→ソース電極２３１の経路でＪＦＥＴ５２のドレイン−ソース間に電流（ドレイン−ソース間電流Ｉｄｓ）が流れる。
【００４９】
そして、ドレイン電圧Ｖｄを徐々に上昇させると、図１０に示すように、ＪＦＥＴ５２のドレイン−ソース間電流Ｉｄｓは徐々に増加する。また、ドレイン−ソース間電流Ｉｄｓにより、ＬＤＭＯＳ５１のゲート電極２０が充電され、ＬＤＭＯＳ５１のドレイン−ソース間にも電流が流れ、ドレイン電圧Ｖｄの上昇に伴って電流が増加する。
【００５０】
正のドレイン電圧Ｖｄがドレイン電極１４１に印加されたことにより、正の電圧がドレイン引出領域１４を介してエピタキシャル層１２に印加される。すると、素子分離領域１３のＰ型のリング状部１３１及びＰ型半導体基板１１と、Ｎ型のエピタキシャル層１２とによって構成されるＰＮ接合が、エピタキシャル層１２に印加される正の電圧により逆バイアスされる。このため、図９Ａ〜図９Ｃに模式的に示すように、ドレイン電圧Ｖｄの上昇に伴ってＰＮ接合面からエピタキシャル層１２の開口部１３３では空乏層ＤＬが徐々に広がる。このように、ドレイン電圧Ｖｄが所定値（飽和電圧：図１０では電圧Ｖｓａｔ）を下回っていると、リング状部１３１の開口部１３３は、空乏層ＤＬにより閉じておらず、チャネルが導通（制御）され、ドレイン−ソース間電流Ｉｄｓが流れている。
【００５１】
一方、ドレイン電圧Ｖｄが所定値（飽和電圧：図１０では電圧Ｖｓａｔ）に達すると、図９Ｄに模式的に示すように、リング状部１３１の開口部１３３（ＪＦＥＴ５２のチャネル領域）ではエピタキシャル層１２全体が空乏層ＤＬにより閉じて、チャネルが遮断（制御）され、ピンチオフとなる。図１０に示すように、ピンチオフ以降は、ＪＦＥＴ５２のドレイン−ソース間電流Ｉｄｓは飽和し、ほぼ一定となる。
【００５２】
したがって、上記構成の起動回路によれば、ＬＤＭＯＳ５１とＪＦＥＴ５２とが並列に接続され、高耐圧化が可能であるだけでなく、ＬＤＭＯＳ５１及びＪＦＥＴ５２で共通するドレイン電極１４１に所定電圧（電圧Ｖｓａｔ）以上のドレイン電圧Ｖｄを印加することによってピンチオフとなり、ＪＦＥＴ５２のドレイン−ソース間電流Ｉｄｓが一定値に制限され、消費電力を抑えることができる。
【００５３】
また、上記構成の半導体装置１００は、ＬＤＭＯＳ５１とＪＦＥＴ５２との間に形成された素子分離領域１３の開口部１３３がＪＦＥＴ５２のゲートの一部を構成し、更にＬＤＭＯＳ５１とＪＦＥＴ５２とがＮ型ドレイン領域１２１を共有し、ＪＦＥＴ５２がＬＤＭＯＳ５１の外周に沿って形成されている。したがって、２つの半導体素子を比較的小さい占有面積で形成することが可能である。
【００５４】
また、ドレイン電極１４１を比較的大きく形成することで、ドレイン電極１４１に直接ボンディングが可能であり、素子の中心から高圧配線を引き出すことが不要である。また、ドレイン電極１４１がパッドを兼ねているため、ドレイン電極１４１用のボンディングパッドを設けることが不要であり、接続のためのパッド面積を必要としない。
ドレイン電極１４１に直接ボンディングが可能なため、別途保護素子が不要で、且つ、ＬＤＭＯＳ５１の耐量でサージに対する保護が可能である。
【００５５】
以上の説明では、リング状部１３１に形成されたチャネル領域としての開口部１３３の幅（ＪＦＥＴ５２のゲート電極の幅）を３０μｍ程度として説明したが、開口部１３３の大きさは、目的とする飽和電圧及び飽和電流が得られるように適宜設定される。即ち、開口部１３３の大きさ、不純物濃度、Ｎ型延在領域１２２の不純物濃度・大きさ等を適宜変更することにより、空乏層の広がりを制御することができる。そしてこれにより、飽和電圧及び飽和電流を所望の値に設定し、あるいは、任意の特性で制御することができる。
【００５６】
また、以上の説明では、Ｐ型半導体基板１１及びＰ型の素子分離領域１３（ＪＦＥＴ５２のゲート電極）を接地したが、各領域に印加する電圧は任意である。例えば、Ｐ型半導体基板１１及びＰ型の素子分離領域１３に負電圧を印加することで、素子分離領域１３とエピタキシャル層１２とのＰＮ接合から延びる空乏層ＤＬをさらに広げて飽和電圧及び飽和電流を低減することも、理論的には可能である。
【００５７】
図１１は、Ｐ型半導体基板１１及びＰ型の素子分離領域１３の電位（素子分離領域１３への印加電圧）を強制的に変化させた場合のドレイン電圧ＶｄとＪＦＥＴ５２のドレイン−ソース間電流Ｉｄｓとの関係を示す。図示するように、ＪＦＥＴ５２のゲート電圧Ｖｇ（素子分離領域１３への印加電圧）を変化させることにより、ピンチオフになる電圧（飽和電圧Ｖｓａｔ）が変化すると共に飽和電流Ｉｓａｔも変化する。
【００５８】
また、図１２に断面で示すように、Ｐ型の素子分離領域１３の開口部１３３（ＪＦＥＴ５２のチャネル領域）上に、絶縁膜（ゲート絶縁膜）３５を形成する。そして、このゲート絶縁膜３５上にゲート電極３６を配置し、ゲート電極３６に印加するゲート電圧を設定又は調整できる構成とすることも可能である。
【００５９】
ゲート電極３６に接地電位（Ｐ型半導体基板１１の電位）を基準として正のゲート電圧Ｖｇを印加すると、ＪＦＥＴ５２のチャネル領域（開口部１３３内のＮ型エピタキシャル層１２）に生成される空乏層が延びにくくなる。このため、ゲート電圧Ｖｇをさらに正に大きくするにしたがって、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔをいずれも大きくすることが可能となる。なお、ゲート電極３６は、開口部１３３の上にのみ配置されていてもよく、あるいは、リング状に全体に配置されていてもよい。
【００６０】
また、図１３に断面で示すように、ＪＦＥＴ５２のチャネル領域（開口部１３３）にＮ型埋込領域（第２導電型の第２の領域）３７を配置することにより、飽和電流Ｉｓａｔを調整することが可能である。すなわち、開口部１３３内のＰ型半導体基板１１とエピタキシャル層１２の間に、高濃度（開口部１３３内のＮ型エピタキシャル層１２の不純物濃度を基準として）のＮ型埋込領域３７を形成し、Ｎ型埋込領域３７の不純物濃度とＮ型埋込領域３７の上面の深さとを調整することで、ドレイン−ソース間の飽和電流Ｉｓａｔを調整することが可能となる。
【００６１】
Ｎ型埋込領域３７を配置することにより、Ｐ型半導体基板１１側から延びる空乏層の位置が、Ｎ型埋込領域３７を配置しない場合よりも低くなり、飽和電圧Ｖｓａｔが大きくなり、飽和電流Ｉｓａｔも大きくなる。なお、Ｎ型埋込領域３７は、開口部１３３内のＮ型エピタキシャル層１２を基準として低不純物濃度としてもよい。
【００６２】
また、Ｎ型埋込領域３７は、例えば、図１４Ａに示すように、ＪＦＥＴ５２のチャネル領域のみ、図１４Ｂに示すように、ＪＦＥＴ５２のチャネル領域とその近傍、図１４Ｃに示すように、ＪＦＥＴ５２のチャネル領域及びＮ型延在領域１２２内にそれぞれ形成してもよい。このように、Ｎ型埋込領域３７が占める面積が大きいほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが大きくなる。また、図１４Ｄに示すように、Ｎ型埋込領域３７を延在させ、Ｎ型埋込領域２２と一体に構成してもよい。さらに、図１４Ｅに示すように、Ｐ型のボディ領域１５の一部を形成しない（除去する）ことにより、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔを調整することも可能である。
【００６３】
一般的に、他の条件が同一であれば、Ｎ型埋込領域３７のＮ型の不純物濃度が高いほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが上昇し、Ｎ型埋込領域３７が深いほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが上昇し、Ｎ型埋込領域３７が広いほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが上昇する。
【００６４】
なお、Ｎ型埋込領域２２，３７の濃度や濃度分布は、例えば、後述するように、イオン注入（拡散）時に使用するイオンマスクの開口率を適宜設定することにより調整される。
【００６５】
また、ＪＦＥＴ５２のソース引出領域２３及びソース電極２３１の位置を変更することにより、飽和電流Ｉｓａｔを調節することも可能である。例えば、図１５に示すように、ＪＦＥＴ５２のチャネル領域（開口部１３３）から近い第１の位置Ｐ１から順にＰ２，Ｐ３と、開口部１３３からソース引出領域２３及びソース電極２３１までの位置を離間させるに伴って飽和電流Ｉｓａｔを小さくすることが可能である。特に、リング状部１３１と円弧状の延在部１３２とで挟まれた円弧状のＮ型延在領域１２２を設けることによって、ＪＦＥＴ５２の大きさを然程大きくすることなく、飽和電流Ｉｓａｔを小さくすることが可能である。
【００６６】
（実施形態に係る半導体装置の説明）
以上説明した参考用半導体装置の構成では、開口部１３３の大きさ（幅）が限定されており、ドレイン電圧Ｖｄの上昇に伴って、リング状部１３１の開口部１３３におけるエピタキシャル層１２内の空乏層ＤＬが３方向（左右のリング状部１３１と下のＰ型半導体基板１１とのＰＮ接合面）から延びるため、ドレイン電圧Ｖｄが比較的小さいときからゲート領域がピンチオフしてしまう。このため、大きな飽和電圧及び飽和電流を得ることが困難である。仮に、開口部１３３の幅を拡げたとしても、Ｐ型半導体基板１１とのＰＮ接合面から延びる空乏層を抑制することができず、飽和電圧及び飽和電流の増大化には限界がある。
そこで、以下、相対的に大きな飽和電圧及び飽和電流が得られる半導体装置２００について説明する。
【００６７】
（第２の参考例）
上記参考用（第１の参考例の）半導体装置１００では、ＬＤＭＯＳ５１の外周に沿うように、リング状部１３１の外側にＪＦＥＴ５２のＮ型延在領域（ソース領域）１２２を形成した。これに対して、本参考例の半導体装置２００においては、ＪＦＥＴ５２のソース領域をＬＤＭＯＳの素子領域内に配置する。これにより半導体素子の占有領域がさらに小型化される。それ以外の構成は、以下に特に説明する場合を除いて第１の参考例の半導体装置１００と同様である。
【００６８】
図１６と図１７は、第２の参考例の半導体装置２００の構造を示し、図１６は半導体装置２００の断面図、図１７は図１６に示すエピタキシャル層１２の表面領域に現れる不純物層の分布を示す平面図である。図１８Ａ〜図１８Ｃはドレイン電圧Ｖｄの上昇（０＜Ｖ２１＜Ｖ２２）に伴ってＰ型のボディ領域１５及びＰ型の素子分離領域１３から空乏層がどのように延びるかを模式的に示す図である。図１９は別のエピタキシャル層の表面領域に現れる不純物層の分布を示す平面図である。なお、図１６は、図１７及び図１９のＡ−Ａ線での矢視断面図に相当する。
【００６９】
図示するように、本参考例では、Ｐ型の素子分離領域１３は、Ｎ型ドレイン領域１２１を取り囲むようにループ状詳しくはリング状に形成されており、円弧状の延在部１３２は配置されていない。Ｐ型の素子分離領域１３は、一重のリング状に形成されている。
ドレイン引出領域１４を取り囲むように、Ｐ型のボディ領域１５がリング状に形成されている。
ＪＦＥＴ５２のソース引出領域２３は、Ｎ型ドレイン領域１２１よりも高濃度のＮ型の領域である。ソース引出領域２３は、Ｐ型のボディ領域１５と、Ｎ型ドレイン領域１２１を規定する素子分離領域１３との間においてＮ型ドレイン領域１２１の表面領域にリング状に形成されている。ソース引出領域２３は、隣接するボディ領域１５及び素子分離領域１３よりも浅く形成されている。表面絶縁膜１４０上のソース引出領域２３に対向する位置に、ソース電極２３１が配置され、コンタクトホールを介してソース引出領域２３に接続されている。
【００７０】
また、Ｎ型埋込領域２２は、Ｎ型ドレイン領域１２１の直下に形成された円盤状の領域２２Ｃと、Ｐ型のボディ領域１５の下に形成されたリング状の領域２２Ｒから構成される。
【００７１】
この構成において、例えば、ＬＤＭＯＳのボディ領域１５の電圧、素子分離領域１３の電圧、Ｐ型半導体基板１１の電圧をそれぞれグランドレベル（接地電位）とすれば、ドレイン電圧Ｖｄの上昇に伴って、図１８Ａ〜図１８Ｃに模式的に示すように、空乏層ＤＬが、Ｐ型のボディ領域１５、Ｐ型の素子分離領域１３、及びＰ型半導体基板１１と、Ｎ型のエピタキシャル層１２及びリング状の領域２２Ｒとの間のＰＮ接合面から伸びる。そして、ドレイン電圧Ｖｄが一定レベルＶ２２（Ｖ２２＞Ｖ２１＞０）に達すると、ピンチオフする。
【００７２】
この構成によれば、ＪＦＥＴ５２のチャネル領域は、Ｐ型のボディ領域１５、Ｐ型の素子分離領域１３、Ｐ型半導体基板１１の領域の間に存在するＮ型のエピタキシャル層１２内に存在する。そして、ドレイン電圧Ｖｄの上昇に伴って、空乏層ＤＬがＮ型のエピタキシャル層１２とボディ領域１５とのＰＮ接合面と、Ｎ型のエピタキシャル層１２とＰ型半導体基板１１とのＰＮ接合面の上下２方向から延び、ピンチオフする。このＪＦＥＴ５２は、上下２方向から延びる空乏層ＤＬによりピンチオフさせる構成である。このため、ゲートの横方向の長さ（本参考例では、円形のＬＤＭＯＳであるため、ソース引出領域２３の円周長に相当する。）に対応する電流（ドレイン−ソース間電流Ｉｄｓ）を流すことができる。そして、ボディ領域１５、ソース引出領域２３、及びＪＦＥＴ５２のゲート電極としての素子分離領域１３がいずれもＬＤＭＯＳの全周に渡ってリング状に形成されているため、ＪＦＥＴ５２の大きさを小さく保ちながら、ＪＦＥＴ５２の飽和電流Ｉｓａｔを大きく確保できる。ここでは、ＪＦＥＴ５２の大きさにも依存するが、数十ｍＡまで流すことも可能である。
【００７３】
なお、ＪＦＥＴ５２のソース引出領域２３は、全周にリング状に形成される構成に限定されず、図１９に示すように、周方向の一部に１又は複数個形成されていてもよい。これにより、図１７に示すソース引出領域２３が全周に渡ってリング状に形成されている構造よりも、ＪＦＥＴ５２のゲート電極幅が狭くなり、飽和電圧Ｖｓａｔ（ピンチオフ電圧）を維持したまま飽和電流Ｉｓａｔを小さくすることができる。
【００７４】
また、図１８Ａ〜図１８Ｃに示すように、Ｎ型埋込領域２２Ｒの有無で、Ｐ型半導体基板１１とのＰＮ接合面からの空乏層の延びを制御することができ、飽和電圧Ｖｓａｔを調整することも可能である。
【００７５】
また、図１６及び図１７に示す構造においては、Ｎ型埋込領域２２が、半導体装置１００と異なり、Ｎ型ドレイン領域１２１の直下のＮ型埋込領域２２ＣとＰ型のボディ領域１５の近傍のリング状のＮ型埋込領域２２Ｒとから構成されている。このＮ型埋込領域２２Ｃ，２２Ｒ、特に、リング状のＮ型埋込領域２２Ｒの位置・大きさ及び不純物濃度を適宜設定することにより、空乏層の広がりを制御して、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔを所望の値に設定し、あるいは、任意の特性で制御することができる。
【００７６】
例えば、図２０Ａに示すように、Ｐ型のボディ領域１５の下に配置されているＮ型埋込領域２２Ｒを、図２０Ｂに示すように、ソース引出領域２３の下方まで延在させることにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７７】
例えば、図２０Ｃに示すように比較的浅いＮ型埋込領域２２Ｒを、図２０Ｄに示すように、深く形成することにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７８】
例えば、図２０Ｅに示すＰ型のボディ領域１５を、図２０Ｆに示すように、浅くすることにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７９】
また、図２０Ｇに示すようにＰ型のボディ領域１５とＮ型のソース引出領域２３との距離を、図２０Ｈに示すように、長くすることにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００８０】
さらに、図２１Ａ及び図２１Ｂに示すように、Ｐ型のボディ領域１５の下に配置されているＮ型埋込領域２２Ｒを、周方向の一部に１又は複数個形成してもよい。但し、飽和電圧Ｖｓａｔは、Ｎ型埋込領域２２Ｒが存在しない部分で定まる。
【００８１】
さらに、Ｎ型ドレイン領域１２１直下のＮ型埋込領域２２Ｃ又はＰ型のボディ領域１５の下に配置されているＮ型埋込領域２２Ｒのいずれかを、配置しない構成も可能である。
【００８２】
なお、Ｎ型埋込領域２２Ｒ，２２Ｃの濃度や濃度分布は、例えば、後述するように、イオン注入（拡散）時に使用するイオンマスクの開口率を適宜設定することにより実施される。
【００８３】
このように、半導体装置２００によれば、ＬＤＭＯＳ５１のボディ領域１５と、素子分離領域１３、Ｐ型半導体基板１１、及びこれらで挟まれたＮ型のエピタキシャル層１２でＬＤＭＯＳ５１のゲート部を構成するとともに、ＬＤＭＯＳ５１とＪＦＥＴ５２とがＮ型ドレイン領域１２１を共有し、ボディ領域１５と素子分離領域１３との間にソース引出領域２３を設けているので、１つの素子面積でＬＤＭＯＳとＪＦＥＴとの２つの特性を得ることができる。
また、ＬＤＭＯＳとＪＦＥＴとが並列に複合化されているので、高耐圧である。
また、ドレイン電極に直接ボンディングが可能なので、別途、接続のためのパッド面積が不要であり、半導体装置の中心部から高圧の配線を引き出す必要がない。
ドレイン電極１４１に直接ボンディングが可能なため、別途保護素子が不要であり、且つＬＤＭＯＳの耐量で保護が可能である。
ＪＦＥＴ５２の飽和電圧Ｖｓａｔと飽和電流Ｉｓａｔを、製造プロセスを大きく変更することなく、Ｎ型埋込領域２２Ｒの濃度、長さ、位置の調整だけで、設定可能である。
【００８４】
上記第１及び第２の参考例においては、ＬＤＭＯＳを円形としたが、より大電流化するため、棒状又は櫛歯状とすることも可能である。
このような構成の半導体装置の平面構成を図２２に示す。なお、図２２は、エピタキシャル層１２の表面に露出した半導体領域を示すものであり、ドレイン引出領域１４は櫛形に形成されている。
【００８５】
ドレイン引出領域１４及びフィールド絶縁膜２４を取り囲むように、フィールド絶縁膜１８、フィールドプレート２１、ゲート絶縁膜１９、ゲート電極２０、ボディ領域１５、ソース領域１６、ボディ引出領域１７、ソース引出領域２３、及び素子分離領域１３がそれぞれループ状に形成されている。
したがって、例えば、図２２のＤ−Ｄ線、Ｅ−Ｅ線、Ｆ−Ｆ線での断面は、図１６に示す構成で説明される。なお、ドレイン引出領域１４をリング状に形成するか否か、フィールド絶縁膜２４を配置するか否かは任意である。
【００８６】
このような構成によれば、電流（ドレイン−ソース間電流Ｉｄｓ）の電流路を広く形成することが可能であり、しかも大電流を制御することが可能となる。
【００８７】
なお、以上の説明では、ＪＦＥＴ５２のソース領域（第１の参考例のＮ型延在領域１２２に相当）をボディ領域１５と素子分離領域１３との間に配置した。しかしこれに限られず、第１の参考例と同様に、ボディ領域１５の外に開口部１３３を有するリング状部１３１を形成する。そして、この開口部１３３を介してＮ型ドレイン領域１２１に接続するＮ型延在領域１２２をＬＤＭＯＳに沿って配置する。さらに、Ｎ型延在領域１２２上にソース引出領域２３及びソース電極２３１を形成することも可能である。
【００８８】
ＬＤＭＯＳの素子構造を棒状とした場合、ドレインを囲むように屈曲している部分（Ｒ部；図２２において下に凸に屈曲している領域）に電界が集中し、ＬＤＭＯＳの耐圧を低下させるおそれがある。一方、屈曲していてもドレインを囲んでいない部分（逆Ｒ部；図２２において上に凸に屈曲している領域）には、電界は集中しない。そこで、Ｒ部の電界を緩和するため、Ｒ部のＮ型埋込領域２２Ｃ，２２Ｒの不純物濃度を直線部のＮ型埋込領域２２Ｃ，２２Ｒの不純物濃度よりも高くするとともに、直線部のＮ型埋込領域２２Ｃ，２２Ｒの不純物濃度を逆Ｒ部のＮ型埋込領域２２Ｃ，２２Ｒの不純物濃度よりも高くすることが有効である。
【００８９】
この場合、単純に、エリアごとにイオン打ち込みや不純物拡散の濃度を変更しようとすると、イオン打ち込みの位置に応じて打ち込みプロセスを変更する必要があり、追加工程が必要となり、コストが上昇する。
【００９０】
この場合、イオン注入時あるいは不純物拡散時のマスクを工夫することで適切な濃度設定が可能となる。
例えば、図２２に示す櫛形の素子構造の半導体装置１００又は２００の埋込領域２２Ｃを形成する場合に、イオン注入マスクとして、図２３Ａに概略を示すイオンマスク４１を用いることが可能である。
【００９１】
このイオンマスク４１は、図２２の素子のＲ部に対応する部分の開口ＯＰの開口率（単位面積当たりの開口面積）は、直線部に対応する部分（例えば、領域ＳＴ）の開口ＯＰの開口率よりも高く（広く）するとともに、直線部に対応する部分の開口ＯＰの開口率は、逆Ｒ部に対応する部分の開口ＯＰの開口率よりも高い（広い）。
【００９２】
したがって、例えば、図２３Ｂに模式的に示すように、Ｐ型半導体基板１１上にイオンマスク４１を配置して、イオン照射源４２から、全面に均一の密度でイオンビームＩＢを照射すれば、適切な濃度でイオンがＰ型半導体基板１１の表面領域に打ち込まれる。打ち込まれたイオンが、その後の熱処理で拡散することにより、適切な濃度分布、即ち、後工程で形成される櫛形ＬＤＭＯＳの屈曲部に対応する部分（電界が相対的に集中し易い部分）で不純物濃度が高く、直線部に対応する部分（電界が相対的に集中しにくい部分）で不純物濃度が低いＮ型埋込領域２２を得ることができる。このため、イオン打ち込みのドーズ量やエネルギーを制御しなくても、屈曲部に適切な濃度分布のＮ型埋設領域２２を形成することができる。
なお、イオンマスク４１は、イオン注入に限定されず、任意の拡散手法の不純物マスクとして使用可能である、
【００９３】
なお、全体を１枚のイオンマスク４１で形成する必要はない。例えば、開口ＯＰのパターンや開口率の異なる複数のマスク（又は注入マスク形成用のフォトマスク）４１ａ〜４１ｉを図２４Ａ〜図２４Ｉに示すように用意しておき、例えば、イオン注入時に、屈曲部には、開口率が高く、直線部には開口率の低いマスクを使用するというように、使用するイオンマスクを切り替えながらイオン注入を行ってもよい。例えば、図２４Ａ〜図２４Ｃでは、円形の開口ＯＰの径、数、配置等を適宜調整して開口率を調整している。また、図２４Ｅ〜図２４Ｇでは、ストライプ状の開口ＯＰの長さ、幅、数、配置等を適宜調整して開口率を調整している。図２４Ｄ及び図２４Ｈでは、さらに、開口ＯＰの形状を調整して開口率を調整している。図２４Ｉでは、濃度分布に勾配を与えることができる。
【００９４】
前述のように、Ｎ型埋込領域２２Ｃの濃度を調整することにより、ＬＤＭＯＳの耐圧、Ｖｄ−Ｉｄ特性などを改善及び変更することが可能である。例えば、図２５Ａに示す飽和領域が発現せず、素子耐圧の低い状態から、Ｎ型埋込領域２２の濃度及びその分布を適切に設定することにより、図２５Ｂに示すような飽和領域が明確に発現し、素子耐圧の高い特性に変更することも可能である。
【００９５】
（実施の形態）
次に、１チップ上に、上記のＬＤＭＯＳ５１とＪＦＥＴ５２の複合素子と他の任意の半導体素子とを集積化する実施の形態について説明する。
ここでは、図２６に示すように、ＬＤＭＯＳ５１とＪＦＥＴ５２に加えて、大電流を流すためのパワーＬＤＭＯＳ５３と、パワーＬＤＭＯＳ５３を流れる電流を検出するためのセンスＬＤＭＯＳ５４を備える回路をドレインを共通として１チップ上に形成する。
【００９６】
図２７に、図２６に示す回路を１チップ上に形成した際の、領域配置と電極配置の一例を示す。この構成は、ＬＤＭＯＳ５１及びＪＦＥＴ５２として、図１〜３で示した構成を採用した際の例である。
【００９７】
図２７において、領域４１１には、前述のＬＤＭＯＳ５１とＪＦＥＴ５２とが形成されている。Ｎ型ドレイン領域１２１から延在領域１２２が引き出されており、Ｎ型ドレイン領域１２１上には、ＬＤＭＯＳ５１のゲート電極２０、ソース電極１６１、及びボディ電極１７１が配置されている。さらに、延在領域１２２上には、ＪＦＥＴ５２のソース電極２３１が配置されている。領域４１１の断面Ｇ−Ｇは、図１の断面のドレイン電極１４１から右半分と同様の構成となる。
【００９８】
また、領域４１２には、センスＬＤＭＯＳ５４が形成されており、センスＬＤＭＯＳ５４にはゲート電極（第３のゲート電極）３２１とソース電極３２２とが配置されている。他の領域には、パワーＬＤＭＯＳ５３が形成されており、領域４１１で開口し、ドレイン電極１４１を取り囲むように配置されたゲート電極（第２のゲート電極）３３１と、領域４１１及び領域４１２で開口部を有し、ドレイン電極１４１を取り囲むように配置されたソース電極３３２とが配置されている。
【００９９】
パワーＬＤＭＯＳ５３のゲート電極３３１とセンスＬＤＭＯＳ５４のゲート電極３２１とは一体に形成されている。また、ＬＤＭＯＳ５１のゲート電極２０と、パワーＬＤＭＯＳ５３のゲート電極３３１及びセンスＬＤＭＯＳ５４のゲート電極３２１とは別体で構成されている。さらに、パワーＬＤＭＯＳ５３のソース電極３３２、センスＬＤＭＯＳ５４のソース電極３２２、ＬＤＭＯＳ５１のソース電極１６１、及びＪＦＥＴ５２のソース電極２３１はそれぞれ別体で構成されている。
【０１００】
なお、パワーＬＤＭＯＳ５３のボディ引出領域とボディ電極は、任意の位置に任意の大きさで形成される。
【０１０１】
パワーＬＤＭＯＳ５３の断面Ｈ−Ｈ、及び、センスＬＤＭＯＳ５４の断面Ｉ−Ｉは共通の構成を有しており、図２９に示すように、ＪＦＥＴ５２のソース領域２３が設けられていないこと、ボディ領域（第１導電型の第２の領域）１５と素子分離領域１３が接続されていることを除けば、上述したＬＤＭＯＳ５１の構成と同様である。
【０１０２】
なお、パワーＬＤＭＯＳ５３用のボディ領域（第１導電型の第２の領域）１５とセンスＬＤＭＯＳ５４用のボディ領域（第１導電型の第３の領域）１５とは一体で構成される。また、ＬＤＭＯＳ５１及びＪＦＥＴ５２用のボディ領域１５と、パワーＬＤＭＯＳ５３及びセンスＬＤＭＯＳ５４用のボディ領域１５とは別体で構成される。なお、パワーＬＤＭＯＳ５３用のボディ領域１５とセンスＬＤＭＯＳ５４用のボディ領域１５とを別体としてもよい。
そして、素子領域の中央部には、４つの素子の共通のＮ型ドレイン領域１２１が配置され、その中央には、ドレイン引出領域１４とドレイン電極１４１が配置されている。
【０１０３】
図２８に、図２６に示す回路を１チップ上に形成した際の、領域配置と電極配置の他の例を示す。この構成は、ＬＤＭＯＳ５１及びＪＦＥＴ５２として、図１６及び図１７に示す構成を採用した場合の構成例である。図２８において、領域４１１には、ＬＤＭＯＳ５１とＪＦＥＴ５２とが形成され、ＬＤＭＯＳ５１のゲート電極２０とソース電極１６１とボディ電極１７１が形成されている。そして、ボディ電極１７１と素子分離領域１３との間には、ＪＦＥＴ５２のソース電極２３１が配置されている。領域４１１の断面Ｇ−Ｇは、図１６の断面のドレイン電極１４１から右半分と同様の構成となる。
【０１０４】
また、領域４１１に隣接する領域４１２には、センスＬＤＭＯＳ５４が形成されており、ゲート電極３２１とソース電極３２２とが配置されている。他の領域には、パワーＬＤＭＯＳ５３が形成されており、領域４１３で開口し、ドレイン電極１４１を囲むように配置されたゲート電極３３１と、領域４１２及び領域４１３で開口部を有し、ドレイン電極１４１を囲むようにＣ字状に配置されたソース電極３３２と、が配置されている。
また、パワーＬＤＭＯＳ５３のボディ引出領域とボディ電極は、任意の位置に任意の大きさで形成される。
【０１０５】
パワーＬＤＭＯＳ５３の断面Ｈ−Ｈ、及び、センスＬＤＭＯＳ５４の断面Ｉ−Ｉの構成は、図２９に示すように、ＪＦＥＴ５２のソース領域２３が設けられていないこと、ボディ領域（第１導電型の第２の領域）１５と素子分離領域１３とが接続されていることを除けば、上述したＬＤＭＯＳ５１の構成と同様である。
【０１０６】
なお、パワーＬＤＭＯＳ５３のゲート電極３３１とセンスＬＤＭＯＳ５４のゲート電極３２１とは一体に形成されている。また、ＬＤＭＯＳ５１のゲート電極２０と、パワーＬＤＭＯＳ５３のゲート電極３３１及びセンスＬＤＭＯＳ５４のゲート電極３２１とは別体で構成されている。さらに、パワーＬＤＭＯＳ５３のソース電極３３２と、センスＬＤＭＯＳ５４のソース電極３２２とは別体で構成されている。
【０１０７】
チップの周縁部には、パワーＬＤＭＯＳゲート電極接続パッド、パワーＬＤＭＯＳソース電極パッド、センスＬＤＭＯＳソース電極パッド、ＬＤＭＯＳソース電極パッド、ＬＤＭＯＳゲートパッド電極などが配置され、それぞれ、対応する電極に図示せぬ配線及びコンタクトを介して接続されている。
【０１０８】
なお、パワーＬＤＭＯＳ５３のボディ引出領域とボディ電極は、任意の位置に任意の大きさで形成される。
パワーＬＤＭＯＳ５３の断面Ｈ−Ｈ、及び、センスＬＤＭＯＳ５４の断面Ｉ−Ｉは共通の構成を有しており、図２９に示すように、ＪＦＥＴ５２のソース領域２３が設けられていないこと、ボディ領域（第１導電型の第２の領域）１５と素子分離領域１３が接続されていることを除けば、上述したＬＤＭＯＳ５１の構成と同様である。
【０１０９】
なお、パワーＬＤＭＯＳ５３用のボディ領域（第１導電型の第２の領域）１５とセンスＬＤＭＯＳ５４用のボディ領域（第１導電型の第３の領域）１５とは一体で構成される。
また、ＬＤＭＯＳ５１及びＪＦＥＴ５２用のボディ領域１５と、パワーＬＤＭＯＳ５３及びセンスＬＤＭＯＳ５４用のボディ領域１５とは別体で構成される。なお、パワーＬＤＭＯＳ５３用のボディ領域１５とセンスＬＤＭＯＳ５４用のボディ領域１５とを別体としてもよい。
【０１１０】
そして、素子領域の中央部には、４つの素子の共通のＮ型ドレイン領域１２１が配置され、Ｎ型ドレイン領域１２１の中央部には、ドレイン引出領域１４とドレイン電極１４１が配置されている。
【０１１１】
このような構成の半導体装置により、例えば、ｉ）ＬＤＭＯＳ５１とＪＦＥＴ５２により起動回路を構成して、起動時に、内部回路４１２への電力の供給を開始して内部回路４１２を起動し、ii）起動した内部回路４１２が周辺回路としてのパワーＬＤＭＯＳ５３を起動して大電流を対象回路に供給させ、さらに、周辺回路としてのセンスＬＤＭＯＳ５４の出力から電流値をモニタするといった動作が可能となり、別途必要であったデスクリートデバイスも不要となる。
【０１１２】
また、配置する電極パッドを調整することにより、任意の素子の使用・不使用を設定できる。例えば、センスＬＤＭＯＳ５４が不要な場合には、センス用の電極パッドを配置しなければよい。また、高耐圧スイッチが不要な場合には、パワーＬＤＭＯＳ５３用の電極パッドを配置しなければよい。なお、素子そのものを組み込まないことも可能である。
【０１１３】
以上の例では、４つの半導体素子を基板１１上に組み込んだが、どのような半導体素子を組み込むかは任意であり、４つの半導体素子のうちの２つ又は３つのみを組み込んだり、他の種類の素子を組み込む等してもよい。
【０１１４】
例えば、パワーＬＤＭＯＳ５３にＪＦＥＴを複合化し、計５つの素子を１チップ化（集積化）することも可能である。この場合は、例えば、図３０に示すように、パワーＬＤＭＯＳ５３を図１〜図３に示す構成とし、任意の位置、例えば、領域４１４において、パワーＬＤＭＯＳ５３のリング状の素子分離領域１３に開口部を形成して、円弧状の延在部１３２を引き出し、その円弧状の延在部１３２にソース引出領域を形成し、ソース電極２３２を配置する。さらに、ＪＦＥＴ用の電極パッドを配置する。
【０１１５】
また、例えば、図３１に示すように、パワーＬＤＭＯＳ５３を図１６及び図１７に示す構成とし、任意の位置、例えば、領域４１５において、パワーＬＤＭＯＳ５３のボディ領域（第１導電型の第２の領域）１５とＰ型の素子分離領域１３との間にソース引出領域を形成し、ソース電極２３２を配置する。また、ＪＦＥＴ用の電極パッドを配置する。
【０１１６】
このような構成とすれば、例えば、パワーＬＤＭＯＳとＪＦＥＴの複合体、ＬＤＭＯＳとＪＦＥＴの複合体、センスＬＤＭＯＳ等を、ドレインを共通として１つのチップに組み込むことが可能となり、デスクリートデバイスは不要になる。
【０１１７】
また、パワーＬＤＭＯＳ５３の耐圧をより高め、大電流駆動を可能とするため、図２２に例示したＬＤＭＯＳと同様に、ドレインを櫛歯状とし、パワーＬＤＭＯＳ５３のゲート及びソースを櫛歯状のドレイン領域に沿って配置してもよい。
【０１１８】
本発明は上述した実施の形態に限られず様々な修正及び応用が可能である。素子構造は一例であり、適宜変更可能である。
本出願は、２００８年９月３０日に出願された日本国特許出願第２００８−２５５７６０号に基づく優先権を主張し、当該出願の発明の詳細な説明（明細書）、特許請求の範囲、図面及び発明の概要を含む。日本国特許出願第２００８−２５５７６０号に開示される内容は、ここでの参照により全て援用される。
【符号の説明】
【０１１９】
１１      Ｐ型半導体基板（第１導電型の層）
１２      エピタキシャル層（第２導電型の層）
１３      Ｐ型の素子分離領域（第１導電型の素子分離領域）
１４      ドレイン引出領域
１５      Ｐ型のボディ領域（第１導電型の第１の領域）
１６      Ｎ型のソース領域（第２導電型の第１のソース領域）
２０      ゲート電極（第１のゲート電極）
２２      Ｎ型埋込領域（第２導電型の第１の領域）
２２Ｃ    Ｎ型埋込領域（ドレイン領域の直下に形成された円盤状の領域）
２２Ｒ    Ｎ型埋込領域（Ｐ型のボディ領域の下に形成されたリング状の領域）
２３      Ｎ型のソース引出領域（第２導電型の第２のソース領域）
３５      絶縁膜（ゲート絶縁膜）
３６      ゲート電極
３７      Ｎ型埋込領域（第２導電型の第２の領域）
１２１    Ｎ型ドレイン領域（第２導電型のドレイン領域）
１２２    Ｎ型延在領域（第２導電型の延在領域）
１３１    リング状部（ループ状部）
１３２    円弧状の延在部（第２導電型の延在領域を規定する部分）
１３３    開口部
３２１    ゲート電極（第３のゲート電極）
３３１    ゲート電極（第２のゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
2010109343.tif 000015
【図１１】
2010109343.tif 000016
【図１２】
2010109343.tif 000017
【図１３】
2010109343.tif 000018
【図１４Ａ】
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【図１４Ｂ】
2010109343.tif 000020
【図１４Ｃ】
2010109343.tif 000021
【図１４Ｄ】
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【図１４Ｅ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
2010109343.tif 000027
【図１８Ｂ】
2010109343.tif 000028
【図１８Ｃ】
2010109343.tif 000029
【図１９】
2010109343.tif 000030
【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２０Ｇ】
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【図２０Ｈ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２４Ｅ】
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【図２４Ｆ】
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【図２４Ｇ】
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【図２４Ｈ】
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【図２４Ｉ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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