(57)【要約】【課題】製造技術から来る優れた寸法許容誤差と、セラミック・ケーシングの静電容量に匹敵する比較的低い静電容量とを併せ持つパッケージを提供すること。【解決手段】本発明は、圧電共振子（１４）およびこの共振子が上部に実装されたベース部分（１１）を含むケース（１０）と、少なくとも部分的に当該共振子を囲むように当該ベース部分から延びる壁（１２）と、当該ケースを閉じるようにして当該壁に固定されたカバーとを含むアセンブリに関する。ベース部分は、主要部分（１７）および少なくとも２つの導電性バイア（１６ａ、１６ｂ）を含む。導電性バイアは、ベース部分を通して圧電共振子を外部の回路に電気的に接続し、各々の導電性バイアは、主要部分（１７）からバイアを絶縁するように絶縁ライニング（１８）によって囲まれる。ベース部分（１１）の主要部分（１７）は、２つの導電性バイアが仕切りの異なる側上にあるように、絶縁仕切り（２１）によって２つの部分に分割される。【選択図】図４
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【特許請求の範囲】
【請求項１】
圧電共振子（１４）および前記共振子が上部に実装されたベース部分（１１）を含むケース（１０）と、少なくとも部分的に前記共振子を囲むように前記ベース部分から延びる壁（１２）と、前記ケースを閉じるようにして前記壁に固定されたカバーとを含むアセンブリであって、前記ベース部分および前記壁がシリコン製で、誘電層（１５）によって分離されており、前記ベース部分が、主要部分（１７）と少なくとも２つの導電性バイア（１６ａ、１６ｂ）とを含み、前記導電性バイアが、前記ベース部分を通して前記圧電共振子を外部の回路に電気的に接続し、各々の前記導電性バイアが、前記主要部分（１７）から前記バイアを絶縁するように絶縁ライニング（１８）によって囲まれており、そして、前記２つの導電性バイアが前記仕切りの異なる側上にあるように、前記主要部分（１７）が絶縁仕切り（２１）によって２つの部分に分割されていることを特徴とするアセンブリ。
【請求項２】
前記絶縁仕切り（２１）が、絶縁材料で埋められたトレンチであることを特徴とする、請求項１に記載のアセンブリ。
【請求項３】
前記ベース部分を前記壁から分離する前記誘電層（１５）と、前記バイアの前記絶縁ライニング（１８）と、前記絶縁仕切り（２１）とが、すべて誘電酸化物層によって形成されていることを特徴とする、請求項１に記載のアセンブリ。
【請求項４】
前記ベース部分を電気的に伝導させるように、前記ベース部分が作られているシリコンがドーピングされ、前記導電性バイアが、前記主要部分と同じドーピングされたシリコンで作られていることを特徴とする、請求項１、２または３に記載のアセンブリ。
【請求項５】
各々の前記バイアの前記絶縁ライニング（１８）が、前記ドーピングされたシリコンを通してエッチングされ、絶縁材料で埋められた周辺トレンチであることを特徴とする、請求項４に記載のアセンブリ。
【請求項６】
前記導電性バイアが、前記シリコンのベース部分を貫通する孔の形状であり、前記孔が絶縁誘電体でライニングされ、電気伝導材料で埋められていることを特徴とする、請求項１、２または３に記載のアセンブリ。
【請求項７】
前記電気伝導材料が金属であることを特徴とする、請求項６に記載のアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電共振子向けの、より詳細には、特に、時計作製、情報テクノロジー、テレコミュニケーション、および医療分野などの多数の分野における携帯型電子機器用の周波数発生器を作製するために最も頻繁に使用される小寸法の共振子向けのパッケージング（個装）に関する。
【背景技術】
【０００２】
小寸法の水晶すなわち圧電共振子向けのこのようなパッケージングには、従来技術において２つの異なる種類がある。第１の種類のパッケージング（個装）は、金属のケースからなり、これは、ＳＭＤ（表面実装デバイスSurface Mounted Device）型において必ずしも利用可能でなく、その最小サイズは、技術によって制限される。第２の種類のパッケージングは、セラミックのケースからなり、これはＳＭＤであるが、そのサイズは、生産の技術ならびに製造の許容誤差によって制限される。
【０００３】
ますます切迫する市場の要求を鑑みると、より小型で、リフローはんだ付けの高温度に対するより強い耐性を提供するＳＭＤパッケージが必要である。上で挙げた種類の金属またはセラミックのケースでは、必要とされる小型共振子向けの満足のいくパッケージングを製造することができない。
【０００４】
したがって、既存のパッケージング技術によれば、パッケージング１の全体のサイズが、容認しがたいほど大きくなるか、あるいはパッケージングの内側が、共振子縁部に余りに近接して、製造の許容誤差のために相当な損失のリスクを持つようになるかのいずれかである。例えば、図１に示したように、長さが約１．５ｍｍで、幅が約０．６５ｍｍの共振子６に対して、従来技術によるセラミックのパッケージ１は、外部長が少なくとも２ｍｍで、外部幅が少なくとも１．２ｍｍである。パッケージ壁２の厚みは約０．２ｍｍであるので、内側のキャビティ３は、長さが１．６ｍｍで、幅は約０．８ｍｍである。伝統的製造技術で、寸法は、約０．１２ｍｍの精度で得ることができる。その結果、パッケージの内部側面５は、特に、パッケージ１を横断する接続により外側と接触する隅７において、共振子６の縁部に非常に近接するリスクがある。この接続によって、共振子の電極（表示せず）を短絡させ得る何らかのリーク（漏電）８が不可避的に発生する。より幅の広いパッケージを製造するという他の可能性は、小型化への課題のために満足のいく解決法ではない。
【０００５】
本発明の範囲内で、ケースが図２に示したようなシリコン・オン・インシュレータでできている解決法の中で、取って代わる解決法が研究されてきた。シリコンを使用することにより、パッケージすなわちケース１０の大部分、言い換えれば、ベース部分１１および壁１２を小さく正確な製造許容限度で製造することができる。このより優れた寸法許容誤差は、半導体・光リソグラフィ工程、および内側の隅を丸めないＤＲＩＥ（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ（深堀り反応性イオンエッチング））などのエッチング技法を使用することから生まれる。したがって、パッケージ１０の所与の外部寸法に対して、上記の特徴のおかげで、より大きなキャビティ１３を得ることができる。これは、ケース内部の（概略的に結晶として表される）共振子１４の実装条件を改善する。
【０００６】
この状況において、図２に示されたように、共にシリコン製のベース部分１１および壁１２を含むケース１０が開発されてきた。ベース部分１１および壁１２は、シリコン・オン・インシュレータ（ＳＯＩ）型のシリコン・ウェハからエッチングされる。このようなウェハは、実際には、シリコン酸化物の中間層で接合された２つのシリコン層で形成される。そのベース部分がエッチングされた層を形成するシリコンは、ベース部分に導電性を持たせるようにドーピングするのが好ましいのに対して、その壁がエッチングされた層を形成するシリコンは、壁をほとんど絶縁させるためにドーピングしないのが好ましい。シリコンのベース部分１１は、例えば水晶の結晶である内部の圧電共振子１４をベース部分１１を通して外部の回路（図示せず）に接続するために配置された２つの導電性バイア１６ａおよび１６ｂを含む。導電性バイア１６ａおよび１６ｂは、それ以外のベース部分１７から誘電ライニング１８によって絶縁される。さらに、共振子１４と外部の回路との間の接続のために、内部電極（２０ａおよび２０ｂ）と外部電極（１９ａおよび１９ｂ）とが、それぞれケース１０の内部と外部に備えられる。
【０００７】
ドーピングされていないシリコンでさえ、例えば、セラミックよりも相当に良く電気を伝導することができる。したがって、図２に示されたシリコン・パッケージングに伴う１つの問題は、ケース１０と共振子１４とによって形成されるアセンブリの多量の静電容量である。図２に示され、図３に概略的に示されたように、そのようなパッケージ設計は、数個の静電容量Ｃ１、Ｃ２およびＣ３を結晶（すなわち共振子）と並列に接続することと等価である。その結果として、アセンブリの静電容量全体が激増し、これは所望の用途において有害である。次に、図２および図３を参照すると、１つのバイアとベース・プレートのバルクとの間の静電容量全体は、以下であることが分かる。
Ｃ４＝Ｃ１＋Ｃ２＋Ｃ３
次に、結晶と並列な静電容量全体は以下である。
【０００８】
ＣP ＝ Ｃ４／２
【０００９】
種々の静電容量Ｃ１、Ｃ２、Ｃ３は、絶縁材料、すなわち誘電体の厚さによって決定される。例えば、等価静電容量Ｃ４を１８ｐＦとみなすと、静電容量Ｃｐの簡単な概算により９ｐＦの値が導かれ、これは、セラミックのパッケージで得られる標準値の１５倍程度大きい。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の主要目的は、製造技術から来る優れた寸法許容誤差と、セラミック・ケーシングの静電容量に匹敵する比較的低い静電容量とを併せ持つパッケージを提供することによって前記の問題を克服することである。
【課題を解決するための手段】
【００１１】
この目的のために、本発明は、圧電共振子および当該共振子が上部に実装されたベース部分を含むケースと、少なくとも部分的に当該共振子を囲むように当該ベース部分から延びる壁と、当該ケースを閉じるようにして当該壁に固定されたカバーとを含むアセンブリであって、当該ベース部分および当該壁がシリコン製で、誘電層によって分離されており、当該ベース部分が、主要部分と少なくとも２つの導電性バイアとを含み、当該導電性バイアが、当該ベース部分を通して当該圧電共振子を外部の回路に電気的に接続し、各々の当該導電性バイアが、当該ベース部分の当該主要部分から当該バイアを絶縁するように絶縁ライニングによって囲まれているアセンブリにおいて、当該２つの導電性バイアが当該仕切りの異なる側上にあるように、当該主要部分が絶縁仕切りによって２つの部分に分割されていることを特徴とするアセンブリに関する。
【００１２】
そのようなアセンブリにより、全体の静電容量値をモニタして、最小化することができる。これを達成するために、２つのバイアの間でケースの底部に作られた絶縁区画により、共振子と並列な全静電容量と直列な静電容量を導入して静電容量全体を低減する。したがって、前に取り上げた例と比較して、このような絶縁区画を挿入すると、静電容量値を１０分の１に低減することができ、これにより、セラミック・ケーシングの静電容量値に匹敵する、所望の用途にとってまったく許容できる値に遂に至る。
【００１３】
有利な一実施形態によれば、絶縁区画は、絶縁材料で埋められたトレンチである。このトレンチを設計する、詳しくは、その幅ならびに絶縁材料の誘電率を選択することによって設計する場合、並列な静電容量と直列である静電容量値を決定することは可能である。
【００１４】
有利な一実施形態によれば、ベース部分を壁から分離する誘電層と、バイアの絶縁ライニングと、絶縁区画とは、すべて誘電ＳｉＯ2酸化物層によって形成される。
【００１５】
本発明の特定の一実施形態によれば、ベース部分を作っているシリコンは、ベース部分を電気的に伝導させるようにドーピングされる。さらにまた、導電性バイアは、ベース・プレートの主要部分と同一のドーピングされたシリコンから作られる。バイアおよびベース部分の主要部分をドーピングされた同じシリコンから作ることにより、パッケージの製造は相当に簡単になる。さらにまた、この実施形態によれば、各バイアの絶縁ライニングは、例えば、当該のドーピングされたシリコンにエッチングされ、絶縁材料で埋められた周辺トレンチによって形成することができる。
【００１６】
本発明の一代替実施形態によれば、導電性バイアは、シリコンのベース部分を貫通する孔の形状であり、当該孔は絶縁誘電体でライニングされ、電気伝導性材料で埋められている。この代替実施形態に付随する利点は、ベース部分を形成するシリコンをドーピングしないでおくことができることである。このようにして、ベース部分の主要部分の電気伝導率は、大幅に低減することができる。さらにまた、この代替実施形態によれば、当該電気伝導性材料は金属であることが好ましい。金属のバイアは、例えば電鋳法によって作ることができる。
【００１７】
本発明の他の特徴および利点は、添付の図面を参照する以下の例示の説明を読むと同時に明らかとなる。
【図面の簡単な説明】
【００１８】
【図１】従来技術による開放されたパッケージの上部の断面図である。
【図２】開放されたシリコン・パッケージの断面図である。
【図３】静電容量に関して図２と等価な回路図である。
【図４】本発明の第１の実施形態による開放されたシリコン・パッケージの断面図である。
【図５】本発明の第２の実施形態による開放されたシリコン・パッケージの断面図である。
【図６】静電容量に関して図４または図５のいずれかと等価な回路図である。
【発明を実施するための形態】
【００１９】
次に、図４および図６と関連して非限定的な例として、本発明の第１の例示の実施形態を説明する。以下の説明を理解するのを容易にするために、「パッケージ」という表現は、ケースとケース内に収容された圧電共振子とを併せたものを意味すると理解されたい。
【００２０】
図４は、本発明の一実施形態による開放されたパッケージの断面図である。パッケージは、概略的に図示された圧電共振子１４を含み、これは、ケース１０内に実装された水晶の結晶でできているのが好ましい。圧電共振子１４は、ケース１０との連結基部を形成する中心アームを有し得る音叉共振子の形状であることが好ましい。しかし、他のいかなる種類の伝統的共振子、例えば中心アームのない音叉も、その寸法が適切に変更されたケース内に実装できることを明白に理解されたい。
【００２１】
共振子が実装されたベース部分１１と共振子を囲む壁１２の両方ともシリコン製である。したがって、光リソグラフィ工程およびシリコン・エッチングを使用することにより、側壁の厚みを高い精度で製造して、同じサイズの共振子１４に対して、内側のキャビティ１３をより大きく、あるいは、ケース１０の全体のサイズを縮小することができる。採用するエッチング工程は、深堀り反応性イオンエッチング（ＤＲＩＥ）であることが好ましい。したがって、この実施形態において、ケース１０の内部面と対応して向き合う共振子１４の縁部との間の残余スペースは、従来技術よりもずっと広い。その結果、短絡のリスクならびに共振子の振動への障害は回避される。
【００２２】
先に説明したように、ベース部分１１と壁１２は、ＳＯＩ（シリコン・オン・インシュレータ）ウェハ、すなわち、実際には、ＳｉＯ2の酸化物層などの誘電体１５を間にはさんだ２枚の接合されたシリコン・ウェハから作られる。先程説明した本発明の実施形態によれば、２枚のシリコン・ウェハのうち１枚は、激しくドーピングするが、他方のシリコン・ウェハは、ドーピングしないのが好ましい。ベース部分１１は、電気良伝導体となるように、激しくドーピングされたシリコン・ウェハからエッチングする。図４から分かるように、導電性ウェハ１１の露出下面は、導電性シリコンが短絡するのを防止するために配置された絶縁層２２によって被覆される。絶縁層２２は、互換性のある任意の誘電体、特に、シリコン酸化物、恐らく、天然のシリコン酸化物によってさえも形成することができる。
【００２３】
図４に示すように、シリコンのベース部分１１は、２つの導電性バイア１６ａおよび１６ｂを含み、その上方および下方は、導電性シリコンに接触させるために絶縁層１５および２２の一部が除去されている。バイア１６ａおよび１６ｂは、パッケージ内の圧電共振子１４をベース部分１１を通して外部の回路（図示せず）に電気的に接続するために配置される。この２つのバイアは、それぞれの絶縁ライニング１８によって、残りのベース部分（すなわち、主要部分１７）から分離される。本実施形態によれば、これらの諸絶縁ライニング１８は、誘電体で埋められたトレンチによって形成される。当業者ならば、このような絶縁ライニングを形成するには、ドーピングされたシリコン・ウェハを通って深いトレンチを先ずエッチングし、次いで、例えばシリコン酸化物（ＳｉＯ2）などの適切な誘電体でトレンチを埋めることは承知している。層１５および２２に関連して、ライニング１８は、ベース部分１１の主要部分１７を通るいかなる短絡も防止することが可能な絶縁構造を形成する。
【００２４】
図４からさらに分かるように、内側接続パッド（２０ａおよび２０ｂ）ならびに外側接続パッド（１９ａおよび１９ｂ）が、それぞれケース１０の内部と外部に備えられる。これらの接続パッドは、絶縁層１５および２２の一部が除去された場所で、バイア１６ａおよび１６ｂの露出導電性シリコン上に直接堆積された金層などの金属化層によって形成することができる。特に、ＳＭＤ（表面実装デバイス）の場合において、接続をより容易にするために、接続パッド１９ａ、１９ｂ、２０ａ、２０ｂのそれぞれの表面積は、バイアの断面よりも相当に大きいことが好ましい。こういう理由で、図４に示された金属化層１９ａ、１９ｂ、２０ａ、２０ｂは、絶縁層１５と２２に部分的に重なり合う。
【００２５】
ドーピングされたシリコンから作られたベース部分１１と、層１５および２２ならびにライニング１８によって形成された絶縁構造との組合せで、外部と接続するためにケースの隅を通過させる必要がなくなったことを理解されたい。しかし、この説明の序文で述べた通り、このような配置により、共振子１４と並列ないくつかの静電容量が導入されることが本発明の範囲内で明らかにされた。図３および４に示したように、第１に、２つの内部接続パッド２０ａおよび２０ｂと主要部分１７との間の諸静電容量をＣ３で表し、第２に、２つの外部接続パッド１９ａおよび１９ｂと主要部分１７との間の諸静電容量をＣ１で表し、最後に、２つのバイア１６ａおよび１６ｂと主要部分１７との間の諸静電容量をＣ２で表す。先に示したように、図３は、静電容量Ｃ１、Ｃ２およびＣ３が共振子１４と、特に、電力消費量に関してどのように対抗するかを示す等価図である。
【００２６】
本発明によれば、これらの静電容量と直列に小さな静電容量をさらに追加することによって、静電容量Ｃ１、Ｃ２およびＣ３の効果は最小化される。これを達成するために、絶縁仕切り２１によりベース部分１１を２つの区画に分割する。絶縁仕切りは、バイア１６ａおよび１６ｂのそれぞれの周りでライニングを形成するのに用いたのと同じ工程によって形成することができる。すなわち、ドーピングされたシリコン・ウェハを通って深いトレンチを先ず微細加工し、次いで適切な絶縁材料でトレンチを埋めることによる。この材料は、バイアの絶縁構造１８、１５および２２に対して既に使用されたのと同じ誘電体（例えばＳｉＯ2）であってよい。図４に示された実施形態によれば、絶縁仕切り２１は、主要部分１７を実質的に等しい２つの部分に分ける直線の形状である。直線の形状の仕切りは、湾曲した仕切りと比較してその長さが短いために有利である。しかし、本発明は、直線の形状の仕切りに限定されない。例えば、バイアの１つと実質的に同心である円の弧の形状の仕切りを有することが可能である。本発明による唯一の限定は、２つの導電性バイア１６ａおよび１６ｂが仕切り２１の両側にあることである。
【００２７】
図４および６に示すように、仕切り２１は、前記の静電容量Ｃ１、Ｃ２、Ｃ３と直列である、静電容量Ｃｔを有する付加コンデンサのように動作する。当業者には周知であるように、静電容量Ｃｔのサイズは、仕切りの寸法（面積および幅）と、トレンチを埋めるのに使用される絶縁体の誘電率との両方に依存する。静電容量Ｃｔを十分に小さくすると、その効果は、図６と関連して示されるように、共振子と並列な静電容量全体が低減することである。トレンチの寸法に応じて、共振子と並列な等価静電容量は、１０分の１に低減することができ、これにより、標準的なセラミック・パッケージで得られる値に匹敵する、所望の用途にとって許容できる値に至る。
【００２８】
図６は、静電容量に関して図４と等価な回路図である。図示したように、静電容量Ｃ１、Ｃ２およびＣ３は、共振子１４のそれぞれの側で共振子１４と並列に接続される。仕切りの静電容量Ｃｔは、これらの３つの静電容量と直列に配置される。並列に接続された３つの静電容量と等価な静電容量をＣ４と定義すると（すなわち、Ｃ４＝Ｃ１＋Ｃ２＋Ｃ３）、共振子１４と並列な静電容量全体は以下の通りである。
１／Ｃｐ＝１／Ｃ４＋１／Ｃｔ＋１／Ｃ４
これにより、最終の数式が導かれる。
Ｃｐ＝（Ｃ４・Ｃｔ）／（２Ｃｔ＋Ｃ４）
【００２９】
トレンチ２１の設計は、静電容量Ｃｔが１ｐＦ（ピコファラド）と等しい値を有するように選択することができる。（第１の実施形態において分かるように）Ｃ４が１８ｐＦの値を有するとみなすと、静電容量全体Ｃｐの簡単な概算により約０．９ｐＦの値が導かれ、これは、図２のこの実施形態と比較して１０分の１に低減されている。
【００３０】
図５は、本発明の第２の実施形態による開放されたパッケージの断面図である。このパッケージは、圧電共振子１４を含み、これは、図４に対応する実施形態で使用されたものと同じであり得る。図５に示されたパッケージの際立った特徴は、バイアが、それ以外のベース部分１１を占めるのと同じシリコンから形成されるのではなく金属から作られることである。図４に示された対応する要素と同一である、図５に示された要素を同じ参照番号を用いて参照する。第２の実施形態のバイア１１６ａおよび１１６ｂは、微細加工および電鋳法によって作ることができる。可能な１つの方法は、酸化物層１５までシリコン基板全体を貫通する２つの孔を先ずエッチングすることである。一旦、エッチングのステップが完了すると、酸化物ライナー１１８が、各孔の壁上に形成される。次いで、薄い金属化層が、露出酸化物表面全体にわたって孔の内部で堆積する。金属化はまた、導体パッド１１９ａおよび１１９ｂを形成するようにウェハの一部の表面上で拡張する。次いで、バイア１１６ａおよび１１６ｂは、電鋳処理を用いて孔を金属で埋めることによって形成される。
【００３１】
具体的な一定の実施形態に関して、本発明を説明してきたが、これらの実施形態は、本発明の限定を意図しないことを理解されたい。実際に、様々な変更形態、適合形態および／または実施形態間の組合せが、添付の特許請求の範囲から逸脱することなく当業者にとって明らかとなり得るであろう。
【符号の説明】
【００３２】
１  パッケージ；  ２  パッケージ壁；  ３  内側のキャビティ；
５  内部側面；  ６  共振子；  ７  隅；  ８  リーク；  １０  ケース；  
１１  ベース部分；  １２  壁；  １３  キャビティ；  １４  圧電共振子；  
１５  絶縁層；  １６ａ、１６ｂ  バイア；  １７  主要部分；  １８  ライニング；  １９ａ、１９ｂ  外部接続パッド；  ２０ａ、２０ｂ  内部接続パッド；  
２１  仕切り；  ２２  絶縁層；  １１６ａ、１１６ｂ  バイア；  
１１８  酸化物ライナー；  １１９ａ、１１９ｂ  導体パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010119107.tif 000007
【図６】
2010119107.tif 000008
【外国語明細書】
2010119107000001.pdf