(57)【要約】【課題】情報流通環境を低消費電力化すること。【解決手段】データ駆動型プロセッサ（２）の各パイプラインステージ（１１）に設けられ且つパケットの流れの上流側および下流側のパイプラインステージ（１１）の状態に応じてパケットの転送を制御するデータ転送制御回路（１４ａ）であって、前記各パイプラインステージ（１１）に対して電源を供給する電源供給線（１６）による電源供給及び供給停止の切り替えを行う切り替え素子（１６ｄ）に対して、前記下流側のパイプラインステージ（１１）に電源が必要ない場合に、前記切り替え素子（１６ｄ）を制御して下流側のパイプラインステージ（１１）への電源供給を停止する前記データ転送制御回路（１４ａ）と、を有する端末（Ｔ１〜Ｔ４）どうしの通信により形成される自律分散型通信網（Ｎ）を備えたネットワークシステム（Ｓ）。【選択図】図１
2010020598.tif 000002
【特許請求の範囲】
【請求項１】
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージと、
各パイプラインステージに設けられ且つパケットの流れの上流側および下流側のパイプラインステージの状態に応じてパケットの転送を制御するデータ転送制御回路であって、前記各パイプラインステージに対して駆動電力を供給する電源供給線に設けられて前記電源供給線による駆動電力供給及び供給停止の切り替えを行う切り替え素子に対して、前記下流側のパイプラインステージに電源が必要ない場合に、前記切り替え素子を制御して下流側のパイプラインステージへの駆動電力供給を停止する前記データ転送制御回路と、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とするネットワークシステム。
【請求項２】
受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有する前記パイプラインステージと、
下流側のパイプラインステージの論理回路で処理が行われる場合に前記切り替え素子を制御して下流側のパイプラインステージに対して駆動電力を供給すると共に、下流側のパイプラインステージの論理回路で処理が行われておらず且つデータラッチでデータが保持されている場合に前記切り替え素子を制御して下流側のパイプラインステージに対して前記駆動電源に比べて消費電力が小さいデータ保持用電力を供給する前記データ転送制御回路と、
を備えたことを特徴とする請求項１に記載のネットワークシステム。
【請求項３】
前記論理回路における処理負荷に基づいて、前記駆動電力の電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする請求項１または２に記載のネットワークシステム。
【請求項４】
前記パイプラインステージがCMOS回路で構成されており、前記論理回路における処理負荷に基づいて、前記駆動電力の電圧と、パイプラインステージを構成するCMOSトランジスタの基板バイアス電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする請求項１ないし３のいずれかに記載のネットワークシステム。
【請求項５】
端末間の通信を無線通信で行うことを特徴とする請求項１ないし４のいずれかに記載のネットワークシステム。
【請求項６】
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージと、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とするネットワークシステムにおける電源制御方法であって、
各パイプラインステージの状態に基づいて、各パイプラインステージに電源が必要ない場合に、パイプラインステージへの電源供給を停止することを特徴とするネットワークシステムにおける電源制御方法。
【請求項７】
前記各パイプラインステージが、受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有し、前記論理回路における処理負荷に応じて前記パイプラインステージに供給する駆動電力の電圧を変化させることを特徴とする請求項６に記載のネットワークシステムにおける電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ駆動型プロセッサを使用したネットワークシステムおよび前記ネットワークシステムにおける電源制御方式に関し、特に、低消費電力化されたネットワークおよびネットワークシステムにおける電源制御方式に関する。
【背景技術】
【０００２】
従来の計算機において、高速で並列処理が可能なデータ駆動型プロセッサの開発が行われている。前記データ駆動型プロセッサ（Data-Driven Processor）は、プログラム中のすべての命令について、必要な入力データがすべて揃った時点で実行可能とするデータ駆動原理に基づいて、作成されている。
このようなデータ駆動原理を使用した技術として、下記の特許文献１，２記載の技術が従来公知である。
【０００３】
特許文献１（特開２００４−１３６０２号公報）には、データ駆動プロセッサが複数のプロセッシングエレメント（ＰＥ）を有し、各プロセッシングエレメント（ＰＥ）にデータが分割されたパケットが入力される構成が記載されている。特許文献１記載の構成では、プロセッシングエレメント（ＰＥ）が、発火制御部（ＦＣ）、関数処理部（ＦＰ）、プログラム記憶部（ＰＳ）等を有し、入力されてくるパケットに基づいて発火制御部（ＦＣ：Firing Control）において全てのパケットを受信してデータが揃ったか否か判別される。そして、全てのパケットが揃うと発火条件が成立したとして、発火制御部（ＦＣ）から関数処理部（ＦＰ：Functional Processor）にパケットが送信されて演算が行われ、その結果がプログラム記憶部（ＰＳ：Program Storage）に送信される。プログラム記憶部（ＰＳ）は、送信されたデータと、命令メモリ（ＩＭ）に指定された新たな命令とに応じて、新たな命令に応じたパケットを生成し、指定された宛先である別のプロセッシングエレメント（ＰＥ）に、パケット送信する。
【０００４】
また、特許文献１には、各プロセッシングエレメント（ＰＥ）が、自己同期式エラスティックパイプラインによるスーパーパイプライン構造を有することが記載されている。すなわち、プロセッシングエレメント（ＰＥ）内の発火制御部（ＦＣ）、関数処理部（ＦＰ）、プログラム記憶部（ＰＳ）等の各機能ブロックが、複数のパイプラインステージで構成されている。そして、各パイプラインステージが、パケットを保持するデータラッチ（ＤＬ：Data Latch）、保持されたパケットを処理する論理回路（ＬＣ：Logic Circuit）、及び、データラッチへの同期信号（クロック信号、トリガー信号）を供給する自己同期式転送制御機構（ＳＴＣＭ：Self-timed Transfer Control Mechanism）とを備えている。そして、各パイプラインステージにおいて、パケットの流れの上流側および下流側のパイプラインステージの状態（データが空、または、データ処理中）に応じて、自律的にパケットの転送タイミングが決定されている。
【０００５】
特許文献２（特開２００５−１０８０８６号公報）には、データ駆動型プロセッサに関する技術が記載されている。特許文献２記載の発明では、第１スイッチ（ＳＷ１）で接続された各プロセッシングエレメント（ＰＥ）において、データ依存関係に基づいて命令が発行されて並列処理されるデータ駆動パケットと、プログラムカウンタに基づいて逐次的に命令発行されて逐次処理される制御駆動パケットとが同一のパイプライン上で処理可能構成が記載されている。
【０００６】
特許文献２記載の各プロセッシングエレメント（ＰＥ）は、入力パケットに基づいて命令をフェッチする命令フェッチ部（ＩＦ：Instruction Fetch）と、命令フェッチ部（ＩＦ）でフェッチされて発行された命令をデコードする命令デコード部（ＩＤ：Instruction Decode）と、命令デコード部（ＩＤ）から出力された命令を分岐させる第２スイッチ（ＳＷ２）と、第２スイッチ（ＳＷ２）から送信されたパケットに基づいて発火条件を判別する発火制御部（ＦＣ）と、発火条件が成立した場合に発火制御部（ＦＣ）から送信されたパケットに基づいて命令を実行（数値の計算や、メモリの読み書き、アドレス・分岐先の計算等）する実行ユニット（ＥＸ：Execution）と、実行ユニット（ＥＸ）で処理された命令が分岐の計算等の制御駆動命令である場合にレジスター（ＲＥＧ）への書き込みを実行するライトバック部（ＷＢ：Write Back）と、を有している。
【０００７】
【特許文献１】特開２００４−１３６０２号公報（「００１９」〜「００３５」）
【特許文献２】特開２００５−１０８０８６号公報（「００２５」〜「００５７」）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記特許文献１，２記載の発明や、従来の他の発明では、情報処理を高速化することに注視して研究、開発が行われているが、低消費電力化の観点に基づいての研究、開発は不十分な状況にある。インターネットは、現在、我が国の総発電量の５％程度を消費しているが、情報流通環境におけるトラフィック（ネットワーク上を移動するデータ量）の増加がこのまま続くと、数年後には、２０％を超えるものと予想されている。
【０００９】
特に、端末相互間の自律分散型通信（いわゆる、アドホックネットワーク）を介して情報が伝送されるネットワークにおいては、端末は他の端末からパケットを受信したとき、あるいは自らがパケットを送信するときにだけ動作すれば良い。そのため、従来は、端末に搭載されたプロセッサに低消費電力の待機状態を設け、パケットの送受信を行なわないときは待機状態とし、さらに、使用されない回路ブロックへの電源供給を停止することで消費電力の低減を図っていた。しかし、待機状態から動作状態への復帰は割り込み処理で行なうため、復帰のためのオーバーヘッドが発生し、待機状態と動作状態の切替が頻発する場合、消費電力低減の効果が限られていた。
【００１０】
本発明は前記事情に鑑み、情報流通環境を低消費電力化することを技術的課題とする。
【課題を解決するための手段】
【００１１】
前記技術的課題を解決するために請求項１記載の発明のネットワークシステムは、
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージと、
各パイプラインステージに設けられ且つパケットの流れの上流側および下流側のパイプラインステージの状態に応じてパケットの転送を制御するデータ転送制御回路であって、前記各パイプラインステージに対して駆動電力を供給する電源供給線に設けられて前記電源供給線による駆動電力供給及び供給停止の切り替えを行う切り替え素子に対して、前記下流側のパイプラインステージに電源が必要ない場合に、前記切り替え素子を制御して下流側のパイプラインステージへの駆動電力供給を停止する前記データ転送制御回路と、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とする。
【００１２】
請求項２に記載の発明は、請求項１に記載のネットワークシステムにおいて、
受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有する前記パイプラインステージと、
下流側のパイプラインステージの論理回路で処理が行われる場合に前記切り替え素子を制御して下流側のパイプラインステージに対して駆動電力を供給すると共に、下流側のパイプラインステージの論理回路で処理が行われておらず且つデータラッチでデータが保持されている場合に前記切り替え素子を制御して下流側のパイプラインステージに対して前記駆動電源に比べて消費電力が小さいデータ保持用電力を供給する前記データ転送制御回路と、
を備えたことを特徴とする。
【００１３】
請求項３に記載の発明は、請求項１または２に記載のネットワークシステムにおいて、
前記論理回路における処理負荷に基づいて、前記駆動電力の電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする。
【００１４】
請求項４に記載の発明は、請求項１ないし３のいずれかに記載のネットワークシステムにおいて、
前記パイプラインステージがCMOS回路で構成され、前記論理回路における処理負荷に基づいて、前記駆動電力の電圧および前記パイプラインステージを構成するCMOSトランジスタの基板バイアス電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする。
【００１５】
請求項５に記載の発明は、請求項１ないし４のいずれかに記載のネットワークシステムにおいて、
端末間の通信を無線通信で行うことを特徴とする。
【００１６】
前記技術的課題を解決するために請求項６に記載の発明のネットワークシステムにおける電源制御方法は、
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージと、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とするネットワークシステムにおける電源制御方法であって、
各パイプラインステージの状態に基づいて、各パイプラインステージに電源が必要ない場合に、パイプラインステージへの電源供給を停止することを特徴とする。
【００１７】
請求項７に記載の発明は、請求項６に記載のネットワークシステムにおける電源制御方法において、
前記各パイプラインステージが、受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有し、前記論理回路における処理負荷に応じて前記パイプラインステージに供給する駆動電力の電圧を変化させることを特徴とする。
【発明の効果】
【００１８】
請求項１または６に記載の発明によれば、情報流通環境を低消費電力化することができる。
請求項２に記載の発明によれば、データを保持するだけの場合に、必要最低限の電力供給とすることができ、さらに低消費電力化することができる。
請求項３、４、７に記載の発明によれば、処理負荷に応じて最適な電力を供給することができ、さらに低消費電力化することができる。
請求項５に記載の発明によれば、自律分散型の無線通信において、低消費電力化することができる。
【発明を実施するための最良の形態】
【００１９】
次に図面を参照しながら、本発明の実施の形態の具体例（実施例）を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
【実施例１】
【００２０】
図１は本発明のネットワークシステムの実施例１の全体説明図である。
図１において、本発明の実施例１の超低消費電力化ネットワークシステムＳは、複数の端末Ｔ１〜Ｔ４を有する。実施例１の超低消費電力ネットワークシステムＳは、端末Ｔ１〜Ｔ４の無線通信により形成される自律分散型通信網、いわゆる、アドホックネットワーク（Ad hoc Network）Ｎにより構成されており、データの一例としての音声データや動画データがストリーミング配信可能である。また、実施例１の各端末Ｔ１〜Ｔ４は、アドホックネットワーク通信機能を有する情報処理装置（いわゆるＰＣ：パーソナルコンピュータ、ノート型ＰＣまたはデスクトップ型ＰＣ）や、携帯型情報端末（いわゆるＰＤＡ：Personal Digital Assistant）、携帯型音楽再生装置等により構成することが可能である。
【００２１】
実施例１の各端末Ｔ１〜Ｔ４は、他の端末Ｔ１〜Ｔ４から送信されて受信したデータを処理するデータ処理チップ１を有する。前記データ処理チップ１は、複数のデータ駆動型プロセッサ２と、各データ駆動型プロセッサ２どうしを電気的に接続する配線３とを有するチップマルチプロセッサにより構成されている。
【００２２】
図２は実施例１のデータ駆動型プロセッサの機能ブロック図である。
図２において、前記データ駆動型プロセッサ２は、複数のプロセッシングエレメント６と、各プロセッシングエレメントどうしを接続して情報の送受信を行う内部接続ネットワーク７（Inter-Connection Network）を有する。各プロセッシングエレメント６は、例えば、前記特許文献１に記載の発火制御部（ＦＣ）や、関数処理部（ＦＰ）を含むデータ処理部の一例としての算術論理部（ＡＬＵ：Arithmetic Logic Unit）、プログラム記憶部（ＰＳ）を有するデータ駆動型のプロセッシングエレメントや、前記特許文献２記載の命令フェッチ部（ＩＦ）、命令デコード部（ＩＤ）、命令実行部（ＥＸ）を含む算術論理部（ＡＬＵ）、ライトバック部（ＷＢ）、スーパースカラプロセッサで使用される予約ステーション（ＲＳ：Reservation Station）等を有するスーパースカラ型のプロセッシングエレメントを使用可能である。なお、各部の説明は、前述の従来技術の説明において説明し、また、特許文献１，２に開示されているため、詳細な説明は省略する。
【００２３】
図３は実施例１の低消費電力型の自己同期式エラスティックパイプラインの説明図である。
図３において、実施例１のプロセッシングエレメント６は、自己同期式のエラスティックパイプラインによるスーパーパイプライン構造を有している。実施例１のプロセッシングエレメント６は、少なくとも発火制御部ＦＣや算術論理部ＡＬＵを有し、実装されている場合には、プログラム記憶部ＰＳや命令フェッチ部ＩＦ、命令デコードＩＤ、ライトバック部ＷＢ等のパイプラインステージ１１を有する。
【００２４】
図３において、各パイプラインステージ１１は、パケットの流れに沿って上流側のパイプラインステージ１１から送信されたパケットに基づいて各パイプラインステージ１１の処理を実行する論理回路（ＬＣ：Logic Circuit）１２と、論理回路１２に接続され且つ論理回路で処理されたパケットを保持するデータラッチ（ＤＬ:Data Latch）１３と、データラッチ１３へ同期信号（クロック信号、トリガー信号）を供給する自己同期式転送制御機構（ＳＴＣＭ：Self-timed Transfer Control Mechanism）１４とを有する。
【００２５】
前記論理回路１２およびデータラッチ１３には、駆動用の電源電圧を供給する電源供給線１６が接続されている。前記電源供給線１６は、論理回路１２で処理を実行する際に必要な駆動電圧（正電圧、ドレイン電圧、駆動電力）Ｖddを供給する駆動電圧線１６ａと、論理回路１２で処理を実行せず且つデータラッチ１３でパケットデータを保持するのに十分で駆動電圧Ｖddよりも低い電圧である最低電圧（最低電力、データ保持用電力）Ｖminを供給する最低電圧線１６ｂと、負電圧（ソース電圧、基準電圧、例えば接地：アース）Ｖssを供給する負電圧線１６ｃとを有し、各電圧線１６ａ〜１６ｃには、各パイプラインステージ１１毎に、電圧供給の接続、切り離しを切り替える切り替え素子の一例としてのパワーゲーティング（ＰＧ）１６ｄが設けられている。すなわち、前記パワーゲーティング１６ｄを制御することで、各論理回路１２およびデータラッチ１３に駆動電圧Ｖddや最低電圧Ｖminを供給したり、電圧供給をオフにすることができる。
【００２６】
前記電源供給線１６には、電源回路１７が接続されており、前記各電圧Ｖdd，Ｖmin，Ｖssを供給する。なお、前記電源回路１７には、電圧制御回路１８が接続されており、駆動電圧Ｖddは、電圧制御回路１８により可変の電圧値に制御可能である。前記電圧制御回路１８は、データ駆動型プロセッサ２のＩ／Ｏを通過する入力パケットに基づいて、通過するパケット量の予測を行い、予測された総パケット量の処理を行うために必要な電圧に応じた値に制御できる。前記通過するパケット量の予測は、例えば、Ｉ／Ｏを通過するパケットのヘッダー情報に含まれる総データ量に関する情報に基づいて、今後通過する総パケット量を判別し、処理に必要な負荷を、予め実験等により求められて設定されたテーブル等に基づいて判別、予測することが可能である。よって、前記電圧制御回路１８により、負荷に応じて無駄の少ない駆動電圧Ｖddを供給でき、不要で過大な電圧が供給されることが低減できる。
【００２７】
実施例１の自己同期式転送制御機構１４は、各データラッチ１３に対応して設けられたデータ転送制御回路の一例としてのＣ素子（Coincidence Element）１４ａと、各論理回路１２におけるパケット処理時間を保証する遅延素子（Delay Element）１４ｂとを有する。
前記Ｃ素子１４ａには、上流側のパイプラインステージ１１からパケットを送信する際に上流側のＣ素子１４ａから送信される転送要求信号（Send-in信号）と、下流側のＣ素子１４ａから送信される転送許可信号（Ack-in信号：Acknowledgement-in）とが入力され、入力されたSend-in信号とAck-in信号に対応して、上流側のＣ素子１４ａに対して転送許可信号（Ack-out信号）と、下流側のＣ素子１４ａに対して転送要求信号（Send-out信号）とが出力される。すなわち、前記Ｃ素子１４ａは、転送要求信号と転送許可信号とのハンドシェークを行う素子である。
そして、前記各Ｃ素子１４ａのSend-outには、遅延素子１４ｂが接続されている。また、各Ｃ素子１４ａは、下流側のパイプラインステージ１１の各パワーゲーティング１６ｄに接続されている。
【００２８】
前記Send信号には、転送待機（実施例１では「０」に設定）と、転送要求（実施例１では「１」に設定）があり、Ack信号には、転送許可（実施例１では「１」に設定）と、転送禁止（実施例１では「０」に設定）とがある。
以下、理解の容易のために、パケットの流れに沿って連続する３つのパイプラインステージ１１について、上流側のパイプラインステージ１１を上流側パイプラインステージ１１ａ、中流のパイプラインステージ１１を中流側パイプラインステージ１１ｂ、下流側のパイプラインステージ１１を下流側パイプラインステージ１１ｃと呼ぶものとする。
【００２９】
実施例１では、Send信号およびAck信号の初期値は、Send信号が全て転送待機、Ack信号が全て転送許可に設定されている。この状態では、各パイプラインステージ１１ａ〜１１ｃでは、各Ｃ素子１４ａに対応するデータラッチ１３にデータが無く、上流側のパイプラインステージ１１から送信されるパケットも無い状態であり、その下流側のパイプラインステージ１１で処理中や保持されているパケットもないため、下流側の論理回路１２およびデータラッチ１３には、電圧を供給する必要が無い。したがって、各Ｃ素子１４ａから、その下流側のパイプラインステージ１１の各パワーゲーティングＰＧに電圧の切り離し信号が出力され、電圧供給が停止される。
【００３０】
初期状態から、上流側パイプラインステージ１１ａのＣ素子１４ａにパケットが入力されると、中流側パイプラインステージ１１ｂのＣ素子１４ａに入力されるSend-in信号が「０」から「１」に変わる。これに対応して、Ack-out信号は、「１」から「０」に変わって、上流側から次のパケットの入力を信号を禁止すると共に、Send-out信号が「０」から「１」に変わって、下流側パイプラインステージ１１ｃに対してパケットの転送要求を行う。このとき、下流側パイプラインステージ１１ｃでは次に論理回路１２で処理が実行されるため、下流側パイプラインステージ１１ｃに対して駆動電圧Ｖddが供給されるように、中流側パイプラインステージ１１ｂのＣ素子１４ａからパワーゲーティング１６ｄに制御信号が出力される。
【００３１】
次に、各論理回路１２で処理が実行される時間が経過すると、遅延回路１４ｂの機能により、Send-out信号が「１」から「０」に変わって、転送待機状態に変わる。上流側パイプラインステージ１１ａのSend-out信号、すなわち、中流側パイプラインステージ１１ｂのSend-in信号が、転送待機状態に戻ると、中流側パイプラインステージ１１ｂのAck-out信号が「０」から「１」に変わり、転送許可状態に戻り、初期状態に戻る。
【００３２】
ここで下流側パイプラインステージ１１ｃの処理時間が長かったり、パイプラインステージ１１においてパケットを保持していない場合に、何らかの状態を保持する必要がある場合がある。例えば、発火制御部（ＦＣ）で待ち合わせパケットを保持する場合や、プロトコル処理等で有限状態機械（ＦＳＭ：Finite State Machine、または有限オートマトン、ＦＡ：Finite Automaton）の状態を保持する場合等がある。これらの要因により、中流側パイプラインステージ１１ｂから下流側パイプラインステージ１１ｃにパケットの送信が禁止されて中流側のデータラッチ１３にデータが保持された状態となることがある。
【００３３】
この状態では、上流側パイプラインステージ１１ａのＣ素子において、Send-out信号が転送待機状態であり、且つ、Ack-in信号が転送禁止状態になることがある。この時、中流側パイプラインステージ１１ｂでは、論理回路１２では処理が終了しており、データラッチ１３でデータが保持されているだけの状態であるため、上流側パイプラインステージ１１ａのＣ素子１４ａは、中流側パイプラインステージ１１ｂに最低電圧Ｖminが供給されるようにパワーゲーティング１６ｄに制御信号を出力する。
【００３４】
なお、実施例１の超低消費電力化ネットワークシステムＳでは、前記プロセッシングエレメント６間を接続する内部接続ネットワーク７は、各プロセッシングエレメント６から出力されたパケットに基づいて次に処理が行われるプロセッシングエレメント６を判別し、パケットの流れを制御する分岐部を有するルータ（Router）により構成されている。この内部接続ネットワーク７も、Ｃ素子を有し、分岐部への電源供給をパワーゲーティングで制御する超低消費電力型の自己同期式エラスティックパイプラインにより構成されている。
【００３５】
（実施例１の作用）
前記構成を備えた実施例１の超低消費電力化ネットワークシステムＳでは、アドホックネットワークＮが採用されており、サーバーやアクセスポイント等の大規模で常時電力を消費して、消費電力が多くなるインフラストラクチャーが必要なネットワークに比べて、端末Ｔ１〜Ｔ４間の無線通信でサーバー等が必要ない。したがって、低消費電力化することができる。
【００３６】
また、実施例１の超低消費電力化ネットワークシステムＳでは、データ駆動型のプロセッサ２を有しており、常時パケットの受信を待機して電力を消費するプロセッサに比べて、パケットを受信した場合に受信したパケットに応じて処理を行うため、電力消費が低減されている。
【００３７】
図４は従来の自己同期式エラスティックパイプラインにおけるパイプライン充填率と消費電流との関係を説明する説明図であり、横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
図４において、従来の自己同期式エラスティックパイプラインでは、パイプライン充填率［＝（データラッチがデータを保持しているパイプラインステージの数）／（パイプラインステージの総数）×１００］と消費電流の最大値に対する割合とは、パイプライン充填率が高くなりすぎて過負荷にならない限り、パイプライン充填率が高くなるほど電流が多く必要となる関係となっている。このとき、図４に示すように、消費電流は、パイプライン充填率が低くても、パイプラインステージを構成するＣＭＯＳ回路のＭＯＳトランジスタのリーク電流によって、５０％程度の消費電流が発生している。
【００３８】
図５は実施例１の自己同期式エラスティックパイプラインにおいて駆動電圧を一定値にした場合のスループットと消費電流の説明図であり、図５Ａは横軸にパイプライン充填率を取り縦軸にスループットを取ったグラフ、図５Ｂは横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
また、実施例１では、データ駆動型プロセッサ２や内部接続ネットワーク７は、自己同期式エラスティックパイプラインが採用され、且つ、パワーゲーティング１６ｄで電源制御が行なわれている。図５Ａにおいて、自己同期式エラスティックパイプライン１１およびパワーゲーティング１６ｄを採用した実施例１の自己同期式エラスティックパイプライン１１において、駆動電圧Ｖddを一定の電圧値にした場合には、パイプライン充填率と、スループット［＝（単位時間当たりの命令の処理数）／（単位時間当たりに処理できる命令の最大数）×１００］とは、過負荷にならない限り比例した。
【００３９】
また、図５Ｂにおいて、実施例１のパワーゲーティング１６ｄを採用した自己同期式エラスティックパイプライン１１では、パイプライン充填率と消費電流の最大値に対する割合も、過負荷にならない限り比例した。すなわち、図５に示すように、パワーゲーティング１６ｄを採用したことで、図４の従来の場合に比べて、リーク電流の影響が抑制され、消費電力が低減されている。
したがって、実施例１では、処理される負荷に応じて電流が消費され、無駄な電力消費がされないため、処理される命令数にかかわらず常時所定の電力消費がされるデータ駆動型ではない従来構成に比べて、消費電力を低減することができる。
【００４０】
特に、実施例１では、下流側のパイプラインステージでデータ処理もデータ保持も行われていない場合には、電源をカットして、リーク電流の影響が抑制されている。また、下流側のパイプラインステージ１１でデータ処理が行われず且つデータ保持のみ実行されている場合には、電源をデータ保持に必要な最低限度供給し、下流側のパイプラインステージ１１でデータ処理が行われる場合には、必要な駆動電圧Ｖddが供給される。したがって、各パイプラインステージ１１の状態に関わらず、駆動電圧が供給されている場合に比べて、消費電力を低減することができる。
【００４１】
図６は実施例１の自己同期式エラスティックパイプラインにおいて駆動電圧を負荷に応じて変化させた場合のパケット到来レート、パイプライン充填率および消費電流の関係の説明図であり、図６Ａは横軸にパケット到来レートを取り縦軸にパイプライン充填率を取ったグラフ、図６Ｂは横軸にパケット到来レートを取り縦軸に消費電流を取ったグラフである。
実施例１の自己同期式エラスティックパイプライン１１では、駆動電圧Ｖddが処理負荷に応じて変化されており、駆動電圧Ｖddが低下してスループットが低下した分をパイプライン充填率を上げることでカバーしている。図６において、図５に示すように駆動電圧Ｖddが一定の場合は、パイプライン充填率とパケット到来レート［＝（単位時間当たりに到来するパケットの数）／（最高速で処理したときに単位時間当たりに処理できるパケットの数）×１００］は比例するが、負荷に応じて駆動電圧Ｖddを変化させた場合、図６Ａに示すように、パケット到来レートが比較的低いうちからパイプライン充填率が上がる。したがって、図６Ｂに示すように、パケット到来レートに対して消費電流がほぼ比例し、さらなる低消費電力化が期待できる。
【００４２】
したがって、実施例１の超低消費電力化ネットワークシステムＳでは、アドホックネットワークＮ、データ駆動型プロセッサ２、自己同期式エラスティックパイプライン、および、Ｃ素子による電源制御、および、可変電圧Ｖddの制御により、従来に比べて、大幅に消費電力が低減できる。
【００４３】
図７は実施例１のネットワークシステムにおけるシミュレーション結果の説明図であり、横軸にユーザ数、縦軸にターンアラウンドタイムを取った図である。
実施例１の超低消費電力化ネットワークシステムＳにおいて、アドホックネットワークに接続された端末の数であるユーザ数を変化させて、動画像、音声、ドキュメントデータ、制御情報を送信した場合におけるターンアラウンドタイム（データやコマンドの入力が終了してから、処理結果の出力が終わって次の要求の受け入れが可能になるまでの時間）の変化を測定した。
図７において、ユーザ数が増加してもターンアラウンドタイムはほとんど変化せず、実施例１の超低消費電力化ネットワークシステムＳにおいて、実時間での多重処理が実現されることが確認された。
【００４４】
（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ04）を下記に例示する。
（Ｈ01）前記実施例において例示したように、データ駆動型プロセッサ２や内部接続ネットワーク７において、パワーゲーティングを有する自己同期式エラスティックパイプラインを採用することが望ましいが、例えば、プロセッシングエレメント６内でのみ採用して、内部接続ネットワーク７では従来の構成とすることも可能である。
【００４５】
（Ｈ02）前記実施例において、パイプラインステージ１１毎にそれぞれパワーゲーティングを設けたが、この構成に限定されず、複数個のパイプラインステージを一塊として、塊毎にパワーゲーティングを設けたり、プロセッサ単位、プロセッサクラスタ（プロセッサの固まり）単位でパワーゲーティングを設けて制御することも可能である。
（Ｈ03）前記実施例において、ネットワークとして、無線通信による自律分散型通信網を例示したが、この構成に限定されず、有線で接続された端末間の自律分散型通信網とすることも可能である。さらに、低消費電力化の観点から自律分散型通信網であることが望ましいが、自律分散型通信網以外の通信網とすることも可能である。
【００４６】
（Ｈ04）前記実施例において、駆動電圧Ｖddを変化させる実施例を例示したが、この構成に限定されず、例えば、各パイプラインステージを構成するＣＭＯＳトランジスタの基板バイアス電圧を制御することで、各パイプラインステージの論理回路の処理速度と消費電力を制御することも可能である。また、図５に示すように、駆動電圧Ｖddが一定の場合でも、図４に示す従来技術に比べて低消費電力化の効果があるため、駆動電圧Ｖddを固定値とすることも可能である。
【図面の簡単な説明】
【００４７】
【図１】図１は本発明のネットワークシステムの実施例１の全体説明図である。
【図２】図２は実施例１のデータ駆動型プロセッサの機能ブロック図である。
【図３】図３は実施例１の低消費電力型の自己同期式エラスティックパイプラインの説明図である。
【図４】図４は従来の自己同期式エラスティックパイプラインにおけるパイプライン充填率と消費電流との関係を説明する説明図であり、横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
【図５】図５は実施例１の自己同期式エラスティックパイプラインにおいて駆動電圧を一定値にした場合のスループットと消費電流の説明図であり、図５Ａは横軸にパイプライン充填率を取り縦軸にスループットを取ったグラフ、図５Ｂは横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
【図６】図６は実施例１の自己同期式エラスティックパイプラインにおいて駆動電圧を負荷に応じて変化させた場合のパケット到来レート、パイプライン充填率および消費電流の関係の説明図であり、図６Ａは横軸にパケット到来レートを取り縦軸にパイプライン充填率を取ったグラフ、図６Ｂは横軸にパケット到来レートを取り縦軸に消費電流を取ったグラフである。
【図７】図７は実施例１のネットワークシステムにおけるシミュレーション結果の説明図であり、横軸にユーザ数、縦軸にターンアラウンドタイムを取った図である。
【符号の説明】
【００４８】
２…データ駆動型プロセッサ、
１１…パイプラインステージ、
１２…論理回路、
１３…データラッチ、
１４ａ…データ転送制御回路、
１６…電源供給線、
１６ｄ…切り替え素子、
ＡＬＵ…データ処理部、
ＦＣ…発火制御部、
Ｎ…自律分散型無線通信網、
Ｓ…ネットワークシステム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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