(57)【要約】【課題】電源電圧が低い場合においても確実に動作させることができる半導体集積回路を提供する。【解決手段】入力端子１、２に入力される信号を、制御信号ＳＥＬ１、ＳＥＬ２に従ってオン／オフ制御するＮＭＯＳスイッチ５、６と、ＮＭＯＳスイッチ５、６によってオン／オフ制御された信号を増幅する演算増幅器８とを具備する半導体集積回路である。この集積回路は、制御信号ＳＥＬ１、ＳＥＬ２を演算増幅器８の電源電圧より高い電圧に昇圧するレベルシフタ３１を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子に入力される信号を、制御信号に従ってオン／オフ制御するスイッチ手段と、前記スイッチ手段によってオン／オフ制御された信号を増幅する増幅手段とを具備する半導体集積回路において、
前記制御信号を前記増幅手段の電源電圧より高い電圧に昇圧するレベルシフタを設けたことを特徴とする半導体集積回路。
【請求項２】
前記スイッチ手段はＮＭＯＳスイッチであり、該ＮＭＯＳスイッチのゲート電極が前記レベルシフタに接続され、該ＮＭＯＳスイッチのドレイン電極が抵抗を介して前記入力端子に接続され、該ＮＭＯＳスイッチのソース電極が前記増幅手段の仮想接地点に接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
複数の前記入力端子と、各入力端子に入力される信号をオン／オフ制御する複数の前記スイッチ手段と、前記スイッチ手段の各出力を加算増幅する前記増幅手段とを具備し、ミキサまたはセレクタとして動作することを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
一つの前記入力端子と、前記入力端子に接続された複数の抵抗のシリーズ接続回路と、前記複数の抵抗を切り替えて前記増幅手段の入力端へ接続する複数の前記スイッチ手段とを具備し、ボリュームとして動作することを特徴とする請求項１または請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ミキサ回路、セレクタ回路、ボリューム回路等として用いられる半導体集積回路に関する。
【背景技術】
【０００２】
図３はミキサ回路またはセレクタ回路として用いられる従来の半導体集積回路の構成例を示す回路図である。この図において、符号１は入力信号ＩＮ１が加えられる入力端子であり、抵抗３を介してＮＭＯＳトランジスタ（スイッチ手段）５のドレインに接続されている。ＮＭＯＳトランジスタのゲートには制御信号ＳＥＬ１が加えられ、ソースは演算増幅器（増幅手段）８の反転入力端に接続されている。同様に、符号２は入力信号ＩＮ２が加えられる入力端子であり、抵抗４を介してＮＭＯＳトランジスタ（スイッチ手段）６のドレインに接続されている。ＮＭＯＳトランジスタのゲートには制御信号ＳＥＬ２が加えられ、ソースは演算増幅器８の反転入力端に接続されている。演算増幅器８の非反転入力端には電源電圧ＶDDの１／２の電圧が加えられ、反転入力端と出力端の間に抵抗７が接続され、出力端に得られる信号が出力端子９から出力される。
【０００３】
このような構成による回路をミキサ回路として用いる場合は、制御信号ＳＥＬ１、ＳＥＬ２としてＨレベル（電源電圧ＶDD）の信号をＮＭＯＳトランジスタ５、６の各ゲートへ加える。これにより、ＮＭＯＳトランジスタ５、６がオン状態となり、入力信号ＩＮ１、ＩＮ２を加算した信号が出力端子９から出力される。
【０００４】
また、セレクタ回路として用いる場合は、制御信号ＳＥＬ１、ＳＥＬ２の一方をＨレベル、他方をＬレベル（接地レベル）とする。例えば、制御信号ＳＥＬ１をＨレベル、ＳＥＬ２をＬレベルとすると、入力信号ＩＮ１が増幅されて出力端子９から出力される。逆に、制御信号ＳＥＬ２をＨレベル、ＳＥＬ１をＬレベルとすると、入力信号ＩＮ２が増幅されて出力端子９から出力される。
【０００５】
図４はボリューム回路として用いられる従来の半導体集積回路の構成例を示す回路図である。この図において、符号１１は入力信号ＩＮが加えられる入力端子であり、抵抗１２の一端に接続されている。抵抗１２〜１６はシリーズ接続された抵抗であり、抵抗１２、１３の接続点がＮＭＯＳトランジスタ２１のドレインに接続され、抵抗１３、１４の接続点がＮＭＯＳトランジスタ２２のドレインに接続され、抵抗１４、１５の接続点がＮＭＯＳトランジスタ２３のドレインに接続され、抵抗１５、１６の接続点がＮＭＯＳトランジスタ２４のドレインに接続され、抵抗１６の他端が演算増幅器２５の出力端に接続されている。また、ＮＭＯＳトランジスタ２１〜２４の各ゲートには制御信号ＶＬ４〜ＶＬ１が加えられ、各ソースが共に演算増幅器２５の反転入力端に接続されている。演算増幅器２５の非反転入力端には電源電圧ＶDDの１／２の電圧が加えられ、出力端に得られる信号が出力端子２６から出力される。
【０００６】
このような構成において、制御信号ＶＬ１のみにＨレベルの信号を加えると、入力信号ＩＮが抵抗１２〜１５の合成抵抗値と抵抗１６の抵抗値によって決まる増幅率で増幅され、出力端子２６から出力される。この場合、出力信号が最小となる。また、制御信号ＶＬ２のみにＨレベルの信号を加えると、入力信号ＩＮが抵抗１２〜１４の合成抵抗値と抵抗１５、１６の合成抵抗値によって決まる増幅率で増幅され、出力端子２６から出力される。この場合、出力信号のレベルが制御信号ＶＬ１のみの場合より大きくなる。以下、同様に、制御信号ＶＬ３、ＶＬ４のみに順次Ｈレベルの信号を加えると、出力端子２６の信号が順次大きくなる。すなわち、図４の回路はボリュームとして動作する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０７−２２１６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述した半導体集積回路においては、演算増幅器８、２５の非反転入力端に電圧ＶDD／２が加えられ、この結果、ＮＭＯＳトランジスタ５、６、２１〜２４の各ソースが接続される演算増幅器８、２５の反転入力端子（仮想接地点）の電圧がＶDD／２という高い電圧となるため、基板効果によりＮＭＯＳトランジスタ５、６、２１〜２４の閾値Ｖthが高くなっている。そのため、電源電圧を低くしていくと、ＮＭＯＳトランジスタ５、６、２１〜２４が最初にオンできなくなり、これが低電圧動作のボトルネックとなる問題があった。
【０００９】
本発明は、このような事情に鑑みてなされたもので、その目的は、電源電圧が低い場合においても確実に動作させることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明は、入力端子に入力される信号を、制御信号に従ってオン／オフ制御するスイッチ手段と、前記スイッチ手段によってオン／オフ制御された信号を増幅する増幅手段とを具備する半導体集積回路において、前記制御信号を前記増幅手段の電源電圧より高い電圧に昇圧するレベルシフタを設けたことを特徴とする。
【００１１】
また、本発明は、上記の半導体集積回路において、前記スイッチ手段はＮＭＯＳスイッチであり、該ＮＭＯＳスイッチのゲート電極が前記レベルシフタに接続され、該ＮＭＯＳスイッチのドレイン電極が抵抗を介して前記入力端子に接続され、該ＮＭＯＳスイッチのソース電極が前記増幅手段の仮想接地点に接続されることを特徴とする。
【００１２】
また、本発明は、上記の半導体集積回路において、複数の前記入力端子と、各入力端子に入力される信号をオン／オフ制御する複数の前記スイッチ手段と、前記スイッチ手段の各出力を加算増幅する前記増幅手段とを具備し、ミキサまたはセレクタとして動作することを特徴とする。
【００１３】
また、本発明は、上記の半導体集積回路において、一つの前記入力端子と、前記入力端子に接続された複数の抵抗のシリーズ接続回路と、前記複数の抵抗を切り替えて前記増幅手段の入力端へ接続する複数の前記スイッチ手段とを具備し、ボリュームとして動作することを特徴とする。
【発明の効果】
【００１４】
本発明は、制御信号を増幅手段の電源電圧より高い電圧に昇圧するレベルシフタを設けたので、電源電圧が低い場合においても確実に動作させることができる効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態の構成を示す回路図である。
【図２】本発明の第２の実施形態の構成を示す回路図である。
【図３】ミキサ回路またはセレクタ回路として用いられる従来の半導体集積回路の構成を示す回路図である。
【図４】ボリューム回路として用いられる従来の半導体集積回路の構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態による半導体集積回路について図面を参照して説明する。
図１は、この発明の第１の実施形態による半導体集積回路の構成を示す回路図であり、この回路はミキサ回路またはセレクタ回路として用いられるものである。なお、この回路において、前述した図３に示す回路と同一構成の部分には同一の符号を付し、詳しい説明を省略する。
【００１７】
この図に示す回路が図３に示す回路と異なる点は、制御信号ＳＥＬ１、ＳＥＬ２を直接ＮＭＯＳトランジスタ５、６の各ゲートへ加えるのではなく、レベルシフタ３１を介して加えている点である。すなわち、図において、昇圧回路３２は電源電圧ＶDDをそれより高い電圧ＶRRへ昇圧する回路であり、昇圧された電圧ＶRRがレベルシフタ３１へ加えられる。レベルシフタ３１は、制御信号ＳＥＬ１、ＳＥＬ２がＨレベル（電圧ＶDD）の時、その電圧をＶRRまで昇圧し、ＮＭＯＳトランジスタ５、６へ出力する。
【００１８】
このような構成により、電源電圧ＶDDが低い場合でも、ＮＭＯＳトランジスタ５、６を確実にオンとすることができる。
【００１９】
図２は、この発明の第２の実施形態による半導体集積回路の構成を示す回路図であり、この回路はボリューム回路として用いられるものである。なお、この回路において、前述した図４に示す回路と同一構成の部分には同一の符号を付し、詳しい説明を省略する。
この図に示す回路が図４に示す回路と異なる点は、制御信号ＶＬ１〜ＶＬ４を直接ＮＭＯＳトランジスタ２１〜２４の各ゲートへ加えるのではなく、レベルシフタ３３を介して加えている点である。すなわち、図において、昇圧回路３４は電源電圧ＶDDをそれより高い電圧ＶRRへ昇圧する回路であり、昇圧された電圧ＶRRがレベルシフタ３３へ加えられる。レベルシフタ３３は、制御信号ＶＬ１〜ＶＬ４がＨレベル（電圧ＶDD）の時、その電圧をＶRRまで昇圧し、ＮＭＯＳトランジスタ２１〜２４へ出力する。
【００２０】
このような構成により、電源電圧ＶDDが低い場合でも、ＮＭＯＳトランジスタ２１〜２４を確実にオンとすることができる。また、上記の実施形態によれば、バイアスレベルがＶDD／２より低くなるため、基板効果の影響が小さくなり、従来のものと同じオン抵抗となるように設計すれば、ＮＭＯＳスイッチのサイズを小さくすることができる。
【００２１】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００２２】
３、４、１２〜１６…抵抗、５、６、２１〜２４…ＮＭＯＳトランジスタ、８、２５…演算増幅器、３１、３３…レベルシフタ、３２、３４…昇圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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