(57)【要約】      （修正有）【課題】ダイレクトヴェリファイ動作時のセンスアンプによる電圧検出の精度を高める。【解決手段】可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部（参照電圧発生制御回路１４が要部）と、センスアンプ７とを有する。駆動制御部は、ダイレクトヴェリファイ動作を制御する。センスアンプ７は、書き込みパルスまたは消去のパルスの動作電圧に応じた参照電圧を基準としてＢＬ電位をセンスする。センスアンプ７参照ノードには参照電圧ＶＲＥＦが印加される。例えば、参照電圧発生制御回路１４によって、当該参照電圧ＶＲＥＦが動作電圧（ＶＥ−ＶＰＬＡＴＥまたはＶＰＬＡＴＥ−ＶＷ）に応じて制御され、センスアンプ７に供給される。【選択図】図１０
2010257506.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルと、
前記電流経路の両端の一方側に接続されている第１配線と、
前記電流経路の両端の他方側に接続されている第２配線と、
前記メモリセルのデータの書き込みまたは消去時に、書き込みパルスまたは消去パルスを前記第１配線と前記第２配線との間に印加して前記メモリセルにセル電流を流す書き込みまたは消去の動作と、当該書き込みまたは消去の動作に続けて前記第１配線をフローティングにすることによって前記メモリセルに読み出しセル電流を流すダイレクトヴェリファイ動作の駆動制御部と、
前記書き込みパルスまたは前記消去パルスの動作電圧に応じた参照電圧を基準として、前記ダイレクトヴェリファイ動作の制御によって前記第１配線で生じた電位変化をセンスするセンスアンプと、
を有する抵抗変化型メモリデバイス。
【請求項２】
前記ダイレクトヴェリファイ動作の制御に基づく前記センスアンプのセンス結果またはセンス回数に応じて前記動作電圧を変更する動作電圧発生回路と、参照電圧発生制御回路とを、前記駆動制御部の内部に有し、
前記参照電圧発生制御回路は、前記動作電圧発生回路で発生した前記書き込みパルスまたは前記消去パルスの電圧に追従して、前記センスアンプに与える前記参照電圧の大きさを制御する
請求項１に記載の抵抗変化型メモリデバイス。
【請求項３】
前記参照電圧発生制御回路は、
複数の抵抗が直列接続された抵抗ストリングと、
前記抵抗ストリングを前記動作電圧でバイアスしたときに、当該抵抗ストリングの抵抗間タップに大きさが異なる複数の電圧を発生し、発生した複数の電圧から、入力される分圧選択信号に応じた大きさの電圧を選択し、前記参照電圧として前記センスアンプに出力する選択回路と、
を有する請求項２に記載の抵抗変化型メモリデバイス。
【請求項４】
前記参照電圧発生制御回路は、複数の抵抗が直列接続された抵抗ストリングを有し、前記抵抗ストリングを前記動作電圧でバイアスしたときに、当該抵抗ストリングの抵抗間タップに発生する電圧を、前記参照電圧として前記センスアンプに出力する
を有する請求項２に記載の抵抗変化型メモリデバイス。
【請求項５】
参照線と前記第２配線との間に接続されたトランジスタを含み、前記センスアンプに与える前記参照電圧を発生する参照セルと、
前記動作電圧の大きさに応じて前記参照セルから出力される参照電圧の大きさを制御する参照電圧発生制御回路と、
をさらに有する請求項１に記載の抵抗変化型メモリデバイス。
【請求項６】
前記ダイレクトヴェリファイ動作の制御に基づく前記センスアンプのセンス結果またはセンス回数に応じて前記動作電圧を変更する動作電圧発生回路と、前記参照電圧発生制御回路とを、前記駆動制御部の内部に有し、
前記参照電圧発生制御回路は、前記動作電圧発生回路で発生した前記書き込みパルスまたは前記消去パルスの電圧に追従して、前記参照セルから前記センスアンプに与える前記参照電圧の大きさを制御する
請求項５に記載の抵抗変化型メモリデバイス。
【請求項７】
前記参照電圧発生制御回路は、
基準電流を発生する電流源と、
前記電流源によって電流ドライブされる基準素子と
を有し、
前記参照電圧発生制御回路は、前記電流源と前記基準素子との接続ノードの電圧に基づいて前記トランジスタを制御することによって、前記参照線と前記第２配線との電位差で当該参照セルに電流を流して前記参照電圧を出力するときのセル抵抗を制御する
請求項６に記載の抵抗変化型メモリデバイス。
【請求項８】
前記記憶素子は、２つの電極を有し、前記２つの電極間に、絶縁体からなる記憶層と、Ｃｕ,Ａｇ,Ｚｎのうちの少なくとも一つと、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つとを含むイオン供給層と、が積層された積層体を含む
請求項１に記載の抵抗変化型メモリデバイス。
【請求項９】
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を含むメモリセルに対し、当該メモリセルの電流経路の両端の一方側に接続された第１配線と他方側に接続された第２配線の電位差として与えられる書き込みパルスまたは消去パルスを印加するステップと、
前記書き込みパルスまたは前記消去パルスを前記メモリセルに印加した状態で前記第１配線をハイインピーダンスにし、当該ハイインピーダンスとした時に前記記憶素子に流れる電流に基づく前記第１配線の電気的変化を、印加する前記書き込みパルスまたは前記消去パルスの大きさに応じた参照電圧を基準としてセンスするダイレクトヴェリファイの読み出しステップと、
を含む抵抗変化型メモリデバイスの動作方法。
【請求項１０】
前記参照電圧を、前記印加する書き込みパルスまたは消去パルスの大きさに追従して変化させる参照電圧発生制御のステップを、
さらに含む請求項９に記載の抵抗変化型メモリデバイスの動作方法。
【請求項１１】
前記参照電圧発生制御のステップでは、前記印加する書き込みパルスまたは消去パルスの抵抗分割値に応じて前記参照電圧を制御する
請求項１０に記載の抵抗変化型メモリデバイスの動作方法。
【請求項１２】
前記参照電圧発生制御のステップでは、前記参照電圧の発生ノードと前記第２配線との間に放電経路を形成し、当該放電経路の抵抗値を、前記印加する書き込みパルスまたは消去パルスの大きさに応じて制御する
請求項１０に記載の抵抗変化型メモリデバイスの動作方法。
【請求項１３】
前記参照電圧発生制御のステップでは、前記放電経路の抵抗値を制御する電圧を、定電流を流す素子の抵抗値と前記定電流との積に応じて発生させる
請求項１２に記載の抵抗変化型メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させてメモリセルが形成されている抵抗変化型メモリデバイスと、その動作方法に関する。
【背景技術】
【０００２】
導電性イオンを絶縁膜に注入し、または、絶縁膜から引き抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
メモリセルは、記憶素子とアクセストランジスタとを、アクティブマトリクス駆動可能な第１配線と第２配線との間に直列接続させて構成されている。このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗(Ｒ)を持つことから１Ｔ１Ｒ型のメモリセルと呼ばれる。
また、１Ｔ１Ｒ型メモリセルを有するメモリデバイスは、ＲｅＲＡＭと呼ばれる。
【０００３】
ＲｅＲＡＭでは、例えば非特許文献１に記載されているように、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。
【０００４】
しかし、現行のＦＧ（Floating Gate）＿ＮＡＮＤ型のＮＶＭ（フラッシュメモリ）を置き換えるために乗り越えるべき障壁が幾つか存在し、そのひとつが高速なヴェリファイ動作を制御性よく行うことである。
ヴェリファイ動作とは、書き換えパルス印加後に、正常に書き換えが行われたかどうかを確認するためにデータを読み出す動作である。
【０００５】
高速なヴェリファイ動作を行う方法として、書き換えパルス印加後のビット線ＢＬの残留電荷を、メモリセルを介して放電し、それによって変化した電圧を電圧センスする方法が知られている（例えば、特許文献１参照）。
特許文献１に記載された方法では、パルス印加から待機時間を経ることなくヴェリファイ動作を実施する。このときパルス印加からヴェリファイ動作までに待機時間が生じないため動作が高速である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１３３９３０号公報
【非特許文献】
【０００７】
【非特許文献１】K. Aratani, etc.“A Novel Resistance Memory with High Scalability and Nanosecond Switching”, Technical Digest IEDM 2007, pp.783-786
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ヴェリファイ読み出し動作に適用可能なセンスアンプとして、参照電圧を基準にビット線ＢＬの電位をセンスするセンスアンプが知られている。
しかしながら、書き換えパルスの電圧値を変化させる制御を行った場合、このようなセンスアンプでは可変抵抗素子の抵抗値変化が十分であっても、その抵抗値変化をセンスアンプが検出できないことがある。逆に、抵抗値変化が不十分な場合に、センスアンプが、抵抗値が有意なレベルまで変化したと誤判定することもある。
【０００９】
本発明は、センスアンプによる電圧検出の精度が高い１Ｔ１Ｒ型のメモリセルを有する抵抗変化型メモリデバイスと、その動作方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に関わる抵抗変化型メモリデバイスは、メモリセルと、第１配線と、第２配線と、駆動制御部と、センスアンプとを有する。
前記メモリセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有する。
前記第１配線は、前記電流経路の両端の一方側に接続されている。
前記第２配線は、前記電流経路の両端の他方側に接続されている。
前記駆動制御部は、前記メモリセルのデータの書き込みまたは消去時に、書き込みパルスまたは消去パルスを前記第１配線と前記第２配線との間に印加して前記メモリセルにセル電流を流す書き込みまたは消去の動作と、当該書き込みまたは消去の動作に続けて前記第１配線をフローティングにすることによって前記メモリセルに読み出しセル電流を流すダイレクトヴェリファイ動作を制御する。
前記センスアンプは、前記書き込みパルスまたは前記消去パルスの動作電圧に応じた参照電圧を基準として、前記ダイレクトヴェリファイ動作の制御によって前記第１配線で生じた電位変化をセンスする。
【００１１】
本発明では好適に、前記ダイレクトヴェリファイ動作の制御に基づく前記センスアンプのセンス結果またはセンス回数に応じて前記動作電圧を変更する動作電圧発生回路と、参照電圧発生制御回路とを、前記駆動制御部の内部に有する。
そして、前記参照電圧発生制御回路は、前記動作電圧発生回路で発生した前記書き込みパルスまたは前記消去パルスの電圧に追従して、前記センスアンプに与える前記参照電圧の大きさを制御する。
【００１２】
さらに好適な第１の態様では、前記参照電圧発生制御回路は、複数の抵抗が直列接続された抵抗ストリングと、選択回路とを有する。
前記選択回路は、前記抵抗ストリングを前記動作電圧でバイアスしたときに、当該抵抗ストリングの抵抗間タップに大きさが異なる複数の電圧を発生する。そして、前記選択回路は、発生した複数の電圧から、入力される分圧選択信号に応じた大きさの電圧を選択し、前記参照電圧として前記センスアンプに出力する。
【００１３】
好適な第２の態様では、参照線と前記第２配線との間に接続されたトランジスタを含む。また、前記センスアンプに与える前記参照電圧を発生する参照セルと、前記動作電圧の大きさに応じて前記参照セルから出力される参照電圧の大きさを制御する参照電圧発生制御回路と、をさらに有する。
【００１４】
本発明に関わる抵抗変化型メモリデバイスの動作方法は、パルス印加のステップと、ダイレクトヴェリファイの読み出しステップとを含む。
パルス印加のステップでは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を含むメモリセルに対し、当該メモリセルの電流経路の両端の一方側に接続された第１配線と他方側に接続された第２配線の電位差として与えられる書き込みパルスまたは消去パルスを印加する。
読み出しステップでは、まず、前記書き込みパルスまたは前記消去パルスを前記メモリセルに印加した状態で前記第１配線をハイインピーダンスにする。つぎに、当該ハイインピーダンスとした時に前記記憶素子に流れる電流に基づく前記第１配線の電気的変化を、印加する前記書き込みパルスまたは前記消去パルスの大きさに応じた参照電圧を基準としてセンスする。
【発明の効果】
【００１５】
本発明によれば、センスアンプによる電圧検出の精度が高い１Ｔ１Ｒ型のメモリセルを有する抵抗変化型メモリデバイスと、その動作方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１および第２の実施の形態ならびに変形例に共通なメモリセルの等価回路図。
【図２】隣接する２つのメモリセル部分のデバイス断面構造図。
【図３】可変セル抵抗（記憶素子）の断面と動作を示す図。
【図４】セル抵抗の書き込み電流依存性を示すグラフ。
【図５】第１の実施の形態に関わるＩＣチップ（メモリデバイス）のブロック図。
【図６】Ｘセレクタの回路図。
【図７】Ｙセレクタの回路図。
【図８】ＷＬドライバユニット２つ分の回路図。
【図９】ＣＳＷドライバユニットの回路図。
【図１０】第１の実施の形態に関わる、メモリセルに接続された主に読み出し系回路の詳細な回路図。
【図１１】第１の実施の形態に関わるダイレクトヴェリファイ消去動作シーケンスの波形図。
【図１２】ビット線電位に追従する参照電圧の推移の説明図。
【図１３】第１の実施の形態に関わるダイレクトヴェリファイ書き込み動作シーケンスの波形図。
【図１４】第２の実施の形態に関わるＩＣチップ（メモリデバイス）のブロック図。
【図１５】第２の実施の形態に関わる、メモリセルに接続された主に読み出し系回路の詳細な回路図。
【図１６】第２の実施の形態に関わるダイレクトヴェリファイ消去動作シーケンスの波形図。
【図１７】第２の実施の形態に関わるダイレクトヴェリファイ書き込み動作シーケンスの波形図。
【発明を実施するための形態】
【００１７】
本発明の実施の形態を、以下の順に図面を参照して説明する。
１．第１の実施の形態：参照電圧を抵抗分割により発生する参照電圧発生制御回路を有するＲｅＲＡＭ、
２．第２の実施の形態：メモリセルアレイ内に参照電圧設定時の放電経路を設け、当該放電経路を模した経路にミラー電流を流すことで参照電圧の制御を行う参照電圧発生制御回路を有するＲｅＲＡＭ、
３．変形例
【００１８】
＜１．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流Ｉｗ、図１（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、“記憶素子”としての１つの可変セル抵抗Ｒcellと、１つのアクセストランジスタＡＴとを有する。
可変セル抵抗Ｒcellの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
ここでビット線ＢＬが“第１配線”の一例に該当し、プレート線ＰＬが“第２配線”の一例に該当する。なお、ビット線ＢＬとプレート線ＰＬが図１では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。
【００１９】
図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の部分（の一部）を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
【００２０】
より詳細には、アクセストランジスタＡＴのソースＳとドレインＤとなる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線ＷＬ１またはＷＬ２を構成する。
ドレインＤは２つのメモリセルＭＣで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。
【００２１】
ソースＳ上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられ、その上に可変セル抵抗Ｒcellが形成されている。可変セル抵抗Ｒcellを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変セル抵抗Ｒcellが形成されている。
【００２２】
可変セル抵抗Ｒcellは、下部電極１０１と、プレート線ＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ２，Ｇｄ２Ｏ３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。また、Ｃｕ,Ａｇ,Ｚｎの少なくとも一つと組み合わされる元素は、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、“導電性イオンの供給層”として形成されている。
【００２３】
図３に、可変セル抵抗Ｒcellの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Cu-Te Based）から形成されている場合を示している。
【００２４】
図３（Ａ）では、絶縁体膜１０２側を陰極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、ビット線ＢＬを０[Ｖ]で接地し、プレート線ＰＬに＋３[Ｖ]を印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｎが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）と言う。
【００２５】
これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を陰極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、プレート線ＰＬを０[Ｖ]で接地し、ビット線ＢＬに＋１.７[Ｖ]を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）と言う。リセットでは、図３（Ｂ）に示す向きの消去電流Ｉｅが流れる。
【００２６】
なお、一般に、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”を言う。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
【００２７】
以下の説明では、絶縁体膜１０２の絶縁性が低下して可変セル抵抗Ｒcell全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変セル抵抗Ｒcell全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。
以上より、絶縁体膜１０２が“抵抗変化層”の実施例に該当する。
ここで、図１に示す可変セル抵抗Ｒcellの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。
【００２８】
図４に示すように、書き込み電流Ｉｗの値によって可変セル抵抗Ｒcell全体の抵抗値（以下、セル抵抗Ｒｃ）の値が変化する。この変化がある程度の線形性を有するため、書き込み電流Ｉｗを制御することで多値記憶（３値以上の記憶）も可能である。
【００２９】
上述したセットとリセットを繰り返すことにより、可変セル抵抗Ｒcellの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。
【００３０】
この可変セル抵抗Ｒcellを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とから構成される。
【００３１】
ところで、図１〜図３に示した構成の可変セル抵抗Ｒcellに対して、書き込み及び消去を多数回繰り返していくと、書き込み後の低抵抗状態の抵抗値が、想定レベルより低くにまで変化していくことがある。
本実施の形態では、このようなデータ書き換えに伴う抵抗値の意図しない変化に対応するため、ヴェリファイ結果を見ながら追加のデータ書き込みやデータ消去を行うことが望ましい。あるいは、意図しない変化に対応するため、ビット線ＢＬとプレート線ＰＬ間に印加する書き込み電圧や消去電圧を徐々に大きくしていく駆動制御を行うことが望ましい。
【００３２】
［ダイレクトヴェリファイ動作］
本発明の実施の形態では、書き換えパルス（書き込みパルスまたは消去パルス）印加後のビット線ＢＬの（残留）電荷を、一定期間だけメモリセルを介してディスチャージし、生じた変化を電圧センスする方式を採用する。この方式では、読み出しのためのＢＬプリチャージが不要なことから、その動作を以下、“ダイレクトヴェリファイ動作”と呼ぶ。
【００３３】
このダイレクトヴェリファイ動作では、書き換えパルス印加後に、プレート線ＰＬの電荷を一定期間だけビット線ＢＬにチャージし、それによって変化したＢＬ電圧を電圧センス方式でもよい。また、電圧センスでなく電流センスでもよい。
以下、ビット線ＢＬに対し、より高い電位のプレート線ＰＬから電荷を一定期間だけチャージし、そのときのＢＬ電圧を電圧センスする場合を例として、説明を続ける。
【００３４】
本実施に形態に関わる抵抗変化型メモリデバイスは、データ書き換え動作に加えて上記ダイレクトヴェリファイ動作を制御する駆動制御部を有する。また、抵抗変化型メモリデバイスは、参照ノードに与えられた参照電圧を比較基準として、センスノードにビット線から与えられた電位をセンスするセンスアンプを有する。参照電圧は、当該抵抗変化型メモリデバイスの外から与えてもよいが、望ましくは、抵抗変化型メモリデバイス内に参照電圧発生制御回路を有する。参照電圧発生制御回路の詳細は後述する。
【００３５】
また、駆動制御部は、望ましくは、追加する駆動パルスの印加が必要な場合と必要でない場合に適切に、次に設定すべきパルス電圧をビット線（第１配線）に印加する書き込み・消去ドライバを有する。書き込み・消去ドライバは、同じパルス電圧を与える回路構成が採用される場合もある。ただし、本実施の形態では、ヴェリファイ回数に応じて徐々にメモリセルのビット線ＢＬとプレート線ＰＬ間に印加する駆動パルスの電圧値（以下、動作電圧とも言う）を大きくする構成の書き込み・消去ドライバを用いる。書き込み・消去ドライバは、本発明の“駆動制御部を構成する動作電圧発生回路”の実施例に該当する。
【００３６】
なお、書き込み・消去ドライバは、センスアンプの電圧センス結果に応じて動作電圧の追加供給停止を行うことが望ましい。つまり、センスアンプの電圧センス結果が書き込みまたは消去が十分と判断した場合は、以後、動作電圧の供給を停止するインヒビット制御の機能を、書き込み・消去ドライバが有することが望ましい。インヒビット制御を書き込み・消去ドライバが行うことは、例えばセンスアンプ結果に応じて制御される。インヒビット制御の詳細は割愛する。
【００３７】
以下、上記センスアンプ、上記書き込み・消去ドライバおよび上記プレートドライバのＩＣへの実装例を、チップブロック図を用いて説明する。以下の説明では、参照電圧発生制御回路がＩＣ内に実装されている場合を例とする。
【００３８】
［ＩＣチップ構成］
図５に、ＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｍ＋１）個、列（カラム）方向に（Ｎ＋１）個、配置しているメモリセルアレイ１を有する。半導体メモリデバイスは、メモリセルアレイ１と、その周辺回路を同一半導体チップに集積化したものである。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。
【００３９】
メモリセルアレイ１において、ロウ方向に並ぶ（Ｍ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する（Ｍ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞が、ロウ方向に所定間隔で配置されている。
【００４０】
可変セル抵抗ＲcellのアクセストランジスタＡＴと反対側のノードを、ロウ方向に共通接続するプレート線ＰＬが（Ｎ＋１）本、カラム方向に所定間隔で配置されている。（Ｎ＋１）本のプレート線ＰＬは、その一方端が共通化され、メモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置して、その本数を（Ｍ＋１）本としてもよい。
【００４１】
周辺回路は、図５に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダを兼ねるプリデコーダ（プリチャージ信号ＰＲＥ Decoder）３、ＷＬドライバ４、ＢＬアイソレーション(ＢＬＩ)スイッチ５、カラムスイッチ（ＣＳＷ）ドライバ６を含む。周辺回路は、カラムごとのセンスアンプ（Sense Amp）７、Ｉ／Ｏバッファ(Input/Output Buffer)９を含む。周辺回路は、書き込み・消去ドライバ(Write・Erase Driver)１０、制御回路１１、および、プレートドライバ（PLATE Driver）１２を含む。周辺回路は、参照電圧発生制御回路（VREF Generator）１４、動作電圧発生回路（消去電圧ＶＥ,書き込み電圧ＶＷ,プレート電圧ＶＰＬＡＴＥ Generator）１５、および、インヒビット制御等を行うロジックブロック１６を有する。
【００４２】
Ｘデコーダ２は、Ｘセレクタ（不図示）を基本単位として構成されている。Ｘデコーダ２は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ_ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタの詳細は後述する。
【００４３】
プリデコーダ３は、入力されるアドレス信号（Address）をＸアドレス信号とＹアドレス信号とに分離する。Ｘアドレス信号はＸデコーダ２に送り、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３のＹデコード部は、Ｙセレクタ（不図示）を基本単位として構成されている。プリデコーダ３は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ_ＳＥＬをＣＳＷドライバ６に送る回路である。Ｙセレクタの詳細は後述する。
【００４４】
ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット（不図示）を（Ｎ＋１）個含む。各ＷＬドライバユニットの出力に、（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて、ＷＬドライバユニットの１つが選択される。ＷＬドライバユニットは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニットの詳細は後述する。
【００４５】
ＣＳＷドライバ６は、ＣＳＷドライバユニットを基本単位として構成されている。ＣＳＷドライバ６は、ＢＬＩスイッチ５を制御するための信号として、ＢＬ分離信号ＢＬＩ＜Ｍ：０＞を、入力されるＹセレクト信号Ｙ_ＳＥＬおよびＢＬＩイネーブル信号ＢＬＩＥに応じて発生する回路である。ＣＳＷドライバユニットの詳細は後述する。
【００４６】
ＢＬＩスイッチ５は、ＮＭＯＳトランジスタ単独で構成されるスイッチの集合である。あるいは、ＢＬＩスイッチ５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）の集合である。各スイッチはビット線ＢＬごとに接続され、全部で（Ｎ＋１）個のスイッチが形成されている。
ＢＬＩスイッチ５は、種々の回路の選択と非選択等を制御可能である。ここでは、センスアンプ７のセンスノードや書き込み・消去ドライバ１０に接続されているセンスビット線ＳＡＢＬと、各ビット線ＢＬとの接続を制御する例が示されている。
【００４７】
書き込み・消去ドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９から入力し、入力データに応じて、センスビット線ＳＡＢＬ、オン状態のＢＬスイッチ素子を介してビット線ＢＬをドライブする。
センスアンプ７は、出力ノードがＩ／Ｏバッファ９に接続されている。センスアンプ７は、オン状態のＢＬスイッチ素子、センスビット線ＳＡＢＬを介して入力したビット線ＢＬの電位変化を増幅してＩ／Ｏバッファ９側に読み出す回路である。
【００４８】
動作電圧発生回路１５は、書き込み電圧ＶＷ、消去電圧ＶＥおよびプレート電圧ＶＰＬＡＴＥを発生する回路である。動作電圧発生回路１５で発生した書き込み電圧ＶＷ、消去電圧ＶＥは参照電圧発生制御回路１４に供給される。動作電圧発生回路１５で発生したプレート電圧ＶＰＬＡＴＥは、参照電圧発生制御回路１４と動作電圧発生回路１５に供給される。
【００４９】
参照電圧発生制御回路１４は、入力する書き込み電圧ＶＷ、消去電圧ＶＥおよびプレート電圧ＶＰＬＡＴＥを用いて参照電圧ＶＲＥＦを発生し、読み出し回路７の参照ノードに与える回路である。参照電圧発生制御回路１４および動作電圧発生回路１５の構成例は後述する。
【００５０】
制御回路１１は、書き込みイネーブル信号ＷＲＴＥ、消去イネーブル信号ＥＲＳＥ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の６つの機能を備える。
【００５１】
（１）ＷＬ選択イネーブル信号ＷＬＥＮをＷＬドライバ４内の個々のＷＬドライバユニットに与えるワード線制御の機能。
（２）ＢＬＩスイッチ５の制御をプリデコーダ３およびＣＳＷドライバ６を経由してＢＬＩスイッチ素子を個別に導通または非導通とすることにより実行する機能。
（３）書き込みまたは消去時に、書き込み・消去ドライバ１０に書き込みイネーブル信号ＷＲＴＥ、消去イネーブル信号ＥＲＳＥ（本例ではＢＬ駆動信号ＢＬＤＲＶ）を与えて動作電圧の供給を制御する機能。
（４）書き込みまたは消去時に、必要に応じて、プレートドライバ１２に書き込みイネーブル信号ＷＲＴＥ、消去イネーブル信号ＥＲＳＥ（またはＰＬ駆動信号）を与えて動作電圧の供給を制御する機能。
（５）読み出しまたはヴェリファイ動作時に、センスアンプ７をＳＡイネーブル信号ＳＡＥにより活性化、非活性化する機能。
（６）ヴェリファイ動作時にロジックブロック１６を制御してインヒビット制御を行う機能。
【００５２】
制御回路１１により出力される各種制御信号は、符号のみ図１０に示し、レベル変化の詳細は後述する。
電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は図示を省略している。
【００５３】
[制御系回路]
つぎに、Ｘデコーダ２の基本構成であるＸセレクタと、プリデコーダ３のＹダコーダ機能の基本構成であるＹセレクタとを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニットと、ＣＳＷドライバ６の基本構成であるＣＳＷドライバユニットを説明する。
【００５４】
図６に、Ｘセレクタ２０の回路例を示す。
図６に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、Ｘデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
【００５５】
図７に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図７は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図７の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
【００５６】
図８は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている。
この（Ｎ＋１）個のＷＬドライバユニット４Ａは、図６に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。
【００５７】
図８に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥＮが入力され、他方入力にＸセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。
【００５８】
図９に、ＣＳＷドライバユニット６Ａの２つ分の回路例を示す。
図解されているＣＳＷドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＢＬＩイネーブル信号ＢＬＩＥが入力され、他方入力に図７に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬ０またはＹ_ＳＥＬ１が入力される。このＹセレクト信号Ｙ_ＳＥＬ０またはＹ_ＳＥＬ１とＢＬＩイネーブル信号ＢＬＩＥがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたＢＬ分離信号ＢＬＩ＜０＞またはＢＬＩ＜１＞が活性レベル（本例ではハイレベル）に遷移する。
ＢＬ分離信号ＢＬＩ＜０＞,ＢＬＩ＜１＞,…は、図５に示すようにＢＬＩスイッチ５のＢＬＩスイッチ素子（ＮＭＯＳトランジスタのゲート）に入力されている。
【００５９】
図８に示すＷＬ選択イネーブル信号ＷＬＥＮと図９に示すＢＬＩイネーブル信号ＢＬＩＥは、図５の制御回路１１で発生され、それぞれロウデコーダ４とＣＳＷドライバ６に与えられる。
制御回路１１は、書き込みイネーブル信号ＷＲＴＥ、消去イネーブル信号ＥＲＳＥ、データ読み出し信号ＲＤを入力し、ＷＬ選択イネーブル信号ＷＬＥＮやＢＬＩイネーブル信号ＢＬＩＥの他に、種々の制御信号を発生する。この制御信号には、ＢＬＩドライバ５Ａを制御するＢＬＩ信号、センスアンプ７を制御するＳＡＥ信号やその反転信号等を含む（図５参照）。
【００６０】
［読み出し系回路の詳細］
図１０に、本実施の形態に関わるメモリセルＭＣに接続された主に読み出し系回路の詳細な回路図を示す。
本実施の形態に関わる抵抗変化型メモリデバイスは、図１等に示すメモリセルＭＣをマトリクス配置したメモリセルアレイ１と、その駆動回路（周辺回路ともいう）を備える。図１０では、１本のビット線ＢＬに接続されたメモリセル列（メモリカラムと呼ぶ）内の１つのメモリセルＭＣを図示している。
【００６１】
１本のビット線ＢＬに接続されているヴェリファイ読み出しに関する周辺回路部分は、図１０の例では、センスアンプ７、書き込み・消去ドライバ１０（以下、ＢＬドライバとも呼ぶ）、および、参照電圧発生制御回路１４である。
これらの周辺回路部分の各回路は、図５のようにメモリセルアレイ１に対して１つずつ形成されてもよいし、所定数のメモリカラムごと、メモリサブアレイごとに１つずつ形成されてもよい。
【００６２】
これらの回路部分の各回路とビット線ＢＬとの間には、センスビット線ＳＡＢＬおよびＢＬＩスイッチ５が介在する（図５参照）。図１０においてセンスビット線ＳＡＢＬとビット線ＢＬとの間に介在するＢＬＩトランジスタ５Ｔは、図５のＢＬＩスイッチ５を構成するＢＬＩスイッチ素子の一例である。
【００６３】
センスアンプ７は、符号“＋”で示すセンスノードと符号“−”で示す参照ノードとを有する増幅器の一種である。センスアンプ７は、起動されたときに、参照ノードに参照電圧発生制御回路１４から与えられる参照電圧ＶＲＥＦを比較基準として、センスノードに与えられている電圧（ＢＬ電圧）を増幅する。つまり、起動時に上記参照ノードと上記センスノードとの間の電圧の大小関係を検出して、当該電圧を大小関係を維持したまま電源電圧レベルの振幅の電圧に増幅して、出力する。このセンスアンプ７から出力される電圧を、ＳＡ出力信号ＳＡＯＵＴと呼ぶ。
【００６４】
書き込み・消去ドライバ１０（ＢＬドライバ）は、１つのインバータＩＮＶ１７と、１つのトランスファゲート回路ＴＧ１から構成されている。トランスファゲート回路ＴＧ１は、図５の動作電圧発生回路１５で発生した消去電圧ＶＥまたは書き込み電圧ＶＷの入力ノードとビット線ＢＬとの間に接続されている。トランスファゲート回路ＴＧ１を形成するＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲート間にインバータＩＮＶ１７が接続されている。インバータＩＮＶ１７の入力には、図５の制御回路１１からＢＬ駆動信号ＢＬＤＲＶが与えられる。
【００６５】
図１０に示す本実施の形態に関わる参照電圧発生制御回路１４は、抵抗分割型の電圧発生部１４Ｅ,１４Ｗが消去と書き込みの用途で２つ設けられている。参照電圧発生制御回路１４は、２つの抵抗分割型の電圧発生部１４Ｅ,１４Ｗの片方の出力を２者択一で選択する２つのトランジスタＴＥ,ＴＷと、トランジスタＴＥまたはＴＷからの出力を安定化させる負帰還アンプＮＦＡと、を有する。
【００６６】
各抵抗分割型の電圧発生部は、例えば５つの単位抵抗ＵＲを直列接続させた抵抗ストリングＲＳと、その抵抗間タップ（単位抵抗間ノード）の各々に接続されたセレクトトランジスタＳＴ１〜ＳＴ４とを有する。セレクトトランジスタＳＴ１〜ＳＴ４は、それぞれ、分圧選択信号ＳＥＬ１〜ＳＥＬ４により制御される。分圧選択信号ＳＥＬ１〜ＳＥＬ４は、図５の制御回路１１から与えられる。
この４つのセレクトトランジスタＳＴ１〜ＳＴ４（およびトランジスタＴＥまたはＴＷ）により、本発明の“選択回路”の実施例を構成する。
【００６７】
電圧発生部１４Ｅにおける抵抗ストリングＲＳは、その一方端に、図５の動作電圧発生回路１５で発生されたプレート電圧ＶＰＬＡＴＥが供給されている。また、当該抵抗ストリングＲＳの他方端に、動作電圧発生回路１５で変更可能に発生された消去電圧ＶＥが供給されている。
電圧発生部１４Ｗにおける抵抗ストリングＲＳは、その一方端に、図５の動作電圧発生回路１５で変更可能に発生された書き込み電圧ＶＷが供給されている。また、当該抵抗ストリングＲＳの他方端に、動作電圧発生回路１５で発生されたプレート電圧ＶＰＬＡＴＥが供給されている。
【００６８】
トランジスタＴＥは、図５の制御回路１１から与えられる消去イネーブル信号ＥＲＳＥの活性によりオンし、４つのセレクトトランジスタＳＴ１〜ＳＴ４の何れかから出力される電圧（分圧値）を負帰還アンプＮＦＡに伝達する。同様に、トランジスタＴＷは、制御回路１１から与えられる書き込みイネーブル信号ＷＲＴＥの活性によりオンし、４つのセレクトトランジスタＳＴ１〜ＳＴ４の何れかから出力される電圧（分圧値）を負帰還アンプＮＦＡに伝達する。
【００６９】
負帰還アンプＮＦＡの非反転入力「＋」にはトランジスタＴＥまたはトランジスタＴＷで選択された電圧（分圧値）が入力され、負帰還アンプＮＦＡの反転入力「−」が出力に接続されている。
負帰還アンプＮＦＡの出力電圧は参照電圧ＶＲＥＦであり、これがセンスアンプ７の参照ノード（−）に供給可能となっている。
【００７０】
このような抵抗分割型の参照電圧発生制御回路１４では、プレート電圧ＶＰＬＡＴＥを基準として、消去電圧ＶＥまたは書き込み電圧ＶＷの大きさが変化する。すると、その変化に追従した電圧（分圧値）が、セレクトトランジスタＳＴ１〜ＳＴ４から選択された１つのセレクトトランジスタから出力される。そして、参照電圧発生制御回路１４は、この分圧値を負帰還アンプＮＦＡで安定化されることによって参照電圧ＶＲＥＦを発生している。
よって、参照電圧ＶＲＥＦは、消去電圧ＶＥまたは書き込み電圧ＶＷの大きさの変化に追従した値をとる。
【００７１】
なお、後述の変形例で述べるように、プレート電圧ＶＰＬＡＴＥを変化させることも可能である。この場合、図５のプレートドライバ１２は、図１０の書き込み・消去ドライバ１０とほぼ同様な構成を有し、消去電圧ＶＥまたは書き込み電圧ＶＷをプレート線ＰＬに与える回路として形成できる。このときビット線ＢＬの電位は一定としてもよいし、プレート線ＰＬに与えられる消去電圧ＶＥまたは書き込み電圧ＶＷとの電位差で、消去パルスまたは書き込みパルスの所望の波高値となる電位に変化させてもよい。
その場合、参照電圧ＶＲＥＦは、プレート電圧ＶＰＬＡＴＥ（およびＶＥ,ＶＷ）に追従して変化する。
【００７２】
図１０の例では、消去電圧ＶＥまたは書き込み電圧ＶＷを動作電圧発生回路１５（図５）により変化させ、これを書き込み・消去ドライバ１０を介してビット線ＢＬに与える構成となっている。このとき、プレート電圧ＶＰＬＡＴＥは、例えば一定に制御される。
【００７３】
なお、図１０に示すように、ビット線ＢＬとプレート線ＰＬとの間に、図５の制御回路１１から与えられるプリチャージ信号ＰＲＥの活性化によりオンするプリチャージトランジスタ１８が接続されている。
本例では、上述したように書き込みや消去、および、ヴェリファイ動作時には一定で制御されるプレート電圧ＶＰＬＡＴＥを、非動作時にハイレベルとしてビット線ＢＬをプリチャージすることにする。このプリチャージのための構成は、別にプリチャージ線を設けるなど種々の変更が可能である。
【００７４】
［ダイレクトヴェリファイ消去シーケンス］
図１１（Ａ）〜図１１（Ｉ）に、２回のダイレクトヴェリファイ動作（消去時）に制御される信号と各種配線の電圧変化の波形図を示す。図１２に、図１１に示す制御を３サイクル繰り返すときのビット線ＢＬの電位（ＢＬ電位）と参照電圧ＶＲＥＦとの関係を模式的に示す。
【００７５】
図１１（Ａ）〜図１１（Ｄ）は、プレート電圧ＶＰＬＡＴＥ、プリチャージ信号ＰＲＥ、消去イネーブル信号ＥＲＳＥ、書き込みイネーブル信号ＷＲＴＥの波形図である。図１１（Ｅ１）〜図１１（Ｅ４）は、分圧選択信号ＳＥＬ１〜ＳＥＬ４の波形図である。図１１（Ｆ）と図１１（Ｉ）に、ワード線ＷＬの電位（ＷＬ電位）の変化と、ＢＬ電位の変化とを示す。図１１（Ｇ）と図１１（Ｈ）は、ＢＬ分離信号ＢＬＩとＢＬ駆動信号ＢＬＤＲＶの波形図である。
なお、図１１（Ｉ）には、ＢＬ電位と重ねて、図５の動作電圧発生回路１５で変化が制御される消去電圧ＶＥと、ＶＥ変化に追従して図１０の抵抗分割型の参照電圧発生制御回路１４で制御される参照電圧ＶＲＥＦの推移も示す。
【００７６】
図１１は、１回目のダイレクトヴェリファイ動作が失敗して消去電圧ＶＥをステップアップした後、２回目のダイレクトヴェリファイ動作でパスした例を示す。また、分圧選択信号ＳＥＬ１〜ＳＥＬ４の中から分圧選択信号ＳＥＬ２を選択した例を示しているが、それ以外の分圧選択信号を選択することも可能である。
【００７７】
時間Ｔ０より前のスタンバイ状態では、プレート電圧ＶＰＬＡＴＥを“ハイレベル（Ｈ）”とし、プリチャージ信号ＰＲＥを“Ｈ”、ＢＬ分離信号ＢＬＩを“Ｈ”としている。これにより、図１０のプリチャージトランジスタ１８とＢＬＩトランジスタ５Ｔが共にオンし、“Ｈ”のプレート電圧ＶＰＬＡＴＥによって、ビット線ＢＬおよびセンスビット線ＳＡＢＬがプリチャージされている。
【００７８】
時間Ｔ０で消去動作が始まると、プレート電圧ＶＰＬＡＴＥが“Ｌ”の電位に下がり（図１１（Ａ））、消去イネーブル信号ＥＲＳＥが“Ｈ”となる（図１１（Ｃ））。プレート電圧ＶＰＬＡＴＥが“Ｌ”となると、ビット線ＢＬおよびセンスビット線ＳＡＢＬの電位も“Ｌ”に下がる（図１１（Ｉ））。
【００７９】
これと同時に（時間Ｔ０で）、分圧選択信号ＳＥＬ２を“Ｈ”として、図１０のセレクトトランジスタＳＴ２およびトランジスタＴＥをオンする。これにより、参照電圧ＶＲＥＦが所望の電圧（分圧値）、即ち｛ＶＥ＋(ＶＰＬＡＴＥ-ＶＥ)*３／５）｝になる。このとき、特に図示しないが非選択のセンスビット線ＳＡＢＬは、ＢＬ分離信号ＢＬＩが“Ｌ”となるため、今後の消去動作の対象から除外される。図１１（Ｇ）は選択されたＢＬ分離信号ＢＬＩの波形図なので、ＢＬ分離信号ＢＬＩは以後も“Ｈ”を維持したままとなる。
【００８０】
次に、時間Ｔ１にてプリチャージ信号ＰＲＥを“Ｌ”とすることで、図１０のプリチャージトランジスタ１８がオフし、ビット線ＢＬとプレート線ＰＬが切り離される。続く時間Ｔ２にて、選択されたワード線ＷＬが“Ｈ”に活性化する。そのため、プリチャージトランジスタ１８を介したプリチャージ経路に代えて、メモリセルＭＣを介したビット線ＢＬとプレート線ＰＬの接続経路が形成される。
【００８１】
次に、時間Ｔ３〜時間Ｔ４に“Ｈ”をとるＢＬ駆動信号ＢＬＤＲＶの正のパルスが印加される。その期間、図１０の書き込み・消去ドライバ１０がオンするため、動作電圧発生回路１５（図５）で発生した消去電圧ＶＥがビット線ＢＬに伝達される。図１１（Ｉ）には、ビット線ＢＬ（およびセンスビット線ＳＡＢＬ）が消去電圧ＶＥのレベルにまでドライブされていることが示されている。
消去電圧ＶＥのドライブによって、メモリセルＭＣにはプレート電圧ＶＰＬＡＴＥと消去電圧ＶＥ間の電位差を振幅とする消去パルスが印加される。消去パルスは、時間Ｔ３〜時間Ｔ４の短い期間だけ印加され、それにより図３（Ｂ）に示す高抵抗化のための消去電流ＩｅがメモリセルＭＣに流れる。
【００８２】
ＢＬ駆動信号ＢＬＤＲＶのパルス印加が終了すると（時間Ｔ４）、消去電圧ＶＥによるドライブが解除され、ビット線ＢＬ、センスビット線ＳＡＢＬはフローティング状態となる。このときメモリセルＭＣは、消去電圧ＶＥによる強制的なドライブ状態から、ビット線ＢＬの残留電荷を自己放電する状態に移行する。ダイレクトヴェリファイ動作は、この消去直後の残留電荷のメモリセルによる放電速度の大小で、メモリセルＭＣの消去が十分かどうかを検出する読み出し動作である。
【００８３】
ダイレクトヴェリファイの読み出し動作が時間Ｔ４から始まると、ビット線ＢＬにチャージされている電荷がメモリセルＭＣを介して放電されるため、図１１（Ｉ）に示すようにセンスビット線ＳＡＢＬ電位が低下し始める。一定期間放電した、時間Ｔ５よりも少し前に不図示のＳＡイネーブル信号ＳＡＥが活性化される。そのため、そのＳＡ活性時に、参照電圧ＶＲＥＦの電位を基準としたセンスビット線ＳＡＢＬの電位が増幅されて、センス動作が行われる。センス結果は、ＳＡ出力信号ＳＡＯＵＴとして内部のＣＰＵ等、または、Ｉ／Ｏバッファ９を介して出力されて外部のＣＰＵ等で認識可能である。
１回目のダイレクトヴェリファイ消去では、ＳＡ活性時のセンスビット線ＳＡＢＬ電位が参照電圧ＶＲＥＦを下回るほど電位低下速度が大きい。これは、メモリセルＭＣの高抵抗化（消去）が不十分であることを表し、消去が失敗（フェイル）していることを意味する。
【００８４】
この１回目のダイレクトヴェリファイ消去動作の結果を受けて、時間Ｔ５から、次の追加消去パルスに備えて消去電圧ＶＥがステップアップし始める。このとき、図１０の抵抗分割型の参照電圧発生制御回路１４で発生制御される参照電圧ＶＲＥＦは、消去電圧ＶＥとプレート電圧ＶＰＬＡＴＥによって決まるため、消去電圧ＶＥの上昇に自動的に追随する。
【００８５】
時間Ｔ６で消去電圧ＶＥのステップアップが終了すると、ほぼ同時に図１１（Ｈ）に示すように、２回目のＢＬ駆動信号ＢＬＤＲＶの正パルスが印加される。このため、時間Ｔ６〜時間Ｔ７の短い期間に、１回目と同様にメモリセルＭＣに消去パルスが印加される。
そして、１回目と同様にして、時間Ｔ７からダイレクトヴェリファイ動作の読み出し（２回目）が開始する。時間Ｔ７のＢＬＤＲＶパルスの解除によってビット線ＢＬおよびセンスビット線ＳＡＢＬがフローティング状態となるため、メモリセルＭＣによる自己放電が始まる。
【００８６】
このときの２回目の自己放電は、２回目の消去パルス印加で高抵抗化が進んだ結果として、放電速度が遅くなる。そして、時間Ｔ８より少し前のＳＡ活性化時には、まだ、センスビット線ＳＡＢＬの電位が参照電圧ＶＲＥＦより大きい値をとる。これは、メモリセルＭＣの高抵抗化が十分であることを表し、消去の検証がパス（即ち、消去成功）したことを意味する。この消去パスの情報は、ＳＡ出力信号ＳＡＯＵＴとして内蔵または外部のＣＰＵ等で認識されるため、時間Ｔ８で消去電圧ＶＥのさらなるステップアップは行われない。また、時間Ｔ８でプリチャージ信号ＰＲＥの初期化（“Ｌ”→“Ｈ”）、時間Ｔ９でプレート電圧ＶＰＬＡＴＥの初期化（“Ｌ”→“Ｈ”）が行われ、消去シーケンスが全て終了する。
【００８７】
図１２は、３回のダイレクトヴェリファイ動作を行う消去シーケンスの概念図である。
この概念図によれば、ＢＬ電位に追従して参照電圧ＶＲＥＦもステップアップしていることが分かる。この追従は、ビット線ＢＬのプレート電圧ＶＰＬＡＴＥからの波高値に対し、一定の比の電位に参照電圧ＶＲＥＦを制御している。
【００８８】
［ダイレクトヴェリファイ書き込みシーケンス］
図１３（Ａ）〜図１３（Ｉ）に、２回のダイレクトヴェリファイ動作（書き込み時）に制御される信号と各種配線の電圧変化の波形図を示す。図１３（Ａ）〜図１３（Ｉ）の各々は、図１１（Ａ）〜図１１（Ｉ）のそれぞれと対応する。図１３に示す書き込みシーケンスは、基本的には図１１に示す消去シーケンスと信号および配線の電位関係が違う以外は同じである。
【００８９】
図１３は、１回目のダイレクトヴェリファイ動作が失敗して書き込み電圧ＶＷをステップダウンした後、２回目のダイレクトヴェリファイ動作でパスした例を示す。また、分圧選択信号ＳＥＬ１〜ＳＥＬ４の中から分圧選択信号ＳＥＬ２を選択した例を示しているが、それ以外の分圧選択信号を選択することも可能である。
【００９０】
図１３の信号電位が図１１のそれと異なる点は、図１３（Ａ）のプレート電圧ＶＰＬＡＴＥは常時、“Ｈ”に維持されることである。このため、図１３（Ｉ）に示すように、ビット線ＢＬおよびセンスビット線ＳＡＢＬの電位は、時間Ｔ０までにプリチャージされた後も、そのハイレベルのプリチャージ電位が時間Ｔ３まで維持される。
【００９１】
図１３の信号電位が図１１のそれと異なるもう１つの点は、図１３（Ｃ）の消去イネーブル信号ＥＲＳＥと図３（Ｄ）の書き込みイネーブル信号ＷＲＴＥが、図１１の場合と反転制御されている。
そのため時間Ｔ０で書き込みイネーブル信号ＷＲＴＥが“Ｈ”に立ち上がり、その信号変化を受けて図５の動作電圧発生回路１５が書き込み・消去ドライバ１０に、プレート電圧ＶＰＬＡＴＥより低い書き込み電圧ＶＷを供給する。一方、図１０の参照電圧発生制御回路１４においては、トランジスタＴＷがオン、トランジスタＴＥがオフしているため、電圧発生部１４Ｗで発生しセレクトトランジスタＳＴ２によって選択された参照電圧ＶＲＥＦが、図１３の時間Ｔ０から供給されている。
【００９２】
時間Ｔ３でＢＬＤＲＶのパルスがオンすると（図１３（Ｈ））、図１０の書き込み・消去ドライバ１０から書き込み電圧ＶＷがビット線ＢＬに供給される。また、当該書き込み電圧ＶＷが、オン状態のＢＬＩトランジスタ５Ｔを介してセンスビット線ＳＡＢＬに供給される。したがって、ビット線ＢＬおよびセンスビット線ＳＡＢＬの電位がたち下がる（図１３（Ｉ））。これによる書き込みパルスのメモリセルＭＣの印加では、印加電圧の向きが消去時と逆になるため、図３（Ａ）に示す向きの書き込み電流ＩｗがメモリセルＭＣに流れる。そのため、メモリセルＭＣの記憶素子（可変セル抵抗Ｒcell）が低抵抗化する。
【００９３】
低抵抗化の度合いは、図１３（Ｉ）の時間Ｔ４から始まるセンス動作のセンスビット線ＳＡＢＬの電位上昇速度に現れている。
具体的に、１回目のヴェリファイ書き込み動作ではセンスビット線ＳＡＢＬが参照電圧ＶＲＥＦより大きくならないため、低抵抗化が十分でなく、書き込み失敗となる。
その後、同様な制御を経て行う２回目のヴェリファイ書き込み動作では、時間Ｔ７から始まるセンス動作で、センスビット線ＳＡＢＬが参照電圧ＶＲＥＦを上回るほど速やかな電位上昇が見られる。これにより、低抵抗化が十分で書き込み成功（書き込みの検証をパス）と判断され、以後、書き込みシーケンスが終了する。
【００９４】
書き込みシーケンスでは、ＢＬ電位と参照電圧ＶＲＥＦとの電位関係が消去時と逆であるが、ＢＬ電位の変化（この場合、ステップダウン）に追従して参照電圧ＶＲＥＦの大きさが制御されていることが分かる。
【００９５】
＜２．第２の実施の形態＞
［ＩＣチップ構成］
図１４に、第２の実施の形態に関わる抵抗変化型メモリデバイスのＩＣチップのブロック図を示す。また、図１５に、より詳細な周辺回路の一部を含む回路図を示す。
以下、図１４と図５との差異のみ説明する。説明しない構成は図１４と図５で共通する。
【００９６】
図１４に図解した抵抗変化型メモリデバイスは、図５と同様に、メモリセルアレイ１、Ｘデコーダ２、プリデコーダ３、ロウデコーダ４、ＢＬＩスイッチ５、ＣＳＷドライバ６を有する。また、図１４の構成は、図５と同様に、センスアンプ７、Ｉ／Ｏバッファ９、書き込み・消去ドライバ１０、制御回路１１、プレートドライバ１２、動作電圧発生回路１５を有する。
【００９７】
図１４の構成は、図５の参照電圧発生制御回路１４に代えて、駆動制御部内の構成として、参照ワード線電圧発生回路（VWL_REF Generator）８Ａと、参照ワード線ドライバ（WL_Ref Driver）８Ｂとを有する。
また、図１４のメモリセルアレイ１は、参照トランジスタＲＴを含む参照セルＲＣと、参照ビット線ＢＬ＿ＲＥＦおよび参照ワード線ＷＬ＿ＲＥＦとを有する。参照セルＲＣは、その参照トランジスタＲＴのソースとドレインの一方が参照ビット線ＢＬ＿ＲＥＦに接続され、ソースとドレインの他方が、例えば基準抵抗を介してプレート線ＰＬに接続されている。
【００９８】
参照ワード線電圧発生回路８Ａは、動作電圧発生回路１５で発生した消去電圧ＶＥ、書き込み電圧ＶＷが入力可能となっている。また、制御回路１１で発生した書き込みイネーブル信号ＷＲＴＥと消去イネーブル信号ＥＲＳＥとが入力可能となっている。
参照ワード線電圧発生回路８Ａの出力から、参照ワード線電圧ＷＬ＿ＲＥＦの元となる電圧（以下、ＲＷＬ電圧という）ＶＷＬ＿ＲＥＦが参照ワード線ドライバ８Ｂに出力される。
参照ワード線ドライバ８Ｂは、Ｘデコーダ２および書き込み選択イネーブル信号ＷＬＥにより起動が制御され、参照ワード線ＷＬ＿ＲＥＦに対し参照ワード線電圧ＷＬ＿ＲＥＦを供給する回路である。
【００９９】
参照ワード線電圧発生回路８Ａは、図１５に示すように、定電流源と、定電流源によりドライブされる基準電流ＩＲｅｆを流して、基準抵抗として機能する基準素子ＲＥとを有する。ここで基準素子ＲＥとしては、ドレインとゲートが短絡されたダイオード接続のＮＭＯＳトランジスタを例示する。
定電流源と基準素子ＲＥとの接続ノードに、参照ワード線電圧ＶＷＬ＿ＲＥＦが発生し、これが負帰還アンプＮＦＡの非反転入力「＋」に入力可能となっている。負帰還アンプＮＦＡの反転入力「−」と出力が短絡されている。負帰還アンプＮＦＡは、入力した参照ワード線電圧ＶＷＬ＿ＲＥＦを安定化して参照ワード線ドライバ８Ｂに供給する回路である。
【０１００】
図１５に示す参照ワード線ドライバ８Ｂは、インバータＩＮＶ１８と、トランスファゲート回路ＴＧ２と、リセットトランジスタＲＳＴとを有する。
インバータＩＮＶ１８は、図１４のＸデコーダ２からの信号、あるいは、書き込み選択イネーブル信号ＷＬＥを入力し、反転してトランスファゲート回路ＴＧ２のＰＭＯＳトランジスタのゲートに入力する。トランスファゲート回路ＴＧ２のＮＭＯＳトランジスタのゲートは、インバータＩＮＶ１８の入力と接続されている。
【０１０１】
トランスファゲート回路ＴＧ２は、負帰還アンプＮＦＡの出力とリセットトランジスタＲＳＴとの間に接続されている。リセットトランジスタＲＳＴのソースとドレインのうち、反ＴＧ２側の端子が接地され、リセットトランジスタＲＳＴのゲートは、インバータＩＮＶ１８の出力と接続されている。
リセットトランジスタＲＳＴは、トランスファゲート回路ＴＧ２がオフのときにオンして、参照ワード線ＷＬ＿ＲＥＦを接地電位に接続することによりリセットする素子である。
【０１０２】
なお、図１５に示す例では、図１０で単独で書き込み・消去ドライバ１０を形成していた回路構成をペアで設けることで書き込み・消去ドライバ１０が構成されている。その回路構成の一方は、図１０と同様に消去電圧ＶＥまたは書き込み電圧ＶＷのドライバ（ＢＬドライバ１０Ａ）である。図１５で追加された回路構成は、ＢＬドライバ１０Ａと同様な回路であり、これを参照ＢＬドライバ１０Ｂと呼ぶ。ただし参照ＢＬドライバ１０Ｂのドライブ対象が、ＢＬＩスイッチ５（図１４）内のＢＬＩトランジスタ５Ｔを介して参照ビット線ＢＬ＿ＲＥＦと接続が制御される参照センスビット線ＳＡＢＬ＿ＲＥＦである。参照センスビット線ＳＡＢＬ＿ＲＥＦは、参照電圧の発生ノードとして、センスアンプ７の参照ノードに接続されている。
【０１０３】
図１５に示す構成では、例えば、参照ワード線電圧発生回路８Ａで発生させた基準電流ＩＲｅｆ（定電流）が参照セルＲＣ内でミラー発生（擬似発生）し、これにより参照電圧を出力するように参照セルＲＣが駆動するとよい。つまり、基準電流ＩＲｅｆとほぼ同じ電流が参照セルＲＣに流れるように制御され、これにより参照トランジスタＲＴのゲート電圧の“Ｈ”レベル、即ち、参照ワード線電圧ＷＬ＿ＲＥＦに供給される参照ワード線電圧ＶＷＬ＿ＲＥＦの大きさが制御される。そして、基準電流ＩＲｅｆとほぼ同じ電流が参照セルＲＣに流れることにより、参照セルＲＣを充放電し、これにより参照電圧ＶＲＥＦを読み出し回路７に与える。
【０１０４】
［動作シーケンス］
消去と書き込みの動作波形図を、図１６と図１７に示すが、その制御（信号の与え方）は、図１１および図１３と同じである。
ただし、基準電圧の発生の仕方の相違に応じて図１６（Ｉ）（消去時）と図１７（Ｉ）（書き込み時）の参照電圧ＶＲＥＦの一部振る舞いが異なっている。
具体的には、時間Ｔ４,Ｔ７から始まるセンス動作において、太線により示すメモリセルＭＣが接続されたセンスビット線ＳＡＢＬは、メモリセルＭＣの状態（抵抗値）に応じて充放電の傾きが１回目と２回目で異なっている。しかしながら、参照セルＲＣが接続された参照センスビット線ＳＡＢＬ＿ＲＥＦは、記憶素子などの抵抗変化素子が接続されていないため、常に参照セルＲＣの充放電抵抗が一定であることに起因して、その充放電の傾きが１回目と２回目で同じとなる。この一定の傾きをクロスして参照セルＲＣの自己充放電が行われるかどうかを、センスアンプ７が検出して、ダイレクトヴェリファイ動作のフェイルとパスの判定を行う。
【０１０５】
以上の実施の形態によれば、ダイレクトヴェリファイ動作において、消去パルスや書き込みパルスが変化した場合でも、誤判定が生じにくく、動作信頼性が高い抵抗変化型メモリデバイスを提供することができる。
本発明の実施の形態では、以下に述べる種々の変形が可能である。
【０１０６】
＜３．第１変形例＞
上述した本発明の実施の形態で述べた書き込み・消去ドライバ（ビット線ドライバ）の機能、即ち書き込みと消去で電圧を変える機能は、プレートドライバ側に持たせてもよい。この場合、書き込み・消去ドライバは、書き込みと消去の各々でビット線ＢＬを一定電圧に保持してよい。
また、書き込み・消去ドライバとプレートドライバの双方から与えられる２つの電圧を書き込みと消去で変えることにより、メモリセルに書き込み電圧または消去電圧が実質的に与えられるようにしてもよい。
【０１０７】
＜４．第２変形例＞
動作電圧を徐々に大きくする制御は、書き込み・消去ドライバ（ビット線ドライバ）とプレートドライバの一方または双方で行ってもよい。上述した実施の形態は、書き込み・消去ドライバ（ビット線ドライバ）で動作電圧を徐々に大きくする制御を行う例に過ぎない。
【０１０８】
＜５．第４変形例＞
図５に示す第１の実施の形態において、セレクトトランジスタＳＴ１〜ＳＴ４で構成される選択回路は必須ではない。
選択回路は、消去または書き込み時に、動作電圧のステップアップに追従して変化する参照電圧ＶＲＥＦとＢＬ電位との電位差を調整するための回路である。つまり、ＩＣを構成する素子のバラツキ、その他の要因で、予定していた分圧比では消去や書き込みで、所望のメモリセル状態（記憶素子の抵抗値）が得られない場合がある。そのような場合に、第１の実施の形態では参照電圧ＶＲＥＦを調整して、読み出し時の判定ポイントを変化させる。したがって、このＶＲＥＦ調整機能を活用すると、常に、意図した記憶素子抵抗値を得る消去や書き込みが行える利益が得られる。
【０１０９】
ＩＣを構成する素子のバラツキ、その他の要因が多少あっても設計時に設定した分圧比で、常に、所望のメモリセル状態（記憶素子の抵抗値）が得られる場合、抵抗ストリングＲＳを２つの抵抗から形成してよい。その場合、抵抗間ノードに発生した電圧を、そのまま参照電圧ＶＲＥＦとして用いることができ参照電圧発生制御回路１４の構成が簡素化できる利益が得られる。
【０１１０】
また、参照電圧ＶＲＥＦを調整する場合でも、選択回路を設けないで、２つの直列抵抗の一方を可変抵抗とする構成も採用できる。
さらに、上記第１の実施の形態では、動作電圧、即ち、電圧値（ＶＥ−ＶＰＬＡＴＥ）または（ＶＰＬＡＴＥ−ＶＷ）をとるＢＬ電位振幅の一定比に参照電圧ＶＲＥＦを追従させている。しかし、この追従の仕方以外にも、参照電圧発生制御回路１４の回路構成を工夫して、ＢＬ電位と参照電圧ＶＲＥＦ電位差が一定となるような追従の仕方でもよい。
【０１１１】
＜６．第５変形例＞
定電流源と基準素子を用いた基準電流発生制御のための構成は、図１５の例に限定されない。
例えば、基準素子ＲＥは単に抵抗素子でもよい。ただし、図１５のようにＮＭＯＳトランジスタ構成とすると、トランジスタのバラツキが当該基準素子ＲＥのトランジスタと、参照トランジスタＲＴとで同一の向きでばらつくため、その影響を排除できる利点がある。
一方、このようなバラツキその他の要因で参照電圧ＶＲＥＦを調整するには基準素子ＲＥを可変抵抗としてもよい。
【０１１２】
いずれにしても、定電流を流す素子の抵抗値と定電流との積に応じて参照電圧ＶＲＥＦを発生するものであれば、どのような回路構成の採用も可能である。
【０１１３】
＜７．第６変形例＞
ＩＣ構成は図１１や図１４に限定されない。
例えば、メモリサブアレイを複数有してメモリセルアレイ１が構成され、例えばセンスアンプＳＡを含むカラム系回路を複数のメモリサブアレイで共有する構成を採用してもよい。
【符号の説明】
【０１１４】
１…メモリセルアレイ、４…ロウデコーダ、４Ａ…ＷＬドライバユニット、６…ＣＳＷドライバ、６Ａ…ＣＳＷドライバユニット、７…センスアンプ、８Ａ…参照ワード線電圧発生回路、８Ｂ…参照ワード線ドライバ、１０…書き込み・消去ドライバ、１０Ａ…ＢＬドライバ、１０Ｂ…参照ＢＬドライバ、１１…制御回路、１２…プレートドライバ、１４…参照電圧発生制御回路、１５…動作電圧発生回路、１８…プリチャージトランジスタ、２０…Ｘセレクタ、３０…Ｙセレクタ、１０１…下部電極、１０２…絶縁体膜、１０３…導体膜、Ｒcell…可変セル抵抗、ＭＣ…メモリセル、ＲＣ…参照セル、ＢＬ…ビット線、ＢＬ＿ＲＥＦ…参照ビット線、ＳＡＢＬ…センスビット線、ＳＡＢＬ＿ＲＥＦ…参照センスビット線、ＷＬ…ワード線、ＷＬ＿ＲＥＦ…参照ワード線電圧、ＰＬ…プレート線、ＡＴ…アクセストランジスタ、ＲＴ…参照トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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