(57)【要約】【課題】Ｖｔｈを補正する際に、電位差ＶｇｓがＶｔｈよりも小さくなるのを防止することの可能な駆動方法、駆動装置および表示装置を提供する。【解決手段】Ｖｔｈ補正準備期間（Ｔ３〜Ｔ５）において、ゲート線ＷＳＬの電圧が、発光期間やＶｔｈ補正休止期間において設定された電圧Ｖｏｆｆ１よりも低い電圧Ｖｏｆｆ２となっている。これにより、Ｖｔｈ補正準備期間においてゲート線ＷＳＬの電圧がＶｏｆｆ１（図１８ではＶｏｆｆ）となっている場合と比べて、トランジスタＴＷＳのゲート−ソース間の電位差Ｖｇｓを小さくすることができる。【選択図】図４
2010014749.tif 000002
【特許請求の範囲】
【請求項１】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線に接続され、
前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧および第２電圧（第１電圧＞第２電圧）と、前記第１トランジスタのオン電圧以上の第３電圧とを前記第１配線に出力可能であり、
前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第４電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第５電圧とを前記第２配線に出力可能であり、
前記第３駆動部は、前記発光素子の閾値電圧よりも低い第６電圧および第７電圧（第６電圧＞第７電圧）と、前記映像信号に応じた大きさの第８電圧とを前記第３配線に出力可能であり、
前記制御部は、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力する表示装置。
（Ａ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧から前記第３電圧に上げたのち、前記第３電圧から前記第２電圧に下げる消光ステップ
（Ｂ）前記第１配線の電圧が前記第２電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第５電圧から前記第４電圧に下げたのち、前記第４電圧から前記第５電圧に上げるＶｔｈ補正準備ステップ
（Ｃ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧、前記第７電圧および前記第８電圧のいずれかの電圧値に規則的に変化している時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧および前記第３電圧のいずれかの電圧値に規則的に変化させるＶｔｈ補正・発光ステップ
【請求項２】
前記制御部は、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して、以下の（Ｄ）〜（Ｈ）の各ステップを前記Ｖｔｈ補正・発光ステップにおいて順次実行することを指示する制御信号を出力する請求項１に記載の表示装置。
（Ｄ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第７電圧となっている時に、前記第１駆動部が、前記第１配線の電圧を前記第２電圧から前記第３電圧に上げたのち、前記第３電圧から前記第１電圧に下げる最初のＶｔｈ補正ステップ
（Ｅ）所定の期間、前記第１駆動部が前記第１配線の電圧を前記第１電圧にし続けると共に、前記第２駆動部が前記第２配線の電圧を前記第５電圧にし続ける最初のＶｔｈ補正休止ステップ
（Ｆ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第７電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第３電圧に上げたのち、前記前記第３電圧から前記第１電圧に下げる２回目のＶｔｈ補正ステップ
（Ｇ）所定の期間、前記第１駆動部が前記第１配線の電圧を前記第１電圧にし続けると共に、前記第２駆動部が前記第２配線の電圧を前記第５電圧にし続ける２回目のＶｔｈ補正休止ステップ
（Ｈ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第８電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第３電圧に上げたのち、前記第３電圧から前記第１電圧に下げる書き込み・μ補正・発光ステップ
【請求項３】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線に接続され、
前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧および第２電圧（第１電圧＞第２電圧）と、前記第１トランジスタのオン電圧以上の第３電圧とを前記第１配線に出力可能であり、
前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第４電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第５電圧とを前記第２配線に出力可能であり、
前記第３駆動部は、前記発光素子の閾値電圧よりも低い第６電圧および第７電圧（第６電圧＞第７電圧）と、前記映像信号に応じた大きさの第８電圧とを前記第３配線に出力可能である表示装置の前記第１駆動部、前記第２駆動部および前記第３駆動部が以下の（Ａ）〜（Ｃ）の各ステップを順次実行する表示装置の駆動方法。
（Ａ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧から前記第３電圧に上げたのち、前記第３電圧から前記第２電圧に下げる消光ステップ
（Ｂ）前記第１配線の電圧が前記第２電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第５電圧から前記第４電圧に下げたのち、前記第４電圧から前記第５電圧に上げるＶｔｈ補正準備ステップ
（Ｃ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧、前記第７電圧および前記第８電圧のいずれかの電圧値に規則的に変化している時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧および前記第３電圧のいずれかの電圧値に規則的に変化させるＶｔｈ補正・発光ステップ
【請求項４】
表示装置を備え、
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示部と、
前記映像信号に基づいて前記画素回路を駆動する駆動部と
を有し、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線に接続され、
前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧および第２電圧（第１電圧＞第２電圧）と、前記第１トランジスタのオン電圧以上の第３電圧とを前記第１配線に出力可能であり、
前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第４電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第５電圧とを前記第２配線に出力可能であり、
前記第３駆動部は、前記発光素子の閾値電圧よりも低い第６電圧および第７電圧（第６電圧＞第７電圧）と、前記映像信号に応じた大きさの第８電圧とを前記第３配線に出力可能であり、
前記制御部は、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力する電子機器。
（Ａ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧から前記第３電圧に上げたのち、前記第３電圧から前記第２電圧に下げる消光ステップ
（Ｂ）前記第１配線の電圧が前記第２電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第５電圧から前記第４電圧に下げたのち、前記第４電圧から前記第５電圧に上げるＶｔｈ補正準備ステップ
（Ｃ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧、前記第７電圧および前記第８電圧のいずれかの電圧値に規則的に変化している時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧および前記第３電圧のいずれかの電圧値に規則的に変化させるＶｔｈ補正・発光ステップ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するものである。
【０００５】
ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）する。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、有機ＥＬ素子と、有機ＥＬ素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Ｖｇｓも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機ＥＬ素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
【０００６】
また、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Ｖｔｈや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００７】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００８】
図１３は、特許文献１に記載の表示装置の概略構成を表したものである。図１３に記載の表示装置１００は、複数の画素１１１がマトリクス状に配置された表示部１１０と、各画素１１１を駆動する駆動部（水平駆動回路１２０、書き込み走査回路１３０および電源走査回路１４０）とを備えている。
【０００９】
各画素１１１は、赤色用の画素１１１Ｒ、緑色用の画素１１１Ｇおよび青色用の画素１１１Ｂからなる。各画素１１１Ｒ，１１１Ｇ，１１１Ｂは、図１４に示したように、有機ＥＬ素子１１２（有機ＥＬ素子１１２Ｒ，１１２Ｇ，１１２Ｂ）およびそれに接続された画素回路１１３により構成されている。画素回路１１３は、サンプリング用のトランジスタＴＷＳ、保持容量Ｃｓ、駆動用のトランジスタＴＤｒによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込み走査回路１３０から引き出されたゲート線ＷＳＬが行方向に延在して形成されており、トランジスタＴＷＳのゲートに接続されている。電源走査回路１４０から引き出されたドレイン線ＤＳＬも行方向に延在して形成されており、トランジスタＴＤｒのドレインに接続されている。また、水平駆動回路１２０から引き出された信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴＷＳのドレインに接続されている。トランジスタＴＷＳのソースは駆動用のトランジスタＴＤｒのゲートと、保持容量Ｃｓの一端に接続されており、トランジスタＴＤｒのソースと保持容量Ｃｓの他端とが有機ＥＬ素子１１２Ｒ，１１２Ｇ，１１２Ｂ（以下、有機ＥＬ素子１１２Ｒ等と略する。）のアノードに接続されている。有機ＥＬ素子１１２Ｒ等のカソードは、グラウンド線ＧＮＤに接続されている。
【００１０】
図１５は、図１１に記載の表示装置１００における各種波形の一例を表したものである。図１５には、ゲート線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ（＜Ｖｏｎ））が、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｉｎｉ（＜Ｖｃｃ））が、信号線ＤＴＬに２種類の電圧（Ｖｓｉｇ、Ｖｏｆｓ）が印加されている様子が示されている。さらに、図１５には、ゲート線ＷＳＬ、ドレイン線ＤＳＬおよび信号線ＤＴＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【００１１】
（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、電源走査回路１４０がドレイン線ＤＳＬの電圧をＶｃｃからＶｉｎｉに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｉｎｉとなり、有機ＥＬ素子１１２等が消光する。次に、水平駆動回路１２０が信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えたのち、ドレイン線ＤＳＬの電圧がＶｉｎｉとなっている間に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓに下がる。
【００１２】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源走査回路１４０がドレイン線ＤＳＬの電圧をＶｉｎｉからＶｃｃに上げる（Ｔ３）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その後、水平駆動回路１２０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ４）。すると、トランジスタＴＤｒのゲートがフローティングとなり、Ｖｔｈの補正が一旦停止する。
【００１３】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、Ｖｔｈ補正が不十分である場合、すなわち、トランジスタＴＤｒのゲート−ソース間の電位差ＶｇｓがトランジスタＴＤｒの閾値電圧Ｖｔｈよりも大きい場合には、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００１４】
（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ５）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴＤｒがカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。その後、水平駆動回路１２０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、トランジスタＴＤｒの閾値電圧Ｖｔｈが画素回路１２２ごとにばらついた場合であっても、有機ＥＬ素子１１２等の発光輝度がばらつくのをなくすることができる。
【００１５】
（２回目のＶｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中に、水平駆動回路１２０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００１６】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ７）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲートの電圧がＶｓｉｇとなる。このとき、有機ＥＬ素子１１２Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１１２Ｒ等の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１１２Ｒ等はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１１２Ｒ等の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタＴＤｒの移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【００１７】
（発光）
最後に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ８）。すると、トランジスタＴＤｒのゲートがフローティングとなり、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１１２Ｒ等が所望の輝度で発光する。
【００１８】
ところで、水平駆動回路１２０、書き込み走査回路１３０および電源走査回路１４０はいずれも基本的にシフトレジスタ（図示せず）で構成されており、画素１１１の各列または各行に対応して、１段ごとに信号出力部（図示せず）を備えている。そのため、画素１１１の列および行の数が増えると、それに従って信号線ＤＴＬ、ドレイン線ＤＳＬおよびゲート線ＷＳＬの本数が増え、シフトレジスタの出力段数もその分増加するので、表示部１１０の周辺の回路規模の大型化を招いていた。
【００１９】
そこで、シフトレジスタの出力段を共用し、表示部１１０の周辺の回路規模の大型化を低減する方策が従来から行われている。例えば特許文献２では、信号線ＤＴＬを複数の画素１１１で共用化する方式が提案されている。この様にすれば、信号線ＤＴＬを駆動する水平駆動回路１２０内のシフトレジスタの出力段を複数の画素列で共用化でき、その分回路規模の縮小化、回路面積の縮小化、回路コストの低減化が可能になる。
【００２０】
【特許文献１】特開２００８−０８３２７２号公報
【特許文献２】特開２００６‐２５１３２２
【発明の開示】
【発明が解決しようとする課題】
【００２１】
特許文献２には、水平駆動回路１２０内のシフトレジスタの出力段を複数の画素列で共用化することが記載されていたが、書き込み走査回路１３０や電源走査回路１４０においてもシフトレジスタの出力段の共用化を図ることは表示装置のコストパフォーマンスを高める上で重要である。特に、電源走査回路１４０については、電流供給能力の安定化のため、信号出力部のサイズを大きくとる必要があるので、電源走査回路１４０内のシフトレジスタの出力段を複数の画素行で共用化し、信号出力部の数を少なくすることにより、表示装置の低コスト化および小型化を効果的に実現することができる。
【００２２】
図１６は、電源走査回路１４０内の信号出力部が複数の画素行で共用化された表示装置２００の概略構成を表したものである。図１６に記載の表示装置２００では、電源走査回路１４０内の個々の信号出力部にドレイン線ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）が一つずつ接続されており、個々のドレイン線ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）に複数の画素行（図１６では３行）に属する画素１１１が接続されている。一方、水平駆動回路１２０内の個々の信号出力部に信号線ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）が一つずつ接続されており、個々の信号線（ＤＴＬ１，ＤＴＬ２，……）に各行の画素１１１が一つずつ接続されている。また、書き込み走査回路１３０内の個々の信号出力部にゲート線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）が一つずつ接続されており、個々のゲート線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）に各列の画素１１１が一つずつ接続されている。
【００２３】
図１７は、図１６に記載の表示装置２００における各種波形の一例を表したものである。図１７には、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｓｓ（＜Ｖｃｃ））が、ゲート線ＷＳＬ１〜ＷＳＬ６に２種類の電圧（Ｖｏｎ、Ｖｏｆｆ（＜Ｖｏｎ））が印加されている様子が示されている。図１７からわかるように、表示装置２００では、複数の画素行（図１７では３行）を一つのグループとして、ドレイン線ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）から各画素１１１にグループごとに共通のタイミングでＶｃｃとＶｓｓが印加される。
【００２４】
図１８は、表示装置２００の一の画素１１１に印加される電圧波形の一例を表したものである。具体的には、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｓｓ）が、信号線ＤＴＬに３種類の電圧（Ｖｓｉｇ、Ｖｅｒｓ（＜Ｖｅｌ）、Ｖｏｆｓ（＜Ｖｅｒｓ））が、ゲート線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）が印加されている様子が示されている。さらに、図１８には、ドレイン線ＤＳＬ、信号線ＤＴＬおよびゲート線ＷＳＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。なお、上記したＶｅｌは、有機ＥＬ素子１１２Ｒ等の閾値電圧である。
【００２５】
図１８に記載の波形は、図１５に記載の波形とは若干異なっているので、以下に、図１８に記載の波形について詳しく説明する。
【００２６】
（消光期間）
まず、有機ＥＬ素子１１２Ｒ等の消光を行う。具体的には、ドレイン線ＤＳＬの電圧がＶｃｃとなっており、かつ信号線ＤＴＬの電圧がＶｅｒｓとなっている時に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ１）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲート電圧Ｖｇが下がり始め、保持容量Ｃｓを介したカップリングによりトランジスタＴＤｒのソース電圧Ｖｓも下がり始める。その後、ゲート電圧ＶｇがＶｅｒｓとなり、ソース電圧ＶｓがＶｅｌ＋Ｖｃａ（Ｖｃａは有機ＥＬ素子１１２Ｒ等のカソード電圧）となり、有機ＥＬ素子１１２Ｒ等が消光したときに書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げ、トランジスタＴＤｒのゲートをフローティングにする（Ｔ２）。
【００２７】
（Ｖｔｈ補正準備期間）
次に、Ｖｔｈ補正の準備を行う。具体的には、ゲート線ＷＳＬの電圧がＶｏｆｆとなっている時に、電源走査回路１４０がドレイン線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（Ｔ３）。すると、トランジスタＴＤｒのドレイン線ＤＳＬ側がソースとなってトランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ゲート電圧ＶｇがＶｓｓ＋Ｖｔｈとなったところで、電流Ｉｄｓが止まる。このとき、ソース電圧ＶｓがＶｅｌ＋Ｖｃａ−（Ｖｅｒｓ−（Ｖｓｓ＋Ｖｔｈ）となっており、電位差ＶｇｓがＶｔｈよりも小さくなっている。
【００２８】
続いて、電源走査回路１４０がドレイン線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（Ｔ４）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ゲート電圧Ｖｇおよびソース電圧Ｖｓが、トランジスタＴＤｒのゲート−ドレイン間の寄生容量と、保持容量Ｃｓとの容量結合によって上昇する。このとき、電位差Ｖｇｓは依然としてＶｔｈよりも小さくなっている。
【００２９】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、ドレイン線ＤＳＬの電圧がＶｃｃとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ５）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ゲート電圧Ｖｇおよびソース電圧Ｖｓが、トランジスタＴＤｒのゲート−ドレイン間の寄生容量と、保持容量Ｃｓとの容量結合によって上昇する。ここで、保持容量Ｃｓが有機ＥＬ素子１１２Ｒ等の素子容量よりも極めて小さく、ソース電圧Ｖｓの上昇量がゲート電圧Ｖｇの上昇量よりも十分に小さいので、電位差Ｖｇｓが大きくなる。そして、電位差ＶｇｓがＶｔｈよりも大きくなった段階で、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなり、Ｖｔｈの補正が一旦停止する。
【００３０】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶｔｈ補正を行った行（画素）において、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低いので、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００３１】
（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ５）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴＤｒがカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。その後、水平駆動回路１２０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００３２】
なお、このＶｔｈ補正期間において、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなった場合には、Ｖｔｈ補正を終了するが、電位差ＶｇｓがＶｔｈにまで到達しなかった場合には、電位差ＶｇｓがＶｔｈに到達するまで、Ｖｔｈ補正と、Ｖｔｈ補正休止とを繰り返し実行する。
【００３３】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ７）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲートの電圧がＶｓｉｇとなる。このとき、有機ＥＬ素子１１２Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１１２Ｒ等の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１１２Ｒ等はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１１２Ｒ等の素子容量に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。
【００３４】
（発光）
最後に、書き込み走査回路１３０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ８）。すると、トランジスタＴＤｒのゲートがフローティングとなり、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１１２Ｒ等が所望の輝度で発光する。
【００３５】
ところで、Ｖｔｈ補正期間において、ゲート電圧ＶｇがＶｏｆｓとなっている時に、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを超えるようにするためには、Ｖｔｈ補正を開始する前に、トランジスタＴＤｒのゲート電圧Ｖｇを十分に低くしておくことが必要となる。例えば、Ｖｔｈ補正を開始する直前のトランジスタＴＤｒのゲート電圧Ｖｇを＋１Ｖに設定した場合には、Ｖｔｈ補正休止期間において、図１９（Ａ）に示したように、トランジスタＴＷＳが完全にオフする（トランジスタＴＷＳのゲート−ソース間の電位差Ｖｇｓが−３Ｖ程度となる）ようにするために、ゲート線ＷＳＬの電圧Ｖｏｆｆを−２Ｖに設定することが必要となる。このように、Ｖｏｆｆを−２Ｖに設定した場合には、発光期間においても、図１９（Ｂ）に示したように、電位差Ｖｇｓが−３Ｖとなるので、トランジスタＴＷＳを完全にオフすることができる。
【００３６】
ところが、Ｖｔｈ補正準備期間において、図１９（Ｃ）に示したように、トランジスタＴＷＳの電位差Ｖｇｓが＋８Ｖとなるので、トランジスタＴＷＳを完全にオフすることができず、トランジスタＴＷＳのドレイン−ソース間にリーク電流が流れてしまう。その結果、Ｖｔｈ補正を開始する直前のトランジスタＴＤｒのゲート電圧Ｖｇが十分に低くならず、Ｖｔｈ補正期間において、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを下回ってしまうことがある。従って、その場合には、その後の工程で、Ｖｔｈを補正することができなくなってしまうという問題があった。
【００３７】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、Ｖｔｈを補正する際に、電位差ＶｇｓがＶｔｈよりも小さくなるのを防止することの可能な表示装置およびその駆動方法ならびに電子機器に関する。
【課題を解決するための手段】
【００３８】
本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第１トランジスタと、第２トランジスタと、保持容量とが設けられている。駆動部には、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とが設けられている。第１トランジスタのゲートが第１配線を介して第１駆動部に接続されている。第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続されている。第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび保持容量の一端に接続されている。第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続されている。第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第４配線に接続されている。ここで、第１駆動部は、第１トランジスタのオン電圧よりも低い第１電圧および第２電圧（第１電圧＞第２電圧）と、第１トランジスタのオン電圧以上の第３電圧とを第１配線に出力可能となっている。第２駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第４電圧と、発光素子の閾値電圧と参照電圧との和以上の第５電圧とを第２配線に出力可能となっている。第３駆動部は、発光素子の閾値電圧よりも低い第６電圧および第７電圧（第６電圧＞第７電圧）と、映像信号に応じた大きさの第８電圧とを第３配線に出力可能となっている。そして、制御部は、第１駆動部、第２駆動部および第３駆動部に対して以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力するようになっている。
【００３９】
（Ａ）第２配線の電圧が第５電圧となっており、かつ第３配線の電圧が第６電圧となっている時に、第１駆動部が、第１配線の電圧を第１電圧から第３電圧に上げたのち、第３電圧から第２電圧に下げる消光ステップ
（Ｂ）第１配線の電圧が第２電圧となっている時に、第２駆動部が第２配線の電圧を第５電圧から第４電圧に下げたのち、第４電圧から第５電圧に上げるＶｔｈ補正準備ステップ
（Ｃ）前記第２配線の電圧が前記第５電圧となっており、かつ前記第３配線の電圧が前記第６電圧、前記第７電圧および前記第８電圧のいずれかの電圧値に規則的に変化している時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧および前記第３電圧のいずれかの電圧値に規則的に変化させるＶｔｈ補正・発光ステップ
【００４０】
さらに、制御部が、第１駆動部、第２駆動部および第３駆動部に対して、以下の（Ｄ）〜（Ｈ）の各ステップをＶｔｈ補正・発光ステップにおいて順次実行することを指示する制御信号を出力するようにすることも可能である。
【００４１】
（Ｄ）第２配線の電圧が第５電圧となっており、かつ第３配線の電圧が第７電圧となっている時に、第１駆動部が、第１配線の電圧を第２電圧から第３電圧に上げたのち、第３電圧から第１電圧に下げる最初のＶｔｈ補正ステップ
（Ｅ）所定の期間、第１駆動部が第１配線の電圧を第１電圧にし続けると共に、第２駆動部が第２配線の電圧を第５電圧にし続ける最初のＶｔｈ補正休止ステップ
（Ｆ）第２配線の電圧が第５電圧となっており、かつ第３配線の電圧が第７電圧となっている時に、第１駆動部が第１配線の電圧を第１電圧から第３電圧に上げたのち、前記第３電圧から第１電圧に下げる２回目のＶｔｈ補正ステップ
（Ｇ）所定の期間、第１駆動部が第１配線の電圧を第１電圧にし続けると共に、第２駆動部が第２配線の電圧を第５電圧にし続ける２回目のＶｔｈ補正休止ステップ
（Ｈ）第２配線の電圧が第５電圧となっており、かつ第３配線の電圧が第８電圧となっている時に、第１駆動部が第１配線の電圧を第１電圧から第３電圧に上げたのち、第３電圧から第１電圧に下げる書き込み・μ補正・発光ステップ
【００４２】
本発明の電子機器は、上記表示装置を備えたものである。
【００４３】
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置の第１駆動部、第２駆動部および第３駆動部において上記の（Ａ）〜（Ｃ）の各ステップを順次実行するものである。
【００４４】
上記駆動方法が用いられる表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第１トランジスタと、第２トランジスタと、保持容量とが設けられている。駆動部には、第１駆動部と、第２駆動部と、第３駆動部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とが設けられている。第１トランジスタのゲートが第１配線を介して第１駆動部に接続されている。第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続されている。第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび保持容量の一端に接続されている。第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続されている。第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第４配線に接続されている。ここで、第１駆動部は、第１トランジスタのオン電圧よりも低い第１電圧および第２電圧（第１電圧＞第２電圧）と、第１トランジスタのオン電圧以上の第３電圧とを第１配線に出力可能となっている。第２駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第４電圧と、発光素子の閾値電圧と参照電圧との和以上の第５電圧とを第２配線に出力可能となっている。第３駆動部は、発光素子の閾値電圧よりも低い第６電圧および第７電圧（第６電圧＞第７電圧）と、映像信号に応じた大きさの第８電圧とを第３配線に出力可能となっている。
【００４５】
本発明の表示装置およびその駆動方法ならびに電子機器では、Ｖｔｈ補正準備ステップにおいて、第１配線の電圧が、Ｖｔｈ補正・発光ステップにおいて設定される第１電圧よりも低い第２電圧となっている。これにより、Ｖｔｈ補正準備ステップにおいて第１配線の電圧が第１電圧となっている場合と比べて、第１トランジスタのゲート−ソース間の電位差Ｖｇｓを小さくすることができる。
【発明の効果】
【００４６】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、Ｖｔｈ補正準備ステップにおいて、第１配線の電圧を第２電圧としたので、第１トランジスタのゲート−ソース間の電位差を小さくすることができる。これにより、第１トランジスタのドレイン−ソース間のリーク電流を小さくすることができるので、例えば、Ｖｔｈ補正・発光ステップ内の最初のＶｔｈ補正において、第２トランジスタのゲート−ソース間の電位差を第２トランジスタの閾値電圧Ｖｔｈよりも十分に大きくすることができる。その結果、Ｖｔｈ補正・発光ステップ内のその後の工程で、Ｖｔｈを確実に補正することができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００４８】
図１は、本発明の一実施の形態に係る表示装置１の全体構成の一例を表したものである。この表示装置１は、例えば、ガラス，シリコン（Ｓｉ）ウェハあるいは樹脂などよりなる基板（図示せず）上に、表示部１０と、表示部１０の周辺に形成された周辺回路部２０（駆動部）とを備えている。
【００４９】
表示部１０は、複数の画素１１を表示部１０の全面に渡って行方向および列方向に２次元配置したものであり、外部から入力された映像信号２０ａに基づく画像をアクティブマトリクス駆動により表示するものである。各画素１１は、赤色用の画素１１Ｒと、緑色用の画素１１Ｇと、青色用の画素１１Ｂとを含んでいる。
【００５０】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、図２に示したように、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）と、画素回路１３とが設けられている。
【００５１】
有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（以下、有機ＥＬ素子１２Ｒ等と称する。）は、例えば、図示しないが、陽極（アノード）、有機層および陰極（カソード）が順に積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。
【００５２】
画素回路１３は、サンプリング用のトランジスタＴＷＳ（第１トランジスタ）、保持容量Ｃｓ、駆動用のトランジスタＴＤｒ（第２トランジスタ）によって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。トランジスタＴＷＳ，ＴＤｒは、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【００５３】
周辺回路部２０は、タイミング制御回路２１（制御部）と、水平駆動回路２２（第３駆動部）と、書き込み走査回路２３（第１駆動部）と、電源走査回路２４（第２駆動部）とを有している。タイミング制御回路２１は、表示信号生成回路２１Ａと、表示信号保持制御回路２１Ｂとを含んでいる。また、周辺回路部２０には、ゲート線ＷＳＬ（第１配線）と、ドレイン線ＤＳＬ（第２配線）と、信号線ＤＴＬ（第３配線）と、グラウンド線ＧＮＤ（第４配線）とが設けられている。ドレイン線ＤＳＬは、複数の画素行（図１では３行）を一つのユニットとして、ユニットごとに一つずつ設けられている。なお、グラウンド線は、グラウンド線ＧＮＤに接続されており、グラウンド電圧（参照電圧）に設定される。
【００５４】
表示信号生成回路２１Ａは、外部から入力された映像信号２０ａに基づいて、例えば１画面ごと（１フィールドの表示ごと）に表示部１０に表示するための表示信号２１ａを生成するものである。
【００５５】
表示信号保持制御回路２１Ｂは、表示信号生成回路２１Ａから出力された表示信号２１ａを１画面ごと（１フィールドの表示ごと）に、例えばＳＲＡＭ（Static Random Access Memory）などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路２１Ｂはまた、各画素１１を駆動する水平駆動回路２２、書き込み走査回路２３および電源走査回路２４が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路２１Ｂは、書き込み走査回路２３に対しては制御信号２１ｂを、電源走査回路２４に対しては制御信号２１ｃを、水平駆動回路２２に対しては制御信号２１ｄをそれぞれ出力するようになっている。
【００５６】
水平駆動回路２２は、例えばシフトレジスタ（図示せず）によって構成されており、画素１１の各列に対応して、１段ごとに信号出力部（図示せず）を備えている。この水平駆動回路２２は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｄに応じて、３種類の電圧（Ｖｅｒｓ（第６電圧）、Ｖｏｆｓ（第７電圧）、Ｖｓｉｇ（第８電圧））を出力可能となっている。具体的には、水平駆動回路２２は、表示部１０の各画素１１に接続された信号線ＤＴＬを介して、書き込み走査回路２３により選択された画素１１へ２種類の電圧（Ｖｅｒｓ、Ｖｏｆｓ、Ｖｓｉｇ）を規則的に供給するようになっている。
【００５７】
ここで、電圧Ｖｅｒｓ，Ｖｏｆｓは、有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌよりも低い電圧値となっており、かつ電圧Ｖｏｆｓは電圧Ｖｅｒｓよりも低い電圧値となっている。また、電圧Ｖｓｉｇは、映像信号２０ａに対応する電圧値となっている。電圧Ｖｓｉｇの最小電圧は電圧Ｖｏｆｓよりも低い電圧値となっており、電圧Ｖｓｉｇの最大電圧は電圧Ｖｅｒｓよりも高い電圧値となっている。
【００５８】
書き込み走査回路２３は、例えばシフトレジスタ（図示せず）によって構成されており、画素１１の各行に対応して、１段ごとに信号出力部（図示せず）を備えている。この書き込み走査回路２３は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｂに応じて、３種類の電圧（Ｖｏｎ（第３電圧）、Ｖｏｆｆ１（第１電圧）、Ｖｏｆｆ２（第２電圧））を出力可能となっている。具体的には、書き込み走査回路２３は、表示部１０の各画素１１に接続されたゲート線ＷＳＬを介して、駆動対象の画素１１へ３種類の電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）を規則的に供給し、サンプリング用のトランジスタＴＷＳを制御するようになっている。
【００５９】
ここで、電圧Ｖｏｎは、トランジスタＴＷＳのオン電圧以上の値となっている。Ｖｏｎは、後述の消光時やＶｔｈ補正時に、書き込み走査回路２３から出力される電圧値である。Ｖｏｆｆ１，Ｖｏｆｆ２は、トランジスタＴＷＳのオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。また、Ｖｏｆｆ２は、Ｖｏｆｆ１よりも低い値となっている。Ｖｏｆｆ１は、後述の「Ｖｔｈ補正休止期間」および「発光期間」に書き込み走査回路２３から出力される電圧値である。Ｖｏｆｆ２は、後述の「消光期間」および「Ｖｔｈ補正準備期間」に書き込み走査回路２３から出力される電圧値である。
【００６０】
電源走査回路２４は、例えばシフトレジスタ（図示せず）によって構成されており、複数の画素行（図１では３行）を一つのグループとして、各グループに対応して、各グループに含まれる行数と等しい数の段ごとに信号出力部（図示せず）を備えている。つまり、本実施の形態では、電源走査回路２４内のシフトレジスタの出力段が複数の画素行（図１では３行）で共用化されており、ユニットスキャン方式が採られている。そのため、各画素列に対応して１段ごとに信号出力部を設けた場合と比べて、電源走査回路２４内の信号出力部の数が少ない。
【００６１】
この電源走査回路２４は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｃに応じて、２種類の電圧（Ｖｓｓ（第４電圧）、Ｖｃｃ（第５電圧））を出力可能となっている。具体的には、電源走査回路２４は、表示部１０の各画素１１に接続されたドレイン線ＤＳＬを介して、駆動対象の画素１１へ２種類の電圧（Ｖｉｎｉ、Ｖｓｓ）を規則的に供給し、有機ＥＬ素子１２Ｒ等の発光および消光を制御するようになっている。
【００６２】
ここで、Ｖｓｓは、有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌと、有機ＥＬ素子１２Ｒ等のカソードの電圧Ｖｃａとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａ）よりも低い電圧値である。また、Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａ）以上の電圧値である。
【００６３】
次に、図１、図２を参照して、各構成要素の接続関係について説明する。水平駆動回路２２内の個々の信号出力部に、列方向に延在して形成された信号線ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）が一つずつ接続されており、個々の信号線（ＤＴＬ１，ＤＴＬ２，……）に、各行の画素１１に含まれるトランジスタＴＷＳのドレインが一つずつ接続されている。また、書き込み走査回路２３内の個々の信号出力部に、行方向に延在して形成されたゲート線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）が一つずつ接続されており、個々のゲート線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）に、各列の画素１１に含まれるトランジスタＴＷＳのゲートが一つずつ接続されている。また、電源走査回路２４内の個々の信号出力部に、行方向に延在して形成されたドレイン線ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）が一つずつ接続されており、個々のドレイン線ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）に、ユニット内の各画素１１に含まれるトランジスタＴＤｒのドレインが接続されている。さらに、各画素１１Ｒ，１１Ｇ，１１Ｂにおいて、トランジスタＴＷＳのソースは駆動用のトランジスタＴＤｒのゲートと、保持容量Ｃｓの一端に接続されており、トランジスタＴＤｒのソースと保持容量Ｃｓの他端とが有機ＥＬ素子１２Ｒ等のアノードに接続されている。また、有機ＥＬ素子１２Ｒ等のカソードは、グラウンド線ＧＮＤに接続されている。
【００６４】
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１２Ｒ等のＩ−Ｖ特性が経時変化したり、トランジスタＴＤｒの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１２Ｒ等の発光輝度を一定に保つようにするために、有機ＥＬ素子１２Ｒ等のＩ−Ｖ特性の変動に対する補償動作およびトランジスタＴＤｒの閾値電圧Ｖｔｈや移動度μの変動に対する補正動作を組み込んでいる。
【００６５】
図３、表示装置１における各種波形の一例を表したものである。図３には、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｓｓ（＜Ｖｃｃ））が、ゲート線ＷＳＬ１〜ＷＳＬ６に３種類の電圧（Ｖｏｎ、Ｖｏｆｆ１（＜Ｖｏｎ）、Ｖｏｆｆ２（＜Ｖｏｆｆ１））が印加されている様子が示されている。図３からわかるように、表示装置１では、複数の画素行（図３では３行）を一つのグループとして、ドレイン線ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）から各画素１１にグループごとに共通のタイミングでＶｃｃとＶｓｓが印加される。
【００６６】
図４は、表示装置１の一の画素１１に印加される電圧波形の一例を表したものである。具体的には、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｓｓ）が、信号線ＤＴＬに３種類の電圧（Ｖｓｉｇ、Ｖｅｒｓ（＜Ｖｅｌ）、Ｖｏｆｓ（＜Ｖｅｒｓ））が、ゲート線ＷＳＬに３種類の電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）が印加されている様子が示されている。さらに、図４には、ドレイン線ＤＳＬ、信号線ＤＴＬおよびゲート線ＷＳＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。なお、上記したＶｅｌは、有機ＥＬ素子１２Ｒ等の閾値電圧である。
【００６７】
（消光期間）
まず、有機ＥＬ素子１２Ｒ等の消光を行う。具体的には、ドレイン線ＤＳＬの電圧がＶｃｃとなっており、かつ信号線ＤＴＬの電圧がＶｅｒｓとなっている時に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆ１からＶｏｎに上げ（Ｔ１）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲート電圧Ｖｇが下がり始め、保持容量Ｃｓを介したカップリングによりトランジスタＴＤｒのソース電圧Ｖｓも下がり始める。その後、ゲート電圧ＶｇがＶｅｒｓとなり、ソース電圧ＶｓがＶｅｌ＋Ｖｃａ（Ｖｃａは有機ＥＬ素子１２Ｒ等のカソード電圧）となり、有機ＥＬ素子１２Ｒ等が消光したときに書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎから、Ｖｏｆｆ１よりも低いＶｏｆｆ２に下げ、トランジスタＴＤｒのゲートをフローティングにする（Ｔ２）。
【００６８】
（Ｖｔｈ補正準備期間）
次に、Ｖｔｈ補正の準備を行う。具体的には、ゲート線ＷＳＬの電圧がＶｏｆｆ２となっている時に、電源走査回路２４がドレイン線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（Ｔ３）。すると、トランジスタＴＤｒのドレイン線ＤＳＬ側がソースとなってトランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ゲート電圧ＶｇがＶｓｓ＋Ｖｔｈとなったところで、電流Ｉｄｓが止まる。このとき、ソース電圧ＶｓがＶｅｌ＋Ｖｃａ−（Ｖｅｒｓ−（Ｖｓｓ＋Ｖｔｈ）となっており、電位差ＶｇｓがＶｔｈよりも小さくなっている。
【００６９】
続いて、電源走査回路２４がドレイン線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（Ｔ４）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ゲート電圧Ｖｇおよびソース電圧Ｖｓが、トランジスタＴＤｒのゲート−ドレイン間の寄生容量と、保持容量Ｃｓとの容量結合によって上昇する。このとき、電位差Ｖｇｓは依然としてＶｔｈよりも小さくなっている。
【００７０】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、ドレイン線ＤＳＬの電圧がＶｃｃとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆ２からＶｏｎに上げる（Ｔ５）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ゲート電圧Ｖｇおよびソース電圧Ｖｓが、トランジスタＴＤｒのゲート−ドレイン間の寄生容量と、保持容量Ｃｓとの容量結合によって上昇する。ここで、保持容量Ｃｓが有機ＥＬ素子１２Ｒ等の素子容量よりも極めて小さく、ソース電圧Ｖｓの上昇量がゲート電圧Ｖｇの上昇量よりも十分に小さいので、電位差Ｖｇｓが大きくなる。そして、電位差ＶｇｓがＶｔｈよりも大きくなった段階で、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆ１に下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなり、Ｖｔｈの補正が一旦停止する。
【００７１】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、例えば、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶｔｈ補正を行った行（画素）において、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低いので、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００７２】
（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆ１からＶｏｎに上げ（Ｔ５）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴＤｒがカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。その後、水平駆動回路２２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆ１に下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００７３】
なお、このＶｔｈ補正期間において、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなった場合には、Ｖｔｈ補正を終了するが、電位差ＶｇｓがＶｔｈにまで到達しなかった場合には、電位差ＶｇｓがＶｔｈに到達するまで、Ｖｔｈ補正と、Ｖｔｈ補正休止とを繰り返し実行する。
【００７４】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆ１からＶｏｎに上げ（Ｔ７）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲートの電圧がＶｓｉｇとなる。このとき、有機ＥＬ素子１２Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１２Ｒ等はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１２Ｒ等の素子容量に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。
【００７５】
（発光）
最後に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆ１に下げる（Ｔ８）。すると、トランジスタＴＤｒのゲートがフローティングとなり、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１２Ｒ等が所望の輝度で発光する。
【００７６】
本実施の形態の表示装置１では、上記のようにして、各画素１１において画素回路１３がオンオフ制御され、各画素１１の有機ＥＬ素子１２Ｒ等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部１０において画像が表示される。
【００７７】
ところで、図１８に示したような駆動手順によって発光させる場合には、Ｖｔｈ補正期間において、ゲート電圧ＶｇがＶｏｆｓとなっている時に、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを超えるようにするために、Ｖｔｈ補正を開始する前に、トランジスタＴＤｒのゲート電圧Ｖｇを十分に低くしておくことが必要となる。例えば、Ｖｔｈ補正を開始する直前のトランジスタＴＤｒのゲート電圧Ｖｇを＋１Ｖに設定した場合には、Ｖｔｈ補正休止期間において、図１９（Ａ）に示したように、トランジスタＴＷＳが完全にオフする（トランジスタＴＷＳのゲート−ソース間の電位差Ｖｇｓが−３Ｖ程度となる）ようにするために、ゲート線ＷＳＬの電圧Ｖｏｆｆを−２Ｖに設定することが必要となる。このように、Ｖｏｆｆを−２Ｖに設定した場合には、発光期間においても、図１９（Ｂ）に示したように、電位差Ｖｇｓが−３Ｖとなるので、トランジスタＴＷＳを完全にオフすることができる。
【００７８】
ところが、Ｖｔｈ補正準備期間において、図１９（Ｃ）に示したように、トランジスタＴＷＳの電位差Ｖｇｓが＋８Ｖとなるので、トランジスタＴＷＳを完全にオフすることができず、トランジスタＴＷＳのドレイン−ソース間にリーク電流が流れてしまう。その結果、Ｖｔｈ補正を開始する直前のトランジスタＴＤｒのゲート電圧Ｖｇが十分に低くならず、Ｖｔｈ補正期間において、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを下回ってしまうことがある。従って、その場合には、その後の工程で、Ｖｔｈを補正することができなくなってしまうという問題があった。
【００７９】
一方、本実施の形態の表示装置１では、図４に示したように、Ｖｔｈ補正準備期間において、ゲート線ＷＳＬの電圧が、発光期間やＶｔｈ補正休止期間において設定された電圧Ｖｏｆｆ１（図１８ではＶｏｆｆ）よりも低い電圧Ｖｏｆｆ２となっている。これにより、Ｖｔｈ補正準備期間においてゲート線ＷＳＬの電圧がＶｏｆｆ１（図１８ではＶｏｆｆ）となっている場合と比べて、トランジスタＴＷＳのゲート−ソース間の電位差Ｖｇｓを小さくすることができる。
【００８０】
例えば、図５（Ａ）に示したように、Ｖｔｈ補正準備期間において、ゲート線ＷＳＬの電圧Ｖｏｆｆ２を−１３Ｖに設定した場合には、トランジスタＴＷＳの電位差Ｖｇｓが−３Ｖとなるので、トランジスタＴＷＳを完全にオフすることができる。これにより、トランジスタＴＷＳのドレイン−ソース間にリーク電流がほとんど流れなくなるので、Ｖｔｈ補正を開始する直前のトランジスタＴＤｒのゲート電圧Ｖｇが十分に低くなり、Ｖｔｈ補正期間において、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを確実に上回るようになる。その結果、その後の工程で、Ｖｔｈを確実に補正することができるので、有機ＥＬ素子の発光輝度のばらつきがなくなり、画面の一様性（ユニフォーミティ）が損なわれる虞をなくすることができる。
【００８１】
なお、Ｖｔｈ補正休止期間においては、図５（Ｂ）に示したように、ゲート線ＷＳＬの電圧Ｖｏｆｆ１を電圧Ｖｏｆｆ２よりも高い−２Ｖに設定しているので、トランジスタＴＷＳの電位差Ｖｇｓが−３Ｖとなり、トランジスタＴＷＳを完全にオフすることができる。また、Ｖｏｆｆ１を−２Ｖに設定した場合に、発光期間においても、図５（Ｃ）に示したように、電位差Ｖｇｓが−３Ｖとなるので、トランジスタＴＷＳを完全にオフすることができる。
【００８２】
（モジュールおよび適用例）
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００８３】
（モジュール）
上記実施の形態の表示装置１は、例えば、図５に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板２の一辺に、表示部１０を封止する部材（図示せず）から露出した領域２１０を設け、この露出した領域２１０に、タイミング制御回路２１、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００８４】
（適用例１）
図６は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。
【００８５】
（適用例２）
図７は、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置１により構成されている。
【００８６】
（適用例３）
図８は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置１により構成されている。
【００８７】
（適用例４）
図９は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置１により構成されている。
【００８８】
（適用例５）
図１０は、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置１により構成されている。
【００８９】
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００９０】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１３の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１３に追加してもよい。その場合、画素回路１３の変更に応じて、上述した水平駆動回路２２、書き込み走査回路２３、電源走査回路２４のほかに、必要な駆動回路を追加してもよい。
【００９１】
また、上記実施の形態等では、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の駆動を信号保持制御回路２１Ｂが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の一実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１の画素の内部構成の一例を表す構成図である。
【図３】図１の表示装置の動作の一例について説明するための波形図である。
【図４】一の画素における動作の一例について説明するための波形図である。
【図５】トランジスタＴＷＳのリーク電流について説明するための回路図である。
【図６】トランジスタのＩ−Ｖ特性の一例を表す特性図である。
【図７】上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図８】上記実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図９】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１０】適用例３の外観を表す斜視図である。
【図１１】適用例４の外観を表す斜視図である。
【図１２】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１３】従来の表示装置の一例を表す構成図である。
【図１４】図１３の画素の内部構成の一例を表す構成図である。
【図１５】図１３の表示装置の動作の一例について説明するための波形図である。
【図１６】従来の表示装置の他の例を表す構成図である。
【図１７】図１６の表示装置の動作の一例について説明するための波形図である。
【図１８】一の画素における動作の一例について説明するための波形図である。
【図１９】トランジスタＴＷＳのリーク電流について説明するための回路図である。
【符号の説明】
【００９３】
１…表示装置、１０…表示部、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素回路、２０…周辺回路部、２１…タイミング制御回路、２１Ａ…表示信号生成回路、２１Ｂ…表示信号保持制御回路、２２…水平駆動回路、２３…書き込み走査回路、２４…電源走査回路、Ｃｓ…保持容量、ＤＳＬ（ＤＳＬ１，ＤＳＬ２，……）…ドレイン線、ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）…信号線、Ｉｄｓ…電流、ＴＤｒ，ＴＷＳ…トランジスタ、Ｖｇ…ゲート電圧、Ｖｇｓ…電位差、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）…ゲート線。
【図１】
2010014749.tif 000003
【図２】
2010014749.tif 000004
【図３】
2010014749.tif 000005
【図４】
2010014749.tif 000006
【図５】
2010014749.tif 000007
【図６】
2010014749.tif 000008
【図７】
2010014749.tif 000009
【図８】
2010014749.tif 000010
【図９】
2010014749.tif 000011
【図１０】
2010014749.tif 000012
【図１１】
2010014749.tif 000013
【図１２】
2010014749.tif 000014
【図１３】
2010014749.tif 000015
【図１４】
2010014749.tif 000016
【図１５】
2010014749.tif 000017
【図１６】
2010014749.tif 000018
【図１７】
2010014749.tif 000019
【図１８】
2010014749.tif 000020
【図１９】
2010014749.tif 000021
【手続補正書】
【提出日】平成21年4月1日(2009.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行状に配置された複数の第１配線および複数の第２配線と、列状に配置された複数の第３配線と、行列状に配置された複数の発光素子および複数の画素回路とを含む表示部と、
第１電圧、第２電圧および第３電圧（前記第３電圧＞前記第１電圧＞前記第２電圧）を含む選択パルスを前記複数の第１配線に順次印加する第１駆動部と、
前記画素回路に過渡電流を流す電流制御パルスを前記複数の第２配線に順次印加する第２駆動部と、
映像信号に対応する信号電位を含む信号パルスを各第３配線に印加する第３駆動部と
を備え、
前記画素回路は、前記信号パルスをサンプリングする第１トランジスタと、前記発光素子を駆動する第２トランジスタとを含み、
前記第１駆動部は、前記発光素子が消灯している期間内であって、かつ前記第２トランジスタのＶthの補正を開始する前に、前記第２電圧を前記第１配線に印加し、
前記第２駆動部は、前記第１駆動部が前記第２電圧を前記第１配線に印加している時に、前記電流制御パルスを前記第２配線に印加する
表示装置。
【請求項２】
前記第１駆動部は、前記発光素子が発光している期間内と、前記発光素子が消灯している期間のうち前記第２トランジスタのＶthの補正を開始した後であって、かつ前記第２トランジスタのＶthの補正を休止している期間内に、前記第１電圧を前記第１配線に印加する
請求項１に記載の表示装置。
【請求項３】
前記複数の第２配線は、複数の行ごとに１つずつ設けられている
請求項１に記載の表示装置。
【請求項４】
行状に配置された複数の第１配線および複数の第２配線と、列状に配置された複数の第３配線と、行列状に配置された複数の発光素子および複数の画素回路とを含む表示部と、
第１電圧、第２電圧および第３電圧（前記第３電圧＞前記第１電圧＞前記第２電圧）を含む選択パルスを前記複数の第１配線に順次印加する第１駆動部と、
前記画素回路に過渡電流を流す電流制御パルスを前記複数の第２配線に順次印加する第２駆動部と、
映像信号に対応する信号電位を含む信号パルスを各第３配線に印加する第３駆動部と
を備え、
前記画素回路が、映像信号に対応する信号電位を含む信号パルスをサンプリングする第１トランジスタと、前記発光素子を駆動する第２トランジスタとを含む
表示装置において、前記発光素子が消灯している期間内であって、かつ前記第２トランジスタのＶthの補正を開始する前に、前記第１駆動部に前記第２電圧を前記第１配線に印加させ、前記第１駆動部が前記第２電圧を前記第１配線に印加している時に、前記第２駆動部に、前記電流制御パルスを前記第２配線に印加させる
表示装置の駆動方法。
【請求項５】
表示装置を備え、
前記表示装置は、
行状に配置された複数の第１配線および複数の第２配線と、列状に配置された複数の第３配線と、行列状に配置された複数の発光素子および複数の画素回路とを含む表示部と、
第１電圧、第２電圧および第３電圧（前記第３電圧＞前記第１電圧＞前記第２電圧）を含む選択パルスを前記複数の第１配線に順次印加する第１駆動部と、
前記画素回路に過渡電流を流す電流制御パルスを前記複数の第２配線に順次印加する第２駆動部と、
映像信号に対応する信号電位を含む信号パルスを各第３配線に印加する第３駆動部と
を有し、
前記画素回路は、前記信号パルスをサンプリングする第１トランジスタと、前記発光素子を駆動する第２トランジスタとを含み、
前記第１駆動部は、前記発光素子が消灯している期間内であって、かつ前記第２トランジスタのＶthの補正を開始する前に、前記第２電圧を前記第１配線に印加し、
前記第２駆動部は、前記第１駆動部が前記第２電圧を前記第１配線に印加している時に、前記電流制御パルスを前記第２配線に印加する
電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明の表示装置は、行状に配置された複数の第１配線および複数の第２配線と、列状に配置された複数の第３配線と、行列状に配置された複数の発光素子および複数の画素回路とを含む表示部と、第１電圧、第２電圧および第３電圧（第３電圧＞第１電圧＞第２電圧）を含む選択パルスを複数の第１配線に順次印加する第１駆動部と、画素回路に過渡電流を流す電流制御パルスを複数の第２配線に順次印加する第２駆動部と、映像信号に対応する信号電位を含む信号パルスを各第３配線に印加する第３駆動部とを備えたものである。画素回路は、信号パルスをサンプリングする第１トランジスタと、発光素子を駆動する第２トランジスタとを含んで構成されている。第１駆動部は、発光素子が消灯している期間内であって、かつ第２トランジスタのＶthの補正を開始する前に、第２電圧を第１配線に印加するようになっている。第２駆動部は、第１駆動部が第２電圧を第１配線に印加している時に、電流制御パルスを第２配線に印加するようになっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置において、発光素子が消灯している期間内であって、かつ第２トランジスタのＶthの補正を開始する前に、第１駆動部に第２電圧を第１配線に印加させ、第１駆動部が第２電圧を第１配線に印加している時に、第２駆動部に、電流制御パスルを第２配線に印加させるものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
上記駆動方法が用いられる表示装置は、行状に配置された複数の第１配線および複数の第２配線と、列状に配置された複数の第３配線と、行列状に配置された複数の発光素子および複数の画素回路とを含む表示部と、第１電圧、第２電圧および第３電圧（第３電圧＞第１電圧＞第２電圧）を含む選択パルスを複数の第１配線に順次印加する第１駆動部と、画素回路に過渡電流を流す電流制御パスルを複数の第２配線に順次印加する第２駆動部と、映像信号に対応する信号電位を含む信号パルスを各第３配線に印加する第３駆動部とを備えたものである。この表示装置において、画素回路は、映像信号に対応する信号電位を含む信号パルスをサンプリングする第１トランジスタと、発光素子を駆動する第２トランジスタとを含んで構成されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
本発明の表示装置およびその駆動方法ならびに電子機器では、発光素子が消灯している期間内であって、かつ第２トランジスタのＶthの補正を開始する前に、第２電圧が第１配線に印加される。さらに、第２電圧が第１配線に印加されている時に、電流制御パスルが第２配線に印加される。これにより、第１配線の電圧が第１電圧となっている場合と比べて、第１トランジスタのゲート−ソース間の電位差Ｖgsを小さくすることができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、第２トランジスタのＶthの補正を開始する前段階において、第１配線の電圧を第２電圧としたので、第１トランジスタのゲート−ソース間の電位差を小さくすることができる。これにより、第１トランジスタのドレイン−ソース間のリーク電流を小さくすることができるので、例えば、Ｖｔｈ補正・発光ステップ内の最初のＶｔｈ補正において、第２トランジスタのゲート−ソース間の電位差を第２トランジスタの閾値電圧Ｖthよりも十分に大きくすることができる。その結果、Ｖｔｈ補正・発光ステップ内のその後の工程で、Ｖthを確実に補正することができる。