(57)【要約】【課題】出力電圧をより精度よく制御することが可能なボルテージレギュレータを提供する。【解決手段】ボルテージレギュレータは、出力端子と正の第１の電源電圧を出力する第１の電源との間に接続された駆動用トランジスタと、前記出力端子と接地との間に接続され、前記出力端子から出力される出力電圧を分圧した分圧電圧を出力する分圧回路と、前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧との間の電位差に応じた信号を出力するオペアンプと、前記第１の電源電圧よりも低い正の第２の電源電圧を出力する第２の電源と前記接地との間に接続され、制御電極に前記オペアンプの出力が接続された制御用トランジスタと、カレントミラー回路と、を備える。【選択図】図１
2010020699.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧を出力するための出力端子と、
前記出力端子と正の第１の電源電圧を出力する第１の電源との間に接続された駆動用トランジスタと、
前記出力端子と接地との間に接続され、前記出力端子から出力される出力電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧との間の電位差に応じた信号を出力するオペアンプと、
前記第１の電源電圧よりも低い正の第２の電源電圧を出力する第２の電源と前記接地との間に接続され、制御電極に前記オペアンプの出力が接続された制御用トランジスタと、
前記第２の電源と前記制御用トランジスタとの間に接続された第１のカレントミラー用トランジスタと、
前記第２の電源と前記接地との間に接続され、前記第１のカレントミラー用トランジスタに流れる電流をカレントミラーする第２のカレントミラー用トランジスタと、
前記第２のカレントミラー用トランジスタと前記接地との間に接続された第３のカレントミラー用トランジスタと、
前記駆動用トランジスタの制御電極と前記接地との間に接続され、前記第３のカレントミラー用トランジスタに流れる電流をカレントミラーする第４のカレントミラー用トランジスタと、を備える
ことを特徴とするボルテージレギュレータ。
【請求項２】
出力電圧を出力するための出力端子と、
前記出力端子と正の第１の電源電圧を出力する第１の電源との間に接続された駆動用トランジスタと、
前記出力端子と接地との間に接続され、前記出力端子から出力される出力電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧との間の電位差に応じた信号を出力するオペアンプと、
前記第１の電源電圧よりも低い正の第２の電源電圧を出力する第２の電源と前記接地との間に接続され、制御電極に前記オペアンプの出力が接続された制御用トランジスタと、
前記第２の電源と前記制御用トランジスタとの間に接続された第１のカレントミラー用トランジスタと、
前記第２の電源と前記接地との間に接続され、前記第１のカレントミラー用トランジスタに流れる電流をカレントミラーする第２のカレントミラー用トランジスタと、
前記第２のカレントミラー用トランジスタと前記接地との間に接続された第３のカレントミラー用トランジスタと、
前記駆動用トランジスタの制御電極と前記接地との間に接続され、前記第３のカレントミラー用トランジスタに流れる電流をカレントミラーする第４のカレントミラー用トランジスタと、
前記第１のカレントミラー用トランジスタと前記制御用トランジスタとの間の接点を定電位に固定するオフセット補正回路と、備える
ことを特徴とするボルテージレギュレータ。
【請求項３】
前記第３のカレントミラー用トランジスタおよび前記第４のカレントミラー用トランジスタは、ＭＯＳトランジスタである
ことを特徴とする請求項１または２に記載のボルテージレギュレータ。
【請求項４】
前記駆動用トランジスタ、前記第３のカレントミラー用トランジスタ、および、前記第４のカレントミラー用トランジスタは、前記制御用トランジスタ、前記第１のカレントミラー用トランジスタ、および、前記第２のカレントミラー用トランジスタよりも、絶縁耐圧が高い
ことを特徴とする請求項１ないし３の何れかに記載のボルテージレギュレータ。
【請求項５】
前記オペアンプは、前記第２の電源から電圧が供給されていることを特徴とする請求項１ないし４の何れかに記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧動作が要求されるボルテージレギュレータに関するものである。
【背景技術】
【０００２】
従来のボルテージレギュレータには、例えば、出力端子の出力電圧を分圧した分圧電圧を出力する分圧回路と、該分圧電圧と基準電圧との差動増幅を行う差動対と、該差動対の基準電圧が入力されるトランジスタの負荷をなしこのトランジスタに流れる電流に応じた電流を他方の出力端から出力する第１のカレントミラー回路と、該差動対の分圧電圧が入力されるトランジスタの負荷をなしこのトランジスタに流れる電流に応じた電流を他方の出力端から出力する第２のカレントミラー回路と、該第１のカレントミラー回路と該第２のカレントミラー回路の各他方の出力端に接続された第３のカレントミラー回路と、該第２のカレントミラー回路と該第３のカレントミラー回路との接続部の電圧に応じた電流を該出力端子に出力する駆動用トランジスタと、を備えるものがある（例えば、特許文献１参照。）。  
この従来のボルテージレギュレータの該駆動用トランジスタは、電源と該出力端子との間に接続されている。さらに、この駆動用トランジスタを制御するための該差動対、各ミラー回路は、該電源から電圧が供給されている。
【０００３】
すなわち、上記従来のボルテージレギュレータは、出力電圧を出力するための系と、出力電圧を検出し該駆動用トランジスタを制御するための系とは、１つの電源から電圧が供給されている。
【０００４】
したがって、上記従来のボルテージレギュレータは、該電源の電源電圧が変動した場合、該駆動用トランジスタを制御するための系が所望の動作をすることができず、出力電圧を精度よく制御することができないという問題がある。
【特許文献１】特開２００２−２５８９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、出力電圧をより精度よく制御することが可能なボルテージレギュレータを提供することを目的とする。  
【課題を解決するための手段】
【０００６】
本発明の一態様に係る実施例に従ったボルテージレギュレータは、
出力電圧を出力するための出力端子と、
前記出力端子と正の第１の電源電圧を出力する第１の電源との間に接続された駆動用トランジスタと、
前記出力端子と接地との間に接続され、前記出力端子から出力される出力電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧との間の電位差に応じた信号を出力するオペアンプと、
前記第１の電源電圧よりも低い正の第２の電源電圧を出力する第２の電源と前記接地との間に接続され、制御電極に前記オペアンプの出力が接続された制御用トランジスタと、
前記第２の電源と前記制御用トランジスタとの間に接続された第１のカレントミラー用トランジスタと、
前記第２の電源と前記接地との間に接続され、前記第１のカレントミラー用トランジスタに流れる電流をカレントミラーする第２のカレントミラー用トランジスタと、
前記第２のカレントミラー用トランジスタと前記接地との間に接続された第３のカレントミラー用トランジスタと、
前記駆動用トランジスタの制御電極と前記接地との間に接続され、前記第３のカレントミラー用トランジスタに流れる電流をカレントミラーする第４のカレントミラー用トランジスタと、を備えることを特徴とする。
【０００７】
本発明の他の態様に係る実施例に従ったボルテージレギュレータは、
出力電圧を出力するための出力端子と、
前記出力端子と正の第１の電源電圧を出力する第１の電源との間に接続された駆動用トランジスタと、
前記出力端子と接地との間に接続され、前記出力端子から出力される出力電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧との間の電位差に応じた信号を出力するオペアンプと、
前記第１の電源電圧よりも低い正の第２の電源電圧を出力する第２の電源と前記接地との間に接続され、制御電極に前記オペアンプの出力が接続された制御用トランジスタと、
前記第２の電源と前記制御用トランジスタとの間に接続された第１のカレントミラー用トランジスタと、
前記第２の電源と前記接地との間に接続され、前記第１のカレントミラー用トランジスタに流れる電流をカレントミラーする第２のカレントミラー用トランジスタと、
前記第２のカレントミラー用トランジスタと前記接地との間に接続された第３のカレントミラー用トランジスタと、
前記駆動用トランジスタの制御電極と前記接地との間に接続され、前記第３のカレントミラー用トランジスタに流れる電流をカレントミラーする第４のカレントミラー用トランジスタと、
前記第１のカレントミラー用トランジスタと前記制御用トランジスタとの間の接点を定電位に固定するオフセット補正回路と、備えることを特徴とする。
【発明の効果】
【０００８】
本発明のボルテージレギュレータによれば、出力電圧をより精度よく制御することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００１０】
図１は、本発明の一態様である実施例１に係るボルテージレギュレータ１００の構成の一例を示す回路図である。
【００１１】
図１に示すように、ボルテージレギュレータ１００は、出力端子１と、駆動用トランジスタ３と、分圧回路４と、オペアンプ５と、基準電圧生成回路６と、制御用トランジスタ８と、第１のカレントミラー用トランジスタ９と、第２のカレントミラー用トランジスタ１０と、第３のカレントミラー用トランジスタ１１と、第４のカレントミラー用トランジスタ１２と、オフセット補正回路１３と、を備える。
【００１２】
出力端子１は、出力電圧Ｖｏｕｔを出力するようになっている。
【００１３】
駆動用トランジスタ３は、出力端子１と正の第１の電源電圧Ｖｃｃ１が印加される第１の電源２との間に接続されたｐＭＯＳトランジスタである。なお、この駆動用トランジスタ３は、ＰＮＰ型バイポーラトランジスタであってもよい。
【００１４】
分圧回路４は、出力端子１と接地との間に接続されている。この分圧回路４は、出力端子１から出力される出力電圧Ｖｏｕｔを、例えば、抵抗分割により分圧した分圧電圧Ｖｄを出力するようになっている。
【００１５】
オペアンプ５は、分圧電圧Ｖｄが非反転入力端子に入力され、基準電圧Ｖｒｅｆが反転入力端子に入力されている。このオペアンプ５は、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとの間の電位差に応じた信号を出力するようになっている。このオペアンプ５は、第２の電源７から電圧が供給されている。なお、基準電圧Ｖｒｅｆは、基準電圧回路６により生成される。
【００１６】
制御用トランジスタ８は、第１の電源電圧Ｖｃｃ１よりも低い正の第２の電源電圧Ｖｃｃ２を出力する第２の電源７と接地との間に接続されている。この制御用トランジスタ８は、ここでは、制御電極であるゲートにオペアンプ５の出力が接続されたｐＭＯＳトランジスタである。なお、この制御用トランジスタ８は、制御電極であるベースにオペアンプ５の出力が接続されたＰＮＰ型バイポーラトランジスタであってもよい。
【００１７】
なお、上述のように、第１の電源２と第２の電源７とは、別々の電源である。したがって、第１の電源電圧Ｖｃｃ１の変動が、第２の電源電圧Ｖｃｃ２に影響しないようになっている。
【００１８】
第１のカレントミラー用トランジスタ９は、第２の電源７と制御用トランジスタ８との間に接続されたＰＮＰ型バイポーラトランジスタである。なお、この第１のカレントミラー用トランジスタ９は、ＰＭＯＳトランジスタであってもよい。
【００１９】
なお、第２の電源７とこの第１のカレントミラー用トランジスタ９との間には、抵抗１４が接続されている。
【００２０】
第２のカレントミラー用トランジスタ１０は、第２の電源７と接地との間に接続されたＰＮＰ型バイポーラトランジスタである。この第２のカレントミラー用トランジスタ１０のベースは、第１のカレントミラー用トランジスタ９のベースに接続されている。なお、この第２のカレントミラー用トランジスタ１０は、ＰＭＯＳトランジスタであってもよい。
【００２１】
なお、第２の電源７とこの第２のカレントミラー用トランジスタ１０との間には、抵抗１８が接続されている。
【００２２】
ここで、第２の電源７と接地との間に、抵抗１７と、抵抗２２と、バイポーラトランジスタ２３とが直列に接続されている。そして、第１のカレントミラー用トランジスタ９のベースとコレクタとは、抵抗２２とバイポーラトランジスタ２３とを介して、電気的に接続されている。
【００２３】
このように、第１のカレントミラー用トランジスタ９と第２のカレントミラー用トランジスタ１０とは、カレントミラー接続されている。すなわち、第２のカレントミラー用トランジスタ１０は、第１のカレントミラー用トランジスタ９に流れる電流をカレントミラーするようになっている。
【００２４】
なお、バイポーラトランジスタ２３は、第１のカレントミラー用トランジスタ９のベースに抵抗２２を介してエミッタが接続され、第１のカレントミラー用トランジスタ９のコレクタにベースが接続されている。これにより、第１のカレントミラー用トランジスタ９の定電流と、第２のカレントミラー用トランジスタ１０の定電流の誤差を小さくすることができる。
【００２５】
また、図１に示すように、第３のカレントミラー用トランジスタ１１は、第２のカレントミラー用トランジスタ１０と接地との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである。この第３のカレントミラー用トランジスタ１１は、ＮＰＮ型バイポーラトランジスタであってもよい。
【００２６】
第４のカレントミラー用トランジスタ１２は、駆動用トランジスタ３のゲートと接地との間に接続されたｎＭＯＳトランジスタである。この第４のカレントミラー用トランジスタ１２のゲートは、第３のカレントミラー用トランジスタ１１のゲートに接続されている。
【００２７】
このように、第３のカレントミラー用トランジスタ１１と第４のカレントミラー用トランジスタ１２とは、カレントミラー接続されている。すなわち、第４のカレントミラー用トランジスタ１２は、第３のカレントミラー用トランジスタに流れる電流をカレントミラーするようになっている。
【００２８】
なお、第３、第４のカレントミラー用トランジスタ１１、１２は、駆動用トランジスタ３のゲート電圧をより低くすることを考慮すると、ＭＯＳトランジスタの方が好ましい。
【００２９】
これらの第１ないし第４のカレントミラー用トランジスタ９〜１２により、カレントミラー回路２０が構成される。
【００３０】
オフセット補正回路１３は、第１のカレントミラー用トランジスタ９と制御用トランジスタ８との間の接点２１を定電位に固定するようになっている。
【００３１】
このオフセット補正回路１３は、ｎＭＯＳトランジスタ１３ａと、ツェナーダイオード １３ｂと、ｎＭＯＳトランジスタ１３ｃと、ＮＰＮ型バイポーラトランジスタ１３ｄと、ｎＭＯＳトランジスタ１３ｅと、を有する。
【００３２】
ｎＭＯＳトランジスタ１３ａのゲートにはダイオード１３ｂのカソードが接続され、ｎＭＯＳトランジスタ１３ａのソースにはダイオード１３ｂのアノードが接続されている。これにより、ｎＭＯＳトランジスタ１３ａのゲート絶縁耐圧が向上するようになっている。
【００３３】
また、第２の電源７と接地との間で、抵抗１５、電流源１６、ダイオード接続されたｎＭＯＳトランジスタ１３ｃ、ダイオード接続されたＮＰＮ型バイポーラトランジスタ１３ｄ、ダイオード接続されたｐＭＯＳトランジスタ１３ｅが直列に接続されている。ｎＭＯＳトランジスタ１３ｃのゲートは、ｎＭＯＳトランジスタ１３ａのゲートに接続されている。
【００３４】
例えば、ｎＭＯＳトランジスタ１３ａのサイズがｎＭＯＳトランジスタ１３ｃのサイズと等しく設定され、ｐＭＯＳトランジスタ１３ｅのサイズがｐＭＯＳトランジスタ８のサイズと等しく設定されている場合、接点２１の電圧はＮＰＮ型バイポーラトランジスタ１３ｄのコレクタの電圧とほぼ等しい電圧となる。
【００３５】
なお、駆動用トランジスタ３、第３のカレントミラー用トランジスタ１１、および、第４のカレントミラー用トランジスタ１２は、制御用トランジスタ８、第１のカレントミラー用トランジスタ９、および、第２のカレントミラー用トランジスタ１０よりも、絶縁耐圧が高く設定されている。
【００３６】
これにより、既述のように第１の電圧ＶＣＣ１が第２の電圧ＶＣＣ２よりも高く設定されていても、各トランジスタは所望の動作をすることができる。すなわち、ボルテージレギュレータ１００は、既述のように第１の電圧ＶＣＣ１が第２の電圧ＶＣＣ２よりも高く設定されていても、所望の動作をすることができる。
【００３７】
ここで、以上のような構成を有するボルテージレギュレータ１００の動作の一例について説明する。
【００３８】
ボルテージレギュレータ１００のオペアンプ５は、分圧回路４が出力する分圧電圧Ｖｄと基準電圧Ｖｒｅｆとに基づいて、制御用トランジスタ８に流れる電流Ｉ１を制御する。この電流Ｉ１に応じた電流Ｉ２が、第１、第２のカレントミラー用トランジスタ９、１０により、第３のカレントミラー用トランジスタ１１に流れる。そして、この電流Ｉ２に応じた電圧が、第３、第４のカレントミラー用トランジスタ１１、１２により、駆動用トランジスタ３のゲートに印加される。
【００３９】
例えば、出力電圧Ｖｏｕｔが所望値よりも高くなった場合（分圧電圧Ｖｄが基準電圧Ｖｒｅｆよりも高い場合）、オペアンプ５は制御用トランジスタ８に流れる電流Ｉ１が減少するように信号を出力する。これにより、ミラー電流Ｉ２が減少し、駆動用トランジスタ３のゲートに印加される電圧が上昇する。これにより、駆動用トランジスタ３に流れる電流が制限され、結果として、出力電圧Ｖｏｕｔが低下する。
【００４０】
一方、出力電圧Ｖｏｕｔが所望値よりも低くなった場合（分圧電圧Ｖｄが基準電圧Ｖｒｅｆよりも低い場合）、オペアンプ５は制御用トランジスタ８に流れる電流Ｉ１を増加するように信号を出力する。これにより、ミラー電流Ｉ２が増加され、駆動用トランジスタ３のゲートに印加される電圧が低下する。これにより、駆動用トランジスタ３に流れる電流が増加し、結果として、出力電圧Ｖｏｕｔが上昇する。
【００４１】
すなわち、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとが等しくなるように、オペアンプ５の出力信号に基づいて、駆動用トランジスタ３が制御される。これにより、ボルテージレギュレータ１００は、所定の出力電圧Ｖｏｕｔを出力端子１から出力する。
【００４２】
なお、ボルテージレギュレータ１００の出力電圧Ｖｏｕｔは、例えば、分圧回路４の分圧比、または基準電圧Ｖｒｅｆを変更することにより、所望の値に変更することができる。
【００４３】
ここで、例えば、駆動用トランジスタ３のしきい値電圧が高い（例えば、５Ｖ程度）場合で、かつ第１の電源電圧Ｖｃｃ１が低くなった場合(例えば５．５Ｖ〜６Ｖ)でも駆動用トランジスタ３のゲート電圧が低下する。しかし、ボルテージレギュレータ１００は、カレントミラー回路２０により、駆動用トランジスタ３のゲートに印加される電圧を低く設定することができる。
【００４４】
したがって、ボルテージレギュレータ１００は、第１の電源電圧Ｖｃｃ１が低い領域でも、所望の動作をすることができる。すなわち、第１の電源電圧Ｖｃｃ１が低い領域でも、所望の出力電圧Ｖｏｕｔを確保することが可能となる。
【００４５】
また、既述のように、ボルテージレギュレータ１００の駆動用トランジスタ３は、第１の電源２と出力端子１との間に接続されている。さらに、この駆動用トランジスタ３を制御するためのオペアンプ５、カレントミラー回路２０は、第２の電源７から電圧が供給されている。
【００４６】
すなわち、ボルテージレギュレータ１００は、出力電圧Ｖｏｕｔを出力するための系と、出力電圧Ｖｏｕｔを検出し駆動用トランジスタ３を制御するための系とは、異なる２つの電源から電圧が供給されている。
【００４７】
したがって、ボルテージレギュレータ１００は、第１の電源２の第１の電源電圧Ｖｃｃ１が変動した場合でも、駆動用トランジスタ３を制御するための系が所望の動作をすることができる。これにより、ボルテージレギュレータ１００は、既述の従来のボルテージレギュレータと比較して、出力電圧をより精度よく制御することができる。
【００４８】
以上のように、本実施例に係るボルテージレギュレータによれば、出力電圧をより精度よく制御することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一態様である実施例１に係るボルテージレギュレータ１００の構成の一例を示す回路図である。
【符号の説明】
【００５０】
１  出力端子
２  第１の電源
３  駆動用トランジスタ
４  分圧回路
５  オペアンプ
６  基準電圧回路
７  第２の電源
８  制御用トランジスタ
９  第１のカレントミラー用トランジスタ
１０  第２のカレントミラー用トランジスタ
１１  第３のカレントミラー用トランジスタ
１２  第４のカレントミラー用トランジスタ
１３  オフセット補正回路
１３ａ、１３ｃ  ｎＭＯＳトランジスタ
１３ｂ  ツェナーダイオード
１３ｄ  ＮＰＮ型バイポーラトランジスタ
１３ｅ  ｐＭＯＳトランジスタ
１４、１５、１７、１８、１９、２２  抵抗
１６  電流源
２０  カレントミラー回路
２１  接点
２３  ＰＮＰ型バイポーラトランジスタ
１００  ボルテージレギュレータ
【図１】
2010020699.tif 000003