(57)【要約】【課題】記憶データの読み出しを制限しつつも、未読のデータの破壊（上書き）を防止する。【解決手段】データが記憶された複数のメモリセル（ＭＣ０−ｎ)と、フラグ用のメモリセル（ＭＣＦ）とを有する強誘電体記憶装置の駆動方法であって、複数のメモリセルへの書き込みに際し、複数のメモリセルおよびフラグ用のメモリセルの読み出しを行う工程（Ｓ１）と、フラグ用のメモリセルのからの読み出しデータが所定のデータ〔”０”〕であるか否かを判断する工程（Ｓ２）と、読み出しデータが所定のデータである場合には、前記複数のメモリセルに、書き込みデータを上書きし、フラグ用のメモリセルに所定のデータの逆データを書き込む工程（Ｓ３）と、読み出しデータが逆データ〔”１”〕である場合には、複数のメモリセルから読み出されたデータを再書き込みし、フラグ用のメモリセルに逆データを書き込む工程（Ｓ４）と、を有する。【選択図】図２
2010020838.tif 000002
【特許請求の範囲】
【請求項１】
データが記憶された複数のメモリセルと、フラグ用のメモリセルとを有する強誘電体記憶装置の駆動方法であって、
前記複数のメモリセルへの書き込みに際し、
前記複数のメモリセルおよび前記フラグ用のメモリセルの読み出しを行う工程と、
前記フラグ用のメモリセルのからの読み出しデータが所定のデータであるか否かを判断する工程と、
前記読み出しデータが前記所定のデータである場合には、前記複数のメモリセルに、書き込みデータを上書きし、フラグ用のメモリセルに前記所定のデータの逆データを書き込む工程と、
前記読み出しデータが前記逆データである場合には、前記複数のメモリセルから読み出されたデータを再書き込みし、フラグ用のメモリセルに前記逆データを書き込む工程と、
を有することを特徴とする強誘電体記憶装置の駆動方法。
【請求項２】
前記強誘電体記憶装置は、前記フラグ用のメモリセルに記憶されたデータが、前記所定のデータか逆データかを出力するることを特徴とする請求項１記載の強誘電体記憶装置の駆動方法。
【請求項３】
前記複数のメモリセルへの読み出しに際し、
前記複数のメモリセルおよび前記フラグ用のメモリセルの読み出しを行う工程と、
前記複数のメモリセルに、前記複数のメモリセルから読み出されたデータと無関係なデータを書き込み、前記フラグ用のメモリセルに前記所定のデータを書き込む工程と、
を有することを特徴とする請求項１又は２記載の強誘電体記憶装置の駆動方法。
【請求項４】
複数のメモリセルと、フラグ用のメモリセルとを有し、
前記フラグ用のメモリセルには、
前記複数のメモリセルに記憶されたデータが未読の場合には、所定のデータの逆データが、既読の場合には、前記所定のデータが記憶されていることを特徴とする強誘電体記憶装置。
【請求項５】
前記複数のメモリセルには、
前記複数のメモリセルへの書き込みの際に、前記フラグ用のメモリセルからの読み出しデータに基づき書き込まれたデータが記憶されていることを特徴とする請求項４記載の強誘電体記憶装置。
【請求項６】
前記フラグ用のメモリセルからの読み出しデータに基づき書き込まれたデータは、
前記フラグ用のメモリセルのからの読み出しデータが前記所定のデータである場合に書き込まれた新規なデータであるか、
前記フラグ用のメモリセルのからの読み出しデータが前記逆データである場合に再書き込みされたデータである
ことを特徴とする請求項５記載の強誘電体記憶装置。
【請求項７】
前記フラグ用のメモリセルのからの読み出しデータが前記所定のデータか否かを出力する出力部を有することを特徴とする請求項６記載の強誘電体記憶装置。
【請求項８】
請求項１乃至３のいずれか一項記載の強誘電体記憶装置の駆動方法により駆動された強誘電体記憶装置、又は、請求項４乃至７のいずれか一項記載の強誘電体記憶装置を有することを特徴とする電子機器。
【請求項９】
前記フラグ用のメモリセルのからの読み出しデータが前記所定のデータか否かを表示する表示部を有することを特徴とする請求項８記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置の駆動方法、特に、読み出しに制限が設けられているデータが記憶される強誘電体記憶装置の駆動方法等に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）は、強誘電体膜の外部から印加した電界によって分極し、外部電界を取り去っても分極が残る（残留分極）特性を利用した記憶装置である。印加する電界の方向を変えることにより、強誘電体の分極方向が変わり、これによってデータを書き換えることができる。
【０００３】
一方、記憶装置には、記憶されるデータの管理において、その読み出し回数が制限されることがある。例えば、記憶されたデータの機密性によっては、一度しか読み出すことができないといった制限を加え情報を管理することが要求される場合がある。
【０００４】
例えば、下記特許文献１においては、メモリに記憶されたデータを一度だけ読み出した後に、自動的にそのデータを消去可能な強誘電体記憶装置等を用いたシステムが開示されている。
【特許文献１】特開２００３−９１９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、上記特許文献１に記載されているような、読み出した情報を即座に消去する機能を備えた記憶装置は、機密書類を運ぶアタッシュケースに例えることができる。記憶装置に格納された情報が機密性の高いものである場合、それを読み出したあとも記憶装置内に当該情報が消されずに残っているという状況は、機密書類を取り出した後もアタッシュケース内に機密書類のコピーが残るということに相当する。これは情報漏えいの危険性を高め、情報のコントロールを破綻させる原因となりうる。そこで、上記特許文献１に記載のシステムでは、記憶装置に「機密書類を取り出したらアタッシュケース内の機密書類がなくなる」という機能を付加することで、これにより安心して記憶装置に機密書類を運ぶアタッシュケースの役割を担わせている。
【０００６】
しかしながら、強誘電体記憶装置は、その記憶装置としての特性から簡単に情報を書き換えることができる。これは上記例えを用いるならば、アタッシュケースに新しい機密書類を入れると、元々入っていた方の機密書類が消失してしまうということを意味する。
【０００７】
したがって、このような機密情報の消失を防止しつつ機密情報を管理できる方法の検討が望まれる。
【０００８】
そこで、本発明に係る幾つかの態様は、記憶データの読み出しを制限しつつも、未読のデータの破壊（上書き）を防止できる強誘電体記憶装置の駆動方法等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明に係る強誘電体記憶装置の駆動方法は、データが記憶された複数のメモリセルと、フラグ用のメモリセルとを有する強誘電体記憶装置の駆動方法であって、前記複数のメモリセルへの書き込みに際し、前記複数のメモリセルおよび前記フラグ用のメモリセルの読み出しを行う工程と、前記フラグ用のメモリセルのからの読み出しデータが所定のデータであるか否かを判断する工程と、前記読み出しデータが前記所定のデータである場合には、前記複数のメモリセルに、書き込みデータを上書きし、フラグ用のメモリセルに前記所定のデータの逆データを書き込む工程と、前記読み出しデータが前記逆データである場合には、前記複数のメモリセルから読み出されたデータを再書き込みし、フラグ用のメモリセルに前記逆データを書き込む工程と、を有する。
【００１０】
かかる駆動方法によれば、未読のデータの破壊（上書き）を防止できる。
【００１１】
例えば、前記強誘電体記憶装置の駆動方法は、前記フラグ用のメモリセルに記憶されたデータが、前記所定のデータか逆データかを出力する駆動方法としてもよい。かかる駆動方法によれば、出力結果により記憶データの状態を認識することができる。
【００１２】
好ましくは、前記複数のメモリセルへの読み出しに際し、前記複数のメモリセルおよび前記フラグ用のメモリセルの読み出しを行う工程と、前記複数のメモリセルに、前記複数のメモリセルから読み出されたデータと無関係なデータを書き込み、前記フラグ用のメモリセルに前記所定のデータを書き込む工程と、を有する駆動方法としてもよい。かかる駆動方法によれば、記憶データの読み出しを制限しつつも、未読のデータの破壊（上書き）を防止できる。
【００１３】
（２）本発明に係る強誘電体記憶装置は、複数のメモリセルと、フラグ用のメモリセルとを有し、前記フラグ用のメモリセルには、前記複数のメモリセルに記憶されたデータが未読の場合には、所定のデータの逆データが、既読の場合には、所定のデータが記憶されている。前記複数のメモリセルには、前記複数のメモリセルへの書き込みの際に、前記フラグ用のメモリセルからの読み出しデータに基づき書き込まれたデータが記憶されている。前記フラグ用のメモリセルからの読み出しデータに基づき書き込まれたデータは、前記フラグ用のメモリセルのからの読み出しデータが前記所定のデータである場合に書き込まれた新規なデータであるか、前記フラグ用のメモリセルのからの読み出しデータが前記逆データである場合に再書き込みされたデータである。かかる構成によれば、記憶データの読み出しを制限しつつも、未読のデータの破壊（上書き）を防止できる。
【００１４】
例えば、前記強誘電体記憶装置は、前記フラグ用のメモリセルのからの読み出しデータが前記所定のデータか否かを出力する出力部を有する強誘電体記憶装置としてもよい。かかる構成によれば、上記出力により記憶データの状態を認識することができる。
【００１５】
（３）本発明に係る電子機器は、上記強誘電体記憶装置の駆動方法により駆動された強誘電体記憶装置、又は、上記強誘電体記憶装置を有する。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【００１６】
例えば、前記電子機器は、前記フラグ用のメモリセルのからの読み出しデータが前記所定のデータか否かを表示する表示部を有する電子機器としてもよい。かかる構成によれば、表示部により記憶データの状態を認識することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００１８】
＜実施の形態１＞
図１は、本実施の形態の強誘電体記憶装置の構成を示す回路図、図２は、本実施の形態の強誘電体記憶装置の書き込み動作を示すフローチャート、図３は、本実施の形態の強誘電体記憶装置の書き込み動作を示すタイミングチャートである。図４は、本実施の形態の強誘電体記憶装置の読み出し動作を示すフローチャート、図５は、本実施の形態の強誘電体記憶装置の読み出し動作を示すタイミングチャートである。
【００１９】
図１に示すように、強誘電体記憶装置は、メモリセルアレイと、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイは、追って詳細に説明するように、データ記憶領域とフラグ領域とを有する。
【００２０】
メモリセルアレイのデータ記憶領域は、複数のメモリセルＭＣ（ＭＣ０〜ＭＣｎ）よりなり、各メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬ（ＢＬ０〜ＢＬｎ）の交点に配置される。なお、ここでは、１Ｔ１Ｃセルを例示する。なお、図１においては、ワード線ＷＬの延在方向に１行のメモリセルしか表示していないが、メモリセルＭＣが、アレイ状に配置されることは言うまでもない。
【００２１】
この場合、ビット線ＢＬとプレート線ＰＬ間に直列に接続されたトランジスタＭ（Ｍ０〜Ｍｎ）と強誘電体キャパシタＣ（Ｃ０〜Ｃｎ）によって１つのデータが記憶される。また、ワード線ＷＬは、周辺回路を構成するワード線制御部１２０によって制御され、また、プレート線ＰＬは、周辺回路を構成するプレート線制御部１３０によって制御される。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。
【００２２】
ここで、本実施の形態においては、メモリセルアレイ中の１つのメモリセルＭＣＦをフラグ領域として利用している。なお、図１においては、１つのフラグ用のメモリセルＭＣＦしか表示していないが、ビット線ＢＬＦに接続されるメモリセル（メモリセル列）をすべてフラグ用のＭＣＦとして使用してもよい。
【００２３】
上記ビット線制御部１４０は、複数のセンスアンプ（読み出し回路）ＳＡ（ＳＡ０〜ＳＡｎ）および書き込み回路ＷＣ（ＷＣ１〜ＷＣｎ）を有する。センスアンプＳＡは、ビット線ＢＬとＳＡＯＮ線に接続され、ＳＡＯＮ信号によって活性化されビット線ＢＬの電位と参照電位とを比較、増幅し、メモリセルＭＣに記憶されたデータを読み出しデータＲＤ（ＲＤ０〜ＲＤｎ）として出力する。なお、センスアンプＳＡに直接ビット線ＢＬが接続されている必要はなく、これらの間に、スイッチングＭＩＳＦＥＴや各種回路が接続されていてもよい。また、複数のメモリセル列でセンスアンプを共有してもよい。また、上記のように信号線名と信号名とを同じ符号で示す場合がある。
【００２４】
書き込み回路ＷＣは、ビット線ＢＬとＷｒｉｔｅ線に接続され。Ｗｒｉｔｅ信号により活性化され書き込みデータＷＤ（ＷＤ０〜ＷＤｎ）をビット線ＢＬを介してメモリセルＭＣに書き込む。また、書き込み回路ＷＣは、センスアンプＳＡとも接続され、読み出しデータＲＤを再書き込み可能に構成されている。
【００２５】
ここで、上記フラグ用のメモリセルＭＣＦは、ビット線ＢＬＦを介してフラグ用のセンスアンプＳＡＦおよびフラグ用の書き込み回路ＷＦＣと接続され、フラグ用のセンスアンプＳＡＦは、ＳＡＯＮ信号によって活性化されビット線ＢＬＦの電位と参照電位とを比較、増幅し、メモリセルＭＣＦに記憶されたデータ（フラグ）を書き込み回路ＷＣＦに出力する。フラグ用の書き込み回路ＷＣＦは、Ｗｒｉｔｅ信号により活性化され、Ｒｅａｄ信号に基づいた特定のデータをビット線ＢＬを介してフラグ用のメモリセルＭＣＦに書き込む。例えば、Ｒｅａｄ信号が”０”である場合は”１”をフラグ用のメモリセルＭＣＦに書き込み、Ｒｅａｄ信号が”１”である場合は”０”をフラグ用のメモリセルＭＣＦに書き込む。また、フラグ用の書き込み回路ＷＣＦは、Ｒｅａｄ信号に基づきフラグ信号ＲＦを出力する。例えば、Ｒｅａｄ信号が”０”である場合にはメモリセルＭＣＦに記憶されたデータ（フラグ）をフラグ信号ＲＦとして出力し、Ｒｅａｄ信号が”０”である場合には特定のデータ（例えば”０”）をフラグ信号ＲＦとして出力する。
【００２６】
上記フラグ信号線ＲＦは、書き込み回路ＷＣ（ＷＣ１〜ＷＣｎ）に接続され、フラグ信号ＲＦによって、読み出しデータＲＤを再書き込みするか、書き込みデータＷＤを書き込むかを制御する。
【００２７】
即ち、読み出し制限がかかったデータが記憶されたデータ記憶領域のデータが未読である場合には、フラグ用のメモリセルＭＣＦにフラグ”１”を記憶しておき、データが読み出された後は、フラグ用のメモリセルＭＣＦにフラグ”０”を記憶しておくこととし、書き込み信号が入力された場合に、フラグ用のメモリセルＭＣＦのデータを確認し、フラグ”１”の場合は、未読であるため、読み出しデータＲＤを再書き込みし、フラグ”０”の場合は、既読であるため、書き込み（上書き）を許容する。これにより、未読のデータの破壊（上書き）を防止する。
【００２８】
以下、図２および図３を参照しながら、本実施の形態の強誘電体記憶装置の書き込み動作（駆動方法）を詳細に説明する。
【００２９】
図２に示すように、書き込みが開始（Ｓｔａｒｔ）すると、メモリセルＭＣ０〜ＭＣｎおよびフラグ用のメモリセルＭＣＦの読み出しを行う（ステップＳ１）。その結果、メモリセルＭＣＦのからの読み出し信号であるフラグ信号ＲＦが”０”か否かを判断し（ステップＳ２）、”０”である（Ｙｅｓ）の場合には、メモリセルＭＣ０〜ＭＣｎに、新規書き込みデータＷＤ（新規データ、ＷＤ０〜ＷＤｎ）を書き込み（上書きし）、フラグ用のメモリセルＭＣＦに”１”を書き込み（ステップＳ３）、終了（Ｅｎｄ）する。一方、メモリセルＭＣＦのからの読み出し信号であるフラグ信号ＲＦが”１”である（Ｎｏ）の場合には、メモリセルＭＣ０〜ＭＣｎに、読み出しデータＲＤ０〜ＲＤｎを再書き込みし、フラグ用のメモリセルＭＣＦに”１”を書き込み（ステップＳ４）、終了（Ｅｎｄ）する。
【００３０】
図３（Ａ）に示すように、「読み出し後の書き込み」、即ち、上記ステップＳ１、Ｓ２およびＳ３を経る場合、チップセレクト信号（図示せず）に応答して、順次ワード線ＷＬ、プレート線ＰＬおよびＳＡＯＮ信号を立ち上げ、読み出しを開始する［（１）−（３）］。この読み出し動作によりビット線ＢＬ０、ＢＬＦの電位が変化し［（４）、（８）］、ＲＤ０（例えば、”０”データ）、ＲＦが読み出される［（５）、（９）］。ここでＲＦが”０”の場合、書き込みデータＷＤ（ＷＤ０〜ＷＤｎ）をＷｒｉｔｅ信号に基づきビット線ＢＬ０等を介してメモリセルに書き込む［（４）、（６）、（７）］。一方、フラグ用のビット線ＢＬＦを介してフラグ用のメモリセルには、”１”を書き込む［（８）］。これらの間において、Ｒｅａｄ信号は、Ｌレベルである［（１０）］。
【００３１】
また、図３（Ｂ）に示すように、「書き込み後の書き込み」、即ち、上記ステップＳ１、Ｓ２およびＳ４を経る場合、チップセレクト信号（図示せず）に応答して、順次ワード線ＷＬ、プレート線ＰＬおよびＳＡＯＮ信号を立ち上げ、読み出しを開始する［（１）−（３）］。この読み出し動作によりビット線ＢＬ０、ＢＬＦの電位が変化し［（４）、（８）］、ＲＤ０、ＲＦが読み出される［（５）、（９）］。ここでＲＦが”１”の場合、読み出しデータＲＤ０〜ＲＤｎを再書き込み（ＲｅＷｒｉｔｅ）する［（４）、（６）、（７）］。一方、フラグ用のビット線ＢＬＦを介してフラグ用のメモリセルには、”１”を書き込む［（８）］。これらの間において、Ｒｅａｄ信号は、Ｌレベルである［（１０）］。
【００３２】
読み出し動作の際には、図４に示すように、読み出しが開始（Ｓｔａｒｔ）すると、メモリセルＭＣ０〜ＭＣｎの読み出しを行い（ステップＳ２１）、その後、メモリセルＭＣ０〜ＭＣｎのデータを消去するため、ＷＤ０〜ＷＤｎを書き込み、フラグ用のメモリセルＭＣＦに”０”を書き込み（ステップＳ２２）、終了（Ｅｎｄ）する。なお上記データ消去は、例えば、前述のＷＤ０〜ＷＤｎをすべて”０”とした再書き込みにより実現できる。また、ここではメモリセルＭＣ０〜ＭＣｎのデータ消去を”０”書き込みとしたが、読み出したデータＲＤ０〜ＲＤｎと無関係なデータを再書き込みすればよく、”１”書き込みや、ランダムなデータの再書き込みを行うこととしてもよい。
【００３３】
図５に示すように、上記読み出し動作の場合、チップセレクト信号（図示せず）に応答して、Ｒｅａｄ信号が立ち上がり、順次ワード線ＷＬ、プレート線ＰＬおよびＳＡＯＮ信号を立ち上げ、読み出しを開始する［（１０）、（１）−（３）］。この読み出し動作によりビット線ＢＬ０〜ＢＬｎ、ＢＬＦの電位が変化し［（４）、（８）］、ＲＤ０〜ＲＤｎが読み出される［（５）］。なお、ここでＲｅａｄ信号が立ち上がっていることを受けて、ＲＦはＢＬＦの電位にかかわらず”０”とされる［（９）］。ＲＦが”０”のため、読み出したデータＲＤ０〜ＲＤｎと無関係な書き込みデータＷＤ（例えばすべて”０”となっている）をＷｒｉｔｅ信号に基づきビット線ＢＬ０等を介してメモリセルに書き込む［（４）、（６）、（７）］。一方、フラグ用のビット線ＢＬＦを介してフラグ用のメモリセルにも、”０”を書き込む［（８）］。
【００３４】
このように、本実施の形態においては、記憶データの読み出しを制限しつつも、未読のデータの破壊（上書き）を防止することができる。
【００３５】
また、本実施の形態において、フラグ信号ＲＦを強誘電体記憶装置（半導体チップ）外に出力させる構成としてもよい。この場合、本実施の形態の強誘電体記憶装置を組み込んだシステムや電子機器においてフラグ信号ＲＦを活用することができる。例えば、フラグ信号ＲＦとして、未読なのか既読なのか、あるいは書込みが成功したか失敗したかといった情報を、システム（例えばマイコン）が、受け取り、それを元に本実施の形態の強誘電体記憶装置を制御する次のアクションを判断することが出来る。なお、本実施の形態においては、未読の場合のフラグを”１”データとしたが、これに限られるものではなく、未読の場合のフラグを”０”データとしてもよい。
【００３６】
＜実施の形態２＞
上記実施の形態１においては、１Ｔ１Ｃ型のメモリセルを例に説明したが、本発明は２Ｔ２Ｃ型のメモリセルにも適用することができる。
【００３７】
図６は、本実施の形態の強誘電体記憶装置の構成を示す回路図、図７は、本実施の形態の強誘電体記憶装置の書き込み動作を示すフローチャート、図８は、本実施の形態の強誘電体記憶装置の書き込み動作を示すタイミングチャートである。図９は、本実施の形態の強誘電体記憶装置の読み出し動作を示すフローチャート、図１０は、本実施の形態の強誘電体記憶装置の読み出し動作を示すタイミングチャートである。なお、実施の形態１（図１〜図５）の場合と同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００３８】
図６に示すように、２Ｔ２Ｃ型の場合、ビット線ＢＬおよびＸＢＬにそれぞれ接続された２つのトランジスタ（Ｍ０、Ｍ０Ｘ）と２つの強誘電体キャパシタ（Ｃ０、Ｃ０Ｘ）によって１つのデータが記憶される。
【００３９】
書き込みの際には、書き込み回路ＷＣ０により２つの強誘電体キャパシタＣ０、Ｃ０Ｘに相補のデータを書き込み、読み出しの際には、これらのキャパシタから読み出される電荷量をセンスアンプＳＡ０により比較増幅し、強誘電体キャパシタ（Ｃ０、Ｃ０Ｘ）に（”１”、”０”）が記憶されていたか、（”０”、”１”）が記憶されていたかを判定し、出力データＲＤ０（”１”又は”０”）を出力する。なお、２つの強誘電体キャパシタ（Ｃ０、Ｃ０Ｘ）に相補のデータを書き込み、また、読み出す点以外は実施の形態１の１Ｔ１Ｃの場合と同様であるためその詳細な説明を省略する。
【００４０】
したがって、本実施の形態においては、メモリセルアレイ中の一のメモリセルＭＣＦをフラグ領域として利用し、ビット線ＢＬＦおよびＸＢＬＦにそれぞれ接続された２つのトランジスタ（ＭＦ、ＭＦＸ）と２つの強誘電体キャパシタ（ＣＦ、ＣＦＸ）によってフラグが記憶される。
【００４１】
図７に示すように、２Ｔ２Ｃの場合においても、書き込み動作を示すフローチャートは実施の形態１（図２）の場合と同様である。即ち、書き込みが開始（Ｓｔａｒｔ）すると、メモリセルＭＣ０〜ＭＣｎおよびフラグ用のメモリセルＭＣＦの読み出しを行い（ステップＳ１）、メモリセルＭＣＦのからの読み出し信号であるフラグ信号ＲＦが”０”か否かを判断し（ステップＳ２）、”０”である（Ｙｅｓ）の場合には、メモリセルＭＣ０〜ＭＣｎに、書き込みデータＷＤ（ＷＤ０〜ＷＤｎ）を書き込み、フラグ用のメモリセルＭＣＦに”１”を書き込み（ステップＳ３）、終了（Ｅｎｄ）する。一方、メモリセルＭＣＦのからの読み出し信号であるフラグ信号ＲＦが”１”である（Ｎｏ）の場合には、メモリセルＭＣ０〜ＭＣｎに、読み出しデータＲＤ０〜ＲＤｎを再書き込みし、フラグ用のメモリセルＭＣＦに”１”を書き込み（ステップＳ４）、終了（Ｅｎｄ）する。
【００４２】
また、図８に示すように、２Ｔ２Ｃの場合の強誘電体記憶装置の書き込み動作のタイミングチャートも、ビット線ＸＢＬ０、ＸＢＬＦの電位の変化が、それぞれビット線ＢＬ０、ＢＬＦと相補的な動作となる他は、実施の形態１（図３）の場合と同様である。
【００４３】
読み出し動作においても、図９および図１０に示すように、ビット線ＸＢＬ０、ＸＢＬＦの電位の変化が、それぞれビット線ＢＬ０、ＢＬＦと相補的な動作となる他は、実施の形態１（図４、図５）の場合と同様である。
【００４４】
このように、本実施の形態においても、実施の形態１の場合と同様に、記憶データの読み出しを制限しつつも、未読のデータの破壊（上書き）を防止することができる。
【００４５】
また、本実施の形態においても、実施の形態１の場合と同様に、フラグ信号ＲＦを強誘電体記憶装置（半導体チップ）外に出力させる構成としてもよい。
【００４６】
なお、本実施の形態においても、未読の場合のフラグを”１”データとしたが、これに限られるものではなく、未読の場合のフラグを”０”データとしてもよい。
【００４７】
また、上記実施の形態１および２において、センスアンプＳＡおよび書き込み回路ＷＣの内部構成に特に限定はなく、種々のタイプのものを使用可能である。例えば、センスアンプ（読み出し回路）ＳＡについては、上記タイミングチャートと同様の波形が出力される電流ラッチ型の他、ＢＧＳ（ビット線グランドセンス）方式やカレントミラータイプ等、他の読み出し回路を用いてもよい。但し、読み出し回路は入出力が分離したものが好ましい。入出力が一体化された読み出し回路は、通常読み出し後に再書込みが自動的に行われるため、その後、再書き込みデータを破壊する必要が生じ、回路的、制御的にも入出力を個別に制御するものが好ましい。
【００４８】
また、実施の形態１の読み出し動作（図４、図５）において、メモリセルＭＣ０〜ＭＣｎのデータを消去するため、すべてに”０”を書き込んだが、当該書き込み工程を省略してもよい。即ち、強誘電体メモリセルが破壊読出し、即ち、メモリセルの読み出し後には、すべてのメモリセルにおいて”０”データが書き込まれた状態となることを利用し、読み出し動作の高速化を図ることができる。
【００４９】
図１１は、実施の形態１の強誘電体記憶装置の他の読み出し動作を示すフローチャート、図１２は、実施の形態１の強誘電体記憶装置の他の読み出し動作を示すタイミングチャートである。
【００５０】
図１１に示すように、読み出し動作の際には、読み出しが開始（Ｓｔａｒｔ）すると、メモリセルＭＣ０〜ＭＣｎの破壊読み出しを行い（ステップＳ２１）、すべてに”０”を書き込む。この際、フラグ用のメモリセルＭＣＦにも”０”が書き込まれる。この場合、図１２に示すように、Ｗｒｉｔｅ信号は立ち上がらない[（６）]。なお、他の信号の動作波形は実施の形態１（図５）と同様である。
【００５１】
このように、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【００５２】
また、上記実施の形態において説明した強誘電体記憶装置は、各種電子機器に組み込むことができる。電子機器に特に限定はないが、例えば、ＩＣカード、データキャリア媒体、オリジナルデータの移動を前提としたシステムなど各種機器に組み込むことができる。特に、オリジナルの機密データを、コピーを残さない形で移動する器機、すなわち移動中は移動媒体内部にしか機密データが存在しないという状況を実現する器機において有用である。かかる器機において、本発明のその内部の強誘電体記憶装置に情報を読み出さないと上書きできない機能を付加することで、当該機密データの消失事故を防止し、それを保障することが可能となる。
【００５３】
また、上記実施の形態のフラグ信号ＲＦを出力する強誘電体記憶装置が組み込まれた電子機器は、受け取ったフラグ信号ＲＦを電子機器の使用者に示すことが出来る。例えば、未読の場合のフラグである”１”が記憶されている場合には、赤色ランプを点灯させておくなど、未読又は既読の状態を目視で確認できる構成としてもよい。また、書き込み時に、フラグである”０”が記憶されたか否かを、上記表示や音などで確認できる構成としてもよい。例えば、新しいデータの書き込みが成功した場合には、青色ランプを点滅させ、又は、新規データの書き込みが失敗した場合に、エラー音を発生させる等の構成としてもよい。このように、フラグデータによって、表示形態を異ならせる（赤灯と、青灯又は消灯、エラー音と消音）ことで、使用者は強誘電体記憶装置内のデータが未読であるかどうか、また、新規データの書込みが成功したかどうかを知ることができる。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１の強誘電体記憶装置の構成を示す回路図である。
【図２】実施の形態１の強誘電体記憶装置の書き込み動作を示すフローチャートである。
【図３】実施の形態１の強誘電体記憶装置の書き込み動作を示すタイミングチャートである
【図４】実施の形態１の強誘電体記憶装置の読み出し動作を示すフローチャートである。
【図５】実施の形態１の強誘電体記憶装置の読み出し動作を示すタイミングチャートである。
【図６】実施の形態２の強誘電体記憶装置の構成を示す回路図である。
【図７】実施の形態２の強誘電体記憶装置の書き込み動作を示すフローチャートである。
【図８】実施の形態２の強誘電体記憶装置の書き込み動作を示すタイミングチャートである
【図９】実施の形態２の強誘電体記憶装置の読み出し動作を示すフローチャートである。
【図１０】実施の形態２の強誘電体記憶装置の読み出し動作を示すタイミングチャートである。
【図１１】実施の形態１の強誘電体記憶装置の他の読み出し動作を示すフローチャートである。
【図１２】実施の形態１の強誘電体記憶装置の他の読み出し動作を示すタイミングチャートである。
【符号の説明】
【００５５】
１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ、ＢＬＸ、ＢＬ０〜ＢＬｎ…ビット線、ＢＬＦ、ＸＢＬＦ…（フラグ用の）ビット線、ＭＣ０〜ＭＣｎ…メモリセル、ＭＣＦ…フラグ用のメモリセル、Ｍ、Ｍ０〜Ｍｎ、Ｍ０Ｘ、ＭＦ、ＭＦＸ…トランジスタ、Ｃ、Ｃ０〜Ｃｎ、Ｃ０Ｘ、ＣＦ、ＣＦＸ…強誘電体キャパシタ、ＳＡ、ＳＡ０〜ＳＡｎ…センスアンプ、ＳＡＦ…フラグ用のセンスアンプ、ＷＣ、ＷＣ０〜ＷＣｎ…書き込み回路、ＷＣＦ…フラグ用の書き込み回路、ＰＬ…プレート線、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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