(57)【要約】【課題】読み出しマージンが改善された不揮発性半導体メモリ回路を提供する。【解決手段】本発明の不揮発性半導体メモリ回路は、メモリセルアレイ及び外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて分配される電圧を異に調整することによって前記セルデータの電圧を可変させる書き込み制御部を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリセルアレイ；及び
外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて前記入力データを受信するスイッチング素子を互いに異に制御することによって、分配される電圧が変わるように制御してセルデータを提供する検証センスアンプ制御部を備えることを特徴とする不揮発性半導体メモリ回路。
【請求項２】
前記検証センスアンプ制御部は、
前記入力データのレベルに応じて互いに異なる電圧を有するグローバルセンシング電圧を提供する分圧器；及び
前記グローバルセンシング電圧に応答して、前記該当メモリセルに貫通する電流の量を感知し、前記セルデータを提供するセルデータ検出器を備えることを特徴とする請求項1に記載の不揮発性半導体メモリ回路。
【請求項３】
前記分圧器は前記セルデータを出力させる出力ノードを基準に両端に直列に連結した複数のスイッチング素子と複数のインピーダンス素子を備えることを特徴とする請求項２に記載の不揮発性半導体メモリ回路。
【請求項４】
前記分圧器は、前記入力データのレベルに応じてターンオンする前記スイッチング素子が異なるようにして電流経路の抵抗値を互いに異に制御することを特徴とする請求項３に記載の不揮発性半導体メモリ回路。
【請求項５】
前記分圧器は、
前記入力データがセット状態のデータである場合には、前記入力データを電圧分配して第１レベルの前記グローバルセンシング電圧を提供し、
前記入力データがリセット状態のデータである場合には、前記入力データを電圧分配して第２レベルの前記グローバルセンシング電圧を提供することを特徴とする請求項２に記載の不揮発性半導体メモリ回路。
【請求項６】
前記第１レベルの電圧値が前記第２レベルの電圧値より低いことを特徴とする請求項５に記載の不揮発性半導体メモリ回路。
【請求項７】
前記セルデータ検出器は、
前記入力データがセット状態のデータである場合には第２レベルの前記セルデータを提供し、前記入力データがリセット状態のデータである場合には第１レベルの前記セルデータを提供することを特徴とする請求項２に記載の不揮発性半導体メモリ回路。
【請求項８】
前記第１レベルの電圧値が前記第２レベルの電圧値より低いことを特徴とする請求項７に記載の不揮発性半導体メモリ回路。
【請求項９】
相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含むメモリセルアレイ；
該当メモリセルアレイに連結した入出力ラインの電圧から所定電圧を調整して、セルデータとして提供する検証センスアンプ制御部；及び
書き込みモード時、前記該当メモリセルに電流が印加される時に変化する前記セルデータのレベルをセンシングする検証センスアンプを備え、
前記検証センスアンプ制御部の前記所定電圧は外部から提供された入力データのレベルに応じて、電圧分配率が直接調整されることを特徴とする不揮発性半導体メモリ回路。
【請求項１０】
前記検証センスアンプ制御部は、
前記入出力ラインから前記該当メモリセルに貫通する書き込み電流の量を前記入力データのレベルに応じて互いに異に制御することによって前記セルデータの電圧を可変させることを特徴とする請求項９に記載の不揮発性半導体メモリ回路。
【請求項１１】
前記検証センスアンプ制御部は、
前記入力データのレベルに応じて互いに異なる電圧を有するグローバルセンシング電圧を提供する分圧器；及び
前記グローバルセンシング電圧に応答して、前記該当メモリセルに貫通する電流の量を感知し、前記セルデータを提供するセルデータ検出器を備えることを特徴とする請求項１０に記載の不揮発性半導体メモリ回路。
【請求項１２】
前記分圧器は、直列に連結した複数のスイッチング素子と複数のインピーダンス素子を備えることを特徴とする請求項１１に記載の不揮発性半導体メモリ回路。
【請求項１３】
前記分圧器は、前記入力データのレベルに応じて電圧分配に関与する前記スイッチング素子を互いに異に制御することによって、分配される電圧が異なるように制御することを特徴とする請求項１２に記載の不揮発性半導体メモリ回路。
【請求項１４】
前記分圧器は、
前記入力データがセット状態のデータである場合には、前記入力データを電圧分配して第１レベルの前記グローバルセンシング電圧を提供し、
前記入力データがリセット状態のデータである場合には、前記入力データを電圧分配して第２レベルの前記グローバルセンシング電圧を提供することを特徴とする請求項１１に記載の不揮発性半導体メモリ回路。
【請求項１５】
前記第１レベルの電圧値が前記第２レベルの電圧値より低いことを特徴とする請求項１４に記載の不揮発性半導体メモリ回路。
【請求項１６】
前記セルデータ検出器は、
前記グローバルセンシング電圧の大きさに応じて駆動される電流の量が制御されるスイッチング素子を備えることを特徴とする請求項１１に記載の不揮発性半導体メモリ回路。
【請求項１７】
前記セルデータ検出器は、
前記入力データがセット状態のデータである場合には第２レベルの前記セルデータを提供し、前記入力データがリセット状態のデータである場合には第１レベルの前記セルデータを提供することを特徴とする請求項１６に記載の不揮発性半導体メモリ回路。
【請求項１８】
前記第１レベルの電圧値が前記第２レベルの電圧値より低いことを特徴とする請求項１７に記載の不揮発性半導体メモリ回路。
【請求項１９】
前記検証センスアンプは、センシング基準電圧を基準に、前記セルデータをセンシングしてセンシングデータを提供することを特徴とする請求項９に記載の不揮発性半導体メモリ回路。
【請求項２０】
前記入力データと前記センシングデータを比較して、書き込み動作可否を決める比較部をさらに備えることを特徴とする請求項１９に記載の不揮発性半導体メモリ回路。
【請求項２１】
メモリセルアレイ；及び
ターゲットレベルになる外部入力データのレベルに応じて、該当メモリセルアレイに書き込まれたセルデータのセンシング最低電圧とセンシング最高電圧を可変させながら、前記入力データと前記セルデータを比較及び検証する書き込み制御部を備えることを特徴とする不揮発性半導体メモリ回路。
【請求項２２】
前記書き込み制御部は、
前記入力データがセット状態のデータである場合には、前記セルデータの前記センシング最小電圧を既設定値より高くし、
前記入力データがリセット状態のデータである場合には、前記セルデータの前記センシング最高電圧を既設定値より低くすることを特徴とする請求項２１に記載の不揮発性半導体メモリ回路。
【請求項２３】
前記書き込み制御部は、
前記入力データのレベルに応じて生成された分配電圧で前記該当メモリセルアレイに提供される電流の量を異に制御することを特徴とする請求項２１に記載の不揮発性半導体メモリ回路。
【請求項２４】
前記書き込み制御部は、
前記該当メモリセルに電流が印加される時に変化する前記セルデータのレベルをセンシングすることによって、前記入力データと一致するかどうかを検証することを特徴とする請求項２３に記載の不揮発性半導体メモリ回路。
【請求項２５】
メモリセルアレイ；及び
外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて分配される電圧を異に調整することによって前記セルデータの電圧を可変させる書き込み制御部を備えることを特徴とする不揮発性半導体メモリ回路。
【請求項２６】
前記書き込み制御部は、
前記入力データのレベルに応じて前記該当メモリセルに提供される書き込み電流の量を制御し、前記セルデータを提供する検証センスアンプ制御部；及び
前記セルデータ及びセンシング基準電圧を受信して、センシングデータを提供する検証センスアンプを備えることを特徴とする請求項２５に記載の不揮発性半導体メモリ回路。
【請求項２７】
前記検証センスアンプ制御部は、
前記入力データのレベルに応じて分配される電圧の大きさが制御されることによって、互いに異なる電圧を有するグローバルセンシング電圧を提供する分圧器；及び
前記グローバルセンシング電圧に応答して、前記該当メモリセルに提供される電流の量を感知し、前記セルデータとして提供するセルデータ検出器を備えることを特徴とする請求項２６に記載の不揮発性半導体メモリ回路。
【請求項２８】
前記分圧器は、
前記入力データがセット状態のデータである場合には、前記入力データを電圧分配して第１レベルの前記グローバルセンシング電圧を提供し、
前記入力データがリセット状態のデータである場合には、前記入力データを電圧分配して第２レベルの前記グローバルセンシング電圧を提供することを特徴とする請求項２７に記載の不揮発性半導体メモリ回路。
【請求項２９】
前記第１レベルの電圧値が前記第２レベルの電圧値より低いことを特徴とする請求項２８に記載の不揮発性半導体メモリ回路。
【請求項３０】
前記セルデータ検出器は、前記入力データがセット状態のデータである場合には第２レベルの前記セルデータを提供し、前記入力データがリセット状態のデータである場合には第１レベルの前記セルデータを提供することを特徴とする請求項２７に記載の不揮発性半導体メモリ回路。
【請求項３１】
前記第１レベルの電圧値が前記第２レベルの電圧値より低いことを特徴とする請求項３０に記載の不揮発性半導体メモリ回路。
【請求項３２】
前記メモリセルアレイは相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含むことを特徴とする請求項２５に記載の不揮発性半導体メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ回路に関し、より詳しくは読み出しマージンを改善した不揮発性半導体メモリ回路に関する。
【背景技術】
【０００２】
最近、不揮発性メモリ（Ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）として相変化メモリ（以下、ＰＲＡＭという；Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目されている。すなわち、ＰＲＡＭが不揮発性でありながらもランダムにデータアクセスが可能であるという特徴によって、多様な半導体システム及び半導体記憶装置に適用するために研究開発が行われている傾向にある。
【０００３】
ＰＲＡＭの単位セルは、ワードラインに連結した一つのセルトランジスタとビットラインに連結した一つの可変抵抗体（ＧＳＴ）で構成される。可変抵抗体（ＧＳＴ）は可逆的相変化物質（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ）として、カルコゲナイド（Ｇｅ２Ｓｂ２Ｔｅ５）合金という特殊な薄膜物質である。可変抵抗体（ＧＳＴ）は非晶質（ａｍｏｒｐｈｏｕｓ）状態では抵抗が高くなり、結晶（ｃｒｙｓｔａｌ）状態では抵抗が低い電気的特性を有する。そのため、ＰＲＡＭはこのような可変抵抗体（ＧＳＴ）の抵抗差を利用して二つの物理的状態のうち一つにセッティングすることによってメモリセル内にデータを格納できる。
【０００４】
図１は、ＰＲＡＭデータの電圧による分布図を示す。
図１を参照すれば、シングルレベルセル（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）の場合、読み出し時のセンシング電圧、例えば一つの基準電圧（ＶＲＥＦ）を基準に２つの状態のデータに区分することができる。すなわち、基準電圧（ＶＲＥＦ）からデータを読み出すことができれば、これはリセット状態、すなわち「１」のデータといえる。しかし、基準電圧（ＶＲＥＦ）からデータを読み出すことができなければ、これはセット状態、すなわち「０」のデータといえる。これを抵抗の状態で説明すれば、可変抵抗体（ＧＳＴ）の抵抗が高い抵抗状態であれば「１」のデータを、低い抵抗状態であれば「０」のデータといえる。
【０００５】
このようなＰＲＡＭの可変抵抗体（ＧＳＴ）の可逆的な相変化は外部から印加された電気的パルス（ｅｌｅｃｔｒｉｃａｌ  ｐｕｌｓｅ）を通じたジュール加熱（Ｊｕｌｅ  ｈｅａｔｉｎｇ）によってなされる。ＰＲＡＭでの可変抵抗体（ＧＳＴ）の相（ｐｈａｓｅ）を制御する過程を前述したセット／リセット（ｓｅｔ／ｒｅｓｅｔ）といい、電気的パルスを用いて制御する。
【０００６】
このように、可変抵抗体（ＧＳＴ）のパルス電流によって加えられる熱によってデータの状態を制御する時、熱変化が発生すれば可変抵抗体（ＧＳＴ）の抵抗率の変化をもたらす。その結果、各メモリセルの抵抗分布が広い範囲で散布するので、結晶状態と非結晶状態間の読み出しマージン（ｒｅａｄ  ｍａｒｇｉｎ）を減少させる。これにより、ＰＲＡＭセルの信頼性が低下し得る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００９／００９７３３６号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の技術的課題は、読み出しマージンが改善された不揮発性半導体メモリ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の技術的課題を解決するために、一実施形態に係る本発明の不揮発性半導体メモリ回路は、メモリセルアレイ及び外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて前記入力データを受信するスイッチング素子を互いに異に制御することによって、分配される電圧が変わるように制御してセルデータを提供する検証センスアンプ制御部を備える。
【００１０】
本発明の技術的課題を解決するために、他の実施形態に係る本発明の不揮発性半導体メモリ回路は、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含むメモリセルアレイ、該当メモリセルアレイに連結した入出力ラインの電圧から所定電圧を調整して、セルデータとして提供する検証センスアンプ制御部及び書き込みモード時、前記該当メモリセルに電流が印加される時に変化する前記セルデータのレベルをセンシングする検証センスアンプを備え、前記検証センスアンプ制御部の前記所定電圧は外部から提供された入力データのレベルに応じて、電圧分配率が直接調整される。
【００１１】
本発明の技術的課題を解決するために、また他の実施形態に係る本発明の不揮発性半導体メモリ回路は、メモリセルアレイ及びターゲットレベルになる外部入力データのレベルに応じて、該当メモリセルアレイに書き込まれたセルデータのセンシング最低電圧とセンシング最高電圧を可変させながら、前記入力データと前記セルデータを比較及び検証する書き込み制御部を備える。
【００１２】
本発明の技術的課題を解決するために、また他の実施形態に係る本発明の不揮発性半導体メモリ回路は、メモリセルアレイ及び外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて分配される電圧を異に調整することによって前記セルデータの電圧を可変させる書き込み制御部を備える。
【発明の効果】
【００１３】
本発明の一実施形態に係る不揮発性半導体メモリ回路は、データのセット状態及びリセット状態に応じて電流の量が異に制御され、セット状態とリセット状態の間の区間が拡張されて読み出しマージンが改善されることができる。これによって、不揮発性半導体メモリ回路の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】一般的な相変化メモリセルの電圧分布図である
【図２】本発明の一実施形態に係る不揮発性半導体メモリ回路のブロック図である。
【図３】図２に係る検証センスアンプ制御部の回路図である。
【図４】図２〜図３に係る相変化メモリセルの抵抗分布図である。
【発明を実施するための形態】
【００１５】
以下では本発明の一実施形態に係る不揮発性半導体メモリ回路について添付の図面を参照しながら、詳しく説明する。
【００１６】
図２は、本発明の一実施形態に係る不揮発性半導体メモリ回路のブロック図である。
図２を参照すれば、メモリセルアレイ１００、書き込み制御部２００及び読み出し制御部３００を備える。
【００１７】
メモリセルアレイ１００は複数のＰＲＡＭセルを含む。また、それぞれのＰＲＡＭセルはワードライン（図示せず）に連結したスイッチング素子（例えば、ダイオード）とビットライン（図示せず）に連結した一つの可変抵抗体（ＧＳＴ）で構成される。
【００１８】
一方、このようなＰＲＡＭセルをリセット又はセット状態に変化させる書き込み動作の場合、相当に長い時間の間（例えば１００ｎｓ）書き込み電流を印加しなければならないが、同時に複数のビットのセルに印加する場合、その電流の量はかなり大きい。そのため、最近では書き込み時の電流消耗を改善するために、新しい書き込み動作を試みている。例えば、書き込み遂行時に、所定量の書き込み電流（書き込み電圧パルスによる）をメモリセルに提供し、データが書き込まれたかどうかを検証した結果に応じて書き込み電流の量を所定量減らしたり増やす方式を使用する。すなわち、書き込み遂行時に、該当セルのデータを読み出し、書き込みをしようとするデータと同一であるかを検証した後、書き込み電流を提供するのを反復的に遂行するのである。このように、書き込み動作の遂行のために読み出し（ｒｅａｄ）を行う動作を「検証用読み出し（ｖｅｒｉｆｙ  ｒｅａｄ）」と称することにし、本発明では書き込みモードの際に、「検証用読み出し」動作を行う不揮発性半導体メモリ回路を例示することにする。
【００１９】
本発明の一実施形態に係る書き込み制御部２００は、書き込もうとするデータ、すなわち入力データ（ＤＩＮ）に応じて書き込み電流の量を可変させ、ＰＲＡＭセルに提供することによって、ＰＲＡＭセルの抵抗分布を制御することができる。
【００２０】
まず、データ入力バッファ２１０は外部パッド（ＤＱ）から提供されたデータをバッファリングして入力データ（ＤＩＮ）を提供する。
【００２１】
比較部２２０は、入力データ（ＤＩＮ）及びラッチ部２６０の出力信号、すなわちセンスアンプ出力信号（ＳＡＯＵＴ）を比較して、書き込み駆動信号（ＷＤＥＮ）を提供する。ここで、ラッチ部２６０は、検証センスアンプ２５０の出力信号であるセンシングデータ（ＳＯＢ）をラッチする。より具体的に説明すれば、比較部２２０は、メモリセルアレイ１００に書き込まれる入力データ（ＤＩＮ）と検証センスアンプ２５０から読み出されたセンシングデータ（ＳＯＢ）を比較し、書き込みドライバー２３０の駆動可否を決める。すなわち、比較部２２０は、入力データ（ＤＩＮ）とセンシングデータ（ＳＯＢ）のレベルが一致すれば非活性化された書き込み駆動信号（ＷＤＥＮ）を提供し、入力データ（ＤＩＮ）とセンシングデータ（ＳＯＢ）のレベルが一致しなければ活性化した書き込み駆動信号（ＷＤＥＮ）を提供する。
【００２２】
書き込みドライバー２３０は、入力データ（ＤＩＮ）をメモリセルアレイ１００に書き込むように入出力ライン（ＳＩＯ）にロードする。書き込みドライバー２３０は、活性化した書き込み駆動信号（ＷＤＥＮ）に応答して駆動される。書き込みドライバー２３０が非活性化された書き込み駆動信号（ＷＤＥＮ）を受信する場合には駆動されず、この場合、検証センスアンプ制御部２４０及び検証センスアンプ２５０も非活性化される。書き込みドライバー２３０がメモリセルアレイ１００に電流を印加させる方法として、所定電圧を一定に印加する形態であってもよく、所定電圧から順次増加又は減少する形態であってもよいが、このような例示に制限されるものではない。説明の便宜上、書き込みドライバー２３０は、通常の増加型ステップパルスプログラム方式（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ：以下ＩＳＰＰ）で電圧を印加するものを例示する。例えば、書き込みドライバー２３０の電圧パルスステップは０．１Ｖであり得る。
【００２３】
特に、本発明の一実施形態に係る検証センスアンプ制御部２４０は、書き込みドライバー２３０が活性化する間、入力データ（ＤＩＮ）に応じてメモリセルアレイ１００に提供される書き込み電流の量を可変させることによって、セルデータ（ＳＡＩ）のレベルを変化させる。このような検証センスアンプ制御部２４０は、入出力ライン（ＳＩＯ）のデータ、検証用読み出し信号（ＶＦＲＤＥＮ）及び入力データ（ＤＩＮ）を受信してセルデータ（ＳＡＩ）を提供する。検証センスアンプ制御部２４０に関する詳しい説明は後述することにする。
【００２４】
検証センスアンプ２５０は、読み出し時に基準電圧のセンシング基準電圧（ＶＲＥＦ）を利用してセルデータ（ＳＡＩ）の電圧を増幅し、センシングデータ（ＳＯＢ）として提供する。
【００２５】
より具体的には、検証センスアンプ２５０は、該当メモリセルに書き込み電流が印加される際、該当メモリセルに提供される貫通電流に応じて変化する電圧のレベル（すなわち、セルデータ（ＳＡＩ））を感知することによってセンシングデータ（ＳＯＢ）を提供することができる。
【００２６】
ここで、センシング基準電圧（ＶＲＥＦ）とセルデータ（ＳＡＩ）の関係を簡単に説明すれば、センシング基準電圧（ＶＲＥＦ）はリセットデータである場合のセルデータ（ＳＡＩ）より低く設定され、セットデータである場合のセルデータ（ＳＡＩ）よりは高く設定される。それにより、検証センスアンプ２５０は、リセットデータである場合のセルデータ（ＳＡＩ）を増幅して高い電圧レベルのセンシングデータ（ＳＯＢ）を出力し、セットデータである場合のセルデータ（ＳＡＩ）を増幅して低い電圧のセンシングデータ（ＳＯＢ）を出力する。
【００２７】
このような検証センスアンプ２５０は、従来とは異なり検証センスアンプ制御部２４０の出力に応答するため、実際にメモリセルアレイ１００に書き込まれているデータ（例えば、ＳＩＯ電圧レベル）より変化した電圧（ここではＳＡＩ）を増幅して、センシングデータ（ＳＯＢ）として提供することができる。すなわち、ここで、「変化」された電圧における「変化」とは、実際にメモリセルアレイ１００に書き込まれたデータを評価するにおいて激しい条件（ｗｏｒｓｅ  ｃａｓｅ）での変化を意味する。このように、本発明の一実施形態に係る検証センスアンプ２５０は、タイトな条件のセルデータ（ＳＡＩ）を利用するので、より確実なレベルのセンシングデータ（ＳＯＢ）を提供することができる。
【００２８】
一方、読み出し制御部３００は通常の読み出し回路部であって、データセンスアンプ３１０及びデータ出力バッファ３２０を備える。
【００２９】
データセンスアンプ３１０は、読み出し命令によりメモリセルアレイ１００から読み出されて、入出力ライン（ＳＩＯ）にロードされた信号をセンシングして出力データ（ＤＯＵＴ）を提供する。
【００３０】
データ出力バッファ３２０は、出力データ（ＤＯＵＴ）をバッファリングして外部入出力パッド（ＤＱ）に提供する。説明の便宜上、書き込み制御部２００と読み出し制御部３００の入出力ライン（ＳＩＯ）を別途のラインで示したが、一つの共通入出力ラインであり得るのはもちろんである。
【００３１】
このように、通常の不揮発性半導体メモリ回路とは異なり、本発明の一実施形態に係る不揮発性半導体メモリ回路は、入力データ（ＤＩＮ）に応じて検証センスアンプ２５０のセンシング条件をよりタイトに管理することによって、センシングデータ（ＳＯＢ）のセット状態とリセット状態の抵抗分布差を所定区間以上確保できる。それによって、セルの結晶状態と非結晶状態間、又はセット状態とリセット状態の間の読み出しマージンを向上させることができる。
【００３２】
図３は、図２に係る検証センスアンプ制御部２４０の詳細な回路図である。
図３を参照すれば、検証センスアンプ制御部２４０は、分圧器２４２及びセルデータ検出器２４４を備える。
【００３３】
分圧器２４２は、入力データ（ＤＩＮ）のレベルに応じて互いに異なる電圧値のグローバルセンシング電圧（ＶＳＡＩＬＤ）を提供する。すなわち、分圧器２４２は、書き込もうとするソースデータ、すなわち、入力データ（ＤＩＮ）のレベルを反映させた新しい電圧レベルに換算して提供するようにする。例えば、分圧器２４２は、入力データ（ＤＩＮ）のレベルがセット状態のデータである場合には初期にプリチャージされたレベルより低い第１レベルのグローバルセンシング電圧（ＶＳＡＩＬＤ）を、入力データ（ＤＩＮ）のレベルがリセット状態のデータである場合には初期にプリチャージされたレベルより高い第２レベルのグローバルセンシング電圧（ＶＳＡＩＬＤ）を提供する。
【００３４】
このような分圧器２４２は、スイッチング素子としての第１及び第２ＮＭＯＳトランジスタ（ＮＭ１、ＮＭ２）、第１ＰＭＯＳトランジスタ（ＰＭ１）及びインピーダンス素子としての多数の抵抗（Ｒ１−Ｒ４）を備える。このようなインピーダンス素子を備える分圧器２４２は、熱的（ｔｅｍｐｅｒａｔｕｒｅ）変化及びスキュー変動（ｓｋｅｗ  ｖａｒｉａｔｉｏｎ）に鈍感で、より安定した電圧を提供することができる。また、このような分圧器２４２は、各入出力パッド（ＤＱ）ごとに一つずつマッチングされるように備える。したがって、同一の入出力パッド（ＤＱ）に複数のセンスアンプが必要な場合にも共通（ｃｏｍｍｏｎ）で一つの分圧器２４２だけ利用すれば良いため、工程の変動による変化を減少させることができ、追加の面積が必要でないため、面積の効率も高めることができる。
【００３５】
まず、分圧器２４２の出力ノードであるノードｂを基準に両端に直列に連結した第１及び第２抵抗（Ｒ１、Ｒ２）と直列に連結した第３及び第４抵抗（Ｒ３、Ｒ４）が配置される。第１及び第２抵抗（Ｒ１、Ｒ２）はノードａを基準に両端に配置され、第３及び第４抵抗（Ｒ３、Ｒ４）はノードｃを基準に両端に配置される。第１抵抗（Ｒ１）はセンスアンプ供給電源（ＶＰＰＳＡ）と第２抵抗（Ｒ２）の間に備えられる。
【００３６】
第１ＮＭＯＳトランジスタ（ＮＭ１）は、入力データ（ＤＩＮ）を受信するゲート、ノードａに連結したソース及びノードｂに連結したドレインを含む。
【００３７】
第１ＰＭＯＳトランジスタ（ＰＭ１）は、入力データ（ＤＩＮ）を受信するゲート、ノードｃと連結したドレイン及びノードｄに連結したソースを含む。
【００３８】
したがって、ノードａからノードｂの電流経路は、第１ＮＭＯＳトランジスタ（ＮＭ１）のターンオン可否により、インピーダンス素子である第２抵抗（Ｒ２）を経由する経路又はスイッチング素子である第１ＮＭＯＳトランジスタ（ＮＭ１）を経由する経路が選択的に提供される。同様に、ノードｃ及びノードｄの電流経路は、第１ＰＭＯＳトランジスタ（ＰＭ１）のターンオン可否によりインピーダンス素子である第４抵抗（Ｒ４）を経由する経路又はスイッチング素子である第１ＰＭＯＳトランジスタ（ＰＭ１）を経由する経路が選択的に提供される。
【００３９】
一方、第２ＮＭＯＳトランジスタ（ＮＭ２）は、検証用読み出し信号（ＶＦＲＤＥＮ）を受信するゲート、ノードｄと連結したドレイン及び接地電圧（ＶＳＳ）と連結したソースを含む。検証用読み出し信号（ＶＦＲＤＥＮ）はカラムメイン信号（図示せず）に応答して、書き込み動作時に活性化する信号で例示することにし、ここでの検証用読み出し信号（ＶＦＲＤＥＮ）が書き込み動作の間に活性化するイネーブル信号である場合には本発明の目的範囲を満足する。
【００４０】
セルデータ検出器２４４はグローバルセンシング電圧（ＶＳＡＩＬＤ）に応答して、入出力ライン（ＳＩＯ）に流れる電流の量を電圧に変換し、セルデータ（ＳＡＩ）として提供する。特に本発明の一実施形態に係るセルデータ検出器２４４は、グローバルセンシング電圧（ＶＳＡＩＬＤ）のレベルに応じて電流の量を変化させ、これに伴い電圧が変わるセルデータ（ＳＡＩ）を提供することができる。
【００４１】
セルデータ検出器２４４は、第２ＰＭＯＳトランジスタ（ＰＭ２）及び第３ＮＭＯＳトランジスタ（ＮＭ３）を備える。
【００４２】
第２ＰＭＯＳトランジスタ（ＰＭ２）は、グローバルセンシング電圧（ＶＳＡＩＬＤ）を受信するゲート、センスアンプ供給電源（ＶＰＰＳＡ）が印加されるソース及びノードｅと連結したドレインを含む。
【００４３】
第３ＮＭＯＳトランジスタ（ＮＭ３）は、クランプ電圧（ＣＬＭＢＬ）を受信するゲート、ノードｅと連結したドレイン及び入出力ライン（ＳＩＯ）と連結したソースを含む。
【００４４】
ここで、第３ＮＭＯＳトランジスタ（ＮＭ３）は、入出力ライン（ＳＩＯ）と他の回路部（図示せず）との電気的連結を制御するトランジスタである。第３ＮＭＯＳトランジスタ（ＮＭ３）は読み出し時に活性化したクランプ電圧（ＣＬＭＢＬ）を受信してターンオンする。
【００４５】
このような検証センスアンプ制御部２４０の動作を説明する。
【００４６】
まず、検証用読み出し信号（ＶＦＲＤＥＮ）が活性化して、入力データ（ＤＩＮ）のレベルがセット状態のデータ、すなわちローレベルの場合を例示する。
【００４７】
ローレベルの入力データ（ＤＩＮ）を受信すると、第１ＰＭＯＳトランジスタ（ＰＭ１）がターンオンする。このとき、分圧器２４２の電流経路は第１〜第３抵抗（Ｒ１−Ｒ３）及びスイッチング素子の第１ＰＭＯＳトランジスタ（ＰＭ１）を経由する経路である。一般的にスイッチング素子の抵抗は無視できる程度の極めて小さい抵抗であるため、この場合のグローバルセンシング電圧（ＶＳＡＩＬＤ）は第１〜第３抵抗（Ｒ１−Ｒ３）によって分配され、次の数学式１によって算出されることができる。
【数１】
2010250920.tif 000003
【００４８】
初期読み出し動作時のグローバルセンシング電圧（ＶＳＡＩＬＤ）が１．８Ｖである時、ローレベルの入力データ（ＤＩＮ）の場合のグローバルセンシング電圧（ＶＳＡＩＬＤ）はこれよりさらに低い電圧レベルを有するように抵抗値が設定される。それにより、既に設定された値より低いレベルのグローバルセンシング電圧（ＶＳＡＩＬＤ）を受信した第２ＰＭＯＳトランジスタ（ＰＭ２）はさらに多くの書き込み電流を入出力ライン（ＳＩＯ）を通じて供給するようになる。したがって、セルデータ（ＳＡＩ）のレベルは既に設定された値より高くなる。
【００４９】
セット状態の入力データ（ＤＩＮ）の場合は低抵抗状態であるため、書き込もうとするノードの電圧（ＳＡＩ）も共に低くなろうとする傾向がある。言い換えれば、従来はセット状態の入力データ（ＤＩＮ）の場合、実際に書き込まれなければならないデータ範囲より低いレベルで書き込まれる場合が発生することがある。
【００５０】
しかし、本発明の一実施形態では、セット状態の入力データ（ＤＩＮ）の場合にむしろメモリセルアレイ（図２の１００参照）に入力される電流の量を増加させて、セルデータ（ＳＡＩ）のレベルを高めてくれる。
【００５１】
【数２】
2010250920.tif 000004
前記数学式２から分るように、初期に設定された電流の量より書き込み電流の量が増加すればセルデータ（ＳＡＩ）のレベルは増加する。したがって、セットデータが書き込まれる一般的な条件よりセルデータ（ＳＡＩ）のレベルを高く変調させることによって、セットデータの書き込み条件を一層強化することができる。
【００５２】
これとは反対に、検証用読み出し信号（ＶＦＲＤＥＮ）が活性化して、入力データ（ＤＩＮ）のレベルがリセット状態のデータ、すなわちハイレベルの場合を例示する。
【００５３】
まず、ハイレベルの入力データ（ＤＩＮ）を受信すると、第１ＮＭＯＳトランジスタ（ＮＭ１）がターンオンする。このとき、分圧器２４２の電流経路は第１抵抗（Ｒ１）、スイッチング素子である第１ＮＭＯＳトランジスタ（ＮＭ１）及び第３〜第４抵抗（Ｒ３−Ｒ４）を経由する経路である。この場合のグローバルセンシング電圧（ＶＳＡＩＬＤ）は第１及び第３〜第４抵抗（Ｒ１、Ｒ３−Ｒ４）によって分配され、次の数学式３によって算出される。
【数３】
2010250920.tif 000005
【００５４】
数学式１のように、初期読み出し動作時のグローバルセンシング電圧（ＶＳＡＩＬＤ）が１．８Ｖと仮定する場合、ハイレベルの入力データ（ＤＩＮ）の場合のグローバルセンシング電圧（ＶＳＡＩＬＤ）は、既に設定された値よりさらに高い電圧レベルを有するようになる。
【００５５】
それにより、初期より高いレベルのグローバルセンシング電圧（ＶＳＡＩＬＤ）を受信した第２ＰＭＯＳトランジスタ（ＰＭ２）は、さらに少ない量の書き込み電流を入出力ライン（ＳＩＯ）を通じて供給するようになる。したがって、セルデータ（ＳＡＩ）のレベルは初期より低い値を有する。
【００５６】
リセット状態の入力データ（ＤＩＮ）の場合は高抵抗状態であるため、書き込もうとするノードの電圧（ＳＡＩ）も共に高くなろうとする傾向がある。言い換えれば、従来はリセット状態の入力データ（ＤＩＮ）の場合に実際に書き込まれるデータの最小範囲より高いレベルで書き込まれる場合が発生した。
【００５７】
しかし、本発明の一実施形態では、リセット状態の入力データ（ＤＩＮ）の場合にむしろメモリセルアレイ（図２の１００参照）に入力される電流の量を減少させ、セルデータ（ＳＡＩ）のレベルを低くする。それにより、リセットデータが書き込まれる条件よりセルデータ（ＳＡＩ）のレベルを低くすることによってリセットデータの書き込み条件を厳しくできる。
【００５８】
以後、検証センスアンプ（図２の２５０参照）は、一層強化されたレベルのセルデータ（ＳＡＩ）をセンシングしてセンシングデータ（ＳＯＢ）として提供する。検証センスアンプ（図２の２５０参照）が書き込みを行うのに一層良くないレベルを受信してセンシングするということは、言い換えれば、区分しにくい曖昧なレベルのセンシングデータ（ＳＯＢ）を提供するのを防止することを意味する。
【００５９】
従来、ひどい場合には検証センスアンプ（図２の２５０参照）のセンシング基準電圧（ＶＲＥＦ）の非常に近似する範囲で、セットデータとリセットデータが混在されてオーバーラップ区間が発生することもあった。これは一定のセンシング基準電圧（ＶＲＥＦ）でデータを読み出す時、データのセット／リセット状態区分を曖昧にさせてデータの信頼性を低下させた。
【００６０】
ところが、本発明の一実施形態では、検証センスアンプ（図２の２５０参照）のセンシング基準電圧（ＶＲＥＦ）が一定であるが、センシングしようとするセルデータ（ＳＡＩ）のレベルは書き込むのに厳しい（ｓｅｖｅｒｅ）レベルで提供される。
【００６１】
すなわち、書き込み制御部２００では、検証センスアンプ制御部２４０により、ターゲットレベルになる外部入力データのレベルに応じて、該当メモリセルアレイに書き込まれたセルデータのセンシング最低電圧とセンシング最高電圧を可変させ、比較部２２０及び検証センスアンプ２５０によって、前記入力データと前記セルデータを比較及び検証する。
【００６２】
言い換えれば、検証センスアンプ制御部２４０は、入力データ（ＤＩＮ）のレベル（ターゲットレベル）に応じて検証センスアンプ（図２の２５０参照）の入力であるセルデータ（ＳＡＩ）のセンシング最低電圧（ＶＩＬ；Ｉｎｐｕｔ  Ｌｏｗ  Ｖｏｌｔａｇｅ）とセンシング最高電圧（ＶＩＨ；Ｉｎｐｕｔ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ）を変更させるのである。これに伴い、検証センスアンプ（図２の２５０参照）は、入力データ（ＤＩＮ）のレベルに応じて変更されたセルデータ（ＳＡＩ）のセンシング最低電圧（ＶＩＬ）とセンシング最高電圧（ＶＩＨ）を受信するようになる。それにより、検証センスアンプ（図２の２５０参照）は、従来に比べて所定の電圧差を有するセルデータ（ＳＡＩ）を、センシング基準電圧（ＶＲＥＦ）からセンシングするため、その出力のセンシングデータ（ＳＯＢ）のレベルを一層確実に区分することができる。
【００６３】
図４は、図２〜図３に係るデータの抵抗分布図である。
図４を参照すれば、Ｘ軸は抵抗を示し、Ｙ軸はセルの数を示す。
【００６４】
点線で示されたａは従来のセットデータ状態とリセットデータ状態を示す。ａから分かるように、セット状態の抵抗は、低抵抗状態としてベル状（ｂｅｌｌ  ｓｈａｐｅｄ）の正規分布図を有し、リセット状態の抵抗は、高抵抗状態としてベル状の正規分布図を有する。従来技術のセットデータ状態とリセットデータ状態の読み出しマージン（ΔＭ１）を見れば、その区間が狭いため、セットデータとリセットデータの区分が困難なことが分かる。
【００６５】
一方、本発明の一実施形態に係る場合、すなわち、セットデータ及びリセットデータにより書き込まれる条件を一層強化し、反復的に検証してから書き込んだ場合、ｂの実線で示されたセットデータ状態とリセットデータ状態は、従来の場合に比べてその位置が移動したことが分かる。
【００６６】
言い換えれば、セットデータである場合にはより難しく書き込みできる条件にセルデータ（ＳＡＩ）電圧を高め、リセットデータである場合にはより難しく書き込みできる条件にセルデータ（ＳＡＩ）電圧を低くする。したがって、ｂの場合のように、セットデータである場合における最大抵抗値は従来より低く調整され、リセットデータである場合における最小抵抗値は従来より高く調整されることができる。
【００６７】
このように、本発明の一実施形態に係るセットデータ及びリセットデータとの読み出しマージン（ΔＭ２）が従来よりさらに拡張されることが分かる。これによって、本発明の一実施形態によればデータ区分が曖昧になる区間を全面的に防止するように制御することによって信頼性を向上させることができる。
【符号の説明】
【００６８】
１００…メモリセルアレイ
２００…書き込み制御部
２４０…検証センスアンプ制御部
２５０…検証センスアンプ
３００…読み出し制御部
【図１】
2010250920.tif 000006
【図２】
2010250920.tif 000007
【図３】
2010250920.tif 000008
【図４】
2010250920.tif 000009