(57)【要約】【課題】遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供すること。【解決手段】本発明の半導体メモリ装置は、遅延固定ループ３１０と、外部クロック信号に同期化したロック完了情報に応答して基準クロック信号とフィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段３３０と、外部クロック信号に同期化した読み出し命令情報を、基準クロック信号とＤＬＬクロック信号との間の遅延の程度に対応する分だけ遅延させ、遅延測定値及びＣＡＳレイテンシ情報に対応してＤＬＬクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段３５０と、を備える。【選択図】図３
2010020888.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してＤＬＬクロック信号を生成し、当該ＤＬＬクロック信号に実際のクロック／データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、
外部クロック信号に同期化したロック完了情報に応答して前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段と、
前記外部クロック信号に同期化した読み出し命令情報を、前記基準クロック信号と前記ＤＬＬクロック信号との間の遅延の程度に対応する分だけ遅延させ、前記遅延測定値及びＣＡＳレイテンシ情報に対応して前記ＤＬＬクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記遅延及び遅延時間測定手段は、
前記同期化したロック完了情報を、前記遅延制御信号に対応する分だけ遅延させて出力する測定用可変遅延部と、
該測定用可変遅延部の出力信号を、前記ＤＬＬクロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させて出力する測定用遅延レプリカモデル部と、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、カウントクロック信号をカウントした前記遅延測定値を生成する遅延測定値生成部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記遅延測定値生成部は、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、遅延測定モード信号を生成するモード信号生成部と、
前記同期化したロック完了情報及び前記遅延測定モード信号によって定義された期間の間に前記カウントクロック信号をカウントする遅延測定値カウント部と、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記遅延測定モード信号は、前記同期化したロック完了信号に応答してセット状態を維持し、前記遅延レプリカモデル部の出力信号に応答してリセット状態になることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記遅延測定値カウント部は、
前記同期化したロック完了信号及び前記遅延測定モード信号に応答して、活性化信号を生成する活性化信号生成部と、
前記活性化信号に応答して、前記カウントクロック信号をサンプリングしたサンプリングクロック信号を生成するサンプリングクロック生成部と、
前記サンプリングクロック信号に応答してカウントされる前記遅延測定値を出力するカウント部と、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記活性化信号の活性化幅は、前記ロック完了信号及び前記遅延測定モード信号に応答して定義されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記出力イネーブル信号生成手段は、
前記同期化した読み出し命令情報を、前記遅延制御信号に対応する分だけ遅延させて出力するＯＥ用可変遅延部と、
該ＯＥ用可変遅延部の出力信号を前記ＤＬＬクロック信号に同期化させ、前記ＣＡＳレイテンシ情報及び前記遅延測定値に対応して前記最終出力イネーブル信号として出力する出力イネーブル信号出力部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記出力イネーブル信号出力部は、
ノーマルモード時、前記ＯＥ用可変遅延部の出力信号が入力される信号入力部と、
該信号入力部の出力信号を、前記ＤＬＬクロック信号に応答してシフトする複数のシフト部と、
前記ＣＡＳレイテンシ及び前記遅延測定値に応答して、前記複数のシフト部の出力信号のいずれか１つを前記最終出力イネーブル信号として出力する最終出力イネーブル信号出力部と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記ノーマルモードは、前記遅延固定ループのロック動作後、前記読み出し命令情報が活性化されて読み出し動作を行うモードであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記最終出力イネーブル信号出力部は、
前記ＣＡＳレイテンシと前記遅延測定値とを演算して、選択信号を出力する演算部と、
前記選択信号に応答して、前記複数のシフト部の出力信号のいずれか１つを出力する選択出力部と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記最終出力イネーブル信号は、前記読み出し命令情報の活性化前に前記複数のシフト部の出力信号のいずれか１つによって選択され、前記読み出し命令情報に応答して活性化されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記遅延制御信号をサンプリングして、前記測定用可変遅延部と前記ＯＥ用可変遅延部とを制御するためのサンプリング制御信号を生成する制御信号サンプリング手段をさらに備えることを特徴とする請求項２または７に記載の半導体メモリ装置。
【請求項１３】
前記制御信号サンプリング手段は、
前記遅延制御信号をエンコードするエンコード部と、
該エンコード部の出力信号をデコードして、前記サンプリング制御信号を生成するデコード部と、
を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記測定用可変遅延部及び前記ＯＥ用可変遅延部は、前記サンプリング制御信号に対応する単位遅延セルを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
読み出し命令情報及びロック完了情報を外部クロック信号に同期化させ、ノーマルモード及び測定モードに応じて選択的に出力する選択出力手段と、
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してＤＬＬクロック信号を生成し、当該ＤＬＬクロック信号に実際のクロック／データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、
前記選択出力手段の出力信号を、前記基準クロック信号と前記ＤＬＬクロック信号との間の遅延の程度に対応して遅延させて出力する可変遅延手段と、
該可変遅延手段の出力信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定して遅延測定値として出力する遅延時間測定手段と、
前記可変遅延手段の出力信号を前記ＤＬＬクロック信号に同期化させ、前記遅延測定値及びＣＡＳレイテンシ情報に対応して最終出力イネーブル信号として出力する出力イネーブル信号出力手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項１６】
前記ノーマルモードは、前記遅延固定ループのロック動作後、前記読み出し命令情報が活性化されて読み出し動作を行うモードであり、
前記測定モードは、遅延固定ループのロック動作後、前記読み出し命令情報が活性化される前に、前記遅延固定ループで反映される遅延の程度を測定するモードであることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記選択出力手段は、
前記ノーマルモードにおいて、前記読み出し命令情報を外部クロック信号に同期化させて出力する読み出し命令信号同期化部と、
前記測定モードにおいて、前記ロック完了信号を前記外部クロック信号に同期化させて出力するロック完了信号同期化部と、
前記読み出し命令信号同期化部の出力信号または前記ロック完了信号同期化部の出力信号を、前記ノーマルモード及び前記測定モードに応じて出力する多重化部と、
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記ロック完了信号同期化部は、
前記ロック完了信号を前記外部クロック信号に同期化させ、同期化したロック完了信号として出力する同期化部と、
前記同期化したロック完了信号に応答して、予め定められたパルス幅を有する遅延測定パルス信号を生成するパルス信号生成部と、
を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記可変遅延手段は、前記選択出力手段の出力信号を、前記遅延制御信号に対応する分だけ遅延させて出力することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２０】
前記可変遅延手段は、前記ノーマルモード及び測定モードで共有して使用することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２１】
前記遅延時間測定部は、
前記可変遅延手段の出力信号を、前記ＤＬＬクロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させて出力する測定用遅延レプリカモデル部と、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、カウントクロック信号をカウントした前記遅延測定値を生成する遅延測定値生成部と、
を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２２】
前記遅延測定値生成部は、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、遅延測定モード信号を生成するモード信号生成部と、
前記同期化したロック完了情報及び前記遅延測定モード信号によって定義された期間の間に前記カウントクロック信号をカウントする遅延測定値カウント部と、
を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記遅延測定モード信号は、前記同期化したロック完了信号に応答してセット状態を維持し、前記遅延レプリカモデル部の出力信号に応答してリセット状態になることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記遅延測定値カウント部は、
前記同期化したロック完了信号及び前記遅延測定モード信号に応答して、活性化信号を生成する活性化信号生成部と、
前記活性化信号に応答して、前記カウントクロック信号をサンプリングしたサンプリングクロック信号を生成するサンプリングクロック生成部と、
前記サンプリングクロック信号に応答してカウントされる前記遅延測定値を出力するカウント部と、
を備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２５】
前記活性化信号の活性化幅は、前記ロック完了信号及び前記遅延測定モード信号に応答して定義されることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記出力イネーブル信号出力手段は、
前記ノーマルモード時、前記可変遅延手段の出力信号が入力される信号入力部と、
該信号入力部の出力信号を、前記ＤＬＬクロック信号に応答してシフトする複数のシフト部と、
前記ＣＡＳレイテンシ及び前記遅延測定値に応答して、前記複数のシフト部の出力信号のいずれか１つを前記最終出力イネーブル信号として出力する最終出力イネーブル信号出力部と、
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２７】
前記最終出力イネーブル信号出力部は、
前記ＣＡＳレイテンシと前記遅延測定値とを演算して、選択信号を出力する演算部と、
前記選択信号に応答して、前記複数のシフト部の出力信号のいずれか１つを出力する選択出力部と、
を備えることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記最終出力イネーブル信号は、前記読み出し命令情報の活性化前に前記複数のシフト部の出力信号のいずれか１つによって選択され、前記読み出し命令情報に応答して活性化されることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２９】
前記遅延制御信号をサンプリングして、前記可変遅延手段を制御するためのサンプリング制御信号を生成する制御信号サンプリング手段をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項３０】
前記制御信号サンプリング手段は、
前記遅延制御信号をエンコードするエンコード部と、
該エンコード部の出力信号をデコードして、前記サンプリング制御信号を生成するデコード部と、
を備えることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記可変遅延手段は、前記サンプリング制御信号に対応する単位遅延セルを備えることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３２】
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してＤＬＬクロック信号を生成し、当該ＤＬＬクロック信号に実際のクロック／データ経路の遅延を反映した前記フィードバッククロック信号を生成するステップと、
ロック動作後、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定した遅延測定値を生成するステップと、
読み出し命令に応答して、前記遅延測定値及びＣＡＳレイテンシに対応する最終出力イネーブル信号を生成するステップと、
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項３３】
前記遅延測定値を生成するステップは、
前記ロック動作時に活性化されるロック完了信号を、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させるステップと、
前記ロック完了信号及び前記遅延された信号によって定義される活性化期間の間にカウントクロック信号をカウントして前記遅延測定値を出力するステップと、
を含むことを特徴とする請求項３２に記載の半導体メモリ装置の駆動方法。
【請求項３４】
前記最終出力イネーブル信号を生成するステップは、
前記読み出し命令を、前記基準クロック信号と前記ＤＬＬクロック信号との間の遅延の程度だけ遅延させるステップと、
前記遅延された信号を、前記ＤＬＬクロック信号に応答してシフトするステップと、
前記シフトされた信号のうち、前記遅延測定値及び前記ＣＡＳレイテンシに対応する信号を前記最終出力イネーブル信号として選択するステップと、
を含むことを特徴とする請求項３２に記載の半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、外部クロック信号に同期化して印加される読み出し命令を、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシ情報に対応して内部クロック信号に同期化させ、出力イネーブル信号として出力する半導体メモリ装置に関する。
【背景技術】
【０００２】
一般的に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする半導体メモリ装置は、外部クロック信号に応答して外部から読み出し命令が印加され、内部クロック信号に応答して内部に格納されたデータを外部に出力する。すなわち、データを出力する場合、半導体メモリ装置の内部では、外部クロック信号ではない、内部クロック信号を用いてデータを処理する。ここで、読み出し命令は、外部クロック信号に同期化して印加され、データは、内部クロック信号に同期化して出力されるため、半導体メモリ装置内には、外部クロック信号に同期化した読み出し命令を、内部クロック信号に同期化させるための回路を備えなければならない。読み出し命令において、同期化するクロック信号は、外部クロック信号から内部クロック信号に変化し、このような動作を、一般的に、「ドメインクロス（ｄｏｍａｉｎ  ｃｒｏｓｓｉｎｇ）」という。
【０００３】
一方、半導体メモリ装置は、読み出し命令を、外部クロック信号から内部クロック信号にドメインクロスし、かつ、ＣＡＳレイテンシ情報に基づいて出力イネーブル信号を生成する出力イネーブル信号生成回路を備える。出力イネーブル信号は、読み出し命令が印加され、ＣＡＳレイテンシの後に、データが外部クロック信号に対応して出力される動作を保障するための信号で、かつ、ドメインクロスした信号であるため、内部クロック信号に同期化した信号となる。一般的に、ＣＡＳレイテンシは、半導体メモリ装置内に備えられるモードレジスタセット（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ）に格納され、外部クロック信号の１周期を単位時間として読み出し命令が印加され、何番目の外部クロック信号に対応してデータが出力されるのかに関する情報を有する。
【０００４】
一方、半導体メモリ装置内には、内部クロック信号を生成する遅延固定ループ（ＤＬＬ：Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が備えられており、出力イネーブル信号は、遅延固定ループで生成されるＤＬＬクロック信号に同期化する。
【０００５】
図１は、従来の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
【０００６】
同図に示すように、出力イネーブル信号生成回路は、カウンタリセット信号生成部１１０と、初期化部１２０と、ＤＬＬクロックカウント部１３０と、ＯＥ用遅延レプリカモデル部１４０と、外部クロックカウント部１５０と、カウント値ラッチ部１６０と、カウント値比較部１７０とを備えている。
【０００７】
カウンタリセット信号生成部１１０は、リセット信号ＲＳＴｂをＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させ、ＤＬＬクロックカウント部１３０をリセットさせるための第１リセット信号ＲＳＴｂ＿ＤＬＬを生成する。
【０００８】
初期化部１２０は、ＣＡＳレイテンシＣＬに対応する初期カウント値ＩＮＴ＜０：２＞をＤＬＬクロックカウント部１３０に提供する。ここで、初期カウント値ＩＮＴ＜０：２＞は、３ビットのコード信号を一例として挙げている。下記の表１には、ＣＡＳレイテンシＣＬ３からＣＡＳレイテンシＣＬ６に対応して初期化部１２０に設定される初期カウント設定値と、それに対応して初期化部１２０から出力される初期カウント値ＩＮＴ＜０：２＞が示されている。
【０００９】
【表１】
2010020888.tif 000003
【００１０】
参考として、表１におけるＣＡＳレイテンシＣＬと、これに対応する初期カウント設定値、及び初期カウント値ＩＮＴ＜０：２＞は、設計に応じて異なり得る。
【００１１】
ＤＬＬクロックカウント部１３０は、第１リセット信号ＲＳＴｂ＿ＤＬＬに応答してカウント動作を行う。すなわち、第１リセット信号ＲＳＴｂ＿ＤＬＬにより、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して初期カウント値ＩＮＴ＜０：２＞からカウントされるＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞を出力する。例えば、ＣＡＳレイテンシＣＬにより初期カウント値ＩＮＴ＜０：２＞が４に設定されると、ＤＬＬクロックカウント部１３０は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して４からカウントされるＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞を出力する。ここで、ＤＬＬクロックカウント部１３０は、一般的な３ビットカウンタを一例として使用する。
【００１２】
ＯＥ用遅延レプリカモデル部１４０は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬと外部クロック信号ＣＬＫ＿ＥＸＴとの間の遅延の程度をモデル化したものであり、第１リセット信号ＲＳＴｂ＿ＤＬＬを遅延させて第２リセット信号ＲＳＴｂ＿ＥＸＴを出力する。ここで、ＯＥ用遅延レプリカモデル部１４０は、遅延固定ループに備えられるＤＬＬ用遅延レプリカモデル部（図示せず）と類似の構成を有する。
【００１３】
外部クロックカウント部１５０は、第２リセット信号ＲＳＴｂ＿ＥＸＴに応答してカウント動作を行う。すなわち、第２リセット信号ＲＳＴｂ＿ＥＸＴにより、外部クロック信号ＣＬＫ＿ＥＸＴに応答してカウントされる外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞を出力する。外部クロックカウント部１５０は、ＤＬＬクロックカウント部１３０とは異なり、初期カウント値が０にセットされる。つまり、第２リセット信号ＲＳＴｂ＿ＥＸＴが活性化された後、外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞は、外部クロック信号ＣＬＫ＿ＥＸＴに応答して０からカウントされる。ここで、外部クロックカウント部１５０は、ＤＬＬクロックカウント部１３０と同様の一般的な３ビットカウンタを一例として用いる。
【００１４】
カウント値ラッチ部１６０は、読み出し命令信号ＲＤ＿ＥＮに応答して外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞をラッチし、ラッチされた外部クロックカウント値ＬＡＴ＿ＣＮＴ＜０：２＞として出力する。ここで、読み出し命令信号ＲＤ＿ＥＮは、外部クロック信号ＣＬＫ＿ＥＸＴに同期化して印加される読み出し命令に応答して活性化されるパルス信号である。
【００１５】
カウント値比較部１７０は、ＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞と、ラッチされた外部クロックカウント値ＬＡＴ＿ＣＮＴ＜０：２＞とを比較し、２つの値が等しくなった時点で活性化される出力イネーブル信号ＯＥを出力する。ここで、出力イネーブル信号ＯＥは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化した信号であり、外部クロック信号ＣＬＫ＿ＥＸＴに同期化して印加された読み出し命令が、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化した結果物である。つまり、読み出し命令は、外部クロック信号ＣＬＫ＿ＥＸＴからＤＬＬクロック信号ＣＬＫ＿ＤＬＬにドメインクロスして出力イネーブル信号ＯＥになる。このとき、出力イネーブル信号ＯＥには、ＣＡＳレイテンシＣＬが反映されている。
【００１６】
ここで、カウンタリセット信号生成部１１０、初期化部１２０、ＤＬＬクロックカウント部１３０、ＯＥ用遅延レプリカモデル部１４０、外部クロックカウント部１５０、カウント値ラッチ部１６０、及びカウント値比較部１７０の具体的な回路構成はすでに公知であるため、詳細な説明は省略する。
【００１７】
図２は、図１の出力イネーブル信号生成回路の動作タイミングを説明するためのタイミング図である。説明の便宜上、ＣＡＳレイテンシＣＬが４の場合を「ＣＬ４」、ＣＡＳレイテンシＣＬが５の場合を「ＣＬ５」、ＣＡＳレイテンシＣＬが６の場合を「ＣＬ６」とする。
【００１８】
まず、ＣＡＳレイテンシＣＬが４の場合を詳細に説明する。
【００１９】
初期化部１２０の初期カウント値は、表１に基づいて４に設定される。第１リセット信号ＲＳＴｂ＿ＤＬＬが論理ハイに活性化されると、ＤＬＬクロックカウント部１３０は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して初期カウント値の４からカウントされるＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞を出力する。
【００２０】
一方、ＯＥ用遅延レプリカモデル部１４０は、第１リセット信号ＲＳＴｂ＿ＤＬＬに遅延時間Ｄを反映して第２リセット信号ＲＳＴｂ＿ＥＸＴを出力する。第２リセット信号ＲＳＴｂ＿ＥＸＴが論理ハイに活性化されると、外部クロックカウント部１５０は、外部クロック信号ＣＬＫ＿ＥＸＴに応答して０からカウントされる外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞を出力する。
【００２１】
このとき、読み出し命令ＲＤが印加されて読み出し命令信号ＲＤ＿ＥＮが活性化されると、カウント値ラッチ部１６０は、外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞である３を、ラッチされた外部クロックカウント値ＬＡＴ＿ＣＮＴ＜０：２＞として出力する。カウント値比較部１７０は、ＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞と、ラッチされた外部クロックカウント値ＬＡＴ＿ＣＮＴ＜０：２＞とを比較し、２つの値が等しくなった時点、すなわち、ＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞が３になった時点で出力イネーブル信号ＯＥを活性化する。半導体メモリ装置は、このように活性化された出力イネーブル信号ＯＥを有し、外部クロック信号ＣＬＫ＿ＥＸＴの４の時点でデータを出力する。
【００２２】
一方、最近の半導体メモリ装置は、高速化及び低電力化を達成するための方向に発展しつつある。しかし、従来の出力イネーブル信号生成回路は、高速化及び低電力化の面において以下の問題がある。
【００２３】
まず、半導体メモリ装置の動作周波数が高くなるに伴い、ＣＡＳレイテンシＣＬが大きくなるのは必然的である。ＤＬＬクロックカウント部１３０と外部クロックカウント部１５０とを構成するカウンタの場合、ＣＡＳレイテンシＣＬに対応して設計されるため、ＣＡＳレイテンシＣＬが大きくなると、カウンタも大きく設計されなければならない。４ビットカウンタの動作速度が３ビットカウンタより遅いことを考慮すると、ＣＡＳレイテンシＣＬが大きくなるに伴い、カウンタも大きくなり、動作速度も遅くなるという問題が発生する。また、カウント値比較部１７０も、比較するビット数が多くなるほど、速度が遅くなるという問題が発生する。これらの問題は、半導体メモリ装置の高速化を阻害する要因になる。
【００２４】
そして、従来の出力イネーブル信号生成回路は、読み出し命令信号ＲＤ＿ＥＮが活性化された時点で外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞をラッチする構造であるため、ＤＬＬクロックカウント部１３０と外部クロックカウント部１５０とは、少なくとも読み出し命令信号ＲＤ＿ＥＮが活性化されるまでカウント動作を行わなければならない。すなわち、読み出し命令が印加されるまで外部クロック信号ＣＬＫ＿ＥＸＴが入力されるカウンタと、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬが入力されるカウンタとは、カウント動作を行い続けなければならない。これは、読み出し命令が印加されるまで電力消費が発生し続けることを意味し、低電力化を阻害する要因になる。
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、上記の問題を解決するためになされたものであって、その目的は、遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供することにある。
【００２６】
また、本発明の他の目的は、読み出し命令の印加前に、ＣＡＳレイテンシに対応する最終出力イネーブル信号を設定することができる半導体メモリ装置の駆動方法を提供することにある。
【００２７】
さらに、本発明のさらに他の目的は、可変遅延回路を効率的に制御することにより、所望の最終出力イネーブル信号を生成することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２８】
上記の目的を達成するための本発明の一形態に係る半導体メモリ装置は、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してＤＬＬクロック信号を生成し、当該ＤＬＬクロック信号に実際のクロック／データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、外部クロック信号に同期化したロック完了情報に応答して前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段と、前記外部クロック信号に同期化した読み出し命令情報を、前記基準クロック信号と前記ＤＬＬクロック信号との間の遅延の程度に対応する分だけ遅延させ、前記遅延測定値及びＣＡＳレイテンシ情報に対応して前記ＤＬＬクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段と、を備える。
【００２９】
上記の目的を達成するための本発明の他の形態に係る半導体メモリ装置は、読み出し命令情報及びロック完了情報を外部クロック信号に同期化させ、ノーマルモード及び測定モードに応じて選択的に出力する選択出力手段と、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してＤＬＬクロック信号を生成し、当該ＤＬＬクロック信号に実際のクロック／データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、前記選択出力手段の出力信号を、前記基準クロック信号と前記ＤＬＬクロック信号との間の遅延の程度に対応して遅延させて出力する可変遅延手段と、該可変遅延手段の出力信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定して遅延測定値として出力する遅延時間測定手段と、前記可変遅延手段の出力信号を前記ＤＬＬクロック信号に同期化させ、前記遅延測定値及びＣＡＳレイテンシ情報に対応して最終出力イネーブル信号として出力する出力イネーブル信号出力手段と、を備える。
【００３０】
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置の駆動方法は、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してＤＬＬクロック信号を生成し、当該ＤＬＬクロック信号に実際のクロック／データ経路の遅延を反映した前記フィードバッククロック信号を生成するステップと、ロック動作後、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定した遅延測定値を生成するステップと、読み出し命令に応答して、前記遅延測定値及びＣＡＳレイテンシに対応する最終出力イネーブル信号を生成するステップと、を含む。
【００３１】
本発明に係る半導体メモリ装置は、遅延固定ループのロック動作完了時、遅延固定ループで反映される様々な遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる。そして、本発明に係る半導体メモリ装置は、従来とは異なり、読み出し命令の印加前に、ＣＡＳレイテンシに対応する最終出力イネーブル信号を設定することができる。このような本発明に係る半導体メモリ装置は、ＣＡＳレイテンシにより設計の変更が余儀なくされて様々な問題をもたらしていた従来のカウンタ及び比較器を設計しなくても、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる。このため、本発明に係る半導体メモリ装置は、高速化及び低電力化を達成するための発展方向に適し得る。
【００３２】
また、ノーマルモード及び測定モードで用いられる、本発明に係る可変遅延回路を効率的に制御できるように設計可能なため、半導体メモリ装置のチップの大きさを減らすことができる。
【発明の効果】
【００３３】
本発明によれば、遅延固定ループで反映される様々な遅延の程度を測定し、読み出し命令の前に、ＣＡＳレイテンシ情報に対応する出力イネーブル信号の選択が可能なため、読み出し命令の印加前に消費される電力を最小化できるという効果が得られる。
【００３４】
また、本発明によれば、従来のカウンタ及び比較器を設計しなくても、ＣＡＳレイテンシ情報に対応する出力イネーブル信号の生成が可能なため、ＣＡＳレイテンシが大きくなっても高速で動作できるという効果が得られる。
【図面の簡単な説明】
【００３５】
【図１】従来の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
【図２】図１の出力イネーブル信号生成回路の動作タイミングを説明するためのタイミング図である。
【図３】本発明の第１実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【図４Ａ】本発明の概括的な動作を説明するためのタイミング図である。
【図４Ｂ】本発明の概括的な動作を説明するためのタイミング図である。
【図４Ｃ】本発明の概括的な動作を説明するためのタイミング図である。
【図５】本発明の第２実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【図６】図５の選択出力部５１０を説明するための図である。
【図７】図６の読み出し命令信号同期化部６１０の動作タイミングを説明するためのタイミング図である。
【図８】図６のロック完了信号同期化部６３０の動作タイミングを説明するためのタイミング図である。
【図９】図５の遅延測定値生成部５７４を説明するための図である。
【図１０】図９の遅延測定値生成部５７４の動作タイミングを説明するためのタイミング図である。
【図１１】図５の出力イネーブル信号出力部５９０を説明するための図である。
【図１２】図１１の複数のシフト部１１３０の動作タイミングを説明するためのタイミング図である。
【図１３】図５の第２可変遅延部５５０に入力される制御信号に関して説明するためのブロック図である。
【発明を実施するための形態】
【００３６】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
【００３７】
図３は、本発明の第１実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【００３８】
同図に示すように、半導体メモリ装置は、遅延固定ループ３１０と、遅延及び遅延時間測定部３３０と、出力イネーブル信号生成部３５０とを備えることができる。
【００３９】
遅延固定ループ３１０は、基準クロック信号ＣＬＫ＿ＲＥＦを受信して内部クロック信号のＤＬＬクロック信号ＣＬＫ＿ＤＬＬを生成するためのものであり、位相検出部３１２と、ＤＬＬ用可変遅延部３１４と、ＤＬＬ用遅延レプリカモデル部３１６とを備えることができる。ここで、基準クロック信号ＣＬＫ＿ＲＥＦは、外部クロック信号をバッファリングして生成された信号であり得る。本発明に備えられる遅延固定ループ３１０は、一般的な構成であるため、詳細な回路構成は省略する。以下、各構成要素の簡単な動作を説明する。
【００４０】
位相検出部３１２は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相差を検出し、これに対応する遅延制御信号ＣＴＲ＿ＤＬＹを生成することができる。次いで、ＤＬＬ用可変遅延部３１４は、基準クロック信号ＣＬＫ＿ＲＥＦを、遅延制御信号ＣＴＲ＿ＤＬＹに対応する分だけ遅延してＤＬＬクロック信号ＣＬＫ＿ＤＬＬを生成することができる。最後に、ＤＬＬ用遅延レプリカモデル部３１６は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに実際のクロック／データ経路の遅延を反映してフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成することができる。
【００４１】
以下、遅延固定ループ３１０の簡単な動作を説明する。
【００４２】
まず、基準クロック信号ＣＬＫ＿ＲＥＦは、ＤＬＬ用可変遅延部３１４に入力され、最初に設定された基本遅延時間だけ遅延されてＤＬＬクロック信号ＣＬＫ＿ＤＬＬとして出力される。ＤＬＬクロック信号ＣＬＫ＿ＤＬＬは、実際のクロック／データ経路の遅延時間だけ遅延されてフィードバッククロック信号ＣＬＫ＿ＦＥＤとして出力される。位相検出部３１２は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相差を検出するが、フィードバッククロック信号ＣＬＫ＿ＦＥＤが基準クロック信号ＣＬＫ＿ＲＥＦの当該位相より進んでいる場合、それに対応する遅延制御信号ＣＴＲ＿ＤＬＹを生成し、ＤＬＬ用可変遅延部３１４が基準クロック信号ＣＬＫ＿ＲＥＦをさらにもう少し遅延させて出力するように制御することができる。遅延固定ループ３１０は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相が等しくなる時点まで、このような動作を繰り返し行う。一般的に、遅延固定ループ３１０のこのような動作を「ロック動作」といい、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相が等しくなることを「ロック（ｌｏｃｋｉｎｇ）」という。
【００４３】
図示していないが、遅延固定ループ３１０は、ロック後、ロック完了に関する情報を知らせるためのロック完了信号ＤＬＬ＿ＬＯＣを出力し、ロック完了信号ＤＬＬ＿ＬＯＣは、用途に応じて半導体メモリ装置内の様々な回路に入力され得る。
【００４４】
一方、遅延及び遅延時間測定部３３０は、ロック完了信号ＤＬＬ＿ＬＯＣに応答して基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度を測定し、これを遅延測定値ＤＬＹ＿ＭＳ＜０：２＞として出力するためのものであり、ロック完了信号同期化部３３２と、測定用可変遅延部３３４と、測定用遅延レプリカモデル部３３６と、遅延測定値生成部３３８とを備えることができる。遅延及び遅延時間測定部３３０を構成する構成要素の詳細な回路及び回路動作については、第２実施形態で説明する。以下、遅延及び遅延時間測定部３３０の各構成要素について簡単に説明する。
【００４５】
ロック完了信号同期化部３３２は、ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力することができる。
【００４６】
測定用可変遅延部３３４は、ロック完了信号同期化部３３２の出力信号を、基準クロック信号ＣＬＫ＿ＲＥＦとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延の程度に対応する分だけ遅延させるためのものであり、ロック完了信号同期化部３３２の出力信号を、遅延制御信号ＣＴＲ＿ＤＬＹに対応する分だけ遅延させて出力することができる。すなわち、測定用可変遅延部３３４は、ＤＬＬ用可変遅延部３１４と類似の構成を有し得、遅延制御信号ＣＴＲ＿ＤＬＹによって制御されて遅延動作を行うため、ＤＬＬ用可変遅延部３１４と類似の遅延時間を有し得る。
【００４７】
測定用遅延レプリカモデル部３３６は、測定用可変遅延部３３４の出力信号を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度だけ遅延させて出力することができる。すなわち、測定用遅延レプリカモデル部３３６は、ＤＬＬ用遅延レプリカモデル部３１６と類似の構成を有するため、測定用可変遅延部３３４の出力信号を、実際のクロック／データ経路の遅延時間だけ遅延させて出力することができる。
【００４８】
ここで、測定用遅延レプリカモデル部３３６をより詳細に説明するため、遅延測定値生成部３３８に入力されるカウントクロック信号ＣＬＫ＿ＣＮＴについて説明する。カウントクロック信号ＣＬＫ＿ＣＮＴは、基準クロック信号ＣＬＫ＿ＲＥＦと同じように、外部クロック信号ＣＬＫ＿ＥＸＴをソースとして生成される信号である。カウントクロック信号ＣＬＫ＿ＣＮＴと基準クロック信号ＣＬＫ＿ＲＥＦとが同じ位相を有すると仮定すると、測定用遅延レプリカモデル部３３６とＤＬＬ用遅延レプリカモデル部３１６とは、同様に設計されることが好ましい。しかし、基準クロック信号ＣＬＫ＿ＲＥＦ及びカウントクロック信号ＣＬＫ＿ＣＮＴは、それぞれの当該回路に入力されるまで互いに異なる伝送ラインを経由し、これにより、２つのクロック信号にスキュー（ｓｋｅｗ）が生じ得る。このため、測定用遅延レプリカモデル部３３６は、ＤＬＬ用遅延レプリカモデル部３１６で反映される遅延時間に、±Δ（２つのクロック信号間のスキュー）だけをさらに反映して設計されることが好ましい。本明細書では、説明の便宜上、２つのクロック信号間のスキューは無視する。
【００４９】
遅延測定値生成部３３８は、ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させた信号ＤＬＬ＿ＬＯＣ２５及び測定用遅延レプリカモデル部３３６の出力信号に応答して、カウントクロック信号ＣＬＫ＿ＣＮＴをカウントし、これを遅延測定値ＤＬＹ＿ＭＳ＜０：２＞として生成することができる。ここで、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、３ビットのコード信号を用いることができ、これは、設計に応じて異なり得る。ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させた信号ＤＬＬ＿ＬＯＣ２５は、第２実施形態に基づいて詳細に説明する。
【００５０】
本発明に係る遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、遅延固定ループ３１０のロック動作によりロックを完了した後、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度に対応する値を有し得る。すなわち、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、同期化したロック完了信号が、測定用可変遅延部３３４と測定用遅延レプリカモデル部３３６とを経た遅延時間に対応する値だけを有することになる。つまり、測定用可変遅延部３３４は、ＤＬＬ用可変遅延部３１４と同じ遅延時間を反映しており、測定用遅延レプリカモデル部３３６は、ＤＬＬ用遅延レプリカモデル部３１６と同じ遅延時間を反映しているため、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度に対応する値を有し得る。
【００５１】
一方、出力イネーブル信号生成部３５０は、外部クロック信号ＣＬＫ＿ＥＸＴに同期化した読み出し命令信号を、基準クロック信号ＣＬＫ＿ＲＥＦとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延の程度に対応する分だけ遅延させた後、これをＣＡＳレイテンシＣＬ及び遅延測定値ＤＬＹ＿ＭＳ＜０：２＞に対応してＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させ、最終出力イネーブル信号ＯＥ＿ＦＩＮとして生成するためのものであり、読み出し命令信号同期化部３５２と、ＯＥ用可変遅延部３５４と、出力イネーブル信号出力部３５６とを備えることができる。出力イネーブル信号生成部３５０を構成する構成要素の詳細な回路及び回路動作については、第２実施形態で説明する。以下、出力イネーブル信号生成部３５０の各構成要素について簡単に説明する。
【００５２】
読み出し命令信号同期化部３５２は、読み出し命令信号ＲＤ＿ＥＮを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力することができる。ここで、読み出し命令信号ＲＤ＿ＥＮは、ロック後、外部から印加される読み出し命令に応答して活性化される信号である。
【００５３】
ＯＥ用可変遅延部３５４は、読み出し命令信号同期化部３５２の出力信号ＯＵＴ１を、基準クロック信号ＣＬＫ＿ＲＥＦとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延の程度に対応する分だけ遅延させるためのものであり、読み出し命令信号同期化部３５２の出力信号ＯＵＴ１を、遅延制御信号ＣＴＲ＿ＤＬＹに対応する分だけ遅延させて出力することができる。すなわち、ＯＥ用可変遅延部３５４は、ＤＬＬ用可変遅延部３１４と類似の構成を有し得、遅延制御信号ＣＴＲ＿ＤＬＹによって制御されて遅延動作を行うため、ＤＬＬ用可変遅延部３１４と類似の遅延時間を有し得る。
【００５４】
後に再度説明するが、外部クロック信号ＣＬＫ＿ＥＸＴに同期化した読み出し命令信号を、遅延固定ループ３１０のＤＬＬ用可変遅延部３１４に対応する遅延時間、すなわち、ＯＥ用可変遅延部３５４で反映される遅延時間だけ遅延させると、その信号は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの当該エッジ付近に位置するようになる。このように遅延されたＯＥ用可変遅延部３５４の出力信号ＯＵＴ２を、その後、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させると、ドメインクロスが行われる。このとき、ドメインクロスは、ＤＬＬ用可変遅延部３１４の遅延時間を反映したものである。これに関するより詳細な説明は、図４Ａ〜図４Ｃを参照して説明する。
【００５５】
出力イネーブル信号出力部３５６は、ＯＥ用可変遅延部３５４の出力信号ＯＵＴ２を、ＣＡＳレイテンシＣＬ及び遅延測定値ＤＬＹ＿ＭＳ＜０：２＞に対応して、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化した最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力することができる。ここで、最終出力イネーブル信号ＯＥ＿ＦＩＮは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化することができ、外部クロック信号ＣＬＫ＿ＥＸＴを基準として、ＣＡＳレイテンシＣＬに合わせてデータを出力する動作を保障できる信号となる。
【００５６】
図４Ａ〜図４Ｃは、本発明の概括的な動作を説明するためのタイミング図である。図４Ａ〜図４Ｃに示す「ｔＤ１」は、ロック状態において、ＤＬＬ用可変遅延部３１４で反映される遅延時間であり、「ｔＤ２」は、ＤＬＬ用遅延レプリカモデル部３１６で反映される時間である。すなわち、ｔＤ１は、ロック状態において、基準クロック信号ＣＬＫ＿ＲＥＦとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延の程度となり、ｔＤ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度となる。また、説明の便宜上、図４Ａ〜図４Ｃは、いずれもＣＡＳレイテンシＣＬを５に設定した場合を一例として挙げている。また、図４Ａ〜図４Ｃには、外部クロック信号ＣＬＫ＿ＥＸＴ、読み出し命令信号同期化部３５２の出力信号ＯＵＴ１、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬ、フィードバッククロック信号ＣＬＫ＿ＦＥＤ、及びＯＥ用可変遅延部３５４の出力信号ＯＵＴ２が示されている。説明の便宜上、読み出し命令信号同期化部３５２の出力信号ＯＵＴ１を「第１出力信号」、ＯＥ用可変遅延部３５４の出力信号ＯＵＴ２を「第２出力信号」と称する。
【００５７】
以下、図３及び図４Ａを参照して説明する。
【００５８】
まず、読み出し命令ＲＤの印加前に、遅延固定ループ３１０のロック動作によりロックが完了すると、図示のように、外部クロック信号ＣＬＫ＿ＥＸＴとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延時間は、ｔＤ１となり、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延時間は、ｔＤ２となり得る。すなわち、図４Ａは、ｔＤ１とｔＤ２との合計が１ｔＣＫの場合である。後に再度説明するが、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、ｔＤ１とｔＤ２とを合わせた遅延時間に対応する値を有し得る。
【００５９】
このようにロックが完了した状態で読み出し命令ＲＤが印加されると、読み出し命令信号ＲＤ＿ＥＮが活性化され、読み出し命令信号ＲＤ＿ＥＮは、読み出し命令信号同期化部３５２で外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに同期化して第１出力信号ＯＵＴ１になる。次いで、第１出力信号ＯＵＴ１は、ＯＥ用可変遅延部３５４でｔＤ１だけ遅延された第２出力信号ＯＵＴ２になる。図からわかるように、第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に自然に位置する。
【００６０】
このように生成された第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して、シフト動作により最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力され得る。ここで、シフト動作は、設定された分だけ行うことができるが、図４Ａの場合、ｔＤ１とｔＤ２との合計が１ｔＣＫであるため、第２出力信号ＯＵＴ２は、ＣＡＳレイテンシの５から、これを引いた分の４だけシフト動作を行うことができる。すなわち、第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの４の時点に応答して活性化される最終出力イネーブル信号ＯＥ＿ＦＩＮになり、第１データ〜第４データＤ０，Ｄ１，Ｄ２，Ｄ３は、このように活性化された最終出力イネーブル信号ＯＥ＿ＦＩＮに応答して出力され得る。仮に、ＣＡＳレイテンシが４であれば、最終出力イネーブル信号ＯＥ＿ＦＩＮは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの３の時点に応答して活性化され、第１データ〜第４データＤ０，Ｄ１，Ｄ２，Ｄ３は、このように活性化された最終出力イネーブル信号ＯＥ＿ＦＩＮに応答して出力され得る。
【００６１】
次いで、ＣＡＳレイテンシＣＬが５の状況において、半導体メモリ装置内のタイミングにより、最終出力イネーブル信号ＯＥ＿ＦＩＮが、ＣＡＳレイテンシＣＬよりも、例えば１ｔＣＫ先に活性化されなければならない場合、第２出力信号ＯＵＴ２は、ＣＡＳレイテンシＣＬの５から、半導体メモリ装置内のタイミングによる１ｔＣＫに対応する値１を引き、ｔＤ１とｔＤ２との合計である１をさらに引いた分だけシフト動作を行うことができる。すなわち、第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの３の時点に応答して活性化される最終出力イネーブル信号ＯＥ＿ＦＩＮになり得る。
【００６２】
以下、図３及び図４Ｂを参照して説明する。
【００６３】
図４Ｂは、ｔＤ１とｔＤ２との合計が２ｔＣＫの場合である。動作周波数が比較的低い半導体メモリ装置の場合、図４Ａのように、ｔＤ１とｔＤ２との合計は１ｔＣＫの場合がほとんどであるが、最近のように、動作周波数が高い半導体メモリ装置の場合、ｔＤ１とｔＤ２との合計が１ｔＣＫを超える場合が多い。参考として、ロック後におけるｔＤ１とｔＤ２との合計は１ｔＣＫのＮ（ここで、Ｎは自然数である）倍数になる。
【００６４】
このように、ロックが完了した状態で読み出し命令ＲＤが印加されると、読み出し命令信号ＲＤ＿ＥＮが活性化され、読み出し命令信号ＲＤ＿ＥＮは、読み出し命令信号同期化部３５２で外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに同期化して第１出力信号ＯＵＴ１になる。次いで、第１出力信号ＯＵＴ１は、ＯＥ用可変遅延部３５４でｔＤ１だけ遅延された第２出力信号ＯＵＴ２になり、第２出力信号ＯＵＴ２は、図４Ａと同じように、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に自然に位置する。
【００６５】
このように生成された第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答してシフト動作を行い、図４Ｂの場合、ｔＤ１とｔＤ２との合計が２ｔＣＫであるため、第２出力信号ＯＵＴ２は、ＣＡＳレイテンシの５から、これを引いた分の３だけシフト動作を行うことができる。すなわち、第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの３の時点に応答して活性化される最終出力イネーブル信号ＯＥ＿ＦＩＮになり、第１データ〜第４データＤ０，Ｄ１，Ｄ２，Ｄ３は、このように活性化された最終出力イネーブル信号ＯＥ＿ＦＩＮに応答して出力され得る。
【００６６】
以下、図３及び図４Ｃを参照して説明する。ここで、ｔＤ１とｔＤ２との合計は２ｔＣＫの場合である。
【００６７】
ロックが完了した状態で読み出し命令ＲＤが印加されると、読み出し命令信号ＲＤ＿ＥＮが活性化され、読み出し命令信号ＲＤ＿ＥＮは、読み出し命令信号同期化部３５２で外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに同期化して第１出力信号ＯＵＴ１になる。次いで、第１出力信号ＯＵＴ１は、ＯＥ用可変遅延部３５４でｔＤ１だけ遅延された第２出力信号ＯＵＴ２になり、第２出力信号ＯＵＴ２は、同じように、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に自然に位置する。
【００６８】
このように生成された第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答してシフト動作を行い、図４Ｃの場合、ｔＤ１とｔＤ２との合計が２ｔＣＫであるため、第２出力信号ＯＵＴ２は、ＣＡＳレイテンシの５から、これを引いた分の３だけシフト動作を行うことができる。すなわち、第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの３の時点に応答して活性化される最終出力イネーブル信号ＯＥ＿ＦＩＮになり、第１データ〜第４データＤ０，Ｄ１，Ｄ２，Ｄ３は、このように活性化された最終出力イネーブル信号ＯＥ＿ＦＩＮに応答して出力され得る。
【００６９】
前述のように、本発明に係る半導体メモリ装置は、ロック完了後、測定モードにおいて、ロック完了信号ＤＬＬ＿ＬＯＣを用いてｔＤ１とｔＤ２とを合わせた時間に対応する遅延測定値ＤＬＹ＿ＭＳ＜０：２＞を生成し、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞及びＣＡＳレイテンシＣＬに対応する分だけ、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して第２出力信号ＯＵＴ２をシフトした最終出力イネーブル信号ＯＥ＿ＦＩＮを生成することができる。
【００７０】
図５は、本発明の第２実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。説明の便宜上、第１実施形態と同じ構成については同じ名称を付する。第２実施形態におけるほとんどの構成は、第１実施形態と実質的に同じであり、異なる点は、第１実施形態の読み出し命令信号同期化部３５２とロック完了信号同期化部３３２とを備える選択出力部５１０に、多重化回路をさらに備えることにより、第１実施形態において構成されたＯＥ用可変遅延部３５４と測定用可変遅延部３３４とを１つの第２可変遅延部５５０として共有して使用できるということである。
【００７１】
同図に示すように、半導体メモリ装置は、選択出力部５１０と、遅延固定ループ５３０と、第２可変遅延部５５０と、遅延時間測定部５７０と、出力イネーブル信号出力部５９０とを備えることができる。
【００７２】
選択出力部５１０は、読み出し命令信号ＲＤ＿ＥＮとロック完了信号ＤＬＬ＿ＬＯＣとを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させ、ノーマルモード及び測定モードに応じて選択的に出力することができる。ここで、ノーマルモードは、遅延固定ループ５３０のロック後、読み出し命令が印加されて読み出し動作を行うモードを意味し、測定モードは、ロック後、読み出し命令が印加される前に、遅延固定ループ５３０で反映される様々な遅延の程度を測定するモードを意味する。また、第１実施形態で説明したように、ロック完了信号ＤＬＬ＿ＬＯＣは、ロック後、ロック完了に関する情報を知らせるためのレベル信号であり得る。
【００７３】
図６は、図５の選択出力部５１０を説明するための図である。
【００７４】
同図に示すように、選択出力部５１０は、読み出し命令信号同期化部６１０と、ロック完了信号同期化部６３０と、多重化部６５０とを備えることができる。
【００７５】
読み出し命令信号同期化部６１０は、ノーマルモードにおいて、読み出し命令信号ＲＤ＿ＥＮを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させ、同期化した読み出し命令信号ＲＤ＿ＥＮ１５を出力するためのものであり、第１Ｄフリップフロップ（ＤＦＦ：Ｄ  Ｆｌｉｐ  Ｆｌｏｐ）６１２と、ラッチ部６１４とを備えることができる。
【００７６】
ここで、第１Ｄフリップフロップ６１２は、読み出し命令信号ＲＤ＿ＥＮを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力するためのものであり、クロック信号に応答して動作する一般的なＤフリップフロップ回路で設計され得る。ラッチ部６１４は、第１Ｄフリップフロップ６１２の出力信号ＲＤ＿ＥＮ１を受信し、外部クロック信号ＣＬＫ＿ＥＸＴに応答して、同期化した読み出し命令信号ＲＤ＿ＥＮ１５を出力するためのものであり、クロック信号に応答して動作する一般的なラッチ回路で設計され得る。参考として、ノーマルモード時、同期化した読み出し命令信号ＲＤ＿ＥＮ１５は、図５の第２可変遅延部５５０を経て、出力イネーブル信号出力部５９０でＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに同期化しなければならないため、ラッチ部６１４で外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに同期化させて出力することが好ましい。
【００７７】
図７は、図６の読み出し命令信号同期化部６１０の動作タイミングを説明するためのタイミング図であり、外部クロック信号ＣＬＫ＿ＥＸＴ、読み出し命令信号ＲＤ＿ＥＮ、第１Ｄフリップフロップ６１２の出力信号ＲＤ＿ＥＮ１、及び同期化した読み出し命令信号ＲＤ＿ＥＮ１５が示されている。
【００７８】
以下、図６及び図７を参照して説明する。
【００７９】
まず、外部クロック信号ＣＬＫ＿ＥＸＴに同期化して読み出し命令ＲＤが印加されると、読み出し命令信号ＲＤ＿ＥＮが活性化される。第１Ｄフリップフロップ６１２は、読み出し命令信号ＲＤ＿ＥＮを外部クロック信号ＣＬＫ＿ＥＸＴの立ち上がりエッジに応答して同期化させ、ラッチ部６１４は、第１Ｄフリップフロップ６１２の出力信号ＲＤ＿ＥＮ１を外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに同期化させ、同期化した読み出し命令信号ＲＤ＿ＥＮ１５として出力する。ここで、読み出し命令信号同期化部６１０は、読み出し命令信号ＲＤ＿ＥＮを外部クロック信号ＣＬＫ＿ＥＸＴに安定的に同期化させるための構成を有し得、設計に応じて異なり得る。
【００８０】
さらに図６を参照すると、ロック完了信号同期化部６３０は、測定モードにおいて、ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させ、遅延測定パルス信号ＰＵＬ＿ＭＳを出力するためのものであり、同期化部６３２と、パルス信号生成部６３４とを備えることができる。
【００８１】
同期化部６３２は、ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させ、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５を出力するためのものであり、第２Ｄフリップフロップ〜第４Ｄフリップフロップ６３２＿１，６３２＿２，６３２＿３を備えることができる。
【００８２】
第２Ｄフリップフロップ６３２＿１は、ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力することができる。第３Ｄフリップフロップ６３２＿２は、第２Ｄフリップフロップ６３２＿１の出力信号を外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力することができる。第４Ｄフリップフロップ６３２＿３は、第３Ｄフリップフロップ６３２＿２の出力信号を外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力することができる。ここで、第２Ｄフリップフロップ〜第４Ｄフリップフロップ６３２＿１，６３２＿２，６３２＿３は、一般的なＤフリップフロップ回路で構成され得る。参考として、第２Ｄフリップフロップ６３２＿１及び第３Ｄフリップフロップ６３２＿２は、ロック完了信号ＤＬＬ＿ＬＯＣのセットアップ／ホールドタイムを安定的に合わせるためのものであり、設計に応じて変形及び省略可能である。
【００８３】
一方、パルス信号生成部６３４は、ロック完了信号ＤＬＬ＿ＬＯＣを同期化させて生成した、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５を受信して遅延測定パルス信号ＰＵＬ＿ＭＳを生成するためのものであり、第５Ｄフリップフロップ６３４＿１と、パルス信号出力部６３４＿２とを備えることができる。
【００８４】
第５Ｄフリップフロップ６３４＿１は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５を外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力するためのものであり、一般的なＤフリップフロップ回路で構成され得る。次いで、パルス信号出力部６３４＿２は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５を受信し、予め定められたパルス幅を有する遅延測定パルス信号ＰＵＬ＿ＭＳを出力するためのものである。パルス信号出力部６３４＿２は、第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５を受信するインバータＩＮＶと、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及びインバータＩＮＶの出力信号を受信し、遅延測定パルス信号ＰＵＬ＿ＭＳを出力する論理積ゲートＡＮＤとを備えることができる。
【００８５】
そのため、遅延測定パルス信号ＰＵＬ＿ＭＳは、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５に応答して活性化され、第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５に応答して非活性化される。すなわち、遅延測定パルス信号ＰＵＬ＿ＭＳのパルス幅は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＣＯ３５によって決定される。つまり、遅延測定パルス信号ＰＵＬ＿ＭＳの活性化幅は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５が活性化され、第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５が活性化されるまでの時間に対応することができる。
【００８６】
図８は、図６のロック完了信号同期化部６３０の動作タイミングを説明するためのタイミング図であり、外部クロック信号ＣＬＫ＿ＥＸＴ、ロック完了信号ＤＬＬ＿ＬＯＣ、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５、第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５、及び遅延測定パルス信号ＰＵＬ＿ＭＳが示されている。
【００８７】
以下、図６及び図８を参照して説明する。
【００８８】
まず、遅延固定ループ５３０のロック動作が完了すると、ロック完了信号ＤＬＬ＿ＬＯＣが論理ローから論理ハイに活性化遷移する。これにより、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５は、外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに応答して活性化される。このとき、遅延測定パルス信号ＰＵＬ＿ＭＳは、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５に応答して論理ハイになる。次いで、第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５は、外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに応答して活性化遷移する。このとき、遅延測定パルス信号ＰＵＬ＿ＭＳは、第５Ｄフリップフロップ６３４＿１の出力信号ＤＬＬ＿ＬＯＣ３５に応答して論理ローになる。
【００８９】
さらに図６を参照すると、多重化部６５０は、同期化した読み出し命令信号ＲＤ＿ＥＮ１５または遅延測定パルス信号ＰＵＬ＿ＭＳを遅延測定モード信号ＭＯＤ＿ＭＳにより出力するためのものであり、一般的な多重化回路で構成され得る。そのため、ノーマルモードの場合は、例えば、遅延測定モード信号ＭＯＤ＿ＭＳが論理ローになり、同期化した読み出し命令信号ＲＤ＿ＥＮ１５を第１出力信号ＯＵＴ１として出力し、遅延測定モードの場合は、遅延測定モード信号ＭＯＤ＿ＭＳが論理ハイになり、遅延測定パルス信号ＰＵＬ＿ＭＳを第１出力信号ＯＵＴ１として出力することができる。
【００９０】
本発明の第２実施形態に係る半導体メモリ装置は、選択出力部５１０を備えることにより、ノーマルモードでの動作と、測定モードでの動作とを区別して動作することができる。すなわち、選択出力部５１０は、ノーマルモード及び測定モードに応じて該当する信号を第１出力信号ＯＵＴ１として出力できるため、第１実施形態のように２つの可変遅延部３３４、３５４を用いず、１つの可変遅延部５５０をノーマルモード及び測定モードで共有して使用することが可能である。
【００９１】
さらに図５を参照すると、遅延固定ループ５３０は、基準クロック信号ＣＬＫ＿ＲＥＦを受信して内部クロック信号のＤＬＬクロック信号ＣＬＫ＿ＤＬＬを生成するためのものであり、位相検出部５３２と、第１可変遅延部５３４と、ＤＬＬ用遅延レプリカモデル部５３６とを備えることができる。ここで、基準クロック信号ＣＬＫ＿ＲＥＦは、外部クロック信号ＣＬＫ＿ＥＸＴをバッファリングして生成された信号であり得る。遅延固定ループ５３０の構成及び動作については、第１実施形態ですでに説明したため、さらなる説明は省略する。
【００９２】
次いで、第２可変遅延部５５０は、選択出力部５１０の第１出力信号ＯＵＴ１を、基準クロック信号ＣＬＫ＿ＲＥＦとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延の程度に対応して遅延させるためのものであり、第１出力信号ＯＴＵ１を、遅延制御信号ＣＴＲ＿ＤＬＹに対応する分だけ遅延させて第２出力信号ＯＵＴ２として出力することができる。ここで、第２可変遅延部５５０は、遅延固定ループ５３０の第１可変遅延部５３４と類似の構成を有し得、同じ遅延制御信号ＣＴＲ＿ＤＬＹによって制御されて遅延動作を行うため、第１可変遅延部５３４と同じ遅延時間を有し得る。
【００９３】
遅延時間測定部５７０は、第２可変遅延部５５０の第２出力信号ＯＵＴ２を受信し、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度を測定して遅延測定値ＤＬＹ＿ＭＳ＜０：２＞として出力するためのものであり、測定用遅延レプリカモデル部５７２と、遅延測定値生成部５７４とを備えることができる。
【００９４】
測定用遅延レプリカモデル部５７２は、第２可変遅延部５５０の第２出力信号ＯＵＴ２を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度だけ遅延させて第３出力信号ＯＵＴ３として出力することができる。すなわち、測定用遅延レプリカモデル部５７２は、遅延固定ループ５３０のＤＬＬ用遅延レプリカモデル部５３６と類似の構成を有するため、第２可変遅延部５５０の第２出力信号ＯＵＴ２を、実際のクロック／データ経路の遅延時間だけ遅延して第３出力信号ＯＵＴ３として出力することができる。ここで、測定用遅延レプリカモデル部５７２は、測定モードでのみ第２可変遅延部５５０の第２出力信号ＯＵＴ２を受信してもよい。この場合、測定用遅延レプリカモデル部５７２は、遅延測定モード信号ＭＯＤ＿ＭＳをさらに受信し、測定モードでのみ第２可変遅延部５５０の第２出力信号ＯＴＵ２を受信するように設計されることが好ましい。
【００９５】
遅延測定値生成部５７４は、ロック完了信号ＤＬＬ＿ＬＯＣに対応する同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び測定用遅延レプリカモデル部５７２の第３出力信号ＯＵＴ３に応答して、カウントクロック信号ＣＬＫ＿ＣＮＴをカウントし、これを遅延測定値ＤＬＹ＿ＭＳ＜０：２＞として生成することができる。ここで、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、３ビットのコード信号を用いることができ、これは、設計に応じて異なり得る。
【００９６】
本発明に係る遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、遅延固定ループ５３０のロック完了後、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度に対応する値を有し得る。すなわち、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５が、第２可変遅延部５５０及び測定用遅延レプリカモデル部５７２を経た遅延時間に対応する値だけを有することになる。つまり、第２可変遅延部５５０は、第１可変遅延部５３４と同じ遅延時間を反映しており、測定用遅延レプリカモデル部５７２は、ＤＬＬ用遅延レプリカモデル部５３６と同じ遅延時間を反映しているため、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの間の遅延の程度に対応する値を有することになる。
【００９７】
図９は、図５の遅延測定値生成部５７４を説明するための図である。
【００９８】
同図に示すように、遅延測定値生成部５７４は、モード信号生成部９１０と、遅延測定値カウント部９３０とを備えることができる。
【００９９】
モード信号生成部９１０は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び測定用遅延レプリカモデル部５７２の第３出力信号ＯＵＴ３に応答して、遅延測定モード信号ＭＯＤ＿ＭＳを生成するためのものである。モード信号生成部９１０は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び第２否定論理積ゲートＮＡＮＤ２の出力信号を受信し、遅延測定モード信号ＭＯＤ＿ＭＳを生成する第１否定論理積ゲートＮＡＮＤ１と、第３出力信号ＯＵＴ３を受信して反転するインバータＩＮＶと、第１否定論理積ゲートＮＡＮＤ１の出力信号及びインバータＩＮＶの出力信号に対応して出力する第２否定論理積ゲートＮＡＮＤ２とを備えることができる。
【０１００】
そのため、遅延測定モード信号ＭＯＤ＿ＭＳは、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５に応答してセット状態を維持し、第３出力信号ＯＵＴ３に応答してリセット状態になり得る。図８で説明したように、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５は、ロック完了信号ＤＬＬ＿ＬＯＣを外部クロック信号ＣＬＫ＿ＥＸＴの立ち下がりエッジに同期化した信号であり、図５で説明したように、第３出力信号ＯＵＴ３は、第１出力信号ＯＵＴ１が、第２可変遅延部５５０及び測定用遅延レプリカモデル部５７２に対応する分だけ遅延された信号である。結局、遅延測定モード信号ＭＯＤ＿ＭＳのリセット時点は、ロック完了状態で同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５が活性化され、第２可変遅延部５５０を経て、かつ、測定用遅延レプリカモデル部５７２を経て出力される時点になり得る。
【０１０１】
一方、遅延測定値カウント部９３０は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び遅延測定モード信号ＭＯＤ＿ＭＳによって定義された期間の間にカウントクロック信号ＣＬＫ＿ＣＮＴをカウントするためのものであり、活性化信号生成部９３２と、サンプリングクロック生成部９３４と、カウント部９３６とを備えることができる。
【０１０２】
ここで、活性化信号生成部９３２は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び遅延測定モード信号ＭＯＤ＿ＭＳに応答して活性化幅が定義される活性化信号ＥＮ＿ＭＳを生成するためのものであり、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び遅延測定モード信号ＭＯＤ＿ＭＳを受信する第１論理積ゲートＡＮＤ１を備えることができる。
【０１０３】
サンプリングクロック生成部９３４は、活性化信号ＥＮ＿ＭＳに応答してカウントクロック信号ＣＬＫ＿ＣＮＴをサンプリングし、サンプリングクロック信号ＣＬＫ＿ＳＡＭとして出力するためのものであり、活性化信号ＥＮ＿ＭＳ及びカウントクロック信号ＣＬＫ＿ＣＮＴを受信する第２論理積ゲートＡＮＤ２を備えることができる。
【０１０４】
カウント部９３６は、サンプリングクロック信号ＣＬＫ＿ＳＡＭに応答してカウントされる遅延測定値ＤＬＹ＿ＭＳ＜０：２＞を生成するためのものであり、クロック信号に応答してカウント動作を行うカウンタ回路を備えることができる。本実施形態では、サンプリングクロック信号ＣＬＫ＿ＳＡＭをカウントして３ビットの遅延測定値ＤＬＹ＿ＭＳ＜０：２＞を生成するカウンタを一例として挙げている。これは、活性化信号ＥＮ＿ＭＳの活性化期間の間にサンプリングされるサンプリングクロック信号ＣＬＫ＿ＳＡＭをカウントすることができる。つまり、活性化信号ＥＮ＿ＭＳの活性化期間は、第２可変遅延部５５０で反映される遅延時間であるｔＤ１と、測定用遅延レプリカモデル部５７２で反映される遅延時間であるｔＤ２との合計に対応するため、カウント部９３６は、ｔＤ１とｔＤ２とを合わせた時間の間にサンプリングされたサンプリングクロック信号ＣＬＫ＿ＳＡＭをカウントして遅延測定値ＤＬＹ＿ＭＳ＜０：２＞を生成できるように設計されることが好ましい。
【０１０５】
図１０は、図９の遅延測定値生成部５７４の動作タイミングを説明するためのタイミング図であり、カウントクロック信号ＣＬＫ＿ＣＮＴ、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５、第２出力信号ＯＵＴ２、第３出力信号ＯＵＴ３、遅延測定モード信号ＭＯＤ＿ＭＳ、活性化信号ＥＮ＿ＭＳ、及びサンプリングクロック信号ＣＬＫ＿ＳＡＭが示されている。
【０１０６】
以下、図５、図８、図９及び図１０を参照して遅延測定値生成部５７４の動作タイミングを説明する。
【０１０７】
まず、ロック完了信号ＤＬＬ＿ＬＯＣ（図８参照）が活性化されると、これにより、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５が活性化され、これに対応する遅延測定パルス信号ＰＵＬ＿ＭＳ（図８参照）が活性化される。測定モードにおいて、遅延測定パルス信号ＰＵＬ＿ＭＳは、選択出力部５１０（図５参照）の第１出力信号ＯＵＴ１になり、第１出力信号ＯＵＴ１は、第２可変遅延部５５０（図５参照）でｔＤ１だけ遅延されて第２出力信号ＯＵＴ２として出力され、第２出力信号ＯＵＴ２は、測定用遅延レプリカモデル部５７２でｔＤ２だけ遅延されて第３出力信号ＯＵＴ３として出力される。
【０１０８】
このとき、モード信号生成部９１０は、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び第３出力信号ＯＵＴに応答して、論理ローに非活性化される遅延測定モード信号ＭＯＤ＿ＭＳを生成する。参考として、遅延測定モード信号ＭＯＤ＿ＭＳの論理ハイの期間は、遅延固定ループ５３０で反映される遅延の程度を測定できる測定モードであり、論理ローの期間は、読み出し命令による動作を行うことができるノーマルモードである。
【０１０９】
一方、活性化信号ＥＮ＿ＭＳは、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５及び遅延測定モード信号ＭＯＤ＿ＭＳに応答して活性化期間が定義される。すなわち、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５に応答して論理ハイに活性化され、遅延測定モード信号ＭＯＤ＿ＭＳに応答して論理ローに非活性化される。次いで、カウントクロック信号ＣＬＫ＿ＣＮＴは、サンプリングクロック生成部９３４で活性化信号ＥＮ＿ＭＳの活性化期間の間にサンプリングされ、サンプリングクロック信号ＣＬＫ＿ＳＡＭとして出力される。このように生成されたサンプリングクロック信号ＣＬＫ＿ＳＡＭは、カウント部９３６でカウントされて遅延測定値ＤＬＹ＿ＭＳ＜０：２＞として出力される。ここでは、カウントクロック信号ＣＬＫ＿ＣＮＴを３つサンプリングしたサンプリングクロック信号ＣＬＫ＿ＳＡＭを生成しており、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞は、３つに対応するカウント値を有し得る。
【０１１０】
仮に、遅延固定ループ５３０がリセットされた場合、論理ローに遷移するロック完了信号ＤＬＬ＿ＬＯＣ（図８参照）に応答して、同期化したロック完了信号ＤＬＬ＿ＬＯＣ２５が論理ローに遷移し、これにより、遅延測定モード信号ＭＯＤ＿ＭＳが論理ハイに活性化され、本発明に係る半導体メモリ装置は、測定モードに再び入ることが可能である。
【０１１１】
さらに図５を参照すると、出力イネーブル信号出力部５９０は、第２可変遅延部５５０の第２出力信号ＯＵＴ２をＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させ、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞及びＣＡＳレイテンシＣＬに対応する最終出力イネーブル信号ＯＥ＿ＦＩＮを出力することができる。このような最終出力イネーブル信号ＯＥ＿ＦＩＮは、外部クロック信号ＣＬＫ＿ＥＸＴを基準として、ＣＡＳレイテンシＣＬに合わせてデータが出力されることを保障できる信号となる。ここで、出力イネーブル信号出力部５９０は、ノーマルモードでのみ第２出力信号ＯＵＴ２を受信することが好ましい。
【０１１２】
ノーマルモードの場合、読み出し命令信号ＲＤ＿ＥＮは、選択出力部５１０で同期化して第１出力信号ＯＵＴ１として出力される。すなわち、図６で説明したように、第１出力信号ＯＵＴ１に同期化した読み出し命令信号ＲＤ＿ＥＮ１５が出力される。第１出力信号ＯＵＴ１は、第２可変遅延部５５０でｔＤ１だけ遅延されて第２出力信号ＯＵＴ２として出力され、前述のように、第２出力信号ＯＵＴ２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に位置する。出力イネーブル信号出力部５９０は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に位置する第２出力信号ＯＵＴ２を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに応答して最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力する。このとき、最終出力イネーブル信号ＯＥ＿ＦＩＮは、ＣＡＳレイテンシＣＬ及び遅延測定値ＤＬＹ＿ＭＳ＜０：２＞に対応して出力され得る。
【０１１３】
図１１は、図５の出力イネーブル信号出力部５９０を説明するための図である。
【０１１４】
同図に示すように、出力イネーブル信号出力部５９０は、信号入力部１１１０と、複数のシフト部１１３０と、最終出力イネーブル信号出力部１１５０とを備えることができる。
【０１１５】
信号入力部１１１０は、ノーマルモード時、第２出力信号ＯＵＴ２が入力されるものであり、遅延測定モード信号ＭＯＤ＿ＭＳを受信するインバータＩＮＶと、第２出力信号ＯＵＴ２及びインバータＩＮＶの出力信号を受信し、第４出力信号ＯＵＴ４を出力する論理積ゲートＡＮＤとを備えることができる。そのため、信号入力部１１１０は、遅延測定モード信号ＭＯＤ＿ＭＳに応答して第２出力信号ＯＵＴ２を受信し、これに対応する第４出力信号ＯＵＴ４を出力することができる。ここで、遅延測定モード信号ＭＯＤ＿ＭＳは、ノーマルモードの場合は論理ローに、測定モードの場合は論理ハイになる信号となり得る。
【０１１６】
複数のシフト部１１３０は、信号入力部１１１０の第４出力信号ＯＵＴ４を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答してシフトするためのものであり、第１シフト部〜第５シフト部１１３０＿１，１１３０＿２，１１３０＿３，１１３０＿４，１１３０＿５を備えることができる。第１シフト部〜第５シフト部１１３０＿１，１１３０＿２，１１３０＿３，１１３０＿４，１１３０＿５の各々は、入力される信号を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して出力するためのものであり、一般的なＤフリップフロップで設計され得る。
【０１１７】
すなわち、第１シフト部１１３０＿１は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して第４出力信号ＯＵＴ４を第１出力イネーブル信号ＯＥ１として出力し、第２シフト部１１３０＿２は、第１出力イネーブル信号ＯＥ１を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して第２出力イネーブル信号ＯＥ２として出力し、第３シフト部１１３０＿３は、第２出力イネーブル信号ＯＥ２を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して第３出力イネーブル信号ＯＥ３として出力し、第４シフト部１１３０＿４は、第３出力イネーブル信号ＯＥ３を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して第４出力イネーブル信号ＯＥ４として出力し、第５シフト部１１３０＿５は、第４出力イネーブル信号ＯＥ４を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答して第５出力イネーブル信号ＯＥ５として出力する。
【０１１８】
このとき、第１シフト部〜第５シフト部１１３０＿１，１１３０＿２，１１３０＿３，１１３０＿４，１１３０＿５の各々は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに応答して出力することが好ましい。参考として、第２出力信号ＯＵＴ２をＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に位置するように設計したのは、第１シフト部〜第シフト部５１１３０＿１，１１３０＿２，１１３０＿３，１１３０＿４，１１３０＿５において、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに安定的に同期化させるためのものである。また、本実施形態では、５つの第１シフト部〜第５シフト部１１３０＿１，１１３０＿２，１１３０＿３，１１３０＿４，１１３０＿５を備えた場合を一例として説明したが、状況に応じて５つより多いか、または少ないシフト部を備えた場合でも適用可能である。
【０１１９】
最終出力イネーブル信号出力部１１５０に関する説明に先立ち、複数のシフト部１１３０の動作タイミングを説明する。
【０１２０】
図１２は、図１１の複数のシフト部１１３０の動作タイミングを説明するためのタイミング図であり、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬ、第４出力信号ＯＵＴ４、及び第１出力イネーブル信号〜第５出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４，ＯＥ５が示されている。
【０１２１】
図１１及び図１２を参照すると、まず、第４出力信号ＯＵＴ４は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に位置することができる。このような第４出力信号ＯＵＴ４は、第１シフト部１１３０＿１でＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに同期化して第１出力イネーブル信号ＯＥ１になり、第１出力イネーブル信号ＯＥ１は、第２シフト部１１３０＿２でＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに同期化して第２出力イネーブル信号ＯＥ２になる。第３シフト部〜第５シフト部１１３０＿３，１１３０＿４，１１３０＿５も、各々に入力される信号をＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジに同期化させ、第３出力イネーブル信号〜第５出力イネーブル信号ＯＥ３，ＯＥ４，ＯＥ５を出力する。
【０１２２】
さらに図１１を参照すると、最終出力イネーブル信号出力部１１５０は、ＣＡＳレイテンシＣＬ及び遅延測定値ＤＬＹ＿ＭＳ＜０：２＞に応答して、第１シフト部〜第５シフト部１１３０＿１，１１３０＿２，１１３０＿３，１１３０＿４，１１３０＿５の出力信号である第１出力イネーブル信号〜第５出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４，ＯＥ５のいずれか１つを最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力するためのものであり、演算部１１５２と、ＯＥ選択出力部１１５４とを備えることができる。
【０１２３】
演算部１１５２は、ＣＡＳレイテンシＣＬと遅延測定値ＤＬＹ＿ＭＳ＜０：２＞とを演算して、第１出力イネーブル信号〜第５出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４，ＯＥ５を選択可能な選択信号ＳＥＬを出力することができる。このとき、選択される出力イネーブル信号は、読み出し命令後、ＣＡＳレイテンシＣＬに合わせてデータの出力を保障できる最終出力イネーブル信号ＯＥ＿ＦＩＮになる。ここで、選択信号ＳＥＬは、第１出力イネーブル信号〜第５出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４，ＯＥ５の各々に対応する信号となり得、演算部１１５２は、ＣＡＳレイテンシＣＬから、遅延測定値ＤＬＹ＿ＭＳ＜０：２＞を引くことのできる演算回路として設計され得る。
【０１２４】
ＯＥ選択出力部１１５４は、選択信号ＳＥＬに応答して、第１出力イネーブル信号〜第５出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４，ＯＥ５のいずれか１つを最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力するためのものであり、一般的なマルチプレクサ回路で設計され得る。
【０１２５】
さらに図４Ａ及び図４Ｂを参照して出力イネーブル信号出力部５９０の簡単な動作を説明する。説明の便宜上、読み出し命令信号ＲＤ＿ＥＮが同期化した読み出し命令信号ＲＤ＿ＥＮ１５となるのに必要な時間は無視する。
【０１２６】
図４Ａ及び図１１を参照すると、測定モードにおいて、ｔＤ１とｔＤ２とを合わせた時間の１ｔＣＫに対応してサンプリングクロック信号ＣＬＫ＿ＳＡＭが１回トグルしたと仮定すると、演算部１１５２は、ＣＡＳレイテンシＣＬの５から、１回トグルしたサンプリングクロック信号ＣＬＫ＿ＳＡＭに対応する遅延測定値ＤＬＹ＿ＭＳ＜０：２＞の１を引く演算により、これに該当する選択信号ＳＥＬを出力する。この選択信号ＳＥＬにより、ＯＥ選択出力部１１５４は、まだ活性化されていない第４出力イネーブル信号ＯＥ４を選択して最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力する。
【０１２７】
次いで、ノーマルモードにおいて、読み出し命令ＲＤが印加されると、これに対応して活性化される第１出力信号ＯＵＴ１をｔＤ１だけ遅延した第２出力信号ＯＵＴ２が活性化され、これにより、第４出力信号ＯＵＴ４も活性化される。その後、複数のシフト部１１３０は、第４出力信号ＯＵＴ４を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答してシフトする。測定モードにおいて、すでに第４出力イネーブル信号ＯＥ４を最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力することを決定したため、第４出力信号ＯＵＴ４を４回シフトして活性化される第４出力イネーブル信号ＯＥ４が、最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力され得る。
【０１２８】
次いで、図４Ｂ及び図１１を参照すると、測定モードにおいて、ｔＤ１とｔＤ２とを合わせた時間の２ｔＣＫに対応してサンプリングクロック信号ＣＬＫ＿ＳＡＭが２回トグルしたと仮定すると、演算部１１５２は、ＣＡＳレイテンシＣＬの５から、２回トグルしたサンプリングクロック信号ＣＬＫ＿ＳＡＭに対応する遅延測定値ＤＬＹ＿ＭＳ＜０：２＞の２を引く演算により、これに該当する選択信号ＳＥＬを出力する。この選択信号ＳＥＬにより、選択出力部１１５０は、まだ活性化されていない第３出力イネーブル信号ＯＥ３を選択して最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力する。
【０１２９】
次いで、ノーマルモードにおいて、読み出し命令ＲＤが印加されると、これに対応して活性化される第１出力信号ＯＵＴ１をｔＤ１だけ遅延した第２出力信号ＯＵＴ２が活性化され、これにより、第４出力信号ＯＵＴ４も活性化される。その後、複数のシフト部１１３０は、第４出力信号ＯＵＴ４を、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに応答してシフトする。測定モードにおいて、すでに第３出力イネーブル信号ＯＥ３を、最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力することを決定したため、第４出力信号ＯＵＴ４を３回シフトして活性化される第３出力イネーブル信号ＯＥ３が、最終出力イネーブル信号ＯＥ＿ＦＩＮとして出力され得る。
【０１３０】
前述のように、従来の半導体メモリ装置は、読み出し命令の印加前に、カウント動作及び比較動作による継続的な電力消費が発生していた。しかし、本発明に係る半導体メモリ装置は、読み出し命令の印加前に、最終出力イネーブル信号ＯＥ＿ＦＩＮの選択が可能なため、読み出し命令の印加前に不要に消費される電力を最小化することができる。また、従来備えられていたカウンタ及び比較部がなくても、ＣＡＳレイテンシＣＬに対応する最終出力イネーブル信号ＯＥ＿ＦＩＮの生成が可能なため、高速の回路動作を保障することができる。
【０１３１】
一方、図１２からわかるように、第４出力信号ＯＵＴ４は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち下がりエッジ付近に位置することができる。このため、第４出力信号ＯＵＴ４及びＤＬＬクロック信号ＣＬＫ＿ＤＬＬの立ち上がりエッジの間には、ある程度のマージンが生じる。ここで、第４出力信号ＯＵＴ４が、第２可変遅延部５５０（図５参照）の第２出力信号ＯＵＴ２とほぼ同じ信号であるとみなしたとき、第２可変遅延部５５０の単位遅延量は、第１可変遅延部５３４のように細かく設計しなくてもよい。すなわち、第２可変遅延部５５０の単位遅延量を、ある程度のマージンに合わせて大きく設計することが可能である。実質的に、遅延固定ループ５３０の第１可変遅延部５３４は、複数の単位遅延セルを備えており、遅延制御信号ＣＴＲ＿ＤＬＹに応答して非常に細かい単位遅延時間の間隔で制御される。
【０１３２】
図１３は、図５の第２可変遅延部５５０に入力される制御信号に関して説明するためのブロック図である。
【０１３３】
図５及び図１３を参照すると、制御信号サンプリング部１３１０は、位相検出部５３２から出力される複数の遅延制御信号ＣＴＲ＿ＤＬＹをサンプリングして、第２可変遅延部５５０を制御するための複数のサンプリング制御信号ＣＴＲ＿ＳＡＭを生成するためのものであり、エンコード部１３１２と、デコード部１３１４とを備えることができる。ここでは、説明の便宜上、複数の遅延制御信号ＣＴＲ＿ＤＬＹを１００個、サンプリング制御信号ＣＴＲ＿ＳＡＭを５０個とそれぞれ仮定し、１００個の遅延制御信号ＣＴＲ＿ＤＬＹをエンコードした出力信号を６ビットと仮定した。
【０１３４】
エンコード部１３１２は、１００個の遅延制御信号ＣＴＲ＿ＤＬＹを受信し、エンコードして、６ビットの出力信号を生成し、デコード部１３１４は、６ビットの出力信号をデコードして、５０個のサンプリング制御信号ＣＴＲ＿ＳＡＭを生成することができる。すなわち、第１可変遅延部５３４は、１００個の遅延制御信号ＣＴＲ＿ＤＬＹに対応する単位遅延セルを備えることにより、細かい遅延単位で制御され、第２可変遅延部５５０は、５０個のサンプリング制御信号ＣＴＲ＿ＳＡＭに対応する単位遅延セルを備えることにより、より大きな遅延単位で制御され得る。この場合、第２可変遅延部５５０は、第１可変遅延部５３４より小さく設計され得る。つまり、本発明に係る半導体メモリ装置は、このような設計により第２可変遅延部５５０の大きさを減らすことができ、これは、つまり、チップの設計時においてレイアウトへの負担を軽減することができる。
【０１３５】
本発明の技術的思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、それを説明するためのものであり、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で様々な置換、変形及び変更により多様な実施形態が可能であることを理解することができるであろう。
【０１３６】
さらに、上述した実施形態で示している論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように具現されなければならない。
【符号の説明】
【０１３７】
３１０      遅延固定ループ
３３０      遅延及び遅延時間測定部
３５０      出力イネーブル信号生成部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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