(57)【要約】【課題】消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる回路動作検証装置を得る。【解決手段】電源電圧降下量を検証する回路動作検証装置１００において、ＬＳＩの回路情報に基づいた各セルに対する電源電圧降下検証により、素子毎の電圧降下量と動作電圧とを求めて格納部１１６に格納する第１の電源電圧降下検証部１０１と、該格納部１１６に格納された電圧降下量に基づいて、Ｎ−１回目の電圧降下検証で得られた動作電圧におけるＭＯＳトランジスタでの消費電流Ｉｄｓｎ−１と、Ｎ回目の電圧降下検証で得られた動作電圧におけるＭＯＳトランジスタでの消費電流Ｉｄｓｎとの比Ｋｎを電源電圧降下係数として扱い、電圧降下検証を電圧降下係数Ｋｎが収束条件を満たすまで繰り返し行う第２の電圧降下検証部１０２とを備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路が有する複数の回路素子のスイッチングと、該半導体集積回路内の電源電圧を供給する電源配線の抵抗とによって生じる電源配線の電圧降下を検証する回路検証装置であって、
該複数の回路素子のそれぞれに供給される電源電圧の電圧降下量である電源電圧降下量を検証する検証処理を、検証結果が、決められた収束条件を満たすまで繰り返し行う電源電圧降下量検証部を備え、
該電源電圧降下量検証部は、
２回目以降の検証処理では、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出する係数算出部を有し、
今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して次回の検証で用いる回路素子の動作電圧とする、回路検証装置。
【請求項２】
請求項１に記載の回路検証装置において、
前記電源電圧降下検証部は、
前記半導体集積回路の回路情報に基づいて、該半導体集積回路を構成する各回路素子の動作電圧として印加される電源電圧の降下量を、電源配線の電圧が該回路素子の理想電圧あるという条件の下で検証する第１の検証部と、
前記係数算出部を含み、該第１の検証部での第１回目の検証の結果である、該回路素子に供給される電源電圧の降下量と、該係数算出部で算出される電圧降下係数とに基づいて、各回路素子での消費電流と動作電圧との相互依存性を考慮した回路素子に対する電源電圧の降下量の２回目以降の検証を、検証結果が収束するまで繰り返す第２の検証部とを有する、回路検証装置。
【請求項３】
請求項２に記載の回路検証装置において、
前記第２の検証部は、
前記検証結果が、決められた収束条件を満たすか否か判定する収束判定部と、
今回の検証で得られた回路素子の電源電圧降下量と、今回の検証で得られた電圧降下係数とに基づいて、次回の検証で用いる回路素子の電源動作電圧を算出する動作電圧算出部とを有する、回路検証装置。
【請求項４】
請求項３に記載の回路検証装置において、
前記係数算出部は、
前記回路素子であるＭＯＳトランジスタのドレインソース電流を、該回路素子に対する電源配線を流れる消費電流と見做して、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比である、今回の電圧降下係数を算出する、回路検証装置。
【請求項５】
請求項２に記載の回路検証装置において、
前記第２の検証部は、前記電圧降下係数の収束条件をあらかじめ格納しておく収束条件格納部を有する回路検証装置。
【請求項６】
請求項５に記載の回路検証装置において、
前記収束判定部は、今回の検証処理で得られた電圧降下係数が、前記収束条件格納部に収束条件として格納されている、各回路素子の動作マージンから決められた電圧降下係数の基準値以下に収束するか否かを判定する回路検証装置。
【請求項７】
請求項２に記載の回路検証装置において、
前記動作電圧算出部は、今回の検証で得られた回路素子の電源電圧降下量に、今回の検証で得られた電圧降下係数を乗算して得られる電源電圧降下量を、次回の検証で用いる回路素子の次回の電源電圧降下とし、次回の検証で用いる回路素子の動作電圧を、理想電圧から該次回の電源電圧降下を引き算して求める、回路検証装置。
【請求項８】
請求項６に記載の回路検証装置において、
前記第２の検証部は、前記電圧降下係数が収束したときの回路素子の動作電圧を格納する動作電圧情報格納部を有する回路検証装置。
【請求項９】
請求項２に記載の回路検証装置において、
前記第１の検証部は、
理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算手段と、
該回路素子毎の平均消費電流を格納しておく平均消費電流情報格納部とを有する回路検証装置。
【請求項１０】
請求項２に記載の回路検証装置において、
前記第１の検証部は、前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出部と、
該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として格納しておく電源配線抵抗情報格納部とを有する回路検証装置。
【請求項１１】
請求項２に記載の回路検証装置において、
前記第１の検証部は、
理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算手段と、
該回路素子毎の平均消費電流を格納しておく平均消費電流情報格納部と、
前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出部と、
該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として格納しておく電源配線抵抗情報格納部と、
回路素子毎の平均消費電流情報と電源配線抵抗を用いて、各回路素子に供給される電源電圧の電圧降下量を求める解析を行う電源電圧降下解析部を有する回路検証装置。
【請求項１２】
請求項１１に記載した回路検証装置において、
前記電源電圧降下解析の結果得られた動作電圧を格納しておく動作電圧情報格納部を有し、該動作電圧情報格納部に格納されている各回路素子の動作電圧を、前記第２の検証部での第１回目の検証に用いる回路検証装置。
【請求項１３】
回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、
該回路情報は、理想電源電圧で動作するよう回路設計された半導体集積回路の回路構成を示す回路情報を、請求項１〜１２のいずれかに記載の回路検証装置による回路検証処理により、前記消費電流と動作電圧の相互依存性を考慮した、各回路素子の電源電圧の電圧降下量を反映するよう変更して得られたものである半導体集積回路の製造方法。
【請求項１４】
半導体集積回路が有する複数の回路素子のスイッチングと、該半導体集積回路内の電源電圧を供給する配線の抵抗とによって生じる配線の電圧降下を検証する回路検証方法であって、
該複数の回路素子のそれぞれに供給される電源電圧の電圧降下量である電源電圧降下量を検証する検証処理を、検証結果が、決められた収束条件を満たすまで繰り返し行う電源電圧降下量検証ステップを含み、
該電源電圧降下量検証ステップは、
２回目以降の検証処理では、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出する係数算出ステップを含み、
今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して次回の検証で用いる回路素子の動作電圧とする、回路検証方法。
【請求項１５】
請求項１４に記載の回路検証方法において、
前記電源電圧降下検証ステップは、
前記半導体集積回路の回路情報に基づいて、該半導体集積回路を構成する各回路素子の動作電圧として印加される電源電圧の降下量を、電源配線の電圧が該回路素子の理想電圧あるという条件の下で検証する第１の検証ステップと、
前記係数算出ステップを有し、該第１の検証ステップでの第１回目の検証の結果である、該回路素子に供給される電源電圧の降下量と、該係数算出部で算出される電圧降下係数とに基づいて、各回路素子での消費電流と動作電圧との相互依存性を考慮した回路素子に対する電源電圧の降下量の２回目以降の検証を、検証結果が収束するまで繰り返す第２の検証ステップとを含む、回路検証方法。
【請求項１６】
請求項１５に記載の回路検証方法において、
前記第２の検証ステップは、
前記検証結果が、決められた収束条件を満たすか否か判定する収束判定ステップと、
今回の検証で得られた回路素子の電源電圧降下量と、今回の検証で得られた電圧降下係数とに基づいて、次回の検証で用いる回路素子の電源動作電圧を算出する動作電圧算出ステップとを有する、回路検証方法。
【請求項１７】
請求項１６に記載の回路検証方法において、
前記係数算出ステップは、
前記回路素子であるＭＯＳトランジスタのドレインソース電流を、該回路素子に対する電源配線を流れる消費電流と見做して、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比である、今回の電圧降下係数を算出する、回路検証方法。
【請求項１８】
請求項１５に記載の回路検証方法において、
前記第２の検証ステップでは、前記収束条件格納部に格納されている電圧降下係数の収束条件を用いる回路検証方法。
【請求項１９】
請求項１８に記載の回路検証方法において、
前記収束判定ステップは、今回の検証処理で得られた電圧降下係数が、前記収束条件格納部に収束条件として格納されている、各回路素子の動作マージンから決められた電圧降下係数の基準値以下に収束するか否かを判定する回路検証方法。
【請求項２０】
請求項１５に記載の回路検証方法において、
前記動作電圧算出ステップは、今回の検証で得られた回路素子の電源電圧降下量に、今回の検証で得られた電圧降下係数を乗算して得られる電源電圧降下量を、次回の検証で用いる回路素子の次回の電源電圧降下とし、次回の検証で用いる回路素子の動作電圧を、理想電圧から該次回の電源電圧降下を引き算して求める、回路検証方法。
【請求項２１】
請求項１９に記載の回路検証方法において、
前記電圧降下係数が収束したときの回路素子の動作電圧は動作電圧情報格納部に格納される回路検証方法。
【請求項２２】
請求項１５に記載の回路検証方法において、
前記第１の検証ステップは、
理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算ステップを含み、
該回路素子毎の平均消費電流を平均消費電流情報格納部に格納しておく回路検証方法。
【請求項２３】
請求項１５に記載の回路検証方法において、
前記第１の検証ステップは、前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出ステップを含み、
該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として電源配線抵抗情報格納部に格納しておく回路検証方法。
【請求項２４】
請求項１５に記載の回路検証方法において、
前記第１の検証ステップは、
理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算ステップと、
前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出ステップとを含み、
該回路素子毎の平均消費電流を平均消費電流情報格納部に格納し、
該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として電源配線抵抗情報格納部に格納し、
回路素子毎の平均消費電流情報と電源配線抵抗を用いて、各回路素子に供給される電源電圧の電圧降下量を求める解析を行う回路検証方法。
【請求項２５】
請求項２４に記載した回路検証方法において、
前記電源電圧降下解析の結果得られた動作電圧を動作電圧情報格納部に格納しておき、該動作電圧情報格納部に格納されている各回路素子の動作電圧を、前記第２の検証ステップでの第１回目の検証に用いる回路検証方法。
【請求項２６】
請求項１４〜２５のいずれかに記載の回路検証方法の各ステップをコンピュータに実行させるための処理手順が記述された制御プログラム。
【請求項２７】
請求項２６に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路検証装置、半導体集積回路の製造方法、回路検証方法、制御プログラム、および記録媒体に関し、特に、標準素子（以下、標準セルともいう。）の自動配置配線を用いたＬＳＩ（大規模半導体集積回路）を設計する場合において、複数の回路素子がスイッチングした際に消費する電流（消費電流）と電源配線の抵抗とによって生じる電源電圧の降下量（電源電圧降下量）を検証する際に、電源電圧降下量と消費電流の相互依存性を考慮して電源電圧降下量を検証する技術に関するものである。
【背景技術】
【０００２】
（１）電源電圧降下問題
近年のＬＳＩの高集積化、高速化、低電圧化とともに、電源配線に関する問題が深刻になっている。特に、回路の動作時に発生する電源配線の抵抗成分による電源電圧の変化（ＩＲ−Ｄｒｏｐ）や、電流が過度に流れることで金属原子が配線中を移動し、配線が断線したり他の導体と短絡したりするエレクトロマイグレーションの問題は重要である。また、電源配線経路に沿った電源電圧の変化が大きくなると、ＬＳＩの回路動作速度に影響を及ぼしたり、誤動作を招く恐れがある。
【０００３】
このような状況のもと、電源配線での電圧変化（電源電圧変化）を考慮した設計が重要視されている。電源電圧変化の解析手法として、本来、回路シミュレーションにより解析する方法が最も正確であることは一般的によく知られているが、この方法では、大規模な半導体集積回路を検証するのは、シミュレーション実行時間およびシミュレーション装置に搭載されるメモリの制約上不可能である。したがって、上述の事情から、高速にしかも正確に電源電圧の電圧変化を検証する回路動作検証方法が求められている。
【０００４】
電源電圧の電圧変化を高速に解析する手法として、静的（スタティック）な解析手法があり、このような電源電圧の電圧変化を静的に解析する手法については多く提案されている。
【０００５】
例えば、非特許文献１で使用されている解析手法について図３、図４を用いて説明する。この手法による電圧変化の解析手法の特徴は、静的（スタティック）な解析手法に基づくものである。
【０００６】
図３は、論理回路を含む半導体集積回路全体のマスクレイアウト結果（つまり、自動配置配線の結果）を、また、図４は、静的な解析手法で用いる、電流源と抵抗素子による電圧変化解析用等価回路を示す。
【０００７】
図３に示すマスクレイアウトでは、標準セル（以下、素子あるいはセルともいう。）Ｓｃがマトリクス状に配列され、各セル行毎に、横電源ラインＨｖｄｄあるいは横接地ラインＨｖｓｓの一方が配置されている。なお、ここでは、横電源ラインＨｖｄｄと横接地ラインＨｖｓｓとは交互に配置されている。また、マスクレイアウトの所定のセル列（例えば両側部のセル列など）に沿って、縦電源ラインＶｖｄｄおよび縦接地ラインＶｖｓｓが平行に配置されており、上記横電源ラインＨｖｄｄの両端部は上記縦電源ラインＶｖｄｄに接続され、上記横接地ラインＨｖｓｓの両端部は上記縦接地ラインＶｖｓｓに接続されている。
【０００８】
図４に示す電圧変化解析用等価回路では、上記マスクレイアウトにおける縦横の各電源ラインＶｖｄｄおよびＨｖｄｄはそれぞれ、これを複数に分割して得られる分割配線に相当する抵抗素子Ｒｅの直列接続体で示されている。また、この等価回路では、各電源ラインに含まれる容量成分が容量素子Ｃｅで示されている。
【０００９】
さらに、この等価回路では、図３に示すセルを電流源Ｉｓに置き換えて示しており、各電流源Ｉｓと抵抗素子Ｒｅとの接続点Ｐｓが、各セル（電流源）Ｉｓに電流を供給する電流供給ポイントとなっている。図４では、この電流供給ポイントＰｓは、上記電源ラインＨｖｄｄおよびＶｖｄｄを構成する配線上にのみ示しているが、上記接地ラインＨｖｓｓおよびＶｖｓｓを構成する配線上にも位置している。この電流供給ポイントでの電圧がセル（素子）の動作電圧、つまり素子に対する電源電圧となる。
【００１０】
静的な解析手法では、まず、電流源に与える消費電流を平均的な信号変化回数（単位時間当たりの活性化率、あるいは、クロック信号の遷移に対する信号遷移確率）をもとに計算する（静的な平均消費電流計算）。そして、マスクレイアウトから電源配線の抵抗成分（抵抗素子）を抵抗網として抽出し（電源配線抵抗網の抽出）、抽出された抵抗網に前記の電流源を付加して、式（１）に示すようにＤＣ解析を行うことにより、電源配線の電圧変化を求めるものである。すなわち、静的な解析手法による電圧変化量をΔＶとすると、ΔＶは次の式で表される値である。
【００１１】
ΔＶ＝Ｉａｖｇ＊Ｒ    式（１）
ただし、式（１）において、Ｉａｖｇは電流源に与える平均消費電流、Ｒは電源配線の抵抗成分を表す。
【００１２】
この手法は、現在の電源配線の電圧変化の解析を行うＣＡＤツールが採用している解析手法の主流になっており、従来、回路シミュレーション等を用いて解析した場合に、シミュレーションにかかる実行時間と使用メモリの制約上扱えなかった大規模な半導体集積回路の解析を可能にし、電源電圧変化の解析が現実的な時間で実行できるようになっている。
【００１３】
（２）消費電流と電源電圧降下の相互依存性
ところで、消費電流と電源電圧降下とには相互依存性がある。
【００１４】
元の電圧（電源供給電圧、あるいは理想電源電圧とも呼ぶ）をＶＤＤとし、電源電圧降下解析によって電圧降下量ΔＶＤＤが得られたとき、動作電圧ＶＤＤ’は次の式（２）で計算される。
【００１５】
ＶＤＤ’  ＝  ＶＤＤ  -  ΔＶＤＤ    式（２）
一般的に、回路の動作電圧が上がるとそれに伴って消費電流も大きくなり、動作電圧が下がると消費電流も小さくなる。今、元の電圧（理想電源電圧）ＶＤＤに対して電源電圧降下解析を行った結果、動作電圧が式（２）で表される値ＶＤＤ’に降下すると、電源線を流れる消費電流は、元のＶＤＤを動作電圧とした場合に比べて減少する。
【００１６】
この消費電流を用いて２回目の電源電圧降下解析を行うと、２回目の電源電圧降下解析による電圧降下量ΔＶＤＤ’は、１回目の電源電圧降下解析による電圧降下量ΔＶＤＤよりも小さくなる（式（３−１））。この場合の動作電圧ＶＤＤ’’は式（３−２）のようになるが、この２回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’’は、上式（２）に示す１回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’よりも大きくなり（式（３−３））、１回目の解析で得られた電圧降下量が緩和される。
【００１７】
ΔＶＤＤ’＜ΔＶＤＤ      式（３−１）
ＶＤＤ’’  ＝  ＶＤＤ  −  ΔＶＤＤ’      式（３−２）
ＶＤＤ’＜ＶＤＤ’’      式（３−３）
次に、素子の動作電圧を２回目の解析で得られた動作電圧ＶＤＤ’’とすると、電源配線に流れる消費電流は２回目に計算した消費電流に比べて増加する。この消費電流を用いて３回目の電源電圧降下解析を行うと、３回目の解析で得られる電圧降下量ΔＶＤＤ’’は、２回目の解析で得られた電圧降下量ΔＶＤＤ’よりも大きくなる（式（４−１））。この場合の動作電圧（３回目の解析で得られた動作電圧）ＶＤＤ’’’は、式（４−２）のように表されるが、この３回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’’’は、上式（３−２）に示す２回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’’よりも小さく、また、元の動作電圧時の１回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’よりも大きくなる。
【００１８】
ΔＶＤＤ’＜ΔＶＤＤ’’      式（４−１）
ＶＤＤ’’’  ＝  ＶＤＤ  −  ΔＶＤＤ’’      式（４−２）
ＶＤＤ’＜ＶＤＤ’’’＜ＶＤＤ’’      式（４−３）
さらに、素子の動作電圧を３回目の解析で得られた動作電圧ＶＤＤ’’’とすると、電源配線に流れる消費電流は３回目に計算した消費電流に比べて減少する。この消費電流を用いて４回目の電源電圧降下解析を行うと、４回目の解析により得られた電圧降下量ΔＶＤＤ’’’は、ΔＶＤＤ’’よりも小さくなる（式（５−１））。この場合の動作電圧ＶＤＤ’’’’は式（５−２）のように表されるが、この動作電圧ＶＤＤ’’’’は上式（４−２）に示す３回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’’’よりも大きく、また、２回目の電源電圧降下解析で得られた動作電圧ＶＤＤ’’よりも小さい。
【００１９】
ΔＶＤＤ’’’＜ΔＶＤＤ’’      式（５−１）
ＶＤＤ’’’’  ＝  ＶＤＤ  −  ΔＶＤＤ’’’      式（５−２）
ＶＤＤ’＜ＶＤＤ’’’＜ＶＤＤ’’’’＜ＶＤＤ’’      式（５−３）
以降、同様にして、ｉ−１回目の電源電圧降下解析で得られた動作電圧に対応する消費電流を用いてｉ回目の電源電圧降下解析を行うと、ｉ回目の電圧降下量はｉ−１回目とｉ−２回目の電圧降下量の間の値になる。このようにして電圧降下解析と消費電流解析を繰返すと、今回の解析で得られた電圧降下量と前回の解析で得られた電圧降下量の差は０（ｖ）に近くなり、電圧降下量はある一定値に近づく。即ち、消費電流と電源電圧降下量の間には相互依存性が存在し、各セルでの電源電圧の降下量の解析を、前回の解析で得られた消費電流を用いて繰返し行ううちに、両者、つまり消費電流と電源電圧降下量とは一定値に収束する。
【先行技術文献】
【非特許文献】
【００２０】
【非特許文献１】Ｆｕｌｌ−Ｃｈｉｐ  Ｖｅｒｉｆｉｃａｔｉｏｎ  ｏｆ  ＵＤＳＭ  Ｄｅｓｉｇｎｓ、Ｒ．Ｓａｌｅｈ、Ｓｉｍｐｌｅｘ  Ｓｏｌｕｔｉｏｎｓ、  Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ  Ｅｆｆｅｃｔｓ  ｉｎ  Ｃｕｓｔｏｍ  ＩＣ  ａｎｄ  ＡＳＩＣ  Ｄｅｓｉｇｎｓ、Ｗｉｌｅｙ  Ｉｎｔｅｒｓｃｉｅｎｃｅ、ＩＥＥＥ  Ｐｒｅｓｓ、２００２、  ｐｐ．２４５−２５２．
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、従来の電源電圧降下検証方法によると、上記で示したような消費電流と電源電圧降下量との相互依存性を考慮していない。通常、時間的な制約上、大規模な回路に対して１回の消費電流解析と電源電圧降下解析が行われている。このため、従来手法による電源電圧降下検証は、消費電流と電源電圧降下の相互依存性を考慮しないことに起因して、電源電圧降下検証の精度上の問題があった。
【００２２】
また、消費電流と電源電圧降下の相互依存性を考慮するために、複数回の電源電圧降下検証を繰り返す場合には、電源電圧降下検証に膨大な時間を要するという問題があった。
【００２３】
本発明は、上記のような問題点を解決するためになされたもので、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる回路検証装置及び回路検証方法、このような回路検証方法を用いて半導体集積回路を製造する方法、このような回路検証方法をコンピュータにより実行するための制御プログラム、並びに、このような制御プログラムを格納した記録媒体を得ることを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る回路検証装置は、半導体集積回路が有する複数の回路素子のスイッチングと、該半導体集積回路内の電源電圧を供給する電源配線の抵抗とによって生じる電源配線の電圧降下を検証する回路検証装置であって、該複数の回路素子のそれぞれに供給される電源電圧の電圧降下量である電源電圧降下量を検証する検証処理を、検証結果が、決められた収束条件を満たすまで繰り返し行う電源電圧降下量検証部を備え、該電源電圧降下量検証部は、２回目以降の検証処理では、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出する係数算出部を有し、今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して次回の検証で用いる回路素子の動作電圧とするものであり、そのことにより上記目的が達成される。
【００２５】
本発明は、上記回路検証装置において、前記電源電圧降下検証部は、前記半導体集積回路の回路情報に基づいて、該半導体集積回路を構成する各回路素子の動作電圧として印加される電源電圧の降下量を、電源配線の電圧が該回路素子の理想電圧あるという条件の下で検証する第１の検証部と、前記係数算出部を含み、該第１の検証部での第１回目の検証の結果である、該回路素子に供給される電源電圧の降下量と、該係数算出部で算出される電圧降下係数とに基づいて、各回路素子での消費電流と動作電圧との相互依存性を考慮した回路素子に対する電源電圧の降下量の２回目以降の検証を、検証結果が収束するまで繰り返す第２の検証部とを有することが好ましい。
【００２６】
本発明は、上記回路検証装置において、前記第２の検証部は、前記検証結果が、決められた収束条件を満たすか否か判定する収束判定部と、今回の検証で得られた回路素子の電源電圧降下量と、今回の検証で得られた電圧降下係数とに基づいて、次回の検証で用いる回路素子の電源動作電圧を算出する動作電圧算出部とを有することが好ましい。
【００２７】
本発明は、上記回路検証装置において、前記係数算出部は、前記回路素子であるＭＯＳトランジスタのドレインソース電流を、該回路素子に対する電源配線を流れる消費電流と見做して、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比である、今回の電圧降下係数を算出することが好ましい。
【００２８】
本発明は、上記回路検証装置において、前記第２の検証部は、前記電圧降下係数の収束条件をあらかじめ格納しておく収束条件格納部を有することが好ましい。
【００２９】
本発明は、上記回路検証装置において、前記収束判定部は、今回の検証処理で得られた電圧降下係数が、前記収束条件格納部に収束条件として格納されている、各回路素子の動作マージンから決められた電圧降下係数の基準値以下に収束するか否かを判定することが好ましい。
【００３０】
本発明は、上記回路検証装置において、前記動作電圧算出部は、今回の検証で得られた回路素子の電源電圧降下量に、今回の検証で得られた電圧降下係数を乗算して得られる電源電圧降下量を、次回の検証で用いる回路素子の次回の電源電圧降下とし、次回の検証で用いる回路素子の動作電圧を、理想電圧から該次回の電源電圧降下を引き算して求めることが好ましい。
【００３１】
本発明は、上記回路検証装置において、前記第２の検証部は、前記電圧降下係数が収束したときの回路素子の動作電圧を格納する動作電圧情報格納部を有することが好ましい。
【００３２】
本発明は、上記回路検証装置において、前記第１の検証部は、理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算手段と、該回路素子毎の平均消費電流を格納しておく平均消費電流情報格納部とを有することが好ましい。
【００３３】
本発明は、上記回路検証装置において、前記第１の検証部は、前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出部と、該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として格納しておく電源配線抵抗情報格納部とを有することが好ましい。
【００３４】
本発明は、上記回路検証装置において、前記第１の検証部は、理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算手段と、該回路素子毎の平均消費電流を格納しておく平均消費電流情報格納部と、前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出部と、該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として格納しておく電源配線抵抗情報格納部と、回路素子毎の平均消費電流情報と電源配線抵抗を用いて、各回路素子に供給される電源電圧の電圧降下量を求める解析を行う電源電圧降下解析部を有することが好ましい。
【００３５】
本発明は、上記回路検証装置において、前記電源電圧降下解析の結果得られた動作電圧を格納しておく動作電圧情報格納部を有し、該動作電圧情報格納部に格納されている各回路素子の動作電圧を、前記第２の検証部での第１回目の検証に用いることが好ましい。
【００３６】
本発明に係る半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報は、理想電源電圧で動作するよう回路設計された半導体集積回路の回路構成を示す回路情報を、上記回路検証装置による回路検証処理により、前記消費電流と動作電圧の相互依存性を考慮した、各回路素子の電源電圧の電圧降下量を反映するよう変更して得られたものであり、そのことにより上記目的が達成される。
【００３７】
本発明に係る回路検証方法は、半導体集積回路が有する複数の回路素子のスイッチングと、該半導体集積回路内の電源電圧を供給する配線の抵抗とによって生じる配線の電圧降下を検証する回路検証方法であって、該複数の回路素子のそれぞれに供給される電源電圧の電圧降下量である電源電圧降下量を検証する検証処理を、検証結果が、決められた収束条件を満たすまで繰り返し行う電源電圧降下量検証ステップを含み、該電源電圧降下量検証ステップは、２回目以降の検証処理では、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出する係数算出ステップを含み、今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して次回の検証で用いる回路素子の動作電圧とするものであり、そのことにより上記目的が達成される。
【００３８】
本発明は、上記回路検証方法において、前記電源電圧降下検証ステップは、前記半導体集積回路の回路情報に基づいて、該半導体集積回路を構成する各回路素子の動作電圧として印加される電源電圧の降下量を、電源配線の電圧が該回路素子の理想電圧あるという条件の下で検証する第１の検証ステップと、前記係数算出ステップを有し、該第１の検証ステップでの第１回目の検証の結果である、該回路素子に供給される電源電圧の降下量と、該係数算出部で算出される電圧降下係数とに基づいて、各回路素子での消費電流と動作電圧との相互依存性を考慮した回路素子に対する電源電圧の降下量の２回目以降の検証を、検証結果が収束するまで繰り返す第２の検証ステップとを含むことが好ましい。
【００３９】
本発明は、上記回路検証方法において、前記第２の検証ステップは、前記検証結果が、決められた収束条件を満たすか否か判定する収束判定ステップと、今回の検証で得られた回路素子の電源電圧降下量と、今回の検証で得られた電圧降下係数とに基づいて、次回の検証で用いる回路素子の電源動作電圧を算出する動作電圧算出ステップとを有することが好ましい。
【００４０】
本発明は、上記回路検証方法において、前記係数算出ステップは、前記回路素子であるＭＯＳトランジスタのドレインソース電流を、該回路素子に対する電源配線を流れる消費電流と見做して、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比である、今回の電圧降下係数を算出することが好ましい。
【００４１】
本発明は、上記回路検証方法において、前記第２の検証ステップでは、前記収束条件格納部に格納されている電圧降下係数の収束条件を用いることが好ましい。
【００４２】
本発明は、上記回路検証方法において、前記収束判定ステップは、今回の検証処理で得られた電圧降下係数が、前記収束条件格納部に収束条件として格納されている、各回路素子の動作マージンから決められた電圧降下係数の基準値以下に収束するか否かを判定することが好ましい。
【００４３】
本発明は、上記回路検証方法において、前記動作電圧算出ステップは、今回の検証で得られた回路素子の電源電圧降下量に、今回の検証で得られた電圧降下係数を乗算して得られる電源電圧降下量を、次回の検証で用いる回路素子の次回の電源電圧降下とし、次回の検証で用いる回路素子の動作電圧を、理想電圧から該次回の電源電圧降下を引き算して求めることが好ましい。
【００４４】
本発明は、上記回路検証方法において、前記電圧降下係数が収束したときの回路素子の動作電圧は動作電圧情報格納部に格納されることが好ましい。
【００４５】
本発明は、上記回路検証方法において、前記第１の検証ステップは、理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算ステップを含み、該回路素子毎の平均消費電流を平均消費電流情報格納部に格納しておくことが好ましい。
【００４６】
本発明は、上記回路検証方法において、前記第１の検証ステップは、前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出ステップを含み、該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として電源配線抵抗情報格納部に格納しておくことが好ましい。
【００４７】
本発明は、上記回路検証方法において、前記第１の検証ステップは、理想電源電圧を回路素子の動作電圧とした時の、回路素子毎の平均消費電流を、前記回路情報に基づいて計算する計算ステップと、前記回路情報に基づく半導体集積回路のレイアウトから、電源配線を複数の抵抗素子に分割したときの、各分割抵抗の値として電源配線抵抗を抽出する電源配線抵抗抽出ステップとを含み、該回路素子毎の平均消費電流を平均消費電流情報格納部に格納し、該複数の抵抗素子のそれぞれの抵抗値を電源配線抵抗として電源配線抵抗情報格納部に格納し、回路素子毎の平均消費電流情報と電源配線抵抗を用いて、各回路素子に供給される電源電圧の電圧降下量を求める解析を行うことが好ましい。
【００４８】
本発明は、上記回路検証方法において、前記電源電圧降下解析の結果得られた動作電圧を動作電圧情報格納部に格納しておき、該動作電圧情報格納部に格納されている各回路素子の動作電圧を、前記第２の検証ステップでの第１回目の検証に用いることが好ましい。
【００４９】
本発明に係る制御プログラムは、上記回路検証方法の各ステップをコンピュータに実行させるための処理手順が記述されたものであり、そのことにより上記目的が達成される。
【００５０】
本発明に係る記憶媒体は、上記制御プログラムが格納されたコンピュータ読み取り可能な可読なものであり、そのことにより上記目的が達成される。
【００５１】
以下、本発明の作用について説明する。
【００５２】
本発明においては、半導体集積回路の標準セル（標準素子）での電源電圧降下量を検証する際、最初に、標準セルの自動配置配線処理により得られた半導体集積回路のレイアウトに対して、元の電源電圧（理想電源電圧）に対する標準セルでの消費電流と、電源配線の抵抗網とを用いて標準セルに対する電源電圧の電圧降下検証を行い、２回目以降は、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出し、今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して、次回の検証で用いる回路素子の動作電圧を算出する検証処理を、電圧降下係数が収束条件を満たすまで繰り返し行う。これにより、２回目以降の、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証が簡略されることとなり、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる。
【発明の効果】
【００５３】
本発明によれば、半導体集積回路が有する複数の回路素子のスイッチングと、該半導体集積回路内の電源電圧を供給する電源配線の抵抗とによって生じる電源配線の電圧降下を検証する回路検証装置において、該複数の回路素子のそれぞれに供給される電源電圧の電圧降下量である電源電圧降下量を検証する検証処理を、検証結果が、決められた収束条件を満たすまで繰り返し行う電源電圧降下量検証部を備え、該電源電圧降下量検証部は、２回目以降の検証処理では、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出する係数算出部を有し、今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して次回の検証で用いる回路素子の動作電圧とするので、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる効果が得られる。
【００５４】
本発明によれば、半導体集積回路が有する複数の回路素子のスイッチングと、該半導体集積回路内の電源電圧を供給する配線の抵抗とによって生じる配線の電圧降下を検証する回路検証方法において、該複数の回路素子のそれぞれに供給される電源電圧の電圧降下量である電源電圧降下量を検証する検証処理を、検証結果が、決められた収束条件を満たすまで繰り返し行う電源電圧降下量検証ステップを含み、該電源電圧降下量検証ステップは、２回目以降の検証処理では、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧を該回路素子の動作電圧として該回路素子での消費電流を求めるとともに、前回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流に対する、今回の検証処理により得られた電源電圧降下量から算出される回路素子の電源電圧に相当する消費電流の比を、今回の電圧降下係数として算出する係数算出ステップを含み、今回の検証で得られた回路素子の動作電圧に、今回の検証で得られた電圧降下係数を乗算して次回の検証で用いる回路素子の動作電圧とするので、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる効果が得られる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の実施の形態に係る回路動作検証装置（回路検証装置）の要部構成例を示すブロック図である。
【図２】図２は、図１に示す回路動作検証装置の要部ハード構成例を示すブロック図である。
【図３】図３は、非特許文献１に開示の、電源電圧の電圧変化を高速に解析する手法を説明する図であり、論理回路を含む半導体集積回路全体のマスクレイアウトを示しており、本発明の実施形態での回路動作検証の対象となるＬＳＩにおける電源配線の構造にも用いられている。
【図４】図４は、非特許文献１に開示の、電源電圧の電圧変化を高速に解析する手法を説明する図であり、電流源と抵抗とによる電圧変化解析用等価回路を示しており、本発明の実施形態での回路動作検証の対象となるＬＳＩにおける電源配線構造の回路図である。
【図５】図５は、本発明の実施形態による回路動作検証の結果を表形式で示す図であり、検証回数と、検証結果としての動作電圧、消費電流、電源電圧降下係数、及び電圧降下量とを対応付けて示している。
【図６】図６は、本発明の実施形態による回路動作検証で用いるＭＯＳトランジスタのドレインソース間電流電圧特性を示す図である。
【図７】図７は、本発明の実施形態による回路動作検証の結果を表形式で示す図であり、検証対象となる各素子とその動作電圧及び電圧降下量とを対応付けて示している。
【発明を実施するための形態】
【００５６】
以下、まず、本発明の基本原理について説明する。
【００５７】
本発明に係る半導体回路動作検証装置（回路検証装置）における電源電圧降下計算方法を図１を用いて説明する。
【００５８】
本発明の電源電圧降下計算方法は、標準素子の自動配置配線処理により得られたＬＳＩ（大規模半導体集積回路）のレイアウトに対して、元の電源電圧（理想電源電圧）に対する消費電流と、電源配線の抵抗網とを用いて電源電圧降下解析を行う第１のステップと、２回目以降、前回算出した電源電圧降下量に対する電源電圧降下係数を求め、電源電圧降下係数を掛けることによって現電圧降下量と動作電圧を求める第２のステップとを含んでいる。
【００５９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００６０】
（実施形態１）
図１は、本発明の実施の形態１に係る半導体回路動作検証装置（回路検証装置）の構成を示すブロック図である。
【００６１】
まず、本発明の実施形態の半導体回路動作検証装置の概要について説明する。
【００６２】
図１に示す半導体回路動作検証装置１００は、上記第１のステップを実行する第１の検証部１０１を有している。
【００６３】
この第１の検証部１０１は、市販の消費電力解析ツール等を用いて元の電源電圧時の、ＬＳＩを構成する素子（標準セル）毎の平均消費電流を計算する計算部（平均消費電流計算部）１１１と、この計算結果を平均消費電流情報として格納する電流情報格納部（平均消費電流情報格納部）１１２とを有している。また、この第１の検証部１０１は、ＬＳＩのレイアウトから市販のＬＰＥ（Ｌａｙｏｕｔ  Ｐａｒａｓｉｔｉｃ  Ｅｘｔｒａｃｔｉｏｎ）ツール等を用いて電源配線抵抗を抽出する抵抗抽出部（電源配線抵抗抽出部）１１３と、その抽出結果を電源配線抵抗情報として格納する抵抗情報格納部（電源配線抵抗情報格納部）１１４とを有している。
【００６４】
さらに、この第１の検証部１０１は、上記電流情報格納部１１２に格納されている平均消費電流情報と、抵抗情報格納部１１４に格納されている電源配線抵抗情報とを用いて電源電圧降下解析を行う解析部１１５と、該解析部１１５からの電圧情報を格納する電圧情報格納部（動作電圧情報格納部）１１６とを有している。
【００６５】
この解析部１１５は、市販の電源電圧降下解析ツール等を用いて素子毎の電源電圧降下量を計算し、得られた電圧降下量を元の電源電圧から引くことによって、素子毎の動作電圧を算出するものであり、この解析部１１５で得られた動作電圧が上記格納部１１６に格納される。
【００６６】
ここで、電圧情報格納部１１６には、上記動作電圧情報が、図７に示すように、各素子ｉ、ｊ、・・・、ｘと、その電圧降下量ΔＶＤＤｉ、ΔＶＤＤｊ、・・・、ΔＶＤＤｘと、その動作電圧ＶＤＤｉ、ＶＤＤｊ、・・・、ＶＤＤｘとを対応付けて示すテーブルＴａとして格納されている。
【００６７】
上記半導体回路動作検証装置１００は、上記第２のステップを実行する第２の検証部１０２を有している。
【００６８】
この第２の検証部１０２は、消費電流としてＭＯＳトランジスタの飽和領域に流れるドレインソース電流を用いたモデル化によって電源電圧降下係数を算出するとともに、電源電圧降下量を算出する係数算出部（電源電圧降下係数算出部）１１７と、収束条件を格納している収束条件格納部１１９と、解析の対象とする動作電圧時の消費電流と前回の電源電圧降下解析時の動作電圧での消費電流との比を、収束情報格納部１１９に予め格納されている収束条件と対比し、収束判定を行う収束判定部１１８と、第２の検証部１０２での検証の結果である各素子の動作電圧を格納する動作電圧情報格納部１２２と、電源電圧降下量から動作電圧を算出する動作電圧算出部１２１とを有している。
【００６９】
ここで、上記電源電圧降下係数が収束条件を満たしていれば、当該電圧降下係数によって得られた電源電圧降下量及び動作電圧を示す動作電圧情報が電圧情報格納部１２２に格納され、電源電圧降下係数が収束条件を満たさない場合、動作電圧算出部１２１にて、次の検証で動作電圧として用いる今回の検証結果としての動作電圧が計算され、再び電源電圧降下係数算出部１１７にて、ＭＯＳトランジスタの飽和領域で流れるドレインソース電流を用いたモデル化により電源電圧降下係数及び動作電圧降下量が算出され、再度、電源電圧降下係数に対して収束判定部１１８にて収束判定が行われる。
【００７０】
以降、第２の検証部１０２では、電源電圧降下係数が収束するまで電源電圧降下量の検証が繰返される。
【００７１】
このように、本発明の実施形態では、消費電流と電源電圧降下の相互依存性を考慮した各標準セル毎の電源電圧降下検証を、回路シミュレーションやＣＡＤソフトを用いることなく高速に行うことが可能である。
【００７２】
以下、本発明の実施形態１による半導体回路検証装置（以下単に、回路検証装置ともいう。）について詳しく説明する。
【００７３】
図１に示す半導体回路検証装置（以下単に、回路検証装置ともいう。）１００は、半導体集積回路の回路情報に基づいて、該半導体集積回路を構成する各標準セル（以下、単に素子ともいう。）の動作電圧として印加される電源電圧の降下量を、電源配線の電圧が理想電圧あるという条件の下で検証する第１の電源電圧降下検証部（第１の検証部）１０１と、該第１の電源電圧降下検証部１０１での検証結果である標準セルの電源電圧降下量に基づいて、各標準セルでの消費電流と動作電圧（電源電圧）との相互依存性を考慮した標準セルの電源電圧降下量の検証を、検証結果が収束するまで繰り返す第２の電源電圧降下検証部１０２とを有している。
【００７４】
ここで、第１の電源電圧降下検証部１０１は、上記半導体集積回路の回路情報に基づいて、市販の消費電流解析ツール（ＣＡＤツール）を用いて素子毎の平均消費電流を計算する電流計算部（平均消費電流計算部）１１１と、計算された素子毎の平均消費電流を格納する電流情報格納部（平均消費電流情報格納部）１１２とを有している。ここで、平均消費電流とは、素子で消費される電流を、該素子での平均的な信号変化回数（つまり、単位時間当たりの活性化率、あるいは、クロック信号の遷移に対する信号遷移確率）をもとに計算して得られたものである。
【００７５】
また、第１の電源電圧降下検証部１０１は、配線生成後のレイアウト、つまり、半導体集積回路の基本レイアウトに対して、市販のＬＰＥ（Ｌａｙｏｕｔ  Ｐａｒａｍｅｔｅｒ  Ｅｘｔｒａｃｔｉｏｎ、寄生回路成分抽出）ツール等を用いて電源配線の寄生抵抗素子ファイルを抽出する電源配線抵抗抽出部１１３と、抽出された電源配線の寄生抵抗素子ファイルを格納する抵抗情報格納部（電源配線抵抗情報格納部）１１４とを有している。
【００７６】
具体的には、電源配線の寄生抵抗素子ファイルは、図４に示すように、電源配線をこれを複数に分割して得られる分割配線に相当する抵抗素子（寄生抵抗）の直列接続体として表したときの、各抵抗素子の接続情報、各抵抗素子の抵抗値、各セル（標準素子）の接続情報、および、各抵抗素子が回路パターンのレイアウト上で位置する２次元座標情報が格納されたファイルであり、一般的にＳＰＦ（Ｓｔａｎｄａｒｄ  Ｐａｒａｓｉｔｉｃ  ｆｏｒｍａｔ）、あるいは、ＳＰＥＦ（Ｓｔａｎｄａｒｄ  Ｐａｒａｓｉｔｉｃ  Ｅｘｃｈａｎｇｅ  ｆｏｒｍａｔ）と呼ばれるものである。
【００７７】
また、上記第１の電源電圧降下検証部１０１は、格納部１１２に格納されている素子毎の平均消費電流情報と、格納部１１４に格納されている電源配線抵抗情報とから、市販の電源電圧降下解析ツール（ＣＡＤツール）を用いてＤＣ解析を行うことによって、各素子に対する電源電圧降下解析を行って素子毎の電圧降下量を算出するとともに、該電圧降下量から各素子の動作電圧を算出する電源電圧降下解析部１１５と、該解析部１１５での電源電圧降下解析の結果得られた素子毎の電圧降下量と、該電圧降下量から算出される動作電圧とを格納する格納部１１６とを有している。
【００７８】
例えば、解析部１１５で、電源配線の電圧が理想電圧ＶＤＤであるという条件下で、あるセルの電源電圧降下解析を行って電圧降下量ΔＶＤＤが得られた場合、この解析により得られるセルの動作電圧Ｖは、
Ｖ＝ＶＤＤ−ΔＶＤＤ
となる。
【００７９】
上記第２の電圧降下検証部１０２は、消費電流として、上記セルであるＭＯＳトランジスタの飽和領域に流れるドレインソース電流を用いたモデル化によって電源電圧降下係数を算出する係数算出部（電源電圧降下係数算出部）１１７と、今回の電源電圧降下の検証により得られた動作電圧に対応する消費電流（今回の消費電流Ｉｄｓｎ）と、前回の電源電圧降下検証時の動作電圧に対応する消費電流（前回の消費電流Ｉｄｓｎ−１）との比（Ｋｎ＝Ｉｄｓｎ／Ｉｄｓｎ−１）である電圧降下係数Ｋｎを、あらかじめ与えられた収束条件（判定基準となる電圧降下係数Ｋｒ）と対比し、収束判定を行う収束判定部１１８と、今回の電源電圧降下の検証により得られた電圧降下量ΔＶＤＤを理想電圧ＶＤＤから減算して、今回の検証結果としての動作電圧ＶＤＤｎを算出する動作電圧算出部１２１とを有している。この今回の検証結果としての動作電圧ＶＤＤｎは、次回の検証を行う場合には、素子の動作電圧として用いられるものである。
【００８０】
ここで、動作電圧算出部１２１は、理想電圧ＶＤＤが外部から与えられ、ｎ回目の電圧降下検証（１回目の電圧降下検証は第１の検証部１０１で解析によるもの、２回目以降の電圧降下検証は第２の検証部での演算によるもの）により得られた電圧降下量ΔＶＤＤを係数計算部１１７から受け取り、動作電圧Ｖｎ（ｎは２の以上の整数）を算出するものである。
【００８１】
また、上記係数算出部１１７は、理想電圧ＶＤＤが外部から与えられ、第１の検証部１０１で得られた動作電圧Ｖ１を動作電圧格納部１１６から受け取り、また、動作電圧算出部１２１で算出された動作電圧Ｖｎ（ｎは２以上の整数）を受け取り、ｎ（ｎは２以上の整数）回目の電圧降下検証に対応する電源電圧降下係数Ｋｎ（ｎは１以上の整数）を計算して収束判定部１１８に出力するとともに、新たな電源電圧降下量ΔＶＤＤｎ（ｎは１以上の整数）を見積もり、動作電圧算出部１２１に出力するものである。この第２の検証部１０２では、電源電圧降下の検証は、電圧降下係数Ｋｎが収束条件Ｋｒを満たすまで繰り返し行われる。
【００８２】
また、上記第２の電圧降下検証部１０２は、上記収束条件が満たされたときの検証結果として、電源降下量ΔＶＤＤｘと動作電圧Ｖｘを各素子毎に格納する動作電圧情報格納部１２２を有している。
【００８３】
なお、上記収束条件Ｋｒは、具体的には検証を行う前に予め設定しておく電源電圧降下係数のしきい値であり、半導体集積回路である半導体チップの実際の動作条件、つまり周波数、電圧、適用用途（例えば、携帯電話などのモバイル機器、冷蔵庫やエアーコンディショナーなどの家電機器）などに応じて、半導体チップが誤動作しないような適切な動作マージンを考慮して設定されており、この収束条件としての電源電圧降下係数のしきい値が小さくなるほど、厳しい動作条件（周波数が高い、あるいは動作電圧が高い、さらには外気の温度変化などが大きい環境で使用されるなど）に耐えうるものとなる。また、収束条件は、電源電圧降下係数の閾値を厳しい値にするほど、解析精度が高まる一方で、検証時の計算負荷が増大するという、解析精度と計算負荷というトレードオフの関係を考慮して設定される。
【００８４】
図２は、図１に示す回路動作検証装置の要部ハード構成例を示すブロック図である。
【００８５】
本実施形態による回路動作検証装置１００は、コンピュータシステムで構成されており、各種入力指令を可能とするキーボードやマウス、画面入力装置などの操作入力部２と、各種入力指令に応じて表示画面上に、初期画面、選択誘導画面および処理結果画面などの各種画像を表示可能とする表示部３と、全体的な制御を行う制御手段としてのＣＰＵ４（中央演算処理装置）と、ＣＰＵ４の起動時にワークメモリとして働く一時記憶手段としてのＲＡＭ５と、ＣＰＵ４を動作させるための制御プログラムおよびこれに用いる各種データなどが記録されたコンピュータ読み取り可能な可読記録媒体（記憶手段）としてのＲＯＭ６と、回路動作検証処理における各種データを記憶すると共にこれを参照可能とするためのデータベース７とを有している。
【００８６】
ＣＰＵ４は、操作入力部２からの入力指令の他、ＲＯＭ６内からＲＡＭ５内に読み出された制御プログラムおよびこれに用いる各種データに基づいて、前述した平均消費電流計算部１１１、電源配線抵抗抽出部１１３、電源電圧降下解析部１１５、電源電圧降下係数算出部１１７、収束判定部１１８、及び動作電圧算出部１２１の機能をそれぞれ実行する。
【００８７】
ＲＯＭ６は、ハードディスク、光ディスク、磁気ディスクおよびＩＣメモリなどの可読記録媒体（記憶手段）で構成されている。この制御プログラムおよびこれに用いる各種データは、携帯自在な光ディスク、磁気ディスクおよびＩＣメモリなどからＲＯＭ６にダウンロードされてもよいし、コンピュータのハードディスクからＲＯＭ６にダウンロードされてもよいし、無線または有線、インターネットなどを介してＲＯＭ６にダウンロードされてもよい。
【００８８】
図１に示す回路動作検証装置１００の要部ハード構成は、図１に示す回路動作検証装置１００の各部の機能をコンピュータに実行させるための処理手順が記述された制御プログラムをコンピュータ読み取り可能な可読記憶媒体に格納して、コンピュータ（ＣＰＵ４）により自動的に回路動作検証処理を行うものである。
【００８９】
ＲＡＭ５やデータベース７は、ＣＰＵ４による回路動作検証処理中に中間データとして生成される各種データを、その都度格納すると共に、必要に応じてこれらを参照可能としている。つまり、ＲＡＭ５やデータベース７は、図１に示す回路動作検証装置１００の各格納部１１２、１１４、１１６、１１９、１２２を構成している。なお、データベース７はＲＡＭ５と一体で同じ記憶手段として構成されていてもよい。
【００９０】
次に動作について説明する。
【００９１】
まず、この半導体回路動作検証装置１００の第１の電源電圧降下検証部（第１の検証部）１０１では、各セルに対する電源電圧降下検証により、素子毎の電圧降下量と動作電圧とが求められ、格納部１１６に格納される。
【００９２】
つまり、第１の検証部１０１では、平均消費電流計算部１１１は、半導体集積回路の回路情報に基づいて、市販の消費電流解析ツールを用いて素子毎の平均消費電流を計算する。ここで、平均消費電流とは、消費電流を平均的な信号変化回数で（単位時間当たりの素子の活性化率、あるいは、クロック信号の遷移に対する信号遷移確率）をもとに計算される。この平均消費電流計算部１１１で得られた素子毎の平均消費電流が平均消費電流情報格納部１１２に格納される。
【００９３】
また、第１の検証部１０１では、電源配線抵抗抽出部１１３は、配線生成後のレイアウトに対して、市販のＬＰＥ（Ｌａｙｏｕｔ  Ｐａｒａｍｅｔｅｒ  Ｅｘｔｒａｃｔｉｏｎ、寄生回路成分抽出）ツール等を用いて電源配線の寄生抵抗素子ファイルを抽出する。電源配線抵抗抽出部１１３で抽出した電源配線の寄生抵抗素子ファイルは、電源配線抵抗情報格納部１１４に格納されている。
【００９４】
具体的には、この寄生抵抗ファイルは、複数の抵抗素子（寄生抵抗）に分割された電源配線における各抵抗素子の接続情報、各抵抗素子の抵抗値、該電源配線に対する各セルの接続情報、および、各抵抗素子が半導体集積回路のレイアウト上で位置する２次元座標情報が格納されたファイルで、一般的にＳＰＦ（Ｓｔａｎｄａｒｄ  Ｐａｒａｓｉｔｉｃ  ｆｏｒｍａｔ）、あるいは、ＳＰＥＦ（Ｓｔａｎｄａｒｄ  Ｐａｒａｓｉｔｉｃ  Ｅｘｃｈａｎｇｅ  ｆｏｒｍａｔ）と呼ばれるものである。
【００９５】
さらに、第１の検証部１０１では、電源電圧降下解析部１１５は、格納部１１２に格納されている素子毎の平均消費電流情報と、格納部１１４に格納されている電源配線抵抗情報とから、市販の電源電圧降下解析ツールを用いてＤＣ解析を行うことによって、該電源配線における各セル毎に電源電圧降下解析を行う。該電源電圧降下解析部１１５による電源電圧降下解析の結果得られた素子毎の電圧降下量と動作電圧とが動作電圧格納部１１６に格納される。
【００９６】
今、格納部１１６に格納されているある素子の動作電圧をＶ１とし、電圧降下量をΔＶＤＤ１とすると、素子の動作電圧Ｖ１は、次の式（６）で表されるように、元の電源電圧（理想電圧）ＶＤＤから電圧降下量ΔＶＤＤを引いたものである。
【００９７】
Ｖ１＝ＶＤＤ  -  ΔＶＤＤ１    式（６）
次に、回路動作検証装置１００の第２の電圧降下検証部（第２の検証部）１０２では、電源電圧降下の検証は、電圧降下係数Ｋｎが収束条件を満たすまで繰り返し行われる。
【００９８】
つまり、第２の検証部１０２では、電源電圧降下係数算出部１１７は、格納部１１６に格納されている、上記第１の検証部１０１で求められた動作電圧Ｖ１と、元の電源電圧（理想電源電圧）とを受け、電圧降下量ΔＶＤＤ１に対する電圧降下係数Ｋ１を算出する。
【００９９】
ここで、電圧降下係数Ｋは、上記標準セルとしてのＭＯＳトランジスタのドレインソース電流を電源配線を流れる消費電流と見做して、前回の検証による動作電圧と今回の検証による動作電圧の下でのドレインソース電流の比率（係数）として算出される。ここで、ドレインソース電流は、公知の式（７）及び（８）を用いて求められる。
【０１００】
Ｉｄｓ＝（β／２）×（Ｖｇｓ−Ｖｔ）      式（７）
β＝（με／ｔｏｘ）×（Ｗ／Ｌ）      式（８）
ただし、Ｉｄｓはドレインソース電流、βはＭＯＳトランジスタの利得係数、Ｖｇｓはゲート・ソースドレイン間電圧（電源電圧が与えられているものとする）、Ｖｔは閾値電圧、μはＭＯＳトランジスタのチャネルでの電子の表面移動度、εはゲート酸化膜の誘電率、ｔｏｘはゲート酸化膜厚、Ｗはチャネル幅、Ｌはチャネル長である。Ｖｔ、μ、ε、ｔｏｘはプロセス固有の値であり、Ｗ、及び、Ｌは各素子が有するトランジスタ固有の値である。
【０１０１】
今、元の理想電圧ＶＤＤでのドレインソース電流をＩｄｓ０、上記例で元の電圧に対し、電圧ΔＶＤＤ１だけ降下した動作電圧Ｖ１でのドレインソース電流をＩｄｓ１とすると、Ｉｄｓ０及びＩｄｓ１は次の式（９）及び（１０）で算出される。
【０１０２】
Ｉｄｓ０＝（β／２）×（ＶＤＤ−Ｖｔ）      式（９）
Ｉｄｓ１＝（β／２）×（Ｖ１−Ｖｔ）      式（１０）
式（９）及び（１０）で算出されたＩｄｓ０とＩｄｓ１の比Ｉｄｓ１／Ｉｄｓ０をＫ１とすると（式（１１））、電圧降下量ΔＶＤＤ１に係数Ｋ１を掛けた値は、動作電圧Ｖ１に対応する消費電流を用いて電源電圧降下解析を行った場合の電圧降下量（ΔＶＤＤ２）と見做すことができ、Ｉｄｓ１＜Ｉｄｓ０であるから、Ｋ１＜１となる（式（１２））。また、このときの動作電圧は、式（１３）のように表すことができる。
【０１０３】
Ｋ１＝Ｉｄｓ１／Ｉｄｓ０      式（１１）
ΔＶＤＤ２＝ΔＶＤＤ１×Ｋ１、Ｋ１＜１      式（１２）
Ｖ２＝ＶＤＤ  -  ΔＶＤＤ２      式（１３）
図１に示す収束条件格納部１１９には、係数Ｋ１に対する収束条件（電源電圧降下係数の閾値Ｋｒ）が格納されており、収束判定部１１８にて、収束条件格納部１１９から取り出した収束条件（閾値Ｋｒ）と係数Ｋ１とを比較する。この比較の結果、係数Ｋ１が、格納部１１９に格納されている収束条件を満たしていれば、ここでは、該係数Ｋ１の絶対値が閾値Ｋｒ以下であれば、電源電圧降下の検証処理を終了し、電源電圧降下係数算出部１１７で算出した電圧降下量ΔＶＤＤ２、及び動作電圧算出部１２１で算出した動作電圧Ｖ２を動作電圧情報格納部１２２に格納する。係数Ｋ１が格納部１１９に格納されている収束条件を満たしていなければ、ここでは、該係数の絶対値が閾値Ｋｒより大きければ、動作電圧算出部１２１で、２回目の電圧降下検証により得られた電圧降下量ΔＶＤＤ２から算出した、素子の動作電圧Ｖ２に基づいて、電源電圧降下係数算出部１１７で電源電圧降下係数Ｋ２及び電圧降下量ΔＶＤＤ２を算出する。
【０１０４】
なお、上記収束判定部１１８は、判定結果に応じて、上記動作電圧算出部１２１の動作を制御し、また、係数算出部１１７で算出した電圧降下量、及び動作電圧算出部１２１で計算した動作電圧の格納部１２２への格納を制御している。
【０１０５】
式（１３）のＶ２を動作電圧とした場合のドレインソース電流Ｉｄｓ２は、式（１０ａ）で算出され、この場合の係数Ｋ２は次の式（１４）で算出される。
【０１０６】
Ｉｄｓ２＝（β／２）×（Ｖ２−Ｖｔ）  式（１０ａ）
Ｋ２＝Ｉｄｓ２／Ｉｄｓ１      式（１４）
上記と同様に、式（１０ａ）で算出された消費電流Ｉｄｓ２と上記消費電流Ｉｄｓ１の比を係数Ｋ２とすると（式（１４））、電圧降下量ΔＶＤＤ２に係数Ｋ２を掛けた値を、動作電圧Ｖ２に対応する消費電流を用いて電源電圧降下解析を行った場合の電圧降下量ΔＶＤＤ３と見做すことができ、この場合、消費電流と電源電圧降下量との相互依存性からＩｄｓ２＞Ｉｄｓ１であるから、Ｋ２＞１となる（式（１５））。また、このときの動作電圧（３回目の動作検証で得られた動作電圧）Ｖ３は、式（１６）のように表すことができる。上記と同様に、収束判定部１１８で、格納部１１９から取り出した収束条件（閾値Ｋｒ）と係数Ｋ２を比較する。比較の結果、係数Ｋ２が格納部１１９に格納されている収束条件を満たしていれば、動作電圧検証処理を終了し、３回目の動作検証で得られた電圧降下量ΔＶＤＤ３及び動作電圧Ｖ３を動作電圧情報格納部１２２に格納する。また、係数Ｋ２が格納部１１９に格納されている収束条件を満たしていなければ、動作電圧算出部１２１で算出した動作電圧Ｖ３に基づいて、再度電源電圧降下係数算出部１１７で電源電圧降下係数及び電源電圧降下量を算出する。
【０１０７】
ΔＶＤＤ３＝ΔＶＤＤ２×Ｋ２、Ｋ２＞１      式（１５）
Ｖ３＝ＶＤＤ  -  ΔＶＤＤ３      式（１６）
以降、同様にして、Ｎ−１回目の電源電圧降下検証で計算したドレインソース電流（消費電流）Ｉｄｓｎ−１とＮ回目の電源電圧降下検証で計算したドレインソース電流（消費電流）Ｉｄｓｎの比を電源電圧降下係数Ｋｎとして、収束判定部１１８での収束判定と、動作電圧算出部１２１での動作電圧の算出と、電源電圧降下係数算出部１１７での係数及び電源電圧降下量の算出とを含む検証処理を繰り返し、係数Ｋｎが収束した時点で、この検証処理を終了し、この検証処理を終了した時点で得られた電圧降下量ΔＶＤＤｘと動作電圧Ｖｘを動作電圧情報格納部１２２に格納する。
【０１０８】
以上により、ＭＯＳトランジスタのドレインソース電流を電源配線を流れる消費電流と見做し、Ｎ−１回目の電圧降下検証で得られた動作電圧Ｖｎ−１における消費電流Ｉｄｓｎ−１と、Ｎ回目の電圧降下検証で得られた動作電圧における消費電流Ｉｄｓｎとの比Ｋｎを電源電圧降下係数として扱うことにより、回路シミュレーションや市販のＣＡＤソフトを用いることなく、大規模な回路に対して高速に消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下解析を行うことができる。
【０１０９】
このような各素子に対する電源電圧降下検証は素子毎に行われ、素子毎の検証結果が格納部１２２に格納される。
【０１１０】
このように、本発明の実施形態による電源電圧降下検証装置１００によれば、各セルに対する電源電圧降下検証により、素子毎の電圧降下量と動作電圧とを求めて格納部に格納する第１の検証部１０１と、該格納部に格納された電圧降下量に基づいて、Ｎ−１回目の電圧降下検証で得られた動作電圧における消費電流と、Ｎ回目の電圧降下検証で得られた動作電圧における消費電流との比を電源電圧降下係数として扱い、電圧降下検証を電圧降下係数が収束条件を満たすまで繰り返し行う第２の検証部１０２とを備えたので、２回目以降の、消費電流と電源電圧降下の相互依存性を考慮した動作検証が簡略されることとなり、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる。
【０１１１】
具体的には次の効果が得られる。
【０１１２】
まず、標準セルの自動配置配線を用いたＬＳＩ設計において、回路シミュレーションや市販のＣＡＤソフトを用いることなく、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を高速に行うことができる。
【０１１３】
また、ＭＯＳトランジスタのドレインソース電流を、電源配線を流れる各標準セルの消費電流としモデル化し、Ｎ−１回目の電源電圧降下検証により得られた動作電圧Ｖｎ−１に対応する消費電流と、Ｎ回目の電源電圧降下検証により得られた動作電圧Ｖｎに対応する消費電流との比を電源電圧降下係数Ｋｎとして扱うことにより、電源電圧降下検証を、公知の物理式を用いて簡単に、しかも、高速に行うことができる。
【０１１４】
本発明の効果を表す例を図５と図６を用いて示す。
【０１１５】
図５は、本発明の実施形態による電圧降下検証結果の一例として、動作電圧、消費電流、電源電圧降下係数、電圧降下量を表す図である。
【０１１６】
なお、図５中、ＶＤＤは理想電圧、Ｖ１〜Ｖｎは、ｎ回目の検証処理により得られた各素子の動作電圧、Ｉｄｓ０は理想電圧に対応する消費電流、Ｉｄｓ１〜Ｉｄｓｎは、１〜ｎ回目の検証処理で得られた動作電圧に対応する消費電流、Ｋ１〜Ｋｎは１〜ｎ回目の検証処理で得られた電源電圧降下係数、ΔＶＤＤ１〜ΔＶＤＤｎは１〜ｎ回目の検証処理で得られた電源電圧降下量である。
【０１１７】
図６は、本発明の例で示すＭＯＳトランジスタのドレインソース間の電流電圧特性を示す図である。なお、図６中、Ｉｄｓはドレインソース電流、Ｖｄｓはドレインソース電圧、Ｖｇｓはゲートソース電圧である。
【０１１８】
図６に示すトランジスタ特性を持つ技術を用いて標準セルの自動配置配線を用いて設計したレイアウトデータに対して行った、本発明による消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証の結果が図５のようになったとする。
【０１１９】
つまり、電源電圧降下検証をＮ回繰り返した結果、係数Ｋｎが別途与えておいた収束条件を満たし、電圧降下量としてΔＶＤＤｎ（９．８５ｍＶ）が得られたとする。
【０１２０】
これは、消費電流と電源電圧降下量との相互依存性を考慮せずに行った１回の電源電圧降下解析で得られたΔＶＤＤ１（１０ｍｖ）と比較して１．５％小さくなった。つまり、１回の電源電圧降下解析による電源電圧降下検証では、電源電圧降下量を１．５％過大に見積もっていたことがわかる。また、消費電流と電源電圧降下の相互依存性を考慮するため複数回の電源電圧降下解析を繰り返す電源電圧降下検証に数時間を要していた実行時間が、本発明の実施形態のように、２回目以降の電源電圧降下検証をＭＯＳトランジスタのドレインソース電流を消費電流として用いて行う場合には、数分に短縮され、検証にかかる実行時間が改善される。
【０１２１】
また、上記実施形態の回路動作検証装置は、半導体集積回路を製造する方法において用いることができる。
【０１２２】
具体的には、このような半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報は、理想電源電圧で動作するよう回路設計された半導体集積回路の回路構成を示す回路情報を、上記実施形態の回路検証装置による回路検証処理により、前記消費電流と動作電圧の相互依存性を考慮した、各回路素子の電源電圧の電圧降下量を反映するよう変更して得られた情報としたものである。
【０１２３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した非特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２４】
本発明は、回路動作装置、半導体集積回路の製造方法、回路動作方法、制御プログラム、および記録媒体の分野において、消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる回路検証装置及び回路検証方法、このような回路検証方法を用いて半導体集積回路を製造する方法、このような回路検証方法をコンピュータにより実行するための制御プログラム、並びに、このような制御プログラムを格納した記録媒体を得るできる。
【符号の説明】
【０１２５】
２  操作部
３  表示分
４  ＣＰＵ
５  ＲＡＭ
６  ＲＯＭ
７  データベース
１００  回路動作検証装置
１１１  平均消費電流計算部
１１２  平均消費電流情報格納部
１１３  電源配線抵抗抽出部
１１４  電源配線抵抗情報格納部
１１５  電源電圧降下解析部
１１６  動作電圧情報格納部
１１７  電源電圧降下係数算出部
１１８  収束判定部
１１９  収束条件格納部
１２１  動作電圧算出部
１２２  動作電圧情報格納部
【図１】
2010257005.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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