(57)【要約】【課題】情報を記録及び消去する際に、対称電流駆動が可能な磁気メモリ素子の駆動方法を提供する。【解決手段】本発明は、磁気抵抗構造体にデータを記録するために電流を印加する際、トランジスタのゲート電圧を変化させることによって、電流方向による電流量の変化を減少させることができる磁気メモリ素子の駆動方法である。これによって、磁気メモリ素子は対称電流駆動を行えるようになり、故に、安定した回路設計が可能になる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
磁気抵抗構造体及びスイッチ構造体を含む磁気メモリ素子の駆動方法において、
前記スイッチ構造体のゲートに第１ゲート電圧を印加し、前記スイッチ構造体から前記磁気抵抗構造体に第１方向の電流を印加して第１データを記録する段階と、
前記スイッチ構造体のゲートに第２ゲート電圧を印加し、前記磁気抵抗構造体から前記スイッチ構造体に第２方向の電流を印加し、第２データを記録する段階とを含み、前記第１方向の電流は、前記第２方向の電流と同じレベルの電流である磁気メモリ素子の駆動方法。
【請求項２】
前記第１ゲート電圧は、前記第２ゲート電圧より大きい電圧であることを特徴とする請求項１に記載の磁気メモリ素子の駆動方法。
【請求項３】
前記スイッチ構造体は、
ソース及びドレインを含む基板と、
前記ソース及びドレインと接触し、前記基板上に形成されたゲート構造体とを含むことを特徴とする請求項１に記載の磁気メモリ素子の駆動方法。
【請求項４】
前記ゲート電圧を変化させるためのドライバ回路をさらに含むことを特徴とする請求項３に記載の磁気メモリ素子の駆動方法。
【請求項５】
前記ドライバ回路は、ＮＭＯＳまたはＣＭＯＳのワードラインドライバ回路であることを特徴とする請求項４に記載の磁気メモリ素子の駆動方法。
【請求項６】
前記磁気抵抗構造体は、
前記ソースまたはドレインと伝導性プラグを介して電気的に連結され、
反強磁性層、固定層、非磁性層及び自由層を含むことを特徴とする請求項１に記載の磁気メモリ素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ素子に係り、さらに詳細には、磁気抵抗（magnetoresistance）構造体を含む磁気メモリ素子の非対称電流の問題点を解決できる磁気メモリ素子の駆動方法に関する。
【背景技術】
【０００２】
情報産業が発達するにつれて、大容量の情報処理が要求されることによって、高容量の情報を保存することができるデータ記録媒体への需要が持続的に増大している。需要の増大によって、データ保存速度が速く、かつ小型の情報記録媒体についての研究が進められており、結果的に、多種の情報保存装置が開発された。
情報保存装置は、揮発性情報保存装置と不揮発性情報保存装置とに大別される。揮発性情報保存装置の場合、電源が遮断されれば、記録された情報がいずれも消えるが、情報記録及び再生速度が速いという長所がある。不揮発性情報保存装置の場合、電源が遮断されても、記録された情報が消えない。
揮発性情報保存装置としては、代表的なものとして、ＤＲＡＭ（dynamic random access memory）を挙げることができる。そして、不揮発性データ保存装置には、ＨＤＤ（hard disk drive）及び不揮発性ＲＡＭ（random access memory）などがある。不揮発性メモリの一種である磁気メモリ素子（ＭＲＡＭ：magnetic random access memory）は、スピン依存伝導現象に基づいた磁気抵抗効果を利用したメモリ素子である。
【０００３】
一般的な磁気メモリ素子は、磁気抵抗構造体とスイッチ構造体とを連結した構造を有する。磁気抵抗構造体は、反強磁性層、固定層、非磁性層及び自由層を含む構造によって形成され、スイッチ構造体は、例えば、トランジスタでありうる。
現在、磁気メモリ素子は、スピン・トランスファ・トルク（ＳＴＴ：spin transfer torque）現象を利用し、高い書き込み電流の問題点を解決し、集積度、選択性を向上させることができ、最近多くの研究が進められている。この方式は、一方向にスピンが極性化（polarized）された電流を磁気メモリ素子に流し、電子のスピン伝達（spin transfer）を使用して磁気メモリ素子の自由層を所望の方向にスイッチングする方式である。該方式は、セルサイズが小さくなるほど要求電流が小さくなるので、高密度化に有利である。
しかし、ＳＴＴ現象を利用した磁気メモリ素子は、スイッチングに必要な臨界電流密度が大きいために、まだ商用化するには問題があり、特に、磁気抵抗構造体の自由層が、固定層と異なる方向に磁化された場合、抵抗が大きく、自由層が固定層と異なる方向に磁化された場合に抵抗が小さい。従って、磁気抵抗構造体に流れる電流量が非対称になる問題が発生しうる。
【０００４】
一般的な磁気メモリ素子は、ソース（Ｓ）、ドレイン（Ｄ）及びゲート電極（Ｇ）を含むトランジスタ構造体が形成されており、ソース（Ｓ）またはドレイン（Ｄ）と連結された磁気抵抗構造体（Ｍ）を含む構造である。磁気抵抗構造体（Ｍ）は、ビットライン（ＢＬ）と連結されており、ゲート電極（Ｇ）は、ワードライン（ＷＬ）と連結される。
従来技術による磁気メモリ素子の情報記録過程で、保存しようとするデータに関係なしに、ワードライン（ＷＬ）を介して電圧（ＶＤＤ）を印加する。これによって、磁気抵抗構造体（Ｍ）のスイッチングのための方向性によって、ソース電圧（Ｖｓ）の差が発生し、ソース（Ｓ）及びドレイン（Ｄ）間の電流値（ＩＤＳ）の差が発生することになる。
結果的に、ソース（Ｓ）及びドレイン（Ｄ）間の電流値（ＩＤＳ）の差によって、磁気抵抗構造体（Ｍ）に流れる電流量（＋Ｉ，−Ｉ）が非対称になり、対称電流駆動が困難になるという問題が発生する。これによって、磁気抵抗構造体（Ｍ）のトンネリング障壁層が壊れたり、書き込み動作に必要な電流を確保できないという問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
磁気メモリ素子に情報を記録及び消去する際に、対称電流駆動が可能な磁気メモリ素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するために、磁気抵抗構造体及びスイッチ構造体を含む磁気メモリ素子の駆動方法において、前記スイッチ構造体のゲートに第１ゲート電圧を印加し、前記スイッチ構造体から前記磁気抵抗構造体に第１方向の電流を印加して第１データを記録する段階と、前記スイッチ構造体のゲートに第２ゲート電圧を印加し、前記磁気抵抗構造体から前記スイッチ構造体に第２方向の電流を印加して第２データを記録する段階とを含み、前記第１方向の電流は、前記第２方向の電流と同じレベルの電流である磁気メモリ素子の駆動方法を提供する。
【０００７】
本発明の一態様において、前記第１ゲート電圧は、前記第２ゲート電圧より大きい電圧でありうる。
本発明の一態様において、前記スイッチ構造体は、ソース及びドレインを含む基板と、前記ソース及びドレインと接触し、前記基板上に形成されたゲート構造体とを含むことができる。
本発明の一態様において、前記ゲート電圧を変化させるためのドライバ回路をさらに含むことができる。
本発明の一態様において、前記ドライバ回路は、ＮＭＯＳまたはＣＭＯＳのワードラインドライバ回路でありうる。
本発明の一態様において、前記第１段階及び前記第２段階のソース及びドレインに流れる電流量は同一でありえる。
本発明の一態様において、前記磁気抵抗構造体は、前記ソースまたはドレインと伝導性プラグを介して電気的に連結され、反強磁性層、固定層、非磁性層及び自由層を含むことができる。
【発明の効果】
【０００８】
本発明の実施形態による磁気メモリ素子の駆動方法によれば、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向による電流値の変化を減少させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による磁気メモリ素子の構造を示した図面である。
【図２Ａ】本発明の実施形態による磁気メモリ素子の情報書き込み過程を示した回路図である。
【図２Ｂ】本発明の実施形態による磁気メモリ素子の情報書き込み過程を示した回路図である。
【図３Ａ】本発明の実施形態による磁気メモリ素子のドライバ回路を示した図面である。
【図３Ｂ】本発明の実施形態による磁気メモリ素子のドライバ回路を示した図面である。
【図４】本発明の実施形態による磁気メモリ素子の電流ジェネレータを示した回路図である。
【発明を実施するための形態】
【００１０】
以下、添付された図面を参照しつつ、本発明の実施形態による磁気メモリ素子の駆動方法について詳細に説明する。参考までに、図面に示した各層の厚さ及び幅は、説明のために多少誇張されたものであることを明らかにしておく。
【００１１】
図１は、磁気メモリ素子１０の構造を示した断面図である。
図１を参照すれば、磁気メモリ素子１０は、第１不純物領域１２ａ及び第２不純物領域１２ｂの形成された基板１１を含み、基板１１上には、ゲート絶縁層１３及びゲート電極１４が形成されている。基板１１及びゲート電極１４上には、第１層間絶縁膜１５が形成され、第１層間絶縁膜１５を貫通し、第２不純物領域１２ｂ上には、伝導性プラグ１６が形成されている。伝導性プラグ１６は、第１不純物領域１２ａまたは第２不純物領域１２ｂに形成されうる。第１不純物領域１２ａ及び第２不純物領域１２ｂは、ソース及びドレイン領域としての機能を行える。伝導性プラグ１６上には、磁気抵抗構造体１７が形成されている。
【００１２】
磁気抵抗構造体１７は、反強磁性層、固定層、非磁性層及び自由層を含む構造によって形成される。具体的に、反強磁性層は、固定層の磁化方向を固定させ、ＩｒＭｎ、ＦｅＭｎ、ＮｉＭｎまたはＰｔＭｎのような物質から形成されたものでありうる。固定層は、反強磁性層によって、磁化方向が一方向に固定された層であり、固定層と自由層は、ＮｉＦｅ、ＣｏＦｅなどから形成されうる。
磁気抵抗構造体１７がＧＭＲ（giant magneto-resistance）構造である場合、非磁性層は、Ｃｕのような非磁性金属によって形成され、ＴＭＲ（tunneling magneto-resistance）構造である場合、非磁性層は、Ａｌ酸化物、Ｍｇ酸化物などによって形成されたものでありうる。磁気抵抗構造体１７の側部には、第２層間絶縁膜１８が形成され、磁気抵抗構造体１７及び第２層間絶縁膜１８上には、ビットライン１９が形成されうる。ゲート電極１４はワードライン（図示せず）と連結され、ソースは共通ラインと連結される。
【００１３】
以下、図面を参照しつつ、本発明の実施形態による磁気メモリ素子の駆動方法について説明する。
本発明の実施形態による磁気メモリ素子の駆動方法は、スイッチ構造体のゲートに、第１ゲート電圧を印加することによって、スイッチ構造体から磁気抵抗構造体に第１方向の電流を印加して第１データを記録し、スイッチ構造体のゲートに第２ゲート電圧を印加し、磁気抵抗構造体からスイッチ構造体に第２方向の電流を印加して第２データを記録する。このとき、第１方向の電流は、前記第２方向の電流と同じレベルの電流でありうる。
図２Ａ及び図２Ｂは、本発明の実施形態による磁気メモリ素子の駆動方法を示した回路図である。本発明の実施形態による磁気メモリ素子の駆動方法は、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向に関係なしに同じ電流値を維持させることができる。具体的に、磁気抵抗構造体にデータを記録するために電流を印加する場合、電流方向による電流量の変化を最小化するために、トランジスタのゲート電圧（Ｖｇ）を変化させ、電流方向と関係なしに一定のゲート・ソース電圧（Ｖｇｓ）を維持させるためのものを示している。図２Ａ及び図２Ｂの磁気メモリ素子２０は、図１に示した磁気メモリ素子１０と類似した形態でありうる。
【００１４】
図２Ａを参照すれば、磁気メモリ素子２０は、スイッチ構造体２５及び磁気抵抗構造体Ｍを含んだものでありうる。スイッチ構造体２５は、例えば、トランジスタでありうる。スイッチ構造体２５は、ゲートＧ、ドレインＤ及びソースＳを含むことができる。図２Ａを参照すれば、スイッチ構造体２５から磁気抵抗構造体Ｍ側に＋Ｉ１電流を印加し、第１データ、例えば「１」の情報を記録する場合、電子は、ビットラインＢＬから磁気抵抗構造体Ｍを通過して流れる。このとき、磁気抵抗構造体Ｍと電気的に連結された不純物領域がソースＳになる。
そして、図２Ｂを参照すれば、ビットラインＢＬから磁気抵抗構造体Ｍを介して、スイッチ構造体２５側に−Ｉ２電流を印加し、磁気抵抗構造体Ｍに第２データ、例えば、「０」の情報を記録する場合、電子は、ドレインＤから磁気抵抗構造体Ｍを介して、ビットラインＢＬ側に流れる。すなわち、図２Ａ及び図２Ｂの場合、スイッチ構造体２５のソースＳ及びドレインＤが変わる。もし図２Ａ及び図２Ｂの場合、ワードラインＷＬに同じゲート電圧（Ｖｇ）を印加すれば、＋Ｉ１及び−Ｉ２の値が大きい差を示すことになる。
【００１５】
具体的に、磁気抵抗構造体Ｍの抵抗値をＲＭとすれば、図２Ａの場合、ソース電圧（Ｖｓ）は、ＲＭ＊Ｉ（volt）になるが、図２Ｂの場合、ソース電圧は、ほぼ０（volt）となる。ソース電圧（Ｖｓ）の差によって、ゲート・ソース電圧（ＶＧＳ）差が発生し、結果的に、磁気抵抗構造体Ｍに流れる電流値＋Ｉ１，−Ｉ２の非対称問題（＋Ｉ１＜−Ｉ２）が発生する。例えば、＋Ｉ１を基準に電流駆動回路をデザインすれば、−Ｉ２値が大きすぎるために、磁気抵抗構造体Ｍの非磁性層が壊れることがある。そして、−Ｉ２を基準に電流駆動回路をデザインすれば、＋Ｉ１値が小さすぎて、磁気抵抗構造体Ｍのデータ入力が困難であるという問題点がある。
従って、本発明の実施形態による磁気メモリ素子では、第１データを記録する場合、ワードラインＷＬを介してゲート電圧Ｖ１を印加し、第２データを記録する場合、ワードラインＷＬを介してゲート電圧Ｖ２を印加し、Ｖ１がＶ２より大きくありうる。ここで、Ｖ１はＶ２より大きい値を有し、ゲート電圧の大きさを調節する理由は、第１データ及び第２データを磁気抵抗構造体Ｍに入力する場合、ソースＳ及びドレインＤに流れる電流値（＋Ｉ１，−Ｉ２）を同一にするためである。
【００１６】
具体的に、ゲート電圧Ｖ１及びＶ２を設定する例について説明すれば、次の通りである。まず、図１に図示されているようなトランジスタ構造体及び磁気抵抗構造体を含む磁気メモリ素子１０を製造する。そして、図２Ａに図示されているように、磁気抵抗構造体Ｍに情報を記録できる＋Ｉ１のソースドレイン電流（ＩＤＳ）が印加されうるゲート電圧Ｖ１を設定する。そして、図２Ｂに図示されているように、磁気抵抗構造体Ｍに情報を記録できる−Ｉ２のソースドレイン電流（ＩＤＳ）が印加されうるゲート電圧Ｖ２を設定する。このとき、対称電流駆動のために、＋Ｉ１及び−Ｉ２は同じレベル、すなわち、同じ大きさを有するように、ゲート電圧Ｖ１及びＶ２を設定することが望ましい。結果的に、電流がソースＳまたはドレインＤから磁気抵抗構造体Ｍ側に流れる場合、ゲート電圧Ｖ１及びＶ２を制御することによって、電流の流れ方向によって発生しうる電流降下現象を防止できる。
従って、実質的に、第１データ及び第２データを磁気抵抗構造体に記録する場合、ソースＳ及びドレインＤを介して、ほぼ同じ電流が流れるようになる。すなわち、対称電流駆動が可能であって、安定した回路設計が可能になる。
【００１７】
図３Ａ及び図３Ｂは、ワードラインＷＬに電圧を印加する回路を示した回路図である。ワードラインに電圧を印加するためには、ワードラインドライバが必要であり、図３Ａの場合、ＮＭＯＳワードラインドライバ４０に該当し、図３Ｂの場合、ＣＭＯＳワードラインドライバ５０に該当する。本発明の実施形態による磁気メモリ素子の駆動方法において、ＮＭＯＳワードラインドライバまたはＣＭＯＳワードラインドライバを選択的に使用できる。図３Ａ及び図３Ｂで、ＭＷＬ及びＭＷＬｂは、Φｉと連結されたさまざまなワードラインＷＬのうち、１本を選択するために使われる信号であり、ローアドレスデコーダ（row address decoder）で生成された信号である。例えば、ＭＷＬがハイであるならば、Φｉの電圧がワードラインＷＬに印加され、ロウであるならば、接地電圧ＧＮＤがワードラインＷＬに印加される。図３Ａの場合、Φｉの電圧がＮＭＯＳのみを介してＷＬに印加されるので、ＭＷＬ電圧がΦｉ電圧より大きくなければ、ＮＭＯＳのスレショルド電圧による電圧降下（voltage drop）が発生する。図３Ｂの場合には、ＰＭＯＳを並列使用し、電圧降下がないように構成したものである。
図３Ａ及び図３Ｂを参照すれば、もしデータ「１」を入力する場合、Ｖ１電圧をワードラインＷＬに印加し、データ「０」を印加する場合、Ｖ２電圧をワードラインＷＬに印加する。このとき、選択されたローアドレス（row address）が該当するΦｉ信号を利用し、Ｖ１またはＶ２の電圧をワードラインＷＬに送ることができる。
【００１８】
図４は、図３Ａ及び図３Ｂに示したΦｉ信号発生器６０を示した回路図である。図４を参照すれば、ロウアドレス・プリデコーダ（row address pre-decoder）６５からロウアドレス信号であるΦＸｉｂを受ける。Φｉ信号は、アクティブ信号発生器７０から得たＡＣＴｂ信号を利用し、Ｖ１電圧及びＶ２電圧のうち一つをワードラインＷＬに印加できる。データ「１」を記録する場合、活性化される信号であるＤ、そして、データ「０」を記録する場合、活性化されるＤｂ信号を利用し、Φｉ信号発生器６０は、Ｖ１電圧及びＶ２電圧をワードラインＷＬに印加する。これを整理すれば、データ「１」及び「０」によって、Φｉ信号発生器６０は、Ｖ１またはＶ２電圧を図３Ａまたは図３Ｂの回路に伝送することによって、ワードラインＷＬからＶ１またはＶ２の電圧をゲート電極に印加する。
磁気メモリ素子の書き込み動作ではない読み取り動作の場合では、信号Ｄ，Ｄｂは、いずれも非活性化されて動作を止める。
【００１９】
本発明の実施形態による磁気メモリ素子の駆動方法によれば、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向による電流値の変化を減少させることができる。
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【符号の説明】
【００２０】
１０，２０  磁気メモリ素子
１１  基板
１２ａ  第１不純物領域
１２ｂ  第２不純物領域
１３  ゲート絶縁層
１４  ゲート電極
１５  第１層間絶縁膜
１６  伝導性プラグ
１７  磁気抵抗構造体
１８  第２層間絶縁膜
１９  電極ライン
４０  ＮＭＯＳワードラインドライバ
５０  ＣＭＯＳワードラインドライバ
６０  Φｉ信号発生器
Ｄ  ドレイン
Ｍ  磁気抵抗構造体
Ｓ  ソース
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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