(57)【要約】【課題】暗コントラストを向上させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。【解決手段】表示ラインを担う複数の行電極対と複数の列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを以下の如く駆動する。すなわち、映像信号における単位表示期間内の先頭サブフィールド及びこの先頭サブフィールドに後続する後続サブフィールド各々のアドレス行程では、放電セル各々を選択的に点灯モードの状態に設定する書込アドレスを実行する。この際、先頭サブフィールドのアドレス行程では、行電極対各々の一方の行電極に順次、走査パルスを印加すると共に、走査パルスと同一極性のピーク電位を有するベースパルスを行電極対各々の他方の行電極に夫々印加することにより、放電セルを選択的に点灯モードの状態に設定する為の書込アドレス放電を生起させる。【選択図】  図８
2010019900.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と第２基板が対向配置され、前記第１基板に形成された複数の行電極対と前記第２基板に形成された複数の列電極との交叉部に放電セルが形成されており、この放電セルの前記第２基板上に、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む二次電子放出材料と、蛍光体材料とを含む蛍光体層が形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記単位表示期間内の先頭サブフィールドでは、前記放電セル各々を選択的に点灯モードの状態に設定する書込アドレス行程と、前記点灯モードの状態にある前記放電セルのみを放電発光させる放電発光行程と、を実行し、
前記先頭サブフィールドの直後に設けられた後続サブフィールドでは、前記書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードの状態にある放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、
前記先頭サブフィールドの前記書込アドレス行程では、前記行電極対各々の一方の行電極に順次、走査パルスを印加すると共に、前記走査パルスのピーク電位と同一極性のピーク電位を有するベースパルスを前記行電極対各々の他方の行電極に夫々印加することにより、前記放電セルを選択的に前記点灯モードの状態に設定する為の放電を生起させることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
１つの前記単位表示期間内では、前記後続サブフィールドの前記書込アドレス行程において前記点灯モードの状態に設定される前記放電セルに対しては、前記先頭サブフィールドの前記書込アドレス行程でも前記点灯モードの状態に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記放電発光行程では、前記行電極対に前記サスティンパルスを印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電発光させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記先頭サブフィールド及び前記後続サブフィールド各々の前記サスティン行程において印加される前記サスティンパルスの印加回数は共に奇数であることを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記単位表示期間内の前記サブフィールド各々の内で、所定の１のサブフィールドより前方に配置されているサブフィールドでは前記書込アドレス行程を実行する一方、前記１のサブフィールド以降に配置されているサブフィールドでは前記放電セル各々を選択的に消灯モードの状態に設定する消去アドレス行程を実行することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記先頭サブフィールドで印加される前記サスティンパルスのピーク電位は、前記後続サブフィールドで印加される前記サスティンパルスのピーク電位未満であることを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記放電発光行程では、前記一方の行電極に対して最終の前記サスティンパルスが印加された直後に、
前記走査パルスのピーク電位と同一極性の電位であり、且つ当該電位の絶対値が前記後続サブフィールドで印加される前記サスティンパルスのピーク電位の絶対値以下となるピーク電位を有する壁電荷調整パルスを前記一方の行電極に印加することを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記先頭サブフィールドの前記書込アドレス行程では、最初の前記走査パルスが印加される直前に、前記ベースパルスのピーク電位と同一極性の壁電荷調整パルスを前記他方の行電極に印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記先頭サブフィールドの前記書込アドレス行程では、前記行電極対各々を順次択一的に走査対象とし、当該走査対象となった前記行電極対における一方の行電極に前記走査パルスを印加すると同時に、前記走査対象となった前記行電極対における他方の行電極に前記走査パルスのピーク電位と同一極性の補助走査パルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記補助走査パルスのピーク電位の絶対値は、前記走査パルスのピーク電位の絶対値よりも大きいことを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
第１基板と第２基板が対向配置され、前記第１基板に形成された複数の行電極対と前記第２基板に形成された複数の列電極との交叉部に放電セルが形成されており、この放電セルの前記第２基板上に蛍光体材料を含む蛍光体層が形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記単位表示期間内の先頭サブフィールド及び前記先頭サブフィールドの直後に設けられた後続サブフィールド各々では、前記放電セル各々を選択的に点灯モードの状態に設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードの状態にある放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、
前記後続サブフィールドの前記書込アドレス行程では、前記行電極対各々の一方の行電極に順次、走査パルスを印加することにより、前記放電セルを選択的に前記点灯モードの状態に設定する為の放電を生起させ、
前記先頭サブフィールドの前記書込アドレス行程では、前記行電極対各々の他方の行電極に順次、前記走査パルスのピーク電位と同一極性の補助走査パルスを印加し、
前記補助走査パルスのピーク電位は、当該補助走査パルスの印加時に前記一方の行電極に加わる電位に対して前記同一極性側へ設定されることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記蛍光体層には、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む二次電子放出材料を含むことを特徴とする請求項１１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
第１基板と第２基板が対向配置され、前記第１基板に形成された複数の行電極対と前記第２基板に形成された複数の列電極との交叉部に放電セルが形成されており、この放電セルの前記第２基板上に、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む二次電子放出材料と、蛍光体材料とを含む蛍光体層が形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記単位表示期間内の先頭サブフィールド及び前記先頭サブフィールドの直後に設けられた後続サブフィールド各々では、前記放電セル各々を選択的に点灯モードの状態に設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードの状態にある放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、
前記先頭サブフィールドの前記書込アドレス行程では、最初の前記走査パルスが印加される直前に、前記行電極対の一方の行電極に負極性の壁電荷調整パルスを印加しつつ、接地電位又は負極性の壁電荷調整パルスを前記他方の行電極に印加し、
前記先頭サブフィールド及び前記後続サブフィールド各々の前記サスティン行程では、前記一方の行電極に前記サスティンパルスを印加しつつ前記他方の行電極を接地電位とすることにより前記点灯モードの状態にある放電セルのみを前記サスティン放電せしめた後、前記一方の行電極に負極性の壁電荷調整パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。
【０００３】
このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各放電セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている放電セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、リセット行程を実行する。かかるリセット行程では、全ての放電セル内において、対を為す行電極間にリセット放電を生起させることにより全放電セル内に残留する壁電荷の量を初期化する。
【０００５】
ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。この際、リセット放電を微弱化することにより、コントラストの低下を抑制させることができるが、弱いリセット放電を生起させる為に印加電圧を低くすると放電遅れが生じ、全ての放電セルに対して微弱化したリセット放電を安定して生起させることが困難になる。
【０００６】
そこで、電子線照射により励起されて波長２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を、行電極対を被覆する誘電体層の表面に付着させることにより、放電遅れ時間を短縮させるようにしたＰＤＰ及びその駆動方法が提案された（例えば特許文献１参照）。かかるＰＤＰによれば、微弱なリセット放電を安定して生起させることができるようになるので、画像のコントラスト、特に暗い画像を表示する際のいわゆる暗コントラストを向上させることが可能となる。
【０００７】
しかしながら、リセット放電を微弱化してもその放電に伴う発光が全ての放電セルから一斉に発せられることに変わりないので、暗コントラストを更に高めることは困難であった。
【特許文献１】特開２００８−７０４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、暗コントラストを高めることができるプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、第１基板と第２基板が対向配置され、前記第１基板に形成された複数の行電極対と前記第２基板に形成された複数の列電極との交叉部に放電セルが形成されており、この放電セルの前記第２基板上に、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む二次電子放出材料と、蛍光体材料とを含む蛍光体層が形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、前記単位表示期間内の先頭サブフィールドでは、前記放電セル各々を選択的に点灯モードの状態に設定する書込アドレス行程と、前記点灯モードの状態にある前記放電セルのみを放電発光させる放電発光行程と、を実行し、前記先頭サブフィールドの直後に設けられた後続サブフィールドでは、前記書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードの状態にある放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、前記先頭サブフィールドの前記書込アドレス行程では、前記行電極対各々の一方の行電極に順次、走査パルスを印加すると共に、前記走査パルスのピーク電位と同一極性のピーク電位を有するベースパルスを前記行電極対各々の他方の行電極に夫々印加することにより、前記放電セルを選択的に前記点灯モードの状態に設定する為の放電を生起させる。
【００１０】
又、請求項１１記載によるプラズマディスプレイパネルの駆動方法は、第１基板と第２基板が対向配置され、前記第１基板に形成された複数の行電極対と前記第２基板に形成された複数の列電極との交叉部に放電セルが形成されており、この放電セルの前記第２基板上に蛍光体材料を含む蛍光体層が形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、前記単位表示期間内の先頭サブフィールド及び前記先頭サブフィールドの直後に設けられた後続サブフィールド各々では、前記放電セル各々を選択的に点灯モードの状態に設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードの状態にある放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、前記後続サブフィールドの前記書込アドレス行程では、前記行電極対各々の一方の行電極に順次、走査パルスを印加することにより、前記放電セルを選択的に前記点灯モードの状態に設定する為の放電を生起させ、前記先頭サブフィールドの前記書込アドレス行程では、前記行電極対各々の他方の行電極に順次、前記走査パルスのピーク電位と同一極性の補助走査パルスを印加し、前記補助走査パルスのピーク電位は、当該補助走査パルスの印加時に前記一方の行電極に加わる電位に対して前記同一極性側へ設定される。
【００１１】
又、請求項１３記載によるプラズマディスプレイパネルの駆動方法は、第１基板と第２基板が対向配置され、前記第１基板に形成された複数の行電極対と前記第２基板に形成された複数の列電極との交叉部に放電セルが形成されており、この放電セルの前記第２基板上に、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む二次電子放出材料と、蛍光体材料とを含む蛍光体層が形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、前記単位表示期間内の先頭サブフィールド及び前記先頭サブフィールドの直後に設けられた後続サブフィールド各々では、前記放電セル各々を選択的に点灯モードの状態に設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードの状態にある放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、前記先頭サブフィールドの前記書込アドレス行程では、最初の前記走査パルスが印加される直前に、前記行電極対の一方の行電極に負極性の壁電荷調整パルスを印加しつつ、接地電位又は負極性の壁電荷調整パルスを前記他方の行電極に印加し、前記先頭サブフィールド及び前記後続サブフィールド各々の前記サスティン行程では、前記一方の行電極に前記サスティンパルスを印加しつつ前記他方の行電極を接地電位とすることにより前記点灯モードの状態にある放電セルのみを前記サスティン放電せしめた後、前記一方の行電極に負極性の壁電荷調整パルスを印加する。
【発明を実施するための最良の形態】
【００１２】
表示ラインを担う複数の行電極対と複数の列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを以下の如く駆動する。すなわち、映像信号における単位表示期間内の先頭サブフィールド及びこの先頭サブフィールドに後続する後続サブフィールド各々のアドレス行程では、放電セル各々を選択的に点灯モードの状態に設定する書込アドレスを実行する。ここで、上記後続サブフィールドのアドレス行程において点灯モードの状態に設定される放電セルに対しては、先頭サブフィールドのアドレス行程でも点灯モードの状態に設定することにより、これら先頭及び後続サブフィールド各々で連続してサスティン放電が生起されるようになる。よって、かかるサスティン放電に伴って各放電セル内には荷電粒子の供給が為されるようになるので、例えリセット放電による荷電粒子の供給がなされなくても、その後の放電を生起させることが可能となる。
【００１３】
更に、先頭サブフィールドのアドレス行程では、行電極対各々の一方の行電極に順次、走査パルスを印加すると共に、走査パルスと同一極性のピーク電位を有するベースパルスを行電極対各々の他方の行電極に夫々印加することにより、放電セルを選択的に点灯モードの状態に設定する為の書込アドレス放電を生起させる。かかる駆動によれば、書込アドレス放電に誘発されて放電セル内の行電極Ｘ及びＹ間で生起されてしまう誤放電を防止できるようになるので、次の後続サブフィールドのアドレス行程において書込アドレス放電が安定して生起されるようになる。
【００１４】
よって、本発明によれば、暗コントラストを向上させるべくリセット放電を排除するようにしても、誤放電を生起させることなくＰＤＰを駆動することが可能となる。
【実施例】
【００１５】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１６】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御部５６から構成される。
【００１７】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣが形成されている。すなわち、図１に示すように、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１８】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【００１９】
尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００２０】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇを介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００２１】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。
【００２２】
酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。 平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２３】
前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、各行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２４】
蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２５】
各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２６】
以上の如く、ＰＤＰ５０においては、酸化マグネシウム層１３及び蛍光体層１７の双方に上述した如きＣＬ発光ＭｇＯ結晶体が含まれている。かかる構造によれば、放電セルＰＣ各々内での放電確率が飛躍的に向上し、特に、列電極Ｄを陰極、行電極Ｙを正極とした電圧を掛けた際にこれら列電極Ｄ及び行電極Ｙ間で生起される放電（以下、列側陰極放電と称する）が生起され易くなる。
【００２７】
駆動制御部５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御部５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御部５６は、上記ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤＳに変換する。そして、駆動制御部５６は、多階調化画素データＰＤＳを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御部５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。  
【００２８】
更に、駆動制御部５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。
【００２９】
すなわち、駆動制御部５６は、図７に示す如き１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）内の先頭のサブフィールドＳＦ１では、第１選択書込アドレス行程Ｗ１Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２後続するＳＦ３では、第３選択書込アドレス行程Ｗ３Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。そして、サブフィールドＳＦ３以降のＳＦ４〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。この際、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、駆動制御部５６は、サスティン行程Ｉの実行後、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、これらサブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程Ｉには、図７に示すように、夫々のＳＦの輝度重みに対応したサスティンパルス印加回数比が設定されている。
【００３０】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御部５６から供給された各種制御信号に応じて、サブフィールドＳＦ１〜ＳＦ１４各々において、図８に示す如き各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【００３１】
尚、図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ４、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３２】
サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、アドレスドライバ５５が列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定すると共に、Ｘ電極ドライバ５１が行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定する。更に、この間、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、各放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、全放電セルＰＣが消灯モードの状態に設定されると共に、その放電セルＰＣ内の壁電荷の量が、第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。図８に示す壁電荷調整パルスＣＰにおける負極性ピーク電位の絶対値ＶCPは、後述するサスティンパルスＩＰにおける正極性ピーク電位の絶対値ＶIP以下の電圧である。そして、上記壁電荷調整パルスＣＰの印加後、Ｙ電極ドライバ５３は、図８に示す如き負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、負極性のピーク電位を有するベースパルスＢＰa−を行電極Ｘ１〜Ｘｎに印加する。更に、この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。ここで、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、行電極Ｙ及びＸには共に負極性の電圧（ＢＰa−、ＢＰ−）が印加されていることから、行電極Ｙ及びＸ間で放電が生起されることはない。上記選択書込アドレス放電に応じて、放電セルＰＣ内の行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成され、この放電セルＰＣは点灯モードの状態に設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この放電セルＰＣ内では壁電荷の形成が為されないので、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態、すなわち消��モードの状態に設定される。
【００３３】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びアドレスドライバ５５が夫々、行電極Ｘ１〜Ｘｎ及び列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定すると共に、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰＬを１回だけ行電極Ｙ１〜Ｙｎ各々に印加する。尚、サスティンパルスＩＰＬの正極性ピーク電位は、サブフィールドＳＦ２以降の各ＳＦのサスティン行程Ｉにおいて印加するサスティンパルスＩＰの正極性ピーク電位以下、好ましくはピーク電位未満の電位である。上記サスティンパルスＩＰＬの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起されると共に、その列電極Ｄ及び行電極Ｙ間においても、ＰＤＰ５０の酸化マグネシウム層１３及び蛍光体層１７内に含まれるＣＬ発光ＭｇＯ結晶体の作用により列側陰極放電が生起される。この際、かかる１回分のサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。そして、サスティン放電及び列側陰極放電の終息後、放電セルＰＣ内の行電極Ｘ近傍には正極性の壁電荷、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。すなわち、ＳＦ１のサスティン行程Ｉでは、１回、つまり奇数回のサスティンパルス印加回数を割り当てて、各サスティン行程Ｉ内での最終のサスティンパルスが行電極Ｙ側に印加されるようにすることにより、このサスティン行程Ｉの終了直後、行電極Ｘ近傍には正極性、行電極Ｙ近傍には負極性の壁電荷を夫々形成させるのである。一方、消灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間、列電極Ｄ及び行電極Ｙ間では、サスティンパルスＩＰＬの印加が為されても放電は生起されない。かかるサスティンパルスＩＰＬの印加後、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。更に、この間、Ｘ電極ドライバ５１が、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。かかる壁電荷調整パルスＣＰの印加に応じて、各放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、全放電セルＰＣが消灯モードの状態に設定されると共に、その放電セルＰＣ内の壁電荷の量が、次のＳＦ２の第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３４】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図８に示す如き負極性ピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、ＳＦ１のサスティン行程Ｉにおいて行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第２選択書込アドレス行程Ｗ２Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この放電セルＰＣ内では壁��荷の形成が為されないので、消灯モードの状態に設定される。
【００３５】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びアドレスドライバ５５が夫々、行電極Ｘ１〜Ｘｎ及び列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定すると共に、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１回だけ行電極Ｙ１〜Ｙｎ各々に印加する。尚、図８に示すように、サスティンパルスＩＰの正極性ピーク電位（ＶIP）は、上記サブフィールドＳＦ１のサスティン行程Ｉにおいて印加されたサスティンパルスＩＰＬの正極性ピーク電位以上、好ましくはピーク電位より大なる電位であり、且つ上記壁電荷調整パルスＣＰの負極性ピーク電位の絶対値ＶCP以上である。かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起されると共に、その列電極Ｄ及び行電極Ｙ間においても、ＰＤＰ５０の酸化マグネシウム層１３及び蛍光体層１７内に含まれるＣＬ発光ＭｇＯ結晶体の作用により列側陰極放電が生起される。この際、上述した如き１回分のサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。そして、サスティン放電及び列側陰極放電の終息後、放電セルＰＣ内の行電極Ｘ近傍には正極性の壁電荷、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。すなわち、ＳＦ２のサスティン行程Ｉでは、１回、つまり奇数回のサスティンパルス印加回数を割り当てて、このサスティン行程Ｉ内での最終のサスティンパルスが行電極Ｙ側に印加されるようにすることにより、サスティン行程Ｉの終了直後、行電極Ｘ近傍には正極性、行電極Ｙ近傍には負極性の壁電荷を夫々形成させるのである。一方、消灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間、列電極Ｄ及び行電極Ｙ間では、サスティンパルスＩＰの印加が為されても放電は生起されない。かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。更に、この間、Ｘ電極ドライバ５１が、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。かかる壁電荷調整パルスＣＰの印加に応じて、各放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、全放電セルＰＣが消灯モードの状態に設定されると共に、その放電セルＰＣ内の壁電荷の量が、次のＳＦ３の第３選択書込アドレス行程Ｗ３Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３６】
次に、サブフィールドＳＦ３の第３選択書込アドレス行程Ｗ３Ｗでは、Ｙ電極ドライバ５３が、図８に示す如き負極性ピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、ＳＦ２のサスティン行程Ｉにおいて行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第３選択書込アドレス行程Ｗ３Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第３選択書込アドレス行程Ｗ３Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ３に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この放電セルＰＣ内では壁��荷の形成が為されないので、消灯モードの状態に設定される。
【００３７】
次に、サブフィールドＳＦ３のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びアドレスドライバ５５が夫々、行電極Ｘ１〜Ｘｎ及び列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定すると共に、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１回だけ行電極Ｙ１〜Ｙｎ各々に印加する。尚、図８に示すように、サスティンパルスＩＰの正極性ピーク電位（ＶIP）は、上記サブフィールドＳＦ１のサスティン行程Ｉにおいて印加されたサスティンパルスＩＰＬの正極性ピーク電位、好ましくはピーク電位より大なる電位であり、且つ上記壁電荷調整パルスＣＰの負極性ピーク電位の絶対値ＶCP以上である。かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起されると共に、その列電極Ｄ及び行電極Ｙ間においても、ＰＤＰ５０の酸化マグネシウム層１３及び蛍光体層１７内に含まれるＣＬ発光ＭｇＯ結晶体の作用により列側陰極放電が生起される。この際、上記の如き１回分のサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ３の輝度重みに対応した１回分の表示発光が為される。そして、上記サスティン放電及び列側陰極放電の終息後、放電セルＰＣ内の行電極Ｘ近傍には正極性の壁電荷、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。一方、消灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間、列電極Ｄ及び行電極Ｙ間では、サスティンパルスＩＰの印加が為されても放電は生起されない。かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、各放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、全放電セルＰＣ内の壁電荷の量が、次のＳＦ４の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。尚、この消去放電は、サブフィールドＳＦ１及びＳＦ２各々において壁電荷調整パルスＣＰ及びベースパルスＢＰ＋に応じて生起された消去放電よりも弱い放電である。よって、その消去放電後も、各放電セルＰＣは直前までの状態、つまり点灯モードの状態にあった放電セルＰＣは点灯モード、消灯モードの状態にあった放電セルＰＣは消灯モードの状態を維持する。
【００３８】
次に、サブフィールドＳＦ４〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００３９】
次に、サブフィールドＳＦ４〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。尚、サブフィールドＳＦ４〜ＳＦ１４各々のサスティン行程Ｉで印加されるサスティンパルスＩＰの回数は、例えば図７に示すように、夫々、
ＳＦ４：６
ＳＦ５：８
ＳＦ６：１０
ＳＦ７：１２
ＳＦ８：１６
ＳＦ９：２２
ＳＦ１０：２６
ＳＦ１１：３０
ＳＦ１２：３６
ＳＦ１３：４０
ＳＦ１４：４６
である。
【００４０】
又、サスティンパルスＩＰの正極性ピーク電位（ＶIP）は、上記サブフィールドＳＦ１のサスティン行程Ｉにおいて印加されたサスティンパルスＩＰＬの正極性ピーク電位以上、好ましくはピーク電位より大なる電位であり、且つ上記壁電荷調整パルスＣＰの負極性ピーク電位の絶対値ＶCP以上である。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、そのサブフィールドＳＦの輝度重みに対応した回数分だけ繰り返し生起されたサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、各サブフィールドの輝度重みに対応した輝度レベルを表す表示発光が為される。サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、その放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
尚、この消去放電は、サブフィールドＳＦ１及びＳＦ２各々において壁電荷調整パルスＣＰ及びベースパルスＢＰ＋に応じて生起された消去放電よりも弱い放電である。よって、その消去放電後も、各放電セルＰＣは直前までの状態、つまり点灯モードの状態にあった放電セルＰＣは点灯モード、消灯モードの状態にあった放電セルＰＣは消灯モードの状態を維持する。
【００４１】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４２】
以上の如き駆動を、図６に示す如き画素駆動データＧＤに応じて実行することにより、各放電セルＰＣ毎に、図６に示す如き１５通りの発光駆動パターンの内の１が実施される。これにより、入力映像信号によって表される各放電セルＰＣ毎の輝度レベルが１５段階の階調（第１〜第１５階調）で表現されるようになる。
【００４３】
すなわち、図６において、先ず、最低の輝度を表す第１階調では、１フィールド又は１フレームの単位表示期間内において放電が一切生起されない。これにより、第１階調では、輝度レベル０に対応した、いわゆる黒表示が表現される。
【００４４】
次に、かかる第１階調よりも１段階だけ高輝度を表す第２階調では、図６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣをＳＦ１のサスティン行程Ｉにて１回分だけサスティン放電させる（二重丸にて示す）。これにより、第２階調では、ＳＦ１〜ＳＦ１４の内のＳＦ１のみで生起された１回分のサスティン放電に対応した輝度レベル「１」が表現される。
【００４５】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１及びＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣをＳＦ１及びＳＦ２各々のサスティン行程Ｉで夫々１回分だけサスティン放電させる（二重丸で示す）。これにより、第３階調では、ＳＦ１〜ＳＦ１４の内のＳＦ１及びＳＦ２で夫々生起された１回分のサスティン放電の合計数「２」に対応した輝度レベル「２」が表現される。
【００４６】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３各々で放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣをＳＦ１〜ＳＦ３各々のサスティン行程Ｉで夫々１回分だけサスティン放電させる（二重丸にて示す）。更に、第４階調では、サブフィールドＳＦ４において放電セルＰＣを点灯モードから消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。これにより、第４階調では、ＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３で夫々生起された１回分のサスティン放電の合計数「３」に対応した輝度レベル「３」が表現される。
【００４７】
次に、かかる第４階調よりも１段階だけ高輝度を表す第５階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３各々で放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣをＳＦ１〜ＳＦ３各々のサスティン行程Ｉで夫々１回分だけサスティン放電させる（二重丸にて示す）。更に、第５階調では、サブフィールドＳＦ５において放電セルＰＣを点灯モードから消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。これにより、第４階調では、ＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３で夫々生起された１回分のサスティン放電の合計数「３」に、ＳＦ４のサスティン行程Ｉで生起された６回分のサスティン放電（白丸にて示す）を合わせた総数「９」に対応した輝度レベル「９」が表現される。
【００４８】
同様に、第５階調よりも高輝度を表現する第６〜第１４階調の各々では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３各々で放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣをＳＦ１〜ＳＦ３各々のサスティン行程Ｉで夫々１回分だけサスティン放電させる（二重丸にて示す）。更に、これら第６〜第１４階調各々では、サブフィールドＳＦ６〜ＳＦ１４各々の内で、その階調に対応した１のＳＦにおいて放電セルＰＣを点灯モードから消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。これにより、第６〜第１４階調の各々では、ＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３で夫々生起された１回分のサスティン放電の合計数「３」に、図６において白丸で示されるＳＦ各々のサスティン行程Ｉで生起されたサスティン放電の回数を合わせた総数に対応した輝度レベルが表現される。                                                                    
【００４９】
そして、最高輝度に対応した第１５階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３各々で放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣをＳＦ１〜ＳＦ３各々のサスティン行程Ｉで夫々１回分だけサスティン放電させる（二重丸にて示す）。この際、第１５階調では、サブフィールドＳＦ４以降のＳＦでは、選択消去アドレス放電を一切生起させない。よって、第１５階調では、ＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３で夫々生起された１回分のサスティン放電の合計数「３」に、ＳＦ４〜ＳＦ１４各々のサスティン行程Ｉで生起されたサスティン放電の回数を合わせた総数「２５５」に対応した輝度レベル「２５５」が表現される。 
【００５０】
すなわち、図６に示す如き１５通りの発光駆動パターンにより、入力映像信号によって示される輝度レベル「０」〜「２５５」なる輝度範囲を１５段階の第１〜第１５階調にて表すことが可能となるのである。
【００５１】
ここで、図６〜図８に示す駆動では、多量の荷電粒子を全放電セルＰＣ内に形成させる為の比較的強い放電、つまりリセット放電（又はプライミング放電）については、これを一切生起させていない。これは、各放電セルＰＣ内の酸化マグネシウム層１３及び蛍光体層１７各々に、上述した如きＣＬ発光ＭｇＯ結晶体を含ませた構造を採用しているが故に可能となったものである。すなわち、ＣＬ発光ＭｇＯ結晶体による初期電子及び二次電子の放出作用を利用することにより、リセット放電（又はプライミング放電）によって多量の荷電粒子を発生させなくとも、放電遅れを生じさせることなく各種放電を確実に生起させることが可能となったのである。
【００５２】
よって、最低輝度レベルを表す第１階調では、リセット放電（又はプライミング放電）を含む各種の視認可能な発光を伴う放電が一切生起されないので、漆黒の黒表示が表現される。従って、従来のプラズマディスプレイ装置に比して、更に画像の暗コントラストを高めた表示を行うことが可能となる。
【００５３】
尚、リセット放電を省略したことにより荷電粒子の量が少なくなるので、サブフィールドＳＦ２及びＳＦ３での選択書込アドレス放電が安定して生起されなくなる虞がある。そこで、図６に示すように、サブフィールドＳＦ２で選択書込アドレス放電を生起させる（二重丸にて示す）場合には必ずＳＦ１でも選択書込アドレス放電を生起させる（二重丸にて示す）ようにしている。すると、ＳＦ１での選択書込アドレス放電とサスティン放電とに伴い放電セルＰＣ内には荷電粒子が発生するので、その荷電粒子の作用によりＳＦ２での選択書込アドレス放電が安定的に確実に生起れるようになる。
【００５４】
要するに、酸化マグネシウム層１３及び蛍光体層１７各々にＣＬ発光ＭｇＯ結晶体を含ませた構造を採用したＰＤＰ５０をリセット放電無しで駆動する場合に、ＳＦ２で選択書込アドレス放電を生起させる際には必ずＳＦ１でも選択書込アドレス放電を生起させるのである。
【００５５】
又、図８に示す駆動では、サブフィールドＳＦ１のサスティン行程Ｉにおいて印加するサスティンパルスＩＰＬの正極性ピーク電位を、ＳＦ２以降のサスティン行程Ｉにおいて印加するサスティンパルスＩＰの正極性ピーク電位以下、好ましくはピーク電位未満の電位としている。すなわち、ＳＦ１のサスティン行程Ｉでは、サスティンパルスのピーク電位を低めにすることにより、第１選択書込アドレス行程Ｗ１Ｗ行程において選択書込アドレス放電の生起されなかった放電セルＰＣ、つまり消灯モードに設定された放電セルＰＣにおいて誤って生起されてしまうサスティン放電を防止するのである。これにより、図６に示す第１階調を表現する駆動、つまり黒表示を表現すべき駆動を実施した場合において、確実に視認可能な発光を伴う放電を排除した黒輝度レベル０を表現することが可能となる。
【００５６】
又、図８に示す駆動では、サブフィールドＳＦ１〜ＳＦ１４各々で印加される壁電荷調整パルスＣＰの負極性ピーク電位の絶対値ＶCPを、ＳＦ２以降のサスティン行程Ｉで印加されるサスティンパルスＩＰの正極性ピーク電位の絶対値ＶIP以下の電位としている。すなわち、壁電荷調整パルスＣＰの負極性ピーク電位の絶対値ＶCPを低めに設定することにより、この壁電荷調整パルスＣＰに応じて生起される放電に伴う発光時の輝度レベルを視認性の無い輝度レベルにまで低下させるのである。これにより、特に、図６に示す第１階調を表現する駆動を実施した場合に、視認可能な発光を伴う放電を排除した黒輝度レベル０を表現することが可能になる。
【００５７】
尚、図８に示す駆動において、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗ行程では、書込走査パルスＳＰＷの印加に応じて列電極Ｄ及び行電極Ｙ間に生起される選択書込アドレス放電に誘発されて、行電極Ｘ及びＹ間で誤った放電が生起されてしまう虞がある。すると、行電極Ｘ近傍に形成される負極性の壁電荷、及び行電極Ｙ近傍に形成される正極性の壁電荷の量が過剰となり、その後のＳＦ２の第２選択書込アドレス行程Ｗ２Ｗ行程で正しい選択書込アドレス放電が生起しなくなる可能性が高くなる。
【００５８】
そこで、図８に示す駆動では、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗ行程において、行電極Ｙ１〜Ｙｎに負極性のベースパルスＢＰ−が印加されている期間中に亘り、Ｘ電極ドライバ５１が、上記ベースパルスＢＰ−と同一極性（負極性）のベースパルスＢＰa−を全行電極Ｘ１〜Ｘｎに印加するようにしている。これにより、選択書込アドレス放電に誘発されて行電極Ｘ及びＹ間で生起される誤った放電が抑制されるので、ＳＦ２の第２選択書込アドレス行程Ｗ２Ｗ行程において選択書込アドレス放電を安定的に生起させることが可能となる。
【００５９】
この際、選択書込アドレス行程（Ｗ１Ｗ）において負極性のベースパルス（ＢＰ−）を行電極Ｙに印加しつつ、このベースパルスと同一極性のベースパルス（ＢＰa−）を行電極Ｘに印加することにより行電極Ｘ及びＹ間での誤放電を防止させる技術は、図６〜図８に示す駆動のみならず図９〜図１１に示す駆動を実施する場合にも同様に適用可能である。
【００６０】
すなわち、かかる駆動を実施する場合、駆動制御部５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して前述した如き誤差拡散処理及びディザ処理からなる多階調化処理を施す。これにより、駆動制御部５６は、入力映像信号によって表される各画素毎の輝度レベルを、その全輝度範囲を１６段階（第１〜第１６階調）にて表す、図９に示す如き４ビットの多階調化画素データＰＤＳに変換する。そして、駆動制御部５６は、多階調化画素データＰＤＳを図９に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御部５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００６１】
更に、駆動制御部５６は、図１０に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御部５６は、図１０に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御部５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００６２】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御部５６から供給された各種制御信号に応じて、図１１に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００６３】
尚、図１１においては、図１０に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ１Ｙ１のピーク電位は、サスティンパルスのピーク電位よりも高電位であり、且つ後述するリセットパルスＲＰ２Ｙ１のピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定すると共に、Ｘ電極ドライバ５１は、かかるリセットパルスＲＰ１Ｙ１と同一極性であり、且つ、上記リセットパルスＲＰ１Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ１Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。ここで、第１リセット行程Ｒ１の前半部では、上述した如きリセットパルスＲＰ１Ｙ１の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において微弱な第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００６４】
次に、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Ｙ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ１Ｙ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰＹ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定する。尚、リセットパルスＲＰ１Ｙ２のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。ここで、第１リセット行程Ｒ１の後半部では、上述した如きリセットパルスＲＰ１Ｙ２の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Ｙ２の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００６５】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図１１に示す如き負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、負極性のピーク電位を有するベースパルスＢＰa−を行電極Ｘ１〜Ｘｎに印加する。更に、この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。ここで、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、行電極Ｙ及びＸには共に負極性の電圧（ＢＰa−、ＢＰ−）が印加されていることから、行電極Ｙ及びＸ間で放電が生起されることはない。上記選択書込アドレス放電に応じて、放電セルＰＣ内の行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成され、この放電セルＰＣは点灯モードの状態に設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この放電セルＰＣ内では壁電荷の形成が為されないので、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態、すなわち消灯モードの状態に設定される。
【００６６】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１１に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位である。又、図１１に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Ｙ１，ＲＰ２Ｙ１）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００６７】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ２Ｙ１のピーク電位は、上記リセットパルスＲＰ１Ｙ１のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００６８】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Ｙ２を行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性ピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰ２Ｙ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Ｙ２及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Ｙ２における負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ２Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００６９】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図１１に示す如き負極性ピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部で行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第２選択書込アドレス行程Ｗ２Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この放電セルＰＣは、その直前まで��状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００７０】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１１に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００７１】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性ピーク電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図１１に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００７２】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１１に示す如く行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１１に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００７３】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００７４】
以上の如き駆動を、図９に示す如き画素駆動データＧＤに応じて実行することにより、各放電セルＰＣ毎に、図９に示す如き１６通りの発光駆動パターンの内の１が実施される。これにより、入力映像信号によって表される各放電セルＰＣ毎の輝度レベルが１６段階の階調（第１〜第１６階調）で表現されるようになる。
【００７５】
先ず、最低の輝度を表す第１階調では、１フィールド又は１フレームの単位表示期間内において視認可能な発光を伴う放電は、リセット放電を除き一切生起されない。これにより、第１階調では輝度レベル０に対応した黒表示が表現される。
【００７６】
次に、第１階調よりも１段階だけ高輝度を表す第２階調では、図９に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００７７】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。 
【００７８】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００７９】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【００８０】
このように、図９に示す駆動に従った１６通りの発光駆動パターンにより、入力映像信号によって示される輝度レベル「０」〜「２５５」なる輝度範囲を１６段階の第１〜第１５階調にて表すことが可能となる。
【００８１】
又、図９〜図１１に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において、表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。この際、微小発光放電は列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べて、その放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まるのである。
【００８２】
この際、図９〜図１１に示される駆動においても、図６〜図８に示す駆動を実施する場合と同様に、第１選択書込アドレス行程Ｗ１Ｗにおいて負極性のベースパルスＢＰ−を行電極Ｙに印加している間に亘り、このベースパルスと同一極性のベースパルスＢＰa−を行電極Ｘに印加することにより行電極Ｘ及びＹ間での誤放電を防止している。
【００８３】
尚、図１１に示す駆動では、第１リセット行程Ｒ１の前半部においてリセットパルス（ＲＰ１Ｙ１、ＲＰ１Ｘ）を印加することにより全放電セルＰＣ内でリセット放電を生起させるようにしているが、この間、リセットパルス（ＲＰ１Ｙ１、ＲＰ１Ｘ）の印加を停止、つまり、全行電極Ｘ及びＹを共に接地電位（０ボルト）に設定するようにしても良い。すなわち、第１リセット行程Ｒ１の前半部では、リセット放電を生起させないようにして暗コントラストの向上を図るのである。
【００８４】
ここで、図８に示す駆動では、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおいて全行電極Ｘに印加するベースパルスＢＰa−の負極性ピーク電位の絶対値が小さいと、行電極Ｙ及び列電極Ｄ間で生起された選択書込アドレス放電に誘発されて、行電極Ｘ及びＹ間において誤って生起されてしまう誤放電を抑制させることが出来ない。一方、ベースパルスＢＰa−の負極性ピーク電位の絶対値を大きめに設定すると、書込走査パルスＳＰＷが印加されてない放電セルＰＣ内でも、高電圧の画素データパルスＤＰの印加に応じて、その行電極Ｘ及び列電極Ｄ間で誤った放電が生起されてしまう場合がある。この際、入力映像信号によって示される輝度レベルに対応した適切な階調での表示が為されなくなってしまう。更に、図６に示す如き第１階調に対応した発光駆動パターンで駆動される放電セルＰＣにおいても、上記の如き行電極Ｘ及び列電極Ｄ間での誤放電により画像全体が明るくなり、輝度レベル０の黒表示を実現できなくなる。すなわち、ベースパルスＢＰa−の負極性ピーク電位の絶対値の設定範囲、つまり電圧マージンの幅は比較的狭いものとなっている。
【００８５】
そこで、ベースパルスＢＰa−の負極性ピーク電位の絶対値をこの設定範囲の上限値よりも大きめに設定する場合には、図８に代わり図１２に示す駆動パルス印加シーケンスを採用してＰＤＰ５０を駆動する。
【００８６】
尚、図１２に示される駆動パルス印加シーケンスでは、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおける壁電荷調整パルスＣＰの印加区間ＴＫを除く他の部分での動作は、図８に示すものと同一である。よって、以下に、図１２に示されるＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおける区間ＴＫでの動作のみ説明する。
【００８７】
すなわち、図１２において、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでの区間ＴＫでは、Ｘ電極ドライバ５１が、負極性ピーク電位を有するくさび状波形の誤放電防止パルスＧＰを行電極Ｘ１〜Ｘｎに印加する。かかる誤放電防止パルスＧＰの印加により、書込アドレス動作の開始時点（行電極Ｙ１に書込走査パルスＳＰＷが印加される時点）の直前に、全行電極Ｘの近傍に残留する壁電荷の一部が消去される。これにより、ベースパルスＢＰa−における負極性ピーク電位の絶対値が大きめ（ただし、誤放電防止パルスＧＰの負極性ピーク電位の絶対値以下）に設定されていても、上記の如き行電極Ｘ及び列電極Ｄ間での誤放電が抑制される。つまり、ベースパルスＢＰa−における負極性ピーク電位の絶対値を大きめに設定することにより行電極Ｘ及びＹ間での誤放電を防止すると共に、行電極Ｘ及び列電極Ｄ間での誤放電が防止されるのである。これにより、第１選択書込アドレス行程Ｗ１Ｗにおいて確実に選択書込アドレス放電を生起させることが可能となる。
【００８８】
又、上記ベースパルスＢＰa−の負極性ピーク電位の絶対値を小さめに設定する場合には、図１２に代わり図１３に示す駆動パルス印加シーケンスを採用してＰＤＰ５０を駆動する。尚、図１３に示される駆動パルス印加シーケンスでは、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおいて書込走査パルスＳＰＷが行電極Ｙ１〜Ｙｎに順次印加されている区間ＴＷを除く他の部分での動作は、図１２に示すものと同一である。よって、以下に、図１３に示される区間ＴＷでの動作のみ説明する。
【００８９】
すなわち、かかる第１選択書込アドレス行程Ｗ１Ｗの区間ＴＷでは、Ｙ電極ドライバ５３は、図８及び図１２の場合と同様に、負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この際、アドレスドライバ５５は、図８及び図１２の場合と同様に、サブフィールドＳＦ１に対応した画素駆動データビットに基づく画素データパルスＤＰを１表示ライン分（ｍ個）ずつ順次、列電極Ｄ１〜Ｄｍに印加して行く。この間、Ｘ電極ドライバ５１は、図８及び図１２に示されるベースパルスＢＰa−よりもその絶対値が小なる負極性のピーク電位を有するベースパルスＢＰｂ−を行電極Ｘ１〜Ｘｎに印加しつつ、負極性のピーク電位を有する補助走査パルスＳＰＸを、上記書込走査パルスＳＰＷ各々の印加タイミングに同期して行電極Ｘ１〜Ｘｎ各々に順次択一的に印加して行く。つまり、Ｘ電極ドライバ５１及びＹ電極ドライバ５３は、図１３に示す如く、第１〜第ｎ表示ライン各々に対応した行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）を順次択一的に選択し、その選択した行電極対（Ｙ，Ｘ）に対して同一タイミングにて、互いに同一極性の書込走査パルスＳＰＷ及び補助走査パルスＳＰＸを印加するのである。
【００９０】
かかる駆動によれば、書込走査パルスＳＰＷの印加に応じて列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起されても、この間、行電極Ｘ及びＹ間の電圧は０若しくは０近傍の電圧となるので、行電極Ｘ及びＹ間で誤放電が生じることはない。つまり、ベースパルスＢＰa−における負極性ピーク電位の絶対値を小さめに設定することにより列電極Ｄ及び行電極Ｘ間での誤放電を防止すると共に、行電極Ｘ及びＹ間での誤放電が防止されるのである。これにより、第１選択書込アドレス行程Ｗ１Ｗにおいて確実に選択書込アドレス放電を生起させることが可能となる。
【００９１】
尚、図１３に示される第１選択書込アドレス行程Ｗ１Ｗによると、書込走査パルスＳＰＷのみならず補助走査パルスＳＰＸの印加に応じて、行電極Ｙ及び列電極Ｄ間で選択書込アドレス放電が生起されると共に行電極Ｘ及び列電極Ｄ間でも放電が生起されることになる。この行電極Ｘ及び列電極Ｄ間で生起された放電によると、その放電後、行電極Ｘには正極性の壁電荷が形成されるので、次のサブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗにおいて選択書込アドレス放電が安定して生起されるようになる。
【００９２】
ここで、図１３に示す駆動を実施するにあたり、書込走査パルスＳＰＷ及び補助走査パルスＳＰＸ各々の負極性ピーク電位を互いに異ならせることにより、敢えて行電極Ｘ及びＹ間に放電を生起させて壁電荷の補充を図るようにしても良い。すなわち、図１４に示すように、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおいて、書込走査パルスＳＰＷの負極性ピーク電位の絶対値ＶＷを、補助走査パルスＳＰＸＨの負極性ピーク電位の絶対値ＶＸよりも小にする。これにより、書込走査パルスＳＰＷ及び補助走査パルスＳＰＸＨが同時に印加される放電セルＰＣ内では、高電圧の画素データパルスＤＰに応じて、その行電極Ｙ及び列電極Ｄ間において選択書込アドレス放電が生起されると共に、行電極Ｘ及びＹ間でも放電が生起される。この行電極Ｘ及びＹ間で生起された放電により、書込走査パルスＳＰＷ及び補助走査パルスＳＰＸＨ各々の負極性ピーク電位を略同一とした場合に比べて、より多くの壁電荷が行電極Ｘ及びＹ各々の近傍に形成されるようになる。これにより、次のサブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでの選択書込アドレス放電を更に安定して生起させることが可能となる。
【００９３】
更に、かかる駆動では、書込走査パルスＳＰＷ及び補助走査パルスＳＰＸＨ各々の負極性ピーク電位を互いに異ならせるにあたり、書込走査パルスＳＰＷの負極性ピーク電位の絶対値を補助走査パルスＳＰＸＨに比して低くしている。これにより、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗで生起される選択書込アドレス放電が弱まるので、図６に示す第２階調において表現される輝度が下がり、暗い画像中の輝度変化をより滑らかに表現することが可能となる。
【００９４】
又、サブフィールドＳＦ１〜ＳＦ１４の内の先頭のＳＦ１の第１選択書込アドレス行程Ｗ１Ｗに限り、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎの内の行電極Ｘ１〜Ｘｎの方のみに走査パルスＳＰを印加することにより、放電セルＰＣ内の行電極Ｘ及び列電極Ｄ間で選択書込アドレス放電を生起させるようにしても良い。
【００９５】
図１５は、かかる点に鑑みて為された駆動パルス印加シーケンスの他の例である。
【００９６】
尚、図１５に示される駆動パルス印加シーケンスでは、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおける区間ＴＷを除く他の部分での動作は、図１２に示すものと同一である。よって、以下に、図１５に示されるＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおける区間ＴＷでの動作のみ説明する。
【００９７】
すなわち、図１５において、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでの区間ＴＷでは、Ｘ電極ドライバ５１が、負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｘ１〜Ｘｎに印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWXを行電極Ｘ１〜Ｘｎ各々に順次択一的に印加して行く。この際、アドレスドライバ５５は、図１２の場合と同様に、サブフィールドＳＦ１に対応した画素駆動データビットに基づく画素データパルスＤＰを１表示ライン分（ｍ個）ずつ順次、列電極Ｄ１〜Ｄｍに印加して行く。又、この区間ＴＷに亘り、Ｙ電極ドライバ５３は、上述した如きベースパルスＢＰ−を行電極Ｙ１〜Ｙｎ各々に印加する。この際、上記書込走査パルスＳＰWXと同時に高電圧の画素データパルスＤＰが印加された放電セルＰＣ内においては、その列電極Ｄ及び行電極Ｘ間に選択書込アドレス放電が生起されると共に、行電極Ｘ及びＹ間にも放電が生起される。これらの放電により、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ各々近傍には負極性の壁電荷、行電極Ｘには正極性の壁電荷が夫々形成され、この放電セルＰＣは点灯モードの状態に設定される。一方、上記書込走査パルスＳＰWXと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｘ間には上述した如き選択書込アドレス放電は生起されない。よって、この放電セルＰＣ内では壁電荷の形成が為されないので消灯モードの状態に設定される。
【００９８】
又、図１５に示す駆動を実施するにあたり、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗにおいては、図１６〜図１８に示す如く、行電極Ｙに対して壁電荷調整パルスＣＰの印加を停止（接地電位固定）すると共に、区間ＴＷに亘り全行電極Ｙに印加すべきベースパルスＢＰの電位を、全行電極Ｘに印加されるベースパルスＢＰ−よりも高くしても良い。この際、図１６に示す一例では、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗの区間ＴＷに亘り、Ｙ電極ドライバ５３が、ベースパルスＢＰ−よりも高電位な負極性ピーク電位を有するベースパルスＢＰc−を全行電極Ｙに印加する。又、図１７に示す一例では、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗの区間ＴＷに亘り、Ｙ電極ドライバ５３が、全行電極Ｙを接地電位（０ボルト）に設定する。又、図１８に示す一例では、ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗの区間ＴＷに亘り、Ｙ電極ドライバ５３が、正極性ピーク電位を有するベースパルスＢＰY＋を全行電極Ｙに印加する。
【００９９】
図１５〜図１８に示す駆動（ＳＦ１の第１選択書込アドレス行程Ｗ１Ｗの区間ＴＷ）を実施した場合においても、図１４に示す駆動を実施した場合と同様に、高電圧の画素データパルスの印加に応じて放電セルＰＣ内の行電極Ｘ及び列電極Ｄ間に選択書込アドレス放電が生起されると共に、行電極Ｘ及びＹ間にも放電が生起される。これらの放電により、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ各々の近傍には負極性の壁電荷、行電極Ｘには正極性の壁電荷が夫々形成され、この放電セルＰＣは点灯モードの状態に設定される。この際、選択書込アドレス放電と共に行電極Ｘ及びＹ間でも放電が生起されることにより、選択書込アドレス放電のみが生起される駆動を実行した場合に比して、より多くの壁電荷が行電極Ｘ及びＹ各々の近傍に形成されるようになる。これにより、次のサブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでの選択書込アドレス放電を安定して生起させることが可能となる。
【図面の簡単な説明】
【０１００】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】各階調毎の発光駆動パターンを示す図である。
【図７】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図８】図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの駆動パルス印加シーケンスを示す図である。
【図９】各階調毎の発光駆動パターンの他の一例を示す図である。
【図１０】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図１１】図１０に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの駆動パルス印加シーケンスを示す図である。
【図１２】図８に示される駆動パルス印加シーケンスの変形例を示す図である。
【図１３】図１２に示される駆動パルス印加シーケンスの変形例を示す図である。
【図１４】図１３に示される駆動パルス印加シーケンスの変形例を示す図である。
【図１５】図１２に示される駆動パルス印加シーケンスの変形例を示す図である。
【図１６】図１５に示される駆動パルス印加シーケンスの第１変形例を示す図である。
【図１７】図１５に示される駆動パルス印加シーケンスの第２変形例を示す図である。
【図１８】図１５に示される駆動パルス印加シーケンスの第３変形例を示す図である。
【主要部分の符号の説明】
【０１０１】
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ  
５６    駆動制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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