(57)【要約】【課題】電源投入の際に出力電圧に設定電圧よりも高い過渡的電圧が現れないようにした定電圧供給装置を提供する。【解決手段】  定電圧供給装置は、回路電源(Vdd)から定電圧を発生する定電圧形成部(10)と、定電圧に対応した出力電圧を回路出力端(P21)に発生する出力部(20)と、出力電圧の一部を予め設定された割合で上記定電圧部に帰還する出力検出部(30)と、回路出力端(P21)と装置出力端(OUT)間に接続されて指令信号(VRGDIS)に応じて出力電圧(VR)を暫時抑制する暫時出力抑制部(40)と、回路電源(Vdd)の投入時に出力電圧(VR)の立上がり部分を含む期間中指令信号を暫時出力抑制部(40)に供給する制御部と、を備え、暫時出力抑制部(40)が互いに並列に接続されたトランジスタと抵抗とを含んで構成され、該トランジスタに上記指令信号(VRGDIS)が供給される。【選択図】図１
2010250650.tif 000002
【特許請求の範囲】
【請求項１】
回路電源から定電圧を発生する定電圧形成部と、
前記定電圧に対応した出力電圧を回路出力端に発生する出力部と、
前記出力電圧の一部を予め設定された割合で前記定電圧形成部に帰還する出力検出部と、
前記回路出力端と装置出力端間に接続されて、前記回路電源の投入時に前記出力電圧の立上がりの抑制を指令する指令信号に応じて前記出力電圧の立ち上がりを抑制する暫時出力抑制部と、を備え、
前記暫時出力抑制部が互いに並列に接続されたトランジスタと抵抗とを含んで構成され、該トランジスタに前記指令信号が供給される、ことを特徴とする定電圧供給装置。
【請求項２】
更に、前記装置出力端と所定電位間に接続されるキャパシタを備え、
前記キャパシタ及び前記抵抗が時定数回路を構成する、請求項１の定電圧供給装置。
【請求項３】
前記出力検出部が前記回路出力端と所定電位間に接続された抵抗分圧回路を含み、
前記抵抗分圧回路の抵抗値＞＞前記抵抗の抵抗値＞＞前記トランジスタのオン抵抗値となるように各抵抗値が設定される請求項１又は２の定電圧供給装置。
【請求項４】
前記トランジスタがＰＭＯＳトランジスタである請求項１乃至４のいずれかの定電圧供給装置。
【請求項５】
前記定電圧形成部は、
第１の電流路と第２の電流路とに電流を流すカレントミラー回路と、
前記第１の電流路に前記定電圧形成部の出力端となるドレインが接続され、ゲートが接地された、第１の閾値を有する第１のトランジスタと、
前記第２の電流路にドレインが接続され、ゲートに前記出力検出部から帰還電圧が供給される第２の閾値を有する第２のトランジスタと、
該第１のトランジスタのソースと該第２のトランジスタのソースとに接続する定電流源と、を備える請求項１の低電圧供給装置。
【請求項６】
前記定電圧形成部は、
第１の電流路と第２の電流路とに電流を流すカレントミラー回路と、
前記第１の電流路に前記定電圧形成部の出力端となるドレインが接続され、ゲートが接地された、第１の閾値を有する第１のトランジスタと、
前記第２の電流路にドレインが接続され、ゲートに前記出力検出部から帰還電圧が供給される第２の閾値を有する第２のトランジスタと、
該第１のトランジスタのソースと該第２のトランジスタのソースとに接続する定電流源と、を備え、
前記第１の閾値と前記第２の閾値との差分と、前記出力検出部に含まれる抵抗分圧回路の分圧比とによって前記出力電圧が設定される、請求項１の低電圧供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意レベルの定電圧を供給する定電圧供給装置（定電圧電源）に関する。
【背景技術】
【０００２】
電気泳動ディスプレイ（ＥＰＤ）等の電気光学装置やＩＣ（集積回路）等の内部では任意レベルの定電圧を供給する定電圧供給装置が使用される。
【０００３】
このような定電圧供給装置の定電圧発生回路（レギュレータ回路）として、例えば、特開２０００−３１２９４号公報（特許文献１）には、仕事関数差電圧を利用した定電圧発生回路が紹介されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３１２９４号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、仕事関数差電圧を利用した定電圧発生回路を用いた定電圧供給装置において、例えば、低消費電力を目的として回路パラメータをチューニングすると、後述するように、電源投入時に電源供給装置の出力電圧が瞬時に回路の電源電圧まで上昇し、その後目標電圧（任意の設定電圧）に収束する傾向を示す場合がある。電源投入時に電源供給回路の出力電圧が目標電圧を超えて回路電源電圧にまで上昇すると、例えば、トランジスタ等の低耐圧のデバイスへ耐圧を超える電圧を印加することになり好ましくない。特に電気泳動ディスプレイでは、低消費電力化のため画像書換毎に電源が投入される構成としているので電源の投入は頻繁であり、かかる出力電圧の挙動は望ましくない。
【０００６】
よって、本発明の目的は(1)電源投入の際に出力電圧に設定電圧よりも高い過渡的電圧が現れないようにした定電圧供給装置を提供すること、(2)仕事関数差電圧を利用した定電圧発生回路を用いた定電圧供給装置において電源投入の際に出力電圧に設定電圧よりも高い過渡的電圧が現れないようにした定電圧供給装置を提供すること、である。
【課題を解決するための手段】
【０００７】
上記課題を達成するために定電圧供給装置は、回路電源から定電圧を発生する定電圧形成部と、上記定電圧に対応した出力電圧を回路出力端に発生する出力部と、上記出力電圧の一部を予め設定された割合で上記定電圧形成部に帰還する出力検出部と、上記回路出力端と装置出力端間に接続されて、上記回路電源の投入時に上記出力電圧の立上がりの抑制を指令する指令信号に応じて上記出力電圧の立ち上がりを抑制する暫時出力抑制部と、を備え、上記暫時出力抑制部が互いに並列に接続されたトランジスタと抵抗とを含んで構成され、該トランジスタに前記指令信号が供給される、ことを特徴とする。
【０００８】
また、上記課題を達成するために定電圧供給装置は、回路電源から定電圧を発生する定電圧形成部と、上記定電圧に対応した出力電圧を回路出力端に発生する出力部と、上記出力電圧の一部を予め設定された割合で上記定電圧形成部に帰還する出力検出部と、上記回路出力端と装置出力端間に接続されて指令信号に応じて上記出力電圧を暫時抑制する暫時出力抑制部と、上記回路電源の投入時に上記出力電圧の立上がり部分を含む期間中上記指令信号を上記暫時出力抑制部に供給する制御部と、を備え、上記暫時出力抑制部が互いに並列に接続されたトランジスタと抵抗とを含んで構成され、該トランジスタに上記指令信号が供給される。
【０００９】
かかる構成とすることによって、消費電流を増加させることなく電源投入時の定電圧回路の出力電圧の過渡的な上昇を抑止することができ、定電圧電源が接続された装置内のトランジスタなどの破壊防止と機器の電池寿命を延ばすことが可能となる。ここで、出力電圧の立上がりの「抑制」には、出力電圧をなめらかに立ち上げる場合、パルス状のピーク電圧の発生を防止する場合、出力電圧が目標電圧を超えないようにする場合等が含まれ、一つの態様に限定されない。
なお、本明細書において「定電圧」とは、電圧出力が開始された後、所定時間が経過した際に一定の電圧となることを意図して制御された電圧を指すものであり、所定時間が経過する前の期間においてまで電圧が一定であることを要件とするものではない。また、当該「定電圧」は、上記所定時間経過後において完全な一定値を示す電圧のみならず、種々の電圧変動要因によってもたらされる誤差の範囲で変動する電圧を含む概念である。
【００１０】
望ましくは、更に、上記装置出力端と所定電位間に接続されるキャパシタを備え、上記キャパシタ及び上記抵抗が時定数回路を構成する。キャパシタは低電圧供給装置の内部配置、外部取り付け、負荷回路（装置）側配置、配線容量などを利用するものなどであってもよい。
【００１１】
それにより、適当な時定数で出力電圧が立ち上がって目的電圧に収束するので過大な過渡的波形の発生が回避されて具合がよい。
【００１２】
また、上記抵抗の抵抗値＞＞上記トランジスタのオン抵抗値となるように設定されることが望ましい。例えば、抵抗の抵抗値はｋΩのオーダー、トランジスタのオン抵抗値はΩのオーダーである。それにより、トランジスタが非導通の場合には抵抗とキュパシタとの時定数回路（ローパスフィルタと類似）によって出力電圧が滑らかに立ち上って設定された目標電圧に収束する。トランジスタが導通すると、トランジスタに並列な抵抗がバイパスされて回路出力端と装置出力端（あるいはキャパシタ）間が直結されて当該並列抵抗における電力損失が回避される。
【００１３】
更に、上記出力検出部が上記回路出力端と所定電位間に接続された抵抗分圧回路を含み、上記抵抗分圧回路の抵抗値＞＞上記抵抗の抵抗値＞＞上記トランジスタのオン抵抗値となるように各抵抗値が設定されることが望ましい。例えば、抵抗分圧回路の抵抗値はＭΩのオーダー、抵抗の抵抗値はｋΩのオーダー、トランジスタのオン抵抗値はΩのオーダーである。それにより、抵抗分圧回路を流れる電流を微小値として抵抗分圧回路における電力損失をわずかなものとすることができる。
【００１４】
上記トランジスタがＰＭＯＳトランジスタであることが望ましい。それにより、定電圧供給装置の出力部側の出力電圧（内部電圧）よりも負荷が接続された出力端側電圧（外部電圧）の方が高い状態となった場合にもＭＯＳトランジスタを確実に動作させることができる。
【００１５】
また、上記定電圧形成部は、第１の電流路と第２の電流路とに電流を流すカレントミラー回路と、定電圧形成部の出力端となるドレインが上記第１の電流路に接続されゲートが接地された第１の閾値を有する第１のトランジスタと、ドレインが上記第２の電流路に接続されゲートが出力検出部の帰還電圧出力に接続された第２の閾値を有する第２のトランジスタと、上記第１及び第２のトランジスタの各ソースに接続される定電流源と、を備えることが望ましい。それにより、仕事関数差（閾値電圧差）を利用した差動回路型の定電圧発生器を構成することができる。
【００１６】
また、上記定電圧形成部は、第１の電流路と第２の電流路とに電流を流すカレントミラー回路と、定電圧形成部の出力端となるドレインが上記第１の電流路に接続され、ゲートが接地された、第１の閾値を有する第１のトランジスタと、上記第２の電流路にドレインが接続され、ゲートに出力検出部から帰還電圧が供給される第２の閾値を有する第２のトランジスタと、上記第１及び第２のトランジスタの各ソースに接続する定電流源と、を備え、上記第１の閾値と上記第２の閾値との差分と、上記出力検出部を構成する抵抗分圧回路の分圧比とによって上記出力電圧が設定されることが望ましい。それにより、差動回路型の定電圧発生器の出力電圧を設定することができる。
【００１７】
本発明によれば、定電圧供給回路の消費電流を増加させることなく、電源投入時の出力電圧の上昇を抑止することができ、時計やＥＰＤ表示装置などの携帯機器の電池寿命を延ばすことに役立つ。
【図面の簡単な説明】
【００１８】
【図１】本願の実施例の定電圧供給装置の回路構成例を説明する回路図である。
【図２】本願の定電圧供給装置の動作を説明する信号波形図である。
【図３】比較例の定電圧供給装置の回路構成例を説明する回路図である。
【図４】比較例の定電圧装置の(9)歩合を説明する信号波形図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例について図面を参照して説明する。本願においては、定電圧回路の出力端と装置出力端との間にＰＭＯＳトランジスタと抵抗を並列に接続し、電源投入時にはＰＭＯＳトランジスタを非導通にして抵抗とキャパシタ（あるいは回路の容量成分）の時定数で滑らかに出力電圧を上昇させ、出力電圧が定電圧回路の設定電圧（目標電圧）に収束する頃にＰＭＯＳトランジスタを導通させ、抵抗を介さずに出力電圧を装置出力端に導出する。それにより、電源投入時の装置出力端への電源電圧の現出の防止と、電源投入後の追加された抵抗による電力損失を回避する。
【実施例１】
【００２０】
図１は、本実施形態における定電圧供給装置の回路構成例を示している。同図に示すように、定電圧供給装置は、定電圧形成部１０、出力部２０、出力検出部３０、暫時出力抑制部４０、制御部（図示せず）等によって構成される。
【００２１】
定電圧形成部１０は、トランジスタＴ１２、Ｔ１４、Ｔ１６、Ｔ１８及び電流源Ｉｏ等からなる電流ミラー負荷型の差動トランジスタ回路で構成されている。
【００２２】
トランジスタＴ１２及びＴ１４は同規格のＰＭＯＳトランジスタであり、両トランジスタの各ソースは回路電源Ｖｄｄに接続され、各ドレインはそれぞれ電流路Ｌ１及びＬ２に接続されている。また、トランジスタＴ１２及びＴ１４の各ゲートと電流路Ｌ２とは互いに接続されている。トランジスタＴ１２及びＴ１４は電流路Ｌ１及びＬ２に等しい電流を流す電流ミラー回路を構成する。
【００２３】
ＮＭＯＳトランジスタＴ１６及びＴ１８の各ドレインはそれぞれ電流路Ｌ１及びＬ２に接続され、各ソース（電位Ｖ０）は定電流源Ｉ０に接続されている。トランジスタＴ１６のゲートは接地電位（所定電位）Ｖｓｓに接続され、トランジスタＴ１８のゲートは出力検出部３０の出力端（接続点）Ｐ２２に接続されている。トランジスタＴ１６、Ｔ１８及び定電流源Ｉ０は電流ミラー負荷型の差動トランジスタ回路を構成する。後述するように、トランジスタＴ１６、Ｔ１８の各チャネル領域の不純物濃度を調整することで、トランジスタＴ１６とＴ１８の閾値電圧がそれぞれＶｔｈ1及びＶｔｈ2に設定されている。電流路Ｌ１上の接続点Ｐ１１（あるいはトランジスタＴ１６のドレイン）が定電圧形成部１０の出力端となっている。
【００２４】
出力部２０は、ＰＭＯＳの出力トランジスタ（あるいはバッファトランジスタ）によって構成されて定電圧形成部１０の出力に対応した出力電圧ＶＲ（あるいは出力電流）を回路出力端である接続点Ｐ２１に導出する。このため、ＰＭＯＳトランジスタＴ２２のソースは電源Ｖｄｄに接続され、ゲートは接続点Ｐ１１に接続され、ドレインは接続点Ｐ２１に接続されている。
【００２５】
出力検出部３０は、例えば、接続点Ｐ２１と接地電位との間に接続された抵抗Ｒ３２とＲ３４とからなる抵抗分圧回路によって構成され、出力端Ｐ２１の出力電圧ＶＲに比例した分圧出力ＶＲ１を接続点Ｐ２２からトランジスタＴ１８のゲートに供給する。例えば、抵抗Ｒ３２は４［ＭΩ］、抵抗Ｒ３４は５［ＭΩ］である。抵抗Ｒ３２及び抵抗Ｒ３４は何れか一方、又は双方を可変抵抗器で構成することができる。それにより、定電圧出力の電圧値を当該可変抵抗で設定（あるいは調整）することができる。
【００２６】
暫時出力抑制部４０は、出力端Ｐ２１と装置出力端ＯＵＴとの間に互いに並列に接続されたＰＭＯＳトランジスタＴ４２及び抵抗Ｒ４２によって構成されている。例えば、トランジスタＴ４２のオン抵抗は１００［Ω］、抵抗４２は１０［ｋΩ］である。トランジスタＴ４２のゲートには後述の制御信号ＶＲＧＤＩＳが図示しない制御部から供給される。
【００２７】
出力端ＯＵＴと接地電位間にはキャパシタＣ（例えば、０．１［μＦ］）が接続され、出力電圧の安定化が図られる。なお、キャパシタＣは装置の外部接続としたり、図示しない負荷回路に設けても良く、負荷回路の入力側の等価容量でＣを構成しても良い。定電圧供給装置に必ずしも内蔵されることを要しない。
【００２８】
制御部は公知の電気泳動表示装置のＣＰＵや時計ＩＣのＣＰＵなどによって実現されるが、ロジックで構成しても良い。
【００２９】
次に、定電圧形成部１０の定電圧出力動作について説明する。
【００３０】
まず、カレントミラー回路を構成するトランジスタＴ１２及びＴ１４と、差動トランジスタ対を構成するトランジスタＴ１６及びＴ１８と定電流源Ｉ０の作用により、第１の電流路Ｌ１に流れる電流Ｉ１と第２の電流路Ｌ２に流れる電流Ｉ２との和は、定電流源Ｉ０の定電流Ｉ０に等しくなるようになされる。上述のように、抵抗Ｒ３２と抵抗Ｒ３４とは、抵抗値比（＝（Ｒ３２＋Ｒ３４）／Ｒ３４＝１＋Ｒ３２／Ｒ３４）を任意に変更可能に、一方または双方が可変抵抗器として構成されている。
【００３１】
ここで、飽和領域で動作するＮＭＯＳトランジスタのソース−ドレイン間電流ＩDSは、式（１）で近似できることが知られている。
ＩDS＝（１／２）×μNＣox（ＶGS−Ｖｔｈ）2                …（１）
【００３２】
ここで、μNはＮ型半導体の移動度であり、Ｃoxは単位面積当たりのゲート容量であり、ＶGSはトランジスタのゲート−ソース間電圧であり、Ｖｔｈはトランジスタの閾値である。
【００３３】
トランジスタＴ１６及びトランジスタＴ１８は、飽和領域にて動作するＮＭＯＳトランジスタであり、図１の回路における電流Ｉ１はトランジスタＴ１６のソースードレイン間電流であり、電流Ｉ２はトランジスタＴ１８におけるソースードレイン間電流であるため、上記（１）式より次式（２）、（３）が成り立つ。
【００３４】
Ｉ１＝１／２×μNＣox（（０−Ｖ０）−Ｖｔｈ１）2        …（２）
Ｉ２＝１／２×μNＣox（（ＶＲ１−Ｖ０）−Ｖｔｈ２）2    …（３）
【００３５】
電流Ｉ１と電流Ｉ２とが等しいという条件から次の関係が導かれる。
【００３６】
−Ｖｔｈ１＝ＶＲ１−Ｖｔｈ２
ＶＲ１＝Ｖｔｈ２−Ｖｔｈ１＝ΔＶｔｈ  …（４）
【００３７】
接続点Ｐ２２の電圧ＶＲ１が定まると、接続点Ｐ２１の電圧ＶＲ、すなわち出力すべき電源電圧ＶＲが抵抗Ｒ３２と抵抗Ｒ３４の抵抗比により、次式（５）のように定まる。
【００３８】
Ｒ３２＋Ｒ３４：Ｒ３４＝ＶＲ：ＶＲ１
ＶＲ＝ＶＲ１・（Ｒ３２＋Ｒ３４）／Ｒ３４
ＶＲ＝ΔＶｔｈ・（Ｒ３２＋Ｒ３４）／Ｒ３４＝（１＋Ｒ３２／Ｒ３４）ΔＶｔｈ
…（５）
【００３９】
従って、第１のトランジスタＴ１６及び第２のトランジスタＴ１８の閾値の差ΔＶｔｈが定まれば、抵抗Ｒ３２と抵抗３４との抵抗値ｐ（＝１＋Ｒ３２／Ｒ３４）を任意に調整することで、所望の電源電圧ＶＲを出力することが可能となる。
【００４０】
例えば、ΔＶｔｈ＝１［Ｖ］、Ｒ３２＝４［ＭΩ］、Ｒ３４＝５［ＭΩ］とすると、ＶＲ＝１．８［Ｖ］となる。
【００４１】
上述した、閾値電圧の差によって所定定電圧を得るようにした回路形式の定電圧形成部１０の利点は、閾値の差ΔＶｔｈは製造過程におけるバラツキの影響を受けにくく、出力電圧ＶＲも製造バラツキの影響を受けにくいということである。これは以下のように説明できる。
【００４２】
一般的に、ＭＯＳトランジスタにおける閾値Ｖｔｈは、次式（６）によって定まる。  
【００４３】
Ｖｔｈ＝ΦMS＋２ΦF＋Ｑdep／Ｃox  …（６）
【００４４】
ここで、ΦMSはゲートとシリコン基板との間の仕事関数の差であり、ΦF＝（ｋＴ／ｑ）ｌｎ（Ｎsub／ｎi）（ｑは電子の電荷量、Ｎsub／ｎiは基板の不純物濃度）であり、Ｑdepは空乏層の電荷量であり、Ｑdep＝√（４ｑεsi｜ΦF｜Ｎsub）で、εsiはシリコンの誘電率である。
【００４５】
上記式（４）のように同じシリコン基板上に形成された一対のトランジスタの閾値の差分ΔＶｔｈを計算すると、第２項、第３項は共通していることになるため、結局、閾値の差ΔＶｔｈは、第１項にのみ影響を受けることになる。トランジスタＴ１６とＴ１８とではシリコン基板を共通にしている。よって、ゲートにドーピングする不純物濃度によって閾値を調整する場合、２つのトランジスタ間で、ドーピング材の種類を異ならせ、ドーピング材の濃度を異ならせあるいはこれ等の組み合わせでドーピングされたゲート同士の仕事関数の差に相当することになる。製造過程におけるバラツキは、式（６）における第２項及び第３項に影響を与えるが、閾値の差については第１項のみに影響を受けるので、式（４）により得られる閾値の差ΔＶｔｈは製造のバラツキの影響を受けにくく、出力電圧ＶＲも製造バラツキの影響を受けにくいものとなる。
【００４６】
次に、定電圧供給装置に設けられた暫時出力抑制部４０の動作について図２を参照して説明する。同図は、図示しない制御部から供給される回路電源電圧Ｖｄｄ、ゲート制御信号ＶＲＧＤＩＳと回路各部の電圧変化を示している。
【００４７】
まず、図２（Ｂ）に示すように、制御部は、例えば、電気泳動表示装置の表示画像（静止画）を更新する場合、ＰＭＯＳトランジスタＴ４２のゲートに非導通指令信号としてＨレベル（例えば、３［Ｖ］）信号ＶＲＧＤＩＳを供給する。これにより、トランジスタＴ４２は非導通（オフ）状態となり、接続点Ｐ２１と出力端子ＯＵＴ間は高抵抗（例えば、１０［ｋΩ］）のＲ４２によって接続される。それにより、接続点Ｐ２１と出力端子ＯＵＴ間には、抵抗Ｒ４２と、出力端ＯＵＴ及び接地間に接続されたキャパシタＣと、によるローパスフィルタ（積分回路）が構成される。
【００４８】
なお、出力検出部３０の抵抗分圧回路の各抵抗は、例えば、抵抗Ｒ３２は４［ＭΩ］、Ｒ３４は５［ＭΩ］と設定されており、抵抗分圧回路に流れる電流は微小であり、出力端子ＯＵＴにおける出力電圧ＶＲＧの立ち上がり特性は、概略、上記ローパスフィルタの特性で決定される。
【００４９】
次に、図２（Ａ）に示すように、制御部によって回路電源Ｖｄｄが定電圧形成部１０及び出力検出部２０に投入される。定電圧供給装置の低消費電力化のため、定電圧形成部１０の定電流源Ｉ０の出力電流は低い値に設定され、出力検出部３０の分圧抵抗を高抵抗としてこの抵抗を流れる電流も低い値に設定される。この結果、図２（Ｃ）に示すように、接続点Ｐ２１の出力電圧ＶＲは、電源の投入時に基準電位（例えば、０［Ｖ］）から電源電圧Ｖｄｄ（例えば、３［Ｖ］）に急に立ち上がり、その後徐々に目標電圧ＶＴＧに収束する特性を示す。
【００５０】
一方、図２（Ｄ）に示すように、出力端子ＯＵＴの出力電圧ＶＲＧは、抵抗Ｒ４２とキャパシタＣのローパスフィルタが介在することによって、抵抗Ｒ４２とキャパシタＣの時定数（１０［ｋΩ］、０．１［μＦ］）で基準電位（例えば、０［Ｖ］）から目標電圧ＶＴＧ（例えば、１．８［Ｖ］）に向かって徐々（滑らか）に立ち上がる。
【００５１】
図２（Ｂ）に示すように、制御部は出力電圧ＶＲＧが目標電圧ＶＴＧに至る時間、例えば、電源投入時から１０ミリ秒を経過すると、導通指令信号としてＬレベル（例えば、０［Ｖ］）の信号ＶＲＧＤＩＳをトランジスタＴ４２のゲートに供給する。それにより、トランジスタＴ４２は導通状態（オン）となる。トランジスタＴ４２のオン抵抗（１００［Ω］）は並列に接続された抵抗Ｒ４２（１０［ｋΩ］）よりも十分に小さいので、出力電流は略トランジスタＴ４２を通って出力端ＯＵＴに至る。
【００５２】
このようにして、定電圧供給装置を消費電力の少ない設計としても出力電圧に電源投入時の過渡電圧が現れることが回避されるので、負荷回路の低耐圧のトランジスタなどに影響を与えることがなく具合がよい。
（比較例）
【００５３】
図３は、本願発明の効果を説明するために、本願の暫時出力抑制部４０を用いない定電圧供給装置を比較例として示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明を省略する。
【００５４】
図４は比較例の電源投入時の出力電圧ＶＲの立ち上がり特性を示している。比較例の構成では、本願の実施例と同様に消費電力を減らすために電流源Ｉ０の供給電流を低レベルに設定し、抵抗Ｒ３２及びＲ３４を高抵抗値としている。
【００５５】
比較例では、出力電圧ＶＲは電源の投入時に回路電源電圧Ｖｄｄまで上昇し、その後キャパシタCと抵抗R３２とＲ３４の時定数でキャパシタCの電荷を基準電位Ｖｓｓへ放電する。出力電圧ＶＲが放電により所望の目標電圧ＶＴＧにまで降下すると、その後は定電圧部の動作によって出力電圧ＶＲが電圧ＶＴＧに維持される。
【００５６】
かかる比較例の定電圧供給装置の構成において、出力電圧の立上がり時におけるピーク的な過渡電圧の発生を抑制するためには回路パラメータを調整する。例えば、(1)差動回路を含めたレギュレータ回路のループゲインを上げ、電源投入時の電圧上昇を抑止する。(2)抵抗分圧回路の抵抗Ｒ３２とＲ３４の抵抗比は変えずに抵抗値を下げる。時定数が小さくなり、出力電圧が目標電圧ＶＴＧに収束するまでの時間が短縮できる。抵抗値をかなり小さくすれば、電源投入時にＶｄｄまで上昇しないですむ。
【００５７】
しかしながら、上記(1)ではゲインを稼ぐため定電流源Ｉ０の電流を増加させると、回路の消費電流が増加する。併せて差動回路を構成するトランジスタのサイズを大きくする必要も生じる場合が多い。例えば、電池を電源として長期間の動作が要求されるウォッチ回路（ＩＣ）では1μAの電流でも問題になる。また、上記(2)では抵抗分圧回路の抵抗値を小さくするために抵抗を流れる電流が増加する。これも低パワーが必須の携帯機器には好ましくない。
【００５８】
以上説明したように、本願発明の実施例によれば、定電圧回路の出力電圧VRの先にＰＭＯＳトランジスタと抵抗を並列に接続し、電源投入時にはＰＭＯＳトランジスタを非導通として抵抗とコンデンサの時定数で滑らかに出力電圧VRを上昇させ、出力電圧VRが目標電圧ＶＴＧに収束する頃にＰＭＯＳトランジスタを導通させるので、電源の投入時におけるピーク的な過渡的電圧の発生を抑制することが可能である。
【００５９】
なお、実施例では仕事関数差を利用した定電圧部を使用した例を示したが、この形式に限定されるものではなく、他の形式の定電圧部を使用したものであっても電源の投入時に過渡電圧が発生するものについて本願発明を適用することが可能である。
【符号の説明】
【００６０】
１０  定電圧部、２０  出力部、３０  出力検出部、４０  暫時出力抑制部、Ｔ１２，Ｔ１４，Ｔ２２，Ｔ４２  ＰＭＯＳトランジスタ、Ｔ１６，Ｔ１８  ＮＭＯＳトランジスタ、Ｒ３２、Ｒ３４、Ｒ４２  抵抗、Ｃ  キャパシタ
【図１】
2010250650.tif 000003
【図２】
2010250650.tif 000004
【図３】
2010250650.tif 000005
【図４】
2010250650.tif 000006