(57)【要約】【課題】  固体撮像装置の飽和電子数を増加させつつ低照度のＳＮＲを確保する。【解決手段】  固体撮像装置は、セル１２が半導体基板上に二次元的に配置された画素部２２と、フォトダイオードＰＤで光電変換する露光時間を制御する露光時間制御手段３２とを具備する。セルは、光信号を光電変換して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成した信号電荷を検出部に読み出す読み出し手段Ｔｄと、前記信号電荷を電荷量に対応する電圧に変換して検出する検出手段Ｔｂと、前記検出手段で検出した電圧を出力する出力手段Ｔａと、前記検出手段をリセットするリセット手段Ｔｃとを備える。露光時間制御手段は、フォトダイオードに蓄積した信号電荷を分割して読み出すための読み出しパルス振幅制御手段２３と、分割して読み出した信号を一つの信号に合成するための合成手段１９を備える。【選択図】図１
2010226679.tif 000002
【特許請求の範囲】
【請求項１】
光信号を光電変換して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成した信号電荷を検出部に読み出す読み出し手段と、前記信号電荷を電荷量に対応する電圧に変換して検出する検出手段と、前記検出手段で検出した電圧を出力する出力手段と、前記検出手段をリセットするリセット手段とを備えたセルが、半導体基板上に二次元的に配置された画素部と、
前記フォトダイオードで光電変換する露光時間を制御する露光時間制御手段とを具備し、
前記露光時間制御手段は、前記フォトダイオードに蓄積した信号電荷を分割して読み出すための読み出しパルス振幅制御手段と、分割して読み出した信号を一つの信号に合成するための合成手段とを備える
ことを特徴とする固体撮像装置。
【請求項２】
前記フォトダイオードの蓄積容量は、前記検出部の容量よりも大きいことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記検出手段で検出した信号電圧をＡＤ変換するＡＤ変換手段と、前記ＡＤ変換手段でＡＤ変換して得たデジタル信号を記憶する記憶手段とを更に具備し、前記分割して読み出した信号に対応してＡＤ変換を複数回実施し、ＡＤ変換したデジタル信号を前記合成手段で合成することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記読み出しパルス振幅制御手段は、１回目の読み出し振幅を、２回目の読み出し振幅よりも小さくなるように制御することを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記検出部は、１回目に読み出した信号電荷を前記リセット手段でリセットした後に、２回目の信号電荷のみを検出するように制御することを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型イメージセンサなどの固体撮像装置に関するもので、例えばイメージセンサ付き携帯電話やデジタルカメラ、ビデオカメラなどに適用されるものである。
【背景技術】
【０００２】
一般に、イメージセンサでは、フォトダイオード（ＰＤ）の飽和電子数を増加させるためにフォトダイオード部の蓄積容量がなるべく大きく成るように設計している。この時、信号電荷を検出する検出部（ＦＤ）の容量は、フォトダイオード部の蓄積容量よりも大きくなるように設計することで、フォトダイオード部で発生する信号電荷のダイナミックレンジを確保している（例えば非特許文献１参照）。すなわち、フォトダイオード部の容量をＣｐｄ、検出部の容量をＣｆｄとすると、「容量Ｃｐｄ＜容量Ｃｆｄ」となるように設計している。しかし、このような構成のイメージセンサは、信号電荷量が少ない低照度時には、検出部の容量で決まる電圧／電荷変換ゲインが必然的に小さくなる。このため、出力回路以降で発生するノイズの割合が大きくなるためＳＮＲ（signal-to-noise ratio）が悪くなる。
【０００３】
一方、イメージセンサの検出部の容量を小さくし、電圧／電荷変換ゲインを大きくすることで、検出部以降の回路ノイズの影響が小さくなるため低照度時のＳＮＲを改善できる。しかし、フォトダイオード部の蓄積容量も必然的に小さくなるように設計することになる。このため、飽和電子数が少なくなることで、ショットノイズの割合が増加するため明時のＳＮＲが低下するという課題がある。
【先行技術文献】
【特許文献】
【０００４】
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.39, NO.12, DECEMBER 2004 Mabuchi et al. "CMOS Image Sensors Comprised of Floating Diffusion Driving Pixels With Buried Photodiode" pp.2408-2416.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、飽和電子数を増加させつつ低照度時のＳＮＲを確保できる固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明の一態様に係る固体撮像装置は、光信号を光電変換して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成した信号電荷を検出部に読み出す読み出し手段と、前記信号電荷を電荷量に対応する電圧に変換して検出する検出手段と、前記検出手段で検出した電圧を出力する出力手段と、前記検出手段をリセットするリセット手段とを備えたセルが、半導体基板上に二次元的に配置された画素部と、前記フォトダイオードで光電変換する露光時間を制御する露光時間制御手段とを具備し、前記露光時間制御手段は、前記フォトダイオードに蓄積した信号電荷を分割して読み出すための読み出しパルス振幅制御手段と、分割して読み出した信号を一つの信号に合成するための合成手段とを備える。
【発明の効果】
【０００７】
本発明によれば、飽和電子数を増加させつつ低照度時のＳＮＲを確保できる固体撮像装置が得られる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図２】図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部、ＣＤＳ回路及びＡＤＣの具体的な構成例を示す回路図。
【図３】図１及び図２に示した増幅型ＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図４】図３に示した動作タイミング図における時点ｔ１〜ｔ４の画素部の断面図とポテンシャル図。
【図５】本発明の第２の実施形態に係る固体撮像装置について説明するためのもので、図１に示したカラム型ＡＤＣの他の構成例を示す回路図。
【図６】図５に示したカラム型ＡＤＣの加算動作のタイミング図。
【図７】本発明の第３の実施形態に係る固体撮像装置について説明するためのもので、セルの他の構成例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。センサコア部１１には、画素部１２、カラム型ノイズキャンセル回路（ＣＤＳ回路）１３、カラム型アナログデジタルコンバータ（ＡＤＣ）１４、ラッチ回路１５、二つのラインメモリ（ＭＳＨ，ＭＳＬ）１６，１７及び水平シフトレジスタ１８などが設けられている。
【００１１】
上記画素部１２には、レンズ２１を介して光が入射され、光電変換によって入射光量に応じた電荷（信号電荷）が生成される。この画素部１２には、セル（画素）２２が半導体基板上に行及び列の二次元的に配置されている。一つのセル２２は、本例では四つのトランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ）と光電変換手段として働くフォトダイオードＰＤから構成され、各セル２２には選択及び動作制御用のパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。
【００１２】
上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴａのゲートにはパルス信号（アドレスパルス）ＡＤＲＥＳｎが供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号（リセットパルス）ＲＥＳＥＴｎが供給される。また、上記トランジスタＴｄの電流通路の一端は、上記検出部ＦＤに接続され、そのゲートにパルス信号（読み出しパルス）ＲＥＡＤｎが供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。
【００１３】
そして、飽和電子数を増加させるために上記フォトダイオードＰＤの蓄積容量Ｃｐｄを大きくし、検出部ＦＤの容量Ｃｆｄは従来と異なり小さく設計している。すなわち、「容量Ｃｐｄ＞容量Ｃｆｄ」である。
【００１４】
上記画素部１２の端部には、ソースフォロワ回路用の負荷トランジスタＴＬＭがセル列毎に配置され、これらの負荷トランジスタＴＬＭの電流通路の一端は垂直信号線ＶＬＩＮにそれぞれ接続され、他端は接地点に接続されている。上記垂直信号線ＶＬＩＮは、トランジスタＴＳ１の電流通路を介してＣＤＳ回路１３へ接続されている。
【００１５】
この画素部１２で発生した信号電荷に対応するアナログ信号は、ＣＤＳ回路１３を介してＡＤＣ１４に供給されてデジタル信号に変換され、ラッチ回路１５にラッチされる。このラッチ回路１５にラッチされたデジタル信号は、ラインメモリＭＳＨ１６、ラインメモリＭＳＬ１７に取り込まれ、水平シフトレジスタ１８によりセンサコア部１１から順次読み出される。
【００１６】
上記ラインメモリＭＳＨ１６及びラインメモリＭＳＬ１７から読み出された二つの１０ビットのデジタル信号ＳＨ，ＳＬ（ＯＵＴ０〜ＯＵＴ９）が、加算器１９で加算されて一つの１１ビットの信号が生成される。以後は、信号処理回路２０で通常の信号処理を施し、イメージセンサチップの外部に信号ＲＧＢ／ＹＵＶを出力する。
【００１７】
また、上記画素部１２に隣接して、パルスセレクタ回路（セレクタ）２４、信号読み出し用の垂直レジスタ（ＶＲレジスタ）２５、及び蓄積時間制御用の垂直レジスタ（ＥＳレジスタ）２６がそれぞれ配置されている。
【００１８】
上記画素部１２からの信号電荷の読み出しや上記ＣＤＳ回路１３、セレクタ２４、ＶＲレジスタ２５及びＥＳレジスタ２６の制御は、タイミングジェネレータ（ＴＧ）３０から出力されるパルス信号Ｓ１〜Ｓ４，ＲＥＡＤ，ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ，ＶＲＲ，ＥＳＲによって行われる。パルス信号Ｓ１は上記トランジスタＴＳ１のゲートに供給され、パルス信号Ｓ２〜Ｓ４はＣＤＳ回路１３に供給される。パルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤは上記セレクタ２４に供給される。また、パルス信号ＲＥＡＤはパルス振幅制御回路２３に供給され、このパルス振幅制御回路２３の出力信号ＶＲＥＡＤがセレクタ２４に供給される。
【００１９】
上記タイミングジェネレータ３０から出力されるパルス信号ＶＲＲはＶＲレジスタ２５に、パルス信号ＥＳＲはＥＳレジスタ２６にそれぞれ供給される。上記ＶＲレジスタ２５により画素部１２の垂直信号線ＶＬＩＮが選択され、セレクタ２４を介してパルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ（図１ではＲＥＳＥＴｎ，ＡＤＲＥＳｎ，ＲＥＡＤｎで代表的に示す）が画素部１２へ供給される。上記パルス信号（アドレスパルス）ＡＤＲＥＳｎは上記セル２２中の行選択トランジスタＴａのゲートに、上記パルス信号（リセットパルス）ＲＥＳＥＴｎは上記セル２２中のリセットトランジスタＴｃのゲートに、上記パルス信号（読み出しパルス）ＲＥＡＤｎは上記セル２２中の読み出しトランジスタＴｄのゲートにそれぞれ供給される。
【００２０】
更に、上記画素部１２には、バイアス発生回路（バイアス１）３１からバイアス電圧ＶＶＬが印加されている。このバイアス電圧ＶＶＬは、ソースフォロワ回路用の負荷トランジスタＴＬＭのゲートに供給される。
【００２１】
ＶＲＥＦ発生回路３２は、メインクロック信号ＭＣＫに応答して動作し、ＡＤ変換（ＡＤＣ１４）用の基準波形を生成する回路である。この基準波形の振幅は、シリアルインターフェース（シリアルＩ／Ｆ）３３に入力されるデータＤＡＴＡによって制御される。このシリアルインターフェース３３に入力されるコマンドは、コマンドデコーダ３４に供給されてデコードされ、上記メインクロック信号ＭＣＫとともにタイミングジェネレータ３０に供給される。
【００２２】
上記ＶＲＥＦ発生回路３２では、１水平走査期間に２回のＡＤ変換を実行するために、三角波ＶＲＥＦＧＨとＶＲＥＦＧＬを発生してＡＤＣ１４に供給する。前半のＶＲＥＦ振幅で第１回目の入力信号を１０２３レベルでＡＤ変換する。後半は、同じＶＲＥＦ振幅で第２回目の異なった入力信号を１０２３レベルでＡＤ変換する。そして、次の水平期間に信号ＳＨと信号ＳＬを同時に上記ラインメモリＭＳＨ１６とラインメモリＭＳＬ１７から読み出し、加算器１９で二つの信号を加算することで一つの信号に合成し、信号処理回路２０に供給する。
【００２３】
図２は、上記図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部１２、ＣＤＳ回路１３及びＡＤＣ１４の具体的な構成例を示す回路図である。各々のセル（画素）２２は、上述したように、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ及びフォトダイオードＰＤから構成されている。このような構成のセル２２が、行及び列の二次元的に配置されて画素部１２が形成される。
【００２４】
上記画素部１２の端部には、ソースフォロワ回路用の負荷トランジスタＴＬＭがセル列毎に水平方向に配置されている。これら負荷トランジスタＴＬＭの電流通路の一端は対応する垂直信号線ＶＬＩＮに接続され、他端は接地点間に接続され、そのゲートには上記バイアス発生回路３１からバイアス電圧ＶＶＬが印加される。ＣＤＳ回路１３及びＡＤＣ１４中には、ノイズキャンセラ用の容量Ｃ１，Ｃ２が配置されると共に、垂直信号線ＶＬＩＮの信号を伝達するためのトランジスタＴＳ１、ＡＤ変換用の基準波形を入力するためのトランジスタＴＳ２、及び２段のコンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２が設けられている。上記コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２間には、キャパシタＣ３が接続される。
【００２５】
上記コンパレータ回路ＣＯＭＰ１は、インバータＩＮＶ１と、このインバータＩＮＶ１の入力端と出力端間に電流通路が接続されたトランジスタＴＳ３とで構成されている。上記コンパレータ回路ＣＯＭＰ２は、インバータＩＮＶ２と、このインバータＩＮＶ２の入力端と出力端間に電流通路が接続されたトランジスタＴＳ４とで構成されている。
【００２６】
上記トランジスタＴＳ１のゲートにはタイミングジェネレータ３０から出力されるパルス信号Ｓ１、上記トランジスタＴＳ２のゲートにはパルス信号Ｓ２、上記トランジスタＴＳ３のゲートにはパルス信号Ｓ３、及び上記トランジスタＴＳ４のゲートにはパルス信号Ｓ４がそれぞれ供給される。
【００２７】
上記コンパレータ回路ＣＯＭＰ２から出力されるデジタル信号はラッチ回路１５でラッチされ、二つのラインメモリＭＳＨ１６とラインメモリＭＳＬ１７に入力される。そして、シフトレジスタ１８が動作することで、上記ラインメモリＭＳＨ１６とラインメモリＭＳＬ１７から１０ビットのデジタル信号ＳＨ，ＳＬ（ＯＵＴ０〜ＯＵＴ９）がそれぞれ順次出力されるようになっている。
【００２８】
上記のような構成において、例えば垂直信号線ＶＬＩＮにおけるｎライン目の信号を読み出す際には、アドレスパルスＡＤＲＥＳｎを“Ｈ”レベルにすることで増幅用トランジスタＴｂと負荷用トランジスタＴＬＭからなるソースフォロワ回路を動作させる。そして、フォトダイオードＰＤで光電変換して得た信号電荷を一定期間蓄積し、読み出しを行う前に検出部ＦＤにおける暗電流などのノイズ信号を除去するために、リセットパルスＲＥＳＥＴｎを“Ｈ”レベルに設定してトランジスタＴｃをオンして検出部ＦＤを電源ＶＤＤの電圧（＝２．８Ｖ）にセットする。
【００２９】
これによって、垂直信号線ＶＬＩＮには基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この時、パルス信号Ｓ１，Ｓ３，Ｓ４をそれぞれ“Ｈ”レベルにしてトランジスタＴＳ１，ＴＳ３，ＴＳ４をオンさせることで、ＡＤＣ１４のコンパレータ回路ＣＯＭＰ１とＣＯＭＰ２のＡＤ変換レベルを設定すると共に、垂直信号線ＶＬＩＮのリセットレベルに対応した量の電荷を容量Ｃ１に蓄積する。
【００３０】
次に、読み出しパルスＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせ、フォトダイオードＰＤで生成して蓄積した信号電荷を検出部ＦＤに転送する。
【００３１】
これによって、垂直信号線ＶＬＩＮには、検出部ＦＤの電圧（信号＋リセット）レベルが読み出される。この時、パルス信号Ｓ１を“Ｈ”レベル、パルス信号Ｓ３を“Ｌ”レベル、パルス信号Ｓ４を“Ｌ”レベル、パルス信号Ｓ２を“Ｈ”レベルにすることで、トランジスタＴＳ１がオン、トランジスタＴＳ３がオフ、トランジスタＴＳ４がオフ、トランジスタＴＳ２がオンとなり、「垂直信号線ＶＬＩＮの信号＋リセットレベル」に対応する電荷が容量Ｃ２に蓄積される。
【００３２】
この際、容量Ｃ１は、コンパレータ回路ＣＯＭＰ１の入力端がハイインピーダンス状態となっているため、リセットレベルが保持されたままになっている。
【００３３】
その後、ＶＲＥＦ発生回路３２から出力される基準波形のレベルを増加させる（三角波ＶＲＥＦを低レベルから高レベル）ことで容量Ｃ１とＣ２の合成容量を介して、コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２でＡＤ変換する。上記三角波は、１０ビット（０〜１０２３レベル）で発生させ、ＡＤ変換レベルを１０ビットのカウンタで判定してラッチ回路１５でデータを保持する。１０２３レベルのＡＤ変換後、ラッチ回路１５のデータをラインメモリＭＳＨ１６、ラインメモリＭＳＬ１７へ転送している。
【００３４】
上記容量Ｃ１に蓄積したリセットレベルは、容量Ｃ２に蓄積したリセットレベルと極性が逆になるため、リセットレベルはキャンセルされ、実質的に容量Ｃ２の信号成分でＡＤ変換が実行される。このリセットレベルを除去する動作を低ノイズ化処理動作（ＣＤＳ動作：Correlated Double Sampling、相関二重サンプリング）と呼ぶ。
【００３５】
このＡＤ変換動作を１水平走査期間に２回実行するために、ＶＲＥＦ発生回路３２で三角波ＶＲＥＦＧＨとＶＲＥＦＧＬを発生させ、トランジスタＴＳ２の電流通路の一端へ供給している。前半の三角波ＶＲＥＦＧＨでＡＤ変換したデジタル信号は、ラインメモリＭＳＨ１６で保持される。一方、後半の三角波ＶＲＥＦＧＬでＡＤ変換したデジタル信号は、ラインメモリＭＳＬ１７で保持される。この二つの信号は、次の水平走査期間に同時に読み出され、加算器１９で加算される。
【００３６】
図３は、上記図１及び図２に示した増幅型ＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例はＶＧＡであり、垂直のｎラインのフォトダイオードＰＤで光信号を光電変換して信号電荷を蓄積する蓄積時間（低照度撮影のため最大の蓄積時間）ＴＬ＝５２５Ｈとしている。また、パルス振幅制御回路２３の出力信号ＶＲＥＡＤの振幅を高レベル（Ｖｎ＝２．８Ｖ）にしてセレクタ２４を制御している。上記蓄積時間ＴＬはＥＳレジスタ２６で１Ｈ毎に制御できる。また、セレクタ２４へのパルス信号の入力タイミングを変更することで１Ｈ以下の制御もできる。
【００３７】
画素部１２からの第１回目の読み出し動作時（ｔ３）には、水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。まず、リセットパルスＲＥＳＥＴｎを“Ｈ”レベルにしてから“Ｌ”レベルにした時のリセットレベルを図２の容量Ｃ１に取り込む。この時、基準波形の振幅は、中間レベルに設定して読み出しを行っている。この中間レベルは、画素部の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。
【００３８】
次に、読み出しパルスＲＥＡＤｎを中間電圧Ｖｍにすることで、フォトダイオードＰＤに蓄積した飽和レベルの約半分以上の信号電荷を出力する。この読み出した信号電荷（リセットレベルと信号レベルを加算した信号）が図２の容量Ｃ２に保持される。この読み出した信号電荷に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を実施している。ＡＤ変換で得たデジタルデータはラッチ回路１５に保持し、ＡＤ変換終了後にラインメモリＭＳＨ１６に入力する。
【００３９】
画素部１２からの第２回目の読み出し動作は、第１回目の０．５Ｈ後（ｔ４）に行われる。第１回目と同様に、リセットパルスＲＥＳＥＴｎを“Ｈ”レベルにしてから“Ｌ”レベルにした時のリセットレベルを図２の容量Ｃ１に取り込む。そして、次に読み出しパルスＲＥＡＤｎを高電圧Ｖｈにすることで、フォトダイオードＰＤに残された信号電荷を出力する。この読み出した信号は、リセットレベルと信号レベルを加算した信号であり、ＣＤＳ回路１３（図２）の容量Ｃ２に保持される。この読み出した信号に対して、水平走査期間の後半の０．５Ｈ期間に基準波形として三角波を発生させ、１０ビットのＡＤ変換を実施している。ＡＤ変換で得たデジタルデータはラッチ回路１５に保持し、ＡＤ変換終了後にラインメモリＭＳＬ１７に入力する。
【００４０】
次の１水平走査期間に、二つのラインメモリＭＳＨ，ＭＳＬ１６，１７から同時に１０ビットのデジタル信号ＳＨ，ＳＬ（ＯＵＴ０〜ＯＵＴ９）を出力し、画素単位の二つ信号を加算して一つの信号に合成している。本動作では、二つの信号を加算することで、信号レベルが１１ビットに増加し、暗時レベルが１２８ＬＳＢと加算される。この時、ランダムノイズも平均化されるためＳＮＲを改善できる。また、信号の分解能も１０ビットから１１ビットに増加する。高速動作させる場合は、９ビットのＡＤＣ動作させることで、動作周波数を約２倍にすることができる。この時の信号の分解能は従来と同じ１０ビットとなる。
【００４１】
図４（ａ）〜（ｄ）はそれぞれ、上記図３に示した動作タイミング図における各時点ｔ１〜ｔ４での画素部１２の断面図とポテンシャル図を示している。
【００４２】
本例では、ｐ型半導体基板４１にｎ型の不純物拡散領域４２が設けられてフォトダイオードＰＤが形成され、このｎ型不純物拡散領域４２の表面はｐ型不純物拡散領域４３でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域４４で形成され、上記フォトダイオードＰＤのｎ型不純物拡散領域４１とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。
【００４３】
これらｎ型不純物拡散領域４１，４４間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極４５が設けられている。このゲート電極４５には、読み出しパルスＲＥＡＤが供給される。上記検出部ＦＤとしてのｎ型不純物拡散領域４４に隣接して、ｎ型不純物拡散領域４６が設けられている。このｎ型不純物拡散領域４６はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、上記検出部ＦＤのｎ型不純物拡散領域４４はソース領域として働く。
【００４４】
上記ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域４４，４６間の基板４１上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極４７が設けられている。このゲート電極４７には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、上記検出部ＦＤをドレイン電圧ＶＤにリセットできるようにしている。
【００４５】
信号電荷の蓄積は時刻ｔ０から開始され、フォトダイオードＰＤへ光が入射されると、光電変換によって入射光量に応じた信号電荷が生成されて蓄積され始める。この蓄積動作は、時刻ｔ１，ｔ２（図４（ａ），（ｂ））と継続される。時刻ｔ３（図４（ｃ））では、蓄積した信号電荷を読み出すために、まずリセットパルスＲＥＳＥＴを印加して、電源電圧ＶＤ＝２．８Ｖの電位に検出部ＦＤをリセットする。次に、電圧Ｖｍの読み出しパルスＲＥＡＤをゲート電極４５に印加し、フォトダイオードＰＤ部の飽和容量の約１／２以上蓄積した信号電荷を検出部ＦＤに読み出す。時刻ｔ４（図４（ｄ））では同様に、ゲート電極４７にリセットパルスＲＥＳＥＴを印加して、電源電圧ＶＤ＝２．８Ｖの電位に検出部ＦＤをリセットする。
【００４６】
次に、ゲート電極４５に電圧Ｖｈの読み出しパルスＲＥＡＤを印加してフォトダイオードＰＤ部に残されていた信号電荷を検出部ＦＤに転送して読み出す。
【００４７】
上記フォトダイオードＰＤ部の蓄積容量Ｃｐｄは、検出部ＦＤの容量Ｃｆｄよりも大きく設計している。このように、フォトダイオードＰＤ部の蓄積容量を大きくすることで飽和電子数を増加させることができ明時のＳＮＲを改善できる。飽和電子数を２倍にすると光ショットは信号の平方根で発生するため、ＳＮＲは３ｄＢ改善できる。
【００４８】
一方、検出部ＦＤの容量Ｃｆｄを小さくすることで、少ない信号電荷でも大きな電圧を発生することができる。このため、ソースフォロワ回路以降のノイズの影響を小さくすることができる。この変換ゲインを２倍にすれば、後段の回路ノイズの影響を１／２に低減できる。
【００４９】
２μｍ以下の微細な画素では、検出部を小さく形成することで変換ゲインを大きくし、後段で発生するノイズの影響を小さくすることで低照度のＳＮＲを改善できる。また、検出部ＦＤを小さくすることで、その分フォトダイオードＰＤの面積を大きくすることができるため、この点からも飽和電子数を増加させることができる。これによって、従来は難しかった、飽和電子数の増加要求と低照度でのＳＮＲの改善要求を両立できる。
【００５０】
上記のような容量ＣｐｄとＣｆｄの関係では、フォトダイオードＰＤ部に蓄積した大量の信号電荷を１度に検出部ＦＤに読み出してしまうと検出部ＦＤから信号電荷が溢れ出し、フォトダイオードＰＤに逆流したり、周辺のフォトダイオードＰＤへ広がったりする不具合が発生する。しかし、本実施形態では２回に分けて信号電荷を読み出すので、このような不具合の発生を防止できる。
【００５１】
なお、本実施形態では信号電荷を２分割して読み出す方法を示したが、３分割以上の複数回に分割して読み出すことも可能である。また、二つの信号の合成処理は、ＡＤＣ動作時に行うこともでき、ＡＤＣの前段に加算回路を設けても実現できる。更に、加算以外の処理を行っても良い。
【００５２】
［第２の実施形態］
図５は、本発明の第２の実施形態に係る固体撮像装置について説明するためのもので、図１に示したカラム型ＡＤＣの他の構成例を示している。このＡＤＣ２７は、加算機能を備えており、ＡＤＣ動作時に合成処理も行い、ラインメモリ２８から加算後のデジタル信号ＯＵＴ０〜ＯＵＴ９が出力されるようになっている。
【００５３】
セル（画素）２２の列には垂直信号線ＶＬＩＮがそれぞれ接続され、これらの垂直信号線ＶＬＩＮの一端はコンパレータ回路ＣＯＭＰ３の一方の入力端にそれぞれ接続される。上記コンパレータ回路ＣＯＭＰ３の他方の入力端はＶＲＥＦ発生回路３２に共通接続され、基準波形が印加されている。そして、垂直信号線ＶＬＩＮの電圧と基準波形の電圧が同じになった時にコンパレータ回路ＣＯＭＰ３の出力が例えば０から１に変化する。このコンパレータ回路ＣＯＭＰ３の出力端にはそれぞれ、アップ／ダウン（Ｕ／Ｄ）カウンタ２９が接続されている。Ｕ／Ｄカウンタ２９は、クロック信号ＣＫに基づいてアップカウントまたはダウンカウントを行う。コンパレータ回路ＣＯＭＰ３の出力が変化すると、Ｕ／Ｄカウンタ２９はカウント動作を停止し、このカウント値をラインメモリ２８に保存する。
【００５４】
図６は、上記図５に示したカラム型ＡＤＣの加算動作のタイミング図を示している。まず、リセットパルスＲＥＳＥＴｎで検出部ＦＤがリセットする。その後、アドレスパルスＡＤＲＥＳｎを“Ｈ”レベルにすることで、このリセットレベルを垂直信号線ＶＬＩＮへ出力する。出力した信号は、コンパレータ回路ＣＯＭＰ３でＶＲＥＦ発生回路３２の出力電圧と比較する。この時、Ｕ／Ｄカウンタ２９はダウンカウントする。垂直信号線ＶＬＩＮの電圧とＶＲＥＦ発生回路３２の出力電圧が同じになると、Ｕ／Ｄカウンタ２９はカウントを停止する。
【００５５】
次に、画素部１２で、読み出しパルスＲＥＡＤｎとして電圧Ｖｍを印加することで、ＰＤ部に蓄積した、このＰＤ部の飽和時の約半分の信号を読み出し、検出部ＦＤで電圧に変換して垂直信号線ＶＬＩＮへ出力する。出力した信号は、コンパレータ回路ＣＯＭＰ３でＶＲＥＦ発生回路３２の出力電圧と比較する。この時、Ｕ／Ｄカウンタ２９はアップカウントする。垂直信号線ＶＬＩＮの電圧とＶＲＥＦ発生回路３２の電圧が同じになると、Ｕ／Ｄカウンタ２９はカウントを停止する。このダウンカウント、アップカウント動作により、出力信号から検出部ＦＤのリセット後の変動をキャンセルできる。よって、出力は信号成分のみがカウント値として得られる。
【００５６】
同様に、１水平期間ＨＰの後半で、再度、リセットパルスＲＥＳＥＴｎで検出部ＦＤをリセットする。このリセットレベルを、アドレスパルスＡＤＲＥＳｎを“Ｈ”レベルにすることで垂直信号線ＶＬＩＮへ出力する。出力した信号は、コンパレータ回路２９でＶＲＥＦ発生回路３２の出力電圧と比較する。この時、最初に得られたカウント値からスタートし、Ｕ／Ｄカウンタ２９はダウンカウントする。垂直信号線ＶＬＩＮの電圧とＶＲＥＦ発生回路３２の出力電圧が同じになると、Ｕ／Ｄカウンタ２９はカウントを停止する。
【００５７】
次に、画素部１２で、読み出しパルスＲＥＡＤｎとして電圧Ｖｈを印加することで、フォトダイオードＰＤ部に読み残していた信号電荷を検出部ＦＤへ転送して読み出し、検出部ＦＤで電圧に変換して垂直信号線ＶＬＩＮへ出力する。出力した信号は、コンパレータ回路ＣＯＭＰ３でＶＲＥＦ電圧と比較する。この時、Ｕ／Ｄカウンタ２９はアップカウントする。垂直信号線ＶＬＩＮの電圧とＶＲＥＦ発生回路の出力電圧が同じになると、Ｕ／Ｄカウンタ２９はカウントを停止する。このようにして、フォトダイオードＰＤ部の信号電荷を分割して読み出し、且つ加算動作を実施できる。
【００５８】
１水平期間ＨＰの終わりでは、各カラムで同様のＡＤＣ動作を実施したカウント値をＶｓｉｇとして、ラインメモリ２８へ同時に転送する。そして、次の１水平期間ＨＰに順次読み出して、信号処理後にイメージセンサチップより出力する。
【００５９】
［第３の実施形態］
図７（ａ）〜（ｄ）はそれぞれ、本発明の第３の実施形態に係る固体撮像装置について説明するためのもので、セル（画素）２２の他の構成例を示している。図１及び図２では、一つのフォトダイオードＰＤに一つの出力回路を設けた１画素１セルの画素構成を例にとって説明した。
【００６０】
これに対し、図７（ａ）に示すセルは、二つのフォトダイオードＰＤに対して一つの出力回路を設けた２画素１セルの画素構成である。すなわち、セル５１は、５つのトランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ１，Ｔｄ２）と二つのフォトダイオード（光電変換手段）ＰＤ１，ＰＤ２から構成され、このセル５１にはパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＲＥＡＤｎ＋１がそれぞれ供給される。
【００６１】
上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴａのゲートにはパルス信号（アドレスパルス）ＡＤＲＥＳｎが供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号（リセットパルス）ＲＥＳＥＴｎが供給される。また、上記トランジスタＴｄ１の電流通路の一端は、上記検出部ＦＤに接続され、そのゲートにパルス信号（読み出しパルス）ＲＥＡＤｎが供給される。上記トランジスタＴｄ１の電流通路の他端にフォトダイオードＰＤ１のカソードが接続され、このフォトダイオードＰＤ１のアノードは接地されている。更に、トランジスタＴｄ２の電流通路の一端が上記検出部ＦＤに接続され、そのゲートに読み出しパルスＲＥＡＤｎ＋１が供給される。上記トランジスタＴｄ２の電流通路の他端にはフォトダイオードＰＤ２のカソードが接続され、このフォトダイオードＰＤ２のアノードは接地されている。
【００６２】
上記のような構成において、フォトダイオードＰＤ１，ＰＤ２の蓄積容量の和Ｃｓｐｄと検出部ＦＤの容量Ｃｆｄとの関係は、「容量Ｃｓｐｄ＞容量Ｃｆｄ」である。
【００６３】
また、図７（ｂ）は、四つのフォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４に対して一つの出力回路を設けた、４画素１セルの画素構成である。すなわち、セル５２は、７つのトランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ１，Ｔｄ２，Ｔｄ３，Ｔｄ４）と四つのフォトダイオード（光電変換手段）ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４から構成され、このセル５２にはパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＲＥＡＤｎ＋１，ＲＥＡＤｎ＋２，ＲＥＡＤｎ＋３がそれぞれ供給される。
【００６４】
この構成でも、フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の蓄積容量の和Ｃｓｓｐｄと検出部ＦＤの容量Ｃｆｄとの関係は、「容量Ｃｓｓｐｄ＞容量Ｃｆｄ」である。
【００６５】
更に、図７（ｃ）は、１画素１セルの画素構成であるが、行選択トランジスタを省略した画素構成になっている。一つのセル５３は、三つのトランジスタ（増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ）とフォトダイオード（光電変換手段）ＰＤから構成され、セル５３にはパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。
【００６６】
上記トランジスタＴｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにリセットパルスＲＥＳＥＴｎが供給される。また、上記トランジスタＴｄの電流通路の一端は、上記検出部ＦＤに接続され、そのゲートに読み出しパルスＲＥＡＤｎが供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。上記フォトダイオードＰＤの蓄積容量Ｃｐｄと検出部ＦＤの容量Ｃｆｄは、「容量Ｃｐｄ＞容量Ｃｆｄ」という関係である。
【００６７】
図７（ｄ）に示すような、１画素１セルの画素構成にも適用できる。このフォトダイオードＰＤと検出部は接続されているため、蓄積容量Ｃｐｄと検出部容量Ｃｆｄは同じ容量になっている。すなわち、「容量Ｃｐｄ＝容量Ｃｆｄ」である。この画素構成は、読み出しトランジスタを省略した画素構成になっている。セル５４は、三つのトランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ）とフォトダイオード（光電変換手段）ＰＤから構成され、このセル５４にはパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎがそれぞれ供給される。
【００６８】
上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴａのゲートにはアドレスパルスＡＤＲＥＳｎが供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにリセットパルスＲＥＳＥＴｎが供給される。また、上記検出部ＦＤにフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。
【００６９】
特に、ＶＤＤ電圧を例えば１．５Ｖに低くした場合（通常２．８Ｖ）、トランジスタＴａ，Ｔｂから成るソースフォロワ回路のダイナミックレンジが低下する。このため、検出部ＦＤで電圧に変換した信号が全て出力できない。このような不具合にも、本発明を適用することで、フォトダイオードに蓄積した信号電荷を分割して、検出部に読み出すことでソースフォロワ回路のダイナミックレンジ以下で出力することができる。
【００７０】
本セル構成は、上記リセットパルスＲＥＳＥＴの電圧を、電圧Ｖｍもしくは電圧Ｖｈと切り替えて動作させることで実現できる。また、図７（ａ），（ｂ），（ｃ）の電源電圧を低下させた場合にも適用できる。
【００７１】
なお、上記セル（画素）は、上述した例に限定されるものではなく、更に変形した画素構成にも適用できる。
【００７２】
上述したように、本発明の一つの側面によれば、増幅型ＣＭＯＳイメージセンサにおいて、検出部の容量を小さくすることで電圧変換ゲインを増加させて高感度化を実現できる。この高感度化構造では、フォトダイオードの蓄積容量よりも検出部の容量が小さくなるため、フォトダイオードで蓄積した信号電荷を分割して読み出し、後段で分割した信号を加算して一つの信号にする。これによって、高感度且つ広ダイナミックレンジのイメージセンサを実現できる。
【００７３】
従って、飽和電子数を増加させつつ低照度時のＳＮＲを確保できる固体撮像装置が得られる。
【００７４】
以上第１乃至第３の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７５】
１１…センサコア部、１２…画素部、１３…カラム型ノイズキャンセル回路（ＣＤＳ）、１４…カラム型アナログデジタルコンバータ（ＡＤＣ）、１５…ラッチ回路、１６…ラインメモリ（ＭＳＧＨ）、１７…ラインメモリ（ＭＳＧＬ）、１８…水平シフトレジスタ、１９…加算器（合成手段）、２０…信号処理回路、２１…レンズ、２２，５１，５２，５３，５４…セル（画素）、２３…パルス振幅制御回路、２４…パルスセレクタ回路（セレクタ）、２５…信号読み出し用の垂直レジスタ（ＶＲレジスタ）、２６…蓄積時間制御用の垂直レジスタ（ＥＳレジスタ）、２７…ＡＤＣ、２８…ラインメモリ、２９…カウンタ、３０…タイミングジェネレータ（ＴＧ）、３１…バイアス発生回路（バイアス１）、３２…ＶＲＥＦ発生回路、３３…シリアルインターフェース（シリアルＩ／Ｆ）、３４…コマンドデコーダ、ＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…フォトダイオード（光電変換手段）、ＦＤ…検出部、Ｔａ…行選択トランジスタ、Ｔｂ…増幅トランジスタ、Ｔｃ…リセットトランジスタ、Ｔｄ…読み出しトランジスタ、ＣＯＭＰ１，ＣＯＭＰ２，ＣＯＭＰ３…コンパレータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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