(57)【要約】      （修正有）【課題】オフセット電圧を低減し、かつ低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路及び磁気センサを提供する。【解決手段】第１の入力信号Ｖｉ１と第２の入力信号Ｖｉ２とをそれぞれ増幅して、第１の信号と第２の信号として出力する第１の増幅器１０と、第１の入力端に入力された第３の信号と第２の入力端に入力された第４の信号とを基準電位に対して差動増幅して、出力端から第１の出力信号として出力する第２の増幅器２０と、一端が前記第１の増幅器に接続され前記第１の信号が入力される第１のキャパシタＣ１と、一端が前記第１の増幅器に接続され前記第２の信号が入力され、他端が前記第２の入力端に接続され前記第４の信号を出力する第２のキャパシタＣ２と、前記出力端と第１のキャパシタの他端と前記第１の入力端と前記第２の入力端と前記基準電位との接続状態を可変とする第１のスイッチ回路４１と、を備える。【選択図】図１
2010226234.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号と第２の入力信号とをそれぞれ増幅して、第１の信号と第２の信号として出力する第１の増幅器と、
第１の入力端に入力された第３の信号と第２の入力端に入力された第４の信号とを基準電位に対して差動増幅して、出力端から第１の出力信号として出力する第２の増幅器と、
一端が前記第１の増幅器に接続され前記第１の信号が入力される第１のキャパシタと、
一端が前記第１の増幅器に接続され前記第２の信号が入力され、他端が前記第２の入力端に接続され前記第４の信号を出力する第２のキャパシタと、
前記出力端と第１のキャパシタの他端と前記第１の入力端と前記第２の入力端と前記基準電位との接続状態を可変とする第１のスイッチ回路と、
を備え、
前記第１のスイッチ回路は、
前記第１の入力端と前記第２の入力端とを接続し、かつ前記出力端と前記第１のキャパシタの他端とを接続し、かつ前記第２の入力端と前記基準電位とを接続することにより、前記第２のキャパシタの他端の電位を前記基準電位とし、前記第１のキャパシタの他端の電位を、利得１倍に設定され入力を短絡した前記第２の増幅器により出力される信号の電位として、前記第１のキャパシタ及び前記第２のキャパシタを充電する第１の状態と、
前記第１の入力端と前記第１のキャパシタの他端とを接続し、かつ前記出力端と前記第２の入力端と前記基準電位とを開放状態とすることにより、前記第１のキャパシタの他端の信号と前記第２のキャパシタの他端の信号とを前記第２の増幅器により前記基準電位に対して差動増幅して第１の出力信号として出力する第２の状態と、
を有することを特徴とする増幅回路。
【請求項２】
第１の入力信号と第２の入力信号とをそれぞれ増幅して、第１の信号と第２の信号として出力する第１の増幅器と、
第１の入力端に入力された第３の信号と第２の入力端に入力された前記第２の信号とを基準電位に対して差動増幅して、出力端から第１の出力信号として出力する第２の増幅器と、
一端が前記第１の増幅器に接続され前記第１の信号が入力される第１のキャパシタと、
前記第１のキャパシタの他端を前記第２の増幅器の前記第１の入力端または前記出力端と接続する第５のスイッチと、
前記第２の増幅器の前記第１の入力端と基準電位とを接続する第６のスイッチと、
を備え、
前記第５のスイッチ及び前記第６のスイッチは、
前記第１のキャパシタの他端を前記第２の増幅器の前記出力端と接続し、かつ前記第２の増幅器の前記第１の入力端と前記基準電位とを接続することにより、前記第１のキャパシタの他端の電位を、前記第１の増幅器の出力する第２の信号と前記基準電位とを利得１倍に設定された前記第２の増幅器により差動増幅した第１の出力信号の電位として、前記第１のキャパシタを充電する第１の状態と、
前記第１のキャパシタの他端を前記第２の増幅器の前記第１の入力端と接続することにより、前記第１の増幅器の出力する第２の信号と前記第１のキャパシタの他端の信号とを前記第２の増幅器により差動増幅して前記第１の出力信号として出力する第２の状態と、
を構成することを特徴とする増幅回路。
【請求項３】
前記第１の増幅器は、
前記第１の入力信号を非反転入力端子に入力し前記第１の信号として出力する、第１の抵抗を帰還抵抗とする第１の演算増幅器と、
前記第２の入力信号を非反転入力端子に入力し前記第２の信号として出力する、第２の抵抗を帰還抵抗とする第２の演算増幅器と、
前記第１の演算増幅器の反転入力端子と前記第２の演算増幅器の反転入力端子とを接続する第３の抵抗と、
を有し、
前記第２の増幅器は、
第４の抵抗を帰還抵抗とする第３の演算増幅器と、
前記第１の入力端に入力された信号を前記第３の演算増幅器の反転入力端子に入力する入力抵抗と、
前記第２の入力端に入力された信号を前記第３の演算増幅器の非反転入力端子に入力する第５の抵抗と、
前記第３の演算増幅器の非反転入力端子と前記基準電位とを接続する第６の抵抗と、
を有し、
前記第３の演算増幅器は利得１倍に設定されていることを特徴とする請求項１または２に記載の増幅回路。
【請求項４】
第３の入力信号と第４の入力信号とを入力して、前記第１の入力信号と前記第２の入力信号として出力する第２のスイッチ回路をさらに備え、
前記第２のスイッチ回路は、
前記第１の状態のとき、前記第３の入力信号を前記第２の入力信号として出力し、かつ前記第４の入力信号を前記第１の入力信号として出力し、
前記第２の状態のとき、前記第３の入力信号を前記第１の入力信号として出力し、かつ前記第４の入力信号を前記第２の入力信号として出力することを特徴とする請求項１〜３のいずれか１つに記載の増幅回路。
【請求項５】
請求項１〜４のいずれか１つに記載の増幅回路と、
互いに直交する線上に位置する第１の端子対及び第２の端子対を有するホール素子と、
電源とグランドとを前記第１の端子対または前記第２の端子対に接続し、前記第２の端子対または前記第１の端子対の出力を前記第１の入力信号と前記第２の入力信号として入力する第３のスイッチ回路と、
を備え、
前記第３のスイッチ回路は、
前記第１の状態のとき、前記電源及び前記グランドとを前記第１の端子対に接続し、かつ前記第２の端子対の出力を前記第１の入力信号及び前記第２の入力信号として入力し、
前記第２の状態のとき、前記電源及び前記グランドとを前記第２の端子対に接続し、かつ前記第１の端子対の出力を前記第１の入力信号及び前記第２の入力信号として入力することを特徴とする磁気センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路及び磁気センサに関し、特にオフセット電圧を低減した増幅回路及び磁気センサに関する。
【背景技術】
【０００２】
磁気センサ、加速度センサなどの微小な出力電圧を増幅する場合、インスツルメンテーションアンプ（Instrumentation Amplifier（計測用増幅器））が用いられる。
インスツルメンテーションアンプには、微小電圧を増幅するため高精度、高利得が要求され、演算増幅器による直流増幅が行われる。
しかし、演算増幅器自体のミスマッチによるオフセット電圧や温度によるドリフトがあると入力信号を増幅した信号成分と区別できず高精度に増幅することができない。そこで、高精度で増幅するために低ドリフト、低オフセット等の特性が要求され、オフセット電圧調整回路を備えた提案がある（例えば、特許文献１参照）。
【０００３】
また、ホール素子などの微小電圧を増幅して、検出閾値電圧を任意に設定でき、出力に含まれるオフセット信号成分の影響を低減し、高精度な２値検出を行うことができる信号検出回路の提案がある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１７４１２２号公報
【特許文献２】特開２００８−２３６７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２に記載した発明では、コンパレータや演算増幅器をオープンループで用いるような構成を用いて増幅器のオフセット電圧の影響を低減している。そのため、２値判定する信号検出回路を構成することはできるが、増幅器に用いることができないという問題が有った。
そこで、本発明は、オフセット電圧を低減し、かつ低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路及び磁気センサを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の入力信号と第２の入力信号とをそれぞれ増幅して、第１の信号と第２の信号として出力する第１の増幅器と、第１の入力端に入力された第３の信号と第２の入力端に入力された第４の信号とを基準電位に対して差動増幅して、出力端から第１の出力信号として出力する第２の増幅器と、一端が前記第１の増幅器に接続され前記第１の信号が入力される第１のキャパシタと、一端が前記第１の増幅器に接続され前記第２の信号が入力され、他端が前記第２の入力端に接続され前記第４の信号を出力する第２のキャパシタと、前記出力端と第１のキャパシタの他端と前記第１の入力端と前記第２の入力端と前記基準電位との接続状態を可変とする第１のスイッチ回路と、を備え、前記第１のスイッチ回路は、前記第１の入力端と前記第２の入力端とを接続し、かつ前記出力端と前記第１のキャパシタの他端とを接続し、かつ前記第２の入力端と前記基準電位とを接続することにより、前記第２のキャパシタの他端の電位を前記基準電位とし、前記第１のキャパシタの他端の電位を、利得１倍に設定され入力を短絡した前記第２の増幅器により出力される信号の電位として、前記第１のキャパシタ及び前記第２のキャパシタを充電する第１の状態と、前記第１の入力端と前記第１のキャパシタの他端とを接続し、かつ前記出力端と前記第２の入力端と前記基準電位とを開放状態とすることにより、前記第１のキャパシタの他端の信号と前記第２のキャパシタの他端の信号とを前記第２の増幅器により前記基準電位に対して差動増幅して第１の出力信号として出力する第２の状態と、を有することを特徴とする増幅回路が提供される。
【０００７】
また、本発明の一態様によれば、第１の入力信号と第２の入力信号とをそれぞれ増幅して、第１の信号と第２の信号として出力する第１の増幅器と、第１の入力端に入力された第３の信号と第２の入力端に入力された前記第２の信号とを基準電位に対して差動増幅して、出力端から第１の出力信号として出力する第２の増幅器と、一端が前記第１の増幅器に接続され前記第１の信号が入力される第１のキャパシタと、前記第１のキャパシタの他端を前記第２の増幅器の前記第１の入力端または前記出力端と接続する第５のスイッチと、前記第２の増幅器の前記第１の入力端と基準電位とを接続する第６のスイッチと、を備え、前記第５のスイッチ及び前記第６のスイッチは、前記第１のキャパシタの他端を前記第２の増幅器の前記出力端と接続し、かつ前記第２の増幅器の前記第１の入力端と前記基準電位とを接続することにより、前記第１のキャパシタの他端の電位を、前記第１の増幅器の出力する第２の信号と前記基準電位とを利得１倍に設定された前記第２の増幅器により差動増幅した第１の出力信号の電位として、前記第１のキャパシタを充電する第１の状態と、前記第１のキャパシタの他端を前記第２の増幅器の前記第１の入力端と接続することにより、前記第１の増幅器の出力する第２の信号と前記第１のキャパシタの他端の信号とを前記第２の増幅器により差動増幅して前記第１の出力信号として出力する第２の状態と、を構成することを特徴とする増幅回路が提供される。
【０００８】
また、本発明の他の一態様によれば、上記いずれか１つに記載の増幅回路と、互いに直交する線上に位置する第１の端子対及び第２の端子対を有するホール素子と、電源とグランドとを前記第１の端子対または前記第２の端子対に接続し、前記第２の端子対または前記第１の端子対の出力を前記第１の入力信号と前記第２の入力信号として入力する第３のスイッチ回路と、を備え、前記第３のスイッチ回路は、前記第１の状態のとき、前記電源及び前記グランドとを前記第１の端子対に接続し、かつ前記第２の端子対の出力を前記第１の入力信号及び前記第２の入力信号として入力し、前記第２の状態のとき、前記電源及び前記グランドとを前記第２の端子対に接続し、かつ前記第１の端子対の出力を前記第１の入力信号及び前記第２の入力信号として入力することを特徴とする磁気センサが提供される。
【発明の効果】
【０００９】
本発明によれば、オフセット電圧を低減し、かつ低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路及び磁気センサが提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る増幅回路の構成を例示するブロック図である。
【図２】図１に表した第１のスイッチ回路の接続状態を例示するタイミングチャートである。
【図３】図１に表した増幅回路がフェイズ１の状態のときのブロック図である。
【図４】図１に表した増幅回路がフェイズ２の状態のときのブロック図である。
【図５】比較例の増幅回路の回路図である。
【図６】本発明の実施形態に係る増幅回路の他の構成を例示するブロック図である。
【図７】図６に表した増幅回路の各スイッチの接続状態を例示する模式図である。
【図８】図６に表した増幅回路の各スイッチの接続状態を例示するタイミングチャートである。
【図９】本発明の実施形態に係る増幅回路の他の構成を例示するブロック図である。
【図１０】本発明の他の実施形態に係る増幅回路の構成を例示するブロック図である。
【図１１】本発明の他の実施形態に係る増幅回路の構成を例示するブロック図である。
【図１２】図１１に表した増幅回路の各スイッチの接続状態を例示する模式図である。
【図１３】図１１に表した増幅回路の各スイッチの接続状態及び主要な信号のタイミングチャートである。
【図１４】本発明の他の実施形態に係る増幅回路の構成を例示するブロック図である。
【図１５】図１４に表した増幅回路の各スイッチの接続状態及び主要な信号のタイミングチャートである。
【図１６】本発明の他の実施形態に係る磁気センサの構成を例示するブロック図である。
【図１７】図１６に表した磁気センサの第３のスイッチ回路及び各スイッチの接続状態を例示するタイミングチャートである。
【図１８】図１６に表した磁気センサの第３のスイッチ回路がフェイズ１の状態のときのブロック図である。
【図１９】図１６に表した磁気センサの第３のスイッチ回路がフェイズ２の状態のときのブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。また、各図に表した信号線の符号とその信号線の信号とに同一の符号を用い、例えば、「信号線５５の信号」を「信号５５」と略記する。
【００１２】
（第１の実施形態）
図１は、本発明の実施形態に係る増幅回路の構成を例示するブロック図である。
図１に表したように、本実施例の増幅回路６０は、第１の増幅器１０、第２の増幅器２０、第１のキャパシタＣ１、第２のキャパシタＣ２及び第１のスイッチ回路４１を備える。
【００１３】
第１の増幅器１０は、第１の入力信号Ｖｉ１と第２の入力信号Ｖｉ２とをそれぞれ増幅して、第１の信号５１と第２の信号５２として出力する。
第２の増幅器２０は、第１の入力端２０ａ（反転入力）に入力された第３の信号５３と第２の入力端２０ｂ（非反転入力）に入力された第４の信号５４とを基準電位Ｖｍに対して差動増幅して、出力端２０ｃから第１の出力信号Ｖｏ１に出力する。
【００１４】
第１のキャパシタＣ１は、一端が第１の増幅器１０に接続され第１の信号５１が入力されている。
第２のキャパシタＣ２は、一端が第１の増幅器１０に接続され第２の信号５２が入力され、他端が第２の増幅器２０の第２の入力端２０ｂ（非反転入力端子）に接続され第４の信号５４に出力されている。
後述するように、この第１及び第２のキャパシタＣ１、Ｃ２により第１及び第２の増幅器１０、２０のオフセット電圧を低減する。
【００１５】
第１のスイッチ回路４１は、第１のキャパシタＣ１の他端（信号５５）と出力端２０ｃと第１の入力端２０ａと第２の入力端２０ｂと基準電位Ｖｍとを所定の状態に接続する。例えば、ＦＥＴなどのスイッチにより構成する。ここで、所定の状態とは、互いに異なるフェイズ１の状態（第１の状態）とフェイズ２の状態（第２の状態）である。
【００１６】
ここで、フェイズ１の状態（第１の状態）とは、第２の増幅器２０の第１の入力端２０ａと第２の入力端２０ｂとを接続し、かつ出力端２０ｃと第１のキャパシタＣ１の他端（信号５５）とを接続し、かつ第２の入力端２０ｂと基準電位Ｖｍとを接続した状態である（図２）。この第１の状態において、第２のキャパシタＣ２の他端５４の電位を基準電位Ｖｍとし、第１のキャパシタＣ１の他端５５の電位を、利得１倍に設定され入力を短絡した第２の増幅器２０により出力される信号の電位として、第１の増幅器１０により第１のキャパシタＣ１及び第２のキャパシタＣ２を充電する。
【００１７】
また、フェイズ２の状態（第２の状態）とは、第１の入力端２０ａと第１のキャパシタＣ１の他端（信号５５）とを接続し、かつ出力端２０ｃと第２の入力端２０ｂと基準電位Ｖｍとを開放（オープン）した状態である（図２）。
【００１８】
この第２の状態において、第１のキャパシタＣ１の他端５５の信号と第２のキャパシタＣ２の他端５４の信号とを第２の増幅器２０により基準電位Ｖｍに対して差動増幅して第１の出力信号Ｖｏ１として出力する。なお、フェーズ２の状態（第２の状態）においては、第２の増幅器２０の利得は任意に設定できる。
また、第１のスイッチ回路４１の状態の制御は、外部より制御することができる。ただし、内部に制御回路を内蔵して周期的に状態を切替えるように制御してもよい。
【００１９】
本実施例の増幅回路６０は、このように２つの状態（フェイズ１、フェイズ２）を有する第１のスイッチ回路４１を備えた増幅回路であり、フェイズ１の状態（第１の状態）とフェイズ２の状態（第２の状態）とで、異なる構成となる。
【００２０】
増幅回路６０は、フェイズ１の状態（第１の状態）のとき、図３のブロック図に表した構成となる。
なお、図３においては、第１のスイッチ回路４１を破線で囲んで表し、また、第１のスイッチ回路４１のフェイズ１の状態（電気的接続）を実線で表している。
【００２１】
図３に表したように、フェイズ１の状態においては、第１の入力端２０ａと第１のキャパシタＣ１の他端（信号５５）とは接続される。また第１の入力端２０ａと第２の入力端２０ｂとは接続され、さらに、第２の入力端２０ｂと基準電位Ｖｍとは接続される。
【００２２】
従って、第３の信号５３の電位と第４の信号５４の電位とは、ともに基準電位Ｖｍとなっている。そのため、第２の増幅器２０を構成する素子のミスマッチなどにより生じるオフセット電圧を無視すれば、第２の増幅器２０の第１の出力信号Ｖｏ１は、基準電位Ｖｍと等しくなる。従って、第１のキャパシタＣ１の他端（信号５５）及び第２のキャパシタＣ２の他端（信号５４）の電位は、ともに基準電位Ｖｍとなっている。
【００２３】
また、増幅回路６０は、フェイズ２の状態（第２の状態）のとき、図４のブロック図に表した構成となる。
なお、図４においても、第１のスイッチ回路４１を破線で囲んで表し、また、第１のスイッチ回路４１のフェイズ２の状態（電気的接続）を実線で表している。
【００２４】
図４に表したように、フェイズ２の状態においては、第２の増幅器２０の第１の入力端２０ａと第１のキャパシタＣ１の他端（信号５５）とは接続される。また、出力端２０ｃと第２の入力端２０ｂと基準電位Ｖｍとは、開放状態（オープン）である。
従って、フェイズ２の状態においては、第２の増幅器２０は、第１のキャパシタＣ１の他端（信号５５、第３の信号５３）及び第２のキャパシタＣ２の他端（第４の信号５４）の電位を差動増幅して第１の出力信号Ｖｏ１に出力する。
【００２５】
なお、フェイズ１及びフェイズ２は、第１のスイッチ回路４１の２つの状態であるが、以下増幅回路６０についてもフェイズ１及びフェイズ２の状態という。すなわち、第１のスイッチ回路４１がフェイズ１、フェイズ２の各状態のときの増幅回路６０をそれぞれフェイズ１の状態（第１の状態）、フェイズ２の状態（第２の状態）という。
【００２６】
ここで、図３に戻って、本実施例の増幅回路６０の動作について説明する。
図３において、増幅回路６０の第１のスイッチ回路４１は、フェイズ１の状態にある。
この状態で、第１の入力信号Ｖｉ１に電位Ｖ２の信号を、第２の入力信号Ｖｉ２に電位Ｖ１の信号を入力した場合を考える。
【００２７】
各信号の電圧は、入力信号Ｖｉ１、Ｖｉ２を増幅した信号成分と、入力信号Ｖｉ１、Ｖｉ２によらない第１及び第２の増幅器１０、２０を構成する素子などのミスマッチによるオフセット電圧との和となる。ここで線形性を仮定して、オフセット電圧がゼロのときの信号成分と、信号成分がゼロのときのオフセット電圧を別々に求め、後で合成することにする。
【００２８】
まず、オフセット電圧を無視して、信号成分について考える。
電位Ｖ２の信号は、第１の増幅器１０により増幅される。第１のキャパシタＣ１の一端、すなわち第１の信号５１の電位Ｖ５１は、（１−１）式となる。
Ｖ５１＝Ｖ２×Ａｖ                              ・・（１−１）
ここで、Ａｖは、第１の増幅器１０の利得である。
【００２９】
同様に、第２のキャパシタＣ２の一端、すなわち第２の信号５２の電位Ｖ５２は、（１−２）式となる。
Ｖ５２＝Ｖ１×Ａｖ                              ・・（１−２）
【００３０】
また、上記のように、第２の増幅器２０の出力である第１の出力信号Ｖｏ１は、第４の信号５４の電位Ｖｍと等しく、第１のキャパシタＣ１の他端（信号５５）及び第２のキャパシタＣ２の他端（第４の信号５４）のそれぞれの電位Ｖ５５、Ｖ５４はともにＶｍとなる。
Ｖ５５＝Ｖ５４＝Ｖｍ                            ・・（１−３）
【００３１】
従って、第１及び第２のキャパシタＣ１、Ｃ２のそれぞれに充電される信号成分の電圧ＶＳＣ１、ＶＳＣ２は、（１−１）〜（１−３）式より第１の増幅器１０側を基準として、（１−４）及び（１−５）式となる。
【００３２】
ＶＳＣ１＝Ｖｍ−Ｖ５１＝Ｖｍ−Ｖ２×Ａｖ            ・・（１−４）
ＶＳＣ２＝Ｖｍ−Ｖ５２＝Ｖｍ−Ｖ１×Ａｖ            ・・（１−５）
【００３３】
次に、信号成分を無視して（Ｖ１＝Ｖ２＝０として）、オフセット電圧について考える。
第１の増幅器１０の第１及び第２の入力信号側の入力オフセット電圧をそれぞれＶｏｆｆｓ１、Ｖｏｆｆｓ２とし、同様に第２の増幅器２０の入力オフセット電圧をＶｏｆｆｓ３とする。また、フェーズ１の状態において、第２の増幅器２０の利得は１である。
【００３４】
第１のキャパシタＣ１に充電されるオフセット電圧Ｖｏｃ１は、第１の増幅器１０側、すなわち第１の信号５１側を基準として、（１−６）式となる。
Ｖｏｃ１＝−Ｖｏｆｆｓ１×Ａｖ＋Ｖｏｆｆｓ３          ・・（１−６）
【００３５】
また、第２のキャパシタＣ２に充電されるオフセット電圧Ｖｏｃ２は、第１の増幅器１０側、すなわち第２の信号５２側を基準として、（１−７）式となる。
Ｖｏｃ２＝−Ｖｏｆｆｓ２×Ａｖ                            ・・（１−７）
【００３６】
次に、図４に表したように、フェイズ２の状態について考える。
図４において、増幅回路６０の第１のスイッチ回路４１は、フェイズ２の状態にある。
この状態で、第１の入力信号Ｖｉ１に電位Ｖ１の信号を、第２の入力信号Ｖｉ２に電位Ｖ２の信号を入力する。
【００３７】
まず、オフセット電圧を無視して、信号成分について考える。
電位Ｖ１の信号は、第１の増幅器１０により増幅される。第１のキャパシタＣ１の一端、すなわち第１の信号５１の電位Ｖ５１は、（１−８）式となる。
Ｖ５１＝Ｖ１×Ａｖ                              ・・（１−８）
【００３８】
同様に、第２のキャパシタＣ２の一端、すなわち第２の信号５２の電位Ｖ５２は、（１−９）式となる。
Ｖ５２＝Ｖ２×Ａｖ                              ・・（１−９）
【００３９】
従って、第３の信号５３の電位Ｖ５３は、（１−４）、（１−８）式より（１−１０）式となる。
Ｖ５３＝Ｖ５１＋ＶＳＣ１
＝（Ｖ１−Ｖ２）Ａｖ＋Ｖｍ                ・・（１−１０）
【００４０】
同様に、第４の信号５４の電位Ｖ５４は、（１−５）、（１−９）式より（１−１１）式となる。
Ｖ５４＝Ｖ５２＋ＶＳＣ２
＝（Ｖ２−Ｖ１）Ａｖ＋Ｖｍ                ・・（１−１１）
【００４１】
第２の増幅器２０の出力の第１の出力信号Ｖｏ１は、信号成分について（１−１０）、（１−１１）式より（１−１２）式となる。
Ｖｏ１＝Ｖ５４−Ｖ５３
＝２（Ｖ２−Ｖ１）Ａｖ                  ・・（１−１２）
【００４２】
次に、オフセット成分について考える。
第３の信号５３のオフセット電圧Ｖｏ５３は、（１−６）式より（１−１３）式となる。
Ｖｏ５３＝Ｖｏｆｆｓ１×Ａｖ＋Ｖｏｃ１
＝Ｖｏｆｆｓ１×Ａｖ＋（−Ｖｏｆｆｓ１×Ａｖ＋Ｖｏｆｆｓ３）
＝Ｖｏｆｆｓ３                          ・・（１−１３）
【００４３】
同様に、第４の信号５４のオフセット電圧Ｖｏ５４は、（１−７）式より（１−１４）式となる。
Ｖｏ５４＝Ｖｏｆｆｓ２×Ａｖ＋Ｖｏｃ２
＝Ｖｏｆｆｓ２×Ａｖ＋（−Ｖｏｆｆｓ２×Ａｖ）
＝０                                ・・（１−１４）
【００４４】
従って、第２の増幅器２０の入力オフセット電圧Ｖｏ２は、（１−１３）、（１−１４）式より（１−１５）式となる。
Ｖｏ２＝Ｖｏ５４−Ｖｏ５３＋Ｖｏｆｆｓ３
＝０                                ・・（１−１５）
このように第２の増幅器２０の入力オフセット電圧Ｖｏ２がゼロとなるため、第２の増幅器２０の第１の出力電圧Ｖｏ１のオフセット電圧はゼロとなる。
【００４５】
このように、第２の増幅器２０の第１の出力信号Ｖｏ１は、オフセット電圧成分は相殺されゼロとなり、信号成分Ｖｏ１＝２（Ｖ２−Ｖ１）Ａｖのみが残ることになる。
従って、本実施例の増幅回路６０においては、第１及び第２の入力信号Ｖｉ１、Ｖｉ２を、フェイズ１の状態で測定する信号を反転した信号とし、次にフェイズ２の状態で測定する信号とすることにより、フェイズ２の状態でオフセット電圧成分を相殺した信号成分を増幅した出力を得ることができる。
【００４６】
なお、フェイズ１の状態とフェイズ２の状態とを周期的に繰り返す場合は、フェイズ２の状態の終わり、すなわちフェイズ２の状態からフェイズ１の状態に切替えるときに、第１の出力信号Ｖｏ１をサンプルすることにより、信号成分を得ることができる。
【００４７】
なお、第２の増幅器２０の利得はフェーズ１の状態において１である。しかし、フェーズ２の状態においては第２の増幅器２０の利得は１でなくてもよく、１以外の任意の場合についても、同様にオフセット電圧成分は相殺される。すなわち、（１−１５）式に表したように、第２の増幅器２０の入力オフセット電圧が相殺されるため、フェーズ２の状態においては、第２の増幅器の利得は任意の値に設定することができ利得に制限はない。
このように、本実施例の増幅回路６０を用いることにより、第１及び第２の増幅器１０、２０のオフセット電圧の影響を低減することができる。また、低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路を構成することができる。
【００４８】
（比較例）
図５は、比較例の増幅回路の回路図である。
図５に表したように、比較例の増幅回路１６０は、初段増幅器１１０及び後段増幅器１２０を備えたインスツルメンテーションアンプとして知られている。
【００４９】
初段増幅器１１０は、帰還抵抗Ｒ１１１を有する演算増幅器１１１の反転入力端子と、帰還抵抗Ｒ１１２を有する演算増幅器１１２の反転入力端子とを抵抗Ｒ１１３で接続した構成を有する。第１の入力信号Ｖｉ１は、演算増幅器１１１の非反転入力端子に、第２の入力信号Ｖｉ２は、演算増幅器１１２の非反転入力端子にそれぞれ入力される。
【００５０】
後段増幅器１２０は、帰還抵抗Ｒ１２２の演算増幅器１２１を有する。演算増幅器１１１の出力は、抵抗Ｒ１２１を介して演算増幅器１２１の反転入力端子に入力される。また、演算増幅器１１２の出力は、直列接続した抵抗Ｒ１２３、Ｒ１２４により分圧して非反転入力端子に入力される。なお、抵抗Ｒ１２４の一端は基準電位Ｖｍに接続されている。演算増幅器１２１の出力は、第１の出力信号Ｖｏ１として出力される。
【００５１】
初段増幅器１１０、後段増幅器１２０の入力オフセット電圧をそれぞれＶｏｆｓ１、Ｖｏｆｓ２とし、利得をそれぞれＡｖ１、Ａｖ２とする。インスツルメンテーションアンプ１６０のオフセット電圧は、（Ｖｏｆｓ１×Ａｖ１＋Ｖｏｆｓ２）×Ａｖ２となり、この電圧は、インスツルメンテーションアンプ１６０の誤差となる。
アンプの入力インピーダンスを高くするためにはＣＭＯＳ入力の演算増幅器が用いられるが、ＣＭＯＳ入力の演算増幅器は入力オフセット電圧が大きく、インスツルメンテーションアンプを構成するときに問題となる。
【００５２】
これに対して、本実施例の増幅回路６０は、第１の増幅器１０及び第２の増幅器２０のそれぞれのオフセット電圧を相殺することができ、低利得から高利得まで広範囲の利得をもつ高精度な増幅回路を提供することができる。特に、入力オフセット電圧は大きいが、入力インピーダンスが高いＣＭＯＳ入力の演算増幅器を用いれば、高入力インピーダンス、低オフセットの高精度の増幅回路を構成することができる。
【００５３】
図６は、本発明の実施形態に係る増幅回路の他の構成を例示するブロック図である。
図６に表したように、本実施例の増幅回路６１は、第１の増幅器１０、第２の増幅器２０、第１のキャパシタＣ１、第２のキャパシタＣ２、第１のスイッチＳＷ１、第２のスイッチＳＷ２、第３のスイッチＳＷ３及び第４のスイッチＳＷ４を備える。
すなわち、増幅回路６１においては、図１に表した第１のスイッチ回路４１を第１〜第４のスイッチＳＷ１〜ＳＷ４により構成している。これ以外については、増幅回路６０と同様なので説明を省略する。
【００５４】
第１〜第４のスイッチＳＷ１〜ＳＷ４をそれぞれオン、オフすることにより、第１のスイッチ回路４１と等価な機能を実現する。
増幅回路６１の各スイッチの接続状態は、図７に例示した模式図のようになる。
また増幅回路６１の各スイッチの接続状態は、図８に例示したタイミングチャートのようになる。
図７〜８に表したように、各スイッチＳＷ１〜ＳＷ４は、フェイズ１の状態（第１の状態）と、フェイズ２の状態（第２の状態）とを有する。
【００５５】
フェイズ１の状態においては、第１のスイッチＳＷ１、第３のスイッチＳＷ３及び第４のスイッチＳＷ４はオンし、第２のスイッチＳＷ２はオフする。このときの増幅回路６１は、図３に表した増幅回路６０のフェイズ１の状態と等価である。
【００５６】
また、フェイズ２の状態においては、第２のスイッチＳＷ２のみオンし、第１のスイッチＳＷ１、第３のスイッチＳＷ３及び第４のスイッチＳＷ４はオフする。このときの増幅回路６１は、図４に表した増幅回路６０のフェイズ２の状態と等価である。
【００５７】
従って、本具体例の増幅回路６１によれば、増幅回路６０と同様に、第１の増幅器１０及び第２の増幅器２０のそれぞれのオフセット電圧を相殺することができ、低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路を提供することができる。特に、入力オフセット電圧は大きいが、入力インピーダンスが高いＣＭＯＳ入力の演算増幅器を用いれば、高入力インピーダンス、低オフセットの高精度の増幅回路を構成することができる。
【００５８】
なお、各スイッチＳＷ１〜ＳＷ４は、ＦＥＴなどにより構成することができる。
また、各スイッチＳＷ１〜ＳＷ４の状態の制御は、外部より制御することができる。ただし、内部に制御回路を内蔵して周期的に状態を切替えるように制御してもよい。
【００５９】
図９は、本発明の実施形態に係る増幅回路の他の構成を例示するブロック図である。
図９においては、図６に表した増幅回路６１の第１の増幅器１０を第１及び第２の演算増幅器１１、１２により、第２の増幅器２０を第３の演算増幅器２１及びバッファ２２、２３により構成した場合を例示している。第１のスイッチＳＷ１〜第４のスイッチＳＷ４、第１のキャパシタＣ１、第２のキャパシタＣ２については、図６に表した増幅回路６１と同様である。なお、バッファ２２、２３はなくてもよい。
【００６０】
第１の増幅器１０及び第２の増幅器２０は、それぞれインスツルメンテーションアンプの初段増幅器及び後段増幅器と同様の構成である。ただし、第２の増幅器２０は、バッファ２２、２３を有し、第１の入力端２０ａ（反転入力）に入力される第３の信号５３及び第２の入力端２０ｂ（非反転入力）に入力される第４の信号５４をそれぞれバッファ２２、２３で受ける構成となっている。
【００６１】
すなわち、第１の増幅器１０は、帰還抵抗Ｒ１１を有する第１の演算増幅器１１の反転入力端子１１ｂと、帰還抵抗Ｒ１２を有する第２の演算増幅器１２の反転入力端子１２ａとを抵抗Ｒ１３で接続した構成を有する。第１の入力信号Ｖｉ１は、第１の演算増幅器１１の非反転入力端子１１ａに、第２の入力信号Ｖｉ２は、第２の演算増幅器１２の非反転入力端子１２ｂにそれぞれ入力される。また、第１の演算増幅器１１の出力端子１１ｃから出力が第１の信号５１として、第２の演算増幅器１２の出力端子１２ｃから出力が第２の信号５２としてそれぞれ出力される。
【００６２】
第２の増幅器２０は、バッファ２２、２３、帰還抵抗Ｒ２２（第４の抵抗）の第３の演算増幅器２１を有する。第１の入力端２０ａに入力される第３の信号５３は、バッファ２２、入力抵抗Ｒ２１を介して第３の演算増幅器２１の反転入力端子２１ａに入力される。また、第２の入力端２０ｂに入力される第４の信号５４は、バッファ２３、第５の抵抗Ｒ２３を介して、第３の演算増幅器２１の非反転入力端子２１ｂに入力される。また、第３の演算増幅器２１の非反転入力端子２１ｂは、第６の抵抗Ｒ２４を介して、基準電位Ｖｍに接続される。第３の演算増幅器２１の出力端子２１ｃは第２の増幅器２０の出力端２０ｃとして、第１の出力信号Ｖｏ１を出力する。
また、第２の増幅器２０の各抵抗の抵抗値は、Ｒ２１＝Ｒ２２＝Ｒ２３＝Ｒ２４に設定される。すなわち、第３の演算増幅器２１及び第２の増幅器２０は利得１倍に設定される。
【００６３】
ここで、
Ａ１＝Ｒ１１／Ｒ１３＝Ｒ１２／Ｒ１３、Ａ２＝１＋Ａ１  ・・（２−１）
とする。
フェーズ１の状態で、第１の入力信号Ｖｉ１に電位Ｖ２の信号を、第２の入力信号Ｖｉ２に電位Ｖ１の信号を入力した場合を考える。
【００６４】
まず、オフセット電圧を無視して、信号成分について考える。
第１のキャパシタＣ１の一端、すなわち第１の信号５１の電位Ｖ５１は、（２−２）式となる。
Ｖ５１＝Ｖ２×Ａ２−Ｖ１×Ａ１                ・・（２−２）
【００６５】
同様に、第２のキャパシタＣ２の一端、すなわち第２の信号５２の電位Ｖ５２は、（２−３）式となる。
Ｖ５２＝Ｖ１×Ａ２−Ｖ２×Ａ１                ・・（２−３）
【００６６】
従って、第１及び第２のキャパシタＣ１、Ｃ２のそれぞれに充電される信号成分の電圧ＶＳＣ１、ＶＳＣ２は、（２−２）、（２−３）及び（１−３）式より第１の増幅器１０側を基準として、（２−４）及び（２−５）式となる。
ＶＳＣ１＝Ｖｍ−Ｖ５１＝Ｖｍ＋Ｖ１×Ａ１−Ｖ２×Ａ２    ・・（２−４）
ＶＳＣ２＝Ｖｍ−Ｖ５２＝Ｖｍ−Ｖ１×Ａ２＋Ｖ２×Ａ１    ・・（２−５）
【００６７】
次に、信号成分を無視して（Ｖ１＝Ｖ２＝０として）、オフセット成分について考える。
第１及び第２の演算増幅器１１及び１２の入力オフセット電圧をそれぞれＶｏｆｆｓ１、Ｖｏｆｆｓ２とし、第２の増幅器２０の入力オフセット電圧をＶｏｆｆｓ３とする。ただし、図９に表した増幅回路６２においては、第２の増幅器２０の入力オフセット電圧Ｖｏｆｆｓ３は、第３の演算増幅器２１、バッファ２２、２３の入力換算オフセット電圧をそれぞれＶｏｆ２１、Ｖｏｆ２２、Ｖｏｆ２３とすると、Ｖｏｆｆｓ３＝−Ｖｏｆ２２＋Ｖｏｆ２３＋２×Ｖｏｆ２１となる。
【００６８】
第１のキャパシタＣ１に充電されるオフセット電圧Ｖｏｃ１は、第１の増幅器１０側、すなわち第１の信号５１側を基準として、（２−６）式となる。
Ｖｏｃ１＝−Ｖｏｆｆｓ１×Ａ２＋Ｖｏｆｆｓ２×Ａ１
＋Ｖｏｆｆｓ３      ・・（２−６）
【００６９】
また、第２のキャパシタＣ２に充電されるオフセット電圧Ｖｏｃ２は、第１の増幅器１０側、すなわち第２の信号５２側を基準として、（２−７）式となる。
Ｖｏｃ２＝Ｖｏｆｆｓ１×Ａ１−Ｖｏｆｆｓ２×Ａ２            ・・（２−７）
【００７０】
次に、フェイズ２の状態の場合について考える。
すなわち、フェイズ２の状態で、第１の入力信号Ｖｉ１に電位Ｖ１の信号を、第２の入力信号Ｖｉ２に電位Ｖ２の信号を入力する。
【００７１】
まず、オフセット電圧を無視して、信号成分について考える。
第１のキャパシタＣ１の一端、すなわち第１の信号５１の電位Ｖ５１は、（２−８）式となる。
Ｖ５１＝Ｖ１×Ａ２−Ｖ２×Ａ１                        ・・（２−８）
【００７２】
同様に、第２のキャパシタＣ２の一端、すなわち第２の信号５２の電位Ｖ５２は、（２−９）式となる。
Ｖ５２＝Ｖ２×Ａ２−Ｖ１×Ａ１                        ・・（２−９）
【００７３】
従って、第３の信号５３の電位Ｖ５３は、（２−４）、（２−８）式より（２−１０）式となる。
Ｖ５３＝Ｖ５１＋ＶＳＣ１
＝Ｖｍ−（Ｖ２−Ｖ１）（Ａ１＋Ａ２）          ・・（２−１０）
【００７４】
同様に、第４の信号５４の電位Ｖ５４は、（２−５）、（２−９）式より（２−１１）式となる。
Ｖ５４＝Ｖ５２＋ＶＳＣ２
＝Ｖｍ＋（Ｖ２−Ｖ１）（Ａ１＋Ａ２）          ・・（２−１１）
【００７５】
従って、第１の出力信号Ｖｏ１は、信号成分について（２−１０）、（２−１１）式より（２−１２）式となる。
Ｖｏ１＝Ｖ５４−Ｖ５３
＝２（Ｖ２−Ｖ１）（Ａ１＋Ａ２）
＝２（Ｖ２−Ｖ１）（１＋２Ａ１）            ・・（２−１２）
【００７６】
次に、オフセット成分について考える。
第３の信号５３のオフセット電圧Ｖｏ５３は、（２−６）式より（２−１３）式となる。
Ｖｏ５３＝Ｖｏｆｆｓ１×Ａ２−Ｖｏｆｆｓ２×Ａ１＋Ｖｏｃ１
＝Ｖｏｆｆｓ１×Ａ２−Ｖｏｆｆｓ２×Ａ１
＋（−Ｖｏｆｆｓ１×Ａ２＋Ｖｏｆｆｓ２×Ａ１＋Ｖｏｆｆｓ３）
＝Ｖｏｆｆｓ３                              ・・（２−１３）
【００７７】
同様に、第４の信号５４のオフセット電圧Ｖｏ５４は、（２−７）式より（２−１４）式となる。
Ｖｏ５４＝Ｖｏｆｆｓ２×Ａ２−Ｖｏｆｆｓ１×Ａ１＋Ｖｏｃ２
＝Ｖｏｆｆｓ２×Ａ２−Ｖｏｆｆｓ１×Ａ１
＋（Ｖｏｆｆｓ１×Ａ１−Ｖｏｆｆｓ２×Ａ２）
＝０                                        ・・（２−１４）
【００７８】
従って、第２の増幅器２０の入力オフセット電圧Ｖｏ２は、（２−１３）、（２−１４）式より（２−１５）式となる。
Ｖｏ２＝Ｖｏ５４−Ｖｏ５３＋Ｖｏｆｆｓ３
＝０                                          ・・（２−１５）
このように、第２の増幅器２０の入力オフセット電圧Ｖｏ２がゼロとなるため、第２の増幅器２０の第１の出力電圧Ｖｏ１のオフセット電圧はゼロとなる。
【００７９】
このように、第２の増幅器２０の第１の出力信号Ｖｏ１は、オフセット電圧成分は相殺されゼロとなり、信号成分Ｖｏ１＝２（Ｖ２−Ｖ１）（Ａ１＋Ａ２）のみが残ることになる。
【００８０】
従って、本実施例の増幅回路６２においても、第１及び第２の入力信号Ｖｉ１、Ｖｉ２を、フェイズ１の状態で測定する信号を反転した信号とし、次にフェイズ２の状態で測定する信号とすることにより、フェイズ２の状態でオフセット電圧成分を相殺した信号成分を増幅した出力を得ることができる。
【００８１】
本具体例の増幅回路６２を用いることにより、第１及び第２の増幅器１０、２０のオフセットの影響を低減することができ、低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路を構成することができる。特に、入力オフセット電圧は大きいが、入力インピーダンスが高いＣＭＯＳ入力の演算増幅器を用いることにより、高入力インピーダンス、低オフセットの高精度の増幅回路を構成することができる。
【００８２】
なお、フェイズ１の状態とフェイズ２の状態とを周期的に繰り返す場合は、フェイズ２の状態の終わり、すなわちフェイズ２の状態からフェイズ１の状態に切替えるときに、第１の出力信号Ｖｏ１をサンプルすればよいことは、増幅回路６０、６１と同様である。
【００８３】
図１０は、本発明の他の実施形態に係る増幅回路の構成を例示するブロック図である。
図１０に表したように、本実施例の増幅回路６４は、第１の増幅器１０、第２の増幅器２０、第１のキャパシタＣ１、第５のスイッチＳＷ１１、第６のスイッチＳＷ１２とを備える。
第１の増幅器１０については、図１に表した増幅回路６０と同様であり、第１の入力信号Ｖｉ１と第２の入力信号Ｖｉ２とをそれぞれ増幅して、第１の信号５１と第２の信号５２として出力する。
【００８４】
第２の増幅器２０は、第１の入力端２０ａ（反転入力）に入力された第３の信号５３と第２の入力端２０ｂ（非反転入力）に入力された第２の信号５２とを基準電位Ｖｍに対して差動増幅して、出力端２０ｃから第１の出力信号Ｖｏ１に出力する。また、第２の増幅器２０の第１の入力端２０ａは、第６のスイッチＳＷ１２に接続されている。フェーズ１の状態（第１の状態）において、第６のスイッチＳＷ１２がオンとなり、第１の入力端２０ａは基準電位Ｖｍに接続される。また、フェーズ２の状態（第２の状態）において、第６のスイッチＳＷ１２はオフとなる。
【００８５】
第１のキャパシタＣ１は、一端が第１の増幅器１０に接続され第１の信号５１が入力されている。また、第１のキャパシタＣ１の他端５５は、第５のスイッチＳＷ１１に接続されている。フェーズ１の状態（第１の状態）において、第１のキャパシタＣ１の他端５５は第５のスイッチＳＷ１１により、利得１倍に設定された第２の増幅器２０の出力端２０ｃに接続され、また上記のとおり第６のスイッチにより第２の増幅器２０の第１の入力端２０ａは基準電位Ｖｍに接続される。
【００８６】
また上記のとおり第６のスイッチＳＷ１２により第２の増幅器２０の第１の入力端２０ａは基準電位Ｖｍに接続される。そのため、フェーズ１の状態（第１の状態）において、第１のキャパシタＣ１の他端５５の電位を、第１の増幅器１０の出力する第２の信号５２と基準電位Ｖｍとを利得１倍に設定された第２の増幅器２０により差動増幅した第１の出力信号Ｖｏ１の電位として、第１のキャパシタＣ１を充電する。
【００８７】
フェーズ２の状態（第２の状態）において、第１のキャパシタＣ１の他端５５は、第５のスイッチＳＷ１１により、第２の増幅器２０の第１の入力端２０ａに接続される。
また、上記のとおり、第６のスイッチＳＷ１２はオフのため、フェーズ２の状態（第２の状態）において、第１の増幅器１０の出力する第２の信号５２と第１のキャパシタＣ１の他端の信号５５とを第２の増幅器２０により差動増幅して第１の出力信号Ｖｏ１として出力する。
なお、フェーズ２の状態（第２の状態）においては、第２の増幅器２０の利得は任意に設定できる。
【００８８】
まず、フェーズ１の状態について考える。フェーズ１の状態において、第５のスイッチＳＷ１１は第１のキャパシタＣ１の他端５５を第２の増幅器２０の出力端２０ｃと接続し、第６のスイッチＳＷ１２はオンとなっている。
オフセット電圧を無視して、信号成分について考える。電位Ｖ２の信号が第１の増幅器１０の第１の入力信号Ｖｉ１として入力され、電位Ｖ１の信号が第２の入力信号Ｖｉ２として入力される。
【００８９】
電位Ｖ２の信号は、第１の増幅器１０により増幅される。第１のキャパシタＣ１の一端、すなわち第１の信号５１の電位Ｖ５１は、（３−１）式となる。
Ｖ５１＝Ｖ２×ＡＶ                              ・・（３−１）
ここで、ＡＶは、第１の増幅器１０の利得である。
同様に、第２の信号５２の電位Ｖ５２は、（３−２）式となる。
Ｖ５２＝Ｖ１×ＡＶ                              ・・（３−２）
【００９０】
また、第１のキャパシタＣ１の他端の電位Ｖ５５は、第２の増幅器２０の出力である第１の出力信号Ｖｏ１に等しい。また、第２の増幅器の第１の入力端２０ａには、基準電位Ｖｍが印加されているため、第２の増幅器２０の利得を１として、（３−３）式となる。
Ｖ５５＝Ｖｏ１＝Ｖ５２＋Ｖｏｆｆｓ３
＝Ｖ１×ＡＶ＋Ｖｏｆｆｓ３                    ・・（３−３）
【００９１】
従って、第１のキャパシタＣ１に充電される信号成分の電圧ＶＳＣ１は、（３−１）〜（３−３）式より第１の増幅器１０側を基準として、（３−４）式となる。
ＶＳＣ１＝Ｖ５５−Ｖ５１
＝（Ｖ１−Ｖ２）×ＡＶ                    ・・（３−４）
【００９２】
次に、信号成分を無視して（Ｖ１＝Ｖ２＝０として）、オフセット電圧について考える  第１の増幅器１０の第１及び第２の入力信号側の入力オフセット電圧をそれぞれＶｏｆｆｓ１、Ｖｏｆｆｓ２とし、同様に第２の増幅器２０の入力オフセット電圧をＶｏｆｆｓ３とする。また、第２の増幅器２０の利得を１とする。
【００９３】
第１のキャパシタＣ１に充電されるオフセット電圧Ｖｏｃ１は、第１の増幅器１０側、すなわち第１の信号５１側を基準として、（３−５）式となる。
Ｖｏｃ１＝（−Ｖｏｆｆｓ１＋Ｖｏｆｆｓ２）×ＡＶ
＋Ｖｏｆｆｓ３      ・・（３−５）
【００９４】
次に、フェイズ２の状態について考える。フェーズ２の状態において、上記のとおり第５のスイッチＳＷ１１は、第１のキャパシタＣ１の他端５５を第２の増幅器２０の第１の入力端２０ａに接続し、第６のスイッチＳＷ１２はオフである。
第１の入力信号Ｖｉ１に電位Ｖ１の信号を、第２の入力信号Ｖｉ２に電位Ｖ２の信号を入力する。
【００９５】
まず、オフセット電圧を無視して、信号成分について考える。
電位Ｖ１の信号は、第１の増幅器１０により増幅される。第１のキャパシタＣ１の一端、すなわち第１の信号５１の電位Ｖ５１は、（３−６）式となる。
Ｖ５１＝Ｖ１×ＡＶ                              ・・（３−６）
同様に、第２の信号の電位Ｖ５２は、（３−７）式となる。
Ｖ５２＝Ｖ２×ＡＶ                              ・・（３−７）
【００９６】
従って、第１のキャパシタＣ１の他端５５の電位Ｖ５５は、（３−４）、（３−６）式より（３−８）式となる。
Ｖ５５＝Ｖ５１＋ＶＳＣ１
＝（２Ｖ１−Ｖ２）ＡＶ                      ・・（３−８）
【００９７】
第２の増幅器２０の出力の第１の出力信号Ｖｏ１は、信号成分について（３−７）、（３−８）式より、（３−９）式となる。
Ｖｏ１＝Ｖ５２−Ｖ５５
＝２（Ｖ２−Ｖ１）ＡＶ                    ・・（３−９）
【００９８】
次に、オフセット成分について考える。
第１のキャパシタＣ１の他端５５から第２の増幅器２０に入力されるオフセット電圧Ｖｏ５３は、（３−５）式より（３−１０）式となる。
Ｖｏ５３＝Ｖｏｆｆｓ１×ＡＶ＋Ｖｏｃ１
＝Ｖｏｆｆｓ１×ＡＶ
＋（−Ｖｏｆｆｓ１＋Ｖｏｆｆｓ２）×ＡＶ
＋Ｖｏｆｆｓ３    ・・（３−１０）
【００９９】
従って、第２の増幅器２０の入力オフセット電圧Ｖｏ２は、（３−１０）式より（３−１１）式となる。
Ｖｏ２＝Ｖｏｆｆｓ２×ＡＶ−Ｖｏ５３＋Ｖｏｆｆｓ３
＝０                                ・・（３−１１）
このように、第２の増幅器２０の入力オフセット電圧Ｖｏ２がゼロとなるため、第２の増幅器２０の第１の出力電圧Ｖｏ１のオフセット電圧はゼロとなる。
【０１００】
このように、第２の増幅器２０の第１の出力信号Ｖｏ１は、オフセット電圧成分は相殺されゼロとなり、信号成分Ｖｏ１＝２（Ｖ２−Ｖ１）ＡＶのみが残ることになる。
従って、本実施例の増幅回路６４においても、第１及び第２の入力信号Ｖｉ１、Ｖｉ２を、フェイズ１の状態で測定する信号を反転した信号とし、次にフェイズ２の状態で測定する信号とすることにより、フェイズ２の状態でオフセット電圧成分を相殺した信号成分を増幅した出力を得ることができる。
【０１０１】
なお、上記のとおりフェーズ１の状態においては、第２の増幅器２０の利得は１である。しかし、フェーズ２の状態においては第２の増幅器２０の利得は１でなくてもよく、１以外の任意の場合についても、同様にオフセット電圧成分は相殺される。すなわち（３−１１）式に表したように、第２の増幅器２０の入力オフセット電圧が相殺されるため、フェーズ２の状態においては、第２の増幅器２０の利得は任意の値に設定することができ、第２の増幅器２０の利得に制限はない。
【０１０２】
なお、本実施例の増幅回路６４においては、図１に表した増幅回路６０と比較してキャパシタ及びスイッチを減少することができる。しかし、構成が非対称であるため、（３−８）式のように、第１のキャパシタＣ１の他端、すなわち信号５５の電位が、増幅回路６０の場合の（１−１０）式と比較して大きくなり、ダイナミックレンジが制限される。
これに対して、図１０に表した増幅回路６３によれば、第２の増幅器２０に対する入力が正負平衡しており、（２−１０）、（２−１５）式のようにオフセット電圧を相殺できるダイナミックレンジを広く取ったまま、総利得を高くすることができる。
【０１０３】
本具体例の増幅回路６４を用いることにより、第１及び第２の増幅器のオフセットの影響を低減することができ、低利得から高利得まで広範囲に利得の設定が可能な高精度な増幅回路を構成することができる。
なお、フェイズ１の状態とフェイズ２の状態とを周期的に繰り返す場合は、フェイズ２の状態の終わり、すなわちフェイズ２の状態からフェイズ１の状態に切替えるときに、第１の出力信号Ｖｏ１をサンプルすればよいことは、増幅回路６０〜６２と同様である。
【０１０４】
また、本実施例の増幅回路６４においても、第１の増幅器１０、第２の増幅器２０をそれぞれ、図９に表した増幅回路６２のように構成することができる。
すなわち、第１の増幅器１０は、帰還抵抗Ｒ１１を有する第１の演算増幅器１１の反転入力端子１１ｂと、帰還抵抗Ｒ１２を有する第２の演算増幅器１２の反転入力端子１２ａとを抵抗Ｒ１３で接続した構成とする。
【０１０５】
そして、第１の入力信号Ｖｉ１は、第１の演算増幅器１１の非反転入力１１ａに、第２の入力信号Ｖｉ２は、第２の演算増幅器１２の非反転入力端子１２ｂにそれぞれ入力する。また、第１の演算増幅器１１の出力端子１１ｃから出力が第１の信号５１として、第２の演算増幅器１２の出力端子１２ｃから出力が第２の信号５２として出力される。
【０１０６】
また、第２の増幅器２０においては、第１の入力端２０ａに入力される第３の信号５３は、バッファ２２、抵抗Ｒ２１を介して第３の演算増幅器２１の反転入力端子２１ａに入力され、第２の入力端２０ｂに入力される第２の信号５２は、バッファ２３を介して直列接続した抵抗Ｒ２３、Ｒ２４に入力される。そして、第３の演算増幅器２１の出力端２１ｃは、第２の増幅器２０の出力端２０ｃとして、第１の出力信号Ｖｏ１を出力するように構成する。
【０１０７】
ここで、上記のとおり、第２の増幅器２０を構成する各抵抗は、Ｒ２１＝Ｒ２２＝Ｒ２３＝Ｒ２４に設定する。すなわち、第３の演算増幅器２１は利得１倍に設定される。
このとき、第１及び第２の増幅器１０、２０のオフセット電圧は、上記の（２−１）〜（３−１１）式と同様に相殺される。
【０１０８】
このように、図１０に表した増幅回路６４においても、第１及び第２の増幅器１０、２０を第１〜第３の演算増幅器１１〜２１により構成することができる。特に、入力オフセット電圧は大きいが、入力インピーダンスが高いＣＭＯＳ入力の演算増幅器を用いることにより、高入力インピーダンス、低オフセットの高精度の増幅回路を構成することができる。
【０１０９】
図１１は、本発明の他の実施形態に係る増幅回路の構成を例示するブロック図である。
図１１においては、増幅回路６２、サンプルホールド回路３０を備えた増幅回路７２の構成を例示している。
図１１に表したように、サンプルホールド回路３０は、バッファ３１、ホールドキャパシタＣ３１及びスイッチＳＷ５を有する。
なお、増幅回路６２については、図９に表した増幅回路と同様である。
【０１１０】
増幅回路６２がフェイズ１及びフェイズ２の状態においては、スイッチＳＷ５はオフである。また、次のフェイズ２’の状態において、スイッチＳＷ５はオンし、増幅回路６２の第１の出力信号Ｖｏ１をキャパシタＣ３１にサンプルする（図１２）。
【０１１１】
キャパシタＣ３１の電圧は、バッファ３１を介して、第２の出力Ｏｕｔに出力される。次のフェイズ１の状態及びフェイズ２の状態において、スイッチＳＷ５はオフし、キャパシタＣ３１の電圧は、フェイズ２’の状態からフェイズ１の状態に切り替わるときの電圧を保持し、第２の出力Ｏｕｔに出力される。
【０１１２】
サンプルホールド回路３０の状態は、フェイズ２’の状態のときサンプルモードであり、フェイズ１の状態及びフェイズ２の状態のときホールドモードである。
増幅回路６２については、このフェイズ２’の状態は、フェイズ２の状態と同じであり、フェイズ２’の状態とフェイズ２の状態とを区別する必要はない。すなわち、増幅回路６２については、フェイズ２’の状態はフェイズ２の状態に含まれる。
【０１１３】
第１のスイッチＳＷ１〜第４のスイッチＳＷ４については、図７に表した接続状態と同様（フェイズ２’の状態は、フェイズ２の状態と同じ）である。
なお、本実施例の増幅回路７２においては、増幅回路６２を用いた構成を例示しているが、本発明は、これに限定されない。例えば、増幅回路６０、６１、６４を用いることもできる。
【０１１４】
ここで、増幅回路７２の各スイッチの接続状態及び主要な信号は、図１３に表したようになる。
図１３においては、各フェイズにおける第１のスイッチＳＷ１〜第４のスイッチＳＷ４、スイッチＳＷ５（図１３（ａ）〜（ｅ））、第１の入力信号Ｖｉ１（図１３（ｆ））、第２の入力信号Ｖｉ２（図１３（ｇ））及び第２の出力信号Ｏｕｔ（図１３（ｈ））を表している。
【０１１５】
図１３（ｆ）〜（ｇ）に表したように、フェイズ１の状態で第１の入力信号Ｖｉ１には電位Ｖ２の信号が、第２の入力信号Ｖｉ２には電位Ｖ１の信号が、それぞれ入力される。また、フェイズ２の状態及びフェイズ２’の状態で第１の入力信号Ｖｉ１には電位Ｖ１の信号が、第２の入力信号Ｖｉ２には電位Ｖ２の信号が、それぞれ入力される。
【０１１６】
図１３（ｈ）に表したように、フェイズ１の状態及びフェイズ２の状態において、第２の出力信号Ｏｕｔには、前の周期でサンプルされた電圧がホールドされ、出力されている。また、フェイズ２’の状態において、第２の出力信号Ｏｕｔには、フェイズ２の状態の第１の出力信号Ｖｏ１がサンプルされ、その電圧が出力される。
【０１１７】
フェイズ１の状態、フェイズ２の状態及びフェイズ２’の状態を周期的に繰り返すことにより、第１及び第２の入力信号Ｖｉ１、Ｖｉ２の電位差を増幅し、サンプルホールドした電圧が第２の出力信号Ｏｕｔに出力される。なお、上記のとおりフェイズ２’の状態はサンプルホールド回路３０のスイッチＳＷ５がオンするサンプルモードである。他のスイッチ（第１〜第４のスイッチＳＷ１〜ＳＷ４）及び第１のスイッチ回路４１については、フェイズ２’の状態は、フェイズ２の状態に含まれる。
このように、サンプルホールド回路３０を備えることにより、微小な電圧Ｖｉ１−Ｖｉ２を増幅した信号を安定に出力することができる。
【０１１８】
図１４は、本発明の他の実施形態に係る増幅回路の構成を例示するブロック図である。
図１４に表したように、本実施例の増幅回路８２は、増幅回路７２と第２のスイッチ回路４２とを備え、例えば、これらを同じ半導体基板に形成して１チップ化した構造を有する。
第２のスイッチ回路４２は、第３の入力信号Ｉｎ１と第４の入力信号Ｉｎ２とを入力して、第１の入力信号Ｖｉ１と第２の入力信号Ｖｉ２として出力する。
【０１１９】
ここで、第２のスイッチ回路４２は、フェイズ１の状態とフェイズ２の状態を有し、増幅回路７２のフェイズ１の状態とフェイズ２の状態とに同期して切り替わる。
図１４に表した増幅回路８２の各スイッチの接続状態及び主要な信号は、図１５に表したようになる。なお、第１のスイッチＳＷ１〜第４のスイッチＳＷ４、スイッチＳＷ５（図１５（ａ）〜（ｅ））については、それぞれ図１３（ａ）〜（ｅ）に表した第１のスイッチＳＷ１〜第４のスイッチＳＷ４、スイッチＳＷ５と同様である。
【０１２０】
図１５（ｆ）〜（ｇ）に表したように、フェイズ１の状態のとき、第２のスイッチ回路４２は、第３の入力信号Ｉｎ１を入力して第２の入力信号Ｖｉ２として増幅回路７２に出力し、かつ第４の入力信号Ｉｎ２を入力して第１の入力信号Ｖｉ１として増幅回路７２に出力する。また、フェイズ２の状態及びフェイズ２’の状態のとき、第２のスイッチ回路４２は、第３の入力信号Ｉｎ１を入力して第１の入力信号Ｖｉ１として増幅回路７２に出力し、かつ第４の入力信号Ｉｎ２を入力して第２の入力信号Ｖｉ２として増幅回路７２に出力する。
【０１２１】
なお、上記のとおりフェイズ２’の状態はサンプルホールド回路３０のスイッチＳＷ５がオンするサンプルモードである。他のスイッチ（第１〜第４のスイッチＳＷ１〜ＳＷ４）または第１及び第２のスイッチ回路４１、４２については、フェイズ２’の状態は、フェイズ２の状態に含まれる。
【０１２２】
このように、第２のスイッチ回路４２を備えることにより、本実施例の増幅回路８２においては、測定しようとする電位Ｖ１、Ｖ２の信号をそれぞれ第３の入力信号Ｉｎ１、第４の入力信号Ｉｎ２にそのまま入力することができる。すなわち、電位Ｖ１、Ｖ２の信号を増幅回路８２の各フェイズに同期させて切替える必要がない。
【０１２３】
なお、第２のスイッチ回路４２の状態の制御は、第１のスイッチ回路４１と同様に外部より制御することができる。ただし、内部に制御回路を内蔵して周期的に状態を切替えるように制御してもよい。
また、本実施例の増幅回路８２においては、増幅回路７２を用いた構成を例示しているが、本発明は、これに限定されない。例えば、増幅回路６０〜６４を用いることもできる。
【０１２４】
図１６は、本発明の他の実施形態に係る磁気センサの構成を例示するブロック図である。
図１６に表したように、本実施例の磁気センサ９２は、ホール素子４４、第３のスイッチ回路４３、増幅回路７２を備え、例えば、これらを同じ半導体基板に形成して１チップ化した構造を有する。
【０１２５】
ホール素子４４は、互いに直交する線上に位置する第１の端子対（Ｈ１、Ｈ２）と第２の端子対（Ｈ３、Ｈ４）とを有する。
第３のスイッチ回路４３は、電源ＶｄｄとグランドＧＮＤとを第１の端子対（Ｈ１、Ｈ２）または第２の端子対（Ｈ３、Ｈ４）に接続し、第２の端子対（Ｈ３、Ｈ４）または第１の端子対（Ｈ１、Ｈ２）の出力を第１の入力信号Ｖｉ１と第２の入力信号Ｖｉ２とに入力する。
【０１２６】
ここで、第３のスイッチ回路４３は、フェイズ１の状態とフェイズ２の状態を有し、増幅回路７２のフェイズ１の状態とフェイズ２の状態とに同期して切り替わる。
ここで、磁気センサ９２の第３のスイッチ回路４３及び各スイッチの接続状態は、図１７に表したようになる。なお、第１のスイッチＳＷ１〜第４のスイッチＳＷ４、スイッチＳＷ５（図１７（ａ）〜（ｅ））については、それぞれ図８（ａ）〜（ｅ）に表した第１のスイッチＳＷ１〜第４のスイッチＳＷ４、スイッチＳＷ５と同様である。
【０１２７】
図１７に表したように、第３のスイッチ回路４３は、フェイズ１の状態のとき、電源ＶｄｄとグランドＧＮＤとをホール素子４４の第１の端子対（Ｈ１、Ｈ２）に接続して、ホール素子４４の第２の端子対（Ｈ３、Ｈ４）の出力を第１及び第２の入力信号Ｖｉ１、Ｖｉ２とに出力する。
【０１２８】
また、フェイズ２の状態及びフェイズ２’の状態のとき、電源ＶｄｄとグランドＧＮＤとをホール素子４４の第２の端子対（Ｈ３、Ｈ４）に接続して、ホール素子４４の第１の端子対（Ｈ１、Ｈ２）の出力を第１及び第２の入力信号Ｖｉ１、Ｖｉ２とに入力する。
【０１２９】
なお、上記のとおりフェイズ２’の状態はサンプルホールド回路３０のスイッチＳＷ５がオンするサンプルモードである。他のスイッチ（第１〜第４のスイッチＳＷ１〜ＳＷ４）または第１〜第３のスイッチ回路４１〜４３については、フェイズ２’の状態は、フェイズ２の状態に含まれる。
【０１３０】
磁気センサ９２の第３のスイッチ回路４３がフェイズ１の状態のときは、図１８のブロック図に表した構成となる。
なお、図１８においては、第３のスイッチ回路４３を破線で囲んで表し、また、第３のスイッチ回路４３のフェイズ１の状態（電気的接続）を実線で表している。
【０１３１】
図１８に表したように、フェイズ１の状態においては、ホール素子４４の第１の端子対（Ｈ１、Ｈ２）のうち、端子Ｈ１と電源Ｖｄｄとを、また端子Ｈ２とグランドＧＮＤとをそれぞれ接続する。また、ホール素子４４の第２の端子対（Ｈ３、Ｈ４）のうち、端子Ｈ３の出力を第１の入力信号Ｖｉ１に、端子Ｈ４の出力を第２の入力信号Ｖｉ２にそれぞれ入力する。
【０１３２】
すなわち、フェイズ１の状態においては、ホール素子４４の第１の端子対（Ｈ１、Ｈ２）に電源から駆動電流を流し、第２の端子対（Ｈ３、Ｈ４）の出力電圧を第１及び第２の入力信号Ｖｉ１、Ｖｉ２として入力する。
【０１３３】
また、磁気センサ９２の第３のスイッチ回路４３がフェイズ２の状態のときは、図１９のブロック図に表した構成となる。
なお、図１９においても、第３のスイッチ回路４３を破線で囲んで表し、また、第３のスイッチ回路４３のフェイズ２の状態（電気的接続）を実線で表している。
【０１３４】
図１９に表したように、フェイズ２の状態においては、ホール素子４４の第２の端子対（Ｈ３、Ｈ４）のうち、端子Ｈ３と電源Ｖｄｄとを、また端子Ｈ４とグランドＧＮＤとをそれぞれ電気的に接続する。また、ホール素子４４の第１の端子対（Ｈ１、Ｈ２）のうち、端子Ｈ１の出力を第１の入力信号Ｖｉ１に、端子Ｈ２の出力を第２の入力信号Ｖｉ２にそれぞれ入力する。
【０１３５】
すなわち、フェイズ２の状態においては、ホール素子４４の第２の端子対（Ｈ３、Ｈ４）に電源から駆動電流を流し、第１の端子対（Ｈ１、Ｈ２）の出力電圧を第１及び第２の入力信号Ｖｉ１、Ｖｉ２として入力する。
【０１３６】
このように、フェイズ１の状態においてホール素子４４に駆動電流を縦方向に流し、フェイズ２の状態においてホール素子４４に駆動電流を横方向に流すよう制御する。また、フェイズ１の状態とフェイズ２の状態とで、ホール素子４４の出力電圧を反転して第１及び第２の入力信号Ｖｉ１、Ｖｉ２の入力とする。
【０１３７】
ところで、ホール素子４４は、駆動端子と出力端子とを入れ換えて駆動電流の方向を９０度回転させたとき、ホール起電力は変わらずオフセット電圧の極性が反転するという性質がある。
本実施例の磁気センサ９２においては、フェイズ１の状態とフェイズ２の状態とでホール素子４４の駆動電流の方向を９０度回転させ、さらにホール素子４４の出力電圧を反転して入力している。
【０１３８】
このため、磁気センサ９２の出力である第２の出力信号Ｏｕｔには、フェイズ１の状態の入力電圧とフェイズ２の状態の入力電圧とを加算した値が出力される。すなわち、第２の出力信号Ｏｕｔには、ホール起電力の２倍を増幅回路７２で増幅した信号が出力される。一方、ホール素子４４のオフセット電圧は相殺され低減される。
このように、本実施例の磁気センサ９２は、増幅回路７２及びホール素子４４のオフセットを低減しホール起電力のみを増幅することができ、低利得から高利得まで広範囲に利得の設定が可能な高精度の磁気センサを提供することができる。
【０１３９】
なお、本実施例の第３のスイッチ回路４３も、図６に表した増幅回路６１のように、スイッチを用いて構成することができる。
また、第３のスイッチ回路４３の状態の制御は、第１及び第２のスイッチ回路４１、４２と同様に外部より制御することができる。ただし、内部に制御回路を内蔵して周期的に状態を切替えるように制御してもよい。
さらに、本実施例においては、増幅回路７２を用いた構成を例示しているが、本発明はこれに限定されず、増幅回路６０〜６４を用いることもできる。
【０１４０】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、増幅回路及び磁気センサを構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４１】
その他、本発明の実施形態として上述した増幅回路及び磁気センサを基にして、当業者が適宜設計変更して実施し得る全ての増幅回路及び磁気センサも、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１４２】
１０  第１の増幅器
１１  第１の演算増幅器
１１ｂ、１２ａ、２１ａ  反転入力端子
１１ａ、１２ｂ、２１ｂ  非反転入力端子
１１ｃ、１２ｃ、２１ｃ  出力端子
１２  第２の演算増幅器
２０  第２の増幅器
２０ａ  第１の入力端
２０ｂ  第２の入力端
２０ｃ  出力端
２１  第３の演算増幅器
２２、２３、３１  バッファ
３０  サンプルホールド回路
４１  第１のスイッチ回路
４２  第２のスイッチ回路
４３  第３のスイッチ回路
４４  ホール素子
５１  第１の信号
５２  第２の信号
５３  第３の信号
５４  第４の信号
５５  信号
６０、６１、６２、６４、７２、８２  増幅回路
９２  磁気センサ
１１０  初段増幅器
１１１、１１２、１２１  演算増幅器
１２０  後段増幅器
１６０  増幅回路
Ｃ１  第１のキャパシタ
Ｃ２  第２のキャパシタ
Ｃ３１  キャパシタ
Ｈ１、Ｈ２  第１の端子対
Ｈ３、Ｈ４  第２の端子対
Ｉｎ１  第１の入力信号
Ｉｎ２  第２の入力信号
Ｏｕｔ  第２の出力信号
Ｒ１１  第１の抵抗（帰還抵抗）
Ｒ１２  第２の抵抗（帰還抵抗）
Ｒ１３  第３の抵抗
Ｒ２１  入力抵抗
Ｒ２２  第４の抵抗（帰還抵抗）
Ｒ２３  第５の抵抗
Ｒ２４  第６の抵抗
Ｒ１１１、Ｒ１１２、Ｒ１２２  帰還抵抗
Ｒ１１３、Ｒ１２１、Ｒ１２３、Ｒ１２４  抵抗
ＳＷ１  第１のスイッチ
ＳＷ２  第２のスイッチ
ＳＷ３  第３のスイッチ
ＳＷ４  第４のスイッチ
ＳＷ５  スイッチ
ＳＷ１１  第５のスイッチ
ＳＷ１２  第６のスイッチ
Ｖｄｄ  電源電位
Ｖｉ１  第１の入力信号
Ｖｉ２  第２の入力信号
Ｖｍ  基準電位
Ｖｏ１  第１の出力信号
【図１】
2010226234.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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