(57)【要約】【課題】ソース電極およびドレイン電極とゲート電極との間の寄生容量の変化に起因するフリッカを抑制するとともに、薄膜トランジスタの動作速度の向上を図ることが可能な表示装置を提供する。【解決手段】この表示装置１００の薄膜トランジスタ１のソース電極６およびドレイン電極７からなるチャネル領域５ａは、それぞれ、ゲート電極３１および半導体層５と重なり、ソース電極６およびドレイン電極７の少なくとも一部は、平面的に見て、ゲート電極３１の延びるＹ方向に対して所定の角度（４５度未満）傾斜した状態で互いに略平行に対向して延びている。【選択図】図２
2010014845.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を含むゲート線と、
前記ゲート電極と平面的に見て重なるように形成された半導体層と、
前記ゲート電極および前記半導体層と平面的に見て重なるように形成され、前記半導体層とそれぞれ電気的に接続されるソース電極およびドレイン電極とを備え、
前記ゲート電極は、平面的に見て前記ゲート線から突出するとともに所定の方向に延びるように形成され、
前記ソース電極および前記ドレイン電極の少なくとも一部は、平面的に見て、前記ゲート電極の延びる長手方向に対して所定の角度傾斜した状態で互いに略平行に対向して延びている、表示装置。
【請求項２】
前記ソース電極および前記ドレイン電極は、前記ゲート電極と前記半導体層とが重なる領域の前記ゲート電極の長手方向に沿った外縁部よりも内側に配置されている、請求項１に記載の表示装置。
【請求項３】
前記半導体層上の前記ソース電極および前記ドレイン電極により形成されたチャネル領域は、平面的に見て、所定の角度傾斜した前記ソース電極および前記ドレイン電極の長手方向と略平行に延びるように形成されている、請求項１に記載の表示装置。
【請求項４】
前記ソース電極および前記ドレイン電極は、前記ゲート電極の長手方向に対して４５度未満の角度傾斜した状態で延びるように形成されている、請求項１に記載の表示装置。
【請求項５】
前記ソース電極および前記ドレイン電極の延びる方向の先端部は、平面的に見て、前記半導体層の端部から所定の長さ分突出するように形成されている、請求項１に記載の表示装置。
【請求項６】
前記ソース電極および前記ドレイン電極の延びる方向の先端部は、平面的に見て、前記半導体層の端部から所定の長さ分突出しながら、前記ゲート線が形成された領域内に配置されている、請求項５に記載の表示装置。
【請求項７】
前記ゲート電極は、平面的に見て、前記ゲート線の延びる方向と交差する方向に突出するとともに、前記ゲート電極の突出する方向と同じ方向に延びるように形成されている、請求項１に記載の表示装置。
【請求項８】
前記ドレイン電極は、画素電極に接続されるコンタクト部を含み、
前記コンタクト部は、前記ゲート線の近傍に配置されている、請求項１〜７のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
従来、表示装置が知られている（たとえば、特許文献１参照）。上記特許文献１に開示された表示装置の薄膜トランジスタは、ゲート電極と、ゲート電極に重なるように配置される半導体層と、ゲート電極および半導体層と重なるように配置されるソース電極およびドレイン電極とから構成されている。この薄膜トランジスタのソース電極およびドレイン電極は、半導体層の領域内の部分が複数本に分岐された分岐電極となっており、それぞれの分岐電極は、ゲート電極が延びる方向と直交する方向に延びるように形成される細長形状部から構成されている。このソース電極の細長形状部とドレイン電極の細長形状部とは、平行に配置されており、この細長形状部間に対応する半導体層の領域においてチャネル領域が形成される。
【０００３】
また、上記特許文献１では、ソース電極の細長形状部とドレイン電極の細長形状部の先端部とは、平面的に見て、半導体層から突出するように形成されている。これにより、ソース電極（ドレイン電極）が半導体層およびゲート電極に対して平面的に見て、細長形状部が延びる方向にずれて形成された場合でも、このずれの大きさが、ソース電極（ドレイン電極）の細長形状部が平面的に見て半導体層から突出している部分の長さ以下であれば、ソース電極（ドレイン電極）と半導体層およびゲート電極とが平面的に見て重なる部分の面積（重なり面積）は変化しない。これにより、ソース電極（ドレイン電極）とゲート電極との間の寄生容量の変化に起因するフリッカの発生を抑制することが可能である。また、ソース電極（ドレイン電極）が半導体層およびゲート電極に対して平面的に見て、細長形状部が延びる方向に直交する方向にずれて形成された場合でも、ソース電極（ドレイン電極）と半導体層およびゲート電極との重なり面積は変化しないので、ソース電極（ドレイン電極）とゲート電極との間の寄生容量の変化に起因するフリッカの発生を抑制することが可能となる。
【特許文献１】特開２００８−２８４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の表示装置の薄膜トランジスタでは、ソース電極およびドレイン電極は、ゲート電極の延びる方向と直交する方向（ゲート電極の短手方向）に延びるように形成されているので、ソース電極およびドレイン電極の間の領域に対応する半導体層のチャネル幅は、最大でもゲート電極の短手方向の長さ分だけである。このため、チャネル幅が小さくなるので、その分、電流駆動能力が小さくなり、その結果、動作速度の向上を図るのが困難であるという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ソース電極およびドレイン電極とゲート電極との間の寄生容量の変化に起因するフリッカを抑制するとともに、薄膜トランジスタの動作速度の向上を図ることが可能な表示装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明の一の局面による表示装置は、ゲート電極を含むゲート線と、ゲート電極と平面的に見て重なるように形成された半導体層と、ゲート電極および半導体層と平面的に見て重なるように形成され、半導体層とそれぞれ電気的に接続されるソース電極およびドレイン電極とを備え、ゲート電極は、平面的に見てゲート線から突出するとともに所定の方向に延びるように形成され、ソース電極およびドレイン電極の少なくとも一部は、平面的に見て、ゲート電極の延びる長手方向に対して所定の角度傾斜した状態で互いに略平行に対向して延びている。
【０００７】
この一の局面による表示装置では、上記のように、ソース電極およびドレイン電極の少なくとも一部が、平面的に見て、ゲート電極の延びる長手方向に対して所定の角度傾斜した状態で互いに略平行に対向して延びていることによって、平面的に見て、ソース電極（ドレイン電極）がＸおよびＹ方向に多少ずれて形成された場合でも、ソース電極（ドレイン電極）とゲート電極との重なり面積が変化するのを抑制することができるので、たとえば、ソース電極（ドレイン電極）がゲート電極および半導体層に対してずれたとしてもチャネル幅が変動することが無い。その結果、ソース電極（ドレイン電極）とゲート電極との間の寄生容量の変化に起因するフリッカを抑制することができ、スイッチング素子の書き込みに影響を与えることがなくなるため、高品位の表示装置を提供することができる。また、ソース電極およびドレイン電極をゲート電極の延びる方向と同じ方向に延びるように形成する場合と異なり、ソース電極とドレイン電極とが平行になる部分を大きくすることができるので、ゲート電極上のソース電極およびドレイン電極のそれぞれの長手方向に延びる２つの辺に対応するチャネル幅を大きくすることができる。これにより、チャネル幅が大きくなる分、薄膜トランジスタの電流駆動能力を大きくすることができる。これにより、薄膜トランジスタの動作速度の向上を図ることができる。
【０００８】
上記一の局面による表示装置において、好ましくは、ソース電極およびドレイン電極は、ゲート電極と半導体層とが重なる領域のゲート電極の長手方向に沿った外縁部よりも内側に配置されている。このように構成すれば、ゲート電極と半導体層とが重なる領域のゲート電極の長手方向に沿った外縁部よりも内側に配置することによって、ソース電極（ドレイン電極）と、ゲート電極および半導体層が重なる領域の外縁部との間には隙間ができる。これにより、ソース電極（ドレイン電極）が平面的に見て、隙間の方向にずれて形成された場合でも、このずれが隙間の大きさ以内であれば、ソース電極（ドレイン電極）とゲート電極との重なり面積が変化するのを抑制することができる。その結果、ソース電極（ドレイン電極）とゲート電極との間の寄生容量の変化に起因するフリッカを抑制することができる。
【０００９】
上記一の局面による表示装置において、好ましくは、半導体層上のソース電極およびドレイン電極により形成されたチャネル領域は、平面的に見て、所定の角度傾斜したソース電極およびドレイン電極の長手方向と略平行に延びるように形成されている。このように構成すれば、チャネル領域をゲート電極の延びる長手方向に対して所定の角度傾斜した状態で形成することができるので、チャネル領域をゲート電極が延びる方向に形成する場合と異なり、チャネル領域のチャネル幅を大きくすることができる。
【００１０】
上記一の局面による表示装置において、好ましくは、ソース電極およびドレイン電極は、ゲート電極の長手方向に対して４５度未満の角度傾斜した状態で延びるように形成されている。このように構成すれば、ソース電極およびドレイン電極をゲート電極の長手方向と同じ方向に延びるように形成する場合と異なり、ソース電極およびドレイン電極の長さを大きくすることができるので、チャネル幅を大きくすることができる。
【００１１】
上記一の局面による表示装置において、好ましくは、ソース電極およびドレイン電極の延びる方向の先端部は、平面的に見て、半導体層の端部から所定の長さ分突出するように形成されている。このように構成すれば、ソース電極およびドレイン電極の延びる方向の先端部を、平面的に見て、半導体層の端部から所定の長さ分突出しないように形成する場合と異なり、ソース電極およびドレイン電極の長手方向の長さを半導体層の端部から所定の長さ分長く形成することができるので、その分、ソース電極およびドレイン電極に対応するチャネル幅を大きくすることができる。
【００１２】
この場合、好ましくは、ソース電極およびドレイン電極の延びる方向の先端部は、平面的に見て、半導体層の端部から所定の長さ分突出しながら、ゲート線が形成された領域内に配置されていてもよい。
【００１３】
上記一の局面による表示装置において、好ましくは、ゲート電極は、平面的に見てゲート線の延びる方向に交差する方向に突出するとともに、ゲート電極の突出する方向と同じ方向に延びるように形成されている。このように構成すれば、ソース電極およびドレイン電極をゲート電極が突出する方向に対して所定の角度傾斜した状態で延びるように形成することによって、ゲート電極上のソース電極およびドレイン電極に対応するチャネル幅を大きくすることができる。
【００１４】
上記一の局面による表示装置において、好ましくは、ドレイン電極は、画素電極に接続されるコンタクト部を含み、コンタクト部は、ゲート線の近傍に配置されている。このように構成すれば、コンタクト部をゲート線の近傍の遮光領域に配置することができるので、ゲート線から離れた位置に配置する場合と異なり、開口率が小さくなるのを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態による表示装置の全体構成図である。図２は、本発明の第１実施形態による表示装置の薄膜トランジスタの平面図である。図３は、図２の２００−２００線に沿った断面図である。まず、図１〜図３を参照して、本発明の第１実施形態による表示装置１００の構成について説明する。
【００１７】
第１実施形態による表示装置１００は、図１に示すように、複数の画素１０１により構成されている。また、画素１０１には、それぞれ、ボトムゲート型の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）１が形成されている。
【００１８】
図２および図３に示すように、ガラス基板２上には、ゲート電極３１を含むゲート線３が設けられている。ここで、第１実施形態では、このゲート電極３１は、図２に示すように、平面的に見て、ゲート線３の延びる方向（Ｘ方向）に交差する方向（矢印Ｙ１方向側）に突出して延びるように形成されている。また、図３に示すように、ゲート電極３１上には、ゲート絶縁膜４を介してゲート電極３１と平面的に見て重なるようにａ−Ｓｉ層５１およびｎ型の導電性を有するｎ＋Ｓｉ層５２からなる半導体層５が形成されている。
【００１９】
また、半導体層５上には、ゲート電極３１および半導体層５と平面的に見て重なるとともに、半導体層５にそれぞれ電気的に接続されるソース電極６およびドレイン電極７が形成されている。また、半導体層５のソース電極６とドレイン電極７との間の領域には、チャネル領域５ａが形成されている。また、第１実施形態では、このチャネル領域５ａは、半導体層５のうちのソース電極６とドレイン電極７とに挟まれる領域に、ゲート電極３１の長手方向（Ｙ方向）に対して所定の角度（４５度未満）傾斜したソース電極６およびドレイン電極７の長手方向（Ａ方向）と略平行に延びるように形成されている。また、チャネル領域５ａは、Ａ方向に延びる幅Ｗ１のチャネル幅を有する。また、チャネル領域５ａは、チャネル領域５ａのチャネル幅Ｗ１の方向に直交する方向に長さＬ１のチャネル長を有する。
【００２０】
また、図２に示すように、信号線８は、ゲート線３と交差するように設けられるとともに、ソース電極６と接続されている。ここで、第１実施形態では、ソース電極６は、ゲート電極３１と重なるソース電極６を含んでいる。また、第１実施形態では、ソース電極６は、平面的に見てゲート電極３１の延びる長手方向（Ｙ方向）に対して反時計回り方向に所定の角度θ１（４５度未満）傾斜した状態で矢印Ａ２方向側に延びるとともに、ソース電極６の長手方向（Ａ方向）に延びる２つの辺６１ａおよび辺６１ｂが、ゲート電極３１と半導体層５とが重なる領域の外縁部よりも内側（矢印Ｘ２方向側）でゲート電極３１と重なるように形成されている。すなわち、ソース電極６は、半導体層５とゲート電極３１との重なり部分の外縁部（ゲート電極３１のソース電極６側の長辺）から内側（矢印Ｘ２方向側）に間隔Ｄを隔てて配置されている。
【００２１】
また、第１実施形態では、ソース電極６は、ゲート電極３１の短手方向（Ｘ方向）のソース線８（一方端部３１ａ側、矢印Ｘ１方向側）から突出し、ゲート電極３１との重なりを開始してゲート電極３１の短手方向（Ｘ方向）に沿って矢印Ｘ２方向側に延びるように形成され、ゲート電極３１上で屈曲し、ゲート電極３１の長手方向（Ｙ方向）に対して所定の角度θ１傾斜した状態でＡ２方向側に延びるように形成される。なお、所定の角度θ１の角度は、反時計回り方向に４５度未満傾斜した状態のことである。また、ソース電極６のチャネル領域５ａを形成する部分は、矢印Ａ２方向側に延びるように形成されている。このソース電極６の先端部６１ｃは、平面的に見て、半導体層５の一方端部５ｃよりも内側（矢印Ｙ１方向側）のゲート電極３１上に配置されている。
【００２２】
また、第１実施形態では、ドレイン電極７は、平面的に見て、ゲート電極３１と重なっている。また、第１実施形態では、ドレイン電極７は、平面的に見て、ゲート電極３１の延びる長手方向（Ｙ方向）に対して反時計回り方向に所定の角度θ１（４５度未満）傾斜した状態で延びるとともに、ドレイン電極７の長手方向（Ａ方向）に延びる２つの辺７１ａおよび辺７１ｂが、ゲート電極３１と半導体層５とが重なる領域の外縁部よりも内側（矢印Ｘ１方向側）でゲート電極３１と重なるように形成されている。すなわち、ドレイン電極７は、半導体層５とゲート電極３１との重なり部分の外縁部（ゲート電極３１のドレイン電極７側の長辺）から内側（矢印Ｘ１方向側）に間隔Ｄを隔てて配置されている。
【００２３】
また、第１実施形態では、ドレイン電極７は、ゲート電極３１の短手方向（Ｘ方向）の他方端部３１ｂ側（矢印Ｘ２方向側）からゲート電極３１との重なりを開始してゲート電極３１の短手方向（Ｘ方向）に沿って矢印Ｘ１方向側に延びるように形成されるとともに、ゲート電極３１上で屈曲し、ゲート電極３１の長手方向（Ｙ方向）に対して所定の角度θ１傾斜した状態でＡ１方向側に延びるように形成されている。なお、所定の角度θ１の角度は、反時計回り方向に４５度未満傾斜した状態のことであり、ソース電極６と平行してドレイン電極７とチャネル領域５ａを形成する部分は、矢印Ａ１方向側に延びるように形成されている。また、ドレイン電極７の先端部７１ｃは、平面的に見て、半導体層５の他方端部５ｄよりも内側（矢印Ｙ２方向側）のゲート電極３１上に配置されている。
【００２４】
また、図３に示すように、ソース電極６およびドレイン電極７上には、絶縁膜９および層間膜１０を介して透明電極からなる画素電極１１が形成されている。また、ドレイン電極７には、画素電極１１に接続されるコンタクト部７ｃ（図２参照）が形成されている。ここで、第１実施形態では、コンタクト部７ｃは、ゲート線３の近傍に配置されている。
【００２５】
図４および図５は、本発明の第１実施形態による表示装置の薄膜トランジスタの製造工程における位置ずれを説明するための図である。次に、図２、図４および図５を参照して、薄膜トランジスタ１のソース電極６およびドレイン電極７が、ゲート電極３１および半導体層５に対して所定の位置からずれた場合について説明する。
【００２６】
図４の実線に示されるソース電極６およびドレイン電極７は、図２に示す所定の位置（図４の２点鎖線）から矢印Ｘ２方向側に長さＬ２分ずれた場合を表している。そして、ソース電極６およびドレイン電極７がゲート電極３１および半導体層５に対して所定の位置から矢印Ｘ２方向側に長さＬ２分ずれた場合と、所定の位置からずれない場合とでは、ソース電極６およびドレイン電極７のゲート電極３１および半導体層５に対する重なり部分の重なり面積は、ソース電極６およびドレイン電極７の短手方向（Ｙ方向）の長さＬ３と、ソース電極６およびドレイン電極７の矢印Ｘ２方向側のずれ量の長さＬ２との積の分だけ変動する。この場合にも、ソース電極６およびドレイン電極７は、細長形状に形成されているので面積の変動を小さくすることが可能である。
【００２７】
次に、図５の実線に示されるソース電極６およびドレイン電極７は、図２に示す所定の位置（図５の２点鎖線）から矢印Ｙ１方向側に長さＬ４分ずれた場合を表している。そして、ソース電極６およびドレイン電極７がゲート電極３１および半導体層５に対して所定の位置から矢印Ｙ１方向側に長さＬ４分ずれた場合と、所定の位置からずれない場合とでは、ソース電極６およびドレイン電極７のゲート電極３１および半導体層５に対する重なり部分の重なり面積は変化しない。
【００２８】
第１実施形態では、上記のように、ソース電極６およびドレイン電極７を、平面的に見て、ゲート電極３１の延びる長手方向（Ｙ方向）に対して反時計回り方向に所定の角度（４５度未満）傾斜した状態で互いに略平行に対向して延びるように形成することによって、平面的に見て、ソース電極６（ドレイン電極７）がＸおよびＹ方向に多少ずれて形成された場合でも、ソース電極６（ドレイン電極７）とゲート電極３１との重なり面積が変化するのを抑制することができるので、たとえば、ソース電極６（ドレイン電極７）がゲート電極３１および半導体層５に対してずれたとしてもチャネル幅Ｗ１が変動することが無い。その結果、ソース電極６（ドレイン電極７）とゲート電極３１との間の寄生容量の変化に起因するフリッカを抑制することができ、スイッチング素子の書き込みに影響を与えることがなくなるため、高品位の表示装置を提供することができる。また、ソース電極６およびドレイン電極７をゲート電極３１の延びる方向（Ｙ方向）と同じ方向に延びるように配置する場合と異なり、ソース電極６とドレイン電極７との平行部分を大きくすることができるので、ゲート電極３１上のソース電極６およびドレイン電極７のそれぞれの長手方向（Ａ方向）に延びる２つの辺６１ａおよび辺７１ａに対応するチャネル幅Ｗ１を大きくすることができる。これにより、チャネル幅が大きくなる分、薄膜トランジスタ１の電流駆動能力を大きくすることができる。これにより、薄膜トランジスタ１の動作速度の向上を図ることができる。
【００２９】
また、第１実施形態では、上記のように、ソース電極６およびドレイン電極７を、ゲート電極３１と半導体層５とが重なる領域のゲート電極３１の長手方向（Ｙ方向）に沿った外縁部よりも内側に配置することによって、ゲート電極３１と半導体層５とが重なる領域のゲート電極３１の長手方向（Ｙ方向）に沿った外縁部よりも内側に配置することにより、ソース電極６（ドレイン電極７）と、ゲート電極３１および半導体層５が重なる領域の外縁部との間には隙間ができる。これにより、ソース電極６（ドレイン電極７）が平面的に見て、隙間の方向にずれて形成された場合でも、このずれが隙間の大きさ以内であれば、ソース電極６（ドレイン電極７）とゲート電極３１との重なり面積が変化するのを抑制することができる。その結果、ソース電極６（ドレイン電極７）とゲート電極３１との間の寄生容量の変化に起因するフリッカを抑制することができる。
【００３０】
また、第１実施形態では、上記のように、半導体層５上のソース電極６およびドレイン電極７により形成されたチャネル領域５ａを、平面的に見て、所定の角度（４５度未満）傾斜したソース電極６およびドレイン電極７の長手方向（Ａ方向）と略平行に延びるように形成することによって、チャネル領域５ａをゲート電極３１の延びる長手方向（Ｙ方向）に対して反時計回り方向に所定の角度θ１（４５度未満）傾斜した状態で形成することができるので、チャネル領域５ａをゲート電極３１が延びる方向（Ｙ方向）に形成する場合と異なり、チャネル領域５ａのチャネル幅Ｗ１を大きくすることができる。
【００３１】
また、第１実施形態では、上記のように、ソース電極６およびドレイン電極７を、ゲート電極３１の長手方向（Ｙ方向）に対して反時計回り方向に４５度未満の角度傾斜した状態で延びるように形成することによって、ソース電極６およびドレイン電極７をゲート電極３１の長手方向（Ｙ方向）と同じ方向に延びるように形成する場合と異なり、ソース電極６およびドレイン電極７の長さを大きくすることができるので、チャネル幅Ｗ１を大きくすることができる。
【００３２】
また、第１実施形態では、上記のように、ゲート電極３１を、平面的に見てゲート線３の延びる方向（Ｘ方向）に交差する方向（Ｙ方向）に突出するとともに、ゲート電極３１の突出する方向（Ｙ方向）と同じ方向に延びるように形成することによって、ソース電極６およびドレイン電極７をゲート電極３１が突出する方向（Ｙ方向）に対して反時計回り方向に所定の角度θ１（４５度未満）傾斜した状態で延びるように形成し、ゲート電極３１上のソース電極６およびドレイン電極７に対応するチャネル幅Ｗ１を大きくすることができる。
【００３３】
また、第１実施形態では、上記のように、コンタクト部７ｃを、ゲート線３の近傍に配置することによって、コンタクト部７ｃをゲート線３の近傍の遮光領域に配置することができるので、ゲート線３から離れた位置に配置する場合と異なり、開口率が小さくなるのを抑制することができる。
【００３４】
（第２実施形態）
図６は、本発明の第２実施形態による表示装置の薄膜トランジスタを示す平面図である。次に、図６を参照して、本発明の第２実施形態では、上記した第１実施形態の構成において、薄膜トランジスタ１ａのソース電極６の先端部６１ｃおよびドレイン電極７の先端部７１ｃが半導体層５の一方端部５ｃおよび他方端部５ｄから突出して延びるように配置される場合について説明する。
【００３５】
第２実施形態では、図６に示すように、ソース電極６の先端部６１ｃは、平面的に見て半導体層５の一方端部５ｃから所定の長さＬ５分突出して矢印Ａ２方向側に延びながら、ゲート線３が形成された領域内に配置されている。また、ドレイン電極７の先端部７１ｃは、平面的に見て半導体層５の他方端部５ｄから所定の長さＬ５分突出して矢印Ａ１方向側に延びながら、ゲート電極３１が形成された領域内に配置されている。
【００３６】
なお、第２実施形態のその他の構成は、上記第１実施形態の構成と同様である。
【００３７】
また、ソース電極６およびドレイン電極７がゲート電極３１および半導体層５に対してＸ方向にずれた場合には、上記第１実施形態と同様に、ソース電極６およびドレイン電極７の短手方向（Ｙ方向）の長さＬ３と、矢印Ｘ２方向側のずれ量の長さＬ２との積の分だけ変動する。また、ソース電極６およびドレイン電極７がゲート電極３１および半導体層５に対して、たとえば、矢印Ｙ１方向側にずれた場合には、ドレイン電極７の短手方向（Ｘ方向）の長さと矢印Ｙ１方向側のずれ量の長さとの積の分面積が減少するとともに、ソース電極６の短手方向（Ｘ方向）の長さと矢印Ｙ１方向側のずれ量の長さとの積の分面積が増加する。この場合には、ドレイン電極７の減少した面積分と、ソース電極６の増加した面積分とにより相殺されるので、結果として、ゲート電極３１および半導体層５との重なり面積は変動しない。
【００３８】
第２実施形態では、上記のように、ソース電極６の先端部６１ｃおよびドレイン電極７の先端部７１ｃを、平面的に見て、半導体層５の一方端部５ｃおよび他方端部５ｄから所定の長さＬ５分突出するように形成することによって、ソース電極６およびドレイン電極７の延びる方向（Ａ方向）の先端部６１ｃおよび先端部７１ｃを、平面的に見て、半導体層５の一方端部５ｃおよび他方端部５ｄから所定の長さＬ５分突出しないように形成する場合と異なり、ソース電極６およびドレイン電極７に対応するチャネル領域５ａのチャネル幅Ｗ１を大きくすることができる。
【００３９】
また、第２実施形態では、ソース電極６およびドレイン電極７がゲート電極３１および半導体層５に対してＸ方向にずれた場合の効果は、上記第１実施形態の効果と同様である。
【００４０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４１】
たとえば、上記第１および第２実施形態では、ゲート電極を平面的に見てゲート線からＹ方向に突出するとともに、Ｙ方向に延びるように形成する例を示したが、本発明はこれに限らず、ゲート電極を平面的に見てゲート線からＹ方向に突出するとともに、Ｘ方向に延びるように形成してもよい。そして、ソース電極およびドレイン電極をゲート電極の延びる長手方向（Ｘ方向）に対して所定の角度傾斜した状態でゲート電極と重なるように配置することによりチャネル幅を大きくすることが可能である。
【００４２】
また、上記第１および第２実施形態では、ソース電極をゲート電極の長手方向に対して反時計回り方向に所定の角度で傾斜させるとともに、ドレイン電極をゲート電極の長手方向に対して反時計回り方向に所定の角度で傾斜させる例を示したが、本発明はこれに限らず、ソース電極をゲート電極の長手方向に対して時計回り方向に所定の角度で傾斜させるとともに、ドレイン電極をゲート電極の延びる長手方向に対して時計回り方向に所定の角度で傾斜させてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態による表示装置の全体構成を示す図である。
【図２】本発明の第１実施形態による表示装置の薄膜トランジスタを示す平面図である。
【図３】図２の２００−２００線に沿った断面図である。
【図４】本発明の第１実施形態による表示装置の薄膜トランジスタの製造工程における位置ずれを説明するための図である。
【図５】本発明の第１実施形態による表示装置の薄膜トランジスタの製造工程における位置ずれを説明するための図である。
【図６】本発明の第２実施形態による表示装置の薄膜トランジスタを示す平面図である。
【符号の説明】
【００４４】
３      ゲート線
４      ゲート絶縁膜
５      半導体層
５ａ    チャネル領域
５ｃ    一方端部
５ｄ    他方端部
６      ソース電極
７      ドレイン電極
７ｃ    コンタクト部
１１    画素電極
３１    ゲート電極
３１ａ  一方端部
３１ｂ  他方端部
６１ｃ  先端部
７１ｃ  先端部
１００  表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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