(57)【要約】【課題】低コスト化かつ画質の向上を実現することができるようにする。【解決手段】Ｌ行の水平期間（図１８の例ではＬＨ＝２Ｈ）を合成した合成期間を単位として、その単位に含まれるＬ行の部分で閾値補正動作を共通に行った後、そのＬ行毎に信号書き込み動作を順次行う制御を行うためのスキャナには、閾値補正パルスを生成する第１の生成部分と信号書き込みパルスを生成する第２の生成部分とが設けられる。この第１の生成部分に対するクロックｃｋは、合成期間（２Ｈ）を周期として、パルスＰ１，Ｐ２が、イネーブルｅｎと図１８の関係を満たすようにそれぞれ配置されて形成される。本発明は、例えば、ＥＬパネルのスキャナに適用できる。【選択図】図１８
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【特許請求の範囲】
【請求項１】
駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、所定の信号電位を保持する保持容量とを備える画素回路を行列状に配置するパネルに対する制御として、水平期間における閾値補正動作および信号書き込み動作の駆動を制御する駆動装置であって、
Ｌ行（Ｌは２以上の整数値）の水平期間を合成した合成期間を単位として、前記単位に含まれる前記Ｌ行の部分で前記閾値補正動作を共通に行った後、前記単位に含まれる前記Ｌ行毎に前記信号書き込み動作を順次行う制御を行う駆動方式が採用された駆動装置において、
前記信号書き込み動作の駆動を制御する信号書き込みパルスを生成する第１の生成手段と、
前記閾値補正動作の駆動を制御する閾値補正パルスを生成する第２の生成手段と
を備え、
前記第１の生成手段に対する前記第１のクロックは、前記合成期間を周期として、
前記閾値補正パルスとほぼ同一時間長の第１のパルスと、前記合成期間を構成する前記Ｌ行分の第２のパルスからなるパルス群とが
同一の前記合成期間を構成する前記Ｌ行毎の前記信号書き込み動作を制御するために出力される前記信号書き込みパルスの位相差は、第１の位相差となり、隣接する前記合成期間同士の間で出力される前記信号書き込みパルスの位相差は、前記第１の位相差よりも長い第２の位相差となるように、
それぞれ配置されて形成されている
駆動回路。
【請求項２】
前記第１の生成手段に対するイネーブルは、前記合成期間を構成する前記Ｌ行分の第３のパルスが前記第１の位相差の間隔で並ぶパルス群が複数存在し、隣接する前記パルス群の間隔が前記第２の位相差となるように形成されており、
前記第１のクロックは、
前記第２のパルスの立ち上がりまたは立ち下がりのタイミングが、前記イネーブルの前記パルス群を構成する前記Ｌ行分の前記第３のパルスのそれぞれの間に存在する第１の関係と、
前記第１のパルスと前記第２のパルスとのうちの、一方の立ち上がり若しくは立ち下がりから、他方の立ち上がり若しくは立ち下がりまでの期間が、前記イネーブルの前記パルス群の配置期間よりも長いという第２の関係と
の関係を満たすように形成されている
請求項１に記載の駆動回路。
【請求項３】
前記第２の生成手段に対する第２のクロックが、前記合成期間を周期として、前記第１のクロックとは個別に設けられている
請求項１に記載の駆動回路。
【請求項４】
駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、所定の信号電位を保持する保持容量とを備える画素回路を行列状に配置するパネルに対する制御として、水平期間における閾値補正動作および信号書き込み動作の駆動を制御する駆動装置の駆動方法であって、
Ｌ行（Ｌは２以上の整数値）の水平期間を合成した合成期間を単位として、前記単位に含まれる前記Ｌ行の部分で前記閾値補正動作を共通に行った後、前記単位に含まれる前記Ｌ行毎に前記信号書き込み動作を順次行う制御を行う駆動方法において、
前記信号書き込み動作の駆動を制御する信号書き込みパルスを生成する第１の生成ステップと、
前記閾値補正動作の駆動を制御する閾値補正パルスを生成する第２の生成ステップと
を含み、
前記第１の生成ステップの処理に対する第１のクロックは、前記合成期間を周期として、
前記閾値補正パルスとほぼ同一時間長の第１のパルスと、前記合成期間を構成する前記Ｌ行分の第２のパルスからなるパルス群とが
同一の前記合成期間を構成する前記Ｌ行毎の前記信号書き込み動作を制御するために出力される前記信号書き込みパルスの位相差は、第１の位相差となり、隣接する前記合成期間同士の間で出力される前記信号書き込みパルスの位相差は、前記第１の位相差よりも長い第２の位相差となるように、
それぞれ配置されて形成されている
駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置および方法に関し、特に、パネルの低コスト化を実現することができるようにする、そのパネルの駆動装置および方法に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ(Electro Luminescent)デバイスを用いた平面自発光型のパネル（ＥＬパネル）の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【０００３】
有機ＥＬデバイスを画素に用いた平面自発光型のパネルの中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型のパネルの開発が盛んである。アクティブマトリクス型平面自発光パネルは、例えば以下の特許文献１乃至５に記載されている。
【０００４】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、先行して普及してきている液晶ディスプレイ（LCD :Liquid Crystal Display）と比較すると、有機ＥＬデバイスを画素に用いた平面自発光型のパネルについては、さらなる低コスト化が要請されている。
【０００６】
本発明は、このような状況に鑑みてなされたものであり、パネルの低コスト化を実現することができる駆動装置やその方法等を提供できるようにするものである。
【課題を解決するための手段】
【０００７】
本発明の一側面の駆動装置は、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、所定の信号電位を保持する保持容量とを備える画素回路を行列状に配置するパネルに対する制御として、水平期間における閾値補正動作および信号書き込み動作の駆動を制御する駆動装置である。かかる駆動装置は、Ｌ行（Ｌは２以上の整数値）の水平期間を合成した合成期間を単位として、前記単位に含まれる前記Ｌ行の部分で前記閾値補正動作を共通に行った後、前記単位に含まれる前記Ｌ行毎に前記信号書き込み動作を順次行う制御を行う駆動方式が採用された駆動装置である。かかる駆動装置は、前記信号書き込み動作の駆動を制御する信号書き込みパルスを生成する第１の生成手段と、前記閾値補正動作の駆動を制御する閾値補正パルスを生成する第２の生成手段とを備えている。そして、前記第１の生成手段に対する第１のクロックは、前記合成期間を周期として、前記閾値補正パルスとほぼ同一時間長の第１のパルスと、前記合成期間を構成する前記Ｌ行分の第２のパルスからなるパルス群とが、同一の前記合成期間を構成する前記Ｌ行毎の前記信号書き込み動作を制御するために出力される前記信号書き込みパルスの位相差は、第１の位相差となり、隣接する前記合成期間同士の間で出力される前記信号書き込みパルスの位相差は、前記第１の位相差よりも長い第２の位相差となるように、それぞれ配置されて形成されている。
【０００８】
前記第１の生成手段に対するイネーブルは、前記合成期間を構成する前記Ｌ行分の第３のパルスが前記第１の位相差の間隔で並ぶパルス群が複数存在し、隣接する前記パルス群の間隔が前記第２の位相差となるように形成されており、前記第１のクロックは、前記第２のパルスの立ち上がりまたは立ち下がりのタイミングが、前記イネーブルの前記パルス群を構成する前記Ｌ行分の前記第３のパルスのそれぞれの間に存在する第１の関係と、前記第１のパルスと前記第２のパルスとのうちの、一方の立ち上がり若しくは立ち下がりから、他方の立ち上がり若しくは立ち下がりまでの期間が、前記イネーブルの前記パルス群の配置期間よりも長いという第２の関係との関係を満たすように形成されている。
【０００９】
前記第２の生成手段に対する第２のクロックが、前記合成期間を周期として、前記第１のクロックとは個別に設けられている。
【００１０】
本発明の一側面の駆動方法は、上述した本発明の一側面の駆動装置に対応する方法である。
【００１１】
本発明の一側面においては、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、所定の信号電位を保持する保持容量とを備える画素回路を行列状に配置するパネルに対する制御として、水平期間における閾値補正動作および信号書き込み動作の駆動が制御される。即ち、Ｌ行（Ｌは２以上の整数値）の水平期間を合成した合成期間を単位として、前記単位に含まれる前記Ｌ行の部分で前記閾値補正動作を共通に行った後、前記単位に含まれる前記Ｌ行毎に前記信号書き込み動作を順次行う制御が行われる。  詳細には、前記信号書き込み動作の駆動を制御する信号書き込みパルスを生成する第１の生成処理と、前記閾値補正動作の駆動を制御する閾値補正パルスを生成する第２の生成処理とが独立してそれぞれ実行される。そして、前記第１の生成処理に対する第１のクロックは、前記合成期間を周期として、前記閾値補正パルスとほぼ同一時間長の第１のパルスと、前記合成期間を構成する前記Ｌ行分の第２のパルスからなるパルス群とが、次の条件を満たすようにそれぞれ配置されている。即ち、同一の前記合成期間を構成する前記Ｌ行毎の前記信号書き込み動作を制御するために出力される前記信号書き込みパルスの位相差は、第１の位相差となり、隣接する前記合成期間同士の間で出力される前記信号書き込みパルスの位相差は、前記第１の位相差よりも長い第２の位相差となるといった条件を満たすように、それぞれ配置されて形成されている。
【発明の効果】
【００１２】
本発明の一側面によれば、ＥＬパネルの低コスト化を実現することができる。
【００１３】
また、本発明の一側面によれば、画質を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１５】
本発明の一側面の駆動装置は、
駆動電流に応じて発光する発光素子（例えば、図５の発光素子３４）と、映像信号をサンプリングするサンプリング用トランジスタ（例えば、図５のサンプリング用トランジスタ３１）と、前記駆動電流を前記発光素子に供給する駆動用トランジスタ（例えば、図５の駆動用トランジスタ３２）と、所定の信号電位を保持する保持容量（例えば、図５の保持容量３３）とを備える画素回路を行列状に配置するパネルに対する制御として、水平期間における閾値補正動作および信号書き込み動作の駆動を制御する駆動装置（例えば図１９や図２２のライトスキャナ１０４）であって、
Ｌ行（Ｌは２以上の整数値）の水平期間を合成した合成期間を単位として、前記単位に含まれる前記Ｌ行の部分で前記閾値補正動作を共通に行った後（例えば、図１６の例ではＬ＝２とされており、時刻ｔ22乃至時刻ｔ29までに、Ｋ行目とＫ＋１行目の閾値補正動作を共通に行った後）、前記単位に含まれる前記Ｌ行毎に前記信号書き込み動作を順次行う（Ｋ行目、Ｋ＋１行目の順に信号書き込みを順次行う）制御を行う駆動方式が採用された駆動装置において、
前記信号書き込み動作の駆動を制御する信号書き込みパルス（例えば図１７の信号書き込みパルスＰｗ）を生成する第１の生成手段（例えば図１９のＰｗ作成部分２０１や、図２２のＰｗ作成部分３０１）と、
前記閾値補正動作の駆動を制御する閾値補正パルス（例えば図１７の閾値補正パルスＰｔ）を生成する第２の生成手段（例えば図１９のＰｔ作成部分２０２や、図２２のＰｔ作成部分３０２）と
を備え、
前記第１の生成手段に対する第１のクロック（例えば図１９や図２２のクロックｃｋ）は、前記合成期間（例えば図１８の例では２H）を周期として、
前記閾値補正パルスとほぼ同一時間長の第１のパルス（例えば図１８のパルスＰ１）と、前記合成期間を構成する前記Ｌ行分の第２のパルス（例えば図１８のパルスＰ２）からなるパルス群とが
同一の前記合成期間を構成する前記Ｌ行毎の前記信号書き込み動作を制御するために出力される前記信号書き込みパルスの位相差は、第１の位相差（例えば図１７や図１８の位相差Ｔ１）となり、隣接する前記合成期間同士の間で出力される前記信号書き込みパルスの位相差は、前記第１の位相差よりも長い第２の位相差（例えば図１７や図１８の位相差Ｔ２）となるように、
それぞれ配置されて形成されている。
【００１６】
前記第１の生成手段に対するイネーブル（例えば図１８、図１９、図２２のイネーブルｅｎ）は、前記合成期間を構成する前記Ｌ行分の第３のパルス（例えば図１８のパルス）が前記第１の位相差の間隔で並ぶパルス群が複数存在し、隣接する前記パルス群の間隔が前記第２の位相差となるように形成されており（例えば図１８参照）、
前記第１のクロックは、
前記第２のパルスの立ち上がりまたは立ち下がりのタイミングが、前記イネーブルの前記パルス群を構成する前記Ｌ行分の前記第３のパルスのそれぞれの間に存在する第１の関係（例えば図１８の関係参照）と、
前記第１のパルスと前記第２のパルスとのうちの、一方の立ち上がり若しくは立ち下がりから、他方の立ち上がり若しくは立ち下がりまでの期間（例えば図１８の期間Ｔｐ）が、前記イネーブルの前記パルス群の配置期間よりも長いという第２の関係（例えば図１８の関係参照）と
の関係を満たすように形成されている。
【００１７】
前記第２の生成手段に対する第２のクロック（例えば図１９のクロックｃｋ２）が、前記合成期間を周期として、前記第１のクロックとは個別に設けられている。
【００１８】
以下、図を参照して、本発明の実施の形態について説明する。
【００１９】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、有機ＥＬデバイスを用いたパネル（以下、ＥＬパネルと称する）の基本となる構成と動作について図１乃至図１５を参照して説明する。
【００２０】
図１は、基本となるＥＬパネルの構成例を示すブロック図である。
【００２１】
図１のＥＬパネル１００は、Ｎ×Ｍ個の画素（画素回路）１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。
【００２２】
また、ＥＬパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００２３】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍ、映像信号線ＤＴＬ１０−１乃至１０−Ｎ、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、画素１０１、または電源線ＤＳＬ１０と称する。
【００２４】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様である。
【００２５】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様である。
【００２６】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平周期（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｍに供給する。
【００２７】
図１のように構成されるＥＬパネル１００に、ソースドライバおよびゲートドライバとからなるドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成され、さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などを付加したものが表示装置となる。ＥＬパネル１００を含む表示装置は、例えば、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、テレビジョン受像機、プリンタ等の表示部として使用することができる。
【００２８】
図２は、図１に示したＥＬパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１を拡大することにより、画素１０１の詳細な構成を示したブロック図である。
【００２９】
なお、図２において画素１０１と接続されている走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、図１から明らかなように、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−（ｎ，ｍ）、映像信号線ＤＴＬ１０−（ｎ，ｍ）、および電源線ＤＳＬ１０−（ｎ，ｍ）となる。
【００３０】
図２に示す画素１０１の構成は、従来から用いられている構成であり、この構成を有する画素１０１を画素１０１ａと呼ぶことにする。
【００３１】
画素１０１ａは、サンプリング用トランジスタ２１、駆動用トランジスタ２２、保持容量２３、および有機ＥＬ素子である発光素子２４を含む。ここで、サンプリング用トランジスタ２１はＮチャネル型トランジスタであり、駆動用トランジスタ２２はＰチャネル型トランジスタである。サンプリング用トランジスタ２１のゲートは走査線ＷＳＬ１０に接続し、サンプリング用トランジスタ２１のドレインが映像信号線ＤＴＬ１０に接続し、ソースが駆動用トランジスタ２２のゲートｇに接続している。
【００３２】
駆動用トランジスタ２２のソースｓは電源線ＤＳＬ１０と接続され、ドレインｄは発光素子２４のアノードと接続されている。保持容量２３は、駆動用トランジスタ２２のソースｓとゲートｇの間に接続されている。また、発光素子２４のカソードは接地されている。
【００３３】
有機ＥＬ素子は電流発光素子であるため、発光素子２４に流れる電流値をコントロールすることで、発色の階調を得ることができる。図２の画素１０１ａでは、駆動用トランジスタ２２のゲート印加電圧を変化させることで、発光素子２４に流れる電流値をコントロールしている。
【００３４】
より具体的には、駆動用トランジスタ２２のソースｓは電源線ＤＳＬ１０に接続されており、常に飽和領域で動作するように設計されているので、駆動用トランジスタ２２は、次式（１）で表される電流値Ｉｄｓを流す定電流源として機能する。
【数１】
2010002496.tif 000003
【００３５】
式（１）において、μは移動度を示し、Ｗはゲート幅を表し、Ｌはゲート長を表し、Ｃｏｘは単位面積あたりのゲート酸化膜容量を示す。また、Ｖｇｓは、駆動用トランジスタ２２のゲートｇとソースｓ間の電圧（ゲートソース間電圧）であり、Ｖｔｈは、駆動用トランジスタ２２の閾値電圧である。なお、飽和領域とは、（Ｖｇｓ−Ｖｔｈ＜Ｖｄｓ）の条件を満たした状態をいう（Ｖｄｓは、駆動用トランジスタ２２のソースｓとドレインｄ間の電圧）。
【００３６】
図２の画素１０１ａでは、経時劣化により有機ＥＬ素子のＩ−Ｖ特性は、図３に示すように変化し、駆動用トランジスタ２２のドレイン電圧は変化するが、駆動用トランジスタ２２のゲートソース間電圧Ｖｇｓを一定に保つことで、発光素子２４には一定量の電流Ｉｄｓが流れる。即ち、電流Ｉｄｓと、有機ＥＬ素子の発光輝度とは比例関係にあるので、輝度自体は経時劣化によってもほぼ変化しない。
【００３７】
しかしながら、Ｐチャネル型トランジスタは、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができないため、より安価に画素回路を構成しようとする場合には、Ｎチャネル型トランジスタで構成する方が望ましい。
【００３８】
そこで、図４の画素１０１ｂに示すように、Ｐチャネル型である駆動用トランジスタ２２をＮチャネル型の駆動用トランジスタ２５に代えることが考えられる。
【００３９】
すなわち、図４の画素１０１ｂは、図３に示した画素１０１ａの構成のうち、Ｐチャネル型の駆動用トランジスタ２２をＮチャネル型の駆動用トランジスタ２５に代えた構成を示している。
【００４０】
図４の画素１０１ｂの構成では、駆動用トランジスタ２５のソースｓが発光素子２４に接続されてしまうため、有機ＥＬ素子の経時変化とともに駆動用トランジスタ２５のゲートソース間電圧Ｖｇｓが変化してしまう。これにより、発光素子２４に流れる電流が変化し、発光輝度は変化してしまう。また、画素１０１ｂごとに駆動用トランジスタの閾値電圧Ｖｔｈおよび移動度μは異なるため、式（１）に応じて電流値Ｉｄｓにバラツキが生じ、発光輝度も画素ごとに異なることになる。
【００４１】
そこで、有機ＥＬ素子の経時劣化、駆動用トランジスタの特性バラツキを防止し、かつ、画素１０１を構成する素子数が少ない回路として、後述する本発明を適用したＥＬパネルにも採用する図５に示す画素１０１ｃの構成が、本出願人により提案されている。
【００４２】
図５の画素１０１ｃは、サンプリング用トランジスタ３１、駆動用トランジスタ３２、保持容量３３、および発光素子３４を有する。サンプリング用トランジスタ３１のゲートは走査線ＷＳＬ１０と接続され、サンプリング用トランジスタ３１のドレインは映像信号線ＤＴＬ１０と接続されるとともに、ソースが駆動用トランジスタ３２のゲートｇと接続されている。
【００４３】
駆動用トランジスタ３２のソースｓ及びドレインｄの一方は発光素子３４のアノードに接続され、他方が電源線ＤＳＬ１０に接続される。保持容量３３は、駆動用トランジスタ３２のゲートｇと発光素子３４のアノードの間に接続されている。また、発光素子３４のカソードは所定の電位Ｖｃａｔに設定されている配線３５に接続されている。
【００４４】
以上のように構成される画素１０１ｃにおいて、サンプリング用トランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、保持容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。駆動用トランジスタ３２は、第１電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、保持容量３３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを発光素子３４に流す。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１ｃが発光する。
【００４５】
画素１０１ｃは、閾値補正機能を有する。閾値補正機能とは、駆動用トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を保持容量３３に保持させる機能であり、これにより、ＥＬパネル１００の画素毎のばらつきの原因となる駆動用トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００４６】
また、画素１０１ｃは、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、保持容量３３に信号電位Ｖｓｉｇを保持する際、駆動用トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００４７】
さらに、画素１０１ｃは、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動用トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能であり、これにより、駆動用トランジスタ３２のゲートｇとソースｓ間の電圧Ｖｇｓを一定に維持することが出来る。
【００４８】
なお、閾値補正機能、移動度補正機能、およびブートストラップ機能については、後述する図１０、図１４、および図１５などでも説明する。
【００４９】
以下では、単に画素１０１という場合であっても、画素１０１は、図５に示した画素１０１ｃの構成を有しているものとする。
【００５０】
図６は、画素１０１の動作を説明するタイミングチャートである。
【００５１】
図６は、同一の時間軸（図面横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００５２】
図６において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００５３】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾電圧補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００５４】
閾値補正準備期間Ｔ2では、時刻ｔ1において、電源スキャナ１０５が、電源線ＤＳＬ１０の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換え、サンプリング用トランジスタ３１をオンさせる。これにより、駆動用トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬ１０の低電位Ｖｓｓにリセットされる。
【００５５】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、電源スキャナ１０５により、電源線ＤＳＬ１０の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動用トランジスタ３２のゲートｇとソースｓとの間に接続された保持容量３３に書き込まれる。
【００５６】
時刻ｔ5から時刻ｔ7までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１０の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００５７】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１０の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で保持容量３３に書き込まれると共に、移動度補正用の電圧ΔＶμが保持容量３３に保持された電圧から差し引かれる。
【００５８】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で発光素子３４が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、発光素子３４の発光輝度は駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。
【００５９】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【００６０】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、映像信号線ＤＴＬ１０の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図６において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【００６１】
以上のようにして、画素１０１として画素１０１ｃの構成を有するＥＬパネル１００では、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがなく、発光素子３４を発光させることができる。
【００６２】
図７乃至図１５を参照して、画素１０１（１０１ｃ）の動作についてさらに詳細に説明する。
【００６３】
図７は、発光期間Ｔ1の画素１０１の状態を示している。
【００６４】
発光期間Ｔ1では、サンプリング用トランジスタ３１がオフ（走査線ＷＳＬ１０の電位が低電位）、かつ電源線ＤＳＬ１０の電位が高電位Ｖｃｃとなっており、駆動用トランジスタ３２が駆動電流Ｉｄｓを発光素子３４に供給している。このとき駆動用トランジスタ３２は飽和領域で動作するように設定されているため、発光素子３４に流れる駆動電流Ｉｄｓは、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓに応じて式（１）で表される値をとる。
【００６５】
そして、閾値補正準備期間Ｔ2の最初の時刻ｔ1において、図８に示すように、電源スキャナ１０５は、電源線ＤＳＬ１０の電位を高電位Ｖｃｃ（第１電位）から低電位Ｖｓｓ（第２電位）に切換える。このとき電源線ＤＳＬ１０の電位Ｖｓｓが発光素子３４の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔの和よりも小さければ（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔ）発光素子３４は消光し、駆動用トランジスタ３２の電源線ＤＳＬ１０と接続された側がソースｓとなる。また、発光素子３４のアノードは電位Ｖｓｓに充電される。
【００６６】
次に、図９に示すように、時刻ｔ2において、水平セレクタ１０３が映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓにした後、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換えることより、サンプリング用トランジスタ３１をオンにする。これにより、駆動用トランジスタ３２のゲート電位ＶｇはＶｏｆｓとなり、ゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとる。ここで、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓである（Ｖｏｆｓ−Ｖｓｓ）は、次の閾値補正期間Ｔ3で閾値補正動作を行うため、閾値電圧Ｖｔｈよりも大である（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）必要がある。逆に言うと、（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）の条件を満たすように、電位ＶｏｆｓおよびＶｓｓが設定される。
【００６７】
そして、閾値補正期間Ｔ3の最初の時刻ｔ4において、図１０に示すように、電源スキャナ１０５が電源線ＤＳＬ１０の電位を低電位Ｖｓｓから高電位Ｖｃｃに切換えると、駆動用トランジスタ３２の発光素子３４のアノードと接続されている側がソースｓとなり、図１０において１点鎖線で示されるように電流が流れる。
【００６８】
ここで、発光素子３４は等価的にダイオード３４Ａと寄生容量をＣｅｌとする保持容量３４Ｂで表すことができ、発光素子３４のリーク電流が駆動用トランジスタ３２に流れる電流よりもかなり小さい（Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌを満たす）という条件の下では、駆動用トランジスタ３２に流れる電流は保持容量３３と３４Ｂを充電するために使用される。発光素子３４のアノード電位Ｖｅｌ（駆動用トランジスタ３２のソース電位Ｖｓ）は、図１１に示されるように、駆動用トランジスタ３２を流れる電流に応じて上昇する。所定時間経過後、駆動用トランジスタ３２のゲートソース間電圧ＶｇｓがＶｔｈという値をとる。また、このときの発光素子３４のアノード電位Ｖｅｌは（Ｖｏｆｓ−Ｖｔｈ）である。ここで、発光素子３４のアノード電位Ｖｅｌは、発光素子３４の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔの和以下となっている（Ｖｅｌ＝（Ｖｏｆｓ−Ｖｔｈ）≦（Ｖｃａｔ＋Ｖｔｈｅｌ））。
【００６９】
その後、時刻ｔ5において、図１２に示されるように、走査線ＷＳＬ１０の電位が高電位から低電位に切替えられ、サンプリング用トランジスタ３１がオフして閾値補正動作（閾値補正期間Ｔ3）が完了する。
【００７０】
続く書き込み＋移動度補正準備期間Ｔ4の時刻ｔ6において、水平セレクタ１０３によって、映像信号線ＤＴＬ１０の電位が、基準電位Ｖｏｆｓから、階調に応じた信号電位Ｖｓｉｇに切換えられた（図１２）後、書き込み＋移動度補正期間Ｔ5に入り、図１３に示されるように、時刻ｔ7において、走査線ＷＳＬ１０の電位が高電位に設定されることでサンプリング用トランジスタ３１がオンして、映像信号の書き込みと移動度補正動作が行われる。駆動用トランジスタ３２のゲート電位Ｖｇは、サンプリング用トランジスタ３１がオンしているため信号電位Ｖｓｉｇとなるが、サンプリング用トランジスタ３１には電源線ＤＳＬ１０からの電流が流れるため、駆動用トランジスタ３２のソース電位Ｖｓは、時間とともに上昇していく。
【００７１】
駆動用トランジスタ３２の閾値補正動作は既に完了している。よって、式（１）の右辺の閾値補正の項、即ち（Ｖｓｉｇ−Ｖｏｆｓ）2の項の影響はなくなるので、駆動用トランジスタ３２が流す電流Ｉｄｓは移動度μを反映したものとなる。具体的には、図１４に示されるように、移動度μが大きい場合には、駆動用トランジスタ３２が流す電流Ｉｄｓは大きくなり、ソース電位Ｖｓの上昇も早い。一方、移動度μが小さい場合には、駆動用トランジスタ３２が流す電流Ｉｄｓは小さくなり、ソース電位Ｖｓの上昇は遅くなる。換言すると、一定時間経過時点では、移動度μが大きい場合には、駆動用トランジスタ３２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は大きくなり、移動度μが小さい場合には、駆動用トランジスタ３２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は小さくなる。これによって、各画素１０１の駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓのバラツキが、移動度μを反映して小さくなり、一定時間経過後の各画素１０１のゲートソース間電圧Ｖｇｓは、移動度μのバラツキを完全に補正した電圧となる。
【００７２】
時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定されることでサンプリング用トランジスタ３１がオフして、書き込み＋移動度補正期間Ｔ5が終了し、発光期間Ｔ6となる（図１５）。
【００７３】
発光期間Ｔ6では、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓは一定であるので、駆動用トランジスタ３２は一定電流Ｉｄｓ’を発光素子３４に供給し、発光素子３４のアノード電位Ｖｅｌは、発光素子３４に一定電流Ｉｄｓ’という電流が流れる電圧Ｖｘまで上昇し、発光素子３４は発光する。駆動用トランジスタ３２のソース電位Ｖｓが上昇すると、保持容量３３のブートストラップ機能により、駆動用トランジスタ３２のゲート電位Ｖｇも連動して上昇する。
【００７４】
画素１０１ｃを採用した画素１０１においても、発光素子３４は、発光時間が長くなると、Ｉ−Ｖ特性は変化する。そのため、図１５に示されるＢ点の電位も時間とともに変化する。しかしながら、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓは一定値に保たれているので、発光素子３４に流れる電流は変化しない。したがって、発光素子のＩ−Ｖ特性が経時劣化しても、一定電流Ｉｄｓ’が流れ続けるので、発光素子３４の輝度が変化することはない。
【００７５】
以上のように、画素１０１（１０１ｃ）を備える図５のＥＬパネル１００においては、閾値補正機能および移動度補正機能によって画素１０１ごとの閾値電圧Ｖｔｈ及び移動度μの相違を補正することができる。また、発光素子３４の経時変動（劣化）も補正することができる。
【００７６】
これにより、図５のＥＬパネル１００を用いた表示装置では、高品位な画質を得ることが可能である。
【００７７】
ここで、ＥＬパネル１００の駆動制御方式として、より高精細化、高速化に対応したタイミングとして、Ｌ行（Ｌは２以上）の水平期間を合成した期間（以下、このような期間、即ちＬＨを、合成期間と称する）を単位として、その単位に含まれるＬ行の部分で閾値補正動作を共通に行った後、そのＬ行毎に信号書き込み動作を順次行う駆動方式（以下、閾値補正合成方式と称する）が提案されている。図１６は、Ｌ＝２の場合の閾値補正合成方式の一例を説明するタイミングチャートである。
【００７８】
時刻ｔ21において、電源スキャナ１０５は、Ｋ行目の電源線ＤＳＬ１０−Ｋに供給する電位を高電位Ｖｃｃから低電位Ｖｓｓに切換える。なお、時刻ｔ21においては、Ｋ行目の走査線ＷＳＬ１０−Ｋの電位および映像信号線ＤＴＬ１０−１乃至１０−Ｎの各電位は、低電位側に設定されている。これにより、前フィールドについてのＫ行目発光期間が終了する。
【００７９】
時刻ｔ22において、電源スキャナ１０５は、Ｋ＋１行目の電源線ＤＳＬ１０−（Ｋ＋１）に供給する電位を高電位Ｖｃｃから低電位Ｖｓｓに切換える。なお、時刻ｔ22においては、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）の電位および映像信号線ＤＴＬ１０−１乃至１０−Ｎの各電位は、低電位側に設定されている。これにより、前フィールドについてのＫ＋１行目発光期間が終了する。
【００８０】
時刻ｔ23において、ライトスキャナ１０４が、供給する電位を走査線ＷＳＬ１０−Ｋ，１０−（Ｋ＋１）に対して同時に高電位に切換える。これにより、図９を参照して説明したように、駆動用トランジスタ３２のゲート電位ＶｇはＶｏｆｓとなり、ソース電位ＶｓはＶｓｓとなる。その結果、ゲートソース間電圧Ｖｇｓが駆動用トランジスタ３２の閾値電圧Ｖｔｈよりも大であるＶｏｆｓ−Ｖｓｓ（＞Ｖｔｈ）という値をとることになり、閾値補正を行う前の閾値補正準備動作が行われている。この動作を終了すべく、時刻ｔ24において、ライトスキャナ１０４が、供給する電位を走査線ＷＳＬ１０−Ｋ，１０−（Ｋ＋１）に対して同時に低電位に切換える。即ち、時刻ｔ23から時刻ｔ24までが閾値補正準備期間である。
【００８１】
閾値補正の準備が完了すると、時刻ｔ25において、ライトスキャナ１０４が、供給する電位を走査線ＷＳＬ１０−Ｋ，１０−（Ｋ＋１）に対して同時に高電位に切換える。そして、時刻ｔ26において、電源スキャナ１０５は、電源線ＤＳＬ１０−Ｋ，１０−（Ｋ＋１）に供給する電位を低電位Ｖｓｓから高電位Ｖｃｃに同時に切換える。これにより、Ｋ行目とＫ＋１行目の全画素１０１で同時に閾値補正動作が開始される。すなわち、図１０を参照して説明したように、発光素子３４のアノード電位Ｖｅｌ（駆動用トランジスタ３２のソース電位）が、駆動用トランジスタ３２を流れる電流に応じて上昇し、所定時間後には（Ｖｏｆｓ−Ｖｔｈ）に等しくなる。時刻ｔ27には、走査線ＷＳＬ１０−Ｋ，１０−（Ｋ＋１）のそれぞれに供給する電位が、ライトスキャナ１０４により、一斉に低電位に切換えられ、閾値補正動作が終了する。
【００８２】
さらに、時刻ｔ28において、ライトスキャナ１０４が、供給する電位を走査線ＷＳＬ１０−Ｋ，１０−（Ｋ＋１）に対して同時に高電位に切換える。このとき、電源線ＤＳＬ１０−Ｋ，１０−（Ｋ＋１）の電位は高電位Ｖｃｃに保たれているので、Ｋ行目とＫ＋１行目の全画素１０１で同時に２回目の閾値補正動作が開始される。そして、時刻ｔ29には、走査線ＷＳＬ１０−Ｋ，１０−（Ｋ＋１）のそれぞれに供給する電位が、ライトスキャナ１０４により、一斉に低電位に切換えられ、２回目の閾値補正動作が終了する。
【００８３】
その後、映像信号線ＤＴＬ１０−１乃至１０−Ｎそれぞれの電位が階調に応じた信号電位Ｖｓｉｇに設定されると、時刻ｔ30において、ライトスキャナ１０４は、走査線ＷＳＬ１０−Ｋに対して、供給する電位をＴｓ時間だけ高電位に切換える。Ｔｓ時間だけ高電位に切換えられたＫ行の画素１０１の発光素子３４は発光する。
【００８４】
その後、映像信号線ＤＴＬ１０−１乃至１０−Ｎそれぞれの電位が階調に応じた信号電位Ｖｓｉｇ２（＞Ｖｓｉｇ）に設定されると、時刻ｔ30からＴ１時間経過後の時刻ｔ31において、ライトスキャナ１０４は、走査線ＷＳＬ１０−（Ｋ＋１）に対して、供給する電位をＴｓ時間だけ高電位に切換える。Ｔｓ時間だけ高電位に切換えられたＫ＋１行の画素１０１の発光素子３４は発光する。
【００８５】
なお、走査線ＷＳＬ１０−Ｋ，ＷＳＬ１０−（Ｋ＋１）の電位が高電位に設定されるそれぞれのＴｓ時間では、図１３を参照して説明したように、駆動用トランジスタ３２のソース電位Ｖｓも上昇していくので、映像信号の書き込みとともに移動度補正も行われている。
【００８６】
このようにして、同一の合成期間に含まれるＫ行とＫ＋１行においては、共通の閾値補正期間で閾値補正が行われた後、Ｋ行、Ｋ＋１行の順で、Ｔ１時間の間隔を開けて、即ち位相差Ｔ１で信号書き込みが順次行われる。
【００８７】
このような動作が、その他の行についても行われる。即ち、画面全体を画素単位でみると、行番号１乃至Ｍの順番に（線順次に）信号書き込みが行われる。ただし、画面全体を合成期間の単位でみると、図１７に示されるように、１つの合成期間内では位相差Ｔ１で、隣接する合成期間同士の間では位相差Ｔ２（＞Ｔ１）で、信号書き込みが順次行われていくことになる。
【００８８】
なお、合成期間を構成する水平期間の数、即ち、同一の合成期間に含まれる行の数は、上述の例では２行とされていたが、特に２行に限定されず、３行以上でも構わない。ただし、３行以上を含む合成期間であっても、合成期間内での各行の位相差は、上述の例と同一の位相差Ｔ１で一定に保たれているとする。
【００８９】
即ち、閾値補正合成方式では、同一の合成期間内では、閾値補正準備と閾値補正は同一タイミングで行われ、その後、信号書き込みは行毎に位相差Ｔ１で順次行われる。また、隣接する合成期間同士の間では位相差Ｔ２で、信号書き込みが行われる。
【００９０】
よって、このような閾値補正合成方式を適用するライトスキャナ１０４、即ち、図１７のように走査線電位を制御することができるライトスキャナ１０４を、従来の技術を利用して具現化しようとすると、その構成が難しくかつ煩雑なものとなり、狭額縁化や低コスト化を図ることができない。
【００９１】
そこで、本発明人は、閾値補正合成方式を適用するライトスキャナ１０４、即ち、図１７のように走査線電位を制御することができるライトスキャナ１０４の構成として、次のような構成を発明した。
【００９２】
なお以下、図１７の記載にあわせて、各走査線電位の各パルスうちの、閾値補正準備動作または閾値補正動作の駆動を制御するパルスを、閾値補正パルスＰｔと称し、信号書き込み動作の駆動を制御するパルスを信号書き込みパルスＰｗと称する。
【００９３】
この場合、ライトスキャナ１０４は、信号書き込みパルスＰｗを作成する部分（以下、Ｐｗ作成部分と称する）と、閾値補正パルスＰｔを作成する部分（以下、Ｐｔ作成部分と称する）を個別に有しているとする。
【００９４】
このような構成のライトスキャナ１０４の大きな特徴としては、次の３点が挙げられる。
【００９５】
即ち、１点目は、ライトスキャナ１０４のクロックの周期は、合成期間、即ち、Ｌ行分の水平期間となっている点である。
【００９６】
２点目は、Ｐｗ作成部分のクロックとＰｔ作成部分のクロックが異なっている点である。そこで、以下、前者のクロックを書きクロックｃｋと記述し、後者のクロックをクロックｃｋ２と記述する。なお、後述する図２２に示されるように、クロックｃｋ２は必須ではない。即ち、クロックｃｋ２が存在しない場合も含めて、クロックｃｋとクロックｃｋ２とは異なっていると表現しているのである。
【００９７】
３点目は、クロックｃｋは、その周期内に、閾値補正パルスＰｔとほぼ同一時間長の第１のパルスと、合成期間に含まれる行数分の第２のパルスを含んでいる点である。
【００９８】
具体的には例えば、上述の例にあわせて、合成期間が２Ｈである場合、即ち、合成期間に２行が含まれる場合について、この３点目について説明する。この場合、クロックｃｋは、図１８に示されるように、第１のパルスとしてパルスＰ１を含み、第２のパルスとしてパルスＰ２を含むように形成される。
【００９９】
ここで、閾値補正合成方式の信号書き込み動作では、上述したように、同一の合成期間内では一定の位相差Ｔ１で遷移していくが、隣接する合成期間同士の間の位相差Ｔ２は、位相差Ｔ１よりも長くなるという特徴を有しいている。かかる特徴を実現すべく、Ｐｗ作成部分に対するクロックｃｋは、Ｐｗ作成部分に対するイネーブルｅｎとの間に次のような関係を満たすように生成される。
【０１００】
即ち、図１８に示されるように、イネーブルｅｎは、合成期間に含まれる行数分（ここでは２行分）のパルスが位相差Ｔ１の間隔で並び、その後、次のパルスとの間隔が位相差Ｔ２となるように形成されている。換言すると、イネーブルｅｎは、位相差Ｔ１の間隔で並ぶパルス群を単位として見た場合、各パルス群が位相差Ｔ２の間隔で並ぶように形成されている。
【０１０１】
このようなイネーブルｅｔが存在する場合、クロックｃｔのパルスＰ２は、次の第１の関係と第２の関係を満たすように配置される。即ち、第１の関係とは、パルスＰ２の立ち上がり時刻ｔp2uまたは立ち下がり時刻ｔp2dが、イネーブルｅｎの位相差Ｔ１の間隔で並ぶパルス群の各パルスの間に存在するという関係をいう。また、第２の関係とは、パルスＰ１とパルスＰ２とのうちの、一方の立ち上がり若しくは立ち下がりから、他方の立ち上がり若しくは立ち下がりまでの期間Ｔｐが、イネーブルｅｎの位相差Ｔ１の間隔で並ぶパルス群の配置期間よりも長いという関係である。
【０１０２】
以上の３点の特徴を有するライトスキャナ１０４の構成が、本発明人により発明された構成のひとつである。換言すると、本発明が適用されるライトスキャナ１０４としては、以上の３点の特徴を有する構成であれば、その実施の形態は特に限定されず、様々な形態を取ることができる。
【０１０３】
具体的には例えば、図１９は、本発明が適用されるライトスキャナ１０４の構成例であって、合成期間２が２Ｈである場合、即ち、合成期間に２行が含まれる場合の構成例を示すブロック図である。ただし、便宜上、図１９には、ライトスキャナ１０４のうちの、１つの合成期間であるＫ行とＫ＋１行についての制御部分、即ち、走査線ＷＳＬ１０−Ｋ乃至ＷＳＬ１０−（Ｋ＋３）の出力電位を図１７のように制御する部分のみが図示されている。
【０１０４】
図１９のライトスキャナ１０４には、Ｐｗ作成部分２０１、Ｐｔ作成部分２０２、および出力制御部分２０３が設けられている。
【０１０５】
Ｐｗ作成部分２０１には、シフトレジスタ２１１−１乃至２１１−６等が設けられており、スタートパルスｓｐを順次転送すべく、その順番で接続されている。なお、等と記載した理由は、図１９には図示せぬシフトレジスタがさらにＰｗ作成部分２０１に設けられているからである。
【０１０６】
シフトレジスタ２１１−１乃至２１１−６には、スタートパルスｓｐの転送タイミングを制御すべく、クロックｃｋとその反転クロックｘｃｋが入力される。
【０１０７】
また、Ｐｗ作成部分２０１には、ＡＮＤ回路２１２−１乃至２１１−５等が設けられている。なお、等と記載した理由は、図１９には図示せぬＡＮＤ回路がさらにＰｗ作成部分２０１に設けられているからである。
【０１０８】
なお、図１９において、数字ｋが内部に付された丸印は、信号を示している。そこで、本明細書においては、かかる信号を特定すべく、信号丸ｋという表現を用いることにする。
【０１０９】
ＡＮＤ回路２１２−１には、シフトレジスタ２１１−１の出力信号丸１、シフトレジスタ２１１−２の出力信号丸２、および、イネーブルｅｎが入力される。ＡＮＤ回路２１２−１の出力信号丸６は、後述するＯＲ回路２１５−１に入力される。
【０１１０】
ＡＮＤ回路２１２−２には、シフトレジスタ２１１−２の出力信号丸２、シフトレジスタ２１１−３の出力信号丸３、および、イネーブルｅｎが入力される。ＡＮＤ回路２１２−２の出力信号丸７は、後述するＯＲ回路２１５−２に入力される。
【０１１１】
ＡＮＤ回路２１２−３には、シフトレジスタ２１１−３の出力信号丸３、シフトレジスタ２１１−４の出力信号丸４、および、イネーブルｅｎが入力される。なお、ＡＮＤ回路２１２−３の出力がない点については後述する。
【０１１２】
ＡＮＤ回路２１２−４には、シフトレジスタ２１１−４の出力信号丸４、シフトレジスタ２１１−５の出力信号丸５、および、イネーブルｅｎが入力される。ＡＮＤ回路２１２−４の出力信号丸８は、後述するＯＲ回路２１５−３に入力される。
【０１１３】
ＡＮＤ回路２１２−５には、シフトレジスタ２１１−５の出力信号丸５、シフトレジスタ２１１−６の出力信号、および、イネーブルｅｎが入力される。ＡＮＤ回路２１２−５の出力信号は、後述するＯＲ回路２１５−４に入力される。
【０１１４】
Ｐｔ作成部分２０２には、シフトレジスタ２１３−１乃至２１３−３等が設けられており、スタートパルスｓｐ２を順次転送すべく、その順番で接続されている。なお、等と記載した理由は、図１９には図示せぬシフトレジスタがさらにＰｔ作成部分２０２に設けられているからである。
【０１１５】
シフトレジスタ２１３−１乃至２１３−３には、スタートパルスｓｐ２の転送タイミングを制御すべく、クロックｃｋ２とその反転クロックｘｃｋ２が入力される。
【０１１６】
また、Ｐｔ作成部分２０２には、ＡＮＤ回路２１４−１，２１４−２等が設けられている。なお、等と記載した理由は、図１９には図示せぬＡＮＤ回路がさらにＰｔ作成部分２０２に設けられているからである。
【０１１７】
ＡＮＤ回路２１４−１には、シフトレジスタ２１３−１の出力信号Ａ、シフトレジスタ２１３−２の出力信号Ｂ、および、イネーブルｅｎ２が入力される。ＡＮＤ回路２１４−１の出力信号Ｄは、後述するＯＲ回路２１５−１，２１５−２に入力される。
【０１１８】
ＡＮＤ回路２１４−２には、シフトレジスタ２１３−２の出力信号Ｂ、シフトレジスタ２１３−３の出力信号Ｃ、および、イネーブルｅｎ２が入力される。ＡＮＤ回路２１４−２の出力信号は、後述するＯＲ回路２１５−３，２１５−４に入力される。
【０１１９】
出力制御部分２０３には、ＯＲ回路２１５−１乃至２１５−４等、および、バッファ２１６−１乃至２１６−４等が設けられている。なお、等と記載した理由は、図１９には図示せぬＯＲ回路やバッファがさらに出力制御部分２０３に設けられているからである。
【０１２０】
ＯＲ回路２１５−１には、ＡＮＤ回路２１２−１の出力信号丸６、ＡＮＤ回路２１４−１の出力信号Ｄが入力される。ＯＲ回路２１５−１の出力信号Ｅは、バッファ２１６−１を介して、Ｋ行目の走査線ＷＳＬ１０−Ｋに出力される。
【０１２１】
ＯＲ回路２１５−２には、ＡＮＤ回路２１２−２の出力信号丸７、ＡＮＤ回路２１４−１の出力信号Ｄが入力される。ＯＲ回路２１５−２の出力信号Ｆは、バッファ２１６−２を介して、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）に出力される。
【０１２２】
ＯＲ回路２１５−３には、ＡＮＤ回路２１２−４の出力信号丸８、ＡＮＤ回路２１４−２の出力信号が入力される。ＯＲ回路２１５−３の出力信号は、バッファ２１６−３を介して、Ｋ＋２行目の走査線ＷＳＬ１０−（Ｋ＋２）に出力される。
【０１２３】
ＯＲ回路２１５−４には、ＡＮＤ回路２１２−５の出力信号、ＡＮＤ回路２１４−２の出力信号が入力される。ＯＲ回路２１５−４の出力信号は、バッファ２１６−４を介して、Ｋ＋３行目の走査線ＷＳＬ１０−（Ｋ＋３）に出力される。
【０１２４】
次に、図２０と図２１を参照して、図１９の構成のライトスキャナ１０４の動作例について説明する。
【０１２５】
ただし、図１６との対応関係を明確にすべく、図１６のＫ行目の走査線ＷＳＬ１０−ＫとＫ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）の電位制御に関する部分の動作例についてのみ説明する。もっとも、他の行の走査線ＷＳＬ１０の電位制御に関する部分の動作も、以下に説明する動作と基本的に同様となる。
【０１２６】
また、図１９の構成のライトスキャナ１０４の動作例の説明をしているときに限り、便宜上、各出力信号について、高電位であることを「１」と称し、低電位であることを「０」と称する。
【０１２７】
図２０は、図１９の構成のライトスキャナ１０４内部の各構成要素等の出力信号のタイミングチャートを示している。なお、図２０の下方の時刻ｔ23乃至時刻ｔ31は、図１６のそれぞれ対応する時刻を示している。
【０１２８】
少なくとも時刻ｔ23乃至時刻ｔ29までは、Ｐｗ作成部分２０１の出力信号丸６，丸７は「０」であるので、出力制御部分２０３のＯＲ回路２１５−１の出力信号ＥとＯＲ回路２２５−２の出力信号Ｆは何れも、Ｐｔ作成部分２０２のＡＮＤ回路２１４−１の出力信号Ｄとなる。
【０１２９】
ここで、時刻ｔ23乃至時刻ｔ29の間、シフトレジスタ２１３−１の出力信号Ａは「１」であり、シフトレジスタ２１３−２の出力信号Ｂも「１」である。よって、イネーブルｅｎ２が「１」である期間、即ち、時刻ｔ23乃至時刻ｔ24の期間、時刻ｔ25乃至時刻ｔ27の期間、および、時刻ｔ28乃至時刻ｔ29の期間において、Ｐｔ作成部分２０２のＡＮＤ回路２１４−１の出力信号Ｄは「１」となる。その結果、ＯＲ回路２１５−１の出力信号Ｅ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋが「１」となるとともに、ＯＲ回路２２５−２の出力信号Ｆ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）も「１」となる。これらの期間は、図１６を用いて説明したように、閾値補正準備期間または閾値補正期間となる。このようにして、閾値補正準備や閾値補正動作については、同一の合成期間内の全行（本例では、Ｋ行とＫ＋１行）で一斉に行われることになる。
【０１３０】
次に、時刻ｔ29以降の動作について、図２１を参照して説明する。図２１は、図２０の楕円状の枠の部分の拡大図である。
【０１３１】
時刻ｔ29になると、Ｐｔ作成部分２０２の出力信号Ｄは「１」から「０」に切り替わる。よって、時刻ｔ29以降で少なくとも図２１に示される期間中においては、出力制御部分２０３のＯＲ回路２１５−１の出力信号Ｅは、Ｐｗ作成部分２０１のＡＮＤ回路２１２−１の出力信号丸６となり、また、出力制御部分２０３のＯＲ回路２１５−２の出力信号Ｆは、Ｐｗ作成部分２０１のＡＮＤ回路２１２−２の出力信号丸７となる。
【０１３２】
時刻ｔ30の前後では、シフトレジスタ２１１−１の出力信号丸１は「１」であり、シフトレジスタ２１１−２の出力信号丸２も「１」である。ただし、時刻ｔ30の直前では、イネーブルｅｎが「０」で保たれているので、ＡＮＤ回路２１２−１の出力信号丸６は「０」である。時刻ｔ30になると、イネーブルｅｎが「０」から「１」に切り替わるので、ＡＮＤ回路２１２−１の出力信号丸６も「０」から「１」に切り替わる。その結果、ＯＲ回路２１５−１の出力信号Ｅ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋが「１」になる。これにより、図１６を用いて説明したように、Ｋ行目信号書き込み期間が開始することになる。
【０１３３】
なお、時刻ｔ30においては、シフトレジスタ２１１−３の出力信号丸３は「０」であるので、イネーブルｅｎが「０」から「１」に切り替わっても、ＡＮＤ回路２１２−２の出力信号丸７は「０」を保ち続ける。その結果、ＯＲ回路２１５−２の出力信号Ｆ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）も「０」を保ち続ける。
【０１３４】
時刻ｔ51になり、シフトレジスタ２１１−１に入力されるスタートパルスｓｐが「１」から「０」に切り替わる。ただし、この前後において、クロックｃｋは「１」を保ち続けているので、シフトレジスタ２１１−１の出力信号丸１は「１」を保ち続ける。
【０１３５】
時刻ｔ52になると、イネーブルｅｎが「１」から「０」に切り替わるので、ＡＮＤ回路２１２−１の出力信号丸６も「１」から「０」に切り替わる。その結果、ＯＲ回路２１５−１の出力信号Ｅ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋが「０」になる。これにより、図１６を用いて説明したように、Ｋ行目信号書き込み期間が終了し、Ｋ行目発光期間に移行することになる。
【０１３６】
時刻ｔ53になると、クロックｃｋが「１」から「０」に切り替わる。これにより、時刻ｔ51にシフトレジスタ２１１−１に入力されるスタートパルスｓｐが「１」から「０」に切り替わったことを受けて、シフトレジスタ２１１−１の出力信号丸１が「１」から「０」に切り替わる。また、時刻ｔ29と時刻ｔ30の間にシフトレジスタ２１１−３に入力される、シフトレジスタ２１１−２の出力信号丸２が「０」から「１」に切り替わったことを受けて、シフトレジスタ２１１−３の出力信号丸３が「０」から「１」に切り替わる。
【０１３７】
その結果、その後の時刻ｔ31の前後では、シフトレジスタ２１１−２の出力信号丸２は「１」となり、シフトレジスタ２１１−３の出力信号丸３も「１」となる。ただし、時刻ｔ31の直前までは、イネーブルｅｎが「０」で保たれているので、ＡＮＤ回路２１２−２の出力信号丸７は「０」である。時刻ｔ31になると、イネーブルｅｎが「０」から「１」に切り替わるので、ＡＮＤ回路２１２−２の出力信号丸７も「０」から「１」に切り替わる。その結果、ＯＲ回路２１５−２の出力信号Ｆ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）が「１」になる。これにより、図１６を用いて説明したように、Ｋ＋１行目信号書き込み期間が開始することになる。
【０１３８】
なお、時刻ｔ31においては、シフトレジスタ２１１−１の出力信号丸１は「０」であるので、イネーブルｅｎが「０」から「１」に切り替わっても、ＡＮＤ回路２１２−１の出力信号丸６は「０」を保ち続ける。その結果、ＯＲ回路２１５−１の出力信号Ｅ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋも「０」を保ち続ける。
【０１３９】
時刻ｔ54になると、イネーブルｅｎが「１」から「０」に切り替わるので、ＡＮＤ回路２１２−２の出力信号丸７も「１」から「０」に切り替わる。その結果、ＯＲ回路２１５−２の出力信号Ｆ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）が「０」になる。これにより、図１６を用いて説明したように、Ｋ＋１行目信号書き込み期間が終了し、Ｋ＋１行目発光期間に移行することになる。
【０１４０】
ここで、時刻ｔ30から時刻ｔ31までの時間は、図１８を用いて説明したように、Ｔ１時間である。よって、合成期間内の信号書き込み、即ち、本例ではＫ行目とＫ＋１行目の信号書き込みは、位相差Ｔ１で順次行われていくことになる。
【０１４１】
ところで、時刻ｔ31にイネーブルｅｎが「０」から「１」に切り替わった後、次にイネーブルｅｎが「０」から「１」に切り替わるまでには、図１８を用いて説明したように、Ｔ２時間が経過する。この時刻ｔ31からＴ２時間が経過した時点で、シフトレジスタ２１１−４の出力信号丸４が「１」であり、かつ、シフトレジスタ２１１−５の出力信号丸５が「１」であれば、ＡＮＤ回路２１２−４の出力信号丸８も「０」から「１」に切り替わる。その結果、ＯＲ回路２１５−３の出力信号、即ち、Ｋ行とＫ＋１行からなる合成期間にとって、次の合成期間に含まれるＫ＋２行目の走査線ＷＳＬ１０−（Ｋ＋２）が「１」になる。これにより、図１７を用いて説明したように、Ｋ＋２行目信号書き込み期間が開始することになる。即ち、隣接する合成期間同士の間では、位相差Ｔ２（＞Ｔ１）で、信号書き込みが行われることになる。
【０１４２】
以上の内容を、信号書き込みの点についてまとめると次のようになる。
【０１４３】
即ち、Ｐｗ作成部分２０１のイネーブルｅｎが「０」から「１」に切り替わった際に、Ｐｗ作成部分２０１のＡＮＤ回路（図１９に図示されている例ではＡＮＤ回路２１２−１乃至２１２−５）のうちの、入力される２つのシフトレジスタ（図１９に図示されている例では、シフトレジスタ２１１−１乃至２１１−６のうちの何れか２つ）の出力信号が共に「１」であるＡＮＤ回路の出力は「１」になる。この場合、このＡＮＤ回路と対応付けられた行（例えばＡＮＤ回路２１２−１については、走査線ＷＳＬ１０−Ｋにより駆動されるＫ行）の信号書き込みが行われることになる。
【０１４４】
換言すると、Ｐｗ作成部分２０１のイネーブルｅｎが「０」から「１」に切り替わった際に、書き込み対象の行に対応するＡＮＤ回路に入力される２つのシフトレジスタの出力信号を共に「１」にしておく必要がある。
【０１４５】
また、Ｐｗ作成部分２０１のシフトレジスタの信号、即ち、元々はスタートパルスｓｐであった信号は、Ｐｗ作成部分２０１のクロックｃｋの立ち下がりまたは立ち上がりのタイミングで、後段のシフトレジスタに順次転送されていく。
【０１４６】
そして、信号書き込みの行間の位相差は、書き込み対象の行の直前の行が合成期間内の行であれば位相差Ｔ１とするが、書き込み対象の直前の行が、隣接する別の合成期間内の行であれば位相差Ｔ２（＞Ｔ１）とする必要がある。
【０１４７】
このため、Ｐｗ作成部分２０１では、図１８に示される関係を有するクロックｃｋとイネーブルｅｎが利用されるのである。
【０１４８】
即ち、図１７に示されるように、信号書き込みパルスＰｗは、同一の合成期間内、即ち、図１７の例ではＫ行目とＫ＋１行目の合成期間内、またはＫ＋２行目とＫ＋３行目の合成期間内では、一定の位相差Ｔ１をもって遷移する。しかしながら、合成期間と次の別合成期間との間では、その位相差Ｔ２は、合成期間内における位相差Ｔ１に対して長くなる。
【０１４９】
また、信号書き込みパルスＰｗは、Ｐｗ作成部分２０１においてスタートパルスｓｐがシフトレジスタ（図１９に図示されている例ではシフトレジスタ２１１−１乃至２１１−６）によって順次転送されていくことで作成される。このシフトレジスタの転送タイミングは、Ｐｗ作成部分２０１のクロックｃｋの立ち上がりと立下りで決定される。よって、同一の合成期間内と、隣接する別々の合成期間の間とで、クロックｃｋの立ち上がりや立下りのタイミングを異なるように設定する必要がある。このため、図１８に示されるような波形のクロックｃｋを採用し、その立ち上がりや立ち下がりのタイミングを、図１８に示されるようなイネーブルｅｎとの関係を考慮して設定することで、隣接する別々の合成期間の間では大きな位相差Ｔ２を実現し、逆に合成期間内では小さな位相差Ｔ１を実現しているのである。
【０１５０】
さらに、図１９の構成のライトスキャナ１０４は、Ｐｗ作成部分２０１のシフトレジスタ（図１９に図示されている例ではシフトレジスタ２１１−１乃至２１１−６）の直後のＡＮＤ回路（図１９に図示されている例ではＡＮＤ回路２１２−１乃至２１２−５）が、合成期間に含まれる行数（本例では２行）＋１の周期で外部に出力されない、という特徴を有している。
【０１５１】
かかる特徴についてさらに説明する。即ち、図１９のスキャナ構成を有し、図２０や図２１のタイミングで動作するライトスキャナ１０４を採用した場合、より正確に言うと、信号書き込みパルスＰｗは、シフトレジスタの前段と自段との各出力信号およびイネーブルｅｎ（或いは自段と後段とイネーブルｅｎ）のＡＮＤを取った結果得られる信号によって作成されている。
【０１５２】
この場合、ＡＮＤ回路２１２−３の出力、即ち、シフトレジスタ２１１−３の出力信号丸３、シフトレジスタ２１１−４の出力信号丸４、およびイネーブルｅｎでＡＮＤをとった結果の出力信号は、All Lowとなってしまう。そこで、このＡＮＤ回路２１２−３からの出力は外部に出力しないようにしているのである。
【０１５３】
また、ＡＮＤ回路２１２−３の存在理由、即ち、シフトレジスタ２１１−３の出力信号丸３、シフトレジスタ２１１−４の出力信号丸４、およびイネーブルｅｎでＡＮＤをとる理由は、シフトレジスタ２１１−３やシフトレジスタ２１１−４から見える負荷を一定としてパルスのなまり等を行毎にそろえるためである。
【０１５４】
このように、図１９の構成のライトスキャナ１０４は、閾値補正合成方式のスキャナとして最適化が図られたものとなっているのである。
【０１５５】
さらに、図２２を参照して、本発明が適用されるライトスキャナ１０４の別の実施の形態についても説明する。即ち、図２２は、本発明が適用されるライトスキャナ１０４の構成例であって、図１９とは異なる構成例を示すブロック図である。ただし、図２２は、図１９の例と同様に、合成期間が２Ｈである場合、即ち合成期間に２行が含まれている場合の構成例を示すブロック図である。また、便宜上、図２２には、ライトスキャナ１０４のうちの、走査線ＷＳＬ１０−（Ｋ−５）乃至ＷＳＬ１０−（Ｋ＋１）の出力電位を図１７のように制御する部分のみが図示されている。
【０１５６】
図２２のライトスキャナ１０４には、Ｐｗ作成部分３０１、Ｐｔ作成部分３０２、および出力制御部分３０３が設けられている。
【０１５７】
Ｐｗ作成部分３０１には、シフトレジスタ３１１−１乃至３１１−１１等が設けられており、スタートパルスｓｐを順次転送すべく、その順番で接続されている。なお、等と記載した理由は、図２２には図示せぬシフトレジスタがさらにＰｗ作成部分３０１に設けられているからである。
【０１５８】
シフトレジスタ３１１−１乃至３１１−１１には、スタートパルスｓｐの転送タイミングを制御すべく、クロックｃｋとその反転クロックｘｃｋが入力される。
【０１５９】
また、Ｐｗ作成部分３０１には、ＡＮＤ回路３１２−１乃至３１２−１０等が設けられている。なお、等と記載した理由は、図２２には図示せぬＡＮＤ回路がさらにＰｗ作成部分３０１に設けられているからである。
【０１６０】
ＡＮＤ回路３１２−１には、シフトレジスタ３１１−１の出力信号(1)、シフトレジスタ３１１−２の出力信号(2)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−１の出力信号は、後述するＯＲ回路３１４−１に入力される。
【０１６１】
ＡＮＤ回路３１２−２には、シフトレジスタ３１１−２の出力信号(2)、およびシフトレジスタ３１１−３の出力信号(3)が入力される。なお、ＡＮＤ回路３１２−２には、イネーブルｅｎは入力されない。ＡＮＤ回路３１２−２の出力信号は、後述するＯＲ回路３１３−１に入力される。
【０１６２】
ＡＮＤ回路３１２−３には、シフトレジスタ３１１−３の出力信号(3)、シフトレジスタ３１１−４の出力信号(4)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−３の出力信号は、後述するＯＲ回路３１４−２に入力される。
【０１６３】
ＡＮＤ回路３１２−４には、シフトレジスタ３１１−４の出力信号(4)、シフトレジスタ３１１−５の出力信号(5)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−４の出力信号は、後述するＯＲ回路３１４−３に入力される。
【０１６４】
ＡＮＤ回路３１２−５には、シフトレジスタ３１１−５の出力信号(5)、およびシフトレジスタ３１１−６の出力信号(6)が入力される。なお、ＡＮＤ回路３１２−５には、イネーブルｅｎは入力されない。ＡＮＤ回路３１２−５の出力信号は、後述するＯＲ回路３１３−２に入力される。
【０１６５】
ＡＮＤ回路３１２−６には、シフトレジスタ３１１−６の出力信号(6)、シフトレジスタ３１１−７の出力信号(7)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−６の出力信号は、後述するＯＲ回路３１４−４に入力される。
【０１６６】
ＡＮＤ回路３１２−７には、シフトレジスタ３１１−７の出力信号(7)、シフトレジスタ３１１−８の出力信号(8)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−７の出力信号は、後述するＯＲ回路３１４−５に入力される。
【０１６７】
ＡＮＤ回路３１２−８には、シフトレジスタ３１１−８の出力信号(8)、およびシフトレジスタ３１１−９の出力信号(9)が入力される。なお、ＡＮＤ回路３１２−８には、イネーブルｅｎは入力されない。ＡＮＤ回路３１２−８の出力信号は、後述するＯＲ回路３１３−３に入力される。
【０１６８】
ＡＮＤ回路３１２−９には、シフトレジスタ３１１−９の出力信号(9)、シフトレジスタ３１１−１０の出力信号(10)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−９の出力信号Ａは、後述するＯＲ回路３１４−６に入力される。
【０１６９】
ＡＮＤ回路３１２−１０には、シフトレジスタ３１１−１０の出力信号(10)、シフトレジスタ３１１−１１の出力信号(11)、および、イネーブルｅｎが入力される。ＡＮＤ回路３１２−１０の出力信号Ｂは、後述するＯＲ回路３１４−７に入力される。
【０１７０】
Ｐｔ作成部分３０２には、ＯＲ回路３１３−１乃至３１３−３等が設けられている。なお、等と記載した理由は、図２２には図示せぬＯＲ回路がさらにＰｔ作成部分３０２に設けられているからである。
【０１７１】
ＯＲ回路３１３−１には、Ｐｔ作成部３０１の図示せぬ２つのＡＮＤ回路の出力信号、および、ＡＮＤ回路３１２−２の出力信号が入力される。ＯＲ回路３１３−１の出力信号は、後述するＯＲ回路３１４−２，３１４−３に入力される。
【０１７２】
ＯＲ回路３１３−２には、Ｐｔ作成部３０１の図示せぬ１つのＡＮＤ回路の出力信号、ＡＮＤ回路３１２−２の出力信号、および、ＡＮＤ回路３１２−５の出力信号が入力される。ＯＲ回路３１３−２の出力信号は、後述するＯＲ回路３１４−４，３１４−５に入力される。
【０１７３】
ＯＲ回路３１３−３には、ＡＮＤ回路３１２−２の出力信号、ＡＮＤ回路３１２−５の出力信号、および、ＡＮＤ回路３１２−８の出力信号が入力される。ＯＲ回路３１３−３の出力信号Ｃは、後述するＯＲ回路３１４−６，３１４−７に入力される。
【０１７４】
出力制御部分３０３には、ＯＲ回路３１４−１乃至３１４−７等、および、バッファ３１５−１乃至３１５−７等が設けられている。なお、等と記載した理由は、図２２には図示せぬＯＲ回路やバッファがさらに出力制御部分３０３に設けられているからである。
【０１７５】
ＯＲ回路３１４−１には、Ｐｔ作成部分３０２の図示せぬＯＲ回路の出力信号、ＯＲ回路３１２−１の出力信号が入力される。ＯＲ回路３１４−１の出力信号は、バッファ３１５−１を介して、Ｋ−５行目の走査線ＷＳＬ１０−（Ｋ−５）に出力される。
【０１７６】
ＯＲ回路３１４−２には、ＯＲ回路３１３−１の出力信号、ＯＲ回路３１２−３の出力信号が入力される。ＯＲ回路３１４−２の出力信号は、バッファ３１５−２を介して、Ｋ−４行目の走査線ＷＳＬ１０−（Ｋ−４）に出力される。
【０１７７】
ＯＲ回路３１４−３には、ＯＲ回路３１３−１の出力信号、ＯＲ回路３１２−４の出力信号が入力される。ＯＲ回路３１４−３の出力信号は、バッファ３１５−３を介して、Ｋ−３行目の走査線ＷＳＬ１０−（Ｋ−３）に出力される。
【０１７８】
ＯＲ回路３１４−４には、ＯＲ回路３１３−２の出力信号、ＯＲ回路３１２−６の出力信号が入力される。ＯＲ回路３１４−４の出力信号は、バッファ３１５−４を介して、Ｋ−２行目の走査線ＷＳＬ１０−（Ｋ−２）に出力される。
【０１７９】
ＯＲ回路３１４−５には、ＯＲ回路３１３−２の出力信号、ＯＲ回路３１２−７の出力信号が入力される。ＯＲ回路３１４−５の出力信号は、バッファ３１５−５を介して、Ｋ−１行目の走査線ＷＳＬ１０−（Ｋ−１）に出力される。
【０１８０】
ＯＲ回路３１４−６には、ＯＲ回路３１３−３の出力信号Ｃ、ＯＲ回路３１２−９の出力信号Ａが入力される。ＯＲ回路３１４−６の出力信号Ｄは、バッファ３１５−６を介して、Ｋ行目の走査線ＷＳＬ１０−Ｋに出力される。
【０１８１】
ＯＲ回路３１４−７には、ＯＲ回路３１３−３の出力信号Ｃ、ＯＲ回路３１２−１０の出力信号Ｂが入力される。ＯＲ回路３１４−７の出力信号Ｅは、バッファ３１５−７を介して、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）に出力される。
【０１８２】
次に、図２３と図２４を参照して、図２２の構成のライトスキャナ１０４の動作例について説明する。
【０１８３】
ただし、図１６との対応関係を明確にすべく、図１６のＫ行目の走査線ＷＳＬ１０−ＫとＫ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）の電位制御に関する部分の動作例についてのみ説明する。もっとも、他の行の走査線ＷＳＬ１０の電位制御に関する部分の動作も、以下に説明する動作と基本的に同様となる。
【０１８４】
また、図２２の構成のライトスキャナ１０４の動作例の説明をしているときに限り、便宜上、各出力信号について、高電位であることを「１」と称し、低電位であることを「０」と称する。
【０１８５】
図２３は、図２２の構成のライトスキャナ１０４内部の各構成要素等の出力信号のタイミングチャートを示している。なお、図２２の下方の時刻ｔ23乃至時刻ｔ31は、図１６のそれぞれ対応する時刻を示している。
【０１８６】
少なくとも時刻ｔ23乃至時刻ｔ29までは、Ｐｗ作成部分３０１の出力信号Ａ，Ｂは「０」であるので、出力制御部分３０３のＯＲ回路３１４−１６の出力信号ＤとＯＲ回路３１４−７の出力信号Ｅは何れも、Ｐｔ作成部３０２のＯＲ回路３１３−３の出力信号Ｃとなる。
【０１８７】
ここで、時刻ｔ23乃至時刻ｔ29の間、スタートパルスｓｐは、クロックｃｋの立ち上がりまたは立ち下がりのタイミングで、シフトレジスタ３１１−１乃至３１１−１０まで順次転送されていく。これにより、図２３に示されるように、時刻ｔ23乃至時刻ｔ24の期間、時刻ｔ25乃至時刻ｔ27の期間、および、時刻ｔ28乃至時刻ｔ29の期間において、Ｐｔ作成部分３０２のＯＲ回路３１３−３の出力信号Ｃは「１」となる。その結果、ＯＲ回路３１４−６の出力信号Ｄ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋが「１」となるとともに、ＯＲ回路３１４−７の出力信号Ｅ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）も「１」となる。これらの期間は、図１６を用いて説明したように、閾値補正準備期間または閾値補正期間となる。このようにして、閾値補正準備や閾値補正動作については、合成期間内の全行で一斉に行われることになる。
【０１８８】
次に、時刻ｔ29以降の動作について、図２４を参照して説明する。図２４は、図２３の楕円状の枠の部分の拡大図である。
【０１８９】
時刻ｔ29になると、Ｐｔ作成部分３０２の出力信号Ｃは「１」から「０」に切り替わる。よって、時刻ｔ29以降で少なくとも図２４に示される期間中においては、出力制御部分３０３のＯＲ回路３１４−６の出力信号Ｄは、Ｐｗ作成部分３０１のＡＮＤ回路３１２−９の出力信号Ａとなり、また、出力制御部分３０３のＯＲ回路３１４−７の出力信号Ｅは、Ｐｗ作成部分３０１のＡＮＤ回路３１２−１０の出力信号Ｂとなる。
【０１９０】
時刻ｔ30の前後では、シフトレジスタ３１１−９の出力信号(9)は「１」であり、シフトレジスタ３１１−１０の出力信号(10)も「１」である。ただし、時刻ｔ30の直前では、イネーブルｅｎが「０」で保たれているので、ＡＮＤ回路３１２−９の出力信号Ａは「０」である。時刻ｔ30になると、イネーブルｅｎが「０」から「１」に切り替わるので、ＡＮＤ回路３１２−９の出力信号Ａも「０」から「１」に切り替わる。その結果、ＯＲ回路３１４−６の出力信号Ｄ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋが「１」になる。これにより、図１６を用いて説明したように、Ｋ行目信号書き込み期間が開始することになる。
【０１９１】
なお、時刻ｔ30においては、シフトレジスタ３１１−１１の出力信号(11)は「０」であるので、イネーブルｅｎが「０」から「１」に切り替わっても、ＡＮＤ回路３１２−１０の出力信号Ｂは「０」を保ち続ける。その結果、ＯＲ回路３１４−７の出力信号Ｅ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）も「０」を保ち続ける。
【０１９２】
時刻ｔ61になると、イネーブルｅｎが「１」から「０」に切り替わるので、ＡＮＤ回路３１２−９の出力信号Ａも「１」から「０」に切り替わる。その結果、ＯＲ回路３１４−６の出力信号Ｄ、即ち、Ｋ行目の走査線ＷＳＬ１０−Ｋが「０」になる。これにより、図１６を用いて説明したように、Ｋ行目信号書き込み期間が終了し、Ｋ行目発光期間に移行することになる。
【０１９３】
時刻ｔ62になると、クロックｃｋが「１」から「０」に切り替わる。これにより、時刻ｔ29にシフトレジスタ３１１−９に入力される、シフトレジスタ３１１−８の出力信号(8)が「１」から「０」に切り替わったことを受けて、シフトレジスタ３１１−９の出力信号(9)が「１」から「０」に切り替わる。また、時刻ｔ29にシフトレジスタ３１１−１１に入力される、シフトレジスタ３１１−１０の出力信号(10)が「０」から「１」に切り替わったことを受けて、シフトレジスタ３１１−１１の出力信号(11)が「０」から「１」に切り替わる。
【０１９４】
その結果、その後の時刻ｔ31の前後では、シフトレジスタ３１１−１０の出力信号(10)は「１」であり、シフトレジスタ３１１−１１の出力信号(11)も「１」である。ただし、時刻ｔ31の直前までは、イネーブルｅｎが「０」で保たれているので、ＡＮＤ回路３１２−１０の出力信号Ｂは「０」である。時刻ｔ31になると、イネーブルｅｎが「０」から「１」に切り替わるので、ＡＮＤ回路３１２−１０の出力信号Ｂも「０」から「１」に切り替わる。その結果、ＯＲ回路３１４−７の出力信号Ｆ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）が「１」になる。これにより、図１６を用いて説明したように、Ｋ＋１行目信号書き込み期間が開始することになる。
【０１９５】
なお、時刻ｔ31においては、シフトレジスタ３１１−９の出力信号(9)は「０」であるので、イネーブルｅｎが「０」から「１」に切り替わっても、ＡＮＤ回路３１２−９の出力信号Ａは「０」を保ち続ける。その結果、ＯＲ回路３１４−６の出力信号Ｄ、即ち、Ｋ行目の走査線ＤＳＬ１０−Ｋも「０」を保ち続ける。
【０１９６】
時刻ｔ63になると、イネーブルｅｎが「１」から「０」に切り替わるので、ＡＮＤ回路３１２−１０の出力信号Ｂも「１」から「０」に切り替わる。その結果、ＯＲ回路３１４−７の出力信号Ｅ、即ち、Ｋ＋１行目の走査線ＷＳＬ１０−（Ｋ＋１）が「０」になる。これにより、図１６を用いて説明したように、Ｋ＋１行目信号書き込み期間が終了し、Ｋ＋１行目発光期間に移行することになる。
【０１９７】
ここで、時刻ｔ30から時刻ｔ31までの時間は、図１８を用いて説明したように、Ｔ１時間である。よって、合成期間内の信号書き込み、即ち、本例ではＫ行目とＫ＋１行目の信号書き込みは、位相差Ｔ１で順次行われていくことになる。
【０１９８】
なお、詳細な説明は省略するが、図２２の構成のライトスキャナ１０４もまた、図２３と図２４とから明らかなように、図１８の関係を有するクロックｃｋとイネーブルｅｎとが用いられている。これにより、図１７を用いて説明したように、隣接する合成期間同士の間では位相差Ｔ２（＞Ｔ１）の信号書き込みが実現される。
【０１９９】
ここで、ライトスキャナ１０４の構成として、図１９の構成と図２２の構成とを比較するに、図１９の構成では、Ｐｔ作成部分２０２にシフトレジスタ２１３−１乃至２１３−３等が必要であったのに対して、図２２の構成では、Ｐｔ作成部分３０２にシフトレジスタは不要となっている。
【０２００】
換言すると、図２２の構成のライトスキャナ１０４は、Ｐｗ作成部分３０１のＡＮＤ回路（図２２に図示されている例ではＡＮＤ回路３１２−１乃至３１２−１０）の中には、合成期間に含まれる行数（本例では２行）＋１の周期毎に、イネーブルｅｎに接続されないＡＮＤ回路（図２２に図示されている例では、ＡＮＤ回路３１２−２，３１２−５，３１２−８）が存在しており、その部分の出力が、共通部分である閾値補正パルスＰｔの構成に寄与している点である。かかる点が存在するがゆえ、図２２の構成では、Ｐｔ作成部分３０２にシフトレジスタは不要となっているのである。
【０２０１】
さらにまた、図１９の構成では、Ｐｗ作成部分２０１には、外部に出力されないＡＮＤ回路２１２−３が存在していたのに対して、図２２の構成では、Ｐｗ作成部分３０１には、そのようなＡＮＤ回路は存在しない。
【０２０２】
このように、図２２の構成のライトスキャナ１０４は、閾値補正合成方式のスキャナとして、図１９の構成と比較してより一段と効率的な構成となっていると言えるので、さらなる狭額縁化や低コスト化が期待できる。
【０２０３】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０２０４】
【図１】基本となるＥＬパネルの構成例を示すブロック図である。
【図２】従来の画素の構成例を示したブロック図である。
【図３】有機ＥＬ素子のＩ−Ｖ特性を示す図である。
【図４】従来の画素の構成例を示したブロック図である。
【図５】本発明を適用したＥＬパネルに採用する画素の構成例を示すブロック図である。
【図６】図６の画素の動作を説明するタイミングチャートである。
【図７】図６の画素の動作について詳細に説明する図である。
【図８】図６の画素の動作について詳細に説明する図である。
【図９】図６の画素の動作について詳細に説明する図である。
【図１０】図６の画素の動作について詳細に説明する図である。
【図１１】図６の画素の動作について詳細に説明する図である。
【図１２】図６の画素の動作について詳細に説明する図である。
【図１３】図６の画素の動作について詳細に説明する図である。
【図１４】図６の画素の動作について詳細に説明する図である。
【図１５】図６の画素の動作について詳細に説明する図である。
【図１６】本発明を適用した駆動制御方式を説明するタイミングチャートである。
【図１７】本発明を適用した駆動制御方式を説明するタイミングチャートである。
【図１８】図１のライトスキャナのうちの、本発明を適用したライトスキャナに適用されるクロックとイネーブルを説明するタイミングチャートである。
【図１９】図１のライトスキャナのうちの、本発明を適用したライトスキャナの構成例を示すブロック図である。
【図２０】図１９の構成のライトスキャナの動作を説明するタイミングチャートである。
【図２１】図２０の枠内を拡大したタイミングチャートである。
【図２２】図１のライトスキャナのうちの、本発明を適用したライトスキャナの構成例であって、図１９とは異なる例を示すブロック図である。
【図２３】図２２の構成のライトスキャナの動作を説明するタイミングチャートである。
【図２４】図２３の枠内を拡大したタイミングチャートである。
【符号の説明】
【０２０５】
３１  サンプリング用トランジスタ，  ３２  駆動用トランジスタ，  ３３  保持容量，  ３４  発光素子，  １０１  画素（画素回路），  １０３  水平セレクタ，  １０４  ライトスキャナ，  ２０１  Ｐｗ作成部分，  ２０２  Ｐｔ作成部分，  ２０３  出力制御部分，  ３０１  Ｐｗ作成部分，  ３０２  Ｐｔ作成部分，  ３０３  出力制御部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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