(57)【要約】【課題】受信感度が高く、安定なＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法を実現する。【解決手段】ＡＳＫ信号を整流した出力波形の包絡線に追従する第１ローパスフィルタ３の出力信号と、当該第１ローパスフィルタ３の出力信号に基づく第２ローパスフィルタ４の積分信号に対して所定のヒステリシス幅を加えた閾値との比較結果に応じてコンパレータ５が出力の論理を決める際に、コンパレータ５の素子ばらつきによるＤＣオフセット電圧に応じて所定のヒステリシス幅を設定することで閾値を閾値制御回路６で制御する。これにより、温度や電源電圧等の周囲条件の変化によるＤＣオフセット電圧のドリフトに伴うヒステリシス幅の変動を吸収して誤動作を防ぐことができるので、受信感度が高く、安定なＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法を実現することができる。【選択図】        図２
2010154094.tif 000002
【特許請求の範囲】
【請求項１】
ＡＳＫ（Amplitude  Shift  Keying）信号を整流する整流回路と、
前記整流回路の出力波形の包絡線に追従する信号を出力する第１ローパスフィルタと、
前記第１ローパスフィルタの出力信号の積分信号を出力する第２ローパスフィルタと、
前記第１ローパスフィルタの出力と、前記第２ローパスフィルタの出力に対して所定のヒステリシス幅を加えた閾値との比較結果に応じて出力の論理を決めるコンパレータと、
前記コンパレータの素子ばらつきによるＤＣオフセット電圧に応じて前記所定のヒステリシス幅を設定することで前記閾値を制御する閾値制御回路と、
を備えることを特徴とするＡＳＫ復調回路。
【請求項２】
前記閾値制御回路は、前記コンパレータからの出力の論理が「０」から「１」になったときは、前記ＤＣオフセット電圧の検出で補償される基準電圧に前記所定のヒステリシス幅の１／２を加算した第１閾値を前記閾値として設定し、前記コンパレータからの出力の論理が「１」から「０」になったときは、前記ＤＣオフセット電圧の検出で補償される基準電圧から前記所定のヒステリシス幅の１／２を減算した第２閾値を前記閾値として設定する、
ことを特徴とする請求項１記載のＡＳＫ復調回路。
【請求項３】
前記コンパレータの出力に接続されるとともに前記閾値制御回路の入力に接続され、所定のパルス幅以下の信号をノイズと判別して除去するノイズ除去回路を更に備え、
前記閾値制御回路は、前記ノイズ除去回路の出力に応じて前記所定のヒステリシス幅を設定することで前記閾値を制御する、
ことを特徴とする請求項１記載のＡＳＫ復調回路。
【請求項４】
前記第２ローパスフィルタは、時定数をその遅延量がクロック周期よりも大きく、かつ、ＡＳＫ信号のデータレートに追従できる範囲内に調整する、
ことを特徴とする請求項１記載のＡＳＫ復調回路。
【請求項５】
前記第２ローパスフィルタは、時定数をその遅延量がクロック周期のＮ倍よりも大きく、かつ、ＡＳＫ信号のデータレートに追従できる範囲内に調整する、
ことを特徴とする請求項３記載のＡＳＫ復調回路。
【請求項６】
ＡＳＫ信号を受信するアンテナと、
前記アンテナで受信したＡＳＫ信号を復調する請求項１ないし５のいずれか一記載のＡＳＫ復調回路と、
を備えることを特徴とする通信モジュール。
【請求項７】
ＡＳＫ信号を受信するループアンテナと、
前記ループアンテナで受信したＡＳＫ信号を復調する請求項１ないし５のいずれか一記載のＡＳＫ復調回路と、
少なくともタグ識別情報が格納されたメモリと、
前記ＡＳＫ復調回路から受け取ったデータ信号に基づき、前記メモリに対するデータの読み書きを行なう信号処理回路と、
を備えることを特徴とする通信装置。
【請求項８】
ＡＳＫ（Amplitude  Shift  Keying）信号を整流する整流工程と、
前記整流工程で整流された出力波形の包絡線に追従する信号を出力する第１信号出力工程と、
前記第１信号出力工程で得られた出力信号の積分信号を出力する第２信号出力工程と、
前記第１信号出力工程で得られた出力信号と、前記第２信号出力工程で得られた出力信号に対して所定のヒステリシス幅を加えた閾値との比較結果に応じて出力の論理を決める比較工程と、
ＤＣオフセット電圧に応じて前記所定のヒステリシス幅を設定することで前記閾値を制御する閾値制御工程と、
を含むことを特徴とするＡＳＫ復調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＫ（Amplitude  Shift  Keying）変調されたＡＳＫ信号波を復調するＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法に関する。
【背景技術】
【０００２】
ＡＳＫ変調された入力信号（ＡＳＫ信号）を復調するＡＳＫ復調回路は、通常、整流回路及びコンパレータを含んでいる。整流回路は、アンテナで受信した信号を整流及び検波し、復調信号を得る。この復調信号はコンパレータによって閾値と比較され、論理レベルまで大きく増幅され、２値信号に変換される。一方、コンパレータにはノイズによる誤動作を抑圧するためにヒステリシス機能を持たせることが多い（特許文献１参照）。
【０００３】
特許文献１に開示されているＡＳＫ復調回路によれば、入力であるＡＳＫ信号中の論理「０」あるいは「１」に対する期間、又は無信号の期間が長く継続しても、ヒステリシス付きコンパレータで比較しているために出力信号が不定になることはなく、ノイズで出力が変動することもない。また、内部に微分回路を設けていないので、帯域制限されたＡＳＫ信号の復調にも問題を生じない。
【０００４】
【特許文献１】特開２００６−２９５３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されているＡＳＫ復調回路によれば、ヒステリシス付きコンパレータのヒステリシス幅および素子ばらつきによるＤＣオフセット電圧により、受信感度が制限される、という問題がある。
【０００６】
なお、ヒステリシス幅を小さく設定すれば受信感度の低下を軽減できるが、ヒステリシス幅を小さく設定するためには、コンパレータ回路の抵抗比を大きくする必要がある。一方、素子ばらつきによるＤＣオフセット電圧を小さくして受信感度を上昇させるには、素子のサイズを大きくする必要がある。このように抵抗比を大きくしたり、素子サイズを大きくしたりすることは、特にＬＳＩへの集積化を考えた場合にはコスト増になる。
【０００７】
本発明は、上記に鑑みてなされたものであって、受信感度が高く、安定なＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法を実現することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明のＡＳＫ復調回路は、ＡＳＫ（Amplitude  Shift  Keying）信号を整流する整流回路と、前記整流回路の出力波形の包絡線に追従する信号を出力する第１ローパスフィルタと、前記第１ローパスフィルタの出力信号の積分信号を出力する第２ローパスフィルタと、前記第１ローパスフィルタの出力と、前記第２ローパスフィルタの出力に対して所定のヒステリシス幅を加えた閾値との比較結果に応じて出力の論理を決めるコンパレータと、前記コンパレータの素子ばらつきによるＤＣオフセット電圧に応じて前記所定のヒステリシス幅を設定することで前記閾値を制御する閾値制御回路と、を備える。
【０００９】
また、本発明の通信モジュールは、ＡＳＫ信号を受信するアンテナと、前記アンテナで受信したＡＳＫ信号を復調する請求項１ないし５のいずれか一記載のＡＳＫ復調回路と、を備える。
【００１０】
また、本発明の通信装置は、ＡＳＫ信号を受信するループアンテナと、前記ループアンテナで受信したＡＳＫ信号を復調する請求項１ないし５のいずれか一記載のＡＳＫ復調回路と、少なくともタグ識別情報が格納されたメモリと、前記ＡＳＫ復調回路から受け取ったデータ信号に基づき、前記メモリに対するデータの読み書きを行なう信号処理回路と、を備える。
【００１１】
また、本発明のＡＳＫ復調方法は、ＡＳＫ（Amplitude  Shift  Keying）信号を整流する整流工程と、前記整流工程で整流された出力波形の包絡線に追従する信号を出力する第１信号出力工程と、前記第１信号出力工程で得られた出力信号の積分信号を出力する第２信号出力工程と、前記第１信号出力工程で得られた出力信号と、前記第２信号出力工程で得られた出力信号に対して所定のヒステリシス幅を加えた閾値との比較結果に応じて出力の論理を決める比較工程と、ＤＣオフセット電圧に応じて前記所定のヒステリシス幅を設定することで前記閾値を制御する閾値制御工程と、を含む。
【発明の効果】
【００１２】
本発明によれば、受信感度が高く、安定なＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法を実現することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照して、この発明にかかるＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法の最良な実施の形態を詳細に説明する。
【００１４】
［第１の実施の形態］
本発明の第１の実施の形態を図１ないし図１１に基づいて説明する。本実施の形態はＡＳＫ復調回路を備える通信装置としてＲＦＩＤ（Radio  Frequency  Identification）タグを適用した例である。
【００１５】
図１は、本発明の第１の実施の形態にかかるＲＦＩＤタグ１００の構成を示すブロック図である。図１に示すように、ＲＦＩＤタグ１００は、通信モジュールを構成するループアンテナ１１０と、通信モジュールを構成するＡＳＫ復調回路１２０と、逆流防止回路１３０と、信号処理回路１４０と、メモリ１５０と、二次電池であるバッテリ１６０とを備えて構成されている。特に、このＲＦＩＤタグ１００は、バッテリ１６０による電源電圧によって駆動するＲＦＩＤタグであり、その動作において、ＡＳＫ復調回路１２０から電源電圧を生成することを必須要件としない。すなわち、ＡＳＫ復調回路１２０と、逆流防止回路１３０と、信号処理回路１４０と、メモリ１５０は、バッテリ１６０から引き伸ばされた電源ラインＰＬおよび接地ラインＧＬにそれぞれ接続されている。
【００１６】
ループアンテナ１１０は、ＲＦＩＤリーダ／ライタ（図示せず）によって与えられる磁束変化に応じて、そのアンテナ線に交流電流を誘起する。この交流電流は、ＡＳＫ復調回路１２０の信号入力端子に入力される。ループアンテナ１１０は、データ信号（ＡＳＫ（Amplitude  Shift  Keying）変調されたＡＳＫ信号）を受信する。
【００１７】
ＡＳＫ復調回路１２０は、ループアンテナ１１０で受信したＡＳＫ信号を復調する。詳細は後述するが、ＡＳＫ復調回路１２０は、整流回路及びコンパレータを含む。整流回路はループアンテナ１１０で受信したＡＳＫ信号を整流及び検波し、復調信号を得る。この復調信号はコンパレータによって閾値と比較され、論理レベルまで大きく増幅され、２値信号に変換される。
【００１８】
信号処理回路１４０は、ＡＳＫ復調回路１２０から受け取ったデータ信号に基づき、メモリ１５０に格納されたデータ（代表的なものとしてはタグ識別情報）の取り出しやメモリ１５０へのデータの書き込みを行なう。信号処理回路１４０は、ループアンテナ１１０に接続された負荷変調部１４１を備えており、メモリ１５０から取り出されたデータは、この負荷変調部１４１によるループアンテナ１１０の電流の変調によって、ＲＦＩＤリーダ／ライタに送信される。具体的には、負荷変調部１４１は、ループアンテナ１１０に反磁界を発生させ、この反磁界は、ＲＦＩＤリーダ／ライタのアンテナを流れる電流を微小に変化させる。この微小な変化が、ＲＦＩＤリーダ／ライタによって検出され、データ信号として認識される。
【００１９】
図２は、ＡＳＫ復調回路１２０の構成を示す回路図である。図２に示すように、ＡＳＫ復調回路１２０は、整流回路１と、スイッチ２と、第１ローパスフィルタ３と、第２ローパスフィルタ４と、閾値可変コンパレータ５と、閾値制御回路６と、を備えている。クロック信号ＣＬＫは、入力されたＡＳＫ信号のデータレートに対してオーバーサンプリングで動作させ、論理「０」、「１」の判別をする。
【００２０】
整流回路１は、ループアンテナ１１０が受信したＡＳＫ信号Ｖｉｎの整流および検波を行ない、復調信号を得る。以下において、整流回路１について詳述する。
【００２１】
図３は、整流回路１の一部を示す回路図である。図３に示すように、整流回路１の一部（以下、ダイオード回路と称する）において、ＮＭＯＳトランジスタＭ１は、バックゲート端子とソース端子とが接続され、ドレイン端子がプラス端子Ｔ１に接続されている。また、ゲート端子とソース端子との間に、所定の電圧を発生することができるバイアス回路１０ａが接続されている。このような接続により、ＮＭＯＳトランジスタＭ１は、ドレイン側のＰＮ接合を利用したダイオード素子として機能する。さらに、バイアス回路１０ａによって、ＮＭＯＳトランジスタＭ１のゲート端子とソース端子との間には上記した所定の電圧が印加される。バイアス回路１０ａは、所定の電圧として、ＮＭＯＳトランジスタＭ１が整流特性を示すのに必要な閾値電圧未満の電圧（以下、ダイオードバイアス電圧と称する）を発生することができる。このダイオードバイアス電圧は、例えば、０Ｖ〜１．０Ｖの範囲であるが、好ましくは、閾値電圧近傍の値（例えば、０．６Ｖ）である。換言すれば、ＮＭＯＳトランジスタＭ１は、閾値電圧以下の実効値を有する交流信号をも整流することができるように、ゲート端子とソース端子との間がダイオードバイアス電圧でバイアスされている。このダイオード回路は、例えば、ダイオードバイアス電圧が０．６Ｖである場合、実効値が１００ｍＶ程度の交流信号を整流することができる。
【００２２】
同様に、ＮＭＯＳトランジスタＭ２は、バックゲート端子とソース端子とが接続され、ソース端子がマイナス端子Ｔ２に接続されている。また、ゲート端子とソース端子との間に、バイアス回路１０ｂが接続されている。このＮＭＯＳトランジスタＭ２もまた、ＮＭＯＳトランジスタＭ１と同様に機能し、バイアス回路１０ｂによって、ゲート端子とソース端子との間がダイオードバイアス電圧でバイアスされている。
【００２３】
ＮＭＯＳトランジスタＭ１のソース端子とＮＭＯＳトランジスタＭ２のドレイン端子とは互いに接続されており、その接続ラインに、キャパシタＣ１の一端が接続されている。キャパシタＣ１の他端は、信号入力端子ＴＡに接続されている。このキャパシタＣ１は、結合容量として機能する。整流回路１をＲＦＩＤタグ１００において使用する場合には、キャパシタＣ１は、ループアンテナ１１０に接続され、直列共振キャパシタとしても機能する。
【００２４】
ＮＭＯＳトランジスタＭ１のドレイン端子とＮＭＯＳトランジスタＭ２のソース端子との間には、キャパシタＣ２が接続されている。ＮＭＯＳトランジスタＭ１およびＭ２によって半波整流された信号は、このキャパシタＣ２によって平滑される。この平滑により、キャパシタＣ２の両端、すなわちプラス端子Ｔ１とマイナス端子Ｔ２との間から直流電圧を取り出すことができる。
【００２５】
また、ＮＭＯＳトランジスタＭ１およびＭ２は、トリプルウェル構造で形成され、基板とアイソレーションされている。よって、各ソース端子は、ＮＭＯＳトランジスタ下部のＰウェルに接続され、各ドレイン端子はＮウェルに接続されており、ダイオード素子は、ＭＯＳトランジスタ内部にＰＮ接合によって形成されている。
【００２６】
図４は、図３に示したバイアス回路１０ａ，１０ｂの構成例を示す回路図である。図４において、バイアス回路２００は、バイアス回路１０ａまたは１０ｂに相当する。バイアス回路２００は、直列に接続された２つのＮＭＯＳトランジスタＭ１１，Ｍ１２を備えている。これらＮＭＯＳトランジスタＭ１１，Ｍ１２は、それぞれトランスファゲートとして機能し、プラスラインＬ１上に配置されている。同様に、バイアス回路２００は、マイナスラインＬ２上に、直列に接続され且つそれぞれトランスファゲートとして機能する２つのＮＭＯＳトランジスタＭ２１，Ｍ２２を備えている。ＮＭＯＳトランジスタＭ１１のゲート端子とＮＭＯＳトランジスタＭ２１のゲート端子は互いに接続され、ＮＭＯＳトランジスタＭ１２のゲート端子とＮＭＯＳトランジスタＭ２２のゲート端子もまた互いに接続されている。ＮＭＯＳトランジスタＭ１１のドレイン端子とＮＭＯＳトランジスタＭ１２のソース端子とを接続するラインと、ＮＭＯＳトランジスタＭ２１のドレイン端子とＮＭＯＳトランジスタＭ２２のソース端子とを接続するラインとの間には、キャパシタＣ１１が接続されている。さらに、ＮＭＯＳトランジスタＭ１２のドレイン端子とＮＭＯＳトランジスタＭ２２のドレイン端子との間にはキャパシタＣ１２が接続されている。
【００２７】
バイアス回路２００には、周辺回路として、ＤＣ発生回路２１０とインバータＩＮＶ１とインバータＩＮＶ２とが接続されている。ＤＣ発生回路２１０は、本実施の形態にかかる整流回路１が搭載される装置の主電源から上記したダイオードバイアス電圧に相当する直流電圧を生成する。ＤＣ発生回路２１０の具体例については後述する。ＤＣ発生回路２１０によって生成された直流電圧は、バイアス回路２００のプラスラインＬ１とマイナスラインＬ２との間に印加される。ＮＭＯＳトランジスタＭ１０は、図３に示したＮＭＯＳトランジスタＭ１，Ｍ２を代表するものであるが、このＮＭＯＳトランジスタＭ１０はＧＨｚの高周波で動作するため、寄生容量をできる限り小さくする必要がある。ＤＣ発生回路１１０は、直流電圧を安定して発生するために大きな容量を備えている。この理由により、ＤＣ発生回路２１０から得られるダイオードバイアス電圧を直接、ＮＭＯＳトランジスタＭ１０のゲート−ソース間に並列に印加せずに、図４に示すようなバイアス回路２００を設けている。
【００２８】
インバータＩＮＶ１の入力端子は、クロック入力端子ＴＣに接続されており、一定の周波数のクロック信号が入力される。このクロック信号は、例えば、後述するクロック発生回路によって生成される。インバータＩＮＶ１の出力端子は、ＮＭＯＳトランジスタＭ１１およびＭ２１の各ゲートに接続され、インバータＩＮＶ２の入力端子にも接続されている。インバータＩＮＶ２の出力端子は、ＮＭＯＳトランジスタＭ１２およびＭ２２の各ゲートに接続されている。
【００２９】
クロック入力端子ＴＣから入力されたクロック信号が、論理レベル“Ｌ”である場合、インバータＩＮＶ１は論理レベル“Ｈ”を出力し、インバータＩＮＶ２は論理レベル“Ｌ”を出力する。従って、ＮＭＯＳトランジスタＭ１１およびＭ２１はＯＮとなり、キャパシタＣ１１は、ＤＣ発生回路２１０から供給される直流電圧によって充電される。また、ＮＭＯＳトランジスタＭ１２およびＭ２２はＯＦＦとなり、キャパシタＣ１２にはどの直流電圧も印加されない。
【００３０】
一方、クロック入力端子ＴＣから入力されたクロック信号が、論理レベル“Ｈ”である場合、インバータＩＮＶ１は論理レベル“Ｌ”を出力し、インバータＩＮＶ２は論理レベル“Ｈ”を出力する。従って、ＮＭＯＳトランジスタＭ１１およびＭ２１はＯＦＦとなり、ＮＭＯＳトランジスタＭ１２およびＭ２２はＯＮとなるので、キャパシタＣ１１に充電された電荷は、キャパシタＣ１２に供給される。キャパシタＣ１２の両端は、バイアス回路１００の出力端子に接続されているため、このキャパシタＣ１２の両端の電圧が、ダイオードバイアス電圧として、ダイオード接続されたＮＭＯＳトランジスタＭ１０のゲート端子とソース端子との間に印加される。
【００３１】
最終的に、キャパシタＣ１２の両端の電圧がＮＭＯＳトランジスタＭ１０のダイオードバイアス電圧となればよく、ＤＣ発生回路２１０によって供給される直流電圧がダイオードバイアス電圧と同じである必要はない。例えば、ＮＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のスイッチング動作をＰＷＭ（Pulse  Wide  Modulation：パルス幅変調）制御によって行なうことで、キャパシタＣ１２の電圧を任意の値に固定することもできる。この場合、ＤＣ発生回路２１０を排除し、プラスラインＬ１とマイナスラインＬ２との間に主電源を接続してもよい。
【００３２】
図５は、整流回路１の構成を示す回路図である。図５に示す整流回路１は、図４に示したバイアス回路２００およびその周辺回路（ＤＣ発生回路２１０およびインバータＩＮＶ１，ＩＮＶ２）を、図３に示すダイオード回路に適用した回路である。図５において、バイアス回路２００ａおよび２００ｂは、それぞれ図４に示したバイアス回路２００に相当する。図５に示すように、ダイオード接続されたＮＭＯＳトランジスタＭ１，Ｍ２は、それぞれ個別に図４に示したバイアス回路２００を必要とする。その一方、周辺回路であるＤＣ発生回路２１０とインバータＩＮＶ１，ＩＮＶ２は、バイアス回路２００ａおよび２００ｂにおいて共有される。
【００３３】
上述した例では、ダイオード回路として、ダイオード接続されるＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いても良い。また、バイアス回路２００を構成するトランスファゲートとしてＮＭＯＳトランジスタを用いたがＰＭＯＳトランジスタでもよい。さらに、図４において、インバータＩＮＶ２を排除し、ＮＭＯＳトランジスタＭ１２およびＭ２２のみをＰＭＯＳトランジスタに変えてもよい。
【００３４】
上述したような整流回路１は、バッテリ１６０から供給される電源電圧によって駆動する。よって、整流回路１内のＤＣ発生回路２１０は、バッテリ１６０から供給される電源電圧によって駆動するとともに、バッテリ１６０から供給される電源電圧から所望の直流電圧を生成する。すなわち、整流回路１は、ループアンテナ１１０から交流電流が入力されるか否かに関係なく、ダイオード回路を構成するＭＯＳトランジスタのゲートとソースとの間には常にダイオードバイアス電圧が印加されている。あるいは、外部トリガによってダイオードバイアス電圧が印加される。よって、整流回路１は、ループアンテナ１１０において誘起された０．７Ｖ程度未満の実効値を有する微弱な交流電流をも整流することができる。すなわち、整流回路１は、ループアンテナ１１０が受け取った微弱なデータ信号（ＡＳＫ信号）を整流することができる。また、整流回路１によって得られた直流電圧は、充電用電力として、逆流防止回路１３０を介して、バッテリ１６０にも供給される。
【００３５】
スイッチ２は、整流回路１の出力とＧＮＤの間に設けられているが、整流回路１からのノイズが入った状態で閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓの補償をしたい場合は、スイッチ２をＶｉｎとＧＮＤの間に設けるようにすれば良い。また、外来ノイズが入った状態で、閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓの補償をしたい場合は、スイッチ２はオフのまま、あるいはなくてもよい。
【００３６】
第１ローパスフィルタ３は、整流回路１の出力とＧＮＤの間に抵抗Ｒ１と容量Ｃ１を並列接続した構成であり、その時定数を整流回路１の出力が入力電圧（ＡＳＫ信号）Ｖｉｎの包絡線形状になるように調整する。
【００３７】
第２ローパスフィルタ４は、第１ローパスフィルタ３の出力Ｖ１とＧＮＤの間に抵抗Ｒ２と容量Ｃ２を直列に、容量Ｃ２がＧＮＤ側になるように接続した構成であり、出力信号Ｖ１の積分信号Ｖ２を出力する。抵抗Ｒ２の値は、第１ローパスフィルタ３の負荷にならないように大きな値にする。
【００３８】
なお、第１ローパスフィルタ３および第２ローパスフィルタ４は、抵抗、容量による１次ローパスフィルタであるが、これに限るものではない。
【００３９】
閾値可変コンパレータ５は、第１ローパスフィルタ３の出力Ｖ１と、第２ローパスフィルタ４の出力Ｖ２に所定のヒステリシス幅を加えた閾値ＶＴＨとの大小を比較して論理レベルまで増幅する。閾値可変コンパレータ５は、ダイナミックラッチ５１とセットリセットラッチ（Set  Reset  Latch：以下ＳＲラッチと略称する）５２を含む。ダイナミックラッチ５１は、クロックの動作時にしか電流を消費しない。このため、無線信号待ち受け時の電力消費が少なくなるというメリットがある。
【００４０】
図６は、ダイナミックラッチ５１の構成の一例を示す回路図である。ダイナミックラッチ５１は、グラウンドレベルの入力電圧でも動作が可能である。ダイナミックラッチ５１は、クロック信号ＣＬＫが“１”である間は、出力Ｖｏｕｔｐ及びＶｏｕｔｎをＧＮＤ（グラウンド）にプリチャージすることで、消費電力の削減を図っている。
【００４１】
ダイナミックラッチ５１は、ＭＯＳトランジスタＭ１，Ｍ２からなる差動対、ＭＯＳトランジスタＭ３〜Ｍ６からなるラッチ回路、そして、ＭＯＳスイッチＭ７〜Ｍ９により構成される。クロックパルスＣＬＫの値が１である場合は、ＭＯＳスイッチＭ７及びＭ８はオン、ＭＯＳスイッチＭ９はオフとなる。従って電流は流れず、出力Ｖｏｕｔｐ及びＶｏｕｔｎはＧＮＤにプリチャージされる。
【００４２】
クロックパルスＣＬＫの値が０になると、ＭＯＳスイッチＭ７及びＭ８がオフとなり、出力Ｖｏｕｔｐ及びＶｏｕｔｎはＧＮＤから分離される。同時にＭＯＳスイッチＭ９がオンとなるため、電流が流れ始める。
【００４３】
入力電圧Ｖ１がＧＮＤ電圧よりも大きければ、ＭＯＳトランジスタＭ１，Ｍ３及びＭ５を含む左側のパスに流れる電流は、ＭＯＳトランジスタＭ２，Ｍ４及びＭ６を含む右側のパスに流れる電流よりも大きくなり、ＶｏｕｔｐとＶｏｕｔｎとの間に電位差が生じる。ＭＯＳトランジスタＭ３〜Ｍ６からなる正帰還増幅回路はこのようにして生じた出力電位差を増幅し、ＶｏｕｔｐをＶＤＤ（電源電圧）、ＶｏｕｔｎをＧＮＤ電圧とする。この状態をラッチモードという。
【００４４】
ダイナミックラッチ５１は、図７に示すように、半周期ごとにプリチャージとラッチモードを切り替えながら比較動作をする。ＳＲラッチ５２はＮＡＮＤ型ＳＲラッチで実現可能であり、図８の真理値表に示す動作を行う。すなわちＳ（＝Ｖｏｕｔｐ）＝０で、Ｒ（＝Ｖｏｕｔｎ）＝１の場合に、“０”を出力し、Ｓ（＝Ｖｏｕｔｐ）＝１で、Ｒ（＝Ｖｏｕｔｎ）＝０の場合に、“１”を出力する。
【００４５】
ダイナミックラッチ５１のＤＣオフセット電圧は、差動対を構成するＭＯＳトランジスタＭ１、Ｍ２、ＭＯＳトランジスタＭ３、Ｍ４、ＭＯＳトランジスタＭ５、Ｍ６、ＭＯＳスイッチＭ７、Ｍ８、そして出力Ｖｏｕｔｐ、Ｖｏｕｔｎの負荷容量ＣＬ１、ＣＬ２のミスマッチに起因する。図６に示すように、負荷容量ＣＶＥＲの値を可変にすることで、ＤＣオフセット電圧を調整し、任意の閾値に設定することが可能になる。図６では、可変容量ＣＶＥＲを負荷容量ＣＲＥＦに対して大きくすると閾値電圧が大きくなり、可変容量ＣＶＥＲが負荷容量ＣＲＥＦに対して小さくなると閾値電圧が小さくなる。
【００４６】
なお、閾値可変コンパレータ５の構成は、上述した構成に限るものではない。クロックに同期するのではなく、連続時間で第１ローパスフィルタ３の出力Ｖ１と、閾値ＶＴＨとの大小を比較して論理レベルまで増幅する構成でも良い。
【００４７】
閾値制御回路６は、初期値設定時に、閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓを探索して検出、補償する。また、閾値制御回路６は、比較動作時には、閾値可変コンパレータ５の出力に応じて閾値ＶＴＨを制御し、所定のヒステリシス幅Ｖｈｙｓをもたせる。なお、閾値制御回路６による閾値制御が実行される際には、入力電圧ＶｉｎをＧＮＤ（グラウンド）に接地するために、スイッチ２はオンになる。閾値制御回路６は、図９に示すように、初期状態（Ｓ０）において補正信号“ＣＡＬ＝１”が入力すると、ＤＣオフセット電圧の初期化の状態（Ｓ１）に遷移する。状態（Ｓ１）では、閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓの検出、補償が開始される。なお、状態（Ｓ１）の実施時には、Ｖ１，Ｖ２をＧＮＤ電位にするためにスイッチ２をオンにする。閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓは、素子サイズ等から決まる標準偏差で正規分布をする。Ｖ１，Ｖ２はＧＮＤなので、閾値可変コンパレータ５の出力Ｖｏの論理はＤＣオフセット電圧Ｖｏｓに依存することになる。動作時の状態（Ｓ２），（Ｓ３）では、閾値可変コンパレータ５の出力Ｖｏに応じて閾値ＶＴＨをＶＴＨＨ（第１閾値）、ＶＴＨＬ（第２閾値）に制御し、ヒステリシス特性を持たせる。なお、ヒステリシス幅Ｖｈｙｓは、
Ｖｈｙｓ＝ＶＴＨＨ−ＶＴＨＬ
である。
【００４８】
ここで、図１０はＡＳＫ復調回路１２０の信号波形を示すタイミングチャートである。図１０に示すように、整流回路１にＡＳＫ信号Ｖｉｎが入力された場合、整流回路１はＡＳＫ信号Ｖｉｎを整流して第１ローパスフィルタ３に出力する。第１ローパスフィルタ３は、整流回路１の出力波形の包絡線に追従する信号Ｖ１を第２ローパスフィルタ４および閾値可変コンパレータ５に出力し、第２ローパスフィルタ４は、第１ローパスフィルタ３の出力Ｖ１の積分信号Ｖ２を閾値可変コンパレータ５に出力する。また、閾値可変コンパレータ５は、第２ローパスフィルタ４の出力Ｖ２に所定のヒステリシス幅を加えた閾値ＶＴＨを生成する。
【００４９】
一方、閾値制御回路６は、図１０に示すように、閾値可変コンパレータ５の出力Ｖｏの論理「１」を検出した場合、出力ＶＣＴＲＬ［ｎ］を立ち下げ、Ｖｏの論理が「１」から「０」になったところの電圧Ｖ（ＶＣＴＲＬ［ｎ］）でＤＣオフセット電圧Ｖｏｓを補償したと判断する。一方、Ｖｏの論理「０」を検出した場合、閾値制御回路６は出力ＶＣＴＲＬ［ｎ］を立ち上げ、Ｖｏの論理が「０」から「１」に切り替わったところの電圧Ｖ（ＶＣＴＲＬ［ｎ］）でＤＣオフセット電圧Ｖｏｓを補償したと判断する。なお、探索方法はこれに限るものではなく、別の探索方法でＤＣオフセット電圧を検出してもよい。閾値制御回路６は、ＤＣオフセット電圧Ｖｏｓの補償が完了すると、ＶＣＴＲＬ［ｎ］を保持し、補正信号“ＣＡＬ＝０”にし、状態（Ｓ２）に遷移する。
【００５０】
すなわち、図９に示す動作時の状態（Ｓ２）では、ＤＣオフセット電圧Ｖｏｓの検出、補償の状態（Ｓ１）で設定したＶＣＴＲＬ［ｎ］に、Ｖｈｙｓ／２を減算してＶＴＨＬを設定する。また、Ｖｏの論理が「０」から「１」になったときは、動作時の状態（Ｓ３）に遷移する。動作時の状態（Ｓ３）では、ＤＣオフセット電圧Ｖｏｓの検出、補償の状態（Ｓ１）で設定したＶＣＴＲＬ［ｎ］からＶｈｙｓ／２を加算してＶＴＨＨを設定する。Ｖｏの論理が「１」から「０」になったときは動作時の状態（Ｓ２）に遷移する。こうすることで、ヒステリシス幅Ｖｈｙｓ（Ｖｈｙｓ＝ＶＴＨＨ−ＶＴＨＬ）を持たせることが可能になる。
【００５１】
このようにヒステリシス幅Ｖｈｙｓを持たせるようにしたのは、次のような理由による。状態（Ｓ１）では、閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓを検出、補償するが、ＤＣオフセット電圧Ｖｏｓは温度、電源電圧等の周囲条件が変化するとドリフトする。ＤＣオフセット電圧Ｖｏｓのドリフトによって、ヒステリシス幅が変動し、所望のノイズマージンを確保できなくなることがある。つまり、ＤＣオフセット電圧Ｖｏｓの温度、電圧ドリフト量は、状態（Ｓ１）で検出したＶｏｓの大きさに依存しており、Ｖｏｓが小さいときはドリフト量が小さいが、Ｖｏｓが大きいときはドリフト量も大きくなる。そのため、動作時の状態（Ｓ２）では、状態（Ｓ１）で検出したＤＣオフセット電圧Ｖｏｓに応じてヒステリシス幅Ｖｈｙｓを設定することで、Ｖｏｓの温度、電圧ドリフトによる誤動作を防ぐようにしている。
【００５２】
このように本実施の形態によれば、ＡＳＫ信号を整流した出力波形の包絡線に追従する第１ローパスフィルタ３の出力信号と、当該第１ローパスフィルタ３の出力信号に基づく第２ローパスフィルタ４の積分信号に対して所定のヒステリシス幅を加えた閾値との比較結果に応じて閾値可変コンパレータ５が出力の論理を決める際に、閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧に応じて所定のヒステリシス幅を設定することで閾値を閾値制御回路６で制御することにより、温度や電源電圧等の周囲条件の変化によるＤＣオフセット電圧のドリフトに伴うヒステリシス幅の変動を吸収して誤動作を防ぐことができるので、受信感度が高く、安定なＡＳＫ復調回路、通信モジュール、通信装置およびＡＳＫ復調方法を実現することができる。
【００５３】
なお、本実施の形態のＡＳＫ復調回路１２０の第２ローパスフィルタ４は、第１ローパスフィルタ３からの出力信号Ｖ１に応じて積分信号Ｖ２を出力するため、積分信号Ｖ２がＡＳＫ信号の論理「０」、「１」の比率に依存して変動することになる。そのため、入力ＡＳＫ信号の微小で論理「０」、「１」の比率が偏っていると、安定して復調できない場合がある。そこで、第２ローパスフィルタ４の時定数をその遅延量がクロック周期よりも大きく、かつ入力Ｖｉｎのデータレートに追従できる範囲内に調整するようにしても良い。このようにした場合のＡＳＫ復調回路１２０の信号波形を図１１に示す。図１１に示すように、第２ローパスフィルタ４の時定数をその遅延量がクロック周期よりも大きく、かつ入力Ｖｉｎのデータレートに追従できる範囲内に調整した場合には、積分信号Ｖ２がＡＳＫ信号の論理「０」、「１」の比率に依存せず、第１ローパスフィルタ３からの出力信号Ｖ１の論理が切り替る際、積分信号Ｖ２は第１ローパスフィルタ３からの出力信号Ｖ１に追従するので、入力ＡＳＫ信号が微小で論理「０」、「１」の比率が偏っていても、受信感度が高く、ＡＳＫ信号を安定して復調することが可能になっている。
【００５４】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図１２ないし図１３に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【００５５】
第１の実施の形態のＡＳＫ復調回路１２０の閾値可変コンパレータ５は、ダイナミックラッチ５１の負荷容量ＣＶＥＲを調整することで、閾値可変コンパレータ５の素子ばらつきによるＤＣオフセット電圧Ｖｏｓを補正し、閾値ＶＴＨを微小な値、例えば２ｍＶ程度に設定することは容易であるため、受信感度を高くすることが可能である。しかしながら、ヒステリシス幅Ｖｈｙｓを小さな値に設定すると、ノイズによる誤動作が発生しやすくなる。そこで、本実施の形態においては、ヒステリシス幅Ｖｈｙｓを小さな値に設定したときのノイズ耐性を高めるために、閾値可変コンパレータ５の出力Ｖｏにノイズ除去回路を追加し、さらにノイズ除去回路の出力Ｖｏｕｔを閾値制御回路６に接続したものである。
【００５６】
図１２は、本発明の第２の実施の形態にかかるＡＳＫ復調回路２００の構成を示す回路図である。図１２に示すように、ＡＳＫ復調回路２００は、閾値可変コンパレータ５の出力Ｖｏにノイズ除去回路２１０を追加し、さらにノイズ除去回路２１０の出力Ｖｏｕｔを閾値制御回路６に接続したものである。
【００５７】
ノイズ除去回路２１０は、Ｎサンプル連続で論理「０」の場合に論理「０」受信状態、Ｎサンプル連続で論理「１」の場合に論理「１」受信状態と判別することで、パルス幅が（Ｎ−１）サンプル以下の信号をノイズと判別して除去する（後段に伝えない）ようにしたものである。このようなノイズ除去回路（Ｎ＝２）２１０の動作を図１３に示す。
【００５８】
加えて、図１２に示すように、閾値制御回路６は、（Ｓ２），（Ｓ３）状態において、閾値可変コンパレータ５の出力Ｖｏではなく、ノイズ除去回路２１０の出力Ｖｏｕｔに応じて閾値ＶＴＨをＶＴＨＨ、ＶＴＨＬに制御し、ヒステリシス特性を持たせる。
【００５９】
このように本実施の形態によれば、受信感度を高くするためにヒステリシス幅を下げるとノイズによる誤動作が発生しやすくなるが、閾値可変コンパレータ５の後段にノイズ除去回路２１０を追加し、ノイズ除去能力を高めることで、受信感度が高く、安定なＡＳＫ復調回路を実現することが可能になる。
【００６０】
なお、本実施の形態のＡＳＫ復調回路２００の第２ローパスフィルタ４は、第１ローパスフィルタ３からの出力信号Ｖ１に応じて積分信号Ｖ２を出力するため、積分信号Ｖ２がＡＳＫ信号の論理「０」、「１」の比率に依存して変動することになる。そのため、入力ＡＳＫ信号の微小で論理「０」、「１」の比率が偏っていると、安定して復調できない場合がある。そこで、第２ローパスフィルタ４の時定数をその遅延量がクロック周期×Ｎよりも大きく、かつ入力Ｖｉｎのデータレートに追従できる範囲内に調整した場合にも、図１１で示したように、積分信号Ｖ２がＡＳＫ信号の論理「０」、「１」の比率に依存せず、第１ローパスフィルタ３からの出力信号Ｖ１の論理が切り替る際、積分信号Ｖ２は第１ローパスフィルタ３からの出力信号Ｖ１に追従するので、入力ＡＳＫ信号が微小で論理「０」、「１」の比率が偏っていても、受信感度が高く、ＡＳＫ信号を安定して復調することが可能になっている。
【００６１】
また、クロックのオーバーサンプリング比を大きくすると、Ｎを大きくすることができるため、その分、ノイズ除去能力を高めることが可能になる。
【００６２】
なお、各実施の形態においては、ＡＳＫ復調回路を備える通信装置としてＲＦＩＤタグを適用した例について説明したが、これに限るものではなく、リモートコントローラからの制御信号を受信するための装置などもＡＳＫ復調回路を備える通信装置である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態にかかるＲＦＩＤタグの構成を示すブロック図である。
【図２】ＡＳＫ復調回路の構成を示す回路図である。
【図３】整流回路の一部を示す回路図である。
【図４】図３に示したバイアス回路の構成例を示す回路図である。
【図５】整流回路の構成を示す回路図である。
【図６】ダイナミックラッチの構成の一例を示す回路図である。
【図７】閾値可変コンパレータの動作の一例を示すタイミングチャートである。
【図８】ＳＲラッチの真理値表を示す図である。
【図９】閾値制御回路の動作状態遷移の一例を示す状態遷移図である。
【図１０】ＡＳＫ復調回路の信号波形を示すタイミングチャートである。
【図１１】ＡＳＫ復調回路の信号波形を示すタイミングチャートである。
【図１２】本発明の第２の実施の形態にかかるＡＳＫ復調回路の構成を示す回路図である。
【図１３】ノイズ除去回路の動作を示すタイミングチャートである。
【符号の説明】
【００６４】
１      整流回路
３      第１ローパスフィルタ
４      第２ローパスフィルタ
５      コンパレータ
６      閾値制御回路
１００      通信装置
１１０      アンテナ、ループアンテナ
１２０，２００    ＡＳＫ復調回路
１４０      信号処理回路
１５０      メモリ
２１０      ノイズ除去回路
【図１】
2010154094.tif 000003
【図２】
2010154094.tif 000004
【図３】
2010154094.tif 000005
【図４】
2010154094.tif 000006
【図５】
2010154094.tif 000007
【図６】
2010154094.tif 000008
【図７】
2010154094.tif 000009
【図８】
2010154094.tif 000010
【図９】
2010154094.tif 000011
【図１０】
2010154094.tif 000012
【図１１】
2010154094.tif 000013
【図１２】
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【図１３】
2010154094.tif 000015