(57)【要約】【課題】  効率よく歪補償を行うことができる歪補償回路を提供する。【解決手段】  本発明の歪補償回路２０は、増幅器４の入力信号及び出力信号を蓄積するサンプリングメモリ部２１と、サンプリングメモリ部２１に蓄積される前記入出力信号を読み出して、増幅器４の入出力特性を表すモデルを推定し、推定したモデルを示す係数を出力するモデル推定部２２と、前記係数に基づいて増幅器４の歪補償を行う歪補償部２３とを備えている。また、歪補償回路２０は、サンプリングメモリ部２１に所定時間分の前記入力信号及び前記出力信号を蓄積させるとともに、前記メモリ部に蓄積された前記入出力信号から得られる係数による歪補償が歪補償部２３によって行われた後に、新たな係数を得るための前記入出力信号を再蓄積するようにサンプリングメモリ部２１を制御する制御部２５をさらに備えている。【選択図】      図２
2010154042.tif 000002
【特許請求の範囲】
【請求項１】
増幅器の入力信号及び出力信号を蓄積するメモリ部と、
前記メモリ部に蓄積される前記入力信号及び前記出力信号を読み出して、前記増幅器の入出力特性を表すモデルを推定し、その推定したモデルを示すパラメータを出力するモデル推定部と、
前記モデル推定部が出力する前記パラメータに基づいて前記増幅器の歪補償を行う歪補償部と、
前記メモリ部に所定時間分の前記入力信号及び前記出力信号を蓄積させるとともに、前記メモリ部に蓄積された前記入力信号及び前記出力信号から得られるパラメータによる歪補償が前記歪補償部によって行われた後に、新たなパラメータを得るための前記入力信号及び前記出力信号を再蓄積するように前記メモリ部を制御する制御部と、を備えていることを特徴とする歪補償回路。
【請求項２】
前記メモリ部は、前記所定時間分の前記入力信号及び前記出力信号が蓄積可能な容量に設定されるとともに、メモリフル状態となると書き込みが不能となるメモリにより構成されている請求項１に記載の歪補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば無線送受信機に用いられる高出力増幅器の非線形特性を補償する機能を備えた歪補償回路に関するものである。
【背景技術】
【０００２】
一般的に、効率性の高い高出力増幅器（ＨＰＡ: High Power Amplifier）は、入出力特性の線形性が低い。従って、このような増幅器を用いて電力を増幅すると、入出力特性の歪により、所望の出力が得られない場合がある。そこで、このような増幅器の歪を補償するために、当該増幅器の入力信号に対して、増幅器の歪特性とは逆の、逆歪特性をデジタル信号処理により生成して増幅器の入力に付加する歪補償処理を施すことで、所望の増幅器出力を得る歪補償回路が提案されている（例えば、非特許文献１参照。）。
【０００３】
【非特許文献１】Thesis by Lei Ding, "Digital predistortion of power amplifiers for wireless application", Georgia institute of Technology, March 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の歪補償回路では、増幅器の入力信号と出力信号を一度取得すれば歪が完全に補償されるわけではなく、増幅器の入力信号と出力信号の取得、これら入出力信号に基づいた増幅器の逆歪特性の推定、歪補償処理、再度増幅器の入出力信号の取得、・・・といった手順を何度か反復し、序々に歪を補償していく必要がある。
上記歪補償回路は、入出力信号を取得してから、増幅器の入力信号に歪補償の効果を反映させるまでに、逆歪特性の推定や歪補償処理を行う時間を必要とする。このため、ある時間帯で取得した入出力信号に基づいて歪補償を行ったとき、入出力信号を取得した時間帯の直後の時間帯で再度入出力信号を取得すると、この再度取得した入出力信号は、歪補償処理による歪補償の効果が反映されておらず、直前に取得した入出力信号とほぼ同じ入出力信号に基づいた処理を行ってしまう。従来の歪補償回路では、このような無駄な処理を行ってしまう問題を有しており、効率よく歪補償が行えているとはいえなかった。
そこで、本発明は、より効率よく歪補償を行うことができる歪補償回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明の歪補償回路は、増幅器の入力信号及び出力信号を蓄積するメモリ部と、前記メモリ部に蓄積される前記入力信号及び前記出力信号を読み出して、前記増幅器の入出力特性を表すモデルを推定し、その推定したモデルを示すパラメータを出力するモデル推定部と、前記モデル推定部が出力する前記パラメータに基づいて前記増幅器の歪補償を行う歪補償部と、前記メモリ部に所定時間分の前記入力信号及び前記出力信号を蓄積させるとともに、前記メモリ部に蓄積された前記入力信号及び前記出力信号から得られるパラメータによる歪補償が前記歪補償部によって行われた後に、新たなパラメータを得るための前記入力信号及び前記出力信号を再蓄積するように前記メモリ部を制御する制御部と、を備えていることを特徴としている。
【０００６】
上記のように構成された歪補償回路によれば、制御部が、メモリ部に所定時間分の入出力信号を蓄積させるとともに、メモリ部に蓄積された入力信号及び出力信号から得られるパラメータによる歪補償が歪補償部によって行われた後に、新たなパラメータを得るための入力信号及び出力信号を再蓄積するようにメモリ部を制御するので、メモリ部に所定時間分の入力信号及び出力信号が蓄積されてから、歪補償が行われる（メモリ部に蓄積された入力信号及び出力信号から得られるパラメータによる歪補償が反映された入出力信号が得られる）までは、メモリ部には増幅器の入出力信号が蓄積されない。従って、メモリ部に蓄積される入出力信号を、その直前にメモリ部に蓄積された入出力信号に基づいた歪補償の効果が反映されたものとすることができる。
この結果、上記従来例のように、直前に取得した入出力信号に基づいた歪補償の効果が反映されていない入出力信号を取得するといったことが生じるのを防止することができ、より効率よく歪補償を行うことができる。
【０００７】
上記歪補償回路において、前記メモリ部は、前記所定時間分の前記入力信号及び前記出力信号が蓄積可能な容量に設定されるとともに、メモリフル状態となると書き込みが不能となるメモリにより構成されているものであってもよい。
この場合、メモリ部がメモリフル状態となれば、メモリ部には所定時間分の前記入出力信号が蓄積されるので、所定時間分の前記入出力信号がメモリ部に蓄積されたことを、制御部に容易に把握させることができ、前記メモリ部による前記入出力信号の蓄積を停止させるように当該メモリ部を制御するのを容易かつ簡易に行うことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明に係る歪補償回路が組み込まれた増幅装置１のハードウェア構成を示す回路図である。この増幅装置１は、無線通信装置等の送信信号を増幅するためのものであり、前記歪補償回路を機能的に有するデジタル処理部２、及び、高出力増幅器（ＨＰＡ、以下、単に増幅器ともいう）４を有するアナログ処理部３を備えている。
【０００９】
デジタル処理部２は、増幅器４に入力される入力信号としての送信信号をアナログ処理部３に与えるとともに、増幅器４が出力する出力信号をアナログ処理部３から取得する。
アナログ処理部３は、増幅器４に電源電圧を付与する電源部５を備えており、さらに、デジタル処理部２と増幅器４の信号入力端との間に、ＤＡ（デジタル−アナログ）変換器（ＤＡＣ）６、ローパスフィルタ（ＬＰＦ）７、発振器８ａによる信号を混合するための混合器としての機能を有する変調器８、及びドライバ増幅器９が配置接続されている。デジタル処理部２が出力する入力信号は、これらを介して、増幅器４に与えられる。なお、デジタル処理部２は、アナログ処理部３に対して同相成分と直交成分とからなる直交変調前の信号を出力する。アナログ処理部３は、前記信号の両成分それぞれについてＤＡ（デジタル−アナログ）変換器（ＤＡＣ）６及びローパスフィルタ７を有している。ＤＡ変換器６によってアナログ変換された両成分は、変調器８によって直交変調され、増幅器４へ入力される。
【００１０】
また、アナログ処理部３は、増幅器４の信号出力端子とデジタル処理部２との間に、発振器１０ａによる信号を混合する混合器１０と、ローパスフィルタ１１と、ＡＤ（アナログ−デジタル）変換器（ＡＤＣ）１２とが配置接続されている。デジタル処理部２は、これらを介して、増幅器４からの出力信号を取得する。従って、本実施形態において、デジタル処理部２は、増幅器４からの出力信号を直交変調された状態の信号として取得する。
【００１１】
図２は、デジタル処理部２が機能的に有する歪補償回路２０の構成を示すブロック図である。
歪補償回路２０は、増幅器４への入力信号と、アナログ処理部３から取得する増幅器４の出力信号とに基づいて増幅器４の増幅特性に対して歪補償処理を行うことで、所望の増幅特性を得るものであり、増幅器４の入力信号ｙ及び出力信号ｚを蓄積するサンプリングメモリ部２１と、サンプリングメモリ部２１に蓄積される入出力信号ｙ，ｚを読み出して、増幅器４の入出力特性を表すモデルを推定するモデル推定部２２と、前記モデルに基づいて増幅器４の歪補償を行う歪補償部２３と、モデル推定部２２から出力される前記モデルを示す係数を蓄積する係数メモリ部２４と、サンプリングメモリ部２１の動作についての制御を行う制御部２５とを備えている。
【００１２】
歪補償部２３は、増幅装置１に与えられる信号（歪補償前の信号）ｘに増幅器４の歪特性に応じた歪補償処理を施して、増幅器４へ入力される入力信号ｙ（歪補償後の信号）を出力する。増幅器４は、予め歪補償が施された入力信号ｙを歪補償部２３から与えられる。このため、増幅器４は、歪の無い（もしくは少ない）出力信号ｚを出力することができる。
ここで、増幅器４の入出力特性は非線形特性であり、下記式（１）に示す、べき級数多項式で表現される。なお、式（１）において、ｚ（ｔ）は、ある時間ｔにおける増幅器４の出力信号、ｙ（ｔ）は増幅器４の入力信号、ｉは次数、ｎは時間ｔに対してどの程度過去（前のタイミング）又は未来（先のタイミング）に時間的に移動したタイミングであるかを示す時間幅、ａinは時間幅ｎに対応する各次の係数であり、式（１）は現状の信号に加え、過去及び未来の信号も考慮した特性として示される。
【００１３】
【数１】
2010154042.tif 000003
【００１４】
上記式（１）に基づいて、歪補償部２３は、下記式（２）に示す、べき級数多項式を演算し、増幅器４の入力信号ｙ（ｔ）を求める。なお、下記式（２）中、ａin´は、増幅器の逆特性を示す各次の係数である。
【００１５】
【数２】
2010154042.tif 000004
【００１６】
歪補償部２３は、上記式（２）に示すように、増幅器４の入出力特性を表すモデルとしての増幅器４の逆特性を示す各次の係数ａin´に基づいて、増幅器４の歪特性の逆特性を信号ｘ（ｔ）に付加し、増幅器４に起因する歪を打ち消すことで歪補償を行う。
【００１７】
上記式（２）中の増幅器４の逆特性を示す各次の係数ａin´は、モデル推定部２２によって求められる。モデル推定部２２は、サンプリングメモリ部２１に蓄積される増幅器４の入力信号ｙ（ｔ）、及び出力信号ｚ（ｔ）に係る入出力信号データを読み出し、これらに基づいて、増幅器４の入出力特性を表すモデルを推定し、その推定したモデルを示すパラメータとしての上記各次の係数ａin´を求める。
なお、上記式（１）及び式（２）の説明では、歪補償前の信号、入力信号、及び出力信号をそれぞれ、ｘ（ｔ）、ｙ（ｔ）、及びｚ（ｔ）と示したが、以下の説明では、単にｘ、ｙ、及びｚとも示す。
【００１８】
ここで、本実施形態においては、サンプリングメモリ部２１に蓄積される増幅器４の入出力信号ｙ、ｚの内、入力信号ｙは直交変調前の信号であるのに対して、アナログ処理部３から取得された状態の出力信号ｚは直交変調された状態の信号である。そこでまず、モデル推定部２２は、この出力信号ｚの直交復調を行う。その後、入力信号ｙと出力信号ｚとの間で、信号パターン、周波数、及び位相等について同期を取った後、これら入出力信号ｙ、ｚを係数ａin´の演算に供する。
モデル推定部２２は、入力信号ｙを、出力信号ｚのべき級数多項式で表した増幅器モデル（逆モデル）を有しており、サンプリングメモリ部２１から読み出した出力信号ｚを前記モデルに適用して、入力信号ｙの推定値を求める。さらに、モデル推定部２２は、この推定値と、サンプリングメモリ部２１から読み出した入力信号ｙとの差が最小となるときのモデルを現状の増幅器４の入出力特性を表すモデルと推定する。モデル推定部２２は、推定したモデルの各次の係数を求め、この係数を、増幅器４の逆特性を示す各次の係数ａin´として出力する。
さらに、モデル推定部２２は、係数ａin´を出力する際、係数ａin´を示す情報にＣＲＣコードを付加して出力する。
【００１９】
モデル推定部２２は、係数ａin´を、係数メモリ部２４に出力する。係数メモリ部２４は、この係数ａin´を一時的に蓄積する。蓄積された係数ａin´は、制御部２５によって、ＣＲＣチェックが行われる。これによって、モデル推定部２２と係数メモリ部２４との間で係数ａin´が正常に転送されたか否かを確認することができ、誤った係数によって、その後の歪補償処理が行われてしまうのを防止できる。
【００２０】
係数メモリ部２４は、制御部２５によるＣＲＣチェックの後、係数ａin´を歪補償部２３に出力する。歪補償部２３は、上述のように、係数ａin´、及び、増幅装置１に与えられる歪補償前の信号ｘに基づいて、増幅器４へ入力される入力信号ｙ（歪補償後の信号）をアナログ処理部３の増幅器４に出力する。
これによって、増幅器４は、信号ｘに対して予め歪補償が施された入力信号ｙが与えられ、歪の無い（もしくは少ない）出力信号ｚを出力することができる。
【００２１】
制御部２５は、上述のように、サンプリングメモリ部２１の動作についての制御を行う。具体的には、サンプリングメモリ部２１は、増幅器４の入出力信号ｙ、ｚの蓄積の停止、又は開始を制御部２５によって制御される。また、サンプリングメモリ部２１は、モデル推定部２２からのアクセスに応じて、当該モデル推定部２２による、蓄積された入出力信号ｙ、ｚに係る入出力信号データの読み出しを許可する。
【００２２】
以下、制御部２５によるサンプリングメモリ部２１の制御の態様と他の機能部との関係について説明する。
図３は、サンプリングメモリ部２１、モデル推定部２２、係数メモリ部２４、及び、歪補償部２３によって行われるそれぞれの処理の関係を示したシーケンス図である。なお、図２には、図３中に示す処理によって相互に送受されるデータやフラグ等についても示している。
【００２３】
図２及び図３を参照して、まず、図中、ステップＳ１において、デジタル処理部２は、歪補償部２３が直前に行った歪補償によって、増幅器４の入力信号ｙ１を、アナログ処理部３に出力し、その結果、アナログ処理部３から、入力信号ｙ１による増幅器４の出力信号ｚ１を取得しているものとする。また、このステップＳ１の段階では、制御部２５は、入出力信号ｙ、ｚの蓄積を停止するようにサンプリングメモリ部２１を制御する。
【００２４】
ステップＳ１の後、図中、ステップＳ２において、制御部２５は、サンプリングメモリ部２１に入出力信号ｙ、ｚの蓄積を開始させる（ステップＳ２）。これにより、サンプリングメモリ部２１は、現状、歪補償部２３が出力している入力信号ｙ１及びこれに対応して増幅器４から出力される出力信号ｚ２の蓄積を開始する。このステップＳ２における、サンプリングメモリ部２１による入出力信号ｙ、ｚの蓄積の開始タイミングについては後述する。
【００２５】
サンプリングメモリ部２１は、モデル推定部２２が係数ａin´を算出するのに必要な情報を取得することができる所定時間分の入出力信号ｙ、ｚに係る入出力信号データが蓄積されると、メモリフル状態となる容量に設定されたメモリにより構成されている。また、このサンプリングメモリ部２１を構成するメモリは、メモリフル状態となると書き込みが不能となるように構成されている。このため、サンプリングメモリ部２１は、メモリフル状態となるとそれ以上入出力信号ｙ、ｚを蓄積することができない。なお、本実施形態では、サンプリングメモリ部２１は、例えば、ＦＩＦＯメモリにより構成している。
【００２６】
そこで、サンプリングメモリ部２１は、ステップＳ２にて入出力信号ｙ１、ｚ１の蓄積を開始し、メモリフル状態となると、その旨を制御部２５に通知する。
制御部２５は、サンプリングメモリ部２１からメモリフル状態となった旨の通知を受けると、入出力信号ｙ、ｚの蓄積を停止させるようにサンプリングメモリ部２１を制御する（ステップＳ３）。具体的には、制御部２５は、入出力信号ｙ、ｚの蓄積を開始する旨の命令（サンプリングメモリ部２１の書き込み側ポートを停止させる旨の命令）を、サンプリングメモリ部２１に送る。以降、サンプリングメモリ部２１は、入出力信号ｙ、ｚの蓄積を開始する旨の命令（書き込み側ポートを動作させる旨の命令）を受けるまで、入出力信号ｙ、ｚの蓄積の停止を継続する。
このように、制御部２５は、サンプリングメモリ部２１に前記所定時間分の入出力信号ｙ、ｚに係る入出力信号データを蓄積させることができる。
【００２７】
次いで、制御部２５は、サンプリングメモリ部２１に蓄積された入出力信号ｙ１、ｚ１に係る入出力信号データを、モデル推定部２２に読み出して取得させるためのデータ取得フラグを当該モデル推定部２２に送る。モデル推定部２２は、データ取得フラグを受け取ると、サンプリングメモリ部２１にアクセスし、蓄積された入出力信号データの読み出しを行い、当該入出力信号データを取得する（ステップＳ４）。
【００２８】
上記入出力信号データを取得したモデル推定部２２は、この入出力信号ｙ１、ｚ１に係る入出力信号データに基づいて、増幅器の逆特性を示す各次の係数ａin´を求める演算を行う（ステップＳ５）。
その後、モデル推定部２２は、求めた係数ａin´を係数メモリ部２４に転送する（ステップＳ６）。係数メモリ部２４は、転送された係数ａin´を蓄積する。
係数ａin´を全て係数メモリ部２４に転送することで転送が完了すると、モデル推定部２２は、その旨を示す転送完了フラグを制御部２５に送る。
【００２９】
転送完了フラグを受けた制御部２５は、係数メモリ部２４にモデル推定部２２が求めた係数ａin´が全て係数メモリ部２４に転送蓄積されたことを認識する。そして、制御部２５は、係数メモリ部２４に蓄積された係数ａin´についてのＣＲＣチェックを行う（ステップＳ７）。係数ａin´が全てについてのＣＲＣチェックを終えると、係数メモリ部２４は、当該係数ａin´を歪補償部２３に転送する（ステップＳ８）。
【００３０】
係数メモリ部２４から係数ａin´を受け取った歪補償部２３は、この係数ａin´に基づいて、増幅装置１に与えられる信号（歪補償前の信号）ｘに増幅器４の歪特性に応じた歪補償処理を施して（ステップＳ９）、歪補償後の信号として入力信号ｙ２を出力する（ステップＳ１１）。
【００３１】
ここで、係数メモリ部２４は、ステップＳ８において、係数ａin´を歪補償部２３に転送すると同時に、制御部２５に対して、係数ａin´を歪補償部２３に転送した旨を通知する転送フラグを送る。
制御部２５は、係数メモリ部２４からの転送フラグを受けると、予め定められた待ち時間Ｔが経過した後、入出力信号ｙ、ｚの蓄積を開始する旨の命令（書き込み側ポートを動作させる旨の命令）をサンプリングメモリ部２１に送り、サンプリングメモリ部２１に現状歪補償部２３から出力されている入力信号ｙ２、及びこれに対応して増幅器４から出力される出力信号ｚ２の蓄積を開始させる（ステップＳ１２）。すなわち、制御部２５は、ステップＳ８において係数ａin´が歪補償部２３に転送されてから、待ち時間Ｔが経過したタイミングで、サンプリングメモリ部２１に入出力信号ｙ、ｚの蓄積を開始させる。
ここで、待ち時間Ｔは、係数ａin´が歪補償部２３に転送されるとともに歪補償部２３によって歪補償処理が行われ、係数ａin´による歪補償が反映された入力信号ｙ２が歪補償部２３から出力され、これに対応する出力信号ｚ２が得られるのに必要十分な時間に設定されている。
従って、サンプリングメモリ部２１は、入出力信号ｙ１、ｚ１から求められた係数ａin´による歪補償が反映された入力信号ｙ２及びこれに対応して増幅器４から出力される出力信号ｚ２の蓄積を開始する。
【００３２】
このように、制御部２５は、サンプリングメモリ部２１に蓄積された入出力信号ｙ１、ｚ１から得られる係数ａin´による歪補償が行われた後に、新たな係数ａin´を得るための入出力信号ｙ２、ｚ２を再蓄積するようにサンプリングメモリ部２１を制御する。
【００３３】
上記ステップＳ１１及びステップＳ１２は、ステップＳ１及びステップＳ２に対応しており、以降、同様の処理を反復することで、増幅器４の歪補償が行われる。
【００３４】
上記のように構成された歪補償回路２０によれば、サンプリングメモリ部２１に前記所定時間分の入出力信号ｙ（ｙ１）、ｚ（ｚ１）を蓄積させるとともに、サンプリングメモリ部２１に蓄積された入出力信号ｙ（ｙ１）、ｚ（ｚ１）から得られる係数ａin´による歪補償が歪補償部２３によって行なわれた後に、新たな係数ａin´を得るための入出力信号ｙ（ｙ２）、ｚ（ｚ２）を再蓄積するようにサンプリングメモリ部２１を制御するので、サンプリングメモリ部２１に所定時間分の入出力信号ｙ（ｙ１）、ｚ（ｚ１）が蓄積されてから、歪補償が行われる（サンプリングメモリ部２１に蓄積された入出力信号ｙ（ｙ１）、ｚ（ｚ１）から得られる係数ａin´による歪補償が反映された入出力信号ｙ（ｙ２）、ｚ（ｚ２）が得られる）までの間である時間幅Ｕにおいては、サンプリングメモリ部２１には増幅器の入出力信号が蓄積されない。
従って、サンプリングメモリ部２１に蓄積される入出力信号ｙ、ｚを、その直前にサンプリングメモリ部２１に蓄積された入出力信号に基づいた歪補償の効果が反映されたものとすることができる。
この結果、上記従来例のように、直前に取得した入出力信号に基づいた歪補償の効果が反映されていない入出力信号を取得するといったことが生じるのを防止することができ、より効率よく歪補償を行うことができる。
【００３５】
また、本実施形態において、サンプリングメモリ部２１は、モデル推定部２２が係数ａin´を算出するのに必要な情報を取得することができる所定時間分の入出力信号ｙ、ｚが蓄積可能な容量に設定されるとともに、メモリフル状態となると書き込みが不能となるメモリにより構成されているので、サンプリングメモリ部２１がメモリフル状態となれば、サンプリングメモリ部２１には所定時間分の入出力信号ｙ、ｚが蓄積される。このため、所定時間分の入出力信号がサンプリングメモリ部２１に蓄積されたことを、制御部２５に容易に把握させることができ、サンプリングメモリ部２１による入出力信号ｙ、ｚの蓄積を停止させるように当該サンプリングメモリ部２１を制御するのを容易かつ簡易に行うことができる。
【００３６】
なお、本発明は、上記各実施形態に限定されることはない。上記実施形態では、サンプリングメモリ部２１をＦＩＦＯメモリによって構成したが、他の形式のメモリを用いることもできる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る歪補償回路が組み込まれた増幅装置のハードウェア構成を示す回路図である。
【図２】デジタル処理部が機能的に有する歪補償回路の構成を示すブロック図である。
【図３】サンプリングメモリ部、モデル推定部、係数メモリ部、及び、歪補償部によって行われるそれぞれの処理の関係を示したシーケンス図である。
【符号の説明】
【００３８】
４      増幅器
２０    歪補償回路
２１    サンプリングメモリ部
２２    モデル推定部
２３    歪補償部
２５    制御部
【図１】
2010154042.tif 000005
【図２】
2010154042.tif 000006
【図３】
2010154042.tif 000007