(57)【要約】【課題】より低い電源電圧で動作させる場合の安定性を確保する。【解決手段】電源Ｖｂａｔの電圧を昇圧するためにオンオフ動作を繰り返すＮＭＯＳトランジスタＮＭ１、ＮＭ２と、ＮＭ１をオンオフ駆動する駆動回路１１と、ＮＭ２をオンオフ駆動する駆動回路１２と、昇圧された電圧を平滑し平滑電圧が所定の値を超えたか否かを検知するコンパレータＣＭＰ２と、電源投入後に駆動回路１１を活性化し、平滑電圧が所定の値を超えたことをコンパレータＣＭＰ２が検知した場合に駆動回路１１を非活性化し駆動回路１２を活性化する。ＮＭ１は、ＮＭ２よりも閾値電圧を低くなるよう構成され、ソースを接地し、ゲートに駆動回路１１からのオンオフ駆動信号が供給される。ソースをＮＭ１のドレインに接続し、ゲートに電源Ｖｂａｔが供給され、ドレインをＮＭ２のドレイン（ノードＰ）に接続するＮＭＯＳトランジスタＮＭ３を備える。【選択図】図１
2010119166.tif 000002
【特許請求の範囲】
【請求項１】
供給される電源電圧を昇圧するためにオンオフ動作を繰り返す第１および第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴをオンオフ駆動する第１の駆動回路と、
前記第２のＭＯＳＦＥＴをオンオフ駆動する第２の駆動回路と、
を備え、
昇圧された電圧を平滑して平滑電圧が所定の値を超えたか否かを検知し、電源投入後に前記第１の駆動回路を活性化し、前記平滑電圧が所定の値を超えたことを検知した場合に前記第１の駆動回路を非活性化すると共に前記第２の駆動回路を活性化する電圧変換装置であって、
前記第１のＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴと同一の導電型であって、前記第２のＭＯＳＦＥＴよりも閾値電圧を低くなるよう構成され、ソースを接地し、ゲートに前記第１の駆動回路からのオンオフ駆動信号が供給され、
ソースを前記第１のＭＯＳＦＥＴのドレインに接続し、ゲートに前記電源電圧が供給され、ドレインを昇圧のためのオンオフ駆動点に接続する、前記第１のＭＯＳＦＥＴと同一の導電型の第３のＭＯＳＦＥＴを備えることを特徴とする電圧変換回路。
【請求項２】
前記第１および第２の駆動回路は、前記第１のＭＯＳＦＥＴがオンとなる期間を前記第２のＭＯＳＦＥＴがオンとなる期間よりも長くなるように前記第１および第２のＭＯＳＦＥＴをそれぞれ駆動することを特徴とする請求項１記載の電圧変換回路。
【請求項３】
前記第１の駆動回路におけるオンオフ動作周波数を前記第２の駆動回路におけるオンオフ動作周波数よりも低く設定することを特徴とする請求項２記載の電圧変換回路。
【請求項４】
請求項１乃至３のいずれか一に記載の電圧変換回路を構成することを特徴とする半導体装置。
【請求項５】
前記第１のＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴよりも薄いゲート酸化膜を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第３のＭＯＳＦＥＴは、所望の閾値を得るためのチャネルイオン注入がなされずに構成されることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第３のＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴと同じゲート酸化膜厚を有することを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換回路および半導体装置に係り、特に、低い電源電圧を昇圧するための電圧変換回路およびその回路を備える半導体装置に係る。
【背景技術】
【０００２】
携帯用の電子機器は、一般に電源として電池を用いる。電池が乾電池１本であるような場合、電子機器に搭載される電子回路は、乾電池１本の電源電圧では動作しないことが多い。そこで低い電源電圧を昇圧するための電圧変換回路（昇圧回路）が用いられる。
【０００３】
このような電圧変換回路は、昇圧動作のためにオンオフ動作を繰り返す第１および第２のスイッチ素子と、第１および第２のスイッチ素子をそれぞれオンオフ駆動するそれぞれ第１および第２の駆動回路とを備え、昇圧された電圧を平滑する。そして、電源投入後に第１の駆動回路を活性化し、平滑電圧が所定の値を超えたことを検知した場合に第１の駆動回路を非活性化すると共に第２の駆動回路を活性化するように構成される（特許文献１〜４参照）。このような電圧変換回路によれば、２つの駆動回路を備えることでより効率的に動作させることが可能である。
【０００４】
ここで特許文献１に記載の電圧変換回路は、第１および第２のスイッチ素子をそれぞれ第１および第２のＭＯＳトランジスタとし、第１のＭＯＳトランジスタのしきい値を低いものとして、電池の出力電圧が低い場合であっても昇圧動作を確保している。また、第１の駆動回路におけるオンオフ周波数を第２の駆動回路におけるオンオフ周波数よりも高くしている。
【０００５】
【特許文献１】特開平６−１６５４８４号公報
【特許文献２】特開２００３−９２８７３号公報
【特許文献３】特開２００５−１６０１５５号公報
【特許文献４】特開２００８−１４８５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
特許文献２等に記載の内容によれば電池の出力電圧が０．９Ｖであっても電圧変換回路が動作することが求められる。さらに、省資源の観点から、電池を可能な限り使用できるように電池の出力電圧がさらに少しでも低い値になっても動作することが好ましい。また、温度変化が大きい場合であってＭＯＳトランジスタのしきい値などが変化しても安定的に動作することが求められる。これらの要求に対応するために第１のＭＯＳトランジスタのしきい値をより低くしていった場合、第１のＭＯＳトランジスタの耐圧が問題となる。すなわち、平滑電圧が所定の値を超えた場合に、昇圧された電圧は、オフ状態となった第１のＭＯＳトランジスタに印加され続ける。一般に、しきい値電圧の低いＭＯＳトランジスタほど耐圧が低くなる。したがって、より低い電源電圧で動作させる場合に、第１のＭＯＳトランジスタの耐圧が不十分となってリーク電流が増大してしまい、電圧変換回路の安定性を確保することが困難となる。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る電圧変換回路は、供給される電源電圧を昇圧するためにオンオフ動作を繰り返す第１および第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴをオンオフ駆動する第１の駆動回路と、第２のＭＯＳＦＥＴをオンオフ駆動する第２の駆動回路と、を備え、昇圧された電圧を平滑して平滑電圧が所定の値を超えたか否かを検知し、電源投入後に第１の駆動回路を活性化し、平滑電圧が所定の値を超えたことを検知した場合に第１の駆動回路を非活性化すると共に第２の駆動回路を活性化する電圧変換装置であって、第１のＭＯＳＦＥＴは、第２のＭＯＳＦＥＴと同一の導電型であって、第２のＭＯＳＦＥＴよりも閾値電圧を低くなるよう構成され、ソースを接地し、ゲートに第１の駆動回路からのオンオフ駆動信号が供給され、ソースを第１のＭＯＳＦＥＴのドレインに接続し、ゲートに電源電圧が供給され、ドレインを昇圧のためのオンオフ駆動点に接続する、第１のＭＯＳＦＥＴと同一の導電型の第３のＭＯＳＦＥＴを備える。
【発明の効果】
【０００９】
本発明によれば、より低い電源電圧で動作させる場合の安定性を確保することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係る電圧変換回路は、供給される電源電圧を昇圧するためにオンオフ動作を繰り返す第１および第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴをオンオフ駆動する第１の駆動回路と、第２のＭＯＳＦＥＴをオンオフ駆動する第２の駆動回路と、を備え、昇圧された電圧を平滑して平滑電圧が所定の値を超えたか否かを検知し、電源投入後に第１の駆動回路を活性化し、平滑電圧が所定の値を超えたことを検知した場合に第１の駆動回路を非活性化すると共に第２の駆動回路を活性化する電圧変換装置である。第１のＭＯＳＦＥＴは、第２のＭＯＳＦＥＴと同一の導電型であって、第２のＭＯＳＦＥＴよりも閾値電圧を低くなるよう構成され、ソースを接地し、ゲートに第１の駆動回路からのオンオフ駆動信号が供給される。また、ソースを第１のＭＯＳＦＥＴのドレインに接続し、ゲートに電源電圧が供給され、ドレインを昇圧のためのオンオフ駆動点に接続する、第１のＭＯＳＦＥＴと同一の導電型の第３のＭＯＳＦＥＴを備える。
【００１１】
以上のような電圧変換回路によれば、例え第１のＭＯＳＦＥＴの耐圧が低い場合であっても第３のＭＯＳＦＥＴによって第１のＭＯＳＦＥＴのドレインへの供給電圧が低く抑えられる。したがって、第１のＭＯＳトランジスタのリーク電流が増大することなく、より低い電源電圧で動作させる場合における安定性が確保される。
【００１２】
本発明の実施形態の電圧変換回路において、第１および第２の駆動回路は、第１のＭＯＳＦＥＴがオンとなる期間を第２のＭＯＳＦＥＴがオンとなる期間よりも長くなるように第１および第２のＭＯＳＦＥＴをそれぞれ駆動することが好ましい。例えば、第１の駆動回路におけるオンオフ動作周波数を第２の駆動回路におけるオンオフ動作周波数よりも低く設定するようにしてもよい。このような電圧変換回路によれば、第１のＭＯＳＦＥＴがオンとなる期間が長く設定され、例え第１のＭＯＳＦＥＴのオン抵抗が高い場合であっても充分に昇圧することができる。
【００１３】
また、本発明の実施形態の半導体装置は、上記の電圧変換回路を構成するようにしてもよい。本発明の実施形態の半導体装置において、第１のＭＯＳＦＥＴは、第２のＭＯＳＦＥＴよりも薄いゲート酸化膜を有することが好ましい。このような半導体装置によれば、第１のＭＯＳＦＥＴの閾値電圧を低くすることができ、より低い電源電圧で昇圧動作がなされる。
【００１４】
本発明の実施形態の半導体装置において、第３のＭＯＳＦＥＴは、所望の閾値を得るためのチャネルイオン注入がなされずに構成されることが好ましい。このような半導体装置によれば、第３のＭＯＳＦＥＴの閾値電圧を低くすることができ、より低い電源電圧で昇圧動作がなされる。
【００１５】
本発明の実施形態の半導体装置において、第３のＭＯＳＦＥＴは、第２のＭＯＳＦＥＴと同じゲート酸化膜厚を有することが好ましい。
【００１６】
以上のような半導体装置を製造するに際して、拡散プロセスの追加が不要であり、マスクパターンを変えるだけで第１〜第３のＭＯＳＦＥＴを製造することが可能であって、コストアップや歩留まりに影響を与えることがほとんどない。
【００１７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例に係る電圧変換回路の回路図である。図１において、電圧変換回路は、インダクタＬ１、ダイオードＤ１、キャパシタＣ１、抵抗素子Ｒ１、Ｒ２、Ｒ３、基準電圧源Ｖｒｅｆ、コンパレータＣＭＰ１、ＣＭＰ２、駆動回路１１、１２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３を備える。また、駆動回路１１は、発振回路ＯＳＣ１、ＮＯＲ回路ＮＯＲ１を備え、駆動回路１２は、発振回路ＯＳＣ２、ＮＯＲ回路ＮＯＲ２、レベルシフタ１３を備える。
【００１９】
インダクタＬ１は、一端を電池などの電源Ｖｂａｔに接続し、他端をノードＰに接続する。ダイオードＤ１は、アノードをノードＰに接続し、カソードを他端が接地されるキャパシタＣ１の一端および抵抗素子Ｒ１の一端に接続する。抵抗素子Ｒ１は、他端を抵抗素子Ｒ２の一端およびコンパレータＣＭＰ２の非反転入力端子（＋）に接続する。抵抗素子Ｒ２は、他端を抵抗素子Ｒ３の一端およびコンパレータＣＭＰ１の非反転入力端子（＋）に接続する。抵抗素子Ｒ３は、他端を接地する。ダイオードＤ１のカソードは、電源Ｖｄｄに接続され、電源Ｖｄｄは、図示されない内部回路の電源として機能する。
【００２０】
コンパレータＣＭＰ１、ＣＭＰ２は、それぞれの電源端子を電源Ｖｄｄに接続し、それぞれの反転入力端子（−）を基準電圧源Ｖｒｅｆに接続する。
【００２１】
ＮＯＲ回路ＮＯＲ１は、２入力のＮＯＲ回路であって、一方の入力端子を発振回路ＯＳＣ１に接続し、他方の入力端子をコンパレータＣＭＰ２の出力端子に接続し、出力端子をＮＭＯＳトランジスタＭＮ１のゲートに接続する。ＮＭＯＳトランジスタＭＮ１は、ソースを接地し、ゲートをＮＯＲ回路ＮＯＲ１の出力端子に接続し、ドレインをＮＭＯＳトランジスタＭＮ３のソースに接続する。ＮＭＯＳトランジスタＭＮ３は、ゲートを電源Ｖｂａｔに接続し、ドレインをノードＰに接続する。
【００２２】
ＮＯＲ回路ＮＯＲ２は、３入力のＮＯＲ回路であって、第１の入力端子を発振回路ＯＳＣ２に接続し、第２の入力端子をコンパレータＣＭＰ１の出力端子に接続し、第３の入力端子をコンパレータＣＭＰ２の出力端子を論理反転した信号に接続し、出力端子を電源Ｖｄｄで動作するレベルシフタ１３を介してＮＭＯＳトランジスタＭＮ２のゲートに接続する。ＮＭＯＳトランジスタＭＮ２は、ソースを接地し、ドレインをノードＰに接続する。
【００２３】
なお、駆動回路１１、１２は、電源Ｖｄｄで動作するレベルシフタ１３を除き、電源Ｖｂａｔで動作する。また、発振回路ＯＳＣ１は、周波数ｆ１で発振し、発振回路ＯＳＣ２は、周波数ｆ２で発振する。
【００２４】
次に、以上のように構成される電圧変換回路の動作について説明する。図２は、本発明の第１の実施例に係る電圧変換回路の各部の動作を表すタイミングチャートである。図２のタイミングｔ１において、電源Ｖｂａｔが電圧変換回路に供給開始されるものとする。電源Ｖｂａｔは、インダクタＬ１を介してノードＰの電位Ｖｐを電源Ｖｂａｔの電位まで上昇させる。これに伴い、電源Ｖｄｄの電位は、ダイオードＤ１を介して上昇する。この状態において、抵抗素子Ｒ１、Ｒ２の接続点の電位および抵抗素子Ｒ２、Ｒ３の接続点の電位は、基準電圧源Ｖｒｅｆの電位より低い状態にあるように抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値が設定されているものとする。したがって、コンパレータＣＭＰ１、ＣＭＰ２の出力はＬレベルにある。このため、ＮＯＲ回路ＮＯＲ１は、発振回路ＯＳＣ１の発振信号をＮＭＯＳトランジスタＭＮ１のゲートに供給し、ＮＭＯＳトランジスタＭＮ１は、オンオフ動作を繰り返す。一方、ＮＯＲ回路ＮＯＲ２は、出力がＬレベルであって、ゲートがＬレベル（接地レベル）のＮＭＯＳトランジスタＭＮ２は、オフ状態を保つ。
【００２５】
ＮＭＯＳトランジスタＭＮ１がオンすると、電源ＶｂａｔからインダクタＬ１を介して流れる電流が、オン状態のＮＭＯＳトランジスタＭＮ３およびＮＭＯＳトランジスタＭＮ１を介して流れると共に、電位Ｖｐが低下する。この状態でＮＭＯＳトランジスタＭＮ１がオフすると、インダクタＬ１を介して流れる電流は、ダイオードＤ１を介してキャパシタＣ１を充電するように流れ、電位Ｖｐが上昇して電源Ｖｄｄの電位も上昇する。キャパシタＣ１が充電され電位Ｖｐが上昇しなくなると、ノードＰの電位は、電源Ｖｂａｔの電位に向けて下降する。
【００２６】
再び、ＮＭＯＳトランジスタＭＮ１がオンすると上記と同様に動作する。ＮＭＯＳトランジスタＭＮ１がオンオフを繰り返す毎に電源Ｖｄｄの電位が徐々に上昇していく。
【００２７】
タイミングｔ２において、抵抗素子Ｒ１、Ｒ２の接続点の電位が基準電圧源Ｖｒｅｆの電位より高い状態になると、コンパレータＣＭＰ２の出力はＨレベルに変化する。したがって、ＮＯＲ回路ＮＯＲ１は、出力をＬレベルとし、ＮＭＯＳトランジスタＭＮ１はオフ状態に固定される。一方、ＮＯＲ回路ＮＯＲ２は、発振回路ＯＳＣ２の発振信号をレベルシフタ１３を介してＮＭＯＳトランジスタＭＮ２のゲートに供給し、ＮＭＯＳトランジスタＭＮ２は、オンオフ動作を繰り返す。
【００２８】
先に述べたＮＭＯＳトランジスタＭＮ１のオンオフの繰り返しと同様に、ＮＭＯＳトランジスタＭＮ２がオンオフ動作を繰り返す毎にさらに電源Ｖｄｄの電位が上昇し続ける。
【００２９】
タイミングｔ３において、抵抗素子Ｒ２、Ｒ３の接続点の電位が基準電圧源Ｖｒｅｆの電位より高い状態になると、コンパレータＣＭＰ１の出力はＨレベルに変化する。したがって、ＮＯＲ回路ＮＯＲ２は、出力をＬレベルとし、ＮＭＯＳトランジスタＭＮ２は、オフ状態とされる。
【００３０】
電源Ｖｄｄは、内部回路の電源として機能することで電位が低下し、抵抗素子Ｒ２、Ｒ３の接続点の電位が基準電圧源Ｖｒｅｆの電位より低い状態になると、コンパレータＣＭＰ１の出力はＬレベルに変化する。この場合、再びタイミングｔ２の状態となって、タイミングｔ２、ｔ３間の状態を繰り返す。この繰り返し状態において、抵抗素子Ｒ２、Ｒ３の接続点の電位が基準電圧源Ｖｒｅｆの電位と一致するように、電源Ｖｄｄの電位がほぼ一定となる。
【００３１】
次に、電源投入時、すなわち図２のタイミングｔ１〜ｔ２におけるＮＭＯＳトランジスタＭＮ１、ＭＮ３の動作についてより詳しく説明する。図３は、タイミングｔ１〜ｔ２におけるノードＰの波形を示す図である。ノードＰの電位Ｖｐが電源Ｖｂａｔの電位にある状態で、ＮＭＯＳトランジスタＭＮ１、ＭＮ３がオンすると、電位Ｖｐは接地レベルに向けて低下する。いま、ＮＭＯＳトランジスタＭＮ１のオン期間をＴｓとし、ＮＭＯＳトランジスタＭＮ１がオンとなってからＴｓ後の電位Ｖｐにおける電源Ｖｂａｔの電位からの電位低下分をＶｓとする。また、ＮＭＯＳトランジスタＭＮ１がオフとなって電位Ｖｐが極大となる時における電源Ｖｂａｔからの電位上昇分をＶｒとする。Ｖｒは、インダクタＬ１の逆起電圧に相当し、インダクタＬ１に流れる電流値に比例する。
【００３２】
電位Ｖｐが極大となる時において、電源Ｖｄｄの電位が押し上げられるためには、
Ｖｂａｔ＋Ｖｒ＞Ｖｄｄ
を満たす必要がある。
【００３３】
Ｖｒは、インダクタＬ１に如何に多くの電流を流すかによって、より高くすることができる。この場合、ＮＭＯＳトランジスタＭＮ１、ＭＮ３のオン時の電位Ｖｐができるだけ低下することが望ましい。すなわち、Ｖｓが可能な限り大きい方が望ましい。これを実現するためには、（１）ＮＭＯＳトランジスタＭＮ１、ＭＮ３のオン抵抗をできるだけ低くすること、（２）Ｔｓをできるだけ長くすることが求められる。
【００３４】
上記（１）の実現には、ＮＭＯＳトランジスタＭＮ１、ＭＮ３の閾値電圧を低くすることが好ましい。また、（２）の実現には、駆動回路１１、１２は、ＮＭＯＳトランジスタＭＮ１がオンとなる期間をＮＭＯＳトランジスタＭＮ２がオンとなる期間よりも長くなるようにＮＭＯＳトランジスタＭＮ１、ＭＮ２をそれぞれ駆動することが好ましい。例えば、駆動回路１１におけるオンオフ動作周波数ｆ１を駆動回路１２におけるオンオフ動作周波数ｆ２よりも低く設定するようにしてもよい。
【００３５】
次に、以上のようなＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の構造について説明する。図４は、本発明の第１の実施例に係る半導体装置の構造を模式的に示す断面図である。図４において、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３は、ｐ型シリコン基板中に形成される２つのＮ＋拡散層をそれぞれドレインおよびソースとし、それらの上部にゲート酸化膜を介したゲート電極として構成される。
【００３６】
ここで、ＮＭＯＳトランジスタＭＮ１のゲート酸化膜の厚さｄ１は、ＮＭＯＳトランジスタＭＮ２のゲート酸化膜の厚さｄ２よりも薄くする。なお、ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ２と同じゲート酸化膜厚ｄ２を有する。このような構造のＮＭＯＳトランジスタＭＮ１は、より低い電源電圧で昇圧動作が行われるように閾値電圧を低くすることができる。
【００３７】
また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ゲート電極の下部に位置するｐ型シリコン基板中に所望の閾値を得るためのチャネルイオン注入がなされる領域（Ｖｔシフトイオン注入領域という）を有する。これに対し、ＮＭＯＳトランジスタＭＮ３は、チャネルイオン注入時にマスクされ、Ｖｔシフトイオン注入領域が存在しないように構成される。
【００３８】
このような構造のＮＭＯＳトランジスタＭＮ３は、０Ｖ付近の閾値電圧を有し、より低い電源電圧での昇圧動作を妨げない。また、ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ２と同じゲート酸化膜厚を有するので、ノードＰの電位が上昇した場合であっても充分な耐圧を有し、ＮＭＯＳトランジスタＭＮ１のドレインをほぼ電源Ｖｂａｔの電位に保つことができる。したがって、ＮＭＯＳトランジスタＭＮ１は、ＮＭＯＳトランジスタＭＮ２のオンオフ動作時において、ドレインに耐圧を超えるような電圧が印加されることがない。このため、ＮＭＯＳトランジスタＭＮ１のリーク電流が増大することなく、より低い電源電圧で動作させる場合における安定性が確保される。
【００３９】
以上のような構造の半導体装置の製造工程にあっては、通常の工程に対し拡散プロセスの追加は不要であり、マスクパターンを変えるだけで、ゲート酸化膜の厚さを変えることおよびＶｔシフトイオン注入領域が存在しないようにすることが可能である。すなわち、製造工程におけるコストアップや歩留まりに影響をほとんど与えることがなく、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３を製造することが可能である。
【００４０】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施例に係る電圧変換回路の回路図である。
【図２】本発明の第１の実施例に係る電圧変換回路の各部の動作を表すタイミングチャートである。
【図３】図２のタイミングｔ１〜ｔ２におけるノードＰの波形を示す図である。
【図４】本発明の第１の実施例に係る半導体装置の構造を模式的に示す断面図である。
【符号の説明】
【００４２】
１１、１２  駆動回路
１３  レベルシフタ
Ｃ１  キャパシタ
ＣＭＰ１、ＣＭＰ２  コンパレータ
Ｄ１  ダイオード
Ｌ１  インダクタ
ＭＮ１、ＭＮ２、ＭＮ３  ＮＭＯＳトランジスタ
ＮＯＲ１、ＮＯＲ２  ＮＯＲ回路
ＯＳＣ１、ＯＳＣ２  発振回路
Ｐ  ノード
Ｒ１、Ｒ２、Ｒ３  抵抗素子
Ｖｂａｔ、Ｖｄｄ  電源
Ｖｒｅｆ  基準電圧源
【図１】
2010119166.tif 000003
【図２】
2010119166.tif 000004
【図３】
2010119166.tif 000005
【図４】
2010119166.tif 000006