(57)【要約】【課題】不正遊技を有効に排除できると共に、乱数発生回路の異常に迅速かつ適切に対応可能な遊技機を提供する。【解決手段】  遊技球が入賞すると主制御部２１で当否抽選を実行する遊技機において、当否抽選に使用する乱数値を自動更新する乱数発生回路２８を設ける。乱数発生回路２８は、主制御部２１のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器６０と、クロック信号を受けて計数動作を実行するカウンタ６１と、ラッチ信号を受けてカウンタ６１のカウント値を取得する第１と第２のラッチ回路６２，６３とを有して構成される。第１ラッチ回路６２は、遊技球の入賞状態に対応して発生する第１ラッチ信号を受ける一方、第２ラッチ回路６３は、主制御部２１のＣＰＵの動作状態に対応して、ソフトウェア処理を伴うことなく定期的に出力される第２ラッチ信号ＬＡを受ける。【選択図】図６
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【特許請求の範囲】
【請求項１】
遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選を主制御部で実行して遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、
前記当否抽選に使用する乱数値を自動更新する乱数発生回路を設け、前記乱数発生回路は、前記主制御部のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を実行するカウンタと、ラッチ信号を受けて前記カウンタのカウント値を取得する第１と第２のラッチ回路とを有して構成され、
前記第１ラッチ回路は、前記検出状態に対応して発生する第１ラッチ信号を受けるよう構成される一方、前記第２ラッチ回路は、主制御部のＣＰＵの動作状態に対応して、ソフトウェア処理を伴うことなく定期的に出力される第２ラッチ信号を受けるよう構成されていることを特徴とする遊技機。
【請求項２】
前記主制御部は、電源投入後に開始されて無限ループ処理を繰り返すメイン処理と、前記メイン処理を中断して定期的に開始されるタイマ割込み処理とを有して遊技動作を実行しており、
第２ラッチ信号は、前記タイマ割込み処理の開始に同期して出力される請求項１に記載の遊技機。
【請求項３】
前記タイマ割込み処理は、第２ラッチ回路の出力値を毎回取得する取得処理と、今回の取得値を前回の取得値と対比して、今回の取得値の正当性を判定する判定処理とを有して構成されている請求項２に記載の遊技機。
【請求項４】
前記タイマ割込み処理は、前記第１ラッチ回路が前記第１ラッチ信号を受けた場合だけ機能して、前記第１ラッチ回路と前記第２ラッチ回路の出力値をそれぞれ取得する取得処理と、
取得された２つの取得値を比較して、第１ラッチ回路の出力値の正当性を判定する判定処理とを有して構成されている請求項２に記載の遊技機。
【請求項５】
前記判定処理によって正当性が否定された場合には、報知動作を実行した後に遊技動作を停止させる請求項３又は４に記載の遊技機。
【請求項６】
前記判定処理によって正当性が否定された場合には、前記発振器及び前記カウンタの電源電圧を一時的に停止した後に復旧させる請求項３〜５の何れかに記載の遊技機。
【請求項７】
前記判定処理によって正当性が否定された場合には、遊技機の電源電圧を一時的に停止した後に復旧させる請求項３〜５の何れかに記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ回路を備えて構成される遊技機に関し、特に、不正遊技を有効に排除できると共に、乱数発生回路の異常に迅速かつ適切に対応可能な遊技機に関する。
【背景技術】
【０００２】
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数個の表示図柄を所定時間変動させた後に停止させるといった一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、遊技球の入賞状態となり、図柄表示部で表示図柄を所定時間変動させる。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて遊技者に有利な利益状態を発生させるようにしている。
【０００３】
大当り状態に突入するか否かは、例えば、図柄始動口を遊技球が通過した入賞時における乱数値に基づいて決定される。すなわち、遊技者の遊技動作に関連して所定の入賞状態が発生すると、これに起因する乱数値を用いた当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定している。
【０００４】
当否抽選に使用される乱数値は、プログラム処理によって所定時間毎に更新されるソフトウェア・カウンタで生成される場合と、プログラム処理を経ることなく自動的に更新されるハードウェア・カウンタで生成される場合とがある。ここで、ハードウェア・カウンタを用いる乱数発生回路では、ソフトウェア・カウンタを用いる場合に比べ、格段に更新速度を高めることができるので不正遊技を未然防止する上で有効であると言われている。
【０００５】
但し、ハードウェア・カウンタによる乱数発生回路を用いて乱数値を生成する場合には、正常な抽選処理を維持するために、特に、カウンタ回路や、その前段に設ける発振回路の故障に対して万全の対策が必要となる。そこで、かかる故障対策の観点から、各種の提案がされている（例えば、特許文献１）。
【０００６】
特許文献１に記載の発明では、所定周波数のクロック信号を発生するクロック信号発生部と、前記クロック信号に基づいて数値データを更新する数値データ更新部と、数値データの更新が停止しているか否かを監視する監視部とを備え、前記監視部は、数値データの更新が停止していることを遊技制御用マイクロコンピュータに知らせるようにしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−０９７５７６公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した特許文献１の対策には種々の問題点がある。先ず、監視回路の回路構成が極めて複雑であるという問題がある。すなわち、特許文献１に記載の監視回路は、クロック信号発生部のクロック信号を受けるカウンタ部と、所定時間毎にタイムアップ信号を出力するタイマ回路と、タイムアップ信号を受ける毎にカウンタ部のデータを取得し、これを前回のカウンタ部のデータと対比する異常判定回路と、カウンタ部から毎回取得するデータを記憶する記憶部とを別に設ける必要があり、回路構成が極めて複雑である。特に、異常判定回路は、単なる一致回路では実現できず、記憶部への書込み機能と記憶部からの読出し機能とが必要となり、相当に複雑な回路構成とならざるを得ない。
【０００９】
また、特許文献１の監視回路では、乱数生成用のカウンタとは全く別のカウンタを使用して発振異常を監視しているので、せいぜい、クロック信号発生部の発振停止しか検出できないとう問題がある。そもそも、乱数生成回路の重要性に鑑みれば、発振回路の発振が全面的に停止した異常だけでなく、例えば、乱数生成用のカウンタの特定ビットが変化しないというような微妙な異常まで判定できる回路構成が強く望まれるところである。
【００１０】
更に、特許文献１の発明では、発振異常を検出した場合に、その状態を外部に報知するに止まり、最小限の自己復旧機能さえ全く発揮されないという問題点もある。また、不正遊技者による乱数生成回路の改造を検出したとしても、異常事態を報知するに止まるので、例えば、遊技機の周りを人垣で遮った状態で不正遊技が継続される可能性もあり、不正遊技の対策として万全でない。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであって、乱数発生回路の動作異常を簡単な回路構成で検出できる遊技機を提供することを目的とする。また、本発明は、乱数発生回路の発振動作が停止した場合に限らず、乱数発生回路の微妙な動作異常も検出可能な遊技機を提供することを目的とする。更にまた、本発明は、乱数発生回路の異常動作を検出した場合に、自己復旧機能を発揮する遊技機や、不正遊技に対して有効に機能する遊技機を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選を主制御部で実行して遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、前記当否抽選に使用する乱数値を自動更新する乱数発生回路を設け、前記乱数発生回路は、前記主制御部のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を実行するカウンタと、ラッチ信号を受けて前記カウンタのカウント値を取得する第１と第２のラッチ回路とを有して構成され、前記第１ラッチ回路は、前記検出状態に対応して発生する第１ラッチ信号を受けるよう構成される一方、前記第２ラッチ回路は、主制御部のＣＰＵの動作状態に対応して、ソフトウェア処理を伴うことなく定期的に出力される第２ラッチ信号を受けるよう構成されている。
【００１３】
本発明において所定の検出状態とは、典型的には、遊技媒体が所定位置を通過したことの検出状態を意味する。例えば、弾球遊技機であれば遊技球が入賞状態になること、或いは、回胴遊技機であれば遊技媒体が投入されたことの検出状態が含まれる。
【００１４】
好ましくは、前記主制御部は、電源投入後に開始されて無限ループ処理を繰り返すメイン処理と、前記メイン処理を中断して定期的に開始されるタイマ割込み処理とを有して遊技動作を実行しており、第２ラッチ信号は、前記タイマ割込み処理の開始に同期して出力される。
【００１５】
この場合、前記タイマ割込み処理は、第２ラッチ回路の出力値を毎回取得する取得処理と、今回の取得値を前回の取得値と対比して、今回の取得値の正当性を判定する判定処理とを有して構成されているか、或いは、前記タイマ割込み処理は、前記第１ラッチ回路が前記第１ラッチ信号を受けた場合だけ機能して、前記第１ラッチ回路と前記第２ラッチ回路の出力値をそれぞれ取得する取得処理と、取得された２つの取得値を比較して、第１ラッチ回路の出力値の正当性を判定する判定処理とを有して構成されているのが好ましい。
【００１６】
また、前記判定処理によって正当性が否定された場合には、報知動作を実行して遊技動作を停止させるのが好適である。また、前記判定処理によって正当性が否定された場合には、前記発振器及び前記カウンタの電源電圧を一時的に停止した後に復旧させるか、或いは、前記判定処理によって正当性が否定された場合には、遊技機の電源電圧を一時的に停止した後に復旧させるのが効果的である。
【００１７】
このような構成を採ると、ＣＰＵの異常報知時にカウンタの動作異常を自己修復できる可能性がある。
【００１８】
なお、遊技者の動作に関連する所定の入賞状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、遊技動作を中心的に制御する主制御部と、主制御部から受ける制御コマンドに基づいて個別的な遊技動作を実現するサブ制御部と、前記主制御部及び前記サブ制御部に電源電圧を供給する電源部とを備え、前記電源部は、電源投入状態を検知してシステムリセット信号を出力すると共に、電圧降下状態を検知して電源異常信号を出力する電源リセット回路を有して構成され、前記電源リセット回路は、電源投入時において前記システムリセット信号が第一レベルから第二レベルに変化するまでの期間であって、前記電源異常信号が正常値を維持している期間は、前記電源リセット回路の検知入力信号を遮断する入力禁止回路を備えて構成される発明も好適である。
【００１９】
この発明の電源リセット回路が入力禁止回路を備えるので、例えば、乱数発生部の自動更新に異常を検出して遊技機の電源電圧を切断する場合にも、過渡動作状態での誤動作のおそれがない。
【発明の効果】
【００２０】
上記した本発明によれば、乱数発生回路の動作異常を簡単な回路構成で検出できる遊技機を実現できる。また、乱数発生回路の発振動作が停止した場合に限らず、乱数発生回路の微妙な動作異常も検出可能となる。更にまた、乱数発生回路の異常動作を検出した場合に、自己復旧機能を発揮することも可能となる。
【図面の簡単な説明】
【００２１】
【図１】実施例に示すパチンコ機の斜視図である。
【図２】図１のパチンコ機の遊技盤を詳細に図示した正面図である。
【図３】図１のパチンコ機の全体構成を示すブロック図である。
【図４】電源基板の内部回路の一部を図示したものである。
【図５】電源基板の内部回路の残りの一部を図示すると共に、主制御基板との接続関係を示す回路図である。
【図６】乱数発生基板の内部回路を図示すると共に、主制御基板との接続関係を示す回路図である。
【図７】ワンチップマイコンの内部構成と動作内容を図示したものである。
【図８】主制御部の動作内容を示すフローチャートである。
【図９】図６の回路構成の変形例を示す回路図である。
【図１０】図４の回路構成の変形例を示す回路図である。
【図１１】主制御部のメイン処理とＮＭＩ割込み処理を説明するフローチャートである。
【図１２】変形例である乱数発生基板の内部回路を図示すると共に、主制御基板との接続関係を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、実施例に係る弾球遊技機に基づいて本発明の実施の形態を詳細に説明する。図１は、本実施例のパチンコ機を示す正面図である。図示のパチンコ機は、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が裏側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
【００２３】
前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠４の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
【００２４】
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
【００２５】
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
【００２６】
図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、２つの通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
【００２７】
液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行され、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。
【００２８】
普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、表示される普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
【００２９】
図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ開放されるようになっている。図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。
【００３０】
大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当り」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。大入賞口１６の内部に入賞領域１６ｂが設けられている。
【００３１】
大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。通常、この特定図柄による大当りを「確変大当り」と言う。
【００３２】
図３は、上記した各動作を実現するパチンコ機１の全体回路構成を示すブロック図である。図中の破線は、主に、直流電圧ラインを示している。
【００３３】
図３に示す通り、このパチンコ機１は、ＡＣ２４Ｖを受けて各種の直流電圧（５Ｖ，１２Ｖ，３２Ｖ，ＢＵ）を出力すると共に電源投入時にシステムリセット信号ＳＹＳを出力する電源基板２０と、遊技動作を中心的に制御する主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた信号を各部に伝送する演出インターフェイス基板２３と、演出インターフェイス基板２３から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６とを中心に構成されている。
【００３４】
ここで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５に搭載された回路及びその回路によって実現される動作を機能的に総称して、以下の説明では、主制御部２１、演出制御部２２、液晶制御部２４、及び払出制御部２５と言うことがある。また、演出制御部２２、液晶制御部２４、及び払出制御部２５の全部又は一部がサブ制御部である。
【００３５】
図４及び図５は、電源基板２０の内部構成を示すブロック図である。図４及び図５に示す通り、電源基板２０は、ＡＣ２４Ｖを脈流電圧（ＤＣ２４Ｖ）に変換する３つの全波整流回路４０〜４２と、全波整流回路４０，４１の出力電圧を平滑化する平滑回路４３ａ〜４３ｄと、三端子レギュレータなどによる安定化電源回路４４ａ〜４４ｃと、電源遮断後も直流電圧５Ｖを維持するバックアップ電源回路４５と、直流出力電圧（１２Ｖ，５Ｖ）が異常に上昇すると全波整流回路４０の出力を短絡させる強制遮断回路４６と、専用ＩＣ４７を使用した電源リセット回路（図５の左上欄参照）などを備えて構成されている。
【００３６】
安定化電源回路４４ａ〜４４ｃは、それぞれ直流電圧５Ｖ，１２Ｖ，１２Ｖを出力する回路であり、コンデンサによる蓄電部と、ノイズ対策用のハイパスフィルタ部とが出力側に設けられている。この実施例では、同じ直流電圧値ＤＣ１２Ｖを二系統の回路で生成しており、その一方を、主制御基板２１と払出制御基板２５に供給し、他方を、電源中継基板３０を経由して、演出インターフェイス基板２３及び液晶制御基板２４に供給している（図３参照）。そのため、演出制御基板２２側の高周波ノイズが、電源供給ラインを通して、主制御基板２１や払出制御基板２５に伝送されることが防止される。
【００３７】
バックアップ電源回路４５は、ダイオードと大容量のコンデンサとで構成されており、その出力であるＤＣ５Ｖのバックアップ電源ＢＵは、主制御基板２１及び払出制御基板２５に供給されている。そして、このバックアップ電源ＢＵは、各制御基板２１，２５のワンチップマイコンに内蔵されたＲＡＭに供給されて、電源遮断状態でもＲＡＭの記憶内容を維持するようになっている（図７（ａ）参照）。
【００３８】
強制遮断回路４６は、電流制限抵抗とダイオードとチェナーダイオードとで構成された異常電圧検知部に、二系統の直流１２Ｖと直流５Ｖとを供給して構成されている。そして、異常電圧検知部に供給されている各電圧が、各チェナーダイオードの逆方向電圧を上回りコンデンサを所定レベル以上に充電すると、サイリスタが通電して、脈流電圧ＤＣ２４Ｖが短絡することになる。その結果、主制御基板２１と払出制御基板２５に対する通電と、電源中継基板３０を経由する直流電圧５Ｖとが一斉に遮断され各制御基板における異常動作が未然に回避される。
【００３９】
電源リセット回路は、図５の左上欄に示す通り、システムリセットＩＣ４７と、入力禁止回路４８と、シュミットトリガで構成された出力回路４９とを中心に構成されている。システムリセットＩＣ４７は、電源投入時のシステムリセット信号（電源リセット信号）ＳＹＳと、電圧降下時の電源異常信号ＡＢＮとを自動的に生成する専用ＩＣであり、例えば、Ｍ５２９７Ｐ（ＲＥＮＥＳＡＳ社）が使用される。
【００４０】
そして、システムリセットＩＣ４７のＡＣ入力端子に供給される脈流電圧ＤＣ２４Ｖの値が、監視時間ＴＯＦＦ２以上、監視レベルを下回ると、異常信号ＡＢＮをＬレベルに降下させるように動作する（図５（ｃ）参照）。ここで監視時間ＴＯＦＦ２は、コンデンサＣ２と抵抗Ｒ２の積に比例するが、この実施例では、監視時間ＴＯＦＦ２を３５ｍＳ程度に設計している。そのため、ＡＣ２４Ｖの遮断状態が１〜２サイクル（６０Ｈｚでは、１６〜３３ｍＳ）未満で回復する瞬停であれば、電源異常信号ＡＢＮが出力されないことになる。このような瞬停対策の動作によって、直流電圧（１２Ｖ，５Ｖ）が維持されている状態におけるシステムリセット信号の無駄な出力動作が回避される。
【００４１】
また、図５（ｃ）に記載の通り、システムリセットＩＣ４７では、電源異常信号ＡＢＮが立ち下がってから所定時間（ＴＤ＋ＴＯＦＦ３）経過した後にシステムリセット信号ＳＹＳがＬレベルに降下するよう構成されている。ここで、降下遅延時間ＴＯＦＦ３は、コンデンサＣ３と抵抗Ｒ３の積に比例するが、この実施例では、この所定の遅延時間（ＴＤ＋ＴＯＦＦ３）を利用して、主制御部２１と払出制御部２５における最優先割込処理(non maskable interrupt)を終えるようにしている。したがって、主制御部２１と払出制御部２５では、必要なデータがＲＡＭ領域に退避された後に、各ＣＰＵコアがシステムリセット信号ＳＹＳによってリセットされることになる。なお、ＲＡＭ領域に退避されたデータは、バックアップ電源ＢＵによって少なくとも数日は維持される。
【００４２】
図５（ｂ）に記載の通り、このシステムリセットＩＣ４７では、交流入力電圧ＡＣ２４Ｖが投入されて、システムリセットＩＣ４７のＡＣ入力端子に脈流電圧ＤＣ２４Ｖが供給されると、第１遅延時間ＴＯＮ４後に電源異常信号ＡＢＮが立上がり、第２遅延時間ＴＯＮ５後にシステムリセット信号ＳＹＳが立上るよう構成されている。ここで、遅延時間ＴＯＮ４と遅延時間ＴＯＮ５は、それぞれ、コンデンサＣ４，Ｃ５と抵抗Ｒ４，Ｒ５の積に比例するが、本実施例では、ＣＰＵが正常に動作し得ないＴＯＮ５−ＴＯＮ４の時間帯は、主制御部２１のウォッチドッグタイマ５３を、論理回路５１，５２で自動的にクリアするようにしている。
【００４３】
この点については、図５（ａ）の右欄に示す主制御基板２１を参照しつつ説明する。図示の通り、主制御部２１には、遅延回路５０と、２Ｎ進カウンタ５１と、ＯＲゲート５２と、ＯＲゲート５２の出力信号の微分パルスでクリア処理されるウォッチドッグタイマ５３とが設けられている。そして、電源基板２０で生成されたシステムリセット信号ＳＹＳは、遅延回路５０を経てカウンタ５１のクリア端子ＣＬＲに供給され、一方、カウンタ５１のクロック端子ＣＬＫにはシステムクロックΦが供給されている。したがって、システムリセット信号ＳＹＳが立上るまでの遅延時間ＴＯＮ５の期間は、２Ｎ進カウンタ５１のカウントアップ動作が可能となり、そのカウントアップ信号Ｓ１の微分パルスが、ウォッチドッグタイマ５３のクリア信号ＷＤとして機能することになる。そのため、主制御部２１のＣＰＵが機能しない時間帯に、ウォッチドッグタイマ５３が自走状態となってＣＰＵをリセットするようなトラブルが回避される。
【００４４】
このように、カウントアップ信号Ｓ１が、ウォッチドッグタイマ５３が自走状態となることを禁止していると、やがて、システムリセット信号ＳＹＳが立上がるので（図５（ｂ）参照）、その後はカウンタ５１のカウント動作が禁止されることになる。しかし、その後は、ＣＰＵが定期的にクリアパルスＳ２を出力するので、このクリアパルスＳ２によってウォッチドッグタイマ５３の自走状態が引き続き禁止される。但し、プログラムの暴走状態などによってクリアパルスＳ２が途絶えて、ウォッチドッグタイマ５３が自走状態となると、リセット信号ＸＵＲＳＴが出力されて主制御部２１のＣＰＵがリセット状態となる。
【００４５】
一方、電源投入時には、システムリセット信号ＳＹＳが遅延回路５０で遅延されてリセット信号ＸＳＲＳＴとなるので、このリセット信号ＸＳＲＳＴの供給によって主制御部２１のＣＰＵがリセット状態となる。このように、本実施例では、ＸＵＲＳＴ信号またはＸＳＲＳＴ信号によってＣＰＵがリセット状態になる。
【００４６】
さて、図５（ａ）の左上欄に戻って、電源基板２０の電源リセット回路の説明を続ける。電源リセット回路の入力禁止回路４８は、２つのＮＯＲゲートとスイッチングトランジスタＱとを中心に構成されている。そして、システムリセット信号ＳＹＳがＨレベルで、電源異常信号ＡＢＮがＬレベルの場合だけ、２つのＮＯＲゲートがＨレベルの信号を出力して、トランジスタＱをＯＮ状態としている。
【００４７】
電源異常信号ＡＢＮ＝Ｌ、システムリセット信号ＳＹＳ＝Ｈの時間帯とは、図５（ｃ）に示す通り、電圧降下時のＴＤ＋ＴＯＦＦ３の時間帯である。本実施例では、この過渡状態では、トランジスタＱのＯＮ動作によって、システムリセットＩＣ４７のＡＣ入力端子への脈流電圧ＤＣ２４Ｖの供給が遮断されることになる。したがって、例えば、交流入力電圧ＡＣ２４Ｖは正常レベルでありながら、何らかの理由で、直流電圧５Ｖのみが遮断又は降下するような異常時にも、システムリセットＩＣ４７から、不安定な信号や不合理な信号が出力されるおそれが回避され、各制御基板での異常動作が未然に防止される。
【００４８】
また、交流入力電圧ＡＣ２４Ｖが降下する通常の電源遮断時にも、各制御基板での異常動作が防止されるので、電圧降下時にデータの退避処理を実行する制御基板２１、２５においても、正常なＮＭＩ動作が保証される。
【００４９】
以上で電源基板２０の説明が終わったので、続いて、図３を参照しつつ主制御基板２１について説明する。先に説明したように、主制御基板２１は、電源基板２０から、ＤＣ１２Ｖ、ＤＣ３２Ｖ、及びバックアップ電源ＢＵ（＝ＤＣ５Ｖ）の他に（図４参照）、電圧降下時に出力される電源異常信号ＡＢＮや、電源投入時に出力されるシステムリセット信号ＳＹＳを受けている（図５参照）。そして、主制御基板２１では、受けたＤＣ１２ＶをＤＣ５Ｖに降圧させて、基板内のコンピュータ回路の電源電圧としている。このように、主制御部２１では、その直流電源電圧５Ｖを電源基板２０から直接受けないので、ＤＣ５Ｖの電源供給ラインを通して、他の制御基板２５，２３，２２，２４から高周波ノイズなどを受けるおそれが回避される。
【００５０】
また、主制御基板２１は、コマンド中継基板２９に接続されると共に、遊技盤中継基板２７を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、図柄始動口１５からのスイッチ信号については、遊技盤中継基板２７を経由することなく、直接、主制御部２１が受けている。
【００５１】
また、主制御部２１は、払出制御部２５に対して制御コマンドＣＭＤ”を一方向に送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。
【００５２】
更にまた、主制御部２１は、乱数発生基板２８に対して、電源電圧５Ｖを供給すると共に、乱数発生基板２８から、例えば１６ビット長の乱数値ＲＮＤと比較値ＲＥＦを受けている。この乱数値ＲＮＤは、遊技状態を大当り状態に移行させるか否かの大当り抽選処理に使用される極めて重要な数値である。
【００５３】
図６は、乱数発生基板２８の回路構成と、主制御部２１の要部とを示すブロック図である。乱数発生基板２８は、システムクロックΦとは無関係に２０ＭＨｚ程度の周波数を発振する発振器６０と、発振器６０の出力を受けて計数動作をする２１６進カウンタ６１と、図柄始動口１５に設けられた入賞検出スイッチからラッチパルスを受けてカウンタ６１の出力値を取得する第１ラッチ６２と、主制御部２１からのラッチ信号ＬＡを受けてカウンタ６１の出力値を取得する第２ラッチ６３とを中心に構成されている。なお、２１６進カウンタ６１は、０〜６５５３５の数値範囲を循環するが、ここではリップルカウンタを採用している。
【００５４】
また、主制御部２１が出力するラッチ信号ＬＡとして、この実施例では、ワンチップマイコンの内蔵ＣＴＣのダウンカウント動作の満了に伴って出力されるタイムアウト信号ＴＯを活用している。このタイムアウト信号ＴＯについては、実施例で使用するワンチップマイコン（ＬＥ２０８０Ａ／エルイーテック社）の内部構成に基づいて説明する。
【００５５】
図７（ａ）に示す通り、本実施例の主制御部２１に搭載されたワンチップマイコンは、Ｚ８０ＰＩＯ（パラレルＩ／Ｏ）とＺ８０ＣＴＣ(Counter Timer Circuit)とを内蔵して構成されている。Ｚ８０ＣＴＣは、Ｚ８０システムに周期的割り込みや、一定周期のパルス出力作成機能（ビットレートジェネレータ）や、時間計測の機能を付与するものであり、８ｂｉｔのカウンタ・タイマを４つ集積して構成されている。
【００５６】
本実施例の主制御部２１では、このＺ８０ＣＴＣのダウンカウント動作を利用して２ｍＳ毎のタイマ割込みを実現しているが（図７（ｂ）参照）、この２ｍＳのダウンカウント動作が満了すると、ワンチップマイコンからタイムアウト信号ＴＯを出力するようになっている。そこで、乱数発生基板２８の第２ラッチ６３は、このタイムアウト信号ＴＯ（ラッチ信号ＬＡ）に同期して、２１６進カウンタ６１の値を取得している（図６参照）。
【００５７】
ところで、主制御部２１のＣＰＵコアは、図７（ｃ）に示す通り、２ｍＳ毎に生じるタイマ割込み処理において遊技動作を実行する一方、タイマ割込み処理終了後の残余時間では、メイン処理で無限ループ処理を実行している。これに対して、乱数発生基板２８の発振器は２０ＭＨｚで動作しているので、リップルカウンタ６１が数値範囲を一巡するのに６５５３６／２０Ｍ＝３．２７６８ｍＳを要することになる。逆に言うと、タイマ割込みが生じる２ｍＳの間に、２１６進カウンタ６１は、２×１０−３×２０×１０６＝４０，０００だけカウント動作が進行していることになる。
【００５８】
以上を踏まえて主制御部２１におけるタイマ割込み処理について説明する。図８（ａ）は、タイマ割込みの処理内容の一部を示すフローチャートである。タイマ割込みが生じると、レジスタ類のＰＵＳＨ処理を終えた後、入力ポート７０（図６）を通して、第２ラッチ６３の比較値ＲＥＦを取得する（ＳＴ１）。なお、データと取りこぼしを防止するため、ＩＮ命令を複数回実行して、同一の取得値ＲＥＦが得られることを取得条件とする。
【００５９】
ステップＳＴ１の処理における取得値ＲＥＦは、タイムアウト信号ＴＯをラッチ信号ＬＡとして、今回のタイマ割込み時に取得したものであり、前回の取得値と比べ、正確に＋４００００の関係にある筈である。そこで、一時記憶領域ＢＵＦに格納されている前回取得値ＲＥＦＯＬＤと今回取得値ＲＥＦとを比較する（ＳＴ２）。そして、多少の余裕α（２又は３程度）を加味して、ＲＥＦＯＬＤ＋４００００−α＜ＲＥＦ＜ＲＥＦＯＬＤ＋４００００＋αを満たせば正常値と判定し、前記条件を満たさなければ異常値と判定する。ＲＥＦＯＬＤ＋４００００−α＜ＲＥＦ＜ＲＥＦＯＬＤ＋４００００＋αを満たさない異常の原因としては、乱数発生基板２８の発振器６０が発振を停止している場合、リップルカウンタ６１の動作が停止している場合、リップルカウンタ６１の特定ビットが固定状態に故障している場合などの他、違法器具を動作させてカウンタ値を当選値に一致させている場合も考えられる。
【００６０】
したがって、正常値である場合には、今回の取得値ＲＥＦを一時記憶領域ＢＵＦに格納するが（ＳＴ４）、異常値である場合には、異常報知処理を行って、そのまま無限ループ処理に移行する（ＳＴ５）。異常報知動作は、特に限定されないが液晶ディスプレイやスピーカやＬＥＤランプを用いて実行される。このような異常報知処理をした状態で、遊技制御動作を停止していると、やがて係員が交流電源ＡＣ２４Ｖを遮断して乱数発生基板２８を交換し、交流電源を再投入するので、その後、遊技機は正常に復旧することになる。
【００６１】
図８（ｂ）は、第２実施例の動作内容を示すフローチャートである。この実施例では、タイマ割込み毎にカウンタ６１の正常判定をするのではなく、図柄始動口１５に遊技球が入賞した場合だけ、乱数発生基板２８の正常動作判定をしている。
【００６２】
具体的に説明すると、図柄始動口１５を含む全てのスイッチ信号のＯＮ／ＯＦＦ状態を取得した後（ＳＴ１０）、図柄始動口１５への入賞が認められたか否かを判定する（ＳＴ１１）。図６に関して説明した通り、遊技球が図柄始動口１５に入賞すると、乱数発生基板２８では、そのスイッチ信号をラッチパルスとして、カウンタ６１の値が第１ラッチ６２に取得されている筈である。
【００６３】
そこで、主制御部２１では、入力ポート７０を経由して、第１ラッチ６２の乱数値ＲＮＤを取得する（ＳＴ１２）。また、入力ポート７１を経由して、第２ラッチ６３の値を、比較値ＲＥＦとして取得する（ＳＴ１３）。なお、データと取りこぼしを防止するため、これらの取得処理でもＩＮ命令を複数回実行して、同一の取得値が得られることを取得条件とする。
【００６４】
図７（ｂ）〜図７（ｄ）に示す通り、遊技球が図柄始動口１５に入賞したタイミングは、今回のタイマ割込み時をＴとすると、［Ｔ−２ｍＳ＋τ］から［Ｔ＋τ］までの時間帯である。なお、τは、タイマ割込みからスイッチ入力処理（ＳＴ１０）までの経過時間である（図８（ｂ）参照）。したがって、今回取得した乱数値ＲＮＤは、比較値ＲＥＦを基準とすると、ＲＥＦ−（２ｍｓ−τ）×（２０×１０６）からＲＥＦ＋τ×２０×１０６の範囲内にある筈である。そこで、多少の余裕βを加味して、ＲＥＦ−（２ｍｓ−τ）×（２０×１０６）−β＜ＲＮＤ＜ＲＥＦ＋τ×２０×１０６＋βの判定式によって正常か否かを判定する（ＳＴ１４）。なお、カウンタの数値範囲０〜６５５３５を超えた場合には、適宜な補正演算を施すのは勿論である。
【００６５】
そして、正常であると判定される場合には、今回取得した乱数ＲＮＤを使用して大当り抽選を行うが（ＳＴ１５）、異常と判定される場合には、異常報知処理を行って、そのまま無限ループ処理に移行する（ＳＴ１６）。
【００６６】
以上、図６に示す乱数発生基板２８について説明したが、図６の回路構成に限定されるものではない。図９は、別の乱数発生基板２８を図示したものであり、発振器６０とリップルカウンタ６１に対する電源電圧Ｖｃｃの供給を、主制御部２１で制御する構成を例示している。
【００６７】
すなわち、主制御部２１は、出力ポート７２を通して、通常はＨレベルである制御信号ＣＴＬを出力し、出力された制御信号ＣＴＬは、プルアップ状態であるアナログスイッチ６４の制御端子に供給されている。そして、アナログスイッチ６４の入力端子には、主制御部２１から伝送される電源電圧Ｖｃｃが供給され、アナログスイッチ６４の出力端子は、発振器６０とリップルカウンタ６１の電源ラインに接続されている。
【００６８】
制御信号ＣＴＬは定常的にＨレベルであることから、通常、発振器６０とリップルカウンタ６１は、電源電圧Ｖｃｃの供給を受けて正常に動作する。但し、制御信号ＣＴＬがＬレベルになると、発振器６０とリップルカウンタ６１は、その動作を停止することになる。なお、制御信号ＣＴＬは、抵抗及びコンデンサによる遅延回路とＮＯＴゲートとを通して、カウンタ６１のクリア端子ＣＬＲに供給されており、制御信号ＣＴＬがＬレベルになるとカウンタ６１がクリアされるようになっている。
【００６９】
図８（ｃ）は、図９の乱数発生基板２８を駆動する場合の動作内容を例示したものである。この実施例の場合には、異常報知処理の後に無限ループ処理に移行するのではなく、出力ポート７２を通して、一定時間だけＬレベルとなるクリアパルスを制御信号ＣＴＬとして出力している（ＳＴ１７）。したがって、このクリアパルスによって、発振器６０とリップルカウンタ６１は、電源遮断→電源復旧の動作をすることになり、異常状態が回復する可能性がある。なお、電源復旧から所定時間後にはリップルカウンタ６１がゼロクリアされる。
【００７０】
このように、図８（ｃ）の制御によれば、乱数発生基板２８の異常状態が自動的に正常化される可能性があり、係員による保守作業を解消できる可能性がある。なお、異常状態が回復しない場合には、繰り返し、ステップＳＴ１６の異常報知処理が実行されるので係員による保守作業に移行することができる。
【００７１】
図１０は、更に別に実施例を例示したものであり、電源基板２０の一部を示している。この実施例では、電源基板２０の交流入力電圧ＡＣ２４Ｖを一括して遮断→復旧させている。なお、図１０の電源基板２０は、図６の乱数発生基板２８と、図９の主制御基板２１と組み合わせて使用される。
【００７２】
すなわち、この実施例では、主制御部２１の出力ポート７２から制御信号ＣＴＬを受けるワンショットマルチバイブレータ６６と、ワンショットマルチバイブレータ６６の出力で開閉制御されるリレー回路６７とが電源基板２０に付加されている。なお、ワンショットマルチバイブレータ６６とリレー回路６７などの電源は、バックアップ電源ＢＵその他が利用されるので、それらの素子が交流電圧ＡＣ２４Ｖの遮断によって影響を受けることはない。
【００７３】
図８（ｃ）に示すように、この実施例では、乱数発生基板２８の異常が検出されると（ＳＴ１４）、異常報知の後で（ＳＴ１６）制御信号ＣＴＬがＬレベルになるが、これに合わせてワンショットマルチバイブレータ６６から所定幅の遮断パルスＣＵＴが出力され、そのパルス幅の時間だけ交流入力電圧ＡＣ２４Ｖが遮断される。
【００７４】
交流入力電圧ＡＣ２４Ｖが遮断されると、所定の遅延時間ＴＯＦＦ２後に専用ＩＣ４７の電源異常信号ＡＢＮがＬレベルに立ち下がり、主制御部２１と払出制御部２５において最優先（ＮＭＩ）の割込み処理プログラムが起動され、ＣＰＵの汎用レジスタの値がスタック領域に退避される（図１１（ｂ）参照）。そして、退避処理が終わるとバックアップフラグＢＰＦが１にセットされる。なお、スタック領域（ＲＡＭ）がバックアップ電源ＢＵで保護されること、及び、電源異常信号ＡＢＮが立ち下がってから、遅延時間ＴＤ＋ＴＯＦＦ３までの期間（図５（ｃ）参照）は、システムリセット信号ＳＹＳが立ち下がらないよう構成され、図１１（ｂ）のＮＭＩの処理時間が十分に確保されているのは前記した通りである。
【００７５】
その後、遮断パルスがＨレベルに回復すると、交流入力電源ＡＣ２４Ｖが投入状態となり、電源基板２０から各制御基板に対してシステムリセット信号ＳＹＳが供給されて各ワンチップマイコンのＣＰＵが電源リセットされる。この場合、主制御部２１や払出制御部２５では、メイン処理の最初のタイミングでバックアップフラグＢＰＦの値がチェックされ、もしＢＰＦ＝１であれば、スタック領域に退避されているデータがＣＰＵの汎用レジスタに復帰される（図１１（ａ）参照）。そして、バックアップフラグＢＰＦをゼロにクリアした後に、電源停止前の遊技動作を再開することになる。
【００７６】
この実施例の場合にも、電源電圧の遮断→復旧によって発振器６０やリップルカウンタ６１の動作異常が回復する可能性があるので、もし乱数発生基板２８の異常が回復していれば、図１１（ａ）のプログラム処理を経て、遊技動作が正常に再開されることになる。一方、乱数発生基板２８が異常状態のままであれば、電源リセット動作が繰り返されるので、本実施例では、乱数発生基板２８の異常動作を放置したまま遊技状態が進行する弊害はない。
【００７７】
以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。特に、具体的に例示した回路構成や回路素子は適宜に変更されるのは勿論である。なお、図８（ｃ）に示すステップＳＴ１７の処理を、図８（ａ）のステップＳＴ５に続けて実行しても良いのは勿論である。
【００７８】
また、乱数発生基板２８の動作チェックは、必ずしもタイマ割込み処理で実行する必要はなく、図１１（ｃ）のように、メイン処理の末尾に設けた無限ループ処理部分で実行しても良い。また、第２ラッチ６３のラッチパルスは、必ずしも、主制御部２１から供給される必要はなく、図１２に示すように、乱数発生基板２８の内部で、例えばリップルカウンタ６１の最下位ビット（ＬＳＢ）データをラッチパルスとして使用しても良い。
【００７９】
図１１（ｃ）の実施例は、図１２のような乱数発生基板２８に適用するのが好適であり、入力ポート７１から第２ラッチ６３の比較データＲＥＦを取得し（ＳＴ２１）、直前の比較データＲＥＦを格納した一次記憶領域ＢＵＦの値と対比する（ＳＴ２２）。そして、今回の取得値が正常範囲か否かを判定し、異常が認められたら異常報知処理を行う（ＳＴ２３）。
【００８０】
なお、この実施例では、異常報知をした後に、今回の取得値を一次記憶領域ＢＵＦに格納しており（ＳＴ２６）、同一の処理（ＳＴ２１〜ＳＴ２３）を繰り返すことで遊技制御動作の進行を停止している。このような処理は、乱数発生基板２８の発振器６０やカウンタ６１を電源リセットする図９のような回路構成と組合せると特に好適である。
【００８１】
また、他の実施例の場合も含め、異常報知処理においては、個々の遊技機において異常報知をすると共に、全遊技機を一括管理しているホールコンピュータに警報信号を伝送するのが好ましい。このような構成を採れば、遊技機の周りを人垣で遮って不正遊技を継続することができないので、異常検出時に、必ずしも無限ループ処理に移行させる必要が無く遊技機の動作を進行させても良い。
【符号の説明】
【００８２】
２１    主制御部
ＲＮＤ  乱数値
２８    乱数発生回路
６０    発振器
６１    カウンタ
６２    第１ラッチ回路
６３    第２ラッチ回路
ＴＯ（ＬＡ）  第２ラッチ信号
【図１】
2010012324.tif 000003
【図２】
2010012324.tif 000004
【図３】
2010012324.tif 000005
【図４】
2010012324.tif 000006
【図５】
2010012324.tif 000007
【図６】
2010012324.tif 000008
【図７】
2010012324.tif 000009
【図８】
2010012324.tif 000010
【図９】
2010012324.tif 000011
【図１０】
2010012324.tif 000012
【図１１】
2010012324.tif 000013
【図１２】
2010012324.tif 000014
【手続補正書】
【提出日】平成21年10月21日(2009.10.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選を主制御部で実行して遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、
前記当否抽選に使用する乱数値を自動更新する乱数発生回路を設け、
前記乱数発生回路は、前記主制御部のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を実行するカウンタと、ラッチ信号を受けて前記カウンタのカウント値を取得する第１と第２のラッチ回路とを有して構成され、
前記第１ラッチ回路は、前記検出状態に対応して発生する第１ラッチ信号を受けるよう構成される一方、前記第２ラッチ回路は、主制御部の動作状態に対応して定期的に出力される第２ラッチ信号を受けるよう構成され、
前記第１ラッチ回路が前記第１ラッチ信号を受けることを条件に機能して、前記第１ラッチ回路と前記第２ラッチ回路の出力値をそれぞれ取得する取得処理と、
第１ラッチ回路からの取得値が、第２ラッチ回路からの取得値によって規定される所定範囲内に含まれるか否かに基づいて、第１ラッチ回路の取得値の正当性を判定する判定処理と、を設けたことを特徴とする遊技機。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
上記の目的を達成するため、本発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選を主制御部で実行して遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、前記当否抽選に使用する乱数値を自動更新する乱数発生回路を設け、前記乱数発生回路は、前記主制御部のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を実行するカウンタと、ラッチ信号を受けて前記カウンタのカウント値を取得する第１と第２のラッチ回路とを有して構成され、前記第１ラッチ回路は、前記検出状態に対応して発生する第１ラッチ信号を受けるよう構成される一方、前記第２ラッチ回路は、主制御部の動作状態に対応して定期的に出力される第２ラッチ信号を受けるよう構成され、前記第１ラッチ回路が前記第１ラッチ信号を受けることを条件に機能して、前記第１ラッチ回路と前記第２ラッチ回路の出力値をそれぞれ取得する取得処理と、第１ラッチ回路からの取得値が、第２ラッチ回路からの取得値によって規定される所定範囲内に含まれるか否かに基づいて、第１ラッチ回路の取得値の正当性を判定する判定処理と、を設けたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
以上を踏まえて主制御部２１におけるタイマ割込み処理について説明する。図８（ａ）は、タイマ割込みの処理内容の一部を示すフローチャートである。タイマ割込みが生じると、レジスタ類のＰＵＳＨ処理を終えた後、入力ポート７１（図６）を通して、第２ラッチ６３の比較値ＲＥＦを取得する（ＳＴ１）。なお、データと取りこぼしを防止するため、ＩＮ命令を複数回実行して、同一の取得値ＲＥＦが得られることを取得条件とする。