(57)【要約】【課題】ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを高速、高精度で容易に実行可能とする方法、装置、プログラムの提供。            【解決手段】行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、複数の非選択行をまとめて１行に縮約、複数の非選択列をまとめて１行に縮約、の少なくとも１方の縮約を行ったネットリストを作成し、前記縮約されたネットリストに基づき、回路シミュレーションを行う。縮約後の単位回路における回路パラメータを、前記行、列の縮約による回路トポロジーの変更に対応させて、縮約前の単位回路の値から変更する。【選択図】図４
2010020604.tif 000002
【特許請求の範囲】
【請求項１】
行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、
複数の非選択行をまとめて１行に縮約、
複数の非選択列をまとめて１列に縮約、
の少なくとも一方の縮約を行ったネットリストを作成し、
前記縮約されたネットリストに基づき、回路シミュレーションを行う、回路シミュレーション方法。
【請求項２】
行配置方向に連続する複数の非選択行をまとめて１行に縮約、
列配置方向に連続する複数の非選択列をまとめて１列に縮約、
の少なくとも一方の縮約を行ったネットリストを作成する、請求項１に記載の回路シミュレーション方法。
【請求項３】
行方向と列方向に単位回路をアレイ状に備えた前記回路を部分回路として、該部分回路を行方向と列方向にアレイ状に備えたアレイ回路に対して、
複数の行方向、複数の列方向の複数の前記部分回路のうち、
選択行と選択列に対応する部分回路では、前記部分回路内の行配置方向に連続する複数の非選択行をまとめて１行に縮約し、前記部分回路内の列配置方向に連続する複数の非選択列をまとめて１列に縮約し、
選択行と非選択列に対応する部分回路では、前記部分回路内の行配置方向に連続する複数の非選択行をまとめて１行に縮約し、前記部分回路内の全ての列をまとめて１列に縮約し、
非選択行と選択列に対応する部分回路では、前記部分回路内の全ての行をまとめて１列に縮約し、前記部分回路内の列配置方向に連続する複数の非選択列をまとめて１行に縮約し、
非選択行と非選択列に対応する部分回路では、前記部分回路内の全ての行をまとめて１列に縮約し、前記部分回路内の全ての列をまとめて１列に縮約した
ネットリストを作成する、請求項１又は２に記載の回路シミュレーション方法。
【請求項４】
縮約後の単位回路における回路パラメータを、前記行、列の縮約による回路トポロジーの変更に対応させて、縮約前の単位回路の値から変更する、請求項１乃至３のいずれか１項に記載の回路シミュレーション方法。
【請求項５】
選択行、選択列の縮約が行われない前記ネットリストに基づき、選択行、選択列の少なくとも一方の所定のモニタ箇所の回路解析を行う、請求項１乃至４のいずれか１項に記載の回路シミュレーション方法。
【請求項６】
前記回路に入力される信号に基づき、回路解析対象箇所を特定する、請求項１乃至５のいずれか１項に記載の回路シミュレーション方法。
【請求項７】
行方向と列方向にバンクをアレイ状に備え、
各バンク内の行方向と列方向にメモリセルマットをアレイ状に備え、
前記メモリセルマットは、
行方向と列方向のワード線とビット線の交点にメモリセルをアレイ状に備え、
前記メモリセルマットは、複数のワード線に接続され、行アドレスのデコード結果に基づきワード線を選択する行セレクタを行の単位回路として備え、
複数のビット線に接続され、列アドレスのデコード結果に基づきビット線を選択する列セレクタを列の単位回路として備えたメモリ回路のネットリストとして、
選択されたバンク内の選択されたメモリセルマットについて、
行配置方向に連続する複数の非選択行を行セレクタ単位で１行に縮約し、
列配置方向に連続する複数の非選択列を列セレクタ単位で１列に縮約したネットリストを作成し、
前記縮約されたネットリストに基づき、回路シミュレーションを行う、請求項１記載の回路シミュレーション方法。
【請求項８】
前記選択されたバンク内において、
行非選択、列非選択に対応するメモリセルマットについては、
前記メモリセルマット内の全ての行を行セレクタ単位で１行に縮約し、
前記メモリセルマット内の全ての列を列セレクタ単位で１列に縮約し、
行選択、列非選択に対応するメモリセルマットについては、
前記メモリセルマット内の行配置方向に連続する複数の非選択行を行セレクタ単位で１行に縮約し、
前記メモリセルマット内の全ての列を列セレクタ単位で１列に縮約し、
行非選択、列選択に対応するメモリセルマットについては、
前記メモリセルマット内の全ての行を行セレクタ単位で１行に縮約し、
前記メモリセルマット内の列配置方向に連続する複数の非選択列を列セレクタ単位で１列に縮約したネットリストを作成する、請求項７に記載の回路シミュレーション方法。
【請求項９】
同一ワード線に接続し、ｍ本のビット線にそれぞれ接続するｍ個のメモリセルを１つのメモリセルに縮約する場合、
縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｍ倍、データ保持容量をもとの容量のｍ倍とし、
縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線の１／ｍ倍、ｍ倍とし、
縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線のｍ倍に所定係数を乗じた値、ｍ倍とし、
同一ビット線に接続し、ｎ本のワード線にそれぞれ接続するｎ個のメモリセルを１つのメモリセルに縮約する場合、
縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｎ倍、データ保持容量をもとの容量のｎ倍とし、
縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線のｎ倍に所定係数を乗じた値、ｎ倍とし、
縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線の１／ｎ倍、ｎ倍とする、請求項７又は８に記載の回路シミュレーション方法。
【請求項１０】
同一ワード線に接続し、ｍ本のビット線にそれぞれ接続するｍ個のメモリセル、同一ビット線に接続し、ｎ本のワード線にそれぞれ接続するｎ個のメモリセルからなるｍ×ｎのメモリセルを１つのメモリセルに２次元で縮約する場合、
縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｍ×ｎ倍、データ保持容量をもとの容量のｍ×ｎ倍とし、
縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線のｎ／ｍ倍、ｍ×ｎ倍とし、
縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線のｍ／ｎ倍に所定係数を乗じた値、ｍ×ｎ倍とする、請求項７乃至９のいずれか１項に記載の回路シミュレーション方法。
【請求項１１】
非選択の行ドライバ部の複数のドライバの入力を共通電位にクランプして出力を非活性化することで、前記行ドライバ部の複数のドライバを縮約し、
非選択の列ドライバ部の複数のドライバの入力を共通電位にクランプして出力を非活性化することで、前記列ドライバ部の複数のドライバを縮約する、請求項７乃至１０のいずれか１項に記載の回路シミュレーション方法。
【請求項１２】
行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、
複数の非選択行をまとめて１行に縮約、
複数の非選択列をまとめて１列に縮約、
の少なくとも一方の縮約を行ったネットリストを作成する手段を備えている、ネットリスト編集装置。
【請求項１３】
行配置方向に連続する複数の非選択行をまとめて１行に縮約、
列配置方向に連続する複数の非選択列をまとめて１行に縮約、
の少なくとも一方の縮約を行ったネットリストを作成する、請求項１２に記載のネットリスト編集装置。
【請求項１４】
行方向と列方向に単位回路をアレイ状に備えた前記回路を部分回路として、該部分回路を行方向と列方向にアレイ状に備えたアレイ回路に対して、
複数の行方向、複数の列方向の複数の前記部分回路のうち、
選択行と選択列に対応する部分回路では、前記部分回路内の行配置方向に連続する複数の非選択行をまとめて１行に縮約し、前記部分回路内の列配置方向に連続する複数の非選択列をまとめて１列に縮約し、
選択行と非選択列に対応する部分回路では、前記部分回路内の行配置方向に連続する複数の非選択行をまとめて１行に縮約し、前記部分回路内の全ての列をまとめて１列に縮約し、
非選択行と選択列に対応する部分回路では、前記部分回路内の全ての行をまとめて１列に縮約し、前記部分回路内の列配置方向に連続する複数の非選択列をまとめて１行に縮約し、
非選択行と非選択列に対応する部分回路では、前記部分回路内の全ての行をまとめて１列に縮約し、前記部分回路内の全ての列をまとめて１列に縮約した
ネットリストを作成する手段を備えている、請求項１２又は１３に記載のネットリスト編集装置。
【請求項１５】
縮約後の単位回路における回路パラメータを、前記行、列の縮約による回路トポロジーの変更に対応させて、縮約前の単位回路の値から変更する手段を備えている、請求項１２乃至１４のいずれか１項に記載のネットリスト編集装置。
【請求項１６】
前記回路に入力される信号に基づき、回路解析の箇所を特定する、請求項１２乃至１５のいずれか１項に記載のネットリスト編集装置。
【請求項１７】
行方向と列方向にバンクをアレイ状に備え、
各バンク内の行方向と列方向にメモリセルマットをアレイ状に備え、
前記メモリセルマットは、
行方向と列方向のワード線とビット線の交点にメモリセルをアレイ状に備え、
前記メモリセルマットは、複数のワード線に接続され、行アドレスのデコード結果に基づきワード線を選択する行セレクタを行の単位回路として備え、
複数のビット線に接続され、列アドレスのデコード結果に基づきビット線を選択する列セレクタを列の単位回路として備えたメモリ回路のネットリストとして、
選択されたバンク内の選択されたメモリセルマットについて、
行配置方向に連続する複数の非選択行を行セレクタ単位で１行に縮約し、
列配置方向に連続する複数の非選択列を列セレクタ単位で１列に縮約したネットリストを作成する手段を備えている、請求項１２記載のネットリスト編集装置。
【請求項１８】
前記選択されたバンク内において、
行非選択、列非選択に対応するメモリセルマットについては、
前記メモリセルマット内の全ての行を行セレクタ単位で１行に縮約し、
前記メモリセルマット内の全ての列を列セレクタ単位で１列に縮約し、
行選択、列非選択に対応するメモリセルマットについては、
前記メモリセルマット内の行配置方向に連続する複数の非選択行を行セレクタ単位で１行に縮約し、
前記メモリセルマット内の全ての列を列セレクタ単位で１列に縮約し、
行非選択、列選択に対応するメモリセルマットについては、
前記メモリセルマット内の全ての行を行セレクタ単位で１行に縮約し、
前記メモリセルマット内の列配置方向に連続する複数の非選択列を列セレクタ単位で１列に縮約したネットリストを作成する、請求項１７記載のネットリスト編集装置。
【請求項１９】
同一ワード線に接続し、ｍ本のビット線にそれぞれ接続するｍ個のメモリセルを１つのメモリセルに縮約する場合、
縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｍ倍、データ保持容量をもとの容量のｍ倍とし、
縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線の１／ｍ倍、ｍ倍とし、
縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線のｍ倍に所定係数を乗じた値、ｍ倍とし、
同一ビット線に接続し、ｎ本のワード線にそれぞれ接続するｎ個のメモリセルを１つのメモリセルに縮約する場合、
縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｎ倍、データ保持容量をもとの容量のｎ倍とし、
縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線のｎ倍に所定係数を乗じた値、ｎ倍とし、
縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線の１／ｎ倍、ｎ倍とする、請求項１７又は１８記載のネットリスト編集装置。
【請求項２０】
同一ワード線に接続し、ｍ本のビット線にそれぞれ接続するｍ個のメモリセル、同一ビット線に接続し、ｎ本のワード線にそれぞれ接続するｎ個のメモリセルからなるｍ×ｎのメモリセルを１つのメモリセルに２次元で縮約する場合、
縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｍ×ｎ倍、データ保持容量をもとの容量のｍ×ｎ倍とし、
縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線のｎ／ｍ倍、ｍ×ｎ倍とし、
縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線のｍ／ｎ倍に所定係数を乗じた値、ｍ×ｎ倍とする、請求項１７乃至１９のいずれか1項に記載のネットリスト編集装置。
【請求項２１】
非選択の行ドライバ部の複数のドライバの入力を共通電位にクランプして出力を非活性化することで、行ドライバ部の複数のドライバを縮約し、
非選択の列ドライバ部の複数のドライバの入力を共通電位にクランプして出力を非活性化することで、列ドライバ部の複数のドライバを縮約する、請求項１７乃至２０のいずれか１項に記載のネットリスト編集装置。
【請求項２２】
請求項１２乃至２１のいずれか１項に記載のネットリスト編集装置で生成されたネットリストに基づき、回路シミュレーションを行う、回路シミュレーションシステム。
【請求項２３】
選択行、選択列の縮約が行われない前記ネットリストに基づき、選択行、選択列の少なくとも一方の所定のモニタ箇所の回路解析を行う、請求項２２記載の回路シミュレーションシステム。
【請求項２４】
行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、
複数の非選択行をまとめて１行に縮約、
複数の非選択列をまとめて１列に縮約、
の少なくとも一方の縮約を行ったネットリストを作成する処理を、コンピュータに実行させるネットリスト編集プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション技術に関し、特に、ＤＲＡＭ等、大規模メモリセルアレイ等への適用を可能とした回路シミュレーション方法に関する。
【背景技術】
【０００２】
回路シミュレーションの実行に関して説明する。回路接続を記述した回路シミュレーションプログラムの入力データをネットリストという。なお、ネットリストは、部分回路と基本回路素子からなる。部分回路の定義部では、基本素子や他（小）の部分回路を参照（呼出）することで回路接続を記述する。この部分回路の参照を「部分回路インスタンス」と言う。つまりネットリストは部分回路の階層構造を形成している。以後、部分回路の定義とインスタンスは文脈から明らかな場合、単に部分回路と略す。また、部分回路内とは部分回路直下を意味するものとする。
【０００３】
以下では、回路シミュレーションでは、直流（ＤＣ）解析、交流（ＡＣ）解析、過渡解析（Ｔｒａｎｓｉｅｎｔ  Ａｎａｌｙｓｉｓ）等が行われるが、以下では、過渡解析の説明に限定する。過渡解析は、時間の経過とともに回路の信号の電圧、電流の変化の様子を解析するものであり、時間領域での入力信号波形情報が回路シミュレータに与えられる。なお、回路シミュレーションは、回路設計のさまざまな段階で実行されるが、最終段階、つまりチップ全体に関わる規模を想定する。
【０００４】
レイアウトデータから配線寄生抵抗や寄生容量等の回路パラメータ（素子値）を抽出し、回路シミュレーションを実行し、かつ、これらの回路パラメータを元のネットリストへ追加や置換えする方式（これを「バックアノテーション」という）も、チップ全体規模なので対象となる。
【０００５】
図１０に、回路シミュレーションの典型的な実行手順を流れ図として示す。なお、図１０に示す例では、フィードバックや後戻りは省略されている。図１０を参照して、回路シミュレーションの手順を説明する。
【０００６】
＜ステップＳ１＞：回路図編集装置で回路図を作成しネットリストを出力する。
【０００７】
＜ステップＳ２＞：必要に応じて人手、あるいは、専用プログラムでネットリストを編集する。ステップＳ２では、回路シミュレーションを実行するために必要な形態にネットリストを加工する。例えば、回路シミュレーションに不要な部分回路（後述）を削除、バックアノテーション用にパラメータを追加、置換え等を行う。
【０００８】
＜ステップＳ３＞：回路シミュレーションを実行して各節点の電位や電流波形データを得る。この後、得られた波形データを解析する。回路シミュレーションプログラムとしてＳＰＩＣＥ等が用いられる。なお、図１０において、回路図編集装置、ネットリスト編集の専用プログラム、回路シミュレーションプログラムは、１つのデータ処理装置上で実行される場合もある。なお、ネットリスト編集の専用プログラムは、データ処理装置に実装されネットリスト編集装置（システム、モジュール）を構成する場合もある。
【０００９】
【特許文献１】特開平１１―２９６５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下に本発明による関連技術の分析を与える。近時、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルアレイは、大規模化、複雑化してきており、回路シミュレーション実行時間がかかりすぎて、チップ全体に対して、そのまま回路シミュレーションを実行することは、困難である。
【００１１】
ネットリストのデータ量の大半を占めるのがメモリセルアレイであり、チップ全体の回路シミュレーションを実行するためには、メモリセルアレイを縮約する必要がある。
【００１２】
そして、既存の回路シミュレーションシステムの性能を考慮すると、メモリセルアレイ部分を縮小すれば、チップ全体の回路シミュレーションも実行可能であることを本発明者は知見した。
【００１３】
なお、特許文献１には、回路シミュレーションの結果に影響を与える回路データのみを抽出して、回路シミュレーションに使用する回路データを縮約することにより、回路シミュレーションの精度は確保しつつ、回路シミュレーション処理時間を短縮する方法が開示されている。特許文献１においては、入力信号伝播ルートを活性化させる１または複数の入力ベクトルおよび観測点情報に基づいて、入力された回路データから、入力信号の状態変動の伝播に影響を与えるノード（節点）で、かつ該状態変動が観測点に影響を与えるノードに対応する素子情報のみを抽出することにより、回路シミュレーションに必要な素子情報の抽出を行う。このように特許文献１の手法は、ネットリストの信号接続を探索し、動作する部分（観測箇所）を抽出することでネットリストを縮約している。特許文献１の手法によれば、ネットリストの規模は縮小可能であるが、動作しない部分の寄与（電源やアース配線抵抗、信号線間容量、ゲート容量負荷等）を無視しているため、計算精度に問題があり、本来、精度を要するＤＲＡＭの回路シミュレーションとしては適さない。
【００１４】
上記の通り、ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを、高速、高精度で容易に実行可能とする手法の実現が望まれる。
【課題を解決するための手段】
【００１５】
本発明は、上記知見に基づき創案されたものであって、概略以下の構成とされる。
【００１６】
本発明の１つの側面（アスペクト）によれば、行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、
複数の非選択行の単位回路をまとめて１行の単位回路に縮約、
複数の非選択列の単位回路をまとめて１列の単位回路に縮約、
の少なくとも一方の縮約を行ったネットリストを作成する、方法、装置、プログラムが提供される。本発明においては、行及び／又は列方向に単位回路ベースで縮約されたネットリストに基づき、回路シミュレータにより、選択された行と列の少なくとも１方の観測箇所について回路解析を行う。本発明においては、前記回路に対して入力される信号に基づき、モニタ箇所を特定するようにしてもよい。
【発明の効果】
【００１７】
本発明によれば、ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを高速、高精度で容易に実行可能としている。
【発明を実施するための最良の形態】
【００１８】
本発明においては、その１つの態様（モード）において、行方向と列方向に単位回路をアレイ状に備えた回路のネットリストとして、
複数の非選択行をまとめて１行に縮約、
複数の非選択列をまとめて１列に縮約、
の少なくとも一方の縮約を行ったネットリストを作成する。回路シミュレータにより、該縮約されたネットリストを用いて、選択された行と列の少なくとも１方のモニタ箇所について回路解析（例えば過渡解析）を行う。なお、本発明において、縮約とは、複数の単位回路を１個の単位回路にまとめる、あるいは表現することをいう。
【００１９】
本発明の１つの態様においては、選択されない部分の回路を縮約し、電気的な特性を縮約した回路に反映させることで、高精度を要するＤＲＡＭ等の回路シミュレーションへの適用を可能としている。すなわち、本発明の１つの態様において、シミュレーション対象の回路は、行方向と列方向にバンクをアレイ状に備え、各バンク内の行方向と列方向にメモリセルマット（ＣＭ）をアレイ状に備えている。メモリセルマット（ＣＭ）は、ワード線とビット線の交点にメモリセル（Ｍ）をアレイ状に備えている。このメモリセルマット（ＣＭ）は、一行の単位回路として、例えば複数のワード線が接続される行セレクタ（ＲＳ）を備え、一列の単位回路として、例えば複数のビット線が接続される列セレクタ（ＣＳ）を備えている。行セレクタ（ＲＳ）は、行アドレスの所定ビット（例えば行アドレスの上位ビット）により選択され、列セレクタは、列アドレスの所定ビット（例えば列アドレスの上位ビット）によって選択される。
【００２０】
本発明の１つの態様において、選択されたバンク内の選択されたメモリセルマット（図５、図６のセルマットＡ）について、前記メモリセルマット内の行配置方向に連続する複数の非選択行（すなわち、間に選択行を含まない複数の非選択行）をまとめて１行に縮約し、前記メモリセルマット内の列配置方向に連続する複数の非選択列（すなわち、間に選択行を含まない複数の非選択列）をまとめて１行に縮約したネットリストを作成する。
【００２１】
本発明の１つの態様において、前記選択されたバンク内において行選択、列非選択に対応するメモリセルマット（図５、図６のセルマットＢ）については、前記メモリセルマット内の行配置方向に連続する複数の非選択行をまとめて１行に縮約し、前記メモリセルマット内の全ての列を１列に縮約する。
【００２２】
また、行非選択、列選択に対応するメモリセルマット（図５、図６のセルマットＣ）については、前記メモリセルマット内の列配置方向に連続する複数の非選択列をまとめて１列に縮約し、前記メモリセルマット内の全ての行をまとめて１行に縮約する。
【００２３】
さらに、行非選択、列非選択に対応するメモリセルマット（図５、図６のセルマットＤ）については、前記メモリセルマット内の全ての行をまとめて１行に縮約し、前記メモリセルマット内の全ての列をまとめて１列に縮約する。
【００２４】
本発明の１つの態様において、縮約後の単位回路における回路パラメータ（素子値）を、前記行、列の縮約による回路トポロジーの変更に対応させて、縮約前の単位回路の値から変更する。すなわち、本発明の一態様において、複数列を縮約し、同一ワード線に接続し、ｍ本のビット線にそれぞれ接続するｍ個のメモリセルを１つのメモリセルに縮約する場合、縮約されたメモリセルのセルトランジスタのチャネル幅（ゲート幅Ｗ）をもとのセルトランジスタのｍ倍、データ保持容量をもとの容量のｍ倍とし、縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線の１／ｍ倍、ｍ倍とし、縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線のｍ倍に所定係数を乗じた値、ｍ倍とする。
【００２５】
すなわち、本発明の一態様において、複数行を縮約し、同一ビット線に接続し、ｎ本のワード線にそれぞれ接続するｎ個のメモリセルを１つのメモリセルに縮約する場合、縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｎ倍、データ保持容量をもとの容量のｎ倍とし、縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線のｎ倍に所定係数を乗じた値、ｎ倍とし、縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線の１／ｎ倍、ｎ倍とする。
【００２６】
本発明の一態様において、同一ワード線に接続し、ｍ本のビット線にそれぞれ接続するｍ個のメモリセル、同一ビット線に接続し、ｎ本のワード線にそれぞれ接続するｎ個のメモリセルのｍ×ｎのメモリセルを１つのメモリセルに２次元で縮約する場合、縮約されたメモリセルのセルトランジスタのチャネル幅をもとのセルトランジスタのｍ×ｎ倍、データ保持容量をもとの容量のｍ×ｎ倍とし、縮約後のビット線の抵抗値、寄生容量値を、それぞれ、もとのビット線のｎ／ｍ倍、ｍ×ｎ倍とし、縮約後のワード線の抵抗値、寄生容量値を、それぞれ、もとのワード線のｎ／ｍ倍に所定係数を乗じた値、ｍ×ｎ倍とする。
【００２７】
本発明においては、選択行、選択列の縮約は行われない前記ネットリストに基づき、選択行、選択列の少なくとも１方の所定のモニタ箇所の回路解析を行う。
【００２８】
本発明においては、非選択の行ドライバのドライバ部の入力をクランプして出力を非活性化し、非選択の列ドライバのドライバ部の入力をクランプして出力を非活性化するようにしてもよい。
【００２９】
本発明においては、前記回路に入力される信号に基づき、過渡的解析等の解析対象箇所を特定するようにしてもよい。以下に、本発明により回路シミュレーション対象とする回路を、ＤＲＡＭメモリセルアレイとした場合の実施例について説明する。
【実施例】
【００３０】
本発明における縮約の原理を説明する。本発明においては、例えばＤＲＡＭメモリセルアレイを階層的に縮約する。具体的には以下のように行う。
【００３１】
＜ステップ１＞：バンク内の観測箇所を検出する。
【００３２】
＜ステップ２＞：上記バンクにおいて、行列を生成する部分回路インスタンスを観測箇所の包含位置関係によって分類する。
【００３３】
＜ステップ３＞：上記分類に従って、各下位部分回路を縮約する。
【００３４】
上記ステップ３において、部分回路の縮約は、部分回路を再定義することで実現可能である。例えばステップ３の下位部分回路を、ステップ２の部分回路として再定義し、当該再定義された部分回路の下位部分回路を縮約する操作を、回路の階層関係に従って再帰的に行うようにしてもよい。
【００３５】
ＤＲＡＭメモリセルアレイの階層として、直下に、複数バンクを備え、各バンクは、行／列デコーダ、行／列プリデコーダ、メモリセルマットを備え、これらが行列を構成しているものとする。
【００３６】
図１は、本発明による回路シミュレーション方法が適用されるメモリセルアレイを説明するための図である。図１には、ＤＲＡＭメモリセルアレイの構成が模式的に示されており、特に制限されないが、メモリセルアレイは４バンク構成とされる。
【００３７】
図２は、図１の各バンクの構成を模式的に示す図である。図２の構成は図１のバンクの１つ下の階層の構成に対応する。図２に示す例では、各バンクは、行デコーダ（ＲＤ）／列プリデコーダ（ＣＤ）、行プリデコーダ（ＲＤ）／列プリデコーダ（ＣＰＤ）、メモリセルマット（ＣＭ）を備えている。以後、特に注記しない限り、矩形（ブロック）は該当する部分回路インスタンスを表し、端子は省略されているものとする。さらに、同一信号（電源、アースを含む）の端子は２箇所（左右辺の同一Ｙ座標、あるいは上下辺の同一Ｘ座標）に存在するものとし、各矩形（ブロック）をアレイ状に並べて配置した場合、隣接する端子同士は互いに接続するものとする。ただし、左右、あるいは上下の同一信号端子は、例えば内部で寄生抵抗で分断されている場合、同一の等電位点とはならない。
【００３８】
行プリデコーダ（ＲＰＤ）は、内部行アドレス（下位ビット）をデコードし、下位行選択信号を出力する。行デコーダ（ＲＤ）は、内部行アドレス（上位ビット）をデコードし、上位行選択信号（不図示）を出力する。列プリデコーダ（ＣＰＤ）は、内部列アドレス（下位ビット）をデコードし、下位列選択信号を出力する。列デコーダ（ＣＤ）は内部列アドレス（上位ビット）をデコードし、上位列選択信号（不図示）を出力する。
【００３９】
図３は、図２のメモリセルマット（ＣＭ）の典型的な構成の一例を示す図である。図３の構成は図２のバンクの１つ下の階層の構成に対応する。
【００４０】
図３を参照すると、メモリセルマット（ＣＭ）は、行セレクタ（ＲＳ）、列セレクタ（ＣＳ）、メモリセル（Ｍ）、センス増幅回路（ＳＡ）、ＩＯスイッチング回路（ＩＯ）を備えている。行セレクタ（ＲＳ）は、行デコーダ（ＲＤ）からの上位行選択信号と行プリデコーダ（ＲＰＤ）からの下位行選択信号に基づき、ワード線を選択駆動し、該ワード線に接続するメモリセル（Ｍ）のセルトランジスタ（不図示）をオン状態とし、ビット線とメモリセル（Ｍ）のキャパシタとを電気的に接続する。列セレクタ（ＣＳ）は、列デコーダ（ＣＤ）からの上位列選択信号と列プリデコーダ（ＣＰＤ）からの下位列選択信号に基づき、ビット線を選択し、該選択されたビット線は、Ｉ／Ｏスイッチング回路（ＩＯ）を介して、ＩＯバスに接続される。センス増幅回路（ＳＡ）はビット線のセルデータをセンス増幅する。また、センス増幅回路（ＳＡ）はリフレッシュ動作時にビット線に読み出されたセルデータをセンス増幅してリストアする。Ｉ／Ｏスイッチング回路（ＩＯ）は、書き込み時には、ＩＯバスからの書き込みデータを、列セレクタで選択されたビット線に転送し、読み出し時には、列セレクタで選択されたビット線のセンス増幅器（ＳＡ）でセンス増幅された読み出しデータをＩＯバスに転送する。
【００４１】
各バンクは、共通（同一）とする。従って、本実施例において、縮約対象は、バンク内と下位階層の部分回路を対象とする。なお、事前（回路シミュレーション実行前）に、部分回路を選択的に階層的展開し階層構造を変更可能であることから、このような階層構造を仮定しても一般性を失わない。
【００４２】
さらに、以後、説明の簡潔さのため、行列を形成する要素（部分回路インスタンス）以外は、図面に示していない場合がある。また、簡略化のため、列セレクタとＩＯスイッチング回路は一体とし、単に、列セレクタとして表すものとする。このようにしてバンク内とセルマット内の行列（１次元と２次元）を、縮約の対象とする。ここで、縮約の方法と記述法を定義する。セルマット内の行／列とは単位回路ごとであり、必ずしも１行／１列が１ワード線／１ビット線にはならない。多くの場合、行／列は行セレクタ／列セレクタ単位となる。
【００４３】
図４（Ａ）乃至図４（Ｉ）は、メモリセルマット内の行列の縮約方法を説明するための図である。図４に示した例は、あくまで縮約概念の説明のための一例に過ぎず、本発明はかかる手法にのみ制限されるものでないことは勿論である。例えば、図４ではメモリセル１ビットを１単位回路としているが、前述のように通常は、２行２列を１単位回路とするなど複数のビットで１単位回路となる。本発明は、数値解析に基づく縮約方法の提供を目的としたものではない。このため、図中の配線、素子に関する数値等は、本発明を限定するものではない。
【００４４】
縮約方法は、２次元行列の場合、ワード縮約（図４（Ａ）、（Ｂ）、（Ｃ））、ビット縮約（図４（Ｄ）、（Ｅ）、（Ｆ））、２次元縮約（図４（Ｇ）、（Ｈ）、（Ｉ））の３種ある。１次元行列の場合、行縮約と列縮約の区別は無い。
【００４５】
＜ワード縮約＞
ワード縮約は、例えば同一ワード線（ワード線単位回路）に接続し、複数本のビット線（複数のビット線単位回路）にそれぞれ接続する複数個のメモリセル（ＭＣ）を１個に縮約する場合である。
【００４６】
例えば図４（Ａ）に示すように、同一ワード線に接続し、３本のビット線にそれぞれ接続する３つのセル（ＭＣ）は、図４（Ｂ）の１つのセルＭＣ＜３，１＞に縮約される。セルトランジスタのチャネル幅をＷ、セルトランジスタとプレート電極間の保持容量をＣｓ、ワード線の抵抗をＲｗ、ビット線の抵抗をＲｂとすると、３個のメモリセル（ＭＣ）を１個に縮約した場合、図４（Ｃ）に等価回路として示すように、セルトランジスタのチャネル幅をＷ＊３（チャネル長はＬ）、データ保持容量ＣｓをＣｓ＊３、ワード線の抵抗をＲｗ＊３*ｋ１、ビット線の抵抗をＲｂ／３とする。なお、図４（Ａ）、図４（Ｂ）のメモリセルを模式的に表した矩形の各辺上の菱型は該当する部分回路の端子（節点）を表している。例えば上辺の菱形はビット線の上辺の節点、左辺の菱形はワード線の左辺の節点、右辺の菱形はワード線の右辺の節点、下辺の菱形はビット線の下辺の節点を表すものとする。ここでは、これらの矩形を並べただけで、これらの節点は電気的に接続されるものとする。なお、データ保持容量の一端が接続するプレート電極は図４では省略されている。
【００４７】
＜ビット縮約＞
ビット縮約は、同一ビット線（ビット線単位回路）に接続し、複数本のワード線（複数のワード線単位回路）とする複数のメモリセル（ＭＣ）を１個に縮約する場合である。すなわち、図４（Ｄ）の２つのセル（ＭＣ）は、図４（Ｅ）の１つのセルＭＣ＜１，２＞に縮約される。縮約後のメモリセルＭＣ＜１，２＞において、図４（Ｆ）に等価回路として示すように、セルトランジスタのチャネル幅はＷ＊２（チャネル長はＬ）、データ保持容量はＣｓ＊２、ワード線の抵抗はＲｗ／２、ビット線の抵抗はＲｂ＊２＊ｋ２となる。
【００４８】
＜２次元縮約＞
複数本のワード線（複数のワード線単位回路）、複数本のビット線（複数のビット線単位回路）にそれぞれ接続する２次元配列の複数個のＭＣを１個に縮約する場合である。例えば図４（Ｇ）に示すように、２本のワード線、３本のビット線に接続する６つのセル（ＭＣ）は、図４（Ｈ）の１つのセルＭＣ＜３，２＞に縮約される。縮約後のメモリセルＭＣ＜３，２＞において、図４（Ｉ）に等価回路として示すように、セルトランジスタのチャネル幅はＷ＊６（チャネル長はＬ）、データ保持容量はＣｓ＊６、ワード線の抵抗はＲｗ＊１．５＊ｋ１、ビット線の抵抗はＲｂ＊０．６７＊ｋ２となる。ワード線には、２個の並列のメモリセルが直列に３セット接続されるため、ワード線の抵抗はＲｗ＊３＊（１／２）＊ｋ１となる。ビット線には、３個の並列のメモリセルが直列に２セット接続されるため、ビット線の抵抗はＲｂ＊２＊（１／３）＊ｋ２＝Ｒｂ＊０．６７＊ｋ２となる。
【００４９】
ｎ個縮約する場合、直列抵抗はｎ倍、並列抵抗は１／ｎ倍、キャパシタはｎ倍、ＭＯＳトランジスタのゲート幅（チャネル幅Ｗ）はｎ倍、ゲート長（チャネル長Ｌ）は変化無しとする。
【００５０】
但し、ワード線、ビット線における直列抵抗には、ｎに依存する係数（ｋ１、ｋ２）を乗ずる。この係数（ｋ１、ｋ２）は、分布定数近似を行うための係数であり、ｎが小さい場合や（時定数が小さい場合）、最悪条件を検討する場合は、１としてもよい。
【００５１】
観測箇所が判明したら、バンク内の行列を形成する部分回路であるメモリセルマット、行デコーダ、列デコーダを分類する。図５に、バンク内の行列を形成する部分回路の分類の一例を模式的に示す。
【００５２】
図５（Ａ）に示す例では、
行デコーダＲＡが選択、行デコーダＲＢは非選択、
列デコーダＣＡは選択、列デコーダＣＢは非選択である。
【００５３】
ワード線、ビット線が行デコーダＲＡ、列デコーダＣＡで選択されるメモリセルマットＡは、行、列ともに選択のセルマットである。ワード線、ビット線が行デコーダＲＡ、列デコーダＣＢで選択されるメモリセルマットＢは、行が選択、列が非選択である。ワード線、ビット線が行デコーダＲＢ、列デコーダＣＡで選択されるメモリセルマットＣは、列選択、行非選択である。ワード線、ビット線が行デコーダＲＢ、列デコーダＣＢで選択されるメモリセルマットＤは行、列ともに非選択である。なお、この段階では、バンク内の行列を形成する部分回路であるメモリセルマット、行デコーダ、列デコーダを分類するだけなので、回路の要素数（インスタンス数）は変わらない。
【００５４】
図５（Ａ）のメモリセルマットＡは、図５（Ｂ）に示すように、４種類に分類する。
（１）行セレクタ（ＲＳ）、列セレクタ（ＣＳ）がともに選択、
（２）行セレクタ（ＲＳ）が選択、列セレクタ（ＣＳ）が非選択、
（３）行セレクタ（ＲＳ）が非選択、列セレクタ（ＣＳ）が選択、
（４）行セレクタ（ＲＳ）が非選択、列セレクタ（ＣＳ）が非選択
の４種類である。行セレクタ（ＲＳ）、列セレクタ（ＣＳ）がともに選択状態のワード線とビット線の交点のメモリセルが選択セルである。
【００５５】
なお、図５（Ｂ）では、簡単のため、メモリセルマットは８行８列構成で示されている。また、列セレクタ（ＣＳ）とＩＯスイッチング回路（ＩＯ）を１つの要素にまとめている。
【００５６】
本実施例においては、さらに、各メモリセルマット、行デコーダ、列デコーダ内の要素を分類し縮約する。
【００５７】
図６は、図５（Ａ）のメモリセルマット内の縮約内容を示す図である。図６の例では、メモリセルマット内（図３参照）では、メモリセル（Ｍ）、行セレクタ（ＲＳ）、列セレクタ（ＣＳ）、センス増幅回路（ＳＡ）を縮約する。
【００５８】
メモリセルは２次元縮約となる。図６（Ａ）では、図５（Ｂ）（図５（Ａ）のメモリセルマットＡ）のメモリセル８列、列セレクタ（ＣＳ）、センス増幅回路（ＳＡ）について、選択された列の左側の３列、選択された列の右側の４列をそれぞれ１列に縮約し、メモリセル８行、列セレクタ（ＲＳ）について、選択された行の上側の３行、選択された行の下側４行をそれぞれ１行に縮約している。縮約後のメモリセル（３行３列）は左上から
＜３、３＞、＜１、３＞、＜４、３＞、
＜３、１＞、＜１、１＞、＜４、１＞、
＜３、４＞、＜１、４＞、＜４、４＞、の２次元縮約となる。なお、＜３、３＞は、３列を１列に３行を１行に縮約した状態を表す。＜１、３＞は１列を１列（縮約無し）に３行を１行に縮約した状態を表す。同様に例えば１次元行列を形成するｎ個の部分回路インスタンスを縮約した場合、＜ｎ＞のように記述する。さらに、矩形のみの場合は縮約しない状態つまり＜１、１＞と同義とする。
【００５９】
図６（Ｂ）は、図５（Ａ）のメモリセルマットＢ（行選択、列非選択）の縮約内容を示す図である。メモリセルマットのメモリセル８列、列セレクタ（ＣＳ）、センス増幅回路（ＳＡ）について、８列を１列に縮約し、メモリセル８行、行セレクタ（ＲＳ）について、選択された行の上側の３行、選択された行の下側４行をそれぞれ１行に縮約している。縮約後のメモリセル（３行１列）は上から＜８、３＞、＜８、１＞、＜８、４＞となる。
【００６０】
図６（Ｃ）は、図５（Ａ）のメモリセルマットＣ（行非選択、列選択）の縮約内容を示す図である。メモリセル８列、列セレクタ（ＣＳ）、センス増幅回路（ＳＡ）について、選択された列の左側の３列、選択された列の右側の４列をそれぞれ１列に縮約し、メモリセル８行、行セレクタ（ＲＳ）を１行に縮約している。縮約後のメモリセル（１行３列）は左から＜３、８＞、＜１、８＞、＜４、８＞となる。
【００６１】
図６（Ｄ）は、図５（Ｂ）のメモリセルマットＤ（行非選択、列非選択）の縮約内容を示す図である。メモリセル８列、列セレクタ（ＣＳ）、センス増幅回路（ＳＡ）について、８列を１列に縮約し、メモリセル８行、行セレクタ（ＲＳ）を１行に縮約している。縮約後のメモリセル（１行１列）は＜８、８＞となる。
【００６２】
上記の通り、行セレクタ（ＲＳ）／列セレクタ（ＣＳ）単位に縮約が行われるが、行デコーダ（ＲＤ）／列デコーダ（ＣＤ）の縮約は方法が異なる。その内容を図７に示す。デコーダは、ドライバ部と論理部から構成される。論理部は、回路形態そのものは同一（例えばＮＡＮＤ回路）であるが入力信号線が異なる。そこで、縮約対象となるのは、ドライバ部のみとなる。縮約対象のドライバ部のうち、実際に縮約されるのは、非選択のドライバ部である。非選択のドライバ部は動作しないので、ドライバ部と論理部を分離し、ドライバ部の入力をクランプする。
【００６３】
図７（Ｂ）に示す例では、ドライバ部は反転型ドライバからなり、非選択のドライバ部の入力を、対応する論理部の出力から切り離し、高電位（電源電位）にクランプした接続状態に設定する。非選択のドライバの論理部の出力（ＮＡＮＤ出力）は、オープンかクランプする。クランプする場合、高電位となる。このように、回路接続情報上で、部分回路内の縮約を行った上で回路シミュレーションが実行される。すなわち、部分回路内の縮約は、実際には、部分回路の新規作成、つまり定義を作成し、さらにインスタンスを変更する。
【００６４】
例えば、メモリセルマットでは、図５（Ａ）を参照して説明したように、４種類のメモリセルマット（Ａ、Ｂ、Ｃ、Ｄ）の定義を作成することになり、バンク内でもインスタンスを、元のメモリセルマットから、４種類のインスタンスに変更することになる。
【００６５】
本実施例においては、前述したように、＜ステップ１＞にて、バンク内の観測箇所を検出し、＜ステップ２＞においてバンク内の行列を形成する部分回路インスタンスを分類し、＜ステップ３＞において、上記部分回路インスタンス（下位部分回路）を分類に従って縮約する。
【００６６】
回路シミュレーションの過渡解析の実行には、入力信号波形（本実施例では、外部アドレス入力信号）が記述されている。入力信号波形の記述部分は、多くの場合、ネットリストに含まれている。従って、広義には、回路接続情報以外の回路シミュレーション実行に必要な情報をまとめて、ネットリストと呼ぶ。回路接続情報、入力信号波形の記述部分、過渡解析の指定、プローブ箇所（ノード情報）を含むネットリストはＳＰＩＣＥ等の回路シミュレータに入力される。
【００６７】
ここで、ネットリスト中の外部アドレス入力信号記述からアドレス判定時刻の電位でアドレス入力信号値を得て、デコーダと内部アドレス信号の接続より、観測箇所検出（過渡解析波形観測箇所）を検出する。この観測箇所検出はコンピュータプログラムで自動化される。
【００６８】
図８は、図２の行プリデコーダ（ＲＰＤ）、行デコーダ（ＲＤ）、図３の行セレクタ（ＲＳ）の構成の一例を示す図である。
【００６９】
行プリデコーダ（ＲＰＤ）は、内部下位アドレス信号（ＡＸＯＦ、ＡＸ１Ｆ）、（ＡＸ０Ｔ、ＡＸ１Ｆ）、（ＡＸ０Ｆ、１Ｔ）、（ＡＸ０Ｔ、ＡＸ１Ｔ）をそれぞれ入力するＮＡＮＤ回路と、ＮＡＮＤ回路の出力を受け下位行選択信号ＬＸ０、ＬＸ１、ＬＸ２、ＬＸ３に出力が接続された反転型ドライバを備えている。行デコーダ（ＲＤ）は、内部上位アドレス信号（ＡＸ２Ｆ、ＡＸ３Ｆ）、（ＡＸ２Ｔ、ＡＸ３Ｆ）をそれぞれ入力するＮＡＮＤ回路と、ＮＡＮＤ回路の出力を受け、上位行選択信号ＵＸ０、ＵＸ１に出力が接続された反転型ドライバを備えている。ここで、ＡＸ０Ｔは外部アドレス入力信号Ａ０を増幅した内部アドレス信号、ＡＸ０Ｆは外部アドレス入力信号Ａ０を反転増幅した内部アドレス信号である。ＡＸと「Ｘ」を付けたのは行アドレスを強調するためである。以下、ＡＸ１Ｔ、ＡＸ１Ｆ、ＡＸ２Ｔ、ＡＸ２Ｆも同様である。以後、全て正論理で説明する。つまり、低電位（アース電位）で０、高電位（電源電位）で１となる。
【００７０】
行セレクタ（ＲＳ）は、上位行選択信号ＵＸ０にゲートが共通接続され、下位行選択信号ＬＸ０、ＬＸ１、ＬＸ２、ＬＸ３とワード線Ｗ０、Ｗ１、Ｗ２、Ｗ３間に接続されたパストランジスタ（ｎチャネルＭＯＳトランジスタ）Ｑ０、Ｑ１、Ｑ２、Ｑ３を備えている。同様に、上位行選択信号ＵＸ１に接続された行セレクタＲＳは、上位行選択信号ＵＸ１にゲートが共通接続され、下位行選択信号ＬＸ０、ＬＸ１、ＬＸ２、ＬＸ３とワード線Ｗ４、Ｗ５、Ｗ６、Ｗ７間に接続されたパストランジスタ（不図示）を備えている。
【００７１】
（ＡＸ２Ｆ、ＡＸ３Ｆ）が（１、１）のとき、すなわち、Ａ２、Ａ３がともに０のとき、上位行選択信号ＵＸ０がＨｉｇｈとなり、（ＡＸ０Ｆ、ＡＸ１Ｆ）が（１、１）のとき、すなわちＡ０、Ａ１がともに０のとき、下位行選択信号ＬＸ０がＨｉｇｈとなり、ワード線Ｗ０がＨｉｇｈとされ、（ＡＸ０Ｔ、ＡＸ１Ｆ）が（１、１）のとき、下位行選択信号ＬＸ１がＨｉｇｈとなり、ワード線Ｗ１がＨｉｇｈとされる。
【００７２】
図９（Ａ）は、図８の回路において上位外部アドレス入力信号Ａ２、Ａ３、Ａ４のタイミング波形を示す図である。ここでも、外部アドレス入力信号Ａ０を増幅した内部アドレス信号をＡＸ０、反転増幅した内部アドレス信号をＡＸ１とする。以下、Ａ２〜Ａ４についても同様である。行アドレス判定時刻において、上位外部行アドレス（Ａ２、Ａ３、Ａ４）が（０、１、０）のとき、行デコーダＸＤＸ２が選択され、上位行選択信号ＵＸ２がＨｉｇｈとされる。なお、列アドレス判定時刻では、上位列アドレスは（１、０、０）とされ、列プリデコーダ、列デコーダにより対応するカラムスイッチが選択される。
【００７３】
図９（Ｂ）に示すように、行デコーダＸＤＸ２は内部上位行アドレス信号（ＡＸ２Ｆ、ＡＸ３Ｔ、ＡＸ４Ｆ）を入力し、（ＡＸ２Ｆ、ＡＸ３Ｔ、ＡＸ４Ｆ）が（１、１、１）のとき、上位行選択信号ＵＸ２をＨｉｇｈとする構成とされる。なお、図９（Ｂ）では、上位外部アドレスＡ２、Ａ３、Ａ４の３ビットで８本の上位行選択信号ＵＸ０〜ＵＸ７の１つを選択する行デコーダの構成が例示されており、上位外部行アドレス信号（Ａ２、Ａ３、Ａ４）が（０、０、０）、（１、０、０）、（０、１、０）、（１、１、０）、（０、０、１）、（１、０、１）、（０、１、１）、（１、１、１）のとき、行デコーダＸＤＸ０、ＸＤＸ１、ＸＤＸ２、ＸＤＸ３、ＸＤＸ４、ＸＤＸ５、ＸＤＸ６、ＸＤＸ７は、それぞれ、上位行選択信号ＵＸ０、ＵＸ１、ＵＸ２、ＵＸ３、ＵＸ４、ＵＸ５、ＵＸ６、ＵＸ７をＨｉｇｈとする構成とされる。図９（Ｂ）において図示されない行プリデコーダ（ＴＰＤ）は下位外部アドレス入力信号Ａ０、Ａ１により、図８に示したように、下位行選択信号ＬＸ０、ＬＸ１、ＬＸ２、ＬＸ３のいずれかをＨｉｇｈとする。行セレクタ（ＲＳ）の構成は図８と同様とされる。
【００７４】
図９（Ａ）の上位外部アドレス入力信号（Ａ２、Ａ３、Ａ４）に関する行アドレス判定時刻における、上位行選択信号の観測箇所検出（過渡解析波形観測箇所）は、ＸＤＸ２の出力ＵＸ２となる。なお、図９（Ａ）の、外部アドレス入力信号波形に基づく過渡解析において、図９（Ｂ）の非選択の行デコーダＸＤＸ０、ＸＤＸ１、ＸＤＸ３〜ＸＤＸ７のドライバ部の入力は電源電位にクランプされる。
【００７５】
本実施例によれば、外部アドレス入力信号波形を含むネットリストを解析して観測箇所を検出し、行、列の選択、非選択に基づき、メモリセルマット、行／列セレクタの縮約、行／列ドライバの縮約を行い、縮約後のネットリストを、ＳＰＩＣＥ等の回路シミュレータで解析する。図１０において、ネットリスト編集プログラム（装置）を提供する。本発明によれば、例えば８０００行、８０００列のメモリセルマットのＳＰＩＣＥによるシミュレーションを可能としている。なお、図１０において、本発明によるネットリスト編集プログラム、回路シミュレーションプログラムを同一のデータ処理装置上で実行するようにして回路シミュレーションシステムを構成してもよいことは勿論である。あるいは、回路図面編集装置と、本発明によるネットリスト編集プログラム、回路シミュレーションプログラムを同一のデータ処理装置上で実行するようにしてもよいことは勿論である。さらに、本発明によるネットリスト編集プログラムを回路シミュレーションプログラムに組み込んでもよいことは勿論である。
【００７６】
本実施例によれば、動作しない部分を縮約するためネットリストを大幅に縮小可能となる。これによりチップ全体の回路シミュレーションを高速で実行可能となる。
【００７７】
また、本実施例によれば、観測箇所、観測箇所周りの寄生素子を全て表現可能であるため、高精度の検証が可能となる。
【００７８】
さらに、本実施例によれば、回路シミュレーション実行時に縮小ネットリストを生成可能なため操作が容易である。
【００７９】
このため、大規模メモリセルアレイにおいて高速、高精度の回路シミュレーションを容易に実行可能となる。
【００８０】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８１】
【図１】ＤＲＡＭチップの構成例を示す図である。
【図２】バンクの構成例を示す図である。
【図３】メモリセルマットの構成例を示す図である。
【図４】ワード縮約、ビット縮約、２次元縮約を説明するための図である。
【図５】バンク内の行列を形成する部分回路の分類の一例を模式的に示す図である。
【図６】メモリセルマット内の縮約内容を示す図である。
【図７】ドライバの縮約内容を示す図である。
【図８】行プリデコーダ、行デコーダ、行セレクタの構成の一例を示す図である。
【図９】上位アドレス波形と該上位アドレスで活性化された上位行選択信号を例示する図である。
【図１０】回路シミュレーションの手順の一例を示す図である。
【符号の説明】
【００８２】
Ｃｂ  ビット線寄生容量
ＣＤ  列デコーダ
ＣＭ  メモリセルマット
ＣＰＤ  列プリデコーダ
ＣＳ  列セレクタ
Ｃｓ  データ保持容量
Ｃｗ  ワード線寄生容量
ＩＯ  ＩＯスイッチング回路
Ｌ  ゲート長
Ｍ  メモリセル
Ｒｂ  ビット線抵抗
ＲＤ  行デコーダ
ＲＰＤ  行プリデコーダ
Ｒｗ    ワード線抵抗
ＳＡ  センス増幅器
Ｗ  ゲート幅 
【図１】
2010020604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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