(57)【要約】【課題】高速動作するBang-Bang型位相比較回路の出力パルスに歪や欠損がある場合であっても、チャージポンプやＡ／Ｄ変換器を用いることなく、進相、遅相のいずれであるかを正確に表すデジタル信号を得る。【解決手段】Bang-Bang型の位相比較回路１０と、該位相比較回路の進相出力パルスおよび遅相出力パルスを入力して遅相／進相の識別を行う位相比較結果識別回路２０とを備える。位相比較結果識別回路２０は、位相比較回路１０の進相出力パルスによってリセットされた後にクロック信号のカウントを行い所定のカウント値に達すると遅相を示す信号を出力する第１カウンタ回路２１と、位相比較回路１０の遅相出力パルスによってリセットされた後に前記クロック信号のカウントを行い所定のカウント値に達すると進相を示す信号を出力する第２カウンタ回路２２と、前記遅相を示す信号と前記進相を示す信号を入力して進相／遅相の識別信号を出力する識別回路２３とを具備する。【選択図】図１
2010226303.tif 000002
【特許請求の範囲】
【請求項１】
Bang-Bang型の位相比較回路と、該位相比較回路の進相出力パルスおよび遅相出力パルスを入力して遅相／進相の識別を行う位相比較結果識別回路とを備える位相比較装置であって、
該位相比較結果識別回路は、前記進相出力パルスの無パルス期間を測定することで遅相判別を行い、前記遅相出力パルスの無パルス期間を測定することで進相判別を行い、進相／遅相の識別信号を出力することを特徴とする位相比較装置。
【請求項２】
請求項１に記載の位相比較装置において、
前記位相比較結果識別回路は、前記位相比較回路の進相出力パルスによってリセットされた後にクロック信号のカウントを行い所定のカウント値に達すると遅相を示す信号を出力する第１カウンタ回路と、前記位相比較回路の遅相出力パルスによってリセットされた後に前記クロック信号のカウントを行い所定のカウント値に達すると進相を示す信号を出力する第２カウンタ回路と、前記遅相を示す信号と前記進相を示す信号を入力して進相／遅相の識別信号を出力する識別回路とを具備することを特徴とする位相比較装置。
【請求項３】
請求項２に記載の位相比較装置において、
前記所定のカウント値は、前記位相比較回路の一方の入力がデータ信号であるとき、該データ信号の最大連続同符号数に応じて設定されていることを特徴とする位相比較装置。
【請求項４】
請求項２又は３に記載の位相比較装置において、
前記位相比較回路の前記進相出力パルスをＮ分周して前記位相比較結果識別回路の前記第１カウンタ回路に入力させる第１分周回路と、前記位相比較回路の前記遅相出力パルスをＮ分周して前記位相比較結果識別回路の前記第２カウンタ回路に入力させる第２分周回路とを備え、且つ前記クロック信号をＮ分周したクロック信号に置き換えたことを特徴とする位相比較装置。
【請求項５】
請求項２乃至４のいずれか１つに記載の位相比較装置において、
前記識別回路は、進相／遅相の識別を行う毎に、進相又は遅相のいずれかを示すデジタル信号を出力することを特徴とする位相比較装置。
【請求項６】
請求項２乃至５のいずれか１つに記載の位相比較装置において、
前記識別回路は、進相／遅相の識別を行う毎に、識別を行ったことを示す信号を出力することを特徴とする位相比較装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Bang-Bang型の位相比較回路から出力する位相進みを示す進相信号、位相遅れを示す遅相信号を入力して、その進相、遅相を識別し、その識別結果をデジタル信号として出力する位相比較装置に関するものである。
【背景技術】
【０００２】
クロック信号同士、もしくはデータ信号とクロック信号の位相を比較し、両者間の位相差を検出するのではなく、進相、遅相、同期のいずれかであるかを検出する位相比較回路は、汎用的にはBang-Bang型と呼ばれる。最も単純な構成のものとしては非特許文献１に記載のものがあげられる。
【０００３】
図６はBang-Bang型位相比較回路の出力信号を模式的に表したものであり、進相時には進相出力ＵＰ１のパルスのみ、遅相時には遅相出力ＤＷ１のパルスのみ、同期時には進相出力ＵＰ１と遅相出力ＤＷ１の両方のパルスが出力され、位相差が小さい場合は位相差に応じた頻度で進相出力ＵＰ１、遅相出力ＤＷ１の両方のパルスが出力される。
【０００４】
一般的に、このようなBang-Bang型位相比較回路１０は、そこからの出力を用いて、図７に示すように、チャージポンプ３０の電流流出動作と電流流入動作を行い、その出力をチャージポンプ４０内のローパスフィルタ（ループフィルタ）に通過させることで、同期時にのみ一定電圧となるような出力電圧Ｖｃを得て、電圧制御発振回路５０に入力させ、その発振出力を位相比較回路１０に帰還させるＰＬＬ回路（例えば、非特許文献２参照）に使用される。このようなBang-Bang型位相比較回路１０の特徴としては、回路構成が単純で、高速動作を必要とする場合でも小型・低消費電力にできることが挙げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、Bang-Bang型位相比較回路１０の位相比較結果をデジタル信号として取り出し、論理制御に用いることについては、いくつかの問題が発生する。前述のチャージポンプを用いた場合、その出力をＡ／Ｄ変換する変換回路を必要とし、回路面積が大型化する。またそのＡ／Ｄ変換回路の出力も、進相、遅相のみを検出した本来の位相比較回路の出力とは異なったものとなる。また、Bang-Bang型位相比較回路１０の出力パルスそのものをデジタル信号として扱うことも考えられるが、高速動作時に出力するパルスは歪んでいたり、欠損したりすることが多いので、誤動作を引き起こし易い。
【０００６】
本発明の目的は、高速動作するBang-Bang型位相比較回路の出力パルスに歪や欠損がある場合であっても、チャージポンプやＡ／Ｄ変換器を用いることなく、進相、遅相のいずれであるかを正確に表すデジタル信号を得ることができるようにした位相比較装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明の位相比較装置は、Bang-Bang型の位相比較回路と、該位相比較回路の進相出力パルスおよび遅相出力パルスを入力して遅相／進相の識別を行う位相比較結果識別回路とを備える位相比較装置であって、該位相比較結果識別回路は、前記進相出力パルスの無パルス期間を測定することで遅相判別を行い、前記遅相出力パルスの無パルス期間を測定することで進相判別を行い、進相／遅相の識別信号を出力することを特徴とする。
【０００８】
請求項２にかかる発明は、請求項１に記載の位相比較装置において、前記位相比較結果識別回路は、前記位相比較回路の進相出力パルスによってリセットされた後にクロック信号のカウントを行い所定のカウント値に達すると遅相を示す信号を出力する第１カウンタ回路と、前記位相比較回路の遅相出力パルスによってリセットされた後に前記クロック信号のカウントを行い所定のカウント値に達すると進相を示す信号を出力する第２カウンタ回路と、前記遅相を示す信号と前記進相を示す信号を入力して進相／遅相の識別信号を出力する識別回路とを具備することを特徴とする。
【０００９】
請求項３にかかる発明は、請求項２に記載の位相比較装置において、前記所定のカウント値は、前記位相比較回路の一方の入力がデータ信号であるとき、該データ信号の最大連続同符号数に応じて設定されていることを特徴とする。
【００１０】
請求項４にかかる発明は、請求項２又は３に記載の位相比較装置において、前記位相比較回路の前記進相出力パルスをＮ分周して前記位相比較結果識別回路の前記第１カウンタ回路に入力させる第１分周回路と、前記位相比較回路の前記遅相出力パルスをＮ分周して前記位相比較結果識別回路の前記第２カウンタ回路に入力させる第２分周回路とを備え、且つ前記クロック信号をＮ分周したクロック信号に置き換えたことを特徴とする。
【００１１】
請求項５にかかる発明は、請求項２乃至４のいずれか１つに記載の位相比較装置において、前記識別回路は、進相／遅相の識別を行う毎に、進相又は遅相のいずれかを示すデジタル信号を出力することを特徴とする。
【００１２】
請求項６にかかる発明は、請求項２乃至５のいずれか１つに記載の位相比較装置において、前記識別回路は、進相／遅相の識別を行う毎に、識別を行ったことを示す信号を出力することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、位相比較回路から出力する進相出力パルスの無パルス期間を測定することで遅相判別を行い、遅相出力パルスの無パルス期間を測定することで進相判別を行う、つまりパルスの存在ではなく、無パルス期間を測定するので、高速動作するBang-Bang型位相比較回路の出力パルスに歪や欠損がある場合であっても、チャージポンプやＡ／Ｄ変換器を用いることなく、進相、遅相のいずれであるかを正確に表すデジタル信号を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例の位相比較装置の構成を示すブロック図である。
【図２】図１の位相比較装置の動作のタイミングチャートである。
【図３】本発明の第２の実施例の位相比較装置の構成を示すブロック図である。
【図４】図３の位相比較装置の動作の一部のタイミングチャートである
【図５】図３の位相比較装置の動作のタイミングチャートである。
【図６】Bang-Bang型位相比較回路の出力信号を示す波形図である。
【図７】従来のBang-Bang型位相比較回路の使用法の一例を示す回路図である。
【図８】Bang-Bang型位相比較回路の進相時の入出力信号を示す波形図である。
【発明を実施するための形態】
【００１５】
図８に示すように、データ信号Dataとクロック信号Clock１の位相差を比較するBang-Bang型位相比較回路では、データ信号Dataの立ち上がり、立ち下がり毎にクロック信号Clock１の立ち上がりタイミングとの位相比較を行い、進相であるならば、データ信号Dataの立ち上がり、立ち下がり毎に進相出力ＵＰ１のパルス信号が出力され、遅相出力ＤＷ１のパルス信号は出力されない。従って、その出力パルスの間隔はデータ信号の連続同符号数に等しい。
【００１６】
図６に示したように、進相出力ＵＰ１、遅相出力ＤＷ１の両方にパルスが出力されない状態は存在しないため、最大連続同符号数をＸとし、遅相出力ＤＷ１において、少なくともＸビット時間以上パルスが観測されない無パルス状態であるとき、図８に示すように、データ信号Dataはクロック信号Clock１に対して進相状態にあると判断することができる。逆に、進相出力ＵＰ１の無パルス期間が十分長ければ遅相状態にあり、それ以外の場合は同期状態にあると判断することができる。また、クロック信号同士の比較の場合は、最大連続同符号数が１であるため、より簡便に識別することが可能である。本発明は、このような知見に基づくものである。
【００１７】
＜第１の実施例＞
図１に本発明の第１の実施例の位相比較装置を示す。図２に本実施例におけるタイミングチャートを示す。本実施例の位相比較装置は、前述のBang-Bang型位相比較回路１０とその後段に接続した位相比較結果識別回路２０とで構成される。位相比較回路１０は、データ信号Dataとクロック信号Clock１を入力して進相出力ＵＰ１、遅相出力ＤＷ１を出力する。この位相比較結果識別回路２０は、位相比較回路１０からの進相出力ＵＰ１のパルス信号が入力する第１カウンタ回路２１と、位相比較回路１０からの遅相出力ＤＷ１のパルス信号が入力する第２カウンタ回路２２と、その第１および第２カウンタ回路２１，２２からの出力を受けて進相／遅相の識別を行う識別回路２３を備える。
【００１８】
第１カウンタ回路２１および第２カウンタ回路２２は、位相比較回路１０に入力するクロック信号Clockと同じ周波数のクロック信号Clockが入力し、そのクロック信号Clockの立上り毎にカウントを行うが、第１カウンタ回路２１は位相比較回路１０から進相出力ＵＰ１のパルス信号が入力するとリセットされ、第２カウンタ回路２１は位相比較回路１０から遅相出力ＤＷ１のパルス信号が入力するとリセットされる。
【００１９】
また、第１カウンタ回路２１および第２カウンタ回路２２は、カウント数がデータ信号Dataの最大連続同符号数Ｘよりも十分大きなカウント数Ｙを超えた場合、前述の無パルス状態にあると判断し、第１カウンタ回路２1からは遅相状態を示す信号ＤＷ２と識別を行ったことを示す信号Gate１を、第２カウンタ回路２２からは進相状態を示す信号ＵＰ２と識別を行ったことを示す信号Gate２を、それぞれ識別回路２３に出力する。また、第１カウンタ回路２１および第２カウンタ回路２２は、そのカウント数がＹよりも大きなカウント数Ｚに達した場合にも、リセットされる。
【００２０】
図２のタイムチャートでは、第１カウンタ回路２１および第２カウンタ回路２２として、簡易的に０から１５の値を取る4ビットのカウンタ（第１カウンタ回路２１の各ビットの出力はＤ０〜Ｄ３、第２カウンタ回路２２の出力はＵ０〜Ｕ３）を用い、カウント数が１３から１５のときに信号Gate１、Gate２のパルスが出力し、カウント数が１４の時に進相出力ＵＰ２、遅相出力ＤＷ２のパルスが出力され、カウント数が１５を超えるとリセットされる例で示した。
【００２１】
識別回路２３は、第１カウンタ回路２１および第２カウンタ回路２２から識別を行ったことを示す信号Gate１、Gate２が入力された場合、どちらのカウンタ回路からの入力かに関わらず、識別が行われたことを示す信号Gate３を出力する。また、識別回路２３は、第１カウンタ回路２１から進相出力ＵＰ２のパルスが入力された場合は“Ｈ”となり、第２カウンタ回路３２から遅相出力DW２のパルスが入力された場合は“Ｌ”となる識別信号ＵＰ／ＤＷを出力する。
【００２２】
従って、カウンタ数Ｙとカウンタ数Ｚの差に相当するパルス幅を持つ信号Gate３の立ち上がり、又は立ち下がり毎に、識別信号ＵＰ／ＤＷの論理を参照することで、進相、遅相をデジタル信号として取り出し、論理制御等に用いることが可能となる。
【００２３】
ここで、仮に、位相比較回路１０からの進相出力ＵＰ１、遅相出力ＤＷ１のパルスに誤りがあったとすると、２つの場合が考えられる。１つは本来パルスが出力されるべきでないタイミングで出力される場合、もう１つは逆に出力されるべきパルスが出力されない場合である。前者の場合、位相比較結果識別回路２０では、第１カウンタ２１あるいは第２カウンタ２２がリセットされるのみであり、進相、遅相の識別が遅れることにはなるが、誤って識別されることはない。一方、後者の場合、例えば欠損パルスの位置によっては、進相出力ＵＰ１や遅相出力ＤＷ１のパルスの間隔が最大連続同符号数Ｘよりも大きくなる可能性がある。従って、このままでは、前述のカウンタ数Ｙは最大連続同符号数Ｘよりも十分大きく設定する必要がある。
【００２４】
＜第２の実施例＞
図３に上記の問題を軽減させた第２の実施例の位相比較装置を示す。図３では、位相比較回路１０の出力側と位相比較結果識別回路２０の入力側との間に、第１，第２の分周回路３１，３２を挿入している。なお、位相比較結果識別回路２０に入力するクロック信号Clock２は、位相比較回路１０に入力するクロック信号Clock１に対して、分周回路３１，３２による分周比Ｎと同じ分周比Ｎで分周されたクロック信号である。位相比較結果識別回路２０内の第１カウンタ回路２１および第２カウンタ回路２２は、分周回路３１，３２の出力が立ち上がる毎にリセットされる。
【００２５】
図４に分周回路３１、３２に６４分周回路を用いた場合の位相比較回路出力、および分周回路出力のタイミングチャート（一部）を示す。図４に示すように、第１分周回路３１の６４分周出力（Div64）は、位相比較回路１０の進相出力ＵＰ１のパルス数が６４個毎に変化する。データ信号Dataの最大連続同符号数をＸとすると、位相比較回路１０から進相出力ＵＰ１のパルスが出力されている場合、第１分周回路３１の出力の最大連続同符号数は６４×Ｘとなる。仮にパルスの欠損が1つあったとしても、最大連続同符号数は６５×Ｘにしか増えず、また実際はそこまで偏ったデータになることは考えにくい。従って、前述のカウンタ数Ｙをそれほど大きな値にする必要がなくなり、第１カウンタ回路２１および第２カウンタ回路２２を小型・単純なものとすることができる。
【００２６】
図５にこの分周回路３１の出力div64_1、分周回路３２の出力Div64_2を前述の位相比較結果識別回路２０に入力した場合のタイミングチャートを示す。この場合、位相比較結果識別回路２０に進相出力ＵＰ１、遅相出力ＤＷ１を直接入力した場合と同様に、６４分周したクロック信号Clock２を入力すると、図２のタイミングチャートと同様に動作する。
【符号の説明】
【００２７】
１０：Bang-Bang型の位相比較回路
２０：位相比較結果識別回路、２１：第１カウンタ回路、２２：第２カウンタ回路、２３：識別回路
３１：第１分周回路、３２：第２分周回路
４０：チャージポンプ、５０：電圧制御発振回路
【先行技術文献】
【非特許文献】
【００２８】
【非特許文献１】J.D.H.Alexander, ”Clock Recovery from Random Binary Signals”, IEEE Electrons Letters, Vol.11, pp.541-542, 1975
【非特許文献２】M. Ramezani, C. Andre, T. Salama, "A 10Gb/s CDR with a half-rate bang-bang phase detector", pp. II-181 - II-184, vol.2, ISCAS 2003
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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