(57)【要約】【課題】本発明は、メモリコア領域のセルトランジスタにＦＢＣ技術を実現した半導体メモリ装置及びそのリフレッシュ制御方法を提供する。【解決手段】本発明の一実施形態に係る半導体メモリ装置は、ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）トランジスタからなるメモリセルブロックを含み、リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせて前記メモリセルブロックに格納されたデータを読み出した後、リフレッシュライト信号をイネーブルさせて前記読み出したデータを前記メモリセルブロックに再記入するように構成されることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）トランジスタからなるメモリセルブロックを含み、
リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせて前記メモリセルブロックに格納されたデータを読み出した後、リフレッシュライト信号をイネーブルさせて前記読み出したデータを前記メモリセルブロックに再記入するように構成されることを特徴とする半導体メモリ装置。
【請求項２】
前記リフレッシュ信号に応答してリフレッシュイネーブル信号を生成し、前記リフレッシュリード信号と前記リフレッシュライト信号を順にイネーブルさせ、前記リフレッシュリード信号と同じイネーブル区間を有するリフレッシュセンスアンプイネーブル信号を生成するように構成されるリフレッシュ制御部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記リフレッシュイネーブル信号がイネーブルされれば、カウンティング動作を実行してローカウンティング信号とソースカウンティング信号を生成するローリフレッシュカウンタ；
前記ローカウンティング信号をデコーディングしてロー選択信号を生成するローアドレスデコーダ；
前記ソースカウンティング信号をデコーディングしてソース選択信号を生成するソースアドレスデコーダ；及び
前記リフレッシュイネーブル信号がイネーブルされれば、前記ロー選択信号及び前記ソース選択信号に応答して前記ワードラインと前記ソースラインに電圧を供給するロー動作制御部；
をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記ロー動作制御部は、
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、前記リフレッシュライト信号、及び前記ロー選択信号に応答して前記ワードラインに電圧を供給するワードラインドライバ；及び
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、前記リフレッシュライト信号、及び前記ソース選択信号に応答して前記ソースラインに電圧を供給するソースラインドライバ；
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ワードラインドライバは、前記リフレッシュイネーブル信号がイネーブルされた状態で、前記リフレッシュリード信号及び前記リフレッシュライト信号に応答してリード動作モード、ライト動作モード、及びホールド動作モードを区分し、それぞれの動作モードに応じてライトゲート電圧、リードゲート電圧、及びホールドゲート電圧のうちのいずれか１つを前記ワードラインに供給するように構成されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記ソースラインドライバは、リフレッシュ動作時に前記リフレッシュリード信号及び前記リフレッシュライト信号に応答して、ホールド動作モードとアクティブ動作モードを区分し、それぞれの動作モードに応じてアクティブソース電圧又はホールドソース電圧を前記ソースラインに供給するように構成されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記リフレッシュイネーブル信号がイネーブルされれば、カウンティング動作を実行してカラムカウンティング信号を生成するカラムリフレッシュカウンタ；
前記カラムカウンティング信号をデコーディングしてカラム選択信号を生成するカラムアドレスデコーダ；
前記リフレッシュイネーブル信号がイネーブルされれば、前記カラム選択信号に応答して前記ビットラインのデータを順に再記入するカラム動作制御部；及び
前記リフレッシュイネーブル信号がイネーブルされれば、前記カラム動作制御部とデータ入出力バスの連結を遮断するデータバススイッチング部；
をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記カラム動作制御部は、
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、及び前記リフレッシュセンスアンプイネーブル信号に応答して出力データを増幅し、増幅データを出力するセンスアンプ；
前記リフレッシュイネーブル信号及び前記リフレッシュライト信号に応答し、前記増幅データを駆動して駆動データを出力するビットラインドライバ；及び
前記複数ビットのカラム選択信号に応答して前記複数のビットラインのうちのいずれか１つに前記駆動データを伝達したり、前記複数のビットラインのうちのいずれか１つが伝達するデータを前記出力データとして前記センスアンプに伝達するビットラインマックス；
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記ビットラインドライバは、リフレッシュ動作時に前記リフレッシュライト信号に応答してライト動作モードへの進入可否を区分し、ライト動作時に前記増幅データの論理値を判別して前記駆動データの出力ラインにライトドレイン電圧を供給するように構成されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
リフレッシュ信号に応答してリフレッシュイネーブル信号、リフレッシュリード信号、リフレッシュライト信号、及びリフレッシュセンスアンプイネーブル信号を生成するリフレッシュ制御部；
前記リフレッシュイネーブル信号がイネーブルされれば、前記リフレッシュリード信号及び前記リフレッシュライト信号に応答して、メモリセルブロックのワードラインとソースラインにそれぞれの電圧を供給するロー動作制御部；
前記リフレッシュイネーブル信号がイネーブルされれば、前記リフレッシュリード信号、前記リフレッシュセンスアンプイネーブル信号、及び前記リフレッシュライト信号に応答してメモリセルブロックのビットラインから伝達されるデータを増幅し、増幅されたデータに対応する電圧を前記ビットラインに供給するカラム動作制御部；及び
前記リフレッシュイネーブル信号がイネーブルされれば、前記増幅されたデータのデータ入出力バスへの出力を遮断するデータバススイッチング部；
を備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記リフレッシュ制御部は、第１区間の間イネーブルされる前記リフレッシュイネーブル信号を生成し、前記第１区間の開始後にイネーブルされ、前記第１区間の終了前にディセーブルされる前記リフレッシュリード信号を生成し、前記リフレッシュリード信号のディセーブル時点後にイネーブルされ、前記第１区間の終了前にディセーブルされる前記リフレッシュライト信号を生成するように構成されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ワードラインと前記ソースラインは、前記メモリセルブロック内にそれぞれ複数が備えられ、
前記ロー動作制御部は、複数ビットのロー選択信号と複数ビットのソース選択信号の論理値の変化に対応して、前記複数のワードラインと前記複数のソースラインにそれぞれ順に既設定された電圧を供給するように構成されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記ロー動作制御部は、
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、前記リフレッシュライト信号、及び前記複数ビットのロー選択信号に応答して前記複数のワードラインにそれぞれの電圧を供給するワードラインドライバ；及び
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、前記リフレッシュライト信号、及び前記複数ビットのソース選択信号に応答して前記複数のソースラインにそれぞれの電圧を供給するソースラインドライバ；
を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記ワードラインドライバは、前記リフレッシュイネーブル信号がイネーブルされた状態で、前記リフレッシュリード信号及び前記リフレッシュライト信号に応答してリード動作モード、ライト動作モード、及びホールド動作モードを区分し、それぞれの動作モードに応じてライトゲート電圧、リードゲート電圧、及びホールドゲート電圧のうちのいずれか１つを活性化されるワードラインに供給するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記ワードラインドライバは、
前記リフレッシュイネーブル信号のイネーブル時に前記複数のロー選択信号のうちの該当ロー選択信号、前記リフレッシュライト信号、及び前記リフレッシュリード信号に応答してライトモード信号、リードモード信号及びホールドモード信号を生成する動作モード設定部；及び
前記ライトモード信号、前記リードモード信号、及び前記ホールドモード信号に応答して前記ライトゲート電圧、前記リードゲート電圧、及び前記ホールドゲート電圧のうちのいずれか１つを前記活性化されるワードラインに供給するスイッチング部；
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記ソースラインドライバは、リフレッシュ動作時に前記リフレッシュリード信号及び前記リフレッシュライト信号に応答してホールド動作モードとアクティブ動作モードを区分し、それぞれの動作モードに応じてアクティブソース電圧又はホールドソース電圧を活性化されるソースラインに供給するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記ソースラインドライバは、
前記リフレッシュイネーブル信号のイネーブル時に前記リフレッシュライト信号及び前記リフレッシュリード信号に応答してホールドモード信号を生成する動作モード設定部；及び
前記複数ビットのソース選択信号のうちの該当ソース選択信号及び前記ホールドモード信号に応答して、前記アクティブソース電圧又は前記ホールドソース電圧を該当ソースラインに供給するスイッチング部；
を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記ビットラインは、前記メモリセルブロック内に複数が備えられ、
前記カラム動作制御部は、複数ビットのカラム選択信号の論理値の変化に対応して前記複数のビットラインを順に活性化させるように構成されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１９】
前記カラム動作制御部は、
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、及び前記リフレッシュセンスアンプイネーブル信号に応答して出力データを増幅して増幅データを出力するセンスアンプ；
前記リフレッシュイネーブル信号及び前記リフレッシュライト信号に応答して前記増幅データを駆動して駆動データを出力するビットラインドライバ；及び
前記複数ビットのカラム選択信号に応答して前記複数のビットラインのうちのいずれか１つに前記駆動データを伝達したり、前記複数のビットラインのうちのいずれか１つが伝達するデータを前記出力データとして前記センスアンプに伝達するビットラインマックス；
を含むことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記センスアンプは、
前記リフレッシュイネーブル信号のイネーブル時に前記リフレッシュリード信号に応答してリード動作モードを設定し、前記出力データを通過させる動作モード設定部；及び
前記リフレッシュイネーブル信号のイネーブル時に前記リフレッシュセンスアンプイネーブル信号に応答し、前記動作モード設定部を介して伝送される前記出力データを増幅して前記増幅データを出力する増幅部；
を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記ビットラインドライバは、リフレッシュ動作時に前記リフレッシュライト信号に応答してライト動作モードへの進入可否を区分し、ライト動作時に前記入力データの論理値を判別して前記駆動データの出力ラインにライトドレイン電圧を供給するように構成されることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２２】
前記ビットラインドライバは、
前記入力データに応答して第１ライトドレイン電圧又は第２ライトドレイン電圧を出力する駆動部；及び
前記リフレッシュイネーブル信号のイネーブル時に前記リフレッシュライト信号に応答してライト動作モードを設定し、前記駆動部から伝達する電圧に応答して前記駆動データを出力する動作モード設定部；
を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記メモリセルブロックは、前記ワードラインに接続するゲート、前記ソースラインに接続するソース、及び前記ビットラインに接続するドレインを含むＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）トランジスタからなる複数のメモリセルを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項２４】
リフレッシュイネーブル信号がイネーブルされれば、カウンティング動作を実行してローカウンティング信号とソースカウンティング信号を生成するローリフレッシュカウンタ；
前記ローカウンティング信号をデコーディングしてロー選択信号を生成するローアドレスデコーダ；
前記ソースカウンティング信号をデコーディングしてソース選択信号を生成するソースアドレスデコーダ；
前記リフレッシュイネーブル信号がイネーブルされれば、前記ロー選択信号及び前記ソース選択信号に応答してメモリセルブロックの複数のワードラインと複数のソースラインに順に電圧を供給するロー動作制御部；
前記リフレッシュイネーブル信号がイネーブルされれば、カウンティング動作を実行してカラムカウンティング信号を生成するカラムリフレッシュカウンタ；
前記カラムカウンティング信号をデコーディングしてカラム選択信号を生成するカラムアドレスデコーダ；及び
前記リフレッシュイネーブル信号がイネーブルされれば、前記カラム選択信号に応答してメモリセルブロックの複数のビットラインのデータを順に再記入するカラム動作制御部；
を備えることを特徴とする半導体メモリ装置。
【請求項２５】
前記ローリフレッシュカウンタは、前記ローカウンティング信号に対するカウンティング動作を前記ソースカウンティング信号に対するカウンティング動作に比べて２倍早く実行し、
前記カラムリフレッシュカウンタは、前記ローリフレッシュカウンタの前記ローカウンティング信号に対するカウンティング動作に比べ、前記カラムカウンティング信号に対するカウンティング動作を前記複数のビットラインの個数だけの倍数で早く実行するように構成されることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記カラム動作制御部は、前記複数のワードラインのうちのいずれか１つと前記複数のソースラインのうちのいずれか１つが活性化された状態で、前記複数のビットラインそれぞれに対するリフレッシュ動作を順に実行するように構成されることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記ロー動作制御部は、前記カラム動作部が前記複数のビットラインそれぞれに対するリフレッシュ動作を完了したとき、前記活性化されるワードラインのみを変更したり、前記活性化されるワードラインと活性化されるソースラインを共に変更するように構成されることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
リフレッシュ信号に応答して、所定のイネーブル区間を有する前記リフレッシュイネーブル信号を生成し、前記リフレッシュイネーブル信号のイネーブル状態で順にイネーブルされるリフレッシュリード信号とリフレッシュライト信号を生成するリフレッシュ制御部をさらに含むことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２９】
前記ロー動作制御部は、
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、前記リフレッシュライト信号、及び前記ロー選択信号に応答して前記複数のワードラインにそれぞれの電圧を供給するワードラインドライバ；及び
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、前記リフレッシュライト信号、及び前記ソース選択信号に応答して前記複数のソースラインにそれぞれの電圧を供給するソースラインドライバ；
を含むことを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記ワードラインドライバは、前記リフレッシュイネーブル信号がイネーブルされた状態で、前記リフレッシュリード信号、及び前記リフレッシュライト信号に応答してリード動作モード、ライト動作モード、及びホールド動作モードを区分し、それぞれの動作モードに応じてライトゲート電圧、リードゲート電圧、及びホールドゲート電圧のうちのいずれか１つを前記複数のワードラインのうちの活性化されるワードラインに供給するように構成されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記ソースラインドライバは、リフレッシュ動作時に前記リフレッシュリード信号及び前記リフレッシュライト信号に応答し、ホールド動作モードとアクティブ動作モードを区分し、それぞれの動作モードに応じてアクティブソース電圧又はホールドソース電圧を前記複数のソースラインのうちの活性化されるソースラインに供給するように構成されることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３２】
前記リフレッシュ制御部は、前記リフレッシュリード信号と同じ波形を有するリフレッシュセンスアンプイネーブル信号をさらに生成し、
前記カラム動作制御部は、
前記リフレッシュイネーブル信号、前記リフレッシュリード信号、及び前記リフレッシュセンスアンプイネーブル信号に応答して出力データを増幅して増幅データを出力するセンスアンプ；
前記リフレッシュイネーブル信号及び前記リフレッシュライト信号に応答し、前記増幅データを駆動して駆動データを出力するビットラインドライバ；及び
前記複数ビットのカラム選択信号に応答して前記複数のビットラインのうちのいずれか１つに前記駆動データを伝達したり、前記複数のビットラインのうちのいずれか１つが伝達するデータを前記出力データとして前記センスアンプに伝達するビットラインマックス；
を備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３３】
前記ビットラインドライバは、リフレッシュ動作時に前記リフレッシュライト信号に応答してライト動作モードへの進入可否を区分し、ライト動作時に前記入力データの論理値を判別して前記駆動データの出力ラインにライトドレイン電圧を供給するように構成されることを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３４】
前記リフレッシュイネーブル信号がイネーブルされれば、前記増幅データのデータ入出力バスへの出力を遮断するデータバススイッチング部をさらに備えることを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３５】
前記メモリセルブロックは、前記ワードラインに接続するゲート、前記ソースラインに接続するソース、及び前記ビットラインに接続するドレインを含むＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）トランジスタからなる複数のメモリセルを備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項３６】
ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）トランジスタからなるメモリセルブロックを含む半導体メモリ装置のリフレッシュ制御方法であって、
リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせるステップ；
前記リフレッシュリード信号に応答して、前記ワードライン、前記ソースライン、及び前記ビットラインにそれぞれの電圧を供給し、いずれか１つのメモリセルからデータを出力するステップ；
前記リフレッシュリード信号をディセーブルさせ、リフレッシュライト信号をイネーブルさせるステップ；及び
前記リフレッシュライト信号に応答して、前記メモリセルから出力されたデータの論理値に対応するレベルの電圧を前記ビットラインに供給して前記ビットラインにデータを再記入するステップ；
を含むことを特徴とする半導体メモリ装置のリフレッシュ制御方法。
【請求項３７】
前記データを出力するステップは、
ロー選択信号、ソース選択信号、及びカラム選択信号に応答して前記ワードライン、前記ソースライン、及び前記ビットラインを選択するステップ；
前記ワードラインにリードゲート電圧を供給し、前記ソースラインにアクティブソース電圧を供給するステップ；及び
前記メモリセルから前記ビットラインを介して出力されるデータを増幅するステップ；
を含むことを特徴とする請求項３６に記載の半導体メモリ装置のリフレッシュ制御方法。
【請求項３８】
前記データを出力するステップは、前記メモリセルから出力されたデータを増幅して出力し、データ入出力バスへの伝送を遮断するステップであることを特徴とする請求項３７に記載の半導体メモリ装置のリフレッシュ制御方法。
【請求項３９】
前記データを再記入するステップは、データ入出力バスからのデータ入力を遮断し、前記メモリセルから出力されたデータの論理値を判別し、前記ビットラインを第１ライトドレイン電圧又は第２ライトドレイン電圧で駆動するステップであることを特徴とする請求項３６に記載の半導体メモリ装置のリフレッシュ制御方法。
【請求項４０】
ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）トランジスタからなるメモリセルブロックを含む半導体メモリ装置のリフレッシュ制御方法であって、
リフレッシュイネーブル信号がイネーブルされれば、第１ワードラインと第１ソースラインにリード動作又はライト動作のための電圧をそれぞれ供給するステップ；
前記複数のビットラインに対するデータ再記入動作を順に実行するステップ；
前記第１ワードラインを非活性化させ、第２ワードラインにリード又はライト動作のための電圧を供給するステップ；
前記複数のビットラインに対するデータ再記入動作を順に再実行するステップ；及び
前記第２ワードラインと前記第１ソースラインを非活性化させ、第３ワードラインと第２ソースラインを活性化させるステップ；
を含むことを特徴とする半導体メモリ装置のリフレッシュ制御方法。
【請求項４１】
前記第１ワードラインと第１ソースラインにリード又はライト動作のための電圧をそれぞれ供給するステップは、
前記第１ワードラインにリードゲート電圧を供給し、前記第１ソースラインにアクティブソース電圧を供給するステップ；
前記第１ワードラインにホールドゲート電圧を供給し、前記第１ソースラインにホールドソース電圧を供給するステップ；及び
前記第１ワードラインにライトゲート電圧を供給し、前記第１ソースラインに前記アクティブソース電圧を供給するステップ；
を含むことを特徴とする請求項４０に記載の半導体メモリ装置のリフレッシュ制御方法。
【請求項４２】
前記複数のビットラインに対するデータ再記入動作を実行するステップは、
前記複数のビットラインのうちのいずれか１つからデータを出力して増幅するステップ；
データ入出力バスからのデータ入力を遮断し、前記増幅されたデータの論理値を判別するステップ；及び
前記増幅されたデータの論理値によって、前記いずれか１つのビットラインに第１ライトドレイン電圧又は第２ライトドレイン電圧を供給するステップ；
を含むことを特徴とする請求項４０に記載の半導体メモリ装置のリフレッシュ制御方法。
【請求項４３】
前記第２ワードラインにリード又はライト動作のための電圧を供給するステップは、
前記第２ワードラインに前記リードゲート電圧を供給し、前記第１ソースラインに前記アクティブソース電圧を供給するステップ；
前記第２ワードラインに前記ホールドゲート電圧を供給し、前記第１ソースラインに前記ホールドソース電圧を供給するステップ；及び
前記第２ワードラインに前記ライトゲート電圧を供給し、前記第１ソースラインに前記アクティブソース電圧を供給するステップ；
を含むことを特徴とする請求項４０に記載の半導体メモリ装置のリフレッシュ制御方法。
【請求項４４】
前記第３ワードラインと第２ソースラインを活性化させるステップは、
前記第３ワードラインに前記リードゲート電圧を供給し、前記第２ソースラインに前記アクティブソース電圧を供給するステップ；
前記第３ワードラインに前記ホールドゲート電圧を供給し、前記第２ソースラインに前記ホールドソース電圧を供給するステップ；及び
前記第３ワードラインに前記ライトゲート電圧を供給し、前記第２ソースラインに前記アクティブソース電圧を供給するステップ；
を含むことを特徴とする請求項４０に記載の半導体メモリ装置のリフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳しくは、半導体メモリ装置及びそのリフレッシュ制御方法に関する。
【背景技術】
【０００２】
一般的に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタからなる多数のメモリセルを備えてデータを格納する。しかしながら、このような構造のメモリセルは、メモリコア領域の面積を減少させることに容易でないため、半導体メモリ装置の集積度向上において技術的限界が存在していた。これに対して、メモリセルのトランジスタとキャパシタを１つのトランジスタで実現するためのＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）技術が開発された。
【０００３】
以下、添付の図面を参照しながら、ＦＢＣ技術についてより詳しく説明する。
図１は、ＦＢＣを実現するトランジスタの断面図であり、Ｎ型のトランジスタを例示的に示す図である。
【０００４】
図に示すように、ＦＢＣを実現するトランジスタは、一般的なＮ型のＭＯＳトランジスタのように、半導体基板上でＮ型の不純物がドーピングされているソース１とドレイン２を構成し、ソース１とドレイン２の上層部の所定領域にゲート電極３とゲート酸化膜４が形成される形態の構造を有する。しかしながら、ボディー領域の中心部に絶縁層５が備えられ、これによってボディー領域は、フローティングボディー部６と基板部７とに区分される特徴を有している。このとき、前記フローティングボディー部６と前記基板部７には、Ｐ型の不純物がドーピングされている。
【０００５】
前記フローティングボディー部６と前記基板部７の間に前記絶縁層５が備えられることにより、前記ソース１、前記ドレイン２、及び前記ゲート電極３にそれぞれ印加される電圧のレベルに応じて前記フローティングボディー部６に正孔が蓄積され、これによって前記ＦＢＣには仮想のキャパシタが形成されるという効果が得られる。このように発生するキャパシタの特性により、前記トランジスタは、スイッチングトランジスタとメモリセルが結合した形態のメモリセルとして活用されることができる。
【０００６】
上述したＦＢＣ技術を実現するためには、リード（Ｒｅａｄ）動作時とライト（Ｗｒｉｔｅ）動作時、前記トランジスタのソース、ドレイン、及びゲートにそれぞれ設定された電圧が正確に印加されなければならない。また、ＦＢＣ技術では、リード及びライト動作だけではなく、ホールド（Ｈｏｌｄ）動作に対する支援が必要であり、ライト動作においても、論理値「１」を入力する動作と論理値「０」を入力する動作に対する区分が必要となる。
【０００７】
このように、各動作に応じてソース、ドレイン、及びゲートに印加されなければならない電圧のレベルを整理して表１に示した。
【表１】
2010250921.tif 000003
表１を介して確認できるように、ＦＢＣ技術におけるセルトランジスタは、４種類に区分される動作を実行するにおいて、それぞれの状況に応じて設定された電圧レベルがソース、ドレイン、及びゲートにそれぞれ印加されなければならない。このために、それぞれの動作ごとに前記セルトランジスタのソース、ドレイン、及びゲートにそれぞれ前記のような電圧を供給するための回路を備えなければならない。
【０００８】
現在まで、上述したようなＦＢＣ技術は、半導体メモリ装置のメモリセルとして活用されることに困難はあったが、これは、各セルトランジスタのソース、ドレイン、及びゲートにそれぞれの電圧を供給するための回路の開発がなされなかったためである。さらに、前記ＦＢＣ技術を適用した半導体メモリ装置のデータも、ＤＲＡＭと同じように揮発性である。したがって、ここでもリフレッシュ動作が実行されなければならず、これに関した技術構成が備えられなければならない。このように、半導体メモリ装置の集積度向上のためのＦＢＣ技術の適用のために、関連回路の開発が切に求められている状況にある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】アメリカ登録特許７，４９９，３５８
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上述した問題点を解決するために案出されたものであって、メモリコア領域のセルトランジスタにＦＢＣ技術を実現した半導体メモリ装置及びそのリフレッシュ制御方法を提供することにその技術的課題がある。
【課題を解決するための手段】
【００１１】
上述した技術的課題を達成するために、本発明の一実施形態に係る半導体メモリ装置は、ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣトランジスタからなるメモリセルブロックを備え、リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせて前記メモリセルブロックに格納されたデータを読み出した後、リフレッシュライト信号をイネーブルさせて前記読み出したデータを前記メモリセルブロックに再記入するように構成されることを特徴とする。
【００１２】
また、本発明の他の実施形態に係る半導体メモリ装置は、リフレッシュ信号に応答してリフレッシュイネーブル信号、リフレッシュリード信号、リフレッシュライト信号、及びリフレッシュセンスアンプイネーブル信号を生成するリフレッシュ制御部；前記リフレッシュイネーブル信号がイネーブルされれば、前記リフレッシュリード信号及び前記リフレッシュライト信号に応答してメモリセルブロックのワードラインとソースラインにそれぞれの電圧を供給するロー動作制御部；前記リフレッシュイネーブル信号がイネーブルされれば、前記リフレッシュリード信号、前記リフレッシュセンスアンプイネーブル信号、及び前記リフレッシュライト信号に応答してメモリセルブロックのビットラインから伝達されるデータを増幅し、増幅されたデータに対応する電圧を前記ビットラインに供給するカラム動作制御部；及び前記リフレッシュイネーブル信号がイネーブルされれば、前記増幅されたデータのデータ入出力バスへの出力を遮断するデータバススイッチング部；を備える。
【００１３】
また、本発明のさらに他の実施形態に係る半導体メモリ装置は、リフレッシュイネーブル信号がイネーブルされれば、カウンティング動作を実行してローカウンティング信号とソースカウンティング信号を生成するローリフレッシュカウンタ；前記ローカウンティング信号をデコーディングしてロー選択信号を生成するローアドレスデコーダ；前記ソースカウンティング信号をデコーディングしてソース選択信号を生成するソースアドレスデコーダ；前記リフレッシュイネーブル信号がイネーブルされれば、前記ロー選択信号及び前記ソース選択信号に応答してメモリセルブロックの複数のワードラインと複数のソースラインに順に電圧を供給するロー動作制御部；前記リフレッシュイネーブル信号がイネーブルされれば、カウンティング動作を実行してカラムカウンティング信号を生成するカラムリフレッシュカウンタ；前記カラムカウンティング信号をデコーディングしてカラム選択信号を生成するカラムアドレスデコーダ；及び前記リフレッシュイネーブル信号がイネーブルされれば、前記カラム選択信号に応答してメモリセルブロックの複数のビットラインのデータを順に再記入するカラム動作制御部；を備える。
【００１４】
さらに、本発明の一実施形態に係る半導体メモリ装置のリフレッシュ制御方法は、ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣトランジスタからなるメモリセルブロックを含む半導体メモリ装置のリフレッシュ制御方法であって、リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせるステップ；前記リフレッシュリード信号に応答して前記ワードライン、前記ソースライン、及び前記ビットラインにそれぞれの電圧を供給し、いずれか１つのメモリセルからデータを出力するステップ；前記リフレッシュリード信号をディセーブルさせ、リフレッシュライト信号をイネーブルさせるステップ；及び前記リフレッシュライト信号に応答して、前記メモリセルから出力されたデータの論理値に対応するレベルの電圧を前記ビットラインに供給して前記ビットラインにデータを再記入するステップ；を含む。
【００１５】
また、本発明の他の実施形態に係る半導体メモリ装置のリフレッシュ制御方法は、ワードラインと接続するゲート、ビットラインとソースラインに連結するドレイン及びソースをそれぞれ備え、ソースラインを共有してトランジスタ対を形成する複数のＦＢＣトランジスタからなるメモリセルブロックを含む半導体メモリ装置のリフレッシュ制御方法であって、リフレッシュイネーブル信号がイネーブルされれば、第１ワードラインと第１ソースラインにリード動作又はライト動作のための電圧をそれぞれ供給するステップ；前記複数のビットラインに対するデータ再記入動作を順に実行するステップ；前記第１ワードラインを非活性化させ、第２ワードラインにリード又はライト動作のための電圧を供給するステップ；前記複数のビットラインに対するデータ再記入動作を順に再実行するステップ；及び前記第２ワードラインと前記第１ソースラインを非活性化させ、第３ワードラインと第２ソースラインを活性化させるステップ；を含む。
【発明の効果】
【００１６】
本発明の半導体メモリ装置及びそのリフレッシュ制御方法は、ＦＢＣトランジスタを用いてメモリセルブロックを構成し、各動作モードに対応する動作を実行するようにすることで、ＦＢＣ技術を半導体メモリ装置に適用して大きな面積利得を取得する効果が得られる。
【００１７】
さらに、本発明の半導体メモリ装置及びそのリフレッシュ制御方法は、リフレッシュ動作時に各メモリセルのデータを増幅及び出力した後、各メモリセルに再記入する動作を実行することで、ＦＢＣ技術で実現されたメモリセルの揮発性データの損失を抑制する効果が得られる。
【図面の簡単な説明】
【００１８】
【図１】ＦＢＣを実現するトランジスタの断面図である。
【図２】本発明の一実施形態に係る半導体メモリ装置のメモリコア領域の構成を示すブロック図である。
【図３】図２に示すリフレッシュ制御部の動作を説明するための波形図である。
【図４】図２に示すメモリセルブロックの詳細構成図である。
【図５】図２に示すワードラインドライバの詳細構成図である。
【図６】図２に示すソースラインドライバの詳細構成図である。
【図７】図２に示すビットラインマックスの詳細構成図である。
【図８】図２に示すセンスアンプとビットラインドライバの詳細構成図である。
【発明を実施するための形態】
【００１９】
以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳しく説明する。
【００２０】
図２は、本発明の一実施形態に係る半導体メモリ装置のメモリコア領域の構成を示すブロック図である。
同図に示すように、本発明の一実施形態に係る半導体メモリ装置は、リフレッシュ制御部１０、ローリフレッシュカウンタ１１、ローアドレスデコーダ１２、ソースアドレスデコーダ１３、ロー動作制御部１４、カラムリフレッシュカウンタ１５、カラムアドレスデコーダ１６、カラム動作制御部１７、データバススイッチング部１８、及びメモリセルブロック１９を備える。
【００２１】
前記リフレッシュ制御部１０は、リフレッシュ信号（ｒｆｓｈ）に応答してリフレッシュイネーブル信号（ｒｆｅｎ）、リフレッシュリード信号（ｒｆｒｄ）、リフレッシュライト信号（ｒｆｗｔ）、及びリフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）を生成する。前記ローリフレッシュカウンタ１１は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答してカウンティング動作を実行し、複数ビットのローカウンティング信号（ｒｃｎｔ）と複数ビットのソースカウンティング信号（ｓｃｎｔ）を生成する。前記ローアドレスデコーダ１２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して前記ローカウンティング信号（ｒｃｎｔ）をデコーディングし、複数ビットのロー選択信号（ｘｓ）を生成する。前記ソースアドレスデコーダ１３は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して前記ソースカウンティング信号（ｓｃｎｔ）をデコーディングし、複数ビットのソース選択信号（ｓｓ）を生成する。前記ロー動作制御部１４は、前記リフレッシュイネーブル信号（ｒｆｅｎ）、ノーマルローリード信号（ｎｒｒｄ）、前記リフレッシュリード信号（ｒｆｒｄ）、ノーマルローライト信号（ｎｒｗｔ）、前記リフレッシュライト信号（ｒｆｗｔ）、前記複数ビットのロー選択信号（ｘｓ）、及び前記複数ビットのソース選択信号（ｓｓ）に応答して複数のワードライン（ＷＬ）と複数のソースライン（ＳＬ）にそれぞれの電圧を供給する。
【００２２】
前記カラムリフレッシュカウンタ１５は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答してカウンティング動作を実行し、複数ビットのカラムカウンティング信号（ｃｃｎｔ）を生成する。前記カラムアドレスデコーダ１６は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して前記複数ビットのカラムカウンティング信号（ｃｃｎｔ）をデコーディングし、複数ビットのカラム選択信号（ｙｓ）を生成する。前記カラム動作制御部１７は、前記リフレッシュイネーブル信号（ｒｆｅｎ）、ノーマルカラムリード信号（ｎｃｒｄ）、前記リフレッシュリード信号（ｒｆｒｄ）、ノーマルカラムライト信号（ｎｃｗｔ）、前記リフレッシュライト信号（ｒｆｗｔ）、ノーマルセンスアンプイネーブル信号（ｎｓａｅｎ）、前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）、及び前記複数ビットのカラム選択信号（ｙｓ）に応答して複数のビットライン（ＢＬ）うちのいずれか１つから伝達されるデータを増幅して増幅データ（ｄ＿ａｍｐ）として出力したり、格納データ（ｄ＿ｉｎ）を駆動して前記複数のビットライン（ＢＬ）のうちのいずれか１つに伝達する。前記データバススイッチング部１８は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して前記増幅データ（ｄ＿ａｍｐ）のデータ入出力バス（ＩＯＢＵＳ）への出力及び前記データ入出力バス（ＩＯＢＵＳ）から伝達されるデータの前記カラム動作制御部１７への入力を遮断する。前記メモリセルブロック１９は、前記複数のワードライン（ＷＬ）、前記複数のソースライン（ＳＬ）、及び前記複数のビットライン（ＢＬ）と連結し、複数のメモリセルを備える。
【００２３】
前記リフレッシュ制御部１０は、上述したように、前記リフレッシュ信号（ｒｆｓｈ）に応答して前記リフレッシュイネーブル信号（ｒｆｅｎ）、前記リフレッシュリード信号（ｒｆｒｄ）、前記リフレッシュライト信号（ｒｆｗｔ）、及び前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）を生成し、この信号の波形は図３に示す通りである。
【００２４】
図３は、図２に示すリフレッシュ制御部の動作を説明するための波形図である。
図３を参照すれば、前記リフレッシュイネーブル信号（ｒｆｅｎ）は、所定のイネーブル区間を有するようになり、この区間内において、前記リフレッシュリード信号（ｒｆｒｄ）が先にイネーブルされてからディセーブルされれば、この後、前記リフレッシュライト信号（ｒｆｗｔ）がイネーブルされてからディセーブルされる。前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）は、前記リフレッシュリード信号（ｒｆｒｄ）と類似した波形を有する。
【００２５】
このような波形は、前記メモリセルブロック１９に含まれる１つのメモリセルに対するリフレッシュ動作に対してのみ現れたものであり、このような動作は、リフレッシュ動作が実行される間、メモリセルの数だけ繰り返される。このような波形の信号を生成する前記リフレッシュ制御部１０の構成は、当業者であれば容易に実施することができる範疇に属するため、詳細な構成は図示しない。
【００２６】
前記メモリセルブロック１９は、ＦＢＣトランジスタを実現した複数のメモリセルを含んでおり、前記ワードライン（ＷＬ）は、複数のメモリセルの行の個数だけ備えられ、前記ソースライン（ＳＬ）は、前記ワードライン（ＷＬ）の個数の１／２に該当する個数だけ備えられ、前記ビットライン（ＢＬ）は、複数のメモリセルの列の個数だけ備えられる。
【００２７】
したがって、それぞれのメモリセルに対するリフレッシュ動作を実行するために、前記ローリフレッシュカウンタ１１は、前記複数ビットのローカウンティング信号（ｒｃｎｔ）に対するカウンティング動作を前記複数ビットのソースカウンティング信号（ｓｃｎｔ）に対するカウンティング動作に比べて２倍速く実行する。また、前記カラムリフレッシュカウンタ１５は、前記複数ビットのカラムカウンティング信号（ｃｃｎｔ）に対するカウンティング動作を前記ローリフレッシュカウンタ１１の前記複数ビットのローカウンティング信号（ｒｃｎｔ）に対するカウンティング動作に比べ、総ビットライン（ＢＬ）数だけの倍数でさらに速く実行する。これにより、前記ローアドレスデコーダ１２から生成される前記複数ビットのロー選択信号（ｘｓ）に比べ、前記カラムアドレスデコーダ１６から生成される前記複数ビットのカラム選択信号（ｙｓ）の論理値は、総ビットライン（ＢＬ）の数だけさらに速く変化し、前記複数ビットのソース選択信号（ｓｓ）の論理値は２倍遅く変化する。
【００２８】
すなわち、前記半導体メモリ装置は、任意のワードライン（ＷＬ）とソースライン（ＳＬ）が活性化された状態で、前記複数のビットライン（ＢＬ）に対するリフレッシュ動作を順に実施し、この後、前記ワードライン（ＷＬ）を非活性化させ、他のワードライン（ＷＬ）を活性化させた後、上述した動作を繰り返す。前記任意のソースライン（ＳＬ）は、２つのワードライン（ＷＬ）が順に活性化される間に活性化され、この後、他のワードライン（ＷＬ）が活性化されれば、他のソースライン（ＳＬ）が活性化される。前記半導体メモリ装置は、このような動作を繰り返し実行し、前記メモリセルブロック１９に含まれる複数のメモリセルに対してそれぞれのリフレッシュ動作を実行する。
【００２９】
前記ローアドレスデコーダ１２と前記ソースアドレスデコーダ１３は、前記リフレッシュイネーブル信号（ｒｆｅｎ）がイネーブルされない場合、すなわち、ノーマルモードから複数ビットのローアドレス（ａｄｄ＿ｒｏｗ）の入力を受け、これに対するデコーディング動作をそれぞれ実行する。また、前記カラムアドレスデコーダ１６は、ノーマルモードから複数ビットのカラムアドレス（ａｄｄ＿ｃｌｍ）の入力を受け、これに対するデコーディング動作を実行する。反面、前記リフレッシュイネーブル信号（ｒｆｅｎ）がイネーブルされれば、前記ローアドレスデコーダ１２と前記ソースアドレスデコーダ１３は、前記複数ビットのローカウンティング信号（ｒｃｎｔ）に応答してデコーディング動作を実行し、前記カラムアドレスデコーダ１６は、前記複数ビットのカラムカウンティング信号（ｃｃｎｔ）に応答してデコーディング動作を実行する。
【００３０】
前記ロー動作制御部１４は、ノーマルモード時には前記ノーマルローリード信号（ｎｒｒｄ）、前記ノーマルローライト信号（ｎｒｗｔ）、前記複数ビットのロー選択信号（ｘｓ）、及び前記複数ビットのソース選択信号（ｓｓ）に応答して、前記メモリセルブロック１９の前記複数のワードライン（ＷＬ）と前記複数のソースライン（ＳＬ）にそれぞれの電圧を供給する。しかしながら、前記リフレッシュイネーブル信号（ｒｆｅｎ）がイネーブルされれば、前記リフレッシュリード信号（ｒｆｒｄ）、前記リフレッシュライト信号（ｒｆｗｔ）、前記複数ビットのロー選択信号（ｘｓ）、及び前記複数ビットのソース選択信号（ｓｓ）に応答して前記メモリセルブロック（１９）の前記複数のワードライン（ＷＬ）と前記複数のソースライン（ＳＬ）にそれぞれの電圧を供給する。このとき、前記ロー動作制御部１４は、前記複数ビットのロー選択信号（ｘｓ）と前記複数ビットのソース選択信号（ｓｓ）の論理値の変化に対応して、前記複数のワードライン（ＷＬ）と前記複数のソースライン（ＳＬ）にそれぞれ順に既設定された電圧を供給するようになる。
【００３１】
ここで、前記ノーマルローリード信号（ｎｒｒｄ）と前記ノーマルローライト信号（ｎｒｗｔ）は、ローコマンドデコーダ（図示せず）が外部から伝達されるローコマンドをデコーディングすることによって生成される信号である。同様に、前記ノーマルカラムリード信号（ｎｃｒｄ）、前記ノーマルカラムライト信号（ｎｃｗｔ）、及びノーマルセンスアンプイネーブル信号（ｎｓａｅｎ）は、カラムコマンドデコーダ（図示せず）が外部から伝達されるカラムコマンドをデコーディングすることによって生成される信号である。
【００３２】
前記ロー動作制御部１４は、ワードラインドライバ１４２及びソースラインドライバ１４４を含む。
【００３３】
前記ワードラインドライバ１４２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）、前記ノーマルローリード信号（ｎｒｒｄ）、前記リフレッシュリード信号（ｒｆｒｄ）、前記ノーマルローライト信号（ｎｒｗｔ）、前記リフレッシュライト信号（ｒｆｗｔ）、及び前記複数ビットのロー選択信号（ｘｓ）に応答して前記複数のワードライン（ＷＬ）にそれぞれの電圧を供給する。前記ソースラインドライバ１４４は、前記リフレッシュイネーブル信号（ｒｆｅｎ）、前記ノーマルローリード信号（ｎｒｒｄ）、前記リフレッシュリード信号（ｒｆｒｄ）、前記ノーマルローライト信号（ｎｒｗｔ）、前記リフレッシュライト信号（ｒｆｗｔ）、及び前記複数ビットのソース選択信号（ｓｓ）に応答して前記複数のソースライン（ＳＬ）にそれぞれの電圧を供給する。
【００３４】
前記カラム動作制御部１７は、ノーマルモード時には前記ノーマルカラムリード信号（ｎｃｒｄ）、前記ノーマルカラムライト信号（ｎｃｗｔ）、前記ノーマルセンスアンプイネーブル信号（ｒｆｓａｅｎ）、及び前記複数ビットのカラム選択信号（ｙｓ）に応答して前記複数のビットライン（ＢＬ）のうちのいずれか１つのデータを増幅して出力したり、前記データ入出力バス（ＩＯＢＵＳ）から前記データバススイッチング部１８を介して伝達される前記入力データ（ｄ＿ｉｎ）を駆動して前記複数のビットライン（ＢＬ）のうちのいずれか１つに伝達する。しかしながら、前記リフレッシュイネーブル信号（ｒｆｅｎ）がイネーブルされれば、前記複数ビットのカラム選択信号（ｙｓ）に応答して前記複数のビットライン（ＢＬ）のうちのいずれか１つから伝達されるデータを、前記リフレッシュリード信号（ｒｆｒｄ）と前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）に応答し増幅して前記増幅データ（ｄ＿ａｍｐ）として出力した後、前記リフレッシュライト信号（ｒｆｗｔ）に応答して前記増幅データ（ｄ＿ａｍｐ）を再び前記データを出力したビットライン（ＢＬ）に再記入する。ここで、前記増幅データ（ｄ＿ａｍｐ）を再記入する動作は、該当ビットライン（ＢＬ）に既設定されたレベルの電圧を供給することによってなされる。前記複数ビットのカラム選択信号（ｙｓ）は、前記複数のビットライン（ＢＬ）から順にデータが出力及び再記入されるように制御する機能を遂行する。
【００３５】
このように、リフレッシュ動作時にビットライン（ＢＬ）から出力されるデータを前記ビットライン（ＢＬ）に再記入する動作を支援するために、前記データバススイッチング部１８はターンオフ（Ｔｕｒｎ  Ｏｆｆ）され、前記カラム動作制御部１７と前記データ入出力バス（ＩＯＢＵＳ）の連結を遮断する。しかしながら、ノーマル動作時に前記データバススイッチング部１８はターンオン（Ｔｕｒｎ  Ｏｎ）され、これによって前記カラム動作制御部１７と前記データ入出力バス（ＩＯＢＵＳ）は連結する。
【００３６】
前記カラム動作制御部１７は、センスアンプ１７２、ビットラインドライバ１７４、及びビットラインマックス１７６を含む。
【００３７】
前記センスアンプ１７２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）、前記ノーマルカラムリード信号（ｎｃｒｄ）、前記リフレッシュリード信号（ｒｆｒｄ）、前記ノーマルセンスアンプイネーブル信号（ｎｓａｅｎ）、及び前記リフレッシュセンスアンプイネーブル信号（ｓａｅｎ）に応答して出力データ（ｄ＿ｏｕｔ）を増幅し、前記増幅データ（ｄ＿ａｍｐ）を出力する。前記ビットラインドライバ１７４は、前記リフレッシュイネーブル信号（ｒｆｅｎ）、前記ノーマルカラムライト信号（ｎｃｗｔ）、及び前記リフレッシュライト信号（ｒｆｗｔ）に応答して前記入力データ（ｄ＿ｉｎ）を駆動し、駆動データ（ｄ＿ｄｒｖ）を出力する。前記ビットラインマックス１７６は、前記複数ビットのカラム選択信号（ｙｓ）に応答して前記複数のビットライン（ＢＬ）のうちのいずれか１つに前記駆動データ（ｄ＿ｄｒｖ）を伝達したり、前記複数のビットライン（ＢＬ）のうちのいずれか１つが伝達するデータを前記出力データ（ｄ＿ｏｕｔ）として前記センスアンプ１７２に伝達する。
【００３８】
前記ワードラインドライバ１４２は、ノーマル動作時に前記ノーマルローリード信号（ｎｒｒｄ）及び前記ノーマルローライト信号（ｎｒｗｔ）に応答してリード動作モード、ライト動作モード、及びホールド動作モードを区分し、それぞれの動作モードに応じてライトゲート電圧、リードゲート電圧、及びホールドゲート電圧のうちのいずれか１つを活性化されるワードライン（ＷＬ）に供給する。反面、リフレッシュ動作時には、順にイネーブルされる前記リフレッシュリード信号（ｒｆｒｄ）及び前記リフレッシュライト信号（ｒｆｗｔ）に応答して前記活性化されるワードライン（ＷＬ）にそれぞれの電圧を供給し、ＦＢＣトランジスタの特性を考慮して、前記リフレッシュリード信号（ｒｆｒｄ）のイネーブル時には−１．０Ｖのリードゲート電圧を、前記リフレッシュライト信号（ｒｆｗｔ）のイネーブル時には０．５Ｖのライトゲート電圧を、その他の場合には−１．５Ｖのホールドゲート電圧をそれぞれ供給する。
【００３９】
また、前記ソースラインドライバ１４４は、ノーマル動作時に前記ノーマルローリード信号（ｎｒｒｄ）及び前記ノーマルローライト信号（ｎｒｗｔ）に応答してホールド動作モードとアクティブ動作モード、すなわち、リード動作モード及びライト動作モードを区分し、それぞれの動作モードに応じてアクティブソース電圧又はホールドソース電圧を活性化されるソースライン（ＳＬ）に供給する。反面、リフレッシュ動作時には、順にイネーブルされる前記リフレッシュリード信号（ｒｆｒｄ）及び前記リフレッシュライト信号（ｒｆｗｔ）に応答して前記活性化されるソースライン（ＳＬ）にそれぞれの電圧を供給し、ＦＢＣトランジスタの特性を考慮して、前記リフレッシュリード信号（ｒｆｒｄ）のイネーブル時と前記リフレッシュライト信号（ｒｆｗｔ）のイネーブル時には２．５Ｖのアクティブソース電圧を、その他の場合には０Ｖのホールドソース電圧をそれぞれ供給する。
【００４０】
そして、前記ビットラインドライバ１７４は、ノーマル動作時に前記ノーマルカラムライト信号（ｎｃｗｔ）に応答してライト動作モードへの進入可否を区分し、ライト動作時に前記入力データ（ｄ＿ｉｎ）の論理値が「０」であるか「１」であるかを判別し、前記駆動データ（ｄ＿ｄｒｖ）の出力ラインにライトドレイン電圧を供給する。反面、リフレッシュ動作時には、前記リフレッシュライト信号（ｒｆｗｔ）に応答して前記ビットラインマックス１７６を介して接続するビットライン（ＢＬ）に電圧を供給する。この場合、前記リフレッシュリード信号（ｒｆｒｄ）のイネーブル時に生成された前記増幅データ（ｄ＿ａｍｐ）が前記入力データ（ｄ＿ｉｎ）として入力され、ＦＢＣトランジスタの特性を考慮して、前記入力データ（ｄ＿ｉｎ）の論理値に応じて０Ｖ又は０．５Ｖの前記ライトドレイン電圧を前記接続したビットライン（ＢＬ）に供給する。
【００４１】
前記ゲート電圧、前記ソース電圧、及び前記ドレイン電圧という名称は、前記ワードライン（ＷＬ）が前記メモリセルブロック１９内のセルトランジスタのゲートに接続し、前記ソースライン（ＳＬ）がセルトランジスタのソースに接続し、前記ビットライン（ＢＬ）がセルトランジスタのドレインに接続するために付与したものである。それぞれの動作モードに応じて、前記ゲート電圧、前記ソース電圧、及び前記ドレイン電圧の電圧レベルを変動させるための電圧ジェネレータは、半導体メモリ装置内に備えられる多様な種類の電圧ジェネレータを用いて実現することができ、これは当業者にとって技術的に特別な事項ではないことを明らかにしておく。
【００４２】
図４は、図２に示すメモリセルブロックの詳細構成図であり、説明の便宜上、１６個のセルトランジスタの配置関係のみを示す図である。
図に示すように、前記メモリセルブロック１９は、４個のワードライン（ＷＬ＜１：４＞）、４個のビットライン（ＢＬ＜１：４＞）、２個のソースライン（ＳＬ＜１：２＞）、及び１６個のセルトランジスタ（ＣＴＲ＜１：１６＞）を含む。
【００４３】
前記２個のソースライン（ＳＬ＜１：２＞）は、前記４個のワードライン（ＷＬ＜１：４＞）の間に配置される。前記１６個のセルトランジスタ（ＣＴＲ＜１：１６＞）それぞれは、該当ワードライン（ＷＬ）に接続するゲート、該当ソースライン（ＳＬ）に接続するソース、及び該当ビットライン（ＢＬ）に接続するドレインを備える。前記セルトランジスタ（ＣＴＲ＜１：１６＞）は、２個ずつ該当ソースライン（ＳＬ）を共有するトランジスタ対の形態で構成される。
【００４４】
このように、本発明におけるセルトランジスタは、ＦＢＣ技術を実現して製作されたものであるため、各メモリセルにはスイッチングトランジスタとセルキャパシタがそれぞれ備えられる必要がなく、それぞれ１つのトランジスタがメモリセルの機能を遂行する。ここで、それぞれのトランジスタがリード、ライト、及びホールド動作を実行するためには、ゲート、ソース、及びドレインに印加される電圧が動作モードに応じて設定された電圧レベルを有さなければならない。これにより、それぞれのセルトランジスタは、前記ワードライン（ＷＬ）を介して提供される電圧と前記ソースライン（ＳＬ）を介して提供される電圧、及び前記ビットライン（ＢＬ）を介して提供される電圧に応じ、それぞれの動作モードを実現することができる。
【００４５】
リフレッシュモード時には、前記４個のワードライン（ＷＬ＜１：４＞）、前記２個のソースライン（ＳＬ＜１：２＞）、及び前記４個のビットライン（ＢＬ＜１：４＞）がそれぞれの順序に応じて活性化され、これによって各セルトランジスタ（ＣＴＲ＜１：１６＞）に対するリフレッシュ動作が可能となる。例えば、前記４個のワードライン（ＷＬ＜１：４＞）のうちの１番目のワードライン（ＷＬ＜１＞）と前記２個のソースライン（ＳＬ＜１：２＞）のうちの１番目ソースライン（ＳＬ＜１＞）が活性化された状態で、前記４個のビットライン（ＢＬ＜１：２＞）が順に活性化されることにより、４個のセルトランジスタ（ＣＴＲ＜１、５、９、１３＞）に対するリフレッシュ動作が順に実行される。この後、１番目のワードライン（ＷＬ＜１＞）が非活性化され、２番目のワードライン（ＷＬ＜２＞）が活性化され、上述した動作が再実行されて他の４個のセルトランジスタ（ＣＴＲ＜２、６、１０、１４＞）に対するリフレッシュ動作が順に実行される。この後には、２番目のワードライン（ＷＬ＜２＞）と１番目のソースライン（ＳＬ＜１＞）がすべて非活性化され、３番目のワードライン（ＷＬ＜３＞）と２番目のソースライン（ＳＬ＜２＞）が活性化され、この状態で前記４個のビットライン（ＢＬ＜１：４＞）が順に活性化されてさらに他の４個のセルトランジスタ（ＣＴＲ＜３、７、１１、１５＞）に対するリフレッシュ動作が順に実行される。前記半導体メモリ装置はこのような動作を実行して、前記１６個のセルトランジスタ（ＣＴＲ＜１：１６＞）に対するリフレッシュ動作をすべて実行することができる。
【００４６】
図５は、図２に示すワードラインドライバの詳細構成図であり、説明の便宜上、複数のワードラインのうちのいずれか１つ（ＷＬ＜ｉ＞）に電圧を提供する構成のみを示す図である。図に示す構成がワードライン（ＷＬ）の数だけ備えられるということは、当業者であれば容易に類推可能であろう。
【００４７】
図に示すように、前記ワードラインドライバ１４２は、第１動作モード判別部１４２２、第１動作モード設定部１４２４、及び第１スイッチング部１４２６を備える。
【００４８】
前記第１動作モード判別部１４２２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して、前記ノーマルローライト信号（ｎｒｗｔ）又は前記リフレッシュライト信号（ｒｆｗｔ）を選択的に第１ローライト信号（ｗｔ＿ｒ１）として出力し、前記ノーマルローリード信号（ｎｒｒｄ）又は前記リフレッシュリード信号（ｒｆｒｄ）を選択的に第１ローリード信号（ｒｄ＿ｒ１）として出力する。前記第１動作モード判別部１４２２は、第１マックス（ＭＵＸ１）と第２マックス（ＭＵＸ２）を含む。
【００４９】
前記第１動作モード設定部１４２４は、前記複数のロー選択信号（ｘｓ）のうちの該当ロー選択信号（ｘｓ＜ｉ＞）、前記第１ローライト信号（ｗｔ＿ｒ１）、及び前記第１ローリード信号（ｒｄ＿ｒ１）に応答して、ライトモード信号（ｗｔｍｄ）、リードモード信号（ｒｄｍｄ）、及び第１ホールドモード信号（ｈｄｍｄ１）を生成する。前記第１動作モード設定部１４２４は、第１ＮＡＮＤゲート（ＮＤ１）、第２ＮＡＮＤゲート（ＮＤ２）、第１インバータ（ＩＶ１）、第２インバータ（ＩＶ２）、及び第１ＮＯＲゲート（ＮＲ１）を含む。
【００５０】
前記第１ＮＡＮＤゲート（ＮＤ１）は、前記ロー選択信号（ｘｓ＜ｉ＞）と前記第１ローライト信号（ｗｔ＿ｒ１）の入力を受ける。前記第１インバータ（ＩＶ１）は、前記第１ＮＡＮＤゲート（ＮＤ１）の出力信号の入力を受けて前記ライトモード信号（ｗｔｍｄ）を出力する。前記第２ＮＡＮＤゲート（ＮＤ２）は、前記ロー選択信号（ｘｓ＜ｉ＞）と前記第１ローリード信号（ｒｄ＿ｒ１）の入力を受ける。前記第２インバータ（ＩＶ２）は、前記第２ＮＡＮＤゲート（ＮＤ２）の出力信号の入力を受けて前記リードモード信号（ｒｄｍｄ）を出力する。前記第１ＮＯＲゲート（ＮＲ１）は、前記第１ローライト信号（ｗｔ＿ｒ１）と前記第１ローリード信号（ｒｄ＿ｒ１）の入力を受けて前記第１ホールドモード信号（ｈｄｍｄ１）を出力する。
【００５１】
前記第１スイッチング部１４２６は、前記ライトモード信号（ｗｔｍｄ）、前記リードモード信号（ｒｄｍｄ）、及び前記第１ホールドモード信号（ｈｄｍｄ１）に応答して前記ライトゲート電圧（Ｖｇｗｔ）、前記リードゲート電圧（Ｖｇｒｄ）、及び前記ホールドゲート電圧（Ｖｇｈｄ）のうちのいずれか１つを該当ワードライン（ＷＬ＜ｉ＞）に供給する。前記第１スイッチング部１４２６は、第３インバータ（ＩＶ３）、第４インバータ（ＩＶ４）、第５インバータ（ＩＶ５）、第１パスゲート（ＰＧ１）、第２パスゲート（ＰＧ２）、及び第３パスゲート（ＰＧ３）を含む。
【００５２】
前記第３インバータ（ＩＶ３）は、前記ライトモード信号（ｗｔｍｄ）の入力を受ける。前記第１パスゲート（ＰＧ１）は、前記ライトモード信号（ｗｔｍｄ）と前記第３インバータ（ＩＶ３）の出力信号に応答して前記ライトゲート電圧（Ｖｇｗｔ）を前記ワードライン（ＷＬ＜ｉ＞）に伝達する。前記第４インバータ（ＩＶ４）は、前記リードモード信号（ｒｄｍｄ）の入力を受ける。前記第２パスゲート（ＰＧ２）は、前記リードモード信号（ｒｄｍｄ）と前記第４インバータ（ＩＶ４）の出力信号に応答して前記リードゲート電圧（Ｖｇｒｄ）を前記ワードライン（ＷＬ＜ｉ＞）に伝達する。前記第５インバータ（ＩＶ５）は、前記第１ホールドモード信号（ｈｄｍｄ１）の入力を受ける。前記第３パスゲート（ＰＧ３）は、前記第１ホールドモード信号（ｈｄｍｄ１）と前記第５インバータ（ＩＶ５）の出力信号に応答して前記ホールドゲート電圧（Ｖｇｈｄ）を前記ワードライン（ＷＬ＜ｉ＞）に伝達する。
【００５３】
ここで、前記ライトゲート電圧（Ｖｇｗｔ）、前記リードゲート電圧（Ｖｇｒｄ）、及び前記ホールドゲート電圧（Ｖｇｈｄ）のレベルは、前記セルトランジスタの特性に応じて可変されることができるが、好ましくはそれぞれ０．５Ｖ、−１．０Ｖ、−１．５Ｖである。
【００５４】
前記第１動作モード判別部１４２２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）がディセーブルされれば、前記ノーマルローリード信号（ｎｒｒｄ）と前記ノーマルローライト信号（ｎｒｗｔ）をそれぞれ前記第１ローリード信号（ｒｄ＿ｒ１）と前記第１ローライト信号（ｗｔ＿ｒ１）として出力する。反面、前記リフレッシュイネーブル信号（ｒｆｅｎ）がイネーブルされれば、前記リフレッシュリード信号（ｒｆｒｄ）と前記リフレッシュライト信号（ｒｆｗｔ）をそれぞれ前記第１ローリード信号（ｒｄ＿ｒ１）と前記第１ローライト信号（ｗｔ＿ｒ１）として出力する。
【００５５】
前記第１動作モード設定部１４２４は、前記第１ローライト信号（ｗｔ＿ｒ１）がイネーブルされた状態で前記ロー選択信号（ｘｓ＜ｉ＞）がイネーブルされれば、前記ライトモード信号（ｗｔｍｄ）をイネーブルさせる。前記第１スイッチング部１４２６は、前記ライトモード信号（ｗｔｍｄ）がイネーブルされることに応答して、前記ライトゲート電圧（Ｖｇｗｔ）を前記ワードライン（ＷＬ＜ｉ＞）に供給する。
【００５６】
反面、前記第１動作モード設定部１４２４は、前記第１ローリード信号（ｒｄ＿ｒ１）がイネーブルされた状態で前記ロー選択信号（ｘｓ＜ｉ＞）がイネーブルされれば、前記リードモード信号（ｒｄｍｄ）をイネーブルさせる。前記第１スイッチング部１４２６は、前記リードモード信号（ｒｄｍｄ）がイネーブルされることに応答して、前記リードゲート電圧（Ｖｇｒｄ）を前記ワードライン（ＷＬ＜ｉ＞）に供給する。
【００５７】
一方、前記第１ローライト信号（ｗｔ＿ｒ１）と前記第１ローリード信号（ｒｄ＿ｒ１）がすべてイネーブルされなければ、前記第１動作モード設定部１４２４は、前記第１ホールドモード信号（ｈｄｍｄ１）をイネーブルさせる。前記第１スイッチング部１４２６は、前記第１ホールドモード信号（ｈｄｍｄ１）がイネーブルされることに応答して、前記ホールドゲート電圧（Ｖｇｈｄ）を前記ワードライン（ＷＬ＜ｉ＞）に供給する。
【００５８】
これにより、リフレッシュモード時に前記リフレッシュリード信号（ｒｆｒｄ）と前記リフレッシュライト信号（ｒｆｗｔ）が順にイネーブルされ、この信号がそれぞれ前記第１ローリード信号（ｒｄ＿ｒ１）と前記第１ローライト信号（ｗｔ＿ｒ１）として機能するようになるため、前記ワードライン（ＷＬ＜ｉ＞）には順に前記リードゲート電圧（Ｖｇｒｄ）と前記ライトゲート電圧（Ｖｇｗｔ）が印加される。前記リフレッシュリード信号（ｒｆｒｄ）と前記リフレッシュライト信号（ｒｆｗｔ）がすべてディセーブルされる区間では、前記ホールドゲート電圧（Ｖｇｈｄ）が印加される。
【００５９】
図６は、図２に示すソースラインドライバの詳細構成図であり、説明の便宜上、複数のソースラインのうちのいずれか１つ（ＳＬ＜ｉ＞）に電圧を提供する構成のみを示す図である。図に示す構成がソースライン（ＳＬ）の数だけ備えられるということは、容易に理解できるであろう。
【００６０】
図に示すように、前記ソースラインドライバ１４４は、第２動作モード判別部１４４２、第２動作モード設定部１４４４、及び第２スイッチング部１４４６を備える。
【００６１】
前記第２動作モード判別部１４４２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して、前記ノーマルローライト信号（ｎｒｗｔ）又は前記リフレッシュライト信号（ｒｆｗｔ）を選択的に第２ローライト信号（ｗｔ＿ｒ２）として出力し、前記ノーマルローリード信号（ｎｒｒｄ）又は前記リフレッシュリード信号（ｒｆｒｄ）を選択的に第２ローリード信号（ｒｄ＿ｒ２）として出力する。前記第２動作モード判別部１４４２は、第３マックス（ＭＵＸ３）及び第４マックス（ＭＵＸ４）を含む。
【００６２】
前記第２動作モード設定部１４４４は、前記第２ローライト信号（ｗｔ＿ｒ２）及び前記第２ローリード信号（ｒｄ＿ｒ２）に応答して第２ホールドモード信号（ｈｄｍｄ２）を生成する。前記第２動作モード設定部１４４４は、前記第２ローライト信号（ｗｔ＿ｒ２）及び前記第２ローリード信号（ｒｄ＿ｒ２）の入力を受け、前記第２ホールドモード信号（ｈｄｍｄ２）を出力する第２ＮＯＲゲート（ＮＲ２）を含む。
【００６３】
前記第２スイッチング部１４４６は、前記複数ビットのソース選択信号（ｓｓ）のうち該当ソース選択信号（ｓｓ＜ｉ＞）及び前記第２ホールドモード信号（ｈｄｍｄ２）に応答して、前記アクティブソース電圧（Ｖｓａｃ）又は前記ホールドソース電圧（Ｖｓｈｄ）を該当ソースライン（ＳＬ＜ｉ＞）に供給する。前記第２スイッチング部１４４６は、第１トランジスタ（ＴＲ１）、第２トランジスタ（ＴＲ２）、第３トランジスタ（ＴＲ３）、及び第４トランジスタ（ＴＲ４）を含む。
【００６４】
前記第１トランジスタ（ＴＲ１）は、前記ソース選択信号（ｓｓ＜ｉ＞）を受信するゲート及び前記アクティブソース電圧（Ｖｓａｃ）が印加されるソースを含む。前記第２トランジスタ（ＴＲ２）は、前記第２ホールドモード信号（ｈｄｍｄ２）を受信するゲート、前記第１トランジスタ（ＴＲ１）のドレイン端に接続するソース、及び前記ソースライン（ＳＬ＜ｉ＞）に接続するドレインを含む。前記第３トランジスタ（ＴＲ３）は、前記第２ホールドモード信号（ｈｄｍｄ２）を受信するゲート、及び前記ソースライン（ＳＬ＜ｉ＞）に接続するソースを含む。前記第４トランジスタ（ＴＲ４）は、前記ソース選択信号（ｓｓ＜ｉ＞）を受信するゲート、前記第３トランジスタ（ＴＲ３）のソース端に接続するドレイン、及び前記ホールドソース電圧（Ｖｓｈｄ）が印加されるソースを含む。
【００６５】
ここで、前記アクティブソース電圧（Ｖｓａｃ）及び前記ホールドソース電圧（Ｖｓｈｄ）のレベルは、前記セルトランジスタの特性に応じて可変されることができるが、好ましくはそれぞれ２．５Ｖ、０Ｖである。
【００６６】
上述した構成により、前記第２ホールドモード信号（ｈｄｍｄ２）は、前記第２ローライト信号（ｗｔ＿ｒ２）と前記第２ローリード信号（ｒｄ＿ｒ２）がすべてディセーブルされる場合にイネーブルされるということが分かる。
【００６７】
したがって、前記ソース選択信号（ｓｓ＜ｉ＞）がイネーブルされ、アクティブ動作モード、すなわち、ライト動作モードとリード動作モードが実施されれば、前記ソースライン（ＳＬ＜ｉ＞）には前記アクティブソース電圧（Ｖｓａｃ）が供給される。反面、ソースライン活性化信号（ｓｌａｃｔ）がイネーブルされ、ホールド動作モードが実施されれば、前記ソースライン（ＳＬ＜ｉ＞）には前記ホールドソース電圧（Ｖｓｈｄ）が供給される。
【００６８】
リフレッシュモード時には、前記リフレッシュリード信号（ｒｆｒｄ）と前記リフレッシュライト信号（ｒｆｗｔ）が順にイネーブルされ、これらの信号がそれぞれ前記第２ローリード信号（ｒｄ＿ｒ２）と前記第２ローライト信号（ｗｔ＿ｒ２）として機能するようになるため、前記ソースライン（ＳＬ＜ｉ＞）には２回に渡って前記アクティブソース電圧（Ｖｓａｃ）が印加される。反面、前記リフレッシュリード信号（ｒｆｒｄ）と前記リフレッシュライト信号（ｒｆｗｔ）がすべてディセーブルされる区間では、前記ホールドソース電圧（Ｖｓｈｄ）が印加される。
【００６９】
図７は、図２に示すビットラインマックスの詳細構成図であり、説明の便宜上、複数のビットラインのうちの４個（ＢＬ＜１：４＞）と連結する構成のみを示す図である。これにより、前記カラム選択信号も４個（ｙｓ＜１：４＞）が示された構成に入力される。
【００７０】
図に示すように、前記ビットラインマックス１７６は、入出力ノード（Ｎｉｏ）、第５トランジスタ（ＴＲ５）、第６トランジスタ（ＴＲ６）、第７トランジスタ（ＴＲ７）、及び第８トランジスタ（ＴＲ８）を含む。
【００７１】
前記入出力ノード（Ｎｉｏ）は、前記ビットラインドライバ１７４から前記駆動データ（ｄ＿ｄｒｖ）の伝達を受けて前記センスアンプ（１７２）に出力データ（ｄ＿ｏｕｔ）を伝送する。前記第５トランジスタ（ＴＲ５）は、第１カラム選択信号（ｙｓ＜１＞）を受信するゲートを含み、第１ビットライン（ＢＬ＜１＞）と前記入出力ノード（Ｎｉｏ）の間に配置される。前記第６トランジスタ（ＴＲ６）は、第２カラム選択信号（ｙｓ＜２＞）を受信するゲートを含み、第２ビットライン（ＢＬ＜２＞）と前記入出力ノード（Ｎｉｏ）の間に配置される。前記第７トランジスタ（ＴＲ７）は、第３カラム選択信号（ｙｓ＜３＞）を受信するゲートを含み、第３ビットライン（ＢＬ＜３＞）と前記入出力ノード（Ｎｉｏ）の間に配置される。前記第８トランジスタ（ＴＲ８）は、第４カラム選択信号（ｙｓ＜４＞）を受信するゲートを含み、第４ビットライン（ＢＬ＜４＞）と前記入出力ノード（Ｎｉｏ）の間に配置される。
【００７２】
このような構成により、前記ビットラインマックス１７６は、リード動作モード、ライト動作モード、及びホールド動作モードを区分せず、前記カラムアドレスデコーダ１６から出力される前記複数ビットのカラム選択信号（ｙｓ）の制御に応じて複数のビットライン（ＢＬ）のうちのいずれか１つと前記入出力ノード（Ｎｉｏ）を連結する動作を実行する。ライト動作モード時には、前記センスアンプ１７２が非活性化され、前記ビットラインドライバ１７４が活性化されるため、前記駆動データ（ｄ＿ｄｒｖ）がいずれか１つのビットライン（ＢＬ）を介してメモリセルに伝達されることができる。反面、リード動作モード時には、前記ビットラインドライバ１７４が非活性化され、前記センスアンプ１７２が活性化されるため、いずれか１つのメモリセルから指定されたビットライン（ＢＬ）を介して出力される前記出力データ（ｄ＿ｏｕｔ）が前記センスアンプ１７２を介して出力されることができる。
【００７３】
図８は、図２に示すセンスアンプとビットラインドライバの詳細構成図である。
図に示すように、前記センスアンプ１７２は、第３動作モード判別部１７２２、第３動作モード設定部１７２４、及び増幅部１７２６を備える。
【００７４】
前記第３動作モード判別部１７２２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して、前記ノーマルセンスアンプイネーブル信号（ｎｓａｅｎ）又は前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）を選択的にセンスアンプイネーブル信号（ｓａｅｎ）として出力し、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して、前記ノーマルカラムリード信号（ｎｃｒｄ）又は前記リフレッシュリード信号（ｒｆｒｄ）を前記カラムリード信号（ｒｄ＿ｃ）として出力する。前記第３動作モード判別部１７２２は、第５マックス（ＭＵＸ５）と第６マックス（ＭＵＸ６）を含む。
【００７５】
前記第３動作モード設定部１７２４は、前記カラムリード信号（ｒｄ＿ｃ）に応答してリード動作モードを設定し、前記出力データ（ｄ＿ｏｕｔ）を通過させる。前記第３動作モード設定部１７２４は、第９トランジスタ（ＴＲ９）を含む。
【００７６】
前記増幅部１７２６は、前記センスアンプイネーブル信号（ｓａｅｎ）に応答して前記第３動作モード設定部１７２４を介して伝送される前記出力データ（ｄ＿ｏｕｔ）を増幅し、前記増幅データ（ｄ＿ａｍｐ）を出力する。前記増幅部１７２６は、リフレッシュ電圧（Ｖｒｅｆ）の入力を受けて動作する一般的な差動増幅器回路を用いて容易に実現可能な構成に該当する。
【００７７】
一方、前記ビットラインドライバ１７４は、第４動作モード判別部１７４２、駆動部１７４４、及び第４動作モード設定部１７４６を備える。
【００７８】
前記第４動作モード判別部１７４２は、前記リフレッシュイネーブル信号（ｒｆｅｎ）に応答して、前記ノーマルカラムライト信号（ｎｃｗｔ）又は前記リフレッシュライト信号（ｒｆｗｔ）を選択的にカラムライト信号（ｗｔ＿ｃ）として出力する。前記第４動作モード判別部１７４２は、第７マックス（ＭＵＸ７）を含む。
【００７９】
前記駆動部１７４４は、前記入力データ（ｄ＿ｉｎ）に応答して、第１ライトドレイン電圧（Ｖｄｗｔ１）又は第２ライトドレイン電圧（Ｖｄｗｔ２）を出力する。前記駆動部１７４４は、第１０トランジスタ（ＴＲ１０）及び第１１トランジスタ（ＴＲ１１）を含む。
【００８０】
前記第１０トランジスタ（ＴＲ１０）は、前記入力データ（ｄ＿ｉｎ）を受信するゲート、前記第１ライトドレイン電圧（Ｖｄｗｔ１）が印加されるソース、及び第１ノード（Ｎ１）に接続するドレインを含む。前記第１１トランジスタ（ＴＲ１１）は、前記入力データ（ｄ＿ｉｎ）を受信するゲート、前記第１ノード（Ｎ１）に接続するドレイン、及び前記第２ライトドレイン電圧（Ｖｄｗｔ２）が印加されるソースを含む。
【００８１】
前記第４動作モード設定部１７４６は、前記カラムライト信号（ｗｔ＿ｃ）に応答してライト動作モードを設定し、前記駆動部１７４４から伝達される電圧に応答して前記駆動データ（ｄ＿ｄｒｖ）を出力する。前記第４動作モード設定部１７４６は、前記カラムライト信号（ｗｔ＿ｃ）によって制御され、一側が前記第１ノード（Ｎ１）に接続し、他側を介して前記駆動データ（ｄ＿ｄｒｖ）を出力する第１２トランジスタ（ＴＲ１２）を含む。
【００８２】
ここで、前記センスアンプ１７２に伝送される前記出力データ（ｄ＿ｏｕｔ）の伝送ラインと前記ビットラインドライバ１７４から出力される前記駆動データ（ｄ＿ｄｒｖ）の伝送ラインは、前記ビットラインマックス１７６に接続する。また、前記センスアンプ１７２から出力される前記増幅データ（ｄ＿ａｍｐ）の伝送ラインと前記ビットラインドライバ１７４に伝送される前記入力データ（ｄ＿ｉｎ）の伝送ラインは、同じラインであり、前記データバススイッチング部１８に接続する。
【００８３】
ノーマル動作時には、前記ノーマルセンスアンプイネーブル信号（ｎｓａｅｎ）と前記ノーマルカラムリード信号（ｎｃｒｄ）がそれぞれ前記センスアンプイネーブル信号（ｓａｅｎ）と前記カラムリード信号（ｒｄ＿ｃ）として実現され、前記ノーマルカラムライト信号（ｎｃｗｔ）が前記カラムライト信号（ｗｔ＿ｃ）として実現される。したがって、前記センスアンプ１７２と前記ビットラインドライバ１７４は、前記ノーマルカラムリード信号（ｎｃｒｄ）及び前記ノーマルカラムライト信号（ｎｃｗｔ）にそれぞれ応答して動作するようになる。
【００８４】
しかしながら、リフレッシュ動作時には、前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）と前記リフレッシュリード信号（ｒｆｒｄ）がそれぞれ前記センスアンプイネーブル信号（ｓａｅｎ）と前記カラムリード信号（ｒｄ＿ｃ）として実現され、前記リフレッシュライト信号（ｒｆｗｔ）が前記カラムライト信号（ｗｔ＿ｃ）として実現される。上述したように、この場合、前記リフレッシュセンスアンプイネーブル信号（ｒｆｓａｅｎ）と前記リフレッシュリード信号（ｒｆｒｄ）が先にイネーブルされ、この後に前記リフレッシュライト信号（ｒｆｗｔ）がイネーブルされる。
【００８５】
したがって、リフレッシュ動作が始まれば、前記センスアンプ１７２が前記増幅データ（ｄ＿ａｍｐ）を出力した後、前記ビットラインドライバ１７４の動作が始まり、このとき、前記データバススイッチング部１８はターンオフされているため、前記増幅データ（ｄ＿ａｍｐ）が前記入力データ（ｄ＿ｉｎ）として前記ビットラインドライバ１７４に入力される。前記リフレッシュライト信号（ｒｆｗｔ）がイネーブルされれば、前記ビットラインドライバ１７４は、前記入力データ（ｄ＿ｉｎ）の論理値に応じて前記第１ライトドレイン電圧（Ｖｄｗｔ１）又は前記第２ライトドレイン電圧（Ｖｄｗｔ２）をデータ出力ラインに印加し、これによって前記駆動データ（ｄ＿ｄｒｖ）が出力される。
【００８６】
ここで、前記第１ライトドレイン電圧（Ｖｄｗｔ１）と前記第２ライトドレイン電圧（Ｖｄｗｔ２）のレベルは、前記セルトランジスタの特性によって可変されることができるが、好ましくはそれぞれ０．５Ｖ、０Ｖである。
【００８７】
上述したように、本発明の半導体メモリ装置は、ＦＢＣ技術を実現したトランジスタを用いてメモリセルブロックを実現することができる。このために、メモリセルブロックの複数のセルトランジスタのゲートに連結する複数のワードライン、ソースに連結する複数のソースライン、及びドレインに連結する複数のビットラインを備え、それぞれの動作モードに応じて設定された電圧を印加する。このような構成により、ＦＢＣを実現したセルトランジスタは、それぞれリード動作とライト動作時に入力されるデータの論理値及びホールド動作を区分し、それぞれの動作モードによる動作を実行することができる。このように、ＦＢＣ技術を用いたメモリセルを実現することにより、メモリコア領域の専有面積を画期的に減少させることができ、半導体メモリ装置の集積度を著しく向上させることができる。
【００８８】
また、ＦＢＣトランジスタの特性上、データ損失が発生することがあるため、リフレッシュ動作を実現することができる。このために、本発明の半導体メモリ装置は、リフレッシュ信号がイネーブルされれば、リフレッシュリード信号をイネーブルさせ、ワードライン、ソースライン、及びビットラインにそれぞれの電圧を供給して、いずれか１つのメモリセルからデータを出力するようにする。この後、リフレッシュリード信号をディセーブルさせ、リフレッシュライト信号をイネーブルさせ、前記メモリセルから出力されるデータの論理値に対応するレベルの電圧を前記ビットラインに供給して、前記ビットラインにデータを再記入するようにする。
【００８９】
任意のワードラインとソースラインを活性化させた状態で複数のビットラインに対するリフレッシュ動作を順に実行し、この後、他のワードラインを活性化させた後に上述した動作を再実行する。そして、この後、さらに他のワードラインとは異なるソースラインを活性化させた後、上述した動作を再実行する。このような動作を繰り返して実行することにより、メモリセルブロックのすべてのメモリセルに対するリフレッシュ動作を実行することができる。このようなリフレッシュ動作により、本発明の半導体メモリ装置は、データを安定的に格納できるようになる。
【００９０】
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更しなくても、他の具体的な形態で実施できるということを理解できるであろう。したがって、上述した実施形態は、すべての面において例示的なものであり、限定的なものではないと理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示されており、特許請求の範囲の意味及び範囲、又は等価概念から導き出されるすべての変更又は変形された形態が、本発明の範囲に含まれるものとして解釈されなければならない。
【符号の説明】
【００９１】
１０…リフレッシュ制御部
１９…メモリセルブロック
１４２…ワードラインドライバ
１４４…ソースラインドライバ
１７２…センスアンプ
１７４…ビットラインドライバ
１７６…ビットラインマックス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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