(57)【要約】【課題】リファレンス信号を印加又は遮断するタイミングの分解能を高めて誤差を小さくすることができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、半導体デバイスに対する複数のリファレンス信号Ｒａ〜Ｒｎの印加又は遮断を予め設定された手順で行うものであり、印加又は遮断すべきリファレンス信号を特定する設定情報とその印加又は遮断すべき時間を特定するウェイト時間情報とを時系列順に定義するタイムテーブルＴを記憶するタイムテーブルメモリ２８と、タイムテーブルＴから時系列順に設定情報及びウェイト時間情報の読み出しを行うメモリコントローラ２７と、読み出された設定情報で特定されるリファレンス信号の印加又は遮断を制御する転送制御回路２３と、読み出されたウェイト時間情報で特定される時間の計時が終了するまでメモリコントローラ２７の読み出しを禁止するカウンタ２９とを備える。【選択図】図１
2010019800.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスに対する複数のリファレンス信号の印加又は遮断を、予め設定された手順で行う半導体試験装置において、
印加又は遮断すべきリファレンス信号を特定する第１情報と当該第１情報で特定されるリファレンス信号を印加又は遮断すべき時間を特定する第２情報とを時系列順に定義するテーブル情報を記憶する記憶部と、
前記記憶部に記憶されたテーブル情報から時系列順に前記第１，第２情報の読み出しを行う制御部と、
前記制御部で読み出された前記第１情報で特定されるリファレンス信号の印加又は遮断を制御する出力制御部と、
前記制御部で読み出された前記第２情報で特定される時間の計時が終了するまで前記制御部の読み出しを禁止する計時部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記制御部は、所定のトリガ信号が入力された場合に、前記記憶部に記憶されたテーブル情報から前記第１，第２情報の読み出しを開始することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記第２情報は、前記トリガ信号を基準として、前記複数のリファレンス信号のうちの何れかのリファレンス信号が印加又は遮断されてから次のリファレンス信号が印加又は遮断されるまでの時間を示す情報であることを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記半導体デバイスに対する前記複数のリファレンス信号の印加又は遮断の別を示す情報を記憶する第１レジスタを備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記記憶部に記憶された前記テーブル情報から前記第１，第２情報の読み出しを開始する開始位置を示す情報を記憶する第２レジスタと、
前記記憶部に記憶された前記テーブル情報から前記第１，第２情報の読み出しを終了する終了位置を示す情報を記憶する第３レジスタとを備えており、
前記制御部は、前記第２，第３レジスタの記憶内容に基づいて前記記憶部に記憶されたテーブル情報から時系列順に前記第１，第２情報の読み出しを行う
ことを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記制御部は、前記第１レジスタの記憶内容に応じて、記憶部に記憶されたテーブル情報からの前記第１，第２情報の読み出しを前記時系列順とは逆順で行うことを特徴とする請求項５記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置が半導体デバイス（以下、ＤＵＴ（Device Under Test）に対して行う試験の一種に、複数の電源又は信号（リファレンス信号）を予め定められた手順でＤＵＴに印加し、又は既にＤＵＴに印加されている複数のリファレンス信号を予め定められた手順で遮断する試験がある。このリファレンス信号の印加制御及び遮断制御はリファレンス制御と呼ばれており、所定のトリガ信号を基準として開始される。
【０００３】
図３は、リファレンス制御が行われる従来の半導体試験装置の要部構成を示すブロック図である。図３に示す通り、従来の半導体試験装置１００は、テスタバスＴＢに接続されて複数のリファレンス信号Ｒ１００ａ〜Ｒ１００ｎを出力するカード１１０を備える。カード１１０は、バスインターフェイス（Ｉ／Ｆ）制御回路１１１、ＣＰＵ（中央処理装置）１１２、アナログ制御回路１１３、及び周辺アナログ回路１１４ａ〜１１４ｎを備える。尚、このカード１１０は、具体的には電源カード又はピンエレクトロニクスカード等である。
【０００４】
バスＩ／Ｆ制御回路１１１は、テスタバスＴＢとカード１１０内に設けられたローカルバスＬＢとの間に設けられたインターフェイスであり、テスタバスＴＢとローカルバスＬＢとの間で送受信されるデータや制御信号の入出力を制御する。ＣＰＵ１１２は、テスタバスＴＢに接続されて半導体試験装置１００の動作を統括的に制御するテスタコントローラ（図示省略）の制御の下で、カード１１０内に設けられたバスＩ／Ｆ制御回路１１１、アナログ制御回路１１３、及び周辺アナログ回路１１４ａ〜１１４ｎの動作を制御する。
【０００５】
このＣＰＵ１１２には、上記のリファレンス制御を開始させるトリガ信号Ｔｒが入力されており、トリガ信号Ｔｒが入力された場合には、ＣＰＵ１１２は、予め作成された制御プログラムに従ってソフトウェアタイマを用いて上述したリファレンス制御を行う。尚、トリガ信号Ｔｒは、不図示のテスタコントローラから出力されて、テスタバスＴＢを介してＣＰＵ１１２に入力される。
【０００６】
アナログ制御回路１１３は、ローカルバスＩ／Ｆ制御回路１２１、レジスタ群１２２ａ〜１２２ｎ、及び転送制御回路１２３を備えており、ＣＰＵ１１２又は不図示のテスタコントローラからローカルバスＬＢを介して入力される制御信号に基づいて周辺アナログ回路１１４ａ〜１１４ｎの動作を制御する。ローカルバスＩ／Ｆ制御回路１２１は、ローカルバスＬＢとアナログ制御回路１１３の内部に設けられた回路（レジスタ群１２２ａ〜１２２ｎ等）との間に設けられたインターフェイスである。
【０００７】
レジスタ群１２２ａ〜１２２ｎは、周辺アナログ回路１１４ａ〜１１４ｎの各々に対応して設けられており、周辺アナログ回路１１４ａ〜１１４ｎに対する各種設定値等をそれぞれ記憶する。例えば、レジスタ群１２２ａは、周辺アナログ回路１１４ａに設定すべき設定値を記憶する設定レジスタ、周辺アナログ回路１１４ａに対する設定値の転送命令を記憶する制御レジスタ、及び転送した設定値を周辺アナログ回路１１４ａにロードさせるロード命令を記憶する制御レジスタを備える。他のレジスタ群も、レジスタ群１２２ａと同様に３つのレジスタを備える。転送制御回路１２３は、レジスタ群１２２ａ〜１２２ｎの記憶内容に従って、周辺アナログ回路１１４ａ〜１１４ｎにデータ転送関連信号Ｓ１０１ａ〜Ｓ１０１ｎ及びロード信号Ｓ１０２ａ〜Ｓ１０２ｎをそれぞれ出力する。
【０００８】
周辺アナログ回路１１４ａ〜１１４ｎは、ＤＡＣ（Digital to Analog Converter：ディジタル／アナログ変換回路）等を備えており、アナログ制御回路１１３から出力されるデータ転送関連信号Ｓ１０１ａ〜Ｓ１０１ｎ及びロード信号Ｓ１０２ａ〜Ｓ１０２ｎに基づいてリファレンス信号Ｒ１００ａ〜Ｒ１００ｎをそれぞれ出力する。ここで、カード１１０が電源カードである場合にはＤＵＴに印加する電源がリファレンス信号Ｒ１００ａ〜Ｒ１００ｎとして出力され、カード１１０がピンエレクトロニクスカードである場合にはＤＵＴに印加する信号がリファレンス信号Ｒ１００ａ〜Ｒ１００ｎとして出力される。
【０００９】
次に、上記構成における従来の半導体試験装置１００の動作について説明する。まず、不図示のテスタコントローラから周辺アナログ回路１１４ａ〜１１４ｎに対する設定値等が出力される。これら設定値等は、テスタバスＴＢを介してカード１１０に入力され、バスＩ／Ｆ制御回路１１１及びローカルバスＩ／Ｆ制御回路１２１を順に介してレジスタ群１２２ａ〜１２２ｎに記憶される。
【００１０】
以上の設定が終了すると、不図示のテスタコントローラからトリガ信号Ｔｒが出力される。このトリガ信号Ｔｒは、テスタバスＴＢを介してＣＰＵ１１２に入力され、これによりリファレンス制御が開始される。図４は、リファレンス制御によって出力されるリファレンス信号Ｒ１００ａ〜Ｒ１００ｎの一例を示す図である。尚、ここでは、図４（ａ）に示す通り、ＤＵＴに対するリファレンス信号Ｒ１００ａ〜Ｒ１００ｎの印加はファレンス信号Ｒ１００ａ〜Ｒ１００ｎの順で行われ、図４（ｂ）に示す通り、ＤＵＴに対するリファレンス信号Ｒ１００ａ〜Ｒ１００ｎの遮断はリファレンス信号Ｒ１００ｎ〜Ｒ１００ａの順で行われるとする。尚、かかる制御の手順及び各リファレンス信号を印加又は遮断する時間間隔は予めＣＰＵ１１２に設定されているとする。
【００１１】
ＤＵＴに対してリファレンス信号Ｒ１００ａ〜Ｒ１００ｎを印加する場合には、ＣＰＵ１１２はトリガ信号Ｔｒが入力された時刻ｔ１００（図４（ａ）参照）において、バスＩ／Ｆ制御回路１１１及び及びローカルバスＩ／Ｆ制御回路１２１を介してレジスタ群１２２ａをアクセスする。これにより、レジスタ群１２２ａに記憶された設定値等が転送制御回路１２３に入力され、転送制御回路１２３から周辺アナログ回路１１４ａに対してデータ転送関連信号Ｓ１０１ａ及びロード信号Ｓ１０２ａが出力されてリファレンス信号Ｒ１００ａが出力される。以上の処理が終了すると、ＣＰＵ１１２はソフトウェアタイマを用いて予め設定された時間Ｔ１００だけ待つ。この時間Ｔ１００が経過すると、ＣＰＵ１１２は次のレジスタ群をアクセスして次のリファレンス信号Ｓ１００ｂを出力させる。以下同様の処理をリファレンス信号Ｒ１００ｎが出力されるまで繰り返す。
【００１２】
ＤＵＴに印加されたリファレンス信号Ｒ１００ａ〜Ｒ１００ｎを遮断する場合には、ＣＰＵ１１２はトリガ信号Ｔｒが入力された時刻ｔ２００（図４（ｂ）参照）において、レジスタ群１２２ｎをアクセスする。これにより、レジスタ群１２２ｎに記憶された設定値等が転送制御回路１２３に入力され、転送制御回路１２３から周辺アナログ回路１１４ｎに対してデータ転送関連信号Ｓ１０１ｎ及びロード信号Ｓ１０２ｎが出力されてリファレンス信号Ｒ１００ｎが遮断される。以上の処理が終了すると、ＣＰＵ１１２はソフトウェアタイマを用いて予め設定された時間Ｔ２００だけ待つ。この時間Ｔ２００が経過すると、ＣＰＵ１１２は次のレジスタ群をアクセスして次のリファレンス信号を遮断させる。以下同様の処理をリファレンス信号Ｒ１００ａが遮断されるまで繰り返す。
【００１３】
尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００８−１４５３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、上述した従来の半導体試験装置では、テスタコントローラからのトリガ信号Ｔｒが入力された場合に、カード１１０に設けられたＣＰＵ１１２が予め作成された制御プログラムに従ってソフトウェアタイマを用いてリファレンス制御を行っている。このため、リファレンス信号Ｒ１００ａ〜Ｒ１００ｎを印加するタイミング及び遮断するタイミングの分解能が粗く、また誤差も大きいという問題があった。
【００１５】
本発明は上記事情に鑑みてなされたものであり、リファレンス信号を印加又は遮断するタイミングの分解能を高めて誤差を小さくすることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスに対する複数のリファレンス信号（Ｒａ〜Ｒｎ）の印加又は遮断を、予め設定された手順で行う半導体試験装置（１）において、印加又は遮断すべきリファレンス信号を特定する第１情報と当該第１情報で特定されるリファレンス信号を印加又は遮断すべき時間を特定する第２情報とを時系列順に定義するテーブル情報（Ｔ）を記憶する記憶部（２８）と、前記記憶部に記憶されたテーブル情報から時系列順に前記第１，第２情報の読み出しを行う制御部（２７）と、前記制御部で読み出された前記第１情報で特定されるリファレンス信号の印加又は遮断を制御する出力制御部（２３）と、前記制御部で読み出された前記第２情報で特定される時間の計時が終了するまで前記制御部の読み出しを禁止する計時部（２９）とを備えることを特徴としている。
この発明によると、記憶部に記憶されたテーブル情報の第１，第２情報が制御部により読み出され、読み出された第１情報で特定されるリファレンス信号の印加又は遮断が出力制御部により制御される一方で、読み出された第２情報で特定される時間が計時され、この計時が終了するまで制御部の時系列順の読み出しが中断される。
また、本発明の半導体試験装置は、前記制御部が、所定のトリガ信号（Ｔｒ）が入力された場合に、前記記憶部に記憶されたテーブル情報から前記第１，第２情報の読み出しを開始することを特徴としてる。
また、本発明の半導体試験装置は、前記第２情報が、前記トリガ信号を基準として、前記複数のリファレンス信号のうちの何れかのリファレンス信号が印加又は遮断されてから次のリファレンス信号が印加又は遮断されるまでの時間を示す情報であることを特徴としている。
また、本発明の半導体試験装置は、前記半導体デバイスに対する前記複数のリファレンス信号の印加又は遮断の別を示す情報を記憶する第１レジスタ（２４）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記記憶部に記憶された前記テーブル情報から前記第１，第２情報の読み出しを開始する開始位置を示す情報を記憶する第２レジスタ（２５）と、前記記憶部に記憶された前記テーブル情報から前記第１，第２情報の読み出しを終了する終了位置を示す情報を記憶する第３レジスタ（２６）とを備えており、前記制御部は、前記第２，第３レジスタの記憶内容に基づいて前記記憶部に記憶されたテーブル情報から時系列順に前記第１，第２情報の読み出しを行うことを特徴としている。
更に、本発明の半導体試験装置は、前記制御部が、前記第１レジスタの記憶内容に応じて、記憶部に記憶されたテーブル情報からの前記第１，第２情報の読み出しを前記時系列順とは逆順で行うことを特徴としている。
【発明の効果】
【００１７】
本発明によれば、記憶部に記憶されたテーブル情報の第１，第２情報を制御部により読み出し、読み出した第１情報で特定されるリファレンス信号の印加又は遮断を出力制御部で制御する一方で、読み出した第２情報で特定される時間を計時し、この計時が終了するまで制御部の時系列順の読み出しを中断しているため、リファレンス制御をソフトウェアタイマを用いることなく全てハードウェアで行うことができる。これにより、リファレンス信号を印加又は遮断するタイミングの分解能を高めて誤差を小さくすることができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタバスＴＢに接続されて複数のリファレンス信号Ｒａ〜Ｒｎを出力するカード１０を備える。カード１０は、バスＩ／Ｆ制御回路１１、ＣＰＵ１２、アナログ制御回路１３、及び周辺アナログ回路１４ａ〜１４ｎを備える。尚、このカード１０は、具体的には電源カード又はピンエレクトロニクスカード等である。
【００１９】
バスＩ／Ｆ制御回路１１は、テスタバスＴＢとカード１０内に設けられたローカルバスＬＢとの間に設けられたインターフェイスであり、テスタバスＴＢとローカルバスＬＢとの間で送受信されるデータや制御信号の入出力を制御する。ＣＰＵ１２は、テスタバスＴＢに接続されて半導体試験装置１の動作を統括的に制御するテスタコントローラ（図示省略）の制御の下で、カード１０内に設けられたバスＩ／Ｆ制御回路１１、アナログ制御回路１３、及び周辺アナログ回路１４ａ〜１４ｎの動作を制御する。
【００２０】
アナログ制御回路１３は、ローカルバスＩ／Ｆ制御回路２１、レジスタ群２２ａ〜２２ｎ、転送制御回路２３（出力制御部）、参照レジスタ２４（第１レジスタ）、初期アドレスレジスタ２５（第２レジスタ）、終了アドレスレジスタ２６（第３レジスタ）、メモリコントローラ２７（制御部）、タイムテーブルメモリ２８（記憶部）、及びカウンタ２９（計時部）を備えている。そして、ＣＰＵ１２又は不図示のテスタコントローラからローカルバスＬＢを介して入力される制御信号に基づいて周辺アナログ回路１４ａ〜１４ｎの動作を制御する。また、トリガ信号Ｔｒが入力された場合には、リファレンス制御を行う。
【００２１】
ローカルバスＩ／Ｆ制御回路２１は、ローカルバスＬＢとアナログ制御回路１３の内部に設けられた回路（レジスタ群２２ａ〜２２ｎ、参照レジスタ２４、初期アドレスレジスタ２５、終了アドレスレジスタ２６、メモリコントローラ２７等）との間に設けられたインターフェイスである。レジスタ群２２ａ〜２２ｎは、周辺アナログ回路１４ａ〜１４ｎの各々に対応して設けられており、周辺アナログ回路１４ａ〜１４ｎに対する各種設定値等をそれぞれ記憶する。
【００２２】
例えば、レジスタ群２２ａは、周辺アナログ回路１４ａに設定すべき設定値を記憶する設定レジスタ、周辺アナログ回路１４ａに対する設定値の転送命令を記憶する制御レジスタ、及び転送した設定値を周辺アナログ回路１４ａにロードさせるロード命令を記憶する制御レジスタを備える。ここで、上記の設定レジスタには、ＤＵＴ（図示省略）に対してリファレンス信号Ｒａ〜Ｒｎを印加するか、又はＤＵＴに印加されているリファレンス信号Ｒａ〜Ｒｎを遮断するかを示す情報も記憶される。他のレジスタ群も、レジスタ群２２ａと同様に３つのレジスタを備える。これらレジスタ群２２ａ〜２２ｎに記憶される内容は、不図示のテスタコントローラによって設定される。転送制御回路２３は、タイムテーブルメモリ２８から読み出される設定情報Ｑ１（詳細は後述する）に基づいてレジスタ群２２ａ〜２２ｎの記憶内容を読み出し、その内容に従って周辺アナログ回路１４ａ〜１４ｎにデータ転送関連信号Ｓ１ａ〜Ｓ１ｎ及びロード信号Ｓ２ａ〜Ｓ２ｎをそれぞれ出力する。
【００２３】
参照レジスタ２４は、ＤＵＴに対してリファレンス信号Ｒａ〜Ｒｎを印加するか、又はＤＵＴに印加されているリファレンス信号Ｒａ〜Ｒｎを遮断するかを示すオン／オフ情報を記憶する。初期アドレスレジスタ２５はタイムテーブルメモリ２８に記憶されたタイムテーブル（詳細は後述する）の読み出しを開始する開始アドレスを記憶し、終了アドレスレジスタ２６はタイムテーブルメモリ２８に記憶されたタイムテーブルの読み出しを終了する終了アドレスを記憶する。これら、参照レジスタ２４、初期アドレスレジスタ２５、及び終了アドレスレジスタ２６の内容は、不図示のテスタコントローラによって設定される。
【００２４】
メモリコントローラ２７は、参照レジスタ２４、初期アドレスレジスタ２５、及び終了アドレスレジスタ２６の記憶内容に従って、タイムテーブルメモリ２８に記憶されたタイムテーブル（詳細は後述する）の読み出し制御を行う。具体的には、トリガ信号Ｔｒが入力された時点で、初期アドレスレジスタ２５に設定されたアドレスをアドレスＡ１として出力し、このアドレスで指定されるタイムテーブルメモリ２８の記憶領域に記憶されているタイムテーブルの読み出しを開始する。
【００２５】
このメモリコントローラ２７は、タイムテーブルの読み出しを開始すると、アドレス順にタイムテーブルの読み出しを順次行い、タイムテーブルメモリ２８の読み出し位置を示す読み出しアドレスが終了アドレスレジスタ２６に設定されたアドレスになると読み出しを終了する。尚、トリガ信号Ｔｒは、不図示のテスタコントローラから出力されて、テスタバスＴＢを介してメモリコントローラ２７に入力される。ここで、リファレンス信号Ｒａ〜Ｒｎを印加する順序がリファレンス信号Ｒａ〜Ｒｎの順であって、遮断する順順序がリファレンス信号Ｒｎ〜Ｒａの順に固定されている場合には、メモリコントローラ２７は、参照レジスタ２４に記憶されたオン／オフ情報に応じて、タイムテーブルメモリ２８の読み出し順を変える。
【００２６】
タイムテーブルメモリ２８は、ＤＵＴに対するリファレンス信号Ｒａ〜Ｒｎの印加又は遮断の手順を時系列順に定義するタイムテーブルＴ（テーブル情報）を記憶する。このタイムテーブルＴは、不図示のテスタコントローラの制御の下で、メモリコントローラ２７によって記憶される。図２は、タイムテーブルＴのフォーマットを示す図である。図２に示す通り、タイムテーブルＴは、ＤＵＴに対して印加又は遮断すべきリファレンス信号を特定する設定情報（第１情報）を格納するフィールドＦ１と、フィールドＦ１に格納された設定情報で特定されるリファレンス信号を印加又は遮断すべき時間を特定するウェイト時間情報（第２情報）とからなるレコードを複数備える。
【００２７】
ここで、各レコードは、リファレンス信号を印加する順又は遮断する順で時系列順に設けられる。但し、リファレンス信号Ｒａ〜Ｒｎを印加する順序がリファレンス信号Ｒａ〜Ｒｎの順であって、遮断する順順序がリファレンス信号Ｒｎ〜Ｒａの順に固定されている場合には、各レコードはリファレンス信号を印加する順で時系列順に設けられる。
【００２８】
各レコードのフィールドＦ１は、データ転送関連信号Ｓ１ａ〜Ｓ１ｎの何れを出力するか否かを示すｎビット（リファレンス信号Ｒａ〜Ｒｎの数と等しいビット数）からなるフラグ情報（データ転送関連フラグ情報）が格納されるサブフィールドＦ１１と、ロード信号Ｓ２ａ〜Ｓ２ｎの何れを出力するか否かを示すｎビットからなるフラグ情報（ロード関連フラグ情報）が格納されるサブフィールドＦ１２とを備える。
【００２９】
ここで、これらサブフィールドＦ１１，Ｆ１２を設けるのは、周辺アナログ回路１４ａ〜１４ｎの仕様によって、データ転送関連フラグ情報及びロード関連フラグ情報の双方の情報が必要になる場合や、データ転送関連フラグ情報のみが必要なる場合があるからである。尚、フィールドＦ２に格納されるウェイト時間情報は、リファレンス信号Ｒａ〜Ｒｎのうちの何れかのリファレンス信号が印加又は遮断されてから次のリファレンス信号が印加又は遮断されるまでの時間を示す情報である。
【００３０】
カウンタ２９は、タイムテーブルメモリ２８から読み出されるウェイト時間情報Ｑ２で示される時間をカウントする。具体的には、メモリコントローラ２７からのロード信号Ｒ１１に基づいてタイムテーブルメモリ２８からのウェイト時間情報Ｑ２をロードし、メモリコントローラ２７からのカウント開始信号ＣＳに基づいてカウントを開始し、カウントを終了するとカウント終了信号ＣＥを出力する。
【００３１】
周辺アナログ回路１４ａ〜１４ｎは、ＤＡＣ等を備えており、アナログ制御回路１３から出力されるデータ転送関連信号Ｓ１ａ〜Ｓ１ｎ及びロード信号Ｓ２ａ〜Ｓ２ｎに基づいてリファレンス信号Ｒａ〜Ｒｎをそれぞれ出力する。ここで、カード１０が電源カードである場合にはＤＵＴに印加する電源がリファレンス信号Ｒａ〜Ｒｎとして出力され、カード１０がピンエレクトロニクスカードである場合にはＤＵＴに印加する信号がリファレンス信号Ｒａ〜Ｒｎとして出力される。
【００３２】
次に、上記構成における半導体試験装置１の動作について説明する。まず、不図示のテスタコントローラから周辺アナログ回路１４ａ〜１４ｎに対する設定値等が出力される。これら設定値等は、テスタバスＴＢを介してカード１０に入力され、バスＩ／Ｆ制御回路１１及びローカルバスＩ／Ｆ制御回路２１を順に介してレジスタ群２２ａ〜２２ｎに記憶される。これにより、レジスタ群２２ａ〜２２ｎには、ＤＵＴに対してリファレンス信号Ｒａ〜Ｒｎを印加するか、又はＤＵＴに印加されているリファレンス信号Ｒａ〜Ｒｎを遮断するかを示す情報も記憶されることになる。ここでは、ＤＵＴに対してリファレンス信号Ｒａ〜Ｒｎを印加する旨を示す情報がレジスタ群２２ａ〜２２ｎに記憶されるとする。
【００３３】
また、不図示のテスタコントローラから参照レジスタ２４、初期アドレスレジスタ２５、及び終了アドレスレジスタ２６の設定値が出力され、テスタバスＴＢ等を介して参照レジスタ２４、初期アドレスレジスタ２５、及び終了アドレスレジスタ２６にそれぞれ記憶される。尚、参照レジスタ２４、初期アドレスレジスタ２５、及び終了アドレスレジスタ２６の各々に設定値が記憶されると、その内容はメモリコントローラ２７に入力される。
【００３４】
更に、不図示のテスタコントローラからタイムテーブルＴが出力され、テスタバスＴＢ等を介してメモリコントローラ２７に入力される。そして、メモリコントローラ２７からタイムテーブルメモリ２８に対してアドレスＡ１が出力されるとともにタイムテーブルＴがデータＤ１として出力され、タイムテーブルＴがタイムテーブルメモリ２８に記憶される。
【００３５】
以上の各種設定が終了すると、不図示のテスタコントローラからトリガ信号Ｔｒが出力される。このトリガ信号Ｔｒは、テスタバスＴＢを介してアナログ制御回路１３に入力され、これによりリファレンス制御が開始される。尚、ここでは説明を簡単にするために、リファレンス信号Ｒａ〜Ｒｎを印加する順序がリファレンス信号Ｒａ〜Ｒｎの順であって、遮断する順序がリファレンス信号Ｒｎ〜Ｒａの順に固定されている場合の動作について説明する。
【００３６】
リファレンス制御が開始されると、メモリコントローラ２７によって初期アドレスレジスタ２５に記憶されたアドレスがアドレスＡ１としてタイムテーブルメモリ２８に出力される。これにより、タイムテーブルＴの最初のレコードが読み出され、フィールドＦ１に格納された設定情報Ｑ１が転送制御回路２３に出力され、フィールドＦ２に格納されたウェイト時間情報Ｑ２がカウンタ２９に出力される。
【００３７】
設定情報Ｑ１が入力されると、設定情報Ｑ１に基づいたレジスタ群２２ａ〜２２ｎの記憶内容が転送制御回路２３によって読み出される。例えば、設定情報Ｑ１に含まれるｎビットのデータ転送関連フラグ情報及びｎビットのロード関連フラグ情報のそれぞれの第１ビットの値がのみが「１」であり、他のビットの値が全て「０」である場合には、レジスタ群２２ａの記憶内容が読み出される。そして、周辺アナログ回路１４ａに対してデータ転送関連信号Ｓ１ａ及びロード信号Ｓ２ａが出力され、これにより周辺アナログ回路１４ａからリファレンス信号Ｒａが出力される。
【００３８】
一方、ウェイト時間情報Ｑ２がカウンタ２９に入力されると、メモリコントローラ２７からカウンタ２９にロード信号Ｒ１１及びカウント開始信号ＣＳが出力される。これにより、これによりタイムテーブルメモリ２８から出力されたウェイト時間情報Ｑ２がカウンタ２９にロードされてカウントが開始される。尚、カウンタ２９からカウント終了信号ＣＥが出力されるまでは、メモリコントローラ２７によるタイムテーブルＴの読み出し制御は中断される。
【００３９】
カウンタ２９のカウントが終了すると、カウンタ２９からメモリコントローラ２７に対してカウント終了信号ＣＥが出力される。すると、メモリコントローラ２７は、先にタイムテーブルメモリ２８に出力したアドレス（初期アドレスレジスタ２５で設定されたアドレス）をインクリメントしてアドレスＡ１として出力する。これにより、タイムテーブルＴの次のレコードが読み出され、フィールドＦ１に格納された設定情報Ｑ１が転送制御回路２３に出力され、フィールドＦ２に格納されたウェイト時間情報Ｑ２がカウンタ２９に出力される。
【００４０】
すると、設定情報Ｑ１に基づいたレジスタ群の記憶内容が転送制御回路２３によって読み出されて次のリファレンス信号が出力されるとともに、ウェイト時間情報Ｑ２で指定される時間のカウントが開始される。カウンタ２９のカウントが終了すると、カウンタ２９からメモリコントローラ２７に対してカウント終了信号ＣＥが出力され、更に次のレコードが読み出される。以上順次同様の動作が繰り返され、メモリコントローラ２７からタイムテーブルメモリ２８に出力されるアドレスＡ１が終了アドレスレジスタ２６に記憶されたアドレスになったとき（タイムテーブルＴの最後のレコードが読み出されたとき）にリファレンス制御が終了する。
【００４１】
次に、ＤＵＴに印加されているリファレンス信号Ｒａ〜Ｒｎを遮断する場合には、まず不図示のテスタコントローラにより参照レジスタ２４に記憶内容が変更されるとともに、ＤＵＴに印加されているリファレンス信号Ｒａ〜Ｒｎを遮断する旨を示す情報がレジスタ群２２ａ〜２２ｎに記憶される。すると、参照レジスタ２４に記憶されたオン／オフ情報に基づいて、メモリコントローラ２７によるタイムテーブルＴの読み出し順が逆順に設定される。
【００４２】
以上の各種設定が終了すると、不図示のテスタコントローラからトリガ信号Ｔｒが出力される。このトリガ信号Ｔｒは、テスタバスＴＢを介してアナログ制御回路１３に入力され、これによりリファレンス制御が開始される。リファレンス制御が開始されると、メモリコントローラ２７によって終了アドレスレジスタ２６に記憶されたアドレスがアドレスＡ１としてタイムテーブルメモリ２８に出力される。ここで、最初に終了アドレスレジスタ２６に記憶されたアドレスが出力されるのは、上記の設定によってメモリコントローラ２７によるタイムテーブルＴの読み出し順が逆順に設定されているからである。
【００４３】
メモリコントローラ２７からアドレスＡ１が出力されると、タイムテーブルＴの最後ののレコードが読み出され、フィールドＦ１に格納された設定情報Ｑ１が転送制御回路２３に出力され、フィールドＦ２に格納されたウェイト時間情報Ｑ２がカウンタ２９に出力される。設定情報Ｑ１が入力されると、設定情報Ｑ１に基づいたレジスタ群２２ａ〜２２ｎの記憶内容が転送制御回路２３によって読み出される。ここでは、レジスタ群２２ｎの記憶内容が読み出され、周辺アナログ回路１４ｎに対してデータ転送関連信号Ｓ１ｎ及びロード信号Ｓ２ｎが出力され、これにより周辺アナログ回路１４ｎに印加されていたリファレンス信号Ｒｎが遮断される。
【００４４】
一方、ウェイト時間情報Ｑ２がカウンタ２９に入力されると、メモリコントローラ２７からカウンタ２９にロード信号Ｒ１１及びカウント開始信号ＣＳが出力される。これにより、これによりタイムテーブルメモリ２８から出力されたウェイト時間情報Ｑ２がカウンタ２９にロードされてカウントが開始される。尚、カウンタ２９からカウント終了信号ＣＥが出力されるまでは、メモリコントローラ２７によるタイムテーブルＴの読み出し制御は中断される。
【００４５】
カウンタ２９のカウントが終了すると、カウンタ２９からメモリコントローラ２７に対してカウント終了信号ＣＥが出力される。すると、メモリコントローラ２７は、先にタイムテーブルメモリ２８に出力したアドレス（終了アドレスレジスタ２６で設定されたアドレス）をデクリメントしてアドレスＡ１として出力する。これにより、タイムテーブルＴの１つ前のレコードが読み出され、フィールドＦ１に格納された設定情報Ｑ１が転送制御回路２３に出力され、フィールドＦ２に格納されたウェイト時間情報Ｑ２がカウンタ２９に出力される。
【００４６】
すると、設定情報Ｑ１に基づいたレジスタ群の記憶内容が転送制御回路２３によって読み出されて次のリファレンス信号が遮断されるとともに、ウェイト時間情報Ｑ２で指定される時間のカウントが開始される。カウンタ２９のカウントが終了すると、カウンタ２９からメモリコントローラ２７に対してカウント終了信号ＣＥが出力され、更に次のレコードが読み出される。以上順次同様の動作が繰り返され、メモリコントローラ２７からタイムテーブルメモリ２８に出力されるアドレスＡ１が初期アドレスレジスタ２５に記憶されたアドレスになったとき（タイムテーブルＴの最初のレコードが読み出されたとき）にリファレンス制御が終了する。
【００４７】
以上の通り、本実施形態の半導体試験装置１では、タイムテーブルＴで定義されるウェイト時間をカウンタ２９で計時しており、トリガ信号Ｔｒを基準としたリファレンス制御を全てハードウェアで行っている。このため、ソフトウェアタイマを用いる従来の半導体試験装置よりもリファレンス信号を印加又は遮断するタイミングの分解能を高めて誤差を小さくすることができる。
【００４８】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、タイムテーブルメモリ２８に１つのタイムテーブルＴを記憶させて用いる例について説明したが、複数のタイムテーブルＴを記憶させておき、必要に応じてこれらを切り替えて用いてもよい。
【００４９】
尚、本発明は、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバの試験を行うドライバテスタ、半導体メモリの試験を試験を行うメモリテスタ、半導体論理回路を試験するロジックテスタ等の種々の半導体試験装置に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】タイムテーブルＴのフォーマットを示す図である。
【図３】リファレンス制御が行われる従来の半導体試験装置の要部構成を示すブロック図である。
【図４】リファレンス制御によって出力されるリファレンス信号Ｒ１００ａ〜Ｒ１００ｎの一例を示す図である。
【符号の説明】
【００５１】
１            半導体試験装置
２３          転送制御回路
２４          参照レジスタ
２５          初期アドレスレジスタ
２６          終了アドレスレジスタ
２７          メモリコントローラ
２８          タイムテーブルメモリ
２９          カウンタ
Ｒａ〜Ｒｎ    リファレンス信号
Ｔ            タイムテーブル
Ｔｒ          トリガ信号
【図１】
2010019800.tif 000003
【図２】
2010019800.tif 000004
【図３】
2010019800.tif 000005
【図４】
2010019800.tif 000006