(57)【要約】【課題】プッシュプル回路の上側トランジスタを駆動するドライバの電源にブートストラップ回路を用いるパルス幅変調増幅器において、入力信号が上限にクリップし上側トランジスタが連続してオン状態となると、ブートストラップ回路のコンデンサが放電してドライバを駆動できなくなる。【解決手段】比較器５４は入力信号をＰＷＭ信号ＳＰＷＭに変換し上側トランジスタのドライバへ出力する。カウンタ５２は周期τＰＷＭに同期して周期的にカウント値ＣＮを変化させる。基準パルス信号生成部６０は、ＳＰＷＭのパルス幅のそれぞれ最大、最小を規定する波形ＳＭＡＸ，ＳＭＩＮを生成する。ＳＭＡＸはコンデンサの充電に必要十分な幅のパルス間欠期間を有する。比較器５４は、ＣＮが入力信号に応じた閾値以下の期間はＳＭＡＸを、一方、ＣＮが閾値より大きい期間はＳＭＩＮをそれぞれＳＰＷＭとして出力する。【選択図】図１
2010226334.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調信号を出力するパルス幅変調回路と、
出力回路となるプッシュプル回路を構成する第１及び第２のＭＯＳトランジスタと、
前記パルス幅変調信号に基づいて、前記第１のＭＯＳトランジスタのオン／オフ状態を切り替える第１制御信号及び前記第２のＭＯＳトランジスタのオン／オフ状態を切り替える第２制御信号を生成する制御信号生成部と、
前記第２のＭＯＳトランジスタのオン状態にて充電されるコンデンサを有し、前記第２のＭＯＳトランジスタのオフ状態にて前記コンデンサに充電された分、基準電圧より昇圧された昇圧電圧を出力するブートストラップ回路と、
前記昇圧電圧により動作し前記第１制御信号を増幅し前記第１のＭＯＳトランジスタに印加する第１のドライバと、
前記基準電源により動作し前記第２制御信号を増幅し前記第２のＭＯＳトランジスタに印加する第２のドライバと、を備え、
前記パルス幅変調回路は、
下限値から上限値までカウント値を変化させるカウンタと、
上側閾値と下側閾値を持ち、前記上側閾値に対し前記カウント値が大きい場合は一方のレベルとなり、小さい場合は他方のレベルとなる第１の基準パルス信号と、前記下側閾値に対し前記カウント値が大きい場合は一方のレベルとなり、小さい場合は他方のレベルとなる第２の基準パルス信号とを生成し、出力する基準パルス信号生成部と、
前記カウント値と入力信号とを比較し、比較結果を出力する比較器と、
前記比較結果に応じて、前記第１の基準パルス信号と前記第２の基準パルス信号とを切り換えて出力するマルチプレクサと、を有することを特徴とするパルス幅変調増幅器。
【請求項２】
請求項１に記載のパルス幅変調増幅器において、
前記第１及び第２の基準パルス信号それぞれにおける前記第１のＭＯＳトランジスタをオフ状態とするパルス間欠期間のうち短い方は、当該パルス間欠期間での前記コンデンサの充電量が前記パルス幅変調周期から当該パルス間欠期間を除いた期間での前記第１のドライバの動作に必要十分な量となることに基づいて設定されること、を特徴とするパルス幅変調増幅器。
【請求項３】
請求項２に記載のパルス幅変調増幅器において、
前記第１及び第２の基準パルス信号それぞれのデューティ比は互いに相補的に設定されること、を特徴とするパルス幅変調増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号をパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に変換した後、Ｄ級増幅するパルス幅変調増幅器に関する。
【背景技術】
【０００２】
シリコンオーディオプレイヤやＣＤ（Compact Disc）プレイヤやテレビなどのオーディオ再生機能を有する電子機器において、省電力を目的としてＤ級アンプが用いられるようになってきた。Ｄ級アンプは、ＰＷＭ信号やパルス密度（Pulse Density Modulation：ＰＤＭ）信号を増幅する。
【０００３】
パルス幅変調増幅器（ＰＷＭ増幅器）は、入力信号をＰＷＭ信号に変換するＰＷＭ部と、このＰＷＭ信号の振幅を増幅するＤ級アンプである増幅部とを有する。図４は、入力信号を元に算出される参照値とカウンタとの比較によりＰＷＭ信号を生成する従来の回路（ＰＷＭ部）のブロック図であり、図５はＰＷＭ部により生成されたＰＷＭ信号を増幅する増幅部の回路図である。当該増幅部の出力段増幅回路となるプッシュプル回路１４のハイサイドのＭＯＳトランジスタＴｒ１及びローサイドのＭＯＳトランジスタＴｒ２は共にｎチャネルのトランジスタで構成される。
【０００４】
図４において、入力信号ＳＲＥＦは例えば、音声信号をＰＷＭの周期τＰＷＭに同期してサンプリングした信号であり、比較器２に入力される。比較器２はカウンタ４から入力されるカウント値ＣＮと、信号ＳＲＥＦとを比較して、比較結果に応じた電圧を出力する。カウンタ４はτＰＷＭの周期内でカウント値ＣＮを変化させ、例えば、鋸歯波形（片側三角波）に従い、計数下限値ＣＭＩＮ（例えば、ＣＭＩＮ＝０）から計数上限値ＣＭＡＸまでの範囲（ＣＭＩＮ≦ＣＮ≦ＣＭＡＸ）のカウントアップをτＰＷＭの周期で繰り返す。
【０００５】
比較器２は、ＰＷＭ信号ＳＰＷＭとして、ＣＮ≦ＳＲＥＦの期間は、論理値“１”に対応する所定の高電位であるＨ（High）レベルを出力し、ＣＮ＞ＳＲＥＦの期間は、論理値“０”に対応する所定の低電位であるＬ（Low）レベルを出力する。
【０００６】
デッドタイム生成回路６及びレベルシフト回路８は、比較器２から出力されるＰＷＭ信号ＳＰＷＭに基づいて、プッシュプル回路のハイサイドのトランジスタＴｒ１のオン／オフ状態を切り替えるドライバ制御信号と、ローサイドのトランジスタＴｒ２のオン／オフ状態を切り替えるドライバ制御信号とを生成するドライバ信号生成部である。具体的には、ＰＷＭ信号ＳＰＷＭを元に、デッドタイム生成回路６及びレベルシフト回路８によってハイサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−Ｈが、デッドタイム生成回路６によってローサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−Ｌが生成される。ＳＤＲＩＶＥ−Ｈ、ＳＤＲＩＶＥ−Ｌはそれぞれ、図５に示すハイサイドゲートドライバ（ドライバ１０）、ローサイドゲートドライバ（ドライバ１２）に入力される。ドライバ１０，１２はプッシュプル回路１４の駆動信号を生成する。プッシュプル回路１４は既に述べたように一対のＭＯＳトランジスタＴｒ１，Ｔｒ２を有し、これらは正電圧源ＶＤ１と接地電位ＧＮＤとの間に直列接続される。トランジスタＴｒ１，Ｔｒ２は、Ｔｒ１とＴｒ２が同時にオン状態となって正電圧源ＶＤ１から接地電位ＧＮＤに向かって貫通電流が流れないよう、Ｔｒ１とＴｒ２のオン状態が切り替わる際には図６に示されるようなＴｒ１とＴｒ２が共にオフとなるデッドタイム期間８０を挟んで互いに逆相で駆動される。トランジスタＴｒ１，Ｔｒ２の接続点Ａがプッシュプル回路１４の出力端子となる。Ａ点に生じるＰＷＭ信号は、コイルＬ１及びコンデンサＣ１で構成されたＬＣフィルターであるローパスフィルタ（Low Pass Filter：ＬＰＦ）１６でアナログ信号に変換され、スピーカ等の負荷に供給される。
【０００７】
プッシュプル回路１４を構成するＭＯＳトランジスタＴｒ１，Ｔｒ２は基本的に対称に動作する必要がある。ここで、プッシュプル回路１４は出力段回路であるため、トランジスタＴｒ１，Ｔｒ２には大きな駆動能力が要求され、そのサイズが大きくなる。特に、ｐチャネルのＭＯＳトランジスタはｎチャネルのＭＯＳトランジスタよりサイズが大きくなる。そこで、集積回路（ＩＣ）化を図る場合には、上述のように両トランジスタＴｒ１，Ｔｒ２をｎチャネルとしてチップサイズの縮小が図られる。
【０００８】
プッシュプル回路１４の両トランジスタＴｒ１，Ｔｒ２をｎチャネルとした場合、トランジスタＴｒ１のゲートに印加される駆動信号ＶＧ１の電圧を、正電圧源ＶＤ１よりも持ち上げる必要があり、このためにブートストラップ回路１８が用いられる。
【０００９】
ブートストラップ回路１８は、コンデンサＣ２とダイオードＤ１とを含んでいる。コンデンサＣ２はドライバ１０の高電位電源ラインＶＤＨ（Ｂ点）と低電位電源ラインＶＤＬとの間に接続される。また、コンデンサＣ２は一方端を、ダイオードＤ１を介して正電圧源ＶＤ２に接続され、他方端をＡ点及びトランジスタＴｒ２を介して接地電位ＧＮＤに接続される。ダイオードＤ１はアノードを正電圧源ＶＤ２に接続され、カソードをコンデンサＣ２に接続される。正電圧源ＶＤ２は例えば５Ｖ程度の比較的低い電圧に設定されるのに対し、テレビやミニコンポといった民生機器の場合、正電圧源ＶＤ１は駆動される負荷に応じて、例えば８〜２０Ｖ程度といった正電圧源ＶＤ２よりも高い電圧に設定される。
【００１０】
ローサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−ＬがＨレベルの期間、ドライバ１２はトランジスタＴｒ２をオンする駆動信号ＶＧ２を出力する。このトランジスタＴｒ２のオン状態においては、デッドタイム制御によりＴｒ１をオンする駆動信号ＶＧ１は出力されないため、ハイサイドゲートドライバ１０はほぼ接地電位ＧＮＤに等しくなるＡ点電位を基準とし、正電圧源ＶＤ２を電源として駆動する。その際、同時に正電圧源ＶＤ２によりコンデンサＣ２は正電圧源ＶＤ２の電圧よりダイオードＤ１の順方向降下電圧の分だけ低い電圧で充電される。やがて図６に示されるようにローサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−ＬがＬレベルとなり、デッドタイム期間８０をおいた後、代わってハイサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−ＨがＨレベルになっていく。その際、まずローサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−ＬがＬレベルとなるとトランジスタＴｒ２がオフし、Ａ点の電位が上昇する。これに連動してＢ点の電位はＡ点の電位とＣ２の電荷による電圧との和に等しくなるように上昇し、正電圧源ＶＤ２の電圧とダイオードＤ１の順方向降下電圧の差の電圧よりも上昇する。その結果、コンデンサＣ２の充電は停止される。コンデンサＣ２の充電が停止されると同時にドライバ１０はコンデンサＣ２の充電電荷を電源として動作するようになる。次にハイサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−ＨがＨレベルになると、ハイサイドゲートドライバ１０はトランジスタＴｒ１をオンする駆動信号ＶＧ１を出力する。トランジスタＴｒ１がオンすると、Ａ点の電位はほぼ正電圧源ＶＤ１の電位となり、ハイサイドゲートドライバ１０はこのＡ点の電位（≒ＶＤ１）を基準電位にして、ＶＤ１の電圧とＣ２の電荷による電圧との和の電圧を電源として駆動するようになる。つまり、Ｄ１とＣ２とにより構成されるブートストラップ回路１８は、Ａ点を基準とするフローティング電源として振舞い、ハイサイドゲートドライバ１０を駆動する。
【００１１】
図７は、入力信号ＳＲＥＦの波形２０を示す模式図であり、横軸が時間、縦軸が信号ＳＲＥＦの値である。図７は入力信号ＳＲＥＦの波形が正弦波である例を示している。図７の上下に示す点線２２，２４はそれぞれ、カウンタ４の計数上限値ＣＭＡＸ、計数下限値ＣＭＩＮに対応するレベルであり、ここでは、それぞれデータ値“＋１”，“−１”に相当する。図７は入力波形２０の変動幅がデータの制限幅（−１〜＋１）に収まる通常状態を示している。図８は、図７の波形２０のピークを含む期間２６でのプッシュプル回路１４の出力の波形２８を表しており、横軸が時間、縦軸が電圧の値である。通常状態では、ＰＷＭ周期τＰＷＭ毎にデューティ比が１００％未満のパルス３０が生成される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２１７４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図９は、図７と同様、入力信号ＳＲＥＦの波形４０を示す模式図である。図９は、入力波形４０がデータの上限“＋１”に達し、波形クリップを生じている状態を示している。図１０は、波形４０のクリップ期間を含む期間４２でのプッシュプル回路１４の出力の波形４４を表している。この場合、クリップ期間ではパルスのデューティ比が１００％となり、通常状態ではＰＷＭ周期τＰＷＭ毎に生じるパルスの間欠期間３２が消滅し、パルス４６のように複数の周期τＰＷＭにわたってＨレベルとなり得る。結果としてプッシュプル回路１４の出力がＨレベルに維持される間、コンデンサＣ２は充電されずにドライバ１０を駆動しなければならない。しかし、Ｈレベルに維持される期間が長くなると、コンデンサＣ２は充電電荷の放電により、ドライバ１０を駆動できなくなるという問題があった。その結果、パルス４６のレベルは実線４８のように時間経過によってＨレベルから低下し、点線で示す期待するパルス波形が得られない。これにより、トランジスタＴｒ１，Ｔｒ２が共にオフ状態となって、本来、大きな出力信号が得られるべき期間に出力が停止し、出力波形が歪むという問題を生じる。
【００１４】
本発明は上記問題点を解決するためになされたものであり、波形クリップが生じてもＰＷＭ信号の増幅が精度良く行われるパルス幅変調増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るパルス幅変調増幅器は、パルス幅変調信号を出力するパルス幅変調回路と、出力回路となるプッシュプル回路を構成する第１及び第２のＭＯＳトランジスタと、前記パルス幅変調信号に基づいて、前記第１のＭＯＳトランジスタのオン／オフ状態を切り替える第１制御信号及び前記第２のＭＯＳトランジスタのオン／オフ状態を切り替える第２制御信号を生成する制御信号生成部と、前記第２のＭＯＳトランジスタのオン状態にて充電されるコンデンサを有し、前記第２のＭＯＳトランジスタのオフ状態にて前記コンデンサに充電された分、基準電圧より昇圧された昇圧電圧を出力するブートストラップ回路と、前記昇圧電圧により動作し前記第１制御信号を増幅し前記第１のＭＯＳトランジスタに印加する第１のドライバと、前記基準電源により動作し前記第２制御信号を増幅し前記第２のＭＯＳトランジスタに印加する第２のドライバと、を備え、前記パルス幅変調回路は、下限値から上限値までカウント値を変化させるカウンタと、上側閾値と下側閾値を持ち、前記上側閾値に対し前記カウント値が大きい場合は一方のレベルとなり、小さい場合は他方のレベルとなる第１の基準パルス信号と、前記下側閾値に対し前記カウント値が大きい場合は一方のレベルとなり、小さい場合は他方のレベルとなる第２の基準パルス信号とを生成し、出力する基準パルス信号生成部と、前記カウント値と入力信号とを比較し、比較結果を出力する比較器と、前記比較結果に応じて、前記第１の基準パルス信号と前記第２の基準パルス信号とを切り換えて出力するマルチプレクサと、を有するものである。
【発明の効果】
【００１６】
本発明によれば、ハイサイドゲートドライバ駆動信号、及びローサイドゲートドライバ駆動信号の生成に用いられるパルス幅変調信号のデューティ比に１００％未満の上限が設けられる。すなわち、波形クリップが生じた場合にも、パルス幅変調周期毎に一定のパルス間欠期間が設けられる。このパルス間欠期間にブートストラップ回路のコンデンサが充電されるので、波形クリップの期間が長くなっても、第１のドライバは継続動作し、ＰＷＭ信号の増幅が精度良く行われる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係るＰＷＭ増幅器のＰＷＭ部の概略のブロック図である。
【図２】鋸歯波形に従ったカウント値ＣＮの変化と、これに対応する最大パルス幅波形ＳＭＡＸ及び最小パルス幅波形ＳＭＩＮとを示すタイミング図である。
【図３】ＰＷＭ信号ＳＰＷＭの波形を示す模式図である。
【図４】入力信号をＰＷＭ信号に変換する従来のＰＷＭ部のブロック図である。
【図５】ＰＷＭ部により生成されたＰＷＭ信号を増幅する増幅部の回路図である。
【図６】ハイサイド及びローサイドゲートドライバ駆動信号の波形を示す模式図である。
【図７】通常状態での入力信号ＳＲＥＦの波形を示す模式図である。
【図８】図７の波形のピークを含む期間での従来のプッシュプル回路の出力の波形を示す模式図である。
【図９】波形クリップを生じている状態での入力信号ＳＲＥＦの波形を示す模式図である。
【図１０】図９の波形のピークを含む期間でのプッシュプル回路の出力の波形を示す模式図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態（以下実施形態という）に係るＰＷＭ増幅器について、図面に基づいて説明する。本ＰＷＭ増幅器は例えば、デジタルオーディオ機器に用いられる。デジタルオーディオ機器では、ＣＤ，ＤＶＤ等のデジタル記録媒体や、テレビ、ラジオ等の公共電波から再生されたパルス符号変調（Pulse Code Modulation：ＰＣＭ）信号を、ＯＮ，ＯＦＦスイッチング動作で増幅作用をするＤ級アンプに適した信号に変換している。ＣＤ，ＤＶＤ等のデジタル記録媒体から読み出されたり、公共電波からデコードされた高精度（１６〜２４ビット）のＰＣＭ信号はオーバーサンプリング処理を施され、これによりサンプリング周波数を高めたハイレートＰＣＭ信号が生成される。この高精度ハイレートＰＣＭ信号は、ノイズシェーパに入力される。ノイズシェーパはΔΣ変調器を用いて構成され、高精度ハイレートＰＣＭ信号を再量子化して低精度（４〜９ビット程度）のＰＣＭ信号に変換する。ノイズシェーパは、同時にこの時発生する量子化雑音の周波数スペクトルを高域に偏らせ、オーディオ帯域でのノイズを低減する。
【００１９】
本ＰＷＭ増幅器は、ＰＷＭ部と増幅部とを含む。ＰＷＭ部は後に説明する図１の構成を有する。増幅部は、基本的に図５に示した回路構成を有するので、以下の説明では同図およびその説明を援用する。ＰＷＭ部はノイズシェーパの出力信号である低精度ＰＣＭ信号をＰＷＭ信号に変換する。増幅部はＰＷＭ部にて生成されたＰＷＭ信号を増幅する。増幅部は出力段にプッシュプル回路１４を有する。例えば、上述のデジタルオーディオ機器においては、本ＰＷＭ増幅器を一対用いてそれぞれのプッシュプル回路１４の出力間にスピーカ等の負荷を挟むＢＴＬ（Bridged Tied Load、又はBalanced Transformerless）接続されたり、１つのＰＷＭ増幅器の出力をＣ結合によりＤＣカットした後に対地間にスピーカー等の負荷を挟むシングルエンド接続されたりする。ＢＴＬ接続アンプの場合、ＰＷＭ部は各プッシュプル回路１４の出力端子に互いに逆相のＰＷＭ出力が得られるように、各プッシュプル回路１４のトランジスタのＯＮ／ＯＦＦを制御する。各プッシュプル回路１４の出力信号はＬＰＦ１６でアナログ信号に復調され、スピーカ等の負荷を駆動する。なお、ＬＰＦ１６は通常、２次のＬＣフィルターで構成される。
【００２０】
図１は、本ＰＷＭ増幅器のＰＷＭ部５０の概略のブロック図である。ＰＷＭ部５０は、カウンタ５２、比較器５４、マルチプレクサ５６を有する。ＰＷＭ部５０は入力信号ＳＲＥＦとして、前段のノイズシェーパ５８から低精度ＰＣＭ信号を入力され、それらに応じたデューティ比を有するＰＷＭ信号ＳＰＷＭを生成し、増幅部へ出力する。
【００２１】
例えば、入力信号ＳＲＥＦは低精度ＰＣＭ信号をＰＷＭ周期τＰＷＭに同期してサンプリングした信号とすることができる。なお、信号ＳＲＥＦは範囲［−１，＋１］で定義される。信号ＳＲＥＦは比較器５４に入力される。
【００２２】
カウンタ５２は、所定の計数下限値ＣＭＩＮから計数上限値ＣＭＡＸまでの計数範囲［ＣＭＩＮ，ＣＭＡＸ］にて前記パルス幅変調周期で繰り返される三角波形又は鋸歯波形に従いカウント値ＣＮを変化させるカウンタである。以下の説明では、カウンタ５２は鋸歯波形に従いＣＭＩＮからＣＭＡＸへカウントアップする動作をＰＷＭ周期τＰＷＭに同期して繰り返すものであるとする。
【００２３】
また、カウンタ５２は、基準パルス信号生成部６０を有する。基準パルス信号生成部６０は、基準パルス信号として最大パルス幅波形ＳＭＡＸと最小パルス幅波形ＳＭＩＮとを生成する。最大パルス幅波形ＳＭＡＸ、最小パルス幅波形ＳＭＩＮはそれぞれカウント値ＣＮが予め設定された閾値ＣＴＨ−Ｐ，ＣＴＨ−Ｎ以下である期間にてＨレベルであり、ＣＮが当該閾値を超えるとＬレベルとなるパルス信号である。
【００２４】
最大パルス幅波形ＳＭＡＸに対して設定される閾値ＣＴＨ−Ｐ、及び最小パルス幅波形ＳＭＩＮに対して設定される閾値ＣＴＨ−Ｎはそれぞれカウンタ５２の計数範囲内に設定される。ここで、εＰ，εＮを計数範囲の幅（ＣＭＡＸ−ＣＭＩＮ）に比べて十分に小さい自然数とする。閾値ＣＴＨ−Ｐは閾値ＣＴＨ−Ｎより計数上限値ＣＭＡＸ寄りに設定され、基本的にＣＭＡＸに近い値、つまり（ＣＭＡＸ−εＰ）なる値に設定される。例えば、ＣＴＨ−Ｐは（ＣＭＡＸ−１）に設定することができる。一方、閾値ＣＴＨ−Ｎは閾値ＣＴＨ−Ｐより計数下限値ＣＭＩＮ寄りに設定され、基本的にＣＭＩＮに近い値、つまり（ＣＭＩＮ＋εＮ）なる値に設定される。例えば、ＣＴＨ−Ｎは（ＣＭＩＮ＋１）に設定することができる。
【００２５】
図２は、鋸歯波形に従ったカウント値ＣＮの変化と、これに対応する最大パルス幅波形ＳＭＡＸ及び最小パルス幅波形ＳＭＩＮとを示すタイミング図である。最大パルス幅波形ＳＭＡＸには、大きなデューティ比を占めるパルス７０がＰＷＭ周期τＰＷＭに同期して現れ、それらパルス７０相互間には短いパルス間欠期間７２が設けられる。一方、最小パルス幅波形ＳＭＩＮに現れるパルス７４のデューティ比は小さく、ＰＷＭ周期τＰＷＭのうちのほとんどの部分はパルス間欠期間７６に設定される。後述するように、最大パルス幅波形ＳＭＡＸは、ＰＷＭ信号ＳＰＷＭの最大のデューティ比を規定し、一方、最小パルス幅波形ＳＭＩＮは、最小のデューティ比を規定する。
【００２６】
比較器５４は、カウンタ５２からカウント値ＣＮを、ノイズシェーパ５８から信号ＳＲＥＦを入力される。比較器５４はカウント値ＣＮと信号ＳＲＥＦとを比較し、比較結果信号ＳＳＥＬを出力する機能を有する。比較に際しては、計数上限値ＣＭＡＸが信号ＳＲＥＦの上限“＋１”に対応し、計数下限値ＣＭＩＮが信号ＳＲＥＦの下限“−１”に対応するように、カウント値ＣＮと信号ＳＲＥＦとの間のスケーリングが行われる。
【００２７】
マルチプレクサ５６は、比較器５４の比較結果ＳＳＥＬに基づいて信号ＳＲＥＦに対応するＰＷＭ信号ＳＰＷＭを生成する変調部としての機能を有する。具体的には、マルチプレクサ５６は、カウント値ＣＮが、被変調波信号である信号ＳＲＥＦ以下に相当する値を有する期間には、最大パルス幅波形ＳＭＡＸをＰＷＭ信号ＳＰＷＭとして出力し、一方、信号ＳＲＥＦと比べてカウント値ＣＮが大きな値に相当する期間には、最小パルス幅波形ＳＭＩＮをＰＷＭ信号ＳＰＷＭとして出力する。このＰＷＭ信号ＳＰＷＭは、増幅部のデッドタイム生成回路６とレベルシフト回路８にてプッシュプル回路１４のトランジスタＴｒ１，Ｔｒ２のオン／オフ状態を制御するハイサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−Ｈ及びローサイドゲートドライバ駆動信号ＳＤＲＩＶＥ−Ｌを生成するために用いられる。
【００２８】
図３は、ＰＷＭ信号ＳＰＷＭの波形を示す模式図である。図３（ａ）は、信号ＳＲＥＦが閾値ＣＴＨ−Ｐ以上に相当する値を有する場合のＰＷＭ信号ＳＰＷＭの波形である。この場合のＰＷＭ信号ＳＰＷＭの波形は、最大パルス幅波形ＳＭＡＸに一致する。信号ＳＲＥＦが上限値“＋１”にクリップしている状態では、この波形のＰＷＭ信号ＳＰＷＭが増幅部へ出力される。図３（ｃ）は、信号ＳＲＥＦが閾値ＣＴＨ−Ｎ以下に相当する値を有する場合のＰＷＭ信号ＳＰＷＭの波形である。この場合のＰＷＭ信号ＳＰＷＭの波形は、最小パルス幅波形ＳＭＩＮに一致する。信号ＳＲＥＦが下限値“−１”にクリップしている状態では、この波形のＰＷＭ信号ＳＰＷＭが増幅部へ出力される。
【００２９】
図３（ｂ）は、信号ＳＲＥＦが閾値ＣＴＨ−Ｐと閾値ＣＴＨ−Ｎとの間に相当する値を有する場合のＰＷＭ信号ＳＰＷＭの波形である。この波形は、ＰＷＭ周期τＰＷＭ内の先行する期間ｐＦにおいて最大パルス幅波形ＳＭＡＸを出力し、残りの期間ｐＲにおいて最小パルス幅波形ＳＭＩＮを出力することにより生成される。信号ＳＲＥＦがクリップしていない通常状態では、期間ｐＦ（又は期間ｐＲ）の長さが信号ＳＲＥＦに応じて変動する図３（ｂ）の波形のＰＷＭ信号ＳＰＷＭが増幅部へ出力される。このＰＷＭ信号ＳＰＷＭは例えば、図７に示す信号ＳＲＥＦのピークを含む期間２６において、図８に示した従来の波形２８と同じ波形となる。
【００３０】
一方、図９に示すように信号ＳＲＥＦが上限“＋１”に達し、波形クリップを生じた状態では、ＰＷＭ部５０は、図３（ａ）に示した波形のＰＷＭ信号ＳＰＷＭを出力する。この波形は、パルス７０のデューティ比が１００％未満に設定され、パルス間欠期間７２が設けられるので、複数の周期τＰＷＭにわたってクリップ状態が継続される場合でも、増幅部のブートストラップ回路１６のコンデンサＣ２が周期τＰＷＭ毎に充電される。これにより、クリップ状態でもドライバ１０は駆動し続けることができる。なお、この観点から上述のεＰは、充電に必要十分なパルス間欠期間７２が得られる値に設定される。
【００３１】
上限クリップに対する図３（ａ）に示した波形のＰＷＭ信号ＳＰＷＭは、増幅部から負荷に供給されるアナログ信号のオフセットに影響を与える。信号ＳＲＥＦが下限“−１”にクリップした場合におけるＰＷＭ信号ＳＰＷＭを図３（ｃ）に示した波形とする主たる目的は、上限クリップ時のＰＷＭ信号ＳＰＷＭによるオフセットのずれを相殺することにある。この目的から、下限クリップ時にＰＷＭ信号ＳＰＷＭとして出力される最小パルス幅波形ＳＭＩＮのパルス７４のパルス幅は、上限クリップ時にＰＷＭ信号ＳＰＷＭとして出力される最大パルス幅波形ＳＭＡＸのパルス間欠期間７２に応じて定められる。一般的には、パルス７４の幅はパルス間欠期間７２と同じ時間に設定することができ、この場合、εＰ＝εＮに設定する。なお、上限クリップと下限クリップとの生じ方の差が大きい場合には、εＮをεＰと異なる値に設定して、オフセットのずれが好適に補償されるようにすることもできる。
【００３２】
ＰＷＭ部５０から出力されるＰＷＭ信号ＳＰＷＭはそれぞれ増幅部に入力される。既に述べたように、本実施形態における増幅部は図５に示すものと基本的に同様であり、ＰＷＭ信号ＳＰＷＭはデッドタイム生成回路６、レベルシフト回路８にて、ハイサイドゲートドライバ１０、ローサイドゲートドライバ１２に対する駆動信号ＳＤＲＩＶＥ−Ｈ、ＳＤＲＩＶＥ−Ｌに変換され、更にドライバ駆動信号ＳＤＲＩＶＥ−Ｈ、ＳＤＲＩＶＥ−Ｌはドライバ１０，１２にて、プッシュプル回路１４に対する駆動信号ＶＧ１，ＶＧ２に変換される。プッシュプル回路１４は、一対のｎチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２からなり、この構成に対応してダイオードＤ１とコンデンサＣ２とからなるブートストラップ回路１８が設けられる。ブートストラップ回路１８のコンデンサＣ２は、トランジスタＴｒ２がオン状態のとき正電圧源ＶＤ２を印加されて充電され、トランジスタＴｒ２がオフしトランジスタＴｒ１をオンさせるときにドライバ１０の電源として利用される。
【００３３】
本発明によれば、上述したように、信号ＳＲＥＦが上限クリップした場合、ＰＷＭ信号ＳＰＷＭには周期τＰＷＭ毎にパルス間欠期間７２が設けられる。一方、ＰＷＭ信号ＳＰＷＭにパルス７０が生じている期間ではトランジスタＴｒ２はＬレベルの駆動信号ＶＧ２を印加されてオフし、ブートストラップ回路１８は昇圧電圧を出力する。ドライバ１０はコンデンサＣ２から昇圧電圧を供給されて動作し、トランジスタＴｒ１をオンさせるＨレベルの駆動信号ＶＧ１を出力する。
【００３４】
ブートストラップ回路１８を用いることで、トランジスタＴｒ２よりも高いゲート電圧でオンするトランジスタＴｒ１に対する駆動信号ＶＧ１を、比較的低い電圧の正電圧源ＶＤ２を用いて生成することができる。正電圧源ＶＤ２の電圧が低いとドライバ１０，１２に印加される電圧も低くなり、例えば、ドライバ１０，１２を耐圧の低い素子で構成できたり、回路構成の簡素化や、消費電力の低減を図ることができる。このようなブートストラップ回路１８を用いた増幅部を備えたＰＷＭ増幅回路において、本発明によれば、波形クリップを生じる入力信号に対しても、歪みが抑制された増幅が行われる。
【００３５】
上述のようにＰＷＭ部５０では、カウンタ５２が、一定のデューティ比に設定された最大パルス幅波形ＳＭＡＸ及び最小パルス幅波形ＳＭＩＮを、入力される信号ＳＲＥＦとは無関係に定常的に生成する。比較器５４は信号ＳＲＥＦとカウント値ＣＮとの比較結果に基づいて、最大パルス幅波形ＳＭＡＸ及び最小パルス幅波形ＳＭＩＮのいずれかを選択して出力する。その選択に際して比較器５４が行う信号ＳＲＥＦとカウント値ＣＮとの比較処理は、単純な大小関係の判定であり、例えば、信号ＳＲＥＦが閾値ＣＴＨ−Ｐに対応するレベルを超えたかや、信号ＳＲＥＦが閾値ＣＴＨ−Ｎに対応するレベルをＣＴＨ−Ｎを下回ったかを判別するといった複雑な処理は必要とされない。これらの点で、ＰＷＭ部５０の回路構成は簡素化され得る。
【００３６】
なお、上述の実施形態では、カウンタ５２は周期τＰＷＭ内にて鋸歯波形に従いカウント値ＣＮを変化させる場合を例示したが、既に述べたように三角波形に従いカウント値ＣＮを変化させるものであってもよい。
【符号の説明】
【００３７】
２  従来型比較器、４  従来型カウンタ、６  デッドタイム生成回路、８  レベルシフト回路、１０  ハイサイドゲートドライバ、１２  ローサイドゲートドライバ、１４  プッシュプル回路、１６  ＬＰＦ、１８  ブートストラップ回路、５０  ＰＷＭ部、５２  カウンタ、５４  比較器、５６  マルチプレクサ、５８  ノイズシェーパ、６０  基準パルス信号生成部、７０，７４  パルス、７２  パルス間欠期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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