(57)【要約】【課題】各チャネルが伝送路の特性に合わせて最適な周波数で伝送することができる制御回路及び回路間通信方法を目的とする。【解決手段】本発明にかかる制御回路は、第１の回路１から第２の回路２へのデータ信号の送信において、第１の回路１からのデータ信号を、複数チャネルを用いて出力する出力回路３と、出力回路３から出力されたデータ信号を第２の回路２に入力する入力回路３を備える制御回路である。出力回路３は、複数チャネル毎に、複数の異なるクロック周波数を供給するクロック周波数生成手段３１と、複数チャネルの各々のチャネルが、複数の異なるクロック周波数に基づいてデータ信号を出力する出力３２とを備え、入力回路４は、出力手段３２から取得したデータの受信品質を比較した結果に基づいて第２の回路２に出力するデータ信号を選択する判定手段４１を備えるものである。【選択図】図１
2010226189.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路から第２の回路へのデータ信号の送信において、当該第１の回路からのデータ信号を、複数チャネルを用いて出力する出力回路と、当該出力回路から出力されたデータ信号を当該第２の回路に入力する入力回路を備える制御回路であって、
前記出力回路は、
前記複数チャネル毎に、複数の異なるクロック周波数を供給するクロック周波数生成手段と、
前記複数チャネルの各々のチャネルが、複数の異なるクロック周波数に基づいてデータ信号を出力する出力手段とを備え、
前記入力回路は、
前記出力手段から取得したデータの受信品質を比較した結果に基づいて前記第２の回路に出力するデータ信号を選択する判定手段を備える制御回路。
【請求項２】
前記判定手段は、前記選択したデータに用いられているクロック周波数情報を前記出力回路に入力し、
前記出力回路は、前記選択されたデータを出力するチャネルに対しては、前記クロック周波数情報に示されるクロック周波数を供給する制御を行うクロック周波数制御手段をさらに備える請求項１記載の制御回路。
【請求項３】
前記出力手段は、複数の異なるクロック周波数を用いてデータの同期化を行う同期手段をさらに有し、
前記同期手段により同期化されたデータを順次出力することを特徴とする請求項１記載の制御回路。
【請求項４】
前記判定手段は、前記出力手段より取得した複数のデータのデータエラーレートを比較した結果に基づいて第２の回路に格納するデータを選択することを特徴とする請求項１又は２記載の制御回路。
【請求項５】
前記判定手段は、前記出力手段より取得した複数のデータの波形と、あらかじめ定められた波形を比較した結果に基づいて第２の回路に格納するデータを選択することを特徴とする請求項１又は２記載の制御回路。
【請求項６】
第１の回路から第２の回路へのデータ信号の送信において、当該第１の回路からのデータ信号を、複数チャネルを用いて出力する出力回路と、当該出力回路から出力されたデータ信号を第２の回路に入力する入力回路によってデータ信号の入出力を行う回路間通信方法であって、
前記出力回路において、前記複数チャネルの各々のチャネルが、複数の異なるクロック周波数に基づいてデータ信号を出力するステップを備え、
前記入力回路において、前記出力手段から取得したデータの受信品質を比較した結果に基づいて前記第２の回路に出力するデータ信号を選択するステップを備える回路間通信方法。
【請求項７】
前記選択したデータに用いられているクロック周波数情報を出力回路に出力するステップと、
前記出力回路において、前記選択されたデータを出力するチャネルに対しては、前記出力されたクロック周波数情報に示されるクロック周波数を供給する制御を行うステップをさらに備える請求項６記載の回路間通信方法。
【請求項８】
前記データ信号を出力するステップでは、複数の異なるクロック周波数を用いてデータの同期化を行うステップと、
前記同期化されたデータを順次出力するステップとをさらに備える請求項６記載の回路間通信方法。
【請求項９】
前記データを選択するステップは、複数のデータのデータエラーレートを比較した結果に基づいて第２の回路に格納するデータを選択するステップをさらに備える請求項６又は７記載の回路間通信方法。
【請求項１０】
前記データを選択するステップは、複数のデータの波形と、あらかじめ定められた波形を比較した結果に基づいて第２の回路に格納するデータを選択するステップをさらに備える請求項６又は７記載の回路間通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は制御回路及び回路間通信方法に関し、特に回路間通信における周波数制御に関する。
【背景技術】
【０００２】
シリアル通信手段を用いて、情報処理装置と外部機器を接続する際に、最適な通信速度を設定するために、情報処理装置と外部機器において、最適なクロック周波数を設定する必要がある。このような場合に、特許文献１は、情報処理装置と外部機器の間で異なるクロック周波数を用いて、繰り返しテストデータを送信することにより、最適なクロック周波数を設定する技術を開示している。具体的に説明すると、情報処理装置は、あるクロック周波数を用いたテストデータを外部機器に送信する。外部機器は、受信したテストデータを情報処理装置に送信する。この一連の動作を複数回繰り返し、情報処理装置はテストデータのエラー検証、遅延時間の測定等の結果から、最適なクロック周波数を決定する。
【０００３】
ここで、装置内部における回路間通信においても、コストメリット及びシリアル通信の高速化等を背景に、シリアル通信が用いられることが多くなっている。また、回路間通信において大量のデータ送信を目的として、回路間を複数のチャネルを用いてシリアル通信を行う方法も実現されており、この場合における効率的なデータ信号の制御方法が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許３１８８７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、回路間を、複数のシリアル通信手段で接続する複数チャネル通信を実現する場合に、通常各チャネルは同一周波数で伝送を実施する。この場合回路間を接続する伝送路はほぼ同一構造となるように設計するが、若干の差異が生じてしまう場合がある。高速伝送においては、伝送路の若干の構造の違い、例えば線長の違い等により、各チャネルにおける最適周波数が異なるため、同一周波数で全チャネルを動作させることが困難になる。
【０００６】
本発明は、このような問題点を解決するためになされたものであり、各チャネルが伝送路の特性に合わせて最適な周波数で伝送することができる制御回路及び回路間通信方法を目的とする。
【課題を解決するための手段】
【０００７】
本発明にかかる制御回路は、第１の回路から第２の回路へのデータ信号の送信において、第１の回路からのデータ信号を、複数チャネルを用いて出力する出力回路と、当該出力回路から出力されたデータ信号を当該第２の回路に入力する入力回路を備える制御回路であって、前記出力回路は、前記複数チャネル毎に、複数の異なるクロック周波数を供給するクロック周波数生成手段と、前記複数チャネルの各々のチャネルが、複数の異なるクロック周波数に基づいてデータ信号を出力する出力手段とを備え、前記入力回路は、前記出力手段から取得したデータの受信品質を比較した結果に基づいて前記第２の回路に出力するデータ信号を選択する判定手段を備えるものである。
【０００８】
さらに、本発明にかかる回路間通信方法は、第１の回路から第２の回路へのデータ信号の送信において、第１の回路からのデータ信号を、複数チャネルを用いて出力する出力回路と、当該出力回路から出力されたデータ信号を第２の回路に入力する入力回路によってデータ信号の入出力を行う回路間通信方法であって、前記出力回路において、前記複数チャネルの各々のチャネルが、複数の異なるクロック周波数に基づいてデータ信号を出力するステップを備え、前記入力回路において、前記出力手段から取得したデータの受信品質を比較した結果に基づいて前記第２の回路に出力するデータ信号を選択するステップを備えることである。
【発明の効果】
【０００９】
本発明により、各チャネルが伝送路の特性に合わせて最適な周波数で伝送することができる制御回路及び回路間通信方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる制御回路の構成図である。
【図２】実施の形態１にかかる制御回路の構成図である。
【図３】実施の形態１及び２にかかる同期化処理の概要図である。
【図４】実施の形態１にかかる出力回路のフローチャートである。
【図５】実施の形態１にかかる入力回路のフローチャートである。
【図６】実施の形態２にかかる制御回路の構成図である。
【図７】実施の形態２にかかる制御回路のフローチャートである。
【発明を実施するための形態】
【００１１】
（実施の形態１）
以下、図面を参照して本発明の実施の形態について説明する。図１は本発明にかかる制御回路の構成を示した図である。制御回路は、第１の回路１から第２の回路２へのデータ信号において、第１の回路１からデータ信号を複数のチャネルを用いて出力する出力回路３と、出力回路３から出力されたデータ信号を、第２の回路２に入力する入力回路４とを備えている。さらに、出力回路３は、クロック周波数生成部３１と、出力部３２ａ乃至３２ｃを有している。入力回路４は、判定部４１ａ乃至４１ｃを備えている。また、出力回路３と入力回路４は、複数チャネル（チャネル１乃至ｎ）を用いてデータ信号の入出力を行うことができる。図１においては、チャネル１、チャネル２及びチャネルｎのデータの入出力にかかる構成を示している。クロック周波数生成部３１は、各チャネルに共通して用いられる。
【００１２】
第１の回路１は、第２の回路２へデータ信号を送信するにあたり、出力回路３にデータ信号を出力する。
【００１３】
クロック周波数生成部３１は、複数のクロック周波数を生成する。さらに、複数のクロック周波数は異なる周波数により生成される。ここで、複数のクロック周波数を生成するために、クロック周波数生成部３１は、複数存在してもよく、１つのクロック周波数生成部３１が複数のクロック周波数を生成してもよい。クロック周波数生成部３１により生成されたクロック周波数は出力部３２ａ乃至３２ｃに供給される。
【００１４】
出力部３２ａ乃至３２ｃは、クロック周波数生成部３１から取得したクロック周波数に基づいて、第１の回路１から取得したデータ信号を、入力回路４に出力する。出力部３２ａは、チャネル１を用いて入力回路４にデータ信号を出力する。同様に、出力部３２ｂは、チャネル２を用いて入力回路４にデータ信号を出力し、出力部３２ｃはチャネルｎを用いて入力回路４にデータ信号を出力する。
【００１５】
判定部４１ａは、チャネル１を用いて出力部３２ａから取得した複数のデータ信号の受信品質を比較し、その結果に基づいて第２の回路２に出力するデータ信号を選択する。判定部４１ｂ及び判定部４１ｃも同様に、チャネル２及びチャネルｎから取得した複数のデータ信号の受信品質を比較し、その結果に基づいて第２の回路に出力するデータ信号を選択する。判定部４１ａ乃至４１ｃにより選択されたデータ信号は、第２の回路２に出力される。
【００１６】
次に図２を用いて本発明の実施形態１にかかる制御回路の構成について詳細に説明する。出力回路３は、クロック周波数生成部３１と、同期部３３ａ乃至３３ｃと、同期部３４ａ乃至３４ｃと、同期部３５ａ乃至３５ｃと、ＰＳ（Ｐａｒａｌｌｅｌ  Ｓｅｒｉａｌ）変換部３６ａ乃至３６ｃと、インタフェース（Ｉｎｔｅｒｆａｃｅ；Ｉ／Ｆ）部３７ａ乃至３７ｃを有している。入力回路４は、判定部４１ａ乃至４１ｃと、ＳＰ（Ｓｅｒｉａｌ  Ｐａｒａｌｌｅｌ）変換部４２ａ乃至４２ｃと、同期部４３ａ乃至４３ｃと、入力部４４ａ乃至４４ｃを備えている。なお、図１の出力回路３における出力部３２ａ乃至３２ｃは、同期部３３ａ乃至３３ｃと、同期部３４ａ乃至３４ｃと、同期部３５ａ乃至３５ｃと、ＰＳ変換部３６ａ乃至３６ｃと、インタフェース部３７ａ乃至３７ｃに対応する。
【００１７】
同期部３３ａ乃至３３ｃと、同期部３４ａ乃至３４ｃと、同期部３５ａ乃至３５ｃは、第１の回路１から取得したデータ信号を、クロック周波数生成部３１から取得したクロック周波数に合わせて同期化を行う。同期部３３ａ乃至３３ｃで同期化を行ったデータ信号は、ＰＳ変換部３６ａに出力される。同期部３４ａ乃至３４ｃで同期化を行ったデータ信号は、ＰＳ変換部３６ｂに出力される。同期部３５ａ乃至３５ｃで同期化を行ったデータ信号は、ＰＳ変換部３６ｃに出力される。
【００１８】
ここで、同期化処理について、図３を用いて具体的に説明を行う。同期部が取得したデータ信号において、Ｔ１の間にあらわれた変化点を、Ｔ２の周期が開始するタイミングに同期させる。さらに、Ｔ２の間にあらわれた変化点を、Ｔ３の周期が開始するタイミングに同期させる。また、Ｔ４の開始タイミングとデータの変化点タイミングが同一となった場合は、Ｔ４の開始タイミングにて同期化を行ってもよい。そして、Ｔ４の間にあらわれた変化点を、Ｔ５の周期が開始するタイミングに同期させる。
【００１９】
ＰＳ変換部３６ａは、同期部３３ａ乃至３３ｃから取得したデータ信号を、パラレル状態からシリアル状態に変換を行う。ここでは、第１の回路は、パラレル状態でデータを格納しており、出力回路３は、パラレル状態のデータ信号を第１の回路１から取得していることを想定している。第１の回路１からシリアル状態でデータを取得している場合には、ＰＳ変換部の処理は不要となる。同様に、ＰＳ変換部３６ｂ及び３６ｃもパラレル状態のデータ信号をシリアル状態に変換する。シリアル状態に変換後のデータ信号は、インタフェース部３７ａ乃至３７ｃに出力される。
【００２０】
インタフェース部３７ａは、チャネル１を用いて入力回路４にデータ信号を出力する。同様に、インタフェース部３７ｂはチャネル２を用いて、インタフェース部３７ｃはチャネルｎを用いて、それぞれ入力回路４にデータ信号を出力する。
【００２１】
入力部４４ａは、チャネル１を用いて出力回路３から出力されたデータ信号を取得する。同様に、入力部４４ｂはチャネル２を用いて、入力部４４ｃはチャネルｎを用いて、それぞれ出力回路３から出力されたデータ信号を取得する。入力部４４ａ乃至４４ｃは、取得したデータ信号を判定部４１ａ乃至４１ｃに出力する。
【００２２】
判定部４１ａは、入力部４４ａからデータ信号を取得する。ここで、判定部４１ａは、異なるクロック周波数により同期化された複数のデータ信号を取得する。そこで、取得した複数のデータの受信品質を比較し、最も状態のよいデータ信号を選択する。
【００２３】
例えば、取得したデータ信号のエラーレートを算出し、最もエラーレートの値が低いデータ信号を最も状態のよいデータ信号と特定し、選択を行う。もしくは、既知のパルス信号を示す波形と、取得したデータ信号の波形を比較し、波形が最も既知のパルス信号に近いデータ信号を最も状態のよいデータ信号と特定し、選択を行う。選択されたデータ信号は、ＳＰ変換部４２ａに出力される。判定部４１ｂ、４１ｃも同様に、入力部４４ｂもしくは４４ｃから取得したデータ信号の中から最も状態のよいデータ信号を選択する。選択されたデータ信号は、ＳＰ変換部４２ｂ及び４２ｃに出力される。
【００２４】
ＳＰ変換部４２ａ乃至４２ｃは、シリアル状態のデータ信号をパラレル状態に変換する。パラレル状態に変換されたデータ信号は、同期部４３ａ乃至４３ｃに出力される。
【００２５】
同期部４３ａ乃至４３ｃは、ＳＰ変換部４２ａ乃至４２ｃからデータ信号を取得する。同期部４３ａ乃至４３ｃは、入力回路４において共通に使用されるクロック周波数を用いて、データ信号の同期化を行う。同期化は、図３と同様の処理を行うため、説明を省略する。
【００２６】
同期化されたデータ信号は、第２回路２に出力される。
【００２７】
次に、図４を用いて本発明の実施の形態１にかかる出力回路の処理の流れにつき説明する。第１の回路から取得したデータ信号は、複製され同期部３３ａ乃至３３ｃ、同期部３４ａ乃至３４ｃ及び同期部３５ａ乃至３５ｃに入力される（Ｓ１０）。
【００２８】
次に、同期部３３ａは、第１の回路１から取得したデータ信号を、クロック周波数生成部３１により生成されたクロック周波数を用いて同期化処理を行う（Ｓ１１）。同期化処理は、上述した図３の説明と同様であるため、説明を省略する。同期部３３ｂ乃至３３ｃ、同期部３４ａ乃至３４ｃ及び同期部３５ａ乃至３５ｃも同様に同期化処理を行う。
【００２９】
次に、ＰＳ変換部３６ａは、同期部３３ａ乃至３３ｃから取得したパラレル状態のデータ信号を、シリアル状態のデータ信号に変換を行う（Ｓ１２）。変換は、それぞれの同期部で同期化処理されたデータ信号毎に行い、順次インタフェース部３７ａに出力を行う。ＰＳ変換部３６ｂ及びＰＳ変換部３６ｃにおいても同様の処理を行う。
【００３０】
次に、インタフェース部３７ａ乃至３７ｃは、ＰＳ変換部３６ａ乃至３６ｃよりシリアル状態のデータ信号を取得し、入力回路４に対して出力を行う。インタフェース部３７ａ乃至３７ｃは、ＰＳ変換部３６ａ乃至３６ｃから出力されるデータを順次取得し、取得した順番に入力回路４に対してデータ信号の出力を行う。
【００３１】
次に図５を用いて、本発明の実施の形態１にかかる入力回路４の処理の流れにつき説明する。入力部４４ａ乃至４４ｃは、出力回路３のインタフェース部３７ａ乃至３７ｃからデータ信号を取得する（Ｓ２０）。取得したデータ信号は、判定部４１ａ乃至４１ｃに出力される。
【００３２】
次に、判定部４１ａは、異なるクロック周波数により同期化された複数のデータ信号を取得する。そこで、取得した複数のデータの受信品質を比較し、最も状態のよいデータ信号を選択する。
【００３３】
例えば、取得したデータ信号のエラーレートを算出し（Ｓ２１）、最もエラーレートの値が低いデータ信号を最も状態のよいデータ信号と特定し、選択を行う（Ｓ２２）。もしくは、既知のパルス信号を示す波形と、取得したデータ信号の波形を比較し、波形が最も既知のパルス信号に近いデータ信号を最も状態のよいデータ信号と特定し、選択を行う。選択されたデータ信号は、ＳＰ変換部４２ａに出力される。判定部４１ｂ、４１ｃも同様に、取得したデータ信号の中から最も状態のよいデータ信号を選択する。選択されたデータ信号は、ＳＰ変換部４２ｂ及び４２ｃに出力される。
【００３４】
次に、ＳＰ変換部４２ａ乃至４２ｃは、シリアル状態のデータ信号をパラレル状態に変換を行う（Ｓ２３）。
【００３５】
次に、同期部４３ａ乃至４３ｃは、ＳＰ変換部２３にてパラレル状態に変換されたデータを、入力回路４において共通に使用されるクロック周波数を用いて同期化処理を行い、第２の回路２に出力する（Ｓ２４）。
【００３６】
以上説明したように、本発明の実施の形態１にかかる制御回路では、複数のクロック周波数にて同期化処理されたデータの中から、最適なクロック周波数により同期化されたデータを選択することができる。これにより、回路間を、最適なクロック周波数により同期化された状態でデータ信号の出力を行うことができるため、通信品質の向上を図ることができる。
【００３７】
次に、図６を用いて、本発明の実施の形態２にかかる制御回路の構成について説明する。出力回路３は、制御部３８ａ乃至３８ｃを有する。その他の構成は図２と同様であるため、説明を省略する。
【００３８】
入力回路４の判定部４１ａ乃至４１ｃは、出力回路３において異なるクロック周波数毎に同期化処理されたデータの中で、最適なデータを選択する。選択されたデータに用いられたクロック周波数情報を出力回路３に出力する。出力回路３の制御部３８ａ乃至３８ｃは、判定部４１ａ乃至４１ｃが出力したクロック周波数情報を取得する。例えば、判定部４１ａが出力したクロック周波数情報が、同期部３３ａにより同期化されたデータ信号に用いられているクロック周波数を示している場合、制御部３８ａは、クロック周波数生成部３１に対して、チャネル１には、同期部３３ａにのみクロック周波数を供給するよう通知する。つまり、制御部３８ａが取得したクロック周波数情報に示されているクロック周波数のみを供給するよう、クロック周波数生成部３１に通知する。制御部３８ｂ、３８ｃも同様に、チャネル２及びチャネルｎに用いられるクロック周波数情報を取得し、クロック周波数生成部３１に通知を行う。
【００３９】
次に、図７を用いて、本発明の実施の形態２にかかる処理の流れにつき説明を行う。判定部４１ａ乃至４１ｃが、最適なクロック周波数により同期化処理されたデータを選択する以前の処理は、図４及び図５と同様なので、説明を省略する。
【００４０】
入力回路４の判断部４１ａ乃至４１ｃは、最も状態のよい、最適なデータを選択すると（Ｓ３０）、最適なデータに用いられているクロック周波数情報を出力回路３に出力する（Ｓ３１）。
【００４１】
次に、出力回路３の制御部３８ａ乃至３８ｃは、判断部４１ａ乃至４１ｃが出力したクロック周波数情報を取得する（Ｓ３２）。次に、制御部３８ａは、クロック周波数生成部３１に、チャネル１に対しては、クロック周波数情報に示されているクロック周波数を供給するよう通知を行う（Ｓ３３）。つまり、クロック周波数情報に示されているクロック周波数以外のクロック周波数をチャネル１に出力しないよう通知を行う。制御部３８ｂ及び３８ｃについても同様の処理を行う。クロック生成部３１は、各チャネルに対して、指定されているクロック周波数以外のクロック周波数は、同期部３３ａ乃至３３ｃ、同期部３４ａ乃至３４ｃ及び同期部３５ａ乃至３５ｃに対してクロック周波数を出力することを中止する（Ｓ３４）。なお、例えば、あるクロック周波数について、制御部３８ａからの通知には含まれていないが、制御部３８ｂからの通知には含まれている場合は、クロック生成部３１は、チャネル２への当該クロック周波数の供給を継続する。
【００４２】
以上説明したように、本発明の実施の形態２にかかる制御回路では、出力回路３は、データ信号を受信する入力回路より、最適なクロック周波数に関する情報を取得することによって、不要なクロック周波数による同期化処理を削除することができるため、処理の低減を図ることができる。
【００４３】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を本発明の範囲において容易に変更、追加、変換することが可能である。
【符号の説明】
【００４４】
１    第１の回路
２    第２の回路
３    出力回路
４    入力回路
３１  クロック周波数生成部
３２ａ乃至３２ｃ  出力部
３３ａ乃至３３ｃ  同期部
３４ａ乃至３４ｃ  同期部
３５ａ乃至３５ｃ  同期部
３６ａ乃至３６ｃ  ＰＳ変換部
３７ａ乃至３７ｃ  インタフェース部
４１ａ乃至４１ｃ  判定部
４２ａ乃至４２ｃ  ＳＰ変換部
４３ａ乃至４３ｃ  同期部
４４ａ乃至４４ｃ  入力部
【図１】
2010226189.tif 000003
【図２】
2010226189.tif 000004
【図３】
2010226189.tif 000005
【図４】
2010226189.tif 000006
【図５】
2010226189.tif 000007
【図６】
2010226189.tif 000008
【図７】
2010226189.tif 000009