(57)【要約】【課題】メインアンプから見てメモリセルアレイ側における配線長の差を低減する。【解決手段】Ｘ方向に沿って配置されたメイン入出力線ＭＩＯＸと、Ｘ方向に沿って配置された複数の入出力ノードＮＤと、複数の増幅回路ＡＭＰを含む増幅回路領域ＡＭＰＡと、Ｙ方向に沿って配置され、メイン入出力線ＭＩＯＸの夫々と対応する入出力ノードＮＤとを各々接続する複数のメイン入出力線ＭＩＯＹとを備える。互いに異なる増幅回路ＡＭＰに割り当てられたメイン入出力線ＭＩＯＹのうち、配線長の長いものほど対応するメイン入出力線ＭＩＯＸのより中央部に接続され、配線長の短いものほど対応するメイン入出力線ＭＩＯＸのより端部に接続されている。これにより、信号経路ごとの配線長の差が小さくなるとともに、最も長い配線経路の配線長が短縮される。【選択図】図４
2010257552.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿って配置された複数の第１の入出力線と、
前記第１の方向に沿って配置された複数の入出力ノードと、
１又は２以上の前記入出力ノードにそれぞれ対応して設けられた複数の増幅回路を含む増幅回路領域と、
前記第１の方向と直交する第２の方向に沿って配置され、前記複数の第１の入出力線の夫々と対応する前記入出力ノードとを各々接続する複数の第２の入出力線と、を備え、
互いに異なる増幅回路に割り当てられた前記複数の第２の入出力線のうち、配線長の長いものほど対応する前記第１の入出力線のより中央部に接続され、配線長の短いものほど対応する前記第１の入出力線のより端部に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記複数の第１の入出力線のそれぞれは、前記第２の方向に沿って配置された複数の第３の入出力線のいずれかと接続可能に構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
同じ第１の入出力線に対応する前記複数の第３の入出力線は、前記第１の方向にほぼ均等に配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第３の入出力線は、複数のセンスアンプを含むセンスアンプ列ごとに設けられ、対応するセンスアンプ列に含まれるいずれかのセンスアンプに接続されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
それぞれ複数のメモリセルを有し、同一のロウアドレス及びカラムアドレスが割り振られた偶数ブロック及び奇数ブロックをさらに備え、
前記複数の増幅回路のそれぞれには、前記偶数ブロックに対応する第２の入出力線の一つと前記奇数ブロックに対応する第２の入出力線の一つが割り当てられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記偶数ブロックと前記奇数ブロックは前記第２の方向に並べて配置されており、前記複数の増幅回路は前記偶数ブロック及び奇数ブロックからなるバンクに沿って前記第１の方向に並べて配置されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記複数の入出力ノードは、前記増幅回路領域に配置されていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記偶数ブロック及び奇数ブロックは、いずれも前記カラムアドレスに含まれる所定ビットによって区別される複数のブロックに分割されており、
分割された前記偶数ブロックと分割された前記奇数ブロックが前記第２の方向に交互に配置されていることを特徴とする請求項５又は６に記載の半導体記憶装置。
【請求項９】
分割された前記偶数ブロックと分割された前記奇数ブロックとの間に配置された切り替え回路と、
前記切り替え回路と前記複数の増幅回路とを接続する複数の第４の入出力線と、をさらに備え、
前記複数の入出力ノードは、前記切り替え回路が設けられた領域に配置されていることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数の第４の入出力線は、配線長が互いに等しいことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
第１の方向に沿って配置され、端部から順にそれぞれ０番からＮ−１番（Ｎは４以上の整数）までの番号が割り当てられたＮ個の増幅回路と、
前記第１の方向に沿って配置され、前記Ｎ個の増幅回路に対応して０番からＮ−１番までの番号が割り当てられたＮ本の第１の入出力線と、
前記第１の方向と直交する第２の方向に沿って配置され、前記Ｎ本の第１の入出力線と前記Ｎ個の増幅回路とをそれぞれ接続するＮ本の第２の入出力線であって、前記Ｎ個の増幅回路に対応して０番からＮ−１番までの番号が割り当てられたＮ本の第２の入出力線と、を備え、
同じ番号が割り当てられた前記第１及び第２の入出力線は、当該番号が割り当てられた交点にて接続されており、
０番から（Ｎ／２）−１番が割り当てられた交点は、前記第１及び第２の方向とは異なる第３の方向に並べて配置され、
Ｎ／２番からＮ−１番が割り当てられた交点は、前記第１乃至第３の方向とは異なる第４の方向に並べて配置されていることを特徴とする半導体記憶装置。
【請求項１２】
前記第１の方向に延びる直線と前記第３の方向に延びる直線とが成す角と、前記第１の方向に延びる直線と前記第４の方向に延びる直線とが成す角は、互いに等しいことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
ｉ番（ｉは０〜Ｎ−２までの整数、但し（Ｎ／２）−１は除く）の第１の入出力線とｉ＋１番の第１の入出力線との間には、別の第１の入出力線が配置されていることを特徴とする請求項１１又は１２に記載の半導体記憶装置。
【請求項１４】
前記別の第１の入出力線をｊ番とした場合、ｉ＋ｊ＝Ｎ−１が成り立つことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
第１及び第２の方向にマトリクス状に配置された複数のメモリマットと、
前記第１の方向に隣接するメモリマット間にそれぞれ配置され、それぞれ複数のセンスアンプ含む複数のセンスアンプ列と、
前記第２の方向に沿って設けられ、それぞれ対応するセンスアンプ列に含まれるいずれかのセンスアンプに接続される複数のローカル入出力線と、
前記第１の方向に沿って設けられ、交差する前記複数のローカル入出力線のいずれかに接続される複数の第１のメイン入出力線と、
前記第２の方向に沿って設けられ、一端が前記複数の第１のメイン入出力線のうち対応するものにそれぞれ接続された複数の第２のメイン入出力線と、
前記複数の第２のメイン入出力線の他端にそれぞれ接続された複数の入出力ノードと、
前記複数の入出力ノードを介してそれぞれ異なる前記複数の第２のメイン入出力線に接続された複数の増幅回路と、を備え、
前記複数の第２のメイン入出力線のうち、相対的に配線長の長いものは相対的に配線長の短いものよりも、対応する前記第１のメイン入出力線のより中央部に接続されていることを特徴とする半導体記憶装置。
【請求項１６】
前記第２の方向に隣接するメモリマット間にそれぞれ配置され、それぞれ複数のサブワードドライバ含む複数のサブワードドライバ列をさらに備え、
前記サブワードドライバ列は、前記第２の方向に延在する複数のサブワード線に接続され、
前記センスアンプ列は、前記第１の方向に延在する複数のビット線に接続されていることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記センスアンプ列ごとに異なる前記ローカル入出力線が設けられていることを特徴とする請求項１５又は１６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、階層的に構築された入出力線を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置には、階層的に構築された多数の入出力線が備えられている。例えば、特許文献１の図５には、センスアンプブロックＳＢ上に配線されたローカルデータバス対ＬＤＰと、バスコネクト線２０を介してローカルデータバス対ＬＤＰに接続されたグローバルデータバス対ＧＤＰが設けられ、グローバルデータバス対ＧＤＰの端部がプリアンプ／ライトドライバ３に接続された構成が記載されている。
【０００３】
しかしながら、特許文献１に記載された半導体記憶装置では、ローカルデータバス対ＬＤＰの位置によって、対応するバスコネクト線２０とグローバルデータバス対ＧＤＰの合計配線長が大きく異なるという問題がある。具体的には、プリアンプ／ライトドライバ３から遠いローカルデータバス対ＬＤＰほど、対応するバスコネクト線２０とグローバルデータバス対ＧＤＰの合計配線長が長くなる。このように、ローカルデータバスＬＤＰ対ごとにプリアンプ／ライトドライバ３までの経路長が異なる場合、半導体記憶装置の動作は、最も長い配線長による遅延時間によって律速されてしまう。
【０００４】
他方、特許文献２には、メインアンプとボンディングパッドとを接続するＩ／Ｏバスの配線長を均一化することが開示されている。これによれば、メインアンプとボンディングパッドとの間の遅延時間をほぼ一定とすることができる。しかしながら、遅延時間が一定となるのはメインアンプとボンディングパッドとの間、つまり、メインアンプよりも外側（パッド側）の回路部分のみであり、特許文献１と同様、メインアンプの内側（メモリセルアレイ側）の回路部分における遅延時間の差を短縮することはできない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−９４０６９号公報
【特許文献２】特開平１１−９７６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように、従来の半導体記憶装置においては、メインアンプから見てメモリセルアレイ側における配線長の差が大きく、このため、最長の配線による遅延時間によってアクセス速度が律速されるという問題があった。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、第１の方向に沿って配置された複数の第１の入出力線と、前記第１の方向に沿って配置された複数の入出力ノードと、１又は２以上の前記入出力ノードにそれぞれ対応して設けられた複数の増幅回路を含む増幅回路領域と、前記第１の方向と直交する第２の方向に沿って配置され、前記複数の第１の入出力線の夫々と対応する前記入出力ノードとを各々接続する複数の第２の入出力線と、を備え、互いに異なる増幅回路に割り当てられた前記複数の第２の入出力線のうち、配線長の長いものほど対応する前記第１の入出力線のより中央部に接続され、配線長の短いものほど対応する前記第１の入出力線のより端部に接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第２の入出力線のうち配線長の長いものほど第１の入出力線のより中央部に接続されていることから、従来の半導体記憶装置に比べ、信号経路ごとの配線長の差が小さくなるとともに、最も長い配線経路の配線長が短縮される。これにより、アクセス速度を向上させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体記憶装置のレイアウトを示す平面図である。
【図２】各バンクに含まれるメモリマットＭＡＴのレイアウトを示す平面図である。
【図３】メモリセルＭＣの回路図である。
【図４】バンクＡの右側半分の領域を拡大して示す模式図であり、第１の実施形態におけるレイアウトを示している。
【図５】比較例によるレイアウトを示す平面図である。
【図６】変形例によるレイアウトを示す平面図である。
【図７】バンクＡの右側半分の領域を拡大して示す模式図であり、第２の実施形態におけるレイアウトを示している。
【図８】比較例によるレイアウトを示す平面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体記憶装置のレイアウトを示す平面図である。
【００１２】
図１に示すように、本実施形態による半導体記憶装置は、４つのバンクＡ〜Ｄと周辺回路領域ＰＥＲＩとを備えている。本実施形態では、４つのバンクＡ〜ＤがＹ方向に並べて配置されているが、本発明による半導体記憶装置のレイアウトがこれに限定されるものではない。
【００１３】
それぞれのバンクは、複数のメモリマットＭＡＴ、Ｘデコーダ回路ＸＤＥＣ、Ｙデコーダ回路ＹＤＥＣ、複数のセンスアンプ列ＳＡＡ及び複数のサブワードドライバ列ＳＷＤＡを備えている。本実施形態では各バンクがＸ方向に２分割されており、分割された領域にＹ方向に延在するＹデコーダ回路ＹＤＥＣが配置されている。また、各バンクはＹ方向にも２分割されており、分割された領域にＸ方向に延在するＸデコーダ回路ＸＤＥＣが配置されている。このようなレイアウトについても、本発明を限定するものではない。各バンクの詳細な構成については後述する。
【００１４】
周辺回路領域ＰＥＲＩは、バンクＢとバンクＣの間においてＸ方向に延在する回路領域ＰＥＲＩａと、バンクＡ〜ＤのＸ方向における分断領域においてＹ方向に延在する回路領域ＰＥＲＩｂと、バンクＡとチップの端部との間においてＸ方向に延在する回路領域ＰＥＲＩｃと、バンクＤとチップの端部との間においてＸ方向に延在する回路領域ＰＥＲＩｄとを含んでいる。
【００１５】
周辺回路領域ＰＥＲＩのうち、回路領域ＰＥＲＩａには、データアンプ回路ＤＡＭＰとライトアンプ回路ＷＡＭＰとが配置されるアンプ領域ＡＭＰＡと、アンプ用アドレスデコーダ回路ＡＡＤが配置されている。また、周辺回路領域ＰＥＲＩのうち、回路領域ＰＥＲＩｃ，ＰＥＲＩｄには、外部と信号のやり取りを行なうための複数のパッドＰＡＤを含むパッド領域ＰＡＤＡが設けられている。
【００１６】
複数のパッドＰＡＤには、外部から半導体記憶装置の動作を制御するためのコマンド信号が供給される複数のコマンド用パッド、外部から半導体記憶装置の所定のメモリセルを指定するためのアドレス信号が供給されるアドレス用パッド、及び、外部からメモリセルに書き込むべきデータを入力し又はメモリセルのデータを外部へ出力するためのデータパッドが含まれている。このうち、データパッドは、アンプ領域ＡＭＰＡに接続されている。これにより、パッドＰＡＤとアンプ領域ＡＭＰＡとの間で、入出力データＤＡＴＡが伝送される。
【００１７】
また、アドレスパッドから入力されたアドレス信号は、Ｘデコーダ回路ＸＤＥＣとＹデコーダ回路ＹＤＥＣとアンプ用アドレスデコーダ回路ＡＡＤに供給される。アンプ用アドレスデコーダ回路ＡＡＤは、アドレスパッドから入力されるカラムアドレスＣＡを受けて、該アドレスに対応するデータアンプ回路ＤＡＭＰ又はライトアンプ回路ＷＡＭＰを活性化する活性化信号ＡＭＰ＿ｅを出力する。具体的には、半導体記憶装置にデータを書き込む動作モード（ライト動作）の際には、指定されたカラムアドレスＣＡに対応するライトアンプＷＡＭＰを活性化し、半導体記憶装置からデータを読み出す動作モード（リード動作）の際には、指定されたカラムアドレスＣＡに対応するデータアンプＤＡＭＰを活性化する。
【００１８】
図２は、各バンクに含まれるメモリマットＭＡＴのレイアウトを示す平面図である。
【００１９】
図２に示すように、各バンクには、Ｘ方向及びＹ方向にマトリクス状に配置された複数のメモリマットＭＡＴが含まれている。また、Ｘ方向に隣接するメモリマットＭＡＴ間にはそれぞれセンスアンプ列ＳＡＡが配置され、Ｙ方向に隣接するメモリマットＭＡＴ間にはそれぞれサブワードドライバ列ＳＷＤＡが配置されている。センスアンプ列ＳＡＡには複数のセンスアンプが含まれており、サブワードドライバ列ＳＷＤＡには複数のサブワードドライバが含まれている。
【００２０】
サブワードドライバはＹ方向に延在するサブワード線ＳＷＬを駆動する回路であり、アドレスパッドを介して入力されるロウアドレスに基づいてサブワード線ＳＷＬを選択する。サブワードドライバには、Ｘデコーダ回路ＸＤＥＣによって駆動されるメインワード線ＭＷＬが接続されている。また、センスアンプはＸ方向に延在する一対のビット線ＢＬに接続された回路であり、これらビット線対に生じている電位差を増幅する役割を果たす。そして、サブワード線ＳＷＬとビット線ＢＬの交点には、それぞれメモリセルＭＣが配置されている。
【００２１】
図３は、メモリセルＭＣの回路図である。
【００２２】
図３に示すように、本実施形態におけるメモリセルＭＣはＤＲＡＭセルであり、１つのセルトランジスタＴと１つのセルキャパシタＣが直列接続された構成を有している。そして、セルトランジスタＴのゲート電極は対応するサブワード線ＳＷＬに接続されており、セルトランジスタＴのソース／ドレインの一方は対応するビット線ＢＬに接続されている。かかる構成により、対応するサブワード線ＳＷＬが選択されるとセルトランジスタＴがオンし、これにより、対応するビット線ＢＬとセルキャパシタＣが接続される。これにより、セルキャパシタＣに対する電荷の授受を行うことが可能となる。
【００２３】
図２に戻って、センスアンプ列ＳＡＡの上部には、Ｙ方向に延在するローカル入出力線ＬＩＯが設けられている。ローカル入出力線ＬＩＯは、センスアンプ列ＳＡＡごとに設けられており、図示しないカラムスイッチを介して、それぞれ対応するセンスアンプ列ＳＡＡに含まれるいずれかのセンスアンプに接続される。ローカル入出力線ＬＩＯをいずれのセンスアンプに接続するかは、カラムアドレスの一部によって指定される。カラムスイッチの制御は、カラムアドレスに基づきＹデコーダ回路ＹＤＥＣによって行われる。ローカル入出力線ＬＩＯは、互いに相補的な関係にあるＬＩＯＴ、ＬＩＯＢのペアからなる。
【００２４】
また、メモリマットＭＡＴの上部には、Ｘ方向に延在する第１のメイン入出力線ＭＩＯＸが設けられている。なお、図２では、第１のメイン入出力線ＭＩＯＸを一本の線として示しているが、より厳密には、第１のメイン入出力線ＭＩＯＸは、互いに相補的な関係にあるＭＩＯＸＴおよびＭＩＯＸＢのペアである。ＭＩＯＸＴはＬＩＯＴに接続される配線であり、ＭＩＯＸＢはＬＩＯＢに接続される配線である。以降においても、「第１のメイン入出力線ＭＩＯＸ」というときには、ＭＩＯＸＴ、ＭＩＯＸＢのペアを示すものとして説明する。
【００２５】
さらに、メモリマットＭＡＴの上部には、Ｙ方向に延在する第２のメイン入出力線ＭＩＯＹが設けられている。図２では、第２のメイン入力線ＭＩＯＹも一本の線として示しているが、より厳密には、第２のメイン入力線ＭＩＯＹも互いに相補的な関係にあるＭＩＯＹＴおよびＭＩＯＹＢのペアである。ＭＩＯＹＴはＭＩＯＸＴに接続される配線であり、ＭＩＯＹＢはＭＩＯＸＢに接続される配線である。より具体的には、第２のメイン入出力線ＭＩＯＹＴの一端は対応する第１のメイン入出力線ＭＩＯＸＴに接続されており、第２のメイン入出力線ＭＩＯＹＴの他端は、後述する入出力ノードに接続されている。同様に、第２のメイン入力線ＭＩＯＹＢの一端は対応する第１のメイン入力線ＭＩＯＸＢに接続されており、第２のメイン入力線ＭＩＯＹＢの他端は、入出力ノードに接続されている。以降においては、「第２のメイン入出力線ＭＩＯＹ」というときには、ＭＩＯＹＴ、ＭＩＯＹＢのペアを示すものとして説明する。
【００２６】
特に限定されるものではないが、これらの入出力線は互いに異なる配線層に形成することが好ましい。例えば、ビット線ＢＬが形成される配線層を第１層の金属配線層Ｍ１と定義した場合、ローカル入出力線ＬＩＯは第２層の金属配線層Ｍ２に形成し、第１のメイン入出力線ＭＩＯＸは第３層の金属配線層Ｍ３に形成し、第２のメイン入出力線ＭＩＯＹは第４層の金属配線層Ｍ４に形成することができる。
【００２７】
図４は、バンクＡの右側半分の領域を拡大して示す模式図であり、第１の実施形態におけるレイアウトを示している。
【００２８】
図４に示すように、本実施形態では、各バンクが偶数ブロックｅｖｅｎと奇数ブロックｏｄｄに分かれており、これらがＹ方向に並べて配置されている。偶数ブロックｅｖｅｎと奇数ブロックｏｄｄの間には、Ｘデコーダ回路ＸＤＥＣが配置されている。偶数ブロックｅｖｅｎと奇数ブロックｏｄｄには同一のロウアドレスとカラムアドレスとが割り振られている。読み出し時においては、ロウアドレスとカラムアドレスにより指定されたメモリセルが、偶数ブロックｅｖｅｎと奇数ブロックｏｄｄのそれぞれのブロックから選択される。そして、これら２つのメモリセルに保持されたデータが、リードアンプからパラレルに出力され、所定の出力部（図示せず）によってシリアル変換され、半導体記憶装置の外部に出力される。たとえば、クロック信号の立ち上がりに同期して、奇数ブロックｏｄｄから読み出されたデータを出力し、クロック信号の立ち下がりに同期して、偶数ブロックのｅｖｅｎから読み出されたデータを出力する。書き込みの場合には、半導体記憶装置の外部からシリアル入力されたデータが、所定の出力部（図示せず）によってパラレル変換され、ライトアンプを介して、偶数ブロックｅｖｅｎと奇数ブロックｏｄｄのそれぞれにおいて、ロウアドレスとカラムアドレスにより指定されたメモリセルに、個々のデータが書き込まれる。
【００２９】
一例として、本実施形態では偶数ブロックｅｖｅｎと奇数ブロックｏｄｄのそれぞれに、第１のメイン入出力線ＭＩＯＸが８本設けられている。したがって、第２のメイン入出力線ＭＩＯＹについても、偶数ブロックｅｖｅｎと奇数ブロックｏｄｄのそれぞれに８本設けられていることになる。第２のメイン入出力線ＭＩＯＹは、それぞれ入出力ノードＮＤを介して対応するアンプ回路ＡＭＰに接続されている。ここで、各アンプ回路ＡＭＰは、それぞれデータアンプ回路ＤＡＭＰとライトアンプ回路ＷＡＭＰを含む回路ブロックである。
【００３０】
より具体的に説明すると、これら複数のアンプ回路ＡＭＰはＸ方向に沿って配置されており、端部から順にそれぞれ０番から７番までの番号（カラムアドレス）が割り当てられている。１つの番号につき、偶数ブロックｅｖｅｎ用のアンプ回路と奇数ブロックｏｄｄのアンプ回路が配置されている。アンプ回路ＡＭＰは、偶数ブロックｅｖｅｎ用のアンプ回路と奇数ブロックｏｄｄのアンプ回路のセットである。したがって、本実施形態では、１つのアンプ領域ＡＭＰＡに含まれるアンプ回路ＡＭＰの数（＝Ｎ）は、偶数ブロックｅｖｅｎと奇数ブロックｏｄｄに対してそれぞれ８個である。これらアンプ回路ＡＭＰ０〜ＡＭＰ７は、それぞれ対応する活性化信号ＡＭＰ＿ｅ０〜ＡＭＰ＿ｅ７によって活性化される。上述の通り、活性化信号ＡＭＰ＿ｅは、アンプ用アドレスデコーダ回路ＡＡＤより供給されるカラムアドレス系の信号である。尚、本発明においてＮの値がこれに限定されるものではなく、４以上の整数であれば特に限定されない。
【００３１】
図４に示すように、各アンプ回路ＡＭＰには、入出力ノードＮＤを介して２本のメイン入出力線ＭＩＯＹが接続されている。このうち１本は偶数ブロックｅｖｅｎに対応する第２のメイン入出力線ＭＩＯＹであり、残りの１本は奇数ブロックｏｄｄに対応する第２のメイン入出力線ＭＩＯＹである。具体的には、各アンプ回路ＡＭＰｋ（ｋ＝０〜７）は、それぞれ入出力ノードＮＤｋｅを介して第２のメイン入出力線ＭＩＯＹｋｅに接続されるとともに、入出力ノードＮＤｋｏを介して第２のメイン入出力線ＭＩＯＹｋｏに接続される。本実施形態では、入出力ノードＮＤはアンプ領域ＡＭＰＡに配置されている。
【００３２】
また、第１のメイン入出力線ＭＩＯＸについても、対応するアンプ回路ＡＭＰ及び第２のメイン入出力線ＭＩＯＹの番号と同じ番号が割り当てられている。したがって、第２のメイン入出力線ＭＩＯＹｋｅには第１のメイン入出力線ＭＩＯＸｋｅが接続され、第２のメイン入出力線ＭＩＯＹｋｏには第１のメイン入出力線ＭＩＯＸｋｏが接続される。
【００３３】
ここで、第１のメイン入出力線ＭＩＯＸと第２のメイン入出力線ＭＩＯＹとが接続される交点Ｐにも対応する番号ｋを付番すると、０番から（Ｎ／２）−１番が割り当てられた交点Ｐ０〜Ｐ３（Ｐ０ｅ〜Ｐ３ｅ，Ｐ０ｏ〜Ｐ３ｏ）は、Ｘ方向及びＹ方向とは異なるＡ方向に並べて配置され、Ｎ／２番からＮ−１番が割り当てられた交点Ｐ４〜Ｐ７（Ｐ４ｅ〜Ｐ７ｅ，Ｐ４ｏ〜Ｐ７ｏ）は、Ｘ，Ｙ，Ａ方向とは異なるＢ方向に並べて配置されている。
【００３４】
ここで、図４に示すようにＸ方向を水平と定義した場合、Ａ方向とは右上がりの方向であり、Ｂ方向とは左上がりの方向である。また、Ａ方向とＸ方向とが成す角θＡと、Ｂ方向とＸ方向とが成す角θＢとは、互いに等しい。
【００３５】
このような配置のため、アンプ回路ＡＭＰ及び第２のメイン入出力線ＭＩＯＹについてはＸ方向へ付番された順に並んでいる一方、第１のメイン入出力線ＭＩＯＸについてはＹ方向へ付番された順には並んでいない。具体的には、ｉ番（ｉは０〜Ｎ−２までの整数、但し（Ｎ／２）−１は除く）の第１のメイン入出力線ＭＩＯＸ（ＭＩＯＸｉｅ，ＭＩＯＸｉｏ）と、ｉ＋１番の第１のメイン入出力線ＭＩＯＸ（ＭＩＯＸｉ＋１ｅ，ＭＩＯＸｉ＋１ｏ）との間には、別の第１のメイン入出力線ＭＩＯＸが配置されている。ここで、別の第１の入出力線をｊ番とした場合、ｉ＋ｊ＝Ｎ−１が成り立つ。
【００３６】
第１のメイン入出力線ＭＩＯＸのそれぞれは、Ｙ方向に沿って配置された複数のローカル入出力線ＬＩＯのいずれかと接続可能に構成されている。ここで、同じ第１のメイン入出力線ＭＩＯＸに対応する複数のローカル入出力線ＬＩＯは、Ｘ方向にほぼ均等に配置されている。
【００３７】
その結果、互いに異なるアンプ回路ＡＭＰに割り当てられた第２のメイン入出力線ＭＩＯＹは、配線長の長いものほど対応する第１のメイン入出力線ＭＩＯＸのより中央部に接続され、配線長の短いものほど対応する第１のメイン入出力線ＭＩＯＸのより端部に接続されることになる。これにより、信号経路間における合計配線長の差が小さくなるとともに、最も長い配線経路の配線長が短縮される。尚、ローカル入出力線ＬＩＯの配線長は、第１のメイン入出力線ＭＩＯＸ及び第２のメイン入出力線ＭＩＯＹに比べて十分に短いことから、合計配線長の差は、ローカル入出力線ＬＩＯと第１のメイン入出力線ＭＩＯＸの接続箇所からアンプ回路ＡＭＰまでの信号経路長の差とみなすことができる。
【００３８】
具体的には、偶数ブロックｅｖｅｎに着目した場合、入出力ノードから最も遠い第１のメイン入出力線ＭＩＯＸ４ｅを介した最大経路は図４に示す経路ａとなり、入出力ノードから最も近い第１のメイン入出力線ＭＩＯＸ０ｅを介した最大経路は図４に示す経路ｂとなる。このように、第２のメイン入出力線ＭＩＯＹの配線長が長いものについては、第１のメイン入出力線ＭＩＯＸの最大経路長がより短くなり、第２のメイン入出力線ＭＩＯＹの配線長が短いものについては、第１のメイン入出力線ＭＩＯＸの最大経路長がより長くなることから、遠近端差が小さくなる。
【００３９】
図５は、比較例によるレイアウトを示す平面図である。
【００４０】
図５に示す例では、図４に示すレイアウトとは異なり、第１のメイン入出力線ＭＩＯＸについてもＹ方向へ付番された順に並んでいる。その結果、偶数ブロックｅｖｅｎに着目した場合、入出力ノードから最も遠い第１のメイン入出力線ＭＩＯＸ０ｅを介した最大経路は図５に示す経路ｃとなり、図４に示した経路ａよりも大幅に長くなってしまう。
【００４１】
具体的には、第１のメイン入出力線ＭＩＯＸの長さｘ（max）、第２のメイン入出力線ＭＩＯＹの長さをｙ（max）とした場合、経路ｃの配線長は、ｘ（max）＋ｙ（max）で定義される。これに対し、図４に示した本実施形態による半導体記憶装置では、経路ａ配線長は、１／２（max）＋ｙ（max）となり、図５に示す経路ｃに比べて約１／２（max）短くなる。図４に示した本実施形態による半導体記憶装置では、どの経路の配線長が最大になるかどうかは、ｘとｙとの比率、つまり、バンクの形状等によるが、いかなる形状であっても図５に示すレイアウトよりも約１／２（max）だけ短くなる。これにより、本実施形態による半導体記憶装置によれば、アクセス速度を向上させることが可能となる。
【００４２】
尚、上記実施形態では、アンプ回路ＡＭＰに割り当てた番号を端部から０から７の順に並べているが、第１のメイン入出力線ＭＩＯＸに割り当てる番号を端部から０から７の順に並べても構わない。この場合、図６に示すように、アンプ回路ＡＭＰ１，３，５，７をこの順に中央から図面の左側へ配置し、アンプ回路ＡＭＰ０，２，４，６をこの順に中央から図面の右側へ配置すればよい。
【００４３】
次に、本発明の好ましい第２の実施形態について説明する。
【００４４】
図７は、バンクＡの右側半分の領域を拡大して示す模式図であり、第２の実施形態におけるレイアウトを示している。
【００４５】
本実施形態では、各バンクが第１のブロック１ｓｔと第２のブロック２ｎｄに分割されている。これらブロック１ｓｔ，２ｎｄはＹ方向に並べて配置されており、ブロック間にはＸ方向に延在する切り替え回路ＳＷが配置されている。切り替え回路ＳＷは、Ｘデコーダ回路ＸＤＥＣが設けられた回路領域に配置されている。各ブロックは、さらに偶数サブブロックと奇数サブブロックとに分離されている。図７においては、第１のブロック１ｓｔに属する要素には符号の末尾に（１）を付し、第２のブロック２ｎｄに属する要素には符号の末尾に（２）を付してある。
【００４６】
図７に示すように、第１のブロック１ｓｔに含まれる偶数サブブロックｅｖｅｎにおける第１のメイン入出力線ＭＩＯＸ（１）のアドレス割り付けや交点Ｐ（１）の配置は、図４に示した第１の実施形態と同一である。これに対し、第１のブロック１ｓｔに含まれる奇数サブブロックｏｄｄにおける第１のメイン入出力線ＭＩＯＸ（１）のアドレス割り付けや交点Ｐ（１）の配置は、図４に示した第１の実施形態とは逆である。
【００４７】
つまり、第１のブロック１ｓｔに含まれる奇数サブブロックｏｄｄにおいては、０番から（Ｎ／２）−１番が割り当てられた交点Ｐ０ｏ（１）〜Ｐ３ｏ（１）はＢ方向に並べて配置され、Ｎ／２番からＮ−１番が割り当てられた交点Ｐ４ｏ（１）〜Ｐ７ｏ（１）はＡ方向に並べて配置されている。その結果、第１のブロック１ｓｔに含まれる奇数サブブロックｏｄｄにおいては、互いに異なるアンプ回路ＡＭＰに割り当てられた第２のメイン入出力線ＭＩＯＹ（１）は、配線長の長いものほど対応する第１のメイン入出力線ＭＩＯＸのより端部に接続され、配線長の短いものほど対応する第１のメイン入出力線ＭＩＯＸのより中央部に接続されることになる。本実施形態では、入出力ノードは切り替え回路ＳＷに配置されている。
【００４８】
第２のブロック２ｎｄにおけるレイアウトは上述した第１のブロック１ｓｔにおけるレイアウトの逆である。つまり、第２のブロック２ｎｄに含まれる奇数サブブロックｏｄｄにおける第１のメイン入出力線ＭＩＯＸ（２）のアドレス割り付けや交点Ｐ（２）の配置は、図４に示した第１の実施形態と同一であるのに対し、第２のブロック２ｎｄに含まれる偶数サブブロックｅｖｅｎにおける第１のメイン入出力線ＭＩＯＸ（２）のアドレス割り付けや交点Ｐ（２）の配置は、図４に示した第１の実施形態とは逆である。
【００４９】
本実施形態では、全ての第２のメイン入出力線ＭＩＯＹが一旦切り替え回路ＳＷに接続される。切り替え回路ＳＷは、第２のメイン入出力線ＭＩＯＹ（１），ＭＩＯＹ（２）のうち、カラムアドレスの所定の１ビットに基づいていずれか一方を選択する回路である。これは、ブロックの選択がカラムアドレスの所定ビットによって区別されることを意味する。選択された側は、グローバル入出力線ＧＩＯ（ＧＩＯ０ｅ〜７ｅ、ＧＩＯ０ｏ〜７ｏ）を介して対応するアンプ回路ＡＭＰに接続される。グローバル入出力線ＧＩＯはＹ方向に延在する１６本の配線であり、その長さは互いに等しい。図７では、グローバル入出力線ＧＩＯを一本の線として示しているが、より厳密には、グローバル入出力線ＧＩＯも互いに相補的な関係にあるＧＩＯＴ、ＧＩＯＢのペアである。ＧＩＯＴはＭＩＯＹＴに接続される配線であり、ＧＩＯＢはＭＩＯＹＢに接続される配線である。以降においては、「グローバル入出力線ＧＩＯ」というときには、ＧＩＯＴ、ＧＩＯＢのペアを示すものとして説明する。
【００５０】
かかる構成により、同じグローバル入出力線ＧＩＯに対応する２つの第２のメイン入出力線ＭＩＯＹの合計配線長は一定となる。
【００５１】
本実施形態においては、其々のブロック中の切り換え回路ＳＷから離れた側に配置されたサブブロック（１ｓｔではｅｖｅｎ、２ｎｄではｏｄｄ）のメイン入出力線ＭＩＯの配置を、切り換え部から近い側に配置されたサブブロック（１ｓｔではｏｄｄ、２ｎｄではｅｖｅｎ）よりも優先して配置している。これは、図７に示すようなバンク構成では、切り換え回路ＳＷから離れた側に配置されたサブブロック（１ｓｔではｅｖｅｎ、２ｎｄではｏｄｄ）中に最長配線となる経路が存在するからである。
【００５２】
このように、本実施形態では、各バンクを第１及び第２のブロックに分割し、これらを切り替え回路ＳＷによって選択する構成とした場合、偶数サブブロックｅｖｅｎにおける交点Ｐのレイアウトと、奇数サブブロックｏｄｄにおける交点Ｐのレイアウトを、これらの境界線を対称軸としてミラー配置している。これにより、上述した第１の実施形態と同様に遠近端差を短縮することが可能となる。
【００５３】
図８は、比較例によるレイアウトを示す平面図である。
【００５４】
図８に示す例では、配線長の順に端から第２のメイン入出力線ＭＩＯＹが並べて配置されていることから、入出力ノードから最も遠い第１のメイン入出力線ＭＩＯＸ０ｅを介した最大経路は図８に示す経路ｅとなり、図７に示した経路ｄよりも大幅に長くなる。この点は、第１の実施形態と同様である。
【００５５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５６】
ＡＡＤ      アンプ用アドレスデコーダ回路
ＡＭＰ      アンプ回路
ＡＭＰ＿ｅ  活性化信号
ＡＭＰＡ    アンプ領域
ＢＬ        ビット線
ＤＡＭＰ    データアンプ回路
ＧＩＯ      グローバル入出力線
ＬＩＯ      ローカル入出力線
ＭＡＴ      メモリマット
ＭＣ        メモリセル
ＭＩＯＸ    第１のメイン入出力線
ＭＩＯＹ    第２のメイン入出力線
ＭＷＬ      メインワード線
Ｎ          入出力ノード
Ｐ          交点
ＰＡＤ      パッド
ＰＡＤＡ    パッド領域
ＰＥＲＩ    周辺回路領域
ＳＡＡ      センスアンプ列
ＳＷ        切り替え回路
ＳＷＤＡ    サブワードドライバ列
ＳＷＬ      サブワード線
ＷＡＭＰ    ライトアンプ回路
ＸＡ        クロスエリア
ＸＤＥＣ    Ｘデコーダ回路
ＹＤＥＣ    Ｙデコーダ回路
ｅｖｅｎ    偶数ブロック
ｏｄｄ      奇数ブロック
１ｓｔ      第１のブロック
２ｎｄ      第２のブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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