(57)【要約】    【課題】  トランジスタのゲート酸化膜の破壊に起因する接合部のブレークダウンを防止し信頼性を向上させることができる、半導体メモリ素子に用いられる高電圧発生器を提供する。    【解決手段】  高電圧発生器は、高電圧信号の電圧レベルを感知して、高電圧信号の電圧レベルが所定の目標値に到達した際に、高電圧イネーブル信号を生成させるレベル感知手段と、高電圧イネーブル信号に応答して、第1〜第4クロックを含む複数のクロックを生成させる発振手段と、クロック信号に応答して、外部電圧信号の電圧レベルを上昇させ、高電圧ノードに高電圧信号を生成させる高電圧チャージポンプ手段と、制御信号に応答して、高電圧ノードを所定レベルに初期化するためのパワーオンプリチャージ手段とを備えている。【選択図】    図3
2010226953.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ素子に用いられ、高電圧信号を提供するための高電圧発生器において、
高電圧信号の電圧レベルを感知して、前記高電圧信号の電圧レベルが所定の目標値に到達した際に、高電圧イネーブル信号を生成させるレベル感知手段と、
前記高電圧イネーブル信号に応答して、第1〜第4クロックを含む複数のクロックを生成させる発振手段と、
前記クロック信号に応答し、外部電圧信号の電圧レベルを上昇させて、高電圧ノードに前記高電圧信号を生成させる高電圧チャージポンプ手段と、
制御信号に応答して、前記高電圧ノードを所定レベルに初期化するためのパワーオンプリチャージ手段と
を含むことを特徴とする高電圧発生器。
【請求項２】
前記制御信号は、前記高電圧発生器に印加される電圧がオンされる時活性化されるパワーオン信号であることを特徴とする請求項1に記載の高電圧発生器。
【請求項３】
前記パワーオンプリチャージ手段は、
ソースが前記高電圧ノードに接続され、ゲートに前記パワーオン信号が入力される第1PMOSトランジスタと、
ドレインが前記第1PMOSトランジスタのドレインに接続され、ソースが電源接地端に接続され、ゲートに前記パワーオン信号が入力されるNMOSトランジスタと、
電源電圧端と前記高電圧ノードとの間に接続され、ゲートが前記NMOSトランジスタのドレインに接続された第2PMOSトランジスタと
からなることを特徴とする請求項2に記載の高電圧発生器。
【請求項４】
前記高電圧チャージポンプ手段は、
第1及び第2クロックに応答して、第1及び第2ノードを電源電圧レベルに各々プリチャージするためのプリチャージ制御手段と、
前記第1及び第2ノードの電圧レベルに応答して、第3及び第4ノードを各々電源電圧にプリチャージするためのプリチャージ手段と、
前記第1及び第2クロックに応答して、前記第1及び第2ノードを各々電源電圧の2倍にブートストラップするための第1チャージポンプ手段と、
第3及び第4クロックに応答して、前記第3及び第4ノードを各々電源電圧の2倍にブートストラップするための第2チャージポンプ手段と、
前記第4及び第3ノードの電圧レベルに応答して、各々第3及び第4ノードの電圧レベルを外部に伝達するための伝達手段と
を含むことを特徴とする請求項1に記載の高電圧発生器。
【請求項５】
前記第1クロックと第4クロックが、同じ電圧レベルを有することを特徴とする請求項4に記載の高電圧発生器。
【請求項６】
前記第2クロックと第3クロックが、同じ電圧レベルを有することを特徴とする請求項5に記載の高電圧発生器。
【請求項７】
前記プリチャージ制御手段は、
ソースが電源電圧端に接続され、ゲートが第5ノードに接続された第1PMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに接続され、ドレインが前記第5ノードに接続され、ゲートに前記第1クロックが入力される第2PMOSトランジスタと、
ドレインが前記第2PMOSトランジスタのドレインに接続され、ソースが電源接地端に接続され、ゲートに前記第1クロックが入力される第1NMOSトランジスタと、
ソースが前記電源電圧端に接続され、ゲートが第6ノードに接続された第3PMOSトランジスタと、
ソースが前記第3PMOSトランジスタのドレインに接続され、ドレインが前記第6ノードに接続され、ゲートに前記第2クロックが入力される第4PMOSトランジスタと、
ドレインが前記第4PMOSトランジスタのドレインに接続され、ソースが前記電源接地端に接続され、ゲートに前記第2クロックが入力される第2NMOSトランジスタと
からなることを特徴とする請求項6に記載の高電圧発生器。
【請求項８】
前記プリチャージ手段は、
前記電源電圧端と前記第3ノードとの間に接続され、ゲートに前記第1ノードの電圧レベルが入力される第1NMOSトランジスタと、
前記電源電圧端と前記第4ノードとの間に接続され、ゲートに前記第2ノードの電圧レベルが入力される第2NMOSトランジスタと
からなることを特徴とする請求項6に記載の高電圧発生器。
【請求項９】
前記第1チャージポンプ手段は、
ドレイン及びソースに前記第1クロックが入力され、ゲートが前記第1ノードに接続された第1NMOSトランジスタと、
ドレイン及びソースに前記第2クロックが入力され、ゲートが第2ノードに接続された第2NMOSトランジスタと
からなることを特徴とする請求項6に記載の高電圧発生器。
【請求項１０】
前記第2チャージポンプ手段は、
ドレイン及びソースに前記第3クロックが入力され、ゲートが前記第3ノードに接続された第1NMOSトランジスタと、
ドレイン及びソースに前記第4クロックが入力され、ゲートが第4ノードに接続された第2NMOSトランジスタと
からなることを特徴とする請求項6に記載の高電圧発生器。
【請求項１１】
前記伝達手段は、
前記第3ノードと高電圧ノードとの間に接続され、ゲートに前記第4ノードの電圧レベルが入力される第1PMOSトランジスタと、
前記第4ノードと前記高電圧ノードとの間に接続され、ゲートに前記第3ノードの電圧レベルが入力される第2PMOSトランジスタと
からなることを特徴とする請求項6に記載の高電圧発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に用いられる高電圧発生器に関する。さらに詳しくは、しきい値電圧の損失を補償するための高電圧信号を生成させる高電圧発生器に関する。
【背景技術】
【０００２】
一般に、半導体メモリ素子においては、MOS(metal oxide semiconductor)トランジスタのしきい値電圧による電圧損失を補償するために、高電圧発生器が用いられる。高電圧発生器は、外部電源信号より電圧レベルの高い高電圧信号を提供する半導体装置である。高電圧信号は、しきい値電圧損失を補償することができるため、高電圧発生器はワードライン駆動回路、データ出力バッファ回路等に用いられる。
【０００３】
図1は、従来の高電圧発生器を示す図面であり、図2は、図1に示した従来の高電圧発生器における時間と電圧レベルとの関係を示すタイミング図である。図1に示されているように、従来の高電圧発生器100は、レベル感知部110、発振部130及び高電圧チャージポンプ部150からなる。レベル感知部110は、高電圧信号VPPを感知して高電圧信号VPPの電圧レベルが所定の目標値に到達すれば、高電圧イネーブル信号PPENを生成する。発振部130は、前記高電圧イネーブル信号PPENに応答して、発振信号OSCを生成する。
【０００４】
高電圧チャージポンプ部150は、発振信号OSCに応答してポンピング動作をして、外部電圧信号VEXTの電圧レベルを上昇させることによって、高電圧信号VPPを生成させる。ここで、高電圧信号VPPは、レベル感知部110にフィードバックされる。
【０００５】
この場合、高電圧チャージポンプ部150は、一般的に複数のクロスカップルされたNMOSトランジスタ及び、(VPP+VDD)に相当する電圧レベルを伝達する伝達トランジスタからなる。ここで、VDDは、パルス発生器100に印加される電源電圧である。しかし、伝達トランジスタの最大ゲート電圧が、ほぼ(VPP+VDD)に相当する電源電圧の3倍(3VDD)に達するため、ゲート酸化膜の破壊に起因する接合部のブレークダウン(junction breakdown)が生じ信頼性が悪化するという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決するために案出されたもので、トランジスタのゲート酸化膜の破壊に起因する接合部のブレークダウンを防止し、信頼性を向上させることができる半導体メモリ素子用高電圧発生器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
半導体メモリ素子に用いられる高電圧信号を提供するための本発明に係る高電圧発生器は、高電圧信号の電圧レベルを感知して、前記高電圧信号の電圧レベルが所定の目標値に到達した際に、高電圧イネーブル信号を生成させるレベル感知手段と、前記高電圧イネーブル信号に応答して、第1〜第4クロックを含む複数のクロックを生成させる発振手段と、前記クロック信号に応答して、外部電圧信号の電圧レベルを上昇させ、高電圧ノードに前記高電圧信号を生成させる高電圧チャージポンプ手段と、制御信号に応答して、前記高電圧ノードを所定レベルに初期化するためのパワーオンプリチャージ手段により構成されていることを特徴とする。
【発明の効果】
【０００８】
本発明に係る高電圧発生器によれば、高電圧チャージポンプ部におけるトランジスタの最高ゲート電圧を電源電圧の2倍に低下させることができる。そのために、トランジスタのゲート酸化膜の破壊に起因する接合部のブレークダウンを防止し、信頼性を向上させることができる。また、電源電圧としきい値電圧との差(VDD-VTH)の代わりに、電源電圧端で高電圧ノードをプリチャージさせることによって、高電圧信号のセッティング時間を低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】従来の高電圧発生器の構成を示すブロック図である。
【図２】図1に示した従来の高電圧発生器における時間と電圧レベルとの関係を示すタイミング図である。
【図３】本発明に係る高電圧発生器の構成を示すブロック図である。
【図４】図3に示されている高電圧チャージポンプ部の回路図である。
【図５】図4に示されている各ブートストラップノードにおける時間と電圧レベルの関係を示すタイミング図である。
【図６】図3に示されているパワーオンプリチャージ部の回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明が属する技術分野における通常の知識を有するものが、本発明の技術を容易に実施できるように、本発明の好ましい実施の形態について、添付した図面を参照し詳細に説明する。
【００１１】
図3は、本発明に係る高電圧発生器の構成を示すブロック図である。図3に示されているように、本発明に係る高電圧発生器300は、レベル感知部310、発振部320、高電圧チャージポンプ部330及びパワーオンプリチャージ部340からなる。レベル感知部310は、高電圧信号VPPの電圧レベルを感知して、高電圧信号VPPの電圧レベルが所定の目標値に到達した際に、高電圧イネーブル信号PPENを生成させる。発振部320は、高電圧イネーブル信号PPENに応答して、発振信号OSCを周期的に生成する。ここで、発振信号OSCは第1〜第4クロックを含む。
【００１２】
高電圧チャージポンプ部330は、発振信号OSCに応答して、ポンピング動作を行い、外部電圧信号VEXTの電圧レベルを上昇させて、高電圧ノードNPを介して高電圧信号VPPを生成する。高電圧信号VPPは、レベル感知部310にフィードバックされる。
【００１３】
パワーオンプリチャージ部340は、高電圧発生器300に印加される電圧がオンされる時活性化されるパワーオン信号/PWRON(制御信号ともいう)に応答して、高電圧ノードNPを所定の電圧レベルに初期化する。すなわち、高電圧チャージポンプ部330がポンピング動作を行う前に、高電圧ノードNPを(VEXT-VTH)に相当する電圧に初期化する。ここで、VTHは高電圧チャージポンプ部330を構成するNMOSトランジスタのしきい値電圧である。
【００１４】
図4は、図3に示した高電圧チャージポンプ部330を示す回路図である。図4に示されているように、高電圧チャージポンプ部330は、プリチャージ制御ブロック410、プリチャージブロック420、第1チャージポンプブロック430、第2チャージポンプブロック440及び伝達ブロック450からなる。プリチャージ制御ブロック410は、第1及び第2クロックCLK41、CLK42が電源電圧レベルVDDである時、第1及び第2ブートストラップノード(bootstrapping node)N41、N42を電源電圧レベルVDDにプリチャージする。
【００１５】
第1チャージポンプブロック430は、第1及び第2クロックCLK41、CLK42に応答して、第1及び第2ブートストラップノードN41、N42を各々電源電圧の2倍(2VDD)にブートストラップする。第2チャージポンプブロック440は、第3及び第4クロックCLK43、CLK44に応答して、第3及び第4ブートストラップノードN43、N44を各々電源電圧の2倍(2VDD)にブートストラップする。
【００１６】
伝達ブロック450は、第4及び第3ブートストラップノードN44、N43の電圧レベルに応答して、各々第3及び第4ブートストラップノードN43、N44の電圧レベルを高電圧ノードNPに伝達する。
【００１７】
プリチャージ制御ブロック410は、ソースが電源電圧端VDDeに接続され、ゲートが第5ブートストラップノードN45に接続されたPMOSトランジスタMP43と、ソースがPMOSトランジスタMP43のドレインに接続され、ドレインが第5ブートストラップノードN45に接続され、ゲートに第1クロックCLK41が入力されるPMOSトランジスタMP45と、ドレインがPMOSトランジスタMP45のドレインに接続され、ソースが電源接地端GNDに接続され、ゲートに第1クロックCLK41が入力されるNMOSトランジスタMN47と、ソースが電源電圧端VDDeに接続され、ゲートが第6ブートストラップノードN46に接続されたPMOSトランジスタMP44と、ソースがPMOSトランジスタMP44のドレインに接続され、ドレインが第6ブートストラップノードN46に接続され、ゲートに第2クロックCLK42が入力されるPMOSトランジスタMP46と、ドレインがPMOSトランジスタMP46のドレインに接続され、ソースが電源接地端GNDに接続され、ゲートに第2クロックCLK42が入力されるNMOSトランジスタMN48とからなる。
【００１８】
プリチャージ制御ブロック410で、第1クロックCLK41がローレベルの場合は、PMOSトランジスタMP45は、第2ブートストラップノードN42の電圧レベルを第5ブートストラップノードN45に伝達し、第1クロックCLK41がハイレベルの場合は、第5ブートストラップノードN45の電圧は、NMOSトランジスタMN47を介して電源接地レベルとなる。同様に、第2クロックCLK42がローレベルの場合は、PMOSトランジスタMP46は、第1ブートストラップノードN41の電圧レベルを第6ブートストラップノードN46に伝達し、第2クロックCLK42がハイレベルの場合は、第6ブートストラップノードN46の電圧は、NMOSトランジスタMN48を介して電源接地レベルとなる。
【００１９】
プリチャージブロック420は、電源電圧端VDDeと第3ブートストラップノードN43との間に接続され、ゲートに第1ブートストラップノードN41の電圧レベルが入力されるNMOSトランジスタMN45と、電源電圧端VDDeと第4ブートストラップノードN44との間に接続され、ゲートに第2ブートストラップノードN42の電圧レベルが入力されるNMOSトランジスタMN46とからなる。
【００２０】
第1チャージポンプブロック430は、ドレイン及びソースに第1クロックCLK41が入力され、ゲートが前記第1ノードN41に接続されたNMOSトランジスタMN41と、ドレイン及びソースに第2クロックCLK42が入力され、ゲートが第2ノードN42に接続されたNMOSトランジスタMN42とからなり、第2チャージポンプブロック440は、ドレイン及びソースに第3クロックCLK43が入力され、ゲートが第3ノードN43に接続されたNMOSトランジスタN43と、ドレイン及びソースに第4クロックCLK44が入力され、ゲートが第4ノードN44に接続されたNMOSトランジスタMN44とからなる。
【００２１】
伝達ブロック450は、第3ブートストラップノードN43と高電圧ノードNPとの間に接続され、ゲートに第4ブートストラップノードN44の電圧レベルが入力されるPMOSトランジスタMP41と、第4ブートストラップノードN44と高電圧ノードNPとの間に接続され、ゲートに第3ブートストラップノードN43の電圧レベルが入力されるPMOSトランジスタMP42とからなる。ここで、第2クロックCLK42と第3クロックCLK43とは非オーバラッピング時間(non-overlapping time)を除いて同じ電圧レベルを有し、第1クロックCLK41と第4クロックCLK44とは同じ電圧レベルを有する。
【００２２】
表1は、図4に示した高電圧チャージポンプ部330の各ブートストラップノードN41〜N46の電圧レベルを示す表である。図5は、図4に示されている各ブートストラップノードN41〜N46における時間と電圧との関係を示すタイミング図である。
【００２３】
【表１】
2010226953.tif 000003
【００２４】
表1及び図5に示されているように、第1及び第2ブートストラップノードN41、N42の待機状態(t1〜t4)の電圧は、プリチャージ制御ブロック410によってVDDから電源電圧の2倍(2VDD)までの範囲でスイングする。したがって、従来の場合は、NMOSトランジスタの最高ゲート電圧が(VPP+2VDD)であるのに対し、本発明では、NMOSトランジスタの最高ゲート電圧が基板に対して電源電圧の2倍(2VDD)に抑えられている。
【００２５】
図5に示されているt1区間で、第4ブートストラップノードN44のポジティブポンピングチャージが、PMOSトランジスタMP42を介して高電圧ノードNPに伝達される。
【００２６】
また、t5区間における第1〜第4クロックCLK41、CLK42、CLK43、CLK44の電圧レベルは、各々0(V)、VDD、VDD、0(V)である。第1及び第2ブートストラップノードN41、N42の電圧レベルが各々VDD、2VDD(電源電圧の2倍)であるので、第4ブートストラップノードN44は、NMOSトランジスタMN46を介してVDDにプリチャージされ、NMOSトランジスタMN45はターンオフされる。
【００２７】
結局、第3及び第4ブートストラップノードN43、N44の電圧レベルは、各々VPP、VDDとなり、第3ブートストラップノードN43のポジティブポンピングチャージが、PMOSトランジスタMP41を介して高電圧ノードNPに完全に伝送される。したがって、一サイクルにチャージポンピングが２回起こり、これを2位相チャージポンピング(two-phase charge pumping)という。
【００２８】
高電圧チャージポンプ部330の適切な動作を得るために、NMOSトランジスタMN45は、自分のゲートに印加される電圧が電源電圧の2倍(2VDD)である時、ターンオンされる必要がある。NMSOトランジスタMN45のソースに印加される電圧がVDDであるので、ゲートとソースとの間の電圧は、NMOSトランジスタMN45のしきい値電圧より高いことが必要である。
【００２９】
図6は、図3に示したパワーオンプリチャージ部340の回路図である。図6に示されているように、パワーオンプリチャージ部340は、ソースが前記高電圧ノードNPに接続され、ゲートにパワーオン信号/PWRONが入力されるPMOSトランジスタMP72と、ドレインがPMOSトランジスタMP72のドレインに接続され、ソースが電源接地端に接続され、ゲートにパワーオン信号/PWRONが入力されるNMOSトランジスタMN71と、電源電圧端と高電圧ノードNPとの間に接続され、ゲートがNMOSトランジスタMN71のドレインに接続されたPMOSトランジスタMP71とからなる。
【００３０】
パワーオンの間、すなわちパワーオン信号/PWRONが電源電圧VDDのレベルである時、PMOSトランジスタMP72はターンオフされ、NMOSトランジスタMN71及びPMOSトランジスタMP71はターンオンされる。結局、パワーオンプリチャージ部340は、高電圧ノードNPを電源電圧VDDにプリチャージする。
【００３１】
次いで、パワーオン信号/PWRONが0(V)に変われば、NMOSトランジスタMN71はターンオフされる。また、PMOSトランジスタMP72はターンオンされ、PMOSトランジスタMP71はターンオフされる。結局、高電圧ノードNPは、高電圧チャージポンプ部330により目標値に向けて上昇する。
【００３２】
本発明に係る高電圧発生器は、上記の好ましい実施の形態によって具体的に説明されたが、上記の実施の形態はその説明のためのものであって、その制限のためのものではない。また、本発明の技術分野における通常の知識を有する者であれば、請求項に規定された本発明の技術的範囲内で、種々の実施の形態を想到することが可能である。
【符号の説明】
【００３３】
310      レベル感知部
320      発振部
330      高電圧チャージポンプ部
340      パワーオンプリチャージ部
410      プリチャージ制御ブロック
420      プリチャージブロック
430、440  チャージポンプブロック
450      伝達ブロック
【図１】
2010226953.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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