(57)【要約】【課題】負荷回路の消費電力が小さい時に、消費電力を小さくできるＤＣ／ＤＣコンバータ及び電源システムを提供する。【解決手段】ＤＣ／ＤＣコンバータは、第１の参照電位が入力され、出力電位を前記第１の参照電位と等しくなるように制御する、第１のレギュレータと、前記第１の参照電位より低い第２の参照電位が入力され、出力端子が前記第１のレギュレータの出力端子と接続され、前記出力電位を前記第２の参照電位と等しくなるように制御する、第２のレギュレータと、前記第１の参照電位と前記第２の参照電位との中間電位である第３の参照電位と、前記出力電位と、の大きさを比較し、前記出力電位が前記第３の参照電位より低い時、前記第２のレギュレータを動作状態にして、前記出力電位が前記第３の参照電位より高い時、前記第２のレギュレータを停止状態にする、第１のコンパレータと、を備える。【選択図】図１
2010250736.tif 000002
【特許請求の範囲】
【請求項１】
第１の参照電位が入力され、出力電位を前記第１の参照電位と等しくなるように制御する、第１のレギュレータと、
前記第１の参照電位より低い第２の参照電位が入力され、出力端子が前記第１のレギュレータの出力端子と接続され、前記出力電位を前記第２の参照電位と等しくなるように制御する、第２のレギュレータと、
前記第１の参照電位と前記第２の参照電位との中間電位である第３の参照電位と、前記出力電位と、の大きさを比較し、前記出力電位が前記第３の参照電位より低い時、前記第２のレギュレータを動作状態にして、前記出力電位が前記第３の参照電位より高い時、前記第２のレギュレータを停止状態にする、第１のコンパレータと、
を備えることを特徴とする、ＤＣ／ＤＣコンバータ。
【請求項２】
前記第２のレギュレータは、前記第１のレギュレータよりも、出力電流が大きく、且つ、応答速度が速いことを特徴とする、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記第１のレギュレータは、
一端に電源電位が入力され、他端から前記出力電位を出力する、出力トランジスタと、
前記第１の参照電位と前記出力電位との大きさを比較し、比較結果に基づいて前記出力トランジスタを制御し、且つ、前記出力電位が前記第１の参照電位より低い時、前記第１のコンパレータを動作状態にして、前記出力電位が前記第１の参照電位より高い時、前記第１のコンパレータを停止状態にする、第２のコンパレータと、
を備えることを特徴とする、請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
第１から第ｎ（ｎは２以上の整数）のレギュレータを備え、
前記第１のレギュレータは、第１の参照電位が入力され、出力電位を前記第１の参照電位と等しくなるように制御し、
前記第ｋ（２≦ｋ≦ｎ）のレギュレータは、
前記第（ｋ−１）の参照電位より低い第ｋの参照電位が入力され、出力端子が前記第（ｋ−１）のレギュレータの出力端子と接続され、前記出力電位を前記第ｋの参照電位と等しくなるように制御し、
前記第ｍ（１≦ｍ≦ｎ−１）のレギュレータは、
前記出力電位が前記第ｍの参照電位より低い時、前記第（ｍ＋１）のレギュレータを動作状態にして、前記出力電位が前記第ｍの参照電位より高い時、前記第（ｍ＋１）のレギュレータを停止状態にすることを特徴とする、ＤＣ／ＤＣコンバータ。
【請求項５】
請求項１から請求項４の何れかに記載のＤＣ／ＤＣコンバータと、
一端に前記出力電位が入力され、他端が接地される、コンデンサと、
を備えることを特徴とする、電源システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータ及び電源システムに関する。
【背景技術】
【０００２】
ピーク電流が大きい負荷回路（例えばＤＲＡＭなど）に、レギュレータとしてＤＣ／ＤＣコンバータで定電位を供給する場合、電位変動を抑えるために大きな出力コンデンサを必要とする。ここで、面積削減のために出力コンデンサを小さくする場合、電位変動を抑えるためにはレギュレータの応答を速くしなければならない。そのために、レギュレータ内のコンパレータのバイアス電流と、コンパレータの出力信号を入力してレギュレータ内の出力トランジスタを駆動するバッファの消費電流とを大きくする必要がある。しかし、この場合、レギュレータの消費電力が増大する。特に、駆動する負荷回路がスタンドバイ（待機）状態にあり、その消費電力が小さい場合においては、上記レギュレータ内のコンパレータのバイアス電流値は必要以上に大きい。
【０００３】
なお、ＤＣ／ＤＣコンバータは、例えば、特許文献１に記載される回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５９４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、負荷回路の消費電力が小さい時に、消費電力を小さくできるＤＣ／ＤＣコンバータ及び電源システムを提供することにある。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、第１の参照電位が入力され、出力電位を前記第１の参照電位と等しくなるように制御する、第１のレギュレータと、前記第１の参照電位より低い第２の参照電位が入力され、出力端子が前記第１のレギュレータの出力端子と接続され、前記出力電位を前記第２の参照電位と等しくなるように制御する、第２のレギュレータと、前記第１の参照電位と前記第２の参照電位との中間電位である第３の参照電位と、前記出力電位と、の大きさを比較し、前記出力電位が前記第３の参照電位より低い時、前記第２のレギュレータを動作状態にして、前記出力電位が前記第３の参照電位より高い時、前記第２のレギュレータを停止状態にする、第１のコンパレータと、を備えることを特徴とする、ＤＣ／ＤＣコンバータが提供される。
【０００７】
また、本願発明の他の一態様によれば、第１から第ｎ（ｎは２以上の整数）のレギュレータを備え、前記第１のレギュレータは、第１の参照電位が入力され、出力電位を前記第１の参照電位と等しくなるように制御し、前記第ｋ（２≦ｋ≦ｎ）のレギュレータは、前記第（ｋ−１）の参照電位より低い第ｋの参照電位が入力され、出力端子が前記第（ｋ−１）のレギュレータの出力端子と接続され、前記出力電位を前記第ｋの参照電位と等しくなるように制御し、前記第ｍ（１≦ｍ≦ｎ−１）のレギュレータは、前記出力電位が前記第ｍの参照電位より低い時、前記第（ｍ＋１）のレギュレータを動作状態にして、前記出力電位が前記第ｍの参照電位より高い時、前記第（ｍ＋１）のレギュレータを停止状態にすることを特徴とする、ＤＣ／ＤＣコンバータが提供される。
【発明の効果】
【０００８】
本発明によれば、負荷回路の消費電力が小さい時に、消費電力を小さくできる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る電源システムのブロック図である。
【図２】本発明の第１の実施形態に係る参照電位を生成する回路の回路図である。
【図３】本発明の第１の実施形態に係る電源システムの回路図である。
【図４】本発明の第１の実施形態に係るコンパレータ３２の回路図である。
【図５】本発明の第１の実施形態に係る電源システムの出力電位ＶＯＵＴと消費電流を示す波形図である。
【図６】本発明の第２の実施形態に係る電源システムのブロック図である。
【図７】本発明の第２の実施形態に係るレギュレータ１０の回路図である。
【図８】本発明の第２の実施形態に係る電源システムの回路図である。
【図９】本発明の第２の実施形態に係る電源システムの出力電位ＶＯＵＴと消費電流を示す波形図である。
【図１０】本発明の第３の実施形態に係る電源システムの回路図である。
【図１１】比較例の電源システムの回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態についての説明に先立ち、図１１を参照して、発明者が知得する比較例の電源システムについて説明する。
【００１１】
図１１に示す比較例の電源システムでは、ＤＣ／ＤＣコンバータ１１０からの出力電位ＶＯＵＴがコンデンサ２と負荷回路３とに出力される。ＤＣ／ＤＣコンバータ１１０は、コンパレータ１１１と、ＰＭＯＳトランジスタ１１２とを備える。コンパレータ１１１は、反転入力端子に参照電位Ｒｅｆが入力され、非反転入力端子に出力電位ＶＯＵＴが入力される。ＰＭＯＳトランジスタ１１２は、コンパレータ１１１の比較信号がゲートに入力され、ドレインから出力電位ＶＯＵＴを出力する。参照電位Ｒｅｆは、外部電源電位ＶＤＤと接地電位ＶＳＳ間に直列接続された抵抗１１３，１１４間の接続ノードに生成される。出力電位ＶＯＵＴは参照電位Ｒｅｆと等しくなるように制御される。コンパレータ１１１は、負荷回路３がスタンドバイ状態であっても一定のバイアス電流を流している。
【００１２】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。なお、以下の説明において、同一の構成要素には同一の符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１〜図５を参照して、本発明の第１の実施形態について説明する。本実施形態は、目標電位と出力電流とが異なる２つのレギュレータを並列接続して負荷回路に電力を供給し、目標電位が低く出力電流が大きいレギュレータを出力電位に応じて動作状態又は停止状態に制御することを特徴の１つとする。
【００１４】
本実施形態では、まず電源システムの概略についてブロックレベルの回路で説明し、次により具体的な素子レベルの回路構成について説明する。
【００１５】
図１は、本発明の第１の実施形態に係る電源システムのブロック図である。この電源システムは、ＤＣ／ＤＣコンバータ１と、コンデンサ２と、負荷回路３とを備える。ＤＣ／ＤＣコンバータ１は出力端子Ｔ１から出力電位ＶＯＵＴを出力する。出力端子Ｔ１は、コンデンサ２の一端と、電力が供給される負荷回路３の一端とに接続される。コンデンサ２の他端と負荷回路３の他端とは接地電位ＶＳＳに接続される。負荷回路３は、例えば半導体記憶装置又は携帯機器などの電子機器である。負荷回路３の消費電流は、例えばスタンドバイ時に数１０μＡであり、動作時に数１０ｍＡである。
【００１６】
ＤＣ／ＤＣコンバータ１は、レギュレータ１０（第１のレギュレータ）と、レギュレータ１１（第２のレギュレータ）と、コンパレータ１２（第１のコンパレータ）とを備える。レギュレータ１０の出力端子は、レギュレータ１１の出力端子と、レギュレータ１０，１１の比較電位入力端子と、コンパレータ１２の非反転入力端子と、ＤＣ／ＤＣコンバータ１の出力端子Ｔ１とに接続される。
【００１７】
レギュレータ１０の参照電位入力端子には、目標電位として参照電位Ｒｅｆ.１（第１の参照電位）が入力される。レギュレータ１１の参照電位入力端子には、目標電位として参照電位Ｒｅｆ.２（第２の参照電位）が入力される。コンパレータ１２の反転入力端子には、参照電位Ｒｅｆ.３（第３の参照電位）が入力される。
【００１８】
参照電位Ｒｅｆ.１は参照電位Ｒｅｆ.２より高い。参照電位Ｒｅｆ.３は参照電位Ｒｅｆ.１と参照電位Ｒｅｆ.２の中間電位である。例えば、参照電位Ｒｅｆ．１は参照電位Ｒｅｆ．３より約５０ｍＶ高く、参照電位Ｒｅｆ．２は参照電位Ｒｅｆ．３より約５０ｍＶ低い。
【００１９】
レギュレータ１０は、応答速度が遅く、出力電流が小さく（例えば１００μＡ）、消費電力が小さい。レギュレータ１１は、レギュレータ１０よりも、応答速度が早く、出力電流が大きく（例えば数１０ｍＡ）、その分消費電力が大きい。
【００２０】
レギュレータ１０は、出力電位ＶＯＵＴを参照電位Ｒｅｆ.１とほぼ等しくなるように制御する。レギュレータ１１は、出力電位ＶＯＵＴを参照電位Ｒｅｆ.２とほぼ等しくなるように制御する。
【００２１】
レギュレータ１１のＯＮ／ＯＦＦ制御端子には、コンパレータ１２からの比較信号Ａが入力されている。コンパレータ１２は、出力電位ＶＯＵＴが参照電位Ｒｅｆ．３より低い時、レギュレータ１１を動作状態にして、出力電位ＶＯＵＴが参照電位Ｒｅｆ．３より高い時、レギュレータ１１を停止状態にする。
【００２２】
図１の電源システムの動作を説明する。出力電位ＶＯＵＴは、負荷回路３の消費電力に応じて、参照電位Ｒｅｆ．１，Ｒｅｆ．２の何れかとほぼ等しくなるように制御される。
【００２３】
負荷回路３の消費電力が大きい時、出力電位ＶＯＵＴは参照電位Ｒｅｆ．２とほぼ等しくなり、レギュレータ１０，１１により負荷回路３に電力が供給される。
【００２４】
一方、負荷回路３がスタンドバイ状態などにあり、その消費電力が小さい時、レギュレータ１０によって出力電位ＶＯＵＴは上昇するように制御される。これにより、出力電位ＶＯＵＴはレギュレータ１１の目標電位（参照電位Ｒｅｆ．２）より高くなり、参照電位Ｒｅｆ．１とほぼ等しくなる。従って、出力電位ＶＯＵＴが参照電位Ｒｅｆ．３より高くなるため、レギュレータ１１はコンパレータ１２によって停止状態に制御され、その分、消費電力が小さくなる。
【００２５】
次に、図１の電源システムにおける具体的な素子レベルの回路構成の一例について説明する。
【００２６】
図２は、本実施形態に係る参照電位Ｒｅｆ．１〜Ｒｅｆ．３を生成する回路の回路図である。抵抗２０〜２３は、外部電源電位ＶＤＤと接地電位ＶＳＳとの間に直列接続されている。抵抗２０，２１間の接続ノードから参照電位Ｒｅｆ．１が出力され、抵抗２１，２２間の接続ノードから参照電位Ｒｅｆ．３が出力され、抵抗２２，２３間の接続ノードから参照電位Ｒｅｆ．２が出力される。
【００２７】
図３は、本実施形態に係る電源システムの回路図である。レギュレータ１０は、コンパレータ３０と、ＰＭＯＳトランジスタ３１（出力トランジスタ）とを備える。ＰＭＯＳトランジスタ３１は、ゲートにコンパレータ３０の比較信号が入力され、ソースに外部電源電位ＶＤＤが入力され、ドレインから出力電位ＶＯＵＴを出力する。レギュレータ１１は、コンパレータ３２と、ＰＭＯＳトランジスタ３３と、バッファ３４とを備える。コンパレータ３２の比較信号は、バッファ３４を介してＰＭＯＳトランジスタ３３のゲートに入力されている。ＰＭＯＳトランジスタ３３は、ＰＭＯＳトランジスタ３１よりも寸法が大きく、大きい電流を出力できる。バッファ３４は、ＰＭＯＳトランジスタ３３を駆動するために設けられている。コンパレータ３２のＯＮ／ＯＦＦ制御端子には、コンパレータ１２からの比較信号Ａが入力されている。参照電位Ｒｅｆ．１〜Ｒｅｆ．３は、図２の回路により供給される。他の構成は図１のブロック図と同一である。
【００２８】
図４は、本実施形態に係るコンパレータ３２の回路図である。ＮＭＯＳトランジスタ４３のゲートは非反転入力端子４０−１に接続される。ＮＭＯＳトランジスタ４４のゲートは反転入力端子４０−２に接続される。ＮＭＯＳトランジスタ４３，４４のソースは、共通接続され、ＮＭＯＳトランジスタ４５を介して接地電位ＶＳＳに接続される。ＮＭＯＳトランジスタ４３のドレインは、ＰＭＯＳトランジスタ４１を介してＰＭＯＳトランジスタ４０のドレインに接続される。ＮＭＯＳトランジスタ４４のドレインは、ＰＭＯＳトランジスタ４２を介してＰＭＯＳトランジスタ４０のドレインに接続される。ＰＭＯＳトランジスタ４１，４２のゲートは、ＮＭＯＳトランジスタ４３のドレインに接続される。ＰＭＯＳトランジスタ４０のソースには外部電源電位ＶＤＤが入力される。
【００２９】
ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４４の接続ノードは、ＰＭＯＳトランジスタ４７のゲートに接続される。ＰＭＯＳトランジスタ４７のソースには外部電源電位ＶＤＤが入力され、ドレインはＮＭＯＳトランジスタ４８を介してＮＭＯＳトランジスタ４９のドレインに接続される。ＮＭＯＳトランジスタ４９のソースは接地電位ＶＳＳに接続される。
【００３０】
ＰＭＯＳトランジスタ４７のドレインは、バッファ５２を介して出力端子４０−５に接続される。ＰＭＯＳトランジスタ４７のゲートと接地電位ＶＳＳとの間には、ＮＭＯＳトランジスタ４６が接続される。ＰＭＯＳトランジスタ４７のドレインと外部電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタ５０が接続される。ＯＮ／ＯＦＦ制御端子４０−４は、ＮＭＯＳトランジスタ４６のゲートと、ＰＭＯＳトランジスタ４０のゲートとに接続される。また、ＯＮ／ＯＦＦ制御端子４０−４は、インバータ５１を介して、ＮＭＯＳトランジスタ４８のゲートとＰＭＯＳトランジスタ５０のゲートとに接続される。
【００３１】
ＮＭＯＳトランジスタ４５，４９のゲートはバイアス入力端子４０−３に接続されている。バイアス入力端子４０−３には所定のバイアス電位が入力される。なお、図３においては、コンパレータ３１のバイアス入力端子は図示を省略している。
【００３２】
ＯＮ／ＯＦＦ制御端子４０−４にハイレベルの信号が入力されると、ＰＭＯＳトランジスタ４０とＮＭＯＳトランジスタ４８がオフし、ＮＭＯＳトランジスタ４６とＰＭＯＳトランジスタ５０がオンする。よって、コンパレータ３２の消費電流はほぼ０になり、その比較信号はハイレベルに固定される。
【００３３】
ＯＮ／ＯＦＦ制御端子４０−４にローレベルの信号が入力されると、コンパレータ３２は動作状態になる。入力される信号に対してコンパレータ３２が高速に応答できるように、ＮＭＯＳトランジスタ４５，４９は大きなバイアス電流を流す。
【００３４】
図３のコンパレータ１２，３０も図４と同じ回路構成を有するが、コンパレータ３２よりもバイアス電流が小さい。なお、図３においては、コンパレータ１２，３０のバイアス入力端子とＯＮ／ＯＦＦ制御端子は図示を省略している。
【００３５】
次に、図５を参照して、図３の電源システムの素子レベルの動作を説明する。図５は、図３の電源システムの出力電位ＶＯＵＴと消費電流を示す波形図である。同図の横軸は時間を表し、縦軸は出力電位ＶＯＵＴと消費電流とを表す。消費電流は各期間における積分値であり、対数軸で表す。同図は、出力電位ＶＯＵＴが目標電位の付近で変動している様子を概略的に示す。
【００３６】
前述の様に、負荷回路３がスタンドバイ状態にあり、その消費電力が小さい時、レギュレータ１０により、出力電位ＶＯＵＴは参照電位Ｒｅｆ．１とほぼ等しくなるように制御される（期間（i）（ii））。このとき、コンパレータ１２からの比較信号Ａはハイレベルであり、コンパレータ３２は停止状態になっている。これと共に、ＰＭＯＳトランジスタ３３はゲートがハイレベルであり、オフしている。つまり、レギュレータ１１が停止状態になっている。よって、負荷回路３が動作状態にある時よりも、レギュレータ１１の消費電力の分、ＤＣ／ＤＣコンバータ１の消費電力は小さくなっている。
【００３７】
期間（i）においては、出力電位ＶＯＵＴが参照電位Ｒｅｆ．１よりも低いので、ＰＭＯＳトランジスタ３１はオンする。よって、消費電流は、コンパレータ３０の電流と、ＰＭＯＳトランジスタ３１の電流と、コンパレータ１２の電流との和である。
【００３８】
期間（ii）においては、出力電位ＶＯＵＴが参照電位Ｒｅｆ．１よりも高いので、ＰＭＯＳトランジスタ３１はオフする。よって、消費電流はコンパレータ１２，３０の電流の和である。
【００３９】
次に、負荷回路３が動作状態になり、その消費電力が大きくなると、出力電位ＶＯＵＴは低下する。出力電位ＶＯＵＴが参照電位Ｒｅｆ．３よりも低くなると、コンパレータ１２の比較信号Ａがハイレベルからローレベルに変化して、コンパレータ３２が動作状態になる（時刻ｔ１）。すると、出力電位ＶＯＵＴは参照電位Ｒｅｆ．２よりも高いので、コンパレータ３２の比較信号によってＰＭＯＳトランジスタ３３がオンする。これにより、レギュレータ１０，１１によって負荷回路３に電力が供給される。その電力のほとんどは、出力電流が大きいレギュレータ１１によって供給される。出力電位ＶＯＵＴは参照電位Ｒｅｆ．２とほぼ等しくなるように制御される。
【００４０】
期間（iii）においては、消費電流は、コンパレータ１２，３０，３２の電流と、ＰＭＯＳトランジスタ３１，３３の電流と、バッファ３４の電流との和である。
【００４１】
期間（iv）においては、出力電位ＶＯＵＴはＲｅｆ．２よりも低いので、ＰＭＯＳトランジスタ３３はオフする。よって、消費電流は、コンパレータ１２，３０，３２の電流と、ＰＭＯＳトランジスタ３１の電流と、バッファ３４の電流との和である。
【００４２】
以上で述べた様に、本実施形態によれば、目標電位が高いレギュレータ１０と目標電位が低いレギュレータ１１とを並列接続して負荷回路３に電力を供給するようにしたので、出力電位ＶＯＵＴは、負荷回路３の消費電力が大きい時、低い目標電位に制御され、その消費電力が小さい時、高い目標電位に制御される。これにより、負荷回路３の消費電力が小さい時に、出力電位ＶＯＵＴに基づいてレギュレータ１１を停止状態にして、ＤＣ／ＤＣコンバータ１及び電源システムの消費電力を小さくできる。また、負荷回路３の消費電力が大きい時に、出力電位ＶＯＵＴに基づいてレギュレータ１１を動作状態にして、ＤＣ／ＤＣコンバータ１及び電源システムの応答を速くでき、出力電位ＶＯＵＴの電位変動を抑えられる。
【００４３】
なお、本実施形態によれば、スタンドバイ時の消費電力を小さくできるので、レギュレータ１１の消費電力を大きくしても、ＤＣ／ＤＣコンバータ１の消費電力の平均値を従来と同等にできる。この場合、レギュレータ１１の応答をより速くできるので、コンデンサ２をより小さくできる。
【００４４】
また、レギュレータ１０，１１は、出力電流と応答速度が同じであっても良い。この場合においても、負荷回路３の消費電力が小さい時には目標電位が低いレギュレータ１１を停止状態にできるので、消費電力を小さくできる。
【００４５】
また、目標電位が異なる複数のレギュレータを並列接続して、複数のコンパレータでそれらの動作を制御しても良い。
【００４６】
（第２の実施形態）
次に、図６〜図９を参照して、本発明の第２の実施形態について説明する。本実施形態は、第１の実施形態におけるコンパレータ１２を、出力電位ＶＯＵＴに応じて動作状態又は停止状態に制御することを特徴の１つとする。
【００４７】
図６は、本発明の第２の実施形態に係る電源システムのブロック図である。この電源システムでは、ＤＣ／ＤＣコンバータ６０において、レギュレータ１０からの比較信号Ｂがコンパレータ１２のＯＮ／ＯＦＦ制御端子に入力される。他の構成は図１の第１の実施形態と同一である。
【００４８】
図７は、本実施形態に係るレギュレータ１０の回路図である。コンパレータ３０から比較信号Ｂが出力され、ＰＭＯＳトランジスタ３１のゲートに入力される。
【００４９】
次に、図６の電源システムの具体的な回路構成の一例について説明する。図８は、本実施形態に係る電源システムの回路図である。前述の様に、レギュレータ１０におけるコンパレータ３０からの比較信号Ｂがコンパレータ１２のＯＮ／ＯＦＦ制御端子に入力される。
【００５０】
次に、図８の電源システムの動作を説明する。図９は、図８の電源システムの出力電位ＶＯＵＴと消費電流を示す波形図である。
【００５１】
コンパレータ１２は、レギュレータ１０のコンパレータ３０からの比較信号Ｂで、動作状態又は停止状態に制御される。
【００５２】
期間（i）においては、ＤＣ／ＤＣコンバータ６０の出力電位ＶＯＵＴが参照電位Ｒｅｆ．１より低いので、コンパレータ３０の比較信号Ｂはローレベルになり、コンパレータ１２は動作状態になる。つまり、第１の実施形態と同様に動作する。
【００５３】
期間（ii）においては、出力電位ＶＯＵＴが参照電位Ｒｅｆ．１より高いので、コンパレータ３０の比較信号Ｂはハイレベルになり、コンパレータ１２は停止状態になる。よって、期間（ii）において、消費電流が第１の実施形態よりも更に小さくなる。
【００５４】
期間（iii）と（iv）においては、第１の実施形態と同様に動作する。
【００５５】
以上で述べた様に、本実施形態によれば、出力電位ＶＯＵＴに応じてコンパレータ１２も動作状態又は停止状態に制御するようにしたので、負荷回路３の消費電力が小さく、且つ、出力電位ＶＯＵＴが参照電位Ｒｅｆ．１より高い時、第１の実施形態より、更にコンパレータ１２の消費電力の分、ＤＣ／ＤＣコンバータ６０及び電源システムの消費電力を小さくできる。
【００５６】
（第３の実施形態）
次に、図１０を参照して、本発明の第３の実施形態について説明する。本実施形態は、互いに目標電位が異なる複数のレギュレータを並列接続して、出力電位に応じて各レギュレータを動作状態又は停止状態に制御する様にした点が、第１の実施形態と異なる。
【００５７】
図１０は、本発明の第３の実施形態に係る電源システムの回路図である。ＤＣ／ＤＣコンバータ１００は、ｎ個（ｎは２以上の整数）のレギュレータ１０１−１〜１０１−ｎから構成されている。レギュレータ１０１−１（第１のレギュレータ）は、ＰＭＯＳトランジスタ１０２−１と、コンパレータ１０３−１（第１のコンパレータ）とを備える。同様に、レギュレータ１０１−ｎ（第ｎのレギュレータ）は、ＰＭＯＳトランジスタ１０２−ｎと、コンパレータ１０３−ｎ（第ｎのコンパレータ）とを備える。各レギュレータ１０１−１〜１０１−ｎの出力端子は共通接続されて、出力端子Ｔ１と、各コンパレータ１０３−１〜１０３−ｎの非反転入力端子とに接続されている。第ｍ（１≦ｍ≦ｎ−１）のコンパレータ１０３−ｍの出力端子は、第（ｍ＋１）のコンパレータ１０３−（ｍ＋１）のＯＮ／ＯＦＦ制御端子に接続されている。
【００５８】
また、抵抗１０４−１〜１０４−（ｎ＋１）が外部電源電位ＶＤＤと接地電位ＶＳＳとの間に直列接続されている。各参照電位Ｒｅｆ．１（第１の参照電位）〜Ｒｅｆ．ｎ（第ｎの参照電位）は抵抗の各接続ノードに生成される。コンパレータ１０３−１〜１０３−ｎの反転入力端子には、参照電位Ｒｅｆ．１〜Ｒｅｆ．ｎが各々入力されている。
【００５９】
また、第ｍのレギュレータ１０１−ｍは、第（ｍ＋１）のレギュレータ１０１−（ｍ＋１）より応答速度が遅く、出力電流が小さく、消費電力が小さい。
【００６０】
第１のレギュレータ１０１−１は、目標電位として第１の参照電位Ｒｅｆ．１が入力され、出力電位ＶＯＵＴを第１の参照電位Ｒｅｆ．１とほぼ等しくなるように制御する。第ｋ（２≦ｋ≦ｎ）のレギュレータ１０１−ｋは、目標電位として第（ｋ−１）の参照電位Ｒｅｆ．（ｋ−１）より低い第ｋの参照電位Ｒｅｆ．ｋが入力され、出力端子が第（ｋ−１）のレギュレータ１０１−（ｋ−１）の出力端子と接続され、出力電位ＶＯＵＴを第ｋの参照電位Ｒｅｆ．ｋとほぼ等しくなるように制御する。
【００６１】
この回路構成により、出力電位ＶＯＵＴは、負荷回路３の消費電力に応じて、参照電位Ｒｅｆ．１〜Ｒｅｆ．ｎの何れかとほぼ等しくなるように制御される。例えば、出力電位ＶＯＵＴが参照電位Ｒｅｆ．２とほぼ等しくなるように制御されている場合について説明する。この状態において、出力電位ＶＯＵＴが変動して参照電位Ｒｅｆ．２より高く、参照電位Ｒｅｆ．１より低くなっている時、コンパレータ１０３−２〜１０３−ｎの比較信号がハイレベルになる。そのため、コンパレータ１０３−３〜１０３−ｎが停止状態になり、ＰＭＯＳトランジスタ１０２−３〜１０２−ｎもオフとなる。従って、レギュレータ１０１−３〜１０１−ｎが停止状態になり、消費電力を小さくできる。
【００６２】
つまり、第ｍのレギュレータ１０１−ｍは、出力電位ＶＯＵＴが第ｍの参照電位Ｒｅｆ．ｍより低い時、第（ｍ＋１）のレギュレータ１０１−（ｍ＋１）を動作状態にして、出力電位ＶＯＵＴが第ｍの参照電位Ｒｅｆ．ｍより高い時、第（ｍ＋１）のレギュレータ１０１−（ｍ＋１）を停止状態にする。
【００６３】
以上で述べた様に、本実施形態によれば、互いに目標電位が異なる複数のレギュレータ１０１−１〜１０１−ｎを並列接続して、出力電位ＶＯＵＴに応じてそれらを順番に動作状態又は停止状態に制御するようにしたので、負荷回路３の消費電力にあわせて、ＤＣ／ＤＣコンバータ１００の消費電力を第１の実施形態よりも細かく調整できる。これにより、消費電力が小さいＤＣ／ＤＣコンバータ１００及び電源システムを実現できる。
【００６４】
なお、レギュレータ１０１−１〜１０１−ｎは、出力電流と応答速度が同じであっても良い。この場合においても、負荷回路３の消費電力にあわせてＤＣ／ＤＣコンバータ１００の消費電力を調整できる。
【００６５】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００６６】
１，６０，１００  ＤＣ／ＤＣコンバータ
２  コンデンサ
３  負荷回路
１０，１１，１０１−１〜１０１−ｎ  レギュレータ
１２，３０，３２，１０３−１〜１０３−ｎ  コンパレータ
２０〜２３，１０４−１〜１０４−（ｎ＋１）  抵抗
３１，３３，１０２−１〜１０２−ｎ  ＰＭＯＳトランジスタ
３４  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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