(57)【要約】【課題】発振を抑えて安定な状態で出力電圧を制限する。【解決手段】コンパレータ１３は、差動増幅部１１の定電流回路１６の出力電流よりも大きい電流を出力可能であって、出力端子１９の電圧Ｖｏが高電位側制限電圧ＶＨよりも高いときにトランジスタＴ４に電流を出力する。コンパレータ１４も、差動増幅部１１の定電流回路１６の出力電流よりも大きい電流を出力可能であって、出力端子１９の電圧Ｖｏが低電位側制限電圧ＶＬよりも低いときにトランジスタＴ３に電流を出力する。【選択図】図１
2010119083.tif 000002
【特許請求の範囲】
【請求項１】
差動対を構成する反転入力側の第１のトランジスタおよび非反転入力側の第２のトランジスタと、前記第１および第２のトランジスタにそれぞれ接続されカレントミラー回路の入力側および出力側を形成する第３および第４のトランジスタと、前記差動対および前記カレントミラー回路に定電流を供給する定電流回路とからなる差動増幅部と、
前記差動増幅部の出力ノードと出力端子との間に接続され、コンデンサを含むインピーダンス要素により帰還がかけられた反転直流増幅部と、
前記定電流回路の出力電流よりも大きい電流を出力可能な第１のコンパレータとを備え、
前記第１のコンパレータは、前記出力端子の電圧が高電位側制限電圧よりも高いときに前記出力ノードの電圧低下を抑制する向きの電流を前記第３のトランジスタに出力するコンパレータおよび前記出力端子の電圧が高電位側制限電圧よりも高いときに前記出力ノードの電圧低下を抑制する向きの電流を前記第４のトランジスタに出力するコンパレータの何れか一方により構成されていることを特徴とする演算増幅器。
【請求項２】
差動対を構成する反転入力側の第１のトランジスタおよび非反転入力側の第２のトランジスタと、前記第１および第２のトランジスタにそれぞれ接続されカレントミラー回路の入力側および出力側を形成する第３および第４のトランジスタと、前記差動対および前記カレントミラー回路に定電流を供給する定電流回路とからなる差動増幅部と、
前記差動増幅部の出力ノードと出力端子との間に接続され、コンデンサを含むインピーダンス要素により帰還がかけられた反転直流増幅部と、
前記定電流回路の出力電流よりも大きい電流を出力可能な第２のコンパレータとを備え、
前記第２のコンパレータは、前記出力端子の電圧が低電位側制限電圧よりも低いときに前記出力ノードの電圧上昇を抑制する向きの電流を前記第３のトランジスタに出力するコンパレータおよび前記出力端子の電圧が低電位側制限電圧よりも低いときに前記出力ノードの電圧上昇を抑制する向きの電流を前記第４のトランジスタに出力するコンパレータの何れか一方により構成されていることを特徴とする演算増幅器。
【請求項３】
差動対を構成する反転入力側の第１のトランジスタおよび非反転入力側の第２のトランジスタと、前記第１および第２のトランジスタにそれぞれ接続されカレントミラー回路の入力側および出力側を形成する第３および第４のトランジスタと、前記差動対および前記カレントミラー回路に定電流を供給する定電流回路とからなる差動増幅部と、
前記差動増幅部の出力ノードと出力端子との間に接続され、コンデンサを含むインピーダンス要素により帰還がかけられた反転直流増幅部と、
前記定電流回路の出力電流よりも大きい電流を出力可能な第１のコンパレータと、
前記定電流回路の出力電流よりも大きい電流を出力可能な第２のコンパレータとを備え、
前記第１のコンパレータは、前記出力端子の電圧が高電位側制限電圧よりも高いときに前記出力ノードの電圧低下を抑制する向きの電流を前記第３のトランジスタに出力するコンパレータおよび前記出力端子の電圧が高電位側制限電圧よりも高いときに前記出力ノードの電圧低下を抑制する向きの電流を前記第４のトランジスタに出力するコンパレータの何れか一方により構成されており、
前記第２のコンパレータは、前記出力端子の電圧が低電位側制限電圧よりも低いときに前記出力ノードの電圧上昇を抑制する向きの電流を前記第３のトランジスタに出力するコンパレータおよび前記出力端子の電圧が低電位側制限電圧よりも低いときに前記出力ノードの電圧上昇を抑制する向きの電流を前記第４のトランジスタに出力するコンパレータの何れか一方により構成されていることを特徴とする演算増幅器。
【請求項４】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第１のコンパレータが前記第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
一対のマルチコレクタ型トランジスタであって各１つのコレクタと両者のベースとが共通に接続された第５および第６のトランジスタと、
前記高電位側電源線と前記第５および第６のトランジスタの各エミッタとの間にそれぞれ接続され、ベースに前記高電位側制限電圧および前記出力端子の電圧が印加された第７および第８のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記第５および第６のトランジスタの共通接続ノードと前記低電位側電源線との間に接続された電流出力回路とを備え、
前記第６のトランジスタの他の１つのコレクタが前記第４のトランジスタのコレクタに接続されていることを特徴とする請求項１または３記載の演算増幅器。
【請求項５】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第２のコンパレータが前記第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ベースに前記低電位側制限電圧および前記出力端子の電圧が印加された第９および第１０のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記高電位側電源線と前記第９および第１０のトランジスタのエミッタとの間に接続された電流出力回路とを備え、
前記第１０のトランジスタのコレクタが前記第３のトランジスタのコレクタに接続されていることを特徴とする請求項２または３記載の演算増幅器。
【請求項６】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第１のコンパレータが前記第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ゲートに前記高電位側制限電圧および前記出力端子の電圧が印加された第１１および第１２のトランジスタと、
カレントミラー回路を構成する入力側および出力側トランジスタであって、前記高電位側電源線と前記第１２のトランジスタのドレインとの間に接続された第１３のトランジスタおよび前記高電位側電源線と前記第４のトランジスタのドレインとの間に接続された第１４のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記第１１および第１２のトランジスタのソースと前記低電位側電源線との間に接続された電流出力回路とを備えていることを特徴とする請求項１または３記載の演算増幅器。
【請求項７】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第２のコンパレータが前記第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ゲートに前記低電位側制限電圧および前記出力端子の電圧が印加された第９および第１０のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記高電位側電源線と前記第９および第１０のトランジスタのソースとの間に接続された電流出力回路とを備え、
前記第１０のトランジスタのドレインが前記第３のトランジスタのドレインに接続されていることを特徴とする請求項２または３記載の演算増幅器。
【請求項８】
前記定電流回路と前記電流出力回路の出力電流比は１：２に設定されていることを特徴とする請求項４ないし７の何れかに記載の演算増幅器。
【請求項９】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第１のコンパレータが前記第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
一対のマルチコレクタ型トランジスタであって各１つのコレクタと両者のベースとが共通に接続された第５および第６のトランジスタと、
前記高電位側電源線と前記第５および第６のトランジスタの各エミッタとの間にそれぞれ接続され、ベースに前記高電位側制限電圧および前記出力端子の電圧が印加された第７および第８のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記第５および第６のトランジスタの共通接続ノードと前記低電位側電源線との間に接続された電流出力回路と、
前記第５および第６のトランジスタの他の１つのコレクタと前記低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第１７および第１８のトランジスタと、
前記第５のトランジスタの他の１つのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第１９のトランジスタと、
前記第６のトランジスタの他の１つのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２０のトランジスタと、
前記低電位側電源線に接地され、前記第２０のトランジスタとともにカレントミラー回路を構成する第２１のトランジスタと、
前記高電位側電源線と前記第２１のトランジスタとの間に接続されたマルチコレクタ型トランジスタであって、１つのコレクタがベースと共通に接続され、他の１つのコレクタが前記第４のトランジスタのコレクタに接続された第２２のトランジスタとを備えていることを特徴とする請求項１または３記載の演算増幅器。
【請求項１０】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第１のコンパレータが前記第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
一対のマルチコレクタ型トランジスタであって各１つのコレクタと両者のベースとが共通に接続された第５および第６のトランジスタと、
前記高電位側電源線と前記第５および第６のトランジスタの各エミッタとの間にそれぞれ接続され、ベースに前記高電位側制限電圧および前記出力端子の電圧が印加された第７および第８のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記第５および第６のトランジスタの共通接続ノードと前記低電位側電源線との間に接続された電流出力回路と、
前記第５および第６のトランジスタの他の１つのコレクタと前記低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第１７および第１８のトランジスタと、
前記第５のトランジスタの他の１つのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第１９のトランジスタと、
前記第６のトランジスタの他の１つのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２０のトランジスタと、
前記低電位側電源線に接地され、前記第２０のトランジスタとともにカレントミラー回路を構成し、コレクタが前記第３のトランジスタのコレクタに接続された第２１のトランジスタとを備えていることを特徴とする請求項１または３記載の演算増幅器。
【請求項１１】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第２のコンパレータが前記第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ベースに前記低電位側制限電圧および前記出力端子の電圧が印加された第９および第１０のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記高電位側電源線と前記第９および第１０のトランジスタのエミッタとの間に接続された電流出力回路と、
前記第９および第１０のトランジスタのコレクタと前記低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２３および第２４のトランジスタと、
前記第９のトランジスタのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２５のトランジスタと、
前記第１０のトランジスタのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２６のトランジスタと、
前記低電位側電源線に接地され、前記第２６のトランジスタとともにカレントミラー回路を構成し、コレクタが前記第４のトランジスタのコレクタに接続された第２７のトランジスタとを備えていることを特徴とする請求項２または３記載の演算増幅器。
【請求項１２】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第２のコンパレータが前記第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ベースに前記低電位側制限電圧および前記出力端子の電圧が印加された第９および第１０のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記高電位側電源線と前記第９および第１０のトランジスタのエミッタとの間に接続された電流出力回路と、
前記第９および第１０のトランジスタのコレクタと前記低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２３および第２４のトランジスタと、
前記第９のトランジスタのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２５のトランジスタと、
前記第１０のトランジスタのコレクタと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２６のトランジスタと、
前記低電位側電源線に接地され、前記第２６のトランジスタとともにカレントミラー回路を構成する第２７のトランジスタと、
前記高電位側電源線と前記第２７のトランジスタとの間に接続されたマルチコレクタ型トランジスタであって、１つのコレクタがベースと共通に接続され、他の１つのコレクタが前記第３のトランジスタのコレクタに接続された第２８のトランジスタとを備えていることを特徴とする請求項２または３記載の演算増幅器。
【請求項１３】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第１のコンパレータが前記第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ゲートに前記高電位側制限電圧および前記出力端子の電圧が印加された第１１および第１２のトランジスタと、
カレントミラー回路を構成する入力側および出力側トランジスタであって、前記高電位側電源線と前記第１２のトランジスタのドレインとの間に接続された第１３のトランジスタおよび前記高電位側電源線と前記第４のトランジスタのドレインとの間に接続された第１４のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記第１１および第１２のトランジスタのソースと前記低電位側電源線との間に接続された電流出力回路と、
前記高電位側電源線と前記第１１および第１２のトランジスタのドレインとの間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２９および第３０のトランジスタと、
前記高電位側電源線と前記第１１のトランジスタのドレインとの間に接続されたダイオード接続の形態をなす第３１のトランジスタとを備えていることを特徴とする請求項１または３記載の演算増幅器。
【請求項１４】
前記差動増幅部は、一対の高電位側電源線と低電位側電源線との間に前記定電流回路、前記第１、第２のトランジスタおよび前記第３、第４のトランジスタが接続されて構成されており、
前記第２のコンパレータが前記第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、
差動対を構成し、ゲートに前記低電位側制限電圧および前記出力端子の電圧が印加された第９および第１０のトランジスタと、
前記定電流回路の出力電流よりも大きい電流を出力可能であって、前記高電位側電源線と前記第９および第１０のトランジスタのソースとの間に接続された電流出力回路と、
前記第９および第１０のトランジスタのドレインと前記低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２３および第２４のトランジスタと、
前記第９のトランジスタのドレインと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２５のトランジスタと、
前記第１０のトランジスタのドレインと前記低電位側電源線との間に接続されたダイオード接続の形態をなす第２６のトランジスタと、
前記低電位側電源線に接地され、前記第２６のトランジスタとともにカレントミラー回路を構成し、ドレインが前記第４のトランジスタのドレインに接続された第２７のトランジスタとを備えていることを特徴とする請求項２または３記載の演算増幅器。
【請求項１５】
前記定電流回路と前記電流出力回路の出力電流比は１：４に設定されていることを特徴とする請求項９ないし１４の何れかに記載の演算増幅器。
【請求項１６】
前記反転直流増幅部は、バッファ回路と出力回路とから構成されており、
前記出力回路は、
前記出力端子を出力ノードとするカレントミラー回路と、
前記高電位側電源線と前記カレントミラー回路の入力ノードとの間に接続された抵抗および第１５のトランジスタと、
前記高電位側電源線と前記カレントミラー回路の出力ノードとの間に接続された第１６のトランジスタとから構成されていることを特徴とする請求項４ないし１５の何れかに記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧の制限機能を備えた演算増幅器に関する。
【背景技術】
【０００２】
出力電圧を制限する機能を持つオペアンプは、種々の用途で用いられている。例えば、５Ｖの電源電圧で動作するオペアンプを用いてセンサ信号を増幅する回路構成を備え、オペアンプの出力電圧が０．４Ｖから４．６Ｖまでの範囲を正常と判定し、その電圧範囲から外れたときには断線などの異常が発生したと判定する断線検知機能付きセンサ回路がある。このセンサ回路では、オペアンプの出力電圧を４．６Ｖの高電位側制限電圧と０．４Ｖの低電位側制限電圧とで制限している。
【０００３】
特許文献１には、高電位側の電圧制限機能付きオペアンプが開示されている。このオペアンプは、差動入力部と増幅部と出力部とからなる演算増幅回路、出力電圧を分圧する電圧変換部、および電圧変換部の出力電圧と高電位側制限電圧とを比較する比較器を備えている。比較器は、増幅部から出力部の出力トランジスタに流れる電流を比較器の出力に応じて吸い込むことで出力電圧を制限するようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３０３０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１記載のオペアンプでは、出力電圧が高電位側制限電圧よりも高くなると比較器が電流を吸い込み、出力トランジスタが直ちにオフする。出力トランジスタがオフすると出力電圧が低下するので、比較器の出力は開放状態となり、再び出力トランジスタがオンに転じる。このように、特許文献１記載のオペアンプは、電圧制限動作を行う比較器の出力ノードが出力トランジスタのベースに直接接続されているため、出力トランジスタのオンオフ状態が極めて短い周期で反転を繰り返す発振現象が生じやすく、安定性に欠けるという問題があった。
【０００６】
本発明は上記事情に鑑みてなされたもので、その目的は、発振を抑えて安定な状態で出力電圧を制限することができる演算増幅器を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した演算増幅器は、差動増幅部と、差動増幅部の出力ノードと演算増幅器の出力端子との間に接続された反転直流増幅部と、出力電圧を制限する第１のコンパレータとを備えている。差動増幅部は、差動対を形成する第１、第２のトランジスタと、差動対に接続されたカレントミラー回路を形成する第３、第４のトランジスタと、差動対およびカレントミラー回路に定電流を供給する定電流回路とから構成されている。反転直流増幅部は、位相補償作用を持つコンデンサを含むインピーダンス要素により帰還がかけられている。
【０００８】
第１のコンパレータは、演算増幅器の出力端子の電圧が高電位側制限電圧よりも高いときに第３のトランジスタに電流を出力するコンパレータおよび上記出力端子の電圧が高電位側制限電圧よりも高いときに第４のトランジスタに電流を出力するコンパレータの何れか一方により構成されている。
【０００９】
差動増幅部の外から第３、第４のトランジスタに追加的に電流を流すと、差動対における電流状態に反して差動増幅部の出力電圧が変化する。この場合、第１のコンパレータは差動増幅部の出力ノードの電圧低下を抑制する向きの電流を出力するので、差動増幅部の出力電圧が上昇し、演算増幅器の出力電圧が低下して高電位側制限電圧にクランプされる。差動入力電圧が大きくても出力電圧制限機能が有効に作用するように、第１のコンパレータは、定電流回路の出力電流よりも大きい電流を出力可能に構成されている。この第１のコンパレータの電流制御に応じて変化する差動増幅部の出力は、反転直流増幅部のコンデンサによる積分作用を受けて出力されるので、発振が生じにくく、安定した電圧制限動作が可能となる。
【００１０】
請求項２に記載した演算増幅器は、出力端子の電圧が低電位側制限電圧よりも低いときに第３のトランジスタに電流を出力するコンパレータおよび出力端子の電圧が低電位側制限電圧よりも低いときに第４のトランジスタに電流を出力するコンパレータの何れか一方により構成される第２のコンパレータを備えている。差動増幅部の外から第３、第４のトランジスタに追加的に電流を流すと、差動対における電流状態に反して差動増幅部の出力電圧が変化する。この場合、第２のコンパレータは差動増幅部の出力ノードの電圧上昇を抑制する向きの電流を出力するので、差動増幅部の出力電圧が低下し、演算増幅器の出力電圧が上昇して低電位側制限電圧にクランプされる。
【００１１】
差動入力電圧が大きくても出力電圧制限機能が有効に作用するように、第２のコンパレータは、定電流回路の出力電流よりも大きい電流を出力可能に構成されている。この第２のコンパレータの電流制御に応じて変化する差動増幅部の出力は、反転直流増幅部のコンデンサによる積分作用を受けて出力されるので、発振が生じにくく、安定した電圧制限動作が可能となる。
【００１２】
請求項３に記載した演算増幅器は、上述した第１、第２のコンパレータをともに備えており、高電位側および低電位側の電圧制限を行う。
請求項４〜７および請求項９〜１４に記載した演算増幅器において、差動増幅部は、一対の高電位側電源線と低電位側電源線との間に定電流回路、第１、第２のトランジスタおよび第３、第４のトランジスタが接続されて構成されている。
【００１３】
請求項４に記載した手段によれば、第１のコンパレータが第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、一対のマルチコレクタ型トランジスタであって各１つのコレクタと両者のベースとが共通に接続された第５および第６のトランジスタと、高電位側電源線と第５および第６のトランジスタの各エミッタとの間にそれぞれ接続され、ベースに高電位側制限電圧および出力端子の電圧が印加された第７および第８のトランジスタと、第５および第６のトランジスタの共通接続ノードと低電位側電源線との間に接続された電流出力回路とを備え、第６のトランジスタの他の１つのコレクタが第４のトランジスタのコレクタに接続されている。演算増幅器の出力端子の電圧が高電位側制限電圧よりも高くなると、高電位側電源線から第８、第６のトランジスタを介して第４のトランジスタに電流が流れ、出力電圧は高電位側制限電圧にクランプされる。
【００１４】
請求項５に記載した手段によれば、第２のコンパレータが第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、差動対を構成し、ベースに低電位側制限電圧および出力端子の電圧が印加された第９および第１０のトランジスタと、高電位側電源線と第９および第１０のトランジスタのエミッタとの間に接続された電流出力回路とを備え、第１０のトランジスタのコレクタが第３のトランジスタのコレクタに接続されている。演算増幅器の出力端子の電圧が低電位側制限電圧よりも低くなると、電流出力回路から第１０のトランジスタを介して第３のトランジスタに電流が流れ、出力電圧は低電位側制限電圧にクランプされる。
バイポーラトランジスタに替えてＦＥＴを用いた請求項７記載の手段でも同様である。
【００１５】
請求項６に記載した手段によれば、第１のコンパレータが第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、差動対を構成し、ゲートに高電位側制限電圧および出力端子の電圧が印加された第１１および第１２のトランジスタと、カレントミラー回路を構成する入力側および出力側トランジスタであって、高電位側電源線と第１２のトランジスタのドレインとの間に接続された第１３のトランジスタおよび高電位側電源線と第４のトランジスタのドレインとの間に接続された第１４のトランジスタと、第１１および第１２のトランジスタのソースと低電位側電源線との間に接続された電流出力回路とを備えている。演算増幅器の出力端子の電圧が高電位側制限電圧よりも高くなると、高電位側電源線から第１３、第１２のトランジスタを介して電流が流れ、それに伴い高電位側電源線から第１４のトランジスタを介して第４のトランジスタに電流が流れる。これにより、出力電圧が高電位側制限電圧にクランプされる。
【００１６】
請求項８に記載した手段によれば、請求項４〜７に記載した手段において定電流回路と電流出力回路の出力電流比は１：２に設定されている。こうした出力電流比は、同一サイズのトランジスタを用いて容易に実現できる。また、定電流回路に対する電流出力回路の電流条件を、極力小さい電流設定により満たすことができる。
【００１７】
請求項９に記載した手段によれば、第１のコンパレータが第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、一対のマルチコレクタ型トランジスタであって各１つのコレクタと両者のベースとが共通に接続された第５および第６のトランジスタと、高電位側電源線と第５および第６のトランジスタの各エミッタとの間にそれぞれ接続され、ベースに高電位側制限電圧および出力端子の電圧が印加された第７および第８のトランジスタと、第５および第６のトランジスタの共通接続ノードと低電位側電源線との間に接続された電流出力回路と、第５および第６のトランジスタの他の１つのコレクタと低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第１７および第１８のトランジスタと、第５のトランジスタの他の１つのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第１９のトランジスタと、第６のトランジスタの他の１つのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第２０のトランジスタと、低電位側電源線に接地され、第２０のトランジスタとともにカレントミラー回路を構成する第２１のトランジスタと、高電位側電源線と第２１のトランジスタとの間に接続されたマルチコレクタ型トランジスタであって、１つのコレクタがベースと共通に接続され、他の１つのコレクタが第４のトランジスタのコレクタに接続された第２２のトランジスタとを備えている。
【００１８】
演算増幅器の出力端子の電圧が高電位側制限電圧よりも高くなると、高電位側電源線から第８、第６のトランジスタを介して流れる電流が増加する。一方、高電位側電源線から第７、第５のトランジスタを介して流れる電流が減少し、これに伴い第１７、第１９のトランジスタに流れる電流も減少する。その結果、第８、第６のトランジスタを介して流れる電流が、第１８のトランジスタとともにカレントミラー回路を構成する第１７のトランジスタに流れる電流を上回ることで、高電位側電源線から第８、第６のトランジスタを介して第２０のトランジスタに電流が流れる。それに伴い高電位側電源線から第２２のトランジスタを介して第４のトランジスタに電流が流れる。つまり、第１のコンパレータは、第４のトランジスタに対してソース電流を出力する。これにより、出力電圧が高電位側制限電圧にクランプされる。
【００１９】
請求項１０に記載した手段によれば、第１のコンパレータが第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、一対のマルチコレクタ型トランジスタであって各１つのコレクタと両者のベースとが共通に接続された第５および第６のトランジスタと、高電位側電源線と第５および第６のトランジスタの各エミッタとの間にそれぞれ接続され、ベースに高電位側制限電圧および出力端子の電圧が印加された第７および第８のトランジスタと、第５および第６のトランジスタの共通接続ノードと低電位側電源線との間に接続された電流出力回路と、第５および第６のトランジスタの他の１つのコレクタと低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第１７および第１８のトランジスタと、第５のトランジスタの他の１つのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第１９のトランジスタと、第６のトランジスタの他の１つのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第２０のトランジスタと、低電位側電源線に接地され、第２０のトランジスタとともにカレントミラー回路を構成し、コレクタが第３のトランジスタのコレクタに接続された第２１のトランジスタとを備えている。
【００２０】
演算増幅器の出力端子の電圧が高電位側制限電圧よりも高くなると、高電位側電源線から第８、第６のトランジスタを介して流れる電流が増加する。一方、高電位側電源線から第７、第５のトランジスタを介して流れる電流が減少し、これに伴い第１７、第１９のトランジスタに流れる電流も減少する。その結果、第８、第６のトランジスタを介して流れる電流が、第１８のトランジスタとともにカレントミラー回路を構成する第１７のトランジスタに流れる電流を上回ることで、高電位側電源線から第８、第６のトランジスタを介して第２０のトランジスタに電流が流れる。それに伴い第３のトランジスタから第２１のトランジスタを介して低電位側電源線に電流が流れる。つまり、第１のコンパレータは、第３のトランジスタに対してシンク電流を出力する。これにより、出力電圧が高電位側制限電圧にクランプされる。
【００２１】
請求項１１に記載した手段によれば、第２のコンパレータが第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、差動対を構成し、ベースに低電位側制限電圧および出力端子の電圧が印加された第９および第１０のトランジスタと、高電位側電源線と第９および第１０のトランジスタのエミッタとの間に接続された電流出力回路と、第９および第１０のトランジスタのコレクタと低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２３および第２４のトランジスタと、第９のトランジスタのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第２５のトランジスタと、第１０のトランジスタのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第２６のトランジスタと、低電位側電源線に接地され、第２６のトランジスタとともにカレントミラー回路を構成し、コレクタが第４のトランジスタのコレクタに接続された第２７のトランジスタとを備えている。
【００２２】
演算増幅器の出力端子の電圧が低電位側制限電圧よりも低くなると、電流出力回路から第１０のトランジスタを介して流れる電流が増加する。一方、電流出力回路から第９のトランジスタを介して流れる電流が減少し、これに伴い第２３、第２５のトランジスタに流れる電流も減少する。その結果、第１０のトランジスタを介して流れる電流が、第２４のトランジスタとともにカレントミラー回路を構成する第２３のトランジスタに流れる電流を上回ることで、電流出力回路から第１０のトランジスタを介して第２６のトランジスタに電流が流れる。それに伴い第４のトランジスタから第２７のトランジスタを介して低電位側電源線に電流が流れる。つまり、第２のコンパレータは、第４のトランジスタに対してシンク電流を出力する。これにより、出力電圧が低電位側制限電圧にクランプされる。
バイポーラトランジスタに替えてＦＥＴを用いた請求項１４記載の手段でも同様である。
【００２３】
請求項１２に記載した手段によれば、第２のコンパレータが第３のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、差動対を構成し、ベースに低電位側制限電圧および出力端子の電圧が印加された第９および第１０のトランジスタと、高電位側電源線と第９および第１０のトランジスタのエミッタとの間に接続された電流出力回路と、第９および第１０のトランジスタのコレクタと低電位側電源線との間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２３および第２４のトランジスタと、第９のトランジスタのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第２５のトランジスタと、第１０のトランジスタのコレクタと低電位側電源線との間に接続されたダイオード接続の形態をなす第２６のトランジスタと、低電位側電源線に接地され、第２６のトランジスタとともにカレントミラー回路を構成する第２７のトランジスタと、高電位側電源線と第２７のトランジスタとの間に接続されたマルチコレクタ型トランジスタであって、１つのコレクタがベースと共通に接続され、他の１つのコレクタが第３のトランジスタのコレクタに接続された第２８のトランジスタとを備えている。
【００２４】
演算増幅器の出力端子の電圧が低電位側制限電圧よりも低くなると、電流出力回路から第１０のトランジスタを介して流れる電流が増加する。一方、電流出力回路から第９のトランジスタを介して流れる電流が減少し、これに伴い第２３、第２５のトランジスタに流れる電流も減少する。その結果、第１０のトランジスタを介して流れる電流が、第２４のトランジスタとともにカレントミラー回路を構成する第２３のトランジスタに流れる電流を上回ることで、電流出力回路から第１０のトランジスタを介して第２６のトランジスタに電流が流れる。それに伴い高電位側電源線から第２８のトランジスタを介して第３のトランジスタに電流が流れる。つまり、第２のコンパレータは、第３のトランジスタに対してソース電流を出力する。これにより、出力電圧が低電位側制限電圧にクランプされる。
【００２５】
請求項１３に記載した手段によれば、第１のコンパレータが第４のトランジスタに電流を出力する形態のコンパレータから構成されている場合、そのコンパレータは、差動対を構成し、ゲートに高電位側制限電圧および出力端子の電圧が印加された第１１および第１２のトランジスタと、カレントミラー回路を構成する入力側および出力側トランジスタであって、高電位側電源線と第１２のトランジスタのドレインとの間に接続された第１３のトランジスタおよび高電位側電源線と第４のトランジスタのドレインとの間に接続された第１４のトランジスタと、第１１および第１２のトランジスタのソースと低電位側電源線との間に接続された電流出力回路と、高電位側電源線と第１１および第１２のトランジスタのドレインとの間にそれぞれ接続され、カレントミラー回路の入力側および出力側を形成する第２９および第３０のトランジスタと、高電位側電源線と第１１のトランジスタのドレインとの間に接続されたダイオード接続の形態をなす第３１のトランジスタとを備えている。
【００２６】
演算増幅器の出力端子の電圧が高電位側制限電圧よりも高くなると、第１２のトランジスタを介して流れる電流が増加する。一方、第１１のトランジスタを介して流れる電流が減少し、これに伴い第２９、第３１のトランジスタに流れる電流も減少する。その結果、第１２のトランジスタを介して流れる電流が、第３０のトランジスタとともにカレントミラー回路を構成する第２９のトランジスタに流れる電流を上回ることで、高電位側電源線から第１３、第１２のトランジスタを介して電流が流れる。それに伴い高電位側電源線から第１４のトランジスタを介して第４のトランジスタに電流が流れる。つまり、第１のコンパレータは、第４のトランジスタに対してソース電流を出力する。これにより、出力電圧が高電位側制限電圧にクランプされる。
【００２７】
請求項１５に記載した手段によれば、請求項９〜１４に記載した手段において定電流回路と電流出力回路の出力電流比は１：４に設定されている。こうした出力電流比は、同一サイズのトランジスタを用いて容易に実現できる。また、定電流回路に対する電流出力回路の電流条件を、極力小さい電流設定により満たすことができる。
【００２８】
請求項１６に記載した手段によれば、反転直流増幅部の出力回路は、出力端子を出力ノードとするカレントミラー回路と、高電位側電源線とカレントミラー回路の入力ノードとの間に接続された抵抗および第１５のトランジスタと、高電位側電源線とカレントミラー回路の出力ノードとの間に接続された第１６のトランジスタとから構成されている。カレントミラー回路に流れる電流は抵抗によって制限されるので、出力端子が高電位側電源線に短絡しても出力端子に流れ込む電流が制限され過電流から保護される。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態を示すオペアンプの基本構成図
【図２】オペアンプの具体的な回路構成図
【図３】物理量センサシステムの概略構成図
【図４】高電位側を制限するコンパレータの出力電流特性
【図５】低電位側を制限するコンパレータの出力電流特性
【図６】物理量センサユニットの入出力特性図
【図７】本発明の第２の実施形態を示す図２相当図
【図８】本発明の第３の実施形態を示す図１相当図
【図９】図２相当図
【図１０】図４相当図
【図１１】図５相当図
【図１２】物理量センサユニットの入出力特性の一部を拡大して示す図
【図１３】本発明の第４の実施形態を示す図２相当図
【図１４】本発明の第５の実施形態を示す図１相当図
【図１５】図２相当図
【図１６】本発明の第６の実施形態を示す図１相当図
【図１７】図２相当図
【発明を実施するための形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図６を参照しながら説明する。
図３は、車両に搭載される物理量センサシステムの概略構成図である。電子制御ユニットであるＥＣＵ１は、物理量センサユニット２に対し電源電圧Ｖcc（例えば５Ｖ）を供給し、物理量センサユニット２から圧力などの物理量に応じた電圧Ｖｏを入力する。ＥＣＵ１において、電圧Ｖｏの入力端子と高電位側電源線３または低電位側電源線４（グランド線）との間には、プルアップ抵抗５またはプルダウン抵抗６が接続されている。電圧Ｖｏは、Ａ／Ｄ変換器７によりデジタル信号に変換される。
【００３１】
物理量センサユニット２は、圧力センサなどのセンシング素子８、センサ信号を増幅する増幅器９およびボルテージフォロアの接続形態を持つオペアンプ１０から構成されている。増幅器９とオペアンプ１０は１つのＩＣとして構成されているが、そのＩＣにセンシング素子８まで含めてもよい。
【００３２】
オペアンプ１０は、出力電圧Ｖｏを高電位側制限電圧ＶＨ（例えば４．６Ｖ）および低電位側制限電圧ＶＬ（例えば０．４Ｖ）で制限するクランプ機能を備えている。この高電位側制限電圧ＶＨおよび低電位側制限電圧ＶＬは、固定された電圧でもよいし、Ｄ／Ａコンバータ（図示せず）等により変更可能な電圧であってもよい。ＥＣＵ１内のＣＰＵは、上記デジタル信号に応じて物理量（圧力）を検知するとともに、デジタル信号が高電位側制限電圧ＶＨに相当する上限値を上回る場合または低電位側制限電圧ＶＬに相当する下限値を下回る場合に断線状態と判定する。
【００３３】
オペアンプ１０の基本的な構成を図１に示し、その具体的な回路構成を図２に示す。これらの図において、本発明でいう第１〜第１０、第１５、第１６のトランジスタをそれぞれＴ１〜Ｔ１０、Ｔ１５、Ｔ１６で表す。
【００３４】
図１に示すように、オペアンプ１０は、差動増幅部１１、反転直流増幅部１２、出力電圧Ｖｏを高電位側でクランプする第１のコンパレータ１３、および出力電圧Ｖｏを低電位側でクランプする第２のコンパレータ１４を基本構成としている。差動増幅部１１は、反転入力側のトランジスタＴ１と非反転入力側のトランジスタＴ２とからなる差動対１５、差動対１５に定電流を供給する定電流回路１６、およびトランジスタＴ３、Ｔ４からなるカレントミラー回路１７を備えている。
【００３５】
反転直流増幅部１２は、差動増幅部１１の出力ノード１８とオペアンプ１０の出力端子１９との間に接続されており、出力から入力に対し位相補償用のコンデンサ２０を含むインピーダンス要素２１により帰還がかけられている。図２では、インピーダンス要素２１の抵抗はゼロとしている。反転直流増幅部１２は、バッファ回路（後述するトランジスタＴ１９）と出力回路２２とから構成されている（図２参照）。
【００３６】
コンパレータ１３、１４は、定電流回路１６から差動対１５に出力される電流Ｉよりも大きい電流を出力可能な電流出力型コンパレータである。コンパレータ１３は、出力端子１９の電圧Ｖｏが高電位側制限電圧ＶＨよりも高いときにトランジスタＴ４に電流を出力し、コンパレータ１４は、出力端子１９の電圧Ｖｏが低電位側制限電圧ＶＬよりも低いときにトランジスタＴ３に電流を出力する。
【００３７】
以上の構成をより詳しく説明すると、図２に示すように、一対の高電位側電源線３と低電位側電源線４との間には、抵抗２３、マルチコレクタ型のトランジスタＴ１７、差動対１５およびカレントミラー回路１７が順に接続されている。トランジスタＴ１７は４つのコレクタを有しており、全部で２×Ｉの定電流を流す。このうち２つのコレクタが差動対１５に接続されてＩなる定電流を流す。残る２つのコレクタは、それぞれトランジスタＴ１８、Ｔ１９を介して電源線４に接続されている。トランジスタＴ１９は、反転直流増幅部１２のバッファ回路であり、そのベースは差動増幅部１１の出力ノード１８に接続されている。トランジスタＴ１８は、トランジスタＴ１９のベース電流分を補償して差動増幅部１１の対称性を確保するために設けられている。
【００３８】
反転直流増幅部１２の出力回路２２は、電源線４に接地されたトランジスタＴ２０、Ｔ２１からなるカレントミラー回路２４、電源線３とカレントミラー回路２４の入力ノードとの間に接続された抵抗２５とトランジスタＴ１５、および電源線３とカレントミラー回路２４の出力ノード（出力端子１９）との間に接続されたトランジスタＴ１６から構成されている。オペアンプ１０のソース電流能力を高めるため、トランジスタＴ１６は複数のトランジスタが並列に接続されている。
【００３９】
バイアス回路２６は、電源線３、４間に直列に接続された抵抗２７とトランジスタＴ２２、Ｔ２３を備え、差動増幅部１１およびコンパレータ１３、１４で用いるバイアス電流２×Ｉを生成する。また、電源線３、４間に直列に接続されたトランジスタＴ２４と抵抗２８を備え、出力回路２２で用いるバイアス電流Ｉ′を生成する。オペアンプ１０のソース電流能力を高めるとともにオペアンプ１０の消費電流を低減するため、Ｉ＜Ｉ′の関係に設定されている。
【００４０】
コンパレータ１３は、トランジスタＴ５〜Ｔ８およびトランジスタＴ２５、Ｔ２６から構成されている。マルチコレクタ型のトランジスタＴ５、Ｔ６は、それぞれ２つのコレクタを有しており、トランジスタＴ５、Ｔ６のベースと各１つのコレクタが共通に接続されている。この共通接続ノードと電源線４との間には、電流出力回路として動作するトランジスタＴ２５が接続されている。トランジスタＴ２５は、バイアス回路２６のトランジスタＴ２３とともにカレントミラー回路を構成しており、トランジスタＴ５、Ｔ６に対し２×Ｉの定電流を流す。
【００４１】
電源線３とトランジスタＴ５、Ｔ６の各エミッタとの間には、それぞれトランジスタＴ７、Ｔ８が接続されている。トランジスタＴ７のベースには高電位側制限電圧ＶＨが印加され、トランジスタＴ８のベースには出力電圧Ｖｏが印加されている。トランジスタＴ６の他のコレクタは、トランジスタＴ４のコレクタ（差動増幅部１１の出力ノード１８）に接続されており、トランジスタＴ５の他のコレクタは、ダイオード接続されたトランジスタＴ２６を介して電源線４に接続されている。トランジスタＴ２６は、トランジスタＴ５、Ｔ６の対称性を確保するために設けられている。
【００４２】
コンパレータ１４は、トランジスタＴ９、Ｔ１０からなる差動対２９を有している。トランジスタＴ９のベースには低電位側制限電圧ＶＬが印加され、トランジスタＴ１０のベースには出力電圧Ｖｏが印加されている。電源線３とトランジスタＴ９、Ｔ１０の共通のエミッタとの間には、抵抗３０とトランジスタＴ２７が直列に接続されている。トランジスタＴ２７は、バイアス回路２６のトランジスタＴ２４とともにカレントミラー回路を構成しており、トランジスタＴ９、Ｔ１０に対し２×Ｉの定電流を流す電流出力回路として動作する。トランジスタＴ１０のコレクタは、トランジスタＴ３のコレクタに接続されており、トランジスタＴ９のコレクタは、ダイオード接続されたトランジスタＴ２８を介して電源線４に接続されている。
【００４３】
次に、本実施形態の作用および効果について図４ないし図６を参照しながら説明する。
差動増幅部１１は、非反転入力電圧Ｖinpと反転入力電圧Ｖinmとの差分電圧（差動入力電圧ΔＶin）を増幅して出力ノード１８から出力し、反転直流増幅部１２は、出力ノード１８の電圧を反転増幅して出力端子１９から出力する。この場合、カレントミラー回路２４の入力側に流れる電流は抵抗２５により制限されるため、出力端子１９を介してトランジスタＴ２１に流れ込む電流も制限される。また、トランジスタＴ１６に流れる電流は３×Ｉ′に制限されている。従って、出力端子１９と電源線３または電源線４との短絡に対して保護が図られる。
【００４４】
図４は、コンパレータ１３の出力電流特性を示している。なお、図４では、コンパレータ１３の全体的な動作を説明するために大まかに表した特性曲線を破線で示し、その部分的な動作（電圧Ｖｏが後述する高電位側制限電圧ＶＨと一致する付近の動作）を説明するために詳細に表した特性曲線を実線で示している。図４に破線で示すように、差動入力電圧ΔＶinが正となり、高電位側制限電圧ＶＨ（４．６Ｖ）を基準電位とする出力端子１９の電圧ΔＶinhが正の向きに大きくなるに従って、トランジスタＴ２５に流れる２×Ｉの電流のうちトランジスタＴ６に流れる電流の割合が大きくなる。このとき、トランジスタＴ６を介してトランジスタＴ４に流れるコンパレータ出力電流も同じ割合で増大する。差動増幅部１１のトランジスタＴ４に電流が流れ込むと、出力ノード１８の電圧が上昇し、出力電圧Ｖｏが低下する。
【００４５】
高電位側制限動作が機能している場合、定電流回路１６の出力電流Ｉの殆どがトランジスタＴ１を介してカレントミラー回路１７の入力側のトランジスタＴ３に流れる。電圧ΔＶinh（或いは差動入力電圧ΔＶin）にかかわらず出力電圧Ｖｏを高電位側制限電圧ＶＨに制限するため、コンパレータ１３は、トランジスタＴ４に対し少なくともＩより大きい電流を出力するだけの電流出力能力を備えている。
【００４６】
このような高電位側制限動作を行うコンパレータ１３は、実際には、図４に実線で示すように、電圧ΔＶinhが正の値となる少し前の時点から電流を出力する。すなわち、出力端子１９の電圧Ｖｏが高電位側制限電圧ＶＨより少し低い時点から高電位側制限動作が徐々に機能し始める。その後、電圧Ｖｏが高電位側制限電圧ＶＨと一致した時点（電圧ΔＶinh＝０）で、コンパレータ出力電流の大きさがＩとなる。このように、コンパレータ１３のトランジスタＴ６は、電圧Ｖｏが高電位側制限電圧ＶＨと一致したときに、定電流回路１６の出力電流Ｉと同じ大きさの電流をトランジスタＴ４に出力するが、トランジスタＴ５、Ｔ６はトランジスタＴ２５に流れる２×Ｉの電流で駆動されているので、トランジスタＴ５にも電流Ｉ（＝２×Ｉ−Ｉ）が流れる。すなわち、差動対の左右に同一の電流が流れるので、クランプ時のオフセット電圧（電圧Ｖｏが高電位側制限電圧ＶＨにクランプされたときの電圧誤差）を低減できる。
【００４７】
図５は、コンパレータ１４の出力電流特性を示している。なお、図５では、コンパレータ１４の全体的な動作を説明するために大まかに表した特性曲線を破線で示し、その部分的な動作（電圧Ｖｏが後述する低電位側制限電圧ＶＬと一致する付近の動作）を説明するために詳細に表した特性曲線を実線で示している。図５に破線で示すように、差動入力電圧ΔＶinが負となり、低電位側制限電圧ＶＬ（０．４Ｖ）を基準電位とする出力端子１９の電圧ΔＶinlが負の向きに大きくなるに従って、トランジスタＴ２７に流れる２×Ｉの電流のうちトランジスタＴ１０を介してトランジスタＴ３に流れるコンパレータ出力電流の割合が大きくなる。差動増幅部１１のトランジスタＴ３に電流が流れ込むと、出力ノード１８の電圧が低下し、出力電圧Ｖｏが上昇する。
【００４８】
低電位側制限動作が機能している場合、定電流回路１６の出力電流ＩはトランジスタＴ１に殆ど流れず、トランジスタＴ２を介して流れ得る状態となっている。電圧ΔＶinl（或いは差動入力電圧ΔＶin）にかかわらず出力電圧Ｖｏを低電位側制限電圧ＶＬに制限するため、コンパレータ１４は、トランジスタＴ３に対し少なくともＩより大きい電流を出力するだけの電流出力能力を備えている。
【００４９】
このような低電位側制限動作を行うコンパレータ１４は、実際には、図５に実線で示すように、電圧ΔＶinlが負の値となる少し前の時点から電流を出力する。すなわち、出力端子１９の電圧Ｖｏが低電位側制限電圧ＶＬより少し低い時点から低電位側制限動作が徐々に機能し始める。その後、電圧Ｖｏが低電位側制限電圧ＶＬと一致した時点（電圧ΔＶinl＝０）で、コンパレータ出力電流の大きさがＩとなる。このように、コンパレータ１４のトランジスタＴ１０は、電圧Ｖｏが低電位側制限電圧ＶＬと一致したときに、定電流回路１６の出力電流Ｉと同じ大きさの電流をトランジスタＴ３に出力するが、トランジスタＴ９、Ｔ１０はトランジスタＴ２７に流れる２×Ｉの電流で駆動されているので、トランジスタＴ９にも電流Ｉ（＝２×Ｉ−Ｉ）が流れる。すなわち、差動対の左右に同一の電流が流れるので、クランプ時のオフセット電圧（電圧Ｖｏが低電位側制限電圧ＶＬにクランプされたときの電圧誤差）を低減できる。
【００５０】
図６は、物理量センサユニット２の入出力特性である。横軸は物理量（圧力）を示し、縦軸はオペアンプ１０の出力電圧Ｖｏを示している。出力電圧Ｖｏは、物理量に比例して変化し、高電位側制限電圧ＶＨおよび低電位側制限電圧ＶＬでクランプされる。
【００５１】
以上説明したように、本実施形態のオペアンプ１０は、差動増幅部１１を構成するカレントミラー回路１７の電流を制御して出力電圧Ｖｏをクランプするので、電流制御に応じて変化する差動増幅部１１の出力は、反転直流増幅部１２のコンデンサ２０による積分作用を受けて出力される。その結果、出力トランジスタＴ１６のベースを直接制御する従来構成に比べ、発振が生じにくく、安定した電圧制限動作が可能となる。
【００５２】
この場合、高電位側を制限するコンパレータ１３および低電位側を制限するコンパレータ１４は、差動増幅部１１を構成する定電流回路１６の出力電流Ｉよりも大きい電流を出力可能なので、差動入力電圧ΔＶinの大小にかかわらず出力電圧Ｖｏを確実にクランプすることができる。
【００５３】
また、コンパレータ１３、１４の最大出力電流は、定電流回路１６から差動対１５に流れる電流Ｉの２倍の値に設定されている。このような１：２の電流比によれば、上述した電流条件を極力小さい電流設定により満たすことができる。勿論、抵抗２３、２７、３０を適宜設定して１：ｋ（ｋ＞１）の電流比としてもよい。なお、１：ｋ（ｋ＞１）の電流比でｋ＜２でも出力電圧Ｖｏを制限することができるが、クランプ時のオフセット電圧およびその温度特性等を考慮すれば、１：２の電流比とすることが好ましい。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態について図７を参照しながら説明する。
図７は、ＭＯＳＦＥＴにより構成したオペアンプの回路図である。本発明でいう第１〜第４、第９〜第１６のトランジスタをＭ１〜Ｍ４、Ｍ９〜Ｍ１６で表す。このオペアンプ３１も、図３に示す物理量センサシステムで用いられる。
【００５５】
オペアンプ３１は、差動増幅部３２、反転直流増幅部３３、出力電圧Ｖｏを高電位側でクランプする第１のコンパレータ３４、および出力電圧Ｖｏを低電位側でクランプする第２のコンパレータ３５およびバイアス回路３６から構成されている。差動増幅部３２は、反転入力側のトランジスタＭ１と非反転入力側のトランジスタＭ２とからなる差動対３７、差動対３７に定電流を供給するトランジスタＭ１７（定電流回路に相当）、およびトランジスタＭ３、Ｍ４からなるカレントミラー回路３８を備えている。
【００５６】
反転直流増幅部３３は、差動増幅部３２の出力ノード３９とオペアンプ３１の出力端子４０との間に接続されており、位相補償用のコンデンサ４１を含むインピーダンス要素４２により帰還がかけられている。反転直流増幅部３３は、バッファ回路４３と出力回路４４とから構成されている。バッファ回路４３は、定電流回路として動作するトランジスタＭ１８と、ゲートが出力ノード３９に接続されたトランジスタＭ１９とから構成されている。出力回路４４は、図２に示す出力回路２２と同様に、トランジスタＭ１５、Ｍ１６、Ｍ２０、Ｍ２１および抵抗４５から構成されている。トランジスタＭ２０、Ｍ２１はカレントミラー回路４６を構成している。
【００５７】
バイアス回路３６は、電源線３、４間に直列に接続されたトランジスタＭ２２、抵抗４７およびトランジスタＭ２３を備え、バイアス電流Ｉを生成する。オペアンプ３１内の各回路は、このバイアス電流Ｉを用いて動作する。
【００５８】
コンパレータ３４は、トランジスタＭ１１、Ｍ１２からなる差動対４８を備えている。トランジスタＭ１１のゲートには高電位側制限電圧ＶＨが印加され、トランジスタＭ１２のゲートには出力電圧Ｖｏが印加されている。トランジスタＭ１１、Ｍ１２の共通のソースと電源線４との間にはトランジスタＭ２５が接続されている。トランジスタＭ２５は、バイアス回路３６のトランジスタＭ２３とともにカレントミラー回路を構成している。同一サイズのトランジスタが２並列に接続されているため、トランジスタＭ１１、Ｍ１２に対し２×Ｉの定電流を流す。
【００５９】
トランジスタＭ１３、Ｍ１４はカレントミラー回路４９を構成している。その入力側トランジスタＭ１３は電源線３とトランジスタＭ１２のドレインとの間に接続されており、出力側トランジスタＭ１４は電源線３とトランジスタＭ４のドレイン（差動増幅部１１の出力ノード１８）との間に接続されている。電源線３とトランジスタＭ１１のドレインとの間にはトランジスタＭ２６が接続されている。
【００６０】
コンパレータ３５は、図２に示すコンパレータ３５とほぼ同様にしてトランジスタＭ９、Ｍ１０、Ｍ２７、Ｍ２８から構成されている。トランジスタＭ９、Ｍ１０は差動対５０を構成している。トランジスタＭ２７は、バイアス回路３６のトランジスタＭ２２とともにカレントミラー回路を構成している。同一サイズのトランジスタが２並列に接続されているため、トランジスタＭ９、Ｍ１０に対し２×Ｉの定電流を流す。
【００６１】
以上の構成において、差動入力電圧ΔＶinが正となり、高電位側制限電圧ＶＨを基準電位とする出力端子４０の電圧ΔＶinhが正の向きに大きくなるに従って、コンパレータ３４のトランジスタＭ２５に流れる２×Ｉの電流のうちトランジスタＭ１３、Ｍ１２に流れる電流の割合が大きくなる。このとき、トランジスタＭ１４を介してトランジスタＭ４に流れるコンパレータ出力電流も同じ割合で増大する。差動増幅部３２のトランジスタＭ４に電流が流れ込むと、出力ノード３９の電圧が上昇し、出力電圧Ｖｏが低下して高電位側制限電圧ＶＨにクランプされる。コンパレータ３５の動作は、コンパレータ１４の動作と同様であるため省略する。
【００６２】
本実施形態によっても、第１の実施形態と同様の作用が得られ、発振が生じにくく、安定した電圧制限動作が可能となる。また、第１の実施形態で説明したように、コンパレータ３４、３５は、差動増幅部３２を構成するトランジスタＭ１７（定電流回路）の出力電流よりも大きい電流を出力する必要がある。オペアンプ３１では、トランジスタＭ２２、Ｍ２３に流れる電流を基本として、同一サイズの基本トランジスタの並列接続数に応じて電流の大きさを設定しているので、図７に示すようにトランジスタＭ２５、Ｍ２７の並列接続数を２に設定することにより、上記電流条件を極力小さい電流設定により満たすことができる。
【００６３】
（第３の実施形態）
次に、本発明の第３の実施形態について図８〜図１２を参照しながら説明する。
なお、第１の実施形態と同一または相当部分については同一符号を付してその説明を省略する。本実施形態のオペアンプ（演算増幅器）の基本的な構成を図８に示し、その具体的な回路構成を図９に示す。これらの図において、本発明でいう第１７〜第２７のトランジスタをそれぞれＴ３１〜Ｔ４１で表す。
【００６４】
図８に示すように、オペアンプ６１は、コンパレータ１３、１４に代えてコンパレータ６２、６３を備えている。コンパレータ６２、６３は、定電流回路１６から差動対１５に出力される電流Ｉよりも大きい電流を出力可能な電流出力型コンパレータである。第１のコンパレータ６２は、出力端子１９の電圧Ｖｏが高電位側制限電圧ＶＨよりも高いときにトランジスタＴ４にソース電流を出力し、第２のコンパレータ６３は、出力端子１９の電圧Ｖｏが低電位側制限電圧ＶＬよりも低いときにトランジスタＴ４にシンク電流を出力する。なお、本明細書におけるソース電流およびシンク電流とは、コンパレータを主体とした場合の電流のことであり、それぞれの流れる方向については図中、矢印で示している。
【００６５】
図９に示すように、オペアンプ６１が備えるバイアス回路６４は、第１の実施形態のバイアス回路２６に対し、抵抗２７に代えて抵抗６５を備えている点が異なる。これにより、バイアス回路６４は、コンパレータ６２、６３で用いるバイアス電流４×Ｉを生成する。コンパレータ６２は、第１の実施形態のコンパレータ１３に対し、トランジスタＴ２６に代えてトランジスタＴ３１〜Ｔ３６を備えている点が異なる。トランジスタＴ２５は、バイアス回路６４のトランジスタＴ２３とともにカレントミラー回路を構成しており、トランジスタＴ５、Ｔ６に対し４×Ｉの定電流を流す電流出力回路として機能する。
【００６６】
トランジスタＴ５、Ｔ６の他のコレクタと電源線４との間には、カレントミラー回路６６の入力側および出力側を形成するトランジスタＴ３１およびＴ３２が接続されている。トランジスタＴ５の他のコレクタは、ダイオード接続されたトランジスタＴ３３を介して電源線４に接続されており、トランジスタＴ６の他のコレクタは、ダイオード接続されたトランジスタＴ３４を介して電源線４に接続されている。電源線３と電源線４との間には、トランジスタＴ３６と、トランジスタＴ３４とともにカレントミラー回路６７を構成するトランジスタＴ３５とが順に接続されている。マルチコレクタ型のトランジスタＴ３６は、２つのコレクタを有しており、そのベースと１つのコレクタが共通に接続されている。トランジスタＴ３６の他のコレクタは、差動増幅部１１のトランジスタＴ４のコレクタに接続されている。
【００６７】
コンパレータ６３は、第１の実施形態のコンパレータ１４に対し、トランジスタＴ２８に代えてトランジスタＴ３７〜Ｔ４１を備えている点が異なる。電源線３とトランジスタＴ９、Ｔ１０の共通のエミッタとの間には、抵抗６８とトランジスタＴ２７が直列に接続されている。トランジスタＴ２７は、バイアス回路６４のトランジスタＴ２４とともにカレントミラー回路を構成しており、トランジスタＴ９、Ｔ１０に対し４×Ｉの定電流を流す電流出力回路として動作する。
【００６８】
トランジスタＴ９、Ｔ１０のコレクタと電源線４との間には、カレントミラー回路６９の入力側および出力側を形成するトランジスタＴ３７およびＴ３８が接続されている。トランジスタＴ９のコレクタは、ダイオード接続されたトランジスタＴ３９を介して電源線４に接続されており、トランジスタＴ１０のコレクタは、ダイオード接続されたトランジスタＴ４０を介して電源線４に接続されている。トランジスタＴ４１は、トランジスタＴ４０とともにカレントミラー回路７０を構成しており、そのコレクタは、差動増幅部１１のトランジスタＴ４のコレクタに接続されている。
【００６９】
次に、本実施形態の作用および効果について図１０〜図１２を参照しながら説明する。
図１０は、コンパレータ６２の出力電流特性を示しており、第１の実施形態における図４相当図である。図１０に破線で示すように、高電位側制限電圧ＶＨを基準電位とする出力端子１９の電圧ΔＶinhが正の向きに大きくなるに従って、トランジスタＴ２５に流れる４×Ｉの電流のうちトランジスタＴ６に流れる電流の割合が大きくなり、トランジスタＴ３１、Ｔ３３のそれぞれに流れる電流（トランジスタＴ５に流れる電流を２等分した電流）が減少する。そして、トランジスタＴ６に流れる電流がトランジスタＴ３１に流れる電流を上回った時点から、トランジスタＴ３４に電流が流れ始める。それに伴い、トランジスタＴ３６を介してトランジスタＴ４に電流が流れ始める。このように差動増幅部１１のトランジスタＴ４に電流が流れ込むと、出力ノード１８の電圧が上昇し、出力電圧Ｖｏが低下して高電位側制限電圧ＶＨにクランプされる。
【００７０】
高電位側制限動作が機能している場合、定電流回路１６の出力電流Ｉの殆どがトランジスタＴ１を介してカレントミラー回路１７の入力側のトランジスタＴ３に流れる。電圧ΔＶinh（或いは差動入力電圧ΔＶin）にかかわらず出力電圧Ｖｏを高電位側制限電圧ＶＨに制限するため、コンパレータ６２は、トランジスタＴ４に対し少なくともＩより大きいソース電流を出力するだけの電流出力能力を備えている。このことから、高電位側制限動作が機能する期間は、差動増幅部１１（第１の差動増幅部）ではなく、コンパレータ６２（第２の差動増幅部）が主体として、出力電圧Ｖｏを高電位側制限電圧ＶＨに一致させる制御動作を行う状態（ボルテージフォロアに相当）となっている。
【００７１】
このような高電位側制限動作を行うコンパレータ６２は、実際には、図１０に実線で示すように、電圧ΔＶinhが正の値となる直前の時点から電流を出力する。すなわち、出力端子１９の電圧Ｖｏが高電位側制限電圧ＶＨより僅かに低い時点から高電位側制限動作が機能し始める。その後、電圧Ｖｏが高電位側制限電圧ＶＨと一致した時点（電圧ΔＶinh＝０）、すなわち、トランジスタＴ５、Ｔ６にそれぞれ２×Ｉの電流が流れる時点で、トランジスタＴ３１〜Ｔ３４にそれぞれＩの電流が流れる。これにより、コンパレータ出力電流（トランジスタＴ３６のコレクタ電流）の大きさがＩとなる。このように、コンパレータ６２は、電圧Ｖｏが高電位側制限電圧ＶＨと一致したときに、定電流回路１６の出力電流Ｉと同じ大きさの電流をトランジスタＴ４に出力するので、オフセット電圧（電圧Ｖｏが高電位側制限電圧ＶＨにクランプされたときの電圧誤差）を低減できる。
【００７２】
図１１は、コンパレータ６３の出力電流特性を示しており、第１の実施形態における図５相当図である。図１１に実線で示すように、低電位側制限電圧ＶＬを基準電位とする出力端子１９の電圧ΔＶinlが負の向きに大きくなるに従って、トランジスタＴ２７に流れる４×Ｉの電流のうちトランジスタＴ１０に流れる電流の割合が大きくなり、トランジスタＴ３７、Ｔ３９のそれぞれに流れる電流（トランジスタＴ９に流れる電流を２等分した電流）が減少する。そして、トランジスタＴ１０に流れる電流がトランジスタＴ３７に流れる電流を上回った時点から、トランジスタＴ４０に電流が流れ始める。それに伴い、トランジスタＴ２からトランジスタＴ４に流れていた電流がトランジスタＴ４１に流れ始める。このように差動増幅部１１のトランジスタＴ２から電流を吸い込むと、出力ノード１８の電圧が低下し、出力電圧Ｖｏが上昇して低電位側制限電圧ＶＬにクランプされる。
【００７３】
低電位側制限動作が機能している場合、定電流回路１６の出力電流ＩはトランジスタＴ１に殆ど流れず、トランジスタＴ２を介して流れ得る状態となっている。電圧ΔＶinl（或いは差動入力電圧ΔＶin）にかかわらず出力電圧Ｖｏを低電位側制限電圧ＶＬに制限するため、コンパレータ６３は、トランジスタＴ３に対し少なくともＩより大きいシンク電流を出力するだけの電流出力能力を備えている。このことから、低電位側制限動作が機能する期間は、差動増幅部１１（第１の差動増幅部）ではなく、コンパレータ６３（第２の差動増幅部）が主体として、出力電圧Ｖｏを低電位側制限電圧ＶＬに一致させる制御動作を行う状態（ボルテージフォロアに相当）となっている。
【００７４】
このような低電位側制限動作を行うコンパレータ６３は、実際には、図１１に実線で示すように、電圧ΔＶinlが負の値となる直前の時点から電流を出力する。すなわち、出力端子１９の電圧Ｖｏが低電位側制限電圧ＶＬより僅かに高い時点から低電位側制限動作が機能し始める。その後、電圧Ｖｏが低電位側制限電圧ＶＬと一致した時点（電圧ΔＶinl＝０）、すなわち、トランジスタＴ９、Ｔ１０にそれぞれ２×Ｉの電流が流れる時点で、トランジスタＴ３７〜Ｔ４０にそれぞれＩの電流が流れる。これにより、コンパレータ出力電流（トランジスタＴ４１のコレクタ電流）の大きさがＩとなる。このように、コンパレータ６３は、電圧Ｖｏが低電位側制限電圧ＶＬと一致したときに、定電流回路１６の出力電流Ｉと同じ大きさの電流をトランジスタＴ３に出力するので、オフセット電圧（電圧Ｖｏが低電位側制限電圧ＶＬにクランプされたときの電圧誤差）を低減できる。
【００７５】
図１２は、物理量センサユニット２の入出力特性のうち、出力電圧Ｖｏが低電位側制限電圧ＶＬ付近となる部分を拡大して示している。横軸は物理量（圧力）を示し、縦軸は出力電圧Ｖｏを示している。また、図１２中、実線は本実施形態のオペアンプ６１を用いた場合の特性曲線を表し、破線は第１の実施形態のオペアンプ１０を用いた場合の特性曲線を表している。
【００７６】
図１２に破線で示すように、物理量センサユニット２にオペアンプ１０を用いた場合、出力電圧Ｖｏが低電位側制限電圧ＶＬより少し高い時点から低電位側制限動作が徐々に機能し始めるため、電圧Ｖｏは緩やかに低電位側制限電圧ＶＬにクランプされる。これに対し、図１２に実線で示すように、物理量センサユニット２にオペアンプ６１を用いた場合、出力電圧Ｖｏが低電位側制限電圧ＶＬより僅かに高い時点から低電位側制限動作が機能し始める。このため、オペアンプ６１を用いた場合には、オペアンプ１０を用いた場合と比べ、電圧Ｖｏが低電位側制限電圧ＶＬにより近づいてからクランプされる。なお、図示しないが、出力電圧Ｖｏが高電位側制限電圧ＶＨ付近となる部分の特性についても、上記した低電位側制限電圧ＶＬ付近の場合と同様の特性となる。すなわち、本実施形態によれば、第１の実施形態と比べ、物理量と出力電圧Ｖｏの関係が直線的となる範囲が広がる。
【００７７】
本実施形態によっても、第１の実施形態と同様の作用が得られ、発振が生じにくく、安定した電圧制限動作が可能となる。また、コンパレータ６２、６３の最大出力電流は、定電流回路１６から差動対１５に流れる電流Ｉの４倍の値に設定されており、トランジスタＴ３３はカレントミラー回路を構成するトランジスタＴ３１、Ｔ３２と同一特性と想定し、トランジスタＴ３９はカレントミラー回路を構成するトランジスタＴ３７、Ｔ３８と同一特性と想定している。このような１：４の電流比によれば、上述した電流条件を極力小さい電流設定により満たすことができる。勿論、抵抗２３、６５、６８を適宜設定して１：ｋ（ｋ＞１）の電流比としてもよい。なお、１：ｋ（ｋ＞１）の電流比でｋ＜４でも出力電圧Ｖｏを制限することができるが、クランプ時のオフセット電圧およびその温度特性等を考慮すれば、１：４の電流比とすることが好ましい。さらに、本実施形態によれば、物理量と出力電圧Ｖｏとの関係が直線的である範囲が広がるので、物理量センサユニット２として、入力される物理量に対し誤差の少ない出力を得ることができる範囲が広くなるという効果を奏する。
【００７８】
（第４の実施形態）
次に、本発明の第４の実施形態について図１３を参照しながら説明する。
図１３は、図８および図９に示したオペアンプ６１をＭＯＳＦＥＴにより構成した場合の回路図である。なお、図７に示した第２の実施形態のオペアンプ３１と同一部分または相当部分には同一符号を付してその説明を省略する。本発明でいう第１〜第４、第９〜第１６、第２３〜第２７、第２９〜第３１のトランジスタをＭ１〜Ｍ４、Ｍ９〜Ｍ１６、Ｍ３７〜Ｍ４１、Ｍ４９〜Ｍ５１で表す。
【００７９】
図１３に示すように、オペアンプ７１は、オペアンプ３１に対し、コンパレータ３４、３５に代えてコンパレータ７２、７３を備えている点が異なる。コンパレータ７２は、コンパレータ３４に対し、トランジスタＭ２５に代えてトランジスタＭ４８を備えている点と、トランジスタＭ２６に代えてトランジスタＭ４９〜Ｍ５１を備えている点とが異なる。
【００８０】
トランジスタＭ４８は、バイアス回路３６のトランジスタＭ２３とともにカレントミラー回路を構成している。トランジスタＭ４８は、同一サイズのトランジスタが４並列に接続されているため、トランジスタＭ１１、Ｍ１２に対し４×Ｉの定電流を流す電流出力回路として機能する。電源線３とトランジスタＭ１１、Ｍ１２のドレインとの間には、カレントミラー回路７４の入力側および出力側を形成するトランジスタＭ４９およびＭ５０が接続されている。トランジスタＭ１１のドレインは、ダイオード接続されたトランジスタＭ５１を介して電源線３に接続されている。
【００８１】
コンパレータ７３は、図９に示したコンパレータ６３とほぼ同様にしてトランジスタＭ９、Ｍ１０、Ｍ３７〜Ｍ４１、Ｍ５２から構成されている。トランジスタＭ５２は、バイアス回路３６のトランジスタＭ２２とともにカレントミラー回路を構成している。トランジスタＭ５２は、同一サイズのトランジスタが４並列に接続されているため、トランジスタＭ９、Ｍ１０に対し４×Ｉの定電流を流す電流出力回路として機能する。
【００８２】
以上の構成において、高電位側制限電圧ＶＨを基準電位とする出力端子４０の電圧ΔＶinhが正の向きに大きくなるに従って、コンパレータ７２のトランジスタＭ４８に流れる４×Ｉの電流のうちトランジスタＭ１２に流れる電流の割合が大きくなり、トランジスタＭ４９、Ｍ５１のそれぞれに流れる電流（トランジスタＭ１１に流れる電流を２等分した電流）が減少する。そして、トランジスタＭ１２に流れる電流がトランジスタＭ４９に流れる電流を上回った時点から、トランジスタＭ１３に電流が流れ始める。それに伴い、トランジスタＭ１４を介してトランジスタＭ４に電流が流れ始める。このように差動増幅部３２のトランジスタＭ４に電流が流れ込むと、出力ノード３９の電圧が上昇し、出力電圧Ｖｏが低下して高電位側制限電圧ＶＨにクランプされる。コンパレータ７３の動作は、コンパレータ６３の動作と同様であるため省略する。
【００８３】
本実施形態によっても、第３の実施形態と同様の作用が得られ、発振が生じにくく、安定した電圧制限動作が可能となる。また、第３の実施形態で説明したように、コンパレータ７２、７３は、差動増幅部３２を構成するトランジスタＭ１７（定電流回路）の出力電流よりも大きい電流を出力する必要がある。オペアンプ７１では、トランジスタＭ２２、Ｍ２３に流れる電流を基本として、同一サイズの基本トランジスタの並列接続数に応じて電流の大きさを設定しているので、図１３に示すようにトランジスタＭ４８、Ｍ５２の並列接続数を４に設定することにより、上記電流条件を極力小さい電流設定により満たすことができる。
【００８４】
（第５の実施形態）
次に、本発明の第５の実施形態について図１４および図１５を参照しながら説明する。
なお、上記各実施形態と同一または相当部分については同一符号を付してその説明を省略する。本実施形態のオペアンプ（演算増幅器）の基本的な構成を図１４に示し、その具体的な回路構成を図１５に示す。
【００８５】
図１４に示すように、オペアンプ８１は、コンパレータ１３、１４に代えてコンパレータ８２、６３を備えている。コンパレータ８２は、定電流回路１６から差動対１５に出力される電流Ｉよりも大きい電流を出力可能な電流出力型コンパレータである。第１のコンパレータ８２は、出力端子１９の電圧Ｖｏが高電位側制限電圧ＶＨよりも高いときにトランジスタＴ３にシンク電流を出力する。
【００８６】
図１５に示すように、コンパレータ８２は、第３の実施形態のコンパレータ６２に対し、トランジスタＴ３６が削除されている点が異なる。トランジスタＴ３５のコレクタは、差動増幅部１１のトランジスタＴ３のコレクタに接続されている。
【００８７】
次に、本実施形態の作用および効果について説明する。
以上の構成において、高電位側制限電圧ＶＨを基準電位とする出力端子１９の電圧ΔＶinhが正の向きに大きくなるに従って、トランジスタＴ２５に流れる４×Ｉの電流のうちトランジスタＴ６に流れる電流の割合が大きくなり、トランジスタＴ３１、Ｔ３３のそれぞれに流れる電流が減少する。そして、トランジスタＴ６に流れる電流がトランジスタＴ３１に流れる電流を上回った時点から、トランジスタＴ３４に電流が流れ始める。それに伴い、トランジスタＴ１からトランジスタＴ３に流れていた電流がトランジスタＴ３５に流れ始める。このように差動増幅部１１のトランジスタＴ１から電流を吸い込むと、カレントミラー回路を構成しているトランジスタＴ３およびトランジスタＴ４に流れる電流が減少し、出力ノード１８の電圧が上昇するため、出力電圧Ｖｏが低下して高電位側制限電圧ＶＨにクランプされる。
【００８８】
このような高電位側制限動作を行うコンパレータ８２は、第３の実施形態のコンパレータ６２と同じように、電圧Ｖｏが高電位側制限電圧ＶＨと一致したときに、定電流回路１６の出力電流Ｉと同じ大きさの電流をトランジスタＴ３に出力するので、オフセット電圧を低減できる。このように、本実施形態によっても、第３の実施形態と同様の作用が得られ、発振が生じにくく、安定した電圧制限動作が可能となる。
【００８９】
（第６の実施形態）
次に、本発明の第６の実施形態について図１６および図１７を参照しながら説明する。
なお、上記各実施形態と同一または相当部分については同一符号を付してその説明を省略する。本実施形態のオペアンプ（演算増幅器）の基本的な構成を図１６に示し、その具体的な回路構成を図１７に示す。
【００９０】
図１６に示すように、オペアンプ９１は、コンパレータ１３、１４に代えてコンパレータ８２、９２を備えている。コンパレータ９２は、定電流回路１６から差動対１５に出力される電流Ｉよりも大きい電流を出力可能な電流出力型コンパレータである。第２のコンパレータ９２は、出力端子１９の電圧Ｖｏが低電位側制限電圧ＶＬよりも低いときにトランジスタＴ３にソース電流を出力する。
【００９１】
コンパレータ８２の反転入力端子、コンパレータ９２の非反転入力端子には、それぞれインピーダンス素子Ｚ１、Ｚ２を介して高電位側制限電圧ＶＨ、低電位側制限電圧ＶＬが与えられている。コンパレータ８２の非反転入力端子、コンパレータ９２の反転入力端子には、それぞれインピーダンス素子Ｚ３、Ｚ４を介して出力端子１９の電圧Ｖｏが与えられている。コンパレータ８２、９２の出力端子は、それぞれインピーダンス素子Ｚ５、Ｚ６を介してトランジスタＴ３のコレクタに接続されている。なお、インピーダンス素子Ｚ１〜Ｚ６は、例えば抵抗素子である。図１７では、インピーダンス素子Ｚ１〜Ｚ６の抵抗値はゼロとし、図示を省略している。
【００９２】
図１７に示すように、コンパレータ９２は、第３の実施形態のコンパレータ６３に対し、トランジスタＴ４２（第２８のトランジスタに相当）が追加されている点が異なる。電源線３と電源線４との間には、トランジスタＴ４２とトランジスタＴ４１とが順に接続されている。マルチコレクタ型のトランジスタＴ４２は、２つのコレクタを有しており、そのベースと１つのコレクタが共通に接続されている。トランジスタＴ４２の他のコレクタは、差動増幅部１１のトランジスタＴ３のコレクタに接続されている。
【００９３】
次に、本実施形態の作用および効果について説明する。
以上の構成において、低電位側制限電圧ＶＬを基準電位とする出力端子１９の電圧ΔＶinlが負の向きに大きくなるに従って、トランジスタＴ２７に流れる４×Ｉの電流のうちトランジスタＴ１０に流れる電流の割合が大きくなり、トランジスタＴ３７、Ｔ３９のそれぞれに流れる電流が減少する。そして、トランジスタＴ１０に流れる電流がトランジスタＴ３７に流れる電流を上回った時点から、トランジスタＴ４０に電流が流れ始める。それに伴い、トランジスタＴ４２を介してトランジスタＴ３に電流が流れ始める。このように差動増幅部１１のトランジスタＴ３に電流が流れ込むと、出力ノード１８の電圧が低下し、出力電圧Ｖｏが上昇して低電位側制限電圧ＶＬにクランプされる。
【００９４】
このような低電位側制限動作を行うコンパレータ９２は、第３の実施形態のコンパレータ６３と同じように、電圧Ｖｏが低電位側制限電圧ＶＬと一致したときに、定電流回路１６の出力電流Ｉと同じ大きさの電流をトランジスタＴ３に出力するので、オフセット電圧を低減できる。このように、本実施形態によっても、第３の実施形態と同様の作用が得られ、発振が生じにくく、安定した電圧制限動作が可能となる。
【００９５】
コンパレータ８２、９２は、インピーダンス素子Ｚ１〜Ｚ４を介して信号を入力するとともに、インピーダンス素子Ｚ５、Ｚ６を介して信号を出力する構成とした。これらインピーダンス素子Ｚ１〜Ｚ６の抵抗値を調整することでダンピング抵抗として機能させることができる。また、オペアンプ９１を半導体集積回路として構成する場合、これらインピーダンス素子Ｚ１〜Ｚ６を拡散抵抗として形成すれば、アルミ配線を用いることなく配線を交差させることが可能となる。なお、上記第１〜第５の実施形態において、これらインピーダンス素子Ｚ１〜Ｚ６を用いてもよい。
【００９６】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第１の実施形態において、コンパレータ１３、１４の何れか一方のみを備えてもよい。
第２の実施形態において、コンパレータ３４、３５の何れか一方のみを備えてもよい。
第３の実施形態において、コンパレータ６２、６３の何れか一方のみを備えてもよい。
第４の実施形態において、コンパレータ７２、７３の何れか一方のみを備えてもよい。
第５の実施形態において、コンパレータ８２、６３の何れか一方のみを備えてもよい。
第６の実施形態において、コンパレータ８２、９２の何れか一方のみを備えてもよい。
インピーダンス要素２１、４２に抵抗を加えてもよい。
第１の実施形態では、抵抗２３、２７、３０により差動増幅部１１の定電流回路１６、コンパレータ１３、１４に流れる電流を設定したが、第２の実施形態と同様に、同一サイズの基本トランジスタの並列接続数に応じて電流を設定してもよい。
【００９７】
カレントミラー回路は、各実施形態において示した回路構成に限らずともよい。例えば、バイポーラトランジスタにより構成するカレントミラー回路は、ベース電流補償回路を備えた構成（３つのトランジスタからなる構成）であってもよい。
上記各実施形態では、差動増幅部の差動対はＰＮＰ形またはＰチャネル型のトランジスタにより構成したが、ＮＰＮ形またはＮチャネル型のトランジスタにより差動増幅部の差動対を構成してもよい。ただし、その場合、出力電圧Ｖｏが高電位側制限電圧ＶＨよりも高いときに差動増幅部の出力ノードの電圧低下を抑制する向きの電流を第１のコンパレータが出力できるように、各回路のトランジスタの極性を変更したり、接続を変更する必要がある。また、出力電圧Ｖｏが低電位側制限電圧ＶＬよりも低いときに差動増幅部の出力ノードの電圧上昇を抑制する向きの電流を第２のコンパレータが出力できるように、各回路のトランジスタの極性を変更したり、接続を変更する必要がある。
インピーダンス素子Ｚ３、Ｚ４は、可能であれば１つにまとめてもよい。すなわち、第１、第２のコンパレータの入力端子が共通に接続される場合であれば、その共通接続ノードの前に１つのインピーダンス素子を設ければよい。インピーダンス素子Ｚ５、Ｚ６についても、インピーダンス素子Ｚ３、Ｚ４と同様、１つにまとめてもよい。
【符号の説明】
【００９８】
図面中、３は高電位側電源線、４は低電位側電源線、１０、３１、６１、７１、８１、９１はオペアンプ（演算増幅器）、１１、３２は差動増幅部、１２、３３は反転直流増幅部、１３、３４、６２、７２、８２は第１のコンパレータ、１４、３５、６３、７３、９２は第２のコンパレータ、１５、２９、３７、４８、５０は差動対、１６は定電流回路、１７、２４、３８、４６、４９、６６、６７、６９、７０、７４〜７６はカレントミラー回路、１８、３９は出力ノード、１９、４０は出力端子、２０、４１はコンデンサ、２１、４２はインピーダンス要素、２２、４４は出力回路、２５、４５は抵抗、Ｔ１〜Ｔ１０、Ｔ１５、Ｔ１６、Ｔ３１〜Ｔ４２は第１〜第１０、第１５、第１６、第１７〜第２８のトランジスタ、Ｔ１９はトランジスタ（バッファ回路）、Ｔ２５、Ｔ２７、Ｍ２５、Ｍ２７、Ｍ４８、Ｍ５２はトランジスタ（電流出力回路）、Ｍ１〜Ｍ４、Ｍ９〜Ｍ１６、Ｍ３７〜Ｍ４１、Ｍ４９〜Ｍ５１は第１〜第４、第９〜第１６、第２３〜第２７、第２９〜第３１のトランジスタ、Ｍ１７はトランジスタ（定電流回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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