(57)【要約】【課題】駆動トランジスタのゲートの電位が初期化線の電位に連動して変化することを抑制しながら画素回路を高精細化する。【解決手段】画素回路Ｐは、複数の走査線３１と複数の信号線４０との各交差に対応して配置される。初期化線６０は、複数の画素回路Ｐに初期化電位ＶRSを供給する。複数の画素回路Ｐの各々は、駆動電流ＩDRの電流量に応じた階調となる電気光学素子Ｅと、信号線４０の階調電位ＶD[j]に応じて両端間の電圧が設定される保持容量Ｃ0と、初期化線６０を保持容量Ｃ0に導通させることで両端間の電圧を初期化するトランジスタＴR1〜ＴR3と、保持容量Ｃ0の電圧に応じて駆動電流ＩDRの電流量を制御する駆動トランジスタＴDRと、駆動トランジスタＴDRのゲートに導通するとともに初期化線６０に重なる電極ｅ2Bと、電極ｅ2Bと初期化線６０との間に介在する電極ｅ2Aとを含む。【選択図】図４
2010019951.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数の信号線との各交差に対応して配置された複数の画素回路と、
前記複数の画素回路に初期化電位を供給する初期化線とを具備し、
前記複数の画素回路の各々は、
駆動電流の電流量に応じた階調となる電気光学素子と、
前記信号線の電位に応じて両端間の電圧が設定される保持容量と、
前記初期化線を前記保持容量に導通させることで前記両端間の電圧を初期化する初期化手段と、
前記保持容量の電圧に応じて前記駆動電流の電流量を制御する駆動トランジスタと、
前記駆動トランジスタのゲートに導通するとともに前記初期化線に重なる第１導電体と、
前記第１導電体と前記初期化線との間に介在する第２導電体とを含む
電気光学装置。
【請求項２】
前記駆動トランジスタは、
ゲート絶縁層を挟んで相対向する半導体層およびゲート電極と、
前記ゲート電極を覆う絶縁層の面上に形成されて前記半導体層に導通する配線層とを含み、
前記初期化線は、前記配線層と同層から形成され、
前記第１導電体は、前記半導体層と同層から形成され、
前記第２導電体は、前記ゲート電極と同層から形成される
請求項１の電気光学装置。
【請求項３】
前記第２導電体は、前記電気光学素子に駆動電流を供給する給電線を含む
請求項１または請求項２の電気光学装置。
【請求項４】
前記保持容量は、前記信号線から階調電位が供給される第１電極と、前記駆動トランジスタのゲートに接続された第２電極とを含み、
前記第２導電体は、前記第１電極に導通する部分を含む
請求項１から請求項３の何れかの電気光学装置。
【請求項５】
前記第２導電体は、前記第１導電体に重なる部分以外の部分において前記初期化線に重なる
請求項１から請求項４の何れかの電気光学装置。
【請求項６】
請求項１から請求項５の何れかの電気光学装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学素子を駆動するための構造に関する。
【背景技術】
【０００２】
有機ＥＬ（Electroluminescence）素子などの電気光学素子を利用した電気光学装置が従来から提案されている。例えば特許文献１に開示された画素回路は、外部から指定された階調に応じた電圧を保持する保持容量と、保持容量の電圧に応じた駆動電流を生成する駆動トランジスタと、駆動電流の電流量に応じた階調となる電気光学素子とを含んで構成される。保持容量の両端間の電圧は、初期化電位が供給される初期化線を電極に導通させることで初期化される。
【特許文献１】特開２００６−３０６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、画素回路の各要素を重ねて配置すれば、画素回路の各要素が重ならない構成と比較して画素回路の小型化（高精細化）が実現される。以上の観点から、例えば、駆動トランジスタのゲートに導通する配線や電極などの導電体（以下「ゲート導通体」という）に初期化線を重ねて配置した構成が考えられる。しかし、相対向する初期化線とゲート導通体との間に容量が付随するから、保持容量の初期化時に電流が流れることで初期化線の電位が変動すると、ゲート導通体の電位も連動して変化する。駆動電流の電流量は駆動トランジスタのゲートの電位に応じて制御されるから、初期化線の電位の変動を原因として電気光学素子の階調に誤差が発生するという問題がある。一方、初期化線がゲート導通体と重ならない構成では画素回路の高精細化が制約される。以上の事情に鑑みて、本発明は、駆動トランジスタのゲートの電位が初期化線の電位に連動して変化することを抑制しながら画素回路を高精細化することを目的とする。
【課題を解決するための手段】
【０００４】
以上の課題を解決するために、本発明の電気光学装置は、複数の走査線と複数の信号線との各交差に対応して配置された複数の画素回路と、複数の画素回路に初期化電位を供給する初期化線とを具備し、複数の画素回路の各々は、駆動電流の電流量に応じた階調となる電気光学素子と、信号線の電位に応じて両端間の電圧が設定される保持容量（例えば図２の保持容量Ｃ0〜Ｃ2や図１３の保持容量Ｃ2）と、初期化線を保持容量に導通させることで両端間の電圧を初期化する初期化手段（例えば図２のトランジスタＴR1〜ＴR3や図１３のトランジスタＴR4）と、保持容量の電圧に応じて駆動電流の電流量を制御する駆動トランジスタと、駆動トランジスタのゲートに導通するとともに初期化線に重なる第１導電体と、第１導電体と初期化線との間に介在する第２導電体とを含む。以上の構成においては、第１導電体と初期化線とが重なるから、第１導電体と初期化線とが重ならない構成と比較して画素回路が小型化（高精細化）される。また、第２導電体が第１導電体と初期化線との間に介在するから、初期化線の初期化電位の変動が第１導電体の電位（駆動トランジスタのゲートの電位）に与える影響が低減される。
【０００５】
本発明の好適な態様において、駆動トランジスタは、ゲート絶縁層を挟んで相対向する半導体層およびゲート電極と、ゲート電極を覆う絶縁層の面上に形成されて半導体層に導通する配線層とを含み、初期化線は、配線層と同層から形成され、第１導電体は、半導体層と同層から形成され、第２導電体は、ゲート電極と同層から形成される。以上の態様においては、初期化線や第１導電体および第２導電体が駆動トランジスタの各要素と同層から形成されるから、初期化線や第１導電体および第２導電体を駆動トランジスタとは別個の工程で形成する場合と比較して画素回路の製造が簡素化される。
【０００６】
本発明の好適な態様において、第２導電体は、電気光学素子に駆動電流を供給する給電線を含む。給電線においては電位の変動が発生し難いから、初期化線の初期化電位の変動が第１導電体の電位（駆動トランジスタのゲートの電位）に与える影響が有効に低減される。また、保持容量が、信号線から階調電位が供給される第１電極（例えば図８の電極ｅ0A）と、駆動トランジスタのゲートに接続された第２電極（例えば図８の電極ｅ0B）とを含む構成においては、第２導電体は、第１電極に導通する部分（例えば図８の電極ｅ0C）を含む態様（例えば後述する第２実施形態）も好適である。
【０００７】
本発明の好適な態様において、第２導電体は、第１導電体に重なる部分以外の部分（例えば図１１や図１２の分岐部５５）において初期化線に重なる。以上の態様によれば、第２導電体と初期化線とで形成される容量が初期化線に付随するから、初期化線における初期化電位の変動を抑制できるという利点がある。
【０００８】
本発明に係る電気光学装置は各種の電子機器に利用される。電子機器の典型例は、電気光学装置を表示装置として利用した機器である。本発明に係る電子機器としてはパーソナルコンピュータや携帯電話機が例示される。もっとも、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（露光ヘッド）としても本発明の電気光学装置が適用される。
【発明を実施するための最良の形態】
【０００９】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置のブロック図である。電気光学装置１００は、電子機器に搭載されて画像を表示する表示体として機能する。図１に示すように、電気光学装置１００は、複数の画素回路Ｐが面状に配列された素子部１０と、各画素回路Ｐを駆動する走査線駆動回路２２および信号線駆動回路２４と、電気光学装置１００にて使用される電位を生成する電位生成回路２６とを具備する。なお、走査線駆動回路２２と信号線駆動回路２４と電位生成回路２６との一部または全部を単一の回路とした構成や、走査線駆動回路２２や信号線駆動回路２４を複数の集積回路に分散して実装した構成も採用される。
【００１０】
図１の素子部１０は基板１２の面上に配置される。素子部１０には、Ｘ方向に延在するｍ組の制御線群３０と、Ｘ方向に交差（直交）するＹ方向に延在するｎ本の信号線４０とが形成される（ｍ,ｎ：自然数）。複数の画素回路Ｐは、各制御線群３０と各信号線４０との交差に配置されて縦ｍ行×横ｎ列の行列状に配列する。また、素子部１０には、各制御線群３０とともにＸ方向に延在するｍ本の給電線５０と、各信号線４０とともにＹ方向に延在するｎ本の初期化線６０とが形成される。
【００１１】
走査線駆動回路２２は、複数の画素回路Ｐを行単位で順次に選択する。信号線駆動回路２４は、走査線駆動回路２２による選択に同期してｎ系統の階調電位ＶD（ＶD[1]〜ＶD[n]）を各信号線４０に並列に出力する。第ｉ行（ｉ＝１〜ｍ）の選択時に第ｊ列目（ｊ＝１〜ｎ）の信号線４０に出力される階調電位ＶD[j]は、第ｉ行に属する第ｊ列の画素回路Ｐに指定された階調値に対応した電位に設定される。
【００１２】
電位生成回路２６は、電源の高位側の電位ＶELおよび低位側の電位ＧNDと、所定値に設定された初期化電位ＶRSとを生成する。電位ＶELは、ｍ本の給電線５０に出力されて各画素回路Ｐに共通に供給される。また、初期化電位ＶRSは、ｎ本の初期化線６０に出力されて各画素回路Ｐに共通に供給される。なお、電位ＶELや電位ＧNDを生成する回路と初期化電位ＶRSを生成する回路とは別個の回路として実装され得る。
【００１３】
図２は、画素回路Ｐの回路図である。図２においては、第ｉ行に属する第ｊ列の１個の画素回路Ｐのみが代表的に図示されている。図２に示すように、画素回路Ｐは、電位ＶELが供給される給電線５０と電位ＧNDが供給される接地線とを連結する経路上に配置された電気光学素子Ｅを含む。電気光学素子Ｅは、給電線５０から接地線に流れる駆動電流ＩDRの電流量に応じた階調となる電流駆動型の発光素子である。例えば、相対向する陽極と陰極との間に有機ＥＬ材料の発光層を介在させた有機ＥＬ素子が電気光学素子Ｅとして好適である。
【００１４】
図２に示すように、図１における１組の制御線群３０は４本の配線（走査線３１，第１制御線３２，第２制御線３３，発光制御線３４）で構成される。走査線駆動回路２２は制御線群３０の各配線に信号を供給する。例えば、走査線３１には、第ｉ行を選択するための走査信号ＧW[i]が供給される。また、第１制御線３２には第１制御信号Ｇa[i]が供給され、第２制御線３３には第２制御信号Ｇb[i]が供給される。発光制御線３４には、発光制御信号ＧEL[i]が供給される。
【００１５】
駆動電流ＩDRの経路上にはＰチャネル型の駆動トランジスタＴDRとＮチャネル型の発光制御トランジスタＴELとが配置される。駆動トランジスタＴDRは、給電線５０にソースが接続されるとともにドレインが発光制御トランジスタＴELのドレインに接続され、自身のゲートの電位（以下「ゲート電位ＶG」という）に応じて駆動電流ＩDRの電流量を制御する。発光制御トランジスタＴELは、発光制御線３４にゲートが接続されるとともにソースが電気光学素子Ｅ（陽極）に接続され、電気光学素子Ｅに対する駆動電流ＩDRの供給の可否を制御する。なお、駆動トランジスタＴDRや発光制御トランジスタＴELを電気光学素子Ｅと接地線との間に配置した構成も採用される。
【００１６】
図２の保持容量Ｃ0は、電極ｅ0Aと電極ｅ0Bとの間の電圧を保持する。電極ｅ0Bは駆動トランジスタＴDRのゲートに接続される。保持容量Ｃ0の電極ｅ0Aと信号線４０との間には、両者の電気的な接続（導通／非導通）を制御するＮチャネル型の選択トランジスタＴSLが介在する。選択トランジスタＴSLのゲートは走査線３１に接続される。また、保持容量Ｃ1は電極ｅ0Aの電位を保持し、保持容量Ｃ2は電極ｅ0Bの電位（ゲート電位ＶG）を保持する。保持容量Ｃ1は、給電線５０に接続された電極ｅ1Aと電極ｅ0Aに接続された電極ｅ1Bとで構成される。保持容量Ｃ2は、給電線５０に接続された電極ｅ2Aと電極ｅ0Bに接続された電極ｅ2Bとで構成される。
【００１７】
駆動トランジスタＴDRのゲートとドレインとの間にはＮチャネル型のトランジスタＴR1が介在する。保持容量Ｃ0の電極ｅ0Aと初期化線６０との間にはＮチャネル型のトランジスタＴR2が介在する。トランジスタＴR1およびトランジスタＴR2の各々のゲートは第１制御線３２に接続される。また、トランジスタＴR1とトランジスタＴR2との間にはＮチャネル型のトランジスタＴR3が介在する。トランジスタＴR3のゲートは第２制御線３３に接続される。
【００１８】
図３は、電気光学装置１００の動作のタイミングチャートである。図３に示すように、走査信号ＧW[1]〜ＧW[m]は、書込期間（水平走査期間）ＰW毎に順番にハイレベル（第ｉ行の選択を意味するレベル）に設定される。第１制御信号Ｇa[i]は、走査信号ＧW[i]がハイレベルとなる書込期間ＰWの開始前の初期化期間ＰRSにてハイレベルとなり、初期化期間ＰRS以外の期間でローレベルを維持する。初期化期間ＰRSは、期間Ｐ1と期間Ｐ2とに区分される。期間Ｐ1は、保持容量Ｃ0の両端間の電圧を所定値に初期化する期間であり、期間Ｐ1の経過後の期間Ｐ2は、駆動トランジスタＴDRのゲート電位ＶGを自身の閾値電圧ＶTHに応じた電位に設定する期間である。
【００１９】
第２制御信号Ｇb[i]は、期間Ｐ1にてハイレベルに設定されるとともに期間Ｐ1以外の期間でローレベルに維持される。発光制御信号ＧEL[i]は、走査信号ＧW[i]がハイレベルとなる書込期間ＰWの経過後から第１制御信号Ｇa[i]が次にハイレベルとなる初期化期間ＰRSの開始前までの発光期間ＰELにてハイレベルとなり、発光期間ＰEL以外の期間にてローレベルを維持する。初期化期間ＰRSと書込期間ＰWと発光期間ＰELとに区分して画素回路Ｐの動作を以下に説明する。
【００２０】
初期化期間ＰRSの期間Ｐ1では第１制御信号Ｇa[i]および第２制御信号Ｇb[i]がハイレベルに設定されるから、トランジスタＴR1とトランジスタＴR2とトランジスタＴR3とがオン状態に変化する。したがって、保持容量Ｃ0の電極ｅ0Aと電極ｅ0Bとが導通するとともに電極ｅ0Aおよび電極ｅ0Bの双方に初期化線６０から初期化電位ＶRSが供給される。電極ｅ0Aと電極ｅ0Bとが導通することで、初期化期間ＰRSの開始時に保持容量Ｃ0に蓄積されていた電荷は放電される。
【００２１】
初期化期間ＰRSの期間Ｐ2では第１制御信号Ｇa[i]のみがハイレベルに設定されるから、トランジスタＴR1とトランジスタＴR2とがオン状態を維持する（トランジスタＴR3はオフ状態に変化する）。したがって、期間Ｐ1から引続き、保持容量Ｃ0の電極ｅ0Aには、初期化線６０からトランジスタＴR2を介して初期化電位ＶRSが供給される。また、駆動トランジスタＴDRのゲートとドレインとがトランジスタＴR1を介してダイオード接続されるから、駆動トランジスタＴDRのゲート（保持容量Ｃ0の電極ｅ0B）の電位は、給電線５０の電位ＶELよりも閾値電圧ＶTHだけ低い電位に上昇する。以上のように、保持容量Ｃ0の両端間の電圧は、初期化期間ＰRSにて所定値（|ＶEL−ＶTH−ＶRS|）に初期化される。同様に、保持容量Ｃ1および保持容量Ｃ2の電圧は所定値に初期化される。
【００２２】
書込期間ＰWでは、走査信号ＧW[i]がハイレベルに設定されることで選択トランジスタＴSLがオン状態に変化するから、保持容量Ｃ0の電極ｅ0Aの電位は、初期化期間ＰRSにて設定された初期化電位ＶRSから信号線４０の階調電位ＶD[j]に変化する。書込期間ＰWにおいてはトランジスタＴR1がオフ状態に遷移することで駆動トランジスタＴDRのゲートは電気的なフローティング状態にあるから、駆動トランジスタＴDRのゲート（電極ｅ0B）の電位は、初期化期間ＰRSにて設定された電位（ＶEL−ＶTH）から電極ｅ0Aの電位の変動量（ＶRS→ＶD[j]）に応じて変化する。すなわち、駆動トランジスタＴDRのゲート電位ＶGは、階調電位ＶD[j]と自身の閾値電圧ＶTHとに応じた電位に設定される。
【００２３】
発光期間ＰELでは、発光制御信号ＧEL[i]がハイレベルに遷移することで発光制御トランジスタＴELがオン状態に変化する。したがって、駆動トランジスタＴDRのゲート電位ＶGに応じた電流量の駆動電流ＩDRが給電線５０から駆動トランジスタＴDRと発光制御トランジスタＴELとを経由して電気光学素子Ｅに供給される。電気光学素子Ｅは駆動電流ＩDRの電流量に応じた階調（階調電位ＶD[j]に応じた階調）に制御される。発光期間ＰELにおけるゲート電位ＶGには自身の閾値電圧ＶTHが反映されるから、各駆動トランジスタＴDRの閾値電圧ＶTHの相違に起因した電気光学素子Ｅの階調のムラは補償される。
【００２４】
次に、以上に説明した画素回路Ｐの構造を説明する。図４は、１個の画素回路Ｐの平面図である。図４に示すように、画素回路Ｐは、基板１２の表面に画定された矩形状の単位領域Ａ内に形成される。単位領域Ａ内には、給電線５０および走査線３１がＸ方向に延在するとともに信号線４０および初期化線６０がＹ方向に延在する。給電線５０と走査線３１と信号線４０と初期化線６０とに包囲された領域内に駆動トランジスタＴDRが配置される。
【００２５】
駆動トランジスタＴDRと走査線３１との間に選択トランジスタＴSLが配置される。給電線５０を挟んで駆動トランジスタＴDRとは反対側の領域においては発光制御線３４がＸ方向に延在する。給電線５０と発光制御線３４との間に発光制御トランジスタＴELが配置される。また、走査線３１を挟んで駆動トランジスタＴDRとは反対側の領域に第１制御線３２が形成され、第１制御線３２を挟んで走査線３１とは反対側の領域に第２制御線３３が形成される。トランジスタＴR1およびトランジスタＴR2は走査線３１と第１制御線３２との間に配置され、トランジスタＴR3は第１制御線３２と第２制御線３３との間に配置される。
【００２６】
図５は、図４におけるＶ−Ｖ線の断面図である。駆動トランジスタＴDRは、基板１２の面上に半導体材料（例えばポリシリコン）で形成された半導体層１２２と、半導体層１２２のチャネル領域に対向するゲート電極１２４とを含む。半導体層１２２とゲート電極１２４との間には、基板１２の全域にわたって連続するゲート絶縁層Ｌ0が介在する。ゲート電極１２４が形成されたゲート絶縁層Ｌ0の面上には絶縁層Ｌ1が基板１２の全域にわたって連続に形成される。絶縁層Ｌ1の面上に形成された配線層１２６（ソース電極およびドレイン電極）が導通孔を介して半導体層１２２に導通する。
【００２７】
画素回路Ｐを構成する各トランジスタＴ（ＴR1，ＴR2，ＴR3，ＴEL，ＴSL）は駆動トランジスタＴDRと共通の工程で形成される。すなわち、トランジスタＴの各要素と駆動トランジスタＴDRの各要素とは、単一の膜体を選択的に除去することで共通の工程で一括的に形成（以下では単に「同層から形成」という）される。例えば、各トランジスタＴの半導体層は駆動トランジスタＴDRの半導体層１２２と同層から形成され、各トランジスタＴのゲート電極は駆動トランジスタＴDRのゲート電極１２４と同層から形成される。図４においては、同層から形成された各導電体（電極や配線）に対して共通の態様のハッチングが付されている。なお、画素回路Ｐを構成する各トランジスタはボトムゲート構造でもよい。
【００２８】
制御線群３０（走査線３１，第１制御線３２，第２制御線３３，発光制御線３４）と給電線５０とは駆動トランジスタＴDRのゲート電極１２４と同層から形成される。また、初期化線６０と信号線４０とは駆動トランジスタＴDRの配線層１２６（ソース電極およびドレイン電極）と同層から形成される。画素回路Ｐの各要素の接続の関係は図２を参照して説明した通りである。電気光学素子Ｅの陽極（画素電極）は、絶縁層Ｌ1を被覆する絶縁層の導通孔Ｈ1（図４）を介して発光制御トランジスタＴELのソース電極に導通する。
【００２９】
図６は、図４におけるVI−VI線の断面図であり、図７は、図４におけるVII−VII線の断面図である。図６および図７に示すように、保持容量Ｃ0の電極ｅ0Aと保持容量Ｃ1の電極ｅ1Bと保持容量Ｃ2の電極ｅ2Bとは駆動トランジスタＴDRの半導体層１２２と同層から形成される。一方、保持容量Ｃ0の電極ｅ0Bと保持容量Ｃ1の電極ｅ1Aと保持容量Ｃ2の電極ｅ2Aとは駆動トランジスタＴDRのゲート電極１２４と同層から形成される。図４に示すように、保持容量Ｃ1の電極ｅ1Aと保持容量Ｃ2の電極ｅ2Aとは給電線５０に連続する。
【００３０】
保持容量Ｃ2の電極ｅ2Bは、配線層１２６と同層から形成された配線７０を介して駆動トランジスタＴDRのゲート電極１２４（保持容量Ｃ0の電極ｅ0B）に導通する。すなわち、図６に示すように、配線７０は、絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する導通孔Ｈ2を介して保持容量Ｃ2の電極ｅ2Bに導通するとともに、絶縁層Ｌ1を貫通する導通孔Ｈ3を介してゲート電極１２４に導通する。
【００３１】
図６および図７に示すように、保持容量Ｃ2の電極ｅ2Bは、基板１２に垂直な方向からみて初期化線６０に重なる領域Ｓ2を含む。保持容量Ｃ2の電極ｅ2A（給電線５０）は、電極ｅ2Bと初期化線６０との間に介在する。図６および図７に示すように、電極ｅ2Aは、電極ｅ2Bの領域Ｓ2（電極ｅ2Bと初期化線６０とが重なる領域）の全域と重なるように形成される。同様に、保持容量Ｃ1の電極ｅ1Bは、図７に示すように、基板１２に垂直な方向からみて初期化線６０に重なる領域Ｓ1を含む。保持容量Ｃ1の電極ｅ1A（給電線５０）は、電極ｅ1Bの領域Ｓ1の全域と重なるように電極ｅ1Bと初期化線６０との間に介在する。
【００３２】
以上の形態においては、基板１２に垂直な方向からみて容量素子Ｃ1（電極ｅ1A，電極ｅ1B）と容量素子Ｃ2（電極ｅ2A，電極ｅ2B）とに部分的に重なるように初期化線６０が形成されるから、初期化線６０が容量素子Ｃ1および容量素子Ｃ2に重ならない構成と比較して画素回路Ｐ（単位領域Ａ）の面積が縮小される。したがって、素子部１０に表示される画像が高精細化されるという利点がある。
【００３３】
さらに、本形態においては、図６および図７に示したように、駆動トランジスタＴDRのゲート電極１２４に導通する電極ｅ2Bと初期化線６０との間に電極ｅ2A（給電線５０）が介在する。したがって、初期化期間ＰRSにて保持容量Ｃ0に初期化線６０を接続する（初期化線６０に電流が流れる）ことで初期化電位ＶRSが変動した場合であっても、電極ｅ2Bの電位（ゲート電位ＶG）の変動は抑制される。すなわち、電極ｅ2Aは、初期化電位ＶRSの変動が電極ｅ2Bの電位に与える影響を低減するシールドとして機能する。
【００３４】
同様に、図７に示したように保持容量Ｃ1の電極ｅ1Bと初期化線６０との間に介在する電極ｅ1A（給電線５０）は、初期化電位ＶRSの変動が電極ｅ1Bの電位に与える影響を低減するシールドとして機能する。したがって、初期化電位ＶRSが変動した場合であっても電極ｅ1Bの電位（さらにはゲート電位ＶG）の変動は抑制される。
【００３５】
以上のように本形態においては、駆動トランジスタＴDRのゲート電位ＶGが高精度に設定されるから、初期化電位ＶRSの変動に起因した電気光学素子Ｅの階調の誤差が有効に低減されるという利点がある。すなわち、画素回路Ｐの高精細化とゲート電位ＶGの正確な制御とを両立することが可能である。
【００３６】
ところで、図７に示すように電極ｅ1Aおよび電極ｅ2A（給電線５０）は絶縁層Ｌ1を挟んで初期化線６０に対向するから、絶縁層Ｌ1を誘電体として初期化線６０と電極ｅ1Aおよび電極ｅ2Aとで構成される容量ＣPが初期化線６０と給電線５０との間に付随する。以上のように初期化線６０には容量ＣPが付随するから、初期化電位ＶRSの変動そのものが抑制される。同様に、給電線５０に容量ＣPが付随するから、給電線５０から電気光学素子Ｅに駆動電流ＩDRが流れることで発生する電位ＶELの変動は抑制される。すなわち、容量ＣPは、初期化線６０および給電線５０における電位の変動を平滑化する手段としても機能する。
【００３７】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下の各形態において第１実施形態と共通する要素については、以上と同じ符号を付して各々の詳細な説明を適宜に省略する。
【００３８】
図８は、本形態に係る画素回路Ｐの平面図であり、図９は、図８におけるIX−IX線の断面図である。図８および図９に示すように、保持容量Ｃ1の電極ｅ1Bと初期化線６０との間に電極ｅ1Aが介在する構成や、保持容量Ｃ2の電極ｅ2Bと初期化線６０との間に電極ｅ2Aが介在する構成は第１実施形態と同様である。
【００３９】
図１０は、保持容量Ｃ1や保持容量Ｃ2の近傍の平面図である。図１０では初期化線６０の外形が鎖線で図示されている。図８および図１０に示すように、単位領域Ａのうち保持容量Ｃ1と保持容量Ｃ2との間隙の領域には電極ｅ0Cと電極ｅ0Dとが形成される。電極ｅ0Cは、保持容量Ｃ2の電極ｅ2Bに連続する部分（したがって半導体層１２２と同層から形成される）であり、電極ｅ2Bとともに配線７０を介して駆動トランジスタＴDRのゲート電極１２４に導通する。一方、電極ｅ0Dは、駆動トランジスタＴDRのゲート電極１２４と同層から形成され、導通孔Ｈ4を介して電極ｅ0Aに導通する。以上の構成においては、電極ｅ0Bと電極ｅ0Cとが保持容量Ｃ0における駆動トランジスタＴDR側の電極を構成し、電極ｅ0Aと電極ｅ0Dとが保持容量Ｃ0の選択トランジスタＴSL側の電極を構成する。したがって、第１実施形態と比較して保持容量Ｃ0の容量値を充分に確保できるという利点がある。
【００４０】
図９に示すように、電極ｅ0Cの領域Ｓ3は、基板１２に垂直な方向からみては初期化線６０に重なる。電極ｅ0Dは、電極ｅ0Cと初期化線６０との間に介在する。図９や図１０に示すように、電極ｅ0Dは、電極ｅ0Cの領域Ｓ3（電極ｅ0Cと初期化線６０とが重なる領域）の全域と重なるように形成される。したがって、保持容量Ｃ1や保持容量Ｃ2と同様に、初期化線６０の初期化電位ＶRSが変動した場合であっても電極ｅ0Cの電位（ゲート電位ＶG）の変動は抑制される。すなわち、電極ｅ0Dは、初期化電位ＶRSの変動が電極ｅ0Cの電位に与える影響を低減するシールドとして機能する。また、初期化線６０と電極ｅ0Dとが絶縁層Ｌ1を挟んで対向することで容量ＣPが形成されるから、初期化電位ＶRSの変動が抑制されるという利点もある。
【００４１】
なお、以上のように初期化線６０と電極ｅ0Dとで容量ＣPが形成されるから、初期化電位ＶRSの変動に連動して電極ｅ0Dの電位が変動する可能性はある。しかし、電極ｅ0Dの電位の変動に起因した駆動トランジスタＴDRのゲート電極１２４の電位の変動量は、電極ｅ0Dの電位の変動量を保持容量Ｃ0と保持容量Ｃ2との容量比に応じて分割した電圧に過ぎないから、初期化電位ＶRSの変動が直接的に電極ｅ0Cの電位を変動させる場合（すなわち、電極ｅ0Cと初期化線６０との間に電極ｅ0Dが介在しない場合）と比較すれば、ゲート電位ＶGの変動は確かに抑制される。
【００４２】
＜Ｃ：第３実施形態＞
図１１は、本発明の第３実施形態に係る画素回路Ｐの平面図である。図１１に示すように、給電線５０には分岐部５５が形成される。分岐部５５は、給電線５０のうち初期化線６０と交差する部位から保持容量Ｃ1や保持容量Ｃ2とは反対側に分岐してＹ方向に延在する。図１１の構成においては、分岐部５５と初期化線６０とが絶縁層Ｌ1を介して対向することで容量が形成されるから、初期化線６０と給電線５０との間の容量ＣPを充分に確保できる。したがって、初期化線６０や給電線５０の電位の変動を有効に抑制できるという利点がある。なお、図１１のように給電線５０に分岐部５５を形成した構成は第２実施形態にも同様に適用される。
【００４３】
＜Ｄ：第４実施形態＞
図１２は、本発明の第４実施形態に係る画素回路Ｐの平面図である。図１２に示すように、初期化線６０は部分６２Ａと部分６２Bとを含んで構成される。部分６２Aは、第１実施形態から第３実施形態の初期化線６０と同形状の部分である。部分６２Bは、駆動トランジスタＴDRの半導体層１２２と同層から形成される。図１２に示すように、部分６２Bは、給電線５０の分岐部５５を挟んで部分６２Aに重なる。すなわち、分岐部５５は、初期化線６０の部分６２Aと部分６２Bとの間に介在する。部分６２Aは、絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する導通孔Ｈ5を介して部分６２Bに導通する。
【００４４】
以上の構成において、分岐部５５と初期化線６０の部分６２Aとは、両者間の絶縁層Ｌ1を誘電体として容量を形成する。また、分岐部５５と部分６２Bとは、ゲート絶縁層Ｌ0を誘電体として容量を形成する。以上のように初期化線６０と給電線５０との間の容量ＣPを充分に確保できるから、初期化線６０や給電線５０の電位の変動が有効に抑制される。特に、ゲート絶縁層Ｌ0は絶縁層Ｌ1と比較して膜厚が小さいから、分岐部５５と部分６２Bとで構成される容量に充分な容量値を容易に確保できるという利点がある。
【００４５】
＜Ｅ：第５実施形態＞
図１３は、本発明の第５実施形態に係る電気光学装置１００における画素回路Ｐの回路図である。第１実施形態と同様に、給電線５０から電気光学素子Ｅに供給される駆動電流ＩDRの経路上に駆動トランジスタＴDRが配置される。駆動トランジスタＴDRのゲートと給電線５０との間には保持容量Ｃ2が介在する。すなわち、保持容量Ｃ2の電極ｅ2Aが給電線５０に接続されるとともに電極ｅ2Bが駆動トランジスタＴDRのゲートに接続される。
【００４６】
選択トランジスタＴSLは、駆動トランジスタＴDRのゲートと信号線４０との間に介在する。トランジスタＴR4は、駆動トランジスタＴDRのゲートと初期化線６０との間に介在する。図１３に示すように、本形態の１組の制御線群３０は、走査信号ＧW[i]が供給される走査線３１と制御信号Ｇc[i]が供給される制御線３６とで構成される。選択トランジスタＴSLのゲートは走査線３１に接続され、トランジスタＴR4のゲートは制御線３６に接続される。
【００４７】
図１４は、画素回路Ｐの動作を示すタイミングチャートである。図１４に示すように、制御線３６に供給される制御信号Ｇc[i]は、走査線３１の走査信号ＧW[i]がハイレベルとなる書込期間ＰWの開始前の初期化期間ＰRSにてハイレベルに設定され、初期化期間ＰRS以外の期間にてローレベルを維持する。
【００４８】
初期化期間ＰRSでは、制御信号Ｇc[i]がハイレベルに設定されることでトランジスタＴR4がオン状態に遷移するから、駆動トランジスタＴDRのゲートには初期化線６０からトランジスタＴR4を介して初期化電位ＶRSが供給される。したがって、保持容量Ｃ2の両端間の電圧は、初期化期間ＰRSにて所定値（電位ＶELと初期化電位ＶRSとの差分）に初期化される。一方、書込期間ＰWでは、走査信号ＧW[i]がハイレベルに設定されることで選択トランジスタＴSLがオン状態に変化するから、階調電位ＶD[j]が信号線４０から駆動トランジスタＴDRのゲートに供給される。駆動トランジスタＴDRのゲート電位ＶGは、書込期間ＰWの経過後も保持容量Ｃ2によって保持される。したがって、階調電位ＶD[j]に応じた電流量の駆動電流ＩDRが電気光学素子Ｅに供給される。
【００４９】
図１５は、画素回路Ｐの平面図であり、図１６は、図１５におけるXVI−XVI線の断面図である。図１５に示すように、単位領域Ａ内には給電線５０がＸ方向に延在するとともに駆動トランジスタＴDRが配置される。給電線５０は、駆動トランジスタＴDRのゲート電極１２４と同層から形成される。走査線３１は、駆動トランジスタＴDRを挟んで給電線５０とは反対側の領域でＸ方向に延在する。選択トランジスタＴSLは、駆動トランジスタＴDRと走査線３１との間に配置される。また、駆動トランジスタＴDRと給電線５０との間には、トランジスタＴR4と制御線３６とが形成される。画素回路Ｐの各要素の接続の関係は図１３を参照して説明した通りである。
【００５０】
初期化線６０は、部分６４Aと部分６４Bと部分６４Cとを含んで構成される。部分６４Aは、駆動トランジスタＴDRのゲート電極１２４と同層（給電線５０と同層）から形成され、部分６４Bは、駆動トランジスタＴDRの配線層１２６と同層から形成される。部分６４Aは、給電線５０を挟んで駆動トランジスタＴDRとは反対側の領域でＸ方向（給電線５０と平行な方向）に延在する。部分６４Cは、トランジスタＴR4の半導体層から連続する部分である。したがって、部分６４Cは、駆動トランジスタＴDRの半導体層１２２と同層から形成される。図１５に示すように、部分６４Bは、絶縁層Ｌ1を貫通する導通孔Ｈ6を介して部分６４Aに導通するとともに、絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する導通孔Ｈ7を介して部分６４Cに導通する。
【００５１】
部分６４Bは、Ｘ方向に延在する部分６４AからＹ方向に分岐してトランジスタＴR4（ソース）まで連続する。したがって、図１５および図１６に示すように、部分６４Bは、絶縁層Ｌ1を挟んで給電線５０に重なる。また、部分６４Cは、ゲート絶縁層Ｌ0を挟んで給電線５０に重なる。すなわち、給電線５０は、初期化線６０の部分６４Bと部分６４Cとの間に介在する。したがって、図１６に示すように、給電線５０と初期化線６０の部分６４Bとは、両者間の絶縁層Ｌ1を誘電体として容量ＣP1を形成し、給電線５０と初期化線６０の部分６４Cとは、両者間のゲート絶縁層Ｌ0を誘電体として容量ＣP2を形成する。容量ＣP1と容量ＣP2とは、初期化線６０と給電線５０との間に並列に配置される。したがって、初期化線６０や給電線５０における電位の変動を有効に抑制することが可能である。また、第３実施形態と同様に、絶縁層Ｌ1よりも薄いゲート絶縁層Ｌ0を容量ＣP2の誘電体として利用することで、容量ＣP2に充分な容量値が確保されるという利点もある。
【００５２】
図１５および図１６に示すように、保持容量Ｃ2は電極ｅ2Aと電極ｅ2Bとで構成される。電極ｅ2Bは、駆動トランジスタＴDRの半導体層１２２と同層から形成され、配線７２を介して駆動トランジスタＴDRのゲート１２４に導通する。電極ｅ2Aは、給電線５０のうち基板１２に垂直な方向からみて電極ｅ2Bに重なる部分（したがって駆動トランジスタＴDRのゲート電極１２４と同層から形成される）である。
【００５３】
図１５および図１６に示すように、初期化線６０の部分６４Bは、基板１２に垂直な方向からみて保持容量Ｃ2の電極ｅ2Bに重なる。給電線５０（電極ｅ2A）は、電極ｅ2Bのうち初期化線６０に重なる領域Ｓ4の全域と重なるように初期化線６０と電極ｅ2Bとの間に介在する。以上の構成における給電線５０（電極ｅ2A）は、初期化線６０における初期化電位ＶRSの変動が電極ｅ2Bの電位（ゲート電位ＶG）に与える影響を低減するシールドとして機能する。したがって、第１実施形態から第４実施形態と同様に、保持容量Ｃ2を初期化線６０と重ねることで画素回路Ｐの小型化を実現しながら、駆動トランジスタＴDRのゲート電位ＶGを正確に制御できるという利点がある。
【００５４】
＜Ｆ：変形例＞
以上の各形態は様々に変形される。各形態に対する変形の具体的な態様を以下に例示する。なお、以下の例示から２以上の態様を任意に選択して組合わせてもよい。
【００５５】
（１）変形例１  
画素回路Ｐの構成は以上の例示に限定されない。保持容量（図２の保持容量Ｃ0〜Ｃ2や図１１の保持容量Ｃ2）の電圧に応じて電気光学素子Ｅの階調を制御する駆動トランジスタＴDRと、初期化線６０を保持容量に導通させることで両端間の電圧を初期化する手段（例えばトランジスタＴR1〜ＴR4）とを具備する画素回路Ｐが本発明では好適に採用され、他の要素の具体的な構成は本発明において不問である。
【００５６】
（２）変形例２  
以上の各形態においては初期化線６０や給電線５０を画素回路Ｐ内のトランジスタ（例えば駆動トランジスタＴDR）の要素と同層から形成したが、初期化線６０や給電線５０はトランジスタとは別個の工程で形成され得る。ただし、初期化線６０や給電線５０を画素回路Ｐ内のトランジスタの要素と同層から形成した構成によれば、画素回路Ｐを形成する工程が簡素化されるという利点がある。
【００５７】
（３）変形例３  
第２実施形態（図８）においては、保持容量Ｃ1と保持容量Ｃ2と電極ｅ0Cおよび電極ｅ0Dとが初期化線６０に重なる構成を例示したが、保持容量Ｃ1や保持容量Ｃ2が初期化線６０に重ならない構成（電極ｅ0Cおよび電極ｅ0Dが初期化線６０に重なる構成）も採用される。
【００５８】
（４）変形例４  
有機ＥＬ素子は電気光学素子Ｅの例示に過ぎない。例えば、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子などの発光素子を配列した電気光学装置にも以上の各態様と同様に本発明が適用される。本発明における電気光学素子は、電流電流ＩDRの電流量に応じて階調（輝度）が変化する要素である。
【００５９】
＜Ｇ：応用例＞
次に、以上の各態様に係る電気光学装置１００を利用した電子機器について説明する。図１７ないし図１９には、電気光学装置１００を表示装置として採用した電子機器の形態が図示されている。
【００６０】
図１７は、電気光学装置１００を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、各種の画像を表示する電気光学装置１００と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。電気光学装置１００は有機ＥＬ素子を電気光学素子Ｅとして使用しているので、視野角が広く見易い画面を表示できる。
【００６１】
図１８は、電気光学装置１００を適用した携帯電話機の構成を示す斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する電気光学装置１００とを備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。
【００６２】
図１９は、電気光学装置１００を適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する電気光学装置１００とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が電気光学装置１００に表示される。
【００６３】
なお、本発明に係る電気光学装置が適用される電子機器としては、図１７から図１９に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても本発明の電気光学装置は利用される。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る電気光学装置のブロック図である。
【図２】画素回路の回路図である。
【図３】電気光学装置の動作を示すタイミングチャートである。
【図４】画素回路Ｐの平面図である。
【図５】図４におけるＶ−Ｖ線の断面図である。
【図６】図４におけるVI−VI線の断面図である。
【図７】図４におけるVII−VII線の断面図である。
【図８】本発明の第２実施形態における画素回路の平面図である。
【図９】図８におけるIX−IX線の断面図である。
【図１０】保持容量の近傍の平面図である。
【図１１】本発明の第３実施形態における画素回路の平面図である。
【図１２】本発明の第４実施形態における画素回路の平面図である。
【図１３】本発明の第５実施形態における画素回路の回路図である。
【図１４】電気光学装置の動作を示すタイミングチャートである。
【図１５】画素回路の平面図である。
【図１６】図１５におけるXVI−XVI線の断面図である。
【図１７】電子機器（パーソナルコンピュータ）の斜視図である。
【図１８】電子機器（携帯電話機）の斜視図である。
【図１９】電子機器（携帯情報端末）の斜視図である。
【符号の説明】
【００６５】
１００……電気光学装置、１０……素子部、１２……基板、２２……走査線駆動回路、２４……信号線駆動回路、２６……電位生成回路、３０……制御線群、３１……走査線、３２……第１制御線、３３……第２制御線、３４……発光制御線、３６……制御線、４０……信号線、５０……給電線、６０……初期化線、５１……分岐部、１２２……半導体層、１２４……ゲート電極、１２６……配線層、Ｅ……電気光学素子、Ａ……単位領域、ＴDR……駆動トランジスタ、ＴEL……発光制御トランジスタ、ＴSL……選択トランジスタ、ＴR1〜ＴR4……トランジスタ。
。
【図１】
2010019951.tif 000003
【図２】
2010019951.tif 000004
【図３】
2010019951.tif 000005
【図４】
2010019951.tif 000006
【図５】
2010019951.tif 000007
【図６】
2010019951.tif 000008
【図７】
2010019951.tif 000009
【図８】
2010019951.tif 000010
【図９】
2010019951.tif 000011
【図１０】
2010019951.tif 000012
【図１１】
2010019951.tif 000013
【図１２】
2010019951.tif 000014
【図１３】
2010019951.tif 000015
【図１４】
2010019951.tif 000016
【図１５】
2010019951.tif 000017
【図１６】
2010019951.tif 000018
【図１７】
2010019951.tif 000019
【図１８】
2010019951.tif 000020
【図１９】
2010019951.tif 000021