(57)【要約】【課題】吸い込みの電流値と吐き出しの電流値とを揃える。【解決手段】第１〜第３単位回路の各々は、第１のＰチャネルトランジスタ（Ｐ11，Ｐ21,Ｐ31）、第２のＰチャネルトランジスタ（Ｐ12,Ｐ22,Ｐ32）、第１のＮチャネルトランジスタ（Ｎ11,Ｎ21，Ｎ31）、および第２のＮチャネルトランジスタ（Ｎ12，Ｎ22，Ｎ32）を備える。各トランジスタの特性は等しく、各単位回路における第１のＮチャネルトランジスタのゲートは第１固定電位Ｖs1に接続され、第２のＰチャネルトランジスタのゲートは第２固定電位Ｖs2に接続される。第１ノードＮＤ１と第２ノードＮＤ２とは第３配線１９０に接続される。Ｐ11およびＮ12は、常にオン状態となるように設定され、Ｐ21およびＮ22は、常にオフ状態となるように設定され、Ｐ32とＮ31との接続点は外部の負荷に接続される出力端子Ｓ１と接続され、Ｐ31とＮ32とは一方がオン状態のとき他方がオフ状態となるように制御される。【選択図】図１
2010226363.tif 000002
【特許請求の範囲】
【請求項１】
各々が、電源線と接地線との間に、直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタを備えた第１回路、第２回路および第３回路と、
前記第１回路、前記第２回路および前記第３回路の各々における前記第１のＮチャネルトランジスタのゲートを互いに接続する第１配線と、
前記第１回路、前記第２回路および前記第３回路の各々における前記第２のＰチャネルトランジスタのゲートを互いに接続する第２配線と、
前記第１回路における前記第２のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点を第１ノード、前記第２回路における前記第２のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点を第２ノードとしたとき、前記第１ノードおよび前記第２ノードとを接続する第３配線と、
前記第３配線の電圧が基準電圧と等しくなるように第１固定電圧を生成し、当該第１固定電圧を前記第１配線に供給する第１電圧回路と、
前記第２配線に第２固定電圧を供給する第２電圧回路と、を具備し、
前記第１回路、第２回路および第３回路の各々における前記第１のＰチャネルトランジスタの特性は等しく、
前記第１回路、第２回路および第３回路の各々における前記第２のＰチャネルトランジスタの特性は等しく、
前記第１回路、第２回路および第３回路の各々における前記第１のＮチャネルトランジスタの特性は等しく、
前記第１回路、第２回路および第３回路の各々における前記第２のＮチャネルトランジスタの特性は等しく、
前記第１回路において、前記第１のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタは、常にオン状態となるように、それらのゲートがバイアスされ、
前記第２回路において、前記第１のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタは、常にオフ状態となるように、それらのゲートがバイアスされ、
前記第３回路において、前記第２のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点は外部の負荷に接続される出力端子と接続され、前記第１のＰチャネルトランジスタと前記第２のＮチャネルトランジスタとは一方がオン状態のとき他方がオフ状態となるように制御される、
ことを特徴とする電流回路。
【請求項２】
各々が、電源線と接地線との間に、直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタを備えた第1回路、第２回路および第３回路と、
前記第１回路、前記第２回路および前記第３回路の各々における前記第１のＮチャネルトランジスタのゲートを互いに接続する第1配線と、
前記第１回路、前記第２回路および前記第３回路の各々における前記第２のＰチャネルトランジスタのゲートを互いに接続する第２配線と、
前記第１回路における前記第２のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点を第１ノード、前記第２回路における前記第２のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点を第２ノードとしたとき、前記第１ノードおよび前記第２ノードとを接続する第３配線と、
前記第１配線に第１固定電圧を供給する第１電圧回路と、
前記第３配線の電圧が基準電圧と等しくなるように第２固定電圧を生成し、当該第２固定電圧を前記第２配線に供給する第２電圧回路と、を具備し、
前記第１回路、第２回路および第３回路の各々における前記第１のＰチャネルトランジスタの特性は等しく、
前記第１回路、第２回路および第３回路の各々における前記第２のＰチャネルトランジスタの特性は等しく、
前記第１回路、第２回路および第３回路の各々における前記第１のＮチャネルトランジスタの特性は等しく、
前記第１回路、第２回路および第３回路の各々における前記第２のＮチャネルトランジスタの特性は等しく、
前記第１回路において、前記第１のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタは、常にオン状態となるように、それらのゲートがバイアスされ、
前記第２回路において、前記第1のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタは、常にオフ状態となるように、それらのゲートがバイアスされ、
前記第３回路において、前記第２のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点は外部の負荷に接続される出力端子と接続され、前記第１のＰチャネルトランジスタと前記第２のＮチャネルトランジスタとは一方がオン状態のとき他方がオフ状態となるように制御される、
ことを特徴とする電流回路。
【請求項３】
請求項１または請求項２に記載の電流回路と、
前記出力端子と接続される容量素子とを備え、
前記出力端子から前記容量素子に向けて電流を吐き出し、前記容量素子から前記出力端子に向けて電流を吸い込むことにより、三角波信号を発生する、
ことを特徴とする信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流回路、および、それを備える信号発生回路に関する。
【背景技術】
【０００２】
図７は、従来の信号発生回路Ｘの概略構成を示す図であり、特許文献１の図３に示す回路を変形したものである。図７に示すように、信号発生回路Ｘは、電流回路１０と、積分回路４０とを備える。電流回路１０は、第１単位回路２０と、第２単位回路３０とを備える。
【０００３】
図７に示すように、第１単位回路２０および第２単位回路３０の各々は、電源電位ＶＤＤが供給される電源線１１と接地電位ＧＮＤが供給される接地線１３との間に直列に接続された第１のＰチャネルトランジスタ（Ｐ11，Ｐ21）、第２のＰチャネルトランジスタ（Ｐ12，Ｐ22）、第１のＮチャネルトランジスタ（Ｎ11，Ｎ21）および第２のＮチャネルトランジスタ（Ｎ12，Ｎ22）を備える。第１のＰチャネルトランジスタＰ11およびＰ21の各々の特性は等しく、第２のＰチャネルトランジスタＰ12およびＰ22の各々の特性は等しく、第１のＮチャネルトランジスタＮ11およびＮ21の各々の特性は等しく、第２のＮチャネルトランジスタＮ12およびＮ22の各々の特性は等しい。
第１単位回路２０における第１のＮチャネルトランジスタＮ11のゲートと、第２単位回路３０における第１のＮチャネルトランジスタＮ21のゲートとは第１配線５０を介して接続される。第１配線５０には第１固定電位Ｖs1が供給される。また、第１単位回路２０における第２のＰチャネルトランジスタＰ12のゲートと、第２単位回路３０における第２のＰチャネルトランジスタＰ22のゲートとは第２配線６０を介して接続される。第２配線６０には第２固定電位Ｖs2が供給される。
【０００４】
第１単位回路２０において、第１のＰチャネルトランジスタＰ11および第２のＮチャネルトランジスタＮ12は、常にオン状態になるようにそのゲートがバイアスされる。第２のＰチャネルトランジスタＰ12には、そのゲートに供給される第２固定電位Ｖs2に応じた電流Ｉ１が流れる。電流Ｉ１には、第１のＰチャネルトランジスタＰ11がオフ状態のときに当該第１のＰチャネルトランジスタＰ11を流れるリーク電流ＩCL1がオフセット分として加えられている。すなわち、電流Ｉ１は、リーク電流ＩCL1と、電流Ｉ１からリーク電流ＩCL1を差し引いた電流IC1とからなる。また、第１のＮチャネルトランジスタＮ11には、そのゲートに供給される第１固定電位Ｖs1に応じた電流Ｉ２が流れる。電流Ｉ２は、第２のＮチャネルトランジスタＮ12がオフ状態のときに当該第２のＮチャネルトランジスタＮ12を流れるリーク電流ＩCL2と、電流Ｉ２からリーク電流ＩCL2を差し引いた電流IC2とからなる。電流Ｉ１と電流Ｉ２とは同一電流経路上を流れるため、その電流値は等しい。
【０００５】
第２単位回路３０において、第１のＰチャネルトランジスタＰ21と第２のＮチャネルトランジスタＮ22とは一方がオン状態のときに他方がオフ状態になるように制御される。図７に示すように、第１のＰチャネルトランジスタＰ21および第２のＮチャネルトランジスタＮ22の各々のゲートには制御信号Φが共通に供給され、これらのトランジスタは当該制御信号Φに応じてオンオフが制御される。また、第２のＰチャネルトランジスタＰ22と第１のＮチャネルトランジスタＮ21との接続点は、積分回路４０に接続される出力端子Ｓ０と接続される。図７に示すように、積分回路４０は、互いに並列に接続される抵抗Ｒ０と容量素子Ｃ０とオペアンプＡ０とを備える。容量素子Ｃ０は出力端子Ｓ０と接続される。また、オペアンプＡ０の正相入力端子には基準電位ＶＲＥＦが供給される一方、逆相入力端子は出力端子Ｓ０に接続される。オペアンプＡ０では、正相入力端子の電位と逆相入力端子の電位とが等しくなるイマジナリショート状態が成立するので、出力端子Ｓ０の電位は基準電位ＶＲＥＦに設定される。
【０００６】
次に、信号発生回路Ｘの具体的な動作について説明する。制御信号Φがローレベルに設定されると、図８に示すように、第２単位回路３０における第１のＰチャネルトランジスタＰ21はオン状態になる一方、第２単位回路３０における第２のＮチャネルトランジスタＮ22はオフ状態になる。そして、第２単位回路３０における第２のＰチャネルトランジスタＰ22は、そのゲートに供給される第２固定電位Ｖs2に応じた電流Ｉ１（＝IC1＋ＩCL1）を出力端子Ｓ０に流し込む。このとき、第１単位回路３０における第２のＮチャネルトランジスタＮ22はオフ状態に設定されるが、当該第２のＮチャネルトランジスタＮ22にはリーク電流ICL2が流れるため、出力端子Ｓ０から容量素子Ｃ０へ流れ込む電流はＩ１−ＩCL2となる。これによって、容量素子Ｃ０は充電されて積分回路４０の出力電位が下降する。
【０００７】
一方、制御信号Φがハイレベルに設定されると、図９に示すように、第２単位回路３０における第１のＰチャネルトランジスタＰ21はオフ状態になる一方、第２単位回路３０における第２のＮチャネルトランジスタＮ22はオン状態になる。そして、第２単位回路３０における第１のＮチャネルトランジスタＮ21には、そのゲートに供給される第１固定電位Ｖs1に応じた電流Ｉ２（＝IC2＋ＩCL2）が流れる。このとき、第１単位回路３０における第１のＰチャネルトランジスタＰ21はオフ状態に設定されるが、当該第１のＰチャネルトランジスタＰ21にはリーク電流ＩCL1が流れる。第２単位回路３０における第１のＮチャネルトランジスタＮ21を流れる電流Ｉ２は、第２単位回路３０における第１のＰチャネルトランジスタＰ21を流れるリーク電流ＩCL1と容量素子Ｃ０から出力端子Ｓ０へ流れ込む電流との和に等しいから、容量素子Ｃ０から出力端子Ｓ０へ流れ込む電流はＩ２−ＩCL1となる。これによって、容量素子Ｃ０は放電されて積分回路４０の出力電位が上昇する。
以上のように、容量素子Ｃ０が充電・放電されることによって、積分回路４０の出力電位が三角波信号として取り出される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−７３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、一般的には、トランジスタがオフした状態で流れるリーク電流の特性は、Ｐチャネルトランジスタの方がＮチャネルトランジスタよりも劣り、リーク電流量は多くなる傾向を示す。そして、高温になるほどリーク電流量は増大する。
ここで、上述のリーク電流ICL1の値とリーク電流ICL2の値とが異なれば、出力端子Ｓ０から容量素子Ｃへ向けて吐き出される電流（＝I１−ＩCL2）と容量素子Ｃ０から出力端子Ｓ０へ向けて吸い込まれる電流（＝Ｉ２−ＩCL1）とは異なる値を示す。
図７〜図９に示す態様においては、容量素子Ｃ０に対して一定の電流を充電・放電することによって生成される三角波信号を取り出そうとしているが、出力端子Ｓ０から容量素子Ｃ０へ向けて吐き出される電流の値と容量素子Ｃ０から出力端子Ｓ０へ向けて吸い込まれる電流の値とが異なれば、生成される三角波信号の形状を所望の形状にすることができない。したがって、信号発生回路Ｘにて発生する信号に誤差が生じてしまうという問題があった。
以上の事情に鑑みて、本発明は、吸い込みの電流値と吐き出しの電流値とを揃えるという課題の解決を目的としている。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、本発明に係る電流回路は、各々が、電源線と接地線との間に、直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタを備えた第１回路、第２回路および第３回路と、第１回路、第２回路および第３回路の各々における第１のＮチャネルトランジスタのゲートを互いに接続する第１配線と、第１回路、第２回路および第３回路の各々における第２のＰチャネルトランジスタのゲートを互いに接続する第２配線と、第１回路における第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとの接続点を第１ノード、第２回路における第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとの接続点を第２ノードとしたとき、第１ノードおよび第２ノードとを接続する第３配線と、第３配線の電圧が基準電圧と等しくなるように第１固定電圧を生成し、当該第１固定電圧を第１配線に供給する第１電圧回路と、
第２配線に第２固定電圧を供給する第２電圧回路と、を具備し、第１回路、第２回路および第３回路の各々における前記第１のＰチャネルトランジスタの特性は等しく、第１回路、第２回路および第３回路の各々における第２のＰチャネルトランジスタの特性は等しく、第１回路、第２回路および第３回路の各々における第１のＮチャネルトランジスタの特性は等しく、第１回路、第２回路および第３回路の各々における第２のＮチャネルトランジスタの特性は等しく、第１回路において、第１のＰチャネルトランジスタおよび第２のＮチャネルトランジスタは、常にオン状態となるように、それらのゲートがバイアスされ、第２回路において、第１のＰチャネルトランジスタおよび第２のＮチャネルトランジスタは、常にオフ状態となるように、それらのゲートがバイアスされ、第３回路において、第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとの接続点は外部の負荷に接続される出力端子と接続され、第１のＰチャネルトランジスタと第２のＮチャネルトランジスタとは一方がオン状態のとき他方がオフ状態となるように制御されることを特徴とする。
【００１１】
上記態様では、第１単位回路における第１のＰチャネルトランジスタおよび第２のＮチャネルトランジスタは常にオン状態であるから、第１単位回路における第２のＰチャネルトランジスタにはそのゲートに供給される第２固定電圧に応じた電流が常に流れ、第１単位回路における第１のＮチャネルトランジスタにはそのゲートに供給される第１固定電圧に応じた電流が常に流れる。また、上記態様では、各単位回路における第２のＰチャネルトランジスタの特性は等しく、これらのゲートは第２固定電圧が供給される第２配線に共通に接続されるから、第３単位回路における第１のＰチャネルトランジスタがオン状態のときに第３単位回路における第２のＰチャネルトランジスタを流れる電流は、第１単位回路における第２のＰチャネルトランジスタを流れる電流に等しい。このとき、第３単位回路における第２のＮチャネルトランジスタはオフ状態に設定されるが、当該第２のＮチャネルトランジスタにはリーク電流が流れるため、第３単位回路における出力端子から外部の負荷（例えば図１に示す積分回路２００）へ流れる電流は、第３単位回路における第２のＰチャネルトランジスタを流れる電流から第３単位回路における第２のＮチャネルトランジスタのリーク電流を差し引いた値となる。なお、上記態様では、各単位回路における第２のＮチャネルトランジスタの特性は等しいから、各単位回路における第２のＮチャネルトランジスタのリーク電流の値は等しい。
【００１２】
また、上記態様では、各単位回路における第１のＮチャネルトランジスタの特性は等しく、これらのゲートは第１固定電圧が供給される第１配線に共通に接続されるから、第３単位回路における第２のＮチャネルトランジスタがオン状態のときに第３単位回路における第１のＮチャネルトランジスタを流れる電流は、第１単位回路における第１のＮチャネルトランジスタを流れる電流に等しい。このとき、第３単位回路における第１のＰチャネルトランジスタはオフ状態に設定されるが、当該第１のＰチャネルトランジスタにはリーク電流が流れるため、外部の負荷から第３単位回路における出力端子へ流れる電流の値は、第３単位回路における第１のＮチャネルトランジスタを流れる電流から第３単位回路における第１のＰチャネルトランジスタのリーク電流を差し引いた値となる。なお、上記態様では、各単位回路における第１のＰチャネルトランジスタの特性は等しいから、各単位回路における第１のＰチャネルトランジスタのリーク電流の値は等しい。
【００１３】
そして、上記態様においては、第１単位回路における第１ノードと第２単位回路における第２ノードとは第３配線によって導通するため、第１単位回路における第２のＰチャネルトランジスタを流れる電流と第２単位回路における第１のＰチャネルトランジスタを流れるリーク電流との和は、第１単位回路における第１のＮチャネルトランジスタを流れる電流と第２単位回路における第２のＮチャネルトランジスタを流れるリーク電流との和に等しくなる。そうすると、第３単位回路における第１のＰチャネルトランジスタがオン状態のときに第３単位回路における出力端子から外部の負荷へ向かって流れる電流の値と、第３単位回路における第２のＮチャネルトランジスタがオン状態のときに外部の負荷から第３単位回路における出力端子へ向かって流れ込む電流の値とを揃えることができる。
【００１４】
また、第１電圧回路は第１配線に第１固定電圧を供給する一方、第２電圧回路は第３配線の電圧が基準電圧と等しくなるように第２固定電圧を生成し、当該第２固定電圧を第２配線に供給するという態様にすることもできる。この態様であっても、第３単位回路における第１のＰチャネルトランジスタがオン状態のときに出力端子から外部の負荷へ向かって流れる電流の値と、第３単位回路における第２のＮチャネルトランジスタがオン状態のときに外部の負荷から出力端子へ向かって流れ込む電流の値とを揃えることができる。
【００１５】
本発明に係る信号発生回路は、上述の電流回路と、出力端子と接続される容量素子とを備え、出力端子から容量素子に向けて電流を吐き出し、容量素子から出力端子に向けて電流を吸い込むことにより、三角波信号を発生することを特徴とする。この態様によれば、出力端子から容量素子に向けて吐き出される電流の値と、容量素子から出力端子に向けて吸い込まれる電流の値とを揃えることができるから、信号発生回路にて発生する信号に誤差が生じることを抑制できるという利点がある。
【図面の簡単な説明】
【００１６】
【図１】本実施形態に係る信号発生回路の概略構成図である。
【図２】第１単位回路と第２単位回路との接続関係を模式的に示した図である。
【図３】本実施形態に係る信号発生回路の動作を示すタイミングチャートである。
【図４】制御信号がローレベルのときの動作を示す図である。
【図５】制御信号がハイレベルのときの動作を示す図である。
【図６】本発明の変形例に係る信号発生回路の概略構成図である。
【図７】従来の信号発生回路の概略構成を示す図である。
【図８】制御信号がローレベルのときの動作を示す図である。
【図９】制御信号がハイレベルのときの動作を示す図である。
【発明を実施するための形態】
【００１７】
＜１．実施形態＞
図１は、本実施形態に係る信号発生回路Ｙの概略構成を示す図面である。図１に示すように、信号発生回路Ｙは、電流回路１００と積分回路２００とを備える。電流回路１００は、第１単位回路１１０と、第２単位回路１２０と、第３単位回路１３０と、第１電圧回路１４０と、第２電圧回路１５０とを含む。
【００１８】
図１に示すように、第１単位回路１１０、第２単位回路１２０および第３単位回路１３０の各々は、電源電位ＶＤＤが供給される電源線１０１と接地電位ＧＮＤが供給される接地線１０３との間に直列に接続された第１のＰチャネルトランジスタ（Ｐ11，Ｐ21，Ｐ31）、第２のＰチャネルトランジスタ（Ｐ12，Ｐ22，Ｐ32）、第１のＮチャネルトランジスタ（Ｎ11，Ｎ21，Ｎ31）および第２のＮチャネルトランジスタ（Ｎ12，Ｎ22，Ｎ32）を備える。第１のＰチャネルトランジスタＰ11、Ｐ21およびＰ31の各々の特性は等しく、第２のＰチャネルトランジスタＰ12、Ｐ22およびＰ31の各々の特性は等しく、第１のＮチャネルトランジスタＮ11、Ｎ21およびＮ31の各々の特性は等しく、第２のＮチャネルトランジスタＮ12、Ｎ22およびＮ32の各々の特性は等しい。
【００１９】
第１単位回路１１０における第１のＮチャネルトランジスタＮ11のゲートと、第２単位回路１２０における第１のＮチャネルトランジスタＮ21のゲートと、第３単位回路１３０における第１のＮチャネルトランジスタＮ31のゲートとは第１配線１７０を介して接続される。また、第１単位回路１１０における第２のＰチャネルトランジスタＰ12のゲートと、第２単位回路１２０における第２のＰチャネルトランジスタＰ22のゲートと、第３単位回路１３０における第２のＰチャネルトランジスタＰ32のゲートとは第２配線１８０を介して接続される。さらに、第１単位回路１１０における第２のＰチャネルトランジスタＰ12と第１のＮチャネルトランジスタＮ11との接続点である第１ノードＮＤ１と、第２単位回路１２０における第２のＰチャネルトランジスタＰ22と第１のＮチャネルトランジスタＮ21との接続点である第２ノードＮＤ２とは第３配線１９０を介して接続される。
【００２０】
第１電圧回路１４０は、第１固定電位Ｖs1を第１配線１７０に供給するための手段である。第１電圧回路１４０はオペアンプＯＰを含み、当該オペアンプＯＰは、第３配線１９０の電位が基準電位ＶＲＥＦと等しくなるように第１固定電位Ｖs1を生成し、当該第１固定電位Ｖs1を第１配線１７０へ供給する。オペアンプＯＰの正相入力端子には第３配線１９０が接続される一方、逆相入力端子には基準電位ＶＲＥＦが供給される。オペアンプＯＰにおいては、正相入力端子の電位と逆相入力端子の電位とが等しくなるイマジナリショート状態が成立するので、第３配線１９０の電位は基準電位ＶＲＥＦに設定される。また、オペアンプＯＰの出力端子は第１配線１７０に接続され、オペアンプＯＰにて生成された第１固定電位Ｖs1は第１配線１７０に供給される。
【００２１】
第２電圧回路１５０は、第２固定電位Ｖs2を第２配線１８０に供給するための手段である。以下、その具体的な内容について説明する。第２電圧回路１５０は、電源線１０１と接地線１０３との間に直列に接続されるＰチャネル型のトランジスタＴｒ１、Ｐチャネル型のトランジスタＴｒ２および定電流源１５２を備える。
トランジスタＴｒ１のソースは電源線１０１に接続される一方、ドレインはトランジスタＴｒ２のソースに接続される。そして、トランジスタＴｒ１のゲートには接地電位ＧＮＤが供給されてトランジスタＴｒ１は常にオン状態になる。
トランジスタＴｒ２は、そのゲートとドレインとが導通しており、ダイオード接続されている。また、トランジスタＴｒ２のドレインは定電流源１５２の入力側に接続される。トランジスタＴｒ２のゲート（ドレイン）の電位は、定電流源１５２を流れる定電流Ｉｓの値に応じて定まり、本実施形態では、定電流Ｉｓの値は、トランジスタＴｒ２のゲートの電位が第２固定電位Ｖs2となるように設定される。トランジスタＴｒ２のゲートは第２配線１８０に接続されるから、当該第２配線１８０には第２固定電位Ｖs2が供給される。
なお、本実施形態では、第２固定電位Ｖs2の値は、トランジスタＴｒ２のゲート・ソース間の電圧がトランジスタＴｒ２の閾値電圧Vth2を上回るように設定され、トランジスタＴｒ２は常にオン状態になる。
【００２２】
第１単位回路１１０において、第１のＰチャネルトランジスタＰ11および第２のＮチャネルトランジスタＮ12は、常にオン状態になるようにそのゲートがバイアスされる。より具体的には以下のとおりである。
第１のＰチャネルトランジスタＰ11のソースは電源線１０１に接続される一方、ドレインは第２のＰチャネルトランジスタＰ12のソースに接続される。そして、第１のＰチャネルトランジスタＰ11のゲートには接地電位ＧＮＤが供給されて第１のＰチャネルトランジスタＰ11は常にオン状態になる。
【００２３】
また、第２のＮチャネルトランジスタＮ12のソースは接地線１０３に接続される一方、ドレインは第１のＮチャネルトランジスタＮ11のソースに接続される。そして、第２のＮチャネルトランジスタＮ12のゲートには電源電位ＶＤＤが供給されて第２のＮチャネルトランジスタＮ12は常にオン状態になる。
【００２４】
第１単位回路１１０における第２のＰチャネルトランジスタＰ12には、そのゲートに供給される第２固定電位Ｖs2に応じた電流Ｉ１が流れる。電流Ｉ１には、第１のＰチャネルトランジスタＰ11がオフ状態のときに当該第１のＰチャネルトランジスタＰ11を流れるリーク電流ＩCL1がオフセット分として加えられている。すなわち、電流Ｉ１は、リーク電流ＩCL1と、電流Ｉ１からリーク電流ＩCL1を差し引いた電流IC1とからなる。
また、第１単位回路１１０における第１のＮチャネルトランジスタＮ11には、そのゲートに供給される第１固定電位Ｖs1に応じた電流Ｉ２が流れる。電流Ｉ２は、第２のＮチャネルトランジスタＮ12がオフ状態のときに当該第２のＮチャネルトランジスタを流れるリーク電流ＩCL2と、電流Ｉ２からリーク電流ＩCL2を差し引いた電流IC2とからなる。
【００２５】
第２単位回路１２０において、第１のＰチャネルトランジスタＰ21は、常にオフ状態になるようにそのゲートがバイアスされる。したがって、第１のＰチャネルトランジスタＰ21は常にオフ状態になる。しかしながら、当該第１のＰチャネルトランジスタＰ21には常にリーク電流が流れ、当該リーク電流は第２ノードＮＤ２へ向かって流れる。前述したように、各単位回路における第１のＰチャネルトランジスタの特性は等しいから、各単位回路における第１のＰチャネルトランジスタのリーク電流は等しい。したがって、第２単位回路１２０における第１のＰチャネルトランジスタＰ21を流れるリーク電流は、第１単位回路１１０における第１のＰチャネルトランジスタＰ21のリーク電流ＩCL1と等しい。
【００２６】
同様に、第２単位回路１２０における第２のＮチャネルトランジスタＮ22も、常にオフ状態になるようにそのゲートがバイアスされる。そして、第２単位回路１２０における第２のＮチャネルトランジスタＮ22を流れるリーク電流は、第１単位回路１１０における第２のＮチャネルトランジスタＮ22のリーク電流ＩCL2と等しい。
【００２７】
ここで、第１単位回路１１０における第１ノードＮＤ１と第２単位回路１２０における第２ノードＮＤ２とは第３配線１９０によって導通しているから、図２に示すように、第１ノードＮＤ１と第２ノードＮＤ２とは短絡してひとつのノードＮＤになっているとみなすことができる。図２において、ノードＮＤに流れ込む電流の値とノードＮＤから流れ出す電流の値とは等しいから、以下の式（１）に示されるような関係が成立する。
ＩC1＋２×ＩCL1＝ＩC2＋２×ＩCL2  ……（１）
【００２８】
再び図１に戻って説明を続ける。図１に示す第３単位回路１３０において、第１のＰチャネルトランジスタＰ31と第２のＮチャネルトランジスタＰ32とは一方がオン状態のときに他方がオフ状態になるように制御される。より具体的には、以下のとおりである。
第１のＰチャネルトランジスタＰ31のソースは電源線１０１に接続される一方、ドレインは第２のＰチャネルトランジスタＰ32のソースに接続される。そして、ゲートには制御信号Φが供給され、制御信号Φがローレベルのときは第１のＰチャネルトランジスタＰ31はオン状態になる一方、制御信号Φがハイレベルのときは第１のＰチャネルトランジスタＰ31はオフ状態になる。
また、第２のＮチャネルトランジスタＮ32のソースは接地線１０３に接続される一方、ドレインは第１のＮチャネルトランジスタＮ31のソースに接続される。そして、ゲートには制御信号Φが供給され、制御信号Φがハイレベルのときは第２のＮチャネルトランジスタＮ32はオン状態になる一方、制御信号Φがローレベルのときは第２のＮチャネルトランジスタＰ32はオフ状態になる。
【００２９】
すなわち、制御信号Φがローレベルのときは第１のＰチャネルトランジスタＰ31がオン状態になって第２のＮチャネルトランジスタＮ32がオフ状態になる一方、制御信号Φがハイレベルのときは第１のＰチャネルトランジスタＰ31がオフ状態になって第２のＮチャネルトランジスタＮ32がオン状態になる。
【００３０】
第３単位回路１３０における第２のＰチャネルトランジスタＰ32と第３単位回路における第１のＮチャネルトランジスタＮ31との接続点は、積分回路２００に接続される出力端子Ｓ１と接続される。
次に、積分回路２００は、互いに並列に接続される抵抗Ｒ１と容量素子Ｃ１とオペアンプＡ１とを備える。容量素子Ｃ１は出力端子Ｓ１と接続される。また、オペアンプＡ１の正相入力端子には基準電位ＶＲＥＦが供給される一方、逆相入力端子は出力端子Ｓ１に接続される。オペアンプＡ１では、正相入力端子の電位と逆相入力端子の電位とが等しくなるイマジナリショート状態が成立するので、出力端子Ｓ１の電位は基準電位ＶＲＥＦに設定される。
【００３１】
次に、図３から図５を参照しながら、信号発生回路Ｙの動作について説明する。図３は、信号発生回路Ｙの動作を示すタイミングチャートである。図３に示すように、制御信号Φはローレベルとハイレベルとを交互に繰り返し、奇数番目の単位期間Ｔにおいてはローレベルに設定され、偶数番目の単位期間Ｔにおいてはハイレベルに設定される。例えば、第１番目の単位期間Ｔ１ではローレベルに設定され、その次の第２番目の単位期間Ｔ２ではハイレベルに設定されるという具合である。
【００３２】
制御信号Φがローレベルに設定されると、図４に示すように、第３単位回路１３０における第１のＰチャネルトランジスタＰ31はオン状態になる一方、第３単位回路１３０における第２のＮチャネルトランジスタＮ32はオフ状態になる。このとき、第３単位回路１３０における第２のＰチャネルトランジスタＰ32は、そのゲートに供給される第２固定電位Ｖs2に応じた電流を出力端子Ｓ１に流し込む。前述したように、各単位回路における第２のＰチャネルトランジスタの特性は等しく、これらのゲートは第２固定電位Ｖs2が供給される第２配線１８０に共通に接続されるから、第３単位回路１３０における第２のＰチャネルトランジスタＰ32を流れる電流の値は、第１単位回路１１０における第２のＰチャネルトランジスタＰ12を流れる電流ＩC1＋ICL1に等しい。
なお、本実施形態では、第３単位回路１３０における出力端子Ｓ１の電位は、積分回路２００におけるオペアンプＡ１によって基準電位ＶＲＥＦに設定され、第１単位回路１１０における第１ノードＮＤ１の電位は、第１電圧回路１４０におけるオペアンプＯＰによって基準電位ＶＲＥＦに設定されるから、第１単位回路１１０および第３単位回路１３０の各々における第２のＰチャネルトランジスタのドレインの電位を確実に揃えることができる。したがって、第１単位回路１１０および第３単位回路１３０の各々における第２のＰチャネルトランジスタを流れる電流の値を、精度良く揃えることができる。
【００３３】
制御信号Φがローレベルのときは第３単位回路１３０における第２のＮチャネルトランジスタＮ32はオフ状態に設定されるが、当該第２のＮチャネルトランジスタＮ32にはリーク電流が流れる。前述したように、各単位回路における第２のＮチャネルトランジスタの特性は等しいから、第３単位回路１３０における第２のＮチャネルトランジスタＮ32を流れるリーク電流の値は第１単位回路１１０および第２単位回路１２０の各々における第２のＮチャネルトランジスタのリーク電流ICL2に等しい。
【００３４】
第３単位回路１３０における第２のＰチャネルトランジスタＰ32を流れる電流ＩC1＋ＩCL1は、第３単位回路１３０における第２のＮチャネルトランジスタＮ32を流れるリーク電流ＩCL2と出力端子Ｓ１から容量素子Ｃ１へ流れ込む電流との和に等しいから、出力端子Ｓ１から容量素子Ｃ１へ流れ込む電流の値はＩC1＋ＩCL1−ＩCL2となる。これによって容量素子Ｃ１は充電され、図３に示すように、積分回路２００の出力の電位は下降する。
【００３５】
一方、制御信号Φがハイレベルに設定されると、図５に示すように、第３単位回路１３０における第２のＮチャネルトランジスタＮ32はオン状態になる一方、第３単位回路１３０における第１のＰチャネルトランジスタＰ31はオフ状態になる。このとき、第３単位回路１３０における第１のＮチャネルトランジスタＮ31は、そのゲートに供給される第１固定電位Ｖs1に応じた電流を容量素子Ｃ０から流し出そうとする。ここで、前述したように、各単位回路における第１のＮチャネルトランジスタの特性は等しく、これらのゲートは第１固定電位Ｖs1が供給される第１配線１７０に共通に接続されるから、第３単位回路１３０における第１のＮチャネルトランジスタＮ31を流れる電流の値は、第１単位回路１１０における第１のＮチャネルトランジスタＮ11を流れる電流ＩC2＋ICL2に等しい。
なお、前述したように、第３単位回路１３０における出力端子Ｓ１および第１単位回路１１０における第１ノードＮＤ１の各々の電位は基準電位ＶＲＥＦに設定されるから、第１単位回路１１０および第３単位回路１３０の各々における第１のＮチャネルトランジスタのドレインの電位を確実に揃えることができる。したがって、第１単位回路１１０および第３単位回路１３０の各々における第１のＮチャネルトランジスタを流れる電流の値を、精度良く揃えることができる。
【００３６】
制御信号Φがハイレベルのときは第３単位回路１３０における第１のＰチャネルトランジスタＰ31はオフ状態に設定されるが、当該第１のＰチャネルトランジスタＰ31にはリーク電流が流れる。前述したように、各単位回路における第１のＰチャネルトランジスタの特性は等しいから、第３単位回路１３０における第１のＰチャネルトランジスタＰ31を流れるリーク電流の値は、第１単位回路１１０および第２単位回路１２０の各々の第１のＰチャネルトランジスタのリーク電流ICL1の値に等しい。
【００３７】
第３単位回路１３０における第１のＮチャネルトランジスタＮ31を流れる電流ＩC2＋ＩCl2は、第３単位回路１３０における第１のＰチャネルトランジスタＰ31を流れるリーク電流ＩCL1と容量素子Ｃ１から出力端子Ｓ１へ流れ込む電流との和に等しいから、容量素子Ｃ１から出力端子Ｓ１へ流れ込む電流の値はＩC2＋ＩCL2−ＩCL1となる。これによって容量素子Ｃ１は放電され、図３に示すように、積分回路２００の出力の電位は上昇する。
以上のように、出力端子Ｓ１から容量素子Ｃ１に向けて電流を吐き出し、容量素子Ｃ１から出力端子Ｓ１に向けて電流を吸い込むことにより、図３に示すように、積分回路２００の出力の電位が三角波信号として取り出される。
【００３８】
ところで、本実施形態では、第１単位回路１１０における第１ノードＮＤ１と第２単位回路１２０における第２ノードＮＤ２とが第３配線１９０を介して導通するから、上述の式（１）で示される関係が成立する。式（１）を変形すると、以下の式（２）に示される形となる。
ＩC1＋ＩCL1−ＩCL2＝ＩC2＋ＩCL2−ＩCL1  ……(２)
上記式（２）から理解されるように、本実施形態によれば、出力端子Ｓ１から容量素子Ｃ１へ流れ込む電流の値（＝ＩC1＋ＩCL1−ＩCL2）と、容量素子Ｃから出力端子Ｓ１へ流れ込む電流の値（＝ＩC2＋ＩCL2−ＩCL1）とを揃えることができる。したがって、信号発生回路Ｙにて発生する信号に誤差が生じることを抑制できるという利点がある。
【００３９】
＜２．変形例＞
図６は、本発明の変形例に係る信号発生回路Ｚの概略構成を示す図面である。図６においては、第１電圧回路１４０および第２電圧回路１５０の構成が上述の実施形態と異なるものの、それ以外の構成は上述の実施形態と同じである。以下、図６に示す第１電圧回路１４０および第２電圧回路１５０の各々の構成について説明する。
【００４０】
第１電圧回路１４０は、電源線１０１と接地線１０３との間に直列に接続される定電流源１４２、Ｎチャネル型のトランジスタＴｒ３およびＴｒ４とを備える。定電流源１４２は、定電流Ｉｓ２を生成するための手段であり、その入力側は電源線１０１に接続される一方、その出力側はトランジスタＴｒ３のドレインに接続される。
トランジスタＴｒ３は、そのゲートとドレインとが導通しており、ダイオード接続されている。また、トランジスタＴｒ３のソースはトランジスタＴｒ４のドレインに接続される。
トランジスタＴｒ４は、常にオン状態になるようにゲートがバイアスされている。
【００４１】
ここで、トランジスタＴｒ３のゲート（ドレイン）の電位は定電流源１４２を流れる定電流Ｉｓ２の値に応じて定まり、図６に示す態様では、定電流Ｉｓ２の値は、トランジスタＴｒ３のゲートの電位が第１固定電位Ｖs1となるように設定される。トランジスタＴｒ３のゲートは第１配線１７０に接続されるから、当該第１配線１７０には第１固定電位Ｖs1が供給される。
【００４２】
また、第２電圧回路１５０はオペアンプＯＰ’を含み、当該オペアンプＯＰ’は、第３配線１９０の電位が基準電位ＶＲＥＦと等しくなるように第２固定電位Ｖs2を生成し、当該第２固定電位Ｖs2を第２配線１８０へ供給する。オペアンプＯＰ’の正相入力端子には第３配線１９０が接続される一方、逆相入力端子には基準電位ＶＲＥＦが供給される。オペアンプＯＰ’においてはイマジナリショート状態が成立するので、第３配線１９０の電位は基準電位ＶＲＥＦに設定される。また、オペアンプＯＰ’の出力端子は第２配線１８０に接続され、オペアンプＯＰ’にて生成された第２固定電位Ｖs2は第２配線１８０に供給される。
【００４３】
図６に示す態様であっても、上述の実施形態と同様、出力端子Ｓ１から容量素子Ｃ１へ流れ込む電流の値（＝ＩC1＋ＩCL1−ＩCL2）と、容量素子Ｃから出力端子Ｓ１へ流れ込む電流の値（＝ＩC2＋ＩCL2−ＩCL1）とを揃えることができる。したがって、信号発生回路Ｚにて発生する信号に誤差が生じることを抑制できるという利点がある。
【符号の説明】
【００４４】
１０……電流回路、１１……電源線、１３……接地線、２０……第１単位回路、３０……第２単位回路、４０……積分回路、１００……電流回路、１０１……電源線、１０３……接地線、１１０……第１単位回路、１２０……第２単位回路、１３０……第３単位回路、１４０……第１電圧回路、１５０……第２電圧回路、２００……積分回路、Ｐ11，Ｐ21，Ｐ31……第１のＰチャネルトランジスタ、Ｐ12，Ｐ22，Ｐ32……第２のＰチャネルトランジスタ、Ｎ11，Ｎ21，Ｎ31……第１のＮチャネルトランジスタ、Ｎ12，Ｎ22，Ｎ32……第２のＮチャネルトランジスタ、ＮＤ１……第１ノード、ＮＤ２……第２ノード、Ｓ０，Ｓ１……出力端子、Ｘ，Ｙ，Ｚ……信号発生回路。
【図１】
2010226363.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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