(57)【要約】【課題】ドレイン電圧検出方式の補助巻線も要らず、且つマイナス電流検出方式の欠点もない、新たな臨界点検出方式を採用してより高力率化を図った力率改善電源装置を提供する。【解決手段】誤差増幅器１０の出力Vcompを用いて、オン幅Tonをオンタイム生成器１１で作ることで、スイッチング素子Q1のターンオフ・タイミングが分かり、そのタイミングでドライバ回路１２に(スイッチ)OFF信号を入力する。また、入力電圧Visと、出力電圧Vosと、オン幅Tonを用いて、オフ幅Toffをオフタイム生成器１３で作ることで、スイッチング素子Q1のターンオン・タイミング(臨界点)も分かり、そのタイミングでドライバ回路１２に(スイッチ)ON信号を入力する。ドライバ回路１２に入力された(スイッチ)OFF信号および(スイッチ)ON信号に基づき、ドライバ回路１２はスイッチング素子Q1のゲートをオン／オフ制御する。【選択図】図１
2010104218.tif 000002
【特許請求の範囲】
【請求項１】
昇圧型コンバータの力率を改善する力率改善電源装置であって、
スイッチング素子と、
入力電圧の大きさを検出して入力電圧検出信号を出力する入力電圧検出回路と、
出力電圧の大きさを検出して出力電圧検出信号を出力する出力電圧検出回路と、
前記出力電圧検出信号と基準電圧との差を増幅した誤差信号を出力する誤差増幅器と、
前記誤差信号と所定のバイアス電圧との差分に所定の係数を乗算することで決定した前記スイッチング素子のオン時間幅を生成するオン幅生成回路と、
前記入力電圧検出信号，前記誤差信号と所定のバイアス電圧の差分，および前記所定の係数の積を前記出力電圧検出信号と前記入力信号の差分で除して決定したスイッチング素子のオフ時間幅を生成するオフ幅生成回路と、
前記オフ幅生成回路が生成した前記スイッチング素子のオフ時間幅の終了時に前記スイッチング素子がターンオンするタイミング信号を受けるとともに前記オン幅生成回路が生成した前記スイッチング素子のオン時間幅の終了時に前記スイッチング素子がターンオフするタイミング信号を受けてスイッチング素子のオン／オフを制御するスイッチ素子駆動回路と、
を有することを特徴とする力率改善電源装置。
【請求項２】
前記スイッチング素子がターンオンするタイミング信号および前記スイッチング素子がターンオフするタイミング信号を生成するコンデンサと、
該コンデンサを所定の充電電流で前記所定のバイアス電圧から前記誤差信号まで充電することで前記スイッチング素子のオン時間幅を決めるコンデンサ充電回路と、
該コンデンサを所定の放電電流で前記誤差信号から前記所定のバイアス電圧まで放電することで前記スイッチング素子のオフ時間幅を決めるコンデンサ放電回路と、
を有することを特徴とする請求項１に記載の力率改善電源装置。
【請求項３】
前記コンデンサ充電回路は、前記所定の充電電流を制御する定電流源と、該定電流源を前記コンデンサの充電路に投入する第１のスイッチ回路とを備え、
前記コンデンサ放電回路は、前記所定の放電電流を制御する電流源と、該電流源を前記コンデンサの放電路に投入する第２のスイッチ回路とを備え、
前記所定の充電電流は、前記定電流源により固定値に設定され、前記電流源は前記所定の放電電流の値を
所定の放電電流＝所定の充電電流×（出力電圧検出信号−入力電圧検出信号）／入力電圧検出信号
とすることを特徴とする請求項２に記載の力率改善電源装置。
【請求項４】
前記所定の係数を、
前記コンデンサの容量値と、前記コンデンサを前記所定のバイアス電圧から前記誤差信号まで充電する際に用いる所定の充電電流との比率によって定めることを特徴とする請求項２に記載の力率改善電源装置。
【請求項５】
前記コンデンサの両端電圧と前記誤差信号とを比較する第１の比較回路と、
前記コンデンサの両端電圧と前記所定のバイアス信号とを比較する第２の比較回路と、
を備え、
前記コンデンサの両端電圧が前記誤差信号を超えたことを検出したとき、前記第１の比較回路が前記ターンオフのタイミング信号を出力し、
前記コンデンサの両端電圧が前記バイアス信号以下になったことを検出したとき、前記第２の比較回路が前記ターンオンのタイミング信号を出力する、
ことを特徴とする請求項２に記載の力率改善電源装置。
【請求項６】
前記第２の比較回路の出力側に遅延回路を付加し、前記第２の比較回路から出力される前記ターンオンのタイミング信号を所定時間だけ遅延させて前記ターンオンのタイミングを遅らせることを特徴とする請求項５に記載の力率改善電源装置。
【請求項７】
前記スイッチング素子がターンオンするタイミング信号および前記スイッチング素子がターンオフするタイミング信号を生成するコンデンサと、
該コンデンサを所定の放電電流で前記所定のバイアス電圧から前記誤差信号まで放電することで前記スイッチング素子のオン時間幅を決めるコンデンサ放電回路と、
該コンデンサを所定の充電電流で前記誤差信号から前記所定のバイアス電圧まで充電することで前記スイッチング素子のオフ時間幅を決めるコンデンサ充電回路と、
を有することを特徴とする請求項１に記載の力率改善電源装置。
【請求項８】
前記コンデンサ放電回路は、前記所定の放電電流を制御する定電流源と、該定電流源を前記コンデンサの放電路に投入する第１のスイッチ回路とを備え、
前記コンデンサ充電回路は、前記所定の充電電流を制御する電流源と、該電流源を前記コンデンサの充電路に投入する第２のスイッチ回路とを備え、
前記所定の放電電流は、前記定電流源により固定値に設定され、前記電流源は前記所定の充電電流の値を
所定の充電電流＝所定の放電電流×（出力電圧検出信号−入力電圧検出信号）／入力電圧検出信号
とすることを特徴とする請求項７に記載の力率改善電源装置。
【請求項９】
前記所定の係数を、
前記コンデンサの容量値と、前記コンデンサを前記所定のバイアス電圧から前記誤差信号まで放電する際に用いる所定の放電電流との比率によって定めることを特徴とする請求項７に記載の力率改善電源装置。
【請求項１０】
前記コンデンサの両端電圧と前記誤差信号とを比較する第１の比較回路と、
前記コンデンサの両端電圧と前記所定のバイアス信号とを比較する第２の比較回路と、
を備え、
前記コンデンサの両端電圧が前記誤差信号以下になったことを検出したとき、前記第１の比較回路が前記ターンオフのタイミング信号を出力し、
前記コンデンサの両端電圧が前記バイアス信号を超えたことを検出したとき、前記第２の比較回路が前記ターンオンのタイミング信号を出力する、
ことを特徴とする請求項７に記載の力率改善電源装置。
【請求項１１】
前記第２の比較回路の出力側に遅延回路を付加し、前記第２の比較回路から出力される前記ターンオンのタイミング信号を所定時間だけ遅延させて前記ターンオンのタイミングを遅らせることを特徴とする請求項１０に記載の力率改善電源装置。
【請求項１２】
力率改善電源装置に用いられる制御回路であって、
前記力率改善電源装置への入力電圧の大きさを示す入力電圧検出信号および前記力率改善電源装置の出力電圧の大きさを示す出力電圧検出信号を入力とし、
前記出力電圧検出信号と基準電圧との差を増幅した誤差信号を出力する誤差増幅器と、
前記誤差信号と所定のバイアス電圧との差分に所定の係数を乗算することで決定した前記スイッチング素子のオン時間幅を生成するオン幅生成回路と、
前記入力電圧検出信号，前記誤差信号と所定のバイアス電圧の差分，および前記所定の係数の積を前記出力電圧検出信号と前記入力信号の差分で除して決定したスイッチング素子のオフ時間幅を生成するオフ幅生成回路と、
前記オフ幅生成回路が生成した前記スイッチング素子のオフ時間幅の終了時に前記スイッチング素子がターンオンするタイミング信号を受けるとともに前記オン幅生成回路が生成した前記スイッチング素子のオン時間幅の終了時に前記スイッチング素子がターンオフするタイミング信号を受けてスイッチング素子のオン／オフを制御するスイッチ素子駆動回路と、
を有することを特徴とする制御回路。
【請求項１３】
前記入力電圧検出信号または前記出力電圧検出信号を検出する際に、検出すべき電圧とグランドとの間に２つの抵抗を直列接続し、該抵抗の直列接続点から検出すべき電圧を得るよう構成した電圧検出回路を備えることを特徴とする請求項１２に記載の制御回路。
【請求項１４】
スイッチング素子のオン／オフの時間幅を制御して力率改善電源装置の力率を改善するための制御方法であって、
前記力率改善電源装置への入力電圧の大きさを示す入力電圧検出信号および前記力率改善電源装置の出力電圧の大きさを示す出力電圧検出信号を入力として取得する過程と、
前記出力電圧検出信号と基準電圧との差を増幅した誤差信号を出力する過程と、
前記誤差信号と所定のバイアス電圧との差分に所定の係数を乗算することで決定した前記スイッチング素子のオン時間幅を生成する過程と、
前記入力電圧検出信号，前記誤差信号と所定のバイアス電圧の差分，および前記所定の係数の積を前記出力電圧検出信号と前記入力信号の差分で除して決定したスイッチング素子のオフ時間幅を生成する過程と、
前記生成した前記スイッチング素子のオフ時間幅の終了時に前記スイッチング素子がターンオンするタイミング信号を受けるとともに前記生成した前記スイッチング素子のオン時間幅の終了時に前記スイッチング素子がターンオフするタイミング信号を受けてスイッチング素子のオン／オフを制御する過程と、
を含むことを特徴とする力率改善電源装置の力率を改善するための制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善（PFC：Power Factor Correction）電源装置、該電源装置に用いられる制御回路および制御方法に関し、特に、交流電源を入力として高力率で直流出力に変換するスイッチング電源装置に関するものである。
【背景技術】
【０００２】
周知のように交流電力には、有効電力・無効電力・皮相電力があり、AC／DC変換の際に変換できる電力は有効電力のみである。したがって、力率(Power Factor)が大きい程(100%に近い程)、より沢山の電力をDCに変換することができる。そのためスイッチング電源装置を設計する場合にはPFC(Power Factor Correction)を心掛けるのが普通である。
【０００３】
図１１は、一般的なPFCコンバータの構成を示す図であり、昇圧回路を用いて、入力電圧と比例する入力電流を作りながら、安定な出力電圧を制御するPFC昇圧型コンバータの構成を示すものである。図１１の昇圧型コンバータにおいて、Vacは交流電源、ViはVacをフィルタでノイズカットした後に全波整流して得た入力電圧、L1はインダクタ、Q1はスイッチング素子、D1は逆流阻止ダイオード、Voは出力電圧、Rloadは負荷、C1は入力側の平滑コンデンサ、C2は電解コンデンサで構成された出力コンデンサである。この場合、スイッチング素子Q1を制御する制御方式としては、インダクタL1に流れる電流により、(電流)不連続方式、(電流)連続方式、臨界方式に分けられる。ここで、臨界方式は(電流)不連続方式と(電流)連続方式の境界に位置する方式であり、スイッチング素子Q1をオフからオンに切り換えるタイミングを、インダクタL1に流れる電流がゼロとなった瞬間とする方式である。
【０００４】
臨界方式は、(電流)連続方式と比べると、インダクタL1のピーク電流は高いが、ダイオードD1の逆回復電流がないという特徴があり、高調波に関する規格によりPFCの適用が義務付けられている入力電力が75Ｗを超える電源のうち、75W〜350Wのような小電力電源に良く使われている。
【０００５】
臨界PFCを実現する制御方法に関し、臨界点（インダクタの放電が完了する、すなわちインダクタ電流がゼロとなるタイミング）の検出に従来から二つの方法があることが知られている。一つは補助巻線を用いてドレイン電圧を検出する方式(ドレイン電圧検出方式)で、もう一つは抵抗を用いてマイナス電流を検出する方式(マイナス電流検出方式)である。
【０００６】
図１２に示す従来のドレイン電圧検出方式を備える臨界PFCコンバータ２は、補助巻線L2から得られる電圧を監視してゼロ電流を検出するとともにゼロ電流を検出したことをオンタイム生成器６に通知し、さらにゼロ電流の検出タイミングで(スイッチ)ON信号を生成してドライブ回路７に入力するゼロ電流検出回路４と、出力電圧Voを抵抗R11,R12で分圧した電圧と基準電圧Vrefとの差を増幅して誤差信号Compを出力する誤差増幅器５と、ゼロ電流検出回路４のゼロ電流検出信号と誤差増幅器５の誤差信号Compとからオン幅(スイッチング素子Q１がオンしている時間幅)を生成し、そのオン幅からターンオフ・タイミングを生成して、そのタイミングで(スイッチ)OFF信号を出力するオンタイム生成器６を備えている。ゼロ電流検出回路４から出力される(スイッチ)ON信号およびオンタイム生成器６から出力される(スイッチ)OFF信号をドライブ回路７に入力し、ドライブ回路７はスイッチング素子Q1のゲートを(スイッチ)ON信号および(スイッチ)OFF信号に基づいて制御して臨界制御動作を実現する。なお図１２に示す回路構成では、入力電圧Viの前段に位置する図１１に示すような前段の構成は図示省略されている。このような、補助巻線を使ってゼ
ロクロスを検出する電源回路の例として、特許文献１および２を挙げることができる。
【０００７】
一方、図１３に示す従来のマイナス電流検出方式を備える臨界PFCコンバータ３は、電流検出抵抗R13を設けてインダクタL1に流れるマイナス電流を検知しそれに基づいてゼロ電流を検出するゼロ電流検出回路４’を備えている。それ以外の構成は図１２に示した構成と同じであるので説明を省略する。このような、電流検出抵抗を使ってゼロクロスを検出する電源回路の例として特許文献３を挙げることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２９６１５８号公報
【特許文献２】特開２００２−１７６７６８号公報
【特許文献３】特開２０００−３２４８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した図１２に示すドレイン電圧検出方式を備える従来の回路構成では、補助巻線L2が必要になるため、インダクタL1,L2の構成が複雑になり、さらに補助巻線L2のショート保護も必要であり、PFCコンバータのコストダウンと低背化を妨げている。
【００１０】
また図１３に示すマイナス電流検出方式を備える従来の回路構成では、図１２に示す回路構成のような補助巻線は必要ないが、以下に示すような問題点が指摘されている。
（１）入力電圧の高いところで、連続動作になる。
（２）マイナス電流検出レベルが小さくて、電流ループからのノイズに敏感なため、誤動作しやすい。
（３）マイナス電流検出抵抗による消費電力が大きい。
（４）臨界インターリーブの実現が困難である。
【００１１】
上記４つ問題点(１)〜(４)のうち、問題点(１)と問題点(４)について具体的に説明する。
まず、問題点(１)のメカニズムを説明する。説明に供するために図１４にタイミングチャートを示す。マイナス電流検出方式では、マイナスの電流IRを検出することから、図１４に示すように電流IRがスレッシュ電流値Ith以下になったら、臨界点として検出することになる。しかし、スレッシュ電流値Ithは小さいが、ゼロではないから、真の臨界点でターンオンするためには、さらに遅延時間Tdが必要である。遅延時間Tdは、入力電圧Vi、出力電圧Vo、インダクタンスの値などに依存する。特に、遅延時間Tdと入力電圧Viの関係を図示すると図１５のようになる。図１５に示すように遅延時間は入力電圧Viが大きいほどＪカーブに沿って上がるため、例えば、臨界PFCコンバータ（の設計）において遅延時間Tdを図１５に示すTd1に設定すると、入力電圧Viが出力電圧Voの半分より高くなると遅延時間が足りなくなり、このため真の臨界点でターンオンできなくなり連続動作になってしまう。これを更に説明すると、昇圧型コンバータでは、出力電圧Voが入力電圧Viよりも高いという関係にあり、インダクタのインダクタンスをLとすると、インダクタ電流が減少するときは、(Vo-Vi)/Lの傾きで減少することが知られているので、入力電圧Viが大きいほど図１４に示されているようにTdが大きくなり、入力電圧Viが出力電圧Voの半分より高くなると、真の臨界点でターンオンするための遅延時間が足りなくなり、臨界動作を維持できなくて連続動作になってしまう。
【００１２】
次に、問題点(４)について従来のマイナス電流検出方式を二相臨界インターリーブに適用した構成例で説明する。図１６に示すように、マイナス電流検出抵抗Rに流れる電流はそれぞれのインダクタLA,LBに流れる電流IA,IBの和IR(=IA+IB)になる。そして、図１７の
タイミングチャートに示すように、二相(０°,１８０°)臨界インターリーブの電流IRは連続になっているため、電流検出抵抗Rで臨界点の検出はできなくなる。
【００１３】
このような状況から、PFCコンバータに適用する臨界点検出方式として、ドレイン電圧検出方式ではなく、且つマイナス電流検出方式の欠点を避ける新たな臨界点検出方式が求められている。
【００１４】
そこで本発明は、ドレイン電圧検出方式の補助巻線も要らず、且つマイナス電流検出方式の欠点もない、新たな臨界点検出方式を採用してより高力率化を図った力率改善電源装置、該電源装置に用いられる制御回路および制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、昇圧型コンバータの力率を改善する力率改善電源装置であって、
スイッチング素子と、
入力電圧の大きさを検出して入力電圧検出信号を出力する入力電圧検出回路と、
出力電圧の大きさを検出して出力電圧検出信号を出力する出力電圧検出回路と、
前記出力電圧検出信号と基準電圧との差を増幅した誤差信号を出力する誤差増幅器と、
前記誤差信号と所定のバイアス電圧との差分に所定の係数を乗算することで決定した前記スイッチング素子のオン時間幅を生成するオン幅生成回路と、
前記入力電圧検出信号，前記誤差信号と所定のバイアス電圧の差分，および前記所定の係数の積を前記出力電圧検出信号と前記入力信号の差分で除して決定したスイッチング素子のオフ時間幅を生成するオフ幅生成回路と、
前記オフ幅生成回路が生成した前記スイッチング素子のオフ時間幅の終了時に前記スイッチング素子がターンオンするタイミング信号を受けるとともに前記オン幅生成回路が生成した前記スイッチング素子のオン時間幅の終了時に前記スイッチング素子がターンオフするタイミング信号を受けてスイッチング素子のオン／オフを制御するスイッチ素子駆動回路と、
を有することを特徴とするものである。
【００１６】
また本発明は、前記昇圧型コンバータの力率を改善する力率改善電源装置において、前記スイッチング素子がターンオンするタイミング信号および前記スイッチング素子がターンオフするタイミング信号を生成するコンデンサと、
該コンデンサを所定の充電電流で前記所定のバイアス電圧から前記誤差信号まで充電することで前記スイッチング素子のオン時間幅を決めるコンデンサ充電回路と、
該コンデンサを所定の放電電流で前記誤差信号から前記所定のバイアス電圧まで放電することで前記スイッチング素子のオフ時間幅を決めるコンデンサ放電回路と、
を有することを特徴とするものである。
【００１７】
また本発明は、前記昇圧型コンバータの力率を改善する力率改善電源装置において、さらに、前記コンデンサ充電回路は、前記所定の充電電流を制御する定電流源と、該定電流源を前記コンデンサの充電路に投入する第１のスイッチ回路とを備え、
前記コンデンサ放電手段は、前記所定の放電電流を制御する電流源と、該電流源を前記コンデンサの放電路に投入する第２のスイッチ回路とを備え、
前記所定の充電電流は、前記定電流源により固定値に設定され、前記電流源は前記所定の放電電流の値を
所定の放電電流＝所定の充電電流×（出力電圧検出信号−入力電圧検出信号）／入力電圧検出信号
に基づいて制御することを特徴とするものである。
【００１８】
また本発明は、前記所定の係数を、
前記コンデンサの容量値と、前記コンデンサを前記所定のバイアス電圧から前記誤差信号まで充電する際に用いる所定の充電電流との比率によって定めることを特徴とするものである。
【００１９】
また本発明は、前記昇圧型コンバータの力率を改善する力率改善電源装置において、前記コンデンサの両端電圧と前記誤差信号とを比較する第１の比較回路と、
前記コンデンサの両端電圧と前記所定のバイアス信号とを比較する第２の比較回路と、
を備え、
前記コンデンサの両端電圧が前記誤差信号を超えたことを検出したとき、前記第１の比較回路が前記ターンオフのタイミング信号を出力し、
前記コンデンサの両端電圧が前記バイアス信号以下になったことを検出したとき、前記第２の比較回路が前記ターンオンのタイミング信号を出力する、
ことを特徴とするものである。
【００２０】
また本発明は、前記昇圧型コンバータの力率を改善する力率改善電源装置において、さらに、前記第２の比較回路の出力側に遅延回路を付加し、前記第２の比較回路から出力される前記ターンオンのタイミング信号を所定時間だけ遅延させて前記ターンオンのタイミングを遅らせることを特徴とするものである。
【００２１】
また本発明は、前記スイッチング素子がターンオンするタイミング信号および前記スイッチング素子がターンオフするタイミング信号を生成するコンデンサと、
該コンデンサを所定の放電電流で前記所定のバイアス電圧から前記誤差信号まで放電することで前記スイッチング素子のオン時間幅を決めるコンデンサ放電回路と、
該コンデンサを所定の充電電流で前記誤差信号から前記所定のバイアス電圧まで充電することで前記スイッチング素子のオフ時間幅を決めるコンデンサ充電回路と、
を有することを特徴とするものである。
【００２２】
また本発明の前記コンデンサ放電回路は、前記所定の放電電流を制御する定電流源と、該定電流源を前記コンデンサの放電路に投入する第１のスイッチ回路とを備え、
前記コンデンサ充電回路は、前記所定の充電電流を制御する電流源と、該電流源を前記コンデンサの充電路に投入する第２のスイッチ回路とを備え、
前記所定の放電電流は、前記定電流源により固定値に設定され、前記電流源は前記所定の充電電流の値を
所定の充電電流＝所定の放電電流×（出力電圧検出信号−入力電圧検出信号）／入力電圧検出信号
とすることを特徴とするものである。
【００２３】
また本発明は、前記所定の係数を、
前記コンデンサの容量値と、前記コンデンサを前記所定のバイアス電圧から前記誤差信号まで放電する際に用いる所定の放電電流との比率によって定めることを特徴とするものである。
【００２４】
また本発明は、前記コンデンサの両端電圧と前記誤差信号とを比較する第１の比較回路と、
前記コンデンサの両端電圧と前記所定のバイアス信号とを比較する第２の比較回路と、
を備え、
前記コンデンサの両端電圧が前記誤差信号以下になったことを検出したとき、前記第１の比較回路が前記ターンオフのタイミング信号を出力し、
前記コンデンサの両端電圧が前記バイアス信号を超えたことを検出したとき、前記第２の比較回路が前記ターンオンのタイミング信号を出力する、
ことを特徴とするものである。
【００２５】
また本発明は、前記第２の比較回路の出力側に遅延回路を付加し、前記第２の比較回路から出力される前記ターンオンのタイミング信号を所定時間だけ遅延させて前記ターンオンのタイミングを遅らせることを特徴するものである。
【００２６】
また本発明は、力率改善電源装置に用いられる制御回路であって、
前記力率改善電源装置への入力電圧の大きさを示す入力電圧検出信号および前記力率改善電源装置の出力電圧の大きさを示す出力電圧検出信号を入力とし、
前記出力電圧検出信号と基準電圧との差を増幅した誤差信号を出力する誤差増幅器と、
前記誤差信号と所定のバイアス電圧との差分に所定の係数を乗算することで決定した前記スイッチング素子のオン時間幅を生成するオン幅生成回路と、
前記入力電圧検出信号，前記誤差信号と所定のバイアス電圧の差分，および前記所定の係数の積を前記出力電圧検出信号と前記入力信号の差分で除して決定したスイッチング素子のオフ時間幅を生成するオフ幅生成回路と、
前記オフ幅生成回路が生成した前記スイッチング素子のオフ時間幅の終了時に前記スイッチング素子がターンオンするタイミング信号を受けるとともに前記オン幅生成回路が生成した前記スイッチング素子のオン時間幅の終了時に前記スイッチング素子がターンオフするタイミング信号を受けてスイッチング素子のオン／オフを制御するスイッチ素子駆動回路と、
を有することを特徴とするものである。
【００２７】
また本発明は、前記入力電圧検出信号または前記出力電圧検出信号を検出する際に、検出すべき電圧とグランドとの間に２つの抵抗を直列接続し、該抵抗の直列接続点から検出すべき電圧を得るよう構成した電圧検出回路を備えることを特徴とするものである。
【００２８】
また本発明は、スイッチング素子のオン／オフの時間幅を制御して力率改善電源装置の力率を改善するための制御方法であって、
前記力率改善電源装置への入力電圧の大きさを示す入力電圧検出信号および前記力率改善電源装置の出力電圧の大きさを示す出力電圧検出信号を入力として取得する過程と、
前記出力電圧検出信号と基準電圧との差を増幅した誤差信号を出力する過程と、
前記誤差信号と所定のバイアス電圧との差分に所定の係数を乗算することで決定した前記スイッチング素子のオン時間幅を生成する過程と、
前記入力電圧検出信号，前記誤差信号と所定のバイアス電圧の差分，および前記所定の係数の積を前記出力電圧検出信号と前記入力信号の差分で除して決定したスイッチング素子のオフ時間幅を生成する過程と、
前記生成した前記スイッチング素子のオフ時間幅の終了時に前記スイッチング素子がターンオンするタイミング信号を受けるとともに前記生成した前記スイッチング素子のオン時間幅の終了時に前記スイッチング素子がターンオフするタイミング信号を受けてスイッチング素子のオン／オフを制御する過程と、
を含むことを特徴とするものである。
【発明の効果】
【００２９】
本発明によれば、ドレイン電圧検出方式の補助巻線を必要としない臨界PFCコンバータを実現できるため、インダクタをシンプル化できるとともに、補助巻線のショートによる不具合を考慮する必要もない。さらに、マイナス電流検出方式の欠点もないため、連続動作にならない、ノイズによる誤動作もない、電力効率も高くなるなどの効果を得ることができる。さらに補助巻線の要らない臨界インターリーブの設計も可能になる。
【００３０】
また本発明によれば、オン遅延の挿入によって、演算誤差が累積してゼロ電流スイッチ
ングを妨げる危険性を排除できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る臨界PFCコンバータにおけるスイッチング制御動作の概念を示す図である。
【図２】図１に示した本発明の実施形態に係る臨界PFCコンバータを具現化するための臨界PFC回路の実施例を示す図である。
【図３】図２に示した臨界PFC回路で用いる制御ICの回路構成を示す図である。
【図４】図３に示した制御ICの回路動作を説明するためのタイミングチャートである。
【図５】図３の回路においてオン遅延を挿入した制御ICの回路構成を示す図である。
【図６】図５に示した制御ICの回路動作を説明するためのタイミングチャートである。
【図７】図２に示した臨界PFC回路で用いる制御ICの回路構成の別例を示す図である。
【図８】図７に示した制御ICの回路動作を説明するためのタイミングチャートである。
【図９】図７の回路においてさらにオン遅延を挿入した制御ICの回路構成を示す図である。
【図１０】図９に示した制御ICの回路動作を説明するためのタイミングチャートである。
【図１１】一般的なPFCコンバータの構成を示す図である。
【図１２】従来のドレイン電圧検出方式を備える臨界PFCコンバータの構成を示す図である。
【図１３】従来のマイナス電流検出方式を備える臨界PFCコンバータの構成を示す図である。
【図１４】図１３の動作を説明するためのタイミングチャートである。
【図１５】図１４に示した遅延時間Tdと入力電圧Viの関係を示す図である。
【図１６】従来のマイナス電流検出方式を二相臨界インターリーブに適用した場合の構成例を示す図である。
【図１７】図１６の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態について、詳細に説明する。
本発明に係る臨界PFCコンバータの基本概念は、臨界PFCコンバータの臨界点、すなわちスイッチング素子のターンオン・タイミングを、スイッチング素子のオン幅、入力電圧及び出力電圧のそれぞれの値にもとに所定の演算を施して決めることにある。以下、この基本概念をさらに詳しく説明する。
【００３３】
上述した従来の臨界PFCコンバータについて考察すると、入力電圧Viの周波数と出力電圧Voのリップル周波数はそれぞれ、せいぜい50Hz〜60Hzと100Hz〜120Hzである。また、スイッチングの周波数は100kHz前後が用いられることが多い。このことからスイッチング周波数は入力電圧Viと出力電圧Voのリップル周波数の約1000倍になるため、スイッチングの一周期において、入力電圧Viと出力電圧Voは一定と見なすことができる。スイッチングの一周期において入力電圧Viが一定と見なし得るならば、スイッチングの一周期におけるインダクタの充電電流ΔIonは、以下の式（１）のように表せる。
【００３４】
【数１】
2010104218.tif 000003
【００３５】
ただし、Tonはスイッチング素子のオン幅である。また、上述したように、Lはインダクタのインダクタンスである。そして、出力電圧Voも一定と見なし得るならば、スイッチングの一周期におけるインダクタの放電電流ΔIoffは、以下の式（２）のように表せる。
【００３６】
【数２】
2010104218.tif 000004
【００３７】
ただし、Toffはスイッチング素子のオフ幅である。上述したように、昇圧型コンバータでは、出力電圧Voが入力電圧Viよりも高いという関係にあり、インダクタ電流が減少するときは、(Vo-Vi)/Lの傾きで減少することが知られている。
【００３８】
臨界動作においては、インダクタの充電電流と放電電流は同じになるため、上記式(１)，(２)より、スイッチング素子のオフ幅とオン幅の関係は、式（３）のように表せる。
【００３９】
【数３】
2010104218.tif 000005
【００４０】
上記式（３）から、スイッチング素子のオン幅Tonと入力電圧Viと出力電圧Voが分れば、スイッチング素子のオフ幅Toffを求めることができる。スイッチング素子のオフ幅Toffが分かれば臨界点を検出し、検出した臨界点でスイッチング素子のターンオンを行うことで臨界動作を実現することができる。
【００４１】
図１は、本発明の実施形態に係る臨界PFCコンバータ１におけるスイッチング制御動作の概念を示す図である。スイッチング素子のオン幅Tonは、スイッチング素子をPWM（Pulse Width Modulation）でスイッチング制御する場合には、誤差増幅器１０の出力である誤差信号Compの値（電圧）Vcomp（以下、COMP電圧Vcompと記す。）に比例するものになるとみなせるので、これを基本としてスイッチング素子のオン幅Tonを定めると、スイッチング素子のオン幅Tonは、式（４）のように表せる。図１において、抵抗R1とR2は入力電圧Viを分圧して入力電圧検出信号Visを生成し、抵抗R3とR4は出力電圧Voを分圧して出力電圧検出信号Vosを生成する。抵抗R1,R2やR3,R4を省略して、入力電圧Viをそのまま入力電圧検出信号Visとしたり、出力電圧Voをそのまま出力電圧検出信号Vosとしたりしてもよい。なお、誤差増幅器１０の出力であるCOMP電圧Vcompは、出力電圧Voの検出電圧である出力電圧検出信号Vosと基準電圧Vrefとの差を増幅した信号である。
【００４２】
【数４】
2010104218.tif 000006
【００４３】
式（４）で、k、Vbias は定数である。なお、Vbiasは、正の値のみならず、負またはゼロの値をとってもよい。上記式(４)を上記式(３)に代入することにより臨界動作になるスイッチング素子のオフ幅Toffは、以下の式（５）のように表せる。
【００４４】
【数５】
2010104218.tif 000007
【００４５】
以上の考察において、上記式(４)より、誤差増幅器１０の出力であるCOMP電圧Vcompを用いて、オン幅Tonをオンタイム生成器１１で作ることで、スイッチング素子Q1のターンオフ・タイミング（オン幅Tonの終了タイミング）が分かり、そのターンオフ・タイミングでドライバ回路１２に(スイッチ)OFF信号を入力する。また、上記式(５)より、入力電圧検出信号Visと、出力電圧Voの検出電圧である出力電圧検出信号Vosと、オンタイム生成器１１により生成されるスイッチング素子のオン幅Tonを用いて、オフ幅Toffをオフタイム生成器１３で作ることで、スイッチング素子Q1のターンオン・タイミング(臨界点、オフ幅Toffの終了タイミング)も分かり、そのターンオン・タイミングでドライバ回路１２に(スイッチ)ON信号を入力する。ドライバ回路１２に入力された(スイッチ)OFF信号および(スイッチ)ON信号に基づいて、ドライバ回路１２がスイッチング素子Q1をオン／オフ制御することで臨界高力率（PFC）のスイッチング電源装置、すなわち力率改善電源装置を実現することができる。
【００４６】
図２は、図１に示した本発明の実施形態に係る臨界PFCコンバータ１を具現化するための臨界PFC回路の実施例を示す図である。図２の臨界PFC回路の実施例において、Visは図１でも説明したように、入力電圧Viの検出電圧で、抵抗R1とR2の分圧により、以下の式（６）のように表せる。
【００４７】
【数６】
2010104218.tif 000008
【００４８】
ここで、Miは、抵抗R1とR2の分圧比で決まる定数である。なお、上記のように入力電圧Viをそのまま入力電圧検出信号Visとする場合は、Mi=1となる。また、Vosは図１でも説明したように、出力電圧Voの検出電圧で、抵抗R3とR4の分圧により、以下の式（７）のように表せる。
【００４９】
【数７】
2010104218.tif 000009
【００５０】
ここで、Moは、抵抗R3とR4の分圧比で決まる定数である。なお、上記のように出力電圧Voをそのまま出力電圧検出信号Vosとする場合は、Mo=1となる。そして、スイッチング素子のオフ幅Toffの演算式を、上記式(５)にならって式(８) とする。
【００５１】
【数８】
2010104218.tif 000010
【００５２】
さらに上記式(６)，(７)を式(８)に代入して、スイッチング素子のオフ幅Toffを以下の式(９)のように表すことができる。
【００５３】
【数９】
2010104218.tif 000011
【００５４】
上記式(９)と式(５)を比べると、MoがMiより大きくなる場合は、スイッチング素子のオフ幅Toffは臨界動作になるのに必要なオフ幅より小さくなるため、連続動作となる。従って、連続動作にならないようにするには、MoはMiと同じかまたは僅かに小さく設定することが必要である。
【００５５】
なお、図２の臨界PFC回路の実施例において、C3、C4、R5は位相補償用の回路素子で、Cはコンデンサ、Rは抵抗を表すものである。また制御IC２０は、図１に示したオンタイム生成器１１、ドライブ回路１２およびオフタイム生成器１３の回路をIC(Integrated Circuit)技術で集積化して実現していることを表している。また、説明のために誤差増幅器１０を制御IC２０の外部に示したが、実際は誤差増幅器１０も制御IC２０の内部に設けられる。なお、図１，２において、スイッチング素子Q1はひとつの素子として示されているが、複数のスイッチング素子を並列に接続したものでもよい。
【００５６】
図３は、図２に示した臨界PFC回路で用いる制御ICの回路構成を示す図である。そして図４は図３に示した制御ICの回路動作を説明するためのタイミングチャートである。図３に示すように、コンデンサC8の充放電によって得られる電圧VC8を第１のコンパレータ３１に入力してCOMP電圧Vcompと比較し、第１のコンパレータ３１の比較結果をRSフリップフロップ３３のリセット端子Ｒに加える。一方、コンデンサC8の充放電によって得られる電圧VC8を第２のコンパレータ３２に入力してバイアス電圧Vbiasと比較し、第２のコンパレータ３２の比較結果をRSフリップフロップ３３のセット端子Ｓに加える。そしてRSフリップフロップ３３のＱ出力をOut端子に出力信号Voutとして出力し、これを図２に示すスイッチング素子Q1のゲートに加えてスイッチング素子Q1を制御する。またRSフリップフロップ３３のQバー出力（Ｑ出力の反転出力）を、反転回路(インバータ)３５を介してスイッチS1の制御部(図示せず)に加えてスイッチS1のオン/オフを制御するとともにスイッチS2の制御部(図示せず)に加えてスイッチS2のオン/オフを制御する。なお、図４のタイミングチャートに示されるVdsは図２に示すスイッチング素子Q1のドレイン-ソース間の電圧である。
【００５７】
図４において、出力信号Voutの立ち上がりエッジから次の立ち上がりエッジまでが１つのスイッチング周期であり、図４には４つのスイッチング周期が示されている。これら４つのスイッチング周期では、COMP電圧Vcompが低い場合と高い場合、および入力電圧Viが低い場合と高い場合を組み合わせた４種類の状態におけるスイッチング動作を示している。なお、図４ではこの４種類の状態が連続的に現れるかのように示しているが、これはあくまでも説明のためであり、実際はこのようにVcomp，Viが変化するわけではない。図４の第１，２スイッチング周期と第３，４スイッチング周期を比較すれば分かるように、COMP電圧Vcompが高いとオン幅Tonが長くなる。また、第１，３スイッチング周期と第２，４スイッチング周期を比較すれば分かるように、入力電圧Viが高いと電圧VC8が減少するときの傾きが小さくなる。なお、以上の説明は、後述の図６についても同様に適用される。
【００５８】
また、コンデンサC8の充電電流Icは固定で、固定した電流が電流源(定電流源)から流れるように制御され、放電電流Idは、IcとVisとVosとを用いて以下の式(１０)に示す演算を行う演算器３４の演算により決められた電流が電流源から流れるように制御される。すなわち、放電電流Idを定める電流源は、一種のトランスコンダクタンスアンプで構成される。なお、コンデンサC8の充電電流Ic及び放電電流Idは、RSフリップフロップ３３のQバー
出力の論理レベルによってオン/オフするスイッチS1/S2によって充電路又は放電路に投入される。またコンデンサC8は制御IC２０内にIC技術により具現されるため、予め決められた容量値（例えば10pF）に設定することができる。
【００５９】
【数１０】
2010104218.tif 000012
【００６０】
次に、コンデンサC8の電圧VC8がVbiasからVcompまで充電（この充電時間が図１に示したオンタイム生成器１１が生成するオン幅Tonに相当する）する場合において、スイッチング素子のオン幅は、以下の式(１１)のように表せる。
【００６１】
【数１１】
2010104218.tif 000013
【００６２】
ここで、コンデンサC8の容量値も同じC8で表している。上述したようにまた、コンデンサC8の電圧VC8がVcompからVbiasまで放電（この放電時間が図１に示したオフタイム生成器１３が生成するオフ幅Toffに相当する）する場合において、スイッチング素子のオフ幅は、以下の式(１２)のように表せる。
【００６３】
【数１２】
2010104218.tif 000014
【００６４】
したがって、式(１２)は式(８)と同じ形になり、式(８)の定数kは以下の式(１３)のように表せる。
【００６５】
【数１３】
2010104218.tif 000015
【００６６】
このように本発明の臨界PFCコンバータは、制御IC回路内に、演算器、コンパレータ、コンデンサ、電流源、電圧源、コンデンサの充放電回路などを設け、さらにコンデンサの充放電によって得られる電圧をコンパレータで所定の値と比較演算し、かつ演算器により所定の放電電流となるような演算を施すことによってターンオフ・タイミングおよびターンオン・タイミングを決めている。そして、ターンオフ・タイミングおよびターンオン・タイミングに基づいて(スイッチ)OFF信号および(スイッチ)ON信号を制御IC回路のOut端子からスイッチング素子Q1のゲートに入力してスイッチング素子Q1を制御することで、高力率（PFC）のスイッチング電源装置、すなわち力率改善電源装置を実現している。
【００６７】
図５は、図３の回路においてさらにオン遅延を挿入した制御ICの回路構成を示す図である。ここで、「オン遅延」とは、ターンオン・タイミングを遅延させることを指し、これを略称したものである（以下、同じ）。そして図６は図５に示した制御ICの回路動作を説明するためのタイミングチャートである。図３の制御ICの回路構成では、演算だけでターンオフ・タイミングおよびターンオン・タイミングを決めているため、演算誤差が累積し
た場合には、臨界動作を実現するゼロ電流スイッチングから外れてしまう可能性がある。そのため、図５に示した制御ICの回路構成では、演算誤差の累積の危険性を排除するためにオン遅延を施す遅延回路を導入して演算誤差が累積しないよう構成したものである。
【００６８】
図５に示すように、コンデンサC8の充放電によって得られる電圧VC8を第１のコンパレータ３１に入力してCOMP電圧Vcompと比較し、第１のコンパレータ３１の比較結果を(第１の)RSフリップフロップ３３および(第２の)RSフリップフロップ３７のリセット端子Ｒにそれぞれ加える。一方、コンデンサC8の充放電によって得られる電圧VC8を第２のコンパレータ３２に入力してバイアス電圧Vbiasと比較し、第２のコンパレータ３２の比較結果を遅延回路３６に入力し、遅延回路３６でオン遅延を施してその出力を(第１の)RSフリップフロップ３３のセット端子Ｓに加える。そして(第１の)RSフリップフロップ３３のＱ出力をOut端子に出力信号Voutとして出力し、これを図２に示すスイッチング素子Q1のゲートに加えてスイッチング素子Q1を制御する。また(第１の)RSフリップフロップ３３のQバー出力を、反転回路(インバータ)３５を介してスイッチS1の制御部(図示せず)に加えてスイッチS1のオン/オフを制御する。その一方、第２のコンパレータ３２の比較結果を(第２の)RSフリップフロップ３７のセット端子Ｓに加える。そして(第２の)RSフリップフロップ３７のQバー出力をスイッチS2の制御部(図示せず)に加えてスイッチS2のオン/オフを制御する。
【００６９】
コンデンサC8の充電電流Icは固定で、固定した電流が電流源(定電流源)から流れるように制御され、放電電流Idは、IcとVisとVosとを用いて上記した式(１０)に示す演算を行う演算器３４の演算により決められた電流が電流源から流れるように制御される。この場合も、放電電流Idを定める電流源は、一種のトランスコンダクタンスアンプで構成される。コンデンサC8の充電電流Icは、(第１の)RSフリップフロップ３３のQバー出力の論理レベルによってオン/オフするスイッチS1によって充電路に投入され、コンデンサC8の放電電流Idは、(第２の)RSフリップフロップ３７のQバー出力の論理レベルによってオン/オフするスイッチS2によって放電路に投入される。この構成により、スイッチS2がオフ（遮断）して放電電流IdによるコンデンサC8の放電が終了しても、オン遅延（図６に示すDelay）が終了するまではスイッチS1がオン（導通）せず、C8の充電が開始しない。なお、図６のタイミングチャートに示されるVdsは図２に示すスイッチング素子Q1のドレイン-ソース間の電圧である。
【００７０】
このように、図５に示した制御ICの回路構成は、オン遅延の挿入によって、演算誤差によりオフ幅Toffが臨界動作になるのに必要なオフ幅より小さくなる場合でも、オフ幅Toffを延長することによりゼロ電流スイッチングを保証して、演算誤差が累積してゼロ電流スイッチングを妨げる危険性を排除できる。
【００７１】
図７は、図２に示した臨界PFC回路で用いる制御ICの回路構成の別例を示す図であり、バイアス電圧VbiasがCOMP電圧Vcompより高い場合の制御ＩＣの回路構成を示すものである。そして図８は図７に示した制御ICの回路動作を説明するためのタイミングチャートである。図７に示すように、コンデンサC8の充放電によって得られる電圧VC8を第１のコンパレータ４１に入力してCOMP電圧Vcompと比較し、第１のコンパレータ４１の比較結果をRSフリップフロップ４３のリセット端子Ｒに加える。一方、コンデンサC8の充放電によって得られる電圧VC8を第２のコンパレータ４２に入力してバイアス電圧Vbiasと比較し、第２のコンパレータ４２の比較結果をRSフリップフロップ４３のセット端子Ｓに加える。そしてRSフリップフロップ４３のＱ出力をOut端子に出力信号Voutとして出力し、これを図２に示すスイッチング素子Q1のゲートに加えてスイッチング素子Q1を制御する。またRSフリップフロップ４３のQ出力を、反転回路(インバータ)４５を介してスイッチS1の制御部(図示せず)に加えてスイッチS1のオン/オフを制御するとともにスイッチS2の制御部(図示せず)に加えてスイッチS2のオン/オフを制御する。なお、図８のタイミングチャートに示さ
れるVdsは図２に示すスイッチング素子Q1のドレイン-ソース間の電圧である。
【００７２】
図８において、出力信号Voutの立ち上がりエッジから次の立ち上がりエッジまでが１つのスイッチング周期であり、図８には４つのスイッチング周期が示されている。これら４つのスイッチング周期では、COMP電圧Vcompが低い場合と高い場合、および入力電圧Viが低い場合と高い場合を組み合わせた４種類の状態におけるスイッチング動作を示している。なお、図８ではこの４種類の状態が連続的に現れるかのように示しているが、これはあくまでも説明のためであり、実際はこのようにVcomp，Viが変化するわけではない。図８の第１，２スイッチング周期と第３，４スイッチング周期を比較すれば分かるように、COMP電圧Vcompが低いとオン幅Tonが長くなる。また、第１，３スイッチング周期と第２，４スイッチング周期を比較すれば分かるように、入力電圧Viが高いと電圧VC8が増加するときの傾きが小さくなる。なお、以上の説明は、後述の図１０についても同様に適用される。
【００７３】
また、コンデンサC8の放電電流Idは固定で、固定した電流が電流源(定電流源)から流れるように制御され、充電電流Icは、IdとVisとVosとを用いて以下の式(１４)に示す演算を行う演算器４４の演算により決められた電流が電流源から流れるように制御される。すなわち、充電電流Icを定める電流源は、一種のトランスコンダクタンスアンプで構成される。なお、コンデンサC8の充電電流Ic及び放電電流Idは、RSフリップフロップ４３のQ出力の論理レベルによってオン/オフするスイッチS1/S2によって充電路又は放電路に投入される。またコンデンサC8は制御IC２０内にIC技術により具現されるため、予め決められた容量値（例えば10pF）に設定することができる。
【００７４】
【数１４】
2010104218.tif 000016
【００７５】
次に、コンデンサC8の電圧VC8がVbiasからVcompまで放電（この放電時間が図１に示したオンタイム生成器１１が生成するオン幅Tonに相当する）する場合において、スイッチング素子のオン幅は、以下の式(１５)のように表せる。
【００７６】
【数１５】
2010104218.tif 000017
【００７７】
ここで、コンデンサC8の容量値も同じC8で表している。上述したようにまた、コンデンサC8の電圧VC8がVcompからVbiasまで充電（この充電時間が図１に示したオフタイム生成器１３が生成するオフ幅Toffに相当する）する場合において、スイッチング素子のオフ幅は、以下の式(１６)のように表せる。
【００７８】
【数１６】
2010104218.tif 000018
【００７９】
したがって、式(１６)は式(８)と同じ形になり、式(８)の定数kは以下の式(１７)のように表せる。
【００８０】
【数１７】
2010104218.tif 000019
【００８１】
このように本発明の臨界PFCコンバータは、制御IC回路内に、演算器、コンパレータ、コンデンサ、電流源、電圧源、コンデンサの充放電回路などを設け、さらにコンデンサの充放電によって得られる電圧をコンパレータで所定の値と比較演算し、かつ演算器により所定の充電電流となるような演算を施すことによってターンオフ・タイミングおよびターンオン・タイミングを決めている。そして、ターンオフ・タイミングおよびターンオン・タイミングに基づいて(スイッチ)OFF信号および(スイッチ)ON信号を制御IC回路のOut端子からスイッチング素子Q1のゲートに入力してスイッチング素子Q1を制御することで、高力率（PFC）のスイッチング電源装置、すなわち力率改善電源装置を実現している。
【００８２】
図９は、図７の回路においてさらにオン遅延を挿入した制御ICの回路構成を示す図である。ここで、「オン遅延」とは、上述したようにターンオン・タイミングを遅延させることを指し、これを略称したものである。そして図１０は図９に示した制御ICの回路動作を説明するためのタイミングチャートである。図７の制御ICの回路構成では、演算だけでターンオフ・タイミングおよびターンオン・タイミングを決めているため、演算誤差が累積した場合には、臨界動作を実現するゼロ電流スイッチングから外れてしまう可能性がある。そのため、図９に示した制御ICの回路構成では、演算誤差の累積の危険性を排除するためにオン遅延を施す遅延回路を導入して演算誤差が累積しないよう構成したものである。
【００８３】
図９に示すように、コンデンサC8の充放電によって得られる電圧VC8を第１のコンパレータ４１に入力してCOMP電圧Vcompと比較し、第１のコンパレータ４１の比較結果を(第１の)RSフリップフロップ４３および(第２の)RSフリップフロップ４７のリセット端子Ｒにそれぞれ加える。一方、コンデンサC8の充放電によって得られる電圧VC8を第２のコンパレータ４２に入力してバイアス電圧Vbiasと比較し、第２のコンパレータ４２の比較結果を(第１の)RSフリップフロップ４３のセット端子Ｓに入力し、(第１の)RSフリップフロップ４１のQ出力を、反転回路(インバータ)４５を介してスイッチS1の制御部(図示せず)に加えてスイッチS1のオン/オフを制御する。その一方、第２のコンパレータ４２の比較結果を遅延回路４６に入力し、遅延回路４６でオン遅延を施してその出力を(第２の)RSフリップフロップ４７のセット端子Ｓに加える。そして(第２の)RSフリップフロップ４７のＱ出力をOut端子に出力信号Voutとして出力し、これを図２に示すスイッチング素子Q1のゲートに加えてスイッチング素子Q1を制御する。また(第２の)RSフリップフロップ４７のQ出力をスイッチS2の制御部(図示せず)に加えてスイッチS2のオン/オフを制御する。
【００８４】
コンデンサC8の放電電流Idは固定で、固定した電流が電流源(定電流源)から流れるように制御され、充電電流Icは、IdとVisとVosとを用いて上記した式(１４)に示す演算を行う演算器４４の演算により決められた電流が電流源から流れるように制御される。すなわち、充電電流Icを定める電流源は、一種のトランスコンダクタンスアンプで構成される。コンデンサC8の充電電流Icは、(第１の)RSフリップフロップ４３のQ出力の論理レベルによってオン/オフするスイッチS1によって充電路に投入され、コンデンサC8の放電電流Idは、(第２の)RSフリップフロップ４７のQ出力の論理レベルによってオン/オフするスイッチS2によって放電路に投入される。この構成により、スイッチS1がオフ（遮断）して充電電流IcによるコンデンサC8の充電が終了しても、オン遅延（図１０に示すDelay）が終了するまではスイッチS2がオン（導通）せず、C8の放電が開始しない。なお、図１０のタイミングチャートに示されるVdsは図２に示すスイッチング素子Q1のドレイン-ソース間の電圧である。
【００８５】
このように、図９に示した制御ICの回路構成は、オン遅延の挿入によって、演算誤差によりオフ幅Toffが臨界動作になるのに必要なオフ幅より小さくなる場合でも、オフ幅Toffを延長することによりゼロ電流スイッチングを保証して、演算誤差が累積してゼロ電流スイッチングを妨げる危険性を排除できる。
【００８６】
以上説明したように、本発明によれば、ドレイン電圧検出方式の補助巻線を必要としない臨界PFCコンバータを実現できるため、インダクタをシンプル化でき、補助巻線のショートによる不具合を考慮する必要がない。さらに、マイナス電流検出方式の欠点もないため、連続動作にならず、またノイズによる誤動作もなく、電力効率も高くなるという効果を得ることができる。そして、補助巻線の要らない臨界インターリーブを設計することもできるようになるため、臨界インターリーブ電源のシンプル化や低背化やコストダウンに繋げることができる。
【００８７】
またさらに、本発明によれば、オン遅延の挿入によって、スイッチング素子のスイッチングは、ゼロ電流スイッチングを保証することができるため、演算誤差が累積してゼロ電流スイッチングを妨げる危険性を排除できる。
【符号の説明】
【００８８】
１  臨界PFCコンバータ
１０  誤差増幅器(Error Amp.)
１１  オンタイム生成器(On Time Generator)
１２  ドライブ回路(Driving Circuit)
１３  オフタイム生成器(Off Time Generator)
２０  制御ＩＣ（Integrated Circuit）
３１、４１  第１のコンパレータ(Comparator)
３２、４２  第２のコンパレータ(Comparator)
３３、４３  (第１の)RSフリップフロップ(Reset Set Type Flip-Flop)
３４、４４  演算器(Operator)
３５、４５  反転回路(Inverter)
３６、４６  遅延回路(Delay Circuit)
３７、４７  (第２の)RSフリップフロップ(Reset Set Type Flip-Flop)
Comp  誤差信号
Vi  入力電圧
Vis  入力電圧の検出信号
L  インダクタンス
L1  インダクタ
Q1  スイッチング素子
D1  逆流防止ダイオード
Vo  出力電圧
Vos  出力電圧検出電圧
Vcomp  誤差信号Compの電圧、COMP電圧
C1  平滑コンデンサ
C2  出力コンデンサ(電解コンデンサ)
R1〜R4  抵抗
C3、C4  位相調整用コンデンサ
R5  位相調整用抵抗
Vbias  バイアス電圧(定電圧源)
C8  コンデンサ(容量値固定)
S1、S2  スイッチ
Ic  電流源
Id  電流源
【図１】
2010104218.tif 000020
【図２】
2010104218.tif 000021
【図３】
2010104218.tif 000022
【図４】
2010104218.tif 000023
【図５】
2010104218.tif 000024
【図６】
2010104218.tif 000025
【図７】
2010104218.tif 000026
【図８】
2010104218.tif 000027
【図９】
2010104218.tif 000028
【図１０】
2010104218.tif 000029
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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