(57)【要約】      （修正有）【課題】多入力論理セルの遅延時間の計算における楽観的もしくは悲観的な解析を排除する。【解決手段】多入力論理セルの各入力端子の信号遷移タイミングを検出する。信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を入力端子それぞれの入力信号毎に生成する。入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出し、タイミングウィンドウ（ＴＷ）の重なりに応じて同時遷移時間と非同時遷移時間とを選択的に用いて回路の遅延時間を計算する。これらの処理を順次繰り返し実施する。【選択図】図１
2010020372.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力端子を有する多入力論理セルの遅延ライブラリを作成する方法であって、
前記複数の入力端子の入力信号が同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間を計算するステップと、
前記複数の入力端子のうちのひとつの入力端子の入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子の入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間を計算するステップと、
前記同時遷移遅延時間と前記非同時遷移遅延時間とを前記遅延ライブラリに記載するステップと、
を含むことを特徴とする遅延ライブラリの作成方法。
【請求項２】
複数の入力端子を有する多入力論理セルの遅延ライブラリを作成する方法であって、
前記多入力論理セルが有するトランジスタどうしの接続情報に基づいて、前記複数の入力端子のうちのひとつ以外の他の入力端子の入力信号が固定された状態での前記多入力論理セルにおける遅延時間と、前記複数の入力端子のすべての前記入力信号が同時遷移する状態での前記多入力論理セルにおける遅延時間との間で相違があるか否かを判定するステップと、
前記複数の入力端子のすべてにおいて前記入力信号が共に遷移することが前記多入力論理セルの遅延時間に影響を与えるか否かを判定したうえで、影響を与えると判定すると、前記複数の入力端子の前記入力信号のすべてが同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間を計算するステップと、
前記複数の入力端子のうちのひとつにおける入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子における入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間を計算するステップと、
前記同時遷移遅延時間と前記非同時遷移遅延時間とを前記遅延ライブラリに記載するステップと、
を含むことを特徴とする遅延ライブラリの作成方法。
【請求項３】
複数の入力端子を持つ多入力論理セルの遅延ライブラリを作成する方法であって、
前記多入力論理セルが有するトランジスタどうしの接続情報に基づいて、前記複数の入力端子のうちのひとつ以外の他の入力端子の入力信号が固定された状態での前記多入力論理セルにおける遅延時間と、前記複数の入力端子のすべての前記入力信号が同時遷移する状態での前記多入力論理セルにおける遅延時間との間で相違があるか否かを判定するステップと、
前記複数の入力端子のすべてにおいて前記入力信号が同時遷移することが前記多入力論理セルの遅延時間に影響を与えるか否かを判定したうえで、影響を与えると判定すると、前記複数の入力端子の前記入力信号のすべてが同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間を計算するステップと、
前記ひとつの入力端子の前記他の入力端子との間で入力信号の入力遷移タイミング差を変動させつつ前記多入力論理セルにおける遅延時間を計算する処理を、前記遅延時間が変動しなくなるまで繰り返すステップと、
前記入力遷移タイミング差とその入力遷移タイミング差における前記多入力論理セルにおける遅延時間とを対応付けて前記遅延ライブラリに記載するステップと、
を含むことを特徴とする遅延ライブラリの作成方法。
【請求項４】
複数の入力端子を有する多入力論理セルの遅延ライブラリであって、
前記複数の入力端子のすべての入力信号が同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間と、
前記多入力論理セルの複数の入力端子のうちのひとつの入力端子の入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子の入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間と、
が記載されている、
ことを特徴とする遅延ライブラリ。
【請求項５】
複数の入力端子を持つ多入力論理セルの遅延ライブラリであって、
前記複数の入力端子のうちのひとつの入力端子の入力信号の遷移タイミングと前記ひとつの入力端子以外の入力端子の入力信号の遷移タイミングとの間に生じる遷移タイミング差と、各遷移タイミング差における前記多入力論理セルにおける遅延時間とが対応付けられて記載されている、
ことを特徴とする遅延ライブラリ。
【請求項６】
各遷移タイミング差における前記多入力論理セルにおける前記複数の入力端子の入力信号が同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間と前記遷移タイミング差とが対応付けられてなる遅延時間テーブルと、
前記複数の入力端子のうちのひとつの入力端子の入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子の入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間と前記遷移タイミング差とが対応付けられてなる遅延時間テーブルと、
が記載されている、
ことを特徴とする請求項５に記載の遅延ライブラリ。
【請求項７】
前記多入力論理セルが設けられた回路における遅延時間を、請求項４（旧２）記載の遅延ライブラリを用いて計算する方法であって、
前記多入力論理セルの各入力端子の信号遷移タイミングを検出するステップと、
前記信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに応じて前記同時遷移時間と前記非同時遷移時間とを選択的に用いて前記回路の遅延時間を計算するステップと、
を含み、
前記ステップ群を順次繰り返し実施する、
ことを特徴とする遅延計算方法。
【請求項８】
前記多入力論理セルが設けられた回路における遅延時間を、請求項４（旧２）記載の遅延ライブラリを用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに応じて前記同時遷移時間と前記非同時遷移時間とを選択的に用いて前記回路の遅延時間を計算するステップと、
を含み、
前記回路の遅延時間の計算結果に基づいて、前記タイミングウィンドウ（ＴＷ）
を生成するステップと、前記タイミングウィンドウ（ＴＷ）の重なりを検出するステップと、前記回路の遅延時間を計算するステップとを、順次繰り返す、
ことを特徴とする遅延計算方法。
【請求項９】
前記多入力論理セルが設けられた回路の遅延時間を、請求項４（旧２）記載の遅延ライブラリを用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、前記回路に設けられた信号経路の中から、前記回路の設計上のタイミング制約違反となる信号経路を検出するステップと、
前記タイミング制約違反として検出した前記信号経路上にある前記多入力論理セルの前記入力端子それぞれの入力信号毎に、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに応じて前記同時遷移時間と前記非同時遷移時間とを選択的に使用して前記回路の遅延時間を計算するステップと、
を含み、
前記回路の遅延時間の計算結果に基づいて、前記タイミングウィンドウ（ＴＷ）
を生成するステップと、前記タイミングウィンドウ（ＴＷ）の重なりを検出するステップと、前記回路の遅延時間を計算するステップとを、順次繰り返す、
ことを特徴とする遅延計算方法。
【請求項１０】
前記多入力論理セルが設けられた回路の遅延時間を、請求項５（旧３）記載の遅延ライブラリを用いて計算する方法であって、
前記多入力論理セルの各入力端子の信号遷移タイミングを検出するステップと、
前記信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記タイミングウィンドウ（ＴＷ）から前記入力遷移タイミング差を検出するステップと、
前記入力遷移タイミング差に対応する前記多入力論理セルにおける遅延時間に基づいて、前記回路の遅延時間を計算するステップと、
を含み、
これらステップ群を順次繰り返し実施する、
ことを特徴とする遅延計算方法。
【請求項１１】
前記多入力論理セルが設けられた回路の遅延時間を、請求項５（旧３）記載の遅延ライブラリを用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記多入力論理セルの入力端子それぞれの入力信号毎に生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに基づいて、前記多入力論理セルの入力遷移タイミング差を検出するステップと、
前記入力遷移タイミング差に応じた前記遅延時間を用いて前記回路の遅延時間を計算するステップと、
を含み、
これらステップ群を順次繰し実施する、
ことを特徴とする遅延計算方法。
【請求項１２】
前記多入力論理セルが設けられた回路の遅延時間を、請求項５（旧３）記載の遅延ライブラリを用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、前記回路に設けられた信号経路の中から、前記回路の設計上のタイミング制約違反となる信号経路を検出するステップと、
前記検出した信号経路に含まれる前記多入力論理セルにおける各入力端子の信号遷移タイミングを検出するステップと、
前記信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記タイミングウィンドウ（ＴＷ）から前記入力遷移タイミング差を検出するステップと、
前記入力遷移タイミング差に対応する前記多入力論理セルにおける遅延時間に基づいて、前記回路の遅延時間を計算するステップと、
を含み、
これらステップ群を順次繰り返し実施する、
ことを特徴とする遅延計算方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計の最終段階であるレイアウト設計後のタイミング検証において、実際の回路における信号伝播時間（遅延時間）の表現精度を上げて解析精度を上げる方法に関わる。
【背景技術】
【０００２】
近年の半導体製造プロセスの微細化に伴い、回路を構成する論理素子と論理素子を接続する配線の寄生容量および寄生抵抗の影響が大きくなってきている。そのため、論理素子の接続情報だけでは、回路全体における信号伝播時間（遅延時間）を正確に予測することが不可能になってきており、レイアウト設計後の配線の抵抗値および容量値を考慮したタイミング検証が不可欠になっている。また、微細化に伴ってプロセスのばらつき量の影響も大きくなっており、その影響は、通常は設計マージンとして考慮されている。
【０００３】
タイミング検証では、多入力論理セルの接続情報に加え、多入力論理セルと多入力論理セルとをつなぐ配線の寄生抵抗および寄生容量の情報を用いて、回路の構成要素（多入力論理セル、および配線）において信号伝播に要する時間（以下、セル遅延時間という）を計算することで、最終的に設計仕様を満足するか否かが判断される。
【０００４】
小規模な回路では、ＳＰＩＣＥシミュレータ等の回路シミュレータを用いて回路全体で生じる遅延時間を計算したうえで、その回路のタイミング検証を実施することが可能である。しかしながら、回路シミュレータを用いた回路レベルでの遅延時間の解析は、一般的に時間がかかる手法である。そのため、小規模回路に対しては適用可能な方法であるが、大規模回路に対しては、現実的な処理時間の範囲では適応不可能である。
【０００５】
そこで、大規模集積回路のタイミング検証には、一般的にゲートレベルのタイミング検証手法が用いられる。以下、ゲートレベルのタイミング検証について説明する。ゲートレベルのタイミング検証においては、予め、集積回路を構成する論理素子毎に、入力端子から出力端子までのセル遅延時間と特性値（出力端子における電圧波形の傾き情報、消費電力など）とがＳＰＩＣＥシミュレータ等により抽出（キャラクタライズ）されたうえで、抽出された値をデータベース化したものが遅延ライブラリとして用いられる。データベースでは、セル遅延時間群と、特性値とが対応付けられた状態でテーブル化されており、以下の説明では、テーブル化されたセル遅延時間のデータベースをセル遅延時間テーブルという。そして、遅延ライブラリの値を参照しながら、回路の構成要素（多入力論理セル、配線等）それぞれにおけるセル遅延時間と特定したうえで、特定したセル遅延時間を加算することで、回路全体としての遅延時間（以下、ゲートレベル遅延時間という）が計算される。そのゲートレベルタイミング検証は、ゲートレベル遅延時間に基づいて行われる。
【０００６】
ところが、回路の構成要素である多入力論理セルの中には複数の入力端子を持つセル（以降、多入力論理セルという）があり、複数の入力端子の中の一つ入力端子（キャラクタライズ対象端子）から出力端子までのセル遅延時間は、他の入力端子（キャラクタライズ対象外端子）の状態（同時に遷移しているか、０または１に固定されているか）に依存して変動することが既に知られている。
【０００７】
しかしながら、多入力論理セルのキャラクタライズにおいては、キャラクタライズ対象外端子の入力信号は、０または１のいずれかに固定されるのが最も一般的である。または、多入力論理セルのキャラクタライズにおいては、キャラクタライズ対象外入力端子の入力信号が、キャラクタライズ対象入力端子の入力信号と同時に遷移されるように設定されたうえで、キャラクタライズされる場合もある。
【０００８】
以上のように、多入力論理セルのキャラクタライズにおいては、キャラクタライズ対象外入力端子における入力信号の状態が特定の一つのパターンだけに指定されたうえでそのキャラクタライズ処理が実行される。そのため、多入力論理セルが複数設けられた回路におけるゲートレベル遅延時間の計算においては、セル動作と関係が無い入力端子の入力信号が０または１に固定された状態、もしくはセル動作と関係が無い入力端子の入力信号が同時に遷移する状態となった複数の多入力論理セルにおけるセル遅延時間を用いて全体としてのゲートレベル遅延時間が計算される。これにより、大規模な回路（集積回路）のタイミング検証では、遅延ライブラリの段階で、実際の多入力論理セルにおけるセル遅延時間と、実際の回路で動作する状態における多入力論理セルにおけるセル遅延時間との間で差が生じてしまう。
【０００９】
このような不都合を排除した（多入力論理セルのセル遅延時間が、各入力端子における入力信号の遷移状態に応じて変動することの影響を排除した）ゲートレベル遅延時間の計算方法としては、従来から、セル遅延時間に影響を与えるキャラクタライズ対象外入力端子における入力信号の設定方法により最大または最小または実動作に合致したセル遅延時間を算定するトランジスタレベルの遅延計算方法（特許文献１参照）が提案されている。
【００１０】
この改良された従来例（以下、この従来例を第二の従来例といい、前述した従来例を第一の従来例という）では、他入力端子を含む回路全体において着目する信号伝搬パス（以下、着目パスという）の遅延時間を、ＳＰＩＣＥ等のトランジスタレベルの回路シミュレータを用いて求める際に、着目パス上の多入力論理セルの入力端子以外の入力端子の入力信号の入力タイミングを、着目パスの遅延時間（着目パス上の多入力論理セルのセル遅延時間）が最大、または、最小になるように決定したうえで、トランジスタレベルのゲートレベル遅延時間を計算している。
【特許文献１】ＷＯ２００４−０７９６００
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、近年の半導体製造プロセスの微細化に伴ってプロセスのばらつき量が大きくなっており、ばらつき量を設計マージンにそのまま反映させたのでは、設計を完成させることが困難になってしまう。無駄なタイミング修正をしないようにするためには、設計マージンの削減、および、ゲートレベル遅延時間の計算やタイミング検証における悲観性と楽観性とを削減することが必要とされる。ここで、悲観性とは、タイミング検証の結果により制約違反となる経路であっても、実回路の動作ではタイミングに余裕があることを指す。したがって、悲観的な解析では、実際にはタイミング修正が必要でない経路を制約違反と判定する可能性がある。逆に、楽観性とは、タイミング検証の結果により制約違反とならない経路であっても、実回路の動作ではタイミング制約を満たしていないことを指す。楽観的な解析は、実回路において誤動作の原因となる可能性がある。
【００１２】
第二の従来例は、多入力論理セルを含む回路のトランジスタレベルのシミュレーションにおいて、上記の遅延計算やタイミング検証における悲観性および楽観性の削減のために有効となる。しかしながら、トランジスタレベルのシミュレーションの処理時間は膨大であるため、大規模集積回路全体の遅延時間（ゲートレベル遅延時間）の計算に第二の従来例を用いることは現実的ではない。
【００１３】
一方、多入力論理セルを含む回路におけるゲートレベル遅延時間の計算では、第一の従来例の説明で述べたように、キャラクタライズ対象外入力端子の入力信号を０または１に固定した状態だけを考慮して計算が実施される。従って、遅延ライブラリの段階では、多入力論理セルの入力端子への信号入力タイミングに依存しており、セル遅延時間が異なる状態における影響を考慮することができない。例えば、図１７（ａ）に示すように、２入力ＮＡＮＤ（入力端子ＡおよびＢ、出力端子Ｙ）における入力端子Ａから出力端子Ｙに信号が伝搬する際に生じるセル遅延時間では、入力端子Ｂに入力端子Ａと同時に入力信号が入力する状態と、入力端子Ｂの入力信号が１に固定されている状態とでは、計算値に差異が生じ、そのために出力端子Ｙの波形が異なってしまう。すなわち、図１７（ｂ）に示すように、入力端子Ａに立ち上がり波形が入力されるとともに出力端子Ｙに立ち下がりの波形が出力される状態では、ＮＡＮＤセルにおける縦積みのｎ−ｃｈトランジスタが同時に動作してセル遅延時間が増加する。逆に、図１７（ｃ）に示すように、入力端子Ａに立ち下がり波形が入力されるとともに出力端子Ｙに立ち上がりの波形が出力される状態では、ＮＡＮＤセルにおける並列のｐ−ｃｈトランジスタが同時に動作してセル遅延時間が減少する。特に、並列トランジスタが同時に動作する状態では、２入力ＮＡＮＤセルでは約２倍の電流が流れ、セル遅延時間は約半分となり、同時動作の影響が大きくなる。このことは入力端子数が増加するほど顕著となり、３入力多入力論理セルではセル遅延時間が約３分の１となることも、４入力多入力論理セルではセル遅延時間が約４分の１となることもある。
【００１４】
したがって、このようにして作成される遅延ライブラリ（セル遅延時間テーブル）を用いたゲートレベル遅延時間の計算においても同様に、多入力論理セルの入力端子への信号入力タイミングに依存し、セル遅延時間が変動することの影響を考慮することができなかった。そのため、多入力論理セルを含むパス全体のゲートレベル遅延時間の計算およびタイミング検証を行うと、実際のゲートレベル遅延時間よりも早いシミュレーション結果が出ることや、逆に、実際のゲートレベル遅延時間よりも遅い結果が出たりすることがある。
【００１５】
例えば、図１６に２入力ＮＡＮＤ（入力端子Ａ,Ｂ、出力端子Ｙ）において、入力端子Ａから出力端子Ｙに信号が伝搬した状態におけるセル遅延時間（縦軸）と、入力端子Ａと入力端子Ｂとの間の入力遷移タイミング差（横軸）との関係を示す。ここで、入力遷移タイミング差とは、入力端子Ａの入力信号と入力端子Ｂの入力信号との間に生じる信号のずれのことである。この図１６に示すように入力遷移タイミング差が０すなわち同時遷移の状態と、非同時遷移の状態とでは、セル遅延時間の計算値に数倍の差が生じる可能性があり、この差が計算誤差となる。このように、従来のゲートレベル遅延時間計算においては、多入力論理セルの入力端子における入力遷移タイミング差がセル遅延時間に与える影響を考慮することができず、ゲートレベル遅延時間の計算やタイミング検証における悲観性や楽観性が残ったままとなる。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明では、ゲートレベルの遅延計算において、多入力論理セルの入力端子への信号入力タイミングを考慮する方法を提供する。すなわち、悲観的または楽観的なタイミング検証を行わないための、遅延ライブラリの作成方法および遅延計算方法を提供する。
【００１７】
本発明の多入力論理セルのキャラクタライズにおいては、キャラクタライズの入力となるトランジスタの接続情報から、端子における電圧の遷移タイミングにより遅延時間に影響を与える複数のパターンを抽出し、抽出した複数のパターンを入力とするキャラクタライズを実施し、複数のパターンのキャラクタライズ結果を遅延ライブラリとして登録する。
【００１８】
これにより、ゲートレベルで用いる遅延ライブラリの多入力論理セルにおいて、他端子が同時に遷移する場合と、同時に遷移しない場合の２パターンの遅延値情報を持つことが可能になる。
【００１９】
次に、上記のようにして作成した遅延ライブラリを用いて遅延計算を実施すると、多入力論理セルの入力端子において、信号遷移時間が重なる場合と重ならない場合で、参照値を変更することが可能になる。
【００２０】
従って、現実的な時間内で処理可能なゲートレベルの遅延計算において、多入力論理セルの入力端子における同時遷移時の影響を考慮することが可能になる。
【００２１】
また、遅延計算時に、多入力論理セルの入力におけるタイミングウィンドウ（ＴＷ：時間軸において、信号遷移が起こる可能性がある時間帯）を考慮することで、同時遷移による悲観性、または楽観性を削減することが可能になる。
【００２２】
具体的な本発明の遅延ライブラリの作成方法の第１の構成は、
複数の入力端子を有する多入力論理セルの遅延ライブラリを作成する方法であって、
前記複数の入力端子の入力信号が同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間を計算するステップと、
前記複数の入力端子のうちのひとつの入力端子の入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子の入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間を計算するステップと、
前記同時遷移遅延時間と前記非同時遷移遅延時間とを前記遅延ライブラリに記載するステップと、
を含む。
【００２３】
これにより、多入力論理セルにおける一つの経路（入力端子から出力端子）における同時遷移時の遅延時間と非同時遷移時の遅延時間とのの両方を遅延ライブラリに登録したうえで、ゲートレベル遅延計算時に一方を選択して使用することが可能になる。
【００２４】
本発明の遅延ライブラリの作成方法の第２の構成は、
複数の入力端子を有する多入力論理セルの遅延ライブラリを作成する方法であって、
前記多入力論理セルが有するトランジスタどうしの接続情報に基づいて、前記複数の入力端子のうちのひとつ以外の他の入力端子の入力信号が固定された状態での前記多入力論理セルにおける遅延時間と、前記複数の入力端子のすべての前記入力信号が同時遷移する状態での前記多入力論理セルにおける遅延時間との間で相違があるか否かを判定するステップと、
前記複数の入力端子のすべてにおいて前記入力信号が共に遷移することが前記多入力論理セルの遅延時間に影響を与えるか否かを判定したうえで、影響を与えると判定すると、前記複数の入力端子の前記入力信号のすべてが同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間を計算するステップと、
前記複数の入力端子のうちのひとつにおける入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子における入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間を計算するステップと、
前記同時遷移遅延時間と前記非同時遷移遅延時間とを前記遅延ライブラリに記載するステップと、
を含む。
【００２５】
これにより、同時遷移の影響の無いセルの計算を省略可能となり、第１の構成に比してさらに少ない計算量で遅延ライブラリを作成することが可能となる。
【００２６】
本発明の遅延ライブラリの作成方法の第３の構成は、
複数の入力端子を有する多入力論理セルの遅延ライブラリを作成する方法であって、
前記多入力論理セルが有するトランジスタどうしの接続情報に基づいて、前記複数の入力端子のうちのひとつ以外の他の入力端子の入力信号が固定された状態での前記多入力論理セルにおける遅延時間と、前記複数の入力端子のすべての前記入力信号が同時遷移する状態での前記多入力論理セルにおける遅延時間との間で相違があるか否かを判定するステップと、
前記複数の入力端子のすべてにおいて前記入力信号が同時遷移することが前記多入力論理セルの遅延時間に影響を与えるか否かを判定したうえで、影響を与えると判定すると、前記複数の入力端子の前記入力信号のすべてが同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間を計算するステップと、
前記ひとつの入力端子の前記他の入力端子との間で入力信号の入力遷移タイミング差を変動させつつ前記多入力論理セルにおける遅延時間を計算する処理を、前記遅延時間が変動しなくなるまで繰り返すステップと、
前記入力遷移タイミング差とその入力遷移タイミング差における前記多入力論理セルにおける遅延時間とを対応付けて前記遅延ライブラリに記載するステップと、
を含む。
【００２７】
これにより、多入力論理セルにおける一つの経路（入力端子から出力端子）でのすべての入力端子の入力信号における入力タイミングの差と、遅延時間との間の関係を遅延ライブラリに登録したうえで、ゲートレベル遅延計算時には、適切な入力遷移タイミング差を使用してより実動作に即した遅延時間を計算することが可能になる。
【００２８】
本発明の遅延ライブラリの第１の構成は、
複数の入力端子を有する多入力論理セルの遅延ライブラリであって、
前記複数の入力端子のすべての入力信号が同時遷移する状態での前記多入力論理セルにおける同時遷移遅延時間と、
前記多入力論理セルの複数の入力端子のうちのひとつの入力端子の入力信号が遷移しかつ前記ひとつの入力端子以外の入力端子の入力信号が電源またはグラウンドに固定された状態での前記多入力論理セルにおける非同時遷移遅延時間と、
が記載されている。
【００２９】
これにより、本発明の遅延ライブリは、多入力論理セルにおける１つの経路に対して、同時遷移時における遅延時間と非同時遷移時における遅延値とが登録されたものになる。この遅延ライブラリは、上述した本発明の遅延ライブラリ作成方法の第２の構成により作成することができる。
【００３０】
本発明の遅延ライブラリの第２の構成は、
複数の入力端子を持つ多入力論理セルの遅延ライブラリであって、
前記複数の入力端子のうちのひとつの入力端子の入力信号の遷移タイミングと前記ひとつの入力端子以外の入力端子の入力信号の遷移タイミングとの間に生じる遷移タイミング差と、各遷移タイミング差における前記多入力論理セルにおける遅延時間とが対応付けられて記載されている。
【００３１】
これにより、多入力論理セルの１つの経路における、遅延時間の入力遷移タイミング差に対する依存性を遅延ライブラリで表現することが可能になる。この遅延ライブラリは、上述した本発明の遅延ライブラリ作成方法の第３の構成により作成することができる。
【００３２】
本発明の遅延計算方法の第１の構成は、
前記多入力論理セルが設けられた回路における遅延時間を、上述した本発明の遅延ライブラリの第２の構成を用いて計算する方法であって、
前記多入力論理セルの各入力端子の信号遷移タイミングを検出するステップと、
前記信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに応じて前記同時遷移時間と非同時遷移時間とを選択的に用いて前記回路の遅延時間を計算するステップと、
を含み、
前記ステップ群を順次繰り返し実施する。
【００３３】
これにより、同時遷移遅延時間と非同時遷移遅延時間を考慮した遅延計算が可能になる。
【００３４】
本発明の遅延計算方法の第２の構成は、
前記多入力論理セルが設けられた回路における遅延時間を、上述した本発明の遅延ライブラリの第２の構成を用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに応じて前記同時遷移時間と前記非同時遷移時間とを選択的に用いて前記回路の遅延時間を計算するステップと、
を含み、
前記回路の遅延時間の計算結果に基づいて、前記タイミングウィンドウ（ＴＷ）
を生成するステップと、前記タイミングウィンドウ（ＴＷ）の重なりを検出するステップと、前記回路の遅延時間を計算するステップとを、順次繰り返す。
【００３５】
これにより、真性のタイミングエラーを見落とすことなく、多入力論理セルが有する複数の入力端子に同時遷移状態で入力信号が入力することに起因する悲観性を削減することが可能になる。
【００３６】
本発明の遅延計算方法の第３の構成は、
前記多入力論理セルが設けられた回路の遅延時間を、上述した本発明の遅延ライブラリの第２の構成を用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、前記回路に設けられた信号経路の中から、前記回路の設計上のタイミング制約違反となる信号経路を検出するステップと、
前記タイミング制約違反として検出した前記信号経路上にある前記多入力論理セルの前記入力端子それぞれの入力信号毎に、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに応じて前記同時遷移時間と前記非同時遷移時間とを選択的に使用して前記回路の遅延時間を計算するステップと、
を含み、
前記回路の遅延時間の計算結果に基づいて、前記タイミングウィンドウ（ＴＷ）
を生成するステップと、前記タイミングウィンドウ（ＴＷ）の重なりを検出するステップと、前記回路の遅延時間を計算するステップとを、順次繰り返す。
【００３７】
これにより、真性のタイミングエラーを見落とすことなく、多入力論理セルが有する複数の入力端子に同時遷移状態で入力信号が入力することに起因する悲観性の削減をより高速に行うことができる。
【００３８】
本発明の遅延計算方法の第４の構成は、
前記多入力論理セルが設けられた回路の遅延時間を、上述した本発明の遅延ライブラリの第３の構成を用いて計算する方法であって、
前記多入力論理セルの各入力端子の信号遷移タイミングを検出するステップと、
前記信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記タイミングウィンドウ（ＴＷ）から前記入力遷移タイミング差を検出するステップと、
前記入力遷移タイミング差に対応する前記多入力論理セルにおける遅延時間に基づいて、前記回路の遅延時間を計算するステップと、
を含み、
これらステップ群を順次繰り返し実施する。
【００３９】
これにより、多入力論理セルの入力端子の入力信号の入力遷移タイミング差に依存した状態で、遅延時間を計算することが可能となり、本発明の遅延計算方法の第１の構成に比べて、より実動作に近い状態で計算を行うことが可能となる。
【００４０】
本発明の遅延計算方法の第５の構成は、
前記多入力論理セルが設けられた回路の遅延時間を、上述した本発明の遅延ライブラリの第３の構成を用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記多入力論理セルの入力端子それぞれの入力信号毎に生成するステップと、
前記入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出するステップと、
前記タイミングウィンドウ（ＴＷ）の重なりに基づいて、前記多入力論理セルの入力遷移タイミング差を検出するステップと、
前記入力遷移タイミング差に応じた前記遅延時間を用いて前記回路の遅延時間を計算するステップと、
を含み、
これらステップ群を順次繰し実施する。
【００４１】
これにより、多入力論理セルの入力端子の入力信号における入力遷移タイミング差に依存した状態で遅延時間を計算することが可能となり、本発明の遅延計算方法の第２の構成に比べて、より実動作に近い状態で計算を行うことが可能となる。
【００４２】
本発明の遅延計算方法の第５の構成は、
前記多入力論理セルが設けられた回路の遅延時間を、上述した本発明の遅延ライブラリの第３の構成を用いて計算する方法であって、
前記多入力論理セルにおける前記同時遷移遅延時間と前記非同時遷移遅延時間とから、前記多入力論理セルにおける最大遅延時間と最小遅延時間とを計算するステップと、
前記最大遅延時間と前記最小遅延時間とを用いて前記回路のタイミング検証を行うステップと、
前記タイミング検証の結果に基づいて、前記回路に設けられた信号経路の中から、前記回路の設計上のタイミング制約違反となる信号経路を検出するステップと、
前記検出した信号経路に含まれる前記多入力論理セルにおける入力端子の信号遷移タイミングを検出するステップと、
前記信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を前記入力端子それぞれの入力信号毎に生成するステップと、
前記タイミングウィンドウ（ＴＷ）から前記入力遷移タイミング差を検出するステップと、
前記入力遷移タイミング差に対応する前記多入力論理セルにおける遅延時間に基づいて、前記回路の遅延時間を計算するステップと、
を含み、
これらステップ群を順次繰り返し実施する。
【００４３】
これにより、多入力論理セルの入力端子の入力信号における入力遷移タイミング差に依存した状態で遅延時間を計算することが可能となり、本発明の遅延計算方法の第３の構成に比べて、より実動作に近い状態で計算を行うことが可能となる。
【発明の効果】
【００４４】
本発明により、多入力論理セルにおいて、複数の入力端子の入力信号が同時遷移状態におけるセル遅延時間と非同時遷移状態におけるセル遅延時間との相違を考慮したゲートレベル遅延時間の計算と、ゲートレベルタイミング検証を実施することが可能になった。これによりタイミング検証における楽観性、および悲観性を削減することが可能となった。また、多入力論理セルの入力端子におけるタイミングウィンドウ（ＴＷ）を考慮することで、多入力端子の実動作における同時遷移の影響を、より正確に排除することが可能になる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００４６】
（実施の形態１）
図１は、本発明の実施の形態１における遅延ライブラリの作成方法、回路遅延時間の計算の手順、および入出力データを示すフロー図である。
【００４７】
まず、本実施の形態の遅延ライブラリの作成方法、およびゲートレベル遅延時間の計算の手順の概略を説明する。
【００４８】
信号のキャラクタライズにおいては、トランジスタレベルセルネットリスト（１０１）とキャラクタライズ用入力パターン（１０２）とが入力されてトランジスタレベルのシミュレーションが行われる（１０３）。トランジスタレベルシミュレーション（１０３）の結果（セル遅延時間群）は、遅延ライブラリ（１０５）にセル遅延時間テーブルとして登録される。
【００４９】
次に、ゲートレベル遅延時間の計算（１０８）が実行される。ゲートレベル遅延時間の計算（１０８）においては、遅延ライブラリ（１０５）と、ゲート間の配線の容量値や抵抗値が記載されたゲートレベル回路寄生素子情報（１０７）と、遅延計算・検証用の制約情報（１０６）とが入力されて、その計算が行われる。なお、遅延ライブラリ（１０５）は、verilogネットリスト等のゲートレベル回路ネットリスト（１０４）とトランジスタレベルシミュレーション（１０３）の出力結果とを含む。次に、ゲートレベル遅延計算（１０８）の結果に基づいて、ゲートレベルでのタイミングの検証（１０９）が行われる。以下、この検証をゲートレベルタイミング検証（１０９）という。
【００５０】
次に、遅延ライブラリの作成方法について説明する。従来のキャラクタライズと同様に、遅延ライブラリのキャラクタライズにおいては、トランジスタレベルのセルのネットリスト（１０３）が入力される。キャラクタライズでは、図３に示すように、セルの入力条件（セルの入力信号傾きや出力負荷容量）を変化させてキャラクタライズ用入力パターンを生成してセル遅延時間群を算出したうえで、そのセル遅延時間群をテーブル化してなるデータベースが遅延ライブラリに登録される。遅延ライブラリのキャラクタライズは、多入力論理セルの複数の入力端子における入力遷移タイミング差に依存している。この処理では、セル遅延時間が異なる入力パターンが抽出されて、キャラクタライズ用入力パターン（１０２）として登録される。本実施の形態では、多入力論理セルの複数の入力端子の入力信号傾きは同じ値で変動させるが、複数の入力端子の入力信号傾きを互いに独立で変動させてもよい。
【００５１】
図１０を参照して、遅延ライブラリの作成方法をさらに詳細に説明する。まず始めに、ステップ８０２において、複数の入力端子の入力信号が同時に遷移する状態における多入力論理セルのセル遅延時間が、セルの入力信号傾きと出力負荷容量とを変化させつつそれぞれ計算される。ここで、セル遅延時間とは、多入力論理セルのキャラクタライズ対象入力端子と出力端子との間で信号が伝搬した状態において、キャラクタライズ対象入力端子に入力される入力信号と出力端子から出力される出力信号との間に生じる遅延時間（当該多入力論理セルで生じる遅延時間）のことである。また、複数の入力端子の入力信号が同時に遷移する状態における多入力論理セルのセル遅延時間を以下、同時遷移遅延時間といい、セルの入力信号傾きと出力負荷容量とを変化させつつそれぞれ計算される同時遷移遅延時間の集合を同時遷移遅延時間群という。
【００５２】
セル遅延時間は、キャラクタライズ対象外入力端子に入力される入力信号の状態の影響を受けて変動する。そこで、ステップ８０３においては、キャラクタライズ対象入力端子の入力信号のみが遷移し、キャラクタライズ対象外入力端子の入力信号は電源またはグラウンドに固定されている状態におけるセルのセル遅延時間を他ピン固定非同時遷移遅延時間といい、セルの入力信号傾きと出力負荷容量とを変化させつつそれぞれ計算される他ピン固定非同時遷移遅延時間の集合を他ピン固定非同時遷移遅延時間群という。本実施の形態では、同時遷移遅延時間群と他ピン固定非同時遷移遅延時間群とがそれぞれ計算される。最後に、ステップ８１４において、ステップ８１２で計算された同時遷移遅延時間群と、ステップ８１３で計算された他ピン固定非同時遷移遅延時間群との両方のセル遅延時間群がセルの特性値に対応付けされたうえでテーブル化されて遅延ライブラリ１０５に記載される。以下、テーブル化された同時遷移遅延時間群を同時遷移遅延時間テーブルといい、テーブル化された他ピン固定非同時遷移遅延時間群を他ピン固定非同時遷移遅延時間テーブルという。ステップ８０２とステップ８０３とは順序が逆でもよい。
【００５３】
次に、図２（ａ）に示す２入力ＮＡＮＤの例を参照して同時遷移遅延時間テーブル（セル最小遅延時間）と他ピン固定非同時遷移遅延時間テーブル（セル最大遅延時間）の作成方法を具体的に説明する。２入力ＮＡＮＤでは、Ｐ−ｃｈトランジスタが並列になっており、全入力端子の入力信号が同時に遷移した状態と、キャラクタライズ対象入力端子の入力信号のみが選択的に遷移した状態とでは、出力信号の立ち上がり遅延時間（セル遅延時間）が異なる。従って、まず始めに、入力端子Ａ（キャラクタライズ対象入力端子）に入力信号が入力されるのと同時タイミングで、入力端子Ｂ（キャラクタライズ対象外入力端子）に入力信号が入力されるキャラクタライズ用入力パターン（ａ−１＆ｂ−１のパターン）が、キャラクタライズ用入力パターン（１０２）として登録されたうえで、その状態でセル遅延時間群が計算される。この状態で計算されるセル遅延時間群は同時遷移遅延時間群となる。なお、キャラクタライズ用入力パターン（１０２）にパターンが登録される際には、入力端子Ｂ（キャラクタライズ対象外入力端子）の入力波形鈍りのうち、入力端子Ａ（キャラクタライズ対象入力端子）から出力端子Ｙまでの遅延時間（セル遅延時間）が最も早くなる入力波形鈍りが選択される。
【００５４】
次に、入力端子Ａ（キャラクタライズ対象入力端子）には入力信号が入力され入力端子Ｂ（キャラクタライズ対象外入力端子）の入力信号は電源に固定されるキャラクタライズ用入力パターン（ａ−２＆ｂ−２のパターン）が、キャラクタライズ用入力パターン（１０２）として登録されたうえで、その状態でセル遅延時間群が計算される。この状態で計算されるセル遅延時間群は他ピン固定非同時遷移遅延時間群となる。最後に、同時遷移遅延時間群と他ピン固定非同時遷移遅延時間群とのそれぞれがセルの特性に対応付けられることで、同時遷移遅延時間テーブルと他ピン固定非同時遷移遅延時間テーブルとが生成され、これらのテーブルが遅延ライブラリ（１０５）に記載される。
【００５５】
図２（ｂ）の２入力ＮＯＲゲートの場合も同様である。２入力ＮＯＲゲートでは、Ｎ−ｃｈトランジスタが並列になっており、キャラクタライズ対象入力端子の入力信号とキャラクタライズ対象外入力端子の入力信号とが同時に遷移した状態と、キャラクタライズ対象入力端子の入力信号のみが遷移した状態とでは、出力信号の立ち下がり遅延時間（セル遅延時間）は異なる。なお、図２では２入力の多入力論理セルを例にして挙げているが、３入力や４入力等の２入力端子以上を持つ多入力論理セルでも同様に、キャラクタライズ対象入力端子から出力端子に伝搬する信号の遅延値（セル遅延時間）は、キャラクタライズ対象外入力端子に入力される入力信号の信号状態の影響を受けることがある。この場合にも同様にキャラクタライズ時にキャラクタライズ対象外入力端子への入力パターンを種々変動させたうでキャラクタイライズが行われたうえで得られた同時遷移遅延時間テーブルと他ピン固定非同時遷移遅延時間テーブルとが遅延ライブラリ（１０５）に記載される。
【００５６】
以上の方法により請求項２の遅延ライブラリを作成することができる。図９（ａ）には、多入力論理セルの入力端子において、同時遷移セル遅延時間テーブルと他ピン固定非同時遷移セル遅延時間テーブルとの両方が登録された請求項２記載の遅延ライブラリ（１０５）が例示される。従来の遅延ライブラリでは、同時遷移遅延時間テーブルと他ピン固定非同時遷移遅延時間テーブルとの両方が記載されておらず、一方のみが悲観的な値として記載されている。これに対して、本実施の形態の遅延ライブラリでは、同時遷移遅延時間テーブルと他ピン固定非同時遷移遅延時間テーブルとの両方が記載されたうえで、これらのテーブルが切り替えられて使用される。このようにして本実施の形態の遅延ライブラリを使用する（同時遷移遅延時間テーブルと他ピン固定非同時遷移遅延時間テーブルとを切り替えて使用する）ことで、図１のステップ１０８のゲートレベル遅延計算（ゲートレベル遅延時間の計算）において、実動作に近いゲートレベル遅延時間を計算したうえで、ステップ１０９でゲートレベルタイミング検証を行うことができる。
【００５７】
（実施の形態２）
図１１を参照して、本発明の実施の形態２における遅延ライブラリの作成方法を説明する。まず始めに、ステップ８１１において、多入力論理セルの内部のトランジスタの接続情報から、複数の入力端子の一つであって、キャラクタライズで対象とならない入力端子（キャラクタライズ対象外入力端子）に入力される入力信号が固定された状態における他ピン固定非同時遷移遅延時間と、全ての入力端子の入力信号が共に遷移する状態における同時遷移遅延時間との間で差異が生じるか否かが調べられる。たとえば、ＮＡＮＤセルにおいて出力信号が立ち上がりとなる場合や、ＮＯＲセルにおいて出力信号が立ち下がりとなる場合を考える。これらの場合において複数の入力端子の入力信号が同時に遷移する状態では、ひとつの入力端子（キャラクタライズ対象入力端子）の入力信号のみが遷移する状態よりも大きな電流が流れて高速に動作する。これは動作するトランジスタが並列構造となっていることに起因する。
【００５８】
次に、ステップ８１２において、ステップ８１１で、複数の入力端子の入力信号に同時遷移が生じることがセル遅延時間に影響を与えると判定された多入力論理セルの同時遷移遅延時間群が選択的に計算される。次に、全ての多入力論理セルの他ピン固定非同時遷移遅延時間群が計算される。最後に、ステップ８１４において、複数の入力端子の入力信号に同時遷移が生じることがセル遅延時間に影響を与えると判定された多入力論理セルの同時遷移遅延時間テーブルと、全ての多入力論理セルの他ピン固定非同時遷移遅延時間テーブルとが遅延ライブラリ（１０５）に記載される。同時遷移により遅延への影響がないと判定された多入力論理セルについては、ステップ８０２またはステップ８０３のみが実行されて、いずれかの結果が遅延時間として遅延ライブラリ（１０５）に記載されてもよい。
【００５９】
本実施の形態では、同時遷移の影響の無いセルにおける同地遷移遅延時間の計算を省略することが可能となり、請求項１記載の発明より、少ない計算量で遅延ライブラリ（１０５）を作成することが可能となる。
【００６０】
（実施の形態３）
図１２を参照して、本発明の実施の形態３における遅延ライブラリの作成方法を説明する。ステップ８２１については、図１０のステップ８０１と同一である。次に、ステップ８２２において、入力信号が同時遷移することがセル遅延時間に影響を及ぼす多入力論理セルについて、複数の入力端子の入力信号が同時に遷移する状態における同時遷移遅延時間群が計算される。ステップ８２３において、キャラクタライズ対象外入力端子の入力信号において、入力遷移タイミング差が大きくなるようにその入力タイミングが変更されたうえで、同時遷移遅延時間が繰り返し計算される。ここで、入力遷移タイミング差とは、キャラクタライズ対象入力端子の入力信号とキャラクタライズ対象外入力端子の入力信号との間に生じる信号のずれのことである。ステップ８２３は同時遷移遅延時間の変化がなくなるまで繰り返し実施されたうえで、ステップ８２４において、同時遷移遅延時間テーブルが遅延ライブラリ（１０５）に記載される。
【００６１】
図１６は、入力遷移タイミング差とセル遅延時間との関係を示す。横軸は入力遷移タイミング差であり、縦軸はセル遅延時間である。セル遅延時間ｔｓは、入力遷移タイミング差が０のときのセル遅延時間、すなわち同時遷移遅延時間である。セル遅延時間ｔａは、入力遷移タイミング差が十分大きくなったときのセル遅延時間、すなわち非同時遷移遅延時間である。ｄｔは、セル遅延時間の変化が一定以下となる入力遷移タイミング差である。本実施の形態では、入力遷移タイミング差を変化させ、セル遅延時間の変化が一定以下となるまで、セル遅延時間の計算処理を繰り返す。すなわち、入力遷移タイミング差を、０からｄｔまで変化させ、その時々のセル遅延時間を計算することで、非同時遷移遅延時間テーブル（同時遷移遅延時間ｔｓと非同時遷移遅延時間ｄｔとを含む）が、入力遷移タイミング差毎に作成される。なお、ひとつの入力端子の入力が遷移しても出力端子の出力信号において遷移が生じない多入力論理セルでは、入力遷移タイミング差は負の値を持つこともある。
【００６２】
本実施の形態の方法により、請求項３記載の遅延ライブラリを作成することができる。図９（ｂ）にこの遅延ライブラリの例（入力遷移タイミング差毎に、非同時遷移遅延時間テーブルが生成される）を示す。請求項２記載の遅延ライブラリでは、同時遷移遅延時間テーブルと他ピン固定非同時遷移時間テーブルとが記載されているが、入力遷移タイミング差毎に非同時遷移遅延時間テーブルが記録されていない。これに対して、本実施の形態の遅延ライブラリでは、入力遷移タイミング差毎に、非同時遷移遅延時間テーブルを記録することで、より実動作に近いセル遅延時間の計算ならびに記録が可能となる。
【００６３】
（実施の形態４）
次に、本発明の実施の形態４におけるゲートレベル遅延時間の計算方法を説明する。なお、本実施の形態は実施の形態１におけるゲートレベル遅延時間の計算フローと類似しているものの、遅延ライブラリ（１０５）とゲートレベル遅延時間の計算（１０８）とが異なる。
【００６４】
従来では、遅延ライブラリ（１０５）には、予め一つに決められた入力信号のパターンにおけるセル遅延時間テーブル（遅延時間特性情報）だけが登録されていた。ここでいう予め一つに決められた入力信号のパターンとは、
・キャラクタライズ対象外入力端子の入力信号が０または１に固定された状態、
・キャラクタライズ対象外入力端子がキャラクタライズ対象入力端子と同じタイミングで遷移された状態、
等が例示される。
【００６５】
図２（ａ）に示すような２入力ＮＡＮＤの入力端子Ａから出力端子Ｙまでにおける遅延ライブラリ（セル遅延時間テーブル）を想定した場合、前者の状態としては、キャラクタライズ対象外入力端子（入力端子Ｂ）の入力信号が１に固定された状態が例示され、後者の状態としては、キャラクタライズ対象外入力端子（入力端子Ｂ）の入力信号が入力端子Ａの入力信号と同じタイミングで遷移された状態が例示される。
【００６６】
本実施の形態の遅延ライブラリ（遅延時間特性情報）（１０５）では、多入力論理セルのセル遅延時間テーブルとして、上述した２つの状態におけるセル遅延時間テーブルが共に登録される。すなわち、
（１）同時遷移遅延時間テーブル（キャラクタライズ対象入力端子の入力信号とキャラクタライズ対象外入力端子の入力信号とが同時に遷移する状態におけるセル遅延時間とセルの特性値とを対応付けたテーブル状データベースである。なお、この状態では、セル遅延時間が最も短くなる）
（２）他ピン固定非同時遷移遅延時間テーブル（キャラクタライズ対象外入力端子の入力信号が固定されている状態におけるセル遅延時間とセルの特性値とを対応付けたテーブル状データベースである。なお、この状態では、セル遅延時間が最も長くなる）
という２つのセル遅延時間テーブルが遅延ライブラリ（遅延時間特性情報）（１０５）に登録される。
【００６７】
本実施の形態の具体的なゲートレベル遅延時間の計算処理手順について、図５のフロー図を参照して説明する。ステップ５０１において、入力データに従って、他ピン固定非同時遅延時間テーブルを用いたセル遅延時間の計算処理、または同時遅延時間テーブルを用いたセル遅延時間の計算処理が実施される。次に、ステップ５０２において、ステップ５０１で計算されたセル遅延時間と、配線に起因して生じる遅延時間とに基づいたゲートレベル遅延時間の計算と、そのゲートレベル遅延時間に基づいたゲートレベルタイミング検証とが実施される。次に、ステップ５０３において、ステップ５０２で実施されたゲートレベルタイミング検証の結果に基づいて、多入力論理セルの各入力端子において、タイミングウィンドウ（ＴＷ）が生成されたうえで、タイミングウィンドウ（ＴＷ）の重なり（入力遷移タイミング差の有無）がチェックされる。なお、タイミングウィンドウとは、時間軸において信号遷移が起こる可能性がある時間帯を表している。
【００６８】
ステップ５０３におけるタイミングウィンドウ（ＴＷ）の生成について、図６（ａ）、（ｂ）を参照して説明する。図６（ａ）は多入力論理セルの一例である２入力ＮＡＮＤを示し、図６（ｂ）は、多入力論理セルの同時遷移・非同時遷移時における出力信号と入力端子とのタイミングウィンドウ（ＴＷ）を示す。
【００６９】
多入力論理セルの入力端子Ａ,Ｂに繋がるポート、およびネットを、それぞれＩＮ１,ＩＮ２,ｗ１,ｗ３とし、多入力論理セルの出力端子に繋がるポートおよびネットをｗ３,ｏｕｔとすると、図６（ｂ）に示すように、
・ポートＩＮ１の入力信号とポートＩＮ２の入力信号とが同時に遷移する状態（同時遷移状態）では、出力信号は最も鈍りが小さい状態となり、
・ポートＩＮ１の入力信号とポートＩＮ２の入力信号とが同時遷移しない状態（例えば、他ピン固定非同時遷移状態）では、出力信号は最も鈍りが大きい状態となる。
【００７０】
以上説明したステップ５０３の処理が完了したのち、ステップ５０４で、タイミングウィンドウ（ＴＷ）が重なった（入力遷移タイミング差がない）多入力論理セルについて、遅延ライブラリ（１０５）の同時遷移遅延時間テーブルを用いてセル遅延時間が再計算される。すなわち、図６（ａ）の２入力ＮＡＮＤに例示されるように、ポートＩＮ１のタイミングウィンドウ（ＴＷ）とポートＩＮ２のタイミングウィンドウ（ＴＷ）とが重なった（入力遷移タイミング差がない）場合、遅延ライブラリ（１０５）における同時遷移遅延時間テーブルが選択されたうえで、そのテーブルを用いてセル遅延時間が再計算される。そして、その再計算値がセル遅延時間として記載される。なお、タイミングウィンドウ（ＴＷ）が重ならなかった（入力遷移タイミング差がある）場合、セル遅延時間は書き換えられない。
【００７１】
次にステップ５０５において、上述したステップ５０４でセル遅延特性情報の書換え処理の結果に基づいてゲートレベル遅延時間の計算とゲートレベルタイミング検証とが実施される。次にステップ５０６において、ステップ５０５のゲートレベルタイミング検証結果に基づいてタイミングウィンドウ（ＴＷ）が再度生成されて、多入力論理セルの入力端子におけるタイミングウィンドウ（ＴＷ）の重なりがチェックされる。ステップ５０６におけるチェック処理の結果、タイミングウィンドウ（ＴＷ）に新しい重なりがある（入力遷移タイミング差がある）場合は、ステップ５０４に戻り、重なりが無い（入力遷移タイミング差がない）場合は、ステップ５０７に戻る。最後にステップ５０７においてタイミングウィンドウ（ＴＷ）の重なりの有無が再度確認される。ステップ５０７において重なりが無いことが確認されると、ゲートレベル遅延時間が出力されてゲートレベル遅延時間の計算が終了する。
【００７２】
（実施の形態５）
図７を参照して、本発明の実施の形態５におけるゲートレベル遅延時間の計算方法を説明する。本実施の形態は同時遷移を考慮している。前述した実施の形態４では、始めに同時遷移を考慮しないタイミング検証が行われたうえで、同時遷移を考慮したタイミング検証が行われることで、計算結果を実動作でのセル遅延時間へと近づけていた。しかしながら、実施の形態４では、最終的な遅延計算結果が実動作に比べて、楽観的となる可能性がある。このことを踏まえて本実施の形態では、始めに同時遷移を考慮した悲観的なタイミング検証が行われたうえで、そのタイミング検証においてタイミングウィンドウ（ＴＷ）が重ならない（入力遷移タイミング差が生じた）セルにおいては、同時遷移による悲観性を除いたセル遅延時間の計算が実施される。以下、詳細に説明する。
【００７３】
ステップ６０１において、入力されたデータに従って同時遷移遅延時間テーブル、または他ピン固定非同時遅延時間テーブルを用いてセル遅延時間が計算される。このとき、タイミング検証結果が悲観的になる入力信号の遷移形態に対応した遅延時間テーブルが選択される。次にステップ６０２において、ステップ６０１で計算されたセル遅延時間に基づいてゲートレベル遅延時間の計算とそのゲートレベル遅延時間に基づいたゲートレベルタイミング検証とが実施される。ステップ６０２が実施されることで、多入力論理セルの各入力端子における信号遷移タイミングが分かる。次にステップ６０３において、ステップ６０２で得られた情報に基づいて、多入力論理セルの入力端子どうしにおけるタイミングウィンドウ（ＴＷ）の重なりがチェックされる。次にステップ６０４において、ステップ６０３で入力端子どうしでのタイミングウィンドウ（ＴＷ）が重ならない（入力遷移タイミング差がない）セルとして検出された多入力論理セルのセル遅延時間が、同時遷移遅延時間テーブルに基づいて再計算される。次にステップ６０５において、ステップ６０４で再計算されたセル遅延時間情報に基づいてゲートレベル遅延時間が再計算されたうえで、そのゲートレベル遅延時間に基づいてゲートレベルタイミング検証が実施される。次にステップ６０６において、ステップ６０４で書き換えられたタイミングウィンドウ（ＴＷ）の重なりに変化が生じたか否かがチェックされる。ステップ６０６のチェックでタイミングウィンドウ（ＴＷ）の重なりに変化が生じたと判断されれば、ステップ６０４に戻る。変化が生じていないと判断されれば、ステップ６０７に進み、タイミングウィンドウ（ＴＷ）の重なりの見直しが無くなったゲートレベル遅延時間が出力される。
【００７４】
（実施の形態６）
図８を参照して、本発明の実施の形態６のゲートレベル遅延時間の計算方法を説明する。本実施の形態では、同時遷移が考慮されている。実施の形態５では、すべてのパスについて、タイミングウィンドウ（ＴＷ）の重なりがチェックされる。しかしながら、回路の設計上のタイミング制約を満たしているパスについては、実動作のセル遅延時間に近づけて高精度に解析する必要はなく、タイミングウィンドウ（ＴＷ）の重なりをチェックする多入力論理セルは、エラーが発生したパス上の多入力論理セルに限定することができる。本実施の形態では、このような理論に基づいて、タイミングウィンドウ（ＴＷ）の重なりをチェックする多入力論理セルを限定することで計算処理が削減されている。以下、詳細に説明する。
【００７５】
ステップ７０１において、入力されたデータに従って同時遷移遅延時間テーブル、または他ピン固定非同時遅延時間テーブルを用いてセル遅延時間が計算される。このとき、ゲートレベルタイミング検証結果が悲観的になる入力信号の遷移形態に対応した遅延時間テーブルが選択される。次にステップ７０２において、ステップ７０１で計算されたセル遅延時間情報に基づいてゲートレベル遅延時間が計算されたうえで、そのゲートレベル遅延時間に基づいたゲートレベルタイミング検証が実施される。ステップ７０２が実施されることで、多入力論理セルの入力端子における信号遷移タイミングが分かる。次にステップ７０３において、ステップ７０２で得られた情報に基づいて、回路の設計上のタイミング制約違反となる信号経路に含まれる多入力論理セルの入力端子のタイミングウィンドウ（ＴＷ）の重なりが選択的にチェックされる。このとき、回路の設計上のタイミング制約違反とならない信号経路に含まれる多入力論理セルの入力端子のタイミングウィンドウ（ＴＷ）の重なりはチェックされない。これにより、計算処理が削減される。次にステップ７０４において、ステップ７０３でタイミングウィンドウ（ＴＷ）が重ならない（入力遷移タイミング差がない）セルとして検出された多入力論理セルのセル遅延時間が、同時遷移遅延時間テーブルに基づいて再計算される。次にステップ７０５において、ステップ７０４で再計算されたセル遅延時間情報に基づいてゲートレベル遅延時間が再計算されたうえで、そのゲートレベル遅延時間に基づいてゲートレベルタイミング検証が実施される。次に、ステップ７０６において、ステップ７０４で書き換えられたタイミングウィンドウ（ＴＷ）の重なりに変化が生じたか否かがチェックされる。ステップ７０６のチェックでタイミングウィンドウ（ＴＷ）の重なりに変化が生じたと判断されれば、ステップ７０４に戻る。変化が生じていないと判断されれば、ステップ７０７に進み、タイミングウィンドウ（ＴＷ）の重なりの見直しが無くなったゲートレベル遅延時間が出力される。
【００７６】
（実施の形態７）
本発明の実施の形態７のゲートレベル遅延時間の計算方法を説明する。本実施の形態では、同時遷移が考慮されている。本実施の形態は、前述した実施の形態４に類似しているものの、
・遅延ライブラリ（セル遅延時間特性情報）（１０５）
・ゲートレベル遅延時間の計算（１０８）
が異なる。
【００７７】
本実施の形態における遅延ライブラリ（セル遅延時間特性情報）（１０５）とゲートレベル遅延計算（１０８）とについて順次説明する。実施の形態１では、遅延ライブラリ（セル遅延時間特性情報）（１０５）として、図９（ａ）に示すように、予め一つに決められた入力信号のパターンにおける特性（同時遷移遅延時間テーブルと他ピン固定非同時遷移遅延時間テーブル）が登録されていた。ここでいう予め一つに決められた入力信号のパターンとは、
・キャラクタライズ対象外入力端子の入力信号が０または１に固定される状態、
・キャラクタライズ対象外入力端子がキャラクタライズ対象入力端子と同じタイミングで遷移される状態、
のことである。
【００７８】
図２（ａ）に示すような２入力ＮＡＮＤのＡ端子から出力端子Ｙまでにおける遅延ライブラリ（遅延時間特性情報）（１０５）を想定した場合、前者の状態としては、入力端子Ｂを１に固定した状態が例示され、後者の状態としては、入力端子Ｂへの信号入力を入力端子Ａの信号入力と同じタイミングで入力させた状態が例示される。
【００７９】
これに対して本実施の形態では、図９（ｂ）に示すように、複数設定した入力遷移タイミング差毎に遅延時間テーブルを作成して遅延ライブラリ（遅延時間特性情報）（１０５）に登録している。図９（ｂ）では、入力遷移タイミング差（０ｐｓ）、（５０ｐｓ）、（１００ｐｓ）毎に遅延時間テーブルを作成している。ここで、入力遷移タイミング差（０ｐｓ）とは、同時遷移状態を示し、入力遷移タイミング差（０ｐｓ）における遅延時間テーブルは、同時遷移遅延時間テーブルに相当し、入力遷移タイミング差（１００ｐｓ）における遅延時間テーブルは、他ピン固定非同時遷移遅延時間テーブルに相当する。
【００８０】
具体的な遅延計算処理手順について、図１３のフロー図を参照して説明する。ステップ５０１において、入力データに従って、いずれか一つの遅延時間テーブル（図９（ｂ）の例では、入力遷移タイミング差（０ｐｓ）、（５０ｐｓ）、または（１００ｐｓ）における遅延時間テーブル）を用いたセル遅延時間の計算処理が実施される。次に、ステップ５０２において、ステップ５０１で計算された各多入力論理セルのセル遅延時間（遅延値）と配線の遅延時間（遅延値）とに基づいてゲートレベル遅延時間が算出されたうえで、そのゲートレベル遅延時間に基づいてゲートレベルタイミング検証が実施される。次に、ステップ１３０３において、ステップ５０２で実施されたゲートレベルタイミング検証の結果に基づいて、多入力論理セルの入力端子のタイミングウィンドウ（ＴＷ）が生成され、さらに生成されたタイミングウィンドウ（ＴＷ）どうしで重なり（入力遷移タイミング差の大きさ）がチェックされる。
【００８１】
次にステップ１３０４において、チェックされたタイミングウィンドウ（ＴＷ）の重なり量に基づいて、セル遅延時間特性情報が置き換えられる。このステップを実行するために、予め、図９（ｂ）に例示されるように、入力端子間の入力遷移タイミング差の程度に応じた遅延時間テーブルが作成されたうえで、その遅延時間テーブルが遅延ライブラリ１０５に格納されている。このテーブルは、上述したように入力遷移タイミング差毎に作成されている。各テーブルには、セル遅延時間と多入力論理セルの出力特定とが対応付けられて記録されている。ここでいう多入力論理セルの出力特定は、多入力論理セルにおける出力負荷容量と出力信号の傾きとの組み合わせにより規定される。
【００８２】
ステップ１３０４では、まず、チェックされたタイミングウィンドウ（ＴＷ）の重なり量に基づいて、遅延時間テーブルが選択される。そのうえで、多入力論理セルにおける出力負荷容量と出力信号の傾きとの組み合わせが、遅延時間テーブルに照合されることで、選択された遅延時間テーブルから、その多入力論理セルにおける最適なセル遅延時間が抽出される。遅延ライブラリにおけるセル遅延時間情報は、抽出された最適セル遅延時間によって書き換えられる。
【００８３】
また、入力端子間に一定時間以上の入力遷移タイミング差がある状態では、遅延ライブラリにおいて同時遷移をしない状態で、任意の遅延値を選択して用いることも可能である。その場合にはセル遅延時間の情報は書き換えられない。
【００８４】
さらに、タイミングウィンドウ（ＴＷ）が重なる状態では、入力遷移タイミング差０である場合に選択される遅延時間テーブルは、タイミングウィンドウ（ＴＷ）の重なりに関係なく共通したものとなる。そのため、入力遷移タイミング差０のテーブルとして共通テーブルを設定することが可能となって、その分、テーブルの記憶に要する記録容量を削減することが可能となる。
【００８５】
次にステップ５０５において、ステップ１３０４で書き換えられたセル遅延時間に基づいてゲートレベル遅延時間の計算と、そのゲートレベル遅延時間に基づいたゲートレベルタイミング検証とが実施される。次にステップ１３０６において、ステップ５０５で実施されたゲートレベルタイミング検証の結果に基づいてタイミングウィンドウ（ＴＷ）が再度生成されたうえで、多入力論理セルの入力端子どうしにおける入力遷移タイミング差が再度チェックされる。再度チェックされた結果、多入力論理セルの入力端子どうしにおいて、タイミングウィンドウ（ＴＷ）に差がある（新しい重なりがある）場合はステップ１３０４に戻り、差がない（新しい重なりがない）場合はステップ１３０７に進む。
【００８６】
最後にステップ１３０７において、入力遷移タイミング差の更新がないことが確認され、更新が無ければ、計算されたゲートレベル遅延時間が出力される。これによりゲートレベル遅延計算が終了する。
【００８７】
（実施の形態８）
図１４を参照して、本発明の実施の形態８におけるゲートレベル遅延時間の計算方法を説明する。本実施の形態は同時遷移を考慮している。前述した実施の形態７では、始めに同時遷移を考慮しないゲートレベルタイミング検証（ゲートレベル遅延時間の計算）が行われたうえで、同時遷移を考慮したゲートレベルタイミング検証が行われることで、計算結果を実動作の遅延時間へと近づけていた。しかしながら、実施の形態７では、最終的な遅延計算結果が実動作に比べて、楽観的となる可能性がある。このことを踏まえて本実施の形態では、始めに同時遷移を考慮した悲観的なゲートレベルタイミング検証が行われたうえで、そのゲートレベルタイミング検証においてタイミングウィンドウ（ＴＷ）が重ならない（入力遷移タイミング差が生じた）セルにおいては、同時遷移による悲観性を除いたゲートレベルタイミング検証が実施される。以下、詳細に説明する。
【００８８】
図１４に示すステップ１４０１において、入力されたデータに応じた任意の遅延時間テーブルを用いてセル遅延時間が計算される。このとき、ゲートレベルタイミング検証が悲観的になる入力信号の遷移形態に対応した遅延時間テーブルが選択される。次にステップ６０２において、ステップ１４０１で計算されたセル遅延時間に基づいて、ゲートレベル遅延時間の計算とそのゲートレベル遅延時間に基づいたゲートレベルタイミング検証が実施される。ステップ６０２が実施されることで、多入力論理セルの入力端子における信号遷移タイミングが分かる。次にステップ１４０３において、ステップ６０２で得られた情報に基づいて、多入力論理セルの各入力端子どうしにおけるタイミングウィンドウ（ＴＷ）の重なりがチェックされる。次にステップ１４０４において、ステップ１４０３で入力端子どうしでのタイミングウィンドウ（ＴＷ）の重なりが小さい（入力遷移タイミング差が一定時間以内）セルとして検出された多入力論理セルのセル遅延時間が、そのタイミングウィンドウ（ＴＷ）の重なりの大きさに応じた遅延時間テーブルに基づいて再計算される。次にステップ６０５において、ステップ１４０４で再計算されたセル遅延時間情報に基づいてゲートレベル遅延時間が再計算されたうえで、そのゲートレベル遅延時間に基づいてゲートレベルタイミング検証が実施される。次に、ステップ１４０６において、ステップ１４０４でゲートレベル遅延時間情報が書き換えられた後の入力遷移タイミング差が再度チェックされる。ステップ１４０６のチェックで入力遷移タイミング差が検出されれば、ステップ１４０４に戻る。無ければステップ１４０７に進む。ステップ１４０７では、入力遷移タイミング差の見直しが不要になったゲートレベル遅延時間が出力される。
【００８９】
（実施の形態９）
図１５を参照して本発明の実施の形態９の遅延計算方法を説明する。本実施の形態では、同時遷移が考慮されている。実施の形態８では、すべてのパスについて、タイミングウィンドウ（ＴＷ）の重なりがチェックされている。しかしながら、タイミング制約を満たしているパスについては、実動作のセル遅延時間に近づけて高精度に解析する必要はなく、タイミングウィンドウ（ＴＷ）の重なりをチェックするセルは、エラーが発生したパス上の多入力論理セルのみに限定することができる。本実施の形態では、このような理論に基づいて、タイミングウィンドウ（ＴＷ）の重なりをチェックする多入力論理セルを限定することで計算処理が削減されている。以下、詳細に説明する。
【００９０】
図１５に示すステップ１５０１において、入力されたデータに応じた任意の遅延時間テーブルを用いてセル遅延時間が計算される。このとき、ゲートレベルタイミング検証結果が悲観的になる入力信号の遷移形態に対応した遅延時間テーブルが選択される。次にステップ７０２において、ステップ１５０１で計算されたセル遅延時間に基づいて、ゲートレベル遅延時間の計算とそのゲートレベル遅延時間に基づいたゲートレベルタイミング検証が実施される。ステップ７０２が実施されることで、多入力論理セルの入力端子における信号遷移タイミングが分かる。次にステップ１５０３において、ステップ７０２で得られた情報に基づいて、制約違反となる信号経路に含まれる多入力論理セルの入力端子どうしのタイミングウィンドウ（ＴＷ）の間で、一定時間以上の差（入力遷移タイミング差）が生じているか否かがチェックされる。次にステップ１５０４において、ステップ１５０３で一定時間以上の入力遷移タイミング差が生じている（入力遷移タイミング差が一定時間以内に収まっている）多入力論理セルのセル遅延時間が、その入力遷移タイミング差の大きさに応じた遅延時間テーブルに基づいて再計算される。次にステップ７０５において、ステップ１５０４で再計算されたセル遅延時間情報に基づいてゲートレベル遅延時間が再計算されたうえで、そのゲートレベル遅延時間に基づいてゲートレベルタイミング検証が再実施される。次に、ステップ１５０６において、ステップ７０５でタイミング再検証を通じて検出された入力遷移タイミング差が再度チェックされる。ステップ１５０６の入力遷移タイミング差の再チェックにおいて入力遷移タイミング差に変化が生じていると判断されれば、ステップ１５０４に戻り、変化が生じていないと判断されれば、ステップ１５０７に進み、入力遷移タイミング差の見直しの必要性が無くなった遅延情報が出力される。
【００９１】
なお、以上説明した各実施の形態の遅延ライブラリの作成方法および遅延計算方法は、図１８に示すようなハードウェア構成により実現できる。この構成では、ハードディスク、ＣＤ−ＲＯＭなどの記憶媒体に記録されたプログラムを、コンピュータによって記録媒体から読み取って実行することで、遅延ライブラリの作成方法、および遅延計算方法を実現することができる。
【産業上の利用可能性】
【００９２】
本発明にかかる遅延ライブラリの作成方法および遅延計算方法は、多入力論理セルにおける入力端子への信号入力の同時遷移時に、セル遅延時間が速く、または遅くなる影響を考慮することが可能であり、設計マージンの削減が求められる微細プロセスの設計およびゲートレベルタイミング検証において、楽観性、または悲観性を削減するのに有用である。
【図面の簡単な説明】
【００９３】
【図１】遅延計算の入力データ及び処理フローを示す図
【図２】多入力論理セルの入力端子への信号入力タイミングと出力の関係を示す図
【図３】遅延ライブラリ作成に必要な情報と、遅延ライブラリ中の値の関係を示す図
【図４】多入力論理セルの入力端子におけるタイミングウィンドウ（ＴＷ）の重なりを示す図
【図５】多入力論理セルの同時遷移を考慮した遅延計算フローを示す図
【図６】多入力論理セルの同時遷移・非同時遷移時の出力信号と入力端子におけるタイミングウィンドウ（ＴＷ）を示す図
【図７】多入力論理セルの同時遷移を考慮した遅延計算フローを示す図
【図８】多入力論理セルの同時遷移を考慮した遅延計算フローを示す図
【図９】多入力論理セルの入力端子における同時遷移時と非同時遷移時の両方の場合の遅延値が登録された遅延ライブラリを示す図
【図１０】多入力論理セルの同時遷移を考慮したキャラクタライズフローを示す図
【図１１】多入力論理セルの同時遷移を考慮したキャラクタライズフローを示す図
【図１２】多入力論理セルの同時遷移を考慮したキャラクタライズフローを示す図
【図１３】多入力論理セルの同時遷移を考慮した遅延計算フローを示す図
【図１４】多入力論理セルの同時遷移を考慮した遅延計算フローを示す図
【図１５】多入力論理セルの同時遷移を考慮した遅延計算フローを示す図
【図１６】多入力論理セルの入力遷移タイミング差と遅延の関係を示す図
【図１７】多入力論理セルの同時遷移時と非同時遷移時の遅延時間の違いを示す図
【図１８】本発明の実施の形態の遅延ライブラリ作成および遅延計算装置のハードウェアの例を示す図。
【符号の説明】
【００９４】
（１０２〜１０９）
ゲートレベル遅延計算のステップとゲートレベルタイミング検証のステップと、入力データ
（ａ−１、ａ−２、ｂ−１、ｂ−２）
２入力セルの入力端子の信号入力タイミング
（５０１〜５０７、６０１〜６０７、７０１〜７０７、１３０３〜１３０７、１４０１〜１４０７、１５０１〜１５０７）
多入力論理セルの同時遷移を考慮した遅延計算フローの各ステップ
（８０１〜８０４、８１１〜８１４、８２１〜８２４）
多入力論理セルの同時遷移を考慮した遅延ライブラリキャラクタライズフローの各ステップ
【図１】
2010020372.tif 000003
【図２】
2010020372.tif 000004
【図３】
2010020372.tif 000005
【図４】
2010020372.tif 000006
【図５】
2010020372.tif 000007
【図６】
2010020372.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2010020372.tif 000016
【図１５】
2010020372.tif 000017
【図１６】
2010020372.tif 000018
【図１７】
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【図１８】
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