(57)【要約】【課題】メモリの信頼性を損なうことなく、高速データ読み出しを実現すること。【解決手段】不揮発性半導体メモリ１０は、メモリセルＭＣと、メモリセルＭＣに接続された第１ゲート制御回路３０及び第２ゲート制御回路２０とを備える。メモリセルＭＣは、半導体基板１中のチャネル領域４上にゲート絶縁膜５を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され絶縁体を介して第１ゲート電極ＷＧとカップリングする第２ゲート電極ＣＧと、チャネル領域４と第２ゲート電極ＣＧとの間に少なくとも形成された電荷トラップ膜６とを有する。第２ゲート電極ＣＧを有するメモリセルトランジスタＣＴＲに記憶されたデータの読み出し時、第１ゲート制御回路３０は、第１ゲート電極ＷＧに第１電位を印加する。第２ゲート制御回路２０は、少なくとも第１ゲート電極ＷＧに第１電位が印加された時に、当該第２ゲート電極ＣＧをフローティング状態にする。【選択図】図５
2010020848.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続された第１ゲート制御回路及び第２ゲート制御回路と
を備え、
前記メモリセルは、
半導体基板中のチャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側方に形成され、絶縁体を介して前記第１ゲート電極とカップリングする第２ゲート電極と、
電荷をトラップする絶縁膜であって、前記チャネル領域と前記第２ゲート電極との間に少なくとも形成された電荷トラップ膜と
を有し、
前記第２ゲート電極を有するメモリセルトランジスタに記憶されるデータは、前記電荷トラップ膜でトラップされた電荷量に応じて変動し、
前記メモリセルトランジスタに記憶されたデータの読み出し時、前記第１ゲート制御回路は、前記第１ゲート電極に第１電位を印加し、
前記第２ゲート制御回路は、少なくとも前記第１ゲート電極に前記第１電位が印加された時に、前記第２ゲート電極をフローティング状態にする
不揮発性半導体メモリ。
【請求項２】
請求項１に記載の不揮発性半導体メモリであって、
前記第１ゲート電極と前記第２ゲート電極は、互いに平行に延在する
不揮発性半導体メモリ。
【請求項３】
請求項１又は２に記載の不揮発性半導体メモリであって、
前記第２ゲート制御回路は、前記第１ゲート電極に前記第１電位が印加される前に、前記第２ゲート電極を第２電位にプリチャージする
不揮発性半導体メモリ。
【請求項４】
請求項３に記載の不揮発性半導体メモリであって、
前記第２ゲート電極に前記第２電位が印加されている時、前記データに依らず前記メモリセルトランジスタはＯＦＦする
不揮発性半導体メモリ。
【請求項５】
請求項３又は４に記載の不揮発性半導体メモリであって、
前記第１ゲート電極に前記第１電位が印加された時、前記第２ゲート電極の電位は、前記第２電位から絶対値が前記第２電位より大きい第３電位に変化する
不揮発性半導体メモリ。
【請求項６】
請求項５に記載の不揮発性半導体メモリであって、
前記第２ゲート制御回路は、電源と前記第２ゲート電極との間に介在しソースが前記第２ゲート電極に接続されたトランジスタを含み、
前記第２ゲート電極に対するプリチャージ動作時、前記ソースには前記第２電位が現れ、
前記第２ゲート電極の電位が前記第３電位に変化すると、前記トランジスタはＯＦＦする
不揮発性半導体メモリ。
【請求項７】
請求項３乃至５のいずれか一項に記載の不揮発性半導体メモリであって、
前記第２ゲート制御回路は、
電源と前記第２ゲート電極との間に介在し、ソースが前記第２ゲート電極に接続されたＮチャネルトランジスタと、
前記第２電位に前記トランジスタの閾値電圧を加えた電位に等しいゲート電位を、前記トランジスタのゲートに印加する電位印加回路と
を有する
不揮発性半導体メモリ。
【請求項８】
請求項３乃至５のいずれか一項に記載の不揮発性半導体メモリであって、
前記第２ゲート制御回路は、
ソース及びドレインの一方が前記第２ゲート電極に接続されたトランジスタと、
前記トランジスタのゲートと前記ソース及び前記ドレインの他方に所定の電位を印加する電位印加切換回路と
を有し、
前記電位印加切換回路は、前記ソース及び前記ドレインの他方に前記第２電位を印加し、
前記第２ゲート電極に対するプリチャージ動作時、前記電位印加切換回路は、前記トランジスタがＯＮする第１ゲート電位を前記ゲートに印加し、
前記プリチャージ動作の後、前記第１ゲート電極に前記第１電位が印加される前に、前記電位印加切換回路は、前記トランジスタがＯＦＦする第２ゲート電位を前記ゲートに印加する
不揮発性半導体メモリ。
【請求項９】
不揮発性半導体メモリからのデータ読み出し方法であって、
前記不揮発性半導体メモリのメモリセルは、
半導体基板中のチャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側方に形成され、絶縁体を介して前記第１ゲート電極とカップリングする第２ゲート電極と、
電荷をトラップする絶縁膜であって、前記チャネル領域と前記第２ゲート電極との間に少なくとも形成された電荷トラップ膜と
を有し、
前記第２ゲート電極を有するメモリセルトランジスタに記憶されるデータは、前記電荷トラップ膜でトラップされた電荷量に応じて変動し、
前記データ読み出し方法は、
前記メモリセルトランジスタに記憶されたデータの読み出し時、前記第１ゲート電極に第１電位を印加することと、
少なくとも前記第１ゲート電極に前記第１電位が印加された時に、前記第２ゲート電極をフローティング状態にすることと
を含む
データ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。特に、本発明は、電荷トラップ型の不揮発性半導体メモリ及びその動作方法に関する。
【背景技術】
【０００２】
電気的に消去／書き込みが可能な不揮発性半導体メモリとして、フラッシュメモリや電荷トラップ型メモリ（Charge Trapping Memory）が知られている。このうち電荷トラップ型メモリは、電荷をトラップする素子を用いてデータを記憶する。電荷をトラップする素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタである。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Silicon）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。
【０００３】
ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有している。例えば、ゲート電極、ソース／ドレイン及び基板に適当な電位を印加することにより、シリコン窒化膜に電子を注入することができる。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧は減少する。このような閾値電圧の変化を利用することにより、ＭＯＮＯＳトランジスタは、データ「１」、「０」を不揮発的に記憶することができる。つまり、電荷トラップ型メモリは、ＭＯＮＯＳトランジスタをメモリセルトランジスタとして利用することにより、データを記憶する。
【０００４】
特許文献１には、１つのメモリセルが２つのＭＯＮＯＳトランジスタを有する電荷トラップ型メモリ（ＴｗｉｎＭＯＮＯＳ）が記載されている。ワードゲートの両側に２つのコントロールゲートが形成され、それぞれのコントロールゲートと基板との間にＯＮＯ膜が形成されている。つまり、ワードゲートの両側に２つのＭＯＮＯＳトランジスタが形成されており、１つのメモリセルに２ビットのデータを記録可能である。データ読み出し時には、その２ビットは、読み出し対象のビットと、他方のビットとに区分される。読み出し対象ビット側のコントロールゲートは、以下「読み出し側ＣＧ」と参照され、他方のコントロールゲートは、以下「オーバーライド側ＣＧ」と参照される。
【０００５】
特許文献１に記載されたデータ読み出しは、スタンバイ段階と、読み出し段階に分けられる。スタンバイ段階において、読み出し側ＣＧ及びオーバーライド側ＣＧは全て、電源電位（１．８Ｖ）にプリチャージされる。ワードゲートに印加される電位は０Ｖである。その後の読み出し段階において、読み出し側ＣＧは電源に電気的に接続されたままであり、一方、オーバーライド側ＣＧはフローティング状態に設定される。更に、ワードゲートには、電源電位（１．８Ｖ）が印加される。このとき、読み出し側ＣＧは電源に電気的に接続されたままなので、その電位も１．８Ｖのままである。一方、フローティング状態のオーバーライド側ＣＧの電位は、ワードゲートとの間の容量カップリングにより、約２．５Ｖまでブーストされる。
【０００６】
【特許文献１】米国特許ＵＳ６，７３５，１１８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のようなＭＯＮＯＳトランジスタからのデータ読み出し速度を向上させるためには、コントロールゲートの電位を所定の読み出し電位まで素早く上げる必要がある。コントロールゲートの抵抗は高いため、その電位を素早く上げるために、ゲート上面にシリサイドを形成することが考えられる。しかしながら、シリサイド化工程においては、コントロールゲート上面に形成されるシリサイドと、ワードゲートやソース／ドレイン拡散層の上面に形成されるシリサイドとの間のショートが懸念される。あるいは、コントロールゲートに対して低抵抗の裏打ち配線を頻繁に設けることも考えられる。しかしながらこの場合、メモリ面積が増大してしまう。
【０００８】
そこで、上記特許文献１に記載されているように、コントロールゲートの電位を“所定の読み出し電位”にあらかじめ固定しておき、読み出し動作ではワードゲートだけをＯＮ／ＯＦＦすることが考えられる。読み出し段階では、コントロールゲートの電位を上げる必要がないので、データ読み出し速度が向上する。しかしながらこの場合、データ読み出しが行われない間にも、全てのコントロールゲートに高い読み出し電位（ストレス）がかかりっぱなしになる。その結果、記憶データがＦＮ（Fowler-Nordheim）電流などによって影響をうけることが起こり得る。すなわち、コントロールゲートに絶えず印加されるストレスは、メモリの信頼性を損なう原因となる。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の第１の観点において、不揮発性半導体メモリ（１０）が提供される。その不揮発性半導体メモリ（１０）は、メモリセル（ＭＣ）と、メモリセル（ＭＣ）に接続された第１ゲート制御回路（３０）及び第２ゲート制御回路（２０）とを備える。メモリセル（ＭＣ）は、半導体基板（１）中のチャネル領域（４）上にゲート絶縁膜（５）を介して形成された第１ゲート電極（ＷＧ）と、第１ゲート電極（ＷＧ）の側方に形成され絶縁体（７）を介して第１ゲート電極（ＷＧ）とカップリングする第２ゲート電極（ＣＧ）と、電荷をトラップする絶縁膜であってチャネル領域（４）と第２ゲート電極（ＣＧ）との間に少なくとも形成された電荷トラップ膜（６）と、を有する。第２ゲート電極（ＣＧ）を有するメモリセルトランジスタ（ＣＴＲ）に記憶されるデータは、電荷トラップ膜（６）でトラップされた電荷量に応じて変動する。そのメモリセルトランジスタ（ＣＴＲ）に記憶されたデータの読み出し時、第１ゲート制御回路（３０）は、第１ゲート電極（ＷＧ）に第１電位（Ｖｗｇ）を印加する。第２ゲート制御回路（２０）は、少なくとも第１ゲート電極（ＷＧ）に第１電位（Ｖｗｇ）が印加された時に、第２ゲート電極（ＣＧ）をフローティング状態にする。
【００１１】
本発明の第２の観点において、不揮発性半導体メモリ（１０）からのデータ読み出し方法が提供される。その不揮発性半導体メモリ（１０）のメモリセル（ＭＣ）は、半導体基板（１）中のチャネル領域（４）上にゲート絶縁膜（５）を介して形成された第１ゲート電極（ＷＧ）と、第１ゲート電極（ＷＧ）の側方に形成され絶縁体（７）を介して第１ゲート電極（ＷＧ）とカップリングする第２ゲート電極（ＣＧ）と、電荷をトラップする絶縁膜であってチャネル領域（４）と第２ゲート電極（ＣＧ）との間に少なくとも形成された電荷トラップ膜（６）と、を有する。第２ゲート電極（ＣＧ）を有するメモリセルトランジスタ（ＣＴＲ）に記憶されるデータは、電荷トラップ膜（６）でトラップされた電荷量に応じて変動する。データ読み出し方法は、（Ａ）そのメモリセルトランジスタ（ＣＴＲ）に記憶されたデータの読み出し時、第１ゲート電極（ＷＧ）に第１電位（Ｖｗｇ）を印加することと、（Ｂ）少なくとも第１ゲート電極（ＷＧ）に第１電位（Ｖｗｇ）が印加された時に、第２ゲート電極（ＣＧ）をフローティング状態にすることと、を含む。
【００１２】
以上に説明されたように、読み出し対象のメモリセルトランジスタ（ＣＴＲ）のデータが読み出されるとき、当該メモリセルトランジスタ（ＣＴＲ）の第２ゲート電極（ＣＧ）はフローティング状態に設定され、隣りの第１ゲート電極（ＷＧ）に第１電位（Ｖｗｇ）が印加される。その結果、当該第２ゲート電極（ＣＧ）の電位が、第１ゲート電極（ＷＧ）との容量カップリングにより、所定の読み出し電位まで上昇する。容量カップリングによる電位上昇のため、第２ゲート電極（ＣＧ）のどの部分にも遅れは生じず、高速データ読み出しが実現される。シリサイドや裏打ち配線は必ずしも必要でないため、ショートの発生や面積増大が防止され、且つ、製造プロセスが簡素化される。
【００１３】
また、第２ゲート電極（ＣＧ）の電位は、第１ゲート電極（ＷＧ）との容量カップリングにより所定の読み出し電位まで上昇するため、当該第２ゲート電極（ＣＧ）をその読み出し電位まであらかじめプリチャージしておく必要はない。あらかじめプリチャージされるとしても、そのプリチャージ電位は読み出し電位より低く設定される。従って、第２ゲート電極（ＣＧ）にかかるストレスが軽減される。更に、第１ゲート電極（ＷＧ）との容量カップリングにより電位が所定の読み出し電位まで上昇するのは、当該第１ゲート電極（ＷＧ）の隣りの第２ゲート電極（ＣＧ）だけである。その他の第２ゲート電極（ＣＧ）の電位は低いままである。このように、第２ゲート電極（ＣＧ）、すなわち記憶データにかかるストレスは総じて軽減される。その結果、メモリの信頼性が向上する。
【発明の効果】
【００１４】
本発明によれば、メモリの信頼性を損なうことなく、高速データ読み出しを実現することが可能となる。
【発明を実施するための最良の形態】
【００１５】
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリ及びその動作方法を説明する。
【００１６】
１．メモリセル
１−１．構造
図１は、本実施の形態の形態に係る不揮発性半導体メモリのメモリセルＭＣの構造を概略的に示している。半導体基板１中に、素子間を分離する素子分離構造２が形成されている。素子分離構造２は、例えばＳＴＩ（Shallow Trench Isolation）構造である。また、半導体基板１中に、メモリセルトランジスタのソース／ドレインとして機能する拡散層３ａ、３ｂが形成されている。例えば、半導体基板１はＰ型シリコン基板（Ｐ型ウェル）であり、拡散層３ａ、３ｂはＮ型拡散層である。拡散層３ａ、３ｂ間の半導体領域がチャネル領域４であり、チャネル方向はＸ方向である。
【００１７】
チャネル領域４上には、複数のゲート電極が設けられている。具体的には、ワードゲートＷＧが、第１ゲート絶縁膜５を介してチャネル領域４上に形成されている。また、コントロールゲートＣＧが、第２ゲート絶縁膜６を介してチャネル領域４上に形成されている。ワードゲートＷＧとコントロールゲートＣＧとの間には絶縁膜７が形成されている。つまり、コントロールゲートＣＧは、ワードゲートＷＧの側方に形成されており、絶縁膜７を介してワードゲートＷＧと容量カップリングしている。好適には、図１に示されるように、ワードゲートＷＧとコントロールゲートＣＧはＹ方向に沿って互いに平行に延在しており、全体として大きなカップリング容量が得られる。
【００１８】
コントロールゲートＣＧとチャネル領域４との間の第２ゲート絶縁膜６は、電荷をトラップする性質を有する「電荷トラップ膜」である。例えば、電荷トラップ膜６は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ膜である。ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有している。また、電荷トラップ膜６として、ＯＮ膜やＯＮＯＮ膜あるいは窒化膜だけが用いられてもよい。尚、製造プロセスの関係で、ワードゲートＷＧとコントロールゲートＣＧとの間の絶縁膜７は、電荷トラップ膜６と同じであってもよい。電荷トラップ膜６は、チャネル領域４とコントロールゲートＣＧとの間に少なくとも形成されていればよい。
【００１９】
以上に説明された電荷トラップ膜６、コントロールゲートＣＧ、及び拡散層３ａ、３ｂにより、ＭＯＮＯＳトランジスタＣＴＲ（メモリセルトランジスタ）が構成される。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタＣＴＲの閾値電圧は増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧は減少する。このような閾値電圧の変化を利用することにより、ＭＯＮＯＳトランジスタＣＴＲは、データ「１」、「０」を不揮発的に記憶することができる。逆に言えば、ＭＯＮＯＳトランジスタＣＴＲに記憶されるデータは、電荷トラップ膜６でトラップされた電荷量に応じて変動する。メモリセルＭＣは、このようなＭＯＮＯＳトランジスタＣＴＲをメモリセルトランジスタとして利用することにより、データを記憶する。
【００２０】
図１で示された例では、１つのメモリセルＭＣが、ワードゲートＷＧの両側に２つのＭＯＮＯＳトランジスタＣＴＲａ、ＣＴＲｂを有しており、ＭＯＮＯＳトランジスタＣＴＲａ、ＣＴＲｂの各々がコントロールゲートＣＧと電荷トラップ膜６を含んでいる。より詳細には、拡散層３ａ側には、絶縁膜７ａを挟んでコントロールゲートＣＧａが形成されており、そのコントロールゲートＣＧａとチャネル領域４との間に電荷トラップ膜６ａが形成されている。一方、拡散層３ｂ側には、絶縁膜７ｂを挟んでコントロールゲートＣＧｂが形成されており、そのコントロールゲートＣＧｂとチャネル領域４との間に電荷トラップ膜６ｂが形成されている。このように、図１で示されたメモリセルＭＣは、コントロールゲートＣＧａ側のＭＯＮＯＳトランジスタＣＴＲａとコントロールゲートＣＧｂ側のＭＯＮＯＳトランジスタＣＴＲｂとを含む、いわゆる「ツインＭＯＮＯＳ構造」を有している。そのようなメモリセルＭＣには、２ビットの情報を格納することができる。
【００２１】
図１で示されたメモリセルＭＣに対するデータ書き込み、消去、及び読み出しは、次の通りである。以下の説明において、アクセス対象のビットは、ＭＯＮＯＳトランジスタＣＴＲｂ（コントロールゲートＣＧｂ）側のビットであるとする。他方のＭＯＮＯＳトランジスタＣＴＲａ側の場合でも同様である。
【００２２】
１−２．データ書き込み
図２は、データ書き込み動作の一例を示す概念図である。データ書き込みは、ＣＨＥ（Channel Hot Electron）方式で行われる。例えば、ワードゲートＷＧ、コントロールゲートＣＧａ、コントロールゲートＣＧｂ、拡散層３ａ、及び拡散層３ｂに、それぞれ＋１Ｖ、＋２．５Ｖ、＋６Ｖ、０Ｖ、及び＋４Ｖの書き込み電位が印加される。このとき、コントロールゲートＣＧａ側の拡散層３ａがソースとして機能し、コントロールゲートＣＧｂ側の拡散層３ｂがドレインとして機能する。チャネル領域４中のエレクトロンは、ワードゲートＷＧとコントロールゲートＣＧｂとの間の強電界やドレイン３ｂ近傍の強電界により加速され、チャネルホットエレクトロンとなる。生成されたチャネルホットエレクトロンの一部が、コントロールゲートＣＧｂ下の電荷トラップ膜６ｂに注入される。その結果、コントロールゲートＣＧｂ側のＭＯＮＯＳトランジスタＣＴＲｂの閾値電圧が増加する。尚、コントロールゲートＣＧａ、ＣＧｂの両方に同じ書き込み電位が印加されてもよい。
【００２３】
１−３．データ消去
図３は、データ消去動作の一例を示す概念図である。データ消去は、ＨＨＩ（Hot Hole Injection）方式で行われる。例えば、ワードゲートＷＧ、コントロールゲートＣＧａ、コントロールゲートＣＧｂ、拡散層３ａ、及び拡散層３ｂに、それぞれ−２Ｖ、＋２．５Ｖ、−３Ｖ、０Ｖ、及び＋４．５Ｖの消去電位が印加される。ワードゲートＷＧに負電位（−２Ｖ）が印加されるため、チャネルは導通しない。一方、コントロールゲートＣＧｂに負電位（−３Ｖ）が印加され、拡散層３ｂに正電位（＋４．５Ｖ）が印加されるため、コントロールゲートＣＧｂと拡散層３ｂとの間に強電界が発生する。
【００２４】
その強電界が拡散層３ｂの端部周辺の空乏層に印加されると、その空乏層で「バンド間トンネル（Band-to-Band tunnel）現象」が発生する。バンド間トンネル現象により、本来キャリアの存在しない空乏層中に電子正孔対が発生する。電子正孔対のうち電子は、拡散層３ｂ（＋４．５Ｖ）の方へ引かれる。一方、電子正孔対のうち正孔（ホール）は、空乏層電界によって、チャネル領域４の方へ引かれる。この時、ホールは、空乏層電界によって加速され、ホットホールとなる。発生したホットホールは、格子に衝突し、新たな電子正孔対を発生させる可能性もある。電子正孔対の消滅数より発生数が多いと、アバランシェ降伏が発生する。このアバランシェ降伏によっても、多数のホットキャリア（ホットホール、ホットエレクトロン）が発生する。
【００２５】
このように、バンド間トンネル現象に起因して、多数のホットホールが空乏層やチャネル領域４に生成される。それらホットホールは、コントロールゲートＣＧｂの負電位（−３Ｖ）に引かれる。そして、高いエネルギーを有するホットホールが、コントロールゲートＣＧｂ下の電荷トラップ膜６ｂに注入される。その結果、コントロールゲートＣＧｂ側のＭＯＮＯＳトランジスタＣＴＲｂの閾値電圧が減少する。尚、コントロールゲートＣＧａ、ＣＧｂの両方に同じ消去電位が印加されてもよい。
【００２６】
１−４．データ読み出し
図４は、データ読み出し動作の一例を示す概念図である。例えば、ワードゲートＷＧ、コントロールゲートＣＧａ、コントロールゲートＣＧｂ、拡散層３ａ、及び拡散層３ｂに、それぞれ＋２．５Ｖ、＋２．５Ｖ、＋２．５Ｖ、＋１．２Ｖ、及び０Ｖの読み出し電位が印加される。このとき、コントロールゲートＣＧｂ側の拡散層３ｂがソースとして機能し、コントロールゲートＣＧａ側の拡散層３ａがドレインとして機能する。
【００２７】
閾値電圧が大きいプログラム状態では、コントロールゲートＣＧｂ側のＭＯＮＯＳトランジスタＣＴＲｂはＯＦＦし、チャネルは導通しない。一方、閾値電圧が小さい消去状態では、ＭＯＮＯＳトランジスタＣＴＲｂはＯＮする。キャリアがコントロールゲートＣＧａ下に到達しさえすれば、ドレイン３ａ周辺の空乏層電界によって、そのキャリアはドレインに吸い込まれる。つまり、ＭＯＮＯＳトランジスタＣＴＲｂがＯＮしさえすれば、コントロールゲートＣＧａ側のビットのデータにかかわらず、チャネルは導通する。従って、拡散層３ａ、３ｂにつながるビット線を流れる読み出し電流の大小に基づいて、コントロールゲートＣＧｂ側のビットのデータを判定することができる。
【００２８】
データ読み出し速度を向上させるためには、コントロールゲートＣＧの電位を所定の読み出し電位（＋２．５Ｖ）まで素早く上げる必要がある。そのために、コントロールゲートＣＧの電位をその読み出し電位（＋２．５Ｖ）にあらかじめ固定しておき、読み出し動作ではワードゲートＷＧのＯＮ／ＯＦＦだけを繰り返することが考えられる。しかしながらこの場合、データ読み出しが行われない間にも、全てのコントロールゲートＣＧに高い読み出し電位（＋２．５Ｖ）がかかりっぱなしになる。その結果、記憶データがＦＮ電流などによって影響をうけることが起こり得る。すなわち、コントロールゲートＣＧに絶えず印加されるストレスは、メモリの信頼性を損なう原因となる。
【００２９】
そこで、本実施の形態によれば、ワードゲートＷＧとコントロールゲートＣＧとの間の容量カップリングを利用することによって、コントロールゲートＣＧの電位が所定の読み出し電位（＋２．５Ｖ）まで押し上げられる。より詳細には、読み出し対象のＭＯＮＯＳトランジスタＣＴＲｂのデータが読み出されるとき、当該ＭＯＮＯＳトランジスタＣＴＲｂのコントロールゲートＣＧｂは「フローティング状態」に設定される。その結果、当該コントロールゲートＣＧｂの電位が、ワードゲートＷＧとの容量カップリングにより、所定の読み出し電位（＋２．５Ｖ）まで上昇する。容量カップリングによる電位上昇のため、コントロールゲートＣＧｂのどの部分にも遅れは生じず、高速データ読み出しが実現される。また、全てのコントロールゲートＣＧの電位をあらかじめ読み出し電位（＋２．５Ｖ）に固定しておく必要がないため、コントロールゲートＣＧにかかるストレスが軽減される。すなわち、本実施の形態によれば、メモリの信頼性を損なうことなく、高速データ読み出しを実現することが可能となる。
【００３０】
以下、本実施の形態に係るデータ読み出し動作を実現するための回路構成の一例を説明する。
【００３１】
２．回路構成
図５は、本実施の形態に係る不揮発性半導体メモリ１０の回路構成の一例を概略的に示している。図５では、例として４つのメモリセルＭＣ０〜ＭＣ３が示されている。メモリセルＭＣ０〜ＭＣ３の各々は、図１で示されたものと同じ構成を有している。ワードゲートＷＧ、コントロールゲートＣＧａ、ＣＧｂは、Ｙ方向に延在しており、メモリセルＭＣ０〜ＭＣ３の間で共有されている。拡散層３ａ、３ｂは、Ｘ方向に延在するビット線につながっている。
【００３２】
図５に示されるように、不揮発性半導体メモリ１０は、メモリセルＭＣ０〜ＭＣ３に接続されたＣＧ制御回路２０、ＷＧ制御回路３０、及びビット線制御回路４０を備えている。ＣＧ制御回路２０は、コントロールゲートＣＧａ、ＣＧｂに接続されており、コントロールゲートＣＧａ、ＣＧｂに印加される電位を制御する。ＷＧ制御回路３０は、ワードゲートＷＧに接続されており、ワードゲートＷＧに印加される電位を制御する。ビット線制御回路４０は、ビット線を介して拡散層３ａ、３ｂに接続されており、拡散層３ａ、３ｂに印加される電位を制御する。
【００３３】
図４及び図５を参照して、本実施の形態に係るデータ読み出しを詳細に説明する。例として、読み出し対象は、メモリセルＭＣ０のＭＯＮＯＳトランジスタＣＴＲｂに記憶されたデータであるとする。
【００３４】
まず、データ読み出しよりも前に、ＣＧ制御回路２０は、全てのコントロールゲートＣＧａ、ＣＧｂを所定のプリチャージ電位Ｖｐｒｅにプリチャージ（プリセット）する。コントロールゲートＣＧａ、ＣＧｂの電位Ｖｃｇは、プリチャージ電位Ｖｐｒｅとなる。後述されるように、このプリチャージ電位Ｖｐｒｅは、所定の読み出し電位（＋２．５Ｖ）よりも低い。この段階で、全てのワードゲートＷＧの電位は０Ｖであり、拡散層３ａ、３ｂの電位も０Ｖである。
【００３５】
次に、データ読み出し動作において、読み出し対象のメモリセルＭＣ０が選択される。ＷＧ制御回路３０は、読み出し対象のメモリセルＭＣ０につながるワードゲートＷＧを選択し、選択されたワードゲートＷＧに読み出し電位Ｖｗｇ（＋２．５Ｖ）を印加する。また、ビット線制御回路４０は、読み出し対象のメモリセルＭＣ０につながるビット線を選択し、選択されたビット線に読み出し電位Ｖｂｉｔを印加する。図４の例の場合、拡散層３ａ、３ｂに印加される読み出し電位Ｖｂｉｔは、それぞれ＋１．２Ｖ、０Ｖである。
【００３６】
ここで、読み出し対象のＭＯＮＯＳトランジスタＣＴＲｂのコントロールゲートＣＧｂは、「フローティング状態」に設定される。つまり、読み出し対象のＭＯＮＯＳトランジスタＣＴＲｂのコントロールゲートＣＧｂと電源との間の電気的接続が切断される。その方法としてはいくつか考えられる。例えば、ＣＧ制御回路２０は、ワードゲートＷＧに読み出し電位Ｖｗｇが印加される直前に、コントロールゲートＣＧｂと電源との間の電気的接続を“能動的”に切断する。あるいは、ＣＧ制御回路２０は、ワードゲートＷＧに対する読み出し電位Ｖｗｇの印加に応答して、コントロールゲートＣＧｂと電源との間の電気的接続を“自動的”に切断してもよい。いずれにせよ、ＣＧ制御回路２０は、少なくともワードゲートＷＧに読み出し電位Ｖｗｇが印加された時に、コントロールゲートＣＧｂをフローティング状態にする。
【００３７】
コントロールゲートＣＧｂは、周辺のワードゲートＷＧや拡散層３ｂと容量カップリングしている。コントロールゲートＣＧｂと隣りのワードゲートＷＧとの間の容量カップリングの度合いを表す「容量カップリング率」は、ＣＲ１であるとする。例えば、ワードゲートＷＧの電位が１Ｖ上昇し、それに応答してコントロールゲートＣＧｂの電位が０．６Ｖ上昇するとき、容量カップリング率ＣＲ１は６０％（０．６）である。同様に、コントロールゲートＣＧｂと拡散層３ｂとの間の容量カップリング率は、ＣＲ２であるとする。ワードゲートＷＧと拡散層３ｂのそれぞれに読み出し電位Ｖｗｇ、Ｖｂｉｔが印加されたとき、電源に対する電気的接続が切断されフローティング状態となったコントロールゲートＣＧｂの電位Ｖｃｇは、次の式（１）で与えられる。
【００３８】
Ｖｃｇ＝Ｖｐｒｅ＋ＣＲ１×Ｖｗｇ＋ＣＲ２×Ｖｂｉｔ    ・・・（１）
【００３９】
つまり、データ読み出し時、選択ワードゲートＷＧの隣りのコントロールゲートＣＧｂの電位Ｖｃｇは、プリチャージ電位Ｖｐｒｅから式（１）で与えられる電位に上昇する。より一般的には、コントロールゲートＣＧｂの電位Ｖｃｇは、プリチャージ電位Ｖｐｒｅから、絶対値がそのプリチャージ電位Ｖｐｒｅより大きい電位に変化する。上記式（１）で与えられる電位Ｖｃｇが、データ読み出し時に必要となる読み出し電位（＋２．５Ｖ）である。逆に言えば、必要な読み出し電位（＋２．５Ｖ）が得られるようにプリチャージ電位Ｖｐｒｅが設定されるとよい。そのプリチャージ電位Ｖｐｒｅの設定値は、次の式（２）で与えられる。
【００４０】
Ｖｐｒｅ＝Ｖｃｇ−ＣＲ１×Ｖｗｇ−ＣＲ２×Ｖｂｉｔ    ・・・（２）
【００４１】
例えば、図４で示された読み出し電位状態の場合、Ｖｃｇ＝＋２．５Ｖ、Ｖｗｇ＝＋２．５Ｖ、Ｖｂｉｔ＝０Ｖである。容量カップリング率ＣＲ１、ＣＲ２がそれぞれ６０％（０．６）及び３０％（０．３）であるとすると、プリチャージ電位Ｖｐｒｅは１Ｖである。従って、上記プリチャージ動作において、ＣＧ制御回路２０は、コントロールゲートＣＧａ、ＣＧｂの電位Ｖｃｇを１Ｖにセットする。その後、コントロールゲートＣＧｂがフローティング状態になり、ワードゲートＷＧに＋２．５Ｖの読み出し電位Ｖｗｇが印加されると、式（１）で示された容量カップリングにより、コントロールゲートＣＧｂの電位Ｖｃｇは所定の読み出し電位である＋２．５Ｖまで上昇する。
【００４２】
本実施の形態において、式（２）で与えられるプリチャージ電位Ｖｐｒｅ（例：１Ｖ）は、所定の読み出し電位（例：２．５Ｖ）よりも十分低いことに留意されたい。より一般的には、プリチャージ電位Ｖｐｒｅの絶対値は、データ読み出しに必要な読み出し電位の絶対値よりも十分小さい。読み出し対象のＭＯＮＯＳトランジスタＣＴＲｂの記憶データ（閾値電圧）を判定するために、読み出し電位としてはある程度の大きさが必要である。具体的には、閾値電圧が大きいプログラム状態ではＭＯＮＯＳトランジスタＣＴＲｂがＯＦＦし、且つ、閾値電圧が小さい消去状態ではＭＯＮＯＳトランジスタＣＴＲｂがＯＮするように、読み出し電位（例：２．５Ｖ）を設定する必要がある。一方、プリチャージ電位Ｖｐｒｅの大きさは、その読み出し電位よりもはるかに小さい値に設定される。従って、コントロールゲートＣＧｂにプリチャージ電位Ｖｐｒｅ（例：１Ｖ）が印加されているプリチャージ状態では、記憶データに依らずＭＯＮＯＳトランジスタＣＴＲｂはＯＦＦする。
【００４３】
尚、設計によっては、式（２）で求まるプリチャージ電位Ｖｐｒｅが０Ｖとなる場合もある。０Ｖのプリチャージ電位Ｖｐｒｅを印加する場合も、プリチャージ動作に含まれる。
【００４４】
読み出し対象のＭＯＮＯＳトランジスタＣＴＲｂに記憶されたデータが読み出されるとき、他方の（非読み出し対象の）ＭＯＮＯＳトランジスタＣＴＲａに関しても同様の電位制御が可能である。つまり、読み出し対象のコントロールゲートＣＧｂがフローティング状態に設定されると同時に、他方のコントロールゲートＣＧａもフローティング状態に設定される。両方のコントロールゲートＣＧａ、ＣＧｂに対して設定されるプリチャージ電位Ｖｐｒｅが同じ１Ｖであれば、両方のコントロールゲートＣＧａ、Ｃｂの電位が双方とも＋２．５Ｖまで上昇する（図４参照）。あるいは、コントロールゲートＣＧａ、ＣＧｂ間で、プリチャージ電位Ｖｐｒｅは異なっていてもよい。その場合、コントロールゲートＣＧｂの電位が＋２．５Ｖに変化する一方で、コントロールゲートＣＧａの電位は＋２．５Ｖと異なる電位に変化する。この場合であっても、データ読み出しは可能である。
【００４５】
ここで、容量カップリングによって電位がプリチャージ電位Ｖｐｒｅから変化するのは、せいぜい選択ワードゲートＷＧの隣りのコントロールゲートＣＧａ、ＣＧｂだけであることに留意されたい。図５で示された例の場合、選択ワードゲートＷＧに読み出し電位Ｖｗｇが印加されると、メモリセルＭＣ０〜ＭＣ３のコントロールゲートＣＧａ、ＣＧｂの電位だけが、プリチャージ電位Ｖｐｒｅから読み出し電位（２．５Ｖ）に変化する。その他のメモリセルのコントロールゲートＣＧの電位は、低いプリチャージ電位Ｖｐｒｅ（１Ｖ）のままである。
【００４６】
以上に説明されたように、本実施の形態によれば、プリチャージ電位Ｖｐｒｅの絶対値は読み出し電位の絶対値より小さく、且つ、高い読み出し電位が印加されるのは選択ワードゲートＷＧの隣りのコントロールゲートＣＧに限られる。このことは、コントロールゲートＣＧ、すなわち記憶データにかかるストレスが全体的に軽減されていることを意味する。その結果、記憶データがＦＮ電流などによって影響をうけることが防止され、メモリの信頼性が向上する。
【００４７】
以下、本実施の形態におけるＣＧ制御回路２０の具体例を説明する。
【００４８】
２−１．第１の例
図６は、ＣＧ制御回路２０の一例を示している。図６に示されるＣＧ制御回路２０は、Ｎチャネルトランジスタ２１と電位印加回路２２とを含んでいる。Ｎチャネルトランジスタ２１は、電源とコントロールゲートＣＧとの間に介在しており、電源とコントロールゲートＣＧを電気的に接続するあるいは切断する役割を果たす。具体的には、Ｎチャネルトランジスタ２１のソースはコントロールゲートＣＧに接続されており、そのゲート及びドレインは電位印加回路２２に接続されている。
【００４９】
電位印加回路２２は、Ｎチャネルトランジスタ２１のゲート及びドレインのそれぞれに所定の電位を印加する。ここで、Ｎチャネルトランジスタ２１のゲート、ソース及びドレインのそれぞれの電位がＶｇ、Ｖｓ、Ｖｄであるとする。また、Ｎチャネルトランジスタ２１の閾値電圧はＶｔであるとする。閾値電圧Ｖｔは、Ｎチャネルトランジスタ２１がＯＮするときのゲート・ソース間電圧である。このとき、電位印加回路２２は、ドレイン電位Ｖｄを適度に高い電位に設定し、ゲート電位Ｖｇを次の式（３）で与えられる電位に設定する。
【００５０】
Ｖｇ＝Ｖｔ＋Ｖｐｒｅ      ・・・（３）
【００５１】
つまり、ゲート電位Ｖｇは、所望のプリチャージ電位Ｖｐｒｅに閾値電圧Ｖｔを加えた電位に等しく設定される。このとき、Ｎチャネルトランジスタ２１はＯＮし、ソース電位Ｖｓは次の式（４）で与えられる。
【００５２】
Ｖｓ＝Ｖｇ−Ｖｔ＝Ｖｐｒｅ    ・・・（４）
【００５３】
つまり、Ｎチャネルトランジスタ２１のソースにはプリチャージ電位Ｖｐｒｅが現れる。ソースはコントロールゲートＣＧに接続されているため、コントロールゲートＣＧの電位Ｖｃｇはソース電位Ｖｓと等しくなる。よって、コントロールゲートＣＧに所望のプリチャージ電位Ｖｐｒｅが印加される。
【００５４】
その後、読み出し動作においてワードゲートＷＧ及びビット線が選択されると、上述の通り、コントロールゲートＣＧの電位Ｖｃｇは、プリチャージ電位Ｖｐｒｅから上記式（１）で与えられる読み出し電位に上昇する。結果として、ソース電位Ｖｓも、プリチャージ電位Ｖｐｒｅよりも高い読み出し電位に上昇する。その一方で、電位印加回路２２は、ゲート電位Ｖｇを変えない。従って、ゲート・ソース間電圧が閾値電圧Ｖｔよりも小さくなり、Ｎチャネルトランジスタ２１がＯＦＦする。すなわち、コントロールゲートＣＧと電源との間の電気的接続が自動的に切断され、コントロールゲートＣＧが自動的にフローティング状態となる。
【００５５】
このように、図６で示されたＣＧ制御回路２０は、プリチャージ動作においてプリチャージ電位ＶｐｒｅをコントロールゲートＣＧに印加することができる。更に、ワードゲートＷＧに対する読み出し電位Ｖｗｇの印加に応答して、ＣＧ制御回路２０は、コントロールゲートＣＧと電源との間の電気的接続を自動的に切断することができる。電気的接続を遮断するために余計な制御信号を入力する必要がないため、制御が容易となり、且つ、回路面積も抑えられる。
【００５６】
図７は、データ読み出し時の具体的な印加電位の一例を示している。Ｎチャネルトランジスタ２１のドレイン電位Ｖｄは、例えば２．５Ｖに設定される。Ｎチャネルトランジスタ２１の閾値電圧Ｖｔは１Ｖであるとする。この場合、所望のプリチャージ電位Ｖｐｒｅが１Ｖであるため、Ｎチャネルトランジスタ２１のゲート電位Ｖｇは２Ｖに設定される（式（３）参照）。その結果、プリチャージ動作時のソース電位Ｖｓは１Ｖとなる（式（４）参照）。つまり、コントロールゲートＣＧの電位Ｖｃｇは、所望のプリチャージ電位Ｖｐｒｅである１Ｖとなる。読み出し動作においてワードゲートＷＧ及びビット線が選択されると、コントロールゲートＣＧの電位Ｖｃｇは、１Ｖから２．５Ｖまで上昇する（式（１）参照）。ゲート電位Ｖｇやドレイン電位Ｖｄは変わらず、ソース電位Ｖｓが２．５Ｖとなるので、Ｎチャネルトランジスタ２１が自動的にＯＦＦする。
【００５７】
２−２．第２の例
図８は、ＣＧ制御回路２０の他の例を示している。図８に示されるＣＧ制御回路２０は、スイッチトランジスタ２３と電位印加切換回路２４とを含んでいる。スイッチトランジスタ２３は、電源とコントロールゲートＣＧとの間に介在しており、電源とコントロールゲートＣＧを電気的に接続するあるいは切断する役割を果たす。スイッチトランジスタ２３のソース及びドレインの一方はコントロールゲートＣＧに接続されており、その他方（以下、「プリチャージ端子」と参照される）は電位印加切換回路２４に接続されている。また、スイッチトランジスタ２３のゲートは、電位印加切換回路２４に接続されている。
【００５８】
電位印加切換回路２４は、スイッチトランジスタ２３のゲートとプリチャージ端子に所定の電位を印加する。具体的には、電位印加切換回路２４は、プリチャージ端子に所望のプリチャージ電位Ｖｐｒｅを印加し、ゲートにゲート電位Ｖｇを印加する。本例において、電位印加切換回路２４は、ゲートに印加されるゲート電位ＶｇをＶｇ＿ｏｎとＶｇ＿ｏｆｆの間で切り換える。
【００５９】
まず、プリチャージ動作時、電位印加切換回路２４は、スイッチトランジスタ２３がＯＮするのに十分な第１ゲート電位Ｖｇ＿ｏｎをゲートに印加する。十分な第１ゲート電位Ｖｇ＿ｏｎが印加されると、スイッチトランジスタ２３はＯＮし、且つ、コントロールゲートＣＧに所望のプリチャージ電位Ｖｐｒｅが印加される。
【００６０】
プリチャージ動作の後、ワードゲートＷＧに読み出し電位Ｖｗｇが印加される前に、電位印加切換回路２４は、ゲート電位Ｖｇを第１ゲート電位Ｖｇ＿ｏｎから第２ゲート電位Ｖｇ＿ｏｆｆに切り換える。この第２ゲート電位Ｖｇ＿ｏｆｆは、スイッチトランジスタ２３がＯＦＦするゲート電位である。スイッチトランジスタ２３がＯＦＦするため、コントロールゲートＣＧと電源との間の電気的接続が切断され、コントロールゲートＣＧがフローティング状態となる。
【００６１】
このように、図８で示されるＣＧ制御回路２０は、プリチャージ動作においてプリチャージ電位ＶｐｒｅをコントロールゲートＣＧに印加し、その後、コントロールゲートＣＧと電源との間の電気的接続を“能動的”に切断する。その後、ワードゲートＷＧに読み出し電位Ｖｗｇが印加され、コントロールゲートＣＧの電位Ｖｃｇがプリチャージ電位Ｖｐｒｅから所定の読み出し電位に上昇する。
【００６２】
図９は、スイッチトランジスタ２３がＮチャネルトランジスタである場合の印加電位の一例を示している。この場合、スイッチトランジスタ２３のソースがコントロールゲートＣＧに接続され、ドレインがプリチャージ端子となる。ドレイン電位Ｖｄは、所望のプリチャージ電位Ｖｐｒｅである１Ｖに設定される。プリチャージ動作時、例えば＋２．５Ｖの第１ゲート電位Ｖｇ＿ｏｎがゲートに印加される。その結果、スイッチトランジスタ２３がＯＮし、ソース電位Ｖｓは１Ｖまで上昇する。つまり、コントロールゲートＣＧの電位Ｖｃｇは、所望のプリチャージ電位Ｖｐｒｅである１Ｖとなる。その後、例えば０Ｖの第２ゲート電位Ｖｇ＿ｏｆｆがゲートに印加される。その結果、スイッチトランジスタ２３はＯＦＦする。更に、読み出し動作においてワードゲートＷＧ及びビット線が選択されると、コントロールゲートＣＧの電位Ｖｃｇは、１Ｖから２．５Ｖまで上昇する（式（１）参照）。
【００６３】
図１０は、スイッチトランジスタ２３がＰチャネルトランジスタである場合の印加電位の一例を示している。この場合、スイッチトランジスタ２３のドレインがコントロールゲートＣＧに接続され、ソースがプリチャージ端子となる。ソース電位Ｖｓは、所望のプリチャージ電位Ｖｐｒｅである１Ｖに設定される。プリチャージ動作時、例えば０Ｖの第１ゲート電位Ｖｇ＿ｏｎがゲートに印加される。その結果、スイッチトランジスタ２３がＯＮし、ドレイン電位Ｖｄは１Ｖまで上昇する。つまり、コントロールゲートＣＧの電位Ｖｃｇは、所望のプリチャージ電位Ｖｐｒｅである１Ｖとなる。その後、例えば２．５Ｖの第２ゲート電位Ｖｇ＿ｏｆｆがゲートに印加される。その結果、スイッチトランジスタ２３はＯＦＦする。更に、読み出し動作においてワードゲートＷＧ及びビット線が選択されると、コントロールゲートＣＧの電位Ｖｃｇは、１Ｖから２．５Ｖまで上昇する（式（１）参照）。
【００６４】
３．効果
本実施の形態によれば、読み出し対象のメモリセルトランジスタＣＴＲのデータが読み出されるとき、当該メモリセルトランジスタＣＴＲのコントロールゲートＣＧはフローティング状態に設定され、隣りのワードゲートＷＧに読み出し電位Ｖｗｇが印加される。その結果、当該コントロールゲートＣＧの電位が、ワードゲートＷＧとの容量カップリングにより、所定の読み出し電位まで上昇する。容量カップリングによる電位上昇のため、コントロールゲートＣＧのどの部分にも遅れは生じず、高速データ読み出しが実現される。シリサイドや裏打ち配線は必ずしも必要でないため、ショートの発生や面積増大が防止され、且つ、製造プロセスが簡素化される。
【００６５】
また、コントロールゲートＣＧの電位は、ワードゲートＷＧとの容量カップリングにより所定の読み出し電位まで上昇するため、当該コントロールゲートＣＧをその読み出し電位まであらかじめプリチャージしておく必要はない。あらかじめプリチャージされるとしても、そのプリチャージ電位Ｖｐｒｅは読み出し電位より低く設定される。従って、コントロールゲートＣＧにかかるストレスが軽減される。更に、ワードゲートＷＧとの容量カップリングにより電位が所定の読み出し電位まで上昇するのは、当該ワードゲートＷＧの隣りのコントロールゲートＣＧだけである。その他のコントロールゲートＣＧの電位は低いままである。このように、コントロールゲートＣＧ、すなわち記憶データにかかるストレスは総じて軽減される。その結果、メモリの信頼性が向上する。
【００６６】
本実施の形態によれば、メモリの信頼性を損なうことなく、高速データ読み出しを実現できていると言える。
【００６７】
４．変形例
図１１は、本実施の形態に係るメモリセルＭＣの変形例を示している。図１２は、図１１で示されるメモリセルＭＣが用いられる場合の不揮発性半導体メモリ１０の回路構成の例を示している。本変形例では、１つのメモリセルＭＣが、ワードゲートＷＧの隣りに１つのＭＯＮＯＳトランジスタＣＴＲだけを有している。つまり、本変形例は、既出の実施の形態からＭＯＮＯＳトランジスタＣＴＲａが省かれたものに相当する。データ書き込み、消去及び読み出しは、既出の実施の形態と同様である。
【００６８】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の実施の形態に係る不揮発性半導体メモリのメモリセルの構造例を示す概略図である。
【図２】図２は、本実施の形態におけるメモリセルに対するデータ書き込み動作の一例を示す概念図である。
【図３】図３は、本実施の形態におけるメモリセルに対するデータ消去動作の一例を示す概念図である。
【図４】図４は、本実施の形態におけるメモリセルからのデータ読み出し動作の一例を示す概念図である。
【図５】図５は、本実施の形態に係る不揮発性半導体メモリの回路構成の一例を示す回路ブロック図である。
【図６】図６は、本実施の形態におけるＣＧ制御回路の構成の一例を示す回路ブロック図である。
【図７】図７は、図６で示されたＣＧ制御回路の動作の一例を示す概念図である。
【図８】図８は、本実施の形態におけるＣＧ制御回路の構成の他の例を示す回路ブロック図である。
【図９】図９は、図８で示されたＣＧ制御回路の動作の一例を示す概念図である。
【図１０】図１０は、図８で示されたＣＧ制御回路の動作の他の例を示す概念図である。
【図１１】図１１は、本実施の形態に係る不揮発性半導体メモリのメモリセルの変形例を示す概略図である。
【図１２】図１２は、本実施の形態に係る不揮発性半導体メモリの回路構成の変形例を示す回路ブロック図である。
【符号の説明】
【００７０】
１    半導体基板
２    ＳＴＩ構造
３ａ、３ｂ    拡散層
４    チャネル領域
５    第１ゲート絶縁膜
６、６ａ、６ｂ    電荷トラップ膜（第２ゲート絶縁膜）
７、７ａ、７ｂ    絶縁膜
１０    不揮発性半導体メモリ
２０    ＣＧ制御回路
２１    Ｎチャネルトランジスタ
２２    電位印加回路
２３    スイッチトランジスタ
２４    電位印加切換回路
３０    ＷＧ制御回路
４０    ビット線制御回路
ＭＣ    メモリセル
ＷＧ    ワードゲート
ＣＧ、ＣＧａ、ＣＧｂ    コントロールゲート
ＣＴＲ、ＣＴＲａ、ＣＴＲｂ  メモリセルトランジスタ
【図１】
2010020848.tif 000003
【図２】
2010020848.tif 000004
【図３】
2010020848.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010020848.tif 000010
【図９】
2010020848.tif 000011
【図１０】
2010020848.tif 000012
【図１１】
2010020848.tif 000013
【図１２】
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