(57)【要約】      （修正有）【課題】入力電圧の低下、短絡を伴う異常生じた場合に、保護動作が正常に機能しないおそれがあった。【解決手段】電源装置１０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する出力回路（図１では１４〜１７）と、入力電圧Ｖｉｎと第１閾値電圧とを比較して第１リセット信号Ｓ１を生成する第１低電圧保護回路１１と、入力電圧Ｖｉｎと第１閾値電圧よりも低い第２閾値電圧とを比較して第２リセット信号Ｓ２を生成する第２低電圧保護回路１２と、異常状態（ただし入力電圧Ｖｉｎの低電圧状態を除く）を検出して異常保護信号Ｓ３を生成する異常保護回路１３と、を有して成り、前記出力回路は、第１リセット信号Ｓ１及び異常保護信号Ｓ３に基づいて、入力電圧Ｖｉｎの入力端と出力電圧Ｖｏｕｔの出力端との間を結ぶ入出力経路の導通／遮断を制御し、異常保護回路１３は、第２リセット信号Ｓ２に基づいて、前記異常状態の検出動作を初期化する構成とされている。【選択図】図１
2010226819.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から出力電圧を生成する出力回路と、
前記入力電圧と第１閾値電圧とを比較して第１リセット信号を生成する第１低電圧保護回路と、
前記入力電圧と第１閾値電圧よりも低い第２閾値電圧とを比較して第２リセット信号を生成する第２低電圧保護回路と、
異常状態（ただし前記入力電圧の低電圧状態を除く）を検出して異常保護信号を生成する異常保護回路と、
を有して成り、
前記出力回路は、第１リセット信号及び前記異常保護信号に基づいて、前記入力電圧の入力端と前記出力電圧の出力端との間を結ぶ入出力経路の導通／遮断を制御し、
前記異常保護回路は、第２リセット信号に基づいて、前記異常状態の検出動作を初期化することを特徴とする電源装置。
【請求項２】
前記異常保護回路は、前記異常状態が所定のマスク期間にわたって検出されたときに、前記異常保護信号を異常未検出時の論理レベルから異常検出時の論理レベルに変遷させることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記異常保護回路は、前記マスク期間を計時するタイマ回路を有して成ることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記タイマ回路は、第２リセット信号に基づいて、前記マスク期間の計時動作を初期化することを特徴とする請求項３に記載の電源装置。
【請求項５】
前記異常保護回路は、出力短絡を検出する短絡保護回路、過電流を検出する過電流保護回路、及び、異常温度を検出する温度保護回路の少なくともいずれか一であることを特徴とする請求項１〜請求項４のいずれかに記載の電源装置。
【請求項６】
前記出力回路は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路であり、前記入出力経路に挿入されたロードスイッチをオン／オフさせて、前記入出力経路の導通／遮断を制御することを特徴とする請求項１〜請求項５のいずれかに記載の電源装置。
【請求項７】
前記出力回路は、前記入力電圧を降圧して前記出力電圧を生成する降圧回路、または、前記入力電圧を前記出力電圧としてスルー出力するカレントスイッチ回路であり、前記入出力経路に挿入された出力スイッチをオン／オフさせて、前記入出力経路の導通／遮断を制御することを特徴とする請求項１〜請求項５のいずれかに記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に電力供給を行う電源装置に関するものである。
【背景技術】
【０００２】
図７は、電源装置の一従来例を示す回路ブロック図である。本従来例の電源装置１００は、入力電圧Ｖｉｎを監視してリセット信号Ｓａを生成する低電圧保護回路１０１（以下では、ＵＶＬＯ［Under Voltage Lock-Out］回路１０１と呼ぶ）と、帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）を監視して短絡保護信号Ｓｂを生成する短絡保護回路１０２（以下、ＳＣＰ回路１０２と呼ぶ）と、電源装置１００の統括制御（帰還電圧Ｖｆｂに基づく出力帰還制御などを含む）を行う制御回路１０３と、制御回路１０３からの制御を受けて駆動信号を生成する駆動回路１０４と、駆動回路１０４から入力される駆動信号に応じてオン／オフ制御される出力トランジスタ１０５と、を内蔵して成る半導体集積回路装置（電源ＩＣ）である。
【０００３】
また、電源装置１００の外部には、コイルＬ１と、ダイオードＤ１と、コンデンサＣ１と、抵抗Ｒ１及び抵抗Ｒ２と、ロードスイッチＰ１と、が接続されており、電源装置１００は、これらの外部素子と共に、入力電圧Ｖｉｎを昇圧して所望の出力電圧Ｖｏｕｔを生成する昇圧型のＤＣ／ＤＣコンバータを形成している。
【０００４】
図８は、ＳＣＰ回路１０２の短絡保護動作が正常に機能する様子を示すタイミングチャートであり、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、リセット信号Ｓａ、短絡保護信号Ｓｂ、ロードスイッチＰ１のオン／オフ状態、及び、コイル電流ＩＬが描写されている。
【０００５】
時刻ｔ１０１において、出力電圧Ｖｏｕｔに地絡（接地端またはこれに準ずる低電位端への短絡）が生じ、帰還電圧Ｖｆｂがマスク時間Ｔにわたって所定の参照電圧を下回った場合、ＳＣＰ回路１０２は、時刻ｔ１０２において、短絡保護信号Ｓｂをローレベル（異常未検出時の論理レベル）からハイレベル（異常検出時の論理レベル）に立ち上げる。制御回路１０３は、時刻ｔ１０２において、短絡保護信号Ｓｂがハイレベルに立ち上げられたことを認識した時点で、駆動回路１０４による出力トランジスタ１０５のスイッチング制御を禁止し、入力電圧Ｖｉｎの入力端とコイルＬ１の一端との間に挿入されているロードスイッチＰ１をオフとする。このような短絡保護動作により、出力電圧Ｖｏｕｔに地絡が生じた場合でも、コイル電流ＩＬの過電流状態は速やかに解消される。
【０００６】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−１２５０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の電源装置１００では、出力電圧Ｖｏｕｔの地絡に伴って、入力電圧Ｖｉｎが急激に低下した場合、ＳＣＰ回路１０２の短絡保護動作が正常に機能しないおそれがあった。このような不具合について、図９を参照しながら詳細に説明する。
【０００９】
図９は、ＳＣＰ回路１０２の短絡保護動作が正常に機能しない様子を示すタイミングチャートであり、図８と同様、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、リセット信号Ｓａ、短絡保護信号Ｓｂ、ロードスイッチＰ１のオン／オフ状態、及び、コイル電流ＩＬが描写されている。
【００１０】
例えば、入力電圧Ｖｉｎの供給源に十分な電流能力が備わっていない場合には、図９に示したように、時刻ｔ２０１における出力電圧Ｖｏｕｔの地絡に伴って、入力電圧Ｖｉｎまで急激に低下してしまうおそれがある。このような入力電圧Ｖｉｎの急激な低下が生じて、ＳＣＰ回路１０２のマスク時間Ｔが経過するまでの間に、入力電圧Ｖｉｎが所定の閾値電圧Ｖｔｈを下回ると、ＳＣＰ回路１０２の短絡保護動作が機能するよりも先に、ＵＶＬＯ回路１０１の低電圧保護動作が機能し、リセット信号Ｓａがローレベル（リセット解除時の論理レベル）からハイレベル（リセット時の論理レベル）に立ち上げられる。その結果、電源装置１００は、ＳＣＰ回路１０２におけるマスク時間Ｔの計時動作も含めて、その全ての動作状態がリセット（初期化）されるので、ＳＣＰ回路１０２の短絡保護動作は正常に機能せず、短絡保護信号Ｓｂはハイレベルに立ち上がらなくなる。
【００１１】
一方、ＵＶＬＯ回路１０１の低電圧保護動作によって半導体装置１００がリセットされている状態では、ロードスイッチＰ１がオフとされるので、入力電圧Ｖｉｎの入力端から出力電圧Ｖｏｕｔの出力端との間を結ぶ入出力経路が遮断され、コイル電流ＩＬは一時的に抑制される。しかしながら、ロードスイッチＰ１がオフされたことに伴い、入力電圧Ｖｉｎが低下から上昇に転じて再び閾値電圧Ｖｔｈを上回ると、ＵＶＬＯ回路１０１は、半導体装置１００のリセット状態を解除すべく、リセット信号Ｓａをハイレベルからローレベルに立ち下げる。その結果、電源装置１００は再起動され、ロードスイッチＰ１は、制御回路１０３によってオンとされる。このとき、出力電圧Ｖｏｕｔの地絡が解消されていなければ、入力電圧Ｖｉｎは再び急低下するので、先と同様、ＵＶＬＯ回路１０１の低電圧保護動作によって、半導体装置１００がリセットされる。
【００１２】
このように、入力電圧Ｖｉｎの供給源に十分な電流能力が備わっていない場合には、図９に示したように、ＵＶＬＯ回路１０１の低電圧保護動作によって、半導体装置１００のリセットと再起動が繰り返され、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ付近で安定した状態となる。その結果、ロードスイッチＰ１が断続的にオン／オフを繰り返し、これに伴う形で過大なコイル電流ＩＬが断続的に流れ続ける状態に陥るため、電源装置１００や周辺回路の破壊や発煙・発火を生じるおそれがあった。
【００１３】
なお、ＳＣＰ回路１０２のマスク期間Ｔをより短い期間に設定すれば、ＳＣＰ回路１０２の短絡保護動作がより迅速に機能するので、上記の課題は多少改善されるが、このような設定変更を行った場合、ＳＣＰ回路１０２は、出力電圧Ｖｏｕｔの過渡的な変動（ノイズなど）に対して過敏となるため、不必要な短絡保護動作を行うおそれがあった。また、ＳＣＰ回路１０２のマスク期間Ｔをゼロ値に設定した場合であっても、出力電圧Ｖｏｕｔの地絡が生じてからＳＣＰ回路１０２が短絡保護信号Ｓｂをハイレベルに立ち上げるまでには不可避的な遅延が生じるため、ＳＣＰ回路１０２の短絡保護動作よりも先に、ＵＶＬＯ回路１０１の低電圧保護動作が機能する危険性を完全に払拭することはできなかった。
【００１４】
また、上記ではＳＣＰ回路１０２を例に挙げて従来の課題を説明したが、その他の保護回路（過電流保護回路や温度保護回路など）についても、同様の課題が存在していた。
【００１５】
本発明は、上記の問題点に鑑み、入力電圧の低下を伴う異常が生じた場合であっても、適切な保護動作を機能させることが可能な電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る電源装置は、入力電圧から出力電圧を生成する出力回路と、前記入力電圧と第１閾値電圧とを比較して第１リセット信号を生成する第１低電圧保護回路と、前記入力電圧と第１閾値電圧よりも低い第２閾値電圧とを比較して第２リセット信号を生成する第２低電圧保護回路と、異常状態（ただし前記入力電圧の低電圧状態を除く）を検出して異常保護信号を生成する異常保護回路と、を有して成り、前記出力回路は、第１リセット信号及び前記異常保護信号に基づいて、前記入力電圧の入力端と前記出力電圧の出力端との間を結ぶ入出力経路の導通／遮断を制御し、前記異常保護回路は、第２リセット信号に基づいて、前記異常状態の検出動作を初期化する構成（第１の構成）とされている。
【００１７】
なお、上記第１の構成から成る電源装置において、前記異常保護回路は、前記異常状態が所定のマスク期間にわたって検出されたときに、前記異常保護信号を異常未検出時の論理レベルから異常検出時の論理レベルに変遷させる構成（第２の構成）にするとよい。
【００１８】
また、上記第２の構成から成る電源装置において、前記異常保護回路は、前記マスク期間を計時するタイマ回路を有して成る構成（第３の構成）にするとよい。
【００１９】
また、上記第３の構成から成る電源装置において、前記タイマ回路は、第２リセット信号に基づいて前記マスク期間の計時動作を初期化する構成（第４の構成）にするとよい。
【００２０】
また、上記第１〜第４いずれかの構成から成る電源装置において、前記異常保護回路は出力短絡を検出する短絡保護回路、過電流を検出する過電流保護回路、及び、異常温度を検出する温度保護回路の少なくともいずれか一である構成（第５の構成）にするとよい。
【００２１】
また、上記第１〜第５いずれかの構成から成る電源装置において、前記出力回路は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路であり、前記入出力経路に挿入されたロードスイッチをオン／オフさせて前記入出力経路の導通／遮断を制御する構成（第６の構成）にするとよい。
【００２２】
また、上記第１〜第５いずれかの構成から成る電源装置において、前記出力回路は、前記入力電圧を降圧して前記出力電圧を生成する降圧回路、または、前記入力電圧を前記出力電圧としてスルー出力するカレントスイッチ回路であり、前記入出力経路に挿入された出力スイッチをオン／オフさせて、前記入出力経路の導通／遮断を制御する構成（第７の構成）にするとよい。
【発明の効果】
【００２３】
本発明に係る電源装置であれば、入力電圧の低下を伴う異常が生じた場合であっても、適切な保護動作を機能させることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る電源装置の第１実施形態を示す回路ブロック図である。
【図２】制御回路１５及び駆動回路１６の一構成例を示す回路図である。
【図３】制御回路１５及び駆動回路１６の内部動作の一例を示すタイミングチャートである。
【図４】電源装置１０の短絡保護動作の一例を示すタイミングチャートである。
【図５】電源装置１０の低電圧保護動作の一例を示すタイミングチャートである。
【図６】本発明に係る電源装置の第２実施形態を示す回路ブロック図である。
【図７】電源装置の一従来例を示す回路ブロック図である。
【図８】短絡保護動作が正常に機能する様子を示すタイミングチャートである。
【図９】短絡保護動作が正常に機能しない様子を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
図１は、本発明に係る電源装置の第１実施形態を示す回路ブロック図である。本実施形態の電源装置１０は、第１低電圧保護回路１１（以下では第１ＵＶＬＯ回路１１と呼ぶ）と、第２低電圧保護回路１２（以下では第２ＵＶＬＯ回路１２と呼ぶ）と、短絡保護回路１３（以下ではＳＣＰ回路１３と呼ぶ）と、論理和演算器１４と、制御回路１５と、駆動回路１６と、出力トランジスタ１７と、を内蔵して成る半導体集積回路装置（電源ＩＣ）である。また、電源装置１０の外部には、コイルＬ１１と、ダイオードＤ１１と、コンデンサＣ１１と、抵抗Ｒ１１及び抵抗Ｒ１２と、ロードスイッチＰ１１と、が接続されており、電源装置１０は、これらの外部素子と共に、出力回路（本実施形態では、論理和演算器１４、制御回路１５、駆動回路１６、及び、出力トランジスタ１７がこれに相当）を用いて、入力電圧Ｖｉｎを昇圧して所望の出力電圧Ｖｏｕｔを生成する昇圧型のＤＣ／ＤＣコンバータを形成している。
【００２６】
第１ＵＶＬＯ回路１１は、入力電圧Ｖｉｎと第１閾値電圧Ｖｔｈ１とを比較して第１リセット信号Ｓ１を生成する。具体的に述べると、第１ＵＶＬＯ回路１１は、入力電圧Ｖｉｎが第１閾値電圧Ｖｔｈ１より高ければ、第１リセット信号Ｓ１をローレベル（ＳＣＰ回路１３を除く回路ブロック（制御回路１５や駆動回路１６など）をリセット解除するための論理レベル）とし、入力電圧Ｖｉｎが第１閾値電圧Ｖｔｈ１より低ければ、第１リセット信号Ｓ１をハイレベル（ＳＣＰ回路１３を除く回路ブロックをリセットするための論理レベル）とする。
【００２７】
第２ＵＶＬＯ回路１２は、入力電圧Ｖｉｎと第１閾値電圧Ｖｔｈ１よりも低い第２閾値電圧Ｖｔｈ２とを比較して第２リセット信号Ｓ２を生成する。具体的に述べると、第２ＵＶＬＯ回路１２は、入力電圧Ｖｉｎが第２閾値電圧Ｖｔｈ２より高ければ、第２リセット信号Ｓ２をローレベル（ＳＣＰ回路１３をリセット解除するための論理レベル）とし、入力電圧Ｖｉｎが第２閾値電圧Ｖｔｈ２より低ければ、第２リセット信号Ｓ２をハイレベル（ＳＣＰ回路１３をリセットするための論理レベル）とする。
【００２８】
ＳＣＰ回路１３は、出力電圧Ｖｏｕｔの地絡状態を検出して短絡保護信号Ｓ３を生成する異常保護回路の一種であり、本実施形態では、第１コンパレータ１３１と、論理和演算器３２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３３と、定電流源１３４と、コンデンサ１３５と、第２コンパレータ１３６と、を有して成る。
【００２９】
第１コンパレータ１３１の非反転入力端（＋）は、帰還電圧Ｖｆｂの印加端（抵抗Ｒ１１と抵抗Ｒ１２との接続ノード）に接続されている。第１コンパレータ１３１の反転入力端（−）は、第１参照電圧Ｖｒｅｆ１の印加端に接続されている。論理和演算器１３２の第１入力端は、第１コンパレータ１３１の出力端に接続されている。論理和演算器１３２の第２入力端は、第２リセット信号Ｓ２の印加端（第２ＵＶＬＯ回路１２の出力端）に接続されている。トランジスタ１３３のドレインは、コンデンサ１３５の一端に接続されている。トランジスタ１３３のソース及びバックゲートは、接地端に接続されている。トランジスタ１３３のゲートは、論理和演算器１３２の出力端に接続されている。定電流源１３４の一端は、電源端に接続されている。定電流源１３４の他端（定電流出力端）は、コンデンサ１３５の一端に接続されている。コンデンサ１３５の他端は、接地端に接続されている。第２コンパレータ１３６の非反転入力端（＋）は、タイマ電圧Ｖｔの印加端（コンデンサ１３５の一端）に接続されている。第２コンパレータ１３６の反転入力端（−）は、第２参照電圧Ｖｒｅｆ２の印加端に接続されている。第２コンパレータ１３６の出力端は、短絡保護信号Ｓ３の出力端に相当する。
【００３０】
第１コンパレータ１３１は、帰還電圧Ｖｆｂが第１参照電圧Ｖｒｅｆ１より高ければ、比較信号Ｓｘをハイレベル（短絡未検出時の論理レベル）とし、帰還電圧Ｖｆｂが第１参照電圧Ｖｒｅｆ１より低ければ、比較信号Ｓｘをローレベル（短絡検出時の論理レベル）とする。論理和演算器１３２は、比較信号Ｓｘと第２リセット信号Ｓ２の少なくとも一方がハイレベルであるときに論理和信号Ｓｙをハイレベルとし、比較信号Ｓｘと第２リセット信号Ｓ２の両方がローレベルであるときに論理和信号Ｓｙをローレベルとする。トランジスタ１３３は、コンデンサ１３５に蓄えられている電荷の放電経路を導通／遮断するためのスイッチであって、論理和信号Ｓｙがハイレベルであるときにオンとなり、論理和信号Ｓｙがローレベルであるときにオフとなる。定電流源１３４は、コンデンサ１３５を充電するための定電流を生成する。コンデンサ１３５の一端から引き出されるタイマ電圧Ｖｔは、トランジスタ１３３がオンからオフに切り換えられると、接地電位から徐々に上昇し始める。なお、定電流源１３４の定電流値やコンデンサ１３５の静電容量値は、トランジスタ１３３のオフ状態が所定のマスク期間Ｔだけ継続されたときに、タイマ電圧Ｖｔが第２参照電圧Ｖｒｅｆ２に到達するように適宜調整されている。第２コンパレータ１３６は、タイマ電圧Ｖｔが第２参照電圧Ｖｒｅｆ２より低ければ、短絡保護信号Ｓ３をローレベル（短絡未検出時の論理レベル）とし、タイマ電圧Ｖｔが第２参照電圧Ｖｒｅｆ２より高ければ、短絡保護信号Ｓ３をハイレベル（短絡検出時の論理レベル）とする。
【００３１】
すなわち、本実施形態の電源装置１０において、ＳＣＰ回路１３は、マスク期間Ｔを計時するタイマ回路（図１では、論理和演算器１３２、トランジスタ１３３、定電流源１３４、コンデンサ、１３５、及び、第２コンパレータ１３６がこれに相当）を有して成り、出力電圧Ｖｏｕｔの地絡状態が所定のマスク期間Ｔにわたって検出されたときに、短絡保護信号Ｓ３をローレベル（短絡未検出時の論理レベル）からハイレベル（短絡検出時の論理レベル）に変遷させる構成とされている。このような構成とすることにより、ＳＣＰ回路１３は、出力電圧Ｖｏｕｔの過渡的な変動（ノイズなど）に対して過敏に反応しなくなるので、不必要な短絡保護動作を抑えることが可能となる。
【００３２】
また、本実施形態の電源装置１０において、上記のタイマ回路は、第２リセット信号Ｓ２に基づいてマスク期間Ｔの計時動作を初期化する構成とされている。より具体的に述べると、上記のタイマ回路は、入力電圧Ｖｉｎが第２閾値電圧Ｖｔｈ２を下回り、第２リセット信号Ｓ２がローレベル（ＳＣＰ回路１３をリセット解除するための論理レベル）からハイレベル（ＳＣＰ回路１３をリセットするための論理レベル）に立ち上げられたとき、比較信号Ｓｘの論理レベルに依ることなく、論理和信号Ｓｙをハイレベルとしてトランジスタ１３３をオンさせ、コンデンサ１３５の放電（タイマ電圧Ｖｔのゼロリセット）を行う構成とされている。
【００３３】
すなわち、本実施形態の電源装置１０において、ＳＣＰ回路１３は、第２リセット信号Ｓ２に基づいて出力短絡状態の検出動作を初期化する構成とされている。このような構成とすることにより、ＳＣＰ回路１３は、入力電圧Ｖｉｎの低電圧異常が解消されたとき、コンデンサ１３５に電荷が残っていない状態から再起動することができるので、マスク期間Ｔを正しく計時することが可能となる。
【００３４】
論理和演算器１４は、第１リセット信号Ｓ１と短絡保護信号Ｓ３の少なくとも一方がハイレベルであるときに論理和信号Ｓ４をハイレベル（異常検出時の論理レベル）とし、第１リセット信号Ｓ１と短絡保護信号Ｓ３の両方がローレベルであるときに論理和信号Ｓ４をローレベル（異常未検出時の論理レベル）とする。
【００３５】
制御回路１５は、電源装置１００の各部を統括的に制御する主体であって、論理和信号Ｓ４がハイレベル（異常検出時の論理レベル）とされているとき、駆動回路１６による出力トランジスタ１７のスイッチング制御を禁止し、ロードスイッチＰ１１をオフとする。一方、制御回路１５は、論理和信号Ｓ４がローレベル（異常未検出時の論理レベル）とされているとき、駆動回路１６による出力トランジスタ１７のスイッチング制御を許可し、ロードスイッチＰ１１をオンとする。なお、制御回路１５には、出力電圧Ｖｏｕｔを目標値に維持するための出力帰還信号として、帰還電圧Ｖｆｂも入力されている。
【００３６】
駆動回路１６は、制御回路１５からの制御を受けて、出力トランジスタ１７の駆動信号（ゲート信号）を生成する。
【００３７】
出力トランジスタ１７は、駆動回路１６から入力される駆動信号に応じてオン／オフ制御されるスイッチ素子であり、本実施形態では、Ｎチャネル型ＭＯＳ電界効果トランジスタが用いられている。
【００３８】
出力トランジスタ１７のソース及びドレインは、接地端に接続されている。出力トランジスタ１７のゲートは、駆動回路１６に接続されている。出力トランジスタ１７のドレインは、コイルＬ１１の一端とダイオードＤ１１のアノードに接続されている。コイルＬ１１の他端は、ロードスイッチＰ１１を形成するＰチャネル型ＭＯＳ電界効果トランジスタのドレインに接続されている。ロードスイッチＰ１１の他端（トランジスタのソース及びバックゲート）は、入力電圧Ｖｉｎの入力端に接続されている。ロードスイッチＰ１１の制御端（トランジスタのゲート）は、制御回路１５に接続されている。ダイオードＤ１１のカソードは、出力電圧Ｖｏｕｔの出力端に接続されている。コンデンサＣ１１の一端は出力電圧Ｖｏｕｔの出力端に接続されている。コンデンサＣ１１の他端は、接地端に接続されている。抵抗Ｒ１１の一端は、出力電圧Ｖｏｕｔの出力端に接続されている。抵抗Ｒ１１の他端は、抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１２の他端は、接地端に接続されている。抵抗Ｒ１１と抵抗Ｒ１２との接続ノードは、第１コンパレータ１３１の非反転入力端（＋）に接続されている。
【００３９】
図２は、制御回路１５及び駆動回路１６の一構成例を示す回路図である。本構成例の制御回路１５は、エラーアンプ１５１と、コンパレータ１５２と、論理和演算器１５３と、スロープ生成部１５４と、クロック生成部１５５と、リセット優先型のＲＳフリップフロップ１５６と、を有して成る。また、駆動回路１６は、ドライバ１６１を有して成る。
【００４０】
エラーアンプ１５１の非反転入力端（＋）は、参照電圧Ｖｒｅｆの入力端に接続されている。エラーアンプ１５１の反転入力端（−）は、帰還電圧Ｖｆｂの入力端に接続されている。コンパレータ１５２の反転入力端（−）は、エラーアンプ１５１の出力端に接続されている。コンパレータ１５２の非反転入力端（＋）は、スロープ生成部１５４の出力端に接続されている。論理和演算器１５３の第１入力端は、論理和信号Ｓ４の入力端に接続されている。論理和演算器１５３の第２入力端は、コンパレータ１５２の出力端に接続されている。ＲＳフリップフロップ１５６のリセット端（Ｒ）は、論理和演算器１５３の出力端に接続されている。ＲＳフリップフロップ１５６のセット端（Ｓ）は、クロック生成部１５５の出力端に接続されている。ＲＳフリップフロップ１５６の出力端（Ｑ）は、ドライバ１６１の入力端に接続されている。ドライバ１６１の出力端は、トランジスタ１７のゲートに接続されている。
【００４１】
エラーアンプ１５１は、帰還電圧Ｖｆｂと参照電圧Ｖｒｅｆとの差分を増幅して誤差電圧ＳＤを生成する。誤差電圧ＳＤの電圧レベルは、出力電圧Ｖｏｕｔがその目標設定値よりも低いほど高レベルとなる。コンパレータ１５２は、誤差電圧ＳＤとスロープ電圧ＳＥとを比較して比較信号ＳＦを生成する。比較信号ＳＦは、スロープ電圧ＳＥが誤差電圧ＳＤよりも低いときにローレベルとなり、スロープ電圧ＳＥが誤差電圧ＳＤよりも高いときにハイレベルとなる。論理和演算器１５３は、比較信号ＳＦと論理和信号Ｓ４との論理和演算を行い、ＲＳフリップフロップ１５６のリセット信号を生成する。ＲＳフリップフロップ１５６のリセット信号は、論理和信号Ｓ４がローレベルのときには、比較信号ＳＦそのものとなり、論理和信号Ｓ４がハイレベルのときには、比較信号ＳＦの論理に依ることなく、常にハイレベルとなる。なお、論理和信号Ｓ４は、ＲＳフリップフロップ１５６の前段に入力される構成のほか、駆動回路１６を形成するドライバ１６１のイネーブル信号として入力される構成（図２中の破線矢印を参照）としてもよい。スロープ生成部１５４は、クロック信号ＳＡに同期したスロープ形状（三角波形状ないしは鋸波形状）のスロープ電圧ＳＥを生成する。なお、スロープ電圧ＳＥの電圧値は、クロック信号ＳＡの立上がりエッジをトリガとして上昇を開始し、比較信号ＳＦの立上がりエッジをトリガとしてゼロ値にリセットされる。ただし、比較信号ＳＦによるスロープ電圧ＳＥのリセット処理は必須でなく、クロック信号ＳＡの立上がりエッジでスロープ電圧ＳＥをゼロ値にリセットする構成としてもよい。クロック生成部１５５は、所定の周波数（例えば３００ｋＨｚ〜１ＭＨｚ）でクロック信号ＳＡを生成する。ＲＳフリップフロップ１５６は、クロック生成部１５５から入力されるセット信号（クロック信号ＳＡ）の立上がりエッジで、自身の出力信号をハイレベルにセットし、論理和演算器１５３から入力されるリセット信号の立上がりエッジで、自身の出力信号をローレベルにリセットする。ドライバ１６１は、ＲＳフリップフロップ１５６の出力信号に基づいて、トランジスタ１７のゲート信号ＳＢを生成し、トランジスタ１７のオン／オフ制御を行う。トランジスタ１７のオン／オフ制御に伴い、トランジスタ１７のドレインには、パルス形状のスイッチ電圧ＳＣが生成される。
【００４２】
図３は、上記した制御回路１５及び駆動回路１６の内部動作の一例を示すタイミングチャートであり、上から順に、クロック信号ＳＡ、ゲート信号ＳＢ、スイッチ電圧ＳＣ、誤差電圧ＳＤ、スロープ電圧ＳＥ、及び、比較信号ＳＦが描写されている。
【００４３】
次に、上記構成から成る電源装置１０の基本動作（直流／直流変換動作）について説明する。出力トランジスタ１７がオン状態にされると、コイルＬ１１には出力トランジスタ１７を介して接地端に向けたコイル電流ＩＬが流れて、その電気エネルギが蓄えられる。なお、出力トランジスタ１７のオン期間において、すでにコンデンサＣ１１に電荷が蓄積されていた場合、負荷にはコンデンサＣ１１からの電流が流れることになる。また、このとき、ダイオードＤ１１のアノード電位は、出力トランジスタ１７を介してほぼ接地電位まで低下するため、ダイオードＤ１１は逆バイアス状態となり、コンデンサＣ１１から出力トランジスタ１７に向けて電流が流れ込むことはない。
【００４４】
一方、出力トランジスタ１７がオフ状態にされると、コイルＬ１１に生じた逆起電圧によって、コイルＬ１１に蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ１１は順バイアス状態となるため、ダイオードＤ１１を介して流れる電流は、負荷に流れ込むとともに、コンデンサＣ１１を介して接地端にも流れ込み、コンデンサＣ１１を充電することになる。上記の動作が繰り返されることによって、負荷には、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔが供給される。
【００４５】
このように、本実施形態の電源装置１０は、出力トランジスタ１７のオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ１１を駆動することにより、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成するチョッパ型昇圧回路の一構成要素として機能する。
【００４６】
次に、上記構成から成る電源装置１０の短絡保護動作について、図４を参照しながら詳細に説明する。図４は、電源装置１０の短絡保護動作の一例を示すタイミングチャートであり、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、第１リセット信号Ｓ１、第２リセット信号Ｓ２、短絡保護信号Ｓ３、ロードスイッチＰ１１のオン／オフ状態、及び、コイル電流ＩＬが描写されている。
【００４７】
例えば、入力電圧Ｖｉｎの供給源に十分な電流能力が備わっていない場合には、図４に示したように、時刻ｔ１１における出力電圧Ｖｏｕｔの地絡に伴って、入力電圧Ｖｉｎまで急激に低下してしまうおそれがある。このような入力電圧Ｖｉｎの急激な低下が生じ、ＳＣＰ回路１３のマスク時間Ｔが経過するまでの間に、入力電圧Ｖｉｎが第１閾値電圧Ｖｔｈ１を下回ると、ＳＣＰ回路１３の短絡保護動作が機能するよりも先に、第１ＵＶＬＯ回路１１の低電圧保護動作が機能し、第１リセット信号Ｓ１がローレベルからハイレベルに立ち上げられる。その結果、制御回路１５に入力される論理和信号Ｓ４もローレベルからハイレベルに立ち上げられる。
【００４８】
このとき、制御回路１５によってロードスイッチＰ１１がオフとされるので、入力電圧Ｖｉｎの入力端から出力電圧Ｖｏｕｔの出力端との間を結ぶ入出力経路が遮断されて、コイル電流ＩＬは一時的に抑制される。しかしながら、ロードスイッチＰ１１がオフされたことに伴い、入力電圧Ｖｉｎが低下から上昇に転じて再び第１閾値電圧Ｖｔｈ１を上回ると、第１ＵＶＬＯ回路１１は、第１リセット信号Ｓ１をハイレベルからローレベルに立ち下げる。その結果、制御回路１５に入力される論理和信号Ｓ４もハイレベルからローレベルに立ち下げられて、ロードスイッチＰ１１は、制御回路１５によってオンとされる。このとき、出力電圧Ｖｏｕｔの地絡が解消されていなければ、入力電圧Ｖｉｎは再び急低下するので、先と同様、第１ＵＶＬＯ回路１１の低電圧保護動作によって、ＳＣＰ回路１３を除く回路ブロック（制御回路１５や駆動回路１６など）がリセットされる。
【００４９】
このように、入力電圧Ｖｉｎの供給源に十分な電流能力が備わっていない場合には、図４に示したように、第１ＵＶＬＯ回路１１の低電圧保護動作によって、ＳＣＰ回路１３を除く回路ブロックのリセットと再起動が繰り返され、入力電圧Ｖｉｎが第１閾値電圧Ｖｔｈ１付近で安定した状態となる。その結果、ロードスイッチＰ１１が断続的にオン／オフを繰り返し、これに伴う形で過大なコイル電流ＩＬが断続的に流れ続ける状態となる。
【００５０】
ただし、本実施形態の電源装置１０であれば、入力電圧Ｖｉｎは、出力電圧Ｖｏｕｔの地絡に伴って急激に低下するものの、上記で説明したように、第１閾値電圧Ｖｔｈ１付近で安定した状態となり、第２閾値電圧Ｖｔｈ２を下回る電圧レベルまで低下し続けることはない。その結果、第２ＵＶＬＯ回路１２の低電圧保護動作が機能することはなく、第２リセット信号Ｓ２はローレベルに維持されるので、ＳＣＰ回路１３は、出力電圧Ｖｏｕｔの地絡を正常に検出し、かつ、マスク時間Ｔの計時動作を正常に継続することができる。
【００５１】
そして、出力電圧Ｖｏｕｔの地絡が解消されないまま、帰還電圧Ｖｆｂがマスク時間Ｔにわたって第１参照電圧Ｖｒｅｆを下回った場合、ＳＣＰ回路１３は、時刻ｔ１２において短絡保護信号Ｓｂをローレベルからハイレベルに立ち上げる。その結果、制御回路１５に入力される論理和信号Ｓ４は、第１リセット信号Ｓ１の論理レベルに依ることなく、以後ハイレベルに維持される。制御回路１５は、時刻ｔ１２において、論理和信号Ｓ４がハイレベルに立ち上げられたことを認識した時点で、駆動回路１６による出力トランジスタ１７のスイッチング制御を禁止し、ロードスイッチＰ１１をオフとする。先出の図２の例に従うと、ＲＳフリップフロップ１５６が常にリセットされた状態となり、ゲート信号ＳＢがローレベルに固定される。このような短絡保護動作により、出力電圧Ｖｏｕｔに地絡が生じた場合でも、コイル電流ＩＬの過電流状態は速やかに解消されるので、電源装置１０や周辺回路の破壊や発煙・発火を未然に防止することが可能となる。
【００５２】
上記したように、本実施形態の電源装置１０であれば、第１ＵＶＬＯ回路１１と第２ＵＶＬＯ回路１２を用いて２段階の低電圧保護動作を行うことにより、出力電圧Ｖｏｕｔの地絡に伴う入力電圧Ｖｉｎの急激な低下が生じた場合でも、ＳＣＰ回路１３の意図しないリセットを回避することができるので、ＳＣＰ回路１３の短絡保護動作を正常に機能させることが可能となり、延いては、電源装置１０を搭載したセット全体の信頼性向上に寄与することが可能となる。
【００５３】
また、本実施形態の電源装置１０において、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する出力回路（本実施形態では、論理和演算器１４、制御回路１５、駆動回路１６、及び、出力トランジスタ１７がこれに相当）は、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する昇圧回路の一部を形成するものであり、入力電圧Ｖｉｎの入力端と出力電圧Ｖｏｕｔの出力端との間を結ぶ入出力経路に挿入されたロードスイッチＰ１１をオン／オフさせて、前記入出力経路の導通／遮断を制御する構成とされている。このような構成とすることにより、これまで出力短絡保護や過電流保護の難しかった昇圧回路についても、コイル電流ＩＬの過電流状態を速やかに解消することができるので、電源装置１０を搭載したセット全体の信頼性向上に寄与することが可能となる。
【００５４】
次に、上記構成から成る電源装置１０の低電圧保護動作について、図５を参照しながら詳細に説明する。図５は、電源装置１０の短絡保護動作の一例を示すタイミングチャートであり、図４と同様、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、第１リセット信号Ｓ１、第２リセット信号Ｓ２、短絡保護信号Ｓ３、ロードスイッチＰ１１のオン／オフ状態、及び、コイル電流ＩＬが描写されている。
【００５５】
時刻ｔ２１において、例えば、電源装置１０に対する電力供給のシャットダウンによって、入力電圧Ｖｉｎが第２閾値電圧Ｖｔｈ２を下回る電圧レベルまで低下した場合には、第１ＵＶＬＯ回路１１と第２ＵＶＬＯ回路１２の低電圧保護動作がいずれも機能し、第１リセット信号Ｓ１と第２リセット信号Ｓ２がそれぞれローレベルからハイレベルに立ち上げられる。その結果、ＳＣＰ回路１３を含む全ての回路ブロックがリセットされる。すなわち、入力電圧Ｖｉｎの低下が出力電圧Ｖｏｕｔの地絡に伴って生じたものでないときには、従来通りの低電圧保護動作が行われることになる。
【００５６】
なお、上記の第１実施形態では、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する昇圧回路に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する降圧回路や、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとしてスルー出力するカレントスイッチ回路にも、本発明は広く適用することが可能である。
【００５７】
図６は、本発明に係る電源装置の第２実施形態（降圧回路への適用例）を示す回路ブロック図である。なお、本実施形態の電源装置２０は、第１実施形態の電源装置１０と基本的に同様の構成から成り、第１ＵＶＬＯ回路２１、第２ＵＶＬＯ回路２２、ＳＣＰ回路２３、論理和演算器２４、制御回路２５、駆動回路２６、及び、出力トランジスタ２７は、それぞれ、第１ＵＶＬＯ回路１１、第２ＵＶＬＯ回路１２、ＳＣＰ回路１３、論理和演算器１４、制御回路１５、駆動回路１６、及び、出力トランジスタ１７に対応する。
【００５８】
ただし、出力トランジスタ２７と外部素子との接続関係は、第１実施形態と異なっている。出力トランジスタ２７のドレインは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタ２７のソース及びバックゲートは、コイルＬ２１の一端と、ダイオードＤ２１のカソードに接続されている。ダイオードＤ２１のアノードは、接地端に接続されている。コイルＬ２１の他端は、出力電圧Ｖｏｕｔの出力端に接続されている。コイルＣ２１、抵抗２１、及び、抵抗２２の接続関係については、第１実施形態のコイルＣ１１、抵抗１１、及び、抵抗１２と同様である。
【００５９】
また、上記構成から成る電源装置２０では、第１実施形態と異なり、入力電圧Ｖｉｎの入力端と出力電圧Ｖｏｕｔとの間を結ぶ入出力経路上に、出力トランジスタ２７が挿入されているので、別途のロードスイッチは不要であり、制御回路２５は、論理和信号Ｓ４の論理レベルに応じた異常保護動作に関して、駆動回路２６による出力トランジスタ２７のスイッチング制御を許可／禁止するのみでよい。これは、本発明をカレントスイッチ回路に適用した場合についても同様である。
【００６０】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００６１】
例えば、上記実施形態では、異常状態（ただし入力電圧Ｖｉｎの低電圧状態を除く）を検出して異常保護信号を生成する異常保護回路の一例として、出力短絡を検出する短絡保護回路を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記の短絡保護回路に代えて、或いは、上記の短絡保護回路とともに、過電流を検出する過電流保護回路や異常温度を検出する温度保護回路を設けても構わない。
【００６２】
また、上記実施形態では、昇圧回路ないしは降圧回路として、ダイオード方式のスイッチングＤＣ／ＤＣコンバータを採用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、同期整流方式のスイッチングＤＣ／ＤＣコンバータを用いてもよいし、その他の方式のＤＣ／ＤＣコンバータを用いても構わない。
【００６３】
また、上記実施形態では、短絡保護回路に含まれるタイマ回路として、アナログ方式のタイマ回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、デジタル方式のタイマ回路を用いても構わない。
【産業上の利用可能性】
【００６４】
本発明は、電源装置の信頼性を高める上で有用な技術であり、汎用的なＤＣ／ＤＣコンバータやシステム電源ＩＣなど、あらゆる電源装置に利用可能な技術である。
【符号の説明】
【００６５】
１０、２０    電源装置
１１、２１    第１低電圧保護回路（第１ＵＶＬＯ回路）
１２、２２    第２低電圧保護回路（第２ＵＶＬＯ回路）
１３、２３  短絡保護回路（ＳＣＰ回路）
１４、２４    論理和演算器
１５、２５    制御回路
１６、２６    駆動回路
１７、２７    出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１３１    第１コンパレータ
１３２    論理和演算器
１３３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３４    定電流源
１３５    コンデンサ
１３６    第２コンパレータ
１５１    エラーアンプ
１５２    コンパレータ
１５３    論理和演算器
１５４    スロープ生成部
１５５    クロック生成部
１５６    ＲＳフリップフロップ
１６１    ドライバ
Ｌ１１    コイル
Ｄ１１    ダイオード
Ｃ１１    コンデンサ
Ｒ１１、Ｒ１２    抵抗
Ｐ１    ロードスイッチ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
Ｖｉｎ    入力電圧
Ｖｏｕｔ    出力電圧
Ｓ１    第１リセット信号
Ｓ２    第２リセット信号
Ｓ３    短絡保護信号
Ｓ４    論理和信号
ＳＡ    クロック信号
ＳＢ    ゲート信号
ＳＣ    スイッチ電圧
ＳＤ    誤差電圧
ＳＥ    スロープ電圧
ＳＦ    比較信号
ＩＬ    コイル電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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