(57)【要約】【課題】  電力変換器コントローラにおいて用いられるデジタルピーク入力電圧検出器を提供する。【解決手段】  電力変換器のための集積回路コントローラ例は、デジタルピーク検出器とスイッチングブロックとを含む。デジタルピーク検出器は、電力変換器のピーク入力電圧を表わすデジタルカウント信号を出力するように結合されている。スイッチングブロックは、電力変換器の電源スイッチのスイッチングを制御して、電力変換器の出力を調整するように結合されている。スイッチングブロックは、電源スイッチのスイッチングをデジタルカウント信号に応答して制御するようにさらに結合されている。【選択図】図２
2010075045.tif 000002
【特許請求の範囲】
【請求項１】
電力変換器のための集積回路コントローラであって、前記コントローラは、
前記電力変換器のピーク入力電圧を表わすデジタルカウント信号を出力するように結合されたデジタルピーク検出器と、
前記電力変換器の電源スイッチのスイッチングを制御して、前記電力変換器の出力を調整するように結合されたスイッチングブロックとを備え、前記スイッチングブロックは、前記電源スイッチの前記スイッチングを前記デジタルカウント信号に応答して制御するように結合されている、集積回路コントローラ。
【請求項２】
前記デジタルピーク検出器は、自身のカウントをクロック信号に応答して増加させるように、かつ前記デジタルカウント信号を出力するように結合されたカウンタを含み、前記デジタルカウント信号は、前記カウントを表わす、請求項１に記載の集積回路コントローラ。
【請求項３】
前記デジタルピーク検出器は、前記カウンタに結合されて前記カウンタの前記カウントに応じた値を有する全電流信号を出力する複数の電流源をさらに含む、請求項２に記載の集積回路コントローラ。
【請求項４】
前記デジタルピーク検出器は、前記全電流信号と前記電力変換器の入力電圧を表わす電流信号とを比較するように結合された比較器をさらに含み、前記カウンタは、全電流信号が前記入力電圧を表わす前記電流信号よりも大きいとき、計数を停止するようにさらに結合されている、請求項３に記載の集積回路コントローラ。
【請求項５】
前記電力変換器の前記入力電圧は、前記電力変換器の整流されたＡＣ入力電圧である、請求項４に記載の集積回路コントローラ。
【請求項６】
前記カウンタの前記カウントが前記カウンタの前のカウントと等しい場合、前記全電流信号を調節するように結合されたヒステリシス回路をさらに備える、請求項４に記載の集積回路コントローラ。
【請求項７】
前記デジタルピーク検出器に結合されて、前記デジタルカウント信号を保存し、前記デジタルカウント信号に応答してアナログ入力電圧ピーク信号を出力するデジタル−アナログ（Ｄ／Ａ）変換器をさらに備える、請求項１に記載の集積回路コントローラ。
【請求項８】
前記電力変換器の入力電圧は、複数のサイクルを含み、前記Ｄ／Ａ変換器は、前記デジタルカウント信号を少なくとも前記入力電圧の次のサイクルまで保存するように構成されている、請求項７に記載の集積回路コントローラ。
【請求項９】
前記Ｄ／Ａ変換器は、前記アナログ入力電圧ピーク信号を出力するように結合された複数の電流源をさらに含み、前記アナログ入力電圧ピーク信号は、前記デジタルカウント信号に応じた値を有する、請求項７に記載の集積回路コントローラ。
【請求項１０】
前記Ｄ／Ａ変換器に結合されて、平均アナログ入力電圧ピーク信号を出力するフィルタをさらに備える、請求項７に記載の集積回路コントローラ。
【請求項１１】
前記スイッチングブロックは、前記電力変換器の力率を前記平均アナログ入力電圧ピーク信号に応答して調節するように構成されている、請求項１０に記載の集積回路コントローラ。
【請求項１２】
前記電源スイッチは、前記集積回路コントローラに組込まれている、請求項１に記載の集積回路コントローラ。
【請求項１３】
電力変換器のための集積回路コントローラであって、前記コントローラは、
前記電力変換器のピーク入力電圧を表わすデジタルカウント信号を出力するように結合されたデジタルピーク検出器と、
前記デジタルピーク検出器に結合されて、前記デジタルカウント信号を保存し、前記デジタルカウント信号に応答してアナログ入力電圧ピーク信号を出力するデジタル−アナログ（Ｄ／Ａ）変換器とを備える、集積回路コントローラ。
【請求項１４】
前記デジタルピーク検出器は、自身のカウントをクロック信号に応答して増加させるように、かつ前記デジタルカウント信号を出力するように結合されたカウンタを含み、前記デジタルカウント信号は、前記カウントを表わす、請求項１３に記載の集積回路コントローラ。
【請求項１５】
前記デジタルピーク検出器は、前記カウンタに結合されて前記カウンタの前記カウントに応じた値を有する全電流信号を出力する複数の電流源をさらに含む、請求項１４に記載の集積回路コントローラ。
【請求項１６】
前記デジタルピーク検出器は、前記全電流信号と前記電力変換器の入力電圧を表わす電流信号とを比較するように結合された比較器をさらに含み、前記カウンタは、全電流信号が前記入力電圧を表わす前記電流信号よりも大きいとき、計数を停止するようにさらに結合されている、請求項１５に記載の集積回路コントローラ。
【請求項１７】
前記電力変換器の前記入力電圧は、複数のサイクルを含み、前記Ｄ／Ａ変換器は、前記デジタルカウント信号を少なくとも前記入力電圧の次のサイクルまで保存するように構成されている、請求項１６に記載の集積回路コントローラ。
【請求項１８】
前記Ｄ／Ａ変換器は、前記アナログ入力電圧ピーク信号を出力するように結合された複数の電流源をさらに含み、前記アナログ入力電圧ピーク信号は、前記デジタルカウント信号に応じた値を有する、請求項１７に記載の集積回路コントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
背景情報
開示の分野
この発明は、概して、電力変換器に関し、より特定的には、この発明は、ピーク入力電圧を検出する制御回路に関する。
【背景技術】
【０００２】
背景
携帯電話、携帯情報端末（ＰＤＡ）、ラップトップなどの多くの電気装置は、ＤＣ電源によって電力を供給されている。電力は、一般に、壁付きコンセントを通して高電圧のＡＣ電力として供給されるので、高電圧のＡＣ電力を多くの電気装置にとって使用可能なＤＣ電力に変換するために、電力変換器と典型的に呼ばれる装置が必要となる。使用可能なＤＣ電力は、電力変換器によって直接装置に供給されてもよく、または、充電されると装置にエネルギを提供するが一旦蓄積されたエネルギが消耗すれば充電を必要とする再充電可能な電池を充電するために用いられてもよい。動作時、電力変換器は、一般に負荷と呼ばれることがある電気装置に供給される出力電力を、コントローラを用いて調整してもよい。コントローラは、エネルギの負荷への伝達を調整する。１つの例において、コントローラは、電源スイッチを制御して、センサからのフィードバック情報に応答してオン／オフを切り替えて、エネルギパルスを出力に高電圧ＡＣ電源から伝達してもよい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
高電圧ＡＣ電源は、典型的に、周期的な入力電圧信号を含む。たとえば、ＡＣ電源の通常の波形は、正弦波の波形である。入力電圧信号の各サイクルのピーク値は、電源スイッチのスイッチングの制御を含むさまざまな目的のために用いられてもよい。しかしながら、入力電圧信号のピークは、時間とともに変化してもよい。すなわち、ピーク入力電圧は、サイクルごとに上昇または低下してもよい。
【図面の簡単な説明】
【０００４】
この発明の非限定的で非網羅的な実施例および例を以下の図面を参照して説明する。図中、同様の数字は、特に指定のない限り、さまざまな図面全体を通して、同様の部品を指す。
【図１】この発明の教示に従ったデジタルピーク入力電圧検出器を含むコントローラを用いるスイッチング電力変換器の１つの例を説明する機能ブロック図である。
【図２】図１の変換器で使用されてもよいデジタルピーク入力電圧検出器を含むコントローラ例を説明する機能ブロック図である。
【図３】この発明の教示に従ったデジタルピーク入力電圧検出器例を説明する機能ブロック図である。
【図４】図３のカウンタのカウント例を説明する表である。
【図５】図３の比較器の入力におけるおよび図３のカウンタの波形例を示す図である。
【図６】図３の比較器の入力におけるおよび図２の更新およびリセット回路の波形例を示す図である。
【図７】図２のコントローラで使用してもよいデジタル−アナログ（Ｄ／Ａ）変換器例を説明する機能ブロック図である。
【図８】図３の比較器の入力における、図２の更新およびリセット回路の、および図７のＤ／Ａ変換器の波形例を示す図である。
【図９】図３のコントローラで使用してもよいフィルタ回路例を説明する機能ブロック図である。
【発明を実施するための形態】
【０００５】
詳細な説明
電力変換器コントローラにおいて用いられるデジタルピーク入力電圧検出器が開示される。以下の説明において、この発明の十分な理解を与えるために数多くの特定の詳細が述べられる。しかしながら、当業者にとっては、この発明を実施するためにはその特定の詳細を用いる必要はないことが明らかであるだろう。他の例では、周知の材料または方法は、この発明を曖昧にしないために、詳細には説明されていない。
【０００６】
この明細書全体を通して、「１つの実施例」、「ある実施例」、「１つの例」または「ある例」の記載は、その実施例または例に関連して説明された特定の特徴、構造、または特性が、この発明の少なくとも１つの実施例に含まれることを意味する。よって、「１つの実施例において」、「ある実施例において」、「１つの例において」、または「ある例において」という表現がこの明細書全体を通してさまざまな場所に現われても、必ずしもすべてが同じ実施例または例を参照しない。さらに、特定の特徴、構造、または特性は、１つ以上の実施例または例において任意の適切な組合せおよび／または下位の組合せで組合されてもよい。加えて、この明細書とともに提供される図面は、当業者への説明を目的とするものであり、図面は、必ずしも一律の縮尺に従わずに描かれていることが理解される。
【０００７】
図１は、この発明の教示に従ったデジタルピーク入力電圧検出器を含むコントローラ１０２を用いるスイッチング電力変換器１００の１つの例を説明する機能ブロック図である。示された電力変換器１００の例は、コントローラ１０２と、電源スイッチ１０４と、フィルタ回路１０６と、整流器回路１０８と、エネルギ伝達要素１１２と、フィードバック回路１１４と、ダイオード１１６と、キャパシタ１１８とを含む。エネルギ伝達要素１１２は、入力巻線１２０と出力巻線１２２とを含んで示されている。
【０００８】
電力変換器１００は、負荷に出力電力を提供する（たとえば、無調整の入力電圧ＶG１１０からのＶOUTで）。入力電圧ＶG１１０は、整流された入力電圧ＶIN１１１をエネルギ伝達要素１１２および電源スイッチ１０４に提供する整流器回路１０８に結合されている。特に、整流された入力電圧ＶIN１１１は、正弦波形の一部分を表わす時間的に変化するＤＣ電圧である。図１の例において、エネルギ伝達要素１１２は、入力巻線１２０と出力巻線１２２とを備えた変圧器である。「入力巻線」は、「一次巻線」とも呼ばれてもよく、「出力巻線」は、「二次巻線」とも呼ばれてもよい。電源スイッチ１０４は、閉じることにより電流がスイッチを通して伝導されることを可能としてもよく、開くことによりスイッチを通した伝導をコントローラ１０２に応答して実質的に遮断してもよく、これは、スイッチング信号ＵSWを使用してもよい。よって、閉じたスイッチは、オン状態にあると呼ばれてもよく、開いているスイッチは、オフ状態にあると呼ばれてもよい。１つの例において、電源スイッチ１０４は、トランジスタである。１つの例において、コントローラ１０２は、モノリシック集積回路として実現化されてもよく、または、個別の電気部品で、あるいは個別回路と集積回路との組合せで実現化されてもよい。電力変換器１００の動作中、電源スイッチ１０４のスイッチングは、ダイオード１１６において脈動電流を生じ、この脈動電流は、キャパシタ１１８によってフィルタされて、実質的に一定の出力電圧ＶOUTを生じる。１つの例において、電源スイッチ１０４のスイッチングは、負荷への実質的に一定の出力電流（図示せず）を生じる。
【０００９】
電源スイッチ１０４をスイッチングするコントローラ１０２によって調整されるべき出力量は、出力電圧ＶOUT、出力電流、またはこの２つの組合せであり得る。フィードバッ
ク回路１１４は、エラー信号ＵERRを提供するように結合されている。１つの例において、フィードバック回路１１４は、エラー信号ＵERRを出力フィードバック信号ＵVOUTに応答して提供するように結合されており、エラー信号ＵERRは、出力電圧ＶOUTを表わしてもよい。
【００１０】
示された例に示すように、コントローラ１０２は、入力電圧信号ＵVINを受けるように結合されている。入力電圧信号ＵVINは、次に、整流された入力電圧ＶINのピーク入力電圧をデジタルに検出するためにコントローラ１０２によって用いられる。動作時、コントローラ１０２は、電源スイッチ１０４を操作して、電力変換器１００の出力量を実質的に調整する。別の例において、コントローラ１０２は、デジタルに検出されたピーク入力電圧に応答して、電力変換器１００の力率を向上させることもできる。力率は、供給された全電力量に対する使用可能な電力量の比によって計られる電力の質として定義することができる。
【００１１】
図２は、デジタルピーク入力電圧検出器２０２を含むコントローラ例２００を説明する機能ブロック図であり、このコントローラは、図１の変換器１００で用いられてもよい。示されたコントローラの例２００は、さらに、デジタル−アナログ（Ｄ／Ａ）変換器２０４と、スイッチングブロック２０６と、ヒステリシス回路２０８と、更新およびリセット回路２１０と、フィルタ回路２１２とを含む。コントローラ２００は、図１のコントローラ１０２の１つの可能な実現化例である。
【００１２】
図２に示すように、デジタルピーク検出器２０２は、入力電圧信号ＵVINを受けるように、かつデジタルカウント信号ＤCOUNTを出力するように結合されている。示された例において、デジタルピーク検出器２０２は、デジタルカウント信号ＤCOUNTをＤ／Ａ変換器２０４およびヒステリシス回路２０８へ出力するように結合されている。ヒステリシス回路２０８は、さらに、ヒステリシス信号ＨＹＳＴをデジタルピーク検出器２０２に提供するように結合されている。図２には、さらに、更新およびリセット回路２１０が、ＲＥＳＥＴ信号をデジタルピーク検出器２０２へ提供するように、かつＵＰＤＡＴＥ信号をＤ／Ａ変換器２０４へ提供するように結合されているものとして説明されている。Ｄ／Ａ変換器２０４は、保存されたデジタルカウント信号をヒステリシス回路２０８へ提供するように、かつアナログ入力電圧ピーク信号ＶINPKをフィルタ回路２１２に提供するように結合されている。スイッチングブロック２０６は、平均ピーク入力電圧信号ＶINPKAVGをフィルタ回路２１２から受けるように結合されており、さらに、エラー信号ＵERRを受けるように結合されている。最後に、スイッチングブロック２０６は、スイッチング信号ＵSWを出力するように結合されている。
【００１３】
コントローラ２００の動作時、デジタルピーク検出器２０２は、ＲＥＳＥＴ信号を更新およびリセット回路２１０から受け、応答して、検出されていたかもしれないどんな前の値でも消去する。デジタルピーク検出器２０２は、入力電圧信号ＵVINのピーク入力電圧を検出する。１つの例において、入力電圧信号ＵVINは、整流されたＡＣ電圧信号である。次に、デジタルピーク検出器２０２は、検出されたピーク入力電圧を表わすデジタルカウント信号ＤCOUNTを生成する。１つの例において、デジタルカウント信号ＤCOUNTは、２進信号である。デジタルカウント信号ＤCOUNTは、デジタルピーク検出器２０２から順に出力されてもよい。すなわち、デジタルピーク検出器２０２は、デジタルカウント信号ＤCOUNTを一度に１ビットずつ、順次、通信チャネルまたはデータバスを通じて、出力してもよい。別の例において、デジタルカウント信号ＤCOUNTは、デジタルピーク検出器２０２から並列に出力されてもよい。すなわち、デジタルカウント信号ＤCOUNTのいくつかのビットは、デジタルピーク検出器２０２からデータバスを通じて同時に出力されてもよい。
【００１４】
ＵＰＤＡＴＥ信号を受けると、Ｄ／Ａ変換器２０４は、デジタルカウント信号ＤCOUNTを内部記憶装置（図示せず）に保存する。１つの例において、Ｄ／Ａ変換器２０４は、別のＵＰＤＡＴＥ信号を更新およびリセット回路２１０から受けるまで、デジタルカウント信号ＤCOUNTを保存する。１つの例において、Ｄ／Ａ変換器２０４は、デジタルカウント信号ＤCOUNTを少なくとも入力電圧信号ＵVINの次のサイクルまで保存する。次に、Ｄ／Ａ変換器２０４は、保存されたデジタルカウント信号を、アナログ入力電圧ピーク信号ＶINPKに変換する。Ｄ／Ａ変換器２０４は、保存されたデジタルカウント信号ＤSTOREDをヒステリシス回路２０８へ出力もする。１つの実施例において、保存されたデジタルカウント信号ＤSTOREDは、前に受けたＤCOUNTの値であってもよい。デジタルカウント信号ＤCOUNTのように、保存されたデジタルカウント信号ＤSTOREDは、順次または並列に通信されてもよい。
【００１５】
アナログ入力電圧ピーク信号ＶINPKを受けると、フィルタ回路２１２は、１つ以上の連続アナログ入力電圧ピーク信号を平均し、平均アナログ入力電圧ピーク信号ＶINPKAVGを出力する。よって、平均アナログ入力電圧ピーク信号ＶINPKAVGは、入力電圧信号ＵVINのピーク値の１つ以上のサイクルにわたっての１つ以上のピーク入力電圧の連続平均化値を表わしてもよい。
【００１６】
次に、スイッチングブロック２０６は、平均アナログ入力電圧ピーク信号ＶINPKAVGに応答して、かつエラー信号ＵERRにも応答して、スイッチング信号ＵSWを出力してもよい。１つの例において、スイッチングブロック２０６は、電力変換器の出力を調整するために、エラー信号ＵERRに応答してスイッチング信号ＵSWのデューティファクタを調節する。１つの例において、スイッチングブロック２０６は、平均ピーク入力電圧信号ＶINPKAVG入力に応答してエラー信号ＵERRをスケーリングしてもよい。言い換えれば、平均ピーク入力電圧信号ＶINPKAVGは、エラー信号ＵERRのダイナミックレンジを設定してもよい。
【００１７】
図２にはさらに、Ｄ／Ａ変換器２０４とデジタルピーク検出器２０２との間に結合されたヒステリシス回路２０８が説明されている。動作時、ヒステリシス回路２０８は、Ｄ／Ａ変換器２０４の前に保存されたデジタルカウントをデジタルピーク検出器の現在のカウントと比較する。現在のデジタルカウントが保存されたデジタルカウント（例によっては、前に保存されたカウント）と等しい場合、ヒステリシス回路２０８は、ヒステリシス信号ＨＹＳＴを生成して、デジタルピーク検出器２０２の安定性を向上させてもよい。たとえば、保存されたデジタルカウント信号ＤSTOREDがデジタルカウント信号ＤCOUNTと等しい場合、ヒステリシス回路は、ヒステリシス信号ＨＹＳＴを生成して、ピーク入力電圧のアナログ−デジタル変換を調節してもよい。
【００１８】
図３は、この発明の教示に従ったデジタルピーク入力電圧検出器例３００を説明する機能ブロック図である。示されたデジタルピーク検出器の例３００は、カウンタ３０２と、電流源３０４と、スイッチ３０５と、クロック源３０６と、比較器３０８と、クランプ回路３１０と、電流源３１２と、通信リンク３１４とを含む。デジタルピーク検出器３００は、図２のデジタルピーク検出器２０２の１つの可能な実現化例である。
【００１９】
示された図３の例において、カウンタ３０２は、カウンタ３０２のクロック入力ＣＬＫでクロック源３０６から受けたクロック信号に応答して、値を増加させる２進カウンタである。１つの例において、ＢＩＴ1は、最下位のビット（ＬＳＢ）であり、ＢＩＴNは、最上位のビット（ＭＳＢ）である。１つの例において、カウンタ３０２は、非同期式カウンタか同期式カウンタかのいずれかを形成するように配置された複数のフリップフロップ（図示せず）である。動作時、カウンタ３０２は、有効にされると、クロック入力ＣＬＫで受けたクロック信号の各パルスとともにカウントを増加させる。
【００２０】
図４は、カウンタ３０２のカウント例を説明する表４００である。たとえば、クロック信号の最初のパルスで、カウンタ３０２のカウントは１であり、これは、ＢＩＴ1が論理ハイであり、すべての他のビットが論理ローであることによって表わされてもよい。６というカウンタカウントは、ＢＩＴ1が論理ローであり、ＢＩＴ2およびＢＩＴ3が論理ハイであることに対応するであろう。図３および図４には、カウンタ３０２が、３ビットカウンタとして説明されているが、ピーク入力電圧を決定するために必要とされる分解能に応じて、任意の数のビットがカウンタ３０２に含まれてもよいことが理解されるべきである。
【００２１】
再び図３を参照して、カウンタ３０２は、さらに、更新およびリセット回路２１０からＲＥＳＥＴ信号を受けるためのリセット入力ＲＳＴを含む。ＲＥＳＥＴ信号を受けると、カウンタ３０２は、カウンタ３０２のカウントをリセットする。たとえば、カウンタ３０２は、ＲＥＳＥＴ信号に応答して、ＢＩＴ1-Nの各々を論理ローに設定してもよい。カウンタ３０２は、比較器３０８の出力を受けるためのＳＴＡＲＴ／ＳＴＯＰ入力も含む。カウンタ３０２は、ＳＴＡＲＴ／ＳＴＯＰ入力で受けた信号に応答して、カウンタ３０２のカウントを増加させることを開始および停止させてもよい。すなわち、ＳＴＡＲＴ／ＳＴＯＰ入力は、比較器３０８の出力に応じた有効化機能を提供してもよい。たとえば、比較器３０８は、カウンタ３０２のＳＴＡＲＴ／ＳＴＯＰ入力へ論理ロー信号を出力してもよく、これは、カウンタ３０２は、クロック信号の各サイクルとともにカウントを増加させるべきであることを示してもよい。引続きこの例では、比較器３０８は、論理ハイ信号を、カウンタ３０２のＳＴＡＲＴ／ＳＴＯＰ入力へ出力してもよく、これは、カウンタ３０２は、カウントを増加させることを停止（すなわちクロック信号を無視）するべきであることを示してもよい。１つの例において、ＳＴＡＲＴ／ＳＴＯＰ入力は、ＣＬＫ入力をカウンタ３０２の他の内部回路へゲートしてもよい。
【００２２】
図３には、さらに、スイッチ３０５を経由してともに結合されて、カウンタ３０２のカウントに応じた電流値を有する全電流信号ＩTOTALを提供する複数の電流源３０４が説明されている。示された例において、各電流源３０４によって提供された電流の値は、それが関連付けられたカウンタ３０２のビットに応じて２進重み付けされている。たとえば、ＢＩＴ1は電流源３０４がＩという電流を提供することを有効／無効にするように結合されていてもよく、ＢＩＴ2は、電流源がＩ×２という電流を提供することを有効／無効にするように結合されていてもよく、以下同様である。１つの例において、カウンタビットＢＩＴ1-Nのうち任意のものの論理ハイ値（１）は、閉じた（または言い換えれば有効な）スイッチ３０４に対応するであろう。別の例においては、カウンタビットＢＩＴ1-Nのうち任意のものの論理ロー値（０）は、閉じた（または言い換えれば有効な）スイッチ３０４に対応してもよい。有効にされたとき、各電流源３０４によって提供される電流は、合計されて、全電流信号ＩTOTALを比較器３０８のＩＮ１入力へ出力する。
【００２３】
比較器３０８のＩＮ２は、図３において電流信号ＩVCLAMPを受けるものとして説明されており、この電流信号は、１つの例においては、入力電圧信号ＵVINの少なくとも一部を表わす電流である。１つの例において、デジタルピーク検出器３００は、クランプされた入力電圧信号ＵVCLAMPを電流信号ＩVCLAMPに変換する電流源３１２を含む。動作時、比較器３０８は、全電流信号ＩTOTALを電流信号ＩVCLAMPと比較する。１つの実施例において、全電流信号ＩTOTALが電流信号ＩVCLAMPよりも大きい場合、比較器３０８の出力は、信号をカウンタ３０２のＳＴＡＲＴ／ＳＴＯＰ入力へ送って、カウンタ３０２の計数を停止させる。電流信号ＩVCLAMPが、その後、全電流信号ＩTOTALの値よりも大きく増加した場合、比較器３０８の出力は、カウンタ３０２の計数がその中断した場所から継続することを可能にする。
【００２４】
図５は、比較器３０８の入力でのおよびカウンタ３０２のＢＩＴ1-3の波形例を示す。
図５の波形は、図３および図５を参照して説明される。波形５０２は、比較器３０８の入力ＩＮ１で受けられる全電流信号ＩTOTALの１つの可能な表現である。波形５０４は、比較器３０８の入力ＩＮ２で受けられる電流信号ＩVCLAMPの１つの可能な表現である。図５に示すように、カウンタ３０２のカウントは、論理レベルを変化させるＢＩＴ1-3によって示されるように増加される。カウントが増加するにつれて、対応する電流源３０４は、有効および無効にされ、離散波形５０２を有する全電流信号ＩTOTALをもたらす。図５の例に示すように、カウント６からカウント７への遷移中、全電流信号（たとえば波形５０２）は、電流信号（たとえば波形５０４）よりも大きく増加する。よって、この時点で、比較器３０８は、トリガされ、カウンタ３０２に計数を停止させるであろう。前述のように、電流信号ＩVCLAMPが再び増加する場合、カウンタ３０２は、そのカウントを継続することが可能となる。このようにして、カウンタ３０２の最終カウントは、電力変換器のピーク入力電圧のデジタル表現と考えられてもよい。
【００２５】
次に図３のみを参照して、カウンタ３０２のカウントは、デジタルカウント信号ＤCOUNTとして通信リンク３１４上に出力されてもよい。１つの例において、通信リンク３１４は、カウント（たとえばＢＩＴ1-N）を並列に伝送するための複数の回線を含むバスであってもよい。別の例において、カウンタ３０２は、カウントを通信リンク３１４の１つ以上の回線上に順に出力する。
【００２６】
図３には、さらに、デジタルピーク検出器３００がクランプ回路３１０で入力電圧信号ＵVINを受けるものとして説明されている。前述のように、入力電圧信号ＵVINは、整流されたＡＣ入力電圧であってもよい。クランプ回路３１０は、整流されたＡＣ入力電圧を、高しきい値３１１および／または低しきい値３１３間でクランプするように構成されていてもよい。１つの例において、クランプ回路３１０は、整流されたＡＣ入力電圧を高しきい値３１１にクランプして、電流信号ＩVCLAMPをカウンタ３０２の範囲内に保つ。たとえば、整流されたＡＣ入力電圧のピーク値が電流信号ＩVCLAMPを全電流信号ＩTOTALの最大値よりも大きくさせる場合、カウンタ３０２は、ピークが検出される前にカウントが一杯になってしまうであろう。よって、クランプ回路３１０は、カウンタ３０２の動作範囲内であるクランプされた入力電圧信号ＵVCLAMPを出力するようにデジタルピーク検出器３００に含まれてもよい。
【００２７】
１つの例において、クランプ回路３１０は、整流されたＡＣ入力電圧を低しきい値３１３にクランプする。整流されたＡＣ入力電圧をクランプすると、デジタルピーク検出器３００の精度を向上させることができる。たとえば、０という電流から開始する電流信号ＩVCLAMPを比較するのではなく、入力電圧信号ＵVINは最小値を有すると見なすことができる。よって、入力電圧信号ＵVINの下側の部分は、クランプされてもよく、結果として得られる電流信号ＩVCLAMPは、次に全電流信号ＩTOTALと比較されてもよい。整流されたＡＣ入力電圧を低しきい値３１３にクランプすると、クランプされていない波形全体ではなく全波形の一部分のみを測定するためにＢＩＴ1-Nを用いることによって、デジタルピーク検出器３００の解像度を高めることができる。
【００２８】
図３には、また、ヒステリシス信号ＨＹＳＴが、比較器３０８の入力ＩＮ１で受けられるものとして説明されている。１つの例において、ヒステリシス信号ＨＹＳＴは、カウンタ３０２のカウントが入力電圧信号ＵVINの前のサイクルのカウントと等しい（たとえば、ＤCOUNT＝ＤSTORED）ときにヒステリシス回路２０８（図２参照）によって全電流信号ＩTOTALに加えられる電流である。よって、入力電圧信号ＵVINが、値が近い連続ピーク電圧を含む状況において、ヒステリシス信号ＨＹＳＴを全電流信号ＩTOTALに加えると、アナログ入力電圧ピーク信号ＶINPKが２つの異なる値間での振動から生じることを減らすのに役立てることができる。
【００２９】
図６には、比較器３０８の入力およびカウンタ３０２のリセットＲＳＴ入力での波形例が示されている。図６の波形は、図３および図６を参照して説明される。波形５０２は、比較器３０８の入力ＩＮ１で受けられる全電流信号ＩTOTALの１つの可能な表現である。波形５０４は、比較器３０８の入力ＩＮ２で受けられる電流信号ＩVCLAMPの１つの可能な表現である。図６に示すように、電流信号ＩVCLAMPは、整流されクランプされたＡＣ入力電圧信号を表す。電流信号ＩVCLAMPは、さらに、複数のサイクル（たとえばサイクル１、２、および３）を含むものとして示されている。図６に示すように、カウンタ３０２のカウントは、ＲＥＳＥＴ信号に応答してリセットされる。より特定的には、ＲＥＳＥＴ信号は、しきい入力電圧値に達する入力電圧ＶINに応答してアサートされてもよい。たとえば、入力電圧ＶINは周期的であるので、ある入力電圧しきい値で、各サイクル中にカウンタ３０２がリセットされるようＲＥＳＥＴ信号がアサートされてもよい。別の例において、ＲＥＳＥＴ信号は、各入力電圧サイクル中にＲＥＳＥＴ信号がカウンタ３０２をリセットするようタイミングを合わせてあってもよい。別の例において、ＲＥＳＥＴ信号は、デューティファクタしきい値に応答してアサートされてもよい。より特定的には、デューティファクタは、設定された期間に対する電源スイッチ１０４がＯＮ状態である時間の比率として定義される。たとえば、（スイッチングブロック２０６によって計算された）デューティサイクルがあるしきい値を超過すると、リセット信号がアサートされる。ＲＥＳＥＴ信号は、整流された入力電圧ＶINの各サイクル中に少なくとも一度カウンタ３０２へ出力されるように構成されており、その特定の入力電圧サイクルのピークの前にアサートされるであろう。
【００３０】
図７はこの発明の教示に従った、デジタル−アナログ（Ｄ／Ａ）変換器例７００を説明する機能ブロック図である。示されたＤ／Ａ変換器の例７００は、内部記憶装置７０２と、電流源７０４と、スイッチ７０５と、抵抗器７０６とを含む。Ｄ／Ａ変換器７００は、図２のＤ／Ａ変換器２０４の１つの可能な実現化例である。
【００３１】
図７に説明された例において、内部記憶装置７０２は、デジタルカウント信号ＤCOUNTを保存するように構成されている。例として、内部記憶装置７０２は、ＢＩＴ1-Nのうち少なくとも１つを保存するように各々構成された複数のラッチである。１つの例において、内部記憶装置７０２は、デジタルカウント信号ＤCOUNTを少なくとも入力電圧信号ＵVINの次のサイクルまで保存する。
【００３２】
Ｄ／Ａ変換器７００は、さらに、ＵＰＤＡＴＥ信号を受けるための入力を含む。ＵＰＤＡＴＥ信号を受けると、Ｄ／Ａ変換器７００は、内部記憶装置７０２に現在保存されているどんなカウントでもデジタルカウント信号ＤCOUNTと置き換える。たとえば、内部記憶装置７０２は、その中に、入力電圧信号ＵVINの前のサイクルからのカウントを保存していてもよい。ＵＰＤＡＴＥ信号を受けると、内部記憶装置７０２は、デジタルカウント信号ＤCOUNTに含まれたビットに対応するＢＩＴ1-Nの各々をリセットする。
【００３３】
図７には、さらに、スイッチ７０５を経由してともに結合されて、抵抗器７０６を経由してアナログ入力電圧ピーク信号を提供する複数の電流源７０４が説明されている。示された例において、各電流源７０４によって提供される電流の値は、それが関連付けられた内部記憶装置７０２のビットに応じて２進重み付けされている。たとえば、ＢＩＴ1は、電流源７０４がＩ′という電流を提供することを有効／無効にするように結合されていてもよく、ＢＩＴ2は、電流源７０４が、Ｉ′×２という電流を提供することを有効／無効にするように結合されていてもよく、以下同様である。１つの例において、記憶装置ビットＢＩＴ1-Nのうち任意のものの論理ハイ値（１）は、閉じた（または言い換えれば有効な）スイッチ７０４に対応するであろう。別の例においては、記憶装置ビットＢＩＴ1-Nのうち任意のものの論理ロー値（０）は、閉じた（または言い換えれば有効な）スイッチ７０４に対応してもよい。有効にされたとき、各電流源７０４によって提供される電流は
、合計されて、抵抗器７０６にかかる電圧降下（たとえば、ＶINPK）を提供する。
【００３４】
図８には、図３の比較器３０８の入力での、Ｄ／Ａ変換器７００の更新入力での、およびアナログ入力電圧ピーク信号ＶINPKの波形例が示されている。図８の波長は、図３、図７、および図８を参照して説明される。波形５０２は、比較器３０８の入力ＩＮ１で受けられる全電流信号ＩTOTALの１つの可能な表現である。波形５０４は、比較器３０８の入力ＩＮ２で受けられる電流信号ＩVCLAMPの１つの可能な表現である。図８に示すように、波形５０４は、整流されクランプされたＡＣ入力電圧信号の表現である。波形５０４は、さらに、複数のサイクル（たとえばサイクル１、２、および３）を含むものとして示されている。図８に示すように、Ｄ／Ａ変換器７００の内部記憶装置７０２に保存されたカウントは、ＵＰＤＡＴＥ信号に応答して更新される。より特定的には、ＵＰＤＡＴＥ信号は、しきい入力電圧値に達する入力電圧に応答してアサートされてもよい。たとえば、入力電圧ＶINは周期的であるので、ある入力電圧しきい値は、各サイクル中にＤCOUNTを内部記憶装置７０２の中に更新することができるよう、ＵＰＤＡＴＥ信号をアサートしてもよい。別の例において、ＵＰＤＡＴＥ信号は、ＵＰＤＡＴＥ信号が内部記憶装置を周期的にＤCOUNTで更新して、各入力電圧サイクルのピーク入力電圧を表わすよう、タイミングを合わせてあってもよい。別の例において、ＵＰＤＡＴＥ信号は、デューティファクタしきい値に応答していてもよい。たとえば、（スイッチングブロック２０６によって計算された）デューティサイクルがあるしきい値に達すると、ＵＰＤＡＴＥ信号がアサートされてもよい。ＵＰＤＡＴＥ信号は、整流された入力電圧ＶINの各サイクル中に少なくとも一回Ｄ／Ａ変換器７００へ出力されるように構成されており、その特定の入力電圧サイクルのピーク後にアサートされるであろう。１つの例において、ＲＥＳＥＴ信号およびＵＰＤＡＴＥ信号は、単一パルス信号を用いて実現化されてもよい。たとえば、更新およびリセット回路２１０は、パルス信号を生成してもよく、このパルスの立上がりはＵＰＤＡＴＥ信号であり、このパルスの立下がりは、ＲＥＳＥＴ信号である。示されるように、ＶINPKは、次のＵＰＤＡＴＥ信号がアサートされるまで、特定の入力電圧サイクルのピーク入力電圧を表わすであろう。したがって、ピーク入力電圧ＶINPKは、現在のピーク入力電圧より遅れてもよい。加えてピーク入力電圧ＶINPKは、デジタルピーク検出器３００が次のピーク入力電圧を決定するプロセス中の間、先行するピーク入力電圧を表わしてもよい。図８に示すように、ピーク入力電圧ＶINPKは、現在のピーク電圧より遅れる。
【００３５】
図９は、この発明の教示に従ったフィルタ回路例９００を説明する機能ブロック図である。示されたフィルタ回路の例９００は、バッファ９０２および９０４と、抵抗器９０６と、平均化キャパシタ９０８とを含む。フィルタ回路９００は、図２のフィルタ回路２１２の１つの可能な実現化例である。
【００３６】
この発明の図示された例の上記の説明は、要約に説明されたことも含めて、網羅的であることまたは開示された厳密な形態に限定することを意図しない。この発明の特定の実施例および例がこの明細書中で例示を目的として説明されたが、さまざまな均等な変形が、この発明のより広い趣旨および範囲から逸脱することなく可能である。それどころか、特定の電圧、電流、周波数、出力領域値、回数などは、説明を目的として与えられたものであり、他の値もこの発明の教示に従って他の実施例および例において用いられてもよいことが理解される。
【００３７】
こういった変形は、上記の詳細な説明に照らして、この発明の例に対して行なうことができる。以下の特許請求の範囲に用いられる用語は、明細書および特許請求の範囲に開示された特定の実施例にこの発明を限定するよう解釈されるべきではない。そうではなく、範囲は、確立されたクレーム解釈論に従って解釈されるべきである以下の特許請求の範囲によってのみ決定されるべきである。したがって、この明細書および図面は、限定的なものとしてではなく例示的なものとして考えられるべきである。
【符号の説明】
【００３８】
電力変換器  １００、コントローラ  ２００、デジタルピーク検出器  ２０２、デジタル−アナログ（Ｄ／Ａ）変換器  ２０４、スイッチングブロック  ２０６、ヒステリシス回路  ２０８、更新およびリセット回路  ２１０、フィルタ回路２１２。
【図１】
2010075045.tif 000003
【図２】
2010075045.tif 000004
【図３】
2010075045.tif 000005
【図４】
2010075045.tif 000006
【図５】
2010075045.tif 000007
【図６】
2010075045.tif 000008
【図７】
2010075045.tif 000009
【図８】
2010075045.tif 000010
【図９】
2010075045.tif 000011