(57)【要約】 【課題】発振周波数のリニアリティを改善することができる新規な電圧制御発振器および電圧制御発振方法の提供。【解決手段】電圧電流変換回路10と電圧発生回路20と電流発生回路30と電流制御発振回路40とを備え、前記電流制御発振回路4 0は、入力電流により電荷を充電する容量素子44a、44bおよび当該容量素子44a、44bに発生する端子電圧とリファレンス電圧を比較する比較回路42a、42bならびにその比較回路42a、42bの比較結果に基づき前記容量素子の電荷の充放電を制御すると共にクロック信号を出力するラッチ回路45を備え、かつ、前記比較回路42a、42bは前記端子電圧および前記リファレンス電圧を入力して前記テール電流が供給される差動対を有し、前記電流発生回路30は前記入力電流に基づいたテール電流を発生する。これによって、発振周波数のリニアリティを改善できる。【選択図】  図１
2010226358.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を入力電流に変換する電圧電流変換回路と、所望のリファレンス電圧を発生する電圧発生回路と、前記入力電流を受けてテール電流を発生する電流発生回路と、前記入力電流とリファレンス電圧とテール電流を入力してクロック信号を出力する電流制御発振回路と、を備え、
前記電流制御発振回路は、
前記入力電流により電荷を充電する容量素子および当該容量素子に発生する端子電圧と前記リファレンス電圧を比較する比較回路ならびに当該比較回路の比較結果に基づき前記容量素子の電荷の充放電を制御すると共にクロック信号を出力するラッチ回路を備え、かつ、前記比較回路は、前記端子電圧および前記リファレンス電圧を入力して前記テール電流が供給される差動対を有し、
前記電流発生回路は、前記入力電流に基づいたテール電流を発生することを特徴とする電圧制御発振器。        
【請求項２】
前記電流発生回路は、前記入力電流に比例した前記テール電流を発生することを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記電流発生回路は、前記入力電流と同じ電流値を有する前記テール電流を発生することを特徴とする請求項２に記載の電圧制御発振器。
【請求項４】
前記電流発生回路は、前記入力電流の電流値の２乗の電流値を有する前記テール電流を発生することを特徴とする請求項２に記載の電圧制御発振器。
【請求項５】
入力電圧を入力電流に変換する電圧電流変換ステップと、所望のリファレンス電圧を発生する電圧発生ステップと、テール電流を発生する電流発生ステップと、前記入力電流とリファレンス電圧とテール電流を入力してクロック信号を出力する電流制御発振ステップと、を含み、
前記電流制御発振ステップは、
前記電圧電流変換ステップで発生する入力電流により容量素子に電荷を充電し、前記テール電流に基づいて前記容量素子に発生する端子電圧と前記リファレンス電圧と比較し、その比較結果に基づいて前記容量素子の電荷の充放電を制御すると共にクロック信号を出力し、
前記電流発生ステップは、前記電圧電流変換ステップで発生する入力電流に比例したテール電流を発生することを特徴とする電圧制御発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｖ−Ｉコンバーター（電圧電流変換回路）とＩＣＯ（電流制御発振回路）とから構成される電圧制御発振器（以下、適宜「ＶＣＯ」と称す）および電圧制御発振方法に関する。
【背景技術】
【０００２】
従来の電圧制御発振器（ＶＣＯ）の構成として図５に示すようなものが挙げられる。
この構成は、外付け部品を必要としないＶ−Ｉコンバーター１０とＩＣＯ４０との簡単な回路構成である。
先ずＶ−Ｉコンバーター１０は、内蔵抵抗Ｒによって入力電圧Ｖｉｎを電流ＩＯＳＣ（Ｔ）に変換する（ここでＴは温度を表す）。
【０００３】
一方、ＩＣＯ４０は、この電流ＩＯＳＣ（Ｔ）によって駆動され、電圧発生回路２０によって生成されたリファレンス電圧のＶＯＳＣ（Ｔ）と電流発生回路３０で生成されたリファレンス電流Ｉｔｌ１、Ｉｔｌ２が供給され、クロック信号ＦＯＵＴが出力されている。
このＩＣＯ４０は図６に示すような構造をしたマルチバイブレーターであり、一対の容量素子（Ｃ０）４４ａ、４４ｂを内蔵している。図中符号４２ａ、４２ｂはコンパレーターであり、リファレンス電流Ｉｔｌ１、Ｉｔｌ２は、これらのコンパレーター４２ａ、４２ｂの差動対に供給されるテール電流になっている。また、リファレンス電圧ＶＯＳＣ（Ｔ）は、これらコンパレーター４２ａ、４２ｂのリファレンス電圧になっている。
【０００４】
このＩＣＯ４０は、電流ＩＯＳＣ（Ｔ）およびリファレンス電圧ＶＯＳＣ（Ｔ）に基づき、マルチバイブレーターとしての動作を行なうことでクロック信号ＦＯＵＴを出力する。
ここで、ＬＳＩチップ内で容量素子Ｃ０はほとんど温特（温度特性）を有しないため、クロック信号ＦＯＵＴの発振周波数ＦＯＵＴ（Ｔ）の温特は、リファレンス電圧ＶＯＳＣ（Ｔ），電流ＩＯＳＣ（Ｔ）の温特によって決定される。
そのため、このような電圧制御発振器（ＶＣＯ）から出力されるクロック信号ＦＯＵＴの発振周波数ＦＯＵＴ（Ｔ）は以下の式（１）で表せることが分かっている。
【０００５】
【数１】
2010226358.tif 000003
【０００６】
ここで、Ｖ−Ｉコンバーター１０の内蔵抵抗Ｒの抵抗値Ｒ（Ｔ）の温特１次係数をα１、リファレンス電圧ＶＯＳＣ（Ｔ）の温特１次係数をβ１とすると、抵抗値Ｒ（Ｔ）およびリファレンス電圧ＶＯＳＣ（Ｔ）は下記の式（２）〜（４）のように表せる。すなわち、
【０００７】
【数２】
2010226358.tif 000004
【０００８】
【数３】
2010226358.tif 000005
【０００９】
【数４】
2010226358.tif 000006
とすると、式（１）に式（２）、（３）、（４）を代入して、
【００１０】
【数５】
2010226358.tif 000007
となる。
例えば、以下に示す特許文献１や２にあるように、
【００１１】
【数６】
2010226358.tif 000008
となるβ１を有するようなリファレンス電圧ＶＯＳＣ（Ｔ）を選ぶことで、温特の補正された電圧制御発振器（ＶＣＯ）を実現できる。
【００１２】
図７は、図１に示した構成の電圧制御発振器（ＶＣＯ）の発振動作のタイミングチャートである。縦軸はノードの電圧、横軸は時刻を表し、５つのグラフは、その縦軸に示されているように、ノードＮ１，Ｎ２，Ｎ３，Ｎ４およびクロック信号ＦＯＵＴについてのものである。
以下、図６に示したＩＣＯ４０の動作について図７のタイミングチャートをもとに説明する。
【００１３】
（時刻０−Ｔ１）
図６に示すＰＭＯＳ４１ａがＯＮし、電流ＩＯＳＣ（Ｔ）が供給されることにより、一方の容素子量（Ｃ０）４４ａに電荷がチャージされ、ノードＮ１の電圧が上昇し、コンパレーター４２ａの判定電圧であるリファレンス電圧ＶＯＳＣ（Ｔ）まで達する。この時点で、ＮＭＯＳ４３ｂはＯＮ、ＰＭＯＳ４１ｂ、ＮＭＯＳ４３ａはＯＦＦであるので、ＩＣＯ４０のクロック信号ＦＯＵＴ＝Ｌである。
（時刻Ｔ１−Ｔ２）
ノードＮ１の電圧がリファレンス電圧ＶＯＳＣ（Ｔ）になった時点でコンパレーター４２ａが判定を開始する。ノードＮ３の電圧は判定開始時はＬとなっており、判定完了の時刻Ｔ２において、Ｎ３＝Ｈとなる。この時点で、ＳＲラッチ４５よって、クロック信号ＦＯＵＴ＝Ｈとなる。
【００１４】
（時刻Ｔ２−Ｔ３）
このＳＲラッチ４５がセットされ、出力Ｑ＝Ｈとなることで、ＰＭＯＳ４１ｂとＮＭＯＳ４３ａがＯＮ、ＰＭＯＳ４１ａとＮＭＯＳ４３ｂがＯＦＦとなる。その結果、Ｎ１のノードはＶＳＳになり、Ｎ３＝Ｌに戻る。反対側の容量素子４４ｂに電荷のチャージが開始され、Ｎ２のノードが上昇する。そして、Ｎ２の電圧がコンパレーター４２ｂの判定電圧ＶＯＳＣ（Ｔ）まで達する。
【００１５】
（時刻Ｔ３−Ｔ４）
ノードＮ２の電圧がリファレンス電圧ＶＯＳＣ（Ｔ）になった時点でコンパレーター４２ｂが判定を開始する。ノードＮ４の電圧は判定開始時はＬとなっており、判定完了の時刻Ｔ４において、Ｎ４＝Ｈとなる。この時点で、ＳＲラッチ４５によって、クロック信号ＦＯＵＴ＝Ｌとなる。このようにＩＣＯ４０はマルチバイブレーターとしての動作を行なうことで、クロック信号ＦＯＵＴが出力される。
以上の動作を繰り返すことにより、図６に示すＩＣＯ４０は発振動作を行なう。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１１−３４０７９７号公報
【特許文献２】特開２００３−１６３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ところで、コンパレーター４２ａ、４２ｂの判定時間（図７におけるＴ１−Ｔ２、Ｔ３−Ｔ４）を０としたときのクロック信号ＦＯＵＴの発振周波数ＦＯＵＴ（Ｔ）は、式（５）である。しかし、図７のような実際の動作に基づく発振周波数ＦＯＵＴ（Ｔ）は式（１）からずれてくるため、発振周波数のリニアリティ（Ｌｉｎｅａｒｉｔｙ）が悪いといった問題がある。
そこで、本発明はこのような課題を解決するために案出されたものであり、その主な目的は、発振周波数のリニアリティを改善することができる新規な電圧制御発振器および電圧制御発振方法を提供するものである。
【課題を解決するための手段】
【００１８】
前述したように従来の電圧制御発振器（ＶＣＯ）は、図７のような実際の動作に基づく発振周波数ＦＯＵＴ（Ｔ）のリニアリティが悪く、式（１）からずれてくる。
以下、このずれの影響も含めて発振周波数ＦＯＵＴ（Ｔ）を求める。
ここで、容量素子へのチャージ時間（図７における０−Ｔ１）をＳ１、コンパレーター４２ａ、４２ｂの判定時間（図３におけるＴ１−Ｔ２）をＤ、コンパレーター４２ａ、４２ｂの判定時間（図７におけるＴ１−Ｔ２）を０としたときのクロック信号ＦＯＵＴの発振周波数をＦＯＵＴ０（Ｔ）、クロック信号ＦＯＵＴの１周期の時間の長さをＳとすると、クロック信号ＦＯＵＴの半周期の時間の長さは、
【００１９】
【数７】
2010226358.tif 000009
となる。
よって、コンパレーター４２ａ、４２ｂの判定時間の影響も含めると、実際の動作に基づく発振周波数ＦＯＵＴ（Ｔ）は、
【００２０】
【数８】
2010226358.tif 000010
と書くことができる。
【００２１】
そのときの入力電圧Ｖｉｎに対する周波数のリニアリティについて、図８を用いて定性的に説明する。
電圧制御発振器（ＶＣＯ）では、低周波数を高周波数に変化させる際、入力電圧Ｖｉｎをｋ（＞１）倍することで、周波数をｋ倍するという制御を行なう。
すなわち、図８のグラフで、高周波数側の入力電圧Ｖｉｎが低周波数側に対してｋ倍であるとすると、ノードＮ１側への容量へのチャージの時間（時刻０−時刻Ｔ１）、Ｎ２側への容量へのチャージの時間（時刻Ｔ２−時刻Ｔ３）は、電流ＩＯＳＣ（Ｔ）がｋ倍になって電荷をチャージする時間が短くてすむため、それぞれ（１／ｋ）倍になる。
【００２２】
しかし、コンパレーター４２ａ、４２ｂの判定時間が制御されたものではなく（１／ｋ）倍にならないため、１周期の時間の長さ（時刻０−時刻Ｔ４）は、高周波数側で（１／ｋ）倍になっていない。すなわち、発振周波数は周期の逆数であるので、高周波数側でｋ倍の周波数からずれる。この影響により、発振器の周波数のリニアリティが悪化する。
次に、コンパレーター４２ａ、４２ｂの判定時間Ｄによる周波数のリニアリティの影響について、定量的な考察を行なう。
【００２３】
電流ＩＯＳＣ（Ｔ）は図５の回路１０にて電圧電流変換によって生成され、リファレンス電圧ＶＯＳＣ（Ｔ）とともに、図６で示されるＩＣＯ４０に供給される。ＩＣＯ４０に用いられるコンパレーター４２ａ、４２ｂは例えば図９のようなものである。
図示するようにこのコンパレーター４２ａ、４２ｂは、ＰＭＯＳ８１ａ、８１ｂとＮＭＯＳ８２ａ、８２ｂとからなる入力段８０と、ＰＭＯＳ９１とＮＭＯＳ９２とからなる出力段９０を有し、入力段８０においてＮＭＯＳ８２ａ、８２ｂからなる差動対には、電流発生回路３０から一定電流であるテール電流Ｉｔｌ１が供給される。
【００２４】
ここで、コンパレーター４２ａ、４２ｂの判定時間Ｄとコンパレーターのテール電流Ｉｔｌ１の関係を考える。
図９に示すコンパレーター４２ａ、４２ｂにおいて、テール電流はＩｔｌ１、ＮＭＯＳ８２ａ側に流れる電流をＩｔｌ１−Ｉｄｓ１、ＮＭＯＳ８２ｂ側に流れる電流をＩｄｓ１、ノードＯＰの容量をＣＯＰ、ノードＯＰの電圧をＶＯＰ、ノードＮ１の電圧をＶＮ１とする。
【００２５】
コンパレーター４２ａ、４２ｂの動作は図７、図９をもとに説明すると次のようになる。
（１）ＶＮ１＜ＶＯＳＣ（Ｔ）の状態（図７における０≦ｔ＜Ｔ１の状態）では、Ｉｄｓ１＜（１／２）Ｉｔｌ１で、Ｖｏｐの値はほぼＶＤＤであり、Ｎ３の出力はＬである。
（２）ＶＮ１＝ＶＯＳＣ（Ｔ）となった時点（図７におけるｔ＝Ｔ１の状態）でＩｄｓ１＝（１／２）Ｉｔｌ１となる。
【００２６】
（３）ＶＮ１＞ＶＯＳＣ（Ｔ）の状態（図７におけるＴ１＜ｔ＜Ｔ２の状態）ではＩｄｓ１＞（１／２）Ｉｔｌ１となり、このＩｄｓ１の電流の変化分により、Ｃｏｐの容量から電荷がディスチャージされ、Ｖｏｐが下がる。
（４）Ｖｏｐがある一定電圧に達すると、Ｎ３のノードが反転してＨを出力する。この時刻が図７におけるＴ２である。その一定電圧は、出力段９０に依存する。
ＮＭＯＳ８２ａ、８２ｂは飽和領域で動作していると仮定し、それぞれの閾値をＶｔｈ、また、ＮＭＯＳ８２ａ、８２ｂのソースの電圧をＶｔｌとすると、一般に次の関係式が成り立つ。
【００２７】
【数９】
2010226358.tif 000011
【００２８】
【数１０】
2010226358.tif 000012
【００２９】
ただし、βはサイズ（Ｗ，Ｌ）のＭＯＳにおける素子固有の値、β＝（Ｗ／Ｌ）μＣｏｘのことであり、ＮＭＯＳ８２ａ、８２ｂで同じ値とする。
式（９）、（１０）より、差動対の入力電圧をＶｉｄ（Ｔ，ｔ）とすると
【００３０】
【数１１】
2010226358.tif 000013
【００３１】
Ｖｉｄ（Ｔ，ｔ）＞０のときにＩｄｓ１＞（１／２）Ｉｔｌ１という関係を踏まえて、式（１１）を解くと
【００３２】
【数１２】
2010226358.tif 000014
となる。理想的な場合を考え、容量ＣＯＰをディスチャージする時間が０とすると、式（１２）に従いノードＯＰが変化する。しかし、実際には容量ＣＯＰをディスチャージするのに有限の時間がかかり、その時間がコンパレーターの判定時間に影響する。
【００３３】
ここで、式（１２）において、ＩＯＰ（Ｉｔｌ１，Ｖｉｄ（Ｔ，ｔ））は容量ＣＯＰをディスチャージする電流であると仮定して、コンパレーターの判定時間とテール電流の関係を見積もる。
図１０のように、ＩＯＰによって、ＣＯＰがディスチャージされ、Ａをコンパレーターの出力段の構成により決まる定数とすると、Ｖｏｐ＝ＶＤＤ−Ａ−Ｂとなった時点で、Ｎ３のノードがＬｏからＨｉに反転する。ここで、Ｂはコンパレーターの差動入力電圧が０のときのコンパレーターの回路構成により決まる定数であって、作動入力電圧Ｖｉｄ＝０のときにノードＯＰの電圧がＶＤＤ−Ｂとなる。
ただし、コンパレーター４２ａ、４２ｂの出力Ｎ３の変化は、ノードＯＰの変化に比べて十分に速く、コンパレーター４２ａ、４２ｂの判定時間の内訳は、Ｖｏｐ＝ＶＤＤ−Ａ−Ｂとなるまでの時間が支配的である。
図１０において、
【００３４】
【数１３】
2010226358.tif 000015
という関係がある。
すなわち、コンパレーター４２ａ、４２ｂの判定時間は、
【００３５】
【数１４】
2010226358.tif 000016
により決定される。
両方のＮＭＯＳ８２ａ、８２ｂが活性領域で動作するようなＶｉｄ（Ｔ，ｔ）の範囲は、Ｉｄｓ１が実数解を持つようなＶｉｄ（Ｔ，ｔ）の範囲であり、式（１２）の平方根の中身が０以上という条件、すなわち、
【００３６】
【数１５】
2010226358.tif 000017
である。Ｖｉｄ（Ｔ，ｔ）が式（１５）のような範囲にあるとき、式（１２）は
【００３７】
【数１６】
2010226358.tif 000018
と近似することができる。
また、Ｖｉｄ（Ｔ，ｔ）の傾きは、式（１１）において、ＶＯＳＣ（Ｔ）は一定のため、ＶＮ１の傾きに一致する。すなわち、式（３）より、図１０のＶｉｄ（Ｔ，ｔ）は次のように表すことができる。
【００３８】
【数１７】
2010226358.tif 000019
式（１６）、（１７）を式（１４）に代入すると、
【００３９】
【数１８】
2010226358.tif 000020
となる。
式（１８）を解いて、
【００４０】
【数１９】
2010226358.tif 000021
となる。
このように、コンパレーター４２ａ、４２ｂの判定時間Ｄは、入力電圧Ｖｉｎとテール電流Ｉｔｌ１に依存することが分かる。
【００４１】
図８の説明にあったように、電圧制御発振器（ＶＣＯ）の周波数のリニアリティを保つためには、コンパレーター４２ａ、４２ｂの判定時間Ｄ（Ｉｔｌ１，Ｖｉｎ）が入力電圧Ｖｉｎに逆比例しなければならない。しかし、式（１９）を見ると、コンパレーター４２ａ、４２ｂの判定時間Ｄ（Ｉｔｌ１，Ｖｉｎ）が√（Ｖｉｎ）に逆比例しているため、周波数のリニアリティの悪化が生じてしまう。
【００４２】
このような周波数のリニアリティの悪化を回避するために第１の発明は、
入力電圧を入力電流に変換する電圧電流変換回路と、所望のリファレンス電圧を発生する電圧発生回路と、テール電流を発生する電流発生回路と、前記入力電流とリファレンス電圧とテール電流を入力してクロック信号を出力する電流制御発振回路と、を備え、
前記電流制御発振回路は、前記入力電流により電荷を充電する容量素子および当該容量素子に発生する端子電圧と前記リファレンス電圧を比較する比較回路ならびに当該比較回路の比較結果に基づき前記容量素子の電荷の充放電を制御すると共にクロック信号を出力するラッチ回路を備え、かつ、前記比較回路は、前記端子電圧および前記リファレンス電圧を入力して前記テール電流が供給される差動対を有し、
前記電流発生回路は、前記入力電流に基づいたテール電流を発生することを特徴とする電圧制御発振器である。
【００４３】
また、第２の発明は、
第１の発明において、前記電流発生回路は、前記入力電流に比例した前記テール電流を発生することを特徴とする電圧制御発振器である。
また、第３の発明は、
第２の発明において、前記電流発生回路は、前記入力電流と同じ電流値を有する前記テール電流を発生することを特徴とする電圧制御発振器である。
また、第４の発明は、
第２の発明において、前記電流発生回路は、前記入力電流の電流値の２乗の電流値を有する前記テール電流を発生することを特徴とする電圧制御発振器である。
【００４４】
また、第５の発明は、
入力電圧を入力電流に変換する電圧電流変換ステップと、所望のリファレンス電圧を発生する電圧発生ステップと、テール電流を発生する電流発生ステップと、前記入力電流とリファレンス電圧とテール電流を入力してクロック信号を出力する電流制御発振ステップと、を含み、
前記電流制御発振ステップは、前記電圧電流変換ステップで発生する入力電流により容量素子に電荷を充電し、前記テール電流に基づいて前記容量素子に発生する端子電圧と前記リファレンス電圧と比較し、その比較結果に基づいて前記容量素子の電荷の充放電を制御すると共にクロック信号を出力し、
前記電流発生ステップは、前記電圧電流変換ステップで発生する入力電流に比例したテール電流を発生することを特徴とする電圧制御発振方法である。
【発明の効果】
【００４５】
以上説明したように、本発明の電圧制御発振器（ＶＣＯ）は、電流制御発振回路（ＩＣＯ）のコンパレーターのテール電流として、ＩＣＯの駆動電流に比例する（２乗）大きさを持つ電流を用いることで、周波数のリニアリティを改善可能である。さらに、その効果として、周波数の温特が広い入力レンジに渡って確保され、低周波数側では低消費電力化も同時に実現できる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る電圧制御発振器（ＶＣＯ）１００の実施の一形態を示す回路構成図である。
【図２】本発明に係る電圧制御発振器（ＶＣＯ）１００の電流２乗発生回路３０の回路構成図である。
【図３】本発明に係る電圧制御発振器（ＶＣＯ）１００のリニアリティに関するシミュレーション結果を示す図である。
【図４】本発明によるテール電流を電圧制御発振器（ＶＣＯ）１００の入力電圧に依存させた効果を反映した電流制御発振回路（ＩＣＯ）４０のタイミングチャートである。
【図５】従来の電圧制御発振器（ＶＣＯ）の回路構成図である。
【図６】電流制御発振回路（ＩＣＯ）４０の回路構成図である。
【図７】電流制御発振回路（ＩＣＯ）４０のタイミングチャートである。
【図８】電流制御発振回路（ＩＣＯ）４０の従来技術のタイミングチャートである。
【図９】コンパレーター４２ａ、４２ｂの回路構成図である。
【図１０】コンパレーター４２ａ、４２ｂ動作の内部ノードのタイミングチャートである。
【発明を実施するための形態】
【００４７】
以下の、本発明の実施形態を添付図面を参照しながら説明する。
（第１の実施形態）
図１は本発明に係る電圧制御発振器（ＶＣＯ）１００の第１の実施形態を示したものである。
図示するようにこの電圧制御発振器１００は、入力電圧Ｖｉｎを入力電流Ｉｏｓｃ、Ｉｏｓｃ２に変換するＶ−Ｉコンバーター（電圧電流変換回路）１０と、所望のリファレンス電圧Ｖｏｓｃを発生する電圧発生回路２０と、前記入力電流Ｉｏｓｃ２に基づいたテール電流Ｉｔｌ１，Ｉｔｌ２を発生する電流（２乗）発生回路３０と、前記入力電流Ｉｏｓｃとリファレンス電圧Ｖｏｓｃとテール電流Ｉｔｌ１，Ｉｔｌ２を入力してクロック信号ＦＯＵＴを出力する電流制御発振回路（ＩＣＯ）４０とから主に構成されている。
【００４８】
この電流制御発振回路（ＩＣＯ）４０は、図６に示したように入力電流Ｉｏｓｃにより電荷を充電する容量素子（Ｃ０）４４ａ、４４ｂと、この容量素子（Ｃ０）４４ａ、４４ｂに発生する端子電圧と前記リファレンス電圧Ｖｏｓｃを比較するコンパレーター４２ａ、４２ｂ（比較回路）と、このコンパレーター４２ａ、４２ｂの比較結果に基づき容量素子（Ｃ０）４４ａ、４４ｂの電荷の充放電を制御すると共にクロック信号を出力するＳＲラッチ（ラッチ回路）４５とから主に構成されている。
【００４９】
すなわち、本実施の形態は、図１に示すようにＶ−Ｉコンバーター１０から電流をミラーしたＰＭＯＳ５０を入力として、出力にそのミラーした入力電流Ｉｏｓｃ２に比例するテール電流Ｉｔｌ１，Ｉｔｌ２を発生する電流（２乗）発生回路３０を有する。そして、この入力電流Ｉｏｓｃ２から発生した電流Ｉｔｌ１，Ｉｔｌ２を、ＩＣＯ４０内のコンパレーター４２ａ、４２ｂのテール電流Ｉｔｌ１，Ｉｔｌ２として用いている。
この電流２乗発生回路３０は、例えば入力電流Ｉｏｓｃ２をそのままテール電流Ｉｔｌ１として出力し、入力電流Ｉｏｓｃ２またはテール電流Ｉｔｌ１をさらにミラーしテール電流Ｉｔｌ２として出力する。ここで、ＰＭＯＳ５０のトランジスタサイズを所望の大きさにしてミラー比を任意に設定しても良い。
【００５０】
図８で説明したように、周波数のリニアリティが悪化する原因は、Ｖｉｎをｋ倍したときに、判定時間Ｄが（１／ｋ）倍されないことにある。
本発明によれば、低周波数を高周波数に変化させるため入力電圧Ｖｉｎをｋ倍したときに、電流ＩＯＳＣ（Ｔ）がｋ倍になって電荷をチャージする時間が短くなると共に、電流ＩＯＳＣ（Ｔ）に比例するテール電流Ｉｔｌ１，Ｉｔｌ２を用いることによりコンパレーター４２ａ、４２ｂの判定時間Ｄも相対的に短くなる。これによって、発振器の周波数のリニアリティが相対的に改善される。
【００５１】
（第２の実施形態）
前述した式（１９）によって定まるコンパレーター４２ａ、４２ｂの判定時間Ｄ（Ｉｔｌ１，Ｖｉｎ）を入力電圧Ｖｉｎに逆比例するようにすればさらに良い。以下でその方法を述べる。
ｐは定数として、テール電流が
【００５２】
【数２０】
2010226358.tif 000022
という関係を持っているとすると、式（２０）を式（１９）に代入して、
【００５３】
【数２１】
2010226358.tif 000023
ただし、
【００５４】
【数２２】
2010226358.tif 000024
である。
式（２１）を式（８）へ代入して
【００５５】
【数２３】
2010226358.tif 000025
となる。
式（２３）より、発振周波数ＦＯＵＴ（Ｔ）と入力電圧Ｖｉｎは比例関係にあることが分かる。
【００５６】
よって、式（２０）を満たすような電流をコンパレーター４２ａ、４２ｂのテール電流Ｉｔｌ１，Ｉｔｌ２に用いれば、周波数リニアリティの良い電圧制御発振器を実現できる。
以下で、式（２０）を満たすような回路構成を示す。
図１に示すように、Ｖ−Ｉコンバーター１０から電流をミラーしたＰＭＯＳ５０を入力として、出力にその２乗を発生する回路を、図１の電流２乗発生回路３０として用い、入力電流Ｉｏｓｃ２の２乗として発生したテール電流Ｉｔｌ１，Ｉｔｌ２をＩＣＯ４０内のコンパレーター４２ａ、４２ｂのテール電流源として用いれば良い。
【００５７】
図２は、出力にその２乗を発生する電流２乗発生回路３０の詳細図であり、電流値Ｉｏｓｃ２をＮＭＯＳ３１に入力することで、ＮＭＯＳ３２，３３からその２乗の電流値Ｉｔｌ１，Ｉｔｌ２を出力することができる。
従来の技術では、図６のコンパレーター４２ａ、４２ｂのテール電流Ｉｔｌ１，Ｉｔｌ２としては、一定の電流源が用いられている。
【００５８】
一方、本実施の形態では、図１のような構成にして、ＩＯＳＣ（Ｔ）の１乗に比例した電流をそのままコンパレーター４２ａ、４２ｂのテール電流Ｉｔｌ１，Ｉｔｌ２とすると共に、コンパレーター４２ａ、４２ｂのテール電流Ｉｔｌ１，Ｉｔｌ２として、Ｖｉｎの２乗に比例した電流を用いた。
コンパレーター４２ａ、４２ｂのテール電流Ｉｔｌ１，Ｉｔｌ２として、
（Ａ）一定電流
（Ｂ）Ｖｉｎの１乗に比例した電流
（Ｃ）Ｖｉｎの２乗に比例した電流
の３通りの場合についてシミュレーションを行なった。その結果を示したものが図３である。
【００５９】
図３において、横軸はＶＣＯの入力比で、縦軸は入力比１の周波数から計算される理想値に対する誤差である。
（Ａ），（Ｂ），（Ｃ）となるにしたがって、周波数のリニアリティが改善されているのが分かる。
（Ｃ）のケースが（Ａ）に比べてリニアリティを改善させる理由は前に述べたとおりであるが、（Ｂ）のケースでも（Ａ）より周波数のリニアリティが改善されている理由を図４を用いて説明する。
【００６０】
図８で説明したように、周波数のリニアリティが悪化する原因は、Ｖｉｎをｋ倍したときに、判定時間Ｄ（Ｉｔｌ１，Ｖｉｎ）が（１／ｋ）倍されないことにある。
式（２０）を見て分かるように、（Ｂ）のケースでは、Ｖｉｎをｋ倍したときに、判定時間Ｄ（Ｉｔｌ１，Ｖｉｎ）は（１／ｋ０．７５）倍になっている。（Ａ）のケースでは、（１／ｋ０．５）倍になっている。すなわち、（Ｂ）のケースは（Ａ）のケースよりも、（１／ｋ）倍に近くなっている。そのため、（Ａ）よりもリニアリティが改善されている。
【００６１】
また、本発明の電圧制御発振器（ＶＣＯ）１００は次の効果も発揮できる。
＜効果１＞
一旦、周波数温特を補正する、温特１次係数β１を定めれば、その後、Ｖｉｎが変化して周波数が変わった場合でも、式（２３）の分母は変わらないので、温特は変わらない。すなわち、本構成の電圧制御発振器は、一旦β１の値を決めれば、周波数全域に渡って、周波数温特が補正される。
【００６２】
＜効果２＞
低消費電力化を図ると、コンパレーター４２ａ、４２ｂのテール電流値Ｉｔｌ１，Ｉｔｌ２も小さくなる。
そのため、コンパレーター４２ａ、４２ｂの判定時間Ｄの絶対値が大きくなる。
しかし、（Ｃ）のケースでは、式（２０）が成り立つので、低消費電力化を図った場合でも、優れたリニアリティを実現できることが分かる。特に、低周波数帯域では、低消費電力化に大きな効果がある。また、（Ｂ）のケースでも、考察にあるように、低消費電力化に効果を持つ。
【符号の説明】
【００６３】
１００…電圧制御発振器（ＶＣＯ）
１０…Ｖ−Ｉコンバーター（電圧電流変換回路）
２０…電圧発生回路
３０、３１…電流（２乗）発生回路
４０…電流制御発振回路（ＩＣＯ）
４１ａ、４１ｂ、８１ａ、８１ｂ、９１…ＰＭＯＳ
４２ａ、４２ｂ…コンパレーター（差動対）
４３ａ、４３ｂ、８２ａ、８２ｂ、９２…ＮＭＯＳ
４４ａ、４４ｂ…容量素子
４５…ＳＲラッチ（ラッチ回路）
８０…コンパレーター入力段
９０…コンパレーター出力段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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