(57)【要約】【課題】本件は、キャリブレーションにより回路状態が調整される回路部分を有する回路システムおよび回路ブロック、並びに電子機器に関し、省電力モードから通常の動作モードに遷移した時に速やかに通常動作に移行する。【解決手段】ＡＤＣ１２およびＴＢＧ１４などの被調整部にキャリブレーションを行なわせ回路状態を調整させて回路状態に応じた設定値を得、その設定値を不揮発的に記憶しておき、省電力モードからの復旧時には、その記憶しておいた設定値を使って回路状態を急速に元の状態に戻す。【選択図】        図５
2010128770.tif 000002
【特許請求の範囲】
【請求項１】
キャリブレーションにより回路状態が調整され調整された回路状態で動作する被調整部と、
キャリブレーションにより該被調整部に回路状態を調整させ調整された回路状態に応じた設定値を得る回路調整部と、
前記被調整部と前記回路調整部とのうちの少なくとも前記被調整部への電力の供給を省電力モードへの移行時に停止して該省電力モードからの復帰時に再開する電力制御部と、
前記回路調整部による、前記被調整部のキャリブレーションにより得られた設定値を、前記省電力モードにおいても不揮発的に記憶しておく設定値保持部とを備え、
前記回路調整部は、電力投入時に前記被調整部のキャリブレーションにより得られた該設定値を前記設定値保持部に不揮発的に記憶させ、前記省電力モードからの復帰時に、前記被調整部の回路状態を前記設定値保持部に記憶されている前記設定値に応じた回路状態に調整することを特徴とする回路システム。
【請求項２】
前記被調整部がアナログ回路を含み、前記回路調整部が、該被調整部のキャリブレーションによりアナログの設定値を得るものであり、前記設定値保持部が、デジタルデータに変換されたデジタルの設定値を記憶しておくものであって、
前記回路調整部が、前記被調整部のキャリブレーションにより得られたアナログの設定値をデジタルの設定値に変換するＡＤ変換器と、前記設定値保持部から受け取ったデジタルの設定値をアナログの設定値に変換するＤＡ変換器とを備えたことを特徴とする請求項１記載の回路システム。
【請求項３】
前記設定値保持部が、前記設定値を、省電力モードに移行しても引き続き電力の供給を受ける回路領域上に記憶するものであることを特徴とする請求項１又は２記載の回路システム。
【請求項４】
不揮発性メモリを有し、前記設定値保持部が、前記設定値を、該不揮発性メモリ上に記憶するものであることを特徴とする請求項２記載の回路システム。
【請求項５】
省電力モードへの移行時に電力供給が停止される揮発性メモリを有し、前記設定値保持部が前記設定値を該揮発性メモリ上に記憶するものであり、
さらに当該回路システムが、
データを不揮発的に記憶しておくデータ退避用メモリと、
省電力モードへの移行時に前記揮発性メモリ内のデータを前記データ退避用メモリに退避させ、省電力モードからの復帰時に該データ退避用メモリ内のデータを該揮発性メモリに復帰させるデータ転送部とを有することを特徴とする請求項２記載の回路システム。
【請求項６】
キャリブレーションを行なって回路状態を調整するとともに調整された回路状態に応じた設定値を得、該設定値に応じた回路状態で動作する回路ブロックであって、
キャリブレーションにより得られた設定値を保持する設定値保持部と、
当該回路ブロックへの電力投入時にキャリブレーションを実行して該キャリブレーションにより得られた設定値を前記保持部に保持させ、省電力モードからの復帰時に、回路状態を、前記設定値保持部に保持されている設定値に応じた状態に調整する回路調整部とを備え、
当該回路ブロックが、省電力モードへの移行時に電力の供給が遮断される電力遮断領域と省電力モードにおいて引き続き電力の供給を受ける電力非遮断領域を有し、前記設定値保持部が前記設定値を前記電力非遮断領域上に記憶することを特徴とする回路ブロック。
【請求項７】
アナログ回路を含みキャリブレーションを行なって回路状態を調整するとともに調整された回路状態に応じたアナログ設定値を得、該アナログ設定値に応じた回路状態で動作する回路ブロックであって、
キャリブレーションにより得られたアナログ設定値をデジタル設定値に変換するＡＤ変換器と、
デジタル設定値を受け取り、アナログ設定値に変換するＤＡ変換器と、
当該回路ブロックへの電力投入時にキャリブレーションを実行し該キャリブレーションにより得られたアナログ設定値を前記ＡＤ変換器でデジタル設定値に変換して該デジタル設定値を出力し、省電力モードからの復帰時に、該デジタル設定値を受け取り前記ＤＡ変換器でアナログ設定値に変換して回路状態を該アナログ設定値に応じた状態に調整する回路調整部とを有することを特徴とする回路ブロック。
【請求項８】
請求項１から５のうちいずれか１項記載の回路システムが搭載されていることを特徴とする電子機器。
【請求項９】
請求項６又は７記載の回路ブロックを有する回路システムが搭載されていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、キャリブレーションにより回路状態が調整される回路部分を有する回路システムおよび回路ブロック、並びに電子機器に関する。
【背景技術】
【０００２】
例えばＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）の中には、動作前のキャリブレーションによりその精度が維持されるものがある。また、固定クロックから任意の周波数のクロックを生成するＴＢＧ（Ｔｉｍｅ  Ｂａｓｅ  Ｇｅｎｅｒａｔｏｒ）でもその生成されるクロックの周波数の精度を保証するために動作前にキャリブレーションが実施されるものがある。このように、動作に先立ってキャリブレーションを実施することによりその精度が保証される回路が存在する。例えば、磁気ディスク装置に搭載される回路には、ＲＤＣ（Ｒｅａｄ  Ｃｈａｎｎｅｌ）と呼ばれる回路ブロックが存在し、そのＲＤＣにはＡＤＣやＴＢＧが含まれており、精度を保証するために電力投入時にキャリブレーションが行なわれる。
【０００３】
一方、磁気ディスク装置に代表される様々な装置において消費電力の低減が求められており、動作不要の期間、不必要な回路部分への電力供給を停止するという省電力モードに移行することが行なわれている。
【０００４】
ここで、省電力モードにあるときに実際の動作が必要になると、例えば磁気ディスク装置において磁気ディスク媒体へのアクセスが必要になると、通常の動作モードに移行することになる。この場合に、処理の遅延を生じさせないよう、通常の動作モードに速やかに移行する必要がある。
【０００５】
ところが、ＲＤＣなど、キャリブレーションを必要とする回路ブロックの場合、省電力モードにあるときに電力供給を停止し通常動作モードに移行させるために電力供給を再開しても、通常動作再開までにキャリブレーションという前準備が必要となる。このため、直ちには通常動作を行なうことはできず、通常動作再開までに例えば数百ｍｓｅｃ．という無視し難い時間遅れが生じてしまう。
【特許文献１】特開２００３−２０９６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本件開示の回路システム、回路ブロックおよび電子機器の課題は、キャリブレーションを必要とする回路部分を含みながらも、省電力モードから通常の動作モードに移行した時に速やかに通常動作に移行することにある。
【課題を解決するための手段】
【０００７】
本件開示の回路システムは、被調整部と、回路調整部と、電力制御部と、設定値保持部とを備えている。
【０００８】
ここで、被調整部は、キャリブレーションにより回路状態が調整され調整された回路状態で動作する回路部分である。
【０００９】
また、回路調整部は、キャリブレーションにより被調整部に回路状態を調整させ調整された回路状態に応じた設定値を得る回路部分である。
【００１０】
また、電力制御部は、被調整部と回路調整部とのうちの少なくとも被調整部への電力の供給を省電力モードへの移行時に停止して省電力モードからの復帰時に再開する電力制御を行なう回路部分である。
【００１１】
さらに、設定値保持部は、回路調整部による、被調整部のキャリブレーションにより得られた設定値を、省電力モードにおいても不揮発的に記憶しておく回路部分である。
【００１２】
ここで、上記の回路調整部は、電力投入時に被調整部のキャリブレーションにより得られた設定値を設定値保持部に不揮発的に記憶させる。また、この回路調整部は、省電力モードからの復帰時に、被調整部の回路状態を設定値保持部に記憶されている設定値に応じた回路状態に調整する。
【００１３】
また、本件開示の回路ブロックのうちの第１の回路ブロックは、キャリブレーションを行なって回路状態を調整するとともに調整された回路状態に応じた設定値を得、その設定値に応じた回路状態で動作する回路ブロックである。
【００１４】
ここで、この第１の回路ブロックは、設定値保持部と回路調整部とを備えている。
【００１５】
この第１の回路ブロックの設定値保持部はキャリブレーションにより得られた設定値を保持する回路部分である。
【００１６】
また、第１回路ブロックの回路調整部は、当該回路ブロックへの電力投入時にキャリブレーションを実行してキャリブレーションにより得られた設定値を保持部に保持させる。また、この回路調整部は、省電力モードからの復帰時に、回路状態を、設定値保持部に保持されている設定値に調整する。
【００１７】
また、この第１の回路ブロックはｗ、省電力モードへの移行時に電力の供給が遮断される電力遮断領域と省電力モードにおいて引き続き電力の供給を受ける電力非遮断領域を有し、上記設定値保持部が上記設定値を上記電力非遮断領域上に記憶する回路ブロック。
【００１８】
さらに、本件開示の第２の回路ブロックは、アナログ回路を含みキャリブレーションを行なって回路状態を調整するとともに調整された回路状態に応じたアナログ設定値を得、そのアナログ設定値に応じた回路状態で動作する回路ブロックである。
【００１９】
ここで、この第２の回路ブロックは、ＡＤ変換器と、ＤＡ変換器と、回路調整部とを有する。
【００２０】
この第２の回路ブロックのＡＤ変換器は、キャリブレーションにより得られたアナログ設定値をデジタル設定値に変換する。
【００２１】
この第２の回路ブロックのＤＡ変換器は、デジタル設定値を受け取り、アナログ設定値に変換する。
【００２２】
さらに、この第２の回路ブロックの回路調整部は、当該回路ブロックへの電力投入時にキャリブレーションを実行しそのキャリブレーションにより得られたアナログ設定値をＡＤ変換器でデジタル設定値に変換してデジタル設定値を出力する。また、この回路調整部は、省電力モードからの復帰時に、デジタル設定値を受け取りＤＡ変換器でアナログ設定値に変換して回路状態をそのアナログ設定値に応じた状態に調整する。
【００２３】
また、本件開示の電子機器は、本件の回路システムが搭載された電子機器である。
【００２４】
さらに、本件開示の電子機器は、本件の第１の回路ブロック又は第２の回路ブロックを有する回路システムが搭載されている電子機器であってもよい。
【発明の効果】
【００２５】
本件開示の回路システムおよび回路ブロックおよび電子機器によれば、キャリブレーションで回路状態が調整される回路部分の回路状態を、省電力モードからの復帰にあたり、高速に調整することができる。したがって通常の動作モードに速やかに移行し速やかに処理の実行を開始することができる。
【発明を実施するための最良の形態】
【００２６】
ここでは先ず、後の実施形態との対比のための、比較例について説明し、その後本件の実施形態について説明する。
【００２７】
図１は、比較例としての、磁気ディスク装置の回路構成を示すブロック図である。
【００２８】
ここでは、キャリブレーションを必要とする回路ブロックであるＲＤＣについては、キャリブレーションの説明に必要な部分のみ、その内部構成を示し、ＲＤＣ以外の部分については、各回路ブロック単位で示してある。
【００２９】
この図１には、ＲＤＣ１０Ａ，ＨＤＣ２１Ａ，ＲＡＭ２２，ＲＯＭ２３，およびＣＰＵ２４が備えられている。ＲＤＣ１０Ａでは、例えば磁気ディスク媒体（図示せず）からピックアップされたアナログ信号をアナログフロントエンド１１が受け取り、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１２でデジタルデータに変換する。そのデジタルデータを今度はデジタルバックエンド１３に渡し、必要なデジタル処理を行なう。このＲＤＣ１０Ａでは、固定クロック（ＯＳＣ）を受け取ってＡＤＣ１２およびデジタルバックエンド１３で使用するためのクロックを生成するＴＢＧ（Ｔｉｍｅ  Ｂａｓｅ  Ｇｅｎｅｒａｔｏｒ）１４が備えられている。
【００３０】
ここで、ＴＢＧ１４は、主にＡＤＣ１２とデジタルバックエンド１３で使用されるクロック供給源である。このＴＢＧ１４では、固定クロックＯＳＣから、ＡＤＣ１２およびデジタルバックエンド１３で使われるクロックを生成するにあたり、その生成されるクロックの周波数の精度を保証するためにキャリブレーションを必要とする。このために、このＲＤＣ１０Ａには、ＴＢＧ１４のキャリブレーション実行用のＴＢＧＣＡＬ回路１５Ａが備えられている。このＴＢＧＣＡＬ回路１５Ａには、ＴＢＧ１４にキャリブレーションを指示するＣＡＬ指示回路１５１と、そのキャリブレーションを行なった結果の、ＴＢＧ１４の回路状態に対応する設定値が格納される結果格納回路１５２が設けられている。ＴＢＧ１４では、ＣＡＬ指示回路１５１の指示によりキャリブレーションが行なわれて回路状態が調整される。ＴＢＧ１４では、その調整された回路状態を表わすアナログの設定値、すなわちここではＡＤＣ１２やデジタルバックエンド１３に供給されるクロックの周波数に対応するアナログの設定値が生成され、そのアナログの設定値が結果保持回路１５２に格納される。
【００３１】
また、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１２は、アナログフロントエンド１１から出力されるアナログデータをデジタルバックエンド１３で使用可能なデジタルデータに変換するものである。このＡＤＣ１２は、精度が要求され、併せて、広い帯域（一般的には数百ＭＨｚ〜数ＧＨｚ程度）をカバーする必要がある。そのため、このＡＤＣ１２も事前にキャリブレーションが必要となる。
【００３２】
このために、このＲＤＣ１０Ａには、ＡＤＣ１２のキャリブレーション実行用のＡＤＣＣＡＬ回路１６Ａが備えられている。このＡＤＣＣＡＬ回路１６Ａには、ＴＢＧＣＡＬ回路１５と同様、ＣＡＬ指示回路１６１と結果保持回路１６２が設けられている。ＡＤＣ１５では、ＣＡＬ指示回路１６１の指示によりキャリブレーションが行なわれて回路状態が調整される。ＡＤＣ１２では、その調整された回路状態を表わすアナログ設定値、すなわちここではＡＤＣ１２でのアナログ・デジタル変換処理の基準となる基準電圧を表わすアナログ設定値が生成される。そのアナログ設定値は、結果保持回路１６２に格納される。
【００３３】
このＲＤＣ１０Ａは、以下に説明するＨＤＣ２１Ａの指示で動作し、デジタルバックエンド１３で処理されたデータをＨＤＣ２１Ａに送る。
【００３４】
また、図１に示すＨＤＣ２１Ａは、上位ホスト（図示せず）と通信を行なって上位ホストからの指示や磁気ディスク媒体（図示せず）に書き込むべきデータを受信し、また磁気ディスク媒体から読み出したデータを上位ホストに送信する。ＲＡＭ２２は、揮発性メモリの一種であり、データを一時的に蓄えておくバッファ等として使用される。ＲＯＭ２３は読出し専用の不揮発性メモリであり、各種プログラムや固定値等が記憶されている。ＣＰＵ２４は、プログラムを実行してこの回路システム全体の制御を行なう。
【００３５】
これらＨＤＣ２１Ａ，ＲＡＭ２２，ＲＯＭ２３、およびＣＰＵ２４は、バス２５を介して互いに接続されている。
【００３６】
ここで、このＲＤＣ１０Ａに省電力モードを適用することを考える。省電力モードでは、ＲＤＣ１０Ａへの電力供給が停止される。その省電力モードから通常の動作モードに移行する際、ＲＤＣ１０Ａへの電力供給が再開される。通常の動作モードに移行する際、ＲＤＣ１０Ａでは先ずはキャリブレーションが実行され、ＡＤＣ１２およびＴＢＧ１４の回路状態が調整される。この調整には数百ｍｓｅｃ．を要する。このようにこのＲＤＣ１０Ａが正常に動作開始するまでに時間の遅れがあり、この回路システム全体の省電力モードからの復帰が遅れてしまう結果となる。
【００３７】
この図１の比較例を踏まえ、以下、本件の実施形態を説明する。
【００３８】
図２は、本件の電子機器の一例であるノート型パーソナルコンピュータ（以下、「ノートＰＣ」と称する）の外観斜視図である。
【００３９】
このノートＰＣ３０は、本体ユニット３１と表示ユニット３２を備えており、表示ユニット３２はヒンジ３３により開閉自在に本体ユニット３１に連結されている。
【００４０】
本体ユニット３１は、上面にキーボード３１１等を有し、内部にＣＰＵ（図示せず）や磁気ディスク装置５０等が備えられている。また、表示ユニット３２には、表示画面３２１が備えられている。ノートＰＣ３０自体の構成は広く知られており、ここではノートＰＣ自体についてのこれ以上の詳細説明は省略する。
【００４１】
図３は、図２のノートＰＣに内蔵された磁気ディスク装置を示す図である。
【００４２】
この磁気ディスク装置５０も、電子機器の一例に相当する。
【００４３】
この図３に示す磁気ディスク装置５０のハウジング５１内には、回転軸５２の回りに回転する磁気ディスク媒体６０が備えられている。また、このハウジング５１内には、磁気ディスク媒体６０に対して情報記録と情報再生とを行なう磁気ヘッド５３を先端に保持したアーム５４が備えられている。このアーム５４は、アーム軸５５に固定され、アーム軸５５を中心に磁気ディスク媒体６０の表面に沿って回動する。このアーム軸５５は、ボイスコイルモータ５６によって駆動される。
【００４４】
磁気ディスク媒体６０に対する情報の記録や再生に当たっては、ボイスコイルモータ５６によってアーム５４が駆動されて、磁気ヘッド５３が、回転する磁気ディスク媒体６０上に位置決めされる。情報の記録時には、磁気ヘッド５３に電気的な記録信号が入力され、磁気ヘッド５３により、その記録信号に応じた磁界が印加されて、その記録信号に担持された情報が磁気ディスク媒体６０に記録される。また、情報の再生時には、磁気ヘッド５３によって、磁気ディスク媒体６０に磁気的に記録されていた情報が、電気的な再生信号として取り出される。
【００４５】
図４は、図３に示す磁気ディスク装置５０に搭載されたシステムＬＳＩの内部構成を示す回路ブロック図である。ここでは、図１に示した回路ブロック等と同一の作用を成す回路ブロック等には、図１に示した符号と同一の符号を付して示す。
【００４６】
このシステムＬＳＩ７０Ａには、ＲＤＣ１０Ｂ，ＨＤＣ２１Ｂ，ＲＡＭ２２，ＲＯＭ２３，ＣＰＵ２４およびＤＭＡ２６が備えられている。
【００４７】
ＨＤＣ２１Ｂは、上位ホストであるノートＰＣ５０（図２参照）とこのシステムＬＳＩ７０Ａとの間の通信を仲介するものである。このＨＤＣ２１Ｂは、スイッチ素子２７ａを介して電源ＶＤＤに接続されている。ただし、そのＨＤＣ２１Ｂの一部である、ノートＰＣ５０との通信インタフェースが配置された回路領域２１１Ｂには、スイッチ素子を介在させずに電源ＶＤＤから電力が直接供給される。
【００４８】
また、ＲＤＣ１０Ｂ，ＲＡＭ２２，ＲＯＭ２３，ＣＰＵ２４，ＤＭＡ２６は、各スイッチ素子２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆを介して電源ＶＤＤに接続されている。ＲＤＣ１０Ｂは、図１に示すＲＤＣ１０Ａと比べキャリブレーション等に関する回路部分が異なるが、通常の動作時の作用は、図１に示すＲＤＣ１０Ａと同様である、相違点については後述する。ＲＡＭ２２，ＲＯＭ２３、およびＣＰＵ２４については図１と同様である。
【００４９】
またＤＭＡ２６は、ＨＤＣ２１Ｂ，ＲＡＭ２２，ＲＯＭ２３およびＣＰＵ２４とともにバス２５に接続されている。
【００５０】
省電力モードに移行する際は、スイッチ素子２７ａ〜２７ｆが切断され、電源ＶＤＤからの電力供給が遮断される。ＤＭＡ２６は、その電力遮断に先立ち、ＲＡＭ２２に格納されている各種データをＣＰＵ２４を介在させずにこのシステムＬＳＩ７０Ａの外部に置かれたＤＲＡＭ８０に退避させる役割を担っている（図４の矢印Ａ参照）。またこのＤＭＡ２６は、省電力モードからの復帰時には、ＤＲＡＭ８０に退避しておいた各種データをＣＰＵ２４を介させずにＲＡＭ２２に書き戻す役割も担っている（図４の矢印Ｂ参照）。
【００５１】
ここで、各スイッチ素子２７ａ〜２７ｆの切断はＣＰＵ２４が担当している。ＣＰＵ２４は、スイッチ素子２７ｅを除く他のスイッチ素子２７ａ〜２７ｄ，２７ｆを切断した後、自らのスイッチ素子２７ｅを切断する。また、各スイッチ素子２７ａ〜２７ｆの接続にあたっては、スイッチ素子２７ｅの接続は、ＨＤＣ２１Ｂの、省電力モードにおいても電力が供給され続けている回路部分２１１Ｂが担っており、その他スイッチ素子２７ａ〜２７ｄ，２７ｆの接続はＣＰＵ２４が担っている。すなわち、ＨＤＣ２１Ｂは、ノートＰＣ３０からの指示を受けてスイッチ素子２７ｅを接続することによりＣＰＵ２４に電力を供給し、さらにそのＣＰＵ２４に割込み信号を送る。その後はＣＰＵ２４がその他のスイッチ素子２７ａ〜２７ｄ，２７ｆを接続する。
【００５２】
省電力モードであっても、ＨＤＣ２１Ｂの、ノートＰＣ５０との間の通信を担う通信インタフェースが置かれた回路領域２１１Ｂには引き続き電力が供給されており、したがってＨＤＣ２１Ｂは、ノートＰＣ５０からの指示を受け取ることができる。ＨＤＣ２１ＢがノートＰＣ５０からの指示を受け取ると、各スイッチ素子２７ａ〜２７ｆが接続されて各回路ブロックに電力が供給され、省電力モードから通常の動作モードに移行する。
【００５３】
図５は、図４に各１つのブロックで示すＲＤＣ１０ＢとＨＤＣ２１Ｂにおける、ＲＤＣ１０Ｂのキャリブレーションに関連する構成を示した回路ブロック図である。
【００５４】
この図５の回路ブロック図は、比較例としての図１と対比される回路ブロック図であり、図１との相違点について説明する。
【００５５】
この図５に示すＲＤＣ１０ＢのＴＢＧＣＡＬ回路１５Ｂには、ＡＤ変換器１５３と、レジスタ１５４とＤＡ変換器１５５が備えられている。ＡＤ変換器１５３は、ＴＢＧ１４のキャリブレーションの結果、結果保持回路１５２に格納されたアナログ設定値をデジタル設定値に変換するものであり、この変換に得られたデジタル設定値はレジスタ１５４に一時的に格納される。
【００５６】
このレジスタ１５４に対応してＨＤＣ２１Ｂにもレジスタ２１２が備えられており、レジスタ１５４に格納されたデジタル設定値は、ＨＤＣ２１Ｂに送られてＨＤＣ２１Ｂのレジスタ２１２に格納される。このレジスタ２１２は、ＨＤＣ２１Ｂのうちの、省電力モードであっても電源ＶＤＤからの電力が供給され続ける回路領域２１１Ｂ（図４参照）に置かれている。省電力モードから通常の動作モードに復帰する際は、ＲＤＣ１０Ｂへの電力供給が再開された後、ＨＤＣ２１Ｂのレジスタ２１２に格納されていたデジタル設定値がＲＤＣ１０Ｂに送られてＴＢＧＣＡＬ回路１５Ｂに置かれているレジスタ１５４に書き戻される。このレジスタ１５４に書き戻されたデジタル設定値は、今度は、そのＴＢＧＣＡＬ回路１５Ｂに備えられているＤＡ変換器１５５でアナログ設定値に変換されて結果保持回路１５２に格納される。
【００５７】
これらの構成は、ＡＤＣＣＡＬ回路１６Ｂについても同様である。すなわち、ＴＢＧＣＡＬ回路１６Ｂには、ＡＤ変換器１６３と、レジスタ１６４と、ＤＡ変換器１６５が備えられている。
【００５８】
ＡＤ変換器１６３は、ＡＤＣ１２のキャリブレーションの要求したアナログ設定値をデジタル設定値に変換するものであり、この変換に得られたデジタル設定値はレジスタ１６４に一時的に格納される。
【００５９】
この、レジスタ１６３に対応してＨＤＣ２１Ｂにもレジスタ２１３が備えられており、レジスタ１６３に格納されたデジタル設定値は、ＨＤＣ２１Ｂに送られてＨＤＣ２１Ｂのレジスタ２１３に格納される。このレジスタ２１３は、ＨＤＣ２１Ｂのうちの、省電力モードであっても電源ＶＤＤからの電力が供給され続ける回路領域２１１Ｂ（図４参照）に置かれている。省電力モードから通常の動作モードに復帰する際は、ＲＤＣ１０Ｂへの電力供給が再開された後、ＨＤＣ２１Ｂのレジスタ２１３に格納されていたデジタル設定値がＲＤＣ１０Ｂに送られてＡＤＣＣＡＬ回路１６Ｂに置かれているレジスタ１６４に書き戻される。このレジスタ１６４に書き戻されたデジタル設定値は、今度は、そのＡＤＣＣＡＬ回路１６Ｂに備えられているＤＡ変換器１６５でアナログ設定値に変換されて結果保持回路１６２に格納される。
【００６０】
ここで、ＲＤＣ１０Ｂに電力が投入されるとＲＤＣ１０Ｂではパワーオン信号が生成され、その生成されたパワーオン信号がＴＢＧＣＡＬ回路１５ＢおよびＡＤＣＣＡＬ回路１６Ｂに供給される。
【００６１】
このパワーオン信号は、ＲＤＣ１０Ｂに電力が投入されるたびに生成される信号である。すなわち、このパワーオン信号は、図４に示すシステムＬＳＩ７０Ａの全体が電源から切り離されている状態からシステムＬＳＩ７０の全体に電力が投入されてＲＤＣ１０Ｂにも電力が初期に投入されたタイミング（パワーオン時）においても生成される。また、そのパワーオン信号は、スイッチ素子２７ａがオフ状態にある省電力モードからスイッチ素子２７ａがオン状態に移行することによってＲＤＣ１０Ｂが通常の動作モードに移行するタイミングにおいても生成される。ここでは、このパワーオン信号は、‘１’レベルの信号である。
【００６２】
また、ＨＤＣ２１Ｂにはパワーモード状態レジスタ２１４が備えられている。このパワーモード状態レジスタ２１４は、ＨＤＣ２１Ｂの、省電力モードでも引き続き電力供給を受ける回路領域２１１Ｂ（図４参照）に置かれている。
【００６３】
このパワーモード状態レジスタ２１４には、電力が図４に示すシステムＬＳＩ７０Ａの全体に初期に投入されたとき（パワーオン時）には、‘０’に初期設定され、ＲＤＣ１０Ｂのキャリブレーションが終了した段階で、ＣＰＵ２４（図４参照）によりこのパワーモード状態レジスタ２１４に‘１’が書き込まれる。このパワーモード状態レジスタ２１４に初期設定された‘０’およびその後書き込まれた‘１’は、パワーモード通知信号として、ＲＤＣ１０ＢのＴＢＧＣＡＬ回路１５ＢおよびＡＤＣＣＡＬ回路１６Ｂに入力される。
【００６４】
ＲＤＣ１０Ｂに電力が投入されてパワーオン信号‘１’が生成され、かつパワーモード状態レジスタ２１４から電力が初期に投入されたことを表わすパワーモード信号‘０’が出力されると、ゲート回路１５６，１６６からＣＡＬ指示回路１５１，１６１にキャリブレーション実行を指示する‘１’の信号が出力される。するとＣＡＬ指示回路１５１，１６１は、ＴＢＧ１４，ＡＤＣ１２にキャリブレーションを指示し、ＴＢＧ１４，ＡＤＣ１２ではそれぞれキャリブレーションによる回路状態の調整が行なわれ、その回路状態を表わすアナログの各設定値が各結果保持回路１５２，１６２に格納される。その後の回路動作は前述の通りである。
【００６５】
パワーモード状態レジスタ２１４に‘１’が格納されている状態でパワーオン信号‘１’が生成されると、もう一方のゲート回路１５７，１６７から‘１’の信号が出力される。この‘１’の信号は、ＴＢＧ１４，ＡＤＣ１２の回路状態を、各結果保持回路１５２，１６２に格納されている各アナログ設定値を使って調整することを指示する信号である。各結果保持回路１５２，１６２には、前述のようにして、ＨＤＣ２１Ｂのレジスタ２１２，２１３に退避しておいた各デジタル設定値が各レジスタ１５４，１６４を経由し各ＤＡ変換器１５５，１６５で各アナログ設定値に変換されて書き戻されている。各結果保持回路１５２，１６２は、このようにして書き戻された各アナログ設定値をＴＢＧ１４およびＡＤＣ１２に渡す。ＴＢＧ１４およびＡＤＣ１２は、各結果保持回路１５２，１６２から受け取ったアナログ設定値の通りに回路状態を調整する。
【００６６】
ここで、ＴＢＧ１４およびＡＤＣ１２におけるキャリブレーションには数百ｍｓｅｃ程度の時間を必要とする。これに対して、結果保持回路１５２、１６２に格納された各アナログ設定値を使っての回路状態の調整には、数十ｎｓｅｃ程度の時間で済み、キャリブレーションを実行するのと比べ極めて高速に回路状態の調整が行なわれる。このため、省電力モードから通常の動作モードに高速に移行することができる。
【００６７】
ここで本実施形態との対比では、ＴＢＧ１４およびＡＤＣ１２がキャリブレーションにより回路状態が調整され調整された回路状態で動作する被調整部の一例に対応する。ここで、ＴＢＧ１４およびＡＤＣ１２は、アナログ回路を含む被調整部の一例である。またＴＢＧＣＡＬ回路１５ＢおよびＡＤＣＣＡＬ回路１６Ｂが、被調整部にキャリブレーションを行なわさせて被調整部に回路状態を調整させ調整された回路状態に応じた設定値を得る回路調整部の一例である。このＴＢＧＣＡＬ回路１５ＢおよびＡＤＣＣＡＬ回路１６Ｂは、ＴＢＧ１４およびＡＤＣ１２の各キャリブレーションによりアナログの設定値を得るものである。
【００６８】
また、ＨＤＣ２１Ｂに備えられたレジスタ２１２，２１３は、回路調整部による、被調整部のキャリブレーションにより得られた設定値を、省電力モードにおいても不揮発的に記憶しておく設定値保持部の一例に相当する。
【００６９】
また、図４に示すスイッチ素子２７ｂ、およびＨＤＣ２１Ｂ内のスイッチ素子２７ｂをオン／オフする回路部分が被調整部と回路調整部とのうちの少なくとも被調整部（本実施形態では被調整部と回路調整部の双方）への電力の供給を省電力モードへの移行時に停止して省電力モードからの復帰時に再開する電力制御部の一例に相当する。
【００７０】
図６は、図４、図５に示す実施形態における初期パワーオン時の動作を示すフローチャートである。
【００７１】
パワーオンを受けて、前述のようにしてＴＢＧ１４およびＡＤＣ１２のキャリブレーションが実行され（ステップＳ１１）、そのキャリブレーションにより得られたアナログ設定値がデジタル設定値に変換され（ステップＳ１２）、その変換により得られたデジタル設定値がＨＤＣ２１Ｂのレジスタ２１２，２１３に格納される（ステップＳ１３）。
【００７２】
図７は、図４、図５に対する実施形態におけるモード遷移時の動作を示すフローチャートである。
【００７３】
この図７に示すフローチャートは、コマンド（ＣＭＤ）受信時に実行される処理を示している。ここでは、スリープコマンド（Ｓｌｅｅｐ）とリセットコマンド（ＲＳＴ）に関してのみ示してある。スリープコマンド（Ｓｌｅｅｐ）は、省電力モードに移行することを指示するコマンドである。また、リセットコマンド（ＲＳＴ）は、省電力モードから通常の動作モードに移行することを指示するコマンドである。
【００７４】
コマンド（ＣＭＤ）を受信すると、その受信したコマンドがスリープコマンド（Ｓｌｅｅｐ）であるか否かが判定される（ステップＳ２０１）。スリープコマンド（Ｓｌｅｅｐ）でなかったときは、リセットコマンド（ＲＳＴ）であるか否かが判定される（ステップＳ２０７）。それら２種類のコマンドのいずれでもなかったときには、この図７には示されていない別の処理に移行する。
【００７５】
今回受信したコマンドがスリープコマンド（Ｓｌｅｅｐ）であったときは、ステップＳ２０２に進み、先ず図４に示すスイッチ２７ｂが切断されることによってＲＤＣ１０Ｂ（図５参照）が電源から遮断される。
【００７６】
尚、ＲＤＣ１０Ｂのキャリブレーションにより得られた設定値は、電源の初期のパワーオン時に退避されている（図６参照）。次に、ＤＭＡ２６により、ＲＡＭ２２に格納されているデータがＤＲＡＭ８０に退避される（ステップＳ２０３）。そのデータ退避が完了すると（ステップＳ２０４）、各スイッチ素子２７ａ，２７ｃ，２７ｄ，２７ｆの切断によりＨＤＣ２１Ｂ（一部を除く）、ＲＡＭ２２，ＲＯＭ２３，およびＤＭＡ２６が電源から遮断され、最後にスイッチ２７ｅの切断によりＣＰＵ自身が電源から遮断される（ステップＳ２０６）。これにより省電力モードへの移行が完了する。
【００７７】
リセットコマンド（ＲＳＴ）を受信すると（ステップＳ２０７）、ＣＰＵ２４への電源投入が行なわれ（ステップＳ２０８）、次いで、ＨＤＣ２１Ｂ，ＲＡＭ２２，ＲＯＭ２３、およびＤＭＡ２５への電源投入が行なわれる（ステップＳ２０９）。
【００７８】
その後、ＤＲＡＭ８０に退避しておいたデータがＤＭＡ２６によりＲＡＭ２２に書き戻され（ステップＳ２１０）、その書き戻し（データの復旧）が完了すると（ステップＳ２１１）、ＲＤＣ１０Ｂに電源が投入され（ステップＳ２１２）、ＲＤＣ１０Ｂの復旧が行なわれる（ステップＳ２１３）。このＲＤＣ１０Ｂの復旧にあたっては、図５に示す、ＨＤＣ２１Ｂのレジスタ２１２，２１３に退避しておいたデジタル設定値に基づいてＴＢＧ１４およびＡＤＣ１２の回路状態が調整される。ＲＤＣ１０Ｂの復旧が完了すると、ＨＤＣ２１ＢからノートＰＣ３０に向けて通常の動作モードに復帰したことが通知される（ステップＳ２１４）。
【００７９】
次に他の実施形態について説明する。
【００８０】
図８は、図３に示す磁気ディスク装置５０に、図４に示すシステムＬＳＩ７０Ａに代わって搭載され得るシステムＬＳＩ７０Ｂの内部構成を示す回路ブロック図である、また、図９は、図８に各１つのブロックで示すＲＤＣ１０ＣとＨＤＣ２１Ｃにおける、ＲＤＣ１０Ｃのキャリブレーションに関連する構成を示した回路ブロック図である。この図９は、前述の実施形態の図５に相当するものである。図８、図９において、図４、図５に示す構成要素に対応する構成要素には、図４、図５において付した符号と同一の符号を付して示し、相違点について説明する。
【００８１】
図８に示すシステムＬＳＩ７０Ｂを構成するＨＤＣ２１Ｃは、図４に示すＨＤＣ２１Ｂと同様に、省電力モードにおいても電力が供給され続けている電力非遮断領域２１１Ｃが存在する。ただし、この電力非遮断領域２１１Ｃには、ＲＤＣ１０Ｃにおけるキャリブレーションで生成された設定値を退避しておくためのレジスタ（図５のレジスタ２１２，２１３に相当するレジスタ）は設けられていない。ＨＤＣ２１Ｃに関し、それ以外の点は全て図４、図５のＨＤＣ２１Ｂと同じである。
【００８２】
また、この図８に示すＲＤＣ１０Ｃには、図４のＲＤＣ１０Ｂと異なり、省電力モードにおいて電力が供給され続ける電力非遮断領域１０１Ｃが設けられている。
【００８３】
図９に示すように、ＡＤ変換器１５３、１６３で得られたデジタル設定値を格納しておくレジスタ１５４、１６４は、ＲＤＣ１０Ｃ内の、省電力モードにおいて電力が供給され続ける電力非遮断領域１０１Ｃに置かれている。したがってＲＤＣ１０ＣとＨＤＣ２１Ｃとの間でデジタル設定値の送受信は行なわれない。ＲＤＣ１０Ｃに関し、それ以外の点は、全て図４、図５のＲＤＣ１０Ｂと同様である。
【００８４】
また、図８に示すシステムＬＳＩ７０Ｂのその他の点についても図４に示すシステムＬＳＩ７０Ａと同様である。
【００８５】
この図８、図９に示す実施形態によれば、ＲＤＣ１０Ｃの内部でデジタル設定値が不揮発的に記憶される。
【００８６】
図１０は、ＲＤＣのさらに異なる実施形態を示す回路ブロック図である。ここでも、前掲の実施形態における構成要素と同じ構成要素には同じ符号を付して示し、相違点について説明する。ここでは、図９に示すＲＤＣ１０Ｃと対比しながら相違点について説明する。
【００８７】
図１０に示すＲＤＣ１０Ｄにおいても、図９に示すＲＤＣ１０Ｃと同様に省電力モードにおいて電力が復旧され続ける電力非遮断領域１０１Ｄが存在し、結果保持回路１５２，１６２は、その電力非遮断領域に置かれている。すなわち、この図１０に示すＲＤＣ１０Ｄの場合、アナログ設定値のまま、不揮発的に記憶される。したがってこの図１０のＲＤＣ１０Ｄの場合、図９に示すＲＤＣ１０Ｄに備えられているＡＤ変換器１５３，１６３、レジスタ１５４，１６４およびＤＡ変換器１５５、１６５は備えられていない。
【００８８】
次に、更に異なる実施形態について説明する。ここで説明する実施形態は、図面上は、図４と同じ図面で済むため、再び図４を参照しながら説明する。
【００８９】
パワーオン時にＲＤＣ１０Ｂ内でキャリブレーションが行なわれてアナログ設定値が生成されるが、そのアナログ設定値は、デジタル設定値に変換され、本実施形態では、ＲＡＭ２２に格納される。省電力モードに移行する際、ＲＡＭ２２も電源から遮断されるが、その電源遮断に先立って、ＲＡＭ２２内のデータ（デジタル設定値を含む）がＤＭＡ２６によりＤＲＡＭ８０に退避される。また、省電力モードから通常の動作モードに復帰する際は、前述したようにＤＲＡＭ８０に退避しておいたデータ（デジタル設定値を含む）が、ＤＭＡ２６により、ＲＡＭ２２に書き戻される。その後、そのＲＡＭ２２からＲＤＣ１０Ｂにデジタル設定値が書き戻される。その後の復旧動作は、前述の通りである。
【００９０】
この実施形態のように、退避すべきデータをＲＡＭ２２に格納しておき、省電力モードへの移行にあたって、他のデータとともに一括して、ＤＲＡＭ８０に退避してもよい。
【００９１】
尚、ここでは、ノートＰＣに搭載される磁気ディスク装置を構成する回路を例に挙げて説明したが、本件は、ノートＰＣあるいは磁気ディスク装置にのみ適用可能なものではなく、キャリブレーションにより調整が必要な回路部分を含む回路が搭載された電子機器一般に適用可能である。  
【図面の簡単な説明】
【００９２】
【図１】比較例としての、磁気ディスク装置の回路構成を示すブロック図である。
【図２】本件の電子機器の一例であるノートＰＣの外観斜視図である。
【図３】図２のノートＰＣに内蔵された磁気ディスク装置を示す図である。
【図４】図３に示す磁気ディスク装置に搭載されたシステムＬＳＩの内部構成を示す回路ブロック図である。
【図５】図４に各１つのブロックで示すＲＤＣとＨＤＣにおける、ＲＤＣのキャリブレーションに関連する構成を示した回路ブロック図である。
【図６】図４、図５に示す実施形態における初期パワーオン時の動作を示すフローチャートである。
【図７】図４、図５に対する実施形態におけるモード遷移時の動作を示すフローチャートである。
【図８】図３に示す磁気ディスク装置に、図４に示すシステムＬＳＩに代わって搭載され得るシステムＬＳＩの内部構成を示す回路ブロック図である。
【図９】図８に各１つのブロックで示すＲＤＣとＨＤＣにおける、ＲＤＣのキャリブレーションに関連する構成を示した回路ブロック図である。
【図１０】ＲＤＣのさらに異なる実施形態を示す回路ブロック図である。
【符号の説明】
【００９３】
１０Ａ,１０Ｂ，１０Ｃ，１０Ｄ    ＲＤＣ
１１    アナログフロントエンド
１２    ＡＤＣ
１３    デジタルバックエンド
１４    ＴＢＧ
１５Ａ，１５Ｂ、１５Ｃ，１５Ｄ    ＴＢＧＣＡＬ回路
１６Ａ，１６Ｂ、１６Ｃ，１６Ｄ    ＡＤＣＣＡＬ回路
２１Ａ，２１Ｂ、２１Ｃ    ＨＤＣ
２２    ＲＡＭ
２３    ＲＯＭ
２４    ＣＰＵ
２５    バス
２６    ＤＭＡ
２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆ    スイッチ素子
３０    ノートＰＣ
５０    磁気ディスク装置
７０Ａ，７０Ｂ   システムＬＳＩ
８０    ＤＲＡＭ
１５１，１６１    ＣＡＬ指示回路
１５２，１６２    結果保持回路
１５３，１６３    ＡＤ変換器
１５４，１６４，２１２，２１３    レジスタ
１５５，１６５    ＤＡ変換器
１５６,１５７，１６６，１６７    ゲート回路
２１１Ｂ    回路領域
【図１】
2010128770.tif 000003
【図２】
2010128770.tif 000004
【図３】
2010128770.tif 000005
【図４】
2010128770.tif 000006
【図５】
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【図６】
2010128770.tif 000008
【図７】
2010128770.tif 000009
【図８】
2010128770.tif 000010
【図９】
2010128770.tif 000011
【図１０】
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