(57)【要約】      （修正有）【課題】スイッチング動作由来のスプリアスノイズを低減し、負荷変化に対して高速に応答するＤＣ−ＤＣ変換電源装置を提供する。【解決手段】負荷ＬＯＡＤの要求する電流が、安定化電源の駆動能力、すなわち、電圧安定化トランジスタＰ２の電流駆動能力よりも小さなときは、安定化電源が動作する。このとき、ヒステリシス電源のパワースイッチＰ１はオフ状態に維持される。負荷電流が、安定化電源の駆動能力より大きなときには、パワースイッチＰ１を通じてヒステリシス電源が安定化電源の駆動能力不足を補うように動作する。このように、ヒステリシス電源は、安定化電源の限界能力を開始点として負荷電流の増加方向についてスムーズにフェードインし、または負荷電流の減少方向についてフェードアウトする。【選択図】図５
2010154633.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給される入力端子（ＶＤＤ，ＶＳＳ）と、
前記入力端子からの電気エネルギーを蓄積するインダクタ（Ｌ１）と
出力電圧を出力する出力端子（ＶＯＵＴ，ＶＳＳ）と、
前記出力電圧を平滑するコンデンサ（Ｃ１）と、
前記電源電圧に応じて、基準電圧信号を発生する基準電圧発生器（Ｕ２）と、
前記出力電圧に応じて、出力電圧信号を発生する出力電圧検出回路（Ｒ１，Ｒ２）と、
２つの異なる閾値ＶＴ１およびＶＴ２に基づいて、前記出力電圧信号を前記基準電圧信号と比較して、比較結果信号を出力するヒステリシス比較器（Ｕ１）と、
前記比較結果信号に応じて動作して、前記インダクタ（Ｌ１）を制御するパワースイッチ（Ｐ１）と、
前記パワースイッチ（Ｐ１）の状態と相補的な状態を有し、前記入力端子（ＶＳＳ）からの電流を選択的に通す整流素子（Ｄ１；Ｎ１，Ｕ３）と、
閾値ＶＴ３に基づいて、前記基準電圧信号に対する前記出力電圧信号の誤差信号を発生する誤差増幅器（Ｕ５３）と、
前記誤差信号に応じて、安定化出力電圧を生成する電圧安定化トランジスタ（Ｐ２）と、
前記誤差増幅器（Ｕ５３）の閾値ＶＴ３は前記ヒステリシス比較器（Ｕ１）の閾値ＶＴ１、ＶＴ２よりも高いことと、
前記電圧安定化トランジスタ（Ｐ２）の電流駆動能力が前記パワースイッチ（Ｐ１）の電流駆動能力よりも小さいことと、
を備えるＤＣ−ＤＣ変換電源装置。
【請求項２】
前記整流素子はダイオード（Ｄ１）を備える請求項１に記載のＤＣ−ＤＣ変換電源装置。
【請求項３】
前記整流素子はトランジスタ（Ｎ1）とトランジスタ制御器（Ｕ３）を備え、前記トランジスタ制御器（Ｕ３）は、前記パワースイッチ（Ｐ１）と前記トランジスタ（Ｎ1）とが同時にオンしないように前記トランジスタ（Ｎ１）を制御する請求項１に記載のＤＣ−ＤＣ変換電源装置。
【請求項４】
所定値より小さな負荷電流が流れる定常状態において、前記パワースイッチ（Ｐ１）はオフ状態を維持するように構成される請求項１に記載のＤＣ−ＤＣ変換電源装置。
【請求項５】
スプリアスノイズを抑制するため、ＤＣ−ＤＣ変換電源装置の定常状態において、前記パワースイッチ（Ｐ１）のスイッチング周波数は、所定の帯域内に制限される請求項１に記載のＤＣ−ＤＣ変換電源装置。
【請求項６】
前記誤差増幅器（Ｕ５３）に結合して、前記誤差信号を増幅するヒステリシスバッファー（Ｕ８５）をさらに具備し、
前記ヒステリシス比較器（Ｕ８６）は、前記ヒステリシスバッファー（Ｕ８５）の出力である増幅された誤差信号に応じてその動作電流が制限されるように構成される請求項１に記載のＤＣ−ＤＣ変換電源装置。
【請求項７】
ＤＣ−ＤＣ変換電源装置はバックコンバータを形成するような回路トポロジーを有する請求項１に記載のＤＣ−ＤＣ変換電源装置。
【請求項８】
前記整流素子はトランジスタ（Ｎ1）とトランジスタ制御器（Ｕ３）を備え、
前記トランジスタ制御器（Ｕ３）は、前記パワースイッチ（Ｐ１）と前記トランジスタ（Ｎ1）とが同時にオンしないように前記トランジスタ（Ｎ１）を制御する構成であり、
前記パワースイッチ（Ｐ１）は、
前記入力端子（ＶＤＤ）に結合したドレイン、
前記インダクタ（Ｌ１）と前記トランジスタ（Ｎ１）の接合ノードに結合したソース、および
前記トランジスタ制御器（Ｕ３）の制御出力に結合したゲートの３端子を有し、
前記電圧安定化トランジスタ（Ｐ２）は、
前記入力端子（ＶＤＤ）に結合したドレイン、
前記出力端子（ＶＯＵＴ）に結合したソース、および
前記トランジスタ制御器（Ｕ３）の相補制御出力に結合したゲートの３端子を有する、請求項７に記載のＤＣ−ＤＣ変換電源装置。
【請求項９】
前記整流素子はダイオード（Ｄ１）を備え、
前記パワースイッチ（Ｐ１）は、
前記入力端子（ＶＤＤ）に結合したドレイン、
前記インダクタ（Ｌ１）と前記トランジスタ（Ｎ１）の接合ノードに結合したソース、および
前記ヒステリシス比較器（Ｕ１）の比較結果信号出力（ＯＣ）に結合したゲートの３端子を有し、
前記電圧安定化トランジスタ（Ｐ２）は、
前記入力端子（ＶＤＤ）に結合したドレイン、
前記インダクタ（Ｌ１）と前記トランジスタ（Ｎ１）の接合ノードに結合したソース、および
前記誤差増幅器（Ｕ５３）の誤差信号出力（Ｏ）に結合したゲートの３端子を有する、請求項７に記載のＤＣ−ＤＣ変換電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関するものであり、特に、ヒステリシス比較器を用いたスイッチングレギュレータないしＤＣ−ＤＣ変換電源装置に関するものである。
【背景技術】
【０００２】
種々のＤＣ−ＤＣ変換電源装置が知られている。パワースイッチ（典型的にはＭＯＳＦＥＴなどのトランジスタ）のスイッチングを電圧変換に利用するＤＣ−ＤＣ変換電源装置（スイッチングＤＣ−ＤＣ変換電源装置）は、ＰＷＭ（pulse width modulation）方式とＰＦＭ（pulse frequency modulation)方式に分類される。
【０００３】
ＰＷＭ方式のＤＣ−ＤＣ変換電源装置は、概して、負荷変化に対して応答が遅く、省エネのためにダイナミックに負荷を変化させることが望まれる今日の電子装置（たとえば、携帯電話）の要求には対応しきれない。
【０００４】
一方、ＰＦＭ方式とりわけヒステリシス方式（ヒステリシス比較器を用いた方式）のＤＣ−ＤＣ変換電源装置（リプルレギュレータ）は、負荷変化に対する応答が非常に速いという特徴を備えている。
【０００５】
しかしながら、ヒステリシス方式のＤＣ−ＤＣ変換電源装置は、その動作周波数が負荷電流のダイナミックレンジに応じて広帯域（典型的には、オーディオ周波数から無線周波数）に及ぶことから、各種用途において有害な雑音を発生しやすい。
【０００６】
ヒステリシス方式のＤＣ−ＤＣ変換電源装置を改良するために、これまで、様々な提案がなされている。しかしながら、これらの提案は、それぞれに応じて、複雑な回路を必要としたり、高価なコストを要したり、あるいは、ヒステリシス方式のＤＣ−ＤＣ変換電源装置の利点である応答の高速性を犠牲にするなどして、十分には成功していない。
【特許文献１】特開平６−３０３７６６  名称「スイッチングレギュレータ回路において高効率を広い電流範囲にわたって維持するための制御回路および方法」  （usa_5481178   Title: Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit）
【特許文献２】特開２００１−２８６１２８  名称「スイッチングレギュレータ」
【特許文献３】特開２００５−２４１２７２  名称「半導体検査装置の制御装置、及び制御方法」  （usa _7196533   Title: Control system and method of semiconductor inspection system）
【特許文献４】特開2001-103739  名称「ヒステリシススイッチモード電源の周波数制御」  （ep 1 087 506 A2   Frequency control of switch-mode power supply）
【特許文献５】特開２００７−１５９３９５  名称「ヒステリシススイッチングレギュレータ」  （usa1_2007_145965   Title: Hysteretic switching regulator）
【特許文献６】ＵＳ4584517  Title: Self-oscillating DC-DC switching voltage regulator
【特許文献７】ＵＳ7034512  Title: Hysteretic controlled switch regulator with fixed off time
【特許文献８】ＵＳ7352161  Title: Burst-mode switching voltage regulator with ESR compensation
【特許文献９】特開２００３−９５１５  名称「電源システム」
【特許文献１０】特開２００６−３３１０８０  名称「電源回路」
【特許文献１１】特開平１１−３５３０４０  名称「電源装置」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の主目的は、本来の利点である応答速度を犠牲にすることなしに、新規で改良されたヒステリシス方式のＤＣ−ＤＣ変換電源装置を提供することである。
【０００８】
より具体的には、応答性を損なうことなく、スプリアスノイズ（spurious emissions）を低減したＤＣ−ＤＣ変換電源装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一形態によれば、（ａ）電源電圧が供給される入力端子（ＶＤＤ，ＶＳＳ）と、（ｂ）前記入力端子からの電気エネルギーを蓄積するインダクタ（Ｌ１）と、（ｃ）出力電圧を出力する出力端子（ＶＯＵＴ，ＶＳＳ）と、（ｄ）前記出力電圧を平滑するコンデンサ（Ｃ１）と、（ｅ）前記電源電圧に応じて、基準電圧信号を発生する基準電圧発生器（Ｕ２）と、（ｆ）前記出力電圧に応じて、出力電圧信号を発生する出力電圧検出回路（Ｒ１，Ｒ２）と、（ｇ）２つの異なる閾値ＶＴ１およびＶＴ２に基づいて、前記出力電圧信号を前記基準電圧信号と比較して、比較結果信号を出力するヒステリシス比較器（Ｕ１）と、（ｈ）前記比較結果信号に応じて動作して、前記インダクタ（Ｌ１）を制御するパワースイッチ（Ｐ１）と、（ｉ）前記パワースイッチ（Ｐ１）の状態と相補的な状態を有し、前記入力端子（ＶＳＳ）からの電流を選択的に通す整流素子（Ｄ１；Ｎ１，Ｕ３）と、（ｊ）閾値ＶＴ３に基づいて、前記基準電圧信号に対する前記出力電圧信号の誤差信号を発生する誤差増幅器（Ｕ５３）と、（ｋ）前記誤差信号に応じて、安定化出力電圧を生成する電圧安定化トランジスタ（Ｐ２）と、（ｌ）前記誤差増幅器（Ｕ５３）の閾値ＶＴ３は前記ヒステリシス比較器（Ｕ１）の閾値ＶＴ１、ＶＴ２よりも高いことと、（ｍ）前記電圧安定化トランジスタ（Ｐ２）の電流駆動能力が前記パワースイッチ（Ｐ１）の電流駆動能力よりも小さいことと、を備えるＤＣ−ＤＣ変換電源装置が提供される。
【発明の効果】
【００１０】
本発明の一形態に係るＤＣ−ＤＣ変換電源装置によれば、前記基準電圧発生器、出力電圧検出回路、ヒステリシス比較器およびパワースイッチのサブセットは、前記インダクタ、整流素子およびコンデンサと組み合わされて、第１の電源「ヒステリシス電源」を構成する。一方、前記基準電圧発生器、出力電圧検出回路、誤差増幅器および電圧安定化トランジスタのサブセットは、第２の電源「安定化電源」を構成する。
【００１１】
負荷電流が小さい軽負荷状態では、前記安定化電源が動作する。一方、負荷電流が十分に大きな重負荷状態では、前記ヒステリシス電源が主として動作する。結果として、パワースイッチの動作周波数（スイッチング周波数）は、所定の帯域に制限されることになり、従来のヒステリシス型ＤＣ−ＤＣ変換電源装置において、負荷である電子装置で発生しがちな有害な雑音（spurious emissions）を有効に低減することができる。
【００１２】
詳細には、負荷の要求する電流が、安定化電源の駆動能力（したがって、電圧安定化トランジスタの電流駆動能力）よりも大きなときには、パワースイッチを通じてヒステリシス電源が安定化電源の駆動能力不足を補うように動作する。このように、ヒステリシス電源は、安定化電源の限界能力を開始点としてスムーズにフェードインし（負荷電流の増加方向について）、またはフェードアウトする（負荷電流の減少方向について）。
【００１３】
このようにして、本発明の一形態に係るＤＣ−ＤＣ変換電源装置では、ヒステリシス電源と安定化電源とがシームレスに協調動作する。
【００１４】
結果として、本発明の一形態に係るＤＣ−ＤＣ変換電源装置は、負荷変化に対して速い応答を確保するとともに、スイッチング動作由来のスプリアスノイズを有効に低減する。
【００１５】
そして、本発明の一形態によれば、負荷電流をモニターするデバイス（電流検出器）や、負荷電流のモニター結果に応じてパワースイッチを選択的に許可／禁止（enable/disable）する制御デバイス（所定の制御遅延を伴う）などは不要である。したがって、コスト的に有効な高速ＤＣ−ＤＣ変換電源装置が提供される。
【００１６】
好適な実施形態において、ＤＣ−ＤＣ変換電源装置は、さらに、前記誤差増幅器（Ｕ５３）に結合して前記誤差信号を増幅するヒステリシスバッファー（Ｕ８５）を具備し、前記ヒステリシス比較器（Ｕ８６）は、前記ヒステリシスバッファー（Ｕ８５）の出力である増幅された誤差信号に応じてその動作電流が制限されるように構成される。
【００１７】
この構成によれば、軽負荷時に、ヒステリシス比較器の消費電力が低減される。ヒステリシス比較器は、ＤＣ−ＤＣ変換電源装置において電力を消費する主要なコンポーネントである。結果として、この好適な実施形態に係るＤＣ−ＤＣ変換電源装置は、電力効率が改善される。
【００１８】
本発明の上記目的、その他の目的、利点は以下の詳細な説明からさらに明らかになる。また、本発明の形態は上記形態には限られず、特許請求の範囲に規定する様々な実施形態を包含するものである。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明を詳細に説明する。図面を通じて、同様な要素には同様な参照符号が付されている。
【００２０】
説明の便宜上、本発明の適用対象である従来のヒステリシス方式のＤＣ−ＤＣ変換電源装置の具体例についてまず説明する。
【００２１】
図１は従来のヒステリシス型ＤＣ−ＤＣ変換電源装置の具体例１を示し、図２は従来の具体例２を示す。従来例１、２のいずれもＤＣ入力電圧をそれよりも低いＤＣ出力電圧に変換するバックコンバータである。なお、本発明の原理は、これらの従来例に限らず、回路トポロジーの異なる、従来の他のヒスレリシス型ＤＣ−ＤＣ変換電源装置にも容易に適用可能である。
【００２２】
図１において、従来例１に係るＤＣ−ＤＣ変換電源装置は入力端子ＶＤＤ、ＶＳＳを有する。入力端子ＶＤＤとＶＳＳ間には、図示しない外部電源（たとえばバッテリ）からの電圧が印加される。図の例では、入力端子ＶＳＳは共通端子ないしグランド端子として、出力端子の１つを兼ねている。すなわち、ＤＣ−ＤＣ変換電源装置は出力端子ＶＯＵＴとＶＳＳを備え、出力端子ＶＯＵＴとＶＳＳ間に負荷ＬＯＡＤが接続される。なお、負荷ＬＯＡＤは、ＤＣ−ＤＣ変換電源装置の一部ではなく、ＤＣ−ＤＣ変換電源装置を電源として使用する電子装置（たとえば携帯電話）を表している。このようにして、出力端子ＶＯＵＴ、ＶＳＳからの電圧（出力電圧）が負荷ＬＯＡＤに印加される。
【００２３】
入力端子ＶＤＤ、ＶＳＳおよび出力端子ＶＯＵＴ、ＶＳＳに加え、従来例１のＤＣ−ＤＣ変換電源装置は、パワースイッチＰ１、インダクタＬ１、コンデンサＣ１、分割抵抗Ｒ１、Ｒ２、基準電圧発生器Ｕ２、ヒステリシス比較器Ｕ１を備え、これらのコンポーネントは図示の回路トポロジーに従って接続されている。
【００２４】
詳細には、パワースイッチＰ１はヒステリシス比較器Ｕ１からの比較結果信号ＯＣに応じて動作して、インダクタＬ１を制御するもので、図１では、ＰチャンネルＭＯＳＦＥＴで実現され、入力端子ＶＤＤに結合したドレイン、ダイオードＤ１を介して入力端子ＶＳＳに結合するソースおよびヒステリシス比較器の出力ＯＣに結合するゲートを有する。ダイオードＤ１は、パワースイッチＰ１の状態と相補的な状態を有し、入力端子ＶＳＳからの電流を選択的に通す整流素子を実現するものである。バックコンバータを実現する図１の回路トポロジーにおいて、パワースイッチＰ１がＯＦＦ状態のとき、ダイオードＤ１は導通してインダクタＬ１に入力端子ＶＳＳからの電流を供給するようになっている。インダクタＬ１は入力端子からの電気エネルギーを一時的に蓄積するように構成され、一端はパワースイッチＰ１のソースに結合し、他端は出力端子ＶＯＵＴに結合する。コンデンサＣ１は出力端子ＶＯＵＴから出力される出力電圧を平滑するもので、一端は出力端子ＶＯＵＴに結合し、他端はグランド端子ＶＳＳに結合する。平滑コンデンサＣ１の直流抵抗成分を等価直流抵抗ＥＳＲとして図に示してある。分圧回路Ｒ１およびＲ２は、出力電圧に応じて出力電圧信号を発生する出力電圧検出回路を構成する。抵抗Ｒ１と抵抗Ｒ２間の接合ノードに出力電圧信号が発生する。基準電圧発生器Ｕ２は電源電圧（ＤＣ−ＤＣ変換電源装置の入力電圧）に応じて基準電圧信号を発生するものであり、このデバイスの電源入力ＶＤＤは入力端子ＶＤＤに結合し、電源入力ＶＳＳは入力端子ＶＳＳに結合し、出力ＶＲは電源電圧を表す基準電圧信号を出力する。ヒステリシス比較器Ｕ１は、２つの異なる閾値（switching thresholds）ＶＴ１およびＶＴ２に基づいて、前記出力電圧信号を前記基準電圧信号と比較して、比較結果信号を出力する。図１の具体例において、ヒステリシス比較器Ｕ１は、電源入力ＶＤＤが入力端子ＶＤＤに結合し、電源入力ＶＳＳが入力端子ＶＳＳに結合し、反転入力ＩＰが出力電圧検出回路（Ｒ１，Ｒ２）からの出力電圧信号に結合し、非反転入力ＩＮが基準電圧発生器Ｕ２からの基準電圧信号ＶＲに結合し、出力ＯＣから比較結果信号が出力される。図１３はヒステリシス比較器Ｕ１の１具体例を示したものである。図１３において、要素Ｎ１１−Ｎ１９はＮチャンネルＭＯＳＦＥＴを表し、要素Ｐ１１−Ｐ１６はＰチャンネルＭＯＳＦＥＴを表し、これらの要素が図示のように相互接続されている。
【００２５】
図２は、従来例２のヒステリシス型ＤＣ−ＤＣ変換電源装置を示したものである。図１の従来例１との違いは、整流素子の形態にある。すなわち、図２の従来例２の場合、整流素子はトランジスタＮ1とトランジスタ制御器Ｕ３を備え、トランジスタ制御器Ｕ３は、パワースイッチＰ１とトランジスタＮ1とが同時にオンしないようにトランジスタＮ１を制御するように構成されている。
【００２６】
詳細には、トランジスタＮ１はＮチャンネルＭＯＳＦＥＴで実現され、そのドレインはパワースイッチ１のソースに結合し、ソースは入力端子ＶＳＳに結合し、ゲートはトランジスタ制御器Ｕ３の出力ＰＬに結合している。
トランジスタ制御器Ｕ３は、端子（ポート）として入力Ｉ、出力ＰＨ、出力ＰＬ、電源入力ＶＤＤ、電源入力ＶＳＳを有する。電源入力ＶＤＤ、ＶＳＳは、それぞれ、入力端子ＶＤＤ、入力端子ＶＳＳに結合し、入力Ｉはヒステリシス比較器Ｕ１の出力ＯＣ（比較結果信号）に結合し、出力ＰＨはパワースイッチＰ１のゲートに結合し、出力ＰＬはトランジスタＮ１のゲートに結合している。
【００２７】
なおパワースイッチＰ１のゲートはトランジスタ制御器Ｕ３の出力ＰＨに結合している。トランジスタ制御器Ｕ３の出力ＰＨと出力ＰＬは互いに相補な制御パルスであり、これによりパワースイッチＰ１とトランジスタＮ１は相補的（たとえば、オフ状態のパワースイッチＰ１に対してトランジスタＮ１はオン状態になる）に動作する。
【００２８】
図１、図２に例示したような従来のヒステリシス型ＤＣ−ＤＣ変換電源装置は、スイッチング周波数が広帯域に及ぶため、同電源装置の負荷である電子装置はスイッチング動作に関連する有害な雑音（spurious emissions）を被りやすい。これについて、図３、図４を参照して説明する。
【００２９】
図３は従来例１（図１）または従来例２（図２）に係るＤＣ−ＤＣ変換電源装置の信号波形のタイムチャートを負荷の大きさ別に示したものである。タイムチャートの開始点（左端）が「パワーオン」のタイミングを表している。図４は、図３のタイムチャートを時間軸について拡大した図であり、定常状態（パワーオン後の安定した状態）における信号波形を示している。
【００３０】
Ｉｏは負荷ＬＯＡＤに流れる負荷電流を示し、波形１、２、３、４はそれぞれ定常値が０．５ｍA、１０ｍA、５０ｍA、２５０ｍAの負荷電流波形である。ＯＣ１、ＯＣ２、ＯＣ３、ＯＣ４はパワースイッチＰ１の制御パルス信号（図１のヒステリシス比較器Ｕ１の比較結果信号出力）の波形を示し、それぞれ負荷電流（定常値）が０．５ｍA、１０ｍA、５０ｍA、２５０ｍAの場合に対応している。
【００３１】
図４を用いて従来例１（図１）の動作を説明する。
【００３２】
ヒステリシス比較器Ｕ１は二つの閾値ＶＴ１（下側閾値）とＶＴ２（上側閾値）を有する。ヒステリシス比較器Ｕ１の出力ＯＣがローレベルの状態にあるとき、出力電圧信号（出力電圧ＶＯＵＴの検出信号）が上側閾値ＶＴ２を超え、反転入力ＩＰに入力されると同比較器Ｕ１の出力ＯＣ、すなわちパワースイッチＰ１の制御パルスＯＣはハイレベルになり、スイッチＰ１をオフ状態にして出力電圧ＶＯＵＴを低下させる。実際には、ヒステリシス比較器U1の伝搬遅延が加わるのでヒステリシス比較器Ｕ１の出力ＯＣがハイレベルに変化するタイミングはその分遅れる（図１０参照）。つぎに出力電圧ＶＯＵＴが下側閾値ＶＴ１よりも低くなると出力ＯＣがローレベルになりスイッチＰ１をオン状態にしてＶＯＵＴを高くする。このときもヒステリシス比較器U1の遅延が加わるのでヒステリシス比較器Ｕ１の出力ＯＣがハイレベルに変化するタイミングはその分遅れる。こうして出力電圧ＶＯＵＴは下側閾値ＶＴ１と上側閾値ＶＴ２をそれぞれアンダーシュート、オーバーシュートしながらリプル状に繰り返す。
【００３３】
一般に、ヒステリシス比較器Ｕ１の遅延が大きいと出力電圧ＶＯＵＴに現れるリプル電圧成分は大きくなる。したがってリプル成分を小さくするためには、ヒステリシス比較器Ｕ１を高速で動作する構成にする必要がある。すなわち、ヒステリシス比較器Ｕ１の動作電流を大きくして遅延の少ない構成（図１３参照）にする必要がある。
【００３４】
図４において、負荷電流が０．５ｍAのときの制御パルス波形ＯＣ１は周期が約５μＳであるのに対し、負荷電流が２５０ｍＡのときの制御パルス波形ＯＣ４は０．１３μＳと３８倍（５／０．１３）にも変化している。図には示していないが負荷電流が０．５ｍＡ以下の場合、制御パルスの周波数（ＰＲＲ）はオーディオ帯域まで低下し得る。
【００３５】
このように、ヒステリシス比較器Ｕ１から出力される制御パルス信号ＯＣは、基本波で数ｋＨｚから数ＭＨｚまで変化する。高調波も考慮すると、従来のヒステリシス型ＤＣ−ＤＣ変換電源装置は、数ｋＨｚから数１０ＭＨｚまでの広帯域でスプリアス雑音を発生することになり、用途が制限されることになる。
【００３６】
本発明の第１の側面によれば、スプリアス雑音を低減した高速のヒステリシス型ＤＣ−ＤＣ変換電源装置が提供される。これについて、図５−図７、図１０および図１１を参照して説明する。
【００３７】
第１の実施形態（図５）
【００３８】
図５は本発明の第１の実施形態に係るヒステリシス型ＤＣ−ＤＣ変換電源装置を示したもので、従来例１（図１）に対し本発明の原理を適用して改良したものである。
【００３９】
改良のために付加された構成として、図５のＤＣ−ＤＣ変換電源装置は、基準電圧発生器Ｕ２の基準電圧信号に対する出力電圧検出回路（Ｒ１，Ｒ２）の出力電圧信号の誤差信号を閾値ＶＴ３に基づいて発生する誤差増幅器Ｕ５３と、この誤差信号に応じて、安定化出力電圧を生成する電圧安定化トランジスタＰ２を備える。ここに、誤差増幅器Ｕ５３の閾値ＶＴ３は前記ヒステリシス比較器Ｕ１の閾値ＶＴ１、ＶＴ２よりも高く設定され、電圧安定化トランジスタＰ２はその電流駆動能力がパワースイッチＰ１の電流駆動能力よりも小さく構成される。
【００４０】
詳細には、誤差増幅器Ｕ５３は、入力端子ＶＤＤに結合した電源入力ＶＤＤ、入力端子ＶＳＳに結合した電源入力ＶＳＳ、分圧回路（Ｒ１，Ｒ２）の接合ノード（出力電圧信号を発生する）に結合した反転入力ＩＰ、基準電圧発生器Ｕ２の基準電圧信号出力ＶＲに結合した非反転入力ＩＮ、電圧安定化トランジスタＰ２のゲートに結合する誤差信号出力Ｏを有する。電圧安定化トランジスタＰ２は図１の場合、ＰチャンネルＭＯＳＦＥＴで実現され、そのドレインは入力端子ＶＤＤに結合し、ソースはパワースイッチＰ１のソースに結合し、ゲートは誤差増幅器Ｕ５３の出力Ｏに結合する。
【００４１】
図５のＤＣ−ＤＣ変換電源装置において、基準電圧発生器Ｕ２、出力電圧検出回路（Ｒ１，Ｒ２）、ヒステリシス比較器Ｕ１およびパワースイッチＰ１のサブセットは、インダクタＬ１、整流素子Ｄ１およびコンデンサＣ１と相俟って、第１の電源（ヒステリシス電源）を構成する。同様に、前記基準電圧発生器Ｕ２、出力電圧検出回路（Ｒ１，Ｒ２）、誤差増幅器Ｕ５３および電圧安定化トランジスタＰ２のサブセットは、インダクタＬ１、整流素子Ｄ１およびコンデンサＣ１と相俟って、第２の電源（安定化電源）を構成する。そして、ヒステリシス電源のパワースイッチＰ１と安定化電源のトランジスタＰ２は、ドレインがともに入力端子ＶＤＤ（したがって電源電圧ＶＤＤ）に結合され、ソースが互いに結合されて、並列接続の形態をとっている。なお、所望であれば、電圧安定化トランジスタＰ２のソースは、パワースイッチＰ１のソースに結合する代わりに、図９に示すように出力端子ＶＯＵＴに結合するようにしてもよい。
【００４２】
また、ヒステリシス比較器Ｕ１と誤差増幅器Ｕ５３の閾値について、“基準電圧”＝ＶＴ１＜ＶＴ２＜ＶＴ３の関係が与えられる（図１０参照）。さらに、“パワースイッチＰ１の電流駆動能力”＞“電圧安定化トランジスタＰ２の電流駆動能力”の関係が与えられる。
【００４３】
したがって、図５のＤＣ−ＤＣ変換電源装置は次のように動作する。まず、負荷電流Ｉｏが小さい軽負荷状態では、安定化電源が動作し、誤差増幅器Ｕ５３を介したフィードバック制御により、出力端子ＶＯＵＴには誤差増幅器の閾値ＶＴ３で決まる出力電圧が出力される。一方、ヒステリシス電源はこの軽負荷状態では動作しない。すなわち、ＶＴ２＜ＶＴ３なので（出力電圧信号が上側閾値ＶＴ２より高いので）、ヒステリシス比較器Ｕ１はハイレベルを出力してパワースイッチＰ１はオフ状態に維持される。
【００４４】
負荷電流Ｉｏが増加して電圧安定化トランジスタＰ２の電流駆動能力を超えると、負荷電流に引かれて出力電圧が低下する。出力電圧がヒステリシス比較器Ｕ１の下側閾値ＶＴ１以下になると、ヒステリシス比較器U５1はローレベルを出力してパワースイッチＰ１はオンし、電圧安定化トランジスタＰ２の駆動力不足を補償するようになる。このようにして、ヒステリシス電源がフェードインする。
【００４５】
さらに大きな負荷電流Ｉｏに対しては、負荷ＬＯＡＤに供給する電力の大部分がヒステリシス電源より賄われる。すなわち、負荷電流Ｉｏの増加につれ、ヒステリシス電源の働きが支配的になって本来のスイッチング電圧変換動作が行われる。
【００４６】
このように、第１の実施形態（図５）を通じて実証したように、本発明によれば、ヒステリシス電源と安定化電源は、負荷の大きさに応じて電力供給負担を可変に配分する態様で、シームレスに協調動作する。その結果、ＤＣ−ＤＣ変換電源装置のスイッチング周波数は、図６に例示するように、所定の帯域に制限され、スプリアスノイズが低減される。
【００４７】
図６は第１の実施形態（図５）に係るＤＣ−ＤＣ変換電源装置の過渡応答を示すタイムチャート（負荷の大きさ別に示す）である。このタイムチャート（図６）を従来例１に係るタイムチャート（図３）と比較すれば、本発明のＤＣ−ＤＣ変換電源装置の利点は明白である。図３と同様に、図６において、タイムチャートの開始点（左端）が「パワーオン」のタイミングを表している。
【００４８】
同様に、Ｉｏは負荷ＬＯＡＤに流れる負荷電流を示し、波形６１、６２、６３、６４はそれぞれ電流定常値が０．５ｍA、１０ｍA、５０ｍA、２５０ｍAの負荷電流波形である。ＯＣ１、ＯＣ２、ＯＣ３、ＯＣ４はパワースイッチＰ１の制御パルス信号（図５のヒステリシス比較器Ｕ１の比較結果信号出力）の波形を示し、それぞれ負荷電流（定常値）が０．５ｍA、１０ｍA、５０ｍA、２５０ｍAの場合に対応している。
【００４９】
図６に示すように、負荷電流（定常値）が０．５ｍAと１０ｍＡのときは、出力電圧ＶＯＵＴが最終電圧に到達した後、制御パルス信号ＯＣは停止する（ＯＣ１とＯＣ２参照）。図６から読みとれるように、定常電流が０．５ｍAのときの制御パルス信号ＯＣ１は、パワーオン後、約２３μＳの時点のパルスを最後にハイレベルに固定される。同様に、定常負荷電流が１０ｍAのときの制御パルス信号ＯＣ２は、パワーオン後、約３０μＳの時点のパルスを最後にハイレベルに固定される。したがって、これらの低負荷状態の場合は、定常状態において、ヒステリシス電源はオフ状態に置かれる。
【００５０】
一方、ＯＣ３とＯＣ４で示すように、負荷電流の定常値が５０ｍAと２５０ｍＡのとき、すなわち高負荷状態のときは、制御パルス信号（ヒステリシス比較器Ｕｉの出力）ＯＣはパルスの反復を継続し、ヒステリシス電源は、パワースイッチＰ１のスイッチング動作を通じてＤＣ−ＤＣ電圧変換動作を行う。このように、実施形態のＤＣ−ＤＣ変換電源装置（図５）によれば、動作周波数が狭い範囲に限定され、スプリアスノイズが抑制される。
【００５１】
また、実施形態のＤＣ−ＤＣ変換電源装置は負荷の変化に対しても高速に応答する。すなわち、実施形態のＤＣ−ＤＣ変換電源装置によれば、ヒステリシス電源と電圧安定化電源とが負荷の変化に対応して負荷分担を瞬時に変えながら、並列運転されるようになっており、追加した電圧安定化電源に関して、実質的に応答を遅延させる要素は導入していないことから、負荷変化に対する即応性が確保される。図１１に実証例を示す。
【００５２】
図１１のタイムチャートにおいて、負荷の変化により、負荷電流が、立ち上がり時間０．１μＳで０．１ｍＡから２５０ｍＡに急変している。このとき、出力電圧ＶＯＵＴはほとんど低下しない。つまり、ＤＣ−ＤＣ変換電源装置（図５）は急峻な負荷変動に対し高速に応答していることになる。
【００５３】
第２の実施形態（図７）
【００５４】
図７は本発明の第２の実施形態に係るヒステリシス型ＤＣ−ＤＣ変換電源装置を示したもので、従来例２（図２）に対し本発明の原理を適用して改良したものである。
【００５５】
改良のために付加された構成は、図５に示す安定化電源と同様な構成の安定化電源である。
【００５６】
すなわち、図２の従来構成に付加したコンポーネントとして、第２の実施形態のＤＣ−ＤＣ変換電源装置（図７）は、基準電圧発生器Ｕ２の基準電圧信号に対する出力電圧検出回路（Ｒ１，Ｒ２）の出力電圧信号の誤差信号を閾値ＶＴ３に基づいて発生する誤差増幅器Ｕ５３と、この誤差信号に応じて、安定化出力電圧を生成する電圧安定化トランジスタＰ２を備える。第１の実施形態（図５）の場合と同様に、誤差増幅器Ｕ５３の閾値ＶＴ３は前記ヒステリシス比較器Ｕ１の閾値ＶＴ１、ＶＴ２よりも高く設定され、電圧安定化トランジスタＰ２はその電流駆動能力がパワースイッチＰ１の電流駆動能力よりも小さく構成される。
【００５７】
図７のＤＣ−ＤＣ変換電源装置において、基準電圧発生器Ｕ２、出力電圧検出回路（Ｒ１，Ｒ２）、ヒステリシス比較器Ｕ１、トランジスタ制御器Ｕ３およびパワースイッチＰ１のサブセットは、インダクタＬ１、整流用トランジスタＮ１およびコンデンサＣ１と相俟って、第１の電源（ヒステリシス電源）を構成する。同様に、前記基準電圧発生器Ｕ２、出力電圧検出回路（Ｒ１，Ｒ２）、誤差増幅器Ｕ５３、トランジスタ制御器Ｕ３および電圧安定化トランジスタＰ２のサブセットは、インダクタＬ１、整流用トランジスタＮ１およびコンデンサＣ１と相俟って、第２の電源（安定化電源）を構成する。そして、ヒステリシス電源のパワースイッチＰ１と安定化電源のトランジスタＰ２は、ドレインがともに入力端子ＶＤＤ（したがって電源電圧ＶＤＤ）に結合される。一方、パワースイッチＰ１のソースは、整流用トランジスタＮ１（図７ではＮチャンネルＭＯＳＦＥＴで実現している）とインダクタＬ１の接合ノードに結合され、電圧安定化トランジスタＰ２のソースは出力端子ＶＯＵＴに結合される。このように、電圧安定化トランジスタＰ２は、パワースイッチＰ１とインダクタＬ１の直列回路に対して並列に接続されている。
【００５８】
したがって、第２の実施形態のＤＣ−ＤＣ変換電源装置（図７）は、第１の実施形態（図５）と同様な機能と効果を有する。すなわち、第１の実施形態（図５）の場合と同様に、第２の実施形態（図７）において、ヒステリシス電源と安定化電源は、負荷の大きさに応じて電力供給負担を可変に配分する態様で、シームレスに協調動作する。その結果、ＤＣ−ＤＣ変換電源装置のスイッチング周波数は、図６に関して説明したように、所定の帯域に制限され、スプリアスノイズが低減される。また、図１１に関して説明したように、第２の実施形態のＤＣ−ＤＣ変換電源装置（図７）も負荷の変化に対して高速に応答する。
【００５９】
第３の実施形態（図８）
【００６０】
図８はＤＣ−ＤＣ変換電源装置の第３の実施形態を示したものである。この実施形態は、本発明の第２の側面に基づいて、図７のＤＣ−ＤＣ変換電源装置に電力効率を改善する構成を付加したものである。
【００６１】
付加した構成は、誤差増幅器Ｕ５３に結合し、誤差信号Ｏを増幅するヒステリシスバッファーＵ８５を備える。さらに、ヒステリシス比較器Ｕ１に代え、ヒステリシスバッファーＵ８５からの増幅された誤差信号に応じてその動作電流が制限されるように構成したヒステリシス比較器Ｕ８６が使用される。
【００６２】
詳細には、ヒステリシスバッファーＵ８５は、入力端子ＶＤＤに結合した電源入力ＶＤＤ、入力端子ＶＳＳに結合した電源入力ＶＳＳ、基準電圧発生器Ｕ２の基準電圧信号出力ＶＲに結合した入力ＶＲ、誤差増幅器５３の誤差信号出力Ｏに結合した入力Ｉおよびヒステリシス比較器Ｕ８６の電流制御入力Ｂに結合した増幅誤差信号出力Ｏを有する。図１５にヒステリシスバッファーＵ８５の１具体例を示す。ヒステリシス比較器Ｕ８６は、入力端子ＶＤＤに結合した電源入力ＶＤＤ、入力端子ＶＳＳに結合した電源入力ＶＳＳ、出力電圧検出回路（Ｒ１，Ｒ２）に結合した反転入力ＩＰ、基準信号発生器Ｕ２の基準電圧信号出力ＶＲに結合した非反転入力ＩＮ、ヒステリシスバッファーＵ８５の出力Ｏに結合した電流制限入力Ｂおよび出力ＯＣを有する。図１４にヒステリシス比較器Ｕ８６の具体例を例示する。
【００６３】
図１５のヒステリシスバッファーＵ８５において、Ｐ５１−Ｐ５５はＰチャンネルＭＯＳＦＥＴを表し、Ｎ５１−Ｎ５８はＮチャンネルＭＯＳＦＥＴを表し、これらの要素が図示のように相互接続される。
【００６４】
図１４のヒステリシス比較器Ｕ８６において、Ｐ４１−Ｐ４６はＰチャンネルＭＯＳＦＥＴを表し、Ｎ４Ａ、Ｎ４ＢおよびＮ４１−Ｎ４９はＮチャンネルＭＯＳＦＥＴを表し、これらの要素が図示のように相互接続される。
【００６５】
第３の実施形態（図８）の特徴である電力効率改善について説明する。既に従来例１に関連して述べたように、ＤＣ−ＤＣ変換電源装置の応答を高速にするには、ヒステリシス比較器を高速動作構造にすることが望ましい。しかし、このことは、一般に、ヒステリシス比較器の動作電流が大きくなることを意味する。結果として、ヒステリシス比較器はヒステリシス方式のＤＣ−ＤＣ変換電源装置において、電力を消費する主要なコンポーネントになっている。このことは、ＤＣ−ＤＣ変換電源装置に接続される電子装置が「軽負荷モード」（たとえば、携帯電話端末のsilent mode）に放置された場合などに不都合をもたらす。すなわち、ＤＣ−ＤＣ変換電源装置の入力端子に接続されたバッテリの寿命が、ＤＣ−ＤＣ変換電源装置、特にヒステリシス比較器の電力消費により予想以上に短くなってしまう。
【００６６】
第３の実施形態は、接続された電子装置が「軽負荷モード」のときに、ＤＣ−ＤＣ変換電源装置の消費電力を抑制するようになっている。
【００６７】
図８のＤＣ−ＤＣ変換電源装置において、負荷電流Ｉｏが小さいとき（軽負荷状態のとき）は、既に第１の実施形態で説明したように、安定化電源が動作し、ヒステリシス電源はこの軽負荷状態では動作しない。このとき、出力端子ＶＯＵＴには誤差増幅器の閾値ＶＴ３で決まる出力電圧が出力される。また、パワースイッチＰ１のゲートにはトランジスタ制御器Ｕ３を介してハイレベルの信号ＰＨが供給されるため、パワースイッチＰ１はオフ状態に維持される。
【００６８】
軽負荷時にヒステリシス電源は、負荷への電力供給に関与しないので、ヒステリシス比較器Ｕ８６の動作電流を軽負荷状態に応じて幸便に抑制することができる。
【００６９】
詳細には、軽負荷状態のとき、誤差増幅器Ｕ５３から、出力電圧検出入力ＩＰと基準電圧信号入力ＩＮの関係に対応した誤差信号Ｏが出力する。これを受けて、ヒステリシスバッファーＵ８５からローレベルの増幅誤差信号がヒステリシス比較器Ｕ８６の電流制限入力Ｂに供給される。図１４に例示するように、ローレベルの入力Ｂにより、ＮチャンネルＭＯＳＦＥＴのＮ４９がオフないし最小電流を流す状態になり、ヒステリシス比較器Ｕ８６の動作電流はこれに応じて抑制される。なお、図１４において、ＮチャンネルＭＯＳＦＥＴＮ４９に流れる電流を最小に抑制したとき、ＰチャンネルＭＯＳＦＥＴであるＰ４３、Ｐ４４に流れるミラー電流も抑制される。このようにして、図８のＤＣ−ＤＣ変換電源装置は、負荷変化に対する高速の応答性を確保しつつ、電力効率（典型的には、全体の電力消費量に対する負荷の電力消費量の割合）を高くすることができる。
【００７０】
第４の実施形態（図９）
【００７１】
図９はＤＣ−ＤＣ変換電源装置の第４の実施形態を示したものである。この実施形態は、本発明の第２の側面に基づいて、図５のＤＣ−ＤＣ変換電源装置に電力効率を改善する構成（図８に示したものと同様な構成）を付加したものである。
【００７２】
付加した構成は、図８の場合と同様に、誤差増幅器Ｕ５３に結合し、誤差信号Ｏを増幅するヒステリシスバッファーＵ８５を備える。同様に、ヒステリシス比較器Ｕ１に代え、ヒステリシスバッファーＵ８５からの増幅された誤差信号に応じてその動作電流が制限されるように構成したヒステリシス比較器Ｕ８６が使用される。
【００７３】
したがって、第４の実施形態に係るＤＣ−ＤＣ変換電源装置は、第３の実施形態（図８）のものとほぼ同様に動作し、同様の効果を有する。なお、第１−第４の実施形態に係るＤＣ−ＤＣ変換電源装置は、いずれもバックコンバータを形成する回路トポロジーを有しているが、当業者には明らかなように、他の回路トポロジーを有するヒステリシス式ＤＣ−ＤＣ変換電源装置にも本発明を適用することが可能である。
【００７４】
以上で、本発明の特定実施形態に関する説明を終えるが、これらは、本発明の原理を明らかにする目的でなされた例示にすぎない。特定実施形態は様々な変更が容易であり、本発明の範囲は特許請求の範囲によって規定されるものである。
【図面の簡単な説明】
【００７５】
【図１】従来のヒステリシス型ＤＣ−ＤＣ変換電源装置の一例（従来例１）を示すブロック図である。
【図２】従来のヒステリシスＤＣ−ＤＣ電圧変換電源装置の別の一例（従来例２）を示すブロック図である。
【図３】従来例の動作を示すタイムチャートである。
【図４】定常状態について図３の時間軸を拡大した図面である。
【図５】本発明の第1の実施形態に基づく、ＤＣ−ＤＣ変換電源装置を示すブロック図である。
【図６】実施形態の動作を示すタイムチャートである。
【図７】本発明の第２の実施形態に基づく、ＤＣ−ＤＣ変換電源装置を示すブロック図である。
【図８】本発明の第３の実施形態に基づく、ＤＣ−ＤＣ変換電源装置を示すブロック図である。
【図９】本発明の第４の実施形態に基づく、ＤＣ−ＤＣ変換電源装置を示すブロック図である。
【図１０】本発明の動作原理を説明する図。
【図１１】実施形態の負荷過渡応答を示すタイムチャートである。
【図１２】誤差増幅器の具体例として詳細を示す回路図である。
【図１３】具体例として、ヒステリシス比較器の詳細を示す回路図である。
【図１４】具体例として、電流制御端子付きヒステリシス比較器の詳細を示す回路図である。
【図１５】具体例として、ヒステリシスバッファーの詳細を示す回路図である。
【符号の説明】
【００７６】
ＶＤＤ，ＶＳＳ：  入力端子
ＶＯＵＴ：出力端子
Ｌ１：インダクタ
Ｃ１：コンデンサ
Ｐ１：パワースイッチ
Ｐ２：電圧安定化トランジスタ
Ｄ１：ダイオード（整流素子）
Ｎ１：トランジスタ（整流素子の一部）
Ｕ３：  トランジスタ制御器（整流素子の一部）
Ｕ１：  ヒステリシス比較器
Ｕ２：  基準電圧発生器
Ｒ１，Ｒ２：抵抗（出力電圧検出回路）
Ｕ５３：  誤差増幅器
Ｕ８５：  ヒステリシスバッファー
Ｕ８６：  ヒステリシス比較器（動作電流制御型）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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