(57)【要約】【課題】運用系および待機系システムクロックの位相を、バックボード間の配線遅延量、温度変化および電圧変動に起因するバッファ遅延の変化量を含め一致させたシステムクロック供給装置を提供する。【解決手段】システムクロック１に位相同期した運用系および待機系システムクロック６を出力する冗長構成とされた運用系および待機系システムクロック供給部２００と運用系および待機系システムクロックを装置内各部へ分配するためのバックボード８を有する。システムクロック１に位相同期したクロック２２を生成するＰＬＬ２１０は、運用系システムクロックを基準とし、待機系システムクロックの位相を制御する位相差調整部２１１を含んだ構成とする。【選択図】図２
2010226162.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック供給部と、第２のクロック供給部と、前記第１のクロック供給部からの第１のクロックと前記第２のクロック供給部とからの第２のクロックとをクロック供給先に接続し、かつ前記第１のクロック供給部からの第１の交絡信号を前記第１のクロック供給部と前記第２のクロック供給部とに接続し、さらに前記第２のクロック供給部からの第２の交絡信号を前記第１のクロック供給部と前記第２のクロック供給部とに接続するプリント基板と、前記第１のクロックと前記第２のクロックとの一方を選択するクロック制御部とからなるクロック供給装置であって、
前記第１のクロック供給部と前記第２のクロック供給部とは、それぞれＰＬＬと入出力バッファとを備え、
前記ＰＬＬは、他系のクロックを基準として自系のクロックの位相差を検出する位相差検出部と、この位相差検出部の検出結果を積分する積分器とを備え、前記積分器の出力を参照して、クロックの位相を制御することを特徴とするクロック供給装置。
【請求項２】
請求項１に記載のクロック供給装置であって、
前記入出力バッファは、前記ＰＬＬが出力したクロックと交絡信号とを前記プリント基板に接続し、さらに前記プリント基板からの自系交絡信号と他系交絡信号とを前記ＰＬＬに接続することを特徴とするクロック供給装置。
【請求項３】
請求項１に記載のクロック供給装置であって、
前記プリント基板は、前記第１のクロックと前記第２のクロックとの配線長差を予め定めた第１の値以下、かつ前記第１の交絡信号と前記第２の交絡信号との配線長差を予め定めた第２の値以下とされていることを特徴とするクロック供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック供給装置に係り、特に運用系クロック供給部と、待機系クロック供給部とを有するクロック供給装置に関する。
【背景技術】
【０００２】
図１を参照して、従来の伝送装置のシステム構成を説明する。伝送装置１００は、信頼性向上のため、冗長構成とされた運用系クロック盤４−１および待機系クロック盤４−２、コントロール盤１０、バックボード８、４台のインターフェース盤９とから構成されている。２台のクロック盤４は、それぞれＰＬＬ４１とＣＬＫ（clock）分配部４３とから構成されている。バックボード８は、伝送装置１００の背面に並行に配置され、クロック盤４、コントロール盤１０、インターフェース盤９を挿入接続する複数の図示しないコネクタを備える。バックボード８は、クロック盤４、コントロール盤１０、インターフェース盤９を相互接続する。インターフェース盤９は、セレクタ９１、ＰＬＬ９２、Ｓｅｒｄｅｓ（Serializer/deserializer）９４、光Ｍｏｄ（Module）９５から構成されている。
【０００３】
クロック盤４は、上位装置から供給されるシステムクロック１に位相同期したクロック４２をＰＬＬ４１にて生成する。クロック盤４は、さらに、ＰＬＬ４１にて生成されたクロック４２について、ＣＬＫ分配部４３とバックボード８を介し、運用系クロック７−１および待機系システムクロック７−２として、インターフェース盤９等の装置内各部に分配する。コントロール盤１０は、ＣＬＫ制御部１１にて運用系システムクロック７−１および待機系システムクロック７−２の選択信号１２を生成する。コントロール盤１０は、選択信号１２をインターフェース盤９のセレクタ９１に入力する。インターフェース盤９は、ＰＬＬ９２において選択信号１２にて選択されたシステムクロック７に位相同期した回線クロック９３を生成する。ＰＬＬ９２で生成された回線クロック９３は、データ処理を行うＳｅｒｄｅｓ９４の基準クロックに使用される。Ｓｅｒｄｅｓ９４は、受信した並列電気信号を高速の直列電気信号に変換して、光Ｍｏｄ９５に送信する。Ｓｅｒｄｅｓ９４は、さらに光Ｍｏｄ９５から受信した直列電気信号を、低速な並列電気信号に変換する。光モジュール９５は、Ｓｅｒｄｅｓ９４から受信した電気信号を光信号に変換して、光ファイバ９６に送信する。光モジュール９５は、また光ファイバ９６から受信した光信号を電気信号に変換して、Ｓｅｒｄｅｓ９４に送信する。
【０００４】
上述した伝送装置において、運用系のシステムクロックに異常が発生した場合、インターフェース盤９に影響を及ぼさないよう、待機系のシステムクロックに切り替える。ここで、システムクロックの切り替えを行う際に、運用系および待機系システムクロックに、お互いのクロック間に位相差が発生している場合、インターフェース盤９において、クロックの位相飛び（間延び）およびグリッジ（出力のバタツキ）が生じる。インターフェース盤９ではシステムクロックに基づきデータ処理を行っているため、クロックの位相飛びまたはグリッジの発生は、データの欠落などによる通信障害を引き起こす恐れがある。
【０００５】
また、伝送装置などの通信システムにおいては、システムクロックの切り替えにともなう運用系および待機系システムクロック、回線クロックの位相変動量を、ＩＴＵ−Ｔ等の国際規格によって勧告化されている。システムクロックの切り替えにおける通信障害の回避およびＩＴＵ−Ｔ等の国際規格に準拠するために、運用系および待機系システムクロック間の位相合せまたはインターフェース盤等に搭載されるＰＬＬによる位相変動の抑圧などが挙げられる。運用系および待機系システムクロック間で発生する位相差の量によっては、ＰＬＬ特性に厳しい設計仕様が与えられ回路設計が困難となる。このため、運用系および待機系システムクロック間で発生する位相差は、最小限に抑える必要がある。
【０００６】
これらの問題を解決するために、特許文献１は、上位装置から供給されるシステムクロックと、上位装置から供給されるシステムクロックに位相同期した運用系および待機系システムクロックの出力端までのそれぞれの遅延量を同じとなるように、運用系および待機系システムクロックのクロック間の位相差を調整する技術を開示する。
【０００７】
また、特許文献２では、上位装置から供給されるシステムクロックに位相同期した運用系および待機系システムクロックが出力端におけるクロック間の位相差を調整する技術を開示する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２２９０２０号公報
【特許文献２】特開２００７−０６０１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１は、運用系および待機系システムクロックのクロック間の位相を調整するために、運用系システムクロックに与える遅延量と待機系システムクロックに与える遅延量をいずれも調整する必要がある。これは装置が運用中であった場合、温度変化または電圧変動に起因するバッファ遅延量を調整するうえで、運用系として選択されているシステムクロックに与える遅延量を調整する。また、待機系のシステムクロック供給装置を交換した場合も、上述と同様に、運用系として選択されているシステムクロックに与える遅延量を調整する。このため、運用系として選択されているシステムクロックに位相飛びまたはグリッジを発生させる恐れがある。なお、上述したクロックの位相飛びまたはグリッジを回避するために、後段にＰＬＬを設ける場合、部品数の増加によるシステムコストが上昇し、小型化への対応が困難である。
【００１０】
特許文献２は、運用系として選択されたシステムクロックの位相を基準とし、待機系システムクロックに与える遅延量を調整する。したがって、運用系として選択されたシステムクロックは、位相飛びおよびグリッジは発生しない。しかし、位相調整の手段としてディレイラインによる遅延回路を採用しているため、位相の最大調整可能範囲は、搭載されるディレイラインの数量と遅延量とによって制限されてしまう。さらに、温度変化または電圧変動に起因するディレイラインの遅延量に変化が生じた場合、運用系と選択されているシステムクロックに位相変動が発生する恐れがある。また、ディレイラインによる遅延量は離散的である。さらに、運用系および待機系間の交絡信号の配線遅延に起因する位相差までは調整できない。これらのため、運用系システムクロックから待機系システムクロックに切り替える際に、システムクロックの位相飛びまたはグリッジを発生させる恐れがある。
【００１１】
本発明の目的は、上記の問題点を解消し、冗長構成とされた運用系および待機系システムクロックの位相を、バックボード間の配線遅延量、温度変化または電圧変動に起因するバッファ遅延の変化量を含め一致させるシステムクロック供給装置を提供することにある。
【課題を解決するための手段】
【００１２】
上述した課題は、第１のクロック供給部と、第２のクロック供給部と、第１のクロック供給部からの第１のクロックと第２のクロック供給部とからの第２のクロックとをクロック供給先に接続し、かつ第１のクロック供給部からの第１の交絡信号を第１のクロック供給部と第２のクロック供給部とに接続し、さらに第２のクロック供給部からの第２の交絡信号を第１のクロック供給部と第２のクロック供給部とに接続するプリント基板と、第１のクロックと第２のクロックとの一方を選択するクロック制御部とからなり、第１のクロック供給部と第２のクロック供給部とは、それぞれＰＬＬと入出力バッファとを備え、ＰＬＬは、他系のクロックを基準として自系のクロックの位相差を検出する位相差検出部と、この位相差検出部の検出結果を積分する積分器とを備え、積分器の出力を参照して、クロックの位相を制御するクロック供給装置により、達成できる。
【発明の効果】
【００１３】
本発明に係わるクロック供給装置によれば、冗長構成とされた運用系および待機系システムクロックの位相を、バックボード間の配線遅延量、温度変化または電圧変動に起因するバッファ遅延の変化量を含め一致させることができる。
【図面の簡単な説明】
【００１４】
【図１】伝送装置のブロック図である。
【図２】システムクロック供給部を冗長化したシステムクロック供給装置を説明する伝送装置のブロック図である。
【図３】ＰＬＬのブロック図である。
【図４】ＰＬＬの他のブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、実施例を用い図面を参照しながら詳細に説明する。なお、実質同一部位には、同じ参照番号を振り、説明は繰り返さない。
【００１６】
図２において、伝送装置３００は、２系統のシステムクロック供給部２００と、４枚のインターフェース盤９と、バックボード８Ａと、コントロール盤１０とから構成されている。バックボード８Ａは、システムクロック供給部２００からのシステムクロック６をインターフェース盤９に分配する。
【００１７】
システムクロック供給装置は、２系統のシステムクロック供給部２００と、バックボード８Ａと、ＣＬＫ制御部とから構成されている。システムクロック供給装置は、２系統のシステムクロック供給部２００により、クロックを冗長化している。システムクロック供給部２００は、上位装置から供給されるシステムクロック１に位相同期したシステムクロック６をそれぞれ出力する。
【００１８】
また、システムクロック供給部２００は、システムクロック１に位相同期したクロック２２および交絡信号２４を出力するＰＬＬ２１０と、ＣＬＫ分配用出力バッファとＣＬＫ入力用バッファを備えたバッファＩＣ２３０とから構成されている。また、運用系および待機系システムクロック供給部２００内において、ＰＬＬ２１０とバッファＩＣ２３０間の配線２９−１と、配線２９−２は、配線長を等長設計とする。また、バックボード８において、装置内各部へ分配される運用系システムクロック６−１の配線８１−１および待機系システムクロック６−２の配線８１−２は、配線長を等長設計とする。さらに、運用系システムクロック供給部２００−１および待機系システムクロック供給部２００−２間の交絡信号２５と、バックボード８を介して自システムクロック供給装置に折り返し入力される自系位相検出信号２６の配線８３−１、８３−２は、配線長を等長設計とする。
【００１９】
コントロール盤１０のＣＬＫ制御部１１は、インターフェース盤９における運用系および待機系システムクロックの選択信号１２を生成し、出力する。コントロール盤１０のＣＬＫ制御部１１は、運用系および待機系システムクロック供給部２００における系通知信号１３を生成し、出力する。なお、運用系通知信号１３−１および待機系通知信号１３−２は、極性が反転している。
【００２０】
また、ＰＬＬ２１０は、位相差調整部２１１を含む。位相差調整部２１１は、位相制御値をＰＬＬに送信する。なお、運用系の位相差調整部２１１の位相差調整値は、「０」である。また、待機系の位相差調整部２１１の位相差調整値は、運用系のクロック位相を基準とした、待機系のクロック位相との差の積分値である。
【００２１】
図３を参照して、ＰＬＬ２１０の構成を説明する。図３において、ＰＬＬ２１０Ａは、位相比較部３０、ＬＰＦ（Low Pass Filter）３２、Ｄ／Ａ変換器３３、ＶＣＯ（Voltage Controlled Oscillator）３４、位相差調整部２１１とから、構成される。位相差調整部２１１は、さらに位相差検出部３６、積分器３５、セレクタ３７、位相制御部３１とから構成されている。
【００２２】
位相比較部３０は、システムクロック１と、ＶＣＯ３４の出力との位相を比較する。位相比較部３０は、システムクロック１と、ＶＣＯ３４の出力との間に位相差を検出すると、誤差信号パルスを生成する。ＬＰＦ３２は、誤差信号パルスを直流電圧信号に変換する。Ｄ／Ａ変換器３３は、直流電圧信号をＤ／Ａ変換して、直流電圧に変換する。ＶＣＯ３４は、直流電圧に相当する周波数だけ出力の周波数を変化させる。ＰＬＬ２１０を構成する位相差検出部３０、位相制御部３１、ＬＰＦ３２、Ｄ／Ａ変換器３２、ＶＣＯ３４、再び位相差検出部３６のループを主ループと呼ぶ。
【００２３】
位相差検出部３６は、他系のクロック位相を基準に、自系のクロック位相との差を検出する。積分器３５は、主ループの帰還数Ｎ回分の位相差を積分する。セレクタ３７は、０（ゼロ）信号と、積分器３５の出力と、系通知信号１３とを入力とする。セレクタ３７は、系通知信号１３が運用系通知信号１３−１のとき、０信号を出力する。セレクタ３７は、系通知信号１３が待機系通知信号１３−２のとき、積分器３５の出力を出力する。位相制御部３１は、主ループの帰還数Ｎ回につき１回、位相比較部３０の出力と、セレクタ３７の出力を加算する。位相制御部３１、ＬＰＦ３２、Ｄ／Ａ３３、ＶＣＯ３４、図２のバッファＩＣ２３０（２段）、位相差検出部３６、積分器３５、セレクタ３７、再び位相制御部３１のループを副ループと呼ぶ。なお、位相差調整部２１１は、ＰＬＬ２１０Ａの外部に置かれてもよい。
【００２４】
図２に戻って、システムクロック供給装置の動作を説明する。なお、説明の都合上、システムクロック供給２００−１を運用系、システムクロック供給部２００−２を待機系として説明する。
【００２５】
図２において、上位装置から供給されるシステムクロック１は、運用系システムクロック供給部および待機系システムクロック供給部２００に入力される。ＰＬＬ２１０は、システムクロック１に位相同期したクロック２２を生成する。ＰＬＬ２１０は、さらに、運用系システムクロック供給部２００−１および待機系システムクロック供給部２００−２間での交絡信号２４−１、２４−２を生成する。
【００２６】
また、バッファＩＣ２３０は、クロック２２を運用系システムクロックまたは待機系システムクロック６としてインターフェース盤９に分配する。バッファＩＣ２３０は、さらに、交絡信号２４について、自系位相検出信号２５、他系位相検出信号２６として運用系システムクロック供給部２００−１および待機系システムクロック供給部２００−２に分配する。また、バッファＩＣ２３０は、運用系または待機系システムクロック供給部２００から供給される他系位相検出信号２５、自系位相検出信号２６を、ＰＬＬ２１０に、他系位相検出信号２８、自系位相検出信号２７として入力する。
【００２７】
ここで、待機系システムクロック供給部２００−２では、コントロール盤１０から入力された待機系通知信号１３−２によって、ＰＬＬ２１０から出力されるクロック２２の位相制御を行なう。なお、運用系システムクロック供給部２００−１には極性の反転された制御信号１３−１が入力されているため、ＰＬＬ２１０から出力されるクロック２２の位相制御は行なわない。
【００２８】
ここで、運用系システムクロック供給部２００−１から出力される運用系システムクロック６−１のインターフェース盤９までの遅延量Ａｃｔ  Ｃｌｋ  Ｄｅｌａｙは、（式１）に起因する遅延量で示される。
【００２９】
Ａｃｔ  Ｃｌｋ  Ｄｅｌａｙ  
＝ＰＬＬ２１０-１＋配線２９-１＋バッファ２３０-１＋配線８１-１        …（式１）
同様に、待機系システムクロック供給部２００−２から出力される待機系システムクロック６−２のインターフェース盤９までの遅延量Ｓｔｂ  Ｃｌｋ  Ｄｅｌａｙは、（式２）に起因する遅延量で示される。
【００３０】
Ｓｔｂ  Ｃｌｋ  Ｄｅｌａｙ  
＝ＰＬＬ２１０-２＋配線２９-２＋バッファ２３０-２＋配線８１-２        …（式２）
ここで、インターフェース盤９における運用系システムクロック６−１および待機系システムクロック６−２のクロック位相差Ｃｌｋ  Ｐｈ  Ｄｉｆｆは、（式１）と（式２）の差分である。さらに配線２９−１と２９−２、配線８１−１と８１−２はそれぞれ配線長が等長設計であることを考慮すると、（式３）に起因する位相差が発生する。
【００３１】
Ｃｌｋ  Ｐｈ  Ｄｉｆｆ  
＝Ａｃｔ  Ｃｌｋ  Ｄｅｌａｙ−Ｓｔｂ  Ｃｌｋ  Ｄｅｌａｙ
＝ＰＬＬ２１０-１−ＰＬＬ２１０-２＋バッファ２３０-１−バッファ２３０-２（式３）
従って、（式３）に起因する位相差をゼロにすることで、位相の一致した運用系システムクロック６−１および待機系システムクロック６−２をインターフェース盤９に供給することが可能となる。
【００３２】
さらに、待機系システムクロック供給部２００−２のＰＬＬ２１０−２内の位相差調整部２１１において、運用系システムクロック供給部２００−１からの他系位相検出信号２８の遅延量Ａｃｔ  Ｓｉｇ  Ｄｅｌａｙは、（式４）に起因する遅延量で示される。
【００３３】
Ａｃｔ  Ｓｉｇ  Ｄｅｌａｙ  
＝ＰＬＬ２１０-１＋配線２９-１＋バッファ２３０-１
＋配線８３-１＋バッファ２３０-２＋配線２９-２…（式４）
また、待機系システムクロック供給部２００−２に折り返し入力される自系位相検出信号２７の遅延量Ｓｔｂ  Ｓｉｇ  Ｄｅｌａｙは、（式５）に起因する遅延量で示される。
【００３４】
Ｓｔｂ  Ｓｉｇ  Ｄｅｌａｙ  
＝ＰＬＬ２１０-２＋配線２９-２＋バッファ２３０-２
＋配線８３-２＋バッファ２３０-２＋配線２９-２…（式５）
ここで、待機系システムクロック供給部２００−２のＰＬＬ２１０内の位相差調整部２１１にて得られる運用系システムクロック供給部２００−１からの他系位相検出信号２８と待機系システムクロック供給部２００−２に折り返し入力される自系位相検出信号２７の位相差Ｓｉｇ  Ｐｈ  Ｄｉｆｆは、（式４）と（式５）の差分である。さらに、配線２９−１と２９−２、配線８３−１と８３−２はそれぞれ配線長が等長設計であることを考慮すると、（式６）に起因する位相差が得られる。
【００３５】
Ｓｉｇ  Ｐｈ  Ｄｉｆｆ  
＝Ａｃｔ  Ｓｉｇ  Ｄｅｌａｙ−Ｓｔｂ  Ｓｉｇ  Ｄｅｌａｙ
＝ＰＬＬ２１０-１−ＰＬＬ２１０-２＋バッファ２３０-１−バッファ２３０-２（式６）
なお、待機系システムクロック供給部２００−２のＰＬＬ２１０内の位相制御部３１は、（式６）にて得られる位相差をゼロとするようにクロック２２の位相制御を行なう。
（式３）と（式６）は、同一であるから、（式６）にて得られる位相差をゼロにするということは、（式３）にて発生する位相差をゼロにすることと同一である。すなわち、位相の一致した運用系システムクロック６−１および待機系システムクロック６−２をインターフェース盤９に供給することが可能となる。
【００３６】
図３において、待機系のＰＬＬ２１０−２は、運用系システムクロック供給部２００−１からの他系位相検出信号２８と待機系システムクロック供給部２００−２に折り返し入力される自系位相検出信号２７を入力される。さらに、位相差検出部３６は、他系位相検出信号２８を基準として、他系位相検出信号２８と自系位相検出信号２７の位相差を遅れまたは進みに伴い、正または負の位相差検出結果５１として出力する。さらに位相差検出結果５１は、積分器３５に入力される。積分器３５は、位相差積分結果５２を出力する。位相差積分結果５２は、セレクタ３７に入力される。セレクタ３７は、さらにコントロール盤１０より入力される待機系通知信号１３−２により、セレクタ３７は位相差積分結果５２を選択し位相制御値５３として出力する。なお、運用系システムクロック供給部２００−１においては、コントロール盤１０より入力される運用系通知信号１３−１により、ゼロを選択し、位相比較結果５０をそのまま出力することで、運用系システムクロック供給部２００−１は、クロック間の位相制御を行われない。
【００３７】
また、位相比較部３０は、上位装置から供給されるシステムクロック１に位相同期したクロック２２を生成するための位相比較結果５０を出力する。位相制御部３１は、主ループの位相比較結果５０と、副ループの位相制御値５３の加算を行なう。位相制御部３１は、位相制御結果５４として出力する。なお、位相制御部３１における位相比較結果５０と位相制御値５３の加算サイクルは、主ループ特性に影響を及ぼさない程度の加算サイクルにて実施する。位相制御結果５４は、ＬＰＦ３２、Ｄ／Ａ変換３３にて制御電圧５５に変換される。ＶＣＯ３４は、制御電圧５５によりクロック２２の周波数を変化させる。なお、クロック２２−２の周波数を変化させることは位相も変化することになる。この結果、位相比較部３０の出力である位相比較結果５０と、位相差検出部３６の出力である位相差検出結果５１も変化する。なお、この動作を位相制御部３１の出力結果である位相制御結果５４が定常状態となる一定値に収束するまで繰り返す。
【００３８】
ここで位相制御部３１における位相制御結果５４が一定値に収束するということは、セレクタ３７で選択された位相制御値５３と位相比較部３０における位相比較結果５０が一定値に収束することを意味している。さらにセレクタ３７で選択された位相制御値５３が一定値に収束するということは、積分器３５に入力される位相差検出結果５１がゼロになることを意味している。さらにこれは、位相差検出部３６において他系位相検出信号２８と自系位相検出信号２７の位相が一致していることである。すなわち、運用系システムクロック６−１および待機系システムクロック６−２の位相が一致していることを示すものである。
【００３９】
図４を参照して、他の実施例によるＰＬＬの構成を説明する。図４において、ＰＬＬ２１０Ｂは、周波数比較部３８、積分部３９、位相差調整部２１１、ＬＰＦ３２、Ｄ／Ａ３３、ＶＣＯ３４から構成される。位相差調整部２１１、ＬＰＦ３２、Ｄ／Ａ３３、ＶＣＯ３４は、図３と同じなので、説明を省く。図３との対比から明らかなように、ＰＬＬ１２０Ｂは、位相比較部３０について、周波数比較部３８と積分器３９とで置き換えた構成である。周波数比較部３８は、システムクロック１の周波数と、ＶＣＯ３４の出力の周波数を比較する。周波数比較部３８は、両者に差があったとき、誤差信号を出力する。積分器３９は、誤差信号を積分して、位相差誤差信号パルスに変換する。なお、位相差調整部２１１は、ＰＬＬ２１０Ｂの外部に置かれてもよい。
【００４０】
主ループに関して、周波数比較を行う周波数比較部３８と積分器３９による構成とした場合においても、位相制御部３１の出力結果である位相制御結果５４が定常状態となる一定値に収束するまで繰り返す。これは、セレクタ３７で選択された位相制御値５３が一定値に収束するということである。さらにこれは、積分器３５に入力される位相差検出結果５１がゼロになることを意味しており、同様の効果を得ることが可能となる。
【００４１】
以上説明したように本実施例によれば、冗長構成された運用系システムクロックおよび待機系システムクロックの位相を、バックボード間の配線遅延量、温度変化または電圧変動に起因するバッファ遅延の変化量を含め一致させることができる。
【符号の説明】
【００４２】
８…バックボード、９…インターフェース盤、１０…コントロール盤、１１…ＣＬＫ制御部、３０…位相比較部、３１…位相制御部、３２…ＬＰＦ、３３…Ｄ／Ａ変換器、３４…ＶＣＯ、３５…積分器、３６…位相差検出部、３７…セレクタ、３８…周波数比較部、３９…積分器、９１…セレクタ、９２…ＰＬＬ、１００…伝送装置、２００…システムクロック供給部、２１０…ＰＬＬ、２１１…位相差調整部、２３０…バッファＩＣ、３００…伝送装置。
【図１】
2010226162.tif 000003
【図２】
2010226162.tif 000004
【図３】
2010226162.tif 000005
【図４】
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