(57)【要約】【課題】誤放電を生起させることなく、アドレス行程に費やされる時間を短くすることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。【解決手段】各サブフィールドのアドレス行程において、行電極対各々における一方の行電極に順次、走査パルスを印加しつつ走査パルスの印加タイミングに同期させて画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させるにあたり、走査パルスの印加期間中における前半部の期間では、後半部の期間に比して一方の行電極及び他方の行電極間の電圧を高くする。【選択図】図９
2010014802.tif 000002
【特許請求の範囲】
【請求項１】
一方の行電極と他方の行電極からなる行電極対の複数と複数の列電極を備え、前記行電極対と前記列電極とのの交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、
前記サブフィールド各々では、前記行電極対各々における前記一方の行電極に順次、走査パルスを印加しつつ前記走査パルスの印加タイミングに同期させて前記映像信号に基づく画素データパルスを前記列電極に印加することにより前記放電セルを選択的に放電させるアドレス行程を実行し、
前記走査パルスの印加期間中における前半部の期間では後半部の期間に比して前記一方の行電極及び前記他方の行電極間の電圧を高くすることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス行程では、前記前半部及び前記後半部の内の前記前半部の期間内において前記走査パルスとは逆極性のピーク電位を有する補助パルスを前記走査パルスの印加タイミングに同期させて前記他方の行電極に印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記アドレス行程は、前記放電に応じて前記放電セルを消灯モードから点灯モードに遷移させる書込アドレス行程であることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記アドレス行程では、前記行電極対各々の前記他方の行電極の全てに対して、前記補助パルスを同一タイミングで印加することを特徴とする請求項２に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記前半部の期間内において前記一方の行電極及び前記他方の行電極間に印加される電圧は、前記放電セルの放電開始電圧未満の電圧であることを特徴とする請求項１〜４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。この際、１つの行電極対は、ＰＤＰにおける１つの表示ラインに対応している。又、前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。
【０００３】
このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。
【０００５】
アドレス行程では、入力映像信号に基づく各画素毎の画素データパルスを列電極に印加しつつ、この画素データパルスと同一タイミングにて、行電極対における一方の行電極に走査パルスを印加することにより、放電セル各々を選択的に放電させてこの放電セル内に所定量の壁電荷を形成させる。サスティン行程では、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持させる。この際、１フィールド表示期間内において生起されたサスティン放電の総数に対応した中間輝度が視覚されることになる。
【０００６】
ここで、上記アドレス行程において、行電極対を為す一方の行電極には正極性の電位、他方の行電極には負極性の電位を夫々印加している状態で、この他方の行電極に負極性の走査パルスを重畳して印加すると同時に正極性の画素データパルスを列電極に印加することにより壁電荷形成の為の放電を生起させるようにした駆動方法が提案されている（例えば、特許文献１の図８の参照）。かかる駆動では、サブフィールドＳＦ１の選択書込アドレス行程ＷWにおいて、行電極対（Ｘ、Ｙ）の一方の行電極Ｘに正極性のベースパルスＢＰ+、他方の行電極Ｙに負極性のベースパルスＢＰ-を印加した状態で、負極性の書込走査パルスＳＰWを行電極Ｙに印加すると同時に正極性の画素データパルスＤＰを列電極Ｄに印加している。尚、ベースパルスＢＰ+及びベースパルスＢＰ-の印加によって行電極Ｘ及びＹ間に生じる電圧は、放電開始電圧よりも低い電圧に設定されている。ところが、負極性の書込走査パルスＳＰW及び正極性の画素データパルスＤＰの同時印加に応じて放電セル内の行電極Ｙ及び列電極Ｄ間で放電（選択書込アドレス放電）が生起されると、この選択書込アドレス放電に誘発されて、その直後、ベースパルスＢＰ-及びベースパルスＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間にも放電が生起される。この際、行電極Ｘ及びＹ間で生起された放電、並びに、上記の如く行電極Ｙ及び列電極Ｄ間で生起された選択書込アドレス放電により、放電セル内には所定量の壁電荷が形成される。
【０００７】
よって、１表示ライン上の各放電セルに対して所定量の壁電荷を形成させるには、行電極Ｙ及び列電極Ｄ間で選択書込アドレス放電が生起されてから、この選択書込アドレス放電に誘発されて行電極Ｘ及びＹ間に生起される放電が終息するまでの時間が必要となる、これにより、１フィールド表示期間内の各サブフィールド内において、アドレス行程に費やされる時間が長くなるという問題が生じた。
【特許文献１】特開２００８−７０４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、アドレス行程に費やされる時間を短くして駆動時間の短縮を図ることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、一方の行電極と他方の行電極からなる行電極対の複数と複数の列電極を備え、前記行電極対と前記列電極とのの交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々では、前記行電極対各々における前記一方の行電極に順次、走査パルスを印加しつつ前記走査パルスの印加タイミングに同期させて前記映像信号に基づく画素データパルスを前記列電極に印加することにより前記放電セルを選択的に放電させるアドレス行程を実行し、前記走査パルスの印加期間中における前半部の期間では後半部の期間に比して前記一方の行電極及び前記他方の行電極間の電圧を高くする。
【発明を実施するための最良の形態】
【００１０】
各サブフィールドのアドレス行程において、行電極対各々における一方の行電極に順次、走査パルスを印加しつつ走査パルスの印加タイミングに同期させて画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させるにあたり、走査パルスの印加期間中における前半部の期間では、後半部の期間に比して一方の行電極及び他方の行電極間の電圧を高くする。これにより、走査パルスの印加期間中の前半部の期間において、上記アドレス放電が生起される放電セル内では、その行電極対を為す行電極間において上記アドレス放電に誘発されて補助放電が生起される一方、アドレス放電の生起が為されない放電セルではアドレス放電のサポートが無い為、行電極で放電が生起されることはない。この際、アドレス放電の生起が為されない放電セルの中には、アドレス放電のサポートが無くても、走査パルスの印加期間中における後半部の期間において遅れて誤放電が生起されてしまうものが存在するが、この後半部の期間中は行電極間の電圧が低くなるので、このような放電セルに対して誤放電の発生を防止することが可能となる。
【００１１】
従って、かかる駆動によれば、誤放電を生じさせることなく、アドレス放電と共に比較的大きな補助放電を生起させることができるようになるので、アドレス行程に費やされる期間の短縮を図ることが可能となる。
【実施例】
【００１２】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１３】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御部５６から構成される。
【００１４】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣが形成されている。すなわち、図１に示すように、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されている。
【００１５】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【００１６】
尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１７】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇを介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１８】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。
【００１９】
酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。 平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２０】
前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、各行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２１】
蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２２】
各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２３】
このように、ＰＤＰ５０には、酸化マグネシウム層１３及び蛍光体層１７の双方に上述した如きＣＬ発光ＭｇＯ結晶体が含まれている。かかる構造によれば、放電セルＰＣ各々内での放電確率が飛躍的に向上し、特に、列電極Ｄを陰極、行電極Ｙを正極とした電圧を掛けた際にこれら列電極Ｄ及び行電極Ｙ間で生起される放電（以下、列側陰極放電と称する）が生起され易くなる。
【００２４】
駆動制御部５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御部５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御部５６は、上記ディザ加算画素データの上位４ビット分をそのまま、図６に示す如く、全輝度範囲を１５段階の中間輝度にて表す第１〜第１５階調の内のいずれの階調に対応した駆動を実施するのかを示す多階調化画素データＰＤSとする。そして、駆動制御部５６は、多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御部５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットの各ビット桁をサブフィールドＳＦ１〜ＳＦ１４（後述する）各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２５】
更に、駆動制御部５６は、図７に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御部５６は、図７に示す１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御部５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２６】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御部５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２７】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２８】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して緩やかに電位が上昇して正極性ピーク電位に到る前縁部波形を有する正極性のリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰY1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。尚、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰY1と同一の正極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００２９】
サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴い徐々に電位が低下して負極性のピーク電位に到る前縁部波形を有する負極性のリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。リセットパルスＲＰY2が印加されている間に亘り、Ｘ電極ドライバ５１は、接地電位（０ボルト）よりも高電位の正極性電位を全ての行電極Ｘ1〜Ｘn各々に印加する。かかるリセットパルスＲＰY2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰY2における負極性ピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷWでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰY2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３０】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ５３が、図８に示す如き負極性ピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。更に、この間、Ｘ電極ドライバ５１は、各書込走査パルスＳＰWの印加タイミングに同期させて、図８に示す如き正極性ピーク電位を有する補助パルスＦＰを断続的に行電極Ｘ1〜Ｘnに印加する。尚、補助パルスＦＰ及び書込走査パルスＳＰWの同時印加によって行電極Ｘ及びＹ間に生じる電圧は、放電セルＰＣの放電開始電圧未満である。ここで、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電に誘発されて放電セルＰＣ内の行電極Ｘ及びＹ間にも放電（以下、補助放電と称する）が生起される。かかる補助放電及び上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３１】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３２】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００３３】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３４】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００３５】
以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【００３６】
ここで、図８に示す駆動では、サブフィールドＳＦ１の選択書込アドレス行程ＷWにおいて、各表示ライン毎の画素データパルスＤＰ群の印加タイミングに同期させて、正極性ピーク電位を有する補助パルスＦＰを全行電極Ｘに同時印加するようにしている。すなわち、選択書込アドレス行程ＷWでは、図９に示すように、各表示ライン毎に印加される正極性の画素データパルスＤＰの立ち上がりエッジタイミングに同期させて、負極性の書込走査パルスＳＰWを行電極Ｙに印加すると共にこの書込走査パルスＳＰWとは逆極性の補助パルスＦＰを全行電極Ｘに同時印加するのである。この際、図９に示す如く、補助パルスＦＰのパルス幅Ｔ１は、画素データパルスＤＰのパルス幅Ｔ２よりも狭い。すなわち、補助パルスＦＰの印加により、画素データパルスＤＰ及び書込走査パルスＳＰWの印加期間中における前半部の期間では、その後半部の期間に比して互いに対を為す行電極Ｘ及びＹ間の電圧を高くするのである。又、補助パルスＦＰ及び書込走査パルスＳＰWの同時印加によって行電極Ｘ及びＹ間に生じる電圧は、放電セルＰＣの放電開始電圧未満である。よって、これら補助パルスＦＰ及び書込走査パルスＳＰWが印加されただけでは行電極Ｘ及びＹ間に補助放電が生起されることはない。ところが、この間に、列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起されると、かかる放電に誘発されて、補助パルスＦＰ及び書込走査パルスＳＰWの印加だけで行電極Ｘ及びＹ間に補助放電が生起される。かかる補助放電、及び上記選択書込アドレス放電により、放電セルＰＣ内には所定量以上の壁電荷が形成されることになり、この放電セルＰＣは点灯モードの状態に設定される。この際、選択書込アドレス放電が生起されなかった場合でも、補助パルスＦＰ及び書込走査パルスＳＰWの印加により、行電極Ｘ及びＹ間に、本来、生起されるべきではない誤った放電が生起されてしまう場合がある。このような誤放電は上述した如き選択書込アドレス放電のサポートが無いことから、補助放電に比して遅れて生起されることになる。そこで、かかる特性に鑑みて図８に示す駆動では、図９に示すように補助パルスＦＰのパルス幅Ｔ１を画素データパルスＤＰのパルス幅Ｔ２よりも短くすることにより、上記の如き誤放電を防止している。つまり、選択書込アドレス放電が生起された放電セルＰＣ内の行電極Ｘ及びＹ間では上記の如き補助放電が生起されるが、選択書込アドレス放電が生起されなかった放電セルＰＣ内では、上記誤放電が予測される時点の手前で補助パルスＦＰの印加が為されなくなるので、行電極Ｘ及びＹ間の電圧は小となり、誤放電は生起されない。
【００３７】
よって、補助パルスＦＰ及び書込走査パルスＳＰWの同時印加だけでは行電極Ｘ及びＹ間で放電生起させることができないものの、選択書込アドレス放電に誘発されて放電生起させることが可能となる範囲内で、補助パルスＦＰの正極性ピーク電位を高い電位に設定することにより、誤放電を生起させることなく強い補助放電を生起させることが可能となる。この強い補助放電により、上記の如き各種駆動パルス（ＤＰ、ＦＰ、ＳＰW）が印加されてから、放電セルＰＣ内に形成される壁電荷の量が所定量に到るまでの期間が短くなる。
【００３８】
従って、上記の如き駆動によれば、誤放電を生起させることなく、選択書込アドレス行程ＷWに費やされる駆動時間を短縮することが可能となる。
【００３９】
尚、書込走査パルスＳＰW及び画素データパルスＤＰ各々の印加タイミングが互いにずれてしまうと、その印加タイミングの遅い方の時点にあわせて選択書込アドレス放電が生起されるタイミングが遅れてしまう。この際、その遅れの分だけ画素データパルスＤＰ、補助パルスＦＰ及び書込走査パルスＳＰWのパルス幅を長くしなければならず、駆動時間が長くなってしまう。それ故に、少なくとも書込走査パルスＳＰW及び画素データパルスＤＰ各々は、図８又は図９に示す如く互いに同一タイミングで印加するのである。この際、書込走査パルスＳＰW及び画素データパルスＤＰ各々のパルスの前縁部の時点では、補助パルスＦＰが印加中であることが好ましい。つまり、書込走査パルスＳＰW及び画素データパルスＤＰ各々のパルスの前縁部の時点に対して補助パルスＦＰの印加タイミングが遅れてしまうと、選択書込アドレス放電が生起されるタイミングが遅れてしまうからである。一方、書込走査パルスＳＰW及び画素データパルスＤＰにおける前縁部の時点よりも前の時点で補助パルスＦＰが印加開始された場合には、その直前に印加された書込走査パルスＳＰWとの間で誤放電が生起されてしまう虞がある。かかる理由から、図８又は図９に示すように、画素データパルスＤＰ、補助パルスＦＰ及び書込走査パルスＳＰW各々の前縁部のタイミングが同一となるように、これら画素データパルスＤＰ、補助パルスＦＰ及び書込走査パルスＳＰWを印加するのが好ましい。
【図面の簡単な説明】
【００４０】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】各階調毎の発光パターンを示す図である。
【図７】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図８】図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図９】図８に示される選択書込アドレス行程ＷWでの各種駆動パルス（ＤＰ、ＦＰ、ＳＰW）の印加シーケンスを抜粋して示す図である。
【主要部分の符号の説明】
【００４１】
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ
５６    駆動制御部
【図１】
2010014802.tif 000003
【図２】
2010014802.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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