(57)【要約】【課題】発振器の出力周波数が固体ばらつきをもったとしても、ソフトスイッチング制御によるモータ制御を精度良く実施できる新規なモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法の提供。【解決手段】モータコイル１３に通電することにより回転するロータ１０の位置の検出結果に基づいて前記モータコイル１３の通電を制御するに際して、前記ロータ１０の位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、生成したクロック信号に基づいてモータコイル１３の通電制御の動作タイミングを決定する。これによって、発振器２１の出力周波数が固体ばらつきを持ったとしても、ロータ１０の回転周期に対して常に一定の割合でソフトスイッチング制御ができる。【選択図】      図２
2010104115.tif 000002
【特許請求の範囲】
【請求項１】
モータコイルに通電することにより回転するロータの位置を検出してロータ位置検出信号を出力するロータ位置検出手段と、
前記モータコイルの通電を制御する制御手段と、
前記ロータ位置検出手段から出力されたロータ位置検出信号の周期に比例した周期を有するクロック信号を生成するクロック生成手段と、を具備し、
前記制御手段は、前記クロック生成手段で生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータ制御回路。
【請求項２】
前記クロック生成手段は、
源クロック信号を分周した分周信号を出力する分周回路と、
前記分周信号により前記ロータ位置検出信号の所定周期の時間を測定するカウンタ回路と、
前記カウンタ回路により測定された測定値を保持するレジスタ回路と、
前記源クロック信号のクロック数をカウントし、前記カウント値が前記測定値まで達したらカウント値のリセットを行なうと共に、そのリセットの周期と同じ周期を有する前記クロック信号を出力するクロック生成カウンタ回路と、を具備することを特徴とする請求項１に記載のモータ制御回路。
【請求項３】
前記請求項１または２に記載のモータ制御回路を備えたことを特徴とするモータ装置。
【請求項４】
モータコイルに通電することにより回転するロータの位置の検出結果に基づいて前記コイルの通電を制御するモータの制御方法であって、
前記ロータの位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、当該生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータコイルに通電することによりモータを制御するモータ制御回路に係り、特にディジタル制御にてソフトスイッチング制御を行なうモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法に関する。
【背景技術】
【０００２】
一般に、家電製品や工業用・医療用機器などの駆動源となる各種モータは、Ｈブリッジ回路などの駆動回路を備えたモータ制御装置によってきめ細かな回転制御がなされている。
このような従来のモータ制御回路としては、例えば以下の特許文献１に示すようにアナログ的なパルス幅変調制御信号を駆動回路のトランジスタのゲートに入力することによってモータの回転制御を行うものが知られている。
【０００３】
一方、ＯＡ機器に使用されるファンモータは、機器が動作中は全速で回転し、待機中はファンモータの騒音低減や消費電力低減を目的として低速回転にする場合が多い。しかし、ファンモータを低速運転した場合、羽根による風切り音は低減するが、ファンモータの振動騒音や電磁騒音が強調される。
そのため、本出願人は、例えば特願２００８−１５０７８１号などにおいて、この振動騒音や電磁騒音を低減するためにコイル電流の立ち上がり及び立ち下がり時に傾きを生じさせ、コイル電流を滑らかに変化させるソフトスイッチング制御をディジタル制御にて行なうモータ制御回路を提案している。
【０００４】
すなわち、このモータ制御回路は、図２０（ａ）に示すようなモータコイルを駆動するトランジスタから構成されるＨ−ブリッジ回路を有するモータ制御回路において、図２０（ｂ）に示すような、ＰＷＭ（Ｐｕｌｓｅ−Ｗｉｄｔｈ−Ｍｏｄｕlａｔｉｏｎ）制御区間、回生制御区間、ノーオーバーラップ区間、および必要に応じてキックバック制御区間を有するソフトスイッチング制御をディジタル制御にて行なうようにしている。
【０００５】
そして、このようなディジタル制御にてコイル電流に傾きを生じさせた場合、ソフトスイッチング制御時間はディジタル回路の動作タイミングを決定するクロックの周波数に依存する。
そのため、使用するクロックを外部入力として精度がよいクロック周波数を用いるか、ＩＣ内部に発振器を内蔵していても外部接続の部品（例えば、容量または抵抗）により発振周波数が決定されるようになっていれば、クロック周波数の固体ばらつきを考慮する必要が無い。
【特許文献１】特開昭６０−１９００１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の方式では、以下のような不都合が生ずる場合がある。
すなわち、実際にブラシレス直流モータ制御回路をＩＣ化する場合、特に小型モータの場合、外部からのクロック入力は容易でなく、さらに低コスト化のために外部接続の部品も無しでＩＣ化される事が多い。
つまり、ブラシレス直流モータ制御回路をＩＣ化する場合、クロックを生成する発振器はＩＣ内部に内蔵されており、発振周波数は固体ばらつきを持つ可能性がある。また、内蔵した発振器は電源電圧依存および温度依存を持つ場合もある。
【０００７】
さらに、外部入力または外部接続の部品によって精度がよいクロック周波数が得られたとしても、ソフトスイッチング制御時間はモータの回転速度には無関係に、一定の時間で制御を行なうため、モータを高速回転で運転しようとした場合でもコイル電流の傾きが緩やかなままとなり、モータの回転速度が目標回転速度まで達しないこともある。
そこで、本発明は上述の事情に鑑みてなされたものであり、その目的は、発振器が生成するクロックなどの周波数が固体ばらつきを持った場合でも、ソフトスイッチング制御によるモータ制御を精度良く実施できる新規なモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法を提供することである。 
【課題を解決するための手段】
【０００８】
前記課題を解決するために第１の発明は、モータコイルに通電することにより回転するロータの位置を検出してロータ位置検出信号を出力するロータ位置検出手段と、前記モータコイルの通電を制御する制御手段と、前記ロータ位置検出手段から出力されたロータ位置検出信号の周期に比例した周期を有するクロック信号を生成するクロック生成手段と、を具備し、前記制御手段は、前記クロック生成回路で生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータ制御回路である。
【０００９】
また、第２の発明は、
前記クロック生成手段は、源クロック信号を分周した分周信号を出力する分周回路と、前記分周信号により前記ロータ位置検出信号の所定周期の時間を測定するカウンタ回路と、前記カウンタ回路により測定された測定値を保持するレジスタ回路と、前記源クロック信号のクロック数をカウントし、前記カウント値が前記測定値まで達したらカウント値のリセットを行なうと共に、そのリセットの周期と同じ周期を有する前記クロック信号を出力するクロック生成カウンタ回路と、を具備することを特徴とするモータ制御回路である。
【００１０】
また、第３の発明は、
前記第１または第２の発明に係るモータ制御回路を備えたことを特徴とするモータ装置である。
また、第４の発明は、
モータコイルに通電することにより回転するロータの位置の検出結果に基づいて前記コイルの通電を制御するモータの制御方法であって、前記ロータの位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、当該生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータの制御方法である。
【発明の効果】
【００１１】
本発明によれば、モータの回転速度に比例した周期を有するクロック信号を生成し、そのクロック信号に基づいてモータを制御するようにしたことから、ＩＣに内蔵された発振器の出力周波数が固体ばらつきをもった場合でも、精度良くモータの制御を行うことができる。
また、ソフトスイッチング制御時間が発振器の出力周波数によらずモータの回転速度により一意に決まるため、モータを高速回転で運転しようとした場合には、コイル電流の傾きも急峻となるため、確実にモータの回転速度を目標回転速度に制御することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
図１〜図８は、本発明に係るモータ装置１００の第１の実施の形態を示したものである。
先ず、このモータ装置１００は、図１に示すような構造をした単相全波ブラシレス直流モータＭと、図２に示すような構成をしたモータ制御回路（コントローラ）Ｃとを含んで構成されている。
【００１３】
（モータＭの構成例）
先ず、この単相全波ブラシレス直流モータＭは、図１に示すように、永久磁石を円筒状に組み合わせてなるマグネットロータ１０と、中央に軸受１１を有するモータコイル１３とから主に構成されており、このモータコイル１３を中心にその周りをマグネットロータ１０が回転する構造（アウターロータタイプ）となっている。
このマグネットロータ１０は、カップ状のロータ本体の内側に、Ｎ極とＳ極の２対の永久磁石を合計４つ（４極）、環状に配置して４つの磁極を有する構造となっている。
【００１４】
一方、このモータコイル１３は、中央に軸受１１を有する断面十字状をしたステータ１２の４つの腕に、それぞれ銅線（巻線）をＮ回巻いたコイルを備えた構造となっている。
また、ロータ１０の内側には１つのホール素子１４が設けられている。
このホール素子１４は、モータコイル１３の回転に伴うロータ１０の磁極変異を検出してロータ１０の位置検出を行なうものであり、図２に示すように検出したロータ位置をロータ位置検出信号Ｓ１０としてモータ制御回路Ｃに出力する。
このロータ位置検出信号Ｓ１０は、ホール素子１４による検出磁場を基にロータ１０の位置を検出した信号であり、ロータ位置検出信号Ｓ１０の２周期がロータ１０の１回転にあたる。
【００１５】
（モータ制御回路Ｃの構成例）
次に、モータ制御回路Ｃは、図２に示すようにホール素子１４による検出磁場を基にロータ位置検出信号Ｓ１０を出力するロータ位置検出回路２０と、回路全体の動作タイミングを決めるクロック信号Ｓ１２の基となる源クロック信号Ｓ１１を発生する発振器２１と、源クロック信号Ｓ１１及びロータ位置検出信号Ｓ１０を基に回路全体の動作タイミングを決めるクロック信号Ｓ１２を出力するクロック生成回路２２と、クロック信号Ｓ１２及びリセット信号Ｓ１４を基にＰＷＭ信号Ｓ１３を生成する１６ステップ生成回路２３と、ロータ位置検出信号Ｓ１０、クロック信号Ｓ１２及びＰＷＭ信号Ｓ１３を基に、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８を生成するゲート信号生成回路２４と、モータコイルを駆動するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４で構成されるＨ−ブリッジ回路２５と、から構成される。
【００１６】
ここで、１６ステップ生成回路２３、ゲート信号生成回路２４、Ｈ−ブリッジ回路２５により構成される回路構成３０は、本出願人が本願に先立って出願した特願２００８−１５０７８１号において提案したモータ制御回路と同じである。
すなわち、１６ステップ生成回路２３は、図３に示すように１５進カウンタ２３ａと、１６進カウンタ２３ｂと、ロジック（ＬＯＧＩＣ）２３ｃとから構成されている。そして、クロック生成回路２２から出力されたクロック信号Ｓ１２と、ゲート信号生成回路２４から出力されたＰＷＭリセット信号Ｓ１４とをそれぞれ１５進カウンタ２３ａと１６進カウンタ２３ｂに入力し、１５進カウンタ２３ａで生成された信号ＣＯＮＴ１５と、１６進カウンタ２３ｂで生成された信号ＣＯＮＴ１６をロジック２３ｃに入力し、このロジック２３ｃで信号Ｓ１３を生成し、これをゲート信号生成回路２４に出力するようになっている。
【００１７】
また、Ｈ−ブリッジ回路２５は、図２に示すように第１の電源となる電源電圧ＶＤＤ側に接続された第１及び第２のＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴｒ１、Ｔｒ２と、第２の電源となるＧＮＤ側に接続された第３及び第４のＮＭＯＳ（Ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴｒ３、Ｔｒ４とを有し、前記第１のトランジスタＴｒ１と第３のトランジスタＴｒ３、及び前記第２のトランジスタＴｒ２と第４のトランジスタＴｒ４とをそれぞれ直列に接続すると共に、これら第１及び第３のトランジスタＴｒ１、Ｔｒ３間と前記第２及び第４のトランジスタＴｒ２、Ｔｒ４間にモータＭのモータコイル１３を架け渡した構成となっている。そして、これら４つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４に対してゲート信号生成回路２４からそれぞれゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８を入力することでトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４毎にオン／オフ制御が可能となっている。
【００１８】
ゲート信号生成回路２４は、図４に示すようにリセット１（ＲＥＳＥＴ１）生成回路２４ａと、分周回路２４ｂと、シフトレジスタ＋論理回路２４ｃと、前述したＨ−ブリッジ回路２５の２つのＰＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート信号Ｓ１５、Ｓ１６を出力するセレクタＳ１、Ｓ２とから構成されている。
このリセット１生成回路２４ａは、クロック生成回路２２から出力されたクロック信号Ｓ１２と、ロータ位置検出回路２０から出力されたロータ位置検出信号Ｓ１０と、リセット信号ＲＳＴとを入力し、これらの信号を基にリセット信号ＲＥＳＥＴ１を生成して分周回路２４ｂに出力するようになっている。
【００１９】
また、分周回路２４ｂは、クロック生成回路２２から出力されたクロック信号Ｓ１２と、リセット１生成回路２４ａから出力されたリセット信号ＲＥＳＥＴ１と、リセット信号ＲＳＴとを入力し、これらの信号を基にクロック信号Ｓ１２を分周して３種類の信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成し、これらの信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３をシフトレジスタ＋論理回路２４ｃに出力するようになっている。
【００２０】
また、シフトレジスタ＋論理回路２４ｃは、この分周回路２４ｂから出力された信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３と、ロータ位置検出回路２０から出力されたロータ位置検出信号Ｓ１０と、１６ステップ生成回路２３から出力された信号Ｓ１３と、リセット信号ＲＳＴとを入力し、これら信号を基にＨ−ブリッジ回路２５のＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート信号Ｓ１７、Ｓ１８と、セレクタＳ１、Ｓ２の入力信号ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４及びセレクト信号ＳＥＬと、１６ステップ生成回路２３のＰＷＭリセット信号Ｓ１４を出力するようになっている。
【００２１】
そして、このゲート信号生成回路２４は、これら各入力信号（ロータ位置検出信号Ｓ１０、クロック信号Ｓ１２、信号Ｓ１３、リセット信号ＲＳＴ）に基づいてゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８を出力してＨ−ブリッジ回路２５のＰＭＯＳトランジスタＴｒ１，Ｔｒ２及びＮＭＯＳトランジスタＴｒ３、Ｔｒ４をオン／オフ制御してモータＭの回転制御を行うようになっている。
【００２２】
（クロック生成回路２２の構成例）
図５は、本発明独自の構成であるクロック生成回路２２の構成例を示したものである。
同図に示すように、このクロック生成回路２２は、分周回路４０と、カウンタ回路４１と、レジスタ回路４２と、クロック生成カウンタ回路４３と、フリップフロップ回路４４とから構成される。
そして、分周回路４０は、源クロック信号Ｓ１１のＮ周期（Ｎは整数）毎に１周期のみＨレベル（ハイレベル）となる信号Ｓ２０を出力し、カウンタ回路４１は、ロータ位置検出信号Ｓ１０の立ち上がり及び立下りエッジ毎にリセットされ、分周回路４０の出力Ｓ２０がＨレベル時の源クロック信号Ｓ１１の立ち上がりエッジでカウントアップすることでロータ位置検出信号Ｓ１０の半周期の時間を測定するようになっている。
【００２３】
また、レジスタ回路４２は、ロータ位置検出信号Ｓ１０の立ち上がり及び立下りエッジ毎にカウンタ回路４１において測定されたロータ位置検出信号Ｓ１０の半周期の時間を記録、更新を行いロータ位置検出信号Ｓ１０の半周期の時間の測定値Ｓ２１を保持するようになっている。
また、クロック生成カウンタ回路４３は、源クロック信号Ｓ１１の立ち上がりエッジ毎にカウントアップし、レジスタ回路４２に保持されたロータ位置検出信号Ｓ１０の半周期の時間の測定値Ｓ２２まで達したらリセットを行い、カウント値が１の時のみＨレベルとなる信号Ｓ２３を出力するようになっている。
【００２４】
図６は、この図５に示したクロック生成回路２２の各部４０〜４４の動作を示すタイミングチャート図である。
ここで、分周回路４０は、源クロック信号Ｓ１１の３周期毎に１周期のみＨレベルとなるように設定した場合である。また、同図中の４−１と４−２では、源クロック信号Ｓ１１の周期が異なり、４−１の源クロック信号Ｓ１１の周期は、４−２の源クロック信号Ｓ１１の周期の２分の１となっている。
【００２５】
上述したように分周回路４０は、源クロック信号Ｓ１１の３周期毎に１周期のみＨレベルとなるように設定されているため分周回路４０の出力Ｓ２０は、源クロック信号Ｓ１１を３分周した出力となる。
同図中の４−１の場合、ロータ位置検出信号Ｓ１０の立下りエッジから立ち上がりエッジの期間に、カウンタ回路４１は「６」までカウントしているので、レジスタ回路４２の出力Ｓ２２は「６」を保持している。
【００２６】
従って、クロック生成カウンタ回路４３は、「１」から「６」までのカウントを繰り返し、カウント値が「１」のときのみＨレベルとなる出力Ｓ２３を出力する。
フリップフロップ回路４４は、反転出力Ｓ２４を入力信号としてクロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路４４の正転出力（クロック信号）Ｓ１２は、クロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジ毎にＨレベル及びＬレベル（ローレベル）を繰り返す出力となる。
よって、クロック信号Ｓ１２は、ロータ位置検出信号Ｓ１０の半周期の時間の３分の１の周期でＨレベル及びＬレベルを繰り返す信号となる。
【００２７】
一方、源クロック信号Ｓ１１の周期が２倍となった場合の同図中４−２においては、ロータ位置検出信号Ｓ１０の立下りエッジから立ち上がりエッジの期間が同図中４−１と同じで、源クロック信号Ｓ１１の周期が２倍となっているために、カウンタ回路４１は「３」までカウントし、レジスタ回路４２の出力Ｓ２２は「３」を保持している。クロック生成カウンタ回路４３は、「１」から「３」までのカウントを繰り返し、カウント値が「１」のときのみＨレベルとなる出力Ｓ２３を出力する。
【００２８】
以下、同図中４−１と同様に、フリップフロップ回路４４は、反転出力Ｓ２４を入力信号としてクロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路４４の正転出力（クロック信号）Ｓ１２は、クロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジ毎にＨレベル及びＬレベルを繰り返す出力となる。
よって、クロック信号Ｓ１２は、同図中４−１の場合と同様にロータ位置検出信号Ｓ１０の半周期の時間の３分の１の周期でＨレベル及びＬレベルを繰り返す信号となる。
つまり、源クロック信号Ｓ１１の周期が異なったとしても、ロータ位置検出信号の周期が同じであれば、クロック信号Ｓ１２の周期は等しくなる。
【００２９】
図７は、図６と同様に図３に示したクロック生成回路２２の各部４０〜４４の動作を示すタイミングチャート図である。
ここで、分周回路４０は源クロック信号Ｓ１１の４周期毎に１周期のみＨレベルとなるように設定した場合である。また、同図中の５−１と５−２では、源クロック信号Ｓ１１の周期は等しいが、５−１のロータ位置検出信号Ｓ１０の周期は、５−２のロータ位置検出信号Ｓ１０の周期の２倍となっている。
上述したように分周回路４０は、源クロック信号Ｓ１１の４周期毎に１周期のみＨレベルとなるように設定されているため分周回路４０の出力Ｓ２０は、源クロックＳ１１を４分周した出力となる。同図中の５−１の場合、ロータ位置検出信号Ｓ１０の立下りエッジから立ち上がりエッジの期間に、カウンタ回路４１は「６」までカウントしているので、レジスタ回路４２の出力Ｓ２２は「６」を保持している。
【００３０】
従って、クロック生成カウンタ回路４３は、「１」から「６」までのカウントを繰り返し、カウント値が「１」のときのみＨレベルとなる出力Ｓ２３を出力する。
フリップフロップ回路４４は、反転出力Ｓ２４を入力信号としてクロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路４４の正転出力（クロック信号）Ｓ１２は、クロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジ毎にＨレベル及びＬレベルを繰り返す出力となる。
よって、クロック信号Ｓ１２は、ロータ位置検出信号Ｓ１０の半周期の時間の４分の１の周期でＨレベル及びＬレベルを繰り返す信号となる。
【００３１】
一方、ロータ位置検出信号Ｓ１０の周期が２分の１となった場合の同図中５−２においては、ロータ位置検出信号Ｓ１０の立下りエッジから立ち上がりエッジの期間が同図中５−１の２分の１で、源クロック信号Ｓ１１の周期が等しくなっているために、カウンタ回路４１は「３」までカウントし、レジスタ回路４２の出力は「３」を保持している。
クロック生成カウンタ回路４３は、「１」から「３」までのカウントを繰り返し、カウント値が「１」のときのみＨレベルとなる出力Ｓ２３を出力する。
【００３２】
以下、同図中５−１と同様に、フリップフロップ回路４４は、反転出力Ｓ２４を入力信号としてクロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路４４の正転出力（クロック信号）Ｓ１２は、クロック生成カウンタ回路４３の出力Ｓ２３の立ち上がりエッジ毎にＨレベル及びＬレベルを繰り返す出力となる。
【００３３】
よって、クロック信号Ｓ１２は、同図中５−１の場合と同様にロータ位置検出信号Ｓ１０の半周期の時間の４分の１の周期でＨレベル及びＬレベルを繰り返す信号となる。
つまり、ロータ位置検出信号Ｓ１０の周期が２分の１になるとクロック信号Ｓ１２の周期は２分の１になり、逆にロータ位置検出信号Ｓ１０の周期が２倍になればクロック信号Ｓ１２の周期は２倍となる。
【００３４】
次に、図８は、図５に示したクロック生成回路２２の出力するクロック信号Ｓ１２の周期とロータ位置検出信号Ｓ１０の周期の関係を示す概略図である。
同図に示すように、上述した制御を行なうことで、クロック信号Ｓ１２の周期は、源クロック信号Ｓ１１の周期に関わらず、ロータ位置検出信号Ｓ１０の周期で一意に決まる。
また、クロック信号Ｓ１２とロータ位置検出信号Ｓ１０は比例の関係にあり、比例定数は分周回路４０の分周比によって決まる。
【００３５】
すなわち、分周比をＮとした場合、生成されるクロック信号Ｓ１２の周期はロータ位置検出信号の周期のＮ分の１となる。周波数で言い換えると、クロック信号Ｓ１２の周波数は、ロータ位置検出信号Ｓ１０の周波数のＮ倍となる。
上述した説明では、ロータ位置検出信号Ｓ１０の半周期の時間を測定して、制御を行なった場合だが、ロータ位置検出信号Ｓ１０の１周期又は２周期を測定した値を用いても、同様の結果が得られる。その場合、生成されるクロック信号Ｓ１２の周波数は、ロータ位置検出信号Ｓ１０の周波数の２分のＮ、４分のＮ倍となる。
【００３６】
（本実施の形態のまとめ）
上述した制御によって生成されたクロック信号Ｓ１２を動作タイミングとして用いて、本出願人が特願２００８−１５０７８１号において提案した制御回路３０を動作させることで、発振器２１の出力する源クロック信号Ｓ１１が固体ばらつきを持ったとしても、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の制御を行なうゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８の出力の組み合わせによって決まる、ＰＷＭ制御区間、回生制御区間、ノーオーバーラップ区間、およびキックバック制御区間の各制御区間の時間は、ロータの回転速度が同じであれば同じ制御時間となる。
【００３７】
よって、ロータ位置検出信号Ｓ１０の周波数、つまりロータの回転速度によって一意に決まり、回転速度が速くなれば各制御区間の時間は短くなり、逆に回転速度が遅くなれば各制御区間の時間は長くなる。
また、ロータ位置検出信号Ｓ１０の周期に対する各制御区間の時間の割合は常に一定となり、ソフトスイッチング制御区間は電気角が常に一定で動作することができる。
すなわち、モータコイルに通電されるコイル電流の傾きは、モータの回転速度が遅い場合には、緩やかに変化し、より静かにモータの駆動をすることができ、モータの回転速度が速い場合には、急峻に変化することでより早くモータの駆動を行なうことが出来る。
【００３８】
（第２の実施形態）
次に、図９〜図１７は、本発明に係るモータ制御回路Ｃの第２の実施形態を示したものである。
図９に示すように、このモータ制御回路Ｃは、ホール素子１４による検出磁場を基にロータ位置検出信号Ｓ１０を出力するロータ位置検出回路２０と、回路全体の動作タイミングを決めるクロック信号Ｓ１１を発生する発振器２１と、クロック信号Ｓ１１及びロータ位置検出信号Ｓ１０を基にゲート信号生成回路５１の出力信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８の状態を決定する信号Ｓ３０を出力するＳＴＡＴＥ生成回路５０と、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８を生成するゲート信号生成回路５１と、モータコイルを駆動するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４で構成されるＨ−ブリッジ回路２５と、から構成される。
【００３９】
（ＳＴＡＴＥ生成回路５０の構成例）
図１０は、図９中のＳＴＡＴＥ生成回路５０の構成例を示したものである。
同図に示すように、このＳＴＡＴＥ生成回路５０は、上記第１の実施形態で説明したクロック生成回路２２を構成する分周回路４０と、カウンタ回路４１と、クロック生成カウンタ回路４３の他に、ＳＴＡＴＥ生成カウンタ回路６０を備えて構成される。
このＳＴＡＴＥ生成カウンタ回路６０は、ロータ位置検出信号Ｓ１０の立ち上がり及び立下りエッジでリセットされ、クロック生成カウンタ回路４３の出力Ｓ３１がＨレベル時のクロック信号Ｓ１１の立ち上がりエッジでカウントアップし、ＳＴＡＴＥ信号Ｓ３０をゲート信号生成回路５１に出力するものである。
【００４０】
図１１は、このＳＴＡＴＥ生成回路５０の各部４１〜４３及び６０の動作を示すタイミングチャート図であり、分周回路４０はクロック信号Ｓ１１の３周期毎に１周期のみＨレベルとなるように設定した場合である。また、同図中の９−１と９−２では、クロック信号Ｓ１１の周期が異なり、９−１のクロック信号Ｓ１１の周期は、９−２のクロック信号Ｓ１１の周期の２分の１となっている。
上述したように分周回路４０は、クロック信号Ｓ１１の３周期毎に１周期のみＨレベルとなるように設定されているため、分周回路４０の出力Ｓ２０は、クロック信号Ｓ１１を３分周した出力となる。
【００４１】
同図中の９−１の場合、ロータ位置検出信号Ｓ１０の立下りエッジから立ち上がりエッジの期間に、カウンタ回路４１は「６」までカウントしているので、レジスタ回路４２の出力Ｓ２２は「６」を保持している。
従って、クロック生成カウンタ回路４３は、「１」から「６」までのカウントを繰り返し、カウント値が「１」のときのみＨレベルとなる出力Ｓ３１を出力する。
ＳＴＡＴＥ生成カウンタ回路６０は、ロータ位置検出信号Ｓ１０の立下りエッジでリセットされて「１」になり、クロック生成カウンタ回路４３の出力信号Ｓ３１がＨレベル時のクロック信号Ｓ１１の立ち上がりエッジでカウントアップする。
【００４２】
よって、ＳＴＡＴＥ信号Ｓ３０は、ロータ位置検出信号Ｓ１０の半周期の時間の３分の１の周期でカウントアップする信号となる。
一方、クロック信号Ｓ１１の周期が２倍となった場合の同図中９−２においては、ロータ位置検出信号Ｓ１０の立下りエッジから立ち上がりエッジの期間が同図中９−１と同じで、クロック信号Ｓ１１の周期が２倍となっている為に、カウンタ回路４１は「３」までカウントし、レジスタ回路４２の出力は「３」を保持している。
クロック生成カウンタ回路４３は、「１」から「３」までのカウントを繰り返し、カウント値が「１」のときのみＨレベルとなる出力Ｓ３１を出力する。
【００４３】
以下、同図中９−１と同様に、ＳＴＡＴＥ生成カウンタ回路６０は、ロータ位置検出信号Ｓ１０の立下りエッジでリセットされ「１」になりクロック生成カウンタ回路４３の出力信号Ｓ３１がＨレベル時のクロック信号Ｓ１１の立ち上がりエッジでカウントアップする。
よって、ＳＴＡＴＥ信号Ｓ３０は、ロータ位置検出信号Ｓ１０の半周期の時間の３分の１の周期でカウントアップする信号となる。
つまり、クロック信号Ｓ１１の周期が異なったとしても、ロータ位置検出信号の周期が同じであれば、ＳＴＡＴＥ信号Ｓ３０の値が変化する周期は等しくなる。
【００４４】
前述したクロック生成回路２２の構成例と同様に、ロータ位置検出信号Ｓ１０の周期が２分の１になるとＳＴＡＴＥ信号Ｓ３０の変化の周期は２分の１になり、逆にロータ位置検出信号Ｓ１０の周期が２倍になればＳＴＡＴＥ信号Ｓ３０の変化の周期は２倍となる。
上述した説明では、ロータ位置検出信号Ｓ１０の半周期の時間を測定して、制御を行なった場合だが、ロータ位置検出信号Ｓ１０の１周期又は２周期を測定した値を用いても、同様の結果が得られる。その場合、生成されるＳＴＡＥ信号Ｓ３０の変化の周期は、ロータ位置検出信号Ｓ１０の周期のＮ分の１、Ｎ分の２倍となる。
【００４５】
（ゲート信号生成回路５１の構成例）
図１２は、図９中のゲート信号生成回路５１の構成例を示したものである。
同図に示すように、このゲート信号生成回路５１は、ＯＦＦ−ＰＧＡＴＥ生成回路７０と、ＯＮ−ＰＧＡＴＥ生成回路７１と、ＯＦＦ−ＮＧＡＴＥ生成回路７２と、ＯＮ−ＮＧＡＴＥ生成回路７３と、セレクタ回路７４、７５、７６、７７と、から構成される。
そして、ＯＦＦ−ＰＧＡＴＥ生成回路７０は、ＳＴＡＴＥ信号Ｓ３０の値を基に、Ｈ−ブリッジ回路２５を構成するハイサイド側のトランジスタＴｒ１、Ｔｒ２のＯＮ状態からＯＦＦ状態への遷移を出力し、ＯＮ−ＰＧＡＴＥ生成回路７１は、Ｈ−ブリッジ回路２５を構成するハイサイド側のトランジスタＴｒ１、Ｔｒ２のＯＦＦ状態からＯＮ状態への遷移を出力するようになっている。
【００４６】
また、ＯＦＦ−ＮＧＡＴＥ生成回路７２は、Ｈ−ブリッジ回路２５を構成するローサイド側のトランジスタＴｒ３、Ｔｒ４のＯＮ状態からＯＦＦ状態への遷移を出力し、ＯＮ−ＮＧＡＴＥ生成回路７３は、Ｈ−ブリッジ回路２５を構成するローサイド側のトランジスタＴｒ３、Ｔｒ４のＯＦＦ状態からＯＮ状態への遷移を出力するようになっている。
また、セレクタ回路７４、７５、７６、７７は、それぞれ選択信号Ｓとして入力される信号がＨレベルの場合には入力信号Ａを出力信号Ｑとして出力し、選択信号Ｓとして入力される信号がＬレベルの場合には入力信号Ｂを出力信号Ｑとして出力するようになっている。
【００４７】
図１３は、図１２中のＯＦＦ−ＰＧＡＴＥ生成回路７０の構成例を示したものである。
同図に示すように、このＯＦＦ−ＰＧＡＴＥ生成回路７０は、設定した値までカウントアップしたらリセットされ、再度１からカウントアップを繰り返すカウンタ回路８０と、カウンタ回路８０のカウント値Ｓ５０及びＳＴＡＴＥ信号Ｓ３０を比較し、カウント値Ｓ５０の値がＳＴＡＴＥ信号Ｓ３０の値以下のときのみＨレベルを出力する比較回路８１と、から構成される。
【００４８】
一方、図１４は、図１２中のＯＮ−ＰＧＡＴＥ生成回路７１の構成例を示したものである。
同図に示すように、このＯＮ−ＰＧＡＴＥ生成回路７１は、設定した値までカウントアップしたらリセットされ、再度１からカウントアップを繰り返すカウンタ回路９０と、カウンタ回路９０のカウント値Ｓ６０及びＳＴＡＴＥ信号Ｓ３０から設定した値を差し引いた値とを比較し、カウント値Ｓ６０の値がＳＴＡＴＥ信号Ｓ３０から設定した値を差し引いた値以下のとき且つＳＴＡＴＥ信号Ｓ３０が設定した、差し引く値より大きいときのみＨレベルを出力する比較回路９１と、比較回路９１の出力Ｓ６１の反転した信号Ｓ４１を出力するインバータ回路９２と、から構成される。
図１５、図１６は、図１３及び図１４に示す各生成回路７０及び７１の動作を示すタイミングチャート図であり、それぞれカウンタ回路８０、９０のリセットされるカウント値は「４」、比較回路９１のＳＴＡＴＥ信号Ｓ３０から差し引かれる値は「６」と設定した場合である。
【００４９】
以下の説明においては、上述した設定値において制御した場合で説明を行なう。
図１５、図１６に示すように、カウンタ回路８０、９０は「１」から「４」までのカウントを繰り返す。
比較回路８１は、ＳＴＡＴＥ信号Ｓ３０が１のときはカウンタ値Ｓ５０の値が「１」のときのみＨレベルとなり、ＳＴＡＴＥ信号Ｓ３０が「２」のときは、カウンタ値Ｓ５０の値が「１」及び「２」のときのみＨレベルとなる。
ＳＴＡＴＥ信号Ｓ３０が「３」のときは、カウンタ値が「１」、「２」及び「３」のときのみＨレベルとなり、ＳＴＡＴＥ信号Ｓ３０が「４」以上となった場合にはカウント値Ｓ５０がどの値でも常にＨレベルとなる。
【００５０】
従って、ＳＴＡＴＥ信号Ｓ３０が「１」のときには、オンデューティが２５％、「２」のときには５０％、「３」のときには７５％、「４」以上のときには１００％となり、オンデューティが段階的に増加するＰＷＭ信号Ｓ４０を生成する事ができる。
比較回路９１は、ＳＴＡＴＥ信号Ｓ３０が「１」から「６」の場合、設定したＳＴＡＴＥ信号Ｓ３０から差し引く値の「６」以下となるために常にＬレベルとなる。
【００５１】
ＳＴＡＴＥ信号Ｓ３０が「７」のときは、「６」を引くと「１」となるため、カウンタ値Ｓ６０の値が「１」のときのみＨレベルとなり、ＳＴＡＴＥ信号Ｓ３０が「８」のときは、「６」を引くと「２」となるため、カウンタ値Ｓ５０の値が「１」及び「２」のときのみＨレベルとなる。
ＳＴＡＴＥ信号Ｓ３０が「９」のときは、「６」引くと「３」となるため、カウンタ値Ｓ６０が「１」、「２」及び「３」のときのみＨレベルとなり、ＳＴＡＴＥ信号Ｓ３０が「１０」以上となった場合には、「６」を引いても「４」以上となるため、カウント値Ｓ６０がどの値でも常にＨレベルとなる。
【００５２】
従って、ＳＴＡＴＥ信号Ｓ３０が「７」のときには、オンデューティが２５％、「８」のときには５０％、「９」のときには７５％、「１０」以上のときには１００％となり、オンデューティが段階的に増加するＰＷＭ信号Ｓ６１を生成することができる。
さらに、インバータ回路９２によって反転信号を生成することで、ＳＴＡＴＥ信号Ｓ３０が「７」のときには、オンデューティが７５％、「８」のときには５０％、「９」のときには２５％、「１０」以上のときには０％となり、オンデューティが段階的に減少するＰＷＭ信号Ｓ４１を生成することができる。
【００５３】
図１７は、図１２に示すゲート信号生成回路５１の各部７０〜７７の動作を示すタイミングチャート図である。
同図に示すように、ＯＦＦ−ＰＧＡＴＥ信号生成回路７０の出力Ｓ４０及びＯＮ−ＰＧＡＴＥ信号生成回路７１の出力Ｓ４１は上述したように、ＳＴＡＴＥ信号の値によって、オンデューティが段階的に増加する信号と減少する信号が出力される。
ＯＦＦ−ＮＧＡＴＥ信号生成回路７２は、ＳＴＡＴＥ信号Ｓ３０が「１」から「６」の場合のみＨレベルを出力し、ＯＮ−ＮＧＡＴＥ信号生成回路７３は、ＳＴＡＴＥ信号Ｓ３０が「５」以上のときのみＨレベルを出力するような回路となっており、出力信号はＳ４２及びＳ４３となる。
【００５４】
セレクタ回路７４、７５、７６、７７は、ロータ位置検出信号Ｓ１０を選択信号としており、ロータ位置検出信号Ｓ１０がＬレベルの場合には、各セレクタ回路の出力Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８は入力端子Ｂに入力される信号が出力される。
従って、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１のゲート信号となるＳ１５は、ＯＦＦ−ＰＧＡＴＥ信号生成回路７０の出力Ｓ４０、トランジスタＴｒ２のゲート信号となるＳ１６は、ＯＮ−ＰＧＡＴＥ信号生成回路７１の出力Ｓ４１、トランジスタＴｒ３のゲート信号となるＳ１７は、ＯＮ−ＮＧＡＴＥ信号生成回路７３の出力Ｓ４３、トランジスタＴｒ４のゲート信号となるＳ１８は、ＯＦＦ−ＮＧＡＴＥ信号生成回路７２の出力Ｓ４２、を選択し出力する。
【００５５】
逆に、ロータ位置検出信号がＨレベルの場合には、各セレクタ回路の出力Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８は入力端子Ａに入力される信号が出力される。
従って、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１のゲート信号となるＳ１５は、ＯＮ−ＰＧＡＴＥ信号生成回路７１の出力Ｓ４１、トランジスタＴｒ２のゲート信号となるＳ１６は、ＯＦＦ−ＰＧＡＴＥ信号生成回路７０の出力Ｓ４０、トランジスタＴｒ３のゲート信号となるＳ１７は、ＯＦＦ−ＮＧＡＴＥ信号生成回路７２の出力Ｓ４２、トランジスタＴｒ４のゲート信号となるＳ１８は、ＯＮ−ＮＧＡＴＥ信号生成回路７３の出力Ｓ４３、をそれぞれ選択し出力する。
【００５６】
よって、ＳＴＡＴＥ信号Ｓ３０を基に、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４を制御するゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８の組み合わせによって決定される、ＰＷＭ制御区間、回生区間、ノーオーバーラップ制御区間及びキックバック制御区間を生成することができる。
また、上述した説明では、ＰＷＭ制御区間をＳＴＡＴＥ信号Ｓ３０の変化の周期の３周期分、回生区間、ノーオーバーラップ区間及びキックバック制御区間をＳＴＡＴＥ信号Ｓ３０の変化の周期の１周期分として説明を行なったが、説明中に設定した各値を変更することで、各制御区間の幅は容易に変更することができる。
【００５７】
（第２の実施形態のまとめ）
上述した制御によって生成されたＳＴＡＴＥ信号Ｓ３０をＨ−ブリッジ回路２５を構成するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート信号の状態を決定する信号として用いて制御することで、発振器２１の出力するクロック信号Ｓ１１が固体ばらつきをもったとしても、Ｈ−ブリッジ回路２５を構成するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の制御を行なうゲート信号Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８の出力の組み合わせによって決まる、ＰＷＭ制御区間、回生制御区間、ノーオーバーラップ区間、およびキックバック制御区間の各制御区間の時間は、ロータの回転速度が同じであれば同じ制御時間となる。
【００５８】
よって、ロータ位置検出信号Ｓ１０の周波数、つまりロータの回転速度によって一意に決まり、回転速度が速くなれば各制御区間の時間は短くなり、逆に回転速度が遅くなれば各制御区間の時間は長くなる。
また、ロータ位置検出信号Ｓ１０の周期に対する各制御区間の時間の割合は常に一定となり、ソフトスイッチング制御区間は電気角が常に一定で動作することができる。
すなわち、モータコイル１３に通電されるコイル電流の傾きは、モータＭの回転速度が遅い場合には、緩やかに変化し、より静かにモータＭの駆動をすることができ、モータＭの回転速度が速い場合には、急峻に変化することでより早く高精度にモータＭの駆動を行なうことが出来る。
【００５９】
（他の実施形態）
上述した各実施の形態は、ＰＷＭ信号のオンデューティを段階的に変化させることによりソフトスイッチング制御を行う制御であるが、Ｈ−ブリッジ回路２５を図１８に示すような構成にしてもよい。
すなわち、Ｈ−ブリッジ回路２５を図示するように複数（図の例では１２個）のトランジスタで構成し、各トランジスタのゲート信号ＰＧ１＿１、ＰＧ１＿２、ＰＧ１＿３、ＰＧ２＿１、ＰＧ２＿２、ＰＧ２＿３、ＮＧ１＿１、ＮＧ１＿２、ＮＧ１＿３、ＮＧ２＿１、ＮＧ２＿２、ＮＧ２＿３、を段階的にＯＮまたはＯＦＦすることで、ソフトスイッチング制御を行なう。
【００６０】
このような場合でも、ＳＴＡＴＥ信号Ｓ３０の値によって各ゲート信号の状態を決定するような構成にすることで、発振器２１の出力するクロック信号Ｓ１１が固体ばらつきを持ったとしても、ロータ位置検出信号Ｓ１０の周期に対するソフトスイッチング制御時間の割合は常に一定で制御できる。
また、同様にＨ−ブリッジ回路２５を図１９に示すような構成にし、各トランジスタのゲート信号のレベルを決定する参照電圧レベルＶＤＤ、ＧＮＤ、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６を段階的にスイッチを用いて切り替えることで、ソフトスイッチングを行なう場合でも、ＳＴＡＴＥ信号Ｓ３０の値によって各スイッチの状態を決定するような構成にすることで、発振器２１の出力するクロック信号Ｓ１１が固体ばらつきを持ったとしても、ロータ位置検出信号Ｓ１０の周期に対するソフトスイッチング制御時間の割合は常に一定で制御できる。
【００６１】
なお、上記各実施の形態では、図１に示すようにロータ１０がＮ極とＳ極の２対の４極で構成された単相全波ブラシレス直流モータＭを用いた例を示したが、この構成に限定されるものでないことは勿論である。
また、本発明の制御回路は、整流方式が単相全波のモータだけでなく、複数相全波及び複数相半波のモータにおいても適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るモータ装置１００を構成するモータＭの一例を示す断面図である。
【図２】本発明に係るモータ制御回路Ｃの第１の実施形態を示すブロック図である。
【図３】図２中の１６ステップ生成回路２３の構成例を示すブロック図である。
【図４】図２中のゲート信号生成回路２４の構成例を示すブロック図である。
【図５】図２中のクロック生成回路２２の構成例を示す図である。
【図６】図５のクロック生成回路２２の各部の動作において異なるクロック信号周期の場合を示すタイミングチャート図である。
【図７】図５のクロック生成回路２２の各部の動作において異なるロータ位置検出信号周期の場合を示すタイミングチャート図である。
【図８】本発明に係るモータ制御回路Ｃの第１の実施形態におけるクロック信号周期とロータ位置検出信号周期の関係を示す概略図である。
【図９】本発明に係るモータ制御回路Ｃの第２の実施形態を示すブロック図である。
【図１０】図９中のＳＴＡＴＥ信号生成回路５０の構成例を示す図である。
【図１１】図１０のＳＴＡＴＥ信号生成回路５０の各部の動作において異なるクロック信号周期の場合を示すタイミングチャート図である。
【図１２】図９中のゲート信号生成回路５１の構成例を示す図である。
【図１３】図１２中のＯＦＦ−ＰＧＡＴＥ信号生成回路７０の構成例を示す図である。
【図１４】図１２中のＯＮ−ＰＧＡＴＥ信号生成回路７１の構成例を示す図である。
【図１５】図１３のＯＦＦ−ＰＧＡＴＥ信号生成回路７０の各部の動作を示すタイミングチャート図である。
【図１６】図１４のＯＮ−ＰＧＡＴＥ信号生成回路７１の各部の動作を示すタイミングチャート図である。
【図１７】図１２のゲート信号生成回路５１の各部の動作を示すタイミングチャート図である。
【図１８】本発明に係るモータ制御回路Ｃの他の実施形態のうち、第１の変形例の構成例を示す図である。
【図１９】本発明に係るモータ制御回路Ｃの他の実施形態のうち、第２の変形例の構成例を示す図である。
【図２０】ソフトスイッチング制御の概略を示す図である。
【符号の説明】
【００６３】
１００…モータ装置
Ｍ（１００）…モータ
Ｃ（１００）…モータ制御回路
１０…ロータ
１１…軸受
１２…ステータ
１３…モータコイル
１４…ホール素子（ロータ位置検出手段）
２０…ロータ位置検出回路（ロータ位置検出手段）
２１…発振器
２２…クロック生成回路（クロック生成手段）
２３…１６ステップ生成回路（制御手段）
２４ａ…１５進カウンタ
２４ｂ…１６進カウンタ
２３ｃ…ロジック
２４…ゲート信号生成回路（制御手段）
２４ａ…リセット１生成回路
２４ｂ…分周回路
２４ｃ…シフトレジスタ＋論理回路
２５…Ｈ−ブリッジ回路（制御手段）
３０…制御回路（制御手段）
４０…分周回路
４１…周期測定カウンタ回路
４２…周期測定値レジスタ回路
４３…クロック生成カウンタ回路
４４…フリップフロップ回路
５０…ＳＴＡＴＥ生成回路（クロック生成手段）
５１…ゲート信号生成回路（制御手段）
６０…ＳＴＡＴＥ生成カウンタ回路
７０…ＯＦＦ−ＰＧＡＴＥ信号生成回路
７１…ＯＮ−ＰＧＡＴＥ信号生成回路
７２…ＯＦＦ−ＮＧＡＴＥ信号生成回路
７３…ＯＮ−ＮＧＡＴＥ信号生成回路
７４〜７７…セレクタ回路
８０…カウンタ回路
８１…比較回路
９０…カウンタ回路
９１…比較回路
９２…インバータ回路
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４…トランジスタ
【図１】
2010104115.tif 000003
【図２】
2010104115.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010104115.tif 000009
【図８】
2010104115.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010104115.tif 000015
【図１４】
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【図１５】
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【図１６】
2010104115.tif 000018
【図１７】
2010104115.tif 000019
【図１８】
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【図１９】
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【図２０】
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