(57)【要約】【課題】高速でデータ転送を行うメモリを搭載する機器において、周波数変更の処理に伴う影響を極めて小さくすることができるようにする。【解決手段】FCS２２と、CPU２１、メモリコントローラ２３、DDR-PHY制御部２５、クロック制御部２６とを接続する矢印のｃ１は、周波数切り替え要求の信号であり、ｃ２は、Self Refresh Enterのコマンドの投入信号であり、これにより、LPDDRSDRAM２９が、セルフリフレッシュモードで稼動させられる。ｃ４は、DDR-PHY２４のリセット要求の信号であり、ｃ６は、クロック周波数切り替え要求の信号である。ｃ８は、DDR-PHYのパラメータ設定要求の信号であり、DDR-PHY２４に搭載されたDLLまたはDLのいずれを用いるかが選択され、設定すべきパラメータなどが決定される。ｃ１０は、Self Refresh Exitのコマンドの投入信号であり、ｃ１２は、周波数切り替えが終了したことを表す終了通知の信号である。【選択図】図１
2010020387.tif 000002
【特許請求の範囲】
【請求項１】
マスタデバイスによるDDR（Double Data Rate）方式を採用したメモリに対するアクセスの有無を表すブランキング信号に基づいて、前記メモリを制御するメモリコントローラに、前記メモリのセルフリフレッシュモードでの稼動を制御させる要求信号を出力し、
前記メモリコントローラから供給される前記要求信号に対する応答信号に基づいて、前記メモリコントローラと前記メモリとの間のインタフェース信号のタイミング調整を行うDDR-PHYのリセットの要求信号を、前記DDR-PHYを制御するDDR-PHY制御部に出力し、
前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、クロック信号の周波数を制御するクロック制御部に、クロック周波数の切り替えの要求信号を出力し、
前記クロック制御部から供給される前記要求信号に対する応答信号に基づいて、切り換え後のクロック周波数に応じた前記DDR-PHYのパラメータの設定の要求信号を、DDR-PHY制御部に出力し、
前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、前記メモリのセルフリフレッシュモードでの稼動の解除制御させる要求信号を、前記メモリコントローラに出力することで、前記DDR方式を採用したメモリのクロック周波数を変更する
メモリアクセス制御装置。
【請求項２】
複数の前記マスタデバイスを有する電子機器に搭載され、
前記電子機器の中央処理装置から周波数変更の要求信号が出力された場合、前記DDR方式を採用したメモリのクロック周波数の変更を行い、前記周波数の変更が完了したとき、前記周波数の変更の完了を通知する信号を、前記中央処理装置に出力する
請求項１に記載のメモリアクセス制御装置。
【請求項３】
複数の前記マスタデバイスのうち、処理の遅延の発生による影響が大きいリアルタイム系マスタデバイスが、前記DDR方式を採用したメモリにアクセスしていない時間を、ブランキング信号に基づいて特定し、
前記DDR方式を採用したメモリのクロック周波数の変更を行う
請求項２に記載のメモリアクセス制御装置。
【請求項４】
画像を撮像する撮像手段と、
前記撮像された画像の表示に関する処理を行うマスタデバイスと、
前記マスタデバイスが処理するデータを記憶するDDR方式を採用したメモリと、
中央処理装置からの指令に基づいて前記DDR方式を採用したメモリの周波数を変更するメモリアクセス制御装置とを備え、
前記メモリアクセス制御装置は、
前記マスタデバイスによる前記メモリに対するアクセスの有無を表すブランキング信号に基づいて、前記メモリを制御するメモリコントローラに、前記メモリのセルフリフレッシュモードでの稼動を制御させる要求信号を出力し、
前記メモリコントローラから供給される前記要求信号に対する応答信号に基づいて、前記メモリコントローラと前記メモリとの間のインタフェース信号のタイミング調整を行うDDR-PHYのリセットの要求信号を、前記DDR-PHYを制御するDDR-PHY制御部に出力し、
前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、クロック信号の周波数を制御するクロック制御部に、クロック周波数の切り替えの要求信号を出力し、
前記クロック制御部から供給される前記要求信号に対する応答信号に基づいて、切り換え後のクロック周波数に応じた前記DDR-PHYのパラメータの設定の要求信号を、DDR-PHY制御部に出力し、
前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、前記メモリのセルフリフレッシュモードでの稼動の解除制御させる要求信号を、前記メモリコントローラに出力することで、前記DDR方式を採用したメモリのクロック周波数を変更する
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアクセス制御装置および撮像装置に関し、特に、高速でデータ転送を行うメモリを搭載する機器において、周波数変更の処理に伴う影響を極めて小さくすることができるようにするメモリアクセス制御装置および撮像装置に関する。
【背景技術】
【０００２】
近年、例えば、CPUとメインメモリ間のデータ転送の高速化のため、コンピュータ内の各回路間で同期を取る際に、クロック信号の立上がり時と立下がり時の両方を利用し、片方のみを利用する場合に比べ単位時間あたりの処理効率を2倍に高めることができるDDR（Double Data Rate）方式が多く採用されている。さらに、DDRを高性能化し、省電力化を図った規格DDR２も提唱されている。
【０００３】
DDR SDRAM、DDR2 SDRAM、LPDDR（Low Power Double Data Rate）SDRAMなどを搭載するシステムにおいては、消費電力を抑制するために、例えば、必要なメモリ容量、システムの動作モードなどに応じて、クロック周波数を変更する制御が行われることが一般的である。高速のクロックでシステムを動作させると、当然単位時間あたりの消費電力量が増えるからである。
【０００４】
DDR、DDR2、LPDDRSDRAMなどを搭載するシステムにおいては、外部から供給されるクロック信号に同期して内部回路を動作させているが、チップ上の回路レイアウトに依存する信号線の配線長によりスキューが発生し、基準となるクロックに対するデータ・ストローブ信号ＤＱＳの位相誤差となって現れる。このため、高速な動作クロックで動作するDDRSDRAMからデータの読出しを行なう際には、位相調整を極めて厳格に行なう必要がある。位相調整のため、例えば、DLL(Delay Locked Loop)と称される、配線負荷などにより発生する外部インタフェースの遅延時間を制御し、内部クロックとの同期を調整する回路などが搭載される。また、位相調整のため、DL(Delay Line)が用いられる場合もある。
【０００５】
DDR、DDR2、LPDDRSDRAMなどを搭載するシステムにおけるクロック周波数を変更するものとして、例えば、メモリコントローラで使用する周波数に応じて、DLL(Delay Locked Loop)とDL(Delay Line)を搭載して、使い分けることが可能なシステムが提案されている（例えば、特許文献１参照）。
【０００６】
また、動画撮影の開始が指示される以前は、制御部のクロック周波数を通常の周波数とし、モニタリング状態における無駄な電力消費を無くすことにより、電池寿命の長期化を図り、動画撮影の開始が指示されたら、その時点で、クロック切り替え制御部によってクロック周波数を大幅に上げ、ＭＰＥＧ変換部が動画データのエンコード処理に際してリファレンスデータやサーチデータなどを記憶するＳＤＲＡＭのアクセス速度を上げることにより、リアルタイムでの動画圧縮を可能とするシステムも提案されている（例えば、特許文献２参照）。
【０００７】
【特許文献１】特開２００７−３１０５４９号公報
【特許文献２】特開２００５−９４２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１、特許文献２の技術では、周波数変更を行うための制御プログラムが複雑になる。
【０００９】
また、周波数変更を行うための制御プログラムを実行するために、命令コードやワークメモリが必要になり、周波数変更を行う処理を実行する際にメモリにアクセスできなくなることがあるため、それらの命令コードをメモリ以外のROMやSRAMなどに保持しておく必要がある。
【００１０】
さらに、周波数変更の処理に要する時間が長くなるため、その間のメモリへのアクセスの制限に伴う影響が大きくなる。
【００１１】
本発明はこのような状況に鑑みてなされたものであり、高速でデータ転送を行うメモリを搭載する機器において、周波数変更の処理に伴う影響を極めて小さくすることができるようにするものである。
【課題を解決するための手段】
【００１２】
本発明の第１の側面は、マスタデバイスによるDDR（Double Data Rate）方式を採用したメモリに対するアクセスの有無を表すブランキング信号に基づいて、前記メモリを制御するメモリコントローラに、前記メモリのセルフリフレッシュモードでの稼動を制御させる要求信号を出力し、前記メモリコントローラから供給される前記要求信号に対する応答信号に基づいて、前記メモリコントローラと前記メモリとの間のインタフェース信号のタイミング調整を行うDDR-PHYのリセットの要求信号を、前記DDR-PHYを制御するDDR-PHY制御部に出力し、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、クロック信号の周波数を制御するクロック制御部に、クロック周波数の切り替えの要求信号を出力し、前記クロック制御部から供給される前記要求信号に対する応答信号に基づいて、切り換え後のクロック周波数に応じた前記DDR-PHYのパラメータの設定の要求信号を、DDR-PHY制御部に出力し、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、前記メモリのセルフリフレッシュモードでの稼動の解除制御させる要求信号を、前記メモリコントローラに出力することで、前記DDR方式を採用したメモリのクロック周波数を変更するメモリアクセス制御装置である。
【００１３】
複数の前記マスタデバイスを有する電子機器に搭載され、前記電子機器の中央処理装置から周波数変更の要求信号が出力された場合、前記DDR方式を採用したメモリのクロック周波数の変更を行い、前記周波数の変更が完了したとき、前記周波数の変更の完了を通知する信号を、前記中央処理装置に出力するようにすることができる。
【００１４】
複数の前記マスタデバイスのうち、処理の遅延の発生による影響が大きいリアルタイム系マスタデバイスが、前記DDR方式を採用したメモリにアクセスしていない時間を、ブランキング信号に基づいて特定し、前記DDR方式を採用したメモリのクロック周波数の変更を行うようにすることができる。
【００１５】
本発明の第１の側面においては、マスタデバイスによるDDR（Double Data Rate）方式を採用したメモリに対するアクセスの有無を表すブランキング信号に基づいて、前記メモリを制御するメモリコントローラに、前記メモリのセルフリフレッシュモードでの稼動を制御させる要求信号が出力され、前記メモリコントローラから供給される前記要求信号に対する応答信号に基づいて、前記メモリコントローラと前記メモリとの間のインタフェース信号のタイミング調整を行うDDR-PHYのリセットの要求信号が、前記DDR-PHYを制御するDDR-PHY制御部に出力され、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、クロック信号の周波数を制御するクロック制御部に、クロック周波数の切り替えの要求信号が出力され、前記クロック制御部から供給される前記要求信号に対する応答信号に基づいて、切り換え後のクロック周波数に応じた前記DDR-PHYのパラメータの設定の要求信号が、DDR-PHY制御部に出力され、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、前記メモリのセルフリフレッシュモードでの稼動の解除制御させる要求信号が、前記メモリコントローラに出力されることで、前記DDR方式を採用したメモリのクロック周波数が変更される。
【００１６】
本発明の第２の側面は、画像を撮像する撮像手段と、前記撮像された画像の表示に関する処理を行うマスタデバイスと、前記マスタデバイスが処理するデータを記憶するDDR（Double Data Rate）方式を採用したメモリと、中央処理装置からの指令に基づいて前記DDR方式を採用したメモリの周波数を変更するメモリアクセス制御装置とを備え、前記メモリアクセス制御装置は、前記マスタデバイスによる前記メモリに対するアクセスの有無を表すブランキング信号に基づいて、前記メモリを制御するメモリコントローラに、前記メモリのセルフリフレッシュモードでの稼動を制御させる要求信号を出力し、前記メモリコントローラから供給される前記要求信号に対する応答信号に基づいて、前記メモリコントローラと前記メモリとの間のインタフェース信号のタイミング調整を行うDDR-PHYのリセットの要求信号を、前記DDR-PHYを制御するDDR-PHY制御部に出力し、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、クロック信号の周波数を制御するクロック制御部に、クロック周波数の切り替えの要求信号を出力し、前記クロック制御部から供給される前記要求信号に対する応答信号に基づいて、切り換え後のクロック周波数に応じた前記DDR-PHYのパラメータの設定の要求信号を、DDR-PHY制御部に出力し、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、前記メモリのセルフリフレッシュモードでの稼動の解除制御させる要求信号を、前記メモリコントローラに出力することで、前記DDR方式を採用したメモリのクロック周波数を変更する撮像装置である。
【００１７】
本発明の第２の側面においては、画像が撮像され、撮像された画像の表示に関する処理が行われ、前記処理するデータがDDR（Double Data Rate）方式を採用したメモリに記憶され、中央処理装置からの指令に基づいて前記DDR方式を採用したメモリの周波数が変更される。また、マスタデバイスによるメモリに対するアクセスの有無を表すブランキング信号に基づいて、前記メモリを制御するメモリコントローラに、前記メモリのセルフリフレッシュモードでの稼動を制御させる要求信号が出力され、前記メモリコントローラから供給される前記要求信号に対する応答信号に基づいて、前記メモリコントローラと前記メモリとの間のインタフェース信号のタイミング調整を行うDDR-PHYのリセットの要求信号が、前記DDR-PHYを制御するDDR-PHY制御部に出力され、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、クロック信号の周波数を制御するクロック制御部に、クロック周波数の切り替えの要求信号が出力され、前記クロック制御部から供給される前記要求信号に対する応答信号に基づいて、切り換え後のクロック周波数に応じた前記DDR-PHYのパラメータの設定の要求信号が、DDR-PHY制御部に出力され、前記DDR-PHY制御部から供給される前記要求信号に対する応答信号に基づいて、前記メモリのセルフリフレッシュモードでの稼動の解除制御させる要求信号が、前記メモリコントローラに出力されることで、前記DDR方式を採用したメモリのクロック周波数が変更される。
【発明の効果】
【００１８】
本発明によれば、高速でデータ転送を行うメモリを搭載する機器において、周波数変更の処理に伴う影響を極めて小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２０】
図１は、本発明の一実施の形態に係るメモリアクセス制御システムの構成例を示すブロック図である。同図のメモリアクセス制御システム１０は、LPDDRSDRAM２９のクロック周波数を、例えば、メモリアクセス制御システム１０が搭載された電子機器（例えば、デジタルカメラなど）の動作モードに応じて変更するようになされている。
【００２１】
デジタルカメラなど撮像機能、表示機能などを有する電子機器においては、CPUとメインメモリ間のデータ転送の高速化のため、コンピュータ内の各回路間で同期を取る際に、クロック信号の立上がり時と立下がり時の両方を利用し、片方のみを利用する場合に比べ単位時間あたりの処理効率を2倍に高めることができるDDR（Double Data Rate）方式が近年多く採用されている。さらに、DDRを高性能化し、省電力化を図った規格DDR２も提唱されている。
【００２２】
また、例えば、モバイル機器などの用途を考慮して、DDR２をさらに省電力化した規格LPDDR（Low Power Double Data Rate）も提唱されている。LPDDRSDRAM２９は、規格LPDDRに適合するメモリとされる。
【００２３】
LPDDRSDRAMを搭載する電子機器においては、消費電力を抑制するために、例えば、必要なメモリ容量、電子機器の動作モードなどに応じて、クロック周波数を変更する制御が行われることが一般的である。高速のクロックで電子機器を動作させると、当然単位時間あたりの消費電力量が増えるからである。
【００２４】
このため、図１のメモリアクセス制御システム１０は、自分が搭載された電子機器の動作モードに応じてクロック周波数を変更するようになされている。すなわち、メモリアクセス制御システム１０は、例えば、デジタルカメラなどの電子機器に搭載されることを想定して構成されている。
【００２５】
同図において、CPU（Central Processing Unit）２１は、メモリアクセス制御システム１０が搭載された電子機器の中央演算装置であって、実際には、メモリアクセス制御システム１０のために設けられるものではない。
【００２６】
CPU２１は、例えば、図示せぬROM（Read Only Memory）に記憶されているプログラムに従って各種の処理を実行するようになされており、周波数切り替えシーケンサ２２に周波数切り替え要求のコマンドを送出する。CPU２１は、例えば、メモリアクセス制御システム１０が搭載された電子機器の動作モードに応じて周波数を切り換えるように、周波数切り替えシーケンサ２２に、周波数切り替え要求のコマンドを送出するようになされている。
【００２７】
周波数切り替えシーケンサ（Frequency  Change  Sequencer）２２は、例えば、LSI（Large-Scale Integrated circuit）チップとして構成される。以下、適宜、周波数切り替えシーケンサ２２を、FCS２２と称することにする。
【００２８】
FCS２２は、クロック周波数の変更（切り替え）に関する各種の信号処理を行うようになされており、メモリコントローラ２３、DDR-PHY制御部２５、およびクロック制御部２６に制御信号を出力するようになされている。
【００２９】
また、FCS２２は、CPU２１からの指令に基づいてメモリアクセス制御システム１０が搭載された電子機器の動作モードの検出、およびブランキング時間の検出を行うようになされている。FCS２２は、CPU２１からの指令に基づいて動作モードの検出、およびブランキング時間の検出を行って、マスタデバイスブロック２７から出力される信号に基づいて、上述した制御信号を生成して出力するようになされている。
【００３０】
メモリコントローラは、LPDDR SDRAM２９に、初期化コマンド、Writeコマンド、Readコマンド、Auto Refreshコマンド、Self Refreshコマンド等のコマンドを生成して投入するようになされている。
【００３１】
DDR-PHY２４は、メモリコントローラ２３とLPDDR SDRAM２９との間のインタフェース信号のタイミング調整、位相調整などを行う機能ブロックである。DDR-PHY２４には、DLL(Delay Locked Loop)とDL(Delay Line)が搭載されている。
【００３２】
DLは、遅延時間の小さい遅延バッファとセレクタの組み合わせにより構成される遅延ライン（Ｄｅｌａｙ Ｌｉｎｅ：ＤＬ）により周期信号の位相調整を行うものであり、DLLは、内部回路で使用する内部クロック信号を外部からの基準クロック信号に対して所定の位相を調整する同期遅延ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）回路により、周期信号の位相調整を行うものである。DLLを用いることで精密な位相調整が可能であるが、DLに比べ消費電力が高くなる。
【００３３】
したがって、例えば、クロック周波数をより低い周波数に切り替える場合には、DLLを使用せずにDLを用いた方が、消費電力を削減することができる場合がある。
【００３４】
DDR-PHY２４は、例えば、メモリコントローラ２３からWriteコマンドとともに書き込みデータを受信した場合、その書き込みデータを、パラレル−シリアル変換し、倍速データ(Double Data Rate)でLPDDR SDRAM２９に転送するようになされている。また、DDR-PHY２４は、メモリコントローラ２３からReadコマンドを受信した場合、DQS(Data Strobe信号)の位相を調整し、LPDDR SDRAM２９から読み出したデータをシリアル−パラレル変換し、メモリコントローラ２３へ等倍データ(Single Data Rate)で転送を行う。
【００３５】
DDR-PHY制御部２５は、DDR-PHY２４の制御を行う機能ブロックであり、DDR-PHYの初期化、DLLまたはDLの選択、DLLが選択されたときは位相設定、DLが選択されたときは遅延設定を行う機能ブロックである。
【００３６】
クロック制御部２６は、例えば、図示せぬクロック発生部を制御してメモリアクセス制御システム１０のクロック周波数、またはメモリアクセス制御システム１０が搭載された電子機器全体のクロック周波数を制御する機能ブロックである。
【００３７】
マスタデバイスブロック２７は、複数のマスタデバイスを含んで構成される機能ブロックであり、この例では、マスタデバイスブロック２７が、マスタデバイスA（図中マスタAと表記）、マスタデバイスＢ（図中マスタＢと表記）、マスタデバイスＣ（図中マスタＣと表記）、およびマスタデバイスD（図中マスタDと表記）を含んで構成されている。
【００３８】
調停回路２８は、マスタデバイスブロック２７のマスタデバイスからのメモリアクセス要求に基づいて、優先順位付け、帯域制御などを行って、メモリコントローラ２３との信号の送受信を行う機能ブロックである。すなわち、マスタデバイスA乃至マスタデバイスDのそれぞれは、LPDDRSDRAM２９へのデータの書き込み、または読み出しを行う場合、調停回路２８を介してメモリコントローラにアクセス要求を送出することになる。
【００３９】
上述したように、LPDDRSDRAM２９は、DDR-PHY２４を介して、メモリコントローラ２３との信号の送受信が行われるようになされており、DDR-PHY２４には、DLL(Delay Locked Loop)とDL(Delay Line)が搭載されている。このため、メモリアクセス制御システム１０において、クロック周波数を切り換える場合、次に述べる処理を行う必要がある。
【００４０】
クロック周波数を切り換える場合、第１の処理として、LPDDRSDRAM２９をセルフリフレッシュと称されるモードで稼動させる処理を行う必要がある。
【００４１】
メモリコントローラ２３は、メモリアクセス制御システム１０が稼動しているとき、LPDDRSDRAM２９にRefreshコマンドを供給する。一般に、SDRAMなどのメモリセルに電荷として記憶されるデータを保持するために所定のリフレッシュ周期でリフレッシュ動作を実行する必要があるからである。通常、メモリコントローラ２３は、予め設定された所定のインターバルでRefreshコマンドを供給するオートリフレッシュ機能と称される機能が実装されている。
【００４２】
しかしながら、クロック周波数を切り換える場合、一定の時間、メモリコントローラ２３がDDR-PHY２４へのコマンドの供給が行えない状態となる。このため、LPDDRSDRAM２９をセルフリフレッシュと称されるモードで稼動させる。これにより、LPDDRSDRAM２９は、メモリコントローラ２３からRefreshコマンドが供給されなくとも、自身を定期的にリフレッシュするように動作する。従って、クロック周波数を切り換えに先立って、LPDDRSDRAM２９をセルフリフレッシュモードで稼動させることで、クロック周波数を切り換えているときも、LPDDRSDRAM２９のメモリセルに電荷として記憶されるデータが適切に保持されるようにすることができる。
【００４３】
また、クロック周波数を切り換える場合、第２の処理として、DDR-PHY２４の再設定の処理を行う必要がある。クロック周波数が変わることに伴って、DDR-PHY２４をリセットし、各種のパラメータなどを再設定する必要があるからである。これにより、例えば、切り換え後のクロック周波数に応じて、DDR-PHY２４に搭載されたDLLまたはDLのいずれを用いるかが選択され、その選択結果に応じて、DLLまたはDLに設定すべきパラメータなどが決定される。
【００４４】
さらに、クロック周波数を切り換える場合、第３の処理として、クロック制御部２６にクロック周波数を変更させる処理を行う必要がある。
【００４５】
さらに、クロック周波数を切り換える場合、第４の処理として、LPDDRSDRAM２９のセルフリフレッシュモードでの稼動を解除させる処理を行う必要がある。
【００４６】
図１において、FCS２２と、CPU２１、メモリコントローラ２３、DDR-PHY制御部２５、クロック制御部２６、およびマスタデバイスブロック２７とを接続する矢印に付された記号（ｃ１乃至ｃ１３）は、それぞれ図２の表に記述された信号に対応している。
【００４７】
ｃ１は、周波数切り替え要求の信号であり、CPU２１からFCS２２に送出されるものである。
【００４８】
ｃ２は、Self Refresh Enterのコマンドの投入信号であり、FCS２２からメモリコントローラ２３に供給される。これにより、メモリコントローラ２３が、LPDDRSDRAM２９を、セルフリフレッシュモードで稼動させる。
【００４９】
ｃ３は、ｃ２のSelf Refresh Enterのコマンドの投入信号に対する応答信号とされ、メモリコントローラ２３から、FCS２２に送出される。
【００５０】
なお、ｃ２とｃ３は、上述した、クロック周波数を切り換える場合の第１の処理に対応するものである。
【００５１】
ｃ４は、DDR-PHY２４のリセット要求の信号であり、FCS２２からDDR-PHY制御部２５に送出される。これにより、DDR-PHY２４は、リセットされる。
【００５２】
ｃ５は、ｃ４のDDR-PHY２４のリセット要求の信号に対する応答信号とされ、DDR-PHY制御部２５からFCS２２に送出される。
【００５３】
なお、ｃ２とｃ３は、上述した、クロック周波数を切り換える場合の第２の処理の一部に対応するものである。
【００５４】
ｃ６は、クロック周波数切り替え要求の信号であり、FCS２２からクロック制御部２６に送出される。これにより、クロック周波数が変更される。
【００５５】
ｃ７は、ｃ６のクロック周波数切り替え要求の信号に対する応答信号とされ、クロック制御部２６からFCS２２に送出される。
【００５６】
なお、ｃ７とｃ６は、上述した、クロック周波数を切り換える場合の第３の処理に対応するものである。
【００５７】
ｃ８は、DDR-PHYのパラメータ設定要求の信号であり、FCS２２からDDR-PHY制御部２５に送出される。これにより、例えば、切り換え後のクロック周波数に応じて、DDR-PHY２４に搭載されたDLLまたはDLのいずれを用いるかが選択され、その選択結果に応じて、DLLまたはDLに設定すべきパラメータなどが決定される。
【００５８】
ｃ９は、ｃ８のDDR-PHYのパラメータ設定要求の信号に対する応答信号であり、DDR-PHY制御部２５からFCS２２に送出される。
【００５９】
なお、ｃ８とｃ９は、上述した、クロック周波数を切り換える場合の第２の処理の一部に対応するものである。
【００６０】
ｃ１０は、Self Refresh Exitのコマンドの投入信号であり、FCS２２からメモリコントローラ２３に供給される。これにより、メモリコントローラ２３が、LPDDRSDRAM２９のセルフリフレッシュモードでの稼動を解除する。
【００６１】
ｃ１１は、ｃ１０のSelf Refresh Exitのコマンドの投入信号に対する応答信号であり、メモリコントローラ２３から、FCS２２に送出される。
【００６２】
なお、ｃ１０とｃ１１は、上述した、クロック周波数を切り換える場合の第４の処理に対応するものである。
【００６３】
ｃ１２は、クロック周波数切り替えが終了したことを表す終了通知の信号であり、FCS２２からCPU２１に送出される。
【００６４】
なお、図２には、表記されていないが、ｃ１３は、マスタデバイスブロック２７から供給されるブランキング信号とされる。ブランキング信号については後述する。
【００６５】
このようにして、メモリアクセス制御システム１０のクロック周波数が切り換えられる。
【００６６】
本発明においては、図２のｃ２乃至ｃ１３の信号は、FCS２２、CPU２１、メモリコントローラ２３、DDR-PHY制御部２５、クロック制御部２６、およびマスタデバイスブロック２７のそれぞれが、ハードウェアとして構成された論理回路などにより生成するようになされている。従って、図２のｃ１およびｃ１２の信号を除く各信号は、ソフトウェアの処理を介さずに生成されることになる。
【００６７】
従来のクロック周波数の切り換えの処理では、図２のｃ２、ｃ４、ｃ６、ｃ８、およびｃ１０の信号がソフトウェアにより生成されていた。しかしながら、図２のｃ２、ｃ４、ｃ６、ｃ８、およびｃ１０の信号をソフトウェアにより生成する場合、周波数変更を行うための制御プログラムが複雑になる。また、周波数変更を行うための制御プログラムを実行するために、命令コードやワークメモリが必要になり、周波数変更を行う処理を実行する際にメモリにアクセスできなくなることがあるため、それらの命令コードをメモリ以外のROMやSRAMなどに保持しておく必要がある。さらに、周波数変更の処理に要する時間が長くなるため、その間のLPDDRSDRAM２９へのアクセスの制限に伴う影響が大きくなる。
【００６８】
本発明によれば、図２のｃ２、ｃ４、ｃ６、ｃ８、およびｃ１０の信号がソフトウェアの処理を介さずに生成されるので、複雑な制御プログラムを作成する必要がなく、余分なワークメモリも不要となる。また、本発明によれば、周波数変更の処理がソフトウェアを介さずにハードウェアにより実行されるようにしたので、処理に要する時間を短くすることができる。その結果、例えば、周波数変更の処理に伴ってメモリアクセスが制限される時間も短くなり、例えば、周波数変更の処理に伴う、電子機器の機能などへの影響を小さくすることができる。さらに、周波数変更の処理がソフトウェアを介さずにハードウェアにより実行されるようにしたので、周波数切り換え時のCPU２１の処理負荷を極力軽減させることができるので、周波数変更に伴う影響を小さくすることができる。
【００６９】
図３は、メモリアクセス制御システム１０におけるクロック周波数の切り替えを説明するタイミングチャートである。同図は、横軸が時間とされ、マスタデバイスA乃至マスタデバイスD（図中、マスタA乃至マスタDと表記）によるLPDDRSDRAM２９へのアクセス時間が「メモリアクセス」と記述された長方形の枠により示されている。この例では、マスタデバイスＡ乃至マスタデバイスＤは、全て表示用マスタデバイスなどのリアルタイム系マスタデバイスであるものとする。
【００７０】
また、同図において図中最も上の矢印により、メモリアクセス制御システム１０が搭載された電子機器のモードが表記されている。すなわち、メモリアクセス制御システム１０が搭載された電子機器時刻Ｔ１から時刻Ｔ２までの時間はモードＡで稼動し、時刻Ｔ２以後、モードＢで稼動していることになる。
【００７１】
同図の同期信号は、図中垂直下方向に突出したパルスにより、メモリアクセス制御システム１０の同期時刻を特定する信号とされる。
【００７２】
同図のモード検出信号は、上述したモードＡとモードＢを表す信号であり、FCS２２に供給される信号とされる。
【００７３】
同図のブランキング信号は、マスタデバイスブロック２７から供給される信号とされ、図１のｃ１３の信号に対応するものである。リアルタイム系マスタデバイスは、処理の遅延等の発生による影響が大きいマスタデバイスであり、例えば、表示用マスタデバイスは、メモリアクセスが中断されるなどすると、画像を正常に表示することができなくなってしまう。
【００７４】
ブランキング信号は、リアルタイム系の表示用マスタデバイスがLPDDRSDRAM２９にアクセスしていないタイミングを特定するための信号とされる。この例では、表示用マスタデバイスA乃至マスタデバイスDが、いずれもLPDDRSDRAM２９にアクセスしていないとき、ブランキング信号のレベルが高く（「H」）なり、マスタデバイスA乃至マスタデバイスDのいずれかがLPDDRSDRAM２９にアクセスしているとき、ブランキング信号のレベルが低く（「L」）なっている。この例では、リアルタイム系マスタデバイスである、マスタデバイスＡ乃至マスタデバイスＤのメモリアクセスが終了したとき（この例では、マスタデバイスＢによる第２回目のメモリアクセスが終了したとき）、ブランキング信号のレベルが「Ｈ」となっている。
【００７５】
この例では、電子機器のモードAは、クロック周波数の高いモードとされ、マスタデバイスA乃至マスタデバイスDのそれぞれがLPDDRSDRAM２９にアクセスするモードであるものとする。一方、電子機器のモードＢは、マスタデバイスAとマスタデバイスＢのみがLPDDRSDRAM２９にアクセスするモードであるものとし、CPU２１は、電子機器がモードBで稼動する場合、消費電力削減のため、クロック周波数をより低く変更するようになされているものとする。
【００７６】
時刻T１に先立って、CPU２１は、FCS２２に対して図２を参照して上述した信号ｃ１を送出しておく。すなわち、CPU２１は、FCS２２に対して、モードBでの稼動時にはクロック周波数を低くするように指令する。この指令を受けてFCS２２は、モード検出信号を監視し、現在の稼動モードを検出する。なお、図１と図２においては、モード信号が図示されていないが、例えば、CPU２１からｃ１の信号とは別に、モード検出信号が、FCS２２に供給されるものとする。
【００７７】
時刻T２において、FCS２２は、電子機器の稼動モードがモードBに移行したことを検出する。そして、FCS２２は、ブランキング信号のレベルが「H」となるまで待機し、時刻T３において、FCS２２は、ブランキング信号のレベルが「H」となったことを検出する。
【００７８】
時刻T３を経過すると、FCS２２は、図２を参照して上述したｃ２、ｃ４、ｃ６、ｃ８、ｃ１０、およびｃ１２の信号のそれぞれを出力していく。これにより、図２を参照して上述した一連の処理が行われることになる。図３においては、図２のｃ２の信号が出力されてから、ｃ１２（またはｃ１１）の信号が出力されるまでの時間が「周波数変更期間」として表記されている。
【００７９】
このように、周波数の変更の処理は、リアルタイム系マスタデバイスによるメモリアクセスが発生しない時間に実行されるようになされている。このようにすることで、例えば、周波数の変更の処理を行っても、画像の表示の乱れなどが発生しないようにすることが可能となる。
【００８０】
図４は、図３と同様に、メモリアクセス制御システム１０におけるクロック周波数の切り替えを説明するタイミングチャートである。同図も、横軸が時間とされ、マスタデバイスA乃至マスタデバイスD（図中、マスタA乃至マスタDと表記）によるLPDDRSDRAM２９へのアクセス時間が「メモリアクセス」と記述された長方形の枠により示されている。図４の例では、マスタデバイスＡ乃至マスタデバイスＣは、表示用マスタデバイスなどのリアルタイム系マスタデバイスであるものとし、マスタデバイスＤは、リアルタイム系マスタデバイスではないベストエフォート系マスタデバイスであるものとする。
【００８１】
ベストエフォート系マスタデバイスは、メモリアクセスが中断されるなどした場合でも、影響が小さい処理を行うマスタデバイスである。従って、図４の場合、マスタデバイスＤのメモリアクセスが中断されても、電子機器の動作に深刻な影響を与えることはない。
【００８２】
また、図４の例においても図中最も上の矢印により、メモリアクセス制御システム１０が搭載された電子機器のモードが表記されている。すなわち、メモリアクセス制御システム１０が搭載された電子機器時刻Ｔ１１から時刻Ｔ１２までの時間はモードＡで稼動し、時刻Ｔ１２以後、モードＢで稼動していることになる。
【００８３】
同図の同期信号とモード検出信号は、図３の場合と同様なので詳細な説明は省略する。
【００８４】
図４の例では、ブランキング信号は、時刻Ｔ１３においてレベルが「Ｈ」となっている。時刻Ｔ１３においては、マスタデバイスＤによりメモリアクセスが発生しているが、上述したように、マスタデバイスＤは、ベストエフォート系マスタデバイスである。このため、リアルタイム系マスタデバイスである、マスタデバイスＡ乃至マスタデバイスＣのメモリアクセスが終了したとき（この例では、マスタデバイスＢによる第２回目のメモリアクセスが終了したとき）、ブランキング信号のレベルが「Ｈ」となっている。
【００８５】
図４の場合も、時刻T１１に先立って、CPU２１は、FCS２２に対して図２を参照して上述した信号ｃ１を送出しておく。すなわち、CPU２１は、FCS２２に対して、モードBでの稼動時にはクロック周波数を低くするように指令する。この指令を受けてFCS２２は、モード検出信号を監視し、現在の稼動モードを検出する。
【００８６】
時刻T１２において、FCS２２は、電子機器の稼動モードがモードBに移行したことを検出する。そして、FCS２２は、ブランキング信号のレベルが「H」となるまで待機し、時刻T１３において、FCS２２は、ブランキング信号のレベルが「H」となったことを検出する。
【００８７】
時刻T１３を経過すると、FCS２２は、図２を参照して上述したｃ２、ｃ４、ｃ６、ｃ８、ｃ１０、およびｃ１２の信号のそれぞれを出力していく。これにより、図２を参照して上述した一連の処理が行われることになる。図４においては、図２のｃ２の信号が出力されてから、ｃ１２（またはｃ１１）の信号が出力されるまでの時間が「周波数変更期間」として表記されている。
【００８８】
このように、周波数の変更の処理は、リアルタイム系マスタデバイスによるメモリアクセスが発生しない時間に実行されるので、例えば、図４の例のように、ベストエフォート系のマスタデバイスによるメモリアクセスが中断されることはあるが、リアルタイム系マスタデバイスによるメモリアクセスが中断されることはない。従って、本発明によれば、例えば、周波数の変更の処理を行っても、画像の表示の乱れなどが発生しないようにすることができる。
【００８９】
図５は、図４において、「周波数変更期間」として表記されている時間を、さらに詳細に説明するタイミングチャートである。同図は、横軸が時間とされ、図４のマスタデバイスＤによるLPDDRSDRAM２９へのアクセス時間が「メモリアクセス」と記述された長方形の枠により示されている。
【００９０】
また、同図においては、ステータスとして、次に述べる時間に対応する枠が記述されている。
【００９１】
図２のｃ２の信号が送出されてからｃ４の信号が送出されるまでの時間が、「Self Refresh Enter」と記述された長方形の枠により示されている。さらに、図２のｃ４の信号が送出されてからｃ６の信号が送出されるまでの時間が、「DDR-PHY Reset」と記述された長方形の枠により示されている。また、図２のｃ６の信号が送出されてからｃ８の信号が送出されるまでの時間が、「クロック周波数切り換え」と記述された長方形の枠により示されている。さらに、図２のｃ８の信号が送出されてからｃ１０の信号が送出されるまでの時間が、「パラメータ設定」と記述された長方形の枠により示されている。また、図２のｃ１０の信号が送出されてからｃ１２の信号が送出されるまでの時間が、「Self Refresh Exit」と記述された長方形の枠により示されている。
【００９２】
図５に示されるように、ブランキング信号のレベルが「Ｈ」となった時刻Ｔ１３を経過した後、所定の遅延時間があり、その後図２のｃ２の信号が送出されることになる。そして、ｃ２の信号が送出されたタイミングで、マスタデバイスDによるメモリアクセスは中断される。
【００９３】
また、図５に示されるように、図２のｃ１１の信号（ｃ１０の信号に対する応答）が送出された後、マスタデバイスDによるメモリアクセスが再開されることになる。
【００９４】
図６は、図５のステータスをさらに詳細に説明するために、FCS２２と、メモリコントローラ２３、DDR-PHY制御部２５、およびクロック制御部２６との間で送受信される各種の要求信号、応答信号を示したタイミングチャートである。
【００９５】
同図の最も上側には、FCS２２の動作クロックがパルスとして示されている。
【００９６】
図６において、時刻T２１において第１番目のFCS２２の動作クロックが投入された後、所定の遅延時間経過後に、FCS２２は、メモリコントローラ２３への要求信号が出力される。ここで、出力される要求信号は、図２のｃ２の信号に対応し、図６においては、信号のレベルが「H」となったことにより、要求信号が出力されたことを表している。
【００９７】
また、メモリコントローラ２３は、FCS２２からの要求信号が出力されると、自動的に、LPDDRSDRAM２９をセルフリフレッシュモードで稼動させるようになされている。
【００９８】
メモリコントローラ２３への要求信号が出力された後、所定の遅延時間経過後にメモリコントローラ２３からFCS２２へ応答信号が出力される。ここで、出力される応答信号は、図２のｃ３の信号に対応し、図６においては、信号のレベルが「H」となったことにより、応答信号が出力されたことを表している。
【００９９】
メモリコントローラ２３からFCS２２へ応答信号が出力された後、時刻T２２のFCS２２の動作クロックのパルスの立ち上がりを待って、DDR-PHY制御部２５への要求信号が出力される。ここで、出力される要求信号は、図２のｃ４の信号に対応し、図６においては、信号のレベルが「H」となったことにより、要求信号が出力されたことを表している。
【０１００】
DDR-PHY制御部２５への要求信号が出力された後、所定の遅延時間経過後にDDR-PHY制御部２５からFCS２２へ応答信号が出力される。ここで、出力される応答信号は、図２のｃ５の信号に対応し、図６においては、信号のレベルが「H」となったことにより、応答信号が出力されたことを表している。
【０１０１】
DDR-PHY制御部２５からFCS２２へ応答信号が出力された後、時刻T２３のFCS２２の動作クロックのパルスの立ち上がりを待って、クロック制御部２６への要求信号が出力される。ここで、出力される要求信号は、図２のｃ６の信号に対応し、図６においては、信号のレベルが「H」となったことにより、要求信号が出力されたことを表している。
【０１０２】
そして、この後、図６の図中下から２番目の信号として示されている電子機器のクロックのパルス幅が広く変更されている。すなわち、電子機器のクロック周波数が高い周波数から低い周波数へ切り換えられたのである。
【０１０３】
クロック制御部２６への要求信号が出力された後、所定の遅延時間経過後にクロック制御部２６からFCS２２へ応答信号が出力される。ここで、出力される応答信号は、図２のｃ７の信号に対応し、図６においては、信号のレベルが「H」となったことにより、応答信号が出力されたことを表している。
【０１０４】
また、クロック制御部２６からFCS２２へ応答信号が出力されると、FCS２２は、時刻T２４のFCS２２の動作クロックのパルスの立ち上がりを待って、DDR-PHY制御部２５への要求信号の出力を停止し、また、クロック制御部２６への要求信号の出力を停止する。図６においては、信号のレベルが「L」となったことにより、要求信号の出力が停止されたことを表している。
【０１０５】
また、DDR-PHY制御部２５への要求信号の出力が停止されたことにより、DDR-PHY２４のパラメータ設定が行われることになる。すなわち、FCS２２のDDR-PHY制御部２５への要求信号の出力の停止は、図２のｃ８の信号の供給に対応する。
【０１０６】
DDR-PHY制御部２５への要求信号の出力が停止されてから所定の時間経過後に、DDR-PHY制御部２５は、FCS２２への応答信号の出力を停止するようになされている。図６においては、信号のレベルが「L」となったことにより、応答信号の出力が停止されたことを表している。DDR-PHY制御部２５からFCS２２への応答信号の出力の停止が図２のｃ９に対応することになる。
【０１０７】
DDR-PHY制御部２５からの応答信号の出力が停止されてから、時刻T２５のFCS２２の動作クロックのパルスの立ち上がりを待って、FCS２２は、メモリコントローラ２３への要求信号の出力を停止するようになされている。図６においては、信号のレベルが「L」となったことにより、要求信号の出力が停止されたことを表している。
【０１０８】
また、FCS２２からメモリコントローラ２３への要求信号の出力の停止は、図２のｃ１０の信号の供給に対応する。すなわち、メモリコントローラ２３は、FCS２２からの要求信号の出力が停止されると、自動的に、LPDDRSDRAM２９のセルフリフレッシュモードでの稼動を解除させるようになされている。
【０１０９】
メモリコントローラ２３への要求信号の出力が停止されてから所定の時間経過後に、メモリコントローラ２３は、FCS２２への応答信号の出力を停止するようになされている。図６においては、信号のレベルが「L」となったことにより、応答信号の出力が停止されたことを表している。
【０１１０】
また、メモリコントローラ２３からFCS２２への応答信号の出力の停止は、図２のｃ１１の信号の供給に対応する。すなわち、FCS２２は、メモリコントローラ２３からの応答信号の出力が停止されると、時刻T２６のFCSの動作クロックのパルスの立ち上がりを待って、LPDDRSDRAM２９のセルフリフレッシュモードでの稼動が解除されたことを認識する。
【０１１１】
このようにして、図２を参照して上述した一連の信号が生成されて出力されるようになされている。
【０１１２】
図７は、本発明を適用した撮像装置７０の構成例を示すブロック図である。撮像装置７０は、例えば、デジタルカメラとして構成される。
【０１１３】
同図において、撮像素子８０は、ＣＣＤ(Charge Coupled Device)、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）などの光電変換センサにより構成される。
【０１１４】
前処理部８１は、撮像素子８０から供給された電気信号の画像情報に対して、ＣＤＳ（Correlated Double Sampling）処理を行って、Ｓ／Ｎ比を良好に保つようにするとともに、ＡＧＣ（Automatic Gain Control）処理を行って、利得を制御し、そして、Ａ／Ｄ（Analog/Digital）変換を行って、デジタル信号とされた画像データを生成する。前処理部８１のタイミングジェネレータと、Vドライバは、撮像素子８０の駆動タイミングを制御する。
【０１１５】
前処理部８１からのデータは、カメラＤＳＰ(Digital Signal Processor)部８５に供給される。カメラＤＳＰ部８５は、カメラ信号処理部８６、解像度変換部８７、画像Codec部８８、メモリ制御部８９、表示制御部９０、メディア制御部９１、ＡＲＢ(arbiter)９２、メモリ装置９３、LCDモニタ９４、記録メディア９５、およびFCS１００により構成されている。
【０１１６】
カメラ信号処理部８６は、前処理部８１から供給されたデータに所定の処理を施してイメージ画像データとして出力する。
【０１１７】
解像度変換部８７は、カメラ信号処理部８６が出力したイメージ画像データの解像度を必要に応じて変換する。
【０１１８】
画像Codec部８８は、カメラ信号処理部８６が出力したイメージ画像データを、予め設定された圧縮符号化方式により圧縮符号化するようになされている。
【０１１９】
メモリ制御部８９は、メモリ装置９３を制御し、表示制御部９０は、ＬＣＤ(Liquid Crystal Display)モニタ９４を制御する。
【０１２０】
メモリ装置９３は、例えば、LPDDRSDRAMにより構成されるものとする。
【０１２１】
メモリ制御部８９には、図１のメモリコントローラ２３、DDR-PHY２４、DDR-PHY制御部２５、クロック制御部２６、および調停回路２８に対応する機能ブロックが設けられているものとする。
【０１２２】
また、メモリ制御部８９とARB９２との間にFCS１００が設けられている。FCS１００は、図１のＦＣＳ２２と同様の機能ブロックである。
【０１２３】
メディア制御部９１は、記録メディア９５を制御する。記録メディア９５は、例えば、半導体メモリを用いたいわゆるメモリカード、記録可能なＤＶＤ（Digital Versatile Disk）、磁気ディスクなどにより構成される。
【０１２４】
ＡＲＢ９２は、ＣＰＵ９７とカメラＤＳＰ部８５のインタフェースである。そして、ＣＰＵ９７は、操作部９６からの供給される信号に基づいて、EEPROM (Electrically Erasable Programmable Read-Only Memory)９９からプログラムをロードし、ワークメモリであるＲＡＭ(Random Access Memory)９８を使用してプログラムを実行し、カメラＤＳＰ部８５と通信しながら、各種の処理を実行するようになされている。
【０１２５】
図７の撮像装置７０は、例えば、高速撮像を行うための高速撮像モードと、図示せぬレンズから取り込まれた画像をLCDモニタに表示するモニタリングモードで稼動するようになされている。また、撮像装置７０は、高速撮像モードにおいて、高周波数のクロックにより動作するようになされており、モニタリングモードでは、低周波数のクロックにより動作するようになされている。
【０１２６】
図８は、撮像装置７０が、モニタリングモードで稼動中に高速撮像モードに変更され、撮像装置のクロックの周波数が低周波数から高周波数に切り換えられる場合の例を説明するタイミングチャートである。
【０１２７】
撮像装置７０におけるモニタリングは、例えば、次のように行われる。
【０１２８】
前処理部８１から供給されたデータをカメラＤＳＰ部８５に取り込み、カメラ信号処理部８６を介して解像度変換部８７に供給し、画像のサイズを変更する。そして、サイズが変更された画像データは、メモリ制御部８９を介して、メモリ装置９３に書き込まれる。このとき、解像度変換部８７はモニタリング用のメモリ装置９３内の仮想空間であるメモリ空間を２面（メモリ領域１、メモリ領域２）持っており、イメージ画像の1枚目はメモリ領域１に書き込み、2枚目はメモリ領域２に書き込むようになされており、フリップして使用するようになされている。同様に表示制御部９０もメモリ領域１、メモリ領域２をフリップして読み出し、LCDモニタ９４に出力する。
【０１２９】
撮像装置７０における高速撮像は、例えば、次のように行われる。
【０１３０】
操作部９６を介して入力されるユーザの指令に基づいて、前処理部８１から供給されたデータをカメラＤＳＰ部８５に取り込み、カメラ信号処理部８６を介して解像度変換部８７に供給し、画像のサイズを変更する。そして、サイズが変更された画像データは、メモリ制御部８９を介して、メモリ装置９３に書き込まれる。
【０１３１】
このとき、解像度変換部８７はメモリ装置９３内の仮想空間であるメモリ空間を４面（メモリ領域１、メモリ領域２、メモリ領域３、メモリ領域４）に設定する。そして、解像度変換部８７は、撮像された画像の１枚目はメモリ領域１に書き込み、２枚目はメモリ領域２に書き込み、３枚目はメモリ領域３に書き込み、４枚目はメモリ領域４に書き込み、５枚目はメモリ領域１に書き込むようになされている。
【０１３２】
表示制御部９０は、解像度変換部８７が処理を行ったメモリ領域１とメモリ領域３を交互に読み出し、LCDモニタ９４に出力する。画像Codec部８８は、解像度変換部８７が処理を行って書き込んだデータを、メモリ領域１、メモリ領域２、メモリ領域３、メモリ領域４から順に読み出し、ＪＰＥＧ/ＭＰＥＧなどのストリームデータに圧縮符号化し、メディア制御部９１を介して、記録メディア９５に書き込むようになされている。
【０１３３】
いまの場合、カメラ信号処理部８６、解像度変換部８７、および表示制御部９０は、それぞれリアルタイム系マスタデバイスとなる。なお、解像度変換部８７は、モニタリングモードでは、リアルタイム系マスタデバイスとして動作するが、高速撮像モードでは、ベストエフォート系マスタデバイスとして動作するものとする。
【０１３４】
図８は、撮像装置７０におけるクロック周波数の切り替えを説明するタイミングチャートである。同図は、横軸が時間とされ、カメラ信号処理部からのイメージ画像データの供給時間が「イメージ画像」と記述された長方形の枠により表示されている。
【０１３５】
また、同図において、解像度変換部８７によるメモリ領域１、メモリ領域２、メモリ領域３、メモリ領域４へのアクセス時間が、「Read（読み出し）」、または「Write（書き込み）」と記述された長方形の枠により表示されている。
【０１３６】
さらに、同図において、表示制御部９０がLCDモニタ９４に画像を表示する表示時間が「表示画」と記述された長方形の枠により表示されている。
【０１３７】
また、同図において、画像Codec部８８がデータを圧縮符号化する時間が、「JPEG」と記述された長方形の枠により表示されている。
【０１３８】
また、同図のモード検出信号およびブランキング信号は、図３、または図４を参照して上述したものと同様なので、詳細な説明は省略する。
【０１３９】
図８においては、時刻T４１において、モード検出信号がモニタリングモードから高速撮像モードに変更されたことを表している。
【０１４０】
そして、図８のブランキング信号のレベルが「H」となる時刻T４２において、クロック周波数の切り替えが行われる。このとき、図２を参照して上述したような信号がFCS１００とメモリ制御部８９との間で送受信されることにより、低周波数から高周波数へ周波数変更の処理が行われることになる。
【０１４１】
そして、時刻T４３において、撮像装置７０が高速撮像モードで動作（高速撮像動作）する。なお、時刻Ｔ４３までの間、撮像装置７０は、モニタリングモードでの動作（モニタリング動作）を続けることになる。
【０１４２】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【図面の簡単な説明】
【０１４３】
【図１】本発明の一実施の形態に係るメモリアクセス制御システムの構成例を示すブロック図である。
【図２】図１の各機能ブロックとの間で送受信される信号を説明する図である。
【図３】図１のメモリアクセス制御システムにおけるクロック周波数の切り替えの例を説明するタイミングチャートである。
【図４】図１のメモリアクセス制御システムにおけるクロック周波数の切り替えの別の例を説明するタイミングチャートである。
【図５】図４の周波数変更期間の詳細を説明するタイミングチャートである。
【図６】図５のステータスをさらに詳細に説明するために、各種の要求信号、応答信号を示したタイミングチャートである。
【図７】本発明を適用した撮像装置の構成例を示すブロック図である。
【図８】図８の撮像装置における周波数切り替えの例を説明するタイミングチャートである。
【符号の説明】
【０１４４】
１０  メモリアクセス制御システム，  ２１  CPU，  ２２  周波数切り換えシーケンサ（FCS），  ２３  メモリコントローラ，  ２４  DDR-PHY，  ２５  DDR-PHY制御部，  ２６  クロック制御部，  ２７  マスタデバイスブロック，  ２９  LPDDRSDRAM，  ７０  撮像装置，  ８６  カメラ信号処理部，  ８７  解像度変換部，  ８８  画像Codec部，  ８９  メモリ制御部  ９０  表示制御部，  ９２  ARB，  ２３  メモリ装置，  ９４  ＬＣＤモニタ，  ９７  ＣＰＵ，  １００  FCS
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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