(57)【要約】【課題】センサラインの間隔を狭くしたとしても色ずれの発生を防止することが可能な固体撮像素子およびその駆動方法を提供する。【解決手段】センサライン１１０，１２０，１３０は、複数の画素が第１ピッチをもってリニアに配列されたセンサ列１１１，１２１，１３１と、センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲート１１２，１２２，１３２と、読み出しゲートより読み出された信号電荷を出力部側に転送する水平転送レジスタ１１４，１２４，１３４と、読み出しゲートにより読み出された信号電荷を、アクティブの保持信号Ｖgate１，Ｖgate２，Ｖgate２を受けている期間保持して水平転送レジスタに供給するメモリレジスタ１１３，１２３，１３３とを有し、駆動部１７０は各センサライン１１０，１２０，１３０に信号電荷の保持期間を設定可能に保持信号Ｖgate１，Ｖgate２，Ｖgate２を生成する。【選択図】図１
2010226256.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が主走査方向に第１ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、
上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、
上記複数のセンサラインは、
上記主走査方向に直交する副走査方向に第２ピッチをもって順に配列され、
上記各センサラインは、
複数の画素が第１ピッチをもってリニアに配列されたセンサ列と、
上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、
上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、
上記読み出しゲートにより読み出された信号電荷を、アクティブの保持信号を受けている期間保持して上記転送レジスタに供給するメモリレジスタと、を含み、
上記駆動部は、
上記各センサライン毎に上記信号電荷の保持期間を設定可能に上記保持信号を生成し、生成した上記保持信号を上記各センサラインのメモリレジスタに供給する
固体撮像素子。
【請求項２】
上記駆動部は、
最大解像度の１／ｎの解像度読み出しの場合、所定のセンサラインの保持期間が他のセンサラインの保持期間と異なるように上記保持信号を生成する
請求項１記載の固体撮像素子。
【請求項３】
上記駆動部は、
最大解像度の１／ｎの解像度読み出しの場合、所定のセンサラインの保持期間が他のセンサラインの保持期間と１／ｎ周期ずれるように上記保持信号を生成する
請求項２記載の固体撮像素子。
【請求項４】
上記複数のセンサラインは、
第１色用の第１センサラインと、
第２色用の第２センサラインと、
第３色用の第３センサラインと、を含み、
上記第１センサライン、上記第２センサライン、および上記第３センサラインは、副走査方向に当該順序で上記第２ピットのライン間隔で配列され、
上記駆動部は、
最大解像度の１／ｎの解像度読み出しの場合、上記第２センサラインの保持期間が他の上記第１センサラインおよび上記第３センサラインの保持期間と異なるように上記保持信号を生成する
請求項２または３記載の固体撮像素子。
【請求項５】
上記駆動部は、
最大解像度の１／２の解像度読み出しの場合、上記第２センサラインの保持期間が他の上記第１センサラインおよび上記第３センサラインの保持期間と半周期ずれるように上記保持信号を生成する
請求項４記載の固体撮像素子。
【請求項６】
上記駆動部は、
最大解像度読み出しの場合、上記各センサラインで上記信号電荷の保持期間が同じになるように上記各保持信号を生成する
請求項１から５のいずれか一に記載の固体撮像素子。
【請求項７】
上記第２ピッチは、上記第１ピッチと同じに設定される
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
複数の画素が主走査方向に第１ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、
上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、
上記複数のセンサラインは、
上記主走査方向に直交する副走査方向に第２ピッチをもって順に配列され、
上記各センサラインは、
複数の画素が第１ピッチをもってリニアに配列されたセンサ列と、
上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、
上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、を含む固体撮像素子を駆動する際に、
上記各センサライン毎に上記信号電荷の保持期間を個別に設定し、上記読み出しゲートにより読み出した信号電荷を内部のレジスタに、それぞれ保持期間だけ保持してから上記転送レジスタに供給する
固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤリニアセンサ等の固体撮像素子およびその駆動方法に関するものである。
【背景技術】
【０００２】
固体撮像素子は、半導体素子の製造技術を用いて光電変換素子が集積回路化されて形成される。
この固体撮像素子として、ファクシミリや複写機（コピー機）で用いられるリニアセンサ（１次元イメージセンサ）、およびビデオカメラやデジタルスチルカメラなどで用いられるエリアセンサ（２次元イメージセンサ）がある。
これらセンサのうちリニアセンサは、光を検出して信号電荷を発生させる光電変換素子（フォトダイオード）が一列に配置されて形成される。リニアセンサは、面積をもつ領域を撮像するには、読み取り対象物であるドキュメントなどをセンサ列と直交する方向に走査（スキャン）する必要があるため、静止画の取得に用いられる。
イメージセンサは、光電変換素子であるフォトダイオードが発生した電荷を出力するための転送機能として、電荷結合素子（ＣＣＤ）およびＣＭＯＳ素子がもちいられ、この違いによりＣＣＤイメージセンサ、ＣＭＯＳイメージセンサと呼ばれる。
【０００３】
ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）リニアセンサは、入力光に応じた量の信号電荷を蓄積するフォトダイオードを含む画素が一次元的にリニアに配列される。ＣＣＤリニアセンサは、これら画素からの信号電荷をＣＣＤの電荷転送方式によって出力部側に転送する水平転送レジスタを有する。
ＣＣＤリニアセンサは、コピー機、ファクシミリ、ＯＣＲ、パターン認識および各種計測など、多くの分野で使用されており、複数のＣＣＤリニアセンサを有する固体撮像素子装置も提案されている（たとえば、特許文献１参照）。
【０００４】
図１は、カラーセンサ構造を有する一般的なＣＣＤリニアセンサを模式的に示す図である。
【０００５】
このＣＣＤリニアセンサ１０は、赤（Ｒ）用センサライン１１、緑（Ｇ）用センサライン１２、および青（Ｂ）用センサライン１３が所定間隔をおいて配列されている。
【０００６】
リニア配列のＣＣＤリニアセンサにおいて、赤（Ｒ）、緑（Ｇ）、青（Ｂ）などのカラーセンサ構造を有する場合、その構造の特性上、各色のセンサラインの間には物理的な距離が生じる（以下、この距離をライン間隔という）。
【０００７】
また、ＣＣＤリニアセンサ１０を用いてドキュメントを読み取る際には、ＣＣＤリニアセンサを主走査方向ＭＳＤに配列し搭載したスキャンユニットを、読み取り方向、すなわち副走査方向ＳＳＤに移動させながらのスキャン動作を行う。
【０００８】
通常、副走査方向ＳＳＤの読み取り解像度は、リニアセンサの主走査方向ＭＳＤの画素ピッチＰＴ１のｎ倍に設定され、その画素ピッチ毎に読み取った信号を、外部メモリ（ＲＡＭ）などで並べ替えることで、ドキュメント全体の画像信号を構成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２４５１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の使用方法において、複数の異色のセンサラインを保持するリニアセンサ１０の場合、ドキュメントのある箇所を最初に読み取るセンサライン１１と、その次に読み取るセンサライン１２との間隔ＰＴ２が主走査の画素ピッチＰＴ１の整数倍である必要がある。
これは、センサライン１１とセンサライン１２が一般的には同期してＣＣＤの信号読み取り動作を行っているため、各センサラインの読み取り位置がずれることを防ぐ上で必要となる。
【００１１】
ところが、この読み取り位置がずれてしまうと、各センサラインが異色センサであった場合、画像としては色ずれと呼ばれる現象が発生してしまうことになる。
たとえばＣＣＤリニアセンサは、読み取り解像度を変更するため、主走査方向ＭＳＤの画素信号を加算する。
その際に副走査方向ＳＳＤの画素読み取りエリアも解像度によって変化するため、色ずれという問題が生じてしまう。
それを回避するためには、読み取りタイミングが複雑化するという問題がある。
【００１２】
また、上記のように、複数のセンサラインを持つＣＣＤリニアセンサでドキュメントを読み取った後に、外部メモリなどで信号を並べ替える必要があると上述した。
しかし、各センサラインの間隔が広い場合、この外部メモリ容量が大きくなるため、センサラインの間隔は狭い方が良いとされ、市場でもそういった要求が増えてきている。
【００１３】
本発明は、センサラインの間隔を狭くしたとしても色ずれの発生を防止することが可能な固体撮像素子およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点固体撮像素子は、複数の画素が主走査方向に第１ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、上記複数のセンサラインは、上記主走査方向に直交する副走査方向に第２ピッチをもって順に配列され、上記各センサラインは、複数の画素が第１ピッチをもってリニアに配列されたセンサ列と、上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、上記読み出しゲートにより読み出された信号電荷を、アクティブの保持信号を受けている期間保持して上記転送レジスタに供給するメモリレジスタと、を含み、上記駆動部は、上記各センサライン毎に上記信号電荷の保持期間を設定可能に上記保持信号を生成し、生成した上記保持信号を上記各センサラインのメモリレジスタに供給する。
【００１５】
本発明の第２の観点の固体撮像素子の駆動方法は、複数の画素が主走査方向に第１ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、上記複数のセンサラインは、上記主走査方向に直交する副走査方向に第２ピッチをもって順に配列され、上記各センサラインは、複数の画素が第１ピッチをもってリニアに配列されたセンサ列と、上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、を含む固体撮像素子を駆動する際に、上記各センサライン毎に上記信号電荷の保持期間を個別に設定し、上記読み出しゲートにより読み出した信号電荷を内部のレジスタに、それぞれ保持期間だけ保持してから上記転送レジスタに供給する。
【発明の効果】
【００１６】
本発明によれば、センサラインの間隔を狭くしたとしても色ずれの発生を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】カラーセンサ構造を有する一般的なＣＣＤリニアセンサを模式的に示す図である。
【図２】本発明の実施形態に係る固体撮像素子としてのＣＣＤリニアセンサの構成例を示す図である。
【図３】本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の一例を示す図である。
【図４】本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の他例を示す図である。
【図５】図４の駆動部を採用した場合のＣＣＤリニアセンサの動作のタイミングチャートの一例を示す図である。
【図６】本実施形態における画素ピッチとセンサラインの配列ピッチの一設定例を示す図である。
【図７】図６に示すＣＣＤリニアセンサのタイミングチャートの一例を示す図である。
【図８】最大解像度および最大解像度の１／２の解像度時における読み取りの様子を模式的に示す第１図である。
【図９】最大解像度および最大解像度の１／２の解像度時における読み取りの様子を模式的に示す第２図である。
【図１０】第１センサラインと第２センサラインの読み取り駆動をずらしたタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ＣＣＤリニアセンサの構成例
２．駆動部の具体的な構成例
３．本ＣＣＤリニアセンサと比較例との比較
【００１９】
＜１．ＣＣＤリニアセンサの構成例＞
図２は、本発明の実施形態に係る固体撮像素子としてのＣＣＤリニアセンサの構成例を示す図である。
【００２０】
本実施形態に係るＣＣＤリニアセンサ１００は、第１の色としてのＲ（赤）、第２の色としてのＧ（Ｇ）、第３の色としてのＢ（青）のカラーセンサ構造を有する。
また、ＣＣＤリニアセンサ１００は、その解像度をセンサがもつ最大の画素数の１／ｍ、たとえば１／２に設定して読み取ることが可能に構成されている。
ＣＣＤリニアセンサ１００は、後で詳述するように、解像度を変更したとしても色ずれが生じることがない信号電荷の読み出し駆動機能を有する。
【００２１】
本ＣＣＤリニアセンサ１００は、Ｒ用の第１センサライン１１０、Ｇ用の第２センサライン１２０、Ｂ用の第３センサライン１３０、第１出力部１４０、第２出力部１５０、第３出力部１６０、および駆動部１７０を有する。
【００２２】
第１センサライン１１０は、複数（ｎ）の画素（フォトセル）ＰＣＬ１１〜ＰＣＬ１ｎが第１ピッチＰＴ１１をもってリニアに配列され、画素ＰＣＬ１１〜ＰＣＬ１ｎの信号電荷を読み出し、読み出した信号電荷を第１出力部１４０側に転送する機能を有する。
【００２３】
具体的には、第１センサライン１１０は、第１センサ列１１１、第１読み出しゲート（ＲＯＧ）１１２、第１メモリレジスタ１１３、および第１水平転送レジスタ１１４を含んで構成されている。
【００２４】
第１センサ列１１１は、複数（ｎ）の画素（フォトセル）ＰＣＬ１１〜ＰＣＬ１ｎが第１ピッチＰＴ１１（Ａ）をもってリニアに配列されている。
各画素ＰＣＬ１１〜ＰＣＬ１ｎは、光電変換素子としてのフォトダイオードを含んで形成されている。
【００２５】
第１読み出しゲート（ＲＯＧ）１１２は、第１センサ列１１１の各画素ＰＣＬ１１〜ＰＣＬ１ｎで光電変換された信号電荷を読み出し、読み出した信号電荷を第１メモリレジスタ１１３に出力する。
なお、第１センサ列１１１から第１読み出しゲート１１２への信号電荷の読み出し制御は、駆動部１７０による第１制御パルスＲＯＧＳ１に応答して行われる。
【００２６】
第１メモリレジスタ１１３は、第１読み出しゲート１１２により読み出された信号電荷を、駆動部１７０により個別に供給されるアクティブの第１保持信号Ｖgate１を受けている期間保持する。そして、第１メモリレジスタ１１３は、第１保持信号Ｖgate１が非アクティブになると、保持した信号電荷を第１転送レジスタ１１４に供給する。
第１保持信号Ｖgate１は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【００２７】
第１水平転送レジスタ１１４は、第１読み出しゲート１１２により読み出され、第１メモリレジスタ１１３により供給される信号電荷を第１出力部１４０側に転送する。
第１水平転送レジスタ１１４は、第１転送電極Ｈ１および第２転送電極Ｈ２が、主走査方向ＭＳＤ（水平方向）に交互に配置されている。
第１転送電極Ｈ１と第２転送電極Ｈ２は、互いに逆相の転送パルスφＨ１およびφＨ２が印加される。これにより、第１水平転送レジスタ１１４のポテンシャルを上下させることで、第１水平転送レジスタ１１４は、第１メモリレジスタ１１３を介して読み出された信号電荷を順次に第１出力部１４０側に転送する。
【００２８】
第１出力部１４０は、第１電荷電圧変換部１４１および第１出力回路１４２を有する。
第１電荷電圧変換部１４１は、第１センサライン１１０の第１水平転送レジスタ１１４を転送された信号電荷を電圧信号に変換し、電圧信号を第１出力回路１４２に出力する。
第１出力回路１４２は、増幅器等を含み、第１電荷電圧変換部１４１による電圧信号を第１センサライン１１０の信号Ｓ１１０として出力する。
【００２９】
第２センサライン１２０は、複数（ｎ）の画素（フォトセル）ＰＣＬ２１〜ＰＣＬ２ｎが第１ピッチＰＴ１１をもってリニアに配列され、画素ＰＣＬ２１〜ＰＣＬ２ｎの信号電荷を読み出し、読み出した信号電荷を第２出力部１５０側に転送する機能を有する。
【００３０】
具体的には、第２センサライン１２０は、第２センサ列１２１、第２読み出しゲート（ＲＯＧ）１２２、第２メモリレジスタ１２３、および第２水平転送ゲート１２４を含んで構成されている。
【００３１】
第２センサ列１２１は、複数（ｎ）の画素（フォトセル）ＰＣＬ２１〜ＰＣＬ２ｎが第１ピッチＰＴ１１（Ａ）をもってリニアに配列されている。
各画素ＰＣＬ２１〜ＰＣＬ２ｎは、光電変換素子としてのフォトダイオードを含んで形成されている。
【００３２】
第２読み出しゲート（ＲＯＧ）１２２は、第２センサ列１２１の各画素ＰＣＬ２１〜ＰＣＬ２ｎで光電変換された信号電荷を読み出し、読み出した信号電荷を第２メモリレジスタ１２３に出力する。
なお、第２センサ列１２１から第２読み出しゲート１２２への信号電荷の読み出し制御は、駆動部１７０による第２制御パルスＲＯＧＳ２に応答して行われる。
【００３３】
第２メモリレジスタ１２３は、第２読み出しゲート１２２により読み出された信号電荷を、駆動部１７０により個別に供給されるアクティブの第２保持信号Ｖgate２を受けている期間保持する。そして、第２メモリレジスタ１２３は、第２保持信号Ｖgate２が非アクティブになると、保持した信号電荷を第２転送レジスタ１２４に供給する。
第２保持信号Ｖgate２は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【００３４】
第２水平転送レジスタ１２４は、第２読み出しゲート１２２により読み出され、第２メモリレジスタ１２３により供給される信号電荷を第２出力部１５０側に転送する。
第２水平転送レジスタ１２４は、第１転送電極Ｈ１および第２転送電極Ｈ２が、主走査方向ＭＳＤ（水平方向）に交互に配置されている。
第１転送電極Ｈ１と第２転送電極Ｈ２は、互いに逆相の転送パルスφＨ１およびφＨ２が印加される。これにより、第２水平転送レジスタ１２４のポテンシャルを上下させることで、第１水平転送レジスタ１１４は、第２メモリレジスタ１２３を介して読み出された信号電荷を順次に第２出力部１５０側に転送する。
【００３５】
第２出力部１５０は、第２電荷電圧変換部１５１および第２出力回路１５２を有する。
第２電荷電圧変換部１５１は、第２センサライン１２０の第２水平転送レジスタ１２４を転送された信号電荷を電圧信号に変換し、電圧信号を第２出力回路１５２に出力する。
第２出力回路１５２は、増幅器等を含み、第２電荷電圧変換部１５１による電圧信号を第２ラインセンサ１２０の信号Ｓ１２０として出力する。
【００３６】
第３センサライン１３０は、複数（ｎ）の画素（フォトセル）ＰＣＬ３１〜ＰＣＬ３ｎが第１ピッチＰＴ１１をもってリニアに配列され、画素ＰＣＬ３１〜ＰＣＬ３ｎの信号電荷を読み出し、読み出した信号電荷を第３出力部１６０側に転送する機能を有する。
【００３７】
具体的には、第３センサライン１３０は、第３センサ列１３１、第３読み出しゲート（ＲＯＧ）１３２、第３メモリレジスタ１３３、および第３水平転送レジスタ１３４を含んで構成されている。
【００３８】
第３センサ列１３１は、複数（ｎ）の画素（フォトセル）ＰＣＬ３１〜ＰＣＬ３ｎが第１ピッチＰＴ１１（Ａ）をもってリニアに配列されている。
各画素ＰＣＬ３１〜ＰＣＬ３ｎは、光電変換素子としてのフォトダイオードを含んで形成されている。
【００３９】
第３読み出しゲート（ＲＯＧ）１３２は、第３センサ列１３１の各画素ＰＣＬ３１〜ＰＣＬ３ｎで光電変換された信号電荷を読み出し、読み出した信号電荷を第３メモリレジスタ１３３に出力する。
なお、第３センサ列１３１から第３読み出しゲート１３２への信号電荷の読み出し制御は、駆動部１７０による第３制御パルスＲＯＧＳ３に応答して行われる。
【００４０】
第３メモリレジスタ１３３は、第３読み出しゲート１３２により読み出された信号電荷を、駆動部１７０により個別に供給されるアクティブの第３保持信号Ｖgate３を受けている期間保持する。そして、第３メモリレジスタ１３３は、第３保持信号Ｖgate３が非アクティブになると、保持した信号電荷を第３転送レジスタ１３４に供給する。
第３保持信号Ｖgate３は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【００４１】
第３水平転送レジスタ１３４は、第３読み出しゲート１３２により読み出され、第３メモリレジスタ１３３により供給される信号電荷を第３出力部１６０側に転送する。
第３水平転送レジスタ１３４は、第１転送電極Ｈ１および第２転送電極Ｈ２が、主走査方向ＭＳＤ（水平方向）に交互に配置されている。
第１転送電極Ｈ１と第２転送電極Ｈ２は、互いに逆相の転送パルスφＨ１およびφＨ２が印加される。これにより、第３水平転送レジスタ１３４のポテンシャルを上下させることで、第３水平転送レジスタ１３４は、第３メモリレジスタ１３３を介して読み出された信号電荷を順次に第３出力部１６０側に転送する。
【００４２】
第３出力部１６０は、第３電荷電圧変換部１６１および第３出力回路１６２を有する。
第３電荷電圧変換部１６１は、第３センサライン１３０の第３水平転送レジスタ１３４を転送された信号電荷を電圧信号に変換し、電圧信号を第３出力回路１６２に出力する。
第３出力回路１６２は、増幅器等を含み、第３電荷電圧変換部１６１による電圧信号を第３センサライン１３０の信号Ｓ１３０として出力する。
【００４３】
駆動部１７０は、第１センサライン１１０、第２センサライン１２０、および第３センサライン１３０の信号電荷の読み出し駆動を個別に行う機能を有する。
駆動部１７０は、第１センサライン１１０、第２センサライン１２０、および第３センサライン１３０毎に個別に信号電荷の保持期間を設定可能である。
すなわち、駆動部１７０は、第１センサライン１１０、第２センサライン１２０、および第３センサライン１３０毎に個別に信号電荷の保持期間を設定するための第１保持信号Ｖgate１、第２保持信号Ｖgate２、および第３保持信号Ｖgate３を生成する。
駆動部１７０は、生成した第１保持信号Ｖgate１を第１センサライン１１０の第１メモリレジスタ１１３に供給する。
駆動部１７０は、生成した第２保持信号Ｖgate２を第２センサライン１２０の第２メモリレジスタ１２３に供給する。
駆動部１７０は、生成した第３保持信号Ｖgate３を第３センサライン１３０の第３メモリレジスタ１３３に供給する。
【００４４】
＜２．駆動部の具体的な構成例＞
前述したように、本ＣＣＤリニアセンサ１００は、その解像度をセンサがもつ最大の画素数の１／ｍ、たとえば１／２に設定して読み取ることが可能に構成されている。
そして、ＣＣＤリニアセンサ１００は、後で詳述するように、解像度を変更したとしても色ずれが生じることがない信号電荷の読み出し駆動機能を有する。
駆動部１７０は、この駆動機能を有する。
駆動部１７０は、たとえば、その解像度をセンサがもつ最大の画素数の１／２に設定して読み取る場合、第１保持信号Ｖgate１および第３保持信号Ｖgate３を同一タイミングとなるように駆動し、第２保持信号Ｖgate２を半周期ずらしたタイミングに制御する。
【００４５】
図３は、本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の一例を示す図である。
【００４６】
図３の例においては、駆動部１７０は、第１保持信号Ｖgate１、第２保持信号Ｖgate２、および第３保持信号Ｖgate３を、それぞれ独立のクロックパルスとして供給している。
これにより、駆動部１７０は、第１センサライン１１０、第２センサライン１２０、および第３センサライン１３０の信号電荷の読み出し駆動を個別に行う機能を実現している。
【００４７】
図４は、本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の他例を示す図である。
【００４８】
上述したように、第１メモリレジスタ１１３、第２メモリレジスタ１２３、第３メモリレジスタ１３３における信号電荷の保持期間は第１センサライン１１０、第２センサライン１２０、第３センサライン１３０毎に異なる。
このため、各センサライン１１０，１２０，１３０の各メモリレジスタ１１３，１２３，１３３にそれぞれ別クロックパルスである第１保持信号Ｖgate１、第２保持信号Ｖgate２、および第３保持信号Ｖgate３を入力する必要がある。
図４の例では、各センサライン１１０，１２０，１３０の読み出し制御を行う第１制御パルスＲＯＧＳ１、第２制御パルスＲＯＧＳ２、第３制御パルスＲＯＧＳ３と組み合わせ、論理制御を行なうことで、単一クロックパルスでの制御を可能としている。
【００４９】
図４の駆動部１７０Ａは、各センサライン１１０，１２０，１３０に対応したＳＲ型の第１フリップフロップ（ＦＦ）１７１、第２ＦＦ１７２、および第３ＦＦ１７３を有する。
【００５０】
第１ＦＦ１７１、第２ＦＦ１７２、および第３ＦＦ１７３は、一つのゲートパルスＶgateが並列に供給される。
【００５１】
第１ＦＦ１７１は、第１制御パルスＲＯＧＳ１がＳＲ端子に供給され、この第１制御パルスＲＯＧＳ１によりゲートパルスＶgateをセットあるいはリセットして、第１制御パルスＲＯＧＳ１に応答した第１保持信号Ｖgate１を第１センサライン１１０に出力する。
【００５２】
第２ＦＦ１７２は、第２制御パルスＲＯＧＳ２がＳＲ端子に供給され、この第２制御パルスＲＯＧＳ２によりゲートパルスＶgateをセットあるいはリセットして、第２制御パルスＲＯＧＳ２に応答した第２保持信号Ｖgate２を第２センサライン１２０に出力する。
【００５３】
第３ＦＦ１７３は、第３制御パルスＲＯＧＳ３がＳＲ端子に供給され、この第３制御パルスＲＯＧＳ３によりゲートパルスＶgateをセットあるいはリセットして、第３制御パルスＲＯＧＳ３に応答した第３保持信号Ｖgate３を第３センサライン１３０に出力する。
【００５４】
図５は、図４の駆動部を採用した場合のＣＣＤリニアセンサの動作のタイミングチャートの一例を示す図である。
【００５５】
図５の動作タイミングは、解像度をセンサがもつ最大の画素数の１／２に設定して読み取る場合を示している。
この場合、第１制御パルスＲＯＧＳ１、第２制御パルスＲＯＧＳ２、第３制御パルスＲＯＧＳ３により、第１保持信号Ｖgate１および第３保持信号Ｖgate３を同一タイミングとなるように駆動され、第２保持信号Ｖgate２を半周期ずらしたタイミングに制御される。
【００５６】
＜３．本ＣＣＤリニアセンサと比較例との比較＞
以上、本実施形態に係るＣＣＤリニアセンサ１００の構成および機能について説明した。
以下に、本実施形態に係るＣＣＤリニアセンサ１００における画素ピッチとライン間隔との関係、解像度の変更処理等について、通常のＣＣＤリニアセンサを比較例として、図面に関連付けて説明する。
【００５７】
図６は、本実施形態における画素ピッチとセンサラインの配列ピッチの一設定例を示す図である。
なお、図６においては、センサラインの構成を、本実施形態のメモリレジスタを持たない通常のＣＣＤリニアセンサとして示している。
図７は、図６に示すＣＣＤリニアセンサのタイミングチャートの一例を示す図である。
図７のタイミングチャートでは、保持信号は用いられていない。
【００５８】
また、本実施形態においては、上述したように、各センサライン１１０，１２０，１３０は、複数の画素が主走査方向ＭＳＤに第１ピッチ（Ａ）ＰＴ１１をもってリニアに配列されている。
そして、本実施形態においては、たとえば各センサライン１１０，１２０，１３０は、副走査方向ＳＳＤに、第１ピッチ（Ａ）と同一のピッチに設定された第２ピッチＰＴ１２（ライン間隔）をもって配置される。
【００５９】
図６の例は、一例として挙げられている。
この例は、上述したように、各ライン間隔（第２ピッチ）をセンサ列の主走査方向ＭＳＤの画素ピッチ（第１ピッチ）ＡとしたＣＣＤリニアセンサを示している。
このセンサ構造でのドキュメント読み取りは、ＣＣＤリニアセンサが保持する最大の解像度での読み取りでは、図７に示すように、通常のＣＣＤリニアセンサと同じ各センサを同期させた駆動方式での利用が可能である。
ただし、一般的なスキャナ、ファクシミリなどでのドキュメント読み取りには、対象のドキュメント、用途に応じて解像度を切り替えてスキャン作業を行うことが必要となる。
【００６０】
図８および図９の（Ａ）および（Ｂ）は、最大解像度および最大解像度の１／２の解像度時における読み取りの様子を模式的に示す図である。
図８および図９の（Ａ）が最大解像度時の読み取りの様子を示し、図８および図９の（Ｂ）が最大解像度の１／２の解像度時における読み取りの様子を示している。
【００６１】
図９（Ａ）は、画素加算を行った状態で、ＣＣＤリニアセンサでドキュメントを通常どおり、各センサを同期させた読み取り駆動を行った場合のタイミングチャートの一例を示す図である。
図１０は、第１センサラインと第２センサラインの読み取り駆動をずらしたタイミングチャートの一例を示す図である。
【００６２】
本実施形態のＣＣＤリニアセンサ１００の解像度をセンサが持つ最大の画素数の１／２に設定して読み取りを行う際には、図８（Ｂ）に示しように、ＣＣＤ画素の隣り合う画素信号を２画素分加算して用いることとなる。
そのため、この解像度（１／２）の場合、センサの主走査方向ＭＳＤの画素ピッチＢは、理論上、２倍の長さを持つこととなる。と同時に、副走査方向ＳＳＤの画素ピッチＢも２倍になる。
【００６３】
このとき、本実施形態のＣＣＤリニアセンサ１００におけるライン間隔では、本来もっている各ライン間隔が、最大解像度における主走査ピッチである。このために、擬似的に、画素加算を行った場合の画素ピッチＢに対し、１／２のライン間隔しか保持していないセンサ構造となってしまう。
このように、画素加算を行った状態で、ＣＣＤリニアセンサ１００でドキュメントを通常どおり、各センサを同期させた読み取り駆動を行うと、図９（Ｂ）に示すようになる。
すなわち、この場合、図９（Ｂ）に示すように、第１センサライン１１０と、第２センサライン１２０の間での読み取り位置がずれてしまい、色ずれが発生してしまうおそれがある。
【００６４】
上記色ずれに対し、ＣＣＤセンサライン１００の読み取り位置をＣＣＤリニアセンサ１００内部の駆動部１７０の制御で回避することが可能である。
通常の各ＣＣＤリニアセンサが同期して動く図９の駆動タイミングでは、色ずれが発生する。
それに対し、図１０は、第１センサラインと第２センサラインの読み取り駆動をずらしたタイミングを示している。
【００６５】
このタイミングで駆動された本実施形態のＣＣＤリニアセンサ１００では、色ずれは発生せず、本来のドキュメント画像を構成可能となる。
ただし、このタイミング例そのものでは、各センサラインで読み取った信号の出力時期が読み取り周期のずれ分と同様にずれるため、画像構成の際には、別途外部メモリでの信号処理が必要となる。
また、水平転送レジスタのクロックなども別クロックパルス準備が必要となる。
【００６６】
その点を考慮し、本実施形態のＣＣＤリニアセンサ１００においては、前述したように、内部のセンサ信号読み出し部に、１段のメモリレジスタ（Vgate）を付け加えた構成を有している。
このメモリレジスタ１１３，１２３，１３３は、各色でセンサから読み出した信号電荷を、そのゲートにハイレベルの電位を与えている期間、保持することが可能な構成となっている。
本実施形態においては、図３に示すように、その信号電荷の保持期間はセンサライン毎に異なるため、各センサライン１１０，１２０，１３０のメモリレジスタ１１３，１２３，１３３にそれぞれ別クロックパルスＶgate１，Ｖgate２、Ｖgate３が入力される。
なお、本実施形態においては、図４に示すように、各センサライン１１０，１２０，１３０の読み出し制御を行う制御パルスＲＯＧＳ１，ＲＯＧＳ２，ＲＯＧＳ３と組み合わせ、論理制御を行うことで、単一クロックパルスでの制御も可能となる。
【００６７】
通常のＣＣＤリニアセンサと上述の図１０のタイミングの組み合わせでは、出力信号において各センサでずれが生じていた。
これに対して、図２の構成のＣＣＤリニアセンサにおいて、図５のタイミングでＣＣＤリニアセンサを駆動させると、色ずれ、出力信号位置ずれともに発生せず、また、外部メモリへの負荷も小さなＣＣＤリニアセンサの駆動が可能となる。
また、本実施形態では２画素加算、ライン間隔１ラインと設定しているが、異なる画素加算、異なるライン間隔においても、駆動タイミングによって、本効果が得られる構成である。
【００６８】
以上のように、本実施形態のＣＣＤリニアセンサ１００は、複数の画素が主走査方向に第１ピッチをもってリニアに配列され、画素の信号電荷を読み出し、その信号電荷を出力部１４０〜１６０側に転送する複数のセンサライン１１０，１２０，１３０を有する。
ＣＣＤリニアセンサ１００は、複数のセンサライン１１０，１２０，１３０の信号電荷の読み出し駆動を行う駆動部１７０を有する。
複数のセンサライン１１０，１２０，１３０は、主走査方向に直交する副走査方向に第２ピッチをもって順に配列されている。
各センサライン１１０，１２０，１３０は、複数の画素が第１ピッチをもってリニアに配列されたセンサ列１１１，１２１，１３１と、センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲート１１２，１２２，１３２と、を有する。
各センサライン１１０，１２０，１３０は、読み出しゲートより読み出された信号電荷を出力部側に転送する水平転送レジスタ１１４，１２４，１３４を有する。
各センサライン１１０，１２０，１３０は、さらに読み出しゲートにより読み出された信号電荷を、アクティブの保持信号Ｖgate１，Ｖgate２，Ｖgate２を受けている期間保持して水平転送レジスタに供給するメモリレジスタ１１３，１２３，１３３、を有する。
そして、駆動部１７０は、各センサライン１１０，１２０，１３０に信号電荷の保持期間を設定可能に保持信号Ｖgate１，Ｖgate２，Ｖgate２を生成し、生成した保持信号Ｖgate１，Ｖgate２，Ｖgate２を各センサラインのメモリレジスタに供給する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【００６９】
複数センサラインを保持するＣＣＤリニアセンサにおいて、センサラインの間隔を狭くしたとしても各ライン毎の色ずれの発生を防止することができる。
また、ＣＣＤリニアセンサにおいて、出力信号の出力タイミングを同期させることが可能となる。
また、外部メモリ（ＲＡＭ）などを使用せずに、ＣＣＤリニアセンサ内部で出力同期させることが可能となる。
また、水平転送レジスタのクロックパルスの簡略化が可能である。
【符号の説明】
【００７０】
１００・・・ＣＣＤリニアセンサ（固体撮像素子）、１１０・・・第１センサアレイ、１１１・・・第１センサ列、１１２・・・第１読み出しゲート、１１３・・・第１メモリレジスタ、１１４・・・第１水平転送レジスタ、１２０・・・第２センサアレイ、１２１・・・第２センサ列、１２２・・・第２読み出しゲート、１２３・・・第２メモリレジスタ、１２４・・・第２水平転送レジスタ、１３０・・・第３センサアレイ、１３１・・・第３センサ列、１３２・・・第３読み出しゲート、１３３・・・第３メモリレジスタ、１３４・・・第３水平転送レジスタ、１４０・・・第１出力部、１５０・・・第２出力部、１６０・・・第３出力部、１７０・・・駆動部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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