(57)【要約】【課題】誤動作を防止することができるゲートドライバ、及びこれを有する表示装置を提供する。【解決手段】ゲートドライバ、及びこれを有する表示装置で、ダミーステージは、最後の駆動ステージから受信した最後のキャリー信号に応答して、リセット信号とダミーゲート信号とを出力する。ダミーステージから出力されたリセット信号は、複数の駆動ステージのリセット端子に入力され、ダミーゲート信号は、最後の駆動ステージの制御端子に提供される。したがって、最後の駆動ステージに供給されるダミーゲート信号の歪曲を防止することができ、その結果、最後の駆動ステージがダミーゲート信号により、正常にオフされることで液晶表示パネル上にライン不良が発生することを防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
直前の駆動ステージから直前のキャリー信号を受信する入力端子と、直後の駆動ステージから直後のゲート信号を受信する制御端子と、現在のゲート信号を出力し、直後の駆動ステージの制御端子に接続された出力端子と、現在のキャリー信号を出力し、直後の駆動ステージの入力端子に接続されたキャリー端子と、リセット信号を受信するリセット端子とを各々含む複数の駆動ステージと、
最後 の駆動ステージから最後のキャリー信号を受信する入力端子と、制御信号を受信する制御端子と、前記複数の駆動ステージのリセット端子に、前記リセット信号を提供する第１出力端子と、前記複数の駆動ステージのうちの前記最後の駆動ステージの制御端子にダミーゲート信号を提供する第２出力端子と、を含むダミーステージと、
を含むことを特徴とするゲートドライバ。
【請求項２】
前記ダミーステージは、
前記第１出力端子を通じて出力される前記リセット信号をプルアップさせる第１プルアップ部と、
前記第２出力端子を通じて出力される前記ダミーゲート信号をプルアップさせる第２プルアップ部と、
前記最後のキャリー信号に応答して前記第１及び第２プルアップ部をオンさせ、前記制御信号に応答して前記第１及び第２プルアップ部をオフさせるプルアップ駆動部と、
前記制御信号に応答して前記リセット信号、及び前記ダミーゲート信号をゲートオフ電圧までプルダウンさせるプルダウン部と、をさらに含むことを特徴とする請求項１に記載のゲートドライバ。
【請求項３】
前記第１プルアップ部は、前記プルアップ駆動部の出力端に接続される制御電極、クロックを受信する入力電極、及び前記第１出力端子に接続される出力電極を含む第１プルアップトランジスタを含み、
前記第２プルアップ部は、前記プルアップ駆動部の前記出力端に接続される制御電極、前記クロックを受信する入力電極、及び前記第２出力端子に接続される出力電極を含む第２プルアップトランジスタを含むことを特徴とする請求項２に記載のゲートドライバ。
【請求項４】
前記第２プルアップトランジスタは、前記第１プルアップトランジスタより小さなサイズを有し、ここで前記サイズは、チャネル長さＬに対するチャネル幅Ｗを表すことを特徴とする請求項３に記載のゲートドライバ。
【請求項５】
前記プルダウン部は、
前記制御端子に接続される制御電極、前記ゲートオフ電圧を受信する入力端子、及び前記第１出力端子に接続される出力電極を含む第１プルダウントランジスタと、
前記制御端子に接続される制御電極、前記ゲートオフ電圧を受信する入力端子、及び前記第２出力端子に接続される出力電極を含む第２プルダウントランジスタと、を含むことを特徴とする請求項２に記載のゲートドライバ。
【請求項６】
前記第２プルダウントランジスタは、前記第１プルダウントランジスタより小さなサイズを有し、ここで前記サイズはチャネル長さＬに対するチャネル幅Ｗを表すことを特徴とする請求項５に記載のゲートドライバ。
【請求項７】
前記複数の駆動ステージのうち、最初の駆動ステージの入力端子には、前記直前のキャリー信号の代わりに垂直開始信号が提供され、
前記ダミーステージの前記制御端子に提供される前記制御信号は、前記垂直開始信号を含むを特徴とする請求項１に記載のゲートドライバ。
【請求項８】
各前記駆動ステージは、
前記出力端子を通じて出力される前記現在のゲート信号をプルアップさせるプルアップ部と、
前記キャリー端子を通じて出力される前記現在のキャリー信号をプルアップさせるキャリー部と、
前記の直前のキャリー信号に応答して前記プルアップ部及びキャリー部をオンさせ、前記直後のゲート信号に応答して前記プルアップ部及びキャリー部をオフさせるプルアップ駆動部と、
前記直後のゲート信号に応答して、前記現在のゲート信号及び前記現在のキャリー信号をゲートオフ電圧までプルダウンさせるプルダウン部と、
前記ダミーステージの第１出力端子から出力された前記リセット信号に応答して、前記プルアップ部及び前記キャリー部をオフさせるリセット部と、を含むことを特徴とする請求項１に記載のゲートドライバ。
【請求項９】
前記リセット部は、前記ダミーステージの前記第１出力端子に接続され、前記リセット信号を受信する制御電極、前記ゲートオフ電圧を受信する入力電極、及び前記プルアップ部及び前記キャリー部の制御電極に接続された出力電極を含むリセットトランジスタを含むことを特徴とする請求項８に記載のゲートドライバ。
【請求項１０】
複数のゲートライン、複数のデータライン、及び前記複数のゲートラインと前記複数のデータラインとにより定義された複数の画素領域に各々具備された複数の画素を含み、映像を表示する表示パネルと、
前記複数のデータラインに前記データ信号を提供するデータドライバと、
前記複数のゲートラインに前記ゲート信号を順次出力するゲートドライバと、
を含み、
前記ゲートドライバは、
直前の駆動ステージから直前のキャリー信号を受信する入力端子、直後の駆動ステージから直後のゲート信号を受信する制御端子、現在のゲート信号を出力し、直後の駆動ステージの制御端子に接続された出力端子、現在のキャリー信号を出力し、直後の駆動ステージの入力端子に接続されたキャリー端子、及びリセット信号を受信するリセット端子を各々含む複数の駆動ステージと、
最後の駆動ステージから最後のキャリー信号を受信する入力端子、制御信号を受信する制御端子、前記複数の駆動ステージのリセット端子に前記リセット信号を提供する第１出力端子、及び前記複数の駆動ステージのうちの前記最後の駆動ステージの制御端子にダミーゲート信号を提供する第２出力端子を含むダミーステージと、を含むことを特徴とする表示装置。
【請求項１１】
前記ダミーステージは、
前記第１出力端子を通じて出力される前記リセット信号をプルアップさせる第１プルアップ部と、
前記第２出力端子を通じて出力される前記ダミーゲート信号をプルアップさせる第２プルアップ部と、
前記最後のキャリー信号に応答して前記第１及び第２プルアップ部をオンさせ、前記制御信号に応答して前記第１及び第２プルアップ部をオフさせるプルアップ駆動部と、
前記制御信号に応答して前記リセット信号及び前記ダミーゲート信号をゲートオフ電圧までプルダウンさせるプルダウン部と、を含むことを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記第１プルアップ部は、前記プルアップ駆動部の出力端に接続された制御電極、クロックを受信する入力電極、及び前記第１出力端子に接続された出力電極を含む第１プルアップトランジスタを含み、
前記第２プルアップ部は、前記プルアップ駆動部の前記出力端に接続された制御電極、前記クロックを受信する入力電極、及び前記第２出力端子に接続された出力電極を含む第２プルアップトランジスタを含むことを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記プルダウン部は、
前記制御端子に接続された制御電極、前記ゲートオフ電圧を受信する入力端子、及び前記第１出力端子に接続された出力電極を含む第１プルダウントランジスタと、
前記制御端子に接続された制御電極、前記ゲートオフ電圧を受信する入力端子、及び前記第２出力端子に接続された出力電極を含む第２プルダウントランジスタと、を含むことを特徴とする請求項１１に記載の表示装置。
【請求項１４】
各前記駆動ステージは、
前記出力端子を通じて出力される前記現在のゲート信号をプルアップさせるプルアップ部と、
前記キャリー端子を通じて出力される前記現在のキャリー信号をプルアップさせるキャリー部と、
前記直前のキャリー信号に応答して前記プルアップ部及びキャリー部をオンさせ、前記直後のゲート信号に応答して前記プルアップ部及びキャリー部をオフさせるプルアップ駆動部と、
前記直後のゲート信号に応答して前記現在のゲート信号及び前記現在のキャリー信号をゲートオフ電圧までプルダウンさせるプルダウン部と、
前記ダミーステージの第１出力端子から出力された前記リセット信号に応答して前記プルアップ部及び前記キャリー部をオフさせるリセット部と、を含むことを特徴とする請求項１０記載の表示装置。
【請求項１５】
前記各駆動ステージの出力端子は、前記複数のゲートラインのうちの対応するゲートラインの第１端部に電気的に接続され、
前記各駆動ステージは、前記対応するゲートラインの第２端部に電気的に接続され、前記直後のゲート信号に応答して前記対応するゲートラインに印加された現在のゲート信号を放電する放電部をさらに含むことを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記表示パネルは、前記ダミーステージの前記第２出力端子と前記放電部を電気的に接続するダミーゲートラインをさらに含むことを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記表示パネルは、前記データラインが延長された方向に長い長方形形状を有し、
前記複数のゲートラインの数が、前記複数のデータラインの数より多いことを特徴とする請求項１０に記載の表示装置。
【請求項１８】
前記ゲートドライバは、薄膜工程を通じて前記表示パネル上に直接形成されることを特徴とする請求項１７に記載の表示装置。
【請求項１９】
複数の駆動ステージを形成し、
ダミーステージを形成すること、
を含み、
各駆動ステージは、直前の駆動ステージから直前のキャリー信号を受信する入力端子と、
直後の駆動ステージから直後のゲート信号を受信する制御端子と、
現在のゲート信号を出力し、前記直後の駆動ステージの制御端子に接続される出力端子と、
現在のキャリー信号を出力し、前記直後の駆動ステージの入力端子に接続されるキャリー端子と、
リセット信号を受信するリセット端子と、を含み、
前記ダミーステージは、
最後の駆動ステージから最後のキャリー信号を受信する入力端子と、
制御信号を受信する制御端子と、
前記複数の駆動ステージのリセット端子に前記リセット信号を提供する第１出力端子と、
前記複数の駆動ステージのうち、前記最後の駆動ステージの制御端子にダミーゲート信号を提供する第２出力端子と、を含むことを特徴とするゲートドライバの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートドライバ、及びこれを備えた表示装置に関し、より詳細には、誤動作を防止することのできるゲートドライバ、及びこれを備えた表示装置に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は、下部基板、下部基板と対向し具備される上部基板、及び下部基板と上部基板との間に形成された液晶層からなり、映像を表示する液晶表示パネルを具備する。
【０００３】
液晶表示パネルには、複数のゲートライン、複数のデータライン、及び複数のゲートラインと複数のデータラインとに接続された複数の画素が具備される。液晶表示パネルには、複数のゲートラインにゲート信号を順次に出力するためのゲート駆動回路が薄膜工程を通じて直接形成される。
【０００４】
一般的に、ゲート駆動回路は、連続に接続された複数の駆動ステージからなって順次ゲート信号を出力するシフトレジスタからなる。各駆動ステージは、直前のステージから受信したキャリー信号に応答して、対応するゲートラインにゲート信号を出力し、直後の駆動ステージにキャリー信号を提供する。
【０００５】
また、各駆動ステージは、直後の駆動ステージのゲート信号により、オフされる。しかし、最後の駆動ステージは、直後の駆動ステージが存在しないために、最後の駆動ステージを正常にオフさせるための方法が要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、最後の駆動ステージの出力特性を改善し、各駆動ステージを正常にリセットさせるためのゲートドライバを提供することである。
【０００７】
本発明の他の目的は、上述したゲートドライバを具備する表示装置を提供することである。
【課題を解決するための手段】
【０００８】
上述した目的を達成するための本発明の一実施形態によるゲートドライバは、複数の駆動ステージ、及びダミーステージを含む。
【０００９】
各駆動ステージは、直前の駆動ステージから直前のキャリー信号を受信する入力端子、直後の駆動ステージから直後のゲート信号を受信する制御端子、現在のゲート信号を出力し、直後の駆動ステージの制御端子に接続された出力端子、現在のキャリー信号を出力し、直後の駆動ステージの入力端子に接続されたキャリー端子、及びリセット信号を受信するリセット端子を含む。
【００１０】
ダミーステージは、最後の駆動ステージから最後のキャリー信号を受信する入力端子、制御信号を受信する制御端子、複数の駆動ステージのリセット端子にリセット信号を提供する第１出力端子、及び最後の駆動ステージの制御端子にダミーゲート信号を提供する第２出力端子を含む。
【００１１】
本発明の一実施形態による表示装置は、複数のゲートライン、複数のデータライン、及び複数のゲートラインと複数のデータラインとにより定義された複数の画素領域に各々具備された複数の画素を含み、映像を表示する表示パネル、複数のデータラインにデータ信号を提供するデータドライバ、及び複数のゲートラインにゲート信号を順次出力するゲートドライバを含む。
【００１２】
ゲートドライバは、複数の駆動ステージ、及びダミーステージを含む。
【００１３】
各駆動ステージは、直前の駆動ステージから直前のキャリー信号を受信する入力端子、直後の駆動ステージから直後のゲート信号を受信する制御端子、現在のゲート信号を出力し、直後の駆動ステージの制御端子に接続された出力端子、現在のキャリー信号を出力し、直後の駆動ステージの入力端子に接続されたキャリー端子、及びリセット信号を受信するリセット端子を含む。
【００１４】
ダミーステージは、最後の駆動ステージから最後のキャリー信号を受信する入力端子、制御信号を受信する制御端子、複数の駆動ステージのリセット端子にリセット信号を提供する第１出力端子、及び最後の駆動ステージの制御端子にダミーゲート信号を提供する第２出力端子を含む。
【発明の効果】
【００１５】
このようなゲートドライバ、及びこれを備えた表示装置によると、ダミーステージは、最後の駆動ステージから受信した最後のキャリー信号に応答して、リセット信号及びダミーゲート信号を出力する。ダミーステージから出力されたリセット信号は、複数の駆動ステージのリセット端子に入力され、ダミーゲート信号は、最後の駆動ステージの制御端子に提供される。
【００１６】
したがって、本発明によれば、最後の駆動ステージに供給されるダミーゲート信号の歪曲を防止でき、その結果、最後の駆動ステージがそのダミーゲート信号により、正常にオフされることで液晶表示パネル上にライン不良が発生することを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係るゲートドライバのブロック図である。
【図２】図１に図示された最後の駆動ステージの回路図である。
【図３】図１に図示されたダミーステージの回路図である。
【図４】従来のゲートドライバから出力されるゲート信号を示す波形図である。
【図５】本発明の実施形態に係るゲートドライバから出力されるゲート信号を示す波形図である。
【図６】本発明の実施形態に係る表示装置の平面図である。
【図７】図６に図示されたゲートラインに印加される信号を示す波形図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の望ましい実施の形態をより詳細に説明する。
【００１９】
図１は、本発明の実施形態に係るゲートドライバのブロック図である。
【００２０】
図１を参照すると、ゲートドライバ１００は、互いに連続に接続された複数の駆動ステージＳＲＣ１〜ＳＲＣｎ、及びダミーステージＤＳＲＣからなる一つのシフトレジスタを含む。シフトレジスタは、複数のゲートラインＧＬ１〜ＧＬＮの第１端部に隣接して 具備される。
【００２１】
各駆動ステージＳＲＣ１〜ＳＲＣｎは、入力端子ＩＮ、第１及び第２クロック端子ＣＫ１、ＣＫ２、制御端子ＣＴ、電圧入力端子Ｖｉｎ、リセット端子ＲＥ、出力端子ＯＵＴ、及びキャリー端子ＣＲを含む。ダミーステージＤＳＲＣは、入力端子ＩＮ、第１及び第２クロック端子ＣＫ１、ＣＫ２、制御端子ＣＴ、電圧入力端子Ｖｉｎ、第１出力端子ＯＵＴ１、及び第２出力端子ＯＵＴ２を含む。
【００２２】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの入力端子ＩＮは、直前のステージのキャリー端子ＣＲに電気的に接続し、直前のキャリー信号を受信する。但し、複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの最初のステージＳＲＣ１の入力端子ＩＮには、直前のキャリー信号の代りにゲートドライバ１００の駆動を開始する垂直開始信号ＳＴＶが提供される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの制御端子ＣＴは、直後のステージの出力端子ＯＵＴに電気的に接続され、直後のゲート信号を受信する。但し、複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの最後のステージＳＲＣｎの制御端子ＣＴは、ダミーステージＤＳＲＣの第２出力端子ＯＵＴ２に電気的に接続される。本発明の一実施形態では、ダミーステージＤＳＲＣの制御端子ＣＴには、直後のステージからの直後のゲート信号の代りに垂直開始信号ＳＴＶが提供される。
【００２３】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの奇数番目のステージＳＲＣ１、ＳＲＣ３、．．．ＳＲＣｎ-１の第１クロック端子ＣＫ１には、第１クロックＣＫＶが提供され、第２クロック端子ＣＫ２には、第１クロックＣＫＶと反転した位相を有する第２クロックＣＫＶＢが提供される。
【００２４】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの偶数番目のステージＳＲＣ２、．．．ＳＲＣｎの第１クロック端子ＣＫ１には、第２クロックＣＫＶＢが提供され、第２クロック端子ＣＫ２には、第１クロックＣＫＶが提供される。ｎが偶数だと仮定すると、ダミーステージＤＳＲＣの第１クロック端子ＣＫ１には、第１クロックＣＫＶが提供され、第２クロック端子ＣＫ２には、第２クロックＣＫＶＢが提供される。
【００２５】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎ及びダミーステージＤＳＲＣの電圧入力端子Ｖｉｎには、ゲートオフ電圧Ｖｏｆｆが提供される。ゲートオフ電圧Ｖｏｆｆは、グラウンド電圧またはマイナス電圧であってもよい。
【００２６】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの出力端子ＯＵＴには、複数のゲートラインＧＬ１〜ＧＬｎが電気的に各々接続される。したがって、複数の駆動ステージＳＲＣ１〜ＳＲＣｎは、出力端子ＯＵＴを通じてゲート信号を順次に出力し、複数のゲートラインＧＬ１〜ＧＬｎに印加する。
【００２７】
各駆動ステージＳＲＣ１〜ＳＲＣｎのキャリー端子ＣＲは、直後のステージの入力端子ＩＮに電気的に接続され、直後のステージにキャリー信号を提供する。最後の駆動ステージＳＲＣｎのキャリー端子ＣＲは、ダミーステージＤＳＲＣの入力端子ＩＮに電気的に接続される。
【００２８】
ダミーステージＤＳＲＣの第１出力端子ＯＵＴ１は、複数の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥに電気的に接続され、ダミーステージＤＳＲＣの第２出力端子ＯＵＴ２は、最後の駆動ステージＳＲＣｎの制御端子ＣＴに電気的に接続される。したがって、ダミーステージＤＳＲＣは、複数の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥにリセット信号を提供し、複数の駆動ステージＳＲＣ１〜ＳＲＣＮをリセットする。また、ダミーステージＤＳＲＣは、最後の駆動ステージＳＲＣｎの制御端子ＣＴにダミー出力信号を提供し、最後の駆動ステージＳＲＣｎから出力されるゲート信号を低電圧レベルにする。
【００２９】
各駆動ステージＳＲＣ１〜ＳＲＣｎは、対応するゲートラインＧＬ１〜ＧＬｎの第２端部に接続された放電トランジスタＮＴ１５を含む。放電トランジスタＮＴ１５は、直後のゲートラインに接続された制御電極、ゲートオフ電圧Ｖｏｆｆを受信する入力電極、及び対応するゲートラインに接続された出力電極を含む。したがって、放電トランジスタＮＴ１５は、直後のステージから出力された直後のゲート信号に応答して対応するゲートラインをゲートオフ電圧Ｖｏｆｆまで放電させる。
【００３０】
ここで、最後のゲートラインＧＬｎを放電させる放電トランジスタＮＴ１５の制御電極は、ダミーゲートラインＤＧＬを通じてダミーステージＤＳＲＣの第２出力端子ＯＵＴ２に電気的に接続される。したがって、最後の放電トランジスタＮＴ１５は、ダミーステージＤＳＲＣの第２出力端子ＯＵＴ２から出力されたダミー出力信号に応答して最後のゲートラインＧＬｎをゲートオフ電圧Ｖｏｆｆまで放電させる。
【００３１】
図２は、図１に図示された最後の駆動ステージの回路図である。ゲートドライバ１００に具備される複数の駆動ステージＳＲＣ１〜ＳＲＣｎは、互いに同一な内部構成を有するので、図２で最後の駆動ステージを図示して説明することによって、残りの駆動ステージに対する説明を省略する。
【００３２】
図２を参照すると、最後の駆動ステージＳＲＣｎは、プルアップ部２１１、キャリー部２１２、プルダウン部２１３、プルアップ駆動部２１４、リップル防止部２１５、ホールディング部２１６、インバーター部２１７、及びリセット部２１８を含む。
【００３３】
プルアップ部２１１は、プルアップ駆動部２１４の出力端(以下、Ｑ−ノード)ＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるプルアップトランジスタＮＴ１を含む。プルアップトランジスタＮＴ１は、プルアップ駆動部２１４から出力された電圧に応答して、出力端子ＯＵＴを通じて出力される現在のゲート信号を、第１クロック端子ＣＫ１を通じて提供されるクロック(以下、第２クロックＣＫＶＢ(図１に図示される))のハイレベルまでプルアップさせる。プルアップトランジスタＮＴ１は、あるフレームにおいて、第２クロックＣＫＶＢのハイ区間(以下、第１区間)の間はオンされ、第１区間の間 、現在のゲート信号をハイ状態に維持する。
【００３４】
キャリー部２１２は、Ｑ−ノードＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及びキャリー端子ＣＲ に接続された出力電極からなるキャリートランジスタＮＴ２を含む。キャリートランジスタＮＴ２は、プルアップ駆動部２１４から出力された電圧に応答して、キャリー端子ＣＲを通じて出力される現在のキャリー信号を第２クロックＣＫＶＢのハイレベルまでプルアップさせる。キャリートランジスタＮＴ２は、あるフレームにおいて、第１区間の間はオンされ、第１区間の間、現在のキャリー信号をハイ状態に維持する。
【００３５】
プルダウン部２１３は、制御端子ＣＴに接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるプルダウントランジスタＮＴ３を含む。プルダウントランジスタＮＴ３は、直後のステージからの直後のゲート信号に応答して、プルアップされた現在のゲート信号を電圧入力端子Ｖｉｎを通じて供給されたゲートオフ電圧Ｖｏｆｆ(図１に図示される)までプルダウンさせる。すなわち、プルダウントランジスタＮＴ３は、第１区間後に直後のゲート信号によりオンされ、現在のゲート信号をロー状態にプルダウンさせる。
【００３６】
プルアップ駆動部２１４は、バッファートランジスタＮＴ４、第１キャパシターＣ１、第２キャパシターＣ２、及び放電トランジスタＮＴ５を含む。バッファートランジスタＮＴ４は、入力端子ＩＮに共通に接続された入力電極及び制御電極、及びＱ−ノードＱＮに接続された出力電極からなる。第１キャパシターＣ１は、Ｑ−ノードＱＮと出力端子ＯＵＴとの間に接続され、第２キャパシターＣ２は、キャリートランジスタＮＴ２の制御電極とキャリー端子ＣＲとの間に接続される。一方、放電トランジスタＮＴ５は、バッファートランジスタＮＴ４の出力電極に接続された入力電極、制御端子ＣＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００３７】
バッファートランジスタＮＴ４が直前のキャリー信号に応答してオンすると、Ｑ−ノードＱＮの電位が上昇し、プルアップトランジスタＮＴ１、及びキャリートランジスタＮＴ２がオンする。オンしたプルアップトランジスタＮＴ１、及びオンしたキャリートランジスタＮ２により、出力端子ＯＵＴ、及びキャリー端子ＣＲの電位が上昇すると、Ｑ−ノードＱＮの電位は、第１及び第２キャパシターＣ１、Ｃ２により押し上げられる。したがって、プルアップトランジスタＮＴ１及びキャリートランジスタＮＴ２はオン状態を維持し、現在のゲート信号と現在のキャリー信号とは、第２クロックＣＫＶＢの第１区間の間にハイ状態で生成される。
【００３８】
放電トランジスタＮＴ５が直後のゲート信号に応答してオンすると、第１キャパシターＣ１に充電された電荷は、放電トランジスタＮＴ５を通じてゲートオフ電圧Ｖｏｆｆまで放電される。したがって、Ｑ−ノードＱＮの電位は、ゲートオフ電圧Ｖｏｆｆまで下がり、その結果、プルアップトランジスタＮＴ１及びキャリートランジスタＮＴ２は、オフされる。したがって、出力端子ＯＵＴ及びキャリー端子ＣＲには、ハイ状態の現在のゲート信号、及び現在のキャリー信号が出力されない。
【００３９】
リップル防止部２１５は、第１乃至第３リップル防止トランジスタＮＴ６、ＮＴ７、ＮＴ８からなり、あるフレームのうち、第１区間を除外した第２区間の間、現在のゲート信号及び現在のキャリー信号が第１クロックＣＫＶまたは第２クロックＣＫＶＢにより、リップルされることを防止する。
【００４０】
第１リップル防止トランジスタＮＴ６は、第１クロック端子ＣＫ１に接続された制御電極、出力端子ＯＵＴに接続された入力電極、及びＱ−ノードＱＮに接続された出力電極を含む。第２リップル防止トランジスタＮＴ７は、第２クロック端子ＣＫ２に接続された制御電極、入力端子ＩＮに接続された入力電極、及びＱ−ノードＱＮに接続された出力電極からなる。第３リップル防止トランジスタＮＴ８は、第２クロック端子ＣＫ２に接続された制御電極、出力端子ＯＵＴに接続された入力電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００４１】
第２区間の間、第１リップル防止トランジスタＮＴ６は、第２クロックＣＫＶＢに応答して出力端子ＯＵＴから出力されたロー状態の現在のゲート信号をＱ−ノードＱＮに提供する。したがって、第２区間における第２クロックＣＫＶＢのハイ区間でＱ−ノードＱＮの電位は、ロー状態に維持される。これにより、第１リップル防止トランジスタＮＴ６は、第２区間における第２クロックＣＫＶＢのハイ区間でプルアップトランジスタＮＴ１及びキャリートランジスタＮＴ２がオンされることを防止する。
【００４２】
第２区間の間、第２リップル防止トランジスタＮＴ７は、第２クロック端子ＣＫ２を通じて提供されたクロック(以下、第１クロックＣＫＶ（図１参照)）に応答して、入力端子ＩＮを通じて入力されるロー状態の直前のキャリー信号をＱ−ノードＱＮに提供する。したがって、第２区間において、第１クロックＣＫＶのハイ区間でＱ−ノードＱＮの電位は、ロー状態に維持される。この結果、第２リップル防止トランジスタＮＴ７は、第２区間のうち、第１クロックＣＫＶのハイ区間の間、プルアップトランジスタＮＴ１及びキャリートランジスタＮＴ２がオンされることを防止する。
【００４３】
第３リップル防止トランジスタＮＴ８は、第１クロックＣＫＶに応答して、現在のゲート信号をゲートオフ電圧Ｖｏｆｆまで放電する。したがって、第３リップル防止トランジスタＮＴ８は、第２区間における第１クロックＣＫＶのハイ区間で現在のゲート信号をゲートオフ電圧Ｖｏｆｆに維持する。
【００４４】
一方、ホールディング部２１６は、インバーター部２１７の出力端に接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるホールディングトランジスタＮＴ９を含む。インバーター部２１７は、第１乃至第４インバータートランジスタＮＴ１０、ＮＴ１１、ＮＴ１２、ＮＴ１３と、第３及び第４キャパシターＣ３、Ｃ４とからなり、ホールディングトランジスタＮＴ９をオンまたはオフさせる。
【００４５】
第１インバータートランジスタＮＴ１０は、第１クロック端子ＣＫ１に共に接続された入力電極及び制御電極、及び第４キャパシターを通じて第２インバータートランジスタＮＴ１１の出力電極に接続された出力電極からなる。第２インバータートランジスタＮＴ１１は、第１クロック端子ＣＫ１に接続された入力電極、第３キャパシターを通じて入力電極と接続された制御電極、及びホールディングトランジスタＮＴ９の制御電極に接続された出力電極からなる。第３インバータートランジスタＮＴ１２は、第１インバータートランジスタＮＴ１０の出力電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第４インバータートランジスタＮＴ１３は、ホールディングトランジスタＮＴ９の制御電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００４６】
第３及び第４インバータートランジスタＮＴ１２、ＮＴ１３が出力端子ＯＵＴを通じて出力されるハイ状態の現在のゲート信号に応答してオンされると、第１及び第２インバータートランジスタＮＴ１０、ＮＴ１１から出力された第２クロックＣＫＶＢは、オンした第３及び第４インバータートランジスタＮＴ１２、ＮＴ１３により、ゲートオフ電圧Ｖｏｆｆまで放電される。したがって、ホールディングトランジスタＮＴ９は、現在のゲート信号がハイ状態に維持される第１区間の間、オフ状態に維持される。
【００４７】
この後、第２区間で現在のゲート信号がロー状態に転換されると、第３及び第４インバータートランジスタＮＴ１２、ＮＴ１３は、オフされる。したがって、第１及び第２インバータートランジスタＮＴ１０、ＮＴ１１から出力された第２クロックＣＫＶＢは、ホールディングトランジスタＮＴ９に印加され、ホールディングトランジスタＮＴ９をオンさせる。結果的に、現在のゲート信号は、ホールディングトランジスタＮＴ９により、第２区間のにおける第２クロックＣＫＶＢのハイ区間の間ゲートオフ電圧Ｖｏｆｆに維持されてもよい。
【００４８】
一方、リセット部２１８は、リセット端子ＲＥに接続された制御電極、プルアップトランジスタＮＴ１の制御電極に接続された入力電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなるリセットトランジスタＮＴ１４を含む。
【００４９】
リセットトランジスタＮＴ１４は、リセット端子ＲＥを通じて入力されたダミーステージＤＳＲＣ（図１に図示される)の第１出力端子から出力されたリセット信号に応答して、Ｑ−ノードＱＮの電位をゲートオフ電圧Ｖｏｆｆまで放電させる。したがって、プルアップトランジスタＮＴ１及びキャリートランジスタＮＴ２がダミーステージＤＳＲＣのリセット信号に応答してオフする。図１に図示されたように、ダミーステージＤＳＲＣのリセット信号は、ｎ個の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥに提供され、各駆動ステージに具備されたプルアップトランジスタＮＴ１及びキャリートランジスタＮＴ２をオフさせ、ｎ個の駆動ステージＳＲＣ１〜ＳＲＣｎを全部リセットする。
【００５０】
図３は、図１に図示されたダミーステージの回路図である。図３に図示された構成要素のうち、図２に図示された構成要素と同一の構成要素に対しては、同一の符号を使用し、それに対する具体的な説明は省略する。
【００５１】
図３を参照すると、ダミーステージＤＳＲＣは、第１プルアップ部２１１、第２プルアップ部２１９ａ、プルダウン部２１９ｂ、プルアップ駆動部２１４、リップル防止部２１５、ホールディング部２１６、及びインバーター部２１７を含む。
【００５２】
第１プルアップ部２１１は、プルアップ駆動部２１４の出力端(以下、Ｑ−ノード)ＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及び第１出力端子ＯＵＴ１に接続された出力電極からなる第１プルアップトランジスタＮＴ１を含む。第１プルアップトランジスタＮＴ１は、プルアップ駆動部２１４から出力された電圧に応答して、第１出力端子ＯＵＴ１を通じて出力されるリセット電圧を第１クロック端子ＣＫ１を通じて提供されたクロック(以下、第１クロックＣＫＶ（図１に図示される))のハイレベルまでプルアップさせる。
【００５３】
第２プルアップ部２１９ａは、Ｑ−ノードＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及び第２出力端子ＯＵＴ２に接続された出力電極からなる第２プルアップトランジスタＮＴ１６を含む。第２プルアップトランジスタＮＴ１６は、プルアップ駆動部２１４から出力された電圧に応答して、第２出力端子ＯＵＴ２を通じて出力されるダミーゲート信号を第１クロックＣＫＶのハイレベルまでプルアップさせる。
【００５４】
ここで、第２プルアップトランジスタＮＴ１６は、第１プルアップトランジスタＮＴ１より小さなサイズを有する。本発明の一例では、第１及び第２プルアップトランジスタＮＴ１、ＮＴ１６のチャネルの長さが互いに同一だと仮定するとき、第１プルアップトランジスタＮＴ１は、６０３０μｍのチャネル幅を有し、第２プルアップトランジスタＮＴ１６は、７００μｍのチャネル幅を有する。
【００５５】
プルダウン部２１９ｂは、第１プルダウントランジスタＮＴ３、及び第２プルダウントランジスタＮＴ１７を含む。
【００５６】
第１プルダウントランジスタＮＴ３は、制御端子ＣＴに接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び第１出力端子ＯＵＴ１に接続された出力電極からなる。第２プルダウントランジスタＮＴ１７は、制御端子ＣＴに接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び第２出力端子ＯＵＴ２に接続された出力電極からなる。
【００５７】
第１及び第２プルダウントランジスタＮＴ３、ＮＴ１７は、垂直開始信号に応答してリセット電圧、及びダミーゲート信号を各々電圧入力端子Ｖｉｎを通じて供給されたゲートオフ電圧Ｖｏｆｆまでプルダウンさせる。
【００５８】
ここで、第２プルダウントランジスタＮＴ１７は、第１プルダウントランジスタＮＴ３より小さなサイズを有する。本発明の一実施形態では、第１及び第２プルダウントランジスタＮＴ３、ＮＴ１７のチャネルの長さが互いに同一だと仮定するとき、第１プルダウントランジスタＮＴ３は、７０００μｍのチャネル幅を有し、第２プルダウントランジスタＮＴ１７は、７００μｍのチャネル幅を有する。
【００５９】
このように、ダミーステージＤＳＲＣで、複数の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥに接続される第１出力端子ＯＵＴ１と最後の駆動ステージＳＲＣｎの制御端子ＣＴに接続された第２出力端子ＯＵＴ２とが分離されて、具備されることにより、最後の駆動ステージＳＲＣｎに印加されるダミーゲート信号の出力特性を改善でき、その結果、最後の駆動ステージＳＲＣｎから出力されるゲート信号が歪曲されることを防止することができる。
【００６０】
図４は、従来のゲートドライバから出力されるゲート信号を示す波形図であり、図５は、本発明の一実施形態に係るゲートドライバから出力されるゲート信号を示す波形図である。
【００６１】
図４を参照すると、ダミーステージＤＳＲＣの出力端子が複数の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥと最後の駆動ステージＳＲＣｎの制御端子ＣＴとに共通に接続された場合における、最後の駆動ステージＳＲＣｎのゲート信号ＧＳｎとダミーステージＤＳＲＣの出力端子から出力されるダミーゲート信号ＤＧＳとが図示される。
【００６２】
ダミーステージＤＳＲＣの出力端子が複数の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥと最後の駆動ステージ制御端子ＣＴに共通に接続されると、出力端子に接続された負荷が増加する。この負荷により、ダミーゲート信号ＤＧＳは、所望のレベル(すなわち、最後の駆動ステージＳＲＣｎの制御端子ＣＴに接続されたトランジスタ(例えば、プルダウントランジスタＮＴ３、放電トランジスタＮＴ５、ＮＴ１５（図１及び図２に図示される)）をオンさせるために必要な電圧レベル)まで上昇することができない。その結果、最後の駆動ステージＳＲＣｎのゲート信号ＧＳｎがブランク区間(Ｔｂｌａｎｋ)で望ましくない状態で出力される。
【００６３】
しかし、ダミーステージＤＳＲＣが複数の駆動ステージＳＲＣ１〜ＳＲＣｎのリセット端子ＲＥに接続された第１出力端子ＯＵＴ１と最後の駆動ステージＳＲＣｎの制御端子ＣＴに接続された第２出力端子ＯＵＴ２とを具備すると、図５に図示されるように、第２出力端子ＯＵＴ２から出力されるダミーゲート信号ＤＧＳは、最後の駆動ステージＳＲＣｎの制御端子ＣＴに接続されたトランジスタＮＴ２、ＮＴ５、及びＮＴ１５の閾値電圧よりも上昇する。したがって、ブランク区間(Ｔｂｌａｎｋ)の間に、最後の駆動ステージＳＲＣｎのゲート信号ＧＳｎがダミーゲート信号ＤＧＳにより、正常に放電される。
【００６４】
図６は、本発明の他の実施形態に係る表示装置の平面図であり、図７は、図６に図示されたゲートラインに印加されるゲート信号を示す波形図である。
【００６５】
図６を参照すると、表示装置２００は、映像を表示する表示パネル２１０、表示パネル２１０にゲート信号を出力するゲートドライバ２２０、及び表示パネル２１０にデータ信号を出力するデータドライバ２３０を含む。
【００６６】
表示パネル２１０は、下部基板、下部基板と面する上部基板、及び下部基板と上部基板との間に介在された液晶層(図示せず)からなる液晶表示パネルであってもよい。
【００６７】
表示パネル２１０には、複数のゲートラインＧＬ１〜ＧＬ４ｎ、及び複数のゲートラインＧＬ１〜ＧＬ４ｎと絶縁されて交差する複数のデータラインＤＬ１〜ＤＬｍにより、マトリックス形状の複数の画素領域が定義される。各画素領域には、画素が具備され、画素に対応して一つの色画素が配置される。表示パネル２１０には、レッド、グリーン、及びブルー色画素Ｒ、Ｇ、Ｂが具備されてもよい。
【００６８】
表示パネル２１０は、データラインＤＬ１〜ＤＬｍが延長された方向に長い長方形形状を有し、表示パネル２１０に具備されるゲートラインＧＬ１〜ＧＬ４ｎの個数がデータラインＤＬ１〜ＤＬｍの個数より多い。色画素Ｒ、Ｇ、Ｂは、ゲートライン等ＧＬ１〜ＧＬ４ｎが延長された方向に長い縦ピクセル形状を有する。
【００６９】
ゲートドライバ２２０は、複数のゲートラインＧＬ１〜ＧＬ４ｎに電気的に接続され、複数のゲートラインＧＬ１〜ＧＬ４ｎにゲート信号を順次に印加する。データドライバ２３０は、複数のデータラインＤＬ１〜ＤＬｍに電気的に接続されて複数のデータラインＤＬ１〜ＤＬｍにデータ信号を印加する。
【００７０】
ゲートドライバ２２０は、表示パネル２１０に画素を形成する薄膜工程を通じて表示パネル２１０に直接に形成されてもよく、データドライバ２３０は、チップの形状を有し、表示パネル２１０上に実装される。
【００７１】
図７を参照すると、ゲートドライバ２２０には、第１乃至第４クロックＣＫＶ１、ＣＫＶ２、ＣＫＶ３、ＣＫＶ４、及び第１乃至第４クロックバーＣＫＶＢ１、ＣＫＶＢ２、ＣＫＶＢ３、ＣＫＶＢ４が提供される。
【００７２】
あるフレームを１Ｆ時間だと仮定し、ゲートラインＧＬ１〜ＧＬ４ｎが４ｎ個(ｎは、１以上の正数)からなるとき、第１乃至第４クロックＣＫＶ１、ＣＫＶ２、ＣＫＶ３、ＣＫＶ４は、１Ｆ/ｎ時間(以下、１Ｈ時間)の間ハイ状態を維持し、第２クロックＣＫＶ２は第１クロックＣＫＶ１より約Ｈ/４時間遅延され、第３クロックＣＫＶ３は第２クロックＣＫＶ２より約Ｈ/４時間遅延され、第４クロックＣＫＶ４は第３クロックＣＫＶ３より約Ｈ/４時間遅延される。第１乃至第４クロックバーＣＫＶＢ１、ＣＫＶＢ２、ＣＫＶＢ３、ＣＫＶＢ４は、第１乃至第４クロックＣＫＶ１、ＣＫＶ２、ＣＫＶ３、ＣＫＶ４と各々反転された位相を有する。
【００７３】
第１乃至第４ゲートラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４には、第１乃至第４クロックＣＫＶ１、ＣＫＶ２、ＣＫＶ３、ＣＫＶ４のハイ区間に各々対応して生成されたゲート信号が順次印加され、第５乃至第８ゲートラインＧＬ５、ＧＬ６、ＧＬ７、ＧＬ８には、第１乃至第４クロックバーＣＫＶＢ１、ＣＫＶＢ２、ＣＫＶＢ３、ＣＫＶＢ４のハイ区間に各々対応して生成されたゲート信号が順次印加される。
【００７４】
図面に図示しないが、ゲートドライバ２２０は、第１乃至第４クロックＣＫＶ１、ＣＫＶ２、ＣＫＶ３、ＣＫＶ４を各々受信し、第１乃至第４クロックバーＣＫＶＢ１、ＣＫＶＢ２、ＣＫＶＢ３、ＣＫＶＢ４を各々受信する４個のシフトレジスタを含んでもよい。
【００７５】
ゲートラインの個数が増加するほど、ゲートドライバ２２０に具備されるシフトレジスタの個数が増加するが、この場合にも、ダミーステージＤＳＲＣは、複数の駆動ステージのリセット端子ＲＥに接続された第１出力端子ＯＵＴ１と最後の駆動ステージＳＲＣｎの制御端子ＣＴに接続された第２出力端子ＯＵＴ２とを具備する。
【００７６】
したがって、複数の駆動ステージの個数が増加し、第１出力端子ＯＵＴ１に接続された負荷が増加しても、最後の駆動ステージＳＲＣｎに印加されるダミーゲート信号の歪曲は発生しない。したがって、ダミーゲート信号により、最後の駆動ステージＳＲＣｎは正常にオフされることができ、その結果、最後の駆動ステージＳＲＣｎの誤動作により表示パネル２１０上にライン不良が発生することを防止することができる。
【００７７】
以上、本発明の実施形態を参照して説明したが、本発明が属する技術分野において通常の知識を有する者であれば、本発明は上述の実施形態に限定されるものではなく、特許請求の範囲に記載される本発明の思想、及び領域から抜け出さない範囲の内で、本発明を多様に修正、及び変更することができる。
【符号の説明】
【００７８】
１００、２２０      ゲートドライバ
２００      表示装置
２１０      表示パネル
２３０      データドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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