(57)【要約】【課題】ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータ保護（ＬＡ／ＬＲＣ）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力の制御時の信頼性を確保する。【解決手段】ストレージ装置のキャッシュメモリをＣＰＵ側システムメモリと統合しバッテリバックアップした記憶装置を備えたストレージ制御装置において、仮想ウィンドウ機能を持つＡＳＩＣをシステムに付加し、フロントエンドやバックエンドのＩ／Ｏを仮想ウィンドウ経由で行うことによりデータ保証コード（ＬＡ／ＬＲＣ）の付加、データの自動二重化を行う。【選択図】図２
2010128808.tif 000002
【特許請求の範囲】
【請求項１】
ストレージ装置のキャッシュメモリを中央処理装置側システムメモリと統合しバッテリバックアップした記憶装置を備えたストレージ制御装置において、
仮想ウィンドウ機能を持つ特定用途向け集積回路をシステムに付加し、フロントエンドやバックエンドからの入出力制御を前記仮想ウィンドウ経由で行うことを特徴とするストレージ制御装置。
【請求項２】
請求項１記載のストレージ制御装置において、
前記フロントエンドやバックエンドに接続された外部装置から前記特定用途向け集積回路の仮想ウィンドウのアドレスへのアクセスに対し、前記特定用途向け集積回路が前記データ保証コードの付加・検査・削除を行うブロックデータ保護機能とデータのキャッシュ二重書きを行う機能を備えていることを特徴とするストレージ制御装置。
【請求項３】
請求項１記載のストレージ制御装置において、
前記フロントエンドやバックエンドに接続された外部装置からの前記特定用途向け集積回路の仮想ウィンドウ上のアドレスへのアクセスに対し、前記特定用途向け集積回路は予め指示された転送リストに従い、前記記憶装置の転送先アドレスに対して入出力制御を行うことを特徴とするストレージ制御装置。
【請求項４】
請求項３記載のストレージ制御装置において、
前記特定用途向け集積回路は、ユーザデータまたは制御データの二重書き処理を行う際には、前記転送先アドレスを二重書き用仮想ウィンドウのアドレスとし、書き込まれたデータを自系と他系のキャッシュメモリにコピーして書き込むことを特徴とするストレージ制御装置。
【請求項５】
ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリと中央処理装置とフロントエンドチップとバックエンドチップがメモリコントロールハブに接続され、メモリコントロールハブには更に特定用途向け集積回路が接続されたストレージ制御装置において、
特定用途向け集積回路には、仮想ウィンドウ機能が備えられており、フロントエンドチップを介した上位装置からの仮想ウィンドウのアドレスを指定したデータの入出力、あるいは、バックエンドチップを介した下位装置からの仮想ウィンドウアドレスを指定したデータの入出力に応答して、ＬＡ／ＬＲＣ付加・検査・削除を行って、前記ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ、あるいは、二重化パスを経由して他系のキャッシュ装置等へのキャッシュの二重書きのデータ入出力を行うことを特徴とするストレージ制御装置。
【請求項６】
請求項５に記載のストレージ制御装置において、
前記フロントエンドチップに接続された上位装置やバックエンドに接続された下位装置からの前記特定用途向け集積回路の仮想ウィンドウ上のアドレスへのアクセスに対し、前記特定用途向け集積回路は予め指示された転送リストを前記ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリから読み出し、前記転送リストに従って転送先アドレスに対して前記データの入出力制御を行うことを特徴とするストレージ制御装置。
【請求項７】
ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリと中央処理装置がメモリコントロールハブに接続され、前記メモリコントロールハブに、フロントエンドチップとバックエンドチップと、更に、特定用途向け集積回路が接続されたストレージ制御装置において、
前記特定用途向け集積回路には、仮想ウィンドウ機能が備えられており、フロントエンドチップを介した上位装置からの仮想ウィンドウのアドレスを指定したデータの入出力、あるいは、バックエンドチップを介した下位装置からの仮想ウィンドウアドレスを指定したデータの入出力に応答して、ＬＡ／ＬＲＣ付加・検査・削除を行って、前記ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ、あるいは、二重化パスを経由して他系のキャッシュ装置等へのキャッシュの二重書きのデータ入出力を行うことを特徴とするストレージ制御装置。
【請求項８】
請求項７に記載のストレージ制御装置において、
前記フロントエンドチップに接続された上位装置やバックエンドに接続された下位装置からの前記特定用途向け集積回路の仮想ウィンドウ上のアドレスへのアクセスに対し、前記特定用途向け集積回路は予め指示された転送リストを前記ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリから読み出し、前記転送リストに従って転送先アドレスに対して前記データの入出力制御を行うことを特徴とするストレージ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレージ装置のキャッシュメモリを中央処理装置側システムメモリと統合した記憶装置を備え、データ入出力制御時の信頼性確保を行ったストレージ制御装置に関する。
【背景技術】
【０００２】
複数のディスク装置を含むストレージ装置のデータ入出力の制御に用いられるディスク・キャッシュ等の複数のメモリを活用する技術としては、例えば、特許文献１には、ディスク制御装置に接続されるディスク・キャッシュ装置を不揮発性メモリの部分と揮発性メモリの部分とにより構成し、中央処理装置からの出力処理をディスク・キャッシュ装置の不揮発性部分に書きこんだ段階で処理を完了し、更に、ディスク・キャッシュ装置の不揮発性部分上の複数のデータをまとめてディスク装置に書き込む計算機システムが記載されている。
【０００３】
また、例えば、特許文献２には、ディスクアレイシステムの信頼性を高めるために、データをディスク装置へ書き込む際には、論理データブロック毎に論理的なアドレス値（Logical  Address）や排他的論理和ＬＲＣ（Longitudinal  Redundancy  Check）の保証コードをデータに付加してディスク装置に書き込み、分割したデータの異常アドレスに対する読み出し／書込みの検出やデータ転送中のデータビットエラーの検出を行うディスクアレイシステムが記載されている。
【０００４】
図１９から図２１に、キャッシュメモリをＣＰＵ側システムメモリと統合した記憶装置を備えたストレージ制御装置についての従来例１と従来例２の構成図と、従来例１でのデータ二重書きの例を示す。
【０００５】
図１９の従来例１のストレージ制御装置では、中央処理装置側システムメモリであるＣＳ／ＤＳ（Code  Storage/Data  Storage）メモリとストレージ装置のキャッシュ（Cache）メモリとを統合してバッテリバックアップしたメモリ（Memory）２０１、中央処理装置（ＣＰＵ：Central  Processing  Unit）２０２、フロントエンドチップ（ＦＥ）２０４、バックエンドチップ（ＢＥ）２０６に接続されたメモリコントロールハブ（ＭＣＨ）２０３に、周辺機器インターフェースエクスプレス（ＰＣＩｅ：Peripheral  Component  Interconnect  Express）２０９を接続して、二重パス（Dual  Path）によりデータの二重書きを行っている。
【０００６】
また、図２０の従来例２のストレージ制御装置では、ストレージ装置のキャッシュ（Cache）メモリ２１０と中央処理装置（ＣＰＵ）２０２に接続したメモリコントロールハブ（ＭＣＨ）２０３に接続され、フロントエンドチップ（ＦＥ）２０４、バックエンドチップ（ＢＥ）２０６、中央処理装置側システムメモリであるＣＳ／ＤＳ（Code Storage/Data Storage）とキャッシュ（Cache）メモリとを統合してバッテリバックアップしたキャッシュメモリ（Cache Memory）２０１に接続された特定用途向け集積回路（ＡＳＩＣ）２０７により二重パス（Dual Path）を用いてデータの二重書きを行っている。
【０００７】
図２１に示すように、例えば、従来例１のデータ二重書きでは、（１）データはフロントエンドチップ（ＦＥ）２０４からメモリコントロールハブ（ＭＣＨ）２０３を介して、ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリ２０１に書き込まれ、（２）メモリ２０１に書き込まれたデータがメモリコントロールハブ（ＭＣＨ）２０３を介して中央処理装置（ＣＰＵ）２０２に読み出され、中央処理装置（ＣＰＵ）２０２においてデータの二重化のためのコピー処理がなされ、（３）中央処理装置（ＣＰＵ）２０２からメモリコントロールハブ（ＭＣＨ）２０３を介して、周辺機器インターフェースエクスプレス（ＰＣＩｅ：Peripheral Component Interconnect Express）２０９の二重パス（Dual Path）により他系へのデータの二重書きを行っている。
【特許文献１】特開昭５９−１３５５６３号公報
【特許文献２】特開２０００−３４７８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来例１のストレージ制御装置では、（１）ブロックデータの保護のための保護（ＬＡ／ＬＲＣ）が困難であり、ユ-一ザデータの二重書きはＣＰＵとメモリバス負荷が大きく、また、制御データについても二重書きのためのＣＰＵ及びメモリバスの負荷が大きいという問題点があった。
【０００９】
また、従来例２のストレージ制御装置では、ＡＳｌＣに、ＦＥ２０５とＢＥ２０６に、更に、ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリ２０１が接続される構造のものであって、ＡＳｌＣが高コストとなるという問題点があった。
【００１０】
本発明は、ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータの保護（ＬＡ／ＬＲＣの付加、検査、削除）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力制御時の信頼性を確保することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のストレージ制御装置は、ストレージ装置のキャッシュメモリをＣＰＵ側システムメモリと統合しバッテリバックアップした記憶装置を備えており、仮想ウィンドウ機能を持つＡＳＩＣをシステムに付加し、フロントエンドやバックエンドのＩ／Ｏを仮想ウィンドウ経由で行うことによりデータ保証コード（ＬＡ／ＬＲＣ）の付加、データの自動二重化を行うことを特徴とする。
【００１２】
本発明のストレージ制御装置は、ＡＳＩＣに外部からメモリアクセス可能な仮想ウィンドウ機能を備えており、仮想ウィンドウへのアクセスに対し、ＬＡ／ＬＲＣ付加・検査・削除を行う機能、キャッシュ二重書きを行う機能を有する。
【００１３】
ブロックデータ保護（ＬＡ／ＬＲＣ処理）では、ＦＥ／ＢＥチップの転送先を仮想ウィンドウ上のアドレスとしてＡＳＩＣはあらかじめ指示された転送リストに従い、ＬＡ／ＬＲＣの付加、検査、削除を行う。
【００１４】
また、ユーザデータの二重書き、制御データの二重書きでは、転送先アドレスを二重書き用仮想ウィンドウのアドレスとし、ＡＳＩＣは書き込まれたデータを自系と他系のキャッシュにコピーして書き込む。
【発明の効果】
【００１５】
本発明によれば、ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ＣＰＵ側メモリをキャッシュとして使用しながら、Ｉ／ＯやＣＰＵから仮想ウィンドウヘのメモリアクセスを契機にデータ保証コード処理やキャッシュ二重書き等の機能を実行することができ、データ入出力制御時の信頼性を確保することができる。
【００１６】
また、本発明では、仮想ウィンドウ（メモリ空間）を提供することにより、メモリＩ／Ｆを持たないＡＳＩＣがあたかもメモリを有しているかのように動作させることが可能であり、ＡＳＩＣにメモリＩ／Ｆを持つ場合のＩ／Ｏピン数の増大によるコスト増を防ぐことができ、ＡＳＩＣピン数、論理の削減、メモリ実装面積削減のよる低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて、本発明の実施の形態について説明する。図１は、本発明のストレージ制御装置が適用されるストレージシステムの全体構成を示している。図１において、１０はホスト計算機、１１はインターフェース（ＩＦ）、２０は管理端末、１００記憶制御装置、２００Ａ，２００Ｂはストレージ制御装置、２０１はＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ、２０２は中央処理装置（ＣＰＵ）、２０３はメモリコントロールハブ（ＭＣＨ）、２０４は入出力コントロールハブ（ＩＣＨ）、２０４はフロントエンドチップ（ＦＥ）、２０６はバックエンドチップ（ＢＥ）、２０７は特定用途向け集積回路（ＡＳＩＣ）、２０８は仮想ウィンドウ、２０９は周辺インターフェースエクスプレス（ＰＣＩｅ：Peripheral Component Interconnect Express）、２１３は二重化パス（Dual Path）、３００はストレージ装置、３０１はディスク装置を示している。
【００１８】
ストレージ制御装置２００Ａ，２００Ｂのフロントエンドチップ（ＦＥ）２０５はホスト計算機１０のインターフェース（ＩＦ）１１に接続され、ストレージ制御装置２００Ａ，２００Ｂのバックエンドチップ（ＢＥ）２０６はディスク装置３０１を備えたストレージ装置３００に接続され、ストレージ制御装置２００Ａ，２００Ｂの入出力コントロールハブ（ＩＣＨ）２０４は管理端末２０に接続されている。また、ストレージ制御装置２００Ａ，２００Ｂの仮想ウィンドウ２０８を備えた特定用途向け集積回路（ＡＳＩＣ）２０７は二重化パス（Dual Path）２１３により接続され、ストレージ制御装置２００Ａ，２００Ｂ間でのデータの二重化が行われる。
【実施例１】
【００１９】
図２は、本発明の実施例１のストレージ制御装置の構成を示している。図２において、
２０１はＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ、２０２は中央処理装置（ＣＰＵ）、２０３はメモリコントロールハブ（ＭＣＨ）、２０４はフロントエンドチップ（ＦＥ）、２０６はバックエンドチップ（ＢＥ）、２０７は特定用途向け集積回路（ＡＳＩＣ）、２０８は仮想ウィンドウ、２１３は二重化パス（Dual Path）を示している。
【００２０】
図２の実施例１において、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１と中央処理装置（ＣＰＵ）２０２とフロントエンドチップ（ＦＥ）２０５とバックエンドチップ（ＢＥ）２０６は、メモリコントロールハブ（ＭＣＨ）２０３に接続され、メモリコントロールハブ（ＭＣＨ）２０３には更に特定用途向け集積回路（ＡＳＩＣ）２０７が接続されている。
【００２１】
特定用途向け集積回路（ＡＳＩＣ）２０７には、仮想ウィンドウ２０８の機能が備えられており、フロントエンドチップ（ＦＥ）２０５を介したホスト計算機（図示せず）などの上位装置から仮想ウィンドウ２０８のアドレスを指定したデータの入出力、あるいは、バックエンドチップ（ＢＥ）２０６を介したストレージ装置（図示せず）などの下位装置から仮想ウィンドウ２０８のアドレスを指定したデータの入出力に応答して、ＬＡ／ＬＲＣ付加・検査・削除を行って、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１、あるいは、二重化パス（Dual Path）２１３を経由して他系のキャッシュ装置等へのキャッシュ二重書きなどのデータ入出力を行う。
【実施例２】
【００２２】
図３は、本発明の実施例２のストレージ制御装置の構成を示している。図３において、２０１はＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ、２０２は中央処理装置（ＣＰＵ）、２０３はメモリコントロールハブ（ＭＣＨ）、２０４はフロントエンドチップ（ＦＥ）、２０６はバックエンドチップ（ＢＥ）、２０７は特定用途向け集積回路（ＡＳＩＣ）、２０８は仮想ウィンドウ、２１３は二重化パス（Dual Path）を示している。
【００２３】
図３の実施例において、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１と中央処理装置（ＣＰＵ）２０２はメモリコントロールハブ（ＭＣＨ）２０３に接続され、メモリコントロールハブ（ＭＣＨ）２０３には、フロントエンドチップ（ＦＥ）２０５とバックエンドチップ（ＢＥ）２０６と、更に、特定用途向け集積回路（ＡＳＩＣ）２０７が接続されている。
【００２４】
特定用途向け集積回路（ＡＳＩＣ）２０７には、仮想ウィンドウ２０８の機能が備えられており、フロントエンドチップ（ＦＥ）２０５を介したホスト計算機（図示せず）などの上位装置から仮想ウィンドウ２０８のアドレスを指定したデータの入出力、あるいは、バックエンドチップ（ＢＥ）２０６を介したストレージ装置（図示せず）などの下位装置から仮想ウィンドウ２０８のアドレスを指定したデータの入出力に応答して、ＬＡ／ＬＲＣ付加・検査・削除を行って、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１、あるいは、二重化パス（Dual Path）２１３を経由して他系のキャッシュ装置等へのキャッシュ二重書きなどのデータ入出力を行う。
［ＬＡ／ＬＲＣ付加機能］
【００２５】
図４は、本発明のストレージ制御装置のＬＡ／ＬＲＣ付加機能の動作を示す構成図である。白抜きの矢印はＣＰＵからの制御指令を示し、破線の矢印は制御データの流れを示し、実線の矢印はユーザデータの流れを示している。また、図中の括弧つきの数字はフローチャートとシーケンス図における動作の数字と対応している。
【００２６】
図５は、本発明のストレージ制御装置のＬＡ／ＬＲＣ付加機能の動作のフローチャートである。中央処理装置（ＣＰＵ）２０２がフロントエンドチップ（ＦＥ）２０５に転送指示の制御指令を出すとＬＡ／ＬＲＣ付加機能が開始する。まず、ステップ５０１において、フロントエンドチップ（ＦＥ）２０５は特定用途向け集積回路（ＡＳＩＣ）２０７の仮想ウィンドウ２０８に上位装置からのデータを書き込む（ライト）。続いて、ステップ５０２において、転送リストをＣａｃｈｅ２０１から読み込む（リード）。ステップ５０３において、ＬＡ／ＬＲＣの付加処理を行い、ステップ５０４において、ＬＡ／ＬＲＣの付加されたデータをＣａｃｈｅ２０１へ書き込み（ライト）、ＬＡ／ＬＲＣ付加機能の動作を終了する。
【００２７】
図６は、本発明のストレージ制御装置のＬＡ／ＬＲＣ付加機能の動作のシーケンス図である。白抜きの矢印はＣＰＵからの制御指令を示し、破線の矢印は制御データの流れを示し、実線の矢印はユーザデータの流れを示している。
【００２８】
中央処理装置（ＣＰＵ）２０２がフロントエンドチップ（ＦＥ）２０５に転送指示の制御指令を出すと、（１）フロントエンドチップ（ＦＥ）２０５が、上位装置であるホスト計算機から転送されたユーザデータを特定用途向け集積回路（ＡＳＩＣ）２０７の仮想ウィンドウ２０８に、を書き込む（ライト）。続いて、（２）特定用途向け集積回路（ＡＳＩＣ）２０７は、制御データである転送リストをＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１から読み出す（リード）。
【００２９】
続いて（３）特定用途向け集積回路（ＡＳＩＣ）２０７は、上位装置であるホスト計算機から転送されたユーザデータに対してＬＡ／ＬＲＣの付加処理を行い、続いて（４）ＬＡ／ＬＲＣが付加されたユーザデータを、転送リストを参照して、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１に転送して書き込み（ライト）処理を行う。この場合にデータの二重化が必要な場合は、後述の二重化処理にしたがい、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１、及び、他系のキャッシュメモリに二重書きを行う。
［パリティ生成機能］
【００３０】
図７は、本発明のストレージ制御装置のパリティ生成機能の動作を示す構成図である。図７において、破線の矢印は制御データの流れを示し、実線の矢印はユーザデータの流れを示している。また、図中の括弧つきの数字はフローチャートとシーケンス図における動作の数字と対応している。
【００３１】
図８は、本発明のストレージ制御装置のパリティ生成機能の動作のフローチャートを示している。図８において、パリティ生成機能の動作が開始されると、ステップ８０１において、ＤＭＡ（Direct  Memory  Access）リストの設定が行われる。例えば、ＤＭＡ（Direct  Memory  Access）リストの設定には、制御データの倍速データレート（Double  Data  Rate）の高速データ転送技術が用いられる。
【００３２】
次に、ステップ８０２において、Ｃａｃｈｅリードが行われて、ステップ８０３においてＬＡ／ＬＲＣチェックが行われる。そして、ステップ８０４において、ＲＡＩＤ（Redundant Arrays of Inexpensive Independent) Disks）のパリティ（Parity）演算処理がなされ、必要に応じてＬＡ／ＬＲＣが付加される。ステップ８０４において、パリティ（Parity）演算処理後のデータをＣａｃｈｅ２０１にライトして、パリティ生成機能の動作を終了する。
【００３３】
図９は、本発明のストレージ制御装置のパリティ生成機能の動作を示すシーケンス図である。図９において、破線の矢印は制御データの流れを示し、実線の矢印はユーザデータの流れを示している。（５）ＤＭＡリスト設定は、特定用途向け集積回路（ＡＳＩＣ）２０７が、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１に記憶された制御データであるＤＭＡリストを読み出すことにより行われる。続いて、（６）ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１に記憶されたユーザデータも特定用途向け集積回路（ＡＳＩＣ）２０７に読み出される（リード）。
【００３４】
（７）特定用途向け集積回路（ＡＳＩＣ）２０７は、読み出したデータに対して、ＬＡ／ＬＲＣチェックを行い、続いて（８）ＲＡＩＤのパリティ演算処理を行い、必要に応じてＬＡ／ＬＲＣを付加する。続いて、（９）パリティ演算処理後のデータをＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１に書き込む（ライト）。
［キャッシュからＢＥへのデータ転送機能］
【００３５】
図１０は、本発明のストレージ制御装置のキャッシュからＢＥへのデータ転送機能の動作を示す構成図である。白抜きの矢印はＣＰＵまたはＢＥからの制御指令を示し、破線の矢印は制御データの流れを示し、実線の矢印はユーザデータの流れを示している。また、図中の括弧つきの数字はフローチャートとシーケンス図における動作の数字と対応している。
【００３６】
図１１は、本発明のストレージ制御装置のキャッシュからＢＥへのデータ転送機能の動作のフローチャートを示している。中央処理装置（ＣＰＵ）２０２がバックエンドチップ（ＢＥ）２０６に転送指示の制御指令を出すとＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１からバックエンドチップ（ＢＥ）２０６へのデータ転送機能が開始する。
【００３７】
まず、ステップ１１０１において、バックエンドチップ（ＢＥ）２０６から仮想ウィンドウ２０８にリード要求が出され、ステップ１１０２において、転送リストをＣａｃｈｅ２０１からリードする。続いて、ステップ１１０３において、Ｃａｃｈｅリードを行い、ステップ１１０４において、ＬＡ／ＬＲＣチェックを行う。ステップ１１０５において、ＬＡ／ＬＲＣチェックを行ったデータはバックエンドチップ（ＢＥ）２０６へ転送（ＢＥリード）して、キャッシュからＢＥへのデータ転送機能の動作を終了する。
【００３８】
図１２は、本発明のストレージ制御装置のキャッシュからＢＥへのデータ転送機能の動作のシーケンス図である。白抜きの矢印はＣＰＵまたはＢＥからの制御指令を示し、破線の矢印は制御データの流れを示し、実線の矢印はユーザデータの流れを示している。
【００３９】
図１２において、中央処理装置（ＣＰＵ）２０２がバックエンドチップ（ＢＥ）２０６に転送指示（Ｃａｃｈｅ→ＢＥ）の制御指令を出すと、（１０）バックエンドチップ（ＢＥ）２０６から特定用途向け集積回路（ＡＳＩＣ）２０７の仮想ウィンドウ２０８へ読み出し要求（リード要求）の制御指令が出される。（１１）特定用途向け集積回路（ＡＳＩＣ）２０７は、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１から制御データである転送リストを読み出し（リード）、続いて、（１２）特定用途向け集積回路（ＡＳＩＣ）２０７は、転送リストを参照して、ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１からユーザデータを読み出す（リード）。
【００４０】
（１３）特定用途向け集積回路（ＡＳＩＣ）２０７は、読み出したユーザデータのＬＡ／ＬＲＣチェックを行い、（１４）ＬＡ／ＬＲＣチェックを終了したユーザデータをバックエンドチップ（ＢＥ）２０６へ転送（ＢＥリード）する。
［フロントエンド二重書き機能］
【００４１】
図１３は、本発明のストレージ制御装置のフロントエンド二重書き機能の動作を示す構成図である。白抜きの矢印はＣＰＵからの制御指令を示し、実線の矢印はユーザデータの流れを示している。また、図中の括弧つきの数字はフローチャートとシーケンス図における動作の数字と対応している。
【００４２】
図１４は、本発明のストレージ制御装置のフロントエンド二重書き機能の動作のフローチャートを示している。中央処理装置（ＣＰＵ）２０２がフロントエンド（ＦＥ）２０５に転送指示（ＦＥホストライト）の制御指令を出すと、フロントエンド二重書きの機能が開始する。まず、ステップ１４０１において、フロントエンド（ＦＥ）２０５から仮想ウィンドウ２０８へのライトが行われ、ステップ１４０２において、特定用途向け集積回路（ＡＳＩＣ）２０７がデータを複写（コピー）し、ステップ１４０３において、Ｃａｃｈｅ２０１への二重書きをして、フロントエンド二重書き機能の動作を終了する。
【００４３】
図１５は、本発明のストレージ制御装置のフロントエンド二重書き機能の動作を示すシーケンス図である。白抜きの矢印はＣＰＵからの制御指令を示し、実線の矢印はユーザデータの流れを示している。図１５において、中央処理装置（ＣＰＵ）２０２がフロントエンド（ＦＥ）２０５に転送指示（ＦＥホストライト）の制御指令を出すと、フロントエンド二重書きの機能が開始し、（１）フロントエンド（ＦＥ）２０５から特定用途向け集積回路（ＡＳＩＣ）２０７の仮想ウィンドウ２０８へのデータの書き込み（ライト）が行われる。（２）特定用途向け集積回路（ＡＳＩＣ）２０７は、書き込まれたデータの複製（コピー）を行い、（３）ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１と他系のキャッシュメモリ（図示せず）へのデータ二重書きを行う。
［バックエンド書き込み］
【００４４】
図１６は、本発明のストレージ制御装置のバックエンド書き込み機能の動作を示す構成図である。白抜きの矢印はＣＰＵらの制御指令を示し、実線の矢印はユーザデータの流れを示している。また、図中の括弧つきの数字はフローチャートとシーケンス図における動作の数字と対応している。
【００４５】
図１７は、本発明のストレージ制御装置のバックエンド書き込み機能の動作フローチャートを示している。中央処理装置（ＣＰＵ）２０２がバックエンド（ＢＥ）２０６に転送指示（ＢＥキャッシュライト）の制御指令を出すと、バックエンド書き込み機能が開始する。まず、ステップ１７０１において、バックエンド（ＢＥ）２０６から仮想ウィンドウ２０８へのライトが行われ、ステップ１７０２において、特定用途向け集積回路（ＡＳＩＣ）２０７がデータを複写（コピー）し、ステップ１７０３において、Ｃａｃｈｅ２０１への書き込み（ライト）を行う。ダーティデータではないので、通常は、二重書きは行わない。Ｃａｃｈｅ２０１への書き込み（ライト）を行って、バックエンド書き込み機能の動作を終了する。
【００４６】
図１８は、本発明のストレージ制御装置のバックエンド書き込み機能の動作を示すシーケンス図である。白抜きの矢印はＣＰＵからの制御指令を示し、実線の矢印はユーザデータの流れを示している。図１８において、中央処理装置（ＣＰＵ）２０２がバックエンド（ＢＥ）２０５に転送指示（ＢＥキャッシュライト）の制御指令を出すと、バックトエンド書き込みの機能が開始し、（１）バックエンド（ＢＥ）２０６から特定用途向け集積回路（ＡＳＩＣ）２０７の仮想ウィンドウ２０８へのデータの書き込み（ライト）が行われる。（２）特定用途向け集積回路（ＡＳＩＣ）２０７は、書き込まれたデータの複製（コピー）を行い、（３）ＣＳ／ＤＳとキャッシュを統合しバッテリバックアップしたキャッシュメモリ２０１へのデータの書き込み（ライト）を行う。この場合、特定用途向け集積回路（ＡＳＩＣ）２０７に書き込まれたデータは、バックエンド（ＢＥ）２０６に接続されたストレージ装置（図示せず）に存在し、ダーティデータではないので、他系のキャッシュメモリ等へのデータの二重書きは行わない。
【産業上の利用可能性】
【００４７】
本発明のストレージ制御装置及びストレージシステムは、複数のメモリを備えた記憶装置に広範囲に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明のストレージ制御装置が適用されるストレージシステムの全体構成図である。
【図２】図２は、本発明の実施例１のストレージ制御装置の構成を示す図である。
【図３】図３は、本発明の実施例２のストレージ制御装置の構成を示す図である。
【図４】図４は、本発明のストレージ制御装置のＬＡ／ＬＲＣ付加機能の動作を示す構成図である。
【図５】図５は、本発明のストレージ制御装置のＬＡ／ＬＲＣ付加機能の動作のフローチャートである。
【図６】図６は、本発明のストレージ制御装置のＬＡ／ＬＲＣ付加機能の動作のシーケンス図である。
【図７】図７は、本発明のストレージ制御装置のパリティ生成機能の動作を示す構成図である。
【図８】図８は、本発明のストレージ制御装置のパリティ生成機能の動作のフローチャートである。
【図９】図９は、本発明のストレージ制御装置のパリティ生成機能の動作を示すシーケンス図である。
【図１０】図１０は、本発明のストレージ制御装置のキャッシュからＢＥへのデータ転送機能の動作を示す構成図である。
【図１１】図１１は、本発明のストレージ制御装置のキャッシュからＢＥへのデータ転送機能の動作のフローチャート図である。
【図１２】図１２は、本発明のストレージ制御装置のキャッシュからＢＥへのデータ転送機能の動作のシーケンス図である。
【図１３】図１３は、本発明のストレージ制御装置のフロントエンド二重書き機能の動作を示す構成図である。
【図１４】図１４は、本発明のストレージ制御装置のフロントエンド二重書き機能の動作のフローチャートである。
【図１５】図１５は、本発明のストレージ制御装置のフロントエンド二重書き機能の動作を示すシーケンス図である。
【図１６】図１６は、本発明のストレージ制御装置のバックエンド書き込み機能の動作を示す構成図である。
【図１７】図１７は、本発明のストレージ制御装置のバックエンド書き込み機能の動作フローチャートである。
【図１８】図１８は、本発明のストレージ制御装置のバックエンド書き込み機能の動作を示すシーケンス図である。
【図１９】図１９は、従来例１のストレージ制御装置の構成を示す図である。
【図２０】図２０は、従来例２のストレージ制御装置の構成を示す図である。
【図２１】図２１は、従来例１のストレージ制御装置のデータ二重書きの動作を示す構成図である。
【符号の説明】
【００４９】
１０    ホスト計算機
１１    インターフェース（ＩＦ）
２０    管理端末
１００    記憶制御装置
２００Ａ，２００Ｂ    ストレージ制御装置
２０１    キャッシュメモリ
２０２    中央処理装置（ＣＰＵ）
２０３    メモリコントロールハブ（ＭＣＨ）
２０４    入出力コントロールハブ（ＩＣＨ）
２０４    フロントエンドチップ（ＦＥ）
２０６    バックエンドチップ（ＢＥ）
２０７    特定用途向け集積回路（ＡＳＩＣ）
２０８    仮想ウィンドウ
２０９    周辺インターフェースエクスプレス
２１０    コードストレージ／データストレージメモリ（ＣＳ／ＤＳ）
２１１    転送リスト
２１２    ＤＭＡリスト
２１３    二重化パス（Dual Path）
３００    ストレージ装置
３０１    ディスク装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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