(57)【要約】【課題】異なる大きさのブロックのアダマール変換を行う回路の全体の回路面積を削減することのできる構成を有するアダマール変換回路を提供する。【解決手段】変換前処理回路を、４×４アダマール変換のための前処理と、８×８アダマール変換の前処理の両方を実行可能なように構成する。変換前処理回路は、４×４アダマール変換の演算のうち、一次元４×４アダマール変換を行う前までの演算を行う。８×８アダマール変換もその演算のうち、一次元４×４アダマール変換を行う前までの演算を行う。前処理の後、一次元４×４アダマール変換を行い、変換結果を累計して、最終的な演算結果を得る。【選択図】図１
2010128969.tif 000002
【特許請求の範囲】
【請求項１】
画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、
第１のブロックのアダマール変換の演算のうち、一次元４×４アダマール変換演算の前までの処理を行い、該第１のブロックよりも大きい第２のブロックのアダマール変換の演算についても、一次元４×４アダマール変換演算の前までの処理を行う前処理手段と、
該前処理手段の処理結果に対し、一次元４×４アダマール変換を行う一次元４×４アダマール変換手段と、
該一次元４×４アダマール変換手段の変換結果を、アダマール変換対象のブロックについて累計計算を行う累計計算手段と、
を備えることを特徴とするアダマール変換回路。
【請求項２】
前記第1のブロックは、４×４画素のブロックであり、前記第２のブロックは、８×８画素のブロックであることを特徴とする請求項１に記載のアダマール変換回路。
【請求項３】
前記一次元４×４アダマール変換は、前記前処理手段の出力に右から４×４のアダマール変換行列を乗算する演算であることを特徴とする請求項２に記載のアダマール変換回路。
【請求項４】
前記前処理手段は、前記第1のブロックに対し、X4は入力４×４画素とし、X40、X41、X42、X43を、X4の行０、行１、行２、行３であるとした場合、(X40+X41)+ (X42+X43)、(X40+X41)- (X42+X43)、(X40-X41)-(X42-X43)、(X40-X41)+(X42-X43)の４つの値を計算する加減算器及びレジスタアレイからなることを特徴とする請求項２に記載のアダマール変換回路。
【請求項５】
前記前処理手段は、前記第２のブロックに対し、X8は入力８×８画素とし、８×８画素X８中において、X8ULはX８の左上４×４サブブロックであり、X8URはX8の右上４×４サブブロックであり、X8BLはX8の左下４×４サブブロックであり、X8BRは右下４×４サブブロックであるとした場合、X8UL+ X8UR+ X8BL+ X8BR、X8UL- X8UR+ X8BL- X8BR、X8UL+ X8UR- X8BL- X8BR、X8UL- X8UR- X8BL+ X8BRの４つの４×４行列値を計算し、更に、これらの４×４行列値に対し、左から４×４アダマール変換行列を乗算する加減算器及びレジスタアレイからなることを特徴とする請求項２に記載のアダマール変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動画像エンコード装置のアダマール変換回路に関する。
【背景技術】
【０００２】
従来、MPEGやH.261, H.263では、８×８画素のブロックを単位として、原画像ないしフレーム間予測の予測誤差画像の離散コサイン変換(DCT)係数を求め、その係数により符号化している。
【０００３】
H.264（非特許文献１）では、圧縮効率向上のために、離散コサイン変換（DCT）では４×４画素と８×８画素の２種類ブロックサイズを用い，ブロックごとに符号化効率の高いサイズを選択することでMPEGやH.261, H.263より高い符号化効率を得るようにしている。１６×１６画素のマクロブロックに対して、ブロックサイズ判定処理は以下の通り：
（１）各４×４ブロックに対して、４×４アダマール変換の周波数係数の絶対値を計算する。１マクロブロックにおいて、１６個の４×４ブロックの和を求める。
（２）各８×８ブロックに対して、８×８アダマール変換の周波数係数の絶対値を計算する。１マクロブロックにおいて４個の８×８ブロックの和を求める。
（３）上記（１）と（２）の値を比較し、この値の小さい方のブロックサイズを離散コサイン変換(DCT)のブロックサイズとする。
【０００４】
アダマール変換とは、直交変換の1つであり、高能率符号化（データ圧縮）に使われる。アダマール行列を使って変換を行う。アダマール行列は，変換行列の要素が＋1または−1のため，変換が加減算だけで構成できるため、他の直交変換に比べて，ハードウエアが簡単になるという特徴がある。
【０００５】
H.264における４×４アダマール変換の計算式を（１）式で示す。X4は入力４×４差分画、Y4は４×４変換後のデータである。H4は４×４アダマール変換行列である。X00〜X33は、入力４×４差分画の各画素の画素値である。
【数１】
2010128969.tif 000003
【０００６】
４×４アダマール変換は、上記式で定義される。
H.264における８×８アダマール変換の計算式を（２）式で示す。X8は入力８×８差分画、Y8は８×８変換後データである。H４は上記式と同じである。X00〜X77は、入力８×８差分画の各画素の画素値である。
【数２】
2010128969.tif 000004
【０００７】
８×８アダマール変換は、上記式で定義される。
既存の４×４アダマール変換演算回路は図９に示す。
【０００８】
図９の回路は、非特許文献２に記載されたものである。図９に示されるように、プロセッサエレメントＰＥが、４×４のマトリックス状に配列されている。各ＰＥは、入力されたデータをマルチプレクサ１２で切り替え、レジスタ１３に格納する構成となっている。ＰＥが行うべき演算によって、加算したデータをそのまま出力する場合もあれば、レジスタ１３内のデータを再びマルチプレクサ１２に入力する場合もある。図９の４×４アダマール変換演算回路への入力である４×４差分画像は、一次元アダマール変換部１０において、変換された後、４つのデータが、順次、ＰＥに入力される。ＰＥへのデータの入力順序は、図９において、括弧付き数字で示された順番であり、最初に、（１）の行のＰＥにデータが入力され、演算が終わると、（１）の行のデータは、（２）の行のＰＥに入力される。また、（１）の行のＰＥには、新たに、一次元アダマール変換部１０からデータが入力される。同様の処理を（４）の行のＰＥまで行い、ＰＥの演算がすべて終わると、（５）の列のデータから順次マルチプレクサを介して、一次元アダマール変換部１１に入力される。（５）の列のデータが出力されると、（６）の列からのデータが（５）の列のＰＥに入力される。（６）の列のＰＥには、（７）の列のＰＥのデータが、（７）の列のＰＥには、（８）の列のＰＥのデータが入力される。以上のようにして、右側の列のＰＥのデータが処理されながら、順次左側の列のＰＥに入力される処理を、すべてのデータが（５）の列のＰＥから一次元アダマール変換部１１へ出力されるまで繰り返される。一次元アダマール変換部１１は、入力されたデータにアダマール変換を施し、４×４変換結果として出力する。
【０００９】
また、既存の８×８アダマール変換演算回路に関する発表論文や特許は、本発明者の知る限り発表されていない。
【非特許文献１】「Ｈ.２６４規格書」Joint Video Team of ITU-T and ISO/IEC JTC 1, "Draft ITU-T Recommendation and Final Draft International  Standard of Joint Video Specification (ITU-T Rec. H.264 | ISO/IEC 14496-10 AVC)," document JVT-G050r1, May 2003; technical corrigendum 1 documents JVT-K050r1 (non-integrated form) and JVT-K051r1 (integrated form), March 2004; and Fidelity Range Extensions documents JVT-L047 (non-integrated form) and JVT-L050 (integrated form), July 2004
【非特許文献２】T.C. Wang, Y.W. Huang, H.C. Fang, L.G. Chen, "Parallel 4x4 2D Transform And Inverse Transform Architecture for MPEG-4 AVC/H.264", Proceedings of the 2007 IEEE International Symposium on Circuits and Systems (ISCAS 2003), pp.II.800-803, May 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、異なる大きさのブロックのアダマール変換を行う回路の全体の回路面積を削減することのできる構成を有するアダマール変換回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明のアダマール変換回路は、画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、第１のブロックのアダマール変換の演算のうち、一次元４×４アダマール変換演算の前までの処理を行い、該第１のブロックよりも大きい第２のブロックのアダマール変換の演算についても、一次元４×４アダマール変換演算の前までの処理を行う前処理手段と、該前処理手段の処理結果に対し、一次元４×４アダマール変換を行う一次元４×４アダマール変換手段と、該一次元４×４アダマール変換手段の変換結果を、アダマール変換対象のブロックについて累計計算を行う累計計算手段とを備える。
【発明の効果】
【００１２】
本発明によれば、異なる大きさのブロックのアダマール変換を行う回路の全体の回路面積を削減することのできる構成を有するアダマール変換回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態では、新しい４×４アダマール変換式を利用して、４×４アダマール変換回路を構成することにより、回路面積を削減する。また、同様に、新しい８×８アダマール変換式を利用して、８×８アダマール変換を４×４アダマール変換と同等の処理に変える。従って、８×８アダマール変換は４×４アダマール変換回路を再利用し、独立演算回路をなくした上で回路面積を大幅に削減する。同じ回路で４×４アダマール変換と８×８アダマール変換を両方とも計算することで、４×４アダマール変換と８×８アダマール変換の両方を行う全体の回路面積を削減する。
【００１４】
図１は、本発明の実施形態のアダマール変換回路の全体構成例である。
図１において、本実施形態のアダマール変換回路は、４×４前処理と８×８前処理を行う変換前処理回路２１と、１次元アダマール変換回路２２と、変換結果の累計回路２３を備えている。
【００１５】
変換前処理回路２１は、外部差分画データ入力とレジスタアレイＢデータ入力とを受け、加減算器Ａ３２にデータを切り替えて入力するマルチプレクサ３０と、外部差分画データ入力と、レジスタアレイＲデータ入力と、レジスタアレイＢデータ入力とを受け、加減算器Ｂ３３に切り替えて入力するマルチプレクサ３１を備える。加減算器Ａ３２と加減算器Ｂ３３は、４×４アダマール変換の前処理を行うか、８×８アダマール変換の前処理を行うかに応じて、入力データに適切な加減算を施す。レジスタアレイＲ３４と、レジスタアレイＢ３５とは、加減算器Ａ３２と加減算器Ｂ３３が演算を行うデータを一時的に格納しておく。
【００１６】
一次元アダマール変換回路２２は、図１下に示される構成をしている。すなわち、変換前処理回路２１で得られた４つのデータX00〜X11を入力して、図の矢印が示すように加算器３６−１〜３６−４に入力して、加算処理を行わせる。図中の−１は、データに−１を乗算することを示す。加算器３６−１には、X00とX01が入力されて、加算される。加算器３６−２には、X00と-X01が入力されて、加算される。加算器３６−３には、X10と-X11が入力されて、加算される。加算器３６−４には、X10とX11が入力されて、加算される。
【００１７】
加算器３７−１〜３７−４には、加算器３６−１〜３６−４の出力が、図中の矢印がしめすように入力されて、結果として、Y00〜Y11が出力される。加算器３７−１には、加算
器３６−１の出力と、加算器３６−４の出力が入力され、Y00が出力される。加算器３７−２には、加算器３６−２の出力と、加算器３６−３の出力が入力され、Y01が出力される。加算器３７−３には、加算器３６−２の出力と、加算器３６−３の出力に−１を掛けた値が入力され、Y11が出力される。加算器３７−４には、加算器３６−１の出力と、加算器３６−４の出力に−１を掛けた値が入力され、Y10が出力される。
【００１８】
図２に、本発明のブロックの処理順番を示す。
１個のマクロブロック（１６×１６画素）において、１６個の４×４画素ブロックを順番に処理する。その後に、1個のマクロブロック内の４個の８×８画素ブロックを順番に処理する。１個の８×８ブロック内部を４個の４×４サブブロックに分割して計算する。８×８ブロック内部の処理順番は、左上４×４サブブロック（サブブロックUL）、右上４×４サブブロック（サブブロックUR）、左下４×４サブブロック（サブブロックBL）、右下４×４サブブロック（サブブロックBR）である。
【００１９】
図３は、本実施形態の処理のフローチャートである。
最初に１６個の４×４ブロックのアダマール変換を計算する、次に同じ回路で４個の８×８ブロックのアダマール変換を計算する。毎８×８ブロック当り、内部４個４×４ブロックを分割して計算する。
【００２０】
ステップＳ１０において、４×４アダマール変換の前処理を行う。これは、変換前処理回路の２つの機能のうちの前処理機能Ｉに当たる。ステップＳ１１において、一次元４×４アダマール変換を行う。ステップＳ１２において、４×４アダマール変換結果の累計を求める。ステップＳ１３において、１６個の４×４ブロックについて、処理が完了したか否かを判断する。ステップＳ１３の判断がＮｏの場合には、ステップＳ１０にもどり、他の４×４ブロックを処理する。ステップＳ１３の判断がＹｅｓの場合には、ステップＳ１４において、８×８アダマール変換の前処理を行う。これは、変換前処理回路の２つの機能のうちの前処理機能ＩＩに当たる。ステップＳ１５において、４×４アダマール変換の前処理（前処理機能Ｉ）を行う。ステップＳ１６において、一次元４×４アダマール変換を行い、ステップＳ１７において、８×８アダマール変換結果の累計処理を行う。ステップＳ１８において、４個の４×４サブブロックの処理が完了したか否かを判断する。ステップＳ１８の判断がＮｏの場合には、ステップＳ１４に戻って、他のサブブロックを処理する。ステップＳ１８の判断がＹｅｓの場合には、ステップＳ１９において、４個の８×８ブロックの処理が完了したか否かを判断する。ステップＳ１９の判断がＮｏの場合には、ステップＳ１４に戻って、他の８×８ブロックを処理する。ステップＳ１９の判断がＹｅｓの場合には、処理を終了する。
【００２１】
図４は、本実施形態の各回路の配置方法である。
前処理回路は二つの機能を持っている。４×４アダマール変換の時（図４（ａ）に示す）、変換前処理回路２１では入力４×４差分画を前処理回路機能Ｉで処理して、一次元アダマール変換回路２２で一次元アダマール変換を処理し、変換結果累計回路２３で累計計算して、４×４変換の結果を求める。
【００２２】
８×８アダマール変換の時（図４（ｂ）に示す）、変換前処理回路２１では、入力８×８差分画を前処理回路機能ＩＩで処理して、新しい４×４サブブロックを保存して、後に前処理回路機能Ｉで再処理する。そして、一次元アダマール変換回路２２で一次元アダマール変換を行い、８×８ブロック内１つの４×４サブブロック変換の結果を獲得する。このプロセスは４回で繰り返し、変換結果累計回路２３で累計計算して、一個の８×８ブロックの変換結果を求める。
【００２３】
図５は、本実施形態の４×４アダマール変換アーキテクチャを示す図である。
変換前処理回路２１は前処理回路機能Ｉを持っている。変換前処理回路２１の実際の構成は、図１に示したとおりであるが、図５では、４×４アダマール変換においては、前処理回路機能Ｉのみを使うので、４×４アダマール変換の場合に用いる構成だけを示している。ここでは処理速度は４×４ブロック当たり４サイクル。変換前処理回路２１が実際に計算する具体的な計算式は（３）式で表される。計算式中では、X4は入力４×４差分画である（X40、X41、X42、X43は、X4の行０、行１、行２、行３である）、Y4は４×４変換後データである、H4は４×４アダマール変換行列である。
【数３】
2010128969.tif 000005
【００２４】
図５の変換前処理回路２１への入力は、外部４×４差分画データ入力X4として与えられる。加減算器Ａには、X4の行０と行１、あるいは、行２と行３が入力され、加算あるいは、減算され、レジスタアレイＲに格納される。（３）式が示すように、必要なのは、X40+X41と、X40-X41と、X42+X43と、X42-X43との４つのベクトル値である。これらをレジスタアレイＲに格納する。次に、マルチプレクサは、レジスタアレイＲから必要なデータを読み出して、加減算器Ｂに与える。加減算器Ｂでは、必要な加算、あるいは、減算を行う。（３）式から明らかなように、必要なのは、X40+X41とX42+X43との加算と減算、及び、X40-X41とX42-X43との加算と減算である。これらを求めたら、結果を一次元４×４アダマール変換回路２２に渡す。一次元４×４アダマール変換回路２２では、（３）式の、H4を変換前処理回路２１からのデータに乗算する演算を行う。この乗算はX40+X41とX42+X43との加算と減算、及び、X40-X41とX42-X43との加算と減算から得られるベクトル値の配列である４×４行列に、右から４×４アダマール変換行列を乗算する処理である。
【００２５】
上記実施形態と図９に示す従来技術を比べると、両方の処理速度を同じで、本実施形態のほうが回路面積は小さくになる。具体的には、以下の表で説明する。以下の表は、４×４アダマール変換回路の構成を示す。表１は、一般的な変換結果累計回路の構成を考慮していない。MUXは、変換前処理回路内のMUXを除いている。
【表１】
2010128969.tif 000006
上記表のように、レジスタは、個数は同じであるが、ビット数が少なくてすんでいる。また、MUXが本実施形態ではなくなっているので、それだけ回路規模を縮小できており、回路面積も狭くすることができる。
【００２６】
図６は、本実施形態の４×４アダマール変換アーキテクチャのシーケンス図である。
図６に示すシーケンスは、一個の４×４ブロックの処理順番である。一個のマクロブロック内の１６個の４×４ブロックは同じフローで繰り返し計算する。
【００２７】
加減算器Ａで、４×４ブロックの行０〜行３までを処理し終わると、加減算器Ｂは、処理を開始できる。加減算器Ａの処理開始から２サイクル後に加減算器Ｂが処理を開始する。加減算器Ｂから得られた結果にそのまま一次元アダマール変換を行うことにより、加減算器Ｂの処理と一次元アダマール変換の処理は、１サイクル以内の遅延時間で実行が可能である。
【００２８】
図７は、本実施形態の８×８アダマール変換アーキテクチャである。
図７において、変化前処理回路は、前処理回路機能Ｉ２１ｂとＩＩ２１ａに分けて記載しているが、実際の構成は、図１の通り１つの回路であり、ここでは、説明の便宜のため、分けて図示した。
【００２９】
始めに、変換前処理回路は前処理回路機能ＩＩ２１ａによって、１個の８×８ブロックを４個の４×４サブブブロックに分割して、一つ一つを計算する。生成した新しい４×４サブブロックは、内部レジスタアレイＢで保持する。そして、変換前処理回路は、前処理回路機能Ｉ２１ｂによって、４×４変換と同じ処理を実行する（入力に対して図５、図６で説明した処理と同じ処理を施す）。具体的な計算式は（４）式で表される。計算式中において、X8は入力８×８差分画である、H8は８×８アダマール変換行列である、Y8は８×８変換後データである。８×８差分画X８中において、X8ULはX８の左上４×４サブブロックであり、X8URはX8の右上４×４サブブロックであり、X8BLはX8の左下４×４サブブロックであり、X8BRは右下４×４サブブロックである。
【数４】
2010128969.tif 000007
【００３０】
すなわち、前処理回路機能ＩＩでは、４×４サブブロックX8UL〜X8BRのそれぞれの対応する要素（左上の要素同士、右上の要素同士など）について、X8UL+ X8UR+ X8BL+ X8BR、X8UL- X8UR+ X8BL- X8BR、X8UL+ X8UR- X8BL- X8BR、X8UL- X8UR- X8BL+ X8BRを計算し、４つの４×４サブブロックの演算結果を得る。これに、右からH4を演算する処理を前処理回路機能Ｉで演算する。（３）式から明らかなように、前処理回路機能Ｉは、４×４行列に左から４×４のアダマール変換行列H4を掛ける演算となっている。前処理回路機能Ｉの演算結果に対し、次に、一次元４×４アダマール変換回路２２において、右から、４×４アダマール変換行列H4を乗算する変換を行う。そして、最後に、４×４変換結果累計回路２３において、累計演算を行って、結果を出力する。
【００３１】
図８は、本実施形態の８×８アダマール変換アーキテクチャのシーケンス図である。
図８の示すシーケンスは、一個の８×８ブロックの処理順番である。一個のマクロブロック内の４個の８×８ブロックは同じフローで繰り返し計算する。
【００３２】
一個の８×８ブロックにおいて、４個の４×４サブブロックを一つ一つ計算する。処理
順番は８×８ブロック内の左上４×４サブブロック（UL：X8UL+ X8UR+ X8BL+ X8BRを計算する）、右上４×４サブブロック（UR：X8UL- X8UR+ X8BL- X8BRを計算する）、左下４×４サブブロック（BL：X8UL+ X8UR- X8BL- X8BRを計算する）、右下４×４サブブロックである（BR：X8UL- X8UR- X8BL+ X8BRを計算する）。毎４×４サブブロックの処理は２段階がある。第一段階は前処理回路機能ＩＩで処理する。第二段階は前処理回路機能Ｉで処理する。前処理回路機能Ｉの処理は、図５と同じである。
【００３３】
前処理回路機能ＩＩでは、図８に示されるように、４×４サブブロックは、左上から右上、左下、右下の順に処理する。それぞれの４×４サブブロックの処理においては、加減算器Ａが、サブブロックの０行と２行を、それぞれレジスタアレイＢのＢ０とＢ２を使って計算し、結果を入れる。加減算器Ｂは、サブブロックの１行と３行を、それぞれレジスタアレイＢのＢ１とＢ３を使って計算し、結果を入れる。前処理回路機能ＩＩの処理の後は、前処理回路機能Ｉの処理を行う。
【００３４】
上記実施形態のほかに、以下の付記を開示する。
（付記１）
画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、
第１のブロックのアダマール変換の演算のうち、一次元４×４アダマール変換演算の前までの処理を行い、該第１のブロックよりも大きい第２のブロックのアダマール変換の演算についても、一次元４×４アダマール変換演算の前までの処理を行う前処理手段と、
該前処理手段の処理結果に対し、一次元４×４アダマール変換を行う一次元４×４アダマール変換手段と、
該一次元４×４アダマール変換手段の変換結果を、アダマール変換対象のブロックについて累計計算を行う累計計算手段と、
を備えることを特徴とするアダマール変換回路。
（付記２）
前記第1のブロックは、４×４画素のブロックであり、前記第２のブロックは、８×８画素のブロックであることを特徴とする付記１に記載のアダマール変換回路。
（付記３）
前記一次元４×４アダマール変換は、前記前処理手段の出力に右から４×４のアダマール変換行列を乗算する演算であることを特徴とする付記２に記載のアダマール変換回路。（付記４）
前記前処理手段は、前記第1のブロックに対し、X4は入力４×４画素とし、X40、X41、X42、X43を、X4の行０、行１、行２、行３であるとした場合、(X40+X41)+ (X42+X43)、(X40+X41)- (X42+X43)、(X40-X41)-(X42-X43)、(X40-X41)+(X42-X43)の４つの値を計算する加減算器及びレジスタアレイからなることを特徴とする付記２に記載のアダマール変換回路。
（付記５）
前記前処理手段は、前記第２のブロックに対し、X8は入力８×８画素とし、８×８画素X８中において、X8ULはX８の左上４×４サブブロックであり、X8URはX8の右上４×４サブブロックであり、X8BLはX8の左下４×４サブブロックであり、X8BRは右下４×４サブブロックであるとした場合、X8UL+ X8UR+ X8BL+ X8BR、X8UL- X8UR+ X8BL- X8BR、X8UL+ X8UR- X8BL- X8BR、X8UL- X8UR- X8BL+ X8BRの４つの４×４行列値を計算し、更に、これらの４×４行列値に対し、左から４×４アダマール変換行列を乗算する加減算器及びレジスタアレイからなることを特徴とする付記２に記載のアダマール変換回路。
（付記６）
前記第1のブロックは、ｎを整数として、２n×２nブロックであることを特徴とする付記１に記載のアダマール変換回路。
（付記７）
前記第２のブロックは、ｎを整数として、２n+1×２n+1ブロックであることを特徴とする付記６に記載のアダマール変換回路。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態のアダマール変換回路の全体構成例である。
【図２】本発明のブロックの処理順番を示す図である。
【図３】本実施形態の処理のフローチャートである。
【図４】本実施形態の各回路の配置方法である。
【図５】本実施形態の４×４アダマール変換アーキテクチャを示す図である。
【図６】本実施形態の４×４アダマール変換アーキテクチャのシーケンス図である。
【図７】本実施形態の８×８アダマール変換アーキテクチャである。
【図８】本実施形態の８×８アダマール変換アーキテクチャのシーケンス図である。
【図９】既存の４×４アダマール変換演算回路を示す図である。
【符号の説明】
【００３６】
２１、２１ａ、２１ｂ      変換前処理回路
２２      一次元４×４アダマール変換回路
２３      変換結果累計回路
３０、３１      マルチプレクサ
３２、３３      加減算器
３４、３５      レジスタアレイ
３６−１〜３６−４、３７−１〜３７−４      加算器
【図１】
2010128969.tif 000008
【図２】
2010128969.tif 000009
【図３】
2010128969.tif 000010
【図４】
2010128969.tif 000011
【図５】
2010128969.tif 000012
【図６】
2010128969.tif 000013
【図８】
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【図７】
2010128969.tif 000015
【図９】
2010128969.tif 000016