(57)【要約】      （修正有）【課題】極めて細い波形を有するパルス信号の包絡線を検出するのに好適で且つＣＭＯＳ半導体プロセスによってオンチップ化するのに好適な、入力整合回路を備えた検波装置及び無線受信装置を提供する。【解決手段】無線受信装置を、平衡型アンテナと、検波装置１１ｎと、帯域制限型増幅器と、判別部とを含んだ構成とし、検波装置１１ｎを、Ｎチャンネル型の第１及び第２の電界効果トランジスターＮＴｒ１及びＮＴｒ２と１つの負荷抵抗Ｒ１とを含んで構成される整流回路部と、キャパシターＣ１〜Ｃ２及びインダクターＬ１〜Ｌ４を含んで構成される、平衡型アンテナの特性インピーダンスと整流回路部の入力インピーダンスとを整合する第１及び第２の入力整合回路１１０及び１１１と、ＮＴｒ１及びＮＴｒ２のゲート−ソース間電圧をスレッショルド電圧で一定とするバイアス電圧印加部１１２とを有する構成とした。【選択図】図２
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【特許請求の範囲】
【請求項１】
電界効果トランジスターと負荷とを含んで構成される整流回路を含み、前記整流回路は、前記電界効果トランジスターに入力される交流信号を整流し、その整流信号を前記負荷を介して出力する検波装置であって、
前記交流信号の入力部となる前記電界効果トランジスターにそれぞれ対応する、前記交流信号の伝送線路の特性インピーダンスと前記整流回路の入力インピーダンスとを整合する入力整合回路と、
前記交流信号の入力部となる各電界効果トランジスターのゲート電位を、当該各電界効果トランジスターのスレッショルド電位と同電位又はその近傍の電位で定電位とするバイアス電圧印加手段と、を備え、
前記入力整合回路は、キャパシターと、第１のインダクターとを含み、前記キャパシターの一方の端子を前記第１のインダクターの一方の端子に電気的に接続し、前記第１のインダクターの他方の端子を前記入力部となる電界効果トランジスターのゲート端子に電気的に接続して構成されることを特徴とする検波装置。
【請求項２】
前記入力整合回路は、更に、第２のインダクターを含み、前記第２のインダクターの一方の端子を前記入力部となる電界効果トランジスターのソース端子に電気的に接続して構成されることを特徴とする請求項１に記載の検波装置。
【請求項３】
前記電界効果トランジスターは、Ｎチャンネル型の第１の電界効果トランジスター及び第２の電界効果トランジスターを含み、
前記入力整合回路は、前記第１の電界効果トランジスターに対応する第１の入力整合回路及び前記第２の電界効果トランジスターに対応する第２の入力整合回路を含み、
前記整流回路は、前記第１及び第２の電界効果トランジスターのドレイン端子が前記負荷の電流出力端子に電気的に接続され、前記負荷の電流入力端子が高電位側の電源ノードに電気的に接続され、前記第１及び第２の電界効果トランジスターのソース端子が低電位側の電源ノードに電気的に接続された構成となっており、
前記第１の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第１の電界効果トランジスターのゲート端子に電気的に接続された構成となっており、
前記第２の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第２の電界効果トランジスターのゲート端子に電気的に接続された構成となっていることを特徴とする請求項１に記載の検波装置。
【請求項４】
前記電界効果トランジスターは、Ｐチャンネル型の第３の電界効果トランジスター及び第４の電界効果トランジスターを含み、
前記入力整合回路は、前記第３の電界効果トランジスターに対応する第３の入力整合回路及び前記第４の電界効果トランジスターに対応する第４の入力整合回路を含み、
前記整流回路は、前記第３及び第４の電界効果トランジスターのドレイン端子が前記負荷の電流入力端子に電気的に接続され、前記負荷の電流出力端子が低電位側の電源ノードに電気的に接続され、前記第３及び第４の電界効果トランジスターのソース端子が高電位側の電源ノードに電気的に接続された構成となっており、
前記第３の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第３の電界効果トランジスターのゲート端子に電気的に接続された構成となっており、
前記第４の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第４の電界効果トランジスターのゲート端子に電気的に接続された構成となっていることを特徴とする請求項１に記載の検波装置。
【請求項５】
前記電界効果トランジスターは、Ｎチャンネル型の第１の電界効果トランジスター及び第２の電界効果トランジスターを含み、
前記入力整合回路は、前記第１の電界効果トランジスターに対応する第１の入力整合回路及び前記第２の電界効果トランジスターに対応する第２の入力整合回路を含み、
前記整流回路は、前記第１及び第２の電界効果トランジスターのドレイン端子が前記負荷の電流出力端子に電気的に接続され、前記負荷の電流入力端子が高電位側の電源ノードに電気的に接続され、前記第１の電界効果トランジスターのソース端子が前記第１の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続され、前記第２の電界効果トランジスターのソース端子が前記第２の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続された構成となっており、
前記第１の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第１の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子が低電位側の電源ノードに電気的に接続された構成となっており、
前記第２の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第２の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子が前記低電位側の電源ノードに電気的に接続された構成となっていることを特徴とする請求項２に記載の検波装置。
【請求項６】
前記電界効果トランジスターは、Ｐチャンネル型の第３の電界効果トランジスター及び第４の電界効果トランジスターを含み、
前記入力整合回路は、前記第３の電界効果トランジスターに対応する第３の入力整合回路及び前記第４の電界効果トランジスターに対応する第４の入力整合回路を含み、
前記整流回路は、前記第３及び第４の電界効果トランジスターのドレイン端子が前記負荷の電流入力端子に電気的に接続され、前記負荷の電流出力端子が低電位側の電源ノードに電気的に接続され、前記第３の電界効果トランジスターのソース端子が前記第３の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続され、前記第４の電界効果トランジスターのソース端子が前記第４の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続された構成となっており、
前記第３の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第３の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子が低電位側の電源ノードに電気的に接続された構成となっており、
前記第４の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第４の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子は前記低電位側の電源ノードに電気的に接続された構成となっていることを特徴とする請求項２に記載の検波装置。
【請求項７】
前記整流回路は、前記第１及び第２の電界効果トランジスターのドレイン端子側にカスコード接続される２つのＮチャンネル型の電界効果トランジスターから構成される第１のカスコード段と、前記第１のカスコード段を構成する電界効果トランジスターのゲート端子にバイアス電圧を印加する第１のカスコード段バイアス手段と、を備えることを特徴とする請求項３又は請求項５に記載の検波装置。
【請求項８】
前記整流回路は、前記第３及び第４の電界効果トランジスターのドレイン端子側にカスコード接続される２つのＰチャンネル型の電界効果トランジスターから構成される第２のカスコード段と、前記第２のカスコード段を構成する電界効果トランジスターのゲート端子にバイアス電圧を印加する第２のカスコード段バイアス手段と、を備えることを特徴とする請求項４又は請求項６に記載の検波装置。
【請求項９】
情報信号を含む所定周波数の無線交流信号を受信するアンテナと、
前記アンテナで受信した無線交流信号に基づき、該無線交流信号と同相の第１の交流信号と該第１の交流信号と１８０°位相の異なる第２の交流信号とを生成する平衡信号生成手段と、
請求項１乃至請求項８のいずれか１項に記載の検波装置と、
前記平衡信号生成手段で生成された前記第１及び第２の交流信号を入力とした前記検波装置で生成された整流信号に基づき前記情報信号の情報を判別する判別手段と、を備えることを特徴とする無線受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスターと負荷とを含んで構成される整流回路と、該整流回路に入力される交流信号の伝送線路の特性インピーダンスと整流回路の入力インピーダンスとを整合する入力整合回路とを備えた検波装置及び無線受信装置に関する。
【背景技術】
【０００２】
受信された無線信号の包絡線を検出しベースバンド信号を復調する回路は古くから使用されており、様々な回路が考え出されている。包絡線は信号の尖頭値を結んだものであり交流成分の絶対値を平滑化して得られる。また信号を二乗し平滑化して包絡線検出に替える方法も古くからあり、「二乗検波」などと呼ばれている。例えば、特許文献１には、信号の二乗値を得る二乗検出回路とそれを使った振幅検波の方法が記載されている。
また、ＵＷＢ（Ultra Wide Band）の周波数帯域の信号、特に搬送波を用いないＩＲ（Impulse Radio）によるＵＷＢ通信（以下「ＵＷＢ−ＩＲ」通信と言う）においても包絡線検出を使った受信機があり、例えば、特許文献２または特許文献３においてその有効性が記載されている。これらの特許文献２または特許文献３では、整流回路と積分回路が用いられているが、これは信号の交流成分の絶対値を平滑化して包絡線を求めるものである。
【０００３】
また、特許文献４には、アンテナと、アンテナにより受信されたマイクロ波信号周波数帯の電波を入力する入力端子と、ショットキー・ダイオードと、先端開放のスタブ、伝送線路から構成され、ショットキー・ダイオードがゼロ・バイアス印加時に整合するように設定された入力整合回路とを含んで構成される応答器が開示されている。
【特許文献１】特開平４−１７０８０７号公報
【特許文献２】特開２００４−３２００８３号公報
【特許文献３】特開２００５−２５２７４０号公報
【特許文献４】特開平２−８０９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献４で例示した入力整合回路を備えた応答器のように、ショットキー・ダイオードのようなＰＮ接合ダイオードを整流に使用する回路は、ＣＭＯＳ半導体プロセスによりオンチップ化することが困難である。
また、上記特許文献４で例示した入力整合回路を備えた応答器では、例えば、ＵＷＢ−ＩＲに用いられる極めて細い波形を有するパルス信号を全波整流してその包絡線を検出することは極めて困難である。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、極めて細い波形を有するパルス信号の包絡線を検出するのに好適で且つＣＭＯＳ半導体プロセスによってオンチップ化するのに好適な、入力整合回路を備えた検波装置及びこの検波装置を備えた無線受信装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
〔形態１〕  上記目的を達成するために、形態１の検波装置は、電界効果トランジスターと負荷とを含んで構成される整流回路を含み、前記整流回路は、前記電界効果トランジスターに入力される交流信号を整流し、その整流信号を前記負荷を介して出力する検波装置であって、
前記交流信号の入力部となる前記電界効果トランジスターにそれぞれ対応する、前記交流信号の伝送線路の特性インピーダンスと前記整流回路の入力インピーダンスとを整合する入力整合回路と、
前記交流信号の入力部となる各電界効果トランジスターのゲート電位を、当該各電界効果トランジスターのスレッショルド電位と同電位又はその近傍の電位で定電位とするバイアス電圧印加手段と、を備え、
前記入力整合回路は、キャパシターと、第１のインダクターとを含み、前記キャパシターの一方の端子を前記第１のインダクターの一方の端子に電気的に接続し、前記第１のインダクターの他方の端子を前記入力部となる電界効果トランジスターのゲート端子に電気的に接続して構成される。
【０００６】
このような構成であれば、例えば、数Ｇ［Ｈｚ］などのインピーダンス整合が必要となる高い周波数（以下、高周波という）の交流信号の周波数及び整合回路の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと整流回路の入力インピーダンスとが整合するように、入力整合回路を構成するキャパシター、第１及び第２のインダクターの素子値を設定することによって、伝送線路を通って整流回路へと入力される高周波の交流信号の整流回路側での反射を軽減し、整流回路に入力される交流信号の電力の伝送損失を低減することができる。
また、入力部となる各電界効果トランジスターのゲート端子に交流信号が入力されると、バイアス電圧印加手段によって、ゲート電位がスレッショルド電位と同電位かその近傍の電位となっているので、入力された交流信号が正極及び負極のうちゲート−ソース間電圧を高める一方の極側に振れたときに電界効果トランジスターがオンとなる。
【０００７】
また、交流信号が正極及び負極のうちゲート−ソース間電圧を低くする一方の極側に振れたときに電界効果トランジスターがオフとなる。
これによって、電界効果トランジスターがオンのときだけ、即ち入力された交流信号がゲート−ソース間電圧を高める一方の極側に振れたときだけ負荷に電流が流れるので、負荷を介して正極と負極の一方の極側に整流された整流信号を得ることができる。
以上より、入力整合回路を有しているので、特に、ＳＮ比の良好な交流信号を検波するときに、ＳＮ比が悪い場合に前段に配設する増幅器を不要にすることができる。これによって、低消費電力化が可能となる。
【０００８】
また、本形態の検波装置は、キャパシター及びインダクターから構成される入力整合回路と、電界効果トランジスター及び負荷から構成される整流回路とから主に構成されるので、ＣＭＯＳ半導体プロセスを用いたオンチップ化を容易に行うことができる。
ここで、上記「伝送線路の特性インピーダンス」とは、例えば、アンテナで受信された交流信号をそのまま整流回路に入力する場合は、アンテナ自身が伝送線路となるのでアンテナ（又はアンテナに接続されたケーブルなどの信号の伝送路）の特性インピーダンスとなる。また、例えば、伝送線路が同軸ケーブルの場合は同軸ケーブルの特性インピーダンスとなり、伝送線路がマイクロ・ストリップ・ラインであればマイクロ・ストリップ・ラインの特性インピーダンスとなる。
また、上記「一方の極側に整流された」とは、基準電圧レベルに対してプラス側又はマイナス側に振幅する整流信号を生成する整流動作のことである。
また、上記「近傍の電圧」とは、入力信号に対して、後段の信号処理部において利用可能なレベル及び内容の出力信号が得られる範囲の電圧となる。
【０００９】
〔形態２〕  更に、形態２の検波装置は、形態１に記載の検波装置において、前記入力整合回路は、更に、第２のインダクターを含み、前記第２のインダクターの一方の端子を前記入力部となる電界効果トランジスターのソース端子に電気的に接続して構成される。
このような構成であれば、例えば、数Ｇ［Ｈｚ］などのインピーダンス整合が必要となる高周波の交流信号の周波数及び整合回路の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと整流回路の入力インピーダンスとが整合するように、入力整合回路を構成するキャパシター、第１及び第２のインダクターの素子値を設定することによって、伝送線路を通って整流回路へと入力される高周波の交流信号の整流回路側での反射を軽減し、整流回路に入力される交流信号の電力の伝送損失を低減することができる。
【００１０】
〔形態３〕  更に、形態３の検波装置は、形態１に記載の検波装置において、前記電界効果トランジスターは、Ｎチャンネル型の第１の電界効果トランジスター及び第２の電界効果トランジスターを含み、
前記入力整合回路は、前記第１の電界効果トランジスターに対応する第１の入力整合回路及び前記第２の電界効果トランジスターに対応する第２の入力整合回路を含み、
前記整流回路は、前記第１及び第２の電界効果トランジスターのドレイン端子が前記負荷の電流出力端子に電気的に接続され、前記負荷の電流入力端子が高電位側の電源ノードに電気的に接続され、前記第１及び第２の電界効果トランジスターのソース端子が低電位側の電源ノードに電気的に接続された構成となっており、
前記第１の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第１の電界効果トランジスターのゲート端子に電気的に接続された構成となっており、
前記第２の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第２の電界効果トランジスターのゲート端子に電気的に接続された構成となっている。
【００１１】
このような構成であれば、高周波の交流信号の周波数及び整合回路の第１の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第１の電界効果トランジスター側の入力インピーダンスとが整合するように、第１の入力整合回路を構成するキャパシター及び第１のインダクターの素子値を設定することによって、第１の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力の伝送損失を低減することができる。
同様に、高周波の交流信号の周波数及び整合回路の第２の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第２の電界効果トランジスター側の入力インピーダンスとが整合するように、第２の入力整合回路を構成するキャパシター及び第１のインダクターの素子値を設定することによって、第２の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力の伝送損失を低減することができる。
【００１２】
また、整流回路を構成する、第１の電界効果トランジスターのゲート端子に第１の交流信号を入力し、第２の電界効果トランジスターのゲート端子に第１の交流信号とは１８０°位相の異なる第２の交流信号を入力することで、負極側で全波整流された負極側全波整流回路を得ることが可能である。
具体的に、第１の交流信号が第１の電界効果トランジスターのゲート端子に入力され、第２の交流信号が第２の電界効果トランジスターのゲート端子に入力されると、第１及び第２の電界効果トランジスターは、ゲート−ソース間電圧がスレッショルド電圧と同電圧かその近傍の電圧となっているので、第１の交流信号及び第２の交流信号が正極側に振れたときに第１の電界効果トランジスター及び第２の電界効果トランジスターがオンとなる。
また、第１の交流信号及び第２の交流信号が負極側に振れたときに、第１の電界効果トランジスター及び第２の電界効果トランジスターがオフとなる。
【００１３】
つまり、第１のトランジスターがオンになると負荷に電流が流れ、負極で半波整流された第１の負極半波整流信号が生成され、第２のトランジスターがオンになると負荷に電流が流れ、負極で半波整流され、且つ第１の負極半波整流信号とは１８０°位相の異なる第２の負極半波整流信号が生成される。
これら第１の負極半波整流信号及び第２の負極半波整流信号は、出力部において合流し、負極で全波整流された負極全波整流信号となる。
以上より、第１及び第２の入力整合回路を有しているので、特に、ＳＮ比の良好な交流信号を検波するときに、ＳＮ比が悪い場合に前段に配設する増幅器を不要にすることができる。これによって、低消費電力化が可能となる。
また、本形態の検波装置は、キャパシター及びインダクターから構成される第１及び第２の入力整合回路と、第１及び第２の電界効果トランジスター及び負荷から構成される整流回路とから構成されるので、ＣＭＯＳ半導体プロセスを用いたオンチップ化を容易に行うことができる。
【００１４】
〔形態４〕  更に、形態４の検波装置は、形態１に記載の検波装置において、前記電界効果トランジスターは、Ｐチャンネル型の第３の電界効果トランジスター及び第４の電界効果トランジスターを含み、
前記入力整合回路は、前記第３の電界効果トランジスターに対応する第３の入力整合回路及び前記第４の電界効果トランジスターに対応する第４の入力整合回路を含み、
前記整流回路は、前記第３及び第４の電界効果トランジスターのドレイン端子が前記負荷の電流入力端子に電気的に接続され、前記負荷の電流出力端子が低電位側の電源ノードに電気的に接続され、前記第３及び第４の電界効果トランジスターのソース端子が高電位側の電源ノードに電気的に接続された構成となっており、
前記第３の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第３の電界効果トランジスターのゲート端子に電気的に接続された構成となっており、
前記第４の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第４の電界効果トランジスターのゲート端子に電気的に接続された構成となっている。
【００１５】
このような構成であれば、高周波の交流信号の周波数及び整合回路の第３の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第１の電界効果トランジスター側の入力インピーダンスとが整合するように、第３の入力整合回路を構成するキャパシター及び第１のインダクターの素子値を設定することによって、第３の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力損失を低減することができる。
同様に、高周波の交流信号の周波数及び整合回路の第４の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第４の電界効果トランジスター側の入力インピーダンスとが整合するように、第４の入力整合回路を構成するキャパシター及び第１のインダクターの素子値を設定することによって、第４の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力損失を低減することができる。
【００１６】
また、整流回路を構成する、第３の電界効果トランジスターのゲート端子に第１の交流信号を入力し、第４の電界効果トランジスターのゲート端子に第１の交流信号とは１８０°位相の異なる第２の交流信号を入力することで、正極側で全波整流された正極側全波整流回路を得ることが可能である。
具体的に、第１の交流信号が第３の電界効果トランジスターのゲート端子に入力され、第２の交流信号が第４の電界効果トランジスターのゲート端子に入力されると、第３及び第４の電界効果トランジスターは、ゲート−ソース間電圧がスレッショルド電圧と同電圧かその近傍の電圧となっているので、第１の交流信号及び第２の交流信号が負極側に振れたときに第３の電界効果トランジスター及び第４の電界効果トランジスターがオンとなる。
また、第１の交流信号及び第２の交流信号が正極側に振れたときに、第３の電界効果トランジスター及び第４の電界効果トランジスターがオフとなる。
【００１７】
そして、第３のトランジスターがオンになると負荷に電流が流れ、正極で半波整流された第１の正極半波整流信号が生成され、第４のトランジスターがオンになると負荷に電流が流れ、正極で半波整流され、且つ第１の正極半波整流信号とは１８０°位相の異なる第２の正極半波整流信号が生成される。
これら第１の正極半波整流信号及び第２の正極半波整流信号は、出力部において合流し、正極で全波整流された正極全波整流信号となる。
以上より、第３及び第４の入力整合回路を有しているので、特に、ＳＮ比の良好な交流信号を検波するときに、ＳＮ比が悪い場合に前段に配設する増幅器を不要にすることができる。これによって、低消費電力化が可能となる。
また、本形態の検波装置は、キャパシター及びインダクターから構成される第３及び第４の入力整合回路と、第３及び第４の電界効果トランジスター及び負荷から構成される整流回路とから構成されるので、ＣＭＯＳ半導体プロセスを用いたオンチップ化を容易に行うことができる。
【００１８】
〔形態５〕  更に、形態５の検波装置は、形態２に記載の検波装置において、前記電界効果トランジスターは、Ｎチャンネル型の第１の電界効果トランジスター及び第２の電界効果トランジスターを含み、
前記入力整合回路は、前記第１の電界効果トランジスターに対応する第１の入力整合回路及び前記第２の電界効果トランジスターに対応する第２の入力整合回路を含み、
前記整流回路は、前記第１及び第２の電界効果トランジスターのドレイン端子が前記負荷の電流出力端子に電気的に接続され、前記負荷の電流入力端子が高電位側の電源ノードに電気的に接続され、前記第１の電界効果トランジスターのソース端子が前記第１の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続され、前記第２の電界効果トランジスターのソース端子が前記第２の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続された構成となっており、
前記第１の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第１の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子が低電位側の電源ノードに電気的に接続された構成となっており、
前記第２の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第２の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子が前記低電位側の電源ノードに電気的に接続された構成となっている。
【００１９】
このような構成であれば、高周波の交流信号の周波数及び整合回路の第１の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第１の電界効果トランジスター側の入力インピーダンスとが整合するように、第１の入力整合回路を構成するキャパシター、第１及び第２のインダクターの素子値を設定することによって、第１の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力の伝送損失を低減することができる。
同様に、高周波の交流信号の周波数及び整合回路の第２の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第２の電界効果トランジスター側の入力インピーダンスとが整合するように、第２の入力整合回路を構成するキャパシター、第１及び第２のインダクターの素子値を設定することによって、第２の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力の伝送損失を低減することができる。
【００２０】
なお、整流回路の作用については、上記形態３と同様となる。
以上より、第１及び第２の入力整合回路を有しているので、特に、ＳＮ比の良好な交流信号を検波するときに、ＳＮ比が悪い場合に前段に配設する増幅器を不要にすることができる。これによって、低消費電力化が可能となる。
また、本形態の検波装置は、キャパシター及びインダクターから構成される第１及び第２の入力整合回路と、第１及び第２の電界効果トランジスター及び負荷から構成される整流回路とから構成されるので、ＣＭＯＳ半導体プロセスを用いたオンチップ化を容易に行うことができる。
【００２１】
〔形態６〕  更に、形態６の検波装置は、形態２に記載の検波装置において、前記電界効果トランジスターは、Ｐチャンネル型の第３の電界効果トランジスター及び第４の電界効果トランジスターを含み、
前記入力整合回路は、前記第３の電界効果トランジスターに対応する第３の入力整合回路及び前記第４の電界効果トランジスターに対応する第４の入力整合回路を含み、
前記整流回路は、前記第３及び第４の電界効果トランジスターのドレイン端子が前記負荷の電流入力端子に電気的に接続され、前記負荷の電流出力端子が低電位側の電源ノードに電気的に接続され、前記第３の電界効果トランジスターのソース端子が前記第３の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続され、前記第４の電界効果トランジスターのソース端子が前記第４の入力整合回路の前記第２のインダクターの一方の端子に電気的に接続された構成となっており、
前記第３の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第３の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子が低電位側の電源ノードに電気的に接続された構成となっており、
前記第４の入力整合回路は、前記キャパシターの一方の端子が前記第１のインダクターの一方の端子に電気的に接続され、前記第１のインダクターの他方の端子が前記第４の電界効果トランジスターのゲート端子に電気的に接続され、前記第２のインダクターの他方の端子は前記低電位側の電源ノードに電気的に接続された構成となっている。
【００２２】
このような構成であれば、高周波の交流信号の周波数及び整合回路の第３の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第１の電界効果トランジスター側の入力インピーダンスとが整合するように、第３の入力整合回路を構成するキャパシター、第１及び第２のインダクターの素子値を設定することによって、第３の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力損失を低減することができる。
同様に、高周波の交流信号の周波数及び整合回路の第４の電界効果トランジスター側の入力インピーダンスに基づき、交流信号の伝送される伝送線路の特性インピーダンスと第４の電界効果トランジスター側の入力インピーダンスとが整合するように、第４の入力整合回路を構成するキャパシター、第１及び第２のインダクターの素子値を設定することによって、第４の電界効果トランジスターのゲート端子に入力される高周波の交流信号の整流回路側での反射を軽減し、入力される交流信号の電力損失を低減することができる。
【００２３】
なお、整流回路の作用については、上記形態４と同様となる。
以上より、第３及び第４の入力整合回路を有しているので、特に、ＳＮ比の良好な交流信号を検波するときに、ＳＮ比が悪い場合に前段に配設する増幅器を不要にすることができる。これによって、低消費電力化が可能となる。
また、本形態の検波装置は、キャパシター及びインダクターから構成される第３及び第４の入力整合回路と、第３及び第４の電界効果トランジスター及び負荷から構成される整流回路とから構成されるので、ＣＭＯＳ半導体プロセスを用いたオンチップ化を容易に行うことができる。
【００２４】
〔形態７〕  更に、形態７の検波装置は、形態３又は５に記載の検波装置において、前記整流回路は、前記第１及び第２の電界効果トランジスターのドレイン端子側にカスコード接続される２つのＮチャンネル型の電界効果トランジスターから構成される第１のカスコード段と、前記第１のカスコード段を構成する電界効果トランジスターのゲート端子にバイアス電圧を印加する第１のカスコード段バイアス手段と、を備える。
このような構成であれば、第１及び第２の電界効果トランジスターから構成される差動対にカスコード接続された第１のカスコード段によって、差動利得を増加することができるという効果が得られる。
【００２５】
〔形態８〕  更に、形態８の検波装置は、形態４又は６に記載の検波装置において、前記整流回路は、前記第３及び第４の電界効果トランジスターのドレイン端子側にカスコード接続される２つのＰチャンネル型の電界効果トランジスターから構成される第２のカスコード段と、前記第２のカスコード段を構成する電界効果トランジスターのゲート端子にバイアス電圧を印加する第２のカスコード段バイアス手段と、を備える。
このような構成であれば、第３及び第４の電界効果トランジスターから構成される差動対にカスコード接続された第２のカスコード段によって、差動利得を増加することができるという効果が得られる。
【００２６】
〔形態９〕  一方、上記目的を達成するために、形態９の無線受信装置は、情報信号を含む所定周波数の無線交流信号を受信するアンテナと、
前記アンテナで受信した無線交流信号に基づき、該無線交流信号と同相の第１の交流信号と該第１の交流信号と１８０°位相の異なる第２の交流信号とを生成する平衡信号生成手段と、
形態１乃至８のいずれか１に記載の検波装置と、
前記平衡信号生成手段で生成された前記第１及び第２の交流信号を入力とした前記検波装置で生成された整流信号に基づき前記情報信号の情報を判別する判別手段と、を備える。
このような構成であれば、上記形態１乃至形態８のいずれか１に記載の検波装置と同等の作用及び効果が得られる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づき説明する。図１〜図３は、本発明に係る検波装置及び無線受信装置の実施の形態を示す図である。
まず、本発明に係る無線受信装置１の構成を図１に基づき説明する。図１は、本発明に係る無線受信装置１の構成を示すブロック図である。
無線受信装置１は、図１に示すように、平衡型アンテナ１０と、検波装置１１と、帯域制限型増幅器１２と、判別部１３とを含んで構成される。
平衡型アンテナ１０は、対応帯域がＵＷＢの周波数帯域（例えば、１．５〜１０［ＧＨｚ］）の、ＩＲ（Impulse Radio）方式で無線送信された、非常に短いインパルス状のパルス信号列から構成される無線信号であるＵＷＢ信号を受信する、第１アンテナ１０ａと第２アンテナ１０ｂとを含んで構成される。
第１アンテナ１０ａは、受信したＵＷＢ信号（パルス信号列）を同相で出力する機能を有している。
【００２８】
第２アンテナ１０ｂは、受信したＵＷＢ信号（パルス信号列）を第１アンテナ１０ａの出力信号の位相と１８０［°］異なる位相（逆相）で出力する機能を有している。
以下、第１アンテナ１０ａの出力するパルス信号列を第１の交流信号ａと称し、第２アンテナ１０ｂから出力されるパルス信号列を第２の交流信号ｂと称す。
検波装置１１は、第１及び第２の交流信号ａ及びｂの入力に応じて正極側又は負極側に全波整流された全波整流信号を生成する整流回路部（整流回路に対応）と、第１アンテナ１０ａ及び第２アンテナ１０ｂの特性インピーダンスと整流回路部の入力インピーダンスとを整合する入力整合回路部（入力整合回路に対応）と、バイアス電圧印加部とを含んで構成される。
【００２９】
帯域制限型増幅器１２は、ＬＰＦ（ローパスフィルタ）と増幅器とを含んで構成され、検波装置１１から入力された全波整流信号をＬＰＦによって帯域制限（高周波成分を除去）し、帯域制限された全波整流信号を増幅器によって増幅して、受信したＵＷＢ信号の包絡線を示す包絡線信号を生成する機能を有している。
判別部１３は、帯域制限型増幅器１２から入力された包絡線信号を二値化すると共に、その二値化信号のレベルと予め設定された基準レベルとに基づき、受信したＵＷＢ信号の有する情報信号の情報を判別する機能を有している。
【００３０】
次に、図２に基づき、検波装置１１の詳細な回路構成を説明する。
ここで、図２（ａ）は、整流回路部がＮチャンネル型のＭＯＳトランジスターで構成された検波装置１１ｎの回路構成例を示す図であり、（ｂ）は、整流回路部がＰチャンネル型のＭＯＳトランジスターで構成された検波装置１１ｐの回路構成例を示す図である。
なお、検波装置１１は、検波装置１１ｎ及び検波装置１１ｐのいずれを採用しても同等の機能を発揮する。
まず、検波装置１１ｎの詳細な構成を説明する。
検波装置１１ｎは、図２（ａ）に示すように、Ｎチャンネル型のＭＯＳトランジスターであるＮＴｒ１〜ＮＴｒ２（第１及び第２の電界効果トランジスターに対応）と、負荷抵抗Ｒ１と、バイアス抵抗Ｒ２〜Ｒ３と、第１〜第２の入力整合回路部１１０〜１１１（第１〜第２の入力整合回路に対応）と、バイアス電圧印加部１１２とを含んで構成される。ここで、Ｒ２〜Ｒ３とバイアス電圧印加部１１２とはバイアス電圧印加手段に対応する。
【００３１】
第１の入力整合回路部１１０は、入力信号の直流成分の通過を阻止すると共にインピーダンス整合の役割を有するキャパシターＣ１と、インピーダンス整合の役割を有するインダクターＬ１〜Ｌ２とを含んで構成される。
第２の入力整合回路部１１１は、入力信号の直流成分の通過を阻止すると共にインピーダンス整合の役割を有するキャパシターＣ２と、インピーダンス整合の役割を有するインダクターＬ３〜Ｌ４とを含んで構成される。
具体的に、第１の入力整合回路部１１０のＣ１、Ｌ１及びＬ２は、スミス・チャート、イミタンス・チャート、回路シミュレーターなどを用いて、第１の交流信号ａの周波数帯域において、第１アンテナ１０ａの特性インピーダンスと、ＮＴｒ１のゲート端子側の入力インピーダンスとが整合するように、各素子の値が設定される。
【００３２】
同様に、第２の入力整合回路部１１１のＣ２、Ｌ３及びＬ４は、スミス・チャート、イミタンス・チャート、回路シミュレーターなどを用いて、第２の交流信号ｂの周波数帯域において、第２アンテナ１０ｂの特性インピーダンスと、Ｎｔｒ２のゲート端子側の入力インピーダンスとが整合するように、各素子の値が設定される。
また、Ｃ１の一方の端子には入力端子ＩＮｐが形成され、Ｃ２の一方の端子には入力端子ＩＮｍが形成され、Ｒ１の一方の端子とＮＴｒ１及びＮＴｒ２のドレイン端子との接続部には出力端子Ｖｏｕｔが形成されている。
更に、各回路素子の接続構成は、Ｃ１の他方の端子にＲ２の一方の端子とＬ１の一方の端子とが電気的に接続され、Ｃ２の他方の端子にＲ３の一方の端子とＬ３の一方の端子とが電気的に接続されている。
【００３３】
更に、Ｌ１の他方の端子とＮＴｒ１のゲート端子とが電気的に接続され、Ｌ３の他方の端子とＮＴｒ２のゲート端子とが電気的に接続されている。
更に、ＮＴｒ１のソース端子とＬ２の一方の端子とが電気的に接続され、ＮＴｒ２のソース端子とＬ４の一方の端子とが電気的に接続され、Ｌ２及びＬ４の他方の端子が低電位側の電源ノード（本実施の形態では、接地電位のノード）に電気的に接続されている。
更に、ＮＴｒ１及びＮＴｒ２のドレイン端子は、Ｒ１の一方の端子とそれぞれ電気的に接続され、Ｒ１の他方の端子は、高電位側（電圧ＶDD）の電源ノードと電気的に接続されている。
更に、Ｒ２及びＲ３の他方の端子は、バイアス電圧印加部１１２の高電位側の端子に電気的に接続されており、バイアス電圧印加部１１２の低電位側の端子は接地電位となっている。
【００３４】
ここで、バイアス電圧印加部１１２は、ＮＴｒ１及びＮＴｒ２のゲート−ソース間電圧Ｖｇｓが、これらのスレッショルド電圧Ｖthn又はその近傍の電圧となるようにＲ２、Ｒ３を介してそれぞれに電圧Ｖthn又はその近傍の電圧を印加するようになっている。
以上の構成により、入力端子ＩＮｐに入力された第１の交流信号ａは、Ｃ１及びＬ１を介してＮＴｒ１のゲート端子に供給され、入力端子ＩＮｍに入力された第２の交流信号ｂは、Ｃ２及びＬ３を介してＮＴｒ２のゲート端子に供給される。
加えて、ＮＴｒ１及びＮＴｒ２のゲート−ソース間電圧Ｖｇｓは、バイアス電圧印加部１１２によって、ＮＴｒ１及びＮＴｒ２のスレッショルド電圧Ｖthnと同電圧又はその近傍の電圧となる（理想的には同電圧なので、説明の便宜上、以下の説明では同電圧とする）。
そして、第１の交流信号ａの信号波形における正極側に振幅する波形部分がＮＴｒ１のゲート端子に入力されることで、ＶｇｓはＶthn以上の状態を維持するため、このときにＮＴｒ１はオン状態となる。
【００３５】
また、第２の交流信号ｂの正極側に振幅する波形部分がＮＴｒ２のゲート端子に入力されることで、ＶｇｓはＶthn以上の状態を維持するため、このときにＮＴｒ２はオン状態となる。
一方、第１の交流信号ａの信号波形における負極側に振幅する波形部分がＮＴｒ１のゲート端子に入力されることで、ＶｇｓはＶthn未満となるため、このときにＮＴｒ１はオフ状態となる。
また、第２の交流信号ｂの負極側に振幅する波形部分がＮＴｒ２のゲート端子に入力されることで、ＶｇｓはＶthn未満となるため、このときにＮＴｒ２はオフ状態となる。
ＮＴｒ１及びＮＴｒ２がオフ状態の場合はＲ１に電流が流れないため、電圧降下が生じずにＶｏｕｔはＶDDのレベルで一定となる。
一方、ＮＴｒ１及びＮＴｒ２がオン状態のときは、これらのソース−ドレイン間に第１及び第２の交流信号ａ及びｂの正極側の振幅の大きさに応じた電流が流れ、この電流がＲ１にも流れる。
【００３６】
ここで、第１の交流信号ａと第２の交流信号ｂとは、複数の単位パルスが連続したパルス列信号となっていると共に、一方に対して他方の位相が１８０［°］異なっている。
従って、これらの信号がＮＴｒ１及びＮＴｒ２のゲート端子に同じタイミングで入力されることによって、一方が他方に対して位相が１８０°ずれた状態で、各交流信号の正極側に振幅する波形部分においてＶｇｓが上昇してＮＴｒ１又はＮＴｒ２のオン状態が維持され、負極側に振幅する波形部分においてＶｇｓが下降してＮＴｒ１又はＮＴｒ２がオフ状態となる。
これにより、第１及び第２の交流信号ａ及びｂの正極側の波形区間においてＲ１に電流が流れて電圧降下が生じ、出力端子Ｖｏｕｔからは、増幅された第１及び第２の交流信号ａ及びｂの負極側に振幅する波形部分が連続した出力波形の電圧信号（負極全波整流信号ｃ）が出力される。
【００３７】
次に、検波装置１１ｐの詳細な構成を説明する。
検波装置１１ｐは、図２（ｂ）に示すように、Ｐチャンネル型のＭＯＳトランジスターであるＰＴｒ１〜ＰＴｒ２（第３及び第４の電界効果トランジスターに対応）と、負荷抵抗Ｒ４と、バイアス抵抗Ｒ５〜Ｒ６と、第３〜第４の入力整合回路部１１３〜１１４（第３〜第４の入力整合回路に対応）と、バイアス電圧印加部１１５とを含んで構成される。ここで、Ｒ５〜Ｒ６とバイアス電圧印加部１１５とはバイアス電圧印加手段に対応する。
第３の入力整合回路部１１３は、入力信号の直流成分の通過を阻止すると共にインピーダンス整合の役割を有するキャパシターＣ３と、インピーダンス整合の役割を有するインダクターＬ５〜Ｌ６とを含んで構成される。
第４の入力整合回路部１１４は、入力信号の直流成分の通過を阻止すると共にインピーダンス整合の役割を有するキャパシターＣ４と、インピーダンス整合の役割を有するインダクターＬ７〜Ｌ８とを含んで構成される。
【００３８】
具体的に、第３の入力整合回路部１１３のＣ３、Ｌ５及びＬ６は、スミス・チャート、イミタンス・チャート、回路シミュレーターなどを用いて、第１の交流信号ａの周波数帯域において、第１アンテナ１０ａの特性インピーダンスと、ＰＴｒ１のゲート端子側の入力インピーダンスとが整合するように、各素子の値が設定される。
同様に、第４の入力整合回路部１１４のＣ４、Ｌ７及びＬ８は、スミス・チャート、イミタンス・チャート、回路シミュレーターなどを用いて、第２の交流信号ｂの周波数帯域において、第２アンテナ１０ｂの特性インピーダンスと、ＰＴｒ２のゲート端子側の入力インピーダンスとが整合するように、各素子の値が設定されている。
また、Ｃ３の一方の端子には入力端子ＩＮｐが形成され、Ｃ４の一方の端子には入力端子ＩＮｍが形成され、Ｒ４の一方の端子とＰＴｒ１及びＰＴｒ２のドレイン端子との接続部には出力端子Ｖｏｕｔが形成されている。
【００３９】
更に、各回路素子の接続構成は、Ｃ３の他方の端子にＲ５の一方の端子とＬ５の一方の端子とが電気的に接続され、Ｃ４の他方の端子にＲ６の一方の端子とＬ７の一方の端子とが電気的に接続されている。
更に、Ｌ５の他方の端子とＰＴｒ１のゲート端子とが電気的に接続され、Ｌ７の他方の端子とＰＴｒ２のゲート端子とが電気的に接続されている。
更に、ＰＴｒ１のソース端子とＬ６の一方の端子とが電気的に接続され、ＰＴｒ２のソース端子とＬ８の一方の端子とが電気的に接続され、Ｌ６及びＬ８の他方の端子が高電位側の電源ノード（本実施の形態では、電圧ＶDDの電源ノード）に電気的に接続されている。
【００４０】
更に、ＰＴｒ１及びＰＴｒ２のドレイン端子は、Ｒ４の一方の端子とそれぞれ電気的に接続され、Ｒ４の他方の端子は、低電位側（接地電位）の電源ノードと電気的に接続されている。
更に、Ｒ５及びＲ６の他方の端子は、バイアス電圧印加部１１５の高電位側の端子に電気的に接続されており、バイアス電圧印加部１１５の低電位側の端子は接地電位となっている。
ここで、バイアス電圧印加部１１５は、ＰＴｒ１及びＰＴｒ２のゲート−ソース間電圧Ｖｇｓが、これらのスレッショルド電圧Ｖthp又はその近傍の電圧となるようにＲ５、Ｒ６を介してそれぞれに電圧Ｖthp又はその近傍の電圧を印加するようになっている。
以上の構成により、入力端子ＩＮｐに入力された第１の交流信号ａは、Ｃ３及びＬ５を介してＰＴｒ１のゲート端子に供給され、入力端子ＩＮｍに入力された第２の交流信号ｂは、Ｃ４及びＬ７を介してＰＴｒ２のゲート端子に供給される。
【００４１】
加えて、ＰＴｒ１及びＰＴｒ２のゲート−ソース間電圧Ｖｇｓは、バイアス電圧印加部１１５によって、ＰＴｒ１及びＰＴｒ２のスレッショルド電圧Ｖthpと同電圧又はその近傍の電圧となる（理想的には同電圧なので、説明の便宜上、以下の説明では同電圧とする）。
そして、第１の交流信号ａの信号波形における負極側に振幅する波形部分がＰＴｒ１のゲート端子に入力されることで、ＶｇｓはＶthp以下の状態を維持するため、このときにＰＴｒ１はオン状態となる。
また、第２の交流信号ｂの負極側に振幅する部分がＰＴｒ２のゲート端子に入力されることで、ＶｇｓはＶthp以下の状態を維持するため、このときにＰＴｒ２はオン状態となる。
一方、第１の交流信号ａの信号波形における正極側に振幅する波形部分がＰＴｒ１のゲート端子に入力されることで、ＶｇｓはＶthpより高くなるため、このときにＰＴｒ１はオフ状態となる。
【００４２】
また、第２の交流信号ｂの正極側に振幅する部分がＰＴｒ２のゲート端子に入力されることで、ＶｇｓはＶthpより高くなるため、このときにＰＴｒ２はオフ状態となる。
ＰＴｒ１及びＰＴｒ２がオフ状態の場合はＲ４に電流が流れないため、ＶｏｕｔはＧＮＤレベルで一定となる。
一方、ＰＴｒ１及びＰＴｒ２がオン状態のときは、これらのソース−ドレイン間に第１及び第２の交流信号ａ及びｂの負極側の振幅の大きさに応じた電流が流れ、この電流がＲ４にも流れる。
【００４３】
従って、第１及び第２の交流信号ａ及びｂがＰＴｒ１及びＰＴｒ２のゲート端子に同じタイミングで入力されることによって、一方が他方に対して位相が１８０°ずれた状態で、各交流信号の複数の単位パルスの負極側に振幅する波形部分においてＶｇｓが下降してＰＴｒ１又はＰＴｒ２のオン状態が維持され、正極側に振幅する波形部分においてＶｇｓが上昇してＰＴｒ１又はＰＴｒ２がオフ状態となる。
これにより、第１及び第２の交流信号ａ及びｂの負極側の波形区間においてＲ４に電流が流れて、出力端子Ｖｏｕｔからは、増幅された第１及び第２の交流信号ａ及びｂの正極側に振幅する波形部分が連続した出力波形の電圧信号（正極全波整流信号ｆ）が出力される。
【００４４】
次に、図３に基づき、無線受信装置１の具体的な動作を説明する。
ここで、図３（ａ）〜（ｈ）は、無線受信装置１の各構成部の入出力波形の一例を示す図である。
無線受信装置１は、アンテナ１０を構成する第１アンテナ１０ａ及び第２アンテナ１０ｂによってＵＷＢ信号を受信すると、第１アンテナ１０ａは、図３（ａ）に示すように、受信したＵＷＢ信号（パルス信号列）と同相の第１の交流信号ａを検波装置１１に出力する。
一方、第２アンテナ１０ｂは、図３（ｂ）に示すように、受信したＵＷＢ信号の位相と逆相の第２の交流信号ｂを検波装置１１に出力する。
ここでは、図３（ａ）及び（ｂ）に示すように、ＵＷＢ信号は、４つの単位パルスを連続させたパルス列信号から構成されるものとする。なお、周波数は４［ＧＨｚ］とする。
なお、ＵＷＢ信号は、不図示のＵＳＢ信号発信装置のアンテナから一定周期で断続的に発信される。
【００４５】
以下、まず検波装置１１を、検波装置１１ｎで構成した場合の動作を説明する。
検波装置１１ｎにおいて、第１の交流信号ａが入力端子ＩＮｐに入力され、第２の交流信号ｂが入力端子ＩＮｍ入力されると、上記したように、第１の交流信号ａが、Ｃ１及びＬ１を介してＮＴｒ１のゲート端子に入力される。
更に、第２の交流信号ｂが、Ｃ２及びＬ３を介してＮＴｒ２のゲート端子に入力される。
第１及び第２の交流信号ａ及びｂは、第１及び第２の入力整合回路１１０及び１１１によってインピーダンス整合されて電力の伝送損失が軽減される。
更に、第１の交流信号ａ及び第２の交流信号ｂの正極側に振幅する期間においてＮＴｒ１及びＮＴｒ２がオンとなる。
これにより、出力端子Ｖｏｕｔからは、図３（ｃ）に示すように、増幅された第１の交流信号ａと第２の交流信号ｂとを負極側で半波整流した信号を合成した構成の負極全波整流信号ｃが出力される。
【００４６】
帯域制限型増幅器１２は、負極全波整流信号ｃから高周波成分を除去すると共にその信号を増幅して、図３（ｄ）に示すような包絡線信号ｄを生成し、これを判別部１３に出力する。
判別部１３は、帯域制限型増幅器１２から入力された包絡線信号ｄを、予め用意した基準信号レベルを用いて二値化して、図３（ｅ）に示すような二値化信号ｅを生成する。
そして、この二値化信号ｅに基づき、例えば、二値化信号ｅがローレベルであれば情報信号の内容を「１」と判別し、二値化信号ｅがハイレベルであれば情報信号の内容を「０」と判別する。
この判別結果は、後段の情報処理装置などに出力されそこでデータ処理される。
【００４７】
次に、検波装置１１を、検波装置１１ｐで構成した場合の動作を説明する。
検波装置１１ｐにおいて、第１の交流信号ａが入力端子ＩＮｐに入力され、第２の交流信号ｂが入力端子ＩＮｍ入力されると、上記したように、第１の交流信号ａが、Ｃ３及びＬ５を介してＰＴｒ１のゲート端子に入力される。
更に、第２の交流信号ｂが、Ｃ４及びＬ７を介してＰＴｒ２のゲート端子に入力される。
第１及び第２の交流信号ａ及びｂは、第３及び第４の入力整合回路１１３及び１１４によってインピーダンス整合されて電力の伝送損失が軽減される。
更に、第１の交流信号ａ及び第２の交流信号ｂの負極側に振幅する期間においてＰＴｒ１及びＰＴｒ２がオンとなる。
これにより、出力端子Ｖｏｕｔからは、図３（ｆ）に示すように、増幅された第１の交流信号ａと第２の交流信号ｂとを正極側で半波整流した信号を合成した構成の正極全波整流信号ｆが出力される。
【００４８】
帯域制限型増幅器１２は、正極全波整流信号ｆから高周波成分を除去すると共にその信号を増幅して、図３（ｇ）に示すような包絡線信号ｇを生成し、これを判別部１３に出力する。
判別部１３は、帯域制限型増幅器１２から入力された包絡線信号ｇを、予め用意した基準信号レベルを用いて二値化して、図３（ｈ）に示すような二値化信号ｈを生成する。
そして、この二値化信号ｈに基づき、例えば、二値化信号ｈがハイレベルであれば情報信号の内容を「１」と判別し、二値化信号ｈがローレベルであれば情報信号の内容を「０」と判別する。
この判別結果は、後段の情報処理装置などに出力されそこでデータ処理される。
以上、本実施の形態の無線受信装置１は、アンテナ１０において、受信したＵＷＢ信号（パルス信号列）を第１及び第２の交流信号ａ及びｂに変換して検波装置１１に入力することが可能である。
【００４９】
更に、検波装置１１は、検波装置１１ｎで構成したときに、第１の交流信号ａを、第１の入力整合回路部１１０においてインピーダンス整合してからＮＴｒ１のゲート端子に入力し、第２の交流信号ｂを、第２の入力整合回路部１１１においてインピーダンス整合してからＮＴｒ２のゲート端子に入力することが可能である。
更に、検波装置１１ｎは、第１及び第２の交流信号ａ及びｂを、負極側で全波整流した負極全波整流信号ｃを生成することが可能である。
更に、帯域制限型増幅器１２によって、負極全波整流信号ｃに含まれる高周波成分を低減し且つその信号を増幅して、包絡線信号ｄを生成することが可能である。
更に、判別部１３によって、包絡線信号ｄを二値化して二値化信号ｅを生成すると共に、この二値化信号ｅに基づき、受信したＵＷＢ信号に含まれる情報信号の情報を判別することができる。
【００５０】
また、検波装置１１は、検波装置１１ｐで構成したときに、第１の交流信号ａを、第３の入力整合回路部１１３においてインピーダンス整合してからＰＴｒ１のゲート端子に入力し、第２の交流信号ｂを、第４の入力整合回路部１１４においてインピーダンス整合してからＰＴｒ２のゲート端子に入力することが可能である。
更に、検波装置１１ｐは、第１及び第２の交流信号ａ及びｂを、正極側で全波整流した正極全波整流信号ｆを生成することが可能である。
更に、帯域制限型増幅器１２によって、正極全波整流信号ｆに含まれる高周波成分を低減し且つその信号を増幅して、包絡線信号ｇを生成することが可能である。
【００５１】
更に、判別部１３によって、包絡線信号ｇを二値化して二値化信号ｈを生成すると共に、この二値化信号ｈに基づき、受信したＵＷＢ信号に含まれる情報信号の情報を判別することができる。
以上より、検波装置１１が入力整合回路部を有しているので、特に、ＳＮ比の良好な交流信号を検波するときに、ＳＮ比が悪い場合に前段に配設する増幅器を不要にすることができる。これによって、低消費電力化が可能となる。
また、検波装置１１は、キャパシター及びインダクターから構成される入力整合回路部と、電界効果トランジスター及び負荷から構成される整流回路部とから主に構成されるので、ＣＭＯＳ半導体プロセスを用いたオンチップ化を容易に行うことができる。
【００５２】
〔変形例〕
次に、上記実施の形態の変形例を図面に基づき説明する。図４〜図５は、本発明に係る検波装置及び無線受信装置の上記実施の形態の変形例を示す図である。
ここで、図４は、本変形例の無線受信装置２の構成を示すブロック図である。また、図５（ａ）は、整流回路部がＮチャンネル型のＭＯＳトランジスターで構成された検波装置１１ｎ’の回路構成例を示す図であり、（ｂ）は、整流回路部がＰチャンネル型のＭＯＳトランジスターで構成された検波装置１１ｐ’の回路構成例を示す図である。
本変形例の無線受信装置２は、上記実施の形態の無線受信装置１と比較して、非平衡型アンテナ１４とバラン１５とを備え、バラン１５において非平衡型アンテナ１４で受信したＵＷＢ信号の平衡信号を生成する点と、検波装置１１を構成する検波装置１１ｎ及び１１ｐが、これらにカスコード段が追加された検波装置１１ｎ’及び１１ｐ’となっている点とが相違する。その他の構成は、上記実施の形態と同様となる。以下、上記実施の形態と同様の構成部には同じ符号を付して説明を適宜省略し、異なる点を詳細に説明する。
【００５３】
無線受信装置２は、図４に示すように、非平衡型アンテナ１４と、バラン１５と、検波装置１１と、帯域制限型増幅器１２と、判別部１３とを含んで構成される。
非平衡型アンテナ１４は、対応帯域がＵＷＢの周波数帯域のＩＲ（Impulse Radio）方式で無線送信されたＵＷＢ信号を受信し、受信したＵＷＢ信号をバラン１５に出力する。
バラン１５は、非平衡型アンテナ１４から入力されたＵＷＢ信号と同相の第１の交流信号ａと、第１の交流信号ａと逆相の第２の交流信号ｂとを生成して検波装置１１に出力する機能を有している。
【００５４】
次に、図５に基づき、本変形例の検波装置１１の詳細な回路構成を説明する。
なお、検波装置１１は、検波装置１１ｎ’及び検波装置１１ｐ’のいずれを採用しても同等の機能を発揮する。
まず、図５（ａ）に基づき、検波装置１１ｎ’の詳細な構成を説明する。
検波装置１１ｎ’は、図５（ａ）に示すように、上記実施の形態の検波装置１１ｎに、Ｎチャンネル型のＭＯＳトランジスターであるＮＴｒ３及びＮＴｒ４を、ＮＴｒ１及びＮＴｒ２にカスコード接続した形で加えると共に、このカスコード段（第１のカスコード段に対応）にバイアス電圧を印加するためのバイアス電圧印加部１１６（第１のカスコード段バイアス手段に対応）を加えた構成となっている。
具体的に、ＮＴｒ３のソース端子がＮＴｒ１のドレイン端子に、ＮＴｒ４のソース端子がＮＴｒ２のドレイン端子にそれぞれ電気的に接続され、ＮＴｒ３及びＮＴｒ４のドレイン端子がＲ１の一端に電気的に接続され、Ｒ１の他端が高電位側のノード（電圧ＶDDの電源ノード）に電気的に接続されている。
【００５５】
更に、ＮＴｒ３及びＮＴｒ４のゲート端子は、バイアス電圧印加部１１６の高電位側の端子に電気的に接続され、バイアス電圧印加部１１６の低電位側の端子は接地電位となっている。
そして、バイアス電圧印加部１１６は、ＮＴｒ３及びＮＴｒ４を飽和領域で駆動するためのバイアス電圧をこれらのゲート端子に印加する。
上記構成により、バイアス電圧印加部１１６によってＮＴｒ３及びＮＴｒ４のゲート端子にバイアス電圧が印加されると、ＮＴｒ１及びＮＴｒ２とカスコード接続されたＮＴｒ３及びＮＴｒ４がオンとなり、ＮＴｒ１及びＮＴｒ２のドレイン電圧の変化を減少させる働きをする。
この働きによって、チャンネル長変調と呼ばれる現象によってＮＴｒ１及びＮＴｒ２のドレイン電流が減少する（等価的にそのように見える）のを防ぐことができる。
その他の動作は、上記実施の形態の検波装置１１ｎと同様となる。
【００５６】
次に、図５（ｂ）に基づき、検波装置１１ｐ’の詳細な構成を説明する。
本変形例の検波装置１１ｐ’は、図５（ｂ）に示すように、上記実施の形態の第１の検波装置１１ｐに、Ｐチャンネル型のＭＯＳトランジスターであるＰＴｒ３及びＰＴｒ４を、ＰＴｒ１及びＰＴｒ２にカスコード接続した形で加えると共に、このカスコード段（第２のカスコード段に対応）にバイアス電圧を印加するためのバイアス電圧印加部１１７（第２のカスコード段バイアス手段に対応）を加えた構成となっている。
具体的に、ＰＴｒ３のソース端子がＰＴｒ１のドレイン端子に、ＰＴｒ４のソース端子がＰＴｒ２のドレイン端子にそれぞれ電気的に接続され、ＰＴｒ３及びＰＴｒ４のドレイン端子がＲ４の一端に電気的に接続され、Ｒ４の他端が低電位側のノード（ＧＮＤノード）に電気的に接続されている。
更に、ＰＴｒ３及びＰＴｒ４のゲート端子は、バイアス電圧印加部１１７の高電位側の端子に電気的に接続され、バイアス電圧印加部１１７の低電位側の端子は接地電位となっている。
【００５７】
そして、バイアス電圧印加部１１７は、ＰＴｒ３及びＰＴｒ４を飽和領域で駆動するためのバイアス電圧をこれらのゲート端子に印加する。
上記構成により、バイアス電圧印加部１１７によってＰＴｒ３及びＰＴｒ４のゲート端子にバイアス電圧が印加されると、ＰＴｒ１及びＰＴｒ２とカスコード接続されたＰＴｒ３及びＰＴｒ４がオンとなり、ＰＴｒ１及びＰＴｒ２のドレイン電圧の変化を減少させる働きをする。
この働きによって、チャンネル長変調と呼ばれる現象によってＰＴｒ１及びＰＴｒ２のドレイン電流が減少する（等価的にそのように見える）のを防ぐことができる。
その他の動作は、上記実施の形態の検波装置１１ｐと同様となる。
以上より、検波装置１１ｎ’又は検波装置１１ｐ’で発生するチャンネル長変調による出力信号の変化量を減少させることができるので、検波精度を、より向上することができる。
【００５８】
なお、上記実施の形態において、検波装置１１の構成として、図２（ａ）及び（ｂ）に示す検波装置１１ｎ及び１１ｐを例に挙げたが、この構成に限らず、図６（ａ）に示すように、図２（ａ）に示す検波装置１１ｎの第１及び第２の入力整合回路１１０及び１１１からインダクターＬ２，Ｌ４を除いて第１及び第２の入力整合回路１１０’及び１１１’とし、ＮＴｒ１及びＮＴｒ２のソース端子を低電位側の電源ノードに電気的に接続させた構成としてもよい。また、図６（ｂ）に示すように、図２（ｂ）に示す検波装置１１ｐの第３及び第４の入力整合回路１１３及び１１４からインダクターＬ６，Ｌ８を除いて第３及び第４の入力整合回路１１３’及び１１４’とし、ＰＴｒ１及びＰＴｒ２のソース端子を高電位側の電源ノードに電気的に接続させた構成としてもよい。図６（ａ）の構成とした場合は、第１の交流信号ａの周波数帯域において、第１アンテナ１０ａの特性インピーダンスと、ＮＴｒ１のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ１及びインダクターＬ１の値を設定し、第２の交流信号ｂの周波数帯域において、第２アンテナ１０ｂの特性インピーダンスと、ＮＴｒ２のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ２及びインダクターＬ３の値を設定する。また、図６（ｂ）の構成とした場合は、第１の交流信号ａの周波数帯域において、第１アンテナ１０ａの特性インピーダンスと、ＰＴｒ１のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ３及びインダクターＬ５の値を設定し、第２の交流信号ｂの周波数帯域において、第２アンテナ１０ｂの特性インピーダンスと、ＰＴｒ２のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ４及びインダクターＬ７の値を設定する。
【００５９】
また、上記実施の形態の変形例において、検波装置１１の構成として、図５（ａ）及び（ｂ）に示す検波装置１１ｎ’及び１１ｐ’を例に挙げたが、この構成に限らず、図７（ａ）に示すように、図５（ａ）に示す検波装置１１ｎ’の第１及び第２の入力整合回路１１０及び１１１からインダクターＬ２，Ｌ４を除いて第１及び第２の入力整合回路１１０’及び１１１’とし、ＮＴｒ１及びＮＴｒ２のソース端子を低電位側の電源ノードに電気的に接続させた構成としてもよい。また、図７（ｂ）に示すように、図５（ｂ）に示す検波装置１１ｐ’の第３及び第４の入力整合回路１１３及び１１４からインダクターＬ６，Ｌ８を除いて第３及び第４の入力整合回路１１３’及び１１４’とし、ＰＴｒ１及びＰＴｒ２のソース端子を高電位側の電源ノードに電気的に接続させた構成としてもよい。図７（ａ）の構成とした場合は、第１の交流信号ａの周波数帯域において、第１アンテナ１０ａの特性インピーダンスと、ＮＴｒ１のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ１及びインダクターＬ１の値を設定し、第２の交流信号ｂの周波数帯域において、第２アンテナ１０ｂの特性インピーダンスと、ＮＴｒ２のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ２及びインダクターＬ３の値を設定する。また、図７（ｂ）の構成とした場合は、第１の交流信号ａの周波数帯域において、第１アンテナ１０ａの特性インピーダンスと、ＰＴｒ１のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ３及びインダクターＬ５の値を設定し、第２の交流信号ｂの周波数帯域において、第２アンテナ１０ｂの特性インピーダンスと、ＰＴｒ２のゲート端子側の入力インピーダンスとが整合するように、キャパシターＣ４及びインダクターＬ７の値を設定する。
【００６０】
また、上記実施の形態及び変形例において、検波装置１１を構成する、各負荷（Ｒ１、Ｒ４など）を抵抗素子としたが、この構成に限らず、各負荷を、トランジスター、インダクター等で構成するようにしてもよい。
また、上記実施の形態及び変形例において、単位パルスを４つ連続したパルス信号列から構成されたＵＷＢ信号を受信する構成としたが、この構成に限らず、３つ以下、５つ以上の単位パルスから構成されたＵＷＢ信号を受信する構成としてもよい。また、ＵＷＢ信号に限らず、他の高周波の周波数帯域の無線信号を受信する構成としてもよい。
また、上記変形例において、検波装置１１ｎ’及び１１ｐ’を、カスコード段を１段だけ有する構成としたが、これに限らず、複数段を付加する構成としてもよい。
【００６１】
また、上記実施の形態及び変形例において、検波装置１１ｎ、１１ｎ’のインダクターＬ２及びＬ４を、中間タップ付きのインダクターＣＬ１に置き換える構成としてもよい。この場合は、中間タップを低電位側のノードに電気的に接続し、インダクターＣＬ１の一方の端子をＮＴｒ１のソース端子に電気的に接続し、他方の端子をＮＴｒ２のソース端子に電気的に接続する。
この構成によって、オンチップ化するときに、インダクターＬ２及びＬ４を別々に形成した場合と比較して、インダクターの形成面積を小型化することが可能となる。
また、上記実施の形態及び変形例において、検波装置１１ｐ、１１ｐ’のインダクターＬ６及びＬ８を、中間タップ付きのインダクターＣＬ２に置き換える構成としてもよい。この場合は、中間タップを高電位側のノードに電気的に接続し、インダクターＣＬ２の一方の端子をＰＴｒ１のソース端子に電気的に接続し、他方の端子をＰＴｒ２のソース端子に電気的に接続する。
【００６２】
この構成によって、オンチップ化するときに、インダクターＬ６及びＬ８を別々に形成した場合と比較して、インダクターの形成面積を小型化することが可能となる。
また、上記実施の形態及び上記変形例は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施の形態及び上記変形例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る無線受信装置１の構成を示すブロック図である。
【図２】検波装置１１ｎの回路構成例を示す図であり、（ｂ）は、検波装置１１ｐの回路構成例を示す図である。
【図３】（ａ）〜（ｈ）は、無線受信装置１の各構成部の入出力波形の一例を示す図である。
【図４】本発明に係る無線受信装置２の構成を示すブロック図である。
【図５】（ａ）は、検波装置１１ｎ’の回路構成例を示す図であり、（ｂ）は、検波装置１１ｐ’の回路構成例を示す図である。
【図６】（ａ）は、検波装置１１ｎからＬ２及びＬ４を除いた回路構成例を示す図であり、（ｂ）は、検波装置１１ｐからＬ６及びＬ８を除いた回路構成例を示す図である。
【図７】（ａ）は、検波装置１１ｎ’からＬ２及びＬ４を除いた回路構成例を示す図であり、（ｂ）は、検波装置１１ｐ’からＬ６及びＬ８を除いた回路構成例を示す図である。
【符号の説明】
【００６４】
１，２…無線受信装置、１０…平衡型アンテナ、１１…検波装置、１２…帯域制限型増幅器、１３…判別部、１４…非平衡型アンテナ、１５…バラン、１１０，１１１，１１３，１１４…第１，第２，第３，第４の入力整合回路部、１１２，１１５，１１６，１１７…バイアス電圧印加部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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