(57)【要約】【課題】本発明は、駆動フェーズ数に依ることなく、全体の駆動周波数を一定値に維持することが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することを目的とする。【解決手段】本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータ用の制御回路２０は、並列接続された複数のＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いにずらして駆動するものであって、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数を任意に設定するフェーズ制御部２４と；ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数に応じて、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍに供給する駆動信号Ｓ１〜Ｓｍの周波数を可変制御する周波数制御部２５と；を有して成る。【選択図】図１
2010119177.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、
前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と；
前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記ＤＣ／ＤＣコンバータ回路に供給する駆動信号の周波数を可変制御する周波数制御部と；
を有して成ることを特徴とする制御回路。
【請求項２】
前記周波数制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数が多いほど、前記駆動信号の周波数を低くし、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数が少ないほど、前記駆動信号の周波数を高くすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；
前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；
前記パルス信号のパルスを順次分配して前記駆動信号を生成するパルス分配部と；
を有して成り、
前記フェーズ制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記パルス分配部で設定される前記パルス信号のパルス分配数を制御し、
前記周波数制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記パルス信号生成部で設定される前記パルス信号のパルス幅を制御することを特徴とする請求項２に記載の制御回路。
【請求項４】
並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する請求項１〜請求項３のいずれかに記載の制御回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成することを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフェーズ型ＤＣ／ＤＣコンバータに関するものである。
【背景技術】
【０００２】
図３は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示す回路ブロック図である。本図に示すように、本従来例のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの出力位相を互いにずらして駆動するように駆動信号Ｓ１〜Ｓｍを生成する制御回路２００と、を有して成り、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされていた。
【０００３】
また、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータは、外部入力されるフェーズ制御信号ＰＨＡＳＥに基づいて、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数を任意に設定することが可能な構成とされていた。
【０００４】
なお、上記に関連する従来技術の一例としては、下記の特許文献１や特許文献２を挙げることができる。
【特許文献１】特開２００３−２８４３３３号公報
【特許文献２】特開２００７−１１６８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、シングルフェーズ型ＤＣ／ＤＣコンパレータに比べて負荷に大電流を出力することができるので、消費電流の大きい負荷（ＣＰＵ［Central Processing Unit］など）の電源として、好適に用いることが可能である。
【０００６】
しかしながら、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータでは、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数に依らず、駆動信号Ｓ１〜Ｓｍの周波数が常に一定値に固定されていた。そのため、マルチフェーズ型ＤＣ／ＤＣコンバータ全体の駆動周波数がＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数に応じて大きく変動してしまい、ノイズ対策が困難となっていた。
【０００７】
図４は、上記の従来課題を説明するためのタイミングチャートである。なお、図４では説明を簡単とするために、１フェーズ駆動時における駆動信号Ｓ１と、２フェーズ駆動時における駆動信号Ｓ１、Ｓ２、及び、それらの加算信号Ｓ１＋Ｓ２（単一のＤＣ／ＤＣコンバータ回路を仮想したときの駆動信号に相当）の対比のみを行っている。
【０００８】
図４に示したように、駆動信号Ｓ１、Ｓ２の周期をＴとし、２フェーズ駆動時における駆動信号Ｓ１、Ｓ２の位相差を１８０°（Ｔ／２に相当）とした場合、マルチフェーズ型ＤＣ／ＤＣコンバータ全体の駆動周波数は、１フェーズ駆動時と２フェーズ駆動時との間で、周波数ｆ＝１／Ｔ（駆動信号Ｓ１の周波数）から周波数２×ｆ（加算信号Ｓ１＋Ｓ２の周波数）まで大きく変化してしまうことが分かる。
【０００９】
本発明は、上記の問題点に鑑み、ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に依ることなく、全体の駆動周波数を一定値に維持することが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータ用の制御回路は、並列接続された複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と；前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記ＤＣ／ＤＣコンバータ回路に供給する駆動信号の周波数を可変制御する周波数制御部と；を有して成る構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る制御回路において、前記周波数制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数が多いほど、前記駆動信号の周波数を低くし、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数が少ないほど、前記駆動信号の周波数を高くする構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る制御回路は、前記ＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；前記パルス信号のパルスを順次分配して前記駆動信号を生成するパルス分配部と；を有して成り、前記フェーズ制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記パルス分配部で設定される前記パルス信号のパルス分配数を制御し、前記周波数制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記パルス信号生成部で設定される前記パルス信号のパルス幅を制御する構成（第３の構成）にするとよい。
【００１３】
また、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する上記第１〜第３いずれかの構成から成る制御回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成する構成（第４の構成）とされている。
【発明の効果】
【００１４】
本発明によれば、ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に依ることなく、全体の駆動周波数を一定値に維持することが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
まず、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態について、詳細な説明を行う。図１は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。図１に示すように、本実施形態のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いにずらして駆動する制御回路２０と、を有して成り、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされている。
【００１６】
ＤＣ／ＤＣコンバータ回路１０−ｋ（ただし１≦ｋ≦ｍ）は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨｋ、ＮＬｋと、インダクタＬｋと、ドライバＤＲＶｋと、を有して成る。トランジスタＮＨｋ、ＮＬｋは、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されており、互いの接続ノードは、インダクタＬｋの一端に接続されている。インダクタＬｋの他端は、出力電圧Ｖｏｕｔの出力端に接続されている。出力電圧Ｖｏｕｔの出力端と接地端との間には、キャパシタＣ１が接続されている。トランジスタＮＨｋ、ＮＬｋのゲートは、ドライバＤＲＶｋのゲート信号出力端に各々接続されている。
【００１７】
ドライバＤＲＶｋは、制御回路２０から入力される駆動信号Ｓｋに基づいて、トランジスタＮＨｋ、ＮＬｋのゲート信号を各々生成する。本実施形態に即してより具体的に述べると、ドライバＤＲＶｋは、駆動信号Ｓｋがハイレベルであるときに、ハイサイドのトランジスタＮＨｋをオンとして、ローサイドのトランジスタＮＬｋをオフとするように、逆に、駆動信号Ｓｋがローレベルであるときに、ハイサイドのトランジスタＮＨｋをオフとして、ローサイドのトランジスタＮＬｋをオフとするように、トランジスタＮＨｋ、ＮＬｋのゲート信号を各々生成する。ただし、駆動信号Ｓｋの論理レベルとトランジスタＮＨｋ、ＮＬｋのオン／オフ状態との上記関係はあくまで例示であって、逆でも構わない。
【００１８】
一方、制御回路２０は、コンパレータ２１と、パルス信号生成部２２と、パルス分配部２３と、フェーズ制御部２４と、周波数制御部２５と、を有して成る。
【００１９】
コンパレータ２１は、反転入力端（−）に入力される出力電圧Ｖｏｕｔ（ここでは、出力電圧Ｖｏｕｔの分圧電圧も含むものとする）と、非反転入力端（＋）に入力される所定の基準電圧Ｖｒｅｆと、を比較して比較信号を出力する。すなわち、比較信号の論理レベルは、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、逆に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。
【００２０】
パルス信号生成部２２は、上記した比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０を生成する。
【００２１】
パルス分配部２３は、パルス信号Ｓ０のパルスを順次分配して駆動信号Ｓ１〜Ｓｍを生成する。
【００２２】
フェーズ制御部２４は、フェーズ制御信号ＰＨＡＳＥの入力を受けて、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数を任意に設定する。具体的に述べると、フェーズ制御部２４は、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数に応じて、パルス分配部２３で設定されるパルス信号Ｓ０のパルス分配数を制御する。
【００２３】
周波数制御部２５は、フェーズ制御信号ＰＨＡＳＥの入力を受けて、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数が多いほど、駆動信号Ｓ１〜Ｓｍの周波数を低くし、逆に、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数が少ないほど、駆動信号Ｓ１〜Ｓｍの周波数を高くする。より具体的に述べると、周波数制御部２５は、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数が多いほど、パルス信号生成部２２で設定されるパルス信号Ｓ０のパルス幅を大きくし、逆に、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数が少ないほど、パルス信号Ｓ０のパルス幅を小さくする。
【００２４】
次に、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数に応じた駆動信号Ｓ１〜Ｓｍの周波数可変制御について、図２を参照しながら詳細に説明する。図２は、本実施形態における周波数可変制御の一例を示すタイミングチャートである。なお、図２では、説明を簡単とするために、１フェーズ駆動時と２フェーズ駆動時の対比のみを行っている。
【００２５】
まず、１フェーズ駆動時の動作について、図２の上段を参照しながら説明する。出力電圧Ｖｏｕｔが徐々に低下して基準電圧Ｖｒｅｆを下回ると、コンパレータ２１の比較信号（図２では図示せず）がローレベルからハイレベルに立ち上がる。
【００２６】
パルス信号生成部２２は、上記比較信号の立上がり時点から、周波数制御部２５によって設定されたオン期間（＝Ｔｏｎ１）が経過するまでの間、パルス信号Ｓ０をハイレベルに立ち上げ、その後、パルス信号Ｓ０をローレベルに立ち下げる。すなわち、パルス信号生成部２２では、比較信号の立上がりエッジをトリガとして、所定のパルス幅（＝Ｔｏｎ１）を有するパルス信号Ｓ０が生成される。
【００２７】
一方、パルス分配部２３は、フェーズ制御部２４から設定されたパルス分配数に基づいて、パルス信号Ｓ０のパルスを順次分配することにより駆動信号Ｓ１〜Ｓｍを生成する。なお、１フェーズ駆動時には、フェーズ制御部２４によってパルス分配数が「１」に設定されているので、パルス分配部２３は、パルス分配処理を行うことなく、パルス信号Ｓ０をそのまま駆動信号Ｓ１としてＤＣ／ＤＣコンバータ回路１０−１にスルー出力する。
【００２８】
また、パルス分配部２３は、駆動されないＤＣ／ＤＣコンバータ回路１０−２〜１０−ｍに対して、ローレベルに固定された駆動信号Ｓ２〜Ｓｍ（図２では図示せず）を出力する。このとき、ドライバＤＲＶ２〜ＤＲＶｍは、駆動信号Ｓ２〜Ｓｍがパルス駆動されることなくローレベルに固定されていることを認識し、ＤＣ／ＤＣコンバータ回路１０−２〜１０−ｍの各出力端をいずれもハイインピーダンス状態とすべく、ハイサイドのトランジスタＮＨ２〜ＮＨｍ、及び、ローサイドのトランジスタＮＬ２〜ＮＬｍをいずれもオフとするように、各々のゲート信号を生成する。
【００２９】
駆動信号Ｓ１が所定のオン期間（＝Ｔｏｎ１）に亘ってハイレベルとされている間、ＤＣ／ＤＣコンバータ回路１０−１では、ハイサイドのトランジスタＮＨ１がオンとされ、ローサイドのトランジスタＮＬ１がオフとされるので、出力電圧Ｖｏｕｔは上昇する。その後、駆動信号Ｓ１がローレベルに戻されると、ハイサイドのトランジスタＮＨ１がオフとされ、ローサイドのトランジスタＮＬ１がオンとされるので、出力電圧Ｖｏｕｔは徐々に低下していく。そして、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るレベルまで低下すると、コンパレータ２１の比較信号がローレベルからハイレベルに立ち上がり、上述した動作が繰り返される。
【００３０】
なお、図２の例では、１フェーズ駆動時において、パルス信号Ｓ０のパルス幅をＴｏｎと設定した結果、駆動信号Ｓ１の周期がＴとなり、延いては、マルチフェーズ型ＤＣ／ＤＣコンバータ全体の駆動周波数がｆ（＝１／Ｔ）となっているものとする。
【００３１】
次に、２フェーズ駆動時の動作について、図２の下段を参照しながら説明する。出力電圧Ｖｏｕｔが徐々に低下して基準電圧Ｖｒｅｆを下回ると、コンパレータ２１の比較信号（図２では不図示）がローレベルからハイレベルに立ち上がる。
【００３２】
パルス信号生成部２２は、上記比較信号の立上がり時点から、周波数制御部２５によって設定されたオン期間（＝Ｔｏｎ２、ただしＴｏｎ２＞Ｔｏｎ１）が経過するまでの間、パルス信号Ｓ０をハイレベルに立ち上げ、その後、パルス信号Ｓ０をローレベルに立ち下げる。すなわち、パルス信号生成部２２では、比較信号の立上がりエッジをトリガとして所定のパルス幅（＝Ｔｏｎ２）を有するパルス信号Ｓ０が生成される。このように、２フェーズ駆動時には、周波数制御部２５によって、パルス信号Ｓ０のパルス幅が１フェーズ駆動時よりも長く設定される。
【００３３】
一方、パルス分配部２３は、フェーズ制御部２４から設定されたパルス分配数に基づいて、パルス信号Ｓ０のパルスを順次分配することにより駆動信号Ｓ１〜Ｓｍを生成する。なお、２フェーズ駆動時には、フェーズ制御部２４によってパルス分配数が「２」に設定されているので、パルス分配部２３は、図２の下段に示す形でパルス信号Ｓ０を２系統に分配することにより、駆動信号Ｓ１、Ｓ２を各々生成し、これらをＤＣ／ＤＣコンバータ回路１０−１、１０−２に出力する。
【００３４】
また、パルス分配部２３は、駆動されないＤＣ／ＤＣコンバータ回路１０−３〜１０−ｍに対して、ローレベルに固定された駆動信号Ｓ３〜Ｓｍ（図２では図示せず）を出力する。このとき、ドライバＤＲＶ３〜ＤＲＶｍは、駆動信号Ｓ３〜Ｓｍがパルス駆動されることなくローレベルに固定されていることを認識し、ＤＣ／ＤＣコンバータ回路１０−３〜１０−ｍの各出力をいずれもハイインピーダンス状態とすべく、ハイサイドのトランジスタＮＨ３〜ＮＨｍ、及び、ローサイドのトランジスタＮＬ３〜ＮＬｍをいずれもオフとするように、各々のゲート信号を生成する。
【００３５】
駆動信号Ｓ１が所定のオン期間（＝Ｔｏｎ２）に亘ってハイレベルとされている間、ＤＣ／ＤＣコンバータ回路１０−１では、ハイサイドのトランジスタＮＨ１がオンとされ、ローサイドのトランジスタＮＬ１がオフされるので、出力電圧Ｖｏｕｔは上昇する。このとき、出力電圧Ｖｏｕｔは、１フェーズ駆動時よりも高い値まで上昇する。
【００３６】
その後、駆動信号Ｓ１がローレベルに戻されると、ＤＣ／ＤＣコンバータ回路１０−１では、ハイサイドのトランジスタＮＨ１がオフとされて、ローサイドのトランジスタＮＬ１がオンとされるので、出力電圧Ｖｏｕｔは徐々に低下していく。このとき、出力電圧Ｖｏｕｔは、１フェーズ駆動時よりも速く低下する。なぜなら、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るまでの間、駆動信号Ｓ１、Ｓ２はいずれもローレベルとされるので、ＤＣ／ＤＣコンバータ回路１０−１、１０−２に含まれるローサイドのトランジスタＮＬ１、ＮＬ２がいずれもオンされ、１フェーズ駆動時よりも放電経路が増えるからである。
【００３７】
以後も、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るレベルまで低下する度に、図２の下段に示す形で、ＤＣ／ＤＣコンバータ回路１０−１、１０−２を交互に切り替えながら、上述した動作が繰り返される。
【００３８】
上記で説明したように、２フェーズ駆動時には、パルス信号Ｓ０のローレベル期間に、出力電圧Ｖｏｕｔが１フェーズ駆動時よりも早く低下するようになるが、この低下速度の増大を相殺する形で、パルス信号Ｓ０のパルス幅を１フェーズ駆動時よりも長く設定することにより、マルチフェーズ型ＤＣ／ＤＣコンバータ全体の駆動周波数（パルス信号Ｓ０の周波数がこれに相当）を１フェーズ駆動時と何ら変わることなく、ｆ（＝１／Ｔ）に維持することが可能となる。
【００３９】
なお、上記では、１フェーズ駆動時と２フェーズ駆動時の対比のみを行ったが、ｍフェーズ駆動時にも同様のことが言える。すなわち、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数が多いほど、駆動信号Ｓ１〜Ｓｍの周波数を低くし、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数が少ないほど、駆動信号Ｓ１〜Ｓｍの周波数を高くする構成とすることにより、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数に依ることなく、マルチフェーズ型ＤＣ／ＤＣコンバータ全体の駆動周波数を一定値に維持することが可能となり、延いては、これを搭載するセットのノイズ対策を容易に行うことが可能となる。
【００４０】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００４１】
例えば、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍに含まれるハイサイドスイッチとして、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨ１〜ＮＨｍを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。
【００４２】
また、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍとして、降圧回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、昇圧回路を用いても構わない。
【産業上の利用可能性】
【００４３】
本発明は、ＣＰＵなどの電源として用いられるマルチフェーズ型ＤＣ／ＤＣコンバータに好適な技術であり、特に、そのノイズ対策技術として有用である。
【図面の簡単な説明】
【００４４】
【図１】は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。
【図２】は、本実施形態における周波数可変制御の一例を示すタイミングチャートである。
【図３】は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示すブロック図である。
【図４】は、従来課題を説明するためのタイミングチャートである。
【符号の説明】
【００４５】
１０−１〜１０−ｍ    ＤＣ／ＤＣコンバータ回路
２０    制御回路
２１    コンパレータ
２２    パルス信号生成部
２３    パルス分配部
２４    フェーズ制御部
２５    周波数制御部
ＤＲＶ１〜ＤＲＶｍ    ドライバ
ＮＨ１〜ＮＨｍ    Ｎチャネル型ＭＯＳ電界効果トランジスタ（ハイサイド）
ＮＬ１〜ＮＬｍ    Ｎチャネル型ＭＯＳ電界効果トランジスタ（ローサイド）
Ｌ１〜Ｌｍ    インダクタ
Ｃ１    キャパシタ
【図１】
2010119177.tif 000003
【図２】
2010119177.tif 000004
【図３】
2010119177.tif 000005
【図４】
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