(57)【要約】【課題】記憶されるデータを読み出す際に、基準となる電位をセンスアンプに安定して印加できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、データを記憶するメモリセルからなるメモリマットと、メモリセル２１２が記憶するデータを検出するセンスアンプ２０３と、センスアンプ２０３とビット線対で接続された電位生成部２５を備える。メモリセル２１２に記憶されるデータを検出するとき、センスアンプ２０３に接続されたビット線対は予め定めた電位にプリチャージされた後、ビット線対のいずれか一方のビット線がメモリセル２１２と接続される共に、他方のビット線の電位は、当該ビット線が電位生成部２５に接続されて電荷が移動しリファレンス電位となる。電位生成部２５は、予め定めた電荷を蓄積することで、所望のリファレンス電位を得ることができる。【選択図】図３
2010020867.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルからなるメモリマットを有する半導体記憶装置であって、
前記メモリマットと異なる領域に設けられ、複数のセンスアンプに接続された複数のビット線対それぞれのいずれか一方のビット線にリファレンス電位を印加する１つの電位生成部
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記電位生成部と前記複数のビット線対それぞれのビット線対との間に設けられ、いずれか一方のビット線と前記電位生成部とを接続させる接続トランジスタ
を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電位生成部は、
一端が接地されたキャパシタと、
前記キャパシタの他端に切替スイッチを介して接続され、該キャパシタに前記複数のセンスアンプにリファレンス電位を与える電荷を蓄積させる電位生成回路と、
を具備し、
前記キャパシタの他端は、前記複数のビット線対それぞれと接続される
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
プリチャージ動作の前に、
前記切替スイッチをオン状態とし、前記電位生成回路により前記キャパシタに電荷を蓄積し、
読み出し動作において前記複数のセンスアンプが前記データの値を検出するとき、
前記接続トランジスタを切替え、前記複数のセンスアンプそれぞれに接続された前記複数のビット線対それぞれのいずれか一方のビット線と前記キャパシタとを電気的に接続して容量結合することで得られる電位を前記リファレンス電位とする
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記リファレンス電位は、前記メモリセルにデータを記憶させるときに用いられる２つの電位の平均値である
ことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記メモリマットは、オープンビット線構造で構成されている
ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記メモリマットは、フォールディットビット線構造で構成されている
ことを特徴とする請求項１から請求項６のいずれか１項に記載の半導体記憶装置。
【請求項８】
データを記憶するメモリセルからなるメモリマットを有する半導体記憶装置の制御方法であって、
複数のセンスアンプに接続された複数のビット線対それぞれのいずれか一方のビット線にリファレンス電位を前記メモリマットと異なる領域から印加する
ことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体記憶装置、特にＤＲＡＭ（Dynamic Random Access Memory）のデータアクセスに関する。
【背景技術】
【０００２】
近年、プロセスの微細化及び低消費電力化により、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に供給される電源の低電圧化が進んでいる。ＤＲＡＭ内部のメモリアレイに用いられる電圧も１．８Ｖから１．４Ｖ、１．２Ｖ、１．０Ｖと低下の傾向にある。一方、プロセスのばらつきにより、ＭＯＳトランジスタの閾値電位は、電源電圧の低電圧化に比例して低下させることが困難である。また、メモリアレイに用いられるＮｃｈトランジスタが正常に動作するためには、ゲート電圧Ｖｇｓが少なくとも０．５Ｖ程度必要である。
【０００３】
従来用いられていた電源電位の半分の電位をビット線にプリチャージする方式では、電源電位の半分の電位を基準にしてメモリセルに記憶されているデータの値を検出する。しかし、電源電圧の低電圧化で、センスアンプを構成するＭＯＳトランジスタの閾値電圧とプリチャージする電位との差が殆どない。このため、センスアンプのＭＯＳトランジスタのゲートとソースとの間に十分な電位差が生じずセンスアンプの増幅時間が長くなり、十分な読み出し速度が得られなかった。このような低電圧化に伴う問題に対して、前述のプリチャージ方式から、センスアンプに接続されたビット線を電源電位にプリチャージしてから読み出しを行う技術がある（特許文献１）。
【特許文献１】特開２００４−２６５５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ダミーセルに用いられるキャパシタの容量が、プロセスの微細化に伴う製造ばらつきにより、安定したリファレンス電位を得ることが難しくなっている。一方、メモリマットに予め用意される不良メモリセルを置換えるために冗長的にメモリセルが設けられているが、ダミーセルに用いられるダミーキャパシタは、メモリセルが有するメモリセルキャパシタと容量が異なるため、置換えて調整することができなかった。
【０００５】
また、特許文献１の図１及び図８に示されたダミーセルを用いるメモリマットの構成では、微細化されたプロセスにおいては、ダミーセルによりメモリマットの端のセルパターンが不連続化してしまい、ダミーセルの容量に製造ばらつきが生じる。この結果、リファレンス電位が安定的に供給することができず、データの読み出し速度にばらつきが生じ、深刻な歩留まりの低下を招くという問題がある。
【０００６】
本発明は、上記問題を解決すべくなされたもので、例えば、記憶されるデータを読み出すとき、微細化されたプロセスにおいても基準となるリファレンス電位をセンスアンプに安定して印加できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記問題を解決するために、本発明は、データを記憶するメモリセルからなるメモリマットを有する半導体記憶装置であって、前記メモリマットと異なる領域に設けられ、複数のセンスアンプに接続された複数のビット線対それぞれのいずれか一方のビット線にリファレンス電位を印加する１つの電位生成部を備えることを特徴とする半導体記憶装置である。
【０００８】
また、本発明は、データを記憶するメモリセルからなるメモリマットを有する半導体記憶装置の制御方法であって、複数のセンスアンプに接続された複数のビット線対それぞれのいずれか一方のビット線にリファレンス電位を前記メモリマットと異なる領域から印加することを特徴とする半導体記憶装置の制御方法である。
【発明の効果】
【０００９】
この発明によれば、半導体記憶装置は、メモリマットの外部に電位生成部を具備し、電位生成部は、複数のセンスアンプに接続されるビット線対のリファレンス電位印加する他方のビット線と容量結合によりリファレンス電位が得られる電荷を蓄積する構成とした。
この構成により、プロセスの微細化の進んだプロセスを用いてメモリマット内の限られた領域に電位生成部を構成する必要がなく、電荷を蓄えるための容量を安定して製造することができる。また、メモリマット外であれば、容量を調整するための冗長キャパシタを設けることが可能となり、製造後に電位生成部が備えるキャパシタの容量を調整してリファレンス電位を設定することができる。この結果、プロセスの微細化及び低電圧化によりメモリアレイに用いられる電圧を下げても、一定の電荷を蓄えるキャパシタを用意して安定したリファレンス電位をセンスアンプに入力することができると共に、読み出し速度を安定させることができ、歩留まりの低下を防ぐことが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態による半導体記憶装置１を図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態における半導体記憶装置１の構成を示す概略ブロック図である。ここでは、一例として、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いて示す。
半導体記憶装置１は、内部ＣＬＫ（クロック）生成回路８０７、制御信号生成回路８０８、Ｘデコーダ・Ｘタイミング生成回路８０２、Ｙデコーダ・Ｙタイミング生成回路８０３、データ制御回路８０４、ＤＬＬ（Delay Locked Loop）回路８０９、メモリアレイ８０１、データラッチ回路８０５、入出力インターフェース８０６、電位生成部２５を備えている。
内部ＣＬＫ生成回路８０７には、クロック信号ＣＫと、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号とが入力される。また、内部ＣＬＫ生成回路８０７は、入力されるクロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、半導体記憶装置１の内部に内部クロック信号を供給する。
【００１２】
制御信号回路８０８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル／ＷＥが入力され、入力された信号をデコードし、デコード結果に応じてＸデコーダ・Ｘタイミング制御回路８０２、Ｙデコーダ・Ｙタイミング生成回路８０３、及びデータ制御回路８０４に動作を指示する制御信号を出力する。
メモリアレイ８０１は、複数のメモリバンクＢａｎｋ０、Ｂａｎｋ１、…、Ｂａｎｋｍを具備する。複数のメモリバンクＢａｎｋ０、Ｂａｎｋ１、…、Ｂａｎｋｍは、それぞれＸ制御回路３１と、Ｙ制御回路３２と、複数のサブワードドライバ回路３０２と、複数のセンスアンプ列２０７と、複数のメモリマット列８１０ａ、８１０ｂ、８１０ｃ、…、とを有する。複数のメモリマット列８１０ａ、８１０ｂ、８１０ｃ、…、それぞれは、複数のメモリマットを有しており、メモリマットには複数のメモリセルが含まれて構成される。また、センスアンプ列２０７は、複数のセンスアンプ２０３を具備する。メモリマット列８１０ａ、８１０ｂ、８１０ｃ、…、は、同じ構成を有しており、以下、メモリマット列８１０ａ、８１０ｂ、８１０ｃ、…、のいずれか、あるいは全てを代表して示す場合にはメモリマット列８１０という。
【００１３】
Ｘデコーダ・Ｘタイミング制御回路８０２は、外部の装置からアドレス信号ＡＤＤとして入力されるロウ・アドレス及びバンク信号ＢＡをデコードして、デコード結果に応じてメモリアレイ８０１の記憶領域をメモリマット列単位に設けられるワード線ＷＬを用いて選択する。また、Ｘデコーダ・Ｘタイミング制御回路８０２は、内部ＣＬＫ生成回路８０７から入力される内部クロック信号に同期して、制御信号生成回路８０８から入力される制御信号に応じて選択した記憶領域のデータを読み出すか、あるいは、選択した記憶領域にデータを書き込む動作を制御する。
Ｙデコーダ・Ｙタイミング制御回路８０３は、外部の装置からアドレス信号ＡＤＤとして入力されるカラム・アドレス及びバンク信号ＢＡをデコードして、デコード結果に応じてＸデコーダ・Ｘタイミング制御回路８０２が選択した記憶領域の中から記憶領域を選択する。また、Ｙデコーダ・Ｙタイミング制御回路８０３は、内部ＣＬＫ生成回路８０７から入力される内部クロック信号に同期して、制御信号生成回路８０８から入力される制御信号に応じて選択した記憶領域のデータを読み出すか、あるいは、選択した記憶領域にデータを書き込む動作を制御する。
【００１４】
データ制御回路８０４は、外部の装置から入力されるアドレス信号ＡＤＤ及びバンク信号ＢＡをデコードして、デコード結果と、制御信号生成回路８０８から入力される制御信号とに応じて、データラッチ回路８０５がデータをラッチするタイミングを制御する。
データラッチ回路８０５は、データを読み出すとき、メモリアレイ８０１から出力された読み出しデータをラッチして、ラッチしたデータを入出力インターフェース８０６に出力する。また、データラッチ回路８０５は、データを書き込むとき、入出力インターフェース８０６から入力された書き込みデータをラッチして、ラッチしたデータをメモリアレイ８０１に出力する。
【００１５】
ＤＬＬ回路８０９は、外部の装置から入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫに、入出力インターフェース８０６に出力するクロック信号を同期させる。
入出力インターフェース８０６は、データを読み出すとき、ＤＬＬ回路８０９から入力されるクロック信号に同期して、データラッチ回路８０５から入力されるデータを読み取る。また、入出力インターフェース８０６は、入力されるクロック信号に同期して、読み取ったデータ信号ＤＱを外部の装置へ出力すると共に、外部の装置にデータ信号ＤＱを取り込むタイミングを示すデータストローブ信号ＤＱＳ、／ＤＱＳを出力する。
また、入出力インターフェース８０６は、データを書き込むとき、外部の装置から入力されるデータストローブ信号ＤＱＳ、／ＤＱＳに同期して、外部の装置から入力されるデータ信号ＤＱを取り込み、ＤＬＬ回路８０９から入力されるクロック信号に同期して、取り込んだデータ信号ＤＱをデータラッチ回路８０５に出力する。
【００１６】
電位生成部２５は、センスアンプ２０３にデータを読み出す際の基準となる電位であるリファレンス電位を印加するための電荷を容量に蓄積している。電位生成部２５が蓄積している電荷量は、複数のセンスアンプ２０３に接続されたビット線と電位生成部２５とを接続して蓄積している電荷を移動させる容量結合をしたとき、当該ビット線に印加される電位がリファレンス電位になる電荷量である。
【００１７】
半導体記憶装置１は、Ｘデコーダ・Ｘタイミング制御回路８０２が外部の装置からアドレス信号ＡＤＤとして入力されるロウ（Ｘ）・アドレスをデコードし、Ｙデコーダ・Ｙタイミング制御回路８０３が外部装置からアドレス信号ＡＤＤとして入力されるカラム（Ｙ）・アドレスをデコードする。また、半導体記憶装置１は、Ｘデコーダ・Ｘタイミング制御回路８０２及びＹデコーダ・Ｙタイミング制御回路８０３のデコードの結果に応じて、メモリアレイ８０１が有するメモリバンクＢａｎｋ０、Ｂａｎｋ１、…、Ｂａｎｋｍのワード線ＷＬ及びビット線ＢＬを選択し、選択したワード線ＷＬ及びビット線ＢＬの交点に配置されたメモリセルＭＣに記憶されているデータを読み出す又は、当該メモリセルＭＣにデータを記憶させる。
なお、Ｘデコーダ・Ｘタイミング制御回路８０２により選択されたメモリセルは、全て異なるビット線に接続され、選択されたメモリセルに記憶されているデータは、異なるビット線を介して、センスアンプ列２０７が具備する異なるセンスアンプ列２０７に出力される。また、Ｙデコーダ・Ｙタイミング制御回路８０３は、Ｙ制御回路３２がセンスアンプ列２０７で増幅されたデータの中からデータを選択してデータラッチ回路８０５に出力する制御を行う。
【００１８】
データラッチ回路８０５は、データ制御回路８０４から入力されるタイミングに応じて、メモリアレイ８０１から入力されたデータをラッチして入出力インターフェース８０６に出力する。入出力インターフェース８０６は、ＤＬＬ回路８０９が出力するクロック信号に応じて、データラッチ回路８０５から入力されたデータをデータＤＱとして外部の装置に出力すると共に、データストローブ信号ＤＱＳ、／ＤＱＳを出力する。
上述のように、Ｘデコーダ・Ｘタイミング制御回路８０２及びＹデコーダ・Ｙタイミング制御回路８０３を用いて、メモリアレイ８０１の記憶領域の中からアドレス信号ＡＤＤ及びバンク信号ＢＡで指定された記憶領域を選択する。
【００１９】
次に、メモリマット列の構成について説明する。
図２は、メモリマット列８１０の構成と、メモリマット列８１０と電位生成部２５との接続を示した概略ブロック図である。
メモリマット列８１０は、Ｘ制御回路３１と、サブワードドライバ回路３０２と、メモリマット２００と、センスアンプ列２０７とを有している。また、センスアンプ列２０７と電位生成部２５とは、ノード線Ｎｏｄｅ−Ｖで接続されている。なお、図示していないが、メモリマット列８１０は、複数のメモリマット２００を有し、複数のメモリマット２００それぞれに対応するＸ制御回路３１、サブワードドライバ回路３０２及びセンスアンプ列２０７が設けられる。
【００２０】
メモリマット２００は、複数のメモリセル２１２ａ、２１２ｃ、２１２ｅ、…、を有している。それぞれメモリセル２１２ａ、２１２ｃ、２１２ｅ、…、は、対応したビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、とワード線ＷＬａとの交点に配置される。
メモリセル２１２ａは、メモリセルキャパシタ２１１と、メモリセルトランジスタ２１０とを備えている。メモリセルキャパシタ２１１は、一端が接地され、他端がメモリセルトランジスタ２１０のソースと接続されている。メモリセルトランジスタ２１０は、Ｎｃｈトランジスタであり、ゲートがワード線ＷＬａに接続され、ドレインがメモリセル２１２ａに対応したビット線ＢＬａに接続されている。ここで、接地するとは、接地電位ＶＳＳが印加されることである。なお、メモリセル２１２ｃ、２１２ｅ、…、は、メモリセル２１２ａと同様の構成を有している。また、以下、メモリセル２１２ａ、２１２ｃ、２１２ｅ、…、のいずれか、あるいは全てを代表して示す場合には、メモリセル２１２という。
【００２１】
Ｘ制御回路３１には、Ｘデコーダ・Ｘタイミング制御回路８０２から、複数の信号線からなるメモリマット列選択信号ＲＦｎＴｍ、ＲＦｎ’Ｔｍ’と、リファレンス活性化信号ＲＳＥＬＴと、センスアンプ活性化信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴとが入力される。
なお、メモリマット列選択信号ＲＦｎＴｍ、ＲＴｎ’Ｔｍ’は、Ｘデコーダ・Ｘタイミング制御回路８０２がロウ・アドレス信号をデコードした結果であるメモリマット列を選択する信号である。リファレンス活性化信号ＲＳＥＬＴは、センスアンプ列２０７にリファレンス電位を印加するタイミングを定める信号である。センスアンプ活性化信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴは、センスアンプ列２０７に備えられるセンスアンプ２０３ａ、２０３ｃ、２０３ｅ、…、を動作させるタイミングを定める信号である。
【００２２】
また、Ｘ制御回路３１は、多入力のＡＮＤゲート３１１、３１２、２入力のＮＡＮＤゲート３１３、３１４、３１７、３１８、ＯＲゲート３１５、インバータ３１６、３１９、３２０、３２６，３２７、Ｎｃｈトランジスタ３２１〜３２５を有している。
複数の信号からなるロウ選択信号ＲＦｎＴｍ、ＲＦｎ’Ｔｍ’は、メモリマットごとに設けられており、全ての信号が「Ｈ」レベルであるとき、対応するメモリマットを選択することになる。例えば、ロウ選択信号ＲＦｎＴｍが、全て「Ｈ」レベルであるとき、メモリマット２００が選択されたことになる。このとき、ロウ選択信号ＲＦｎ’Ｔｍ’には、少なくとも１以上の「Ｌ」レベルの信号が含まれることになる。
【００２３】
多入力のＡＮＤゲート３１１は、Ｘデコーダ・Ｘタイミング制御回路８０２から入力されたメモリマット列選択信号ＲＦｎＴｍに対して論理積演算を行い、演算結果をＮＡＮＤゲート３１３及びＯＲゲート３１５に出力する。多入力のＡＮＤゲート３１２は、Ｘデコーダ・Ｘタイミング制御回路８０２から入力されたメモリマット列選択信号ＲＦｎ’Ｔｍ’に対して論理積演算を行い、演算結果をＮＡＮＤゲート３１４及びＯＲゲート３１５に出力する。ＮＡＮＤゲート３１３は、ＡＮＤゲート３１１の出力信号とリファレンス活性化信号ＲＳＥＬＴとの否定論理積演算を行い、演算結果をインバータ３１９に出力する。ＮＡＮＤゲート３１４は、ＡＮＤゲート３１２の出力信号とリファレンス活性化信号ＲＳＥＬＴとの否定論理積演算を行い、演算結果をインバータ３２０に出力する。
【００２４】
ＯＲゲート３１５は、ＡＮＤゲート３１１の出力信号及びＡＮＤゲート３１２の出力信号の論理和演算を行い、演算結果をインバータ３１６、ＮＡＮＤゲート３１７及びＮＡＮＤゲート３１８に出力する。インバータ３１６は、ＯＲゲート３１５の出力信号の否定演算をし、演算結果をプリチャージ信号ＢＬＥＱとしてセンスアンプ列２０７に出力すると共に、Ｎｃｈトランジスタ３２１、３２２、３２３のゲートに出力する。ＮＡＮＤゲート３１７は、Ｘデコーダ・Ｘタイミング制御回路８０２から入力されるセンスアンプ活性化信号ＲＳＡＥＰＴとＯＲゲート３１５の出力信号との否定論理積演算を行い、演算結果をインバータ３２６に出力する。ＮＡＮＤゲート３１８は、Ｘデコーダ・Ｘタイミング制御回路８０２から入力されるセンスアンプ活性化信号ＲＳＡＥＮＴとＯＲゲート３１５の出力信号との否定論理和演算を行い、演算結果をインバータ３２７に出力する。
【００２５】
インバータ３１９は、ＮＡＮＤゲート３１３の出力信号の否定演算をし、演算結果をビット線選択信号ＳＥＬｊとしてセンスアンプ列２０７に出力する。インバータ３２０は、ＮＡＮＤゲート３１４の出力信号の否定演算をし、演算結果をビット線選択信号ＳＥＬｉとしてセンスアンプ列２０７に出力する。
Ｎｃｈトランジスタ３２１〜３２３は、インバータ３１６の出力信号が「Ｈ」レベルのとき、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮを接続すると共に、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮにメモリセル２１２の「Ｌ」レベルを示す電位である接地電位ＶＳＳを印加する。Ｎｃｈトランジスタ３２４は、インバータ３２６の出力信号が「Ｈ」レベルのとき、高位側駆動配線ＳＡＰに高位側電位ＶＡＲＹを印加する。Ｎｃｈトランジスタ３２５は、インバータ３２７の出力信号が「Ｈ」レベルのとき、低位側駆動配線ＳＡＮに接地電位ＶＳＳを印加する。ここで、高位側電位ＶＡＲＹは、半導体記憶装置１に印加される電源電位ＶＤＤを、例えば、分圧回路を用いて、降圧して得られる電位である。
上述のように、Ｘ制御回路３１は、メモリマット列選択信号ＲＦｎＴｍ、ＲＦｎ’Ｔｍ’により、当該Ｘ制御回路３１が制御するメモリマット２００が選択されると、対応するセンスアンプ列２０７の制御を行う。また、Ｘ制御回路３１は、サブワードドライバ回路３０２が、メモリマット列選択信号ＲＦｎＴｍ又はメモリマット列選択信号ＲＦｎ’Ｔｍ’により選択されたメモリマット２００に接続されるワード線ＷＬａに電位を印加してメモリセル２１２ａ、２１２ｃ、２１２ｅ、…、とそれぞれに対応したビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、とを接続する。
【００２６】
センスアンプ列２０７は、複数のセンスアンプ２０３ａ、２０３ｂ、２０３ｃ、…、と、それぞれのセンスアンプ２０３ａ、２０３ｂ、２０３ｃ、…、とノード線Ｎｏｄｅ−Ｖとの間に設けられた接続トランジスタ２０８ａ、２０８ｂ、…、２０８ｆ、…、を有している。
センスアンプ列２０７には、ビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、ごとにセンスアンプ２０３ａ、２０３ｃ、２０３ｅ、…、が設けられている。また、それぞれのセンスアンプ２０３ａ、２０３ｃ、２０３ｅ、…、には、ビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、の対となるビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、…、が接続されている。
また、ビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、各々とノード線Ｎｏｄｅ−Ｖとの間には接続トランジスタ２０８ｂ、２０８ｄ、２０８ｆ、…、が設けられ、該複数の接続トランジスタのゲートには、ビット線選択信号ＳＥＬｉが印加される。接続トランジスタ２０８ｂ、２０８ｄ、２０８ｆ、…、は、ビット線選択信号ＳＥＬｉによりオン状態又はオフ状態が選択され、ビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、とノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替得る。
また、ビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、…、各々とノード線Ｎｏｄｅ−Ｖとの間には接続トランジスタ２０８ａ、２０８ｃ、２０８ｅ、…、が設けられ、該複数の接続トランジスタのゲートには、ビット線選択信号ＳＥＬｊが印加される。接続トランジスタ２０８ａ、２０８ｃ、２０８ｅ、…、は、ビット線選択信号ＳＥＬｊによりオン状態又はオフ状態が選択され、ビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、…、とノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。また、ビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、のいずれか、あるいは全てを代表して示す場合には、ビット線ＢＬという。また、ビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、…、のいずれか、あるいは全てを代表して示す場合には、ビット線／ＢＬという。
【００２７】
センスアンプ２０３ａは、Ｎｃｈトランジスタ２３１〜２３５、２３６、２３７と、Ｐｃｈトランジスタ２３４、２３５を備えている。Ｎｃｈトランジスタ２３１は、ソース及びドレインのいずれか一方がビット線ＢＬａに接続され、他方がビット線／ＢＬａに接続され、ゲートがＸ制御回路３１から入力されるプリチャージ信号ＢＬＥＱに接続される。Ｎｃｈトランジスタ２３２は、ソース及びドレインのいずれか一方がビット線／ＢＬａに接続され、他方が接地されると共にＮｃｈトランジスタ２３３のソース及びドレインのいずれか一方と接続され、ゲートがＸ制御回路３１から入力されるプリチャージ信号ＢＬＥＱに接続される。Ｎｃｈトランジスタ２３３は、ソース及びドレインの他方がビット線ＢＬａに接続され、ゲートがＸ制御回路３１から入力されるプリチャージ信号ＢＬＥＱに接続される。
プリチャージ信号ＢＬＥＱが「Ｈ」レベルの信号のとき、Ｎｃｈトランジスタ２３１〜２３３はオンになり、ビット線ＢＬａ、／ＢＬａには接地電位ＶＳＳが印加され、ビット線ＢＬａ、／ＢＬを接地電位ＶＳＳの電位とするプリチャージが行われる。
【００２８】
Ｐｃｈトランジスタ２３４は、ソース及びドレインの一端が高位側駆動配線ＳＡＰに接続され、他端がＰｃｈトランジスタ２３５のゲート及びビット線／ＢＬａに接続される。Ｐｃｈトランジスタ２３５は、ソース及びドレインの一端が高位側駆動配線ＳＡＰに接続され、他端がＰｃｈトランジスタ２３４のゲート及びビット線ＢＬａに接続される。
Ｎｃｈトランジスタ２３６は、ソース及びドレインの一端が低位側駆動配線ＳＡＮに接続され、他端がＰｃｈトランジスタ２３５のゲート及びビット線／ＢＬａに接続される。Ｎｃｈトランジスタ２３７は、ソース及びドレインの一端が低位側駆動配線ＳＡＮに接続され、他端がＰｃｈトランジスタ２３６のゲート及びビット線ＢＬａに接続される。
すなわち、Ｐｃｈトランジスタ２３４、２３５がクロスカップルする構成であり、Ｎｃｈトランジスタ２３６、２３７がクロスカップルする構成である。ここで、センスアンプ２０３ａは、ビット線ＢＬａ、／ＢＬａからなるビット線対のいずれか一方のビット線ＢＬａを介してメモリセル２１２に記憶されたデータに対応する電位が印加され、他方のビット線／ＢＬａを介してリファレンス電位が印加され、ビット線ＢＬａ、／ＢＬａの間の微小な電位差を増幅する。
【００２９】
センスアンプ２０３ｃ、２０３ｅ、…、は、センスアンプ２０３ａと同様の構成であり、それぞれ対応するビット線対｛ＢＬｃ、／ＢＬｃ｝、｛ＢＬｅ、／ＢＬｅ｝、…、と接続され、プリチャージ信号ＢＬＥＱ、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに共通接続される。
【００３０】
次に、メモリマットとセンスアンプ列との接続について説明する。
図３は、第１実施形態におけるオープンビット線構造のメモリマット２００ａ、２００ｂ、２００ｃと、センスアンプ列２０７ａ、２０７ｂと、電位生成部２５との間の接続及びそれぞれの構成を示す概略ブロック図である。ここで、オープンビット線構造とは、センスアンプ２０３に接続されたビット線対がセンスアンプ２０３を挟んで配置される構造をいう。なお、メモリマット２００ａ、メモリマット２００ｂ及びメモリマット２００ｃは、図２に示したメモリマット２００と同じ構成を有している。また、センスアンプ列２０７ａとセンスアンプ列２０７ｂとは、同じ構成を有している。
【００３１】
メモリマット２００ａは、センスアンプ列２０７ａとセンスアンプ列２０７ｂとで挟まれて配置されている。メモリマット２００ｂは、センスアンプ列２０７ａを挟んでメモリマット２００ａと対向して配置されている。メモリマット２００ｃは、センスアンプ列２０７ｂを挟んでメモリマット２００ａと対向して配置されている。
メモリマット２００ａは、複数のメモリセル２１２ａ、２１２ｂ、…、を有する。また、メモリマット２００ａは、複数のメモリセル２１２ａ、２１２ｂ、…、ごとに対応するビット線ＢＬａ、ＢＬｂ、ＢＬｃ、…、を有する。
メモリセル２１２ａは、メモリセルキャパシタ２１１と、メモリセルトランジスタ２１０とを備えている。メモリセルキャパシタ２１１は、一端が接地され、他端がメモリセルトランジスタ２１０のソースと接続されている。メモリセルトランジスタ２１０は、ゲートがワード線ＷＬａに接続され、ドレインがビット線ＢＬａに接続されている。なお、メモリセルトランジスタ２１０は、Ｎｃｈトランジスタである。
【００３２】
また、複数のメモリセル２１２ａ、２１２ｂ、…、に接続されるビット線ＢＬａ、ＢＬｂ、ＢＬｃ、…、は、順にセンスアンプ列２０７ａとセンスアンプ列２０７ｂとに交互に接続されている。なお、複数のメモリセル２１２ｂ、２１２ｃ、…、は、メモリセル２１２ａと同様にメモリセルキャパシタ２１１とメモリセルトランジスタ２１０とを備えている。メモリセルキャパシタ２１１は、一端が接地され、他端がメモリセルトランジスタ２１０と接続されている。メモリセルトランジスタ２１０は、ゲートが他のメモリセル２１２ｂ、２１２ｃ、…、が有するメモリセルトランジスタ２１０のゲートとワード線ＷＬａに共通接続され、ドレインがそれぞれのメモリセルに対応したビット線に接続される。
【００３３】
メモリマット２００ｂ、２００ｃは、メモリマット２００ａと同様の構成を有する。また、メモリマット２００ｂは、図示していないが、センスアンプ列２０７ａと他のセンスアンプ列とに挟まれて配置される。また、メモリマット２００ｃも同様に、図示していないが、センスアンプ列２０７ｂと他のセンスアンプ列とに挟まれて配置される。
【００３４】
センスアンプ列２０７ａは、複数のセンスアンプ２０３ａ、２０３ｃ、２０３ｅ、２０３ｇ、…、を有しており、それぞれのセンスアンプは、メモリマット２００ａのビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、に接続され、メモリマット２００ｂのビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、…、に接続されている。また、センスアンプ列２０７ａにおいて、メモリマット２００ａに接続されたビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、とノード線Ｎｏｄｅ−Ｖとの間には、接続トランジスタ２０８ｂ、２０８ｄ、２０８ｆ、２０８ｈ、…、が設けられている。接続トランジスタ２０８ｂ、２０８ｄ、２０８ｆ、２０８ｈ、…、は、ゲートに接続されたビット線選択信号ＳＥＬｉによりオン又はオフが選択されてビット線ＢＬａ、ＢＬｃ、ＢＬｅ、…、とノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。また、センスアンプ列２０７ａにおいて、ビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、／ＢＬｇ、…、とノード線Ｎｏｄｅ−Ｖとの間には、接続トランジスタ２０８ａ、２０８ｃ、２０８ｅ、２０８ｇ、…、が設けられている。接続トランジスタ２０８ａ、２０８ｃ、２０８ｅ、２０８ｇ、…、は、ゲートに接続されたビット線選択信号ＳＥＬｊによりオン又はオフが選択されてビット線／ＢＬａ、／ＢＬｃ、／ＢＬｅ、／ＢＬｇ、…、とノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。なお、センスアンプ２０３ａ、２０３ｃ、２０３ｅ、２０３ｇ、…、は、図２で示したセンスアンプと同一であり、図示していないが、Ｘ制御回路３１からプリチャージ信号ＢＬＥＱ、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮが接続される。また、接続トランジスタ２０８ａ、２０８ｂ、…、２０８ｈ、…、は、Ｎｃｈトランジスタである。
【００３５】
センスアンプ列２０７ｂは、複数のセンスアンプ２０３ｂ、２０３ｄ、２０３ｆ、２０３ｈ、…、を有しており、それぞれのセンスアンプは、メモリマット２００ａのビット線ＢＬｂ、ＢＬｄ、ＢＬｆ、ＢＬｈ、…、と接続され、メモリマット２００ｃのビット線／ＢＬｂ、／ＢＬｄ、／ＢＬｆ、／ＢＬｈ、…、と接続されている。また、センスアンプ列２０７ｂにおいて、メモリマット２００ａに接続されているビット線ＢＬｂ、ＢＬｄ、ＢＬｆ、…、とノード線Ｎｏｄｅ−Ｖとの間には、接続トランジスタ２０９ａ、２０９ｃ、２０９ｅ、２０９ｇ、…、が設けられている。接続トランジスタ２０９ａ、２０９ｃ、２０９ｅ、２０９ｇ、…、は、ゲートに接続されたビット線選択信号ＳＥＬｋによりオン又はオフが選択されてビット線ＢＬｂ、ＢＬｄ、ＢＬｆ、ＢＬｈ、…、とノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。また、センスアンプ列２０７ｂにおいて、ビット線／ＢＬｂ、／ＢＬｄ、／ＢＬｆ、／ＢＬｈ、…、とノード線Ｎｏｄｅ−Ｖとの間には、接続トランジスタ２０９ｂ、２０９ｄ、２０９ｆ、２０９ｈ、…、が設けられている。接続トランジスタ２０９ｂ、２０９ｄ、２０９ｆ、２０９ｈ、…、は、ゲートに接続されたビット線選択信号ＳＥＬｊ’によりオン又はオフが選択されてビット線／ＢＬｂ、／ＢＬｄ、／ＢＬｆ、／ＢＬｈ、…、とノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。なお、接続トランジスタ２０９ａ、２０９ｂ、…、２０９ｈ、…、は、Ｎｃｈトランジスタである。ここで、ビット線選択信号ＳＥＬｊ’には、ビット線選択信号ＳＥＬｊと同様に、Ｘデコーダ・Ｘタイミング制御回路８０２がＸ制御回路３１を制御して電圧が印加される。
【００３６】
電位生成部２５は、キャパシタ２０４と電位生成回路２０６とＮｃｈトランジスタである切替スイッチ２０５を備える。キャパシタ２０４は、一端が接地され、他端が切替スイッチ２０５のソース又はドレインのいずれか一方と接続されると共に、ノード線Ｎｏｄｅ−Ｖに接続される。切替スイッチ２０５のゲートには、選択信号ＲＥが印加される。電位生成回路２０６は、切替スイッチ２０５のソース又はドレインの他方と接続され、切替スイッチ２０５を介してキャパシタ２０４と接続される。
なお、キャパシタ２０４が蓄積する電荷量は、複数のセンスアンプ２０３に接続されたビット線とキャパシタ２０４とを接続して電荷を移動させる容量結合をしたとき、当該ビット線の電位がリファレンス電位になる電荷量である。また、切替スイッチ２０５は、Ｎｃｈトランジスタである。電位生成回路２０６が印加する電位は、半導体記憶装置１に印加される電源電位ＶＤＤを用いてもよいし、分圧回路を適用して電源電位ＶＤＤを降圧した電位を用いてもよい。
【００３７】
（接地電位ＶＳＳプリチャージによる読み出し）
次に、第１実施形態におけるメモリセル２１２からの異なるデータの読み出し動作を説明する。図４は、読み出し動作における信号遷移の概略を示すタイミング図である。縦軸方向は、電位を示し、横軸方向は、時刻を示す。なお、図３のメモリマット２００ａがデータを読み出す対象として選択されること、すなわち、ロウ選択信号ＲＦｎＴｍが全て「Ｈ」レベルである状態を前提に説明をする。
【００３８】
まず、Ｘデコーダ・Ｘタイミング制御回路８０２は、選択信号ＲＥにより、切替スイッチ２０５をオンにして、キャパシタ２０４に電荷を蓄えて電位を蓄積電位ＶＬにしてから、切替スイッチ２０５をオフにする。サブワードドライバ回路３０２は、ワード線ＷＬａに接地電位ＶＳＳより低い電位であるＶＫＫ電位（＜０Ｖ）を印加する。これにより、各メモリセル２１２と、それぞれのメモリセル２１２に対応したビット線ＢＬ、／ＢＬとは、接続されていない状態である。Ｘ制御回路３１は、プリチャージ信号ＢＬＥＱにより、センスアンプ列２０７ａ、２０７ｂが有するセンスアンプ２０３に接続されるビット線ＢＬ、／ＢＬ、高位側駆動配線ＳＡＰ、及び、低位側駆動配線ＳＡＮを接地電位ＶＳＳの電位とするプリチャージを行う。
【００３９】
次に、時刻ｔ０において、Ｘデコーダ・Ｘタイミング制御回路８０２は、サブワードドライバ回路３０２がワード線ＷＬａに昇圧電位ＶＰＰを印加する制御を行う。これにより、メモリマット２００ａが有する全てのメモリセル２１２は、それぞれに対応するビット線ＢＬに接続される。ここで、昇圧電位ＶＰＰは、電源電位ＶＤＤより高い電位であり、例えば、チャージポンプなどで昇圧された電位である。なお、昇圧電位ＶＰＰは、電源電位ＶＤＤを用いてもよい。
メモリセル２１２に記憶されているデータが「Ｈ」レベル、すなわち、メモリセル２１２のメモリセルキャパシタ２１１の電位が高位側電位ＶＡＲＹである場合、上述のようにワード線ＷＬａにより、メモリセルキャパシタ２１１とビット線ＢＬとが容量結合されて、メモリセルキャパシタ２１１に蓄積されていた電荷がビット線ＢＬに移動して、ビット線ＢＬの電位が読み出し電位Ｖｒｈに上昇する。
他方、メモリセル２１２に記憶されているデータが「Ｌ」レベル、すなわち、メモリセル２１２のメモリセルキャパシタ２１１の電位が接地電位ＶＳＳである場合、上述のようにワード線ＷＬａにより、メモリセル２１２のメモリセルキャパシタ２１１とビット線ＢＬとが容量結合されるが、共に電位が接地電位ＶＳＳであるので変化せず、それぞれの電位は接地電位ＶＳＳである。
【００４０】
時刻ｔ１において、Ｘデコーダ・Ｘタイミング制御回路８０２は、リファレンス活性化信号ＲＳＥＬＴにより、Ｘ制御回路３１がビット線選択信号ＳＥＬｊ、ＳＥＬｊ’に周辺電位ＶＰＥＲＩを印加する制御をする。これにより、センスアンプ２０３に接続されたビット線／ＢＬは、ノード線Ｎｏｄｅ−Ｖと接続され容量結合される。この容量結合により、キャパシタ２０４及びノード線Ｎｏｄｅ−Ｖに蓄積されていた電荷が移動して、ビット線／ＢＬの電位が上昇すると共にノード線Ｎｏｄｅ−Ｖの電位が降下する。このときのビット線／ＢＬの電位がリファレンス電位となる。なお、周辺電位ＶＰＥＲＩは、メモリセル２１２以外に用いられる周辺回路に印加される電位であり、メモリセル２１２に用いられる高位側電位ＶＡＲＹより高く、昇圧電位ＶＰＰより低い電位である。また、リファレンス電位は、高位側電位ＶＡＲＹより低く、接地電位ＶＳＳより高い電位である。
【００４１】
時刻ｔ２において、ビット線／ＢＬの電位が安定するのに応じて、Ｘデコーダ・Ｘタイミング制御回路８０２は、ビット線選択信号ＳＥＬｊ、ＳＥＬｊ’により、ビット線／ＢＬとノード線Ｎｏｄｅ−Ｖとの接続を切る。ここで、メモリマット２００ａが選択されている状態のとき、ビット線選択信号ＳＥＬｊ、ＳＥＬｊ’は、Ｘデコーダ・Ｘタイミング制御回路８０２から入力されるリファレンス活性化信号ＲＳＥＬＴに応じて変化する。
なお、Ｘデコーダ・Ｘタイミング制御回路８０２は、ビット線／ＢＬの電位に応じて動作するのではなく、予め定めた期間ビット線選択信号ＳＥＬｊ、ＳＥＬｊ’により、ビット線／ＢＬとノード線Ｎｏｄｅ−Ｖを接続するようにしても良い。
【００４２】
時刻ｔ３において、Ｘデコーダ・Ｘタイミング制御回路８０２は、センスアンプ活性化信号ＲＳＡＥＰＴに「Ｈ」レベルの電位である周辺電位ＶＰＥＲＩの電位を印加して、Ｘ制御回路３１が高位側駆動配線ＳＡＰに高位側電位ＶＡＲＹを印加する制御をする。これにより、センスアンプ２０３は、ビット線ＢＬ、／ＢＬの電位の高いいずれか一方のビット線の電位を高位側電位ＶＡＲＹに変化させる。
メモリセル２１２に記憶されているデータが「Ｈ」レベルの場合、センスアンプ２０３は、ビット線ＢＬの電位を高位側電位ＶＡＲＹに変化させる。メモリセル２１２に記憶されているデータが「Ｌ」レベルの場合、センスアンプ２０３は、ビット線／ＢＬの電位を高位側電位ＶＡＲＹに変化させる。
【００４３】
時刻ｔ４において、Ｘデコーダ・Ｘタイミング制御回路８０２は、センスアンプ活性化信号ＲＳＡＥＮＴに周辺電位ＶＰＥＲＩの電位を印加して、Ｘ制御回路３１が低位側駆動配線ＳＡＮに接地電位ＶＳＳを印加する制御をする。これにより、センスアンプ２０３は、ビット線ＢＬ、／ＢＬの電位の低いいずれか一方のビット線の電位を接地電位ＶＳＳに変化させる。
メモリセル２１２に記憶されているデータが「Ｈ」レベルの場合、センスアンプ２０３は、ビット線／ＢＬの電位を高位側電位ＶＡＲＹに変化させる。メモリセル２１２に記憶されているデータが「Ｌ」レベルの場合、センスアンプ２０３は、ビット線ＢＬの電位を接地電位ＶＳＳに変化させる。
ビット線ＢＬ、／ＢＬが安定した後にデータラッチ回路８０５は、ビット線ＢＬ、／ＢＬの電位に応じたデータを読み取り、メモリセル２１２に記憶されていたデータが入出力インターフェース８０６を介して半導体記憶装置１の外部の装置に出力される。
【００４４】
時刻ｔ５において、Ｘデコーダ・Ｘタイミング制御回路８０２は、選択信号ＲＥに周辺電位ＶＰＥＲＩを印加して、電位生成回路２０６とキャパシタ２０４とを接続し、キャパシタ２０４に電荷を蓄積する。なお、キャパシタ２０４に電荷を蓄積するのに要する期間は、次にメモリセル２１２のデータを読み出すまでの期間より短ければよく、通常、ロウサイクル期間より短い期間であれば良い。また、図示していないが、Ｘデコーダ・Ｘタイミング制御回路８０２は、センスアンプ活性化信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴにより、Ｘ制御回路３１が高位側駆動配線ＳＡＰに高位側電位ＶＡＲＹを印加し、低位側駆動配線ＳＡＮに接地電位ＶＳＳを印加する制御をする。
【００４５】
（高位側電位ＶＡＲＹプリチャージによる読み出し）
次に、第１実施形態におけるメモリセル２１２からの異なるデータの読み出し動作を説明する。図５は、読み出し動作における信号遷移の概略を示すタイミング図である。縦軸方向は、電位を示し、横軸方向は、時刻を示す。ここでは、ビット線ＢＬ、／ＢＬ、高位側駆動配線ＳＡＰ、及び、低位側駆動配線ＳＡＮにプリチャージされる電位は、高位側電位ＶＡＲＹとする。この場合、図２に示したＮｃｈトランジスタ２３２、２３３、３２２、３２３のソース及びドレインのいずれか一方が接地されていたが、高位側電位ＶＡＲＹが印加されることになる。なお、図３のメモリマット２００ａがデータを読み出す対象として選択されること、すなわち、ロウ選択信号ＲＦｎＴｍが全て「Ｈ」レベルである状態を前提に説明をする。
【００４６】
まず、Ｘデコーダ・Ｘタイミング制御回路８０２は、選択信号ＲＥにより、切替スイッチ２０５をオンにして、キャパシタ２０４に電荷を蓄えて電位を蓄積電位ＶＬにしてから、切替スイッチ２０５をオフにする。サブワードドライバ回路３０２は、ワード線ＷＬａに接地電位ＶＳＳより低い電位であるＶＫＫ電位（＜０Ｖ）を印加する。これにより、各メモリセル２１２と、それぞれのメモリセル２１２に対応したビット線ＢＬ、／ＢＬとは、接続されていない状態である。Ｘ制御回路３１は、プリチャージ信号ＢＬＥＱにより、センスアンプ列２０７ａ、２０７ｂが有するセンスアンプ２０３に接続されるビット線ＢＬ、／ＢＬ、高位側駆動配線ＳＡＰ、及び、低位側駆動配線ＳＡＮを高位側電位ＶＡＲＹの電位とするプリチャージを行う。
【００４７】
次に、時刻ｔ０において、Ｘデコーダ・Ｘタイミング制御回路８０２は、サブワードドライバ回路３０２がワード線ＷＬａに昇圧電位ＶＰＰを印加する制御を行う。これにより、メモリセル２１２に備えられているメモリセルトランジスタ２１０がオンになり、メモリマット２００ａが有する全てのメモリセル２１２は、それぞれに対応するビット線ＢＬに接続される。
メモリセル２１２に記憶されているデータが「Ｈ」レベル、すなわち、メモリセル２１２のメモリセルキャパシタ２１１の電位が高位側電位ＶＡＲＹである場合、上述のようにワード線ＷＬａにより、メモリセル２１２のメモリセルキャパシタ２１１とビット線ＢＬとが容量結合されるが、共に電位が高位側電位ＶＡＲＹであるので変化せず、それぞれの電位は高位側電位ＶＡＲＹである。
他方、メモリセル２１２に記憶されているデータが「Ｌ」レベル、すなわち、メモリセル２１２のメモリセルキャパシタ２１１の電位が接地電位ＶＳＳである場合、上述のようにワード線ＷＬａにより、メモリセル２１２とビット線ＢＬとが容量結合されて、ビット線ＢＬに蓄積されていた電荷がメモリセルキャパシタ２１１に移動して、ビット線ＢＬの電位が読み出し電位Ｖｒｌに低下する。
【００４８】
時刻ｔ１において、Ｘデコーダ・Ｘタイミング制御回路８０２は、リファレンス活性化信号ＲＳＥＬＴにより、Ｘ制御回路３１がビット線選択信号ＳＥＬｊ、ＳＥＬｊ’に周辺電位ＶＰＥＲＩを印加する制御をする。これにより、センスアンプ２０３に接続されたビット線／ＢＬは、ノード線Ｎｏｄｅ−Ｖと接続され容量結合される。この容量結合により、ビット線／ＢＬに蓄積されていた電荷がキャパシタ２０４及びノード線Ｎｏｄｅ−Ｖに移動して、ビット線／ＢＬの電位が降下すると共にノード線Ｎｏｄｅ−Ｖの電位が上昇する。このときのビット線／ＢＬの電位がリファレンス電位となる。
【００４９】
時刻ｔ２において、ビット線／ＢＬの電位が安定するのに応じて、Ｘデコーダ・Ｘタイミング制御回路８０２は、ビット線選択信号ＳＥＬｊ、ＳＥＬｊ’により、ビット線／ＢＬとノード線Ｎｏｄｅ−Ｖとの接続を切る。ここで、メモリマット２００ａが選択されている状態のとき、ビット線選択信号ＳＥＬｊ、ＳＥＬｊ’は、Ｘデコーダ・Ｘタイミング制御回路８０２から入力されるリファレンス活性化信号ＲＳＥＬＴに応じて変化する。
【００５０】
時刻ｔ３において、Ｘデコーダ・Ｘタイミング制御回路８０２は、センスアンプ活性化信号ＲＳＡＥＮＴに周辺電位ＶＰＥＲＩの電位を印加して、Ｘ制御回路３１が低位側駆動配線ＳＡＮに接地電位ＶＳＳを印加する制御をする。これにより、センスアンプ２０３は、ビット線ＢＬ、／ＢＬの電位の低いいずれか一方のビット線の電位を接地電位ＶＳＳに変化させる。
メモリセル２１２に記憶されているデータが「Ｈ」レベルの場合、センスアンプ２０３は、ビット線／ＢＬの電位を接地電位ＶＳＳに変化させる。メモリセル２１２に記憶されているデータが「Ｌ」レベルの場合、センスアンプ２０３は、ビット線ＢＬの電位が接地電位ＶＳＳに変化させる。
【００５１】
時刻ｔ４において、Ｘデコーダ・Ｘタイミング制御回路８０２は、センスアンプ活性化信号ＲＳＡＥＰＴに周辺電位ＶＰＥＲＩの電位を印加して、Ｘ制御回路３１が高位側駆動配線ＳＡＰに高位側電位ＶＡＲＹを印加する制御をする。これにより、センスアンプ２０３は、ビット線ＢＬ、／ＢＬの電位の高いいずれか一方のビット線の電位を高位側電位ＶＡＲＹに変化させる。
メモリセル２１２に記憶されているデータが「Ｈ」レベルの場合、ビット線ＢＬの電位を高位側電位ＶＡＲＹに変化させる。メモリセル２１２に記憶されているデータが「Ｌ」レベルの場合、センスアンプ２０３は、ビット線／ＢＬの電位が高位側電位ＶＡＲＹに変化させる。
ビット線ＢＬ、／ＢＬが安定した後にデータラッチ回路８０５は、ビット線ＢＬ、／ＢＬの電位に応じたデータを読み取り、メモリセル２１２に記憶されていたデータが入出力インターフェース８０６を介して半導体記憶装置１の外部の装置に出力される。
【００５２】
時刻ｔ５において、Ｘデコーダ・Ｘタイミング制御回路８０２は、選択信号ＲＥに周辺電位ＶＰＥＲＩを印加して、電位生成回路２０６とキャパシタ２０４とを接続し、キャパシタ２０４に電荷を蓄積する。なお、キャパシタ２０４に電荷を蓄積するのに要する期間は、次にメモリセル２１２のデータを読み出すまでの期間より短ければよく、通常、ロウサイクル期間より短い期間であれば良い。また、図示していないが、Ｘデコーダ・Ｘタイミング制御回路８０２は、センスアンプ活性化信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴにより、Ｘ制御回路３１が高位側駆動配線ＳＡＰに高位側電位ＶＡＲＹを印加し、低位側駆動配線ＳＡＮに接地電位ＶＳＳを印加する制御をする。
【００５３】
上述のように、ビット線ＢＬ、／ＢＬを高位側電位ＶＡＲＹ又は接地電位ＶＳＳの電位とするプリチャージを行う２つの動作において、プリチャージ後にビット線／ＢＬとキャパシタ２０４とを容量結合することで、リファレンス電位を得る構成とした。また、メモリセル２１２のメモリセルキャパシタ２１１に比べ大きい容量のキャパシタ２０４をメモリマット２００の外部に設けることにより、プロセスの影響によるばらつきが少なく、安定したリファレンス電位を得ることが可能となる。
またキャパシタ２０４をメモリマット２００の外部に配置しているため、ダミーセルを適用する方式に比べ、メモリマット２００の面積が小さくなっているので配置面積の最適化を行いやすく、チップサイズの削減を行うことが可能である。
【００５４】
次に、電位生成部２５に備えられるキャパシタ２０４の容量ＣＬと蓄積電位ＶＬとの設定方法について説明する。なお、ビット線ＢＬ、／ＢＬを高位側電位ＶＡＲＹの電位とするプリチャージによる読み出しの場合について説明する。
メモリセル２１２のメモリセルキャパシタ２１１の容量をＣｓとし、ビット線ＢＬの容量をＣｂとする。ワード線ＷＬによるメモリセルキャパシタ２１１とビット線ＢＬとが容量結合される前後の電荷は、電荷保存の法則により一定であるので、次式（１−１）（１−２）が成り立つ。なお、電位Ｖ１Ｈは、メモリセル２１２に「Ｈ」レベルのデータが記憶されているときの電位である。電位Ｖ１Ｌは、メモリセル２１２に「Ｌ」レベルのデータが記憶されているときの電位である。
【００５５】
【数１】
2010020867.tif 000003
【００５６】
式（１−１）、（１−２）より、電位Ｖ１Ｈ、Ｖ１Ｌは次式（２−１）、（２−２）で表される。
【００５７】
【数２】
2010020867.tif 000004
【００５８】
リファレンス電位としてビット線／ＢＬに与えられる電位は、選択されるセンスアンプ２０３がｎ個のとき、ｎ個のビット線／ＢＬとキャパシタ２０４とが容量結合する前後の電荷量は、同様に一定であるので、次式（３）が成り立つ。なお、電位Ｖ２は、容量結合後の電位である。
【００５９】
【数３】
2010020867.tif 000005
【００６０】
ここで、次式（４）の関係を満たすとき、メモリセル２１２に記憶されているデータが「Ｈ」レベル及び「Ｌ」レベルいずれの場合においても、センスアンプ２０３が同等の検出特性を有する。
【００６１】
【数４】
2010020867.tif 000006
【００６２】
式（２−１）、（２−２）、（３）、（４）を解くと、容量ＣＬと蓄積電位ＶＬとの関係式として次式（５）が得られる。
【００６３】
【数５】
2010020867.tif 000007
【００６４】
容量ＣＬと蓄積電位ＶＬとの関係を示すグラフは、図６に示すように、反比例のグラフとなり、蓄積電位ＶＬが０からαまでの間の電位であるとき、式（５）を満たす容量ＣＬを有するキャパシタ２０４を用意する。これにより、メモリセル２１２が記憶するデータが「Ｈ」レベルあるいは「Ｌ」レベルのいずれの場合でも同等の検出特性を得ることができる。
【００６５】
式（５）で与えられる容量ＣＬと蓄積電位ＶＬとの関係は、メモリセル２１２が記憶するデータが「Ｈ」レベルあるいは「Ｌ」レベルのいずれの場合でも、リファレンス電位に対してビット線ＢＬの電位が均等な電位差が得られる電位Ｖ２を得る関係式である。電位Ｖ２がＶ１ＨとＶ１Ｌとの平均値より高い電位の場合、メモリセル２１２に「Ｈ」レベルのデータが記憶されていたときのビット線ＢＬの電位とリファレンス電位との差が減少する。逆に、電位Ｖ２がＶ１ＨとＶ１Ｌとの平均値より低い電位の場合、メモリセル２１２に「Ｌ」レベルのデータが記憶されていたときのビット線ＢＬの電位とリファレンス電位との差が減少する。また、式（３）から電位Ｖ２と蓄積電位ＶＬとは比例関係にあるため、蓄積電位ＶＬを高く設定することで、電位Ｖ２の値を高く設定することができる。また、蓄積電位ＶＬを低く設定することで、電位Ｖ２の値を低く設定することができる。
【００６６】
なお、リファレンス電位を調整する場合、リファレンス電位は、ビット線ＢＬ、／ＢＬを高位側電位ＶＡＲＹの電位とするプリチャージし、メモリセル２１２に「Ｌ」レベルのデータが記憶されていたときの読み出し電位Ｖｒｌより高く設定する。また、リファレンス電位は、ビット線ＢＬ、／ＢＬを接地電位ＶＳＳの電位とするプリチャージし、メモリセル２１２に「Ｈ」レベルのデータが記憶されていたときの読み出し電位Ｖｒｈより低く設定する。
なお、ビット線ＢＬ、／ＢＬを接地電位ＶＳＳの電位とするプリチャージする読み出し動作を行う場合についても同様に容量ＣＬと蓄積電位ＶＬの関係式を導き、キャパシタ２０４の容量と蓄積電位ＶＬと設定する。
【００６７】
上述のように、半導体記憶装置１の製造後においても、蓄積電位ＶＬを調整することによりセンスアンプ２０３の検出マージンを調整することができ、検出マージンの最適化を行うことが可能になる。また、蓄積電位ＶＬを変化させることで、信頼性試験としての加速試験を行うことが可能になる。
【００６８】
（第２実施形態）
次に、第２実施形態として、メモリマットとセンスアンプ列との異なる接続について説明する。
図７は、第２実施形態におけるフォールディットビット線構造のメモリマット６００ａ、６００ｂ、６００ｃと、センスアンプ列６０７ａ、６０７ｂと、電位生成部２５との接続及び構成を示した概略ブロック図である。ここで、フォールディットビット線構造とは、メモリセルに接続されたビット線と、当該ビット線に対応するリファレンス電位を与えるビット線とからなるビット線対が共に同じメモリマットに配置される構造である。なお、メモリマット６００ａ、メモリマット６００ｂ及びメモリマット６００ｃは、同じ構成を有している。また、センスアンプ列６０７ａとセンスアンプ列６０７ｂとは、同じ構成を有している。また、電位生成部２５は、図２で示した構成を有し、同じ符号を付して説明を省略する。
【００６９】
メモリマット６００ａは、センスアンプ列６０７ａとセンスアンプ列６０７ｂとの間に配置されている。メモリマット６００ｂは、センスアンプ列６０７ａを挟んでメモリマット６００ａと対向して配置されている。メモリマット６００ｃは、センスアンプ列２０７ｂを挟んでメモリマット６００ａと対向して配置されている。
【００７０】
メモリマット６００ａは、複数のメモリセル２１２ａ、２１２ｂ、…、を有する。また、メモリマット６００ａは、複数のメモリセル２１２ａ、２１２ｂ、…、ごとに対応するビット線対｛ＢＬｊａ、／ＢＬｊａ｝、｛ＢＬｊｂ、／ＢＬｊｂ｝、｛ＢＬｊｃ、／ＢＬｊｃ｝…、複数のメモリセル２１２ａ、２１２ｂ、…、は、図３に示したメモリセル２１２ａと同様の構成を有し、同じ符号を付して説明を省略する。
また、複数のメモリセル２１２ａ、２１２ｂ、２１２ｃ、…、に対応するビット線対｛ＢＬｊａ、／ＢＬｊａ｝、｛ＢＬｊｂ、／ＢＬｊｂ｝、｛ＢＬｊｃ、／ＢＬｊｃ｝…、は、順にセンスアンプ列６０７ａとセンスアンプ列６０７ｂとに交互に接続されている。メモリセル２１２ａ、２１２ｂ、２１２ｃ、…、は、それぞれが備えるメモリセルトランジスタ２１０のゲートがワード線ＷＬａに共通接続され、ソース又はドレインのいずれか一方がそれぞれのメモリセルに対応したビット線ＢＬｊに接続さ、他方が接地される。
メモリマット６００ｂとセンスアンプ列６０７ａとは、ビット線対｛ＢＬｉｂ、／ＢＬｉｂ｝、｛ＢＬｉｄ、／ＢＬｉｄ｝、｛ＢＬｉｆ、／ＢＬｉｆ｝、…、で接続されている。また、メモリマット６００ｃとセンスアンプ列６０７ｂとは、ビット線対｛ＢＬｋａ、／ＢＬｋａ｝、｛ＢＬｋｃ、／ＢＬｋｃ｝、｛ＢＬｋｅ、／ＢＬｋｅ｝、…、で接続されている。
【００７１】
センスアンプ列６０７ａは、複数のセンスアンプ６０３ｂ、６０３ｄ、６０３ｆ、…、と、ビット線切替トランジスタ６０１ｂ、６０１ｄ、６０１ｆ、…、と、ビット線切替トランジスタ６０２ｂ、６０２ｄ、６０２ｆ、…、と、ビット線切替トランジスタ６０４ｂ、６０４ｄ、６０４ｆ、…、と、ビット線切替トランジスタ６０５ｂ、６０５ｄ、６０５ｆ、…、と、接続トランジスタ６０６ｂ、６０６ｄ、６０６ｆ、…、と、接続トランジスタ６０７ｂ、６０７ｄ、６０７ｆ、…、とを有している。
センスアンプ６０３ｂは、メモリマット６００ａのビット線ＢＬｊｂとビット線切替トランジスタ６０５ｂを介して接続され、メモリマット６００ａのビット線／ＢＬｊｂとビット線切替トランジスタ６０４ｂを介して接続され、メモリマット６００ｂのビット線ＢＬｉｂとビット線切替トランジスタ６０２ｂを介して接続され、メモリマット６００ｂのビット線／ＢＬｉｂとビット線切替トランジスタ６０１ｂと接続されている。ビット線切替トランジスタ６０１ｂ、６０２ｂは、ゲートに接続されたメモリマット選択信号ＳＨＲｉにより、オン状態又はオフ状態が選択されて、ビット線対ＢＬｉｂ、／ＢＬｉｂとセンスアンプ６０３ｂとを接続するか否かを切り替える。ビット線切替トランジスタ６０４ｂ、６０５ｂは、ゲートに接続されたメモリマット選択信号ＳＨＲｊにより、オン状態又はオフ状態が選択されて、ビット線対ＢＬｊｂ、／ＢＬｊｂとセンスアンプ６０３ｂとを接続するか否かを切り替える。
【００７２】
接続トランジスタ６０６ｂは、ビット線切替トランジスタ６０４ｂとセンスアンプ６０３ｂとの間に配置され、ソース及びドレインの一端がビット線／ＢＬｊｂに接続され、他端がノード線Ｎｏｄｅ−Ｖに接続され、ゲートがビット線選択信号ＳＥＬｑに接続されている。接続トランジスタ６０７ｂは、ビット線切替トランジスタ６０５ｂとセンスアンプ６０３ｂとの間に配置され、ソース及びドレインの一端がビット線ＢＬｊｂに接続され、他端がノード線Ｎｏｄｅ−Ｖに接続され、ゲートがビット線選択信号ＳＥＬｐに接続されている。接続トランジスタ６０６ｂは、ゲートに接続されたビット線選択信号ＳＥＬｑによりオン状態又はオフ状態が選択され、ビット線／ＢＬｊｂとノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。接続トランジスタ６０７ｂは、ゲートに接続されたビット線選択信号ＳＥＬｐによりオン状態又はオフ状態が選択され、ビット線ＢＬｊｂとノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。
【００７３】
なお、センスアンプ６０３ｂは、図２に示したセンスアンプ２０３ａと同様に構成されている。また、センスアンプ６０３ｂの内部において、メモリマット６００ａのビット線ＢＬｊｂとメモリマット６００ｂのビット線ビット線ＢＬｉｂとは接続され、メモリマット６００ａのビット線／ＢＬｊｂとメモリマット６００ｂのビット線／ＢＬｉｂとは接続されている。
すなわち、センスアンプ６０３ｂは、当該センスアンプ６０３ｂを挟んで配置される２つのメモリセルそれぞれと、当該メモリセルに対応して設けられたビット線対を介して接続される。
センスアンプ６０３ｄ、６０３ｆ、…、は、センスアンプ６０３ｂが対応するビット線対と接続されているのと同様に接続される。なお、メモリマット選択信号ＳＨＲｉ、ＳＨＲｊ及びビット線選択信号ＳＥＬｐ、ＳＥＬｑは、共通に用いられる。
【００７４】
センスアンプ列６０７ｂは、複数のセンスアンプ６０３ａ、６０３ｃ、６０３ｅ、…、と、ビット線切替トランジスタ６０１ａ、６０１ｃ、６０１ｅ、…、と、ビット線切替トランジスタ６０２ａ、６０２ｃ、６０２ｅ、…、と、ビット線切替トランジスタ６０４ａ、６０４ｃ、６０４ｅ、…、と、ビット線切替トランジスタ６０５ａ、６０５ｃ、６０５ｅ、…、と、接続トランジスタ６０６ａ、６０６ｃ、６０６ｅ、…、と、接続トランジスタ６０７ａ、６０７ｃ、６０７ｅ、…、とを有している。
センスアンプ６０３ａは、メモリマット６００ａのビット線ＢＬｊａとビット線切替トランジスタ６０５ａを介して接続され、メモリマット６００ａのビット線／ＢＬｊａとビット線切替トランジスタ６０４ａを介して接続され、メモリマット６００ｃのビット線／ＢＬｋａとビット線切替トランジスタ６０２ａを介して接続され、メモリマット６００ｃのビット線ＢＬｋａとビット線切替トランジスタ６０１ｃと接続されている。
ビット線切替トランジスタ６０１ａ、６０２ａは、ゲートに接続されたメモリマット選択信号ＳＨＲｋにより、オン状態又はオフ状態が選択され、ビット線対ＢＬｋａ、／ＢＬｋａとセンスアンプ６０３ａとを接続するか否かを切り替える。ビット線切替トランジスタ６０４ａ、６０５ａは、ゲートに接続されたメモリマット選択信号ＳＨＲｊ’により、オン状態又はオフ状態が選択され、ビット線対／ＢＬｊａ、／ＢＬｊａとセンスアンプ６０３ａとを接続するか否かを切り替える。
【００７５】
接続トランジスタ６０６ａは、ビット線切替トランジスタ６０４ａとセンスアンプ６０３ａとの間に配置され、ソース及びドレインの一端がビット線／ＢＬｊａに接続され、他端がノード線Ｎｏｄｅ−Ｖに接続され、ゲートがビット線選択信号ＳＥＬｒに接続されている。接続トランジスタ６０７ａは、ビット線切替トランジスタ６０５ａとセンスアンプ６０３ａとの間に配置され、ソース及びドレインの一端がビット線ＢＬｊａに接続され、他端がノード線Ｎｏｄｅ−Ｖに接続され、ゲートがビット線選択信号ＳＥＬｓに接続されている。接続トランジスタ６０６ａは、ゲートに接続されたビット線選択信号ＳＥＬｒによりオン状態又はオフ状態が選択され、ビット線／ＢＬｊａとノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。接続トランジスタ６０７ａは、ゲートに接続されたビット線選択信号ＳＥＬｓによりオン状態又はオフ状態が選択され、ビット線ＢＬｊａとノード線Ｎｏｄｅ−Ｖとを接続するか否かを切り替える。
【００７６】
なお、センスアンプ６０３ａは、図２に示したセンスアンプ２０３ａと同様に構成されている。また、センスアンプ６０３ａの内部において、メモリマット６００ａのビット線ＢＬｊａとメモリマット６００ｂのビット線ビット線ＢＬｋａとは接続され、メモリマット６００ａのビット線／ＢＬｊａとメモリマット６００ｂのビット線／ＢＬｋａとは接続されている。
すなわち、センスアンプ６０３ａは、当該センスアンプ６０３ａを挟んで配置される２つのメモリセルそれぞれと、当該メモリセルに対応して設けられたビット線対を介して接続される。
センスアンプ６０３ｃ、６０３ｅ、…、は、センスアンプ６０３ａが対応するビット線対と接続されているのと同様に接続される。なお、メモリマット選択信号ＳＨＲｊ’、ＳＨＲｋ及びビット線選択信号ＳＥＬｒ、ＳＥＬｓは、共通に用いられる。
【００７７】
メモリマット選択信号ＳＨＲｉは、メモリマット６００ｂとセンスアンプ列６０７ａとの接続を切り替える信号である。メモリマット６００ｂが選択されたとき、Ｘデコーダ・Ｘタイミング制御回路８０２は、メモリマット信号ＳＨＲｉが「Ｈ」レベルの信号になる制御し、メモリマット６００ｂとセンスアンプ列６０７ａとビット線対｛ＢＬｉｂ、／ＢＬｉｂ｝、｛ＢＬｉｄ、／ＢＬｉｄ｝、｛ＢＬｉｆ、／ＢＬｉｆ｝、…、を介して接続する。
メモリマット選択信号ＳＨＲｊは、メモリマット６００ａとセンスアンプ列６０７ａとの接続を切り替える信号であり、メモリマット選択信号ＳＨＲｊ’は、メモリマット６００ａとセンスアンプ列６０７ｂとの接続を切り替える信号である。メモリマット６００ａが選択されたとき、Ｘデコーダ・Ｘタイミング制御回路８０２は、メモリマット信号ＳＨＲｊ、ＳＨＲｊ’が「Ｈ」レベルの信号になる制御をし、メモリマット６００ａとセンスアンプ列６０７ａ、６０７ｂとをビット線対｛ＢＬｊａ、／ＢＬｊａ｝、｛ＢＬｊｂ、／ＢＬｊｂ｝、…、を介して接続する。
メモリマット選択信号ＳＨＲｋは、メモリマット６００ｃとセンスアンプ列６０７ｂとの接続を切り替える信号である。メモリマット６００ｃが選択されたとき、Ｘデコーダ・Ｘタイミング制御回路８０２は、メモリマット信号ＳＨＲｋが「Ｈ」レベルの信号になる制御をし、メモリマット６００ｃとセンスアンプ列６０７ｂとをビット線対｛ＢＬｋａ、／ＢＬｋａ｝、｛ＢＬｋｃ、／ＢＬｋｃ｝、｛ＢＬｋｅ、／ＢＬｋｅ｝、…、を介して接続する。
【００７８】
第２実施形態におけるメモリセル２１２からデータを読み出す動作は、図４及び図５で示した動作と同様であるが、ワード線ＷＬａが選択されると共に、Ｘデコーダ・Ｘタイミング制御回路８０２がメモリマット選択信号ＳＨＲｊ、ＳＨＲ’ｊによりメモリマット６００ａとセンスアンプ列６０７ａ、６０７ｂとを接続する。
上述のように、フォールディットビット線構造に対して電位生成部２５を接続して用いることができる。
【００７９】
以上、第１実施形態及び第２実施形態において述べたように、メモリマット８１０の外部に電位生成部２５を配置することにより、プロセスの微細化の進んだプロセスを用いてメモリマット８１０内の限られた領域に電位生成部２５を構成する必要がない。また、従来のダミーセルに用いられるダミーセルキャパシタに比べ大きな容量であるため、電荷を蓄えるためのキャパシタ２０４の容量を安定して製造することができる。また、メモリマット８１０外であれば、容量を調整するための冗長キャパシタを設けることで、製造後に電位生成部２５が備えるキャパシタ２０４の容量を調整してリファレンス電位を設定することができる。
【００８０】
更に、プロセスの微細化及び低電圧化によりメモリアレイ８０１に用いられる電圧を下げても、一定の電荷を蓄えるキャパシタ２０４を用意して安定したリファレンス電位をセンスアンプ２０３に入力することができると共に、読み出し速度を安定させることができる。この結果、歩留まりの低下を防ぐことが可能となる。
また、電位生成部２５は、メモリアレイ８０１の外部に配置するため、チップの形状に応じて電位生成部２５の配置位置の最適化を行い易いので、チップサイズの削減が可能になる。
【００８１】
なお、電位生成部２５は、メモリバンクＢａｎｋ０、Ｂａｎｋ１、…、Ｂａｎｋｍの内部それぞれに設けてもよい。それにより、電位生成部２５は、対応するメモリバンクＢａｎｋ０、Ｂａｎｋ１、…、Ｂａｎｋｍごとにリファレンス電位を調整することができ、メモリバンクごとに読み出し速度を調節することが可能となる。
また、電位生成部２５とセンスアンプ２０３との接続に要する配線が短くなるので、キャパシタ２０４に蓄積する電荷量が少なくなり、電荷を蓄積する時間を削減することが可能となる。
【００８２】
なお、既存のオーバードライブ方式（例えば、特開２００８−１６１４５）の技術を適用して、センスアンプ２０３の検出速度を高速化が可能である。
また、周辺電位ＶＰＥＲＩ及び高位側電位ＶＡＲＹは、電源電位ＶＤＤを降圧して得られる電位としたが、電源電位ＶＤＤを用いてもよい。この場合、降圧回路を用いずに半導体記憶装置１を構成することができ、チップ面積を削減することが可能である。
【図面の簡単な説明】
【００８３】
【図１】第１実施形態における半導体記憶装置１を示す概略ブロック図である。
【図２】同実施形態におけるメモリマット列の構成と、メモリマット列と電位生成部との接続を示した概略ブロック図である。
【図３】同実施形態におけるオープンビット線構造のメモリマットと電位生成部との接続、及びそれぞれの構成を示す概略ブロック図である。
【図４】同実施形態における読み出し動作における信号遷移の概略を示すタイミング図である。
【図５】同実施形態における読み出し動作における信号遷移の概略を示すタイミング図である。
【図６】同実施形態における容量ＣＬと蓄積電位ＶＬとの関係を示すグラフである。
【図７】第２実施形態におけるフォールディットビット線構造のメモリマットと電位生成部との接続、及びそれぞれの構成を示す概略ブロック図である。
【符号の説明】
【００８４】
１…半導体記憶装置
２５…電位生成部、２８…センスアンプ列、３１…Ｘ制御回路
２００、２００ａ、２００ｂ、２００ｃ…メモリマット
２０３、２０３ａ、２０３ｂ、２０３ｃ…センスアンプ
２０３ｄ、２０３ｅ、２０３ｆ…センスアンプ
２０４…キャパシタ、２０５…切替スイッチ、２０６…電位生成回路
２０７、２０７ａ、２０７ｂ…センスアンプ列
２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ…接続トランジスタ
２０８ｅ、２０８ｆ、２０８ｇ、２０８ｈ…接続トランジスタ
２０９ａ、２０９ｂ、２０９ｃ、２０９ｄ…接続トランジスタ
２０９ｅ、２０９ｆ、２０９ｇ、２０９ｈ…接続トランジスタ
２１２、２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ…メモリセル
２１２ｅ、２１２ｆ、２１２ｇ…メモリセル
２１０…メモリセルトランジスタ、２１１…メモリセルキャパシタ
３０２…サブワードドライバ回路
６００ａ、６００ｂ、６００ｃ…メモリマット
６０７ａ、６０７ｂ…センスアンプ列
６０３ａ、６０３ｂ、６０３ｃ、６０３ｄ、６０３ｅ、６０３ｆ…センスアンプ
６０１ａ、６０１ｂ、６０１ｃ、６０１ｄ、６０１ｅ、６０１ｆ…ビット線切替トランジスタ
６０２ａ、６０２ｂ、６０２ｃ、６０２ｄ、６０２ｅ、６０２ｆ…ビット線切替トランジスタ
６０４ａ、６０４ｂ、６０４ｃ、６０４ｄ、６０４ｅ、６０４ｆ…ビット線切替トランジスタ
６０５ａ、６０５ｂ、６０５ｃ、６０５ｄ、６０５ｅ、６０５ｆ…ビット線切替トランジスタ
６０６ａ、６０６ｂ、６０６ｃ、６０６ｄ、６０６ｅ、６０６ｆ…接続トランジスタ
６０７ａ、６０７ｂ、６０７ｃ、６０７ｄ、６０７ｅ、６０７ｆ…接続トランジスタ
８０１…メモリアレイ、８０２…Ｘデコーダ・Ｘタイミング制御回路
８０３…Ｙデコーダ・Ｙタイミング制御回路、８０４…データ制御回路
８０５…データラッチ回路、８０６…入出力インターフェース、
８０７…内部ＣＬＫ生成回路、８０８…制御信号生成回路、８０９…ＤＬＬ回路
８１０、８１０ａ、８１０ｂ、８１０ｃ…メモリマット列
【図１】
2010020867.tif 000008
【図２】
2010020867.tif 000009
【図３】
2010020867.tif 000010
【図４】
2010020867.tif 000011
【図５】
2010020867.tif 000012
【図６】
2010020867.tif 000013
【図７】
2010020867.tif 000014
【手続補正書】
【提出日】平成21年8月7日(2009.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれが、第１ビット線と第２ビット線とからなる複数のビット線対と、
前記複数のビット線対にそれぞれ接続され、前記ビット線対の前記第１ビット線及び前記第２ビット線の電位差を検出して増幅する複数の第１回路と、
前記複数の第１ビット線にそれぞれ接続された複数のメモリセルと、
前記複数の第１ビット線にそれぞれ接続された複数の第１スイッチと、
前記複数の第２ビット線にそれぞれ接続された複数の第２スイッチと、
前記複数のビット線対にそれぞれ接続された複数の第２回路と、
前記複数の第１スイッチを介して前記複数の第１ビット線にそれぞれ接続されると共に、前記複数の第２スイッチ介して前記複数の第２ビット線にそれぞれ接続され、前記複数の第１ビット線及び前記複数の第２ビット線のいずれか一方に第１電位を供給する電位生成部と
を備え、
前記第２回路は、前記複数の第１ビット線及び前記複数の第２ビット線のそれぞれの電位を第２電位に設定し、
前記複数のメモリセルのそれぞれが選択されると、前記選択された複数のメモリセルが接続される前記複数の第１ビット線にそれぞれ対応する前記複数の第２ビット線と、前記電位生成部とが、前記複数の第２スイッチを介して容量結合されることにより前記複数の第２ビット線が前記第２電位から第４電位となり、前記それぞれ選択された複数のメモリセルと前記複数のメモリセルが接続される前記複数の第１ビット線とがそれぞれ容量結合されることにより前記複数の第１ビット線が前記第２電位から第３電位となり、
選択された前記メモリセルに対応する第１回路が、前記第１ビット線の前記第３電位と、第２ビット線の前記第４電位との電位差を検出し、
前記第３電位は、記憶データに対応する情報電位を有する前記メモリセルの電荷量と、前記第２電位を有する前記第１ビット線の電荷量とを容量結合して得られる電位であり、
前記第４電位は、前記第１電位を有する前記電位生成部の電荷量と、前記第２電位をそれぞれ有する前記複数の第２ビット線の電荷量のすべてとを容量結合して得られる電位である、ことを特徴とする半導体記憶装置。
【請求項２】
前記第４電位は、前記メモリセルの情報１と０に対応する前記第１ビット線の電位の１／２である、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２電位は、前記複数のメモリセルが記憶している情報１と０のいずれか一方に対応する電位である、
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記電位生成部は、前記第２ビット線と容量結合をするキャパシタを備える、
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記キャパシタは、前記メモリセルにアクセスする前に、前記第１電位に対応する予め定められた電荷量を蓄電している、
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
複数のメモリセルと、
前記複数のメモリセルごとに設けられ、前記メモリセルが記憶している情報を伝達する第１ビット線と、
複数の前記第１ビット線にそれぞれ対応して設けられ、前記複数の第１ビット線の電位とそれぞれ比較する基準電位を伝達する複数の第２ビット線と、
前記複数のメモリセルごとに設けられ、前記複数のメモリセルにそれぞれ対応する前記第１ビット線及び前記第２ビット線に接続され、前記第１ビット線及び前記第２ビット線の電位差を検出して増幅する複数の第１回路と、
前記複数の第２ビット線にそれぞれ接続された複数のスイッチと、
前記複数のスイッチのそれぞれ一端に共通に接続された電位生成部と
を具備し、
前記電位生成部は、予め定められた電荷量を蓄え、前記複数の第２ビット線がそれぞれ有する電荷量のすべてと容量結合をするキャパシタを備え、
前記第２ビット線は、前記スイッチがオンになると、電位が第１電位になり、
前記第１電位は、前記複数のメモリセルの情報１と０に対応する前記第１ビット線の電位の１／２である、
ことを特徴とする半導体記憶装置。
【請求項７】
前記スイッチの導通は、前記メモリセルのアクセス時に行われる、
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第２ビット線は、前記スイッチの導通によって第２電位から前記第１電位へ制御され、前記電位差を検出するときの前記基準電位となる、
ことを特徴とする請求項６又は請求項７に記載の半導体記憶装置。
【請求項９】
前記キャパシタへの充電は、前記複数のメモリセルへのアクセスがないときに行われる、ことを特徴とする請求項６から請求項８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記第２電位は、前記情報１と０のいずれか一方に対応する電位である、
ことを特徴とする請求項６から請求項９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記第１ビット線と前記第２ビット線とが、前記複数のメモリセルを含む複数のメモリマットのうち異なるメモリマットに配置されるオープンビット線構造を有している、
ことを特徴とする請求項４から請求項５、及び請求項６から請求項１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記第１ビット線と前記第２ビット線とが、前記複数のメモリセルを含む複数のメモリマットのうち同じメモリマットに配置されるフォールディットビット線構造を有している、ことを特徴とする請求項４から請求項５、及び請求項６から請求項１０のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記キャパシタは、前記第１回路及び前記第２回路が配置されたセンスアンプ列と、前記メモリマットと異なる領域に設けられる、
ことを特徴とする請求項１１又は請求項１２に記載の半導体記憶装置。
【請求項１４】
第１ビット線及び第２ビット線とからなるビット線対と、
前記ビット線対に接続され、前記第１ビット線と前記第２ビット線の電位差を検出して増幅する第１回路と、
前記第１ビット線に接続されたメモリセルと、
前記第１ビット線に接続された第１スイッチと、
前記第２ビット線に接続された第２スイッチと、
前記第１ビット線及び前記第２ビット線に接続された第２回路と、
前記第１スイッチを介して前記第１ビット線に接続され、前記第２スイッチを介して前記第２ビット線に接続され、前記第１スイッチ及び前記第２スイッチにより選択された前記第１ビット線及び前記第２ビット線のいずれか一方に予め定められた第１電位を供給する電位生成部と、
前記第２ビット線の電位は、前記第２回路が前記第１ビット及び前記第２ビット線の電位を第２電位にした後に、前記第２電位を有する前記第２ビット線の電荷量のすべてと前記第１電位を有する前記電位生成部の電荷量とが容量結合して得られる電位に変化する、
ことを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記問題を解決するために、本発明は、それぞれが、第１ビット線と第２ビット線とからなる複数のビット線対と、前記複数のビット線対にそれぞれ接続され、前記ビット線対の前記第１ビット線及び前記第２ビット線の電位差を検出して増幅する複数の第１回路と、前記複数の第１ビット線にそれぞれ接続された複数のメモリセルと、前記複数の第１ビット線にそれぞれ接続された複数の第１スイッチと、前記複数の第２ビット線にそれぞれ接続された複数の第２スイッチと、前記複数のビット線対にそれぞれ接続された複数の第２回路と、前記複数の第１スイッチを介して前記複数の第１ビット線にそれぞれ接続されると共に、前記複数の第２スイッチ介して前記複数の第２ビット線にそれぞれ接続され、前記複数の第１ビット線及び前記複数の第２ビット線のいずれか一方に第１電位を供給する電位生成部とを備え、前記第２回路は、前記複数の第１ビット線及び前記複数の第２ビット線のそれぞれの電位を第２電位に設定し、前記複数のメモリセルのそれぞれが選択されると、前記選択された複数のメモリセルが接続される前記複数の第１ビット線にそれぞれ対応する前記複数の第２ビット線と、前記電位生成部とが、前記複数の第２スイッチを介して容量結合されることにより前記複数の第２ビット線が前記第２電位から第４電位となり、前記それぞれ選択された複数のメモリセルと前記複数のメモリセルが接続される前記複数の第１ビット線とがそれぞれ容量結合されることにより前記複数の第１ビット線が前記第２電位から第３電位となり、選択された前記メモリセルに対応する第１回路が、前記第１ビット線の前記第３電位と、第２ビット線の前記第４電位との電位差を検出し、前記第３電位は、記憶データに対応する情報電位を有する前記メモリセルの電荷量と、前記第２電位を有する前記第１ビット線の電荷量とを容量結合して得られる電位であり、前記第４電位は、前記第１電位を有する前記電位生成部の電荷量と、前記第２電位をそれぞれ有する前記複数の第２ビット線の電荷量のすべてとを容量結合して得られる電位である、ことを特徴とする半導体記憶装置である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、本発明は、複数のメモリセルと、前記複数のメモリセルごとに設けられ、前記メモリセルが記憶している情報を伝達する第１ビット線と、複数の前記第１ビット線にそれぞれ対応して設けられ、前記複数の第１ビット線の電位とそれぞれ比較する基準電位を伝達する複数の第２ビット線と、前記複数のメモリセルごとに設けられ、前記複数のメモリセルにそれぞれ対応する前記第１ビット線及び前記第２ビット線に接続され、前記第１ビット線及び前記第２ビット線の電位差を検出して増幅する複数の第１回路と、前記複数の第２ビット線にそれぞれ接続された複数のスイッチと、前記複数のスイッチのそれぞれ一端に共通に接続された電位生成部とを具備し、前記電位生成部は、予め定められた電荷量を蓄え、前記複数の第２ビット線がそれぞれ有する電荷量のすべてと容量結合をするキャパシタを備え、前記第２ビット線は、前記スイッチがオンになると、電位が第１電位になり、前記第１電位は、前記複数のメモリセルの情報１と０に対応する前記第１ビット線の電位の１／２である、ことを特徴とする半導体記憶装置である。