(57)【要約】【課題】面積と消費電流の増加を抑制して、正電位と負電位を任意に発生できる半導体装置を提供する。【解決手段】半導体装置は、パルス信号が一端に入力される第１容量と、前記第１容量の他端に一端が接続されて、他端から出力電位を出力するスイッチトランジスタと、切替信号によって負電位出力モードと正電位出力モードとに切り替えられる、第１の制御回路と、を備え、前記第１の制御回路は、前記負電位出力モードにおいては、前記パルス信号が立ち下がる毎に、前記第１容量の他端の電位を負電位とし、前記スイッチトランジスタをオンして、負電位出力を出力させる、降圧動作を行い、前記正電位出力モードにおいては、前記パルス信号が立ち上がる毎に、前記第１容量の他端の電位を正電位とし、前記スイッチトランジスタをオンして、正電位出力を出力させる、昇圧動作を行う、ものとして構成されている。【選択図】図２
2010119195.tif 000002
【特許請求の範囲】
【請求項１】
パルス信号が一端に入力される第１容量と、
前記第１容量の他端に一端が接続されて、他端から出力電位を出力するスイッチトランジスタと、
切替信号によって負電位出力モードと正電位出力モードとに切り替えられて、前記出力電位として、前記負電位出力モードにおいては負電位出力を、前記正電位出力モードにおいては正電位出力を、前記スイッチトランジスタから出力させる、第１の制御回路と、
を備え、
前記第１の制御回路は、
前記負電位出力モードにおいては、
前記パルス信号が立ち下がる毎に、前記第１容量の他端の電位を負電位とし、前記スイッチトランジスタをオンして、前記パルス信号が立ち下がる直前の前記負電位出力を低下させて出力させる、降圧動作を行い、
この降圧動作を複数回繰り返して、前記負電位出力を所定の負電位とさせ、
前記正電位出力モードにおいては、
前記パルス信号が立ち上がる毎に、前記第１容量の他端の電位を正電位とし、前記スイッチトランジスタをオンして、前記パルス信号が立ち上がる直前の前記正電位出力を上昇させて出力させる、昇圧動作を行い、
この昇圧動作を複数回繰り返して、前記正電位出力を所定の正電位とさせる、
ものとして構成されている、
ことを特徴とする半導体装置。
【請求項２】
前記スイッチトランジスタは、第１MOSトランジスタであり、
前記第１の制御回路は、前記第１容量の他端に一端が接続され、他端が接地されている第２MOSトランジスタを備え、
前記負電位出力モードにおいては、
前記第１MOSトランジスタの制御端子は前記第１容量の他端に接続され、
且つ、前記第２MOSトランジスタの制御端子は接地され、
前記正電位出力モードにおいては、
前記第１MOSトランジスタの制御端子に前記パルス信号の逆相信号が入力され、
且つ、前記第２MOSトランジスタの制御端子は前記第１容量の他端に接続される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記負電位出力モードにおいては、
前記第１MOSトランジスタと前記第２MOSトランジスタの各々のバックゲートに、前記パルス信号が入力され、
前記正電位出力モードにおいては、
前記第１MOSトランジスタと前記第２MOSトランジスタの各々のバックゲートに、前記パルス信号におけるハイレベルの電位が入力される、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記パルス信号の逆相信号が一端に入力される第２容量と、
前記第２容量の他端に一端が接続され、前記第１MOSトランジスタの他端に他端が接続されている第３MOSトランジスタと、
前記第２容量の他端に一端が接続され、他端が接地されている第４MOSトランジスタと、
を更に備え、
前記負電位出力モードにおいては、
前記第３MOSトランジスタの制御端子は前記第２容量の他端に接続され、
且つ、前記第４MOSトランジスタの制御端子は接地され、
前記正電位出力モードにおいては、
前記第３MOSトランジスタの制御端子に前記パルス信号が入力され、
且つ、前記第４MOSトランジスタの制御端子は前記第２容量の他端に接続される、
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記パルス信号を生成する発振回路と、
前記出力電位の絶対値を低下させるリーク回路と、
比較参照電位を生成する比較電位生成回路と、
前記比較参照電位と、前記出力電位の絶対値と、を比較する比較回路と、
前記比較回路の比較結果を入力して、
前記出力電位の絶対値が前記比較参照電位より大きくなると所定時間経過後に前記リーク回路を動作させて、
前記出力電位の絶対値が前記比較参照電位より小さくなると前記リーク回路を停止させる、第２の制御回路と、
を備え、
前記発振回路は、前記比較回路の比較結果を入力して、
前記出力電位の絶対値が前記比較参照電位より大きくなると停止して、
前記出力電位の絶対値が前記比較参照電位より小さくなると動作する、
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
システムLSIにおける低消費電力化及び動作最適化のために、MOSトランジスタの基板バイアス（バックバイアス）制御が望まれている。この基板バイアス制御は、NMOSトランジスタに対しては次の様に行われる。
【０００３】
（１）NMOSトランジスタのリーク電流を削減する際には、しきい値Vthを上昇させるために、バックゲートへ与える基板バイアス電位を負に設定する。
【０００４】
（２）NMOSトランジスタの動作スピードを上げる際には、しきい値Vthを低減させるために、バックゲートへ与える基板バイアス電位を正に設定する。
【０００５】
この様に、NMOSトランジスタの基板バイアス制御を行うためには正負両方の電位が必要である。そして、目的に応じて基板バイアス電位を正負何れかの電位に設定する必要がある。
【０００６】
そのために考えられる回路構成の一例として、正電位をレギュレータで供給して、負電位をチャージポンプ回路で供給するものがある。
【０００７】
なお、このチャージポンプ回路として、入力したパルス信号を負電位に変換する回路が知られている（特許文献１参照）。
【０００８】
しかしながら、基板バイアス制御用の正電位を供給することのみを目的としてレギュレータを設けることは、面積と消費電流の観点から得策ではなかった。即ち、従来の回路構成では、面積と消費電流が増加してしまうという問題があった。
【特許文献１】特開２００６−３４０４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、面積と消費電流の増加を抑制して、正電位と負電位を任意に発生できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、パルス信号が一端に入力される第１容量と、前記第１容量の他端に一端が接続されて、他端から出力電位を出力するスイッチトランジスタと、切替信号によって負電位出力モードと正電位出力モードとに切り替えられて、前記出力電位として、前記負電位出力モードにおいては負電位出力を、前記正電位出力モードにおいては正電位出力を、前記スイッチトランジスタから出力させる、第１の制御回路と、を備え、前記第１の制御回路は、前記負電位出力モードにおいては、前記パルス信号が立ち下がる毎に、前記第１容量の他端の電位を負電位とし、前記スイッチトランジスタをオンして、前記パルス信号が立ち下がる直前の前記負電位出力を低下させて出力させる、降圧動作を行い、この降圧動作を複数回繰り返して、前記負電位出力を所定の負電位とさせ、前記正電位出力モードにおいては、前記パルス信号が立ち上がる毎に、前記第１容量の他端の電位を正電位とし、前記スイッチトランジスタをオンして、前記パルス信号が立ち上がる直前の前記正電位出力を上昇させて出力させる、昇圧動作を行い、この昇圧動作を複数回繰り返して、前記正電位出力を所定の正電位とさせる、ものとして構成されている、ことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、面積と消費電流の増加を抑制して、正電位と負電位を任意に発生できる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態の説明に先立ち、図１を参照して、基板バイアス回路を用いたシステムについて説明する。
【００１３】
図１は、基板バイアス回路を用いたシステムLSIの概略図である。同図に示す様に、システムLSI１内において、高速動作する論理回路３に対して基板バイアス回路２から基板バイアス電位VBB，VNWが供給されている。基板バイアス回路２は、基板バイアス電位VBBを生成する回路と、基板バイアス電位VNWを生成するレギュレータと、を内部に備えている。なお、論理回路４は動作が低速な回路であり、基板バイアス制御は行われていない。
【００１４】
基板バイアス電位VNWは、論理回路３におけるPMOSトランジスタのバックゲート（Nウェル；NWELL）に供給される電位である。この基板バイアス電位VNWとしては、論理回路３の電源電位VDDよりも高い電位と低い電位、つまり正電位のみが必要である。この基板バイアス電位VNWを生成するレギュレータは、電源電位VDDよりも電位が高いアナログ電源電位VDDAの領域で設計されている。そのため、電源電位VDDよりも高い電位を生成することは容易である。従って、基板バイアス電位VNWとして、電源電位VDDよりも高い電位と低い電位の両方を１つのレギュレータから供給することは容易である。
【００１５】
一方、基板バイアス電位VBBは、論理回路３におけるNMOSトランジスタのバックゲートに供給される電位である。この基板バイアス電位VBBとしては、正電位と負電位の両方を用意する必要がある。以下の実施形態は、この基板バイアス電位VBBを生成する回路に関する。
【００１６】
この様な構成を用いて、システムLSI１に用いられる高速な論理回路３内のNMOS及びPMOSトランジスタに対して基板バイアス電位VBB，VNWを制御することにより、リーク電流の抑制と回路動作の最適化を行える。
【００１７】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１８】
（第１の実施形態）
図２，３を参照して本発明の第１の実施形態について説明する。本実施形態では、チャージポンプ回路のPMOSトランジスタSW1,SW2がオンする時のブート信号BOOTのエッジ方向を、切替信号Sに応じて制御できる様にしている。
【００１９】
図２は、第１の実施形態に係る半導体装置（チャージポンプ回路）の回路図である。同図に示す様に、ブート信号BOOT（パルス信号）が入力される入力端子１４は、容量１０の一端に接続されている。容量１０の他端は、ノードＡにおいて、PMOSトランジスタSW1（スイッチトランジスタ；第１MOSトランジスタ）のドレインと、PMOSトランジスタSW2（第２MOSトランジスタ）のソースとに接続されている。また、PMOSトランジスタSW1のソースは、基板バイアス電位VBBが出力される出力端子１５に接続されている。また、PMOSトランジスタSW2のドレインは接地されている。さらに、PMOSトランジスタSW1，SW2のバックゲートは電源電位VDDに接続されている。
【００２０】
また、PMOSトランジスタSW1のゲートはマルチプレクサ１１の出力端子に接続されている。マルチプレクサ１１の入力端子“０”はノードＡに接続され、入力端子“１”にはブート信号BOOTの逆相信号BOOTBが入力されている。
【００２１】
また、PMOSトランジスタSW2のゲートはマルチプレクサ１２の出力端子に接続されている。マルチプレクサ１２の入力端子“０”は接地され、入力端子“１”はノードＡに接続されている。
【００２２】
さらに、マルチプレクサ１１，１２の制御端子には切替信号Sが入力されている。
【００２３】
なお、PMOSトランジスタSW2とマルチプレクサ１１，１２は、第１の制御回路として機能する。
【００２４】
次に、図３を参照して、この半導体装置の動作を説明する。
【００２５】
図３は、第１の実施形態に係る半導体装置における各点の電位を表す波形図である。同図（ａ）〜（ｃ）は負電位へポンピングする時の波形図を表し、同図（ｄ）〜（ｆ）は正電位へポンピングする時の波形図を表す。
【００２６】
また、同図（ａ）、（ｄ）は入力端子１４の電位（ブート信号BOOT）を表す。同図（ｂ）、（ｅ）はノードＡの電位を表し、同図（ｃ）、（ｆ）は出力端子１５の電位（基板バイアス電位VBB）を表す。また、同図の縦軸は電位（Ｖ）を表し、横軸は時間（ｔ）を表す。同図に示す様に、ブート信号BOOTはローレベル（０（Ｖ））とハイレベル（VDD（Ｖ））の電位を周期的に繰り返すパルス信号である。
【００２７】
（１）負電位へポンピングする時（負電位出力モード）
切替信号Sを“０”（ローレベル）に固定して、ブート信号BOOTがハイレベルからローレベルに立ち下がる際にPMOSトランジスタSW1がオンになる様にする。
【００２８】
以下に、図３（ａ）〜（ｃ）を参照して、この動作をより詳細に説明する。
【００２９】
切替信号Sが“０”の場合、各々のマルチプレクサ１１，１２は入力端子“０”に入力されている信号を選択して出力端子から出力する。つまり、PMOSトランジスタSW1のゲートはノードＡに接続され、PMOSトランジスタSW2のゲートは接地される。なお、初期状態における各ノードの電位は接地電位（０（Ｖ））とする。
【００３０】
まず、PMOSトランジスタSW1,SW2はオフしている。ここで、ブート信号BOOTがローレベルからハイレベルに立ち上がると（時刻ｔ１）、容量１０の両端の電位差は保持されるので、ノードＡの電位は上昇する。次に、このノードＡの電位の上昇により、PMOSトランジスタSW2がオンする。
【００３１】
PMOSトランジスタSW2がオンすると、ノードＡの電位は低下して、PMOSトランジスタSW2はオフする（時刻ｔ２）。なお、PMOSトランジスタSW1は、そのゲート電位とソース電位が高くなっているので、オフを維持している。
【００３２】
その後、ブート信号BOOTがハイレベルからローレベルに立ち下がると（時刻ｔ３）、PMOSトランジスタSW1,SW2がオフしており、容量１０の両端の電位差は保持されるので、ノードＡの電位は負電位に低下する。
【００３３】
次に、このノードＡの電位の低下により、PMOSトランジスタSW1がオンする。これにより、出力端子１５の基板バイアス電位VBB（出力電位）は負電位に低下する。
【００３４】
PMOSトランジスタSW1がオンすると、ノードＡの電位は上昇して、PMOSトランジスタSW1はオフする（ｔ４）。
【００３５】
そして、ブート信号BOOTの電位に応じて上述の動作を複数回繰り返して、基板バイアス電位VBBは所定の負電位（2|Vthp|−VDD）になる。ただし、各々のPMOSトランジスタSW1,SW2のしきい値をVthpとしている。
【００３６】
つまり、PMOSトランジスタSW2とマルチプレクサ１１，１２（第１の制御回路）は、ブート信号BOOTが立ち下がる毎に、ノードＡの電位を負電位とし、PMOSトランジスタSW1をオンして、ブート信号BOOTが立ち下がる直前の基板バイアス電位VBB（負電位出力）を低下させて出力させる、降圧動作を行い、この降圧動作を複数回繰り返して、基板バイアス電位VBBを所定の負電位とさせるものとして構成されている。
【００３７】
（２）正電位へポンピングする時（正電位出力モード）
切替信号Sを“１”（ハイレベル）に固定して、ブート信号BOOTがローレベルからハイレベルに立ち上がる際にPMOSトランジスタSW1がオンになる様にする。
【００３８】
以下に、図３（ｄ）〜（ｆ）を参照して、この動作をより詳細に説明する。
【００３９】
切替信号Sが“１”の場合、各々のマルチプレクサ１１，１２は入力端子“１”に入力されている信号を選択して出力端子から出力する。つまり、PMOSトランジスタSW1のゲートにはブート信号BOOTの逆相信号BOOTBが入力され、PMOSトランジスタSW2のゲートはノードＡに接続される。
【００４０】
まず、時刻ｔ５の直前では、PMOSトランジスタSW1,SW2はオフしている。ここで、ブート信号BOOTがハイレベルからローレベルに立ち下がると（時刻ｔ５）、容量１０の両端の電位差は保持されるので、ノードＡの電位は負電位になる。すると、PMOSトランジスタSW2のゲート電位とソース電位は負電位となるので、PMOSトランジスタSW2がオンする。
【００４１】
PMOSトランジスタSW2がオンすると、ノードＡの電位は上昇して、PMOSトランジスタSW2はオフする（時刻ｔ６）。なお、PMOSトランジスタSW1は、ゲート電位が高くなっているので、オフを維持している。
【００４２】
その後、ブート信号BOOTがローレベルからハイレベルに立ち上がると（時刻ｔ７）、容量１０の両端の電位差は保持されるので、ノードＡの電位は正電位に上昇する。
【００４３】
一方、PMOSトランジスタSW1は、そのゲート電位がローレベルとなるので、ノードＡの電位の上昇によりオンになる。これにより、出力端子１５の基板バイアス電位VBBは正電位に上昇する。
【００４４】
PMOSトランジスタSW1がオンするとノードＡの電位は低下して、PMOSトランジスタSW1はオフする（時刻ｔ８）。
【００４５】
そして、ブート信号BOOTの電位に応じて上述の動作を複数回繰り返して、基板バイアス電位VBBは所定の正電位になる。
【００４６】
なお、基板バイアス電位VBBは、ＰウェルとＮウェルとの間のダイオードがターンオンする電位まで上昇する。
【００４７】
このことについて説明する。この半導体装置そのものとしては、基板バイアス電位VBBをほぼ（VDD−2|Vthp|）の電位まで上昇させることができる。しかし、前述の様に、基板バイアス電位VBBは論理回路等におけるNMOSトランジスタのバックゲート（Ｐウェル）に供給される。そのため、基板バイアス電位VBBが上昇していくと、所定の電位でＰウェルとＮウェルとの間のダイオードがターンオンしてしまう。よって、基板バイアス電位VBBは上記電位となる。
【００４８】
以上の様に、PMOSトランジスタSW2とマルチプレクサ１１，１２（第１の制御回路）は、ブート信号BOOTが立ち上がる毎に、ノードＡの電位を正電位とし、PMOSトランジスタSW1をオンして、ブート信号BOOTが立ち上がる直前の基板バイアス電位VBB（正電位出力）を上昇させて出力させる、昇圧動作を行い、この昇圧動作を複数回繰り返して、基板バイアス電位VBBを所定の正電位とさせるものとして構成されている。
【００４９】
以上で説明した様に、本実施形態によれば、PMOSトランジスタSW1,SW2がオンする時のブート信号BOOTのエッジ方向を、切替信号Sに応じて切り替えできる様にしたので、ノードＡを負電位にした時にPMOSトランジスタSW1がオンする負電位出力モードと、ノードＡを正電位にした時にPMOSトランジスタSW1がオンする正電位出力モードと、を切り替えできる。これにより、上記半導体装置のみによって、正電位と負電位を任意に切り替えて発生できる。従って、面積と消費電流の増加を抑制できる。
【００５０】
（第２の実施形態）
次に、図４を参照して本発明の第２の実施形態について説明する。本実施形態では、PMOSトランジスタSW1,SW2のバックゲートの電位を切替信号Sにより制御する点が、第１の実施形態と異なる。
【００５１】
図４は、第２の実施形態に係る半導体装置（チャージポンプ回路）の回路図である。
【００５２】
同図に示す様に、PMOSトランジスタSW1,SW2のバックゲートは、マルチプレクサ１３の出力端子に接続されている。マルチプレクサ１３の入力端子“０”にはブート信号BOOTが入力され、入力端子“１”には電源電位VDD（ブート信号BOOTにおけるハイレベルの電位）が入力されている。また、マルチプレクサ１３の制御端子には切替信号Sが入力されている。その他の回路構成は、図２の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００５３】
次に、この半導体装置の動作を説明する。ここでは、第１の実施形態と同様な動作の説明を省略する。
【００５４】
（１）負電位へポンピングする時（負電位出力モード）
第１の実施形態と同様に切替信号Sを“０”とする。すると、PMOSトランジスタSW1,SW2のバックゲートには、マルチプレクサ１３を介してブート信号BOOTが入力される。
【００５５】
前述の様に、PMOSトランジスタSW1がオンする時にはブート信号BOOTはローレベルである。つまり、この時のPMOSトランジスタSW1のバックゲート電位は接地電位である。従って、バックゲート効果による、PMOSトランジスタSW1のしきい値の上昇を避けることができる。
【００５６】
これにより、基板バイアス電位VBBを十分に負電位にポンピングすることができ、第１の実施形態よりも低電位を得ることができる。
【００５７】
一方、PMOSトランジスタSW2がオンする時にはブート信号BOOTはハイレベル（電源電位VDD）である。つまり、この時のPMOSトランジスタSW2のバックゲート電位は第１の実施形態と同様である。
【００５８】
（２）正電位へポンピングする時（正電位出力モード）
第１の実施形態と同様に切替信号Sを“１”とする。すると、PMOSトランジスタSW1,SW2のバックゲートには、マルチプレクサ１３を介して電源電位VDDが入力される。これにより、PMOSトランジスタSW1,SW2のしきい値は上昇するので、ソース・ドレイン間のリーク電流を低減できる。よって、基板バイアス電位VBBの低下を抑制して、その値を安定させることができる。
【００５９】
以上で説明したように、本実施形態によれば、PMOSトランジスタSW1,SW2のバックゲートの電位を切替信号Sにより制御するようにしたので、負電位にポンピングする時には、PMOSトランジスタSW1のしきい値の上昇を避けられる。従って、第１の実施形態よりも低電位の基板バイアス電位VBBを得られる。
【００６０】
また、正電位にポンピングする時には、PMOSトランジスタSW1,SW2のしきい値を上昇させる事ができるので、それらトランジスタのリーク電流を低減できる。従って、基板バイアス電位VBBを安定させることができる。
【００６１】
（第２の実施形態の変形例）
次に、図５を参照して本発明の第２の実施形態の変形例について説明する。本変形例では、PMOSトランジスタSW1,SW2の代わりにNMOSトランジスタSW1N,SW2Nを用いている点が第２の実施形態と異なる。
【００６２】
図５は、第２の実施形態の変形例に係る半導体装置（チャージポンプ回路）の回路図である。
【００６３】
同図に示す様に、この半導体装置はNMOSトランジスタSW1N,SW2Nを備える。また、マルチプレクサ１１の入力端子“０”には基板バイアス電位VBBが入力され、入力端子“１”はノードＡに接続されている。また、マルチプレクサ１２の入力端子“０”はノードＡに接続され、入力端子“１”は接地されている。さらに、マルチプレクサ１３の入力端子“０”には基板バイアス電位VBBが入力され、入力端子“１”は接地されている。
【００６４】
その他の回路構成は、図４の第２の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００６５】
また、動作は第２の実施形態と同様であるため、説明を省略する。
【００６６】
本変形例によっても、第２の実施形態と同様な効果が得られる。
【００６７】
（第３の実施形態）
次に、図６を参照して本発明の第３の実施形態について説明する。本実施形態では、チャージポンプ回路を差動構成としている点が第２の実施形態と異なる。
【００６８】
図６は、第３の実施形態に係る半導体装置（差動型チャージポンプ回路）の回路図である。
【００６９】
同図に示す様に、ブート信号BOOTの逆相信号BOOTBが入力される入力端子１６は、容量２０の一端に接続されている。容量２０の他端は、ノードＡＡにおいて、PMOSトランジスタSW3（第３MOSトランジスタ）のドレインと、PMOSトランジスタSW4（第４MOSトランジスタ）のソースとに接続されている。また、PMOSトランジスタSW3のソースは出力端子１５に接続されている。また、PMOSトランジスタSW4のドレインは接地されている。さらに、PMOSトランジスタSW3,SW4のバックゲートはマルチプレクサ２３の出力端子に接続されている。また、マルチプレクサ２３の入力端子“０”にはブート信号BOOTの逆相信号BOOTBが入力され、入力端子“１”には電源電位VDDが入力されている。
【００７０】
また、PMOSトランジスタSW3のゲートはマルチプレクサ２１の出力端子に接続されている。マルチプレクサ２１の入力端子“０”はノードＡＡに接続され、入力端子“１”にはブート信号BOOTが入力されている。
【００７１】
また、PMOSトランジスタSW4のゲートはマルチプレクサ２２の出力端子に接続されている。マルチプレクサ２２の入力端子“０”は接地され、入力端子“１”はノードＡＡに接続されている。
【００７２】
さらに、マルチプレクサ２１，２２，２３の制御端子には切替信号Sが入力されている。その他の回路構成は、図４の第２の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００７３】
次に、この半導体装置の動作を説明する。ここでは、第２の実施形態と同様な動作の説明を省略する。
【００７４】
まず、切替信号Sが“０”の場合、容量１０及びPMOSトランジスタSW1,SW2から成る回路は前述の第２の実施形態と同様に動作する。即ち、ブート信号BOOTの立ち下りエッジでPMOSトランジスタSW1がオンして負電位を出力する。
【００７５】
一方、容量２０及びPMOSトランジスタSW3,SW4から成る回路は、容量１０及びPMOSトランジスタSW1,SW2から成る回路とは逆のタイミングで動作する。即ち、ブート信号BOOTの立ち上がりエッジでPMOSトランジスタSW3がオンして負電位を出力する。
【００７６】
また、切替信号Sが“１”の場合も、上述の説明と同様に、容量１０及びPMOSトランジスタSW1,SW2から成る回路と、容量２０及びPMOSトランジスタSW3,SW4から成る回路と、が逆のタイミングで動作して正電位を出力する。
【００７７】
以上で説明した様に、本実施形態によれば、チャージポンプ回路を差動構成としたので、負電位出力モードと正電位出力モードの何れにおいてもブート信号BOOTの立ち上がりエッジと立ち下りエッジの両方で基板バイアス電位VBBをポンピングできる。従って、第２の実施形態に係る半導体装置よりも短時間で所定の電位を得られる。
【００７８】
なお、第１の実施形態に係る半導体装置を用いて差動構成としても良い。
【００７９】
（第４の実施形態）
次に、図７を参照して本発明の第４の実施形態について説明する。本実施形態では、基板バイアス電位VBBを所望の電位に制御できるようにしている点が第２の実施形態と異なる。
【００８０】
図７は、第４の実施形態に係る半導体装置（基板バイアス電位制御回路付きチャージポンプ回路）の回路図である。
【００８１】
同図に示す様に、発振回路５０はブート信号BOOTを出力する。また、インバータ５１はブート信号BOOTを入力して、その逆相信号BOOTBを出力する。
【００８２】
制御回路５２（第２の制御回路）は切替信号Sを出力すると共に、リーク回路５７にオン／オフ制御信号を出力する。また、比較電位生成回路５３に制御信号を出力する。
【００８３】
出力端子１５は、リーク回路５７と、レベルシフタ５８の入力端子と、に接続されている。
【００８４】
レベルシフタ５８の出力端子は、マルチプレクサ５４の入力端子“１”と、マルチプレクサ５５の入力端子“０”と、に接続されている。
【００８５】
比較電位生成回路５３の出力端子は、マルチプレクサ５４の入力端子“０”と、マルチプレクサ５５の入力端子“１”と、に接続されている。
【００８６】
マルチプレクサ５４の出力端子はオペアンプ５６（比較回路）の非反転入力端子“＋”に接続され、マルチプレクサ５５の出力端子はオペアンプ５６の反転入力端子“−”に接続されている。オペアンプ５６の出力端子は、制御回路５２と、発振回路５０と、に接続されている。その他の回路構成は、図４の第２の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００８７】
次に、この半導体装置の動作を説明する。ここでは、第２の実施形態と同様な動作の説明を省略する。
【００８８】
前述したように、容量１０及びPMOSトランジスタSW1,SW2から成るチャージポンプ回路は、切替信号Sに応じて正または負の基板バイアス電位VBBを出力する。
【００８９】
レベルシフタ５８は、出力された基板バイアス電位VBBを正方向に所定電圧だけレベルシフトする。これにより、基板バイアス電位VBBが負電位の場合にもレベルシフタ５８は正電位を出力する。
【００９０】
比較電位生成回路５３は、制御回路５２からの制御信号に基づき、所定の大きさの比較参照電位を生成して出力する。
【００９１】
（１）負電位へポンピングする時（負電位出力モード）
切替信号Sが“０”であるため、マルチプレクサ５４，５５により、オペアンプ５６の非反転入力端子“＋”には比較参照電位が入力され、反転入力端子“−”には負の基板バイアス電位VBBをレベルシフトした正電位が入力される。
【００９２】
これにより、オペアンプ５６は基板バイアス電位VBBの絶対値が比較参照電位よりも大きいか否かを判定する。
【００９３】
即ち、負の基板バイアス電位VBBが比較参照電位よりも低電位となった場合、オペアンプ５６の出力信号に基づき発振回路５０は停止する。つまり、出力端子１５への電荷の供給は停止する。
【００９４】
また、この場合、オペアンプ５６の出力信号に基づき、制御回路５２は所定時間経過後にオン／オフ制御信号を出力する。この信号によりリーク回路５７がオンして、出力端子１５の電荷を減らす様に動作し、基板バイアス電位VBBは上昇する（即ち、その絶対値が減少する）。
【００９５】
上述のようにリーク回路５７の動作開始までに遅れを持たせている理由は、発振回路５０が頻繁に動作して消費電流が増加することを防止するためである。
【００９６】
一方、負の基板バイアス電位VBBが比較参照電位よりも高電位となった場合、オペアンプ５６の出力信号に基づき発振回路５０が動作する。つまり、出力端子１５への電荷の供給が始まる。
【００９７】
また、この場合、オペアンプ５６の出力信号に基づき、制御回路５２はオン／オフ制御信号を出力して、リーク回路５７がオフする。これにより、基板バイアス電位VBBは低下する（即ち、その絶対値が増加する）。
【００９８】
（２）正電位へポンピングする時（正電位出力モード）
切替信号Sが“１”なので、マルチプレクサ５４，５５により、オペアンプ５６の非反転入力端子“＋”には正の基板バイアス電位VBBを正方向にレベルシフトした電位が入力され、反転入力端子“−”には比較参照電位が入力される。
【００９９】
これにより、オペアンプ５６は基板バイアス電位VBBの絶対値が比較参照電位よりも大きいか否かを判定する。
【０１００】
正の基板バイアス電位VBBが比較参照電位よりも高電位となった場合、発振回路５０は停止して、所定時間経過後にリーク回路５７がオンする。これにより、基板バイアス電位VBBは低下する（即ち、その絶対値が減少する）。
【０１０１】
一方、正の基板バイアス電位VBBが比較参照電位よりも低電位となった場合、発振回路５０は動作して、リーク回路５７はオフする。これにより、基板バイアス電位VBBは上昇する（即ち、その絶対値が増加する）。
【０１０２】
つまり、制御回路５２は、基板バイアス電位VBBの絶対値が比較参照電位より大きくなると所定時間経過後にリーク回路５７を動作させて、基板バイアス電位VBBの絶対値が比較参照電位より小さくなるとリーク回路５７を停止させる様に機能する。また、発振回路５０は、基板バイアス電位VBBの絶対値が比較参照電位より大きくなると停止して、基板バイアス電位VBBの絶対値が比較参照電位より小さくなると動作する様に機能する。
【０１０３】
以上で説明したように、本実施形態によれば、比較参照電位と基板バイアス電位VBBとを比較して、その比較結果に応じて発振回路５０とリーク回路５７とを制御するようにしたので、基板バイアス電位VBBが変化しても所望の正電位または負電位に調整できる。
【０１０４】
なお、第１または第３の実施形態に係る半導体装置を用いて、基板バイアス電位VBBを制御できるようにしても良い。
【０１０５】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【０１０６】
例えば、第１、第３及び第４の実施形態においても、第２の実施形態の変形例と同様に、PMOSトランジスタSW1,SW2の代わりにNMOSトランジスタを用いても良い。
【図面の簡単な説明】
【０１０７】
【図１】基板バイアス回路を用いたシステムLSIの概略図である。
【図２】本発明の第１の実施形態に係る半導体装置の回路図である。
【図３】本発明の第１の実施形態に係る半導体装置における各点の電位を表す波形図である。
【図４】本発明の第２の実施形態に係る半導体装置の回路図である。
【図５】本発明の第２の実施形態の変形例に係る半導体装置の回路図である。
【図６】本発明の第３の実施形態に係る半導体装置の回路図である。
【図７】本発明の第４の実施形態に係る半導体装置の回路図である。
【符号の説明】
【０１０８】
１０，２０  容量
１１，１２，１３，２１，２２，２３，５４，５５  マルチプレクサ
１４，１６  入力端子
１５  出力端子
５０  発振回路
５１  インバータ
５２  制御回路
５３  比較電位生成回路
５６  オペアンプ
５７  リーク回路
５８  レベルシフタ
SW1,SW2,SW3,SW4  PMOSトランジスタ
SW1N,SW2N  NMOSトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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