(57)【要約】【課題】基体上に形成され密閉空間内に封止された封止対象物を有するデバイスを製造する際に、犠牲層除去のための開口の配置の自由度を高める。【解決手段】基体１１上に形成され密閉空間内に封止された封止対象物を有するデバイスを製造する。基体１１上に形成された封止対象物を覆うように第１の犠牲層１０２を形成する。第１の犠牲層１０２上に、複数の第１の開口５１ａを有する第１の板状部５１を形成する。第１の板状部５１を覆うように第２の犠牲層１０３形成する。第２の犠牲層１０３上に、複数の第１の開口５１ａからずれた位置に複数の第２の開口５２ａを有する第２の板状部５２を形成する。第１及び第２の開口５１ａ，５２ａを通じて第１の犠牲層１０２を除去するとともに、第２の開口５２ａを通じて第２の犠牲層１０３を除去する。その後、複数の第２の開口５２ａを封止する。【選択図】図１１
2010012534.tif 000002
【特許請求の範囲】
【請求項１】
基体上に形成され密閉空間内に封止された封止対象物を有するデバイスを製造するデバイスの製造方法であって、
前記基体上に形成された前記封止対象物を覆うように第１の犠牲層を形成する段階と、
前記第１の犠牲層上に、複数の第１の開口を有する第１の板状部を形成する段階と、
前記第１の板状部を覆うように第２の犠牲層を形成する段階と、
前記第２の犠牲層上に、前記複数の第１の開口からずれた位置に複数の第２の開口を有する第２の板状部を形成する段階と、
前記第１及び第２の開口を通じて前記第１の犠牲層を除去するとともに前記第２の開口を通じて第２の犠牲層を除去する段階と、
前記複数の第２の開口を封止する段階と、
を備えたことを特徴とするデバイスの製造方法。
【請求項２】
前記複数の第２の開口を封止する前記段階は、前記第１の板状部と前記第２の板状部との間を前記複数の第２の開口の付近で連結する連結部を形成することによって、行われることを特徴とする請求項１記載のデバイスの製造方法。
【請求項３】
前記複数の第２の開口を封止する前記段階は、スパッタリング法又は真空蒸着法を用いて行うことを特徴とする請求項１又は２記載のデバイスの製造方法。
【請求項４】
前記封止対象物がＭＥＭＳ素子であることを特徴とする請求項１乃至３のいずれかに記載のデバイスの製造方法。
【請求項５】
基体上に形成された封止対象物と、
前記封止対象物を密閉空間内に封止する封止部と、
を備え、
前記封止部は、前記封止対象物に対して前記基体とは反対側に配置され互いに間隔をあけて重なるように配置された第１及び第２の板状部を有し、
前記第１及び第２の板状部のうちの前記封止対象物に近い側に配置された板状部には、複数の開口が形成され、
前記第１の板状部と前記第２との間が、前記複数の開口からずれた複数の位置において連結部によって連結された、
ことを特徴とするデバイス。
【請求項６】
前記封止対象物がＭＥＭＳ素子であることを特徴とする請求項６記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基体上に形成され密閉空間内に封止されたＭＥＭＳ（Micro-Electro-Mechanical System）素子やその他の素子などの封止対象物を有するデバイス、及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、種々の分野においてＭＥＭＳ素子が着目され、その開発が進められている。そして、下記特許文献１には、外部環境からの影響を防ぐために、ＭＥＭＳ素子を密閉空間内に封止するＭＥＭＳ素子の製造方法が開示されている。
【０００３】
特許文献１に開示されたＭＥＭＳ素子の製造方法は、基板上に形成されたＭＥＭＳ素子を覆うように犠牲層を形成する工程と、前記犠牲層上にオーバーコート膜を形成し、該オーバーコート膜に前記犠牲層へ通じる開口部を形成する工程と、前記開口部を通じて前記犠牲層を除去する工程と、前記オーバーコート膜と同じ膜により前記開口部を封止する工程とを有している。
【特許文献１】特開２００７−２５３２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、基体上に形成され密閉空間内に封止された封止対象物を有するデバイスを製造するに際し、犠牲層除去のための開口の配置の自由度を高めることができるデバイスの製造方法を提供することを目的とする。また、本発明は、このような製造方法を採用するのに適したデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記課題を解決するため、本発明の第１の態様によるデバイスの製造方法は、基体上に形成され密閉空間内に封止された封止対象物を有するデバイスを製造するデバイスの製造方法であって、前記基体上に形成された前記封止対象物を覆うように第１の犠牲層を形成する段階と、前記第１の犠牲層上に、複数の第１の開口を有する第１の板状部を形成する段階と、前記第１の板状部を覆うように第２の犠牲層を形成する段階と、前記第２の犠牲層上に、前記複数の第１の開口からずれた位置に複数の第２の開口を有する第２の板状部を形成する段階と、前記第１及び第２の開口を通じて前記第１の犠牲層を除去するとともに前記第２の開口を通じて第２の犠牲層を除去する段階と、前記複数の第２の開口を封止する段階と、を備えたものである。
【０００６】
本発明の第２の態様によるデバイスは、基体上に形成された封止対象物と、前記封止対象物を密閉空間内に封止する封止部と、を備え、前記封止部は、前記封止対象物に対して前記基体とは反対側に配置され互いに間隔をあけて重なるように配置された第１及び第２の板状部を有し、前記第１及び第２の板状部のうちの前記封止対象物に近い側に配置された板状部には、複数の開口が形成され、前記第１の板状部と前記第２の板状部との間が、前記複数の開口からずれた複数の位置において連結部によって連結されたものである。
【発明の効果】
【０００７】
本発明によれば、基体上に形成され密閉空間内に封止された封止対象物を有するデバイスを製造するに際し、犠牲層除去のための開口の配置の自由度を高めることができるデバイスの製造方法を提供することができる。また、本発明によれば、このような製造方法を採用するのに適したデバイスを提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明によるデバイス及びその製造方法について、図面を参照して説明する。
【０００９】
図１は、本発明の一実施の形態によるデバイス１を模式的に示す概略平面図である。理解を容易にするため、図１において、側壁部４１にはハッチングを付し、本来破線（隠れ線）で示すべき可動電極２２、板ばね部２３、脚部２５及び連結部５３ａを実線で示している。図２は、図１中のＡ−Ａ’線に沿った概略断面図である。なお、可動電極２２の開口２２ａ、第１の板状部５１の開口５１ａ及び連結部５３ａは図１中のＡ−Ａ’線上に位置していないが、理解を容易にするため、図２ではそれらが図１中のＡ−Ａ’線上に位置しているものとして示している。
【００１０】
説明の便宜上、図１及び図２に示すように、互いに直交するＸ軸、Ｙ軸及びＺ軸を定義する。デバイス１の基板１１の面がＸＹ平面と平行となっている。Ｚ軸方向の＋側を上側、Ｚ軸方向の−側を下側という場合がある。なお、以下に説明する材料等は例示であり、その材料等に限定されるものでない。
【００１１】
本実施の形態によるデバイス１は、基体としてのシリコン基板等の基板１１上に形成された封止対象物としてのＭＥＭＳ素子１２と、ＭＥＭＳ素子１２を密閉空間Ｓ内に封止する封止部１３とを備えている。本実施の形態では、基板１１以外の後述する各構成要素は、薄膜で構成されている。
【００１２】
本実施の形態では、ＭＥＭＳ素子１２は、平行平板型可変キャパシタとして構成され、ＳｉＯ２膜（シリコン酸化膜）３１を介して基板１１上に形成された固定電極２１と、固定電極２１と対向するようにその上方に間隔をあけて配置された可動電極２２と、有している。
【００１３】
可動電極２２は、Ｚ軸方向から見た平面視で矩形の板状に構成され、４本の帯状の板ばね部２３によって支持されている。各板ばね部２３の一端が可動電極２２に接続されている。各板ばね部２３の他端は、基板１１上に形成されたＡｌ膜からなる配線パターン２４（図１では省略）を介して基板１１から立ち上がる立ち上がり部を持つ脚部（アンカー部）２５によって、基板１１に固定されている。配線パターン２４は、基板１１に形成された絶縁膜をなす下側のＳｉＯ２膜３１と保護膜をなす上側のＳｉＮ膜（シリコン窒化膜）３２との間に、形成されている。固定電極２１も、Ａｌ膜で構成され、膜３１，３２間に形成されている。図面には示していないが、固定電極２１のための配線パターン（図示せず）は、固定電極２１から連続したＡｌ膜からなり、膜３１，３２間に形成されている。可動電極２２、板ばね部２３及び脚部２５は、一体に連続したＡｌ膜で構成されている。したがって、可動電極２２が板ばね部２３及び脚部２５を介して配線パターン２４に電気的に接続されている。なお、図面には示していないが、可動電極２２のための配線パターン２４及び固定電極２１のための配線パターンは、封止部１３外に導出されて所定の配線がなされる。
【００１４】
なお、可動電極２２には、製造時に可動電極２２の下側に形成された犠牲層１０１（後述する図６等参照）の除去を促進するための開口２２ａが複数形成されている。もっとも、この開口２２ａは必ずしも必要ではない。
【００１５】
本実施の形態では、固定電極２１及び可動電極２２は、板ばね部２３のバネ力に抗した静電力を発生させて両電極２１，２２間の間隔を調整するための駆動電極、及び、出力として用いるべき容量を形成するための容量電極として、兼用されている。両電極間に駆動電圧成分を印加せずに、両電極２１，２２間に静電力が発生していない場合には、板ばね部２３のバネ力によって、図２に示す状態に復帰する。両電極間に駆動電圧成分を印加して、両電極２１，２２間に静電力を発生させると、可動電極２２が下方へ移動して両電極２１，２２間の間隔が狭まり、板ばね部２３のバネ力と両電極２１，２２間の静電力とが釣り合った位置で停止し、両電極間の容量が変化する。
【００１６】
本実施の形態では、封止部１３は、ＭＥＭＳ素子１２をＺ軸方向から見た平面視でロ字状に取り囲むように基板１１上に立設された側壁部４１と、側壁部４１によりその周囲が支持されてＭＥＭＳ素子１２の上側（ＭＥＭＳ素子１２に対して基板１１とは反対側）に配置された屋根部４２とから構成されている。側壁部４１は、Ａｌ膜からなる下側部分４１ａと、ＳｉＮ膜からなる上側部分４１ｂとから構成されている。
【００１７】
屋根部４２は、２重構造を持ち、互いにＺ軸方向に間隔をあけて重なるように配置された第１の板状部５１及び第２の板状部５２を有している。第１の板状部５１は相対的にＭＥＭＳ素子１２に近い側（下側）に配置され、第２の板状部５２は相対的にＭＥＭＳ素子１２から遠い側（上側）に配置されている。第１及び第２の板状部５１，５２は、側壁部４１が囲んでいる矩形領域をちょうど覆うように、Ｚ軸方向から見た平面視で矩形形状を有している。第１及び第２の板状部５１，５２は、ＳｉＮ膜で構成されている。
【００１８】
ＭＥＭＳ素子１２に近い側の第１の板状部５１には、複数の開口（第１の開口）５１ａが形成されている。第１の板状部５１と第２の板状部５２との間は、第１の板状部５１の複数の開口５１ａからずれた複数の位置（すなわち、複数の開口５１ａとＺ軸方向に対向していない複数の位置）において連結部５３ａによって連結されている。本実施の形態では、連結部５３ａは、主に第２の板状部５２上に形成されたＳｉＯ２膜５３が第２の板状部５２に予め形成されていた開口（第２の開口）５２ａ内に侵入して更に第１の板状部５１に到達することによって、形成されている。
【００１９】
本実施の形態によるデバイス１では、封止部１３によってＭＥＭＳ素子１２が密閉空間Ｓ内に封止されているので、外部環境からの影響（例えば、大気中の水分、埃等の影響）を防止することができる。
【００２０】
そして、本実施の形態によるデバイス１は、封止部１３の屋根部４２が第１及び第２の板状部５１，５２等を有しているなどの前述した構造を有しているので、以下に説明する製造方法によって製造することができる。
【００２１】
次に、本発明の一実施の形態によるデバイス製造方法として、前述した図１及び図２に示すデバイス１の製造方法の一例について、図３乃至図１２を参照して説明する。図３乃至図１２は、この製造方法の各工程をそれぞれ模式的に示す概略断面図であり、図２に対応している。
【００２２】
まず、シリコン基板１１の上面に熱酸化によってＳｉＯ２膜３１を成膜し、その上にＡｌ膜をスパッタリング法等によりデポした後に、フォトリソエッチング法により、そのＡｌ膜を固定電極２１、配線パターン２４及びその他の配線パターンの形状にパターニングする（図３）。
【００２３】
次いで、図３に示す状態の基板の上に、ＳｉＮ膜をプラズマＣＶＤ法などによりデポジションし、所定のフォトリソエッチング工程を施して、そのＳｉＮ膜を前記ＳｉＮ膜３２の形状にパターニングする（図４）。その後、犠牲層としてのフォトレジスト１０１をコーティングし、このフォトレジスト１０１に所定のフォトリソエッチング工程を施す（図５）。
【００２４】
その後、図５に示す状態の基板の上に、Ａｌ膜をスパッタリング法などによりデポジションし、所定のフォトリソエッチング工程を施して、そのＡｌ膜を可動電極２２、板ばね部２３、脚部２５、及び、側壁部４１の下側部分４１ａの形状にパターニングする（図６）。このとき、可動電極２２には、犠牲層１０１の除去を促進するための開口２２ａを形成しておく。
【００２５】
次に、図６に示す状態の基板の上に、ＳｉＮ膜をプラズマＣＶＤ法などによりデポジションし、所定のフォトリソエッチング工程を施して、そのＳｉＮ膜を側壁部４１の上側部分４１ｂの形状にパターニングする（図７）。
【００２６】
引き続いて、図７に示す状態の基板の上に、第１の犠牲層としてのフォトレジスト１０２をコーティングし、このフォトレジスト１０２に所定のフォトリソエッチング工程を施して側壁部４１の上側部分４１ｂの上面を露出させる（図８）。
【００２７】
その後、図８に示す状態の基板の上に、ＳｉＮ膜をプラズマＣＶＤ法などによりデポジションし、所定のフォトリソエッチング工程を施して、そのＳｉＮ膜を第１の板状部５１の形状にパターニングする（図９）。このとき、第１の板状部５１には、犠牲層１０１，１０２を除去するための複数の開口５１ａを形成しておく。第１の板状部５１の複数の開口５１ａは、可動電極２２の複数の開口２２ａとＺ軸方向に対向する位置に形成してもよいし、他の位置に形成してもよい。
【００２８】
次に、図９に示す状態の基板の上に、第２の犠牲層としてのフォトレジスト１０３をコーティングし、このフォトレジスト１０３に所定のフォトリソエッチング工程を施して、第１の板状部５１における側壁部４１上の領域を露出させる（図１０）。
【００２９】
その後、図１０に示す状態の基板の上に、ＳｉＮ膜をプラズマＣＶＤ法などによりデポジションし、所定のフォトリソエッチング工程を施して、そのＳｉＮ膜を第２の板状部５２の形状にパターニングする（図１１）。このとき、第２の板状部５２には、第１の板状部５１の複数の開口５１ａからずれた位置において、犠牲層１０１〜１０３を除去するための複数の開口５２ａを形成しておく。
【００３０】
引き続いて、酸素プラズマでアッシングすることで、第１の板状部５１の開口５１ａ及び第２の板状部５２の開口５２ａを通じて犠牲層としてのフォトレジスト１０１，１０２を除去するとともに、第２の板状部５２の開口５２ａを通じて犠牲層としてのフォトレジスト１０３を除去する（図１２）。ここで、酸素プラズマによる除去方法として、表面波プラズマを使用すると、プラズマ密度を大きくし、フォトレジストのエッチングレートを大きくすることが可能であるため、好ましい。
【００３１】
最後に、図１２に示す状態の基板の上に、ＳｉＯ２膜５３をスパッタリング法又は真空蒸着法等により成膜して、第２の板状部５２の開口５２ａを封止する（図２）。本実施の形態では、成膜したＳｉＯ２膜５３の一部が第２の板状部５２に予め形成されていた開口５２ａ内に侵入して更に第１の板状部５１に到達することによって、第１の板状部５１と第２の板状部５２との間を連結する連結部５３ａが形成され、これにより、開口５２ａが封止されている。もっとも、必ずしも開口５２ａを完全に埋め込む必要はなく、例えば、前記特許文献１（特開２００７−２５３２６５号公報）の図３に開示されているような手法で開口５２ａを封止してもよい。
【００３２】
この工程において、ＳｉＯ２膜５３の膜厚及びスパッタリング又は真空蒸着の際のガス圧は、大気解放後の屋根部４２の耐圧強度等を考慮し、適当に選択する。この工程において、第１の板状部５１の開口５１ａと第２の板状部５２の開口５２ａとがＺ軸方向に対向しておらずにＸＹ平面方向にずれていることによって、第１の板状部５１の開口５１ａからＭＥＭＳ素子１２へのＳｉＯ２膜５３の回り込みによる付着を防ぎつつ完全に気密封止することが可能となる。ＭＥＭＳ素子１２へのＳｉＯ２膜５３の回り込みによる付着をより完全に防ぐためには、ＳｉＯ２膜５３の成膜は、異方性の高いスパッタリング又は真空蒸着によって行うことが好ましい。
【００３３】
この開口５２ａの封止によって、図１及び図２に示すデバイス１が完成する。なお、デバイス１と同じ基板１１に搭載される他のデバイスや回路の状況によっては、必要に応じて、フォトリソエッチング法によりＳｉＯ２膜５３をパターニングして、開口５２ａの付近以外の箇所に付着したＳｉＯ２膜５３を除去してもよい。
【００３４】
なお、図面には示していないが、図示した側壁部４１の他に屋根部４２を支持する構造として、デバイス構造に影響を与えずに屋根部４２を支持する支柱をいくつか、側壁部４１と同時に形成し、屋根部４２の耐圧強度を上げると、より望ましい。図示していないが、その支柱は側壁部４１と全く同じプロセスにより同時に形成可能である。
【００３５】
本実施の形態によれば、ＭＥＭＳ素子１２の上方において、互いに間隔をあけて第１の板状部５１及び第２の板状部５２を形成し、第１の板状部５１の開口５１ａと第２の板状部５２の開口５２ａとをずらしておくので、開口５１ａ，５１ｂをＭＥＭＳ素子１２の上方に配置することも可能となる。したがって、本実施の形態によれば、犠牲層除去のための開口の配置が、ＭＥＭＳ素子１２が存在しない基板領域と対向する領域に限定されてしまうような場合に比べて、犠牲層除去のための開口５１ａ，５１ｂの配置の自由度が飛躍的に高まる。このため、本実施の形態によれば、開口５１ａ，５１ｂの数や位置を、封止対象物であるＭＥＭＳ素子１２の大きさや種類などに応じて、最適に選定することができる。これにより、犠牲層除去の速度を高めたり、デバイスの信頼性を向上させたり、製造コストを低減させたりすることができる。例えば、たとえ同一基板上にさまざまな大きさのデバイスを製作したとしても、その大きさに応じて開口５１ａ，５１ｂの数や位置を調整することにより、犠牲層除去の時間を最適化することが可能となり、デバイス信頼性を向上させることが可能である。
【００３６】
なお、本実施の形態とは異なり、犠牲層除去のための開口の配置が、ＭＥＭＳ素子１２が存在しない基板領域と対向する領域に限定されてしまうとすれば、以下に例示するような不都合が生ずる。これに対し、本実施の形態では、犠牲層除去のための開口５１ａ，５１ｂの配置の自由度が飛躍的に高まるので、そのような不都合を低減することができる。
【００３７】
一般に、犠牲層にレジストなどの有機材料を用いた場合は、ドライプロセスにより酸素プラズマ等で犠牲層の除去が可能なため、ＭＥＭＳ素子の貼り付き（いわゆるスティッキング）などが起きにくなり、そのメリットは大きい。ところが、ドライプロセスの場合、エッチングレートを高くしづらいため、エッチャントガスプラズマの導入を促進するため、通常は、デバイス上部に開口を多く設けて全体のレートを大きくする必要がある。しかし、犠牲層除去のための開口の配置が、ＭＥＭＳ素子が存在しない基板領域と対向する領域に限定されてしまうとすれば、犠牲層除去用の開口をデバイスの全体に渡ってその上方に均等に複数設けるようなことは全く不可能である。したがって、この場合に、比較的大きい面積を有するデバイスの犠牲層を除去しようとすると、犠牲層除去速度がデバイスの面積によりまちまちなったりして信頼性が低下し、さらにはエッチング時間も相当かかるために製造コストが大きくなる。また、デバイスの大きさによらず、犠牲層除去のための開口を１箇所しか設けない場合、エッチングの終点はデバイスの大きさに依存してしまう。したがって、同一基板上に複数のデバイスを搭載し、各デバイスをそれぞれ封止するような場合、エッチング終点は最も面積の大きいデバイスに律速され、それより小さいデバイスは、犠牲層除去後に長い時間プラズマに晒されることになり、製造信頼性に問題が生じる。なお、犠牲層除去をウエットプロセスによって行う場合（エッチャントが酸、アルカリ等のウエットエッチング方法を採用する場合）は、犠牲層除去のための開口が１箇所の場合でも、前述したようなエッチングレートの問題は生じにくい。しかし、前述したようなエッチングレートの問題は、程度の差こそあれ、犠牲層除去をウエットプロセスによって行う場合も、同様である。のみならず、犠牲層除去をウエットプロセスによって行う場合、下地回路等への影響のない犠牲層及びエッチャントの採用が必要であり、また、前述したスティッキングなどの信頼性低下問題等により、ドライプロセスの場合に比べて不利な点も多い。
【００３８】
以上、本発明の実施の形態について説明したが、本発明は前述した実施の形態に限定されるものではない。
【００３９】
例えば、封止対象物であるＭＥＭＳ素子１２は、平行平板型可変キャパシタに限定されるものではなく、例えば、高周波スイッチや高周波インダクタなどの高周波ＭＥＭＳ素子でもよいし、高周波ＭＥＭＳ素子に限らず、各種光学素子、各種センサであってもよい。また、封止対象物は、ＭＥＭＳに限定されるものではなく、電気駆動されない光駆動による素子や、その他の素子などでもよい。また、封止対象物は、可動部を有する素子に限定されるものではなく、可動部を有していなくてもよい。可動部を有していなくても、外部環境から保護するために、封止することが要請される場合がある。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態によるデバイスを模式的に示す概略平面図である。
【図２】図２は、図１中のＡ−Ａ’線に沿った概略断面図である。
【図３】図１及び図２に示すデバイスの製造方法の一工程を模式的に示す概略断面図である。
【図４】図３に引き続く工程を模式的に示す概略断面図である。
【図５】図４に引き続く工程を模式的に示す概略断面図である。
【図６】図５に引き続く工程を模式的に示す概略断面図である。
【図７】図６に引き続く工程を模式的に示す概略断面図である。
【図８】図７に引き続く工程を模式的に示す概略断面図である。
【図９】図８に引き続く工程を模式的に示す概略断面図である。
【図１０】図９に引き続く工程を模式的に示す概略断面図である。
【図１１】図１０に引き続く工程を模式的に示す概略断面図である。
【図１２】図１１に引き続く工程を模式的に示す概略断面図である。
【符号の説明】
【００４１】
１  デバイス
１１  基板
１２  ＭＥＭＳ素子
１３  封止部
５１  第１の板状部
５２  第２の板状部
５１ａ  第１の開口
５２ａ  第２の開口
５３ａ  連結部
１０２  第１の犠牲層
１０３  第２の犠牲層
Ｓ  密閉空間
【図１】
2010012534.tif 000003
【図２】
2010012534.tif 000004
【図３】
2010012534.tif 000005
【図４】
2010012534.tif 000006
【図５】
2010012534.tif 000007
【図６】
2010012534.tif 000008
【図７】
2010012534.tif 000009
【図８】
2010012534.tif 000010
【図９】
2010012534.tif 000011
【図１０】
2010012534.tif 000012
【図１１】
2010012534.tif 000013
【図１２】
2010012534.tif 000014