(57)【要約】【課題】異なる電源電圧で使用されることが考えられる半導体装置において、好適な出力回路を有する半導体装置を提供する。【解決手段】少なくとも出力端子の機能を有する信号端子と、電源端子と、電源端子から電源電圧が供給され内部出力信号を受けて信号端子を駆動する第一及び第二の出力バッファ回路を備えた出力回路と、電源電圧を判定し出力回路の動作を制御する電源電圧判定回路と、を備え、電源電圧判定回路が、第１の電位にあると判定したときには、第１の出力バッファ回路を活性化させると共に、第２の出力バッファ回路を非活性化させ、第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させる。【選択図】図１
2010154020.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも出力端子の機能を有する信号端子と、
電源端子と、
前記電源端子からそれぞれ電源電圧が供給され、それぞれ内部出力信号を受けて前記信号端子を駆動する第１及び第２の出力バッファ回路を備える出力回路と、
前記電源電圧の電位レベルを判定し判定結果に基づいて前記出力回路の動作を制御する電源電圧判定回路と、を備え、
前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには、前記第１の出力バッファ回路を活性化させると共に、前記第２の出力バッファ回路を非活性化させ、前記電源電圧が第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させる
ことを特徴とする半導体装置。
【請求項２】
前記出力回路が、内部出力信号の電圧レベルを前記電源電圧の電圧レベルに変換するレベルシフト回路をさらに含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１、第２の出力バッファ回路は、それぞれ
複数のＰチャンネル出力バッファと複数のＮチャンネル出力バッファとを備えており、
前記内部出力信号は、前記複数のＰチャンネル出力バッファのオンオフを制御する第１の内部出力信号と、前記複数のＮチャンネル出力バッファのオンオフを制御する第２の内部出力信号と、を含むことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１、第２の出力バッファ回路がそれぞれ備える複数のＰチャンネル出力バッファとＮチャンネル出力バッファは、ドライバ強度信号により、同時に導通するＰチャンネル出力バッファ又はＮチャンネル出力バッファの数が制御されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記電源電圧判定回路が、前記電源電圧を基準電圧と比較し、前記電源電圧の電位を判定する電圧比較回路を備えていることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
前記電源電圧判定回路が、あらかじめ不揮発性記憶回路に記憶されているデータによって前記電源電圧を判定することを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項７】
前記信号端子が入出力端子であって、
前記入出力端子に接続された第１及び第２の入力バッファ回路をさらに備え、
前記電源電圧判定回路が、前記電源電圧が前記第１の電位にあると判定したときには、前記第１の入力バッファ回路を活性化させると共に、前記第２の入力バッファ回路を非活性化させ、
前記電源電圧判定回路が、前記電源電圧が前記第２の電位にあると判定したときには、前記第２の入力バッファ回路を活性化させると共に、前記第１の入力バッフア回路を非活性化させる
ことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
入力端子と、
前記入力端子に接続された第３及び第４の入力バッファ回路をさらに備え、
前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには、前記第３の入力バッファ回路を活性化させると共に、前記第４の入力バッファ回路を非活性化させ、
前記電源電圧判定回路が、前記電源電圧が第２の電位にあると判定したときには、前記第４の入力バッファ回路を活性化させると共に、前記第３の入力バッファ回路を非活性化させる
ことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
複数の入出力端子と、
複数の入力端子と、
電源端子と、
それぞれ前記複数の入出力端子に対応して設けられ、前記電源端子から電源電圧が供給され、内部出力信号を受けて前記対応する入出力端子を駆動する第１及び第２の出力バッファ回路を備えた複数の出力回路と、
それぞれ前記複数の入出力端子に対応して設けられ、前記対応する入出力端子に接続された第１及び第２の入力バッファ回路を備えた複数の第１の入力回路と、
それぞれ前記複数の入力端子に対応して設けられ、前記対応する入力端子に接続された第３及び第４の入力バッファ回路を備えた複数の第２の入力回路と、
前記電源電圧を判定し判定結果に基づいて前記出力回路の動作を制御する電源電圧判定回路と、
を備え、
前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには、前記複数の第１の出力バッファ回路と、前記複数の第１及び第３の入力バッファ回路と、を活性化させると共に、前記第２の出力バッファ回路と、前記複数の第２及び第４の入力バッファ回路と、を非活性化させ、
前記電源電圧判定回路が、前記電源電圧が第２の電位にあると判定したときには、前記複数の第１及び第２の出力バッファ回路と、前記複数の第２及び第４の入力バッファ回路と、を活性化させると共に、前記複数の第１及び第３の入力バッファ回路と、を非活性化させる
ことを特徴とする半導体装置。
【請求項１０】
それぞれ内部出力信号を受けて動作する出力バッファ回路であって出力ノードが共通接続された第１及び第２の出力バッファ回路と、
電源電圧を判定し判定結果に基づいて、前記第１、第２の出力バッファ回路の動作を制御する電源電圧判定回路と、
を備え、
前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには、前記第１の出力バッファ回路を活性化させると共に、前記第２の出力バッファ回路を非活性化させ、
前記電源電圧判定回路が、前記電源電圧が第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させることを特徴とする出力回路。
【請求項１１】
内部出力信号の電圧レベルを前記電源電圧の電圧レベルに変換するレベルシフト回路をさらに含むことを特徴とする請求項１０記載の出力回路。
【請求項１２】
前記第１、第２の出力バッファ回路は、それぞれ
複数のＰチャンネル出力バッファと複数のＮチャンネル出力バッファとを備えており、
前記内部出力信号は、前記第１、第２の出力回路の複数のＰチャンネル出力バッファのオンオフを制御する第１の内部出力信号と、前記第１、第２の出力バッファ回路の複数のＰチャンネル出力バッファのオンオフを制御する第２の内部出力信号と、を備えていることを特徴とする請求項１０又は１１記載の出力回路。
【請求項１３】
前記第１、第２の出力回路が備える複数のＰチャンネル出力バッファとＮチャンネル主出力バッファは、ドライバ強度信号により、同時に導通するＰチャンネル出力バッファ又はＮチャンネル出力バッファの数が制御されていることを特徴とする請求項１２記載の出力回路。
【請求項１４】
前記電源電圧判定回路が、電源電圧を基準電圧と比較し、電源電圧の電位を判定する電圧比較回路を備えていることを特徴とする請求項１０乃至１３いずれか１項記載の出力回路。
【請求項１５】
前記電源電圧判定回路が、あらかじめ不揮発性記憶回路に記憶されているデータによって電源電圧を判定することを特徴とする請求項１０乃至１３いずれか１項記載の出力回路。
【請求項１６】
複数の異なった電源電圧が供給されることが考えられる半導体装置における入出力バッファ回路の制御方法であって、
前記半導体装置は、共通の内部出力信号を受けて動作し、出力ノードが共通の入出力端子に接続された第１、第２の出力バッファ回路と、
入力ノードが前記入出力端子に接続された第１、第２の入力バッファ回路と、を備え、
前記電源電圧に第１の電源電圧が供給されるときには、前記第１の出力バッファ回路及び前記第１の入力バッファ回路を活性化させると共に、前記第２の出力バッファ回路及び前記第２の入力バッファ回路を非活性化させ、
前記電源電圧に第２の電源電圧が供給されるときには、前記第１及び第２の出力バッファ回路及び前記第２の入力バッファ回路を活性化させると共に、前記第１の入力バッファ回路を非活性化させる
ことを特徴とする半導体装置における入出力バッファ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、出力回路、及び半導体装置における入出力バッファ回路の制御方法に関する。特に、異なる電源電圧で使用することが考えられる出力回路を備えた半導体装置、出力回路、及び異なる電源電圧で使用することが考えられる半導体装置における入出力バッファ回路の制御方法に関する。
【背景技術】
【０００２】
従来の出力バッファ回路を備えた半導体装置が特許文献１に記載されている。この半導体装置は、複数並列に接続された出力バッファ回路を備え、ユーザーが外部に接続される周辺回路に合わせて出力ドライバのドライブ能力を可変させることができることが記載されている。
【特許文献１】特開平５−５５８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以下の分析は本発明において与えられる。最近の半導体製品において、ほとんど同一機能を有し、使用する電源電圧だけが異なる半導体製品がある。例えば、近年のＤＲＡＭでは低電圧化が進んでいるが、電源電圧が異なると、出力バッファ回路の駆動能力や入力バッファ回路の入力スレッシュホールドレベルを変えて設計を行わなければならないため、従来、別製品として開発されていた。従って、電源電圧毎に別製品として開発しなければならず、製品の開発コストや、量産されてからの在庫の管理コスト等が嵩んでいた。
【課題を解決するための手段】
【０００４】
本発明の１つの側面による半導体装置は、少なくとも出力端子の機能を有する信号端子と、電源端子と、前記電源端子からそれぞれ電源電圧が供給され、それぞれ内部出力信号を受けて前記信号端子を駆動する第１及び第２の出力バッファ回路を備える出力回路と、前記電源電圧の電位レベルを判定し判定結果に基づいて前記出力回路の動作を制御する電源電圧判定回路と、を備え、前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには前記第１の出力バッファ回路を活性化させると共に前記第２の出力バッファ回路を非活性化させ、前記電源電圧が第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させる。
【０００５】
また、本発明の他の側面による半導体装置は、複数の入出力端子と、複数の入力端子と、電源端子と、それぞれ前記複数の入出力端子に対応して設けられ、出力信号が前記対応する入出力端子に接続され、前記電源端子から電源電圧が供給され、内部出力信号を受けて前記対応する入出力端子を駆動する第１及び第２の出力バッファ回路を備えた複数の出力回路と、それぞれ前記複数の入出力端子に対応して設けられ、前記対応する入出力端子に接続された第１及び第２の入力バッファ回路を備えた複数の第１の入力回路と、それぞれ前記複数の入力端子に対応して設けられ、前記対応する入力端子に接続された第３及び第４の入力バッファ回路を備えた複数の第２の入力回路と、前記電源電圧を判定し判定結果に基づいて前記出力回路の動作を制御する電源電圧判定回路と、を備え、前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには、前記複数の第１の出力バッファ回路と、前記複数の第１及び第３の入力バッファ回路と、を活性化させると共に、前記第２の出力バッファ回路と、前記複数の第２及び第４の入力バッファ回路と、を非活性化させ、前記電源電圧判定回路が、前記電源電圧が第２の電位にあると判定したときには、前記複数の第１及び第２の出力バッファ回路と、前記複数の第２及び第４の入力バッファ回路と、を活性化させると共に、前記複数の第１及び第３の入力バッファ回路と、を非活性化させる。
【０００６】
本発明のさらに他の側面による出力回路は、それぞれ内部出力信号を受けて動作する出力バッファ回路であって出力ノードが共通接続された第１及び第２の出力バッファ回路と、電源電圧を判定し判定結果に基づいて、前記第１、第２の出力バッファ回路の動作を制御する電源電圧判定回路と、を備え、前記電源電圧判定回路が、前記電源電圧が第１の電位にあると判定したときには、前記第１の出力バッファ回路を活性化させると共に、前記第２の出力バッファ回路を非活性化させ、前記電源電圧判定回路が、前記電源電圧が第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させる。
【０００７】
本発明のさらに別の側面による半導体装置における入出力バッファ回路の制御方法は、複数の異なった電源電圧が供給されることが考えられる半導体装置における入出力バッファ回路の制御方法であって、前記半導体装置は、共通の内部出力信号を受けて動作し、出力ノードが共通の入出力端子に接続された第１、第２の出力バッファ回路と、入力ノードが前記入出力端子に接続された第１、第２の入力バッファ回路と、を備え、前記電源電圧に第１の電源電圧が供給されるときには、前記第１の出力バッファ回路及び前記第１の入力バッファ回路を活性化させると共に、前記第２の出力バッファ回路及び前記第２の入力バッファ回路を非活性化させ、前記電源電圧に第２の電源電圧が供給されるときには、前記第１及び第２の出力バッファ回路及び前記第２の入力バッファ回路を活性化させると共に、前記第１の入力バッファ回路を非活性化させる。
【発明の効果】
【０００８】
本発明によれば、使用する電源電圧によって、出力バッファ等の駆動能力の異なる半導体装置が回路面積をほとんど増大させることなく、容易に得られる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１０】
本発明の一実施形態の半導体装置は、例えば図１、図６に示すように、少なくとも出力端子の機能を有する信号端子Ｓ１と、電源端子ＶＤＤと、電源端子ＶＤＤからそれぞれ電源電圧が供給され、それぞれ内部出力信号（ＴＩ、ＢＩ）を受けて信号端子Ｓ１を駆動する第１及び第２の出力バッファ回路（３、４）を備える出力回路１と、電源電圧の電位レベルを判定し判定結果に基づいて出力回路１の動作を制御する電源電圧判定回路（２、２２）と、を備え、電源電圧判定回路（２、２２）が、電源電圧が第１の電位（１．８Ｖ）にあると判定したときには、第１の出力バッファ回路３を活性化させると共に、第２の出力バッファ回路４を非活性化させ、電源電圧が第２の電位（１．２Ｖ）にあると判定したときには、第１、第２の出力バッファ回路（３、４）を共に活性化させる。電源電圧が第２の電位にあるときに、第２の出力バッファだけでなく、第１の出力バッフアも同時に活性化させるようにしたので、出力バッファ回路全体の面積を小さくすることができる。
【００１１】
また、本発明の一実施形態の半導体装置は、例えば図１、図５に示すように、出力回路１が、内部出力信号（ＴＩ、ＢＩ）の電圧レベルを電源電圧ＶＤＤの電圧レベルに変換するレベルシフト回路（５、６）をさらに含む。レベルシフト回路によって、内部回路の電源電圧を電源電圧の電圧レベルに変換するので、外部から供給される電源電圧が異なっていても、内部回路の電源電圧は共通にすることができる。従って、入出力バッファ回路以外の内部回路は、外部から供給される電源電圧によって変える必要がない。
【００１２】
また、本発明の一実施形態の半導体装置は、例えば図２、図３に示すように、第１、第２の出力バッファ回路は、それぞれ複数のＰチャンネル出力バッファ（Ｐ１〜Ｐ６）と複数のＮチャンネル出力バッファ（Ｎ１〜Ｎ６）とを備えており、内部出力信号（ＴＯ、ＢＯ）は、複数のＰチャンネル出力バッファ（Ｐ１〜Ｐ６）のオンオフを制御する第１の内部出力信号ＴＯと、複数のＮチャンネル出力バッファのオンオフを制御する第２の内部出力信号ＢＯと、を含む。すなわち、第１、第２の内部出力信号により、Ｐチャンネル出力バッファとＮチャンネル出力バッファとをそれぞれ別々にオンオフ制御できるので、Ｐチャンネル出力バッファ、Ｎチャンネル出力バッファを共にオフさせ、出力ハイインピーダンスとすることも可能である。
【００１３】
また、本発明の一実施形態の半導体装置は、例えば図１〜図３に示すように、第１、第２の出力バッファ回路（３、４）がそれぞれ備える複数のＰチャンネル出力バッファ（Ｐ１〜Ｐ６）とＮチャンネル出力バッファ（Ｎ１〜Ｎ６）は、ドライバ強度信号（図１のＤＦ、ＤＨ、ＤＱ）により、同時に導通するＰチャンネル出力バッファ（Ｐ１〜Ｐ６）又はＮチャンネル出力バッファ（Ｎ１〜Ｎ６）の数が制御されている。すなわち、電源電圧が第１の電位であっても第２の電位であっても、上記特許文献１と同様に、出力バッファの駆動能力を可変にすることができる。
【００１４】
また、本発明の一実施形態の半導体装置は、例えば図４（ａ）に示すように、電源電圧判定回路（２、２２）が、電源電圧を基準電圧（ＶＲＥＦ３、ＶＲＥＦ４）と比較し、電源電圧の電位を判定する電圧比較回路（Ｃ１、Ｃ２）を備えている。上記構成の電源電圧判定回路によれば、外部から供給される電源電圧を自動的に判定して出力バッファ回路の構成を変えることができる。
【００１５】
また、本発明の一実施形態の半導体装置は、例えば図４（ｂ）に示すように、電源電圧判定回路（２、２２）が、あらかじめ不揮発性記憶回路１２に記憶されているデータによって電源電圧を判定する。前もってヒューズ等の不揮発性記憶回路に使用する電源電圧に基づいたデータを書き込んでおけば、不揮発性記憶回路に記憶されたデータに基づいて、電源電圧を自動的に判定することができる。
【００１６】
また、本発明の一実施形態の半導体装置は、例えば図６に示すように、信号端子が入出力端子（図６のＳ１、Ｓ３）であって、入出力端子（Ｓ１、Ｓ３）に接続された第１及び第２の入力バッファ回路（３１、３２、３６、３７）をさらに備え、電源電圧判定回路２２が、電源電圧が第１の電位（１．８Ｖ）にあると判定したときには、第１の入力バッファ回路（３１、３６）を活性化させると共に、第２の入力バッファ回路（３２、３７）を非活性化させ、電源電圧判定回路２２が、電源電圧が第２の電位（１．２Ｖ）にあると判定したときには、第２の入力バッファ回路（３２、３７）を活性化させると共に、第１の入力バッファ回路（３１、３６）を非活性化させる。入力バッファ回路は出力バッファ回路ほど面積が大きくないので、電源電圧によって入力バッファ回路を択一的に切り替えることができる。この様な構成によって、信号端子が入出力端子である場合に、電源電圧毎に入力スレッシュホールドレベルが最適化された入力バッファ回路を有する半導体装置が得られる。
【００１７】
また、本発明の一実施形態の半導体装置は、例えば図６に示すように、入力端子（Ｓ２、Ｓ４）と、入力端子（Ｓ２、Ｓ４）に接続された第３及び第４の入力バッファ回路（３３、３４、３８、３９）をさらに備え、電源電圧判定回路２２が、電源電圧が第１の電位（１．８Ｖ）にあると判定したときには、第３の入力バッファ回路（３３、３８）を活性化させると共に、第４の入力バッファ回路（３４、３９）を非活性化させ、電源電圧判定回路２２が、電源電圧が第２の電位（１．２Ｖ）にあると判定したときには、第４の入力バッファ回路（３４、３９）を活性化させると共に、第３の入力バッファ回路（３３、３８）を非活性化させる。上記構成によって、入力端子の入力スレッシュホールドレベルを電源電圧によって最適化することができる。
【００１８】
また、本発明の一実施形態の半導体装置は、例えば図６に示すように、複数の入出力端子（Ｓ１、Ｓ３）と、複数の入力端子（Ｓ２、Ｓ４）と、電源端子ＶＤＤと、それぞれ複数の入出力端子（Ｓ１、Ｓ３）に対応して設けられ、電源端子ＶＤＤから電源電圧が供給され、内部出力信号（Ｓ１Ｔ、Ｓ１Ｂ、Ｓ３Ｔ、Ｓ３Ｂ）を受けて対応する入出力端子（Ｓ１、Ｓ３）を駆動する第１及び第２の出力バッファ回路（図１の３、４）を備えた複数の出力回路（１、３５）と、それぞれ複数の入出力端子（Ｓ１、Ｓ３）に対応して設けられ、対応する入出力端子（Ｓ１、Ｓ３）に接続された第１及び第２の入力バッファ回路を備えた複数の第１の入力回路（３１、３２、３６、３７）と、それぞれ複数の入力端子（Ｓ２、Ｓ４）に対応して設けられ、対応する入力端子（Ｓ２、Ｓ４）に接続された第３及び第４の入力バッファ回路を備えた複数の第２の入力回路（３３、３４、３８、３９）と、電源電圧を判定し判定結果に基づいて出力回路１の動作を制御する電源電圧判定回路２２と、を備え、電源電圧判定回路２２が、電源電圧が第１の電位（１．８Ｖ）にあると判定したときには、複数の第１の出力バッファ回路３と、複数の第１及び第３の入力バッファ回路（３１、３３、３６、３８）と、を活性化させると共に、第２の出力バッファ回路４と、複数の第２及び第４の入力バッファ回路（３２、３４、３７、３９）と、を非活性化させ、電源電圧判定回路２２が、電源電圧が第２の電位（１．２Ｖ）にあると判定したときには、複数の第１及び第２の出力バッファ回路（３、４）と、複数の第２及び第４の入力バッファ回路（３２、３４、３７、３９）と、を活性化させると共に、複数の第１及び第３の入力バッファ回路（３１、３３、３６、３８）と、を非活性化させる。電源電圧が第２の電位のときに、第２の出力バッファ回路と共に、第１の出力バッファ回路も活性化させるようにしたので、出力バッファ回路の面積をそれほど大きくすることなく、電源電圧が第１の電位にあっても、第２の電位にあっても共に最適な駆動能力が得られる。また、入力バッファ回路は、電源電圧によって入力バッファ回路を択一的に切り替える。この様な構成によって、電源電圧毎に入力スレッシュホールドレベルが最適化された入力バッファ回路が得られる。
【００１９】
また、本発明の一実施形態の出力バッファ回路は、例えば図１に示すように、それぞれ内部出力信号を受けて動作する出力バッファ回路であって出力ノード（Ｏ１８、Ｏ１２）が共通接続された第１及び第２の出力バッファ回路（３、４）と、電源電圧を判定し判定結果に基づいて第１、第２の出力バッファ回路の動作を制御する電源電圧判定回路（２、２２）と、を備え、電源電圧判定回路（２、２２）が、電源電圧が第１の電位（１．８Ｖ）にあると判定したときには、第１の出力バッファ回路３を活性化させると共に、第２の出力バッファ回路４を非活性化させ、電源電圧判定回路（２、２２）が、電源電圧が第２の電位（１．２Ｖ）にあると判定したときには、第１、第２の出力バッファ回路（３、４）を共に活性化させる。電源電圧が第２の電位のときに、第２の出力バッファ回路と共に、第１の出力バッファ回路も活性化させるようにしたので、出力バッファ回路の面積をそれほど大きくすることなく、電源電圧が第１の電位にあっても、第２の電位にあっても共に最適な駆動能力が得られる。
【００２０】
また、本発明の一実施形態の半導体装置における入出力バッファ回路の制御方法は、複数の異なった電源電圧が供給されることが考えられる半導体装置１００における入出力バッファ回路（１、３１、３２、３５、３６、３７）の制御方法であって、半導体装置１００は、共通の内部出力信号（Ｓ１Ｔ、Ｓ１Ｂ、Ｓ３Ｔ、Ｓ３Ｂ）を受けて動作し、出力が共通の入出力端子（Ｓ１、Ｓ３）に接続された第１、第２の出力バッファ回路（３、４）と、入力ノードが入出力端子（Ｓ１、Ｓ３）に接続された第１、第２の入力バッファ回路（３１、３２、３６、３７）と、を備え、電源電圧に第１の電源電圧（１．８Ｖ）が供給されるときには、第１の出力バッファ回路３及び第１の入力バッファ回路（３１、３６）を活性化させると共に、第２の出力バッファ回路４及び第２の入力バッファ回路（３２、３７）とを非活性化させ、電源電圧に第２の電源電圧（１．２Ｖ）が供給されるときには、第１及び第２の出力バッファ回路（３、４）及び第２の入力バッファ回路（３２、３７）を活性化させると共に、第１の入力バッファ回路（３１、３６）を非活性化させる。電源電圧が第２の電位のときに、第２の出力バッファ回路と共に、第１の出力バッファ回路も活性化させるようにしたので、出力バッファ回路の面積をそれほど大きくすることなく、電源電圧が第１の電位にあっても、第２の電位にあっても共に最適な駆動能力が得られる。また、電源電圧によって、第１の入力バッファ回路からデータを取り込むか、第２の入力バッファ回路からデータを取り込むか切り換えることになるので、電源電圧毎に入力バッファ回路の入力スレッシュホールドレベルを最適化できる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の実施例１による半導体装置における出力回路周辺のブロック図である。図１には、マイクロコンピュータやメモリ等の半導体装置１００における電源端子ＶＤＤ、信号端子Ｓ１、信号端子Ｓ１に接続される出力回路１周辺のブロックが示されている。
【００２２】
電源端子ＶＤＤは、出力回路１に電源を供給する。また、出力回路１以外の内部回路には、図示しない降圧回路や昇圧回路によって必要な電圧が電源ＶＤＤから生成され、半導体装置内の各部に供給される。
【００２３】
信号端子Ｓ１は少なくとも出力端子の機能を有する信号端子である。図１には記載されていないが、信号端子Ｓ１は、入出力端子であって、信号端子Ｓ１には、図示しない入力バッファ回路が接続されていてもよい。
【００２４】
出力回路１は、半導体装置１００の内部回路で生成されるデータＴ、データＢ信号をクロック信号ＣＬＫに同期してデータラッチ７、８にラッチし、そのラッチしたデータに基づいて、信号端子Ｓ１を駆動する。
【００２５】
データＴ、データＢ信号は１ビットの相補信号であり、それぞれ、出力回路のＰチャンネル出力バッファ及びＮチャンネル出力バッファを制御する信号である。データＴ信号、データＢ信号のそれぞれはデータラッチ７、８に入力され、出力信号としてのタイミングを調整された上でレベルシフト回路５、６に入力される。レベルシフト回路５、６は（図示しない）内部回路の電源ＶＰＥＲＩレベルの低電圧の信号を出力回路の電源であるＶＤＤレベルの高電圧の信号に電圧レベル変換するための回路である。レベルシフト回路としては、図５に記載する周知のレベルシフト回路を用いることができる。なお、出力回路１内の大部分の回路には、電源端子ＶＤＤから直接電源が供給されるが、データラッチ７、８及びレベルシフト回路５、６には、図示しない内部回路の電源ＶＰＥＲＩからも電源が供給される。
【００２６】
レベルシフト回路５、６からの出力信号はそれぞれ第１の出力バッファ回路である１．８Ｖ用出力バッファ回路３と、第２の出力バッファ回路である１．２Ｖ用出力バッファ回路４に入力される。ここで、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４には、電源電圧判定回路２からの制御信号であるＥ１２信号とＥ１８信号が入力される。電源電圧判定回路２は、電源端子ＶＤＤから供給される電源電圧が１．２Ｖであるか、１．８Ｖであるかを識別して、Ｅ１２信号とＥ１８信号を１．８Ｖ用出力バッファ回路３と、１．２Ｖ用出力バッファ回路４とに出力する。Ｅ１２信号は、ＶＤＤが１．２Ｖであるときにイネーブルとなる信号であり、Ｅ１８信号は、ＶＤＤが１．８Ｖであるときにイネーブルとなる信号である。この２つのイネーブル信号により、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４のうち、活性化される出力バッファ回路が決定される。具体的には、Ｅ１８信号、Ｅ１２信号のいずれかがハイレベルであるときに、１．８Ｖ用出力バッファ回路３が活性化され、Ｅ１８信号、Ｅ１２信号のいずれもがローレベルであるときに、１．８Ｖ用出力バッファ回路３は非活性化される。
【００２７】
また、Ｅ１２信号がハイレベルであるとき、１．２Ｖ用出力バッファ回路４は活性化され、Ｅ１２信号がローレベルであるとき、１．２Ｖ用出力バッファ回路４は非活性化される。上記の結果、ＶＤＤが１．２Ｖであるときには、Ｅ１２信号がハイレベルとなるので、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４が共に活性化され、共に動作することになる。したがって、単純に、ＶＤＤが１．２Ｖのときに、１．２Ｖ用出力バッファ回路４のみを動作させるより、回路の面積を抑えることができる。
【００２８】
また、ドライブ強度制御回路９は、周辺回路の負荷等によって出力回路のドライブ能力を変えるための回路であり、ドライブ強度制御回路９からは、ドライブ強度制御信号であるＤＦ、ＤＨ、ＤＱ信号が、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４にそれぞれ接続されている。なお、ドライバ強度フル信号ＤＦ、ドライバ強度ハーフ信号ＤＨ、ドライバ強度クオーター信号ＤＱが共にハイレベルであるときは、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４は共に全開となる。また、ドライバ強度フル信号ＤＦがローレベルで、ドライバ強度ハーフ信号ＤＨ、ドライバ強度クオーター信号ＤＱが共にハイレベルであるときは、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４は共に、出力負荷駆動能力は、全開のときの半分になる。また、ドライバ強度フル信号ＤＦ、ドライバ強度ハーフ信号ＤＨが共にローレベルで、ドライバ強度クオーター信号ＤＱのみがハイレベルのときは、１．８Ｖ用出力バッファ回路３と１．２Ｖ用出力バッファ回路４の出力負荷駆動能力は、全開時の４分の１になる。
【００２９】
次に、図２は、実施例１における第１の出力バッファ回路である１．８Ｖ用出力バッファ回路のブロック図である。図２において、Ｐチャンネル出力バッファはＰ１、Ｐ２、Ｐ３の３つのＰチャンネルトランジスタが並列に接続されている。同様に、Ｎチャンネル出力バッファはＮ１、Ｎ２、Ｎ３の３つのＮチャンネルトランジスタが並列に接続されている。すでに述べたように、ＶＤＤ電源が１．８Ｖまたは、１．２Ｖのときに、Ｅ１８信号、Ｅ１２信号のどちらかがハイレベルとなり、ＮＯＲゲートＲ１の出力がローレベルとなって、この１．８Ｖ用出力バッファ回路が活性化されて動作する。ＮＯＲゲートＲ１の出力がハイレベルであるときは、いずれのバッファトランジスタもオンしない。
【００３０】
以下の説明は、Ｅ１８信号、Ｅ１２信号のいずれかがハイレベルであり、ＮＯＲゲートＲ１の出力がハイレベルであることを前提に説明を進める。このとき、Ｐチャンネル出力バッファトランジスタＰ１は、Ｐチャンネル出力バッファ制御信号ＴＯがハイレベルであり、ドライバ強度フル信号ＤＦがハイレベルであるときにオンする。また、Ｎチャンネル出力バッファトランジスタＮ１は、Ｎチャンネル出力バッファ制御信号ＢＯがハイレベルであり、ドライバ強度フル信号ＤＦがハイレベルであるときにオンする。そのほかの出力バッファトランジスタＰ２、Ｎ２、Ｐ３、Ｎ３も、Ｐチャンネル出力バッファ制御信号ＴＯ、Ｎチャンネル出力バッファ制御信号ＢＯの論理レベルと、ドライバ強度制御信号ＤＨ、ＤＱとの組み合わせによって、各出力バッファトランジスタがオンオフするように論理が組まれている。
【００３１】
なお、Ｐチャンネル出力バッファトランジスタＰ１、Ｎチャンネル出力バッファトランジスタＮ１の駆動能力は、それぞれ、他のＰチャンネル出力バッファトランジスタＰ２、Ｐ３の２倍、他のＮチャンネル出力バッファトランジスタＮ２、Ｎ３の２倍となるようにトランジスタのサイズが設定されている。具体的には、Ｐチャンネル出力バッファトランジスタＰ１、Ｎチャンネル出力バッファトランジスタＮ１のゲート幅Ｗがαであるのに対して、Ｐチャンネル出力バッファトランジスタＰ２、Ｐ３、Ｎチャンネル出力バッファトランジスタＮ２、Ｎ３のゲート幅Ｗがα／２である。したがって、並列に接続されたＰチャンネル出力バッファトランジスタ、Ｎチャンネル出力バッファトランジスタのうち、同時にオンするトランジスタをドライブ強度制御信号ＤＦ、ＤＨ、ＤＱにより制御することにより、出力バッフアトランジスタの駆動能力を容易に、１／２、１／４にすることができる。
【００３２】
図３は、実施例１における第２の出力バッファ回路４のブロック図である。具体的には、第２の出力バッファ回路４は、１．２Ｖ用出力バッファ回路である。図３の１．２Ｖ用出力バッファ回路４は、図２の１．８Ｖ用出力バッファ回路３と、ほとんど同一であるが、図２において、Ｅ１２信号とＥ１８信号を入力していたＮＯＲゲートＲ１が図３ではインバータＩ８に置き換わっている。図２の１．８Ｖ用出力バッファ回路３では、Ｅ１８信号またはＥ１２信号のいずれかがハイレベルであるときにＮＯＲゲートＲ１をローレベルにして出力バッファ回路を活性化していたが、図３の１．２Ｖ用出力バッファ回路４では、Ｅ１８信号のレベルとは無関係にＥ１２信号がハイレベルであるときに限り、インバータＩ８の出力をローレベルにして、出力バッファ回路を活性化している。また、出力バッファトランジスタ（Ｐ４〜Ｐ６、Ｎ４〜Ｎ６）のゲート幅のサイズが１．８Ｖ用出力バッファ回路とは異なっているので、出力バッファトランジスタの符号を図２とは変えている。出力バッファトランジスタのサイズについては、後でまた説明する。その他の構成、動作は、図２と同一であるので詳細な説明は省略する。
【００３３】
次に、図１の電源電圧判定回路２の構成例について説明する。図４の（ａ）は、第１の構成例である。この第１の構成例では、電源端子ＶＤＤの電位を半導体装置の内部で生成した基準電圧ＶＲＥＦ４、ＶＲＥＦ３と電圧比較回路Ｃ１、Ｃ２によって比較し、その比較判定結果により、電源電圧ＶＤＤが１．２ＶのときにハイレベルとなるＥ１２信号、電源電圧ＶＤＤが１．８ＶのときにハイレベルとなるＥ１８信号を生成している。例えば、図４（ａ）においてＶＲＥＦ３を１．３Ｖに、ＶＲＥＦ４を１．７Ｖに設定すると、外部電源端子ＶＤＤの電位がＶＤＤ＜１．３ＶのときにＥ１２信号がハイレベル、Ｅ１８信号がローレベルとなる。また、ＶＤＤ＞１．７ＶのときにＥ１２信号がローレベル、Ｅ１８信号がハイレベルとなる。さらに、Ｅ１２信号がハイレベルとなる下限の電圧、Ｅ１８信号がハイレベルとなる上限の電圧を設ける必要がある場合には、それぞれＥ１２信号がハイレベルとなる下限の電圧を検出する電圧比較回路と、Ｅ１８信号がハイレベルとなる上限の電圧を検出する電圧比較回路をさらに付加することによって検出できる。
【００３４】
図４の（ｂ）は、電源電圧判定回路２の第２の構成例である。第２の構成例では、あらかじめ、その半導体装置を１．２Ｖの電源で使用するか、１．８Ｖの電源で使用するか決まっている場合である。図４（ｂ）の構成例では、１．２Ｖの電源電圧で使用するか、１．８Ｖの電源電圧で使用するかをあらかじめ、ヒューズ１２に書き込み、ヒューズが切断されているか否かを、電源電圧を抵抗１１とヒューズ１２で分割し、その分割した電圧をインバータＩ１１とインバータＩ１２で判定してＥ１８信号、または、Ｅ１２信号としている。ヒューズ１２は１回しか切断することができず、一度切断してしまった場合には、元へ戻せないので、この第２の構成例では、あらかじめ、その半導体装置を１．２Ｖの電源で使用するか、１．８Ｖの電源で使用するか決まっており、変更が無い場合に有効である。図４（ｂ）では、使用する電源電圧についてヒューズ１２を不揮発性記憶装置として用いて、書き込んであるが、不揮発性記憶装置としてヒューズ以外の例えば、フラッシュＲＯＭ等に書き込みことも可能である。この場合は、後で書き換えることも可能である。また、ボンディングオプションにより、ボンディングされた端子の論理を判定することで電圧電源判定することも可能である。いずれにせよ、第２の構成例では、あらかじめ使用する電源電圧を決定し、その決定した結果をあらかじめ不揮発性記憶装置に書き込み、その書き込んだ不揮発性記憶装置のデータを後から読み出すことによって、電源電圧を判定している。
【００３５】
上記電源電圧判定回路２の第１の構成例、第２の構成例のいずれの例において、新たに外部端子を設けることなく、外部から電源端子ＶＤＤに与えられる電源電圧を判定することができる。外部から与えられる電源電圧を外部端子により設定することも考えられるが、ＤＲＡＭなど規格が設けられている製品の場合は、新たに外部端子を設けることは規格外となってしまうため望ましくない。上記第１の構成例、第２の構成例の電源電圧判定回路であれば、いずれの場合も、製品規格を何ら変更することなく、電源電圧の判定を行うことができる。
【００３６】
図５は、レベルシフト回路５、６の回路図である。このレベルシフト回路の構成は一般的であるので詳しい説明は省略するが、内部回路の電源電圧ＶＰＥＲＩ系の信号ＴＩ又はＢＩをＶＤＤ系の信号ＴＯ又はＢＯ系に電圧レベル変換する回路である。この様なレベルシフト回路を用いることにより、内部回路の電源電圧ＶＰＥＲＩより電源電圧ＶＤＤの電圧が高い場合であっても、ＶＰＥＲＩ系の信号をＶＤＤ系の信号に電圧レベル変換できる。
【００３７】
ここで、図２と図３における出力バッファトランジスタのトランジスタサイズの決め方について説明しておく。トランジスタのゲート幅／長さは出力端子及びその先の負荷（ＣＲ）に対応して設計により定まる。単純にトランジスタのドレインソース間電圧Ｖｄｓが１．８Ｖから１．２Ｖになるとして、１．８Ｖ用出力バッファ回路のトランジスタサイズをα、１．２Ｖ用出力バッファ回路のトランジスタサイズをβとして、以下の式（１）によりα、βの比は定まる。
【００３８】
１．８／１．２＝（α＋β）／α      式(1)
【００３９】
例えばα＝３００［μｍ］とするとβ＝１５０［μｍ］となる。すなわち、電源電圧ＶＤＤ＝１．２Ｖのとき、１．２Ｖ用出力バッファのトランジスタだけでなく、１．８Ｖ用出力バッファのトランジスタも同時に活性化しているので、１．２Ｖ用出力バッファのトランジスタサイズを軽減できている。
【００４０】
これに対して、仮に、電源電圧ＶＤＤ＝１．２Ｖのとき、１．８Ｖ用出力バッファ回路を同時に活性化させずに、１．２Ｖ用出力バッファ回路のみを活性化させるとした場合には、１．２Ｖ用出力バッファ回路のトランジスタサイズをα＋βの合計値である４５０［μｍ］とする必要がある。すなわち、本実施例において、１．２Ｖ用出力バッファ回路と１．８Ｖ用出力バッファ回路を同時に活性化させることにより、１．２Ｖ用出力バッファ回路のトランジスタサイズを１／３に軽減することができている。
【００４１】
なお、レベルシフト回路５、６より後段の論理においては、ＶＤＤの電源電圧によって異なる電圧振幅の信号を各々のトランジスタが受けて動作することになる。第１の場合としてＶＤＤ＝１．８Ｖが供給されるケースを考えると、１．８Ｖ用出力バッファ回路３及び１．２Ｖ用出力バッファ回路４のゲートには互いに１．８Ｖの電源電圧がかかるため、特に１．２Ｖ用出力回路のゲート耐圧は１．８Ｖ以上となるように高耐圧トランジスタとして構成することが望ましい。トランジスタの種類を無用に増加させないためには１．８Ｖ用出力バッファ回路３のトランジスタと１．２Ｖ用出力バッファ回路４のトランジスタとが同じ耐圧のトランジスタを用いることが適切である。
【００４２】
第２の場合としてＶＤＤ＝１．２Ｖが供給されるケースを考えると双方の出力回路を動作させるため、１．８Ｖ用出力バッファ回路３の各トランジスタ（ＮＭＯＳトランジスタ）を１．２Ｖのゲート電圧により動作させる必要がある。つまり１．８Ｖ用出力バッファ回路３のＮＭＯＳトランジスタの閾値電圧は１．２Ｖ以下であることが必要となる。
【００４３】
上記実施例１は、２電源を対象とするものであるが、本発明は、３電源以上の多電源を使用するものであってもよい。３電源以上を構成する場合には、トランジスタの耐圧は一番高い電源電圧に対応するようにし、トランジスタ（特にＮＭＯＳトランジスタ）の閾値電圧は一番低い電源電圧に対応するように構成すればよい。
【実施例２】
【００４４】
図６は、実施例２の半導体装置２００のコントローラ４０とのインタフェース部分の一部を示すブロック図である。半導体装置２００はどの様な半導体装置であってもよいが、一例として半導体装置２００がＤＲＡＭでコントローラ４０がＣＰＵ又はメモリコントローラであってもよい。図６において、図１と同一である部分には、同一の符号を付して詳しい説明は省略する。半導体装置２００には、電源端子ＶＤＤ、入出力端子Ｓ１、Ｓ３、入力端子Ｓ２、Ｓ４が設けられている。電源端子ＶＤＤは実施例１の電源端子ＶＤＤと同一であり、コントローラ４０の側から電源が与えられる。また、入出力端子Ｓ１、Ｓ３，入力端子Ｓ２、Ｓ４はそれぞれコントローラ４０と外部配線によって接続されている。なお、図６には、電源端子は１つしか設けられていないが、電源の用途により複数設けてもよい。半導体装置２００の内部では、図示しない昇圧回路、降圧回路によって、内部回路の動作に必要な電源が電源端子ＶＤＤから与えられた電源を元に生成される。
【００４５】
入出力端子Ｓ１には、実施例１の出力回路１に加えて１．８Ｖ系の入力回路であるＳ１入力バッファ回路１８と１．２Ｖ系の入力回路であるＳ１入力バッファ回路１２が接続され、実施例１の出力端子としての機能に加えて、コントローラ４０が出力する信号を半導体装置２００の内部に取り込む入力端子としての機能が加わっている。また、入力回路は、１．８Ｖ系の入力回路と１．２Ｖ系の入力回路を別々に設けており、１．８Ｖ系の信号を入力する場合と、１．２Ｖ系の信号を入力する場合で、入力スレッシュホールドレベルをそれぞれ独立に設定できるようにしている。入力スレッシュホールドレベルの基準となる電圧として、１．８Ｖ系の入力回路には基準電圧信号ＶＲＥＦ１が、１．２Ｖ系の入力回路には、基準電圧信号ＶＲＥＦ２が、それぞれ入力されている。Ｓ１出力回路１の構成は、実施例１と同一であるので説明は省略する。
【００４６】
また、入出力端子Ｓ３に接続されるＳ３出力回路３５、１．８Ｖ系の入力回路であるＳ３入力バッファ回路１８、１．２Ｖ系の入力回路であるＳ３入力バッファ回路１２の構成は、入出力端子Ｓ１に接続されている出力回路、入力バッファ回路と構成は同一である。
【００４７】
さらに、入力端子Ｓ２、入力端子Ｓ４には、出力回路は接続されておらず、１．８Ｖ系の入力バッファ回路と、１．２Ｖ系の入力バッファ回路がそれぞれ接続されている。入力端子Ｓ２、Ｓ４の機能は、入出力端子Ｓ１、Ｓ３の機能から、出力端子としての機能を削除し、コントローラ４０が出力する信号を半導体装置２００の内部に取り込む入力端子としての機能のみを有している。
【００４８】
なお、図６には省略されているが、出力回路１、３５には、電源端子ＶＤＤから直接電源が供給されるが、入力バッファ回路（３１〜３４、３６〜３９）には、内部の電源ＶＰＥＲＩから電源が供給される。
【００４９】
また、半導体装置２００には、電源電圧判定回路２２が設けられており、各出力回路、１．８Ｖ系の入力バッファ回路、１．２Ｖ系の入力バッファ回路をそれぞれ制御している。電源電圧判定回路２２は、実施例１のＥ１８信号、Ｅ１２信号のみを出力する電源電圧判定回路２に対して、Ｅ１８信号、Ｅ１２信号に加えて、Ｂ１８信号、Ｂ１２信号を出力している。Ｂ１８信号は、１．８Ｖ系の入力バッファ回路(３１、３３、３６、３８)を制御する回路で、電源電圧が１．８Ｖのときに、対応する入力バッファ回路に定電流バイアス電圧を与え、電源電圧が１．８Ｖ以外のときに、０Ｖになる信号である。同様に、Ｂ１２信号は、１．２Ｖ系の入力バッファ回路(３２、３４、３７、３９)を制御する回路で、電源電圧が１．２Ｖのときに、対応する入力バッファ回路に定電流バイアス電圧を与え、電源電圧が１．２Ｖ以外のときに、０Ｖになる信号である。なお、Ｂ１８信号、Ｂ１２信号は、それぞれＥ１８信号、Ｅ１２信号を元に、周知の定電流源回路とカレントミラー回路によって容易に生成することができるので、内部回路の詳細な説明は省略する。
この電源電圧判定回路２２が出力するＥ１８信号、Ｅ１２信号、Ｂ１８信号、Ｂ１２信号によって、電源電圧が１．８Ｖのとき、１．８Ｖ系入力バッファ回路３１、３３、３６、３８及び出力回路１、３５の１．８Ｖ用出力バッファ回路が活性化され、１．２Ｖ系入力バッファ回路３２、３４、３７、３９及び出力回路１、３５の１．２Ｖ用出力バッファ回路が非活性化される。また、電源電圧が１．２Ｖのとき、１．２Ｖ系入力バッファ回路３２、３４、３７、３９及び出力回路１、３５の１．８Ｖ用出力バッファ回路と１．２Ｖ用出力バッファ回路が活性化され、１．８Ｖ系入力バッファ回路３１、３３、３６、３８が非活性化される。
【００５０】
次に、図７は、入力バッファ回路３１〜３４、３６〜３９の回路図である。１．２Ｖ系及び１．８Ｖ系の入力バッファ回路は共に図７の構成で実現できる。図７において、入力バッファ回路は、入力端子ＳＩＮ（図６のＳ１〜Ｓ４のいずれか）から入力された電圧を基準電圧ＶＲＥＦ１又はＶＲＥＦ２と比較する電圧比較回路として構成される。比較結果は内部入力信号（Ｓ１ＩＮ〜Ｓ４ＩＮ）として半導体装置２００の内部に入力される。入力バッファ回路の電源はすでに述べたとおり、内部電源ＶＰＥＲＩから供給される。入力バッファ回路の入力スレッシュホールド電圧は電源端子ＶＤＤの電圧の１／２に設定される。１．８Ｖ系の入力バッファ回路には、基準電圧ＶＲＥＦ１として０．９Ｖが与えられ、１．２Ｖ系の入力バッファ回路には、基準電圧ＶＲＥＦ２として０．６Ｖが与えられる。いずれもＶＤＤの電圧の１／２の電圧が基準電圧として与えられる。また、ＮチャンネルトランジスタＮ５３は定電流源トランジスタとして機能し、Ｂ１８信号またはＢ１２信号から定電流バイアス電圧がゲートに与えられたときに、ＮチャンネルトランジスタＮ５１、Ｎ５２からなる差動対に電流を流し、入力バッファ回路全体を活性化させる。一方、Ｂ１８信号またはＢ１２信号が０Ｖであるときには、差動対に流れる電流をストップし、入力バッファ回路全体を非活性化させる。
【００５１】
ＰチャンネルトランジスタＰ５１とＮチャンネルトランジスタＮ５１のドレイン同士が接続されて内部入力信号として出力される。内部入力信号は、図６に示すように１．２Ｖ系入力バッファ回路の出力する内部入力信号と１．８Ｖ系入力バッファ回路の出力する内部入力バッフア回路の出力する内部入力信号がワイヤードオア接続され、インバータ回路Ｉ５１〜Ｉ５４のゲートに接続される。対となる内部入力信号は、Ｂ１８信号、Ｂ１２信号によって、一方の内部入力信号が入力端子の反転信号を出力し、他方の内部入力信号は、ハイインピーダンスとなる。
【００５２】
上述したように、電源端子ＶＤＤから与えられる電源の電圧によって、基準電圧の異なった電圧比較回路を入力バッファ回路に用いることによって、複数種類の電源電圧に対していずれも適切な入力スレッシュホールドレベルを備えた入力バッファ回路を実現することができる。
【００５３】
なお、上述した実施例では、電源電圧端子が１．８Ｖと１．２Ｖの２種類の電源電圧で使用される実施例について記載したが、電源の数や、電源電圧の値は、上記実施例に限られず、電源の数が３つ以上であってもよいことは言うまでもない。
【００５４】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施例による半導体装置における出力回路周辺のブロック図である。
【図２】本発明の一実施例における第１の出力バッファ回路のブロック図である。
【図３】本発明の一実施例における第２の出力バッファ回路のブロック図である。
【図４】（ａ）は本発明の一実施例における電源電圧判定回路の第１の例を示す回路図、（ｂ）は電源電圧判定回路の第２の例を示す回路図である。
【図５】本発明の一実施例におけるレベルシフト回路の回路図である。
【図６】本発明の別な実施例による半導体装置における入出力回路周辺のブロック図である。
【図７】本発明の別な実施例における入力バッファ回路の回路図である。
【符号の説明】
【００５６】
１、３５：出力回路
２、２２：電源電圧判定回路
３：第１の出力バッファ回路（１．８Ｖ用出力バッファ回路）
４：第２の出力バッファ回路（１．２Ｖ用出力バッファ回路）
５、６：レベルシフト回路
７、８：データラッチ
９：ドライブ強度制御回路
１１：抵抗
１２：ヒューズ
３１〜３４、３６〜３９：入力バッファ回路
４０：コントローラ
１００、２００：半導体装置
Ｃ１、Ｃ２：電圧比較回路（コンパレータ回路）
Ｄ１〜Ｄ４：ＮＡＮＤ回路
Ｉ１〜Ｉ８、Ｉ１１、Ｉ１２、Ｉ２１、Ｉ５１〜Ｉ５４：インバータ回路
Ｐ１〜Ｐ６：Ｐチャンネル出力バッファ
Ｐ２１、Ｐ２２、Ｐ５１、Ｐ５２：Ｐチャンネルトランジスタ
Ｎ１〜Ｎ６：Ｎチャンネル出力バッファ
Ｎ２１、Ｎ２２、Ｎ５１、Ｎ５２、Ｎ５３：Ｎチャンネルトランジスタ
Ｒ１〜Ｒ５：ＮＯＲ回路
Ｓ１〜Ｓ４、ＳＩＮ：信号端子（出力端子、入力端子、又は、入出力端子）
ＶＤＤ：電源端子（ＶＤＤ端子）
ＢＩ、Ｓ１Ｂ、Ｓ３Ｂ：内部電圧系Ｎチャンネル出力バッファ制御信号
ＢＯ：ＶＤＤ系Ｎチャンネル出力バッファ制御信号
ＣＬＫ：クロック信号
ＤＦ：ドライバ強度フル信号
ＤＨ：ドライバ強度ハーフ信号
ＤＱ：ドライバ強度クオーター信号
Ｅ１２：ＶＤＤ１．２Ｖイネーブル信号
Ｅ１８：ＶＤＤ１．８Ｖイネーブル信号
Ｓ１ＩＮ〜Ｓ４ＩＮ：波形整形された内部入力信号
ＴＩ、Ｓ１Ｔ、Ｓ３Ｔ：内部電圧系Ｐチャンネル出力バッファ制御信号
ＴＯ：ＶＤＤ系Ｐチャンネル出力バッファ制御信号
ＶＲＥＦ１〜ＶＲＥＦ４：基準電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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