(57)【要約】【課題】高速でかつ低消費電流であり、ＭＯＳトランジスタのしきい値電圧の絶対値が低い場合でも入力信号レベルを大きくすることができるフィルタ回路を提供する。【解決手段】ゲートから信号を入力するＭＯＳトランジスタ（Ｔｒ）１、Ｔｒ２、ドレインがＭＯＳトランジスタ１のソースに接続され、ゲートがＭＯＳトランジスタ２のソースに接続されるＴｒ３、ドレインがＴｒ２のソースに接続され、ゲートがＴｒ１のソースに接続されるＴｒ４、Ｔｒ３のソースに電流を供給する電流源５、Ｔｒ４のソースに電流を供給する電流源６、Ｔｒ１〜Ｔｒ４のソースの各々に接続されるコンデンサ７、８を含むフィルタ回路に、Ｔｒ３、Ｔｒ４の動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧源１０１、１０２を設ける。【選択図】  図１
2010226355.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに第１入力信号が入力される第１ＭＯＳトランジスタと、ゲートに第２入力信号が入力される第２ＭＯＳトランジスタとを備える第１トランジスタ対と、
ドレインが前記第１ＭＯＳトランジスタのソースに接続され、ゲートが前記第２ＭＯＳトランジスタのソースに接続され、ソースから第１出力信号が出力される第３ＭＯＳトランジスタと、ドレインが前記第２ＭＯＳトランジスタのソースに接続され、ゲートが前記第１ＭＯＳトランジスタのソースに接続され、ソースから第２出力信号が出力される第４ＭＯＳトランジスタとを備える第２トランジスタ対と、
前記第３ＭＯＳトランジスタのソースに電流を供給する第１電流源と、前記第４ＭＯＳトランジスタのソースに電流を供給する第２電流源とを備える電流源対と、
前記第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタのソースの各々に接続されるコンデンサと、
を備えるフィルタ回路であって、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧印加手段と、
を備えることを特徴とするフィルタ回路。
【請求項２】
前記電圧印加手段は、
前記第３ＭＯＳトランジスタのゲートと前記第４ＭＯＳトランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第１電圧源と、前記第４ＭＯＳトランジスタのゲートと前記第３トランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第２電圧源と、を含むことを特徴とする請求項１に記載のフィルタ回路。
【請求項３】
前記電圧印加手段は、
前記第１ＭＯＳトランジスタのソースと前記第３トランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第３電圧源と、前記第２ＭＯＳトランジスタのソースと前記第４トランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第４電圧源と、を含むことを特徴とする請求項１に記載のフィルタ回路。
【請求項４】
前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタの導電型が、前記第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの導電型と相違し、前記第１ＭＯＳトランジスタのソースに接続される第３電流源と、前記第２ＭＯＳトランジスタのソースに接続される第４電流源と、をさらに備えることを特徴とする請求項１から３のいずれか１項に記載のフィルタ回路。
【請求項５】
前記電圧印加手段は、
第５電流源から電流の供給を受ける第１端子と、第６電流源から電流の供給を受ける第２端子を備えた第１抵抗素子を含む電圧源を含むことを特徴とする請求項１から４のいずれか１項に記載のフィルタ回路。
【請求項６】
前記電圧源は、
該電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタしきい値とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることを特徴とする請求項５に記載のフィルタ回路。
【請求項７】
前記適応型電圧生成回路は、
前記第２トランジスタ対のＭＯＳトランジスタの電動型がＮ型の場合、電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタしきい値とを加算した電圧値が一定の値になるように電圧を生成し、前記第２トランジスタ対のＭＯＳトランジスタの電動型がＰ型の場合、電圧源によって印加される電圧値から、前記第２トランジスタ対のＭＯＳトランジスタしきい値を減算した電圧値が一定の値になるように電圧を生成することを特徴とする請求項６に記載のフィルタ回路。
【請求項８】
前記第３電圧源は、
第２抵抗素子と、
前記第１電流源、前記第３ＭＯＳトランジスタ、前記第２抵抗素子と並列に接続された第７電流源と、
前記第２抵抗素子、前記第１ＭＯＳトランジスタと並列に接続された第８電流源と、を備え、
前記第７電流源、前記第８電流源によって供給される電流値が、いずれも前記第１電流源によって供給される電流の値と前記第２抵抗素子を流れる電流の値との和に等しく、
前記第４電圧源は、
第３抵抗素子と、
前記第２電流源、前記第４ＭＯＳトランジスタ、前記第３抵抗素子と並列に接続された第９電流源と、
前記第３抵抗素子、前記第２ＭＯＳトランジスタと並列に接続された第１０電流源と、を備え、
前記第９電流源、前記第１０電流源によって供給される電流値が、いずれも前記第２電流源によって供給される電流の値と前記第３抵抗素子を流れる電流の値との和に等しいことを特徴とする請求項３に記載のフィルタ回路。
【請求項９】
前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタの導電型が、前記第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの導電型と相違し、前記第１ＭＯＳトランジスタのソースに接続される第３電流源と、前記第２ＭＯＳトランジスタのソースに接続される第４電流源と、を備えており、
前記第３電圧源は、
前記第１ＭＯＳトランジスタと並列、かつ前記第１電流源及び前記第３電流源、及び前記第３ＭＯＳトランジスタと直列に接続される第４抵抗素子と、
前記第１ＭＯＳトランジスタ、前記第１電流源及び前記第４抵抗素子、及び前記第３ＭＯＳトランジスタのいずれに対しても並列に接続される第１１電流源と、
前記第４抵抗素子及び前記第３電流源と並列に接続される第１２電流源と、を備え、
前記第１１電流源は前記第４抵抗素子に流れる電流と同じ電流値の電流を供給し、前記第１２電流源によって供給される電流値は、前記第１１電流源によって供給される電流の値と前記第１電流源によって供給される電流の値との和に等しく、かつ、
前記第４電圧源は、
前記第２ＭＯＳトランジスタと並列、かつ前記第２電流源及び前記第４電流源、及び前記第４ＭＯＳトランジスタと直列に接続される第５抵抗素子と、
前記第２ＭＯＳトランジスタ、前記第２電流源及び前記第５抵抗素子、及び前記第４ＭＯＳトランジスタのいずれに対しても並列に接続される第１３電流源と、
前記第５抵抗素子及び前記第４電流源と並列に接続される第１４電流源と、を備え、
前記第１３電流源は前記第５抵抗素子に流れる電流と同じ電流値の電流を供給し、前記第１４電流源によって供給される電流値は、前記第１３電流源によって供給される電流の値と前記第２電流源によって供給される電流の値との和に等しいことを特徴とする請求項３に記載のフィルタ回路。
【請求項１０】
前記第５電流源が第５ＭＯＳトランジスタであり、前記第６電流源が第６ＭＯＳトランジスタであって、
非反転端子及び反転端子から入力信号を入力し、差分を出力信号として出力する差分増幅器と、
前記差分増幅器の出力信号が入力されるゲートを有する第７ＭＯＳトランジスタと、
前記第７ＭＯＳトランジスタのゲートに接続されるゲートと、前記非反転端子と接続されるドレインを有する第８ＭＯＳトランジスタと、
前記第８ＭＯＳトランジスタのドレインと第６抵抗素子を介して接続されるドレインと、当該ドレインと接続されるゲートを有する第９ＭＯＳトランジスタと、
前記第７ＭＯＳトランジスタのドレインと接続されるドレイン、当該ドレインに接続されるゲート、前記第９ＭＯＳトランジスタのソースに接続されるソースを有する第１０ＭＯＳトランジスタと、
をさらに備え、
前記差分増幅器の出力信号が、前記第５ＭＯＳトランジスタのゲートに入力して前記第５ＭＯＳトランジスタを制御し、
前記第１０ＭＯＳトランジスタのゲートとドレインとに接続された端子が前記第６ＭＯＳトランジスタのゲートに入力して前記第６ＭＯＳトランジスタを制御することを特徴とする請求項６に記載のフィルタ回路。
【請求項１１】
前記差分増幅器の出力端子に接続するゲート端子を有する第１１ＭＯＳトランジスタと、前記第１１ＭＯＳトランジスタのドレイン端子に接続するドレインと、当該ドレインと接続するゲートを有する第１２ＭＯＳトランジスタと、当該第１２ＭＯＳトランジスタのドレイン及びゲートと接続するゲートを有する第１３ＭＯＳトランジスタと、前記第９ＭＯＳトランジスタのドレインと接続される第１５電流源と、
をさらに備え、
前記第６抵抗素子は、前記前記第８ＭＯＳトランジスタのドレイン、第９ＭＯＳトランジスタのドレイン及びゲート、前記第１３ＭＯＳトランジスタのドレインに接続されることを特徴とする請求項１０に記載のフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路に関し、より詳細には、ソースフォロワ回路をベースにしたフィルタ回路に関する。
【背景技術】
【０００２】
現在、電気信号から雑音や妨害信号を除去するフィルタには、時間連続フィルタと、時間離散系フィルタとがある。時間連続フィルタは、ＳＣＦ（スイッチド・キャパシタ・フィルタ）等の時間離散系のフィルタよりも高速動作に適しているものの、ＳＣＦよりも線形性能が劣るという欠点がある。時間連続フィルタの線形性能を向上させるため、ソースフォロワ回路をベースにして時間連続フィルタを構成する技術がある。このような従来技術としては、例えば、特許文献１、非特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００８／１５７８６４号
【非特許文献】
【０００４】
【非特許文献１】Stefano D'Amico、Matteo Conta、Andrea Baschirotto著 IEEE Journal of Solid State Circuits、 ４１巻、１２号、２７１３〜２７１９ページ、２００６年。論文タイトル「A 4.1-mW 10-MHz Fourth-Order Source Follower-Based Continuous-Time Filter With 79-dB DR」
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のソースフォロワ型トランジスタをベースにしたフィルタ回路は、最大入力信号レベルが使用されるトランジスタのしきい値電圧によって制限されるという問題があった。以下、この問題を、図１２を使って詳細に説明する。
図１２は、ソースフォロワ回路をベースにした従来の時間連続フィルタの回路を示した図である。図示したフィルタ回路は、ＰＭＯＳトランジスタ２０１〜２０４と、電流源２０５、２０６と、コンデンサ２０７、２０８と、差動入力端子２０９、２１０と、出力端子２１１、２１２と、端子２１３〜２１６とを備えている。端子２１３〜２１６のうち、端子２１５は、アースに接続される負電源端子であり、端子２１６は、正の電源を供給するための正電源端子である。
【０００６】
図１２に示したフィルタは、ソースフォロワ回路をベースにしているので線形性能に優れ、高速でかつ低消費電流のフィルタ回路を実現できる。
図１２に示したフィルタ回路の動作を説明する。なお、説明において、ＰＭＯＳトランジスタ２０３のソース端子である出力端子２１１の電圧をＶ１、ゲート端子となる端子２１４の電圧をＶ２、ドレイン端子となる端子２１３の電圧をＶ３とする。
【０００７】
ＰＭＯＳトランジスタ２０３がソースフォロワとして動作するためには、飽和領域条件である式（１）を満足する必要がある。
Ｖ３−Ｖ１＜Ｖ２−Ｖ１−Ｖｔｈ                    …式（１）
式（１）において、ＶｔｈはＰＭＯＳトランジスタ２０３のしきい値電圧であり、ＰＭＯＳトランジスタ２０３がエンハンスメント型である場合には負の数値である。また入力信号が０の場合、すなわち差動入力端子２０９、２１０にかかる電圧が同じである場合、端子２１３、２１４の電圧Ｖ３、Ｖ２は同じ値になり、この値をＶａとする。
【０００８】
差動入力端子２０９、２１０に電圧値Ｖｉｎの信号が与えられた場合、端子２１３、２１４の電圧Ｖａは、電圧Ｖａを中心として互いに反対にシフトする。このため、Ｖ２、Ｖ３は、それぞれ式（２）、式（３）によって表される。
Ｖ２＝Ｖａ−ｂ・Ｖｉｎ                              …式（２）
Ｖ３＝Ｖａ＋ｂ・Ｖｉｎ                              …式（３）
【０００９】
ここで、ｂはフィルタの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。以下、簡略のためｂ＝１として、式（２）、式（３）を式（１）に代入して整理すると式（４）が得られる。
−（Ｖｔｈ／２）＞Ｖｉｎ                            …式（４）
式（４）からわかるように、図１２に示したフィルタ回路は、入力信号電圧Ｖｉｎがしきい値電圧の絶対値の２分の１を超える場合、ＭＯＳトランジスタ２０３が飽和領域から外れ、フィルタとして正常に動作しなくなる。なお、式（１）〜（４）は、ＰＭＯＳトランジスタ２０３について得られたものであるが、同様に計算することでＰＭＯＳトランジスタ２０４に関しても式（４）を得ることができる。
【００１０】
多くのアナログ回路では、電源電圧が低い場合、あるいはトランジスタのしきい値が大きい場合に信号レンジが制限を受ける。ところが、図１２に示したフィルタ回路では、電源電圧と関係なく、式（４）に示したように、しきい値Ｖｔｈの絶対値により、フィルタの動作が制限されることになる。しきい値の絶対値は、環境温度による低下（高温時）や製造時のばらつきを見込んで設定されており、現状では一般に０．５〜０．８Ｖの範囲に設定されている。したがって、図１２に示したフィルタ回路が良好な線形特性を得るために最大入力信号レベルは０．２５Ｖとなる。
【００１１】
つまり、従来のソースフォロワ型トランジスタをベースにしたフィルタ回路は、最大入力信号レベルがＭＯＳトランジスタ２０３、２０４のしきい値電圧の半分程度に制限されるという問題があった。
本発明は、このような点に鑑みてなされたもので、高速でかつ低消費電流であり、ＭＯＳトランジスタのしきい値電圧の絶対値が低い場合でも入力信号レベルを大きくすることができる、ソースフォロワ回路をベースにしたフィルタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明の請求項１のフィルタ回路は、ゲートに第１入力信号が入力される第１ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ１）と、ゲートに第２入力信号が入力される第２ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ２）と、を備える第１トランジスタ対と、ドレインが前記第１ＭＯＳトランジスタのソースに接続され、ゲートが前記第２ＭＯＳトランジスタのソースに接続され、ソースから第１出力信号が出力される第３ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ３）と、ドレインが前記第２ＭＯＳトランジスタのソースに接続され、ゲートが前記第１ＭＯＳトランジスタのソースに接続され、ソースから第２出力信号が出力される第４ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ４）と、を備える第２トランジスタ対と、前記第３ＭＯＳトランジスタのソースに電流を供給する第１電流源（例えば図１に示した電流源５）と、前記第４ＭＯＳトランジスタのソースに電流を供給する第２電流源（例えば図１に示した電流源６）と、を備える電流源対と、前記第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタのソースの各々に接続されるコンデンサ（例えば図１に示したコンデンサ７、８）と、を備えるフィルタ回路であって、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧印加手段（例えば図１に示した電圧源１０１、１０２）と、を備えることを特徴とする。
【００１３】
本発明の請求項２のフィルタ回路は、請求項１において、前記電圧印加手段が、前記第３ＭＯＳトランジスタのゲートと前記第４ＭＯＳトランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第１電圧源（例えば図１に示した電圧源１０１）と、前記第４ＭＯＳトランジスタのゲートと前記第３トランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第２電圧源（例えば図１に示した電圧源１０２）と、を含むことを特徴とする。
【００１４】
本発明の請求項３に記載のフィルタ回路は、請求項１において、前記電圧印加手段が、前記第１ＭＯＳトランジスタのソースと前記第３トランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第３電圧源（例えば図４に示した電圧源３０１）と、前記第２ＭＯＳトランジスタのソースと前記第４トランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第４電圧源（例えば図４に示した電圧源３０２）と、を含むことを特徴とする。
【００１５】
本発明の請求項４に記載のフィルタ回路は、請求項１から３のいずれか１項において、前記電圧印加手段が、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタの導電型が、前記第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの導電型と相違し、かつ、前記第３ＭＯＳトランジスタが前記第１ＭＯＳトランジスタと並列に接続され、前記第４ＭＯＳトランジスタが前記第２ＭＯＳトランジスタと並列に接続され、前記第１ＭＯＳトランジスタのソース及び前記第３ＭＯＳトランジスタのドレインに接続される第３電流源（例えば図６に示した電流源３５）と、前記第２ＭＯＳトランジスタのソース及び前記第４ＭＯＳトランジスタのドレインに接続される第４電流源（例えば図６に示した電流源３６）と、をさらに備えることを特徴とする。
【００１６】
本発明の請求項５に記載のフィルタ回路は、請求項１から４のいずれか１項において、第５電流源（例えば図３に示したＰＭＯＳトランジスタ６１）から電流の供給を受ける第１端子と、第６電流源（例えば図３に示したＮＭＯＳトランジスタ６２）から電流の供給を受ける第２端子を備えた抵抗素子を含む電圧源を含むことを特徴とする。
本発明の請求項６に記載のフィルタ回路は、請求項５において、前記電圧源が、該電圧源が印加する電圧値と、前記第２トランジスタ対のＭＯＳトランジスタしきい値の絶対値とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることを特徴とする。
【００１７】
本発明の請求項７に記載のフィルタ回路は、請求項６において、前記適応型電圧生成回路が、前記第２トランジスタ対のＭＯＳトランジスタの電動型がＮ型の場合、電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタしきい値とを加算した電圧値が一定の値になるように電圧を生成し、前記第２トランジスタ対のＭＯＳトランジスタの電動型がＰ型の場合、電圧源によって印加される電圧値から、前記第２トランジスタ対のＭＯＳトランジスタしきい値を減算した電圧値が一定の値になるように電圧を生成することを特徴とする。
【００１８】
本発明の請求項８に記載のフィルタ回路は、請求項３において、前記第３電圧源は、第２抵抗素子（例えば図５に示した抵抗素子７１）と、前記第１電流源、前記第３ＭＯＳトランジスタ、前記第２抵抗素子と並列に接続された第７電流源（例えば図５に示した電流源７２）と、前記第２抵抗素子、前記第１ＭＯＳトランジスタと並列に接続された第８電流源（例えば図５に示した電流源７３）と、を備え、前記第７電流源、前記第８電流源によって供給される電流値が、いずれも前記第１電流源によって供給される電流値と前記抵抗素子を流れる電流の電流値との和に等しく、前記第４電圧源は、第３抵抗素子と、前記第２電流源、前記第４ＭＯＳトランジスタ、前記第３抵抗素子と並列に接続された第９電流源と、前記第３抵抗素子、前記第２ＭＯＳトランジスタと並列に接続された第１０電流源と、を備え、前記第９電流源、前記第１０電流源によって供給される電流値が、いずれも前記第２電流源によって供給される電流の値と前記第３抵抗素子を流れる電流の値との和に等しいことを特徴とする。
【００１９】
本発明の請求項９に記載のフィルタ回路は、請求項３において、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタの導電型が、前記第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの導電型と相違し、前記第１ＭＯＳトランジスタのソースに接続される第３電流源（例えば図７に示した電流源３５）と、前記第２ＭＯＳトランジスタのソースに接続される第４電流源（例えば図７に示した電流源３６）と、を備えており、前記第３電圧源は、前記第１ＭＯＳトランジスタと並列、かつ前記第１電流源及び前記第３電流源、及び前記第３ＭＯＳトランジスタと直列に接続される第４抵抗素子（例えば図８に示した抵抗素子７６）と、前記第１ＭＯＳトランジスタ、前記第１電流源及び前記第４抵抗素子、及び前記第３ＭＯＳトランジスタのいずれに対しても並列に接続される第１１電流源（例えば図８に示した電流源７７）と、前記第４抵抗素子及び前記第３電流源と並列に接続される第１２電流源（例えば図８に示した電流源７８）と、を備え、前記第１１電流源は前記第４抵抗素子に流れる電流と同じ電流値の電流を供給し、前記第１２電流源によって供給される電流値は、前記第１１電流源によって供給される電流の値と前記第１電流源によって供給される電流の値との和に等しく、かつ、前記第４電圧源は、前記第２ＭＯＳトランジスタと並列、かつ前記第２電流源及び前記第４電流源、及び前記第４ＭＯＳトランジスタと直列に接続される第５抵抗素子と、前記第２ＭＯＳトランジスタ、前記第２電流源及び前記第５抵抗素子、及び前記第４ＭＯＳトランジスタのいずれに対しても並列に接続される第１３電流源と、前記第５抵抗素子及び前記第４電流源と並列に接続される第１４電流源と、を備え、前記第１３電流源は前記第５抵抗素子に流れる電流と同じ電流値の電流を供給し、前記第１４電流源によって供給される電流値は、前記第１３電流源によって供給される電流の値と前記第２電流源によって供給される電流の値との和に等しいことを特徴とする。
【００２０】
本発明の請求項１０のフィルタ回路は、請求項６において、前記第５電流源が第５ＭＯＳトランジスタ（例えば図１０に示したＮＭＯＳトランジスタ８１、８６）であり、前記第６電流源が第６ＭＯＳトランジスタ（例えば図１０に示したＰＭＯＳトランジスタ８２、８７）であって、非反転端子及び反転端子から入力信号を入力し、差分を出力信号として出力する差分増幅器（例えば図１０に示した差動増幅器９６）と、前記差分増幅器の出力信号が入力されるゲートを有する第７ＭＯＳトランジスタ（例えば図１０に示したＮＭＯＳトランジスタ９１）と、前記第７ＭＯＳトランジスタのゲートに接続されるゲートと、前記非反転端子と接続されるドレインを有する第８ＭＯＳトランジスタ（例えば図１０に示したＮＭＯＳトランジスタ９３）と、前記第８ＭＯＳトランジスタのドレインと第６抵抗素子（例えば図１０に示した抵抗素子９５）を介して接続されるドレインと、当該ドレインと接続されるゲートを有する第９ＭＯＳトランジスタ（例えば図１０に示したＰＭＯＳトランジスタ９４）と、前記第７ＭＯＳトランジスタのドレインと接続されるドレイン、当該ドレインに接続されるゲート、前記第９ＭＯＳトランジスタのソースに接続されるソースを有する第１０ＭＯＳトランジスタ（例えば図１０に示したＰＭＯＳトランジスタ９２）と、をさらに備え、前記差分増幅器の出力信号が、前記第５ＭＯＳトランジスタのゲートに入力して前記第５ＭＯＳトランジスタを制御し、前記第１０ＭＯＳトランジスタのゲートとドレインとに接続された端子が前記第６ＭＯＳトランジスタのゲートに入力して前記第６ＭＯＳトランジスタを制御することを特徴とする。
【００２１】
本発明の請求項１１に記載のフィルタ回路は、請求項１０において、前記差動増幅器の出力端子に接続するゲート端子を有する第１１ＭＯＳトランジスタ（例えば図１１に示したＮＭＯＳトランジスタ９１１）と、前記第１１ＭＯＳトランジスタのドレイン端子に接続するドレインと、当該ドレインと接続するゲートを有する第１２ＭＯＳトランジスタ（例えば図１１に示したＰＭＯＳトランジスタ９１２）と、当該第１２ＭＯＳトランジスタのドレイン及びゲートと接続するゲートを有する第１３ＭＯＳトランジスタ（例えば図１１に示したＰＭＯＳトランジスタ９１３）と、前記第９ＭＯＳトランジスタのドレインと接続される第１５電流源（例えば図１１に示した電流源９１４）と、をさらに備え、前記第６抵抗素子は、前記前記第８ＭＯＳトランジスタのドレイン、第９ＭＯＳトランジスタのドレイン及びゲート、前記第１３ＭＯＳトランジスタのドレインに接続されることを特徴とする。
【発明の効果】
【００２２】
請求項１に記載の発明によれば、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタを飽和状態で動作させる方向に電圧を印加することができる。このため、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタがソースフォロワ型のＭＯＳトランジスタとして動作する入力電圧範囲は印加された電圧の半分だけ拡大する。したがって、ソースフォロワ型のＭＯＳトランジスタをベースとしながら、入力可能な電圧の範囲を拡大することが可能なフィルタ回路を提供することができる。
【００２３】
請求項２に記載の発明によれば、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタのゲート或はドレインに電圧源を接続し、電圧を印加することによって第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの動作領域を飽和領域にシフトさせることができる。
請求項３に記載の発明によれば、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタのドレインに電圧源を接続し、電圧を印加することによって第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの動作領域を飽和領域にシフトさせることができる。
【００２４】
請求項４に記載の発明によれば、第１トランジスタ対と第２トランジスタ対とを折り返して接続しても、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの動作領域を飽和領域にシフトさせることができる。
請求項２〜４の発明は、請求項１のフィルタ回路を実現する具体的な回路構成のバリエーションを増やし、フィルタ回路の設計の自由度を高めるものである。
請求項５に記載の発明によれば、比較的簡易な構成により、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタの動作領域を飽和領域にシフトさせる電圧源を提供することができる。
【００２５】
請求項６に記載の発明によれば、電圧源を適応型電圧生成回路とし、ＭＯＳトランジスタのしきい値に応じて効率的にフィルタ回路に電圧を印加することができる。
請求項７に記載の発明によれば、フィルタ回路のＭＯＳトランジスタがＰ型、Ｎ型のいずれであっても効率的にフィルタ回路に電圧を印加することができる。
請求項８に記載の発明によれば、第３電圧源、第４電圧源を第１トランジスタ対のソース、第２トランジスタ対のドレイン間に配置した場合に適した電圧源を提供することができる。
【００２６】
請求項９に記載の発明によれば、第１トランジスタ対、第２トランジスタ対を互いに折り返した状態でさらに第１トランジスタ対のソースと第２トランジスタ対のドレイン間に配置したフィルタ回路に適した電圧源を提供することができる。
請求項１０に記載の発明によれば、本発明に最適なフィルタ回路の電圧源を提供することができる。
請求項１１に記載の発明によれば、本発明に最適なフィルタ回路においてさらに高い精度で電圧を供給できる電圧源の回路を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態１のフィルタ回路を説明するための回路図である。
【図２】本発明の実施形態において使用される文言を説明するための図である。
【図３】図１及び図６に示した電圧源に適用できる電圧源を説明するための図である。
【図４】本発明の実施形態２のフィルタ回路を説明するための回路図である。
【図５】図４に示した電圧源を説明するための図である。
【図６】本発明の実施形態３のフィルタ回路を説明するための図である。
【図７】本発明の実施形態４のフィルタ回路を説明するための図である。
【図８】図７に示した電圧源を説明するための図である。
【図９】実施形態５のフィルタ回路を説明するための図である。
【図１０】実施例１のフィルタ回路の電圧源の具体例を示した図である。
【図１１】実施例２のフィルタ回路の電圧源の具体例を示した図である。
【図１２】ソースフォロワ回路をベースにした従来の時間連続フィルタの回路を示した図である。
【発明を実施するための形態】
【００２８】
以下、図を参照して本発明に係る実施形態１ないし実施形態５のフィルタ回路を説明する。
（実施形態１）
１  構成
図１は、本発明の実施形態１のフィルタ回路を説明するための回路図である。なお、図１に示した実施形態１のフィルタ回路の構成は、図１２に示した従来のフィルタ回路に電圧源１０１、１０２を加えたものである。電圧源１０１、１０２は、後述するＰＭＯＳトランジスタ３、４に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する。
【００２９】
なお、ここで、本明細書において使用される、トランジスタの動作点、飽和領域、線形領域の文言について説明する。図２は、ＭＯＳトランジスタのドレインに流れ込む電流Ｉｄを縦軸に、ＭＯＳトランジスタのドレイン・ソース間にかかる電圧Ｖｄｓを横軸にとって両者の関係（Ｉｄ−Ｖｄｓ特性）を示した図である。Ｉｄ−Ｖｄｓ特性は、ゲート・ソース間にかかる電圧Ｖｇｓによって変わるので、電圧Ｖｇｓを変えることにより、Ｉｄ−Ｖｄｓ特性を示す曲線は複数描かれる。
【００３０】
ＭＯＳトランジスタの動作領域は、周知のように、線形領域（非飽和領域）と、飽和領域とに分けられる。線形領域とは、図示したように、電圧Ｖｄｓの変化に応じて電流Ｉｄの値が変化する動作領域である。飽和領域は、電圧Ｖｄｓの変化によらず電流Ｉｄが略一定の値をとる動作領域である。動作点とは、ＭＯＳトランジスタのゲート、ソース、ドレインに外部から入力される電圧をいい、図中に示した点Ｐ１は、従来技術のフィルタ回路の動作点を示している。従来技術のフィルタ回路では、ＶｄｓがＶＬの動作点において電流Ｉｄの値がＩＬとなる。
【００３１】
本発明は、このような従来のフィルタ回路に電圧源１０１、１０２を追加する。そして、電圧源１０１、１０２によって電圧を印加することにより、フィルタ回路に外部から入力される電圧ＶｄｓやＶｇｓを変えることなく、ＶｄｓをＶＨに高めた場合の動作点Ｐ２において得られる電流ＩＨを得る。本発明では、このような電圧の印加の仕方を、「トランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する」と記す。
【００３２】
上記した、「トランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する」とは、電圧源を使って電圧を印加することにより、例えば、ＭＯＳトランジスタに外部から印加されるＶｄｓと電流Ｉｄとの対応を、点Ｐ１から点Ｐ２にシフトさせることをいう。
すなわち、図１に示したフィルタ回路は、ＰＭＯＳトランジスタ１、２、３、４と、コンデンサ７、８と、電流源５、６と、電圧源１０１、１０２を備えている。電圧源１０１、１０２によって印加される電圧値をＶｃとする。
【００３３】
電源端子２３は負の電源端子であり、電源端子２４は正の電源端子である。フィルタ回路の差動入力端子１１、１２には、差動信号が入力される。符号１３、１４を付して示した端子は、フィルタ回路の出力端子である。また、図中に示した１５、１６、１７、１８の符号は、後述する図３の電圧源との関係を説明するための符号であって、いずれもノードを示している。
【００３４】
ＰＭＯＳトランジスタ１について、ドレインが電源端子２３に接続され、ゲートが差動入力端子１１に接続され、ソースがＰＭＯＳトランジスタ３のドレイン、コンデンサ７、電圧源１０１に接続されている。電圧源１０１の一方の端子はＰＭＯＳトランジスタ４のゲートの端子１８に接続されている。また、ＰＭＯＳトランジスタ２については、ドレインが負の電源端子２３に接続され、ゲートが差動入力端子１２に接続され、ソースがコンデンサ７の他方の端子、電圧源１０２の一方の端子、ＰＭＯＳトランジスタ４のドレインに接続されている。電圧源１０２の他方の端子はＰＭＯＳトランジスタ３のゲートの端子１７に接続されている。
【００３５】
ＰＭＯＳトランジスタ３については、ソースが入力端子１３、電流源５、コンデンサ８の一方の端子に接続されている。ＰＭＯＳトランジスタ４については、ソースが入力端子１４、電流源６、コンデンサ８の他方の端子が接続されている。
以上説明した実施形態１のフィルタ回路は、電圧源１０１、１０２を除き、非特許文献１や特許文献１に記載されているソースフォロワ型フィルタ回路と同様の構成である。
【００３６】
図３は、図１に示した電圧源１０１に適用できる電圧源を説明するための図である。
電圧源１０１は、ＰＭＯＳトランジスタ６１と、ＮＭＯＳトランジスタ６２と、抵抗素子６３と、を備えている。電源端子６８は正の電源端子、電源端子６９は負の電源端子である。端子６６は図１に示したノード１８に接続される端子であって、端子６７は図１に示したノード１５に接続される端子である。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２に流れる電流は固定であってもよいし、可変であってもよい。
ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２は、抵抗素子６３に電流を供給する電流源として機能する。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２によって供給される電流の値は、端子６４、６５によって印加される電圧によって制御される。
【００３７】
ＰＭＯＳトランジスタ６１については、ゲートが電流制御端子６４に接続され、ソースが正の電源端子６８に接続され、ドレインは抵抗素子６３の一方の端子６６に接続されている。また、ＮＭＯＳトランジスタ６２については、ゲートが電流制御端子６５に接続され、ドレインが抵抗素子６３の他方の端子６７に接続され、ソースが負の電源端子６９に接続されている。
なお、上記した電圧源１０１の構成は図１に示した電圧源１０２と同様であるから、電圧源１０１の説明を、電圧源１０２の説明に代えるものとする。ただし、電圧源１０２の端子６６は図１に示したノード１７に接続され、端子６７はノード１６に接続される。
【００３８】
以上の構成を有する電圧源において、ＭＯＳトランジスタ６１、６２は電流制御端子６４、６５に印加される電圧によってソース、ドレイン間を流れる電流の電流値が制御される電流源として動作する。ＭＯＳトランジスタ６１、６２を流れる電流値をＩｃとする。電流値Ｉｃの電流は、ＭＯＳトランジスタ６１から抵抗素子６３に供給され、ＭＯＳトランジスタ６２を通って電源端子６９に流れる。この時、抵抗素子６３の抵抗値をＲとすると、抵抗素子６３の端子６６と端子６７との間に電圧値Ｖｃの電圧が発生する。電圧値Ｖｃは、式（５）のように、抵抗値Ｒと電流値Ｉｃとから求めることができる。
Ｖｃ＝Ｉｃ・Ｒ                                    …式（５）
このような電圧源によれば、電流制御端子６４、６５によってＭＯＳトランジスタ６１、６２に流れる電流値Ｉｃを制御することにより、電圧値Ｖｃを調整することができる。
【００３９】
２  動作
次に、図１に示した実施形態１のフィルタ回路における、ＰＭＯＳトランジスタ３の動作について説明する。ＰＭＯＳトランジスタ３のソース電圧（出力端子１３の電圧）をＶｓ１、ゲート電圧をＶｇ１，ドレイン電圧をＶｄ１とする。このとき、トランジスタ３がソースフォロワとして動作するためには、各電圧が飽和領域条件である式（６）を満たす必要がある。
Ｖｄ１−Ｖｓ１＜Ｖｇ１−Ｖｓ１−Ｖｔｈ                …式（６）
式（６）において、ＶｔｈはＰＭＯＳトランジスタ３のしきい値電圧で、ＰＭＯＳトランジスタ３がエンハンスメント型である場合には負の数値である。入力信号が０の場合、すなわち差動入力端子である差動入力端子１１、１２にかかる電圧が同じである場合、電圧Ｖｄ１、Ｖｄ１’も同じ電圧値になり、この時の電圧値をＶａとする。
ここで、電圧Ｖｇ１、電圧Ｖｇ１’は、電圧値Ｖａに電圧源１０１、１０２の電圧値Ｖｃを加算したＶａ＋Ｖｃとなる。
【００４０】
また、差動入力端子１１、１２に電圧値Ｖｉｎの信号が与えられると、電圧Ｖｄ１、Ｖｄ１’は、電圧Ｖａを中心として互いに反対の方向へシフトするので式（７）、式（８）で表すことができる。
Ｖｄ１＝Ｖａ＋ｂ・Ｖｉｎ                                …式（７）
Ｖｄ１’＝Ｖａ−ｂ・Ｖｉｎ                              …式（８）
【００４１】
式（７）、（８）中のｂはフィルタの周波数特性によって決まる値で、ＤＣ（直流）の場合には１となる。また、電圧Ｖｇ１、Ｖｇ１’は式（９）、式（１０）で表すことができる。
Ｖｇ１＝Ｖａ＋Ｖｃ−ｂ・Ｖｉｎ                          …式（９）
Ｖｇ１’＝Ｖａ＋Ｖｃ＋ｂ・Ｖｉｎ                        …式（１０）
簡単のためｂ＝１として、式（７）、式（９）を式（６）に代入して整理すると、式（１１）が得られる。
（Ｖｃ−Ｖｔｈ）／２＞Ｖｉｎ                            …式（１１）
【００４２】
式（１１）によれば、入力信号の電圧値Ｖｉｎが（Ｖｃ−Ｖｔｈ）／２を超えない限り、実施形態１のフィルタ回路はソースフォロワ型トランジスタをベースにしたフィルタ回路として正常に動作する。したがって、実施形態１のフィルタ回路は、電圧源１０１、１０２によって供給される電圧Ｖｃを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態１は、電圧Ｖｃを供給する電圧源１０１、１０２を追加したことにより、入力信号の電圧値Ｖｉｎがしきい値電圧の１／２に制限される従来技術よりも、Ｖｃ／２だけ入力信号の電圧値Ｖｉｎを拡張することができるものといえる。
【００４３】
（実施形態２）
１  構成
図４は、本発明の実施形態２のフィルタ回路を説明するための回路図である。なお、図４において、図１に示して説明した構成については同様の符号を付し、説明を一部略すものとする。なお、図４中に示した符号１５、１６、２１、２２は、後述する図５で電圧源を説明する際に図５と図４との関係を説明するために付された符号であって、いずれもノードを示している。
実施形態２のフィルタ回路は、ＰＭＯＳトランジスタ１〜４と、コンデンサ７、８と、電流源５、６と、電圧源３０１、３０２とを備えている。電圧源３０１、３０２によって供給される電圧の値はＶｃである。
実施形態２のフィルタ回路は、図１に示した電圧源１０１、１０２とは異なる位置に電圧源３０１、３０２を備える点で実施形態１と相違する。
【００４４】
すなわち、ＰＭＯＳトランジスタ１について、ドレインは電源端子２３に接続され、ゲートは差動入力端子１１に接続されている。また、ＰＭＯＳトランジスタ１のソースは、コンデンサ７の一方の端子、ＰＭＯＳトランジスタ４のゲート、電圧源３０１の一方の端子に接続されている。電圧源３０１の他方の端子はＰＭＯＳトランジスタ３のドレインに接続されている。ＰＭＯＳトランジスタ２については、ドレインが電源端子２３に接続され、ゲートが差動入力端子１２に接続されている。また、ＰＭＯＳトランジスタ２のソースは、コンデンサ７の他方の端子、ＰＭＯＳトランジスタ３のゲート、電圧源３０２の一方の端子に接続されている。電圧源３０２の他方の端子は、ＰＭＯＳトランジスタ４のドレインに接続されている。
【００４５】
ＰＭＯＳトランジスタ３については、ソースが出力端子１３、コンデンサ８の一方の端子、電流源５に接続されている。また、ＭＯＳトランジスタ４については、ソースが出力端子１４、コンデンサ８の他方の端子、電流源６に接続されている。
図５は、図４に示した電圧源３０１を説明するための図であって、簡便に回路を表現するため、図４に示した回路のうちコンデンサを除いた図中の左半分のみの回路を実際の電流源回路を用いて電圧源３０１を表している。なお、電圧源３０１、３０２は同様の構成を有しているため、電圧源３０１の説明を電圧源３０２の説明に代えるものとする。
【００４６】
電圧源３０１は、電流源７２、７３と抵抗素子７１とから構成されている。電流源７２、７３には同じ値の電流が流れる。電流源５に流れる電流をＩ１とする。電流Ｉ１は、フィルタ回路が適正な特性を実現するため、ＭＯＳトランジスタ１、３に流すべき電流値である。また、電圧源３０１、３０２が電圧源として適正に機能するため抵抗素子７１に流れるべき電流値をＩｃとする。以上の条件の下、電流源５、７２、７３の各々に流れる電流ＩA、ＩB、ＩDは、以下の式によって表される。
ＩA＝Ｉ１                                …式（１２）
ＩB＝ＩD＝Ｉｃ＋Ｉ１                     …式（１３）
このように設定することで抵抗７１に流れる電流値はＩｃとすることができ、電圧源３０１の両方の端子１５、２１間に発生する電圧Ｖｃを式（５）で与えることができる。同様に電圧源３０２の両方の端子１６、２２間に発生する電圧も同様な式で与えることができる。
【００４７】
２  動作
次に、以上述べた実施形態２のフィルタ回路における、ＰＭＯＳトランジスタ３の動作を説明する。ＰＭＯＳトランジスタ３のソース電圧をＶｓ２、ゲート電圧をＶｇ２、ドレイン電圧をＶｄ２とする。ＰＭＯＳトランジスタ３がソースフォロワとして動作するためには、飽和領域条件である式（１４）を満足する必要がある。
Ｖｄ２−Ｖｓ２＜Ｖｇ２−Ｖｓ２−Ｖｔｈ    …式（１４）
【００４８】
ＶｔｈはＰＭＯＳトランジスタ３のしきい値電圧で、ＰＭＯＳトランジスタがエンハンスメント型である場合には負の数値である。電圧源３０１、３０２によって供給される電圧はＶｃである。また入力信号が０の場合、すなわち差動入力端子１１、１２の電圧が同じである場合、電圧Ｖｇ２’、Ｖｇ２も同じ電圧である。この時の電圧Ｖｇ２’、Ｖｇ２を電圧Ｖａとする。ＰＭＯＳトランジスタ３、４のドレイン電圧Ｖｄ２、Ｖｄ２’は電圧Ｖｇ２’、Ｖｇ２から電圧源３０１、３０２の電圧値Ｖｃを減算したＶａ−Ｖｃとなる。
【００４９】
差動入力端子１１、１２に信号Ｖｉｎが与えられた場合、電圧Ｖｇ２’、Ｖｇ２は、電圧Ｖａを中心として互いに反対の方向へシフトする。したがって、電圧Ｖｇ２、Ｖｇ２’は式（１５）、（１６）によって表すことができる。
Ｖｇ２’＝Ｖａ＋ｂ・Ｖｉｎ            …式（１５）
Ｖｇ２  ＝Ｖａ−ｂ・Ｖｉｎ            …式（１６）
【００５０】
ここで、ｂはフィルタの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。また、ＰＭＯＳトランジスタ３、４のドレイン電圧Ｖｄ２、Ｖｄ２’は式（１７）、式（１８）で表すことができる。
Ｖｄ２  ＝Ｖａ−Ｖｃ＋ｂ・Ｖｉｎ        …式（１７）
Ｖｄ２’＝Ｖａ−Ｖｃ−ｂ・Ｖｉｎ        …式（１８）
簡略のためｂ＝１として、式（１６）、式（１７）を式（１４）に代入して整理すると、式（１９）が得られる。
（Ｖｃ−Ｖｔｈ）／２＞Ｖｉｎ            …式（１９）
【００５１】
式（１９）は実施形態１において得られた式（１１）と同じである。このことから、実施形態２は、電圧源３０１、３０２をＰＭＯＳトランジスタ３、４のドレイン端子に接続しているが、電圧源をＰＭＯＳトランジスタ３、４のゲート端子に接続した実施形態１と同様の効果を得られることがわかる。
このような実施形態２のフィルタ回路は、入力信号である電圧Ｖｉｎが（Ｖｃ−Ｖｔｈ）／２を超えない限り、ソースフォロワをベースとしたフィルタとして正常に動作する。このため、電圧源３０１、３０２を追加したことにより、Ｖｃ／２だけ入力信号電圧を従来技術よりも拡張することができる。
【００５２】
（実施形態３）
１  構成
図６は、本発明の実施形態３のフィルタ回路を説明するための図である。実施形態３のフィルタ回路は、ＮＭＯＳトランジスタ３１、３２と、ＰＭＯＳトランジスタ３３、３４と、コンデンサ３９、４０と、電流源３５〜３８と、電圧源５０１、５０２と、を備えている。電圧源５０１、５０２によって供給される電力値はＶｃである。
ＮＭＯＳトランジスタ３１、３２のゲートはそれぞれ差動入力端子４３、４４である。符号４５、４６は出力端子を示し、符号５８は正の電源端子、符号５７は負の電源端子を示している。また、図中に示した符号４７、４８、５１、５２は、図３に示した電圧源との関係を説明するための符号であって、いずれもノードを示している。
【００５３】
ＮＭＯＳトランジスタ３１については、ドレインが正の電源端子５８に接続され、ゲートが差動入力端子４３に接続されている。ＮＭＯＳトランジスタ３１のソースは、ＰＭＯＳトランジスタ３３のドレインと、電圧源５０１の一方の端子と、コンデンサ４０の一方の端子と、電流源３５とに接続されている。電圧源５０１の他方の端子はＰＭＯＳトランジスタ３４のゲートに接続されている。
【００５４】
ＮＭＯＳトランジスタ３２については、ドレインが正の電源端子５８に接続され、ゲートが差動入力端子４４に接続されている。ＮＭＯＳトランジスタ３２のソースは、ＰＭＯＳトランジスタ３４のドレインと、電圧源５０２の一方の端子と、コンデンサ４０の他の端子と、電流源３６とに接続されている。電圧源５０２の他方の端子はＰＭＯＳトランジスタ３３のゲートの端子５１に接続されている。
ＰＭＯＳトランジスタ３３については、ソースが電流源３７、コンデンサ３９の一方の端子、出力端子４５に接続されている。ＰＭＯＳトランジスタ３４のソースは、電流源３８と、コンデンサ３９の他端と、出力端子４６に接続されている。
【００５５】
電圧源５０１、５０２は、実施形態１において図３に示した電圧源１０１と同様の構成を有している。ただし、実施形態３では、図３に示した電圧源が電圧源５０１である場合、図３に示した端子６６が図６の端子５２と接続し、図３に示した端子６７が図６の端子４７に接続される。また、図３に示した電圧源が電圧源５０２である場合、図３に示した端子６６が図６の端子５１と接続し、図３に示した端子６７が図６の端子４８に接続される。
【００５６】
２  動作
次に、実施形態３における、ＰＭＯＳトランジスタ３３の動作について説明する。ＰＭＯＳトランジスタ３３のソース電圧をＶｓ３、ゲート電圧をＶｇ３、ドレイン電圧をＶｄ３とする。ＰＭＯＳトランジスタ３３がソースフォロワとして動作するためには、飽和領域条件である式（２０）を満足する必要がある。
Ｖｄ３−Ｖｓ３＜Ｖｇ３−Ｖｓ３−Ｖｔｈ          …式（２０）
【００５７】
ＶｔｈはＰＭＯＳトランジスタ３３のしきい値電圧で、ＰＭＯＳトランジスタ３３がエンハンスメント型である場合には負の数値にある。電圧源５０１、５０２によって供給される電圧はＶｃである。入力信号が０の場合、すなわち差動入力端子４３、４４の電圧が同じである場合、電圧Ｖｄ３、Ｖｄ３’は同じ電圧になる。この時の電圧Ｖｄ３、Ｖｄ３’をＶａとする。端子５１、５２の電圧Ｖｇ３、Ｖｇ３’はＶｄ３、Ｖｄ３’に電圧源５０１、５０２が供給する電圧値Ｖｃを加算したＶａ＋Ｖｃとなる。
【００５８】
差動入力端子４３、４４に信号Ｖｉｎが与えられると、端子４７、４８の電圧Ｖｄ３、Ｖｄ３’は、電圧Ｖａを中心として互いに反対の方向へシフトする。電圧Ｖｄ３、Ｖｄ３’は、以下の式（２１）、（２２）によって表される。
Ｖｄ３  ＝Ｖａ＋ｂ・Ｖｉｎ                    …式（２１）
Ｖｄ３’＝Ｖａ−ｂ・Ｖｉｎ                    …式（２２）
【００５９】
ここで、ｂはフィルタの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。また、Ｖｇ３、Ｖｇ３’は式（２３）、式（２４）で表すことができる。
Ｖｇ３  ＝Ｖａ＋Ｖｃ−ｂ・Ｖｉｎ                …式（２３）
Ｖｇ３’＝Ｖａ＋Ｖｃ＋ｂ・Ｖｉｎ                …式（２４）
以下、簡略のためｂ＝１として、式（２１）、式（２３）を式（２０）に代入して整理すると、式（２５）が得られる。
（Ｖｃ−Ｖｔｈ）／２＞Ｖｉｎ                    …式（２５）
【００６０】
式（２５）から、実施形態３においても、入力信号の電圧Ｖｉｎが（Ｖｃ−Ｖｔｈ）／２を超えない限り、フィルタ回路がソースフォロワをベースにしたフィルタ回路として正常に動作することが分かる。また、式（２５）は実施形態１で得られた式（１０）と同様の式である。したがって、図６のようにＭＯＳトランジスタ３１とＭＯＳトランジスタ３３及びＭＯＳトランジスタ３２とＭＯＳトランジスタ３４をそれぞれ互いに折り返し、電圧源５０１、５０２を追加した場合にも実施形態１と同様に、入力信号電圧を拡張することができる。
【００６１】
（実施形態４）
１  構成
図７は、本発明の実施形態４のフィルタ回路を説明するための図である。実施形態４では、図７のうち、図６で説明した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
実施形態４のフィルタ回路は、ＮＭＯＳトランジスタ３１、３２と、ＰＭＯＳトランジスタ３３、３４と、コンデンサ３９、４０と、電流源３５〜３８と、電圧源６０１、６０２と、を備えている。電圧源６０１、６０２によって供給される電力値はＶｃである。ＮＭＯＳトランジスタ３１、３２のゲート端子はそれぞれ差動入力端子４３、４４に接続されている。符号４５、４６は出力端子を示し、符号５８は正の電源端子、符号５７は負の電源端子を示している。また、４７、４８、５５、５６は後述する図８の電圧源との関係を示すために付された符号であって、いずれもノードを示している。
【００６２】
実施形態４は、ＰＭＯＳトランジスタ３３、３４のドレインに電圧源６０１、６０２を備えている点で、ＰＭＯＳトランジスタ３３、３４のゲートに電圧源５０１、５０２を備えた実施形態３と相違する。
すなわち、実施形態４では、ＮＭＯＳトランジスタ３１について、ドレインが電源端子５８に接続され、ゲートが差動入力端子４３に接続され、ソースがＰＭＯＳトランジスタ３４のゲート、電圧源６０１の一方の端子、コンデンサ４０の一方の端子、電流源３５に接続されている。電圧源６０１の他方の端子は、ＰＭＯＳトランジスタ３３のドレインと端子５５において接続されている。
【００６３】
ＮＭＯＳトランジスタ３２については、ドレインが電源端子５８に接続され、ゲートが差動入力端子４４に接続され、ソースがＰＭＯＳトランジスタ３３のゲート、電圧源６０２の一方の端子、コンデンサ４０の他方の端子、電流源３６に接続されている。電圧源６０２の他方の端子は、ＰＭＯＳトランジスタ３４のドレインと接続されている。
ＰＭＯＳトランジスタ３３のソースは、電流源３７、コンデンサ３９の一方の端子、出力端子４５に接続されている。ＰＭＯＳトランジスタ３４のソースは、電流源３８、コンデンサ３９の他方の端子、出力端子４６に接続されている。
【００６４】
図８は、図７に示した電圧源６０１を説明するための図である。実施形態４では、説明を簡単化するため、図７に示したフィルタ回路のうち容量を除いた図中の左半分のみの回路を実際の電流源回路を用いて表している。なお、電圧源６０１、６０２は同様の構成を有しているため、電圧源６０１の説明を電圧源６０２の説明に代えるものとする。ただし、電圧源６０２の場合、図中に示したノード５５が図７に示したノード５６になる。
【００６５】
図示したように、実施形態４の電圧源６０１は電流源７７、７８と抵抗素子７６から構成されている。電流源３５、３７、７７、７８の各々に流れる電流値を、ＩE、ＩF、ＩG、ＩHとすると、ＩE、ＩF、ＩG、ＩHは、以下の式（２６）〜（２９）によって表される。
ＩE＝Ｉ２                              …式（２６）
ＩF＝Ｉ３                              …式（２７）
ＩG＝Ｉｃ                              …式（２８）
ＩＨ＝Ｉ３＋Ｉｃ                       …式（２９）
【００６６】
上記した式において、Ｉｃは電圧源６０１が適正な電圧源として機能するために抵抗素子７６に流すべき電流値である。Ｉ２、Ｉ３は、フィルタ回路が適正な特性を実現するためＭＯＳトランジスタ３１、３３に流すべき電流値である。
このように設定することで抵抗７６に流れる電流値はＩｃとすることができ、電圧源６０１の両方の端子４７，５５間に発生する電圧Ｖｃを式（５）で与えることができる。同様に電圧源６０２の両方の端子４８、５６間に発生する電圧も同様な式で与えることができる。
【００６７】
２  動作
次に、以上述べた実施形態４のフィルタ回路における、ＰＭＯＳトランジスタ３３の動作を説明する。ＰＭＯＳトランジスタ３３のソース電圧をＶｓ４、ゲート電圧をＶｇ４、ドレイン電圧をＶｄ４とし、ＰＭＯＳトランジスタ３４のソース電圧をＶｓ４’、ゲート電圧をＶｇ４’、ドレイン電圧をＶｄ４’とする。ＰＭＯＳトランジスタ３３がソースフォロワとして動作するためには、飽和領域条件である式（３０）を満足する必要がある。
Ｖｄ４−Ｖｓ４＜Ｖｇ４−Ｖｓ４−Ｖｔｈ      …式（３０）
【００６８】
ＶｔｈはＰＭＯＳトランジスタ３３のしきい値電圧で、ＰＭＯＳトランジスタ３３がエンハンスメント型である場合には負の数値である。
入力信号が０の場合、すなわち差動入力端子４３、４４の電圧が同じである場合、電圧Ｖｇ４’、Ｖｇ４も同じ電圧である。この時の電圧Ｖｇ４’、Ｖｇ４の値をＶａとする。同様に、電圧Ｖｄ４、Ｖｄ４’はＶｇ４’、Ｖｇ４の電圧Ｖａから電圧源６０１、６０２によって供給される電圧値Ｖｃを減算したＶａ−Ｖｃとなる。
【００６９】
差動入力端子に信号Ｖｉｎが与えられた場合、端子４７、４８の電圧Ｖｇ４’、Ｖｇ４は、電圧Ｖａを中心として互いに反対の方向へシフトする。このため、電圧Ｖｇ４’、Ｖｇ４は、式（３１）、（３２）によって表される。
Ｖｇ４’＝Ｖａ−ｂ・Ｖｉｎ                  …式（３１）
Ｖｇ４  ＝Ｖａ＋ｂ・Ｖｉｎ                  …式（３２）
【００７０】
ｂはフィルタの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。また、端子５５、５６の電圧Ｖｄ４、Ｖｄ４’は式（３３）、式（３４）によって表される。
Ｖｄ４  ＝Ｖａ−Ｖｃ＋ｂ・Ｖｉｎ            …式（３３）
Ｖｄ４’＝Ｖａ−Ｖｃ−ｂ・Ｖｉｎ            …式（３４）
【００７１】
以下、簡略のためｂ＝１として、式（３２）、式（３３）を式（３０）に代入して整理すると式（３５）が得られる。
（Ｖｃ−Ｖｔｈ）／２＞Ｖｉｎ                …式（３５）
式（３５）は、前記した実施形態１で得られる式（１１）、実施形態２で得られる式（１９）、実施形態３で得られる式（２５）と同様の式である。したがって、実施形態４にあっても、電圧源６０１、６０２を追加したことでフィルタ回路の入力信号電圧をＶｃ／２だけ拡張することができることが明らかである。
【００７２】
（実施形態５）
１  構成
図９は、実施形態５のフィルタ回路を説明するための図である。実施形態５では、図９のうち、図４で説明した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
実施形態５のフィルタ回路は、図４に示した実施形態２のフィルタ回路の正、負の電源端子２４、２３を除く全ての回路素子を図中で上下を反転させた上で、ＰＭＯＳトランジスタ１〜４をＮＭＯＳトランジスタ８０３〜８０６に置換えたものである。
【００７３】
２  動作
次に、図９に示した実施形態５のフィルタ回路における、ＮＭＯＳトランジスタ８０３の動作について説明する。ＮＭＯＳトランジスタ８０３のソース電圧をＶｓ５、ゲート電圧をＶｇ５，ドレイン電圧をＶｄ５とし、ＮＭＯＳトランジスタ８０４のソース電圧をＶｓ５’、ゲート電圧をＶｇ５’，ドレイン電圧をＶｄ５’とする。このとき、ＮＭＯＳトランジスタ８０３がソースフォロワとして動作するためには、各電圧が飽和領域条件である式（３６）を満たす必要がある。
Ｖｄ５−Ｖｓ５＞Ｖｇ５−Ｖｓ５−Ｖｔｈ                …式（３６）
【００７４】
式（３６）において、ＶｔｈはＮＭＯＳトランジスタ８０３のしきい値電圧で、ＮＭＯＳトランジスタ８０３がエンハンスメント型である場合には正の数値である。電圧源８０１、８０２によって供給される電圧はＶｃである。また入力信号が０の場合、すなわち差動入力端子１１、１２の電圧が同じである場合、電圧Ｖｇ５’、Ｖｇ５も同じ電圧である。この時の電圧Ｖｇ５’、Ｖｇ５を電圧Ｖａとする。電圧Ｖｄ５、Ｖｄ５’はＶｇ５’、Ｖｇ５に電圧源８０１、８０２の電圧値Ｖｃを加算したＶａ＋Ｖｃとなる。
【００７５】
差動入力端子１１、１２に信号Ｖｉｎが与えられた場合、電圧Ｖｇ５’、Ｖｇ５は、電圧Ｖａを中心として互いに反対の方向へシフトする。したがって、電圧Ｖｇ５、Ｖｇ５’は式（３７）、（３８）によって表すことができる。
Ｖｇ５’＝Ｖａ−ｂ・Ｖｉｎ            …式（３７）
Ｖｇ５  ＝Ｖａ＋ｂ・Ｖｉｎ            …式（３８）
【００７６】
ここで、ｂはフィルタの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。また、電圧Ｖｄ５、Ｖｄ５’は式（３９）、式（４０）で表すことができる。
Ｖｄ５  ＝Ｖａ＋Ｖｃ−ｂ・Ｖｉｎ        …式（３９）
Ｖｄ５’＝Ｖａ＋Ｖｃ＋ｂ・Ｖｉｎ        …式（４０）
簡略のためｂ＝１として、式（３８）、式（３９）を式（３６）に代入して整理すると、式（４１）が得られる。
（Ｖｃ＋Ｖｔｈ）／２＞Ｖｉｎ            …式（４１）
【００７７】
式（４１）によれば、入力信号の電圧値Ｖｉｎが（Ｖｃ＋Ｖｔｈ）／２を超えない限り、実施形態５のフィルタ回路はソースフォロワ型トランジスタをベースにしたフィルタ回路として正常に動作する。したがって、実施形態５のフィルタ回路は、電圧源８０１、８０２によって供給される電圧Ｖｃを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態５は、電圧Ｖｃを供給する電圧源８０１、８０２を追加したことにより、入力信号の電圧値Ｖｉｎがしきい値電圧の１／２に制限される従来技術よりも、Ｖｃ／２だけ入力信号の電圧値Ｖｉｎを拡張することができるものといえる。
【００７８】
なお、式（４１）はＮＭＯＳトランジスタ８０３の動作条件から得られたものであり、実施形態１〜４の場合に適用される式（１１）は及び実施形態１、２のＰＭＯＳトランジスタ３、実施形態３，４のＰＭＯＳトランジスタ３３のようにＭＯＳトランジスタの導電型がＰ型であること由来している。すなわち実施形態５のフィルタ回路も、電圧源８０１、８０２を備えたことにより、実施形態２〜４と同様に、フィルタ回路の入力信号電圧を拡張することができる。この場合に適用される式はＭＯＳトランジスタの導電型がＮ型である式（４１）となる。
【００７９】
さらに、実施形態１では、容量１及び２がＭＯＳトランジスタ１と２及びＭＯＳトランジスタ３と４のそれぞれのソース端子間に図１に示すように接続されているが、その代わりにそれぞれのＭＯＳトランジスタ１と２のソースとアナロググランド（例えば負の電源端子あるいは正の電源端子）の間に容量１の２倍の容量値を有する容量を接続し、さらにＭＯＳトランジスタ３と４のソースとアナロググランドの間に容量２の２倍の容量値を有する容量を接続してもフィルタとして同じ特性を実現できる。このような構成の変更は実施形態２乃至５においても実施することができる。このような構成の変更は容量の数が２倍で容量値もまた２倍になるため行わないが、ＭＯＳのソース・基板間のダイオード接合容量を活用する場合はこのような方法を用いることになる。
【００８０】
（実施例１）
以上説明したように、実施形態１〜５は、電圧源を追加することにより、フィルタ回路の入力信号レベルを大きくすることができる。式（１１）等から明らかなように、実施形態１〜５は、電圧源の電圧値Ｖｃを大きくするほど入力信号レベルを大きくできる。ただし、電圧源によって供給される電圧値を、設計値として設定された電圧値Ｖｃではなく、式（４２）または式（４３）を満たす電圧値Ｖｃｓｔに設定することにより、より低い電源電圧を使って入力信号レベルを効率的に拡張することができる。
【００８１】
電圧値Ｖｃｓｔは、式（４２）または式（４３）に示したように、電圧値Ｖｃからフィルタ回路を構成するＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ３、４）のしきい値Ｖｔｈを減算した結果、あるいは電圧値ＶｃとＭＯＳトランジスタ（例えば図９に示したＮＭＯＳトランジスタ８０３，８０４）のしきい値Ｖｔｈを加算した結果得られる値である。
Ｖｃｓｔ＝Ｖｃ−Ｖｔｈ                  …式（４２）
Ｖｃｓｔ＝Ｖｃ＋Ｖｔｈ                  …式（４３）
【００８２】
図１０は、式（４２）を満たす電圧源の具体例示した回路図である。図１０の回路は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈに対応して電圧源の電圧Ｖｃを生成する回路である。このように、生成される電圧値が回路に含まれる他の素子の条件に応じて調整される電圧源を、本明細書では、適応型電圧生成回路と記すものとする。
図１０に示した電圧源の回路は、ＰＭＯＳトランジスタ９４、９２、８２、８７、ＮＭＯＳトランジスタ９３、９１、８１、８６と、抵抗素子８３、８８、９５と、差動増幅器９６と、電圧源として機能する回路９７、９８と、電流制御端子９０１、９０２と、端子８４、８５、８９、９０、９９、９００、９０３と、正及び負の電源端子９０４、９０５とを備えている。
【００８３】
ＰＭＯＳトランジスタ９４のゲートとドレインは、端子９０３に接続されている。また、ＰＭＯＳトランジスタ９４のソースは正の電源端子９０４に接続されている。端子９０３は抵抗素子９５の一端に接続されていて、抵抗素子９５の他方の端子９９は、ＮＭＯＳトランジスタ９３のドレイン及び差動増幅器９６の非反転入力端子に接続し、差動増幅器の反転入力端子９００に電圧Ｖｄｄ−Ｖｒｅｆが供給されている。
【００８４】
差動増幅器９６の出力端子である電流制御端子９０１は、ＮＭＯＳトランジスタ９３、９１、８１、８６のゲートに接続し、ＮＭＯＳトランジスタ９３、９１、８１、８６のソースは負の電源端子９０５に接続されている。ＮＭＯＳトランジスタ９１のドレイン端子である電流制御端子９０２はＰＭＯＳトランジスタ９２のゲートとドレインを接続した端子、ＰＭＯＳトランジスタ８２、８７のゲート端子に接続されている。
【００８５】
ＰＭＯＳトランジスタ９２、８２、８７のソースは正の電源端子９０４に接続し、ＰＭＯＳトランジスタ８２のドレインは抵抗素子８３の一方の端子８４に接続し、ＭＯＳトランジスタ８７のドレインは抵抗素子８８の一方の端子８９に接続し、ＮＭＯＳトランジスタ８１のドレインは抵抗素子８３の他方の端子８５に接続し、ＮＭＯＳトランジスタ８６のドレインは抵抗素子８８の他方の端子９０に接続している。
【００８６】
図１０において、点線で囲んだ回路９７は図３に示した電圧源と同様の回路であり、図１に示した電圧源１０１に相当する。図１０に示した端子８４、８５は、図１に示した端子１８、１５に相当する。また、点線で囲んだ回路９８は、図１の回路の電圧源１０２に相当し、端子８９、９０がそれぞれ図１の端子１７、１６に相当する。従って、端子８４，８５の間及び端子８９、９０の間に電圧源の電圧Ｖｃが発生することになる。
【００８７】
次に図１０の電圧源回路の動作について説明する。
図１０の説明においては、理解の簡単のため、ＮＭＯＳトランジスタ９３、９１、８１、８６が同一の素子サイズを有し、また、ＰＭＯＳトランジスタ９２、８２、８７が同一のサイズを有するものとする。さらに、抵抗素子８３、８８、９５の抵抗値を全て同じものとする。このような条件の下、共通のゲート端子を有するＮＭＯＳトランジスタ９３、９１、８１、８６と、ＰＭＯＳトランジスタ９２、８２、８７、これらのＭＯＳトランジスタから電流を供給される抵抗素子９５、８３、８８、ＮＭＯＳトランジスタ９４に流れる電流は全て同じになる。
【００８８】
このため、抵抗素子８３、８８、９５の両端子に発生する電圧Ｖｃも等しい値になる。差動増幅器９６の出力信号はＮＭＯＳトランジスタ９３のゲートへ与えられて、ＮＭＯＳトランジスタ９３に流れる電流を制御する。この制御された電流により、端子９９に発生する電圧が制御される。端子９９は差動増幅器９６の非反転入力端子に接続されている。
従って差動増幅器９６、ＮＭＯＳトランジスタ９３、ＭＯＳトランジスタ９４、抵抗素子９５は負帰還回路を形成している。負帰還回路内のループゲインが十分高ければ端子９９の電圧は式（４４）に示すように端子９００の電圧Ｖ９００に等しくなる。
Ｖ９９＝Ｖ９００                    …式（４４）
【００８９】
ここで端子９００の電圧は式（４５）に示すように正の電源電圧Ｖｄｄより基準電圧Ｖｒｅｆだけ低い値であるＶｄｄ−Ｖｒｅｆとする。
Ｖ９００＝Ｖｄｄ−Ｖｒｅｆ          …式（４５）
ここで基準電圧Ｖｒｅｆは電源電圧、環境温度によらずいつも一定で、通常は基準電圧源から生成されるものである。また端子９９の電圧Ｖ９９は式（４６）に示すように正の電源電圧Ｖｄｄから抵抗素子９５の端子間電圧ＶｃとＭＯＳトランジスタ９４のソース・ゲート間電圧Ｖｓｇを差引いた値になる。
Ｖ９９＝Ｖｄｄ−Ｖｓｇ−Ｖｃ        …式（４６）
【００９０】
ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓと、ソース・ゲート間電圧Ｖｓｇは、Ｖｇｓ＝−Ｖｓｇという関係があるので式（４４）〜（４６）より式（４７）の関係式が得られる。
Ｖｒｅｆ＝Ｖｃ−Ｖｇｓ              …式（４７）
ＰＭＯＳトランジスタ９４に流れる電流が小さい場合またはＰＭＯＳトランジスタのサイズが十分大きい場合、ゲート・ソース間電圧ＶｇｓはＰＭＯＳトランジスタのしきい値電圧Ｖｔｈに近い値に設定することができる。このような場合、基準電圧Ｖｒｅｆは、式（４８）のように近似することができる。
Ｖｒｅｆ＝Ｖｃ−Ｖｔｈ              …式（４８）
【００９１】
式（４９）は電圧値ＶｃからＰＭＯＳトランジスタのしきい値電圧Ｖｔｈを減算した値がしきい値電圧の変動に関係なくいつも一定値であるＶｒｅｆになることを示している。すなわち式（４２）を実現している。言い換えると、図１０の回路はＶｃ−Ｖｔｈがいかなる場合でもいつも一定に制御できるので低い電源電圧の元で最大限に入力信号電圧を設定することができる。
【００９２】
なお、図１０は式（４２）を実現するものである。ただし、実施形態２を実施形態５の構成としたように、図１０に示した回路の正、負の電源端子９０４、９０５を除く全ての回路素子を図中で上下を反転させた上で、全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタへまた全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタへ置換えることで式（４３）を実現する回路を得ることができる。この場合、端子９００の電圧は式（４５）ではなく負の電源電圧Ｖｓｓより基準電圧Ｖｒｅｆだけ高い値であるＶｓｓ＋Ｖｒｅｆにすればよい。
【００９３】
（実施例２）
図１１は、図１０に示した電圧源よりも高い精度で電圧Ｖｃを供給できる電圧源の回路を例示した図である。図１１に示した回路は、図１０に示した実施例１の回路に対し、ＰＭＯＳトランジスタ９１２、９１３、ＮＭＯＳトランジスタ９１１、電流源９１４を追加して構成される。
すなわち、実施例２の電圧源では、差動増幅器９６の電流制御端子９０１がＮＭＯＳトランジスタ９１１のゲートに接続され、ＭＯＳトランジスタ９１１のドレインがＰＭＯＳトランジスタ９１２のドレインとゲートとに、端子９１５を介して接続されている。また、ＰＭＯＳトランジスタ９１３は、ゲートが端子９１５に接続され、ドレインが端子９０３に接続されている。電流源９１４は、端子９０３に接続されている。
【００９４】
このように構成された実施例２の電圧源において、ＭＯＳトランジスタ９１１と、ゲートを共通とするＭＯＳトランジスタ９３との素子サイズを同じにする。またＭＯＳトランジスタ９１２、９１３の素子サイズをＭＯＳトランジスタ９４と同じにする。このようにした場合、図１１の回路に含まれる全てのＭＯＳトランジスタ、全ての抵抗素子に同一の値の電流が流れる。抵抗素子８３、８８、９５の端子間の電圧Ｖｒも等しい値になる。
ここで、ＮＭＯＳトランジスタ９３、ＰＭＯＳトランジスタ９１３に流れる電流は等しい。このため、ＭＯＳトランジスタ９４に流れる電流は、抵抗素子９５に流れる電流値に依存することなく、電流源９１４に流れる電流によって決定することになる。
【００９５】
このため、実施例２において、電流源９１４の電流値を、ＭＯＳトランジスタのゲート・ソース間の電圧がより正確にしきい値電圧Ｖｔｈになるように設定すれば、実施例１よりも高い精度で電圧値Ｖｃを供給できる電圧源を提供することが可能になる。このような実施例２の電圧源によれば、供給される電圧値の変動を小さく見積もることができるので、より低い電源電圧の電圧源を使って入力信号レベルを効率的に拡張することができる。なお、図１１は式（４２）をより正確に実現するものであるが、図１１に示した回路の正、負の電源端子９０４、９０５を除く全ての回路素子を図中で上下を反転させた上で、全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタへまた全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタへ置換えることで式（４３）をより正確に実現する回路を得ることができる。この場合、端子９００の電圧は式（４５）ではなく負の電源電圧Ｖｓｓより基準電圧Ｖｒｅｆだけ高い値であるＶｓｓ＋Ｖｒｅｆにすればよい。
【産業上の利用可能性】
【００９６】
本発明は、最大入力信号レベルがＭＯＳトランジスタのしきい値電圧の制限を受けないことが望ましいフィルタ回路全般に適用することができる。
【符号の説明】
【００９７】
１、２，３、４、３３、３４、６１、８２、８７、９２、９４、９１２、９１３
ＰＭＯＳトランジスタ
５、６、３５、３６、３７、３８、７２、７７、  電流源
７、８、３９、４０  コンデンサ
１１ 、１２、４３、４４  差動入力端子
１３、１４、４５、４６  出力端子
２３、２４、５７、５８、６８、６９、１０５  電源端子
３１、３２、６２、８１、８６、９１、９３、９１１  ＮＭＯＳトランジスタ
６３、７１、７６、８３、８８、９５  抵抗素子
９６  差動増幅器
９７、９８  回路
１０１、１０２、３０１、３０２、５０１、５０２、６０１、６０２、８０１、８０２
電圧源
９００  反転入力端子
９０１、９０２  電流制御端子
【図１】
2010226355.tif 000003
【図２】
2010226355.tif 000004
【図３】
2010226355.tif 000005
【図４】
2010226355.tif 000006
【図５】
2010226355.tif 000007
【図６】
2010226355.tif 000008
【図７】
2010226355.tif 000009
【図８】
2010226355.tif 000010
【図９】
2010226355.tif 000011
【図１０】
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【図１１】
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【図１２】
2010226355.tif 000014