(57)【要約】【課題】周波数帯域を制限するフィルタ回路に関し、周波数とは、独立に利得を調整する。【解決手段】第１の電圧／電流変換回路（１２）に、係数設定回路（１６）からの第１の制御信号と利得調整のための第２の制御信号とから作成した第３の信号を入力し、第２の電圧／電流変換回路（１４）に、第１の制御信号を入力する。このため、周波数と、利得を独立に制御したフィルタを実現できる。【選択図】図１
2010154402.tif 000002
【特許請求の範囲】
【請求項１】
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、
前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、
前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、
第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、
前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整する
ことを特徴とするフィルタ回路。
【請求項２】
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、
前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、
前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、
第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、
前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力する
ことを特徴とするフィルタ回路。
【請求項３】
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、
前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、
前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、
前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、
第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、
前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整するフィルタ回路を有する
ことを特徴とする波形等化用の連続時間フィルタ。
【請求項４】
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、
前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、
前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、
前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、
第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、
前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力するフィルタ回路を有する
ことを特徴とする波形等化用の連続時間フィルタ。
【請求項５】
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、入力された信号のレベルを調整し、且つ波形等化する連続時間フィルタと、
前記連続時間フィルタの出力から前記連続時間フィルタのゲイン調整信号を作成する自動ゲイン制御回路と、
前記連続時間フィルタの周波数調整信号を出力する周波数調整回路とを有し、
前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、
前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、
前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、
第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、
前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整するフィルタ回路を有する
ことを特徴とする信号再生装置。
【請求項６】
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、入力された信号のレベルを調整し、且つ波形等化する連続時間フィルタと、
前記連続時間フィルタの出力から前記連続時間フィルタのゲイン調整信号を作成する自動ゲイン制御回路と、
前記連続時間フィルタの周波数調整信号を出力する周波数調整回路とを有し、
前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力するフィルタ回路を有する
ことを特徴とする信号再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号再生装置や通信装置に使用されるフィルタ回路、連続時間フィルタ及び信号再生装置に関し、特に、利得制御機能を持つフィルタ回路、連続時間フィルタ及び信号再生装置に関する。
【背景技術】
【０００２】
フィルタ回路は、信号の帯域調整のため、広く利用されている。例えば、磁気デイスク装置の信号再生部のリードチャネル回路（RDC）は、図２２のように、構成されている。
【０００３】
磁気ヘッド（図示せず）からの再生信号は、ハイパスフィルタ（HPF）１０００で入力され、低周波数成分がカットされる。ハイパスフィルタ１０００の出力は、アナログフロントエンド（AFE）回路１００２に入力される。
【０００４】
ＡＦＥ回路１００２の主要回路は、可変ゲインアンプ（ＶＧＡ）１００４と、連続時間フィルタ（ＣＴＦ）１００６とで構成される。外部からの制御信号により、ＶＧＡ１００４は、リード信号の振幅を最適値に調整し、ＣＴＦ１００６は、遮断周波数を調整し、波形等化を行う。
【０００５】
ＣＴＦ１００６の出力は、ＡＤＣ（アナログ・デジタル変換器）１１００により、デジタル値に変換され、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｎｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタ１１０２に入力する。ＦＩＲフィルタ１１０２は、ＰＲチャネルの等化を行い、ビタビ検出器１１０４に出力される。ビタビ検出器１１０４は、最尤復号を行い、復号結果を、ハードデイスクコントローラ（ＨＤＣ）の復調回路に出力する。
【０００６】
一方、タイミングリカバリー回路１０１０は、タイムベースジェネレータ（ＴＢＧ）１０１２のクロックを、ＦＩＲフィルタ１１０２の出力と、ビタビ検出器１１０４の出力とで、補正し、ＡＤＣ１１００のサンプルクロックを補正する。
【０００７】
又、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路１０２０は、ＦＩＲフィルタ１１０２の出力と、ビタビ検出器１１０４の出力とから、ＶＧＡ１００４のゲインを調整する。更に、周波数調整（Ｆｃ  Ｔｕｎｉｎｇ）回路１０１４は、タイムベースジェネレータ１０１２のクロックから周波数調整信号を作成し、ＣＴＦ１００６の周波数を調整する。
【０００８】
図２４は、従来のＶＧＡ１００４及びＣＴＦ１００６の構成図である。ＶＧＡ１００４は、この例では、３段のＶＧＡＧ１〜Ｇ３で構成され、各々ＡＧＣ回路１０２０のゲイン調整信号１〜３により、ゲイン調整される。
【０００９】
一方、ＣＴＦ１００６は、一般的に、一次のローパスフィルタ１２０６および二次のローパスフィルタ１２００〜１２０４を、多段に接続し、全体で、７次(７−ｐｏｌｅ)の規模で構成されている場合が多い。
【００１０】
ＣＴＦ１００６の機能は、ノイズを除去する他に、裾野が広がっている波形をスリムにする波形等化の役割も持つ。この波形等化は、高域を強調すること(Ｂｏｏｓｔ)によって行う。高域強調のためには、２次のハイパスフィルタ特性を利用するため、ＣＴＦは、ノイズ除去のためのローパスフィルタと、波形等化のためのハイパスフィルタとを組み合わせた形となる。
【００１１】
ところで、ハイパスフィルタは、零点を有するため、ローパスフィルタの高域遮断特性に影響を与える。ローパスフィルタの場合、高域の減衰傾斜は、次数(極数)によって決まるが、零点の存在は、極を相殺してしまう。例えば、３次のローパスフィルタの減衰傾斜は、−１８ｄＢ／ｏｃｔであるが、これに、２次のハイパスフィルタ機能を付加した場合、高域の減衰傾斜は、−６ｄＢ／ｏｃｔとなり、一次ローパスフィルタの性能と同じになってしまう。
【００１２】
このため、十分なノイズ除去機能を確保するために、ＣＴＦ１００６は、一般に高次のフィルタ回路が用いられる。実際のハードデイスクドライブでは、７次のフィルタが用いられるケースが最も多く、７次であれば、等化機能として２個の零点を持たせたとしても、なお、５次の減衰傾斜を確保できる。
【００１３】
次に、従来の一次ローパスフィルタを説明する。図２５は、一次ローパスフィルタの伝達関数のブロック図、図２６は、一次ローパスフィルタのＧｍ−Ｃ回路の構成図である。一次ローパスフィルタの伝達関数Ｔｌｐ１（Ｓ）は、次式（１）で与えられる。
【００１４】
【数１】
2010154402.tif 000003
【００１５】
式（１）において、ω0は固有角周波数[rad/sec]であり、一次ローパスフィルタの低域遮断周波数に相当する。Ｓはラプラスの演算子である。
【００１６】
図２５は、式（１）の伝達関数から導かれる一次ローパスフィルタのブロック構成図である。伝達コンダクタンス回路Ｇｍを使用すると、固有角周波数ω0は、容量Ｃと伝達コンダクタンスＧｍとの比によって、次式（２）のように表すことができる。
【００１７】
【数２】
2010154402.tif 000004
【００１８】
式（２）を式（１）に代入すると、一次ローパスフィルタの伝達関数は、以下の（３）式のように、変換することができる。
【００１９】
【数３】
2010154402.tif 000005
【００２０】
図２６は、完全積分器を、伝達コンダクタンスＧｍとＣとで構成する場合、上記（３）式から導くことができるＧｍ−Ｃ回路で構成された一次ローパスフィルタの回路図である。
【００２１】
図２６において、一対の伝達コンダクタンス回路１２０６−１，１２０６−２が、直列接続される。出力側の伝達コンダクタンス回路１２０６−２が、入力Ｖｉｎと出力Ｖｏｕｔの差分を演算する。これらの伝達コンダクタンス回路１２０６−１，１２０６−２は、制御周波数入力Ｃｏｎｔ＿Ｆｃで、周波数が調整される。
【００２２】
次に、従来の２次ローパスフィルタを説明する。図２７は、二次ローパスフィルタの伝達関数のブロック図、図２８は、二次ローパスフィルタのＧｍ−Ｃ回路の構成図である。二次ローパスフィルタの伝達関数は、次式（４）で表される。式（４）において、ω0は共振角周波数[rad/sec]、Ｑは選択度あるいは共振の鋭さを表すパラメータであり、周波数ω0における利得がＱ値になる。
【００２３】
【数４】
2010154402.tif 000006
【００２４】
上記（４）式の右辺に示すように、負帰還系として構成する場合、順方向伝達利得μ及び帰還利得βは、各々次式（５）のようになる。
【００２５】
【数５】
2010154402.tif 000007
【００２６】
図２７に示すように、伝達回数のブロック図は、全体としては、帰還利得β＝１のＵｎｉｔｙ−Ｆｅｅｄｂａｃｋ回路で構成される。また、式（５）のμの式の右辺は、図２７に示すように、完全積分器（（Ｑ・ω0)／Ｓ）１２０２Ａと、完全積分器（ω0／（S・Q））による局部Ｕｎｉｔｙ−Ｆｅｅｄｂａｃｋ回路１２０２Ｂとの縦続構成である。
【００２７】
一次ローパスフィルタの場合と同様、完全積分器を、伝達コンダクタンスＧｍとＣとで構成する場合、上図の各段のパラメータω0、Ｑとの対応は、以下の式（６）の関係となる。
【００２８】
【数６】
2010154402.tif 000008
【００２９】
（６）式を、（４）式に代入すると、二次ローパスフィルタの伝達関数は、Ｇｍ，Ｃによって、以下の式（７）に置き換えることができる。
【００３０】
【数７】
2010154402.tif 000009
【００３１】
式（７）の伝達関数から、Ｇｍ−Ｃ回路構成を導出する。そのため、容量Ｃ毎の蓄積電荷に着目した電位方程式を立てる。この時に、内部の仮想電位Ｖｘを仮定すると、出力Ｖｏｕｔと仮想電位Ｖｘ、および入力Ｖｉｎとの間で、容量Ｃ毎に、以下の二つの関係式（８）、（９）にまとめることができる。
【００３２】
【数８】
2010154402.tif 000010
【００３３】
【数９】
2010154402.tif 000011
【００３４】
式（８）、（９）の場合、容量Ｃ１の接点電位が、仮想電位Ｖｘとなる。この式（８）、（９）により導かれる二次ローパスフィルタのＧｍ−Ｃ回路構成を、図２８に示す。
【００３５】
即ち、式（９）を実現するため、一対の伝達コンダクタンス回路１２０２−１，１２０２−２が、直列接続される。又、式（８）を実現するため、更に、一対の伝達コンダクタンス回路１２０２−３，１２０２−４が、直列接続される。
【００３６】
図２４に示したように、ＣＴＦ１００６は、これら一次および二次のローパスフィルタを、多段にして実現される。例えば、７次ＣＴＦの場合、二次のローパスフィルタが３段と、一次のローパスフィルタが１段で構成される。
【００３７】
このＣＴＦ１００６は、単なるローパスフィルタとしての機能の他に、振幅等化の機能も備えている。即ち、図２４では、二次ローパスフィルタの１つが、等化回路１２００を構成する。等化回路１２００は、伝達関数に零点（ｚｅｒｏ）を付加し、二次のハイパスフィルタ（ＨＰＦ）やバンドパスフィルタ（ＢＰＦ）の特性を用いて、利得―周波数特性の操作を行うものである。
【００３８】
図２３は、従来の等化回路１２００のＧｍ−Ｃ回路構成図である。図２３に示すように、図２８の二次ローパスフィルタを構成する伝達コンダクタンス回路１２００−４〜１２００−７の前段に、３つの増幅段（増幅アンプ）１２００−１〜１２００−３が、設けられている。
【００３９】
このような１次フィルタ回路に、ゲイン調整機能を備えたものが、提案されている（例えば、特許文献１参照）。この提案は、可変相互コンダクタンスアンプで構成された、カットオフ周波数の可変が可能な一次ローパスフィルタを示し、Ｇｍ１でゲインを、Ｇｍ２でカットオフ周波数を調整するシステムである。
【特許文献１】特開平６−２３７１４６号公報（図１０）
【発明の開示】
【発明が解決しようとする課題】
【００４０】
近年のハードデイスクドライブの高記録密度化に伴い、信号速度も高速化されてきている。高速化と低消費電力化に対応するために、集積回路素子の微細化が進められているが、信号品質をより高めるためには、回路技術の工夫も必要となっている。
【００４１】
従来のアナログフロントエンド１００２では、周波数調整機能と、ゲイン調整機能とが明確に分離しているため、信号の通過段数としては、多くの回路を通過することになる。波形等化という観点から見た場合、ＶＧＡ１００４は、本来、周波数帯域は無限であることが望ましい。
【００４２】
しかし、実際には、ＶＧＡの各増幅段の帯域は、有限である。別の表現を借りれば、ＶＧＡは、不要な極（ｐｏｌｅ）を有していることになる。
【００４３】
図２９に示すように、ＣＴＦ１００６がカバーすべき周波数帯域に対し、ＶＧＡの持つ極の位置が、十分に高域に離れていれば、問題無い。
【００４４】
しかし、信号速度が増加し、ＣＴＦ１００６がカバーすべき高域成分が高くなると、次第に、ＶＧＡの極が無視できなくなり、ＣＴＦ１００６の周波数特性に影響を与え、等化誤差の劣化要因となる。
【００４５】
即ち、ＣＴＦ１００６の伝達関数をＥ（Ｓ），ＶＧＡ１００４等を含む他のアナログ回路部の伝達関数をＡ（Ｓ）とすれば、全体の振幅特性は、Ｅ（Ｓ）×Ａ（Ｓ）という積の形で表される。
【００４６】
Ａ（Ｓ）が、周波数に対し平坦な振幅特性と見なせる領域においてのみ、Ｅ（Ｓ）は有効に機能する。このためには、ＣＴＦ１００６の周波数帯域に対し、他のＶＧＡ１００４の高域遮断周波数は、十分に高くなければならない。もし、ＣＴＦ１００６の帯域が、ＶＧＡ１００４の遮断周波数帯に近接した場合、ＣＴＦ１００６は、ＶＧＡ１００４によって、干渉を受けることになる。
【００４７】
図２９に示したように、転送速度が低い場合においては、ＶＧＡ１００４の帯域は、十分に高いと見なすことができ、ＶＧＡ１００４の周波数帯域制限の影響は無視することができる。
【００４８】
しかし、転送速度が高くなるに従い、徐々に、ＶＧＡ１００４の周波数特性が無視できなくなる。ＶＧＡ１００４による干渉は、信号品質劣化の大きな要因となる。よって、高速化を目指す場合、アナログ回路においては、余分な帯域制限の要因となる信号の通過要素は、極力減らすことが重要である。
【００４９】
従って、本発明の目的は、ゲイン調整機能と周波数調整機能を有するフィルタ回路、連続時間フィルタ及び信号再生装置を提供することにある。
【００５０】
又、本発明の他の目的は、信号の通過段数を削減して、信号品質を改善するためのフィルタ回路、連続時間フィルタ及び信号再生装置を提供することにある。
【課題を解決するための手段】
【００５１】
この目的の達成のため、フィルタ回路は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整する。
【００５２】
この目的の達成のため、他のフィルタ回路は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力する。
【００５３】
又、連続時間フィルタは、一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整するフィルタ回路を有する。
【００５４】
又、他の連続時間フィルタは、一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力するフィルタ回路を有する。
【００５５】
更に、信号再生装置は、一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、入力された信号のレベルを調整し、且つ波形等化する連続時間フィルタと、前記連続時間フィルタの出力から前記連続時間フィルタのゲイン調整信号を作成する自動ゲイン制御回路と、前記連続時間フィルタの周波数調整信号を出力する周波数調整回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整するフィルタ回路を有する。
【００５６】
更に、他の信号再生装置は、一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、入力された信号のレベルを調整し、且つ波形等化する連続時間フィルタと、前記連続時間フィルタの出力から前記連続時間フィルタのゲイン調整信号を作成する自動ゲイン制御回路と、前記連続時間フィルタの周波数調整信号を出力する周波数調整回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力するフィルタ回路を有する。
【発明の効果】
【００５７】
第１の電圧／電流変換回路に、第１の制御信号と利得調整のための第２の制御信号とから作成した第３の信号を入力し、第２の電圧／電流変換回路に、第１の制御信号を入力するため、周波数と、利得を独立に制御したフィルタを実現できる。
【発明を実施するための最良の形態】
【００５８】
以下、本発明の実施の形態を、１次フィルタの第１の実施の形態、１次フィルタの第２の実施の形態、２次フィルタ、等化回路、信号再生装置、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
【００５９】
（１次フィルタの第１の実施の形態）
図１は、本発明の一次ローパスフィルタの一実施の形態のブロック図、図２は、図１のＧｍブロックのブロック図、図３は、図２の伝達コンダクタンス回路の回路図、図４は、図２のバイアス回路の回路図、図５は、図１のゲイン調整用係数回路の回路図である。
【００６０】
ゲイン調整機能をフィルタに付与するため、図１の入力Ｖｉｎと、出力Ｖｏｕtの比である伝達関数ＴＬＰ１(Ｓ)は、式（１）に、ゲインＫを掛け、下記式（１０）とする。
【００６１】
【数１０】
2010154402.tif 000012
【００６２】
式（１０）において、Ｋは、利得を与えるパラメータであり、専用の増幅回路を用いること無く、式（１０）に示すように、フィルタの構成要素であるＧｍ２とＧｍ１との比として与える。
【００６３】
又、Ｇｍ１とＧｍ２との比例関係を保ち、周波数制御とゲイン制御とを独立させるため、以下の式（１１）の関係を持たせる。
【００６４】
【数１１】
2010154402.tif 000013
【００６５】
式（１１）は、Ｇｍ１をＧｍ２の従属とすることにより、利得Ｋと周波数ω0とをお互いに分離している。すなわち、周波数に関係無く、Ｋによって、フィルタ・ゲインは一意に決まる。
【００６６】
そして、図１の容量Ｃへの蓄積電荷に着目し、式（３）と同様に、出力Ｖｏｕｔと入力Ｖｉｎとの関係を、式（１０）から求めると、以下の式（１２）のようになる。
【００６７】
【数１２】
2010154402.tif 000014
【００６８】
図１は、式（１２）を実現するためのＧｍ−Ｃ回路で構成した１次ローパスフィルタ回路を示す。即ち、１次ローパスフィルタ１０は、電圧もしくは電流により伝達コンダクタンスの調整が可能な第一の電圧／電流変換回路（Ｇｍ1）１２と、伝達コンダクタンスの調整可能な第二の電圧／電流変換回路（Ｇｍ２）１４と、キャパシタＣと、外部からの信号により利得制御が可能な係数設定回路１６を有する。
【００６９】
そして、第一の電圧／電流変換回路１２の出力に、キャパシタＣと、第二の電圧／電流変換回路１４の入力と、第一の電圧/電流変換回路１２とは信号が反転する第二の電圧電流変換回路１４の出力とが接続される。
【００７０】
第二の電圧/電流変換回路１４の制御端子には、制御信号１（周波数調整信号）を入力し、第一の電圧/電流変換回路の制御端子には、係数設定回路１６を介した制御信号１（周波数調整信号）を入力する。
【００７１】
制御信号１の電流は、周波数ω0を調整する。係数設定回路１６は、利得調整のための制御信号２で、制御信号1の制御電流を、係数倍する。即ち、式（１１）に示したように、周波数ω0とは、独立に利得Ｋを調整する。
【００７２】
従来技術で示した図２６の構成と比べると、従来の周波数調整(Ｇｍ調整１)に加え、ゲイン調整手段として、制御信号２が付加されている。但し、ゲイン調整のための専用の増幅回路は用いておらず、従って信号の通過段数の増加は無い。
【００７３】
ところで、前述の先行技術に記載した特開平６−２３７１４６号公報に開示された可変相互コンダクタンスアンプＧｍ１，Ｇｍ２で構成された一次ローパスフィルタは、図２６で示した構成において、Ｇｍ１（１２０６−１）に直接ゲイン調整信号を入力し、Ｇｍ２（１２０６−２）に周波数調整信号を入力する構成である。
【００７４】
この先行文献の段落［００７１］の説明には、「・・・ゲイン制御信号でＧｍ１を制御することで、フィルタのカットオフ周波数には影響を与えず、ゲインを可変とすることができる。・・・」と記載されている。
【００７５】
しかしながら、本発明者の検討によれば、この記載は、厳密には正しくない。即ち、先行文献では、フィルタ・ゲインＡの式（７）と、カットオフ周波数ｆｃの式（８）が記載されている。これを、以下の式（１３）、（１４）で再述する。
【００７６】
【数１３】
2010154402.tif 000015
【００７７】
【数１４】
2010154402.tif 000016
【００７８】
ここで、上記式（１３）（先行文献の式７)を、上記式（１４）(先行文献の式８)に代入すると、カットオフ周波数ｆｃは、以下の式（１５）が得られる。
【００７９】
【数１５】
2010154402.tif 000017
【００８０】
式（１５）から、ある所定のフィルタ・ゲインＡを得るという条件の場合は、カットオフ周波数ｆｃは、Ｇｍ１の影響を受けることになる。Ｇｍ１を変えても、カットオフ周波数は影響を受けないということは、結局ゲインＡを、Ｇｍ１に比例して変える必要があるということである。
【００８１】
即ち、ゲインを変えるには、上記式（１３）（先行文献の式７)にも示されている通り、Ｇｍ１と同時にＧｍ２も変えなければならないことを意味する。
【００８２】
更に、逆に、上記式（１４）(先行技術の式８)を上記式（１３）（先行文献の式７)に代入すると、ゲインＡは、以下の式（１６）で表される。
【００８３】
【数１６】
2010154402.tif 000018
【００８４】
式（１６）から明らかなように、Ｇｍ1によってゲインの調整は可能であるが、ゲインの値は、カットオフ周波数に依存している。つまり、同じゲインＡを得たい場合、カットオフ周波数ｆｃの値によって、必要となるＧｍ1の値は，異なることになる。
【００８５】
仮に、あるカットオフ周波数ｆｃ１の時に，ゲインＡ１を得たいとした時のＧｍ１の値が，Ｇｍ１であるとする。次に、カットオフ周波数を２倍にして使用する場合、同じＧｍ１の値では、ゲインは、１／２に減少してしまう。ゲインＡ１の値を保つためには，Ｇｍ１の値を２倍に変更しなければならない。
【００８６】
要するに、Ｇｍ２は、カットオフ周波数(式8)には、絶対値で関与しているが、フィルタ・ゲイン(式7)には、Ｇｍ１との比の形で与えられている。このため、結局カットオフ周波数とゲインとの双方に関与していることになり、Ｇｍ２を無視して、Ｇｍ１のみで、カットオフ周波数とゲインとを完全に独立した形で制御することはできない。
【００８７】
又、ゲインの可変やフィルタ(カットオフ周波数)の可変は、回路の動作電流によって、相互コンダクタンスＧｍを制御することにより行うのが一般的である。しかし、回路の観点から見た場合、ゲインやカットオフ周波数に関わらず、制御できるＧｍの範囲、すなわち動作電流の可変範囲は限られている。
【００８８】
仮に、先行技術の図１０の課題を克服すべく、ゲイン調整と周波数調整とをお互いに従属の関係を持たせるとしても、この場合に、許容できるＧｍ可変幅を、ΔＧｍ−ｍａｘ、ゲイン調整に必要なＧｍ可変量を、ΔＧｍ−ｇａｉｎ、同じく周波数調整に必要となるＧｍ可変量を、ΔＧｍ−ｆｃとすると、各パラメータ間には、以下の式（１７）の制約を持つことになる。
【００８９】
【数１７】
2010154402.tif 000019
【００９０】
例えば、回路の許容Ｇｍ可変範囲(ΔＧｍ−ｍａｘ)が、４倍であるとする。もし、ゲイン制御を行わない場合、周波数調整範囲(ΔＧｍ−ｆｃ)は、そのまま４倍となるが、ゲイン調整範囲(ΔＧｍ−ｇａｉｎ)を２倍持たせるとすると、周波数調整範囲は、４／２＝２倍に減少することになる。即ち、調整範囲の取り合いが起こる。
【００９１】
従って、本実施の形態のように、係数設定回路１６によって、周波数調整とゲイン調整とがお互いに干渉すること無く、完全に独立して調整が可能となる。このことは、調整動作が容易となり、前述のＣＴＦでの自動調整が、干渉なく実現できる。
【００９２】
図２に示すように、図１のＧｍブロック１２（１４）は、伝達コンダクタンス回路１２−１とバイアス回路１２−２とから成る。伝達コンダクタンス回路１２−１は、一般的には、差動増幅器を基本に構成され、入力電圧を電流に変換して出力する。その際の変換係数がＧｍである。バイアス回路１２−２は、伝達コンダクタンス回路１２−１に、駆動電流および動作点電位を供給する。
【００９３】
図３は、図２における伝達コンダクタンス回路１２−１のトランジスタ回路構成例である。図３において、電圧ＶＩ＋，ＶＩ−が、図１、図２の入力であり、電流ＩＯ−，ＩＯ＋が、図２の出力である。
【００９４】
又、トランジスタＭ１−Ｍ２およびＭ３−Ｍ４が、差動伝達コンダクタンス段を構成する。ＶＢＰ１，ＶＢＰ２、ＶＢＮ１，ＶＢＮ２は、バイアス回路１２−２の出力であり、ＶＤＤ、ＶＳＳは、電源電圧である。トランジスタＭ１１−Ｍ１２は、バイアス回路１２−２の出力ＶＢＰ１で、トランジスタＭ１３−Ｍ１４は、バイアス回路１２−２の出力ＶＢＰ２で、トランジスタＭ５−Ｍ６は、バイアス回路１２−２の出力ＶＢＮ１で、トランジスタＭ７−Ｍ８は、バイアス回路１２−２の出力ＶＢＮ２で、動作する。
【００９５】
トランジスタＭ３−Ｍ４は、平衡状態では、線形領域で抵抗素子として動作し、トランジスタＭ１−Ｍ２差動対のＧｍの直線性を改善する効果がある。不平衡状態においても、トランジスタＭ３かＭ４かのどちらかが、線形領域に保たれる。例えば、トランジスタＭ１のゲート電位が、ハイ、トランジスタＭ２のゲート電位がローの場合、トランジスタＭ３が線形領域で動作する。
【００９６】
次に、図４は、図２のバイアス回路のトランジスタ回路の構成例である。図４において、外部からの入力電流ＩＳＥＴは、トランジスタＭ１５−Ｍ２０から成るカレント・ミラー段により電流増幅され、折り返して，トランジスタＭ２４−Ｍ３０およびトランジスタＭ２１−Ｍ２３に供給される。
【００９７】
トランジスタＭ２７−２９，Ｍ２４−２６，Ｍ２２，Ｍ２１―Ｍ２３の各ゲート電位ＶＢＮ１、ＶＢＮ２，ＶＢＰ１，ＶＢＰ２は、図３の伝達コンダクタンス回路１２−１に供給され、伝達コンダクタンス回路１２−１の駆動電流および各動作点電位を与える。
【００９８】
ここで、トランジスタＭ３０の実効ＶＧＳ電圧(Over-Drive電圧)は、トランジスタＭ２４−Ｍ２９のOver-Drive電圧の２倍以上となるように設定することが好ましい。これにより、伝達コンダクタンス段のカスコード電流源が，飽和領域で動作する範囲で、極力電流源の電圧降下を小さくし、伝達コンダクタンス段の動作電圧範囲を広くとるようにできる。トランジスタＭ２１およびＭ２２−Ｍ２３の関係についても同様である。また、入力ＶＣＯＭは、伝達コンダクタンス段の同相出力動作点電位を設定する。
【００９９】
次に、図５は、図１の電流比設定手段としての電流係数回路１６のトランジスタ回路の構成例である。８ビットの電流ＤＡＣ（デジタル・アナログ変換器）１６−１の例で示している。
【０１００】
電流ＤＡＣ１６−１は、トランジスタ・サイズおよび電流が２進数で重み付けされた電流源回路から成り、各ビットは、各々制御信号（利得制御信号２）ｋ７〜ｋ０により、オン／オフされる。この制御信号ｋ７〜ｋ０が、図１における制御信号２(利得Ｋ調整)に対応する。
【０１０１】
基準電流（周波数調整用制御信号１）ＩＲＥＦは、ＤＡＣ１６−１の基準電流源１６−２に入力し、ＤＡＣ１６−１の基準電流を制御する。
【０１０２】
Ｎ（＝８）ｂｉｔの場合、出力電流ＩＳＥＴは、基準電流ＩＲＥＦに対し、以下の式（１８）のように変換される。
【０１０３】
【数１８】
2010154402.tif 000020
【０１０４】
このため、図１の一次ローパスフィルタ１０において、出力段のＧｍブロック（Ｇｍ２）１４には、制御信号１(周波数調整)の制御電流としてＩＲＥＦが供給され、入力段のＧｍブロック(Ｇｍ１)１２には、上記ＩＲＥＦが、利得制御信号で、係数倍された電流ＩＳＥＴが、制御電流として供給される。このように、ＩＲＥＦの値によって、周波数帯域をコントロールし、ＩＳＥＴによって、平坦利得をコントロールすることができる。
【０１０５】
（１次フィルタの第２の実施の形態）
次に、１次フィルタの第２の実施の形態を説明する。第１の実施の形態では、図１の入力段のＧｍ１は、出力段のＧｍ２よりも広い電流調整範囲を持つ必要がある。しかし、一般的に、伝達コンダクタンス回路１２−１は、電流の調整範囲には、限界がある。
【０１０６】
図３の伝達コンダクタンス回路１２−１は、駆動電流を従来周波数調整のみに利用する場合に比べ、ゲイン調整にも、一部利用することとなるので、ゲイン調整の分だけ、周波数可変範囲を犠牲にすることになる。言うなれば、帯域幅可変量×ゲイン可変量が一定という制約がある。
【０１０７】
例えば、従来帯域のみを可変する場合に、４倍の帯域可変が可能であったとした場合、更にゲイン可変幅として２倍の能力を持たせようとすると、その分、帯域可変幅は４÷２＝２倍までに減少する。
【０１０８】
このため、従来の周波数可変範囲を確保しつつ、ゲイン調整が可能であるような伝達コンダクタンス回路が好ましい。図６は、上記制約を解消するための、複合(Multiple)制御型のＧｍ増幅回路の原理構成を示したものである。 
【０１０９】
図７以下で後述するように、バイポーラ・トランジスタを基本に構成した回路であり、複数の差動トランジスタ対Ｔｒ１〜Ｔｒｎを並列に接続し、各々を別々の電流源２Ｉ１〜２Ｉｎによって駆動する。
【０１１０】
利得制御信号Ｋｍは、電流源電流２Ｉ１〜２Ｉｎの値を調整するパラメータであり、Ｇｍ値を連続的に変えることができる。又、Ｄ／Ａコンバータを介した離散的な調整でも良い。
【０１１１】
Ｓ１〜Ｓｎは、各電流源電流２Ｉｎ〜２Ｉ１を個別に、オン／オフするスイッチ回路であり、各スイッチＳ１〜Ｓｎのオン／オフの組み合わせにより、Ｇｍ値を離散的に変えることができる。
【０１１２】
例えば、ＫｍによるＧｍ調整を利得可変として、スイッチＳ１〜ＳｎによるＧｍ調整を、周波数可変として用いることにより、利得可変と周波数可変とをお互いに干渉すること無く、使用可能な調整範囲をフルに使って行うことが可能となる。
【０１１３】
勿論、Ｋｍを周波数調整に、Ｓ１〜Ｓｎを利得調整に用いても良い。又、入力ＶＣＯＭは、伝達コンダクタンス段の同相出力動作点電位を設定するものであり、コモンモードフィードバック回路１２２で、各差動段Ｔｒ１〜Ｔｒｎの出力電流Ｉｏｕｔをモニターし、差動段Ｔｒ１〜Ｔｒｎのコレクタ電流源１２６を制御する。
【０１１４】
制御ロジック回路は、周波数制御信号から各スイッチＳ１〜Ｓｎのオン／オフ信号を作成する。図６の構成では、ｑを電子の素電荷、ｋをボルツマン定数、Ｔを絶対温度とすると、Ｇｍの値は次式（１９）によって与えられる。
【０１１５】
【数１９】
2010154402.tif 000021
【０１１６】
このように、この複合制御型Ｇｍ増幅回路１２Ａは、フィルタ・ゲイン調整とカットオフ周波数調整とを同時に行う際、それぞれ調整するパラメータが分かれているため、図１の構成のように、調整が独立しているが、調整範囲を取り合うということが無く、図１の構成よりも更に実用に適している。又、図６と同様の回路は、ＣＭＯＳトランジスタを用いても構成することが可能である。低消費電力のＣＭＯＳ回路の例は、図８〜図１０で説明する。
【０１１７】
更に、具体的に説明する。図７は、図６の原理の複合制御型のＧｍ増幅回路を用いた一次ローパスフィルタの実施形態のブロック図である。図７において、各Ｇｍブロックは、複合制御型Ｇｍ増幅回路１２Ａ,１４Ａで構成される。係数設定回路１６は、図１、図５で説明したものと同一のものである。
【０１１８】
図７の実施の形態では、図１、図２の実施の形態では、Ｇｍブロックへの１系統であった伝達コンダクタンス調整手段を、ＧＭ＿ＣＮＴ１とＧＭ＿ＣＮＴ２との２系統持たせ、各々独立に調整するようにしている。
【０１１９】
例えば、ＧＭ＿ＣＮＴ１には、各Ｇｍブロック１２Ａ，１４Ａに共通に制御信号1（周波数調整信号）を与え、伝達コンダクタンスの絶対値によって、フィルタの遮断周波数を調整する。ＧＭ＿ＣＮＴ２には、基準電流ＩＲＥＦに対する比電流を供給し、伝達コンダクタンスの比によって、ゲインを調整する。 
【０１２０】
又、係数設定回路１６は、利得調整のための制御信号３で、制御信号２の制御電流を、係数倍する。つまり、遮断周波数は、ＧＭ＿ＣＮＴ１の制御信号１（周波数調整）の関数となり、ゲインは、ＧＭ＿ＣＮＴ２に供給される制御信号２の相対比で与えられる。
【０１２１】
図８は、図７におけるＧｍブロックのブロック図を示し、図６で説明したものと同一のものは、同一の記号で示してある。この実施形態では、２系統の伝達コンダクタンス調整手段を持つので、このようなGmブロックを、Ｍｕｌｔｉｐｌｅ−ＯＴＡ (Operational Trans-conductance Amplifier)と呼ぶことにする。
【０１２２】
伝達コンダクタンス回路部Ｔｒ１〜Ｔｒｎは、図６で説明したように、トランジスタ・サイズを２進数で重み付けした個別伝達コンダクタンス回路の並列接続から成る。図は、５ビットの例で示してある。
【０１２３】
各段の伝達コンダクタンス回路Ｔｒ１〜Ｔｒｎの駆動電流は、電流スイッチＳ１〜Ｓｎを介して供給される。電流スイッチＳ１〜Ｓｎは、ビット毎にオン／オフを行い、所望の伝達コンダクタンス値を選択する。図８では、ＧＭ＿ＣＯＮＴ１＿ｂ３〜ＧＭ＿ＣＯＮＴ＿ｂ０の4bit制御の例で示している。
【０１２４】
スイッチＳ１〜Ｓｎ全体の駆動電流は、バイアス回路１２−２から、ＧＭ＿ＣＯＮＴ２に従い、供給される。
【０１２５】
図７の一次ローパスフィルタの場合には、出力段Ｇｍ２のＧＭ＿ＣＯＮＴ２には、基準電流ＩＲＥＦが、入力段Ｇｍ１のＧＭ＿ＣＯＮＴ２には、ＩＲＥＦが係数倍された電流ＩＳＥＴが、それぞれ供給される。
【０１２６】
ＧＭ＿ＣＯＮＴ１は、全Ｇｍブロック１２Ａ，１４Ａに共通に与えられる。よって、フィルタの遮断周波数は、ＩＲＥＦとＧＭ＿ＣＯＮＴ１の関数となり、ゲインは、ＩＲＥＦとＩＳＥＴとの比（＝ゲイン係数Ｋ）の関数となる。
【０１２７】
図９は、ＧＭ＿ＣＯＮＴ１（ｂ３〜ｂ０）の値に対するＧｍ値、遮断周波数ｆｃの調整例を示したものである。なお、図８において、最上位の伝達コンダクタンス段は、固定（常時オン状態)とし、下位の４ビットを調整用に当てた場合の例である。ｂ３〜ｂ０が、「０ｈ」時の遮断周波数ｆｃ(ｍｉｎｉｍｕｍ)を基準とすると、「Ｆｈ」時の遮断周波数（ｍａｘｉｍｕｍ）は，「１．９３７５・ｆｃ」と、ほぼ２倍となり、１〜２倍の範囲を、１６段階で調整することができる。
【０１２８】
次に、図８の伝達コンダクタンス回路部(２進数差動段)のトランジスタ回路構成例を、図１０により、図８における電流スイッチのトランジスタ回路構成例を、図１１に示す。
【０１２９】
図１０では、ＣＭＯＳを基本に構成した複数の差動トランジスタ対Ｔｒ１〜Ｔｒｎを並列に接続し、各々を、図１１の別々の電流源２Ｉ１〜２Ｉｎの電流ＩＳ１〜ＩＳ６によって駆動する。
【０１３０】
図１１の利得制御信号Ｋｍ（ＧＭ＿ＣＯＮＴ１＿ｂ０〜ｂ３）は、電流源電流２Ｉ１〜２Ｉ５の値を調整するパラメータであり、Ｇｍ値を連続的に変えることができる。Ｓ１〜Ｓ５は、各電流源電流２Ｉｎ〜２Ｉ５を個別に、オン／オフするＣＭＯＳスイッチ回路であり、各スイッチＳ１〜Ｓｎのオン／オフの組み合わせにより、Ｇｍ値を離散的に変えることができる。
【０１３１】
ここでは、ＫｍによるＧｍ調整を利得可変として、スイッチＳ１〜ＳｎによるＧｍ調整を、周波数可変として用いることにより、利得可変と周波数可変とをお互いに干渉すること無く、使用可能な調整範囲をフルに使って行うことが可能となる。
【０１３２】
又、図１０では、コモンモードフィードバック回路１２２が、各差動段Ｔｒ１〜Ｔｒｎの出力電流Ｉｏｕｔをモニターし、制御信号ＩＯＦＦを出力する。制御信号ＩＯＦＦにより、図１１のＣＭＯＳスイッチＳ１〜Ｓ３の電流が制御され、制御された電流で、図１０の差動段Ｔｒ１〜Ｔｒｎのコレクタ電流源１２６を制御する。
【０１３３】
この例では、制御ロジック回路は、ＣＭＯＳスイッチで構成される。このように、この複合制御型Ｇｍ増幅回路１２Ａは、フィルタ・ゲイン調整とカットオフ周波数調整とを同時に行う際、それぞれ調整するパラメータが分かれているため、第１の実施の形態に比し、調整が独立しているが、調整範囲を取り合うということを防止できる。
【０１３４】
（２次フィルタ）
図１２は、本発明の二次ローパスフィルタの一実施の形態のＧｍ−Ｃ回路構成図である。図１２において、図１乃至図９で説明したものと同一のものは、同一の記号で示してある。この例では、図２８で説明した二次フィルタの構成において、各Ｇｍブロックは、一次ローパスフィルタで説明した図６乃至図８のＭｕｌｔｉｐｌｅ−ＯＴＡ１２Ａを用いる。
【０１３５】
又、ゲイン調整のための電流比設定回路は、図５で説明した係数設定回路１６と同じものが適用できる。周波数およびゲインの調整方法は、図６以下で説明した一次ローパスフィルタの場合と同じである。
【０１３６】
図２８で示した従来の二次ローパスフィルタと比べて、信号通過段数に変化は無く、ゲイン調整機能が付加された形となる。ここで、Ｇｍ１ブロックの出力と、キャパシタＣ１との接続点電位を、仮にＶｘとし、伝達関数の解析を試みる。仮想電位Ｖｘおよび出力Ｖｏｕｔは、各々次式（２０）、（２１）のようになる。
【０１３７】
【数２０】
2010154402.tif 000022
【０１３８】
【数２１】
2010154402.tif 000023
【０１３９】
式（２０）、（２１）から、伝達関数は次式（２２）のように求まる。
【０１４０】
【数２２】
2010154402.tif 000024
【０１４１】
又、共振角周波数ω0、利得Ｋ０、および選択度Ｑの各パラメータは、以下の式（２３）のように与えられる。
【０１４２】
【数２３】
2010154402.tif 000025
【０１４３】
式（２３）において、周波数ω0は、Ｇｍ２とＧｍ３との絶対値によって与えられる。又、利得Ｋ０は、一次ローパスフィルタの場合と同じく、Ｇｍ２とＧｍ１との比によって、周波数とは独立に与えられる。
【０１４４】
更に、選択度Ｑは，キャパシタＣ１とＣ２との比によって与えられる。即ち、Ｇｍ２，Ｇｍ３およびＧｍ４は連動し、比は一定のため、Ｑ値には関与しない。尚、Ｇｍ４のみを可変にすれば、Ｑ値の調整に利用できる。
【０１４５】
図１３は、本発明の二次ローパスフィルタの他の実施の形態のＧｍ−Ｃ回路２０Ａの構成図である。図１３において、図１乃至図９で説明したものと同一のものは、同一の記号で示してある。この例では、図２８で説明した二次フィルタの構成において、各Ｇｍブロックは、一次ローパスフィルタで説明した図１乃至図５のＧｍブロック１２を用いる。
【０１４６】
又、ゲイン調整のための電流比設定回路は、図５で説明した係数設定回路１６と同じものが適用できる。周波数およびゲインの調整方法は、図１以下で説明した一次ローパスフィルタの場合と同じである。
【０１４７】
図２８で示した従来の二次ローパスフィルタと比べて、信号通過段数に変化は無く、ゲイン調整機能が付加された形となる。又、この実施の形態は、周波数調整量およびゲイン調整量が、電流制御のみで可能な用途である。
【０１４８】
（等化回路）
次に、１次フィルタの原理を利用した等化回路を説明する。ＣＴＦは、ローパスフィルタとして用いる他に、リード信号の波形等化器としての機能も有する。これは、パルス・スリミングやパーシャル・レスポンス等化と呼ばれるものである。
【０１４９】
等化器の構成は、ローパスフィルタ（ＬＰＦ）の他に、ハイパスフィルタ（ＨＰＦ）やバンドパスフィルタ（ＢＰＦ）の特性を持たせたものであり、ＬＰＦ，ＢＰＦ，ＨＰＦの各成分を適当に変えて、所望の利得―周波数特性を得るものである。  
【０１５０】
ＬＰＦは全極型であるが、ＢＰＦやＨＰＦは、零（ｚｅｒｏ）、すなわち、伝達関数の分子多項式の根を持つ。ＣＴＦの７次構成のうち、ある２次のブロックを、等化器として構成する。例えば、以下の式（２４）のような２-pole／２-zeroの伝達関数を与えるものとする。
【０１５１】
【数２４】
2010154402.tif 000026
【０１５２】
式（２４）において、Ｋ０は、低域（ＬＰＦ）成分に対する係数、Ｋａは、中域（ＢＰＦ）成分に対する係数、そして、Ｋｂは、高域（ＨＰＦ）成分に対する係数である。
【０１５３】
この中で、ＣＴＦの用途において、特に重要なものは、ＨＰＦ成分に対する係数Ｋｂである。これは、ブースト機能と呼ばれており、パルス・スリミングやパーシャル・レスポンス等化のために用いられている。
【０１５４】
本実施の形態の等化回路を説明する前に、等化器を構成する際に必要となるＢＰＦ，ＨＰＦについて、図１４及び図１５により、その構成を簡単に説明する。
【０１５５】
図１４は、等化器要素としての二次バンドパスフィルタのＧｍ−Ｃ回路の構成図である。ＢＰＦについて、ＬＰＦと同じく、Ｇｍ−Ｃ回路構成を導出する。二次ＬＰＦの伝達関数（７式）を基に、ＢＰＦの伝達関数を次式（２５）で与えるものとする。
【０１５６】
【数２５】
2010154402.tif 000027
【０１５７】
前述したＬＰＦの場合と、同じ考え方で、各Ｃの蓄積電荷に着目し、電位方程式を立てると、出力Ｖｏｕｔと内部動作点Ｖｘとで、Ｃ毎に、以下の二つの関係式（２６）にまとめることができる。
【０１５８】
【数２６】
2010154402.tif 000028
【０１５９】
図１４は、式（２６）で導出された等化器の要素としてのＢＰＦのＧｍ−Ｃ回路構成である。
【０１６０】
図１４において、図１３の２次ローパスフィルタで説明したものと同一のものは、同一の記号で示しあり、図１３のＬＰＦと比較すると、入力段のＧｍ１を開放し、容量Ｃ１から入力した形であることがわかる。
【０１６１】
又、図１５は、等化器要素としての二次ハイパスフィルタのＧｍ−Ｃ回路の構成図である。ＨＰＦについて、ＬＰＦと同じく、Ｇｍ−Ｃ回路構成を導出する。二次ＨＰＦの伝達関数は次式（２７）で表される。
【０１６２】
【数２７】
2010154402.tif 000029
【０１６３】
前述のＬＰＦ，ＢＰＦの場合と同様に、容量Ｃ毎に、蓄積電荷に着目し、電位方程式を立てると、出力Ｖｏｕｔと内部動作点Ｖｘとで、容量Ｃ毎に、以下の二つの関係式（２８）にまとめることができる。
【０１６４】
【数２８】
2010154402.tif 000030
【０１６５】
図１５は、式（２８）で、導出された等化器の要素としての二次ＨＰＦのＧｍ−Ｃ回路構成である。
【０１６６】
図１５において、図１３の２次ローパスフィルタで説明したものと同一のものは、同一の記号で示しあり、図１３のＬＰＦと比較すると、入力段のＧｍ１を開放し、容量Ｃ２から入力した形であることがわかる。
【０１６７】
等化回路は、以上説明した等化器の要素としてのＢＰＦ，ＨＰＦ、ＬＰＦの回路要素を組み合わせることにより実現する。
【０１６８】
図１６は、本発明の等化回路の第１の実施の形態のＧｍ−Ｃ回路構成図である。図１６は、図１４の二次ＢＰＦ,図１５の２次ＨＰＦ，図１２の二次ＬＰＦのＧｍ−Ｃ構成を基にした、２-pole /２-zero等化器のＧｍ−Ｃ回路構成例である。
【０１６９】
即ち、入力Ｖｉｎを、入力段のＧｍ１（１２Ａ）に入力し、以降、次段のＧｍ２(１２Ａ)，Ｇｍ３（１２Ａ），Ｇｍ４（１２Ａ）のルートが、図１２の二次ローパスフィルタを構成する。入力Ｖｉｎに対し、増幅器（Ｋａ）１８から、入力段のＧｍ１を開放し、容量Ｃ１からＧｍ２（１２Ａ）に入力したルートが、図１４で説明した２次ＢＰＦを構成する。
【０１７０】
更に、入力Ｖｉｎに対し、増幅器（Ｋｂ）１８から、入力段のＧｍ１を開放し、容量Ｃ２からＧｍ２（１２Ａ）に入力したルートが、図１５で説明した二次ＨＰＦを構成する。ここで、ＬＰＦ成分の利得ＫＯは、Ｇｍ１とＧｍ２との比で与えている。係数設定回路１６は、前述の図５で説明したものである。
【０１７１】
図１６の等化回路３０の伝達関数を解析すると、以下の式（２９）ように求まる。
【０１７２】
【数２９】
2010154402.tif 000031
【０１７３】
式（２９）において、分子の多項式に、Ｇｍ３とＧｍ４との比が、新たな項として現れている。これは、帯域通過（Ｂａｎｄ−Ｐａｓｓ）成分の利得およびＱ値のばらつきの要因となるため、特に，相対精度良く作成する必要がある。
【０１７４】
このためには、例えば、Ｇｍ１とＧｍ２、およびＧｍ３とＧｍ４の各ペアは、各々出力がコモンとなっているので、一つのCommon-Mode フィードバックループを共有するDual-Input型のＧｍ段として、設計することも、一つの手段として有効である。
【０１７５】
ここで、各Ｇｍブロックは、図６で説明した複合制御型Ｇｍブロック１２Ａで構成した例を示す。
【０１７６】
図１７は、本発明の等化回路の第２の実施の形態のＧｍ−Ｃ回路構成図である。図１７は、図１４の二次ＢＰＦ,図１５の２次ＨＰＦ，図１３の二次ＬＰＦのＧｍ−Ｃ構成を基にした、２-pole/２-zero等化器のＧｍ−Ｃ回路構成例である。
【０１７７】
即ち、図１６と同様に、入力Ｖｉｎを、入力段のＧｍ１（１２）に入力し、以降、次段のＧｍ２(１２)，Ｇｍ３（１２），Ｇｍ４（１２）のルートが、図１３の二次ローパスフィルタを構成する。入力Ｖｉｎに対し、増幅器（Ｋａ）１８から、入力段のＧｍ１を開放し、容量Ｃ１からＧｍ２（１２）に入力したルートが、図１４で説明した２次ＢＰＦを構成する。
【０１７８】
更に、入力Ｖｉｎに対し、増幅器（Ｋｂ）１８から、入力段のＧｍ１を開放し、容量Ｃ２からＧｍ２（１２）に入力したルートが、図１５で説明した二次ＨＰＦを構成する。ここで、ＬＰＦ成分の利得ＫＯは、Ｇｍ１とＧｍ２との比で与えている。係数設定回路１６は、前述の図５で説明したものである。
【０１７９】
ここでは、Ｇｍブロックを、図２にＧｍブロック１２で構成している。このため、周波数調整量およびゲイン調整量が、電流制御のみで可能な用途に適切である。
【０１８０】
図１６、図１７で説明した実施の形態と、図２３で説明した従来技術による二次等化器の構成を比較すると、図１６及び図１７では、図２３における信号通過要素としての増幅段Ｋ０が除去されていることがわかる。これは、図１６および図１７の構成では、利得Ｋ０を、Ｇｍ１とＧｍ２との比で与えているためであり、本実施の形態の効果が現れている。
【０１８１】
（信号再生装置）
図１８は、本発明のリードチャネル回路の一実施の形態のブロック図である。磁気ヘッド（図示せず）からの再生信号は、ハイパスフィルタ（ＨＰＦ）１００に入力され、低周波数成分がカットされる。ハイパスフィルタ１００の出力は、アナログフロントエンド（ＡＦＥ）回路１０２に入力される。
【０１８２】
ＡＦＥ回路１０２は、本実施の形態では、連続時間フィルタ（ＣＴＦ）１０６で構成される。即ち、従来のＶＧＡが、削除されている。ＣＴＦ１０６は、外部からの制御信号により、リード信号の振幅を最適値に調整し、且つ遮断周波数を調整し、波形等化を行う。
【０１８３】
ＣＴＦ１０６の出力は、ＡＤＣ（アナログ・デジタル変換器）１０４により、デジタル値に変換され、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｎｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタ１０８に入力する。ＦＩＲフィルタ１０８は、ＰＲチャネルの等化を行い、ビタビ検出器１１０に出力される。ビタビ検出器１１０は、最尤復号を行い、復号結果を、ハードデイスクコントローラ（ＨＤＣ）の復調回路に出力する。
【０１８４】
一方、タイミングリカバリー回路１１２は、タイムベースジェネレータ（ＴＢＧ）１１６のクロックを、ＦＩＲフィルタ１０８の出力と、ビタビ検出器１１０の出力とで、補正し、ＡＤＣ１０４のサンプルクロックを補正する。
【０１８５】
又、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路１１４は、ＦＩＲフィルタ１０８の出力と、ビタビ検出器１１０の出力とから、ＣＴＦ１０６のゲインを調整する。更に、周波数調整（Ｆｃ  Ｔｕｎｉｎｇ）回路１１８は、タイムベースジェネレータ１１６のクロックから周波数調整信号を作成し、ＣＴＦ１０６の周波数を調整する。
【０１８６】
このＣＴＦ１０６は、各ＬＰＦ段に、前述のゲイン調整機能を持たせることにより、従来のＶＧＡの機能を代用している。
【０１８７】
図１９は、図１８のＣＴＦ１０６の第１の実施の形態のブロック図である。図１９に示すように、ＣＴＦ１０６は、図１６で説明した等化器(Function-Block)３０と、図１２で説明した二次ＬＰＦ２０の２段構成と、図７で説明した一次ＬＰＦ１０とで構成される。
【０１８８】
等化器(Function-Block)３０と、二次ＬＰＦ２０と、一次ＬＰＦ１０とには、基準電流ＩＲＥＦと、Ｆｃ調整回路１１８からのＦｃ調整信号が供給される。又、等化器(Function-Block)３０には、予め決められた等化パラメータＫＯ，Ｋａ，Ｋｂが入力され、二次ＬＰＦ２０と、一次ＬＰＦ１０には、ＡＧＣ１１４からのゲイン調整信号Ｇ１，Ｇ２，Ｇ３が入力される。
【０１８９】
図２０は、図１８のＣＴＦ１０６の第２の実施の形態のブロック図である。図２０に示すように、ＣＴＦ１０６は、図１７で説明した等化器(Function-Block)３０Ａと、図１３で説明した二次ＬＰＦ２０Ａの２段構成と、図１で説明した一次ＬＰＦ１０とで構成される。
【０１９０】
等化器(Function-Block)３０Ａと、二次ＬＰＦ２０Ａと、一次ＬＰＦ１０とには、Ｆｃ調整回路１１８からのＦｃ調整信号（制御信号１）が供給される。又、等化器(Function-Block)３０には、予め決められた等化パラメータＫＯ，Ｋａ，Ｋｂが入力され、二次ＬＰＦ２０と、一次ＬＰＦ１０には、ＡＧＣ１１４からのゲイン調整信号Ｇ１，Ｇ２，Ｇ３が入力される。
【０１９１】
このように、ＡＦＥ部において、ＣＴＦ１０６の各ＬＰＦ段に、ゲイン調整機能を持たせることにより、従来必要であったＶＧＡを削減した構成を実現できる。これによって、ＡＦＥ部での信号の通過段数は、従来のＣＴＦと同等である又は等化器が簡略化される分だけ段数は少なくなるにもかかわらず、従来のＶＧＡ機能も果たすことができる。
【０１９２】
又、ＶＧＡの削減により、ＶＧＡによる帯域制限の影響も除去できるので、高転送時においても、信号品質の確保が容易となる。
【０１９３】
次に、本実施の形態に用いる基準電流IREFについて説明する。図２１は、本発明のＣＴＦ１０６に好適な基準電流源４０の回路図であり、ＣＭＯＳトランジスタで構成した例を示す。
【０１９４】
本実施の形態における伝達コンダクタンスＧｍは、基本的には、制御信号によってのみ可変するため、トランジスタのデバイス・パラメータや、電源電圧等に依存しないことが望ましい。このためには、基準電流ＩＲＥＦが、Ｇｍのバラツキを補償するような形で供給される必要がある。
【０１９５】
図２１は、上記目的のための、Ｇｍ安定化用の基準電流源回路４０の一形態である。図２１において、ＮＭＯＳトランジスタＮ１−Ｎ４は、トランジスタＮ１を基準にして、ゲート幅を与える。トランジスタＮ２のゲート幅は、トランジスタＮ１のゲート幅のｍ倍であり、各々のＶＧＳの差分と抵抗Ｒｓｅｔによって、電流Ｉｓｅｔを発生する。
【０１９６】
ＰＭＯＳトランジスタＰ１〜Ｐ６は、全て同一サイズであり、各電流は同じＩｓｅｔの値となる。この時、基板バイアス効果を無視すれば、抵抗Ｒｓｅｔの電圧降下Ｒｓｅｔ・Ｉｓｅｔは、次式（３０）のようになる。
【０１９７】
【数３０】
2010154402.tif 000032
【０１９８】
式（３０）から、電流Ｉｓｅｔは、以下の式（３１）で計算される。
【０１９９】
【数３１】
2010154402.tif 000033
【０２００】
このＲｓｅｔの電圧降下（＝Ｒｓｅｔ・Ｉｓｅｔ）は、Ｖｔｈ１よりも小さくなるように設定しなければならないことに注意する。
【０２０１】
又、ＶＧＳ３＝ＶＧＳ１であるから、出力電流ＩＲＥＦは、トランジスタＮ１とＮ３とのゲート幅の比Ａｉ（Current Mirrorの電流増幅率)によって、以下の式（３２）で決まる。
【０２０２】
【数３２】
2010154402.tif 000034
【０２０３】
次に、このＩＲＥＦを用いると、Ｇｍの値がどのようになるかを解析する。最も簡単な例として、ＣＭＯＳの一般的なソース結合差動増幅器の平衡状態におけるＧｍは、次式（３３）によって与えられる。
【０２０４】
【数３３】
2010154402.tif 000035
【０２０５】
式（３３）で、２・Ｉｓｓは、差動対の電源電流である。先に式（３２）で求めたＩＲＥＦを、Ｉｓｓとして、Ｇｍ段の駆動電流に用いて、式（３３）に代入すると、Ｇｍは以下の式（３４）となる。
【０２０６】
【数３４】
2010154402.tif 000036
【０２０７】
式（３４）から、ゲート幅の比ｍやＡｉは、全て固定であるため、Ｇｍは、抵抗Ｒｓｅｔの逆数にのみに比例し、電源電圧やＣＭＯＳのデバイス・パラメータに依存しない値となることがわかる。
【０２０８】
更に、カスコード出力段Ｎ５のゲート電位を与えるトランジスタＮ４の条件について示す。トランジスタＮ４は、トランジスタＮ１に対し、ゲート長がｎ倍になっている。よって，ＶＧＳは以下の式（３５）で表される。
【０２０９】
【数３５】
2010154402.tif 000037
【０２１０】
電流源が有効であるためには、トランジスタＮ３が飽和領域に保たれている必要がある。このためには，トランジスタＮ３のＶＤＳが、ＶＧＳの実効値(=OverDrive電圧)以上であることが条件となる。トランジスタＮ３のＶＤＳは次式（３６）によって与えられる。
【０２１１】
【数３６】
2010154402.tif 000038
【０２１２】
ｎ≧４で、ＶＤＳ３は、OverDrive電圧以上となり、飽和領域が確保される。このトランジスタＮ４を用いたこの回路形式は、カスコード電流出力段の動作電圧範囲を広くとるために有効である。
【０２１３】
（他の実施の形態）
前述の実施の形態では、磁気ディスク装置の信号再生装置の適用の例で説明したが、光ディスク装置等の他の媒体記憶装置や、通信装置にも適用できる。
【０２１４】
以上、本発明を、実施の形態で説明したが、本発明は、その趣旨の範囲内で種々の変形が可能であり、これを本発明の範囲から排除するものではない。
【０２１５】
（付記１）
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整することを特徴とするフィルタ回路。
【０２１６】
（付記２）
入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力することを特徴とするフィルタ回路。
【０２１７】
（付記３）
前記第２の電圧／電流変換回路に接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第３の電圧／電流変換回路と、前記第３の電圧／電流変換回路に接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第４の電圧／電流変換回路と、前記第３の電圧／電流変換回路の出力に接続された第２のキャパシタとを更に有し、前記第３及び第４の電圧／電流変換回路に、前記第１の制御信号を入力することを特徴とする付記１のフィルタ回路。
【０２１８】
（付記４）
前記第２の電圧／電流変換回路に接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第３の電圧／電流変換回路と、前記第３の電圧／電流変換回路に接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第４の電圧／電流変換回路と、前記第３の電圧／電流変換回路の出力に接続された第２のキャパシタとを更に有し、前記第３及び第４の電圧／電流変換回路に、前記第１の制御信号と前記第４の信号とを入力することを特徴とする付記２のフィルタ回路。
【０２１９】
（付記５）
中域周波数成分の利得を調整する第１の電圧増幅回路と、高域周波数成分の利得を調整する第２の電圧増幅回路とを更に有し、前記係数設定回路の第３の信号によって低域周波数成分の利得を調整することを特徴とする付記３のフィルタ回路。
【０２２０】
（付記６）
中域周波数成分の利得を調整する第１の電圧増幅回路と、高域周波数成分の利得を調整する第２の電圧増幅回路とを更に有し、前記係数設定回路の第３の信号によって低域周波数成分の利得を調整することを特徴とする付記４のフィルタ回路。
【０２２１】
（付記７）
前記係数設定回路は、前記第１の制御信号に、前記第２の制御信号を乗じて、前記第３の信号を作成する回路を有することを特徴とする付記１のフィルタ回路。
【０２２２】
（付記８）
前記係数設定回路は、前記第１の制御信号に、前記第２の制御信号を乗じて、前記第３の信号を作成する回路を有することを特徴とする付記２のフィルタ回路。
【０２２３】
（付記９）
前記係数設定回路は、外部からの入力電流を、外部からのデジタル信号により係数倍したものを出力電流として出力する電流デジタル／アナログ変換回路であることを特徴とする付記７のフィルタ回路。
【０２２４】
（付記１０）
前記係数設定回路は、外部からの入力電流を、外部からのデジタル信号により係数倍したものを出力電流として出力する電流デジタル／アナログ変換回路であることを特徴とする付記８のフィルタ回路。
【０２２５】
（付記１１）
前記第１及び第２の電圧／電流変換回路は、重み付けされた複数の伝達コンダクタンス回路と、前記第４の信号に応じた電流を出力するバイアス回路と、前記第１の制御信号又は前記第３の信号を受け、前記バイアス回路の電流を、前記複数の伝達コンダクタンス回路へ選択的に出力する電流スイッチとを有することを特徴とする付記２のフィルタ回路。
【０２２６】
（付記１２）
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整するフィルタ回路を有することを特徴とする波形等化用の連続時間フィルタ。
【０２２７】
（付記１３）
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力するフィルタ回路を有することを特徴とする波形等化用の連続時間フィルタ。
【０２２８】
（付記１４）
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、入力された信号のレベルを調整し、且つ波形等化する連続時間フィルタと、前記連続時間フィルタの出力から前記連続時間フィルタのゲイン調整信号を作成する自動ゲイン制御回路と、前記連続時間フィルタの周波数調整信号を出力する周波数調整回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、且つ前記第２の電圧／電流変換回路に前記第１の制御信号を入力し、前記第１の制御信号により、周波数帯域を調整するフィルタ回路を有することを特徴とする信号再生装置。
【０２２９】
（付記１５）
一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路とを有し、入力された信号のレベルを調整し、且つ波形等化する連続時間フィルタと、前記連続時間フィルタの出力から前記連続時間フィルタのゲイン調整信号を作成する自動ゲイン制御回路と、前記連続時間フィルタの周波数調整信号を出力する周波数調整回路とを有し、前記一次ローパスフィルタと、二次ローパスフィルタと、二次可変等化回路の各々は、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第１の電圧／電流変換回路と、前記第１の電圧／電流変換回路の出力に接続されたキャパシタと、前記第１の電圧／電流変換回路と前記キャパシタとに接続され、入力された電圧を、伝達コンダクタンスを変換係数として、電流に変換する第２の電圧／電流変換回路と、第１の制御信号と利得調整のための第２の制御信号とから、前記第１の電圧／電流変換回路の前記伝達コンダクタンスを調整し、利得調整する第３の信号を作成する係数設定回路とを有し、前記第１の電圧／電流変換回路の出力に、前記第１の電圧/電流変換回路の出力と信号が反転する第２の電圧電流変換手段の出力を接続し、前記第１の電圧／電流変換回路に、周波数調整のための第４の信号と、前記第３の信号とを入力し、前記第２の電圧／電流変換回路に、前記第４の信号と前記第１の制御信号とを入力するフィルタ回路を有することを特徴とする信号再生装置。
【産業上の利用可能性】
【０２３０】
第１の電圧／電流変換回路に、第１の制御信号と利得調整のための第２の制御信号とから作成した第３の信号を入力し、第２の電圧／電流変換回路に、第１の制御信号を入力するため、周波数と、利得を独立に制御したフィルタを実現できる。
【図面の簡単な説明】
【０２３１】
【図１】本発明の１次ローパスフィルタの一実施の形態の構成図である。
【図２】図２のＧｍブロックの構成図である。
【図３】図２の伝達コンダクタンス回路の回路図である。
【図４】図２のバイアス回路の回路図である。
【図５】図１の係数設定回路の回路図である。
【図６】本発明の１次ローパスフィルタの他の実施の形態の複合制御型Ｇｍブロックの構成図である。
【図７】本発明の１次ローパスフィルタの他の実施の形態の構成図である。
【図８】図７の複合制御型Ｇｍブロックの構成図である。
【図９】図８の複合制御型ＧｍブロックのＧｍ調整の説明図である。
【図１０】図７の多段型Ｇｍ回路の回路図である。
【図１１】図７のスイッチ回路の回路図である。
【図１２】本発明の２次ローパスフィルタの一実施の形態の構成図である。
【図１３】本発明の２次ローパスフィルタの他の実施の形態の構成図である。
【図１４】本発明の等化器要素としての２次バンドパスフィルタの一実施の形態の構成図である。
【図１５】本発明の等化器要素としての２次ハイパスフィルタの一実施の形態の構成図である。
【図１６】本発明の等化回路の一実施の形態の構成図である。
【図１７】本発明の等化回路の他の実施の形態の構成図である。
【図１８】本発明の信号再生装置の一実施の形態のブロック図である。
【図１９】図１８の連続時間フィルタの一実施の形態のブロック図である。
【図２０】図１８の連続時間フィルタの他の実施の形態のブロック図である。
【図２１】本発明のフィルタに好適な基準電流源の回路図である。
【図２２】従来の信号再生装置のブロック図である。
【図２３】従来の連続時間フィルタの等化回路のブロック図である。
【図２４】従来のアナログフロントエンド部のブロック図である。
【図２５】従来の１次ローパスフィルタの伝達関数のブロック図である。
【図２６】従来の１次ローパスフィルタのＧｍ−Ｃ回路のブロック図である。
【図２７】従来の２次ローパスフィルタの伝達関数のブロック図である。
【図２８】従来の２次ローパスフィルタのＧｍ−Ｃ回路のブロック図である。
【図２９】従来のアナログフロントエンドのＡＧＣと連続時間フィルタの制御帯域の説明図である。
【符号の説明】
【０２３２】
１０  １次ローパスフィルタ
１２，１４  Ｇｍブロック
１６  係数回路
Ｃ  コンダクタンス（キャパシタ）
１２−１  伝達コンダクタンス回路
１２−２  バイアス回路
１２Ａ、１４Ａ  複合制御型Ｇｍ増幅回路
１８  増幅器
２０，２０Ａ  ２次ローパスフィルタ
３０，３０Ａ  等化回路
１００  ハイパスフィルタ
１０２  アナログフロントエンド
１０６  連続時間フィルタ
１０４  ＡＤＣ
１０８  ＦＩＲフィルタ
１１０  ビタビ検出器
１１２  タイミングリカバリー回路
１１４  ＡＧＣ回路
１１６  タイムベースジェネレータ
１１８  周波数調整器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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