(57)【要約】【課題】一局面では、電力コンバータでの利用のための制御回路は、スイッチング電力コンバータの変圧器において磁束を制限する。【解決手段】第１の制御される電流源は、変圧器の巻線に加えられることになる入力電圧に実質的に直接的に比例する第１の電流を有する。第２の制御される電流源は、変圧器の巻線に加えられることになるリセット電圧に実質的に直接的に比例する第２の電流を有する。第１のスイッチは、入力電圧が変圧器の巻線に加えられる間、積分キャパシタを第１の電流で充電するようにされる。第２のスイッチは、リセット電圧が変圧器の巻線に加えられる際に、第２の電流で積分キャパシタを放電するようにされる。第３のスイッチは、入力電圧を取除くとともに、変圧器の巻線に入力電圧を加えることを防止するようにされる。【選択図】図１
2010075041.tif 000002
【特許請求の範囲】
【請求項１】
電力コンバータでの使用のための制御回路であって、
変圧器の巻線に加えられることになる入力電圧に実質的に直接的に比例する第１の電流を有する第１の制御される電流源と、
前記変圧器の前記巻線に加えられることになるリセット電圧に実質的に直接的に比例する第２の電流を有する第２の制御される電流源と、
前記入力電圧が前記変圧器の前記巻線に加えられる間、積分キャパシタを前記第１の電流で充電するようにされる第１のスイッチと、
前記リセット電圧が前記変圧器の前記巻線に加えられる際に、前記第２の電流で前記積分キャパシタを放電するようにされる第２のスイッチと、
前記積分キャパシタ上の電圧が第１のしきい値電圧以上の場合に前記変圧器の前記巻線から前記入力電圧を取除くとともに、前記積分キャパシタが第２のしきい値電圧まで放電すると前記変圧器の前記巻線に前記入力電圧を加えることを防止するようにされる第３のスイッチとを含む、回路。
【請求項２】
前記電力コンバータは２スイッチフォワードコンバータである、請求項１に記載の回路。
【請求項３】
前記電力コンバータは単一スイッチフォワードコンバータである、請求項１に記載の回路。
【請求項４】
前記第３のスイッチは、前記積分キャパシタが前記第２のしきい値電圧まで放電すると始まる遅延時間の後まで、前記変圧器の前記巻線に前記入力電圧を加えることを防止する、請求項１に記載の回路。
【請求項５】
前記第２のスイッチは、前記第１のスイッチが閉じることに応答して開く、請求項１に記載の回路。
【請求項６】
前記第３のスイッチは、最大デューティ比信号がアサートされることに応答して開く、請求項１に記載の回路。
【請求項７】
前記積分キャパシタを充電するのに用いられる第１のサンプルホールド電流を作り出すよう前記第１の電流をサンプリングするための第１のサンプルホールド回路をさらに含む、請求項１に記載の回路。
【請求項８】
前記積分キャパシタを充電するのに用いられる第２のサンプルホールド電流を作り出すよう前記第２の電流をサンプリングするための第２のサンプルホールド回路をさらに含む、請求項７に記載の回路。
【請求項９】
前記第１の制御される電流源は、前記変圧器の前記巻線に加えられることになる前記リセット電圧と前記変圧器の巻線に加えられることになる前記入力電圧とに実質的に直接的に比例する第１の電流を有する、請求項１に記載の回路。
【請求項１０】
前記第２の制御される電流源は、前記変圧器の前記巻線に加えられることになる前記リセット電圧と前記変圧器の巻線に加えられることになる前記入力電圧とに実質的に直接的に比例する第２の電流を有する、請求項１に記載の回路。
【請求項１１】
電力コンバータにおける変圧器の飽和を防止する方法であって、
前記変圧器の巻線に加えられることになる入力電圧を示す第１の量を、前記入力電圧が
前記変圧器の前記巻線に加えられる間、積分して第１の積分値を得ることと、
前記変圧器の前記巻線に加えられることになるリセット電圧を示す第２の量を、前記リセット電圧が前記変圧器の前記巻線に加えられる間、積分して第２の積分値を得ることと、
前記第１の積分値を第１のしきい値と比較することと、
前記第１の積分値が前記第１のしきい値以上の際に前記変圧器の前記巻線から前記入力電圧を取除くことと、
前記第１の積分値から前記第２の積分値を減算することと、
前記第１の積分値と前記第２の積分値との差を第２のしきい値と比較することと、
前記第１の積分値と前記第２の積分値との差が前記第２のしきい値以下である際に始まる遅延時間の後まで、前記入力電圧を前記変圧器の前記巻線に加えることを防止することとを含む、方法。
【請求項１２】
前記第２のしきい値は前記第１のしきい値より小さい、請求項１１に記載の方法。
【請求項１３】
前記第１の量は、前記変圧器の前記巻線に加えられることになる入力電圧のサンプリングされた値である、請求項１１に記載の方法。
【請求項１４】
前記第２の量は、前記変圧器の前記巻線に加えられることになるリセット電圧のサンプリングされた値である、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
背景情報
開示の分野
この発明は一般的には電源に関し、より特定的には、この発明はフォワードコンバータに関する。
【背景技術】
【０００２】
背景
ＡＣ−ＤＣおよびＤＣ−ＤＣ電源は典型的には、当該技術においてフォワードコンバータとして従来公知である電力変換トポロジーを用いる。
【０００３】
フォワードコンバータは、変圧器の一次巻線に入力電圧を加えるのに１つまたは２つのいずれかのアクティブスイッチを用い得る。単一スイッチフォワードコンバータは、１つのアクティブスイッチを用いて、変圧器の一次巻線に入力電圧を加える。２スイッチフォワードコンバータは、２つのアクティブスイッチを用いて、変圧器の一次巻線に入力電圧を加える。フォワードコンバータの各々のタイプにおいて、変圧器上の二次巻線は、一次巻線上の電圧の拡大または縮小された複製を作り出す。この二次巻線上の電圧は整流およびフィルタリングされて、出力電圧となる。
【０００４】
電源において、出力電圧は通常、制御回路によって調整される。制御回路は出力電圧を所望の値と比較する。制御回路は、アクティブスイッチをオンおよびオフするとともに、当該出力を所望の値の近くに保つよう、スイッチがオン（およびオフ）である時間を調節する。
【０００５】
フォワードコンバータの設計においてスイッチを１つにするかまたは２つにするかの選択は、非常にコストに影響される。２スイッチフォワードコンバータはしばしば、パーソナルコンピュータおよび同様の適用例のための電源の要件に合致する最も低コストの構成である。
【０００６】
単一スイッチ構成および２スイッチ構成の両方は、アクティブスイッチがオフの際に、変圧器の磁束がリセットする（すなわち、はるかにより低い値へと戻る）ことを可能にする。変圧器の磁束をリセットすることにより、過剰な蓄積されたエネルギが変圧器を飽和させることを防止する（飽和は変圧器の特性を変化させる）。このリセットは一般的に、アクティブスイッチがオフの際、適切な大きさおよび持続時間のリセット電圧を一次巻線に加えることによって達成される。
【０００７】
スイッチがオンの際に一次巻線に現われる入力電圧よりも高い値に当該リセット電圧を設定することがしばしば望ましい。好適なリセット電圧を与える一般的な低コスト技術では、単純なリセット回路を用いて、変圧器のリセット時間の間に一次巻線に加えられる実質的に一定な電圧を生じさせる。２スイッチフォワードコンバータでは、このリセット電圧は、入力電圧と当該リセット回路の電圧との合計である。単一スイッチフォワードコンバータでは、リセット電圧はリセット回路の電圧である。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
この単純なリセット回路を用いる技術の難点は、制御回路が入力電圧の変化または電源
上の負荷の変化に応答して突然適切なリセット電圧が変化し得るということである。さらに、この単純なリセット回路は通常、変圧器の適切なリセットを保証するよう、一時的なイベント（たとえば電源の起動および停止）に対して十分に早く応答することができない。
【図面の簡単な説明】
【０００９】
添付の図面を参照して、この発明の非限定的かつ非網羅的な実施例を記載する。特に他の特定がなければ、さまざまな図面を通じて、同様の参照番号は同様の部分を指す。
【図１】この発明を含む制御回路を有する２スイッチフォワードコンバータの顕著な特徴を示す概略図である。
【図２】図１の２スイッチフォワードコンバータとともに用いられ得る例示的なリセット回路の詳細を示す概略図である。
【図３】図１の２スイッチフォワードコンバータの制御回路に含まれる機能要素および信号を示すブロック図である。
【図４】図３の制御回路に含まれる飽和防止回路に含まれる機能の一例を示す概略図である。
【図５】変圧器の飽和を防止する機能を活性化しない通常動作の状態の場合での、図４の飽和防止回路の信号を示すタイミング図である。
【図６】変圧器の飽和を防止するようゲート信号を終わらせる状態の場合での、図５と同じ信号を示すタイミング図である。
【図７】変圧器の飽和を防止するようゲート信号を遅延する状態の場合での、図５と同じ信号を示すタイミング図である。
【図８】図４の飽和防止回路に含まれる信号を作り出す集積回路のある部分を示す概略図である。
【図９】図３の飽和防止回路ブロックおよび論理回路ブロックに含まれる信号を作り出す集積回路の別の部分を示す概略図である。
【図１０】図３の論理回路ブロックに含まれる信号を作り出す集積回路のさらに別の部分を示す概略図である。
【図１１】図５のタイミング図と同じ状態の場合での、図８、図９、および図１０に示される集積回路の部分からの信号を示すタイミング図である。
【図１２】図６のタイミング図と同じ状態の場合での、図８、図９、および図１０に示される集積回路の部分からの信号を示すタイミング図である。
【図１３】図７のタイミング図と同じ状態の場合での、図８、図９、および図１０に示される集積回路の部分からの信号を示すタイミング図である。
【図１４】フォワードコンバータにおいて変圧器の飽和を防止する方法を示すフロー図である。
【図１５】この発明を含む制御回路を有する単一スイッチフォワードコンバータの顕著な特徴を示す概略図である。
【図１６】単一スイッチフォワードコンバータの場合の、図３の制御回路に含まれる飽和防止ブロックに含まれる機能の他の例を示す概略図である。
【発明を実施するための形態】
【００１０】
詳細な説明
リセット電圧を生じさせるよう、相対的に単純なパッシブ回路を用いて変圧器の適切なリセットを実現するための方法および装置が与えられる。以下の説明では、この発明の完全な理解を提供するよう多くの具体的な詳細を記載する。しかしながら、当該具体的な詳細はこの発明を実施するのに用いられる必要がないということは、当業者にとっては明らかであろう。他の場合では、周知の材料または方法を詳細には記載しない。これは、この発明を不明瞭にするのを避けるためである。
【００１１】
「一実施例」、「ある実施例」、「一例」、または「ある例」に対する参照は、この明細書を通じて、実施例または例と関連して記載される特定の特徴、構造、または特性がこの発明の少なくとも１つの実施例に含まれるということを意味する。したがって、この明細書を通じてさまざまな場所に現われる「一実施例では」、「ある実施例では」、「一例」、または「ある例」というフレーズは、必ずしもすべて同じ実施例または例を参照しているわけではない。さらに、特定の特徴、構造、または特性は、１つ以上の実施例または例において、任意の好適なコンビネーションおよび／またはサブコンビネーションで組合されてもよい。さらに、ここで与えられる図面は、当業者への説明目的のためであり、当該図面は必ずしも尺度決めされて描かれているわけではないということが理解される。
【００１２】
図１は、この発明に従った例示的な２スイッチフォワードコンバータ１００の図である。この２スイッチフォワードコンバータは、変圧器Ｔ１  １１４の一次巻線１１２上に入力電圧ＶIN  １０２から電圧ＶP  １１０を作り出す構成において、２つのアクティブスイッチＳ１  １０４およびＳ２  １１６を２つのパッシブスイッチＤ１  １２０およびＤ２  １０６とともに用いる。図１の例では、入力電圧ＶIN  １０２は、入力リターン１０８と共通の負の端子を有する。
【００１３】
アクティブスイッチＳ１  １０４はしばしば、ハイ側スイッチと呼ばれる。なぜならば、入力電圧ＶIN  １０２の正の端子と共通の端子を１つ有しているからである。アクティブスイッチＳ２  １１６はしばしばロー側スイッチと呼ばれる。なぜならば、入力リターン１０８と共通の端子を１つ有しているからである。同様に、パッシブスイッチＤ１  １２０は、ハイ側スイッチと呼ばれ得るとともに、パッシブスイッチＤ２  １０６はロー側スイッチと呼ばれ得る。
【００１４】
変圧器Ｔ１  １１４の二次巻線１３４は、一次電圧ＶP  １１０に比例する電圧を作り出す。出力ダイオード１３６は、二次巻線１３４にて当該電圧を整流する。フリーホイールダイオード１３８、出力インダクタＬ１  １４０、および出力キャパシタＣ１  １４２は、二次巻線１３４からの整流電圧をフィルタリングし、負荷１４４にて出力電圧Ｖoを作り出す。図１の例では、出力電圧Ｖoを有するキャパシタＣ１  １４２の負の端子は、出力リターン１５２と共通である。
【００１５】
変圧器Ｔ１  １１４の二次巻線１３４は典型的に、一次巻線１１２から直流的に絶縁される。すなわち、一次リターン１０８と二次リターン１５２との間のＤＣ電圧は通常、一次リターン１０８と二次リターン１５２との間に実質的に０の電流を作り出す。
【００１６】
アクティブスイッチとパッシブスイッチとの違いは、アクティブスイッチが当該スイッチを開くおよび閉じる制御信号を受取る一方、パッシブスイッチは制御信号を受取らないということである。開いたスイッチは通常電流を導通しない。閉じたスイッチは電流を導通し得る。アクティブスイッチは典型的には、アクティブスイッチの２つの他の端子が電流を導通し得るかどうかを決定する１つ以上の制御端子を有する。図１の例では、ゲート信号１３０が、アクティブスイッチＳ１  １０４およびＳ２  １１６を開くおよび閉じる。実際では、スイッチＳ１  １０４およびＳ２  １１６は典型的には、たとえば金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor；ＭＯＳＦＥＴ）か、またはたとえばバイポーラ接合トランジスタ（bipolar junction transistor；ＢＪＴ）、または絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor；ＩＧＢＴ）といった半導体装置である。
【００１７】
パッシブスイッチは一般的には２つの端子のみを有する。典型的には、当該端子同士の間の電圧が、パッシブスイッチが開くまたは閉じるかどうかを決定する。ダイオードは、時に、パッシブスイッチと考えられる。なぜならば、その２つの端子同士の間の電圧が１
つの極性（カソードに対して正のアノード）を有する際に電流を導通し、端子同士の間の電圧が反対の極性（カソードに対して負のアノード）を有する際に電流を実質的にブロックするからである。図１の例におけるパッシブスイッチＤ１  １２０およびＤ２  １０６はＰＮ接合ダイオードである。
【００１８】
図１の２スイッチフォワードコンバータでは、アクティブスイッチＳ１  １０４およびＳ２  １１６がオンになると変圧器Ｔ１  １１４において磁束が増加する。アクティブスイッチＳ１  １０４およびＳ２  １１６がオフになると変圧器Ｔ１  １１４において磁束が減少する。磁束は、アクティブスイッチＳ１  １０４およびＳ２  １１６がオンの際に変圧器の巻線に入る磁化電流に関連付けられる。アクティブスイッチＳ１  １０４およびＳ２  １１６がオフになると、磁化電流はパッシブスイッチＤ１  １２０およびＤ２  １０６を通って変圧器Ｔ１  １１４の一次側を去る。パッシブスイッチＤ１  １２０およびＤ２  １０６を通って変圧器を去る当該磁化電流から、リセット回路１１８はリセット回路電圧ＶRC  １５０を作り出す。
【００１９】
磁束は、一次巻線上の電圧ＶP  １１０に比例する速度で増加および減少する。したがって、アクティブスイッチＳ１  １０４およびＳ２  １１６がオンの際には、磁束は入力電圧ＶINに実質的に比例する速度で増加する。同様に、パッシブスイッチＤ１  １２０およびＤ２  １０６がオンの際には、磁束は、入力電圧ＶIN  １０２およびリセット回路電圧ＶRC  １５０の合計に実質的に比例する速度で減少する。
【００２０】
変圧器Ｔ１  １１４は典型的には、磁性材料を用いて構成され、一次巻線１１２と二次巻線１３４との所望の結合を達成する。変圧器Ｔ１  １１４の磁性材料は通常、磁束が飽和値に到達する場合には望ましい特性を失う。本開示に従うと、変圧器における磁束がその飽和値に到達するのが防止される。
【００２１】
変圧器において直接的に磁束を計測することは可能であるが、それを行なう方法は典型的には、低コストの電源適用例には実際的ではない。対照的に、本開示は磁束の大きさを示すために単純な間接的な技術を用いる。アクティブスイッチがオンの時間の間における磁束の変化は、変圧器の任意の巻線上の電圧の時間積分に比例する。磁束の初期値が飽和値よりもはるかに小さいならば、スイッチング期間の間における磁束の変化を知ることは通常、磁束がその飽和値に到達するのを防止するのに十分である。
【００２２】
磁束の所望の管理は、磁束のピーク値を推定するよう、アクティブスイッチがオンの間に変圧器の巻線上の電圧を積分することによって達成され得る。次いで、巻線上の電圧はアクティブスイッチがオフの間に積分され得、これにより、アクティブスイッチがオンだった間に増加したのと同じ量分だけ磁束が減少することを確実にする。図１の例では、磁束は変圧器Ｔ１  １１４の一次巻線１１２に加えられることになる電圧を計測および積分することにより管理される。したがって、開示される電圧計測および積分技術は、変圧器の巻線上の電圧の直接的な計測とは区別され得る。
【００２３】
図１の例では、制御回路１４８が、フィードバック端子１３２にてフィードバック信号１４６を受取る。直流的絶縁は、典型的には、たとえば光学カプラの使用またはたとえば信号変圧器の使用といったような、当業者には公知である通常の方法によって、フィードバック信号１４６がフィードバック端子１３２に送信される際に、入力リターン１０８と出力リターン１５２との間で維持される。フィードバック信号１４６の送信の詳細は、この発明の重要な特徴を不明瞭にするのを避ける助けをするべく、この開示においては論じない。
【００２４】
図１の例では、制御回路１４８はリセット電圧感知端子１２０での第１の電流Ｉ1と線
間電圧感知端子１２８での第２の電流Ｉ2とを受取る。リセット電圧感知端子１２０での電圧と線間電圧感知端子１２８での電圧とは、典型的には、電気的に入力リターン１０８を基準にする低い値である。一例では、リセット電圧感知端子１２０での電圧と、線間電圧感知端子１２８での電圧とは、約３ボルトよりも小さく、入力電圧ＶINは典型的には１００ボルトと４００ボルトとの間である。したがって、線間電圧感知端子１２８での電流Ｉ2は、入力電圧ＶIN  １０２に実質的に直接的に比例するとともに、抵抗器Ｒ２  １２６の値に反比例する。同様に、リセット電圧感知端子１２０での電流Ｉ1は、入力電圧ＶIN  １０２とリセット回路１１８上の電圧ＶRC  １５０との合計に実質的に直接的に比例する（とともに抵抗Ｒ１  １２２の値に反比例する）。制御回路１４８は、リセット電圧感知端子１２０、線間電圧感知端子１２８、およびフィードバック端子１３２での信号に応答して、負荷１４４にて出力電圧Ｖoを調節するとともに変圧器Ｔ１  １１４の飽和を防止するようアクティブスイッチＳ１  １０４およびＳ２  １１６をオンおよびオフするゲート信号１３０を作り出す。
【００２５】
図２は、図１の２スイッチコンバータにおける典型的なリセット回路１１８の詳細を示す。アクティブスイッチＳ１  １０４およびＳ２  １１６は、スイッチング期間のある部分の間オンする。アクティブスイッチＳ１  １０４およびＳ２  １１６は、スイッチング期間の残りの間オフする。スイッチング期間においてアクティブスイッチがオンの部分はしばしばデューティ比として既知である。リセット回路１１８を用いない２スイッチフォワードコンバータは、アクティブスイッチがオンの際の磁束の増加がアクティブスイッチがオフの際の磁束の減少と同じであることを確実にするよう、最大デューティ比が５０％である。すなわち、アクティブスイッチは通常、反復的なスイッチングサイクルについて完全なスイッチング期間の時間の半分より多い時間の間、閉じられていない。
【００２６】
リセット回路１１８を用いる２スイッチフォワードコンバータは、最大デューティ値が５０％を上回るよう延長させ得る。より大きなデューティ比で動作する能力には、より広い範囲の入力電圧にわたる動作を可能にするという利点がある。延長されたデューティ比の別の利点は、アクティブスイッチＳ１  １０４およびＳ２  １１６におけるＲＭＳ（root-mean-square;二乗平均平方根）電流の低減であり、これにより導通損失を低減するとともに効率性を上昇させる。
【００２７】
図２の例２００に示されるリセット回路は、いくつかのスイッチングサイクルの間、実質的に一定の電圧ＶRC  １５０を生じさせる。リセット回路１１８は、ツェナーダイオード２１０と、抵抗器２３０と、キャパシタ２２０とを含む。ハイ側のパッシブスイッチＤ１  １２０からの電流は、入力電圧ＶIN  １０２の正の端子とハイ側のパッシブスイッチＤ１  １１０との間のキャパシタ２２０上に電圧ＶRC  １５０を作り出す。ツェナーダイオード２１０および抵抗器２３０は、キャパシタ２２０上の最大電圧を実質的に制限する。
【００２８】
図３は、制御回路１４８のいくつかの内部機能ブロックを示すブロック図３００である。制御回路の出力は、アクティブスイッチＳ１  １０４およびＳ２  １２０を開くおよび閉じるゲート信号１３０である。図１の例では、アクティブスイッチＳ１  １０４およびＳ２  １１６は、ゲート端子１３０での信号がハイレベルにある際には閉じられる。図１の例では、アクティブスイッチＳ１  １０４およびＳ２  １１６は、ゲート端子１３０での信号がローレベルにある際には開く。オシレータ３１０は、複数のタイミング信号３５０、３４５、および３６０をパルス幅モジュレータ（pulse width modulator；ＰＷＭ）３０５、飽和防止回路３１５、および論理回路３２０に与える。パルス幅モジュレータ３０５はフィードバック端子１３２での信号に応答して、ＰＷＭＯＵＴ信号３４０を作り出す。ＰＷＭＯＵＴ信号３４０は、スイッチング期間ＴSと、電源の出力を調整するのに必要とされるデューティ比とを有するタイミング信号である。
【００２９】
飽和防止回路３１５は、線間電圧感知端子１２８およびリセット電圧感知端子１２０から信号を受取り、ゲート端子１３０からゲート信号１３２を受取る。飽和防止回路３１５は、論理回路３２０によって受取られる信号ＳＯＦＦ  ３２５、ＤＴＥＲＭ  ３３０、およびＤＥＮＡＢＬＥ  ３３５を作り出す。論理回路３２０は、飽和防止回路３１５とパルス幅モジュレータ３０５とから受取った信号を処理し、ゲート信号１３２を抑制して変圧器Ｔ１  １１４の飽和を防止することをＰＷＭＯＵＴ信号３４０にさせるべきかどうかを決定する。一例では、ＳＯＦＦ信号３２５は、アクティブスイッチがオフのままであることを要求する。一例では、ＤＴＥＲＭ信号３３０は、アクティブスイッチがすぐにオフに切換ることを要求する。一例では、ＤＥＮＡＢＬＥ信号３３５は、アクティブスイッチがＰＷＭＯＵＴ信号３４０に従ってオンおよびオフに切換ることを可能にする。
【００３０】
図４は、図３のブロック３１５に含まれる飽和防止回路の機能を示す概略図４００である。制御される電流源４０５は、線間電圧感知端子１２８によって受取られる電流に応答する。制御される電流源４０５の値は、線間電圧感知端子１２８で受取られる電流Ｉ2に直接的に比例する。
【００３１】
図４にはさらに、リセット電圧感知端子１２０にて受取られる電流に応答する制御される電流源４１０が存在する。制御される電流源４１０の値は、リセット電圧感知端子１２０にて受取られる電流Ｉ1に直接的に比例する。
【００３２】
スイッチＳ３  ４１５およびＳ４  ４２０は、ゲート端子１３０での信号に応答して開くおよび閉じる。インバータ４２５およびＡＮＤゲート４３０が、スイッチＳ３  ４１５およびＳ４  ４２０が同時に閉じられるのを防止する。
【００３３】
ゲート端子１３０での信号がハイの際は、入力電圧ＶIN  １０２は変圧器Ｔ１  １１４の一次巻線１１２に加えられる。ゲート端子１３０でのハイの信号は、スイッチＳ３  ４１５を閉じるとともにスイッチＳ４  ４２０を開き、これにより、制御される電流源４０５からの電流が積分キャパシタ４６０上の電圧ＶC  ４６５を増加させることを可能にする。当該積分キャパシタ上の電圧４６５は、変圧器Ｔ１  １１４における磁束を示す。
【００３４】
ゲート端子１３０での信号がローであるとき、入力電圧ＶIN  １０２とリセット回路１１８からの電圧ＶRC  １５０との合計が、変圧器Ｔ１  １１４の一次巻線１１２に加えられる。ゲート端子１３０でのローの信号はスイッチＳ３  ４１５を開き、スイッチＳ４  ４２０を閉じ、これにより、制御される電流源４１０からの電流が積分キャパシタ４６０上の電圧ＶC  ４６５を減少させることを可能にする。
【００３５】
積分キャパシタ４６０上の電圧ＶC  ４６５は、コンパレータ４３５および４４０によって受取られる。コンパレータ４３５は、積分キャパシタ４６０上の電圧ＶC  ４６５を、上側しきい値電圧ＶTH  ４７０と比較する。コンパレータ４４０は、積分キャパシタ４６０上の電圧ＶC  ４６５を、下側しきい値電圧ＶTL  ４７５と比較する。上側しきい値電圧ＶTH  ４７０は、下側しきい値電圧ＶTL  ４７５よりも大きい。
【００３６】
積分キャパシタ４６０上の電圧ＶC  ４６５が、ゲート端子１３０での信号がハイである時間の間、上側しきい値電圧ＶTH  ４７０よりも小さいままである場合、ゲート端子１３０での信号は、ハイのままにされるとともに、ＰＷＭＯＵＴ信号３４０によって規定されるデューティ比に従ってローになるようにされる。ゲート端子１３０でのローの信号は、積分キャパシタ４６０上の電圧ＶC  ４６５が下側しきい値電圧ＶTL  ４７５を上回る限り、スイッチＳ３  ４１５を開き、スイッチＳ４  ４２０を閉じる。積分キャパシタ４６０上の電圧ＶC  ４６５が下側しきい値電圧ＶTL  ４７５よりももはや大きくなくなる
と、コンパレータ４４０の出力でのＲＤＩＳ信号４８０はハイになり、スイッチＳ４  ４２０を開く。これにより、積分キャパシタ４６０の放電を止める。
【００３７】
ＤＭＡＸ補完信号４５５は、最大のデューティ比を確立するよう、各スイッチングサイクルの終わり近くでハイになる。オシレータ３１０の適切な動作を保証するのに、最大のデューティ比を規定することが典型的には必要である。図４は、ＤＭＡＸ補完信号４５５がハイになる際にラッチ４５０がＤＭＡＸ補完信号４５５によって設定され、これによりＳＯＦＦ端子３２５にてハイレベルを設定するということを示す。論理回路３２０は、ＳＯＦＦ端子３２５での信号がハイのとき、ゲート端子１３０の信号を強制的にローにする。
【００３８】
ＲＤＩＳ信号４８０は、積分キャパシタ４６０の放電の終わりにハイになる。ＲＤＩＳ信号４８０の立上がりは、立ち上がり遅延回路４４５により遅延され、これにより遅延時間Ｔdの後、ＤＥＮＡＢＬＥ信号３３５をハイにさせる。ＤＭＡＸ補完信号４５５がローのときのＤＥＮＡＢＬＥ信号３３０のハイレベルにより、ラッチ４５０がリセットされ、これによりＳＯＦＦ端子３２５での信号がローになる。ＲＤＩＳ信号４８０は、スイッチＳ３  ４１５が閉じるとローになり、積分キャパシタ４６０は下側しきい値電圧Ｖtl  ４７５を上回るように電圧ＶC  ４６５を上昇させるよう充電する。ＤＥＮＡＢＬＥ信号３３０は、ＲＤＩＳ信号４８０がローになるとすぐにローになる。
【００３９】
積分キャパシタ４６０上の電圧ＶC  ４６５が上側しきい値電圧ＶTH  ４７０よりも小さい場合、コンパレータ４３５の出力はハイレベルとなり、ＤＴＥＲＭ信号３３０をアサートする。論理回路３２０は、ゲート端子１３０での信号を強制的にローレベルにすることにより、ＤＴＥＲＭ信号３３０のハイレベルに応答する。これにより、アクティブスイッチＳ１  １０４およびＳ２  １２０を開き、変圧器Ｔ１  １１４における磁束の増加を止める。
【００４０】
図５は、変圧器Ｔ１  １１４の飽和を防止するのに何も動作を必要としない状態の場合での、図３および図４における信号の間の関係をさらに示すタイミング図５００である。ＤＭＡＸ補完信号４５５は、スイッチング期間ＴS  ５５０の始まりである時間ｔ0  ５１０にてローになる。ＰＷＭＯＵＴ信号３４０およびＧＡＴＥ信号１３０は、時間ｔ0  ５１０の後すぐに、時間ｔ1  ５１５にてハイになる。入力電圧ＶIN  １０２は、ゲート信号１３０がハイになると、変圧器Ｔ１  １１４の一次巻線１１２に加えられる。積分キャパシタ４６０上の電圧ＶC  ４２０は、ＧＡＴＥ信号１３０がハイになると、変圧器Ｔ１
１１４の磁束の増加を模倣するよう、下側しきい値電圧ＶTL  ４７５からより高いしきい値電圧ＶTH  ４７０に向かって上昇する。
【００４１】
ＰＷＭＯＵＴ信号３４０およびＧＡＴＥ信号１３０は、時間ｔ2  ５２０にてローになる。積分キャパシタ４６０上の電圧ＶC  ４２０は、ＧＡＴＥ信号１３０がローになると、変圧器Ｔ１  １１４の磁束の減少を模倣するよう下側しきい値電圧ＶTL  ４７５に向かって減少し、時間ｔ3  ５２５にて下側しきい値電圧ＶTL  ４７５に到達する。ＲＤＩＳ信号４８０は、時間ｔ3  ５２５にてハイになり、変圧器Ｔ１  １１４における磁束が、時間ｔ1  ５１５にて有していた値にほぼ戻ったことを示す。ＤＥＮＡＢＬＥ信号３３５は、時間ｔ4  ５３０にて、遅延Ｔdの後ハイになる。
【００４２】
ＳＯＦＦ信号３２５は、ＤＭＡＸ補完信号４５５が時間ｔ5  ５３５にてハイになると、ハイになる。ＤＭＡＸ補完信号４５５は、スイッチング期間５５０を終えるとともに次のスイッチング期間５６０を始めるよう時間ｔ6  ５４０にてローになる。ＤＭＡＸ補完信号４５５が時間ｔ6  ５４０にてローになると、ＤＥＮＡＢＬＥ信号３３５はラッチ４５０をリセットし、これによりＧＡＴＥ信号１３０がＰＷＭＯＵＴ信号３４０に応答して
ハイになることを可能にする。ＤＴＥＲＭ信号３３０は、図５の例においてはローのままである。なぜならば、積分キャパシタ４６０上の電圧ＶC  ４２０が、より高いしきい値電圧ＶTH  ４７０よりも小さいままであるからである。
【００４３】
図６は、変圧器Ｔ１  １１４の飽和を防止するよう回路がスイッチＳ１  １０４およびＳ２  １１６を開く必要がある状態の場合での、図３および図４における信号の間の関係をさらに示すタイミング図６００である。図６に示される例では、パルス幅モジュレータ３０５は、時間ｔ1  ５１５から時間ｔ7  ５６０までハイであるＰＷＭＯＵＴ信号３４０を作り出すようフィードバック信号１３２に応答している。しかしながら、時間ｔ2  ５２０にて、積分キャパシタ上の電圧ＶC  ４２０はより高いしきい値電圧ＶTH  ４７０に到達する。これは、変圧器Ｔ１  １１４における磁束がその最も高い所望の値にあることを示す。したがって、図６における時間ｔ2  ５２０では、ＤＴＥＲＭ信号３３０がハイになり、ＧＡＴＥ信号１３０を強制的にローにし、これによりスイッチＳ１  １０４およびＳ２  １１６を開くとともに変圧器Ｔ１  １１４の飽和を防止する。
【００４４】
図７は、少なくとも電流スイッチング期間の間に増加した量だけ変圧器Ｔ１  １１４における磁束が減少するまで、次のスイッチング期間においてスイッチＳ１  １０４およびＳ２  １１６が閉じることを遅延させるよう回路を方向付ける状態の場合での、図３および図４における信号の間の関係をさらに示す別のタイミング図７００である。図７に示される例は、積分キャパシタ４６０上の電圧ＶC  ４２０が、スイッチング期間５５０の終わりである時間ｔ6  ５４０にて、下側しきい値電圧ＶTL  ４７５よりも大きいことを示す。時間ｔ6  ５４０はさらに次のスイッチング期間５６０の始まりでもある。ＰＷＭＯＵＴ信号３４０はスイッチング期間５６０において時間ｔ8  ７０５にてハイになるが、ＳＯＦＦ信号３２５はＧＡＴＥ信号１３０を強制的にローにするようハイのままであり、これによりスイッチＳ１  １０４およびＳ２  １１６が閉じることを防止する。
【００４５】
図７に示される例では、積分キャパシタ４６０上の電圧ＶC  ４２０は、時間ｔ9  ７１０にて下側しきい値電圧ＶTL  ４７５に減少する。これは、変圧器における磁束が増加したのとほぼ同じ量分だけ減少することを示す。ＲＤＩＳ信号４８０は時間ｔ9  ７１０にてハイになる。遅延時間Ｔdの後、ＤＥＮＡＢＬＥ信号３３５はラッチ４５０をリセットするようハイになり、ＳＯＦＦ信号３２５を時間ｔ10  ７１５にてローレベルに戻す。ＳＯＦＦ信号３２５が時間ｔ10  ７１５にてローになると、ＧＡＴＥ信号１３０はＰＷＭＯＵＴ信号３４０に応答してハイになるようにされる。
【００４６】
積分キャパシタ４６０上の電圧ＶC  ４２０はただ磁束を示すものであって、磁束の直接的な計測ではないので、遅延時間Ｔdが磁束における純増加を作り出し得る推定の誤差を補償する助けをするものである。遅延時間Ｔdは、積分キャパシタ４６０上の電圧ＶCが下側しきい値ＶTL  ４７５に到達する後に余分な時間を与え、これによりその後のスイッチング期間において変圧器Ｔ１  １１４の飽和を防止するには十分なほど磁束が減少することを確実にする。
【００４７】
次のスイッチング期間５６０において、ＧＡＴＥ信号１３０およびＰＷＭＯＵＴ信号３４０は時間ｔ11  ７２０にてローになる。ＳＯＦＦ信号３２５は、ラッチ４５０がＤＭＡＸ補完信号４５５によって設定される時間ｔ12  ７２５にて再びハイになる。次のスイッチング期間５６０の終わりは、ＤＭＡＸ補完信号４５５が時間ｔ13  ７３０にてローになると起こる。
【００４８】
図８、図９、および図１０はそれぞれ、図３および図４に示される飽和防止回路および論理回路の集積回路実現例の例を示す概略図８００、９００、および１０００である。図８における回路は、リセット電圧感知端子１２８および線間電圧感知端子１２０にてそれ
ぞれ受取られる電流Ｉ1およびＩ2から、積分キャパシタ４６０上に電圧ＶC  ４６５を作り出す。図８の例は、当該電流を連続的に積分するというよりはむしろ、電流のサンプリングされた値を積分するよう、随意的なサンプルホールド回路を用いる。
【００４９】
積分のために、電流の連続した値の代わりに電流のサンプリングされた値を用いる利点は、ノイズの望ましくない影響を避ける助けになるということである。したがって、端子１２０および１２８にて受取られる電流は、電源の効率性を損なうことを避ける助けとなるよう可能な限り低く保たれる。なぜならば、これらの電流は高い電圧に由来するからである。しかしながら、電流を低いままに保つことはしばしば、ノイズからの汚染の影響をより受けやすくなることに繋がる。いくつかの適用例は、電源における高電圧および高電流のスイッチングは、積分キャパシタ４６０上の電圧ＶC  ４６５の値の重大な誤差を引起すのに十分な大きさのノイズ電流を端子１２０および１２８に導入し得る。したがって、図８に示される回路は、ノイズを生成するスイッチングがない時間に、各スイッチング期間の終わりの近くにおいて電流をサンプリングする。このサンプリング回路は、次のスイッチング期間を通じて、サンプリングされた電流の値を積分のためにホールドする。
【００５０】
図８では、線間電圧感知端子１２８およびリセット電圧感知端子１２０はそれぞれ電流Ｉ2およびＩ1を受取る。Ｐチャネルトランジスタ８０２および８１８のゲートは、端子１２０および１２８での電圧を確立するよう、電圧ＶBG  ８０８にホールドされる。端子１２０および１２８での電圧は、ＶBGとＰチャネルしきい値電圧とを加えたものに制限される。Ｎチャネルトランジスタ８０４および８１０は、トランジスタ８０４および８１０における電流の合計を電流源８０６の値に制限する電流ミラーを形成する。同様に、Ｎチャネルトランジスタ８１４および８２０は、トランジスタ８１４および８２０における電流の合計を電流源８１６の値に制限する電流ミラーを形成する。Ｐチャネルトランジスタ８１２における電流は、線間電圧感知端子１２８にて受取られる電流Ｉ1に比例する。Ｐチャネルトランジスタ８３２における電流は、リセット電圧感知端子１２０にて受取られる電流Ｉ2に比例する。
【００５１】
Ｐチャネルトランジスタ８１２のドレインおよびソース端子の間の電圧は、電流Ｉ1に直接的に比例する。Ｐチャネルトランジスタ８３２のドレインおよびソース端子の間の電圧は、電流Ｉ2に直接的に比例する。Ｐチャネルトランジスタ８２２および８３４のそれぞれのゲートでのサンプル信号８３８は、リセット電圧サンプリングキャパシタ８２４および線間電圧サンプリングキャパシタ８３６が、Ｐチャネルトランジスタ８１２および８３２の両端にそれぞれ生じる電圧まで充電することを可能にする。
【００５２】
Ｐチャネルトランジスタ８４０のゲートでのＧＡＴＥ補完信号８３０は、スイッチＳ１
１０４およびＳ２  １１６が閉じられている間に、Ｐチャネルトランジスタ８４２のソースおよびゲートの間に線間電圧感知キャパシタ８３６の線間感知電圧ＶLSを加え、積分キャパシタ４６０を充電する電流Ｋ2Ｉ2を作り出す。したがって、積分キャパシタ４６０は、入力電圧ＶIN  １０２に直接的に比例する電流で充電する。同様に、リセット電圧感知キャパシタ８２４のリセット感知電圧ＶRSは、Ｎチャネルトランジスタ８４６および８４８が両方ともオンの際に、Ｐチャネルトランジスタ８２６のソースおよびゲートの間に加えられ、積分キャパシタ４６０を放電する電流Ｋ1Ｉ1を作り出すようＮチャネルトランジスタ８４４によってミラーリングされる電流をＮチャネルトランジスタ８２８およびＰチャネルトランジスタ８２６において作り出す。したがって、積分キャパシタ４６０は、変圧器Ｔ１  １１４のリセット電圧に直接的に比例する電流で放電する。
【００５３】
Ｎチャネルトランジスタ８４６のゲートでのＲＤＩＳ補完信号８８０は、積分キャパシタ４６０上の電圧ＶC  ４６５が下側しきい値電圧ＶTL  ４７５を下回ると、積分キャパシタ４６０の放電を防止する。Ｎチャネルトランジスタ８４８のゲートでのＧＡＴＥ補完
信号８３０は、スイッチＳ１  １０４およびＳ２  １１６が閉じられると、積分キャパシタ４６０の放電を防止する。
【００５４】
図９は、ＲＤＩＳ補完信号８８０が、積分キャパシタ４６０上の電圧ＶC  ４６５が下側しきい値電圧ＶTL  ４７５よりも大きいかどうかを判断するコンパレータ４４０の出力であることを示す。電流源９０５、Ｐチャネルトランジスタ９１０、Ｎチャネルトランジスタ９１５、タイミングキャパシタ９２０、インバータ９２５、およびインバータ９５０は、立ち上がり遅延回路４４５の機能を実行する。
【００５５】
ＮＡＮＤゲート９５５および９６０はラッチ４５０の機能を実行する。インバータ９４０はＤＭＡＸ補完信号４５５を受取り、ＮＡＮＤゲート９６０の１つの入力にてＤＭＡＸ信号９９５を作り出す。ラッチは、ＤＭＡＸ信号９９５がローになる際に設定される。インバータ９２５の出力はＤＥＮＡＢＬＥ補完信号９３５である。ＮＡＮＤゲート９５５および９６０が形成するラッチは、ＤＥＮＡＢＬＥ補完信号９３５がローになるとリセットされる。
【００５６】
インバータ９４５は、コンパレータ４３５の出力からＤＴＥＲＭ補完信号９３０を作り出す。インバータ９５０は、ＤＥＮＡＢＬＥ補完信号９３５からＤＥＮＡＢＬＥ信号３３５を作り出す。
【００５７】
図１０は、ＧＡＴＥ信号１３０およびＧＡＴＥ補完信号８３０がＤＭＡＸ補完信号４５５からどのように派生するかを示す回路１０００を示す。ＮＯＲゲート１０２５は、一方の入力にてＤＭＡＸ補完信号４５５を受取る。ＮＯＲゲート１０２５の他方の入力は、ＤＭＡＸ補完信号４５５をインバータ１００５、１０１０、および１０１５によって遅延した後、受取る。ＮＯＲゲート１０２５の出力１０４０は、各スイッチング期間の始まりにてラッチ１０３５を設定するパルスの列である。ラッチ１０３５は、ＮＡＮＤゲート１０３０の出力がハイになるとリセットされる。ＯＲゲート１０４５は、ＳＯＦＦ信号３２５で、ラッチ１０３５のＱ補完出力をゲート制御するのに用いられる。ＯＲゲート１０４５の出力は、ＧＡＴＥ補完信号８３０である。インバータ１０２０はＧＡＴＥ補完信号８３０を反転させ、ＧＡＴＥ信号１３０を作り出す。
【００５８】
図１１は、図５に示されたのと同様な状態の場合での、図８、図９、および図１０の例示的な集積回路実現例における信号を示すタイミング図１１００である。図１１は、図５に示されるいくつかの信号の補完とともに、ＳＡＭＰＬＥ補完信号８３８を示す。図１１は、ＳＡＭＰＬＥ補完信号８３８が、スイッチング期間の始まりの直前、時間ｔ0  ５５０およびｔ6  ５４０にてローになることを示す。
【００５９】
図１２は、図６に示されたのと同様な状態の場合での、図８、図９、および図１０の例示的な集積回路実現例における信号を示すタイミング図１２００である。
【００６０】
図１３は、図７に示されたのと同様な状態の場合での、図８、図９、および図１０の例示的な集積回路実現例における信号を示すタイミング図１３００である。
【００６１】
図１４は、この発明の方法を示すフロー図１４００である。ブロック１４０５において開始した後、アクティブスイッチはブロック１４１０において閉じられる。ブロック１４１０においてアクティブスイッチが閉じた後、線間電圧の積分がブロック１４１５で始まる。決定ブロック１４２０では、積分された線間電圧をしきい値ＫTHと比較する。線間電圧の積分値がしきい値ＫTHよりも小さい場合は、パルス幅モジュレータはブロック１４３０においてアクティブスイッチを開くようにされる。線間電圧の積分値がしきい値ＫTH以上の場合、ブロック１４２５においてアクティブスイッチが開かれる。アクティブスイッ
チが開いた後、ブロック１４３５において、変圧器のためのリセット電圧が積分される。
【００６２】
決定ブロック１４４０は、リセット電圧の積分の間、積分された入力電圧の値と積分されたリセット電圧の値との差を下側しきい値ＫTLと比較する。リセット電圧の積分は、積分された入力電圧と積分されたリセット電圧との差が下側しきい値ＫTLよりも大きい限り続く。積分は、積分された入力電圧と積分されたリセット電圧との差が下側しきい値ＫTL以下になると、ブロック１４４５において停止する。
【００６３】
ブロック１４５０での遅延時間Ｔdの後、パルス幅モジュレータは、ブロック１４５５において、アクティブスイッチを閉じるようにされる。当該フローはブロック１４１０において続く。
【００６４】
この発明は、例示的な２スイッチフォワードコンバータに限定されない。この発明は、図１５および図１６に示されるような単一スイッチフォワードコンバータに容易に適用され得る。図１５は、図１の２スイッチフォワードコンバータと同じ構成要素のうちの多くを用いる単一スイッチフォワードコンバータの際立った特徴を示す概略図１５００である。単一スイッチのフォワードコンバータのための制御回路１５４８は、図１６に示されるように、２スイッチフォワードコンバータのための制御回路１４８から修正されたものである。
【００６５】
図１６は、単一スイッチフォワードコンバータへの適用例において、積分キャパシタ４６０を放電する制御される電流源１６１０が２スイッチフォワードコンバータへの適用例における制御される電流源４１０が有するのとは異なる値を有するということを示す概略図１６００である。単一スイッチのフォワードコンバータへの適用例では、制御される電流源１６１０の値は、抵抗器Ｒ２  １２６における電流に直接的に比例する値と、抵抗器Ｒ１  １２２における電流に直接的に比例する値との差（Ｋ3Ｉ1−Ｋ4Ｉ2）であり、制御される電流源４１０の値は、抵抗器Ｒ１  １２２における電流にのみ直接的に比例する。
【００６６】
要約書において記載されることも含む、この発明の記載例の上記の説明は、網羅的であるということまたは開示されたそのままの形態に制限されるということを意図しない。この発明の特定の実施例およびこの発明についての例は、本明細書において、例示目的で記載されているが、さまざまな均等な修正例が、この発明の幅広い精神および範囲から逸脱することがなければ可能である。実際に、具体的な電圧、電流、周波数、電力範囲値、時間などは説明目的のために与えられ、かつ他の値もこの発明の教示に従って他の実施例および例において用いられてもよいということが理解される。
【００６７】
これらの修正は、上記の詳細な説明に鑑みて、この発明の例に対して行なわれ得る。特許請求の範囲で用いられる用語は、明細書および特許請求の範囲において開示される特定の実施例にこの発明を限定するよう解釈されるべきではない。そうではなく、該範囲は、請求項の解釈の確立された原則に従って解釈されることになる特許請求の範囲によって完全に判断されることになる。本明細書および図面は、したがって、限定的ではなく例示的であると見なされることになる。
【符号の説明】
【００６８】
１００  フォワードコンバータ、１４８，１５４８  制御回路、Ｔ１  １１４  変圧器、ＶIN  １０２  入力電圧、Ｉ1  第１の電流、Ｉ2  第２の電流、４０５，４１０  制御される電流源、４６０  積分キャパシタ、Ｓ１  １０４，Ｓ２  １２０  アクティブスイッチ、Ｄ１  １２０，Ｄ２  １０６  パッシブスイッチ、Ｓ３  ４１５，Ｓ４  ４２０  スイッチ、ＶTH  ４７０  上側しきい値電圧、ＶTL  ４７５  下側しきい値電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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