(57)【要約】【課題】フェイルメモリの使用効率を上げることができる半導体検査装置を実現する。【解決手段】ＤＵＴのテストのためにピンエレクトロニクスに与えるパターンアドレスを発生するためのループ命令のループ回数をカウントするループ回数カウンタと、ＤＵＴのパス／フェイルに関する情報を格納するフェイルメモリを有する半導体検査装置において、前記フェイルメモリは、全ての検査サイクルで各データを取り込むオールトレースモード設定状態では、前記ループ回数カウンタのカウント出力データが変化した時にだけ必要な情報を格納することを特徴とするもの。  【選択図】                    図１
2010019771.tif 000002
【特許請求の範囲】
【請求項１】
ＤＵＴのテストのためにピンエレクトロニクスに与えるパターンアドレスを発生するためのループ命令のループ回数をカウントするループ回数カウンタと、ＤＵＴのパス／フェイルに関する情報を格納するフェイルメモリを有する半導体検査装置において、
前記フェイルメモリは、全ての検査サイクルで各データを取り込むオールトレースモード設定状態では、前記ループ回数カウンタのカウント出力データが変化した時にだけ必要な情報を格納することを特徴とする半導体検査装置。
【請求項２】
前記フェイルメモリに入力される前記ループ回数カウンタのカウント出力データの系統に、モード設定信号に応じてフェイルトレースモードまたはオールトレースモードが設定されるループ回数カウント制御部が設けられていることを特徴とする請求項１記載の半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査装置に関し、詳しくは、測定対象デバイス(以下ＤＵＴという)のパス／フェイルやアドレス情報などを格納するフェイルメモリの使用効率の改善に関するものである。
【背景技術】
【０００２】
半導体検査装置において、ＤＵＴの検査時に、ピンエレクトロニクスから出力されるＤＵＴのパス／フェイル(Ｐ／Ｆ)情報、インストラクション制御部を構成するプログラムカウンタから出力されるパターンアドレス、繰り返し制御用に複数設けられているループ回数カウンタの値などは、フェイルメモリに格納される。
【０００３】
図６は、従来の半導体検査装置におけるフェイルメモリ周辺の接続関係の概要を示すブロック図である。
【０００４】
図６において、インストラクションメモリ(Inst.Mem)１には、パターンアドレス発生を制御するためのインストラクションが格納されている。これらのインストラクションは、命令がコード化されたOpecodeと呼ばれる部分と、それぞれの命令に付随する各種のパラメータを与えるOperandと呼ばれる部分に分かれている。
【０００５】
インストラクションメモリ１から読み出されるOpecodeはインストラクションデコーダ(Inst.Decoder)２に入力されてデコードされ、そのデコード出力はマルチプレクサ(MUX)３および４に選択信号として入力されている。
【０００６】
マルチプレクサ３には、ループ回数カウンタ(IDX Counter)５のカウント出力データと、このカウント出力データが＋１加算されたループ回数カウンタ５の加算出力データと、インストラクションメモリ１から読み出されるOperandが入力されている。このマルチプレクサ３で選択された出力信号は、ループ回数カウンタ５に入力されてカウントされる。ループ回数カウンタ５のカウント出力データは、インストラクションデコーダ２およびフェイルメモリ６にも入力されている。
【０００７】
一方、マルチプレクサ４には、プログラムカウンタ(PC)７のカウント出力データと、このカウント出力データが＋１加算されたプログラムカウンタ７の加算出力データと、戻りアドレススタック（Sub.Stack）８の出力データと、先頭アドレスレジスタ（LST Adr Reg.）９の出力データと、インストラクションメモリ１から読み出されるOperandが入力されている。プログラムカウンタ７のカウント出力データは、パターンアドレスとしてインストラクションメモリ１とフェイルメモリ６およびピンエレクトロニクス１０にも入力されている。なお、戻りアドレススタック８はサブルーチンジャンプ命令時に使用され、先頭アドレスレジスタ９はループ命令時に使用される。このマルチプレクサ４で選択された出力信号は、プログラムカウンタ７に入力されてカウントされる。
【０００８】
ピンエレクトロニクス１０のパスフェイル情報は、フェイルメモリ６およびフェイルメモリ制御部１１に入力されている。フェイルメモリ制御部１１は、フェイルメモリ６が、その設定モードに応じて、全ての検査サイクルで各データを取り込むオールトレースモードまたはフェイルしたサイクルだけで各データを取り込むフェイルトレースモードで動作するように制御する。
【０００９】
このような構成により、インストラクションメモリ１から読み出されるインストラクションに基づき、次に読み出すべきインストラクションメモリ１のアドレスが決定される。
【００１０】
各種インストラクションでの動作の概要は以下の通りである。
[Opecode=NOP]
PC←PC+1
【００１１】
[Opecode=JMP]  ジャンプ命令
PC←Opecode
【００１２】
[Opecode=LSTn]  ループ開始命令（nはたとえば1〜4の4種あり、多重ループが可能）
初回  PC←PC+1、IDXn←Opecode、LST Adr Reg n←PC
2回目以降  PC←PC+1
【００１３】
[Opecode=LENn]  ループ終了命令（nはたとえば1〜4の4種あり、多重ループが可能）
IDXnがゼロでなければ、PC←LST Adr Reg n、IDXn←IDXn-1
IDXnがゼロならば、PC←PC+1、IDXn←IDXn-1
【００１４】
[Opecode=JSR]  サブルーチンジャンプ命令
PC←Opecode、Stack←PC+1
【００１５】
[Opecode=RTS]  サブルーチン戻り命令
PC←Stack最上位
【００１６】
[Opecode=STOP]  終了命令
PC←PC
【００１７】
図７は、図６におけるフェイルメモリ６の構成例図である。（Ａ）に示すフェイルトレースモードでは、Pass/FailとPattern  AddressとIDX1〜IDX4には、それぞれ３２ビット幅で深さ４Ｋワードの領域が割り当てられている。各ワード構成としては、Pass/Failについては（Ｂ）に示すようにたとえば３２個のＤＵＴに対して１ビットずつPass/Failの格納領域が割り当てられ、Pattern  Addressについては（Ｃ）に示すように３２ビット中のたとえば２８ビットが割り当てられ、IDX1〜IDX4については（Ｄ）に示すように３２ビット中のたとえば２４ビットが割り当てられている。
【００１８】
図８は、インストラクションの説明図であり、たとえば（Ａ）のようにインストラクションが記述されていると、（Ｂ）のようなパターンアドレスを発生する。ここで、フェイルメモリ６の格納方法がオールトレースモードの場合は（Ｂ）に示した内容が全てメモリに格納され、フェイルトレースモードの場合は四角い枠を付けた４つのサイクルのみが格納される。
【００１９】
この図８から分かるように、オールトレースモードの場合、IDX格納部における全体の格納数に対して変化しているのは数箇所であり、メモリの使用効率は比較的低いものとなっている。なぜループ回数カウンタ５のカウント出力データIDXの値を全て格納しなければならないかというと、フェイルトレースの場合には、多重ループを使用したパターンで何重目のループの何番目にフェイルしたかを判別することができないからである。オールトレースの場合は、本質的には、ループ回数カウンタ５のカウント出力データIDXの変化だけを記憶できれば、その変化をトレースすることにより何重目のループの何番目にフェイルしたかを判別することは可能である。
【００２０】
特許文献１には、フェイルメモリに適切な量のフェイルを保存できるＩＣ試験装置の構成が記載されている。
【００２１】
【特許文献１】特開２００３−１４８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、このような問題点に鑑みてなされたものであり、その目的は、フェイルメモリの使用効率を上げることができる半導体検査装置を実現することにある。
【課題を解決するための手段】
【００２３】
このような問題を解決するため、請求項１記載の発明は、
ＤＵＴのテストのためにピンエレクトロニクスに与えるパターンアドレスを発生するためのループ命令のループ回数をカウントするループ回数カウンタと、ＤＵＴのパス／フェイルに関する情報を格納するフェイルメモリを有する半導体検査装置において、
前記フェイルメモリは、全ての検査サイクルで各データを取り込むオールトレースモード設定状態では、前記ループ回数カウンタのカウント出力データが変化した時にだけ必要な情報を格納することを特徴とする。
【００２４】
請求項２記載の発明は、請求項１記載の半導体検査装置において、前記フェイルメモリに入力される前記ループ回数カウンタのカウント出力データの系統に、モード設定信号に応じてフェイルトレースモードまたはオールトレースモードが設定されるループ回数カウント制御部が設けられていることを特徴とする。
【発明の効果】
【００２５】
これにより、フェイルメモリは、オールトレースモードにおいて、ループ回数カウンタのカウント出力データの変化だけを記憶することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明について図面を参照して説明する。図１は本発明による半導体検査装置の主要部分の構成例を示すブロック図であり、図６と共通する部分には同一の符号を付けている。図１と図６との相違点は、図１のループ回数カウンタ５のカウント出力データをフェイルメモリ６に入力する系統に、ループ回数カウント制御部１２が設けられていることである。
【００２７】
すなわち、ループ回数カウント制御部１２には、ループ回数カウンタ５のカウント出力データIDX1〜Nとインストラクションメモリ１から読み出されるOperandとモード設定信号MODEが入力され、その出力信号はフェイルメモリ６に入力されている。
【００２８】
このループ回数カウント制御部１２は、モード設定信号MODEがフェイルトレースモードの場合は図６に示す従来と同様に動作し、モード設定信号MODEがオールトレースモードの場合にはループ回数カウンタ５のカウント出力データIDXが変化した時にだけ必要な情報をフェイルメモリ６に出力するように動作する。
【００２９】
図２は図１におけるフェイルメモリ６の構成例図であり、モード設定信号MODEの設定に応じて構成が切り替えられる。
【００３０】
（Ａ）に示すフェイルトレースモードでは、図７と同様に、Pass/FailとPattern  AddressとIDX1〜IDX4には、それぞれ３２ビット幅で４Ｋワードの領域が割り当てられている。
【００３１】
（Ｂ）に示すオールトレースモードでは、Pass/FailとPattern  Addressにはそれぞれ３２ビット幅で深さ８Ｋワードの領域が割り当てられている。そして、ループ回数カウンタ５のカウント出力データIDXの変化を示すのに必要な信号としては、IDXに対して実行された操作を示すIDX制御コードと複数あるIDXのうちのどれが操作されたかを示すIDX選択コードおよびIDXロード時のロード値を示すOperandを格納するように３２ビット幅で深さ８Ｋワードの領域が割り当てられている。
【００３２】
すなわち、本発明のオールトレースモードでは従来のようにループ回数カウンタ５の全てのカウント出力データIDXを格納する必要がなくなったために、フェイルメモリ６に空領域が発生する。そこで、これらの空領域にもPass/FailとPattern  Addressを格納するようにして、メモリ深さ（＝取り込めるサイクル数）を増加させる。
【００３３】
（Ｂ）のオールトレースモードにおける各ワード構成としては、IDX制御コードとIDX選択コードおよびIDXロード時のロード値を示すOperandについて、（Ｃ）に示すようにIDX制御コードとIDX選択コードにはたとえば３２ビット中の２ビットずつの格納領域が割り当てられ、Operandには２４ビットが割り当てられている。IDX制御コードは、（Ｄ）に示すように、たとえば００は「変化なし」、０１は「ロード」、１０は「デクリメント」、１１は「（変化なし）」が割り当てられている。IDX選択コードは、（Ｅ）に示すように、たとえば００は「IDX1」、０１は「IDX2」、１０は「IDX3」、１１は「IDX4」が割り当てられている。
【００３４】
図３は、インストラクションの説明図であり、たとえば（Ａ）のように図８と同じインストラクションが記述されている場合には、オールトレースモードにおけるフェイルメモリ６には（Ｂ）のようなIDX制御、IDX選択およびオペランドのデータが取り込み格納される。
【００３５】
このように構成することにより、オールトレースモードの場合、フェイルメモリ６にはループ回数カウンタ５のカウント出力データIDXの変化だけを記憶するのでメモリの使用効率を高めることができ、その分、Pass/FailとPattern  Addressを格納することによりメモリの深さを深くすることができる。
【００３６】
図４は図１におけるフェイルメモリ６の他の構成例図であり、図２と同様にモード設定信号MODEの設定に応じて構成が切り替えられる。
【００３７】
（Ａ）に示すフェイルトレースモードでは、図７および図２と同様に、Pass/FailとPattern  AddressとIDX1〜IDX4には、それぞれ３２ビット幅で４Ｋワードの領域が割り当てられている。
【００３８】
（Ｂ）に示すオールトレースモードでは、図２と同様に、Pass/FailとPattern  Addressにはそれぞれ３２ビット幅で深さ８Ｋワードの領域が割り当てられている。そして、ループ回数カウンタ５のカウント出力データIDXの変化を示すのに必要な信号としては、IDXに対して実行された操作を示すIDX制御コードと複数あるIDXのうちのどれが操作されたかを示すIDX選択コードおよびIDXロード時のロード値を示すOperandを格納するように３２ビット幅で深さ８Ｋワードの領域が割り当てられている。
【００３９】
（Ｂ）のオールトレースモードにおける各ワード構成としては、IDX制御コードとIDX値について、（Ｃ）に示すようにIDX選択コードにはたとえば３２ビット中の３ビットの格納領域が割り当てられ、IDX値には２４ビットが割り当てられている。IDX選択コードは、（Ｄ）に示すように、たとえば０００は「IDX1」、００１は「IDX2」、０１０は「IDX3」、０１１は「IDX4」、１××は「変化なし」が割り当てられている。
【００４０】
図５は、図４に対応したインストラクションの説明図であり、たとえば（Ａ）のように図８および図３と同じインストラクションが記述されている場合には、オールトレースモードにおけるフェイルメモリ６には（Ｂ）に示すようなIDX選択とIDX値のデータが取り込み格納される。
【００４１】
以上説明したように、本発明によれば、オールトレースモードの場合には、ループ回数をカウントするループ回数カウンタのカウントデータの変化だけを記憶するフェイルメモリを有する半導体検査装置を実現することができ、フェイルメモリの使用効率を上げることができるとともに、より多くのPass/FailとPattern  Addressを格納することによりメモリの深さを深くすることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明による半導体検査装置の主要部分の構成例を示すブロック図である。
【図２】図１におけるフェイルメモリ６の構成例図である。
【図３】図１におけるインストラクションの説明図である。
【図４】図１におけるフェイルメモリ６の他の構成例図である。
【図５】図４に対応したインストラクションの説明図である。
【図６】従来の半導体検査装置におけるフェイルメモリ周辺の接続関係の概要を示すブロック図である。
【図７】図６におけるフェイルメモリ６の構成例図である。
【図８】図６におけるインストラクションの説明図である。
【符号の説明】
【００４３】
１  インストラクションメモリ
２  インストラクションデコーダ
３、４  マルチプレクサ
５  ループ回数カウンタ
６  フェイルメモリ
７  プログラムカウンタ
８  戻りアドレススタック
９  先頭アドレスレジスタ
１０  ピンエレクトロニクス
１１  フェイルメモリ制御部
１２  ループ回数カウント制御部
【図１】
2010019771.tif 000003
【図２】
2010019771.tif 000004
【図３】
2010019771.tif 000005
【図４】
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【図５】
2010019771.tif 000007
【図６】
2010019771.tif 000008
【図７】
2010019771.tif 000009
【図８】
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