(57)【要約】【課題】それぞれ表示される複数の画像のデータを効率よく生成することができる画像表示装置及び遊技機を提供すること。【解決手段】画像を表示する画像表示装置４は、それぞれ画像データである第１データ及び第２データを生成し、第１データの１ライン分のデータに、第２データの１ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段（ＶＤＰ）４５６と、画像生成手段４５６に接続され、画像信号が伝送される伝送路Ｔ１と、伝送路Ｔ１に接続され、入力される画像信号に基づいて、第１データに応じた画像を表示する第１表示手段（メイン表示器）４１と、伝送路Ｔ１に接続され、入力される画像信号に基づいて第２データを取得し、当該第２データを出力する分配手段（分配回路）４５７と、分配手段４５７により出力された第２データに応じた画像を表示する第２表示手段４２〜４４と、を備える。【選択図】図３
2010075467.tif 000002
【特許請求の範囲】
【請求項１】
画像を表示する画像表示装置であって、
それぞれ画像データである第１データ及び第２データを生成し、前記第１データの１ライン分のデータに前記第２データの１ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段と、
前記画像生成手段に接続され、前記画像信号が伝送される伝送路と、
前記伝送路に接続され、入力される前記画像信号に基づいて、前記第１データに応じた画像を表示する第１表示手段と、
前記伝送路に接続され、入力される前記画像信号に基づいて前記第２データを取得し、当該第２データを出力する分配手段と、
前記分配手段により出力された前記第２データに応じた画像を表示する第２表示手段と、
を備えることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記分配手段は、
前記画像信号のうちの少なくとも前記第２データが含まれる部位をサンプリングするサンプリング実行部と、
前記サンプリング実行部によりサンプリングされた１ライン分の前記第２データを、前記第２表示手段に出力するデータ出力部と、
を備えることを特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置において、
前記分配手段は、前記第２データの１ライン分のデータサイズに応じた記憶容量を有する記憶手段を備え、
前記サンプリング実行部は、前記画像信号をサンプリングしたデータを前記記憶手段に記憶させることを特徴とする画像表示装置。
【請求項４】
請求項２又は請求項３に記載の画像表示装置において、
前記分配手段は、
前記画像生成手段による１ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了すると、前記サンプリング実行部によりサンプリングされた１ライン分の前記第２データを取得するデータ取得部と、
前記データ取得部による前記第２データの取得後に、前記サンプリング実行部に対して、サンプリングを許可する許可信号を出力する許可信号出力部とを備え、
前記サンプリング実行部は、前記出力期間が終了すると、前記画像信号のサンプリングを停止し、前記許可信号が入力されると、前記画像信号のサンプリングを実行し、
前記データ出力部は、前記データ取得部により取得された前記第２データを出力することを特徴とする画像表示装置。
【請求項５】
請求項２から請求項４のいずれかに記載の画像表示装置において、
前記第２表示手段は、それぞれ入力される画像データに応じた画像を表示する複数の表示器を備え、
前記第２データは、それぞれ所定のライン数を有する複数の画像データにより構成され、
前記分配手段は、前記画像生成手段による１ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了した回数を、前記第２データの入力済みライン数として計数するライン計数部を備え、
前記データ出力部は、前記入力済みライン数に基づいて、取得された１ライン分の前記第２データを前記複数の表示器のいずれかに出力することを特徴とする画像表示装置。
【請求項６】
請求項１から請求項５のいずれかに記載の画像表示装置において、
前記第１表示手段は、前記画像生成手段による１ライン分の前記ラインデータに応じた前記画像信号の出力期間に、入力される当該画像信号から、当該第１表示手段で表示可能な１ライン分の信号を取得して、当該信号に応じた画像を表示することを特徴とする画像表示装置。
【請求項７】
請求項１から請求項６のいずれかに記載の画像表示装置において、
前記分配手段は、取得された前記第２データを圧縮して出力し、
前記第２表示手段は、圧縮された前記第２データを復元し、復元された前記第２データに応じた画像を表示させる処理回路を備えることを特徴とする画像表示装置。
【請求項８】
所定の遊技領域を有する遊技機であって、
請求項１から請求項７のいずれかに記載の画像表示装置を備えることを特徴とする遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を表示する画像表示装置、及び、当該画像表示装置を備える遊技機に関する。
【背景技術】
【０００２】
従来、パチンコ機、パチスロ機及びピンボール機等の遊技機が知られている。これらのうち、パチンコ機は、遊技球が落下しつつ移動する遊技領域を有する遊技盤を備え、当該遊技盤に設けられた入賞口に遊技球が入賞した場合に、所定数の遊技球を払い出すものである。このようなパチンコ機として、遊技中画像を表示する画像表示装置を備えた遊技機が知られている（例えば、特許文献１参照）。
この特許文献１に記載の遊技機（パチンコ遊技機）では、画像表示装置は、遊技盤に対応する寸法を有し、当該遊技盤の背面側に設けられている。そして、遊技者は、遊技領域に対応する透光性領域を介して、画像表示装置により表示された画像を観察する。このような構成によれば、寸法の大きな遊技中画像（演出画像）を楽しむことができ、遊技機の興趣を高めることができる。
【０００３】
【特許文献１】特開２００８−１１９１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような大きな表示面積を有する画像表示装置は高価であるので、遊技機の製造コストが増大してしまう。このため、小さな表示面積を有する比較的安価な画像表示装置を複数備える構成を提案することができる。しかしながら、それぞれ画像を表示する複数の画像表示装置がそれぞれ画像データを個別に生成することは、効率が悪いという問題がある。
【０００５】
本発明の目的は、それぞれ表示される複数の画像のデータを効率よく生成することができる画像表示装置及び遊技機を提供することである。
【課題を解決するための手段】
【０００６】
前記した目的を達成するために、本発明の画像表示装置は、画像を表示する画像表示装置であって、それぞれ画像データである第１データ及び第２データを生成し、前記第１データの１ライン分のデータに前記第２データの１ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段と、前記画像生成手段に接続され、前記画像信号が伝送される伝送路と、前記伝送路に接続され、入力される前記画像信号に基づいて、前記第１データに応じた画像を表示する第１表示手段と、前記伝送路に接続され、入力される前記画像信号に基づいて前記第２データを取得し、当該第２データを出力する分配手段と、前記分配手段により出力された前記第２データに応じた画像を表示する第２表示手段と、を備えることを特徴とする。
【０００７】
本発明によれば、画像生成手段は、第１データの１ライン分のデータに第２データの１ライン分のデータを繋げたラインデータに応じた画像信号を、ラインデータ毎に伝送路に出力する。この画像信号は、伝送路を介して第１表示手段に順次入力され、当該第１表示手段は、当該画像信号に基づいて、第１データに応じた画像を表示する。一方、画像生成手段により出力された画像信号は、同じく伝送路を介して分配手段に入力され、当該分配手段は、入力された画像信号に基づいて第２データを取得及び出力する。そして、第２表示手段は、当該第２データに応じた画像を表示する。
【０００８】
これによれば、第１表示手段及び第２表示手段によりそれぞれ表示される画像のデータ（第１データ及び第２データ）を、１つの画像生成手段により生成することができる。従って、第１表示手段及び第２表示手段によりそれぞれ表示される画像のデータを、それぞれ個別の画像生成手段により生成する場合に比べ、当該各画像のデータを効率よく生成することができる。
【０００９】
また、本発明によれば、画像生成手段と第１表示手段とを接続する伝送路が、当該伝送路の途中で分岐され、画像生成手段と分配手段とが接続される。これによれば、従来のように、画像生成手段と第１表示手段とが一対一となるように、これらを接続することができるほか、画像生成手段から出力された画像信号が、当該伝送路を介して分配手段に入力されるので、第２表示手段による画像表示を行うことができる。従って、画像生成手段から出力された画像信号から第１データ及び第２データをそれぞれ抽出し、当該各データを第１表示手段及び第２表示手段にそれぞれ出力する構成を設ける必要がないので、画像表示装置の構成を簡略化することができる。また、画像生成手段と第１表示手段とを接続する伝送路に、分配手段及び第２表示手段を追加するかのように、画像表示装置を構成することができるので、当該画像表示装置の設計自由度を向上することができる。
【００１０】
本発明では、前記分配手段は、前記画像信号のうちの少なくとも前記第２データが含まれる部位をサンプリングするサンプリング実行部と、前記サンプリング実行部によりサンプリングされた１ライン分の前記第２データを、前記第２表示手段に出力するデータ出力部と、を備えることが好ましい。
【００１１】
本発明によれば、サンプリング実行部が、入力される画像信号のうち、少なくとも第２データが含まれる部位をサンプリングし、データ出力部が、サンプリングされた１ライン分の第２データを出力することにより、第１データ及び第２データが含まれる画像信号から、適切に第２データを抽出して第２表示手段に送信することができる。従って、第２表示手段による画像表示を適切に行うことができる。
【００１２】
本発明では、前記分配手段は、前記第２データの１ライン分のデータサイズに応じた記憶容量を有する記憶手段を備え、前記サンプリング実行部は、前記画像信号をサンプリングしたデータを前記記憶手段に記憶させることが好ましい。
【００１３】
このような記憶手段としては、リングバッファ及びＦＩＦＯ形式のメモリを例示することができる。
本発明によれば、サンプリング実行部により抽出されたデータは、第２データの１ライン分のデータサイズに応じた記憶容量を有する記憶手段に記憶される。この際、サンプリング実行部は、記憶手段の記憶容量を越えた場合に、入力順に更新されるようにデータを記憶させれば、ラインデータの末端に応じて画像信号のサンプリングを終了することにより、第２データのみを記憶手段に記憶させることができる。従って、画像信号からの第２データの抽出を適切かつ容易に行うことができ、データ出力部により、第２データのみを確実に第２表示手段に出力することができる。
【００１４】
本発明では、前記分配手段は、前記画像生成手段による１ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了すると、前記サンプリング実行部によりサンプリングされた１ライン分の前記第２データを取得するデータ取得部と、前記データ取得部による前記第２データの取得後に、前記サンプリング実行部に対して、サンプリングを許可する許可信号を出力する許可信号出力部とを備え、前記サンプリング実行部は、前記出力期間が終了すると、前記画像信号のサンプリングを停止し、前記許可信号が入力されると、前記画像信号のサンプリングを実行し、前記データ出力部は、前記データ取得部により取得された前記第２データを出力することが好ましい。
【００１５】
ここで、画像生成手段による１ライン分のラインデータに応じた画像信号の出力期間は、例えば、当該出力期間に応じてローレベルとなり、当該画像信号の非出力期間に応じてハイレベルとなるデータイネーブル信号を、画像生成手段から取得することにより判定することができる。
本発明によれば、サンプリング実行部は、画像生成手段による１ライン分のラインデータに応じた画像信号の入力が停止された場合に、当該画像信号のサンプリングを停止する。また、サンプリング実行部は、サンプリングされた第２データの取得がデータ取得部により行われ、許可信号出力部から許可信号が入力されると、サンプリングを再開する。これによれば、入力される画像信号の終端にて確実にサンプリングを停止することができるので、第２データの抽出を確実に行うことができるほか、抽出された第２データが、次のラインデータに応じた画像信号がサンプリングされることにより、更新されてしまうことを防ぐことができる。従って、各ラインデータに対応する画像信号から、第２データを適切に取得することができる。特に、分配手段が、前述の記憶手段を備えている場合には、第２データのみを確実に記憶手段に記憶させることができ、当該第２データの取得を確実かつ適切に行うことができる。
【００１６】
本発明では、前記第２表示手段は、それぞれ入力される画像データに応じた画像を表示する複数の表示器を備え、前記第２データは、それぞれ所定のライン数を有する複数の画像データにより構成され、前記分配手段は、前記画像生成手段による１ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了した回数を、前記第２データの入力済みライン数として計数するライン計数部を備え、前記データ出力部は、前記入力済みライン数に基づいて、取得された１ライン分の前記第２データを前記複数の表示器のいずれかに出力することが好ましい。
【００１７】
本発明によれば、ライン計数部により計数される入力済みライン数に基づいて、データ出力部が、第２表示手段を構成する複数の表示器のうちのいずれかに第２データを出力する。これによれば、各表示器に表示させる画像のデータを、それぞれの表示器に適切に出力することができる。従って、第２表示手段が、それぞれ画像を表示する表示器を複数備えているので、画像表示装置の汎用性を高めることができるほか、当該各表示器により表示される画像のデータを適切に分配することができ、当該画像を適切に表示することができる。
【００１８】
本発明では、前記第１表示手段は、前記画像生成手段による１ライン分の前記ラインデータに応じた前記画像信号の出力期間に、入力される当該画像信号から、当該第１表示手段で表示可能な１ライン分の信号を取得して、当該信号に応じた画像を表示することが好ましい。
【００１９】
本発明によれば、第１データの１ライン分のピクセル数と、第１表示手段にて表示可能な１ライン分のピクセル数とが同じであれば、第１表示手段が、入力される画像信号から、第１データに応じた画像信号を確実に取得することができる。そして、当該画像信号に応じた画像を表示することにより、第１表示手段は、第１データに応じた画像を表示することができる。従って、入力される画像信号をサンプリングなどの信号変調や加工をする必要がないので、画像表示装置の構成及び処理を簡略化することができる。
【００２０】
本発明では、前記分配手段は、取得された前記第２データを圧縮して出力し、前記第２表示手段は、圧縮された前記第２データを復元し、復元された前記第２データに応じた画像を表示させる処理回路を備えることが好ましい。
本発明によれば、第２表示手段は、分配手段により圧縮された第２データを復元する処理回路を備えていることにより、第２表示手段に出力されるデータ量を削減することができる。従って、分配手段により出力される第２データの遅延の発生を抑制することができ、当該第２データに応じた画像を第２表示手段により適切に表示することができる。
【００２１】
また、本発明の遊技機は、所定の遊技領域を有する遊技機であって、前述の画像表示装置を備えることを特徴とする。
本発明によれば、前述の画像表示装置と同様の効果を奏することができるほか、複数の表示手段による画像表示が可能となるので、遊技機による演出を多様化することができ、当該遊技機の興趣を高めることができる。
【発明を実施するための最良の形態】
【００２２】
〔１．第１実施形態〕
以下、本発明の第１実施形態を図面に基づいて説明する。
〔遊技機の全体構成〕
図１は、本実施形態に係る遊技機１を示す斜視図である。
本実施形態に係る遊技機１は、パチンコ機として構成され、ハンドル３５の操作に応じて射出された遊技球が、遊技盤３１の盤面に沿って落下しつつ移動し、当該遊技球が入賞口に入賞した場合には、所定数の遊技球を払い出すものである。この遊技機１は、図１に示すように、枠体２と、当該枠体２に一端が回動自在に支持され、かつ、当該枠体２により背面側が覆われる遊技機本体３と、枠体２内に収納される射出装置（図示省略）、制御装置５及び払出装置６（ともに図２参照）とを備えて構成されている。
【００２３】
〔遊技機本体の構成〕
遊技機本体３は、遊技盤３１、当該遊技盤３１の前面側（遊技者に対向する側）を覆う透明カバー３２、上皿３３、下皿３４及びハンドル３５を備えている。
このうち、上皿３３及び下皿３４は、遊技機本体３の前面側における略中央及び下方にそれぞれ設けられ、これら上皿３３及び下皿３４には、払出口３３１，３４１を介して払出装置６（図２参照）により遊技球がそれぞれ払い出される。
ハンドル３５は、遊技機本体３の前面における右側下方に回動自在に設けられている。このハンドル３５が回動されると、当該ハンドル３５の回動角に応じた強さで、射出装置（図示省略）が遊技球を射出する。
【００２４】
〔遊技盤の構成〕
遊技盤３１は、遊技機本体３の前面側上方に設けられており、当該遊技盤３１は、遊技領域３１Ａが形成されたゲージ盤３１１、パネル３１Ｂ及び画像表示装置４を備えている。
このうち、パネル３１Ｂは、中央に略円形状の開口３１Ｂ１を有する略矩形板状であり、ゲージ盤３１１の前面側に配置される。この開口３１Ｂ１の内側に対応するゲージ盤３１１の略円形状の領域が、遊技領域３１Ａとして形成され、射出装置により射出された遊技球が、パネル３１Ｂに形成されたレール３１Ｂ２により、遊技領域３１Ａ内に案内される。
【００２５】
このような遊技領域３１Ａには、適所に遊技球の軌道を変更する複数の釘３１２が配設されている。また、遊技領域３１Ａの略中央には、略横長長方形状の開口３１３が形成され、当該開口３１３には、透明カバー３１４が嵌め込まれている。この透明カバー３１４の背面側には、後述する画像表示装置４を構成するメイン表示器４１が配置され、当該メイン表示器４１による表示画像は、透明カバー３１４を介して観察される。更に、開口３１３の左側及び右側には、当該開口３１３より寸法の小さい開口３１５がそれぞれ形成され、当該各開口３１５にも、透明カバー３１６が嵌め込まれている。これら各透明カバー３１６の背面側には、同様に、後述する画像表示装置４を構成するサブ表示器４２，４３が、それぞれ配置されている。
【００２６】
開口３１３の下方略中央には、遊技球が入賞すると、遊技機１全体を制御する制御装置５（図２参照）に抽選処理を実行させる入賞口（スタートチャッカー）３１７が設けられている。また、当該入賞口３１７の下方には、当該抽選処理により大当りとなった場合に開放される入賞口（アタッカー）３１８が設けられている。これら入賞口３１７，３１８の内部には、当該入賞口３１７，３１８への遊技球の入賞を検出する入賞センサ３６（図２参照）が設けられており、これら各入賞センサ３６は、遊技球を検出した際に、所定の制御信号を制御装置５に出力する。更に、遊技領域３１Ａの下端には、入賞口３１７，３１８に入賞しなかった遊技球を回収するアウト口３１９が形成されている。
このような遊技盤３１には、図示しない移動手段により、遊技盤３１の盤面に沿って移動するサブ表示器４４が設けられている。このサブ表示器４４は、前述のサブ表示器４２，４３と同様に、画像表示装置４を構成する。
【００２７】
図２は、遊技機１の構成を示すブロック図である。
制御装置５は、遊技機１全体の動作を制御するものであり、ＣＰＵ（Central Processing Unit）及びメモリ等が実装された回路基板として構成されている。この制御装置５は、図２に示すように、例えば、入賞センサ３６から制御信号が入力されると、払出装置６を制御して、当該払出装置６により、所定数の遊技球を上皿３３又は下皿３４に払いださせる。また、入賞口３１７に遊技球が入賞した旨の制御信号が入力された場合には、抽選処理を実行するとともに、抽選時画像（リーチ画像を含む）や大当たり画像を表示させるコマンドを画像表示装置４に出力する。
【００２８】
〔画像表示装置の構成〕
画像表示装置４は、制御装置５から入力されるコマンドに応じた画像を表示する。この画像表示装置４は、第１表示手段としてのメイン表示器４１と、第２表示手段としてのサブ表示器４２〜４４と、これら各表示器４１〜４４に表示させる画像のデータを生成して、当該データを出力する画像出力手段４５とを備えている。そして、メイン表示器４１と、サブ表示器４２〜４４とは、それぞれ帯域の異なる２種類の伝送路Ｔ１,Ｔ２により、画像出力手段４５と接続されている。具体的に、メイン表示器４１と画像出力手段４５とを接続する伝送路Ｔ１は、広帯域の伝送路であるパラレルＴＴＬにより構成され、また、各サブ表示器４２〜４４と画像出力手段４５とを接続する伝送路Ｔ２は、ＳＰＩ（Serial Peripheral Interface）或いは光リンク等の配線負荷の小さい狭帯域の伝送路により構成されている。しかしながら、これら伝送路Ｔ１，Ｔ２は、他の形式の伝送路でもよい。
【００２９】
このような伝送路Ｔ２を、ＳＰＩ等の信号線数の少ないケーブル、すなわち、曲げ捻り耐性が高い細いケーブルで構成すれば、当該ケーブルにより接続されたサブ表示器４４を、図示しない移動手段により、ダイナミックに動かしたり回動させたりすることができ、遊技機１の興趣を高めることができる。また、メイン表示器４１に比べて、サブ表示器４２〜４４を画像出力手段４５から大きく離間させて配置することができる。このため、当該画像表示装置４を遊技機１以外の構成（例えば、産業機械及び車両）にも好適に利用することができる。
【００３０】
〔メイン表示器の構成〕
メイン表示器４１は、ドライバ４１１及びメインパネル４１２を備え、画像出力手段４５から入力される画像信号に応じた画像を形成及び表示する。このうち、ドライバ４１１は、メインパネル４１２を動作させて、当該画像信号に応じた画像を表示させる。この際、詳しくは後述するが、ドライバ４１１には、伝送路Ｔ１を介して、画像出力手段４５により生成されたフレームデータの１ライン分のデータ（ラインデータ）に応じた画像信号が当該ラインデータごとに入力されるほか、ドットクロック信号（以下、「ＤＣ信号」と略す場合がある）、データイネーブル信号（以下、「ＤＥ信号」と略す場合がある）及びＶｓｙｎｃ信号（垂直同期信号）が入力される。そして、ドライバ４１１は、入力された画像信号から、メインパネル４１２の１ラインにて表示可能なピクセル数に対応する部位の信号を取得し、当該信号に基づいて、メインパネル４１２を駆動させる。なお、本実施形態では、メインパネル４１２は、横８００ピクセル、縦６００ピクセルのメイン画像を表示可能な液晶パネルにより構成されているが、有機ＥＬ（electroluminescence）パネル等、他の構成の表示パネルであってもよい。
【００３１】
〔サブ表示器の構成〕
サブ表示器４２は、描画回路４２１、フレームバッファ４２２及びサブパネル４２３を備えたモジュールとして構成され、画像出力手段４５から入力される第２データとしてのサブ画像データ（サブ表示器用の画像データ）に応じた画像を表示する。
このうち、描画回路４２１は、入力されるサブ画像データをフレームバッファ４２２上に展開し、展開した画像データにスケーリング等の処理を行った後、当該画像データに応じてサブパネル４２３を駆動させることで、サブパネル４２３にサブ表示器４２用の画像を表示させる。この際、サブ画像データは、後述するデータ出力部４６１６により圧縮された状態で描画回路４２１に入力されるので、描画回路４２１は、当該サブ画像データを復元して、フレームバッファ４２２上に展開する。すなわち、描画回路４２１は、本発明の処理回路に相当する。
サブパネル４２３は、前述のメインパネル４１２と同様に、液晶パネルで構成されているが、他の構成の表示パネルを採用してもよい。
なお、サブ表示器４３，４４は、サブ表示器４２と同様の構成を備えているので、説明を省略する。
【００３２】
〔画像出力手段の構成〕
図３は、画像出力手段４５の構成を示すブロック図である。
画像出力手段４５は、前述のコマンドに応じて各表示器４１〜４４に表示させる画像のデータを生成し、メイン表示器４１に画像信号を出力し、また、サブ表示器４２〜４４に画像データを出力する。この画像出力手段４５は、図３に示すように、ファームＲＯＭ（Read Only Memory）４５１、ワークＲＡＭ（Random Access Memory）４５２、制御用ＣＰＵ４５３、ＣＧＲＯＭ（Character Generator ROM）４５４、描画用ＶＲＡＭ（Video RAM）４５５、ＶＤＰ（Video Display processor）４５６及び分配回路４５７を備える。
【００３３】
ファームＲＯＭ４５１は、制御用ＣＰＵ４５３にて実行されるファームウェア及び各種データを記憶している。
ワークＲＡＭ４５２は、制御用ＣＰＵ４５３の作業メモリであり、ファームＲＯＭ４５１から読み出されたファームウェア及びデータの一部を記憶する。
制御用ＣＰＵ４５３は、制御装置５から入力されるコマンドに応じて、画像出力手段４５を構成する各機能部を制御する。例えば、所定の画像を表示させるコマンドが入力された場合には、制御用ＣＰＵ４５３は、当該コマンドに応じた画像データを生成させる制御信号をＶＤＰ４５６に出力する。
【００３４】
ＣＧＲＯＭ４５４は、ＶＤＰ４５６により生成される画像データの素材となる部分画像データを記憶している。
描画用ＶＲＡＭ４５５は、ＶＤＰ４５６による画像データ生成に利用されるビデオメモリである。この描画用ＶＲＡＭ４５５は、ＶＤＰ４５６により生成される１フレーム分の画像データ（フレームデータ）をそれぞれ記憶可能な一対のフレームバッファ４５５Ａ，４５５Ｂを備えたダブルバッファで構成され、ＶＤＰ４５６により、一方のフレームバッファが描画されている間に、他方のフレームバッファから生成した画像データが読み出される。
【００３５】
〔ＶＤＰの構成〕
ＶＤＰ４５６は、本発明の画像生成手段に相当し、ＣＧＲＯＭ４５４に記憶された部分画像データを用いて、描画用ＶＲＡＭ４５５の一方のフレームバッファ上に、制御用ＣＰＵ４５３から入力される制御信号に応じた画像データを生成する。そして、当該ＶＤＰ４５６は、他方のフレームバッファ上に既に生成された画像データに応じた画像信号を、伝送路Ｔ１に出力する。
【００３６】
ここで、伝送路Ｔ１について説明する。
伝送路Ｔ１は、前述のようにパラレルＴＴＬで構成されている。この伝送路Ｔ１は、２４ＢｉｔのＲＧＢピクセルデータにより構成されるラインデータに応じた画像信号を伝送する伝送路Ｔ１１と、ＤＣ信号、ＤＥ信号及びＶＳｙｎｃ信号をそれぞれ伝送する伝送路Ｔ１２〜Ｔ１４とを少なくとも備えている。そして、このような伝送路Ｔ１は、ＶＤＰ４５６とメイン表示器４１とを接続するとともに、当該伝送路Ｔ１の途中で分岐して、ＶＤＰ４５６と分配回路４５７とを接続する。
【００３７】
図４は、ＶＤＰ４５６により生成される画像データの一例を示す図である。なお、図４において、左欄には、生成される画像データの出力期間に略応じてオフ状態（ローレベル）となるＶｓｙｎｃ信号（垂直同期信号）を示し、下欄には、生成される画像データの１ライン分の出力期間に応じてオフ状態（ローレベル）となるＤＥ信号が示されている。
前述のＶＤＰ４５６は、図４に示すように、メイン表示器４１用の画像データ（第１データとしてのメイン画像データＭ）と、サブ表示器４２〜４４用の画像データ（第２データとしてのサブ画像データＳ（Ｓ１〜Ｓ３））とを含む１フレーム分の画像データ（フレームデータＦ）を生成する。
【００３８】
具体的に、ＶＤＰ４５６は、横８００ピクセル、縦６００ピクセルのメイン画像データＭと、横３００ピクセル、縦６００ピクセルのサブ画像データＳとが、行方向に繋ぎ合わされた１フレーム分のフレームデータを生成する。そして、ＶＤＰ４５６は、当該フレームデータの１ライン分のラインデータ（水平方向の１ライン分のデータ）、すなわち、メイン画像データＭの１ライン分の画像データにサブ画像データＳの１ライン分の画像データが繋ぎ合わされた１ライン分のラインデータに応じた画像信号を、当該ラインデータごとに伝送路Ｔ１１に出力するとともに、当該ラインデータの出力に合わせて、ＤＣ信号、ＤＥ信号及びＶｓｙｎｃ信号を出力する。なお、サブ画像データＳは、それぞれ横３００ピクセル、縦２００ピクセルのサブ画像データＳ１〜Ｓ３が列方向に連結されて構成されている。
【００３９】
ＶＤＰ４５６が、上記のようなフレームデータＦの各ラインデータを画像信号として出力する際には、まず、メイン画像データＭの１ライン分のデータに応じた画像信号を出力し、続いて、サブ画像データＳの１ライン分のデータに応じた画像信号を出力する。
この際、ＶＤＰ４５６が伝送路Ｔ１３に出力するＤＥ信号は、当該ラインデータの出力期間に応じてローレベル（オフ状態）となり、当該ラインデータの非出力期間に応じてハイレベル（オン状態）となる。更に、ＶＤＰ４５６が伝送路Ｔ１４に出力するＶｓｙｎｃ信号は、フレームデータＦの各ラインデータの出力期間、及び、当該出力期間の前後に設けられるブランク期間に応じてローレベル（オフ状態）となり、これら以外の期間に応じてハイレベル（オン状態）となる。すなわち、ＤＥ信号のハイレベルからローレベルへの切替タイミングを検出することで、１ライン分のラインデータの出力開始タイミングを検出することができ、また、ローレベルからハイレベルへの切替タイミングを検出することで、１ライン分のラインデータの出力終了タイミングを検出することができる。
【００４０】
〔分配回路の構成〕
図３に戻り、分配回路４５７は、本発明の分配手段に相当し、ＶＤＰ４５６から入力される１ライン分のラインデータから、サブ画像データＳを取得し、当該サブ画像データＳに含まれるサブ画像データＳ１〜Ｓ３（図４参照）を、それぞれサブ表示器４２〜４４に分配する。この分配回路４５７は、サンプリング回路４５８、リングバッファ４５９、メモリ４６０及び出力用ＣＰＵ４６１を備えている。
【００４１】
〔サンプリング回路の構成〕
図５は、サンプリング回路４５８の構成を示すブロック図である。
サンプリング回路４５８は、出力用ＣＰＵ４６１の制御下で、ＶＤＰ４５６から入力される画像信号をサンプリングする。このサンプリング回路４５８は、図５に示すように、受信判定部４５８１、ＤＣ判定部４５８２、ＤＥ判定部４５８３、サンプリング実行部４５８４及びデータ出力部４５８５を備えている。
【００４２】
受信判定部４５８１は、後述する出力用ＣＰＵ４６１から許可信号及び取得信号を受信したか否かを、それぞれ判定する。
ＤＣ判定部４５８２及びＤＥ判定部４５８３は、ＤＣ信号及びＤＥ信号がローレベル（オフ状態）であるのか、ハイレベル（オン状態）であるのかを、それぞれ判定する。
【００４３】
サンプリング実行部４５８４は、受信判定部４５８１により許可信号を受信したと判定された際に有効となり、ＤＣ判定部４５８２によりＤＣ信号がハイレベルからローレベルに切り替わったと判定された際に、当該ＤＣ信号がローレベルである期間内に入力される画像信号をサンプリングし、抽出した画像データをリングバッファ４５９に記憶させる。また、サンプリング実行部４５８４は、ＤＥ判定部４５８３によりＤＥ信号がローレベルからハイレベルに切り替わったと判定された際に、サンプリングを停止する。このため、リングバッファ４５９には、サンプリング実行部４５８４により抽出された画像データのうち、当該リングバッファ４５９が記憶可能なサイズの画像データが記憶される。
データ出力部４５８５は、受信判定部４５８１により取得信号を受信したと判定された際に、リングバッファ４５９に記憶された画像データ（１ライン分のサブ画像データＳ）を取得して、出力用ＣＰＵ４６１に出力する。
【００４４】
図３に戻り、リングバッファ４５９は、本発明の記憶手段に相当し、サンプリング回路４５８によりサンプリングされた画像データが記憶される。このリングバッファ４５９の記憶容量は、サブ画像データＳの１ライン分のデータを記憶可能な容量に設定されており、本実施形態では、当該記憶容量は、３００ピクセル分のデータを記憶可能な容量に設定されている。このリングバッファ４５９に記憶されたデータは、出力用ＣＰＵ４６１の制御下で、サンプリング回路４５８により取得される。
【００４５】
メモリ４６０は、詳しい図示を省略したが、出力用ＣＰＵ４６１の動作に必要な各種プログラム及びデータを記憶するＲＯＭと、当該出力用ＣＰＵ４６１の作業領域であるＲＡＭとを備えている。このうち、ＲＡＭは、出力用ＣＰＵ４６１により取得された画像データが記憶されるＶＲＡＭを有し、当該ＶＲＡＭは、サブ画像データＳ１〜Ｓ３をそれぞれ個別に記憶する記憶領域を有している。
【００４６】
〔出力用ＣＰＵの構成〕
図６は、出力用ＣＰＵ４６１の構成を示すブロック図である。
出力用ＣＰＵ４６１は、サンプリング回路４５８を制御するほか、サンプリングされたサブ画像データＳから、サブ画像データＳ１〜Ｓ３をそれぞれサブ表示器４２〜４４に出力する。この出力用ＣＰＵ４６１は、図６に示すように、Ｖｓｙｎｃ判定部４６１１、ＤＥ判定部４６１２、ライン計数部４６１３、データ取得部４６１４、ライン数判定部４６１５、データ出力部４６１６及び許可信号出力部４６１７を備えている。
【００４７】
Ｖｓｙｎｃ判定部４６１１及びＤＥ判定部４６１２は、ＶＤＰ４５６から入力されるＶｓｙｎｃ信号及びＤＥ信号が、ローレベルにあるのか、ハイレベルにあるのかを、それぞれ判定する。
ライン計数部４６１３は、Ｖｓｙｎｃ判定部４６１１により、Ｖｓｙｎｃ信号がハイレベルからローレベルとなったと判定されてから、ＤＥ判定部４６１２により、ＤＥ信号がローレベルからハイレベルになったと判定された回数を計数する。この回数は、入力されたフレームデータＦのライン数、すなわち、当該フレームデータＦにおける入力済みライン数に対応する。なお、ライン計数部４６１３は、Ｖｓｙｎｃ判定部４６１１により、Ｖｓｙｎｃ信号がローレベルからハイレベルに切り替わったと判定されると、計数中のライン数をクリアして、「０」から計数する。
【００４８】
データ取得部４６１４は、Ｖｓｙｎｃ信号がローレベルであると判定されている期間内で、ＤＥ信号がローレベルからハイレベルに切り替わったと判定された場合に、サンプリング回路４５８に取得信号を出力し、当該サンプリング回路４５８を介して、リングバッファ４５９に記憶された画像データを取得する。
ライン数判定部４６１５は、ライン計数部４６１３により計数されているライン数が、サブ画像データＳ１〜Ｓ３の各最終ライン数に達したか否かを判定する。すなわち、ライン数判定部４６１５は、計数されている入力済みライン数と、メモリ４６０に予め記憶されたサブ画像データＳ１〜Ｓ３の各最終ライン数とを比較して、取得された１ライン分の画像データがどのサブ画像データを構成するものであるのかを判定する。なお、サブ画像データＳ３の最終ライン数は、フレームデータＦの最終ライン数に対応する。
【００４９】
データ出力部４６１６は、データ取得部４６１４により取得された画像データを取得して、当該画像データを一時的にメモリ４６０に記憶させる。この際、データ出力部４６１６は、ライン数判定部４６１５による判定結果に基づいて、対応するサブ画像データＳ１〜Ｓ３を記憶するメモリ４６０の記憶領域に、取得された画像データを記憶させる。
更に、データ出力部４６１６は、Ｖｓｙｎｃ判定部４６１１により、Ｖｓｙｎｃ信号がローレベルからハイレベルになったと判定された際に、メモリ４６０に記憶された各サブ画像データＳ１〜Ｓ３を、サブ表示器４２〜４４にそれぞれ出力する。
【００５０】
なお、本実施形態では、データ出力部４６１６は、Ｖｓｙｎｃ信号がハイレベルに切り替わったタイミングで、各サブ画像データＳ１〜Ｓ３を出力する構成としているが、データ取得部４６１４により取得された画像データのライン数が、各サブ画像データＳ１〜Ｓ３のそれぞれの最終ライン数に達し次第、各サブ画像データＳ１〜Ｓ３を、対応するサブ表示器４２〜４４に出力する構成としてもよい。更に、１ライン分の画像データの取得後すぐに、対応するサブ表示器４２〜４４に出力する構成としてもよい。
【００５１】
許可信号出力部４６１７は、サンプリング回路４５８に、当該サンプリング回路４５８によるサンプリングを有効とする許可信号を出力する。この際、ＤＥ信号がローレベルからハイレベルとなり、データ取得部４６１４による画像データの取得が終了した後に、当該許可信号出力部４６１７は、許可信号を出力する。
【００５２】
〔画像表示処理〕
画像表示装置４では、前述のように、制御用ＣＰＵ４５３が、制御装置５からのコマンドに応じた画像を生成させる制御信号をＶＤＰ４５６に出力し、当該制御信号に基づいて、ＶＤＰ４５６が、メイン画像データＭ及びサブ画像データＳを含む１フレーム分のフレームデータＦを、描画用ＶＲＡＭ４５５上に生成する。そして、当該ＶＤＰ４５６は、メイン表示器４１及び分配回路４５７に、伝送路Ｔ１を介して、ＤＣ信号、ＤＥ信号及びＶｓｙｎｃ信号とともに、フレームデータＦの各ラインデータに応じた画像信号を順次出力する。
【００５３】
メイン表示器４１は、入力された画像信号のうち、メイン画像データＭに対応する画像信号を取得して、当該画像信号に応じたメイン画像を表示する。また、分配回路４５７は、順次入力される画像信号をサンプリングしてサブ画像データＳ１〜Ｓ３を抽出し、当該サブ画像データＳ１〜Ｓ３を出力することで、サブ表示器４２〜４４にサブ画像をそれぞれ表示させる。
このような画像表示装置４にて実行される画像表示処理のうち、メイン表示器４１での処理、画像出力手段４５の分配回路４５７での処理について、以下に説明する。
【００５４】
〔メイン表示器の処理〕
図７は、ドライバ４１１による処理を示すフローチャートである。
メイン表示器４１のドライバ４１１は、図７に示すように、まず、入力されるＶｓｙｎｃ信号がハイレベルからローレベルに切り替わったか否かを判定し（ステップＳＡ１）、切り替わっていないと判定した際には、ローレベルに切り替わるまで待機する。
ここで、ローレベルに切り替わったと判定すると、ドライバ４１１は、入力されるＤＥ信号がハイレベルからローレベルに切り替わったか否かを判定する（ステップＳＡ２）。ここで、切り替わっていないと判定した場合には、ドライバ４１１は、ローレベルに切り替わるまで待機する。
【００５５】
ローレベルに切り替わったと判定すると、ドライバ４１１は、入力される画像信号から、メインパネル４１２にて表示可能な１ライン分のピクセル数に応じた画像信号を取得し、当該画像信号に応じて、メインパネル４１２を駆動させる（ステップＳＡ３）。
この際、ドライバ４１１は、ＤＥ信号がローレベルに切り替わってからのＤＣ信号のローレベルからハイレベルへの切替回数を計数する。この切替回数は、入力中の画像信号における入力済みのピクセルデータ数に対応する。そして、ドライバ４１１は、メインパネル４１２にて表示可能な１ライン分のピクセル数に応じた画像信号を取得した後は、当該画像信号の取得を停止する。
【００５６】
次に、ドライバ４１１は、ＤＥ信号がローレベルからハイレベルに切り替わったか否かを判定する（ステップＳＡ４）。ここで、ハイレベルに切り替わっていないと判定した場合には、ドライバ４１１は、ハイレベルに切り替わるまで待機する。
一方、ハイレベルに切り替わったと判定した場合には、ドライバ４１１は、Ｖｓｙｎｃ信号がローレベルからハイレベルに切り替わったか否かを判定する（ステップＳＡ５）。この際、ハイレベルに切り替わっていないと判定した場合には、ドライバ４１１は、１フレーム分のフレームデータＦに対応する画像信号の入力が完了していないと判定し、処理をステップＳＡ２に戻す。
【００５７】
これに対し、ハイレベルに切り替わったと判定した場合には、ドライバ４１１は、１フレーム分のフレームデータＦに対応する画像信号の入力が完了したと判定し、処理をステップＳＡ１に戻す。
このようにして取得した画像信号に基づいて、ドライバ４１１がメインパネル４１２を駆動することで、メイン画像データに応じたメイン画像が、メインパネル４１２により表示される。そして、上記処理ＳＡ１〜ＳＡ５は、ＶＤＰ４５６が動作している限り、繰り返し実行される
【００５８】
〔サンプリング回路の処理〕
図８は、サンプリング回路４５８による処理を示すフローチャートである。
サンプリング回路４５８は、出力用ＣＰＵ４６１から受信される許可信号に応じて、ＶＤＰ４５６から入力される画像信号をサンプリングして、抽出されたＲＧＢピクセルデータをリングバッファ４５９に記憶させる。
具体的に、図８に示すように、まず、サンプリング回路４５８の受信判定部４５８１が、許可信号を受信したか否かを判定する（ステップＳＢ１）。そして、受信していないと判定された場合には、サンプリング回路４５８は、許可信号が受信されるまで待機し、また、受信したと判定された場合には、サンプリング実行部４５８４の機能が有効となる（ステップＳＢ２）。
【００５９】
このステップＳＢ２の後、ＤＣ判定部４５８２が、ＤＣ信号がハイレベルからローレベルに切り替わったか否かを判定する（ステップＳＢ３）。この判定処理にて、切り替わっていないと判定された場合には、サンプリング回路４５８は、ステップＳＢ５に処理を移行する。
一方、ローレベルに切り替わったと判定された場合には、サンプリング実行部４５８４が、入力される画像信号をサンプリングして、ＲＧＢ１ピクセル分のピクセルデータをリングバッファ４５９にコピーする（ステップＳＢ４）。そして、サンプリング回路４５８は、ステップＳＢ５に処理を移行する。
【００６０】
ステップＳＢ５では、ＤＥ判定部４５８３が、ＤＥ信号がローレベルからハイレベルに切り替わったか否かを判定する（ステップＳＢ５）。ここで、切り替わっていないと判定された場合には、１ラインデータに応じた画像信号が入力し終わっていないと判定し、サンプリング回路４５８は、ステップＳＢ３に処理を戻す。
一方、ＤＥ信号がハイレベルに切り替わったと判定された場合には、サンプリング実行部４５８４は、サンプリングを停止し（ステップＳＢ６）、サンプリング回路４５８は、処理をステップＳＢ１に戻す。
ここで、前述のように、リングバッファ４５９の記憶容量は、サブ画像データＳの１ライン分のデータサイズに応じて設定されている。このため、前述のステップＳＢ１〜ＳＢ６が繰り返し実行されることで、リングバッファ４５９には、当該１ライン分のサブ画像データＳが記憶される。
【００６１】
〔出力用ＣＰＵのデータ取得処理〕
図９及び図１０は、出力用ＣＰＵ４６１によるデータ取得処理及びデータ出力処理をそれぞれ示すフローチャートである。
出力用ＣＰＵ４６１は、前述のように、サンプリング回路４５８に許可信号を出力して、当該サンプリング回路４５８にサンプリングを実行させるとともに、取得信号を出力して、リングバッファ４５９に記憶されたサブ画像データＳを、サンプリング回路４５８を介して取得する。
具体的に、出力用ＣＰＵ４６１がサブ画像データＳを取得する際には、図９に示すように、まず、出力用ＣＰＵ４６１のＶｓｙｎｃ判定部４６１１が、Ｖｓｙｎｃ信号がハイレベルからローレベルに切り替わったか否かを判定する（ステップＳＣ１）。ここで、ローレベルに切り替わっていないと判定された場合には、出力用ＣＰＵ４６１は、切り替わるまで待機する。
【００６２】
一方、ローレベルに切り替わったと判定された場合には、許可信号出力部４６１７がサンプリング回路４５８に許可信号を出力する（ステップＳＣ２）。これにより、前述のように、サンプリング回路４５８によるサンプリングが行われる。
この後、ライン計数部４６１３が、入力済みライン数を「０」に設定し（ステップＳＣ３）、ＤＥ判定部４６１２が、ＤＥ信号がローレベルからハイレベルに切り替わったか否かを判定する（ステップＳＣ４）。ここで、切り替わっていないと判定した場合には、出力用ＣＰＵ４６１は、ハイレベルに切り替わるまで待機する。
【００６３】
一方、ＤＥ信号がハイレベルに切り替わったと判定された場合には、前述のステップＳＢ６にて、サンプリング実行部４５８４によるサンプリングが停止されているので、データ取得部４６１４が、取得信号を出力し、リングバッファ４５９に記憶された１ライン分のサブ画像データＳを取得する（ステップＳＣ５）。
この際、ライン数判定部４６１５により、ライン計数部４６１３によって計数されている入力済みライン数が、各サブ画像データＳ１〜Ｓ３の最終ライン数に達しているか否かが判定され、当該判定結果に基づいて、データ取得部４６１４が、メモリ４６０における対応する記憶領域に、取得したサブ画像データＳを記憶させる。
この後、許可信号出力部４６１７が、再び、許可信号を出力する（ステップＳＣ６）。
【００６４】
次に、ライン数判定部４６１５が、入力済みライン数がフレームデータＦの最終ライン数（サブ画像データＳ３の最終ライン数）に達したか否かを判定する（ステップＳＣ７）。ここで、最終ライン数に達していないと判定された場合には、ライン計数部４６１３が入力済みライン数を１繰上げ（ステップＳＣ８）、出力用ＣＰＵ４６１は、未入力のラインデータに応じた画像信号が存在すると判定して、処理をステップＳＣ４に戻す。
【００６５】
一方、最終ライン数に達したと判定された場合には、Ｖｓｙｎｃ判定部４６１１が、入力されるＶｓｙｎｃ信号がローレベルからハイレベルに切り替わったか否かを判定する（ステップＳＣ９）。
この際、ハイレベルに切り替わっていないと判定された場合には、出力用ＣＰＵ４６１は、ハイレベルに切り替わるまで待機する。このため、出力用ＣＰＵ４６１による許可信号出力及びデータ取得は行われないので、サンプリング回路４５８によるサンプリング及びデータ出力は行われない。
【００６６】
また、ハイレベルに切り替わったと判定された場合には、出力用ＣＰＵ４６１は、１フレーム分のフレームデータＦ（詳しくはサブ画像データＳ）に応じた画像信号の入力が完了したと判定して、処理をステップＳＣ３に戻す。
以上のようなステップＳＣ１，ＳＣ２を経て、ステップＳＣ３〜ＳＣ８を繰り返し実行することで、出力用ＣＰＵ４６１がサブ画像データＳ１〜Ｓ３を取得することができる。
【００６７】
〔出力用ＣＰＵのデータ出力処理〕
また、出力用ＣＰＵ４６１がサブ画像データＳ１〜Ｓ３を出力する際には、図１０に示すように、まず、データ出力部４６１６が、メモリ４６０から各サブ画像データＳ１〜Ｓ３を取得し、それぞれサブ表示器４２〜４４に転送する（ステップＳＤ１〜ＳＤ３）。この際、データ出力部４６１６は、各サブ画像データＳ１〜Ｓ３を所定の圧縮形式で圧縮した後に出力する。これにより、サブ表示器４２〜４４に出力されるデータサイズを削減することができる。また、各サブ表示器４２〜４４においては、それぞれの描画回路４２１が、入力されたサブ画像データＳ１〜Ｓ３を処理し、各サブ表示器４２〜４４により、各サブ画像がそれぞれ表示される。
【００６８】
以上説明した本実施形態の遊技機１によれば、以下の効果を奏することができる。
（１）ＶＤＰ４５６が、メイン画像データＭ及びサブ画像データＳ（Ｓ１〜Ｓ３）を生成する。これによれば、これら各画像データＭ，Ｓを別個の画像生成手段により生成する場合に比べ、当該各画像データＭ，Ｓを効率よく生成することができるほか、画像表示装置４の構成の簡略化及び製造コストの削減を図ることができる。
【００６９】
また、ＶＤＰ４５６とメイン表示器４１とを接続する伝送路Ｔ１は、当該伝送路Ｔ１の途中で分岐して、当該ＶＤＰ４５６と分配回路４５７とを接続している。これによれば、ＶＤＰ４５６とメイン表示器４１とが一対一となるように、これらを接続することができるほか、当該伝送路Ｔ１を介して、ＶＤＰ４５６により生成された画像信号を分配回路４５７に入力させることができる。従って、当該画像信号からメイン画像データＭ及びサブ画像データＳをそれぞれ抽出し、当該各画像データＭ，Ｓを各表示器４１〜４４にそれぞれ出力する構成を設ける必要がないので、画像表示装置４の構成を簡略化することができる。また、ＶＤＰ４５６とメイン表示器４１とを接続する伝送路Ｔ１に、分配回路４５７及びサブ表示器４２〜４４を追加するかのように、画像表示装置４を構成することができるので、当該画像表示装置４の設計自由度を向上することができる。
【００７０】
（２）ＶＤＰ４５６から画像信号が入力されるサンプリング回路４５８では、サンプリング実行部４５８４が、当該画像信号をサンプリングして１ライン分のサブ画像データＳを抽出し、出力用ＣＰＵ４６１のデータ出力部４６１６が、抽出されたサブ画像データＳをサブ表示器４２〜４４に出力する。これによれば、ＶＤＰ４５６から出力され、メイン画像データＭ及びサブ画像データＳに応じた画像信号から、当該サブ画像データＳを適切に抽出して、サブ表示器４２〜４４に出力することができる。従って、サブ表示器４２〜４４による画像表示を適切に行うことができる。
【００７１】
（３）サンプリング実行部４５８４により抽出されたデータは、サブ画像データＳの１ライン分のデータサイズに応じた記憶容量を有するリングバッファ４５９に記憶される。これによれば、ＤＥ信号のオン状態への切替に応じて、画像信号のサンプリングを終了することにより、サブ画像データＳのみをリングバッファ４５９に記憶させることができる。従って、データ出力部４６１６により、サブ画像データＳのみを確実にサブ表示器４２〜４４に出力することができる。
【００７２】
（４）サンプリング実行部４５８４は、前述のように、ＤＥ信号がオン状態に切り替わると画像信号のサンプリングを停止する。これによれば、１ライン分のラインデータに応じた画像信号の終端にて、確実にサンプリングを停止することができるので、サブ画像データＳのみを確実にリングバッファ４５９に記憶させることができる。
また、データ取得部４６１４によるサブ画像データＳの取得後に、許可信号出力部４６１７により出力される許可信号に応じて、サンプリング実行部４５８４が画像信号のサンプリングを行うことにより、リングバッファ４５９に記憶されたサブ画像データＳが、次のラインデータに応じた画像信号がサンプリングされて更新されてしまうことを防ぐことができる。従って、各ラインデータに対応する画像信号から、第２データを確実かつ適切に取得することができる。
【００７３】
（５）データ出力部４６１６は、ライン計数部４６１３により計数される入力済みライン数に基づいて、データ取得部４６１４により取得されたサブ画像データＳを、サブ表示器４２〜４４のうちのいずれかに出力する。これによれば、各サブ表示器４２〜４４に表示させるサブ画像のデータを、適切に分配することができる。従って、画像表示装置４が複数のサブ表示器４２〜４４を備えていることにより、当該画像表示装置４の汎用性を高めることができるほか、当該サブ表示器４２〜４４にサブ画像データを適切に分配することができ、各サブ画像を適切に表示することができる。
【００７４】
（６）ＶＤＰ４５６は、メインパネル４１２の１ラインにて表示可能なピクセル数を有するメイン画像データＭを生成し、ドライバ４１１は、当該ＶＤＰ４５６から入力される画像信号のうち、当該ピクセル数に応じた画像信号に基づいて、メインパネル４１２を駆動させる。これによれば、ドライバ４１１により、メイン画像データＭに応じた画像信号に基づいて、メインパネル４１２を駆動させることができる。従って、メインパネル４１２にてメイン画像を確実かつ適切に表示することができるほか、入力される画像信号をサンプリングする必要がないので、画像表示装置４の構成及び処理を簡略化することができる。
【００７５】
（７）サブ表示器４２〜４４は、データ出力部４６１６により圧縮されたサブ画像データＳを復元する描画回路４２１を備えていることにより、サブ表示器４２〜４４に出力されるデータ量を削減することができる。従って、比較的低速なＳＰＩにより構成された伝送路Ｔ２を用いた場合でも、サブ画像データＳの送信に遅延が発生することを抑制でき、サブ表示器４２〜４４により、サブ画像を適切に表示することができる。
（８）遊技機１は、前述の画像表示装置４を備えることにより、当該遊技機１にて多様な演出を行うことができる。従って、遊技機１の興趣を高めることができる。
【００７６】
〔２．第２実施形態〕
次に、本発明の第２実施形態に係る遊技機１Ａについて説明する。
本実施形態に係る遊技機１Ａは、前述の遊技機１と同様の構成を備えるが、当該遊技機１の画像表示装置４では、サンプリング回路４５８でのサンプリングにより抽出されたサブ画像データＳを、出力用ＣＰＵ４６１が各サブ表示器４２〜４４に出力した。これに対し、遊技機１Ａの画像表示装置では、サンプリング回路がサブ画像データを出力する。この点において、遊技機１Ａと遊技機１とは相違する。なお、以下の説明では、既に説明した部分と同一または略同一である部分については、同一の符号を付して説明を省略する。
【００７７】
図１１は、本実施形態に係る遊技機１Ａが備える画像表示装置４Ａの構成を示すブロック図である。
遊技機１Ａは、画像表示装置４に代えて画像表示装置４Ａを備える他は、前述の遊技機１と同様の構成を備える。また、画像表示装置４Ａは、画像出力手段４５に代えて画像出力手段４５Ａを備える他は、前述の画像表示装置４と同様の構成を備える。
画像出力手段４５Ａは、図１１に示すように、分配回路４５７に代えて分配回路４５７Ａを備える他は、画像出力手段４５と同様の構成を備える。
分配回路４５７Ａは、本発明の分配手段に相当し、前述の分配回路４５７と同様に、伝送路Ｔ１を介してＶＤＰ４５６と接続され、当該分配回路４５７Ａには、フレームデータＦのＲＧＢピクセルデータ、ＤＣ信号、ＤＥ信号及びＶｓｙｎｃ信号が入力される。この分配回路４５７Ａは、記憶手段としてのリングバッファ４５９、サンプリング回路４６２及び制御回路４６３を備えている。
【００７８】
図１２は、制御回路４６３の構成を示すブロック図である。
このうち、制御回路４６３は、サンプリング回路４６２に許可信号及び送信信号を出力して、入力される画像信号のサンプリング、及び、抽出された画像データの送信（出力）を制御する。この制御回路４６３は、図１２に示すように、Ｖｓｙｎｃ判定部４６１１、ＤＥ判定部４６１２、ライン計数部４６１３、ライン数判定部４６１５、送信信号出力部４６３５及び許可信号出力部４６１７を備えている。
【００７９】
送信信号出力部４６３５は、Ｖｓｙｎｃ判定部４６１１によりＶｓｙｎｃ信号がローレベルにあると判定され、かつ、ＤＥ判定部４６１２によりＤＥ信号がハイレベルに切り替わったと判定された際に、サンプリング回路４６２に、抽出した１ライン分のサブ画像データＳを送信させる送信信号を出力する。この際、ライン数判定部４６１５が、入力済みライン数と、各サブ画像データＳ１〜Ｓ３（図４参照）の最終ライン数とを比較し、抽出された１ライン分のサブ画像データＳが、どのサブ画像データを構成するデータであるのかを判定する。そして、送信信号出力部４６３５が、当該判定結果に基づいて、サブ画像データの出力対象のサブ表示器を示す情報を含む送信信号を、サンプリング回路４６２に出力する。
【００８０】
図１３は、サンプリング回路４６２の構成を示すブロック図である。
サンプリング回路４６２は、前述のサンプリング回路４５８と同様に、入力される画像信号をサンプリングする他、抽出されたサブ画像データＳを、対応するサブ表示器４２〜４４に送信（出力）する。このサンプリング回路４６２は、図１３に示すように、受信判定部４６２１、ＤＣ判定部４５８２、ＤＥ判定部４５８３、サンプリング実行部４５８４、データ取得部４６２５及びデータ出力部４６２６を備えている。
【００８１】
このうち、受信判定部４６２１は、制御回路４６３から許可信号及び送信信号を受信したか否かを、それぞれ判定する。
データ取得部４６２５は、ＤＥ信号がハイレベルに切り替わったと判定された際に、リングバッファ４５９に記憶された１ライン分のサブ画像データＳを取得する。
データ出力部４６２６は、送信信号に含まれる出力先のサブ表示器を特定する情報に基づいて、データ取得部４６２５により取得された１ライン分のサブ画像データＳを、特定されたサブ表示器に出力する。
【００８２】
〔制御回路の処理〕
図１４は、制御回路４６３による処理を示すフローチャートである。
制御回路４６３は、前述のように、Ｖｓｙｎｃ信号及びＤＥ信号に基づいて、サンプリング回路４６２に許可信号及び送信信号を出力し、当該サンプリング回路４６２の動作を制御する。この際、制御回路４６３は、図１４に示すように、前述のステップＳＣ１〜ＳＣ９のうち、ステップＳＣ５に代えてステップＳＥ５を実行する他は、前述の出力用ＣＰＵ４６１と同様の処理を実行する。なお、制御回路４６３は、前述のＳＤ１〜ＳＤ３は行わない。
【００８３】
このステップＳＥ５においては、ライン数判定部４６１３により、ライン計数部４６１３によって計数されている入力済みライン数に基づいて、抽出されたサブ画像データＳがサブ画像データＳ１〜Ｓ３のどれを構成するデータであるかが判定され、当該判定結果に基づいて、前述の送信信号を、送信信号出力部４６３５が出力する（ステップＳＥ５）。例えば、入力済みライン数が「３００」である場合には、ライン数判定部４６１３により、サブ画像データＳ２のデータであると判定され、送信信号出力部４６３５は、サブ表示器４３に当該データを送信させる送信信号を出力する。
【００８４】
〔サンプリング回路の処理〕
図１５は、サンプリング回路４６２による処理を示すフローチャートである。
サンプリング回路４６２は、前述のように、制御回路４６３から受信される許可信号及び送信信号、並びに、ＤＣ信号及びＤＥ信号に基づいて、入力される画像信号をサンプリングし、抽出されたサブ画像データＳを、サブ表示器４２〜４４に出力する。この際、サンプリング回路４６２は、図１５に示すように、前述のステップＳＢ１〜ＳＢ６を実行するほか、当該ステップＳＢ６の後に、更にステップＳＦ７，ＳＦ８を実行する。
【００８５】
ステップＳＦ７では、受信判定部４６２１が、制御回路４６３から送信信号を受信したか否かを判定し（ステップＳＦ７）、当該送信信号を受信するまで、サンプリング回路４６２は待機する。
一方、送信信号を受信したと判定された場合には、データ取得部４６２５が、リングバッファ４５９に記憶された１ライン分のサブ画像データＳを取得し、データ出力部４６２６が、取得された１ライン分のサブ画像データＳを、送信信号に含まれる情報により特定されるサブ表示器に出力する（ステップＳＦ８）。
この後、サンプリング回路４６２は、ステップＳＢ１に戻り、ステップＳＢ１〜ＳＢ６，ＳＦ７，ＳＦ８が繰り返し実行される。
【００８６】
以上説明した本実施形態に係る遊技機１Ａによれば、前述の遊技機１が奏する前述の効果（１）〜（６），（８）と同様の効果を奏することができる他、以下の効果を奏することができる。
（９）サンプリング回路４６２のデータ出力部４６２６が、リングバッファ４５９に記憶されたサブ画像データＳを、各サブ表示器４２〜４４に分配するので、当該サブ画像データＳを圧縮する際に利用されるメモリ４６０を設ける必要がない。従って、分配回路４５７Ａ、ひいては、画像表示装置４Ａの構成を簡略化することができる。
【００８７】
〔３．実施形態の変形〕
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
前記各実施形態では、画像表示装置４，４Ａは、３つのサブ表示器４２〜４４を備えるとしたが、本発明はこれに限らず、第２表示手段としてのサブ表示器は、１つ以上あればよい。画像表示装置が複数のサブ表示器を備える場合には、ＶＤＰにより生成される各サブ画像データの１ライン分のピクセル数が同じであれば、当該各サブ画像データのライン数は異なっていてもよい。更に、メインパネル４１２及びサブパネル４２３の解像度は、適宜設定してよい。
【００８８】
前記各実施形態では、サンプリング実行部４５８４により画像信号から抽出されたサブ画像データＳは、当該サブ画像データＳの１ライン分のデータサイズに応じた記憶容量を有するリングバッファ４５９に記憶されるとしたが、本発明はこれに限らず、データ取得部４６１４，４６２５が取得するデータのサイズが、サブ画像データＳの１ライン分のデータサイズに設定されていれば、ＦＩＦＯ（First-In First-Out）形式のメモリでも、ＦＩＬＯ（First-In Last-Out）形式のメモリでもよい。
【００８９】
前記各実施形態では、ＶＤＰ４５６とメイン表示器４１及び分配回路４５７，４５７Ａとを接続し、当該ＶＤＰ４５６から出力された画像信号が伝送される伝送路Ｔ１を、パラレルＴＴＬで構成し、また、分配回路４５７，４５７Ａとサブ表示器４２〜４４とを接続し、サブ画像データＳが伝送される伝送路Ｔ２を、ＳＰＩで構成したが、本発明はこれに限らない。すなわち、伝送路Ｔ１は、画像信号を伝送可能な伝送路であればよく、また、伝送路Ｔ２も、画像データを伝送可能な伝送路であればよい。
前記各実施形態では、画像生成手段としてＶＤＰ４５６を挙げたが、本発明はこれに限らず、ＧＰＵ（Graphics Processing Unit）等の他のプロセッサであってもよい。
【００９０】
前記各実施形態では、ＶＤＰ４５６は、生成したフレームデータＦの出力に際して、解像度の大きいメイン画像データＭに応じた画像信号を先に出力し、解像度の小さいサブ画像データＳに応じた画像信号を後に出力したが、本発明はこれに限らず、逆でもよい。なお、解像度の小さいサブ画像データＳを後に出力すれば、当該サブ画像データＳの１ライン分のデータを記憶するリングバッファ４５９の記憶容量を小さくすることができる。
【００９１】
前記各実施形態では、分配回路４５７，４５７Ａは、ＤＥ信号のローレベルからハイレベルへの切替タイミングを検出して、ＶＤＰ４５６からの１ライン分のラインデータに応じた画像信号の出力期間の終了を判定したが、本発明はこれに限らない。例えば、サンプリングされた画像データのピクセル数に基づいて判定する構成としてもよい。
【００９２】
前記各実施形態では、画像表示装置４，４Ａは、パチンコ機として構成された遊技機１，１Ａに設けられるとしたが、本発明はこれに限らない。すなわち、本発明の画像表示装置を、パチスロ機及びピンボール機等の他の遊技機に採用することもできるほか、当該画像表示装置を単体で利用することも可能である。更には、本発明の画像表示装置は、自動車のコンソールパネルや、大型のゲーム機等にも採用することができる。
【産業上の利用可能性】
【００９３】
本発明は、画像表示装置に利用することができ、特に遊技機に用いられる画像表示装置に好適に利用することができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１実施形態に係る遊技機を示す斜視図。
【図２】前記実施形態における遊技機の構成を示すブロック図。
【図３】前記実施形態における画像出力手段の構成を示すブロック図。
【図４】前記実施形態におけるＶＤＰにより生成される画像データの一例を示す図。
【図５】前記実施形態におけるサンプリング回路の構成を示すブロック図。
【図６】前記実施形態における出力用ＣＰＵの構成を示すブロック図。
【図７】前記実施形態におけるメイン表示器による処理を示すフローチャート。
【図８】前記実施形態におけるサンプリング回路による処理を示すフローチャート。
【図９】前記実施形態における出力用ＣＰＵによる処理を示すフローチャート。
【図１０】前記実施形態における出力用ＣＰＵによる処理を示すフローチャート。
【図１１】本発明の第２実施形態に係る画像表示装置の構成を示すブロック図。
【図１２】前記実施形態における制御回路の構成を示すブロック図。
【図１３】前記実施形態におけるサンプリング回路の構成を示すブロック図。
【図１４】前記実施形態における制御回路による処理を示すフローチャート。
【図１５】前記実施形態におけるサンプリング回路による処理を示すフローチャート。
【符号の説明】
【００９５】
１，１Ａ…遊技機、４，４Ａ…画像表示装置、４１…メイン表示器（第１表示手段）、４２〜４４…サブ表示器（第２表示手段、表示器）、４２１…描画回路（処理回路）、４５６…ＶＤＰ（画像生成手段）、４５７，４５７Ａ…分配回路（分配手段）、４５９…リングバッファ（記憶手段）、４５８４…サンプリング実行部、４６１３…ライン計数部、４６１４，４６２５…データ取得部、４６１６，４６２６…データ出力部、４６１７…許可信号出力部、Ｔ１…伝送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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