(57)【要約】【課題】フェイルビットを高速に検出することが可能な半導体記憶装置を提供する。【解決手段】メモリセルアレイ１には、複数のメモリセルが行及び列に配置されている。複数のセンスアンプユニットＳＡＵ１〜ＳＡＵｎは、行毎に選択された複数のメモリセルそれぞれの書き込み完了を検知する複数のセンスアンプＳ／Ａ１〜Ｓ／Ａ８を含んでいる。複数の検知部ＤＴＵ１〜ＤＴＵｎは、複数のセンスアンプユニットに対応して配置され、各センスアンプユニットの検知出力信号に応じて電位を転送する転送パス７０を形成し、転送パス７０が途切れる箇所に対応するセンスアンプユニットを、書き込み未完了ビットを含むセンスアンプユニットとして検知する。【選択図】      図４
2010020843.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行及び列に配置されたメモリセルアレイと、
行毎に選択された前記複数のメモリセルそれぞれの書き込み完了を検知する複数のセンスアンプを含む複数のセンスアンプユニットと、
前記複数のセンスアンプユニットに対応して配置され、各センスアンプユニットの検知出力信号に応じて電位を転送する転送パスを形成し、前記転送パスが途切れる箇所に対応するセンスアンプユニットを、書き込み未完了ビットを含むセンスアンプユニットとして検知する複数の検知部と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記検知部により、検知されたセンスアンプユニットに含まれる書き込み未完了ビットの数をカウントするカウンタと、
前記カウンタのカウント値を累積し、基準値と比較する比較器と
を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記検知部のそれぞれは、センスアンプユニットから出力される検知信号が第１のゲートに供給され、電流通路が前記転送パスに挿入接続された第１導電型のトランスファゲートと、
前記トランスファゲートの電流通路の一端にゲートが接続され、電流通路の一端に制御信号が供給される第２導電型の第１のトランジスタと、
前記トランスファゲートの電流通路の他端にゲートが接続され、電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が前記センスアンプユニットに接続された第１導電型の第２のトランジスタと、
入力端が前記第２のトランジスタの電流通路の他端に接続され、出力端が前記トランスファゲートの第２のゲートに接続され、前記第２のトランジスタの電流通路の他端から信号が出力された時、前記トランスファゲートを導通させる第１の回路と
を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１の回路は、前記第２のトランジスタの電流通路の他端から信号が出力された時、導通される第１導電型の第３のトランジスタと、
前記第３のトランジスタが導通した時、前記第３のトランジスタの電流通路の一端の電位を保持し、前記トランスファゲートの第２のゲートに信号を供給する第１のラッチ回路と
を具備することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記複数のセンスアンプのそれぞれは、前記メモリセルから読み出された信号を保持する第２のラッチ回路と、
前記第２のラッチ回路の出力端に電流通路の一端が接続され、ゲートが前記第２のトランジスタの電流通路の他端が接続された第１導電型の第４のトランジスタと、
前記第４のトランジスタの導通出力信号に応じて前記カウンタに信号を供給する第２の回路と
を具備することを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き換え可能な不揮発性半導体記憶装置に係わり、特に、書き込みが完了していないセルの数を検知する半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが開発されている。ＮＡＮＤ型フラッシュメモリは、ページ単位にデータが書き込まれる。すなわち、選択されたワード線に接続された複数のメモリセルに一括してデータが書き込まれる。ＮＡＮＤ型フラッシュメモリのデータ書き込み時の動作は大きく２つに分けられる。第１は、ページ単位で複数のメモリセルに書き込み電圧を印加し、メモリセルをプログラムする動作であり、第２は、複数のメモリセルの書き込みが全て完了したかどうかを検証する書き込み完了検証動作である。書き込み完了検証動作後、書き込みが終了したかどうかを判定し、判定がパスであれば、書き込み動作を終了する。
【０００３】
複数のメモリセルの書き込みが完了したかどうかを検知する方法としては、一括検知動作と、不良ビット数を検知する不良ビット検知動作がある（例えば特許文献１、特許文献２参照）。一括検知動作は全てのセンスアンプ回路が書き込み動作を完了したことを検知することを前提とするため、検知に長時間を必要とする。また、不良ビット検知動作は数ビット程度の書き込み未完了のビット（以下、フェイルビットと称す）を許容する検知方法である。近時、ＥＣＣ（エラー訂正符号）の技術により、ビットエラーを救済することが可能であるため、数ビットのフェイルビットを許容することができる。不良ビット検知動作は、全てのビットの書き込み完了を待つ必要がないため、一括検知動作に比べて検知時間を短縮することが可能である。したがって、不良ビット検知動作は、書き込み完了検知方法として有効である。
【０００４】
しかし、不良ビット検知動作は、フェイルビット数を正確にカウントする必要がある。このため、フェイルビットのカウントに時間を要するという問題を有している。
【特許文献１】特開２００６−２７７７８６号公報
【特許文献２】特開２００７−１０２９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、フェイルビットを高速に検出することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の態様は、複数のメモリセルが行及び列に配置されたメモリセルアレイと、行毎に選択された前記複数のメモリセルそれぞれの書き込み完了を検知する複数のセンスアンプを含む複数のセンスアンプユニットと、前記複数のセンスアンプユニットに対応して配置され、各センスアンプユニットの検知出力信号に応じて電位を転送する転送パスを形成し、前記転送パスが途切れる箇所に対応するセンスアンプユニットを、書き込み未完了ビットを含むセンスアンプユニットとして検知する複数の検知部と、を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、フェイルビットを高速に検出することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図面を参照して説明する。
【０００９】
図１は、本発明の実施形態に係る半導体記憶装置の概略構成を示している。
【００１０】
図１において、メモリセルアレイ（ＭＣＡ）１は、１つのメモリセルに例えば２ビットのデータを記憶することが可能なＮＡＮＤ型フラッシュメモリにより構成されている。すなわち、メモリセルアレイ１は、後述するように、複数のビット線と複数のワード線と共通ソース線、及び電気的にデータを書き換え可能でロウ方向、カラム方向に配置された例えばＥＥＰＲＯＭセルからなる複数のメモリセルを含んでいる。ロウデコーダとしてのワード線制御回路２は、メモリセルアレイ１のワード線に接続され、ワード線の選択及び駆動を行う。センスアンプ回路３は、メモリセルアレイ１のビット線に接続され、後述するように、データの読み出し、書き込み機能、及び読み出しデータや書き込みデータを保持するデータラッチ機能を有している。カラムデコーダ４は、アドレスデコーダ７の出力信号に応じて、メモリセルアレイ１のビット線を選択するカラム選択信号を出力する。
【００１１】
入出力制御回路５は、外部から供給される各種コマンドＣＭＤ、アドレス信号ＡＤＤ、及び書き込みデータＤＴを受ける。データ書き込み時、書き込みデータは、入出力制御回路５からデータ入出力バッファ６を介してセンスアンプ回路３に供給される。データ読み出し時、センスアンプ回路３に読み出されたデータは、データ入出力バッファ６を介して、入出力制御回路５に供給され、入出力制御回路５から外部に出力される。
【００１２】
入出力制御回路５からデータ入出力バッファ６に供給されたアドレス信号は、アドレスデコーダ７に供給される。このアドレスデコーダ７によりデコードされた信号は、ワード線制御回路２、及びカラムデコーダ４に供給される。
【００１３】
また、入出力制御回路５からデータ入出力バッファ６に供給されたコマンドは、制御信号発生回路８に供給される。制御信号発生回路８には、外部からチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧発生回路９、アドレスデコーダ７に供給される。
【００１４】
制御電圧生成回路９は、制御信号生成回路８から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイやセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。
【００１５】
書き込み完了検知回路１０は、センスアンプ回路３とカラムデコーダ４の間に接続されている。書き込み完了検知回路１０は、フェイルビットを検知するために使用される。書き込み完了検知動作は、書き込み、及びベリファイ動作の後、センスアンプ回路３から出力される信号に基づき行われる。
【００１６】
図２は、図１に示すメモリセルアレイ１とセンスアンプ回路３及び書き込み完了検出回路１０の構成例を示している。メモリセルアレイ１は、破線で示すように複数のブロックＢＬＫを含んでいる。これらブロックは消去単位を構成する。各ブロックＢＬＫには複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。選択ゲートトランジスタＳ１は、偶数番目のビット線ＢＬ０ｅ〜ＢＬｘｅ、及び奇数番目のビット線ＢＬ０ｏ〜ＢＬｘｏに接続され、選択ゲートトランジスタＳ２はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０、ＷＬ１、ＷＬ２〜ＷＬ３１に共通接続されている。また、選択ゲートトランジスタＳ１はセレクト線ＳＧＤに共通接続され、選択ゲートトランジスタＳ２はセレクト線ＳＧＳに共通接続されている。
【００１７】
センスアンプ回路３は、複数のセンスアンプユニットＳＡＵ１〜ＳＡＵｎを有し、書き込み完了検知回路１０は、複数の検出回路ユニットＤＴＵ１〜ＤＴＵｎを有している。各センスアンプユニットＳＡＵ１〜ＳＡＵｎは、それぞれ１６本のビット線ＢＬ０ｅ、ＢＬ０ｏ〜ＢＬ７ｅ、ＢＬ７ｏ、ＢＬ８ｅ、ＢＬ８ｏ〜ＢＬ１５ｅ、ＢＬ１５ｏ…ＢＬｘ−７ｅ、ＢＬ７ｏ〜ＢＬｘｅ、ＢＬｘｏに接続されている。各検出回路ユニットＤＴＵ１〜ＤＴＵｎは、各センスアンプユニットＳＡＵ１〜ＳＡＵｎに接続されている。
【００１８】
メモリセルアレイ１において、１つのワード線に接続される複数のメモリセルのうち、偶数番目のビット線ＢＬ０ｅ〜ＢＬｘｅに接続される複数のメモリセルが２ページを構成し、又、奇数番目のビット線ＢＬ０ｏ〜ＢＬｘｏに接続される複数のメモリセルが別の２ページを構成する。
【００１９】
本実施形態は、１つのメモリセルに２ビットのデータ記憶可能であるが、説明を簡単化するため、１つのメモリセルには、１ビットのデータが記憶されると仮定する。しかし、本実施形態を１つのメモリセルに３ビット以上のデータを記憶することが可能な多値メモリに適用することも可能である。この場合、偶数番目のビット線に接続される複数のメモリセル、及び奇数番目のビット線に接続される複数のメモリセルが、それぞれ３ページ以上を構成する。
【００２０】
各センスアンプユニットＳＡＵ１〜ＳＡＵｎは、データの読み出し時、メモリセルからビット線に読み出されたデータを検知し、保持する。また、データの書き込み時、選択されたワード線に接続された１ページ分のメモリセルにデータが一括して書き込まれる。各センスアンプユニットＳＡＵ１〜ＳＡＵｎは、８個のセンスアンプと、これらセンスアンプから出力される書き込み完了を示す信号を検知する１個のフラグユニットを有している。
【００２１】
図３は、センスアンプユニットＳＡＵ１〜ＳＡＵｎの一例を示している。各センスアンプユニットは同一構成であるため、センスアンプユニットＳＡＵ１について説明する。センスアンプユニットＳＡＵ１は、８個のセンスアンプＳ／Ａ１〜Ｓ／Ａ８と、１個のフラグユニットＦＬＵにより構成されている。センスアンプＳ／Ａ１〜Ｓ／Ａ８は、同一構成であるため、センスアンプＳ／Ａ１のみ具体的な構成を示している。
【００２２】
センスアンプＳ／Ａ１は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００２３】
ＳＤＣは、スタティックラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びＮチャネルＭＯＳトランジスタ６１ｃにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。ＮチャネルＭＯＳトランジスタ６１ｄはクロックドインバータ回路６１ａの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、ＮチャネルＭＯＳトランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ｂに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００２４】
ＰＤＣは、スタティックラッチ回路を構成するクロックドインバータ回路６１ｉ、６１ｊ及びＮチャネルＭＯＳトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ａはＮチャネルＭＯＳトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端は、ＮチャネルＭＯＳトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＦＣｏｕｎｔが供給されている。また、トランジスタ６１ｌの電流通路の他端はＮチャネルＭＯＳトランジスタ６２ａの電流通路の一端に接続されている。このトランジスタ６２ａのゲートには、後述する検出回路ユニットＤＴＵ１から供給される信号ＳＥＬ１が供給されている。また、トランジスタ６２ａの電流通路の他端はＰチャネルＭＯＳトランジスタ６２ｂを介して電源ノードに接続されるとともに、ＰチャネルＭＯＳトランジスタ６２ｃのゲートに接続されている。トランジスタ６２ｃの電流通路の一端は電源ノードに接続され、他端はＮチャネルＭＯＳトランジスタ６２ｄを介して接地されている。このトランジスタ６２ｄのゲートには信号ＦＲＳＴが供給されている。トランジスタ６２ｃと６２ｄの接続ノードは、フェイルビットバスＦＢＢに接続されている。このフェイルビットバスＦＢＢは、後述するように、全センスアンプユニットＳＡＵ１〜ＳＡＵｎに共通に接続されている。
【００２５】
一方、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端は接地されている。また、接続ノードＮ３には、ＮチャネルＭＯＳトランジスタ６１ｑを介してＤＤＣが接続されている。前記トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００２６】
ダイナミックラッチ回路を構成するＤＤＣは、ＮチャネルＭＯＳトランジスタ６１ｒにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはＮチャネルＭＯＳトランジスタ６１ｓを介してＰＤＣのノードＮ１ｂに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００２７】
さらに、前記接続ノードＮ３にはＮチャネルＭＯＳトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はＮチャネルＭＯＳトランジスタ６１ｗ、６１ｘを介してビット線ＢＬ０ｅ、ＢＬ０ｏの一端にそれぞれ接続されている。ビット線ＢＬ０ｅ、ＢＬ０ｏの一端には、ＮチャネルＭＯＳトランジスタ６１ｙ、６１ｚの電流通路の一端がそれぞれ接続されている。これらトランジスタ６１ｙ、６１ｚのゲートには信号ＢＩＡＳｅ，ＢＩＡＳｏがそれぞれ供給され、電流通路の他端には信号ＢＬＣＲＬが供給されている。信号ＢＬＣＲＬは、リード及びプログラム時に、非選択ビット線に供給する電圧である。
【００２８】
各センスアンプＳ／Ａ１〜Ｓ／Ａ８のＰＤＣのノードＮ１ａは、フラグユニットＦＬＵを構成するＮチャネルＭＯＳトランジスタ６４−１〜６４−８のゲートにそれぞれ接続される。これらトランジスタ６４−１〜６４−８の電流通路の一端は、ＰチャネルＭＯＳトランジスタ６３を介して電源ノードに接続され、他端は接地されている。トランジスタ６３のゲートには信号ＡＬＬ＿ＳＣＡＮｎが供給されている。トランジスタ６４−１〜６４−８とトランジスタ６３の接続ノードより信号ＦＬＡＧ１が出力される。この信号ＦＬＡＧ１は、検知回路ユニットＤＴＵ１に供給される。
【００２９】
上記センスアンプＳ／Ａ１の各信号及び電圧は、図１に示す制御信号発生回路８及び制御電圧発生回路９により生成され、この制御信号発生回路８及び制御電圧発生回路９の制御に基づき、データの書き込み、ベリファイ、読み出し動作が制御される。
【００３０】
本実施形態において、センスアンプの動作は本質ではないため、概略的に説明する。データの書き込み時、全てのセンスアンプ内のＳＤＣに書き込みデータが記憶される。この後、転送コマンドが入力されると、全てのセンスアンプ内のＳＤＣのデータがＰＤＣに転送される。この後、センスアンプの信号ＢＬＣ１をハイレベルとしてトランジスタ６１ｈをオンとすると、ＰＤＣのノードＮ１ｂにデータ“１”（書き込みを行なわない）が記憶されている時、選択ビット線、例えばＢＬ０ｅがＶｄｄとなり、ＰＤＣのノードＮ１ｂにデータ“０”（書き込みを行なう）が記憶されている時、ビット線ＢＬ０ｅがＶｓｓとなる。また、選択されたワード線に接続され、非選択ページ（ビット線が非選択）のセルは書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線も、データ“１”と同じように、Ｖｄｄに設定される。
【００３１】
ここで、選択されているブロックのセレクト線ＳＧＤをＶｄｄ、選択ワード線にプログラム電圧Ｖｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）を供給する。ビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるため、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなくＶｐｇｍを上げることになる。このため、カップリングでＶｐｇｍ／２程度となる。したがって、このセルはプログラムされない。このようにしてメモリセルがプログラムされる。
【００３２】
書き込み後に行われるプログラムベリファイは、リード動作と同じである。先ず、信号ＢＬＣＬＡＭＰ及び信号ＢＬＰＲＥがハイレベルとされ、選択ビット線がハイレベルにプリチャージされる。この後、選択ワード線にリードの時の電位より少し高いベリファイ電位が供給され、メモリセルのデータが読み出される。プログラムベリファイの結果、メモリセルの閾値電圧がターゲットの閾値レベルに達している場合（書き込みが“パス”である場合）、メモリセルはオフ状態であるためビット線の電位はハイレベルである。このため、ＰＤＣのノードＮ１ｂは“１”にセットされ、次回の書き込み動作では、書き込み非選択となる。また、プログラムベリファイの結果、メモリセルの閾値電圧がターゲットの閾値レベルに達していない場合（書き込みが“フェイル”である場合）、メモリセルはオン状態となるため、ビット線の電位はローレベルとなる。このため、ＰＤＣのノードＮ１ｂは“０”にセットされる。この場合、プログラム電圧が若干アップされ、再度プログラムが行われる。
【００３３】
図４は、センスアンプユニットＳＡＵ１〜ＳＡＵｎと検知回路ユニットＤＴＵ１〜ＤＴＵｎの関係を概略的に示している。  
各センスアンプユニットＳＡＵ１〜ＳＡＵｎに対応して検知回路ユニットＤＴＵ１〜ＤＴＵｎが配置されている。センスアンプユニットＳＡＵ１〜ＳＡＵｎには制御信号発生回路８より信号ＡＬＬ＿ＳＣＡＮｎ、ＦＣｏｕｎｔが供給されている。各センスアンプユニットＳＡＵ１〜ＳＡＵｎから出力される信号ＦＬＡＧ１〜ＦＬＡＧｎは、対応する検知回路ユニットＤＴＵ１〜ＤＴＵｎに供給される。各検知回路ユニットＤＴＵ１〜ＤＴＵｎから出力される信号ＳＥＬ１〜ＳＥＬｎは、対応するセンスアンプユニットＳＡＵ１〜ＳＡＵｎに供給される。各検知回路ユニットＤＴＵ１〜ＤＴＵｎには、制御信号発生回路８より信号ＰＣｎ、信号ＡＤＤｓｅｌと、その反転信号ＡＤＤｓｅｌｎ、信号ＩＳＯ＿ＣＬＫ、信号ＩＳＯ＿ＲＳＴｎが供給される。
【００３４】
信号ＤＥＴＥＣＴｎは、検知回路ユニットＤＴＵ１に供給され、この信号ＤＥＴＥＣＴｎは、検知回路ユニットＤＴＵ１〜ＤＴＵｎに形成される放電パス（電位の転送パス）７０を伝播される。放電パス７０の終端に位置する検知回路ユニットＤＴＵｎの出力端は、ＰチャネルＭＯＳトランジスタ７１を介して電源ノードに接続されるとともに、ＭＯＳキャパシタ７２を介して接地される。さらに、トランジスタ７１とキャパシタ７２の接続ノードから出力される信号ＳＣＡＮ＿ＥＮＤｎは、制御信号生成回路８に供給される。
【００３５】
また、各センスアンプユニットＳＡＵ１〜ＳＡｎを構成する８個のセンスアンプのフェイルビットバスＦＢＢ、すなわち、８ビット幅のフェイルビットバスＦＢＢは、ビットカウンタ７３に接続される。このビットカウンタ７３の出力信号は、比較器７４に供給される。この比較器７４には、許容値ＦＣｒｉｔｅｒｉａが供給されるとともに、演算クロック信号ＡｃｃｕｍＣＬＫが供給される。この比較器７４はビットカウンタ７３の出力信号と許容値ＦＣｒｉｔｅｒｉａとを比較する。比較器７４は、累積レジスタ７５を有しており、比較器７４の比較結果は累積レジスタ７５に保持される。また、この比較器７５の出力端より、書き込み完了検知結果を示す信号ＰＡＳＳが出力される。
【００３６】
図５は、検知回路ユニットＤＴＵ１〜ＤＴＵｎの一例を示すものであり、図４と同一部分には同一符号を付している。検知回路ユニットＤＴＵ１〜ＤＴＵｎは、同一構成であるため、検知回路ユニットＤＴＵ１について、その構成を説明し、検知回路ユニットＤＴＵ２には、検知回路ユニットＤＴＵ１と同一の符号を付している。
【００３７】
検知回路ユニットＤＴＵ１において、信号ＤＥＴＥＣＴｎが供給される配線８１にトランスファゲート８２が挿入接続されている。このトランスファゲート８２の一方のゲートには、センスアンプユニットＳＡＵ１から出力される信号ＦＬＡＧ１が供給され、他方のゲートには、ファイル情報ラッチ回路ＦＩＬ１から出力される信号ＩＳＯＬＡＴＥ１がＮチャネルＭＯＳトランジスタ９１を介して供給される。このトランジスタ９１のゲートには、信号ＡＤＤｓｅｌｎが供給されている。
【００３８】
トランスファゲート８２の入力側に接続された配線８１と電源ノードとの間にＰチャネルＭＯＳトランジスタ８３が接続されている。このトランジスタ８３のゲートには、信号ＰＣｎが供給される。トランスファゲート８２の入力側に接続された配線８１と接地間にＮチャネルＭＯＳトランジスタ８４とＭＯＳキャパシタ８５が接続されている。トランジスタ８４のゲートには、信号ＤＩＳが供給されている。トランスファゲート８２の出力側に接続された配線８１と接地間にＭＯＳキャパシタ８６が接続されている。
【００３９】
信号ＡＤＤｓｅｌは、ＰチャネルＭＯＳトランジスタ８７の電流通路の一端に接続されている。このトランジスタ８７の他端はＮチャネルＭＯＳトランジスタ８８の電流通路の一端に接続されている。トランジスタ８７のゲートはトランスファゲート８２の入力側の配線８１に接続され、トランジスタ８８のゲートはトランスファゲート８２の出力側の配線８１に接続されている。トランジスタ８７の電流通路の他端と接地間にＮチャネルＭＯＳトランジスタ８９が接続され、トランジスタ８８の電流通路の他端と接地間にＮチャネルＭＯＳトランジスタ９０が接続されている。これらトランジスタ８９、９０のゲートには信号ＤＩＳが供給されている。トランジスタ８８の電流通路の他端から信号ＳＥＬ１が出力される。この信号ＳＥＬ１は、センスアンプユニットＳＡＵ１とフェイル情報ラッチ回路ＦＩＬ１に供給されている。フェイル情報ラッチ回路ＦＩＬ１には、信号ＩＳＯ＿ＣＬＫ、ＩＳＯ＿ＲＳＴが供給されている。
【００４０】
尚、検知回路ユニットＤＴＵ１〜ＤＴＵｎにおいて、トランスファゲート８２の入力側のノードをそれぞれＮＯＤＥ１、ＮＯＤＥ２〜ＮＯＤＥｎと呼ぶ。
【００４１】
図６は、フェイル情報ラッチ回路ＦＩＬ１の一例を示している。図６において、電源ノードと接地間には、ＰチャネルＭＯＳトランジスタ１０２、ラッチ回路１０１の入力端、ＮチャネルＭＯＳトランジスタ１０３、１０４が直列接続されている。トランジスタ１０２のゲートには信号ＩＳＯ＿ＲＳＴｎが供給され、トランジスタ１０３のゲートには、ＳＥＬ１が供給され、トランジスタ１０４のゲートには、信号ＩＳＯ＿ＣＬＫが供給されている。また、ラッチ回路１０１の出力端より信号ＩＳＯＬＡＴＥが出力される。
【００４２】
図７は、本実施形態に係るフェイルビットの検知動作を概略的に示している。本実施形態は、図７（ａ）に示すように、センスアンプユニットＳＡＵ２とＳＡＵ３がフェイルビットを含むものと仮定する。この状態において検知動作は、センスアンプユニットＳＡＵ１からＳＡＵｎ方向に順次実行される。図７（ａ）に示すように、センスアンプユニットＳＡＵ２にフェイルビットがあることが検出されると、センスアンプユニットＳＡＵ２のフェイルビットの数がビットカウンタ７３によりカウントされ、累積レジスタ７５に累積される。この累積レジスタ７５の累積値と許容値とが比較器７４により比較され、累積値が許容値以下である場合、残りのフェイルビットを有するセンスアンプユニットが検知される。この際、フェイルビットの累積が終了したセンスアンプユニット相互は放電パス７０により接続され、この状態において、残りのフェイルビットを有するセンスアンプユニットが検知される。
【００４３】
この結果、図７（ｂ）に示すように、フェイルビットを有するセンスアンプユニットＳＡＵ３が検知されると、上記と同様にして、センスアンプユニットＳＡＵ３のフェイルビットの数がビットカウンタ７３によりカウントされ、累積レジスタ７５に累積される。この累積レジスタ７５の累積値と許容値とが比較器７４により比較され、累積値が許容値以下である場合、残りのフェイルビットを有するセンスアンプユニットが検知される。このような動作が繰り返される。
【００４４】
繰り返しの終了条件は、（１）累積値が許容値以下であり、図７（ｃ）に示すように、全てのセンスアンプユニットＳＡＵ１〜ＳＡＵｎの放電パス７０が接続された場合（書き込み完了の場合）、（２）累積値が許容値を超えた場合（書き込み未完了の場合）である。
【００４５】
上記構成において、図８、図９を参照して図４乃至図６に示す検知回路ユニットＤＴＵ１〜ＤＴＵｎを用いた書き込み完了検知動作について説明する。
【００４６】
図８は、繰り返しの終了条件が（１）、すなわち書き込み完了検知の場合の動作を示し、図９は、繰り返しの終了条件が（２）、すなわち書き込み未完了検知の場合の動作を示している。
【００４７】
先ず、図８に示す動作について説明する。メモリセルの書き込み、及び書き込みベリファイ動作の終了後、書き込み完了を検知する動作を始める際、先ず、信号ＤＩＳが１クロックの期間ハイレベルとされる。すると、各検知回路ユニットＤＴＵ１〜ＤＴＵｎのトランジスタ８９、９０がオンとされ、信号ＳＥＬ１〜ＳＥＬｎがローレベルにリセットされる。
【００４８】
次に、信号ＰＣｎが、１クロックの期間ハイレベルからローレベルとされる。これによりトランジスタ８４がオフの状態でトランジスタ８８及び図４に示すトランジスタ７１がオンとされ、各ＮＯＤＥ１〜ＮＯＤＥｎ、及び信号ＳＣＡＮ＿ＥＮＤｎがハイレベルにプリチャージされる。
【００４９】
次の１クロックの期間、信号ＡＬＬ＿ＳＣＡＮｎがローレベルとされることにより、各センスアンプユニットＳＡＵ１〜ＳＡＵｎの書き込み完了を示す信号ＦＬＡＧ１〜ＦＬＡＧｎが確定される。
【００５０】
すなわち、図３に示すセンスアンプユニットＳＡＵ１において、信号ＡＬＬ＿ＳＣＡＮｎがローレベルとなると、トランジスタ６３がオンとなる。この状態において、センスアンプユニットＳＡＵ１内の全てのセンスアンプＳ／Ａ１〜Ｓ／Ａ８のＰＤＣのノードＮ１ｂにハイレベルがラッチされている場合、フラグユニットＦＬＵを構成するトランジスタ６４−１〜６４−８が全てオフとされる。このため、フラグユニットＦＬＵの出力信号ＦＡＬＧ１はハイレベルとなる。つまり、８ビット分の書き込みが完了している場合、フラグユニットＦＬＵからハイレベルの出力信号ＦＬＡＧ１が出力される。
【００５１】
仮に、書き込みが完了していないビットがある場合、トランジスタ６４−１〜６４−８のうちのいずれかがオンとなる。このため、信号ＦＬＡＧ１はローレベルとなる。尚、この例では、センスアンプユニットＳＡＵ２、ＳＡＵ３の書き込みが完了していないものとする。このため、信号ＦＬＡＧ２とＦＬＡＧ３は、ローレベルとなっている。
【００５２】
また、信号ＦＬＡＧ１がハイレベルとなることにより、図５に示す検知回路ユニットＤＴＵ１のトランスファゲート８２がオンとされ、検知回路ユニットＤＴＵ２、ＤＴＵ３のトランスファゲート８２はオフのままとされる。
【００５３】
次のクロックで、信号ＤＥＴＥＣＴｎがとされると、ユニットＤＴＵ１のトランスファゲート８２がオン、ユニットＤＴＵ２のトランスファゲート８２がオフであるため、ＮＯＤＥ１からＮＯＤＥ２までの配線８１の電荷が放電される。すなわち、配線８１の放電は、信号ＦＬＡＧがローレベルのところで止まる。つまり、オフとされたトランスファゲートから図示右側に位置する配線８１のＮＯＤＥ２〜ＮＯＤＥｎは全てハイレベルに維持される。
【００５４】
次に、信号ＡＤＤｓｅｌがハイレベルとされると、配線８１のＮＯＤＥ１、ＮＯＤＥ２がローレベルであるため、図５に示す検知回路ユニットＤＴＵ１のトランジスタ８７がオン、トランジスタ８８がオフとなり、信号ＳＥＬ１はローレベルのままである。また、検知回路ユニットＤＴＵ２において、ゲートがＮＯＤＥ２に接続されたトランジスタ８７がオン、ゲートが図示せぬＮＯＤＥ３側の配線８１に接続されたトランジスタ８８もオンであるため、信号ＳＥＬ２がハイレベルとなる。ＮＯＤＥ３〜ＮＯＤＥｎに対応する検知回路ユニットＤＴＵ３〜ＤＴＵｎのトランジスタ８７は、全てオフとなるため、検知回路ユニットＤＴＵ３〜ＤＴＵｎの信号ＳＥＬ３〜ＳＥＬｎはローレベルのままである。
【００５５】
このように、信号ＡＤＤｓｅｌとトランジスタ８７、８８を用いることにより、ＮＯＤＥｍがローレベルでＮＯＤＥｍ＋１がハイレベルとなる検知回路ユニットＤＴＵｍの信号ＳＥＬｍのみをハイレベルとすることができる。すなわち、フェイルビットを含むセンスアンプユニットを検出することができる。
【００５６】
この例の場合、信号ＡＤＤｓｅｌがハイレベルになることにより、ハイレベルとなる信号ＳＥＬ２が供給されるセンスアンプユニットＳＡＵ２がビットカウントの対象となる。すなわち、選択された信号ＳＥＬ２を有するセンスアンプユニットＳＡＵ２のみが信号ＦＣｏｕｎｔによって選ばれる。つまり、このセンスアンプユニットＳＡＵ２のフェイルビットを示す信号がフェイルビットバスＦＢＢに転送され、ビットカウンタ７３により、フェイルビット数がカウントされる。
【００５７】
具体的には、図３に示すセンスアンプＳ／Ａ１をセンスアンプユニットＳＡＵ２と仮定した場合において、フェイルビットに対応するＰＤＣのノードＮ１ｂはローレベルであるため、トランジスタ６１１はオンしている。信号ＳＥＬ２に対応する信号ＳＥＬ１がハイレベルの状態において、信号ＦＣｏｕｎｔがハイレベルとなると、トランジスタ６１ｍ、６１ｌ、６２ａがオンとなり、トランジスタ６２ｃがオンとなる。このため、フェイルビットバスＦＢＢがハイレベルとなる。ビットカウンタ７３は、フェイルビットバスＦＢＢのハイレベルの数をカウントする。
【００５８】
次に、信号ＡｃｃｕｍＣＬＫが１クロックの期間ハイレベルとなると、ビットカウンタ７３のカウント値が、比較器７４の累積レジスタ７５に累積される。この累積されたフェイルビット数は、比較器７４において、フェイルビットの許容値ＦＣｒｉｔｅｒｉａと比較される。この結果、フェイルビット数が許容値以下である場合（許容値≧未完了ビット数）、比較器７４の出力信号ＰＡＳＳはハイレベルを維持する。
【００５９】
信号ＰＡＳＳがハイレベルを維持し、且つ信号ＳＣＡＮ＿ＥＮＤｎ信号がハイレベルである場合、累積されていないフェイルビットが未だあると見なし、検知動作を続ける。
【００６０】
具体的には、信号ＩＳＯ＿ＣＬＫがハイレベルとされると、信号ＳＥＬ１〜ＳＥＬｎのうちハイレベルとなっている信号ＳＥＬ２のみが未完了ビットと判定され、その情報が対応するフェイル情報ラッチ回路ＦＩＬ２に格納される。すなわち、図６に示すフェイル情報ラッチ回路ＦＩＬ１を検知回路ユニットＤＴＵ２のＦＩＬ２と仮定した場合、信号ＳＥＬ１に対応する信号ＳＥＬ２がハイレベルとなっている。このため、トランジスタ１０３がオンとなっている。この状態において、信号ＩＳＯ＿ＣＬＫがハイレベルとされると、トランジスタ１０４がオンとなり、ラッチ回路１０１の保持データが反転される。このため、ラッチ回路１０１の出力信号ＩＳＯＬＡＴＥ１に対応する信号ＩＳＯＬＡＴＥ２がハイレベルとなる。したがって、信号ＩＳＯＬＡＴＥ２により、検知回路ユニットＤＴＵ２のトランスファゲート８２がオンとされ、ＮＯＤＥ２とＮＯＤＥ３とを接続する放電パス７０が形成される。
【００６１】
このように、フェイルビットの累積が終了した検知回路ユニットＤＴＵｍのフェイル情報ラッチ回路ＦＩＬｍに未完了ビット情報が格納された場合、ＮＯＤＥｍとＮＯＤＥｍ＋１を接続する放電パスが形成される。したがって、未だフェイルビットの累積が終了してないセンスアンプユニットを検知することができる。
【００６２】
すなわち、本例の場合、センスアンプユニットＳＡＵ３にも、フェイルビットがあると過程しているため、信号ＡＤＤｓｅｌが再度ハイレベルとされると、上記と同様の動作が検知回路ユニットＤＴＵ３について行われる。つまり、信号ＡＤＤｓｅｌに応じて、検知回路ユニットＤＴＵ３の信号ＳＥＬ３がハイレベルとなり、センスアンプユニットＳＡＵ３の未完了ビットがビットカウンタ７３によりカウントされる。ビットカウンタ７３のカウント値は比較器７４の累積レジスタ７５により累積され、比較器７４において、累積レジスタ７５の累積値と許容値とが比較される。この後、信号ＩＳＯ＿ＣＬＫがハイレベルとされると、検知回路ユニットＤＴＵ３のフェイル情報ラッチ回路ＦＩＬ３の出力信号ＩＳＯＬＡＴＥ３がハイレベルとなり、検知回路ユニットＤＴＵ３と検知回路ユニットＤＴＵ４との間の放電パス７０が形成される。
【００６３】
このような動作が行われ、検知回路ユニットＤＴＵ１〜ＤＴＵｎの全ての放電パス７０が接続されると、この放電パス７０を介して図４に示すトランジスタ７１とＭＯＳキャパシタ７２の接続ノードがローレベルとなる。したがって、信号ＳＣＡＮ＿ＥＮＤｎがローレベルとなり、検知動作が完了する。このとき、比較器７４の出力信号ＰＡＳＳがハイレベルを維持している場合、フェイルビット数がビット検知の許容値以下であることが分かる。したがって、書き込み完了検知をパスしたものとして書き込み動作が完了と判定される。
【００６４】
一方、図９に示すように、ビットカウンタ７３によりフェイルビット数がカウントされ、累積レジスタ７５に累積されたカウント数（ｘ＋ｙ）が許容値ＦＣｒｉｔｅｒｉａ（ｘ＋ｙ−１）より大きい場合（許容値＜未完了ビット数）、比較器７４の出力信号ＰＡＳＳは、ローレベルとなる。この場合、全てのセンスアンプユニットの書き込み未完了検知を行わず、書き込み失敗と判断される。すなわち、書き込み動作が不十分とみなされ、フェイルビット検知動作を終了して書き込み動作に戻される。
【００６５】
上記実施形態によれば、複数のセンスアンプユニットＳＡＵ１〜ＳＡＵｎに対応して配置された複数の検知回路ユニットＤＴＵ１〜ＤＴＵｎにより、電位を転送する放電パス７０を形成可能とし、センスアンプユニットＳＡＵ１〜ＳＡＵｎの検出出力信号により、放電パス７０が途切れる箇所と対応するセンスアンプユニットに書き込み未終了のセルが含まれることを検出している。このため、高速にフェイルビットを含むセンスアンプユニットを検出することができる。
【００６６】
しかも、検出されたセンスアンプユニットに含まれるフェイルビットを累積した後、累積対象とされたセンスアンプユニットに対応する検知回路ユニットのトランスファゲートをオンとして、途切れていた放電パスを接続している。このため、フェイルビットの累積が終了したセンスアンプユニットを累積対象から除外することができ、残りのフェイルビットを含むセンスアンプユニットを高速に検出することができる。したがって、フェイルビットを高速にカウントすることができる。
【００６７】
図１０は、フェイルビットの検知動作の比較例を示している。この場合、図１０（ａ）に示すように、先ず、全センスアンプユニットＳＡＵ１〜ＳＡＵｎに対して一括検知を行い、フェイルビットの有無が検知される。この検知の場合、フェイルビットの有無を検知することができるが、その場所を特定することができない。図１０（ａ）に“×”で示すセンスアンプユニットにフェイルビットがある場合を仮定すると、所謂２分探索の手法を用いてフェイルビットを有するセンスアンプユニットが検知される。
【００６８】
すなわち、図１０（ｂ）に示すように、全体の１／２個のセンスアンプユニットに対して一括検知を行って、フェイルビットの有無が検知される。この結果、フェイルビットがある場合、図１０（ｃ）に示すように、さらに、１／２個（全体の１／４個）のセンスアンプユニットに対して一括検知を行って、フェイルビットの有無が検知される。この結果、フェイルビットがある場合、図１０（ｄ）に示すように、さらに、１／２個（全体の１／８個）のセンスアンプユニットに対して一括検知を行って、フェイルビットの有無が検知される。この結果、フェイルビットを含むセンスアンプユニットを特定することができ、このセンスアンプユニットに含まれるフェイルビットの数がカウントされる。この後、図１０（ｅ）〜（ｈ）に示すように、残りの１／２個のセンスアンプユニットに対して、上記と同様の動作を行われ、フェイルビットの数がカウントされる。この比較例の場合、センスアンプ
したがって、この比較例に示すような検知動作に比べて上記実施形態の検知動作は、フェイルビットを含むセンスアンプユニットを容易に検知でき、高速にフェイルビットの数をカウントすることができる。
【００６９】
尚、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００７０】
【図１】実施形態に係る半導体記憶装置を示す概略構成図。
【図２】図１に示すメモリセルアレイとセンスアンプ回路及び書き込み完了検出回路を示す構成図。
【図３】センスアンプユニットの一例を示す回路図。
【図４】センスアンプユニットと検知回路ユニットの関係を概略的に示す構成図。
【図５】検知回路ユニットの一例を示す回路図。
【図６】フェイル情報ラッチ回路の一例を示す回路図。
【図７】本実施形態に係るフェイルビットの検知動作を概略的に示す図。
【図８】本実施形態に係るフェイルビットの検知動作の一例を示す波形図。
【図９】本実施形態に係るフェイルビットの検知動作の他の例を示す波形図。
【図１０】フェイルビットの検知動作の比較例を示す図。
【符号の説明】
【００７１】
１…メモリセルアレイ、３…センスアンプ回路、８…制御信号発生回路、１０…書き込み完了検知回路、ＳＡＵ１〜ＳＡＵｎ…センスアンプユニット、Ｓ／Ａ１〜Ｓ／Ａ８…センスアンプ、ＦＬＵ…フラグユニット、ＤＴＵ１〜ＤＴＵｎ…検知回路ユニット、７０…放電パス（転送パス）、７３…ビットカウンタ、７４…比較器、７５…累積レジスタ、８１…配線、８２…トランスファゲート、ＦＩＬ１〜ＦＩＬｎ…フェイル情報ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010020843.tif 000009
【図８】
2010020843.tif 000010
【図９】
2010020843.tif 000011
【図１０】
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