(57)【要約】【課題】レベルシフト回路の消費電力削減を図る。【解決手段】本発明に係るレベルシフト回路は、入力信号のレベルを、第１の電圧と前記第１の電圧より高い第２の電圧との間のレベルに変換するレベルシフト回路であって、入力信号（Ｖｉｎ）に基づいて、その周波数及び振幅のうち少なくとも一方が変化する発振信号を生成するセレクト回路１３と、セレクト回路１３から出力された発振信号（Ｖｎ１）の直流成分を除去して交流成分を出力するフィルタ回路１６と、第１の電圧とフィルタ回路１６の出力側電圧との間で動作し、発振信号（Ｖｉｎ）の交流成分における周波数及び振幅のうち少なくとも一方の変化に応じて、信号電圧が変化する制御信号（Ｖｎ２）を生成するディテクト回路１４と、制御信号に基づいて第１の電圧と第２の電圧の間のレベルを有する出力信号を生成する出力回路１５と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号のレベルを、第１の電圧と前記第１の電圧より高い第２の電圧との間のレベルに変換するレベルシフト回路であって、
前記入力信号に基づいて、その周波数及び振幅のうち少なくとも一方が変化する発振信号を生成するセレクト回路と、
前記セレクト回路から出力された前記発振信号の直流成分を除去して交流成分を出力するフィルタ回路と、
前記第１の電圧と前記フィルタ回路の出力側電圧との間で動作し、前記発振信号の交流成分における周波数及び振幅のうち少なくとも一方の変化に応じて、信号電圧が変化する制御信号を生成するディテクト回路と、
前記制御信号に基づいて前記第１の電圧と前記第２の電圧の間のレベルを有する出力信号を生成する出力回路と、を有するレベルシフト回路。
【請求項２】
前記第１の電圧は、チャージポンプ回路によって生成される
請求項１に記載のレベルシフト回路。
【請求項３】
前記ディテクト回路は、前記フィルタ回路を介して入力された前記発振信号の交流成分のうち前記第１の電圧より低い電流成分をカットし、前記第１の電圧より高い電流成分に基づいて前記制御信号を生成する
請求項１又は２に記載のレベルシフト回路。
【請求項４】
前記セレクト回路は、
ゲートに入力される発振信号に基づいて、定電流源から供給される電流を前記ディテクト回路に供給するか否かを切り替える第１トランジスタと、
前記入力信号に応じて前記第１トランジスタに電流を供給するか否かを切り替える第２トランジスタと、
を有する請求項１乃至３のうちいずれか１項に記載のレベルシフト回路。
【請求項５】
前記セレクト回路は、前記入力信号の反転信号に応じてＯＮ／ＯＦＦされ、前記ディテクト回路に入力されるノイズをカットするためのシャント回路を備えた
請求項１乃至４のうちいずれか１項に記載のレベルシフト回路。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタは、エンハンスメント型ＦＥＴである
請求項４に記載のレベルシフト回路。
【請求項７】
前記第２の電圧は、電源電圧又は内部生成電圧である
請求項１乃至５のうちいずれか１項に記載のレベルシフト回路。
【請求項８】
請求項１乃至７のうちいずれか１項に記載のレベルシフト回路と、
前記レベルシフト回路から出力される制御信号に応じて、入力端子より入力された信号を選択的に出力端子へ出力するスイッチと、を備えたスイッチ回路。
【請求項９】
前記スイッチ回路は、複数の前記スイッチを備え、
前記レベルシフト回路は、入力された信号に応じて前記複数のスイッチを制御する制御信号を生成する
請求項８に記載のスイッチ回路。
【請求項１０】
前記スイッチと前記出力端子との間に配されたコンデンサを更に備えた請求項８又は９に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関する。
【背景技術】
【０００２】
従来より、入力信号の電圧レベルを変換し、出力信号を生成するレベルシフト回路が知られている。図６は、特許文献１に開示された回路の構成を示す図である。入力端子ＩＮ１を接地電源電圧ＧＮＤとして、入力端子ＩＮ２を入力電圧Ｖｉｎ、電源電圧１のマイナス側電圧を負電源電圧ＢＣＰ、プラス側電圧を正電源電圧ＶＤＤとする。トランジスタ２と抵抗３、トランジスタ４からなる第一の電流パスに流れる電流値をＩＲＥＦ１とすれば、電流ＩＲＥＦ１は、以下の式によって示すことができる。
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また、βが十分に大きいとすると上式は以下のように示される。
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トランジスタ４とトランジスタ７が理想的なカレントミラーをすれば、トランジスタ９のゲート電位は以下の式によって示される。
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また、トランジスタ９の入力電圧Ｖｉｎに対してのしきい値は、
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抵抗６＝抵抗３となるように値を設定したとすれば、トランジスタ９がＯＮ／ＯＦＦとなるしきい値は、
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となる。この値は、負電源電圧ＢＣＰに依存しない。よって、出力端子ＯＵＴの電圧は、入力端子ＩＮ２に対して、
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となり、所望の動作を得ることができる。
【０００３】
図７には、特許文献２に開示された内部電圧を調整することが可能な回路が示されている。電源回路１００は、内部電圧調整部１１１、応答時間調整部１１３、電圧変換部としてのＰチャネル型トランジスタＴ１、Ｐチャネル型トランジスタＴ２、Ｔ３、Ｔ４、Ｔ５、およびクロック信号検出回路２１から構成されている。この回路においては、外部電圧ＥＶｃｃは、基準電圧Ｖｒｅｆによって設定される内部電圧ＩＶｃｃに変換され、内部電圧が変動する場合であっても、内部電圧調整部１１１によってその変動分が補償される。
【０００４】
なお、内部電圧の変動に対する内部電圧調整部１１１の応答速度は、応答速度時間調整部１１３によって調整可能である。クロック信号検出回路１２１は、クロック信号ＣＬＫに応じてＮチャネル型トランジスタＴ１２をアクティブとし、内部電圧調整部１１１の応答速度を高める。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１０１４０３号公報
【特許文献２】特開平１１−２３８３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された回路では、トランジスタ２、抵抗３及びトランジスタ４からなるパスは常にＯＮとなり消費電力が大きい。このパスを流れる電流値は、ＩＲＥＦ１であり、例えばＶＴ＝０．２Ｖ、ＢＣＰ＝−７Ｖ程度だと仮定すれば、抵抗Ｒ３が１ＭΩとして、ＩＲＥＦ１＝６．８ｕＡとなる。また、トランジスタ４とトランジスタ７が理想的なカレントミラーをすれば、トランジスタ５と抵抗６、トランジスタ７からなるパスにも同じだけの電流が流れる。したがって、特許文献１に開示された回路では、常に合計１３．６ｕＡの電流が流れ続けることになる。
【０００７】
ここで、負電源電圧ＢＣＰをチャージポンプ回路で生成する場合にあっては、常に電流ＩＲＥＦがチャージポンプ回路に流れ込むため、チャージポンプ回路は、流れ込む電流によって変動する負電源電圧ＢＣＰを所定の電圧に調整するために大きな負荷がかかり、チャージポンプ回路における消費電力が大きくなるという問題がある。
【０００８】
例えば、特許文献１に開示されたレベルシフト回路を４つ搭載して４出力の回路を構成しようとすると、ＩＲＥＦ１のパスを共通にしても、チャージポンプ回路には、３４ｕＡの電流が常に流れ続けることになる。
【０００９】
また、特許文献２に開示された回路においても、トランジスタＴ１〜Ｔ３を介したパス、トランジスタＴ６、Ｔ８、及びＴ１１を介したパス、また、トランジスタＴ７、Ｔ９、Ｔ１１を介したパスに電流が流れる。ここで、出力信号のＬレベルを負電源電圧ＢＣＰとする場合には、特許文献１と同様に、負電源電圧ＢＣＰを生成するチャージポンプ回路に上記パスから電流が流れ込み、チャージポンプ回路における消費電力が大きくなるという問題点がある。
【課題を解決するための手段】
【００１０】
本発明に係るレベルシフト回路の一態様は、入力信号のレベルを、第１の電圧と前記第１の電圧より高い第２の電圧との間のレベルに変換するレベルシフト回路であって、前記入力信号に基づいて、その周波数及び振幅のうち少なくとも一方が変化する発振信号を生成するセレクト回路と、前記セレクト回路から出力された前記発振信号の直流成分を除去して交流成分を出力するフィルタ回路と、前記第１の電圧と前記フィルタ回路の出力側電圧との間で動作し、前記発振信号の交流成分における周波数及び振幅のうち少なくとも一方の変化に応じて、信号電圧が変化する制御信号を生成するディテクト回路と、前記制御信号に基づいて前記第１の電圧と前記第２の電圧の間のレベルを有する出力信号を生成する出力回路と、を有することを特徴とする。
【００１１】
本発明に係るレベルシフト回路によれば、入力信号を異なる信号レベルに変換するレベルシフト回路において、入力信号に応じて周波数又は振幅のうち少なくとも一方が調整された発振信号を、フィルタ回路によって直流成分をカットし、残りの交流成分の周波数又は振幅が切り替わったことをディテクト回路によって検出することで、セレクト回路を駆動する電源電圧から第１の電圧に流れ込む直流電流をカットしながら、入力信号のレベルを交流成分によって後段の出力回路に伝達し、出力回路においてレベルシフトされた出力信号を生成することができる。これにより、例えば、第１の電圧をチャージポンプ回路によって生成する場合にあっては、チャージポンプ回路へ電流が常に流れ込むことがなく、チャージポンプ回路への負荷が少なくすることができ、消費電力を削減することができる。
【発明の効果】
【００１２】
本発明によれば、レベルシフト回路の消費電力削減を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態にかかるレベルシフト回路の構成例を示す回路図である。
【図２】実施の形態にかかるレベルシフト回路の動作を示す図である。
【図３】実施の形態にかかるＢＣＰ生成回路の構成例を示す回路図である。
【図４】実施の形態にかかるレベルシフト回路を正電圧ＤＣＤＣコンバータに適用したスイッチ回路の構成を示す図である。
【図５】実施の形態にかかるレベルシフト回路を負電圧ＤＣＤＣコンバータに適用したスイッチ回路の構成を示す図である。
【図６】従来のレベルシフト回路の構成例を示す回路図である。
【図７】従来の他のレベルシフト回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、添付した図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態にかかるレベルシフト回路の構成例を示す回路図である。この回路は、電圧値の変化する負電源電圧ＢＣＰを用いた場合のレベルシフト回路である。図中、ＩＮは入力端子を示し、ＯＵＴは出力端子を示す。入力端子ＩＮに入力される信号の電圧範囲は、０〜ＶＤＤ［Ｖ］であり、出力端子ＯＵＴから出力される信号の電圧範囲は、ＢＣＰ〜ＶＤＤ［Ｖ］である。
【００１５】
また、レベルシフト回路に接続される電源電圧は、正電源電圧のＶＤＤと、負電源電圧ＢＣＰ、及び接地電源電圧ＧＮＤの３つである。以下において、ＥモードＦＥＴは、エンハンスメント型のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を示し、ＤモードＦＥＴは、ディプレッション型のＦＥＴを示すものとする。なお、ＦＥＴのしきい値をＶｔとして示す。
【００１６】
本実施の形態に係るレベルシフト回路は、入力信号のレベルを、第１の電圧と前記第１の電圧より高い第２の電圧との間のレベルに変換するレベルシフト回路であって、入力信号（Ｖｉｎ）に基づいて、その周波数及び振幅のうち少なくとも一方が変化する発振信号を生成するセレクト回路１３と、セレクト回路１３から出力された発振信号（Ｖｎ１）の直流成分を除去して交流成分を出力するフィルタ回路１６と、第１の電圧とフィルタ回路１６の出力側電圧との間で動作し、発振信号（Ｖｉｎ）の交流成分における周波数及び振幅のうち少なくとも一方の変化に応じて、信号電圧が変化する制御信号（Ｖｎ２）を生成するディテクト回路１４と、制御信号に基づいて第１の電圧と第２の電圧の間のレベルを有する出力信号を生成する出力回路１５と、を有する。
【００１７】
ここでは、フィルタ回路１６を容量Ｃ１とする。第１の電圧は、負電源電圧ＢＣＰであり、第２の電圧は、電源電圧ＶＤＤである。なお、第２の電圧は、第１の電圧である負電源電圧ＢＣＰより高ければよく、外部から供給される正電源電圧ＶＤＤの他、レベルシフト回路内部で生成された内部生成電圧ＶＲＥＧとしてもよい。
【００１８】
図１に示されるレベルシフト回路は、セレクト回路１３の前段に、発振回路１１及びバッファ回路１２を備えている。以下、各構成要素について説明する。
【００１９】
発振回路１１は、抵抗Ｒ１０〜１３、容量Ｃ１０、１１及びＥモードＦＥＴ  Ｅ１０、１１を備えている。抵抗Ｒ１０は、一端が正電源電圧ＶＤＤに接続され、他端が容量Ｃ１０を介してノードＮ２に接続されると共に、ＥモードＦＥＴ  Ｅ１０のドレインに接続されている。抵抗Ｒ１１は、一端が正電源電圧ＶＤＤに接続され、他端が容量Ｃ１１を介してノードＮ１に接続されると共に、ＥモードＦＥＴ  Ｅ１１のドレインに接続されている。
【００２０】
ＥモードＦＥＴ  Ｅ１０のドレインとゲートの間には、抵抗Ｒ１２が接続されている。また、ＥモードＦＥＴ  Ｅ１１のドレインとゲートの間には、抵抗Ｒ１３が接続されている。ＥモードＦＥＴ  Ｅ１０、１１のソースは、接地電源電圧ＧＮＤに接続されている。ＥモードＦＥＴ  Ｅ１１のドレインは、後段のバッファ回路１２に接続されている。
【００２１】
このように構成された発振回路１１では、容量Ｃ１０、１１が、それぞれ抵抗Ｒ１０、Ｒ１１を介して充電される。そして、ＥモードＦＥＴ  Ｅ１０、１１のゲートがしきい値を超えると、ＥモードＦＥＴ  Ｅ１０、１１が交互にＯＮ／ＯＦＦとなる。これによって、発信器１０は、所定の発振数で発振する。このように生成される発信器１０の出力である発振信号は、抵抗Ｒ１を介してバッファ回路１２のＥモードＦＥＴ  Ｅ１のゲートに入力される。
【００２２】
バッファ回路１２は、前段の発振回路１１の出力の波形整形を行う。バッファ回路１２は、抵抗Ｒ１、Ｒ２、ＤモードＦＥＴ  Ｄ１、及びダイオードＤＩ１を備えている。ＤモードＦＥＴ  Ｄ１、ダイオードＤＩ１及び抵抗Ｒ２は、定電流源を構成する。ＤモードＦＥＴ  Ｄ１、ダイオードＤＩ１及び抵抗Ｒ２は、正電源電圧ＶＤＤから順に直列接続され、出力側がノードＮ３に接続されている。ＤモードＦＥＴ  Ｄ１のゲートは、ノードＮ３に接続されている。なお、Ｄ１を、ディプレッション型ＦＥＴによって構成しているは、発振回路１１の動作に影響を与えないためである。ＥモードＦＥＴ  Ｅ１は、ゲートが抵抗Ｒ１を介して前段の発振回路１１に接続され、ソースが接地電源電圧ＧＮＤに接続され、ドレインがノードＮ３に接続されている。
【００２３】
このように構成されたバッファ回路１２においては、発振回路１１の出力に応じてＥモードＦＥＴ  Ｅ１がＯＮ／ＯＦＦする。このＥモードＦＥＴ  Ｅ１の動作に基づいて、ノードＮ３の電圧が、接地電源電圧ＧＮＤ若しくは正電源電圧から定電流源（Ｄ１、ＤＩ１、Ｒ２）の電圧ドロップ分だけ降下した電圧に切り替わる。このノードＮ３の電圧は、後段のセレクト回路１３に出力される。
【００２４】
ノードＮ３の電圧は、セレクト回路１３の抵抗Ｒ３を介してＥモードＦＥＴ２のゲートに出力される。説明では、ノードＮ３の電圧をＶｃｌｋとし、後述するレベルシフト回路の動作において詳細に説明する。なお、バッファ回路１２は、後段のセレクト回路１３及びディテクト回路１４が接続されることにより、発振回路１１の発振周波数に影響を与えないために設けられる回路であって、本実施の形態にかかるレベルシフト回路にとって必ずしも必要な構成ではない。
【００２５】
セレクト回路１３は、入力端子ＩＮの電圧レベルに応じて、発振信号の周波数又は振幅のうち少なくとも一方を切り替える。換言すれば、セレクト回路１３は、周波数又は振幅を切り替えることで、発振信号を後段のディテクト回路１４に出力するか否かを切り替える。セレクト回路１３は、抵抗Ｒ３〜６、ＤモードＦＥＴ  Ｄ２、ダイオードＤＩ２、及び容量Ｃ１を備えている。ＤモードＦＥＴ  Ｄ２、ダイオードＤＩ２、及び抵抗Ｒ５は、定電流源を構成する。ＤモードＦＥＴ  Ｄ２、ダイオードＤＩ２、及び抵抗Ｒ５は、正電源電圧ＶＤＤから順に直列接続され、ＤモードＦＥＴ  Ｄ２のゲートは、ノードＮ４に接続されている。ノードＮ４は、直列接続されたＥモードＦＥＴ  Ｅ２、Ｅ３を介して接地電源電圧ＧＮＤに接続されている。
【００２６】
ＥモードＦＥＴ  Ｅ２のゲートには、前段のバッファ回路１２の出力が入力される。また、ＥモードＦＥＴ  Ｅ３のゲートには、抵抗Ｒ４を介して入力端子ＩＮが接続されている。また、ノードＮ４と接地電源電圧ＧＮＤとの間には、ＥモードＦＥＴ  Ｅ４が接続されている。ＥモードＦＥＴ  Ｅ４のゲートには、抵抗Ｒ６を介して入力端子ＩＮの相補信号が入力される。すなわち、ＥモードＦＥＴ  Ｅ３、Ｅ４は、一方がＯＮのときは、他方がＯＦＦとなるように、相補的な動作を行う。
【００２７】
このように構成されたセレクト回路１３においては、入力端子ＩＮの電圧がＨレベルである場合には、ＥモードＦＥＴ  Ｅ３がＯＮとなるため、ノードＮ４の電圧Ｖｎ１は、ノードＮ３の発振波形に対応した発振波形を示す。具体的には、ノードＮ３の電圧Ｖｃｌｋに現れる発振波形は、抵抗Ｒ３を介してＥモードＦＥＴ  Ｅ２のゲートに入力される。
【００２８】
ここで、入力端子ＩＮの電圧レベルがＨレベルの場合には、ＥモードＦＥＴ  Ｅ３はＯＮ状態となり、ＥモードＦＥＴ  Ｅ２のソースは、ほぼ接地電源電圧ＧＮＤとなる。よって、ＥモードＦＥＴ  Ｅ２は、ゲートに入力される発振波形（電圧Ｖｃｌｋ）がＨレベルになるとＯＮし、ＬレベルになるとＯＦＦする。これにより、ノードＮ４の電圧Ｖｎ１は、電圧Ｖｃｌｋの発振波形がＨレベルの時にＬｏｗ電位が現われ、Ｌレベルの時にＨｉｇｈ電位が現れる。なお、電圧Ｖｎ１の発振周波数は、電圧Ｖｃｌｋの発振波形の周波数を維持したままとなる。
【００２９】
一方、入力端子ＩＮの電圧レベルがＬレベルの場合には、ＥモードＦＥＴ  Ｅ３はＯＦＦとなり、つまりＥモードＦＥＴ  Ｅ２のソースは接地電源電圧ＧＮＤと高抵抗を介して接続されることとなる。これにより、ＥモードＦＥＴ  Ｅ２は、前段のバッファ回路１２から入力される電圧Ｖｃｌｋに関わらず、ほぼＯＦＦとなる。これによって、ノードＮ４の電圧Ｖｎ１には、正電源電圧ＶＤＤから、定電流源（Ｄ２、ＤＩ１２、Ｒ５）の電圧ドロップ分だけ降下した一定電圧が現れることとなる。
【００３０】
ここで、ノードＮ４の電圧Ｖｎ１は、ＥモードＦＥＴ  Ｅ４及び抵抗Ｒ６からなるシャント回路がない場合であっても理想的には直流電圧だが、実際には、ＥモードＦＥＴ  Ｅ２がゲート−ドレイン間容量Ｃｇｄを有しているため、小さいレベルの交流波形が現れる。そのため、図１に示すように、ＥモードＦＥＴ  Ｅ４及び抵抗Ｒ６からなるシャント回路をノードＮ４と接地端子との間に挿入することが好ましい。
【００３１】
ノードＮ４の電圧は、フィルタ１６（容量Ｃ１）に入力される。フィルタ１６は、セレクト回路１３のノードＮ４と、ディテクト回路１４のノードＮ５との間に接続されている。フィルタ１６は、ノードＮ４の発振信号のうち、直流成分をカットし、交流成分のみを後段のディテクト回路１４に出力する。これにより、入力端子ＩＮがＨレベルの場合において、電圧Ｖｎ１の交流成分が容量Ｃ１によってノードＮ５に出力される。
【００３２】
ディテクト回路１４は、セレクト回路１３の出力である電圧Ｖｎ１に、交流信号が含まれるか否かを検出する。換言すれば、ディテクト回路１４は、電圧Ｖｎ１に現われる信号の周波数又は振幅のうち少なくとも一方が切り替わったことを検出する。ディテクト回路１４は、容量Ｃ２、ＥモードＦＥＴ  Ｅ５、Ｅ６、及び抵抗Ｒ７、Ｒ８を備えている。
【００３３】
ノードＮ５は、ＥモードＦＥＴ  Ｅ５のドレイン側に接続され、ＥモードＦＥＴ  Ｅ５及び抵抗Ｒ７を介して負電圧電源ＢＣＰに接続されている。また、ノードＮ５は、ＥモードＦＥＴ  Ｅ６のソース側に接続され、ＥモードＦＥＴ  Ｅ６及び容量Ｃ２を介して接地電源電圧ＧＮＤに接続されると共に、ＥモードＦＥＴ  Ｅ６及び抵抗Ｒ８を介して負電圧電源ＢＣＰに接続されている。
【００３４】
このように構成されたディテクト回路１４では、入力端子ＩＮがＨレベルの場合において、ノードＮ５に入力された交流成分のうち、負電源電圧ＢＣＰよりも電位の低い波形成分は、ＥモードＦＥＴ  Ｅ５、及び抵抗Ｒ７を介して負電源電圧ＢＣＰへと流れる。
【００３５】
また、入力端子ＩＮがＨレベルの場合において、ノードＮ５に入力された交流成分のうち負電源電圧ＢＣＰよりも電位の高い波形成分は、ＥモードＦＥＴ  Ｅ６を介してノードＮ６に流れ込む。ここで、ノードＮ６の電圧をＶｎ２とする。ノードＮ６に流れ込む電流は、ノードＮ６と接地電源電圧ＧＮＤとの間に接続された容量Ｃ２によって平滑化される。ここで、容量Ｃ２の両端間に発生する電圧を直流電圧Ｖｄｅｔとすると、電圧Ｖｎ２＝ＢＣＰ＋Ｖｄｅｔとなる。ノードＮ６の電圧Ｖｎ２は、後段の出力回路１５のＥモードＦＥＴ  Ｅ７、Ｅ９のゲートに出力される。
【００３６】
一方、入力端子ＩＮがＬレベルの場合では、ノードＮ４の直流成分は容量Ｃ１によってカットされるため、ノードＮ６は抵抗Ｒ８を介して負電源電圧ＢＣＰに接続される。これにより、電圧Ｖｎ２＝負電源電圧ＢＣＰとなる。
【００３７】
出力回路１５は、ＥモードＦＥＴ  Ｅ７〜９、ＤモードＦＥＴ  Ｄ３、及び抵抗Ｒ９を備えて構成されている。ＥモードＦＥＴ  Ｅ７は、ソースが負電源電圧ＢＣＰに接続され、ゲートがノードＮ６に接続され、ドレインがノードＮ７に接続されている。正電源電圧ＶＤＤとノードＮ７の間には、ＤモードＦＥＴ  Ｄ３と抵抗Ｒ９からなる定電流源が接続されている。また、ＤモードＦＥＴ  Ｄ３のゲートは、ノードＮ７に接続されている。ＥモードＦＥＴ  Ｅ９は、ソースが負電源電圧ＢＣＰに接続され、ゲートがノードＮ６に接続され、ソースが出力端子ＯＵＴに接続されている。また、ＥモードＦＥＴ  Ｅ８は、ソースが出力端子ＯＵＴに接続され、ゲートがノードＮ７に接続され、ドレインが正電源電圧ＶＤＤに接続されている。
【００３８】
このように構成された出力回路１５では、入力端子ＩＮがＨレベルにおいて、容量Ｃ２の両端間に発生する電圧ＶｄｅｔとＥモードＦＥＴ  Ｅ７、Ｅ９のしきい値ＶｔＥ７、ＶｔＥ９との関係が以下の関係を満たせば、
Ｖｄｅｔ＞ＶｔＥ７、ＶｔＥ９
ＥモードＦＥＴ  Ｅ７、Ｅ９がＯＮとなる。これにより、ノードＮ７の電位は負電圧電源ＢＣＰとなる。これにより、ノードＮ７の電圧がゲートに入力され、ＥモードＦＥＴ  Ｅ８はＯＦＦとなる。これにより、出力端子ＯＵＴには、ＢＣＰ電圧が現れる。
【００３９】
一方、入力端子ＩＮがＬレベルにおいては、電圧Ｖｎ２は抵抗Ｒ８を介して負電源電圧ＢＣＰに接続されるため、Ｖｎ２＝ＢＣＰとなる。これにより、ＥモードＦＥＴ  Ｅ７、Ｅ９は共にＯＦＦとなる。これにより、ノードＮ７の電位はほぼ正電源電圧ＶＤＤとなり、ＥモードＦＥＴ  Ｅ８がＯＮとなる。この結果、出力電圧ＯＵＴには、正電源電圧ＶＤＤが現れる。
【００４０】
次に、このように構成されたレベルシフト回路の全体の動作について、図２を用いて説明する。図２は、本実施の形態に係るレベルシフト回路のそれぞれのノードにおける電圧波形を示す図である。発振回路１１からは、発振波形が出力されている。この出力波形は、バッファ回路１２により増幅されるが、バッファ回路１２の出力波形は、発振回路１１の出力波形とほとんど変わらない。このバッファ回路１２の出力波形は、ノードＮ３の電圧Ｖｃｌｋに現れる。
【００４１】
電圧Ｖｃｌｋに現れる発振波形は、抵抗Ｒ３を介してＥモードＦＥＴ  Ｅ２のゲートに入力される。ここで、入力端子ＩＮがＨレベルの場合には、ＥモードＦＥＴ  Ｅ３はＯＮ状態となり、ＥモードＦＥＴ  Ｅ２のソースは、ほぼ接地電源電圧ＧＮＤとなる。よって、ＥモードＦＥＴ  Ｅ２は、そのゲートに入力される発振波形がＨレベルになるとＯＮし、ＬレベルになるとＯＦＦする。
【００４２】
これにより、ノードＮ４の電圧Ｖｎ１には、発振波形がＨレベルの時にＬｏｗ電位が現われ、Ｌレベルの時にＨｉｇｈ電位が現れる。なお、電圧Ｖｎ１の発振波形の周波数は、電圧Ｖｃｌｋの発振波形の周波数を維持しままとなる。
【００４３】
［入力端子ＩＮがＨレベルの場合］
入力端子ＩＮがＨレベルの場合、ノードＮ４の電圧Ｖｎ１に現れる発振波形は、容量Ｃ１を介してその交流成分のみがノードＮ５に入力され、そのうち負電源電圧ＢＣＰよりも電位の低い波形成分は、ＥモードＦＥＴ  Ｅ５を介して負電源電圧ＢＣＰへと流れ込む。残る負電源電圧ＢＣＰよりも電位が高い波形成分は、ＥモードＦＥＴ  Ｅ６を介してノードＮ６へと流れ込む。このノードＮ６の電圧は、平滑容量Ｃ２により平滑されることで、直流電圧Ｖｄｅｔとなる。
【００４４】
そのため、Ｖｎ２＝ＢＣＰ＋Ｖｄｅｔとなる。ここで、Ｖｄｅｔ＞ＶｔＥ７、ＶｔＥ９であれば、ノードＮ６に接続される出力回路１５のＥモードＦＥＴ  Ｅ７、Ｅ９はそれぞれＯＮとなる。これによってＥモードＦＥＴ  Ｅ７がＯＮすることで、ノードＮ７の電位は、ＢＣＰ電位となる。これにより、ＥモードＦＥＴ  Ｅ８はＯＦＦする。この結果、出力端子ＯＵＴにはＢＣＰ電圧が現れる。
【００４５】
ここで、容量Ｃ２の両端間に発生する電圧Ｖｄｅｔを０．５Ｖ程度、Ｒ８＝２００ｋΩとすれば、容量Ｃ２を介して流れる電流は２．５ｕＡとなる。
【００４６】
［入力端子ＩＮがＬレベルの場合］
入力端子ＩＮがＬレベルの場合には、ＥモードＦＥＴ  Ｅ３はＯＦＦとなる。これにより、ＥモードＦＥＴ  Ｅ２のソースは、高抵抗を介して接地電源電圧ＧＮＤと接続されることとなり、ＥモードＦＥＴ  Ｅ２は、ノードＮ３の電圧Ｖｃｌｋに関わらずほぼＯＦＦとなる。これによりノードＮ４の電圧Ｖｎ１には、正電源電圧ＶＤＤから定電流源での電圧ドロップ分だけ降下した定電圧が現れる。
【００４７】
このため、電圧Ｖｎ１は直流成分のみとなるが、容量Ｃ１により、電圧Ｖｎ１の直流成分はカットされる。このため、電圧Ｖｎ２は、抵抗Ｒ８を介して負電源電圧ＢＣＰに接続され、Ｖｎ２＝ＢＣＰとなる。この時、出力回路ＥＦＥＴ  Ｅ７、Ｅ９は共にＯＦＦとなり、抵抗Ｒ９とＥ７のドレイン端との接点電位はほぼ正電源電圧ＶＤＤとなることで、ＥモードＦＥＴ  Ｅ８がＯＮし、出力電圧Ｖｏｕｔには正電源電圧ＶＤＤが現れることになる（図２のＶｏｕｔ）。
【００４８】
入力端子ＩＮがＬレベルでは、Ｖｎ２＝ＢＣＰとなり、電流は流れない。
【００４９】
また、出力回路１５の消費電流について考えると、ノードＮ６の電圧Ｖｎ２がＢＣＰ＋Ｖｄｅｔとなる場合、ＥモードＦＥＴ  Ｅ７がＯＮとなり、ＤモードＦＥＴ Ｄ３と抵抗Ｒ９からなる定電流源から負電源電圧ＢＣＰへと電流が流れる。この電流値は、ＤモードＦＥＴ Ｄ３のしきい値をＶｔＤ３とすると、
ＶｔＤ３／Ｒ９
となり、抵抗値Ｒ９を十分大きくしたとしても、ＤモードＦＥＴ Ｄ３と抵抗Ｒ９からなる定電流源から負電源電圧ＢＣＰへと流れる電流は、数ｕＡ〜十数ｕＡになる。
【００５０】
次に、このように構成されたレベルシフト回路の効果について説明する。入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔが切り替わる動作においては、負電源電圧ＢＣＰ端子に直流成分として流れる電流値は、出力回路１５を除いて、入力端子ＩＮがＨレベルでは、電圧Ｖｎ２＝ＢＣＰ＋Ｖｄｅｔとなる。このとき容量Ｃ２に流れる電流は、Ｖｄｅｔ／Ｒ８となる。
【００５１】
次に、負電源電圧ＢＣＰをチャージポンプ回路から供給する場合を考える。チャージポンプ回路の消費電流値は負電源電圧ＢＣＰへと流れる電流値をチャージポンプ回路の段数分だけ定数倍した消費電流となり、低消費電流化を考えた場合、このチャージポンプ回路の消費電流値が大きな問題となる。
【００５２】
そこで、ノードＮ６の電圧Ｖｎ２がＢＣＰ＋Ｖｄｅｔとなる場合の、ＤモードＦＥＴ Ｄ３と抵抗Ｒ９からなる定電流源から負電源電圧ＢＣＰへ流れる電流について考える。ノードＮ６の電圧Ｖｎ２＝ＢＣＰ＋Ｖｄｅｔの時に、ノードＮ７の電位がＢＣＰ電位となれば、ＥモードＦＥＴ  Ｅ８はＯＦＦとなるので、抵抗Ｒ９を流れる電流は、その電位がＢＣＰ電圧以上となる端子であれば、正電源電圧ＶＤＤに限らず、どの端子（例えば、ＶＲＥＧ）からでも流してよいことが分かる。
【００５３】
より具体的には、図３に示すように、負電源電圧ＢＣＰから供給される電圧を生成するチャージポンプ回路の途中段に、平滑回路を設ける。ここで、その電位をＢＣＰ３とすれば、ＢＣＰ３＞ＢＣＰであるので、この端子から抵抗Ｒ９に流れる電流を流しても良いことが分かる。ここで、ＢＣＰ端子に流れる電流値をＩＢＣＰとし、ＢＣＰ３端子から流れる電流値をＩＢＣＰ３とすれば、図３に示すように、ＧＮＤ端子からみてＢＣＰ３端子より左側の昇圧回路の負荷電流値はＩＢＣＰ−ＩＢＣＰ３となる。これにより、例えば図３でのチャージポンプ回路の消費電流値は、
【００５４】
３×（ＩＢＣＰ−ＩＢＣＰ３）＋２×ＩＢＣＰ
となり、ＢＣＰ３端子を設けない場合の電流値 ５×ＩＢＣＰと比較して小さくすることができる。また、換言して言えば、負荷電流値が小さくなるため、次式にて簡易的に示される昇圧回路特性において、出力電圧の絶対値を大きくすることができることとなる。
【００５５】
2010226703.tif 000009
【００５６】
このように構成された本実施の形態におけるレベルシフト回路においては、入力信号を異なる信号レベルに変換するレベルシフト回路において、入力信号（Ｖｉｎ）に応じて周波数又は振幅のうち少なくとも一方が調整された発振信号（Ｖｉｎ）を、フィルタ（容量Ｃ１）によって交流信号に変換し、この交流信号に基づいて周波数又は振幅が切り替わったことをディテクト回路において検出することで、セレクト回路１３を駆動する電源電圧（ＶＤＤ）から第１の電圧（ＢＣＰ）に流れ込む直流電流をカットしながら、入力信号の信号レベルを交流信号によって後段の出力回路に伝達し、レベルシフトされた出力信号を生成することができる。
【００５７】
更に、電源電圧（Ｖｄｄ）から第１の電圧（ＢＣＰ）に常に電流が流れることがないため、第１の電圧（ＢＣＰ）を生成するチャージポンプ回路に負荷がかからず、チャージポンプ回路によって消費される電力を削減することができる。
【００５８】
以上のように、本実施の形態にかかるレベルシフト回路においては、出力端子ＯＵＴのＬ／Ｈの切り替えが低消費電流にて実現可能である。また、構成素子にチップ面積の大きな素子を含まないため小型化が可能となる。
【００５９】
なお、出力回路１５は、図１の回路構成に限られず、負電源電圧ＢＣＰを基準電圧として入力電圧ＶｉｎのＬ／Ｈにより出力電圧を切り替える回路であれば、どのような構成であってもよい。また、第１の電圧は、負電源電圧ＢＣＰに限られず、任意の電圧レベルとすることができる。
【００６０】
［応用例］
次に、本実施の形態にかかるレベルシフト回路の応用例について説明する。図４は、上記の実施の形態にかかるレベルシフト回路を適用したスイッチ回路の構成を示す図である。このスイッチ回路１００では、アンテナ（入力端子）ＡＮＴによって受信された信号が、コンデンサＣ２２及びインダクタＬ２２によって構成されるハイパスフィルタを介して点Ａに入力される。この点Ａの信号は、複数のＦＥＴスイッチを介して出力端子ＯＵＴ１、２へ出力される。換言すれば、アンテナ（入力端子）ＡＮＴによって入力された信号が、ＦＥＴスイッチによって選択的に出力端子ＯＵＴ１、２から出力される。
【００６１】
スイッチ回路１００は、ロジック付正電圧ＤＣＤＣコンバータ４０と複数のＦＥＴスイッチを備えている。ロジック付正電圧ＤＣＤＣコンバータ４０は、ＦＥＴ２３、２４からなる複数のＦＥＴスイッチのＯＮ／ＯＦＦを制御している。ロジック付正電圧ＤＣＤＣコンバータ４０は、本発明の実施の形態にかかるレベルシフト回路（図示せず）を備える。レベルシフト回路は、複数のＦＥＴスイッチのＯＮ／ＯＦＦを制御する制御信号を生成している。
【００６２】
ロジック付正電圧ＤＣＤＣコンバータ４０に、例えば、３ビットの入力信号が入力されるように構成した場合、３ビットの入力信号によりＯＮ／ＯＦＦが制御される８個のスイッチを接続することができる。なお、入力信号及びスイッチの個数は任意に設定することができる。図４には、複数のＦＥＴスイッチのうち、ゲート抵抗Ｒｇ２３がゲートに接続され、ソース−ドレイン間に抵抗が接続されたＦＥＴ２３がＯＮになり、ゲート抵抗Ｒｇ２４がゲートに接続され、ソース−ドレイン間に抵抗が接続されたＦＥＴ２４がＯＦＦになる場合について示した。
【００６３】
ＦＥＴ２３、ＦＥＴ２４のゲート抵抗端に電圧を印加するロジック付正電圧ＤＣＤＣコンバータ４０は、ＯＮするＦＥＴ２３にプラス電圧を、ＯＦＦするＦＥＴ２４にはＧＮＤ電圧を印加する。図では具体的な値として、ＯＮするＦＥＴ２３に＋８．２Ｖを、ＯＦＦするＦＥＴ２４には０Ｖを印加している。この際、ＦＥＴ２３のソースもしくはドレインとＦＥＴ２４のソースもしくはドレインが接続された点Ａの電圧は、ＦＥＴのゲート−ソース、及びゲート−ドレイン間にできる寄生ダイオードＤを介して決定される。具体的には、ＦＥＴ２３のゲート抵抗端の電圧が＋８．２Ｖ、ＦＥＴ２４のゲート抵抗端の電圧が０Ｖであるので、この点Ａの電圧は抵抗Ｒｇ２３からＦＥＴ２３の寄生ダイオードＤの順方向を介し、ＦＥＴ２４の寄生ダイオードＤの逆方向を介し抵抗Ｒｇ２４へ抜ける電流により決定される。
【００６４】
ダイオードの電圧−電流特性から、この点Ａの電圧は、ＯＮ側ＦＥＴ２３の抵抗Ｒｇ２３とＦＥＴ２３の寄生ダイオードＤとにより決定される。図では具体的な値として点Ａの電圧を、＋７Ｖとしている。ここで、ＦＥＴ２３、及びＦＥＴ２４の動作状態に関して改めて考えると、ＦＥＴ２３のゲート−ソース、ゲート−ドレイン間にはプラス電圧が印加されるのでＦＥＴ２３はＯＮ、ＦＥＴ２４のゲート−ソース、ゲート−ドレイン間にはマイナス電圧が印加されるのでＦＥＴ２４はＯＦＦとなる。
【００６５】
以上の動作により、ロジック付正電圧ＤＣＤＣコンバータ４０は、ＦＥＴスイッチのゲート抵抗に印加する電圧を制御することでＦＥＴスイッチをＯＮ、ＯＦＦすることができるが、ＦＥＴスイッチ同士の接続点Ａにおいて、ＯＮ側ＦＥＴのゲート抵抗に印加した電圧に応じたプラス電圧が表れることになる。この点Ａの電圧はＦＥＴのソース−ドレイン間に接続された抵抗Ｒを介して、ＦＥＴのソース、ドレイン端に現れる。そのため、点Ａから出力端子ＯＵＴ１、ＯＵＴ２に流れ込む電流をカットするために、ＦＥＴ２３、２４と出力端子ＯＵ１、ＯＵＴ２との間には、それぞれＤＣカット用容量Ｃ２３、Ｃ２４が設けられている。
【００６６】
このように、本実施形態にかかるレベルシフト回路は、図４に示したスイッチ回路１００をはじめ、既知である種々のスイッチ回路に適用することができる。なお、このスイッチ回路は、携帯電話端末等の送受信部に適用することができる。
【００６７】
次に、本実施の形態にかかるレベルシフト回路の他の応用例について説明する。図５は、上記の実施の形態にかかるレベルシフト回路を適用したスイッチ回路２００の構成を示す図である。このスイッチ回路２００では、アンテナ（入力端子）ＡＮＴによって受信された信号が、コンデンサＣ２１及びインダクタＬ２１によって構成されるハイパスフィルタを介して点Ｂに入力される。この点Ｂの信号は、複数のＦＥＴスイッチを介して出力端子ＯＵＴ１、２へ出力される。スイッチ回路２００は、ロジック付負電圧ＤＣＤＣコンバータ５０と複数のＦＥＴスイッチを備えている。ロジック付負電圧ＤＣＤＣコンバータ５０は、ＦＥＴ２１、２２からなる複数のＦＥＴスイッチのＯＮ／ＯＦＦを制御している。ロジック付負電圧ＤＣＤＣコンバータ５０は、本発明の実施の形態にかかるレベルシフト回路（図示せず）を備える。レベルシフト回路は、複数のＦＥＴスイッチのＯＮ／ＯＦＦを制御する制御信号を生成している。
【００６８】
図では、ゲート抵抗Ｒｇ２１がゲートに接続され、ソース−ドレイン間に抵抗が接続されたＦＥＴ２１がＯＮになり、ゲート抵抗Ｒｇ２２がゲートに接続され、ソース−ドレイン間に抵抗が接続されたＦＥＴ２２がＯＦＦになる場合について示した。ＦＥＴ２１、ＦＥＴ２２のゲート抵抗端に電圧を印加するＤＣＤＣコンバータは、ＯＮするＦＥＴ２１にプラス電圧を、ＯＦＦするＦＥＴ２２にはマイナス電圧を印加する。
【００６９】
図では具体的な値として、ＯＮするＦＥＴ２１に＋１．２Ｖを、ＯＦＦするＦＥＴ２２には−７Ｖを印加している。この際、ＦＥＴ２１のソースもしくはドレインとＦＥＴ２２のソースもしくはドレインが接続された点Ｂの電圧は、ＦＥＴのゲート−ソース、及びゲート−ドレイン間にできる寄生ダイオードを介して決定される。具体的には、ＦＥＴ２１のゲート抵抗端の電圧が＋１．２Ｖ、ＦＥＴ２２のゲート抵抗端の電圧が−７Ｖであるので、この点Ｂの電圧は、抵抗Ｒｇ２１からＦＥＴ２１の寄生ダイオードＤの順方向を介し、インダクタＬ２１へ抜ける電流により決定される。ここで、インダクタＬ２１の抵抗成分は抵抗２１よりも十分小さいので、点Ｂの電位はＧＮＤ電位となる。
【００７０】
ここで、ＦＥＴ２１、及びＦＥＴ２２の動作状態に関して改めて考えると、ＦＥＴ２１のゲート−ソース、ゲート−ドレイン間にはプラス電圧が印加されるのでＦＥＴ２１はＯＮ、ＦＥＴ２２のゲート−ソース、ゲート−ドレイン間にはマイナス電圧が印加されるのでＦＥＴ２２はＯＦＦとなる。以上の動作により、ＦＥＴスイッチのゲート抵抗に印加する電圧を制御することでＦＥＴスイッチをＯＮ、ＯＦＦすることができる。この動作は、正電圧ＤＣＤＣコンバータ４０を備えた図４のスイッチ回路１００と同じ動作になるが、ＦＥＴスイッチ同士の接続点である点Ｂの電位はＧＮＤであり、ＦＥＴのソース、ドレイン端の電位もＧＮＤとなる。そのため、図５に示すスイッチ回路２００においては、出力端子ＯＵＴ１、ＯＵＴ２にはＤＣカット用容量は不要となり、図４に示すスイッチ回路１００に比べ、ＤＣカット容量分のサイズメリット、コストメリットが得られる。
【００７１】
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００７２】
ＢＣＰ  負電源電圧
ＶＤＤ  正電源電圧
ＧＮＤ  接地電源電圧
１１  発振回路
１２  バッファ回路
１３  セレクト回路
１４  ディテクト回路
１５  出力回路
４０  ロジック付正電圧ＤＣＤＣコンバータ４０
５０  ロジック付負電圧ＤＣＤＣコンバータ５０
１００、２００  スイッチ回路
Ｌ２１、Ｌ２２  整合回路用インダクタ
Ｃ２１〜２４  ＤＣカット容量
ＦＥＴ２１〜２４  ＦＥＴスイッチ
Ｒｇ２１〜２４  ＦＥＴのゲート抵抗
ＯＵＴ１、ＯＵＴ２  出力端子
ＡＴＮ  アンテナ（入力端子）
【図１】
2010226703.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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