(57)【要約】【課題】演算増幅器から出力される出力信号のスルーレートを向上することである。【解決手段】本発明にかかる演算増幅器は、差動対に対して動作電流を供給する、第１の極性の第１のトランジスタ１４を有する差動増幅回路入力段１０１と、前記第１の極性の第２のトランジスタ３と、前記第２のトランジスタ３と直列に接続された第２の極性の第３のトランジスタ５と、を有するプッシュプル増幅回路出力段と、を有するプッシュプル増幅回路出力段１０２と、前記第１のトランジスタ１４のゲートと前記第２のトランジスタ３のゲートとを接続する容量素子１６と、を備える。【選択図】図１
2010226592.tif 000002
【特許請求の範囲】
【請求項１】
差動対に対して動作電流を供給する、第１の極性の第１のトランジスタを有する差動増幅回路入力段と、
前記第１の極性の第２のトランジスタと、前記第２のトランジスタと直列に接続された第２の極性の第３のトランジスタと、を有するプッシュプル増幅回路出力段と、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを接続する容量素子とを備えた演算増幅器。
【請求項２】
差動対に対して動作電流を供給する第１のトランジスタを有する差動増幅回路入力段と、
各々極性が異なる第２のトランジスタと第３のトランジスタとを直列に接続して構成されたプッシュプル増幅回路出力段と、
前記第１のトランジスタのゲートと前記第２又は第３のトランジスタのいずれか一方のトランジスタのゲートとを接続する容量素子とを備え、
前記第２又は第３のトランジスタのいずれか一方のトランジスタのゲートと接続される容量素子の端子に対して、前記差動増幅回路入力段に入力される入力信号の電位と逆に変動する電位が供給される演算増幅器。
【請求項３】
前記第１のトランジスタのゲートと容量素子を介して接続されるトランジスタは、当該第１のトランジスタと同じ極性である請求項２に記載の演算増幅器。
【請求項４】
前記プッシュプル増幅回路出力段は、前記差動出力電圧をレベルシフトして出力するレベルシフト回路を有し、前記プッシュプル増幅回路出力段は、前記差動出力電圧と前記レベルシフトされた電圧とに基づいて駆動する請求項１乃至３のいずれか１項に記載の演算増幅器。
【請求項５】
前記差動増幅回路入力段はＰチャンネルＭＯＳトランジスタで構成される差動対を有し、前記第１及び第２のトランジスタはＰチャンネルＭＯＳトランジスタで構成され、前記第３のトランジスタはＮチャンネルＭＯＳトランジスタで構成され、
差動増幅回路入力段からの出力信号の立ち上がり時に、前記第２のトランジスタのゲートから前記第１のトランジスタのゲートに対して負の電位が供給される請求項１又は２に記載の演算増幅器。
【請求項６】
前記差動増幅回路入力段はＮチャンネルＭＯＳトランジスタで構成される差動対を有し、前記第１及び第２のトランジスタはＮチャンネルＭＯＳトランジスタで構成され、前記第３のトランジスタはＰチャンネルＭＯＳトランジスタで構成され、
差動増幅回路入力段からの出力信号の立ち下がり時に、前記第２のトランジスタのゲートから前記第１のトランジスタのゲートに対して正の電位が供給される請求項１又は２に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に液晶ディスプレイの中で用いるＬＣＤ（Liquid Crystal Display）ソースドライバの駆動回路の演算増幅器に関する。
【背景技術】
【０００２】
アクティブマトリックスタイプの液晶ディスプレイは、行方向および列方向にそれぞれ走査線およびデータ線を有し、走査線とデータ線の交点には画素が行列配置されている。各画素にはアクティブ素子 （Thin Film Transistor等で構成）が配置されている。アクティブ素子のゲート電極は走査線に接続され、ドレイン電極はデータ線に接続される。また、アクティブ素子のソース電極には、等価的に容量性負荷である液晶容量が接続されており、液晶容量のもう一方は共通電極線に接続される。これらの走査線およびデータ線には、それぞれ走査線駆動回路、データ線駆動回路が接続される。
【０００３】
液晶ディスプレイは、走査線駆動回路によって走査線を上から下に向かって順番に走査することにより、各画素に配置されているアクティブ素子を介して、データ線駆動回路から液晶容量に電圧を印加する。液晶ディスプレイは液晶容量に印加された電圧に応じて、液晶分子の配列が変化し、それにより、光の透過率が変化する。
【０００４】
公知の液晶ディスプレイにおいて、データ線からアクティブ素子を介して液晶容量に印加される電圧（以下、画素電圧）の極性は、所定の期間毎に反転する。つまり、画素は、交流的に駆動されるが、これは、液晶容量に対して一定の電圧を印加すると時間の経過と共に、その物理的な性質を劣化してしまうからである。ここで、極性とは、液晶の共通電極線の電圧（Ｖｃｏｍ）を基準とした場合の画素電圧の正負を示す。例えば、画素の駆動において、１本の走査線を走査するたびに画素電圧の極性を反転するドット反転駆動方式や、２本の走査線を操作するたびに画素電圧の極性を反転する２ラインドット反転駆動方式などが知られている。
【０００５】
近年の液晶ディスプレイの大型化に応じて、液晶パネルの解像度と画面サイズが増加するようになった。液晶パネルの解像度と画面サイズの増加は、駆動するデータライン数と長さおよび１つのデータラインに接続する画素数の増加をもたらした。そして、これはＬＣＤソースドライバが駆動するパネル負荷の増加につながる。ＬＣＤソースドライバの出力バッファが持つ特性パラメータのうち、スルーレートは目に見える画質の不良の可否を決める重要な特性パラメータである。つまり、負荷性容量の増加は、ＬＣＤソースドライバの出力スルーレートの劣化をもたらす。このために、より高い負荷を駆動するための出力バッファのスルーレート特性向上が必要である。
【０００６】
図８は、特許文献１に開示される演算増幅器の構成を示す回路図である。この演算増幅器は、プッシュプル駆動するＡＢ級出力段を有する一般的な増幅器である。この回路は、差動増幅器１とＰチャンネルＭＯＳトランジスタ２、３とＮチャンネルＭＯＳトランジスタ４、５と定電圧源６、７と定電流源８、９とを備える。
出力端子ＶＯＵＴ１と差動増幅器１のマイナス入力は、ボルテージフォロア接続されている。差動増幅器１の出力ＡＯＵＴ１は、入力端子ＳＩＮ１を増幅し、ＰチャンネルＭＯＳトランジスタ２のドレインとＮチャンネルＭＯＳトランジスタ４のソースとＮチャンネルＭＯＳトランジスタ５のゲートと定電流源９とに接続される。
【０００７】
定電流源９のもう一端は、負電圧電源ＶＳＳに接続される。ＮチャンネルＭＯＳトランジスタ５のソースは負電圧電源ＶＳＳに接続され、ドレインは出力端子ＶＯＵＴ１とＰチャンネルＭＯＳトランジスタ３のドレインと差動増幅器１のマイナス入力に接続される。ＰチャンネルＭＯＳトランジスタ３のソースは正電源電圧ＶＤＤに接続され、ゲートは定電流源８とＰチャンネルＭＯＳトランジスタ２のソースとＮチャンネルＭＯＳトランジスタ４のドレインに接続され、ドレインは出力端子ＶＯＵＴ１とＮチャンネルＭＯＳトランジスタ５のドレインと差動増幅器１のマイナス入力に接続される。
【０００８】
定電流源８のもう一端は正電圧電源ＶＤＤに接続される。ＰチャンネルＭＯＳトランジスタ２のゲートは定電圧源６を介して正電圧電源ＶＤＤに接続され、正電圧電源ＶＤＤより一定の電圧だけ低くバイアスされる。ＮチャンネルＭＯＳトランジスタ４のゲートは、定電圧源７を介して負電圧電源ＶＳＳに接続され、負電圧電源ＶＳＳより一定の電圧だけ高くバイアスされる。
【０００９】
次に、図８に示す回路の動作について説明する。図８において、出力段の出力端子ＶＯＵＴ１は差動増幅器1の入力ＳＩＮ１に応答する。直列に接続されたＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５は、両方が同じ零入力電流（Ｉ１＝Ｉ２）を流す。
【００１０】
定電流源８は、正電圧電源ＶＤＤからＰチャンネルＭＯＳトランジスタ３のゲートが接続しているノードにＩ３を流す。Ｉ３は２つの部分Ｉ４及びＩ５に分流され、これらはそれぞれＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４に流れる。ＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４は、ＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５のゲート間に接続されている相補トランジスタである。
【００１１】
定電流源９は、ＮチャンネルＭＯＳトランジスタ５のゲートが接続しているノードから負電圧電源ＶＳＳへＩ６を流す。差動増幅器１は、Ｉ６の一部分として定電流源９内を流れる電流Ｉ７を復調する（Ｉ６＝Ｉ４＋Ｉ５＋Ｉ７）。
定電流源８、９によるバイアス構造は、ＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４を共通ゲート単位利得レベルシフタとして動作させる。
【００１２】
差動増幅器１がＩ７を変調する際に、ＮチャンネルＭＯＳトランジスタ５のゲート電位が変化し、これによりＩ２が変化する。つまり、Ｉ７が増大するにつれて、ＮチャンネルＭＯＳトランジスタ５のゲート電位が上昇する。ここで、Ｉ６は一定であるのでＩ５が減少する。これがＰチャンネルＭＯＳトランジスタ３のゲートの電位を上昇させるため、Ｉ１が減少して、その結果出力端子ＶＯＵＴ１が電流を減衰させる。ＮチャンネルＭＯＳトランジスタ４のドレインがＰチャンネルＭＯＳトランジスタ２のソースと接続しているため、共通ゲート接続がＮチャンネルＭＯＳトランジスタ５のゲートからＰチャンネルＭＯＳトランジスタ３のゲートへ単位利得を発生する。
【００１３】
反対に差動増幅器１がＩ７を減少させるにしたがって、Ｉ５は増加する。これにより、ＮチャンネルＭＯＳトランジスタ５のゲート電位が低下し、Ｉ２が減少する。ＮチャンネルＭＯＳトランジスタ４の動作はＰチャンネルＭＯＳトランジスタ３のゲート電位を低下させ、これによりＩ１を増大し、その結果出力端子ＶＯＵＴ１が電流を供給する。以上のように、ＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５はプッシュプル駆動をする。
【００１４】
次に、差動増幅器の従来例を図９に示す。この差動増幅器は、差動対を構成するＰチャンネルＭＯＳトランジスタ１０、１１と、カレントミラー回路を構成するＮチャンネルＭＯＳトランジスタ１２、１３と、定電流源として動作するＰチャンネルＭＯＳトランジスタ１４とを備える。ＰチャンネルＭＯＳトランジスタ１０、１１のゲートは、それぞれ反転入力端子Ｖｉｎ（−）、正転入力端子Ｖｉｎ（＋）に接続される。反転入力端子Ｖｉｎ（−）は、図８に示される差動増幅器１のマイナス入力であり、出力端子ＶＯＵＴ１とボルテージフォロア接続される。定電流源として動作するＰチャンネルＭＯＳトランジスタ１４のソースは正電圧電源ＶＤＤに接続され、ドレインはＰチャンネルＭＯＳトランジスタ１０、１１のソースに接続され、ゲートはバイアス電源ＢＰ１に接続され一定のドレイン電流Ｉ８を流す。
【００１５】
ＮチャンネルＭＯＳトランジスタ１２のソースは負電圧電源ＶＳＳに接続され、ゲートとドレインはＰチャンネルＭＯＳトランジスタ１０のドレインに接続される。ＮチャンネルＭＯＳトランジスタ１３のソースは負電圧電源ＶＳＳに接続され、ゲートはＮチャンネルＭＯＳトランジスタ１２のゲートに接続され、ドレインはＰチャンネルＭＯＳトランジスタ１１のドレインに接続される。このＰチャンネルＭＯＳトランジスタ１１のドレインとＮチャンネルＭＯＳトランジスタ１３とが接続されるノードは、差動増幅器の出力端子ＡＯＵＴ１となる。出力端子ＡＯＵＴ１は差動増幅器１の出力であり、図８に示される増幅器のＮチャンネルＭＯＳトランジスタ５のゲートに接続される。
【００１６】
次に、図９に示す差動増幅器の動作について説明する。図９の差動増幅器において、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）とに印加される差動入力信号は、差動対を構成するＰチャンネルＭＯＳトランジスタ１０、１１で受けられる。差動対の出力は、ＰチャンネルＭＯＳトランジスタ１０、１１のドレインに現れる。その差動信号は能動負荷の働きをするカレントミラー回路のＮチャンネルＭＯＳトランジスタ１２、１３に入力される。ＮチャンネルＭＯＳトランジスタ１２、１３は、差動出力信号をシングルエンド信号に変換する。シングルエンド信号に変換された信号がこの増幅器の出力信号となり、出力端子ＡＯＵＴ１から出力される。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開昭６１−３５００４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図１０に従来の演算増幅器と差動増幅器を組み合わせた回路図を示す。この時、ＰチャンネルＭＯＳトランジスタ１４のゲートとドレインとの間には寄生容量１５が存在する。
図１１に出力端子ＶＯＵＴ１の立ち上がり、立ち下がり動作時の波形を示す。
【００１９】
出力端子ＶＯＵＴ１の立ち上がり動作の際、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）の電位が大きく上昇し、それに伴いノード１の電位が上昇する。ノード１の電位が上昇することで、寄生容量１５を介してＰチャンネルＭＯＳトランジスタ１４のゲートの電位（ノードＢＰ１）も上昇する。一時的にＰチャンネルＭＯＳトランジスタ１４のゲートの電位が上昇することで、ＰチャンネルＭＯＳトランジスタ１４のゲートとソースとの間の電位差が小さくなり、バイアス電流Ｉ８が減少して、スルーレートが低下する。
【００２０】
つまり、図１１に示すように、出力端子ＶＯＵＴの立ち上がり動作時にＰチャンネルＭＯＳトランジスタ１４のゲートの電位（ノードＢＰ１）が上昇し、これに伴いＶＯＵＴ１のスルーレートが低下している。
【００２１】
反対に、出力端子ＶＯＵＴ１の立ち下がり動作の際には、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）の電位が下がり、それに伴いノード１の電位が下降する。ノード１の電位が下降することで、寄生容量１５を介してＰチャンネルＭＯＳトランジスタ１４のゲートの電位も下降する。一時的にＰチャンネルＭＯＳトランジスタ１４のゲートの電位が下降することで、ＰチャンネルＭＯＳトランジスタ１４のゲートとソースとの間の電位差が大きくなり、バイアス電流Ｉ８が増加して、スルーレートが向上する。
【００２２】
すなわち、図１０の回路では、寄生容量１５の影響により、出力立ち下がり動作時にスルーレートは向上するが、立ち上がり動作時にバイアス電流が減少し、スルーレートが低下するという課題がある。
例えば液晶ディスプレイでは、ＬＣＤソースドライバの出力立ち上がり時と立ち下がり時のスルーレートが異なることにより、縦線やＢＬＯＣＫ ＤＩＭなどの表示不具合を引き起こす可能性がある。
この例では、ＰチャンネルＭＯＳトランジスタによる差動増幅回路の場合について説明したが、ＮチャンネルＭＯＳトランジスタによる差動増幅回路では、同じ原理により、出力の立ち下がり時に同様のスルーレート低下が発生する。
【課題を解決するための手段】
【００２３】
本発明にかかる演算増幅器は、差動対に対して動作電流を供給する、第１の極性の第１のトランジスタを有する差動増幅回路入力段と、前記第１の極性の第２のトランジスタと、前記第２のトランジスタと直列に接続された第２の極性の第３のトランジスタと、を有するプッシュプル増幅回路出力段と、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを接続する容量素子と、を備える。
【００２４】
このような構成により、寄生容量に起因する第１のトランジスタの電圧変動を、第２のトランジスタの電圧変動を用いて抑えることができ、出力信号のスルーレートを向上させることができる。
【発明の効果】
【００２５】
本発明により、演算増幅器から出力される出力信号のスルーレートを向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかる演算増幅器を示す図である。
【図２】実施の形態１にかかる演算増幅器の出力波形を示す図である。
【図３】実施の形態２にかかる演算増幅器を示す図である。
【図４】実施の形態２にかかる演算増幅器の出力波形を示す図である。
【図５】本発明にかかる演算増幅器のバイアス配線と出力段トランジスタのゲートのレイアウトの例を示す図である。
【図６】本発明にかかる演算増幅器のバイアス配線と出力段トランジスタのゲートに接続するノードのレイアウトの例を示す図である。
【図７】本発明にかかる演算増幅器のバイアス配線と出力段トランジスタのゲートに接続するノードのレイアウトの例を示す図である。
【図８】従来の演算増幅器の構成例を示す回路図である。
【図９】従来の差動増幅器の構成例を示す回路図である。
【図１０】従来の演算増幅器と差動増幅器とを組み合わせた構成例を示す回路図である。
【図１１】従来の演算増幅器における出力波形を示す図である。
【発明を実施するための形態】
【００２７】
発明の実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。
図１は本発明の実施の形態１にかかる演算増幅器の回路図である。図１に示す回路は、差動増幅回路入力段１０１とプッシュプル増幅回路出力段１０２とで構成される。
【００２８】
差動増幅回路入力段１０１は、差動対を構成するＰチャンネルＭＯＳトランジスタ１０、１１と、カレントミラー回路を構成するＮチャンネルＭＯＳトランジスタ１２、１３と、定電流源として動作するＰチャンネルＭＯＳトランジスタ１４（第１のトランジスタ）とで構成される。ＰチャンネルＭＯＳトランジスタ１０、１１のゲートは、それぞれ反転入力端子Ｖｉｎ（−）、正転入力端子Ｖｉｎ（＋）に接続される。反転入力端子Ｖｉｎ（−）は、出力端子ＶＯＵＴ１とボルテージフォロア接続される。定電流源として動作するＰチャンネルＭＯＳトランジスタ１４のソースは正電圧電源ＶＤＤに接続され、ドレインはＰチャンネルＭＯＳトランジスタ１０、１１のソースに接続され、ゲートはバイアス電源ＢＰ１に接続され一定のドレイン電流を流す。
【００２９】
ＮチャンネルＭＯＳトランジスタ１２のソースは負電圧電源ＶＳＳに接続され、ゲートとドレインはＰチャンネルＭＯＳトランジスタ１０のドレインに接続される。ＮチャンネルＭＯＳトランジスタ１３のソースは負電圧電源ＶＳＳに接続され、ゲートはＮチャンネルＭＯＳトランジスタ１２のゲートに接続され、ドレインはＰチャンネルＭＯＳトランジスタ１１のドレインに接続される。このＰチャンネルＭＯＳトランジスタ１１のドレインとＮチャンネルＭＯＳトランジスタ１３のドレインとが接続されるノードは、差動増幅回路入力段１０１の出力端子ＡＯＵＴ１となる。出力端子ＡＯＵＴ１は増幅器のＮチャンネルＭＯＳトランジスタ５のゲートに接続される。
【００３０】
次に、プッシュプル増幅回路出力段１０２について説明する。プッシュプル増幅回路出力段１０２は、ＰチャンネルＭＯＳトランジスタ２、ＰチャンネルＭＯＳトランジスタ３（第２のトランジスタ）とＮチャンネルＭＯＳトランジスタ４、ＮチャンネルＭＯＳトランジスタ５（第３のトランジスタ）と定電圧源６、７と定電流源８、９とで構成される。
【００３１】
出力端子ＶＯＵＴ１と差動増幅回路入力段１０１の反転入力端子Ｖｉｎ（−）は、ボルテージフォロア接続されている。差動増幅回路入力段１０１の出力ＡＯＵＴ１は、ＰチャンネルＭＯＳトランジスタ２のドレインとＮチャンネルＭＯＳトランジスタ４のソースとＮチャンネルＭＯＳトランジスタ５のゲートと定電流源９とに接続される。定電流源９のもう一端は、負電圧電源ＶＳＳに接続される。
【００３２】
ＮチャンネルＭＯＳトランジスタ５のソースは負電圧電源ＶＳＳに接続され、ドレインは出力端子ＶＯＵＴ１とＰチャンネルＭＯＳトランジスタ３のドレインと差動増幅回路入力段１０１の反転入力端子Ｖｉｎ（−）に接続される。
【００３３】
ＰチャンネルＭＯＳトランジスタ３のソースは正電源電圧ＶＤＤに接続され、ゲートは定電流源８とＰチャンネルＭＯＳトランジスタ２のソースとＮチャンネルＭＯＳトランジスタ４のドレインに接続され、ドレインは出力端子ＶＯＵＴ１とＮチャンネルＭＯＳトランジスタ５のドレインと差動増幅回路入力段１０１の反転入力端子Ｖｉｎ（−）に接続される。
【００３４】
定電流源８のもう一端は正電圧電源ＶＤＤに接続される。ＰチャンネルＭＯＳトランジスタ２のゲートは定電圧源６を介して正電圧電源ＶＤＤに接続され、正電圧電源ＶＤＤより一定の電圧だけ低くバイアスされる。ＮチャンネルＭＯＳトランジスタ４のゲートは、定電圧源７を介して負電圧電源ＶＳＳに接続され、負電圧電源ＶＳＳより一定の電圧だけ高くバイアスされる。
【００３５】
そして、本実施形態にかかる演算増幅器では、差動増幅回路入力段１０１のＰチャンネルＭＯＳトランジスタ１４のゲート（ノードＢＰ１）と、プッシュプル増幅回路出力段１０２を構成するＰチャンネルＭＯＳトランジスタ３のゲート（ノードＰ３Ｇ）とを容量素子１６を介して接続している。
【００３６】
ここで、容量素子１６を介して接続されるＭＯＳトランジスタ同士は同じ極性となるように構成されている。つまり、本実施形態においては差動増幅回路入力段のＭＯＳトランジスタ１４の極性とプッシュプル増幅回路出力段１０２を構成するＭＯＳトランジスタ３の極性は同じ極性（Ｐチャネル）となるように構成している。
【００３７】
なお、容量素子１６を介して接続されるＭＯＳトランジスタ同士は逆の極性となるように構成してもよい。この場合、例えば、ＰチャンネルのＭＯＳトランジスタ１４のゲートとＮチャンネルのＭＯＳトランジスタ５のゲートを容量素子を介して接続するとともに、ＭＯＳトランジスタ１４のゲートとＭＯＳトランジスタ３のゲートとの間に電位を反転させる回路を設けるような構成とする。
【００３８】
次に、図１に示す演算増幅器の動作について説明する。
差動増幅回路入力段１０１において、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）とに印加される差動入力信号は、差動対を構成するＰチャンネルＭＯＳトランジスタ１０、１１で受けられる。差動対の出力は、ＰチャンネルＭＯＳトランジスタ１０、１１のドレインに現れる。その差動信号は能動負荷の働きをするカレントミラー回路のＮチャンネルＭＯＳトランジスタ１２、１３に入力される。ＮチャンネルＭＯＳトランジスタ１２、１３は、差動出力信号をシングルエンド信号に変換する。シングルエンド信号に変換された信号がこの増幅器の出力信号となり、出力端子ＡＯＵＴ１から出力される。
【００３９】
次に、プッシュプル増幅回路出力段１０２の動作について説明する。プッシュプル増幅回路出力段１０２において、出力段の出力端子ＶＯＵＴ１は差動増幅回路入力段１０１の入力ＳＩＮ１に応答する。直列に接続されたＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５は、両方が同じ零入力電流（Ｉ１＝Ｉ２）を流す。
【００４０】
定電流源８は、正電圧電源ＶＤＤからＰチャンネルＭＯＳトランジスタ３のゲートが接続しているノードにＩ３を流す。Ｉ３は２つの部分Ｉ４及びＩ５に分流され、これらはそれぞれＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４に流れる。ＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４は、ＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５のゲート間に接続されている相補トランジスタである。
【００４１】
定電流源９は、ＮチャンネルＭＯＳトランジスタ５のゲートが接続しているノードから負電圧電源ＶＳＳへＩ６を流す。差動増幅回路入力段１０１は、Ｉ６の一部分として定電流源９内を流れる電流Ｉ７を復調する（Ｉ６＝Ｉ４＋Ｉ５＋Ｉ７）。
定電流源８、９によるバイアス構造は、ＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４を共通ゲート単位利得レベルシフタとして動作させる。
【００４２】
差動増幅回路入力段１０１がＩ７を変調する際に、ＮチャンネルＭＯＳトランジスタ５のゲート電位が変化し、これによりＩ２が変化する。つまり、Ｉ７が増大するにつれて、ＮチャンネルＭＯＳトランジスタ５のゲート電位が上昇する。ここで、Ｉ６は一定であるのでＩ５が減少する。これがＰチャンネルＭＯＳトランジスタ３のゲートの電位を上昇させるため、Ｉ１が減少して、その結果出力端子ＶＯＵＴ１が電流を減衰させる。ＮチャンネルＭＯＳトランジスタ４のドレインがＰチャンネルＭＯＳトランジスタ２のソースと接続しているため、共通ゲート接続がＮチャンネルＭＯＳトランジスタ５のゲートからＰチャンネルＭＯＳトランジスタ３のゲートへ単位利得を発生する。
【００４３】
反対に差動増幅回路入力段１０１がＩ７を減少させるにしたがって、Ｉ５は増加する。これにより、ＮチャンネルＭＯＳトランジスタ５のゲート電位が低下し、Ｉ２が減少する。ＮチャンネルＭＯＳトランジスタ４の動作はＰチャンネルＭＯＳトランジスタ３のゲート電位を低下させ、これによりＩ１を増大し、その結果出力端子ＶＯＵＴ１が電流を供給する。以上のように、ＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５はプッシュプル駆動をする。
尚、差動増幅回路入力段１０１とプッシュプル増幅回路出力段１０２の動作は、基本的には図８、図９で説明した動作と同様である。
【００４４】
次に、図１および図２を用いてＶＯＵＴ１の立ち上がり及び立ち下がりの動作について説明する。図２は本実施形態にかかる演算増幅器の出力波形を示す図であり、それぞれＢＰ１、Ｐ３Ｇ、ＶＯＵＴ１の時間と電圧の関係を示している。
出力端子ＶＯＵＴ１の立ち上がり動作の際、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）の電位が大きく上昇し、それに伴いノード１の電位が上昇する。ノード１の電位が上昇することで、寄生容量１５を介してＰチャンネルＭＯＳトランジスタ１４のゲートの電位も上昇する。
【００４５】
一方、出力端子ＶＯＵＴ１の立ち上がり動作の際、プッシュプル増幅回路出力段１０２のＰチャンネルＭＯＳトランジスタ３のゲート電位（ノードＰ３Ｇ）が下がる。ここで、差動増幅回路入力段１０１のＰチャンネルＭＯＳトランジスタ１４のゲート（ノードＢＰ１）と、プッシュプル増幅回路出力段１０２を構成するＰチャンネルＭＯＳトランジスタ３のゲート（ノードＰ３Ｇ）は容量素子１６を介して接続されている。
【００４６】
この場合、ＰチャンネルＭＯＳトランジスタ１４のゲート電位（ノードＢＰ１）は容量素子１６を介して引き下げられる。したがって、ＰチャンネルＭＯＳトランジスタ１４のゲート電位は、ＰチャンネルＭＯＳトランジスタ３とＰチャンネルＭＯＳトランジスタ１４を接続しない場合と比べて、低くなる。
【００４７】
つまり、寄生容量１５に起因して電位が上昇したＰチャンネルＭＯＳトランジスタ１４のゲートに、ＰチャンネルＭＯＳトランジスタ３のゲート（ノードＰ３Ｇ）を用いて、逆相の電位（差動増幅回路入力段１０１へ入力される入力信号ＳＩＮ１と逆に変動する電位）を印加することで、ＰチャンネルＭＯＳトランジスタ１４のゲート電位を引き下げることができる。
この時、ＰチャンネルＭＯＳトランジスタ３のゲート（ノードＰ３Ｇ）と接続される側の容量素子１６の端子には、差動増幅回路入力段１０１に入力される入力信号ＳＩＮ１の電位と逆に変動する電位が供給される。
これにより、定電流源のＰチャンネルＭＯＳトランジスタ１４のゲートとソースとの間の電位差を大きくすることができ、バイアス電流値が大きくなり、高スルーレートとなる。
【００４８】
ここで、図２（ＰチャンネルＭＯＳトランジスタ３とＰチャンネルＭＯＳトランジスタ１４を接続した場合）と図１１（ＰチャンネルＭＯＳトランジスタ３とＰチャンネルＭＯＳトランジスタ１４を接続しない場合）を比較すると、図１１では立ち上がりの際にノードＢＰ１が上昇している。しかし、図２では立ち上がりの際にノードＰ３Ｇが低下していることからノードＢＰ１も低下している。したがって、図２では図６の場合と比べると、出力ＶＯＵＴ１の立ち上がりにおけるスルーレートが向上している。
【００４９】
反対に、出力端子ＶＯＵＴ１の立ち下がり動作の際には、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）の電位が下がり、それに伴いノード１の電位が下降する。ノード１の電位が下降することで、寄生容量１５を介してＰチャンネルＭＯＳトランジスタ１４のゲートの電位（ノードＢＰ１）も下降する。一時的にＰチャンネルＭＯＳトランジスタ１４のゲートの電位が下降することで、ＰチャンネルＭＯＳトランジスタ１４のゲートとソースとの間の電位差が大きくなり、バイアス電流が増加して、スルーレートが向上する。このとき、出力段のＰチャンネルＭＯＳトランジスタ３のゲート電位（ノードＰ３Ｇ）は変動しないため、容量素子１６は差動増幅回路入力段１０１の定電流源のＰチャンネルＭＯＳトランジスタ１４のゲート電位（ノードＢＰ１）に影響しない。
【００５０】
本実施形態にかかる発明では、プッシュプル増幅回路出力段１０２のＰチャンネルＭＯＳトランジスタ３のゲートと差動増幅回路入力段１０１の定電流源のＰチャンネルＭＯＳトランジスタ１４のゲートとの間に容量素子１６を設けることで、寄生容量１５による出力立ち下がり時のスルーレート向上を損なわずに、出力立ち上がり時のスルーレートの低下を改善することができる。
つまり、本実施形態にかかる発明では、プッシュプル増幅回路出力段１０２からの出力信号が変動する際に、差動増幅回路入力段１０１の定電流源の電流値が小さくなることを防止することができ、出力信号のスルーレートが出力の変化方向によって減少することによる特性劣化を防ぐことができる。
【００５１】
尚、本実施形態ではプッシュプル増幅回路出力段１０２に差動出力電圧をレベルシフトして出力するレベルシフト回路（定電流源８、９、ＰチャンネルＭＯＳトランジスタ２、ＮチャンネルＭＯＳトランジスタ４で構成）を有し、プッシュプル出力回路は、差動出力電圧とレベルシフトされた電圧とに基づいて駆動している。しかし、レベルシフト回路は本実施形態にかかる発明において必ずしも必要な構成要素ではなく、必要に応じて省略することもできる。レベルシフト回路を省略した場合は、プッシュプル出力回路は差動出力電圧に基づいて駆動する。
【００５２】
また、ＰチャンネルＭＯＳトランジスタ１４のゲート（ノードＢＰ１）と、ＰチャンネルＭＯＳトランジスタ３のゲート（ノードＰ３Ｇ）を接続する容量素子１６の容量は、微少なもので充分な効果を得ることができる。
【００５３】
例えば、図５に示すように、バイアス配線（ノードＢＰ１）と出力段トランジスタ（ＰチャンネルＭＯＳトランジスタ３）のゲートをレイアウトにより容量カップリングさせることで、レイアウト面積を増やすことなくスルーレートを向上することができる。
【００５４】
また、例えば、図６、図７に示すように、バイアス配線（ノードＢＰ１）と出力段トランジスタ（ＰチャンネルＭＯＳトランジスタ３）のゲートに接続するノード（Ｐ３Ｇ）をレイアウトにより容量カップリングさせることで、レイアウト面積を増やすことなくスルーレートを向上することもできる。
【００５５】
発明の実施の形態２．
図３は本発明の実施の形態２にかかる演算増幅器の回路図である。図３に示す回路も図１に示す回路と同様、差動増幅回路入力段１０１とプッシュプル増幅回路出力段１０２とで構成される。図３において、図１を用いて説明した部分と同じ部分に関しては同一の符号を付しその説明を省略する。
【００５６】
図１と異なる点は、差動増幅回路入力段１０１の差動対をＮチャンネルＭＯＳトランジスタ１９、２０で構成し、カレントミラー回路をＰチャンネルＭＯＳトランジスタ１７、１８で構成し、定電流源として動作するトランジスタ２１（第１のトランジスタ）をＮチャンネルＭＯＳトランジスタで構成した点である。このとき、ＮチャンネルＭＯＳトランジスタ２１のゲートは、容量素子２３を介してＮチャンネルトランジスタ３５（第２のトランジスタ）のゲートと接続されている。また、出力端子ＡＯＵＴ２はＰチャンネルトランジスタ３３（第３のトランジスタ）のゲートと接続されている。
【００５７】
つまり、本発明の実施の形態２にかかる演算増幅器は、実施の形態１の差動増幅器をＮ受け差動増幅器に変更し、その出力をプッシュプル増幅回路出力段１０２のＰチャンネルＭＯＳトランジスタ３３のゲートに接続したものである。動作に関しては、実施の形態１の動作と反対の動作、つまり図４に示すような動作となる。
【００５８】
本発明の実施の形態２にかかる演算増幅器の差動増幅回路入力段１０１について説明する。
ＮチャンネルＭＯＳトランジスタ１９、２０のゲートは、それぞれ反転入力端子Ｖｉｎ（−）、正転入力端子Ｖｉｎ（＋）に接続される。反転入力端子Ｖｉｎ（−）は、出力端子ＶＯＵＴ２とボルテージフォロア接続される。定電流源として動作するＮチャンネルＭＯＳトランジスタ２１のソースは負電圧電源ＶＳＳに接続され、ドレインはＮチャンネルＭＯＳトランジスタ１９、２０のソースに接続され、ゲートはバイアス電源ＢＮ１に接続され一定のドレイン電流を流す。
【００５９】
ＰチャンネルＭＯＳトランジスタ１７のソースは正電圧電源ＶＤＤに接続され、ゲートとドレインはＮチャンネルＭＯＳトランジスタ１９のドレインに接続される。ＰチャンネルＭＯＳトランジスタ１８のソースは正電圧電源ＶＤＤに接続され、ゲートはＰチャンネルＭＯＳトランジスタ１７のゲートに接続され、ドレインはＮチャンネルＭＯＳトランジスタ２０のドレインに接続される。このＮチャンネルＭＯＳトランジスタ２０のドレインとＰチャンネルＭＯＳトランジスタ１８とが接続されるノードは、差動増幅回路入力段１０１の出力端子ＡＯＵＴ２となる。出力端子ＡＯＵＴ２は増幅器のＰチャンネルＭＯＳトランジスタ３３のゲートに接続される。
【００６０】
尚、本実施形態のプッシュプル増幅回路は実施の形態１のプッシュプル増幅回路と同様であるので説明を省略する。
【００６１】
次に、図３および図４を用いてＶＯＵＴ２の立ち上がり及び立ち下がりの動作について説明する。図４は本実施形態にかかる演算増幅器の出力波形を示す図であり、それぞれＢＮ１、Ｎ５Ｇ、ＶＯＵＴ２の時間と電圧の関係を示している。
【００６２】
出力端子ＶＯＵＴ２の立ち上がり動作の際には、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）の電位が上がり、それに伴いノード２の電位が上昇する。ノード２の電位が上昇することで、寄生容量２２を介してＮチャンネルＭＯＳトランジスタ２１のゲートの電位（ノードＢＮ１）も上昇する。一時的にＮチャンネルＭＯＳトランジスタ２１のゲートの電位が上昇することで、ＮチャンネルＭＯＳトランジスタ２１のゲートとソースとの間の電位差が大きくなり、バイアス電流が増加して、スルーレートが向上する。このとき、出力段のＮチャンネルＭＯＳトランジスタ３５のゲート電位（ノードＮ５Ｇ）は変動しないため、容量素子２３は差動増幅回路入力段１０１の定電流源のＰチャンネルＭＯＳトランジスタ２１のゲート電位（ノードＢＮ１）に影響しない。
【００６３】
一方、出力端子ＶＯＵＴ２の立ち下がり動作の際、反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）の電位が大きく下降し、それに伴いノード２の電位が下降する。ノード２の電位が下降することで、寄生容量２２を介してＮチャンネルＭＯＳトランジスタ２１のゲートの電位も下降する。
【００６４】
また、出力端子ＶＯＵＴ２の立ち下がり動作のタイミングで、プッシュプル増幅回路出力段１０２のＮチャンネルＭＯＳトランジスタ３５のゲート電位（ノードＮ５Ｇ）が上がる。ここで、差動増幅回路入力段１０１のＮチャンネルＭＯＳトランジスタ２１のゲート（ノードＢＮ１）と、プッシュプル増幅回路出力段１０２を構成するＮチャンネルＭＯＳトランジスタ３５のゲート（ノードＮ５Ｇ）は容量素子２３を介して接続されている。
したがって、この場合はＮチャンネルＭＯＳトランジスタ２１のゲート電位（ノードＢＮ１）は容量素子２３を介して引き上げられる。よって、ＮチャンネルＭＯＳトランジスタ２１のゲート電位は、ＮチャンネルＭＯＳトランジスタ３５とＮチャンネルＭＯＳトランジスタ２１を接続しない場合と比べて、高くなる。
【００６５】
つまり、寄生容量２２に起因して電位が下降したＮチャンネルＭＯＳトランジスタ２１のゲートに、ＮチャンネルＭＯＳトランジスタ３５のゲート（ノードＮ５Ｇ）を用いて、逆相の電位（差動増幅回路入力段１０１へ入力される入力信号ＳＩＮ２と逆に変動する電位）を印加することで、ＮチャンネルＭＯＳトランジスタ２１のゲート電位を引き上げることができる。この時、ＮチャンネルＭＯＳトランジスタ３５のゲート（ノードＮ５Ｇ）と接続される側の容量素子２３の端子に対して、差動増幅回路入力段１０１に入力される入力信号ＳＩＮ２の電位と逆に変動する電位が供給される。
これにより、定電流源のＮチャンネルＭＯＳトランジスタ２１のゲートとソースとの間の電位差を大きくすることができ、バイアス電流値が大きくなり、高スルーレートとなる。
【００６６】
本実施形態にかかる発明では、プッシュプル増幅回路出力段１０２のＮチャンネルＭＯＳトランジスタ３５のゲートと差動増幅回路入力段１０１の定電流源のＮチャンネルＭＯＳトランジスタ２１のゲートとの間に容量素子２３を設けることで、寄生容量２２による出力立ち上がり時のスルーレート向上を損なわずに、出力立ち下がり時のスルーレートの低下を上記の動作説明に示すように改善することができる。これにより、出力の立ち上がりと立ち下がりのいずれの動作においても高いスルーレートが得られる。
【００６７】
尚、本実施形態ではプッシュプル増幅回路出力段１０２に差動出力電圧をレベルシフトして出力するレベルシフト回路（定電流源８、９、ＰチャンネルＭＯＳトランジスタ２、ＮチャンネルＭＯＳトランジスタ４で構成）を有し、プッシュプル出力回路は、差動出力電圧とレベルシフトされた電圧とに基づいて駆動する。しかし、レベルシフト回路は本実施形態にかかる発明において必ずしも必要な構成要素ではなく、必要に応じて省略することもできる。レベルシフト回路を省略した場合は、プッシュプル出力回路は差動出力電圧に基づいて駆動する。
【００６８】
また、ＮチャンネルＭＯＳトランジスタ２１のゲート（ノードＢＮ１）と、ＮチャンネルＭＯＳトランジスタ３５のゲート（ノードＮ５Ｇ）を接続する容量素子２３の容量は、微少なもので充分な効果を得ることができる。
【００６９】
例えば、図５に示すように、バイアス配線（ノードＢＮ１）と出力段トランジスタ（ＮチャンネルＭＯＳトランジスタ３５）のゲートをレイアウトにより容量カップリングさせることで、レイアウト面積を増やすことなくスルーレートを向上することができる。
【００７０】
また、例えば、図６、図７に示すように、バイアス配線（ノードＢＮ１）と出力段トランジスタ（ＮチャンネルＭＯＳトランジスタ３５）のゲートに接続するノード（Ｎ５Ｇ）をレイアウトにより容量カップリングさせることで、レイアウト面積を増やすことなくスルーレートを向上することもできる。
【００７１】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００７２】
３    ＰチャンネルＭＯＳトランジスタ（第２のトランジスタ）
５    ＮチャンネルＭＯＳトランジスタ（第３のトランジスタ）
１４    ＰチャンネルＭＯＳトランジスタ（第１のトランジスタ）
１５    寄生容量
１６    容量素子
１０１    差動増幅回路入力段
１０２    プッシュプル増幅回路出力段
【図１】
2010226592.tif 000003
【図２】
2010226592.tif 000004
【図３】
2010226592.tif 000005
【図４】
2010226592.tif 000006
【図５】
2010226592.tif 000007
【図６】
2010226592.tif 000008
【図７】
2010226592.tif 000009
【図８】
2010226592.tif 000010
【図９】
2010226592.tif 000011
【図１０】
2010226592.tif 000012
【図１１】
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