(57)【要約】【課題】従来の仕様に対して２倍の半導体記憶チップを搭載することが可能となり、特性を悪化させることのないメモリモジュールを提供する。【解決手段】半導体記憶チップを含むメモリモジュールが、データ転送のタイミングを決める互いに相補的な２つの信号が入出力される半導体記憶チップが有する２つのパッドのうち一方のパッドに、２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して２つの信号のうち他方の信号に換えて印加する基準電圧生成回路を有する。【選択図】図１
2010020433.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶チップを含むメモリモジュールであって、
データ転送のタイミングを決める互いに相補的な２つの信号が入出力される前記半導体記憶チップが有する２つのパッドのうち一方のパッドに、前記２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して前記２つの信号のうち他方の信号に換えて印加する基準電圧生成回路、
を有することを特徴とするメモリモジュール。
【請求項２】
前記２つのパッドのうち他方のパッドに、
前記２つの信号のうち一方の信号が入出力されている、
ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記２つのパッドのうち他方のパッドに前記２つの信号のうち一方の信号が入出力される半導体記憶チップの個数と、
データ信号が共通に入力される半導体記憶チップの個数とが、
同じである、
ことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
データ信号が共通に入力される複数の半導体記憶チップがそれぞれ有する一方または他方のパッドに、前記基準電圧生成回路が生成する前記基準電圧を印加する、
ことを特徴とする請求項１から請求項３のいずれかに記載のメモリモジュール。
【請求項５】
前記基準電圧生成回路が、
第１の電圧と第２の電圧とを抵抗分圧して前記基準電圧を生成する、
ことを特徴とする請求項１から請求項４のいずれかに記載のメモリモジュール。
【請求項６】
データ転送のタイミングを決める互いに相補的な２つの信号が入出力される半導体記憶チップが有する２つのパッドのうち一方のパッドに、前記２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して印加する、
ことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュールに関し、特に、複数の半導体記憶チップを搭載するメモリモジュールに関する。
【背景技術】
【０００２】
ＤＤＲ（Double Data Rate）２−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、または、ＤＤＲ３−ＳＤＲＡＭのＵｎｂｕｆｆｅｒｅｄ  ＤＩＭＭ（Dual Inline Memory Module）、ＳＯ（Small Outline）−ＤＩＭＭのＪＥＤＥＣ仕様では、１つのメモリモジュールにおいて、搭載する半導体記憶チップとして、単品では、ｘ８半導体記憶チップまでしか搭載できない仕様になっている。
【０００３】
これは、データ信号ＤＱとデータストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとの仕様によるもので、上記ＪＥＤＥＣ仕様では、８データ信号ＤＱに対して１データストローブ信号ＤＱＳと１データストローブバー信号／ＤＱＳとが対となる仕様になっているからである（図６参照）。
【０００４】
たとえば、図６においては、メモリモジュールは、ｘ８半導体記憶チップＤ０〜Ｄ１５の１６個のｘ８半導体記憶チップを有している。
【０００５】
このうち、ｘ８半導体記憶チップＤ０とＤ８とにおいては、データ信号ＤＱ０〜ＤＱ７が、データ信号ＤＱ０〜ＤＱ７パッドを介して入出力され、データストローブ信号ＤＱＳ０がデータストローブ信号ＤＱＳパッドを介して入出力され、データストローブバー信号／ＤＱＳ０がデータストローブバー信号／ＤＱＳパッドを介して入力される。
【０００６】
すなわち、データ信号ＤＱ０〜ＤＱ７の８データ信号ＤＱと、この信号と対となる１データストローブ信号ＤＱＳおよび１データストローブバー信号／ＤＱＳは、ｘ８半導体記憶チップＤ０とＤ８とにおいて、同数のパッドに対して、入出力されている。
【０００７】
ｘ８半導体記憶チップＤ０とＤ８と同様に、ｘ８半導体記憶チップＤ１とＤ９、ｘ８半導体記憶チップＤ２とＤ１０、ｘ８半導体記憶チップＤ３とＤ１１、ｘ８半導体記憶チップＤ４とＤ１２、ｘ８半導体記憶チップＤ５とＤ１３、ｘ８半導体記憶チップＤ６とＤ１４、ｘ８半導体記憶チップＤ７とＤ１５においても、８データ信号ＤＱに対して１データストローブ信号ＤＱＳおよび１データストローブバー信号／ＤＱＳとが入力されている。
【０００８】
このＪＥＤＥＣ仕様において、ｘ４半導体記憶チップを搭載しようとすると、２つのｘ４半導体記憶チップで、１ペアのデータストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳを、共通に接続しなければならない（図７参照）。
【０００９】
たとえば、図７に示すように、メモリモジュールは、ｘ４半導体記憶チップＤ０〜Ｄ３１の３２個のｘ４半導体記憶チップを有している。このうち、ｘ４半導体記憶チップＤ０とＤ１６とにおいては、データ信号ＤＱ０〜ＤＱ３が、データ信号ＤＱ０〜ＤＱ３パッドを介して入出力され、データストローブ信号ＤＱＳ０がデータストローブ信号ＤＱＳパッドを介して入出力され、データストローブバー信号／ＤＱＳ０がデータストローブバー信号／ＤＱＳパッドを介して入出力されている。
【００１０】
また、ｘ４半導体記憶チップＤ１とＤ１７とにおいては、データ信号ＤＱ４〜ＤＱ７が、データ信号ＤＱ０〜ＤＱ３パッドを介して入出力され、データストローブ信号ＤＱＳ０がデータストローブ信号ＤＱＳパッドを介して入出力され、データストローブバー信号／ＤＱＳ０がデータストローブバー信号／ＤＱＳパッドを介して入出力されている。
【００１１】
なお、このようなメモリモジュールに半導体記憶チップを搭載する従来技術として、特許文献１から特許文献３による技術が知られている。
【特許文献１】特開２００５−０８５２６７号公報
【特許文献２】特開２００７−３３５５２８号公報
【特許文献３】特開平１０−０６５２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図７のような接続をすると、次のような問題がある。
＜１：Ｗｒｉｔｅの場合の問題＞
Ｗｒｉｔｅの場合において、４データ信号ＤＱは、ｘ４半導体記憶チップＤ０とＤ１６またはｘ４半導体記憶チップＤ１とＤ１７との、２個の半導体記憶チップに入力するのに対して、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳは、ｘ４半導体記憶チップＤ０とＤ１６およびｘ４半導体記憶チップＤ１とＤ１７の、４個の半導体記憶チップに入力することになる。そのため、データ信号ＤＱと、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとの、接続数の比におけるバランスが崩れ、スキューずれを起こす。
【００１３】
すなわち、メモリモジュールが、ｘ８半導体記憶チップを搭載する通常の場合には、データ信号ＤＱの接続数：データストローブ信号ＤＱＳの接続数（またはデータストローブバー信号／ＤＱＳの接続数）＝１：１、である。これに対して、ｘ４半導体記憶チップを搭載の場合には、データ信号ＤＱの接続数：データストローブ信号ＤＱＳの接続数（またはデータストローブバー信号／ＤＱＳの接続数）＝１：２、となる。
【００１４】
このように、データ信号ＤＱとデータストローブ信号ＤＱＳとの接続数の比が１：１とならない場合には、データ信号ＤＱとデータストローブ信号ＤＱＳとが、ｘ８半導体記憶チップの内部回路に入力されるタイミングに、ずれが生じてしまう可能性がある。そのため、ｘ８半導体記憶チップに、データ信号ＤＱによるデータを正常に書き込むことができないという問題がある。
【００１５】
＜２：Ｒｅａｄの場合の問題＞
また、Ｒｅａｄの場合において、半導体記憶チップＤ０とＤ１は、データ信号ＤＱを出力する場合に、データストローブ信号ＤＱＳ０（またはデータストローブバー信号／ＤＱＳ０）を、それぞれ出力するが、この出力する信号にスキューがあると（図８参照）、瞬間的にではあるが、出力のＨｉｇｈレベルとＬｏｗレベルとがぶつかり、貫通電流を流す可能性がある（図９参照）。そのため、半導体記憶チップが破壊される可能性がある。また、半導体記憶チップの信頼性上の問題が生じる可能性がある。
【００１６】
上記に説明したように、従来の仕様において、メモリモジュールに２倍の半導体記憶チップを搭載しようとすると、データ信号ＤＱとデータストローブ信号ＤＱＳとの接続数の比が１：１とならないために、入出力信号の特性を悪化させてしまうため、メモリモジュールに２倍の半導体記憶チップを搭載することができないという問題がある。
【００１７】
本発明は、このような事情に鑑みてなされたもので、たとえば、従来の仕様に対して２倍の半導体記憶チップを搭載することが可能となり、特性を悪化させることのないメモリモジュールを提供することにある。
【課題を解決するための手段】
【００１８】
この発明は上述した課題を解決するためになされたもので、半導体記憶チップを含むメモリモジュールであって、データ転送のタイミングを決める互いに相補的な２つの信号が入出力される前記半導体記憶チップが有する２つのパッドのうち一方のパッドに、前記２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して前記２つの信号のうち他方の信号に換えて印加する基準電圧生成回路、を有することを特徴とする。
【発明の効果】
【００１９】
この発明によれば、半導体記憶チップを有するメモリモジュールが有する基準電圧生成回路が、データ転送のタイミングを決める互いに相補的な２つの信号（データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳ）が入出力される半導体記憶チップが有する２つのパッド（データストローブ信号ＤＱＳパッドとデータストローブバー信号／ＤＱＳパッド）のうち一方のパッド（たとえば、データストローブバー信号／ＤＱＳパッド）に、２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して印加する。
【００２０】
これにより、半導体記憶チップが有する一方のパッド（たとえば、データストローブバー信号／ＤＱＳパッド）には、データストローブ信号ＤＱＳまたはデータストローブバー信号／ＤＱＳを入力する必要がなくなる。
【００２１】
従って、従来の仕様において、メモリモジュールに２倍の半導体記憶チップを搭載した場合においても、データ信号ＤＱとデータストローブ信号ＤＱＳとの接続数の比を１：１とすることが可能となるために、入出力信号の特性を悪化させてしまうことがない。よって、従来の仕様において、メモリモジュールに２倍の半導体記憶チップを搭載することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
＜第１の実施形態＞
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態によるメモリモジュールの構成を示す概略ブロック図である。ここでは、メモリモジュールが複数のｘ４半導体記憶チップを有する場合について説明する。
【００２３】
まず、第１の実施形態の構成の概要について説明する。
（１）まず、ｘ８半導体記憶チップまでしか搭載できない仕様のメモリモジュールにおいて、ｘ４半導体記憶チップを、ｘ８半導体記憶チップを搭載する場合の個数の２倍搭載する。
（２）次に、メモリモジュールのデータストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとの相補信号を、２つのｘ４半導体記憶チップに、１つづつ供給する。
（３）次に、ｘ４半導体記憶チップのデータストローブ信号ＤＱＳ、データストローブバー信号／ＤＱＳに接続されなかったパッドに、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの抵抗分割による基準電圧１／２Ｖｄｄを印加する。
【００２４】
上記構成により、メモリモジュールに、ｘ８半導体記憶チップに代えて、ｘ４半導体記憶チップをｘ８半導体記憶チップの場合の２倍の個数搭載した場合には、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとは、搭載されている半導体記憶チップの半数の半導体記憶チップに入力される。よって、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとは、ｘ８半導体記憶チップを搭載した場合と同数の半導体記憶チップに入力される。
【００２５】
また、半導体記憶チップの個数は２倍になるが、１つの半導体記憶チップが有するデータ信号ＤＱパッドの数は、ｘ８の８個からｘ４の４個と、半数になっている。そのため、１つのデータ信号ＤＱに対しては、ｘ４半導体記憶チップをｘ８半導体記憶チップの２倍搭載した場合でも、ｘ８半導体記憶チップを搭載した場合と同数の半導体記憶チップに入力されることになる。
【００２６】
よって、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとが入力される半導体記憶チップの個数と、データ信号ＤＱが入力される半導体記憶チップの個数とは、ｘ８半導体記憶チップを搭載した場合と同数である。よって、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとデータ信号ＤＱとが、半導体記憶チップに入力されるタイミングは、ｘ４半導体記憶チップをｘ８半導体記憶チップを搭載する場合の個数の２倍搭載した場合においても、ｘ８半導体記憶チップを搭載する場合と、同様となる。
【００２７】
上記構成により、第１の実施形態によるメモリモジュールは、入出力信号の特性を悪化させてしまうことなく、ｘ８半導体記憶チップまでしか搭載できない仕様のメモリモジュールにおいてｘ４半導体記憶チップを２倍搭載することができる。
【００２８】
＜構成＞
次に、図１を用いて、第１の実施形態によるメモリモジュールの構成について、詳細に説明する。この図１では、メモリモジュールが有している複数のｘ４半導体記憶チップＤ０〜Ｄ３１のうち、ｘ４半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７についてのみ説明する。また、ここでは、本実施形態に関する構成のみについて説明する。
【００２９】
図１において、ｘ４半導体記憶チップＤ０のデータストローブ信号ＤＱＳパッドは、メモリモジュールが有するデータストローブ信号ＤＱＳ０端子に接続されている。また、ｘ４半導体記憶チップＤ０のデータストローブバー信号／ＤＱＳパッドには、基準電圧生成回路１が生成した基準電圧が印加されている。
【００３０】
この基準電圧生成回路１は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとを、抵抗Ｒ１と抵抗Ｒ２とで抵抗分圧して基準電圧を生成する。そして、基準電圧生成回路１が有する抵抗Ｒ１と抵抗Ｒ２との接続点と、ｘ４半導体記憶チップＤ０のデータストローブバー信号／ＤＱＳパッドとが、接続されている。なお、基準電圧生成回路１は、たとえば、抵抗Ｒ１と抵抗Ｒ２との抵抗の値を同じとし、基準電圧として１／２Ｖｄｄレベルの電圧を生成する。
【００３１】
よって、ｘ４半導体記憶チップＤ０のデータストローブバー信号／ＤＱＳパッドには、基準電圧生成回路１が生成した１／２Ｖｄｄレベルの電圧である基準電圧が印加されている。
【００３２】
ｘ４半導体記憶チップＤ０のデータ信号ＤＱ０〜ＤＱ３パッドは、メモリモジュールのデータ信号ＤＱ０〜ＤＱ３端子と、それぞれ対応して接続されている。
【００３３】
このメモリモジュールのデータ信号ＤＱ０〜ＤＱ３端子は、ｘ４半導体記憶チップＤ０のデータ信号ＤＱ０〜ＤＱ３パッドと、ｘ４半導体記憶チップＤ１６のデータ信号ＤＱ０〜ＤＱ３パッドとに、共通に接続されている。
【００３４】
メモリモジュールのデータ信号ＤＱ０〜ＤＱ３端子がｘ４半導体記憶チップＤ０と共通に接続されているｘ４半導体記憶チップＤ１６は、ｘ４半導体記憶チップＤ０と同様に、データストローブ信号ＤＱＳパッドは、メモリモジュールが有するデータストローブ信号ＤＱＳ０端子に接続されており、データストローブバー信号／ＤＱＳパッドには、基準電圧生成回路１が生成した基準電圧が印加されている。
【００３５】
一方、ｘ４半導体記憶チップＤ１のデータストローブバー信号／ＤＱＳパッドは、メモリモジュールが有するデータストローブバー信号／ＤＱＳ０端子に接続されている。また、ｘ４半導体記憶チップＤ１のデータストローブ信号ＤＱＳパッドには、基準電圧生成回路２が生成した基準電圧が印加されている。
【００３６】
この基準電圧生成回路２の構成は、基準電圧生成回路１の構成と同様である。よって、ｘ４半導体記憶チップＤ１のデータストローブ信号ＤＱＳパッドには、基準電圧生成回路２が生成した１／２Ｖｄｄレベルの電圧である基準電圧が印加されている。
【００３７】
また、ｘ４半導体記憶チップＤ１のデータ信号ＤＱ０〜ＤＱ３パッドは、メモリモジュールのデータ信号ＤＱ４〜ＤＱ７端子と、それぞれ対応して接続されている。
【００３８】
このメモリモジュールのデータ信号ＤＱ４〜ＤＱ７端子は、ｘ４半導体記憶チップＤ１のデータ信号ＤＱ０〜ＤＱ３パッドと、ｘ４半導体記憶チップＤ１７のデータ信号ＤＱ０〜ＤＱ３パッドとに、共通に接続されている。
【００３９】
このメモリモジュールのデータ信号ＤＱ４〜ＤＱ７端子がｘ４半導体記憶チップＤ０と共通に接続されているｘ４半導体記憶チップＤ１７は、ｘ４半導体記憶チップＤ１と同様に、データストローブバー信号／ＤＱＳパッドは、メモリモジュールが有するデータストローブバー信号／ＤＱＳ０端子に接続されており、データストローブ信号ＤＱＳパッドには、基準電圧生成回路２が生成した基準電圧が印加されている。
【００４０】
なお、ここでは、データ転送のタイミングを決める互いに相補的な２つの信号であるデータストローブ信号ＤＱＳ０とデータストローブバー信号／ＤＱＳ０と、この信号に対応するデータ信号ＤＱ０〜ＤＱ７とが入出力されるｘ４半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７についてのみ説明したが、他の、ｘ４半導体記憶チップについても、その接続は、同様である。
【００４１】
例えば、メモリモジュールが有するデータストローブ信号ＤＱＳ０端子、データストローブバー信号／ＤＱＳ０端子、データ信号ＤＱ０〜３端子およびデータ信号ＤＱ４〜７端子と、ｘ４半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７がそれぞれ有するデータストローブ信号ＤＱＳパッド、データストローブバー信号／ＤＱＳパッド、データ信号ＤＱ０〜３パッドとの接続は、メモリモジュールが有するデータストローブ信号ＤＱＳ１端子、データストローブバー信号／ＤＱＳ１端子、データ信号ＤＱ８〜１１端子およびデータ信号ＤＱ１２〜１５端子と、ｘ４半導体記憶チップＤ２、Ｄ３、Ｄ１８およびＤ１９がそれぞれ有するデータストローブ信号ＤＱＳパッド、データストローブバー信号／ＤＱＳパッド、データ信号ＤＱ０〜３パッドとの接続と、同様である。
【００４２】
上記に説明したように、本実施形態によるメモリモジュールは、データ転送のタイミングを決める互いに相補的な２つの信号（データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳ）が入出力される半導体記憶チップが有する２つのパッド（データストローブ信号ＤＱＳパッドとデータストローブバー信号／ＤＱＳパッド）のうち、一方のパッド（たとえば、データストローブバー信号／ＤＱＳパッド）に、
この２つの信号のうち一方の信号（たとえば、データストローブ信号ＤＱＳ）のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧（たとえば、１／２Ｖｄｄレベルの電圧）を生成して印加する基準電圧生成回路１を有している。
【００４３】
そして、２つのパッドのうち他方のパッド（たとえば、データストローブ信号ＤＱＳパッド）に、２つの信号のうち一方の信号（たとえば、データストローブ信号ＤＱＳ）が入出力されている。
【００４４】
また、データ信号（たとえば、データ信号ＤＱ０〜ＤＱ３）が共通に入力される半導体記憶チップの個数（たとえば、半導体記憶チップＤ０とＤ１６の２個）と、２つのパッドのうち他方のパッド（たとえば、データストローブ信号ＤＱＳパッド）に２つの信号のうち一方の信号（たとえば、データストローブ信号ＤＱＳ）が入出力される半導体記憶チップの個数（たとえば、半導体記憶チップＤ０とＤ１６の２個）とが、同じである。
【００４５】
また、複数の半導体記憶チップのうち、２つのパッドのうち一方のパッドに基準電圧が印加され、他方のパッドに２つの信号のうち一方の信号が入出力される半導体記憶チップ（たとえば、半導体記憶チップＤ０とＤ１６）の個数と、２つのパッドのうち他方のパッドに基準電圧が印加され、一方のパッドに２つの信号のうち他方の信号が入出力される半導体記憶チップの個数（たとえば、半導体記憶チップＤ１とＤ１７）とが、それぞれ２個と、同じである。
【００４６】
また、データ信号（たとえば、データ信号ＤＱ０〜ＤＱ３）が共通に入力される複数の半導体記憶チップ（たとえば、半導体記憶チップＤ０とＤ１６）がそれぞれ有する一方または他方のパッド（たとえば、データストローブバー信号／ＤＱＳパッド）に、基準電圧生成回路１が生成する基準電圧が共通に印加されている。
【００４７】
＜半導体記憶チップの一例としての内部構成＞
次に、図２を用いて、半導体記憶チップＤ１００の、一例としての内部構成について説明する。なお、この半導体記憶チップＤ１００は、図１のメモリモジュールが有している半導体記憶チップＤ０〜Ｄ３１のうち、いずれかの半導体記憶チップである。半導体記憶チップＤ１００は、データストローブ信号ＤＱＳパッドとデータストローブバー信号／ＤＱＳパッドとから入力される信号のレシーバとして、コンパレータ２０を内部に有している。
【００４８】
このコンパレータ２０の一方の端子は、この半導体記憶チップＤ１００が有しているデータストローブ信号ＤＱＳパッドに接続されている。また、このコンパレータ２０の他方の端子は、この半導体記憶チップＤ１００が有しているデータストローブバー信号／ＤＱＳパッドに接続されている。
【００４９】
そして、コンパレータ２０は、一方の端子から入力された信号と、他方の端子から入力された信号との電圧を比較し、比較した結果を、データストローブ入力信号ＤＱＳ＿ｉｎとして、内部回路２１に出力する。
【００５０】
たとえば、このコンパレータ２０は、一方の端子から入力された信号が、他方の端子から入力された信号より電圧が高い場合には、電圧がＨｉｇｈレベルであるデータストローブ入力信号ＤＱＳ＿ｉｎを、内部回路２１に出力する。逆に、このコンパレータ２０は、一方の端子から入力された信号が、他方の端子から入力された信号より電圧が低い場合には、電圧がＬｏｗレベルであるデータストローブ入力信号ＤＱＳ＿ｉｎを、内部回路２１に出力する。
【００５１】
すなわち、コンパレータ２０は、一方の端子から入力された信号と、他方の端子から入力された信号とに対して、作動アンプとして機能する。
【００５２】
Ｗｒｉｔｅの場合においては、内部回路２１は、コンパレータ２０から入力されたデータストローブ入力信号ＤＱＳ＿ｉｎの電圧が、ＨｉｇｈレベルからＬｏｗレベルまたはＬｏｗレベルからＨｉｇｈレベルに変化するタイミングに応じて、データ信号ＤＱ０〜ＤＱ３パッドを介して入力されたデータ信号を、内蔵する記憶素子に記憶させる。
【００５３】
逆に、Ｒｅａｄの場合においては、内部回路２１は、内蔵する記憶素子からデータを読み出し、データ信号ＤＱ０〜ＤＱ３パッドを介して読み出したデータを出力するとともに、データストローブ信号ＤＱＳを生成してデータストローブ信号ＤＱＳパッドに出力し、データストローブバー信号／ＤＱＳを生成してデータストローブバー信号／ＤＱＳパッドに出力する。
【００５４】
なお、内部回路２１は、Ｗｒｉｔｅの場合とＲｅａｄの場合とにおいて、データストローブ信号ＤＱＳパッドに対して入出力する信号が干渉しないように、たとえば、データストローブ信号ＤＱＳパッドと入出力するためのスリーステートバッファを有していてもよい。また、同様に、内部回路２１は、データストローブバー信号／ＤＱＳパッドと入出力するためのスリーステートバッファを有していてもよい。
【００５５】
＜Ｗｒｉｔｅの場合の動作＞
次に、図３を用いて、図１および図２を用いて説明した本実施形態によるメモリモジュールの、Ｗｒｉｔｅの場合における動作について説明する。Ｗｒｉｔｅの場合、メモリモジュールのデータストローブ信号ＤＱＳ端子およびデータストローブバー信号／ＤＱＳ端子には、それぞれ逆相のクロッキング信号、すなわち、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとが、それぞれ対応して外部の制御回路から入力される。
【００５６】
ここで、メモリモジュールにおいては、上述したように、メモリモジュールのデータストローブ信号ＤＱＳ０端子は、半導体記憶チップＤ０とＤ１６とのデータストローブ信号ＤＱＳパッドと接続されているが、メモリモジュールのデータストローブバー信号／ＤＱＳ０端子は、半導体記憶チップＤ０とＤ１６とのデータストローブバー信号／ＤＱＳパッドと接続されていない。
【００５７】
よって、半導体記憶チップＤ０とＤ１６とには、逆相のクロッキング信号のうち、一方の信号のみ入力される。すなわち、半導体記憶チップＤ０とＤ１６とのデータストローブ信号ＤＱＳパッドにのみ、データストローブ信号ＤＱＳ０が入力される。
【００５８】
なお、この半導体記憶チップＤ０とＤ１６とのデータストローブバー信号／ＤＱＳパッドには、基準電圧生成回路１が生成した基準電圧が、常に入力されている。
【００５９】
よって、半導体記憶チップＤ０とＤ１においては、図３（ａ）に示すように、データストローブバー信号／ＤＱＳパッドには、基準電圧生成回路１が生成した基準電圧である１／２Ｖｄｄレベルの電圧が入力され、データストローブ信号ＤＱＳパッドには、データストローブ信号ＤＱＳが入力される。
【００６０】
一方、このメモリモジュールにおいては、上述したように、メモリモジュールのデータストローブバー信号／ＤＱＳ０端子は、半導体記憶チップＤ１とＤ１７とのデータストローブバー信号／ＤＱＳパッドと接続されているが、メモリモジュールのデータストローブ信号ＤＱＳ０端子は、半導体記憶チップＤ１とＤ１７とのデータストローブ信号ＤＱＳパッドと接続されていない。
【００６１】
よって、半導体記憶チップＤ１とＤ１７とには、逆相のクロッキング信号のうち、他方の信号のみ入力される。たとえば、半導体記憶チップＤ１とＤ１７とのデータストローブバー信号／ＤＱＳパッドにのみ、データストローブバー信号／ＤＱＳ０が入力される。
【００６２】
なお、この半導体記憶チップＤ１とＤ１７とのデータストローブ信号ＤＱＳパッドには、基準電圧生成回路２が生成した基準電圧が、常に入力されている。
【００６３】
よって、半導体記憶チップＤ１とＤ１７においては、図３（ｂ）に示すように、データストローブ信号ＤＱＳパッドには、基準電圧生成回路２が生成した基準電圧である１／２Ｖｄｄレベルの電圧が入力され、データストローブバー信号／ＤＱＳパッドには、データストローブバー信号／ＤＱＳが入力される。
【００６４】
ここで、図２を用いて説明したように、半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７は、データストローブ信号ＤＱＳパッドとデータストローブバー信号／ＤＱＳパッドとから入力された信号を、作動アンプとして機能するコンパレータ２０を介して、データストローブ入力信号ＤＱＳ＿ｉｎとして、内部回路２１に出力する。
【００６５】
そして、このコンパレータ２０は、上述したように、一方の端子から入力された信号が、他方の端子から入力された信号より電圧が高い場合には、電圧がＨｉｇｈハイレベルであるデータストローブ入力信号ＤＱＳ＿ｉｎを、内部回路２１に出力する。逆に、このコンパレータ２０は、一方の端子から入力された信号が、他方の端子から入力された信号より電圧が低い場合には、電圧がＬｏｗレベルであるデータストローブ入力信号ＤＱＳ＿ｉｎを、内部回路２１に出力する。
【００６６】
よって、半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７のコンパレータ２０は、いずれも、図３（ｃ）に示すように、データストローブ信号ＤＱＳまたはデータストローブバー信号／ＤＱＳの電位が変位するタイミングに応じて電位が変位するデータストローブ入力信号ＤＱＳ＿ｉｎを、内部回路２１に出力する。
【００６７】
すなわち、半導体記憶チップ内では、この相補信号を作動アンプとしてのコンパレータ２０で受け、データストローブ入力信号ＤＱＳ＿ｉｎという単一信号として内部回路２１に供給する。
【００６８】
そのため、作動アンプとして機能するコンパレータ２０に対して、入力信号の１つが電源電圧Ｖｄｄと接地電圧Ｖｓｓとの中間レベル（１／２Ｖｄｄ）で固定されていても、このコンパレータ２０の出力信号であるデータストローブ入力信号ＤＱＳ＿ｉｎは、正常にクロッキング信号を内部回路２１に出力することが可能である。
【００６９】
そして、半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７の各半導体記憶チップにおいて、内部回路２１は、コンパレータ２０から入力されたデータストローブ入力信号ＤＱＳ＿ｉｎの電圧が変化するタイミングに応じて、データ信号ＤＱ０〜ＤＱ３パッドを介して入力されたデータ信号を、内蔵する記憶素子に記憶させる。
【００７０】
よって、外部の制御回路は、データストローブ信号ＤＱＳまたはデータストローブバー信号／ＤＱＳとデータ信号ＤＱとにより、半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７に、対応するデータ信号ＤＱの値を、書き込むことができる。
【００７１】
また、この場合、データ信号ＤＱ端子とデータストローブ信号ＤＱＳ端子との接続数、および、データ信号ＤＱ端子とデータストローブバー信号／ＤＱＳ端子との接続数の比も、それぞれ１：１であり、接続数における仕様通りのバランスが実現できている。そのため、データストローブ信号ＤＱＳまたはデータストローブバー信号／ＤＱＳとデータ信号ＤＱとの間で、スキューずれも無く入力タイミングマージンに影響が出ない。
【００７２】
従って、本実施形態によるメモリモジュールにおいては、メモリモジュールに２倍の半導体記憶チップを搭載した場合においても、データを正常に書き込むことが可能である。
【００７３】
＜Ｒｅａｄの場合の動作＞
次に、図１および図２を用いて説明した本実施形態によるメモリモジュールの、Ｒｅａｄの場合における動作について説明する。Ｒｅａｄの場合は、半導体記憶チップＤ０、Ｄ１、Ｄ１６およびＤ１７は、それぞれ、データストローブ信号ＤＱＳパッドおよびデータストローブバー信号／ＤＱＳパッドから、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳを、出力する。
【００７４】
しかし、このメモリモジュールにおいては、上述したように、メモリモジュールのデータストローブ信号ＤＱＳ０端子は、半導体記憶チップＤ０とＤ１とのデータストローブ信号ＤＱＳパッドに接続されている。また、メモリモジュールのデータストローブバー信号／ＤＱＳ０端子は、半導体記憶チップＤ１とＤ１７とのデータストローブ信号ＤＱＳパッドに接続されている。
【００７５】
また、半導体記憶チップＤ０とＤ１とは、チップセレクト信号ＣＳ０とチップセレクト信号ＣＳ１、および、クロックイネーブル信号ＣＫＥ０とクロックイネーブル信号ＣＫＥ１とに基いて、半導体記憶チップＤ０と半導体記憶チップＤ１とのうち、いずれかの半導体記憶チップが、読み出し動作をする。すなわち、いずれかの半導体記憶チップが、読み出し動作として、データ信号ＤＱ０〜３パッドからデータ信号ＤＱ０〜３を出力するとともに、データストローブ信号ＤＱＳパッドおよびデータストローブバー信号／ＤＱＳパッドから、データストローブバー信号／ＤＱＳおよびデータストローブバー信号／ＤＱＳを出力する。
【００７６】
よって、Ｒｅａｄの場合は、メモリモジュールのデータストローブ信号ＤＱＳ０端子には、半導体記憶チップＤ０または半導体記憶チップＤ１のうちいずれかの半導体記憶チップがデータストローブ信号ＤＱＳパッドを介して出力したデータストローブ信号ＤＱＳが入力される。
【００７７】
また、Ｒｅａｄの場合は、メモリモジュールのデータストローブバー信号／ＤＱＳ０端子には、半導体記憶チップＤ１または半導体記憶チップＤ１６のうちいずれかの半導体記憶チップがデータストローブバー信号／ＤＱＳパッドを介して出力したデータストローブバー信号／ＤＱＳが入力される。
【００７８】
すなわち、メモリモジュールのデータストローブ信号ＤＱＳ０端子およびデータストローブバー信号／ＤＱＳ０端子には、それぞれ半導体記憶チップＤ０、Ｄ１、Ｄ１６またはＤ１７が出力するデータストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳが、１：１に対応付けられて、入力される。
【００７９】
そのため、メモリモジュールのデータストローブ信号ＤＱＳ０端子およびデータストローブバー信号／ＤＱＳ０端子において、半導体記憶チップから出力されたデータストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとの干渉が起こらない。よって、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳの干渉により生じる、データの読出しにおける信頼性上の問題は生じない。
【００８０】
また、基準電圧生成回路１または基準電圧生成回路２が生成する１／２Ｖｄｄレベルが入力されているデータストローブバー信号／ＤＱＳパッドおよびデータストローブ信号ＤＱＳパッドについては、基準電圧生成回路１または基準電圧生成回路２が出力端子の終端抵抗として作用する。そのため、メモリモジュールの動作には影響を及ぼさない。
【００８１】
従って、本実施形態によるメモリモジュールにおいては、メモリモジュールに２倍の半導体記憶チップを搭載した場合においても、データを正常に読み出すことが可能である。
【００８２】
以上より、本実施形態によるメモリモジュールにおいては、メモリモジュールに２倍の半導体記憶チップを搭載した場合においても、データを正常に書き込むことも読み出すことも可能である。すなわち、本実施形態によるメモリモジュールは、メモリモジュールに、２倍の半導体記憶チップを搭載することが可能である。
【００８３】
＜第２の実施形態＞
次に、図４および図５を用いて、上記に図１から図３を用いて説明した第１の実施形態によるメモリモジュールの構成を、Ｒｅｇｉｓｔｅｒｅｄ  ＤＩＭＭへ応用した場合の構成について説明する。
【００８４】
ＪＥＤＥＣ仕様では、Ｒｅｇｉｓｔｅｒｅｄ  ＤＩＭＭの場合、メモリモジュールに、ｘ４半導体記憶チップまで搭載可能な仕様になっている。たとえば、図４に示すように、メモリモジュールが有するデータ信号ＤＱ０〜ＤＱ３端子、データストローブ信号ＤＱＳ端子、および、データストローブバー信号／ＤＱＳ端子は、ｘ４半導体記憶チップのパッド、たとえば、ｘ４半導体記憶チップＤ０とＤ１８とのパッドに、それぞれ対応して接続されている。よって、メモリモジュールのこれらの端子は、ｘ４半導体記憶チップＤ０とＤ１８とのパッドに、１つづつ接続されている。よって、データ信号ＤＱ０〜ＤＱ３端子の接続数と、データストローブ信号ＤＱＳ端子の接続数との比は、１：１である。
【００８５】
このメモリモジュールにおいて、搭載可能なｘ４半導体記憶チップの数に対して、ｘ２半導体記憶チップを２倍搭載する。この場合でも、図５に示すように、図１を用いて説明したｘ４半導体記憶チップの場合と同様に、ｘ２半導体記憶チップを搭載することが可能である。図１と図５とを対比すると、図１では各ｘ４半導体記憶チップがデータ信号ＤＱ０〜３パッドを有していたのに対して、この図５ではｘ２半導体記憶チップが、データ信号ＤＱ０〜１パッドを有している点が異なる。
【００８６】
なお、図１の場合と同様に、ｘ４半導体記憶チップＤ０〜Ｄ３とＤ３６〜Ｄ３９とのデータストローブ信号ＤＱＳパッドまたはデータストローブバー信号／ＤＱＳパッドの一方のパッドには、基準電圧生成回路１０〜１３が生成した基準電圧が印加されている。そして、他方のパッドには、メモリモジュールのデータストローブ信号ＤＱＳ端子またはデータストローブバー信号／ＤＱＳ端子と接続されている。なお、この基準電圧生成回路１０〜１３は、それぞれ、基準電圧生成回路１と同様の構成を有している。
【００８７】
よって、この第２の実施形態においても、第１の実施形態と同様に、メモリモジュールに、ｘ４半導体記憶チップに代えて、ｘ２半導体記憶チップを、ｘ４半導体記憶チップの場合の個数に対して２倍の個数を搭載した場合には、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとは、搭載されている半導体記憶チップの半数の半導体記憶チップに入力される。よって、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとは、ｘ４半導体記憶チップを搭載した場合と同数の半導体記憶チップに入力される。
【００８８】
また、第１の実施形態と同様に、半導体記憶チップの個数は２倍になるが、１つの半導体記憶チップのデータ信号ＤＱパッドの数はｘ４からｘ２と半数になっている。そのため、データ信号ＤＱは、ｘ４半導体記憶チップを搭載した場合と同数の半導体記憶チップに入力される。
【００８９】
よって、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとが入力される半導体記憶チップの個数と、データ信号ＤＱが入力される半導体記憶チップの個数とは、ｘ４半導体記憶チップを搭載した場合と、同じとなる。よって、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとデータ信号ＤＱとが、半導体記憶チップに入力されるタイミングは、ｘ２半導体記憶チップを２倍搭載した場合においても、ｘ４半導体記憶チップを搭載していた場合と、同様となる。
【００９０】
よって、この２の実施形態においても、上記に説明した第１の実施形態と同様に、メモリモジュールに２倍の半導体記憶チップを搭載した場合においても、データを正常に書き込むことも読み出すことも可能である。すなわち、第２の実施形態においても、第１の実施形態と同様に、メモリモジュールに、２倍の半導体記憶チップを搭載することが可能である。
【００９１】
以上説明したように、本実施形態によれば、従来の仕様に対して、ＤＲＡＭなどの半導体記憶チップを、２倍の個数搭載が可能となり、特性を悪化させることなく最大容量が２倍メモリモジュールを製造できる。
【００９２】
なお、上記においては、メモリモジュールに、ｘ８半導体記憶チップに代えて２倍のｘ４半導体記憶チップを、または、ｘ４半導体記憶チップに代えて２倍のｘ２半導体記憶チップを、搭載する場合について説明した。すなわち、メモリモジュールに、データ信号パッドの個数が半分となる半導体記憶チップを、変更する前の２倍の個数搭載する場合について説明した。
【００９３】
しかし、本実施形態は、これに限られるものではなく、たとえば、メモリモジュールに、データ信号パッドの個数が同じである半導体記憶チップを、変更する前の、２倍の個数搭載する場合についても、同様に、適用可能である。
【００９４】
この場合でも、データストローブ信号ＤＱＳとデータストローブバー信号／ＤＱＳとが入力される半導体記憶チップの個数と、データ信号ＤＱが入力される半導体記憶チップの個数とは、変更する前の半導体記憶チップを搭載した場合に対して、それぞれ２倍となるが、その個数は同じとなる。よって、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとデータ信号ＤＱとが、半導体記憶チップに入力されるタイミングは、同様となるからである。
【００９５】
なお、この場合、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとデータ信号ＤＱとは、同様に遅延する可能性がある。そのため、外部の制御装置は、データストローブ信号ＤＱＳおよびデータストローブバー信号／ＤＱＳとデータ信号ＤＱとを、変更する前より高い駆動能力で駆動してもよい。または、メモリモジュールの端子から半導体記憶チップのパッドへこれら信号を供給する場合に、バッファ回路などにより、信号を増幅してもよい。
【００９６】
なお、上記の説明においては、半導体記憶チップのデータストローブ信号ＤＱＳパッドは、メモリモジュールのデータストローブ信号ＤＱＳ端子と接続され、データストローブ信号ＤＱＳが入出力されるものとして説明した。しかし、これに限られるものではなく、半導体記憶チップのデータストローブ信号ＤＱＳパッドは、メモリモジュールのデータストローブバー信号／ＤＱＳ端子と接続され、データストローブバー信号／ＤＱＳが入出力されてもよい。
【００９７】
この場合でも、図２を用いて説明したように、半導体記憶チップの内部のコンパレータ２０は、データストローブ入力信号ＤＱＳ＿ｉｎを生成することが可能である。ただし、半導体記憶チップのデータストローブ信号ＤＱＳパッドにデータストローブバー信号／ＤＱＳが入力される場合には、半導体記憶チップのデータストローブ信号ＤＱＳパッドにデータストローブ信号ＤＱＳが入力される場合と対比して、データストローブ入力信号ＤＱＳ＿ｉｎのＨｉｇｈレベルとＬｏｗレベルとは、逆転する。しかし、データストローブ入力信号ＤＱＳ＿ｉｎの電圧が、ＨｉｇｈレベルからＬｏｗレベルに、または、ＬｏｗレベルからＨｉｇｈレベルに、変化するタイミングは同様である。
【００９８】
そして、内部回路２１が、コンパレータ２０から入力されたデータストローブ入力信号ＤＱＳ＿ｉｎの電圧が変化するタイミングに応じて、入力されたデータ信号を、内蔵する記憶素子に記憶させる。よって、半導体記憶チップのデータストローブ信号ＤＱＳパッドは、メモリモジュールのデータストローブバー信号／ＤＱＳ端子と接続され、データストローブバー信号／ＤＱＳが入出力されてもよい。
【００９９】
また、Ｒｅａｄの場合は、外部の制御装置が、メモリモジュールのデータストローブバー信号／ＤＱＳ端子から出力されるデータストローブバー信号／ＤＱＳの変化に応じて、データ信号を読み出すことができる。
【０１００】
よって、半導体記憶チップのデータストローブ信号ＤＱＳパッドは、メモリモジュールのデータストローブバー信号／ＤＱＳ端子と接続され、データストローブバー信号／ＤＱＳが入出力されても、このメモリモジュールは、書き込みも、読み出しも、可能である。
【０１０１】
同様に、上記の説明においては、半導体記憶チップのデータストローブバー信号／ＤＱＳパッドは、メモリモジュールのデータストローブバー信号／ＤＱＳ端子と接続され、データストローブバー信号／ＤＱＳが入出力されるものとして説明した。しかし、これに限られるものではなく、半導体記憶チップのデータストローブバー信号／ＤＱＳパッドは、メモリモジュールのデータストローブ信号ＤＱＳ端子と接続され、データストローブ信号ＤＱＳが入出力されてもよい。
【０１０２】
また、上記の説明においては、基準電圧生成回路１などの基準電圧生成回路は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとを、抵抗Ｒ１と抵抗Ｒ２とで抵抗分圧して、たとえば、１／２Ｖｄｄレベルの電圧の基準電圧を生成するものとして説明した。しかし、これに限られるものではなく、基準電圧生成回路は、データストローブ信号ＤＱＳまたはデータストローブバー信号／ＤＱＳのＨｉｇｈレベルとＬｏｗレベルとを、コンパレータ２０で判定することが可能な電圧を、基準電圧として生成してもよい。
【０１０３】
また、基準電圧生成回路は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとを、抵抗分圧して基準電圧を生成するものとして説明したが、予め定められている第１の電圧と第２の電圧とを抵抗分圧して基準電圧を生成してもよい。なお、この第１の電圧と第２の電圧とは、それぞれ、メモリモジュールに外部から供給されている電圧、または、外部から供給されている電圧に基いてメモリモジュールの内部で生成される電圧であってもよい。なお、この第１の電圧と第２の電圧とは、電源電圧Ｖｄｄと接地電圧Ｖｓｓであってもよい。
【０１０４】
また、抵抗Ｒ１と抵抗Ｒ２との抵抗値は、それぞれ、固定であるものとして説明したが、この抵抗値は、メモリモジュール毎に、設定できるようにしてもよい。たとえば、メモリモジュールが、異なる抵抗値を有する複数の抵抗Ｒ１と抵抗Ｒ２とを予め有しており、ヒューズ回路またはアンチヒューズ回路などの選択回路により、いずれかの抵抗Ｒ１と抵抗Ｒ２とを選択できるようにしてもよい。これにより、基準電圧生成回路は、メモリモジュール毎に、基準電圧の電圧値を設定することが可能である。
【０１０５】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【０１０６】
【図１】この発明の一実施形態によるメモリモジュールの構成を示すブロック図である。
【図２】図１の半導体記憶チップの、一例としての構成を示すブロック図である。
【図３】図２の半導体記憶チップを有する図１のメモリモジュールの動作を示すシーケンス図である。
【図４】第２の実施形態によるメモリモジュールの構成を説明するための、従来技術によるメモリモジュールの構成を示すブロック図である。
【図５】第２の実施形態によるメモリモジュールの構成を示すブロック図である。
【図６】従来技術によるｘ８半導体記憶チップを搭載する場合のメモリモジュールの構成を示すブロック図である。
【図７】従来技術によるｘ４半導体記憶チップを搭載する場合のメモリモジュールの構成を示すブロック図である。
【図８】図７のｘ４半導体記憶チップの動作を示すシーケンス図である。
【図９】図７および図８の場合のメモリモジュールの問題点を示す説明図である。
【符号の説明】
【０１０７】
１、２、１０、１１、１２、１３…基準電圧生成回路、２０…コンパレータ、２１…内部回路、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ１６、Ｄ１７、Ｄ１００…半導体記憶チップ、ＤＱ、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ８、ＤＱ１２…データ信号、ＤＱＳ、ＤＱＳ０、ＤＱＳ１…データストローブ信号、／ＤＱＳ、／ＤＱＳ０、／ＤＱＳ１…データストローブバー信号、ＤＱＳ＿ｉｎ…データストローブ入力信号、Ｒ１、Ｒ２…抵抗、Ｖｄｄ…電源電圧、Ｖｓｓ…接地電圧
【図１】
2010020433.tif 000003
【図２】
2010020433.tif 000004
【図３】
2010020433.tif 000005
【図４】
2010020433.tif 000006
【図５】
2010020433.tif 000007
【図６】
2010020433.tif 000008
【図７】
2010020433.tif 000009
【図８】
2010020433.tif 000010
【図９】
2010020433.tif 000011