(57)【要約】【課題】デューティ比が小さい場合に出力電圧のリップルの発生が抑制され、安定に動作する同期整流方式のスイッチングレギュレータを提供する。【解決手段】入力電圧が印加される入力端子（ＶＩＮ）と接地端子（ＰＧＮＤ）間に直列接続されたハイ側トランジスタ１０及びロー側トランジスタ２０と、ハイ側トランジスタ１０とロー側トランジスタ２０との接続点ＣＰのスイッチング電圧ＶSWを平滑化して得られる出力電圧ＶOUTと目標電圧との差が小さくなるように、１サイクル中のハイ側トランジスタ１０が導通状態である期間の長さを制御する制御回路３０と、制御回路３０がハイ側トランジスタ１０を導通状態に制御するタイミングにおいてハイ側トランジスタ１０が非導通状態から導通状態に切り替わらないサイクル中は、ロー側トランジスタ２０を非導通状態に維持する設定回路４０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
同期整流方式によって入力電圧を目標電圧に変換するスイッチングレギュレータであって、
前記入力電圧が印加される入力端子と接地端子間に直列接続されたハイ側トランジスタ及びロー側トランジスタと、
前記ハイ側トランジスタと前記ロー側トランジスタとの接続点のスイッチング電圧を平滑化して得られる出力電圧と前記目標電圧との差が小さくなるように、１サイクル中の前記ハイ側トランジスタが導通状態である期間の長さを制御する制御回路と、
前記制御回路が前記ハイ側トランジスタを導通状態に制御するタイミングにおいて前記ハイ側トランジスタが非導通状態から導通状態に切り替わらないサイクル中は、前記ロー側トランジスタを非導通状態に維持する設定回路と
を備えることを特徴とするスイッチングレギュレータ。
【請求項２】
前記制御回路が、
前記ハイ側トランジスタを導通状態にするセット信号を一定の周期で出力する発振回路と、
前記スイッチング電圧が前記出力電圧と前記目標電圧との差から設定される誤差電圧に達したときに、前記ハイ側トランジスタを非導通状態にするリセット信号を出力するリセット回路と、
前記リセット信号と前記セット信号が入力され、前記ハイ側トランジスタの導通状態と非導通状態を切り換える切り替え信号を出力する切り換え回路と
を備えることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記切り換え回路が、前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力されるフリップフロップであることを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記リセット信号が前記切り換え回路に入力されている状態で前記セット信号が前記切り換え回路に入力された場合に、前記設定回路が前記ロー側トランジスタを非導通状態に維持することを特徴とする請求項２又は３に記載のスイッチングレギュレータ。
【請求項５】
前記設定回路が、
前記リセット信号と前記セット信号が入力されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力がセット端子に入力され、前記切り替え信号がリセット端子に入力される設定フリップフロップと、
前記設定フリップフロップの出力と前記切り替え信号が入力され、出力が前記ロー側トランジスタの制御端子に入力されるＮＯＲ回路
とを備えることを特徴とする請求項４に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに係り、特に同期整流方式のスイッチングレギュレータに関する。
【背景技術】
【０００２】
整流素子にスイッチングトランジスタを用いて、入力電圧を所定の目標電圧に変換する同期整流方式のスイッチングレギュレータが使用されている。同期整流方式のスイッチングレギュレータは、パルス幅変調（ＰＷＭ）制御等によって１サイクル中のスイッチングトランジスタの導通（オン）状態の期間と非導通（オフ）状態の期間の割合を調整し、入力電圧を変換して定電圧を出力する。起動時等の、スイッチングレギュレータの出力電圧が低い状態では、導通状態のデューティ比は大きく、非導通状態のデューティ比は小さく設定される。
【０００３】
デューティ比が小さい場合に、スイッチングレギュレータ内部で生成可能な最小パルス幅の制限によって、パルス幅の小さいパルス信号が生成されないサイクルが生じることがある。その結果、スイッチングレギュレータの動作周波数が本来動作させたい周波数より低い周波数になる。この場合、動作周波数が低下することで出力電圧に生じるリップルが大きくなる。
【０００４】
このため、整流素子として使用されるスイッチングトランジスタに直列接続された同期整流トランジスタを非導通状態にすることで、出力端子に接続する平滑インダクタに起因するリップル電流の増加を防ぎ、出力電圧に生じるリップルの増大を抑制する方法等が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３９５７０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記に提案された方法は、起動時等の出力電圧が低い一定期間は同期整流トランジスタが常に非導通状態である。このため、同期整流トランジスタを常に非導通状態にする制御から通常の同期整流制御に切り換え時に、数サイクルにわたって非導通状態にあった同期整流トランジスタが急に導通して出力電圧が大きく変動する。その結果、出力電圧に大きなリップルが生じる等して動作が不安定になるという問題があった。
【０００７】
上記問題点を鑑み、本発明は、デューティ比が小さい場合に出力電圧のリップルの発生が抑制され、安定に動作する同期整流方式のスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、同期整流方式によって入力電圧を目標電圧に変換するスイッチングレギュレータであって、（イ）入力電圧が印加される入力端子と接地端子間に直列接続されたハイ側トランジスタ及びロー側トランジスタと、（ロ）ハイ側トランジスタとロー側トランジスタとの接続点のスイッチング電圧を平滑化して得られる出力電圧と目標電圧との差が小さくなるように、１サイクル中のハイ側トランジスタが導通状態である期間の長さを制御する制御回路と、（ハ）制御回路がハイ側トランジスタを導通状態に制御するタイミングにおいてハイ側トランジスタが非導通状態から導通状態に切り替わらないサイクル中は、ロー側トランジスタを非導通状態に維持する設定回路とを備えるスイッチングレギュレータが提供される。
【発明の効果】
【０００９】
本発明によれば、デューティ比が小さい場合に出力電圧のリップルの発生が抑制され、安定に動作する同期整流方式のスイッチングレギュレータを提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係るスイッチングレギュレータの構成を示す模式的なブロック図である。
【図２】本発明の実施の形態に係るスイッチングレギュレータの入出力端子の情報を示す表である。
【図３】本発明の実施の形態に係るスイッチングレギュレータの動作を説明するためのタイミングチャートである。
【図４】本発明の実施の形態に係るスイッチングレギュレータの、パルス信号が正常に出力される場合の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態に係るスイッチングレギュレータの、パルス信号が正常に出力されない場合の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、回路の構成、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係るスイッチングレギュレータ１は、同期整流方式によって入力電圧を目標電圧に変換するスイッチングレギュレータである。図１に示すように、スイッチングレギュレータ１は、入力電圧が印加される入力端子（ＶＩＮ）と接地端子（ＰＧＮＤ）間に直列接続されたハイ側トランジスタ１０及びロー側トランジスタ２０と、ハイ側トランジスタ１０とロー側トランジスタ２０との接続点ＣＰのスイッチング電圧ＶSWを平滑化して得られる出力電圧ＶOUTと目標電圧との差が小さくなるように、１サイクル中のハイ側トランジスタ１０が導通状態である期間の長さを制御する制御回路３０と、制御回路３０がハイ側トランジスタ１０を導通状態に制御するタイミングにおいてハイ側トランジスタ１０が非導通状態から導通状態に切り替わらないサイクル中は、ロー側トランジスタ２０を非導通状態に維持する設定回路４０とを備える。
【００１３】
上記のように、同期整流方式のスイッチングレギュレータ１は、ＰＷＭ制御によって１サイクル中のハイ側トランジスタ１０の導通状態の期間と非導通状態の期間の割合を調整し、入力電圧を変換して出力電圧ＶOUTを出力する同期整流方式のスイッチングレギュレータである。図１に示したスイッチングレギュレータ１の入出力端子の端子番号、端子名、機能を図２に示す。
【００１４】
ハイ側トランジスタ１０は整流素子として使用されるスイッチングトランジスタであり、ロー側トランジスタ２０は、出力電圧に生じるリップルの増大を抑制する同期整流トランジスタである。通常の同期整流制御では、ハイ側トランジスタ１０が導通状態の期間はロー側トランジスタ２０は非導通状態である。既に説明したように、ロー側トランジスタ２０を配置することにより、出力電圧ＶOUTに生じるリップルの増大が抑制される。
【００１５】
図１に示した例では、ハイ側トランジスタ１０とロー側トランジスタ２０はＮチャネル型の電界効果トランジスタ（ＦＥＴ）である。ハイ側トランジスタ１０のソース端子はＶＩＮ端子に接続し、ドレイン端子は接続点ＣＰに接続する。ハイ側トランジスタ１０のゲート端子は、制御回路３０が出力する切り替え信号Ｖｇ１を増幅するアンプ１１の出力端子に接続する。ロー側トランジスタ２０のソース端子は接続点ＣＰに接続し、ドレイン端子はＰＧＮＤ端子に接続する。ロー側トランジスタ２０のゲート端子は、設定回路４０が出力する切り替え信号Ｖｇ２を増幅するアンプ２１の出力端子に接続する。
【００１６】
ハイ側トランジスタ１０とロー側トランジスタ２０との接続点ＣＰに発生するスイッチング電圧ＶSWが、ＳＷ端子（３、４）に接続される平滑回路１１０によって平滑化され、出力電圧ＶOUTが出力される。平滑回路１１０は、平滑インダクタＬ１と平滑コンデンサＣ１を有する。平滑インダクタＬ１の一方の端子がＳＷ端子に接続し、平滑インダクタＬ１の他方の端子とＧＮＤ間に平滑コンデンサＣ１が接続される。
【００１７】
図１に示す制御回路３０は、リセット回路３１、発振回路３２及び切り換え回路３３とを有する。リセット回路３１は、スイッチング電圧ＶSWが、スイッチング電圧ＶSWを平滑化して得られる出力電圧ＶOUTと目標電圧との差から設定される誤差電圧ＶERRに達したときに、ハイ側トランジスタ１０を非導通状態にするリセット信号ＲＳＴを出力する。目標電圧は、スイッチングレギュレータ１が出力しようとする出力電圧ＶOUTの目標値である。発振回路３２は、ハイ側トランジスタ１０を導通状態にするセット信号ＳＥＴを一定の周期で出力する。ＰＷＭ制御の１サイクルは、発振回路３２がセット信号ＳＥＴを出力する周期で規定される。切り換え回路３３は、リセット信号ＲＳＴとセット信号ＳＥＴが入力され、ハイ側トランジスタ１０の導通状態と非導通状態を切り換える切り替え信号Ｖｇ１を出力する。
【００１８】
制御回路３０は、リセット回路３１にスロープ信号ＶSLを出力するスロープ生成回路３４を更に有する。後述するように、ハイ側トランジスタ１０が導通状態の間、スロープ生成回路３４はスロープ信号ＶSLを出力する。
【００１９】
リセット回路３１は、合波回路３１１とコンパレータ３１２を有する。合波回路３１１は、接続点ＣＰに流れる電流ＩLを監視し、電流ＩLを電圧変換してスロープ生成回路３４が生成するスロープ信号ＶSLと合波する。合波後の合波電圧ＶTは、コンパレータ３１２の非反転入力端子に入力される。コンパレータ３１２の反転入力端子には、エラーアンプ５０の出力する誤差電圧ＶERRが入力される。誤差電圧ＶERRは、後述するように、出力電圧ＶOUTをフィードバックした電圧と、出力電圧ＶOUTが目標値になるように設定された基準となる電圧との差を増幅した電圧である。即ち、誤差電圧ＶERRは、実際に出力されている出力電圧ＶOUTの値と出力電圧ＶOUTの目標値との差に対応する。接続点ＣＰに流れる電流ＩLを用いて得られる合波電圧ＶTが誤差電圧ＶERRより大きくなると、コンパレータ３１２の出力であるリセット信号ＲＳＴはハイレベルになる。
【００２０】
図１に示したリセット回路３１の切り換え回路３３はフリップフロップである。リセット回路３１が出力するリセット信号ＲＳＴは、切り換え回路３３のリセット端子に入力される。一方、切り換え回路３３のセット端子には、発振回路３２から出力されるセット信号ＳＥＴが入力する。切り換え回路３３の出力信号はアンプ１１で増幅され、切り替え信号Ｖｇ１としてハイ側トランジスタ１０の制御端子（ゲート端子）に入力される。このため、セット信号ＳＥＴがハイレベルになるとハイ側トランジスタ１０は導通（オン）状態になる。そして、セット信号ＳＥＴがローレベルになった後にリセット信号ＲＳＴがハイレベルになると、ハイ側トランジスタ１０は非導通（オフ）状態になる。
【００２１】
図３に制御回路３０の動作を説明するタイミングチャートを示す。図３に示すように、発振回路３２がセット信号ＳＥＴを出力すると、切り替え信号Ｖｇ１はハイレベルになる。このとき、ハイ側トランジスタ１０は導通状態になり、接続点ＣＰに流れる電流ＩLは徐々に増大する。
【００２２】
また、スロープ生成回路３４が出力するスロープ信号ＶSLは、セット信号ＳＥＴがスロープ生成回路３４に入力されてからハイ側トランジスタ１０が導通状態である期間に、０Ｖから徐々に増加する。そして、合波電圧ＶTが増大し、誤差電圧ＶERRより大きくなると、リセット信号ＲＳＴがハイレベルになる。
【００２３】
リセット信号ＲＳＴがハイレベルになると、切り替え信号Ｖｇ１はローレベルになる。このとき、ハイ側トランジスタ１０は非導通状態になり、接続点ＣＰに流れる電流ＩLは徐々に減少する。また、スロープ信号ＶSLは０Ｖになる。
【００２４】
上記のように、リセット回路３１は最大電流を検出するピーク電流検出回路と同様に動作する。つまり、ＶＩＮ端子からＳＷ端子に流れる電流ＩLを監視し、電流ＩLが増大してピーク値が誤差電圧ＶERRに対応する基準値を超えると、リセット信号ＲＳＴがハイレベルになり、電流ＩLが減少する。このように、スイッチングレギュレータ１は、ピーク電流検出回路を使用した電流制御方式を採用している。また、電流ＩLから変換される電圧にスロープ信号ＶSLを重ねることにより、電流ＩLに発振が生じても電流ＩLのピークを的確に検知できる。
【００２５】
エラーアンプ５０は、基準電圧ＶREFと、スイッチングレギュレータ１の出力電圧ＶOUTをフィードバックして抵抗分割したフィードバック電圧ＶFBとの差を増幅する。基準電圧ＶREFは、出力電圧ＶOUTの目標値に応じて設定される。例えば出力電圧ＶOUTの目標値が３．３Ｖのとき、基準電圧ＶREFを０．８Ｖに設定する。そして、出力電圧ＶOUTが３．３Ｖのときフィードバック電圧ＶFBが０．８Ｖになるように抵抗分割比を設定する。
【００２６】
ただし、スイッチングレギュレータ１の起動時においては、０Ｖから徐々に上昇するソフトスタート電圧ＶSSが基準電圧ＶREFに達するまで、エラーアンプ５０は、フィードバック電圧ＶFBとソフトスタート電圧ＶSSとの差を増幅する。
【００２７】
具体的には、出力電圧ＶOUTを抵抗ＲFB1と抵抗ＲFB2で分割して得られるフィードバック電圧ＶFBは、ＦＢ端子（１１）からエラーアンプ５０の反転入力端子に入力される。ソフトスタート回路６０からエラーアンプ５０に出力されるソフトスタート電圧ＶSSは、エラーアンプ５０の一方の非反転入力端子に入力される。エラーアンプ５０の他方の非反転入力端子に基準電圧ＶREFが入力される。そして、基準電圧ＶREFとソフトスタート電圧ＶSSの低い方の低入力電圧とフィードバック電圧ＶFBが比較され、エラーアンプ５０の出力である誤差電圧ＶERRが決定される。フィードバック電圧ＶFBが低入力電圧より低い場合には、誤差電圧ＶERRがハイレベルになり、フィードバック電圧ＶFBが低入力電圧より高い場合には、誤差電圧ＶERRがローレベルになる。
【００２８】
基準電圧ＶREFとソフトスタート電圧ＶSSから選択される低入力電圧とフィードバック電圧ＶFBとを比較してエラー電圧ＶERRが設定されるため、スイッチングレギュレータ１の起動時におけるハイ側トランジスタ１０の導通状態の期間は徐々に長くなり、出力電圧ＶOUTが徐々に上昇するソフトスタートを実現できる。起動時においてハイ側トランジスタ１０の導通状態が長くなることによってハイ側トランジスタ１０や平滑インダクタＬ１に過大な突入電流が流れる場合があるが、ソフトスタートを行うことにより、過大な突入電流が流れることを防止できる。
【００２９】
ソフトスタート回路６０からエラーアンプ５０に出力されるソフトスタート電圧ＶSSは、ＳＳ／ＤＥＬＡＹ端子（９）に接続されたソフトスタート調整コンデンサＣSSの端子電圧によって与えられる。スイッチングレギュレータ１の起動時に、予め充電されていたソフトスタート調整コンデンサＣSSの端子電圧は一定の傾きで徐々に上昇する。
【００３０】
図１に示したスイッチングレギュレータ１は、オフラッチ時間設定回路７０とイネーブル回路８０を更に備える。オフラッチ時間設定回路７０は、スイッチングレギュレータ１の異常動作が一定時間以上続いた場合に、スイッチングレギュレータ１の動作を停止させる。例えば、スイッチングレギュレータ１内部で過電流や電圧異常が発生した場合、ＰＳＥＴ端子（１４）に接続するコンデンサＣｐが充電される。スイッチングレギュレータ１内部の異常が一定時間続いてコンデンサＣｐの端子電圧が一定値を超えた場合に、オフラッチ時間設定回路７０はスイッチングレギュレータ１の動作を停止させる。イネーブル回路８０は、ＥＮ端子（１５）を介して外部から入力される制御信号により、スイッチングレギュレータ１の起動・停止を制御する。
【００３１】
以上に説明したように、図１に示したスイッチングレギュレータ１は、セット信号ＳＥＴ及びリセット信号ＲＳＴを用いたＰＷＭ制御によってハイ側トランジスタの導通状態と非導通状態を制御し、入力電圧を所望の目標値の出力電圧ＶOUTに変換する。しかし、デューティ比が小さい場合に、スイッチングレギュレータ１内部で生成可能な最小パルス幅の制限によって、パルス幅の小さいパルス信号が生成されないサイクルが生じることがある。
【００３２】
例えば、リセット回路３１から出力されたリセット信号ＲＳＴがハイ側トランジスタ１０に伝達されるまでの経路に含まれるインバータ回路等により信号遅延が生じ、その結果、この経路を伝搬するパルス信号のパルス幅が最小パルス幅の制限を受ける場合がある。例えば、１００ｎｓのパルス幅を出力したいのに、スイッチングレギュレータ１内部で生成可能な最小パルス幅が２００ｎｓである場合、パルス信号が出力されない。そして、次のサイクルで必要以上にパルス幅の長いパルス信号が出力されてしまう場合がある。特に、スイッチングレギュレータ１の起動時のデューティ比が小さい場合に、パルス信号が正常に出力されないという問題が生じやすい。
【００３３】
図４に、正常動作する場合のスイッチング電圧ＶSW、電流ＩL及び出力電圧ＶOUTの波形例を示す。図４に示すように、セット信号ＳＥＴがハイレベルになるとスイッチング電圧ＶSWがハイレベルになり、リセット信号ＲＳＴがハイレベルになるとスイッチング電圧ＶSWがローレベルになる。スイッチング電圧ＶSWがハイレベルの間は電流ＩLが徐々に増大し、出力電圧ＶOUTは上昇する。そして、スイッチング電圧ＶSWがローレベルの間は電流ＩLが徐々に減少し、出力電圧ＶOUTは低下する。
【００３４】
一方、パルス幅が最小パルス幅より狭いためにパルス信号が正常に出力されない動作例を図５に示す。図５は、スイッチングレギュレータ１内部で正常動作に必要なパルス信号が生成されないために、サイクルｔ１においてハイレベルになったリセット信号ＲＳＴが、サイクルｔ１内ではローレベルに戻らず、サイクルｔ２においてローレベルになる例を示している。このため、サイクルｔ２においてセット信号ＳＥＴがハイレベルになって制御回路３０がハイ側トランジスタ１０を導通状態にしようとしても、ハイ側トランジスタ１０は導通状態にならない。
【００３５】
このとき、図１に示したスイッチングレギュレータ１では、設定回路４０が、セット信号ＳＥＴとリセット信号ＲＳＴが共にハイレベルであることを検知すると、ロー側トランジスタ２０をサイクルｔ２の間は非導通状態に維持する。このため、ハイ側トランジスタ１０とロー側トランジスタ２０の両方が非導通状態になり、スイッチング電圧ＶSWはハイレベルにならない。図５に破線で示したスイッチング電圧ＶSWのパルス波形は、正常にパルス信号が出力された場合のスイッチング電圧ＶSWの波形である。
【００３６】
リセット信号ＲＳＴがローレベルに戻った後、サイクルｔ３においてはリセット信号ＲＳＴがハイレベルになるタイミングでセット信号ＳＥＴはローレベルである。このため、サイクルｔ３では設定回路４０がロー側トランジスタ２０を非導通状態に維持せず、ハイ側トランジスタ１０が非導通状態になると、ロー側トランジスタ２０は導通状態になる。
【００３７】
図５に示したように、スイッチング電圧ＶSWがハイレベルにならないサイクルｔ２ではハイ側トランジスタ１０とロー側トランジスタ２０の両方が非導通状態になり、接続点ＣＰはハイインピーダンス状態になる。このため、サイクルｔ２では電流ＩLは減少せず、出力電圧ＶOUTは変動しない。したがって、次のサイクルｔ３において、合波電圧ＶTが誤差電圧ＶERRに達する時間が特別に長くなることはなく、ハイ側トランジスタ１０が導通状態のデューティ比は他のサイクルの場合と同じである。
【００３８】
仮にサイクルｔ２においてロー側トランジスタ２０が導通状態になった場合は、図５に破線で示したように、サイクルｔ２で電流ＩLが減少し続ける。このため、次のサイクルで合波電圧ＶTが誤差電圧ＶERRに達する時間が長くなり、ハイ側トランジスタ１０が導通状態のデューティ比が長くなる。このため、デューティ比が長いサイクルと短いサイクルが交互に出現し、動作が安定しない。また、図５に破線で示したように出力電圧ＶOUTの変動量が大きくなり、出力電圧ＶOUTに大きなリップルが発生する。
【００３９】
上記動作を実現する設定回路４０は、図１に示すように、リセット信号ＲＳＴとセット信号ＳＥＴが入力されるＮＡＮＤ回路４１と、ＮＡＮＤ回路４１の出力がセット端子に入力され、切り替え信号Ｖｇ１がリセット端子に入力される設定フリップフロップ４２と、設定フリップフロップ４２の出力と切り替え信号Ｖｇ１が入力され、切り替え信号Ｖｇ２をロー側トランジスタ２０の制御端子に出力するＮＯＲ回路４３を有する。
【００４０】
セット信号ＳＥＴが切り換え回路３３に入力されている状態でリセット信号ＲＳＴが切り換え回路３３に入力された場合は、入力が共にハイレベルになるＮＡＮＤ回路４１の出力はローレベルである。このため、設定フリップフロップ４２の出力はローレベルであり、ＮＯＲ回路４３から出力される切り替え信号Ｖｇ２はローレベルになる。切り替え信号Ｖｇ２はアンプ２１によって増幅され、ロー側トランジスタ２０の制御端子に入力される。以上のように、セット信号ＳＥＴが切り換え回路３３に入力されている状態でリセット信号ＲＳＴが切り換え回路３３に入力された場合にロー側トランジスタ２０は非導通状態になる。
【００４１】
リセット信号ＲＳＴがローレベルになった後、新たなサイクルにおいて切り換え回路３３にセット信号ＳＥＴが入力された後にリセット信号が入力された場合にはロー側トランジスタ２０を導通状態にできるように、ローレベルを出力していた設定フリップフロップ４２の状態が解除される。
【００４２】
関連技術によれば、例えば起動時の一定期間にわたってロー側トランジスタ２０を非導通状態にすることにより、出力電圧ＶOUTに生じるリップルの増大を抑制する方法がある。しかし、この方法では、ロー側トランジスタ２０を一定期間にわたって非導通状態にする制御から通常の同期整流制御に切り替える時に、数サイクルにわたって非導通状態にあったロー側トランジスタ２０が急に導通することにより出力電圧ＶOUTが大きく変化する。その結果、出力電圧ＶOUTに大きなリップルが発生する等して動作が不安定になるという問題がある。
【００４３】
一方、図１に示したスイッチングレギュレータ１では、制御回路３０がハイ側トランジスタ１０を導通状態に制御するタイミングにおいてハイ側トランジスタ１０が非導通状態から導通状態に切り替わらないサイクルにおいてのみ、設定回路４０がロー側トランジスタ２０を非導通状態に維持する。そして、次のサイクルでパルス信号が正常に出力される場合は、通常のＰＷＭ制御に従ってロー側トランジスタ２０の導通状態は制御される。具体的には、ハイ側トランジスタ１０が導通状態から非導通状態に切り替わった後、ロー側トランジスタ２０は導通状態になる。つまり、制御回路３０がハイ側トランジスタ１０を導通状態に制御するタイミングにおいてハイ側トランジスタ１０が非導通状態から導通状態に切り替わるサイクルでは、設定回路４０がロー側トランジスタ２０を非導通状態に維持することはない。
【００４４】
上記のように、スイッチングレギュレータ１では、出力電圧ＶOUTが上昇した後、急に制御方法が変更するわけではない。このため、一定期間はロー側トランジスタ２０が常に非導通状態に維持される場合と異なり、スイッチングレギュレータ１の動作が不安定になるという問題は生じない。
【００４５】
更に、スイッチングレギュレータ１は、ハイ側トランジスタ１０を駆動するためにゲート電圧を確保するブート機能を図１に示した構成で実現する場合にも有効である。図１に示したブート機能は、ＳＷ端子の電位を基準電位としたブート電圧を電源電圧とするアンプ１１によってハイ側トランジスタ１０を駆動することで実現されている。このブート機能は、５Ｖのレギュレータ電圧と、ＳＷ端子とＢＯＯＴ端子（７）間に接続されたブートコンデンサＣBTを使用したチャージポンプにより、ＢＯＯＴ端子の電圧を上昇させることで実現している。ブートコンデンサＣBTは、ハイ側トランジスタ１０を導通状態にする際に放電され、ロー側トランジスタ２０が導通状態の間に充電される。
【００４６】
このため、ロー側トランジスタ２０を常に非導通状態にすると、ブートコンデンサＣBTの充電が難しい。しかし、図１に示したスイッチングレギュレータ１では、ハイ側トランジスタ１０が導通状態になったサイクルでは、必ずロー側トランジスタ２０は導通状態になる。このため、ブートコンデンサＣBTを十分に充電できる。
【００４７】
また、ハイ側トランジスタ１０が非導通状態の場合に、平滑インダクタＬ１に生じる逆起電力によって、ロー側トランジスタ２０が非導通状態であってもロー側トランジスタ２０の寄生素子等を経由して電流が流れる。この場合、導通状態のロー側トランジスタ２０を流れる電流による電圧降下よりも寄生素子に流れる電流による電圧降下の方が大きいため、電力損失や発熱量が増大する。更に、平滑インダクタＬ１が接続するＳＷ端子の電位が負電位になって、スイッチングレギュレータ１内での寄生素子の発生や、接地レベルが安定しない等の現象が生じるおそれがある。その結果、スイッチングレギュレータの回路動作が不安定になったり、電圧変換効率が低下する等の問題が生じる。
【００４８】
しかし、図１に示したスイッチングレギュレータ１では、一定期間にわたって常にロー側トランジスタ２０を非導通状態にするのではなく、パルス信号が正常に出力されなかったサイクルのみ、ロー側トランジスタ２０を非導通状態にする。このため、発熱量の増大や寄生素子の発生は抑制され、回路動作が不安定になったり、電圧変換効率が低下する等の問題は生じない。
【００４９】
なお、ロー側トランジスタ２０を非導通状態にする設定回路４０の動作は、スイッチングレギュレータ１の起動時のみ有効にしてもよい。或いは、スイッチングレギュレータ１が動作している間は常に有効にして、一次的に出力電圧ＶOUTが低下した後に、出力電圧ＶOUTを再度上昇させる場合にも設定回路４０が動作するようにしてもよい。
【００５０】
以上に説明したように、本発明の実施の形態に係るスイッチングレギュレータ１によれば、ハイ側トランジスタ１０を導通状態に制御するタイミングにおいてハイ側トランジスタ１０が非導通状態から導通状態に切り替わらないサイクル中は、ロー側トランジスタ２０を非導通状態にすることにより、デューティ比が小さい場合にも安定に動作する同期整流方式のスイッチングレギュレータを実現することができる。
【００５１】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５２】
既に述べた実施の形態の説明においては、ハイ側トランジスタやロー側トランジスタがＦＥＴの場合を示したが、ＦＥＴ以外のスイッチング素子を使用してもよい。
【００５３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００５４】
本発明のスイッチングレギュレータは、ＡＶ家電やパーソナルコンピュータ等の機器に定電源電圧を供給する電子機器を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００５５】
Ｃ１…平滑コンデンサ
ＣＰ…接続点
Ｌ１…平滑インダクタ
ＲＳＴ…リセット信号
ＳＥＴ…セット信号
１…スイッチングレギュレータ
１０…ハイ側トランジスタ
１１、２１…アンプ
２０…ロー側トランジスタ
３０…制御回路
３１…リセット回路
３２…発振回路
３３…切り換え回路
３４…スロープ生成回路
４０…設定回路
４１…ＮＡＮＤ回路
４２…設定フリップフロップ
４３…ＮＯＲ回路
５０…エラーアンプ
６０…ソフトスタート回路
７０…オフラッチ時間設定回路
８０…イネーブル回路
１１０…平滑回路
３１１…合波回路
３１２…コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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