(57)【要約】【課題】位相比較回路と、チャージポンプと、ループフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、ループ帯域幅に変動が起こっても容易に対応できるＰＬＬ回路を提供する。【解決手段】位相比較回路は、電圧制御発振回路から出力される帰還信号と、外部より入力される基準信号とが接続される２入力を備え、チャージポンプは種々の利得に対応した電流源を備え、基準信号と位相比較回路の出力からＰＬＬがロックしたときのロック信号を出力するＰＬＬロック検出回路と、基準信号をカウントするカウント回路と、ロック信号とカウンタ回路のカウンタ信号からロック時のカウンタ信号をラッチするラッチ回路と、基準信号を入力する前に一定の利得に対応した電流源のコードに設定され、基準信号を入力後ロック信号及びラッチされたカウンタ信号から適切な利得に対応した電流源のコードを選択して出力する選択手段とを備えている。【選択図】図１
2010154211.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、位相比較回路と、チャージポンプと、ループフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、
位相比較回路は、電圧制御発振回路から出力される帰還信号と、外部より入力される基準信号とが接続される２入力を備え、チャージポンプは種々の利得に対応した電流源を備え、さらに、基準信号と位相比較回路の出力からＰＬＬがロックしたときのロック信号を出力するＰＬＬロック検出回路と、基準信号をカウントするカウント回路と、ロック信号とカウンタ回路のカウンタ信号からロック時のカウンタ信号をラッチするラッチ回路と、基準信号を入力する前に一定の利得に対応した電流源のコードに設定され、基準信号を入力後ロック信号及びラッチされたカウンタ信号から適切な利得に対応した電流源のコードを選択して出力する選択手段と、
を備えたことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来よりＰＬＬ回路は広く利用されているが、その基本的な回路構成を図３に示した。ＰＬＬ回路１は一般に、位相比較回路（ＰＦＤ）２と、チャージポンプ２０と、ループフィルタ（ＬＦ）３と、電圧制御発振回路（ＶＣＯ）４より構成されている。位相比較回路２には外部からの基準信号ＲＥＦと電圧制御発振回路（ＶＣＯ）４からの帰還信号ＦＢが入力しており、この位相比較回路２によりその位相差信号がチャージポンプ２０を介して、ループフィルタ３に接続される。ループフィルタ３では位相差信号の不要成分を取り除いて、その出力に応じて直流電圧に変換し、電圧制御発振回路４に駆動入力する。この発振回路４では、直流電圧によって周波数の変化した信号を出力し、これがＰＬＬ回路１の出力となる。又この出力は、帰還信号ＦＢとして位相比較回路２に入力している。基準信号ＲＥＦを入力してから、このＰＬＬ回路１では信号がループを繰返し、最終的に、ＰＬＬ回路１の安定した出力となる。この出力が安定するまでの期間をロックアップタイムという。このＰＬＬ回路は、シンセサイザ、データ伝送での復調回路、ＦＭ復調回路、あるいはモータ回転数制御など多様に応用されている。
【０００３】
このようなＰＬＬ回路は一般に、ＰＬＬ回路が安定して出力される周波数帯域を示すループ帯域幅を決めて設計される。
【０００４】
公知文献を以下に示す。
【特許文献１】特開２００８−１７７６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＬＬ回路は、通常半導体集積回路としてウェハープロセスにより製造される。そしてウェハープロセスで、製造のバラツキにより、ループ帯域幅にバラツキが生じることが起こっていた。また、温度等の使用環境により、ループ帯域幅が変動することもあった。このため、設計のマージンが小さくなり、設計仕様を満足できないことが起こっていた。
【０００６】
本発明はこのような問題点を解決するもので、ウェハープロセスで、製造のバラツキにより、あるいは環境の変化により、ループ帯域幅に変動が起こっても、容易に変動に対応できるＰＬＬ回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明はかかる課題に鑑みなされたもので、請求項１の発明は、
少なくとも、位相比較回路と、チャージポンプと、ループフィルタと、電圧制御発振回路とがこの順に接続されてなるＰＬＬ回路において、
位相比較回路は、電圧制御発振回路から出力される帰還信号と、外部より入力される基準信号とが接続される２入力を備え、チャージポンプは種々の利得に対応した電流源を備え、さらに、基準信号と位相比較回路の出力からＰＬＬがロックしたときのロック信号を出力するＰＬＬロック検出回路と、基準信号をカウントするカウント回路と、ロック信号とカウンタ回路のカウンタ信号からロック時のカウンタ信号をラッチするラッチ回路と、基準信号を入力する前に一定の利得に対応した電流源のコードに設定され、基準信号を入力後ロック信号及びラッチされたカウンタ信号から適切な利得に対応した電流源のコードを選択して出力する選択手段と、
を備えたことを特徴とするＰＬＬ回路。
としたものである。
【発明の効果】
【０００８】
本発明は以上のような構成であるので、ループ帯域幅に変動が起こっても、容易に変動に対応できるＰＬＬ回路とすることができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明を実施するための最良の形態につき説明する。
【００１０】
ＰＬＬループ帯域幅はそのオープンループ利得が０ｄＢになるときの周波数であり、伝達関数は、
Ｇ（ｓ）＝Ｋｐ×Ｋｖ×Ｚ（ｓ）／ｓ
と表すことができる。
ここで、ＫｖはＶＣＯ制御電圧利得、Ｋｐはチャージポンプを含めた位相比較回路の利得（ＣＰ利得）、Ｚ（ｓ）はローパスフィルタＬＰＦの伝達関数である。ゆえに変動が起こっても、ＰＬＬループ帯域幅を一定の値にするためには、ＫｐとＫｖの積を一定にすればよい。本発明のＰＬＬは、このＫｐとＫｖの積を一定にすることで、課題を解決するものである。その積を一定にする手法としてＫｖ変動差に対して、Ｋｐをフィードバックする。本発明の特徴は、オープンループ利得の変動については回路設計により最適化するのではなく、実動作上のＫｖのばらつきに応じて、最適なＫｐをデジタルコードで選択することにある。
【００１１】
図４は、ＰＬＬロックアップ時間とＰＬＬループ帯域幅との特性を模式的に示した図で、横軸がロックアップ時間（単位ｓ）、縦軸がＰＬＬループ帯域幅（単位Ｈｚ）である。図で示したように、ＰＬＬロックアップ時間ＴLとＰＬＬループ帯域幅ｆｃとの間には、一般に、
ＴL≒４／ｆｃ
の関係が成り立つ。すなわち、ＰＬＬロックアップ時間ＴLはＰＬＬループ帯域幅ｆｃに反比例する。これから本願発明では、ＫｐとＫｖの積を一定にする手法としてロックアップ時間の変動差に対して、Ｋｐをフィードバックすることによって、ＰＬＬループ帯域幅を一定の値（図４の目標値）にする。
【００１２】
すなわち、オープンループ利得の変動ついては回路設計により最適化するのではなく、ＰＬＬ実動作上のロックアップ時間のばらつきによって、最適なＫｐをデジタルコードで選択することに特徴がある。
【００１３】
図１及び図２は、本願発明のＰＬＬ回路の一実施の形態例である。
【００１４】
本例のＰＬＬ回路１は、位相比較回路ＰＦＤ２と、チャージポンプＣＰ２０と、ループフィルタ（ローパスフィルタＬＰＦ３）と、電圧制御発振回路ＶＣＯ４とがこの順に接続されている。位相比較回路ＰＦＤ２は、電圧制御発振回路ＶＣＯ４から出力される帰還信号ＦＢと、外部より入力される基準信号ＲＥＦとが接続される２入力を備え、チャージポンプ２０は種々の利得に対応した電流源（図示せず）を備えている。さらに、基準信号ＲＥＦと位相比較回路ＰＦＤの出力からＰＬＬがロックしたときのロック信号を出力するＰＬＬロック検出回路５と、基準信号ＲＥＦをカウントするカウント回路６と、ロック信号とカウンタ回路のカウンタ信号からロック時のカウンタ信号をラッチするラッチ回路７と、基準信号ＲＥＦを入力する前に一定の利得に対応した電流源のコード（デフォルト値）に設定され、基準信号ＲＥＦを入力後ロック信号及びラッチされたカウンタ信号から適切な利得に対応した電流源のコードを選択して出力する選択手段（本例ではマルティプレクサ回路ＭＵＸ８）と、を備えている。
【００１５】
以下に本回路の動作を説明する。ＰＬＬ回路に基準信号ＲＥＦを入力する前は、選択手段のコードは、本例ではＰＬＬループ帯域幅の設計値の利得に対応した電流源のコード（デフォルト値）に設定されている。基準信号ＲＥＦを入力すると、基準信号ＲＥＦの基準クロックに従ってロックアップに向け、動作する。ＰＬＬロック検出回路は、基準信号と位相比較回路の出力からロック検出を開始する。またカウンタ回路では、基準クロックのカウントを開始する。このような動作から、ＰＬＬ回路がロックするとＰＬＬロック検出回路でロックを検知し、ラッチ信号をラッチ回路に出力する。ラッチ回路では、カウンタ回路から入力されたカウント値をラッチし、ＭＵＸに出力する。ＭＵＸには、ロックした時にＰＬＬロック検出回路からロック信号が入力され、ラッチしたクロック回路のカウントにより適切なＫｐの電流源のコードを選択し、ＣＰへ選択したコードに切り替えて出力をする。
【００１６】
以下に、適切なＫｐの電流源のコードを選択することについて述べる。図５（ａ）は、本例のＰＬＬ回路のロックアップ時間とループ帯域幅との特性を模式的に示した説明図で、図５（ｂ）は、カウンタ値とロック信号出力との関係を模式的に示した説明図である。図５（ａ）で、ＰＬＬループ帯域幅が設計値と一致している場合、ロックアップ時間はＰＬＬループ帯域幅が目標値（設計値）となる時間となる。しかし、図５（ｂ）で示されるように、ＰＬＬループ帯域幅が設計値より小さい場合、ロックアップ時間は長くなり、カウンタ値も大きくなる。また、ＰＬＬループ帯域幅が設計値より大きい場合、ロックアップ時間は短くなり、カウンタ値も小さくなる。従って、ロックアップ時間が設計値に対し変動した場合は、カウンタ値もそれに従って一義的に変動した値となる。そしてロックアップ時間でＰＬＬロック検出回路からロック信号が出力され、カウンタ値はこの時間でラッチ回路にラッチされ、ＭＵＸに入力される。この変動したカウンタ値に対応して、ＰＬＬループ帯域幅が設計値の値となるようにＫｐの電流源のコードをＣＰに設けておく。このコードをＭＵＸで選択することによって、ＰＬＬループ帯域幅を設計値とする回路を構成することが出来る。したがって本ＰＬＬ回路は、ループ帯域幅に変動が起こっても、容易に変動に対応できるＰＬＬ回路とすることができる。
【００１７】
図６（ａ）は、ＰＬＬロック検出回路の例である。位相比較回路（ＰＦＤ回路）とチャージポンプとでループフィルターをチャージするＰＬＬでは、図１に示すように充電するＵＰ信号と放電するＤＯＷＮ信号を出力する。そしてその信号に従ってループフィルターのスイッチを動作し、充放電する。ＰＬＬがロックした場合、ＵＰ信号とＤＯＷＮ信号（ＵＰ、ＤＮと記載する）のパルス幅は最小値で同じ値となる。従ってＵＰ、ＤＯＷＮのパルス幅が最小値で同じ値となる時間を検出すれば、ロックアップ時間が検出できる。
【００１８】
図７は、図１に示した一般的なチャージポンプ型のＰＦＤ回路の構成の例を示した説明図である。２つのリセット付のＤ型フリップフロップ（以下Ｄ−ＦＦと記載）５１、５２とＡＮＤ回路５３で構成され、Ｄ端子には論理「１」（一般には高電圧High  Voltage）、クロックにはそれぞれ比較する信号Ａ、Ｂを入力する。Ｄ−ＦＦは、クロックパルスの立ち上がりで動作する。Ｄ−ＦＦ５１、５２の出力Ｑは、それぞれＵＰ、ＤＮが出力される。これらの２出力は、ＡＮＤ回路５３に入力され、その出力はリセット信号としてＤ−ＦＦ５１、５２に入力している。
【００１９】
本ＰＬＬロック検出回路では、このようなＰＦＤ回路よりＵＰ、ＤＮ、ＣＫ、Ｐ＿ＲＳＴの信号の供給を受ける。Ｐ＿ＲＳＴはリセット信号で、ＣＫはリセット信号をわずかに早くした信号で、ＰＦＤ回路のいずれかの部位から供給する。本回路では、２つのＯＲ回路１１、１２にそれぞれ、ＵＰとＰ＿ＲＳＴ、ＤＮとＰ＿ＲＳＴとが供給される。その出
力が２つのＤ−ＦＦ１３、１４のデータ信号Ｄとして入力している。この２つのＤ−ＦＦ１３、１４のクロック信号としてはＰＦＤ回路よりＣＫが供給される。さらに２つのＤ−ＦＦ１３の出力信号は、ＯＲ回路１５に入力している。ＯＲ回路１５の出力Ｕ＿ＬＯＣＫと、各入力信号のタイミングチャートを図６（ｂ）、（ｃ）に示した。図６（ｂ）は、ロックされる前の状態が、ＤＮのパルス幅がＵＰのパルス幅より大きい場合、（ｃ）は、ＵＰのパルス幅がＤＮのパルス幅より大きい場合を示す。破線で示すパルスが、ロックされる前の状態である。
【００２０】
図６（ｂ）のように、ＵＰのパルス幅が最小幅で、ＤＮがそれより広い場合、クロックＣＫが入力すると、ＤＮが論理「１」であることから、出力Ｕ＿ＬＯＣＫは「１」となる。ＤＮが最小幅になった場合、ＣＫはリセット信号Ｐ＿ＲＳＴよりわずかに早く、ＵＰ、ＤＮともに論理「０」であることから、出力Ｕ＿ＬＯＣＫは「０」となる。
【００２１】
図６（ｃ）のように、ＤＮのパルス幅が最小幅で、ＵＰがそれより広い場合、クロックＣＫが入力すると、ＵＰが論理「１」であることから、出力Ｕ＿ＬＯＣＫは「１」となる。ＵＰが最小幅になった場合、ＣＫはリセット信号Ｐ＿ＲＳＴよりわずかに早く、ＵＰ、ＤＮともに論理「０」であることから、出力Ｕ＿ＬＯＣＫは「０」となる。
【００２２】
以上のように、ＰＬＬがロックしてＵＰ、ＤＮともにパルス幅が最小値となり、論理「１」となると、出力Ｕ＿ＬＯＣＫは「０」となる。しかし、一般にはこのロックする状態は図６（ｄ）で示すように、不安定である。図は、横軸を時間、縦軸にＶＣＯ周波数とし、この周波数変化を模式的に示している。このため、図６（ａ）に示す回路では、リセット機能を具備したカウンタ回路１６とＤ−ＦＦ１７を設けている。カウンタ回路１６の入力には、リファレンス信号を入力し、リセット端子にはＵ＿ＬＯＣＫを入力している。Ｄ−ＦＦ１７のクロック端子には、カウンタ回路１６の出力が入力し、データ端子Ｄには、論理「１」が、リセット端子にはＵ＿ＬＯＣＫを入力している。このような回路構成から、回路がロックせず、Ｕ＿ＬＯＣＫが論理「１」のときはカウンタ回路１６とＤ−ＦＦ１７は、リセット状態である。そしてＵ＿ＬＯＣＫが論理「０」になると、カウンタ回路がカウンタを開始し、定められたカウントＴになってＤ−ＦＦ１７にクロック信号を入力しＤ−ＦＦ１７からロック信号ＬＯＣＫを出力する。ここで、定められたカウントＴを図６（ｄ）で示す不安定な時間となるように設計しておくことで、安定したロック時間が得られる。また、カウンタ回路に入力するリファレンス信号も、このようなカウント値を満足するものであれば、特に限定されない。
【００２３】
以上のようにして、本ＰＬＬロック検出回路では、安定したロックアップ時間を検出できる。
【図面の簡単な説明】
【００２４】
【図１】本発明のＰＬＬ回路の一例のＫｐ確定前の回路図である。
【図２】本発明のＰＬＬ回路の例のＫｐ確定後の回路図である。
【図３】従来のＰＬＬ回路の一例の基本的な回路構成図である。
【図４】ＰＬＬループ帯域幅とロックアップタイムとの関係を模式的に示した図である。
【図５】図５（ａ）は、本例のＰＬＬ回路のロックアップ時間とループ帯域幅との特性を模式的に示した説明図で、図５（ｂ）は、カウンタ値とロック信号出力との関係を模式的に示した説明図である。
【図６】ＰＬＬロック検出回路の例を示した説明図である。
【図７】図１に示した一般的なチャージポンプ型のＰＦＤ回路の構成の例を示した説明図である。
【符号の説明】
【００２５】
１・・・・ＰＬＬ回路
２・・・・位相比較回路
２０・・・チャージポンプ
３・・・・ループフィルタ
４・・・・電圧制御発振回路
５・・・・ＰＬＬロック検出回路
６、１６・・・・カウンタ回路
７・・・・ラッチ回路
８・・・・マルティプレクサ回路
１１、１２、１５・・・・ＯＲ回路
１３、１４、１７、５１、５２・・・・Ｄ型フリップフロップ回路
５３・・・・ＡＮＤ回路
【図１】
2010154211.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010154211.tif 000007
【図６】
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【図７】
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