(57)【要約】【課題】ロックイン時間を短縮しつつチャージポンプ回路の誤差電流に起因するジッタを低減する。【解決手段】チャージポンプ回路３０は、位相比較回路２０による比較結果（充電信号ＵＰ０，放電信号ＤＮ０）に応答して正または負の出力電流Ｉｏｕｔを出力する。電流制御回路１１は、遅延クロックＣＫ（ｎ）の遷移エッジを含む有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生することを検出し、その検出結果に応じてチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を制御する。【選択図】図１
2010119061.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数の遅延素子を含み、入力クロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する遅延回路と、
前記複数の遅延クロックのいずれか１つまたは前記入力クロックを第１の基準クロックとして受けるとともに前記複数の遅延クロックのうち前記第１の基準クロックよりも位相が遅れた遅延クロックを第２の基準クロックとして受け、前記第１および第２の基準クロックの位相を比較する位相比較回路と、
前記位相比較回路による比較結果に応じて正または負の出力電流を供給するチャージポンプ回路と、
前記チャージポンプ回路からの出力電流に応じて前記遅延回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する遅延制御回路と、
前記第２の基準クロックの遷移エッジを含む有効期間中に前記第１の基準クロックの遷移エッジが発生することを検出し、その検出結果に応じて前記チャージポンプ回路の出力電流の電流量を制御する電流制御回路とを備える
ことを特徴とするＤＬＬ回路。
【請求項２】
請求項１において、
前記チャージポンプ回路は、通常モードと、前記通常モードよりも前記出力電流の電流量が少ない電流制限モードとを有し、
前記電流制御回路は、前記有効期間中における第１の基準クロックの遷移エッジの発生を検出した回数が所定回数以上である場合には前記チャージポンプ回路を前記電流制限モードに設定し、前記有効期間中に前記第１の基準クロックの遷移エッジが発生しない場合には前記チャージポンプ回路を前記通常モードに設定する
ことを特徴とするＤＬＬ回路。
【請求項３】
請求項１または２において、
前記電流制御回路は、
前記複数の遅延クロックのうち前記第２の基準クロックよりも位相が所定量だけ進んだ遅延クロックを第１の期間規定クロックとして受けるとともに前記複数の遅延クロックのうち前記第２の基準クロックよりも位相が所定量だけ遅れた遅延クロックを第２の期間規定クロックとして受け、前記第１および第２の期間規定クロックのそれぞれの遷移エッジ間を前記有効期間として規定する有効期間規定部と、
前記第１の基準クロックを受け、前記有効期間規定部によって規定された有効期間中に前記第１の基準クロックの遷移エッジが発生することを検出するロック近傍状態検出部と、
前記ロック近傍状態検出部による検出結果に応じて前記チャージポンプ回路の出力電流の電流量を調整する電流調整部とを含む
ことを特徴とするＤＬＬ回路。
【請求項４】
請求項１〜３のいずれか１項において、
前記有効期間中のみ前記位相比較回路による比較結果を通過させる供給制御回路をさらに備える
ことを特徴とするＤＬＬ回路。
【請求項５】
リング状に接続された複数の遅延素子を含み、それぞれ位相が異なる複数の発振クロックを生成する発振回路と、
入力クロックを第１の基準クロックとして受けるとともに前記複数の発振クロックのうちいずれか１つを第２の基準クロックとして受け、前記第１および第２の基準クロックの位相を比較する位相比較回路と、
前記位相比較回路による比較結果に応じて正または負の出力電流を供給するチャージポンプ回路と、
前記チャージポンプ回路からの出力電流に応じて前記発振回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する遅延制御回路と、
前記第２の基準クロックの遷移エッジを含む有効期間中に前記第１の基準クロックの遷移エッジが発生することを検出し、その検出結果に応じて前記チャージポンプ回路の出力電流の電流量を制御する電流制御回路とを備える
ことを特徴とするＰＬＬ回路。
【請求項６】
請求項５において、
前記チャージポンプ回路は、通常モードと、前記通常モードよりも前記出力電流の電流量が少ない電流制限モードとを有し、
前記電流制御回路は、前記有効期間中における第１の基準クロックの遷移エッジの発生を検出した回数が所定回数以上である場合には前記チャージポンプ回路を前記電流制限モードに設定し、前記有効期間中に前記第１の基準クロックの遷移エッジが発生しない場合には前記チャージポンプ回路を前記通常モードに設定する
ことを特徴とするＰＬＬ回路。
【請求項７】
請求項５または６において、
前記電流制御回路は、
前記複数の発振クロックのうち前記第２の基準クロックよりも位相が所定量だけ進んだ発振クロックを第１の期間規定クロックとして受けるとともに前記複数の発振クロックのうち前記第２の基準クロックよりも位相が所定量だけ遅れた発振クロックを第２の期間規定クロックとして受け、前記第１および第２の期間規定クロックのそれぞれの遷移エッジ間を前記有効期間として規定する有効期間規定部と、
前記第１の基準クロックを受け、前記有効期間規定部によって規定された有効期間中に前記第１の基準クロックの遷移エッジが発生することを検出するロック近傍状態検出部と、
前記ロック近傍状態検出部による検出結果に応じて前記チャージポンプ回路の出力電流の電流量を調整する電流調整部とを含む
ことを特徴とするＰＬＬ回路。
【請求項８】
請求項５〜７のいずれか１項において、
前記有効期間中のみ前記位相比較回路による比較結果を通過させる供給制御回路をさらに備える
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＬＬ回路(Delay Lock Loop)やＰＬＬ回路(Phase Lock Loop)などのクロック生成回路に関し、特に、チャージポンプ回路の出力電流の電流量を制御する技術に関する。
【背景技術】
【０００２】
従来、ＤＬＬ回路には、位相比較器からのアップ信号およびダウン信号に応答して充放電動作を行うチャージポンプ回路が用いられている。例えば、チャージポンプ回路は、アップ信号に応答して充電電流を流出させるためのｐＭＯＳトランジスタと、ダウン信号に応答して放電電流を流入させるためのｎＭＯＳトランジスタとを備える。このように充電電流／放電電流を発生させることにより、ローパスフィルタの電圧が充電／放電され、その結果、電圧制御遅延回路のクロックの位相や周波数が調整される。このようなチャージポンプ回路は、ＤＬＬ回路の他に、ＰＬＬ回路などのクロック生成回路にも利用されている。
【０００３】
ＤＬＬ回路やＰＬＬ回路では、一般的に、位相比較器は、２つのクロックの位相差に応じて、アップ信号およびダウン信号を選択的に活性化させる。しかし、この２つのクロックの位相が一致している場合（２つのクロックの位相状態がロック状態である場合）、アップ信号およびダウン信号の両方が活性化する期間がある。この場合、チャージポンプ回路の出力電流の電流量は“０”であることが好ましい。しかし、実際には、チャージポンプ回路を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ間におけるスイッチング特性の差や、充電電流の電流量と放電電流の電流量との不一致などが原因となり、チャージポンプ回路の出力電流の電流量は“０”にはならない。このように、２つのクロックの位相が一致していてもチャージポンプ回路から誤差電流が出力されるため、ローパスフィルタの電圧が変動し、その結果、電圧制御遅延回路（または、電圧制御発振回路）によって生成されるクロックに位相ノイズ（ジッタ）が発生してしまう。
【０００４】
そこで、特開２０００−１６５２３５号公報（特許文献１）には、２個のチャージポンプ回路を備えるＰＬＬ回路が開示されている。このＰＬＬ回路では、一方のチャージポンプ回路には、位相比較器からの位相誤差信号（アップ信号およびダウン信号）が直接的に供給され、他方のチャージポンプ回路には、遅延回路によって遅延された位相誤差信号が供給され、それぞれのチャージポンプ回路の出力電流が合成されてローパスフィルタに供給される。遅延回路は、縦続接続された複数個のインバータやバッファで構成され、位相誤差信号の信号幅が非常に狭い場合（例えば、数百ｐｓ）には位相誤差信号を通過させない。これにより、位相比較器に供給される２つのクロックの位相差が大きいときには、合成電流の電流量が多くなり、２つのクロックの位相差が小さいときには合成電流の電流量が少なくなる。なお、特開２００７−２９５１６５号公報（特許文献２）にも同様のＰＬＬ回路が開示されている。
【特許文献１】特開２０００−１６５２３５号公報
【特許文献２】特開２００７−２９５１６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されたＰＬＬ回路では、電源電圧の変動や温度変化によって、遅延回路における遅延時間や遅延回路を通過可能な位相誤差信号の信号幅が変動してしまう。また、２つのチャージポンプ回路間における電流アンバランスに起因して、ジッタや定常位相誤差が生じてしまう。このように、従来のＰＬＬ回路では、チャージポンプ回路の出力電流の電流量を適切に切り換えることが困難であった。また、従来のＤＬＬ回路においても同様の課題があった。
【０００６】
そこで、この発明は、ＤＬＬ回路やＰＬＬ回路において、チャージポンプ回路の出力電流の電流量を適切に制御することにより、ロックイン時間を短縮しつつチャージポンプ回路の誤差電流に起因するジッタを低減できる技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、ＤＬＬ回路は、縦続接続された複数の遅延素子を含み、入力クロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する遅延回路と、上記複数の遅延クロックのいずれか１つまたは上記入力クロックを第１の基準クロックとして受けるとともに上記複数の遅延クロックのうち上記第１の基準クロックよりも位相が遅れた遅延クロックを第２の基準クロックとして受け、上記第１および第２の基準クロックの位相を比較する位相比較回路と、上記位相比較回路による比較結果に応じて正または負の出力電流を供給するチャージポンプ回路と、上記チャージポンプ回路からの出力電流に応じて上記遅延回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する遅延制御回路と、上記第２の基準クロックの遷移エッジを含む有効期間中に上記第１の基準クロックの遷移エッジが発生することを検出し、その検出結果に応じて上記チャージポンプ回路の出力電流の電流量を制御する電流制御回路とを備える。
【０００８】
上記ＤＬＬ回路では、第１および第２の基準クロックの位相状態に応じて出力電流の電流量を適切に制御することにより、第１および第２の基準クロックの位相が互いに一致するまでの時間（ロックイン時間）を短縮しつつ、チャージポンプ回路の誤差電流に起因するジッタを低減できる。
【０００９】
好ましくは、上記ＤＬＬ回路は、上記有効期間中のみ上記位相比較回路による比較結果を通過させる供給制御回路をさらに備える。このように構成することにより、第１および第２の基準クロックの位相状態が疑似ロック状態へ遷移する確率を低減できる。
【００１０】
この発明のもう１つの局面に従うと、ＰＬＬ回路は、リング状に接続された複数の遅延素子を含み、それぞれ位相が異なる複数の発振クロックを生成する発振回路と、入力クロックを第１の基準クロックとして受けるとともに上記複数の発振クロックのうちいずれか１つを第２の基準クロックとして受け、上記第１および第２の基準クロックの位相を比較する位相比較回路と、上記位相比較回路による比較結果に応じて正または負の出力電流を供給するチャージポンプ回路と、上記チャージポンプ回路からの出力電流に応じて上記発振回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する遅延制御回路と、上記第２の基準クロックの遷移エッジを含む有効期間中に上記第１の基準クロックの遷移エッジが発生することを検出し、その検出結果に応じて上記チャージポンプ回路の出力電流の電流量を制御する電流制御回路とを備える。
【００１１】
上記ＰＬＬ回路では、第１および第２の基準クロックの位相状態に応じて出力電流の電流量を適切に制御することにより、ロックイン時間を短縮しつつ、チャージポンプ回路の誤差電流に起因するジッタを低減できる。
【発明の効果】
【００１２】
以上のように、ロックイン時間を短縮しつつ、チャージポンプ回路の誤差電流に起因するジッタを低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない場合もある。
【００１４】
（実施形態１）
図１は、この発明の実施形態１によるＤＬＬ回路の構成を示す。このＤＬＬ回路は、電圧制御遅延回路１０と、位相比較回路２０と、チャージポンプ回路３０と、遅延制御回路４０と、電流制御回路１１とを備える。
【００１５】
電圧制御遅延回路１０は、ｋ個（ｋは３以上の整数）の遅延素子ＤＬ，ＤＬ，…を含み、入力クロックＣＫｉｎを順次遅延させてそれぞれ位相が異なるｋ個の遅延クロックＣＫ（１），ＣＫ（２），…，ＣＫ（ｋ）を生成する。遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延時間を“Ｔｐ”とすると、遅延クロックＣＫ（１），ＣＫ（２），…，ＣＫ（ｋ）の遅延時間は、それぞれ、“Ｔｐ×１”，“Ｔｐ×２”，…，“Ｔｐ×ｋ”である。
【００１６】
位相比較回路２０は、第１番目の遅延クロックＣＫ（１），第ｎ番目（２≦ｎ≦ｋ）の遅延クロックＣＫ（ｎ）をそれぞれ第１および第２の基準クロックとして受け、第１および第２の基準クロックの位相を比較し、比較結果として充電信号ＵＰ０，放電信号ＤＮ０を活性化させる。例えば、位相比較回路２０は、第１および第２の基準クロックの遷移エッジ（ここでは、立ち上がりエッジ）に基づいて位相比較を実行する。充電信号ＵＰ０は、チャージポンプ回路３０に充電動作を実行させるための信号であり、遅延クロックＣＫ（ｎ）が遅延クロックＣＫ（１）よりも遅れていることを示す。一方、放電信号ＤＮ０は、チャージポンプ回路３０に放電動作を実行させるための信号であり、遅延クロックＣＫ（ｎ）が遅延クロックＣＫ（１）よりも進んでいることを示す。
【００１７】
チャージポンプ回路（ＣＰ）３０は、位相比較回路２０からの充電信号ＵＰ０に応答して正の出力電流Ｉｏｕｔを供給し、放電信号ＤＮ０に応答して負の出力電流Ｉｏｕｔを供給する。また、チャージポンプ回路３０の出力電流の電流量は可変である。例えば、図４のように、チャージポンプ回路３０は、インバータＩＮＶを介して供給された充電信号ＵＰ０に応答して電源ノードから出力ノードＮｏｕｔに充電電流Ｉｕｐを流すための充電トランジスタ３１ｐと、放電信号ＤＮ０に応答して出力ノードＮｏｕｔから接地ノードに放電電流Ｉｄｎを流すための放電トランジスタ３１ｎと、充電電流Ｉｕｐの電流量を調整するための調整トランジスタ３２ｐと、放電電流Ｉｄｎの電流量を調整するための調整トランジスタ３２ｎとを含む。
【００１８】
図１に戻って、遅延制御回路４０は、チャージポンプ回路３０からの出力電流Ｉｏｕｔに応じて電圧制御遅延回路１０に含まれる遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延時間を制御する。例えば、遅延制御回路４０は、ローパスフィルタ（ＬＰＦ）４１と、電圧制御回路４２とを含む。ローパスフィルタ４１は、チャージポンプ回路３０からの出力電流Ｉｏｕｔによって充電／放電される。電圧制御回路４２は、遅延時間の制御特性を適切化するために、ローパスフィルタ４１の電圧を制御して遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延制御端子に供給する。例えば、電圧制御回路４２は、遅延素子ＤＬの遅延時間の変動範囲が入力クロックＣＫｉｎの周波数範囲に対応するように、ローパスフィルタ４１の電圧の変動範囲を制御する。なお、電圧制御回路４２を介さずにローパスフィルタ４１の電圧を遅延素子ＤＬ，ＤＬ，…に供給しても良い。チャージポンプ回路３０が正の出力電流Ｉｏｕｔを供給する場合、ローパスフィルタ４１の電圧が充電され、その結果、遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延時間が減少する。一方、チャージポンプ回路３０が負の出力電流Ｉｏｕｔを供給する場合、ローパスフィルタ４１の電圧が放電され、その結果、遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延時間が増加する。
【００１９】
また、電源を投入する場合やシステムをリセットする場合、パワーオンリセット信号ＰＯＮＲが活性化され、電圧制御遅延回路１０に含まれる遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延時間が最小になるように、ローパスフィルタ４１の電圧が制御される。
【００２０】
電流制御回路１１は、遅延クロックＣＫ（ｎ）の遷移エッジを含む有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生することを検出するとともに、検出結果に応じてチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を制御する。電流制御回路１１は、有効期間規定部１０１と、ロック近傍状態検出部１０２と、電流調整部１０３とを含む。
【００２１】
有効期間規定部１０１は、第（ｎ−ｍ）番目の遅延クロックＣＫ（ｎ−ｍ），第（ｎ＋ｍ）番目の遅延クロックＣＫ（ｎ＋ｍ）をそれぞれ第１および第２の期間規定クロックとして受け、第１の期間規定クロックの遷移エッジが発生してから第２の期間規定クロックの遷移エッジが発生するまでの間、有効期間信号ＰＷを活性化状態にする。このようにして、第１および第２の期間規定クロックの遷移エッジ間が有効期間として規定される。図２のように、例えば、有効期間規定部１０１は、遅延クロックＣＫ（ｎ＋ｍ）を反転させるインバータ１１１と、遅延クロックＣＫ（ｎ−ｍ）とインバータ１１１の出力とを受けて有効期間信号ＰＷを出力するＡＮＤ回路１１２とを含む。
【００２２】
ロック近傍状態検出部１０２は、有効期間規定部１０１からの有効期間信号ＰＷが活性化状態である期間中（すなわち、有効期間中）において遅延クロックＣＫ（１）の遷移エッジが発生することを検出し、その検出結果に基づいて遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態がロック近傍状態（遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がほぼ一致している状態）および過渡応答状態（ロック近傍状態よりも遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が大きい状態）のいずれであるのかを判定してロック近傍状態検出信号ＳＷを活性化させる。例えば、有効期間中における遅延クロックＣＫ（１）の遷移エッジの発生を検出した回数が１回以上である場合にチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を減少させる場合、図３のように、ロック近傍状態検出部１０２は、遅延クロックＣＫ（１）の遷移エッジに同期して有効期間信号ＰＷを取り込むフリップフロップ１２１を含む。
【００２３】
電流調整部１０３は、ロック近傍状態検出部１０２からのロック近傍状態検出信号ＳＷに応じてチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を調整する。例えば、電流調整部１０３は、バイアス電圧供給部１３１ｐ，１３１ｎを含む。ロック近傍状態検出信号ＳＷが非活性化状態（ここでは、ローレベル）である場合、バイアス電圧供給部１３１ｐ，１３１ｎは、バイアス電圧Ｖｂｐ１，Ｖｂｎ１を調整トランジスタ３２ｐ，３２ｎのゲートに供給する。一方、ロック近傍状態検出信号ＳＷが活性化状態（ここでは、ハイレベル）である場合、バイアス電圧供給部１３１ｐは、バイアス電圧Ｖｂｐ１よりも高いバイアス電圧Ｖｂｐ２を供給し、バイアス電圧供給部１３１ｎは、バイアス電圧Ｖｂｎ１よりも低いバイアス電圧Ｖｂｎ２を供給する。これにより、充電電流Ｉｕｐ，放電電流Ｉｄｎの電流量は、ロック近傍状態検出信号ＳＷが非活性化状態である場合よりも少なくなる。すなわち、ロック近傍状態検出信号ＳＷが非活性化状態である場合には、チャージポンプ回路３０は、通常モードに設定され、ロック近傍状態検出信号ＳＷが活性化状態である場合には、チャージポンプ回路３０は、通常モードよりも出力電流Ｉｏｕｔの電流量が少ない電流制限モードに設定される。
【００２４】
〔動作〕
次に、図５，図６を参照しつつ、図１に示したＤＬＬ回路による動作について説明する。なお、図５では、遅延クロックＣＫ（ｎ）は遅延クロックＣＫ（１）よりも遅れているものとし、図６では、遅延クロックＣＫ（ｎ）は遅延クロックＣＫ（１）よりも進んでいるものとする。
【００２５】
図５のように、時刻ｔ１〜ｔ２の期間では、有効期間信号ＰＷが活性化状態（ここでは、ハイレベル）である期間（すなわち、有効期間）よりも前に遅延クロックＣＫ（１）の遷移エッジが発生するので、ロック近傍状態検出信号ＳＷは非活性化状態である。また、遅延クロックＣＫ（１）の遷移エッジが発生してから遅延クロックＣＫ（ｎ）の遷移エッジが発生するまでの間、充電信号ＵＰ０は活性化状態（ここでは、ハイレベル）である。この充電信号ＵＰ０に応答して、充電電流Ｉｕｐ（１００％）が正の出力電流Ｉｏｕｔとして遅延制御回路４０に供給される。
【００２６】
次に、時刻ｔ２〜ｔ３の間において、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が小さくなり、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が過渡応答状態からロック近傍状態に遷移する。
【００２７】
次に、時刻ｔ３〜ｔ４の期間では、有効期間信号ＰＷが活性化状態である期間中に遅延クロックＣＫ（１）の遷移エッジが発生するので、ロック近傍状態検出信号ＳＷは非活性化状態から活性化状態に遷移する。このロック近傍状態検出信号ＳＷの活性化に応答して、充電電流Ｉｕｐの電流量が減少する（例えば、充電電流Ｉｕｐの電流量が１００％から５０％になる）。
【００２８】
図６のように、時刻ｔ５〜ｔ６の期間では、有効期間信号ＰＷが活性化状態である期間中に遅延クロックＣＫ（１）の遷移エッジが発生するので、ロック近傍状態検出信号ＳＷは活性化状態のままである。また、遅延クロックＣＫ（ｎ）の遷移エッジが発生してから遅延クロックＣＫ（１）の遷移エッジが発生するまでの間、放電信号ＤＮ０は活性化状態（ここでは、ハイレベル）である。この放電信号ＤＮ０に応答して、放電電流Ｉｄｎ（５０％）が負の出力電流Ｉｏｕｔとして遅延制御回路４０に供給される。
【００２９】
次に、時刻ｔ６〜ｔ７の間において、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が大きくなり、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態がロック近傍状態から過渡応答状態に遷移する。
【００３０】
次に、時刻ｔ７〜ｔ８の期間では、有効期間信号ＰＷが活性化状態である期間よりも後に遅延クロックＣＫ（１）の遷移エッジが発生するので、ロック近傍状態検出信号ＳＷは活性化状態から非活性化状態に遷移する。このロック近傍状態検出信号ＳＷの非活性化に応答して、放電電流Ｉｄｎの電流量が元に戻る（例えば、放電電流Ｉｄｎの電流量が５０％から１００％になる）。
【００３１】
このように、充電電流Ｉｕｐおよび放電電流Ｉｄｎの電流量は、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が過渡応答状態である期間では１００％に設定され、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態がロック近傍状態である期間では５０％に設定される。
【００３２】
図７は、位相誤差（遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差）と単位充放電量（位相比較回路２０による１回の位相比較に対するローパスフィルタ４１の充放電量）との関係を示す。位相誤差を“φ”、単位充放電量を“Ｖｃｐ”、過渡応答状態（φ＜−Δφ、＋Δφ＜φ）における位相比較変換利得（位相誤差の変動量に対する単位充放電量の変動量の比：δＶｃｐ／δφ）を“Ｋ”とすると、ロック近傍状態（−Δφ≦φ≦＋Δφ）における位相比較変換利得（δＶｃｐ／δφ）は“Ｋ／２”になる。なお、Δφは、下の式のように表現できる。
【００３３】
Δφ＝２π・ｔ（ＣＫ（ｎ＋ｍ））−ｔ（ＣＫ（ｎ−ｍ））／ｔ（ＣＫ（ｎ））−ｔ（ＣＫ（１））
但し、上の式において、ｔ（ＣＫ（１）），ｔ（ＣＫ（ｎ−ｍ）），ｔ（ＣＫ（ｎ）），ｔ（ＣＫ（ｎ＋ｍ））は、それぞれ、入力クロックＣＫｉｎに対する遅延クロックＣＫ（１），ＣＫ（ｎ−ｍ），ＣＫ（ｎ），ＣＫ（ｎ＋ｍ）の遅延時間である。
【００３４】
以上のように、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態に応じて出力電流Ｉｏｕｔの電流量を適切に制御することにより、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相が互いに一致するまでの時間（ロックイン時間）を短縮しつつ、チャージポンプ回路３０の誤差電流に起因するジッタを低減できる。
【００３５】
なお、位相比較回路２０に供給される第１の基準クロックは、入力クロックＣＫｉｎであっても良いし、遅延クロックＣＫ（１）ではない別の遅延クロックであっても良い。また、位相比較回路２０に供給される第２の基準クロックは、遅延クロックＣＫ（１），ＣＫ（２），…，ＣＫ（ｋ）のうち第１の基準クロックよりも位相が遅れた遅延クロックであっても良い。
【００３６】
また、第２の基準クロックに対する第１の期間規定クロックの位相進み量は、第２の基準クロックに対する第２の期間規定クロックの位相遅れ量とは異なる位相量であっても良い。すなわち、第１および第２の期間規定クロックは、それぞれ、第（ｎ−ｘ）番目の遅延クロック，第（ｎ＋ｙ）番目の遅延クロックであっても良い（なお、ｘ≠ｙである）。
【００３７】
〔ロック近傍状態検出部の変形例〕
ロック近傍状態検出部１０２は、有効期間中における遅延クロックＣＫ（１）の遷移エッジの発生を検出した回数が所定回数以上である場合にロック近傍状態検出信号ＳＷを活性化させるものであっても良い。例えば、図１に示したロック近傍状態検出部１０２を、図８に示すロック近傍状態検出部１０２ａに置き換えても良い。図８に示したロック近傍状態検出部１０２ａは、フリップフロップ１２１，１２２，１２３と、ＡＮＤ回路１２４，１２５とを含む。フリップフロップ１２１，１２２，１２３は、それぞれ、遅延クロックＣＫ（１）に同期して有効期間信号ＰＷ，ＡＮＤ回路１２４の出力，ＡＮＤ回路１２５の出力を取り込む。ＡＮＤ回路１２４は、有効期間信号ＰＷとフリップフロップ１２１の出力（中間信号Ｓ１２１）とを受け、ＡＮＤ回路１２５は、有効期間信号ＰＷとフリップフロップ１２３の出力（中間信号Ｓ１２２）とを受ける。フリップフロップ１２５の出力は、ロック近傍状態検出信号ＳＷとして供給される。
【００３８】
図９のように、第１回目の有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生すると中間信号Ｓ１２１が活性化し（時刻ｔ１）、第２回目の有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生すると中間信号Ｓ１２２が活性化する。次に、第３回目の有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生すると、ロック近傍状態検出信号ＳＷが活性化する（時刻ｔ３）。このように、図８のロック近傍状態検出部１０２ａは、有効期間中における遅延クロックＣＫ（１）の遷移エッジの発生を検出した回数が３回数以上である場合にロック近傍状態検出信号ＳＷを活性化させる。なお、この所定回数（ロック近傍状態であるか否かを判定するための回数）は、チャージポンプ回路３０の充放電特性やＤＬＬ回路の特性などに応じて適宜設定すれば良い。
【００３９】
（実施形態２）
図１０は、この発明の実施形態２によるＤＬＬ回路の構成を示す。このＤＬＬ回路は、図１に示した構成に加えて、供給制御回路２１をさらに備える。供給制御回路２１は、有効期間中のみ位相比較回路２０の比較結果を通過させる。例えば、供給制御回路２１は、有効期間信号ＰＷと充電信号ＵＰ０とを受けて充電信号ＵＰ２を出力するＡＮＤ回路２０１ｕと、有効期間信号ＰＷと放電信号ＤＮ０とを受けて放電信号ＤＮ２を出力するＡＮＤ回路２０１ｄとを含む。チャージポンプ回路３０は、供給制御回路２１からの充電信号ＵＰ２および放電信号ＤＮ２に応答して出力電流Ｉｏｕｔを供給する。
【００４０】
図１１のように、充電信号ＵＰ２の活性化期間は、充電信号ＵＰ０の活性化期間と有効期間との重複期間に相当する。このように、供給制御回路２１によって充電信号ＵＰ０の活性化期間が制限されて充電信号ＵＰ２としてチャージポンプ回路３０に供給される。放電信号ＤＮ０，ＤＮ２についても同様である。
【００４１】
図１２のように、過剰応答状態（φ＜−Δφ、＋Δφ＜φ）における位相比較変換利得（δＶｃｐ／δφ）は“Ｋ・Δφ／δφ”になる。すなわち、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が過渡応答状態である場合、単位充放電量Ｖｃｐは“−Ｋ・Δφ”または“＋Ｋ・Δφ”になる。
【００４２】
以上のように、単位充放電量の変動範囲を制限することにより、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が疑似ロック状態（遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の２周期以上でロックされている状態）へ遷移する確率を低減できる。
【００４３】
（ＰＬＬ回路）
図１３のように、電流制御回路１１は、ＰＬＬ回路にも適用可能である。図１３に示したＰＬＬ回路は、図１に示した電圧制御遅延回路１０に代えて電圧制御発振回路１０ａを備えるとともに、分周回路（ＤＩＶ）５０をさらに備える。その他の構成は、図１と同様である。
【００４４】
電圧制御発振回路１０ａは、ｎ個の遅延素子ＤＬ，ＤＬ，…を含み、それぞれ位相が異なるｎ個の発振クロックＣＫ（０），ＣＫ（１），…，ＣＫ（ｎ−１）を生成する。分周回路５０は、発振クロックＣＫ（０）を分周して分周クロックＣＫｄｉｖを出力する。位相比較回路２０は、入力クロックＣＫｉｎ，分周クロックＣＫｄｉｖをそれぞれ第１および第２の基準クロックとして受ける。
【００４５】
有効期間規定部１０１は、第（ｎ−ｍ）番目の発振クロックＣＫ（ｎ−ｍ），第ｍ番目の発振クロックＣＫ（ｍ）をそれぞれ第１および第２の期間規定クロックとして受ける。ロック近傍状態検出部１０２は、有効期間中に入力クロックＣＫｉｎの遷移エッジが発生することを検出する。
【００４６】
このＰＬＬ回路においても、以上のＤＬＬ回路と同様に、ロックイン時間を短縮しつつチャージポンプ回路３０の誤差電流に起因するジッタを低減できる。また、図１３のＰＬＬ回路は、図１０に示した供給制御回路２１をさらに備えていても良い。すなわち、図１０に示した供給制御回路２１は、ＰＬＬ回路にも適用可能である。
【産業上の利用可能性】
【００４７】
以上のように、この発明によるＤＬＬ回路やＰＬＬ回路は、ロックイン時間を短縮しつつチャージポンプ回路の誤差電流に起因するジッタを低減できるので、半導体集積回路における同期クロック生成回路等として有用である。
【図面の簡単な説明】
【００４８】
【図１】この発明の実施形態１によるＤＬＬ回路の構成例を示す図。
【図２】図１に示した有効期間規定部の構成例を示す図。
【図３】図１に示したロック近傍状態検出部の構成例を示す図。
【図４】図１に示した電流調整部およびチャージポンプ回路の構成例を示す図。
【図５】図１に示したＤＬＬ回路による動作について説明するためのタイミングチャート。
【図６】図１に示したＤＬＬ回路による動作について説明するためのタイミングチャート。
【図７】図１に示したＤＬＬ回路における位相誤差と単位充放電量との関係を示すグラフ。
【図８】ロック近傍状態検出部の変形例について説明するための図。
【図９】図８に示したロック近傍状態検出部の処理について説明するためのタイミングチャート。
【図１０】この発明の実施形態２によるＤＬＬ回路の構成例を示す図。
【図１１】図１０に示したＤＬＬ回路による動作について説明するためのタイミングチャート。
【図１２】図１０に示したＤＬＬ回路における位相誤差と単位充放電量との関係を関係を示すグラフ。
【図１３】図１に示した電流制御回路を備えるＰＬＬ回路の構成例を示す図。
【符号の説明】
【００４９】
１０    電圧制御遅延回路
２０    位相比較回路
３０    チャージポンプ回路
４０    遅延制御回路
４１    ローパスフィルタ
４２    電圧制御回路
１０ａ    電圧制御発振回路
５０    分周回路
１１    電流制御回路
１０１    有効期間規定部
１０２    ロック近傍状態検出部
１０３    電流調整部
２１    供給制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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