(57)【要約】【課題】製造費用を抑え、サイズを小さくするとともに高周波特性を向上する半導体装置及び半導体装置の製造方法を提供する。【解決手段】中空封止構造としての半導体装置１は、基板１１と、前記基板１１上に設けられた素子部としてのＦＥＴ素子１６と、前記基板１１の主面上に中空部を介して前記素子部１６を覆う封止体２０と、を備え、前記封止体２０は、ＣＶＤ、ＰＶＤ、スピンコート法、印刷法の何れかの薄膜工程によって形成されるとともに開口形状部を有する第１封止膜２１と、ＣＶＤ、ＰＶＤ、スピンコート法、印刷法の何れかの薄膜工程によって前記第１封止膜上に形成され前記開口形状部２１ａを閉口する第２封止膜２２と、を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた素子部と、
前記基板の主面上に中空部を介して前記素子部を覆う封止体と、を備え、
前記封止体は、ＣＶＤ、ＰＶＤ、スピンコート法、及び印刷法の何れかの薄膜工程によって形成されるとともに開口形状部を有する第１封止膜と、ＣＶＤ、ＰＶＤ、スピンコート法及び印刷法の何れかの薄膜工程によって前記第１封止膜上に形成され前記開口形状部を閉口する第２封止膜と、を備えたことを特徴とする中空封止構造。
【請求項２】
前記素子部は半導体素子を備えたことを特徴とする請求項１記載の中空封止構造。
【請求項３】
前記素子部はエアブリッジ配線を備えたことを特徴とする請求項２記載の中空封止構造。
【請求項４】
前記中空部内は大気圧（０．１ＭＰａ）以下の圧力であり、
前記第１封止膜及び前記第２封止膜は無機材料からなるとともに、
前記封止体は、前記第２封止膜上に金属製のシールド層からなる第３封止膜をさらに備えたことを特徴とする請求項１乃至３のいずれか記載の中空封止構造。
【請求項５】
前記中空部内は不活性ガス雰囲気であるとともに、前記第１封止膜は無機材料からなり、前記第２封止膜は有機材料から成ることを特徴とする請求項１記載の中空封止構造。
【請求項６】
前記封止体は、さらに、前記第２封止膜上に無機材料からなる防湿性の第３封止膜を備えたことを特徴とする請求項５記載の中空封止構造。
【請求項７】
前記有機材料は、光硬化樹脂からなることを特徴とする請求項５記載の中空封止構造。
【請求項８】
前記第封止体を覆う封止樹脂部と、
前記基板に形成された前記素子部の電極を、前記封止樹脂部の外部に導出する電極導出部と、をさらに備えたことを特徴とする請求項１記載の中空封止構造。
【請求項９】
前記基板上に、互いに電極で接続された複数の前記素子部が形成され、
複数の前記素子部が、それぞれ前記封止体で中空に封止されたことを特徴とする請求項１記載の中空封止構造。
【請求項１０】
基板上に形成された素子部上に犠牲層を形成する工程と、
前記犠牲層上に前記第１封止膜を形成する工程と、
前記第１封止膜に開口形状部を形成する工程と、
前記犠第１封止膜の開口形状部と通して、前記犠牲層を除去し中空部を形成する工程と、
前記第１封止膜上に前記第２封止膜を形成するとともに前記開口形状部を閉口する工程と、
を備えたことを特徴とする中空封止構造の製造方法。
【請求項１１】
前記第１封止膜及び第２封止膜を有する封止体上に封止樹脂部を形成する工程と、
前記封止樹脂部に電極導出用の孔形状部を形成する工程と、
前記孔形状部に電極導出部として導電材を形成する工程と、をさらに備える請求項１０記載の半導体装置の製造方法。
【請求項１２】
複数の素子部が形成されたベース基板上の該素子部上に犠牲層を形成する工程と、
前記犠牲層上に前記第１封止膜を形成する工程と、
前記第１封止膜に開口形状部を形成する工程と、
前記犠第１封止膜の開口形状部と通して、前記犠牲層を除去し中空部を形成する工程と、
前記第１封止膜上に前記第２封止膜を形成するとともに前記開口形状部を閉口する工程と、
前記ベース基板と前記第１封止膜及び第２封止膜を有する前記封止体に封止樹脂部を形成する工程と、
前記ベース基板を個片化する工程と、
を備えたことを特徴とする中空封止構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中空封止構造及び中空封止構造の製造方法に係り、例えばミリ波帯用高周波半導体パッケージ等に用いられるものに関する。
【背景技術】
【０００２】
高性能なミリ波帯用高周波半導体パッケージでは、ミリ波帯用高周波半導体素子の封止構造の一例として、図１４に示す金属ＣＡＰを用いた気密中空封止構造を用いるハーメチックパッケージが知られている（例えば、特許文献１参照）。
【０００３】
この半導体パッケージにおいては、基板１０１の上にＧａＡｓやＧａＮ、ＳｉＣ、Ｓｉ等からなる半導体素子１０２が、導電性または絶縁性の接続部材によりマウントされている。半導体素子１０２上のパッドと電極１０３はワイヤボンド１０４等の配線方法により接続される。中空部１０５は金属又はセラミックの蓋材１０７をはんだ又はフリットガラスや接着材等の接続材料１０６により、基板１０１と接続することで気密に封止されている。
【０００４】
また、図１５に示されるような樹脂封止によるパッケージが存在する。樹脂封止によるパッケージにおいて、半導体素子１０２上にモールド樹脂１０８が密着した構造が存在し、上記のハーメチックパッケージよりも安価である。
【０００５】
図１６に示されるように、半導体素子の機能素子部面を基板側に向けてＡｕバンプやはんだバンプでフリップリップボンディングし、上部から全体を粘度の高いモールド樹脂等で覆い封止した小型パッケージも開発されている。
【特許文献１】特開平５−３３５４３２号公報
【特許文献２】特登４１２０４６３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記技術では以下のような問題がある。すなわち、金属キャップを用いた気密中空封止構造は部材コストが高く、基板毎封止するためにデバイスサイズも大きい。
【０００７】
樹脂封止によるパッケージでは、半導体素子上にモールド樹脂が密着した構造となるため、樹脂材料が持つ大きな誘電率によりデバイスの誘電損失が大きくなるという欠点がある。この誘電損失は、使用周波数が高くなるにしたがって高周波特性を悪化させる。このため、性能の高いデバイスに適用できない。
【０００８】
素子面を基板側に向けた上記半導体装置は、デバイスサイズが半導体素子チップサイズよりも大きくなってしまうという問題がある。
【０００９】
そこで、本発明は、製造コストを低く抑え、デバイスサイズを小型化できるとともに、高周波特性を向上することが可能な中空封止構造及び中空封止構造の製造方法を提供すことを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る中空封止構造は、基板と、前記基板上に設けられた素子部と、前記基板の主面上に中空部を介して前記素子部を覆う封止体と、を備え、前記封止体は、ＣＶＤ、ＰＶＤ、スピンコート法、及び印刷法の何れかの薄膜工程によって形成されるとともに開口形状部を有する第１封止膜と、ＣＶＤ、ＰＶＤ、スピンコート法及び印刷法の何れかの薄膜工程によって前記第１封止膜上に形成され前記開口形状部を閉口する第２封止膜と、を備えたことを特徴とする。
【００１１】
本発明の他の一形態に係る中空封止構造の製造方法は、基板上に形成された素子部上に犠牲層を形成する工程と、前記犠牲層上に前記第１封止膜を形成する工程と、前記第１封止膜に開口形状部を形成する工程と、前記犠第１封止膜の開口形状部と通して、前記犠牲層を除去し中空部を形成する工程と、前記第１封止膜上に前記第２封止膜を形成するとともに前記開口形状部を閉口する工程と、を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、製造コストを低く抑え、デバイスサイズを小型化できるとともに、高周波特性を向上することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明の第１実施形態にかかる半導体装置１について、図１及び図２を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。
【００１４】
中空封止構造としての半導体装置１である半導体パッケージ１ａは、基板１１と、基板上に形成された素子部としてのＦＥＴ素子（半導体素子）１６と、ＦＥＴ素子１６に接続された配線１３等を備えるとともに、封止体２０が基板１１と結合して、内部に常圧の気体が封入された雰囲気が形成される中空部１７を形成した状態で、気密に封止されている。すなわち、基板１１毎ではなく、ウエハレベルでＦＥＴ素子１６のみを気密に中空封止した中空封止構造が形成される。
【００１５】
封止体２０の外部は、封止樹脂部３１で覆われている。封止樹脂部３１の上面にはソルダレジスト３２が形成されている。この封止樹脂部３１には配線１３の所定部位に連通する柱状の電極導出用の孔形状部３１ａが形成されている。この孔形状部３１ａに導電ポスト３３が形成されている。また、導電ポスト３３の上端にはＵＢＭ（アンダーバリアメタル）３４が形成され、その上部に半田バンプ３５が形成されている。これら導電ポスト３３、ＵＢＭ３４、及び半田バンプ３５により電極導出部が構成されている。
【００１６】
ＦＥＴ素子１６から導出された配線１３は、それぞれ封止樹脂部３１を貫通する導電ポスト３３と、ＵＢＭ３４とを通って上面の半田バンプ３５に接続されている。
【００１７】
基板１１は、シリコン（Ｓｉ）基板、ガラス基板、またはサファイア基板であり、所定の板形状に形成されている。
【００１８】
基板の上面には、配線１３及びＦＥＴ素子１６が形成されている。配線１３はＡｕなどで形成されている。
【００１９】
なお、ＦＥＴ素子１６が扱う信号周波数は、例えば、２ＧＨｚ以上のマイクロ波帯域からミリ波帯域である。
【００２０】
封止体２０の内側の封止膜を構成する第１封止膜２１は、その辺縁部分２１ｂがＦＥＴ素子１６と離間した位置で周囲の基板１１の上面に結合しているとともに、その中央部分２１ｃが中空部１７を介してＦＥＴ素子１６を上方から覆うように形成されている。すなわち、第１封止膜２１はＦＥＴ素子１６から離間している。
【００２１】
第１封止膜２１は、厚さ１〜３μｍ程度の膜であり、その中央部分２１ｃがＦＥＴ素子１６と数〜数十μｍ程度距離を保って設置される。例えば、後述するように、数十μｍ程度の厚さをもつ犠牲層１８を形成した後に第１封止膜２１を形成し、犠牲層１８を除去することにより、中空部１７の形成が可能となる。犠牲層１８は、３〜１０μｍ程度の厚みを有する膜であり、ポリイミド等の有機材料から形成される。
【００２２】
第１封止膜２１には、製造工程において、犠牲層除去用のドライエッチングガス（Ｏ２プラズマガス等）の導入のために設けられた開口であった第１開口形状部２１ａが複数設けられている。
【００２３】
第１開口形状部２１ａは、複数箇所に配置されている。この開口形状部２１ａを含む第１封止膜２１の外側は、第２封止膜２２に覆われている。
【００２４】
第２封止膜２２は、１〜２μｍ程度の厚みを有する膜であり、ＳｉＮ（シリコンナイトライド）等の無機材料から構成されている。第２封止膜２２は第１開口形状部２１ａを気密に閉塞して、中空部１７を密封するように成膜される。
【００２５】
第３封止膜２３は、第２封止膜２２を覆う金属膜であり、電磁シールド機能を有する。
【００２６】
次に、本実施形態にかかる半導体装置１の製造方法について図２乃至図９を参照して説明する。
【００２７】
図３に示すように、１つのベース基板１１ａ上に、以下の工程を施し、複数の半導体装置１に対応する成膜処理を、同時に行った後にダイシングにより個片化するが、図４乃至図９については１つの半導体装置１に対応する部分のみを示す。
【００２８】
まず、図４に示すように、基板１１上に配線１３、ＦＥＴ素子１６を形成する。ＦＥＴ素子１６上に所定の厚さを有する犠牲層１８を形成する。このとき、図３に示すベース基板１１ａ上にマトリクス状に複数のＦＥＴ素子１６を並列形成する。同様に配線１３も複数のＦＥＴ素子１６に夫々対応する配線１３を同時に形成する。
【００２９】
次いで、例えば、スピンコート法によりポリイミド膜を成膜し、パターニングにより所定形状に形成し硬化させることにより犠牲層１８を形成する。
【００３０】
図５に示すように、犠牲層１８の形成後、第１封止膜２１として、プラズマＣＶＤ装置により、ＳｉＯ２またはＴＥＯＳなどの無機膜を例えば３μｍ程度の所定厚さで形成する。
【００３１】
図６に示すように、さらに、フォトリソグラフィ処理等により、第１封止膜２１に、成膜中もしくは成膜後にＦＥＴ素子１６の周囲の犠牲層１８を除去する際に除去材を導入するための犠牲層除去用の開口であり、犠牲層除去の後で閉塞される開口形状部２１ａを複数形成する。第２封止膜２２がＣＶＤ／ＰＶＤの時は、開口形状部２１ａはＦＥＴ素子１６の直上を避けるように配置される。
【００３２】
ついで、図７に示すように、犠牲層除去用のエッチング材を開口形状部２１ａより導入し、犠牲層１８を除去する。例えば、有機材料を選択的に除去するＯ２プラズマガスを、開口形状部２１ａから導入することにより、犠牲層が除去される。犠牲層のドライエッチングを十分な時間をかけて行うと、全ての犠牲層を除去することができる。この結果、第１封止膜２１覆われる内部に外部側と連通する中空部１７が形成される。
【００３３】
ついで、図８に示すように、第１封止膜２１上に、例えば、プラズマＣＶＤ装置もしくはスパッタ装置により、第１封止膜２１を覆うように、例えばＳｉＮを数μｍ以上の厚さで成膜し、第２封止膜２２を形成する。この第２封止膜２２が薄膜プロセスによって形成されることで、第１封止膜２１の開口形状部２１ａが密封されることにより、中空部１７の気密性が保たれ、内気の漏れが防止される。
【００３４】
さらに、図９に示すように、第２封止膜２２上に、第３封止膜２３として金属膜を形成する。以上により封止体２０毎電磁シールドされ、中空封止構造体が形成される。
【００３５】
図１及び図２に示すように、ついで、モールド成形により封止体２０及びその周囲の基板１１を含む中空封止構造上に感光性の封止樹脂部３１を形成する。このとき、電極の直上に導電ポスト３３を形成するための孔形状部３１ａをフォトリソグラフィーにより形成する。孔形状部３１ａは、上方に延び、配線１３から封止樹脂部３１の上面に至っている。次いで銅等の導電材により孔形状部３１ａ内に銅等の導電材料からなる導電ポスト３３を形成する。
【００３６】
さらに、封止樹脂部３１の上面にソルダレジスト３２膜を形成するとともに、導電ポスト３３の上方にＵＢＭ３４を構成する。
【００３７】
続いてＵＢＭ３４上に半田バンプ３５を形成する。銅ポスト、ＵＢＭ３４、半田バンプ３５を介して半導体パッケージ１ａの外部に電極が導出される。
【００３８】
以上により、外部との接続が可能な状態で樹脂封止が完成する。最後に、ベース基板１１ａ上に複数形成された半導体装置１毎に個片化し、複数の半導体パッケージ１ａが形成される。
【００３９】
以上のように構成された、例えばミリ波帯ＦＥＴアンプ等の半導体パッケージ１ａは、他のロジックチップとＳｉＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ  ）化することが可能である。すなわち、例えば、図１０に示すように、ＩＣ基板４０の所定の信号処理回路４１上に、半田バンプ３５を接続して、半導体装置１をＩＣ基板４０に搭載してＩＣチップを構成することが可能である。
【００４０】
本実施形態にかかる半導体装置１によれば、以下のような効果が得られる。すなわち、第１封止膜２１及び第２封止膜２２で構成された封止体２０によってＦＥＴ素子を中空に封止することが可能となる。これにより、封止樹脂でモールドした場合においてもＦＥＴ素子１６上に封止樹脂が密着することはなく、誘電損失がほとんど発生しない。
【００４１】
このため、高周波特性が改善され、コストの低い樹脂パッケージが可能となる。また、ウエハレベルで個片化可能であるためデバイスサイズが非常に小さいマイクロ波〜ミリ波帯用のＣＳＰ構造が可能となる。
【００４２】
また、犠牲層除去工程と薄膜封止膜を用いてベース基板１１ａ上で中空封止構造を形成することにより、低コストで、デバイスサイズが従来よりも小さく、高周波特性も良い高周波半導体素子の中空封止構造とその製造方法を提供することができる。
【００４３】
［第２実施形態］
以下、本発明の第２実施形態にかかる半導体装置２について説明する。なお、本実施形態の中空封止構造は、封止体２０を構成する第１乃至第３の封止体の材料以外は上記第１実施形態と同様であるため前記１乃至図９を参照するとともに、共通する事項についての説明を省略する。
【００４４】
図１及び図２に示すように、第２実施形態にかかる中空封止構造としての半導体装置２の封止体２０は、中空部１７を規定する第１封止膜としての内側無機封止膜２１、第２封止膜としての有機封止膜２２、第３封止膜としての外側無機封止膜２３が順次積層されて構成されている。
【００４５】
内側無機封止膜２１は、その辺縁部分がＦＥＴ素子１６と離間した位置で周囲の絶縁層１２の上面に結合しているとともに、その中央部分が中空部１７を介してＦＥＴ素子１６を上方から覆う。すなわち、内側無機封止膜２１はＦＥＴ素子１６から離間している。
【００４６】
内側無機封止膜２１は、ＳｉＯ２等の無機材料からなり、製造工程において、犠牲層除去用のドライエッチングガス（Ｏ２プラズマガス等）の導入のために設けられた開口であった開口形状部２１ａが複数設けられている。複数の開口形状部２１ａは、ＦＥＴ素子１６の上方を含む周囲全域に、例えば５０μｍの間隔で形成されている。第２封止膜２２が印刷やスピンコートのときは開口形状部２１ａは第１封止膜２１のどこにでも開口できる。内側無機封止膜２１の外側は、有機封止膜２２に覆われている。
【００４７】
内側無機封止膜２１上には、有機封止膜２２が形成されている。有機封止膜２２は、樹脂材からなり、所定の厚みを有して内側無機封止膜２１を覆うように成膜されている。この有機封止膜２２により、開口形状部２１ａが閉塞されている。
【００４８】
なお、有機封止膜２２を成膜する際に温度が高くなると、内部圧力の上昇により有機膜に泡が発生してしまうため、有機封止膜２２を形成する工程は低温にすることが望ましい。したがって、有機封止膜２２を構成する樹脂としては、ＵＶ（光）硬化型の樹脂が適している。あるいは、熱を伴わない硬化反応が期待できればＵＶ以外の波長の光によって硬化する樹脂を用いてもよい。
【００４９】
有機封止膜２２の上に形成された外側無機封止膜２３は、有機封止膜２２を構成する有機材料よりも透水性の低い無機材料、例えばＳｉＮ（シリコンナイトライド）等から構成され、有機封止膜２２の外側を覆うように成膜されている。この外側無機封止膜２３により、水分の吸収及び透過が抑止される。また、中空部１７が加圧雰囲気絵ある場合には中空部１７から外界への成分透過を抑制する障壁ともなる。
【００５０】
次に、本実施形態にかかる中空封止構造体の製造方法について説明する。
【００５１】
この実施形態では、図３、４に示すように、第１実施形態と同様に犠牲層１８を形成した後、図５に示すように、内側無機封止膜２１として、プラズマＣＶＤ装置により、ＳｉＯ２等の無機材料を、所定厚さで成膜する。内側無機封止膜２１の厚さは、例えば３μｍ程度である。
【００５２】
さらに、フォトリソグラフィ処理等により、図６に示すように、内側無機封止膜２１に、成膜中もしくは成膜後にＦＥＴ素子１６の周囲の犠牲層１８，除去する際に除去材を導入するための犠牲層除去用の開口であり、犠牲層除去の後で閉塞される開口形状部２１ａを複数形成する。
【００５３】
ついで、図７に示すように、犠牲層除去用のエッチング材を開口形状部２１ａより導入し、全ての犠牲層１８を完全に除去する。例えば、有機樹脂を選択的に除去するＯ２プラズマガスを、開口形状部２１ａから導入することにより、全ての犠牲層１８が除去される。この結果、内側無機封止膜２１の内部に中空部１７が形成される。
【００５４】
犠牲層１８を除去した後、半導体装置２を、大気状態に放置する。これにより、開口形状部２１ａで外部に連通した中空部１７は０．１ＭＰａ程度の大気圧に近い内圧となる。したがって、真空雰囲気の場合と比べて中空部１７内の流体抵抗が大きい。この他、例えば、犠牲層除去後に窒素雰囲気に曝すことで、開口形状部２１ａで外部に連通した中空部１７を窒素雰囲気にすることも可能である。
【００５５】
次に、常圧状態において、例えば圧力０．１ＭＰａ（大気圧）、の条件化で、図８に示すように、有機封止膜２２を成膜することにより樹脂封止を行う。開口形状部２１ａを埋めるのに十分な厚さに、ＵＶ硬化樹脂をスクリーン印刷法を用いてＵＶ硬化樹脂を塗布する。
【００５６】
例えば、所定形状のマスクを形成し、ＵＶ硬化型樹脂をスキージングしたあと、マスクを除去して所定箇所にＵＶ硬化樹脂を塗布する。この後、ＵＶ硬化型樹脂に紫外線を照射して硬化する。ＵＶ硬化型樹脂としては、粘度は、１００〜４００Ｐａ・ｓ程度がよく、例えばナガセケムテックス製光硬化樹脂（ＸＮＲ−５５１６）が用いられる。
【００５７】
以上により、開口形状部２１ａが閉塞され、中空部１７を介してＦＥＴ素子１６が密封封止される。スクリーン印刷、ＵＶ硬化を不活性ガスＮ２雰囲気中で行うと、封止構造内部にＮ２が充填された構造になる。
【００５８】
次に、半導体装置２を真空度の高い薄膜装置チャンバー内に投入し、図９に示すように、外側無機封止膜２３を形成する。例えば、プラズマＣＶＤ装置もしくはスパッタ装置により、有機封止膜２２を覆うように、低透湿のＳｉＮを、たとえば０．５〜１μｍの厚さに成膜し、外側無機封止膜２３を形成する
以後、第１実施形態と同様に樹脂による封止および導電部を形成することにより第２実施形態の半導体パッケージ２ａが完成する。
【００５９】
本実施形態にかかる及び半導体装置２及び半導体装置２の製造方法においても上記第１実施形態と同様の効果を奏する。さらに、例えばＵＶ硬化型の樹脂からなる有機封止膜２２を塗布することとしたため、樹脂の粘度が高く、成膜の際に、開口形状部２１ａから下方に堆積することを防止できる。したがって、開口形状部２１ａの配置が限定されず、ＦＥＴ素子１６の直上など、内側無機封止膜２１の上面全域に開口形状部２１ａを設けることが可能である。したがって、犠牲層の完全除去までの時間を短縮させることができる。すなわち、第２封止体が開口形状部の下方に堆積するマイクロマシン装置では、マイクロマシンから離れた位置に開口形状部を設ける必要があるため、素子が位置する封止体の中心近傍には開口形状部が無く、犠牲層を完全に除去するまでに時間を要するが、本実施形態では、開口形状部２１ａをＦＥＴ素子１６の上方に設けることができ、したがって内部の犠牲層除去の時間短縮を図ることができる。
【００６０】
［第３実施形態］
以下、本発明の第３実施形態にかかる中空封止構造としての半導体装置３について図１１を参照して説明する。なお、本実施形態の半導体装置３は、上記第１実施形態にかかる半導体装置３をＭＭＩＣ等へ適用する場合について説明する。
【００６１】
本実施形態にかかる半導体装置３において、図１１に示すように、基板１１に形成された二つのＦＥＴ素子１６がエアブリッジ配線１９によって接続されている。このＦＥＴ素子１６はそれぞれ、上記第１実施形態または第２実施形態で示す半導体装置１，２と同様に構成され、封止体２０で封止されている。また、エアブリッジ配線１９も同様に封止体２０によって中空封止されている。封止体２０の構成は第１実施形態及び第２実施形態で示す封止体２０と同様であるため説明を省略する。
【００６２】
すなわち、本実施形態の半導体装置３では、複数のＦＥＴ素子１６とこれらを接続するエアブリッジ配線１９とが、それぞれ独立で中空に封止されている。
【００６３】
本実施形態においても上記第１及び第２実施形態と同様の効果を奏する。また、ＦＥＴ素子１６上の中空封止だけでなく、ＦＥＴ素子１６とＦＥＴ素子１６を繋いでいるエアブリッジ配線１９に対しても中空封止が適用可能となるため、高周波特性に優れる配線が可能となり、高周波特性が向上する。
【００６４】
なお、本発明は上記実施形態に限定されるものではなく、各構成要素の材質、形状、配置、サイズ、構造・動作等を適宜変更して実施することができる。例えば
パターニング方法や犠牲層の除去方法の一例としては、エッチングガスによるドライエッチングや、薬液によるウェットエッチング等が挙げられる。
【００６５】
スクリーン印刷法で形成する場合を例示したが、スピンコートなど、他の方法であってもよい。
【００６６】
また、配線１３に接続される電極導出部は上記実施形態のように導電ポスト３３や半田バンプ３５を用いるものに限らない。例えば、これに代えて図１２に示す中空封止構造としての半導体装置４のように、配線１３上にＡｕスタッド３６を形成し、電極を外部に導出してもよい。
【００６７】
さらに、図１３に示す中空封止構造としての半導体装置５のように、複数の中空封止構造を一つの基板１１上に形成してもよい。すなわち、基板１１上に複数の素子が形成され、これら複数の素子がそれぞれ独立して上記第１乃至第４実施形態と同様の封止体２０で覆われる構造を採用してもよい。
【００６８】
この他、本発明は、実施段階においてその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１及び第２実施形態にかかる半導体装置を示す平面図。
【図２】同半導体装置を示す断面図。
【図３】同半導体装置のベース基板を示す平面図。
【図４】同半導体装置の製造工程を示す断面図。
【図５】同半導体装置の製造工程を示す断面図。
【図６】同半導体装置の製造工程を示す断面図。
【図７】同半導体装置の製造工程を示す断面図。
【図８】同半導体装置の製造工程を示す断面図。
【図９】同半導体装置の製造工程を示す断面図。
【図１０】同半導体装置を有するＩＣチップの説明図。
【図１１】本発明の第３実施形態にかかる半導体装置を示す断面図。
【図１２】本発明の他の実施形態にかかる半導体装置を示す断面図。
【図１３】本発明の他の実施形態にかかる半導体装置を示す平面図。
【図１４】半導体装置の一例を示す断面図。
【図１５】半導体装置の一例を示す断面図。
【図１６】半導体装置の一例を示す断面図。
【符号の説明】
【００７０】
１〜５…半導体装置（中空封止構造）、１ａ、２ａ…半導体パッケージ、１１…基板、
１１ａ…ベース基板、１２…絶縁層、１３…配線、
１６…ＦＥＴ素子（半導体素子、素子部）、１７…中空部、１８…犠牲層、
１９…エアブリッジ配線、２０…封止体、
２１…第１封止膜（内側無機封止膜）、２１ａ…開口形状部、
２２…第２封止膜（有機封止膜）、２３…第３封止膜（外側無機封止膜）、
３１…封止樹脂部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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