(57)【要約】【課題】簡単な構成でＰＬＬ回路がロック時にオフリーク電流が生じるのを低減することが可能なチャージポンプ回路及びそのチャージポンプ回路を用いたＰＬＬ回路を提供することを課題とする。【解決手段】Ｐ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１と並列に常にオフにしたＰ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２を設ける。Ｐ型トランジスタＭＰ１とＮ型トランジスタＭＮ２が共にＯＦＦのときオフリーク電流はＰ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２を介して逃げる。また常にオフにしたＰ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２の代りに動的にオン／オフを切替えるＰ型トランジスタやＮ型トランジスタを設けたり、Ｐ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１のオフ抵抗と同じ抵抗値の抵抗器を設けても良い。【選択図】図２
2010226556.tif 000002
【特許請求の範囲】
【請求項１】
ソースを電源に接続し、ゲートに位相比較器から出力される第１の誤差信号が入力される第１のＰ型トランジスタと、
ドレインが前記Ｐ型トランジスタのドレインと接続され、ソースをグランドに接地し、ゲートに位相比較器から出力される第２の誤差信号が入力される第１のＮ型トランジスタと、
前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレインとの接続点と前記電源を結び、前記第１のＮ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第１の抵抗部と、
前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレインとの接続点と前記グランドを結び、前記第１のＰ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第２の抵抗部と
を備えるチャージポンプ回路。
【請求項２】
前記第１の抵抗部は、前記Ｐ型トランジスタと同じサイズの第２のＰ型トランジスタで構成され、
前記第２の抵抗部は、前記Ｎ型トランジスタと同じサイズの第２のＮ型トランジスタで構成されることを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記第２のＰ型トランジスタは、ゲートが前記電源にプルアップされ、第２のＮ型トランジスタは、ゲートがグランドに接地されることを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
前記第２のＰ型トランジスタはゲートに前記第２の誤差信号を反転した信号が入力され、前記第２のＮ型トランジスタはゲートに前記第１の誤差信号を反転した信号が入力されることを特徴とする請求項２に記載のチャージポンプ回路。
【請求項５】
前記第１の抵抗部は、前記第１のＰ型トランジスタのオフ抵抗の値の抵抗器よりなり、前記第２の抵抗部は、前記第１のＮ型トランジスタのオフ抵抗の値の抵抗器よりなることを特徴とする請求項１に記載のチャージポンプ回路。
【請求項６】
ＰＬＬ回路であって、
基本周波数信号と前記ＰＬＬ回路のフィードバック信号との位相を比較し、当該比較結果である位相差を示す第１の誤差信号及び第２の誤差信号を生成する位相比較部と、
前記位相比較部の出力から制御信号を生成するチャージポンプ部と、
前記チャージポンプ部から出力される前記制御信号を平滑化するフィルタ部と、
前記フィルタ部の出力の電圧値に基づいた周波数の信号を出力する電圧制御発振部と、
前記電圧制御発振部の出力を分周して前記フィードバック信号を生成する分周部と、
を備え、
前記チャージポンプ部は、
ソースを電源に接続し、ゲートに前記第１の誤差信号が入力されるＰ型トランジスタと、
ドレインが前記Ｐ型トランジスタのソースと接続され、ソースをグランドに接地し、ゲートに前記第２の誤差信号が入力されるＮ型トランジスタと、
前記Ｐ型トランジスタのドレインと前記Ｎ型トランジスタのドレインとの接続点と前記電源を結び、前記Ｐ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第１の抵抗部と、
前記Ｐ型トランジスタのドレインと前記Ｎ型トランジスタのドレインとの接続点と前記グランドを結び、前記Ｎ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第２の抵抗部と
を備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、更に詳しくはＰＬＬ回路に用いられるチャージポンプ回路についての技術に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮ等の高速デジタル無線通信の普及に伴いＰＬＬ回路の重要度が増している。
ＰＬＬ回路の構成要素の１つにチャージポンプ（ＣＰ）回路がある。チャージポンプ回路は、位相比較部の出力からＶＣＯに出力する制御信号を生成するものである。
【０００３】
図６は、一般的なＰｕｓｈ−Ｐｕｌｌ型のチャージポンプ回路の例を示す図である。
同図のチャージポンプはＰ型トランジスタＭＰ１１のドレインとＮ型トランジスタＭＮ１１のドレインが接続されている。そしてＰ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１のゲートには、それぞれＰＬＬ回路の構成要素である位相比較部からの出力信号Ｖｕｐ及びＶｄｎが入力され、またＰ型トランジスタＭＰ１１のドレインとＮ型トランジスタＭＮ１１のドレインの接続位置から出力される信号Ｖｔをループフィルタ１３への出力としている。
【０００４】
この図６のチャージポンプ回路は、位相比較部から入力される制御信号（Ｖｕｐ／Ｖｄｎ）によってＰ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１をオン／オフ切替えて、ループフィルタ１３に電流を供給したりあるいはループフィルタ１３から電流を引き込んだりする。
【０００５】
このような従来のＰｕｓｈ−Ｐｕｌｌ型のチャージポンプ回路では、ＰＬＬ回路のロック時等Ｐ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１の両方がオフとなったときにループフィルタ１３に流れる電流は理想的にはゼロである。しかしチャージポンプ回路が構成される集積回路の微細化に伴い、Ｐ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１は、オフのときにもソース−ドレイン間にオフリーク電流が生じる。したがってＰＬＬ回路がロックして、Ｐ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１が共にオフとなったときでも、ループフィルタ１３に電流が流れてしまう。
【０００６】
図７は、ＰＬＬ回路のロック時等に図６のチャージポンプ回路から出力され、ループフィルタ１３に流れる電流値を示す図である。
ＰＬＬ回路がロックしているときは、チャージポンプ回路の出力電流は理想的にはゼロであるが、図６の構成のチャージポンプ回路の場合、図７に示すようにＰ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１のオフリーク電流が流れる。そしてこれをキャンセルし時間平均で流れる電流値を０Ａとするような補正パルス電流ＴＬが流れる。
【０００７】
この電流がループフィルタ１３のコンデンサＣ１、Ｃ２に蓄積された電荷が流入若しくは流出し、ＶＣＯの制御電圧が急激に変化することとなる。このことは位相比較周波数のスプリアス（リファレンスリークＬＬ）の要因となり、ＰＬＬ回路の位相雑音特性を劣化させる。
【０００８】
なおリファレンスリークＬＬは、
LL=20*log|2*π*(IL/Kp)*N*AL[j*2*π*M*Fref]|
IL：オフリーク電流、Kp：位相比較ゲイン、N：分周数、AL：PLLループゲイン
M：高調波の次数、Fref：位相比較周波数
と表すことが出来、リファレンスリークＬＬはオフリーク電流ＩＬの関数となっている。
【０００９】
このオフリーク電流に対処したＰＬＬ回路の例が特許文献１に開示されている。
特許文献１のＰＬＬ回路で用いられているチャージポンプ回路は、位相比較部の出力に応じて正の電流の出力を制御する第１のスイッチと負の電流の出力を制御する第２のスイッチ、及び第１及び第２のスイッチで制御された正または負電流をループフィルタへ出力するか否かを制御し且つＰＬＬ回路の開閉を制御する第３のスイッチを備えている。
【００１０】
この構成により特許文献１のチャージポンプ回路では、第３のスイッチがオフで、出力電圧ＶｔがＶｃｃとＧＮＤの中間レベルとなり、オフリークが流れにくくなる。
また特許文献２のＰＬＬシンセサイザでは、チャージポンプ回路にスイッチングオフ回路を設け、位相比較部からの出力信号に対する出力電流の線形性を高く保持することが可能とした構成が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−２３４６５１号公報
【特許文献２】特開平１１−６８５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら上記特許文献１に開示されているチャージポンプ回路は、新たにスイッチを設けているため回路規模が大きくなる。またチャージポンプ回路の出力信号のオン／オフをこのスイッチで切替える構成であるので、雑音特性が劣化してしまう。
【００１３】
また特許文献２に開示されているチャージポンプ回路は、リファレンスリークやジッタ−低減することは出来るが、オフリーク電流を低減することは出来ない。
以上を鑑み本発明は、簡単な構成でＰＬＬ回路がロック時にオフリーク電流が生じるのを低減することが可能なチャージポンプ回路及びそのチャージポンプ回路を用いた位相雑音特性の良いＰＬＬ回路を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明によるチャージポンプ回路は、ソースを電源に接続し、ゲートに位相比較器から出力される第１の誤差信号が入力される第１のＰ型トランジスタと、ドレインが前記Ｐ型トランジスタのドレインと接続され、ソースをグランドに接地し、ゲートに位相比較器から出力される第２の誤差信号が入力される第１のＮ型トランジスタと、前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレインとの接続点と、前記電源を結び、前記第１のＮ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第１の抵抗部と、前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレインとの接続点と、前記グランドを結び、前記第１のＰ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第２の抵抗部と、を備えることを特徴とする。
【００１５】
また本発明によるＰＬＬ回路は、基本周波数信号と前記ＰＬＬ回路のフィードバック信号との位相差を比較し、当該比較結果を示す第１の誤差信号及び第２の誤差信号を生成する位相比較部と、前記位相比較部の出力から制御信号を生成するチャージポンプ部と、前記チャージポンプ部から出力される前記制御信号を平滑化するフィルタ部と、前記フィルタ部の出力の電圧値に基づいた周波数の信号を出力する電圧制御発振部と、前記電圧制御発振部の出力を分周して前記フィードバック信号を生成する分周部と、を備え、前記チャージポンプ部は、ソースを電源に接続し、ゲートに前記第１の誤差信号が入力されるＰ型トランジスタと、ドレインが前記Ｐ型トランジスタのドレインと接続され、ソースをグランドに接地し、ゲートに前記第２の誤差信号が入力されるＮ型トランジスタと、
前記Ｐ型トランジスタのドレインと前記Ｎ型トランジスタのドレインとの接続点と、前記電源を結び、前記Ｎ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第１の抵抗部と、前記Ｐ型トランジスタのドレインと前記Ｎ型トランジスタのドレインとの接続点と、前記グランドを結び、前記Ｐ型トランジスタのオフ抵抗の値に基づいた抵抗値を備える第２の抵抗部と、を備えることを特徴とする。
【発明の効果】
【００１６】
本チャージポンプ回路は、簡単な構成でオフリーク電流を軽減することが出来る。またこのチャージポンプ回路を用いた本ＰＬＬ回路は、位相雑音特性を改善することが出来る。
【図面の簡単な説明】
【００１７】
【図１】本実施形態におけるＰＬＬ回路の構成例を示す図である。
【図２】第１の実施形態のチャージポンプ回路の構成例を示す図である。
【図３】Ｐ型トランジスタとＮ型トランジスタが共にオフとなったときの本実施形態のチャージポンプ回路の出力電流を示す図である。
【図４】第２実施形態のチャージポンプ回路の構成例を示す図である。
【図５】第３の実施形態のチャージポンプ回路の構成例を示す図である。
【図６】一般的なＰｕｓｈ−Ｐｕｌｌ型のチャージポンプ回路の例を示す図である。
【図７】ＰＬＬ回路のロック時に図６のチャージポンプ回路から出力され、ループフィルタに流れる電流値を示す図である。
【発明を実施するための形態】
【００１８】
以下に図面を参照しながら本発明の一実施形態について説明する。
図１は、本実施形態におけるＰＬＬ回路の構成例を示す図である。
同図のＰＬＬ回路１は、位相比較部１１、チャージポンプ回路（ＣＰ）１２、ループフィルタ１３、電圧制御発振部（ＶＣＯ）１４、及び分周部１５を有している。
【００１９】
位相比較部１１は、不図示の基本クロック発振器から入力される水晶振動子の発振に基づく固有周波数の基準クロック信号（Ｒｅｆ）と、分周部５によって分周された帰還信号を比較し、２つの信号の周波数差及び位相差に基づいたパルス信号（Ｖｕｐ／Ｖｄｎ信号）をチャージポンプ１２に出力する。位相比較器１１は、基準クロック信号に対してフィードバック信号が遅れている場合Ｖｕｐ信号をパルス出力し、逆に基準クロック信号に対してフィードバック信号が進んでいる場合Ｖｄｎ信号をパルス出力する。
【００２０】
チャージポンプ回路１２は、位相比較器１１で検出された位相差を電圧制御発振部１４のための制御信号（制御電圧）に変換するものであり、位相比較器１１から出力される２つのパルス信号（Ｖｕｐ／Ｖｄｎ信号）に基づいた制御信号を、ループフィルタ１３に出力する。
【００２１】
ループフィルタ１３は、チャージポンプ１２の出力信号を平滑して高周波成分を除去した出力信号を電圧制御発振部１４に制御電圧として出力する。電圧制御発振部１４は、ループフィルタ１３から入力される制御電圧に応じた周波数の出力信号ｆｏｕｔを外部回路に出力すると共に、分周部１５に出力する。
【００２２】
分周部１５は、電圧制御発振部１４の出力ｆｏｕｔを分周して位相比較器１２に出力する回路である。この分周部１５は、例えば外部からの指示に基づいて自由に分周比を切換えることが出来るようにし、この分周比を変えることによって出力信号ｆｏｕｔの発振周波数を制御する構成とすることが出来る。
【００２３】
次に本実施形態におけるＰＬＬ回路１に用いられるチャージポンプ回路１２の詳細について説明する。
図２は、第１の実施形態のチャージポンプ回路の構成例を示す図である。
【００２４】
図２のチャージポンプ回路１２ａを図６の一般的なＰｕｓｈ−Ｐｕｌｌ型のチャージポンプ回路と比較するとＶｄｄ−Ｖｓｓ間にＰ型トランジスタＭＰ１と並列にＮ型トランジスタＭＮ２が、またＮ型トランジスタＭＮ１と並列にＰ型トランジスタＭＰ２が設けられている。そしてＰ型トランジスタＭＰ２のソースとＮ型トランジスタＭＮ２のソースが接続され、その接続点がＰ型トランジスタＭＰ１とＮ型トランジスタＭＮ１との接続点と接続されると共に、ループフィルタ１３への出力Ｖｔとなっている。そしてＰ型トランジスタＭＰ２のゲートはＶｄｄにプルアップされ、またＮ型トランジスタＭＮ２のゲートはＶＳＳに接地されており、Ｐ型トランジスタＭＰ２とＮ型トランジスタＭＮ２は常にオフ状態となっている。またＰ型トランジスタＭＰ２はＰ型トランジスタＭＰ１と、Ｎ型トランジスタＭＮ２はＮ型トランジスタＭＮ１と同じサイズのトランジスタとして構成されている。
【００２５】
なおチャージポンプ回路１２ａに接続されるループフィルタ１３は例えば、信号線に対して、Ｖｓｓと接地するコンデンサＣ１、及び抵抗器Ｒ１とコンデンサＣ２を直列に接続したものでＶｓｓと接地する構成となっている。この構成によりループフィルタ１３は、ローパスフィルタとして働き、チャージポンプ回路１２ａから入力される信号Ｖｔを平滑化して電圧制御発振部１４への出力信号を生成する。
【００２６】
この構成により、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２は、Ｐ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１のオフ抵抗と同じ値の抵抗器として働く。したがってＰ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１の両方がＯＦＦのとき流れるオフリーク電流は、Ｐ型トランジスタＭＰ１を流れたオフリーク電流は、Ｐ型トランジスタＭＰ２を介してＶｓｓに行き、Ｎ型トランジスタＭＮ２を流れたオフリーク電流がＮ型トランジスタＭＮ１を流れるオフリーク電流となってＶｓｓに逃げる。
【００２７】
したがって図２のチャージポンプ回路１２ａは、ＰＬＬ回路１のロック時等Ｐ型トランジスタＭＰ１とＮ型トランジスタＭＮ１が共にオフとなったときでも、オフリーク電流は、Ｐ型トランジスタＭＰ２とＮ型トランジスタＭＮ２を介してＶｓｓに逃げるので、チャージポンプ回路１２ａの出力はこのオフリーク電流の影響を受けない。
【００２８】
図３はＰ型トランジスタＭＰ１とＮ型トランジスタＭＮ１が共にオフとなったときの本実施形態のチャージポンプ回路１２の出力電流を示す図である。
同図に示すように、Ｐ型トランジスタＭＰ１とＮ型トランジスタＭＮ１が共にオフとなったときには、チャージポンプ回路１２の出力電流はゼロで一定となる。
【００２９】
したがって本実施形態におけるチャージポンプ回路１２及びこのチャージポンプ回路１２を用いたＰＬＬ回路１は、出力信号に生じるオフリーク電流を低減することが出来る。またそのための構成要素も、トランジスタを２つ設けるだけで良く、簡単な構成で実現することが出来る。
【００３０】
さらに特許文献１のように出力信号のオン／オフをスイッチングする構成ではないので、雑音特性が劣化してしまうこともない。
またＰ型トランジスタＭＰ２はＶｄｄによって、Ｎ型トランジスタＭＮ２はＶｓｓによってオフとされているので、ＶｄｄやＶｓｓの変動によるＰ型トランジスタＭＰ１及びＮ型トランジスタＭＮ２のオフ抵抗の変動にも追従することが出来る。
【００３１】
なおＶｄｄやＶｓｓの変動が無視できるのであれば、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２をオフにする電圧値は、ＶｄｄやＶｓｓに限定されるものではなく、他の値の電圧を加える構成としても良い。
【００３２】
次に第２の実施形態のチャージポンプ回路１２について説明する。
図４は、第２の実施形態のチャージポンプ回路の構成例を示す図である。
第２の実施形態のチャージポンプ回路１２ｂは、図２の第１の実施形態と同様Ｐ型トランジスタＭＰ１とＮ型トランジスタＭＮ１に並列にＮ型トランジスタＭＮ３及びＰ型トランジスタＭＰ３を設ける。しかしこのＮ型トランジスタＭｎ３のゲートには位相比較部１１の出力信号ＶｕｐをインバータＩ１で反転させた信号が入力され、Ｐ型トランジスタＭＰ３のゲートには位相比較部１１の出力信号ＶｄｎをインバータＩ２で反転させた信号が入力される。なおＰ型トランジスタＭＰ３及びＮ型トランジスタＭＮ３も、Ｐ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１と同じ大きさのトランジスタとして構成されている。
【００３３】
この構成により、Ｐ型トランジスタＭＰ１がオンになるとＮ型トランジスタＭＮ３もオンになり、Ｐ型トランジスタＭＰ１がオフになるとＮ型トランジスタＭＮ３もオフになる。また同様にＮ型トランジスタＭＮ１がオンになるとＰ型トランジスタＭＰ３もオンになり、Ｎ型トランジスタＭＮ１がオフになるとＰ型トランジスタＭＰ３もオフになる。
【００３４】
これにより、第２の実施形態のチャージポンプ回路１２ｂは、第１の規定値のチャージポンプ回路１２ａより大きな出力電流を流すことが出来る。
次に第３実施形態のチャージポンプ回路１２について説明する。
【００３５】
図５は、第３の実施形態のチャージポンプ回路の構成例を示す図である。
図５に示す第３の実施形態のチャージポンプ回路１２ｃは、図２の第１の実施形態のチャージポンプ回路１２ａの構成のＰ型トランジスタＭＰ２とＮ型トランジスタＭＮ２を抵抗器ＲＭ１及びＲＭ２に置き換えた構成となっている。またこの構成において抵抗器ＲＭ１は、Ｎ型トランジスタＭＮ１のオフ抵抗の抵抗値と同じ抵抗値を持ち、抵抗器ＲＭ２は、Ｐ型トランジスタＭＰ１のオフ抵抗の抵抗値と同じ抵抗値を持つ。
【００３６】
この図５の第３の実施形態のチャージポンプ回路１２ｃは、オフリーク電流の回避路にトランジスタの代りに抵抗値を用いている。この構成により、第３の実施形態のチャージポンプ回路は第１の実施形態のチャージポンプ回路より更に簡単な構成で実現することが出来る。
【００３７】
以上のように、本実施形態におけるチャージポンプ回路１２は、簡単な構成でロック時等のオフリーク電流を減らすことが出来る。したがってこのチャージポンプ回路１２を用いた本実施形態のＰＬＬ回路１は、位相雑音特性が改善される。
【符号の説明】
【００３８】
１  ＰＬＬ回路
１１  位相比較部
１２  チャージポンプ回路
１３  ループフィルタ
１４  電圧制御発振部
１５  及び分周部
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ１１  Ｐ型トランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ１１  Ｎ型トランジスタ
Ｒ１、ＲＭ１、ＲＭ２  抵抗器
Ｃ１、Ｃ２  コンデンサ
【図１】
2010226556.tif 000003
【図３】
2010226556.tif 000004
【図４】
2010226556.tif 000005
【図５】
2010226556.tif 000006
【図７】
2010226556.tif 000007
【図２】
2010226556.tif 000008
【図６】
2010226556.tif 000009