(57)【要約】【課題】メモリセルにショート不良が生じた場合においても、不良のメモリセルにおけるリーク電流を低減して、誤書き込み／誤読み出し等を防止する。【解決手段】ショート不良検出回路３０は、ダイオードＤｉが短絡不良したメモリセルＭＣを検出するため、メモリセルＭＣに逆バイアスを印加し、ワード線ＷＬに電流が流れるか否かを電流検出器３３により検出する。また、ビット線ＢＬに関しては、電圧が所定値より上昇するか否かを差動増幅器３１により検知する。【選択図】図１３
2010020811.tif 000002
【特許請求の範囲】
【請求項１】
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置され且つ前記可変抵抗素子が少なくとも第１の抵抗値とこれよりも高い第２の抵抗値とを有し得るように構成されたメモリセルアレイと、
前記第１配線及び前記第２配線を選択的に駆動する制御回路と
を備え、
前記制御回路は、
前記整流素子が短絡不良状態であるメモリセルの前記可変抵抗素子を、第１の抵抗値からこれよりも高い前記第２の抵抗値を有するように書き換える短絡不良対策プログラム動作を実行可能に構成された
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２の抵抗値は、前記メモリセルへの通常の書き込み動作において前記可変抵抗素子が有し得る最も高い抵抗値であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記短絡不良対策プログラム動作において前記メモリセルに印加される印加電圧は、前記メモリセルへの通常の書き込み動作において前記メモリセルに印加される印加電圧より小さいことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記短絡不良対策プログラム動作は、短絡不良状態と判定されたメモリセルのうち、その可変抵抗素子が所定値未満の抵抗値を有すると判定されるメモリセルに対してのみ実行されるように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルに対し、前記整流素子に逆バイアスが印加されるように電圧を印加し、前記メモリセルに電流が流れるか否かを検知することで、短絡不良状態にある前記メモリセルを検出する検出回路を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。
【０００３】
抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねるクロスポイント型のメモリセルとすることにより、セルアレイが構成できるからである。更にこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。
【０００５】
クロスポイント型のメモリセルにおいては、ダイオードが不良となってメモリセルが短絡状態になった場合に、同一メモリセルアレイ内の不良セル以外のメモリセルに通常の読み出し又は書き込み動作を行った場合においても、不良セルに電流が流れてしまうために読み出し及び書き込み動作が正常に行われない虞があった。このような不良セルが検出された場合、その不良セルを含むメモリセルアレイ全体が不良であるとしてリダンダンシ置換の対象とせざるを得ない場合も生じる。そのような場合、リダンダンシによる救済効率を上げるために、１つのメモリセルアレイの規模を小さくすることも可能であるが、その場合、セルアレイの面積が増加するという問題があった。
【特許文献１】特表２００２−５４１６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルにショート不良が生じた場合においても、不良のメモリセルにおけるリーク電流を低減して、誤書き込み／誤読み出し等を防止するとともに、セルアレイの面積を低減することを可能にした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置され且つ前記可変抵抗素子が少なくとも第１の抵抗値とこれよりも高い第２の抵抗値とを有し得るように構成されたメモリセルアレイと、前記第１配線及び前記第２配線を選択的に駆動する制御回路とを備え、前記制御回路は、前記整流素子が短絡不良状態であるメモリセルの前記可変抵抗素子を、第１の抵抗値からこれよりも高い前記第２の抵抗値を有するように書き換える短絡不良対策プログラム動作を実行可能に構成されたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルにショート不良が生じた場合においても、不良のメモリセルにおけるリーク電流を低減して、誤書き込み／誤読み出し等を防止するとともに、セルアレイの面積を低減することを可能にした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１０】
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。
【００１１】
図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。
【００１２】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。
【００１３】
図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。メモリセルアレイＭＡの上部に、単層又は複数層の金属配線層を配置することも可能である。
【００１４】
図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。
【００１５】
図２Ａは、メモリセルアレイ１の一部の斜視図、図２Ｂは、図２ＡにおけるＩ−Ｉ´線でのメモリセル1つ分の断面図である。
【００１６】
複数本のワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差するように複数本のビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部においてワード線ＷＬ、ビット線ＢＬに挟まれるようにメモリセルＭＣが配置されている。
【００１７】
図２Ｃは、メモリセルアレイ１の別の構成例を示す斜視図であり、図２Ｄは、図２ＣにおけるＩＩ−ＩＩ´線でのメモリセル１つ分（４層）の断面図である。
この例では、メモリセルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイＭＡが示されており、１つのワード線ＷＬ０ｊが、その上下のメモリセルＭＣ１、ＭＣ０により共有され、１つのワード線ＷＬ１ｊが、その上下のメモリセルＭＣ３、ＭＣ２により共有されている。ビット線ＢＬ１ｉは、その上下のメモリセルＭＣ２、ＭＣ１により共有されている。このような配線構造とすることにより、メモリ装置の微細化を図ることができる。
【００１８】
図２Ｅは、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２Ｅに示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２Ｅに示すｙ方向）、及びワード線ＷＬの長手方向（図２Ｅに示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図２Ｅに示すものに限定されない。例えば、ダイオードＤｉと可変抵抗素子ＶＲの上下関係を逆にしてもよい。また、ダイオードＤｉとしては、通常のダイオードの他、ショットキダイオードやツェナーダイオードも採用できる。
【００１９】
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２０】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【００２１】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
【００２２】
メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００２３】
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。
【００２４】
本実施の形態に係る抵抗変化メモリ装置のセット動作について、図２Ｅを参照して説明する。図２Ｅには、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。
【００２５】
選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
【００２６】
次に、このセット動作時において選択メモリセルＭＣ１１以外のメモリセルに対する電圧印加状態を説明する。図２に示す選択されたワード線ＷＬ０１（印加電圧０Ｖ）及び非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３（印加電圧０Ｖ）の交差部に接続されているメモリセルＭＣ１０、ＭＣ１２、ＭＣ１３は、いずれもその両端に電圧が印加されない。同様に、選択されたビット線ＢＬ０１（印加電圧ＶＳＥＴ）及び非選択のワード線ＷＬ００、ＷＬ０２、ＷＬ０３（印加電圧ＶＳＥＴ）の交差部に接続されているメモリセルＭＣ０１、ＭＣ２１、ＭＣ３１も、同様にその両端に電圧が印加されない。
【００２７】
一方、非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３（印加電圧０Ｖ）、及び非選択のワード線ＷＬ００、ＷＬ０２、ＷＬ０３（印加電圧ＶＳＥＴ）の交差部に接続されているメモリセルＭＣには、逆バイアスが印加される。しかし、ダイオードＤｉの存在のため、通常はこれらのメモリセルＭＣには僅かなリーク電流（０．１ｎＡ程度）が流れるに過ぎない。
【００２８】
上述のような抵抗変化メモリ装置におけるメモリセルの不良としては、下記の（１）〜（３）が想定される。
（１）ダイオードは不良でないが、可変抵抗素子が短絡状態の不良（以下、ショート不良又は短絡不良という）である
（２）ダイオード又は抵抗素子のいずれか一方又は両方が、開放状態の不良（以下、オープン不良という）である
（３）可変抵抗素子は不良ではないが、ダイオードがショート不良である
（１）のようなメモリセルＭＣが、非選択のビット線ＢＬと非選択のワード線ＷＬの交差部に接続されていたとしても、ダイオードによりリーク電流の増加は阻止され得るので問題はない。従って、選択メモリセルの読み出し／書き込み動作等に影響を与えることはない。
【００２９】
また、（２）のようなメモリセルＭＣが、非選択のビット線ＢＬと非選択のワード線ＷＬの交差部に接続されていたとしても、やはりリーク電流の増加という事態は生じない。従って、選択メモリセルの読み出し／書き込み動作等に影響を与えることはない。
【００３０】
しかし、（３）のようなメモリセルＭＣが非選択のビット線ＢＬと非選択のワード線ＷＬの交差部に接続されていた場合、そのメモリセルＭＣでは、ダイオードのショート不良のため、逆バイアス電圧に基づくリーク電流の増加を阻止することができない。このリーク電流が大きいと、選択メモリセルの書き込み／読み出しに影響を与え、場合によっては書き込み／読み出し動作ができなくなってしまう。この影響は、１つのメモリセルアレイ内のメモリセル数が大きくなると一層大きくなるため、従来は、１つのメモリセルアレイ内のメモリセル数が制限されていた。
【００３１】
本実施の形態では、この（３）のようなメモリセルＭＣを検出し、（３）のようなメモリセルの可変抵抗素子ＶＲを高抵抗化するようなプログラム動作（以下、この動作を、この明細書において「短絡不良対策プログラム動作」という）を実行する。これにより、ダイオードＤｉにショート不良が発生していても、上記のようなリーク電流の低減を図ることができる。結果として、リダンダンシ救済効率の向上のために１つのメモリセルアレイを小規模化する必要がなく、１つのメモリセルアレイを大規模化することが可能になり、メモリ装置の高集積化に寄与することができる。
【００３２】
一例として、上述のようなＲｅＲＡＭが可変抵抗素子ＶＲに用いられている場合には、低抵抗時の可変抵抗素子ＶＲの抵抗値が約１０ｋΩである一方、高抵抗時は約１００ＭΩにもなり、抵抗比は１０４倍程度になる。可変抵抗素子ＶＲの抵抗値が高抵抗の１００ＭΩである場合において、メモリセルＭＣの両端に１Ｖの電圧を印加したとしても、流れる電流は１０ｎＡ程度の小さい電流である。これは書き込み電流や読み出し電流と比べて非常に小さい電流であり、書き込み動作や読み出し動作に与える影響は小さい。一例として、低抵抗状態のメモリセルＭＣの読み出し時の読み出し電流は約１００μＡであり、上記の短絡不良対策プログラム動作後のメモリセルＭＣに流れる電流（１０ｎＡ）よりも１０５倍程度大きい。
【００３３】
次に、抵抗変化メモリ装置のリセット動作について図３を参照して説明する。
【００３４】
リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。ここで、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧ＶＲＥＳＥＴ）である。そして、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴは、メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる基準電圧である。
【００３５】
選択ビット線ＢＬ００〜ＢＬ０３への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。各メモリセルＭＣには、それぞれリセット動作を実行することができるリセット電流ＩＲＥＳＥＴが流れる。ビット線ＢＬ００〜ＢＬ０３に印加されたリセット電圧ＶＲＥＳＥＴ及びリセット電流ＩＲＥＳＥＴにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。
【００３６】
［制御回路の構成］
次に、抵抗変化メモリ装置の回路構成について、図４〜図１２を参照して説明する。ここで、図４に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの長手方向に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されている。これにより、１つのメモリセルアレイＭＡ内に１Ｍｂｉｔ（約１０６個）の単位メモリセルＭＣが配置されている場合を例として説明する。図４は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。
【００３７】
図４に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、カラム系周辺回路２４により構成される。また、この抵抗変化メモリ装置は、メモリセルＭＣのショート不良を検出するためのショート不良検出回路３０を備えている。
【００３８】
本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。
【００３９】
書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。
【００４０】
ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００４１】
本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のうち、複数の対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙを選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。
【００４２】
一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある４本のビット線ＢＬからなるビット線群ＢＬｙ＜３：０＞を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、ビット線ＢＬが選択駆動される。
【００４３】
センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞はカラムスイッチ２０に接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。
【００４４】
カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００４５】
次に、図５〜図８を参照して、ロウ制御回路の構成を詳細に説明する。図５〜図８は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【００４６】
［ロウデコーダ１０の構成］
図４及び図５に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。
【００４７】
図５に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。
【００４８】
［メインロウデコーダ１１の構成］
図４及び図６に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線ＷＬは階層化構造を有している。メインロウデコーダ１１はプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図５のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図６に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ毎に有している。
【００４９】
図６に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。
【００５０】
また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。
【００５１】
［書き込み駆動線ドライバ１２の構成］
図４及び図７に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。
【００５２】
書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＲＥＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。
【００５３】
［ロウ電源線ドライバ１３の構成］
図４及び図８に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。
【００５４】
また、ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。
【００５５】
次に、図９〜図１２を参照して、カラム制御回路の構成を詳細に説明する。図９〜図１２は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【００５６】
［カラムスイッチ２０の構成］
図４及び図９に示されるように、カラムスイッチ２０には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜３：０＞が接続されている。また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線群ＢＬｙ＜３：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ０〜ＬＤＱ３までの４本の配線からなる配線である。
【００５７】
図９に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を４つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜３：０＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜３：０＞のいずれか１本に接続されている。ビット線ＢＬｙ＜３：０＞の各々には、ゲートにクランプ電圧Ｖｃｌｍｐを与えられるクランプトランジスタＱＮ１７が接続されている。このクランプトランジスタＱＮ１７により、ビット線ＢＬｙ＜３：０＞の電圧は、クランプ電圧ＶｃｌｍｐよりもクランプトランジスタＱＮ１７の閾値電圧Ｖｔｈだけ低い電圧（Ｖｃｌｍｐ−Ｖｔｈ）近傍にクランプされる。
【００５８】
また、ローカルデータ線ＬＤＱ＜３：０＞には、メモリセルＭＣに定電流を与えるための定電流回路（電流源負荷トランジスタ）として機能するダイオード接続ＰＭＯＳトランジスタＱＰ１６のドレインが接続されている。このＰＭＯＳトランジスタＱＰ１６から供給される定電流がメモリセルＭＣに流れることにより、メモリセルＭＣの保持データに応じた電圧Ｖｃｅｌｌがローカルデータ線ＬＤＱ＜３：０＞に発生する。この電圧Ｖｃｅｌｌがセンスアンプ回路において参照電圧と比較されることにより、メモリセルＭＣの保持データが判定される。
【００５９】
［カラムデコーダ２１の構成］
図４及び図１０に示されるように、カラムデコーダ２１には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）、並びにカラムアドレス信号ＣＡが入力されるアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の４つのトランジスタ対（図９のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は４本のビット線群ＢＬｙ＜３：０＞を選択駆動することができる。カラムデコーダ２１は、図１０に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ毎に有している。
【００６０】
図１０に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。
【００６１】
また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。
【００６２】
［センスアンプ／書き込みバッファ２２の構成］
図４及び図１１に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧ＶＲＥＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。
【００６３】
次に、センスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａは、後述するように選択メモリセルに流れた電流によりローカルデータ線ＬＤＱに生じる電圧を参照電圧と比較する機能を有する。参照電圧は、図１１では図示しない参照電圧発生回路により生成される。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。
【００６４】
［カラム電源線ドライバ２３の構成］
図４及び図１２に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。
【００６５】
また、カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。
【００６６】
［ショート不良検出回路３０の構成］
次に、ショート不良検出回路３０の構成例を図１３を参照して説明する。
【００６７】
ショート不良検出回路３０は一例として、差動増幅器３１、電圧制限トランジスタＱＮ２０、ビット線接続トランジスタＱＮ２１、ワード線接続トランジスタＱＮ２２、及び電流検出回路３３を備えている。
【００６８】
差動増幅器３１は、入力端子の一方に基準電圧ＶＲＥＦを与えられ、他方の入力端子は、共通線ＣＯＭＹが接続される。共通線ＣＯＭＹは、複数のビット線接続トランジスタＱＮ２１を介して複数のビット線ＢＬの各々に接続される。ビット線接続トランジスタＱＮ２１の各々は、スイッチング信号Ｙ＜０＞〜Ｙ＜３＞をゲートに与えられて導通するように構成されている。電圧制限トランジスタＱＮ２０は、共通線ＣＯＭＹと接地端子との間に接続され、ゲートにはリミット電圧ＶＬＭＴが供給されている。これにより電圧制限トランジスタＱＮ２０は、共通線ＣＯＭＹの電位を一定値以下に制限する機能を与えられている。
【００６９】
また、共通線ＣＯＭＸは、複数のワード線接続トランジスタＱＮ２２を介して複数のワード線ＷＬの各々に接続される。ビット線接続トランジスタＱＮ２２の各々は、スイッチング信号Ｘ＜０＞〜Ｘ＜３＞をゲートに与えられて導通するように構成されている。電流検出回路３３は、ワード線接続トランジスタＱＮ２２の導通後動作して共通線ＣＯＭＸに流れる電流量を検知する。
【００７０】
次に、このショート不良検出回路３０の動作を説明する。ダイオードＤｉが短絡不良したメモリセルＭＣでは、ダイオードＤｉの整流作用が消失している。このため、メモリセルＭＣに逆バイアスを印加して（すなわち、ワード線ＷＬに高電位を、ビット線ＢＬに低電位を印加して、ダイオードＤｉに逆バイアスが印加されるようにして）、電流が流れるかどうかを測定すれば、こうしたショート不良のメモリセルＭＣを特定することができる。もしくはメモリセルＭＣに逆バイアスを印加して、ワード線ＷＬの電位が低下するか否かを検出してもよい。あるいは、ビット線ＢＬの電位が上昇するか否かを検出してもよいし、ワード線ＷＬの電位が低下するか否か、ビット線ＢＬの電位が上昇するか否かの両方を検出してもよい。
【００７１】
図１３に示すショート不良検出回路３０では、ワード線ＷＬに電流が流れるか否かを電流検出器３３により検出するとと共に、ビット線ＢＬに関しては、電圧が所定値より上昇するか否かを差動増幅器３１による検知を行う場合の回路構成例である。
【００７２】
図１４は、共通線ＣＯＭＸに流れる電流の時間変化を表したグラフであり、実線は正常なメモリセルＭＣに逆バイアスを印加した場合であり、破線はショート不良のメモリセルＭＣに逆バイアスを印加した場合である。前者では、ワード線ＷＬの寄生容量や他の寄生容量の充電に必要な電流が流れた後は、電流は減少していき、最後はリーク電流のみとなる。これに対し後者では、ダイオードＤｉの整流作用が失われているため、一定の電流が流れ続ける。この電流の差を電流検出器３３にて検知することで、ショート不良のメモリセルが存在するかどうかを検知できる。
【００７３】
図１５は、共通線ＣＯＭＹの電圧の時間的変化を表したグラフであり、実線は正常なメモリセルＭＣに逆バイアスを印加した場合であり、破線はショート不良のメモリセルＭＣに逆バイアスを印加した場合である。前者では、ダイオードＤｉの整流作用のために、共通線ＣＯＭＹの電圧は０Ｖ付近に維持される。これに対し後者の場合には、ダイオードＤｉの整流作用が失われているため、一定電流が流れ続け、これに応じて電圧が徐々に上昇する。この電位の変化を差動増幅器３１にて検知することでショート不良のメモリセルが存在するかどうかを検知できる。なお、共通線ＣＯＭＹの電位の変化を検出するのに代えて又はこれと同時に、図１６に示すように、共通線ＣＯＭＸの電位の変化を検出するようにしてもよい。
【００７４】
なお、ビット線接続トランジスタＱＮ２１、及びワード線接続トランジスタＱＮ２２は、スイッチング信号Ｘ＜０＞〜＜３＞、Ｙ＜０＞〜＜３＞を同時に立ち上げることで同時に導通させ、これにより１のメモリセルアレイの中にショート不良のメモリセルが存在するか否かを１回の動作で検知するようにしてもよい。
【００７５】
あるいは、スイッチング信号Ｘ＜０＞〜＜３＞、Ｙ＜０＞〜＜３＞を時系列に順次立ち上げて、メモリセルを１つずつテストするようにしてもよい。あるいは、１つのメモリセルアレイ中の複数のワード線、ビット線のうちの幾つかのみを同時に立ち上げて、その交差部にある複数のメモリセルを同時にテストするようにしてもよい。上述のショート不良検出回路３０にてショート不良と判定されたメモリセルＭＣに関しては、図示しないリダンダンシ置換回路に基づき、不良救済動作が行われる。これにより、ショート不良と判定されたメモリセルＭＣは、そのアドレスが記憶され、以後データ書き込み対象から除外される。セルアレイの不良救済の方式は、一つのセルアレイ内に置換用セルアレイを配置する所謂分散救済方式と、置換用に専用のセルアレイを別途設ける所謂集中救済方式とに大別できる。後者は通常セルアレイとは別に置換専用アレイを設ける必要があり、また制御回路などが複雑になるなどの問題点はあるが、一般的に救済効率が高く、チップ歩留りを向上できるという長所がある。
【００７６】
なお、ロウ方向とカラム方向とで別々の救済方式を採用することもできる。例えば、図１７に示すように、ロウリダンダンシには集中救済方式を、カラムリダンダンシには分散救済方式を適用することもできる。
【００７７】
ロウリダンダンシ救済を行う場合、ショート不良のメモリセルが配置されているメモリセルブロックＭＢ１のブロック選択信号ＢＳを非選択状態とし、代わりにリダンダンシアレイ用ブロック選択信号ＳＢＳを選択状態とし、リダンダンシ用アレイＳＭＢへのメモリセルにアクセスを行う。
【００７８】
また、カラムリダンダンシ救済を行う場合、カラムリダンダンシ用アドレス信号ＹＳが選択状態とされ、各セルアレイ中のカラムリダンダンシ用のメモリセルがアクセスを受ける。このとき、通常のアドレス信号Ｙは、カラムリダンダンシ用アドレス信号ＹＳが選択状態にあることが検知された場合には非選択状態に強制的に切り換えられるのが好ましい。
【００７９】
そして、ショート不良と判定されたメモリセルＭＣは、上述したように、その可変抵抗素子ＶＲが高抵抗状態となるように書き換えられる（短絡不良対策プログラム）。この書換えの動作は、前述のロウ制御回路、カラム制御回路により、通常のデータ書き込み動作と略同様にして実行され得る。好ましくは、通常のデータ書き込み動作とは別の、短絡不良対策プログラムの専用のプログラム条件を使用したほうがよい。その理由は、ショート不良のメモリセルＭＣにおいては、ダイオードＤｉは短絡不良しているため、可変抵抗素子ＶＲに印加される電圧の大きさが、通常のデータ書き込み動作の場合よりもダイオードの順方向電圧の分だけ大きくなるからである。これを補正するためには、短絡不良対策プログラムにおいて、図９のクランプトランジスタＱＮ１７のゲートに印加されるクランプ電圧Ｖｃｌａｍｐを、通常のデータ書き込み動作の場合に比べ小さくすることができる。クランプ電圧の調整の代わりに、電流制限回路等を設け、同様の効果を得ることも可能である。
【００８０】
なお、上記の手法によりショート不良と判定されたメモリセルＭＣを全て短絡不良対策プログラムの対象とすることもできるが、既に可変抵抗素子ＶＲに高抵抗値が与えられているショート不良のメモリセルＭＣを短絡不良対策プログラムの対象から除外することも可能である。
【００８１】
すなわち、図１８に示すように、短絡不良対策プログラムの実行前の段階において、ショート不良のメモリセルＭＣのアドレスを入力し（Ｓ１１）、そのメモリセルＭＣの読み出し動作を実行する（Ｓ１２）。そして、この読み出し動作によりセンスアンプ回路において検出された電圧値に基づいて、そのメモリセルＭＣの可変抵抗素子ＶＲの抵抗値が所定値よりも大きいか否かを判定する（Ｓ１３）。
【００８２】
可変抵抗素子ＶＲの抵抗値が所定値よりも小さいと判定される場合には、そのメモリセルＭＣを、短絡不良対策プログラムの対象に含める（Ｓ１４）。一方、可変抵抗素子ＶＲの抵抗値が所定値以上と判定される場合には、そのメモリセルＭＣを、短絡不良対策プログラムの対象から除外する（Ｓ１５）。この動作を、ショート不良のメモリセルＭＣの全てのアドレスについて繰り返す（Ｓ１６）。この動作を行うことにより、ショート不良と判定されたメモリセルのうち、その可変抵抗素子が所定値未満の抵抗値を有すると判定されるメモリセルに対してのみ短絡不良対策プログラムが実行される。可変抵抗素子ＶＲの抵抗値が既に所定値以上であるショート不良のメモリセルＭＣに対しては、上述の短絡不良対策プログラムに基づく電圧印加が行われず、動作時間の短縮・消費電力の削減を図ることができると共に、不要な電圧の印加による誤書き込みを防止することができる。
【００８３】
以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、置換、追加、削除等が可能である。例えば、上記の実施の形態では、１つのメモリセルに２値のデータ（１ビットのデータ）を格納するものとして説明したが、本発明はこれに限定されるものではなく、２ビット以上のデータを１つのメモリセルに格納する、いわゆる多値記憶型のメモリ装置にも適用することができる。この場合、ショート不良のメモリセルは、その可変抵抗素子がとり得る抵抗値のうちで最も高い抵抗値にプログラムするのが好適である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。
【図２Ａ】メモリセルアレイ１の一部の斜視図である。
【図２Ｂ】、図２ＡにおけるＩ−Ｉ´線でのメモリセル1つ分の断面図である。
【００８５】
【図２Ｃ】メモリセルアレイ１の別の構成例を示す斜視図である。
【図２Ｄ】図２ＣにおけるＩＩ−ＩＩ´線でのメモリセル１つ分（４層）の断面図である。
【図２Ｅ】本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。
【図３】抵抗変化メモリ装置のリセット動作を示す概念図である。
【図４】本発明の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。
【図５】本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図６】本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図７】本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図８】本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。
【図９】本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１０】本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１１】本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１２】本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。
【図１３】ショート不良検出回路３０の構成例を示す回路図である。
【図１４】ショート不良検出回路３０内の共通線ＣＯＭＸに流れる電流の時間変化を表したグラフである。
【図１５】ショート不良検出回路３０内の共通線ＣＯＭＹの電圧の時間的変化を表したグラフである。
【図１６】ショート不良検出回路３０内の共通線ＣＯＭＸの電圧の時間的変化を表したグラフである。
【図１７】ロウリダンダンシには集中救済方式を、カラムリダンダンシには分散救済方式を適用した例を示す概念図である。
【図１８】短絡不良対策プログラムに関する動作を示すフローチャートである。
【符号の説明】
【００８６】
１・・・半導体基板、  ２・・・メモリブロック、  ３・・・配線領域、  ４・・・ビット線コンタクト領域、  ５・・・ワード線コンタクト領域、  ６・・・ビット線コンタクト、  ７・・・ワード線コンタクト、  １０・・・ロウデコーダ、  １１・・・メインロウデコーダ、  １２・・・書き込み駆動線ドライバ、  １３・・・ロウ電源線ドライバ、  １４・・・ロウ系周辺回路、  ２０・・・カラムスイッチ、  ２１・・・カラムデコーダ、  ２２・・・センスアンプ／書き込みバッファ、  ２３・・・カラム電源線ドライバ、  ２４・・・カラム系周辺回路、  ３０・・・ショート不良検出回路、  ＭＡ・・・メモリセルアレイ、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  Ｄｉ・・・ダイオード、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＭＷＬ・・・メインワード線  ＣＳＬ・・・カラム選択線。
【図１】
2010020811.tif 000003
【図２Ａ】
2010020811.tif 000004
【図２Ｂ】
2010020811.tif 000005
【図２Ｃ】
2010020811.tif 000006
【図２Ｄ】
2010020811.tif 000007
【図２Ｅ】
2010020811.tif 000008
【図３】
2010020811.tif 000009
【図４】
2010020811.tif 000010
【図５】
2010020811.tif 000011
【図６】
2010020811.tif 000012
【図７】
2010020811.tif 000013
【図８】
2010020811.tif 000014
【図９】
2010020811.tif 000015
【図１０】
2010020811.tif 000016
【図１１】
2010020811.tif 000017
【図１２】
2010020811.tif 000018
【図１３】
2010020811.tif 000019
【図１４】
2010020811.tif 000020
【図１５】
2010020811.tif 000021
【図１６】
2010020811.tif 000022
【図１７】
2010020811.tif 000023
【図１８】
2010020811.tif 000024