(57)【要約】【課題】ＣＬＶスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルＰＬＬ回路を提供する。【解決手段】本発明のデジタルＰＬＬ回路１０Ａは、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック切り替え手段１０Ｂと、周波数値ｆｑ’に一定の倍率を乗じて数値制御発振器６へ出力するとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように前記倍率を切り替える倍率切り替え手段１０Ｃと、を備えたことを特徴とする。【選択図】図１
2010154083.tif 000002
【特許請求の範囲】
【請求項１】
チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するＡ／Ｄ変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルＰＬＬ回路において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、
前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、
を備えたことを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記マスタクロック切り替え手段は、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える
請求項１記載のデジタルＰＬＬ回路。
【請求項３】
前記マスタクロック切り替え手段は、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、
前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項２記載のデジタルＰＬＬ回路。
【請求項４】
前記マスタクロック切り替え手段は、前記周波数値に応じて切り替え信号を生成する切り替え信号生成手段と、前記切り替え信号によって前記マスタクロックの周波数を切り替えるマスタクロック生成手段とを有する、
請求項３記載のデジタルＰＬＬ回路。
【請求項５】
前記マスタクロック切り替え手段は、当該デジタルＰＬＬ回路の同期状態を判定する同期判定手段を更に有し、前記周波数値が第一のしきい値以上になると又は前記同期判定手段によって前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項４記載のデジタルＰＬＬ回路。
【請求項６】
チャネルクロックと非同期で動作する非同期回路群と、
前記マスタクロックの周波数が切り替わる前後で前記非同期回路群の遅延量を一定にする遅延補正手段と、
を更に備えた請求項５記載のデジタルＰＬＬ回路。
【請求項７】
前記アナログ信号が光ディスクの再生信号である、
請求項１乃至６のいずれか一項に記載のデジタルＰＬＬ回路。
【請求項８】
前記アナログ信号が光ディスクのウォブル信号である、
請求項１乃至６のいずれか一項に記載のデジタルＰＬＬ回路。
【請求項９】
チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルＰＬＬ動作方法において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、
ことを特徴とするデジタルＰＬＬ動作方法。
【請求項１０】
前記マスタクロックを切り替える際に、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える、
請求項９記載のデジタルＰＬＬ動作方法。
【請求項１１】
前記マスタクロックを切り替える際に、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項１０記載のデジタルＰＬＬ動作方法。
【請求項１２】
前記マスタクロックを切り替える際に、当該デジタルＰＬＬ動作の同期状態を判定し、前記周波数値が第一のしきい値以上になると又は前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項１１記載のデジタルＰＬＬ動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にディスク状記録媒体上の記録されたデータから同期クロックを生成する広いキャプチャレンジを有するデジタルＰＬＬ（Phase Locked Loop）回路等に関する。
【背景技術】
【０００２】
近年、デジタルカメラ、ＤＶＤ（Digital Versatile Disc）プレーヤ及びＤＶＤレコーダの急速な普及に伴い、音楽データだけではなく映像データを含む大容量のデジタルデータを、個人が記録又は再生することが当たり前となっている。映像情報を保存するためには例えばＤＶＤ−Ｒ／＋Ｒなどの安価なメディアが普及しており、そのメディアに記録された情報はＤＶＤプレーヤで再生が可能である。
【０００３】
光ディスク装置の情報再生に関して説明する。光ディスク媒体上には同心円状又はスパイラル状の案内溝（トラック）が形成されており、微小情報ピットはこのトラックに沿って形成されている。光ディスク装置では、集光したレーザビームを、スピンドルモータによって回転するディスク媒体記録面に照射する。このとき、その集光ビームに対して、ディスク面とビーム集光用対物レンズとの距離が一定になるようにフォーカシングサーボがかけられ、またトラックを追従するようにディスク半径方向に対してトラッキングサーボがかけられる。そして、ディスク上に形成した微小情報ピットに応じて変化する反射光の明暗や偏光を電気信号として検出し、このＲＦ（Radio Frequency）信号をフィルタリング処理後、そのＲＦ信号からＰＬＬによって同期クロックを抽出し、この同期タイミングでＲＦ信号をデジタルデータとして識別する。その後、このデジタルデータに対してＲＬＬ（Run Length Limited）復調やＥＣＣ（Error Correction Code）誤り訂正を行った後、音楽又は映像情報として取り出すことになる。
【０００４】
記録時には、この逆でユーザ情報にＥＣＣパリティを付加し、これに８／１６変調及びフレーム単位に特殊コードを付加した情報を、記録クロックに同期してディスク上に記録する。一定周波数で半径方向に蛇行した案内溝から蛇行成分を検出し、これを逓倍して記録クロックを生成する。検出した蛇行成分をウォブル信号と呼ぶ。記録したい位置でレーザパワーを上げることで、集光部分の温度が上昇し物理特性を可逆的又は不可逆的に変化させ、これにより微小ピットが形成される。
【０００５】
ところで、ディスクの回転制御方法には主に２種類の方式が存在する。すなわち線速度を一定に保つＣＬＶ（Constant Linear Velocity）制御方式と、回転角速度を一定とするＣＡＶ（Constant Angular Velocity）制御方式である。ＣＬＶ制御方式で記録を行うと、光ビームが走査するトラック半径が変化しても線速度を一定に保つため、ディスク全面で記録密度を一定に維持することができる。ＣＡＶ制御方式でも、ウォブル信号に同期した記録クロックで記録を行うことにより、面密度一定で記録することが可能である。しかし、この場合、線速度が半径によって異なるため、記録パワーの制御が難しい。
【０００６】
ＣＡＶ制御で再生を行う場合、内外周の線速度の比率は約２．４倍である。このとき、再生信号から同期クロックを抽出するＰＬＬのキャプチャ周波数レンジは、内周を１とすると、１から２．４までとなる。
【０００７】
一方、ＣＬＶ制御で再生を行う場合、図９に示すように、定常状態の線速度は半径に依存せずｖで変わらないものの、ロングシーク時にはディスクのイナーシャ（慣性）のため内周から外周へのシーク時に一時的に定常状態の２倍以上となる。逆に、外周から内周にシークする場合には、定常状態の半分以下になる。特に、ディスク装置を省電力化又は小型化する場合に、スピンドルモータのトルクの上限が抑えられるため、この傾向が強い。
【０００８】
また、チャネル周波数（チャネルクロックの周波数）は線速度に比例する。そのため、キャプチャレンジの狭いＰＬＬでは、シーク直後のチャネル周波数がレンジから外れるため、図１０［１］に示すように再生不能期間が長くなる。その結果、スピンドル回転数がある程度落ち着くまで再生動作に入ることができない。特にランダムシークが頻繁に発生するような再生では、スループットが極端に低下してしまう。
【０００９】
これに対し、図１０［２］に示すように、ＰＬＬのキャプチャレンジを広くとると再生不能期間が短縮されてスループットが改善する。したがって、ＣＬＶ制御時には、スループット低下を避けるために、ワイドキャプチャのＰＬＬが必要となる。
【００１０】
ワイドキャプチャＰＬＬは、非常に広い発振レンジのＶＣＯ（Voltage Controlled Oscillator）が必要となる。しかし、アナログ回路で構成したＶＣＯでは、レンジ内で線形性を保つことが困難でありかつ低コスト化も難しい。
【００１１】
これに対する技術として、特許文献１にその解決方法が開示されている。図１１を参照しながら説明する。位相比較器１０１は、ＲＦ信号と同期クロックとの位相差を出力する。チャージポンプ１０４は、位相比較器１０１の出力信号に基づき、周波数信号を生成する。ＶＣＯ１０５は、チャージポンプ１０４から出力された周波数信号によって、出力クロックの周波数を制御する。分周器１０６又は分周器１０７は、ＶＣＯ１０５から出力されたクロックを分周する。その分周されたクロックは、セレクタ１０８を通って再生系の同期クロックとしてシステムを動作させる。この同期クロックは位相比較器１０１又は周波数比較器１０２にフィードバックされ、この信号のループが全体としてＰＬＬループを構成する。
【００１２】
周波数引き込み時には、タイミング制御器１０９の指示によってセレクタ１０３が周波数比較器１０２の出力信号を選択する。この場合、周波数比較器１０２にはウォブル信号が入力されているので、同期がはずれているときに高速に周波数を引き込むことができる。線速度判別器１１１は、ウォブル信号及び水晶発振器１１０出力信号を入力しており、ウォブル周波数の変化に基づき現在の線速度を判定する。この判定結果によりセレクタ１０８を切り替えることで、例えばｍ／ｎ＝２の場合、ＶＣＯ１０５の発振レンジをＶＣＯ１０５が本来持っているレンジの２倍に広げることが可能となる。
【００１３】
ところで、再生ＰＬＬをフルデジタル化するサンプル補間ＰＬＬ技術がある。この技術について、特許文献２を図１２を参照しながら説明する。Ａ／Ｄ変換器２０１は、ＲＦ信号と非同期の一定周波数であるマスタクロックｓｃｌｋを用いて、ＲＦ信号をデジタル値に変換する。補間器２０２は、Ａ／Ｄ変換器２０１の出力信号のサンプリング位相を補正する。位相比較器２０３は、補間器２０２の出力信号から位相誤差を生成する。乗算器２０４は、位相比較器２０３の出力信号のゲインを補正する。デジタルループフィルタ２０５は、乗算器２０４の出力信号から周波数値を生成する。数値制御発振器（ＮＣＯ：Numerical Controlled Oscillator）２０７は、デジタルループフィルタ２０５の出力信号から、補間位相情報とマスタクロックｓｃｌｋを間引くためのイネーブル信号とを生成する。補間位相情報が補間器２０２にフィードバックされることにより、全体としてＰＬＬループを構成する。マスタクロックｓｃｌｋの周波数は同期クロックよりも高く設定される。クロックゲーティングセル２０８は、マスタクロックｓｃｌｋをイネーブル信号で間引くことで、その周波数を変化させて同期クロックを得る。乗算器２０４はＰＬＬの周波数特性制御用である。この構成のデジタルＰＬＬによって、ＶＣＯを含めて完全にデジタル化できるため、線形性が高く広い発振レンジを有するワイドキャプチャＰＬＬを構成することが可能となる。
【００１４】
図１３は、２Ｔ長のマーク／スペースが連続した信号（11001100…）を、図１２における位相比較器２０３が入力した場合の出力を示している。位相比較器２０３の入力信号をＰＣ入力とし、位相比較器２０３の出力信号をＰＣ出力とする。通常の位相比較器は２種類の信号の位相誤差を生成するが、この位相比較器２０３は、１系列の入力に対してサンプリング位相を誤差として出力することができる。換言すると、図１３は、位相比較器２０３の入出力動作を単純に示したものであり、ＰＣ入力時のサンプルポイントの位相ずれを振幅情報として出力できることを示している。なお、図１３では位相比較器２０３の入出力関係を示すため、あえて位相比較器２０３をＡ／Ｄ変換器２０１のサンプリングクロック（マスタクロックｓｃｌｋ）と同じクロックで動作させており、もちろん、ＰＬＬ同期はかかっていない。
【００１５】
図１４は、図１２のデジタルＰＬＬ回路が同期状態にある場合の各種タイミング信号を示したチャート図である。入力信号は、２Ｔ長のマーク／スペースが連続した信号（11001100…）であるが、チャネルクロックよりも若干高い固定周波数のマスタクロックｓｃｌｋでサンプリングされる。もちろんこの時点ではチャネル信号に同期していない。しかし、連続するサンプル信号列から補間位相Φをもとに補間値を生成すると、あたかもアナログＶＣＯでＰＬＬ制御をかけた如くの出力が得られる。補間位相Φは、のこぎり波状であり、不連続タイミングでイネーブル信号ｅｎが一旦Ｌｏｗとなる。補間器２０２内の関数は、回路規模及び補間精度を勘案して決定する必要があるが、通常１次関数で問題ない。このような局所発振器も、デジタル化したＰＬＬでは、広い発振レンジで線形性を保つことは容易である。換言すると、図１４では、位相同期がかかっている状態で位相誤差に応じて補間器２０２の補間位相Φを制御することで、補間器出力は、あたかもアナログＰＬＬで同期をかけてＡ／Ｄ変換したようなデータ列が出力される。ただし、補間位相Φが制御範囲を超えると、１サイクル分動作を休むことになるので不連続部分が発生する。
【００１６】
図１５は、ＣＬＶスピンドル制御時に内周から外周にロングシークした場合の線速度を表している。シーク直後の最高周波数でもＰＬＬ同期が取れるように、マスタクロックｓｃｌｋの周波数はかなり高めに設定しておく必要がある。
【００１７】
なお、チャネルクロックとは、ベースバンド伝送システムにおける各シンボルを区別するための同期信号のことをいう。本来、ベースバンドシステムでは、デジタル情報をそのまま伝送して、伝送信号自体からチャネルクロックを生成する。
【００１８】
【特許文献１】特開２０００−１４９４５９号公報
【特許文献２】特開２００８−１６０３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
特許文献１のＰＬＬ回路では、ＶＣＯ出力の分周比を直接切り替えるため、切り替え直後にＰＬＬ同期がはずれる課題がある。特に内周から外周へのロングシーク直後は、分周比が小さくなりＰＬＬが同期してデータ再生が可能となる。しかし、その後スピンドルの回転数が静定するまでに、分周比の逆の切り替えが発生してＰＬＬ同期が外れてしまう。そのため、ＰＬＬ周波数引き込みが完了するまではデータ読み出しができず、リトライ処理が発生するので、システムとしてのスループットが低下するという課題がある。
【００２０】
一方、特許文献２のデジタルＰＬＬ回路をワイドキャプチャ対応にするためには、最高チャネル周波数入力でも同期が取れるように、ＰＬＬ回路を動作させるマスタクロックｓｃｌｋをあらかじめ高くしておく必要がある。しかし、チャネル周波数が最高になるのは、ＣＬＶ制御では内周から外周にロングシークしたときだけであり、スピンドルが定常安定している状態では本来マスタクロックｓｃｌｋの周波数は半分で動作可能である。Ａ／Ｄ変換器及び非同期部回路（補間器、数値制御発振器等）は、マスタクロックｓｃｌｋの周波数で動作するため、無駄な電力を消費するという課題がある。
【００２１】
そこで、本発明の目的は、ＣＬＶスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００２２】
本発明に係るデジタルＰＬＬ回路は、チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するＡ／Ｄ変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルＰＬＬ回路において、前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、を備えたことを特徴とする。
【００２３】
本発明に係るデジタルＰＬＬ動作方法は、チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルＰＬＬ動作方法において、前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、ことを特徴とする。
【発明の効果】
【００２４】
第１の効果は、広いキャプチャレンジを保ったままＡ／Ｄ変換器を含めたデジタルＰＬＬ回路の消費電力を低減できることである。第２の効果は、マスタクロック切り替え時の同期はずれによるスループット低下が発生しないことである。
【発明を実施するための最良の形態】
【００２５】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。なお、本発明に係るデジタルＰＬＬ動作方法については、本発明に係るデジタルＰＬＬ回路の動作として説明する。
【００２６】
［第一実施形態の概要］
図１には、本発明の第一実施形態であるデジタルＰＬＬ回路の構成例を示している。まず、本実施形態のデジタルＰＬＬ回路の概要を説明する。
【００２７】
本実施形態のデジタルＰＬＬ回路１０Ａは、チャネル周波数が変化するアナログ信号をマスタクロックｓｃｌｋでデジタル信号に変換するＡ／Ｄ変換器１と、マスタクロックｓｃｌｋで動作するとともに前記デジタル信号から得られた周波数値ｆｑを入力して同期クロックｇｃｌｋを生成する数値制御発振器（ＮＣＯ）６とを含む。そして、デジタルＰＬＬ回路１０Ａは、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック切り替え手段１０Ｂと、周波数値ｆｑ’に一定の倍率を乗じて数値制御発振器６へ出力するとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように前記倍率を切り替える倍率切り替え手段１０Ｃと、を備えたことを特徴とする。ここで、周波数値ｆｑ’は一定の倍率が乗じられる前の値を示し、周波数値ｆｑは一定の倍率が乗じられた後の値を示す。
【００２８】
マスタクロック切り替え手段１０Ｂは、周波数値ｆｑ’に応じて切り替え信号ｃｓｅｌを生成する切り替え信号生成手段１０Ｄと、切り替え信号ｃｓｅｌによってマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック生成手段１０Ｅとを有する。例えば本実施形態では、切り替え信号生成手段１０Ｄが切り替えタイミング生成器１０等からなり、マスタクロック生成手段１０Ｅが発振器１３、分周器１４、セレクタ１２等からなり、倍率切り替え手段１０Ｃがセレクタ１１、乗算器５等からなる。
【００２９】
マスタクロック切り替え手段１０Ｂは、基本的に周波数値ｆｑ’としきい値との大小関係に応じて、周波数値ｆｑ’が高いほどマスタクロックｓｃｌｋの周波数を高く切り替え、周波数値ｆｑ’が低いほどマスタクロックｓｃｌｋの周波数を低く切り替える。例えば本実施形態では、周波数値ｆｑ’が第一のしきい値（ｆ０＋Δ）以上になるとマスタクロックｓｃｌｋの周波数を第一の周波数（ｆ／２）から第二の周波数（ｆ）に切り替え、周波数値ｆｑ’が第二のしきい値（ｆ０−Δ）以下になるとマスタクロックｓｃｌｋの周波数を第二の周波数（ｆ）から第一の周波数（ｆ／２）に切り替える。ここで、第一の周波数（ｆ／２）は第二の周波数（ｆ）よりも低く、第一のしきい値（ｆ０＋Δ）は第二のしきい値（ｆ０−Δ）よりも高い。
【００３０】
あるいは、マスタクロック切り替え手段１０Ｂは、デジタルＰＬＬ回路１０Ａの同期状態を判定する同期判定手段１０Ｆを更に有し、周波数値ｆｑ’が第一のしきい値（ｆ０＋Δ）以上になると又は同期判定手段１０Ｆによって同期状態が非同期であると判定されると、マスタクロックｓｃｌｋの周波数を第一の周波数（ｆ／２）から第二の周波数（ｆ）に切り替え、周波数値ｆｑ’が第二のしきい値（ｆ０−Δ）以下になるとマスタクロックｓｃｌｋの周波数を第二の周波数（ｆ）から第一の周波数（ｆ／２）に切り替える、としてもよい。例えば本実施形態では、同期判定手段１０Ｆが２値化器８、同期判定器９等からなる。
【００３１】
また、デジタルＰＬＬ回路への入力であるアナログ信号とは、例えば本実施形態では光ディスクの再生信号又は光ディスクのウォブル信号である。
【００３２】
デジタルＰＬＬ回路１０Ａの動作は、チャネル周波数が変化するアナログ信号をマスタクロックｓｃｌｋでデジタル信号に変換し、このデジタル信号から周波数値ｆｑを得て、マスタクロックｓｃｌｋで動作する数値制御発振器６によって周波数値ｆｑから同期クロックｇｃｌｋを生成するデジタルＰＬＬ動作方法において、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように、周波数値ｆｑ’に乗ずる倍率を切り替える、ことを特徴とする。
【００３３】
このとき、マスタクロックｓｃｌｋを切り替える際に、周波数値ｆｑ’としきい値との大小関係に応じて、周波数値ｆｑ’が高くなるとマスタクロックｓｃｌｋの周波数を高く切り替え、周波数値ｆｑ’が低くなるとマスタクロックｓｃｌｋの周波数を低く切り替える。例えば本実施形態では、マスタクロックｓｃｌｋを切り替える際に、周波数値ｆｑ’が第一のしきい値（ｆ０＋Δ）以上になるとマスタクロックｓｃｌｋの周波数を第一の周波数（ｆ／２）から第二の周波数（ｆ）に切り替え、周波数値ｆｑ’が第二のしきい値（ｆ０−Δ）以下になるとマスタクロックｓｃｌｋの周波数を第二の周波数（ｆ）から第一の周波数（ｆ／２）に切り替える。
【００３４】
あるいは、マスタクロックｓｃｌｋを切り替える際に、当該デジタルＰＬＬ動作の同期状態を判定し、周波数値ｆｑ’が第一のしきい値（ｆ０＋Δ）以上になると又は同期状態が非同期であると判定されると、マスタクロックｓｃｌｋの周波数を第一の周波数（ｆ／２）から第二の周波数（ｆ）に切り替え、周波数値ｆｑ’が第二のしきい値（ｆ０−Δ）以下になるとマスタクロックｓｃｌｋの周波数を第二の周波数（ｆ）から第一の周波数（ｆ／２）に切り替える。
【００３５】
次に、デジタルＰＬＬ回路１０Ａの作用及び効果について説明する。第１の効果は、広いキャプチャレンジを保ったままＡ／Ｄ変換器１を含めた回路全体としての消費電力を低減できることである。これは、入力信号であるアナログ信号のチャネル周波数に応じてマスタクロックｓｃｌｋの周波数を切り替えるため、すなわちチャネル周波数が高ければマスタクロックｓｃｌｋの周波数を高く切り替えることにより広いキャプチャレンジを保つことができ、チャネル周波数が低ければマスタクロックｓｃｌｋの周波数を低く切り替えることによりマスタクロックｓｃｌｋで動作する回路の消費電力を低減できるからである。第２の効果は、マスタクロックｓｃｌｋの切り替え時の同期はずれによるスループット低下が発生しないことである。これは、マスタクロックｓｃｌｋの周波数を切り替える前後で数値制御発振器６の発振周波数自体が変化しないように、数値制御発振器６が入力する周波数値ｆｑを制御するためである。
【００３６】
［第一実施形態の詳細］
次に、デジタルＰＬＬ回路１０Ａの詳細を説明する。なお、図１３の位相比較器の入出力関係を示すタイムチャート、及び図１４の位相同期状態の各種タイミング信号を示すタイムチャートは、デジタルＰＬＬ回路１０Ａの動作でも同じになる。
【００３７】
入力信号であるＲＦ信号は、Ａ／Ｄ変換器１によって、例えば６から８ｂｉｔ幅でデジタル化される。サンプリングクロックであるマスタクロックｓｃｌｋは、周波数が一定であり、入力信号とは非同期である。マスタクロックｓｃｌｋは発振器１３を分周器１４で分周したものとし、発振器１３は例えば水晶発振器を用いる。分周器１４の分周比は複数に切り替え可能とする。その切り替え方法は、セレクタ１２のように分周比自体を切り替えてもよく、また異なる分周比の分周器を複数用意してそれらの出力を切り替えてもよい。セレクタ１２、発振器１３及び分周器１４をまとめてマスタクロック生成手段１０Ｅとする。マスタクロックｓｃｌｋの周波数はＰＬＬ同期させたい最高周波数よりも若干高い周波数とする。これは、クロックの波数を間引くことは容易であるがクロックを挿入することは困難であることに起因する。最高周波数ではなく若干高い周波数にするのは、動作マージンを考慮したためである。特に入力信号として光ディスクの読み出し信号（再生信号）を用いる場合には、スピンドルの回転精度にも依存するため、マスタクロックｓｃｌｋの周波数に数％程度のマージンを持たせることが望ましい。
【００３８】
デジタル化したＲＦ信号は補間器２に入力され、補間位相Φによって位相補正された情報を出力する。ＰＬＬ同期状態では、あたかも同期クロックでＲＦ信号をサンプリングしたかのような情報列が出力される。補間器出力は位相比較器３に入力されて、位相比較器３で位相誤差情報が生成される。位相誤差情報はデジタルループフィルタ４によってフィルタリング処理され、デジタルループフィルタ４で周波数値ｆｑ’が生成される。この周波数値ｆｑ’は乗算器５でゲイン倍されて、数値制御発振器６が入力する周波数値ｆｑとなる。このゲインを「倍率」と呼ぶことにする。
【００３９】
数値制御発振器６は、補間位相Φ及びマスタクロックｓｃｌｋ用のイネーブル信号ｅｎを生成する。マスタクロックｓｃｌｋとイネーブル信号ｅｎはクロックゲーティングセル７に入力され、クロックゲーティングセル７で同期クロックｇｃｌｋが生成される。クロックゲーティングセル７を用いずに、全ての回路をマスタクロックｓｃｌｋで動作させて、ＦＦ（Flip Flop）をイネーブル信号ｅｎによって動作制御してもよい。
【００４０】
セレクタ１１の出力は乗算器５に接続されて倍率の切り替えを可能とする。乗算器５とセレクタ１１をまとめて倍率切り替え手段１０Ｃとする。マスタクロックｓｃｌｋの周波数の切り替え分周比がＮとＭの２種類の場合には、この比であるＮ／Ｍ及び１のどちらかを選択できるようにする。切り替えは三種類以上でもよい。切り替えが三種類の場合には、切り替え分周比がＮとＭとＬに対して、セレクタ１１用にはＮ／ＬとＭ／Ｌと１を選択できるようにする。ただし、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が変わらないように、乗算器５の乗数を切り替える必要がある。セレクタ１１とセレクタ１２は、切り替え信号生成手段１０Ｄとしての切り替えタイミング生成器１０が生成する切り替え信号ｃｓｅｌによって同時に切り替わる。
【００４１】
一方、補間器出力は２値化器８によって２値化情報が生成される。これを受けて同期判定器９は同期状態を示すＬｏｃｋ信号を生成する。例えば、２値化器８は、補間器出力である振幅情報を入力し、ビタビ検出（復号）器を用いて入力データ列の時間遷移を得て、そこから０／１を判断する。例えば、同期判定器９は、入力信号中に一定間隔で埋め込まれている同期パタンの間隔に基づき、同期状態を判定する。
【００４２】
また、２値化器８及び同期判定器９を使用せず、位相比較器３の出力でＬｏｃｋ信号を生成してもよい。つまり、入力信号のＳＮＲが高い場合、位相同期状態にある位相比較器３の出力信号はほぼ零が続き、位相非同期状態にある位相比較器３の出力信号は図１３に示すように大きな振幅の信号が出力される。すなわち、位相比較器３の出力信号の振幅値を見ることにより、位相同期状態を判別することができる。
【００４３】
同期判定器９から出力されたＬｏｃｋ信号とデジタルループフィルタから出力された周波数値ｆｑ’とは、切り替えタイミング生成器１０に入力される。切り替えタイミング生成器１０は、高速な処理は不要であるためハードウェアで構成してもファームウェアで構成してもかまわない。
【００４４】
また、デジタルＰＬＬ回路１０Ａへの入力信号は、光ディスクの再生信号でもよいし、ウォブル信号でもよい。ディスク装置用のＰＬＬ回路として用いる場合には、スピンドルの回転制御がＣＬＶでもＣＡＶでもかまわない。
【００４５】
次に、図１における位相比較器３、デジタルループフィルタ４及び数値制御発振器６の各構成例について説明する。
【００４６】
図２は、位相比較器３の構成を示している。位相比較器３は、補間器２から入力するデジタル信号列に基づいて極性の変化タイミングを検出し、そのタイミングのデジタル信号の振幅値から位相誤差を生成する。位相比較器３に入力されたデジタル信号は、絶対値算出器１２１にてその絶対値が演算される。ラッチ回路（遅延器）１２２は、クロックゲーティングセル７（図１）が出力する同期クロックｇｃｌｋに基づいて動作しており、絶対値算出器１２１が出力する絶対値を、同期クロックｇｃｌｋの１クロック分遅らせて出力する。
【００４７】
比較器１２３は、絶対値算出器１２１から出力される絶対値｜Ｘｉ｜と、ラッチ回路１２２が出力する１クロック前の絶対値｜Ｘｉ−１｜とを比較する。セレクタ１２４には、絶対値算出器１２１が出力する絶対値｜Ｘｉ｜に乗算器１２５で「−１」をかけた値（−｜Ｘｉ｜）と、ラッチ回路１２２が出力する１クロック前の絶対値｜Ｘｉ−１｜とが入力される。セレクタ１２４が出力する値は、比較器１２３での比較結果に基づいて決定され、セレクタ１２４は、｜Ｘｉ｜＞｜Ｘｉ−１｜のときは｜Ｘｉ−１｜を出力し、｜Ｘｉ−１｜＞｜Ｘｉ｜のときは−｜Ｘｉ｜を出力する。
【００４８】
一方、ラッチ回路１２８には、位相比較器３に入力されたデジタル信号のうちの符号を表すビットが入力される。ラッチ回路１２８は、同期クロックｇｃｌｋに基づいて動作しており、入力された符号ビットを、１クロック分遅らせて出力する。排他的論理和１２６には、現在のデジタル信号の符号ビットと、ラッチ回路１２８を介して入力する１クロック前の符号ビットとが入力される。排他的論理和１２６は、現在の入力デジタル信号の符号と１クロック前の入力デジタル信号の符号との排他的論理和により、符号が反転する時点、すなわち入力信号のエッジを検出する。排他的論理和１２６の出力は、ラッチ回路１２９のイネーブル信号ＥＮとして用いられ、ラッチ回路１２９は、イネーブル信号ＥＮがＨレベルとのとき、つまり入力信号のエッジのタイミングで、同期クロックｇｃｌｋに従って、セレクタ１２４の出力をラッチする。
【００４９】
セレクタ１２４は、現在の時点と１クロック前の時点で入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータを出力しており、ラッチ回路１２９は、エッジタイミングでセレクタ１２４の出力をラッチするため、ラッチ回路１２９がラッチするデータは、エッジの前後の入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータとなる。入力信号にエッジ以外のタイミングでは、入力デジタル信号に符号反転が生じないため、排他的論理和１２６が出力する信号（イネーブル信号ＥＮ）の信号レベルはＬレベルであり、ラッチ回路１２９は、次のエッジでイネーブル信号ＥＮがＨレベルとなるまで、ラッチしたデータを保持する。位相比較器３は、ラッチ回路１２９の出力を、位相誤差として出力する。
【００５０】
上記のように、エッジ以外のタイミングでラッチ回路１２９により位相誤差を保持するのは、光ディスクの再生信号には様々な周波数が混在しており、通常のＰＬＬ回路で位相同期をかけると、位相比較頻度によってＰＬＬのループ特性が変化するためである。位相誤差を、ラッチ回路１２９にてホールドすることで、ＰＬＬのループ特性の変化を防ぐことができる。ただし、データ再生中に、ディフェクト等で入力信号が途絶えたときに、直前の位相誤差がそのまま長期間維持されると、ＶＣＯ１０５の発振周波数が大きくずれ、入力信号が復帰した際に、同期に要する時間が長くなる可能性がある。これを防ぐために、カウンタ１２７を用いて、エッジが検出される間隔を計測し、比較器１３０にてエッジ間隔が所定のしきい値を超えたか否かを判定し、しきい値を超えたときには、ラッチ回路１２９にクリア信号を入力して、ラッチ回路１２９が保持するデータをクリアさせる。
【００５１】
図１３は、位相比較器３に２Ｔ長のマーク／スペースが連続した信号（11001100…）が入力されたときの出力波形を示している。入力信号における黒丸は、Ａ／Ｄ変換のサンプリング点を表している。位相比較器３は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。同図に示すように、位相差が−πまでくると＋πに戻るように検出レンジは±πとなる。この構成の位相比較器３の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【００５２】
図３は、デジタルループフィルタ４の構成を示している。デジタルループフィルタ４は、加算器１３１と、クロック１周期分だけ出力を遅延する遅延器（ラッチ回路）１３２と、乗算器１３３とで構成される。ｚ＝ｅｘｐ（ｊωＴ）、Ｔはデジタル回路動作周期とすると、デジタルループフィルタ４の伝達関数Ｆ（ｚ）は、下式で示すことができる。
Ｆ（ｚ）＝{Ｋ2Ｚ-1/(１−Ｚ-1)}＋Ｋ1Ｚ-1/{１−(１−Ｋ1)Ｚ-1}
上式において、第１項は積分器であり、第２項は１次のローパスフィルタとなる。これに、数値制御発振器６の積分特性が乗算されると、特定の開ループ特性となる。第２項は、１次ローパスフィルタではなく、単にＫ１としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ４は、デジタル回路であり、同期クロックｇｃｌｋごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が２倍になれば、開ループの周波数特性もω軸方向に２倍にシフトすることになる。
【００５３】
図４は、数値制御発振器６の構成例を示している。加算器１９１は、乗算器５が出力するデジタル周波数値ｆｑと、ラッチ回路１９３の出力とを加算して出力する。加算器１９１が出力するデータは、ラッチ回路１９３がＮビットのバス幅で、デジタル周波数値ｆｑがＮビット以下のバス幅とすると、Ｎ＋１ビットのバス幅となる。加算器１９１の出力は、モジュロ演算器１９２と、コンパレータ１９５とに入力される。モジュロ演算器１９２は、加算器１９１の出力を２Ｎで割った余りを出力する。ラッチ回路１９３は、マスタクロックｓｃｌｋに同期して動作しており、モジュロ演算器１９２が出力する２Ｎで除算した余りを、１クロック分遅らせて出力する。数値制御発振器６は、ラッチ回路１９３が出力する値に、乗算器１９４によって固定係数Ｂを乗じたものを、位相補間情報として出力する。この補間位相情報Φは、のこぎり波状の信号となり、デジタル周波数値ｆｑに逆比例してのこぎり波周期が変化する。
【００５４】
一方、コンパレータ１９５は、加算器１９１の出力と２Ｎとを比較し、加算器１９１の出力が２Ｎ以上のとき、イネーブル信号ｅｎをＨレベルとする。このイネーブル信号は、例えばチャネル周波数がマスタクロックｓｃｌｋの周波数に対して９０％のときには、Ｄｕｔｙ比は９０％となる。クロックゲーティングセル７は、マスタクロックｓｃｌｋと、コンパレータ１９５が出力するイネーブル信号ｅｎとを入力し、イネーブル信号ｅｎに基づいて、マスタクロックｓｃｌｋのクロックパルスの出力制御を行う。より詳細には、クロックゲーティングセル７は、イネーブル信号ｅｎのＨレベル期間はマスタクロックｓｃｌｋのクロックパルスをそのまま出力し、イネーブル信号ｅｎのＬレベル期間はマスタクロックｓｃｌｋのクロックパルスの出力を行わない。クロックゲーティングセル７は、例えば、イネーブル信号ｅｎのＤｕｔｙ比が９０％であれば、クロックパルスが１０回中１回欠けたゲーティングクロックを生成し、これを同期クロックｇｃｌｋとして出力する。
【００５５】
なお、数値制御発振器６は、図１の構成ではクロックゲーティングセル７を介して同期クロックｇｃｌｋを出力しているが、図４の構成のようにクロックゲーティングセル７を内蔵し、直接、同期クロックｇｃｌｋを出力するようにしてもよい。
【００５６】
次に、デジタルＰＬＬ回路１０Ａの動作を詳細に説明する。
【００５７】
図１において、例えばＮ＝２、Ｍ＝１の場合、すなわち分周率を１から２へ切り替える場合を考える。マスタクロックｓｃｌｋはデジタルＰＬＬ回路全体のマスタクロックであるので、その周波数を半分に落とすと同期クロックｇｃｌｋの周波数も半分となってしまう。しかし、これと同時に、セレクタ１１で数値制御発振器６の発振周波数の倍率を１から２に切り替えるため、同期クロックｇｃｌｋは切り替え前後で同じ周波数を維持することが可能となる。この切り替え時の動作を図５に示している。図５において、ｃｓｅｌは切り替え信号、ｆｑは数値制御発振器６が入力する周波数値である。このとき、切り替え信号ｃｓｅｌによる切り替え前後で、マスタクロックｓｃｌｋの周波数が半分になっているにもかかわらず、同期クロックｇｃｌｋの周波数は同じになる。
【００５８】
図６は切り替え信号生成手段１０Ｄ内の（Ｎ．Ｍ）＝（２，１）時の状態遷移図を示しており、状態Ｓ０がＮ選択時、状態Ｓ１がＭ選択時に相当する。Ｌｏｃｋ信号が偽の場合には、同期が外れていることを意味しており入力信号のチャネル周波数がわからないため、マスタクロックｓｃｌｋは最大周波数にする必要がある。このため、状態Ｓ０である場合でも強制的にＳ１に遷移する。一方、状態Ｓ０で同期状態の場合、徐々に周波数値ｆｑ’が上がってきてしきい値ｆ０＋Δ（Δ＞０）を超えると、ＮからＭへの切り替えが発生し状態Ｓ１に遷移する。一方、状態Ｓ１にある場合に、周波数値ｆｑ’が徐々に低下してしきい値ｆ０−Δよりも小さくなると、ＭからＮへの切り替えが発生し状態Ｓ０に遷移する。切り替えの方向によってしきい値を変えているのは、ヒステリシスを与えることによって、Ｓ０、Ｓ１間の連続的な切り替えが発生するのを防ぐためである。
【００５９】
図７は、ＣＬＶスピンドル制御時に内周から外周にロングシークした状況下で、デジタルＰＬＬ回路１０Ａのマスタクロックｓｃｌｋがどのように変化するかを示した図である。内周から外周へのシーク時点で、ＰＬＬ同期が外れるため、マスタクロックｓｃｌｋの周波数は高くなる。シーク後、スピンドルが静定する前にＰＬＬ同期が確立してデータ再生が可能となる。その後、スピンドル回転数は徐々に低下し、ｆ０−Δよりも周波数が下がると、マスタクロックｓｃｌｋの周波数は低い方向への切り替えが発生する。特許文献２のデジタルＰＬＬ回路における図１５に比べると、高い周波数のマスタクロックｓｃｌｋで動作しているのはシーク開始からスピンドルが静定するまでの期間だけなので、マスタクロックｓｃｌｋの周波数に起因する消費電力を抑えられることがわかる。
【００６０】
以上のデジタルＰＬＬ回路１０Ａの作用（効果をもたらすための手段の働き）をまとめると、次のとおりである。切り替え信号生成手段１０Ｄは、同期判定器９が生成する同期状態信号とデジタルループフィルタ４が生成する周波数値ｆｑ‘をモニタしながら、マスタクロックｓｃｌｋの周波数の切り替えタイミングを判断する。切り替えが発生する場合には、セレクタ１２を例えばＭからＮに切り替えることで、マスタクロックｓｃｌｋの周波数はＭ／Ｎ倍になる。デジタルＰＬＬ回路１０Ａは、マスタクロック同期の回路であるので、マスタクロックｓｃｌｋの周波数がＭ／Ｎ倍になると、同期クロックｇｃｌｋの周波数もＭ／Ｎ倍になってしまう。そこで、セレクタ１１によってマスタクロックｓｃｌｋの周波数の倍率を１倍からＮ／Ｍ倍に切り替えることで、数値制御発振器６の発振周波数を切り替え前と同じ値にする。
【００６１】
［第二実施形態の概要］
図８には、本発明の第二実施形態であるデジタルＰＬＬ回路の構成例を示している。まず、第二実施形態の概要を説明する。なお、図８において、図１と同一部分には同一符号を付す。
【００６２】
本実施形態のデジタルＰＬＬ回路２０Ａは、チャネルクロックと非同期で動作する非同期回路群としてのフィルタ１５と、マスタクロックｓｃｌｋの周波数が切り替わる前後でフィルタ１５の遅延量を一定にする遅延補正手段２０Ｂと、を更に備えている。遅延補正手段２０Ｂは、例えば本実施形態では、ＦＩＦＯ（first-in first-out）１６、セレクタ１７等からなる。この構成により、デジタルＰＬＬ２０Ａへの入力―出力間の遅延量をチャネルクロック周期換算で一定にすることが可能であり、２値化情報からタイミングを制御する用途、例えば追記記録時の記録開始位置の高精度化が可能となる。
【００６３】
［第二実施形態の詳細］
次に、デジタルＰＬＬ回路２０Ａの詳細について説明する。光ディスクの再生信号の入力の場合、ＤＣ変動、振幅変動、シンメトリずれ等を補正するフィルタ１５を追加しておくことが重要である。このフィルタ１５をデジタル回路で実現する場合、ＰＬＬループ内に配置すると遅延のためにＰＬＬ同期の安定性が損なわれる恐れがある。したがって、フィルタ１５は、Ａ／Ｄ変換器１と補間器２との間に配置することになる。
【００６４】
Ａ／Ｄ変換器１から補間器２までの非同期回路群の遅延段数をＰ、分周比Ｎ時のマスタクロックｓｃｌｋの周期をＴｎとすると非同期回路群の遅延量Ｄｎは次式で表せる。
Ｄｎ＝Ｐ・Ｔｎ        （１）
マスタクロックｓｃｌｋの周波数が変わってもＰは変わらないので、分周比をＭにした場合の遅延量Ｄｍはマスタクロックｓｃｌｋの周期をＴｍとすると次式となる。
Ｄｍ＝Ｐ・Ｔｍ        （２）
【００６５】
したがって、非同期回路群の内部遅延量が大きければ、切り替え前後で大きな位相ずれが発生することとなる。これを補正するために、式（１）と式（２）の差分に相当する遅延量を、遅延補正手段２０Ｂを設けて補正する。遅延補正手段２０Ｂは、例えばＦＩＦＯ１６とセレクタ１７に示すようなもので実現し、切り替え信号ｃｓｅｌのタイミングで切り替える。なお、ＦＩＦＯとは、先入れ先出しのバッファ回路である。
【００６６】
デジタルＰＬＬ回路２０Ａのその他の構成及び動作は、第一実施形態のデジタルＰＬＬ回路１０Ａ（図１）の構成及び動作と同様である。
【００６７】
［その他］
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。また、本発明は次のように構成することもできる。
【００６８】
（１）入力信号のチャネルクロックに非同期のマスタクロックで前記入力信号をＡ／Ｄ変換した情報に基づき、前記マスタクロックで動作する数値制御発振器によって前記入力信号の同期タイミングを生成するデジタルＰＬＬ回路において、前記数値制御発振器の入力周波数としきい値との大小関係及当該デジタルＰＬＬ回路の同期状態によって切り替えタイミング信号を生成するタイミング生成手段と、異なる周波数に切り替え可能なマスタクロック生成手段と、前記数値制御発振器の入力周波数値の倍率を切り替える倍率切り替え手段とを備え、前記マスタクロック生成手段は前記切り替えタイミング信号により前記マスタクロック周波数を切り替え、前記倍率切り替え手段は前記切り替えタイミング信号による切り替え前後で前記数値制御発振器の発振周波数が変化しないように前記倍率を切り替える、デジタルＰＬＬ回路。（２）前記チャネルクロックと非同期で動作する回路の遅延量が前記切り替えの前後で一定となるように遅延補正手段を設けた、上記（１）記載のデジタルＰＬＬ回路。（３）前記入力信号が光ディスクの再生信号である、上記（１）記載のデジタルＰＬＬ回路。（４）前記再生信号を２値化する手段と、前記２値化した情報列に基づき当該デジタルＰＬＬ回路の同期状態を判定する同期判定手段とを設け、前記数値制御発振器の入力周波数としきい値との大小関係及び前記同期判定の結果に基づき前記切り替えタイミングを生成する、上記（３）記載のデジタルＰＬＬ回路。（５）前記入力信号が光ディスクのウォブル信号である、上記（１）記載のデジタルＰＬＬ回路。
【産業上の利用可能性】
【００６９】
本発明は、特にディスク状記録媒体上の記録されたデータから同期クロックを生成する広いキャプチャレンジを有するＰＬＬ回路に好適である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第一実施形態に係るデジタルＰＬＬ回路を示すブロック図である。
【図２】図１のデジタルＰＬＬ回路における位相比較器の構成例を示すブロック図である。
【図３】図１のデジタルＰＬＬ回路におけるデジタルループフィルタの構成例を示すブロック図である。
【図４】図１のデジタルＰＬＬ回路における数値制御発振器の構成例を示すブロック図である。
【図５】図１のデジタルＰＬＬ回路における、マスタクロック周波数の切り替わり前後の各種信号を示すタイムチャートである。
【図６】図１のデジタルＰＬＬ回路における、切り替えタイミング生成器内の状態遷移図である。
【図７】図１のデジタルＰＬＬ回路におけるＰＬＬ動作とマスタクロックの周波数との関係を示すグラフである
【図８】本発明の第二実施形態に係るデジタルＰＬＬ回路を示すブロック図である。
【図９】ＣＬＶスピンドル制御でロングシークを行った場合の線速度変化を示すグラフである。
【図１０】［１］はキャプチャレンジの狭いＰＬＬ回路を用いた場合の再生不能期間を示すグラフである。［２］はキャプチャレンジの広いＰＬＬを用いた場合の再生不能期間を示すグラフである。
【図１１】特許文献１のＰＬＬ回路を示すブロック図である。
【図１２】特許文献２のデジタルＰＬＬ回路を示すブロック図である。
【図１３】図１２のデジタルＰＬＬ回路における位相比較器の入出力関係を示すタイムチャートである。
【図１４】図１２のデジタルＰＬＬ回路における位相同期状態の各種タイミング信号を示すタイムチャートである。
【図１５】図１２のデジタルＰＬＬ回路におけるＰＬＬ動作とマスタクロックの周波数との関係を示すグラフである。
【符号の説明】
【００７１】
１０Ａ  デジタルＰＬＬ回路
１０Ｂ  マスタクロック切り替え手段
１０Ｃ  倍率切り替え手段
１０Ｄ  切り替え信号生成手段（マスタクロック切り替え手段）
１０Ｅ  マスタクロック生成手段（マスタクロック切り替え手段）
１０Ｆ  同期判定手段（マスタクロック切り替え手段）
２０Ａ  デジタルＰＬＬ回路
２０Ｂ  遅延補正手段
ｆｑ  周波数値
ｃｓｅｌ  切り替え信号
ｓｃｌｋ  マスタクロック
ｇｃｌｋ  同期クロック
１  Ａ／Ｄ変換器
２  補間器
３  位相比較器
４  デジタルループフィルタ
５  乗算器（倍率切り替え手段）
６  数値制御発振器（ＮＣＯ）
７  クロックゲーティングセル
８  ２値化器（同期判定手段）
９  同期判定器（同期判定手段）
１０  切り替えタイミング生成器（切り替え信号生成手段）
１１  セレクタ（倍率切り替え手段）
１２  セレクタ（マスタクロック生成手段）
１３  発振器（マスタクロック生成手段）
１４  分周器（マスタクロック生成手段）
１５  フィルタ
１６  ＦＩＦＯ（遅延補正手段）
１７  セレクタ（遅延補正手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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