(57)【要約】【課題】センスアンプの活性化時期を最適化した半導体記憶装置を提供する。【解決手段】ＳＲＡＭ１０は、ワード線ＷＬと、ビット線ＢＬと、アドレス信号ＡＤに応答してワード線ＷＬを選択するアドレスデコーダ１４と、センスアンプイネーブル信号ＳＡＥに応答して活性化されるセンスアンプ１８と、センスアンプイネーブル信号ＳＡＥを生成するセンスアンプ制御回路２２とを備える。ワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプ１８が遅く活性化されるように、センスアンプ制御回路２２は、ワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプイネーブル信号ＳＡＥの遅延時間を長くする。【選択図】図１
2010250892.tif 000002
【特許請求の範囲】
【請求項１】
行に配置された複数のワード線と、
列に配置された複数のビット線と、
アドレス信号に応答して前記ワード線を選択するアドレスデコーダと、
前記ビット線に生じた電位を増幅するセンスアンプと、
前記アドレスデコーダにより選択されるワード線が前記センスアンプから遠いほど前記センスアンプを遅く活性化するセンスアンプ制御回路とを備える、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記センスアンプ制御回路は、前記アドレス信号に応答して前記センスアンプの活性化時期を動的に制御する、半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置であって、
前記センスアンプはセンスアンプイネーブル信号に応答して活性化され、
前記センスアンプ制御回路は、
前記アドレスデコーダにより選択されるワード線が前記センスアンプから遠いほど前記センスアンプイネーブル信号の遅延時間を長くする遅延時間調整回路を含む、半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置であって、
前記遅延時間調整回路は、
前記センスアンプイネーブル信号を遅延させる１又は２以上の遅延素子と、
前記遅延素子の数を変更する手段とを含む、半導体記憶装置。
【請求項５】
請求項３に記載の半導体記憶装置であって、
前記センスアンプ制御回路はさらに、
前記アドレスデコーダにより選択されるワード線が前記センスアンプから遠いほど前記センスアンプイネーブル信号のパルス幅を狭くするパルス幅調整回路を含む、半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置であって、
前記パルス幅調整回路は、ワンショットパルス発生回路を含み、
前記ワンショットパルス発生回路は、
奇数個のインバータと、
前記ワンショットパルス発生回路の入力信号と、前記奇数個のインバータのうち最後のインバータの出力信号とを受けるＡＮＤ回路とを含み、
前記パルス幅調整回路は、前記インバータの数を変更する手段とを含む、半導体記憶装置。
【請求項７】
半導体記憶装置におけるセンスアンプの活性化方法であって、
第１のワード線が選択されるとき、第１の時期に前記センスアンプを活性化するステップと、
前記第１のワード線よりも前記センスアンプから遠い第２のワード線が選択されるとき、前記第１の時期よりも遅い第２の時期に前記センスアンプを活性化するステップとを含む、半導体記憶装置におけるセンスアンプの活性化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、さらに詳しくは、センスアンプの活性化時期を最適化した半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置には、たとえば、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)、ＲＯＭ(Read Only Memory)がある。半導体記憶装置は一般に、ワード線と、ビット線と、センスアンプとを備える。ワード線が選択され、駆動されると、ビット線に電位が生じる。センスアンプはその電位を増幅する。ワード線が駆動されてからビット線に電位が生じるまでの時間、電位が生じてからセンスアンプがその電位を増幅するまでの時間は極めて短く、ほとんど無視することができる。しかしながら、半導体記憶装置のクロック周波数が高い場合、それらの時間は決して無視することができない。特に、センスアンプから遠いワード線が駆動された場合と、センスアンプから近いワード線が駆動された場合とでは、電位が生じてからセンスアンプがその電位を増幅するまでの時間の差は無視できないほど大きい。ワード線が駆動されてからセンスアンプが電位を増幅するまでの間は、データが不安定であるため、ソフトエラーが起こりやすい。ソフトエラーは、外部から入射した放射線（アルファ線等）によりデータの論理が反転してしまう現象である。
【０００３】
特開平９−７３７８２号公報（特許文献１）は、複数のタイミング調整回路を備えた半導体記憶装置を開示する（段落００１０〜００１３、００１９、００３４、００３５、図１、図６）。このタイミング調整回路は、セルアレイブロックごとに設けられる。各タイミング調整回路は、クロックバッファからのクロックに基づいて各セルアレイブロックにおけるセンスアンプ、入力側リセット回路、出力側リセット回路、及び出力回路の動作タイミングを調整する。この半導体記憶装置は、セルアレイブロックを増加させるたびに、動作タイミングを再調整する必要がない。この半導体記憶装置はまた、動作タイミングに余裕を取る必要もない。よって、アクセスが高速化される。しかしながら、特許文献１に開示された半導体記憶装置は、選択されるワード線に応じてセンスアンプの活性化時期を最適化していない。
【０００４】
特開２０００−２５１４７２号公報（特許文献２）は、プログラマブル遅延制御機能を有する集積回路を開示する（段落０００５〜０００７、００１３、００１４、００２３、図１、図２）。この集積回路は、複数のアレイを備える。各アレイは、複数のブロックに分割されている。各ブロックは、ブロック制御回路を含む。各ブロック制御回路は、センスアンプと、センスアンプ制御信号発生回路と、遅延調節回路と、二次増幅器制御信号発生回路とを含む。センスアンプはローカルデータラインに結合され、ローカルデータラインは列デコーダに結合されている。列デコーダはビットラインを通じてメモリセルに結合されている。センスアンプは、グローバルデータライン上に出力を与える。この集積回路はさらに、二次増幅器と、遅延調節回路と、第１及び第２のヒューズ回路とを備える。ブロック制御回路はグローバルデータラインに結合され、グローバルデータラインを通じて出力を二次増幅器に与える。遅延調整回路は、二次増幅器をイネーブルするためのタイミングを与える。遅延量は、第２のヒューズ回路から与えられる情報によって決定される。ブロック制御回路は二次増幅器制御信号を遅延調節回路に与える。第２のヒューズ回路によって選択された量だけ遅延した二次増幅器遅延信号によって、遅延調節回路による二次増幅器のトリガリングが開始される。二次増幅器は、グローバルデータラインに与えられているデータが二次増幅器をイネーブルする時点では十分に発生していない場合、オンになるのが早すぎる可能性がある。遅延調整回路は二次増幅器に接近して配置され、ブロック制御回路はブロックに接近して配置されている。したがって、ブロックから二次増幅器へ伝えられるグローバルデータライン上の遅延は、ブロック制御回路から遅延調整回路へ伝えられるライン上の遅延と一致する。この一致によって、その入力を受信する遅延調整回路と、グローバルデータライン上のデータを受信する二次増幅器との間で、信号発生遅延の一貫性が非常に高くなる。しかしながら、特許文献２に開示された集積回路もまた、選択されるワード線に応じてセンスアンプの活性化時期を最適化していない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−７３７８２号公報
【特許文献２】特開２０００−２５１４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、センスアンプの活性化時期を最適化した半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、複数のワード線と、複数のビット線と、アドレスデコーダと、センスアンプと、センスアンプ制御回路とを備える。複数のワード線は、行に配置される。複数のビット線は、列に配置される。アドレスデコーダは、アドレス信号に応答してワード線を選択する。センスアンプは、ビット線に生じた電位を増幅する。センスアンプ制御回路は、アドレスデコーダにより選択されるワード線がセンスアンプから遠いほどセンスアンプを遅く活性化する。
【発明の効果】
【０００８】
本発明によれば、選択されるワード線に応じてセンスアンプの活性化時期が最適化される。より具体的には、選択されるワード線がセンスアンプから遠いほど、センスアンプは遅く活性化される。したがって、センスアンプから遠いワード線が駆動された場合と、センスアンプから近いワード線が駆動された場合とで、ビット線に電位が生じてからセンスアンプがその電位を増幅するまでの時間の差はほとんど無視できる程度に小さくできる。その結果、ソフトエラーが起こりにくい。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態によるＳＲＡＭの構成を示す機能ブロック図である。
【図２】図１中のメモリセルアレイのアドレスマップである。
【図３】図１中のメモリセルアレイ及びその周辺回路の構成を示す機能ブロック図である。
【図４】図１中のセンスアンプ制御回路の構成を示す機能ブロック図である。
【図５】図４中のパルス幅調整回路の構成を示す回路図である。
【図６】図４中の遅延時間調整回路の構成を示す回路図である。
【図７】図４中のドライババッファの構成を示す回路図である。
【図８】図１〜図７に示したＳＲＡＭの動作を示すタイミング図である。
【図９】本発明の第２の実施の形態によるＳＲＡＭの構成を示す機能ブロック図である。
【図１０】図９中のセンスアンプ制御回路の構成を示す機能ブロック図である。
【図１１】図９及び図１０に示したＳＲＡＭの動作を示すタイミング図である。
【図１２】本発明の第３の実施の形態によるＳＲＡＭの構成を示す機能ブロック図である。
【図１３】図１２中のメモリセルアレイ及びその周辺回路の構成を示す機能ブロック図である。
【図１４】図１２中のローカルバッファの一例を示す回路図である。
【図１５】図１２中のローカルバッファの他の例を示す回路図である。
【図１６】図１２〜図１５に示したＳＲＡＭの動作を示すタイミング図である。
【図１７】本発明の第４の実施の形態によるＳＲＡＭの構成を示す機能ブロック図である。
【図１８】図１７に示したＳＲＡＭの動作を示すタイミング図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００１１】
［第１の実施の形態］
図１を参照して、本発明の実施の形態によるＳＲＡＭ１０は、複数のメモリセルアレイ１２Ａ，１２Ｂを備える。メモリセルアレイ１２Ａ，１２Ｂの各々は、マトリクスに配置された複数のメモリセル（図３中のＭＣ）を含む。ＳＲＡＭ１０はさらに、行に配置された複数のワード線ＷＬと、列に配置された複数のビット線ＢＬとを備える。ＳＲＡＭ１０には、外部からメインクロック信号ＭＣＫ、複数ビットのアドレス信号ＡＤ、及び読出要求信号ＲＲが与えられる。
【００１２】
ＳＲＡＭ１０はさらに、アドレスデコーダ１４と、ワード線ドライバ１６と、センスアンプ１８と、クロックバッファ２０と、センスアンプ制御回路２２とを備える。アドレスデコーダ１４は、アドレスデコーダトリガ信号ＡＤＴに応答して活性化され、アドレス信号ＡＤをデコードすることにより、駆動されるべきワード線ＷＬを選択する。ワード線ドライバ１６は、アドレスデコーダ１４により選択されたワード線ＷＬを駆動する。センスアンプ１８は、センスアンプイネーブル信号ＳＡＥに応答して活性化され、ビット線ＢＬに生じた電位を増幅する。より具体的には、センスアンプ１８は、ビット線ＢＬに生じた電位と所定の基準電位（本実施の形態では電源電位よりも少し低い電位）との間の電位差を増幅する。センスアンプ１８は、両側のメモリセルアレイ１２Ａ，１２Ｂに共有される。クロックバッファ２０は、メインクロック信号ＭＣＫに同期して動作し、読出要求信号ＲＲに応答してアドレスデコーダトリガ信号ＡＤＴを生成する。センスアンプ制御回路２２は、アドレスデコーダトリガ信号ＡＤＴに応答して活性化され、アドレス信号ＡＤに応答してセンスアンプイネーブル信号ＳＡＥを生成する。センスアンプ制御回路２２は、アドレスデコーダ１４により選択されるワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプ１８を遅く活性化する。詳細は後述する。
【００１３】
図２を参照して、メモリセルアレイ１２Ａ，１２Ｂの各々は、４つのセグメントＳＥＧ１〜ＳＥＧ４に分割される。図の上側のメモリセルアレイ１２Ａにおいて、セグメントＳＥＧ１に割り当てられるアドレスの上位３ビットは「０００」である。セグメントＳＥＧ２に割り当てられるアドレスの上位３ビットは「００１」である。セグメントＳＥＧ３に割り当てられるアドレスの上位３ビットは「０１０」である。セグメントＳＥＧ４に割り当てられるアドレスの上位３ビットは「０１１」である。図の下側のメモリセルアレイ１２Ｂにおいて、セグメントＳＥＧ１に割り当てられるアドレスの上位３ビットは「１１１」である。セグメントＳＥＧ２に割り当てられるアドレスの上位３ビットは「１１０」である。セグメントＳＥＧ３に割り当てられるアドレスの上位３ビットは「１０１」である。セグメントＳＥＧ４に割り当てられるアドレスの上位３ビットは「１００」である。上側のメモリセルアレイ１２Ａのセグメントに割り当てられるアドレスと、下側のメモリセルアレイ１２Ｂの同じセグメントに割り当てられるアドレスとは、互いに相補的である。図２において、「Ｘ」は「０」又は「１」である。
【００１４】
本発明の実施の形態において、「０」はＬ（論理ロウ）レベルに割り当てられ、「１」はＨ（論理ハイ）レベルに割り当てられる。ただし、これらは逆に割り当てられてもよい。
【００１５】
図３を参照して、各メモリセルＭＣは、対応するワード線ＷＬ及びビット線ＢＬに接続される。複数のワード線ドライバＷＬＤは、複数のワード線ＷＬに対応して設けられる。各ワード線ドライバＷＬＤは、対応するワード線ＷＬを駆動する。アドレスデコーダ１４は、アドレス信号ＡＤに応答して、活性化されるべきワード線ドライバＷＬＤを選択する。複数のセンスアンプＳＡは、複数のビット線ＢＬに対応して設けられる。各センスアンプは、対応するビット線ＢＬに生じた電位を増幅する。センスアンプイネーブル信号ＳＡＥは、複数のセンスアンプＳＡに共通に与えられる。ＳＲＡＭ１０はさらに、複数の出力ラッチ及びドライバ２４を備える。出力ラッチ及びドライバ２４は、メモリセルＭＣから読み出され、センスアンプ１８により検知・増幅された複数ビットのデータ信号をパラレルに出力する。
【００１６】
図４を参照して、センスアンプ制御回路２２は、セグメントデコーダ２６と、パルス調整回路２８とを含む。セグメントデコーダ２６は、アドレス信号ＡＤの上位３ビットＡ１〜Ａ３をデコードしてセグメント信号Ｓ１〜Ｓ４を生成する。次の表１は、セグメントデコーダ２６の真理値表である。
【表１】
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【００１７】
より具体的には、上位３ビットＡ１〜Ａ３が「０００」又は「１１１」のとき、セグメント信号Ｓ１のみがＨレベルになる。上位３ビットＡ１〜Ａ３が「００１」又は「１１０」のとき、セグメント信号Ｓ２のみがＨレベルになる。上位３ビットＡ１〜Ａ３が「０１０」又は「１０１」のとき、セグメント信号Ｓ３のみがＨレベルになる。上位３ビットＡ１〜Ａ３が「０１１」又は「１００」のとき、セグメント信号Ｓ４のみがＨレベルになる。
【００１８】
パルス調整回路２８は、パルス幅調整回路３０と、遅延時間調整回路３２と、ドライババッファ３４とを含む。アドレスデコーダトリガ信号ＡＤＴは、センスアンプイネーブル信号ＳＡＥ０としてパルス調整回路２８に与えられる。パルス調整回路２８は、センスアンプイネーブル信号ＳＡＥのパルス幅及び遅延時間を調整することにより、アクセスされるセグメントＳＥＧ１〜ＳＥＧ４に適したセンスアンプイネーブル信号ＳＡＥを生成する。パルス幅調整回路３０は、セグメント信号Ｓ１〜Ｓ４に応答してセンスアンプイネーブル信号ＳＡＥ０（アドレスデコーダトリガ信号ＡＤＴと等しい）からパルス幅の調整されたセンスアンプイネーブル信号ＳＡＥ１を生成出力する。遅延時間調整回路３２は、セグメント信号Ｓ１〜Ｓ４に応答してセンスアンプイネーブル信号ＳＡＥ１の遅延時間を調整し、センスアンプイネーブル信号ＳＡＥ２を出力する。次の表２は、セグメント信号Ｓ１〜Ｓ４と、パルス幅ｔｗ１〜ｔｗ４と、遅延時間ｔｄ１〜ｔｄ４との関係を示す。ここで、ｔｗ１＜ｔｗ２＜ｔｗ３＜ｔｗ４であり、ｔｄ１＞ｔｄ２＞ｔｄ３＞ｔｄ４である。
【表２】
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【００１９】
より具体的には、セグメント信号Ｓ１がＨレベルになると、パルス幅調整回路３０はパルス幅をｔｗ１に設定し、遅延時間調整回路３２は遅延時間をｔｄ１に設定する。セグメント信号Ｓ２がＨレベルになると、パルス幅調整回路３０はパルス幅をｔｗ２に設定し、遅延時間調整回路３２は遅延時間をｔｄ２に設定する。セグメント信号Ｓ３がＨレベルになると、パルス幅調整回路３０はパルス幅をｔｗ３に設定し、遅延時間調整回路３２は遅延時間をｔｄ３に設定する。セグメント信号Ｓ４がＨレベルになると、パルス幅調整回路３０はパルス幅をｔｗ４に設定し、遅延時間調整回路３２は遅延時間をｔｄ４に設定する。
【００２０】
要するに、アクセスされるセグメントＳＥＧ１〜ＳＥＧ４がセンスアンプ１８から遠いほど、パルス幅は小さく、かつ、遅延時間は大きくなるように設定している。逆に、アクセスされるセグメントＳＥＧ１〜ＳＥＧ４がセンスアンプ１８から近いほど、パルス幅は大きく、かつ、遅延時間は小さくなるように設定している。
【００２１】
図５を参照して、パルス幅調整回路３０は、インバータ３６〜４４と、トランスファゲート４６〜４９と、ＡＮＤ回路５０とを含む。インバータ３６〜４４及びＡＮＤ回路５０は、全て同じ駆動能力を有するので、全て同じ駆動電流を出力できる。インバータ４３，４４は、配線負荷を最適化するためのダミーインバータであるので、省略可能である。インバータ４４の出力はオープンになっている。ただし、インバータ４４の出力は、入力ゲート容量との整合を取るためにＭＯＳキャパシタ等を介して接地されるのが好ましい。
【００２２】
セグメント信号Ｓ１がＨレベルになり、かつ、セグメント信号／Ｓ１がＬレベルになると、トランスファゲート４６がオンになるので、アドレスデコーダトリガ信号ＡＤＴは１つのインバータ４２を経てＡＮＤ回路５０に与えられる。その結果、パルス幅はｔｗ１に設定される。この場合、１つのインバータ４２及びＮＡＮＤ回路５０はワンショットパルス発生回路を構成する。
【００２３】
セグメント信号Ｓ２がＨレベルになり、かつ、セグメント信号／Ｓ２がＬレベルになると、トランスファゲート４７がオンになるので、アドレスデコーダトリガ信号ＡＤＴは３つのインバータ３６，３７，４２を経てＡＮＤ回路５０に与えられる。その結果、パルス幅はｔｗ２に設定される。この場合、３つのインバータ３６，３７，４２及びＮＡＮＤ回路５０はワンショットパルス発生回路を構成する。
【００２４】
セグメント信号Ｓ３がＨレベルになり、かつ、セグメント信号／Ｓ３がＬレベルになると、トランスファゲート４８がオンになるので、アドレスデコーダトリガ信号ＡＤＴは５つのインバータ３６〜３９，４２を経てＡＮＤ回路５０に与えられる。その結果、パルス幅はｔｗ３に設定される。この場合、５つのインバータ３６〜３９，４２及びＮＡＮＤ回路５０はワンショットパルス発生回路を構成する。
【００２５】
セグメント信号Ｓ４がＨレベルになり、かつ、セグメント信号／Ｓ４がＬレベルになると、トランスファゲート４９がオンになり、アドレスデコーダトリガ信号ＡＤＴは７つのインバータ３６〜４２を経てＡＮＤ回路５０に与えられる。その結果、パルス幅はｔｗ４に設定される。この場合、７つのインバータ３６〜４２及びＮＡＮＤ回路５０はワンショットパルス発生回路を構成する。
【００２６】
パルス幅調整回路３０は、このようにしてパルス幅についてｔｗ１＜ｔｗ２＜ｔｗ３＜ｔｗ４を実現することができる。要するに、パルス幅調整回路３０は、アドレスデコーダ１４により選択されるワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプイネーブル信号ＳＡＥのパルス幅を狭くする。
【００２７】
本実施の形態では、トランスファゲート４６〜４９がワンショットパルス発生回路を構成するインバータの数を変更している。ただし、パルス幅調整回路３０は図５に示された回路に限定されない。たとえば、直列に接続された奇数個のインバータと２個ごとにトランスファゲートを１つずつ並列に接続してもよい。この場合、トランスファゲートがオンになると、そのトランスファゲートと並列に接続された２つのインバータが無効化される。
【００２８】
図６を参照して、遅延時間調整回路３２は、デコーダ５２と、粗調整回路５４と、微調整回路５６とを含む。デコーダ５２は、ＮＯＲ回路５８〜６０と、インバータ６２〜６４とを含む。デコーダ５２は、セグメント信号Ｓ１〜Ｓ４を信号Ｐ１，／Ｐ１，Ｐ２，／Ｐ２，Ｐ３，／Ｐ３にデコードする。次の表３は、デコーダ５２の真理値表である。
【表３】
2010250892.tif 000005
【００２９】
粗調整回路５４は、インバータ６６〜６９と、トランスファゲート７０，７１とを含む。粗調整回路５４は、パルス幅調整回路３０から出力されるセンスアンプイネーブル信号ＳＡＥ１の遅延時間を粗く調整する。インバータ６６〜６９の駆動能力は、図５に示したインバータ３６〜４４の駆動能力のたとえば２倍である。インバータ６８，６９は、配線負荷を最適化するためのダミーインバータであるので、省略可能である。
【００３０】
微調整回路５６は、インバータ７４〜７６と、トランスファゲート７８とを含む。微調整回路５６は、粗調整回路５４から出力されるセンスアンプイネーブル信号ＳＡＥ１１の遅延時間を微調整する。インバータ７４の駆動能力は、図５に示したインバータ３６〜４４の駆動能力のたとえば２倍である。インバータ７５の駆動能力は、図５に示したインバータ３６〜４４の駆動能力のたとえば８倍である。インバータ７６の駆動能力は、図５に示したインバータ３６〜４４の駆動能力のたとえば１．７５倍である。
【００３１】
セグメント信号Ｓ１がＨレベルになると、表３より信号Ｐ１がＨレベルになるので、トランスファゲート７１がオンになる。したがって、粗調整回路５４は、パルス幅調整回路３０から出力されるセンスアンプイネーブル信号ＳＡＥ１を２つのインバータ６６，６７で遅延させる。さらに、微調整回路５６は、粗調整回路５４から出力されるセンスアンプイネーブル信号ＳＡＥ１１を２つのインバータ７６，７５で遅延させる。その結果、遅延時間はｔｄ１に設定される。この場合、１つのインバータ７６のみがインバータ７５の入力を駆動する。
【００３２】
セグメント信号Ｓ２がＨレベルになると、表３より信号Ｐ１及びＰ３がＨレベルになるので、トランスファゲート７１及び７８がオンになる。したがって、粗調整回路５４は、パルス幅調整回路３０から出力されるセンスアンプイネーブル信号ＳＡＥ１を２つのインバータ６６，６７で遅延させる。さらに、微調整回路５６は、粗調整回路５４から出力されるセンスアンプイネーブル信号ＳＡＥ１１を３つのインバータ７４〜７６で遅延させる。その結果、遅延時間はｔｄ２に設定される。この場合、２つのインバータ７４，７６がインバータ７５の入力を駆動する。上述したセグメント信号Ｓ１がＨレベルになる場合と比較すると、インバータ７５のスイッチング速度が速くなるので、遅延時間が短くなる。
【００３３】
セグメント信号Ｓ３がＨレベルになると、表３より信号Ｐ２がＨレベルになるので、トランスファゲート７０がオンになる。したがって、粗調整回路５４は、パルス幅調整回路３０から出力されるセンスアンプイネーブル信号ＳＡＥ１を遅延させることなく出力する。さらに、微調整回路５６は、粗調整回路５４から出力されるセンスアンプイネーブル信号ＳＡＥ１１を２つのインバータ７６，７５で遅延させる。その結果、遅延時間はｔｄ３に設定される。この場合、１つのインバータ７６のみがインバータ７５の入力を駆動する。
【００３４】
セグメント信号Ｓ４がＨレベルになると、表３より信号Ｐ２及びＰ３がＨレベルになるので、トランスファゲート７０及び７８がオンになる。したがって、粗調整回路５４は、パルス幅調整回路３０から出力されるセンスアンプイネーブル信号ＳＡＥ１を遅延させることなく出力する。さらに、微調整回路５６は、粗調整回路５４から出力されるセンスアンプイネーブル信号ＳＡＥ１１を３つのインバータ７４〜７６で遅延させる。その結果、遅延時間はｔｄ４に設定される。この場合、２つのインバータ７４，７６がインバータ７５の入力を駆動する。上述したセグメント信号Ｓ３がＨレベルになる場合と比較すると、インバータ７５のスイッチング速度が速くなるので、遅延時間が短くなる。
【００３５】
遅延時間調整回路３２は、このようにして遅延時間についてｔｄ１＞ｔｄ２＞ｔｄ３＞ｔｄ４を実現することができる。要するに、遅延時間調整回路３２は、アドレスデコーダ１４により選択されるワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプイネーブル信号ＳＡＥの遅延時間を長くする。よって、センスアンプ制御回路２２は、アクセスされるアドレス（ワード線ＷＬを選択するために用いられるアドレス）の情報を用いて遅延時間をアクセスごとに動的に切り替えることができる。
【００３６】
本実施の形態では、インバータ６６〜６９，７４〜７６は、センスアンプイネーブル信号を遅延させる遅延素子である。トランスファゲート７０，７１は、センスアンプイネーブル信号を遅延させるインバータ（遅延素子）の数を変更している。ただし、遅延時間の最小単位がそれほど小さくなくてもよい場合等においては、遅延時間調整回路３２は図６に示された回路に限定されない。たとえば、複数のインバータを直列に接続し、それらのインバータと２個ごとにトランスファゲートを１つずつ並列に接続してもよい。この場合、トランスファゲートがオンになると、そのトランスファゲートと並列に接続された２つのインバータが無効化される。また、インバータの代わりに、抵抗及びキャパシタからなるＲＣ時定数回路などを遅延素子として用いてもよい。
【００３７】
図７を参照して、ドライババッファ３４は、インバータ８０〜８３を含む。インバータ８０〜８３の駆動能力をそれぞれａ，ｂ，ｃ，ｄとすると、ａ＜ｂ＜ｃ＜ｄの関係になっている。本実施の形態では、配線負荷を最適化するために、インバータ８０〜８３の駆動能力が異なっている。ただし、これらの駆動能力は同じでもよい。
【００３８】
次に、上記ＳＲＡＭの動作を図８のタイミング図を参照して説明する。
【００３９】
読出要求信号ＲＲがＨレベルに活性化された後、メインクロック信号ＭＣＫがＨレベルに立ち上がると、ワード線ＷＬの電位が上昇する。図１に示したクロックバッファ２０により生成されたアドレスデコーダトリガ信号ＡＤＴに応答してアドレスデコーダ１４が活性化されるからである。
【００４０】
ワード線ＷＬが駆動された後、ビット線プリチャージ信号／ＰＣがＨレベルに不活性化されると、ビット線ＢＬに対するプリチャージが終了するので、メモリセルＭＣのデータに応じてビット線ＢＬの電位がわずかに下降する。
【００４１】
ビット線ＢＬに対するプリチャージが終了した後、センスアンプイネーブル信号ＳＡＥがＨレベルに活性化される。アドレスデコーダトリガ信号ＡＤＴに応答してセンスアンプ制御回路２２が活性化されるからである。
【００４２】
センスアンプイネーブル信号ＳＡＥが活性化されると、センスアンプ１８が活性化されるので、ビット線ＢＬの電位が所定の基準電位よりも低い場合、ビット線ＢＬの電位は接地電位ＧＮＤまで下降する。他方、ビット線ＢＬの電位が所定の基準電位よりも高い場合、ビット線ＢＬの電位は電源電位ＶＣＣまで上昇する。本実施の形態では、ビット線ＢＬは電源電位ＶＣＣにプリチャージされている。ただし、ビット線ＢＬのプリチャージ電位はこれに限定されることなく、所定の基準電位等を調整すれば、これ以外の電位、たとえば電源電位の半分の電位ＶＣＣ／２や接地電位ＧＮＤでもよい。
【００４３】
センスアンプイネーブル信号ＳＡＥの活性化時期は、アクセスされるセグメントＳＥＧ１〜ＳＥＧ４ごとに異なる。より具体的には、センスアンプ１８から最も近いセグメントＳＥＧ４がアクセスされるとき、センスアンプイネーブル信号ＳＡＥは最も早く活性化される。センスアンプ１８から２番目に近いセグメントＳＥＧ３がアクセスされるとき、センスアンプイネーブル信号ＳＡＥは２番目に早く（３番目に遅く）活性化される。センスアンプ１８から３番目に近いセグメントＳＥＧ２がアクセスされるとき、センスアンプイネーブル信号ＳＡＥは３番目に早く（２番目に遅く）活性化される。センスアンプ１８から最も遠いセグメントＳＥＧ１がアクセスされるとき、センスアンプイネーブル信号ＳＡＥは最も遅く活性化される。要するに、アドレスデコーダ１４により駆動されるワード線ＷＬがセンスアンプ１８から遠いほど、センスアンプイネーブル信号ＳＡＥは遅れて活性化される。
【００４４】
再び図１を参照して、センスアンプ１８から遠いワード線ＷＬｆａｒが駆動された場合、ワード線ＷＬｆａｒからセンスアンプ１８までのビット線ＢＬの実効距離が長いので、ビット線ＢＬに生じた電位がセンスアンプ１８に伝達されるまでの時間が長い。一方、センスアンプ１８から近いワード線ＷＬｎｅａｒが駆動された場合、ワード線ＷＬｎｅａｒからセンスアンプ１８までのビット線ＢＬの実効距離が短いので、ビット線ＢＬに生じた電位がセンスアンプ１８に伝達されるまでの時間が短い。しかし、アドレスデコーダ１４により駆動されるワード線ＷＬがセンスアンプ１８から遠いほど、センスアンプイネーブル信号ＳＡＥは遅れて活性化されるため、センスアンプ１８から遠いワード線ＷＬｆａｒが駆動された場合と、センスアンプ１８から近いワード線ＷＬｎｅａｒが駆動された場合とで、電位が生じてからセンスアンプ１８がその電位を増幅するまでの時間の差はほとんどない。その結果、ソフトエラーが起こりにくい。
【００４５】
本実施の形態では、ビット線ＢＬの信号伝達時間差ほどではないが、アドレスデコーダトリガ信号ＡＤＴの伝達時間の差も吸収する効果も持つ。クロックバッファ２０から出力されるアドレスデコーダトリガ信号ＡＤＴは、アドレスデコーダ１４の複数の入力へ分配されるが、これらの入力はビット線ＢＬ方向で広い範囲に分散しているためである。ワード線ＷＬの活性化には、物理的にその近くに入力されたアドレスデコーダトリガ信号ＡＴＤが用いられるため、アドレスＡＤの値によってワード線ＷＬの活性化時間に差が生ずる。より具体的には、アドレスＡＤをアドレスデコーダ１４でデコードしてワード線ＷＬを活性化するタイミングも、クロックバッファ２０（あるいはセンスアンプ１８）に近い側は早く、遠い側は遅くなるためである。
【００４６】
アドレスデコーダ１４により駆動されるワード線ＷＬがセンスアンプ１８から遠いほど、センスアンプイネーブル信号ＳＡＥは遅れて活性化されるため、センスアンプイネーブル信号ＳＡＥのサイクルがメインクロック信号ＭＣＫのサイクルよりも長くなる可能性がある。しかし、図４及び図５に示したように、パルス幅調整回路３０は、アドレスデコーダ１４により選択されるワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプイネーブル信号ＳＡＥのパルス幅を狭くしているため、その可能性は低い。
【００４７】
センスアンプイネーブル信号ＳＡＥのサイクルがメインクロック信号ＭＣＫのサイクルよりも長くなる可能性がなければ、パルス幅調整回路３０は設けられなくてもよい。すなわち、パルス幅調整回路３０はオプションである。
【００４８】
本実施の形態では、図６に示したように、センスアンプ制御回路２２は、センスアンプ１８を常に同じ時期に活性化しているのではなく、アドレス信号ＡＤに応答してセンスアンプ１８の活性化時期を動的に制御している。すなわち、センスアンプ１８の活性化時期はアドレス信号ＡＤによって常に変更されている。
【００４９】
本実施の形態では、メモリセルアレイ１２Ａ，１２Ｂは４つのセグメントＳＥＧ１〜ＳＥＧ４に分割されている。しかし、分割数は特に限定されない。たとえば分割数をワード線ＷＬの本数と同じにしてもよい。この場合、センスアンプイネーブル信号ＳＡＥの活性化時期は、駆動されるワード線ＷＬごとに異なる。
【００５０】
本実施の形態によれば、アクセスされるアドレスを用いて、アクセスされるメモリセルＭＣからセンスアンプＳＡまでの距離に応じて、センスアンプＳＡを活性化するタイミング及び活性化期間を制御しているため、検知されたデータ信号がメモリセルＭＣからセンスアンプＳＡに至るまでの全ての経路（パス）を通過したとき、そのデータ信号の遅延及び波形の劣化を低減することができる。これにより、ソフトエラーレート（ＳＥＲ）が改善される。
【００５１】
すなわち、本実施の形態によれば、読出要求信号ＲＲ及びメインクロック信号ＭＣＫの受信後、センスアンプイネーブル信号ＳＡＥの遅延時間及びパルス幅を動的に調整することにより、センスアンプＳＡの活性化タイミングを制御することができる。このため、高速アクセスが実現される。本実施の形態は、好ましくは、メモリセルアレイのアクセス時間が１ナノ秒（ｎｓ）未満、たとえば０．１ナノ秒のＳＲＡＭに適用され得る。
【００５２】
［第２の実施の形態］
センスアンプ制御回路２２は図４に示したものに限定されない。図４に示したセンスアンプ制御回路２２はアドレスデコーダトリガ信号ＡＤＴに基づいてセンスアンプイネーブル信号ＳＡＥを生成している。しかし、図９に示した本発明の第２の実施の形態によるＳＲＡＭ８６においては、センスアンプ制御回路８８は、メインクロック信号ＭＣＫ及び読出要求信号ＲＲに基づいてアドレスデコーダトリガ信号ＡＤＴに相当する信号を内部で生成し、その信号に基づいてセンスアンプイネーブル信号ＳＡＥを生成している。
【００５３】
より具体的には、メインクロック信号ＭＣＫがクロックバッファ２０だけでなくセンスアンプ制御回路８８にも与えられる。同様に、読出要求信号ＲＲがクロックバッファ２０だけでなくセンスアンプ制御回路８８にも与えられる。
【００５４】
図１０を参照して、センスアンプ制御回路８８は、図４に示した構成に加えて、アクセスサイクルシーケンサ８９を備える。アクセスサイクルシーケンサ８９は、メインクロック信号ＭＣＫに同期したセンスアンプイネーブル信号ＳＡＥ０を生成する。
【００５５】
図８に示した第１の実施の形態では、メインクロック信号ＭＣＫの１サイクル内で、ワード線ＷＬが駆動され、かつ、センスアンプイネーブル信号ＳＡＥが活性化されるのに対し、図１１に示した第２の実施の形態では、メインクロック信号ＭＣＫの１サイクル内で、ワード線ＷＬが駆動され、その次のメインクロック信号ＭＣＫの１サイクル内で、センスアンプイネーブル信号ＳＡＥが活性化される。このように、本発明は高速パイプライン方式のＳＲＡＭにも適用可能である。
【００５６】
［第３の実施の形態］
本発明は、図１２及び図１３に示した階層（分割）ビット線構造を有するＳＲＡＭ９０にも適用可能である。図１２を参照して、本発明の第３の実施の形態によるＳＲＡＭ９０は、複数のグローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬと、ローカルバッファＬＢとを備える。ローカルバッファＬＢは、ローカルビット線ＬＢＬごとに１つずつ設けられる。図１３は、図１２に示したメモリセルアレイ及びその周辺回路の構成を示す。各ローカルバッファＬＢは、対応するローカルビット線ＬＢＬに接続される。１つの列に配置された複数のローカルビット線ＬＢＬに対応して、１つのグローバルビット線ＧＢＬが設けられる。各グローバルビット線ＧＢＬは、対応する複数のローカルバッファＬＢに共通に接続される。各ローカルバッファＬＢは、対応するローカルビット線ＬＢＬのデータ信号を対応するグローバルビット線ＧＢＬに伝達する。センスアンプＳＡは、グローバルビット線ＧＢＬごとに１つずつ設けられる。各センスアンプＳＡは、対応するグローバルビット線ＧＢＬに生じた電位を増幅する。たとえば、行方向に並ぶ複数のローカルビット線ＬＢＬに対応して、上述したセグメントＳＥＧが割り当てられる。
【００５７】
ローカルバッファＬＢは、特に限定されないが、図１４に示したインバータベースのローカルバッファＬＢ又は図１５に示したＮＡＮＤベースのローカルバッファＬＢを採用することができる。
【００５８】
図１４に示したインバータベースのローカルバッファＬＢは、インバータ９２と、ｎチャネル電界効果トランジスタ９４と、ｐチャネル電界効果トランジスタ９６とを含む。ローカルビット線ＬＢＬの電位が接地電位ＧＮＤに近づくと、トランジスタ９４がオンになるので、グローバルビット線ＧＢＬの電位も接地電位ＧＮＤに近づく。ローカルビット線プリチャージ信号／ＬＰＣがＬレベルに活性化されると、トランジスタ９６がオンになるので、ローカルビット線ＬＢＬは電源電位ＶＣＣにプリチャージされる。
【００５９】
図１５に示したＮＡＮＤベースのローカルバッファＬＢは、ＮＡＮＤ回路９８と、ｎチャネル電界効果トランジスタ１００と、複数のｐチャネル電界効果トランジスタ１０２，１０３とを含む。ＮＡＮＤ回路９８は、ローカルビット線ＬＢＬｉ，ＬＢＬｊに対応する複数の入力を有する。複数のローカルビット線ＬＢＬｉ，ＬＢＬｊに対応して、複数のｐチャネル電界効果トランジスタ１０２，１０３が設けられる。ローカルビット線ＬＢＬｉの電位が接地電位ＧＮＤに近づくと、トランジスタ１００がオンになるので、グローバルビット線ＧＢＬの電位も接地電位ＧＮＤに近づく。ローカルビット線ＬＢＬｊの電位が接地電位ＧＮＤに近づいても、トランジスタ１００がオンになるので、グローバルビット線ＧＢＬの電位も接地電位ＧＮＤに近づく。ローカルビット線プリチャージ信号／ＬＰＣｉがＬレベルに活性化されると、トランジスタ１０２がオンになるので、ローカルビット線ＬＢＬｉは電源電位ＶＣＣにプリチャージされる。ローカルビット線プリチャージ信号／ＬＰＣｊがＬレベルに活性化されると、トランジスタ１０３がオンになるので、ローカルビット線ＬＢＬｊは電源電位ＶＣＣにプリチャージされる。
【００６０】
図１６に示したタイミング図より、第３の実施の形態の動作は、図８に示した第１の実施の形態の動作とほぼ同じである。すなわち、メインクロック信号ＭＣＫの１サイクル内で、ワード線ＷＬが駆動され、かつ、センスアンプイネーブル信号ＳＡＥが活性化される。ただし、図１６に示した第３の実施の形態においては、ローカルビット線プリチャージ信号／ＬＰＣに応答してローカルビット線ＬＢＬがプリチャージされる。グローバルビット線プリチャージ信号／ＧＰＣに応答してグローバルビット線ＧＢＬがプリチャージされる。
【００６１】
［第４の実施の形態］
図１７に示した第４の実施の形態は、図９に示した第２の実施の形態と、図１２に示した第３の実施の形態との組み合わせである。より具体的には、第４の実施の形態によるＳＲＡＭ１０６は、第２の実施の形態と同じセンスアンプ制御回路８８を備え、第３の実施の形態と同じ階層ビット線構造を有する。
【００６２】
図１８に示したタイミング図より、第４の実施の形態の動作は、図１１に示した第２の実施の形態の動作とほぼ同じである。すなわち、メインクロック信号ＭＣＫの１サイクル内でワード線ＷＬが駆動され、その次のメインクロック信号ＭＣＫの１サイクル内でセンスアンプイネーブル信号ＳＡＥが活性化される。ただし、図１８に示した第４の実施の形態においては、ローカルビット線プリチャージ信号／ＬＰＣに応答してローカルビット線ＬＢＬがプリチャージされる。グローバルビット線プリチャージ信号／ＧＰＣに応答してグローバルビット線ＧＢＬがプリチャージされる。
【００６３】
上記実施の形態は単一のビット線ＢＬを有している。しかし、本発明は、単一のビット線ＢＬの代わりに、２本のビット線からなる差動型のビット線対を用いてもよい。同様に、本発明は、グローバルビット線ＧＢＬの代わりにグローバルビット線対を用い、ローカルビット線ＬＢＬの代わりにローカルビット線対を用いてもよい。この場合、センスアンプはビット線対又はグローバルビット線対の間の電位差を増幅することになる。
【００６４】
上記実施の形態はセンスアンプ１８で増幅された複数のデータを出力ラッチ及びドライバ２４で同時に出力している。しかし、本発明は、センスアンプ１８で増幅された複数のデータの中から、列アドレス信号に応答して１又は２以上のデータを選択して出力する列デコーダを備えていてもよい。この場合、上記実施の形態におけるアドレスデコーダ１４は行デコーダとして機能する。
【００６５】
本発明は、上記実施の形態のようなＳＲＡＭだけでなく、レジスタファイル、ＤＲＡＭ等のあらゆる半導体記憶装置にも適用可能である。
【００６６】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【符号の説明】
【００６７】
１０，８６，９０，１０６  ＳＲＡＭ
１４  アドレスデコーダ
１８，ＳＡ  センスアンプ
２２，８８  センスアンプ制御回路
３０  パルス幅調整回路
３２  遅延時間調整回路
３６〜４４，６２〜６４，６６〜６９，７４〜７６，８０〜８３，９２  インバータ
４６〜４９，７０，７１，７８  トランスファゲート
５０  ＡＮＤ回路
ＷＬ  ワード線
ＢＬ  ビット線
ＬＢＬ  ローカルビット線
ＧＢＬ  グローバルビット線
ＳＡＥ，ＳＡＥ０〜ＳＡＥ２  センスアンプイネーブル信号
ｔｄ１〜ｔｄ４  遅延時間
ｔｗ１〜ｔｗ４  パルス幅
【図１】
2010250892.tif 000006
【図２】
2010250892.tif 000007
【図３】
2010250892.tif 000008
【図４】
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【図５】
2010250892.tif 000010
【図６】
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【図７】
2010250892.tif 000012
【図８】
2010250892.tif 000013
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2010250892.tif 000019
【図１５】
2010250892.tif 000020
【図１６】
2010250892.tif 000021
【図１７】
2010250892.tif 000022
【図１８】
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