(57)【要約】 【課題】サンプルホールド回路を必要としない新規なパイプライン型のＡ／Ｄ変換器およびその制御方法の提供。【解決手段】パイプライン型Ａ／Ｄ変換器であって、初段のステージは、アナログ入力信号をサンプリングする回路と、このサンプリングの動作タイミングを決定するタイミング切替スイッチと、サンプリングされたアナログ入力信号の値を反転する回路と、反転した値をデジタル信号に変換して出力する回路と、サンプリングされたアナログ入力信号の値を、前記デジタル信号の値に応じて調整する回路と、調整後の信号を後段の他のステージに出力する転送スイッチとを備える。これによって、従来のＡ／Ｄ変換器のようなサンプルホールド回路を省略できるため、コンパクト化と省電力化、低ノイズ化を達成できる。【選択図】 図１
2010226356.tif 000002
【特許請求の範囲】
【請求項１】
ステージを複数多段に備え、
前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、
前記反転した値を前記デジタル信号に変換して出力するＡ／Ｄ変換回路と、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、
を備えることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、
前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
【請求項４】
前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
【請求項５】
Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、
前記複数のステージのうち少なくとも初段のステージの処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、
前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号を反転すると共に反転した値をデジタル出力信号に変換するコンパレートフェイズと、
前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号の値を前記デジタル出力信号の値に応じて調整すると共に、調整後のアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするＡ／Ｄ変換器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル機器の入力回路などに適用されるＡ／Ｄ変換器に係り、特に高速で動作するパイプライン型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）およびその制御方法に関する。
【背景技術】
【０００２】
従来のパイプライン型Ａ／Ｄコンバータは、例えば以下の特許文献１に示すようなものが提案されている。
図１１は、この特許文献１に記載された従来のパイプラインＡ／Ｄコンバータのブロック図である。
このパイプライン型Ａ／Ｄコンバータは、アナログ入力信号ＡｉｎをＮビットのデジタル出力Ｄｏｕｔに変換するため、アナログ入力信号Ａｉｎをサンプルホールドする入力サンプルホールド回路Ｓ／Ｈと、各ビットを決定するための縦列接続されたｋ個のステージＳ１、Ｓ２、…Ｓｋと、各ステージＳ１、Ｓ２、…Ｓｋにおいて決定されたｎ桁のデジタル値ｄｊ（ｊは１、２、…ｋ）を格納するメモリ１０２と、このメモリ１０２に格納されたデジタル値ｄｊ（ｊは１、２、…ｋ）に基づいてアナログ入力信号ＡｉｎのＡ／Ｄ変換値Ｄｏｕｔを演算する演算回路１０１とを有している。
【０００３】
このサンプルホールド回路Ｓ／ＨとステージＳ１の回路１１０３は、図１２に示すようにアナログ連続入力信号Ａｉｎに基づいてアナログ出力Ｖｏｕｔを出力する回路である。
そして、この回路１１０３は、Ａｉｎに基づいてその値をステージＳ１へ転送するためのサンプルキャップＣａｐ１０６ｃと、サンプルホールド回路Ｓ／Ｈの出力であって離散化されたＡｉｎに基づいたその値を後段へ転送するためのサンプルキャップＣＡＰ１０６ａ、Ｃａｐ１０６ｂと、離散化されたＡｉｎに基づいたその値をＡ／Ｄ変換するＡ／Ｄ変換回路１０４とを有している。さらに、この回路１１０３は、サンプルキャップＣａｐ１０６ｂの出力をそれぞれ所定の多値出力に振り分ける多値出力回路１０５と、Ａｉｎに基づいてその値をステージＳ１へ転送するための増幅器１０８と、サンプルホールド回路Ｓ／Ｈの出力であって離散化されたＡｉｎに基づいたその値をＡ／Ｄ変換回路１０４のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器１０８とを有している。
【０００４】
パイプライン型Ａ／Ｄコンバータでは、増幅器１０７のゲインＧを、入力されたＡ／Ｄ変換回路１０４のデジタル出力信号ｄｊの桁数がｎのとき、２の（ｎ−１）乗としなければならない。
なお、図１２中の符号ＳＷ３０５ａ、ＳＷ３０５ｂ、ＳＷ３０５ｃ、ＳＷ３０５ｄ、ＳＷ３０５ｅ、ＳＷ３０５ｆ、ＳＷ３０５ｇ、ＳＷ３０５ｈ、ＳＷ１２０５ｋ、ＳＷ１２０５ｌ、ＳＷ１２０５ｍ、ＳＷ１２０５ｎは、それぞれアナログスイッチであり、制御回路１２０１によって開閉動作を行う。
【０００５】
図１２において、符号φ１とφ２は、共に信号値Ｈｉｇｈ（Ｈ）とならない区間を持つ、ノンオーバーラップクロックであり、クロックがＨのときに前記各アナログスイッチＳＷ３０５ａ〜ＳＷ１２０５ｎがオン状態となり、クロックが信号値Ｌｏｗ（Ｌ）のときに前記各アナログスイッチＳＷ３０５ａ〜ＳＷ１２０５ｎがオフ状態となる。
そして、クロックφ２がＨであるとき、サンプルホールド回路Ｓ／Ｈはサンプル動作を行い、ステージＳ１はホールド動作を行う。
【０００６】
すなわち、クロックφ２がＨであるときは、スイッチＳＷ１２０５ｍがオンされてアナログ連続入力信号Ａｉｎがサンプルキャップｃａｐ１０６ｃに導かれる。さらに、スイッチＳＷ１２０５ｎがオンするので、サンプルキャップｃａｐ１０６ｃに電荷がチャージされてサンプル動作が行われる。また、クロックφ２がＨであるとき、スイッチＳＷ３０５ｂ、３０５ｅのオンにより一周期前にサミングノード３１２に保存された電荷に対し、サンプルキャップｃａｐ１０６ａ、１０６ｂで公知の方法により演算が行われ、次のステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
【０００７】
一方、クロックφ１がＨであるときは、サンプルホールド回路Ｓ／Ｈはホールド動作を行い、ステージＳ１はサンプル動作を行う。
すなわち、クロックφ１がＨであるときは、スイッチＳＷ１２０５ｌのオンにより、前記クロックφ２においてサンプルキャップｃａｐ１０６ｃにサンプルされた電荷がステージＳ１に転送される。また、クロックφ１がＨであるとき、スイッチＳＷ３０５ｃがオンされて、前記クロックφ２においてサンプルキャップｃａｐ１０６ｃにサンプルされた電荷がサンプルキャップｃａｐ１０６ａに導かれる。また、スイッチＳＷ３０５ｄがオンされて、前記クロックφ２においてサンプルキャップｃａｐ１０６ｃにサンプルされた電荷がサンプルキャップＣａｐ１０６ｂに導かれる。さらに、スイッチＳＷ３０５ａがオンするので、サンプルキャップｃａｐ１０６ａ、１０６ｂに電荷がチャージされてサンプル動作が行われる。さらに、スイッチＳＷ３０５ｋがオンされて、前記クロックφ２においてサンプルキャップｃａｐ１０６ｃにサンプルされた電荷がＡ／Ｄ変換回路１０４に導かれる。
【０００８】
図１２は、１．５ｂｉｔのＡ／Ｄ変換回路１０４を含むステージＳ１の構成について説明したが、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換回路（ｍは自然数）の場合は、コンパレータが（２の（ｍ＋１）乗−２）個必要であり、その基準電圧は（±１、±３、±５、…、±（２の（ｍ＋１）乗−３））／（２の（ｍ＋１）乗）としなければならない。
また、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換回路（ｍは自然数）の場合は、スイッチＳＷ３０５ｄ〜３０５ｈと、サンプルキャップｃａｐ１０６ｂと、多値出力回路１０５を含む回路構成３１０を、（２のｍ乗−１）個、図中に示すノード３１１とサミングノード３１２の間に並列に接続しなければならない。
【０００９】
なお、ステージＳ２、ステージＳ３、…ステージＳｋの回路構成は全てステージＳ１と同じであり、各アナログスイッチＳＷ３０５ａ〜ＳＷ１２０５ｎを動作させるクロックφ１、φ２はステージ１、ステージ３、…の奇数番目のステージは同じであり、ステージ２、ステージ４、…の偶数番目のステージはステージＳ１のクロックφ１をクロックφ２に、クロックφ２をクロックφ１にしたものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１３２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このように従来のパイプライン型Ａ／Ｄコンバータは、サンプルホールド回路Ｓ／Ｈの出力であってサンプルキャップＣａｐ１０６ｃで離散化されたアナログ連続入力信号Ａｉｎに基づいたその値をステージＳ１のサンプルキャップｃａｐ１０６ａ、１０６ｂと、Ａ／Ｄ変換回路１０４との２経路に転送している。特にアナログ連続入力信号Ａｉｎが高周波帯域成分を含む場合、サンプルホールド回路Ｓ／Ｈでアナログ連続入力信号Ａｉｎを離散化する必要がある。
【００１２】
そのため、従来のパイプライン型Ａ／Ｄコンバータでは、このサンプルホールド回路Ｓ／Ｈが必要となっているが、このようなサンプルホールド回路Ｓ／Ｈを備えることによってコンバータ全体の消費電力やレイアウトエリアの増大、およびノイズの増大を招くという不都合がある。
そこで本発明はこれらの課題を解決するために案出されたものであり、その目的はサンプルホールド回路を必要としない新規なパイプライン型のＡ／Ｄ変換器およびその制御方法を提供するものである。
【課題を解決するための手段】
【００１３】
前記課題を解決するために第１の発明は、
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、前記反転した値を前記デジタル信号に変換して出力するＡ／Ｄ変換回路と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えることを特徴とするＡ／Ｄ変換器である。
【００１４】
第２の発明は、
第１の発明において、前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とするＡ／Ｄ変換器である。
第３の発明は、
第１または第２の発明において、前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とするＡ／Ｄ変換器である。
また、第４の発明は、
第１乃至第３の発明において、前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とするＡ／Ｄ変換器である。
【００１５】
第５の発明は、 
Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、前記複数のステージのうち少なくとも初段のステージの処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号を反転すると共に反転した値をデジタル出力信号に変換するコンパレートフェイズと、前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号の値を前記デジタル出力信号の値に応じて調整すると共に、調整後のアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするＡ／Ｄ変換器の制御方法である。
【発明の効果】
【００１６】
本発明は、従来サンプルホールド回路Ｓ／Ｈによって行っていたアナログ連続入力信号Ａｉｎのサンプリングなどの離散化を最初（初段）のステージで行うようにしたことから、従来のＡ／Ｄ変換器のようなサンプルホールド回路を用いる必要がなくなる。
この結果、消費電力やレイアウトエリアの増大、およびノイズの増大を回避できるため、コンパクト化と省電力化および低ノイズ化を達成することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るＡ／Ｄ変換器１００の実施の一形態を示すブロック図である。
【図２】デジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。
【図３】初段ステージＦＳ１の構成およびそのサンプルフェイズ（Ｔ１：Ｓａｍｐｌｅ  ｐｈａｓｅ）を示すブロック図である。
【図４】Ａ／Ｄ変換回路１０４を示す構成図である。
【図５】クロックφ１、φ２、φＳ、φＣの出力タイミングを説明するためのタイミングチャート図である。
【図６】初段ステージＦＳ１の構成およびそのコンパレートフェイズ（Ｔ２：Ｃｏｍｐａｒｅ  ｐｈａｓｅ）を示すブロック図である。
【図７】初段ステージＦＳ１の構成およびそのホールドフェイズ（Ｔ３：Ｈｏｌｄ  ｐｈａｓｅ）を示すブロック図である。
【図８】他の実施の形態に係る初段ステージＦＳ１の構成およびそのサンプルフェイズ（Ｔ１：Ｓａｍｐｌｅ  ｐｈａｓｅ）を示すブロック図である。
【図９】他の実施の形態に係る初段ステージＦＳ１の構成およびそのコンパレートフェイズ（Ｔ２：Ｃｏｍｐａｒｅ  ｐｈａｓｅ）を示すブロック図である。
【図１０】他の実施の形態に係る初段ステージＦＳ１の構成およびそのホールドフェイズ（Ｔ３：Ｈｏｌｄ  ｐｈａｓｅ）を示すブロック図である。
【図１１】従来のパイプライン型Ａ／Ｄコンバータの一例を示すブロック図である。
【図１２】従来のパイプライン型Ａ／Ｄコンバータのサンプルホールド回路Ｓ／Ｈと初段のステージＳ１との関係を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の一形態を添付図面を参照しながら説明する。
（第１の実施形態）
（全体構成）
図１は、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第１の実施の形態を示したブロック図である。
図示するようにこのＡ／Ｄ変換器１００は、アナログ連続入力信号ＡｉｎをＮビットのデジタル出力信号Ｄｏｕｔに変換して出力するものである。
このＡ／Ｄ変換器１００は、各ビットを決定するために縦列接続されたｋ個のステージＦＳ１、Ｓ２、…Ｓｋと、これら各ステージＦＳ１〜Ｓｋにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ１０２と、このメモリ１０２に格納されたデジタル出力信号ｄｊに基づいてアナログ連続入力信号ＡｉｎのＡ／Ｄ変換値をデジタル出力信号Ｄｏｕｔを演算する演算回路１０１とから主に構成されている。
【００１９】
このステージＦＳ１〜Ｓｋは互いに直列（シリアル）に多段に接続されており、各々入力されるアナログ入力信号Ｖｉｎに基づいてｎ桁のデジタル出力信号ｄｊをメモリ１０２に送出する。また、これら各ステージＦＳ１〜Ｓｋでは、入力されたアナログ入力信号Ｖｉｎがデジタル出力信号ｄｊのＤ／Ａ変換結果に基づいて変換され、アナログ出力信号Ｖｏｕｔとして後段のステージに順次出力される。
メモリ１０２は、ｋ個のステージＦＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ１０２には、少なくともｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路１０１は、メモリ１０２に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。
【００２０】
デジタル出力信号Ｄｏｕｔを算出するための演算は、次のように行われる。
すなわち、演算回路１０１は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＦＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄｏｕｔとして出力される。
【００２１】
図２は、このようなデジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。図２の例では、４個のステージがあり、各ステージが３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図１に示したメモリ１０２に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
図２の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄｏｕｔとして、「０１００１１０１１」の値が得られる。
【００２２】
（ステージＦＳ１の回路構成）
次に、図３は、前述したｋ個のステージＦＳ１〜Ｓｋのうち、少なくとも初段に位置するステージＦＳ１の回路構成を示したものであり、本発明のパイプライン型のＡ／Ｄ変換器１００における新規で特徴をなす部分である。なお、このステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図３によるステージＦＳ１の説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。したがって、この初段のステージＦＳ１〜Ｓｋの後段に位置するステージＳ２〜Ｓｋの入力は、図３においてアナログ連続入力信号Ａｉｎを、前段で離散化されたアナログ離散入力信号Ｖｉｎに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
【００２３】
図示するようにこのステージＦＳ１は、アナログ連続入力信号Ａｉｎを入力してデジタル出力信号ｄ１を出力すると共に、後段のステージＳ２にアナログ離散出力信号Ｖｏｕｔ１を出力するものである。
このステージＦＳ１は、入力されたアナログ連続入力信号Ａｉｎをサンプリングするサンプルキャップ（サンプリングキャパシタ）Ｃａｐ３０６ａ、Ｃａｐ３０６ｂと、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１に変換するＡ／Ｄ変換回路３０２と、サンプルキャップ３０６ｂの出力を所定の多値出力に振り分ける多値出力回路３０４と、アナログ入力信号Ａｉｎに基づいた値をＡ／Ｄ変換回路３０２のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器３０３とから主に構成されている。なお、一般にパイプライン型Ａ／Ｄ変換器では、増幅器３０３のゲインＧを、入力されたＡ／Ｄ変換回路１０４のデジタル出力信号ｄｊの桁数がｎのとき、２の（ｎ−１）乗としなければならない。
【００２４】
また、さらにこのステージＦＳ１は、制御回路３０１が出力するクロックφ１にしたがって開閉するアナログスイッチＳＷ３０５ｃ、３０５ｄと、同じく制御回路３０１が出力するクロックφ２にしたがって開閉するアナログスイッチＳＷ３０５ｂ、３０５ｅと、同じく制御回路３０１が出力するクロックφＳにしたがって開閉するアナログスイッチＳＷ３０５ａ、３０５ｉと、同じく制御回路３０１が出力するクロックφＣにしたがって開閉するアナログスイッチＳＷ３０５ｊを有している。
【００２５】
また、多値出力回路３０４は、Ａ／Ｄ変換回路３０２から出力されるデジタル出力信号ｄ１をアナログ信号に変換するものであり、Ｄ／Ａサブコンバータとして機能するものであり、この多値出力回路１０５に含まれるアナログスイッチＳＷ３０５ｆ、３０５ｇ、３０５ｈの開閉は、Ａ／Ｄ変換回路３０２の出力結果にしたがって行われる。
Ａ／Ｄ変換回路３０２は、図４に示すように制御回路３０１が出力するサンプリングトリガφＣを入力し、サンプリングトリガφＣの立下がりに同期して−ＡｉｎＶと、予め設定されている基準電圧（１／４）Ｖｒ、（−１／４）Ｖｒとを比較し、結果をデジタル出力信号ｄ１として出力する。そして、前述したようにデジタル出力信号ｄ１は、多値出力回路１０５に入力されてアナログスイッチＳＷ３０５ｆ〜３０５ｈを制御する。
【００２６】
ここで、図４は、２個のコンパレータ４０１，４０２を用いた１．５ｂｉｔのＡ／Ｄ変換回路の構成を示したものであるが、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器（ｍは自然数）の場合は、コンパレータが２の（ｍ＋１）乗−２個必要であり、その基準電圧は、（±１、±３、±５、…、±（２の（ｍ＋１）乗−３））／（２の（ｍ＋１）乗）としなければならない。
また、図中に符号３０７を付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、本実施の形態では、さらに制御回路３０１を有しており、この制御回路３０１から前記各アナログスイッチＳＷを開閉制御するための４種類のクロックφ１、φ２、φＳ、φＣが出力される。
【００２７】
図５は、このクロックφ１、φ２、φＳ、φＣの出力タイミングを説明するためのタイミングチャートであり、縦軸に信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸に時間ｔを示している。そして、図５（ａ）はクロックφ１のタイミングチャート、図５（ｂ）はクロックφ２のタイミングチャート、図５（ｃ）はクロックφＳのタイミングチャート、図５（ｄ）はクロックφＣのタイミングチャートをそれぞれ示している。
本実施の形態では、クロックφＳがＨである期間がサンプルフェイズ（Ｓａｍｐｌｅ  ｐｈａｓｅ）となり、また、クロックφＣがＨである期間がコンパレートフェイズ（Ｃｏｍｐａｒｅ  ｐｈａｓｅ）となる。また、クロックφ２がＨである区間がホールドフェイズ（Ｈｏｌｄ  ｐｈａｓｅ）となる。
【００２８】
図中に示した各タイミングＴ１、Ｔ２、Ｔ３は、いずれも本実施の形態に係るステージＦＳ１の動作タイミングを示すものであって、Ｔ１はサンプリングフェイズに含まれる任意のタイミングである。また、Ｔ２はコンパレートフェイズに含まれる任意のタイミングである。また、Ｔ３はホールドフェイズに含まれる任意のタイミングである。
本実施の形態では、クロックφ１の立ち上がりと、クロックφＳの立ち上がりが同時であり、クロックφ１の立ち下がりと、クロックφＣの立ち下がりが同時となっている。また、クロックφＳとクロックφＣは、同時にＨにならないノンオーバーラップクロックとなっている。なお、クロックφ１とクロックφ２も従来技術と同様に同時にＨにならないノンオーバーラップクロックとなっている。
【００２９】
（動作）
次に、このような構成をしたステージＦＳ１の動作を説明する。
図３に示すように、アナログ連続入力信号Ａｉｎは、アナログスイッチＳＷ３０５ｉ、３０５ｃのオンによってサンプルキャップＣａｐ３０６ａに導かれ、アナログスイッチＳＷ３０５ｉ、３０５ｄのオンによってサンプルキャップＣａｐ３０６ｂに導かれる。サンプルキャップＣａｐ３０６ａ、３０６ｂは、アナログ連続入力信号Ａｉｎの電荷をチャージしてサンプリング（サンプル動作とも記す）を行う。サンプリングされた電荷はサミングノード１０７に保存される。
【００３０】
次に、保存された電荷に対し、コンパレートフェイズ（クロックφＣがＨ）においてアナログスイッチＳＷ３０５ｊのオンによって、アナログスイッチＳＷ３０５ａ、３０５ｉはオフしているので、サミングノード１０７の電圧は−ＡｉｎＶとなる。
コンパレートフェイズにおいて、Ａ／Ｄ変換器３０２によって、デジタル出力信号ｄ１に変換される。デジタル出力信号ｄ１は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０４を介し、スイッチ３０５ｆ〜３０５ｈに導かれる。
【００３１】
ここで、Ａ／Ｄ変換器３０２では公知の方法によって演算がされ、デジタル出力信号ｄ１の値が決定する。
多値出力回路３０４では、アナログスイッチＳＷ３０５ｆ〜３０５ｈが、デジタル出力信号ｄ１の値に応じてオンまたはオフする。アナログスイッチＳＷ３０５ｆ〜３０５ｈのオン、オフにより、多値出力回路３０４は、アナログ離散出力信号Ｖｏｕｔ１を、予め設定されている上限値と下限値との範囲内の値になるように調整する。
【００３２】
図３に示した例では、アナログスイッチＳＷ３０５ｆがオンして電圧値（ＶＣ＋Ｖｒ）Ｖ（ＶＣ：アナログコモングラウンド電圧）（Ｖｒ：Ａｉｎ、ＡｉｎＰ、ＡｉｎＮの最大入力レンジ、Ｖｒ＞０）を出力する端子と接続している。また、アナログスイッチＳＷ３０５ｇがオンした場合には電圧値（ＶＣ）Ｖを出力する端子と接続し、アナログスイッチＳＷ３０５ｈがオンした場合には電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続する。
【００３３】
次に、このような構成をしたステージＦＳ１の動作を、図５に示したＴ１〜Ｔ３のタイミング順に説明する。
〈Ｔ１：サンプルフェイズ〉
先ず、図３は、図５に示したＴ１のタイミング、すなわちサンプルフェイズにおけるステージＦＳ１の状態を示したものである。
このサンプルフェイズでは、図５に示すようにクロックφ１とφＳのみがＨとなっていることから、アナログスイッチＳＷ３０５ｉ、ＳＷ３０５ｃがオンされてアナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ａに導かれる。また、スイッチＳＷ３０５ｄもオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｂに導かれる。さらに、スイッチＳＷ３０５ａがオンするので、サンプルキャップＣａｐ３０６ａ、３０６ｂに電荷がチャージされてサンプル動作が行われる。
【００３４】
〈Ｔ２：コンパレートフェイズ〉
次に、図６は、図５中Ｔ２のタイミング、すなわちコンパレートフェイズにおけるステージＦＳ１の状態を示したものである。
このコンパレートフェイズでは、図５に示すようにクロックφ１とφＣのみがＨとなっていることから、アナログスイッチＳＷ３０５ａ、３０５ｉがオフされる。このため、サンプルキャップＣａｐ３０６ａ、３０６ｂにサンプリングされたアナログ連続入力信号Ａｉｎの電荷がサミングノード３０７に保存、確定される。また、アナログスイッチＳＷ３０５ｊがオンされるため、サミングノード３１２の電圧が反転して−ＡｉｎＶとなり、この−ＡｉｎＶに対してＡ／Ｄ変換回路１０４で公知の方法によって演算が行われ、デジタル出力信号ｄ１の値が決定する。そして、このデジタル出力信号ｄ１は、図１に示したメモリ１０２に出力されると共に、分岐されて多値出力回路３０４を介し、アナログスイッチＳＷ３０５ｆ〜３０５ｈに導かれる。
【００３５】
この多値出力回路１０５では、アナログスイッチＳＷ３０５ｆ〜３０５ｈが、デジタル出力信号ｄ１の値に応じてオンまたはオフする。そして、このアナログスイッチＳＷ３０５ｆ〜３０５ｈのオン、オフにより、多値出力回路１０５は、アナログ離散出力信号Ｖｏｕｔ１を予め設定されている上限値と下限値との範囲内の値になるように調整する。
図に示した例では、この多値出力回路３０４のアナログスイッチＳＷ３０５ｆがオンして電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続している。また、アナログスイッチＳＷ３０５ｇがオンした場合には電圧値（ＶＣ）Ｖを出力する端子と接続し、アナログスイッチＳＷ３０５ｈがオンした場合には電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続する。
【００３６】
〈Ｔ３：ホールドフェイズ〉
次に、図７は、図５中Ｔ３のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を示したものである。
このホールドフェイズでは、サミングノード３０７に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂで公知の方法により演算が行われ、後段のステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔ１が目標値として後段のステージＳ２に出力される。
そして、以後、図５に示すようなタイミングで出力されるクロックφ１、φ２、φＳ、φＣにしたってサンプルフェイズと、コンパレートフェイズと、ホールドフェイズとを順に切り替えて処理を繰り返す。
【００３７】
以上は、ステージＦＳ１の動作の時系列に沿った説明である。なお、図５に示したＴ４はクロックφ２の立ち上がり時刻であり、Ｔ４以降のホールドフェイズは、図１に示した後段のステージＳ２においてサンプルフェイズとなる。ステージＳ２、Ｓ４、…の偶数番目のステージは図３と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートはφ１の立ち上がり時刻がＴ５となり、φ２、φＨ、φＳ、φＣのφ１に対する相対関係は全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。また、ステージＳ３、Ｓ５、…の奇数番目のステージは図３と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートは全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
【００３８】
（効果）
このように本発明のパイプライン型のＡ／Ｄ変換器１００は、少なくとも初段のステージＦＳ１がアナログ連続入力信号Ａｉｎを直接入力し、サンプリングなどの離散化を行うようにしたことから、従来のＡ／Ｄ変換器のようなサンプルホールド回路を用いる必要がなくなる。
この結果、消費電力やレイアウトエリアの増大、およびノイズの増大を回避できるため、コンパクト化と省電力化および低ノイズ化を達成することができる。
また、ステージＦＳ１の入力経路がサンプルキャップＣａｐ３０６ａ、３０６ｂの１経路となるため、アナログ連続入力信号ＡｉｎをサンプリングするトリガがアナログスイッチＳＷ３０５ａのみとなる効果も得られる（図１２のアナログスイッチＳＷ１２０５Ｋが不要となる）。
【００３９】
なお、図３、図６、図７は、１．５ｂｉｔのＡ／Ｄ変換回路３０２を含むステージＦＳ１の構成について説明したが、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換回路（ｍは自然数）の場合は、アナログスイッチＳＷ３０５ｄ〜３０５ｈと、サンプルキャップＣａｐ３０６ｂと、多値出力回路３０４とを含む回路構成３１０を、（２のｍ乗−１）個分だけ図中に示すノード３１１とサミングノード３０７の間に並列に接続することになる。
【００４０】
また、前記課題を解決するための手段に示した本発明のＡ／Ｄ変換器を構成するサンプリングキャパシタおよびサンプリング回路は、図３などに示すサンプルキャップＣａｐ３０６ａ、３０６ｂなどに対応し、タイミング切替スイッチは、アナログスイッチＳＷ３０５ｉ、ＳＷ３０５ｃ、ＳＷ３０５ａなどに対応する。また、同じく反転回路は、サミングノード３０７やアナログスイッチＳＷ３０５ｊなどに対応し、また、Ａ／Ｄ変換回路は、Ａ／Ｄ変換回路３０２などに対応する。さらに、サンプリング値調整回路は、多値出力回路３０４などに対応し、転送スイッチは、サミングノード３０７やサンプルキャップＣａｐ３０６ａ、３０６ｂ、増幅器３０３などに対応する。
【００４１】
（第２の実施形態）
次に、図８〜図１０は本発明に係るＡ／Ｄ変換器１００の第２の実施形態を示したものである。
前述した本発明の第１の実施形態がシングルエンド信号を扱うものであることに対し、本実施の形態は差動信号を扱うものである。そのため、全体構成は前記第１の実施の形態と同じであり、入力信号Ａｉｎが差動入力信号ＡｉｎＰとＡｉｎＮの差分と等しく、出力信号Ｖｏｕｔが差動出力信号ＶｏｕｔＰとＶｏｕｔＮの差分と等しくなる。
【００４２】
（ステージＦＳ１の回路構成）
図８は、本実施の形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成を示す図である。なお、図１に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図８によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図８においてアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを、前段で離散化されたアナログ離散入力信号ＶｉｎＰ、ＶｉｎＮに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
図８に示すようにこのステージＦＳ１は、アナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを入力し、デジタル出力信号ｄ１を出力すると共に、後段のステージ２に対してアナログ差動離散出力信号Ｖｏｕｔ１ＰとＶｏｕｔ１Ｎを出力する回路である。
【００４３】
このために、このステージＦＳ１は、入力されたアナログ連続入力信号ＡｉｎＰをサンプリングするサンプルキャップＣａｐ８０６ａ、８０６ｂと、入力されたアナログ連続入力信号ＡｉｎＮをサンプリングするサンプルキャップＣａｐ８０６ｃ、８０６ｄと、アナログ入力信号ＡｉｎＰとアナログ入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮをデジタル出力信号ｄ１に変換するＡ／Ｄ変換回路８０２と、サンプルキャップＣａｐ８０６ｂの出力を所定の多値出力に振り分ける多値出力回路８０４と、サンプルキャップＣａｐ８０６ｄの出力を所定の多値出力に振り分ける多値出力回路８０８と、アナログ入力信号ＡｉｎＰとアナログ入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮに基づいた値をＡ／Ｄ変換器８０２のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器８０３とを有している。なお、パイプライン型Ａ／Ｄ変換器では、増幅器８０３のゲインＧを、入力されたＡ／Ｄ変換器８０２のデジタル出力信号ｄｊの桁数がｎのとき、２の（ｎ−１）乗としなければならない。
【００４４】
また、このステージＦＳ１は、クロックφ１にしたがって開閉するアナログスイッチＳＷ８０５ｃ、８０５ｄ、８０５ｍ、８０５ｎと、クロックφ２にしたがって開閉するアナログスイッチＳＷ８０５ｂ、８０５ｅ、８０５ｌ、８０５ｏと、クロックφＳにしたがって開閉するアナログスイッチＳＷ８０５ａ、８０５ｉ、８０５ｋ、８０５ｓと、クロックφＣにしたがって開閉するアナログスイッチＳＷ８０５ｊ、８０５ｔとをさらに有している。
【００４５】
また、多値出力回路８０４に含まれるアナログスイッチＳＷ８０５ｆ、８０５ｇ、８０５ｈの開閉は、Ａ／Ｄ変換器８０２の出力結果にしたがって行われる。また、同じく多値出力回路８０８に含まれるアナログスイッチＳＷ８０５ｐ、８０５ｑ、８０５ｒの開閉もＡ／Ｄ変換器８０２の出力結果にしたがって行われる。
なお、本実施の形態では、前記第１の実施形態と同様にさらに制御回路３０１を有し、クロックφ１、φ２、φＳ、φＣがこの制御回路３０１によって出力される。また、図中に符号８０７、８０９を付して示した箇所は、サミングノードであり、電荷を保存することができる。また、多値出力回路８０４、８０８はデジタル出力信号ｄ１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
【００４６】
Ａ／Ｄ変換器８０２は、図４において、Ａｉｎ＝ＡｉｎＰ−ＡｉｎＮとした場合、本実施の形態におけるＡ／Ｄ変換器８０２の一例は前記第１の実施形態におけるＡ／Ｄ変換回路３０２の一例と同じになる。
すなわち、このＡ／Ｄ変換器８０２は、サンプリングトリガφＣを入力し、サンプリングトリガφＣの立下がりに同期して−（ＡｉｎＰ−ＡｉｎＮ）と、予め設定されている基準電圧（１／４）Ｖｒ、（−１／４）Ｖｒとを比較し、結果をデジタル出力信号ｄ１として出力する。デジタル出力信号ｄ１は、多値出力回路８０４に入力されてＳＷ８０５ｆ〜８０５ｈを制御する。また、デジタル出力信号ｄ１は、多値出力回路８０８に入力されてＳＷ８０５ｐ〜８０５ｒを制御する。
【００４７】
（動作）
次に、本実施の形態に係るステージＳＦ１の動作を図５に示したＴ１〜Ｔ３のタイミング順に説明する。
〈Ｔ１：サンプルフェイズ〉
先ず、図８は、図５に示したＴ１のタイミング、すなわちサンプルフェイズにおけるステージＦＳ１の状態を示したものである。
このサンプルフェイズでは、図５に示すようにクロックφ１とφＳのみがＨとなっていることから、アナログスイッチＳＷ８０５ｉ、８０５ｃがオンされてアナログ連続入力信号ＡｉｎＰがサンプルキャップＣａｐ８０６ａに導かれる。また、アナログスイッチＳＷ８０５ｉ、８０５ｄがオンされて、アナログ連続入力信号ＡｉｎＰがサンプルキャップＣａｐ８０６ｂに導かれる。さらに、アナログスイッチＳＷ８０５ａがオンするので、サンプルキャップＣａｐ８０６ａ、８０６ｂに電荷がチャージされてサンプル動作が行われる。
【００４８】
また、このサンプルフェイズでは、さらにアナログスイッチＳＷ８０５ｓ、８０５ｍがオンされてアナログ連続入力信号ＡｉｎＮがサンプルキャップＣａｐ８０６ｃに導かれる。また、アナログスイッチＳＷ８０５ｓ、８０５ｎがオンされて、アナログ連続入力信号ＡｉｎＮがサンプルキャップＣａｐ８０６ｄに導かれる。さらに、アナログスイッチＳＷ８０５ｋがオンするので、サンプルキャップＣａｐ８０６ｃ、８０６ｄに電荷がチャージされてサンプル動作が行われる。
【００４９】
〈Ｔ２：コンパレートフェイズ〉
次に、図９は、図５中Ｔ２のタイミング、すなわちコンパレートフェイズにおけるステージＦＳ１の状態を示したものである。
このコンパレートフェイズでは、図５に示すようにクロックφ１とφＣのみがＨとなっていることから、アナログスイッチＳＷ８０５ａ、８０５ｉ、８０５ｋ、８０５ｓがオフされる。このため、サンプルキャップＣａｐ８０６ａ、８０６ｂにサンプリングされたアナログ連続入力信号ＡｉｎＰの電荷がサミングノード８０７に保存、確定されると共に、サンプルキャップＣａｐ８０６ｃ、８０６ｄにサンプリングされたアナログ連続入力信号ＡｉｎＮの電荷がサミングノード８０９に保存、確定される。
また、アナログスイッチＳＷ８０５ｊ、８０５ｔがオンされる。このため、サミングノード８０７の電圧が−ＡｉｎＰＶとなると共に、サミングノード８０９の電圧が−ＡｉｎＮＶとなり、差分−（ＡｉｎＰ−ＡｉｎＮ）Ｖに対してＡ／Ｄ変換器８０２で公知の方法によって演算がされ、デジタル出力信号ｄ１の値が決定する。
【００５０】
〈Ｔ３：ホールドフェイズ〉
次に、図１０は、図５中Ｔ３のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を示したものである。
このホールドフェイズでは、サミングノード８０７に保存された電荷に対し、サンプルキャップＣａｐ８０６ａ、８０６ｂで公知の方法により演算が行われ、ステージ２に転送される。また、サミングノード８０９に保存された電荷に対し、サンプルキャップＣａｐ８０６ｃ、８０６ｄで公知の方法により演算が行われ、ステージ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔ１Ｐ、Ｖｏｕｔ１Ｎが目標値としてステージ２に出力される。
【００５１】
以上、図８、図９、図１０は１．５ｂｉｔのＡ／Ｄ変換器８０２を含むステージ１の構成について説明した。（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器（ｍは自然数）の場合は、コンパレータが（２の（ｍ＋１）乗−２）個必要であり、その基準電圧は（±１、±３、±５、…、±（２の（ｍ＋１）乗−３））／（２の（ｍ＋１）乗）としなければならない。また、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器（ｍは自然数）の場合は、ＳＷ８０５ｄ〜８０５ｈと、サンプルキャップ８０６ｂと、多値出力回路８０４を含む回路構成８１２を、（２のｍ乗−１）個、図中に示すノード８１３とサミングノード８０７の間に並列に接続しなければならない。また、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器（ｍは自然数）の場合は、ＳＷ８０５ｎ〜８０５ｒと、サンプルキャップ８０６ｄと、多値出力回路８０８を含む回路構成８１４を、（２のｍ乗−１）個、図中に示すノード８１５とサミングノード８０９の間に並列に接続しなければならない。
【００５２】
（効果）
このような構成をした本実施の形態では、前記第１の実施の形態と同様にサンプルホールド回路Ｓ／Ｈを必要としないため、消費電力とレイアウトエリアおよびノイズの削減を達成することができる。
また、同じくアナログ入力信号ＡｉｎＰのステージＦＳ１の入力経路がサンプルキャップＣａｐ８０６ａ、８０６ｂの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎＰをサンプリングするトリガがアナログスイッチＳＷ８０５ａのみとなる効果も得られる。また、同じくアナログ入力信号ＡｉｎＮのステージ１の入力経路もサンプルキャップＣａｐ８０６ｃ、８０６ｄの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎＮをサンプリングするトリガがアナログスイッチＳＷ８０５ｋのみとなる効果も得られる。
【００５３】
なお、前記課題を解決するための手段に示した本発明のＡ／Ｄ変換器を構成するサンプリングキャパシタおよびサンプリング回路は、図８などに示すサンプルキャップＣａｐ８０６ａ、８０６ｂ、８０６ｃ、８０６ｄなどに対応し、タイミング切替スイッチは、アナログスイッチＳＷ８０５ｉ、ＳＷ８０５ｃ、ＳＷ８０５ａ、ＳＷ８０５ｓ、ＳＷ８０５ｍ、ＳＷ８０５ｋなどに対応する。また、同じく反転回路は、サミングノード８０７、８０９やアナログスイッチＳＷ８０５ｊ、ＳＷ８０５ｔなどに対応し、また、Ａ／Ｄ変換回路は、Ａ／Ｄ変換回路８０２などに対応する。さらに、サンプリング値調整回路は、多値出力回路８０４、８０８などに対応し、転送スイッチは、サミングノード８０７、８０９やサンプルキャップＣａｐ８０６ａ〜８０６ｄ、増幅器８０３などに対応する。
【符号の説明】
【００５４】
１００…Ａ／Ｄ変換器
１０１…演算回路
１０２…メモリ
３０１…制御回路
３０２…Ａ／Ｄ変換回路
３０３…増幅器
３０４…多値出力回路
３０７…サミングノード
３１１…ノード
４０１，４０２…コンパレータ
ＳＷ３０５ａ〜ＳＷ３０５ｊ…アナログスイッチ
Ｃａｐ３０６ａ、Ｃａｐ３０６ｂ…サンプルキャップ
Ａｉｎ…アナログ入力信号
ｄ１〜ｄｋ…デジタル出力信号
ＦＳ１…初段のステージ
Ｓ２〜Ｓｋ…ステージ
φ１、φ２、φＳ、φＣ…クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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