(57)【要約】      （修正有）【課題】位相ロックループ周波数シンセサイザ設計における、大きな電圧制御発振器範囲（例えば、４８７ＭＨｚ）、（例えば）１．２Ｖ電力供給電圧、および低い電力消費の要求を達成する。【解決手段】位相検出回路は、参照信号を受信するように構成された参照入力と、フィードバック経路においてディバイダ回路からの分周信号を受信するように構成されたフィードバック入力と、参照信号と分周信号の間の周波数及び位相関係に従って位相ロックループ内のチャージポンプを制御するための制御パルスを生成するように構成されたパルス生成回路と、を有し、分周信号は、分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、パルス生成回路は、分周信号のエッジ及び参照信号のエッジから制御パルスのエッジを定義するように、分周信号のパルスをマスクとして使用して参照信号をマスキングすることにより、制御パルスを生成するように構成されている。【選択図】図１１
2010119075.tif 000002
【特許請求の範囲】
【請求項１】
位相ロックループ周波数シンセサイザ用の位相検出回路において、
参照信号を受信するように構成された参照入力と、
前記位相ロックループのフィードバック経路においてディバイダ回路からの分周信号を受信するように構成されたフィードバック入力と、
前記参照信号と前記分周信号の間の周波数及び位相関係に従って前記位相ロックループ内のチャージポンプを制御するための制御パルスを生成するように構成されたパルス生成回路と、
を有し、
この場合に、前記分周信号は、前記分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、この場合に、前記パルス生成回路は、前記分周信号のエッジ及び前記参照信号のエッジから前記制御パルスのエッジを定義するように、前記分周信号の前記パルスをマスクとして使用して前記参照信号をマスキングすることにより、前記制御パルスを生成するように構成される、位相検出回路。
【請求項２】
前記パルス生成回路は、前記分周信号及び前記参照信号を入力として受信し、且つ、前記制御パルスを出力として生成するように構成された論理回路を有する請求項１記載の位相検出回路。
【請求項３】
前記論理回路は、前記参照信号と、前記ディバイダ回路からの前記分周信号を受信し、アップパルスを出力信号として生成するように構成された第１ＡＮＤゲートを有し、且つ、前記分周信号と、前記参照信号の反転されたバージョンを受信し、且つ、ダウンパルスを出力信号として生成するように適合された第２ＡＮＤゲートを更に有する請求項２記載の位相検出回路。
【請求項４】
前記パルス生成回路は、制御パルスを生成するように構成され、前記制御パルスの長さの合計は、前記分周信号の周期の半分よりも小さい上記請求項のいずれかに記載の位相検出回路。
【請求項５】
前記パルス生成回路は、前記分周信号の前記パルスをアップパルスとダウンパルスに分割するように構成される上記請求項のいずれかに記載の位相検出器。
【請求項６】
前記パルス生成回路は、前記参照信号のエッジによって分割される制御パルス長を有し、且つ、アップ及びダウン制御パルスの長さの合計を規定する制御パルス長を具備した制御パルスを生成するように構成される上記請求項のいずれかに記載の位相検出回路。
【請求項７】
前記パルス生成回路は、前記分周信号のパルスの半分からアップパルス及びダウンパルスの中の１つのものを生成し、且つ、前記分周信号の前記パルスのもう１つの半分から前記アップパルス及びダウンパルスの中のもう１つのものを生成するように構成される上記請求項のいずれかに記載の位相検出回路。
【請求項８】
上記請求項のいずれかに記載の前記位相検出回路を有し、且つ、前記分周信号の周期の半分よりも短い長さを具備した前記パルスを有する前記分周信号を生成するように構成された前記ディバイダ回路を更に有する位相ロックループ周波数シンセサイザ。
【請求項９】
前記ディバイダ回路は、
前記位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号をデュアルモジュラス選択信号に従ってデュアルモジュラス分周率のペアから選択された分周率によって分周し、且つ、前記分周された入力信号を出力信号として出力するように構成されたメインディバイダであって、前記デュアルモジュラス選択信号を受信する制御入力を有するメインディバイダと、
前記メインディバイダの前記出力信号によってクロッキングされるシフトレジスタを有する補助ディバイダであって、前記シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、前記メインディバイダの前記制御入力に接続されたシリアル出力と、を有し、前記補助ディバイダは、シリアル出力データを生成するように構成され、このそれぞれのビットは、前記メインディバイダに前記デュアルモジュラスメイン分周率のペアの中の１つのもの又はもう１つのものを使用して動作させるための前記デュアルモジュラス選択信号として機能する、補助ディバイダと、
を有し、
前記補助ディバイダは、サイクルごとに前記パルスを有する前記分周信号を生成し、且つ、前記パルスを前記位相検出回路に出力するように構成される、請求項８記載の位相ロックループ周波数シンセサイザ。
【請求項１０】
位相ロックループ周波数シンセサイザ用の位相検出回路を動作させる方法において、
参照信号を受信する段階と、
前記位相ロックループのフィードバック経路においてディバイダ回路から分周信号を受信する段階と、
前記参照信号と前記分周信号の間の周波数及び位相関係に従って前記位相ロックループ内のチャージポンプを制御する制御パルスを生成する段階と、
を有し、
この場合に、前記分周信号は、前記分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、この場合に、前記方法は、前記分周信号のエッジ及び前記参照信号のエッジから前記制御信号のエッジを定義するように、前記分周信号の前記パルスをマスクとして使用して前記参照信号をマスキングすることにより、前記制御パルスを生成する段階を有する、方法。
【請求項１１】
論理回路を使用し、前記分周信号及び前記参照信号を入力として受信し、且つ、前記制御パルスを出力として生成する段階を有する請求項１０記載の方法。
【請求項１２】
第１ＡＮＤゲートを使用し、前記参照信号及び前記ディバイダ回路からの前記分周信号を受信し、且つ、アップ信号を出力信号として生成する段階を有し、且つ、第２ＡＮＤゲートを使用し、前記分周信号と、前記参照信号の反転されたバージョンを受信し、且つ、ダウンパルスを出力信号として生成する段階を更に有する請求項１１記載の方法。
【請求項１３】
位相ロックループ周波数シンセサイザを動作させる方法において、前記方法は、請求項１０〜１２の中のいずれか一項記載の方法を有し、且つ、ディバイダ回路を使用し、前記分周信号の周期の半分よりも短い長さを具備したパルスを有する前記分周信号を生成する段階を更に有する、方法。
【請求項１４】
メインディバイダを使用し、前記位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号をデュアルモジュラス選択信号に従ってデュアルモジュラス分周率のペアから選択された分周率によって分周し、且つ、前記分周された入力信号を出力信号として出力する段階と、
前記メインディバイダの前記出力信号によってクロッキングされるシフトレジスタを有する補助ディバイダを使用する段階であって、前記シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、前記メインディバイダの制御入力に接続されたシリアル出力と、を有し、前記補助ディバイダは、シリアル出力データを生成するように使用され、このそれぞれのビットは、前記メインディバイダに前記デュアルモジュラスメイン分周率のペアの中の１つのもの又はもう１つのものを使用して動作させるための前記デュアルモジュラス選択信号として機能する、段階と、
前記補助ディバイダを使用し、サイクルごとに前記パルスを有する前記分周信号を生成し、且つ、前記パルスを前記位相検出回路に出力する段階と、
を有する請求項１３記載の方法。
【請求項１５】
コンピュータ内に読み込まれた際に、前記コンピュータが、請求項１〜９の中のいずれか一項記載の前記装置になるか、又は請求項１０〜１４の中のいずれか一項記載の前記方法を実行するようにさせるコンピュータプログラムであって、前記プログラムは、任意選択により、保持媒体によって保持され、この場合に、前記保持媒体は、記録媒体又は伝送媒体であってよい、コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相検出回路に関する。本発明は、限定的にではないが、特に、通信システム、例えば、無線通信システムの使用のための位相ロックループ周波数シンセサイザのための位相検出回路に関する。
【背景技術】
【０００２】
現代の通信システムは、通常、安定した搬送波信号、例えば、所望且つ安定した搬送波信号の生成を要求する。そのような通信システムは、通常、シンセサイザ、及び搬送波信号を生成する物を用いる。本発明を実施する制御回路は、例えば、搬送波信号を生成するために使用され、及び、シンセサイザの一部又は全部を形成し得る。
【０００３】
無線通信のための今日の先端アーキテクチャの性能は、使用されるシンササイザの性能にますます大きく依存している。これは、IEEE802.16e(Mobile WiMAX)のような高いデータ効率を目標にしている新しい無線通信規格が、搬送波生成の明確性や機敏性に関する厳格な要求を設けているためである。同時に、増大するデジタル的な複雑性と共に高度に統合されたソリューションに対する増大する市場要求が、先端アーキテクチャのための標的とする技術を１００ｎｍとしつつあり、それはシンセサイザ統合へのアナログ設計アプローチに追加的な制限を加えている。結果として、高密度デジタル設計のための最適化技術において、競争力があり高性能なアナログブロックを実装することは、挑戦的なタスクである。
【０００４】
現状のシンセサイザ設計における典型的な要求は、次の通りである。第１に、大きな電圧制御発振器（ＶＣＯ）範囲（例えば、４８７ＭＨｚ）は、寄生効果が使用可能な制御範囲を減少する周波数（例えば、３ＧＨｚ）が通常望ましい。第２に、（例えば）１．２Ｖ電力供給電圧が望ましいときが多く、それは使用可能なＶＣＯ制御範囲を（飽和マージンを考慮すると）３００ｍＶに著しく制限し、低いＶＣＯゲイン及び広範な周波数制御範囲への要求と対立する。第３に、低い電力消費の要求があり、それは（ＶＣＯタンクインピーダンス及びループフィルタインピーダンスのような）より高い電力関連インピーダンスにつながるが、低いノイズ（例えば、−９５ｄＢｃ＠１００ｋＨｚオフセット）を生じるようにより低いインピーダンスの要求と対立する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
第１の形態によれば、位相ロックループ周波数シンセサイザのための位相検出回路が提供され、位相検出回路は、参照信号を受信するように構成された参照入力と、位相ロックループのフィードバック経路においてディバイダ回路からの分周信号を受信するように構成されたフィードバック入力と、参照信号と分周信号の間の周波数及び位相関係に従って位相ロックループ内のチャージポンプを制御するための制御パルスを生成するように構成されたパルス生成回路と、を有し、この場合に、分周信号は、分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、この場合に、パルス生成回路は、分周信号のエッジ及び参照信号のエッジから制御パルスのエッジを定義するように、分周信号のパルスをマスクとして使用して参照信号をマスキングすることにより、制御パルスを生成するように構成される。
【０００６】
このようにして、パルス生成回路は、制御パルスを生成するように構成されても良く、制御パルスの長さの合計は、分周信号の周期の半分より小さい。
【０００７】
パルス生成回路は、分周信号のパルスをアップパルス及びダウンパルスに分割するように構成されても良い。
【０００８】
パルス生成回路は、参照信号のエッジによって分割される制御パルス長を有し、且つ、アップ及びダウン制御パルスの長さの合計を規定する制御パルス長を具備した制御パルスを生成するように構成されても良い。
【０００９】
パルス生成回路は、分周信号のパルスの半分からアップパルス及びダウンパルスの中の１つのものを生成し、且つ、分周信号のパルスのもう１つの半分からアップパルス及びダウンパルスの中のもう１つのものを生成するように構成される論理回路を有しても良い。
【００１０】
パルス生成回路は、分周信号及び参照信号を入力として受信し、且つ、制御パルスを出力として生成するように構成された論理回路を有しても良い。
【００１１】
論理回路は、参照信号と、ディバイダ回路からの分周信号を受信し、アップパルスを出力信号として生成するように構成された第１ＡＮＤゲートを有し、且つ、分周信号と、参照信号の反転されたバージョンを受信し、且つ、ダウンパルスを出力信号として生成するように適合された第２ＡＮＤゲートを更に有しても良い。
【００１２】
位相検出回路は、パルスを有する分周信号を生成するように構成されるディバイダ回路を有する位相ロックループ周波数シンセサイザの部分を形成しても良い。したがって、ディバイダ回路は、分周信号の周期の半分よりも短い長さを具備したパルスを有する分周信号を生成するように構成される。ディバイダ回路は、プログラム可能なディバイダを用いて、プログラム可能なディバイダのサイクル毎に１つ生成されるパルスを生成するように構成されても良く、及び、ディバイダ回路は、ＶＣＯの出力信号を分周し且つプログラム可能なディバイダに対して分周信号を渡すように構成されるプリスケーラ（デュアルモジュラスプリスケーラであっても良い）をさらに有しても良い。
【００１３】
第２の形態によれば、第３の形態の位相検出回路を有し、且つ、分周信号の周期の半分よりも短い長さを具備するパルスを生成するように構成されるディバイダ回路をさらに有する位相ロックループ周波数シンセサイザが提供される。
【００１４】
ディバイダ回路は、位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号をデュアルモジュラス選択信号に従ってデュアルモジュラス分周率のペアから選択された分周率によって分周し、且つ、分周された入力信号を出力信号として出力するように構成されたメインディバイダであって、デュアルモジュラス選択信号を受信する制御入力を有するメインディバイダと、メインディバイダの出力信号によってクロッキングされるシフトレジスタを有する補助ディバイダであって、シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、メインディバイダの制御入力に接続されたシリアル出力と、を有し、補助ディバイダは、シリアル出力データを生成するように構成され、このそれぞれのビットは、メインディバイダにデュアルモジュラスメイン分周率のペアの中の１つのもの又はもう１つのものを使用して動作させるためのデュアルモジュラス選択信号として機能する、補助ディバイダと、
を有し、補助ディバイダは、サイクルごとにパルスを有する分周信号を生成し、且つ、パルスを位相検出回路に出力するように構成される。
【００１５】
第３の形態によれば、位相ロックループ周波数シンセサイザ用の位相検出回路を動作させる方法が提供され、上記方法は、参照信号を受信する段階と、位相ロックループのフィードバック経路においてディバイダ回路から分周信号を受信する段階と、参照信号と分周信号の間の周波数及び位相関係に従って位相ロックループ内のチャージポンプを制御する制御パルスを生成する段階と、を有し、この場合に、分周信号は、分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、この場合に、方法は、分周信号のエッジ及び参照信号のエッジから制御信号のエッジを定義するように、分周信号のパルスをマスクとして使用して参照信号をマスキングすることにより、制御パルスを生成する段階を有する。
【００１６】
上記方法は、論理回路を使用し、分周信号及び参照信号を入力として受信し、且つ、制御パルスを出力として生成する段階を有しても良い。
【００１７】
上記方法は、第１ＡＮＤゲートを使用し、参照信号及びディバイダ回路からの分周信号を受信し、且つ、アップ信号を出力信号として生成する段階を有し、且つ、第２ＡＮＤゲートを使用し、分周信号と、参照信号の反転されたバージョンを受信し、且つ、ダウンパルスを出力信号として生成する段階を更に有しても良い。
【００１８】
上記方法は、分周信号の周期の半分よりも短い長さを具備したパルスを有する分周信号を生成する段階を有しても良い。
【００１９】
上記方法は、分周信号のパルスをアップパルス及びダウンパルスに分割する段階を有しても良い。
【００２０】
上記方法は、参照信号のエッジによって分割される制御パルス長を有し、且つ、アップ及びダウン制御パルスの長さの合計を規定する制御パルス長を具備した制御パルスを生成する段階を有しても良い。
【００２１】
上記方法は、分周信号のパルスの半分からアップパルス及びダウンパルスの中の１つのものを生成し、且つ、分周信号のパルスのもう１つの半分からアップパルス及びダウンパルスの中のもう１つのものを生成する段階を有しても良い。
【００２２】
第４の形態によれば、位相ロックループ周波数シンセサイザを動作させる方法が提供され、上記方法は、メインディバイダを使用し、位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号をデュアルモジュラス選択信号に従ってデュアルモジュラス分周率のペアから選択された分周率によって分周し、且つ、分周された入力信号を出力信号として出力する段階と、メインディバイダの出力信号によってクロッキングされるシフトレジスタを有する補助ディバイダを使用する段階であって、シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、メインディバイダの制御入力に接続されたシリアル出力と、を有し、補助ディバイダは、シリアル出力データを生成するように使用され、このそれぞれのビットは、メインディバイダにデュアルモジュラスメイン分周率のペアの中の１つのもの又はもう１つのものを使用して動作させるためのデュアルモジュラス選択信号として機能する、段階と、補助ディバイダを使用し、サイクルごとにパルスを有する分周信号を生成し、且つ、パルスを位相検出回路に出力する段階と、を有する。
【００２３】
第５の形態によれば、位相ロックループ周波数シンセサイザ用のディバイダ回路があり、ディバイダ回路は、位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号を、デュアルモジュラス選択信号に従ってデュアルモジュラス分周比のペアから選択された分周比によって分周するように構成されたメインディバイダと、
メインディバイダの出力信号によってクロッキングされるシフトレジスタを有する補助ディバイダであって、シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、メインディバイダの制御入力に接続されたシリアル出力と、を有し、補助ディバイダは、シリアル出力データを生成するように構成されており、シリアル出力データのそれぞれのビットは、メインディバイダにデュアルモジュラスメイン分周比のペアの中のどれか一方を使用して動作させるためのデュアルモジュラス選択信号として機能する、補助ディバイダと、を有し、補助ディバイダは、シフトレジスタの１つのサイクル当たりに１つのパルスを生成し、且つ、パルスを位相ロックループ周波数シンセサイザの位相検出器に出力するように構成される。
【００２４】
ディバイダ回路は、ディバイダ回路用の望ましい合計分周比に従ってシフトレジスタに対して分数選択信号を出力するように構成された制御回路を有しても良い。
【００２５】
補助ディバイダは、パルスを有する分周信号を生成するために、メインディバイダの出力信号を分周するように構成されたプログラム可能なディバイダを有しても良い。
【００２６】
制御回路は、シフトレジスタの動作長を制御するように構成される。補助ディバイダは、シフトレジスタの動作長を制御するために、シフトレジスタのロード信号を出力するように構成されるプログラム可能なディバイダを有しても良い。ロード信号は、プログラム可能なディバイダによって１サイクルに１回生成された分周信号に含まれるパルスを有しても良い。制御回路は、シフトレジスタの動作長を設定するために、プログラム可能なディバイダの分周比を制御しても良い。
【００２７】
制御回路は、使用するシフトレジスタ内のビットの合計数のサブセットを選択し、シフトレジスタを制御して選択されたビットのサブセットのみを使用して動作し、且つ、更には、シフトレジスタの動作長を制御するために、分数選択信号を選択されたビットのサブセットに対してのみ出力するように構成されても良い。
【００２８】
制御回路は、望ましい合計分周比（プログラム可能なディバイダの分周比）に従ってシフトレジスタの動作長を判定するように構成されても良い。
【００２９】
制御回路は、望ましい合計分周比の分数部分に基づいて擬似ランダム数を生成し、且つ、擬似ランダム数を有する分数選択信号を補助ディバイダに出力するように構成された擬似ランダム生成器を有しても良い。
【００３０】
擬似ランダム数は、シフトレジスタの動作長よりも少ないいくつかのビットを有し、この場合に、制御回路は、更なる数値を判定し、分数選択信号の一部としてシフトレジスタの残りのビットに出力するように構成されても良い。
【００３１】
メインディバイダは、デュアルモジュラス分周比の複数のペアの中の選択されたものを使用して動作するように構成され、ディバイダ回路は、ディバイダ回路用の望ましい合計分周比に従ってデュアルモジュラス分周比のペアを選択するように構成された制御回路を更に有しても良い。
【００３２】
制御回路は、望ましい合計分周比に従って、デュアルモジュラス分周比のペア、シフトレジスタの動作長、及び分数選択信号を選択するように構成されても良い。
【００３３】
第６の形態によれば、位相ロックループ周波数シンセサイザ用のディバイダ回路を動作させる方法が提供され、その方法は、位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号をデュアルモジュラス選択信号に従ってデュアルモジュラス分周比のペアから選択された分周比によって分周するように構成されたメインディバイダを使用する段階と、メインディバイダの出力信号によってクロッキングされるシフトレジスタを有する補助ディバイダを使用する段階であって、シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、メインディバイダの制御入力に接続されたシリアル出力と、を有し、補助ディバイダは、シリアル出力データを生成するように構成され、このそれぞれのビットは、メインディバイダにデュアルモジュラスメイン分周比のペアの中のどれか一方を使用して動作させるためのデュアルモジュラス選択信号として機能する、段階と、補助ディバイダを使用し、シフトレジスタの１つのサイクル当たりに１つのパルスを生成し、且つ、パルスを位相ロックループ周波数シンセサイザの位相検出器に出力する段階と、を有する。
【００３４】
上記方法は、ディバイダ回路用の望ましい合計分周比に従ってシフトレジスタに対して分数選択信号を出力する段階を有しても良い。
【００３５】
上記方法は、パルスを有する分周信号を生成するために、メインディバイダの出力信号を分周するように構成されたプログラム可能なディバイダを使用する段階を有しても良い。
【００３６】
上記方法は、シフトレジスタの動作長を制御する段階を有しても良い。上記方法は、補助ディバイダは、シフトレジスタの動作長を制御するために、シフトレジスタのロード信号を出力するように構成されるプログラム可能なディバイダを使用しても良い。ロード信号は、プログラム可能なディバイダによって１サイクルに１回生成された分周信号に含まれるパルスを有しても良い。上記方法は、シフトレジスタの動作長を設定するために、プログラム可能なディバイダの分周比を制御する段階を有しても良い。
【００３７】
上記方法は、使用するシフトレジスタ内のビットの合計数のサブセットを選択し、シフトレジスタを制御して選択されたビットのサブセットのみを使用して動作し、且つ、更には、シフトレジスタの動作長を制御するために、分数選択信号を選択されたビットのサブセットに対してのみ出力する段階を有しても良い。
【００３８】
上記方法は、望ましい合計分周比（プログラム可能なディバイダの分周比）に従ってシフトレジスタの動作長を判定する段階を有しても良い。
【００３９】
上記方法は、望ましい合計分周比の分数部分に基づいて擬似ランダム数を生成し、且つ、擬似ランダム数を有する分数選択信号を出力する段階を有しても良い。
【００４０】
擬似ランダム数は、シフトレジスタの動作長よりも少ないいくつかのビットを有し、上記方法は、更なる数値を判定し、分数選択信号の一部としてシフトレジスタの残りのビットに出力する段階を有しても良い。
【００４１】
メインディバイダは、デュアルモジュラス分周比の複数のペアの中の選択されたものを使用して動作するように構成され、上記方法は、ディバイダ回路用の望ましい合計分周比に従ってデュアルモジュラス分周比のペアを選択する段階を有しても良い。
【００４２】
上記方法は、望ましい合計分周比に従って、デュアルモジュラス分周比のペア、シフトレジスタの動作長、及び分数選択信号を選択する段階を有しても良い。
【００４３】
第７の形態によれば、第１の形態のディバイダ回及び／又は第３の形態の位相検出回路を有する位相ロックループ周波数シンセサイザが提供される。
【００４４】
第８の形態によれば、コンピュータプログラムが提供され、コンピュータプログラムは、コンピュータにロードされて、コンピュータに、上記いずれかの形態に係る装置にさせ、又は、関連する形態の方法を実行させる。コンピュータプログラムは、記録媒体又は伝送媒体である搬送媒体によって任意選択により搬送される。
【００４５】
回路は、１つ又はそれ以上のプロセッサ、メモリ、及びバス線を含んでも良い。ここに記載された回路の１つ又はそれ以上は、回路素子を共有しても良い。
【００４６】
本発明は、組合せ又は単独という記述（請求項を含む）があってもなくても、単独又は様々な組合せにおける、１つ以上の形態、実施例、又は特徴を含む。
【００４７】
上記概要は、制限的にではなく、及び単に例示を意図したものである。
【００４８】
以下、添付の図面を参照して説明するが、これは一例に過ぎない。
【図面の簡単な説明】
【００４９】
【図１】ＰＬＬシンセサイザの簡素化された機能ブロック図である。
【図２】図１のＰＬＬシンセサイザの更に詳細なブロック図である。
【図３】周波数キャリブレーションシーケンスにおける時間に伴うＶＣＯ出力周波数のグラフである。
【図４】再キャリブレーション（短縮化シーケンス）及び最後のアナログロッキングにおける時間に伴うＶＣＯ出力周波数のグラフである。
【図５】ＩＤｉｖ設定１３から得られる３つの起こり得る位相検出器タイムスロットを示す。
【図６】デジタル制御ユニットのブロック図であり、その他のブロックに対する接続性を示す。
【図７Ａ】ＥｘＯｒタイプの位相検出器によって生成された制御パルスを示す。
【図７Ｂ】「タイプ４」位相検出器によって生成された制御パルスを示す。
【図７Ｃ】更なる位相検出器によって生成された制御パルスを示す。
【図８】ディバイダ回路の一例のブロック図である。
【図９】ディバイダ回路の別の例のブロック図である。
【図１０】位相検出器の一部を形成する論理回路を示す。
【図１１】図１０に示された信号を含むタイミング図である。
【発明を実施するための形態】
【００５０】
まず、デジタル制御ユニット及びシンセサイザアーキテクチャについて説明する。
【００５１】
シンセサイザの機能の中の多くのものは、デジタル的に合成されたブロック内に位置しており、これにより、高速ロッキング及び位相雑音改善のための高性能で高速のアルゴリズムを実装可能である。
【００５２】
シンセサイザアーキテクチャの概略的な機能ブロック図が図１に示されている。シンセサイザは、ディバイダチェーンのメインディバイダ（ＭＤｉｖ）及び整数ディバイダ（ＩＤｉｖ）を含み、これらは、いずれも、シリアル周辺インターフェイスによって制御されている。アナログユニットに力点を置いたシンセサイザアーキテクチャの特定の例の更に詳細な図が図２に示されている。
【００５３】
ＭＤｉｖは、デュアルモジュラスディバイダ（プリスケーラ）であり、これは、デュアルモジュラス分周比の３つの組についてプログラム可能である。選択された周波数生成法式を前述の分周比の３つの組の中の１つのものにデコードし、マッチングするＩＤｉｖの分周比（１３、１４、１５、又は１６）によって丸める。選択された組（ｎ／ｎ＋１）の内部における制御は、３次シグマデルタ擬似ランダム生成器によって実行され、この場合に、７レベル出力をＩＤｉｖによってカウントされた７つの後続のｎ／ｎ＋１サイクルの最初のものにマッピングする。
【００５４】
このアーキテクチャは、高速分周比の小さなサブセット（合計で４つ）を使用し、３次シグマデルタ（７レベル）の大きなダイナミックレンジをマッチングさせると共に、プログラム可能なＩＤｉｖと共に、９５〜１５４という合計分周比の連続したレンジを実現する。これは、２２．４〜２６．０ＭＨｚの参照周波数の選択肢を含む２．７６６〜３．２５３ＧＨｚの周波数レンジに対応するためのものである。６つの追加のサイクルが、連続した分周比レンジを提供する。この結果、１３という合計最小ＩＤｉｖ率が得られる。
【００５５】
本明細書に示されている値は、図２に示されている周波数シンセサイザの特定の例を例示するものであり、従って、本発明は、これらの値に限定されるものではないことを理解されたい。
【００５６】
図８は、更に一般的な意味におけるディバイダ回路を示すブロック図である。ディバイダ回路は、ＭＤｉｖを含み、これは、位相ロックループ周波数シンセサイザのフィードバック経路から入力信号を受信する。メインディバイダは、デュアルモジュラス選択信号に従ってデュアルモジュラス分周比のペアから選択された分周比によって入力信号を分周する。メインディバイダは、デュアルモジュラス選択信号を受信するための制御入力を有する。ディバイダ回路は、補助ディバイダの一部としてＩＤｉｖを含み、これは、メインディバイダの出力信号によってクロッキングされるシフトレジスタを有する。シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、メインディバイダの制御入力に接続されたシリアル出力と、を有する。補助ディバイダは、シリアル出力データを生成するように構成されており、このそれぞれのビットは、メインディバイダにデュアルモジュラス分周比のペアの中のどれか一方を使用して動作させるためのデュアルモジュラス選択信号として機能する。ＩＤｉｖは、１つのサイクル当たりに１つのパルスを生成し、且つ、このパルスを位相ロックループ周波数シンセサイザの位相検出器と、ロード信号としてシフトレジスタに出力するように、構成されている。
【００５７】
表１及び表２は、ディバイダ回路を使用して実現可能な分周比の例を示している。分周比は、表１及び表２の下端に示された式を使用して算出されており、この場合に、ＦVCOは、電圧制御発振器の出力周波数であり、ＦREFは、参照周波数であり、ＮＭは、ＭＤｉｖによって選択された分周比のペアの小さいほうであり、ＮＩは、ＩＤｉｖの分周比であり、且つ、シフトレジスタの動作長でもあり、Ｏｆｆは、シフトレジスタのエキストラビット（シグマ−デルタ擬似ランダム生成器によって制御されてはいないが、シフトレジスタの動作部の一部である）における「１」の数であり、３は、シグマデルタ擬似ランダム生成器からの出力をレンジ−３〜＋４からレンジ０〜７にシフトさせるための値であり、Ｆ／２＾２４は、分数値である。
【００５８】
図９は、ディバイダ回路の代替構成を示すブロック図である。図９のＩＤｉｖブロックは、可変サイクル長を実装するために、シフトレジスタを制御するように構成されたプログラム可能なディバイダである。
【００５９】
図６は、メインディバイダＭＤｉｖ、整数ディバイダＩＤｉｖ、及びシフトレジスタＳＲＰＬを含むディバイダ回路の更なる詳細を示している。
【００６０】
このディバイダ回路は、低雑音周波数合成を提供し、且つ、これは、すべての統合型低雑音シグマ−デルタ周波数シンセサイザにおいて使用可能である。基本的に、ディバイダ回路は、低減された数の分周比を有するプリスケーラと、適応型プリスケーラ制御を有するポストスケーラと、を使用してΣΔ周波数シンセサイザを提供し、連続した周波数レンジを実現する。ディバイダ回路は、デュアルモジュラスプリスケーラ動作を使用し、すべての選択された分周比ごとに２ディバイダｍｏｄｌ（ｎ／ｎ＋１）のサブ選択肢を有する複数の後続するプリスケーラサイクルを加算し、単純化されたプリスケーラ設計及び固有のタイミング線形性を提供し、且つ、その他のマルチモジュラスプリスケーラの相対的に高い複雑性と固有の相対的に不良な線形性を回避することにより、複数のタイミング／カウンティングレベルを実現する。
【００６１】
デジタル制御ユニットは、（例えば、ＶＣＯ振幅制御、ループフィルタプリチャージ、並びに、周波数キャリブレーション及び再キャリブレーションなどの）その他の制御機能のための状態機械を包含することも可能である。
【００６２】
次に、デジタル周波数キャリブレーション及び再キャリブレーションについて説明する。
【００６３】
デジタル制御されたＶＣＯの場合には、正常な周波数ロッキングのために、そのキャパシティマトリックスの適切なキャリブレーション設定が必要となる。シーケンシャルなキャリブレーションフローにおいて、キャリブレーション状態機械は、２２．４ＭＨｚの参照設定用の２４個の固定整数キャリブレーション周波数、又は２６ＭＨｚの参照設定用の２１個の整数周波数を自動的に目標として設定する（両方とも、指定された周波数レンジをカバーしている）。５２又は４４．８ＭＨｚなどの参照周波数を２によって分周し、２６又は２２．４ＭＨｚのＰＬＬ参照周波数にマッチングさせる。
【００６４】
ＩＤｉｖの入力におけるパルスを制御（カウント）することにより、高速で正確な周波数の取得が実現され、これにより、計測の最大可能速度（又は、精度）が可能となる。本設計においては、これは、使用した参照周波数よりも、少なくとも１３倍だけ高速である。最高周波数から始まる連続した近似アルゴリズムにおいて、適切なキャパシタマトリックス設定を推定する。まず、最上位ビット（ＭＳＢ）設定を推定し、次いで、シンセサイザ周波数がキャリブレーションターゲットの最下位ビット（ＬＳＢ）の１／２内になる時点まで、すべてのマトリックスビットを設定／再設定する（実際のＬＳＢ周波数分解能は、容量と周波数の間における非線形の依存性に起因し、周波数レンジにわたって変化する）。
【００６５】
３．１８０８ＧＨｚの周波数における代表的な（シミュレートされた）連続近似キャリブレーションフローの場合のキャパシタマトリックス内におけるデジタル制御値の（時間に伴う周波数値としての）変更が図３に示されている。
【００６６】
キャリブレーションシーケンスは、予めプログラムされた周波数２．９１２ＧＨｚの設定によって終了し、これが、フロントエンドの更なるキャリブレーションに使用される。
【００６７】
周波数ホッピングにおける分数分周値のプログラミングの後に、キャリブレーションデータは、主に分数値に起因し、参照周波数の５０％超だけ、最終的なターゲットから異なるものになる可能性があろう。ロッキング問題を回避するように、ロックアップ手順の初期フェーズは、キャリブレーションフローの最後の４つの段階を反復し、キャパシタマトリックスを再調節する。分数分周比を使用する際の最大可能周波数取得精度（又は、最小ジッタ）を保証するように、このフェーズにおいて、ΣΔ生成器を強制的に１次にする。図４（時間に伴う周波数値）に示された任意の中間段階の後にターゲットロッキング精度（５０％ＬＳＢ）を最終的に実現した後に、後続の比較をスキップすることにより、更なる速度の増大を実現する。このフェーズは、キャパシタマトリックスにおけるＶＣＯ周波数をターゲット周波数の５ＭＨｚ以内に設定するのに、２０μｓ未満を所要する。
【００６８】
次に、周波数／位相取得制御について説明する。
【００６９】
周波数取得フェーズ（図４のシーケンスの第１の部分）においても、ΣΔ生成器を強制的に１次にし、正確なデジタル周波数比較を可能にする。このときには、キャリアを使用していないため、周波数ホッピングにおいて、１次ΣΔに伴うスプリアス生成の増大は無関係である。更には、デジタル制御ユニットは、出力ディバイダパルスのエッジをターゲット参照クロック位相に非常に近い位置に強制し（図５の参照クロックエッジを参照されたい）、これにより、位相のジャンプ及び結果的にもたらされる潜在的なサイクルスリップを回避すると共に、対応するロックアップ時間の増大を防止する。
【００７０】
次に、位相検出器について説明する。
【００７１】
その線形性（基本的に、位相周波数検出器よりも優れている）に起因して選択された排他的ＯＲ（ＥｘＯｒ）位相検出器の原理は、欠点をも具備しており、すべてのパルスの周期の約５０％である結果的に得られる出力パルス持続時間により、チャージポンプの電流源からＶＣＯへの両方の出力パルスにおいて１００％の雑音伝達が発生する。更なる欠点は、（ｉ）必要なループフィルタ次数を増大させる結果的に得られる高い参照漏洩パワー（キャリアから±参照周波数に位置するＶＣＯ出力におけるスペクトルパワー）と、（ｉｉ）正確な５０％のデューティサイクルを選好するというニーズである。
【００７２】
追加のＩＤｉｖサイクルのいくつかのものを使用してチャージポンプ出力用の正確な固定長のタイムスロット（参照クロックサイクルの固定位置部分）を定義することにより、ＥｘＯｒ位相検出器の優れた線形性を依然として維持しつつ、少なくとも位相周波数検出器によって実行可能である程度に効率的に、雑音及び参照漏洩パワーを低減可能である。図２を参照して説明した例においては、６つの更なる追加のＩＤｉｖサイクルが存在している。２次シグマデルタの場合には、６つよりも少ない数が存在可能である。
【００７３】
ＥｘＯｒ位相検出器入力をマスキングするための３つの異なる可能性（タイムスロット）が図５に示されている。これらは、１３パルスサイクル内における６、４、又は２個のＩＤｉｖパルスの固定長を特徴としており（最初の７つのサイクルは、０〜７のランダムな整数であるΣΔ出力によって制御されている）、従って、これらは、有効出力デューティサイクルを、それぞれ、２３％、１６％、又は７．７％に低減する。第２の可能性は、４つのパルス及び１６％の合計出力パルスデューティサイクルによって選択された。予想固有静的雑音及び参照漏洩の低減は、３．２５倍、即ち、５．１ｄＢである。将来、非常に正確且つ高速のチャージポンプが開発された場合には、最大で６．５倍（８．１ｄＢ）という更なる改善が可能であろう。
【００７４】
前述の値は、一例としてのみ機能するものであり、本発明を限定するものではないことを理解されたい。
【００７５】
基本的に、ＥｘＯｒの線形性を短い低ジッタのアップ／ダウン制御パルスと組み合わせる位相検出器タイプが提供されている。位相検出は、レンジ全体にわたって使用された両方の制御経路（アップ及びダウン）において同時位相制御を提供し、且つ、タイプ４検出器における不十分な線形性、過剰な雑音、及びＥｘＯｒ検出器の大きなデューティサイクルに起因したスプリアス生成、並びに、実数インピーダンス（例えば、ＲＣ）によって定義された時定数及び以前に検討された検出器（ＥｘＯｒ検出器及びタイプ４検出器を含む）における不十分な線形性の改善に起因した高い雑音レベルを回避している。
【００７６】
図１０は、位相検出器ＰＤの一部を形成する論理回路１０を示している。論理回路１０は、参照信号ＲＥＦＣＬＫと、ディバイダ回路からの（即ち、ＩＤｉｖからの）分周された信号ＤＩＶＣＬＫと、を受信し、且つ、出力信号としてアップパルスを生成する第１ＡＮＤゲート１２を含む。図示のように、分周信号ＤＩＶＣＬＫのパルスは、分周信号ＤＩＶＣＬＫの周期の半分よりも短い。論理回路１０は、分周信号ＤＩＶＣＬＫと、（インバータ１６を介して）参照信号ＲＥＦＣＬＫの反転されたバージョンと、を受信し、且つ、出力信号としてダウンパルスを生成する第２ＡＮＤゲート１４を更に含む。論理回路１０は、一例としてのみ機能するものであり、その他の回路を使用して参照信号ＲＥＦＣＬＫ及び分周信号ＤＩＶＣＬＫからアップ及びダウンパルスを生成可能であることを理解されたい。
【００７７】
図１１は、位相検出器ＰＤの論理回路との間において入出力される信号を含むタイミング図である。
【００７８】
図示のように、分周信号ＤＩＶＣＬＫのパルスを参照信号ＲＥＦＣＬＫに対するマスクとして使用し、アップ及びダウン制御パルスを生成する。この結果、制御パルスのエッジが、分周信号のエッジ及び参照信号のエッジから定義される。この結果、（分周信号のパルスがＶＣＯの出力から導出されることによる）制御パルスのジッタの低減及び制御パルスの長さの低減に起因し、雑音が低減される。
【００７９】
次に、デジタルユニットの実装について説明する。
【００８０】
デジタル制御ユニット（図６）の高度な複雑性と２つの非同期クロックドメインの使用の結果としての統合の問題に起因し、雑音結合を防止するように、対策を実施可能である。分割された供給ドメインを使用し、最も重要なクロック経路内におけるジッタの増大を回避可能である。デジタルレイアウトを三重井戸領域内に配置し、敏感なエリアから潜在的な基板雑音を絶縁可能である。高度な複雑性に起因し、良好な試験性が有用であり、且つ、試験機能は、シンセサイザマクロにおいて実装可能である。いくつかの内部信号を出力にルーティング可能であり、且つ、外部信号を特定の内部ノードに強制的に印加可能である。
【００８１】
次に、チャージポンプについて説明する。
【００８２】
チャージポンプ回路は、しばしば、周波数シンセサイザにおける雑音の重要な原因である。この改善における問題点は、次のような帯域内雑音生成の２つの矛盾するメカニズムに由来する。
１）出力電流源の直接的な雑音生成。この場合には、相対的に大きな装置サイズが、雑音を低減する方法である。
２）スイッチング速度の制限に起因した非線形性。この結果、非線形のΣΔ値対チャージの依存性がもたらされる。この非線形の依存性は、キャリアに近い広帯域シグマデルタ雑音を畳み込み、帯域内位相雑音を増大させる。相対的に小さな装置サイズが、相対的に高いスイッチング速度を可能にし、この結果、雑音の畳み込みが低減されるが、これは、第１の依存性と矛盾している。
【００８３】
出力電流源において生成される雑音の量は、シミュレーションによって非常に良好に予測可能であるが（但し、かなりの作業を伴う）、シンセサイザ雑音に対するチャージポンプ（及び位相検出器）の非線形性におけるΣΔ雑音の畳み込みの正確な推定は、シミュレーションによって演算するには、依然として複雑過ぎる。既存の開発ツールによって可能な唯一の方法は、第１シリコンを完全に評価し、次いで、後続の設計フェーズにおいてバランスを改善するというものである。整数及び分数性能の間の差が３ｄＢに近づいた際に、良好な性能バランスが実現される。
【００８４】
（以前のシンセサイザにおける３Ｖと比較して）１．２Ｖの供給電圧動作における要件により、制御値（３Ｖのものと比べて、１．２Ｖ電源の場合には、２．４倍だけ小さい）とバイアス回路の入力雑音電圧（変化しない）の間の望ましくない比率に起因し、設計が更に困難なものになる。このエリアにおける慎重な回路の改善と多数の反復的シミュレーションにより、出力電流源からの雑音の影響を低減可能である。
【００８５】
出力デューティサイクルの低減を可能にするには、１．２Ｖ装置の使用と、ＰＭＯＳ電流源のための出力電流スイッチングの（共通ソースカスケードタイプからダミー負荷を有する伝送ゲートへの）変更が極めて重要であった。
【００８６】
要すれば、この広周波数レンジのシンセサイザは、非常に小さな位相雑音及び高速ホッピングの能力を有することが可能であり、且つ、深いサブマイクロメートルのＣＭＯＳ技術における統合に好適であろう。最適化された回路トポロジーを選択し、且つ、高度なデジタル制御アルゴリズムを使用することにより、（この種の技術において一般的である）アナログ性能に関する制限を解決した。設計の複雑性を増大させると共に、アナログ動作点の連続的なトラッキング及び最適化のための自律的な組み込み型状態機械を使用することにより、完全にアナログの設計法によっては実現可能ではない必要とされる性能を実現可能である。この方法は、これらの技術における構造サイズの低減の結果である非常に大きなプロセス変動レンジを補償するのに有用である。計測結果は、９４．８ｄＢｃ／ｓｑｒＨｚの位相雑音と、１３０．８μｓのルックアップ時間を示した。これらは、予想値に非常に近い。シンセサイザ設計において新しい技法を正常に実装し、これにより単純化されたプリスケーラと極めて良好な位相検出器の線形性を実現した。この開発において使用された位相検出器の概念は、将来の位相雑音の改善の可能性を有している。
【００８７】
【表１】
2010119075.tif 000003
【００８８】
【表２】
2010119075.tif 000004
【００８９】
前述の回路は、言及した機能に加えて、その他の機能を具備可能であり、且つ、これらの機能は、同一の回路において実行可能であることを理解されたい。具体的には、位相ロックループは、周波数シンセサイザ以外の回路の一部を形成可能である。
【００９０】
本出願人は、本明細書に開示されたそれぞれの個別の特徴及びこのような複数の特徴の組み合わせを、このような特徴又は特徴の組み合わせが本明細書に開示された問題を解決するかどうかとは無関係に、且つ、添付の請求項の範囲に対する制限を伴うことなしに、当業者の共通的な一般的知識に鑑み、このような特徴又は組み合わせを全体として本明細書に基づいて実行可能である程度に、個別に本明細書において開示した。本出願人は、本発明の態様は、このような任意の個別の特徴又は特徴の組み合わせから構成可能であることを指摘する。以上の説明に鑑み、当業者には、本発明の範囲内において様々な変更を実施可能であることが明らかとなろう。
【図１】
2010119075.tif 000005
【図２】
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【図３】
2010119075.tif 000007
【図４】
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【図５】
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【図６】
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【図７Ａ】
2010119075.tif 000011
【図７Ｂ】
2010119075.tif 000012
【図７Ｃ】
2010119075.tif 000013
【図８】
2010119075.tif 000014
【図９】
2010119075.tif 000015
【図１０】
2010119075.tif 000016
【図１１】
2010119075.tif 000017
【外国語明細書】
2010119075000001.pdf