(57)【要約】【課題】駆動信号を改良して書き込み速度を向上する駆動条件を有する表示装置の実現。【解決手段】メモリ性の表示材料を有するドットマトリクス型の表示素子10と、表示素子の画素をパッシブ駆動する駆動回路28,29と、駆動回路を制御する制御回路27と、を備え、制御回路は、書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を実行し、階調ステップで印加する電圧パルスは、階調状態を変化させる画素に印加する全選択電圧Vaのパルスと、階調状態を変化させない画素に印加する半選択電圧Vbのパルスおよび非選択電圧のパルスと、を備え、全選択電圧と半選択電圧の比が、２１／２より大きく、２より小さい。【選択図】図１２
2010128365.tif 000002
【特許請求の範囲】
【請求項１】
メモリ性の表示材料を有するドットマトリクス型の表示素子と、
前記表示素子の画素をパッシブ駆動する駆動回路と、
前記駆動回路を制御する制御回路と、を備え、
前記制御回路は、書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を実行し、
前記階調ステップで印加する電圧パルスは、階調状態を変化させる画素に印加する全選択電圧のパルスと、階調状態を変化させない画素に印加する半選択電圧のパルスおよび非選択電圧のパルスと、を備え、
前記全選択電圧と前記半選択電圧の比が、２１／２より大きく、２より小さいことを特徴とする表示装置。
【請求項２】
前記表示材料は、コレステリック液晶である請求項１に記載の表示装置。
【請求項３】
前記階調ステップは複数のサブフレームを備え、前記複数のサブフレームにおいて印加される前記全選択電圧のパルスの累積印加時間に応じて階調状態を決定する請求項１に記載の表示装置。
【請求項４】
前記表示素子は、コレステリック液晶層と、前記コレステリック液晶層と接する配向膜と、を備え、
前記配向膜が０．５°〜８°のロープレティルト角を有するという第１条件、
前記コレステリック液晶層の厚さが４〜６μｍであるという第２条件、および
前記コレステリック液晶の誘電率異方性が１５〜２５の範囲であるという第３条件のうち、少なくとも２つの条件を満たす請求項２に記載の表示装置。
【請求項５】
前記駆動回路は、同時に２値の電圧を出力する汎用ＳＴＮドライバを有する請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ性の表示材料を利用した表示装置に関する。
【背景技術】
【０００２】
近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。
【０００３】
コレステリック液晶は、カイラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。コレステリック液晶表示装置は、この液晶分子の配向状態を利用して表示を行う。
【０００４】
図１は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、を有する。コレステリック液晶には、図１の（Ａ）に示すように入射光を反射するプレーナ状態と、図１の（Ｂ）に示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
【０００５】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。
【０００６】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。
【０００７】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
【０００８】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
【０００９】
図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１０】
図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
【００１１】
一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
【００１２】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。
【００１３】
ここで、図２に示す曲線Ｐにおいて、破線枠Ａ内では、印加する電圧パルスの電圧値を高くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。また、図２に示す曲線ＰおよびＦＣにおいて、破線枠Ｂ内では、印加する電圧値を低くするに従って増加させてコレステリック液晶の反射率を低下させることができる。
【００１４】
中間調を表示するためには、Ａ領域またはＢ領域を利用する。Ａ領域を利用する場合には、画素を初期化してプレーナ状態にした後に、ＶＦ０とＶＦ１００ａの間の電圧パルスを印加して一部をフォーカルコニック状態にする。また、Ｂ領域を利用する場合には、画素を初期化してフォーカルコニック状態にした後に、ＶＦ１００ｂとＶＰ０の間の電圧パルスを印加して一部をプレーナ状態にする。
【００１５】
以上説明した電圧応答特性に基づく駆動方法の原理を、図３および図４を参照して説明する。図３の（Ａ）、図４の（Ａ）および（Ｃ）は電圧パルスの波形を示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）は、図３の（Ａ）、図４の（Ａ）および（Ｃ）の電圧パルスをそれぞれ印加した時のパルス応答特性を示す。図３の（Ａ）は、電圧値が±３６Ｖで、パルス幅が数十ｍｓの電圧パルスを示す。図４の（Ａ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が２ｍｓの電圧パルスを示す。図４の（Ｃ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が１ｍｓの電圧パルスを示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。図３の（Ｂ）の電圧−反射率特性は、図２の曲線ＰおよびＦＣを模式化して示し、図４の（Ｂ）および（Ｄ）の電圧−反射率特性は、図２の曲線Ｐのみを模式化して示す。ここで使用する電圧パルスは、液晶の駆動パルスとしてよく知られているように、イオン分極などによる液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
【００１６】
図３の（Ａ）および（Ｂ）に示すように、パルス幅が大きい場合には、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
【００１７】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図３の（Ｂ）では±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。
【００１８】
一方、図４の（Ａ）および（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が±１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、±３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。
【００１９】
図４の（Ｃ）および（Ｄ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。
【００２０】
以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓ程度のパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態からプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。
【００２１】
そこで、コレステリック液晶表示装置では、第１ステップにおいて書き換える画素にパルス幅数十ｍｓの±３６Ｖの初期化パルスを印加してプレーナ状態にし、次の第２ステップでは、中間調にする画素に狭いパルス幅の約±２０Ｖの階調パルスを印加し、その累積印加時間を中間調のレベルに応じた値にする。言い換えれば、この表示方法は、図２の領域Ａを利用して中間調レベルを表示する。
【００２２】
表示装置では、表示材料層の一方の面に互いに平行な複数のスキャン電極を設け、表示材料層の他方の面に前記複数のスキャン電極と交差する互いに平行な複数のデータ電極を設け、スキャン電極とデータ電極の交差部分に画素が形成される。ここでは、スキャン電極をスキャンライン、データ電極をデータラインと称する。表示装置では、コモンドライバがスキャンラインにスキャンパルスを印加し、セグメントドライバがデータラインにデータパルスを印加する。コモンドライバおよびセグメントドライバは、コストの関係から汎用のＳＴＮドライバを利用して実現するのが望ましい。
【００２３】
第１ステップでは、全スキャンラインと全データラインに同時にパルスが印加される。第２ステップでは、画素ごとに階調レベルを設定するため、１本のスキャンラインにスキャンパルスを印加している時に、全データラインにデータパルスを印加することにより、１スキャンライン内の画素への電圧パルスの印加が行われる。以下、スキャンパルスを印加するスキャンラインを順次シフトしながら全スキャンラインの画素への電圧パルスの印加が終了する。
【００２４】
第２ステップでは、１本のスキャンラインにスキャンパルスに対応する選択スキャン電圧が印加される間、他のスキャンラインには非選択スキャン電圧が印加される。また、階調書込みを行う画素のデータラインにはデータパルスに対応する選択データ電圧が印加され、階調書込みを行わない画素のデータラインには非選択データ電圧が印加される。従って、選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、および非選択スキャン電圧と非選択データ電圧が印加された画素が存在することになる。選択スキャン電圧と選択データ電圧が印加された画素のみで反射率（階調）が低下し、他の３種類の画素では反射率（階調）が低下しないように、選択スキャン電圧、非選択スキャン電圧、選択データ電圧および非選択データ電圧を設定する必要がある。
【００２５】
コレステリック液晶を利用した表示装置では、プレーナ状態から中間調レベルに変化させるために印加する階調パルスとしてセグメントドライバおよびコモンドライバは、例えば図５の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図５の（Ｂ）に示すような電圧が印加される。
【００２６】
セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、正極フェーズ（ＦＲ＝１）では正パルスが、負極フェーズ（ＦＲ＝０）では負パルスが、出力される。
【００２７】
コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では負パルスが、負極フェーズ（ＦＲ＝０）では正パルスが、出力される。
【００２８】
図５の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。
【００２９】
従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス幅が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１０Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの影響を考慮する場合があるが、本発明には直接関係しないので、説明は省略する。
【００３０】
上記のように、表示装置において実際に印加される電圧パルスは図６に示すような波形であるが、以下の記載では説明を簡単にするために、０Ｖを中心にして対称な正負のパルスで表す場合がある。また、ＯＦＦパルスの電圧は、書き込みが行われないようなレベルに設定されるものとし、パルスの電圧は、ＯＮパルスの電圧を指すものとする。
【００３１】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。
【００３２】
ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。近年は、安価な汎用ドライバを利用したでダイナミック駆動法も試みられているが、高コントラストの表示が得られないなど、コストダウンと表示品質とのトレードオフの関係があるなどの課題がある。
【００３３】
コンベンショナル駆動法では、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する。
【００３４】
コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス幅Ｗを異ならせる方法がある。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス幅とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図７はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。ここでは、印加する電圧信号のパルス幅を変化させて階調を設定する書き込み方法をＰＷＭ法と称する。
【００３５】
図７の（Ａ）は、第１ステップで使用する初期化パルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス幅を有する。このパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図７の（Ｂ）から（Ｄ）は、第２ステップで使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス幅が狭くなる。図７の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図７に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス幅を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。
【００３６】
一般に、コンベンショナル駆動法は、ダイナミック駆動法と比較して、書き込み時の消費電力が小さく、回路部品などを低コスト化でき、さらに安定して高コントラストの表示が得られるなどの利点がある。
【００３７】
【特許文献１】特開２００１−２２８４５９号公報
【非特許文献１】Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998
【発明の開示】
【発明が解決しようとする課題】
【００３８】
上記のように、コンベンショナル駆動法は、コスト面や表示品質に関する利点が大きいが、ダイナミック駆動法に比べて書き込み速度が遅いという問題があった。例えば、標準的なパネル構造で，ＸＧＡ仕様の１０２４×７６８画素のような多くのライン数を有する表示装置では、４０９６色（各色４ビット：１６階調）の多色表示で、１ラインの書き込み時間が１３乃至１５ｍｓで、全体の書き込み時間は１０乃至１２秒ほどになる。
【００３９】
高速化するためには、一般的に液晶粘度を低減することが知られているが、液晶粘度の低減は、液晶の重要な特性である電気的・光学的物性とトレードオフの関係にあるため、実現は容易ではない。そのため、液晶粘度の低減以外の方法で高速化することが求められている。
【００４０】
コレステリック液晶を用いた表示装置は、応用範囲を広げて商品価値を向上させるためにも、書き込み速度の向上が強く望まれている。
【００４１】
開示の実施形態は、駆動信号を改良して書き込み速度を向上する駆動条件を有する表示装置の構成を記載している。
【課題を解決するための手段】
【００４２】
実施形態の表示装置は、メモリ性の表示材料を有するドットマトリクス型の表示素子と、表示素子の画素をパッシブ駆動する駆動回路と、駆動回路を制御する制御回路と、を備え、制御回路は、書き換え対象の画素を初期化する電圧パルスを印加して初期化状態にする初期化ステップと、画素の階調状態を変化させる電圧パルスを印加する階調ステップと、を実行し、階調ステップで印加する電圧パルスは、階調状態を変化させる画素に印加する全選択電圧のパルスと、階調状態を変化させない画素に印加する半選択電圧のパルスおよび非選択電圧のパルスと、を備え、全選択電圧と半選択電圧の比が、２１／２より大きく、２より小さい。
【発明の効果】
【００４３】
実施形態によれば、表示装置の書き込み速度が向上する。
【発明を実施するための最良の形態】
【００４４】
まず、実施形態の表示装置の駆動条件を説明する。
【００４５】
図８は、コレステリック液晶を使用する単純マトリクス型液晶表示装置においてパッシブ駆動する場合の画像書き込み中の状態を示す図である。図８では、上方から下方に順次スキャンしながらアルファベットの”Ｆ”を書き込んでいる状態を示す。参照番号５２で示す水平方向の１ラインが選択ラインである。コモンドライバから選択ライン５２にスキャンパルスが印加され、選択ライン５２の画素に書き込みが行われる。選択ライン５２より上の複数のライン５１は既に書き込みの終了したラインであり、選択ライン５２より下の複数のライン５３はこれから書き込みが行われるラインである。ライン５１および５３は、非選択ラインである。選択ライン５２のうち、参照番号５５で示す画素が書き込みが行われる全選択画素であり、残りの参照番号５４で示す画素が書き込みが行われない半選択画素である。例えば、図５の（Ｂ）に示したように、全選択画素には±２０Ｖのパルスが、半選択画素には±１０Ｖのパルスが、非選択画素には±５Ｖのパルスが印加される。
【００４６】
図９は、コレステリック液晶の電圧パルス応答特性を模式的に示す図であり、横軸はパルス電圧Ｖの２乗Ｖ２を、縦軸はパルス印加に対する液晶の明るさ変化の応答量ｄＹを表している。前述のように、パルス印加における液晶の明るさ変化はパルス幅に関係しており、ここでは累積で十数ｍｓになるパルスを用いるものとし、例えば２ｍｓのパルスを５〜１０個組み合わせる。なお、これまでの試験結果から、パルス電圧Ｖおよびパルス幅Ｔが前述の条件に類似した範囲内で且つ印加されるエネルギーＶ２Ｔが一定値であれば、異なるＶやＴであっても、コレステリック液晶表示装置は、ほぼ同一の応答性を示すことが判明している。そのため、横軸をＶ２Ｔで表しても、図９に示すような応答特性が得られる。
【００４７】
図９に示すように、Ｖが閾値Ｒより小さい領域Ｐでは、液晶は応答せず、ｄＹは変化しない。Ｖが閾値Ｒより大きい領域Ｑでは、Ｖ２Ｔに比例してｄＹが変化する。Ｖ２Ｔが値Ｓを超えると、ｄＹの変化は飽和し、ｄＹは変化しなくなる。
【００４８】
表示装置の駆動条件を設定する場合、上記の「非選択」および「半選択」のパルス電圧は、ｄＹの変化を生じないことが要求されるので領域Ｐに割り当て、「全選択」のパルス電圧を領域Ｑに割り当てる。
【００４９】
上記のように、表示装置では、コストの関係から、コモンドライバおよびセグメントドライバは、ＳＴＮ用などの汎用の単純マトリクス用ドライバが使用されるが、この汎用のドライバは、「全選択」、「半選択」および「非選択」の電圧が自由に設定できず、一定の制約を有する。例えば、書き込み用の全選択電圧を一定とした時、半選択電圧を減少させると非選択電圧が増加し、半選択電圧を増加させると非選択電圧が減少するという関係にある。また、汎用ドライバの出力電圧は約４０Ｖであり、これ以上の電圧を出力するドライバは特注品となり、コストが大幅に増加するという問題がある。
【００５０】
そのため、高い表示品質および低コストというコンベンショナル駆動法の利点を維持しながら書き込み速度を向上するには、この電圧範囲内で書き込み時間を短縮することが重要である。
【００５１】
また、非選択電圧を低くすることも重要である。書き込み動作において全選択電圧および半選択電圧は１ラインに印加されるだけで、ほかの大部分のラインには非選択電圧が印加される。そのため、表示パネルの消費電力は、ほとんど非選択画素の充放電の電力で決定される。そのため、非選択電圧を低くすることが、「書き込み速度の向上に伴う消費電力の上昇」を抑制する上で重要である。この非選択電圧を低く保ちたいということは、逆にいうと全選択電圧と半選択電圧の電圧差が小さい方が好ましいということを意味する。
【００５２】
以上説明した事象をまとめると、以下のようになる。
【００５３】
「全選択電圧・半選択電圧・非選択電圧の対応関係」
（関係１）全選択電圧：階調を書き込む電圧、半選択電圧・非選択電圧：階調を維持する電圧
（関係２）全選択電圧≦４０Ｖ、全選択電圧＝半選択電圧＋非選択電圧×２
「コレステリック液晶の応答特性」
（関係３）ｄＹ＝Ｖ２Ｔ（ｄＹ＝明度変化量、Ｖ＝パルス電圧、Ｔ＝パルス幅）
従って、Ｔが一定であれば、ｄＹはＶ２に比例する。
【００５４】
ここで研究の結果、書き込み時間の短縮には、２つの要因（ｉ）液晶応答のない領域Ｐの長さ、および（ii）液晶応答のある領域Ｑの傾きが強く関係していることを発見した。
【００５５】
構成の異なる複数種類の表示パネルを作成して、クロストークがなく、良好なコントラストが得られる条件で、全選択電圧・半選択電圧・非選択電圧の各種の組合せで階調書込みを行い、書き込みに要する時間を調べた。図１０は、その結果を示す。図１０では、横軸がＶ２Ｔを表し、縦軸が明度を表す。書き込みに要する時間が７秒前後にできる表示パネルは、図１０においてＥで示すような応答特性を有するのに対して、書き込みに要する時間が１０秒にもなる表示パネルは、Ｆで示すような応答特性を有することが判明した。具体的には、図１０の応答特性Ｅの表示パネルでは、全選択電圧：±２４Ｖ、半選択電圧：±１４Ｖ、非選択電圧：±５Ｖ、ライン選択時間９．２ｍｓ／ライン（ＸＧＡ仕様で書き込み時間７秒）で、クロストークがなく、良好なコントラストの表示が書き込めた。
【００５６】
これに対して、図１０の応答特性Ｆの表示パネルでは、上記と同じ全選択電圧：±２４Ｖ、半選択電圧：±１４Ｖ、非選択電圧：±５Ｖ、ライン選択時間９．２ｍｓ／ラインで書き込みを行うと、クロストークがあり、劣悪なコントラストの表示になった。この応答特性Ｆの表示パネルでクロストークがなく、良好なコントラストの表示を書き込むには、全選択電圧：±２０Ｖ、半選択電圧：±１０Ｖ、非選択電圧：±５Ｖ、ライン選択時間１５．６ｍｓ／ライン（ＸＧＡ仕様で書き込み時間１２秒）にする必要があった。
【００５７】
図１０で、ＥとＦの応答特性を比較すると、上記の要因（ｉ）と（ii）について強い関係を有していることが分かる。具体的には、ｄＹの最大値（飽和値）に関係する全選択電圧Ｖａとライン選択時間ＴによるＶａ２Ｔは、双方とも同じ値（約６０００Ｖ２ｍｓ）であるが、半選択電圧ＶｈのＶｈ２Ｔは、Ｅの表示パネルが約２０００Ｖ２ｍｓで、Ｆの表示パネルが約１５００Ｖ２ｍｓであり、２つの表示パネルで異なる。このように、全選択電圧と半選択電圧のＶ２Ｔの比率が小さいことが、書き込みの高速化実現に必要であることが分かる。具体的には、全選択電圧と半選択電圧のＶ２Ｔの比率は、応答特性Ｅの表示パネルでは約３、応答特性Ｆの表示パネルでは４であり、４より小さいことが必要である。このような条件を満たすには、領域Ｐの長さが長く、領域Ｑの傾きが大きいことが必要である。
【００５８】
図１０には、より望ましい表示パネルの応答特性Ｇを示している。より望ましい応答特性Ｇは、ＸＧＡ仕様で、書き込み時間を５秒として、クロストークなしに、良好なコントラストの表示が得られる表示パネルの特性である。図１０に示すように、この応答特性Ｇの全選択電圧と半選択電圧のＶ２Ｔの比率は、応答特性Ｅの比率よりもさらに小さいことが分かる。
【００５９】
図１１は、上記の関係をより比較しやすくするために、図１０のグラフＥ、Ｆ、Ｇを、領域Ｐの最大電圧（図９のＲに相当）を同じにするようにＶ２Ｔを規格化してＶ２Ｔ’にしたグラフＥ’、Ｆ’、Ｇ’を示す。図１１のグラフから、書き込み速度と全選択電圧と半選択電圧のＶ２Ｔの比率の関係がより明瞭に把握できる。この比率が小さい方が、書き込み時間の短縮に有利になる理由は、前述の全選択電圧・半選択電圧・非選択電圧に係る関係１から関係３に強く関係している。
【００６０】
例えば、全選択電圧を高くした方が、短い時間で書き込みできるようになるが、全選択電圧を高くすると、半選択電圧も高くせざるを得ない。半選択電圧は領域Ｐの最大電圧（図９のＲ）を超えないことが求められる。一方、半選択電圧を下げると、非選択電圧が高くなる。非選択電圧はほぼ全画素に常時印加されるため、非選択電圧を高くすると非常にクロストークを生じやすくなる。また、前述のように、消費電力を抑える上では、非選択電圧が低い方が望ましい。このため、非選択電圧を低くすることが高い優先度を有する。そのため、非選択電圧は低いまま固定とし、全選択電圧の電圧を高くすると共に、半選択電圧も高くせざるを得ない状況となる。
【００６１】
図１２は、この関係を説明する図である。図１１の特性Ｆの表示パネルは、クロストークなしに、良好なコントラストの表示が得られるように、全選択電圧を±２０Ｖ、半選択電圧を±１０Ｖとし、パルス幅Ｔを５ｍｓとしていた。この時のＶ２Ｔは、全選択電圧で２０００Ｖ２ｍｓ、半選択電圧で５００Ｖ２ｍｓである。書き込み時間を短縮するために、全選択電圧を±２０Ｖから±２５Ｖに上げると、非選択電圧を±５Ｖに維持するためには、半選択電圧を±１０Ｖから±１５Ｖに上げることになる。この場合、全選択電圧のＶ２Ｔは２０００Ｖ２ｍｓであるが、半選択電圧のＶ２Ｔは７２０Ｖ２ｍｓになり、領域Ｐの最大電圧を超えて領域Ｑに入るため、この条件は使用できない。
【００６２】
図１１の特性ＥおよびＧの表示パネルは、上記のように全選択電圧および半選択電圧を上げることによる半選択電圧のＶ２Ｔの増加があっても、半選択電圧のＶ２Ｔは領域Ｐ内にあるため、このような条件が使用でき、書き込み時間を短縮できる。
【００６３】
逆に、半選択電圧のＶ２Ｔを基準として考えると、全選択電圧と半選択電圧のＶ２Ｔの比率が小さい表示パネルの方が、大きい表示パネルより、小さいＶ２Ｔで所定の液晶応答量を得られるため、書き込み時間が短縮する。
【００６４】
以上説明したように、全選択電圧と半選択電圧のＶ２Ｔの比率が小さい方が、書き込み時間の短縮には有利であることが判明した。
【００６５】
一方、全選択電圧と半選択電圧のＶ２Ｔの比率の下限は、以下に説明する理由から約２以上であることが望ましい。
【００６６】
図１３は、全選択電圧と半選択電圧のＶ２Ｔの比率の下限を説明する図であり、（Ａ）は明度Ｙで応答特性を表した場合を示し、（Ｂ）は同じ応答特性を均等色空間の明度指標のＬ＊で表した場合を示す。
【００６７】
例えば、セルギャップの中心値が５μｍの場合において、表示パネルの表示面内のギャップむらが±２．５％程度あり、このパネルにおいて、黒に近い案階調を書き込む場合を考える。また、全選択電圧と半選択電圧のＶ２Ｔの比率を約２とし、セルギャップと表示性能を合わせて考察する。
【００６８】
この場合、セルギャップが最小の４．８７５μｍの箇所と、セルギャップが最大の５．１２５μｍの箇所では、描画時の電界強度の差が５％生じ、全選択電圧の中心値が±２５Ｖであった場合、実効的な電圧はそれぞれ±２４．４Ｖ、±２５．６Ｖになる。
【００６９】
ここで、表示パネルの一般的な表示性能は、明るさ３０％、コントラスト１０以下が標準的であると仮定する。
【００７０】
電圧±２４．４Ｖ、±２５．６Ｖの箇所は、液晶応答量（明度）が異なり、これらの電圧パルス印加後の明度Ｙは、約１０．９、約７．９となり、図１３の（Ａ）においてＨおよびＩで示される。これらを均等色空間のＬ＊に換算すると、それぞれ３９．３、３３．５となり、図１３の（Ｂ）においてＨ’およびＩ’で示されるレベルになる。また、中心値±２５Ｖの箇所は、明度Ｙが約９になり、Ｌ＊が３６となる。
【００７１】
ここで、Ｌ＊ａ＊ｂ色空間での色差（ΔＥ）について、次のような指標が知られている。
【００７２】
ΔＥ：０〜０．５  わずかな色差(trace)
ΔＥ：０．５〜１．５  わずかな色差(alight)
ΔＥ：１．５〜３．０  感知し得る色差(noticeable)
ΔＥ：３．０〜６．０  目立つほどの色差(appreciable)
ΔＥ：６．０〜１２．０  大きな色差(much)
ΔＥ：１２．０以上  多大な色差(very much)
このＬ＊値について、上記の中心値３６を基準とすると、セルギャップがもっとも狭い箇所は３３．５であるため、中心値との差異は−２．５、セルギャップがもっとも広い箇所は３９．３であるため、中心値との差異は３．３となる。言い換えれば、この場合には、上記の指標である「ΔＥ：１．５〜３．０  感知し得る色差(noticeable)」に該当し、表示品位および信頼性の許容範囲内ということになる。全選択電圧と半選択電圧のＶ２Ｔの比率がこれより小さい場合、セルギャップのむらに起因するΔＥが大きくなり、階調むらが目立つってくる。したがって、全選択電圧と半選択電圧のＶ２Ｔの比率の下限は、現時点の標準的な表示性能から、２程度であることが妥当である。
【００７３】
以上説明したように、全選択電圧と半選択電圧のＶ２Ｔの比率は、２〜４の範囲内であることが望ましい。表示装置において、汎用のＳＴＮドライバを使用してパッシブ駆動する場合には、パルス幅は同じであり、その場合には上記の条件は、全選択電圧Ｖａと半選択電圧Ｖｂの比率Ｖａ／Ｖｂが、２１／２より大きく２より小さい範囲である。メモリ性のある材料を使用してパッシブ駆動を行う表示装置において、このような電圧条件を使用した従来例はなかった。
【００７４】
全選択電圧と半選択電圧の比率を上記のような条件にして書き込み速度を向上できる表示パネルの特性は、液晶材料やパネル構造により決定される。以下、全選択電圧と半選択電圧の比率が２１／２より大きく２より小さい範囲、言い換えれば全選択電圧と半選択電圧のＶ２Ｔの比率が２〜４の範囲にできる表示パネルを実現するパネル構成を説明する。
【００７５】
図１４は、実施形態の表示パネル１０Ａの断面構造を示す図である。図１４に示すように、表示パネル１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有し、光を入射させる側とは反対側の下側基板１３の下（外面）には、必要に応じて可視光吸収層１７が設けられる。
【００７６】
上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２は、コレステリック相を示すコレステリック液晶組成物であり、液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。
【００７７】
上側基板１１と下側基板１３は、いずれも透光性を有しているが、下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。
【００７８】
上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。
【００７９】
上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。
【００８０】
電極上には絶縁性のある薄膜が形成される。この薄膜が厚いと駆動電圧を高くする必要があり、ＳＴＮ用などの汎用ドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が増加するため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。
【００８１】
なお、この絶縁性薄膜は、ＳｉＯ2の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。
【００８２】
なお、この絶縁性薄膜は、ロープレティルト角とされた配向膜が、前述の要因（ｉ）と（ii）をバランスよく実現し、全選択電圧と半選択電圧のＶ２Ｔの比率を２〜４の範囲にするのに大きな効果を有する。ここで、プレティルト角とは、らせんを形成しないネマティック液晶の分子が、界面と形成する角度を示す。
【００８３】
図１５は、特定のプレティルト角になるような処理を行っていないパネルの応答特性Ｊと、配向膜にあるプレティルト角になるような処理を行ったパネルの応答特性Ｋを示す図である。ここでは、半選択電圧が一致するように規格化して、領域Ｑの応答特性を示している。図１５に示した応答特性Ｊ、Ｋから、ロープレティルト角の配向膜を塗布したパネルで、領域Ｑにおける傾きが増加し、応答特性が向上していることが分かる。一方、ハイプレティルト角の配向膜を塗布したパネルでは、応答特性は向上しなかった。なお、実験結果によれば、配向膜のロープレティルト角の範囲は、約０．５°〜８°の範囲が望ましいことが分かった。
【００８４】
次に、スペーサについて説明する。上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバによる駆動が困難になる。
【００８５】
ここで、図１６に、液晶層１２の厚さの異なるパネルの応答特性を示す。参照番号Ｌは液晶層の厚さが４．４μｍのパネルの応答特性を、Ｍは液晶層の厚さを１０％増加させて４．８μｍとしたパネルの応答特性を示す。図１６から、液晶層１２を厚くすることで、領域Ｑの傾きが増加し、応答特性が向上していることが分かる。これは、液晶層１２が厚い方が、界面の束縛を受けないバルク領域が大きくなるため、応答特性が改善して、領域Ｑの傾きが大きくなると考えられる。さらに、この傾きの増加は、液晶層の厚さに対してほぼ対数的に増加することが分かった。
【００８６】
液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。
【００８７】
ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜３５の範囲の液晶材料であることが望ましい。誘電率異方性が１５以下であれば、駆動電圧が全体的に高くなり、駆動回路に汎用ドライバを使用できなくなる。
【００８８】
一方、誘電率異方性が１５以上となると、前述の領域Ｐが小さくなり、全選択電圧と半選択電圧のＶ２Ｔの比率は大きくなると考えられ、この場合にはさらに液晶材料自体の信頼性に問題が生じる。
【００８９】
また、屈折率異方性（Δｎ）は、０．１８〜０．２６であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるのに加えて、粘度も高くなり、応答速度が低下する。
【００９０】
以上説明したプレティルト角、液晶層の厚さ、誘電率異方性のうち、少なくとも２つを上記のような値にすることにより、全選択電圧と半選択電圧のＶ２Ｔの比率を２〜４の範囲に設定できる。
【００９１】
以上、パネル構造を変えて、全選択電圧と半選択電圧のＶ２Ｔの比率を所望の範囲にすることを説明したが、この比率は印加パルスの周波数にも依存することが分かった。この依存性を図１７および図１８を参照して説明する。
【００９２】
図１７は、パルス印加の累積時間は同じであるが、周波数が異なる３つの波形を印加した場合の応答特性を示している。図１８は、図１７の応答特性を得るために使用した低周波、中周波および高周波のパルスの例を示す。
【００９３】
図１７において、参照番号Ｎは従来の低周波のパルスを印加した場合の応答特性を、Ｏは中周波のパルスを印加した場合の応答特性を、Ｔは高周波のパルスを印加した場合の応答特性を示す。
【００９４】
図１７から、パルスの印加時間が同じであっても。周波数の高い方が領域Ｑの傾きが大きくなることが分かる。これにより、全選択電圧と半選択電圧のＶ２Ｔの比率を２〜４の範囲とすることができることが明らかになった。この周波数依存性は、液晶層内に存在するイオン性物質の影響によると考えられる。例えば、低周波パルスの場合には、イオンが外部から印加された電界を打ち消す方向に移動し、電界強度のロスを発生させる。逆に、高周波パルスの場合は、イオンの動作が追従できず、電界強度のロスが小さくなる。そこで、イオン性物質を無くすことが考えられるが、このイオン性物質は、製造プロセスの精製度を上げても完全に除去することができないため、ある程度液晶層に存在する。特に、イオン性物質は、フィルム基板で製作したパネルにおいては、ガラス基板で製作したパネルに比べて多くなる傾向がある。また、コレステリック液晶は、イオン物質の混在比が、ほかの液晶と比べて比較的高くなりやすい。
【００９５】
図１９は、低周波パルスと高周波パルスの応答特性を比較する図であり、（Ａ）が低周波パルス印加時の応答特性を、（Ｂ）は高周波パルス印加時の応答特性を示す。図１９の（Ａ）と（Ｂ）を比較すると、領域Ｐの最大電圧は、低周波パルス印加時にはＲで示す位置であるが、高周波パルス印加時にはより大きなＲ’に変化する。また、低周波パルス印加時より高周波パルス印加時の方が、領域Ｑの傾きは大きくなる。このため、同じｄＹを得るのに、低周波パルスではＶ２ＴはＵであったが、高周波パルスのＶ２ＴはＵより小さいＵ’になる。このように、高周波パルスを使用することで、非選択電圧を±５Ｖから上昇させずに、従来よりも少ない投入エネルギーＶ２Ｔにより同じ書き込みが行えることになる、全選択電圧が同じであれば、印加時間を短出して書き込み時間を短縮できる。ただし、周波数を高くすると消費電力が上昇するため、消費電力の上昇を許容範囲に抑えた上で、パルスの周波数を上げることが望ましい。
【００９６】
例えば、図１９の（Ａ）のグラフでは、全選択電圧は±２０Ｖで、半選択電圧は±１０Ｖで、非選択電圧は±５Ｖで、２ｍｓの期間、低周波パルスが印加される。従って、Ｖ２Ｔは、全選択電圧印加時にはＵで示す８００Ｖ２ｍｓに、半選択電圧印加時にはＲで示す２００Ｖ２ｍｓに、非選択電圧印加時には５０Ｖ２ｍｓになる。図１９の（Ｂ）のグラフでは、例えば、全選択電圧は±２２Ｖで、半選択電圧は±１２Ｖで、非選択電圧は±５Ｖで、１．５ｍｓの期間、低周波パルスが印加される。従って、Ｖ２Ｔは、全選択電圧印加時にはＵ’で示す７２６Ｖ２ｍｓに、半選択電圧印加時にはＲ’で示す２１６Ｖ２ｍｓに、非選択電圧印加時には５０Ｖ２ｍｓになる。このように、同程度のエネルギー印加で、印加時間を短縮できる。
【００９７】
以上、全選択電圧と半選択電圧のＶ２Ｔの比率を２〜４の範囲とする実施形態のコレステリック液晶パネルの構造および駆動周波数について説明した。次に、このようなコレステリック液晶パネルを使用した実施形態の表示装置を説明する。
【００９８】
なお、実施形態の表示装置を説明において、特願２００８−００１９５７号の記載内容は、ＰＣＴ／ＪＰ２００７／７００９３の記載内容と共に、参照され、組み入れられるものとする。
【００９９】
図２０は、実施形態で使用する表示素子１０の構成を示す図である。図２０に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、図１４を参照して説明した上記の実施形態のパネルと同様の構成を有するが、波長特性が異なる。パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。
【０１００】
図２１は、実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。
【０１０１】
電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。
【０１０２】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
【０１０３】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。
【０１０４】
コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能なドライバＩＣは、様々なものが使用可能である。
【０１０５】
セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。また，階調変換の前後に，コントラスト強調処理などの画質向上処理を行うこともできる。
【０１０６】
次に、実施形態の表示装置における画像の書込み動作を説明する。
【０１０７】
図２２は、画像の書込み動作を示す図である。画像の書込み動作は、全画素をプレーナ状態にリセットするリセット処理と、リセット後に画素に選択的に階調パルスを印加して、プレーナ状態とフォーカルコニック状態が混在した中間調状態にする書き込み処理と、を有する。リセット処理は、初期化ステップとも称する。書き込み処理は、階調ステップとも称する。書き込み処理は、７個のサブフレームＳＢ１〜ＳＢ７を有する。各サブフレームでは、スキャン動作を行い、全面の画素に選択的に階調パルスを印加する。７個のサブフレームＳＢ１〜ＳＢ７で印加される階調パルスは、幅が異なる。
【０１０８】
図２３の（Ａ）は、リセット処理におけるコモンドライバ２８およびセグメントドライバ２９のオンとオフの出力電圧を示し、図２３の（Ｂ）は、リセット処理時に画素に印加される電圧を示す。リセット処理における電圧印加は全画素同時に行われるので、リセット処理は短時間で完了する。従って、応答特性の領域Ｑの傾きなどはリセット処理の処理時間には関係しない。
【０１０９】
図２４は、リセット処理の概略を説明する図である。
【０１１０】
まず、図２４の（Ａ）に示すような書込み済みの表示がある。これに対して、セグメントドライバ２９の出力電圧をすべてグランド（ＧＮＤ）レベルにした上で、コモンドライバ２８の全出力ラインを選択状態にする。出力電圧をすべてＧＮＤレベルにするのは、ＳＴＮドライバなどが有する電圧オフ機能（／ＤＳＰＯＦ）をアサートすれば好適である。
【０１１１】
次に、この／ＤＳＰＯＦをネゲートすると、選択された全ラインに＋３６Ｖが印加され、図２４の（Ｂ）に示すように、全画素がホメオトロピック状態になる。
【０１１２】
次に、選択された全ラインに印加した電圧を＋３６Ｖから−３６Ｖに反転させる。この電圧の反転は、汎用ドライバの極性信号（ＦＲ）を反転させればよい。この処理でのコモンドライバ２８およびセグメントドライバ２９の各電圧設定値は何通りもあり得るが、図２３の（Ａ）に示すような電圧設定だと、セグメントドライバ２９からの出力値によらず、全画素の±３６Ｖを印加できるために好ましい。
【０１１３】
この場合の＋３６Ｖと−３６Ｖの印加時間は、表示素子の構成によって適正値が異なるが、実施形態では、数ｍｓ乃至数十ｍｓのパルス幅のパルスとした。
【０１１４】
最後に、−３６Ｖを０Ｖにすると、全画素はホメオトロピック状態からプレーナ状態に切り替わり、図２４の（Ｃ）に示すような白状態になる。この−３６Ｖから０Ｖへの切替は、上記の汎用ドライバが有する／ＤＳＰＯＦを用いるのが好ましい。この／ＤＳＰＯＦを用いると、ドライバＩＣの短絡回路で強制的に放電するため、表示素子に充放電された放電時間を短くできる。プレーナ状態への遷移は、電圧パルスの急峻性が必要なので、この／ＤＳＰＯＦを用いた強制放電は、サイズが大きな表示素子の場合でも確実にプレーナ状態にリセットすることが可能である。
【０１１５】
図２５の（Ａ）は書き込み処理におけるコモンドライバ２８およびセグメントドライバ２９のオンとオフの出力電圧を示し、図２５の（Ｂ）はその出力電圧による画素印加電圧を示す。図示のように、全選択電圧が±２４Ｖで、半選択電圧が±１４Ｖで、非選択電圧が±５Ｖである。各サブフレームＳＢ１〜ＳＢ７では、異なるパルス幅で、このパルス電圧が印加される。なお、各サブフレームＳＢ１〜ＳＢ７で、電圧設定を異ならせることも可能である。例えば、かなり明るい階調（極ハイライト）のように領域Ｐと領域Ｑの境界付近では上記のＶ２Ｔの設定を用いると、階調再現性が低下する場合がある。そこで、極ハイライトのように領域Ｑの両端に近い特殊な階調の場合は、階調再現性を優先したＶ２Ｔの設定を用いることも可能である。
【０１１６】
図２６は、書き込み処理における、サブフレームＳＢ１〜ＳＢ７のパルス幅と、階調レベルに対して選択するサブフレームの一例を示す図である。すべてのサブフレームＳＢ１〜ＳＢ７における全選択電圧、半選択電圧、非選択電圧は、それぞれ等しく、±２４Ｖ、±１４Ｖ、±５Ｖである。サブフレームＳＢ１〜ＳＢ７の印加パルスのパルス幅は、それぞれ１．０ｍｓ、０．５ｍｓ、０．３ｍｓ、０．６ｍｓ、１．７ｍｓ、０．９ｍｓ、３．５ｍｓである。階調レベルは０から１５の１６レベルで、階調レベルに応じて、オン（ＯＮ）する各サブフレームを選択する。これにより、各階調レベルに応じて、累積時間で示した時間パルスが印加される。例えば、階調レベル６の画素は、ＳＢ１−ＳＢ４、ＳＢ６でＯＮし、累積時間は３．３ｍｓになる。
【０１１７】
各サブフレームでは、スキャンドライバ２８が設定されたパルス幅のスキャンパルスを、順次印加ライン（電極）位置を変えながら印加し、セグメントドライバ２９は、スキャンパルスの印加に同期して、書き込みを行う画素の電極に全選択電圧を、書き込みを行わない画素の電極に半選択電圧を印加する。スキャンドパルスが印加されるライン以外の画素には非選択電圧が印加される。
【０１１８】
図２６に示すように、書き込み処理においてサブフレームが進むに従って、低階調の混在率が増え、書き込みが完成に近づいていく。
【０１１９】
なお、ここではすべてのサブフレームの印加電圧は同一電圧としたが、パルス幅に応じて応答特性が異なるので、サブフレームごとに全選択電圧、半選択電圧、非選択電圧の設定値を切り替えて、より短い時間で書き込みが行えるようにすることも可能である。
【０１２０】
また、書き込み時間を短縮するためのパルス幅および全選択電圧、半選択電圧、非選択電圧の設定は、一部のサブフレームについてのみ行い、ほかのサブフレームについては、階調均一性などを重視して設定するようにしてもよい。例えば、前述の階調むらの許容範囲からの設定にととまらず、極めて高い階調均一性を重視する場合には、表示むらが比較的目立たないシャドウ（暗階調）の書き込みについては、具体的にはパルス幅の大きなサブフレームでは、上記のＶ２Ｔの条件を考慮して短時間での書き込みを考慮した設定を行い、ほかのサブフレームでは書き込み時間が長くなっても階調設定精度が高い設定を行う。また、書き込み時間を重視する場合には、すべてのサブフレームで短時間での書き込みを考慮した設定を行う。
【０１２１】
以上の実施形態を説明したが、開示の技術はこれに限定されるものでないことはいうまでもない。
【図面の簡単な説明】
【０１２２】
【図１】図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。
【図２】図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。
【図３】図３は、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。
【図４】図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス幅のパルスによる反射率の変化を説明する図である。
【図５】図５は、階調パルス印加時のドライバ出力電圧と液晶印加電圧を示す図である。
【図６】図６は、実際に印加される対称パルスの例を示す図である。
【図７】図７は、液晶に印加する初期化パルス、パルス幅の異なる複数の階調パルスの例を示す図である。
【図８】図８は、表示装置における画像書き込み中の状態を示す図である。
【図９】図９は、実施形態の書き込み処理においてコレステリック液晶に印加するパルス電圧に対する液晶の応答特性（明度低下）を模式的に示す図である。
【図１０】図１０は、構成の異なる複数種類の表示パネルを作成して、全選択電圧・半選択電圧・非選択電圧の各種の組合せで階調書込みを行い、クロストークがなく、良好なコントラストが得られる条件で書き込みに要する時間を調べた結果を示す図である。
【図１１】図１１は、図１０の結果を規格化して示した図である。
【図１２】図１２は、全選択電圧および半選択電圧を変化させる時の関係を説明する図である。
【図１３】図１３は、全選択電圧と半選択電圧のＶ２Ｔの比率の下限を説明する図であり、（Ａ）は明度Ｙで応答特性を表した場合を示し、（Ｂ）は同じ応答特性を均等色空間の明度指標のＬ＊で表した場合を示す。
【図１４】図１４は、実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。
【図１５】図１５は、特定のプレティルト角になるような処理を行っていないパネルの応答特性Ｊと、配向膜にあるプレティルト角になるような処理を行ったパネルの応答特性Ｋを示す図である。
【図１６】図１６は、液晶層１２の厚さの異なるパネルの応答特性を示す図である。
【図１７】図１７は、パルス印加の累積時間は同じであるが、周波数が異なる３つの波形を印加した場合の応答特性を示している。
【図１８】図１８は、図１７の応答特性を得るために使用した低周波、中周波および高周波のパルスの例を示す。
【図１９】図１９は、低周波パルスと高周波パルスの応答特性を比較する図であり、（Ａ）が低周波パルス印加時の応答特性を、（Ｂ）は高周波パルス印加時の応答特性を示す。
【図２０】図２０は、実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。
【図２１】図２１は、実施形態のカラー表示装置の概略構成を示す図である。
【図２２】図２２は、実施形態におけるリセット処理および書き込み処理を説明する図である。
【図２３】図２３は、実施形態におけるリセット処理でのドライバ出力電圧と印加電圧を示す図である。
【図２４】図２４は、実施形態におけるリセット処理での、全面プレーナリセット処理を説明する図である。
【図２５】図２５は、実施形態における書き込み処理でのドライバ出力電圧と印加電圧を示す図である。
【図２６】図２６は、書き込み処理における、サブフレームＳＢ１〜ＳＢ７のパルス幅と、階調レベルに対して選択するサブフレームを示す図である。
【符号の説明】
【０１２３】
１０    表示素子
１１    上側基板
１２    液晶層
１３    下側基板
１４    上側電極層
１５    下側電極層
１７    吸光層
１８    制御回路
２１    電源
２２    昇圧部
２３    電圧切替部
２４    電圧安定部
２７    制御回路
２８，２８Ｒ，２８Ｇ，２８Ｂ    コモンドライバ
２９，２８９，２９Ｇ，２９Ｂ    セグメントドライバ
【図１】
2010128365.tif 000003
【図２】
2010128365.tif 000004
【図３】
2010128365.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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