(57)【要約】【課題】予備のアレーによって、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法を提供する。【解決手段】超伝導デジタルアナログ変換回路は、マイクロ波分配回路を構成するすべてのアレーユニットは２分岐を繰り返し行うように接続し、アレーユニットはデシマルアレーとバイナリアレーから構成し、アレーユニットはジョセフソン素子を含み周波数−電圧変換器を構成する。アレーユニットの数は、実行に必要な実行用アレー１１としてのアレーユニット数を満足しながら、全アレーユニット数は２のべき乗個でなければならないとする条件を満足する最小限の代替アレー１２の数とし、この最小限の代替アレーの数を有することによりチップサイズと接合実装密度の両方を必要最小限にする条件を満足するように構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
マイクロ波分配回路を構成するすべてのアレーユニットは２分岐を繰り返し行うように接続し、
前記アレーユニットはデシマルアレーとバイナリアレーから構成し、
前記アレーユニットはジョセフソン素子を含み周波数−電圧変換器を構成し、
前記アレーユニットの数は、実行に必要な実行用アレーとしてのアレーユニット数を満足しながら、全アレーユニット数は２のべき乗個でなければならないとする条件を満足する最小限の代替アレー数とし、この最小限の代替アレー数を有することによりチップサイズと接合実装密度の両方を必要最小限にする条件を満足するように構成したことを特徴とする超伝導デジタルアナログ変換回路。
【請求項２】
前記アレーユニットは、任意数のデシマルアレーと、前記デシマルアレー１つの出力電圧値を複数電圧値に量子化する１つのバイナリアレーから構成することを特徴とする請求項１記載の超伝導デジタルアナログ変換回路。
【請求項３】
前記実行用アレーの数を１０とし、前記代替アレーの数を６としたことを特徴とする請求項１又は２記載の超伝導デジタルアナログ変換回路。
【請求項４】
前記実行用アレーおよび前記デシマルアレーは、１つをバイナリアレーとし残りをデシマルアレーとすることを特徴とする請求項１乃至３のいずれか１項記載の超伝導デジタルアナログ変換回路。
【請求項５】
請求項１記載の超伝導デジタルアナログ変換回路において、
必要な個数のセルにバイアス電流を供給することで、出力電圧をアレーユニットの出力電圧きざみで得られるように駆動することを特徴とするバイアス電流の駆動方法。
【請求項６】
最初に前記バイナリアレーを駆動することを特徴とする請求項５記載のバイアス電流の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、見かけ上の作製歩留まりを改善するために予備アレーを設けたデシマルアレーと、高分解能を得るためのバイナリアレーを組み合わせた電圧標準用超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法に関する。
【背景技術】
【０００２】
現在、直流電圧の国家標準はジョセフソン効果によって量子化された精度の高い１０Ｖが用いられている。一方、交流の標準については交流を熱電変換素子で直流の実効値に変換した交直変換標準が用いられている。交流電圧については量子化された電圧に基づいておらず、ジョセフソン効果によって直接量子化された交流電圧を発生させることが期待されている。
ジョセフソン電圧標準装置は、周波数を電圧に正確に変換できる交流ジョセフソン効果という物理法則に基づいており、周波数−電圧変換器とみなすことができる。
図３はジョセフソン接合に周波数ｆの電磁波を与えたときの電流電圧特性を示しており
縦軸は電流（Ｉ）軸で、横軸は電圧（Ｖ）軸である。
ジョセフソン接合にマイクロ波を与えると、電圧Ｖ＝ｎｆ／ＫＪ  （ＫＪ＝４８３５９７．９ＧＨｚ／Ｖ；ジョセフソン定数、ｎは任意の整数）に定電圧ステップ３が得られる。このステップ電圧はシャピロステップとよばれる。接合１個あたりのステップ電圧は比較的小さいが、複数の接合を直列にすることで必要な電圧出力を得ることができる。接合に電流を流さないとき接合は超伝導状態にあり抵抗値がゼロであるため接合両端の電圧もゼロである。接合にバイアス電流４を与えるとステップ電圧３が接合の両端に現れる。バイアス電流をオンにしたりオフにしたりすることで、接合の出力電圧をゼロか有限値かに制御することができる。
【０００３】
図４は２進法に基づいたプグラマブル電圧標準用デジタル−アナログ変換器の概念図である。
マイクロ波入力端子５とマイクロ波終端抵抗６との間にジョセフソン接合の数が２のべき乗個であるアレーが直列になっており、最小のアレーの接合数はｍ個で、最大アレーの接合数はｍ×２＾ｋ個である。ｍは最小ビットＬＳＢ（Least Significant Bit：最下位ビット）の接合数、ｋは整数で解像度に相当する。このバイナリアレーにバイアス電流を２進数の規則に基づいてオンにしたりオフにしたりすることで最小桁の接合数がｍ個でビット数がｋビットのＤ／Ａ変換をおこない、出力電圧端子８に任意電圧を発生することができる。
例えば、分解能が８ビットで、最小桁の接合数が１２８接合の場合、１２８個、２５６個、５１２個、１０２４個、２０４８個、４０９６個、８１９２個、１６３８４個のジョセフソン接合を含むアレーを直列に配置すればよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１７２６９２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ジョセフソン接合アレーにおいて、１６ＧＨｚのマイクロ波バイアスで１０Ｖの出力電圧を得るためには約３２万個のジョセフソン接合が必要になる。しかし、作製歩留まりが十分大きくないためジョセフソン接合の欠陥のない完全アレーを得るのが困難であった。欠陥のあるアレーを置き換えるための予備のアレーをあらかじめ用意しておけば見かけ上の歩留まりは改善される。
しかしながら、予備のアレーを使うためには回路規模が大きくなりすぎるか、２進法の規則からずれてしまうという問題点があった。
図５はすべて２進法に基づいたバイナリアレーで予備のアレーを用意した場合の実施例の等価回路である。
【０００６】
マイクロ波入力端子５に入力されたマイクロ波は、マイクロ波分配回路１３によって６４本のアレーに供給される。マイクロ波分配回路は２分岐を繰り返し行うことで行われる。つまり、まず２つに分けて、さらにそれぞれ２分岐することで４つにわける。さらにそれぞれ２分岐すると８つに分けられ、最終的に６４本に分けられ、６４本のジョセフソン接合アレーにマイクロ波が供給される。６４本のジョセフソン接合アレーのうち３２本で１０Ｖ出力のバイナリアレー１５を構成し、残りの３２本のアレーは欠陥があった場合の予備である。
【０００７】
このように予備のアレーを用意することで、見かけ上の作製歩留まりを改善することが可能になるはずであった。
ところが、このように冗長度が１００％となる予備のアレーを設けた場合、チップサイズと接合実装密度の両方が大きくなってしまう。経験上、接合密度が大きくなると作製歩留まりは逆に悪くなり、チップサイズが大きくなると１枚のウェハーから得られるチップ数が減少するため、チップの生産数が極端に減少してしまう傾向があった。
【０００８】
従来、冗長度を１００％にすると、１０Ｖチップを２つ実装する必要があった。これを考えるとき、常識的には、例えば、３２本のジョセフソン接合アレーに対して５０％の１６本を予備として４８本のアレーにすればよいのではないかと考えるであろう。
しかし、条件（１）として、マイクロ波分配回路は２分岐を繰り返すためにアレーの本数は２のべき乗個でなければならない。４８本のアレーというのは分岐の回数を途中で部分的に減らすことで可能であるが、この場合分岐の多いところと少ないところでマイクロ波パワーにバラツキが生じるためアレーごとにマイクロ波の動作マージンがずれてしまう。アレーの数がべき乗個でなければならないという制限の下で、２進数に基づいたバイナリアレーを用いる場合冗長度が１００％になり回路規模が大きくなるという問題は避けられなかった。大規模な回路を作製できる十分な歩留まりがあれば問題は無いが、その場合ははじめから予備のアレーを設ける必要は無い。さらに条件（２）として、チップサイズと接合実装密度の両方を必要最小限にする必要がある。
【０００９】
本発明の目的は、上記問題点に鑑み、予備のアレーによって、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
図１は本発明のプログラマブル電圧標準用デジタル−アナログ変換器の概念図である。図１のデシマルアレー１１は、接合数ｎ（ｎは任意の整数）個のアレーユニットＡＵが１０個直列に接続されている。それぞれのアレーの出力電圧を１Ｖにしておくと、０Ｖから１０Ｖまで電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、０Ｖから１０Ｖまでの出力電圧を１Ｖきざみで得られる。
【００１１】
図１の予備の桁（アレー）１２は、上記アレーユニットＡＵが６個直列に接続されている。デシマルアレー１１にマージン不足などの不良があった場合に代替アレーとして使用する。デシマルアレー１１と予備のアレー１２で合計１６個のアレーセルを編成する。その中から特性が良好な１０個のセルを選択し、実行用デシマルアレー１１Ａとして１０進数の規則に従ってバイアス電流を供給して出力端子８ａ、８ｂ間に最大出力電圧１０Ｖを得る。１６個のセルのうち６個を予備とすることで、見かけ上の作製歩留まりを改善することができる。さらに、実際に使用するアレーユニット数が１０個で、予備のアレーユニット数が６個であることから、冗長度は６０％となるので回路規模や作製歩留まりの点で作製しやすくなる。アレーユニットＡＵ数が１６は、２４なのでアレーの本数は２のべき乗個でなければならないとする上記（１）の条件を満足する。
【００１２】
また、アレーユニットＡＵ数が１６は、実行に必要な実行用デシマルアレー１１ＡとしてのアレーユニットＡＵ数１０を満足しながら、本数は２のべき乗個でなければならないとする上記（１）の条件を満足する最小限の代替アレー数６をとり、この最小限の代替アレー数６を有することにより上記（２）の条件を満足する。
これにより、アレーユニットＡＵ数が１６は、上記条件（１）と（２）の両方を満足する最小の数字になる。
この結果、アレーユニットＡＵ数１６は、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路を構成することができる。
【００１３】
本発明は、予備のアレーによって見かけの歩留まりを改善することができる。つまり、本願発明は、予備の回路の冗長度と作製歩留まりのうまい折り合いを与えてくれる。
なお、１Ｖずつ１０進法で電圧を得ることにすると分解能が著しく不足してしまう場合、デシマルアレーの最小桁のセルを図２に示すような１０ｂｉｔのバイナリアレー１８ａ、１８ｂとすれば分解能を補うことが可能になる。
デシマルアレー１１は、接合数ｎ（ｎは任意の整数）個のアレーユニットＡＵが例えば１０個直列に接続されている。バイアス電流の駆動方法は、それぞれのアレーの出力電圧を１Ｖにしておくと、０Ｖから１０Ｖまでの任意の電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、０Ｖから１０Ｖまでの出力電圧を１Ｖきざみで得られる。
【００１４】
デシマルアレーの最小桁のセルを図２に示すような１０ｂｉｔのバイナリアレー１８ａ、１８ｂとしたものでは、バイナリアレー１８ａ、１８ｂでビット数のカウントを行い、桁上げが生じたときには、デシマルアレーを駆動する。測定単位として１Ｖをバイナリアレー１８ａ、１８ｂの桁数で細分することができるようになる。
【発明の効果】
【００１５】
予備のアレーによって見かけの歩留まりを改善する目的で、バイナリアレーに予備のアレーを追加するが、実際には回路規模が大きすぎると歩留まりがさらに悪化するなど、いろいろと制約がある。
バイナリＤ／Ａ変換器で予備のアレーを追加するには、新たにマイクロ波分配回路を開発しない限り、どうしても２倍の回路になってしまい、回路規模が大きくなるのを避けられない。
本発明は、これらの制約を解決するもので、バイナリアレーにデシマルアレーを組み合わせて超伝導デジタルアナログ変換回路およびバイアス電流の駆動方式を構成する。
この結果、本発明は、回路規模が大きくなる従来のバイナリＤ／Ａ変換回路を用いず、回路規模を小さくする１０進法に基づいたデシマルアレーを採用して従来のものに比べ回路規模が大きくなるのを避け、真の歩留まりを改善することができる。また、本発明は、予備のアレーによって見かけの歩留まりを改善することにより、予備の回路の冗長度と作製歩留まりのうまい折り合いを与えてくれる。
【００１６】
本発明のアレーユニットＡＵ数が１６は、実行に必要な実行用アレー１１ＡとしてのアレーユニットＡＵ数１０を満足しながら、本数は２のべき乗個でなければならないとする上記（１）の条件を満足する最小限の代替アレー数６をとり、この最小限の代替アレー数６を有することにより上記（２）の条件を満足する。実行用アレー１１Ａは、バイナリアレーと設定電圧のセルからなる。
これにより、アレーユニットＡＵ数が１６は、上記条件（１）と（２）の両方を満足する最小の数字の条件をも満足させることができる。
アレー１１は、接合数ｎ（ｎは任意の整数）個のアレーユニットＡＵが１０個直列に接続されている。
【００１７】
１Ｖずつ１０進法で電圧を得ることにすると分解能が著しく不足してしまう場合、デシマルアレーの最小桁のセルを図２に示すような１０ｂｉｔのバイナリアレー１８ａ、１８ｂとして分解能を補うようにする。
バイアス電流の駆動方法は、それぞれのアレーの出力電圧を１Ｖにしておくと、０Ｖから１０Ｖまでの任意の電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、０Ｖから１０Ｖまでの出力電圧を１Ｖきざみで得られる。
デシマルアレーの最小桁のセルを図２に示すような１０ｂｉｔのバイナリアレー１８ａ、１８ｂとしたものでは、バイナリアレー１８ａ、１８ｂでビット数のカウントを行い、桁上げが生じたときには、デシマルアレーを駆動する。測定単位として１Ｖをバイナリアレー１８ａ、１８ｂの桁数で細分することができるようになる。
【図面の簡単な説明】
【００１８】
【図１】本発明のデシマルバイナリアレーの概念図である。
【図２】本発明の実施例の等価回路図である。
【図３】ジョセフソン接合の電流電圧特性図である。
【図４】従来のバイナリアレーの概念図である。
【図５】従来の予備回路を持つバイナリアレーの実施例の等価回路図である。
【発明を実施するための形態】
【００１９】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例】
【００２０】
図２は実際に作製した本発明のプログラマブル電圧標準用デジタル−アナログ変換器の等価回路である。
図２のマイクロ波入力端子５に入力されたマイクロ波は、マイクロ波分配回路１３によって３２（＝２５）本に分割されＤＣブロックキャパシタ１４を介してさらに２本のアレーに分割され合計６４（＝２６）本のジョセフソン接合アレーに均等に分割され供給される。６４本のアレーは４本ずつ１Ｖのセル１９ａ、１９ｂにまとめられる。
実行用アレーとして、１Ｖ９ビットのバイナリアレー１８ａと９個の１Ｖセルのデシマルアレー１９ａで出力電圧端子１６に最大１０Ｖの出力電圧を得ることができる。
予備のアレーとして、１Ｖ９ビットのバイナリアレー１８ｂと５個の１Ｖセルのデシマルアレー１９ｂで予備電圧端子１７に最大６Ｖの出力電圧を得ることができる。
【００２１】
デシマル配置とバイナリ配置の混在したジョセフソン接合アレーでデジタル−アナログ変換器を構成し、このＤＡ変換器をＳｉウェハー等の半導体基板上に作製し、チップ状に切り出したものをジョセフソン電圧標準チップという。チップを冷却するための冷凍機、マイクロ波源、バイアス電流源など電圧標準として動作させるのに必要な装置一式をジョセフソン電圧標準装置という。
本願発明のデシマル−バイナリ混合型のジョセフソン接合アレーを用い電圧標準装置を構成することによって、見かけ上の作製歩留まりを大幅に改善することが可能になる。
【００２２】
本発明により１０Ｖ出力が得られる大規模ジョセフソン集積回路が容易に得られるようになるので、０Ｖ〜１０Ｖの間の任意電圧での校正や、さらに直線性の校正として使用するために第３者に電圧標準チップを提供することが可能になり、さらにバイアス回路を高速化することで量子化された交流標準電圧を発生させることもできる。
アレー１１は、接合数ｎ（ｎは任意の整数）個のアレーユニットＡＵが１０個直列に接続されている。バイアス電流の駆動方法は、それぞれのアレーの出力電圧を１Ｖにしておくと、０Ｖから１０Ｖまでの任意の電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、０Ｖから１０Ｖまでの出力電圧を１Ｖきざみ又は更にデジタルビット数で細分した電圧値で得られる。
【符号の説明】
【００２３】
１：電流軸
２：電圧軸
３：ステップ電圧（シャピロステップ）
４：バイアス電流
５：マイクロ波入力端子
６：マイクロ波終端
７：バイアス電流入力端子
８ａ、８ｂ：出力電圧端子
９：最小ビット（ｍ個の接合）
１０：バイナリアレー
１１：デシマルアレー
１２：接合予備
１３：マイクロ波分配回路
１４：ＤＣブロックキャパシタ
１５：１０Ｖバイナリアレー
１６：（１０Ｖ）出力電圧端子
１７：予備電圧端子
１８ａ、１８ｂ：１Ｖ  ９ビットバイナリアレー
１９ａ、１９ｂ：１Ｖセル
ＡＵ：アレーユニット
【図１】
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【図３】
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【図４】
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【図２】
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【図５】
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