(57)【要約】【課題】電圧制御発振器VCOの出力信号と参照信号との位相差をデジタル信号として高精度に検知できる位相比較器、PLL回路、及び位相比較器の制御方法を提供する。【解決手段】各々複数段縦列接続され、基準信号および対象信号が入力される遅延回路と、各々の段の遅延時間の差により、基準信号と対象信号との位相差を出力する保持回路と、その出力結果を元に、遅延素子の時間差及び大小を変更する論理回路とを備えた。【選択図】図１
2010119077.tif 000002
【特許請求の範囲】
【請求項１】
各々複数段縦列接続され、基準信号および対象信号が入力される遅延回路と、各々の段の遅延時間の差により、前記基準信号と前記対象信号との位相差を出力する保持回路と、その出力結果を元に、前記遅延素子の時間差及び大小を変更する論理回路とを備えたことを特徴とする位相比較器。
【請求項２】
前記遅延回路は、第１の信号を遅延する複数の遅延素子が縦列接続された第１の遅延回路と、第２の信号を遅延する複数の遅延素子が縦列接続された第２の遅延回路とを有し、
前記保持回路は、前記第２の遅延回路の遅延素子により順次遅延された前記第２の信号に従って、前記第１の遅延回路の遅延素子により順次遅延された前記第１の信号を取り込むことにより、前記第１の信号と第２の信号の相対的な位相関係を表すデジタル値を保持する複数の保持回路を有し、
前記論理回路は、前記第１の遅延素子及び前記第２の遅延素子の遅延時間の差及び大小関係を、前記第１の信号と前記第２の信号間の相対的な位相の進み/遅れに応じて変化させることを特徴とする請求項１記載の位相比較器。
【請求項３】
前記遅延回路は、第１の信号を遅延する複数の遅延素子が縦列接続された第１の遅延回路と、第２の信号を遅延する複数の遅延素子が縦列接続された第２の遅延回路とを有し、
前記保持回路は、前記第２の遅延回路の遅延素子により順次遅延された前記第２の信号に従って、前記第１の遅延回路の遅延素子により順次遅延された前記第１の信号を取り込むことにより、前記第１の信号と前記第２の信号の相対的な位相関係を表すデジタル値を保持する複数の保持回路を有し、
前記第２の信号は、前記第１の信号を前記第３の信号に従ってリタイミングすることにより生成されており、前記論理回路は、前記第１の遅延素子及び前記第２の遅延素子の遅延時間の差及び大小関係を、前記第１の信号と前記第２の信号との間の相対的な位相の進み/遅れに応じて変化させることを特徴とする請求項１記載の位相比較器。
【請求項４】
前記遅延回路は、第１の信号を遅延する複数の遅延素子が縦列接続された第１の遅延回路と、第２の信号を遅延する複数の遅延素子が縦列接続された第２の遅延回路と、前記第２の遅延回路の遅延素子により順次遅延された前記第２の信号に従って、前記第１の遅延回路の遅延素子により順次遅延された前記第１の信号を取り込むことにより、前記第１の信号と前記第２の信号との相対的な位相関係を表すデジタル値を保持する複数の第１保持回路と、第３の信号を遅延する複数の遅延素子が縦列接続された第３の遅延回路とを有し、
前記保持回路は、前記第３の遅延回路の遅延素子により順次遅延された前記第３の信号に従って、前記第１の遅延回路の遅延素子により順次遅延された前記第１の信号を取り込むことにより、前記第１の信号と前記第３の信号との相対的な位相関係を表すデジタル値を保持する複数の第２保持回路とを有し、
前記第２の信号は、前記第１の信号を第４の信号に従ってリタイミングすることにより生成し、前記第３の信号は、前記第１の保持回路で用いたものと異なるタイミングの前記第４の信号に従って、前記第１の信号をリタイミングすることにより生成されており、
前記論理回路は、前記第１の遅延素子及び前記第２の遅延素子の遅延時間の差及び大小関係を、前記第１の信号と前記第２の信号との間の相対的な位相の進み/遅れに応じて変化させ、前記第１の遅延素子及び前記第３の遅延素子の遅延時間の差及び大小関係を、前記第１の信号と前記第３の信号との間の相対的な位相の進み/遅れに応じて変化させることを特徴とする請求項１記載の位相比較器。
【請求項５】
前記遅延回路は、第１の信号を遅延する複数の遅延素子が縦列接続された第１の遅延回路と、第２の信号を遅延する複数の遅延素子が縦列接続された第２の遅延回路とを有し、
前記保持回路は、前記第２の遅延回路の遅延素子により順次遅延された前記第２の信号に従って、前記第１の遅延回路の遅延素子により順次遅延された前記第１の信号を取り込むことにより、前記第１の信号と前記第２の信号の相対的な位相関係を表すデジタル値を保持する複数の保持回路を有し、
前記第２の信号は、前記第１の信号を前記第３の信号に従ってリタイミングすることにより生成されており、そのリタイミング手段は前記第１の信号の立ち上がり及び立ち下がりの両エッジで行われ、前記論理回路は、前記第１の遅延素子及び前記第２の遅延素子の遅延時間の差及び大小関係を、前記第１の信号と前記第２の信号との間の相対的な位相の進み/遅れに応じて変化させることを特徴とする請求項１記載の位相比較器。
【請求項６】
前記各遅延回路は、一つのバッファ回路と、一端が該バッファ回路の出力端子に接続され、前記論理回路によりオン・オフされる複数のスイッチと、一端が前記スイッチの他端にそれぞれ接続され他端が接地された同一サイズの複数の容量素子とで構成されていることを特徴とする請求項１から４の何れか一項記載の位相比較器。
【請求項７】
請求項１から５の何れか一項記載の位相比較器を用いたことを特徴とするＰＬＬ回路。
【請求項８】
基準信号および対象信号を、各々複数段縦列接続した遅延素子に入力し、各々の段の遅延時間の差により、前記基準信号と前記対象信号との位相差をデジタル出力し、その出力結果を元に、前記遅延素子の時間差及び大小を変更することを特徴とする位相比較器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較器及びその制御方法に関する。
【背景技術】
【０００２】
IEEE802.11a/gのWLAN(Wireless Local Area Network)などの高速無線通信方式は、限られた周波数帯域内で、効率的に大容量の信号伝送を行うために、16QAM(Quadrature Amplitude Modulation:直交振幅変調)、64QAMなどの高度変調を導入している。これら無線通信に用いられる無線用のチップでは、デジタル信号処理部の消費電力が大きいために、比較的低速なIEEE802.11bのWLANを除き、携帯電話などの端末への内蔵が進んでいない。
【０００３】
近年、このような信号処理を低消費電力で行うことを目的として、微細CMOS(Complementary Metal-Oxide Semiconductor:相補型金属酸化膜半導体)デバイスのベースバンドへの適用が進められており、それに伴いベースバンドの電源電圧は低くなっている。今後は、低コスト化のために、デジタル部とRF部を一体化した、いわゆるシステムオンチップ(System on Chip:SoC)化が加速される傾向にある。この場合、微細デバイスでRF部も作る必要があるために、RF回路も低電圧動作が必要になってくる。
しかしながら、本発明に関連するアナログ方式をベースとしたRF(Radio Frequency:無線周波数)回路では、微細化による素子特性変動を考えると、これ以上の低電圧化は困難である。低電圧化により、大きな影響を受けるRFブロックのひとつに、PLL(Phase Locked Loop:位相同期ループ)回路がある。
【０００４】
図１０は、本発明に関連するアナログ型PLL回路の例である。
図１０において、１は位相比較器、２はチャージポンプ、３はループフィルタ、４は電圧制御発振器(VCO: Voltage Controlled Oscillator)、５は分周器である。
【０００５】
この図１０に示したPLL回路の動作を以下に説明する。
位相比較器１は、基準信号FREFと、電圧制御発振器VCOの出力信号を分周した信号CKVとを比較した結果に基づいて、出力信号Ｓ１、Ｓ２を発生する。信号Ｓ１は、基準信号FREFの信号CKVに対する位相の進み量を示す信号であり、信号Ｓ２は信号CKVの基準信号FREFに対する位相の進み量を示す信号である。これらの信号Ｓ１、Ｓ２はチャージポンプ２に入力される。このチャージポンプ２の出力信号Ｓ３は、ループフィルタ３に入力してそこで高周波成分が除去された後、電圧制御発振器VCO４の制御電圧Ｓ４として入力する。
このPLL回路では、基準信号FREF及び信号CKVの周波数及び位相が一致するように動作したときロックして、電圧制御発振器VCO４から得られる周波数(fVCO)が基準信号FREFの分周数倍となる。
【０００６】
電圧制御発振器VCO４の周波数は、例えばインダクタと、MOSバラクタ容量とで構成される共振回路の共振周波数を利用するタイプの場合、MOSバラクタの制御電圧を変化させることで行う。しかし、制御直流電位の変化に対する、周波数の変化量である変調感度を大きくすると、電源雑音や、誘導雑音の影響により、電圧制御発振器VCO４の周波数が変動するという問題がある。この周波数変動の問題を解決するために、変調感度を低く設定しつつ、複数の共振回路を切り替える方式なども提案されている。
【０００７】
一方で、容量の制御範囲は、バラクタの線形領域に限られるために、電源電圧が低下すると、結果的に電圧制御発振器VCOの変調感度を大きくせざるを得ず、チップの外部及び内部の雑音などにより局部発振器の周波数が変動する問題があった。
【０００８】
この周波数の変動の問題を回避する一手段として、デジタル的に電圧制御発振器VCOを制御する回路が発表されている（例えば、特許文献１、非特許文献１参照）。
本発明に関連する技術では、電圧制御発振器VCOのバラクタの制御は、直流電位を印加させるのではなく、時間的にオン・オフを繰り返し、その時間比率を変化させることで行う方式である。時間比率は、一定の周期で行わせると、大きなスプリアス（不要輻射）が発生するので、上述した特許文献１及び非特許文献１では、シグマデルタ(ΣΔ変調)変調器を用いることで、信号をランダム化している。
【０００９】
このPLL回路がどのように、デジタル式の電圧制御発振器VCOの周波数を検出し、制御するかについて、図１１を用いて説明する。
図１１は、本発明に関連するデジタル型PLLのブロック図である。
同図において、基準水晶発振器からの出力である基準信号FREFの位相は、位相検出器５１において、基準信号FREFの立ち上がりごとに、ラッチ１３２で周波数制御語FCWを累積することによって得ている（この周波数制御語FCWは、基準信号FREFに対する電圧制御発振器VCO１３５の出力信号CKVの周波数比、すなわち逓倍数に相当する）。基準水晶発振器の出力信号CKVの位相は、位相検出器５２において、その立ち上がりエッジのクロック遷移の数をラッチ１１８でカウントすることによって得、さらにこの出力を、ラッチ１１９にて基準信号FREFで累積することにより得ている。
【００１０】
各々の位相検出器で算出される位相の関係は、図１２（ａ）〜（ｄ）を用いて具体的に説明する。
図１２（ａ）は、電圧制御発振器VCOの出力信号CKVの位相を検出する回路であり、図１１における位相検出器５２と同一の構成である。この図１２（ａ）では４ビットの加算器及びラッチ回路を用いている。
電圧制御発振器VCOの出力は、図１２（ｂ）に示したように、出力信号CKVの立ち上がりエッジごとに、加算器の数値が累積されていき、基準信号FREFの立ち上がりエッジごとに、その値がラッチされる。この例では、加算器の初期値が０で出力信号CKVのカウントがスタートしており、信号CKV及び基準信号FREFの周波数比が１０の場合を想定している。
【００１１】
一方で、加算器は４ビット構成なので、オーバフローとなる１６以上の数値は０からとしてカウントされる。従って、基準信号FREFのタイミングでのラッチ出力は、０、１０、４、１４、８となる。
【００１２】
一方、基準信号FREFの位相は、図１２(c)の回路で行うが、この回路も図９における位相検出器５１と同一の構成で、ここでは４ビット構成の回路となっている。上述したように、目標逓倍数を示す周波数制御語（FCW）は、「１０」が入力され、基準周波数FREFの立ち上がりごとに、位相信号は１０インクリメントされる。
図１２（ｄ）は、この動作を説明する図であり、加算器の初期値は３である場合を示している。初期値が３で、毎回１０インクリメントされるので、基準信号FREFごとの回路の出力は、３、１３、７、１、１１となる。この図の例では、電圧制御発振器VCOの周波数は、目標と一致しているが、位相が電圧制御発振器VCOの３パルス分だけシフトしている。
【００１３】
検出した電圧制御発振器VCO及び基準信号FREFの位相差信号の検出手段を、再び図１１に戻り説明を行うことにする。これら信号の位相誤差は、位相検出器５１、５２および加減算器１２２を備えた位相比較器８１において行われる。すなわち、上述した２つのデジタル数値を加減算器１２２において単純に算術減算することによって位相誤差を得ている。得られた位相誤差信号は、デジタルループフィルタ１３３によって、高速成分が取り除かれた後に、発振器への利得調整などの処理を行うインターフェイス回路１０７を介して、発振器に帰還されている。
【００１４】
しかしながら、上述した、信号CKVの立ち上がりエッジごとの遷移数の累積による位相検出方法だけでは、電圧制御発振器VCOの発振周期以下の分解能は実現できないので、上記特許文献１の例では、小位相比較器８２を設け、時間デジタル変換器(TDC)８３を用いて微小位相誤差を検出している。時間デジタル変換器(TDC)では、図１３および図１４に示すように、信号CKVの検出された「１」から「０」への遷移の位置は、基準信号FREF１１０のサンプリングするエッジと信号CKVの立ち上がりエッジ３０２の間の遅れ時間Δｔｒで示され、信号CKVの検出された「０」から「１」への遷移の位置は、基準信号FREF（１１０）のサンプリングするエッジと信号CKV１１４の立ち下がりエッジ４００の間の遅れ時間Δｔfで示されている。遅れ時間Δｔｒ、Δｔｆは量子化され、回路の時間分解能Δtresの倍数で示されている。
【００１５】
図１３は、図１１に示したデジタル型PLL回路における小位相比較の原理を説明するタイミング図の一例である。図１４は、図１１に示したデジタル型PLL回路における小位相比較の原理を説明するタイミング図の他の一例である。
ここで、小さな位相誤差ΦFは、Δｔf＞Δｔrである場合には、-Δｔr/2(Δｔf-Δｔr)で与えられ、Δｔr＞Δｔfである場合には、1-Δｔr/2(Δｔr-Δｔf)で与えられる。
【００１６】
図１５は、図１１に示したデジタル型PLL回路における位相比較器のブロック図である。
この位相比較器は、信号CKVの周期以下の位相誤差を検出するための時間デジタル変換器（TDC）８３の回路例である。
図１５に示す時間デジタル変換器５００は、複数のインバータによる遅延要素５０２とラッチ／レジスタ５０４とで構成されている。信号CKV（１１４）は、複数のインバータで順次遅延され、遅延されたベクトルはそれぞれ図示しない基準水晶発振器からの基準クロックFREF（１１０）の立ち上がりエッジでラッチ／レジスタ５０４にラッチされる。インバータアレイの遅れの総計が信号CKV（１１４）のクロック周期を十分カバーする限り、位相誤差をインバータの遅延時間の分解能Δtresまでは検出することが可能である。
【００１７】
図１６は、図１５に示す回路における位相比較器の動作を説明するタイミング図である。
基準水晶発振器からの信号FREF（１１０）の正への遷移６０２で、複数のラッチ／レジスタ５０４がアクセスされ、基準水晶発振器からの信号FREF（１１０）の立ち上がりエッジを基準とする信号CKV（１１４）の遅れを示す複数の値の瞬時値６０４を得る。この瞬時値６０４は、時間差をデジタル値で示すものと見ることができる。
このデジタル値は、加減算器１２３により位相検出器５１の出力と加減算される。加減算器１２３により算出された微小位相誤差信号は、デジタルループフィルタ１３４によって高速成分が除かれ、ΣΔ変調器１０８により変調された後に、電圧制御発振器VCO１３５の周波数を高精度に制御している。
【００１８】
図１７は、本発明に関連する他のデジタル位相検出器として、特許文献２に開示された発明を概略的に示すブロック回路図である。
図１５において、１０１_1〜１０１_nは第１の遅延素子、１０２_1〜１０２_nは第２の遅延素子、１０３_1〜１０３_nはデータ保持回路、１０４は論理回路、REFは基準信号、CKVは対象信号を示している。
【００１９】
このデジタル位相検出器は、対象信号CKVを複数の第１の遅延素子１０１_1〜１０１_nに通過させることで、各第１の遅延素子１０１_1〜１０１_nの遅延時間だけ順次遅延されたFB_1〜FB_nを生成し、さらに基準信号FREFに関しても、これを複数の第２の遅延素子１０２_1〜１０２_nに通過させることで、各第２の遅延素子１０２_1〜１０２_nの遅延時間だけ順次遅延された信号REF_1〜REF_nを生成する。
【００２０】
データ保持回路１０３_1は、対象信号CKVが第１の遅延素子１０１_1〜１０１_nの第一段目の１０１_1で遅延された信号FB_1を、基準信号FREFが第２の遅延素子１０２_1〜１０２_nの第一段目の１０２_1で遅延された信号REF_1の立ち上がりエッジでラッチする。
また、データ保持回路１０３_nは、対象信号CKVが第１の遅延素子n段分の１０１_1〜１０１_nで遅延されたFB_nを、基準信号FREFが第２の遅延素子n段分１０２_1〜１０２_nで遅延されたREF_nのエッジでラッチする。すなわち、この例のデジタル位相検出器におけるデータ保持回路１０３_1〜１０３_nは、対象信号CKVが第１の遅延素子１０１_1〜１０１_nで順次遅延されたFB_1〜FB_nを、基準信号FREFが第２の遅延素子１０２_1〜１０２_nで順次遅延された位相の異なる対象信号REF_1〜REF_nのエッジでラッチし、それぞれ各FB_1〜FB_n及びREF_1〜REF_nの位相の進み／遅れの情報をデジタル信号Ｑ_1〜Ｑ_nとして論理回路１０４に出力する。
【００２１】
図１８は、図１７に示すデジタル位相検出器の動作の一例を説明するためのタイミング図である。なお、図１８は、便宜的に、５つのデータ保持回路１０３_1〜１０３_5による処理を示している。
【００２２】
図１８に示されるように、対象信号CKVは、複数の第１の遅延素子１０１_1〜１０１_5を順次通過することにより、第１の遅延素子１０１（１０１_1〜１０１_5）の一段毎の遅延時間が順次加算された信号FB_1〜FB_5となって、それぞれデータ保持回路１０３_1〜１０３_5のデータ端子Ｄに入力される。
【００２３】
また、基準信号FREFは、複数の第２の遅延素子１０２_1〜１０２_5を順次通過することにより、第２の遅延素子１０２（１０２_1〜１０２_5）の一段毎の遅延時間が順次加算された信号REF_1〜REF_5、それぞれデータ保持回路１０３_1〜１０３_5のクロック端子に入力される。
【００２４】
各データ保持回路１０３_1〜１０３_5は、１０３_1〜１０３_5の信号の立ち上がりタイミングで対応する対象信号FB_1〜FB_5をラッチし、出力Ｑ_1〜Ｑ_5を論理回路１０４に出力する。
【００２５】
さらに、本実施形態のデジタル位相検出器では、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延時間は、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延時間とは異なるように構成されており、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤに応じてデジタル位相検出器の分解能が規定されることになる。
ここで、デジタル位相検出器の分解能は、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤが小さいほど高くなり、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤが大きいほど低くなる。
【００２６】
このように、第１の遅延素子１０１および第２の遅延素子１０２の遅延時間を制御することにより、位相検出分解能を制御することができるが、位相検出分解能と第１の遅延素子１０１および第２の遅延素子１０２の段数との積が検出できる位相差の範囲となる。
【００２７】
ここで、位相比較器関係の技術の一例が特許文献３〜５に記載されている。
特許文献３のデジタル位相ロックループ回路は、「位相のフィードバックを行うことにより入力周波数と出力周波数とを一致させる第１及び第２のループを有し、同期すべきクロック源が失われた場合に同期していたクロック周波数を記憶しておき該周波数を長期保持するデジタル位相ロックループ回路において、予め決められた周波数と前記出力周波数とを比較し、該比較結果を前記第１及び第２のループにおけるフィードバックに用いる第３のループを有する」ものであり、以下のように動作する。
【００２８】
このデジタル位相ロックループ回路によれば、第３のループ内の算出手段において、固定周波数発振器から出力された信号の周波数と出力周波数との差が算出され、算出された差が記憶手段に記憶され、比較手段において、固定周波数発振器から出力された信号の周波数と現在の出力周波数との差と、記憶手段に記憶された差とが比較され、該比較結果に基づいた周波数を有する信号が電圧制御発振器から出力され、それにより、固定周波数発振器から出力された信号の周波数と現在の出力周波数との差と、記憶手段に記憶された差とが等しくなるように制御される。このように、HOLD OVER遷移時に動作する第３のループを新たに設けることで、HOLD OVER動作の長期安定度の向上が図られるとしている。
【００２９】
特許文献４のデジタルPLL回路は、「基準クロックで動作する第１のｎビットレジスタ（ｎは２以上の整数）と、この第１のｎビットレジスタの出力バス値と発振周波数を決定する入力値とを加算するｎビット加算器とからなり、ｎビット加算器の出力バス値を第１のｎビットレジスタへの入力とし、第１のｎビットレジスタの連続した２個の出力バス値のMSBを比較するとともに、第１のｎビットレジスタの連続した２個の出力バス値の絶対値を比較し、第１のｎビットレジスタの連続した２個の出力バス値のMSBの比較結果および第１のｎビットレジスタの連続した２個の出力バス値の絶対値の比較結果に基づいて第１のｎビットレジスタの出力バス値のMSBの遅延量を最適に制御し、第１のｎビットレジスタの出力バス値のMSBの遅延信号を可変周波数発振器出力とするデジタル可変周波数発振器を用い、位相比較タイミングにおける第１のｎビットレジスタの出力する連続した２個の出力バス値の平均値からなる位相比較出力をｎビット加算器へ発振周波数を決定する入力値として入力した」ものであり、以下のように動作する。
【００３０】
このデジタルPLL回路によれば、周波数の低い基準クロックで高い周波数分解能を得ることでき、しかも位相比較を正確に実施でき、かつ可変周波数発振器出力の位相精度を最大０．５基準クロック、つまり０．５基準クロック以下にしたデジタルPLL回路を実現できるとしている。
【００３１】
特許文献５の位相調整回路は、「離散的にデータ信号とクロック信号との位相を調整する位相調整回路であって、クロック信号を遅延させて遅延クロック信号を生成する遅延線と、データ信号と遅延クロック信号との位相を比較する位相比較器と、位相比較器の比較結果に基づいて、第１の遅延制御信号を出力する第１の遅延制御部と、クロック信号の周波数に基づいて、第２の遅延制御信号を出力する第２の遅延制御部とを備え、遅延線は、第１及び第２の遅延制御信号に基づいて、クロック信号に対する遅延クロック信号の遅延量を決定する」ものであり、以下のように動作する。
【００３２】
この位相調整回路によれば、ケーブル等の伝送経路を有するデータ伝送における位相調整回路に関して、デジタル遅延線を利用してもデータレートと遅延線ゲインの関係を最適に設定することが可能となり、低面積、省電力、プロセスポーティング容易化、設計容易化といったデジタル遅延線の優位性と、データ受信性能とを両立することが可能となるとしている。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００２−７６８８６号公報
【特許文献２】特開２００７−１１０３７０号公報
【特許文献３】特開２０００−３１５９４５号公報
【特許文献４】特開２００１−２４４８１０号公報
【特許文献５】特開２００７−１１０３２３号公報
【非特許文献】
【００３４】
【非特許文献１】Journal of Solid-State Circuit, Vol39, No.12, 2004, pp.2278-2291
【発明の概要】
【発明が解決しようとする課題】
【００３５】
以上述べたように、デジタル的に電圧制御発振器VCOを制御することで、微細CMOSデバイスの低電圧動作でも、安定で、高精度な発振信号を実現することができるが、電圧制御発振器VCOの発振周波数が高くなるにつれて、時間分解能への要求が厳しくなることが予想される。
【００３６】
上述した特許文献１に記載の時間分解能は、インバータの遅延時間で決定されるので、半導体製造技術上ある一定以下の遅延時間は実現できない。例えば、８GHzでは１周期が１２５psであるところ、９０nmプロセスでは分解能は２０ps程度となる。また、特許文献２に記載の技術では、分解能を向上させようとすると、単純には、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤを小さく設定する必要がある。検出できる位相差の範囲をある一定量確保するためには、遅延素子の段数を著しく増加させる必要がある。
例えば、分解能を１psとするには、遅延素子の段数は、特許文献１に記載の技術の場合の20倍必要となる。
【００３７】
また、特許文献２に記載の技術で、各遅延素子の遅延時間を一定にしないで、各段で異なるように設定すると必要段数を減らすことが可能であるが、素子ばらつきの影響で、正確な位相差を判別することが出来なくなる問題がある。特許文献３〜５に記載の技術も同様な問題がある。
【００３８】
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、電圧制御発振器VCOの出力信号と参照信号との位相差をデジタル信号として高精度に検知できる位相比較器、PLL回路、及び位相比較器の制御方法を提供することにある。
【課題を解決するための手段】
【００３９】
本発明の位相比較器は、各々複数段縦列接続され、基準信号および対象信号が入力される遅延回路と、各々の段の遅延時間の差により、前記基準信号と前記対象信号との位相差を出力する保持回路と、その出力結果を元に、前記遅延素子の時間差及び大小を変更する論理回路とを備えたことを特徴とする。
【００４０】
本発明のPLL回路は、上記構成の位相比較器を用いたことを特徴とする。
【００４１】
本発明の制御方法は、基準信号および対象信号を、各々複数段縦列接続した遅延素子に入力し、各々の段の遅延時間の差により、前記基準信号と前記対象信号との位相差をデジタル出力し、その出力結果を元に、前記遅延素子の時間差及び大小を変更することを特徴とする。
【発明の効果】
【００４２】
本発明によれば、電圧制御発振器VCOの出力信号と参照信号との位相差をデジタル信号として高精度に検知できる位相比較器、PLL回路、及び位相比較器の制御方法の提供を実現することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態を説明するためのデジタル位相比較器を示すブロック図の一例である。
【図２】図１に示したデジタル位相検出器の動作を説明するためのタイミング図の一例である。
【図３】本発明の第２の実施の形態を説明するための位相比較器のブロック図の一例である。
【図４】本発明の第３の実施の形態を説明するための位相比較器のブロック図の一例である。
【図５】本発明の第３の実施の形態のタイミング図の一例である。
【図６】本発明の第３の実施の形態のタイミング図の一例である。
【図７】本発明の第４の実施の形態を説明するための位相比較器のブロック図の一例である。
【図８】本発明の第４の実施の形態のタイミング図の一例である。
【図９】本発明の第５の実施の形態を説明するための位相比較器のブロック図の一例である。
【図１０】本発明に関連するアナログ型PLL回路のブロック図の例である。
【図１１】本発明に関連するデジタル型PLL回路のブロック図である。
【図１２】図１１に示したデジタル型PLL回路における位相検出部の動作を説明するタイミング図。
【図１３】図１１に示したデジタル型PLL回路における小位相比較の原理を説明するタイミング図の一例である。
【図１４】図１１に示したデジタル型PLL回路における小位相比較の原理を説明するタイミング図の他の一例である。
【図１５】図１１に示したデジタル型PLL回路における位相比較器のブロック図である。
【図１６】図１５に示す回路における位相比較器の動作を説明するタイミング図である。
【図１７】本発明に関連する他のデジタル位相検出器として、特許文献２に開示された発明を概略的に示すブロック回路図である。
【図１８】図１７に示すデジタル位相検出器の動作の一例を説明するためのタイミング図である。
【発明を実施するための形態】
【００４４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態を説明するためのデジタル位相比較器を示すブロック図の一例である。
以下の実施の形態において、同一の部材には同一の符号を付して、重複する説明は適宜省略する。
図１において、１０１_1〜０１_nは第１の遅延素子、１０２_1〜１０２_nは第２の遅延素子、１０３_0〜１０３_nはデータ保持回路、１０４は論理回路、FREFは、基準水晶発振器から得られる基準信号、CKVは比較対象信号である。
【００４５】
このデジタル位相検出器は、対象信号CKVを、複数の第１の遅延素子１０１_1〜１０１_nに通過させることで、各第１の遅延素子１０１_1〜１０１_nの遅延時間だけ順次遅延されたFB_1〜FB_nを生成する。さらに基準信号FREFに関しても、これを複数の第２の遅延素子１０２_1〜１０２_nに通過させることで、各第２の遅延素子１０２_1〜１０２_nの遅延時間だけ順次遅延された信号REF_1〜REF_nを生成する。
【００４６】
データ保持回路１０３_1は、対象信号CKVが第１の遅延素子１０１_1〜１０１_nの第一段目の１０１_1で遅延された信号FB_1を、基準信号FREFが第２の遅延素子１０２_1〜１０２_nの第一段目の１０２_1で遅延された信号REF_1の立ち上がりエッジでラッチする。
【００４７】
また、データ保持回路１０３_nは、対象信号CKVが第１の遅延素子n段分の１０１_1〜１０１_nで遅延された信号FB_nを、基準信号FREFが第２の遅延素子n段分１０２_1〜１０２_nで遅延された信号REF_nのエッジでラッチする。すなわち、この例のデジタル位相検出器におけるデータ保持回路１０３_1〜１０３_nは、それぞれ各信号FB_1〜FB_nと、信号REF_1〜REF_nとの位相の進み／遅れの情報をデジタル信号Ｑ_1〜Ｑ_nとして論理回路１０４に出力する。
【００４８】
本実施形態のデジタル位相検出器において、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延時間は、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延時間とは異なるように構成されており、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤに応じてデジタル位相検出器の分解能が規定されることになる。
【００４９】
ここで、デジタル位相検出器の分解能は、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤが小さいほど高くなり、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤが大きいほど低くなる。
【００５０】
また、本実施形態における各々の遅延素子は、一つのバッファ回路と、当該バッファ回路の出力端子に各々接続されたスイッチと、各スイッチを介して接続された複数の同一サイズの容量素子とで構成されている。出力端子に接続される容量の数を変化させることで、遅延時間を制御する。
【００５１】
本実施形態の動作を、図２を参照して説明する。
図２は、図１に示したデジタル位相検出器の動作を説明するためのタイミング図の一例である。
ここで、位相比較の開始時点では、対象信号CKVが、基準信号FREFに対してΔＴだけ進んでいる場合を考える。
本実施形態では最初に、第１の遅延素子１０１と、第２の遅延素子１０２との位相差ΔＤを最大に設定する。すなわち、第１の遅延素子１０１の出力端子にｎ個の全ての容量素子C1〜Cnを接続する。
【００５２】
一方、第２の遅延素子１０２の出力端子には容量素子C1〜Cnを接続しない。バッファ回路の遅延時間をtd0とし、容量素子が１個接続される毎の遅延時間の増加分をδとすると、この場合では、第１の遅延素子１０１の遅延量は、td0+nδ、第２の遅延素子１０２の遅延量はtd0となり、時間差はnδとなる。１段目の遅延回路を経由する前の段階でのデータ保持回路１０３_0の出力は「１」となり、順次遅延素子を経由するごとに、位相差がnδだけ順次小さくなる。各々の遅延回路の数段分で遅延した対象信号CKVと基準信号FREFとの位相関係が逆転するとデータ保持回路１０３の出力が反転する。反転したデータ保持回路１０３が初段から４番目であれば、初期の位相差は、３nδと４nδとの間にあるとわかる。
【００５３】
４段目のデータ保持回路１０３_4の入力端子では、対象信号CKVは、基準信号FREFに対して進んでおり、それゆえデータ保持回路１０３の出力は「０」となっているが、5段目以降、順次遅延素子を経由するごとに、位相差が−(n/2)δだけ、対象信号CKVが遅れるようになる。各々の遅延回路の数段分で遅延した対象信号CKVと基準信号FREFとの位相関係が逆転するとデータ保持回路１０３の出力が再び反転する。
再び反転したデータ保持回路１０３が初段から６番目であれば、初期の位相差は、４nδ−２(n/2)δと４nδ−(n/2)δとの間にあるとわかる。
【００５４】
次に、第１の遅延素子１０１及び第２の遅延素子１０２の遅延量の大小関係を再び反転させると共に、その差を再びこれまでより小さく設定する。例えば、第１の遅延素子１０１のバッファ出力はn個すべての容量素子を接続する。
【００５５】
一方、第２の遅延素子１０２のバッファ出力には(3n/4)個の容量素子を接続する。このとき、第１の遅延素子１０１の遅延量は、td0+nδ、第２の遅延素子１０２の遅延量はtd0+(3n/4)δとなり、時間差は＋(n/4)δとなる。６段目のデータ保持回路１０３_6の入力端子では、対象信号CKVは、基準信号FREFに対して遅れており、それゆえデータ保持回路１０３の出力は「１」となっているが、7段目以降、順次遅延素子を経由するごとに、位相差が＋(n/4)δだけ、対象信号CKVが遅れるようになる。
【００５６】
各々の遅延回路の数段分で遅延した対象信号と基準信号の位相関係が逆転するとデータ保持回路１０３の出力が再び反転する。再び反転したデータ保持回路１０３が初段から７番目であれば、初期の位相差は、４nδ−２(n/2)δ＋(n/4)δと、４nδ−２(n/2)δとの間にあるとわかる。これを、順次繰り返すことで、効率的に高分解能な位相比較器が実現できる。しかも、本発明に関連する技術のように、位相検出分解能が、検出できる位相差の範囲に直結しないので、設計の自由度も広くなる。
【００５７】
［第２の実施の形態］
図３は、本発明の第２の実施の形態を説明するための位相比較器のブロック図の一例である。
対象信号CKRはフリップフロップを用いて、基準信号FREFを比較対象信号CKVの立ち上がりエッジでリタイミングした信号を示している。この実施の形態では、第１の実施の形態とは異なり、比較対象信号CKVと、基準信号FREFとを直接比較する代わりに、リタイミングした基準信号と、元の基準信号FREFとを比較している。リタイミングした基準信号は、比較対象信号CKVと基準信号の位相差情報を保持しているので、高速な比較対象信号を用いる必要がなく、結果として、位相比較器の消費電力を低減することが可能である。
【００５８】
このデジタル位相検出器は、基準信号FREFを複数の第１の遅延素子１０１_1〜１０１_nに通過させることで、各第１の遅延素子１０１_1〜１０１_nの遅延時間だけ順次遅延された信号REF_1〜REF_nを生成する。さらにリタイミングした信号CKRに関しても、この信号CKRを複数の第２の遅延素子１０２_1〜１０２_nに通過させることで、各第２の遅延素子１０２_1〜１０２_nの遅延時間だけ順次遅延された信号CKR_1〜CKR_nを生成する。
【００５９】
データ保持回路１０３_1は、基準信号FREFが第１の遅延素子１０１_1〜１０１_nの第一段目の１０１_1で遅延された信号REF_1を、リタイミングした信号CKRが第２の遅延素子１０２_1〜１０２_nの第一段目の１０２_1で遅延された信号CKR_1の立ち上がりエッジでラッチする。また、データ保持回路１０３_nは、基準信号FREFが第１の遅延素子n段分の１０１_1〜１０１_nで遅延された信号REF_nを、リタイミングした信号CKRが第２の遅延素子n段分１０２_1〜１０２_nで遅延されたCKR_nのエッジでラッチする。すなわち、この実施の形態のデジタル位相検出器におけるデータ保持回路１０３_1〜１０３_nは、それぞれ各REF_1〜REF_nと、CKR_1〜CKR_nとの位相の進み／遅れの情報をデジタル信号Ｑ_1 〜Ｑ_nとして論理回路１０４に出力する。
【００６０】
本実施形態のデジタル位相検出器においても、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延時間は、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延時間とは異なるように構成されており、本実施形態における各々の遅延素子は、第１の実施形態と同じように一つのバッファ回路と、当該バッファ回路の出力端子に接続された複数のスイッチと、各々スイッチを介して接続された複数の同一サイズの容量素子とで構成され、出力端子に接続される容量の数を変化させることで、遅延時間を制御する。
【００６１】
本実施形態は、第１の実施形態における比較対象信号と基準信号の位相差を、基準信号を対象信号でリタイミングした信号を用いることで検出しており、回路上の違いは、初段のフリップフロップのみである。リタイミングした信号CKRと、基準信号FREFの位相差を検出する動作については、第１の実施形態と同一であるため説明を省略する。
【００６２】
［第３の実施の形態］
図４は、本発明の第３の実施の形態を説明するための位相比較器のブロック図の一例である。
この実施形態では、信号CKRはフリップフロップを用いて、基準信号FREFを比較対象信号CKVの立ち上がりエッジでリタイミングした信号、CKRBはフリップフロップを用いて、基準信号FREFを比較対象信号CKVの立ち下がりエッジでリタイミングした信号を示している。
【００６３】
リタイミングした基準信号CKRは、元の基準信号FREFと比較対象信号CKVとの位相差情報を保持しており、信号CKRBは、当該位相差に加え比較対象信号CKVの1/2周期の位相差を保持している。これら２つのリタイミングした信号と、基準信号CKRとの位相差とを比較することで、位相差を比較対象信号CKVの周期で規格化した位相差を求めることが出来る。この実施形態でも、高速な比較対象信号を用いる必要がなく、結果として、位相比較器の消費電力を低減することが可能である。
【００６４】
図４において、１０５_1〜１０５_nは第３の遅延素子、１０６_0〜１０６_nは、第２のデータ保持回路を示している。このデジタル位相検出器では、基準信号FREFを複数の第１の遅延素子１０１_1〜１０１_nに通過させることで、各第１の遅延素子１０１_1〜１０１_nの遅延時間だけ順次遅延されたREF_1〜REF_nを生成する。さらにリタイミングされた信号CKRに関しても、これを複数の第２の遅延素子１０２_1〜１０２_nに通過させることで、各第２の遅延素子１０２_1〜１０２_nの遅延時間だけ順次遅延された信号CKR_1〜CKR_nを生成する。また、さらにリタイミングされた信号CKRBに関しては、これを複数の第３の遅延素子１０５_1〜１０５_nに通過させることで、各第３の遅延素子１０５_1〜１０５_nの遅延時間だけ順次遅延された信号CKRB_1〜CKRB_nを生成する。
【００６５】
データ保持回路１０６_1は、基準信号FREFが第１の遅延素子１０１_1〜１０１_nの第一段目の１０１_1で遅延された信号REF_1を、リタイミングした信号CKRBが第３の遅延素子１０５_1〜１０５_nの第一段目の１０５_1で遅延された信号CKRB_1の立ち上がりエッジでラッチする。
【００６６】
また、データ保持回路１０６_nは、基準信号FREFが第１の遅延素子n段分の１０１_1〜１０１_nで遅延された信号REF_nを、リタイミングした信号CKRBが第３の遅延素子n段分１０５_1〜１０５_nで遅延された信号CKRB_nの立ち上がりエッジでラッチする。
すなわち、この例のデジタル位相検出器におけるデータ保持回路１０６_1〜１０６_nは、それぞれ各信号REF_1〜REF_nと、信号CKRB_1〜CKRB_nとの位相の進み／遅れの情報をデジタル信号Ｑ_1B〜Ｑ_nBとして論理回路１０４に出力する。
【００６７】
本実施形態のデジタル位相検出器においても、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延時間と、第２の遅延素子１０２（１０２_1〜１０２_n）、及び第３の遅延素子１０５（１０５_1〜１０５_n）の遅延時間とは異なるように構成されている。
【００６８】
ここで、本実施形態における各々の遅延素子は、第１の実施形態と同じように一つのバッファ回路と、当該バッファ回路の出力端子に接続された複数のスイッチと、各々スイッチを介して接続された複数の同一サイズの容量素子とで構成され、出力端子に接続される容量の数を変化させることで、遅延時間を制御する。
【００６９】
本実施形態の動作を、図５及び図６を参照して説明する。
図５及び図６は、図４に示したデジタル位相検出器の動作を説明するためのタイミング図の一例である。
ここで、位相比較の開始時点では、対象信号CKRが、基準信号FREFに対してΔＴだけ進んでいる場合を考える。本実施形態では最初に、第１の遅延素子１０１（１０１_1〜１０１_n）と、第２の遅延素子１０２（１０２_1〜１０２_n）の位相差ΔＤを最大に設定する。すなわち、第１の遅延素子１０１（１０１_1〜１０１_n）の出力端子にn/2個の容量素子を接続する。
一方、第２の遅延素子１０２（１０２_1〜１０２_n）及び第３の遅延素子１０５（１０５_1〜１０５_n）の出力端子には容量素子を接続しない。
【００７０】
バッファ回路の遅延時間をtd0とし、容量素子１個接続される毎の遅延時間の増加分をδとすると、この場合では、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延量は、td0+(n/2)δ、第２の遅延素子１０２（１０２_1〜１０２_n）及び第３の遅延素子１０５（１０５_1〜１０５_n）の遅延はtd0となり、時間差は(n/2)δとなる。
【００７１】
図５に示したように、１段目の遅延回路を経由する前の段階でのデータ保持回路１０３_0の出力及びデータ保持回路１０６_0の出力は共に「１」で、順次遅延素子を経由するごとに、位相差が(n/2)δだけ順次小さくなる。各々の遅延回路の数段分で遅延した対象信号と基準信号の位相関係が逆転するとデータ保持回路の出力が反転する。この例では、初段から４番目のデータ保持回路１０３_4が反転しているので、初期の位相差は、(3n/2)δと(4n/2)δとの間にある。
【００７２】
一方、データ保持回路１０６_4のクロック入力は、対象信号の1/2周期分だけ遅れているので、その出力は「１」のままである。
【００７３】
次に、第１の遅延素子１０１（１０１_1〜１０１_n）及び第２の遅延素子１０２（１０２_1〜１０２_n）の遅延量の大小関係を反転させると共に、その差をこれまでより小さく設定する。例えば、第１の遅延素子１０１（１０１_1〜１０１_n）のバッファ出力は変えずにn/2個の容量素子を接続したまま、第２の遅延素子１０２（１０２_1〜１０２_n）のバッファ出力には3n/4個の容量素子を接続する。
このとき、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延量は、td0+(n/2)δ、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延は、(td0+3n/4)δとなり、時間差は−(n/4)δとなる。第３の遅延素子１０５（１０５_1〜１０５_n）には、依然として何も容量素子を接続しないので、その時間差は(n/2)δのままとなる。
【００７４】
データ保持回路１０３_4の入力端子では、対象信号CKRは、基準信号FREFに対して進んでおり、それゆえデータ保持回路１０３_4の出力は「０」となっているが、5段目以降、順次遅延素子を経由するごとに、位相差が−(n/4)δだけ、対象信号CKRが遅れるようになる。各々の遅延回路の数段分で遅延した対象信号CKRと基準信号FREFとの位相関係が逆転するとデータ保持回路１０３の出力が再び反転する。再び反転したデータ保持回路１０３が初段から６番目であれば、初期の位相差は、４(n/2)δ−２(n/4)δと、４(n/2)δ−(n/4)δの間にあるとわかる。このタイミングでも、データ保持回路１０６_4のクロック入力は、対象信号の1/2周期分だけ遅れているので、その出力は「１」のままである。
【００７５】
次に、第１の遅延素子１０１（１０１_1〜１０１_n）及び第２の遅延素子１０２（１０２_1〜１０２_n）の遅延量の大小関係を再び反転させると共に、その差を再びこれまでより小さく設定する。例えば、第１の遅延素子１０１（１０１_1〜１０１_n）のバッファ出力は変えずに(n/2)個の容量素子を接続し、第２の遅延素子１０２（１０２_1〜１０２_n）のバッファ出力には(3n/8)個の容量素子を接続する。
このとき、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延量は、td0+(n/2)δ、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延はtd0+(3n/8)δとなり、時間差は＋(n/8)δとなる。６段目のデータ保持回路１０３_6の入力端子では、対象信号CKRは、基準信号FREFに対して遅れており、それゆえデータ保持回路１０３_6の出力は「１」となっているが、7段目以降、順次遅延素子１０１を経由するごとに、位相差が＋(n/8)δだけ、対象信号CKRが進むようになる。各々の遅延回路の数段分で遅延した対象信号CKRと基準信号FREFの位相関係が逆転するとデータ保持回路１０３の出力が再び反転する。
【００７６】
再び反転したデータ保持回路１０３が初段から７番目であれば、初期の位相差は、４(n/2)δ−２(n/4)δ＋(n/8)δと、４(n/2)δ−２(n/4)δとの間にあるとわかる。これを、順次繰り返すことで、効率的に高分解能な位相比較器が実現できる。データ保持回路１０６も、1/2周期の遅れ時間が経由した後に、同様に、第３の遅延素子１０５（１０５_1〜１０５_n）の時間を変更することで、正確な位相差を検出することが出来る。
【００７７】
図６に示したように、この例では、データ保持回路１０６の１０段目、１２段目、１３段目でデータが反転しているので、基準信号FREF及び比較対象信号CKRBの初期の位相差は、１０(n/2)δ−２(n/4)δ＋(n/8)δと、１０(n/2)δ−２(n/4)δとの間にあるとわかる。この差は対象信号CKRの1/2周期に相当するので、1/2周期に相当する遅延差は、6(n/2)δとわかる。この遅延差を用いて、データ保持回路１０３の結果を規格化すると、対象信号CKR及び基準信号FREFの遅延時間差は、対象信号CKRの1/2周期に対して、｛４(n/2)δ−２(n/4)δ＋(n/8)δ｝/６(n/2)δ＝13/24と、12/24＝1/2との間にあるとわかる。この結果には、容量素子による遅延量δが含まれていないことから、中心値変動のような素子ばらつきが発生し、遅延量δが変化しても、対象信号CKRの周期に規格化した位相差が正確に算出できる。
【００７８】
しかも、本発明に関連する技術のように、位相検出分解能が、検出できる位相差の範囲に直結しないので、設計の自由度も広くなる。
【００７９】
［第４の実施の形態］
図７は、本発明の第４の実施の形態を説明するための位相比較器のブロック図の一例である。
この実施形態では、信号CKRはフリップフロップを用いて、基準信号FREFを比較対象信号CKVの立ち上がりエッジおよび立ち下りの両エッジでリタイミングした信号を示している。
【００８０】
信号CKRは、基準信号FREFの立ち上がりエッジのリタイミング時点で、元の基準信号FREFと比較対象信号CKVとの位相差情報を保持しており、さらには、立ち下がりエッジでのリタイミング時点では、当該位相差に加え比較対象信号CKVの1/2周期の位相差を保持している。これら２つのリタイミング時点で、基準信号FREFとCKRとの位相差を比較することで、位相差を比較対象信号CKVの周期で規格化した位相差を求めることが出来る。この実施形態でも、高速な比較対象信号を用いる必要がなく、結果として、位相比較器の消費電力を低減することが可能である。
【００８１】
図７において、１０９は基準信号の状態に応じて比較対象信号CKVと、その反転信号CKVBとを切り替えるセレクタを示している。このデジタル位相検出器では、基準信号FREFを複数の第１の遅延素子１０１_1 〜 １０１_n に通過させることで、各第１の遅延素子１０１_1〜１０１_nの遅延時間だけ順次遅延されたREF_1〜REF_nを生成する。さらにリタイミングされた信号CKRに関しても、これを複数の第２の遅延素子１０２_1〜１０２_nに通過させることで、各第２の遅延素子１０２_1〜１０２_nの遅延時間だけ順次遅延された信号CKR_1〜CKR_nを生成する。セレクタ１０９は、基準信号の立ち上がりエッジでは、比較対象信号CKVでリタイミングされ、立ち下がりエッジでは、比較対象信号の反転信号CKVBでリタイミングされるように、比較対象信号を選択する。
【００８２】
データ保持回路１０３_1は、基準信号FREFが第１の遅延素子１０１_1〜１０１_nの第一段目の１０１_1で遅延された信号REF_1を、リタイミングした信号CKRが第２の遅延素子１０２_1〜１０２_nの第一段目の１０２_1で遅延された信号CKR_1の立ち上がりエッジでラッチする。
【００８３】
また、データ保持回路１０３_n は、基準信号FREFが第１の遅延素子n段分の１０１_1〜１０１_nで遅延された信号REF_nを、リタイミングした信号CKRが第２の遅延素子n段分１０２_1〜１０２_nで遅延された信号CKR_nの立ち上がりエッジでラッチする。
すなわち、この例のデジタル位相検出器におけるデータ保持回路１０３_1〜１０３_nは、それぞれ各信号REF_1〜REF_nと、信号CKR_1〜CKR_nとの位相の進み／遅れの情報をデジタル信号Ｑ_1B〜Ｑ_nBとして論理回路１０４に出力する。
【００８４】
本実施形態のデジタル位相検出器においても、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延時間と、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延時間とは異なるように構成されている。
【００８５】
ここで、本実施形態における各々の遅延素子は、第１の実施形態と同じように一つのバッファ回路と、当該バッファ回路の出力端子に接続された複数のスイッチと、各々スイッチを介して接続された複数の同一サイズの容量素子とで構成され、出力端子に接続される容量の数を変化させることで、遅延時間を制御する。
【００８６】
本実施形態の動作を、図８を参照して説明する。
図８は、図７に示したデジタル位相検出器の動作を説明するためのタイミング図の一例である。
ここで、位相比較の開始時点では、対象信号CKRが、基準信号FREFに対してΔＴだけ進んでいる場合を考える。本実施形態では最初に、第１の遅延素子１０１（１０１_1〜１０１_n）と、第２の遅延素子１０２（１０２_1〜１０２_n）の位相差ΔＤを最大に設定する。すなわち、第１の遅延素子１０１（１０１_1〜１０１_n）の出力端子にn/2個の容量素子を接続する。
一方、第２の遅延素子１０２（１０２_1〜１０２_n）の出力端子には容量素子を接続しない。
【００８７】
バッファ回路の遅延時間をtd0とし、容量素子１個接続される毎の遅延時間の増加分をδとすると、この場合では、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延量は、td0+(n/2)δ、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延はtd0となり、時間差は(n/2)δとなる。
【００８８】
図８に示したように、１段目の遅延回路を経由する前の段階でのデータ保持回路１０３_0の出力及びデータ保持回路１０６_0の出力は共に「１」で、順次遅延素子を経由するごとに、位相差が(n/2)δだけ順次小さくなる。各々の遅延回路の数段分で遅延した対象信号と基準信号の位相関係が逆転するとデータ保持回路の出力が反転する。この例では、初段から４番目のデータ保持回路１０３_4が反転しているので、初期の位相差は、(3n/2)δと(4n/2)δとの間にある。
【００８９】
次に、第１の遅延素子１０１（１０１_1〜１０１_n）及び第２の遅延素子１０２（１０２_1〜１０２_n）の遅延量の大小関係を反転させると共に、その差をこれまでより小さく設定する。例えば、第１の遅延素子１０１（１０１_1〜１０１_n）のバッファ出力は変えずにn/2個の容量素子を接続したまま、第２の遅延素子１０２（１０２_1〜１０２_n）のバッファ出力には3n/4個の容量素子を接続する。
このとき、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延量は、td0+(n/2)δ、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延は、(td0+3n/4)δとなり、時間差は−(n/4)δとなる。
【００９０】
データ保持回路１０３_4の入力端子では、対象信号CKRは、基準信号FREFに対して進んでおり、それゆえデータ保持回路１０３_4の出力は「０」となっているが、5段目以降、順次遅延素子を経由するごとに、位相差が−(n/4)δだけ、対象信号CKRが遅れるようになる。各々の遅延回路の数段分で遅延した対象信号CKRと基準信号FREFとの位相関係が逆転するとデータ保持回路１０３の出力が再び反転する。再び反転したデータ保持回路１０３が初段から６番目であれば、初期の位相差は、４(n/2)δ−２(n/4)δと、４(n/2)δ−(n/4)δの間にあるとわかる。
【００９１】
次に、第１の遅延素子１０１（１０１_1〜１０１_n）及び第２の遅延素子１０２（１０２_1〜１０２_n）の遅延量の大小関係を再び反転させると共に、その差を再びこれまでより小さく設定する。例えば、第１の遅延素子１０１（１０１_1〜１０１_n）のバッファ出力は変えずに(n/2)個の容量素子を接続し、第２の遅延素子１０２（１０２_1〜１０２_n）のバッファ出力には(3n/8)個の容量素子を接続する。
このとき、第１の遅延素子１０１（１０１_1〜１０１_n）の遅延量は、td0+(n/2)δ、第２の遅延素子１０２（１０２_1〜１０２_n）の遅延はtd0+(3n/8)δとなり、時間差は＋(n/8)δとなる。６段目のデータ保持回路１０３_6の入力端子では、対象信号CKRは、基準信号FREFに対して遅れており、それゆえデータ保持回路１０３_6の出力は「１」となっているが、7段目以降、順次遅延素子１０１を経由するごとに、位相差が＋(n/8)δだけ、対象信号CKRが進むようになる。各々の遅延回路の数段分で遅延した対象信号CKRと基準信号FREFとの位相関係が逆転するとデータ保持回路１０３の出力が再び反転する。
【００９２】
再び反転したデータ保持回路１０３が初段から７番目であれば、初期の位相差は、４(n/2)δ−２(n/4)δ＋(n/8)δと、４(n/2)δ−２(n/4)δとの間にあるとわかる。これを、順次繰り返すことで、効率的で高分解能な位相比較器を実現することができる。
【００９３】
一方、基準信号FREFの立ち下がりエッジでリタイミングされた信号CKRに対しても、同様の処理を行い、基準信号との位相差を比較する。このときのリタイミング信号CKRは、立ち上がりエッジでリタイミングした信号に比較して、基準信号FREFに対してさらに、対象信号の1/2周期分だけ遅れているので、データ保持回路が反転するデータ保持回路は、図８に示したように、１０段目以降となる。例えば、１０段目、１２段目、１３段目でデータが反転している場合には、基準信号FREF及び比較対象信号CKRの初期の位相差は、１０(n/2)δ−２(n/4)δ＋(n/8)δと、１０(n/2)δ−２(n/4)δとの間にあるとわかる。この差は対象信号CKRの1/2周期に相当するので、1/2周期に相当する遅延差は、6(n/2)δとわかる。この遅延差6(n/2)δを用いて、データ保持回路１０３の結果を規格化すると、対象信号CKR及び基準信号FREFの遅延時間差は、対象信号CKRの1/2周期に対して、｛４(n/2)δ−２(n/4)δ＋(n/8)δ｝/６(n/2)δ＝13/24と、12/24＝1/2との間にあるとわかる。この結果には、容量素子による遅延量δが含まれていないことから、中心値変動のような素子ばらつきが発生し、遅延量δが変化しても、対象信号CKRの周期に規格化した位相差が正確に算出できる。
【００９４】
しかも、本発明に関連する技術のように、位相検出分解能が、検出できる位相差の範囲に直結しないので、設計の自由度も広くなる。
【００９５】
［第５の実施の形態］
図９は、本発明の第５の実施の形態を説明するための位相比較器のブロック図の一例である。
この実施形態は、第３の実施の形態において、基準信号及び対象信号の位相の遅れ／進みを判定するラッチ回路１０３/１０６や、論理回路１０４の遅延時間を補正する一定の遅延時間を有する素子１４１−１４６が各遅延回路段に接続されている。これにより、論理回路の遅延時間の誤差を少なくすることができるので、より正確な位相比較が可能となる。基本動作についての説明は、実施の形態３と同様なので省略する。
【００９６】
＜作用効果＞
本実施の形態によれば、基準信号および対象信号を、各々複数段縦列接続した遅延素子に入力し、各々の段の遅延時間の差により、基準信号と対象信号の位相差をデジタル出力し、その出力結果を元に、遅延素子の時間差及び大小を変更することで、回路規模を大きくせずとも、高精度な位相比較が出来る。その結果、低電圧動作で、しかも超高速で動作するデジタルシンセサイザでも、高精度に位相制御が可能で位相雑音の低いシンセサイザを低消費電力で実現することが可能となり、将来の微細CMOSデバイスを用いた高度無線システムに好適な位相比較器とそれを用いたPLL回路を提供することができる。
【００９７】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。例えば、実施の形態では、遅延時間の差を1/2ずつ変更するとしていたが、本発明はこれに限定されるものではなく、1/3や1/5等のように1/(2n+1)を用いてもよい(但し、ｎは自然数)。
【産業上の利用可能性】
【００９８】
本発明は、位相比較器、PLL回路及びPLL回路を用いた受信機、送信機、中継器、標準信号発生器、測定器等に利用することができる。
【符号の説明】
【００９９】
１    位相比較器
２    チャージポンプ
３    ループフィルタ
４、１３５    電圧制御発振器VCO
５    分周器
５１、５２、５３、５４、５５、５７    位相検出器
６１、６２、６３、６４    遅延素子
８１    位相比較器
８２    小位相比較器
８３    時間デジタル変換器
８６、８７    除算器
１３２、１１８、１１９    ラッチ
１３３、１３４    デジタルループフィルタ
１０７    インターフェイス回路
１０８    ΣΔ変調器
１０９    セレクタ
１２２、１２３    加減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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