(57)【要約】【課題】寄生動作を抑制し、コストを抑えること。【解決手段】浮遊基準回路１３は、ＳＯＩ基板であるＢ基板１０２に設けられ、ＧＮＤ基準回路３３である制御回路１１と駆動回路１２は、Ａ基板１０１に設けられている。また、Ａ基板１０１とＢ基板１０２とは、同一のリードフレームに載置されている。Ｂ基板１０２に設けられた第１レベルシフト抵抗１５と、高耐圧ＮＭＯＳＦＥＴ１４と、によってレベルアップ回路を構成し、Ｂ基板１０２に設けられた高耐圧ＰＭＯＳＦＥＴ１７と、Ａ基板１０１に設けられた第２レベルシフト抵抗１８と、によってレベルダウン回路を構成している。なお、浮遊基準回路１３、高耐圧ＮＭＯＳＦＥＴ１４、高耐圧ＰＭＯＳＦＥＴ１７は、それぞれ絶縁分離用トレンチ１６、１９、２０で囲まれており、高耐圧化されている。また、レベルシフト抵抗１５は、浮遊基準回路１３を囲む絶縁分離用トレンチ１６内に設けられている。【選択図】図１
2010154721.tif 000002
【特許請求の範囲】
【請求項１】
高電圧電源の高電位側に主端子の一方が接続され、当該主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置であり、前記高電圧電源の低電位側ＧＮＤレベルを電位の基準とするＧＮＤ基準回路と、前記高電圧電源のＧＮＤ電位から高電位の間を変動する電位（または前記スイッチング素子の主端子の他方の電位）を基準とする浮遊基準回路と、を備えた半導体装置において、
前記ＧＮＤ基準回路が第１基板に設けられ、前記浮遊基準回路が、当該第１基板とは異なる第２基板に設けられており、当該第２基板がＳＯＩ基板であることを特徴とする半導体装置。
【請求項２】
前記第１基板は第１の半導体基板であり、当該第１の半導体基板の裏面に金属材料を備えており、前記第２基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第２の半導体基板であり、当該支持基板の裏面に金属材料を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１基板および前記第２基板が、同一のリードフレーム上に載置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＧＮＤ基準回路と、前記浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記レベルシフト回路は、
前記第２基板に設けられたＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＮチャネルＭＯＳＦＥＴのドレインと、前記第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記レベルシフト回路は、
前記第２基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ＮチャネルＭＯＳＦＥＴのドレインと、前記ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記レベルシフト回路は、
前記第２基板に設けられたＰチャネルＭＯＳＦＥＴと、
前記第１基板に設けられ、前記ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、
を備え、
前記浮遊基準回路からの信号を前記ＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする請求項４〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記ＰチャネルＭＯＳＦＥＴのドレインと、前記第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記レベルシフト回路は、
前記第１基板に設けられたＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。
【請求項１２】
前記ＮチャネルＭＯＳＦＥＴのドレインと、前記第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記レベルシフト回路は、
前記第１基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。
【請求項１４】
前記ＮチャネルＭＯＳＦＥＴのドレインと、前記ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記レベルシフト回路は、
前記第１基板に設けられたＰチャネルＭＯＳＦＥＴと、
前記第１基板に設けられ、前記ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、
を備え、
前記浮遊基準回路からの信号を前記ＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする請求項４〜８、１１〜１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記ＰチャネルＭＯＳＦＥＴのドレインと、前記第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記ＰチャネルＭＯＳＦＥＴのソースおよびゲートが、それぞれ異なる配線によって前記浮遊基準回路と電気的に接続されていることを特徴とする請求項１５または１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーデバイスなどのスイッチング素子の駆動制御などに用いられる制御用ＩＣ等の半導体装置に関する。
【背景技術】
【０００２】
近年、モータ制御用のインバータやスイッチング電源に用いられるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスを駆動させるＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）として、数百ボルトクラスの高耐圧ＩＣ（以下ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔとする）が実用化されつつある。
【０００３】
図１０は、従来の共振形ハーフブリッジ電源について示す回路構成図である。図１０に示すように、従来の共振形ハーフブリッジ電源は、ＨＶＩＣ１５０を備えており、ＨＶＩＣ１５０の出力端子が、ワイヤ配線などによってＭＯＳＦＥＴ１、２に接続されている。そして、このＨＶＩＣ１５０が、ＭＯＳＦＥＴ１、２のゲートに駆動信号を与えることで、ＭＯＳＦＥＴ１、２を駆動させる。
【０００４】
図１０においては、高電位側ＭＯＳＦＥＴ１のドレイン端子は、第１配線３に接続されている。第１配線３には、約４００Ｖ〜５００Ｖ程度の直流の高電圧が印加される。また、低電位側ＭＯＳＦＥＴ２のソース端子は、グランド（以下、ＧＮＤとする）に接続されている。そして、高電位側ＭＯＳＦＥＴ１のソース端子と、低電位側ＭＯＳＦＥＴ２のドレイン端子とは、第２配線４によって接続されている。
【０００５】
ここで、第２配線４の電位は、高電圧電源の高電位側の電位をＶＩＮ、低電位側の電位をＧＮＤとした場合、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２のスイッチングに応じて、ＧＮＤ〜ＶＩＮの間を変動する電位となる。したがって、高電位側ＭＯＳＦＥＴ１を駆動させるためには、ＧＮＤ〜ＶＩＮの間で変動する電位を基準電位としてゲートを駆動させる浮遊基準回路が必要となる。また、この浮遊基準回路と、ＧＮＤレベルを基準電位とする低電位基準回路（ＧＮＤ基準回路）内の制御回路と、の間にレベルシフト回路が必要となる。このため、浮遊基準回路とレベルシフト回路を内蔵したＨＶＩＣ１５０が提案されている。
【０００６】
図１１は、図１０におけるＨＶＩＣの内部構成について示すブロック図である。図１１に示すように、ＨＶＩＣ１５０は、１つのＡ基板１５１に設けられており、制御回路２０１と、駆動回路２０２と、浮遊基準回路２０３と、第１レベルシフト回路（以下、レベルアップ回路とする）２１０と、第２レベルシフト回路（以下、レベルダウン回路とする）２１１と、を備えている。また、ＨＶＩＣ１５０におけるゲート駆動回路を備えた浮遊基準回路２０３および駆動回路２０２の出力端子は、それぞれ高電位側ＭＯＳＦＥＴ１および低電位側ＭＯＳＦＥＴ２のゲート電極にワイヤ配線などで電気的に接続されている。なお、制御回路２０１および駆動回路２０２は、ＧＮＤを基準電位とするＧＮＤ基準回路２１２である。
【０００７】
制御回路２０１は、ＭＯＳＦＥＴ１、２をＯＮ／ＯＦＦさせるための制御信号（以下、ＯＮ／ＯＦＦ信号とする）を生成する。また、制御回路２０１は、浮遊基準回路２０３からアラーム信号やウォーニング信号を受信する。
【０００８】
浮遊基準回路２０３は、ＶＩＮ側に接続されている高電位側ＭＯＳＦＥＴ１のゲート端子に駆動信号を与える回路であり、ＭＯＳＦＥＴのスイッチングに応じて変動する出力電位を基準とする回路である。すなわち、浮遊基準回路２０３は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、レベルアップ回路２１０を介して受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１をＯＮ／ＯＦＦさせる。
【０００９】
さらに、浮遊基準回路２０３は、ＭＯＳＦＥＴ１を対象とする温度検出や過電流保護、低電圧保護などの機能を有しており、これらの検出情報に基づいて高電位側ＭＯＳＦＥＴ１をＯＦＦにする。また、例えばこれらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路２１１を介して、制御回路２０１に送信する。
【００１０】
駆動回路２０２は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２をＯＮ／ＯＦＦさせる。レベルアップ回路２１０は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路２０３に出力する。
【００１１】
レベルアップ回路２１０は、高耐圧ＮＭＯＳＦＥＴ２０４と、第１レベルシフト抵抗（第１抵抗）２０５と、を備えている。第１レベルシフト抵抗２０５は、高耐圧ＮＭＯＳＦＥＴのドレイン端子に接続されている。レベルアップ回路２１０においては、高耐圧ＮＭＯＳＦＥＴ２０４のゲート端子がソース端子に対して、しきい値以上の正電位にバイアスされると、高耐圧ＮＭＯＳＦＥＴ２０４がＯＮ状態となり、第１レベルシフト抵抗２０５に電流が流れて信号電圧が発生する。この信号電圧は、浮遊基準の信号レベルに変換されたＯＮ／ＯＦＦ信号として浮遊基準回路２０３に供給される。
【００１２】
レベルダウン回路２１１は、浮遊基準回路２０３で発生した浮遊基準の信号電圧をＧＮＤ基準の信号電圧に変換し、制御回路２０１に出力する。すなわち、レベルダウン回路２１１は、高耐圧ＰＭＯＳＦＥＴ２０７と、高耐圧ＰＭＯＳＦＥＴ２０７のドレイン端子に接続された第２レベルシフト抵抗（第２抵抗）２０８を備えている。レベルダウン回路２１１においては、高耐圧ＰＭＯＳＦＥＴ２０７のゲート端子がソース端子に対して、しきい値以下の負電位にバイアスされると、高耐圧ＰＭＯＳＦＥＴ２０７がＯＮ状態となり、第２レベルシフト抵抗２０８に電流が流れて信号電圧が発生する。この信号電圧は、ＧＮＤ基準の信号レベルに変換されたアラーム信号やウォーニング信号として制御回路２０１に供給される。
【００１３】
図１２は、従来のＨＶＩＣを半導体基板に形成したときの要部を示す概略図である。図１２においては、単一の基板１５１上にＧＮＤ基準回路２１２と浮遊基準回路２０３とレベルシフト回路とが設けられている。
【００１４】
図１２に示すように、浮遊基準回路２０３は、耐圧構造部（ＨＶＪＴ：高耐圧終端接合構造）２０６に囲まれている。図１２において、レベルアップ回路２１０は、ＧＮＤ基準の高耐圧ＮＭＯＳＦＥＴ２０４と、浮遊基準の第１レベルシフト抵抗２０５と、によって構成されている。ここで、ＧＮＤ基準の高耐圧ＮＭＯＳＦＥＴ２０４のドレイン部分は、ＨＶＪＴ２０６と類似の構造２０９によって耐圧が確保されている。そして、この高耐圧ＮＭＯＳＦＥＴ２０４のドレインパッド部と、第１レベルシフト抵抗２０５とが、ドレイン配線により電気的に接続されている。
【００１５】
また、図１２において、レベルダウン回路２１１は、浮遊基準の高耐圧ＰＭＯＳＦＥＴ２０７と、ＧＮＤ基準の第２レベルシフト抵抗２０８と、によって構成されている。そして、この高耐圧ＰＭＯＳＦＥＴ２０７のドレインパッド部と、第２レベルシフト抵抗２０８とが、アルミ配線等により電気的に接続されている。また、高耐圧ＰＭＯＳＦＥＴ２０７のドレイン部分は、ＨＶＪＴ２０６と類似の構造２１６によって耐圧が確保されている。さらに、浮遊基準回路２０３は、ＨＶＪＴ２０６によって、ＧＮＤ基準回路２１２から電気的に絶縁されている。
【００１６】
このように、ＧＮＤ基準回路２１２と、浮遊基準回路２０３と、レベルシフト回路２１０、２１１と、を１つのチップに集積する場合、浮遊基準回路２０３およびレベルシフト回路２１０、２１１が高耐圧である必要がある。したがって、十分な耐圧を得るためには、耐圧構造の幅を広く取らなければならず、チップ面積が増大するという問題がある。
【００１７】
このような問題を解決するため、ＧＮＤ基準回路と浮遊基準回路とを別の基板に形成する方法が提案されている（例えば、下記特許文献１参照。）。図１３および図１５は、従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略図である。また、図１４および図１６は、従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略側面図である。
【００１８】
図１３または図１４に示すように、制御回路や駆動回路を備えたＧＮＤ基準回路を有するＡ基板１６１は、第１リードフレーム１６３のダイパッド部に載置されており、浮遊基準回路３０３を有するＢ基板１６２は、第２リードフレーム１６４のダイパッド部に載置されている。レベルアップ回路の高耐圧ＮＭＯＳＦＥＴ３０４は、Ａ基板１６１に設けられており、レベルダウン回路の高耐圧ＰＭＯＳＦＥＴ３０７は、Ｂ基板１６２に設けられている。第１リードフレーム１６３および第２リードフレーム１６４の電位は、ＧＮＤである。負電圧時には、Ｂ基板１６２の電位が負電位になるため、第１リードフレーム１６３と第２リードフレーム１６４が繋がっている場合は、寄生動作によりＡ基板１６１から第１リードフレーム１６３を介してＢ基板１６２へ寄生電流が流れ、Ａ基板１６１に形成される制御回路が誤動作を起こす場合がある。この誤動作を防止するために、Ａ基板１６１が載置されるダイパッド部と、Ｂ基板１６２が載置されるダイパッド部とを、分割する必要がある。
【００１９】
また、図１５または図１６に示すように、レベルシフト回路を構成する高耐圧ＮＭＯＳＦＥＴ４０４および高耐圧ＰＭＯＳＦＥＴ４０７は、ＧＮＤ基準回路を有するＡ基板１７１に設けられている。この場合、浮遊基準回路４０３を有するＢ基板１７２が載置された第２リードフレーム１７４の電位は、ＧＮＤからＶＩＮまでの間を取り得る。従って、Ａ基板１７１が載置されるダイパッド部と、Ｂ基板１７２が載置されるダイパッド部とを、分割する必要がある。
【００２０】
他の方法としては、同一のＳＯＩ（シリコン・オン・インシュレータ）基板に設けられたＧＮＤ基準回路と浮遊基準回路とを、トレンチによって分離し、ＧＮＤ基準回路と浮遊基準回路とを電気的に接続する配線を、トレンチの上に跨るように設ける方法が提案されている（例えば、下記特許文献２参照。）。
【００２１】
また、制御回路と同一のＳＯＩ基板に設けられたゲート駆動回路をトレンチで囲み、制御回路とゲート駆動回路とを分離し、レベルシフト回路を構成する高耐圧ＮＭＯＳＦＥＴのドレイン電極をトレンチの内側に設け、そのゲート電極およびソース電極をトレンチの外側に設ける方法が提案されている（例えば、下記特許文献３参照。）。
【００２２】
さらに、ＧＮＤ基準回路と浮遊基準回路とを、それぞれ別のＳＯＩ基板上に形成する方法が提案されている（例えば、下記特許文献４参照。）。
【００２３】
【特許文献１】特開２００１−２３７３８１号公報
【特許文献２】特開２００５−１２３５１２号公報
【特許文献３】特開２００５−６４４７２号公報
【特許文献４】特許第４０００９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、上述した特許文献１の技術では、浮遊基準回路が自己分離によって形成されているため、浮遊基準回路内に寄生素子が備わってしまう。これによって、低電位側ＭＯＳＦＥＴがＯＮするときに、浮遊基準回路がＧＮＤ基準よりさらに負の電圧まで振れてしまうという問題がある。また、負の電圧まで振れること（以下、負電圧時の寄生動作とする）を防ぐ必要ために、例えば外付けダイオードが必要になり、コストが増大するという問題がある。
【００２５】
また、浮遊基準回路が形成された半導体基板（以下浮遊基板という）と、ＧＮＤ基準回路が形成された半導体基板（以下ＧＮＤ基板という）とを、別のダイパッド部に接着する必要があり、リードフレームを切り離さなければならない。したがって、例えば実装時に浮遊基板とＧＮＤ基板とを共に樹脂封止する際、浮遊基板と、ＧＮＤ基板とを、固定させるのに特別な技術が必要になるという問題がある。
【００２６】
また、上述した特許文献２〜４の技術によれば、ＧＮＤ基準回路などの、耐圧構造を必要としない回路を、耐圧構造を必要とする浮遊基準回路と同様に高価なＳＯＩ基板に形成するため、コストが増大するという問題がある。
【００２７】
この発明は、上述した従来技術による問題点を解消するため、寄生動作を抑制し、コストを抑えることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、高電圧電源の高電位側に主端子の一方が接続され、この主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置である。この半導体装置は、高電圧電源の低電位側ＧＮＤレベルを電位の基準とするＧＮＤ基準回路と、高電圧電源のＧＮＤ電位から高電位の間を変動する電位（またはスイッチング素子の主端子の他方の電位）を基準とする浮遊基準回路と、を備えている。そして、ＧＮＤ基準回路が第１基板に設けられ、浮遊基準回路が、第１基板とは異なる第２基板に設けられている。また、第２基板がＳＯＩ基板であることを特徴とする。
【００２９】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、第１基板は第１の半導体基板であり、第１の半導体基板の裏面に金属材料を備えている。また、第２基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第２の半導体基板であり、支持基板の裏面に金属材料を備えていることを特徴とする。
【００３０】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、第１基板および第２基板が、同一のリードフレーム上に載置されていることを特徴とする。
【００３１】
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、ＧＮＤ基準回路と、浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする。
【００３２】
また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第２基板に設けられたＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
【００３３】
また、請求項６の発明にかかる半導体装置は、請求項５に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
【００３４】
また、請求項７の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第２基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
【００３５】
また、請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
【００３６】
また、請求項９の発明にかかる半導体装置は、請求項４〜８のいずれか一つに記載の発明において、レベルシフト回路は、第２基板に設けられたＰチャネルＭＯＳＦＥＴと、第１基板に設けられ、ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、を備えている。このレベルシフト回路は、浮遊基準回路からの信号をＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする。
【００３７】
また、請求項１０の発明にかかる半導体装置は、請求項９に記載の発明において、ＰチャネルＭＯＳＦＥＴのドレインと、第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
【００３８】
また、請求項１１の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第１基板に設けられたＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
【００３９】
また、請求項１２の発明にかかる半導体装置は、請求項１１に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
【００４０】
また、請求項１３の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第１基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
【００４１】
また、請求項１４の発明にかかる半導体装置は、請求項１３に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
【００４２】
また、請求項１５の発明にかかる半導体装置は、請求項４〜８、１１〜１４のいずれか一つに記載の発明において、レベルシフト回路は、第１基板に設けられたＰチャネルＭＯＳＦＥＴと、第１基板に設けられ、ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、を備えている。このレベルシフト回路は、浮遊基準回路からの信号をＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする。
【００４３】
また、請求項１６の発明にかかる半導体装置は、請求項１５に記載の発明において、前記ＰチャネルＭＯＳＦＥＴのドレインと、第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
【００４４】
また、請求項１７の発明にかかる半導体装置は、請求項１５または１６に記載の発明において、ＰチャネルＭＯＳＦＥＴのソースおよびゲートが、それぞれ異なる配線によって浮遊基準回路と電気的に接続されていることを特徴とする。
【００４５】
上述した各請求項の発明によれば、低電圧回路であるＧＮＤ基準回路が安価な基板に設けられ、かつ高耐圧が必要な浮遊基準回路がＳＯＩ基板に設けられている。したがって、高耐圧が必要な部分のみＳＯＩ基板に形成するため、高価なＳＯＩ基板を最小限の面積に抑えることができる。これによって、コストの増加を抑えることができる。また、浮遊基準回路がＳＯＩ基板によって、ＧＮＤ基準回路から絶縁されるので、例えばＳＯＩ基板にＮチャネルのＭＯＳＦＥＴが設けられていても、寄生動作を抑制することができる。
【００４６】
また、請求項３の発明によれば、ＧＮＤ基準回路が設けられた基板と、浮遊基準回路が設けられたＳＯＩ基板を、同一のリードフレームに載置することができる。このため、半導体装置の実装時に、樹脂をモールドする際に、特別な技術が必要なく、容易にモールドを行うことができる。
【００４７】
また、請求項４の発明によれば、ＧＮＤ基準回路または浮遊基準回路に出力される信号電圧を、それぞれの回路に適した信号レベルに変換することができる。
【発明の効果】
【００４８】
本発明にかかる半導体装置によれば、寄生動作を抑制し、コストを抑えることできるという効果を奏する。
【発明を実施するための最良の形態】
【００４９】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００５０】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置について示す概略図である。また、図２は、図１に示す半導体装置の回路ブロック図である。さらに、図３は、実施の形態１にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。
【００５１】
図１または図２に示すように、実施の形態１にかかる半導体装置は、制御回路１１によって生成されたＯＮ／ＯＦＦ信号によって、モータ制御用のインバータやスイッチング電源に用いられる高電圧電源の高電位側ＶＩＮと出力端子ＯＵＴの間に接続された高電位側ＭＯＳＦＥＴ１および出力端子ＯＵＴと高電圧電源の低電位側ＧＮＤの間に接続された低電位側ＭＯＳＦＥＴ２を駆動させるためのＨＶＩＣ１００である。また、図１〜図３に示すように、半導体材料からなる支持基板５０３上に酸化膜５０４を介して半導体基板５０５を貼り合せたＳＯＩ基板であるＢ基板（第２基板）１０２には、半導体基板５０５に高電圧電源のＧＮＤ電位からＶＩＮの間を変動する電位を基準とする浮遊基準回路１３と、第１レベルシフト抵抗（第１抵抗）１５と、高耐圧ＮＭＯＳＦＥＴ１４と、高耐圧ＰＭＯＳＦＥＴ１７と、が設けられている。また、ＳＯＩ基板より安価な一般的なポリッシュドウェハ等から製作された半導体基板５０１からなるＡ基板（第１基板）１０１には、高電圧電源のＧＮＤ電位を基準とするＧＮＤ基準回路３３には、制御回路１１と、駆動回路１２とを備え、第２レベルシフト抵抗（第２抵抗）１８と、が設けられている。ＧＮＤ基準回路３３の低電圧電源の高電位側はＶＤＤであり、低電位側はＧＮＤとなる。
【００５２】
なお、Ａ基板１０１の裏面には金属材料層５０２が形成される。Ｂ基板１０２においては、支持基板５０３の酸化膜５０４を形成する面と反対側の裏面に金属材料層５０６が形成される。これらの金属材料層５０２、５０６は、半導体素子の電極を形成する際に用いる材料により形成されることができる。そして、これらの金属材料層５０２、５０６は、接地用の電極として用いられる。
【００５３】
なお、Ｂ基板１０２においては、浮遊基準回路１３、高耐圧ＮＭＯＳＦＥＴ１４、高耐圧ＰＭＯＳＦＥＴ１７は、それぞれ絶縁分離用トレンチ１６、１９、２０で囲まれており、高耐圧化されている。また、第１レベルシフト抵抗１５は、浮遊基準回路１３を囲む絶縁分離用トレンチ１６内に設けられている。
【００５４】
制御回路１１は、ＧＮＤを基準電位とする回路であり、Ａ基板１０１に設けられている。制御回路１１は、高電位側ＭＯＳＦＥＴ１および低電位側ＭＯＳＦＥＴ２へのＯＮ／ＯＦＦ信号を生成する。また、制御回路１１は、浮遊基準回路１３によって生成されたアラーム信号やウォーニング信号を受信し、受信したアラーム信号やウォーニング信号に基づいて、所定の警告動作などの制御を行う。
【００５５】
浮遊基準回路１３は、ＧＮＤ〜ＶＩＮの間を変位する電位を基準とする回路である。浮遊基準回路１３内のゲート駆動回路は、制御回路１１によって生成された高電位側ＭＯＳＦＥＴ１のＯＮ／ＯＦＦ信号をレベルアップ回路３１を介して受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１をＯＮ／ＯＦＦさせる。
【００５６】
駆動回路１２は、ＧＮＤを基準電位とする回路であり、制御回路１１で生成された低電位側ＭＯＳＦＥＴ２のＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２をＯＮ／ＯＦＦさせる。なお、制御回路１１および駆動回路１２は、ＧＮＤを基準電位とするＧＮＤ基準回路３３に形成されるため、Ａ基板１０１に設けれれている。
【００５７】
レベルアップ回路３１は、高耐圧ＮＭＯＳＦＥＴ１４と、第１レベルシフト抵抗１５と、によって構成され、制御回路１１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路１３に出力する。
【００５８】
レベルアップ回路３１においては、ＧＮＤ基準回路３３と、高耐圧ＮＭＯＳＦＥＴ１４のゲートパッド部Ｇとは、ワイヤボンド等による配線によって電気的に接続されている。そして、高耐圧ＮＭＯＳＦＥＴ１４のドレインパッド部Ｄと、第１レベルシフト抵抗１５と、がワイヤボンド等による配線によって電気的に接続されている。これによって、制御回路１１で発生したＧＮＤ基準の信号を浮遊基準の信号電圧に変換し、浮遊基準回路１３に出力することができる。
【００５９】
レベルダウン回路３２は、高耐圧ＰＭＯＳＦＥＴ１７と、第２レベルシフト抵抗１８によって構成され、浮遊基準回路１３で発生したアラーム信号やウォーニング信号などの浮遊基準の信号をＧＮＤ基準の信号電圧に変換し、制御回路１１に出力する。
【００６０】
レベルダウン回路３２においては、浮遊基準回路１３と、高耐圧ＰＭＯＳＦＥＴ１７のゲートパッド部Ｇとは、ワイヤボンド等による配線によって電気的に接続されている。そして、高耐圧ＰＭＯＳＦＥＴ１７のドレインパッド部Ｄと、第２レベルシフト抵抗１８とは、ワイヤボンド等による配線によって電気的に接続されている。これによって、浮遊基準回路１３で発生した浮遊基準の信号をＧＮＤ基準の信号電圧に変換し、制御回路１１に出力することができる。
【００６１】
また、図３に示すように、Ａ基板１０１とＢ基板１０２はリードフレーム１０３の同一のダイパッド部に載置されており、リードフレーム１０３の電位は、ＧＮＤである。また、Ｂ基板１０２において、支持基板５０３と、半導体基板５０５とに、挟まれた酸化膜９０４が、ＢＯＸ（埋め込み絶縁）層となる。支持基板９０４の電位がＧＮＤとなり、ＢＯＸ（埋め込み絶縁膜）層において電圧を担うことができる。また、Ｂ基板１０２には誘電体分離領域が形成されている。この誘電体分離構造が設けられていることによって、ダイパッド部を分割しなくても、寄生動作が起こらない。図１に示したように、高耐圧ＮＭＯＳＦＥＴ１４のソースはＧＮＤであるため、Ｂ基板１０２のＳＯＩ層（半導体基板５０５）にＧＮＤ電位を供給する必要がある。
【００６２】
（変形例）
つぎに、実施の形態１にかかるＨＶＩＣの変形例について説明する。図４は、実施の形態１にかかるＨＶＩＣの変形例の構造について示す概略図である。図４に示すように、変形例のＨＶＩＣ１１０においては、Ｂ基板１１２に高耐圧ＰＭＯＳＦＥＴが設けられていなく、Ａ基板１１１に第２レベルシフト抵抗が設けられていない。すなわち、実施の形態１にかかるＨＶＩＣ１００から、レベルダウン回路３２を省いた構成となっている（図２参照）。このような構成は、例えばスイッチング素子などの、過電流や温度の上がりすぎなどを考慮しなくてもよい装置に適用することができる。
【００６３】
実施の形態１によれば、低電圧回路であるＧＮＤ基準回路３３が安価な基板に設けられ、かつ高耐圧が必要な浮遊基準回路１３とレベルシフト回路（レベルアップ回路３１）がＳＯＩ基板に設けられている。したがって、安価な基板においては、耐圧構造を必要とする領域が不要になるためチップサイズが最小限に抑えられる。また、高耐圧が必要な部分のみＳＯＩ基板に形成するため、高価なＳＯＩ基板を最小限の面積に抑えることができる。これによって、コストの増加を抑えることができる。さらに、例えば浮遊基準回路１３の４倍程度の面積の大きい制御回路１１を安価なＡ基板に設けることで、さらにＳＯＩ基板を用いる面積を小さくすることができる。
【００６４】
また、浮遊基準回路１３をＳＯＩ基板に形成することで、このＳＯＩ基板とＧＮＤ基準回路３３の設けられた安価な基板とを同一のリードフレームに接着することができる。このため、例えば実装時などに樹脂をモールドする際に、特別な技術が必要なく、容易にモールドを行うことができる。
【００６５】
また、ＳＯＩ基板を用いることで、リードフレームを分割することなく完全にＧＮＤ基準回路３３と浮遊基準回路１３とを絶縁分離できるので、浮遊基準回路３３の電圧レベルが変動する際に生じるノイズの影響をＧＮＤ基準回路１３に与えないようにすることができる。
【００６６】
（実施の形態２）
図５は、実施の形態２にかかる半導体装置の構造について示す概略図である。図５に示すように、実施の形態２にかかる半導体装置（ＨＶＩＣ）１２０においては、Ｂ基板１２２の浮遊基準回路４３を囲む分離用トレンチ４６内に設けられたＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂと、Ｂ基板１２２に分離用トレンチ４６の外側に設けられた高耐圧ＮＭＯＳＦＥＴ４４ａおよび高耐圧ＮＭＯＳＦＥＴ４４ｂと、によってレベルアップ回路が構成されている。すなわち、実施の形態１にかかる半導体装置（ＨＶＩＣ）１００における第１レベルシフト抵抗１５（図１参照）の代わりに、ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂが設けられている。
【００６７】
浮遊基準回路４３、高耐圧ＮＭＯＳＦＥＴ４４ａおよびＮＭＯＳＦＥＴ４４ｂは、それぞれ絶縁分離用トレンチ４６、４９ａ、４９ｂに囲まれており、高耐圧化されている。なお、ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂは、高耐圧でなくてよい。
【００６８】
ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂは、高耐圧ＮＭＯＳＦＥＴ４４ａおよび高耐圧ＮＭＯＳＦＥＴ４４ｂのドレインパッド部Ｄにワイヤボンド等の配線によって電気的に接続されている。高耐圧ＮＭＯＳＦＥＴ４４ａおよびＮＭＯＳＦＥＴ４４ｂのゲートパッド部Ｇは、Ａ基板１２１に設けられたＧＮＤ基準回路４２にワイヤボンド等の配線によって電気的に接続されている。
【００６９】
ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂは、Ｖｆｌｏａｔからの信号によって、交互にスイッチングを行う、たすきがけの構造となっている。すなわち、ＰＭＯＳＦＥＴ４５ａまたはＰＭＯＳＦＥＴ４５ｂのどちらか一方がＯＮのとき、他方はＯＦＦとなる。
【００７０】
さらに、ＰＭＯＳＦＥＴ４５ａと、ＰＭＯＳＦＥＴ４５ｂとには、それぞれツェナーダイオードが接続されていてもよい。その理由は、ＰＭＯＳＦＥＴ４５ａまたはＰＭＯＳＦＥＴ４５ｂのソース−ゲート間がＯＮ状態になると、低電位に引っ張られるが、この際ゲート耐圧を越えないように、クランプを行うためである。その他の構成は、実施の形態１と同様のため、説明を省略する。
【００７１】
実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、レベルアップ回路に抵抗素子を用いないため、実施の形態１に比べて、消費電力を抑えることができる。
【００７２】
（実施の形態３）
図６は、実施の形態３にかかる半導体装置の構造について示す概略図である。図７は、図６に示す半導体装置の回路ブロック図である。また、図８は、実施の形態３にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。
【００７３】
図６または図７に示すように、実施の形態３にかかる半導体装置（ＨＶＩＣ）１３０においては、レベルアップ回路７１を構成する高耐圧ＮＭＯＳＦＥＴ６４と、レベルダウン回路７２を構成する高耐圧ＰＭＯＳＦＥＴ６７と、がＢ基板１３２ではなく、Ａ基板１３１に設けられている。
【００７４】
すなわち、レベルアップ回路７１は、Ａ基板１３１に設けられた高耐圧ＮＭＯＳＦＥＴ６４と、Ｂ基板１３２の浮遊基準回路６３を囲む分離用トレンチ６６内に設けられた第１レベルシフト抵抗１５と、によって構成され、レベルダウン回路７２は、Ａ基板１３１に設けられた高耐圧ＰＭＯＳＦＥＴ６７と、Ａ基板１３１に設けられた第２レベルシフト抵抗１８と、によって構成されている。なお、Ａ基板１３１には、ＧＮＤ基準回路７３が設けられている。
【００７５】
ここで、第１レベルシフト抵抗１５と、高耐圧ＮＭＯＳＦＥＴ６４のドレインパッド部Ｄとが、ワイヤボンド等の配線によって電気的に接続されている。また、Ｂ基板１３２に設けられた浮遊基準回路６３と、高耐圧ＰＭＯＳＦＥＴ６７のソースパッド部Ｓおよびゲートパッド部Ｇと、がそれぞれ異なる配線によって電気的に接続されている。その他の構成は、実施の形態１と同様のため、説明を省略する。なお、図８において、符号６０３はＳＯＩ基板の支持基板であり、符号６０４は酸化膜（ＢＯＸ層）であり、符号６０５はＳＯＩ層である。Ａ基板１３１の裏面には金属材料層５０２が形成される。Ｂ基板１３２においては、支持基板５０３の酸化膜６０４を形成する面と反対側の裏面に金属材料層６０６が形成される。これらの金属材料層６０２、６０６は、半導体素子の電極を形成する際に用いる材料により形成されることができる。そして、これらの金属材料層６０２、６０６は、接地用の電極として用いられる。
【００７６】
実施の形態３によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態３によれば、安価な基板に、高耐圧で面積の大きいレベルシフト回路を構成する素子を設けることができる。このため、実施の形態１と比べると、さらにＳＯＩ基板を用いる面積を小さくすることができる。このため、実施の形態１よりも、さらにコストを抑えることができる。なお、レベルシフト回路を構成する素子を安価な基板に設けた場合でも、浮遊基準回路がＳＯＩ基板に設けられているため、浮遊基準回路をリードフレームから絶縁分離することができるので、負電圧時の寄生動作を抑えることができる。
【００７７】
（実施の形態４）
図９は、実施の形態４にかかる半導体装置の構造について示す概略図である。図９に示すように、実施の形態４は、実施の形態１に、実施の形態２および実施の形態３を適用した構成となっている。実施の形態４にかかる半導体装置（ＨＶＩＣ）１４０においては、Ｂ基板１４２の浮遊基準回路８３を囲む分離用トレンチ７６内に設けられたＰＭＯＳＦＥＴ７５ａおよびＰＭＯＳＦＥＴ７５ｂと、Ａ基板１４１に設けられた高耐圧ＮＭＯＳＦＥＴ７４ａおよび高耐圧ＮＭＯＳＦＥＴ７４ｂと、によってレベルアップ回路が構成されている。さらに、レベルダウン回路を構成する高耐圧ＰＭＯＳＦＥＴ７７が、Ｂ基板１４２ではなく、Ａ基板１４１に設けられている。なお、Ａ基板１４１には、ＧＮＤ基準回路８２が設けられている。
【００７８】
したがって、レベルダウン回路は、高耐圧ＰＭＯＳＦＥＴ７７と、Ａ基板１４１に設けられた第２レベルシフト抵抗１８によって構成されている。その他の構成は、実施の形態１〜３と同様のため、説明を省略する。
【００７９】
実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
【産業上の利用可能性】
【００８０】
以上のように、本発明にかかる半導体装置は、スイッチング電源装置に有用であり、特に接地電位基準の回路と、パワーデバイスなどのスイッチングによって変動する浮遊電位を基準とする回路とが混在する半導体装置に適している。
【図面の簡単な説明】
【００８１】
【図１】実施の形態１にかかる半導体装置について示す概略図である。
【図２】図１に示す半導体装置の回路ブロック図である。
【図３】実施の形態１にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。
【図４】実施の形態１にかかるＨＶＩＣの変形例の構造について示す概略図である。
【図５】実施の形態２にかかる半導体装置の構造について示す概略図である。
【図６】実施の形態３にかかる半導体装置の構造について示す概略図である。
【図７】図６に示す半導体装置の回路ブロック図である。
【図８】実施の形態３にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。
【図９】実施の形態４にかかる半導体装置の構造について示す概略図である。
【図１０】従来の共振形ハーフブリッジ電源について示す回路構成図である。
【図１１】図１０におけるＨＶＩＣの内部構成について示すブロック図である。
【図１２】従来のＨＶＩＣを半導体基板に形成したときの要部を示す概略図である。
【図１３】従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略図である。
【図１４】従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略側面図である。
【図１５】従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略図である。
【図１６】従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略側面図である。
【符号の説明】
【００８２】
１１  制御回路
１２  駆動回路
１３  浮遊基準回路
１４  高耐圧ＮＭＯＳＦＥＴ
１５  第１レベルシフト抵抗（第１抵抗）
１６、１９、２０  絶縁分離用トレンチ
１７  高耐圧ＰＭＯＳＦＥＴ
１８  第２レベルシフト抵抗（第２抵抗）
３３  ＧＮＤ基準回路
１００  ＨＶＩＣ
１０１  Ａ基板（第１基板）
１０２  Ｂ基板（第２基板）
【図１】
2010154721.tif 000003
【図２】
2010154721.tif 000004
【図３】
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【図４】
2010154721.tif 000006
【図５】
2010154721.tif 000007
【図６】
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【図７】
2010154721.tif 000009
【図８】
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【図９】
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【図１０】
2010154721.tif 000012
【図１１】
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【図１２】
2010154721.tif 000014
【図１３】
2010154721.tif 000015
【図１４】
2010154721.tif 000016
【図１５】
2010154721.tif 000017
【図１６】
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