(57)【要約】【課題】階調特性の変動に対応し、且つ、リファレンス線の数を減少させることが可能な画像表示装置を提供する。【解決手段】第１ビット数のデータ値から構成される入力画像信号を前記第１ビット数より大なる第２ビット数のデータ値から構成されるγ変換信号に変換する変換部と、前記γ変換信号に対応するデータ値を格納するメモリセルと、前記メモリセルに前記γ変換信号に対応するデータ値が格納されている場合は、該データ値に応じた出力画像信号を出力し、前記メモリセルに前記γ変換信号に対応するデータ値が格納されていない場合は、前記メモリセルの何れかに該γ変換信号に対応するデータ値を書き込み且つ書き込んだデータ値に応じた出力画像信号を出力する制御部と、を備える。【選択図】        図５
2010128314.tif 000002
【特許請求の範囲】
【請求項１】
第１ビット数のデータ値から構成される入力画像信号を前記第１ビット数より大なる第２ビット数のデータ値から構成されるγカーブを表したγ変換信号に変換する変換部と、
前記γ変換信号に対応するデータ値を格納する、前記第１ビット数以上前記第２ビット数未満の個数からなるメモリセルと、
前記メモリセルに前記γ変換信号に対応するデータ値が格納されている場合は、該データ値に応じた出力画像信号を出力し、前記メモリセルに前記γ変換信号に対応するデータ値が格納されていない場合は、前記メモリセルの何れかに該γ変換信号に対応するデータ値を書き込み且つ書き込んだデータ値に応じた出力画像信号を出力する制御部と、
を備えたことを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記メモリセルに前記γ変換信号に対応するデータ値が格納されていない場合、前記制御部は、最も過去に記憶されたデータ値が格納されるメモリセルの内容を書き換えることを特徴とする画像表示装置。
【請求項３】
請求項１又は請求項２に記載の画像表示装置において、
前記メモリセルは、前記第２ビット数分の記憶容量を有することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に関する。
【背景技術】
【０００２】
発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro  Luminescence）素子を用いた画像表示装置が提案されている。画像表示装置としては、例えば、有機発光ダイオード（Organic  Light  Emitting  Diode）等を有する複数の画素からなるものがある。かかる画像表示装置では、各画素に適切な電流値が設定されることにより各画素の輝度が制御される。なお、各画素の輝度は、入力画像信号がγカーブに応じて出力画像信号に変換され、かかる出力画像信号に基づいて決定される。
【０００３】
上述したような画像表示装置では、入力画像信号に対する階調の応答特性（以下、階調特性という）が、表示パネル毎に異なることが知られている。そのため、表示パネルの階調特性にあわせて、γカーブを調整する技術が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００６−１８９７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、表示パネルの階調特性にあわせるため、γカーブ生成のためのγテーブルを変更することで階調特性の変動に対応する方法によれば、例えば、ＲＧＢの各色６ビットの入力画像信号からγカーブを表す９ビット（５１２通り）の出力画像信号が生成されるとすると、出力画像信号のビット数と同数のリファレンス線がドライバ内に必要となる。この構成の場合、出力画像信号のビット数に応じたリファレンス線が必要となるため、ドライバの回路面積が増大するという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、階調特性の変動に対応し、且つ、リファレンス線の数を減少させることが可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る画像表示装置は、第１ビット数のデータ値から構成される入力画像信号を前記第１ビット数より大なる第２ビット数のデータ値から構成されるγカーブを表したγ変換信号に変換する変換部と、前記γ変換信号に対応するデータ値が格納され、前記第１ビット数以上前記第２ビット数未満の個数からなるメモリセルと、前記メモリセルに前記γ変換信号に対応するデータ値が格納されている場合は、該データ値に応じた出力画像信号を出力し、前記メモリセルに前記γ変換信号に対応するデータ値が格納されていない場合は、前記メモリセルの何れかに該γ変換信号に対応するデータ値を書き込み且つ書き込んだデータ値に応じた出力画像信号を出力する制御部と、を備える。
また、本発明の一実施形態に係る画像表示装置において、前記メモリセルに前記γ変換信号に対応するデータ値が格納されていない場合、前記制御部は、最も過去に記憶されたデータ値が格納されるメモリセルの内容を書き換える。
また、本発明の一実施形態に係る画像表示装置において、前記メモリセルは、前記第２ビット数分の記憶容量を有する。
【発明の効果】
【０００８】
本発明によれば、階調特性の変動に対応し、且つ、リファレンス線の数を減少させることが可能な画像表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して、本発明の一実施形態にかかる画像表示装置を詳細に説明する。なお、本発明は以下の実施形態に限定されないものとする。
【００１０】
＜画像表示装置の構成＞
まず、本実施形態に係る画像表示装置について説明する。図１は、本実施形態に係る画像表示装置の構成を示した図である。同図に示したように、画像表示装置は、ｍ行ｎ列分の画素回路１０がマトリクス状（二次元平面的）に配列された表示パネル２０と、タイミングコントローラ３１と、フレームメモリ３２と、走査ドライバ３３と、変換部３４と、ソースドライバ３６とを備えている。
【００１１】
表示パネル２０の画面水平方向（図中行方向）には、後述するように、図３に示す第１電源線２１１、第２電源線２１２及び走査線２１３等の制御線２１が配設されている。この制御線２１は、走査ドライバ３３と電気的に接続されている。また、表示パネル２０の画面垂直方向（図中列方向）には、画像信号線２２が配設されている。この画像信号線２２は、ソースドライバ３６と電気的に接続されている。
【００１２】
タイミングコントローラ３１は、例えば演算回路、論理回路等を内部に含むＩＣやカウンタ等の制御機器を用いて構成することができる。タイミングコントローラ３１は、外部から入力される基準クロックＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに基づいて、画面水平方向及び画面垂直方向に応じたクロック信号を生成し、走査ドライバ３３及びソースドライバ３６に出力することで、当該走査ドライバ３３及びソースドライバ３６の動作のタイミングを制御する。
【００１３】
また、タイミングコントローラ３１は、外部から入力されるフレーム単位の入力画像信号を、フレームメモリ３２に順次格納するとともに、表示の対称となるフレームの入力画像信号を、画面水平方向のクロック信号と同期して変換部３４に供給する。なお、本実施形態では、各色６ビットのＲＧＢデータが入力画像信号として入力されるものとする。
【００１４】
フレームメモリ３２は、外部から入力されるフレーム単位の入力画像信号を保持するための記憶素子である。フレームメモリ３２に記憶された各フレームの入力画像信号は、タイミングコントローラ３１により順次読み出される。
【００１５】
走査ドライバ３３は、例えばスイッチング素子、シフトレジスタ等を用いて構成することができる。走査ドライバ３３は、タイミングコントローラ３１から入力されるクロック信号に基づき、自己の内部で生成した各種制御信号を制御線２１に供給するタイミングを制御する。
【００１６】
変換部３４は、所定のγカーブが設定されたγテーブル３４１を有しており、このγテーブル３４１に基づいて、各色第１ビットとしての６ビットのデータ値から構成される入力画像信号を各色第２ビットとしての９ビットのデータ値から構成されるγ変換信号にγ変換した後、制御部３５に出力する。ここで、「γ変換」とは、入力画像信号のデータ値を、表示パネル２０の階調特性に対応した所定の関数で変換することを意味する。
【００１７】
ソースドライバ３６は、制御部３５、図８に示したＤＡＣ（Ｄ／Ａコンバータ）３６１及びリファレンス線３６２等を用いて構成することができる。制御部３５は、ＲＧＢの色毎に設けられ、後述するメモリ３５１に記憶されたデータ値と、変換部３４から入力されるγ変換信号のデータ値とを比較し、一致するデータ値が記憶されたメモリ３５１のアドレス情報をＤＡＣ３６１に出力する。
【００１８】
ＤＡＣ３６１は、制御部３５から入力されるアドレス情報に基づいて、後述するメモリ３５１に記憶されたデータ値を読み出すと、このデータ値に応じた電位をリファレンス線３６２を通じて出力することで、当該電位を出力画像信号として画像信号線２２に供給する。なお、ソースドライバ３６の詳細については後述する。
【００１９】
上記構成において、図１に示した制御線２１、画像信号線２２、タイミングコントローラ３１、フレームメモリ３２、走査ドライバ３３、変換部３４、制御部３５及びソースドライバ３６に関するレイアウトは、その一例を示すものであり、これらのレイアウトに限定されるものではない。
【００２０】
変形例として、例えば、図２に示すように、図１の構成からフレームメモリ３２を取り除き、外部からの入力画像信号が変換部３４に直接入力されるよう構成する形態としてもよい。なお、本構成の場合、画像信号はフレーム単位で順次入力されるものとする。
【００２１】
また、図１の構成では、タイミングコントローラ３１、フレームメモリ３２、走査ドライバ３３、変換部３４及びソースドライバ３６を、表示パネル２０の外部に配置する形態としたが、これらの回路の何れか又は全てを表示パネル２０の内部に配置する形態としてもよい。また、図１の構成では、ソースドライバ３６が制御部３５を内蔵する形態としたが、ソースドライバ３６の外部に制御部３５を配置する形態としてもよい。
【００２２】
＜画素回路の構成＞
次に、表示パネル２０を構成する画素回路１０について説明する。図３は、図１に示した画素回路１０（１画素）の構成の一例を示した図である。同図に示したように、画素回路１０は、有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子ＯＬＥＤを駆動するため駆動トランジスタＴdと、出力画像信号に応じた電位（以下、画像信号電圧という）を保持する容量素子Ｃsと、画像信号電圧の印加を制御するスイッチングトランジスタＴsとを備える。なお、有機ＥＬ素子ＯＬＥＤは、発光素子又はコンデンサとして機能する。有機ＥＬ素子ＯＬＥＤは、有機ＥＬ素子ＯＬＥＤに加える電圧の向きが、電流が流れて発光するときの方向に対して反対の方向に印加されると、コンデンサとして機能する。そのため、図３では有機ＥＬ素子ＯＬＥＤの容量を有機ＥＬ素子容量Ｃoledとして等価的に表している。
【００２３】
駆動トランジスタＴdは、第１端子ｔ１１、第２端子ｔ１２及び第３端子ｔ１３を有している。第１端子ｔ１１は、スイッチングトランジスタＴsの第３端子ｔ２３と電気的に接続されている。また、第２端子ｔ１２は、制御線２１としての第１電源線２１１と電気的に接続されており、第３端子ｔ１３は、有機ＥＬ素子ＯＬＥＤのアノード電極と電気的に接続されている。ここで、第１端子ｔ１１はゲート電極（ゲート）に対応し、第２端子ｔ１２及び第３端子ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。なお、第２端子ｔ１２と第３端子ｔ１３との相対的な電位関係は、後述する各制御期間に応じて変動する。また、「ドレイン」及び「ソース」は、トランジスタの導電型及び相対的な電位関係によって定義される。
【００２４】
本実施形態で使用するｎ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子（すわなち、第２端子ｔ１２と第３端子ｔ１３）のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。また、ｐ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子のうち、低電位側の端子が「ドレイン」となり、高電位側の端子が「ソース」となる。
【００２５】
駆動トランジスタＴdでは、第１端子ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ１１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。
【００２６】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の発光層に電流が流れ、該発光層が発光する。具体的に、アノード電極としては、アルミニウム、銀、銅又は金等の金属或いはこれらの合金等を用いることができる。また、カソード電極としては、インジウム錫酸化膜（ＩＴＯ）等の光透過性を有する導電材料、マグネシウム、銀、アルミニウム又はカルシウム等の材料等を用いることができる。なお、発光層は、該発光層に注入された正孔と電子とが再結合することによって光を生じる。
【００２７】
発光層としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして発光層を構成してもよい。発光層を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、発光層の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。発光層は、１層構造に限られることはなく、複数層構造であっても構わない。
【００２８】
有機ＥＬ素子ＯＬＥＤのアノード電極は、駆動トランジスタＴdの第３端子ｔ１３と電気的に接続され、カソード電極は制御線２１としての第２電源線２１２と電気的に接続されている。なお、本実施形態で用いる画素回路１０では、有機ＥＬ素子ＯＬＥＤのカソード電極が、表示パネル２０を構成する全ての画素回路１０で共通となるコモンカソード型となっているが、これに限らず、有機ＥＬ素子ＯＬＥＤのアノード電極が、表示パネル２０を構成する全ての画素回路１０で共通となるコモンアノード型の構成を採用してもよい。
【００２９】
スイッチングトランジスタＴsは、第１端子ｔ２１、第２端子ｔ２２及び第３端子ｔ２３を有している。第１端子ｔ２１は、制御線２１としての走査線２１３と電気的に接続されており、第２端子ｔ２２は、画像信号線２２と電気的に接続されている。また、第３端子ｔ２３は、駆動トランジスタＴdの第１端子ｔ１１と電気的に接続されている。なお、第１端子ｔ２１はゲート電極に対応し、第２端子ｔ２２はドレイン電極に対応し、第３端子ｔ２３はソース電極に対応している。
【００３０】
スイッチングトランジスタＴsでは、第１端子ｔ２１に印加される電位、より詳細には第１端子ｔ２１と第３端子ｔ２３との間に印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ２１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。
【００３１】
容量素子Ｃsは、後述する書き込み期間時に出力画像信号に対応する電荷量を保持する機能を有する。なお、容量素子Ｃsの一方の電極１ａは、駆動トランジスタＴdの第１端子ｔ１１と、スイッチングトランジスタＴsの第３端子ｔ２３とを電気的に接続する配線に対して導電可能に接続されている。また、容量素子Ｃsの他方の電極１ｂは、駆動トランジスタＴdの第３端子ｔ１３と、有機ＥＬ素子ＯＬＥＤのアノード電極とを電気的に接続する配線に対して導電可能に接続されている。
【００３２】
上述した駆動トランジスタＴd及びスイッチングトランジスタＴsは、例えばアモルファスシリコンや多結晶シリコン等で形成されるＴＦＴによって構成される。なお、以下で参照する各図面においては、ＴＦＴのチャネルについて、そのタイプ（ｎ型又はｐ型）を明示していないが、ｎ型又はｐ型の何れかであり、本実施形態では、ｎ型のＴＦＴを用いるものとする。
【００３３】
＜画素回路の動作＞
つぎに、図４を参照して、画素回路１０の動作について説明する。なお、以下に説明する画素回路１０の動作は、図１又は図２に示したタイミングコントローラ３１、走査ドライバ３３、変換部３４、制御部３５及びソースドライバ３６の制御により実現されるものである。
【００３４】
図４は、画素回路１０を駆動させる際の信号波形（駆動波形）の一例を示したタイミングチャートである。なお、図４では有機ＥＬ素子ＯＬＥＤを順次発光方式で発光させる際の信号波形を示している。ここで、順次発光方式とは、各画素回路に対するフレーム毎の画像信号電圧の書き込み制御及び各画素回路の発光制御を、同一の制御線又は電源線に共通に接続された画素回路のグループ毎（例えば一行毎、一列毎等）に順次行う方式である。本実施形態では、図１又は図２に示した表示パネル２０の一行毎に書き込み制御、発光制御が行われるものとする。
【００３５】
図４において、横軸が時刻を示し、上から順に、（ａ）第１電源線２１１に印加される電位、（ｂ）第２電源線２１２に印加される電位、（ｃ）走査線２１３に印加される電位、（ｄ）画像信号線２２に印加される電位（出力画像信号）、の波形を示している。
【００３６】
これら行毎のシーケンスでは、Ｃs初期化期間、書き込み期間、書き込み終了期間、発光準備期間、発光期間、消光期間の６つの制御期間を１サイクルとしており、この１サイクルの制御により有機ＥＬ素子ＯＬＥＤが１回発光される。以下、画像表示装置の駆動について説明する。なお、全画素回路に共通の第２電源線２１２は常にゼロ電位（０Ｖ）であるため説明を適宜省略する。
【００３７】
＜Ｃs初期化期間＞
Ｃs初期化期間では、図４に示したように、第１電源線２１１がゼロ電位（０Ｖ）、走査線２１３が高電位ＶgH、画像信号線２２がゼロ電位（０Ｖ）とされる。この制御により、スイッチングトランジスタＴsはオンとなり、容量素子Ｃsの第１端子ｔ１１側の電位が０Ｖとなるため、容量素子Ｃsの両端電位がゼロ電位にリセットされる。
【００３８】
なお、本実施形態では、第１電源線２１１及び第２電源線２１２におけるゼロ電位を０Ｖとしているが、第１容量素子Ｃs1に蓄えられる電圧をオフセットする電圧（＝電源線の基準電位）であればよく、これに限定されるものではない。また、画像信号線２２の電位をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位、即ち、画像信号線２２の基準電位であればよく、これに限定されるものではない。
【００３９】
＜書き込み期間＞
書き込み期間では、図４に示したように、第１電源線２１１のゼロ電位（０Ｖ）、走査線２１３の高電位ＶgHが維持されるとともに、画像信号線２２が表示対象となるフレームの出力画像信号に応じた電位（画像信号電圧）Ｖdataとされる。このとき、「画像信号電圧Ｖdata＞駆動トランジスタの閾値電圧」の関係を満たすならば、容量素子Ｃsの両端の電位差は画像信号電圧Ｖdataとなるため、容量素子Ｃsに画像信号電圧Ｖdata分の電荷が蓄積される。
【００４０】
ここで、「閾値電圧」とは、トランジスタがオフ状態（所謂ドレイン電流が流れない状態）からオン状態（ドレイン電流が流れる状態）に移り変わるときの、境界となるゲート・ソース間電圧のことを意味する。
【００４１】
＜書き込み終了期間＞
書き込み終了期間では、図４に示したように、第１電源線２１１のゼロ電位（０Ｖ）、画像信号線２２の画像信号電圧Ｖdataが維持されるとともに、走査線２１３が低電位ＶgLとされる。この制御により、スイッチングトランジスタＴsがオフとなり、容量素子Ｃsに蓄積される電荷量（画像信号電圧Ｖdata）が確定する。
【００４２】
＜発光準備期間＞
発光準備期間では、図４に示したように、第１電源線２１１のゼロ電位（０Ｖ）、走査線２１３の低電位ＶgLが維持されるとともに、画像信号線２２がゼロ電位（０Ｖ）とされる。このとき、次の行の画素回路１０にも画像信号電圧Ｖdataが書き込まれるため、画像信号線２２の電位は不定となるが、画像信号線２２と容量素子ＣsとはスイッチングトランジスタＴsにより分断されているため影響は受けず、書き込み終了時に確定した電荷量が保持される。
【００４３】
＜発光期間＞
発光期間では、図４に示したように、走査線２１３の低電位ＶgL、画像信号線２２のゼロ電位（０Ｖ）が維持されるとともに、第１電源線２１１が高電位（ＶDD）とされる。
【００４４】
第１電源線２１１が高電位となると、駆動トランジスタＴdの第２端子ｔ１２の電位が、第３端子ｔ１３の電位よりも高電位となる。そのため、この発光期間においては、第２端子ｔ１２がドレイン、第３端子ｔ１３がソースとなる。これにより、画像信号電圧Ｖdataを保持する容量素子Ｃsとが直列に接続され、駆動トランジスタＴdのゲート・ソース間電圧Ｖgsは、Ｖgs＝Ｖdataとなる。この結果、駆動トランジスタＴdはオン状態となり、第１電源線２１１→駆動トランジスタＴd→有機ＥＬ素子ＯＬＥＤ→第２電源線２１２という経路でＶdataに応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００４５】
このとき、有機ＥＬ素子ＯＬＥＤの発光時、駆動トランジスタＴdの第３端子ｔ１３（ソース）の電位は、有機ＥＬ素子ＯＬＥＤのアノード電位と同値となるため、書き込み期間の電位から変動することになる。その際、駆動トランジスタＴdのゲートは、容量素子Ｃsを介して有機ＥＬ素子ＯＬＥＤのアノード側と接続されているため、ゲート電位は有機ＥＬ素子ＯＬＥＤのアノード側の電位の変動に追従して変動する。従って、ゲート電圧は書き込み期間での値、即ち、Ｖdataを保つ。
【００４６】
＜消光期間＞
消光期間では、図４に示したように、走査線２１３の低電位ＶgL、画像信号線２２のゼロ電位（０Ｖ）が維持されるとともに、第１電源線２１１がゼロ電位（０Ｖ）とされる。この制御により、有機ＥＬ素子ＯＬＥＤの順方向の電位がなくなるため、有機ＥＬ素子ＯＬＥＤは消光する。このとき、容量素子Ｃsの第１端子ｔ１１側の電位はＶdataとなり、第２端子ｔ１２側の電位は第２電源線２１２と同電位、即ち、０Ｖとなる。
【００４７】
＜制御部の構成及び動作＞
次に、ソースドライバ３６が具備する制御部３５の構成について詳細に説明する。図５は、図１又は図２に示した制御部３５の構成の一例を模式的に示した図である。同図に示したように、制御部３５は、メモリ３５１と、比較器３５２と、記憶制御部３５３と、エンコーダ３５４とを備えている。
【００４８】
メモリ３５１は、第２ビットとしての９ビット数の記憶容量を有した６４個（ｗｏｒｄ）のメモリセルＭＣを有し、γ変換信号生成の元となった第１ビットとしての６ビット数の入力画像信号に対応するγ変換信号の各データ値が、メモリセルＭＣの夫々に記憶される。なお、本実施形態では、メモリセルＭＣの数は６ビット数としたが、第１ビット数以上第２ビット数未満であれば、６ビット数とは限らず、例えば７ビット数や８ビット数としてもよい。
【００４９】
図６は、γ変換信号とメモリセルＭＣに記憶されるデータ値との関係を説明するための図である。同図において、横軸はγ変換信号の電位を表し、右方に行くほど高電位であることを意味している。また、縦軸は階調を表し、上方に行くほど高階調となることを意味している。
【００５０】
ここで、「階調」とは、各色の明るさの度合いを示すパラメータとして用いられるものである。例えば、所定ビットの階調表現では、各色の階調が最小値（例えば０階調）となる場合が最も暗く再現されることを意味し、最大値となる場合が最も明るく再現されることを意味している。
【００５１】
横軸の下部に示す矢印は、γ変換信号の生成元となった第１ビットとしての６ビットの入力画像信号の各データ値を示している。変換部３４では、γテーブル３４１に基づいて、入力画像信号を構成する６４個のデータ値を、図６の曲線で示した第２ビットとしての９ビットのγ変換信号にγ変換する。なお、図６では、γ変換信号中の入力画像信号の各データ値に対応する各電位を黒点で示している。
【００５２】
また、縦軸の右部に示す矢印は、メモリセルＭＣの夫々が記憶する９ビットのデータ値（電位）を示している。メモリセルＭＣは、γ変換信号を構成する各データ値のうち、当該γ変換信号の生成元となった６ビットの入力画像信号の各データ値、即ち黒点で示した各電位を表す９ビットのデータ値を夫々記憶する。
【００５３】
比較器３５２は、図５に示すように、メモリセルＭＣと同数個設けられている。また、比較器３５２は、変換部３４から入力されるγ変換信号のデータ値と、メモリセルＭＣの夫々に記憶されたエントリデータとを個別に比較する。そして、両データ値が一致するか否かを示した判定結果を記憶制御部３５３及びエンコーダ３５４に出力する。このとき、γ変換信号のデータ値に一致するエントリデータは必ず一つに限る。γ変換信号のデータ値が複数のメモリセルＭＣの内容と一致した場合には、最初にヒットしたメモリセルＭＣのアドレスに位置するエントリデータを有効にして、他のメモリセルＭＣの内容を無効データとする。そして、新たに入力されるγ変換信号のデータ値に対応するエントリデータがメモリセルＭＣにない場合には、無効データとされたメモリセルＭＣが優先的に書き換えられる。
【００５４】
記憶制御部３５３は、比較器３５２から入力される判定結果において一致するものが無かった場合、何れかのメモリセルＭＣに記憶されたデータ値を破棄し、このメモリセルに不一致と判定されたγ変換信号のデータ値を記憶させることで最新のデータ値に更新する。このデータ値の更新時において、記憶制御部３５３は、アクセスが行われたタイムスタンプの古いものから優先的に破棄し、アクセスが行われたタイムススタンプが新しいもの、つまり最近にアクセスされたかデータ値の書き換え（更新）が行われたものを保存する。この場合、古いデータ値から優先的にデータ値の更新を行うアルゴリズムを記憶制御部３５３に設けることで、メモリ３５１中身を効率的に更新することができる。
【００５５】
なお、記憶制御部３５３は、制御部３５に特有の機能として、各メモリセルＭＣに記憶されるデータ値が昇順、即ち、図６に示した黒点の順となるようメモリ３５１内でのデータ値の入れ替えを行うものとする。
【００５６】
エンコーダ３５４は、比較器３５２での判定結果において、一致と判定されたデータ値を記憶するメモリセルＭＣのメモリアドレスを示したアドレス情報を、ＤＡＣ３６１へ出力する。なお、全てのメモリセルＭＣについての判定結果が一致するまで、ＤＡＣ３６１への出力を制限することとしてもよい。
【００５７】
図７は、γ変換信号入力時における制御部３５の処理の手順を示したフローチャートである。なお、本処理は、色毎の制御部３５にて独立して行われるものとする。
【００５８】
まず、変換部３４から新たなγ変換信号が入力されると、比較器３５２は、メモリセルＭＣの夫々に記憶された６４個のデータ値と、このγ変換信号の入力画像信号に対応する６４個のデータ値とを比較し（ステップＳ１１）、両データ値が一致するか否かの判定結果を記憶制御部３５３及びエンコーダ３５４に出力する（ステップＳ１２）。
【００５９】
ステップＳ１２において、一致と判定されたデータ値については（ステップＳ１２；一致）、エンコーダ３５４が、当該データ値が記憶されたメモリセルＭＣのアドレス情報を、ＤＡＣ３６１へ出力し（ステップＳ１３）、本処理を終了する。
【００６０】
一方、ステップＳ１２において、不一致と判定されたデータ値については（ステップＳ１２；不一致）、記憶制御部３５３が、更新対象のメモリセルＭＣに記憶されたデータ値を破棄し（ステップＳ１４）、そのメモリセルＭＣに不一致と判定されたγ変換信号のデータ値を記憶させ（ステップＳ１５）、本処理を終了する。
【００６１】
なお、メモリ３５１の初期状態、即ち、メモリセルＭＣの何れにもデータ値が記憶されていない場合には、γ変換信号を構成する６４個の各データ値を、メモリセルＭＣのアドレスの昇順に順次記憶させるものとする。
【００６２】
上記の処理により、例えば、変換部３４でγテーブル３４１が変更された場合であっても、変更後のγテーブル３４１により生成されたγ変換信号を特徴付けるデータ値を、制御部３５に直ちに反映することができる。そのため、表示パネル２０の階調特性の変動に、柔軟に対応することが可能となる。
【００６３】
なお、図７に示した処理では、両データ値の不一致が判定された場合、次に入力されるγ変換信号についてステップＳ１２で一致したデータ値のアドレス情報がＤＡＣ３６１に出力されるが、データ値の更新後直ちにアドレス情報が出力されるようにしてもよい。例えば、記憶制御部３５３が、更新したデータ値を比較器３５２に入力し直すことで、更新後直ちにアドレス情報がＤＡＣ３６１に出力されるよう構成することができる。
【００６４】
＜ソースドライバ３６の全体構成及び動作＞
次に、ソースドライバ３６の全体構成について詳細に説明する。図８は、ソースドライバ３６の構成を模式的に示した図である。同図に示したように、ソースドライバ３６には、ＲＧＢ毎の制御部３５と１対１に対応するよう、３つのＤＡＣ３６１が設けられている。
【００６５】
ＤＡＣ（ＤＡコンバータ）３６１は、制御部３５から入力されるアドレス情報に基づき、当該アドレス情報に対応するメモリセルＭＣのアドレスに記憶されたデジタルのデータ値を参照し、このデータ値をアナログに変換することで当該データ値に応じた電位をリファレンス線３６２に出力する。ここで、ＤＡＣ３６１の夫々に接続されるリファレンス線３６２は、メモリセルＭＣの個数に対応する６４本（６ビット）で構成されている。ＤＡＣ３６１は、メモリセルＭＣが記憶する各データ値に応じた６４通りの電位をリファレンス線３６２の夫々に出力する。そして、このリファレンス線３６２に出力された電位が、上述した出力画像信号として各画素回路１０に供給される。
【００６６】
上述したように、変換部３４により生成されたγ変換済みの９ビットのγ変換信号は、制御部３５及びＤＡＣ３６の処理により、９ビットの精度を有した６４通りの電位として出力画像信号に変換される。これにより、ソースドライバ３６内に必要なリファレンス線３６２の本数は、ＲＧＢの色毎に６４本必要となるため、６４×３の１９２本となる。一方、９ビットのγ変換信号をそのままソースドライバ３６に入力する構成の場合、少なくとも５１２本は必要となるため、本実施形態の構成を採用することで、リファレンス線３６２の本数を大幅に削減することができる。
【００６７】
以上のように、本実施形態によれば、γ変換信号の形状を特徴付ける入力画像信号のデータ値に対応する６４個のデータ値をメモリ３５１に記憶し、当該データ値に応じた出力画像信号を画像信号線２２に供給することができるため、γテーブルが変更された場合であっても、その変更内容に追従することができる。これにより、表示パネル２０に固有の階調特性に準じた階調基準電圧を生成することができるため、滑らかなグラデーション表示を実現することができる。
【００６８】
また、γ変換後のＲＧＢの各色を６４ビット分のリファレンス線を通じて出力するため、ソースドライバ３６内に必要なリファレンス線３６２の本数を削減することが可能となり、ソースドライバ３６に小型化を図ることができる。
【００６９】
以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。例えば、上記実施形態では、入力画像信号を６ビット、γ変換信号を９ビットとしたが、これに限らないものとする。
【図面の簡単な説明】
【００７０】
【図１】画像表示装置の構成を示した図である
【図２】画像表示装置の他の態様を示した図である。
【図３】画素回路の構成の一例を示した図である。
【図４】画素回路を駆動させる際の信号波形の一例を示したタイミングチャートである。
【図５】図１の示した制御部の構成を示した図である。
【図６】γ変換信号とメモリセルに記憶されるデータ値との関係を説明するための図である。
【図７】γ変換信号入力時における制御部の処理の手順を示したフローチャートである。
【図８】図１の示したソースドライバの構成を示した図である。
【符号の説明】
【００７１】
１０  画素回路
２０  表示パネル
２１  制御線
２１１  第１電源線
２１２  第２電源線
２１３  走査線
２２  画像信号線
３１  タイミングコントローラ
３２  フレームメモリ
３３  走査ドライバ
３４  変換部
３５  制御部
３５１  メモリ
３５２  比較器
３５３  記憶制御部
３５４  エンコーダ
３６  ソースドライバ
３６１  ＤＡＣ（ＤＡコンバータ）
３６２  リファレンス線
Ｃoled  有機ＥＬ素子容量
Ｃs1  第１容量素子
Ｃs2  第２容量素子
ＯＬＥＤ  有機ＥＬ素子
Ｔd  駆動トランジスタ
Ｔrst  リセット用トランジスタ
Ｔs  スイッチングトランジスタ
Ｔth  閾値電圧検出用トランジスタ
【図１】
2010128314.tif 000003
【図２】
2010128314.tif 000004
【図３】
2010128314.tif 000005
【図４】
2010128314.tif 000006
【図５】
2010128314.tif 000007
【図６】
2010128314.tif 000008
【図７】
2010128314.tif 000009
【図８】
2010128314.tif 000010