(57)【要約】【課題】電源スイッチによる電源遮断技術とＤＶＦＳによる低消費電力化技術とを共存可能にし、効率的な消費電力の低減を実現する。【解決手段】電源ＶＤＤが供給される電源スイッチ部７、該電源スイッチ部７による電源遮断が行われる回路ブロック２、およびレベルシフタ１３と、電源ＶＤＤ２が供給される電源スイッチ部８、該電源スイッチ部８による電源遮断が行われる回路ブロック３、およびレベルシフタ１４とは、異なるＤＥＥＰ−ＮＷＥＬＬ領域１９，２０にそれぞれ形成されており、これにより、ＤＥＥＰ−ＮＷＥＬＬを介しての異なる電源間でのショートを防止する。【選択図】図３
2010226083.tif 000002
【特許請求の範囲】
【請求項１】
第１の低消費電力制御の対象となる第１の回路ブロックと、
前記第１の低消費電力制御、および第２の低消費電力制御の対象となる第２の回路ブロックと、
前記第１、および前記第２の回路ブロックの低消費電力制御が可能と判断した際に、制御信号を出力する電源スイッチ制御部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第１の回路ブロックに供給される基準電位を遮断し、前記第１の低消費電力制御を行う第１の電源スイッチ部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第２の回路ブロックに供給される基準電位を遮断し、前記第２の低消費電力制御を行う第２の電源スイッチ部と、
前記第２の回路ブロックに供給する動作周波数、およびコア電圧を動的に変更して前記第２の低消費電力制御を行う周波数／電源制御部とを備え、
前記第１の回路ブロックは、
第１の送信側レベルシフタと、
第１の受信側レベルシフタとを備え、
前記第２の回路ブロックは、
第２の送信側レベルシフタと、
第２の受信側レベルシフタとを備え、
前記第１の送信側レベルシフタは、
前記第１の回路ブロックから出力される信号を送信し、
前記第１の受信側レベルシフタは、
前記第２の送信側レベルシフタから出力された送信信号を受信し、前記第１の回路ブロックに用いられる電源振幅の電圧レベルに変換した信号を前記第１の回路ブロックに出力し、
前記第２の送信側レベルシフタは、
前記第２の回路ブロックから出力される信号を送信し、
前記第２の受信側レベルシフタは、
前記第１の送信側レベルシフタから出力された送信信号を受信し、前記第２の回路ブロックに用いられる電源振幅の信号に変換して前記第２の回路ブロックに出力し、
前記第１の回路ブロック、前記第１の電源スイッチ部、前記第１の送信側レベルシフタ、および前記第１の受信側レベルシフタと、前記第２の回路ブロック、前記第２の電源スイッチ部、前記第２の送信側レベルシフタ、および前記第２の受信側レベルシフタとは、半導体基板上に形成された異なるＷＥＬＬ分離領域にそれぞれ形成されていることを特徴とする半導体集積回路装置。
【請求項２】
第１の低消費電力制御の対象となる第１の回路ブロックと、
前記第１の低消費電力制御、および第２の低消費電力制御の対象となる第２の回路ブロックと、
前記第１、および前記第２の回路ブロックの低消費電力制御が可能と判断した際に、制御信号を出力する電源スイッチ制御部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第１の回路ブロックに供給される電源電圧を遮断し、前記第１の低消費電力制御を行う第１の電源スイッチ部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第２の回路ブロックに供給される電源電圧を遮断し、前記第２の低消費電力制御を行う第２の電源スイッチ部と、
前記第２の回路ブロックに供給する動作周波数、およびコア電圧を動的に変更して前記第２の低消費電力制御を行う周波数／電源制御部とを備え、
前記第１の回路ブロックは、
第１の送信側レベルシフタと、
第１の受信側レベルシフタとを備え、
前記第２の回路ブロックは、
第２の送信側レベルシフタと、
第２の受信側レベルシフタとを備え、
前記第１の送信側レベルシフタは、
前記第１の回路ブロックから出力される信号を送信し、
前記第１の受信側レベルシフタは、
前記第２の送信側レベルシフタから出力された送信信号を受信し、前記第１の回路ブロックに用いられる電源振幅の電圧レベルに変換した信号を前記第１の回路ブロックに出力し、
前記第２の送信側レベルシフタは、
前記第２の回路ブロックから出力される信号を送信し、
前記第２の受信側レベルシフタは、
前記第１の送信側レベルシフタから出力された送信信号を受信し、前記第２の回路ブロックに用いられる電源振幅の信号に変換して前記第２の回路ブロックに出力し、
前記第１の回路ブロック、前記第１の電源スイッチ部、前記第１の送信側レベルシフタ、および前記第１の受信側レベルシフタと、前記第２の回路ブロック、前記第２の電源スイッチ部、前記第２の送信側レベルシフタ、および前記第２の受信側レベルシフタとは、半導体基板上に形成された異なるＷＥＬＬ分離領域にそれぞれ形成されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記第１の受信側レベルシフタ、および前記第１の送信側レベルシフタと、前記第２の受信側レベルシフタ、および前記第２の送信側レベルシフタとは、前記ＷＥＬＬ分離領域以外の半導体領域にそれぞれ形成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記第１の受信側レベルシフタ、前記第１の送信側レベルシフタ、前記第２の受信側レベルシフタ、および前記第２の送信側レベルシフタは、前記半導体基板上に形成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
信号を受信する前記第１、および前記第２の回路ブロックは、同期化回路を備え、
前記同期化回路は、
前記第１、および前記第２の受信側レベルシフタにそれぞれ接続され、前記第１、および前記第２の受信側レベルシフタから出力された信号を任意のクロック信号に同期化させて出力することを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
信号を受信する前記第１、および前記第２の回路ブロックは、パスセレクタを備え、
前記パスセレクタは、
前記第１の回路ブロックと前記第２の回路ブロックとの動作電圧が同じ場合に、前記周波数／電源制御部から出力されるセレクト信号に基づいて、前記第１の回路ブロック、または前記第２の回路ブロックから出力される信号を、前記第１の送信側レベルシフタ、前記第２の送信側レベルシフタ、前記第１の受信側レベルシフタ、および前記第２の受信側レベルシフタを介さずに、前記第２の回路ブロック、または前記第１の回路ブロックにそれぞれ入力されるように経路選択し、前記第１の回路ブロックと前記第２の回路ブロックとの動作電圧が異なる場合には、前記周波数／電源制御部から出力されるセレクト信号に基づいて、前記第１の回路ブロックから出力される信号を、前記第１の送信側レベルシフタ、および前記第１受信側レベルシフタを介して、前記第２の回路ブロックに入力し、前記第２の回路ブロックから出力される信号を、前記第２の送信側レベルシフタ、および前記第２の受信側レベルシフタを介して、前記第１の回路ブロックに入力するように経路選択することを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記第１の送信側レベルシフタは、前記第１の回路ブロックから出力される信号を差動信号として出力し、
前記第２の送信側レベルシフタは、前記第２の回路ブロックから出力される信号を差動信号として出力し、
前記第１の受信側レベルシフタは、受信した差動信号を前記第２の回路ブロックに用いられる電源振幅の信号に変換して出力し、
前記第２の受信側レベルシフタは、受信した差動信号を前記第１の回路ブロックに用いられる電源振幅の信号に変換して出力し、
前記第１の送信側レベルシフタと前記第１の受信側レベルシフタとが接続される差動信号用配線、および前記第２の送信側レベルシフタと前記第２の受信側レベルシフタとが接続される差動信号用配線は、電源電圧用配線、または基準電位用配線の少なくともいずれか一方の電源配線を間に挟んでそれぞれ配線されていることを特徴とする半導体集積回路装置。
【請求項８】
第１の低消費電力制御の対象となる第１の回路ブロックと、
前記第１の低消費電力制御、および第２の低消費電力制御の対象となる第２の回路ブロックと、
前記第１、および前記第２の回路ブロックの低消費電力制御が可能と判断した際に、制御信号を出力する電源スイッチ制御部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第１の回路ブロックに供給される基準電位を遮断し、前記第１の低消費電力制御を行う第１の電源スイッチ部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第２の回路ブロックに供給される基準電位を遮断し、前記第２の低消費電力制御を行う第２の電源スイッチ部と、
前記第２の回路ブロックに供給する動作周波数、およびコア電圧を動的に変更して前記第２の低消費電力制御を行う周波数／電源制御部と、
信号を受信する前記第２の回路ブロックに設けられ、前記第１の回路ブロックから出力される信号を、前記第２の回路ブロックに用いられる電源振幅に変換する第１のパルスラッチ型シフタ回路と、
信号を受信する前記第１の回路ブロックに設けられ、前記第２の回路ブロックから出力される信号を、前記第１の回路ブロックに用いられる電源振幅に変換する第２のパルスラッチ型シフタ回路とを備え、
前記第１の電源スイッチ部と前記第２の電源スイッチ部とは、半導体基板上に形成された異なるＷＥＬＬ分離領域にそれぞれ形成されていることを特徴とする半導体集積回路装置。
【請求項９】
第１の低消費電力制御の対象となる第１の回路ブロックと、
前記第１の低消費電力制御、および第２の低消費電力制御の対象となる第２の回路ブロックと、
前記第１、および前記第２の回路ブロックの低消費電力制御が可能と判断した際に、制御信号を出力する電源スイッチ制御部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第１の回路ブロックに供給される電源電圧を遮断し、前記第１の低消費電力制御を行う第１の電源スイッチ部と、
前記電源スイッチ制御部から出力された制御信号に基づいて、前記第２の回路ブロックに供給される電源電圧を遮断し、前記第２の低消費電力制御を行う第２の電源スイッチ部と、
前記第２の回路ブロックに供給する動作周波数、およびコア電圧を動的に変更して前記第２の低消費電力制御を行う周波数／電源制御部と、
信号を受信する前記第２の回路ブロックに設けられ、前記第１の回路ブロックから出力される信号を、前記第２の回路ブロックに用いられる電源振幅に変換する第１のパルスラッチ型シフタ回路と、
信号を受信する前記第１の回路ブロックに設けられ、前記第２の回路ブロックから出力される信号を、前記第１の回路ブロックに用いられる電源振幅に変換する第２のパルスラッチ型シフタ回路とを備え、
前記第１の電源スイッチ部と前記第２の電源スイッチ部とは、半導体基板上に形成された異なるＷＥＬＬ分離領域にそれぞれ形成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の特性向上技術、特に低消費電力技術に関するものである。
【背景技術】
【０００２】
近年、モバイル機器等に用いられるシステムＬＳＩに代表される半導体集積回路装置において、低消費電力化の要求が非常に強くなっている。低消費電力化技術として、たとえば、電源遮断回路技術やＤＶＦＳ(Dynamic Voltage Frequency Scaling)が知られている。
【０００３】
電源遮断回路技術は半導体集積回路装置の内部を複数の回路ブロックに分割したうえで、動作していない回路ブロックの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術である。
【０００４】
また、ＤＶＦＳは、プロセッサなどの回路ブロックの処理能力要求に応じてその回路ブロックの動作周波数と電圧を動的に可変にする技術である。ここで、複数の回路ブロックにおいて電源電圧が異なる場合には、各コア領域間で信号を送受信する際に信号の電圧レベルを変換するためにレベルシフタ（レベルシフト回路）を挿入する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らは、半導体集積回路装置のさらなる低消費電力化を目指し、上記の電源遮断回路技術とＤＶＦＳの併用について検討を行った。
【０００６】
本発明者らは、ＤＶＦＳによる低消費電力化に加えて、回路ブロックを複数の領域に分割し、その分割された回路ブロック毎に基準電位（接地電位）を有する電源ＶＳＳまたは基準電位よりも高い電圧を有する電源ＶＤＤを電源スイッチを用いて遮断または非遮断（ＯＦＦまたはＯＮ）可能とする技術を検討した。
【０００７】
電源スイッチによって電源ＶＳＳと各回路ブロックを遮断可能にする場合には、ＤＥＥＰ−ＮＷＥＬＬ（深いＮ型ウェル領域、深いＮ型半導体領域）によって、Ｎチャネル型のＭＯＳＦＥＴ等が形成されたＰＷＥＬＬ（Ｐ型ウェル領域、Ｐ型半導体領域）をＰ型半導体基板と分離する必要がある。このＤＥＥＰ−ＮＷＥＬＬがないと、ＰＷＥＬＬ領域とＰ型半導体基板が接触することになり、複数の回路ブロック中に形成されたＰＷＥＬＬがＰ型半導体基板を介して短絡してしまう。
【０００８】
これら各回路ブロックのＰＷＥＬＬ領域には電源ＶＳＳが印加される。ある回路ブロックの電源ＶＳＳを電源スイッチによって遮断しようとしても、他の回路ブロックのＰＷＥＬＬに印加された電源ＶＳＳがＰ型半導体基板を介して当該回路ブロックのＰＷＥＬＬ領域に印加されるため、電源ＶＳＳを遮断することができなくなる。この問題を回避する為に、上記のＤＥＥＰ−ＮＷＥＬＬを形成する必要があるのである。
【０００９】
本発明者らは、上記のＤＥＥＰ−ＮＷＥＬＬを形成した電源遮断技術に加え、複数の回路ブロックにＤＶＦＳを採用することを検討した。これら複数の回路ブロックの電源電圧に差がある場合には、各コア領域間にレベルシフタを挿入する必要があることから、本発明者らは以下の問題があることを見出した。
【００１０】
図２６は、本発明者が検討したＤＥＥＰ−ＮＷＥＬＬによってＰＷＥＬＬをＰ型半導体基板と分離し、レベルシフタを構成するトランジスタを形成した際のレイアウトの一例を示す説明図であり、図２７は図２６のＡ−Ｂ−Ｃ−Ｄの断面図である。
【００１１】
図２６に、レベルシフタを構成するトランジスタ１００およびトランジスタ１０１のレイアウトパターンを示す。
【００１２】
トランジスタ１００は、ＤＥＥＰ−ＮＷＥＬＬ領域１０３内に形成されたＮＷＥＬＬ領域１０４上に形成されており、トランジスタ１０１は、同じＤＥＥＰ−ＮＷＥＬＬ領域１０３内に形成されたＮＷＥＬＬ領域１０９上に形成されている。
【００１３】
この場合、図示するように、トランジスタ１００、およびトランジスタ１０１は、前述したようにＰ型半導体基板１０２上に形成された同一のＤＥＥＰ−ＮＷＥＬＬ領域１０３上に形成されている。
【００１４】
トランジスタ１００が形成されている領域においては、ＤＥＥＰ−ＮＷＥＬＬ領域１０３上にＮＷＥＬＬ領域１０４が形成されており、該ＮＷＥＬＬ領域１０４に、ドレインとして機能するＰ型半導体領域１０５、およびソースとして機能するＰ型半導体領域１０６がそれぞれ形成されている。そして、これらＰ型半導体領域１０５，１０６の上方には、酸化膜１０７を介してゲート１０８が形成されている。
【００１５】
また、トランジスタ１０１が形成されている領域においては、ＤＥＥＰ−ＮＷＥＬＬ領域１０３上にＮＷＥＬＬ領域１０９が形成されている。このＮＷＥＬＬ領域１０９には、ドレインとして機能するＰ型半導体領域１１１、およびソースとして機能するＰ型半導体領域１１０がそれぞれ形成されている。そして、これらＰ型半導体領域１１０，１１１の上方には、酸化膜１１２を介してゲート１１３が形成されている。
【００１６】
このように、レベルシフタを構成するトランジスタ１００，１０１を同じＤＥＥＰ−ＮＷＥＬＬ領域１０３上に配置した場合、図２７に示すように、送信側の電源ＶＤＤと受信側の電源ＶＤＤ２とがＤＥＥＰ−ＮＷＥＬＬ領域１０３を介してショートしてしまう。
【００１７】
このように、本発明者らは、ＤＥＥＰ−ＮＷＥＬＬを形成した電源遮断技術に加え、ＤＶＦＳを併用することによりレベルシフタが必要になると、送信側の電源ＶＤＤと受信側の電源ＶＤＤ２がショートするという問題を見出したのである。
【００１８】
本発明の目的は、電源スイッチによる電源遮断技術とＤＶＦＳによる低消費電力化技術とを共存可能にし、効率的な消費電力の低減を実現することのできる技術を提供することにある。
【００１９】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の一実施例によれば、電源遮断可能な複数の回路ブロックを有し、これらの回路ブロックに供給する動作周波数および電源電圧を動的に変更可能な半導体集積回路装置であって、これら複数の回路ブロック内のレベルシフタを異なるＷＥＬＬ領域にそれぞれ形成することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
（１）第１の低消費電力制御と第２の低消費電力制御とを組み合わせて低消費電力制御を行うことができる。
【００２４】
（２）上記（１）により、半導体集積回路装置の低消費電力制御を緻密に行うことができ、消費電力をより低減させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１による半導体集積回路装置の構成例を示す説明図である。
【図２】図１の半導体集積回路装置におけるＤＶＦＳ、および電源遮断による動作モードの一例を示す説明図である。
【図３】図１の半導体集積回路装置における回路ブロックに設けられたレベルシフタの構成、およびレイアウトの一例を示す説明図である。
【図４】図１の半導体集積回路装置における送信側レベルシフト部、および受信側レベルシフト部の回路例を示す回路図である。
【図５】図４のＡ−Ｂ−Ｃ−Ｄで示すデバイスのレイアウト例を示す平面図である。
【図６】図５のＡ−Ｂ−Ｃ−Ｄ断面の一例を示す断面図である。
【図７】図４の送信側レベルシフト部、および受信側レベルシフト部における配線の接続例を示す説明図である。
【図８】図４の送信側レベルシフト部、および受信側レベルシフト部における配線の他の接続例を示す説明図である。
【図９】本発明の実施の形態２による回路ブロックに設けられたレベルシフタの構成、およびレイアウトの一例を示す説明図である。
【図１０】図９のレベルシフタを構成する送信側レベルシフト部、および受信側レベルシフト部の回路例を示す回路図である。
【図１１】図１０のＡ−Ｂ、Ｃ−Ｄ−Ｅ−Ｆ、Ｇ−Ｈで示すデバイスのレイアウト例を示す平面図である。
【図１２】図１０のＡ−Ｂ、Ｃ−Ｄ−Ｅ−Ｆ、Ｇ−Ｈ断面の一例を示す断面図である。
【図１３】本発明の実施の形態３による半導体集積回路装置に設けられたパルスラッチ型シフタ回路の一例を示す説明図である。
【図１４】図１３のパルスラッチ型シフタ回路に設けられたパルス生成部の一例を示す回路図である。
【図１５】図１３のパルスラッチ型シフタ回路に設けられたパルスラッチ部の一例を示す回路図である。
【図１６】図１３のパルスラッチ型シフタ回路の動作例を示すタイミングチャートである。
【図１７】図１３のパルスラッチ型シフタ回路のレイアウト例を示した説明図である。
【図１８】本発明の実施の形態４による半導体集積回路装置に設けられたレベルシフタ、および同期化回路の一例を示す説明図である。
【図１９】図１８の同期化回路による信号の同期化の後、パスセレクタを設けた一例を示す回路図である。
【図２０】図１９に用いられる受信側レベルシフト部における一例を示す回路図である。
【図２１】図１９の動作の一例を示す説明図である。
【図２２】図１９の動作の他の例を示す説明図である。
【図２３】信号の送り側となる回路ブロックが電源遮断されている際の図１９に示す回路における動作の一例を示す説明図である。
【図２４】図１９の受信側レベルシフト部における他の例を示す回路図である。
【図２５】図１８の回路をクロック信号ラインに用いた際の一例を示す説明図である。
【図２６】本発明者が検討したＤＥＥＰ−ＮＷＥＬＬによってＰＷＥＬＬをＰ型半導体基板と分離し、レベルシフタを構成するトランジスタを形成した際のレイアウトの一例を示す説明図である。
【図２７】図２６のＡ−Ｂ−Ｃ−Ｄ断面の一例を示す断面図である。
【発明を実施するための形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の構成例を示す説明図、図２は、図１の半導体集積回路装置におけるＤＶＦＳ、および電源遮断による動作モードの一例を示す説明図、図３は、図１の半導体集積回路装置における回路ブロックに設けられたレベルシフタの構成、およびレイアウトの一例を示す説明図、図４は、図１の半導体集積回路装置における送信側レベルシフト部、および受信側レベルシフト部の回路例を示す回路図、図５は、図４のＡ−Ｂ−Ｃ−Ｄで示すデバイスのレイアウト例を示す平面図、図６は、図５のＡ−Ｂ−Ｃ−Ｄ断面の一例を示す断面図、図７は、図４の送信側レベルシフト部、および受信側レベルシフト部における配線の接続例を示す説明図、図８は、図４の送信側レベルシフト部、および受信側レベルシフト部における配線の他の接続例を示す説明図である。
【００２９】
本実施の形態１において、半導体集積回路装置１には、図１に示すように、複数の回路ブロック２〜４が設けられている。回路ブロック２（第１の回路ブロック）は、電源ＶＤＤが供給される領域である。
【００３０】
また、回路ブロック３，４（第２の回路ブロック）は、ＤＶＦＳ（第２の低消費電力制御）によって電源電圧が動的に可変にされる電源ＶＤＤ２が供給される領域である。
【００３１】
可変電圧である電源ＶＤＤ２は、図３に示す回路ブロック１８に設けられたＰＭＵ(Power Management Unit)５によって制御される。この回路ブロック１８には電源ＶＤＤが供給されており、電源スイッチ部は設けられていない。回路ブロック１８は電源遮断が行われない領域いわゆる常時ＯＮ領域である。
【００３２】
電源スイッチ制御部、および周波数／電源制御部を構成するＰＭＵ５は、半導体集積回路装置１に接続される周波数／電源制御部を構成する電源ＩＣ６に対し電圧変更命令（制御信号）を与え、該電源ＩＣ６は、その命令に基づいて、任意の電源ＶＤＤ２を生成する。なお、この電源ＩＣ６は、図１のように半導体集積回路装置１の外部に設けられるものに限られず、半導体集積回路装置１内に設けてもよい。
【００３３】
回路ブロック２，３，４には、それぞれＮチャネルＭＯＳトランジスタを並列接続して構成した電源スイッチ部７（第１の電源スイッチ部），８（第２の電源スイッチ部），９（第２の電源スイッチ部）が接続されている。これら電源スイッチ部を構成するＮチャネルＭＯＳトランジスタのゲート絶縁膜は、他の領域で使用されるＭＯＳトランジスタのゲート絶縁膜よりも厚く形成されており、ゲート絶縁膜の耐圧を高めることができる構造となっている。
【００３４】
電源スイッチ部７は、回路ブロック２と電源ＶＳＳとの間に接続されており、この接続ノードが仮想電源ＶＳＳＭ１となる。電源スイッチ部８は、回路ブロック３と電源ＶＳＳとの間に接続されており、この接続ノードが仮想電源ＶＳＳＭ２となる。
【００３５】
また、電源スイッチ部９は、回路ブロック４と電源ＶＳＳとの間に接続されており、この接続ノードが、仮想電源ＶＳＳＭ３となる（後述の図４参照）。
【００３６】
電源スイッチ部７〜９には、電源スイッチコントローラ１０〜１２（ＰＳＷＣ、電源スイッチ制御部）がそれぞれ接続されている。電源スイッチ部７〜９は、電源スイッチコントローラ１０〜１２によって、ＯＮ／ＯＦＦ制御がそれぞれ行われる。それにより、回路ブロック２〜４は、電源遮断（第１の低消費電力制御、第１の電力制御状態）がそれぞれ独立して行われる。
【００３７】
電源スイッチコントローラ１０〜１２は、ＰＭＵ５から出力される命令を受けて、電源スイッチ部７〜９に制御信号を出力し、電源スイッチ部７〜９を制御する。ここで、電源スイッチ部７〜９を構成するトランジスタのゲート絶縁膜は、コア領域で用いられるＮチャネルＭＯＳトランジスタのゲート絶縁膜と同一の膜厚でもよい。但し、この場合は電源スイッチコントローラ１０〜１２の電源がＶＤＤとなる。
【００３８】
また、回路ブロック２〜４には、レベルシフタ１３〜１５がそれぞれ設けられている。これらレベルシフタ１３〜１５は、回路ブロック２と回路ブロック３との間、または回路ブロック２と回路ブロック４との間で信号を送受信する際に信号の電圧レベルを変換する回路である。
【００３９】
その他に、半導体集積回路装置１には、各Ｉ／Ｏ端子毎にレベルシフタ１６が設けられている。レベルシフタ１６は、外部から入出力される信号の電圧レベルを変換（電源ＶＣＣ振幅から電源ＶＤＤ振幅）して、各Ｉ／Ｏ部に入出力する。これらＩ／Ｏ部は、たとえば、外部供給される電源ＶＣＣＱ、および電源ＶＳＳＱによって動作を行う。
【００４０】
また、半導体集積回路装置１には、ＰＭＵ５から電源ＩＣ６に対して出力される制御信号の信号電圧レベルを変換するレベルシフタ１７、およびＰＭＵ５から電源スイッチコントローラ１０〜１２に出力される命令の電圧レベルを変換するレベルシフタ１７ａが設けられている。
【００４１】
図２は、ＤＶＦＳ、および電源スイッチ部７〜９での電源遮断による動作モードの一例を示す説明図である。
【００４２】
半導体集積回路装置１には、図２（ａ）に示すように、動作モードとして「オーバドライブ」モード、「標準」モード、および「アンダドライブ」モードがあり、スタンバイモードとして、「クロックストップ」モード、「遮断１」モードおよび「遮断２」モードがある。
【００４３】
また、図２（ｂ）は、各モードにおける電源ＶＤＤ２の電圧レベル、仮想基準電源ＶＳＳＭの電圧レベル、および動作クロックの周波数値をそれぞれグラフ化したものである。
【００４４】
まず、動作モードにおいて、「オーバドライブ」モードでは、電源ＶＤＤ２は、例えば通常の電圧値である１．２Ｖ程度から１．３Ｖ程度に上げられ、動作クロック信号の周波数は、例えば８００ＭＨｚ程度となる。このモードの場合、消費電力と動作周波数がともに最大となる。
【００４５】
また、「標準」モードでは、電源ＶＤＤ２の電圧が例えば１．２Ｖ程度、動作クロック信号の周波数は例えば６００ＭＨｚ程度となる。
【００４６】
「アンダドライブ」モードは、電源ＶＤＤ２の電圧が例えば１．０Ｖ程度まで下げられ、動作クロック信号の周波数は、例えば２００ＭＨｚ程度と小さくなる。このモードにおいて消費電力、ならびに動作周波数が各動作モードのなかで最も小さくなる。
【００４７】
このように、高い周波数で動作させる必要がある場合は、クロック信号の周波数、および電源ＶＤＤの電圧レベルを上げ、一方、低い周波数で動作させる場合は、クロック信号の周波数、ならびに電源ＶＤＤの電圧レベルを下げる。
【００４８】
これによって、動作時の消費電力を効率的に低減することができる。
【００４９】
続いて、スタンバイモードにおいて、「クロックストップ」モードでは、クロック信号がストップ状態となり、例えば１．２Ｖ程度の電圧の電源ＶＤＤ２が供給され、電源スイッチ部８，９による電源遮断は行われない状態となる。
【００５０】
また、「遮断１」モードでは、同様に、クロック信号がストップ状態となり、例えば１．２Ｖ程度の電圧の電源ＶＤＤ２が供給されているが、電源スイッチ部８，９による電源遮断が行われる状態となる。
【００５１】
さらに、「遮断２」モードにおいては、クロック信号がストップ状態となり、電源ＶＤＤ２の電圧が例えば１．０Ｖ程度まで下げられ、電源スイッチ部８，９による電源遮断が行われる状態となる。
【００５２】
スタンバイモードにおいては、クロック信号を停止するのみでは、リーク電流が問題となる。電源スイッチ部８，９による電源遮断を行い、スタンバイ時に電源遮断を行うことによって、クロック信号を停止する「クロックストップ」モードよりも、スタンバイ電流をより下げることができる。このとき、電源電圧を下げることによって、よりスタンバイ電流の削減効果があり、「遮断２」モードでは、電源ＶＤＤ２の電圧レベルを下げているので、リーク電流削減の効果をより大きくすることができる。
【００５３】
図３は、回路ブロック２に設けられたレベルシフタ１３、および回路ブロック３に設けられたレベルシフタ１４の構成とレイアウトの一例を示す説明図である。
【００５４】
回路ブロック２に設けられたレベルシフタ１３は、送信側レベルシフト部１３ａ（第１の送信側レベルシフタ）と受信側レベルシフト部１３ｂ（第２の受信側レベルシフタ）とから構成されている。同様に、回路ブロック３に設けられたレベルシフタ１４は、送信側レベルシフト部１４ａ（第２の送信側レベルシフタ）と受信側レベルシフト部１４ｂ（第１の受信側レベルシフタ）とから構成されている。
【００５５】
送信側レベルシフト部１３ａは、回路ブロック２から出力される信号を、差動信号に変換して受信側レベルシフト部１４ｂに出力する。送信側レベルシフト部１４ａは、回路ブロック３から出力される信号を、差動信号に変換して受信側レベルシフト部１３ｂに出力する。
【００５６】
受信側レベルシフト部１３ｂは、入力された差動信号を電源ＶＤＤの振幅にレベル変換し、受信側レベルシフト部１４ｂは、入力された差動信号を電源ＶＤＤ２の振幅にレベル変換する。なお、図３では示していないが、回路ブロック４においても、送信側レベルシフト部、および受信側レベルシフト部がそれぞれ設けられた構成となっている。
【００５７】
また、回路ブロック２、ならびに電源ＶＤＤが供給される常時ＯＮ領域である回路ブロック１８は、図３に示すように、ＷＥＬＬ分離領域であるＤＥＥＰ−ＮＷＥＬＬ領域１９に形成されている。回路ブロック３，４は、電源ＶＤＤ２が供給されるＤＥＥＰ−ＮＷＥＬＬ領域２０に形成されている。これらのＤＥＥＰ−ＮＷＥＬＬ領域１９および２０はそれぞれ独立して配置されている。
【００５８】
図４は、送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂの回路構成の一例を示す回路図である。レベルシフタは、異なる２種の電源電圧を変換する回路である。電源ＶＤＤは送信側のレベルシフタに使用され、電源ＶＤＤ２は受信側のレベルシフタおよび後段の出力バッファリング部に使用される。このような構成の回路が１つのセルとして構成される。
【００５９】
送信側レベルシフト部１３ａは、トランジスタＴ１〜Ｔ４から構成されており、受信側レベルシフト部１４ｂは、トランジスタＴ６，Ｔ７，Ｔ９〜Ｔ１４から構成されている。また、トランジスタＴ５は、電源スイッチ部７を構成するトランジスタであり、トランジスタＴ８は、電源スイッチ部８を構成するトランジスタである。
【００６０】
トランジスタＴ１，Ｔ３は、ＰチャネルＭＯＳからなり、トランジスタＴ２，Ｔ４，Ｔ５は、ＮチャネルＭＯＳからなる。また、トランジスタＴ６，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１３は、ＰチャネルＭＯＳからなり、トランジスタＴ７，Ｔ８，Ｔ１２，Ｔ１４は、ＮチャネルＭＯＳからなる。
【００６１】
トランジスタＴ１，Ｔ２は、電源ＶＤＤと仮想電源ＶＳＳＭ１との間に直列接続されたインバータ構成となっており、該インバータの入力部に回路ブロック２から出力される信号が入力されるように接続されている。
【００６２】
また、トランジスタＴ３，Ｔ４も、電源ＶＤＤと仮想電源ＶＳＳＭ１との間に直列接続されたインバータ構成となっており、トランジスタＴ１，Ｔ２によって構成されるインバータの出力部が、トランジスタＴ３，Ｔ４で構成されるインバータの入力部に接続されている。
【００６３】
トランジスタＴ５の一方の接続部（ドレイン）には、仮想電源ＶＳＳＭ１が接続されており、該トランジスタＴ５の他方の接続部（ソース）には、電源ＶＳＳが接続されている。
【００６４】
トランジスタＴ９，Ｔ１０の一方の接続部（ソース）には、電源ＶＤＤ２が接続されており、該トランジスタＴ９の他方の接続部（ドレイン）と仮想電源ＶＳＳＭ２との間には、トランジスタＴ６，Ｔ７が直列接続されてインバータを構成している。
【００６５】
同様に、該トランジスタＴ１０の他方の接続部（ドレイン）と仮想電源ＶＳＳＭ２との間には、トランジスタＴ１１，Ｔ１２が直列接続されてインバータを構成している。トランジスタＴ８の一方の接続部（ドレイン）には、仮想電源ＶＳＳＭ２が接続されており、該トランジスタＴ８の他方の接続部（ソース）には、電源ＶＳＳが接続されている。
【００６６】
さらに、トランジスタＴ１３，Ｔ１４は、電源ＶＤＤ２と仮想電源ＶＳＳＭ２との間に直列接続されたインバータ構成となっている。
【００６７】
トランジスタＴ１０のゲートには、トランジスタＴ６，Ｔ７で構成されるインバータの出力部が接続されており、トランジスタＴ９のゲートには、トランジスタＴ１１，Ｔ１２で構成されるインバータの出力部が接続されている。
【００６８】
トランジスタＴ６，Ｔ７で構成されるインバータの入力部には、トランジスタＴ３，Ｔ４で構成されるインバータから出力される信号が、ならびにトランジスタＴ１１，Ｔ１２で構成されるインバータの入力部には、トランジスタＴ１，Ｔ２で構成されるインバータから出力される信号が差動信号としてそれぞれ入力されるように接続されている。
【００６９】
また、トランジスタＴ６，Ｔ７で構成されるインバータの出力部には、トランジスタＴ１３，Ｔ１４で構成されるインバータの入力部が接続されており、該インバータの出力部が受信側レベルシフト部１４ｂの出力部となる。
【００７０】
図５は、図４のＡ−Ｂ−Ｃ−Ｄで示すデバイスのレイアウトの一例を示す平面図である。
【００７１】
まず、図５の左側に示す送信側レベルシフト部１３ａにおいて、左上方には、トランジスタＴ３がレイアウトされており、その下方には、トランジスタＴ４がレイアウトされている。
【００７２】
そして、トランジスタＴ４の右側には、電源スイッチ部７を構成するトランジスタＴ５がレイアウトされている。
【００７３】
図５の右側に示す受信側レベルシフト部１４ｂにおいては、左下方に電源スイッチ部８を構成するトランジスタＴ８がレイアウトされており、その右側には、トランジスタＴ７がレイアウトされ、該トランジスタＴ７の上方には、トランジスタＴ６がレイアウトされている。
【００７４】
この場合、図５に示すように、トランジスタＴ３は、ＤＥＥＰ−ＮＷＥＬＬ領域１９上に形成されたＮＷＥＬＬ領域２１に形成されている。他のトランジスタＴ４，Ｔ５は、ＤＥＥＰ−ＮＷＥＬＬ領域１９上に形成されたＰＷＥＬＬ領域２２ａ、およびＰＷＥＬＬ領域２２に形成されている。
【００７５】
また、トランジスタＴ６は、ＤＥＥＰ−ＮＷＥＬＬ領域１９とは異なるＤＥＥＰ−ＮＷＥＬＬ領域２０上に形成されたＮＷＥＬＬ領域２３に形成されている。他のトランジスタＴ７，Ｔ８は、ＤＥＥＰ−ＮＷＥＬＬ領域２０上に形成されたＰＷＥＬＬ領域２４ａ、およびＰＷＥＬＬ領域２４に形成されている。
【００７６】
図６は、図５のＡ−Ｂ−Ｃ−Ｄの断面の一例を示す図である。
【００７７】
Ｐ型半導体基板２５には、図６の左側、および右側に独立したＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０とがそれぞれ形成されている。ＤＥＥＰ−ＮＷＥＬＬ領域１９の上方には、左から右にかけて、ＮＷＥＬＬ領域２１の間にＰＷＥＬＬ領域２２ａとＰＷＥＬＬ領域２２とが形成されている。
【００７８】
ＮＷＥＬＬ領域２１内に形成されたＰ型半導体領域２６およびＰ型半導体領域２７は、それぞれトランジスタＴ３のソースおよびドレインとして機能する。Ｐ型半導体領域２６，２７の上方には、酸化膜２８を介してゲート２９が形成されている。
【００７９】
ＰＷＥＬＬ領域２２ａ内に形成されたＮ型半導体領域３０およびＮ型半導体領域３１は、それぞれトランジスタＴ４のドレインおよびソースとして機能する。そして、Ｎ型半導体領域３０，３１の上方には、酸化膜３２を介してゲート３３が形成されている。
【００８０】
ＰＷＥＬＬ領域２２内に形成されたＮ型半導体領域３４，３５は、それぞれトランジスタＴ５のソースおよびドレインとして機能する。Ｎ型半導体領域３４，３５の上方には、酸化膜３６を介してゲート３７が形成されている。
【００８１】
ＰＷＥＬＬ領域２４内に形成されたＮ型半導体領域３８，３９は、それぞれトランジスタＴ８のソースおよびドレインとして機能する。Ｎ型半導体領域３８，３９の上方には、酸化膜４０を介してゲート４１が形成されている。
【００８２】
ＰＷＥＬＬ領域２４ａ内に形成されたＮ型半導体領域４２，４３は、それぞれトランジスタＴ７のソースおよびドレインとして機能する。Ｎ型半導体領域４２，４３の上方には、酸化膜４４を介してゲート４５が形成されている。
【００８３】
ＮＷＥＬＬ領域２３内に形成されたＰ型半導体領域４７，４６は、それぞれトランジスタＴ６のソースおよびドレインとして機能する。Ｐ型半導体領域４６，４７の上方には、酸化膜４８を介してゲート４９が形成されている。
【００８４】
このように、ＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０とが分離し独立して形成されていることによって、電圧レベルの異なる電源ＶＤＤと電源ＶＤＤ２とがＤＥＥＰ−ＮＷＥＬＬ領域を介して短絡することを防止することができる。
【００８５】
また、各ＤＥＥＰ−ＮＷＥＬＬ領域上では、送信側レベルシフト部と受信側レベルシフト部がそれぞれ１電源のみを持つ構成となるので、他のスタンダードセルと同様に配置することが可能となり、レイアウトの自由度が高く、スタンダードセルとの親和性を良好にすることができる。
【００８６】
図７は、送信側レベルシフト部１３ａおよび受信側レベルシフト部１４ｂ（または受信側レベルシフト部１３ｂ、および送信側レベルシフト部１４ａ）間の接続配線の一例を示す説明図である。
【００８７】
送信側レベルシフト部１３ａと受信側レベルシフト部１４ｂとの接続配線は、図７に示すように、差動信号となるＴｒｕｅ配線５０、Ｂａｒ配線５１、ならびに電源ＶＤＤ供給用（または電源ＶＳＳ供給用）の電源配線５２からなる。
【００８８】
この場合、Ｔｒｕｅ配線５０、ならびにＢａｒ配線５１は、略等長配線になるように形成されている（貫通電流値が半導体集積回路装置１に影響しない程度の値となる程度で遅延を許容する範囲で略等長となることが望ましい）。
【００８９】
これにより、差動信号の遅延時間などを大幅に低減することができ、受信側レベルシフト部１４ｂの貫通電流などを軽減することができる。
【００９０】
さらに、Ｔｒｕｅ配線５０、およびＢａｒ配線５１の間に電源配線５２を配線するシールド構造とすることによって、Ｔｒｕｅ配線５０とＢａｒ配線５１とのクロスカップルによるクロストークノイズなどを軽減することができる。
【００９１】
図８は、送信側レベルシフト部１４ａおよび受信側レベルシフト部１４ｂの配置の他の例を示す説明図である。
【００９２】
図７では、Ｔｒｕｅ配線５０とＢａｒ配線５１とによって電源ＶＤＤ供給用（または電源ＶＳＳ供給用）の電源配線５２を挟むように配線したが、図８に示すように、Ｔｒｕｅ配線５０とＢａｒ配線５１との間に電源ＶＤＤ供給用の電源配線５２と電源ＶＳＳ供給用の配線５３との２本の電源用配線を配線するようにしてもよい。
【００９３】
本実施の形態１においては、図５、図６に示すように、ＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０とを独立して形成し、送信側レベルシフト部１３ａと受信側レベルシフト部１４ｂとをそれぞれＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０内に配置することが大きな特徴の一つとなっている。前述したように、本発明者らが検討した図２７の構造においては、ＤＥＥＰ−ＮＷＥＬＬ領域１０３を介しての電源ＶＤＤとＶＤＤ２の短絡が問題となる。これに対し、本実施の形態１においては、ＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０とを分離し独立して形成することによって、電源ＶＤＤとＶＤＤ２の短絡を防いでいる。
【００９４】
ＤＥＥＰ−ＮＷＥＬＬ領域を分割して複数個所に形成すると、各ＤＥＥＰ−ＮＷＥＬＬ領域間のスペースを確保する必要があるために、単一のＤＥＥＰ−ＮＷＥＬＬ領域を形成する場合に比べて平面積が拡大し、チップ平面積の拡大につながってしまう。よって、通常はＤＥＥＰ−ＮＷＥＬＬ領域を分割することは欠点があると考えられるが、本発明者らは電源ＶＤＤと電源ＶＤＤ２の短絡という課題を発見したことにより、敢えてＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０を分離して独立して形成したのである。これによって、電源遮断技術に加えＤＶＦＳを併用することを初めて可能にしたのである。
【００９５】
（実施の形態２）
図９は、本発明の実施の形態２による回路ブロックに設けられたレベルシフタの構成、およびレイアウトの一例を示す説明図、図１０は、図９のレベルシフタを構成する送信側レベルシフト部、および受信側レベルシフト部の回路例を示す回路図、図１１は、図１０のＡ−Ｂ、Ｃ−Ｄ−Ｅ−Ｆ、Ｇ−Ｈで示すデバイスのレイアウト例を示す平面図、図１２は、図１０のＡ−Ｂ、Ｃ−Ｄ−Ｅ−Ｆ、Ｇ−Ｈ断面の一例を示す断面図である。
【００９６】
本実施の形態２においては、送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂを、図９に示すように、ＤＥＥＰ−ＮＷＥＬＬ領域１９とＤＥＥＰ−ＮＷＥＬＬ領域２０との間に存在するＰ型半導体基板２５の常時ＯＮ領域に形成する。
【００９７】
なお、図９では、常時ＯＮ領域である回路ブロック１８をＤＥＥＰ−ＮＷＥＬＬ領域１９に形成した例について示しているが、該回路ブロック１８は、ＤＥＥＰ−ＮＷＥＬＬ領域１９以外の領域に形成するようにしてもよい。
【００９８】
図１０は、送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂの回路構成の一例を示す回路図である。
【００９９】
送信側レベルシフト部１３ａは、図４と同様に、トランジスタＴ１〜Ｔ４から構成されている。受信側レベルシフト部１４ｂも、図４と同様に、トランジスタＴ６，Ｔ７，Ｔ９〜Ｔ１４から構成されている。
【０１００】
送信側レベルシフト部１３ａにおいて、前記実施の形態１の図４と異なるところは、トランジスタＴ５が、回路ブロック２の仮想電源ＶＳＳＭ１と電源ＶＳＳとの間に接続され、トランジスタＴ２，Ｔ４の他方の接続部が電源ＶＳＳに接続されている点である。
【０１０１】
同様に、受信側レベルシフト部１４ｂでも、トランジスタＴ８が、回路ブロック３の仮想電源ＶＳＳＭ２と電源ＶＳＳとの間に接続され、トランジスタＴ７，Ｔ１２，Ｔ１４の他方の接続部が電源ＶＳＳに接続されている点が異なっている。また、その他の接続構成については、図４と同様であるので、説明は省略する。
【０１０２】
図１１は、図１０のＡ−Ｂ、Ｃ−Ｄ−Ｅ−Ｆ、Ｇ−Ｈで示すデバイスのレイアウト例を示す平面図である。
【０１０３】
図１１の左側には、ＤＥＥＰ−ＮＷＥＬＬ領域１９上に形成されたＰＷＥＬＬ領域２２にトランジスタＴ５が形成されている。このＰＷＥＬＬ領域２２は、ＮＷＥＬＬ領域２１に囲まれるように形成されている。
【０１０４】
トランジスタＴ５の右側には、トランジスタＴ４が、Ｐ型半導体基板２５（図１２）上に形成されており、該トランジスタＴ４の上方には、ＮＷＥＬＬ領域２１ａ上にトランジスタＴ３が形成されている。
【０１０５】
トランジスタＴ３の右側には、ＮＷＥＬＬ領域２３ａ上にトランジスタＴ６が形成されており、該トランジスタＴ６の下方には、トランジスタＴ７がＰ型半導体基板２５上に形成されている。
【０１０６】
また、トランジスタＴ８は、ＤＥＥＰ−ＮＷＥＬＬ領域２０上に形成されたＰＷＥＬＬ領域２４に形成されている。ＰＷＥＬＬ領域２４は、ＮＷＥＬＬ領域２３に囲まれるように形成されている。
【０１０７】
図１２は、図１０のＡ−Ｂ、Ｃ−Ｄ−Ｅ−Ｆ、Ｇ−Ｈ断面の一例を示す断面図である。
【０１０８】
トランジスタＴ５においては、Ｐ型半導体基板２５にＤＥＥＰ−ＮＷＥＬＬ領域１９が形成されており、該ＤＥＥＰ−ＮＷＥＬＬ領域１９の上部には、ＰＷＥＬＬ領域２２が形成されている。
【０１０９】
ＰＷＥＬＬ領域２２には、ドレインとして機能するＮ型半導体領域５４、およびソースとして機能するＮ型半導体領域５５がそれぞれ形成されており、これらＮ型半導体領域５４，５５の上方には、酸化膜５６を介してゲート５７が形成されている。
【０１１０】
トランジスタＴ４は、Ｐ型半導体基板２５にドレインとして機能するＮ型半導体領域５９、およびソースとして機能するＮ型半導体領域５８がそれぞれ形成されており、これらＮ型半導体領域５８，５９の上方には、酸化膜６０を介してゲート６１が形成されている。
【０１１１】
トランジスタＴ３は、Ｐ型半導体基板２５上部にＮＷＥＬＬ領域２１ａが形成されており、該ＮＷＥＬＬ領域２１ａにドレインとして機能するＰ型半導体領域６２、およびソースとして機能するＰ型半導体領域６３がそれぞれ形成されており、Ｐ型半導体領域６２，６３の上方には、酸化膜６４を介してゲート６５が形成されている。
【０１１２】
トランジスタＴ７も同様に、Ｐ型半導体基板２５上部にＮＷＥＬＬ領域２３ａが形成されており、該ＮＷＥＬＬ領域２３ａには、ドレインとして機能するＰ型半導体領域６７、およびソースとして機能するＰ型半導体領域６６がそれぞれ形成されている。
【０１１３】
そして、Ｐ型半導体領域６６，６７の上方には、酸化膜６８を介してゲート６９が形成されている。また、トランジスタＴ６，Ｔ８についても、トランジスタＴ４，Ｔ５と同様の構成となっている。
【０１１４】
それにより、本実施の形態２においては、送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂの下部にＤＥＥＰ−ＮＷＥＬＬ領域がないため、電源ＶＤＤと電源ＶＤＤ２との短絡がなく、電源ＶＳＳ遮断による消費電力の制御とＤＶＦＳとの共存を可能にすることができる。
【０１１５】
（実施の形態３）
図１３は、本発明の実施の形態３による半導体集積回路装置に設けられたパルスラッチ型シフタ回路の一例を示す説明図、図１４は、図１３のパルスラッチ型シフタ回路に設けられたパルス生成部の一例を示す回路図、図１５は、図１３のパルスラッチ型シフタ回路に設けられたパルスラッチ部の一例を示す回路図、図１６は、図１３のパルスラッチ型シフタ回路の動作例を示すタイミングチャート、図１７は、図１３のパルスラッチ型シフタ回路のレイアウト例を示した説明図である。
【０１１６】
本実施の形態３では、前記実施の形態１，２に示した送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂの代わりとして、図１３に示すように、パルスラッチ型シフタ回路７０，７４を用いた場合について説明する。
【０１１７】
パルスラッチ型シフタ回路７０は、たとえば、回路ブロック２に設けられており、電源ＶＤＤ２の振幅の信号を電源ＶＤＤの振幅の信号に変換してラッチする。パルスラッチ型シフタ回路７４は、たとえば、回路ブロック３に設けられており、電源ＶＤＤの振幅の信号を電源ＶＤＤ２の振幅の信号に変換してラッチする。
【０１１８】
パルスラッチ型シフタ回路７０は、ドライバ７１、パルス生成部７２、および複数のパルスラッチ部７３から構成されている。また、パルスラッチ型シフタ回路７４の構成についても、パルスラッチ型シフタ回路７０と同様の構成となっている。
【０１１９】
パルスラッチ部７３は、受信側のみでレベルシフト動作が可能である。回路ブロック２に設けられるパルスラッチ型シフタ回路７０は、ＤＥＥＰ−ＮＷＥＬＬ領域１９に形成されている。回路ブロック３（，４）に設けられるパルスラッチ型シフタ回路７４は、ＤＥＥＰ−ＮＷＥＬＬ領域２０に形成されている。
【０１２０】
パルス生成部７２は、図１４に示すように、論理積回路ＡＮＤ、インバータＩｖ１〜Ｉｖ３、および否定論理積回路ＮＡＮＤから構成されている。論理積回路ＡＮＤの一方の入力部には、ドライバ７１を介して出力されるクロック信号φが入力されるように接続されており、該論理積回路ＡＮＤの他方の入力部には、不定防止信号が入力されるように接続されている。
【０１２１】
論理積回路ＡＮＤの出力部には、直列接続されたインバータＩｖ１〜Ｉｖ３が接続されている。インバータＩｖ３の出力部には、否定論理積回路ＮＡＮＤの一方の入力部が接続されており、否定論理積回路ＮＡＮＤの他方の入力部には、論理積回路ＡＮＤの出力部が接続されている。
【０１２２】
そして、否定論理積回路ＮＡＮＤの出力部が、パルス生成部７２の出力となる。パルス生成部７２は、インバータにより遅延によるワンショットパルスＰ１（Ｐ２）を生成する。
【０１２３】
また、パルスラッチ部７３は、図１５に示すように、ＰチャネルＭＯＳからなるトランジスタＴｒ１，Ｔｒ２、およびＮチャネルＭＯＳからなるトランジスタＴｒ３，Ｔｒ４が電源ＶＤＤと基準電位との間に直列接続された構成からなるレベル変換部７３ａと、インバータＩｖ４，Ｉｖ５からなるラッチ部７３ｂとから構成されている。
【０１２４】
トランジスタＴｒ２，Ｔｒ３のゲートには、入力信号が入力されるように接続されており、トランジスタＴｒ４のゲートには、パルス生成部７２が発生したワンショットパルスＰ１が入力され、トランジスタＴｒ１のゲートには、ワンショットパルスＰ１の反転信号である反転ワンショットパルス／Ｐ１が入力されるように接続されている。
【０１２５】
このパルスラッチ部７３においては、送信側の回路ブロックが電源遮断されている場合、入力が不定となるためにクロック信号ＣＫがＬｏレベルとなる。
【０１２６】
図１６は、パルスラッチ型シフタ回路７０におけるタイミングチャートである。
【０１２７】
図１６においては、クロック信号φ１、パルス生成部７２から出力されるパルス信号Ｐ１、パルスラッチ部７３に入力される信号Ｄ２、およびパルスラッチ部７３から出力される信号Ｄ１の信号タイミングをそれぞれ示している。
【０１２８】
回路ブロック３からＨｉｇｈ信号が出力された後、パルス生成部７２が発生したワンショットパルスＰ１、および反転ワンショットパルス／Ｐ１が、トランジスタＴｒ４，Ｔｒ１のゲートにそれぞれ入力されることによって、電圧レベルが変換されたＬｏ信号が、レベル変換部７３ａから出力される。
【０１２９】
レベル変換部７３ａから出力されたＬｏｗ信号は、ラッチ部７３ｂによってラッチされた後、反転信号のＨｉｇｈ信号となって回路ブロック２の入力信号となる信号Ｄ１として該ラッチ部７３ｂから出力される。
【０１３０】
なお、回路ブロック３からＬｏｗ信号が出力された際には、レベル変換部７３ａによってレベル変換されたＨｉｇｈ信号が出力される。
【０１３１】
図１７は、パルスラッチ型シフタ回路７０、およびパルスラッチ型シフタ回路７４のレイアウトの一例を示したものである。図示するように、パルスラッチ型シフタ回路７０，７４は、１電源の供給のみで供給されるので、ＤＥＥＰ−ＮＷＥＬＬ領域での電源短絡が発生せず、該ＤＥＥＰ−ＮＷＥＬＬ領域であれば、自由にレイアウトが可能である。
【０１３２】
それにより、本実施の形態３では、パルスラッチ型シフタ回路７０、およびパルスラッチ型シフタ回路７４を用いた構成とすることにより、受信側の論理機能ブロックにのみに配置することによってレベルシフト動作が可能となり、電源ＶＤＤと電源ＶＤＤ２との短絡を防止することができる。
【０１３３】
（実施の形態４）
図１８は、本発明の実施の形態４による半導体集積回路装置に設けられたレベルシフタ、および同期化回路の一例を示す説明図、図１９は、図１８の同期化回路による信号の同期化の後、パスセレクタを設けた一例を示す回路図、図２０は、図１９に用いられる受信側レベルシフト部における一例を示す回路図、図２１は、図１９の動作の一例を示す説明図、図２２は、図１９の動作の他の例を示す説明図、図２３は、信号の送り側となる回路ブロックが電源遮断されている際の図１９に示す回路における動作の一例を示す説明図、図２４は、図１９の受信側レベルシフト部における他の例を示す回路図、図２５は、図１８の回路をクロック信号ラインに用いた際の一例を示す説明図である。
【０１３４】
本実施の形態４においては、図１８に示すように、送信側レベルシフト部１３ａから出力された信号を受信側レベルシフト部１４ｂで受信し、該受信側レベルシフト部１４ｂから出力されたレベル変換後の信号に対して同期化回路７５によって、クロック信号ＣＫＢによって同期化して出力する例を示している。
【０１３５】
電源ＶＤＤと電源ＶＤＤ２とでは、電圧レベルが異なるためにクロック信号のレイテンシがずれてしまうために上記の同期化回路７５による同期化が必要となる。この場合、同期化回路７５は、受信側レベルシフト部１４ｂの後段に設けられ、ＤＥＥＰ−ＮＷＥＬＬ領域２０（図３）に形成される。
【０１３６】
また、図１９は、図１８の同期化回路７５による信号の同期化の後、パスセレクタ７６を設けた一例を示す回路図である。
【０１３７】
パスセレクタ７６は、電源ＶＤＤと電源ＶＤＤ２とが同じ電圧レベルの際に、回路ブロック２から出力される信号を、送信側レベルシフト部１３ａ、ならびに受信側レベルシフト部１４ｂを介さずに回路ブロック３の論理部に入力するようにするセレクタ回路である。
【０１３８】
パスセレクタ７６は、インバータＩｖ６，Ｉｖ７、およびトランジスタＴｒ５〜Ｔｒ１２から構成されている。トランジスタＴｒ５〜Ｔｒ８は、電源ＶＤＤ２と電源ＶＳＳとの間に直列接続されている。
【０１３９】
同様に、トランジスタＴｒ９〜Ｔｒ１２においても、電源ＶＤＤ２と電源ＶＳＳとの間に直列接続されている。トランジスタＴｒ５，Ｔｒ６，Ｔｒ９，Ｔｒ１０は、ＰチャネルＭＯＳからなり、トランジスタＴｒ７，Ｔｒ８，Ｔｒ１１，Ｔｒ１２は、ＮチャネルＭＯＳからなる。
【０１４０】
インバータＩｖ６の入力部、およびトランジスタＴｒ８，Ｔｒ９のゲートには、電圧設定用レジスタなどから出力されるセレクト信号ＰＡＳＳＳＥＬが入力される。
【０１４１】
トランジスタＴｒ６，Ｔｒ７のゲートには、同期化回路７５の出力部が接続されており、トランジスタＴｒ５，Ｔｒ１２のゲートには、インバータＩｖ６の出力部がそれぞれ接続されている。
【０１４２】
また、トランジスタＴｒ１０，Ｔｒ１１のゲートには、回路ブロック２から出力される信号が入力されるように接続されている。トランジスタＴｒ６とトランジスタＴｒ７との接続部、およびトランジスタＴｒ１０とトランジスタＴｒ１１との接続部には、インバータＩｖ７の入力部が接続されている。該インバータＩｖ７の出力部は、パスセレクタ７６の出力部となり、回路ブロック３の論理部に接続されている。
【０１４３】
図２０は、図１９に用いられる受信側レベルシフト部１４ｂの一例を示す回路図である。
【０１４４】
図２０に示すように、受信側レベルシフト部１４ｂは、たとえば、ＰＭＵ５から出力される出力イネーブル信号が入力される出力イネーブル端子Ｅを備えている。受信側レベルシフト部１４ｂは、前記実施の形態２の図１０の構成に、トランジスタＴ１５，Ｔ１６が新たに設けられた構成となっている。
【０１４５】
トランジスタＴ１５は、ＮチャネルＭＯＳからなり、トランジスタＴ１６は、ＰチャネルＭＯＳからなる。トランジスタＴ１５の一方の接続部には、トランジスタＴ７とトランジスタＴ１２との接続部が接続されており、該トランジスタＴ１５の他方の接続部には、電源ＶＳＳが接続されている。
【０１４６】
トランジスタＴ１６の一方の接続部には、電源ＶＤＤ２が接続されており、該トランジスタＴ１６の他方の接続部には、トランジスタＴ６とトランジスタＴ７との接続部がそれぞれ接続されている。
【０１４７】
また、トランジスタＴ１５のゲート、およびトランジスタＴ１６のゲートには、出力イネーブル信号が入力される。出力イネーブル端子ＥにＬｏｗレベル信号を入力することによって、受信側レベルシフト部１４ｂの出力がＬｏｗレベルに固定される。すなわちレベルシフト部１４ｂがディスエーブル状態となる。その他の接続構成については、図１０と同様であるので、説明は省略する。
【０１４８】
電圧設定用レジスタなどから出力されるセレクト信号ＰＡＳＳＳＥＬは、電源ＶＤＤと電源ＶＤＤ２とが同じ電圧レベルの場合には、Ｌｏｗ信号となるように設定される。この時、図２１に示すように、トランジスタＴｒ９，Ｔｒ１２がＯＮとなり、回路ブロック２から出力される信号（ノードＡの信号）は、トランジスタＴｒ９〜Ｔｒ１２、およびインバータＩｖ７を介して出力される。
【０１４９】
このとき、受信側レベルシフト部１４ｂの出力イネーブル信号端子Ｅには、Ｌｏｗレベルの信号を入力し、受信側レベルシフト部１４ｂの出力を固定する。ここで、電源ＶＤＤとＶＤＤ２が同じ電圧であるためノードＡの信号の振幅（トランジスタＴｒ１０とＴｒ１１のゲート電圧）の最大値は電源ＶＤＤ２の電圧と等しくなる。よって、トランジスタＴｒ９，Ｔｒ１２が、導通状態である時でも、インバータを構成するトランジスタＴｒ１０とＴｒ１１が共に導通状態となることはないためＴｒ９〜Ｔｒ１２に貫通電流は流れない。
【０１５０】
また、電源ＶＤＤと電源ＶＤＤ２とが同じ電圧レベルの場合には、信号の同期化が不要となるため、同期化回路７５に入力されるクロック信号は停止される。
【０１５１】
一方、電源ＶＤＤと電源ＶＤＤ２とが異なる電圧レベルの場合には、セレクト信号ＰＡＳＳＳＥＬがＨｉｇｈ信号となるように設定される。これにより、図２２に示すように、トランジスタＴｒ５，Ｔｒ８がＯＮとなり、回路ブロック２から出力される。
【０１５２】
信号は、送信側レベルシフト部１３ａ、受信側レベルシフト部１４ｂ、同期化回路７５、トランジスタＴｒ５〜Ｔｒ８、およびインバータＩｖ７を介して出力されることになる。
【０１５３】
ここでは、トランジスタＴｒ９，Ｔｒ１２をＯＦＦとするため、図２２のｎｅｔＡが電源ＶＤＤ振幅であっても貫通電流は流れない。
【０１５４】
図２３は、信号の送り側となる回路ブロック２が電源遮断されている際の一例を示す説明図である。
【０１５５】
信号の送り側となる回路ブロック２が電源遮断された場合、送信側レベルシフト部１３ａのＴｒｕｅ配線とＢａｒ配線との信号、および図２３のノードＡが不定となる。
【０１５６】
このとき、出力イネーブル信号端子ＥにＬｏｗレベルの信号を入力し、セレクト信号ＰＡＳＳＳＥＬをＨｉｇｈレベルとすることにより、受信側レベルシフト部１４ｂは、Ｌｏｗ信号固定となり、トランジスタＴｒ９，Ｔｒ１２がそれぞれＯＦＦとなるので、ｎｅｔＡが電源ＶＤＤ振幅となっても貫通電流が流れない。
【０１５７】
また、図２３では、受信側の回路ブロック３に設けられたパスセレクタ７６によって、不定電位の処理を行っていたが、たとえば、図２４に示したように、常時ＯＮ領域である回路ブロック１８などに不定電位処理回路７７を設けて、不定電位の処理を行うようにしてもよい。
【０１５８】
不定電位処理回路７７は、図示するように、インバータＩｖ８、ならびにトランジスタＴ１７〜Ｔ２０から構成されている。トランジスタＴ１７，Ｔ１８は、ＰチャネルＭＯＳからなり、トランジスタＴ１９，Ｔ２０は、ＮチャネルＭＯＳからなる。
【０１５９】
インバータＩｖ８の入力部には、回路ブロック２が電源遮断された際にＰＭＵ５から出力される電源遮断信号ＳＴＯＰが入力されるように接続されており、該インバータＩｖ８の出力部には、トランジスタＴ１７のゲート、およびトランジスタＴ２０のゲートがそれぞれ接続されている。
【０１６０】
トランジスタＴ１７〜Ｔ１９は、電源ＶＤＤと電源ＶＳＳとの間に直列接続されており、トランジスタＴ１８とトランジスタＴ１９との接続部には、トランジスタＴ２０の一方の接続部が接続されている。トランジスタＴ２０の他方の接続部には、電源ＶＳＳが接続されている。
【０１６１】
さらに、トランジスタＴ１８とトランジスタＴ１９との接続部には、パスセレクタ７６のトランジスタＴｒ１０，Ｔｒ１１のゲートが接続されている。
【０１６２】
回路ブロック２が電源遮断された際、Ｌｏｗレベルの電源遮断信号ＳＴＯＰが不定電位処理回路７７に入力される。それにより、不定電位処理回路７７からは、Ｌｏレベルに固定された信号が出力され、トランジスタＴｒ９，Ｔｒ１２もＯＦＦとなるので貫通電流を防止することができる。
【０１６３】
また、本発明は、信号ラインだけではなく、たとえば、図２５に示すように、クロック信号ＣＫＡなどのクロックラインに適用することも可能である。
【０１６４】
この場合、図２５の構成は、図１９と同様であり、送受信される信号がクロック信号ＣＫＡである点が異なる。また、動作についても、図１９と同様であり、電源ＶＤＤと電源ＶＤＤ２とが同じ電圧レベルの場合には、電圧レベルの変換が不要となるのでセレクト信号ＰＡＳＳＳＥＬがＬｏｗレベルとなり、送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂを介さないパスが選択される。
【０１６５】
また、電源ＶＤＤと電源ＶＤＤ２とが異なる電圧レベルの場合には、セレクト信号ＰＡＳＳＳＥＬがＨｉｇｈレベルとなり、送信側レベルシフト部１３ａ、および受信側レベルシフト部１４ｂを介するパスが選択される。
【０１６６】
これによって、送信側レベルシフト部１３ａ、受信側レベルシフト部１４ｂ、ならびに同期化回路７５を通ることによるクロック信号のレイテンシの増加を防止することができる。
【０１６７】
それにより、本実施の形態４では、信号を送受信する際の遅延などを小さくすることができるので、半導体集積回路装置１の信頼性を向上させることができる。
【０１６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６９】
１  半導体集積回路装置
２  回路ブロック
３  回路ブロック
４  回路ブロック
７  電源スイッチ部
８  電源スイッチ部
９  電源スイッチ部
１０，１１，１２  電源スイッチコントローラ
１３  レベルシフタ
１３ａ  送信側レベルシフト部
１３ｂ  受信側レベルシフト部
１４  レベルシフタ
１４ａ  送信側レベルシフト部
１４ｂ  受信側レベルシフト部
１５  レベルシフタ
１６  レベルシフタ
１６  Ｐ型半導体領域
１７  レベルシフタ
１７ａ  レベルシフタ
１８  回路ブロック
１９  ＤＥＥＰ−ＮＷＥＬＬ領域
２０  ＤＥＥＰ−ＮＷＥＬＬ領域
２１  ＮＷＥＬＬ領域
２１ａ  ＮＷＥＬＬ領域
２２  ＰＷＥＬＬ領域
２２ａ  ＰＷＥＬＬ領域
２３  ＮＷＥＬＬ領域
２３ａ  ＮＷＥＬＬ領域
２４  ＰＷＥＬＬ領域
２４ａ  ＰＷＥＬＬ領域
２５  Ｐ型半導体基板
２６  Ｐ型半導体領域
２７  Ｐ型半導体領域
２８  酸化膜
２９  ゲート
３０  Ｎ型半導体領域
３１  Ｎ型半導体領域
３２  酸化膜
３３  ゲート
３４  Ｎ型半導体領域
３５  Ｎ型半導体領域
３６  酸化膜
３７  ゲート
３８  Ｎ型半導体領域
３９  Ｎ型半導体領域
４０  酸化膜
４１  ゲート
４２  Ｎ型半導体領域
４３  Ｎ型半導体領域
４４  酸化膜
４５  ゲート
４６  Ｐ型半導体領域
４７  Ｐ型半導体領域
４８  酸化膜
４９  ゲート
５０  Ｔｒｕｅ配線
５１  Ｂａｒ配線
５２  電源配線
５３  配線
５４  Ｎ型半導体領域
５５  Ｎ型半導体領域
５６  酸化膜
５７  ゲート
５８  Ｎ型半導体領域
５９  Ｎ型半導体領域
６０  酸化膜
６１  ゲート
６２  Ｐ型半導体領域
６３  Ｐ型半導体領域
６４  酸化膜
６５  ゲート
６６  Ｐ型半導体領域
６７  Ｐ型半導体領域
６８  酸化膜
６９  ゲート
７０  パルスラッチ型シフタ回路
７１  ドライバ
７２  パルス生成部
７３  パルスラッチ部
７３ａ  レベル変換部
７３ｂ  ラッチ部
７４  パルスラッチ型シフタ回路
７５  同期化回路
７６  パスセレクタ
７７  不定電位処理回路
Ｔ１〜Ｔ２０  トランジスタ
ＡＮＤ  論理積回路
Ｉｖ１〜Ｉｖ８  インバータ
ＮＡＮＤ  否定論理積回路
Ｔｒ１〜Ｔｒ１２  トランジスタ
１００，１０１  トランジスタ
１０２  Ｐ型半導体基板
１０３  ＤＥＥＰ−ＮＷＥＬＬ領域
１０４  ＮＷＥＬＬ領域
１０５  Ｐ型半導体領域
１０６  Ｐ型半導体領域
１０７  酸化膜
１０８  ゲート
１０９  ＮＷＥＬＬ領域
１１０  Ｐ型半導体領域
１１１  Ｐ型半導体領域
１１２  酸化膜
１１３  ゲート
【図１】
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【図２】
2010226083.tif 000004
【図３】
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【図４】
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【図５】
2010226083.tif 000007
【図６】
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【図７】
2010226083.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010226083.tif 000015
【図１４】
2010226083.tif 000016
【図１５】
2010226083.tif 000017
【図１６】
2010226083.tif 000018
【図１７】
2010226083.tif 000019
【図１８】
2010226083.tif 000020
【図１９】
2010226083.tif 000021
【図２０】
2010226083.tif 000022
【図２１】
2010226083.tif 000023
【図２２】
2010226083.tif 000024
【図２３】
2010226083.tif 000025
【図２４】
2010226083.tif 000026
【図２５】
2010226083.tif 000027
【図２６】
2010226083.tif 000028
【図２７】
2010226083.tif 000029