(57)【要約】      （修正有）【課題】スピンＭＯＳＦＥＴのソース／ドレイン領域におけるＭＴＪの強磁性体に垂直磁化膜を用いても、隣接トランジスタへの漏れ磁界による影響を抑制し、シフト調整を可能にし、チャネル領域中のスピン緩和を抑制することを可能にする。【解決手段】半導体基板６１上に設けられた磁化の向きが膜面に略垂直でかつ不変な第１強磁性層７２と、第１強磁性層上に設けられたチャネルとなる半導体層７４と、半導体層上に設けられた、磁化の向きが膜面に略垂直でかつ可変な第２強磁性層７８と、第２強磁性層上に設けられた第１トンネルバリア８０と、第１トンネルバリア８０上に設けられた、非磁性膜をはさんで反強磁性結合する２層の強磁性膜からなる積層構造を有する第３強磁性層８２と、半導体層の側面に設けられたゲート絶縁膜９０ａと、ゲート絶縁膜に対して半導体層と反対側に設けられたゲート電極７６と、を備えている。【選択図】図１
2010226063.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた磁化の向きが膜面に略垂直でかつ不変な第１強磁性層と、
前記第１強磁性層上に設けられたチャネルとなる半導体層と、
前記半導体層上に設けられた、磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、
前記第２強磁性層上に設けられた第１トンネルバリアと、
前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直かつ不変で前記第１強磁性層の磁化の向きと略反平行な第１強磁性膜と、前記第１強磁性膜上に設けられた非磁性膜と、前記非磁性膜上に設けられた、磁化の向きが膜面に略垂直かつ不変で前記第１強磁性膜と反強磁性結合する第２強磁性膜とを含む積層構造を有する第３強磁性層と、
前記半導体層の側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に対して前記半導体層と反対側に設けられたゲート電極と、
を備えていることを特徴とするスピンＭＯＳＦＥＴ。
【請求項２】
半導体基板上に設けられた、磁化の向きが膜面に略垂直でかつ不変な第１強磁性膜、前記第１強磁性膜上に設けられた非磁性膜と、前記非磁性膜上に設けられた、磁化の向きが膜面に略垂直かつ不変で前記第１強磁性膜と反強磁性結合する第２強磁性膜と、を含む積層構造を有する第１強磁性層と、
前記第１強磁性層上に設けられた第１トンネルバリアと、
前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、
前記第２強磁性層上に設けられたチャネルとなる半導体層と、
前記半導体層上に設けられた、磁化の向きが膜面に略垂直かつ不変で、前記第２強磁性膜の磁化の向きと略反平行な第３強磁性層と、
前記半導体層の側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に対して前記半導体層と反対側に設けられたゲート電極と、
を備えていることを特徴とするスピンＭＯＳＦＥＴ。
【請求項３】
半導体基板に離間して設けられたソース部およびドレイン部であって、ソース部およびドレイン部の一方は磁化の向きが膜面に略垂直でかつ不変な第１強磁性層を含む第１強磁性積層膜を有し、他方は磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、前記第２強磁性層上に設けられた第１トンネルバリアと、前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直かつ不変で、前記第１強磁性層の磁化の向きと略反平行な第３強磁性層と、を含む第２強磁性積層膜を有するソース部およびドレイン部と、
前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第１ハードバイアス膜と、
前記ソース部に対して前記第１ハードバイアス膜と反対側の前記半導体基板上に設けられた第２ハードバイアス膜と、
前記ドレイン部に対して前記第１ハードバイアス膜と反対側の前記半導体基板上に設けられた第３ハードバイアス膜と、
を備え、
前記第１乃至第３ハードバイアス膜の磁化の向きは、前記第３強磁性層の磁化と略平行となっていることを特徴とするスピンＭＯＳＦＥＴ。
【請求項４】
半導体基板に離間して設けられたソース部およびドレイン部であって、ソース部およびドレイン部の一方は磁化の向きが膜面に略垂直でかつ不変な第１強磁性層を含む第１強磁性積層膜を有し、他方は磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、前記第２強磁性層上に設けられた第１トンネルバリアと、前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直かつ不変で、前記第１強磁性層の磁化の向きと略反平行な第３強磁性層と、を含む第２強磁性積層膜を有するソース部およびドレイン部と、
前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第１ハードバイアス膜と、
前記ソース部上設けられた第２ハードバイアス膜と、
前記ドレイン部上に設けられた第３ハードバイアス膜と、
を備え、
前記第１乃至第３ハードバイアス膜の磁化の向きは、前記第３強磁性層の磁化と略反平行となっていることを特徴とするスピンＭＯＳＦＥＴ。
【請求項５】
前記第１および第２強磁性積層膜のうちの少なくとも一方の上に、非磁性層／垂直磁化を有する強磁性層／反強磁性層がこの順序で積層された積層膜を有し、前記非磁性層はＲｕ、Ｒｈ、Ｉｒまたはこれら合金からなることを特徴とする請求項３または４記載のスピンＭＯＳＦＥＴ。
【請求項６】
前記第１および第２強磁性積層膜の膜面の面積または形状が異なることを特徴とする請求項３乃至５のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項７】
前記ソース部およびドレイン部の下の前記半導体基板に不純物が導入されたソース領域およびドレイン領域が設けられ、前記ソース領域およびドレイン領域はそれぞれ、第１不純物領域と、前記第１不純物領域と前記ソース部およびドレイン部との間に設けられ、前記第１不純物領域よりも不純物の濃度が高い第２不純物領域とを備え、前記ソース領域と前記ドレイン領域との最短距離が０．２５μｍ以下であることを特徴とする請求項３乃至６のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項８】
前記トンネルバリアは、酸化マグネシウム、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ゲルマニウム、窒化ゲルマニウム、希土類酸化物、および希土類窒化物のいずれか、またはこれらの積層膜を含むことを特徴とする請求項１乃至７のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項９】
前記第１乃至第３強磁性層はそれぞれ、Ｆｅ−Ｐｄ層、Ｆｅ−Ｐｔ層、Ｆｅ−Ｐｄ−Ｐｔ層層、Ｃｏ／Ｎｉ積層膜、Ｆｅ／Ｐｄ積層膜、Ｆｅ／Ｐｔ積層膜のいずれかを含むことを特徴とする請求項１乃至８のいずれかに記載のスピンＭＯＳＦＥＴ。
【請求項１０】
２つの電界効果トランジスタを備え、前記２つの電界効果トランジスタのうちの少なくとも一方が請求項１乃至９のいずれかに記載のスピンＭＯＳＦＥＴであり、前記２つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とするリコンフィギャラブルロジック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピンＭＯＳＦＥＴおよびリコンフィギャラブルロジック回路に関する。
【背景技術】
【０００２】
近年、トンネルバリア層を２つの垂直磁化膜で挟んだ構造を有するＭＴＪ(Magnetic Tunnel Junction)を備えたＭＲＡＭ(Magnetic Random Access Memory)が、スピン注入電流密度が低下すること、熱安定性に優れることなどの理由で注目されている。ここで、垂直磁化膜とは、磁化の向き（磁化容易軸方向）が垂直磁化膜の上面に略垂直である強磁性体の膜であることを意味する。
【０００３】
また、スピンＭＯＳＦＥＴなどの新しい機能を有するデバイスの研究開発が盛んに行なわれている。その一つとして、ソース／ドレイン領域が磁性体から構成されるスピンＭＯＳＦＥＴがある。スピンＭＯＳＦＥＴの特徴は、ソース／ドレイン領域の強磁性体のスピンモーメントの方向を反転するだけで、その出力特性を制御できる点にあり、これを用いると、リコンフィギャラブル（re-configurable）な機能を有し増幅機能を有するスピンＭＯＳＦＥＴの構造、およびリコンフィギャラブルロジック回路を構成することが可能である（例えば、非特許文献１参照）。
【０００４】
また、スピンを反転する書き込み方法として、スピン注入法による書き込み方法が提案されている。スピン偏極した電流をスピン注入することによってスピン反転することが観測されている。また、スピン注入書き込みをスピンＭＯＳＦＥＴに利用するため、ソース／ドレイン領域を構成する磁性体のどちらか一つにＭＴＪを付与した構造（例えば、特許文献１参照）が提案されている。特許文献１の構造を用いると、
（１）読み出し２重の出力を利用できる、
（２）ＭＴＪ（強磁性積層膜）が付与されているためスピン注入磁化反転が利用可能となる
などのメリットがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６６５９６号公報
【非特許文献】
【０００６】
【非特許文献１】ＡＰＬ８４（２００４）２３０７．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
また、スピンＭＯＳＦＥＴにおけるソース／ドレイン領域のＭＴＪとして垂直磁化膜を用いることが本発明者等によって提案され、本出願人によって出願されている（特願２００８−１９１１４６号）。このスピンＭＯＳＦＥＴは、半導体基板に離間してソース／ドレイン領域が設けられ、ソース領域とドレイン領域との間のチャネル領域となる半導体領域上にゲート電極が設けられ、ソース／ドレイン領域上にそれぞれ垂直磁化膜を用いた強磁性積層膜が設けられ、ソース／ドレイン領域上の強磁性積層膜の少なくとも一方がＭＴＪである構造（以下、横型構造ともいう）を備えている。このような構造とすることにより、スピンＭＯＳＦＥＴにおいても、スピン注入書込み電流密度が低下する、ソース／ドレイン部の面積を小さくできる、熱安定性を確保できるなどのメリットが存在する。
【０００８】
しかし、後述するように、ソース／ドレイン領域のＭＴＪに垂直磁化膜を用いた場合、ＭＴＪの磁化固定層からの漏れ磁界が磁気記録層に影響を及ぼしてシフト調整が可能でなくなるとともに、隣接するスピンＭＯＳＦＥＴに影響を与えるという問題が生じる。また、このような垂直磁化膜を用いた横型構造のスピンＭＯＳＦＥＴにおいては、漏れ磁界によって、チャネル領域となる半導体領域中のスピン緩和が速くなってしまうという問題もある。なお、この問題は、これまでには認識されておらず、本発明者によって初めて認識されたものである。
【０００９】
以上説明したように、ソース／ドレイン領域におけるＭＴＪの強磁性体に垂直磁化膜を用いたスピンＭＯＳＦＥＴ構造においては、スピン注入書込み電流密度が低下する、熱安定性に優れるなどの良好な特徴を有する。しかし、横型構造のスピンＭＯＳＦＥＴにおいては、磁界に対するシフト調整が困難、隣接トランジスタへの漏れ磁界による影響、および漏れ磁界によって、チャネル領域となる半導体領域中のスピン緩和が速くなってしまうという課題があった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、スピンＭＯＳＦＥＴのソース／ドレイン領域におけるＭＴＪの強磁性体に垂直磁化膜を用いても、隣接トランジスタへの漏れ磁界による影響を抑制し、シフト調整を可能とし、かつチャネル領域中のスピン緩和を抑制することのできるスピンＭＯＳＦＥＴおよびリコンフィギャラブルロジック回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によるスピンＭＯＳＦＥＴは、半導体基板上に設けられた磁化の向きが膜面に略垂直でかつ不変な第１強磁性層と、前記第１強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、前記第２強磁性層上に設けられた第１トンネルバリアと、前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直かつ不変で前記第１強磁性層の磁化の向きと略反平行な第１強磁性膜と、前記第１強磁性膜上に設けられた非磁性膜と、前記非磁性膜上に設けられた、磁化の向きが膜面に略垂直かつ不変で前記第１強磁性膜と反強磁性結合する第２強磁性膜とを含む積層構造を有する第３強磁性層と、前記半導体層の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に対して前記半導体層と反対側に設けられたゲート電極と、を備えていることを特徴とする。
【００１２】
また、本発明の第２の態様によるスピンＭＯＳＦＥＴは、半導体基板上に設けられた、磁化の向きが膜面に略垂直でかつ不変な第１強磁性膜、前記第１強磁性膜上に設けられた非磁性膜と、前記非磁性膜上に設けられた、磁化の向きが膜面に略垂直かつ不変で前記第１強磁性膜と反強磁性結合する第２強磁性膜と、を含む積層構造を有する第１強磁性層と、前記第１強磁性層上に設けられた第１トンネルバリアと、前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、前記第２強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化の向きが膜面に略垂直かつ不変で、前記第２強磁性膜の磁化の向きと略反平行な第３強磁性層と、
前記半導体層の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に対して前記半導体層と反対側に設けられたゲート電極と、を備えていることを特徴とする。
【００１３】
また、本発明の第３の態様によるスピンＭＯＳＦＥＴは、半導体基板に離間して設けられたソース部およびドレイン部であって、ソース部およびドレイン部の一方は磁化の向きが膜面に略垂直でかつ不変な第１強磁性層を含む第１強磁性積層膜を有し、他方は磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、前記第２強磁性層上に設けられた第１トンネルバリアと、前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直かつ不変で、前記第１強磁性層の磁化の向きと略反平行な第３強磁性層と、を含む第２強磁性積層膜を有するソース部およびドレイン部と、前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた第１ハードバイアス膜と、前記ソース部に対して前記第１ハードバイアス膜と反対側の前記半導体基板上に設けられた第２ハードバイアス膜と、前記ドレイン部に対して前記第１ハードバイアス膜と反対側の前記半導体基板上に設けられた第３ハードバイアス膜と、を備え、前記第１乃至第３ハードバイアス膜の磁化の向きは、前記第３強磁性層の磁化と略平行となっていることを特徴とする。
【００１４】
また、本発明の第４の態様によるスピンＭＯＳＦＥＴは、半導体基板に離間して設けられたソース部およびドレイン部であって、ソース部およびドレイン部の一方は磁化の向きが膜面に略垂直でかつ不変な第１強磁性層を含む第１強磁性積層膜を有し、他方は磁化の向きが膜面に略垂直でかつ可変な第２強磁性層と、前記第２強磁性層上に設けられた第１トンネルバリアと、前記第１トンネルバリア上に設けられた、磁化の向きが膜面に略垂直かつ不変で、前記第１強磁性層の磁化の向きと略反平行な第３強磁性層と、を含む第２強磁性積層膜を有するソース部およびドレイン部と、前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた第１ハードバイアス膜と、前記ソース部上設けられた第２ハードバイアス膜と、前記ドレイン部上に設けられた第３ハードバイアス膜と、を備え、前記第１乃至第３ハードバイアス膜の磁化の向きは、前記第３強磁性層の磁化と略反平行となっていることを特徴とする。
【００１５】
また、本発明の第５の態様によるリコンフィギャラブルロジック回路は、２つの電界効果トランジスタを備え、前記２つの電界効果トランジスタのうちの少なくとも一方が請求項１乃至１３のいずれかに記載のスピンＭＯＳＦＥＴであり、前記２つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、スピンＭＯＳＦＥＴのソース／ドレイン領域におけるＭＴＪの強磁性体に垂直磁化膜を用いても、隣接トランジスタへの漏れ磁界による影響を抑制し、シフト調整を可能とし、かつチャネル領域中のスピン緩和を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態によるスピンＭＯＳＦＥＴの断面図。
【図２】第２実施形態によるスピンＭＯＳＦＥＴの断面図。
【図３】第３実施形態によるスピンＭＯＳＦＥＴの断面図。
【図４】磁化磁性層が面内磁化でかつシンセティック構造であるＭＴＪの漏洩磁界を示す図。
【図５】磁化磁性層が垂直磁化でかつシンセティック構造であるＭＴＪの漏洩磁界を示す図。
【図６】チャネル領域におけるスピン拡散長の、チャネル長依存性を示す図。
【図７】第４実施形態によるスピンＭＯＳＦＥＴの断面図。
【図８】スピン注入する場合の磁化反転し易いＭＴＪの面内形状と、しにくい面内形状を説明する図。
【図９】第５実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１０】第６実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１１】第７実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１２】第８実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１３】第９実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１４】第１０実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１５】第１１実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１６】第１２実施形態によるスピンＭＯＳＦＥＴの断面図。
【図１７】実施例１の製造方法を説明する断面図。
【図１８】実施例１と比較例１との抵抗変化率およびシフト量の観測結果を示す図。
【図１９】実施例２と比較例１との抵抗変化率およびシフト量の観測結果を示す図。
【図２０】実施例４の、チャネル領域におけるスピン拡散長の、チャネル長依存性を示す図。
【図２１】第１３実施形態によるロジック回路を示す回路図。
【図２２】第１３実施形態のロジック回路の出力のフローティングゲート電圧依存性を示す図。
【図２３】第１３実施形態のロジック回路がＡＮＤ回路として機能する場合の論理表を示す図。
【図２４】第１３実施形態のロジック回路がＯＲ回路として機能する場合の論理表を示す図。
【図２５】第１３実施形態の第１変形例によるロジック回路を示す図。
【図２６】第１３実施形態の第２変形例によるロジック回路を示す図。
【発明を実施するための形態】
【００１８】
本発明の実施形態を以下に図面を参照して説明する。ただし、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１９】
（第１実施形態）
本発明の第１実施形態によるスピンＭＯＳＦＥＴを図１に示す。本実施形態のスピンＭＯＳＦＥＴは、縦型のスピンＭＯＳＦＥＴであって、Ｓｉからなる支持基板６１、埋め込み酸化膜６２、ＳＯＩ(Silicon On Insulator)層６３を有するＳＯＩ基板６０上に形成される。なお、ＳＯＩ基板ではなく、Ｓｉのバルク基板上に形成してもよい。ＳＯＩ層６３上には下地層６５が形成され、この下地層６５上に、膜面に略垂直な磁化を有しかつ磁化の向きが不変の強磁性層７２が形成され、この強磁性層７２上にｐ型半導体結晶からなるチャネル層７４が形成される。このチャネル層７４上に磁化の向きが可変の強磁性層からなるフリー層７８が形成され、このフリー層７８上にトンネルバリア８０が形成され、このトンネルバリア８０上に、垂直磁化を有する強磁性層８２が形成される。この強磁性層８２は、例えば、非磁性膜を介して垂直磁化を有する強磁性膜が積層されたシンセティック構造、すなわち、第１強磁性膜／非磁性膜／第２強磁性膜からなる積層構造を有し、第１および第２強磁性膜は、それぞれ磁化の向きが膜面に略垂直方向に固定され（不変であり）、非磁性膜を介して反強磁性結合している。すなわち、強磁性層８２は磁化固定層となっている。本実施形態においては、フリー層７８、トンネルバリア８０、および強磁性層８２からなる強磁性積層膜のＭＴＪを有している。この強磁性層８２上に非磁性金属層８４が形成されている。なお、非磁性金属層８４の代わりに反強磁性層を用いてもよい。この場合、強磁性層８２の磁化が安定化する。また、強磁性層７２は、非磁性膜を介して垂直磁化を有する強磁性膜が積層されたシンセティック構造を有していてもよい。なお、本実施形態においては、強磁性層７２および強磁性層８２のチャネル層７４に最も近い強磁性膜の磁化の向きは略反平行となっている。なお、フリー層７８は、非磁性膜を介して強磁性膜が積層されたシンセティック構造を有していてもよい。
【００２０】
このように、本実施形態においては、下地層６５上に、強磁性層７２、半導体結晶からなるチャネル層７４、フリー層７８、トンネルバリア８０、強磁性層８２、および非磁性金属層８４からなる積層構造が形成されている。なお、この積層構造は、非磁性金属層８４を除いて、逆に積層してもよい。すなわち、下地層６５上に、強磁性層８２、トンネルバリア８０、フリー層７８、半導体結晶からなるチャネル層７４、強磁性層７２、および非磁性金属層８４からなる積層構造であってもよい。そして、この積層構造のチャネル層７４を取り囲むように、ゲート絶縁膜９０ａを挟むようにゲート電極７６が形成されている。なお、このゲート電極７６と下地層６５との間にも絶縁膜９０が設けられている。
【００２１】
このように構成された本実施形態においては、磁化固定層８２としてシンセティック構造が用いられ、この磁化固定層８２がチャネル層７４によって下部の強磁性層７２と隔てられているとともに、側面にゲート電極７６が設けられているので、トンネルバリアを介して磁化固定層８２の直下にあるフリー層７８のシフトを調整可能となる。また、隣接セルを密に並べた場合においてもその漏れ磁界の影響が無くすることができる。そして、本実施形態のスピンＭＯＳＦＥＴは縦型構造であって強磁性層８２と、強磁性層７２の磁化の向きが反平行であるので、強磁性層８２から出ている磁力線（図１では実線で表示）と、強磁性層７２から出ている磁力線（図１では表示せず）の向きも逆となって、漏れ磁界がほぼ打ち消されること、および例え打ち消されなくともチャネル層７４中でのスピン偏極された電子の流れる方向と強磁性層７２および強磁性層８２から出ている磁力線の方向とが略平行または略反平行となるのでスピン偏極された電子は漏れ磁界からの影響をほとんど受けないことにより、チャネル層７４では、漏れ磁界の影響はほとんどなく、スピン緩和を抑制することができる。
【００２２】
また、本実施形態において、強磁性層７２およびフリー層７８とのそれぞれの界面のチャネル層７４側に、ｎ型不純物が高濃度にドープされたソース／ドレイン領域が形成されていることが好ましい。
【００２３】
ゲート絶縁膜９０ａとしては、従来のＭＯＳＦＥＴに用いられているＳｉＯ２膜の他に、Ｈｆシリケート、ＺｒシリケートなどのＳｉＯ２中にＺｒ、Ｈｆ、Ｌａなどの金属が固溶した高誘電体材料を用いても良い。ゲート電極７６としては、ｐ型またはｎ型にドーピングされたポリＳｉまたはポリＳｉＧｅを用いるが、これも高誘電体絶縁膜と組み合わせる場合はＴｉＮ、ＴａＮ、ＴａＣ、希土類金属または、希土類遷移金属合金など金属系材料を用いても良い。
【００２４】
本実施形態においては、フリー層７８、トンネルバリア８０、強磁性層８２からなるＭＴＪが設けられているので、スピン注入書き込み方法が利用可能である。スピン注入書込みの場合、電流を図１に示す構造の上方に流すか下方へ流すかによってフリー層７８の磁化の方向を変化させることができる。
【００２５】
以上説明したように、本実施形態によれば、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。
【００２６】
（第２実施形態）
本発明の第２実施形態によるスピンＭＯＳＦＥＴを図２に示す。本実施形態のスピンＭＯＳＦＥＴは、縦型のスピンＭＯＳＦＥＴであって、図１に示す第１実施形態のスピンＭＯＳＦＥＴにおいて、半導体結晶からなるチャネル層７４と強磁性層７２との間にトンネルバリア７３を設けるとともに、チャネル層７４とフリー層７８との間にトンネルバリア７７を設けた構成となっている。このトンネルバリア７３、７７として、ＭｇＯ等のように、チャネル層７４がＧｅ、またはＧａＡｓであっても、エピタキシャル成長することが可能なトンネルバリアを用いれば、拡散バリアになると同時に素子耐圧も向上し好ましい。なお、本実施形態においては、下地層６５上に、強磁性層７２、トンネルバリア７３、半導体結晶からなるチャネル層７４、トンネルバリア７７、フリー層７８、トンネルバリア８０、強磁性層８２、および非磁性金属層８４からなる積層構造が形成されている。しかし、この積層構造は、第１実施形態と同様に、非磁性金属層８４を除いて、逆に積層してもよい。すなわち、下地層６５上に、強磁性層８２、トンネルバリア８０、フリー層７８、トンネルバリア７７、半導体結晶からなるチャネル層７４、トンネルバリア７３、強磁性層７２、および非磁性金属層８４からなる積層構造であってもよい。
【００２７】
本実施形態によれば、第１実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるので、スピン緩和を抑制することが可能となるとともに、シフト調整を可能とすることができる。
【００２８】
なお、第１および第２実施形態において、最下層のＳＯＩ層は、Ｓｉ結晶あるいはＳｉＧｅ結晶層であってもよい。半導体チャネル層の材料はＧｅ以外のＳｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓなども選ぶことも可能である。ここで、最下層であるＳＯＩ層６３の結晶格子が磁性層７２およびチャネル層７４の格子間隔に与える影響を考慮することが重要である。特に、チャネル層７４の格子とひずみはチャネル層７４中のキャリアの移動度に大きな影響を与える。磁性層７２の格子の間隔は下地層６５の格子に整合させることが望ましいが、チャネル層７４の半導体結晶の格子は、下地層６５の結晶格子とわずかに異なるものを選択し、積極的にひずみを導入することにより、チャネル移動度を向上させることが可能となる。例えば、下地層６５としてＧｅ組成８０％のＳｉＧｅ結晶を配置し、この結晶に格子整合する磁性層７２を積層した上で、チャネル層７４としてＧｅ結晶層を積層する。すると、チャネル層７４のＧｅの結晶格子は下地層６５であるＳｉＧｅ結晶層の格子よりわずかに大きくなるため、下地層６５に整合する形で横方向に圧縮ひずみを受け縮み、縦方向には引っ張り応力が加えられ伸びる。すなわち、スピンＭＯＳＦＥＴの電流方向に引っ張り応力を受けるため、電子の移動度を増大することに効果がある。
【００２９】
（第３実施形態）
本発明の第３実施形態によるスピンＭＯＳＦＥＴの断面図を図３に示す。本実施形態のスピンＭＯＳＦＥＴは、横型のｎ型スピンＭＯＳＦＥＴであって、ｐ型半導体基板２の素子領域３に形成されている。この素子領域３は、素子分離絶縁膜４によって分離されている半導体領域である。半導体領域は、半導体基板の一部の領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ基板のＳＯＩ層であってもよい。なお、本明細書では、素子領域３は、ｐ型半導体基板の一部の半導体領域であっても良いし、ｎ型基板に形成されたｐウェル領域であってもよい。また、ＳＯＩ基板のｐ型のＳＯＩ層であってもよい。この素子領域３には、離間して形成されたｎ型不純物拡散領域６ａおよび６ｂが設けられている。これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂの表面には、これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂよりも高濃度のｎ＋不純物拡散領域７ａおよびｎ＋型不純物拡散領域７ｂがそれぞれ設けられている。ｎ型不純物拡散領域６ａおよびｎ＋不純物拡散領域７ａがソース領域５ａを構成し、不純物拡散領域６ｂおよびｎ＋不純物拡散領域７ｂがドレイン領域５ｂを構成する。
【００３０】
ソース領域５ａとドレイン領域５ｂとの間のチャネル領域８となる半導体基板２上にゲート絶縁膜９が設けられ、このゲート絶縁膜９上に例えば非磁性金属のゲート１０が設けられている。ソース領域５ａ上にトンネルバリア１４ａを挟んでソース部１５ａが形成され、ドレイン領域５ｂ上にトンネルバリア１４ｂを挟んでドレイン部１５ｂが形成されている。ソース部１５ａは、強磁性層１８ａからなっている。また、ドレイン部１５ｂは、強磁性層１６ｂ／非磁性層１７ｂ／強磁性層１８ｂがこの順序で積層された強磁性積層構造（強磁性積層膜）を有している。非磁性層１７ｂがトンネルバリアの場合は、ドレイン部１５ｂは、強磁性トンネル接合（ＭＴＪ(Magnetic Tunnel Junction)）となる。このとき、本明細書中では、強磁性積層膜をＭＴＪ積層膜ともいう。なお、本実施形態においては、ドレイン部１５ｂはＭＴＪ構造を有し、ソース部１５ａは、強磁性層からなっていたが、ソース部１５ａがＭＴＪ構造を有し、ドレイン部１５ｂが強磁性層からなるように構成してもよい。
【００３１】
本実施形態においては、ソース部１５ａの強磁性層１８ａが磁化の向きが固定された（不変の）磁化固定層となる。また、ドレイン部１５ｂの半導体基板２に近い側の強磁性層１６ｂが、磁化の向きが可変のフリー層（磁気記録層）となり、もう一方の半導体基板２から遠い強磁性層１８ｂが、磁化固定層となる。なお、本実施形態においては、強磁性層１６ｂ、１８ａ、１８ｂの磁化の向き（磁化容易軸方向）は膜面に略垂直である。なお、本明細書では、「膜面」とは、積層膜の上面を意味する。
【００３２】
また、ソース部１５ａおよびドレイン部１５ｂ上には、それぞれ非磁性金属層２０ａおよび非磁性金属層２０ｂが設けられている。そして、ソース部１５ａおよび非磁性金属層２０ａと、ゲート１０とは絶縁体からなるゲート側壁１２によって絶縁され、ドレイン部１５ｂおよび非磁性金属層２０ｂと、ゲート１０とは絶縁体からなるゲート側壁１２によって絶縁されている。非磁性金属層２０ａは、プラグ４０ａを介して配線４２ａに接続され、非磁性金属層２０ｂは、プラグ４０ｂを介して配線４２ｂに接続される。
【００３３】
このように構成されたスピンＭＯＳＦＥＴにおいては、スピン注入書込み電流密度が低下する、ソース／ドレイン部の面積を小さくできる、熱安定性を確保できるなどのメリットが存在する。
【００３４】
しかし、ソース部１５ａの磁化固定層１８ａは漏れ磁界を生じるので、チャネル８を流れるスピン偏極した電子に影響を及ぼすとともに、図３では左側に隣接するスピンＭＯＳＦＥＴ（図示せず）に影響を及ぼす。また、ドレイン部１５ｂのＭＴＪに垂直磁化膜を用い場合、ＭＴＪの磁化固定層１８ｂからの漏れ磁界がフリー層１６ｂに影響を及ぼしてシフト調整が可能でなくなるとともに、隣接するスピンＭＯＳＦＥＴに悪影響を与えるという問題が生じる。
【００３５】
ＭＴＪに、磁化が膜面に略平行な磁性膜を用いた場合には、磁化固定層からの漏れ磁界による影響を無くするために、ＭＴＪの磁化固定層２８として、図４に示すように、非磁性膜２８ｂと、この非磁性膜２８ｂを挟んで反強磁性結合しかつ磁化の向きが固定された強磁性膜２８ａ、２８ｃと、を有するシンセティック反強磁性積層構造が用いられる。このシンセティック構造の磁化固定層２８と、フリー層２６と、これらの層に挟まれたトンネルバリア層２７とがＭＴＪを構成する。このシンセティック反強磁性積層構造を用いると、図４に示したように、磁化が固定された強磁性膜２８ａ、２８ｂからの漏れ磁界２９は、強磁性膜２８ａ、２８ｃのエッジ部分でキャンセルされる。このため、磁化が膜面に略平行な磁性膜を有するＭＴＪには、漏れ磁界の問題は生じない。しかし、ＭＴＪを構成する磁化固定層として、垂直磁化膜を有するシンセティック反強磁性積層構造を用いた場合は、図５に示すように、シンセティック反強磁性積層構造の磁化固定層１８の上部強磁性体膜１８ｃの膜厚を、下部強磁性膜１８ａの膜厚よりも厚くすることにより、ＭＴＪのフリー層１６への漏れ磁界を低減しようとしている。図５において、符号１７はトンネルバリア層であり、符号１８ｂ’は非磁性膜である。しかし、上部強磁性体膜１８ｃの膜厚を、下部強磁性膜１８ａの膜厚よりも、単に厚くしても、漏れ磁界を打ち消すことができず、シフト調整が可能でなくなり、また隣接トランジスタへの影響が生じる。
【００３６】
そこで、本実施形態では、図３に示すように、ソース部１５ａ側の素子分離絶縁膜４上に、ハードバイアス膜３０ａを設け、ドレイン部１５ｂ側の素子分離絶縁膜４上に、ハードバイアス膜３０ｂを設け、ゲート電極１０上に、ハードバイアス膜３０ｃが設けた構成にしている。
【００３７】
このように、ハードバイアス膜３０ａ、３０ｂ、３０ｃを設けると、図３に示すように、ハードバイアス膜３０ａ、３０ｂ、３０ｃから出力される磁力線（破線で表示）と、磁化固定層からの漏れ磁界による磁力線（実線で表示）が打ち消しあって、トンネルバリア層１７ｂを介して磁化固定層１８ｂの直下にあるフリー層１６ｂのシフトを調整可能とするばかりか、ゲート１０に対して反対側に配置されたソース部１５ａの磁化固定層１８ａの磁化の方向をより熱的に安定する方向へバイアス磁界が印加される。ハードバイアス膜３０ａ、３０ｃが、隣接するスピンＭＯＳＦＥＴとの境界となる素子分離絶縁膜４上に設けられているため、隣接するスピンＭＯＳＦＥＴへの、ＭＴＪからの漏れ磁界の影響を抑制することができる。
【００３８】
また、本実施形態においては、スピンＭＯＳＦＥＴはｎＭＯＳＦＥＴであった。つまり半導体基板にｎ−ｐ−ｎ接合が形成されている。また、ソース領域５ａおよびドレイン領域５ｂの基板表面には高濃度のｎ＋不純物拡散層７ａ、７ｂが形成されている。これは通常のＭＯＳトランジスタの形成時と同様にイオン注入法により不純物のドープ後、ＲＴＡ(Rappid Thermal Annealing)にてアニールすることにより形成可能である。ｎＭＯＳＦＥＴの代わりにｐＭＯＳＦＥＴを形成する場合は、導電型が反対の不純物を用いてｐ−ｎ−ｐ接合を形成すれば良く、ソース領域およびドレイン領域の基板表面には高濃度不純物拡散領域（ｐ＋不純物拡散領域）を形成すればよい。ｎ＋不純物拡散領域、ｐ＋不純物拡散領域を形成することにより、界面抵抗が下がり、スピン注入書き込みがより高速なスピンＭＯＳＦＥＴが実現可能となる。ｎＭＯＳＦＥＴをｐＭＯＳＦＥＴにすることは、以下に説明する実施形態においても同様に行うことができる。
【００３９】
本実施形態において、ドレイン部１５ｂのフリー層１６ｂの磁化の向きをドレイン部１５の磁化固定層１８ｂの磁化と同じ向き（平行）にするには、ドレイン部１５ｂからチャネル８を通してソース部１５ａにスピン偏極した電子を流す。また、ドレイン部１５ｂのフリー層１６ｂの磁化の向きをドレイン部１５の磁化固定層１８ｂの磁化と反対の向き（反平行）にするには、ソース部１５ａからドレイン部１５ｂにスピン偏極した電子を流す。
【００４０】
そして、読み出しの場合には、ドレイン部１５ｂの強磁性積層膜のフリー層の磁化の向きを変化させない電流をスピンＭＯＳＦＥＴに流す。これにより、ゲート１０に所定の第１の電圧を印加するとともにチャネル８を介してソース部１５ａとドレイン部１５ｂとの間に電流を流し、ソース部１５ａとドレイン部１５ｂとの間の電気抵抗を測定することにより読み出しを行うことができる。また、書き込みは、ゲート１０に読み出しの場合と異なる所定の第２の電圧を印加しかつチャネル８を介してソース部１５ａとドレイン部１５ｂとの間に電流を流すことにより行うことができる。
【００４１】
なお、本実施形態においては、ソース部１５ａと、ソース領域５ａとの間にトンネルバリア層１４ａが設けられ、ドレイン部１５ｂと、ドレイン領域５ｂとの間にトンネルバリア層１４ｂが設けられていたが、削除した構成としてもよい。この場合、ソース部１５ａと、ソース領域５ａとの界面、およびドレイン部１５ｂと、ドレイン領域５ｂとの間の界面にそれぞれ自然にショットキー障壁が形成される。この場合も、本実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。
【００４２】
このように構成された横型のスピンＭＯＳＦＥＴにおいては、チャネル領域におけるスピン拡散長の、チャネル長依存性が、面内磁化膜を用いたスピンＭＯＳＦＥＴに比べて大きいことが分かった。膜面内にスピンの磁化容易軸が存在する磁性体を有するスピンＭＯＳＦＥＴと、膜面に垂直方向に磁化容易軸が存在する磁性体を有するスピンＭＯＳＦＥＴとを準備し、チャネル領域におけるスピン拡散長の、チャネル長依存性を測定する。すると、図６に示したように、チャネル長が短くなるとスピン拡散長が短くなることがわかる。なお、図６の縦軸はスピン拡散長を示す信号ΔＶnon-localを表している。なお、図６は、垂直磁化膜を有するスピンＭＯＳＦＥＴ構造に関しては図３に示す第３実施形態の構造、面内磁化膜を有するスピンＭＯＳＦＥＴ構造に関しては、ハードバイアス磁界を用いずに磁化固定層を図４に示したようなシンセティックピン構造とした場合の測定結果を示す。材料、作製方法は、後述する実施例１で説明する方法と同様に行う。スピン拡散長が短くなる原因は、ハードバイアス膜による漏れ磁界がチャネル領域にも印加されることによりＨａｎｌｅ効果のためおよび漏れ磁界による磁力線の方向がチャネル領域を流れる電流（電子流）の方向と略垂直となることのためにスピン緩和が生じたものと考えられる。スピン拡散長は、１００μｍ隔離した非磁性のオーミック電極を別途設け、このオーミック電極の電位を基準電位とし、ソース／ドレイン部の磁性体の向きが互いに平行か反平行かに変化させたときの準スピン流を測定することによって評価を行う。図６からわかるように、第３実施形態のような横型構造のスピンＭＯＳＦＥＴは、チャネル長（ソース領域とドレイン領域との間の最短距離）が０．２５μｍ以下であれば、面内磁化膜を有するスピンＭＯＳＦＥＴ構造と同じスピン拡散長となり、漏れ磁界による、チャネル領域中のスピン緩和を抑制することができる。
【００４３】
（第４実施形態）
次に、本発明の第４実施形態によるスピンＭＯＳＦＥＴの断面図を図７に示す。この第４実施形態のスピンＭＯＳＦＥＴは、図３に示す第３実施形態のスピンＭＯＳＦＥＴにおいて、トンネルバリア層１４ａ、１４ｂを削除するとともに、ソース部１５ａを、ソース領域５ａ上に、フリー層１６ａ、トンネルバリア層１７ａ、および磁化固定層１８ａがこの順序で積層された積層構造を有するＭＴＪとする。
【００４４】
本実施形態のスピンＭＯＳＦＥＴも、第３実施形態のスピンＭＯＳＦＥＴと同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第３実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００４５】
また、本実施形態のスピンＭＯＳＦＥＴにおいては、ソース部１５ａの強磁性積層膜の膜面面積がドレイン部１５ｂの強磁性積層膜の膜面面積よりも大きくなるように形成されている。これにより、ソース部１５ａにおける強磁性層１６ａの磁化の向きは書き込み電流によって不変となるが、ドレイン部１５ｂにおける強磁性層１６ｂの磁化の向きは書き込み電流によって可変となる。なお、本実施形態とは異なり、ソース部１５ａの強磁性積層膜の膜面面積がドレイン部１５ｂの強磁性積層膜の膜面面積よりも小さくなるように構成してもよい。
【００４６】
このような構成とすることにより、スピン注入書き込み時に、小さい面積の強磁性層のフリー層のみを反転することが可能となる。スピン注入書き込みにおける書き込み電流Ｉｃは次式で与えられる。
Ｉｃ＝２ｅαＭＡｔ［Ｈｋ−Ｈｄ］／（ｈｇ）      ・・・  （１）
ここで、ｅは電気素量、αはGilbert damping parameter、Ｍは磁化、Ａは磁気記録層（面積が小さい方のフリー層）の膜面の面積、ｔは磁気記録層（フリー層）の膜厚、Ｈｄは反磁場、Ｈｋは異方性定数、ｈはプランク定数である。また、ｇは、磁化固定層と非磁性層との界面でのスピン依存効率ｇ（θ）で、次式で与えられる。
ｇ（θ）＝［−４＋（１＋ｐ）３（３＋ｃｏｓθ）／４ｐ３／２］−１  ・・・  （２）
ここで、ｐはスピン偏極率、θは２つの磁性層の磁化のなす角である。つまり、フリー層がスピン反転する電流は強磁性積層膜の膜面の面積に比例することとなる。本実施形態では、ソース部およびドレイン部の一方の強磁性積層膜のフリー層のスピンを反転させたいので、ソース部およびドレイン部の強磁性積層膜の膜面の面積を異ならせた構成とし、これにより面積が小さい方の強磁性積層膜のフリー層を必ず先に磁化反転させる。ソース部１５ａおよびドレイン部１５ｂの膜面の面積の比は、後述の実施例において示すように、１．１倍以上であることが好ましく、１．２倍以上であることが更に好ましい。
【００４７】
更に、図８（ａ）、８（ｂ）に示すように、ソース部１５ａおよびドレイン部１５ｂに積層した強磁性積層膜を片方が線対称な形状、片方が線非対称な形状にすると、さらにスピン注入書き込み時のマージンが広がることが明らかになった。図８（ａ）に線対称な形状例を示し、図８（ｂ）に線非対称な形状例を示したが、図８（ａ）、８（ｂ）に示す例に限らず線対称な形状、線非対称な形状ならば問題がない。この場合、強磁性積層膜の長さの比は１．１以上ならば問題がないことが明らかになった。なお、線対称な形状は、膜面の面積が小さい強磁性積層膜に用い、膜面の面積の大きな強磁性積層膜に用いる。
【００４８】
また、面積が大きな強磁性積層膜のフリー層、磁化固定層の非磁性層（トンネルバリア層）に接した強磁性層のスピンの向きは互いに平行であることが好ましい。これは、（１）式、（２）式からわかるように、平行である場合（ｃｏｓθ＝１）のほうが反平行である場合（ｃｏｓθ＝−１）に比べて書き込み電流Ｉｃが大きく、このため、磁化の向きが反平行な場合に比べて反転しにくいからである。面積が大きな強磁性積層膜は、面積が小さい強磁性積層膜のフリー層のスピンの方向を書き換える際に、書き込みが行われないようにするために、常に同一の方向を向くようにする。その際、スピンの向きが互いに平行とすることにより、本実施形態のスピンＭＯＳＦＥＴの抵抗を下げることが可能となり、スピン注入書き込みをより高速に行うことができる。
【００４９】
このように、書き込みの場合には、ソース部１５ａおよびドレイン部１５ｂのうちの面積を大きくした強磁性積層膜のフリー層の磁化の向きを変化させないが、面積が小さい強磁性積層膜のフリー層の磁化の向きを反転させる電流をスピンＭＯＳＦＥＴに流す。また、読み出しの場合には、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜のフリー層の磁化の向きを変化させない電流をスピンＭＯＳＦＥＴに流す。これにより、ゲート１０に所定の第１の電圧を印加するとともにチャネル８を介してソース部１５ａとドレイン部１５ｂとの間に電流を流し、ソース部１５ａとドレイン部１５ｂとの間の電気抵抗を測定することにより読み出しを行うことができる。また、書き込みは、ゲート１０に読み出しの場合と異なる所定の第２の電圧を印加しかつチャネル８を介してソース部１５ａとドレイン部１５ｂとの間に電流を流すことにより行うことができる。
【００５０】
このように、本実施形態においては、ソース部１５ａと、ドレイン部１５とは膜面の面積が異なっているが、積層構造は同じとなっているので、製造上のコストが増大するのを可及的に抑制することができる。
【００５１】
なお、本実施形態においては、ソース部１５ａと、ソース領域５ａとの界面、およびドレイン部１５ｂと、ドレイン領域５ｂとの間の界面にそれぞれ自然にショットキー障壁が形成されていたが、ソース部１５ａと、ソース領域５ａとの間にトンネルバリア層１４ａを設け、ドレイン部１５ｂと、ドレイン領域５ｂとの間にトンネルバリア層１４ｂを設けた構成としてもよい。トンネルバリア層１４ａ、１４ｂを有すると、半導体を介した磁気抵抗変化率が上昇するほか、半導体と強磁性層との間の元素の拡散バリアとしても機能する。トンネルバリア層を設けないで、半導体と強磁性層とを直接接続した場合、４００℃以上に温度を上げると、半導体と強磁性層との間の元素拡散が生じてしまい、半導体を介したスピン信号が著しく低下してしまう可能性がある。
【００５２】
（第５実施形態）
次に、本発明の第５実施形態によるスピンＭＯＳＦＥＴの断面図を図９に示す。この第５実施形態のスピンＭＯＳＦＥＴは、図３に示す第３実施形態のスピンＭＯＳＦＥＴにおいて、ハードバイアス膜３０ｂから付与される磁力線の大きさを大きくするために、ドレイン部１５ｂのフリー層１６ｂにハードバイアス膜３０ｂを、より近づけた配置となっている。このため、ハードバイアス膜３０ａ、３０ｃもソース部１５ａ、ゲート電極１０に、それぞれ近づいた配置となる。特に、ゲートは、第３実施形態に示すゲート電極１０の半分が磁性体からなるハードバイアス膜３０ｃとなっている。このため、ゲートは、ゲート絶縁膜９と、このゲート絶縁膜９上に設けられたゲート電極１０と、このゲート電極１０上に設けられたハードバイアス膜３０ｃとの積層構造を有することになる。
【００５３】
このような配置とすることにより、トンネルバリア層１７ｂを介して磁化固定層の直下にあるフリー層１６ｂのシフトを調整可能なばかりか、ゲートに対してドレイン部１５ｂと反対側に配置された磁化固定層１５ａの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。
【００５４】
本実施形態も、第３実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第３実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００５５】
（第６実施形態）
次に、本発明の第６実施形態によるスピンＭＯＳＦＥＴの断面図を図１０に示す。この第６実施形態のスピンＭＯＳＦＥＴは、図７に示す第４実施形態のスピンＭＯＳＦＥＴにおいて、ハードバイアス膜３０ｂから付与される磁力線の大きさを大きくするために、ドレイン部１５ｂのフリー層１６ｂにハードバイアス膜３０ｂを、より近づけた配置となっている。このため、ハードバイアス膜３０ａ、３０ｃもソース部１５ａ、ゲート電極１０に、それぞれ近づいた配置となる。特に、ゲートは、第２実施形態に示すゲート電極１０の半分が磁性体からなるハードバイアス膜３０ｃとなっている。このため、ゲートは、ゲート絶縁膜９と、このゲート絶縁膜９上に設けられたゲート電極１０と、このゲート電極１０上に設けられたハードバイアス膜３０ｃとの積層構造を有することになる。
【００５６】
このような配置とすることにより、トンネルバリア層１７ｂを介して磁化固定層の直下にあるフリー層１６ｂのシフトを調整可能なばかりか、ゲートに対してドレイン部１５ｂと反対側に配置された磁化固定層１８ａの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。
【００５７】
本実施形態も、第４実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第４実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００５８】
（第７実施形態）
次に、本発明の第７実施形態によるスピンＭＯＳＦＥＴの断面図を図１１に示す。この第７実施形態のスピンＭＯＳＦＥＴは、図９に示す第５実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａおよびドレイン部１５ｂ上に設けられた非磁性金属層２０ａ、２０ｂ上にそれぞれ、磁化の向きが膜面に略垂直なハードバイアス膜３１ａ、３１ｂを設けた構成となっている。すなわち、ソース部１５ａおよびドレイン部１５ｂのコンタクト位置にハードバイアス膜３１ａ、３１ｂを設けた構成となっている。なお、このハードバイアス膜３１ａ、３１ｂの磁化の向きは、ハードバイアス膜３０ａ、３０ｂ、３０ｃとは、逆（反平行）となっている。
【００５９】
本実施形態も、第５実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第５実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。また、ゲートに対してドレイン部１５ｂと反対側に配置された磁化固定層１８ａの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。
【００６０】
更に、第３乃至第６実施形態においては、ハードバイアス膜の材料としては、Ｃｏ−Ｐｔ，Ｃｏ−Ｆｅ−Ｐｔ、ＣｏＰｄ、Ｃｏ−Ｆｅ−Ｐｄなどを用いなければいけないが、第７実施形態の配置を用いると、ハードバイアス膜の材料に制限が無くなるという利点もある。  これは、本実施形態では、ハードバイアス膜３０ａ、３０ｂ、３０ｃ、３１ａ、３１ｂが近接配置されているため、お互いにハードバイアス膜をハードでなくしていくと自然に図１１に示したような磁力線をキャンセルする構造になるからである。
【００６１】
（第８実施形態）
次に、本発明の第８実施形態によるスピンＭＯＳＦＥＴの断面図を図１２に示す。この第８実施形態のスピンＭＯＳＦＥＴは、図１０に示す第６実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａおよびドレイン部１５ｂ上に設けられた非磁性金属層２０ａ、２０ｂ上にそれぞれ、磁化の向きが膜面に略垂直なハードバイアス膜３１ａ、３１ｂを設けた構成となっている。すなわち、ソース部１５ａおよびドレイン部１５ｂのコンタクト位置にハードバイアス膜３１ａ、３１ｂを設けた構成となっている。なお、このハードバイアス膜３１ａ、３１ｂの磁化の向きは、ハードバイアス膜３０ａ、３０ｂ、３０ｃとは、逆（反平行）となっている。
【００６２】
本実施形態も、第６実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第６実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。また、ゲートに対してドレイン部１５ｂと反対側に配置された磁化固定層１８ａの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。
【００６３】
更に、第３乃至第６実施形態においては、ハードバイアス膜の材料としては、Ｃｏ−Ｐｔ，Ｃｏ−Ｆｅ−Ｐｔ、ＣｏＰｄ、Ｃｏ−Ｆｅ−Ｐｄなどを用いなければいけないが、本実施形態の配置を用いると、ハードバイアス膜の材料に制限が無くなるという利点もある。  これは、本実施形態では、ハードバイアス膜３０ａ、３０ｂ、３０ｃ、３１ａ、３１ｂが近接配置されているため、お互いにハードバイアス膜をハードでなくしていくと自然に図１２に示したような磁力線をキャンセルする構造になるからである。
【００６４】
（第９実施形態）
次に、本発明の第９実施形態によるスピンＭＯＳＦＥＴの断面図を図１３に示す。この第９実施形態のスピンＭＯＳＦＥＴは、図９に示す第５実施形態のスピンＭＯＳＦＥＴにおいて、ハードバイアス膜３０ｂから付与される磁力線の、フリー層１６ｂへの影響を大きくするために、ドレイン部１５ｂのフリー層１６ｂにハードバイアス膜３０ｂを、より近づけるとともに、ハードバイアス膜３０ｃから付与される磁力線のチャネル領域８への影響を軽減するために、ハードバイアス膜３０ｃをチャネル領域８から遠ざけた構成となっている。すなわち、ハードバイアス膜３０ａ、３０ｂは、非磁性金属膜２０ａ、２０ｂ上に形成され、ハードバイアス膜３０ｃは、第３実施形態のような高さを有するゲート電極１０上に形成される。このとき、ハードバイアス膜３０ａ、３０ｂ、３０ｃは、磁化の向きが互いに略平行で、かつ強磁性層１８ｂの磁化の向きと略反平行となっている。このような磁化配置とすることにより、ソース部１５ａにおいては強磁性層１５ａの磁化は安定することが可能であり、ドレイン部１５ｂにおいては、強磁性層１８ｂからフリー層１６ｂへの漏れ磁界を低減することが可能となる。また、チャネル８においては、ハードバイアス膜３０ａ、３０ｂ、３０ｃからの漏れ磁界の影響を抑制することができる。したがって、トンネルバリア層１７ｂを介して磁化固定層１８ｂの直下にあるフリー層１６ｂのシフトを調整可能なばかりか、ゲートに対してドレイン部１５ｂと反対側に配置された磁化固定層１８ａの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。また、チャネル領域８へのバイアス膜３０ｃの磁力線の影響を軽減しているので、チャネル領域８を通過するスピン偏極された電子への悪影響を低減することができる。なお、ハードバイアス膜３０ａ、３０ｂ、３０ｃは、それらの上面が同一平面上に位置するように、ＣＭＰ等で加工される。
【００６５】
本実施形態も、第３実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第５実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００６６】
なお、本実施形態の構成を、図１１乃至図１２に示す第７乃至第８実施形態にも適用してもよい。
【００６７】
（第１０実施形態）
次に、本発明の第１０実施形態によるスピンＭＯＳＦＥＴの断面図を図１４に示す。この第１０実施形態のスピンＭＯＳＦＥＴは、図３に示す第３実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａの磁化固定層１８ａを、磁化固定膜１８ａ１、非磁性膜１８ａ２、磁化固定膜１８ａ３がこの順序で積層された積層構造の磁化固定層に換えた構成となっている。磁化固定膜１８ａ１および磁化固定膜１８ａ３は磁化の向きが膜面に略垂直で、非磁性膜１８ａ２を介して反強磁性結合を行っている。また、本実施形態においては、ソース部１５ａの磁化固定層１８ａと非磁性金属層２０ａとの間に反強磁性層１９ａが設けられるとともに、ドレイン部１５ｂの磁化固定層１８ｂと非磁性金属層２０ｂとの間に反強磁性層１９ｂが設けられた構成となっている。反強磁性層１９ａによってソース部１５ａの磁化固定層１８ａは、磁化の方向がより安定化され、反強磁性層１９ｂによってドレイン部１５ｂの磁化固定層１８ｂは、磁化の方向がより安定化される。なお、非磁性膜１８ａ２としては、Ｒｕ、Ｒｈ、Ｉｒまたはこれら合金が用いられる。
【００６８】
このように、磁化固定層１８ａを積層構造にするとともに、磁化固定層１８ａ、１８ｂ上に反強磁性層を積層することによって、磁化固定層１８ａ、１８ｂの磁化がより安定化される。反強磁性層としては、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ等を用いることが好ましい。
【００６９】
本実施形態も第３実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第３実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００７０】
なお、本実施形態において、ドレイン部１５ｂの磁化固定層１８ｂを、磁化固定膜、非磁性膜、磁化固定膜からなる積層構造の磁化固定層に換えた構成としてもよい。
【００７１】
（第１１実施形態）
次に、本発明の第１１実施形態によるスピンＭＯＳＦＥＴの断面図を図１５に示す。この第１１実施形態のスピンＭＯＳＦＥＴは、図７に示す第４実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａの磁化固定層１８ａを、磁化固定膜１８ａ１、非磁性膜１８ａ２、磁化固定膜１８ａ３がこの順序で積層された積層構造の磁化固定層に換えるとともにドレイン部１５ｂの磁化固定層１８ｂを、磁化固定膜１８ｂ１、非磁性膜１８ｂ２、磁化固定膜１８ｂ３がこの順序で積層された積層構造の磁化固定層に換えた構成となっている。磁化固定膜１８ａ１および磁化固定膜１８ａ３は磁化の向きが膜面に略垂直で、非磁性膜１８ａ２を介して反強磁性結合を行っている。磁化固定膜１８ｂ１および磁化固定膜１８ｂ３は磁化の向きが膜面に略垂直で、非磁性膜１８ｂ２を介して反強磁性結合を行っている。また、本実施形態においては、ソース部１５ａの磁化固定層１８ａと非磁性金属層２０ａとの間に反強磁性層１９ａが設けられるとともに、ドレイン部１５ｂの磁化固定層１８ｂと非磁性金属層２０ｂとの間に反強磁性層１９ｂが設けられた構成となっている。反強磁性層１９ａによってソース部１５ａの磁化固定層１８ａは、磁化の方向がより安定化され、反強磁性層１９ｂによってドレイン部１５ｂの磁化固定層１８ｂは、磁化の方向がより安定化される。なお、非磁性膜１８ａ２、１８ｂ２としては、Ｒｕ、Ｒｈ、Ｉｒまたはこれら合金が用いられる。
【００７２】
このように、磁化固定層１８ａ、１８ｂを積層構造にするとともに、磁化固定層１８ａ、１８ｂ上に反強磁性層を積層することによって、磁化固定層１８ａ、１８ｂの磁化がより安定化される。反強磁性層としては、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ等を用いることが好ましい。
【００７３】
本実施形態も第４実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第４実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００７４】
（第１２実施形態）
次に、本発明の第１２実施形態によるスピンＭＯＳＦＥＴの断面図を図１６に示す。この第１２実施形態のスピンＭＯＳＦＥＴは、図３に示す第３実施形態のスピンＭＯＳＦＥＴにおいて、トンネルバリア１４ａとソース部１５ａの磁化固定層１８ａとの間にホイスラー合金層５１ａを挿入し、トンネルバリア１４ｂとフリー層１６ｂとの間にホイスラー合金層５１ｂ１を挿入し、フリー層１６ｂと非磁性層１７ｂとの間にホイスラー合金層５１ｂ２を挿入し、非磁性層１７ｂと磁化固定層１８ｂとの間にホイスラー合金層５１ｂ３を挿入した構成となっている。ホイスラー合金層としては、強磁性転移温度が高いＣｏ２ＦｅＡｌｘＳｉ１−ｘ、Ｃｏ２ＭｎＳｉｘＡｌ１−ｘなどＣｏ系フルホイスラー合金を用いることが好ましい。
【００７５】
このように、トンネルバリアと垂直磁化層との間に、および垂直ＭＴＪの層構造の中の垂直磁化層とトンネルバリア（非磁性層）との間にホイスラー合金層を挿入することにより、チャネル領域を介したＭＲ値、垂直ＭＴＪのＭＲ値を向上させることができる。ホイスラー合金層と垂直磁化層の相対膜厚比を変えることで、全体として磁化容易軸方向を垂直方向へ向けることが可能である。また、本実施形態において、トンネルバリア１４ａ、１４ｂを削除した構成としてもよい。なお、ホイスラー合金層は、ＣｏＦｅＢ層に置き換えても同様の効果を得ることができる。
【００７６】
本実施形態も第３実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を０．２５μｍ以下とすることにより、第３実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。
【００７７】
また、ホイスラー合金層またはＣｏＦｅＢ層の挿入は、第４乃至第１１実施形態にも適用することができる。
【００７８】
以上示したように、第３乃至第１２実施形態で説明した構造を用いると、トンネルバリアを介して磁化固定層の直下にあるフリー層のシフトを調整可能なばかりか、ゲートと反対側に配置された磁化固定層の磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため好ましい構造となっている。
【００７９】
また、第１乃至第１２実施形態において、スピンの容易軸方向が基板面内に対して垂直である強磁性層の材料としては、Ｆｅ−Ｐｄ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ−Ｐｔ、Ｃｏ／Ｎｉ積層膜、Ｆｅ／Ｐｄ積層膜、Ｆｅ／Ｐｔ積層膜を更に含むことが好ましい。
【００８０】
また、第１乃至第９実施形態、または第１２実施形態のスピンＭＯＳＦＥＴにおいて、ソース部およぶドレイン部の少なくとも一方の強磁性体の上部に、非磁性層／垂直磁化を有する強磁性体積層膜または反強磁性層からなる積層膜を積層し、上記非磁性層がＲｕ、Ｒｈ、Ｉｒまたはこれら合金からなるように構成することにより、磁化固定層のスピンがより安定に固定化するとともに、熱に対する磁化固定層の安定性が上昇する。このためスケーリングを行い微細化した場合でも、より小さなスピンＭＯＳＦＥＴの作製が可能となる。
【００８１】
また、フリー層（磁気記録層）の構造も、強磁性層／非磁性層／強磁性層の積層構造を用いることができる。この場合、非磁性層としてＲｕ、Ｒｈ、Ｉｒまたはこれら合金を用いれば、フリー層の熱安定性が増すとともに、書き込みを行った場合の磁化容易軸の書き込み時の安定性が増す。このため、スケーリングを行い微細化した場合でもより小さなスピンＭＯＳＦＥＴの作製が可能となる。
【００８２】
また、第１乃至第１２実施形態のスピンＭＯＳＦＥＴにおいて、半導体基板としてＳｉ基板、Ｇｅ基板、ＳｉＧｅ基板、ＧａＡｓ基板、ＩｎＧａＡｓ基板を用いることができる。そして、これらの基板に、ｐ−ｎ−ｐ接合、またはｎ−ｐ−ｎ接合が形成され、強磁性と半導体との界面もしくは、トンネルバリアと半導体と界面に、高濃度のｐ＋領域または、ｎ＋領域が形成されていることが好ましい。この構造を用いると、半導体とトンネルバリアとの界面抵抗またはショットキーバリアを低減することが可能となるので、より高速なスピンＭＯＳＦＥＴの実現が可能となる。その場合、半導体基板Ｇｅを用いた場合、ｎ、ｎ＋ドーピンを界面に行った場合は、トンネルバリアの下部にＧｅＯｘ、ＧｅＮｘなどの酸化物、または、窒化物を挿入したほうが界面抵抗を低減することが可能となる。半導体基板ＧａＡｓを用いた場合は、トンネルバリアの下部にＩｎＧａＡｓなどを挿入したほうが界面抵抗を低減することが可能となるので好ましい。
【００８３】
第１乃至第１２実施形態において、トンネルバリアとして、ＭｇＯ、ＳｉＯ２、ＳｉＮｘ、ＡｌＯｘ、ＡｌＮｘ、ＧｅＯｘ、ＧｅＮｘ、ＧａＯｘ、希土類酸化物、希土類窒化物またはこれら積層膜を用いることができる。
【００８４】
第１乃至第１２実施形態によるスピンＭＯＳＦＥＴを、図面を参照して詳細に説明したが、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００８５】
また、第１乃至第１２実施形態において、磁性体と半導体の電気伝導度が大きく異なる場合、コンダクタンスミスマッチの問題が生じ、スピン偏極度が飽和し、スピンが半導体中に注入できなくなる問題がある。その問題を解決するため、Ｓｉ、Ｇｅ、ＧａＡｓなど半導体へイオン注入を行い、通常のＭＯＳＦＥＴと同様に、ｐ／ｎ接合を作成することが好ましい。その際、半導体の磁性体界面，または、トンネルバリア界面には特に高濃度のイオンを注入し、（ｎ＋またはｐ＋）イオンを偏析することが好ましい。具体的には、Ｓｉ、Ｇｅ半導体基板を用いたｎ型または、ｐ型ＭＯＳＦＥＴにおいては、ｐ型不純物としては、Ｂ（ボロン）元素のイオン注入、ｎ型不純物としてはＰ（リン）、Ａｓ（砒素）元素のイオン注入が好ましい。ＧａＡｓ基板の場合、通常ｎＭＯＳＦＥＴの方が、移動度が大きいため好ましく、この場合、Ｓｉをドープするのが一般的である。ｎ＋不純物領域，ｐ＋不純物領域にはイオン注入する元素の加速電圧を２０ＫｅＶ以下の低い加速電圧にし、高濃度にイオン注入を行なうことが好ましい。Ｓｉ基板の場合は、ｎ型不純物領域とｎ＋不純物領域とは同じ元素を用いることが可能なので問題はない。しかし、Ｇｅ基板の場合は、ｎ型不純物領域はＰ（リン）、またはＡｓ（砒素）が用いられ、ｎ＋不純物領域はＳ（硫黄）を用いると、抵抗が低下し高速デバイスとなるため、より好ましい。イオン注入後には、Ｎ２中でＲＴＡ(Rapid Thermal Annealing)を行う。ＲＴＡの温度は、Ｓｉ基板の場合は１０００℃〜１１００℃、Ｇｅ基板の場合は４００℃〜５００℃、ＧａＡｓ基板の場合はＡｓ中で３００℃〜６００℃の温度で行うか、または、成膜時にＳｉをドープして成長を行う方法を用いる。いずれにおいても良好なスピンＭＯＳＦＥＴが実現できるとともに、スピン依存伝導も観測されるようになる。
【実施例】
【００８６】
以下に、本発明の実施例を説明する。
【００８７】
（実施例１）
実施例１として、図３に示す第３実施形態のスピンＭＯＳＦＥＴを作製する。この実施例１のスピンＭＯＳＦＥＴは、ソース部１５ａと、ドレイン部１５ｂの強磁性積層膜の面積を変えた構成を有している。半導体基板はインプラしたＳｉを用いている。ソース部１５ａ、ドレイン部１５ｂの強磁性積層膜の面積が異なるスピンＭＯＳＦＥＴは、以下のように形成される。まず図１７に示すように、半導体基板２に離間してソース領域５ａおよびドレイン領域５ｂを形成し、ソース領域５ａとドレイン領域５ｂとの間の半導体基板２上にゲート絶縁膜９を形成し、このゲート絶縁膜９上にゲート電極１０を形成する。なお、ゲート絶縁膜９およびゲート電極１０を形成した後に、ソース領域５ａおよびドレイン領域５ｂを形成してもよい。その後、ゲート電極１０を覆うように、ＳｉＯ２からなる層間絶縁膜１３０を堆積する。続いて、この層間絶縁膜１３０に異なる面積の穴１３２ａ、１３２ｂを開ける。その後、高圧ＲＦスパッタを用いて、強磁性積層膜を堆積し、穴１３２ａ、１３２ｂを埋め込む。続いて、ＣＭＰ(Chemical Mechanical Polishing)を用いて、層間絶縁膜１３０の上面に付着した強磁性積層膜を除去する。この際、本実施例では、層間絶縁膜１３０の穴は片方ずつ空け、異なる積層膜を成膜した。今回は、非局所的（non-local）測定も行うために、片側の素子分離のＬＯＣＯＳ(Local Oxidation of Silicon)法で形成された素子分離絶縁膜は、素子と１００μｍ離した位置に作製し、ｎ＋領域７ａ、７ｂ／ｎ領域６ａ、６ａは１００μｍ離した位置に設けたオーミック電極まで伸ばした構造となるように作製した。その他の、ゲート電極の形成、イオン注入、およびＲＴＡ処理は、通常のＭＯＳＦＥＴの形成プロセスと同様に行う。その後、図１７に示すように、層間絶縁膜１３０の形成後、エッチバックを行い、ある程度層間絶縁膜１３０の平坦処理を行った後、ソース部１５ａ、ドレイン部１５ｂの強磁性積層膜のアスペクト比は変えずに、面積のみ変えた構造を作製し、穴埋め成膜を行った。穴埋め成膜後に、ＣＭＰ処理を行う。その後、ＳｉＯ２膜（図示せず）を成膜し、ビアを開け、このビアを埋め込むように配線を形成する。配線を形成する前に、形状ＳＥＭでソース部１５ａ、ドレイン部１５ｂの面積を測
定する。ソース部１５ａ、ドレイン部１５ｂの穴１３２ａ、１３２ｂのサイズは、ソース部１５ａおよびドレイン部１５ｂの設計サイズをそれぞれ０．８μｍ×０．８μｍ、０．３μｍ×０．８μｍとする。実際の穴の形状は楕円形状を有している。なお、本実施例において、ソース部１５ａ、ドレイン部１５ｂの穴１３２ａ、１３２ｂのサイズを同じにしてもよい。
【００８８】
本実施例における強磁性積層膜１５ａ、１５ｂの積層構造は、それぞれ以下のようになっている。
【００８９】
ソース部１５ａは、Ｓｉ基板２上に、膜厚が０．８ｎｍのＭｇＯからなるトンネルバリア１４ａ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が２０ｎｍＦｅＰｄ層からなる強磁性層１８ａ／膜厚が５０ｎｍのＴａからなる非磁性金属層２０ａがこの順序で積層された構成を有している。また、ドレイン部１５ｂは、Ｓｉ基板２上に、膜厚が０．８ｎｍのＭｇＯからなるトンネルバリア１４ｂ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が１０ｎｍのＦｅＰｄ層ならびに膜厚が２．５ｎｍのＣｏＦｅＢ層からなるフリー層１６ｂ／ＭｇＯからなるトンネルバリア１７ｂ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が２０ｎｍのＦｅＰｄ層からなる強磁性層１８ｂ／膜厚が５０ｎｍのＴａからなる非磁性金属層２０ｂがこの順序で積層された構成を有している。
【００９０】
その後、配線層を設けるとともに、図３に示す位置にハードバイアス膜３０ａ、３０ｂ、３０ｃを作製する。ハードバイアス膜３０ａ、３０ｂ、３０ｃとしては、ＣｏＰｔを用いる。
【００９１】
また、比較例１として本実施例においてハードバイアス膜３０ａ、３０ｂ、３０ｃが無いスピンＭＯＳＦＥＴの試料を作製する。本実施例、および比較例１の試料を作製後、磁場中でのアニールを３００℃で１時間を行う。
【００９２】
その後、ゲート電極をオン状態として、磁場書き込みを行いソース／ドレインの磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率の読み出しおよびフリー層のシフト量を観測する実験を行う。
【００９３】
得られた結果を図１８（ａ）、１８（ｂ）に示す。図１８（ｂ）に示すように、比較例１は、シフト調整を行うことができないのに対して、図１８（ａ）に示すように、本実施例は、ハードバイアス膜によりシフト調整が可能なことがわかる。また、図６で説明したように、チャネル長が異なる試料を作成し、スピン拡散長を評価する。ソース／ドレイン部も受けた磁性体の向きが互いに平行か反平行かとしたときの準スピン流を測定することによって評価を行った。これより、本実施例は、チャネル長が０．２５μｍ以下で有効な構造となることが分かる。また、隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行う。本実施例の場合、フリー層が存在する側の隣接スピンＭＯＳＦＥＴの磁性層は磁化固定層となり、上述したように、磁化固定層は、よりスピンを安定する方向にバイアス磁界が印加されるため問題が無いことがわかる。
【００９４】
（実施例２）
実施例２として、図１１に示す第７実施形態において、Ｓｉ基板の代わりにＧｅ基板を用いた構造を有するスピンＭＯＳＦＥＴの試料を作製する。作製方法は実施例１と同様である。
【００９５】
本実施例の強磁性積層膜の積層構造１５ａ、１５ｂの積層構造は、それぞれ以下のようになっている。
【００９６】
ソース部１５ａは、Ｇｅ基板上に、膜厚が０．５ｎｍのＧｅＯｘ層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１４ａ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が２０ｎｍのＦｅＰｄ層からなる強磁性層１８ａ／膜厚が５０ｎｍのＴａ層からなる非磁性金属層２０ａがこの順序で積層された構成を有している。また、ドレイン部１５ｂは、Ｇｅ基板上に、膜厚が０．５ｎｍのＧｅＯｘ層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１４ｂ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が１０ｎｍのＦｅＰｄ層ならびに膜厚が２．５ｎｍのＣｏＦｅＢ層からなるフリー層１６ｂ／ＭｇＯからなるトンネルバリア１７ａ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が２０ｎｍのＦｅＰｄ層からなる磁化固定層１８ｂ／膜厚が５０ｎｍのＴａ層からなる非磁性金属層がこの順序で積層された構成を有している。
【００９７】
その後、配線層を設けるとともに、図１１に示した位置にハードバイアス膜３０ａ、３０ｂ、３０ｃ、３１ａ、３１ｂを作製する。ハードバイアス膜としては、ＣｏＰｔを用いる。また、比較例１として、本実施例においてハードバイアス膜が無い試料を作製する。本実施例および比較例１の試料の作製後、磁場中でのアニールを２７０℃で１時間を行う。
【００９８】
その後、ゲートをオン状態として、磁場書き込みを行いソース／ドレイン部の磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率の読み出しおよびフリー層のシフト量を観測する実験を行う。
【００９９】
得られた実験結果を図１９（ａ）、１９（ｂ）に示す。図１９（ｂ）に示すように、比較例１は、シフト調整を行うことができないのに対して、図１９（ａ）に示すように、本実施例では、ハードバイアス膜によりシフト調整が可能なことがわかる。これより、半導体の種類が異なっても同様の効果があることが分かる。また、隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行った。本実施例の場合、フリー層が存在する側の隣接スピンＭＯＳＦＥＴの磁性層は磁化固定層となり、上述したように磁化固定層はよりスピンを安定する方向にバイアス磁界が印加されるため問題が無いことがわかる。
【０１００】
（実施例３）
実施例３として、図９に示す第５実施形態において、Ｓｉ基板の代わりにＧａＡｓ基板を用いた構造を有するスピンＭＯＳＦＥＴの試料を作製する。作製方法は実施例１と同様である。
【０１０１】
本実施例における強磁性積層膜１５ａ、１５ｂの積層構造は、それぞれ以下のようになっている。
【０１０２】
ソース部１５ａは、ＧａＡｓ基板上に、膜厚が１．５ｎｍのＩｎＧａＡｓ層／膜厚が０．７ｎｍのＧａＯｘ層／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が２０ｎｍのＦｅＰｄ層からなる強磁性層１８ａ／膜厚が５０ｎｍのＴａ層からなる非磁性金属層２０ａがこの順序で積層された構成を有している。また、ドレイン部１５ｂは、ＧａＡｓ基板上に、膜厚が１．５ｎｍのＩｎＧａＡｓ層／膜厚が０．７ｎｍのＧａＯｘ層／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が１０ｎｍのＦｅＰｄ層ならびに膜厚が２．５ｎｍのＣｏＦｅＢ層からなるフリー層１６ｂ／膜厚が０．８ｎｍのＭｇＯからなるトンネルバリア１７ｂ／膜厚が２．５ｎｍのＣｏＦｅＢ層および膜厚が２０ｎｍのＦｅＰｄ層からなる磁化固定層１８ｂ／膜厚が５０ｎｍのＴａ層からなる非磁性金属層２０ｂがこの順序で積層された構成を有している。
【０１０３】
その後、配線層を設けるとともに、図９に示した位置にハードバイアス膜３０ａ、３０ｂ、３０ｃを作製する。ハードバイアス膜としては、ＣｏＰｔを用いる。また、比較例１として、本実施例においてハードバイアス膜が無い試料も作製する。本実施例および比較例の試料を作製後、磁場中でのアニールを３００℃で１時間を行う。
【０１０４】
その後、ゲートをオン状態として、は磁場書き込みを行い、ソース／ドレイン部の磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率の読み出しおよびフリー層のシフト量を観測する実験を行う。得られる実験結果は、実施例１および実施例２と同様の結果が得られる。これより、ハードバイアス膜によりシフト調整が可能なことがわかる。これより、半導体の種類が異なっても同様の効果があることが分かる。また、隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行う。本実施例の場合、フリー層が存在する側の隣接スピンＭＯＳＦＥＴの磁性層は磁化固定層となり、上述したように磁化固定層は、よりスピンを安定する方向にバイアス磁界が印加されるため問題が無いことがわかる。
【０１０５】
（実施例４）  
実施例４として、図２に示す第２実施形態によるスピンＭＯＳＦＥＴをＳｉ基板上に作製する。
【０１０６】
本実施例では、（００１）Ｓｉ基板６１上に、埋め込み酸化膜（ＢＯＸ）６２／ＧＯＩ（Germanium On Insulator）層６３／膜厚が０．６ｎｍのＭｇＯ層および膜厚が３ｎｍのＣｏＦｅＢ層ならびに膜厚が１０ｎｍのＴｉＮ層からなる下地層６５／ＦｅＰｄ層およびＣｏ２ＦｅＡｌ０．５Ｓｉ０．５からなるホイスラー合金層の積層膜７２／膜厚が０．８ｎｍのＭｇＯからなるトンネルバリア７３／Ｇｅチャネル層７４／膜厚が０．８ｎｍのＭｇＯからなるトンネルバリア７７／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５からなるホイスラー合金層およびＦｅＰｄ層ならびにＣｏＦｅＢ層からなるフリー層７８／膜厚が０．８ｎｍのＭｇＯからなるトンネルバリア８０／ＣｏＦｅＢ層およびＦｅＰｔ層からなる磁性積層膜８２がこの順序で積層されており、チャネル層７４の側部にゲート絶縁膜９０ａおよびゲート電極７６が形成された構成を有している。
【０１０７】
次に、本実施例の製造方法を説明する。まず、ＳＯＩ層の厚さが２０ｎｍのＳＯＩ基板上に、ＵＨＶ−ＣＶＤ(Ultra-High Vacuum Chemical Vapor Deposition)法またはＭＢＥ(Molecular Beam Epitaxy)法またはＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて、Ｓｉ０．９Ｇｅ０．１結晶層を１５０ｎｍ、Ｓｉキャップ層を５ｎｍ成長する。この時、各膜厚は成長温度における臨界膜厚を下回っているため、転位は生じない。
【０１０８】
次に、このウェハーを酸化炉に投入し、窒素で５０％に希釈した酸素ガスを用いて１０００℃の温度下で、ＳｉＧｅ結晶層が２５ｎｍになるまで酸化を行う。この酸化により、埋め込み酸化膜（下層）と熱酸化膜（上層）に挟まれた結晶層でＧｅ原子は十分に拡散する。しかし、酸化膜を追加形成しないため、熱酸化の進行に伴い、結晶層の厚さが薄くなるとともにＧｅ濃度は７０％まで濃縮される。ここで、酸化温度はＧｅ濃度が濃縮されたＳｉＧｅの融点を超えないように注意しなければならない。本実施例のように、Ｇｅ濃度７０％のＳｉＧｅ層を得るためには、最終的な酸化温度は１０２５℃以下でなければならない。酸化時間を短縮するためには、ＳｉＧｅ層中のＧｅ濃度に応じた融点を超えない範囲で、始めは温度を高く設定し、徐々に、あるいは段階的に温度を下げていくのが有効である。
【０１０９】
次に、表面洗浄の後、膜厚が０．６ｎｍのＭｇＯ層を形成し、その上に膜厚３ｎｍのＣｏＦｅＢ層を形成する。そして、アニールを行って結晶化し、その後、膜厚が２０ｎｍのＴｉＮ層を形成する。これらのＭｇＯ層、ＣｏＦｅＢ層、およびＴｉＮ層が下地層６５を構成する。
【０１１０】
次に、表面洗浄の後、スパッタ法を用いて、膜厚が２０ｎｍのＦｅＰｄ層および膜厚が４ｎｍのＣｏ２ＦｅＡｌ０．５Ｓｉ０．５からなるホイスラー合金層の積層膜７２、ＭｇＯからなるトンネルバリア７３、Ｇｅチャネル層７４、ＭｇＯからなるトンネルバリア７７、膜厚が３ｎｍのＣｏ２ＦｅＡｌ０．５Ｓｉ０．５からなるホイスラー合金層および膜厚が１０ｎｍのＦｅＰｄ層ならびに膜厚が２．５ｎｍのＣｏＦｅＢ層からなるフリー層７８、膜厚が１．０ｎｍのＭｇＯからなるトンネルバリア８０、膜厚が２．５ｎｍのＣｏＦｅＢ層／膜厚が２０ｎｍのＦｅＰｔ層からなる磁性層／膜厚が０．９ｎｍのＲｕ層／膜厚が３０ｎｍのＦｅＰｔ層からなる磁性積層膜８２、膜厚が１００ｎｍのＴａ層８４を、この順序で積層する。
【０１１１】
チャネルとなる半導体層７４の結晶材料としてはＧｅ以外にＧａＡｓなどのＩＩＩ−Ｖ族化合物半導体も選択できる。下地結晶をＧｅと仮定した場合、ＧａＡｓなどのＩＩＩ−Ｖ族化合物半導体は、格子定数がＧｅの格子定数に比較的近い結晶であるため、転位などの発生を伴わずに積層できる結晶材料である。また、積極的に格子定数の異なる半導体結晶を選択し、チャネル部にひずみを導入することによりチャネルの移動度を向上することも可能である。当然ながらチャネルとなる半導体層７４の結晶材料としてＳｉＧｅ、Ｓｉを選択することも可能である。
【０１１２】
続いて、表面に堆積酸化膜などの保護層を挿入した上で、フォトレジストパターンを形成し、膜厚が１００ｎｍのＴａ層８４をＲＩＥで削り、このＴａ層８４をハードマスクとして、上部の磁性積層膜およびＧｅ結晶層７４を、ＲＩＥ法を用いて島状にエッチング加工する。ここでエッチングはＧｅ結晶層７４がエッチオフされ、下地の磁性層７２のエッチングが終了し下地層６５にわずかにエッチングが始まったところで停止すればよい。
【０１１３】
次に、全面に厚さ２ｎｍの薄い絶縁層をＣＶＤ法により堆積する。ここではＳｉＯ２を用いる。この絶縁層の一部はゲート絶縁膜となる。ゲート絶縁膜として、Ｓｉ酸化膜（ＳｉＯ２）はもちろん、Ｓｉ窒化膜（Ｓｉ３Ｎ４）、Ｓｉ酸窒化膜（ＳｉＯｘＮｙ）、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｙａ２Ｏ３等の高誘電体のゲート絶縁膜も用いることが出来る。またゲート絶縁膜として、上記で述べた材料のほか、Ｇｅ窒化膜を用いることも出来る。このＧｅ窒化膜は、ＣＶＤによる堆積の他、Ｇｅ表面を直接アンモニアガスや、窒素ガスを用いて窒化することでも得られる。
【０１１４】
その後、ゲート電極用に、厚さ２０ｎｍ〜２５ｎｍの多結晶Ｓｉ層を全面に堆積した後、リンを５ｘ１０１５ｃｍ−２のドーズ量でイオン注入し、さらにアニールをして、多結晶Ｓｉ層を高濃度のｎ型層にする。ここで、多結晶Ｓｉを堆積する際にドーパントを同時に添加し、ＣＶＤにより低抵抗のゲート電極を作成する方法もある。さらには金属系のゲート電極を用いることもできる。このゲート電極は縦型トランジスタのチャネル部分を取り囲む形状となる。最上部のソース／ドレイン部の上に積層された多結晶Ｓｉ層は平坦化処理により除去する。その後に多結晶Ｓｉ層を、ゲートを取り囲む部分を残しフォトリソグラフィーにより除去する。
【０１１５】
最後に、下部及び上部の磁性層と、多結晶Ｓｉの電極のための開口部を設け、電極を形成して素子が出来上がる。試料を作製後、磁場中でのアニールを２７０℃で１時間を行う。その後、ゲートをオン状態として、磁場書き込みを行いソース／ドレインの磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率を読み出しおよびフリー層のシフト量を観測する実験を行う。得られる実験結果は、第１乃至第３実施例と同様に、シフト調整が可能なる。隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行う。本実施例の場合、チャネル長が２０ｎｍの場合においても、第１および第２実施形態に示す縦型ＦＥＴ構造の磁化固定層にシンセティック構造を用いれば隣接セルへの影響が無いことが分かる。
【０１１６】
また、縦型ＦＥＴ構造（Vertical構造）において、チャネル長を２０ｎｍ〜５００ｎｍとの間で換えた試料を作製し、これらの試料における磁性体間のスピンが平行の時と反平行の時の出力電圧差ΔＶｌｏｃａｌのチャネル長依存性を図２０に示す。チャネルがＧｅ層のときの横型ＦＥＴ（Ｌａｔｅｒａｌ構造）でかつ磁性体に面内磁化膜を用いた場合および垂直磁化膜を用いた場合も合わせて図２０にプロットしてある。磁性体材料およびその構造は、図６で説明した条件と同様である。図２０からわかるように、縦型ＦＥＴ構造にすることで、漏れ磁界の方向が電流進捗方向と平行になったため、Ｈａｎｌｅ効果によるスピン緩和が抑えられ、好ましい結果を示している。
【０１１７】
次に、上記実施形態および実施例のスピンＭＯＳＦＥＴを用いて、リコンフィギャラブルロジック回路を構成した実施形態を以下に説明する。
【０１１８】
（第１３実施形態）
次に、本発明の第１３実施形態によるリコンフィギャラブルロジック回路を説明する。本実施形態のリコンフィギャラブルロジック回路は、上述の第１乃至第１２実施形態および実施例１乃至４のいずれかに記載のスピンＭＯＳＦＥＴを用いて構成したロジック回路である。
【０１１９】
まず、実際にリコンフィギャブルなロジック回路に用いる場合の簡単な回路構成について説明する。実際にスピンＭＯＳＦＥＴを用いてリコンフィギャラブルなロジック回路を構成する場合、２つのＭＯＳＦＥＴ（ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２）に共通のフローティングゲートを有していることが好ましい。
【０１２０】
ＡＮＤ，ＯＲ回路が作製できれば、ＮＯＲ回路、排他的ＯＲ回路などの全ての回路を作製できるのでＡＮＤ回路、ＯＲ回路についてのみ図２１に示す。図示したように、本実施形態のリコンフィギャラブルなロジック回路は、基本的には、上記第１乃至第１２実施形態および実施例１乃至４のいずれかのスピンＭＯＳＦＥＴのゲート絶縁膜９と、ゲート電極１０との間に、フローティングゲート（図示せず）と、電極間絶縁膜を設けた、２つのスピンＭＯＳＦＥＴ１５０、１５２を用いる。スピンＭＯＳＦＥＴ１５０はｐ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板のｎ型ウェル領域（図示せず）に設けられたＭＯＳＦＥＴであり、スピンＭＯＳＦＥＴ１５２はｎ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板２のｐ型半導体領域に設けられたＭＯＳＦＥＴである。ＭＯＳＦＥＴ１５０、１５２のフローティングゲートを共通に接続し、ＭＯＳＦＥＴ１５０のソースを電源Ｖｉｎｐに接続し、ＭＯＳＦＥＴ１５２のソースを接地する。そして、ＭＯＳＦＥＴ１５０のドレインとＭＯＳＦＥＴ１５２のドレインを接続する。この共通接続したノードからの出力Ｖ１をインバータ１６０に入力し、このインバータ１６０の出力を本実施形態のロジック回路の出力Ｖｏｕｔとする。
【０１２１】
これにより、ＡＮＤ回路、ＯＲ回路を形成できる。図２２に示すようにフローティングゲート電圧Ｖｆｇが、ＭＯＳＦＥＴ１５０のゲート入力ＡとＭＯＳＦＥＴ１５２のゲート入力Ｂの和の１／２の場合に、ドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが平行（Ｐ）または反平行（ＡＰ）の時の出力電圧Ｙが“１”または“０”と変化する。なお、本実施形態においては、ＭＯＳＦＥＴ１５０のスピンモーメントは、常に平行となっている。
【０１２２】
本実施形態のロジック回路において、ＭＯＳＦＥＴ１５２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントをＡＰ（反平行）状態とした場合にＭＯＳＦＥＴ１５０、１５２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ１５０、１５２の共通接続ノードの電位Ｖ１、ロジック回路の出力Ｖｏｕｔの値を図２３に示す。また、ＭＯＳＦＥＴ１５２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントをＰ（平行）状態とした場合にＭＯＳＦＥＴ１５０、１５２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ１５０、１５２の共通接続ノードの電位Ｖ１、ロジック回路の出力Ｖｏｕｔの値を図２４に示す。図２３、図２４に示したように、ＭＯＳＦＥＴ１５２のドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが反平行の時にＡＮＤ回路、平行の時にＯＲ回路となる。このため、ドレイン部の強磁性層のスピンモーメントを変えてプログラムしなおすことにより、ロジック回路を造り直すことなく構成することができ、すなわちリコンフィギャラブルなロジック回路を得ることができる。
【０１２３】
ＡＮＤ回路、ＯＲ回路の場合、全てのトランジスタをスピンＭＯＳＦＥＴにしても良いが、一部に通常のＭＯＳＦＥＴを用いてもかまわない。図２５に示すように２つのトランジスタの内一つ（例えばＭＯＳＦＥＴ１５２）を第１乃至第１２実施形態および実施例１乃至実施例４のいずれかのスピンＭＯＳＦＥＴを用い、もう一つを通常の磁性体を用いないｐＭＯＳＦＥＴ１５４を用いた場合も、一つのスピンＭＯＳＦＴＥ１５２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントを平行、反平行と制御することによって、同様の結果を得ることができる。
【０１２４】
また、図２６に示すように、インバータ１６０を用いなくともｎ型ＭＯＳＦＥＴ１５２、ｐ型ＭＯＳＦＥＴ１５０の接続を入れ替えることにより、ｐ型ＭＯＳＦＥＴ１５０のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントを平行、反平行と制御することによっても、同様の効果が得られる。
【０１２５】
上記ロジック回路として使用する場合は、スピンＭＯＳＦＥＴの情報を読み出すためのゲート電圧制御回路、センス電流を制御するセンス電流制御素子回路、書き込み電流制御回路、ドライバ−およびシンカーをさらに具備することとなる。
【０１２６】
本実施形態に示したリコンフィギャブルなロジック回路は一具体例であって、第１乃至第１２実施形態および実施例１乃至４のいずれかのスピンＭＯＳＦＥＴを用いて形成することのできるリコンフィギャブルなロジック回路は、本実施形態のリコンフィギャブルなロジック回路に限られるものではない。
【０１２７】
上記記載のスピンＭＯＳＦＥＴを用いた場合、高いＭＲを有し抵抗が低いデバイスが実現可能となり、リコンフィギャラブルロジック回路が実現可能となる。
【符号の説明】
【０１２８】
２  半導体基板
３  素子領域
４  素子分離領域
５ａ  ソース領域
５ｂ  ドレイン領域
６ａ  ｎ型不純物拡散領域
６ｂ  ｎ型不純物拡散領域
７ａ  ｎ＋型不純物拡散領域
７ｂ  ｎ＋型不純物拡散領域
８  チャネル領域
９  ゲート絶縁膜
１０  ゲート
１２  ゲート側壁
１４ａ  トンネルバリア
１４ｂ  トンネルバリア
１５ａ  ソース部
１５ｂ  ドレイン部
１６ａ  強磁性層
１６ｂ  強磁性層
１７ａ  非磁性層
１７ｂ  非磁性層
１８ａ  強磁性層
１８ｂ  強磁性層
２０ａ  非磁性金属層
２０ｂ  非磁性金属層
３０ａ  ハードバイアス膜
３０ｂ  ハードバイアス膜
３０ｃ  ハードバイアス膜
４０ａ  プラグ
４０ｂ  プラグ
４２ａ  配線
４２ｂ  配線
６０  ＳＯＩ基板
６１  支持基板
６２  埋め込み絶縁膜
６３  ＳＯＩ層
６５  下地層
７２  強磁性層
７３  トンネルバリア
７４  チャネル層
７６  ゲート電極
７７  トンネルバリア
７８  フリー層
８０  トンネルバリア
８２  強磁性層
８４  非磁性金属層
９０  絶縁膜
９０ａ  ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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