(57)【要約】【課題】アシンクロナス送信が、ＩＥＥＥ１３９４の通信周期１２５μｓを乱さないように行われることを確実にする。【解決手段】アシンクロナスパケットの長さと通信速度に基づいてアシンクロナス送信限界値を計算し、該アシンクロナス送信限界値よりも早いタイミングでアシンクロナス送信要求がセットされたときは当該通信周期内でアシンクロナス送信を行い、該アシンクロナス送信限界値を超えたタイミングでアシンクロナス送信要求がセットされたときは当該通信周期内でのアシンクロナス送信を保留し次の通信周期でアシンクロナス送信を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくともＩＥＥＥ１３９４パケットの送受信制御を行う通信制御部と、ＩＥＥＥ１３９４通信のアシンクロナス送信パケットを格納するアシンクロナス送信部と、アシンクロナス受信パケットを格納するアシンクロナス受信部と、ＩＥＥＥ１３９４通信のアイソクロナス送信パケットを格納するアイソクロナス送信部と、アイソクロナス受信パケットを格納するアイソクロナス受信部と、ＩＥＥＥ１３９４通信周期の基となるサイクルタイマと、を含むＩＥＥＥ１３９４通信ＬＳＩにおいて、
前記サイクルタイマから出力されるサイクルタイマ値と外部のＣＰＵによって設定されるアシンクロナス送信限界値を比較して、前記アシンクロナス送信部からのアシンクロナスパケットの送信を可能または不可能にするアシンクロナス送信可否信号を出力するアシンクロナス送信可否判断部を備え、
前記アシンクロナス送信部が前記アシンクロナス送信可否信号に従ってアシンクロナス送信を開始する手段を含むことを特徴とするＩＥＥＥ１３９４通信ＬＳＩ。
【請求項２】
前記アシンクロナス送信可否判断部は、前記サイクルタイマ値が前記アシンクロナス送信限界値より小さいときアシンクロナス送信可能信号を出力し、前記サイクルタイマ値が前記アシンクロナス送信限界値を超えるとアシンクロナス送信不可能信号を出力することを特徴とする請求項１に記載のＩＥＥＥ１３９４通信ＬＳＩ。
【請求項３】
前記アシンクロナス送信部は、前記アシンクロナス送信可能信号が入力されていてアシンクロナス送信要求がセットされたときにアシンクロナスパケットを送信し、前記アシンクロナス送信不可能信号が入力されているときにアシンクロナス送信要求がセットされてもアシンクロナスパケットを送信しないことを特徴とする請求項１または請求項２に記載のＩＥＥＥ１３９４通信ＬＳＩ。
【請求項４】
前記アシンクロナス送信限界値は、ある前記通信周期において送信予定のアシンクロナスパケットの送信を当該通信周期内に完了するために、前記アシンクロナス送信要求がセットされなければならない時刻の限界となるサイクルタイマ値であることを特徴とする請求項１、請求項２または請求項３に記載のＩＥＥＥ１３９４通信ＬＳＩ。
【請求項５】
少なくともＩＥＥＥ１３９４パケットの送受信制御を行う通信制御部と、ＩＥＥＥ１３９４通信のアシンクロナス送信パケットを格納するアシンクロナス送信部と、アシンクロナス受信パケットを格納するアシンクロナス受信部と、ＩＥＥＥ１３９４通信のアイソクロナス送信パケットを格納するアイソクロナス送信部と、アイソクロナス受信パケットを格納するアイソクロナス受信部と、ＩＥＥＥ１３９４通信周期の基となるサイクルタイマと、を含むＩＥＥＥ１３９４通信ＬＳＩのアシンクロナス送信方法おいて、
アシンクロナスパケットを送信するために必要なアシンクロナス帯域を前記アシンクロナスパケットの長さと通信速度に基づいて算出し、
該アシンクロナス帯域を一つの通信周期内において確保できるようにアシンクロナス送信要求をセットする限界の時刻としてのサイクルタイマ値であるアシンクロナス送信限界値を計算し、
前記アシンクロナス送信要求がセットされたときのサイクルタイマ値が前記アシンクロナス送信限界値よりも小さいときにアシンクロナス送信を開始し、前記アシンクロナス送信要求がセットされたときのサイクルタイマ値が前記アシンクロナス送信限界値を超えたときはアシンクロナス送信を保留することを特徴とするアシンクロナス送信方法
【請求項６】
前記保留されたアシンクロナスパケットは、当該アシンクロナス送信要求がセットされた通信周期の次の通信周期内に、アイソクロナス送信が終了した後のアシンクロナス帯域において送信されることを特徴とする請求項５に記載の通信方法。
【請求項７】
前記アシンクロナス送信限界値は、ある前記通信周期において送信予定のアシンクロナスパケットの送信を当該通信周期内に完了するために、前記アシンクロナス送信要求がセットされなければならない時刻の限界となるサイクルタイマ値であることを特徴とする請求項５または請求項６に記載のアシンクロナス送信方法。
【請求項８】
前記アシンクロナス送信限界値は、前記ＣＰＵがセットするものであることを特徴とする請求項５、請求項６または請求項７に記載のアシンクロナス送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＥＥＥ１３９４通信においてアイソクロナス通信とアシンクロナス通信の両方の通信を行い、ＩＥＥＥ１３９４通信の同期性を利用するＩＥＥＥ１３９４通信システムに関する。
【背景技術】
【０００２】
図５は従来のＩＥＥＥ１３９４通信装置の構成を示す図である。１はＩＥＥＥ１３９４通信のＬＩＮＫ層の制御を行うＩＥＥＥ１３９４通信ＬＳＩであり、ＩＥＥＥ１３９４通信のアプリケーション処理を行うＣＰＵ２とＩＥＥＥ１３９４通信の物理層処理を行う物理層ＬＳＩ３とそれぞれバス１２、１３で接続される。
ＩＥＥＥ１３９４通信ＬＳＩ１の内部にはＣＰＵ２とのインターフェイス部９と物理層ＬＳＩ３とのインターフェイス部１１があり、ＣＰＵ２及び物理層ＬＳＩ３とのパケット転送を行う。通信制御部１０はＣＰＵ２と物理層ＬＳＩ３との間でアシンクロナス通信とアイソクロナス通信のパケット処理を行う制御回路である。サイクルタイマ４は、ＩＥＥＥ１３９４の仕様で決められているサイクルタイムレジスタの下位１２ビットであって通信周期１２５μｓ毎にカウントアップ・リロードされるものである。
ＣＰＵ２とのインターフェイス部９と送受信パケットの処理を行う通信制御部１０との間にはアシンクロナス通信のための送受信パケットを格納するアシンクロナス送信部５とアシンクロナス受信部６と、アイソクロナス通信のための送受信パケットを格納するアイソクロナス送信部７とアイソクロナス受信部８がある。
ＣＰＵ２がアシンクロナス送信を行う場合、バス１２からＣＰＵインターフェイス部９を介してアシンクロナス送信部５に送信パケットを書き込む。アシンクロナス送信部５に書き込まれたパケットは通信制御部１０から物理層ＬＳＩインターフェイス１１、バス１３を介して物理層ＬＳＩ３に転送され、物理層ＬＳＩ３からアシンクロナス帯域において通信路に送信される。アシンクロナス受信の場合は物理層ＬＳＩ３から物理層ＬＳＩインターフェイス部１１、通信制御部１０、アシンクロナス受信部６と逆の経路を通る。アイソクロナス通信の場合もアシンクロナス通信と同様の動作となる。
【０００３】
ＩＥＥＥ１３９４通信において、アイソクロナス通信は、１２５μｓの通信周期の中でアイソクロナス通信を行うための時間であるアイソクロナス帯域が確保されており、通信周期内で通信を完了する。
一方アシンクロナス通信では、１２５μｓの通信周期内のアイソクロナス帯域以外を使って通信を行う方式であるが、一つの通信周期内で通信を完了できない場合がある。
図６−ａに示すようにアシンクロナスパケットの送信に要する時間がアシンクロナス送信を行うためのアシンクロナス帯域に収まる場合には、通信周期内で通信を完了する。
ところが、図６−ｂに示すように送信するアシンクロナスパケットの送信に要する時間がアシンクロナス帯域に収まらない場合には、通信周期を越えたタイミングでアシンクロナスパケットの送信が完了する。従って、通信周期の開始を示すサイクルスタートパケットが１２５μｓの通信周期を超えた時点で送信され、通信周期が乱れることになる。
この通信周期に同期して動作するシステムの場合、そのシステムは定周期で動作することができなくなる。たとえば、このシステムがドライブ制御システムの場合、制御周期が一定でなくなり、制御性能が劣化することになる。
【０００４】
この対策として、システム内にアシンクロナス通信の帯域を管理する管理機器を配置し、アシンクロナス送信を行う機器は、管理機器にアシンクロナス帯域の割り当てを要求し、１２５μｓの通信周期において該アシンクロナス帯域の割り当てが可能であった旨の応答を受けた場合に、該アシンクロナス送信を行うようにした例がある（例えば、特許文献１参照）。
その構成を図７に示すが、１０１はアシンクロナス管理機能を有する機器Ａであり、１０２はアシンクロナス通信を要求する機器Ｂである。アシンクロナス管理機能を有する機器Ａ１０１は、内部のＣＰＵにより実行される機能であるアシンクロナス転送管理機能部１１１を備えている。
アシンクロナス通信を要求する機器Ｂ１０２は機器Ａ１０１に対してアシンクロナス通信に必要な帯域の値を含む帯域割り当て要求を送信する。機器Ａ１０１は機器Ｂ１０２からの帯域割り当て要求に対してアシンクロナス転送管理機能部１１１で計算した帯域値と機器Ｂ１０２から要求された帯域値を比較し、前者が大きい場合には帯域割り当て承認の応答を機器Ｂ１０２に対して送信する。
前者が後者に対して小さい場合には帯域割り当て拒絶の応答を機器Ｂ１０２に対して送信する。機器Ａ１０１から帯域割り当て承認の応答を受信した機器Ｂ１０２はアシンクロナス送信を開始する。機器Ａ１０１からの帯域割り当て拒絶の応答を受信した機器Ｂ１０２はアシンクロナス通信を断念する。
このように、従来のＩＥＥＥ１３９４通信システムは、アシンクロナス帯域を管理する機器を設けて、アシンクロナス通信が可能な帯域が確保されているかを確認してアシンクロナス通信を行うようにしている。
【特許文献１】特開２００４−１７９９７４号公報（第５−７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このようにアシンクロナス帯域が確保されていることを確認してアシンクロナス通信を行うようにしても、その１２５μｓの通信周期内にアシンクロナス送信を完了できない場合があるという問題があった。
たとえば、図８に示すように、アシンクロナス通信の帯域の割り当てを承認された機器のアシンクロナス送信開始のタイミングが遅れた場合には、通信周期１２５μｓを越えてアシンクロナス送信パケットの送信が行われ、通信周期１２５μｓが乱れることがあった。
【課題を解決するための手段】
【０００６】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、少なくともＩＥＥＥ１３９４パケットの送受信制御を行う通信制御部と、ＩＥＥＥ１３９４通信のアシンクロナス送信パケットを格納するアシンクロナス送信部と、アシンクロナス受信パケットを格納するアシンクロナス受信部と、ＩＥＥＥ１３９４通信のアイソクロナス送信パケットを格納するアイソクロナス送信部と、アイソクロナス受信パケットを格納するアイソクロナス受信部と、ＩＥＥＥ１３９４通信周期の基となるサイクルタイマと、を含むＩＥＥＥ１３９４通信ＬＳＩにおいて、前記サイクルタイマから出力されるサイクルタイマ値と外部のＣＰＵによって設定されるアシンクロナス送信限界値を比較して、前記アシンクロナス送信部からのアシンクロナスパケットの送信を可能または不可能にするアシンクロナス送信可否信号を出力するアシンクロナス送信可否判断部を備え、前記アシンクロナス送信部が前記アシンクロナス送信可否信号に従ってアシンクロナス送信を開始する手段を含むことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記アシンクロナス送信可否判断部は、前記サイクルタイマ値が前記アシンクロナス送信限界値より小さいときアシンクロナス送信可能信号を出力し、前記サイクルタイマ値が前記アシンクロナス送信限界値を超えるとアシンクロナス送信不可能信号を出力することを特徴とするものである。
請求項３に記載の発明は、請求項１または請求項２に記載の発明において、前記アシンクロナス送信部は、前記アシンクロナス送信可能信号が入力されていてアシンクロナス送信要求がセットされたときにアシンクロナスパケットを送信し、前記アシンクロナス送信不可能信号が入力されているときにアシンクロナス送信要求がセットされてもアシンクロナスパケットを送信しないことを特徴とするものである。
請求項４に記載の発明は、請求項１、請求項２または請求項３に記載の発明において、前記アシンクロナス送信限界値は、ある前記通信周期において送信予定のアシンクロナスパケットの送信を当該通信周期内に完了するために、前記アシンクロナス送信要求がセットされなければならない時刻の限界となるサイクルタイマ値であることを特徴とするものである。
請求項５に記載の発明は、少なくともＩＥＥＥ１３９４パケットの送受信制御を行う通信制御部と、ＩＥＥＥ１３９４通信のアシンクロナス送信パケットを格納するアシンクロナス送信部と、アシンクロナス受信パケットを格納するアシンクロナス受信部と、ＩＥＥＥ１３９４通信のアイソクロナス送信パケットを格納するアイソクロナス送信部と、アイソクロナス受信パケットを格納するアイソクロナス受信部と、ＩＥＥＥ１３９４通信周期の基となるサイクルタイマと、を含むＩＥＥＥ１３９４通信ＬＳＩのアシンクロナス送信方法おいて、アシンクロナスパケットを送信するために必要なアシンクロナス帯域を前記アシンクロナスパケットの長さと通信速度に基づいて算出し、該アシンクロナス帯域を一つの通信周期内において確保できるようにアシンクロナス送信要求をセットする限界の時刻としてのサイクルタイマ値であるアシンクロナス送信限界値を計算し、前記アシンクロナス送信要求がセットされたときのサイクルタイマ値が前記アシンクロナス送信限界値よりも小さいときにアシンクロナス送信を開始し、前記アシンクロナス送信要求がセットされたときのサイクルタイマ値が前記アシンクロナス送信限界値を超えたときはアシンクロナス送信を保留することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記保留されたアシンクロナスパケットは、当該アシンクロナス送信要求がセットされた通信周期の次の通信周期内に、アイソクロナス送信が終了した後のアシンクロナス帯域において送信されることを特徴とするものである。
請求項７に記載の発明は、請求項５または請求項６に記載の発明において、前記アシンクロナス送信限界値は、ある前記通信周期において送信予定のアシンクロナスパケットの送信を当該通信周期内に完了するために、前記アシンクロナス送信要求がセットされなければならない時刻の限界となるサイクルタイマ値であることを特徴とするものである。
請求項８に記載の発明は、請求項５、請求項６または請求項７に記載の発明において、前記アシンクロナス送信限界値は、前記ＣＰＵがセットするものであることを特徴とするものである。
【０００７】
請求項１〜請求項４に記載の発明によると、アシンクロナス送信要求がセットされた通信周期内で送信可能なときはその通信周期において当該アシンクロナスパケットを送信し、アシンクロナス送信要求がセットされた通信周期内で送信不可能なときはその次の通信周期において当該アシンクロナスパケットを送信するので、１２５μｓの通信周期を乱すことのないＩＥＥＥ１３９４通信ＬＳＩを得ることができる。
また、請求項５〜請求項８に記載の発明によると、アシンクロナス送信要求がセットされた通信周期内で送信可能なときはその通信周期において当該アシンクロナスパケットを送信し、アシンクロナス送信要求がセットされた通信周期内で送信不可能なときはその次の通信周期において当該アシンクロナスパケットを送信するので、１２５μｓの通信周期を乱すことのないＩＥＥＥ１３９４通信のアシンクロナス通信方法を得ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図を参照して説明する
【実施例１】
【０００９】
図１は、本発明のＩＥＥＥ１３９４ＬＳＩの構成ブロック図である。サイクルタイマ４、ＣＰＵインタフェース部９、アシンクロナス受信部６、アイソクロナス送信部７、アイソクロナス受信部８、通信制御部１０、物理層ＬＳＩインタフェース部１１は、標準のＩＥＥＥ１３９４通信用ＬＳＩが備えるものと同じなので説明を省略する。
本発明が従来技術と異なる部分は、サイクルタイマ値とアシンクロナス送信限界値を比較して、サイクルタイマ値がアシンクロナス送信限界値より小さいときはアシンクロナス送信可能信号を出力し、サイクルタイマ値がアシンクロナス送信限界値を超えたときはアシンクロナス送信不可能信号を出力するアシンクロナス送信可否判断部１５を備えた部分である。
なお、アシンクロナス送信可能信号とアシンクロナス送信不可能信号の総称としてアシンクロナス送信可否信号という。たとえば、アシンクロナス送信可能信号はアシンクロナス送信可否信号が‘１’のとき、アシンクロナス送信不可能信号はアシンクロナス送信可否信号が‘０’のときのように設定することができる。
【００１０】
図１において、サイクルタイマ４は、ＩＥＥＥ１３９４の仕様で決められているサイクルタイムレジスタの下位１２ビットであって通信周期１２５μｓ毎にカウントアップ・リロードされるものである。
サイクルタイマ値１６はサイクルタイマ４の出力で、１２ビットのパラレルデータとしてアシンクロナス送信可否判断部１５に入力されるものである。
アシンクロナス送信限界値１４は、外部のＣＰＵ（非図示）が、ＣＰＵバス１２を介してアシンクロナス送信可否判断部１５に書き込むものである。
その値は、アシンクロナス送信パケット長と通信速度からアシンクロナスパケットが通信路上を占有する時間すなわちアシンクロナス帯域を演算し、その値に余裕をプラスした値を通信周期１２５μｓから差し引いた値である。
【００１１】
アシンクロナス送信可否判断部１５は、サイクルタイマ値１６をアシンクロナス送信限界値１４と常時比較しており、その比較した結果をアシンクロナス送信可否判断部としてアシンクロナス送信部５へ出力する。
すなわち、アシンクロナス送信可否判断部１５は、サイクルタイマ値１６がアシンクロナス送信限界値より小さければアシンクロナス送信可能信号を出力し、サイクルタイマ値１６がアシンクロナス送信限界値を超えればアシンクロナス送信不可能信号を出力する。
アシンクロナス送信部５は、アシンクロナス送信可否判断部１５からアシンクロナス送信可能信号が入力されているときにアシンクロナス送信要求がセットされるとアシンクロナス送信を開始し、アシンクロナス送信可否判断部１５からアシンクロナス送信不可能信号が入力されているときにはアシンクロナス送信要求がセットされてもアシンクロナス送信を開始しない。
このことを図９を用いて説明する。外部のＣＰＵ（非図示）は、送信予定のアシンクロナスパケットをＣＰＵインタフェイス部９に接続されるバス２３を介してアシンクロナス送信バッファ１９に書込み、その後同様にしてアシンクロナス送信制御レジスタ２０にアシンクロナス送信要求をセットする。このとき、アシンクロナス送信可否判断部１５の出力であるアシンクロナス送信可否信号がアシンクロナス送信可能信号であれば、アシンクロナス送信イネーブル信号２１が出力される。アシンクロナス送信バッファ１９はアシンクロナスパケットをアシンクロナス送信バス２４を介して通信制御部１０への送信を開始する。
アシンクロナス送信バッファステータス信号が送信完了となれば、アシンクロナス送信制御レジスタにセットされていたアシンクロナス送信要求はリセットされる。
なお、図９において、アシンクロナス送信イネーブル信号２１はアシンクロナス送信要求とアシンクロナス送信可能信号の論理積によって生成されるように構成しているが、この構成に限るものではない。
【００１２】
次に、図２、図３、図４に示すタイミングチャートを使って動作を説明する。
これらの図において、アイソクロナスパケットが通信されている時間をアイソクロナス帯域、通信周期のアイソクロナス帯域以外であってアシンクロナスパケットが通信されている時間をアシンクロナス帯域と示している。
サイクルタイマは通信周期１２５μｓ毎にカウントアップ・リロードするタイマであり、その値によって通信周期開始からの時間、及び通信周期終了までの時間を知ることができる。
アシンクロナス送信限界値は、アシンクロナス送信パケットの送信を、アシンクロナス送信要求がセットされた通信周期において終了するために、該アシンクロナス送信要求をセットしてアシンクロナス送信を開始する時刻の限界を意味するサイクルタイマ値である。
また、アシンクロナス送信限界値はアシンクロナス送信パケット長により変化する。
また、1回のアシンクロナス送信で送信するアシンクロナスパケットの最大長のものをその通信周期内で送信を完了するために必要なアシンクロナス帯域を、あらかじめリソースマネージャから獲得しておくことが必要である。アシンクロナス帯域の確保については、ＩＥＥＥ１３９４の仕様で規定されているので、その詳細は省略する。
【００１３】
図２は、ＣＰＵ（非図示）がアシンクロナス送信要求をセットするタイミングがアシンクロナス送信限界値よりも早い場合である。このとき、サイクルタイマ値１６はアシンクロナス送信限界値１４より小さいので、アシンクロナス送信可否判断部１５はアシンクロナス送信部５へアシンクロナス送信可能信号を出力する。従って、アシンクロナス送信部５は、アシンクロナス送信を開始し、アシンクロナスパケットが通信制御部１０へ転送される。
【００１４】
図３は、ＣＰＵ（非図示）がアシンクロナス送信要求をセットするタイミングが、アシンクロナス送信限界値よりも早いが、まだアイソクロナス通信が行われているアイソクロナス帯域内である場合である。
このとき、サイクルタイマ値１６はアシンクロナス送信限界値１４より小さいので、アシンクロナス送信可否判断部１５はアシンクロナス送信部５へアシンクロナス送信可能信号を出力する。しかし、アシンクロナス送信はアイソクロナス帯域が終了してアシンクロナス帯域が開始するまで保留される。そして、アシンクロナス帯域の始まりとともに、アシンクロナス送信部５は、アシンクロナス送信を開始し、アシンクロナスパケットが通信制御部１０へ転送される。
【００１５】
図４は、ＣＰＵ（非図示）がアシンクロナス送信要求をセットするタイミングが、アシンクロナス送信限界値よりも遅い場合である。
このとき、サイクルタイマ値１６はアシンクロナス送信限界値１４を超えているので、アシンクロナス送信可否判断部１５はアシンクロナス送信部５へアシンクロナス送信不可能信号を出力する。
従って、アシンクロナス送信部５は、アシンクロナス送信要求がセットされているにもかかわらずアシンクロナス送信を開始することができない。しかし、アシンクロナス送信要求はセットされたままである。
次の通信周期において、サイクルタイマ値がアシンクロナス送信限界値より小さくなれば、アシンクロナス送信判断部１４はアシンクロナス送信許可信号をアシンクロナス送信部へ出力する。
そして、アイソクロナス帯域が終了してアシンクロナス帯域が開始するタイミングになると、アシンクロナス送信部５は、アシンクロナス送信を開始し、送信を保留されていたアシンクロナスパケットが通信制御部１０へ転送される。
【００１６】
このように、アシンクロナス送信可否判断部において、アシンクロナス送信要求がセットされたときに、送信予定のアシンクロナスパケットを該アシンクロナス送信要求がセットされた通信周期内で完了できるか否かを判断し、完了できないときは次の通信周期にアシンクロナス送信を行うようにしたので、該アシンクロナス送信によって１２５μｓの通信周期が乱されることを確実に回避することができる。
従って、たとえば、該１２５μｓの通信周期に同期して実行されるようなモーション制御システムの制御周期を乱すことがなくなりその精度向上に寄与することができる。
【産業上の利用可能性】
【００１７】
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施例を示すＩＥＥＥ１３９４通信ＬＳＩのブロック図
【図２】本発明のＩＥＥＥ１３９４通信ＬＳＩの動作を示す第1のタイミング図
【図３】本発明のＩＥＥＥ１３９４通信ＬＳＩの動作を示す第２のタイミング図
【図４】本発明のＩＥＥＥ１３９４通信ＬＳＩの動作を示す第３のタイミング図
【図５】従来のＩＥＥＥ１３９４通信ＬＳＩのブロック図
【図６】従来のＩＥＥＥ１３９４通信ＬＳＩの動作を示すタイミング図
【図７】従来のアシンクロナス通信を制限するＩＥＥＥ１３９４通信システム構成図
【図８】従来のＩＥＥＥ１３９４通信ＬＳＩの動作を示すタイミング図
【図９】本発明のアシンクロナス送信部のブロック図
【符号の説明】
【００１９】
１  ＩＥＥＥ１３９４通信ＬＳＩ
２  ＣＰＵ
３  物理層ＬＳＩ
４  サイクルタイマ
５  アシンクロナス送信部
６  アシンクロナス受信部
７  アイソクロナス送信部
８  アイソクロナス受信部
９  ＣＰＵインターフェイス部
１０  通信制御部
１１  物理層ＬＳＩインターフェイス部
１２  ＣＰＵバス
１３  物理層インタフェースバス
１４  アシンクロナス送信限界値
１５ アシンクロナス送信可否判断部
１６  サイクルタイマ値
１８  アシンクロナス送信可否信号
１９  アシンクロナス送信バッファ
２０  アシンクロナス送信制御レジスタ
２１  アシンクロナス送信イネーブル信号
２２  アシンクロナス送信バッファステータス信号
２３  バス
２４  アシンクロナス送信バス
１０１  通信機器Ａ
１０２  通信機器Ｂ
１０３  ＩＥＥＥ１３９４シリアルバス
１１１  アシンクロナス転送管理機能部
【図１】
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【図２】
2010154329.tif 000004
【図３】
2010154329.tif 000005
【図４】
2010154329.tif 000006
【図５】
2010154329.tif 000007
【図６】
2010154329.tif 000008
【図７】
2010154329.tif 000009
【図８】
2010154329.tif 000010
【図９】
2010154329.tif 000011