(57)【要約】【課題】リファレンス素子を改良して読み出し動作マージンを拡大し、高集積化を図ることができるようにした磁気ランダムアクセスメモリ（ＭＲＡＭ）を提供する。【解決手段】Ｐ状態（絶縁層を挟む２個の強磁性層の磁化が平行状態）の複数のＭＴＪ（磁気トンネル接合）を直列接続してリファレンス素子を構成し、かつ、その抵抗値を、メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＰ状態の場合の設計抵抗値とＡＰ状態（絶縁層を挟む２個の強磁性層の磁化が反平行状態）の場合の設計抵抗値との中間値よりもＰ状態側に適切な値だけ寄らせた値とする。【選択図】図１
2010250880.tif 000002
【特許請求の範囲】
【請求項１】
磁気トンネル接合からなるメモリ素子と、
低抵抗状態の複数の磁気トンネル接合を直列接続したリファレンス素子と
を有することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記メモリ素子を構成する磁気トンネル接合が低抵抗状態の場合の設計抵抗値をＲ（Ｐ）、
前記メモリ素子を構成する磁気トンネル接合が高抵抗状態の場合の設計抵抗値をＲ（ＡＰ）、
前記メモリ素子を構成する磁気トンネル接合が低抵抗状態の場合の抵抗値分布における標準偏差をσ（Ｐ）、
前記メモリ素子を構成する磁気トンネル接合が高抵抗状態の場合の抵抗値分布における標準偏差をσ（ＡＰ）、
前記メモリ素子を構成する磁気トンネル接合が低抵抗状態の場合の抵抗値分布と高抵抗状態の場合の抵抗値分布が重ならない範囲で、ｍを１.５以上の実数とすると、
前記リファレンス素子の設計抵抗値は、
Ｒ（Ｐ）＋ｍ×σ（Ｐ）＋［｛Ｒ（ＡＰ）−ｍ×σ（ＡＰ）｝−｛Ｒ（Ｐ）＋ｍ×σ（Ｐ）｝］／２であること
を特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（Magnetoresistive Random Access Memory．以下、ＭＲＡＭという）に関する。
【背景技術】
【０００２】
従来、ＭＲＡＭにおいて、メモリ素子の記憶データを判別するためのリファレンス素子として、例えば、図１６にその回路図を示すようなものが提案されている。１〜４は磁気トンネル接合（Magnetic Tunnel Junction．以下、ＭＴＪと言う。）である。ＭＴＪは、強磁性層／絶縁層／強磁性層の積層構造を基本構造とするものであり、絶縁層を挟む２個の強磁性層の磁化が平行状態（以下、Ｐ状態と言う）である低抵抗状態、又は、絶縁層を挟む２個の強磁性層の磁化が反平行状態（以下、ＡＰ状態と言う）である高抵抗状態を取り得る。図１６において、ＭＴＪ１、４はＰ状態のＭＴＪ、ＭＴＪ２、３はＡＰ状態のＭＴＪである。このリファレンス素子は、Ｐ状態のＭＴＪ１、４の抵抗値とＡＰ状態のＭＴＪ２、３の抵抗値との中間値をリファレンス抵抗値とするものである。
【０００３】
ＭＴＪにおいては、ＡＰ状態の場合の抵抗値のバラツキの方が、Ｐ状態の場合の抵抗値のバラツキよりも大きいことが知られている。図１６に示す従来のリファレンス素子は、バラツキの大きな抵抗値を有するＡＰ状態のＭＴＪを用いるので、リファレンス抵抗値のバラツキが増大し、これが読み出し動作マージンを圧迫し、高集積化の足かせとなる。また、リファレンス素子にＰ状態のＭＴＪとＡＰ状態のＭＴＪとの両方を用いることは、リファレンス抵抗値の自由な制御が難しくなる。したがって、この点からしても、図１６に示す従来のリファレンス素子は、読み出し動作マージンを圧迫し、高集積化の足かせとなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００４−５１９８０９号公報
【特許文献２】特開２００４−１０３０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、リファレンス素子を改良して読み出し動作マージンを拡大し、高集積化を図ることができるようにしたＭＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本出願で開示するＭＲＡＭは、ＭＴＪからなるメモリ素子と、Ｐ状態の複数のＭＴＪを直列接続したリファレンス素子とを有するものである。
【発明の効果】
【０００７】
開示したＭＲＡＭにおいては、リファレンス素子をＰ状態のＭＴＪのみで構成しているので、Ｐ状態のＭＴＪとＡＰ状態のＭＴＪとの両方を用いる従来のリファレンス素子に比較し、抵抗値のバラツキの小さなリファレンス素子とすることができる。また、リファレンス素子をＰ状態の複数のＭＴＪを直列接続して構成しているので、リファレンス素子をＰ状態の１個のＭＴＪで構成する場合に比較し、抵抗値のバラツキの半値幅を小さくすることができる。したがって、読み出し動作マージンを拡大し、高集積化を図ることができる。
【０００８】
なお、リファレンス素子の抵抗値を、メモリ素子を構成するＭＴＪのＰ状態の場合の設計抵抗値とＡＰ状態の場合の設計抵抗値との中間値とするよりも、メモリ素子を構成するＭＴＪのＰ状態の場合の抵抗値分布とＡＰ状態の場合の抵抗値分布とを考慮し、メモリ素子を構成するＭＴＪのＰ状態の場合の設計抵抗値側に適切な値だけ寄らせるようにする場合には、読み出し動作マージンを更に拡大し、更なる高集積化を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態の一部分を示す回路図である。
【図２】本発明の第１実施形態が設けるメモリ素子を構成するＭＴＪと同一構造、同一サイズの１０００個のＭＴＪを同一基板に作製した場合のＭＴＪの抵抗値の分布状態例を示す図である。
【図３】図２を概略化した図である。
【図４】本発明の第１実施形態が設けるリファレンス素子の第１構成例を説明するための図である。
【図５】本発明の第１実施形態が設けるリファレンス素子の第２構成例を説明するための図である。
【図６】本発明の第１実施形態が設けるリファレンス素子の第３構成例を説明するための図である。
【図７】本発明の第１実施形態の効果を説明するための表図である。
【図８】本発明の第２実施形態の一部分を示す回路図である。
【図９】本発明の第２実施形態が設けるリファレンス素子の設計抵抗値を８４３Ωとする理由を説明するための図である。
【図１０】本発明の第２実施形態が設けるリファレンス素子の第１構成例を説明するための図である。
【図１１】本発明の第２実施形態が設けるリファレンス素子の第２構成例を説明するための図である。
【図１２】本発明の第２実施形態が設けるリファレンス素子の第３構成例を説明するための図である。
【図１３】本発明の第２実施形態の効果を説明するための表図である。
【図１４】本発明の第３実施形態の一部分を示す回路図である。
【図１５】本発明の第４実施形態の一部分を示す回路図である。
【図１６】従来提案されているＭＲＡＭ用のリファレンス素子の一例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図１〜図１５を参照して、本発明の第１実施形態〜第４実施形態について説明する。本発明は、第１実施形態〜第４実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【００１１】
（第１実施形態）
図１は本発明の第１実施形態の一部分を示す回路図である。図１中、１０は電流センス型のセンスアンプ、１１−１、１１−２、１１−ｎは同一構造、同一サイズのＭＴＪからなるデータ記憶用のメモリ素子である。メモリ素子１１−２、１１−ｎ間に設けられているメモリ素子１１−３〜１１−（ｎ−１）は図示を省略している。メモリ素子１１−１〜１１−ｎの設計抵抗値は、Ｐ状態では５７８Ω、ＡＰ状態では１３５０Ωとされる。
【００１２】
１２はメモリ素子１１−１〜１１−ｎの記憶データを判別するためのリファレンス素子であり、後述するように、Ｐ状態の複数のＭＴＪを直列接続して構成されたものである。リファレンス素子１２の設計抵抗値は９０４Ωとされる。
【００１３】
１３−１はメモリ素子１１−１を選択するためのＮＭＯＳトランジスタからなる選択トランジスタである。メモリ素子１１−２〜１１−ｎのそれぞれに対応して設けられているＮＭＯＳトランジスタからなる選択トランジスタは図示を省略している。１４はリファレンス素子１２を選択するためのＮＭＯＳトランジスタからなる選択トランジスタである。
【００１４】
メモリ素子１１−１は、一端をセンスアンプ１０の第１入力端子１０Ａに接続し、他端を選択トランジスタ１３−１のドレインに接続している。選択トランジスタ１３−１は、ソースをＶｓｓ電源線１５に接続し、ゲートに選択線ＳＬ１を介してオン・オフ制御信号が与えられる。
【００１５】
メモリ素子１１−２〜１１−ｎも、一端をセンスアンプ１０の第１入力端子１０Ａに接続し、他端を、それぞれ対応して設けられている選択トランジスタのドレインに接続している。メモリ１１−２〜１１−ｎに対応して設けられている選択トランジスタは、ソースをＶｓｓ電源線１１に接続し、ゲートに、対応する選択線を介してオン・オフ制御信号が与えられる。
【００１６】
リファレンス素子１２は、一端をセンスアンプ１０の第２入力端子１０Ｂに接続し、他端を選択トランジスタ１４のドレインに接続している。選択トランジスタ１４は、ソースをＶｓｓ電源線１５に接続し、ゲートにリファレンス選択線ＳＬrefを介してオン・オフ制御信号が与えられる。
【００１７】
このように構成された本発明の第１実施形態においては、例えば、メモリ素子１１−１が選択される場合には、選択トランジスタ１３−１、１４がオンとされる。この場合において、メモリ素子１１−１が論理０を記憶し、メモリ素子１１−１の抵抗値＝５７８Ωとされている場合には、メモリ素子１１−１に流れる電流の電流値＞リファレンス素子１２に流れる電流の電流値となる。これに対して、メモリ素子１１−１が論理１を記憶し、メモリ素子１１−１の抵抗値＝１３５０Ωとされている場合には、メモリ素子１１−１に流れる電流の電流値＜リファレンス素子１２に流れる電流の電流値となる。センスアンプは、この電流差を検出してメモリ素子１１−１の記憶データを読み出す。
【００１８】
図２はメモリ素子１１−１〜１１−ｎを構成するＭＴＪと同一構造、同一サイズの１０００個のＭＴＪを同一基板に作製した場合のＭＴＪの抵抗値の分布状態例を示す図である。図３は図２を概略化した図である。図２及び図３において、グラフ２０は、全てのＭＴＪをＰ状態とした場合の抵抗値分布状態を示し、グラフ２１は、全てのＭＴＪをＡＰ状態とした場合の抵抗値分布状態を示している。σは標準偏差である。
【００１９】
本例では、全てのＭＴＪをＰ状態とした場合の抵抗値の平均値（設計値）＝５７８Ω、σ＝２６.７Ω、３σ＝８０.１Ωとなっている。また、全てのＭＴＪをＡＰ状態とした場合の抵抗値の平均値（設計値）＝１３５０Ω、σ＝６６.９Ω、３σ＝２０１Ωとなっている。以下では、全てのＭＴＪをＰ状態とした場合の標準偏差をσ（Ｐ）、全てのＭＴＪをＡＰ状態とした場合の標準偏差をσ（ＡＰ）と記す場合がある。
【００２０】
ここで、ＭＴＪがＰ状態の場合の抵抗値のバラツキ幅と、ＭＴＪがＡＰ状態の場合の抵抗値のバラツキ幅とが全く同じであれば、リファレンス素子１２の抵抗値は、（５７８Ω＋１３５０Ω）／２＝９６４Ωとすれば良い。しかし、Ｐ状態とＡＰ状態では、ＭＴＪの抵抗値のバラツキ幅が異なり、ＡＰ状態の方がバラツキ幅が大きいので、リファレンス素子１２の抵抗値を、ＭＴＪがＰ状態の場合の抵抗値の平均値（設計値、５７８Ω）と、ＭＴＪがＡＰ状態の場合の平均値（設計値、１３５０Ω）の中間値である９６４ΩよりもＰ状態側に寄らせた値とした方が読出し動作マージンを大きくとれる。
【００２１】
例えば、標準偏差σの３倍を無視することができないものとして考慮した場合には、リファレンス素子１２の抵抗値を「５７８Ω＋３σ（Ｐ）＝６５８Ω」と「１３５０Ω−３σ（ＡＰ）＝１１４９Ω」との中間値である９０４Ωに設定すると、読み出し動作マ−ジンを最適とすることができる。
【００２２】
図４はリファレンス素子１２の第１構成例を説明するための図である。（Ａ）はリファレンス素子１２の第１構成例の回路構成、（Ｂ）はメモリ素子１１−１を構成するＭＴＪの平面構成とリファレンス素子１２の第１構成例を構成するＭＴＪの平面構成とを示している。
【００２３】
図４（Ａ）において、２４はリファレンス素子１２の第１構成例である。即ち、リファレンス素子１２の第１構成例２４は、抵抗値を４５２Ωとする同一構造、同一サイズのＰ状態の２個のＭＴＪ２５、２６を直列接続し、合計抵抗値を９０４Ωとするものである。
【００２４】
図４（Ｂ）において、２７はメモリ素子１１−１を構成するＭＴＪである。メモリ素子１１−１を構成するＭＴＪ２７の平面サイズを１００ｎｍ×２００ｎｍとすると、リファレンス素子１２の第１構成例２４を構成するＭＴＪ２５、２６は、その面積をメモリ素子１１−１を構成するＭＴＪ２７の１.２８倍とし、例えば、その平面サイズを１００ｎｍ×２５６ｎｍとすれば足りる。
【００２５】
図５はリファレンス素子１２の第２構成例を説明するための図である。（Ａ）はリファレンス素子１２の第２構成例の回路構成、（Ｂ）はメモリ素子１１−１を構成するＭＴＪの平面構成とリファレンス素子１２の第２構成例を構成するＭＴＪの平面構成とを示している。
【００２６】
図５（Ａ）において、３０はリファレンス素子１２の第２構成例である。即ち、リファレンス素子１２の第２構成例３０は、抵抗値を約３０１Ωとする同一構造、同一サイズのＰ状態の３個のＭＴＪ３１〜３３を直列接続し、合計抵抗値を約９０４Ωとするものである。リファレンス素子１２の第２構成例３０を構成するＭＴＪ３１〜３３は、その面積をメモリ素子１１−１を構成するＭＴＪ２７の１.９２倍とし、図５（Ｂ）にＭＴＪ３１を代表して示すように、例えば、その平面サイズを１３８ｎｍ×２７６ｎｍとすれば足りる。
【００２７】
図６はリファレンス素子１２の第３構成例を説明するための図である。（Ａ）はリファレンス素子１２の第３構成例の回路構成、（Ｂ）はメモリ素子１１−１を構成するＭＴＪの平面構成とリファレンス素子１２の第３構成例を構成するＭＴＪの平面構成とを示している。
【００２８】
図６（Ａ）において、３６はリファレンス素子１２の第３構成例である。即ち、リファレンス素子１２の第３構成例３６は、抵抗値を２２６Ωとする同一構造、同一サイズのＰ状態の４個のＭＴＪ３７〜４０を直列接続し、合計抵抗値を９０４Ωとするものである。リファレンス素子１２の第３構成例３６を構成するＭＴＪ３７〜４０は、その面積をメモリ素子１１−１を構成するＭＴＪ２７の２.５６倍とし、図６（Ｂ）にＭＴＪ３７を代表して示すように、例えば、その平面サイズを１６０ｎｍ×３２０ｎｍとすれば足りる。
【００２９】
図７は本発明の第１実施形態の効果を説明するための表図である。図７に示すように、リファレンス素子１２を図１６に示す従来構成とした場合には、σ＝３６Ω、３σ＝１０８Ωとなるが、リファレンス素子１２の第１構成例２４の場合には、σ＝２９.５Ω、３σ＝８８.５Ω、リファレンス素子１２の第２構成例３０の場合には、σ＝２４Ω、３σ＝７２Ω、リファレンス素子１２の第３構成例３６の場合には、σ＝２０.８Ω、３σ＝６２.５Ωとなる。即ち、リファレンス素子１２の第１構成例２４、第２構成例３０又は第３構成例３６による場合には、リファレンス素子１２を図１６に示す従来構成とした場合に比較し、抵抗値のバラツキ幅を小さくすることができる。
【００３０】
なお、リファレンス素子１２を１個のＭＴＪで構成する場合には、その面積をメモリ素子１１−１を構成するＭＴＪ２７の０.６４倍とすれば足りるが、σ＝４１.８Ω、３σ＝１２５Ωとなり、リファレンス素子１２を図１６に示す従来構成とする場合よりも、抵抗値のバラツキ幅が大きくなってしまう。
【００３１】
以上のように、本発明の第１実施形態によれば、リファレンス素子１２をＰ状態のＭＴＪのみで構成しているので、Ｐ状態のＭＴＪとＡＰ状態のＭＴＪとの両方を用いる図１６に示す従来のリファレンス素子に比較し、抵抗値分布におけるバラツキ幅を小さくすることができる。また、リファレンス素子１２をＰ状態の複数のＭＴＪを直列接続して構成しているので、リファレンス素子をＰ状態の１個のＭＴＪで構成する場合に比較し、抵抗値分布におけるバラツキ幅を小さくすることができる。したがって、読み出し動作マージンを拡大し、高集積化を図ることができる。
【００３２】
また、本発明の第１実施形態によれば、リファレンス素子１２の抵抗値を「メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＰ状態の場合の抵抗値の平均値（設計値、５７８Ω）＋３σ（Ｐ）」と「メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＡＰ状態の場合の抵抗値の平均値（設計値、１３５０Ω）−３σ（ＡＰ）」との中間値である９０４Ωに設定しているので、読み出し動作マージンの最適化を図ることができる。この点からも、読み出し動作マージンを拡大し、高集積化を図ることができる。
【００３３】
また、本発明の第１実施形態によれば、リファレンス素子１２をＰ状態のＭＴＪのみで形成しているので、ＡＰ状態のＭＴＪのみでリファレンス素子を形成する場合に比べて、おおよそ半分の面積で足り、小面積化に寄与することができる。
【００３４】
（第２実施形態）
図８は本発明の第２実施形態の一部分を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態が設けるリファレンス素子１２の代わりに、Ｐ状態の複数のＭＴＪを直列接続して設計抵抗値を８４３Ωとするリファレンス素子４３を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００３５】
本発明の第２実施形態は、リファレンス素子の抵抗値の決定に、メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＰ状態の場合の抵抗値分布及びＡＰ状態の場合の抵抗値分布における標準偏差の６倍を無視することができないものとして考慮したものである。ＭＲＡＭにおいては、記憶ビット数が増大すると、不良率が高くなる。例えば、５００ビット級のＭＲＡＭであれば、メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＰ状態の場合の抵抗値分布及びＡＰ状態の場合の抵抗値分布における標準偏差の３倍を考慮すれば足りるが、１００Ｍビット級になると、標準偏差の６倍を考慮する必要がある。本発明の第２実施形態は、この要請に応えるものである。
【００３６】
図９はリファレンス素子の設計抵抗値を８４３Ωとする理由を説明するための図であり、メモリ素子１１−１〜１１−ｎを構成するＭＴＪと同一構造、同一サイズの１０００個のＭＴＪを同一基板に作製した場合のＭＴＪの抵抗値の分布状態と、ＭＴＪからなるリファレンス素子を１０００個、同一基板に作製した場合のリファレンス素子の抵抗値の分布状態を示している。
【００３７】
図９中、グラフ２０は、前述したように、全てのＭＴＪをＰ状態とした場合の抵抗値分布状態を示している。グラフ２１は、前述したように、全てのＭＴＪをＡＰ状態とした場合の抵抗値分布状態を示している。グラフ４５は、リファレンス素子の抵抗値分布状態を示している。本例では、全てのＭＴＪをＰ状態とした場合の抵抗値の平均値（設計値）＝５７８Ω、σ＝２６.７Ω、６σ＝１６０Ωとなっている。また、全てのＭＴＪをＡＰ状態とした場合の抵抗値の平均値（設計値）＝１３５０Ω、σ＝６６.９Ω、６σ＝４０２Ωとなっている。
【００３８】
ここで、標準偏差σの６倍を考慮した場合には、リファレンス素子の抵抗値を、（５７８Ω＋１３５０Ω）／２＝９６４Ωとするよりも、「５７８Ω＋６σ（Ｐ）＝７３８Ω」と「１３５０Ω−６σ（ＡＰ）＝９４８Ω」との中間値である８４３Ωに設定する方が、読み出し動作マ−ジンを最適とすることができる。
【００３９】
図１０はリファレンス素子４３の第１構成例を説明するための図である。（Ａ）はリファレンス素子４３の第１構成例の回路構成、（Ｂ）はメモリ素子１１−１を構成するＭＴＪの平面構成とリファレンス素子４３の第１構成例を構成するＭＴＪの平面構成とを示している。
【００４０】
図１０（Ａ）において、４７はリファレンス素子４３の第１構成例である。即ち、リファレンス素子４３の第１構成例４７は、抵抗値を４２１.５Ωとする同一構造、同一サイズのＰ状態の２個のＭＴＪ４８、４９を直列接続し、合計抵抗値を８４３Ωとするものである。リファレンス素子４３の第１構成例４７を構成するＭＴＪ４８、４９は、その面積をメモリ素子１１−１を構成するＭＴＪ２７の１.３７倍とし、図１０（Ｂ）にＭＴＪ４８を代表して示すように、例えば、その平面サイズを１００ｎｍ×２７４ｎｍとすれば足りる。
【００４１】
図１１はリファレンス素子４３の第２構成例を説明するための図である。（Ａ）はリファレンス素子４３の第２構成例の回路構成、（Ｂ）はメモリ素子１１−１を構成するＭＴＪの平面構成とリファレンス素子４３の第２構成例を構成するＭＴＪの平面構成とを示している。
【００４２】
図１１（Ａ）において、５３はリファレンス素子４３の第２構成例である。即ち、リファレンス素子４３の第２構成例５３は、抵抗値を２８１Ωとする同一構造、同一サイズのＰ状態の３個のＭＴＪ５４〜５６を直列接続し、合計抵抗値を８４３Ωとするものである。リファレンス素子４３の第２構成例５３を構成するＭＴＪ５４〜５６は、その面積をメモリ素子１１−１を構成するＭＴＪ２７の２.０６倍とし、図１１（Ｂ）にＭＴＪ５４を代表して示すように、例えば、その平面サイズを１３８ｎｍ×２７６ｎｍとすれば足りる。
【００４３】
図１２はリファレンス素子４３の第３構成例を説明するための図である。（Ａ）はリファレンス素子４３の第３構成例の回路構成、（Ｂ）はメモリ素子１１−１を構成するＭＴＪの平面構成とリファレンス素子４３の第３構成例を構成するＭＴＪの平面構成とを示している。
【００４４】
図１２（Ａ）において、５９はリファレンス素子４３の第３構成例である。即ち、リファレンス素子４３の第３構成例５９は、抵抗値を約２１１Ωとする同一構造、同一サイズのＰ状態の４個のＭＴＪ６０〜６３を直列接続し、合計抵抗値を８４３Ωとするものである。リファレンス素子４３の第３構成例５９を構成するＭＴＪ６０〜６３は、その面積をメモリ素子１１−１を構成するＭＴＪ２７の２.７４倍とし、図１２（Ｂ）にＭＴＪ６０を代表して示すように、例えば、その平面サイズを１６６ｎｍ×３３１ｎｍとすれば足りる。
【００４５】
図１３は本発明の第２実施形態の効果を説明するための表図である。図１３に示すように、リファレンス素子４３を図１６に示す従来構成とした場合には、σ＝３６Ω、６σ＝２１６Ωとなるが、リファレンス素子４３の第１構成例４７の場合には、σ＝２７.６Ω、６σ＝１６５Ω、リファレンス素子４３の第２構成例５３の場合には、σ＝２２.７Ω、６σ＝１３６Ω、リファレンス素子４３の第３構成例５９の場合には、σ＝１９.８Ω、６σ＝１１８Ωとなる。即ち、リファレンス素子４３の第１構成例４７、第２構成例５３又は第３構成例５９による場合には、リファレンス素子４３を図１６に示す従来構成とした場合に比較し、抵抗値のバラツキ幅を小さくすることができる。
【００４６】
なお、リファレンス素子４３を１個のＭＴＪで構成する場合には、その面積をメモリ素子１１−１を構成するＭＴＪ２７の０.６９倍とすれば足りるが、σ＝３９Ω、６σ＝２３４Ωとなり、リファレンス素子４３を図１６に示す従来構成とする場合よりも、抵抗値のバラツキ幅が大きくなってしまう。
【００４７】
以上のように、本発明の第２実施形態によれば、リファレンス素子４３をＰ状態のＭＴＪのみで構成しているので、Ｐ状態のＭＴＪとＡＰ状態のＭＴＪとの両方を用いる図１６に示す従来のリファレンス素子に比較し、抵抗値分布におけるバラツキ幅を小さくすることができる。また、リファレンス素子４３をＰ状態の複数のＭＴＪを直列接続して構成しているので、リファレンス素子をＰ状態の１個のＭＴＪで構成する場合に比較し、抵抗値分布におけるバラツキ幅を小さくすることができる。したがって、読み出し動作マージンを拡大し、高集積化を図ることができる。
【００４８】
また、本発明の第２実施形態によれば、リファレンス素子４３の抵抗値を「メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＰ状態の場合の抵抗値の平均値（設計値、５７８Ω）＋６σ（Ｐ）」と「メモリ素子１１−１〜１１−ｎを構成するＭＴＪがＡＰ状態の場合の抵抗値の平均値（設計値、１３５０Ω）−６σ（ＡＰ）」との中間値である８４３Ωに設定しているので、読み出し動作マージンの最適化を図ることができる。この点からも、読み出し動作マージンを拡大し、高集積化を図ることができる。
【００４９】
なお、メモリ素子を構成するＭＴＪがＰ状態の場合の設計抵抗値をＲ（Ｐ）、メモリ素子を構成するＭＴＪがＡＰ状態の場合の設計抵抗値をＲ（ＡＰ）とし、また、メモリ素子を構成するＭＴＪがＰ状態の場合の抵抗値分布とＡＰ状態の場合の抵抗値分布とが重ならない範囲で、ｍを１.５以上の実数とすると、リファレンス素子の設計抵抗値を、Ｒ（Ｐ）＋ｍ×σ（Ｐ）＋［｛Ｒ（ＡＰ）−ｍ×σ（ＡＰ）｝−｛Ｒ（Ｐ）＋ｍ×σ（Ｐ）｝］／２とすることが、読み出し動作マージンの向上化に最適である。
【００５０】
また、本発明の第２実施形態によれば、リファレンス素子１２をＰ状態のＭＴＪのみで形成しているので、ＡＰ状態のＭＴＪのみでリファレンス素子を形成する場合に比べて、おおよそ半分の面積で足り、小面積化に寄与することができる。
【００５１】
（第３実施形態）
図１４は本発明の第３実施形態の一部分を示す回路図である。本発明の第３実施形態においては、選択トランジスタ１３−１、１４はロウセレクタトランジスタとして機能する。メモリ素子１１−２〜１１−ｎに対応して設けられている選択トランジスタも同様である。ロウセレクタトランジスタ１３−１のゲートにはロウ選択線ＳＬrow−１を介してオン・オフ制御信号が与えられる。メモリ素子１１−２〜１１−ｎに対応して設けられているロウセレクタトランジスタのゲートには、図示しないロウ選択線ＳＬrow−２〜ＳＬrow−ｍを介してオン・オフ制御信号が与えられる。ロウセレクタトランジスタ１４のゲートにはリファレンス・ロウ選択線ＳＬrow−refを介してオン・オフ制御信号が与えられる。
【００５２】
また、センスアンプ１０の第１入力端子１０Ａとメモリ素子１１−１〜１１−ｎとの間にカラムセレクタトランジスタ６６−１が設けられている。即ち、カラムセレクタトランジスタ６６−１は、ドレインをセンスアンプ１０の第１入力端子１０Ａに接続し、ソースをメモリ素子１１−１〜１１−ｎの一端に接続し、ゲートにカラム選択線ＳＬcolumn-１を介してオン・オフ制御信号が与えられる。
【００５３】
また、センスアンプ１０の第２入力端子１０Ｂとリファレンス素子１２との間にカラムセレクタトランジスタ６７が設けられている。即ち、カラムセレクタトランジスタ６７は、ドレインをセンスアンプ１０の第２入力端子１０Ｂに接続し、ソースをリファレンス素子１２の一端に接続し、ゲートにリファレンス・カラム選択線ＳＬcolumn-refを介してオン・オフ制御信号が与えられる。
【００５４】
また、センスアンプ１０の第１入力端子１０Ａには、カラムセレクタトランジスタ６６−２〜６６−ｍのドレインが接続されている。カラムセレクタトランジスタ６６−２〜６６−ｍのソース側には、カラムセレクタトランジスタ６６−１のソース側の回路と同様の回路が設けられている。このように構成された本発明の第３実施形態においては、例えば、メモリ素子１１−１が選択される場合には、ロウセレクタトランジスタ１３−１、１４及びカラムセレクタトランジスタ６６−１、６７がオンとされる。
【００５５】
本発明の第３実施形態においても、本発明の第１実施形態と同様に、リファレンス素子１２を図４に示す第１構成例２４、図５に示す第２構成例３０又は図６に示す第３構成例３６と同様の構成とすることにより、読み出し動作マージンを拡大し、高集積化を図ることができる。なお、リファレンス素子１２の代わりに、本発明の第２実施形態が備えるリファレンス素子４３を設けるようにしても良い。この場合、本発明の第２実施形態と同様に、リファレンス素子４３を図１０に示す第１構成例４７、図１１に示す第２構成例５３又は図１２に示す第３構成例５９と同様の構成とすることにより、読み出し動作マージンを拡大し、高集積化を図ることができる。
【００５６】
（第４実施形態）
図１５は本発明の第４実施形態の一部分を示す回路図である。本発明の第４実施形態においては、図３に示す電流センス型のセンスアンプ１０の代わりに、電圧センス型のセンスアンプ７０が設けられている。カラムセレクタトランジスタ６６−１、６７のドレインは、正の電源電圧Ｖｄｄを供給するＶｄｄ電源線７１に接続されている。
【００５７】
そして、カラムセレクタトランジスタ６６−１のソースとメモリ素子１１−１〜１１−ｎとの間のノード７２−１がセンスアンプ７０の第１入力端子７０Ａに接続され、カラムセレクタトランジスタ６７のソースとリファレンス素子１２との間のノード７３がセンスアンプ７０の第２入力端子７０Ｂに接続されている。その他については、本発明の第３実施形態と同様に構成されている。
【００５８】
このように構成された本発明の第４実施形態においては、例えば、メモリ素子１１−１が選択される場合には、カラムセレクタトランジスタ６６−１、６７及びロウセレクタトランジスタ１３−１、１４がオンとされる。この場合、ノード７２−１の電位は、カラムセレクタトランジスタ６６−１のオン抵抗値と、メモリ素子１１−１の抵抗値と、ロウセレクタトランジスタ１３−１のオンＮ抵抗値とで決まる電位となる。また、ノード７３の電位は、カラムセレクタトランジスタ６７のオン抵抗値と、リファレンス素子１２の抵抗値と、ビット線トランジスタ１５のオン抵抗値とで決まる電位となる。
【００５９】
本発明の第４実施形態においても、本発明の第１実施形態と同様に、リファレンス素子１２を図４に示す第１構成例２４、図５に示す第２構成例３０又は図６に示す第３構成例３６と同様の構成とすることにより、読み出し動作マージンを拡大し、高集積化を図ることができる。なお、リファレンス素子１２の代わりに、本発明の第２実施形態が備えるリファレンス素子４３を設けるようにしても良い。この場合、本発明の第２実施形態と同様に、リファレンス素子４３を図１０に示す第１構成例４３、図１１に示す第２構成例５３又は図１２に示す第３構成例５９と同様の構成とすることにより、読み出し動作マージンを拡大し、高集積化を図ることができる。
【符号の説明】
【００６０】
１〜４…ＭＴＪ
１０…センスアンプ
１１−１、１１−２、１１−ｎ…メモリ素子
１２…リファレンス素子
１３−１…選択トランジスタ又はロウセレクタトランジスタ
１４…選択トランジスタ又はロウセレクタトランジスタ
１５…Ｖｓｓ電源線
２０、２１…グラフ
２４…リファレンス素子
２５〜２７…ＭＴＪ
３０…リファレンス素子
３１〜３３…ＭＴＪ
３６…リファレンス素子
３７〜４０…ＭＴＪ
４３…リファレンス素子
４５…グラフ
４７…リファレンス素子
４８、４９…ＭＴＪ
５３…リファレンス素子
５４〜５６…ＭＴＪ
５９…リファレンス素子
６０〜６３…ＭＴＪ
６６−１、６６−２、６６−ｍ、６７…カラムセレクタトランジスタ
７０…センスアンプ
７１…Ｖｄｄ電源線
７２−１、７３…ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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