(57)【要約】【課題】クロック信号の多重反射による振幅の暴れを抑制して、安定動作させる。【解決手段】第１シフト回路１１と第２シフト回路１２の各ラッチ回路にクロック信号を供給させるためのクロック供給回路２５を形成する第１〜第４伝送線路２６〜２９のうち、第２伝送線路２７の線路導体の中間部とアースの間および第３伝送線路２８の線路導体の中間部とアースの間に、各ラッチ回路の入力容量ＣＬのほぼ２倍の値で、その線路導体の半分の長さのインダクタンス分をＬとして、  特性インピーダンス（Ｚ）＝√（Ｌ／Ｃ）の関係を満たす容量Ｃのコンデンサ２７ａを接続し、さらに、第４伝送線路２９を前記特性インピーダンスに等しい抵抗Ｒで終端することにより、クロック信号の多重反射を抑圧した。【選択図】図１
2010226626.tif 000002
【特許請求の範囲】
【請求項１】
ＮＲＺ形式の第１の入力データ信号と、該第１の入力データ信号のビットレートに対応した周波数のクロック信号とを受け、該クロック信号の一方のレベル遷移タイミングに前記第１の入力データ信号をラッチする第１ラッチ回路（１１ａ）と、前記第１ラッチ回路のラッチデータと、前記クロック信号とを受け、該クロック信号の前記他方のレベル遷移タイミングに前記第１ラッチ回路のラッチデータをラッチする第２ラッチ回路（１１ｂ）とからなり、前記第１の入力データ信号と同一符号列で、前記クロック信号の前記他方のレベル遷移タイミングにデータ切替タイミングが一致するようにシフトされた第１のシフトデータ信号を出力する第１シフト回路（１１）と、
前記第１の入力データ信号に同期したＮＲＺ形式の第２の入力データ信号と、前記クロック信号とを受け、該クロック信号の前記一方のレベル遷移タイミングに前記第２の入力データ信号をラッチする第３ラッチ回路（１２ａ）と、該第３ラッチ回路のラッチデータと、前記クロック信号とを受け、該クロック信号の前記他方のレベル遷移タイミングに前記第３ラッチ回路のラッチデータをラッチする第４ラッチ回路（１２ｂ）と、該第４ラッチ回路のラッチデータと、前記クロック信号とを受け、該クロック信号の前記一方のレベル遷移タイミングに前記第４ラッチ回路のラッチデータをラッチする第５ラッチ回路（１２ｃ）とからなり、前記第２の入力データ信号と同一符号列で、前記クロック信号の前記一方のレベル遷移タイミングにデータ切替タイミングが一致するようにシフトされた第２のシフトデータ信号を出力する第２シフト回路（１２）と、
前記１シフト回路から出力される第１のシフトデータ信号と、前記第２シフト回路から出力される第２のシフトデータ信号と、前記クロック信号とを受け、該クロック信号が前記他方のレベル遷移タイミングから前記一方のレベル遷移タイミングになるまでの期間は、前記第１のシフトデータ信号を出力させ、前記クロック信号が前記一方のレベル遷移タイミングから前記他方のレベル遷移タイミングになるまでの期間は、前記第２のシフトデータ信号を出力させる選択スイッチ（１３）と、
前記クロック信号を、前記第１シフト回路と第２シフト回路の各ラッチ回路および前記選択スイッチに与えるクロック供給回路（２５）とからなるマルチプレクサにおいて、
前記クロック供給回路は、
入力されたクロック信号を受けるエミッタフォロア回路（１７）と、
前記エミッタフォロア回路から出力されたクロック信号を所定距離伝送して、前記第１シフト回路の第１ラッチ回路および前記第２シフト回路の第３ラッチ回路に共通に与えるの第１伝送線路（２６）と、
前記第１伝送線路から受けたクロック信号を所定距離伝送して、前記第１シフト回路の第２ラッチ回路および前記第２シフト回路の第４ラッチ回路に共通に与える第２伝送線路（２７）と、
前記第２伝送線路から受けたクロック信号を所定距離伝送して、前記第２シフト回路の第５ラッチ回路に与える第３伝送線路（２８）と、
前記第３伝送線路から受けたクロック信号を所定距離伝送して、前記選択スイッチに与える第４伝送線路（２９）とからなり、
前記第１〜第４伝送線路のうち、少なくとも前記第２伝送線路の線路導体の中間部とアースの間および第３伝送線路の線路導体の中間部とアースの間に、前記各ラッチ回路の入力容量のほぼ２倍の値であり、その線路導体の半分の長さのインダクタンス分をＬとして、
特性インピーダンス（Ｚ）＝√（Ｌ／Ｃ）
の関係を満たす容量Ｃのコンデンサが接続され、
さらに、前記第４伝送線路が前記特性インピーダンスに等しい抵抗で終端されていることを特徴とするマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
所定ビットレートで２系列に入力される２値のデータ信号を、１系列のデータ信号に多重化して２倍のビットレートで出力するマルチプレクサにおいて、多重化に用いるクロック信号の伝送路の多重反射を防止するための技術に関する。
【背景技術】
【０００２】
マルチプレクサは、一般的に複数Ｍの系列の（０、１）の２値のデータ信号をスイッチ回路に入力し、入力するデータ信号のビットレートのＭ倍の速度でデータ信号を順次選択して１系列のデータ信号に多重化しているが、入力するデータ信号のビットレートが数１０Ｇｂ／ｓの高速になると位相余裕がなくなり、データ信号の変化に対してスイッチによる選択動作のタイミングずれが生じ、正しく多重化できなくなる。
【０００３】
この問題を解決する方式として、入力系列数Ｍを２に限定し、且つその２つのデータ信号の一方の位相を他方に対して１８０度遅延させ、各データ信号の変化に対してスイッチによる選択動作のタイミングを合わせることで位相余裕を与える方式のものがあった。
【０００４】
図６は、上記方式のマルチプレクサ１０の基本構成を示すものである。
このマルチプレクサ１０は、図７の（ａ）に示すように、ＮＲＺ形式で入力されるビットデータｄａ１、ｄａ２、……からなる入力データ信号Ｄａを、第１シフト回路１１を構成する２段縦列に接続されたラッチ回路１１ａ、１１ｂの初段に与え、図７の（ｂ）に示すように、入力データ信号Ｄａと同一ビットレートでＮＲＺ形式で入力されるビットデータｄｂ１、ｄｂ２、……からなる入力データ信号Ｄｂを、第２シフト回路１２を構成する３段縦列に接続されたラッチ回路１２ａ〜１２ｃの初段に与えている。
【０００５】
クロック供給回路１５は、図７の（ｃ）に示すように、入力データ信号Ｄａ、Ｄｂのビットレートに等しい周波数のクロック信号ＣＫを受けて、各ラッチ回路１１ａ、１１ｂ、１２ａ〜１２ｃに供給する。なお、ここではクロック供給回路１５が供給するクロック信号をＣＫ１〜ＣＫ４と区別しているが、基本的には同等であり、以下の説明でも区別しないで単にクロック信号ＣＫと記す場合がある。
【０００６】
ここで、ラッチ回路１１ａ、１２ａ、１２ｃは、入力されるクロック信号ＣＫの一方のレベル遷移タイミング（例えば立ち上がり）でデータ信号をラッチし、ラッチ回路１１ｂ、１２ｂは、クロック信号ＣＫの他方のレベル遷移タイミング（例えば立ち下がり）でデータ信号をラッチする。
【０００７】
したがって、図７の（ａ）、（ｂ）のように、データ信号Ｄａ、Ｄｂが同期状態（データの切り替わりタイミングが互いに等しい状態）で入力された場合、第１シフト回路１１のラッチ回路１１ｂからは、図７の（ｄ）のように、データの切り替わりタイミングが、クロック信号ＣＫの立ち下がりタイミングに一致した第１のシフトデータ信号Ｄａ′が出力され、第２シフト回路１２のラッチ回路１２ｃからは、図７の（ｅ）のように、データの切り替わりタイミングが、クロック信号ＣＫの立ち上がりタイミングに一致した第２のシフトデータ信号Ｄｂ′が出力されることになり、両シフトデータ信号Ｄａ′、Ｄｂ′の切り替わりタイミングはクロック半周期分（１８０度）ずれることになる。
【０００８】
この切り替わりタイミングが１８０度ずれた２系統のシフトデータ信号Ｄａ′、Ｄｂ′は２対１の選択スイッチ１３に入力される。
【０００９】
選択スイッチ１３は、図７の（ｆ）のように、クロック信号ＣＫがハイレベルの期間は第１のシフトデータ信号Ｄａ′を選択出力し、クロック信号ＣＫがローレベルの期間は第２のシフトデータ信号Ｄｂ′を選択出力する。これにより、入力データ信号Ｄａ、Ｄｂを多重化した信号Ｄｘが、入力ビットレートの２倍のビットレートで出力される。
【００１０】
なお、上記のように、２系統の入力データ信号を異なる段数のラッチを経由してその切り替わりタイミングをクロックの半周期分ずらし、スイッチで選択する構成のマルチプレクサは、例えば次の非特許文献１に開示されている。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Behzad Razavi著,”Design of Integrated Circuits of OpticalCommunication”pp.333-340,McGRAW-Hill2003年発行
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記のように、２系統の入力データ信号を異なる段数のラッチを経由してその切り替わりタイミングをクロックの半周期分ずらし、スイッチで選択する構成のマルチプレクサでは、クロック信号ＣＫを供給するラインの配線長が必然的に長くなり、その影響で多重反射が起こり、高速動作時に不安定になる。
【００１３】
この点について実際の回路を示して説明する。
図８は、上記構成のマルチプレクサを、実際にＩＣ化した場合におけるクロック供給回路１５のより具体的な回路、即ち、各ラッチ回路および選択スイッチが、差動型（反転２相型）のデータ信号、クロック信号を扱うように構成されている場合を示している。
【００１４】
このクロック供給回路１５は、外部からシングルエンド入力されたクロック信号ＣＫを差動出力型のバッファ１６で受け、そのバッファ１６から互いに位相反転したクロック信号をエミッタフォロア回路１７のトランジスタ１７ａ、１７ｂに入力し、その各エミッタから出力されるクロック信号ＣＫ０、ＣＫ０′を前記した各ラッチ回路１１ａ、１１ｂ、１２ａ〜１２ｃに供給する。
【００１５】
各ラッチ回路１１ａ、１１ｂ、１２ａ〜１２ｃおよび選択スイッチ１３は、エミッタ接続（あるいはソース接続）されたペアトランジスタを３組用いて構成された差動入力・差動出力型の所謂ギルバートセル回路（具体的な回路構成については後述する）により構成されている。また、トランジスタ１７ａ、１７ｂのエミッタには、５０Ωの抵抗Ｒが接続されている。
【００１６】
ここで、前記したように、データ信号をラッチして後段へシフトする回路構成上、クロック信号を伝送するラインの配線長が長くなるので、エミッタフォロア回路１７からラッチ回路１１ａ、１２ａの間、各ラッチ回路の間およびラッチ回路１２ｃから選択スイッチ１３の間を、所定インピーダンス（例えば１２０Ω）のマイクロストリップ線路を用いて中継接続している。マイクロストリップ線路は、基板の一面側に所定幅の線路導体が形成され、反対面にアース導体が形成されたものであり、図８の回路図では、各マイクロストリップ線路を構成する線路導体Ｕ１〜Ｕ４、Ｕ１′〜Ｕ４′のみを示している。
【００１７】
上記マイクロストリップ線路を形成している基板を、例えば誘電率１２．４、厚さ１３０μｍのＩｎＰ（インジウム・リン）とすると、設計上の各線路導体幅は５μｍとなり、回路構成上必要な線路導体Ｕ１〜Ｕ３、Ｕ１′〜Ｕ３′の長さはおよそ８０μｍで、ラッチ回路１２ｃから選択スイッチ１３の間を接続する線路導体Ｕ４、Ｕ４′の長さは２５μｍとなる。
【００１８】
上記条件で、図８に示した各ノードにおけるクロック信号ＣＫ０〜ＣＫ４の周波数に対する振幅変化を求めると図９の結果が得られた。
【００１９】
この図から、２段目以降のクロック信号の振幅がおよそ４０ＧＨｚ付近にピークをもち、且つそのピークが後段ほど大きいことがわかる。特に、３段目と４段目の振幅は、周波数が低い（１０ＧＨｚ）のときの振幅の２倍以上に上昇しており、全体的にみても１３００ｍＶ〜１８０ｍＶの広い範囲でばらついており、クロック信号の反射によって回路動作が不安定になっていることがわかる。
【００２０】
この振幅の大きな暴れは、クロック信号の多重反射によるものと考えられ、上記のように、５０Ωを負荷抵抗とするエミッタフォロア回路１７から各ラッチ回路を経て選択スイッチ１３に至るクロック信号の伝送線路では、ばらつきのない特性を得ることが難しいことがわかる。
【００２１】
本発明は、この問題を解決し、クロック信号の多重反射による振幅の暴れを抑制して、安定動作させることができるマルチプレクサを提供することを目的としている。
【課題を解決するための手段】
【００２２】
前記目的を達成するために、本発明のマルチプレクサは、
ＮＲＺ形式の第１の入力データ信号と、該第１の入力データ信号のビットレートに対応した周波数のクロック信号とを受け、該クロック信号の一方のレベル遷移タイミングに前記第１の入力データ信号をラッチする第１ラッチ回路（１１ａ）と、前記第１ラッチ回路のラッチデータと、前記クロック信号とを受け、該クロック信号の前記他方のレベル遷移タイミングに前記第１ラッチ回路のラッチデータをラッチする第２ラッチ回路（１１ｂ）とからなり、前記第１の入力データ信号と同一符号列で、前記クロック信号の前記他方のレベル遷移タイミングにデータ切替タイミングが一致するようにシフトされた第１のシフトデータ信号を出力する第１シフト回路（１１）と、
前記第１の入力データ信号に同期したＮＲＺ形式の第２の入力データ信号と、前記クロック信号とを受け、該クロック信号の前記一方のレベル遷移タイミングに前記第２の入力データ信号をラッチする第３ラッチ回路（１２ａ）と、該第３ラッチ回路のラッチデータと、前記クロック信号とを受け、該クロック信号の前記他方のレベル遷移タイミングに前記第３ラッチ回路のラッチデータをラッチする第４ラッチ回路（１２ｂ）と、該第４ラッチ回路のラッチデータと、前記クロック信号とを受け、該クロック信号の前記一方のレベル遷移タイミングに前記第４ラッチ回路のラッチデータをラッチする第５ラッチ回路（１２ｃ）とからなり、前記第２の入力データ信号と同一符号列で、前記クロック信号の前記一方のレベル遷移タイミングにデータ切替タイミングが一致するようにシフトされた第２のシフトデータ信号を出力する第２シフト回路（１２）と、
前記１シフト回路から出力される第１のシフトデータ信号と、前記第２シフト回路から出力される第２のシフトデータ信号と、前記クロック信号とを受け、該クロック信号が前記他方のレベル遷移タイミングから前記一方のレベル遷移タイミングになるまでの期間は、前記第１のシフトデータ信号を出力させ、前記クロック信号が前記一方のレベル遷移タイミングから前記他方のレベル遷移タイミングになるまでの期間は、前記第２のシフトデータ信号を出力させる選択スイッチ（１３）と、
前記クロック信号を、前記第１シフト回路と第２シフト回路の各ラッチ回路および前記選択スイッチに与えるクロック供給回路（２５）とからなるマルチプレクサにおいて、
前記クロック供給回路は、
入力されたクロック信号を受けるエミッタフォロア回路（１７）と、
前記エミッタフォロア回路から出力されたクロック信号を所定距離伝送して、前記第１シフト回路の第１ラッチ回路および前記第２シフト回路の第３ラッチ回路に共通に与えるの第１伝送線路（２６）と、
前記第１伝送線路から受けたクロック信号を所定距離伝送して、前記第１シフト回路の第２ラッチ回路および前記第２シフト回路の第４ラッチ回路に共通に与える第２伝送線路（２７）と、
前記第２伝送線路から受けたクロック信号を所定距離伝送して、前記第２シフト回路の第５ラッチ回路に与える第３伝送線路（２８）と、
前記第３伝送線路から受けたクロック信号を所定距離伝送して、前記選択スイッチに与える第４伝送線路（２９）とからなり、
前記第１〜第４伝送線路のうち、少なくとも前記第２伝送線路の線路導体の中間部とアースの間および第３伝送線路の線路導体の中間部とアースの間に、前記各ラッチ回路の入力容量のほぼ２倍の値であり、その線路導体の半分の長さのインダクタンス分をＬとして、
特性インピーダンス（Ｚ）＝√（Ｌ／Ｃ）
の関係を満たす容量Ｃのコンデンサが接続され、
さらに、前記第４伝送線路が前記特性インピーダンスに等しい抵抗で終端されていることを特徴とする。
【発明の効果】
【００２３】
上記のように構成したので、各ラッチ回路に与えるクロック信号の多重反射による振幅の暴れが抑制され、高い周波数領域でも安定動作させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態の全体構成図
【図２】差動型の実施形態のクロック供給回路の構成図
【図３】ギルバートセルを用いたラッチ回路の構成例を示す図
【図４】ギルバートセルを用いた選択スイッチの構成例を示す図
【図５】実施形態の特性図
【図６】マルチプレクサの基本構成図
【図７】マルチプレクサの動作説明図
【図８】クロック供給回路の従来回路
【図９】従来のクロック供給回路の特性図
【発明を実施するための形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したマルチプレクサ２０の全体構成を示し、図２は、差動型のクロック供給回路の詳細を示している。
【００２６】
このマルチプレクサ２０の全体構成は、図１に示しているように第１シフト回路１１、第２シフト回路１２、選択スイッチ１３およびクロック供給回路２５により構成されている。なお、この全体構成の説明では、データ信号やクロック信号がシングルエンド（単相）の場合と差動型（反転二相型）の区別なく概念的に示すものとする。
【００２７】
第１シフト回路１１は、第１ラッチ回路１１ａと第２ラッチ回路１１ｂとが縦列接続されて構成されている。
【００２８】
第１ラッチ回路１１ａは、ＮＲＺ形式の第１の入力データ信号Ｄａとその第１の入力データ信号Ｄａのビットレートに対応した周波数のクロック信号ＣＫ１とを受け、そのクロック信号ＣＫ１の一方のレベル遷移タイミングに第１の入力データ信号Ｄａをラッチする。
【００２９】
なお、クロック信号ＣＫ１の一方のレベル遷移タイミングとは、そのクロック信号が例えばシングルエンドの場合、ローレベルからハイレベルへの遷移タイミングとその反対のハイレベルからローレベルへの遷移タイミングの一方である。また、差動型の場合には、２相の信号のレベルが互いに反転するので、その２相のうちの一方についてシングルエンドの場合と同様に特定すればよい。
【００３０】
また、第２ラッチ回路１１ｂは、第１ラッチ回路１１ａのラッチデータと、クロック信号ＣＫ１と同相のクロック信号ＣＫ２とを受け、クロック信号ＣＫ２の他方のレベル遷移タイミングに第１ラッチ回路１１ａのラッチデータをラッチする。
【００３１】
このため、第２ラッチ回路１１ｂからは、第１の入力データ信号Ｄａと同一符号列で、クロック信号ＣＫ２の他方のレベル遷移タイミングにデータ切替タイミングが一致するようにシフトされた第１のシフトデータ信号Ｄａ′が出力されることになる。
【００３２】
一方、第２シフト回路１２は、第３ラッチ回路１２ａ、第４ラッチ回路１２ｂおよび第５ラッチ回路１２ｃが縦列接続されて構成されている。
【００３３】
第３ラッチ回路１２ａは、第１の入力データ信号Ｄａと同期して入力されるＮＲＺ形式の第２の入力データ信号Ｄｂと前記クロック信号ＣＫ１とを受け、そのクロック信号ＣＫ１の一方のレベル遷移タイミングに第２の入力データ信号Ｄｂをラッチする。
【００３４】
また、第４ラッチ回路１２ｂは、第３ラッチ回路１２ａのラッチデータと、クロック信号ＣＫ２とを受け、クロック信号ＣＫ２の他方のレベル遷移タイミングに第３ラッチ回路１２ａのラッチデータをラッチする。
【００３５】
また、第５ラッチ回路１２ｃは、第４ラッチ回路１２ｂのラッチデータと、クロック信号ＣＫ１と同相のクロック信号ＣＫ３とを受け、クロック信号ＣＫ３の一方のレベル遷移タイミングに第４ラッチ回路１２ｂのラッチデータをラッチする。
【００３６】
このため、第５ラッチ回路１２ｃからは、第２の入力データ信号Ｄｂと同一符号列で、クロック信号ＣＫ３の一方のレベル遷移タイミングにデータ切替タイミングが一致するようにシフトされた第２のシフトデータ信号Ｄｂ′が出力されることになる。
【００３７】
選択スイッチ１３は、第１のシフトデータ信号Ｄａ′と、第２のシフトデータ信号Ｄｂ′と、クロック信号ＣＫ１と同相のクロック信号ＣＫ４とを受け、クロック信号ＣＫ４が他方のレベル遷移タイミングから一方のレベル遷移タイミングになるまでの期間は、第１のシフトデータ信号Ｄａ′を出力させ、クロック信号ＣＫ４が一方のレベル遷移タイミングから他方のレベル遷移タイミングになるまでの期間は、第２のシフトデータ信号Ｄｂ′を出力させ、入力データ信号Ｄａ、Ｄｂを多重化したデータ信号Ｄｘを２倍のビットレートで出力する。
【００３８】
なお、上記のマルチプレクサ２０の構成のうち、クロック供給回路２５以外の構成は、従来回路と同等で、基本的動作も前記図７で説明したものと同一であるが、本発明の実施形態では、クロック信号の多重反射による振幅の暴れを抑圧するためにクロック供給回路２５の構成を変更している。以下、クロック供給回路２５について説明する。
【００３９】
クロック供給回路２５は、前記した第１シフト回路１１、第２シフト回路１２の各ラッチ回路および選択スイッチ１３に対してクロック信号ＣＫ１〜ＣＫ４を与えるためのものであり、入力データ信号Ｄａ、Ｄｂとともに入力されたクロック信号ＣＫを、トランジスタ１７ａからなるエミッタフォロア回路１７で受ける。
【００４０】
ここでは単純にクロック信号がシングルエンドの場合について説明するが、前記したようにマルチプレクサ２が差動型で、クロック信号ＣＫがシングルエンドで入力される場合には、図２に示しているように、エミッタフォロア回路１７の前段に前記した差動出力型のバッファ１６を設け、エミッタフォロア回路１７および後述する各伝送線路を、２系列分に並列に設けることで対応できる。
【００４１】
エミッタフォロア回路１７から出力されたクロック信号ＣＫ０は、第１伝送線路２６に入力される。
【００４２】
第１伝送線路２６は、一端側で受けたクロック信号ＣＫ０を所定距離伝送して、他端側からクロック信号ＣＫ１として第１シフト回路１１の第１ラッチ回路１１ａおよび第２シフト回路１２の第３ラッチ回路１２ａに共通に与える。
【００４３】
この第１伝送線路２６は、前記同様に、誘電率１２．４のＩｎＰの基板の一面側に所定幅の線路導体Ｕ１が所定長形成され、反対面にアース導体が形成されてなるマイクロストリップ線路であって、図１ではその線路導体Ｕ１のみを示している。
【００４４】
また、第１伝送線路２６の他端から出力されたクロック信号ＣＫ１は、第２伝送線路２７の一端側に入力される。
【００４５】
第２伝送線路２７は、一端側で受けたクロック信号ＣＫ１を所定距離伝送して、他端側からクロック信号ＣＫ２として第１シフト回路１１の第２ラッチ回路１１ｂおよび第２シフト回路１２の第４ラッチ回路１２ｂに共通に与える。
【００４６】
同様に、第２伝送線路２７の他端から出力されたクロック信号ＣＫ２は、第３伝送線路２８の一端側に入力される。第３伝送線路２８は、一端側で受けたクロック信号ＣＫ２を所定距離伝送して、他端側からクロック信号ＣＫ３として第２シフト回路１２の第５ラッチ回路１２ｃに与える。
【００４７】
前記第２伝送線路２７および第３伝送線路２８は、第１伝送線路２６と同様に、基本的には線路導体Ｕ２、Ｕ３を有するマイクロストリップ線路であるが、前記したように、クロック信号の多重反射による振幅の暴れを抑圧するために、線路導体Ｕ２、Ｕ３の中間部とアースの間に、各ラッチ回路の入力容量ＣＬのほぼ２倍の値であり、線路導体の半分の長さのインダクタンス分をＬとして、特性インピーダンスをＺ（例えば５０Ω）として、
Ｚ＝√（Ｌ／Ｃ）
の関係を満たす容量Ｃのコンデンサ２７ａ、２８ａが接続されている。
【００４８】
つまり、線路導体を集中定数的にインダクタンスと仮定し、このインダクタンス分とで特性インピーダンスＺ（＝５０Ω）に整合させるために必要な容量Ｃのコンデンサ２７ａ、２８ａでアースに接続している。このため、後述するようにクロック信号の多重反射による振幅上昇が抑圧されて、動作が安定になる。
【００４９】
なお、実際には図１に示しているように線路導体Ｕ２を半分の長さの線路導体Ｕｈ２の直列接続とし、その接続点に容量Ｃのコンデンサ２７ａを接続し、同様に、線路導体Ｕ２と同一長（同一でなくてもよい）の線路導体Ｕ３を半分の長さの線路導体Ｕｈ３の直列接続とし、その接続点に容量Ｃのコンデンサ２８ａを接続している。
【００５０】
また、第３伝送線路２８の他端から出力されたクロック信号ＣＫ３は、第４伝送線路２９の一端側に入力される。第４伝送線路２９は、一端側で受けたクロック信号ＣＫ３を所定距離伝送して、他端側からクロック信号ＣＫ４として選択スイッチ１３に与える。この第４伝送線路２９はマイクロストリップ線路であって、図１ではその線路導体Ｕ４のみを示している。
【００５１】
さらに、この実施形態では、クロック信号の多重反射による振幅の暴れをさらに抑圧するための有効な手法として、エミッタフォロア回路１７のエミッタは抵抗終端せずに、第４伝送線路２９の他端側を、各伝送線路容量、ラッチ回路の入力容量から得られる特性インピーダンスＺと同じ値の抵抗Ｒで終端している。
【００５２】
その測定結果については後述するが、クロック供給回路２５を上記構成にすることにより、クロック信号の多重反射による振幅の暴れを格段に小さくすることができた。
【００５３】
また、他の伝送線路２６、２７の少なくとも一方に対しても、上記伝送線路２７、２８と同様の構成とすることで、クロック信号の多重反射による振幅の暴れをより一層抑圧できることは十分予測される。
【００５４】
図２は、図１のクロック供給回路２５を、各ラッチ回路および選択スイッチが差動型の場合に対応させたものであり、前記したように、エミッタフォロア回路１７の前段に差動出力型のバッファ１６を設け、エミッタフォロア回路１７および後述する各伝送線路を、２系列分に並列に設けたものであり、基本的には図１のクロック供給回路２５と同等である。
【００５５】
ここで、差動型の各ラッチ回路１１ａ、１１ｂ、１２ａ〜１２ｃは、図３に示すように、エミッタ接続された３組のペアトランジスタ（バイポーラ型だけでなくユニポーラ型、つまりＦＥＴであってもよい）Ｑ１〜Ｑ６と負荷抵抗Ｒ１、Ｒ２および定電流源Ｉからなる所謂ギルバートセル回路により構成されている。
【００５６】
この構成の場合、トランジスタＱ１、Ｑ２にデータ信号を差動入力し、トランジスタＱ５、Ｑ６にクロック信号を差動入力し、トランジスタＱ１、Ｑ２のコレクタから出力を取り出す。Ｑ１側の出力はＱ４のコレクタとＱ３のベースに接続され、Ｑ２側の出力はＱ４のベースとＱ３のコレクタに接続されている。クロック信号により一方のトランジスタＱ５がオンする時トランジスタＱ１、Ｑ２がアクティブとなり、入力データＤに対して反転したデータ（図ではＸの上にバーを付している）を連続的に出力する。他方のトランジスタＱ６がオンになると、トランジスタＱ３、Ｑ４がアクティブとなる。例えば、Ｑ１のコレクタがＬレベル、Ｑ２のコレクタがＨレベルであると、その状態を保持して出力する。逆に、Ｑ１のコレクタがＨレベル、Ｑ２のコレクタがＬレベルであっても同様にその状態を保持して出力する。
【００５７】
また、図４に示すように、差動型の各選択スイッチ１３もギルバートセル回路により構成されている。
【００５８】
この構成の場合、ペアトランジスタＱ１、Ｑ２に一方のシフトデータ信号Ｄａ′を差動入力し、ペアトランジスタＱ３、Ｑ４に他方のシフトデータ信号Ｄｂ′を差動入力し、ペアトランジスタＱ５、Ｑ６にクロック信号を差動入力する。
【００５９】
そして、クロック信号により一方のトランジスタＱ５がオンしている時には、トランジスタＱ１、Ｑ２がアクティブとなり、シフトデータＤａ′に応じたデータが差動出力され、他方のトランジスタＱ６がオンしているときには、トランジスタＱ３、Ｑ４がアクティブとなり、シフトデータＤｂ′に応じたデータが差動出力される。
【００６０】
図２に示した差動型に対応したクロック供給回路２５の場合、各伝送線路２６〜２９は、伝送特性が等しい一対のマイクロストリップ線路で構成されされることになり、その一対のマイクロストリップ線路を形成する線路導体をそれぞれ（Ｕ１，Ｕ１′）、（Ｕ２，Ｕ２′）、（Ｕ３，Ｕ３′）、（Ｕ４、Ｕ４′）で示している。
【００６１】
これらの一対のマイクロストリップ線路からなる各伝送線路２６〜２９についての構成は、図１の場合と同様であり、４つの伝送線路２６〜２９のうち、少なくとも第２伝送線路２７の線路導体Ｕ２（＝Ｕｈ２＋Ｕｈ２）、Ｕ２′（＝Ｕｈ２′＋Ｕｈ２′）と第３伝送線路２８の線路導体Ｕ３（＝Ｕｈ３＋Ｕｈ３）、Ｕ３′（＝Ｕｈ３′＋Ｕｈ３′）について、前記したようにその中間部とアースの間に、各ラッチ回路の入力容量ＣＬのほぼ２倍の値であり、その線路導体の半分の長さのインダクタンス分をＬとし、特性インピーダンスをＺとして、
Ｚ＝√（Ｌ／Ｃ）
の関係を満たす容量Ｃのコンデンサを接続し、第４伝送線路２９の線路導体Ｕ４、Ｕ４′他端側を各伝送線路の特性インピーダンスに等しい抵抗値５０Ωの抵抗Ｒで終端することで、クロック信号の多重反射による振幅の暴れを抑圧できる。
【００６２】
図５は、図２の線路導体Ｕ１、Ｕ１′の長さを８０μｍ、線路導体Ｕｈ２、Ｕｈ２′、Ｕｈ３、Ｕｈ３′の長さをそれぞれ４０μｍ、線路導体Ｕ４、Ｕ４′の長さを２５μｍとし、コンデンサ２７ａ、２８ａの容量Ｃを２０ｆＦとし、さらに、第４伝送線路２９の他端側を５０Ωの抵抗Ｒで終端したときの、各ノードのクロック信号ＣＫ０〜ＣＫ４の振幅を測定した結果を示すものである。
【００６３】
この図５の測定結果と従来回路の測定結果の図９と比較して明らかなように、各ノードのクロック信号の振幅は、周波数１０〜６０ＧＨｚの範囲で、およそ６１０〜２６０ｍＶまでの範囲に収まっており、多重反射による振幅暴れはほとんど現れず、動作が極めて安定していることがわかる。
【００６４】
なお、上記効果は、各シフト回路１１、１２の２段目のラッチ回路の前後の伝送線路２７、２８について、線路導体Ｕ２、Ｕ２′、Ｕ３、Ｕ３′の中間部とアースの間に、各ラッチ回路の入力容量ＣＬのほぼ２倍の値であり、その線路導体の半分の長さのインダクタンス分をＬとし、特性インピーダンスをＺとして、
Ｚ＝√（Ｌ／Ｃ）
の関係を満たす容量Ｃのコンデンサ２７ａ、２８ａを接続し、且つエミッタフォロア回路１７のエミッタは抵抗終端せずに、第４伝送線路２９の他端側を各伝送線路のインピーダンスに等しい抵抗値５０Ωの抵抗Ｒで終端したことによる効果である。
【００６５】
したがって、図２の構成においても、第１伝送線路２６、第４伝送線路２９の少なくとも一方についても、その線路導体Ｕ１、Ｕ１′、Ｕ４、Ｕ４′の中間部とアースの間に、各ラッチ回路の入力容量ＣＬのほぼ２倍の値であり、その線路導体の半分の長さのインダクタンス分をＬとし、特性インピーダンスをＺとして、
Ｚ＝√（Ｌ／Ｃ）
の関係を満たす容量Ｃのコンデンサを接続することで、よりクロック信号の多重反射による振幅上昇を抑圧できることが十分予測され、動作をさらに安定化できると予測される。
【符号の説明】
【００６６】
１１……第１シフト回路、１１ａ……第１ラッチ回路、１１ｂ……第２ラッチ回路、１２……第２シフト回路、１２ａ……第３ラッチ回路、１２ｂ……第４ラッチ回路、１２ｃ……第５ラッチ回路、１３……選択スイッチ、１６……バッファ、１７……エミッタフォロア回路、２５……クロック供給回路、２６……第１伝送線路、２７……第２伝送線路、２７ａ……コンデンサ、２８……第３伝送線路、２８ａ……コンデンサ、２９……第４伝送線路、Ｕ１〜Ｕ４、Ｕｈ２、Ｕｈ３、Ｕ１′〜Ｕ４′、Ｕｈ２′、Ｕｈ３′……線路導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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