(57)【要約】【課題】  信号に含まれるＡＣオフセットを除去する。【解決手段】  加算器は、入力信号とオフセットキャンセル信号とを演算し、演算結果を出力信号として出力する。第１極値検出部は、出力信号の信号値のうち正または負の一方を示す複数の極値を求める。第１極大極小検出部は、出力信号に含まれるＡＣオフセットにより変化する一方の極値の第１極大値および第１極小値を求める。第１振幅検出部は、第１極大値および第１極小値の差からＡＣオフセットの第１振幅を求める。第１周期検出部は、第１極大値および第１極小値の一方が現れてから、第１極大値および第１極小値の他方が現れるまでの期間をＡＣオフセットの第１半周期として求める。周期信号生成部は、第１振幅および第１半周期を有する周期信号を生成する。位相調整部は、第１振幅が小さくなる方向に周期信号の位相を調整し、オフセットキャンセル信号として出力する。【選択図】    図１
2010226681.tif 000002
【特許請求の範囲】
【請求項１】
入力信号とオフセットキャンセル信号とを演算し、演算結果を出力信号として出力する演算器と、
前記出力信号の信号値のうち正または負の一方を示す複数の極値を求める第１極値検出部と、
前記出力信号に含まれるＡＣオフセットにより変化する前記一方の極値の第１極大値および第１極小値を求める第１極大極小検出部と、
前記第１極大値および前記第１極小値の差から前記ＡＣオフセットの第１振幅を求める第１振幅検出部と、
前記第１極大値および前記第１極小値の一方が現れてから、前記第１極大値および前記第１極小値の他方が現れるまでの期間を前記ＡＣオフセットの第１半周期として求める第１周期検出部と、
前記第１振幅および前記第１半周期を有する周期信号を生成する周期信号生成部と、
前記第１振幅が小さくなる方向に前記周期信号の位相を調整し、前記オフセットキャンセル信号として出力する位相調整部と
を備えていることを特徴とするオフセット校正回路。
【請求項２】
前記出力信号の信号値のうち正または負の他方を示す複数の極値を求める第２極値検出部と、
前記ＡＣオフセットにより変化する前記他方の極値の第２極大値および第２極小値を求める第２極大極小検出部と、
前記第２極大値および前記第２極小値の差から前記ＡＣオフセットの第２振幅を求める第２振幅検出部と、
前記第１および第２振幅の差が予め決められた範囲内であるとき、前記第１および第２振幅の一方を出力する振幅判定部と
を備え、
前記周期信号生成部は、前記振幅判定部から出力される振幅を有する前記周期信号を生成し、
前記位相調整部は、前記振幅判定部から出力される振幅が小さくなる方向に前記周期信号の位相を調整すること
を特徴とする請求項１記載のオフセット校正回路。
【請求項３】
前記出力信号の信号値のうち正または負の他方を示す複数の極値を求める第２極値検出部と、
前記ＡＣオフセットにより変化する前記他方の極値の第２極大値および第２極小値を求める第２極大極小検出部と、
前記第２極大値および前記第２極小値の一方が現れてから、前記第２極大値および前記第２極小値の他方が現れるまでの期間を前記ＡＣオフセットの第２半周期として求める第２周期検出部と、
前記第１および第２半周期の差が予め決められた範囲内であるとき、前記第１および第２半周期の一方を出力する周期判定部と、
を備え、
前記周期信号生成部は、前記周期判定部から出力される半周期を有する前記周期信号を生成すること
を特徴とする請求項１または請求項２記載のオフセット校正回路。
【請求項４】
入力信号とオフセットキャンセル信号とを演算器により演算し、演算結果を出力信号として出力し、
前記出力信号の信号値のうち正または負の一方を示す複数の極値を求め、
前記出力信号に含まれるＡＣオフセットにより変化する前記一方の極値の第１極大値および第１極小値を求め、
前記第１極大値および前記第１極小値の差から前記ＡＣオフセットの第１振幅を求め、
前記第１極大値および前記第１極小値の一方が現れてから、前記第１極大値および前記第１極小値の他方が現れるまでの期間を前記ＡＣオフセットの第１半周期として求め、
前記第１振幅および前記第１半周期を有する周期信号を生成し、
前記第１振幅が小さくなる方向に前記周期信号の位相を調整し、前記オフセットキャンセル信号として出力すること
を特徴とするオフセット校正方法。
【請求項５】
請求項１ないし請求項３いずれか１項記載のオフセット校正回路を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット校正回路、オフセット校正方法およびオフセット校正回路を有するシステムに関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器は、小型化、高機能化とともに低消費電力化が進んでいる。例えば、携帯機器に搭載されるＡ／Ｄ変換器等の内部回路を単一電源を用いて動作することにより、消費電力は削減される。一方、内部回路を単一電源を用いて動作させるとき、電源以外の内部電圧（Ａ／Ｄ変換用のリファレンス電圧等）は、単一電源を用いて内部回路内で生成する必要がある。しかし、内部電圧を内部回路内で生成する場合、内部電圧は変動しやすい。内部電圧が変動し、オフセットが発生すると、内部回路の性能は低下する。そこで、Ａ／Ｄ変換器等の内部回路から出力される信号に含まれるＤＣオフセットをキャンセルするＤＣオフセット回路が提案されている（例えば、特許文献１−２参照）。
【０００３】
一方、微分回路を介して複数個の微分信号を連続して受けたときのみ受信データを復調することで、受信の誤動作を防止する手法が提案されている（例えば、特許文献３参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１７１０２号公報
【特許文献２】特開２００２−３１４４１６号公報
【特許文献３】特開平７−２９６１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
携帯機器が小型化され、高機能化されることにより、携帯機器に搭載される内部回路は、スイッチングノイズやインバータノイズ等のＡＣノイズを受けやすくなってきている。これにより、Ａ／Ｄ変換器等の内部回路から出力される信号がＡＣオフセットを含むと、内部回路の性能は低下する。
【０００６】
本発明の目的は、信号に含まれるＡＣオフセットを除去することである。
【課題を解決するための手段】
【０００７】
オフセット校正回路は、加算器、第１極値検出部、第１極大極小検出部、第１振幅検出部、第１周期検出部および位相調整部を有する。加算器は、入力信号とオフセットキャンセル信号とを演算し、演算結果を出力信号として出力する。第１極値検出部は、出力信号の信号値のうち正または負の一方を示す複数の極値を求める。第１極大極小検出部は、出力信号に含まれるＡＣオフセットにより変化する一方の極値の第１極大値および第１極小値を求める。第１振幅検出部は、第１極大値および第１極小値の差からＡＣオフセットの第１振幅を求める。第１周期検出部は、第１極大値および第１極小値の一方が現れてから、第１極大値および第１極小値の他方が現れるまでの期間をＡＣオフセットの第１半周期として求める。周期信号生成部は、第１振幅および第１半周期を有する周期信号を生成する。位相調整部は、第１振幅が小さくなる方向に周期信号の位相を調整し、オフセットキャンセル信号として出力する。
【発明の効果】
【０００８】
出力信号から求めた複数の極値の極大値および極小値を用いてＡＣオフセットの振幅および周期を有するオフセットキャンセル信号を生成し、加算器にフィードバックすることで、信号に含まれるＡＣオフセットを除去できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態におけるオフセット校正回路の例を示している。
【図２】図１に示したオフセット校正回路が搭載されるシステムの例を示している。
【図３】図１に示したオフセット校正回路に入力される信号の例を示している。
【図４】図１に示したオフセット校正回路から出力される信号の例を示している。
【図５】別の実施形態におけるオフセット校正回路の例を示している。
【図６】図５に示したオフセット校正回路に入力される信号の例を示している。
【図７】別の実施形態におけるオフセット校正回路の例を示している。
【図８】図７に示したオフセット校正部の例を示している。
【図９】図８に示したオフセット校正回路に入力される信号の例を示している。
【図１０】別の実施形態におけるオフセット校正回路の例を示している。
【図１１】別の実施形態におけるオフセット校正回路の例を示している。
【図１２】別の実施形態におけるオフセット校正回路の例を示している。
【図１３】別の実施形態におけるオフセット校正回路の例を示している。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。図中、”＋”を付けた丸印は、加算器を示している。加算器の入力に付した”−”は減算を示している。加算器において、”−”のない入力は加算を示している。
【００１１】
図１は、一実施形態におけるオフセット校正回路の例を示している。オフセット校正回路ＯＦＣ１は、入力信号ＩＮに含まれるＡＣオフセット（ＡＣノイズ）を除去し、出力信号ＯＵＴとして出力する。例えば、ＡＣオフセットは、オフセット校正回路ＯＦＣ１が搭載されるシステム内で発生するＡＣノイズにより発生する。具体的には、ＡＣオフセットは、入力信号ＩＮが前段の回路で生成されるときに、入力信号ＩＮに付加される。ＡＣノイズは、電源のスイッチングノイズやディスプレイのインバータノイズ等であり、所定の周波数を有する。
【００１２】
オフセット校正回路ＯＦＣ１は、オフセット解析部ＰＯＦＡＮＬ、オフセット生成部ＡＯＦＧＥＮおよび加算器ＡＤＤ１を有している。オフセット解析部ＰＯＦＡＮＬは、加算器ＡＤＤ１からの出力信号ＯＵＴを受け、出力信号ＯＵＴに含まれるＡＣオフセット成分の周期および振幅を求め、周期情報ＣＩＮＦおよび振幅情報ＡＩＮＦとしてオフセット生成部ＡＯＦＧＥＮに出力する。
【００１３】
オフセット生成部ＡＯＦＧＥＮは、周期情報ＣＩＮＦおよび振幅情報ＡＩＮＦに基づいてＡＣオフセットをキャンセルするためのオフセットキャンセル信号ＯＣを生成する。オフセットキャンセル信号ＯＣの周期および振幅は、入力信号ＩＮに含まれるＡＣオフセットの周期および振幅と同じである。加算器ＡＤＤ１は、ＡＣオフセットを含む入力信号ＩＮにオフセットキャンセル信号ＯＣを加え、出力信号ＯＵＴとして出力する。例えば、オフセットキャンセル信号ＯＣの位相がＡＣオフセットの位相に対して１８０度ずれているとき、入力信号ＩＮに含まれるＡＣオフセットはキャンセルされ、ＡＣオフセットを含まない出力信号ＯＵＴが出力される。なお、後述するように、加算器ＡＤＤ１により入力信号ＩＮからオフセットキャンセル信号ＯＣを減算してもよい。すなわち、加算器ＡＤＤ１は、オフセットキャンセル信号ＯＣを加算または減算する演算器として動作する。
【００１４】
オフセット解析部ＰＯＦＡＮＬは、極値検出部ＥＸＴＤＥＴ１、極大検出部ＭＡＸＤＥＴ、極小検出部ＭＩＮＤＥＴ、振幅検出部ＡＭＰＤＥＴ、周期検出部ＣＹＣＤＥＴおよびループフィルタＬＰＦ１、ＬＰＦ２を有している。
【００１５】
極値検出部ＥＸＴＤＥＴ１は、遅延器τ、比較器ＣＭＰ１、微分器ｄ／ｄｔおよびラッチ回路ＬＴ１を有している。比較器ＣＭＰ１は、現在の出力信号ＯＵＴの値と、１サイクル前の出力信号ＯＵＴの値を比較する。比較器ＣＭＰ１での比較サイクルは、入力信号ＩＮのデータ更新サイクルより十分に短い。特に限定されないが、比較器ＣＭＰ１は、現在の値が１サイクル前の値より大きいときに正の値を出力し、現在の値が１サイクル前の値より小さいときにゼロを出力する。
【００１６】
微分器ｄ／ｄｔは、比較器ＣＭＰ１の比較結果が正からゼロに変化したとき、すなわち出力信号ＯＵＴの値が増加から減少に変化したときに、ラッチ回路ＬＴ１にイネーブルパルスＥＮを出力する。ラッチ回路ＬＴ１は、イネーブルパルスＥＮに同期して遅延器τからの出力値をラッチし、ラッチした値を極大検出部ＭＡＸＤＥＴ、極小検出部ＭＩＮＤＥＴに出力する。これにより、値が連続的に変化する出力信号ＯＵＴから正の値を示す極値（図３に示す正の値の白丸および黒丸；変曲点）が求まる。
【００１７】
極大検出部ＭＡＸＤＥＴは、遅延器τ、比較器ＣＭＰ２および微分器ｄ／ｄｔを有している。比較器ＣＭＰ２は、現在のラッチ回路ＬＴ１の出力と前回のラッチ回路ＬＴ１の出力とを比較する。微分器ｄ／ｄｔは、比較器ＣＭＰ２の比較結果が正からゼロに変化したとき、すなわち極値が増加から減少に変化したときに（図３に示す黒丸ＰＭＡＸ）、正のパルス信号を出力する。
【００１８】
極小検出部ＭＩＮＤＥＴは、比較器ＣＭＰ３の出力が反転されることを除き、極大検出部ＭＡＸＤＥＴと同じ回路構成である。例えば、比較器ＣＭＰ３は、現在のラッチ回路ＬＴ１の出力が前のラッチ回路ＬＴ１の出力より大きいときにゼロを出力し、現在のラッチ回路ＬＴ１の出力が前のラッチ回路ＬＴ１の出力より小さいときに正の値を出力する。微分器ｄ／ｄｔは、比較器ＣＭＰ３の比較結果が正からゼロに変化したとき、すなわち極値が減少から増加に変化したときに（図３に示す黒丸ＰＭＩＮ）、正のパルス信号を出力する。
【００１９】
振幅検出部ＡＭＰＤＥＴは、２つのＡＮＤ回路１−２、２つのラッチ回路ＬＴ２−３、加算器ＡＤＤ２、ＪＫフリップフロップおよび微分器ｄ／ｄｔを有している。ＡＮＤ回路１は、ＪＫフリップフロップが低レベルを出力している間に、正のパルス信号をイネーブルパルスＥＮとしてラッチ回路ＬＴ２に出力する。ラッチ回路ＬＴ２は、イネーブルパルスＥＮに同期して極大検出部ＭＡＸＤＥＴからの極大値ＰＭＡＸをラッチし、加算器ＡＤＤ２に出力する。
【００２０】
ＡＮＤ回路２は、ＪＫフリップフロップが高レベルを出力している間に、正のパルス信号をイネーブルパルスＥＮとしてラッチ回路ＬＴ３に出力する。ラッチ回路ＬＴ３は、イネーブルパルスＥＮに同期して極小検出部ＭＩＮＤＥＴからの極小値ＰＭＩＮをラッチし、加算器ＡＤＤ２に出力する。加算器ＡＤＤ２は、極大値ＰＭＡＸと極小値ＰＭＩＮの差をＡＣオフセットの振幅を示す振幅情報して、ループフィルタＬＰＦ１に出力する。
【００２１】
ＪＫフリップフロップは、ＡＮＤ回路１−２のいずれかからのイネーブルパルスＥＮを受ける毎に、出力信号の論理を反転する。これにより、極大値ＰＭＡＸまたは極小値ＰＭＩＮが検出される毎にＡＮＤ回路１−２が交互に有効になる。ラッチＬＴ２−３は、極大値ＰＭＡＸおよび極小値ＰＭＩＮを交互にラッチする。例えば、振幅検出部ＡＭＰＤＥＴの微分器ｄ／ｄｔは、ＪＫフリップフロップの出力が高論理レベルから低論理レベルに変化したときに、イネーブルパルスＥＮをループフィルタＬＰＦ１、ＬＰＦ２に出力する。換言すれば、微分器ｄ／ｄｔは、極小値ＰＭＩＮが検出される毎にイネーブルパルスＥＮを出力する。なお、微分器ｄ／ｄｔの入力にＪＫフリップフロップの出力の論理を反転させた値を入力してもよい。この場合、微分器ｄ／ｄｔは、極大値ＰＭＡＸが検出される毎にイネーブルパルスＥＮを出力する。
【００２２】
周期検出部ＣＹＣＤＥＴは、ＡＮＤ回路１からのイネーブルパルスＥＮ（スタート信号ＳＴＴ）に同期してカウント動作を開始し、ＡＮＤ回路２からのイネーブルパルスＥＮ（ストップ信号ＳＴＰ）に同期してカウント動作を停止するカウンタＣＮＴを有している。カウンタＣＮＴは、入力信号ＩＮのデータ更新サイクルより十分に短い周期を有するクロック信号に同期してカウント動作する。周期検出部ＣＹＣＤＥＴは、ストップ信号ＳＴＰを受けたときに、保持しているカウンタ値をＡＣオフセットの半周期を示す周期情報としてループフィルタＬＰＦ２に出力する。なお、ＡＮＤ回路２の出力をスタート信号ＳＴＴとし、ＡＮＤ回路１の出力をストップ信号ＳＴＰとしてもよい。
【００２３】
ループフィルタＬＰＦ１、ＬＦＰ２の各々は、加算器、遅延器τおよび乗算器を有している。乗算器は、フィルタのタップ係数αを受けて動作する。ループフィルタＬＰＦ１、ＬＦＰ２に供給されるタップ係数αは、同じでもよく相違していてもよい。ループフィルタＬＰＦ１は、イネーブルパルスＥＮを受ける毎にＡＣオフセットの振幅情報を積算し、振幅情報を平滑化する。そして、ループフィルタＬＰＦ１は、平滑化によりノイズ成分が除去されたＡＣオフセットの振幅を示す振幅情報ＡＩＮＦを出力する。ループフィルタＬＰＦ２は、イネーブルパルスＥＮを受ける毎にＡＣオフセットの周期情報を積算し、周期情報を平滑化する。そして、ループフィルタＬＰＦ２は、平滑化によりノイズ成分が除去されたＡＣオフセットの半周期を示す周期情報ＣＩＮＦを出力する。
【００２４】
オフセット生成部ＡＯＦＧＥＮは、信号制御部ＳＧＣＮＴ、信号生成部ＳＧ、位相制御部ＲＴＣＮＴおよび位相シフタＲＴを有している。信号制御部ＳＧＣＮＴは、振幅情報ＡＩＮＦおよび周期情報ＣＩＮＦに基づいて、ＡＣオフセット成分の振幅および周期を示す制御信号を生成する。周期信号生成部ＳＧは、信号制御部ＳＧＣＮＴからの制御信号に基づいて、ＡＣオフセット成分の振幅および周期を有する周期信号ＣＳＧを生成する。特に限定されないが、周期信号ＣＳＧは正弦波信号である。信号制御部ＳＧＣＮＴおよび信号生成部ＳＧは、周期信号ＣＳＧを生成する周期信号生成部として動作する。
【００２５】
位相制御部ＲＴＣＮＴは、振幅情報ＡＩＮＦに基づいて位相調整信号を生成する。位相シフタＲＴは、位相調整信号に基づいて周期信号ＣＳＧの位相を調整し、オフセットキャンセル信号ＯＣとして出力する。位相制御部ＲＴＣＮＴおよび位相シフタＲＴは、位相調整部として動作する。
【００２６】
ここで、位相制御部ＲＴＣＮＴは、振幅情報ＡＩＮＦが徐々に小さくなるように、位相調整信号を生成する。例えば、現在の振幅情報ＡＩＮＦが前回の振幅情報ＩＮＦより大きいときに、周期信号ＣＳＧの位相を一方にずらす（例えば、進める）ための位相調整信号を出力する。位相制御部ＲＴＣＮＴは、現在の振幅情報ＡＩＮＦが前回の振幅情報ＩＮＦより小さいときに、周期信号ＣＳＧの位相を他方にずらす（例えば、遅らせる）ための位相調整信号を出力する。振幅情報ＩＮＦが示す振幅が”０”になったとき、周期信号ＣＳＧの位相は、ＡＣオフセット成分の位相に対して１８０度ずれている。すなわち、ＡＣオフセット成分の位相に対して位相が１８０度ずれた周期信号ＣＳＧを加算器ＡＤＤ１にフィードバックすることにより、ＡＣオフセット成分が取り除かれた出力信号ＯＵＴが生成される。
【００２７】
図２は、図１に示したオフセット校正回路ＯＦＣ１が搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば携帯電話等の携帯端末である。特に限定されないが、システムＳＹＳは、オフセット校正回路ＯＦＣ１を含む半導体チップＳＣおよびこの半導体チップＳＣに接続されたアンテナＡＮＴを有する。半導体チップＳＣ内の回路は、単一の電源ＶＤＤを受けて動作する。図中の二重の四角印は、半導体チップＳＣの外部端子を示している。システムＳＹＳは、半導体チップＳＣ以外にも、キー入力パッド、ディスプレイ、スピーカー、バッテリー等を有している。例えば、システムＳＹＳは、位相平面上での信号点の存在確率が正負で均等にならない変調方式（例えば、ＰＳＫ（Phase-Shift Keying）変調方式）を採用している。なお、変調方式としてπ／４シフトＱＰＳＫ（Quadrature Phase-Shift Keying）方式、ＭＳＫ（Minimum-Shift Keying）方式またはスペクトル拡散によるＣＤＭＡ(Code Division Multiple Access)方式が採用されてもよい。
【００２８】
例えば、半導体チップＳＣは、送信部ＴＵ、受信部ＲＵおよびデュプレクサＤＵＰを有している。送信部ＴＵは、エンコーダＥＮＣ、マッピング部ＭＡＰ、一対のフィルタＦＬＴ、一対のＤ／Ａ変換器、直交変調回路ＱＭ、ＲＦ／ＩＦ回路およびパワーアンプＨＰＡを有している。受信部ＲＵは、低ノイズアンプＬＮＡ、ＲＦ／ＩＦ回路、直交復調回路ＱＤＭ、一対のＡ／Ｄ変換器、一対のオフセット校正回路ＯＦＣ１、復調回路ＤＭおよびデコーダＤＥＣを有している。フィルタＦＬＴ、Ｄ／Ａ変換器、Ａ／Ｄ変換器およびオフセット校正回路ＯＦＣ１は、同相（In-phase）成分および直交（Quadrature）成分にそれぞれ対応して設けられる。
【００２９】
例えば、Ａ／Ｄ変換器は、電源ＶＤＤに基づいてリファレンス電圧を生成するリファレンス電圧生成回路を有している。リファレンス電圧は、電源ＶＤＤの変動によりオフセットが付加される。この例では、リファレンス電圧は、電源のスイッチングノイズやディスプレイのインバータノイズ等による発生するＡＣオフセットを含んでいる。したがって、Ａ／Ｄ変換器から出力され、オフセット校正回路ＯＦＣ１に入力されるデジタル信号は、ＡＣオフセットによる誤差を含んでいる。オフセット校正回路ＯＦＣ１は、この誤差取り除き、正しいデジタル信号を出力信号ＯＵＴとして出力する。特に限定されないが、Ａ／Ｄ変換器は、１２ビットの分解能を有している。
【００３０】
図３は、図１に示したオフセット校正回路ＯＦＣ１に入力される信号の例を示している。図中の白丸および黒丸は、信号レベル（極値）を示している。丸印をつなぐ線は、信号レベルの変化を示している。なお、図３では説明を分かりやすくするために、信号のレベル（白丸）の数を少なく表している。
【００３１】
例えば、入力信号は、図２に示したＡ／Ｄ変換器から出力される１２ビットで表現されるデジタル信号である。入力信号は、中心レベルＣより上に位置するときに正の値として扱われ、中心レベルＣより下に位置するときに負の値として扱われる。この例では、デジタル信号の最上位ビットは、符号ビットである（２の補数表現）。このため、正の値は、最上位ビットが”０”である。負の値は、最上位ビットが”１”である。デジタル信号で示される情報が２値のとき、例えば、正の値は論理１（例えば、ＩＱ平面の正の領域）を示し、負の値は論理０（例えば、ＩＱ平面の負の領域）を示す。この例では、入力信号は、正弦波のＡＣノイズＡＣＮ（ＡＣオフセット）を含む。このため、論理１を示すデジタル値は、同じレベルではなくＡＣノイズＡＣＮとともに変化する。論理０を示すデジタル値も同じレベルではなくＡＣノイズＡＣＮとともに変化する。
【００３２】
図１に示した極値検出部ＥＸＴＤＥＴ１は、中心レベルＣより上に位置する正の値（白丸と黒丸で示される極値）のレベルを検出する。極大検出部ＭＡＸＤＥＴは、正の値の中から極大値ＰＭＡＸを検出する。極小検出部ＭＩＮＤＥＴは、正の値の中から極小値ＰＭＩＮを検出する。ループフィルタＬＰＦ１は、振幅検出部ＡＭＰＤＥＴにより求められた極大値ＰＭＡＸと極小値ＰＭＩＮの差をＡＣノイズＡＣＮの振幅Ａ１として受ける。なお、振幅検出部ＡＭＰＤＥＴの微分器ｄ／ｄｔの入力にＪＫフリップフロップの出力の論理を反転させた値を入力することで、極小値ＰＭＩＮと極大値ＰＭＡＸの差がＡＣノイズＡＣＮの振幅Ａ１として求められる。
【００３３】
周期検出部ＣＹＣＤＥＴは、極大値ＰＭＡＸが現れてから極小値ＰＭＩＮが現れるまでの期間をＡＣノイズＡＣＮの半周期ＨＣ１として求める。なお、振幅検出部ＡＭＰＤＥＴのＡＮＤ回路２の出力をスタート信号ＳＴＴとし、ＡＮＤ回路１の出力をストップ信号ＳＴＰとすることで、極小値ＰＭＩＮから極大値ＰＭＡＸまでの期間をＡＣノイズＡＣＮの半周期ＨＣ１として求めてもよい。ループフィルタＬＰＦ１は、求められた複数の振幅Ａ１を平滑化し、振幅情報ＡＩＮＦを出力する。ループフィルタＬＰＦ１は、求められた複数の半周期ＨＣ１を平滑化し、周期情報ＣＩＮＦを出力する。
【００３４】
図４は、図１に示したオフセット校正回路ＯＦＣ１から出力される信号の例を示している。破線で示した丸印は、図３に示した入力信号である。実線で示した丸印は、図１の出力信号ＯＵＴである。出力信号ＯＵＴは、図１に示した加算器ＡＤＤ１から出力される１２ビットで表現されるデジタル信号である。図３と同様に、出力信号ＯＵＴは、中心レベルＣより上に位置するときに正の値として扱われ、中心レベルＣより下に位置するときに負の値として扱われる。この例では、出力信号ＯＵＴの値は２の補数表現で表され、最上位ビットは符号ビットである。出力信号ＯＵＴで示される情報が２値のとき、例えば、正の値は論理１（例えば、ＩＱ平面の正の領域）を示し、負の値は論理０（例えば、ＩＱ平面の負の領域）を示す。
【００３５】
図１に示したオフセット校正回路ＯＦＣ１を動作することにより、オフセットキャンセル信号ＯＣの波形は徐々に変化し、ＡＣノイズＡＣＮの波形に対して位相が１８０度ずれた波形に変化する。図１に示した入力信号ＩＮに位相が１８０度ずれたオフセットキャンセル信号ＯＣを加えることで、ＡＣノイズＡＣＮが除去された出力信号ＯＵＴを得ることができる。
【００３６】
この実施形態では、図３に示したように、ＡＣノイズＡＣＮの振幅Ａ１および半周期ＨＣ１を、極大値ＰＭＡＸおよび極小値ＰＭＩＮのみを用いて求める。このため、図２に示したシステムＳＹＳが、信号レベルの存在確率が正負で均等にならない変調方式を採用する場合にも、ＡＣオフセットの振幅と周期を確実に検出し、オフセットキャンセル信号ＯＣを生成できる。
【００３７】
以上、この実施形態では、オフセット校正回路ＯＦＣ１は、出力信号ＯＵＴの正の値の極大値ＰＭＡＸおよび極小値ＰＭＩＮを求め、ＡＣオフセットの振幅および周期を有するオフセットキャンセル信号ＯＣを極大値ＰＭＡＸおよび極小値ＰＭＩＮから生成する。オフセットキャンセル信号ＯＣを加算器ＡＤＤ１にフィードバックすることで、入力信号ＩＮに含まれるＡＣオフセットを除去できる。
【００３８】
簡易なカウンタＣＮＴを用いて、ＡＣノイズＡＣＮの周期を求めることができる。したがって、オフセット校正回路ＯＦＣ１の回路規模を小さくできる。
【００３９】
例えば、Ａ／Ｄ変換器の出力にオフセット校正回路ＯＦＣ１を接続することで、Ａ／Ｄ変換器により発生するＡＣオフセットを確実に除去できる。この結果、Ａ／Ｄ変換器から出力されるデジタル信号の精度を高くでき、Ａ／Ｄ変換器が搭載されるシステムＳＹＳの性能を向上できる。特に、単一電源で動作するＡ／Ｄ変換器は、ＡＣオフセットを発生しやすいため、オフセット校正回路ＯＦＣ１を採用する効果は顕著である。
【００４０】
ＡＣノイズＡＣＮの振幅および周期を、極大値ＰＭＡＸおよび極小値ＰＭＩＮのみを用いて求めるため、変調方式に依存せず、ＡＣノイズＡＣＮを除去できる。したがって、入力信号ＩＮの種類に依存せず、常にＡＣノイズＡＣＮを除去できる。例えば、図２に示したシステムＳＹＳが、複数のサブフレームで構成されるフレームを受けるときにも、サブフレームの種類に依存せずにＡ／Ｄ変換器で発生したＡＣオフセットを除去できる。
【００４１】
図５は、別の実施形態におけるオフセット校正回路の例を示している。図１と同じ要素については、詳細な説明は省略する。オフセット校正回路ＯＦＣ２は、図１に示したオフセット校正回路ＯＦＣ１に、オフセット解析部ＮＯＦＡＮＬ、振幅判定部ＡＪＤＧおよび周期判定部ＣＪＤＧを追加している。オフセット解析部ＰＯＦＡＮＬ、オフセット生成部ＡＯＦＧＥＮおよび加算器ＡＤＤ１は、図１と同じである。例えば、オフセット校正回路ＯＦＣ２は、図２に示したシステムＳＹＳにおいて、オフセット校正回路ＯＦＣ１の代わりに搭載される。オフセット解析部ＰＯＦＡＮＬは、図１および図３と同様に、正の極値から求めたＡＣノイズＡＣＮの振幅を示す振幅情報ＡＩＮＦ１と、正の極値から求めたＡＣノイズＡＣＮの半周期を示す周期情報ＣＩＮＦ１を出力する。
【００４２】
オフセット解析部ＮＯＦＡＮＬは、極値検出部ＥＸＴＤＥＴ２の比較器ＣＭＰ４の出力が反転されることを除き、オフセット解析部ＰＯＦＡＮＬと同じである。例えば、オフセット解析部ＮＯＦＡＮＬの比較器ＣＭＰ４は、現在の入力信号ＩＮの値が１サイクル前の入力信号ＩＮの値より大きいときにゼロを出力し、現在の入力信号ＩＮの値が１サイクル前の入力信号ＩＮの値より小さいとき正の値を出力する。比較器ＣＭＰ４での比較サイクルは、入力信号ＩＮのデータ更新サイクルより十分に短い。比較器ＣＭＰ４の出力を受ける微分器ｄ／ｄｔは、比較器ＣＭＰ４の比較結果が正からゼロに変化したときにイネーブルパルスＥＮを出力する。これにより、極値検出部ＥＸＴＤＥＴ２は、出力信号ＯＵＴから負の値を示す極値（図６に示す中心レベルＣより下に位置する白丸および黒丸；変曲点）を検出する。
【００４３】
オフセット解析部ＮＯＦＡＮＬの極大検出部ＭＡＸＤＥＴは、負の極値の中で最大の値（図６に示す黒丸ＮＭＡＸ）を検出する。オフセット解析部ＮＯＦＡＮＬの極小検出部ＭＩＮＤＥＴは、負の極値の中で最小の値（図６に示す黒丸ＮＭＩＸ）を検出する。オフセット解析部ＮＯＦＡＮＬの振幅検出部ＡＭＰＤＥＴは、極大値ＮＭＡＸと極小値ＮＭＩＮの差をＡＣノイズＡＣＮ（ＡＣオフセット）の振幅Ａ２として求める。オフセット解析部ＮＯＦＡＮＬの周期検出部ＣＹＣＤＥＴは、極大値ＮＭＡＸから極小値ＮＭＩＮＡＣまでの間隔をＡＣノイズＡＣＮの半周期Ｔ２として求める。そして、オフセット解析部ＮＯＦＡＮＬは、オフセット解析部ＰＯＦＡＮＬと同様に、負の極値から求めたＡＣノイズＡＣＮの振幅を示す振幅情報ＡＩＮＦ２と、負の極値から求めたＡＣノイズＡＣＮの半周期を示す周期情報ＣＩＮＦ２を出力する。
【００４４】
振幅判定部ＡＪＤＧは、加算器、閾値判定部ＶＴ１およびラッチ回路ＬＴ４を有している。閾値判定部ＶＴ１は、ループフィルタＬＰＦ１からの振幅情報ＡＩＮＦ１、ＡＩＮＦ２の出力タイミングに合わせて動作する。閾値判定部ＶＴ１は、振幅情報ＡＩＮＦ１と振幅情報ＡＩＮＦ２の差が、所定の範囲に含まれるときのみイネーブルパルスＥＮを出力する。特に限定されないが、所定の範囲は、振幅情報ＡＩＮＦ１の１％あるいは５％である。ラッチ回路ＬＴ４は、イネーブルパルスＥＮに同期して振幅情報ＡＩＮＦ１をラッチし、振幅情報ＡＩＮＦとして出力する。
【００４５】
周期判定部ＣＪＤＧは、加算器、閾値判定部ＶＴ２およびラッチ回路ＬＴ５を有している。閾値判定部ＶＴ２は、ループフィルタＬＰＦ２からの周期情報ＣＩＮＦ１、ＣＩＮＦ２の出力タイミングに合わせて動作する。閾値判定部ＶＴ２は、周期情報ＣＩＮＦ１と周期情報ＣＩＮＦ２の差が、所定の範囲に含まれるときのみイネーブルパルスＥＮを出力する。特に限定されないが、所定の範囲は、振幅情報ＡＩＮＦ１の１％あるいは５％である。ラッチ回路ＬＴ５は、イネーブルパルスＥＮに同期して周期情報ＣＩＮＦ１をラッチし、周期情報ＣＩＮＦとして出力する。
【００４６】
この実施形態では、瞬間的なノイズが入力信号ＩＮに加わり、誤った極大値ＰＭＡＸあるいは極小値ＰＭＡＸが検出されたときに、誤った振幅情報ＡＩＮＦ１および周期情報ＣＩＮＦ１がオフセット生成部ＡＯＦＧＥＮに供給されることを防止できる。これにより、ＡＣノイズＡＣＮの波形と異なるオフセットキャンセル信号ＯＣが生成されることを防止できる。誤ったＡＣオフセットが検出されることを防止できるため、オフセット校正回路ＯＦＣ２が搭載されるシステムＳＹＳの誤動作を防止できる。
【００４７】
図６は、図５に示したオフセット校正回路ＯＦＣ２に入力される信号の例を示している。図３と同じ要素については詳細な説明は省略する。なお、図６では説明を分かりやすくするために、信号のレベル（白丸）の数を少なく表している。
【００４８】
この実施形態では、正の値の極大値ＰＭＡＸおよび極小値ＰＭＩＮから求めた振幅Ａ１および半周期ＨＣ１だけでなく、負の値の極大値ＮＭＡＸおよび極小値ＮＭＩＮから求めた振幅Ａ２および半周期ＨＣ２を用いて、ＡＣノイズＡＣＮの振幅と周期が求められる。例えば、入力信号ＩＮに瞬間的にノイズ（図６に三角印で示した正のハザード）が加えられたとき、誤った極大値ｐｍａｘおよび極小値ｐｍｉｎが検出される。ハザードが頻繁に発生する場合、オフセット解析部ＰＯＦＡＮＬから誤った振幅情報ＡＩＮＦ１および周期情報ＣＩＮＦ１が出力されるおそれがある。このとき、負の値の極大値ＮＭＡＸおよび極小値ＮＭＩＮは検出されない。したがって、誤った振幅情報ＡＩＮＦ１および誤った周期情報ＣＩＮＦ１は出力されず、誤ったオフセットキャンセル信号ＯＣが生成されることを防止できる。
【００４９】
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、正の値だけでなく負の値も用いてオフセットキャンセル信号ＯＣを生成することで、ＡＣノイズＡＣＮの振幅と周期を正確に求めることができる。換言すれば、ＡＣノイズＡＣＮ以外のノイズ成分がオフセットキャンセル信号ＯＣに含まれることを防止できる。この結果、ＡＣノイズＡＣＮ以外のノイズ成分が発生したときにもオフセット校正回路ＯＦＣ２の誤動作を防止できる。すなわち、ＡＣノイズＡＣＮ以外のノイズ成分が発生したときにも、Ａ／Ｄ変換器が出力するデジタル信号の精度が下がることを防止できる。
【００５０】
図７は、別の実施形態におけるオフセット校正回路の例を示している。図１と同じ要素については、詳細な説明は省略する。オフセット校正回路ＯＦＣ３は、図１に示したオフセット校正回路ＯＦＣ１に、オフセット校正部ＤＣＯＦＣおよび加算器ＡＤＤ３を追加している。オフセット解析部ＰＯＦＡＮＬ、オフセット生成部ＡＯＦＧＥＮおよび加算器ＡＤＤ１は、図１と同じである。例えば、オフセット校正回路ＯＦＣ３は、図２に示したシステムＳＹＳにおいて、オフセット校正回路ＯＦＣ１の代わりに搭載される。オフセット解析部ＰＯＦＡＮＬは、図１および図３と同様に、正の極値から求めたＡＣノイズＡＣＮの振幅を示す振幅情報ＡＩＮＦと、正の極値から求めたＡＣノイズＡＣＮの半周期を示す周期情報ＣＩＮＦを出力する。
【００５１】
オフセット校正部ＤＣＯＦＣは、入力端子ＤＩＮで受ける信号ＯＵＴからＤＣオフセットを検出し、検出したＤＣオフセットを出力端子ＤＯＵＴから出力する。加算器ＡＤＤ３は、オフセット生成部ＡＯＦＧＥＮから出力されるオフセットキャンセル信号からＤＣオフセットを差し引き、オフセットキャンセル信号ＯＣとして出力する。すなわち、加算器ＡＤＤ３は、減算器として動作する。この実施形態では、入力信号ＩＮからＡＣオフセットを除去するだけでなく、ＤＣオフセットを除去できる。
【００５２】
図８は、図７に示したオフセット校正部ＤＣＯＦＣの例を示している。オフセット校正部ＤＣＯＦＣは、極大検出部ＭＡＸＤＥＴ、極小検出部ＭＩＮＤＥＴ、ＤＣオフセット検出部ＤＣＤＥＴおよびループフィルタＬＰＦ３を有している。
【００５３】
極大検出部ＭＡＸＤＥＴは、入力信号ＤＩＮの極大値（図９の中心レベルＣより上側の白丸および黒丸）を検出する。極小検出部ＭＩＮＤＥＴは、入力信号の極小値（図９の中心レベルＣより下側の白丸）を検出する。ＤＣオフセット検出部ＤＣＤＥＴのＡＮＤ回路３は、入力信号ＤＩＮの最上位ビットＭＳＢおよびＪＫフリップフロップの出力がともに”０”のとき、極大検出部ＭＡＸＤＥＴによる極大値の検出に同期してイネーブルパルスＥＮを出力する。最上位ビットＭＳＢの”０”は、入力信号ＤＩＮが正の値であることを示す。すなわち、入力信号ＩＮ、ＤＩＮの値は、２の補数で表される。ＤＣオフセット検出部ＤＣＤＥＴのＡＮＤ回路４は、入力信号ＤＩＮの最上位ビットＭＳＢおよびＪＫフリップフロップの出力がともに”１”のとき、極小検出部ＭＩＮＤＥＴによる極小値の検出に同期してイネーブルパルスＥＮを出力する。最上位ビットＭＳＢの”１”は、入力信号ＤＩＮが負の値であることを示す。
【００５４】
そして、ラッチ回路ＬＴ６にラッチされた極大値と、ラッチ回路ＬＴ７にラッチされた極小値が加算される。加算された値は、乗算器または除算器により１／２にされる。これにより入力信号ＤＩＮのレベルの平均値が求められ、ＤＣオフセットが検出される。ＤＣオフセットは、ループフィルタＬＰＦ３で積算され平滑化される。平滑化されノイズ成分が除去されたＤＣオフセット（＝図９のＤＣノイズＤＣＮ）は、出力端子ＤＯＵＴから出力される。
【００５５】
図９は、図８に示したオフセット校正回路ＯＦＣ３に入力される信号の例を示している。図３と同じ要素については詳細な説明は省略する。なお、図９では説明を分かりやすくするために、信号のレベル（白丸）の数を少なく表している。この例では、入力信号は、ＤＣノイズＤＣＮ（ＤＣオフセット）により正側にシフトしている。入力信号は、ＡＣノイズＡＣＮおよびＤＣノイズＤＣＮを含んでいる。
【００５６】
この実施形態では、図７に示した加算器ＡＤＤ３は、オフセット校正部ＤＣＯＦＣにより検出されたＤＣノイズＤＣＮを、位相シフタＲＴから出力される信号から除去する。図７に示したオフセット校正回路ＯＦＣ３を動作することにより、図４と同様に、ＡＣノイズＡＣＮの波形に対して位相が１８０度ずれたオフセットキャンセル信号ＯＣが生成される。加算器ＡＤＤ１により、入力信号ＩＮにオフセットキャンセル信号ＯＣを加えることで、ＡＣノイズＡＣＮとともにＤＣノイズＤＣＮが除去された出力信号ＯＵＴが生成される。
【００５７】
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、ＡＣノイズＡＣＮだけでなくＤＣノイズＤＣＮを除去できる。
【００５８】
図１０は、別の実施形態におけるオフセット校正回路の例を示している。図１、図５および図７と同じ要素については、詳細な説明は省略する。オフセット校正回路ＯＦＣ４は、図５に示したオフセット校正回路ＯＦＣ２に、図７に示したオフセット校正部ＤＣＯＦＣおよび加算器ＡＤＤ３を追加している。オフセット解析部ＰＯＦＡＮＬ、ＮＯＦＡＮＬ、振幅判定部ＡＪＤＧ、周期判定部ＣＪＤＧ、オフセット生成部ＡＯＦＧＥＮおよび加算器ＡＤＤ１は、図５と同じである。例えば、オフセット校正回路ＯＦＣ４は、図２に示したシステムＳＹＳにおいて、オフセット校正回路ＯＦＣ１の代わりに搭載される。オフセット解析部ＰＯＦＡＮＬは、図１および図３と同様に、正の極値から求めたＡＣノイズＡＣＮの振幅を示す振幅情報ＡＩＮＦ１と、正の極値から求めたＡＣノイズＡＣＮの半周期を示す周期情報ＣＩＮＦ１を出力する。オフセット解析部ＮＯＦＡＮＬは、図１および図３と同様に、負の極値から求めたＡＣノイズＡＣＮの振幅を示す振幅情報ＡＩＮＦ２と、負の極値から求めたＡＣノイズＡＣＮの半周期を示す周期情報ＣＩＮＦ２を出力する。
【００５９】
この実施形態においても、加算器ＡＤＤ３は、位相シフタＲＴから出力される信号からオフセット校正部ＤＣＯＦＣにより検出されたＤＣノイズＤＣＮを除去する。オフセット校正回路ＯＦＣ４を動作することにより、図４と同様に、ＡＣノイズＡＣＮの波形に対して位相が１８０度ずれたオフセットキャンセル信号ＯＣが生成される。加算器ＡＤＤ１により、入力信号ＩＮにオフセットキャンセル信号ＯＣを加えることで、ＡＣノイズＡＣＮとともにＤＣノイズＤＣＮが除去された出力信号ＯＵＴが生成される。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。
【００６０】
図１１は、別の実施形態におけるオフセット校正回路の例を示している。図１および図５と同じ要素については、詳細な説明は省略する。オフセット校正回路ＯＦＣ５は、図１に示したオフセット解析部ＰＯＦＡＮＬの代わりに図５に示したオフセット解析部ＮＯＦＡＮＬを有している。これにより、オフセット校正回路ＯＦＣ４は、図６に示した極大値ＮＭＡＸおよび極小値ＮＭＩＮを検出し、ＡＣノイズＡＣＮの振幅Ａ２および半周期Ｔ２を求める。オフセットキャンセル信号ＯＣは、振幅Ａ２および半周期Ｔ２を用いて生成される。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。
【００６１】
図１２は、別の実施形態におけるオフセット校正回路の例を示している。図１および図５と同じ要素については、詳細な説明は省略する。オフセット校正回路ＯＦＣ６は、図５に示したオフセット校正回路ＯＦＣ２から周期判定部ＣＪＤＧを削除している。また、オフセット校正回路ＯＦＣ６は、図５に示したオフセット解析部ＮＯＦＡＮＬから周期検出部ＣＹＣＤＥＴおよびループフィルタＬＰＦ２を削除している。オフセット生成部ＡＯＦＧＥＮは、オフセット解析部ＰＯＦＡＮＬからの周期情報ＣＩＮＦ１を直接受ける。
【００６２】
なお、オフセット解析部ＰＯＦＡＮＬから周期検出部ＣＹＣＤＥＴおよびループフィルタＬＰＦ２を削除してもよい。この場合、オフセット解析部ＮＯＦＡＮＬは、図５と同じである。この実施形態では、振幅情報ＡＩＮＦは、振幅情報ＡＩＮＦ１と振幅情報ＡＩＮＦ２の差が、所定の範囲に含まれるときのみ生成される。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。
【００６３】
図１３は、別の実施形態におけるオフセット校正回路の例を示している。図１および図５と同じ要素については、詳細な説明は省略する。オフセット校正回路ＯＦＣ７は、図５に示したオフセット校正回路ＯＦＣ２から振幅判定部ＡＪＤＧを削除している。また、オフセット校正回路ＯＦＣ７は、図５に示したオフセット解析部ＮＯＦＡＮＬからループフィルタＬＰＦ１を削除している。また、オフセット解析部ＮＯＦＡＮＬの振幅検出部ＡＭＰＤＥＴ（図１１）からラッチ回路ＬＴ２−３および加算器ＡＤＤ２が削除されている。オフセット生成部ＡＯＦＧＥＮは、オフセット解析部ＰＯＦＡＮＬからの振幅情報ＡＩＮＦ１を直接受ける。
【００６４】
なお、オフセット解析部ＰＯＦＡＮＬからループフィルタＬＰＦ１を削除し、オフセット解析部ＰＯＦＡＮＬの振幅検出部ＡＭＰＤＥＴ（図１）からラッチ回路ＬＴ２−３および加算器ＡＤＤ２を削除してもよい。この場合、オフセット解析部ＮＯＦＡＮＬは、図５と同じである。この実施形態では、周期情報ＣＩＮＦは、周期情報ＣＩＮＦ１と周期情報ＣＩＮＦ２の差が、所定の範囲に含まれるときのみ生成される。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。
【００６５】
なお、図７に示したオフセット校正回路ＯＦＣ３では、オフセット解析部ＰＯＦＡＮＬにより検出される正の極値から極大値ＰＭＡＸおよび極小値ＰＭＩＮを求め、オフセットキャンセル信号ＯＣを生成する例について述べた。しかし、例えば、オフセット解析部ＰＯＦＡＮＬの代わりに図５に示したオフセット解析部ＮＯＦＡＮＬを配置し、負の極値から極大値ＮＭＡＸおよび極小値ＮＭＩＮを求め、オフセットキャンセル信号ＯＣを生成してもよい。
【００６６】
上述した実施形態では、加算器ＡＤＤ１により入力信号ＩＮにオフセットキャンセル信号ＯＣを加算する例について述べた。しかし、加算器ＡＤＤ１により入力信号ＩＮからオフセットキャンセル信号ＯＣを減算してもよい。この場合、加算器ＡＤＤ１は、減算器として動作する。オフセット生成部ＡＯＦＧＥＮにより生成されるオフセットキャンセル信号ＯＣの位相は、オフセット校正回路ＯＦＣ１−７の動作により、入力信号ＩＮの位相に等しくなる。
【００６７】
図５、図１０および図１２にそれぞれ示したオフセット校正回路ＯＦＣ２、ＯＦＣ４、ＯＦＣ６では、振幅情報ＡＩＮＦ１と振幅情報ＡＩＮＦ２の差が所定の範囲に含まれるときに、振幅情報ＡＩＮＦ１を振幅情報ＡＩＮＦとして出力する例について述べた。しかし、振幅情報ＡＩＮＦ２を振幅情報ＡＩＮＦとして出力してもよい。この場合、ラッチ回路ＬＴ４は、振幅情報ＡＩＮＦ１の代わりに振幅情報ＡＩＮＦ２を受ける。
【００６８】
同様に、図５、図１０および図１３にそれぞれ示したオフセット校正回路ＯＦＣ２、ＯＦＣ４、ＯＦＣ７では、周期情報ＣＩＮＦ１と周期情報ＣＩＮＦ２の差が所定の範囲に含まれるときに、周期情報ＣＩＮＦ１を周期情報ＣＩＮＦとして出力する例について述べた。しかし、周期情報ＣＩＮＦ２を周期情報ＣＩＮＦとして出力してもよい。この場合、ラッチ回路ＬＴ５は、周期情報ＣＩＮＦ１の代わりに周期情報ＣＩＮＦ２を受ける。
【００６９】
図１１から図１３に示したオフセット校正回路ＯＦＣ５−７に、図７に示したオフセット校正部ＤＣＯＦＣおよび加算器ＡＤＤ３を追加してもよい。
【００７０】
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
入力信号とオフセットキャンセル信号とを演算し、演算結果を出力信号として出力する演算器と、
前記出力信号の信号値のうち正または負の一方を示す複数の極値を求める第１極値検出部と、
前記出力信号に含まれるＡＣオフセットにより変化する前記一方の極値の第１極大値および第１極小値を求める第１極大極小検出部と、
前記第１極大値および前記第１極小値の差から前記ＡＣオフセットの第１振幅を求める第１振幅検出部と、
前記第１極大値および前記第１極小値の一方が現れてから、前記第１極大値および前記第１極小値の他方が現れるまでの期間を前記ＡＣオフセットの第１半周期として求める第１周期検出部と、
前記第１振幅および前記第１半周期を有する周期信号を生成する周期信号生成部と、
前記第１振幅が小さくなる方向に前記周期信号の位相を調整し、前記オフセットキャンセル信号として出力する位相調整部と
を備えていることを特徴とするオフセット校正回路。
（付記２）
前記出力信号の信号値のうち正または負の他方を示す複数の極値を求める第２極値検出部と、
前記ＡＣオフセットにより変化する前記他方の極値の第２極大値および第２極小値を求める第２極大極小検出部と、
前記第２極大値および前記第２極小値の差から前記ＡＣオフセットの第２振幅を求める第２振幅検出部と、
前記第１および第２振幅の差が予め決められた範囲内であるとき、前記第１および第２振幅の一方を出力する振幅判定部と
を備え、
前記周期信号生成部は、前記振幅判定部から出力される振幅を有する前記周期信号を生成し、
前記位相調整部は、前記振幅判定部から出力される振幅が小さくなる方向に前記周期信号の位相を調整すること
を特徴とする付記１記載のオフセット校正回路。
（付記３）
前記出力信号の信号値のうち正または負の他方を示す複数の極値を求める第２極値検出部と、
前記ＡＣオフセットにより変化する前記他方の極値の第２極大値および第２極小値を求める第２極大極小検出部と、
前記第２極大値および前記第２極小値の一方が現れてから、前記第２極大値および前記第２極小値の他方が現れるまでの期間を前記ＡＣオフセットの第２半周期として求める第２周期検出部と、
前記第１および第２半周期の差が予め決められた範囲内であるとき、前記第１および第２半周期の一方を出力する周期判定部と、
を備え、
前記周期信号生成部は、前記周期判定部から出力される半周期を有する前記周期信号を生成すること
を特徴とする付記１または付記２記載のオフセット校正回路。
（付記４）
前記第２周期検出部は、前記第２極大値および前記第２極小値の一方が現れたときに動作を開始し、前記第２極大値および前記第２極小値の他方が現れたときに動作を停止するカウンタを備え、前記カウンタのカウンタ値に応じて前記ＡＣオフセットの前記第２半周期を求めること
を特徴とする付記３記載のオフセット校正回路。
（付記５）
前記出力信号に含まれるＤＣオフセットを検出し、検出したＤＣオフセットを出力するＤＣオフセット校正部と、
前記位相調整部と前記演算器の間に配置され、前記位相調整部からの前記オフセットキャンセル信号から前記ＤＣオフセットを除去し、前記ＤＣオフセットが除去された前記オフセットキャンセル信号を前記演算器に出力する減算器と
を備えていることを特徴とする付記１ないし付記４のいずれか１項記載のオフセット校正回路。
（付記６）
前記第１周期検出部は、前記第１極大値および前記第１極小値の一方が現れたときに動作を開始し、前記第１極大値および前記第１極小値の他方が現れたときに動作を停止するカウンタを備え、前記カウンタのカウンタ値に応じて前記ＡＣオフセットの前記第１半周期を求めること
を特徴とする付記１ないし付記５のいずれか１項記載のオフセット校正回路。
（付記７）
入力信号とオフセットキャンセル信号とを演算器により演算し、演算結果を出力信号として出力し、
前記出力信号の信号値のうち正または負の一方を示す複数の極値を求め、
前記出力信号に含まれるＡＣオフセットにより変化する前記一方の極値の第１極大値および第１極小値を求め、
前記第１極大値および前記第１極小値の差から前記ＡＣオフセットの第１振幅を求め、
前記第１極大値および前記第１極小値の一方が現れてから、前記第１極大値および前記第１極小値の他方が現れるまでの期間を前記ＡＣオフセットの第１半周期として求め、
前記第１振幅および前記第１半周期を有する周期信号を生成し、
前記第１振幅が小さくなる方向に前記周期信号の位相を調整し、前記オフセットキャンセル信号として出力すること
を特徴とするオフセット校正方法。
（付記８）
前記出力信号の信号値のうち正または負の他方を示す複数の極値を求め、
前記ＡＣオフセットにより変化する前記他方の極値の第２極大値および第２極小値を求め、
前記第２極大値および前記第２極小値の差から前記ＡＣオフセットの第２振幅を求め、
前記第１および第２振幅の差が予め決められた範囲内であるとき、振幅判定部から前記第１および第２振幅の一方を出力し、
前記周期信号生成部は、前記振幅判定部から出力される振幅を有する前記周期信号を生成し、
前記振幅判定部から出力される振幅が小さくなる方向に前記周期信号の位相を調整する
を特徴とする付記７記載のオフセット校正方法。
（付記９）
前記出力信号の信号値のうち正または負の他方を示す複数の極値を求め、
前記ＡＣオフセットにより変化する前記他方の極値の第２極大値および第２極小値を求め、
前記第２極大値および前記第２極小値の一方が現れてから、前記第２極大値および前記第２極小値の他方が現れるまでの期間を前記ＡＣオフセットの第２半周期として求め、
前記第１および第２半周期の差が予め決められた範囲内であるとき、周期判定部から前記第１および第２半周期の一方を出力し、
前記周期判定部から出力される半周期を有する前記周期信号を生成すること
を特徴とする付記７または付記８記載のオフセット校正方法。
（付記１０）
前記出力信号に含まれるＤＣオフセットを検出し、検出したＤＣオフセットを出力し、
減算器により前記オフセットキャンセル信号から前記ＤＣオフセットを除去し、前記ＤＣオフセットが除去された前記オフセットキャンセル信号を前記演算器に出力する
を特徴とする付記７ないし付記９のいずれか１項記載のオフセット校正方法。
（付記１１）
付記１ないし付記６いずれか１項記載のオフセット校正回路を備えていることを特徴とするシステム。
（付記１２）
単一電源で動作し、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備え、
前記オフセット校正回路は、前記デジタル信号を前記入力信号として受けること
を特徴とする付記１１記載のシステム。
【００７１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７２】
Ａ１、Ａ２‥振幅；ＡＣＮ‥ＡＣノイズ（ＡＣオフセット）；ＡＤＤ１−３‥加算器；ＡＪＤＧ‥振幅判定部；ＡＭＰＤＥＴ‥振幅検出部；ＡＯＦＧＥＮ‥オフセット生成部；ＣＪＤＧ‥周期判定部；ＣＹＣＤＥＴ‥周期検出部；ＤＣＯＦＣ‥オフセット校正部ＥＸＴＤＥＴ１−２‥極値検出部；ＨＣ１、ＨＣ２‥半周期；ＬＰＦ１、ＬＰＦ２‥ループフィルタ；ＭＡＸＤＥＴ‥極大検出部；ＭＩＮＤＥＴ‥極小検出部；ＮＭＡＸ‥極大値；ＮＭＩＮ‥極小値；ＮＯＦＡＮＬ‥オフセット解析部；ＯＣ‥オフセットキャンセル信号；ＯＦＣ１−７‥オフセット校正回路；ＰＭＡＸ‥極大値；ＰＭＩＮ‥極小値；ＰＯＦＡＮＬ‥オフセット解析部；ＲＴ‥位相シフタ；ＲＴＣＮＴ‥位相制御部；ＳＧ‥信号生成部；ＳＧＣＮＴ‥信号制御部
【図１】
2010226681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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