(57)【要約】      （修正有）【課題】差動信号の反射を低減するインピーダンス補償回路を有する受信回路を提供する。【解決手段】終端処理された第1，第2の信号線が接続される受信回路において，第1，第2の信号が入力される信号入力回路と，第1，第2の入力端子への差動信号供給を検出する差動信号検出部とを有し，差動信号検出部は，第1の信号よりも第2の信号の電位が高い場合であって，第1と第2の信号が第1の電位差を有する場合に，第1の入力端子に第1の電流を流入し，第1と第2の信号が第1の電位差よりも小さい第2の電位差を有する場合に，第1の入力端子に第1の電流よりも小さい第2の電流を流入し，さらに，第1の信号よりも第2の信号の電位が高い場合であって，第1の電位差の場合に，第1の入力端子に第3の電流を流入し，第2の電位差の場合に，第1の入力端子に第3の電流よりも大きい第4の電流を流入するインピーダンス補償回路を有する。【選択図】図４
2010226296.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を構成する逆相の第1，第2の信号がそれぞれ伝送され，終端処理された第1，第2の信号線が接続される第1，第2の入力端子を有する受信回路において，
前記第1，第2の入力端子に接続され，前記第1，第2の信号が入力される信号入力回路と，
前記第1，第2の入力端子に前記差動信号が供給されているか否かを検出する差動信号検出部とを有し，
前記差動信号検出部は，前記第1の信号よりも第2の信号の電位が高い場合であって，前記第1と第2の信号が第1の電位差を有する場合に，前記第1の入力端子に第1の電流を流入し，前記第1と第2の信号が前記第1の電位差よりも小さい第2の電位差を有する場合に，前記第1の入力端子に前記第1の電流よりも小さい第2の電流を流入し，
さらに，前記第1の信号よりも第2の信号の電位が高い場合であって，前記第1の電位差の場合に，前記第1の入力端子に第3の電流を流入し，前記第2の電位差の場合に，前記第1の入力端子に前記第3の電流よりも大きい第4の電流を流入するインピーダンス補償回路を有する受信回路。
【請求項２】
前記差動信号検出部は，それぞれのソース端子が前記第1，第2の入力端子に接続され，それぞれのゲート端子に前記第1，第2の信号のコモン電位を所定の電位昇圧したバイアス電圧が供給され，それぞれのドレイン端子が共通の抵抗を介して電源に接続された第1の導電型MOSトランジスタ対と，前記ドレイン端子の電位に基づいて前記差動信号の供給を検出するコンパレータとを有し，
前記インピーダンス補償回路は，それぞれのドレイン端子が前記第1，第2の入力端子に接続され，それぞれのゲート端子が前記第2，第1の入力端子に接続され，それぞれのソース端子が電流源に接続された第2の導電型MOSトランジスタ対を有する請求項1記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，差動信号を受信する受信回路に関する。
【背景技術】
【０００２】
高速伝送を実現する小振幅信号はコモンモードノイズに弱いため，高速伝送には差動伝送方式が採用される。さらに，差動伝送方式では反射を防止させるため，受信側で信号線は終端処理される。
【０００３】
図1は，一般的な差動伝送方式を表すブロック図の一例である。図1において，送信側LSI(Large Scale Integrated Circuit，集積回路装置)1は，送信回路Txを有し，受信側LSI2は，受信回路Rxと終端抵抗R1，R2を有する。
【０００４】
送信回路Txは，送信データに対応する逆相の差動信号S1，S2を信号線Data，DataXを介して受信回路Rxに送信する。送信中に，差動信号S1，S2にはコモンモードノイズが加わり，差動信号S1，S2のコモン電位Vcomは変動する。しかし，差動信号S1，S2の差動電圧は変化しないため，受信回路Rxは，受信した差動信号S1，S2からデータを正確に再生できる。
【０００５】
かかる受信回路は，例えば特許文献1，2に記載されている。
【０００６】
終端処理に関して，パーソナルコンピュータのインターフェースである「PCI-Express」や「Serial-ATA」の受信側LSI2では，反射を防止するための終端抵抗のインピーダンス値が，シングル規格とディファレンシャル規格として以下の範囲で規格化されている。
【０００７】
(1)「PCI-Express」のシングル規格は40〜60Ω，ディファレンシャル規格は80〜120Ωである。
【０００８】
(2)「Serial-ATA」のシングル規格は40Ω以上，ディファレンシャル規格は85〜115Ωである。
【０００９】
ここで，シングル規格はコモンモードノイズの反射に対する規格であり，ディファレンシャル規格は差動信号S1，S2の反射に対する規格である。
【００１０】
なお，一般的に終端抵抗R1，R2には，信号線Data，DataXの特性インピーダンスである50Ωが用いられる。
【００１１】
図2は，シングル規格のインピーダンス値を測定する場合の態様を表す図である。図2は，図1の受信側LSI2の入力部を表す。シングル規格におけるインピーダンス値は，一方の信号線Data又はDataXとグランドとの間に電圧V1が印加された時の内部抵抗R1，R2に流れる破線で示す電流I1，I2に基づいて測定される。すなわち，各インピーダンス値はV1/I1，V1/I2である。
【００１２】
図3は，ディファレンシャル規格のインピーダンス値を測定する場合の態様を表す図である。ディファレンシャル規格におけるインピーダンス値は，両方の信号線Data，DataXに逆相電圧V2，V3(V3=-V2)を印加した時に，信号線DataからグランドG1，G2を介して信号線DataXに至るまでの内部抵抗R1，R2に流れる電流I3に基づいて測定される。すなわち，インピーダンス値は(V2-V3)/I3である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平5-67933号公報
【特許文献２】特開2001-251164号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら，従来は，受信回路Rxが差動信号S1，S2を受信した時に，その内部に設けられた回路が，差動信号S1，S2の振幅に応じた大きさの電流を信号線Data，DataXに流す。そのため，差動信号S1，S2の振幅に応じてディファレンシャル規格側のインピーダンス値が変動し，ある振幅に対してそのインピーダンス値が設計されても異なる振幅では反射が起こる。
【００１５】
そこで，本発明の目的は，差動信号S1，S2の反射を低減する事ができるインピーダンス補償回路を有する受信回路を提供することにある。
【課題を解決するための手段】
【００１６】
1つの態様によれば，差動信号を構成する逆相の第1，第2の信号がそれぞれ伝送され，終端処理された第1，第2の信号線が接続される第1，第2の入力端子を有する受信回路が，前記第1，第2の入力端子に接続され，前記第1，第2の信号が入力される信号入力回路と，前記第1，第2の入力端子に前記差動信号が供給されているか否かを検出する差動信号検出部とを有し，前記差動信号検出部は，前記第1の信号よりも第2の信号の電位が高い場合であって，前記第1と第2の信号が第1の電位差を有する場合に，前記第1の入力端子に第1の電流を流入し，前記第1と第2の信号が前記第1の電位差よりも小さい第2の電位差を有する場合に，前記第1の入力端子に前記第1の電流よりも小さい第2の電流を流入し，さらに，前記第1の信号よりも第2の信号の電位が高い場合であって，前記第1の電位差の場合に，前記第1の入力端子に第3の電流を流入し，前記第2の電位差の場合に，前記第1の入力端子に前記第3の電流よりも大きい第4の電流を流入するインピーダンス補償回路を有する。
【発明の効果】
【００１７】
上記の発明によれば，差動信号S1，S2の反射を低減する事ができるインピーダンス補償回路を有する受信回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】一般的な差動伝送方式を表すブロック図の一例である。
【図２】シングル規格のインピーダンス値を測定する場合の態様を表す図である。
【図３】ディファレンシャル規格のインピーダンス値を測定する場合の態様を表す図である。
【図４】第1の実施の形態における受信回路Rxのブロック図の一例である。
【図５】バイパスコンデンサC1，C2を通過する前後の差動信号のレベルを表す。
【図６】サンプリング回路21の一例を示す回路図である。
【図７】サンプリング回路21のタイミングチャートである。
【図８】入力端子n1に供給された差動信号S1の電位VdataとトランジスタTr1に流れる電流Itr1との関係を表す図である。
【図９】入力端子n1に供給された差動信号S1の電位Vdataとノードn10の電位Vn10との関係を表す図である。
【図１０】インピーダンス補償回路7の動作を説明するための図である。
【図１１】入力端子n1に供給された差動信号S1のレベルVdataと入力端子n1またはn2に流れ込む電流の総和との関係を表す図である。
【発明を実施するための形態】
【００１９】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２０】
図4は，第1の実施の形態における受信回路Rxのブロック図の一例である。図４には，図１に示された送信回路Ｔｘと，差動の信号線Data,DataXと，第１，第２の入力端子n1,n2と，終端抵抗R1,R2と，受信用LSIの内部回路２２が示されている。受信回路Rxは，入力端子n1,n2に入力される差動信号をクロックCLKに同期してサンプリングし内部回路２２に出力する信号入力回路８を有する。
【００２１】
また，受信回路Rxは，差動の信号線Data,Dataxに差動信号が供給されているか否かを検出する差動信号検出部５を有する。前述の規格上，通常動作では，信号線Data,Dataxに所定の周波数以上で変化する差動信号が供給される。差動信号検出部５は，その差動信号が入力端子n1,n2に供給されていることを検出し，内部回路２２に検出信号Sig11を出力する。たとえば，差動信号が入力端子n1,n2に供給されていない場合，つまり同相信号が供給されている場合は，内部回路２２は内部回路をスリープ状態にして省電力状態になる。また，差動信号検出回路５が差動信号を検出すると，内部回路２２はスリープ状態から通常動作状態に遷移する。
【００２２】
この差動信号検出回路５が設けられていることにより，差動信号の振幅に依存した電流Itr1,Itr2が入力端子n1,n2に流れ込み，ディファレンシャルモードでの入力インピーダンスが変動する。そのため，差動信号の振幅に依存して，ディファレンシャルモードでの入力インピーダンスが規格値に整合する場合と整合しない場合とが存在する。
【００２３】
そこで，本実施の形態では，後で詳述するとおり，インピーダンス補償回路７を設けて，上記の差動信号検出回路５からの差動信号の振幅に依存した電流の変化を抑制している。
【００２４】
[信号入力回路]
信号入力回路8は，バイアス回路23とサンプリング回路21を有する。サンプリング回路２１には，入力端子n1,n2が受信した差動信号S1,S2が，バイパスコンデンサC1,C2を介して入力する。また，サンプリング回路２１の入力対n31,n32には，バイアス回路２３が生成するバイアス電圧Vbが印加されている。これにより，グランドをコモン電位Vcomとする差動の入力信号S1,S2が，バイアス電圧Vbだけ昇圧され，サンプリング回路21が要求する電位に対応することになる。
【００２５】
図5は，バイパスコンデンサC1，C2を通過する前後の差動信号のレベルを表す。信号線Data，DataXに伝送される差動信号S1，S2のコモン電位Vcomは，「PCI-Express」ではグランド「GND」，「Serial-ATA」ではグランドGNDまたは所定の電圧として規格化されている。以下，簡単のために，差動信号S1，S2のコモン電位VcomはグランドGNDとする。
【００２６】
図5に示す差動信号Di，DiXは，バイパスコンデンサC1，C2通過後の入力対n31、n32差動信号であり，そのコモン電位Vcomが入力差動信号S1，S2のコモン電位Vcomからバイアス電圧Vbだけ昇圧された信号であり，この差動信号Di，DiXがサンプリング回路21に入力される。
【００２７】
図6は，サンプリング回路21の一例を示す回路図である。サンプリング回路21は，pチャネルトランジスタTr61〜Tr64とnチャネルトランジスタTr65〜Tr69とフリップフロップFF1を有する。図5の差動信号Di，DiXは，トランジスタTr67，Tr68のベース端子に入力される。トランジスタTr61，Tr64，Tr69のベース端子には，サンプリング用のクロック信号CLKが入力される。トランジスタTr62，Tr65とトランジスタTr63，Tr66は，それぞれインバータ回路を構成し，それらインバータ回路は，ラッチ回路を構成している。
【００２８】
図7は，サンプリング回路21のタイミングチャートである。上から順にサンプリング回路21に入力される差動信号Di，DiX，クロックCLK，ノードn51，n52のレベル，出力信号Do，DoXのレベルが図示されている。
【００２９】
まず，タイミングT1の前のリセット状態では，クロック信号CLKがLレベルであり，トランジスタTr61,Tr64が共にオン，トランジスタTr69がオフであり，ノードn51,n52は共にHレベルにリセットされている。また，入力信号DiはHレベルで入力信号DiXはLレベルである。
【００３０】
そして，タイミングT1のサンプリング状態において，クロックCLKのHレベルへの立ち上がりに応答して，トランジスタTr69はオンし，トランジスタTr61，Tr64はオフになる。そして，入力信号DiがHレベル，入力信号DiXがLレベルであるので，差動対のトランジスタTr67がよりオンし，トランジスタTr68はオフになり，ノードn52がLレベルに引き下げられ，トランジスタTr66はオフ，トランジスタTr63はオンになる。その結果，ノードn51はHレベルを維持しトランジスタTr62はオフとなり，ノードn52は更にLレベルに引き下げられる。つまり，トランジスタTr62,Tr65,Tr63,Tr66によるラッチ動作である。
【００３１】
上記のノードn51のHレベルと，ノードn52のLレベルとは，フリップフロップFF1内のNANDゲートna1,na2によりラッチされ，そのラッチされた出力信号Do，DoXが内部回路22に出力される。
【００３２】
タイミングT2において，クロックCLKのLレベルへの立ち下がりに応答して，トランジスタTr69はオフし，トランジスタTr61，Tr64はオンし，再度リセット状態になりノードn51，n52は共にHレベルとなるが，フリップフロップFF1は前の出力信号Do，DoXの状態を維持する。このリセット状態の間に，入力信号S1，S2の差動状態が逆になる。
【００３３】
そして，タイミングT3のサンプリング状態においては，クロックCLKの立ち上がりに応答して，タイミングT1とは逆相の動作で，サンプリング回路21は入力信号S1，S2を検出しラッチする。以降サンプリング回路21は，リセットとサンプリングとを繰り返す。
【００３４】
[差動信号検出部]
図4において，差動信号検出部5は，それぞれのソース端子が入力端子n1，n2に接続され，それぞれのドレイン端子が共通の抵抗R3を介して電源Vddに接続された１対のnチャネルトランジスタTr1，Tr2と，ゲートバイアス生成回路6と，コンパレータcmpとを有する。
【００３５】
ゲートバイアス回路6は，それぞれダイオード接続されソース端子が入力端子n1，n2に接続された１対のトランジスタTr5，Tr6と，抵抗値が等しい2つの抵抗R4，R5を有し，ノードn7，n8に電流源を介して電源Vddが接続されている。
【００３６】
ゲートバイアス生成回路６は，入力信号S1，S2のコモン電圧Vcomよりトランジスタの閾値電圧だけ高いバイアス電圧（ノードn9の電圧）を生成する。トランジスタTr1,Tr2のゲートには，このバイアス電圧が印加され，入力端子n1,n2の入力信号Di,DiXの電圧に応じて，トランジスタTr1,Tr2の電流Itr1,Itr2が変化し，その電流値に応じてノードn10の電位が変化する。そして，コンパレータcmpが,ノードn10の電位を基準電圧Vrefと比較する。
【００３７】
まず，入力端子n1,n2に差動信号が供給されてなく，入力信号S1,S2が共にコモン電圧Vcom,例えばグランド電位の場合について説明する。この場合は，トランジスタTr1,Tr2のゲートソース間電圧Vtr1_gs，Vtr2_gsは共に閾値電圧程度になり，わずかな電流が流れ，ノードn10の電位は基準電圧Vrefより高くなり，検出信号Sig11はHレベルになる。
【００３８】
上記のシングルモードの場合，入力信号S1,S2のコモン電圧Vcomが変動しても，ゲートバイアス生成回路６はその変動に連動したバイアス電圧Vcom+Vthを生成するので，トランジスタTr1,Tr2に流れる電流は一定になる。よって，シングルモードでは，信号線Data,DataXに流れ込む差動信号検出部5からの電流が一定となるので，差動信号検出部5による入力インピーダンスに変動はない。
【００３９】
次に，入力端子n1，n2に，図5に示すコモン電位Vcom(例えばグランドGND)を中心とした逆相の差動信号S1，S2が供給され場合について説明する。以下，入力端子n1に振幅Vmの負の信号S1が入力端子n2に振幅Vmの正の信号S2がそれぞれ供給される場合を想定して動作を説明する。
【００４０】
差動信号S1，S2の供給により入力端子n1の信号S1の電位VdataはVcom-Vmとなり，ノードn7の電位はVcom-Vm+Vthとなる。ここで，VthはトランジスタTr5の閾値電圧である。同様に入力端子n2の信号S2の電位VdataXはVcom+Vmとなり，ノードn8の電位はVcom+Vm+Vthとなる。抵抗R4，R5の抵抗値は等しいため，ノードn9のレベルは，ノードn7とノードn8の中心レベルのVcom+Vthである。つまり，トランジスタTr1，Tr2のゲート端子には差動信号の振幅Vmに関係なく，差動信号S1，S2のコモン電位Vcomを閾値Vthだけ昇圧した常に一定のバイアス電圧Vcom+Vthが供給される。
【００４１】
トランジスタTr1のソース端子は，入力端子n1に接続されており，そのレベルはVcom-Vmであるため，そのゲート・ソース間電圧Vtr1_gsはVth+Vmである。また，トランジスタTr2のソース端子は入力端子n2に接続されており，そのレベルはVcom+Vmであるため，そのゲート・ソース間電圧Vtr2_gsはVth-Vm(<Vth)である。よって，トランジスタTr2には電流Itr2は流れないが，トランジスタTr1には電流Itr1が流れ，入力端子n1に流れ込む。しかも，このトランジスタTr1の電流Itr1は，シングルモードの時の電流Itr1+Itr2より大きい。そのため，ノードn10は基準電圧Vrefより低くなり，コンパレータcmpがそれを検出して検出信号Sig11をLレベルにする。
【００４２】
上記のトランジスタTr1には，差動信号の振幅に応じた電流Itr1が流れる。，そのため，差動信号S1,S2の振幅が大きいときは，信号S1の電位がより低く（より深い負電位）になり，トランジスタTr1の電流Itr1はより大きくなる。一方で，差動信号S1,S2の振幅が小さいときは，信号S1の電位があまり低くならず（より浅い負電位になり)，トランジスタTr1の電流Itr1はより小さくなる。つまり，差動信号S1，S2が入力端子n1，n2に供給されるディファレンシャルモードでは，その差動信号の振幅に応じて入力端子n1,n2に流れ込む電流が異なり，入力インピーダンスが異なる。つまり，ディファレンシャル規格側のインピーダンス値が変動する。
【００４３】
図8は，入力端子n1に供給された差動信号S1の電位VdataとトランジスタTr1に流れる電流Itr1との関係を表す図である。図中の矢印Vmは差動信号S1のコモン電位Vcomからの振幅Vmを表す。前述したコモン電位Vcomを中心とする振幅Vmの負の信号が入力端子n1に供給された場合，図8に示すように振幅Vmの増加（より負電位か否か）に応じてトランジスタTr1に流れる電流Itr1が増加する。
【００４４】
図9は，入力端子n1に供給された差動信号S1の電位Vdataとノードn10の電位Vn10との関係を表す図である。図9は図8と関連し，差動信号S1の電位Vdataに応じてトランジスタTr1に流れる電流Itr1は，電源Vddから抵抗R3を介して流れるため，抵抗R3で電流Itr1の大きさに比例した電圧降下が起こり，ノードn10のレベルVn10が下がる。また，図8と同様に図9中の矢印Vmは差動信号S1のコモン電位Vcomからの振幅Vmを表す。
【００４５】
コンパレータcmpはノードn10のレベルをモニタし，ノードn10のレベルVn10が基準レベルVrefよりも大きい場合，差動信号検出信号Sig11をHレベルとし，小さい場合Lレベルとする。つまり，入力端子n1,n2に差動信号が供給されていないシングルモードでは，検出信号Sig11はHレベル，差動信号が供給されているディファレンシャルモードでは，検出信号Sig11はLレベルになる。内部回路22は，この差動信号検出信号Sig11のレベル変化により差動信号の供給の有無を認識し，スリープモードへの遷移または通常モードへの復帰を行う。
【００４６】
また，図9の電位Vcom-Vcpは，ノードn10の電位Vn10が基準レベルVrefと一致する時の差動信号S1の電位Vdataであり，コンパレータcmpは，差動信号S1の振幅VmがVcp未満の場合，差動信号検出信号Sig11をHレベルとし，Vcp以上の場合はLレベルとする。
【００４７】
図8に，図9で示したVcpと同様の記載を示す。また，ディファレンシャルモードの動作範囲Hmを示す。この動作範囲Hmにおいて，例えば点P1付近でディファレンシャル規格側のインピーダンス値を測定する場合，差動信号S1の振幅Vmの変化に対する電流Itr1の変化は大きいため，異なる振幅の差動信号S1，S2が供給された場合のインピーダンス値の変動も大きい。そこで，以下に示すインピーダンス補償回路7が差動信号S1の振幅Vmの変化に対する電流Itr1の変化を低減する。
【００４８】
なお，以上は，入力端子n1に振幅Vmの負の信号が供給される場合を想定して動作を説明したが，入力端子n1に振幅Vmの正の信号が供給された場合は，トランジスタTr1，Tr2の動作が逆になる。
【００４９】
[インピーダンス補償回路]
図4に示された，インピーダンス補償回路7は，１対のpチャネルトランジスタTr3，Tr4と，パワーダウン信号PDXによりオン，オフ制御される１対のnチャネルトランジスタTr7,Tr8を有する。トランジスタTr3，Tr4は，それぞれのソース端子が電流源を介して電源Vddに接続されている。トランジスタTr3のドレイン端子はトランジスタTr7を介して入力端子n1接続され，ゲート端子は入力端子n2に接続されている。トランジスタTr4のドレイン端子はトランジスタTr8を介して入力端子n2接続され，ゲート端子は入力端子n1に接続されている。つまり，補償回路内のトランジスタTr3,Tr4は，それぞれ逆相の信号を有する入力端子n2,n1の信号S2,S1がそれぞれのゲートに供給されている。なお，トランジスタTr7,Tr8は，通常動作時はパワーダウン信号PDXがHレベルになるのでオン状態に制御され，スリープ状態になるとパワーダウン信号PDXがLレベルになるのでオフ状態に制御される。
【００５０】
差動信号検出部5での説明と同様に，入力端子n1に振幅Vmの負の信号S1が，入力端子n2に振幅Vmの正の信号S2がそれぞれ供給される場合を想定し，さらに入力端子n1と入力端子n1に電流Itr1，Itr3を出力するトランジスタTr1，Tr3に着目して，以下にその動作を説明する。
【００５１】
図10は，インピーダンス補償回路7の動作を説明するための図である。図10には，コモン電位Vcom(GND)を中心とする大きな差動電圧Vdiff1（振幅Vm1)の差動信号S1,S2と，それよりも小さい差動電圧Vdiff2(振幅Vm2)の差動信号S1，S2とが，入力端子n1，n2にそれぞれ供給された場合の電位関係が示されている。電位VRはインピーダンス補償回路７内のノードn15のレベルである。また，差動信号S1,S2の電位はVdata，VdataXである。また，Vcom+Vthは，差動信号検出部５のゲートバイアス電圧である。これらの電位関係に基づいて，トランジスタTr1,Tr2,Tr3,Tr4の電流量の関係について説明する。
【００５２】
大きな差動電圧Vdiff1の差動信号S1，S2が端子n1，n2に供給された場合，入力端子n1の差動信号S1のレベルVdataは，より深い負電位である。差動信号検出部5の説明で記載したように，トランジスタTr1のゲート端子に供給されるバイアス電圧はVcom+Vthであるため，トランジスタTr1のゲート・ソース間電圧Vtr1_gsは，図10の電位差Vtr1_gs1(=Vth+Vm1)で表わされる。また，入力端子n2の差動信号S2のレベルVdataXは，より高い正電位である。よって，トランジスタTr3のゲート・ソース間電圧Vtr3_gsは，図10の電位差Vtr3_gs1(=VR-Vm1)で表わされる。したがって，トランジスタTr1，Tr3には，ゲート・ソース間電圧Vtr1_gs1，Vtr3_gs1に応じた電流Itr1_1，Itr3_1が流れる。つまり，トランジスタTr1の電流Itr1_1は大きな電流であり，トランジスタTr3の電流Itr3_1は小さな電流である。
【００５３】
一方，差動電圧Vdiff1よりも小さい差動電圧Vdiff2の差動信号S1，S2が端子n1，n2に供給された場合，入力端子n1の差動信号S1の電位Vdataは浅い負電位であり，入力端子n2の差動信号S2の電位VdataXは低い正電位である。よって，トランジスタTr1のゲート・ソース間電圧Vtr1_gsは，図10の電位差Vtr1_gs2(=Vth+Vm2)で表わされ，また，トランジスタTr3のゲート・ソース間電圧Vtr3_gsは，図10の電位差Vtr3_gs2(=VR-Vm2)で表わされる。したがって，トランジスタTr1，Tr3には，ゲート・ソース間電圧Vtr1_gs2，Vtr3_gs2に応じた電流Itr1_2，Itr3_2が流れる。つまり，トランジスタTr1の電流Itr1_2（＜Itr1_1）は小さな電流であり，トランジスタTr3の電流Itr3_2（＞Itr3_1）は大きな電流である。
【００５４】
以上から理解できるとおり，差動信号S1，S2の振幅Vm1がそれよりも小さい振幅Vm2に変化すると，差動信号検出部5から入力端子n1に流れ込む電流Itr1_1は，それより小さい電流Itr1_2に変化する。しかし，インピーダンス補償回路7を設けたことにより，前述の振幅の変化に対して，インピーダンス補償回路7から入力端子n1に流れる電流Itr3_1は，それより大きい電流Itr3_2に変化する。
【００５５】
その結果，振幅Vm1の場合にトランジスタTr1,Tr3から入力端子n1に流れ込む電流の合計Itr1_1+Itr3_1と，振幅Vm2の場合にトランジスタTr1,Tr3から入力端子n1に流れ込む電流の合計Itr1_2+Itr3_2とは，ほぼ等しくなる。また，インピーダンス補償回路７のトランジスタTr4は，飽和状態にあり，その電流Itr4は振幅Vm1,Vm2のいずれの場合も同等の電流になる。そのため，ディファレンシャルモードにおいて，入力端子n1に流れ込む電流は，差動信号S1,S2の振幅に依存せず一定になる。
【００５６】
図11は，入力端子n1に供給された差動信号S1のレベルVdataと入力端子n1またはn2に流れ込む電流の総和との関係を表す図である。図11には，差動信号S1の電位Vdataに対して各トランジスタTr1〜Tr4に流れる電流Itr1〜Itr4と，その総和電流Itotalが記載されている。また，動作領域Hmは，図8に示したディファレンシャルモードの動作領域である。
【００５７】
また，コモン電位Vcom(GND)を中心として，左側が差動信号S1の電位Vdataが負の場合の各電流Itr1〜Itr4，Itotalの変化であり，右側が正の場合の各電流Itr1〜Itr4，Itotalの変化である。
【００５８】
図11に示す振幅Vm1，Vm2とトランジスタTr1，Tr3に流れる電流Itr1_1，Itr3_1，Itr1_2，Itr3_2は，図10に示す記載と対応する。差動信号S1の振幅Vm1がVm2に変化した場合，トランジスタTr1の電流Itr1はItr1_1からItr1_2に減少し，トランジスタTr3の電流Itr3はItr3_1からItr3_2に増加し，互いの電流量の変化を相殺しあう。
【００５９】
また，振幅が変化した場合，差動信号S2は正電位であるので，差動信号検出部５内のトランジスタTr2はオフ状態であり，電流Itr2_1，Itr2_2をはゼロで，さらに，トランジスタTr4はほぼ等しい飽和電流Itr4_1，Itr4_2を流す。図3に示すようにトランジスタTr4のゲート端子には，差動信号S1の電位Vdataである負の信号が供給され，トランジスタTr4は負のゲート入力に対して飽和領域で動作しており，電流Itr4は変化しない。つまり，差動信号S1の振幅Vm1がVm2に変化しても，トランジスタTr2，Tr4から入力端子n2に流れこむ電流は変化しない。
【００６０】
以上のとおり，差動信号S1の振幅Vm1がVm2に変化した場合に，電流Itr1〜Itr4の総和電流Itotal_1，Itotal_2が差動信号検出部5とインピーダンス補償回路7から入力端子n1に流れ込む。しかし，各々の電流Itotal_1，Itotal_2は等しいためディファレンシャル規格側のインピーダンス値の変動がなくなる。
【００６１】
なお，以上は，入力端子n1に振幅Vmの負の信号が供給される場合を想定して動作を説明したが，入力端子n1に振幅Vmの正の信号が供給された場合は，トランジスタTr1とTr2，トランジスタTr3とTr4の動作が入れ替わり，入力端子n2に電流が出力される。
【００６２】
以上のように，差動信号検出部5が入力端子n1，n2に流す電流が，差動信号S1，S2の振幅の変化に対応して変化するのに対して，インピーダンス補償回路7は，その変化を打ち消すような電流を入力端子n1，n2に流す。これにより，差動信号S1，S2の振幅に応じた入力端子n1に流れこむ電流の変化を低減し，ディファレンシャル規格側のインピーダンス値の変動を低減することができる。よって，差動信号S1，S2の振幅レベルによっては生じる反射が低減される。
【符号の説明】
【００６３】
Rx  受信回路
5  差動信号検出部
6  ゲートバイアス生成回路
7  インピーダンス補償回路
8  信号入力回路
n1，n2  入力端子
【図１】
2010226296.tif 000003
【図２】
2010226296.tif 000004
【図３】
2010226296.tif 000005
【図４】
2010226296.tif 000006
【図５】
2010226296.tif 000007
【図６】
2010226296.tif 000008
【図７】
2010226296.tif 000009
【図８】
2010226296.tif 000010
【図９】
2010226296.tif 000011
【図１０】
2010226296.tif 000012
【図１１】
2010226296.tif 000013