(57)【要約】【課題】制御部とデバイス部との間でデータを適切に送受可能にする。【解決手段】電子機器１は、第１信号ＡＤＤＲと、第１信号ＡＤＤＲを認識するためのタイミングを規定する第１タイミング信号ＷＲとを出力する制御部１７と、第１信号ＡＤＤＲが入力され、入力された第１信号ＡＤＤＲを所定時間保持した後に出力する保持部４１と、制御部１７と保持部４１とを接続し、第１信号ＡＤＤＲを伝送する信号線２１と、第１タイミング信号ＷＲが入力され、第１タイミング信号ＷＲのタイミングを調整する第１タイミング調整部４２と、保持部４１から出力される第１信号ＡＤＤＲと、第１タイミング調整部４２によりタイミングが調整された第１タイミング信号ＷＲ＿ＤＬＹとが入力され、入力された第１タイミング信号ＷＲ＿ＤＬＹに基づいて入力された第１信号ＡＤＤＲを認識するデバイス部とを有する。【選択図】図３
2010257260.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と、前記第１信号を認識するためのタイミングを規定する第１タイミング信号とを出力する制御部と、
前記第１信号が入力され、入力された前記第１信号を所定時間保持した後に出力する保持部と、
前記制御部と前記保持部とを接続し、前記第１信号を伝送する信号線と、
前記第１タイミング信号が入力され、前記第１タイミング信号のタイミングを調整する第１タイミング調整部と、
前記保持部から出力される第１信号と、前記第１タイミング調整部によりタイミングが調整された第１タイミング信号とが入力され、入力された第１タイミング信号に基づいて入力された第１信号を認識するデバイス部と
を有する電子機器。
【請求項２】
前記制御部は、
前記第１信号と同じ前記信号線に、第２信号を出力し、
前記デバイス部は、
前記保持部から出力される第１信号とは別に、前記第２信号の入力を受けつけ、
前記保持部は、
前記デバイス部に、前記第２信号と同時に前記第１信号が入力されるように、前記第１信号を所定時間保持し、
前記第１タイミング調整部は、
前記デバイス部に前記第１信号および前記第２信号が同時に入力されている状態において前記デバイス部へ第１タイミング信号を出力するように、前記第１タイミング信号のタイミングを調整する
請求項１記載の電子機器。
【請求項３】
前記制御部は、
前記第１信号および前記第１タイミング信号を出力した後に、前記第１信号と同じ前記信号線に前記第２信号を出力する
請求項２記載の電子機器。
【請求項４】
前記第１タイミング信号とは異なる第２タイミング信号が入力され、前記第２タイミング信号のタイミングを調整する第２タイミング調整部を有し、
前記制御部は、
前記第１信号を取得可能にするためのタイミングを規定する第２タイミング信号を出力し、
前記デバイス部は、
前記第２タイミング調整部によりタイミングが調整された第２タイミング信号を受けつけ、
前記保持部は、
前記デバイス部に、前記第１信号が入力されている状態で前記第２タイミング信号が入力されるように、前記第１信号を所定時間保持し、
前記デバイス部は、
前記第２タイミング信号が入力された場合、入力された第２タイミング信号に基づいて第１信号を認識する
請求項１記載の電子機器。
【請求項５】
前記第１タイミング信号は、ライト信号であり、
前記第２タイミング信号は、リード信号であり、
前記デバイス部は、
前記制御部から取得したデータを記憶する記憶部であり、
ライト時には、前記第１信号が示すアドレスにデータを書き込み、
リード時には、前記第１信号が示すアドレスのデータを読み出す
請求項４記載の電子機器。
【請求項６】
前記デバイス部は、不揮発性メモリである
請求項５記載の電子機器。
【請求項７】
前記第１信号を伝送する信号線として、アドレスおよびデータの入出力に兼用される複数の兼用信号線を更に有し、
前記制御部は、
１個のアドレスを示す複数の第１信号からなるアドレス信号を、前記複数の兼用信号線へ同時に出力し、
１個のデータを示す複数の第２信号からなるデータ信号を、前記複数の兼用信号線から同時に入出力し、
前記保持部は、
前記複数の兼用信号線に出力される前記複数のアドレス信号および複数のデータ信号のうちで前記複数の兼用信号線から先に出力される複数の信号と同数の複数のフリップフロップ回路を有し、
前記複数のフリップフロップ回路により、前記複数の兼用信号線から先に出力される複数の信号を保持する
請求項１記載の電子機器。
【請求項８】
前記第１タイミング調整部は、
互いに直列に接続されて、前記制御部から入力される第１タイミング信号を順番に遅延する複数の遅延回路と、
前記複数の遅延回路から出力される遅延量が異なる複数の第１タイミング信号から、１個の第１タイミング信号を選択するセレクタと
を有し、
前記セレクタにより選択された第１タイミング信号を、前記デバイス部へ出力する
請求項１記載の電子機器。
【請求項９】
前記制御部は、
前記第１信号を用いたアクセス期間において出力され、非アクセス期間では非出力となるクロック信号を出力し、
前記第１タイミング調整部の各前記遅延回路は、
前記クロック信号と同期して入力信号を保持するフリップフロップ回路であり、
前記第１タイミング調整部は、
前記非アクセス期間を検出して、前記フリップフロップ回路をリセットするリセット回路を有する
請求項８記載の電子機器。
【請求項１０】
データ信号と前記データ信号を保持するためのタイミング信号とが入力され、前記タイミング信号に対する前記データ信号の要求時間差が互いに異なる複数のデバイス部を更に備え、
前記複数のデバイス部には、
前記保持部から出力される第１信号が、前記データ信号として共通に入力され、
前記第１タイミング調整部によりタイミングが調整された第１タイミング信号が、前記タイミング信号として共通に入力され、
前記制御部は、
前記複数のデバイス部から１個のデバイス部を選択するセレクト信号を出力し、
前記第１タイミング調整部の前記セレクタは、
前記セレクト信号が入力され、前記制御部により選択された前記１個のデバイス部の前記要求時間差に応じた１個の第１タイミング信号を選択する
請求項８記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御部とデバイス部を備える電子機器に関する。
【背景技術】
【０００２】
近年、市場に流通している電子機器は、例えばＣＰＵのような制御部によって各種デバイス部が制御されることによって様々な機能を実現する。
そして、制御部とデバイス部とは、互いの情報をやり取りする為に、例えば導電線にて接続されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７６３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、制御部とデバイス部とは、異なる規格に基づいて設計されている場合がある。
例えば、制御部とデバイス部との間で、複数のデータを送受信するタイミングが異なる場合がある。
そのような場合、制御部とデバイス部とを信号線により接続しても、制御部とデバイス部との間でデータの送受を適切にできないという問題があった。
【０００５】
また、制御部とデバイス部との間においてデータを保持する保持部が存在する場合、デバイス部は、データを適切に保持できない。
この場合、制御部がデバイス部に適したタイミングにおいてデータおよびタイミング信号とを送信したとしても、保持部により保持されたデータがデバイス部へ入力される。
よって、データは、デバイス部に対して遅れたタイミングで入力される。
【０００６】
このように電子機器では、制御部とデバイス部との間でデータを適切に送受可能にすることが要求されている。
【課題を解決するための手段】
【０００７】
本発明の第１の観点の電子機器は、第１信号と、第１信号を認識するためのタイミングを規定する第１タイミング信号とを出力する制御部と、第１信号が入力され、入力された第１信号を所定時間保持した後に出力する保持部と、制御部と保持部とを接続し、第１信号を伝送する信号線と、第１タイミング信号が入力され、第１タイミング信号のタイミングを調整する第１タイミング調整部と、保持部から出力される第１信号と、第１タイミング調整部によりタイミングが調整された第１タイミング信号とが入力され、入力された第１タイミング信号に基づいて入力された第１信号を認識するデバイス部とを有する。
【０００８】
好適には、制御部は、第１信号と同じ信号線に、第２信号を出力し、デバイス部は、保持部から出力される第１信号とは別に、第２信号の入力を受けつけ、保持部は、デバイス部に、第２信号と同時に第１信号が入力されるように、第１信号を所定時間保持し、第１タイミング調整部は、デバイス部に第１信号および第２信号が同時に入力されている状態においてデバイス部へ第１タイミング信号を出力するように、第１タイミング信号のタイミングを調整してもよい。
【０００９】
好適には、制御部は、第１信号および第１タイミング信号を出力した後に、第１信号と同じ信号線に第２信号を出力してもよい。
【００１０】
好適には、第１タイミング信号とは異なる第２タイミング信号が入力され、第２タイミング信号のタイミングを調整する第２タイミング調整部を有し、制御部は、第１信号を取得可能にするためのタイミングを規定する第２タイミング信号を出力し、デバイス部は、第２タイミング調整部によりタイミングが調整された第２タイミング信号を受けつけ、保持部は、デバイス部に、第１信号が入力されている状態で第２タイミング信号が入力されるように、第１信号を所定時間保持し、デバイス部は、第２タイミング信号が入力された場合、入力された第２タイミング信号に基づいて第１信号を認識してもよい。
【００１１】
好適には、第１タイミング信号は、ライト信号であり、第２タイミング信号は、リード信号であり、デバイス部は、制御部から取得したデータを記憶する記憶部であり、ライト時には、第１信号が示すアドレスにデータを書き込み、リード時には、第１信号が示すアドレスのデータを読み出してもよい。
【発明の効果】
【００１２】
本発明によれば、制御部とデバイス部との間でデータを適切に送受可能になる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１の実施形態に係る携帯電話機の外観図である。図１（Ａ）は、正面図である。図１（Ｂ）は、側面図である。
【図２】図２は、図１の携帯電話機の電気回路のハードウェアのブロック図である。
【図３】図３は、図２のＣＰＵ、バス変換部および不揮発性メモリの詳細な接続関係を示すブロック図である。
【図４】図４は、図３のラッチ回路のブロック図である。
【図５】図５は、図３のライト信号遅延回路のブロック図である。
【図６】図６は、ライトアクセスでのタイミングチャートである。
【図７】図７は、リードアクセスでのタイミングチャートである。
【図８】図８は、本発明の第１の実施形態に係る携帯電話機のブロック図である。
【図９】図９は、図８のライト信号遅延回路のブロック図である。
【図１０】図１０は、第３の実施形態に係る携帯電話機のブロック図である。
【図１１】図１１は、図１０のクロック回路のブロック図である。
【図１２】図１２は、変形例に係るライト信号遅延回路のブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に関連付けて説明する。
【００１５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る携帯電話機１の外観図である。携帯電話機１は、電子機器の一種である。図１（Ａ）は、正面図である。図１（Ｂ）は、側面図である。
図１の携帯電話機１は、上部筐体１０１、下部筐体１０２およびヒンジ部１０３を有する。図１は、上部筐体１０１と下部筐体１０２とを開いた状態である。
ヒンジ部１０３は、上部筐体１０１と下部筐体１０２とを開閉可能に連結する。
上部筐体１０１の開閉内面には、表示部１３が設けられる。
下部筐体１０２の開閉内面には、操作部１２が設けられる。
そして、上部筐体１０１と下部筐体１０２とを閉じた状態では、表示部１３と操作部１２とが向かい合わせに重なる。
【００１６】
図２は、図１の携帯電話機１の電気回路のハードウェア構成を示すブロック図である。
携帯電話機１は、通信処理部（ＲＦ）１１、操作部（ＫＥＹ）１２、表示部（ＤＩＳＰ）１３、バス変換部（ＣＶＴＲ）１４、不揮発性メモリ（ＮＶ＿ＭＥＭ）１５、音声処理部（ＭＯＤＥＭ）１６、およびＣＰＵ（Central Processing Unit）１７を有する。
また、携帯電話機１は、内部バスとして、システムバス１８と、兼用バス２１とを有する。
【００１７】
システムバス１８は、アドレスバス１９と、データバス２０を有する。
そして、システムバス１８には、通信処理部１１、操作部１２、表示部１３、バス変換部１４、不揮発性メモリ１５、および音声処理部１６が接続される。
以下、このシステムバス１８に接続される複数のデバイス部のうち、バス変換部１４以外の各部を総称して周辺デバイス部と呼ぶ。
周辺デバイス部は、データを記憶する記憶領域を有する。周辺デバイス部の記憶領域は、アドレス値を指定してアクセスすることができる。
また、複数の周辺デバイス部の記憶領域は、ＣＰＵ１７から見た場合に互いに異なるアドレス空間に割り当てられている。
ＣＰＵ１７による周辺デバイス部へのアクセスには、周辺デバイス部からデータを読み出すリードアクセスと、周辺デバイス部にデータを書き込むライトアクセスとがある。
【００１８】
アドレスバス１９は、複数本の信号線を有する。
アドレスバス１９は、ＣＰＵ１７が周辺デバイス部に対してアドレス値を指定するために用いられる。
アドレスバス１９の複数本の信号線は、１つのアドレス値を示す複数のアドレス信号を伝送する。
【００１９】
データバス２０は、複数本の信号線を有する。
データバス２０は、たとえばＣＰＵ１７と周辺デバイス部との間でデータ値を送受するために用いられる。
データバス２０の複数本の信号線は、１つのデータ値を示す複数のデータ信号を伝送する。
【００２０】
通信処理部１１は、携帯電話機１用の図示外の基地局と通信チャネルを確立し、基地局と通信データを送受する。通信データには、電子メールデータ、通話データなどがある。
そして、通信処理部１１は、基地局から通信データを受信すると、受信した通信データを含む信号をシステムバス１８へ出力する。
また、システムバス１８から通信データを含む信号が入力されると、通信処理部１１は、入力された通信データを基地局へ無線送信する。
【００２１】
操作部１２は、複数の操作キーを有する。操作キーには、たとえば電源キー、通話キー、数字キー、文字キー、発信キーなどがある。操作キーは、下部筐体１０２の開閉内面に配列される。
そして、操作部１２は、ユーザにより操作キーが操作されると、操作された操作キーに対応するデータを含む信号をシステムバス１８へ出力する。
【００２２】
表示部１３は、図示外のＬＣＤ（Liquid Crystal Display Device）または有機ＥＬ（Electro-Luminescence）デバイスを有する。ＬＣＤまたは有機ＥＬデバイスは、ＲＧＢの色成分毎に複数の画素（Pixel）がマトリックス配置された表示領域を有する。
表示領域は、上部筐体１０１の開閉内面に設けられる。
そして、表示部１３は、システムバス１８から表示データを含む信号が入力されると、入力した信号に含まれる表示データを表示領域に表示する。
【００２３】
音声処理部１６は、スピーカ２２およびマイクロフォン２３に接続される。
音声処理部１６は、マイクロフォン２３に入力された音声をサンプリングして音声データを生成する。音声処理部１６は、生成した音声データを含む信号をシステムバス１８へ出力する。
また、音声処理部１６は、システムバス１８から音声データを含む信号が入力されると、その音声データによりスピーカ２２を駆動する。これにより、スピーカ２２から音声データに対応する音声が出力される。
【００２４】
不揮発性メモリ１５は、たとえばフラッシュメモリを有する。
そして、不揮発性メモリ１５は、アドレスバス１９からアドレス値が指定され、データバス２０からデータ値が入力されると、指定されたアドレス値に入力されたデータを保持する。
また、不揮発性メモリ１５は、ＣＰＵ１７が読み込んで実行可能なプログラム、およびＣＰＵ１７により読み書き可能なデータを記憶する。
そして、不揮発性メモリ１５は、アドレスバス１９により指定されたアドレス値に記憶するデータを読み出し、データバス２０へ出力する。
【００２５】
バス変換部１４は、システムバス１８と兼用バス２１とに接続される。
そして、バス変換部１４は、兼用バス２１から入力される複数のアドレス信号をラッチし、アドレスバス１９へ出力する。
【００２６】
兼用バス２１は、複数本の信号線を有する。
兼用バス２１は、ＣＰＵ１７が周辺デバイス部にアクセスする場合に、アドレス値およびデータ値を送受するために用いられる。
兼用バス２１の複数本の信号線は、１つのアドレス値を示す複数のアドレス信号の送信と、１つのデータ値を示す複数のデータ信号の送受とに兼用される。
そして、兼用バス２１の複数の信号線は、データバス２０の複数の信号線に接続される。
なお、兼用バス２１の信号線の本数は、データバス２０の信号線の本数と、アドレスバス１９の信号線の本数との内で多い方と同数であればよい。
たとえば図２に示すように、データバス２０の信号線が１８本であり、アドレスバス１９の信号線が１３本である場合、兼用バス２１の信号線は少なくとも１８本あればよい。
また、アドレスバス１９の信号線数よりデータバス２０の信号線数が多いため、兼用バス２１の複数の信号線は、データバス２０の複数の信号線に接続している。
【００２７】
ＣＰＵ１７は、複数の端子により兼用バス２１に接続される。
ＣＰＵ１７は、周辺デバイス部にアクセスする。
たとえば、周辺デバイス部へデータを書き込むライトアクセスの場合、ＣＰＵ１７は、兼用バス２１へアドレス信号およびデータ信号を出力する。ＣＰＵ１７は、たとえば、兼用バス２１へアドレス信号を出力した後、兼用バス２１へデータ信号を出力する。
また、周辺デバイス部からデータを読み出すリードアクセスの場合、ＣＰＵ１７は、兼用バス２１へアドレス信号を出力する。また、ＣＰＵ１７は、周辺デバイス部がデータバス２０を通じて兼用バス２１へ出力したデータ信号を受信する。
【００２８】
また、ＣＰＵ１７は、不揮発性メモリ１５に記憶されたプログラムを読み込んで実行する。これにより、ＣＰＵ１７には、制御部２４が実現される。
そして、制御部２４は、たとえば不揮発性メモリ１５に保存するデータを生成した場合、ＣＰＵ１７にライトアクセスさせる。
また、制御部２４は、不揮発性メモリ１５に保存されているデータを使用する場合、ＣＰＵ１７にリードアクセスさせる。
【００２９】
以下、デバイス部の一例として、不揮発性メモリ１５を用いる場合を説明する。
図３は、図２のＣＰＵ１７、バス変換部１４および不揮発性メモリ１５の詳細な接続関係を示すブロック図である。
【００３０】
ＣＰＵ１７には、不揮発性メモリ１５などの周辺デバイス部との間でデータを入出力するために、兼用バス２１用の複数の信号線の他に、チップセレクト信号線３１、ライト信号線３２、リード信号線３３、クロック信号線３４、およびＡＤＶ信号線３５が接続される。
これらの信号線は、ＣＰＵ１７の端子に接続される。
【００３１】
不揮発性メモリ１５には、アドレスバス１９用の複数の信号線およびデータバス２０用の複数の信号線の他に、チップセレクト信号線３１、遅延ライト信号ＷＲ＿ＤＬＹ線３６、および遅延リード信号ＲＤ＿ＤＬＹ線３７が接続される。
これらの信号線は、不揮発性メモリ１５の端子に接続される。
【００３２】
また、ＣＰＵ１７は、チップセレクト信号線３１にチップセレクト信号ＣＳを出力することも可能である。
チップセレクト信号ＣＳは、ＣＰＵ１７より、複数の周辺デバイス部６１から、アクセスする周辺デバイス部を選択するために出力される信号である。
【００３３】
また、ＣＰＵ１７は、ライト信号線３２にライト信号ＷＲを出力し、リード信号線３３にリード信号ＲＤを出力し、クロック信号線３４にクロック信号ＣＬＫを出力し、ＡＤＶ信号線３５にＡＤＶ信号を出力することが可能である。
そして、ライト信号ＷＲとは、書き込みタイミングを通知するために出力する信号をいう。また、遅延ライト信号ＷＲ＿ＤＬＹは、ＣＰＵ１７が出力したライト信号ＷＲに対して遅延処理を実行した信号をいう。
リード信号ＲＤとは、ＣＰＵ１７が、読み出しタイミングを通知するために出力する信号をいう。また、遅延リード信号ＲＤ＿ＤＬＹは、ＣＰＵ１７が出力したリード信号ＲＤに対して遅延処理を実行した信号をいう。
クロック信号ＣＬＫとは、ＣＰＵ１７が出力するクロック信号ＣＬＫをいう。
ＡＤＶ信号とは、ＣＰＵ１７が、兼用バス２１へ出力しているデータの種類を示すために出力する信号をいう。
そして、ＡＤＶ信号は、兼用バス２１にアドレス信号を出力している場合にローレベルになる。また、ＡＤＶ信号は、兼用バス２１にデータ信号を出力している場合などではハイレベルになる。
ＣＰＵ１７は、不揮発性メモリ１５などの周辺デバイス部にアクセスする場合に、これら複数の信号を予め設定されたタイミングにより制御する。
【００３４】
後述する図６（Ａ）〜（Ｄ）は、ライトアクセスの場合に、ＣＰＵ１７が出力する信号のタイミングチャートである。
図６（Ａ）は、ＣＰＵ１７が出力するチップセレクト信号ＣＳである。図６（Ｂ）は、ＣＰＵ１７が出力するライト信号ＷＲである。図６（Ｃ）は、ＣＰＵ１７が兼用バス２１へ出力する信号ＡＤ［１７：０］である。図６（Ｄ）は、ＣＰＵ１７が出力するＡＤＶ信号である。
【００３５】
ライトアクセスの場合、図６に示すように、タイミングＴ１において、ＣＰＵ１７は、チップセレクト信号ＣＳをハイレベルからローレベルへ切り替える。また、ＣＰＵ１７は、兼用バス２１へアドレス信号を出力し、ＡＤＶ信号をハイレベルからローレベルへ切り替える。
タイミングＴ１からクロック信号ＣＬＫの１周期に相当する時間Ｔの後のタイミングＴ２において、ＣＰＵ１７は、兼用バス２１へ出力する信号ＡＤ［１７：０］をアドレス信号からデータ信号へ切り替え、ＡＤＶ信号をローレベルからハイレベルへ切り替える。また、ＣＰＵ１７は、ライト信号ＷＲをハイレベルからローレベルに切り替える。
タイミングＴ２からクロック信号ＣＬＫの３周期に相当する時間の後のタイミングＴ５において、ＣＰＵ１７は、ライト信号ＷＲをローレベルからハイレベルに切り替える。
また、タイミングＴ５からクロック信号ＣＬＫの１周期に相当する時間の後のタイミングＴ６において、ＣＰＵ１７は、兼用バス２１へのデータ信号の出力を終了し、チップセレクト信号ＣＳをローレベルからハイレベルへ切り替える。
以上の制御により、ＣＰＵ１７は、不揮発性メモリ１５などの周辺デバイス部に対して、データを書き込む処理を実行する。
【００３６】
これに対して、データが書き込まれる不揮発性メモリ１５は、ライトアクセスにおいて、以下のように動作する。この不揮発性メモリ１５の動作は、不揮発性メモリ１５の設計に基づいている。
すなわち、図６（Ｆ）に示すように、遅延ライト信号ＷＲ＿ＤＬＹは、タイミングＴ４においてハイレベルからローレベルに切り替わる。
この立下りエッジにおいて、不揮発性メモリ１５は、アドレスバス１９のアドレス信号ＡＤＤＲ［１２：０］およびデータバス２０のデータ信号ＤＡＴＡ［１７：０］を受信する。
その後、不揮発性メモリ１５は、受信したアドレス値に、受信したデータ値を記憶する。
【００３７】
このようにデータが書き込まれる不揮発性メモリ１５は、入力される遅延ライト信号ＷＲ＿ＤＬＹがハイレベルからローレベルに切り替わるタイミングＴ４において、その時点で入力されているアドレス値およびデータ値を受信し、記憶する。
しかしながら、図６において、ＣＰＵ１７は、図６（Ｃ）に示すようにＴ１からＴ２の期間においてアドレス値を含むアドレス信号を出力する。ＣＰＵ１７は、タイミングＴ４において、アドレス信号を出力していない。
また、ＣＰＵ１７は、ライト信号ＷＲをローレベルに切り替えるタイミングＴ２においても、アドレス信号を出力していない。
そのため、バス変換部１４を用いないで不揮発性メモリ１５とＣＰＵ１７とを直接に接続した場合、不揮発性メモリ１５は、ＣＰＵ１７が指定した正しいアドレス値を受信することができない。また、不揮発性メモリ１５は、ＣＰＵ１７から出力されたデータ値を、適切なアドレスに記憶することができない。
【００３８】
なお、本実施形態とは異なり、単に、ＣＰＵ１７が出力するアドレス信号を遅延して不揮発性メモリ１５に入力することが考えられる。
しかしながら、ＣＰＵ１７は、ライト信号ＷＲをローレベルに切り替えるタイミングＴ２において、正しいデータ信号を出力していない。
よって、単にアドレス信号を遅延した場合でも、図２の不揮発性メモリ１５は、ＣＰＵ１７が指定した正しいアドレス値とデータ値の組み合わせを受信することができない。
【００３９】
次に、リードアクセスの場合を説明する。
後述する図７（Ａ）〜（Ｄ）は、リードアクセスの場合に、ＣＰＵ１７が出力する信号のタイミングチャートである。
図７（Ａ）は、ＣＰＵ１７が出力するチップセレクト信号ＣＳである。図７（Ｂ）は、ＣＰＵ１７が出力するライト信号ＷＲである。図７（Ｃ）は、ＣＰＵ１７が兼用バス２１へ出力する信号ＡＤ［１７：０］である。図７（Ｄ）は、ＣＰＵ１７が出力するＡＤＶ信号である。
【００４０】
図７のリードアクセスにおけるＣＰＵ１７の動作は、図６のライトアクセスにおけるＣＰＵ１７の動作と基本的に同じである。
ただし、リードアクセスでは、ＣＰＵ１７は、データを出力しない。そのため、ＣＰＵ１７は、タイミングＴ２において図７（Ｃ）に示すように、ＣＰＵ１７が兼用バス２１へ出力する信号ＡＤ［１７：０］を終了する。
また、ＣＰＵ１７は、図７（Ｂ）に示すように、ライト信号ＷＲのかわりに、リード信号ＲＤをハイレベルからローレベルに切り替える。
その後、ＣＰＵ１７は、タイミングＴ５において、リード信号ＲＤをローレベルからハイレベルに切り替える。
【００４１】
これに対して、不揮発性メモリ１５は、図７（Ｆ）に示すように、たとえば入力される遅延リード信号ＲＤ＿ＤＬＹがハイレベルからローレベルに切り替わるタイミングＴ４において、アドレスバス１９の複数のアドレス信号ＡＤＤＲ［１２：０］を受信する。
そして、不揮発性メモリ１５は、受信したアドレスから、記憶しているデータ値を読み出した後、読み出したデータを含むデータ信号ＤＡＴＡ［１７：０］を、データバス２０へ出力する。
【００４２】
このように図３の不揮発性メモリ１５は、入力される遅延リード信号ＲＤ＿ＤＬＹがハイレベルからローレベルに切り替わるタイミングＴ４において、その時点で入力されているアドレス値を受信する。
しかしながら、図７（Ｃ）に示すように、ＣＰＵ１７は、Ｔ１からＴ２の期間にアドレス値を出力し、タイミングＴ４においてアドレス信号を出力しない。
また、ＣＰＵ１７はリード信号ＲＤをローレベルに切り替えるタイミングＴ２においても、アドレス信号の出力を終了している。
そのため、バス変換部１４を用いないで不揮発性メモリ１５とＣＰＵ１７とを直接に接続した場合、不揮発性メモリ１５は、ＣＰＵ１７が指定した正しいアドレス値を受信することができない。
また、不揮発性メモリ１５は、ＣＰＵ１７が指定したアドレス値に記憶するデータを出力することができない。
【００４３】
そこで第１の実施形態では、図３に示すように、ＣＰＵ１７と不揮発性メモリ１５との間にバス変換部１４を接続する。
【００４４】
バス変換部１４は、ラッチ回路（ＬＡＴ）４１、ライト信号遅延回路（ＷＤＬＹ）４２、およびリード信号遅延回路（ＲＤＬＹ）４３を有する。
【００４５】
図４は、図３のラッチ回路４１のブロック図である。
ラッチ回路４１は、複数のＤフリップフロップ回路41-1〜41-13を有する。
そして、ラッチ回路４１は、兼用バス２１上の複数のアドレス信号をラッチして保持する。
Ｄフリップフロップ回路41-1〜41-13の個数は、ＣＰＵ１７が兼用バス２１へ出力するアドレス信号ＡＤ［１２：０］のビット数と同数である。そして、図４は、１３個のＤフリップフロップ回路41-1〜41-13で構成されたラッチ回路４１の例である。
Ｄフリップフロップ回路41-1〜41-13のデータ入力端子には、兼用バス２１の一部の信号線が接続される。Ｄフリップフロップ回路41-1〜41-13のデータ出力端子は、アドレスバス１９用の信号線が接続される。
そして、たとえば図４の最も上のＤフリップフロップ回路41-1は、兼用バス２１からアドレス信号ＡＤ［０］が入力され、これをラッチしたアドレス信号をアドレスバス１９の遅延アドレス信号ＡＤＤＲ［０］として出力する。
また、図４の最も下のＤフリップフロップ回路41-13は、兼用バス２１からアドレス信号ＡＤ［１２］が入力され、これをラッチしたアドレス信号をアドレスバス１９の遅延アドレス信号ＡＤＤＲ［１２］として出力する。
Ｄフリップフロップ回路41-1〜41-13のクロック入力端子には、ＡＤＶ信号線３５が接続される。Ｄフリップフロップ回路41-1〜41-13のクロック入力端子は、反転入力端子である。
そのため、Ｄフリップフロップ回路41-1〜41-13は、ＡＤＶ信号がハイレベルからローレベルへ変化するタイミングにおいてデータ入力端子に入力されている信号レベルをラッチして出力する。
【００４６】
図５は、図３のライト信号遅延回路４２のブロック図である。
ライト信号遅延回路４２は、無信号検出回路（ＤＴＣＴ）５１、インバータ５２、複数のＤフリップフロップ回路５３、遅延量セレクタ（ＳＥＬ）５４、遅延量レジスタ（ＲＥＧ）５５、および論理和回路５６を有する。
そして、ライト信号遅延回路４２は、ＣＰＵ１７が出力したライト信号ＷＲを遅延し、遅延ライト信号ＷＲ＿ＤＬＹを生成する。そして、ライト信号遅延回路４２は、遅延ライト信号ＷＲ＿ＤＬＹを不揮発性メモリ１５へ出力する。
【００４７】
ライト信号遅延回路４２の複数のＤフリップフロップ回路５３は、直列に接続される。たとえば２番目のＤフリップフロップ回路５３のデータ出力端子には、１番目のＤフリップフロップ回路５３のデータ入力端子が接続される。
また、複数のＤフリップフロップ回路５３のクロック入力端子は、クロック信号線３４によりＣＰＵ１７と接続される。
これにより、複数のＤフリップフロップ回路５３は、それぞれデータ入力端子に入力されている信号をクロック信号ＣＬＫに同期してラッチし、データ出力端子から出力する。
また、直列接続の１番目のＤフリップフロップ回路５３のデータ入力端子には、ライト信号ＷＲ用の接続線によりＣＰＵ１７に接続される。
これにより、複数のＤフリップフロップ回路５３それぞれは、ライト信号ＷＲをクロック信号ＣＬＫの１周期に相当する時間毎に遅延する回路になる。
そして、ｎ（ｎは自然数）番目のＤフリップフロップ回路５３は、ライト信号ＷＲを、クロック信号ＣＬＫのｎ周期に相当する時間で遅延した信号を出力する。
複数のＤフリップフロップ回路５３のデータ出力端子は、遅延量セレクタ５４に接続される。また、遅延量セレクタには、遅延量レジスタ５５が接続される。
【００４８】
遅延量レジスタ５５は、不揮発性メモリ１５の仕様（要求時間差）に合わせたライト信号ＷＲの遅延量を示す値を記憶する。この値は、たとえばＣＰＵ１７により設定される。
【００４９】
遅延量セレクタ５４は、遅延量レジスタ５５から入力される値に基づいて、複数のＤフリップフロップ回路５３から１個のＤフリップフロップ回路５３を選択する。たとえば遅延量レジスタ５５が値ｎを記憶している場合、遅延量セレクタ５４は、ｎ番目のＤフリップフロップ回路５３を選択する。
遅延量セレクタ５４は、選択したＤフリップフロップ回路５３のデータ入力端子の信号を論理和回路５６へ出力する。
【００５０】
論理和回路５６には、遅延量セレクタ５４の出力信号と、ＣＰＵ１７が出力したライト信号ＷＲとが入力される。
論理和回路５６は、これらの信号の論理和を演算する。
また、論理和回路５６は、演算した信号を、遅延ライト信号ＷＲ＿ＤＬＹとして不揮発性メモリ１５へ出力する。
よって、論理和回路５６は、ライト信号ＷＲと、遅延量セレクタ５４に選択された遅延されたライト信号ＷＲとが共にローレベルである場合に、ローレベルになる遅延ライト信号ＷＲ＿ＤＬＹを出力する。
【００５１】
無信号検出回路５１には、ＣＰＵ１７が出力したクロック信号ＣＬＫが入力される。
無信号検出回路５１は、リセット信号を生成する。
リセット信号は、クロック信号ＣＬＫが入力されている場合にローレベルとなり、クロック信号ＣＬＫが入力されていない場合にハイレベルとなる。
無信号検出回路５１が生成したリセット信号は、インバータ５２により反転されて、複数のＤフリップフロップ回路５３のリセット端子に入力される。
そして、無信号検出回路５１は、ハイレベルとなるリセット信号を出力すると、インバータ５２によりローレベルに反転されたリセット信号が複数のＤフリップフロップ回路５３に入力する。
これにより、複数のＤフリップフロップ回路５３はリセットされる。複数のＤフリップフロップ回路５３の出力は、ハイレベルになる。
【００５２】
リード信号遅延回路４３は、ＣＰＵ１７が出力したリード信号ＲＤを遅延し、遅延リード信号ＲＤ＿ＤＬＹを生成する。
そして、リード信号遅延回路４３は、遅延リード信号ＲＤ＿ＤＬＹを不揮発性メモリ１５へ出力する。
なお、リード信号遅延回路４３の構成は、ライト信号遅延回路４２と同じである。そのため、リード信号遅延回路４３の図示および説明を省略する。
【００５３】
次に、ＣＰＵ１７が不揮発性メモリ１５にライトアクセスする場合について説明する。
図６は、ライトアクセスでのタイミングチャートである。
図６（Ａ）は、チップセレクト信号ＣＳである。図６（Ｂ）は、ライト信号ＷＲである。図６（Ｃ）は、ＣＰＵ１７が兼用バス２１へ出力する信号ＡＤ［１７：０］である。図６（Ｄ）は、ＡＤＶ信号である。図６（Ｅ）は、ラッチ回路４１が不揮発性メモリ１５へ出力するアドレスバス１９のアドレス信号である。図６（Ｆ）は、ライト信号遅延回路４２が不揮発性メモリ１５へ出力する遅延ライト信号ＷＲ＿ＤＬＹである。
【００５４】
タイミングＴ１において、ＣＰＵ１７は、不揮発性メモリ１５にデータを書き込む場合、チップセレクト信号ＣＳをローレベルに制御し、兼用バス２１へアドレス信号を出力し、ＡＤＶ信号をローレベルに制御する。
ＡＤＶ信号がハイレベルからローレベルに制御されると、ラッチ回路４１は、兼用バス２１に出力されたアドレス信号ＡＤ［１２：０］をラッチする。ラッチ回路４１は、タイミングＴ３において、遅延アドレス信号ＡＤＤＲ［１２：０］を出力する。
タイミングＴ２において、ＣＰＵ１７は、兼用バス２１へ出力する信号をアドレス信号からデータ信号へ切り替え、ＡＤＶ信号をハイレベルに制御し、ライト信号ＷＲをローレベルに制御する。
タイミングＴ５において、ＣＰＵ１７は、ライト信号ＷＲをローレベルからハイレベルに切り替える。
【００５５】
ライト信号ＷＲは、ライト信号遅延回路４２に入力される。
ライト信号ＷＲがハイレベルからローレベルに制御されると、ライト信号遅延回路４２において、複数のＤフリップフロップ回路５３は、ＣＰＵ１７が出力するクロック信号ＣＬＫに同期してライト信号ＷＲを遅延させる。
複数のＤフリップフロップ回路５３のそれぞれは、ライト信号ＷＲをクロック信号ＣＬＫの１周期毎に遅延した複数の信号を生成する。
遅延量セレクタ５４は、遅延量レジスタ５５の値に基づいて複数の複数のＤフリップフロップ回路５３から１つの出力を選択する。なお、本実施形態では、１周期分の遅延を行うため、最初のＤフリップフロップ回路５３−１を選択する。
論理和回路５６は、遅延量セレクタ５４により選択された遅延されたライト信号ＷＲと、ＣＰＵ１７が生成したライト信号ＷＲとの論理和を演算する。
これにより、図６（Ｆ）に示すように、図６（Ｂ）のライト信号ＷＲと比べて、ハイレベルからローレベルへの立下りタイミングがタイミングＴ２からタイミングＴ４まで遅延された遅延ライト信号ＷＲ＿ＤＬＹが生成される。
【００５６】
また、タイミングＴ６において、ＣＰＵ１７は、兼用バス２１へのデータ信号の出力を終了し、チップセレクト信号ＣＳをローレベルからハイレベルへ切り替える。
【００５７】
以上の制御により、ＣＰＵ１７は、不揮発性メモリ１５などの周辺デバイス部に対して、データを書き込む。
【００５８】
このようなＣＰＵ１７のライトアクセスにおいて、不揮発性メモリ１５に入力される遅延ライト信号ＷＲ＿ＤＬＹは、タイミングＴ４において、ハイレベルからローレベルに切り替わる。
タイミングＴ４では、不揮発性メモリ１５に接続されるアドレスバス１９には、図６（Ｅ）に示すようにラッチ回路４１がラッチしたアドレス値のアドレス信号が出力されている。
また、タイミングＴ４では、不揮発性メモリ１５に接続されるデータバス２０には、図６（Ｃ）に示すようにＣＰＵ１７が兼用バス２１へ出力したデータ信号が出力されている。
よって、不揮発性メモリ１５は、入力される遅延ライト信号ＷＲ＿ＤＬＹがローレベルに切り替わるタイミングＴ４において、ＣＰＵ１７が出力したアドレス値のアドレス信号と、データ値のデータ信号とを受信できる。
【００５９】
その後、不揮発性メモリ１５は、受信したアドレスに、受信したデータ値を記憶する。
このように、不揮発性メモリ１５は、ＣＰＵ１７が不揮発性メモリ１５に書き込もうとしたデータを、ＣＰＵ１７が指定したアドレスに記憶できる。
【００６０】
次に、ＣＰＵ１７が不揮発性メモリ１５にリードアクセスする場合について説明する。
図７は、リードアクセスでのタイミングチャートである。
図７（Ａ）は、チップセレクト信号ＣＳである。図７（Ｂ）は、リード信号ＲＤである。図７（Ｃ）は、ＣＰＵ１７が兼用バス２１へ出力する信号ＡＤ［１７：０］である。図７（Ｄ）は、ＡＤＶ信号である。図７（Ｅ）は、ラッチ回路４１が不揮発性メモリ１５へ出力するアドレスバス１９のアドレス信号である。図７（Ｆ）は、リード信号遅延回路４３が不揮発性メモリ１５へ出力する遅延リード信号ＲＤ＿ＤＬＹである。図７（Ｇ）は、不揮発性メモリ１５がデータバス２０へ出力するデータ信号である。
【００６１】
タイミングＴ１において、ＣＰＵ１７は、不揮発性メモリ１５からデータを読み出す場合、チップセレクト信号ＣＳをローレベルに制御し、兼用バス２１へアドレス信号ＡＤ［１２：０］を出力し、ＡＤＶ信号をローレベルに制御する。
ＡＤＶ信号がハイレベルからローレベルに制御されると、ラッチ回路４１は、兼用バス２１に出力されたアドレス信号ＡＤ［１２：０］をラッチする。ラッチ回路４１は、タイミングＴ３において、遅延アドレス信号ＡＤＤＲ［１２：０］を出力する。
タイミングＴ２において、ＣＰＵ１７は、兼用バス２１へのアドレス信号ＡＤ［１２：０］の出力を終了し、ＡＤＶ信号をハイレベルに制御し、リード信号ＲＤをローレベルに制御する。
【００６２】
リード信号ＲＤは、リード信号遅延回路４３に入力される。
リード信号ＲＤがハイレベルからローレベルに制御されると、リード信号遅延回路４３において、複数のＤフリップフロップ回路５３は、ＣＰＵ１７が出力するクロック信号ＣＬＫに同期してリード信号ＲＤを遅延させる。
遅延量セレクタ５４は、遅延量レジスタ５５の値に基づいて複数のＤフリップフロップ回路５３から１つの出力を選択する。
論理和回路５６は、遅延量セレクタ５４により選択された遅延されたリード信号ＲＤと、ＣＰＵ１７が生成したリード信号ＲＤとの論理和を演算する。
これにより、図７（Ｆ）に示すように、図７（Ｂ）のリード信号ＲＤと比べて、ハイレベルからローレベルへの立下りタイミングがタイミングＴ４まで遅延された遅延リード信号ＲＤ＿ＤＬＹが生成される。
【００６３】
また、タイミングＴ４においてアドレス信号を受信した不揮発性メモリ１５は、図７（Ｇ）に示すように、受信したアドレス値に記憶するデータをデータバス２０へ出力する。
また、タイミングＴ５において、ＣＰＵ１７は、リード信号ＲＤをローレベルからハイレベルに切り替える。ＣＰＵ１７は、不揮発性メモリ１５がデータバス２０へ出力したデータを受信する。
以上の制御により、ＣＰＵ１７は、不揮発性メモリ１５などの周辺デバイス部からデータを読み出す。
【００６４】
このようなＣＰＵ１７のリードアクセスにおいて、不揮発性メモリ１５に入力される遅延リード信号ＲＤ＿ＤＬＹは、タイミングＴ４において、ハイレベルからローレベルに切り替わる。
タイミングＴ４では、不揮発性メモリ１５に接続されるアドレスバス１９には、図７（Ｅ）に示すようにラッチ回路４１がラッチした遅延アドレス信号ＡＤＤＲ［１２：０］が出力されている。
よって、不揮発性メモリ１５は、入力される遅延リード信号ＲＤ＿ＤＬＹがローレベルに切り替わるタイミングＴ４において、ＣＰＵ１７が出力したアドレス信号ＡＤ［１２：０］を受信できる。
【００６５】
その後、不揮発性メモリ１５は、受信したアドレスからデータを読み出し、データバス２０へ出力する。
データバス２０は、兼用バス２１に接続されている。
そのため、不揮発性メモリ１５がデータバス２０へ出力したデータ信号ＤＡＴＡ［１７：０］は、ＣＰＵ１７に入力される。
そして、ＣＰＵ１７は、リード信号ＲＤをローレベルからハイレベルに切り替えるタイミングＴ５において、兼用バス２１から入力されるデータ信号ＤＡＴＡ［１７：０］を受信する。
ＣＰＵ１７は、タイミングＴ５においてリード信号ＲＤをローレベルからハイレベルに切り替えた後、タイミングＴ６において、チップセレクト信号ＣＳをローレベルからハイレベルへ切り替える。
このようにタイミングＴ６において、ＣＰＵ１７は、不揮発性メモリ１５の所定のアドレスから、データを読み出すことができる。
【００６６】
以上のように、第１の実施形態では、ＣＰＵ１７は、アドレス信号ＡＤ［１２：０］およびデータ信号ＤＡＴＡ［１７：０］を兼用バス２１に出力する。
これに対して、不揮発性メモリ１５には、アドレスバス１９からアドレス信号ＡＤＤＲ［１２：０］が入力され、データバス２０からデータ信号ＤＡＴＡ［１７：０］が入力される。
従って、ＣＰＵ１７と不揮発性メモリ１５とは、異なるバス規格に基づいて設計されており、アドレス値およびデータ値を送受信するタイミングが相互に異なっているものの、第１の実施形態では、これらの異なるバス規格のＣＰＵ１７と不揮発性メモリ１５との間でデータを適切に送受信可能にすることができる。
【００６７】
また、第１の実施形態では、さらにリード信号遅延回路４３を設けている。
第１の実施形態では、不揮発性メモリ１５に入力されるアドレス信号は、ライトアクセスのためにラッチ回路４１でラッチされたアドレス信号が入力される。
そのため、第１の実施形態では、リードアクセス時にもアドレス信号が遅延する。
そして、第１の実施形態では、さらにリード信号遅延回路４３を設けているため、リードアクセス時にアドレス信号が遅延するにもかかわらず、リード信号ＲＤのタイミングに正しいアドレスを不揮発性メモリ１５に入力できる。
【００６８】
＜第２の実施形態＞
第１の実施形態は、ＣＰＵ１７と不揮発性メモリ１５との間でのバス規格の不一致を解消し、さらにタイミング信号のタイミングを調整する例である。
次に、第２の実施形態において、複数の周辺デバイス部とＣＰＵ１７との間でバス規格が不一致である場合の例について説明する。
【００６９】
図８は、ＣＰＵ１７および複数の周辺デバイス部６１を有する携帯電話機１の詳細な接続関係を示すブロック図である。
図８の携帯電話機１は、ＣＰＵ１７、バス変換部１４、および複数の周辺デバイス部６１を有する。
複数の周辺デバイス部６１は、図２中の通信処理部１１、操作部１２、表示部１３、不揮発性メモリ１５、および音声処理部１６から選択されたものであればよい。
図８には、３個の周辺デバイス部６１が図示されている。
【００７０】
バス変換部１４は、兼用バス２１上のアドレス信号をラッチするラッチ回路４１と、ＣＰＵ１７が出力するライト信号ＷＲを遅延するライト信号遅延回路４２Ａと、ＣＰＵ１７が出力するリード信号ＲＤを遅延するリード信号遅延回路４３Ａとを有する。
【００７１】
ラッチ回路４１は、兼用バス２１およびアドレスバス１９に接続される。
アドレスバス１９は、複数の周辺デバイス部６１に接続される。
兼用バス２１は、データバス２０と連結される。
データバス２０は、複数の周辺デバイス部６１に接続される。
【００７２】
ライト信号遅延回路４２Ａは、ライト信号線３２によりＣＰＵ１７に接続される。
また、ライト信号遅延回路４２Ａは、遅延ライト信号ＷＲ＿ＤＬＹ線３６により、複数の周辺デバイス部６１に共通に接続される。
【００７３】
リード信号遅延回路４３Ａは、リード信号線３３によりＣＰＵ１７に接続される。
また、リード信号遅延回路４３Ａは、遅延リード信号ＲＤ＿ＤＬＹ線３７により、複数の周辺デバイス部６１に共通に接続される。
【００７４】
さらに、ＣＰＵ１７は、複数のチップセレクト信号ＣＳ１〜ＣＳ３を出力する。
第２の実施形態において複数のチップセレクト信号ＣＳ１〜ＣＳ３は、複数の周辺デバイス部６１それぞれに入力される。
また、複数のチップセレクト信号ＣＳ１〜ＣＳ３は、ライト信号遅延回路４２Ａおよびリード信号遅延回路４３Ａに入力される。
そして、ＣＰＵ１７は、周辺デバイス部６１にアクセスする場合に、複数のチップセレクト信号ＣＳ１〜ＣＳ３を制御する。
具体的には、ＣＰＵ１７は、アクセスする周辺デバイス部６１に接続されたチップセレクト信号をハイレベルからローレベルに制御し、残りのチップセレクト信号をハイレベルに維持する。
【００７５】
図８の構成により、バス変換部１４は、兼用バス２１上のアドレス信号ＡＤ［１２：０］を複数の周辺デバイス部６１のすべてへ出力する。
また、バス変換部１４は、ＣＰＵ１７のライト信号ＷＲを遅延した遅延ライト信号ＷＲ＿ＤＬＹを複数の周辺デバイス部６１のすべてへ出力する。
【００７６】
図９は、図８のライト信号遅延回路４２Ａのブロック図である。
ライト信号遅延回路４２Ａは、ＣＰＵ１７が出力したライト信号ＷＲをチップセレクト信号ＣＳの組み合わせに応じて遅延し、遅延ライト信号ＷＲ＿ＤＬＹを生成する。
そして、ライト信号遅延回路４２Ａは、遅延ライト信号ＷＲ＿ＤＬＹを複数の周辺デバイス部６１のすべてへ出力する。
ライト信号遅延回路４２Ａは、無信号検出回路（ＤＴＣＴ）５１、インバータ５２、複数のＤフリップフロップ回路５３、遅延量セレクタ（ＳＥＬ）５４を有する。
また、ライト信号遅延回路４２Ａは、複数の遅延量レジスタ（ＲＥＧ）５５−１〜５５−３−１、レジスタセレクタ（ＲＳＥＬ）７１、および論理和回路５６を有する。
【００７７】
複数の遅延量レジスタ５５−１〜５５−３は、複数の遅延量を示す値を記憶する。
この複数の遅延量は、複数の周辺デバイス部６１のそれぞれにライトアクセスする場合の遅延量である。
複数の周辺デバイス部６１の間では、タイミング信号に対するアドレス値またはデータ値のセットアップ期間またはホールド期間が異なる場合がある。
この場合、すべての周辺デバイス部６１のセットアップ期間またはホールド期間を満たす大きな１つの遅延量を１個の遅延量レジスタ５５に記憶するようにしてもよいものの、第２の実施形態では、複数の周辺デバイス部６１のそれぞれの要求仕様を満たす最低限の複数の遅延量を、複数の遅延量レジスタ５５−１〜５５−３に記憶する。
【００７８】
レジスタセレクタ７１には、複数の遅延量レジスタ５５−１〜５５−３が接続される。
レジスタセレクタ７１には、複数のチップセレクト信号ＣＳ１〜ＣＳ３が入力される。
そして、レジスタセレクタ７１は、複数のチップセレクト信号ＣＳ１〜ＣＳ３の組み合わせに応じて、１個の遅延量セレクタ５４を選択する。
レジスタセレクタ７１は、選択した遅延量セレクタ５４に記憶される値を遅延量セレクタ５４へ出力する。
具体的には、チップセレクト信号ＣＳ１がローレベルである場合、レジスタセレクタ７１は、チップセレクト信号ＣＳ１が入力される周辺デバイス部６１−１の遅延量を示す値を記憶する遅延量レジスタ５５−１を選択する。
そして、遅延量セレクタ５４は、複数のＤフリップフロップ回路５３から、レジスタセレクタ７１から入力される遅延量の値に対応する１個のＤフリップフロップ回路５３を選択する。
【００７９】
リード信号遅延回路４３Ａは、ＣＰＵ１７が出力したリード信号ＲＤを遅延し、遅延リード信号ＲＤ＿ＤＬＹを生成する。そして、リード信号遅延回路４３Ａは、複数の周辺デバイス部６１へ共通に出力する。
図９中のこれ以外の回路ブロックは、第１の実施形態と同じ機能を果たすものであり、説明を省略する。
また、複数のＤフリップフロップ回路５３のクロック入力端子には、ＣＰＵ１７が生成したクロック信号ＣＬＫが入力されている。
なお、リード信号遅延回路４３Ａの構成は、ライト信号遅延回路４２Ａと同じであり、図示および説明を省略する。
【００８０】
次に、ライトアクセスを例に、第２の実施形態に係る携帯電話機１の動作を説明する。
ライトアクセスでは、ＣＰＵ１７は、まず、複数のチップセレクト信号ＣＳから１本のチップセレクト信号ＣＳをローレベルに制御する。これにより、図８中の複数の周辺デバイス部６１から１個の周辺デバイス部６１が選択される。
また、複数のチップセレクト信号ＣＳは、ライト信号遅延回路４２Ａのレジスタセレクタ７１に入力される。
レジスタセレクタ７１は、ローレベルに制御されたチップセレクト信号ＣＳに対応する遅延量レジスタ５５を選択する。レジスタセレクタ７１は、選択した遅延量レジスタ５５の値を遅延量セレクタ５４へ出力する。
遅延量セレクタ５４は、遅延量レジスタ５５値に対応するＤフリップフロップ回路５３の出力を選択する。
以上の処理により、ライト信号ＷＲに対する遅延ライト信号ＷＲ＿ＤＬＹの遅延量として、チップセレクト信号ＣＳにより選択された周辺デバイス部６１に対応する遅延量が設定される。
【００８１】
チップセレクト信号ＣＳをローレベルに制御した後、ＣＰＵ１７は、兼用バス２１にアドレス値を出力し、さらにデータ値を出力する。
また、ＣＰＵ１７は、ライト信号ＷＲのレベルを切り替える。
これにより、ライト信号遅延回路４２Ａは、選択された遅延量レジスタ５５の値に対応する遅延量で立ち上がりエッジが遅延された遅延ライト信号ＷＲ＿ＤＬＹを生成する。
また、チップセレクト信号ＣＳにより選択された周辺デバイス部６１は、遅延ライト信号ＷＲ＿ＤＬＹの立ち上がりエッジのタイミングでアドレス信号ＡＤＤＲ［１２：０］およびデータ信号ＤＡＴＡ［１７：０］を取り込む。
その後、ＣＰＵ１７は、すべてのチップセレクト信号ＣＳをハイレベルにネゲートする。
【００８２】
以上のように、第２の実施形態では、ＣＰＵ１７のバス構造と複数の周辺デバイス部６１のバス構造が異なるにもかかわらず、これらの間でデータを適切に送受できる。
また、第２の実施形態では、複数の周辺デバイス部６１の間で入出力の要求仕様が異なるにもかかわらず、それぞれの入出力の要求仕様に応じた最低限の遅延量によりデータを入出力できる。
【００８３】
＜第３の実施形態＞
第２の実施形態は、バス変換部１４のライト信号遅延回路４２Ａおよびリード信号遅延回路４３ＡにＣＰＵ１７が生成したクロック信号ＣＬＫが入力されている例である。
次に、ライト信号遅延回路４２Ａおよびリード信号遅延回路４３Ａに入力するクロック信号を、ＣＰＵ１７の外部で生成する場合を説明する。
【００８４】
図１０は、第３の実施形態に係る携帯電話機１において、ＣＰＵ１７および複数の周辺デバイス部６１を有する携帯電話機１の詳細な接続関係を示すブロック図である。
図１０の携帯電話機１は、リアルタイムクロック発生部８１と、クロック回路８２とを有する。
【００８５】
リアルタイムクロック発生部８１は、ＣＰＵ１７などが使用するリアルタイムクロック信号を生成する。
【００８６】
図１１は、クロック回路８２の詳細なブロック図である。
クロック回路８２は、ＰＬＬ（Phase Locked Loop）回路として、入力信号分周回路（１／Ｎ）９１、内部信号分周回路（１／Ｍ）９２、位相比較器（ＣＰ）９３、ローパスフィルタ（ＬＰＦ）９４、および電圧制御発振器（ＶＣＯ）９５を有する。
【００８７】
入力信号分周回路９１は、リアルタイムクロック信号を分周する。
電圧制御発振器９５は、入力レベルに応じた周波数の内部クロック信号を生成する。
内部信号分周回路９２は、内部クロック信号を分周する。
位相比較器９３は、分周された内部クロック信号と、分周されたリアルタイムクロック信号との位相を比較する。位相比較器９３は、たとえば１８０度などの所定の位相差を基準として、その基準位相差に対する位相差のずれ量に応じたパルス信号を出力する。
ローパスフィルタ９４は、パルス信号をレベル信号へ変換する。このレベル信号が電圧制御発振器９５に入力される。
これにより、ＰＬＬ回路は、リアルタイムクロック信号と同期した内部クロック信号を生成する。内部クロック信号の周波数は、一定である。
【００８８】
また、クロック回路８２は、複数の分周レジスタ（ＤＲＥＧ）９６−１〜９６−３、分周セレクタ９７、出力信号分周回路９８、反転入力論理和回路９９と、論理積回路１００とを有する。
【００８９】
複数の分周レジスタ９６は、複数の周辺デバイス部６１のそれぞれに用いる分周値を記憶する。
分周値は、たとえばクロック信号の１周期が、たとえば各周辺デバイス部６１におけるタイミング信号に対するアドレス値およびデータ値のセットアップ期間およびホールド期間のうちの最も長い期間となる値を有する。
【００９０】
分周セレクタ９７は、複数の分周レジスタ９６に接続される。
分周セレクタ９７には、複数のチップセレクト信号ＣＳが入力される。
そして、分周セレクタ９７は、複数のチップセレクト信号ＣＳに基づいて、複数の分周レジスタ９６から１つを選択する。
分周セレクタ９７は、チップセレクト信号ＣＳにより選択された周辺デバイス部６１に対応する分周レジスタ９６を選択する。
また、分周セレクタ９７は、選択した分周レジスタ９６の分周値を出力信号分周回路９８へ出力する。
【００９１】
出力信号分周回路９８は、ＰＬＬ回路に接続される。
出力信号分周回路９８は、内部クロック信号を分周セレクタ９７から入力される分周値で分周する。
【００９２】
反転入力論理和回路９９は、複数のチップセレクト信号ＣＳが入力される。
反転入力論理和回路９９は、複数のチップセレクト信号ＣＳの少なくとも１の信号がローレベルである場合、ハイレベルの信号を出力する。
【００９３】
論理積回路１００は、出力信号分周回路９８と反転入力論理和回路９９が接続される。
論理積回路１００は、反転入力論理和回路９９からハイレベルが入力されている期間において、分周された内部クロック信号を出力する。
そして、論理積回路１００が出力する分周された内部クロック信号は、図１０のバス変換部１４のライト信号遅延回路４２Ａおよびリード信号遅延回路４３Ａに入力される。
【００９４】
次に、ライトアクセスを例に、図１０の携帯電話機１の動作を説明する。
リアルタイムクロック発生部８１は、ＣＰＵ１７の動作状態に関係なくリアルタイムクロック信号を生成する。また、クロック回路８２のＰＬＬ回路は、リアルタイムクロック信号に同期した内部クロック信号を生成する。
そして、ライトアクセスでは、ＣＰＵ１７は、まず、複数のチップセレクト信号ＣＳから１本のチップセレクト信号ＣＳをローレベルに制御する。
これにより、図１０中の複数の周辺デバイス部６１から１個の周辺デバイス部６１が選択される。
【００９５】
また、複数のチップセレクト信号ＣＳは、分周セレクタ９７に入力される。
分周セレクタ９７は、ローレベルに制御されたチップセレクト信号ＣＳに対応する分周レジスタ９６を選択する。分周セレクタ９７は、選択した分周レジスタ９６の値を出力信号分周回路９８へ出力する。
出力信号分周回路９８は、内部クロック信号を、入力された分周値で分周して出力する。
また、複数のチップセレクト信号ＣＳは、反転入力論理和回路９９に入力される。
反転入力論理和回路９９は、チップセレクト信号ＣＳがローレベルにアサートされたことから、ハイレベルの信号を出力する。
論理積回路１００は、反転入力論理和回路９９がハイレベルとなるので、分周された内部クロック信号を、ライト信号遅延回路４２Ａおよびリード信号遅延回路４３Ａへ出力する。
なお、論理積回路１００は、チップセレクト信号ＣＳがローレベルである期間において、内部クロック信号を出力する。
論理積回路１００は、チップセレクト信号ＣＳがハイレベルである期間において、内部クロック信号を出力しない。
【００９６】
ライト信号遅延回路４２Ａの複数のＤフリップフロップ回路５３は、ＣＰＵ１７がライト信号ＷＲをローレベルに制御すると、分周された内部クロック信号の１周期毎に、ライト信号ＷＲを遅延する。
遅延量セレクタ５４は、チップセレクト信号ＣＳにより選択された遅延量レジスタ５５の値に基づいて、１個のＤフリップフロップ回路５３の出力を選択する。
ライト信号遅延回路４２Ａの論理和回路５６は、遅延されたライト信号ＷＲと、ＣＰＵ１７が生成したライト信号ＷＲとの論理和を演算し、演算した信号を遅延ライト信号ＷＲ＿ＤＬＹとして周辺デバイス部６１へ出力する。
これにより、チップセレクト信号ＣＳにより選択された周辺デバイス部６１は、遅延ライト信号ＷＲ＿ＤＬＹの立ち上がりエッジが入力されたタイミングにおいて、アドレスバス１９のアドレス信号とデータバス２０のデータ信号とを受信する。
【００９７】
以上のように、第３の実施形態では、ＣＰＵ１７のバス構造と複数の周辺デバイス部６１のバス構造が異なるにもかかわらず、これらの間でデータを適切に送受できる。
また、第３の実施形態では、複数の周辺デバイス部６１の間で要求仕様が異なるにもかかわらず、それぞれに応じた最低限の遅延量でデータを送受できる。
特に、第３の実施形態では、選択される周辺デバイス部６１に応じてクロック信号の周波数を変更している。
具体的には、第３の実施形態では、クロック信号の１周期が、各周辺デバイス部６１の入出力の要求仕様を満たす最小限の時間となるようにクロック信号の周波数を変更している。
そのため、第３の実施形態では、第２の実施形態と比べても、より最適な最小限の遅延量でタイミング信号を遅延し、最小限の遅延量で遅延されたタイミング信号によりデータを送受できる。
【００９８】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【００９９】
たとえば上記各実施形態では、ライト信号遅延回路４２、４２Ａの出力段およびリード信号遅延回路４３、４３Ａの出力段は、論理和回路５６である。
この他にもたとえば、ライト信号遅延回路４２、４２Ａの出力段およびリード信号遅延回路４３、４３Ａの出力段は、論理和回路５６以外の論理回路でもよい。
【０１００】
図１２のライト信号遅延回路４２Ａは、出力段として、論理和回路５６と、論理積回路５７と、出力セレクタ（ＯＳＥＬ）５８とを有する。
論理積回路５７には、遅延量セレクタ５４に選択された遅延されたクロック信号と、ＣＰＵ１７が生成したクロック信号ＣＬＫとが入力される。
そして、論理積回路５７は、これら２つのクロック信号ＣＬＫの少なくともいずれか１つがローレベルである場合に、ローレベルとなる信号を出力する。
出力セレクタ５８は、たとえば動作モードに応じて、論理和回路５６の出力と、論理積回路５７の出力との一方を選択する。
【０１０１】
そして、出力セレクタが論理積回路５７の出力を選択した場合、ライト信号遅延回路４２Ａは、論理積回路５７の出力信号を、遅延ライト信号ＷＲ＿ＤＬＹとして周辺デバイス部６１へ出力する。
この遅延ライト信号ＷＲ＿ＤＬＹは、遅延量セレクタ５４に選択された遅延されたクロック信号と、ＣＰＵ１７が生成したクロック信号ＣＬＫとの少なくともいずれか１つがローレベルである場合にローレベルとなる。
そのため、この遅延ライト信号ＷＲ＿ＤＬＹでは、立下りエッジが遅延される。
【０１０２】
また、上記各実施形態は、本発明を携帯電話機１に適用した例である。本発明は、携帯電話機１以外の電子機器にも適用できる。
携帯電話機１以外の電子機器としては、たとえばＰＤＡ（Personal Data Assistant）、携帯ゲーム機器、パーソナルコンピュータ、サーバ装置などがある。また、電子機器は、ＣＰＵおよび周辺デバイス部が組み込まれた家電製品でもよい。
【符号の説明】
【０１０３】
１…携帯電話機（電子機器）、１５…不揮発性メモリ（デバイス部）、１７…ＣＰＵ、１９…アドレスバス（信号線）、２０…データバス（信号線）、２１…兼用バス（兼用信号線）、２４…制御部、４１…ラッチ回路（保持部）、４１−１〜４１−１３…Ｄフリップフロップ回路（フリップフロップ回路）、４２…ライト信号遅延回路（第１タイミング調整部）、４３…リード信号遅延回路（第２タイミング調整部）、５１…無信号検出回路（リセット回路）、５３…Ｄフリップフロップ回路（遅延回路）、５４…遅延量セレクタ（セレクタ）、５６…論理和回路（論理回路）、６１…周辺デバイス部（デバイス部）、８２…クロック回路、ＣＬＫ…クロック信号、ＲＤ…リード信号（第２タイミング信号）、ＷＲ…ライト信号（第１タイミング信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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