(57)【要約】【課題】マイクロコンピュータの処理負担を軽減して電圧安定化制御の精度を向上させることができるＶＦＤ駆動装置を提供する。【解決手段】上限データレジスタ１５Ｕ及び下限データレジスタ１５Ｄに、ＶＦＤ１のフィラメント電圧を制御する目標値について、許容範囲の上限値及び下限値を定める上限データ及び下限データをそれぞれ設定し、比較器１４Ｕ及び１４Ｄは、フィラメント電圧をＡ／Ｄ変換した電圧データと、レジスタ１５Ｕ及び１５Ｄに設定された上限値データ及び下限値データとをそれぞれ比較し、データ調整用の演算器２２は、比較器１４Ｕ及び１４Ｄの比較結果に基づいて、ＤＵＴＹレジスタ２０に格納されるデータ値を調整し、ＣＹＣレジスタ２１は、ＤＵＴＹレジスタ２０に設定されたデータ値に応じてＰＷＭ信号を生成するとＶＦＤのフィラメントに出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＶＦＤ（Vacuum Fluorescent Display）をＰＷＭ（Pulse Width Modulation）制御により駆動して表示を行うＶＦＤ駆動装置において、
前記ＶＦＤのフィラメント電圧をＡ／Ｄ変換するＡ／Ｄコンバータと、
前記フィラメント電圧の許容範囲の上限値及び下限値を定める上限データ及び下限データがそれぞれ設定される上限データレジスタ及び下限データレジスタと、
前記Ａ／ＤコンバータによりＡ／Ｄ変換された電圧データと、前記上限データレジスタ及び下限データレジスタに設定された上限値及び下限値データとをそれぞれ比較する上限比較器及び下限比較器と、
ＰＷＭ信号のデューティを設定するデータが格納されるデューティレジスタと、
前記上限比較器及び下限比較器による比較結果に基づいて、前記デューティレジスタに格納されるデータ値を調整する演算器と、
前記デューティレジスタに設定されたデータ値に応じて前記ＰＷＭ信号を生成し、前記ＶＦＤのフィラメントに出力するＰＷＭ信号生成手段とを備えたことを特徴とするＶＦＤ駆動装置。
【請求項２】
前記演算器は、
前記上限比較器及び下限比較器による比較結果をデコードするデコード回路と、
このデコード回路によるデコード結果に応じて、異なる値のデータを選択して出力するマルチプレクサと、
このマルチプレクサにより出力されるデータと、前記デューティレジスタのデータとを加算して前記デューティレジスタに出力する加算器とで構成されることを特徴とする請求項１記載のＶＦＤ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＦＤ（Vacuum Fluorescent Display）をＰＷＭ（Pulse Width Modulation）制御により駆動して表示を行うＶＦＤ駆動装置に関する。
【背景技術】
【０００２】
自発光表示を行うＶＦＤ（蛍光表示管）を駆動して表示制御を行う場合、ちらつきの抑制を図るため、フィラメント（カソード電極）に印加する電圧を安定化させることが重要である。この場合、安定化をどのようにして図るかは、電圧が印加されるフィラメントの数や、ＶＦＤの消費電力などにより様々であるが、負荷変動が電圧安定化に与える影響は大きい。そのため、一般には、マイクロコンピュータ等によりフィラメント電圧値を読み取りフィードバック制御を行うことで、ＰＷＭ信号のデューティを調整するようにしている（例えば、特許文献１参照）。
【特許文献１】特開２００３−５７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電圧安定化の精度を向上させるには、フィードバック制御における時間分解能を向上させれば良いが、特許文献１のようにマイクロコンピュータがプログラムで制御すると処理負担が高くなり、そのマイコン（ＣＰＵ）をＶＦＤの駆動制御に専従させざるを得なくなる。その結果、マイコンのプログラムで実現することが適切である柔軟な制御を、その他の処理に振り分けることができなくなる。
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的は、マイクロコンピュータの処理負担を軽減して、電圧安定化制御の精度を向上させることができるＶＦＤ駆動装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載のＶＦＤ駆動装置によれば、上限データレジスタ及び下限データレジスタには、ＶＦＤのフィラメント電圧を制御する目標値について、許容範囲の上限値及び下限値を定める上限データ及び下限データがそれぞれ設定され、上限比較器及び下限比較器は、ＶＦＤのフィラメント電圧をＡ／Ｄ変換した電圧データと、上限データレジスタ及び下限データレジスタに設定された上限値データ及び下限値データとをそれぞれ比較する。そして、データ調整用の演算器は、上限比較器及び下限比較器による比較結果に基づいてデューティレジスタに格納されるデータ値を調整し、ＰＷＭ信号生成手段は、デューティレジスタに設定されたデータ値に応じてＰＷＭ信号を生成するとＶＦＤのフィラメントに出力する。斯様に構成すれば、フィラメント電圧のフィードバック制御をハードウエアによって行うことができ、ＣＰＵによるプログラム制御は不要となるから、ＣＰＵの処理能力を、その他の機能に大きく振り分けることが可能となる。
【０００６】
請求項２記載のＶＦＤ駆動装置によれば、演算器を構成するデコード回路は、上限比較器及び下限比較器による比較結果をデコードし、マルチプレクサは、そのデコード結果に応じて、異なる値のデータを選択して出力する。そして、加算器は、マルチプレクサにより出力されるデータとデューティレジスタのデータとを加算して当該レジスタに出力する。すなわち、フィラメント電圧のＡ／Ｄ変換データと、上限値データ及び下限値データとの比較結果に従い、マルチプレクサが加算器に出力するデータを選択変更することで、デューティレジスタのデータ値を増減させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を、例えば車両のインストルメントパネルに配置されて表示を行うＶＦＤに適用した場合の一実施例について、図面を参照して説明する。図２は、ＶＦＤと、そのＶＦＤを駆動するための周辺回路とを示すものである。ＶＦＤ１（ドライバを含む）は、例えば７セグメントで数字を複数表示させるもので、本実施例では、スタティック駆動により表示を行うものを対象とする。電源回路２は、電源端子ＡＣＣを介して車両のバッテリ電圧（例えば１２Ｖ）が供給されると、例えば１０．８Ｖの駆動電圧を生成して出力する。
【０００８】
フィラメントパルス駆動回路３は、上記駆動電圧が供給され、搬送波周波数が例えば２０ｋＨｚ程度のＰＷＭ信号を端子Ｆ＋を介してＶＦＤ１のフィラメントに出力するもので、上記１０．８Ｖの駆動電圧が与えられている。ＶＦＤ１の端子Ｆ−は、グランドに接続されており、端子Ｇには１０．８Ｖの駆動電圧が与えられている。ＶＦＤドライバ制御ＩＣ４Ａ，４Ｂには、上記駆動電圧と、例えば５Ｖの駆動電圧ＶＤＤとが供給されている。そして、ＶＦＤドライバ制御ＩＣ４Ａ，４Ｂは、入力端子ＤＩＮに、制御ＩＣ５よりクロック同期でシリアルに与えられる表示データＤＡＴＡを、パラレルに変換してＶＦＤ１のドライバに転送する。
【０００９】
尚、ＶＦＤドライバ制御ＩＣ４Ｂの入力端子ＤＩＮは、ＶＦＤドライバ制御ＩＣ４Ａの出力端子ＤＯＵＴに接続されており、ＶＦＤドライバ制御ＩＣ４Ａ，４Ｂの表示データは、制御ＩＣ５により一括してシリアルに出力される。また、制御ＩＣ５は、ＶＦＤドライバ制御ＩＣ４に対してデーラッチ信号ＬＳや、データクリア信号ＣＬを出力するようになっている。
【００１０】
制御ＩＣ５は、ＶＦＤ１の表示輝度を制御するため、出力端子ＦＰＷＭよりフィラメントパルス駆動回路３に対してＰＷＭ信号を出力する。また、ＶＦＤ１の端子Ｆ＋は、抵抗素子Ｒを介して制御ＩＣ５の入力端子ＦＡＤＩＮに接続されており、入力端子ＦＡＤＩＮは、コンデンサＣを介してグランドに接続されている。すなわち、端子Ｆ＋のフィラメント電圧（ＰＷＭ信号）は、抵抗素子Ｒ及びコンデンサＣにより平滑化されて制御ＩＣ５に与えられると、後述するようにＡ／Ｄ変換される。電源ＶＤＤと抵抗素子Ｒ及びコンデンサＣの共通接続点との間には、逆方向のダイオードＤが接続されている。
【００１１】
図１は、制御ＩＣ５の構成を、本発明の要旨に係る部分について示すものである。制御ＩＣ５は、ＣＰＵ１１と、ＶＦＤ１の表示制御をハードウエアで行う表示制御部１２とで構成されている。表示制御部１２を構成するＡ／Ｄコンバータ１３は、入力端子ＦＡＤＩＮに与えられるアナログ電圧をＡ／Ｄ変換すると、その変換データをデータレジスタに格納する。データレジスタに格納されたデータは、比較器（マグニチュードコンパレータ）１４Ｕ，１４Ｄに出力される。
【００１２】
比較器１４Ｕ，１４Ｄ（上限比較器，下限比較器）は、Ａ／Ｄコンバータ１３によりＡ／Ｄ変換されたデータＡＤＣと、上限データレジスタ１５Ｕ，下限データレジスタ１５Ｄに設定された上限データＤＵ，下限データＤＤとの大小を比較し、その比較結果をデコード回路１６に出力する。デコード回路１６は、比較器１４Ｕ，１４Ｄの比較結果をデコードして、２段に接続されたマルチプレクサ１７，１８の切り替え制御を行う。初段のマルチプレクサ１７の入力端子には、設定データ「＋１」，「−１」が与えられており、次段のマルチプレクサ１８の入力端子には、設定データ「０」と、マルチプレクサ１７からの出力データとが与えられている。
【００１３】
ここで、デコード回路１６がマルチプレクサ１７，１８を制御するロジックは、以下のようになっている。
ＡＤＣ＜ＤＤ  →  加算器１９に「＋１」出力
ＡＤＣ＞ＤＵ  →  加算器１９に「−１」出力
ＤＤ≦ＡＤＣ≦ＤＵ  →  加算器１９に  「０」出力
マルチプレクサ１８の出力データは加算器１９の入力端子の一方に与えられ、加算器１９の出力データは、ＤＵＴＹレジスタ２０に格納される。ＤＵＴＹレジスタ２０の出力データは、加算器１９の入力端子の他方に与えられていると共に、ＣＹＣレジスタ２１（ＰＷＭ信号生成手段）に出力されている。
【００１４】
ＣＹＣレジスタ２１は、与えられる動作クロックに応じてＰＷＭ搬送波周期（５０μｓ）に相当するカウント動作を循環的に行うカウンタや、そのカウンタの値と、ＤＵＴＹレジスタ２０より出力されるデータ値とを比較する比較器や、その他のロジック回路等を内蔵している。そして、上記カウンタの値が「０」からＤＵＴＹレジスタ２０のデータ値に一致するまではハイレベルを出力し、上記カウンタの値が「０」からＤＵＴＹレジスタ２０のデータ値に一致すると、出力レベルをロウに反転させることでＰＷＭ信号を出力する。尚、以上において、デコード回路１６，マルチプレクサ１７及び１８，加算器１９は、演算器２２を構成している。
【００１５】
次に、本実施例の作用について図３も参照して説明する。図３（ａ）は、図１のＡ点：制御ＩＣ５の入力端子ＦＡＤＩＮで観測される電圧波形であり、図３（ｂ）は、制御ＩＣ５の出力端子ＦＰＷＭより出力されるＰＷＭ信号のデューティ変化を示す。先ず、ＣＰＵ１１は、ＤＵＴＹレジスタ２０にＶＦＤ１の表示輝度に応じたフィラメント電圧に相当する、ＰＷＭ信号のデューティ指令値を設定する。
このデューティ指令値は、ユーザの設定によるか、或いは、例えばライトスイッチのＯＮ，ＯＦＦによる時間帯の判定に応じて行う（昼間は相対的に明るく，夜間は暗くする）。また、それに伴い、上記フィラメント電圧の制御許容範囲について、上限値，下限値を規定する上限データ，下限データを、上限データレジスタ１５Ｕ，下限データレジスタ１５Ｄに設定する。
【００１６】
以降は、ＣＰＵ１１が介在することなく、表示制御部１２のハードウエアが全ての処理を行う。すなわち、上述したように、Ａ／Ｄコンバータ１３が入力端子ＦＡＤＩＮに与えられるフィラメント電圧をＡ／Ｄ変換すると、その変換データは、比較器１４Ｕ，１４Ｄにおいて、上限データ，下限データとそれぞれ比較され、その比較結果がデコード回路１６に出力される。
デコード回路１６は、比較器１４Ｕ，１４Ｄの比較結果に応じてマルチプレクサ１７，１８の切り替え制御を、上述のロジックに従って行う。すると、加算器１９に与えられるデータ値が「−１」，「０」，「＋１」に変化して、ＤＵＴＹレジスタ２０に格納されるデータ値が初期値から調整されて、ＰＷＭ信号のデューティが変化する。
【００１７】
図３では、ＤＵＴＹレジスタ２０に設定された初期値が、デューティ１５％に設定された場合の変化を示す。フィラメント電圧の制御目標値は１．５Ｖ程度であり（駆動電圧１０Ｖで計算）、制御範囲の上限値は２．０Ｖ，下限値は１．０Ｖ程度に設定されている。また、電圧２．５Ｖ以上の領域と０．５Ｖ以下の領域とは、異常電圧領域に設定されている。
【００１８】
制御を開始するとフィラメント電圧は０Ｖから次第に上昇し、下限電圧を超えるまではそれに応じてＰＷＭデューティも増大する。フィラメント電圧が下限電圧を超えてから上限電圧を超えるまでの間ではＰＷＭデューティは変化せず、上限電圧を超えると、ＰＷＭデューティは最大値を示す５８％程度から下降し始め、上限電圧と下限電圧との間（許容範囲）にある期間では、ＰＷＭデューティは変化しない。その状態から、再び上限電圧を超えるとＰＷＭデューティは下降し、最終的には、初期値の１５％付近に収束するようになる。
尚、対応する検出用のハードウエアを別途用意することで、フィラメント電圧が異常電圧領域に達した場合は、制御を停止するなどの異常処理を行うようにする。
【００１９】
以上のように本実施例によれば、上限データレジスタ１５Ｕ及び下限データレジスタ１５Ｄに、ＶＦＤ１のフィラメント電圧を制御する目標値について、許容範囲の上限値及び下限値を定める上限データ及び下限データをそれぞれ設定し、比較器１４Ｕ及び１４Ｄは、フィラメント電圧をＡ／Ｄ変換した電圧データと、レジスタ１５Ｕ及び１５Ｄに設定された上限値データ及び下限値データとをそれぞれ比較し、データ調整用の演算器２２は、比較器１４Ｕ及び１４Ｄの比較結果に基づいてＤＵＴＹレジスタ２０に格納されるデータ値を調整し、ＣＹＣレジスタ２１は、ＤＵＴＹレジスタ２０に設定されたデータ値に応じてＰＷＭ信号を生成するとＶＦＤ１のフィラメントに出力する。
【００２０】
したがって、各レジスタ１５，２０に対するデータの設定処理を除き、フィラメント電圧のフィードバック制御を表示制御部１２のハードウエアによって行うことができ、ＣＰＵ１１によるプログラム制御は殆ど不要となるから、ＣＰＵ１１の処理能力を、その他の機能に大きく振り分けることが可能となる。
そして、演算器２２を構成するデコード回路１６は、比較器１５Ｕ，１５Ｄによる比較結果をデコードし、マルチプレクサ１７，１８は、そのデコード結果に応じて、データ値「−１」，「０」「＋１」を選択して出力する。そして、加算器１９は、マルチプレクサ１７，１８により出力されるデータとＤＵＴＹレジスタ２０のデータとを加算して当該レジスタ２０に出力する。したがって、マルチプレクサ１７，１８が加算器１９に出力するデータを選択変更することで、ＤＵＴＹレジスタ２０のデータ値を増減させることができる。
【００２１】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＶＦＤドライバ制御ＩＣの数は、ＶＦＤのサイズに応じて、１個でも、３個以上であっても良い。
各レジスタへのデータ設定を、ハードウエアがＶＦＤの輝度設定条件を判断した結果に応じて行うように構成しても良い。
マルチプレクサ１７，１８により選択するデータの増減値は「１」に限ることなく、「２」以上の値に設定しても良い。
車両のインストルメントパネルに配置されるものに限ることなく、広く適用することが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例であり、制御ＩＣの構成を本発明の要旨に係る部分について示す図
【図２】ＶＦＤと、ＶＦＤを駆動するための周辺回路とを示す図
【図３】（ａ）は図１のＡ点で観測される電圧波形、（ｂ）は制御ＩＣの出力端子ＦＰＷＭより出力されるＰＷＭ信号のデューティ変化を示す図
【符号の説明】
【００２３】
図面中、１はＶＦＤ、５は制御ＩＣ、１１はＣＰＵ、１２は表示制御部、１３はＡ／Ｄコンバータ、１４Ｕ，１４Ｄは比較器（上限比較器，下限比較器）、１５Ｕは上限データレジスタ、１５Ｄは下限データレジスタ、１６はデコード回路、１７，１８はマルチプレクサ、１９は加算器、２０はＤＵＴＹレジスタ（デューティレジスタ）、２１はＣＹＣレジスタ（ＰＷＭ信号生成手段）、２２は演算器を示す。
【図１】
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【図２】
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【図３】
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