(57)【要約】【課題】ラインフェイル救済において半導体メモリが備える複数種類の救済ラインを効率よく使用する。【解決手段】不良解析装置は、複合救済ラインの救済対象となる複数のＩＯの各ラインに不良セルが有るか否かをＩＯごとに判定する第１の判定部５１と、複合救済ラインの救済対象となるＩＯの組み合わせと第１の判定部５１で不良セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第２の判定部５３と、複数のＩＯの各ラインに有る不良セルの全体数が所定の閾値を上回っているか否かを判定する第３の判定部ＧＢと、第２の判定部５３が真と判定し且つ第３の判定部ＧＢが真と判定した場合、複数のＩＯの各ラインを複合救済ラインで置換えることを確定するライン確定部５４ａと、を備える。【選択図】図１２
2010020847.tif 000002
【特許請求の範囲】
【請求項１】
メモリ空間におけるアドレスがＩＯごとに振られ、１つのＩＯは行列状に配列された複数の記憶セルを備え、１つのＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を救済可能な単独救済ラインと、複数のＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を救済可能な複合救済ラインとを有する半導体メモリにおける記憶セルの不良を解析する不良解析装置であって、
前記複合救済ラインの救済対象となる複数のＩＯに属する救済対象ラインに不良の記憶セルが有るか否かを前記ＩＯごとに判定する第１の判定部と、
前記複合救済ラインの救済対象となるＩＯの組み合わせを示すデータを記憶する第１の記憶部と、
前記第１の記憶部に記憶されたＩＯの組み合わせと、前記第１の判定部において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第２の判定部と、
前記第１の判定部において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良の記憶セルの全体数が所定のしきい値を上回っているか否かを判定する第３の判定部と、
前記第１の記憶部に記憶された前記複合救済ラインによって救済されるＩＯの組み合わせと前記第１の判定部で判定された不良の記憶セルが有るＩＯの組み合わせとが一致すると前記第２の判定部が判定し、且つ前記第１の判定部において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良の記憶セルの全体数が所定のしきい値を上回っていると前記第３の判定部が判定した場合、前記第１の判定部で判定された不良の記憶セルが有る複数のＩＯに属する前記救済対象ラインを前記複合救済ラインで置換えることを確定するライン確定部と
を備えることを特徴とする不良解析装置。
【請求項２】
前記単独救済ライン及び前記複合救済ラインの救済対象となるＩＯの組み合わせとは異なる他のＩＯの組み合わせを示すデータを記憶する第２の記憶部と、
前記第２の記憶部に記憶されたＩＯの組み合わせと、前記第１の判定部において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第５の判定部とを更に備え、
前記第２の記憶部に記憶されたＩＯの組み合わせと前記第１の判定部において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致すると前記第５の判定部が判定し、且つ前記第１の判定部において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良の記憶セルの全体数が所定のしきい値を上回っていると前記第３の判定部が判定した場合、前記ライン確定部は、前記第１の判定部において不良の記憶セルが有ると判定されたＩＯを一部に含む複数のＩＯに属する救済対象ラインを前記複合救済ラインで置換えることを確定する
ことを特徴とする請求項１に記載の不良解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリにおけるラインフェイル救済処理を行う不良解析装置に関する。
【背景技術】
【０００２】
近年の半導体メモリの高集積化・多機能化に伴い、その製造プロセスも微細かつ精密になってきており、全く欠陥の無いメモリ製品を作るのは事実上困難となっている。このため、発生した不良セルを事後的に救済する回路として複数の予備セルを含む救済ラインを予め作り込み、不良セルが検出された場合にこの不良セルを欠陥の無い予備セルで置換する方法を実施している。
【０００３】
具体的には、被試験半導体メモリ（ＤＵＴ）から不良セルを検出し、検出された不良セルを行方向（Ｘ軸方向）又は列方向（Ｙ軸方向）の救済ラインで組み合わせて置換することにより、総ての不良セルを救済ラインで救済できるか否かを判断する（例えば、特許文献１参照）。これを「ラインフェイル救済処理」と呼ぶ。
【０００４】
特許文献１に開示されたメモリ検査方法では、第１回目のラインフェイル救済処理によって置換されたラインに対して次のラインフェイル救済処理の処理対象から外すためのマスクを設定し、第２回目のラインフェイル救済処理を、マスクが設定されていない残存のライン上にある不良セルに対してのみ行っている。
【特許文献１】特開２００８−６５８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、半導体メモリに予め作り込まれた救済ラインには、１つのＩＯに属する任意のライン上で発生した記憶セルの不良を救済可能な救済ラインと、複数のＩＯに属する任意のライン上で発生した記憶セルの不良を同時に救済可能な救済ラインとがある。前者を「単独救済ライン」と呼び、後者を「複合救済ライン」と呼ぶ。単独救済ラインはＩＯごとに作成されるが、複合救済ラインは、救済可能なＩＯを特定して作成されるので、救済可能なＩＯや救済可能なＩＯの数によって様々な種類がある。
【０００６】
しかし、特許文献１に開示されたメモリ検査方法は、単独救済ライン及び複合救済ラインを使い分けたラインフェイル救済処理を行っていないので、予め作り込まれている様々な種類の救済ラインを効率の良く利用しているとは言えない。特許文献１に開示されたメモリ検査方法を用いて、救済ラインの種類を考慮したラインフェイル救済処理を行うためには、先ず救済ラインの種類単位で上記のラインフェイル救済処理を行い、これらの処理結果に基づいていずれの救済ラインで置換するかを判定することが必要になる。この判定処理の為の回路構成は複雑且つ膨大なものとなり、ラインフェイル救済処理の処理時間やテストコストを上昇させる原因となる。
【０００７】
本発明は、上記問題点に鑑みて成されたものであり、その目的は、被試験半導体メモリが備える複数種類の救済ラインを効率よく使用できる不良解析装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の特徴は、メモリ空間におけるアドレスがＩＯごとに振られ、１つのＩＯは行列状に配列された複数の記憶セルを備え、１つのＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を救済可能な単独救済ラインと、複数のＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を救済可能な複合救済ラインとを有する半導体メモリにおける記憶セルの不良を解析する不良解析装置であって、不良解析装置が、前記複合救済ラインの救済対象となる複数のＩＯに属する救済対象ラインに不良の記憶セルが有るか否かを前記ＩＯごとに判定する第１の判定部と、前記複合救済ラインの救済対象となるＩＯの組み合わせを示すデータを記憶する第１の記憶部と、前記第１の記憶部に記憶されたＩＯの組み合わせと、前記第１の判定部において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第２の判定部と、前記第１の判定部において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良の記憶セルの全体数が所定のしきい値を上回っているか否かを判定する第３の判定部と、前記第１の記憶部に記憶された前記複合救済ラインによって救済されるＩＯの組み合わせと前記第１の判定部で判定された不良の記憶セルが有るＩＯの組み合わせとが一致すると前記第２の判定部が判定し、且つ前記第１の判定部において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良の記憶セルの全体数が所定のしきい値を上回っていると前記第３の判定部が判定した場合、前記第１の判定部で判定された不良の記憶セルが有る複数のＩＯに属する前記救済対象ラインを前記複合救済ラインで置換えることを確定するライン確定部とを備えることを要旨とする。
【０００９】
本発明の特徴に係わる不良解析装置よれば、回路構成が膨大且つ複雑なラインフェイル救済処理回路を用意することなく、単独救済ライン及び複合救済ラインを使い分けたラインフェイル救済処理を行うことができ、予め作り込まれている様々な種類の救済ラインを効率の良く利用することができる。また、回路規模を最小限に留めることにより、ラインフェイル救済処理の処理時間やテストコストの上昇を抑制することができる。
【００１０】
本発明において、不良解析装置は、前記単独救済ライン及び前記複合救済ラインの救済対象となるＩＯの組み合わせとは異なる他のＩＯの組み合わせを示すデータを記憶する第２の記憶部と、前記第２の記憶部に記憶されたＩＯの組み合わせと、前記第１の判定部において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第５の判定部とを更に備え、前記ライン確定部は、前記第２の記憶部に記憶されたＩＯの組み合わせと前記第１の判定部において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致すると前記第５の判定部が判定し、且つ前記第１の判定部において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良の記憶セルの全体数が所定のしきい値を上回っていると前記第３の判定部が判定した場合、前記第１の判定部において不良の記憶セルが有ると判定されたＩＯを一部に含む複数のＩＯに属する救済対象ラインを前記複合救済ラインで置換えることを確定してもよい。
【発明の効果】
【００１１】
本発明によれば、被試験半導体メモリが備える複数種類の救済ラインを効率よく使用できる不良解析装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下図面を参照して、本発明の実施の形態を説明する。なお、図面の記載において同一部分には同一符号を付して説明を省略する。
（半導体メモリの単位構成）
本発明の実施の形態を説明する前に、ラインフェイル救済処理を行う上での半導体メモリの単位構成について説明する。
【００１３】
図１に示すように、試験対象となる半導体メモリの構成のうちラインフェイル救済処理を行う単位は、メイン領域７と、Ｘスペア領域８と、Ｙスペア領域９からなる。メイン領域７には、半導体メモリの記憶機能を担う複数の記憶セルが行列状に配列されている。図１及び図２に示すように、Ｘスペア領域８には、Ｘライン方向ＸＬに沿って延びる複数の救済ラインＸＲが形成され、Ｙスペア領域９には、Ｙライン方向ＹＬに沿って延びる複数の救済ラインＹＲが形成されている。
【００１４】
図示しない半導体メモリ試験装置は、メイン領域７の各記憶セルに対して書き込み及び読み出しのアクセスを行い、これらのアクセスが正常に行われるか否かを試験し、正常に行われた記憶セルに対しては良（パス）の判定を行い、正常に行われなかった記憶セルに対しては不良（フェイル）の判定を行う。不良と判定された記憶セルを「不良セルＦＢ」と呼ぶ。不良セルＦＢは、図２に示すように、メモリ空間におけるアドレスによってメイン領域７内でその位置が特定される。
【００１５】
救済ラインＸＲは、Ｘライン方向ＸＬに沿って並んだ欠陥の無い複数の予備セルからなり、任意の救済対象ラインＸＴＬと置換可能である。救済対象ラインＸＴＬは、Ｘライン方向ＸＬに沿って並ぶメイン領域７内の複数の記憶セルからなる。救済対象ラインＸＴＬを救済ラインＸＲで置換することにより、救済対象ラインＸＴＬ上にある複数の不良セルＦＢは複数の予備セルによって一括して置換えられ、救済される。
【００１６】
同様にして、救済ラインＹＲは、Ｙライン方向ＹＬに沿って並んだ欠陥の無い複数の予備セルからなり、任意の救済対象ラインＹＴＬと置換可能である。救済対象ラインＹＴＬは、Ｙライン方向ＹＬに沿って並ぶメイン領域７内の複数の記憶セルからなる。救済対象ラインＹＴＬを救済ラインＹＲで置換することにより、救済対象ラインＹＴＬ上にある複数の不良セルＦＢは複数の予備セルによって一括して置換えられ、救済される。
【００１７】
メイン領域７内の１つの不良セルＦＢは、その不良セルＦＢを含む救済対象ラインＸＴＬを救済ラインＸＲで置換することによって救済可能であると同時に、その不良セルＦＢを含む救済対象ラインＹＴＬを救済ラインＹＲで置換することによって救済可能である。ラインフェイル救済処理では、不良セルＦＢを救済する為に置換されるラインが不良セルＦＢを含む救済対象ラインＸＴＬなのか或いは救済対象ラインＹＴＬなのかを決定する。不良セルＦＢを救済する為に置換されるラインがＸラインなのか或いはＹラインなのかが決定することを「ライン確定」と呼び、最初のラインフェイル救済処理においてライン確定が行われることを「一次確定」と呼ぶ。
【００１８】
図２に示す例では、メイン領域７内の救済対象ラインＸＴＬの数はｎ＋１本、救済対象ラインＹＴＬの数はｍ＋１本、Ｘスペア領域８内の救済ラインＸＲの数は５本、Ｙスペア領域９内の救済ラインＹＲの数は４本である。
【００１９】
図２に示す不良セルＦＢを総て救済ラインＹＲを用いて救済しようとすると、Ｙスペア領域９に形成された救済ラインＹＲの数は４本であるので、救済ラインＹＲが不足してしまう。複数の不良セルＦＢが１つの救済対象ラインＸＴＬ、ＹＴＬ上に存在する場合、当該救済対象ラインＸＴＬ、ＹＴＬを１つの救済ラインＸＲ、ＹＲで置換することにより、複数の不良セルＦＢが救済される。
【００２０】
例えば、ラインフェイル救済処理では、いずれか一方の救済ラインでしか救済できない救済対象ラインを優先的に置換する。図２の救済対象ラインＹＴＬ上には、６つの不良セルＦＢが存在するため、この６つの不良セルＦＢを救済ラインＸＲで救済することは不可能である。よって、図２の救済対象ラインＹＴＬは、救済ラインＹＲでしか救済できない救済対象ラインであると言えるので、例えば、最初のラインフェイル救済処理において一次確定される。
【００２１】
このように、限られた本数の救済ラインＸＲ、ＹＲを効率よく使用して不良セルＦＢを救済するには、１つのＸライン又はＹライン上に並ぶ不良セルＦＢの数を計数し、不良セルＦＢのカウント値に応じて救済ラインＸＲ、ＹＲを適宜選択する必要がある。
【００２２】
図３に示すように、ラインフェイル救済処理を行う装置は、フェイルカウンタ１１Ｘ、１１Ｙ、ライン確定フラグ１２ｘ、１２ｙ、及びラインマスク１３ｘ、１３ｙを備える。
【００２３】
フェイルカウンタ１１Ｘは、メイン領域７内の救済対象ラインＸＴＬ各々について設けられ、救済対象ラインＸＴＬ上に存在する不良セルの数を計数して記憶する。フェイルカウンタ１１Ｙについても同様である。
【００２４】
ライン確定フラグ１２ｘは、メイン領域７内の救済対象ラインＸＴＬ各々について設けられ、ライン確定したことを示すフラグ情報を記憶する。このフラグ情報は、対応する救済対象ラインＸＴＬが救済ラインＸＲで置換されることが決定したことを示す。ライン確定フラグ１２ｙについても同様である。
【００２５】
ラインマスク１３ｘは、対応する救済対象ラインＸＴＬがライン確定した時に、その次のラインフェイル救済処理においてその救済対象ラインＸＴＬ上の記憶セルＭＣが既にパスの判定を受けているものとして扱うためのマスク情報を記憶する。ラインマスク１３ｙについても同様である。
【００２６】
ここで、半導体メモリは、図１及び図２に示すメイン領域７を１ワード又は１バイトを構成するビット数と同じ数だけ備えている。例えば、１ワードが３６ビットで構成されている場合、半導体メモリは、図１及び図２に示す単位構成を３６個備えていることになる。以後、図１及び図２に示すメイン領域７を「ＩＯ」と呼ぶ。メモリ空間におけるアドレスはＩＯごとに付され、ＩＯ０〜ＩＯ３５のそれぞれに、救済対象ラインＸＴＬ、ＹＴＬが存在する。
【００２７】
また、これに対応して、ラインフェイル救済処理を行う装置は、図３に示したフェイルカウンタ１１Ｘ、１１Ｙ、ライン確定フラグ１２ｘ、１２ｙ、及びラインマスク１３ｘ、１３ｙを、ＩＯごとに用意している。
（ラインフェイル救済処理）
次に、本発明の実施の形態を説明する前に、本発明の実施の形態に関連するラインフェイル救済処理について説明し、併せて、単独救済ライン及び複合救済ラインを含む複数種類の救済ラインを備える半導体メモリにおける前記のラインフェイル救済処理の問題点について指摘する。
【００２８】
図４を参照して、第１のラインフェイル救済処理回路の回路構成を説明する。第１のラインフェイル救済処理回路は、互いに同様な回路構成からなるＸライン用回路９１Ｘ及びＹライン用回路９１Ｙを備える。Ｙライン用回路９１Ｙを例に取り説明し、Ｘライン用回路９１Ｘについては図示及び説明を省略する。Ｙライン用回路９１Ｙは、図３に示したフェイルカウンタ１１Ｙと、所定のＹ閾値を記憶するＹ閾値メモリ１９と、Ｙ閾値とフェイルカウンタ１１Ｙのカウント値を比較する比較器１８ａとを備える。フェイルカウンタ１１Ｙは、半導体メモリが備える総てのＩＯ（ここでは、ＩＯ０〜ＩＯ３５）に対応して用意され、比較器１８ａも各フェイルカウンタ１１Ｙに１対１で接続されるように同じ数だけ用意される。
【００２９】
比較器１８ａは、各救済対象ラインＹＴＬ上に存在する不良セルの数がＹ閾値以上であれば、当該救済対象ラインＹＴＬをライン確定して、ライン確定フラグ１２ｙにフラグ情報を記憶し、ラインマスク１３ｙにマスク情報を記憶する。第１のラインフェイル救済処理回路は、上記の比較判定処理をＩＯごとに各救済対象ラインＹＴＬについて行う。よって、使用される救済ラインは、１つのＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を救済可能な単独救済ラインとなる。
【００３０】
図５を参照して、第２のラインフェイル救済処理回路の回路構成を説明する。第２のラインフェイル救済処理回路は、互いに同様な回路構成からなるＸライン用回路９２Ｘ及びＹライン用回路９２Ｙを備える。Ｙライン用回路９２Ｙを例に取り説明し、Ｘライン用回路９２Ｘについては図示及び説明を省略する。Ｙライン用回路９２Ｙは、図３に示したフェイルカウンタ１１Ｙと、任意のＩＯを選択するセレクタ２０と、セレクタ２０で選択されたＩＯに属する救済対象ラインＹＴＬのカウント値を合算する合算器２１と、所定のＹ閾値を記憶するＹ閾値メモリ１９と、Ｙ閾値と合算器２１で合算されたカウント値とを比較する比較器１８ｂとを備える。セレクタ２０、合算器２１、Ｙ閾値メモリ１９及び比較器１８ｂは合算比較回路６を構成する。合算比較回路６は、半導体メモリが備えるＩＯと同じ数だけ用意されている。
【００３１】
比較器１８ｂは、セレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値以上であれば、任意に選択されたＩＯに属する当該救済対象ラインＹＴＬの総てをライン確定して、ライン確定フラグ１２ｙにフラグ情報を記憶し、ラインマスク１３ｙにマスク情報を記憶する。第２のラインフェイル救済処理回路は、上記の比較判定処理を、任意に選択された複数のＩＯに属する各救済対象ラインＹＴＬについて行う。よって、使用される救済ラインは、複数のＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を同時に救済可能な複合救済ラインとなる。
【００３２】
図６（ａ）及び図６（ｂ）を参照して、２つのＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を同時に救済可能な複合救済ラインを有する半導体メモリにおけるラインフェイル救済処理の具体例を説明する。図６（ａ）及び図６（ｂ）は、半導体メモリが備えるＩＯ０及びＩＯ１を展開したフェイル解析面を示している。図６（ａ）に示すように、半導体メモリは、ＩＯ０及びＩＯ１に属する任意の救済対象ラインＹＴＬ上で発生した不良セルＦＢを同時に救済可能な複合救済ラインＹＲを４本備える。ＩＯ０の救済対象ラインＹＴＬ上で発生した不良セルＦＢの数、すなわちＩＯ０の救済対象ラインＹＴＬに対応するフェイルカウンタ１１Ｙのカウント値ＹＦＣ０は２である。ＩＯ１の救済対象ラインＹＴＬ上で発生した不良セルＦＢの数、すなわちＩＯ１の救済対象ラインＹＴＬに対応するフェイルカウンタ１１Ｙのカウント値ＹＦＣ１も２である。
【００３３】
セレクタ２０は、ＩＯ０及びＩＯ１の救済対象ラインＹＴＬを選択し、合算器２１は２＋２＝４を演算する。比較器１８ｂは、図５の第２のラインフェイル救済処理回路におけるＹ閾値と４とを比較する。Ｙ閾値が３である場合、カウント値の合算値がＹ閾値よりも大きくなるので、図６（ｂ）に示すように、ＩＯ０及びＩＯ１の救済対象ラインＹＴＬは、同じラインとして認識され、ＩＯ０及びＩＯ１に共通する複合救済ラインＹＲ１によって同時に一次確定される。一次確定により、ＩＯ０及びＩＯ１の救済対象ラインＹＴＬについて、フラグ情報及びマスク情報が同時に生成され、次のラインフェイル救済処理においては救済対象から除外される。異なるＩＯに属する救済対象ラインＹＴＬを同時にライン確定し、フラグ情報及びマスク情報を同時に生成できるので処理時間を短縮できる。
【００３４】
図７に、半導体メモリが備えるＩＯ０〜ＩＯ２を展開したフェイル解析面の他の例を示す。また同時に、ＩＯ０〜ＩＯ２に対応する単独救済ライン及び複合救済ラインの例を示す。ＩＯ０〜ＩＯ２において、図７に示すような不良セルＦＢが検出されている。ＩＯ０について、救済対象ラインＹＴＬＡ上に２つの不良セルＦＢが検出され、救済対象ラインＹＴＬＢ上に１つの不良セルＦＢが検出され、救済対象ラインＹＴＬＣ上に４つの不良セルＦＢが検出されている。ＩＯ１について、救済対象ラインＹＴＬＡ上に１つの不良セルＦＢが検出され、救済対象ラインＹＴＬＢ上に３つの不良セルＦＢが検出され、救済対象ラインＹＴＬＣ上で不良セルＦＢは検出されていない。ＩＯ２について、救済対象ラインＹＴＬＡ上に２つの不良セルＦＢが検出され、救済対象ラインＹＴＬＢ上で不良セルＦＢは検出されず、救済対象ラインＹＴＬＣ上で２つの不良セルＦＢが検出されている。
【００３５】
半導体メモリは、ＩＯ０〜ＩＯ２に属する任意の救済対象ラインＹＴＬ上で発生した不良セルＦＢを同時に救済可能な複合救済ラインＹＲａと、ＩＯ１及びＩＯ２に属する任意の救済対象ラインＹＴＬ上で発生した不良セルＦＢを同時に救済可能な複合救済ラインＹＲｂと、ＩＯ０及びＩＯ１に属する任意の救済対象ラインＹＴＬ上で発生した不良セルＦＢを同時に救済可能な複合救済ラインＹＲｃと、１つのＩＯに属する任意の救済対象ラインＹＴＬ上で発生した不良セルＦＢを救済可能な単独救済ラインＹＲｄとを備える。単独救済ラインＹＲｄは、ＩＯ０〜ＩＯ２のＩＯごとに設けられている。
【００３６】
図８及び図９を参照して、図７のフェイル解析面の例における複合救済ラインＹＲａに関するラインフェイル救済処理の一例を説明する。ラインフェイル救済処理は救済対象ラインＹＴＬごとに実行される。
【００３７】
図８に示すように、先ず、セレクタ２０は、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＡを選択して、合算器２１は２＋１＋２＝５を演算する。比較器１８ｂは、合算値（５）がＹ閾値（＝３）よりも大きいので、図９に示すように、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＡは、ＩＯ０〜ＩＯ２に共通する複合救済ラインＹＲａによって同時に一次確定され、フラグ情報ＹＤＦ０〜ＹＤＦ２がＩＯ０〜ＩＯ２の各ライン確定フラグ１２ｙに記録されている。
【００３８】
セレクタ２０は、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＢを選択して、合算器２１は１＋３＋０＝４を演算する。比較器１８ｂは、合算値（４）がＹ閾値（＝３）よりも大きいので、図９に示すように、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＢは、ＩＯ０〜ＩＯ２に共通する複合救済ラインＹＲａによって同時に一次確定され、フラグ情報ＹＤＦ０〜ＹＤＦ２がＩＯ０〜ＩＯ２の各ライン確定フラグ１２ｙに記録されている。
【００３９】
そして、セレクタ２０は、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＣを選択して、合算器２１は４＋０＋２＝６を演算する。比較器１８ｂは、合算値（６）がＹ閾値（＝３）よりも大きいので、図９に示すように、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＣは、ＩＯ０〜ＩＯ２に共通する複合救済ラインＹＲａによって同時に一次確定され、フラグ情報ＹＤＦ０〜ＹＤＦ２がＩＯ０〜ＩＯ２の各ライン確定フラグ１２ｙに記録されている。
【００４０】
このように、複合救済ラインＹＲａに関するラインフェイル救済処理においては、ＩＯ０〜ＩＯ２の各カウント値を合算しているため、３つの救済対象ラインＹＴＬＡ〜ＹＴＬＣは総てＩＯ０〜ＩＯ２に共通する複合救済ラインＹＲａによって置換されることになる。
【００４１】
図５の第２のラインフェイル救済処理回路を用いてラインフェイル救済処理を行う場合、ＩＯの組み合わせを任意に選択して固定してしまうため、選択されたＩＯの各ライン確定フラグ１２ｙにフラグ情報が記録される。これは、選択されたＩＯに共通する複合救済ラインでライン確定することを意味する。図７に示したように、半導体メモリが複数種類の救済ラインＹＲａ〜ＹＲｄを併せ持つ場合、どの種類の救済ラインでライン確定するかを図５の第２のラインフェイル救済処理回路は適宜、選択することはできない。
【００４２】
複数のＩＯに共通する複合救済ラインで不良セルを救済する利点は、１本の複合救済ラインで複数のＩＯをライン確定できることにあるため効率の良い使用が求められる。図９に示すように、複合救済ラインＹＲａによって置換される救済対象ラインＹＴＬＡ〜ＹＴＬＣのうち、不良セルが発生していないＩＯも存在する。単独救済ラインＹＲｄやその他の複合救済ラインＹＲｂ、ＹＲｃでライン確定できる場合であっても、図５の第２のラインフェイル救済処理回路は、選択されたＩＯに共通する特定の複合救済ラインでのみライン確定してしまう。
【００４３】
図１０に示すように、ＩＯ１やＩＯ２にフラグ情報を記録しない救済対象ラインがあれば、救済対象ラインＹＴＬＢは複合救済ラインＹＲｃでライン確定することができ、救済対象ラインＹＴＬＣは単独救済ラインＹＲｄでライン確定することができる。
【００４４】
図１０に示すラインフェイル救済処理を行う為には、例えば、図１１に示すような第３のラインフェイル救済処理回路を用意する必要がある。第３のラインフェイル救済処理回路は、複合救済ラインＹＲａ用のラインフェイル救済処理回路６Ｒａと、複合救済ラインＹＲｂ用のラインフェイル救済処理回路６Ｒｂと、複合救済ラインＹＲｃ用のラインフェイル救済処理回路６Ｒｃと、単独救済ラインＹＲｄ用のラインフェイル救済処理回路６Ｒｄと、これらの処理回路６Ｒａ〜６Ｒｄからの処理結果を受けて、どの救済ラインでライン確定するかを判断する判定回路４とを備える。
【００４５】
ラインフェイル救済処理回路６Ｒａ〜６Ｒｃのそれぞれは、第２のラインフェイル救済処理回路に相当し、セレクタ２０Ｒａ〜２０Ｒｃと、合算器２１Ｒａ〜２１Ｒｃと、比較器１８Ｒａ〜１８Ｒｃとを備える。ラインフェイル救済処理回路６Ｒｄは、第１のラインフェイル救済処理回路に対応している。すなわち、セレクタ２０Ｒｄは１つのＩＯを選択してそのカウンタ値は合算器２１Ｒｄをそのまま通過し、比較器１８Ｒｄにおいて所定のＹ閾値と比較される。
【００４６】
このように、第３のラインフェイル救済処理回路は、救済ラインの種類単位で閾値判定を行い、判定回路４がその判定結果からどの救済ラインにてライン確定するかを判断しなければならず、この判定処理の為の回路構成は複雑且つ膨大なものとなり、ラインフェイル救済処理の処理時間やテストコストを上昇させる原因となる。
【００４７】
本発明の実施の形態では、単独救済ラインＹＲｄ及び複合救済ラインＹＲａ〜ＹＲｃを使い分けたラインフェイル救済処理を行うことにより予め作り込まれている様々な種類の救済ラインＹＲａ〜ＹＲｄを効率の良く利用できる不良解析装置について説明する。
（第１の実施の形態）
図１２を参照して、本発明の第１の実施の形態に係わる不良解析装置の構成を説明する。不良解析装置は、互いに同様な回路構成からなるＸライン用回路９３Ｘ及びＹライン用回路９３Ｙを備える。Ｙライン用回路９３Ｙを例に取り説明し、Ｘライン用回路９３Ｘについては図示及び説明を省略する。
【００４８】
Ｙライン用回路９３Ｙは、複合救済ラインの救済対象となる複数のＩＯに属する救済対象ラインに不良の記憶セル（以後、「不良セル」という）が有るか否かをＩＯごとに判定する第１の判定部５１と、複合救済ラインの救済対象となるＩＯの組み合わせを示すデータを記憶する第１の記憶部５２と、第１の記憶部５２に記憶されたＩＯの組み合わせと第１の判定部５１において不良セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第２の判定部５３と、第１の判定部５１において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良セルの全体数が所定のしきい値を上回っているか否かを判定する第３の判定部ＧＢと、第２の判定部５３の判定結果及び第３の判定部ＧＢの判定結果に基づいて、第１の判定部５１で判定された不良セルが有るＩＯに属する当該救済対象ラインを当該複合救済ラインで置換えることを確定するライン確定部５４ａと、第４の判定部ＧＡとを備える。
【００４９】
第１の判定部５１は、半導体メモリで発生した不良セルのフェイルデータに基づいて、半導体メモリを構成する総てのＩＯについて救済対象ライン上で発生した不良セルの有無をＩＯ単位で集計する論理和回路６１と、論理和回路６１からの出力のうち複数のＩＯについての出力を任意に選択するセレクタ６２とを備える。救済対象ライン上の不良セルの有無をＩＯ単位で集計し、その集計結果に対して複合救済ラインの救済対象となる複数のＩＯを選択する。これにより、複合救済ラインの救済対象となる複数のＩＯに属する救済対象ラインに不良セルが有るか否かをＩＯごとに判定することができる。
【００５０】
例えば、図７の例において、第１の判定部５１は、複合救済ラインＹＲａの救済対象となるＩＯ０〜ＩＯ２に属する救済対象ラインＹＴＬＢについて判定すると、ＩＯ０に不良セルが有り、ＩＯ１に不良セルが有り、ＩＯ２に不良セルが無いという出力が得られる。この第１の判定部５１の出力を、「１：１：０」（＝ＩＯ０：ＩＯ１：ＩＯ２）と表記する。よって、図７のＩＯ０〜ＩＯ２に属する救済対象ラインＹＴＬＡについて判定すると、ＩＯ０〜ＩＯ２の総てに不良セルが有るので１：１：１という出力が得られる。
【００５１】
また、図７の例において、第１の記憶部５２は、複合救済ラインＹＲａの救済対象となるＩＯがＩＯ０〜ＩＯ２であることを示す第１のデータ、複合救済ラインＹＲｂの救済対象となるＩＯがＩＯ１及びＩＯ２であることを示す第２のデータ、複合救済ラインＹＲｃの救済対象となるＩＯがＩＯ０及びＩＯ１であることを示す第３のデータを記憶している。第１の判定部５１の出力に対応させて、第１のデータを「１：１：１」（＝ＩＯ０：ＩＯ１：ＩＯ２）と表記し、第２のデータを「０：１：１」と表記し、第３のデータを「１：１：０」と表記する。
【００５２】
第２の判定部５３は、第１の判定部５１の出力と第１のデータとを比較する第１のコンパレータ６３ａと、第１の判定部５１の出力と第２のデータとを比較する第２のコンパレータ６３ｂと、第１の判定部５１の出力と第３のデータとを比較する第３のコンパレータ６３ｃとを備える。
【００５３】
例えば、図７の救済対象ラインＹＴＬＡについて、第２の判定部５３は、第１の判定部５１の出力（１：１：１）と第１乃至第３のデータのそれぞれとを比較すると、第１の判定部５１の出力（１：１：１）は第１のデータ（１：１：１）とが一致するが、第２及び第３のデータとは一致しないという出力が得られる。
【００５４】
図７の救済対象ラインＹＴＬＢについて、第２の判定部５３は、第１の判定部５１の出力（１：１：０）と第１乃至第３のデータのそれぞれとを比較すると、第１の判定部５１の出力（１：１：０）は第３のデータ（１：１：０）とが一致するが、第１及び第２のデータとは一致しないという出力が得られる。
【００５５】
図７の救済対象ラインＹＴＬＣについて、第２の判定部５３は、第１の判定部５１の出力（１：０：１）と第１乃至第３のデータのそれぞれとを比較すると、第１の判定部５１の出力（１：０：１）は第１乃至第３のデータのいずれとも一致しないという出力が得られる。
【００５６】
このようにして、第２の判定部５３は、第１の記憶部５２に記憶されたＩＯの組み合わせ各々と第１の判定部５１において不良セルが有ると判定されたＩＯの組み合わせとが一致するか否かをそれぞれ判定することができる。
【００５７】
第３の判定部ＧＢの具体的な構成は、図５に示したＹライン用回路９２Ｙの構成に対応している。すなわち、第３の判定部ＧＢは、図３に示したフェイルカウンタ１１Ｙと、任意のＩＯを選択するセレクタ２０と、セレクタ２０で選択されたＩＯに属する救済対象ラインＹＴＬのカウント値を合算する合算器２１と、所定のＹ閾値を記憶するＹ閾値メモリ１９と、Ｙ閾値と合算器２１で合算されたカウント値とを比較する比較器１８ｂとを備える。セレクタ２０は、第１の判定部５１において判定の対象となった複数のＩＯと同じＩＯに任意に選択する。この構成によって、第３の判定部ＧＢは、第１の判定部５１において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良セルの全体数が所定のＹ閾値を上回っているか否かを判定することができる。
【００５８】
第４の判定部ＧＡの具体的な構成は、図４に示したＹライン用回路９１Ｙの構成に対応している。すなわち、第４の判定部ＧＡは、図３に示したフェイルカウンタ１１Ｙと、任意のＩＯを選択するセレクタ２０と、Ｙ閾値とフェイルカウンタ１１Ｙのカウント値を比較する比較器１８ａとを備える。セレクタ２０は、第１の判定部５１において判定の対象となった複数のＩＯと同じＩＯに任意に選択する。比較器１８ａは、選択されたＩＯの数に対応して用意され、選択された各ＩＯに属する救済対象ラインについてＹ閾値とフェイルカウンタ１１Ｙのカウント値を比較する。この構成によって、第４の判定部ＧＡは、第１の判定部５１において判定の対象となったＩＯに属する救済対象ラインに有る不良セルの全体数が所定のＹ閾値を上回っているか否かをＩＯごとに判定することができる。
【００５９】
ライン確定部５４ａは、第１乃至第３のコンパレータ６３ａ〜６３ｃ各々の出力が入力され、第１乃至第３のコンパレータ６３ａ〜６３ｃの少なくともいずれか１つの出力が真（＝１）である場合に真（＝１）を出力する論理和回路６４と、第３の判定部ＧＢによる判定の真偽と第１の判定部５１による判定の真偽との論理積をＩＯごとに演算する論理積回路６５と、論理積回路６５の出力又は第４の判定部ＧＡの出力のいずれか一方を論理和回路６４の出力に応じて選択する選択部６６と、第２の判定部５３の判定の真偽と第３の判定部ＧＢの判定の真偽との論理積をそれぞれ演算する論理積回路部６７とを備える。
【００６０】
論理和回路６４は、第１乃至第３のコンパレータ６３ａ〜６３ｃのいずれも偽（＝０）を出力する場合に偽（＝０）を出力する。論理和回路６４の出力は選択部６６に入力される。選択部６６は、任意に選択されたＩＯごとにセレクタ７１ａ〜７１ｄを備える。各セレクタ７１ａ〜７１ｄは、論理和回路６４が真（＝１）を出力する場合に論理積回路６５の出力を選択し、論理和回路６４が偽（＝０）を出力する場合に第４の判定部ＧＡの出力を選択する。
【００６１】
論理積回路６５には、任意に選択されたＩＯの救済対象ラインに不良セルが有るか否かの判定結果がＩＯごとに入力される。また同時に、論理積回路６５には、セレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値以上であるか否かの判定結果が入力される。
【００６２】
セレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値以上であると第３の判定部ＧＢが判定した場合、論理積回路６５は、任意に選択されたＩＯのうち救済対象ラインに不良セルが有ると判定されたＩＯについて真（＝１）を、任意に選択されたＩＯのうち救済対象ラインに不良セルが無いと判定されたＩＯについて偽（＝０）を出力する。出力された真偽の信号は、それぞれ対応するセレクタ７１ａ〜７１ｄへ入力される。
【００６３】
一方、セレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値未満であると第３の判定部ＧＢが判定した場合、論理積回路６５は、第１の判定部５１の判定結果に係わらず、任意に選択された総てのＩＯについて偽（＝０）を対応するセレクタ７１ａ〜７１ｄへ出力する。
【００６４】
論理積回路部６７は、第１乃至第３のコンパレータ６３ａ〜６３ｃ各々に対応する論理積回路７２ａ〜７２ｃを備える。論理積回路７２ａ〜７２ｃのそれぞれに、第１乃至第３のコンパレータ６３ａ〜６３ｃ各々の出力が入力される。また総ての論理積回路７２ａ〜７２ｃに、セレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値以上であるか否かの判定結果が入力される。論理積回路７２ａ〜７２ｃは、第２の判定部５３の判定の真偽と第３の判定部ＧＢの判定の真偽との論理積をそれぞれ演算する。
【００６５】
論理積回路７２ａ〜７２ｃのいずれかが真を出力した場合、真を出力した論理積回路７２ａ〜７２ｃに対応する救済ラインＹＲａ、ＹＲｂ、ＹＲｃが、ライン確定する際に使用される救済ラインとなる。すなわち、論理積回路部６７は、ライン確定をする際に、どの救済ラインＹＲａ、ＹＲｂ、ＹＲｃを用いてライン確定するかを示すデータ信号を出力することができる。
【００６６】
また、各セレクタ７１ａ〜７１ｄが論理積回路６５の出力を選択し、且つセレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値以上であると第３の判定部ＧＢが判定した場合、真（＝１）を出力するセレクタ７１ａ〜７１ｄに対応するＩＯに属する救済対象ラインが、ライン確定されるＩＯに属する救済対象ラインとなる。すなわち、選択部６６は、ライン確定をする際に、どのＩＯに属する救済対象ラインがライン確定されるのかを示すデータ信号を出力することができる。
【００６７】
以上説明した回路構成によって、ライン確定部５４ａは、セレクタ２０で任意に選択されたＩＯに属する救済対象ラインＹＴＬ上に存在する不良セルの合計数がＹ閾値以上であると第３の判定部ＧＢが判定し、且つ第１の記憶部５２に記憶されたＩＯの組み合わせと第１の判定部５１において不良セルが有ると判定されたＩＯの組み合わせとが一致すると第２の判定部５３が判定した場合、当該ＩＯの組み合わせを救済対象とする救済ラインＹＲａ〜ＹＲｃを用いて当該ＩＯ各々に属する当該救済対象ラインを置換することを確定することができる。
【００６８】
図１３を参照して、図１２の不良解析装置によって行った不良解析結果の一例を説明する。図１３におけるフェイルデータ及び単独救済ライン及び複合救済ラインの構成は、図７と同じである。ここでは、図１２のセレクタ６２及びセレクタ２０にて任意に選択されるＩＯがＩＯ０、ＩＯ１及びＩＯ２から成る場合について説明する。
【００６９】
図７の救済対象ラインＹＴＬＡについて、第１の判定部５１の出力は１：１：１となり、第１のデータ（１：１：１）と一致するため、第１のコンパレータ６３ａが真を出力し、第２及び第３のコンパレータ６３ｂ、６３ｃが偽を出力する。ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＡ上にある不良セルＦＢの全体数（５）はＹ閾値（３）よりも大きいため、論理積回路７２ａは真を出力し、論理積回路７２ｂ、７２ｃは偽を出力する。これにより、救済対象ラインＹＴＬＡが論理積回路７２ａに対応する救済ラインＹＲａで置換されることが確定される。一方、第１のコンパレータ６３ａの真の出力を受けた論理和回路６４は真を出力し、各セレクタ７１ａ〜７１ｄは論理積回路６５の出力を選択する。不良セルＦＢの全体数（５）はＹ閾値（３）よりも大きいため、論理積回路６５は、第１の判定部５１の出力（１：１：１）をそのまま出力する。これにより、ＩＯ０、ＩＯ１及びＩＯ２の各救済対象ラインＹＴＬＡがライン確定されることになり、フラグ情報及びマスク情報が生成される。
【００７０】
図７の救済対象ラインＹＴＬＢについて、第１の判定部５１の出力は１：１：０となり、第３のデータ（１：１：０）と一致するため、第３のコンパレータ６３ｃが真を出力し、第１及び第２のコンパレータ６３ａ、６３ｂが偽を出力する。ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＢ上にある不良セルＦＢの全体数（４）はＹ閾値（３）よりも大きいため、論理積回路７２ｃは真を出力し、論理積回路７２ａ、７２ｂは偽を出力する。これにより、救済対象ラインＹＴＬＢが論理積回路７２ｃに対応する救済ラインＹＲｃで置換されることが確定される。一方、第３のコンパレータ６３ｃの真の出力を受けた論理和回路６４は真を出力し、各セレクタ７１ａ〜７１ｄは論理積回路６５の出力を選択する。不良セルＦＢの全体数（４）はＹ閾値（３）よりも大きいため、論理積回路６５は、第１の判定部５１の出力（１：１：０）をそのまま出力する。これにより、ＩＯ０及びＩＯ１の各救済対象ラインＹＴＬＢがライン確定されることになり、フラグ情報及びマスク情報が生成される。
【００７１】
図７の救済対象ラインＹＴＬＣについて、第１の判定部５１の出力は１：０：１となり、第１乃至第３のデータとも一致しないため、第１乃至第３のコンパレータ６３ａ〜６３ｃが偽を出力する。よって、ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＣ上にある不良セルＦＢの全体数（６）はＹ閾値（３）よりも大きいが、論理積回路部６７を構成する総ての論理積回路７２ａ〜７２ｃは偽を出力する。これにより、救済対象ラインＹＴＬＣはいずれの複合救済ラインＹＲａ〜ＹＲｃによっても置換しないことが確定される。一方、第１乃至第３のコンパレータ６３ａ〜６３ｃの偽の出力を受けた論理和回路６４は偽を出力し、各セレクタ７１ａ〜７１ｄは第４の判定部ＧＡの出力を選択する。ＩＯ０の救済対象ラインＹＴＬＣ上にある不良セルＦＢの数（４）はＹ閾値（３）よりも大きいため、第４の判定部ＧＡは、ＩＯ０の救済対象ラインＹＴＬＣについて真を出力する。ＩＯ１の救済対象ラインＹＴＬＣ上にある不良セルＦＢの数（０）はＹ閾値（３）以下であるため、第４の判定部ＧＡは、ＩＯ１の救済対象ラインＹＴＬＣについて偽を出力し、ＩＯ２の救済対象ラインＹＴＬＣ上にある不良セルＦＢの数（２）はＹ閾値（３）以下であるため、第４の判定部ＧＡは、ＩＯ２の救済対象ラインＹＴＬＣについて偽を出力する。
【００７２】
このように、救済対象ラインＹＴＬＡについては、複合救済ラインＹＲａでライン確定することを示すフラグが形成され、救済対象ラインＹＴＬＢについては、複合救済ラインＹＲｃでライン確定することを示すフラグが形成される。一方、救済対象ラインＹＴＬＣについては、いずれの複合救済ラインＹＲａ〜ＹＲｃでライン確定しないのでフラグは形成されない。
【００７３】
以上説明したように、本発明の第１の実施の形態によれば、以下の作用効果が得られる。
【００７４】
第１の実施の形態に係わる不良解析装置によれば、図１０に示すラインフェイル救済処理を行う為に、例えば図１１に示すような、回路構成が膨大且つ複雑なラインフェイル救済処理回路を用意する必要が無くなる。また、回路規模を最小限に留めることにより、ラインフェイル救済処理の処理時間やテストコストの上昇を抑制することができる。
【００７５】
また、第１の実施の形態に係わる不良解析装置によれば、単独救済ラインＹＲｄ及び複合救済ラインＹＲａ〜ＹＲｃを使い分けたラインフェイル救済処理を行うことができ、予め作り込まれている様々な種類の救済ラインＹＲａ〜ＹＲｄを効率の良く利用することができる。
（第２の実施の形態）
図１５に示すように、救済対象ラインＹＴＬＤにおいて、ＩＯ０及びＩＯ２にそれぞれ２つの不良セルＦＢがあり、ＩＯ１に不良セルＦＢがない場合を考える。ＩＯ０〜ＩＯ２の救済対象ラインＹＴＬＤ上の不良セルＦＢの合計数（４）はＹ閾値（３）よりも大きいが、ＩＯ１に不良セルが無いので、救済ラインＹＲａでライン確定することはできない。また、ＩＯ０及びＩＯ２の救済対象ラインＹＴＬＤにある不良セルＦＢの数（２）のそれぞれはＹ閾値（３）よりも小さいので、救済対象ラインＹＴＬＤ上の不良セルＦＢは単独救済ラインＹＲａでもライン確定することもできない。本発明の第２の実施の形態では、このような場合であっても、救済対象ラインＹＴＬＤを救済ラインＹＲａでライン確定することができる不良解析装置について説明する。
【００７６】
図１４を参照して、本発明の第２の実施の形態に係わる不良解析装置の構成を説明する。不良解析装置は、互いに同様な回路構成からなるＸライン用回路９４Ｘ及びＹライン用回路９４Ｙを備える。Ｙライン用回路９４Ｙを例に取り説明し、Ｘライン用回路９４Ｘについては図示及び説明を省略する。また、Ｙライン用回路９４Ｙは図１２のＹライン用回路９３Ｙに類似した構成を備えるため、Ｙライン用回路９４Ｙの構成のうち、図１２のＹライン用回路９３Ｙと異なる部分のみについて説明し、同じ構成の部分には同じ符号を付して説明を省略する。
【００７７】
Ｙライン用回路９４Ｙは、単独救済ラインＹＲｄ及び複合救済ラインＹＲａ〜ＹＲｃの救済対象となるＩＯの組み合わせとは異なる他のＩＯの組み合わせを示すデータを記憶する第２の記憶部８１と、第２の記憶部８１に記憶されたＩＯの組み合わせと第１の判定部５１において不良セルが有ると判定されたＩＯの組み合わせとが一致するか否かを判定する第５の判定部８２とを更に備える。なお、Ｙライン用回路９４Ｙは、図１２のＹライン用回路９３Ｙと同様に、第１の判定部５１、第１の記憶部５２、第２の判定部５３、第３の判定部ＧＢ及び第４の判定部ＧＡを備えている。
【００７８】
Ｙライン用回路９４Ｙはライン確定部５４ｂを備える。ライン確定部５４ｂは、図１２のライン確定部５４ａと比べて、第５の判定部８２の出力信号が入力されるスイッチ部８３と、第２の判定部５３と論理積回路部６７の間に直列に接続される論理和回路部８４とを更に備える。論理和回路部８４は、コンパレータ６３ａ〜６３ｃと論理積回路７２ａ〜７２ｃの間にそれぞれ接続された複数の論理和回路を備える。
【００７９】
第２の記憶部８１は、複合救済ラインＹＲａ〜ＹＲｃの救済対象となるＩＯの組み合わせとは異なる他のＩＯの組み合わせの一例として、図１５のＩＯ０とＩＯ２の組み合わせを示すデータ（１：０：１）を記憶する。
【００８０】
第１の判定部５１において不良セルが有ると判定されたＩＯが図１５に示すようにＩＯ０及びＩＯ２である場合、第５の判定部８２は、第２の記憶部８１に記憶されたデータ（１：０：１）と第１の判定部５１の判定結果（１：０：１）が一致するので真を出力する。
【００８１】
第５の判定部８２の出力信号はスイッチ部８３及び論理和回路６４に入力される。論理和回路６４は、第５の判定部８２から真の出力を受けた場合、第２の判定部５３の判定結果にかかわらず真を出力し、選択部６６は論理積回路６５の出力を選択する。また、スイッチ部８３は、第５の判定部８２から真の出力を受けた場合、論理和回路部８４が備える論理和回路のうち１つの論理和回路へ任意に選択して真を出力し、その他の論理和回路へ偽を出力する。真の出力を受けた当該１つの論理和回路は、第２の判定部５３の判定結果にかかわらず真を出力する。論理積回路７２ａ〜７２ｃのいずれか１つは、救済対象ラインＹＴＬＤ上にある不良セルＦＢの全体数（４）がＹ閾値（３）よりも大きいので真を出力する。
【００８２】
ここで、第５の判定部８２から真の出力を受けた場合にスイッチ部８３が真を出力する１つの論理和回路は、任意に選択される。例えば、第２の記憶部８１に図１５のＩＯ０とＩＯ２の組み合わせを示すデータ（１：０：１）が記憶されている場合、スイッチ部８３は、ＩＯ０とＩＯ２を少なくとも含む複数のＩＯを救済対象とする救済ラインＹＲａに対応する論理回路を選択する。
【００８３】
以上説明した回路構成によって、ライン確定部５４ｂは、第２の記憶部８１に記憶されたＩＯの組み合わせと第１の判定部５１において不良の記憶セルが有ると判定されたＩＯの組み合わせとが一致すると第５の判定部８２が判定し、且つ第１の判定部５１において判定の対象となった複数のＩＯに属する救済対象ラインに有る不良セルの全体数がＹ閾値を上回っていると第３の判定部ＧＢが判定した場合、第１の判定部５１において不良セルが有ると判定されたＩＯを一部に含む複数のＩＯに属する救済対象ラインを複合救済ラインで置換えることを確定することができる。
【００８４】
図１６を参照して、図１４の不良解析装置によって行った不良解析結果の一例を説明する。図１６におけるフェイルデータ及び単独救済ライン及び複合救済ラインの構成は、図１５と同じである。ここでは、図１４のセレクタ６２及びセレクタ２０にて任意に選択されるＩＯがＩＯ０、ＩＯ１及びＩＯ２から成る場合について説明する。
【００８５】
図１５の救済対象ラインＹＴＬＤについて、第１の判定部５１の出力は１：０：１となり、第１の記憶部５２に記憶された第１乃至第３のデータのいずれとも一致しないため、第１乃至第３のコンパレータ６３ａ〜６３ｃのいずれも偽を出力する。一方、第１の判定部５１の出力は第２の記憶部８１に記憶されたデータ（１：０：１）と一致するので、第５の判定部８２は真を出力する。第５の判定部８２の真の出力を受けた論理和回路６４は真を出力し、各セレクタ７１ａ〜７１ｄは論理積回路６５の出力を選択する。不良セルＦＢの全体数（４）はＹ閾値（３）よりも大きいため、論理積回路６５は、第１の判定部５１の出力（１：０：１）をそのまま出力する。これにより、ＩＯ０及びＩＯ２の各救済対象ラインＹＴＬＤがライン確定されることになり、フラグ情報ＹＤＦ及びマスク情報が生成される。
【００８６】
一方、第５の判定部８２の真の出力を受けたスイッチ部８３は救済ラインＹＲａに対応する論理和回路へ真を出力し、救済ラインＹＲｂ、ＹＲｃに対応する論理和回路へ偽を出力する。よって、論理積回路７２ａは真を出力し、論理積回路７２ｂ、７２ｃは偽を出力する。これにより、救済対象ラインＹＴＬＤが論理積回路７２ａに対応する救済ラインＹＲａで置換されることが確定される。
【００８７】
第２の記憶部８１に記憶されるＩＯの組み合わせ、及び第５の判定部８２から真の出力を受けた場合にスイッチ部８３が真を出力する１つの論理和回路は予め設定されているので、図１５に示したように点在する不良セルＦＢを一括してライン確定することができる。
【００８８】
上記のように、本発明は、２つの実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。すなわち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００８９】
【図１】半導体メモリの構成のうちラインフェイル救済処理を行う単位を示す模式図である。
【図２】図１におけるＸスペア領域８及びＹスペア領域９の具体的な構成及び機能を説明するための模式図である。
【図３】フェイルカウンタ１１Ｘ、１１Ｙ、ライン確定フラグ１２ｘ、１２ｙ、及びラインマスク１３ｘ、１３ｙについて説明するための模式図である。
【図４】第１のラインフェイル救済処理回路の回路構成を示す模式図である。
【図５】第２のラインフェイル救済処理回路の回路構成を示す模式図である。
【図６】図６（ａ）及び図６（ｂ）は、２つのＩＯに属する任意の救済対象ライン上で発生した記憶セルの不良を同時に救済可能な複合救済ラインを有する半導体メモリにおけるラインフェイル救済処理を説明するための模式図である。
【図７】半導体メモリが備えるＩＯ０〜ＩＯ２を展開したフェイル解析面及びＩＯ０〜ＩＯ２に対応する単独救済ライン及び複合救済ラインの例を示す模式図である。
【図８】図７のフェイル解析面における複合救済ラインＹＲａに関するラインフェイル救済処理の例を説明するための模式図である。
【図９】図８のラインフェイル救済処理によってライン確定された救済対象ラインＹＴＬを示す模式図である。
【図１０】図９のライン確定結果の例に対して複数種類の救済ラインを用いてライン確定した結果の例を示す模式図である。
【図１１】第３のラインフェイル救済処理回路の回路構成を示す模式図である。
【図１２】本発明の第１の実施の形態に係わる不良解析装置の構成を示す模式図である。
【図１３】図１２の不良解析装置によって行った不良解析結果の一例を示す模式図である。
【図１４】本発明の第２の実施の形態に係わる不良解析装置の構成を示す模式図である。
【図１５】第２の実施の形態に係わる、ＩＯ０〜ＩＯ２を展開したフェイル解析面及びＩＯ０〜ＩＯ２に対応する単独救済ラインＹＲｄ及び複合救済ラインＹＲｅの例を示す模式図である。
【図１６】図１４の不良解析装置によって行った不良解析結果の一例を示す模式図である。
【符号の説明】
【００９０】
４…判定回路
６…合算比較回路
６Ｒａ〜６Ｒｄ…ラインフェイル救済処理回路
７…メイン領域
８…Ｘスペア領域
９…Ｙスペア領域
１１Ｘ、１１Ｙ…フェイルカウンタ
１２Ｘ、１２Ｙ…ライン確定フラグ
１３Ｘ、１３Ｙ…ラインマスク
１８ａ、１８ｂ、１８Ｒａ〜１８Ｒｄ…比較器
１９…Ｙ閾値メモリ
２０、２０Ｒａ〜２０Ｒｄ…セレクタ
２１、２１Ｒａ〜２１Ｒｄ…合算器
５１…第１の判定部
５２…第１の記憶部
５３…第２の判定部
５４ａ、５４ｂ…ライン確定部
６１…論理和回路
６２…セレクタ
６３ａ…第１のコンパレータ
６３ｂ…第２のコンパレータ
６３ｃ…第３のコンパレータ
６４…論理和回路
６５…論理積回路
６６…選択部
６７…論理積回路部
７１ａ〜７１ｄ…セレクタ
７２ａ〜７２ｃ…論理積回路
８１…第２の記憶部
８２…第５の判定部
８３…スイッチ部
８４…論理和回路部
９１Ｘ〜９４Ｘ…Ｘライン用回路
９１Ｙ〜９４Ｙ…Ｙライン用回路
ＦＢ…不良セル
ＧＡ…第４の判定部
ＧＢ…第３の判定部
ＭＣ…記憶セル
ＹＲａ〜ＹＲｃ…複合救済ライン
ＹＲｄ…単独救済ライン
ＸＴＬ、ＹＴＬ、ＹＴＬＡ〜ＹＴＬＤ…救済対象ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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