(57)【要約】【課題】ＡＳＫ信号の無入力時のノイズ入力による誤動作の防止と、構成の簡単化とを図ることができるＡＳＫ復調回路を提供する。【解決手段】ＡＳＫ信号Ｓ１の無入力時は、論理値判定レベルＶ１１として、基準レベルＶ７（ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値と同一レベル）の１／２の電圧をコンパレータ１２に与える。ＡＳＫ信号Ｓ１の入力時において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅より大きい場合には、ピークホールド回路８のピークホールド電圧Ｖ８（＝ローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値）の１／２の電圧を論理値判定レベルＶ１１としてコンパレータ１２に与える。【選択図】図１
2010154381.tif 000002
【特許請求の範囲】
【請求項１】
第１のＡＳＫ信号を検波してＡＳＫ検波信号を出力する検波回路と、
第１の基準レベルを生成する第１の基準レベル生成回路と、
前記ＡＳＫ検波信号を入力する第１のピークホールド回路と、
前記第１の基準レベルを入力する第２のピークホールド回路と、
前記第１のピークホールド回路の出力電圧と前記第２のピークホールド回路の出力電圧のうち、大きい方の電圧に基づいた論理値判定レベルを生成する論理値判定レベル生成回路と、
前記ＡＳＫ検波信号のレベルと前記論理値判定レベルとを比較し、前記ＡＳＫ検波信号を２値化するコンパレータと
を有することを特徴とするＡＳＫ復調回路。
【請求項２】
前記検波回路は、
前記第１のＡＳＫ信号を入力して相補化し、前記第１のＡＳＫ信号と同相の第２のＡＳＫ信号と、前記第１のＡＳＫ信号と逆相の第３のＡＳＫ信号とを出力する相補化回路と、
ドレイン及びソースがそれぞれ共通接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのゲートに前記第２のＡＳＫ信号を与えると共に、前記第２の電界効果トランジスタのゲートに前記第３のＡＳＫ信号を与えて２乗演算を行う第１の２乗回路と、
前記第１の２乗回路の出力電流を入力し、前記ＡＳＫ検波信号を出力するローパスフィルタと
を有することを特徴とする請求項１に記載のＡＳＫ復調回路。
【請求項３】
前記第１の基準レベル生成回路は、
第１の電圧と、前記第１のＡＳＫ信号に要求される最小振幅電圧と同一電圧の第２の電圧とが合成されてなる第２の基準レベルを生成する第２の基準レベル生成回路と、
ゲートに前記第２の基準レベルが与えられ、前記第１の電圧をバイアス電圧として前記第２の電圧について２乗演算を行う第３の電界効果トランジスタを有する第２の２乗回路と、
前記第２の２乗回路の出力電流を入力して電圧変換し、前記第１の基準レベルを生成する電流／電圧変換回路と
を有することを特徴とする請求項２に記載のＡＳＫ復調回路。
【請求項４】
第１のＡＳＫ信号を２乗検波し、ボトムホールド・バイアス電圧を合成したＡＳＫ検波信号を入力する検波回路と、
前記ボトムホールド・バイアス電圧を合成した第１の基準レベルを生成する第１の基準レベル生成回路と、
前記ＡＳＫ検波信号を入力する第１のピークホールド回路と、
前記第１の基準レベルを入力する第２のピークホールド回路と、
前記ＡＳＫ検波信号を入力するボトムホールド回路と、
前記第１のピークホールド回路の出力電圧と前記第２のピークホールド回路の出力電圧のうち、大きい方の電圧と前記ボトムホールド回路の出力電圧との差電圧の１／２と、前記ボトムホールド回路の出力電圧とを合成して論理値判定レベルを生成する論理値判定レベル生成回路と、
前記ＡＳＫ検波信号のレベルと前記論理値判定レベルとを比較し、前記ＡＳＫ検波信号を２値化するコンパレータと
を有することを特徴とするＡＳＫ復調回路。
【請求項５】
前記検波回路は、
前記第１のＡＳＫ信号を入力して相補化し、前記第１のＡＳＫ信号と同相の第２のＡＳＫ信号と、前記第１のＡＳＫ信号と逆相の第３のＡＳＫ信号とを出力する相補化回路と、
ドレイン及びソースがそれぞれ共通接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのゲートに前記第２のＡＳＫ信号を与えると共に、前記第２の電界効果トランジスタのゲートに前記第３のＡＳＫ信号を与えて２乗演算を行う第１の２乗回路と、
前記第１の２乗回路の出力電流を入力し、前記ボトムホールド・バイアス電圧を合成した前記ＡＳＫ検波信号を出力するローパスフィルタと
を有することを特徴とする請求項４に記載のＡＳＫ復調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＫ（Amplitude Shift Keying：振幅変調）信号（ＡＳＫ被変調波）を復調するＡＳＫ復調回路に関する。
【背景技術】
【０００２】
従来、ＡＳＫ復調回路として、ＡＳＫ信号を検波したＡＳＫ検波信号をコンパレータで波形整形することにより、ＡＳＫ変調回路でＡＳＫ変調された２値信号を再生するものが知られている。
【特許文献１】特開２００４−５６４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ＡＳＫ信号の無入力時のノイズ入力による誤動作の防止と、構成の簡単化とを図ることができるＡＳＫ復調回路を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本出願で開示するＡＳＫ復調回路は、ＡＳＫ信号を検波してＡＳＫ検波信号を出力する検波回路と、基準レベルを生成する基準レベル生成回路と、前記ＡＳＫ検波信号を入力する第１のピークホールド回路と、前記第１の基準レベルを入力する第２のピークホールド回路と、前記第１のピークホールド回路の出力電圧と前記第２のピークホールド回路の出力電圧のうち、大きい方の電圧に基づいた論理値判定レベルを生成する論理値判定レベル生成回路と、前記ＡＳＫ検波信号のレベルと前記論理値判定レベルとを比較し、前記ＡＳＫ検波信号を２値化するコンパレータとを有する、というものである。
【発明の効果】
【０００５】
開示したＡＳＫ復調回路においては、前記ＡＳＫ信号の無入力時は、前記検波回路から前記ＡＳＫ検波信号が出力されず、前記第１のピークホールド回路に前記ＡＳＫ検波信号が入力されないので、前記第２のピークホールド回路の出力電圧に基づいた電圧が前記論理値判定レベルとして前記コンパレータに与えられる。したがって、ノイズが入力されたとしても、前記コンパレータに入力するノイズのレベルが前記論理値判定レベル以下又は未満であれば、ノイズ入力による誤動作を防止することができる。
【０００６】
前記ＡＳＫ信号の入力時は、前記検波回路から前記ＡＳＫ検波信号が出力され、前記第１のピークホールド回路には前記ＡＳＫ検波信号が入力されるので、前記ＡＳＫ検波信号のレベルが前記基準レベルよりも高い場合には、前記第１のピークホールド回路の出力電圧（前記ＡＳＫ検波信号のピーク値）に基づいた電圧が前記論理値判定レベルとして前記コンパレータに与えられる。即ち、前記論理値判定レベルを前記ＡＳＫ信号の振幅に応じて自動設定することができる。したがって、種々の電圧値から前記論理値判定レベルを選択するスイッチ回路を設ける必要がなく、構成の簡単化を図ることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図１〜図１２を参照して、本発明の第１実施形態及び第２実施形態について説明する。本発明は、第１実施形態及び第２実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態をとり得るものである。
【０００８】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、１は入力端子、２は相補化回路、３は２乗回路（第１の２乗回路）、４はローパスフィルタ、５は基準レベル生成回路（第２の基準レベル生成回路）、６は２乗回路（第２の２乗回路）、７は電流／電圧変換回路、８はピークホールド回路（第１のピークホールド回路）、９はピークホールド回路（第２のピークホールド回路）、１０はピークホールド電圧合成ノード、１１は論理値判定レベル生成回路、１２はコンパレータ、１３は出力端子である。
【０００９】
入力端子１は、復調対象のＡＳＫ信号Ｓ１（第１のＡＳＫ信号）が与えられるものである。相補化回路２は、入力端子１に与えられるＡＳＫ信号Ｓ１を入力して相補化し、ＡＳＫ信号Ｓ１と同相のＡＳＫ信号Ｓ２（第２のＡＳＫ信号）と、ＡＳＫ信号Ｓ１と逆相のＡＳＫ信号Ｓ２ｘ（第３のＡＳＫ信号）とを出力するものである。２乗回路３は、相補化回路２が出力するＡＳＫ信号Ｓ２、Ｓ２ｘを入力して２乗演算を行い、電流信号Ｉ３を出力するものである。ローパスフィルタ４は、２乗回路３が出力する電流信号Ｉ３からキャリア信号を除去して電圧信号であるＡＳＫ検波信号Ｓ４を出力するものである。本例では、相補化回路２と、２乗回路３と、ローパスフィルタ４とで、検波回路が構成されている。
【００１０】
基準レベル生成回路５は、ＮＭＯＳトランジスタの閾値電圧Ｖth-nとＡＳＫ信号Ｓ１に要求される最小振幅電圧Ｖfixとを合成した電圧（Ｖth-n＋Ｖfix）を基準レベルＶ５（第２の基準レベル）として生成するものである。２乗回路６は、基準レベル生成回路５が出力する基準レベルＶ５を入力して２乗演算を行い、電流Ｉ６を出力するものである。電流／電圧変換回路７は、２乗回路６が出力する電流Ｉ６を電圧変換し、その電圧を１／２にした電圧を基準レベルＶ７（第１の基準レベル）として出力するものである。本例では、基準レベル生成回路５と、２乗回路６と、電流／電圧変換回路７とで、第１の基準レベル生成回路が構成されている。
【００１１】
ピークホールド回路８は、ローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４を入力してピークホールド動作を行うものである。ピークホールド回路９は、電流／電圧変換回路７が出力する基準レベルＶ７を入力してピークホールド動作を行うものである。ピークホールド電圧合成ノード１０は、ピークホールド回路８のピークホールド電圧Ｖ８とピークホールド回路９のピークホールド電圧Ｖ９とを合成し、ピークホールド電圧Ｖ８とピークホールド電圧Ｖ９のうち、大きい方の電圧を得るためのものである。論理値判定レベル生成回路１１は、ピークホールド電圧合成ノード１０に得られる電圧を１／２に分圧し、ローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４の論理値を判定するために使用する論理値判定レベルＶ１１を生成するものである。
【００１２】
コンパレータ１２は、ＡＳＫ検波信号Ｓ４のレベルと、論理値判定レベルＶ１１とを比較し、ＡＳＫ検波信号Ｓ４のレベル≧論理値判定レベルＶ１１のときは、Ｈ（高）レベル信号を出力し、ＡＳＫ検波信号Ｓ４＜論理値判定レベルＶ１１のときは、Ｌ（低）レベル信号を出力することにより、ＡＳＫ検波信号Ｓ４を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路でＡＳＫ変調された２値信号Ｓ１２を再生するものである。出力端子１３は、コンパレータ１２から２値信号Ｓ１２が出力されるものである。
【００１３】
図２は相補化回路２の構成を示す回路図である。相補化回路２において、１６は入力端子、１７はボルテージホロア回路、１８は反転増幅回路、１９、２０は出力端子である。ボルテージホロア回路１７は、ＡＳＫ信号Ｓ１を入力し、ＡＳＫ信号Ｓ１と同相のＡＳＫ信号Ｓ２を出力するものであり、オペアンプ２１で構成されている。オペアンプ２１は、非反転入力端子を入力端子１６に接続し、出力端子を反転入力端子に接続している。ボルテージホロア回路１７が出力するＡＳＫ信号Ｓ２は、出力端子１９及び反転増幅回路１８に与えられる。
【００１４】
反転増幅回路１８は、ボルテージホロア回路１７が出力するＡＳＫ信号Ｓ２を反転して逆相のＡＳＫ信号Ｓ２ｘを生成するものであり、オペアンプ２２と、抵抗値を同一とする抵抗２３、２４と、電圧源２５とで構成されている。抵抗２３は、オペアンプ２１の出力端子とオペアンプ２２の反転入力端子との間に接続されている。抵抗２４は、オペアンプ２２の反転入力端子と出力端子との間に接続されている。電圧源２５は、オペアンプ２２の非反転入力端子と接地との間に接続されている。反転増幅回路１８が出力するＡＳＫ信号Ｓ２ｘは、出力端子２０に与えられる。
【００１５】
図３は２乗回路３及びローパスフィルタ４の構成を示す回路図である。２乗回路３において、２８、２９は入力端子、３０、３１はコンデンサ、３２は２乗演算部、３３はカレントミラー回路、３４はバイアス回路、３５、３６は抵抗、３７はコンデンサ、３８は出力端子である。入力端子２８は、ＡＳＫ信号Ｓ２が与えられるものであり、相補化回路２の出力端子１９に接続されている。入力端子２９は、ＡＳＫ信号Ｓ２ｘが与えられるものであり、相補化回路２の出力端子２０に接続されている。３０、３１は直流阻止用のものである。
【００１６】
２乗演算部３２は、ＡＳＫ信号Ｓ２、Ｓ２ｘを並列入力して２乗演算を行うものであり、３９、４０は同一特性のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ３９は、ドレインをノード４１に接続し、ゲートをコンデンサ３０を介して入力端子２８に接続し、ソースを接地している。ＮＭＯＳトランジスタ４０は、ドレインをノード４１に接続し、ゲートをコンデンサ３１を介して入力端子２９に接続し、ソースを接地している。ここで、ＮＭＯＳトランジスタ３９のドレイン電流をＩＤ３９、ＮＭＯＳトランジスタ４０のドレイン電流をＩＤ４０、ＡＳＫ信号Ｓ２の電圧値をＶ２とすると、ＩＤ３９＋ＩＤ４０＝ｋ・（Ｖ２）2となる。但し、ｋは係数である。
【００１７】
カレントミラー回路３３は、２乗演算部３２に流れる電流（ＩＤ３９＋ＩＤ４０）と同一電流値の電流信号Ｉ３をローパスフィルタ４に出力するものであり、４２は電源電圧ＶＤＤを供給するＶＤＤ電源線、４３、４４はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ４３は、ソースをＶＤＤ電源線４２に接続し、ゲートをドレインに接続し、ドレインをノード４１に接続している。ＰＭＯＳトランジスタ４４は、ソースをＶＤＤ電源線４２に接続し、ゲートをＰＭＯＳトランジスタ４３のゲートに接続し、ドレインを出力端子３８に接続している。
【００１８】
バイアス回路３４は、ＮＭＯＳトランジスタ３９、４０のゲートにバイアス電圧を供給するものであり、４５はＶＤＤ電源線、４６、４７は電流源、４８〜５０はＮＭＯＳトランジスタ、５１は出力ノードである。電流源４６は、ＶＤＤ電源線４５とノード５２との間に接続されている。ＮＭＯＳトランジスタ４８は、ゲートをドレインに接続し、ドレインをノード５２に接続している。ＮＭＯＳトランジスタ４９は、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ４８のソースに接続し、ソースを接地している。ＮＭＯＳトランジスタ５０は、ドレインをＶＤＤ電源線４５に接続し、ゲートをノード５２に接続し、ソースを出力ノード５１に接続している。電流源４７は、ＮＭＯＳトランジスタ５０のソースと接地との間に接続されている。
【００１９】
バイアス回路３４においては、ノード５２の電圧＝ＮＭＯＳトランジスタ４８の閾値電圧（Ｖth-n）＋ＮＭＯＳトランジスタ４９の閾値電圧（Ｖth-n）＝２×Ｖth-nとなり、出力ノード５１の電圧＝ノード５２の電圧（２×Ｖth-n）−ＮＭＯＳトランジスタ５０の閾値電圧（Ｖth-n）＝Ｖth-nとなる。この結果、ＮＭＯＳトランジスタ３９のゲートには、抵抗３５を介してバイアス電圧Ｖth-nが与えられ、ＮＭＯＳトランジスタ４０のゲートには、抵抗３６を介してバイアス電圧Ｖth-nが与えられる。
【００２０】
ローパスフィルタ４において、５３は入力端子、５４は抵抗、５５はコンデンサ、５６は出力端子である。入力端子５３は、２乗回路３の出力端子３８に接続されている。抵抗５４とコンデンサ５５とは並列接続され、入力端子５３と出力端子５６との接続点と接地との間に接続されている。出力端子５６には２乗検波信号Ｓ４が出力される。
【００２１】
図４は基準レベル生成回路５、２乗回路６及び電流／電圧変換回路７の構成を示す回路図である。基準レベル生成回路５において、５８はＶＤＤ電源線、５９、６０は電流源、６１〜６３はＮＭＯＳトランジスタ、６４は抵抗、６５はコンデンサ、６６は出力端子である。電流源５９は、ＶＤＤ電源線５８とノード６７との間に接続されている。ＮＭＯＳトランジスタ６１は、ゲートをドレインに接続し、ドレインをノード６７に接続している。ＮＭＯＳトランジスタ６２は、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ６１のソースに接続し、ソースを抵抗６４を介して接地している。
【００２２】
ＮＭＯＳトランジスタ６３は、ドレインをＶＤＤ電源線５８に接続し、ゲートをノード６７に接続し、ソースを出力端子６６に接続している。電流源６０は、ＮＭＯＳトランジスタ６３のソースと接地との間に接続されている。コンデンサ６５は、出力端子６６と接地との間に接続されている。
【００２３】
ここで、電流源５９による電流をＩ５９、抵抗６４の抵抗値をＲ６４とすると、Ｉ５
９×Ｒ６４＝Ｖfix（ＡＳＫ信号Ｓ１に要求される最小振幅電圧）となるように抵抗６４の抵抗値Ｒ６４を決定する。このようにすると、ノード６７の電圧＝ＮＭＯＳトランジスタ６１の閾値電圧（Ｖth-n）＋ＮＭＯＳトランジスタ６２の閾値電圧（Ｖth-n）＋抵抗６４の両端間電圧（Ｖfix）＝２×Ｖth-n＋Ｖfixとなる。この結果、出力端子６６に出力される基準レベルＶ５＝ノード６７の電圧（２×Ｖth-n＋Ｖfix）−ＮＭＯＳトランジスタ６３の閾値電圧（Ｖth-n）＝Ｖth-n＋Ｖfixとなる。
【００２４】
２乗回路６において、６８は入力端子、６９は２乗演算部、７０はカレントミラー回路、７１は出力端子である。入力端子６８は、基準レベル生成回路５の出力端子６６に接続されている。２乗演算部６９は、基準レベルＶ５を入力して２乗演算を行うものであり、７２はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ７２は、ＮＭＯＳトランジスタ３９、４０と同一特性のものであり、ドレインをノード７３に接続し、ゲートを入力端子６８に接続し、ソースを接地している。本例の場合、基準レベル生成回路５が出力する基準レベルＶ５（＝Ｖth-n＋Ｖfix）のうち、電圧Ｖth-nがＮＭＯＳトランジスタ７２のバイアス電圧となり、ＮＭＯＳトランジスタ７２においては、電圧Ｖfixについて２乗演算が行われる。ＮＭＯＳトランジスタ７２のドレイン電流をＩＤ７２とすると、ＩＤ７２＝ｋ・（Ｖfix）2となる。
【００２５】
カレントミラー回路７０は、ＮＭＯＳトランジスタ７２のドレイン電流ＩＤ７２と同一電流値の電流Ｉ７を電流／電圧変換回路７に出力するものであり、７４はＶＤＤ電源線、７５、７６はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７５は、ソースをＶＤＤ電源線７４に接続し、ゲートをドレインに接続し、ドレインをノード７３に接続している。ＰＭＯＳトランジスタ７６は、ソースをＶＤＤ電源線７４に接続し、ゲートをＰＭＯＳトランジスタ７５のゲートに接続し、ドレインを出力端子７１に接続している。この結果、２乗回路６は、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合に２乗回路３が出力する電流信号Ｉ３のピーク値を電流値とする電流Ｉ７を出力する。
【００２６】
電流／電圧変換回路７において、７７は入力端子、７８、７９は抵抗、８０は出力端子である。入力端子７７は、２乗回路６の出力端子７１に接続されている。抵抗７８、７９は、同一抵抗値であり、入力端子７７と接地との間に直列接続され、抵抗７８と抵抗７９との接続点は、出力端子８０に接続されている。出力端子８０には基準レベルＶ７が出力される。抵抗７８、７９の抵抗値は、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合に、基準レベルＶ７が、ローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値と同一レベルとなるように決定される。
【００２７】
図５はピークホールド回路８、９及び論理値判定レベル回路１１の構成を示す回路図である。ピークホールド回路８は、オペアンプ８３と、ＮＭＯＳトランジスタ８４と、コンデンサ８５とで構成されている。オペアンプ８３は、非反転入力端子をローパスフィルタ４の出力端子５６に接続し、反転入力端子をＮＭＯＳトランジスタ８４のソースに接続し、出力端子をＮＭＯＳトランジスタ８４のゲートに接続している。ＮＭＯＳトランジスタ８４は、ドレインをＶＤＤ電源線８９に接続し、ソースをピークホールド電圧合成ノード１０に接続している。コンデンサ８５は、ピークホールド電圧合成ノード１０と接地との間に接続されている。
【００２８】
ピークホールド回路９は、オペアンプ８６と、ＮＭＯＳトランジスタ８７と、コンデンサ８５とで構成されている。即ち、コンデンサ８５は、ピークホールド回路８、９で共有されている。オペアンプ８６は、非反転入力端子を電流／電圧変換回路７の出力端子８０に接続し、反転入力端子をＮＭＯＳトランジスタ８７のソースに接続し、出力端子をＮＭＯＳトランジスタ８７のゲートに接続している。ＮＭＯＳトランジスタ８７は、ドレインをＶＤＤ電源線９１に接続し、ソースをピークホールド電圧合成ノード１０に接続している。
【００２９】
論理値判定レベル生成回路１１において、９２は入力端子、９３、９４は抵抗、９５は出力端子である。入力端子９２は、ピークホールド電圧合成ノード１０に接続されている。抵抗９３、９４は、同一抵抗値であり、入力端子９２と接地との間に直列接続されている。抵抗９３と抵抗９４との接続点は、出力端子９５に接続されている。出力端子９５には論理値判定レベルＶ１１が出力される。論理値判定レベルＶ１１は、ピークホールド電圧合成ノード１０の電圧の１／２となる。
【００３０】
図６は相補化回路２、２乗回路３、ローパスフィルタ４及びピークホールド回路８の動作を説明するための波形図である。（Ａ）は入力端子１に与えられるＡＳＫ信号Ｓ１、（Ｂ）は相補化回路２が出力するＡＳＫ信号Ｓ２、（Ｃ）は相補化回路２が出力するＡＳＫ信号Ｓ２ｘ、（Ｄ）は２乗回路３が出力する電流信号Ｉ３、（Ｅ）はローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４、（Ｆ）はピークホールド回路８が出力するピークホールド電圧Ｖ８を示している。
【００３１】
即ち、入力端子１にＡＳＫ信号Ｓ１が与えられると、相補化回路２は、ＡＳＫ信号Ｓ１を入力して相補化し、ＡＳＫ信号Ｓ１と同相のＡＳＫ信号Ｓ２と、ＡＳＫ信号Ｓ１と逆相のＡＳＫ信号Ｓ２ｘを出力する。２乗回路３は、相補化回路２が出力するＡＳＫ信号Ｓ２、Ｓ２ｘを入力し、それぞれを半波整流して２乗演算を行い、電流信号Ｉ３を出力する。ローパスフィルタ４は、２乗回路３が出力する電流信号Ｉ３を入力してキャリア信号を除去してＡＳＫ検波信号Ｓ４を出力する。ピークホールド回路８は、ローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４を入力してピークホールド動作を行い、ピークホールド電圧Ｖ８を出力する。なお、（Ｆ）において、点線Ｐ１は（Ｅ）に示すＡＳＫ検波信号Ｓ４を表している。
【００３２】
図７は基準レベル生成回路５、２乗回路６、電流／電圧変換回路７及びピークホールド回路９の動作を説明するための波形図である。（Ａ）は基準レベル生成回路５が出力する基準レベルＶ５、（Ｂ）は２乗回路６が出力する電流Ｉ６、（Ｃ）は電流／電圧変換回路７が出力する基準レベルＶ７（ピークホールド回路９のピークホールド電圧Ｖ９）を示している。二点鎖線Ｐ２は、ＡＳＫ信号Ｓ１が許容最小振幅のＡＳＫ信号である場合を示している。破線Ｐ３は、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合の電流信号Ｉ３を示している。点線Ｐ４は、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ４が出力する２乗検波信号Ｓ４を示している。
【００３３】
即ち、基準レベル生成回路５は、ＮＭＯＳトランジスタの閾値電圧（Ｖth-n）に、ＡＳＫ信号Ｓ１に要求される最小振幅電圧（Ｖfix）を合成してなる電圧（Ｖth-n＋Ｖfix）を基準レベルＶ５として出力する。２乗回路６は、基準レベル生成回路５が出力する基準レベルＶ５を入力して２乗演算を行い、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合に２乗回路３が出力する電流信号Ｉ３のピーク値を電流値とする電流Ｉ６を出力する。電流／電圧変換回路７は、電流Ｉ６を電圧に変換し、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値とレベルを同一とする基準レベルＶ７を出力する。ピークホールド回路９は、ピークホールド電圧Ｖ９として、基準レベルＶ７を出力する。
【００３４】
図８はローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４と論理値判定レベル生成回路１１が出力する論理値判定レベルＶ１１との関係を示す波形図である。（Ａ）はＡＳＫ信号Ｓ１の振幅が許容最小振幅の場合、（Ｂ）はＡＳＫ信号Ｓ１の振幅が許容最小振幅よりも大きい場合である。
【００３５】
即ち、ＡＳＫ信号Ｓ１の無入力時は、ローパスフィルタ４はＡＳＫ検波信号Ｓ４を出力しないので、ピークホールド回路８は、ＡＳＫ検波信号Ｓ４についてピークホールド動作を行わない。この結果、ピークホールド電圧合成ノード１０の電圧は、ピークホールド回路９が出力する基準レベルＶ７となり、論理値判定レベルＶ１１として、基準レベルＶ７の１／２の電圧がコンパレータ１２に与えられる。したがって、その後、ＡＳＫ信号Ｓ１が入力すると、コンパレータ１２は、最初は、ＡＳＫ検波信号Ｓ４のレベルと、基準レベルＶ７の１／２の電圧とを比較し、ＡＳＫ検波信号Ｓ４を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路で変調された２値信号Ｓ１２を再生する。
【００３６】
また、ＡＳＫ信号Ｓ１が入力すると、ローパスフィルタ４はＡＳＫ検波信号Ｓ４を出力し、ピークホールド回路８はＡＳＫ検波信号Ｓ４を入力する。この結果、ピークホールド回路８が出力するピークホールド電圧Ｖ８は、ＡＳＫ検波信号Ｓ４のピーク値となる。この場合において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅の場合には、ピークホールド回路８が出力するピークホールド電圧Ｖ８は、ピークホールド回路９が出力する基準レベルＶ７と同一電圧となる。したがって、コンパレータ１２は、引き続き、ＡＳＫ検波信号Ｓ４のレベルと、基準レベルＶ７の１／２の電圧とを比較し、ＡＳＫ検波信号Ｓ４を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路で変調された２値信号Ｓ１２を再生する。
【００３７】
これに対して、ＡＳＫ信号Ｓ１の入力時において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅より大きい場合には、ピークホールド回路８のピークホールド電圧Ｖ８（＝ＡＳＫ検波信号Ｓ４のピーク値）は、ピークホールド回路９のピークホールド電圧Ｖ９（＝基準レベルＶ７）よりも大きくなる。この結果、ピークホールド電圧Ｖ８の１／２の電圧（ＡＳＫ検波信号Ｓ４のピーク値の１／２）が論理値判定レベルＶ１１としてコンパレータ１２に与えられる。したがって、この場合には、コンパレータ１２は、ＡＳＫ検波信号Ｓ４のレベルと、ＡＳＫ検波信号Ｓ４のピーク値の１／２の電圧とを比較し、ＡＳＫ検波信号Ｓ４を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路で変調された２値信号Ｓ１２を再生する。
【００３８】
以上のように、本発明の第１実施形態によれば、ＡＳＫ信号Ｓ１の無入力時は、基準レベルＶ７（ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値と同一レベル）を１／２にした電圧が論理値判定レベルＶ１１としてコンパレータ１２に与えられる。したがって、ノイズが入力されたとしても、コンパレータ１２に入力するノイズのレベルが論理値判定レベルＶ１１より小さい場合には、ノイズ入力による誤動作を防止することができる。
【００３９】
また、ＡＳＫ信号Ｓ１の入力時において、ＡＳＫ信号Ｓ１の振幅が許容最小電圧より大きい場合には、ＡＳＫ検波信号Ｓ４のピーク値の１／２が論理値判定レベルＶ１１としてコンパレータ１２に与えられる。即ち、論理値判定レベルＶ１１をＡＳＫ信号Ｓ１の振幅に応じて自動設定することができるので、種々の電圧値から論理値判定レベルＶ１１を選択するスイッチ回路を設ける必要がなく、構成の簡単化を図ることができる。
【００４０】
なお、本発明の第１実施形態においては、ピークホールド電圧合成ノード１０の電圧を１／２にして論理値判定レベルＶ１１を作成した場合について説明したが、論理値判定レベルＶ１１は、必ずしも、ピークホールド電圧合成ノード１０の電圧の１／２である必要はなく、ピークホールド電圧合成ノード１０の電圧の１／２以外の電圧を論理値判定レベルＶ１１とすることもできる。
【００４１】
（第２実施形態）
図９は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態と同様に、入力端子１と、相補化回路２と、２乗回路３（第１の２乗回路）と、基準レベル生成回路５（第２の基準レベル生成回路）と、２乗回路６（第２の２乗回路）と、コンパレータ１２と、出力端子１３とを有するほか、ボトムホールド・バイアス電圧生成回路９８と、ローパスフィルタ９９と、電流／電圧変換回路１００と、ピークホールド回路１０１（第１のピークホールド回路）と、ピークホールド回路１０２（第２のピークホールド回路）と、ピークホールド電圧合成ノード１０３と、ボトムホールド回路１０４と、論理値判定レベル生成回路１０５とを有している。
【００４２】
本発明の第２実施形態においては、相補化回路２と、２乗回路３と、ローパスフィルタ９９とで検波回路が構成されている。また、基準レベル生成回路５と、２乗回路６と、電流／電圧変換回路１００とで第１の基準レベル生成回路が構成されている。
【００４３】
ボトムホールド・バイアス電圧生成回路９８は、ボトムホールド・バイアス電圧Ｖ９８を生成し、このボトムホールド電圧Ｖ９８をローパスフィルタ９９及び電流／電圧変換回路１００に与えるものである。ローパスフィルタ９９は、２乗回路３が出力する電流信号Ｉ３からキャリア信号を除去し、ボトムホールド電圧Ｖ９８を合成したＡＳＫ検波信号Ｓ９９を出力するものである。電流／電圧変換回路１００は、２乗回路６が出力する電流Ｉ６を電圧変換し、その電圧値とボトムホールド・バイアス電圧Ｖ９８との差電圧の１／２にボトムホールド・バイアス電圧Ｖ９８を合成した電圧を基準レベルＶ１００（第１の基準レベル）として出力するものである。
【００４４】
ピークホールド回路１０１は、ローパスフィルタ９９が出力するＡＳＫ検波信号Ｓ９９を入力してピークホールド動作を行うものである。ピークホールド回路１０２は、電流／電圧変換回路１００が出力する基準レベルＶ１００を入力してピークホールド動作を行うものである。ピークホールド電圧合成ノード１０３は、ピークホールド回路１０１が出力するピークホールド電圧Ｖ１０１と、ピークホールド回路１０２が出力するピークホールド電圧Ｖ１０２とを合成し、ピークホールド電圧Ｖ１０１とピークホールド電圧Ｖ１０２のうち、大きい方の電圧を得るためのものである。
【００４５】
ボトムホールド回路１０４は、ローパスフィルタ９９が出力するＡＳＫ検波信号Ｓ９９を入力してボトムホールド動作を行うものである。論理値判定レベル生成回路１０５は、ピークホールド電圧合成ノード１０３の電圧Ｖ１０３とボトムホールド回路１０４が出力するボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧を論理値判定レベルＶ１０５として出力するものである。
【００４６】
本発明の第２実施形態においては、コンパレータ１２は、ＡＳＫ検波信号Ｓ９９のレベルと、論理値判定レベルＶ１０５とを比較し、ＡＳＫ検波信号Ｓ９９のレベル≧論理値判定レベルＶ１０５のときはＨレベル信号を生成し、ＡＳＫ検波信号Ｓ９９＜論理値判定レベルＶ１０５のときはＬレベル信号を生成することにより、ＡＳＫ検波信号Ｓ９９を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路でＡＳＫ変調された２値信号Ｓ１２を再生する。
【００４７】
図１０はボトムホールド・バイアス電圧生成回路９８、ローパスフィルタ９９及び電流／電圧変換回路１００の構成を示す回路図である。ボトムホールド・バイアス電圧生成回路９８において、１０８はＶＤＤ電源線、１０９は電流源、１１０はＮＭＯＳトランジスタ、１１１はオペアンプ、１１２、１１３は抵抗、１１４は出力端子である。
【００４８】
電流源１０９は、ＶＤＤ電源線１０８とノード１１５との間に接続されている。ＮＭＯＳトランジスタ１１０は、ゲートをドレインに接続し、ドレインをノード１１５に接続し、ソースを接地している。オペアンプ１１１は、非反転入力端子をノード１１５に接続し、出力端子を出力端子１１４に接続している。抵抗１１２は、オペアンプ１１１の反転入力端子とオペアンプ１１１の出力端子との間に接続されている。抵抗１１３は、オペアンプ１１１の反転入力端子と接地との間に接続されている。出力端子１１４にはボトムホールド・バイアス電圧Ｖ９８が出力される。
【００４９】
ローパスフィルタ９９において、１１６は入力端子、１１７は抵抗、１１８はコンデンサ、１１９は出力端子である。入力端子１１６は、２乗回路３の出力端子３８に接続されている。抵抗１１７とコンデンサ１１８とは並列接続され、入力端子１１６と出力端子１１９との接続点と、ボトムホールド・バイアス電圧生成回路９８の出力端子１１４との間に接続されている。出力端子１１９には、ボトムホールド・バイアス電圧Ｖ９８が合成されたＡＳＫ検波信号Ｓ９９が出力される。
【００５０】
電流／電圧変換回路１００において、１２０は入力端子、１２１、１２２は抵抗、１２３は出力端子である。入力端子１２０は、２乗回路６の出力端子７１に接続されている。抵抗１２１、１２２は、入力端子１２０とボトムホールド・バイアス電圧生成回路９８の出力端子１１４との間に直列接続されている。抵抗１２１と抵抗１２２との接続点は、出力端子１２３に接続されている。出力端子１２３には基準レベルＶ１００が出力される。抵抗１２１、１２２の抵抗値は、ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合に、基準レベルＶ１００が、ローパスフィルタ９９が出力するＡＳＫ検波信号Ｓ９９のピーク値と同一レベルとなるように決定される。
【００５１】
図１１はピークホールド回路１０１、１０２及びボトムホールド回路１０４の構成を示す回路図である。ピークホールド回路１０１は、オペアンプ１２６と、ＮＭＯＳトランジスタ１２７と、コンデンサ１２８と、抵抗１２９とで構成されている。オペアンプ１２６は、非反転入力端子をローパスフィルタ９９の出力端子１１９に接続し、反転入力端子をＮＭＯＳトランジスタ１２７のソースに接続し、出力端子をＮＭＯＳトランジスタ１２７のゲートに接続している。ＮＭＯＳトランジスタ１２７は、ドレインをＶＤＤ電源線１３３に接続し、ソースをピークホールド電圧合成ノード１０３に接続している。コンデンサ１２８と抵抗１２９は、ＮＭＯＳトランジスタ１２７のソースと接地との間に並列接続されている。
【００５２】
ピークホールド回路１０２は、オペアンプ１３０と、ＮＭＯＳトランジスタ１３１と、コンデンサ１２８と、抵抗１２９とで構成されている。即ち、コンデンサ１２８及び抵抗１２９は、ピークホールド回路１０１、１０２で共有されている。オペアンプ１３０は、反転入力端子を電流／電圧変換回路１００の出力端子１２３に接続し、反転入力端子をＮＭＯＳトランジスタ１３１のソースに接続し、出力端子をＮＭＯＳトランジスタ１３１のゲートに接続している。ＮＭＯＳトランジスタ１３１は、ドレインをＶＤＤ電源線１３５に接続し、ソースをピークホールド電圧合成ノード１０３に接続している。
【００５３】
ボトムホールド回路１０４において、１３７はオペアンプ、１３８はＰＭＯＳトランジスタ、１３９は抵抗、１４０はコンデンサ、１４１は出力端子である。オペアンプ１３７は、非反転入力端子をローパスフィルタ９９の出力端子１１９に接続し、反転入力端子をＰＭＯＳトランジスタ１３８のソースに接続し、出力端子をＰＭＯＳトランジスタ１３８のゲートに接続している。ＰＭＯＳトランジスタ１３８は、ソースを出力端子１４１に接続し、ドレインを接地している。抵抗１３９は、ＶＤＤ電源線１４２とＰＭＯＳトランジスタ１３８のソースとの間に接続されている。コンデンサ１４０は、ＰＭＯＳトランジスタ１３８のソースと接地との間に接続されている。
【００５４】
図１２は論理値判定レベル生成回路１０５の構成を示す回路図である。図１２中、１４４、１４５はボルテージホロア回路を構成するオペアンプ、１４６、１４７は抵抗、１４８は出力端子である。オペアンプ１４４は、非反転入力端子をピークホールド電圧合成ノード１０３に接続し、出力端子を反転入力端子に接続している。オペアンプ１４５は、非反転入力端子をボトムホールド回路１０４の出力端子１４１に接続し、出力端子を反転入力端子に接続している。
【００５５】
抵抗１４６、１４７は、同一抵抗値であり、オペアンプ１４４の出力端子とオペアンプ１４５の出力端子との間に直列接続されている。抵抗１４６と抵抗１４７との接続点は、出力端子１４８に接続されている。出力端子１４８には論理値判定レベルＶ１０５が出力される。論理値判定レベルＶ１０５は、ピークホールド電圧合成ノード１０３の電圧とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド回路１０４のボトムホールド電圧Ｖ１０４を合成した電圧となる。
【００５６】
本発明の第２実施形態においては、ＡＳＫ信号Ｓ１の無入力時は、２乗回路３は電流信号Ｉ３を出力しないので、ローパスフィルタ９９の出力電圧は、ボトムホールド・バイアス電圧Ｖ９８と同一電圧となる。この結果、ピークホールド回路１０１のピークホールド電圧Ｖ１０１は、ボトムホールド・バイアス電圧Ｖ９８と同一電圧となる。他方、ピークホールド回路１０２のピークホールド電圧Ｖ１０２は、基準レベルＶ１００（ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ９９が出力するＡＳＫ検波信号Ｓ９９のピーク値と同一レベル）となる。
【００５７】
この場合、ピークホールド電圧合成ノード１０３の電圧は基準レベルＶ１００となり、論理値判定レベルＶ１０５は、基準レベルＶ１００とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧となる。したがって、その後、ＡＳＫ信号Ｓ１が入力すると、コンパレータ１２は、最初は、ＡＳＫ検波信号Ｓ９９のレベルと、基準レベルＶ１００とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧とを比較し、ＡＳＫ検波信号Ｓ９９を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路で変調された２値信号Ｓ１２を再生する。
【００５８】
また、ＡＳＫ信号Ｓ１が入力すると、ローパスフィルタ９９は、ボトムホールド・バイアス電圧Ｖ９８が合成されたＡＳＫ検波信号Ｓ９９を出力し、ピークホールド回路１０１のピークホールド電圧Ｖ１０１は、ＡＳＫ検波信号Ｓ９９のピーク値となる。この場合において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅の場合には、ピークホールド回路１０１が出力するピークホールド電圧Ｖ１０１は、ピークホールド回路１０２が出力する基準レベルＶ１００となる。
【００５９】
したがって、この場合には、コンパレータ１２は、引き続き、ＡＳＫ検波信号Ｓ９９のレベルと、基準レベルＶ１００とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧とを比較し、ＡＳＫ検波信号Ｓ９９を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路で変調された２値信号Ｓ１２を再生する。
【００６０】
これに対して、ＡＳＫ信号Ｓ１の入力時において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅より大きい場合には、ピークホールド回路１０１のピークホールド電圧Ｖ１０１（＝ＡＳＫ検波信号Ｓ９９のピーク値）は、ピークホールド回路１０２のピークホールド電圧Ｖ１０２（＝基準レベルＶ１００）よりも大きくなる。この場合、ピークホールド電圧Ｖ１０１とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧が論理値判定レベルＶ１０５としてコンパレータ１２に与えられる。
【００６１】
したがって、この場合には、コンパレータ１２は、ＡＳＫ検波信号Ｓ９９のレベルと、ＡＳＫ検波信号Ｓ９９のピーク値とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成したレベルとを比較し、ＡＳＫ検波信号Ｓ９９を波形整形して、要求されるレベルに２値化し、ＡＳＫ変調回路で変調された２値信号Ｓ１２を再生する。
【００６２】
以上のように、本発明の第２実施形態によれば、ＡＳＫ信号Ｓ１の無入力時は、基準レベルＶ１００（ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ９９が出力するＡＳＫ検波信号Ｓ９９のピーク値と同一レベル）とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧が論理値判定レベルＶ１０５としてコンパレータ１２に与えられる。したがって、ノイズが入力されたとしても、コンパレータ１２に入力するノイズのレベルが論理値判定レベルＶ１０５よりも小さい場合には、ノイズ入力による誤動作を防止することができる。
【００６３】
また、ＡＳＫ信号Ｓ１の入力時において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅より大きい場合には、ＡＳＫ検波信号Ｓ９９のピーク値とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧が論理値判定レベルＶ１０５としてコンパレータ１２に与えられる。即ち、論理値判定レベルＶ１０５をＡＳＫ信号Ｓ１の振幅に応じて自動設定することができるので、種々の電圧値から論理値判定レベルＶ１０５を選択するスイッチ回路を設ける必要がなく、構成の簡単化を図ることができる。
【００６４】
なお、本発明の第２実施形態においては、ピークホールド電圧合成ノード１０３の電圧Ｖ１０３とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧を論理値判定レベルＶ１０５として作成した場合について説明したが、論理値判定レベルＶ１０５は、必ずしも、ピークホールド電圧合成ノード１０３の電圧Ｖ１０３とボトムホールド電圧Ｖ１０４との差電圧の１／２にボトムホールド電圧Ｖ１０４を合成した電圧である必要はなく、ピークホールド電圧合成ノード１０３の電圧Ｖ１０３とボトムホールド電圧Ｖ１０４との差電圧の１／２以外の電圧とボトムホールド電圧Ｖ１０４を合成した電圧を論理値判定レベルＶ１０５とすることもできる。
【００６５】
ここで、本発明のＡＳＫ復調回路を整理すると、本発明のＡＳＫ復調回路には、少なくとも、以下のＡＳＫ復調回路が含まれる。
【００６６】
（付記１）
第１のＡＳＫ信号を検波してＡＳＫ検波信号を出力する検波回路と、
第１の基準レベルを生成する第１の基準レベル生成回路と、
前記ＡＳＫ検波信号を入力する第１のピークホールド回路と、
前記第１の基準レベルを入力する第２のピークホールド回路と、
前記第１のピークホールド回路の出力電圧と前記第２のピークホールド回路の出力電圧のうち、大きい方の電圧に基づいた論理値判定レベルを生成する論理値判定レベル生成回路と、
前記ＡＳＫ検波信号のレベルと前記論理値判定レベルとを比較し、前記ＡＳＫ検波信号を２値化するコンパレータと
を有することを特徴とするＡＳＫ復調回路。
【００６７】
（付記２）
前記検波回路は、
前記第１のＡＳＫ信号を入力して相補化し、前記第１のＡＳＫ信号と同相の第２のＡＳＫ信号と、前記第１のＡＳＫ信号と逆相の第３のＡＳＫ信号とを出力する相補化回路と、
ドレイン及びソースがそれぞれ共通接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのゲートに前記第２のＡＳＫ信号を与えると共に、前記第２の電界効果トランジスタのゲートに前記第３のＡＳＫ信号を与えて２乗演算を行う第１の２乗回路と、
前記第１の２乗回路の出力電流を入力し、前記ＡＳＫ検波信号を出力するローパスフィルタと
を有することを特徴とする付記１に記載のＡＳＫ復調回路。
【００６８】
（付記３）
前記第１の基準レベル生成回路は、
第１の電圧と、前記第１のＡＳＫ信号に要求される最小振幅電圧と同一電圧の第２の電圧とが合成されてなる第２の基準レベルを生成する第２の基準レベル生成回路と、
ゲートに前記第２の基準レベルが与えられ、前記第１の電圧をバイアス電圧として前記第２の電圧について２乗演算を行う第３の電界効果トランジスタを有する第２の２乗回路と、
前記第２の２乗回路の出力電流を入力して電圧変換し、前記第１の基準レベルを生成する電流／電圧変換回路と
を有することを特徴とする付記２に記載のＡＳＫ復調回路。
【００６９】
（付記４）
第１のＡＳＫ信号を２乗検波し、ボトムホールド・バイアス電圧を合成したＡＳＫ検波信号を入力する検波回路と、
前記ボトムホールド・バイアス電圧を合成した第１の基準レベルを生成する第１の基準レベル生成回路と、
前記ＡＳＫ検波信号を入力する第１のピークホールド回路と、
前記第１の基準レベルを入力する第２のピークホールド回路と、
前記ＡＳＫ検波信号を入力するボトムホールド回路と、
前記第１のピークホールド回路の出力電圧と前記第２のピークホールド回路の出力電圧のうち、大きい方の電圧と前記ボトムホールド回路の出力電圧との差電圧の１／２と、前記ボトムホールド回路の出力電圧とを合成して論理値判定レベルを生成する論理値判定レベル生成回路と、
前記ＡＳＫ検波信号のレベルと前記論理値判定レベルとを比較し、前記ＡＳＫ検波信号を２値化するコンパレータと
を有することを特徴とするＡＳＫ復調回路。
【００７０】
（付記５）
前記検波回路は、
前記第１のＡＳＫ信号を入力して相補化し、前記第１のＡＳＫ信号と同相の第２のＡＳＫ信号と、前記第１のＡＳＫ信号と逆相の第３のＡＳＫ信号とを出力する相補化回路と、
ドレイン及びソースがそれぞれ共通接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのゲートに前記第２のＡＳＫ信号を与えると共に、前記第２の電界効果トランジスタのゲートに前記第３のＡＳＫ信号を与えて２乗演算を行う第１の２乗回路と、
前記第１の２乗回路の出力電流を入力し、前記ボトムホールド・バイアス電圧を合成した前記ＡＳＫ検波信号を出力するローパスフィルタと
を有することを特徴とする付記４に記載のＡＳＫ復調回路。
【００７１】
（付記６）
前記第１の基準レベル生成回路は、
第１の電圧と、前記第１のＡＳＫ信号に要求される最小振幅電圧と同一電圧の第２の電圧とが合成されてなる第２の基準レベルを生成する第２の基準レベル生成回路と、
ゲートに前記第２の基準レベルが与えられ、前記第１の電圧をバイアス電圧として前記第２の電圧について２乗演算を行う第３の電界効果トランジスタを有する第２の２乗回路と、
前記第２の２乗回路の出力電流を入力して電圧変換し、前記ボトムホールド・バイアス電圧を合成した前記第１の基準レベルを生成する電流／電圧変換回路と
を有することを特徴とする付記５に記載のＡＳＫ復調回路。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える相補化回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える第１の２乗回路及びローパスフィルタの構成を示す回路図である。
【図４】本発明の第１実施形態が備える基準レベル生成回路、第２の２乗回路及び電流／電圧変換回路の構成を示す回路図である。
【図５】本発明の第１実施形態が備えるピークホールド回路及び論理値判定レベル生成回路の構成を示す回路図である。
【図６】本発明の第１実施形態が備える相補化回路、第１の２乗回路、ローパスフィルタ及び第１のピークホールド回路の動作を説明するための波形図である。
【図７】本発明の第１実施形態が備える基準レベル生成回路、第２の２乗回路、電流／電圧変換回路及び第２のピークホールド回路の動作を説明するための波形図である。
【図８】本発明の第１実施形態が備えるローパスフィルタが出力するＡＳＫ検波信号と論理値判定レベル生成回路が出力する論理値判定レベルとの関係を示す波形図である。
【図９】本発明の第２実施形態を示す回路図である。
【図１０】本発明の第２実施形態が備えるボトムホールド・バイアス電圧生成回路、ローパスフィルタ及び電流／電圧変換回路の構成を示す回路図である。
【図１１】本発明の第２実施形態が備える第１のピークホールド回路、第２のピークホールド回路及びボトムホールド回路の構成を示す回路図である。
【図１２】本発明の第２実施形態が備える論理値判定レベル生成回路の構成を示す回路図である。
【符号の説明】
【００７３】
１…入力端子
２…相補化回路
３…２乗回路
４…ローパスフィルタ
５…基準レベル生成回路
６…２乗回路
７…電流／電圧変換回路
８…ピークホールド回路
９…ピークホールド回路
１０…ピークホールド電圧合成ノード
１１…論理値判定レベル生成回路
１２…コンパレータ
１３…出力端子
１６…入力端子
１７…ボルテージホロア回路
１８…反転増幅回路
１９、２０…出力端子
２１、２２…オペアンプ
２３、２４…抵抗
２５…電圧源
２８、２９…入力端子
３０、３１…コンデンサ
３２…２乗演算部
３３…カレントミラー回路
３４…バイアス回路
３５、３６…抵抗
３７…コンデンサ
３８…出力端子
３９、４０…ＮＭＯＳトランジスタ
４１…ノード
４２…ＶＤＤ電源線
４３、４４…ＰＭＯＳトランジスタ
４５…ＶＤＤ電源線
４６、４７…電流源
４８〜５０…ＮＭＯＳトランジスタ
５１…出力ノード
５２…ノード
５３…入力端子
５４…抵抗
５５…コンデンサ
５６…出力端子
５８…ＶＤＤ電源線
５９、６０…電流源
６１〜６３…ＮＭＯＳトランジスタ
６４…抵抗
６５…コンデンサ
６６…出力端子
６７…ノード
６８…入力端子
６９…２乗演算部
７０…カレントミラー回路
７１…出力端子
７２…ＮＭＯＳトランジスタ
７３…ノード
７４…ＶＤＤ電源線
７５、７６…ＰＭＯＳトランジスタ
７７…入力端子
７８、７９…抵抗
８０…出力端子
８３…オペアンプ
８４…ＮＭＯＳトランジスタ
８５…コンデンサ
８６…オペアンプ
８７…ＮＭＯＳトランジスタ
８９、９１…ＶＤＤ電源線
９２…入力端子
９３、９４…抵抗
９５…出力端子
９８…ボトムホールド・バイアス電圧生成回路
９９…ローパスフィルタ
１００…電流／電圧変換回路
１０１…ピークホールド回路
１０２…ピークホールド回路
１０３…ピークホールド電圧合成ノード
１０４…ボトムホールド回路
１０５…論理値判定レベル生成回路
１０８…ＶＤＤ電源線
１０９…電流源
１１０…ＮＭＯＳトランジスタ
１１１…オペアンプ
１１２、１１３…抵抗
１１４…出力端子
１１６…入力端子
１１７…抵抗
１１８…コンデンサ
１１９…出力端子
１２０…入力端子
１２１、１２２…抵抗
１２３…出力端子
１２６…オペアンプ
１２７…ＮＭＯＳトランジスタ
１２８…コンデンサ
１２９…抵抗
１３０…オペアンプ
１３１…ＮＭＯＳトランジスタ
１３３、１３５…ＶＤＤ電源線
１３７…オペアンプ
１３８…ＰＭＯＳトランジスタ
１３９…抵抗
１４０…コンデンサ
１４１…出力端子
１４２…ＶＤＤ電源線
１４４、１４５…オペアンプ
１４６、１４７…抵抗
１４８…出力端子
【図１】
2010154381.tif 000003
【図２】
2010154381.tif 000004
【図３】
2010154381.tif 000005
【図４】
2010154381.tif 000006
【図５】
2010154381.tif 000007
【図６】
2010154381.tif 000008
【図７】
2010154381.tif 000009
【図８】
2010154381.tif 000010
【図９】
2010154381.tif 000011
【図１０】
2010154381.tif 000012
【図１１】
2010154381.tif 000013
【図１２】
2010154381.tif 000014