(57)【要約】【課題】１つの回路で正負高電圧を効率良く発生する高電圧発生回路を提供する。【解決手段】チャージポンプ回路を構成するＮＭＯＳトランジスタが配置されるＰウエル及び、本Ｐウエルの周辺及び底面を囲むＮウエルで形成される寄生ダイオードが順バイアスにならないように各々のウエル電位を正確に制御することで、負高電圧出力時はＳＷ２、ＳＷ３を導通状態とし、正高電圧出力時はＳＷ１、ＳＷ４を導通状態とすることで、１つの回路で正負高電圧を効率良く発生可能なチャージポンプ回路を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられるチャージポンプ回路であって、第１の電源電位を受ける第１の電源ノードと、前記第１の電源ノードと第１の内部ノードとの間に接続される第１のスイッチ手段と、第１の出力電位を出力する第１の出力ノードと、前記第１の内部ノードと前記第１の出力ノードとの間に接続される第２のスイッチ手段と、前記第１の電源電位よりも低い第２の電源ノードと、前記第２の電源ノードと第２の内部ノードとの間に接続される第３のスイッチ手段と、第２の出力電位を出力する第２の出力ノードと、前記第２の内部ノードと前記第２の出力ノードとの間に接続される第４のスイッチ手段と、前記第１の内部ノードと前記第２の内部ノードとの間に接続され、前記第１の内部ノードの電位よりも前記第２の内部ノードの電位を高くする電圧発生手段とを備え、前記電圧発生手段は、前記第１の内部ノードから前記第２の内部ノードへ向けて電流を流すように設けられる直列に接続された第１のＮＭＯＳトランジスタと、前記直列接続された第１のＮＭＯＳトランジスタの接続ノードに一方の電極が接続され、他方の電極にクロック信号が与えられる第１のキャパシタを含み、第１の動作モードにおいては、前記第２のスイッチ手段、前記第３のスイッチ手段は導通状態とされ、前記第１のスイッチ手段、前記第４のスイッチ手段は開放状態とされ、第２の動作モードにおいては、前記第１のスイッチ手段、前記第４のスイッチ手段は導通状態とされ、前記第２のスイッチ手段、前記第３のスイッチ手段は開放状態とされる、チャージポンプ回路。
【請求項２】
請求項１記載のチャージポンプ回路において、前記第１のＮＭＯＳトランジスタは周辺及び底面をＮウエルで囲まれたＰウエル内に形成され、前記第１のＮＭＯＳトランジスタのゲート端子とソース端子との間に接続され、前記第１のＮＭＯＳトランジスタが形成されるＰウエルと同じ電位のＰウエル内に形成される第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのゲート端子に一方の電極が接続され、他方の電極にクロック信号が与えられる第２のキャパシタと、前記Ｎウエルの端子と前記第２の電源ノードとの間に接続される第３のＮＭＯＳトランジスタと、前記Ｎウエル内に形成され、前記Ｐウエルの端子と前記Ｎウエルの端子との間に接続される第１のＰＭＯＳトランジスタとを含む、チャージポンプ回路。
【請求項３】
請求項１記載のチャージポンプ回路において、前記第１のＮＭＯＳトランジスタは周辺及び底面をＮウエルで囲まれたＰウエル内に形成され、前記第１のＮＭＯＳトランジスタのゲート端子とソース端子は接続され、前記Ｎウエルの端子と前記第２の電源ノードとの間に接続される第２のＮＭＯＳトランジスタと、前記Ｎウエル内に形成され、前記Ｐウエルの端子と前記Ｎウエルの端子との間に接続される第１のＰＭＯＳトランジスタとを含む、チャージポンプ回路。
【請求項４】
請求項３記載のチャージポンプ回路において、前記第１のＮＭＯＳトランジスタのしきい値電圧が前記第２のＮＭＯＳトランジスタのしきい値電圧より低いことを特徴とするチャージポンプ回路。
【請求項５】
請求項１に記載のチャージポンプ回路によって発生される高電圧を用いて書き込み及び消去が行われる不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】本発明は、電気的に書き込み可能な不揮発性半導体記憶装置における高電圧発生回路に関するものである。
【背景技術】
【０００２】フラッシュメモリ及びロジック混載不揮発性メモリにおいては、ＦＮトンネル、ＢＴＢＴ−ＨＥ注入、ＣＨＥ注入等の各動作原理を用いて、電荷蓄積層に電子を入れたり、電荷蓄積層から電荷を引き抜いたりすることで、データの書き換えを行う。この書き換えには電源電圧よりも絶対値の大きい高電圧が必要であり、チップ内部に高電圧発生回路が必要になってくる。高電圧発生回路における出力電圧は一般的に次式で与えられる。
正高電圧ＶＰ＝（Ｎ＋１）＊（ＶＣＣ−Ｖｄ）
−  Ｎ＊Ｔ＊Ｉｏｕｔ／Ｃｍａｉｎ
負高電圧ＶＮ＝−Ｎ＊（ＶＣＣ−Ｖｄ）
＋  Ｎ＊Ｔ＊Ｉｏｕｔ／Ｃｍａｉｎ
Ｎ：  段数
Ｖｄ：  電荷転送時のロス（コンダクタンスと関係）
（＊）ＰＮダイオードの場合は拡散電位
ＭＯＳトランジスタの場合はしきい値電圧
Ｔ：  クロック周波数
Ｉｏｕｔ：  出力負荷電流
Ｃｍａｉｎ：  各段に配置されているポンプアップ容量
電源電圧ＶＣＣから高電圧を発生する関係上、上式で示すように、電源電圧ＶＣＣが低下してくるほど電圧発生効率は低下する。また、電圧発生効率を改善する上で、電荷転送時のロス（上式ではＶｄ）を低減することが重要であり、特許文献１に示すように、回路的にＶｄを小さくする等の対策が必要になってくる。電圧発生効率を改善することは、同じ出力電圧を得るための必要段数を削減でき、高電圧発生回路の面積削減に寄与する。ロジック混載不揮発性メモリのように小容量品でモジュール面積に占める高電圧発生回路の面積割合が大きい場合には、高効率化による面積削減と共に、メモリセルの動作最適化に合わせて高電圧発生回路の種類を削減することも重要となってくる。特許文献２に示すように、正負両方の高電圧を１種類の高電圧発生回路で実現している例もある。
【特許文献１】ＵＳ６１３０５７２
【特許文献２】ＵＳ６１４７５４７
【発明の開示】
【発明が解決しようとする課題】
【０００３】特許文献１で示される例を図１２に示す。整流素子としてＮＭＯＳトランジスタを使用しているのが特徴である。電圧発生効率を高くするために、整流素子のＮＭＯＳトランジスタのＰウエル電位をバイアス回路を用いて制御することで、基板効果によるしきい値電圧上昇を抑制している。また、それに加えて、ゲート電位を昇圧することでもコンダクタンスを改善している。ただし、本構成においては、整流素子のＮＭＯＳトランジスタを形成しているトリプルウエル中のＰウエル、ボトムＮウエル、Ｐ基板の電位関係の都合上、負電圧のみしか発生できないという問題点がある。【０００４】特許文献２で示される例を図１３及び図１４に示す。整流素子としてポリダイオードを使用しているのが特徴である。ポリダイオードは絶縁膜上に形成されるので、ポンプアップ動作時に各ウエル及びＰ基板間に順バイアスリークが発生しないので、正負両方の電圧を発生できるというメリットがある。正電圧を出力する場合は、ＳＷ１、ＳＷ４をＯＮ、ＳＷ２、ＳＷ３をＯＦＦ、負電圧を出力する場合は、ＳＷ２、ＳＷ３をＯＮ、ＳＷ１、ＳＷ４をＯＦＦにすることで出力を切り替えることができる。ただし、本構成においては、整流素子のポリダイオード部でのＰＮ接合の拡散電位Ｖｄ（約０．７Ｖ）が存在するため、高電圧発生回路内における電荷転送時のロスが大きいという問題がある。例えば、電源電圧が１．２Ｖの場合は、その内０．７Ｖがロスすると、実効的には０．５Ｖ分しか電荷転送に寄与しないことになる。これは、高電圧発生効率悪化の原因となり、段数を増やす必要性から、回路面積が大きくなることを意味する。【０００５】このように、高電圧発生回路の面積を削減するために、電圧発生効率を改善するとともに、１種類の高電圧発生回路で正負両方の電圧を発生することができるような構成が望ましい。
【課題を解決するための手段】
【０００６】上記課題を解決するため、本発明における代表的な構成は次のとおりである。正負両方の高電圧を発生する上で、ＳＷ１〜ＳＷ４を用いて正負電圧を切り替える手法は特許文献２と同じである。【０００７】整流素子としては、ポリダイオードの代わりに、トリプルウエル中のＰウエル内に形成され、且つソースとＰウエルを接続したＮＭＯＳトランジスタを用いる。これにより、基板効果によるしきい値電圧の上昇を抑制しコンダクタンスの改善を図ることができる。【０００８】整流素子のコンダクタンスを改善する他の手段としては、ＮＭＯＳトランジスタのゲート電位を昇圧する方式と、ＮＭＯＳトランジスタのしきい値電圧を下げる方式の２種類がある。【０００９】正負両方の電圧をハンドリングするために、ＮＭＯＳトランジスタが形成されているトリプルウエル中のＰウエル、ボトムＮウエル、Ｐ基板は各々の電位関係が順バイアスにならないようにスイッチング回路を用いて制御される。【００１０】正電圧出力時はＮＭＯＳのソースとＰウエルを同電位としつつ、さらにＰウエルとボトムＮウエルをＰＭＯＳトランジスタを介して同電位にすることで、各ウエル間の順バイアスリークを回避しつつ、基板効果によるしきい値電圧の上昇を抑制している。【００１１】負電圧出力時はＮＭＯＳトランジスタのソースとＰウエルを同電位としつつ、ボトムＮウエル電位をＮＭＯＳトランジスタを介してＧＮＤ、あるいはＰＭＯＳトランジスタを介してＶＣＣ、あるいはフローティングにすることで、各ウエル間の順バイアスリークを回避しつつ、基板効果によるしきい値電圧の上昇を抑制している。
【発明の効果】
【００１２】本願において開示される発明のうち代表的な効果は次のとおりである。高電圧発生回路内における整流素子のコンダクタンス向上で電圧発生効率を高めつつ、１種類の高電圧発生回路で正負両方の電圧を発生できることにより、回路面積を大幅に削減できる。
【発明を実施するための最良の形態】
【００１３】図１１に不揮発性記憶装置におけるブロック図を示す。本発明における高電圧発生回路は、制御回路からの信号を受けて、各動作モードに応じて正高電圧あるいは負高電圧を発生し、ワード線ドライバ及びカラム系ライトドライバを介してメモリアレイに高電圧を供給する。
【実施例１】
【００１４】第１の実施形態に係る高電圧発生回路を図１に示す。正負両方の高電圧を発生する上で、ＳＷ１〜ＳＷ４を用いて正負電圧の出力を切り替える手法は特許文献２と同じである。異なるのは整流素子部分であり、本実施例においては、同一トリプルウエル中のＰウエル内に形成されたＮＭＯＳトランジスタＮ１、Ｎ２、通常のＰウエル内に形成されたＮＭＯＳトランジスタＮ３、トリプルウエル中のボトムＮウエルと同電位のＮウエル内に形成されたＰＭＯＳトランジスタＰ１で構成される。【００１５】各トランジスタの断面構造は図１０に示すとおりである。ここで、Ｐウエル／ボトムＮウエル間に寄生ダイオードＤ１、Ｐ基板／ボトムＮウエル間に寄生ダイオードＤ２が各々形成される。ＮＭＯＳトランジスタＮ１のゲートはＮＭＯＳトランジスタＮ２のドレイン及び昇圧用の容量素子Ｃｇと接続され、ドレインはポンプアップ用容量素子ＣｍａｉｎとＮＭＯＳトランジスタＮ２のゲートと接続される。一方、ソースはＮＭＯＳトランジスタＮ２のソースとともに、トリプルウエル中のＰウエルに各々接続される。ＮＭＯＳトランジスタＮ３はゲートをＶＮＥ信号で制御され、ＧＮＤとトリプルウエル中のボトムＮウエル間に挿入される。ＰＭＯＳトランジスタＰ１はゲートをＧＮＤ電位、Ｎウエルをトリプルウエル中のボトムＮウエルと接続したもとで、ボトムＮウエルとＰウエル間に挿入される。【００１６】各整流素子は直列に接続され、容量素子Ｃｍａｉｎを制御する相補信号ＣＬＫ、ＩＣＬＫ及び容量素子Ｃｇを制御する相補信号ＣＬＫＧ、ＩＣＬＫＧが各々交互に接続される構成となる。【００１７】高電圧発生回路における次段への電荷転送は以下の方法で行われる。まず、期間Ｐ１にＮＭＯＳトランジスタＮ２を介してノードＧの電位を昇圧する。続いて、ＮＭＯＳトランジスタＮ２をＯＦＦしたもとで、期間Ｐ２において、容量素子ＣｇとのカップリングでノードＧの電位をさらに昇圧することで、ＮＭＯＳトランジスタＮ１のコンダクタンスが上がり、電荷が次段に転送される。その後、ノードＧの電位を下げ、期間Ｐ３においては、ＮＭＯＳトランジスタＮ１がＯＦＦし、次フェーズの電荷転送の準備をする。これらの動作を直列に接続された整流素子を交互に動作させることで、前段から次段へ徐々に電荷が転送される。【００１８】正電圧を出力する場合の動作は以下のとおりである。ＳＷ１、ＳＷ４をＯＮ、ＳＷ２、ＳＷ３をＯＦＦすることで、ノードＬを電源電圧ＶＣＣに接続し、ノードＲを出力ＶＰに接続する。この時、電源電圧ＶＣＣに設定されたノードＬ側を基準として、ノードＲ側が電源電圧ＶＣＣよりも高い正電圧が出力されるように電荷転送は行われる。【００１９】各整流素子においては、ＶＮＥ信号をＧＮＤに設定して、ＮＭＯＳトランジスタＮ３をＯＦＦするとともに、ＰＭＯＳトランジスタＰ１を介してトリプルウエル中のボトムＮウエルとＰウエルを電気的に接続することで、トリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになることを回避している。【００２０】負電圧を出力する場合の動作は以下のとおりである。ＳＷ１、ＳＷ４をＯＦＦ、ＳＷ２、ＳＷ３をＯＮすることで、ノードＲをＧＮＤに接続し、ノードＬを出力ＶＮに接続する。この時、ＧＮＤに設定されたノードＲ側を基準として、ノードＬ側がＧＮＤよりも低い負電圧が出力されるように電荷転送は行われる。【００２１】各整流素子においては、ＰＭＯＳトランジスタＰ１をＯＦＦするとともに、ＶＮＥ信号をＶＣＣに設定して、ＮＭＯＳトランジスタＮ３をＯＮすることで、トリプルウエル中のボトムＮウエル電位をＧＮＤに設定している。ノードＩＮが負電圧である限りにおいては、トリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになることはない。ただし、負電圧出力初期のように、ノードＩＮが一時的にＧＮＤよりも高くなる場合においては、寄生ダイオードＤ１が一時的に順バイアスとなり、寄生バイポーラアクション等でラッチアップの危険性もあるので、ウエル固定を補強しておく必要がある。
【実施例２】
【００２２】第２の実施形態に係る高電圧発生回路を図２に示す。実施例１との違いは、トリプルウエル中のボトムＮウエル電位を電源電圧ＶＣＣにするために、ＮＭＯＳトランジスタＮ３の代わりにＰＭＯＳトランジスタＰ２を挿入している点である。ＰＭＯＳトランジスタＰ２のゲートはＶＮＥ１信号、ソースはＰＭＯＳトランジスタＰ１のゲートと接続されＶＮＥ２信号で制御される。ＰＭＯＳトランジスタＰ１、Ｐ２は同一Ｎウエル中に形成され、トリプルウエル中のボトムＮウエルと同電位に制御される。【００２３】高電圧発生回路の制御としては、ＳＷ１〜ＳＷ４の制御、及びＣＬＫ信号等の制御は実施例１と同じである。【００２４】正電圧を出力する場合の動作は以下のとおりである。各整流素子においては、ＶＮＥ１信号を出力ＶＰ、ＶＮＥ２信号をＧＮＤに設定して、ＰＭＯＳトランジスタＰ２をＯＦＦするとともに、ＰＭＯＳトランジスタＰ１を介してトリプルウエル中のボトムＮウエルとＰウエルを電気的に接続することで、トリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになることを回避している。【００２５】負電圧を出力する場合の動作は以下のとおりである。各整流素子においては、ＰＭＯＳトランジスタＰ１をＯＦＦするとともに、ＶＮＥ１信号をＧＮＤ、ＶＮＥ２信号を電源電圧ＶＣＣに設定して、ＰＭＯＳトランジスタＰ２をＯＮすることで、トリプルウエル中のボトムＮウエル電位を電源電圧ＶＣＣに設定している。ノードＩＮが電源電圧ＶＣＣより低い限りにおいては、トリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになることはない。負電圧出力初期のように、ノードＩＮが一時的にＧＮＤよりも高くなるケース（ＧＮＤ＜ノードＩＮ＜ＶＣＣ）においても、本構成では寄生ダイオードＤ１が順バイアスとなることはないので、実施例１よりもラッチアップの危険性は小さい。ただし、本構成においては、ＰＭＯＳトランジスタＰ１のソース、ドレイン間電圧差が電源電圧ＶＣＣの分だけ高くなっており、トランジスタ耐圧を確保しておく必要がある。
【実施例３】
【００２６】第３の実施形態に係る高電圧発生回路を図３に示す。実施例１、２を合わせた形態であり、トリプルウエル中のボトムＮウエル電位を電源電圧ＶＣＣとＧＮＤの間で制御するために、ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ２の両方を挿入している。【００２７】高電圧発生回路の制御としては、ＳＷ１〜ＳＷ４の制御、及びＣＬＫ信号等の制御は実施例１、２と同じである。【００２８】正電圧を出力する場合の動作は以下のとおりである。各整流素子においては、ＶＮＥ２信号を出力ＶＰ、ＶＮＥ１信号及びＶＮＥ３信号をＧＮＤに設定して、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ２をＯＦＦするとともに、ＰＭＯＳトランジスタＰ１を介してトリプルウエル中のボトムＮウエルとＰウエルを電気的に接続することで、トリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになることを回避している。【００２９】負電圧を出力する場合の動作は以下のとおりである。図９に示すように、負電圧出力時の前半、後半で動作を切り替えているのが特徴である。負電圧出力前半時は、ノードＩＮの電位が一時的にＧＮＤよりも高くなる場合があるので、実施例２で示しように、トリプルウエル中のボトムＮウエル電位を電源電圧ＶＣＣにし、負電圧出力後半時は、ノードＩＮの電位がＧＮＤより低くなっているので、実施例１で示したように、トリプルウエル中のボトムＮウエル電位をＧＮＤに設定している。この２段階制御により、トリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになることを回避しつつ、ＰＭＯＳトランジスタＰ１のソース、ドレイン間電圧差を緩和し、トランジスタ耐圧に対するマージンを十分確保できるようにしている。
【実施例４】
【００３０】第４の実施形態に係る高電圧発生回路を図４に示す。実施例１、２、３とは異なり、トリプルウエル中のボトムＮウエル電位をフローティングにしていることを特徴とする。【００３１】高電圧発生回路の制御としては、ＳＷ１〜ＳＷ４の制御、及びＣＬＫ信号等の制御は実施例１〜３と同じである。【００３２】正電圧、負電圧どちらを出力する場合においても、トリプルウエル中のボトムＮウエル電位をフローティングにしているので、各動作モードでトリプルウエル中の各ウエル間の寄生ダイオードＤ１、Ｄ２が順バイアスになるケースがある。ただ、ＤＣ的に流れるリーク電流ではなく、充放電電流であるので、動作期間の中で自己整合的に順バイアス状態は解消されていくこととなる。トリプルウエル中のボトムＮウエル電位が充放電電流に応じて変動するので、ラッチアップ対策でウエル固定は補強しておく必要があるが、トランジスタ素子数、制御容易性の観点で実施例１〜３より有利となる。
【実施例５】
【００３３】第５の実施形態に係る高電圧発生回路を図５に示す。実施例１からＮＭＯＳトランジスタＮ１のゲートと接続されていたＮＭＯＳトランジスタ及び容量素子Ｃｇを削除し、その代わりにコンダクタンス改善のために、ＮＭＯＳトランジスタＮ１のしきい値電圧を０Ｖ程度まで下げていることを特徴とする。また、ＮＭＯＳトランジスタＮ１のゲートとソースはダイオード接続されている。【００３４】各整流素子は直列に接続され、容量素子Ｃｍａｉｎを制御する相補信号ＣＬＫ、ＩＣＬＫが各々交互に接続される構成となる。実施例１とは異なり容量素子Ｃｇを制御する相補信号ＣＬＫＧ、ＩＣＬＫＧが不要となる【００３５】高電圧発生回路における次段への電荷転送は以下の方法で行われる。実施例１ではＣＬＫ、ＩＣＬＫ、ＣＬＫＧ、ＩＣＬＫＧの４相クロックが必要であったが、本実施例において、ＣＬＫ、ＩＣＬＫの２相クロックで動作が可能である。ＣＬＫ、ＩＣＬＫは相補の信号であり、直列に接続された整流素子を交互に動作させることで、前段から次段へ徐々に電荷が転送される。【００３６】正電圧及び負電圧を出力する場合のトリプルウエル中のボトムＮウエル電位制御は実施例１と同じである。電圧発生効率はＮＭＯＳトランジスタＮ１のしきい値電圧に依存し、しきい値電圧を低くするほど、電圧発生効率を改善できる。トランジスタ素子数、制御容易性の観点では、実施例１より有利である。
【実施例６】
【００３７】第６の実施形態に係る高電圧発生回路を図６に示す。実施例２からＮＭＯＳトランジスタＮ１のゲートと接続されていたＮＭＯＳトランジスタ及び容量素子Ｃｇを削除し、その代わりにコンダクタンス改善のために、ＮＭＯＳトランジスタＮ１のしきい値電圧を０Ｖ程度まで下げていることを特徴とする。また、ＮＭＯＳトランジスタＮ１のゲートとソースはダイオード接続されている。【００３８】正電圧及び負電圧を出力する場合のトリプルウエル中のボトムＮウエル電位制御は実施例２と同じである。電圧発生効率はＮＭＯＳトランジスタＮ１のしきい値電圧に依存し、しきい値電圧を低くするほど、電圧発生効率を改善できる。トランジスタ素子数、制御容易性の観点では、実施例２より有利である。
【実施例７】
【００３９】第７の実施形態に係る高電圧発生回路を図７に示す。実施例３からＮＭＯＳトランジスタＮ１のゲートと接続されていたＮＭＯＳトランジスタ及び容量素子Ｃｇを削除し、その代わりにコンダクタンス改善のために、ＮＭＯＳトランジスタＮ１のしきい値電圧を０Ｖ程度まで下げていることを特徴とする。また、ＮＭＯＳトランジスタＮ１のゲートとソースはダイオード接続されている。【００４０】正電圧及び負電圧を出力する場合のトリプルウエル中のボトムＮウエル電位制御は実施例３と同じである。電圧発生効率はＮＭＯＳトランジスタＮ１のしきい値電圧に依存し、しきい値電圧を低くするほど、電圧発生効率を改善できる。トランジスタ素子数、制御容易性の観点では、実施例３より有利である。
【実施例８】
【００４１】第８の実施形態に係る高電圧発生回路を図８に示す。実施例４からＮＭＯＳトランジスタＮ１のゲートと接続されていたＮＭＯＳトランジスタ及び容量素子Ｃｇを削除し、その代わりにコンダクタンス改善のために、ＮＭＯＳトランジスタＮ１のしきい値電圧を０Ｖ程度まで下げていることを特徴とする。また、ＮＭＯＳトランジスタＮ１のゲートとソースはダイオード接続されている。【００４２】正電圧及び負電圧を出力する場合のトリプルウエル中のボトムＮウエル電位制御は実施例４と同じである。電圧発生効率はＮＭＯＳトランジスタＮ１のしきい値電圧に依存し、しきい値電圧を低くするほど、電圧発生効率を改善できる。トランジスタ素子数、制御容易性の観点では、実施例４より有利である。【００４３】以上の実施例１〜８で説明した高電圧発生回路は図１１の不揮発性半導体記憶装置において書き込み及び消去動作時に用いる。
【産業上の利用可能性】
【００４４】本件発明は、不揮発性半導体記憶装置における書き込み及び消去動作に必要な高電圧発生回路に適用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１にかかる高電圧発生回路の構成及び制御方法である。
【図２】本発明の実施例２にかかる高電圧発生回路の構成及び制御方法である。
【図３】本発明の実施例３にかかる高電圧発生回路の構成及び制御方法である。
【図４】本発明の実施例４にかかる高電圧発生回路の構成及び制御方法である。
【図５】本発明の実施例５にかかる高電圧発生回路の構成及び制御方法である。
【図６】本発明の実施例６にかかる高電圧発生回路の構成及び制御方法である。
【図７】本発明の実施例７にかかる高電圧発生回路の構成及び制御方法である。
【図８】本発明の実施例８にかかる高電圧発生回路の構成及び制御方法である。
【図９】本発明の実施例３、７にかかる負電圧出力時の制御タイミング例である。
【図１０】本発明の実施例１〜８にかかる高電圧発生回路を構成するトランジスタの断面構造例である。
【図１１】本発明の実施例１〜８にかかる高電圧発生回路を含んだ不揮発性半導体記憶装置のブロック図である。
【図１２】従来例（特許文献１）における負高電圧発生回路の回路構成例である。
【図１３】従来例（特許文献２）における正負高電圧発生回路の回路構成例である。
【図１４】従来例（特許文献２）における正負高電圧発生回路の構成及び制御方法である。
【符号の説明】
【００４６】Ｐ１、Ｐ２  ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３  ＮＭＯＳトランジスタ
Ｃｍａｉｎ、Ｃｇ  キャパシタ
Ｄ１、Ｄ２  寄生ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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