(57)【要約】【課題】結晶欠陥形成領域の平面位置精度を上げることが可能な半導体装置及びその製造方法を提供する。【解決手段】ｎ型ドリフト層１２、ｐ型ベース層１５、ｎ＋型ソース層１６及びゲート電極２５を有するＭＯＳＦＥＴと、ｎ型ドリフト層１２の表面から徐々に増加する再結合中心となる結晶欠陥密度分布のテール領域Ｔ１を有し、ｎ型ドリフト層１２中のｐ型ベース層１５とｎ型ドリフト層１２のｐｎ接合を順方向に流れる電流経路またはその近傍に、テール領域Ｔ１から続く欠陥ピーク領域３１を有し、裏面に向かって欠陥ピーク領域３１から続く徐々に減少するテール領域Ｔ２を有し、平面的に選択的に形成されたライフタイム制御領域６と、ライフタイム制御領域６に隣接し、表面の結晶欠陥密度が、ライフタイム制御領域６の表面の結晶欠陥密度を超えることはなく、表面から裏面に徐々に増加するテール領域Ｔ３を有するライフタイム非制御領域７とを備える。【選択図】図１
2010147239.tif 000002
【特許請求の範囲】
【請求項１】
第１の面及び前記第１の面に平行且つ対向する第２の面を有する第１導電型の第１半導体層と、
前記第２の面の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
前記第１の面の表面領域に選択的に設けられた複数の第２導電型の第２半導体層と、
前記第２半導体層の表面領域に選択的に設けられた第１導電型の第３半導体層と、
前記第２半導体層及び前記第３半導体層の表面に接するように設けられた第２電極と、
隣接する前記第２半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１の面に垂直に、前記第１半導体層、前記第２半導体層、または前記第３半導体層の少なくとも１つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第１のテール領域、前記第１のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第２のテール領域を有し、前記第２半導体層及び前記第１半導体層の間のｐｎ接合を順方向に流れる電流経路を横切り、且つ前記第１半導体層の中に前記ピーク領域を有する前記第１の面に沿った方向に広がった第１の領域と、
前記第１の領域に隣接し、前記第１の面に沿った方向に広がり、前記第１の面に垂直に、前記第１乃至第３半導体層のいずれかの表面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有し、表面では隣接した前記第１のテール領域の結晶欠陥密度を超えることはなく、且つ前記第１半導体層の中に前記第３のテール領域に連続するピーク領域が存在しない第２の領域と、
を備えていることを特徴とする半導体装置。
【請求項２】
第１の面、前記第１の面に平行且つ対向する第２の面、及び前記第１の面から前記第２の面の方向に掘り下げられた前記第１の面に平行な第３の面を有する第１導電型の第１半導体層と、
前記第２の面の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
前記第１の面の表面領域に選択的に設けられた複数の第２導電型の第２半導体層と、
前記第２半導体層の表面領域に選択的に設けられた第１導電型の第３半導体層と、
前記第２半導体層及び前記第３半導体層の表面に接するように設けられた第２電極と、
隣接する前記第２半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１の面に垂直に、前記第１半導体層、前記第２半導体層、または前記第３半導体層の少なくとも１つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第１のテール領域、前記第１のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第２のテール領域を有し、前記第２半導体層及び前記第１半導体層の間のｐｎ接合を順方向に流れる電流経路を横切り、且つ前記第１半導体層の中に前記ピーク領域を有する前記第１の面に沿った方向に広がった第１の領域と、
前記第１の領域に隣接し、前記第１の面に沿った方向に広がり、前記第３の面に垂直に、前記第３の面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有し、前記第３の面では前記第３の面の延長面上で隣接した前記第１のテール領域の結晶欠陥密度を超えることはなく、且つ前記第１半導体層の中に前記第３のテール領域に連続するピーク領域が存在しない第２の領域と、
を備えていることを特徴とする半導体装置。
【請求項３】
基体の上に、絶縁膜を介して形成された第１導電型の第１半導体層と、
前記第１半導体層の表面領域に選択的に設けられた前記第１半導体層とｐｎ接合を形成する第２導電型の第２半導体層と電気的に接続された第１電極と、
前記第１半導体層の表面領域に選択的に設けられ、前記第２半導体層と離間した第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層及び前記第４半導体層の表面に接するように設けられた第２電極と、
隣接する前記第４半導体層と前記第１半導体層の間の前記第３半導体層の上のゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記第１半導体層の表面から徐々に増加する再結合中心となる結晶欠陥密度分布の第１のテール領域を有し、前記第２半導体層及び前記第１半導体層の間の前記ｐｎ接合を順方向に流れる電流経路または前記電流経路の近傍であって、且つ前記第１半導体層の中に、前記第１のテール領域から続く増加から減少に転じるピーク領域を有し、且つ、前記第１半導体層の表面に対向する裏面に向かって前記ピーク領域から前記絶縁膜まで続く徐々に減少する結晶欠陥密度分布の第２のテール領域を有し、前記第１半導体層の表面に沿った方向に、選択的に広がりを有する第１の領域と、
前記第１の領域に隣接し、前記第１半導体層の表面に沿った方向に広がり、前記第１半導体層の表面の結晶欠陥密度が、前記第１の領域の表面の結晶欠陥密度を超えることはなく、前記第１半導体層の表面から前記絶縁膜まで、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有する第２の領域と、
を備えていることを特徴とする半導体装置。
【請求項４】
少なくとも、基体の上に形成された第１導電型の第１半導体層と、前記第１半導体層の表面領域に選択的に設けられた前記第１半導体層とｐｎ接合を形成する第２導電型の第２半導体層とが形成されている電力用スイッチング素子を選択的に有する半導体装置において、
前記ｐｎ接合を順方向に流れる電流経路または電流経路近傍に対して、垂直上方に位置する前記第１半導体層の表面に、減速材を配置し、前記第１半導体層の表面上方から、前記電流経路または前記電流経路近傍に結晶欠陥密度分布のピーク領域が来るように、且つ前記電流経路または前記電流経路近傍を外れた前記第１半導体層に結晶欠陥密度分布のピーク領域が存在しないように軽イオンを照射する工程と、
前記減速材を除去する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板の上に形成された第１導電型の第１半導体層の電力用スイッチング素子となる領域の平面周辺部に、前記第１半導体層の表面から距離Ｄ１の深さに底面を有する凹部を形成する工程と、
前記第１半導体層の表面領域に第２導電型の第２半導体層を選択的に形成し、ｐｎ接合を形成する工程と、
前記電力用スイッチング素子の前記ｐｎ接合を順方向に流れる電流経路または電流経路近傍であって且つ前記ｐｎ接合を構成する前記第１半導体層の中の、前記半導体基板の前記第１半導体層に対向する裏面から前記距離Ｄ１より小さい距離Ｄ２の深さに、再結合中心となる結晶欠陥密度分布のピーク領域が来るように、前記第１半導体層の表面から軽イオンを照射する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリアライフタイム制御により特性改善を図る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力用の半導体装置に、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等がある。これらの電力用の半導体装置は、高電圧・大電流化と共に、スイッチングの高速化が要求されることが多い。
【０００３】
ＭＯＳＦＥＴは、寄生ダイオードが内蔵されている。例えば、インダクタンス負荷を有するＤＣ−ＤＣコンバータ用やインバータ用等に、ｎチャネル型ＭＯＳＦＥＴが使用される場合、寄生ダイオードは、順方向に電流を流して、転流用として使用される。寄生ダイオードの逆回復特性を改善するために、電子、Ｈ＋またはＨｅ２＋等の荷電粒子を照射することにより、ｎ型ドリフト層のキャリアライフタイムを短く制御する技術が知られている。つまり、ｎチャネル型ＭＯＳＦＥＴは、寄生ダイオードの順方向に電流が流れてバイポーラ動作をするため、ｎ型ドリフト層に電子及びホールが流れ込むが、電子等の荷電粒子照射により再結合中心となる結晶欠陥が形成されている場合、再結合寿命、すなわちキャリアライフタイムが短縮され、逆回復特性が改善される。
【０００４】
また、ＩＧＢＴは、ターンオフ時、ゲート電極にエミッタ電極に対して負の電圧が印加され、ｎ＋エミッタ層からの電子の流入は止まるが、電子はｎ型ドリフト層（または、ｎ型ベース層等という）内に残る。一方、ホールの大部分はエミッタ電極に流出するものの、一部のホールはｎ型ドリフト層内に残る。残った電子及びホールは、再結合により消滅するので、上述の電子の他、Ｈ＋またはＨｅ２＋等（以降、陽子（プロトン）、重陽子（デューテロン）、ヘリウムイオン等の原子番号（すなわち陽子数）１及び２のイオンを「軽イオン」と記述）を照射することによって、キャリアライフタイムを短く制御することが可能である。
【０００５】
再結合中心と結晶欠陥は次のような関係にある。シリコンのようなバンドギャップが大きい半導体材料は、再結合中心を介して再結合が行われるので、電子と正孔に対しての再結合を効率的に促進するためには、再結合中心をバンドギャップの中央近傍に導入することが理想とされている。そして、軽イオン等を照射し、意図的に結晶欠陥を誘起させることにより、再結合中心がバンドギャップの中央近傍に導入されることが知られている。
【０００６】
結晶欠陥を形成するために、例えば、ＩＧＢＴにおいて、裏面側のコレクタ電極の表面にアルミニウム等の金属のアブゾーバ、更にその表面に開口を形成したステンレス等のマスクを設け、これらを介してヘリウム等の軽イオンを照射し、マスクの微細開口を通過した部分の軽イオン線はｎ−ベース層内に飛程位置が設定されるよう加速エネルギーとアブゾーバの厚さとが調整される製造方法が開示されている（例えば、特許文献１参照。）。
【０００７】
開示されたＩＧＢＴは、マスクを用いて軽イオンを照射することにより、全面照射したものに比較して、特性の改善が見られるものの、加速エネルギー２０ＭｅＶに対して、アブゾーバは３０μｍ厚、マスクは５０μｍ厚が必要であり、マスク開口は半径が１４０μｍ等の構成となり、開口の更なる微細化を図ることや平面的な位置精度をあげることは難しいという問題を有している。つまり、基板面に沿った方向で、耐圧維持が必要な領域には軽イオンを照射せずに、キャリアライフタイム制御が必要な領域には軽イオンの照射を行う等の選択的な照射要求に対して答えることが難しいという問題を有している。
【特許文献１】特許第２９６３２０４号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、結晶欠陥形成領域の平面位置精度を上げることが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１の面及び前記第１の面に平行且つ対向する第２の面を有する第１導電型の第１半導体層と、前記第２の面の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１の面の表面領域に選択的に設けられた複数の第２導電型の第２半導体層と、前記第２半導体層の表面領域に選択的に設けられた第１導電型の第３半導体層と、前記第２半導体層及び前記第３半導体層の表面に接するように設けられた第２電極と、隣接する前記第２半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の面に垂直に、前記第１半導体層、前記第２半導体層、または前記第３半導体層の少なくとも１つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第１のテール領域、前記第１のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第２のテール領域を有し、前記第２半導体層及び前記第１半導体層の間のｐｎ接合を順方向に流れる電流経路を横切り、且つ前記第１半導体層の中に前記ピーク領域を有する前記第１の面に沿った方向に広がった第１の領域と、前記第１の領域に隣接し、前記第１の面に沿った方向に広がり、前記第１の面に垂直に、前記第１乃至第３半導体層のいずれかの表面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有し、表面では隣接した前記第１のテール領域の結晶欠陥密度を超えることはなく、且つ前記第１半導体層の中に前記第３のテール領域に連続するピーク領域が存在しない第２の領域とを備えていることを特徴とする。
【００１０】
本発明の別態様の半導体装置は、第１の面、前記第１の面に平行且つ対向する第２の面、及び前記第１の面から前記第２の面の方向に掘り下げられた前記第１の面に平行な第３の面を有する第１導電型の第１半導体層と、前記第２の面の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１の面の表面領域に選択的に設けられた複数の第２導電型の第２半導体層と、前記第２半導体層の表面領域に選択的に設けられた第１導電型の第３半導体層と、前記第２半導体層及び前記第３半導体層の表面に接するように設けられた第２電極と、隣接する前記第２半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の面に垂直に、前記第１半導体層、前記第２半導体層、または前記第３半導体層の少なくとも１つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第１のテール領域、前記第１のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第２のテール領域を有し、前記第２半導体層及び前記第１半導体層の間のｐｎ接合を順方向に流れる電流経路を横切り、且つ前記第１半導体層の中に前記ピーク領域を有する前記第１の面に沿った方向に広がった第１の領域と、前記第１の領域に隣接し、前記第１の面に沿った方向に広がり、前記第３の面に垂直に、前記第３の面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有し、前記第３の面では前記第３の面の延長面上で隣接した前記第１のテール領域の結晶欠陥密度を超えることはなく、且つ前記第１半導体層の中に前記第３のテール領域に連続するピーク領域が存在しない第２の領域とを備えていることを特徴とする。
【００１１】
本発明の別態様の半導体装置は、基体の上に、絶縁膜を介して形成された第１導電型の第１半導体層と、前記第１半導体層の表面領域に選択的に設けられた前記第１半導体層とｐｎ接合を形成する第２導電型の第２半導体層と電気的に接続された第１電極と、前記第１半導体層の表面領域に選択的に設けられ、前記第２半導体層と離間した第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層の表面に接するように設けられた第２電極と、隣接する前記第４半導体層と前記第１半導体層の間の前記第３半導体層の上のゲート絶縁膜を介して設けられたゲート電極とを有する電力用スイッチング素子と、前記第１半導体層の表面から徐々に増加する再結合中心となる結晶欠陥密度分布の第１のテール領域を有し、前記第２半導体層及び前記第１半導体層の間の前記ｐｎ接合を順方向に流れる電流経路または前記電流経路の近傍であって、且つ前記第１半導体層の中に、前記第１のテール領域から続く増加から減少に転じるピーク領域を有し、且つ、前記第１半導体層の表面に対向する裏面に向かって前記ピーク領域から前記絶縁膜まで続く徐々に減少する結晶欠陥密度分布の第２のテール領域を有し、前記第１半導体層の表面に沿った方向に、選択的に広がりを有する第１の領域と、前記第１の領域に隣接し、前記第１半導体層の表面に沿った方向に広がり、前記第１半導体層の表面の結晶欠陥密度が、前記第１の領域の表面の結晶欠陥密度を超えることはなく、前記第１半導体層の表面から前記絶縁膜まで、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有する第２の領域と、を備えていることを特徴とする。
【００１２】
本発明の別態様の半導体装置の製造方法は、少なくとも、基体の上に形成された第１導電型の第１半導体層と、前記第１半導体層の表面領域に選択的に設けられた前記第１半導体層とｐｎ接合を形成する第２導電型の第２半導体層とが形成されている電力用スイッチング素子を選択的に有する半導体装置において、前記ｐｎ接合を順方向に流れる電流経路または電流経路近傍に対して、垂直上方に位置する前記第１半導体層の表面に、減速材を配置し、前記第１半導体層の表面上方から、前記電流経路または前記電流経路近傍に結晶欠陥密度分布のピーク領域が来るように、且つ前記電流経路または前記電流経路近傍を外れた前記第１半導体層に結晶欠陥密度分布のピーク領域が存在しないように軽イオンを照射する工程と、前記減速材を除去する工程とを備えていることを特徴とする。
【００１３】
本発明の別態様の半導体装置の製造方法は、第１導電型の半導体基板の上に形成された第１導電型の第１半導体層の電力用スイッチング素子となる領域の平面周辺部に、前記第１半導体層の表面から距離Ｄ１の深さに底面を有する凹部を形成する工程と、前記第１半導体層の表面領域に第２導電型の第２半導体層を選択的に形成し、ｐｎ接合を形成する工程と、前記電力用スイッチング素子の前記ｐｎ接合を順方向に流れる電流経路または電流経路近傍であって且つ前記ｐｎ接合を構成する前記第１半導体層の中の、前記半導体基板の前記第１半導体層に対向する裏面から前記距離Ｄ１より小さい距離Ｄ２の深さに、再結合中心となる結晶欠陥密度分布のピーク領域が来るように、前記第１半導体層の表面から軽イオンを照射する工程とを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、結晶欠陥形成領域の平面位置精度を上げることが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、比較例も含めて、同一の構成要素には同一の符号を付している。
【実施例１】
【００１６】
本発明の実施例１に係る半導体装置について、図１乃至図３を参照しながら説明する。図１は半導体装置の構造を模式的に示す断面図である。図２は半導体装置の結晶欠陥密度の分布を模式的に示す図で、図２（ａ）はキャリアライフタイム（以下、ライフタイムという）制御領域、図２（ｂ）はライフタイム非制御領域を示す。図３は半導体装置の製造工程を模式的に示す構造断面図である。
【００１７】
図１に示すように、半導体装置１は、第１導電型の第１半導体層であるｎ型ドリフト層１２と、ｎ型ドリフト層１２の第２の面である裏面にｎ＋型ドレイン層１１を介してｎ型ドリフト層１２と電気的に接続された第１電極であるドレイン電極２９と、ｎ型ドリフト層１２の第１の面である表面の領域に選択的に設けられた複数の第２導電型の第２半導体層であるｐ型ベース層１５と、ｐ型ベース層１５の表面に選択的に設けられた第３半導体層であるｎ＋型ソース層１６と、ｐ型ベース層１５及びｎ＋型ソース層１６の表面に接するように設けられた第２電極であるソース電極２６と、隣接するｐ型ベース層１５間のｎ型ドリフト層１２上にゲート絶縁膜２１を介して設けられたゲート電極２５とを備えたｎチャネル型ＭＯＳＦＥＴを有している。
【００１８】
更に、半導体装置１は、ｐ型ベース層１５及びゲート絶縁膜２１の下（裏面に近い側）の位置のｎ型ドリフト層１２の中に、選択的に、結晶欠陥密度分布のピーク領域（以下、欠陥ピーク領域３１という）を有している。欠陥ピーク領域３１は、深さ方向に一定の幅を有している。なお、欠陥ピーク領域３１は、ｎチャネル型の場合はｎ型ドリフト層１２の中に形成されることが好ましい。ここで、ｎチャネル型ＭＯＳＦＥＴの表面の絶縁膜または保護膜等は図示を省略してある。
【００１９】
半導体装置１の表面及び裏面にほぼ平行で、平面的な広がりを持った欠陥ピーク領域３１が、半導体装置１の表面及び裏面に垂直に延長された領域をライフタイム制御領域６とし、欠陥ピーク領域３１が存在しない同様な領域をライフタイム非制御領域７とする。つまり、半導体装置１を表面に垂直方向から見ると（平面図）、ライフタイム制御領域６とライフタイム非制御領域７に色分けされる。
【００２０】
半導体装置１は、ｐ型ベース層１５及びｎ型ドリフト層１２との境界に寄生ダイオード３３を有している。逆モード動作（ドレインとソースを逆にした逆トランジスタ動作）時、寄生ダイオード３３を順方向に流れる電流経路が、ソース電極２６から、ｐ型ベース層１５、ｎ型ドリフト層１２、ｎ＋型ドレイン層１１、及びドレイン電極２９へ形成される。欠陥ピーク領域３１は、寄生ダイオード３３のｐｎ接合に近接し、ｎ型ドリフト層１２内の逆モード動作時の電流経路上に配設されている。
【００２１】
図２（ａ）に示すように、横軸を深さ、縦軸を結晶欠陥密度として、半導体装置１は、ライフタイム制御領域６の表面、すなわち、軽イオンを照射する側の面（照射面）、からｎ型ドリフト層１２の中の欠陥ピーク領域３１の手前まで、結晶欠陥密度は徐々に増加する第１のテール領域であるテール領域Ｔ１を有する。結晶欠陥密度分布は、テール領域Ｔ１から、欠陥ピーク領域３１に移る。欠陥ピーク領域３１は、両側に結晶欠陥密度が急激に変化する裾を有し、中央部付近にピーク値を有する。結晶欠陥密度は、急激な減少の後、裏面側に徐々に減少する第２のテール領域であるテール領域Ｔ２を有し、軽イオン照射前の結晶欠陥密度（破線）に接近する。なお、軽イオンは、他の実施例を含めて陽子（プロトン）を用いているが、その他に、重陽子（デューテロン）、ヘリウムイオン等の原子番号１及び２を有する元素イオン等を使用可能である。
【００２２】
照射面側のテール領域Ｔ１では、軽イオンを照射する前の結晶欠陥密度に対して、照射面で既に増加位置にあり、その後少しずつ増加して欠陥ピーク領域３１に達する。一方、照射裏面側のテール領域Ｔ２では、欠陥ピーク領域３１を過ぎるとテール領域Ｔ１より急な傾斜で軽イオンを照射する前の結晶欠陥密度に近付く。
【００２３】
欠陥ピーク領域３１は、軽イオン３７が到達する位置、すなわちイオン照射の飛程付近に集中的に誘起され、テール領域Ｔ１及びテール領域Ｔ２の結晶欠陥密度分布は、図２（ａ）に示す傾きを有することが知られている。
【００２４】
欠陥ピーク領域３１の結晶欠陥密度及び深さ方向の広がり（幅）は、軽イオンの種類及び照射時の加速エネルギー（照射エネルギーという）に依存する。照射面側のテール領域Ｔ１の軽イオンを照射する前の結晶欠陥密度に対する増加量及び増加率は、軽イオンの照射エネルギーに依存する。結晶欠陥密度は、同一型及び同一不純物濃度の半導体層にあっては、抵抗率にほぼ対応する。
【００２５】
図２（ｂ）に示すように、半導体装置１は、ライフタイム非制御領域７の照射面（表面）から照射裏面（裏面）まで、軽イオンを照射する前の結晶欠陥密度に対して、結晶欠陥密度は徐々に増加する第３のテール領域であるテール領域Ｔ３を有する。照射面において、テール領域Ｔ３の結晶欠陥密度は、テール領域Ｔ１の結晶欠陥密度より小さい。テール領域Ｔ３は、欠陥ピーク領域に達しない。つまり、シリコン結晶に対する軽イオンの平均飛程は、半導体装置１の裏面の外側に出てしまっている。テール領域Ｔ３の軽イオンを照射する前の結晶欠陥密度に対する増加量及び増加率は、テール領域Ｔ１と同様に、軽イオンの照射エネルギーに依存する。
【００２６】
図２（ａ）、（ｂ）に示す結晶欠陥密度分布は、照射面を半導体装置１の表面としているが、照射面を半導体装置１の裏面とすることは可能で、半導体装置１の裏面から照射する場合も、図２（ａ）、（ｂ）に示す結晶欠陥密度分布とほぼ同様な分布となる。
【００２７】
次に、半導体装置１の製造方法について説明する。半導体装置１のｎチャネル型ＭＯＳＦＥＴ及びその周辺に配置される素子等は、周知の製造工程により作製される。
【００２８】
図３に示すように、欠陥ピーク領域３１をｐ型ベース層１５及びゲート絶縁膜２１の下且つｎ型ドリフト層１２の中に形成するために、ｐ型ベース層１５及びゲート絶縁膜２１の照射面上に、フォトリソグラフィ工程によるパターニングによって、例えば、フォトレジストが、減速膜３５として残されて形成される。なお、減速膜３５の周辺のライフタイム非制御領域７となる表面に、フォトレジストを減速膜３５より薄く残すことは可能である。
【００２９】
その後、減速膜３５及びｎ型ドリフト層等の上方から、ほぼ垂直に、軽イオン３７が照射される。減速膜３５に対応したｐ型ベース層１５及びゲート絶縁膜２１の下に欠陥ピーク領域３１が形成され、ライフタイム制御領域６となる。減速膜３５の周辺部は、結晶欠陥密度分布のテール領域が形成され、ライフタイム非制御領域７となる。
【００３０】
つまり、ライフタイム制御領域６では、減速膜３５を介して軽イオン３７が照射されることで、軽イオン３７の速度が減衰され、ｎ型ドリフト層１２中に軽イオン３７が停止して、欠陥ピーク領域３１が形成される。それに対して、ライフタイム非制御領域７では、減速膜を介さずに直接ドリフト層１２に軽イオン３７が照射されるため、ライフタイム制御領域６のドリフト層１２中よりも深く侵入し、ｎ＋ドレイン層１１の裏面外側に突き抜けて出てしまい、ｎドリフト層１２中には欠陥ピーク領域３１が存在しない。
【００３１】
ここで、軽イオンの種類及び照射エネルギー、減速膜３５の種類及び膜厚、並びにライフタイム非制御領域７の照射方向の厚さ、すなわち、半導体装置１の厚さは、ライフタイム制御領域６の欠陥ピーク領域３１がｎ型ドリフト層１２の中の適する位置に形成され、ライフタイム非制御領域７に欠陥ピーク領域３１が形成されないように設定される。例えば、軽イオン３７にＨ＋（プロトン）を使用した場合、照射エネルギーは概略数ＭｅＶ、ドーズ量は１Ｅ１１〜１Ｅ１２ｃｍ−２、減速膜３５はＡｌの薄板である。
【００３２】
ライフタイム制御領域６は、減速膜３５を通過した軽イオン３７が照射されて、図２（ａ）に示す結晶欠陥密度分布を有し、ライフタイム非制御領域７は、軽イオン３７が直接照射されて、図２（ｂ）に示す結晶欠陥密度分布を有する。軽イオンは、図２に示すように、ピーク値に向かって増加する結晶欠陥密度分布を有する。
【００３３】
減速膜３５は、フォトレジストの他、シリコン系の無機または有機絶縁膜、他の樹脂膜、アルミニウム等の金属膜等が選択可能である。感光性のない膜の場合、フォトリソグラフィ工程によって、例えば、パターニングされたフォトレジストをマスクとして、エッチングして形成される。また、軽イオン３７の減速効果を上げるために、複数種の積層膜、金属等を添加した有機または無機絶縁膜等が選択可能である。
【００３４】
次に、半導体装置１の表面の減速膜３５が湿式またはドライエッチング法により除去され、半導体装置１が完成する。
【００３５】
上述したように、半導体装置１は、表面にほぼ垂直に電流経路を有する縦型の電力用のｎチャネル型ＭＯＳＦＥＴのｐ型ベース層１５及びゲート絶縁膜２１の裏面側に入ったｎ型ドリフト層１２の中に選択的に欠陥ピーク領域３１を有し、ｎチャネル型ＭＯＳＦＥＴに隣接する領域には、欠陥ピーク領域３１に相当する欠陥ピーク領域を有することはない。ｎチャネル型ＭＯＳＦＥＴの表面側の結晶欠陥密度は、ｎチャネル型ＭＯＳＦＥＴに隣接する領域の表面側の結晶欠陥密度より高めに推移するが、欠陥ピーク領域３１の結晶欠陥密度より極めて小さい。
【００３６】
その結果、電力用のｎチャネル型ＭＯＳＦＥＴは、寄生ダイオード３３を順方向に流れる電流経路に再結合中心が形成されて、ライフタイムを短縮して、半導体装置１は、高速動作が可能となる。
【００３７】
その上、半導体装置１は、再結合中心の平面的な位置が、フォトリソグラフィ法によるパターニングによって形成された減速膜３５に基づいて決められるので、ｐ型ベース層１５の位置に対する欠陥ピーク領域３１の平面位置、すなわち再結合中心の位置を、精度良く且つ再現性良く形成できる。その結果、ライフタイムを制御する領域にのみ再結合中心が形成され、その周辺の、耐圧を維持したい領域には再結合中心の欠陥ピーク領域が形成されず、耐圧の低下を抑制可能となる。特に、耐圧の低下をもたらす可能性の高いｎチャネル型ＭＯＳＦＥＴに隣接する領域のｎ型ドリフト層１２のｎ＋型ドレイン層１１寄りの領域において、再結合中心の急激な増加がなく、耐圧の低下が抑制される。
【００３８】
また、上記実施例は、ライフタイム非制御領域７に欠陥ピーク領域３１が形成されないように設定される例であるが、ライフタイム非制御領域７において、例えば、欠陥ピーク領域３１がｎ＋型ドレイン層１１の中にすっぽり納まるような分布を取ることは可能である。この場合は、ｎ型ドリフト層１２のｎ＋型ドレイン層１１寄りの領域に再結合中心の増加領域がないので、耐圧の低下が抑制される。
【実施例２】
【００３９】
本発明の実施例２に係る半導体装置について、図４及び図５を参照しながら説明する。図４は半導体装置の構造を模式的に示す断面図である。図５は半導体装置の製造工程を模式的に示す構造断面図である。実施例１の半導体装置１とは、ライフタイム非制御領域が掘り込まれて凹部となっていることが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４０】
図４に示すように、半導体装置２は、実施例１のライフタイム非制御領域７に相当するライフタイム非制御領域８が、ライフタイム制御領域６に隣接して配置され、ライフタイム非制御領域８は、ライフタイム制御領域６の表面に対して、距離Ｄ１だけ下がった、つまり、裏面側に近付いた位置に表面を有する凹部９となっている。ライフタイム制御領域６に配設されている電力用のｎチャネル型ＭＯＳＦＥＴは、実施例１の縦型のｎチャネル型ＭＯＳＦＥＴと同様な構成である。
【００４１】
半導体装置２の製造方法について説明する。図５に示すように、欠陥ピーク領域３２をｎ型ドリフト層１２の中に形成する必要があるライフタイム制御領域６の半導体基板１１の裏面と、欠陥ピーク領域３２（ピーク値位置）との間の距離Ｄ２は、ライフタイム制御領域６のｎ型ドリフト層１２の表面に対するライフタイム非制御領域８の表面の距離Ｄ１、つまり凹部９の深さ、より小さく（Ｄ２＜Ｄ１）設定されている。凹部９は、フォトリソグラフィ法によるパターニングによって形成されたマスク膜（図示略）に基づいて平面的な位置が決められて、距離Ｄ１は、ＲＩＥ（Reactive Ion Etching）法または研磨／研削法等により形成される。ライフタイム制御領域６は、フォトリソグラフィ法の精度を有している。なお、凹部９の形成は、ｎチャネル型ＭＯＳＦＥＴを形成する前でもよいし、また、ｎチャネル型ＭＯＳＦＥＴを形成した後とすることも可能である。
【００４２】
次に、ライフタイム制御領域６及びライフタイム非制御領域８の表面上方から、ほぼ垂直に、軽イオン３８が照射される。ライフタイム制御領域６の欠陥ピーク領域３２が、ｐ型ベース層１５及びゲート絶縁膜２１の下且つｎ型ドリフト層１２の中に形成される。ライフタイム非制御領域８には、結晶欠陥密度分布のテール領域が形成される。
【００４３】
ここで、軽イオン３８の照射エネルギーは、減速膜等を通過させる必要がないので、実施例１の軽イオン３７の照射エネルギーより小さい。ライフタイム制御領域６では、実施例１と同様な位置に欠陥ピーク領域３２が形成され、ライフタイム非制御領域８では、欠陥ピーク領域３２に相当する欠陥ピーク領域を有することはない。
【００４４】
その結果、半導体装置２は、実施例１の半導体装置１が有する効果を同様に有している。その上、半導体装置２は、ライフタイム非制御領域８の耐圧の低下をもたらす可能性の高いｎチャネル型ＭＯＳＦＥＴに隣接する領域のｎ型ドリフト層１２のｎ＋型ドレイン層１１寄りの領域において、軽イオン３７の照射エネルギーがより小さい分、結晶欠陥密度をより低く維持できるので、耐圧の低下をより少なくすることが可能である。
【実施例３】
【００４５】
本発明の実施例３に係る半導体装置について、図６及び図７を参照しながら説明する。図６は半導体装置の構造を模式的に示す断面図である。図７は半導体装置の製造工程を模式的に示す構造断面図である。実施例１の半導体装置１とは、ＳＯＩ（Silicon on Insulator）基板上の集積回路に適用された電力用スイッチング素子であることが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４６】
図６に示すように、半導体装置３は、基体である半導体基板６１の上に、絶縁膜である埋込絶縁膜６３を介して形成された第１導電型の第１半導体層であるｎ型ドリフト層６５と、ｎ型ドリフト層６５の表面領域に選択的に設けられた第２導電型の第２半導体層であるｐ＋型コレクタ層７４と電気的に接続された第１電極であるコレクタ電極８５と、ｎ型ドリフト層６５の表面領域に選択的に設けられ、ｐ＋型コレクタ層７４と離間した第３半導体層であるｐ型ベース層７１と、ｐ型ベース層７１の表面に選択的に設けられた第４半導体層であるｎ＋型エミッタ層７３と、ｐ型ベース層７１及びｎ＋型エミッタ層７３の表面に接するように設けられた第２電極であるエミッタ電極８３と、隣接するｎ＋型エミッタ層７３とｎ型ドリフト層６５の間のｐ型ベース層７１の上のゲート絶縁膜８１を介して設けられたゲート電極８７とを有するＩＧＢＴを有している。また、ｐ＋型コレクタ層７４に接して、ｎ型ドリフト層６５の中にｎ＋型バッファ層７２が配設されているが、ｎ＋型バッファ層７２はなくてもよい。
【００４７】
更に、半導体装置３は、ｎ型ドリフト層６５の表面に沿った方向に選択的に広がりを有する第１の領域であるライフタイム制御領域９８を備えている。ライフタイム制御領域９８は、ｎ型ドリフト層６５の表面から徐々に増加する再結合中心となる結晶欠陥密度分布の第１のテール領域であるテール領域Ｔ５を有し、ｐ＋型コレクタ層７４及びｎ型ドリフト層６５の中のｎ＋型バッファ層７２間のｐｎ接合を順方向に流れる電流経路またはこの電流経路の近傍であって且つｐｎ接合の近傍のｎ型ドリフト層６５内に、テール領域Ｔ５から続く増加から減少に転じる欠陥ピーク領域９１を選択的に有し、且つ、ｎ型ドリフト層６５の表面に対向する裏面に向かって欠陥ピーク領域９１から埋込絶縁膜６３まで続く徐々に減少する結晶欠陥密度分布の第２のテール領域であるテール領域Ｔ６を有する。欠陥ピーク領域９１は、ｐ＋型コレクタ層７４とｎ＋型バッファ層７２間のｐｎ接合にかかることはなく、ｎ＋型バッファ層７２にかかることは差し支えない。
【００４８】
また、半導体装置３は、ｎ型ドリフト層６５の表面に沿った方向に選択的に広がりを有する第２の領域であるライフタイム非制御領域９９を備えている。ライフタイム非制御領域９９は、ライフタイム制御領域９８に隣接し、ｎ型ドリフト層６５の表面から埋込絶縁膜６３まで、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域であるテール領域Ｔ７を有する。
【００４９】
また、半導体装置３は、表面から埋込絶縁膜６３に達する素子分離絶縁膜６８及び隣接する２枚の素子分離絶縁膜６８の間に埋め込まれた埋込ポリシリコン６９からなる素子分離領域を有している。素子分離絶縁膜６８を介して分離されたＩＧＢＴに隣接する領域には、別のトランジスタ等の素子が形成されている。
【００５０】
半導体装置３は、テール領域Ｔ５、Ｔ６、Ｔ７、及び欠陥ピーク領域９１の結晶欠陥密度分布は、実施例１のテール領域Ｔ１、Ｔ２、Ｔ３、及び欠陥ピーク領域３１の結晶欠陥密度分布と同様な傾向を有している。
【００５１】
次に、半導体装置３の製造方法について説明する。半導体装置３のＩＧＢＴ及びその周辺に配置される素子等は、周知の製造工程により作製される。
【００５２】
図７に示すように、欠陥ピーク領域９１をｎ型ドリフト層６５の中に形成する必要があるライフタイム制御領域９８の表面にのみ、フォトリソグラフィ法によるパターニングによって、例えば、フォトレジストが、減速膜９３として残されて形成される。ライフタイム非制御領域９９の表面には、フォトレジストが形成されない。
【００５３】
ライフタイム制御領域９８上の減速膜９３及びライフタイム非制御領域９９の表面上方から、ほぼ垂直に、軽イオン９５が照射される。軽イオンの種類及び照射エネルギー、減速膜９３の種類及び膜厚、及びライフタイム非制御領域９９のｎ型ドリフト層６５の厚さ、すなわち、ｎ型ドリフト層６５の埋込絶縁膜６３に達するまでの深さは、ライフタイム制御領域９８の欠陥ピーク領域９１がｎ型ドリフト層６５の中の適する位置、すなわち、ｐ＋型コレクタ層７４の側部下方のｎ＋型バッファ層７２及びｎ型ドリフト層６５の中に形成され、且つライフタイム非制御領域９９の欠陥ピーク領域９１がｎ型ドリフト層６５の外の半導体基板６１の中に形成されるように設定される。なお、ライフタイム非制御領域９９は、軽イオン９５が半導体基板６１の裏面外側に突き抜けて出てしまい、半導体基板６１の中には欠陥ピーク領域９１が存在しなくても差し支えない。
【００５４】
上述したように、半導体装置３は、ｐ＋型コレクタ層７４とｎ＋型バッファ層７２との間のｐｎ接合の近傍、このｐｎ接合を順方向に流れるコレクタ電極８５とエミッタ電極８３を結ぶ電流経路またはこの電流経路の近傍に、欠陥ピーク領域９１を有している。半導体装置３は、ライフタイム非制御領域９９に、テール領域Ｔ７及び埋込絶縁膜６３より裏面側に欠陥ピーク領域９１を有している。
【００５５】
その結果、ＩＧＢＴは、ｐｎ接合を順方向に流れる電流経路に再結合中心が形成されて、ライフタイムを短縮して、半導体装置３は、高速動作が可能となる。横型のＩＧＢＴは、欠陥ピーク領域９１の平面位置が、フォトリソグラフィ法によるパターニングされた減速膜９３により決められるので、平面精度及び再現性のよい再結合中心が形成される。半導体装置３は、ライフタイム非制御領域９９において、再結合中心が低い密度で維持されるので、ライフタイム非制御領域９９の耐圧の低下等を抑制可能となる。
【００５６】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５７】
例えば、実施例１、２を電力用の縦型のｎチャネルＭＯＳＦＥＴ、及び実施例３を横型のＩＧＢＴを例として示したが、ライフタイム短縮制御が必要な他の構成の素子、すなわち、横型または縦型の素子、また、別の種類の素子、例えば、ダイオード等を実施例１乃至３に適用することは可能である。
【００５８】
また、実施例はｎチャネル型の電力用スイッチング素子に適用する例を示したが、ｐチャネル型の電力用スイッチング素子にも同様に適用することは可能である。
【００５９】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１の面及び前記第１の面に平行且つ対向する第２の面を有する第１導電型の第１半導体層と、前記第２の面の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１の面の表面領域に選択的に設けられた複数の第２導電型の第２半導体層と、前記第２半導体層の表面領域に選択的に設けられた第１導電型の第３半導体層と、前記第２半導体層及び前記第３半導体層の表面に接するように設けられた第２電極と、隣接する前記第２半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の面に垂直に、前記第１半導体層、前記第２半導体層、または前記第３半導体層の少なくとも１つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第１のテール領域、前記第１のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第２のテール領域を有し、前記第２半導体層及び前記第１半導体層の間のｐｎ接合を順方向に流れる電流経路を横切り、且つ前記第１半導体層の中に前記ピーク領域を有する前記第１の面に沿った方向に広がった第１の領域と、前記第１の領域に隣接し、前記第１の面に沿った方向に広がり、前記第１の面に垂直に、前記第１乃至第３半導体層のいずれかの表面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第３のテール領域を有し、表面では隣接した前記第１のテール領域の結晶欠陥密度を超えることはなく、且つ前記第１半導体層の中に前記第３のテール領域に連続するピーク領域が存在しない第２の領域とを備えている半導体装置。
【００６０】
（付記２）  再結合中心となる前記結晶欠陥は、原子番号１及び２を有する軽イオン照射により形成される付記１に記載の半導体装置。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の実施例１に係る半導体装置の結晶欠陥密度の分布を模式的に示す図で、図２（ａ）はライフタイム制御領域、図２（ｂ）はライフタイム非制御領域。
【図３】本発明の実施例１に係る半導体装置の製造工程を模式的に示す構造断面図。
【図４】本発明の実施例２に係る半導体装置の構造を模式的に示す断面図。
【図５】本発明の実施例２に係る半導体装置の製造工程を模式的に示す構造断面図。
【図６】本発明の実施例３に係る半導体装置の構造を模式的に示す断面図。
【図７】本発明の実施例３に係る半導体装置の製造工程を模式的に示す構造断面図。
【符号の説明】
【００６２】
１、２、３  半導体装置
６、９８  ライフタイム制御領域
７、８、９９  ライフタイム非制御領域
９  凹部
１１  ｎ＋型ドレイン層
１２、６５  ｎ型ドリフト層
１５、７１  ｐ型ベース層
１６  ｎ＋型ソース層
２１、８１  ゲート絶縁膜
２５、８７  ゲート電極
２６  ソース電極
２９  ドレイン電極
３１、３２、９１  欠陥ピーク領域
３３  寄生ダイオード
３５、９３  減速膜
３７、３８、９５  軽イオン
６１  半導体基板
６３  埋込絶縁膜
６８  素子分離絶縁膜
６９  埋込ポリシリコン
７２  ｎ＋型バッファ層
７３  ｎ＋型エミッタ層
７４  ｐ＋型コレクタ層
８３  エミッタ電極
８５  コレクタ電極
Ｃ  コレクタ
Ｄ  ドレイン
Ｅ  エミッタ
Ｇ  ゲート
Ｓ  ソース
Ｄ１、Ｄ２  距離
Ｔ１、Ｔ２、Ｔ３、Ｔ５、Ｔ６、Ｔ７  テール領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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