(57)【要約】【課題】  静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法を提供すること。【解決手段】  設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板内に形成され第１及び第２のシリコン制御整流器（ＳＣＲ）を含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。【選択図】      図４
2010153798.tif 000002
【特許請求の範囲】
【請求項１】
二方向性電気放電（ＥＳＤ）構造体であって、
基板内に形成された第１及び第２のシリコン制御整流器（ＳＣＲ）を含み、前記第１及び前記第２のＳＣＲは各々、前記第１及び前記第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む、構造体。
【請求項２】
前記少なくとも１つの共有される構成要素は、ＮＰＮコレクタを含む、請求項１に記載の構造体。
【請求項３】
前記少なくとも１つの共有される構成要素は、トリガ・ネットワークをさらに含む、請求項２に記載の構造体。
【請求項４】
前記少なくとも１つの共有される構成要素は、ＰＮＰベースを含む、請求項１に記載の構造体。
【請求項５】
前記少なくとも１つの共有される構成要素は、トリガ・ネットワークをさらに含む、請求項４に記載の構造体。
【請求項６】
前記少なくとも１つの共有される構成要素は、ＮＰＮエミッタを含む、請求項１に記載の構造体。
【請求項７】
前記少なくとも１つの共有される構成要素は、トリガ・ネットワークをさらに含む、請求項６に記載の構造体。
【請求項８】
前記少なくとも１つの共有される構成要素は、トリガ・ネットワークを含む、請求項１に記載の構造体。
【請求項９】
前記少なくとも１つの共有される構成要素は、Ｎ＋エミッタ及び前記基板を含む、請求項１に記載の構造体。
【請求項１０】
前記少なくとも１つの共有される構成要素は、Ｎ型ウェル及び前記基板を含む、請求項１に記載の構造体。
【請求項１１】
活性領域間に少なくとも１つの分離形成部を含み、
前記少なくとも１つの分離形成部が、シャロー・トレンチ分離（ＳＴＩ）、ポリシリコン層及びフィールド酸化膜のうちの少なくとも１つを含む、
請求項１に記載の構造体。
【請求項１２】
前記構造体の活性領域間の前記少なくとも１つの分離形成部が、前記構造体の各活性領域間の分離形成部を含む、請求項１１に記載の構造体。
【請求項１３】
ダイオード・ストリング・ネットワーク、及び
前記構造体の各活性領域間の分離形成部
をさらに含み、
前記少なくとも１つの共有される構成要素が、ＮＰＮコレクタ、ＰＮＰベース、ＮＰＮエミッタ及び前記ダイオード・ストリング・ネットワークのうちの少なくとも１つを含み、かつ前記少なくとも１つの共有される構成要素が、Ｎ型ウェル、Ｎ＋領域及び基板のうちの少なくとも１つを含み、
前記少なくとも１つの分離形成部が、シャロー・トレンチ分離（ＳＴＩ）、ポリシリコン層及びフィールド酸化膜のうちの少なくとも１つを含む、
請求項１に記載の構造体。
【請求項１４】
基板内に第１及び第２のシリコン制御整流器（ＳＣＲ）を形成するステップを含み、前記第１及び前記第２のＳＣＲが各々、前記第１及び前記第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む、方法。
【請求項１５】
前記少なくとも１つの共有される構成要素は、ＮＰＮコレクタ、ＰＮＰベース、ＮＰＮエミッタ及びトリガ・ネットワークのうちの少なくとも１つを含む、請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つの共有される構成要素は、Ｎ型ウェル、Ｎ＋領域及び基板のうちの少なくとも１つを含む、請求項１４に記載の方法。
【請求項１７】
集積回路の設計、製造、又は試験のために機械可読媒体内で具現化される設計構造体であって、
基板内に形成される第１及び第２のシリコン制御整流器（ＳＣＲ）を含み、前記第１及び第２のＳＣＲは各々、前記第１及び前記第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む、設計構造体。
【請求項１８】
前記設計構造体がネットリストを含む、請求項１７に記載の設計構造体。
【請求項１９】
前記設計構造体が、集積回路のレイアウトデータの交換に用いられるデータ形式で記憶媒体上に存在する、請求項１７に記載の設計構造体。
【請求項２０】
前記設計構造体が、プログラム可能ゲートアレイ内に存在する、請求項１７に記載の設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に回路を製造するための設計構造体及び方法に関し、より詳
細には、静電気放電（ＥＳＤ：electrostatic discharge）シリコン制御整流器（ＳＣＲ:siliconcontrolled rectifier）構造体のための設計構造体及び方法に関する。
【背景技術】
【０００２】
ＥＳＤ事象は、短時間の間に大量の電流が集積回路（ＩＣ）に供給される、電流（正又は負）の放電現象のことを指す。大電流は、人体などの種々の供給源から蓄積されることがある。ＥＳＤ事象は、通常、高電圧（典型的には数キロボルト）の放電から生じ、高電流（数アンペア）の、短時間（典型的には１ナノ秒から１０００ナノ秒まで）のパルスをもたらす。ＥＳＤ事象はＩＣ内で、実例として、そのＩＣのリードに接触した人間によって、又はＩＣの他のリードに放電中の充電された機械によって、発生する。集積回路を製品内に組み込む際に、これらの静電気放電がＩＣを破壊することがあり、そのため製品に対して費用のかかる修理が必要となるが、これは、そのＩＣが被るかもしれない静電気放電を散逸させるための機構を備えていれば回避することができたはずである。
【０００３】
ＩＣの製造者及びユーザは、ＥＳＤを回避するために予防措置を講じなければならない。例えば、ＥＳＤの防止をデバイス自体の一部とすることができ、これは、デバイスの入力ピン及び出力ピンのための特別な設計技術を含むことができる。さらに、外部保護構成要素を回路レイアウトと共に用いることもできる。ＩＣをＥＳＤ事象から保護するために、シリコン制御整流器（ＳＣＲ）を含む多くのスキームが実施されている。ＳＣＲは、高電流に耐え、ＳＣＲの両側の電圧を低レベルに維持することができ、ＥＳＤ事象に関連する高電流放電をバイパスするために実装することができる。
【０００４】
このように、ＳＣＲデバイスは、高速差動入出力（ＩＯ）にふさわしいＥＳＤソリューションである。例えば、ＳＣＲは、典型的には、ダイオードと比べて低い容量性負荷を提供する。その上、ＳＣＲは、ストリング・ダイオード（string diode）と比べて優れたＥＳＤ保護を提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高速差動ＩＯのためにＳＣＲを用いる場合、サイズの制約もまた問題になり得る。例えば、差動パッド上の２つの個別のダイオード・トリガＳＣＲは、デバイス上で大きな面積を占める。対照的に、コンパクトなＳＣＲは、２つの個別ＳＣＲよりも、占める面積を４０パーセント少なくさせる。
【０００６】
従って、当該分野において、上記のような欠点及び制限を克服する必要性が存在している。
【課題を解決するための手段】
【０００７】
本発明の第１の態様において、二方向性静電気放電（ＥＳＤ）構造体は、基板と、基板内に形成された第１及び第２のシリコン制御整流器（ＳＣＲ）とを含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。
【０００８】
本発明の付加的な態様において、本方法は、基板を形成すること、及び基板内に第１及び第２のシリコン制御整流器（ＳＣＲ）を形成することを含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。
【０００９】
本発明のさらなる態様において、ダイオード・トリガ（diode-triggered）デュアル・シリコン制御整流器（ＳＣＲ）静電気放電（ＥＳＤ）構造体は、基板と、ダイオード・ストリング・トリガ・ネットワークとを含む。その上、構造体は、基板内に形成された第１及び第２のシリコン制御整流器（ＳＣＲ）を含み、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。さらに、共有される少なくとも１つの構成要素は、ＮＰＮコレクタ、ＰＮＰベース及びダイオード・ストリング・トリガ・ネットワークのうちの少なくとも１つを含む。
【００１０】
本発明の付加的な態様において、設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板と、基板内に形成される第１及び第２のシリコン制御整流器（ＳＣＲ）とを含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。
【００１１】
本発明は、本発明の例示的な実施形態の非限定的な例として、言及される複数の図面を参照して、以下の詳細な説明において記載される。
【図面の簡単な説明】
【００１２】
【図１】差動ドライバの２つの出力パッドのような２つのパッドを備えた集積回路のための、ＳＣＲ動作可能ＥＳＤ保護デバイスを示す。
【図２】本発明の１つの態様による、差動ドライバのための二方向性ＳＣＲ動作可能ＥＳＤ保護デバイスの概略図を示す。
【図３】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体の例示的な回路図を示す。
【図４】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体の例示的な断面図を示す。
【図５】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体のさらなる例示的な断面図を示す。
【図６】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体のさらなる例示的な断面図を示す。
【図７】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体のさらなる例示的な回路図を示す。
【図８】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体のさらなる例示的な断面図を示す。
【図９】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体のさらなる例示的な回路図を示す。
【図１０】本発明の１つの態様による、ダイオード・トリガ・デュアルＳＣＲ構造体のさらなる例示的な断面図を示す。
【図１１】本発明の１つの態様による図４に示される最終構造体を形成するためのプロセスステップを示す。
【図１２】本発明の１つの態様による図４に示される最終構造体を形成するためのプロセスステップを示す。
【図１３】本発明の１つの態様による図４に示される最終構造体を形成するためのプロセスステップを示す。
【図１４】本発明の１つの態様による図４に示される最終構造体を形成するためのプロセスステップを示す。
【図１５】本発明の１つの態様による図４に示される最終構造体を形成するためのプロセスステップを示す。
【図１６】半導体設計、製造、及び／又は試験で用いられる設計プロセスの流れ図を示す。
【発明を実施するための形態】
【００１３】
本発明は、一般に、回路を製造するための設計構造体及び方法に関し、より詳細には、静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法に関する。本発明を実施することによって、ＳＣＲ構造体の配置のために必要なデバイスの面積を最小化すると同時に、差動ドライバ／レシーバ回路の２つのＩ／Ｏパッドのようないずれかの２つのパッドの保護のためにＥＳＲ  ＳＣＲを用いることができる。その上、ＳＣＲ構造体は、非常に低い容量性負荷及びロバストなＥＳＤ性能、例えば、低い保持電流及びスケーラブルなオン抵抗を提供する。以下の説明において、差動ドライバ／レシーバ回路が本発明の実施の例として用いられるが、本発明は他の実施も意図しており、差動ドライバ／レシーバ回路に限定されるものではない。
【００１４】
図１は、差動ドライバ（又はレシーバ）のためのＳＣＲ動作可能（SCR enabled）ＥＳＤ保護デバイスを含む回路１００の回路図を示す。差動入力／出力回路、例えば差動ドライバ又はレシーバ回路は、２つのパッドからの差動入力を用い、２つのパッド間の電位差が内部コア回路に伝達される。より詳細には、図１は、差動パッドＰａｄＰ１１５（例えば、正の出力パッド）と差動パッドＰａｄＮ１２０（例えば、負の出力パッド）との間に接続された差動ドライバ（又はレシーバ）１０５を示す。さらに、ＳＣＲ１１０が、差動ドライバ（又はレシーバ）１０５と差動パッドＰａｄＰ１１５及びＰａｄＮ１２０の各々との間に接続されている。理解されるように、ＥＳＤ事象の際には、ＳＣＲ１１０はＥＳＤ電流を接地へと分路して、差動ドライバ（又はレシーバ）１０５を保護する。しかしながら、図１の差動ドライバのための従来のＳＣＲ動作可能ＥＳＤ保護では、２つの完全に個別のＳＣＲデバイスが使用されるので、より大きなデバイス面積が必要とされる。
【００１５】
図２は、本発明の１つの態様による、差動ドライバのためのＳＣＲ  ＥＳＤ保護デバイス２００の回路図を示す。図２に示されるように、差動ドライバ（又はレシーバ）２０５は、差動パッドＰａｄＰ２１５（例えば、正の出力パッド）と差動パッドＰａｄＮ２２０（例えば、負の出力パッド）との間に接続される。さらに、ＳＣＲを含む二方向性ＥＳＤ保護構造体２１０が、差動ドライバ（又はレシーバ）２０５からのラインと差動パッドＰａｄＰ２１５及びＰａｄＮ２２０の各々との間に接続される。このようにして、図２に示されるように、デュアルＳＣＲデバイスを含む単一の二方向性構造体２１０をＥＳＤ保護デバイスとして用いることができ、これが必要とするのはより小さいデバイス面積である。理解されるように、典型的には、差動パッド２１５と２２０とは互いに近接している。
【００１６】
ＥＳＤ事象が生じると、デュアルＳＣＲデバイス２００は、ＥＳＤの間の放電電流を、二方向性ＳＣＲ２１０を通じて、接地へと向け、保護される差動ドライバ（又はレシーバ）２０５から遠ざける方向に向ける。より詳細には、作動中に、通常の「オフ」状態では、二方向性ＳＣＲ２１０は、漏れ電流へと流れる電流の流れを制限する。例えば、アノードからＮ体に対する電圧又はＰ体からカソードに対する電圧が特定の閾値を超えたとき、二方向性ＳＣＲ２１０は「オン」になり、電流を接地へと導通させる。二方向性ＳＣＲ２１０は、トリガ電流が除去された後でも、二方向性ＳＣＲ２１０を通って流れる電流が保持電流を上回っている限りは「オン」のままである。それゆえ、この方法により、二方向性ＳＣＲ２１０は、例えばＥＳＤ事象からの電流を、保護されているデバイス、例えば差動ドライバ（又はレシーバ）２０５から遠ざける方向に向け直し、保護されるデバイスがＥＳＤによって損傷を受けないように電流を接地に分路することができる。
【００１７】
図３は、本発明の１つの態様によるダイオード・トリガ・デュアルＳＣＲデバイス３００の回路図である。図３に示されるように、ダイオード・トリガ・デュアルＳＣＲは、第１のＰＮＰトランジスタ３２５と、第２のＰＮＰトランジスタ３３０（Ｑ２）と、ＮＰＮトランジスタ３３５（Ｑ３）とを含む。さらに、ダイオード・トリガ・デュアルＳＣＲデバイス３００は、例えば複数のＰＮＰトランジスタを含む、トリガ・ダイオード・ネットワーク３４０を含む。図３に示されるように、第１のＳＣＲは、第１のＰＮＰトランジスタ３２５（Ｑ１））とＮＰＮトランジスタ３３５（Ｑ３）から形成され、第２のＳＣＲは第２のＰＮＰトランジスタ３３０（Ｑ２）とＮＰＮトランジスタ３３５（Ｑ３）から形成される。
【００１８】
図４は、本発明の１つの態様による図３のダイオード・トリガ・デュアルＳＣＲデバイスの回路図３００の例示的なデュアルＳＣＲの断面図４００を示す。図４に示されるように、デュアルＳＣＲ構造体４００は、軽度にドープされた、例えばＰ型基板４０５内に形成される。第１のＳＣＲ４６０は、基板４０５内に形成されたＮ型ウェル４２５を含む。さらに、Ｎ＋領域４５５及びＰ＋領域４４０がＮ型ウェル４２５内に形成され、Ｎ＋領域４５０がＰ型基板４０５内に形成される。当業者には理解されるように、Ｐ＋領域４４０（エミッタ）、Ｎ型ウェル４２５（ベース）及びＰ型基板４０５（コレクタ）が第１のＳＣＲのＰＮＰトランジスタを形成し、Ｎ＋領域４５０（エミッタ）、Ｐ型基板４０５（ベース）及びＮ型ウェル４２５（コレクタ）が第１のＳＣＲのＮＰＮトランジスタを形成する。それゆえ、ＮＰＮトランジスタとＰＮＰトランジスタが一緒になって、ＳＣＲ４６０のＰＮＰＮ構造体を形成する。
【００１９】
さらに、第２のＳＣＲ４６５は、基板４０５内に形成されたＮ型ウェル４３０を含む。その上、Ｎ＋領域４５７及びＰ＋領域４４５が、Ｎ型ウェル４３０内に形成される。当業者には理解されるように、Ｐ＋領域４４５（エミッタ）、Ｎ型ウェル４３０（ベース）及びＰ型基板４０５（コレクタ）が、第２のＳＣＲ４６５のＰＮＰトランジスタを形成し、Ｎ＋領域４５０（エミッタ）、Ｐ型基板４０５（ベース）及びＮ型ウェル４３０（コレクタ）が、第２のＳＣＲ４６５のＮＰＮトランジスタを形成する。それゆえ、ＮＰＮトランジスタとＰＮＰトランジスタが一緒になって、ＳＣＲ４６５のＰＮＰＮ構造体を形成する。
【００２０】
ＳＣＲ４６０及び４６５をトリガするために、ダイオード・ストリング４３５もまたＰ型基板４０５内に形成される。図４に示されるように、第１のＳＣＲ４６０及び第２のＳＣＲ４６５は、両方ともダイオード・ストリング４３５に電気的に接続される。さらに、シャロー・トレンチ分離（ＳＴＩ）４９０を複数のＰ＋領域とＮ＋領域の各々の間に従来の方法で形成して、隣接する領域を互いに電気的に分離することができる。すなわち、ＳＴＩ４９０は、シリコン膜層の中にトレンチを局所的にエッチングすることによって設けられる。詳細には、特定の領域内にトレンチをエッチングし、絶縁体材料、例えば二酸化シリコン（ＳｉＯ２）を例として堆積し、次に表面を平坦化する。シリコン層のうちＳＴＩ絶縁体材料によって充填されていない部分を利用して、その中に活性なトランジスタ及びデバイスが形成される活性領域が配置される。典型的には、ＳＴＩ４９０は、高度なドーピングを受けることになる領域を分離するために用いられる。高ドープ領域は、ＳＣＲの動作に対して有益な、当該分野で公知のその他の技術によって分離することもできる。
【００２１】
従って、図４の実施形態で示されるように、第１のＳＣＲ４６０と第２のＳＣＲ４６５は、各々それ自体のＰ＋領域及びＮ型ウェルをそれぞれ有するが、第１のＳＣＲ４６０と第２のＳＣＲ４６５は各々、同じＮ＋領域４５０（エミッタ）及び同じＰ型基板４０５（ベース）を共有する。さらに、第１のＳＣＲ４６０及び第２のＳＣＲ４６５は各々、ダイオード・ストリング４３５を共有する。従って、図４の例示的な実施形態では、共通構成要素を共有することによって、より少ないデバイス・スペースを使用するＳＣＲレイアウトを得ることができる。
【００２２】
図５は、本発明によるポリシリコン結合ＳＣＲを備えたダイオード・トリガ・デュアルＳＣＲデバイス５００の断面図を示す。図５の実施形態は図４の実施形態と同様であるが、ＳＣＲの隣接するＰ＋及びＮ＋領域は、ポリシリコンを用いて電気的に分離される。さらに、ダイオード・トリガ５３５は、図５において（図４と同様に）ＳＴＩを有するものとして示されているが、本発明は、トリガ・ダイオード５３５がＳＴＩであってもよく、又はポリシリコン結合であってもよいことを意図していることを理解されたい。
【００２３】
図６は、本発明の１つの態様によるフィールド酸化膜結合ＳＣＲを備えたダイオード・トリガ・デュアルＳＣＲ６００の断面図を示す。図６の実施形態は図４の実施形態と同様であるが、ＳＣＲの隣接するＰ＋及びＮ＋領域並びにトリガ・ダイオードは、フィールド酸化膜を用いて電気的に分離される。さらに、ダイオード・トリガ６３５は、図６においてフィールド酸化膜を有するものとして示されているが、本発明は、トリガ・ダイオード６３５がＳＴＩであってもよく、又はポリシリコン結合であってもよいことを意図していることを理解されたい。
【００２４】
図７は、本発明の１つの態様によるダイオード・トリガ・デュアルＳＣＲデバイス７００の回路図である。図７に示されるように、ダイオード・トリガ・デュアルＳＣＲデバイス７００は、ＰＮＰトランジスタ７２５（Ｑ１）及びＮＰＮトランジスタ７３５（Ｑ３）を含む。さらに、ダイオード・トリガ・デュアルＳＣＲデバイス７００は、例えば複数のＰＮＰトランジスタを含む、トリガ・ダイオード・ネットワーク７４０を含む。また、ダイオード・トリガ・デュアルＳＣＲデバイス７００は、差動パッドであるＰａｄＰ７１５及びＰａｄＮ７２０を含む。
【００２５】
図８は、本発明の１つの態様による図７のダイオード・トリガ・デュアルＳＣＲデバイスの回路図の例示的な断面図８００を示す。図８に示されるように、デュアルＳＣＲ構造体８００は、軽度にドープされた、例えばＰ型基板８０５内に形成される。第１のＳＣＲ８６０は、基板８０５内に形成されたＮ型ウェル８２５を含む。さらに、Ｎ＋領域８５５及びＰ＋領域８４０がＮ型ウェル８２５内に形成され、Ｎ＋領域８５０がＰ型基板８０５内に形成される。当業者には理解されるように、Ｐ＋領域８４０（エミッタ）、Ｎ型ウェル８２５（ベース）及びＰ型基板８０５（コレクタ）が第１のＳＣＲ８６０のＰＮＰトランジスタを形成し、Ｎ＋領域８５０（エミッタ）、Ｐ型基板８０５（ベース）及びＮ型ウェル８２５（コレクタ）が第１のＳＣＲ８６０のＮＰＮトランジスタを形成する。それゆえ、ＮＰＮトランジスタとＰＮＰトランジスタが一緒になって、ＳＣＲ８６０のＰＮＰＮ構造体を形成する。
【００２６】
さらに、第２のＳＣＲ８６５は、基板８０５内に形成されたＮ型ウェル８２５を含む。その上、Ｐ＋領域８５７がＮ型ウェル８２５内に形成され、Ｎ＋領域８７０がＰ型基板８０５内に形成される。当業者には理解されるように、Ｐ＋領域８５７（エミッタ）、Ｎ型ウェル８２５（ベース）及びＰ型基板８０５（コレクタ）が、第２のＳＣＲ４６５のＰＮＰトランジスタを形成し、Ｎ＋領域８７０（エミッタ）、Ｐ型基板８０５（ベース）及びＮ型ウェル８２５（コレクタ）が、第２のＳＣＲ８６５のＮＰＮトランジスタを形成する。それゆえ、ＮＰＮトランジスタとＰＮＰトランジスタが一緒になって、ＳＣＲ８６５のＰＮＰＮ構造体を形成する。
【００２７】
ＳＣＲ８６０及び８６５をトリガするために、ダイオード・ストリング８３５もまたＰ型基板８０５内に形成される。図８に示されるように、第１のＳＣＲ８６０及び第２のＳＣＲ８６５は、両方ともダイオード・ストリング８３５に電気的に接続される。さらに、シャロー・トレンチ分離（ＳＴＩ）８９０を複数のＰ＋領域とＮ＋領域の各々の間に従来の方法で形成して、隣接する領域を互いに電気的に分離することができる。理解されるように、本発明は、ＳＣＲ構造体及び／又はトリガ・ダイオードが、ポリシリコンで結合されていてもよく、又はフィールド酸化膜で結合されていてもよいことを意図している。
【００２８】
従って、図８の実施形態で示されるように、第１のＳＣＲ８６０と第２のＳＣＲ８６５は、各々それ自体のＮ＋領域（８５０及び８７０）及びＰ＋領域（８４０及び８５７）をそれぞれ有するが、第１のＳＣＲ８６０と第２のＳＣＲ８６５は各々、同じＮ＋領域８５５、同じＮ型ウェル８２５及び同じＰ型基板８０５を共有する。さらに、第１のＳＣＲ８６０及び第２のＳＣＲ８６５は各々、ダイオード・ストリング８３５を共有する。従って、図８の例示的な実施形態では、共通構成要素を共有することによって、より少ないデバイス・スペースを使用するＳＣＲレイアウトを得ることができる。
【００２９】
図９は、本発明の１つの態様によるダイオード・トリガ・デュアルＳＣＲデバイス９００の回路図である。図９に示されるように、ダイオード・トリガ・デュアルＳＣＲデバイスは、第１のＰＮＰトランジスタ９２５（Ｑ１）、第２のＰＮＰトランジスタ９３０（Ｑ３）、並びに第１のＮＰＮトランジスタ９３５（Ｑ２）及び第２のＮＰＮトランジスタ９４０（Ｑ４）を含む。さらに、ダイオード・トリガ・デュアルＳＣＲデバイス９００は、例えば複数のＰＮＰトランジスタを含む、トリガ・ダイオード・ネットワーク９４５を含む。また、ダイオード・トリガ・デュアルＳＣＲデバイス９００は、差動パッドであるＰａｄＰ９１５及びＰａｄＮ９２０を含む。
【００３０】
図１０は、本発明の１つの態様による図９のダイオード・トリガ・デュアルＳＣＲデバイスの回路図の例示的な断面図１０００を示す。図１０に示されるように、例示的なデュアルＳＣＲ構造体１０００は、軽度にドープされた、例えばＰ型基板１００５内に形成される。第１のＳＣＲ１０６０は、基板１００５内に形成されたＮ型ウェル１０２５を含む。さらに、Ｎ＋領域１０５５及びＰ＋領域１０４０がＮ型ウェル１０２５内に形成され、Ｎ＋領域１０５０がＰ型基板１００５内に形成される。当業者には理解されるように、Ｐ＋領域１０４０、Ｎ型ウェル１０２５及びＰ型基板１００５が第１のＳＣＲ１０６０のＰＮＰトランジスタを形成し、Ｎ＋領域１０５０、Ｐ型基板１００５及びＮ型ウェル１０２５が第１のＳＣＲ１０６０のＮＰＮトランジスタを形成する。それゆえ、ＮＰＮトランジスタとＰＮＰトランジスタが一緒になって、ＳＣＲ１０６０のＰＮＰＮ構造体を形成する。
【００３１】
さらに、第２のＳＣＲ１０６５は、基板１００５内に形成されたＮ型ウェル１０７０を含む。その上、Ｎ＋領域１０７５及びＰ＋領域１０８０がＮ型ウェル１０７０内に形成され、Ｎ＋領域１０８５がＰ型基板１００５内に形成される。当業者には理解されるように、Ｐ＋領域１０８０、Ｎ型ウェル１０７０及びＰ型基板１００５が、第２のＳＣＲ１０６５のＰＮＰトランジスタを形成し、Ｎ＋領域１０８５、Ｐ型基板１００５及びＮ型ウェル１０７０が、第２のＳＣＲ１０６５のＮＰＮトランジスタを形成する。それゆえ、ＮＰＮトランジスとＰＮＰトランジスタが一緒になって、ＳＣＲ１０６５のＰＮＰＮ構造体を形成する。
【００３２】
ＳＣＲ１０６０及び１０６５をトリガするために、ダイオード・ストリング１０３５もまたＰ型基板１００５内に形成される。図１０に示されるように、第１のＳＣＲ１０６０及び第２のＳＣＲ１０６５は、両方ともダイオード・ストリング１０３５の両側からダイオード・ストリング１０３５に電気的に接続される。さらに、シャロー・トレンチ分離（ＳＴＩ）１０９０を複数のＰ＋領域とＮ＋領域の各々の間に従来の方法で形成して、隣接する領域を互いに電気的に分離することができる。理解されるように、本発明は、ＳＣＲ構造体及び／又はトリガ・ダイオードが、ポリシリコンで結合されてもよく、又はフィールド酸化膜で結合されてもよいことを意図している。
【００３３】
従って、図１０の実施形態で示されるように、第１のＳＣＲ１０６０と第２のＳＣＲ１０６５は各々、ダイオード・ストリング１０３５を共有する。従って、図１０の例示的な実施形態では、共通構成要素を共有することによって、より少ないデバイス・スペースを使用するＳＣＲレイアウトを得ることができる。
【００３４】
デバイス形成プロセス
図１１−図１５は、本発明の１つの態様による図４に示される最終構造体を形成するためのプロセスステップを示す。同様のプロセスを用いて図５、図６、図８及び図１０の最終構造体を形成することができるので、そのため、このようなプロセスステップの説明は本発明を理解するために必要とされない。図１１は、本発明による開始構造体の断面図を示す。実施形態において、基板４０５は、例えばＰ型シリコン基板とすることができる。さらに、基板４０５は、およそ７００−８００ミクロンの厚さとすることができるが、他の厚さも本発明では意図されている。
【００３５】
図１１に示されるように、フォトリソグラフ・マスキング層１１０５を基板４０５の上に形成し、その中に従来のリソグラフ・プロセスで穴を形成することができる。トレンチは、従来の方法、例えば反応性イオンエッチング（ＲＩＥ）で基板４０５の中を局所的にエッチングすることによって基板内に設けることができる。そのため、マスキング及びエッチングのプロセスの説明は、当業者がこれらの特定のステップを実施するためには不要である。さらに、絶縁材料、例えば二酸化シリコン（ＳｉＯ２）を例として堆積してＳＴＩ４９０が形成され、次にその表面が、従来の方法で、例えば化学的機械的研磨（ＣＭＰ）を用いて、平坦化される。そのため、堆積及び平坦化のプロセスの説明は、当業者がこれらの特定のステップを実施するためには不要である。実施形態において、ＳＴＩ４９０は０．１５−１．０μｍの幅（Ｗ）とすることができるが、他の幅も本発明では意図されている。さらに、ＳＴＩ４９０は、全てが等しい幅とすることもでき、又はＳＴＩのそれぞれの幅を変えることもできる。さらに、実施形態において、ＳＴＩの深さ（Ｄ）は、およそ０．３μｍと０．７５μｍとの間とすることができるが、他の寸法も本発明では意図されている。
【００３６】
図１２は、さらなるステップの後の構造体を示す。図１２に示されるように、マスク層１１１５を除去することができ、マスク層１１１０を基板４０５の上の選択された領域に形成することができる。実施形態において、マスク層１１１０は、従来のフォトリソグラフ・マスキング・プロセスによって形成することができる。そのため、マスキングのプロセスの説明は、当業者がこの特定のステップを実施するためには不要である。さらに、図１２に示されるように、基板４０５の露出された領域にｎ型ドーパント１１１５、例えばＡｓを軽度に注入して、Ｎ型ウェル４２５、４３０及び４３５を形成することができる。実施形態において、Ｎ型ウェルは、およそ１０１４−１０１８ｃｍ−３のオーダーのドーピング濃度でドープすることができるが、他のドーピング濃度も本発明では意図されている。さらに、実施形態において、Ｎ型ウェル４２５、４３０及び４３５の深さはおよそ２μｍとすることができるが、他の寸法も本発明では意図されている。
【００３７】
図１３に示されるように、マスク層１１１０を除去することができ、基板４０５のｐ型ドーパント１１２５が注入されるべきではない領域を保護するために、基板４０５の上の選択された領域にマスク層１１２０を形成することができる。実施形態において、マスク層１１２０は、例えば、従来のフォトリソグラフ・マスキング・プロセスによって形成することができる。そのため、マスキングのプロセスの説明は、当業者がこの特定のステップを実施するためには不要である。さらに、図１３に示されるように、基板４０５の露出された領域にｐ型ドーパント１１２５、例えばＢＦ３を注入して、Ｐ＋領域１１３０を形成することができる。実施形態において、Ｐ＋領域１１３０は、およそ１０１９−１０２１ｃｍ−３のオーダーのドーピング濃度でドープすることができるが、他のドーピング濃度も本発明では意図されている。実施形態において、Ｐ＋領域１１３０の幅は、およそ０．２４μｍと１．５μｍの間とすることができるが、他の寸法も本発明では意図されている。さらに、実施形態において、Ｐ＋領域１１３０の深さは、およそ０．１μｍと０．２５μｍの間とすることができるが、他の寸法も本発明では意図されている。
【００３８】
図１４に示されるように、マスク層１１２０を除去することができ、基板４０５のｎ型ドーパント１１４０が注入されるべきではない領域を保護するために、基板４０５の上の選択された領域にマスク層１１３５を形成することができる。実施形態において、マスク層１１３５は、例えば、従来のフォトリソグラフ・マスキング・プロセスによって形成することができる。そのため、マスキングのプロセスの説明は、当業者がこの特定のステップを実施するためには不要である。基板４０５の露出された領域にｎ型ドーパント１１４０、例えばＡｓを注入して、Ｎ＋領域１１４５を形成することができる。実施形態において、Ｎ＋領域１１４５は、およそ１０１９−１０２１ｃｍ−３のオーダーのドーピング濃度でドープすることができるが、他のドーピング濃度も本発明では意図されている。実施形態において、Ｎ＋領域１１４５の幅は、およそ０．２４μｍと１．５μｍの間とすることができるが、他の寸法も本発明では意図されている。さらに、実施形態において、Ｎ＋領域１１４５の深さは、およそ０．１μｍと０．２５μｍの間とすることができるが、他の寸法も本発明では意図されている。
【００３９】
図１５は、さらなる処理ステップの後のダイオード・トリガ・デュアルＳＣＲデバイス４００の最終構造体を、（図４で示されるような）上に重ねられた回路スキームなしで示す。図１５に示されるように、マスク層１１３５を除去することができ、入力／出力パッド４１５及び４２０をダイオード・トリガ・デュアルＳＣＲデバイス４００に接続することができる。さらに、接地接続４８０及びダイオード・ストリングに対する接続４８５を従来の方法で形成することができる。そのため、接続形成のプロセスの説明は、当業者がこれらの特定のステップを実施するためには不要である。
【００４０】
設計フロー
図１６は、例えば、半導体設計、製造、及び／又は試験のために用いられる例示的な設計フロー１６００のブロック図を示す。設計フロー１６００は、設計されるＩＣの種類に応じて変えることができる。例えば、設計フロー１６００は、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー１６００は、標準的な構成要素を設計するための設計フロー１６００、又はプログラム可能アレイ、例えば、Ａｌｔｅｒａ（登録商標）Ｉｎｃ．若しくはＸｉｌｉｎｘ（登録商標）Ｉｎｃ．から提供されているプログラム可能アレイ（ＰＧＡ）又はフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー１６００とは異なることがある。（Ａｌｔｅｒａは、Ａｌｔｅｒａ  Ｃｏｒｐｏｒａｔｉｏの米国、他の国、又はその両方における登録商標である。Ｘｉｌｉｎｘは、Ｘｉｌｉｎｘ，Ｉｎｃ．の米国、他の国、又はその両方における登録商標である。）。設計構造体１６２０は、好ましくは設計プロセス１６１０への入力であり、これは、ＩＰプロバイダ、コア・デベロッパ、若しくは他の設計会社からのものとすることができ、又は設計フローのオペレータによって生成することができ、又は他のソースからのものとすることもできる。設計構造体１６２０は、図４−図６、図８及び図１０に示される本発明の実施形態を回路図、又はＨＤＬ、すなわちハードウェア記述言語（例えば、ＶＥＲＩＬＯＧ（登録商標）、超高速集積回路（Very High Speed Integrated Circuit）（ＶＨＳＩＣ）ハードウェア記述言語（Hardware Description Language）（ＶＨＤＬ）、Ｃなど）の形態で含む。（ＶＥＲＩＬＯＧは、Ｃａｄｅｎｃｅ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍｓ，Ｉｎｃ．の米国、他の国、又はその両方における登録商標である。）設計構造体１６２０は、１つ又は複数の機械可読媒体上に収容されることができる。設計構造体１６２０は、図４−図６、図８及び図１０で示される本発明の実施形態のテキストファイル又は図形的表現とすることができる。設計プロセス１６１０は、好ましくは、図４−図６、図８及び図１０で示される本発明の実施形態をネットリスト１６８０へと合成（又は翻訳）するものであり、ここで、ネットリスト１６８０は、例えば、集積回路設計内の他の要素及び回路への接続を記述する、配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストであり、少なくとも１つの機械可読媒体上に記録される。例えば、媒体は、ＣＤ、コンパクトフラッシュ、他のフラッシュメモリ、インターネット又はその他のネットワーキングに適した手段を介して送信されるデータのパケットとすることができる。合成は、ネットリスト１６８０が設計仕様及び回路のパラメータに応じて１回又は複数回再合成される、繰り返しプロセスとすることができる。
【００４１】
設計プロセス１６１０は、様々な入力、例えば、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）について共通して用いられるモデル、レイアウト、及びシンボル表記を含めた素子、回路、及びデバイスのセットを収容することができるライブラリ要素１６３０、設計仕様書１６４０、特性データ１６５０、検証データ１６６０，設計ルール１６７０、及びテストデータ・ファイル１６８５（これはテストパターン及びその他のテスト情報を含むことができる）からの入力の使用を含むことができる。設計プロセス１６１０は、例えば、タイミング分析、検証、設計ルールチェック、位置及び経路の操作などのような標準的な回路設計プロセスをさらに含むことができる。集積回路設計の分野の当業者は、本発明の範囲及び精神から逸脱することなく設計プロセス１６１０で用いることができる、可能な電子的設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は、いかなる特定の設計フローにも限定されるものではない。
【００４２】
設計プロセス１６１０は、好ましくは、図４−図６、図８及び図１０で示される本発明の実施形態を、いずれかの付加的な集積回路設計又はデータ（適用可能な場合）と共に翻訳して、第２の設計構造体１６９０とする。設計構造体１６９０は、集積回路のレイアウトデータの交換に用いられるデータ形式及び／又はシンボルデータ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はそのような設計構造体を格納するための他のいずれかの適切なフォーマットで格納された情報）で、記憶媒体上に存在する。設計構造体１６９０は、例えば、シンボルデータ、マップファイル、テストデータ・ファイル、設計内容ファイル、製造データ、レイアウトパラメータ、配線、金属レベル、ビア、形状、製造ラインを通じた経路選択のためのデータ、又は図４−図６、図８及び図１０で示される本発明の実施形態を製造するために半導体製造で必要とされるその他のデータのような、情報を含むことができる。設計構造体１６９０は、次にステージ１６９５に進むことができ、ここで、例えば、設計構造体１６９０は、テープに読み出されたり（tape-out）、製造のためにリリースされたり、マスク会社にリリースされたり、別の設計会社に送られたり、顧客に送り返されたりする。
【００４３】
本発明を実施形態について記載してきたが、当業者であれば、本発明は、添付の特許請求の範囲の精神及び範囲の中で改変して実施することができることを認識する。
【符号の説明】
【００４４】
１００、２００：ＳＣＲ動作可能ＥＳＤ保護デバイス
１１５、２１５、３１５、４１５、７１５、９１５：差動パッドＰ
１２０、２２０、３２０、４２０、７２０、９２０：差動パッドＮ
３００、４００、５００、６００、７００、８００、９００、１０００：ダイオード・トリガ・デュアルＳＣＲデバイス
３２５、３３０、７２５、９２５、９３０：ＰＮＰトランジスタ
３３５、７３５、９３５、９４０：ＮＰＮトランジスタ
３４０、７４０、９４５：トリガ・ダイオード・ネットワーク
４０５、５０５、６０５、８０５、１００５：Ｐ型基板
４２５、４３０、４３５、８２５、１０２５、１０７０：Ｎ型ウェル
４３５、５３５、６３５、８３５、１０３５：ダイオード・ストリング
４６０、８６０、１０６０：第１のＳＣＲ
４６５、８６５、１０６５：第２のＳＣＲ
４９０、５４０、８９０、１０９０：シャロー・トレンチ分離
１１０５、１１１０、１１２０、１１３５：マスク層
１６００：設計フロー
１６１０：設計プロセス
１６２０：設計構造体
１６８０：ネットリスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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