(57)【要約】【課題】データの誤書き込みを防ぎ、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。【解決手段】半導体装置１０１は、行列上に配置され、各々が、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する複数の磁気抵抗素子Ｍを含む複数の記憶部ＭＵと、記憶部行に対応して設けられた複数の制御線ＷＷＬＥと、記憶部列に対応して設けられた複数の制御線ＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応する制御線ＷＷＬＥおよび制御線ＷＷＬの間に接続された複数の制御線ＤＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応する制御線ＷＷＬＥおよび制御線ＤＷＷＬの間に接続されたダイオードＤと、データ書き込み時、複数の制御線ＤＷＷＬの少なくともいずれかを選択し、選択した制御線ＤＷＷＬを通して書き込み電流を流す書き込み回路１１とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
行列上に配置され、各々が、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する複数の磁気抵抗素子を含む複数の記憶部と、
前記記憶部行に対応して設けられた複数の第１の制御線と、
前記記憶部列に対応して設けられた複数の第２の制御線と、
前記記憶部に対応して設けられ、対応の前記記憶部に対応する前記第１の制御線および前記第２の制御線の間に接続された複数の第３の制御線と、
前記記憶部に対応して設けられ、対応の前記記憶部に対応する前記第１の制御線および前記第３の制御線の間に接続されたダイオードと、
データ書き込み時、前記複数の第３の制御線のうちの少なくともいずれか１つを選択し、前記選択した前記第３の制御線を通して書き込み電流を流すことにより、前記選択した前記第３の制御線に対応する前記磁気抵抗素子の磁化に作用するデータ書き込み磁場を発生する書き込み回路とを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する複数の磁気抵抗素子を備える半導体装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant  Magneto  Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling  Magneto  Resistive）効果）を利用するＭＴＪ（Magnetic  Tunneling  Junction）素子等がＭＲＡＭに使用されている。
【０００３】
ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。
【０００４】
ここで、強磁性体層の磁化方向を反転させる方法として、メモリセルの近傍に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている（たとえば、非特許文献１参照）。
【０００５】
また、強磁性体の磁化方向を反転させる方法として、スピン注入磁化反転法が知られている（たとえば、非特許文献２参照）。これは、メモリセルに直接電流を流して電子のもつスピン（向き）の作用によって磁化を反転させる方法である。より詳細には、ＴＭＲ素子の一方の強磁性体層から他方の強磁性体層へ電流（以下、スピン注入電流とも称する）を流すことにより、強磁性体層の磁化を反転させる方法である。スピン注入電流は外部磁場を発生するための電流より電流量を小さくできるため、スピン注入磁化反転法は外部磁化反転法と比べてＭＲＡＭの消費電流を低減することができる。
【０００６】
ＭＲＡＭでは、たとえば磁気抵抗素子が行列状に配置され、磁気抵抗素子行に対応して設けられた複数のワード線と、磁気抵抗素子列に対応して設けられた複数のビット線とが設けられる。
【０００７】
外部磁化反転法を採用するＭＲＡＭにおいては、ある磁気抵抗素子に対してデータ書き込みを行なうために、書き込み対象の磁気抵抗素子に対応するワード線およびビット線に書き込み電流を流し、これにより書き込み対象の磁気抵抗素子の磁化に作用するデータ書き込み磁場を発生する。
【０００８】
ここで、磁気抵抗素子のデータ書き込み特性にはばらつきがあり、データ書き込みされやすい、すなわち磁化方向が反転しやすい磁気抵抗素子では、たとえば書き込み電流が流れるビット線には対応しておらず、書き込み電流が流れるワード線のみに対応している、すなわち書き込み電流が流れるワード線の近傍にしか配置されていない磁気抵抗素子でも、近傍のワード線の書き込み電流によるデータ書き込み磁場のみによって誤書き込みが行なわれる場合がある。
【０００９】
このような問題点を解決するために、たとえばワード線を分割し、分割ワード線ごとにワード線ドライバを設けることにより、書き込み対象の磁気抵抗素子に対応する分割ワード線以外の分割ワード線には書き込み電流が流れないようにする構成が考えられる。このような構成により、ワード線の書き込み電流によるデータ書き込み磁場のみによって磁気抵抗素子の誤書き込みが行なわれることを防ぐことができる。
【非特許文献１】Takaharu Tsuji et al. " A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture ", 2004 Symposium on VLSI Circuits Digest of Technical Papers pp.450-453
【非特許文献２】M.Hosomi et al. " A Novel Nonvolatile Memory with Spin torque Transfer Magnetization Switching:Spin-RAM ", 2005 IEEE
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、データ書き込み磁場の大きさは、同時にデータ書き込みを行なう磁気抵抗素子数、すなわち分割ワード線に対応する磁気抵抗素子の数が減っても一定であるため、分割ワード線を通して流す書き込み電流の大きさは、ワード線を分割しない場合と同じである。すなわち、ワード線ドライバに含まれるトランジスタのサイズは一定である。このため、上記構成では、同時にデータ書き込みを行なう磁気抵抗素子数を減らすにつれて、すなわちワード線の分割数が増えるにつれて、ワード線ドライバの数が増え、レイアウト面積が増大するという問題点がある。
【００１１】
それゆえに、本発明の目的は、データの誤書き込みを防ぎ、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施例の形態の半導体装置は、要約すれば、記憶部に対応して設けられ、対応の記憶部に対応する第１の制御線および第２の制御線の間に接続された複数の第３の制御線と、記憶部に対応して設けられ、対応の記憶部に対応する第１の制御線および第３の制御線の間に接続されたダイオードとを備える。そして、書き込み回路は、データ書き込み時、複数の第３の制御線のうちの少なくともいずれか１つを選択し、選択した第３の制御線を通して書き込み電流を流すことにより、選択した第３の制御線に対応する磁気抵抗素子の磁化に作用するデータ書き込み磁場を発生する。
【発明の効果】
【００１３】
本発明の一実施例の形態によれば、第３の制御線の数が記憶部列方向に増えても、第２の制御線に接続されるドライバの数は記憶部列の数と等しく、一定となる。また、記憶部列の数が増えても、第１の制御線に接続されるドライバの数は記憶部行の数と等しく、一定である。したがって、データの誤書き込みを防ぎ、かつレイアウト面積の増大を防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
図１は、本発明の実施の形態に係る半導体装置の構成を示す図である。図１は、２行２列の記憶部に対応する回路を代表的に示しており、以下、この回路について代表的に説明する。
【００１６】
図１を参照して、半導体装置１０１は、行列上に配置された記憶部ＭＵ１１，ＭＵ１２，ＭＵ２１，ＭＵ２２を含むメモリアレイ１０と、書き込み回路１１と、ワード線ドライバＷＬＤ１，ＷＬＤ２と、分割ワード線ドライバＷＬＥＤ１，ＷＬＥＤ２と、ビット線ドライバ部ＢＬＤ１，ＢＬＤ２と、ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２と、ワード線ＷＬｎ，ＷＬｎ＋１と、ワード線ＷＷＬｎ，ＷＷＬｎ＋１と、ライトイネーブル線ＷＷＬＥｍ，ＷＷＬＥｍ＋１と、分割ワード線ＤＷＷＬｎｍ，ＤＷＷＬ（ｎ＋１）ｍ，ＤＷＷＬｎ（ｍ＋１），ＤＷＷＬ（ｎ＋１）（ｍ＋１）と、ビット線ＢＬ８ｍ＋０〜ＢＬ８ｍ＋７，ＢＬ８（ｍ＋１）＋０〜ＢＬ８（ｍ＋１）＋７とを備える。
【００１７】
なお、ワード線ドライバＷＬＤ１，ＷＬＤ２の各々をワード線ドライバＷＬＤと称する場合がある。また、分割ワード線ドライバＷＬＥＤ１，ＷＬＥＤ２の各々を分割ワード線ドライバＷＬＥＤと称する場合がある。また、ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２の各々をダイオードＤと称する場合がある。また、ワード線ＷＬｎ，ＷＬｎ＋１の各々をワード線ＷＬと称する場合がある。また、ワード線ＷＷＬｎ，ＷＷＬｎ＋１の各々をワード線ＷＷＬと称する場合がある。また、ライトイネーブル線ＷＷＬＥｎ，ＷＷＬＥｎ＋１の各々をライトイネーブル線ＷＷＬＥと称する場合がある。また、分割ワード線ＤＷＷＬｎｍ，ＤＷＷＬ（ｎ＋１）ｍ，ＤＷＷＬｎ（ｍ＋１），ＤＷＷＬ（ｎ＋１）（ｍ＋１）の各々を分割ワード線ＤＷＷＬと称する場合がある。また、ビット線ＢＬ８ｍ＋０〜ＢＬ８ｍ＋７，ＢＬ８（ｍ＋１）＋０〜ＢＬ８（ｍ＋１）＋７の各々をビット線ＢＬと称する場合がある。また、書き込みデータ線Ｄ０〜Ｄ７の各々を書き込みデータ線Ｄと称する場合がある。また、記憶部ＭＵ１１，ＭＵ１２，ＭＵ２１，ＭＵ２２の各々を記憶部ＭＵと称する場合がある。
【００１８】
また、以下においては、行列状に配置された複数の記憶部ＭＵの行および列をそれぞれ記憶部行および記憶部列とも称する。
【００１９】
記憶部ＭＵは、記憶部列方向に配置された複数のメモリセルＭＣを含む。メモリセルＭＣは、直列接続された磁気抵抗素子ＭおよびトランジスタＴＲＣを含む。
【００２０】
磁気抵抗素子Ｍは、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する。
【００２１】
ビット線ＢＬは、記憶部行に対応して設けられている。ワード線ＷＷＬＥは、記憶部行に対応して設けられている。ワード線ＷＬおよびＷＷＬは、記憶部列に対応して設けられている。分割ワード線ＤＷＷＬは、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応するライトイネーブル線ＷＷＬＥおよびワード線ＷＷＬの間に接続されている。また、分割ワード線ＤＷＷＬは、対応の記憶部ＭＵにおける各磁気抵抗素子Ｍの近傍に配置されている。
【００２２】
ダイオードＤは、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応するライトイネーブル線ＷＷＬＥおよび分割ワード線ＤＷＷＬの間に接続されている。
【００２３】
書き込み回路１１は、データ書き込み時、書き込み対象の記憶部ＭＵに対応する分割ワード線ＤＷＷＬを選択する。すなわち、書き込み回路１１は、複数の分割ワード線ＤＷＷＬのうちの少なくともいずれか１つを選択する。そして、書き込み回路１１は、選択した分割ワード線ＤＷＷＬを通して書き込み電流を流すことにより、選択した分割ワード線ＤＷＷＬに対応する磁気抵抗素子Ｍの磁化に作用するデータ書き込み磁場を発生する。すなわち、書き込み回路１１は、選択している分割ワード線ＤＷＷＬに接続されたダイオードＤに順バイアスが印加されるように、選択している分割ワード線ＤＷＷＬに対応するライトイネーブル線ＷＷＬＥの電圧レベルおよびワード線ＷＷＬの電圧レベルをそれぞれ制御する。これにより、磁気抵抗素子Ｍの困難軸方向に磁場が印加される。
【００２４】
また、書き込み回路１３は、データ書き込み時、書き込み対象の記憶部ＭＵに対応するビット線ＢＬを選択する。すなわち、書き込み回路１３は、複数のビット線ＢＬのうちの少なくともいずれか１つを選択する。そして、書き込み回路１３は、選択したビット線ＢＬに書き込み電流を流すことにより、選択したビット線ＢＬに対応する記憶部行に属する磁気抵抗素子Ｍの磁化に作用するデータ書き込み磁場を発生する。ここで、書き込み回路１３は、ビット線ドライバ部ＢＬＤ１，ＢＬＤ２を制御することにより、選択したビット線ＢＬを通して書き込みデータの論理値に応じた方向に書き込み電流を流す。
【００２５】
また、書き込み回路１１は、選択していない分割ワード線ＤＷＷＬに接続されたダイオードＤに逆バイアスが印加されるように、選択していない分割ワード線ＤＷＷＬに対応するライトイネーブル線ＷＷＬＥの電圧レベルおよびワード線ＷＷＬの電圧レベルをそれぞれ制御する。
【００２６】
図２は、本発明の実施の形態に係る半導体装置のデータ書き込み時の動作を概念的に示す図である。
【００２７】
図２を参照して、書き込み回路１１は、データ書き込み動作を行なう前に、ワード線ドライバＷＬＤ１，ＷＬＤ２および分割ワード線ドライバＷＬＥＤ１，ＷＬＥＤ２を制御することにより、ワード線ＷＷＬｎ，ＷＷＬｎ＋１を論理ハイレベルに駆動し、かつライトイネーブル線ＷＷＬＥｍ，ＷＷＬＥｍ＋１を論理ローレベルに駆動する。これにより、ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２には逆バイアスが印加されるため、分割ワード線ＤＷＷＬｎｍ，ＤＷＷＬ（ｎ＋１）ｍ，ＤＷＷＬｎ（ｍ＋１），ＤＷＷＬ（ｎ＋１）（ｍ＋１）を通して書き込み電流は流れない。
【００２８】
次に、書き込み回路１１は、ワード線ドライバＷＬＤ１および分割ワード線ドライバＷＬＥＤ１を制御して、ワード線ＷＷＬｎを論理ローレベルに駆動し、かつライトイネーブル線ＷＷＬＥｍを論理ハイレベルに駆動する。これにより、ダイオードＤ１１のみに順バイアスが印加されるため、分割ワード線ＤＷＷＬｎｍにのみ書き込み電流ＷＩが流れる。その他のダイオードＤ１２，Ｄ２１，Ｄ２２には逆バイアスあるいはゼロバイアスが印加されるため、他の分割ワード線ＤＷＷＬ（ｎ＋１）ｍ，ＤＷＷＬｎ（ｍ＋１），ＤＷＷＬ（ｎ＋１）（ｍ＋１）には電流が流れない。
【００２９】
このように、分割ワード線ＤＷＷＬｎｍを通して書き込み電流を流すことにより、図２において点線で囲んだ記憶部ＭＵ１１における８個の磁気抵抗素子Ｍに対して同時にデータ書き込みを行なうことができる。
【００３０】
ところで、ワード線を分割し、分割ワード線ごとにワード線ドライバを設けることにより、書き込み対象の磁気抵抗素子に対応する分割ワード線以外の分割ワード線には書き込み電流が流れないようにする構成では、同時にデータ書き込みを行なう磁気抵抗素子数を減らすにつれて、すなわちワード線の分割数が増えるにつれて、ワード線ドライバの数が増え、レイアウト面積が増大するという問題点があった。
【００３１】
しかしながら、本発明の実施の形態に係る半導体装置では、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応するライトイネーブル線ＷＷＬＥおよびワード線ＷＷＬの間に接続された複数の分割ワード線ＤＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応するライトイネーブル線ＷＷＬＥおよび分割ワード線ＤＷＷＬの間に接続されたダイオードＤとを備える。そして、書き込み回路１１は、データ書き込み時、複数の分割ワード線ＤＷＷＬのうちの少なくともいずれか１つを選択し、選択した分割ワード線ＤＷＷＬを通して書き込み電流を流すことにより、選択した分割ワード線ＤＷＷＬに対応する磁気抵抗素子Ｍの磁化に作用するデータ書き込み磁場を発生する。
【００３２】
これにより、ワード線の分割数が増えても、ワード線ドライバＷＬＤの数は記憶部列の数と等しく、一定となる。また、記憶部列の数が増えても、分割ワード線ドライバＷＬＥＤの数は記憶部行の数と等しく、一定である。ここで、本発明の実施の形態に係る半導体装置では、分割ワード線ＤＷＷＬごとにダイオードＤが設けられるが、ダイオードはＭＯＳトランジスタに比べて占有面積が小さい。このため、分割ワード線ごとにワード線ドライバを設ける構成と比べて、小さいレイアウト面積で多くの電流を流すことができる。
【００３３】
なお、本発明の実施の形態に係る半導体装置では、書き込み回路１３は、ビット線ドライバ部ＢＬＤ１，ＢＬＤ２を制御することにより、選択したビット線ＢＬを通して書き込みデータの論理値に応じた方向に書き込み電流を流し、選択したビット線ＢＬに対応する記憶部行に属する磁気抵抗素子Ｍの磁化に作用するデータ書き込み磁場を発生する構成であるとしたが、これに限定するものではない。非特許文献２に記載されているように、磁気抵抗素子を通してスピン注入電流を流す構成であってもよい。
【００３４】
また、本発明の実施の形態に係る半導体装置では、ワード線ドライバＷＬＤおよび分割ワード線ドライバＷＬＥＤは、それぞれワード線ＷＷＬおよびライトイネーブル線ＷＷＬＥの片側に設けられているが、これに限定するものではない。ワード線ドライバＷＬＤおよび分割ワード線ドライバＷＬＥＤを、それぞれワード線ＷＷＬおよびライトイネーブル線ＷＷＬＥの両側に設けることにより、ワード線ＷＷＬおよびライトイネーブル線ＷＷＬＥの配線抵抗によって配線の寄生抵抗が変化することを防ぐことができる。
【００３５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の実施の形態に係る半導体装置のデータ書き込み時の動作を概念的に示す図である。
【符号の説明】
【００３７】
１０  メモリアレイ、１１  書き込み回路、１０１  半導体装置、ＭＵ１１，ＭＵ１２，ＭＵ２１，ＭＵ２２  記憶部、ＷＬＤ１，ＷＬＤ２  ワード線ドライバ、ＷＬＥＤ１，ＷＬＥＤ２  分割ワード線ドライバ、ＢＬＤ１，ＢＬＤ２  ビット線ドライバ部、Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２  ダイオード、ＷＬｎ，ＷＬｎ＋１，ＷＷＬｎ，ＷＷＬｎ＋１  ワード線、ＷＷＬＥｍ，ＷＷＬＥｍ＋１  ライトイネーブル線、ＤＷＷＬｎｍ，ＤＷＷＬ（ｎ＋１）ｍ，ＤＷＷＬｎ（ｍ＋１），ＤＷＷＬ（ｎ＋１）（ｍ＋１）  分割ワード線、ＢＬ８ｍ＋０〜ＢＬ８ｍ＋７，ＢＬ８（ｍ＋１）＋０〜ＢＬ８（ｍ＋１）＋７  ビット線、ＭＣ  メモリセル、Ｍ  磁気抵抗素子、ＴＲＣ  トランジスタ。
【図１】
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【図２】
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