(57)【要約】【課題】半導体集積回路装置の製造元が顧客に提供した内部回路情報未公開の製造元提供回路と、顧客側が設計した顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の接続試験を含めたスキャン試験及び遅延試験を可能とする。【解決手段】ラッパ回路１３を設ける。ＩＰマクロ１２の出力遅延試験をスキャンフリップフロップ２１、２２間の遅延試験を行うことで実行する。顧客側設計回路１４の入力遅延試験をスキャンフリップフロップ２２、２４間の遅延試験を行うことで実行する。ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延はファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定する。【選択図】図１
2010216901.tif 000002
【特許請求の範囲】
【請求項１】
第１スキャンフリップフロップを有する第１回路と、
第２スキャンフリップフロップを有する第２回路と、
セレクタと、第３スキャンフリップフロップとを有し、第１試験モード時には、前記第１スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第３スキャンフリップフロップに伝送し、第２試験モード時には、前記第３スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第２スキャンフリップフロップに伝送するように制御されるラッパ回路と
を有することを特徴とする半導体集積回路装置。
【請求項２】
第１スキャンフリップフロップを有する第１回路と、
第２スキャンフリップフロップを有する第２回路と、
セレクタ及び第３スキャンフリップフロップを有するラッパ回路と
を有する半導体集積回路装置の試験方法であって、
前記第１スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第３スキャンフリップフロップに伝送する第１工程と、
前記第３スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第２スキャンフリップフロップに伝送する第２工程と
を含むことを特徴とする半導体集積回路装置の試験方法。
【請求項３】
第１スキャンフリップフロップを有する第１回路と、
第２スキャンフリップフロップを有する第２回路と、
セレクタと、第３スキャンフリップフロップとを有し、第１試験モード時には、前記第２スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第３スキャンフリップフロップに伝送し、第２試験モード時には、前記第３スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第１スキャンフリップフロップに伝送するように制御されるラッパ回路と
を有することを特徴とする半導体集積回路装置。
【請求項４】
第１スキャンフリップフロップを有する第１回路と、
第２スキャンフリップフロップを有する第２回路と、
セレクタ及び第３スキャンフリップフロップを有するラッパ回路と
を有する半導体集積回路装置の試験方法であって、
前記第２スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第３スキャンフリップフロップに伝送する第１工程と、
前記第３スキャンフリップフロップが出力する試験データを前記セレクタを介して前記第１スキャンフリップフロップに伝送する第２工程と
を含むことを特徴とする半導体集積回路装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造元が顧客に提供した内部回路情報未公開の製造元提供回路と、顧客側が設計した顧客側設計回路とを搭載した半導体集積回路装置、及び、このような半導体集積回路装置の試験方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造元が顧客に提供するＩＰ（Intellectual Property）マクロは、通常、秘密保持のために内部回路情報を一切公開されない。このため、ＩＰマクロ及び顧客側設計回路を搭載した半導体集積回路装置においては、図１１に示すように、ＩＰマクロ１及び顧客側設計回路２にそれぞれスキャンチェイン３、４を設け、ＩＰマクロ１及び顧客側設計回路２のスキャン試験は、それぞれ別の試験パタンを作成して別々に実行されていた。５はＩＰマクロ１と顧客側設計回路２との間に設けられた信号配線である。このような半導体集積回路装置では、ＩＰマクロ１と顧客側設計回路２との間の接続試験（結線確認）及び遅延試験（実速度での動作確認）を行うことができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１４２７３６号公報
【特許文献２】特開２００１−２０８８１０号公報
【特許文献３】特開２００２−１０７４２６号公報
【特許文献４】特開２００６−３００７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、内部回路情報未公開の製造元提供回路と、顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の接続試験を含めたスキャン試験及び遅延試験を行うことができるようにすることを課題とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本出願で開示する半導体集積回路装置は、内部回路情報未公開の製造元提供回路と、顧客側設計回路とを搭載する半導体集積回路装置を対象とし、前記製造元提供回路と前記顧客側設計回路との間の接続試験を含めたスキャン試験及び遅延試験を可能とするラッパ（wrapper）回路を搭載する。
【発明の効果】
【０００６】
開示した半導体集積回路装置によれば、前記製造元提供回路と前記顧客側設計回路との間の接続試験を含めたスキャン試験及び遅延試験を可能とするラッパ回路を搭載するとしているので、前記製造元提供回路と前記顧客側設計回路との間の接続試験を含めたスキャン試験及び遅延試験を行うことができる。開示した半導体集積回路装置におけるラッパ回路を利用した試験が本発明の半導体集積回路装置の試験方法である。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体集積回路装置の第１実施形態の一部分を示す回路図である。
【図２】本発明の半導体集積回路装置の第１実施形態が搭載するＩＰマクロの出力遅延試験を説明するための回路図である。
【図３】本発明の半導体集積回路装置の第１実施形態が搭載するＩＰマクロの出力遅延試験を説明するためのタイミングチャートである。
【図４】本発明の半導体集積回路装置の第１実施形態が搭載する顧客側設計回路の入力遅延試験を説明するための回路図である。
【図５】本発明の半導体集積回路装置の第１実施形態が搭載する顧客側設計回路の入力遅延試験を説明するためのタイミングチャートである。
【図６】本発明の半導体集積回路装置の第２実施形態の一部分を示す回路図である。
【図７】本発明の半導体集積回路装置の第２実施形態が搭載する顧客側設計回路の出力遅延試験を説明するための回路図である。
【図８】本発明の半導体集積回路装置の第２実施形態が搭載する顧客側設計回路の出力遅延試験を説明するためのタイミングチャートである。
【図９】本発明の半導体集積回路装置の第２実施形態が搭載するＩＰマクロの入力遅延試験を説明するための回路図である。
【図１０】本発明の半導体集積回路装置の第２実施形態が搭載するＩＰマクロの入力遅延試験を説明するためのタイミングチャートである。
【図１１】従来のスキャン試験方法を説明するための図である。
【発明を実施するための形態】
【０００８】
以下、図１〜図１０を参照して、本発明の第１実施形態及び第２実施形態について説明する。本発明は、第１実施形態及び第２実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【０００９】
（第１実施形態）
図１は本発明の半導体集積回路装置の第１実施形態の一部分を示す回路図である。図１中、１１は本発明の半導体集積回路装置の第１実施形態であり、１２は本発明の半導体集積回路装置の第１実施形態１１の製造元が顧客に提供した内部回路情報を未公開とする製造元提供回路であるＩＰマクロ、１３は本発明の半導体集積回路装置の第１実施形態１１の製造元が顧客に提供した内部回路情報が公開されている製造元提供回路であるラッパ回路である。
【００１０】
ラッパ回路１３は、ＩＰマクロ１２に対応して設けられたものであり、図１では、ＩＰマクロ１２を囲むように記載している。ＩＰマクロ１２とラッパ回路１３とは一体として顧客に提供され、顧客は、ＩＰマクロ１２及びラッパ回路１３に、顧客側が設計した顧客側設計回路を追加し、回路全体を完成させる。
【００１１】
１４は顧客側設計回路、１５はスキャンクロック（Ｓ＿ＣＬＫ）入力端子、１６はファンクションクロック（Ｆ＿ＣＬＫ）入力端子、１７はセレクタ、１８は第１テストモード信号（ＴＭ１）入力端子、１９は第２テストモード信号（ＴＭ２）入力端子、２０はスキャン出力端子、２６はスキャン選択信号（ＳＣＡＮ＿ＳＥＬ）入力端子である。
【００１２】
ＩＰマクロ１２において、２１はスキャン試験を可能とするフリップフロップであるスキャンフリップフロップであり、スキャンフリップフロップ２１以外のＩＰマクロ１２内の回路要素は図示を省略している。スキャンフリップフロップ２１は、ＩＰマクロ１２内のスキャンフリップフロップのうち、通常動作時に最終段となるスキャンフリップフロップである。
【００１３】
ラッパ回路１３において、２２はスキャンフリップフロップ、２３、２７はセレクタ、２８はＩＰマクロ１２側のスキャンチェイン、２９は顧客側設計回路１４側のスキャンチェインである。顧客側設計回路１４において、２４はスキャンフリップフロップであり、スキャンフリップフロップ２４以外の顧客側設計回路１４内の回路要素は図示を省略している。スキャンフリップフロップ２４は、顧客側設計回路１４内のスキャンフリップフロップのうち、通常動作時に初段となるスキャンフリップフロップである。
【００１４】
スキャンフリップフロップ２１、２２、２４において、Ｄは通常入力端子、ＳＩはスキャン入力端子、ＣＫはクロック入力端子、Ｑは出力端子である。通常入力端子Ｄを有効とするか、スキャン入力端子ＳＩを有効とするかを制御する制御信号（スキャンイネーブル信号）を入力するため端子は、図示を省略している。
【００１５】
また、図示は省略するが、ＩＰマクロ１２内のスキャンフリップフロップ（スキャンフリップフロップ２１等）とラッパ回路１３内のスキャンフリップフロップ２２とでＩＰマクロ１２側のスキャンチェインが作成され、顧客側設計回路１４内のスキャンフリップフロップ（スキャンフリップフロップ２４等）とラッパ回路１３内のスキャンフリップフロップ２２とで顧客側設計回路１４側のスキャンチェインが作成されている。
【００１６】
スキャンフリップフロップ２２のスキャン入力端子ＳＩは、セレクタ２７の出力端子に接続されている。セレクタ２７は、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理１の場合には、ＩＰマクロ１２側のスキャンチェイン２８とスキャンフリップフロップ２２のスキャン入力端子ＳＩとを接続状態とし、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理０の場合には、顧客側設計回路１４側のスキャンチェイン２９とスキャンフリップフロップ２２のスキャン入力端子ＳＩとを接続状態とする。
【００１７】
スキャンフリップフロップ２１の出力端子Ｑは、セレクタ２３の第１入力端子２３Ａに接続されている。スキャンフリップフロップ２２の出力端子Ｑは、セレクタ２３の第２入力端子２３Ｂ及びスキャン出力端子２０に接続されている。セレクタ２３の出力端子２３Ｘは、スキャンフリップフロップ２４の通常入力端子Ｄ及びスキャンフリップフロップ２２の通常入力端子Ｄに接続されている。
【００１８】
スキャンクロック入力端子１５は、セレクタ１７の第１入力端子１７Ａ及びスキャンフリップフロップ２２のクロック入力端子ＣＫに接続されている。ファンクションクロック入力端子１６は、セレクタ１７の第２入力端子１７Ｂに接続されている。セレクタ１７の出力端子１７Ｘは、ＩＰマクロ１２内のスキャンフリップフロップ及び顧客側設計回路１４内のスキャンフリップフロップのクロック入力端子ＣＫに接続されている。
【００１９】
第１テストモード入力端子１８は、セレクタ２３の選択制御端子２３Ｃに接続されている。セレクタ２３は、第１テストモード信号ＴＭ１＝論理１の場合には、第１入力端子２３Ａと出力端子２３Ｘとを接続状態とし、第１テストモード信号ＴＭ１＝論理０の場合には、第２入力端子２３Ｂと出力端子２３Ｘとを接続状態とする。
【００２０】
第２テストモード入力端子１９は、セレクタ１７の選択制御端子１７Ｃに接続されている。セレクタ１７は、第２テストモード信号ＴＭ２＝論理１の場合には、第１入力端子１７Ａと出力端子１７Ｘとを接続状態とし、第２テストモード信号ＴＭ２＝論理０の場合には、第２入力端子１７Ｂと出力端子１７Ｘとを接続状態とする。
【００２１】
なお、スキャンクロックＳ＿ＣＬＫは、スキャン試験時にＩＰマクロ１２側のスキャンフリップフロップをシフトレジスタとして機能させると共に、顧客側設計回路１４内のスキャンフリップフロップをシフトレジスタとして機能させる場合に使用されるほか、本発明の半導体集積回路装置の試験方法の第１実施形態を実行する場合においても使用される。ファンクションクロックＦ＿ＣＬＫは、本発明の半導体集積回路装置の第１実施形態１１に本来機能を実行させる場合に使用される。
【００２２】
このように構成された本発明の半導体集積回路装置の第１実施形態１１においては、通常動作時には、第１テストモード信号ＴＭ１＝論理１とされ、セレクタ２３においては、第１入力端子２３Ａと出力端子２３Ｘが接続状態とされる。また、第２テストモード信号ＴＭ２＝論理０とされ、セレクタ１７においては、第２入力端子１７Ｂと出力端子１７Ｘとが接続状態とされる。
【００２３】
ＩＰマクロ１２の接続試験を含めたスキャン試験は、次の手順（Ｐ１〜Ｐ３）を実行することにより行うことができる。この試験は、本発明の半導体集積回路装置の試験方法の第１実施形態に含まれるものである。
【００２４】
（Ｐ１）まず、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理１とし、ＩＰマクロ１２及びラッパ回路１３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、第２テストモード信号ＴＭ２＝論理１とし、ＩＰマクロ１２及びラッパ回路１３内のスキャンフリップフロップにスキャンクロックＳ＿ＣＬＫを供給し、ＩＰマクロ１２側のスキャンチェインを利用してＩＰマクロ１２側のスキャンフリップフロップに試験パタンを設定する。
【００２５】
（Ｐ２）次に、ＩＰマクロ１２及びラッパ回路１３内のスキャンフリップフロップの通常入力端子Ｄを有効とする。そして、第１テストモード信号ＴＭ１＝論理１とし、スキャンフリップフロップ２１の出力端子Ｑとスキャンフリップフロップ２２の通常入力端子Ｄとをセレクタ２３を介して接続する。このようにすると、スキャンフリップフロップ２１が出力する試験データは、セレクタ２３を介してスキャンフリップフロップ２２に伝送される。
【００２６】
（Ｐ３）次に、ＩＰマクロ１２及びラッパ回路１３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、ＩＰマクロ１２側のスキャンチェインを利用してＩＰマクロ１２側のスキャンフリップフロップの保持データを読み出す。これによって、ＩＰマクロ１２の接続試験を含めたスキャン試験を行うことができる。
【００２７】
顧客側設計回路１４の接続試験を含めたスキャン試験は、次の手順（Ｑ１〜Ｑ３）を実行することにより行うことができる。この試験は、本発明の半導体集積回路装置の試験方法の第１実施形態に含まれるものである。
【００２８】
（Ｑ１）まず、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理０とし、顧客側設計回路１４及びラッパ回路１３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、第２テストモード信号ＴＭ２＝論理１とし、顧客側設計回路１４、ラッパ回路１３内のスキャンフリップフロップにスキャンクロックＳ＿ＣＬＫを供給し、ラッパ回路１３を含む顧客側設計回路１４内のスキャンチェインを利用してラッパ回路１３を含む顧客側設計回路１４内のスキャンフリップフロップに試験パタンを設定する。
【００２９】
（Ｑ２）次に、顧客側設計回路１４及びラッパ回路１３内のスキャンフリップフロップの通常入力端子Ｄを有効とする。そして、第１テストモード信号ＴＭ１＝論理０とし、スキャンフリップフロップ２２の出力端子Ｑとスキャンフリップフロップ２４の通常入力端子Ｄとをセレクタ２３を介して接続する。このようにすると、スキャンフリップフロップ２２が出力する試験データは、セレクタ２３を介してスキャンフリップフロップ２４に伝送される。
【００３０】
（Ｑ３）次に、顧客側設計回路１４及びラッパ回路１３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、ラッパ回路１３を含む顧客側設計回路１４内のスキャンチェインを利用してラッパ回路１３を含む顧客側設計回路１４内のスキャンフリップフロップの保持データを読み出す。これによって、顧客側設計回路１４の接続試験を含めたスキャン試験を行うことができる。
【００３１】
ところで、スキャンフリップフロップ２１、２４間の遅延は、ファンクションクロックＦ＿ＣＬＫで１サイクル（例えば、５ns）以内であることが要求される。そこで、スキャンフリップフロップ２１の出力データがファンクションクロックＦ＿ＣＬＫで１サイクル以内にスキャンフリップフロップ２４に伝送されるか否かを試験する必要がある。
【００３２】
この試験は、スキャンフリップフロップ２１のクロック入力端子ＣＫに与えるクロックの立ち上がりタイミングから、スキャンフリップフロップ２１の出力データがラッパ回路１３の出力ノード２５に伝送されるまでの遅延（以下、「ＩＰマクロ１２の出力遅延」と言う）と、ラッパ回路１３の出力ノード２５からスキャンフリップフロップ２４までの遅延（以下、「顧客側設計回路１４の入力遅延」と言う）とを試験することで行うことができる。
【００３３】
本発明の半導体集積回路装置の試験方法の第１実施形態においては、ＩＰマクロ１２の出力遅延試験は、スキャンフリップフロップ２１、２２間の遅延試験を行うことで実行される。なぜなら、スキャンフリップフロップ２１、２２間の信号路は、通常、スキャンフリップフロップ２１、２４間の信号路の一部分である通常動作時の信号路となるスキャンフリップフロップ２１とラッパ回路１３の出力ノード２５との間の信号路よりも長くなるので、スキャンフリップフロップ２２がスキャンフリップフロップ２１の出力データをＩＰマクロ１２に期待される出力遅延時間内で取り込むことができれば、ＩＰマクロ１２の出力遅延試験は合格、取り込むことができなければ不合格と判定することができるからである。
【００３４】
また、顧客側設計回路１４の入力遅延試験は、スキャンフリップフロップ２２、２４間の遅延試験を行うことで実行される。なぜなら、スキャンフリップフロップ２２、２４間の信号路は、スキャンフリップフロップ２１、２４間の信号路の一部分である通常動作時の信号路となるラッパ回路１３の出力ノード２５とスキャンフリップフロップ２４との間の信号路よりも長いので、スキャンフリップフロップ２４がスキャンフリップフロップ２２の出力データを顧客側設計回路１４に期待される入力遅延時間内で取り込むことができれば、顧客側設計回路１４の入力遅延試験は合格、取り込むことができなければ不合格と判定することができるからである。
【００３５】
図２はＩＰマクロ１２の出力遅延試験を説明するための回路図である。ＩＰマクロ１２の出力遅延試験を行う場合には、第１テストモード信号ＴＭ１＝論理１、第２テストモード信号ＴＭ２＝論理１とする。このようにすると、セレクタ２３においては、第１入力端子２３Ａと出力端子２３Ｘとが接続状態とされ、セレクタ２３は、スキャンフリップフロップ２１の出力データを選択する状態となる。セレクタ１７においては、第１入力端子１７Ａと出力端子１７Ｘとが接続状態とされ、セレクタ１７は、スキャンクロックＳ＿ＣＬＫを選択する状態となる。この時、スキャンフリップフロップ２２においては、通常入力端子Ｄを有効とする。
【００３６】
ここで、ＩＰマクロ１２の出力遅延の期待値がＴＡ［sec］の場合、スキャンクロックＳ＿ＣＬＫの周波数を１／ＴＡ［Ｈz］とし、スキャンフリップフロップ２１からセレクタ２３を介してスキャンフリップフロップ２２に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ２２が取り込んでいるかを確認する。
【００３７】
例えば、ＩＰマクロ１２の出力遅延の期待値が１nsの場合、スキャンクロックＳ＿ＣＬＫの周波数を１／１ns＝１ＧＨzとし、スキャンフリップフロップ２１からセレクタ２３を介してスキャンフリップフロップ２２に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ２２が取り込んでいるかを確認する。スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ２２が取り込んでいる場合には、ＩＰマクロ１２の出力遅延試験は合格、取り込んでいない場合には不合格と判定する。
【００３８】
図３はＩＰマクロ１２の出力遅延試験を説明するためのタイミングチャートであり、スキャンクロックＳ＿ＣＬＫと、スキャンフリップフロップ（Ｓ＿ＦＦ）２１の出力データと、スキャンフリップフロップ２２の通常入力端子Ｄに与えられるデータとを示している。（Ａ）はＩＰマクロ１２の出力遅延試験が合格の場合、（Ｂ）はＩＰマクロ１２の出力遅延試験が不合格の場合である。
【００３９】
図３（Ａ）の場合、時刻Ｔ１でスキャンクロックＳ＿ＣＬＫが立ち上がると、スキャンフリップフロップ２１は、これを受けて一定遅延ΔＴａ後、試験データＴ＿ＤＡＴＡを出力している。そして、スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ１からスキャンクロックＳ＿ＣＬＫで１サイクル（例えば、１ns）後の時刻Ｔ２以前にスキャンフリップフロップ２２の通常入力端子Ｄに達している。なお、ΔＴｂ１はスキャンフリップフロップ２１の出力端子Ｑとスキャンフリップフロップ２２の通常入力端子Ｄとの間の信号路の遅延を示している。
【００４０】
この場合には、スキャンフリップフロップ２２は、スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡを取り込むことができるはずである。このことは、ＩＰマクロ１２側のスキャンチェインを利用して、スキャンフリップフロップ２２の保持データを読み出すことにより確認することができ、この例では、ＩＰマクロ１２の出力遅延試験は合格と判定される。
【００４１】
図３（Ｂ）の場合、スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ２以前にスキャンフリップフロップ２２の通常入力端子Ｄに達していない。なお、ΔＴｂ２はスキャンフリップフロップ２１の出力端子Ｑとスキャンフリップフロップ２２の通常入力端子Ｄとの間の信号路の遅延を示している。
【００４２】
この場合には、スキャンフリップフロップ２２は、スキャンフリップフロップ２１が出力した試験データＴ＿ＤＡＴＡを取り込むことができないはずである。このことは、ＩＰマクロ１２側のスキャンチェインを利用し、スキャンフリップフロップ２２の保持データを読み出すことにより確認することができ、この例では、ＩＰマクロ１２の出力遅延試験は不合格と判定される。なお、試験データＴ＿ＤＡＴＡのスキャンフリップフロップ２１への供給は、ＩＰマクロ１２側のスキャンチェインを利用して行うことができる。
【００４３】
図４は顧客側設計回路１４の入力遅延試験を説明するための回路図である。顧客側設計回路１４の入力遅延試験を行う場合には、第１テストモード信号ＴＭ１＝論理０、第２テストモード信号ＴＭ２＝論理１とする。このようにすると、セレクタ２３においては、第２入力端子２３Ｂと出力端子２３Ｘとが接続状態とされ、セレクタ２３は、スキャンフリップフロップ２２の出力データを選択する状態となる。セレクタ１７においては、第１入力端子１７Ａと出力端子１７Ｘとが接続状態とされ、セレクタ１７は、スキャンクロックＳ＿ＣＬＫを選択する状態となる。
【００４４】
ここで、顧客側設計回路１４の入力遅延の期待値がＴＢ［sec］の場合、スキャンクロックＳ＿ＣＬＫの周波数を１／ＴＢ［Ｈz］とし、スキャンフリップフロップ２２からセレクタ２３を介してスキャンフリップフロップ２４に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ２４が取り込んでいるかを確認する。
【００４５】
例えば、顧客側設計回路１４の入力遅延の期待値が４nsの場合、スキャンクロックＳ＿ＣＬＫの周波数を１／４ns＝２５０ＭＨzとし、スキャンフリップフロップ２２からセレクタ２３を介してスキャンフリップフロップ２４に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ２４が取り込んでいるかを確認する。スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ２４が取り込んでいる場合には、顧客側設計回路１４の入力遅延試験は合格、取り込んでいない場合には不合格と判定する。
【００４６】
図５は顧客側設計回路１４の入力遅延試験を説明するためのタイミングチャートであり、スキャンクロックＳ＿ＣＬＫと、スキャンフリップフロップ２２の出力データと、スキャンフリップフロップ２４の通常入力端子Ｄに与えられるデータとを示している。（Ａ）は顧客側設計回路１４の入力遅延試験が合格の場合、（Ｂ）は顧客側設計回路１４の入力遅延試験が不合格の場合である。
【００４７】
図５（Ａ）の場合、時刻Ｔ３でスキャンクロックＳ＿ＣＬＫが立ち上がると、スキャンフリップフロップ２２は、これを受けて一定遅延ΔＴｃ後、試験データＴ＿ＤＡＴＡを出力している。そして、スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ３からスキャンクロックＳ＿ＣＬＫで１サイクル（例えば、４ns）後の時刻Ｔ４以前にスキャンフリップフロップ２４の通常入力端子Ｄに達している。なお、ΔＴｄ１はスキャンフリップフロップ２２の出力端子Ｑとスキャンフリップフロップ２４の通常入力端子Ｄとの間の信号路の遅延を示している。
【００４８】
この場合には、スキャンフリップフロップ２４は、スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡを取り込むことができるはずである。このことは、顧客側設計回路１４内のスキャンチェインを利用して、スキャンフリップフロップ２４の保持データを読み出すことにより確認することができ、この例では、顧客側設計回路１４の入力遅延試験は合格と判定される。
【００４９】
図５（Ｂ）の場合、スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ４以前にスキャンフリップフロップ２４の通常入力端子Ｄに達していない。なお、ΔＴｄ２はスキャンフリップフロップ２２の出力端子Ｑとスキャンフリップフロップ２４の通常入力端子Ｄとの間の信号路の遅延を示している。
【００５０】
この場合には、スキャンフリップフロップ２４は、スキャンフリップフロップ２２が出力した試験データＴ＿ＤＡＴＡを取り込むことができないはずである。このことは、顧客側設計回路１４内のスキャンチェインを利用して、スキャンフリップフロップ２４の保持データを読み出すことにより確認することができ、この例では、顧客側設計回路１４の入力遅延試験は不合格と判定される。なお、試験データＴ＿ＤＡＴＡのスキャンフリップフロップ２２への供給は、ＩＰマクロ１２側のスキャンチェインを利用して行うことができる。
【００５１】
ここで、ＩＰマクロ１２の出力遅延試験が合格、かつ、顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延は、ファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定することができる。
【００５２】
以上のように、本発明の半導体集積回路装置の第１実施形態１１によれば、スキャンフリップフロップ２２とセレクタ２３とを有するラッパ回路１３と、スキャンクロック入力端子１５と、ファンクションクロック入力端子１６と、セレクタ１７と、第１テストモード入力端子１８と、第２テストモード入力端子１９とを設けているので、ＩＰマクロ１２と顧客側設計回路１４との間の接続試験を含めたスキャン試験と、ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験によるＩＰマクロ１２と顧客側設計回路１４との間の遅延試験を行うことができる。
【００５３】
なお、本発明の半導体集積回路装置の第１実施形態１１においては、スキャンフリップフロップ２１の後段に組合せ回路を設けていないが、スキャンフリップフロップ２１の後段に組合せ回路を設けるようにしても良い。このようにした場合においても、本発明の半導体集積回路装置の試験方法の第１実施形態による試験を行うことができる。
【００５４】
また、本発明の半導体集積回路装置の第１実施形態１１においては、スキャンフリップフロップ２４の前段に組合せ回路を設けていないが、スキャンフリップフロップ２４の前段に組合せ回路を設けるようにしても良い。このようにした場合においても、本発明の半導体集積回路装置の試験方法の第１実施形態による試験を行うことができる。
【００５５】
（第２実施形態）
図６は本発明の半導体集積回路装置の第２実施形態の一部分を示す回路図である。図６中、３１は本発明の半導体集積回路装置の第２実施形態であり、３２は本発明の半導体集積回路装置の第２実施形態３１の製造元が顧客に提供した内部回路情報を未公開とする製造元提供回路であるＩＰマクロ、３３は本発明の半導体集積回路装置の第２実施形態３１の製造元が顧客に提供した内部回路情報が公開されている製造元提供回路であるラッパ回路である。
【００５６】
ラッパ回路３３は、ＩＰマクロ３２に対応して設けられたものであり、図６では、ＩＰマクロ３２を囲むように記載している。ＩＰマクロ３２とラッパ回路３３とは一体として顧客に提供され、顧客は、ＩＰマクロ３２及びラッパ回路３３に、顧客側が設計した顧客側設計回路を追加し、回路全体を完成させる。
【００５７】
３４は顧客側設計回路、３５はスキャンクロック（Ｓ＿ＣＬＫ）入力端子、３６はファンクションクロック（Ｆ＿ＣＬＫ）入力端子、３７はセレクタ、３８は第３テストモード信号（ＴＭ３）入力端子、３９は第４テストモード信号（ＴＭ４）入力端子、４０はスキャン出力端子、４６はスキャン選択信号（ＳＣＡＮ＿ＳＥＬ）入力端子である。
【００５８】
ＩＰマクロ３２において、４１はスキャンフリップフロップであり、スキャンフリップフロップ４１以外のＩＰマクロ３２内の回路要素は図示を省略している。スキャンフリップフロップ４１は、ＩＰマクロ３２内のスキャンフリップフロップのうち、通常動作時に初段となるスキャンフリップフロップである。
【００５９】
ラッパ回路３３において、４２はスキャンフリップフロップ、４３、４７はセレクタである。４８はＩＰマクロ３２側のスキャンチェイン、４９は顧客側設計回路３４側のスキャンチェインである。顧客側設計回路３４において、４４はスキャンフリップフロップであり、スキャンフリップフロップ４４以外の顧客側設計回路３４内の回路要素は図示を省略している。スキャンフリップフロップ４４は、顧客側設計回路３４内のスキャンフリップフロップのうち、通常動作時に最終段となるスキャンフリップフロップである。
【００６０】
スキャンフリップフロップ４１、４２、４４において、Ｄは通常入力端子、ＳＩはスキャン入力端子、ＣＫはクロック入力端子、Ｑは出力端子である。通常入力端子Ｄを有効とするか、スキャン入力端子ＳＩを有効とするかを制御する制御信号（スキャンイネーブル信号）を入力するための端子は、図示を省略している。
【００６１】
また、図示は省略するが、ＩＰマクロ３２内のスキャンフリップフロップ（スキャンフリップフロップ４１等）とラッパ回路３３内のスキャンフリップフロップ４２とでＩＰマクロ３２側のスキャンチェインが作成され、顧客側設計回路３４内のスキャンフリップフロップ（スキャンフリップフロップ４４等）とラッパ回路３３内のスキャンフリップフロップ４２からなる顧客側設計回路３４側のスキャンチェインが作成されている。
【００６２】
スキャンフリップフロップ４２のスキャン入力端子ＳＩは、セレクタ４７の出力端子に接続されている。セレクタ４７は、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理０の場合には、顧客側設計回路３４側のスキャンチェイン４９とスキャンフリップフロップ４２のスキャン入力端子ＳＩとを接続状態とし、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理１の場合には、ＩＰマクロ３２側のスキャンチェイン４８とスキャンフリップフロップ４２のスキャン入力端子ＳＩとを接続状態とする。
【００６３】
スキャンフリップフロップ４４の出力端子Ｑは、セレクタ４３の第１入力端子４３Ａに接続されている。スキャンフリップフロップ４２の出力端子Ｑは、セレクタ４３の第２入力端子４３Ｂ及びスキャン出力端子４０に接続されている。セレクタ４３の出力端子４３Ｘは、スキャンフリップフロップ４１の通常入力端子Ｄ及びスキャンフリップフロップ４２の通常入力端子Ｄに接続されている。
【００６４】
スキャンクロック入力端子３５は、セレクタ３７の第１入力端子３７Ａ及びスキャンフリップフロップ４２のクロック入力端子ＣＫに接続されている。ファンクションクロック入力端子３６は、セレクタ３７の第２入力端子３７Ｂに接続されている。セレクタ３７の出力端子３７Ｘは、ＩＰマクロ３２内のスキャンフリップフロップ及び顧客側設計回路３４内のスキャンフリップフロップのクロック入力端子ＣＫに接続されている。
【００６５】
第３テストモード入力端子３８は、セレクタ４３の選択制御端子４３Ｃに接続されている。セレクタ４３は、第３テストモード信号ＴＭ３＝論理１の場合には、第１入力端子４３Ａと出力端子４３Ｘとを接続状態とし、第３テストモード信号ＴＭ３＝論理０の場合には、第２入力端子４３Ｂと出力端子４３Ｘとを接続状態とする。
【００６６】
第４テストモード入力端子３９は、セレクタ３７の選択制御端子３７Ｃに接続されている。セレクタ３７は、第４テストモード信号ＴＭ４＝論理１の場合には、第１入力端子３７Ａと出力端子３７Ｘとを接続状態とし、第４テストモード信号ＴＭ４＝論理０の場合には、第２入力端子３７Ｂと出力端子３７Ｘとを接続状態とする。
【００６７】
なお、スキャンクロックＳ＿ＣＬＫは、スキャン試験時にＩＰマクロ３２側のスキャンフリップフロップをシフトレジスタとして機能させると共に、顧客側設計回路３４内のスキャンフリップフロップをシフトレジスタとして機能させる場合に使用されるほか、本発明の半導体集積回路装置の試験方法の第２実施形態を実行する場合においても使用される。ファンクションクロックＦ＿ＣＬＫは、本発明の半導体集積回路装置の第２実施形態３１に本来機能を実行させる場合に使用される。
【００６８】
このように構成された本発明の半導体集積回路装置の第２実施形態３１においては、通常動作時には、第３テストモード信号ＴＭ３＝論理１とされ、セレクタ４３においては、第１入力端子４３Ａと出力端子４３Ｘが接続状態とされる。また、第４テストモード信号ＴＭ４＝論理０とされ、セレクタ３７においては、第２入力端子３７Ｂと出力端子３７Ｘとが接続状態とされる。
【００６９】
顧客側設計回路３４の接続試験を含めたスキャン試験は、次の手順（Ｒ１〜Ｒ３）を実行することにより行うことができる。この試験は、本発明の半導体集積回路装置の試験方法の第２実施形態に含まれるものである。
【００７０】
（Ｒ１）まず、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理０とし、顧客側設計回路３４及びラッパ回路３３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、第４テストモード信号ＴＭ４＝論理１とし、顧客側設計回路３４及びラッパ回路３３内のスキャンフリップフロップのスキャンクロックＳ＿ＣＬＫを供給し、ラッパ回路３３を含む顧客側設計回路３４内のスキャンチェインを利用してラッパ回路３３を含む顧客側設計回路３４内のスキャンフリップフロップに試験パタンを設定する。
【００７１】
（Ｒ２）次に、顧客側設計回路３４及びラッパ回路３３内のスキャンフリップフロップの通常入力端子Ｄを有効とする。そして、第３テストモード信号ＴＭ３＝論理１とし、スキャンフリップフロップ４４の出力端子Ｑとスキャンフリップフロップ４２の通常入力端子Ｄとをセレクタ４３を介して接続する。このようにすると、スキャンフリップフロップ４４が出力する試験データは、セレクタ４３を介してスキャンフリップフロップ４２に伝送される。
【００７２】
（Ｒ３）次に、顧客側設計回路３４及びラッパ回路３３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、ラッパ回路３３を含む顧客側設計回路３４内のスキャンチェインを利用してラッパ回路３３を含む顧客側設計回路３４内のスキャンフリップフロップの保持データを読み出す。これによって、顧客側設計回路３４の接続試験を含めたスキャン試験を行うことができる。
【００７３】
ＩＰマクロ３２の接続試験を含めたスキャン試験は、次の手順（Ｓ１〜Ｓ３）を実行することにより行うことができる。この試験は、本発明の半導体集積回路装置の試験方法の第２実施形態に含まれるものである。
【００７４】
（Ｓ１）まず、スキャン選択信号ＳＣＡＮ＿ＳＥＬ＝論理１とし、ＩＰマクロ３２及びラッパ回路３３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、第４テストモード信号ＴＭ４＝論理１とし、ＩＰマクロ３２及びラッパ回路３３内のスキャンフリップフロップにスキャンクロックＳ＿ＣＬＫを供給し、ＩＰマクロ３２側のスキャンチェインを利用してＩＰマクロ３２側のスキャンフリップフロップに試験パタンを設定する。
【００７５】
（Ｓ２）次に、ＩＰマクロ３２及びラッパ回路３３内のスキャンフリップフロップの通常入力端子Ｄを有効とする。そして、第３テストモード信号ＴＭ３＝論理０とし、スキャンフリップフロップ４２の出力端子Ｑとスキャンフリップフロップ４１の通常入力端子Ｄとをセレクタ４３を介して接続する。このようにすると、スキャンフリップフロップ４２が出力する試験データは、セレクタ４３を介してスキャンフリップフロップ４１に伝送される。
【００７６】
（Ｓ３）次に、ＩＰマクロ３２及びラッパ回路３３内のスキャンフリップフロップのスキャン入力端子ＳＩを有効とする。そして、ＩＰマクロ３２側のスキャンチェインを利用してＩＰマクロ３２側のスキャンフリップフロップの保持データを読み出す。これによって、ＩＰマクロ３２の接続試験を含めたスキャン試験を行うことができる。
【００７７】
ところで、スキャンフリップフロップ４４、４１間の遅延は、ファンクションクロックＦ＿ＣＬＫで１サイクル（例えば、５ns）以内であることが要求される。そこで、スキャンフリップフロップ４４の出力データがファンクションクロックＦ＿ＣＬＫで１サイクル以内にスキャンフリップフロップ４１に伝送されるか否かを試験する必要がある。
【００７８】
この試験は、スキャンフリップフロップ４４のクロック入力端子ＣＫに与えるクロックの立ち上がりタイミングから、スキャンフリップフロップ４４の出力データがＩＰマクロ３２の入力ノード４５に伝送されるまでの遅延（以下、「顧客側設計回路３４の出力遅延」と言う）と、ＩＰマクロ３２の入力ノード４５からスキャンフリップフロップ４１までの遅延（以下、「ＩＰマクロ３２の入力遅延」と言う）とを試験することで行うことができる。
【００７９】
本発明の半導体集積回路装置の試験方法の第２実施形態においては、ＩＰマクロ３２の出力遅延試験は、スキャンフリップフロップ４４、４２間の遅延試験を行うことで実行される。なぜなら、スキャンフリップフロップ４４、４２間の信号路は、通常、スキャンフリップフロップ４４、４１間の信号路の一部分である通常動作時の信号路となるスキャンフリップフロップ４４とＩＰマクロ３２の入力ノード４５との間の信号路よりも長くなるので、スキャンフリップフロップ４２がスキャンフリップフロップ４４の出力データを顧客側設計回路３４に期待される出力遅延時間内で取り込むことができれば、顧客側設計回路３４の出力遅延試験は合格、取り込むことができなければ不合格と判定することができるからである。
【００８０】
また、ＩＰマクロ３２の入力遅延試験は、スキャンフリップフロップ４２、４１間の遅延試験を行うことで実行される。なぜなら、スキャンフリップフロップ４２、４１間の信号路は、スキャンフリップフロップ４４、４１間の信号路の一部分である通常動作時の信号路となるＩＰマクロ３２の入力ノード４５とスキャンフリップフロップ４１との間の信号路よりも長いので、スキャンフリップフロップ４１がスキャンフリップフロップ４２の出力データをＩＰマクロ３２に期待される入力遅延時間内で取り込むことができれば、ＩＰマクロ３２の入力遅延試験は合格、取り込むことができなければ不合格と判定することができるからである。
【００８１】
図７は顧客側設計回路３４の出力遅延試験を説明するための回路図である。顧客側設計回路３４の出力遅延試験を行う場合には、第３テストモード信号ＴＭ３＝論理１、第４テストモード信号ＴＭ４＝論理１とする。このようにすると、セレクタ４３においては、第１入力端子４３Ａと出力端子４３Ｘとが接続状態とされ、セレクタ４３は、スキャンフリップフロップ４４の出力データを選択する状態となる。セレクタ３７においては、第１入力端子３７Ａと出力端子３７Ｘとが接続状態とされ、セレクタ３７は、スキャンクロックＳ＿ＣＬＫを選択する状態となる。この時、スキャンフリップフロップ４２においては、通常入力端子Ｄを有効とする。
【００８２】
ここで、顧客側設計回路３４の出力遅延の期待値がＴＣ［sec］の場合、スキャンクロックＳ＿ＣＬＫの周波数を１／ＴＣ［Ｈz］とし、スキャンフリップフロップ４４からセレクタ４３を介してスキャンフリップフロップ４２に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ４２が取り込んでいるかを確認する。
【００８３】
例えば、顧客側設計回路３４の出力遅延の期待値が４nsの場合、スキャンクロックＳ＿ＣＬＫの周波数を１／４ns＝２５０ＭＨzとし、スキャンフリップフロップ４４からセレクタ４３を介してスキャンフリップフロップ４２に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ４２が取り込んでいるかを確認する。スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ４２が取り込んでいる場合には、顧客側設計回路３４の出力遅延試験は合格、取り込んでいない場合には不合格と判定する。
【００８４】
図８は顧客側設計回路３４の出力遅延試験を説明するためのタイミングチャートであり、スキャンクロックＳ＿ＣＬＫと、スキャンフリップフロップ４４の出力データと、スキャンフリップフロップ４２の通常入力端子Ｄに与えられるデータとを示している。（Ａ）は顧客側設計回路３４の出力遅延試験が合格の場合、（Ｂ）は顧客側設計回路３４の出力遅延試験が不合格の場合である。
【００８５】
図８（Ａ）の場合、時刻Ｔ５でスキャンクロックＳ＿ＣＬＫが立ち上がると、スキャンフリップフロップ４４は、これを受けて一定遅延ΔＴｅ後、試験データＴ＿ＤＡＴＡを出力している。そして、スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ５からスキャンクロックＳ＿ＣＬＫで１サイクル（例えば、４ns）後の時刻Ｔ６以前にスキャンフリップフロップ４２の通常入力端子Ｄに達している。なお、ΔＴｆ１はスキャンフリップフロップ４４の出力端子Ｄとスキャンフリップフロップ４２の通常入力端子Ｄとの間の信号路の遅延を示している。
【００８６】
この場合には、スキャンフリップフロップ４２は、スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡを取り込むことができるはずである。このことは、ＩＰマクロ３２側のスキャンチェインを利用して、スキャンフリップフロップ４２の保持データを読み出すことにより確認することができ、この例では、顧客側設計回路３４の出力遅延試験は合格と判定される。
【００８７】
図８（Ｂ）の場合、スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ６以前にスキャンフリップフロップ４２の通常入力端子Ｄに達していない。なお、ΔＴｆ２はスキャンフリップフロップ４４の出力端子Ｄとスキャンフリップフロップ４２の通常入力端子Ｄとの間の信号路の遅延を示している。
【００８８】
この場合には、スキャンフリップフロップ４２は、スキャンフリップフロップ４４が出力した試験データＴ＿ＤＡＴＡを取り込むことができないはずである。このことは、ＩＰマクロ３２側のスキャンチェインを利用して、スキャンフリップフロップ４２の保持データを読み出すことにより確認することができ、この例では、顧客側設計回路３４の出力遅延試験は不合格と判定される。なお、試験データＴ＿ＤＡＴＡのスキャンフリップフロップ４４への供給は、顧客側設計回路３４内のスキャンチェインを利用して行うことができる。
【００８９】
図９はＩＰマクロ３２の入力遅延試験を説明するための回路図である。ＩＰマクロ３２の入力遅延試験を行う場合には、第３テストモード信号ＴＭ３＝論理０、第４テストモード信号ＴＭ４＝論理１とする。このようにすると、セレクタ４３においては、第２入力端子４３Ｂと出力端子４３Ｘとが接続状態とされ、セレクタ４３は、スキャンフリップフロップ４２の出力データを選択する状態となる。セレクタ３７においては、第１入力端子３７Ａと出力端子３７Ｘとが接続状態とされ、セレクタ３７は、スキャンクロックＳ＿ＣＬＫを選択する状態となる。
【００９０】
ここで、ＩＰマクロ３２の入力遅延の期待値がＴＤ［sec］の場合、スキャンクロックＳ＿ＣＬＫの周波数を１／ＴＤ［Ｈz］とし、スキャンフリップフロップ４２からセレクタ４３を介してスキャンフリップフロップ４１に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ４１が取り込んでいるかを確認する。
【００９１】
例えば、ＩＰマクロ３２の入力遅延の期待値が１nsの場合、スキャンクロックＳ＿ＣＬＫの周波数を１／１ns＝１ＧＨzとし、スキャンフリップフロップ４２からセレクタ４３を介してスキャンフリップフロップ４１に試験データＴ＿ＤＡＴＡを伝送する。そして、スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ４１が取り込んでいるかを確認する。スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡをスキャンフリップフロップ４１が取り込んでいる場合には、ＩＰマクロ３２の入力遅延試験は合格、取り込んでいない場合には不合格と判定する。
【００９２】
図１０はＩＰマクロ３２の入力遅延試験を説明するためのタイミングチャートであり、スキャンクロックＳ＿ＣＬＫと、スキャンフリップフロップ４２の出力データと、スキャンフリップフロップ４１の通常入力端子Ｄに与えられるデータとを示している。（Ａ）はＩＰマクロ３２の入力遅延試験が合格の場合、（Ｂ）はＩＰマクロ３２の入力遅延試験が不合格の場合である。
【００９３】
図１０（Ａ）の場合、時刻Ｔ７でスキャンクロックＳ＿ＣＬＫが立ち上がると、スキャンフリップフロップ４２は、これを受けて一定遅延ΔＴｇ後、試験データＴ＿ＤＡＴＡを出力している。そして、スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ７からスキャンクロックＳ＿ＣＬＫで１サイクル（例えば、１ns）後の時刻Ｔ８以前にスキャンフリップフロップ４１の通常入力端子Ｄに達している。なお、ΔＴｈ１はスキャンフリップフロップ４２の出力端子Ｄとスキャンフリップフロップ４１の通常入力端子Ｄとの間の信号路の遅延を示している。
【００９４】
この場合には、スキャンフリップフロップ４１は、スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡを取り込むことができるはずである。このことは、ＩＰマクロ３２側のスキャンチェインを利用して、スキャンフリップフロップ４１の保持データを読み出すことにより確認することができ、この例では、ＩＰマクロ３２の入力遅延試験は合格と判定される。
【００９５】
図１０（Ｂ）の場合、スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡは、時刻Ｔ８以前にスキャンフリップフロップ４１の通常入力端子Ｄに達していない。なお、ΔＴｈ２はスキャンフリップフロップ４２の出力端子Ｄとスキャンフリップフロップ４１の通常入力端子Ｄとの間の信号路の遅延を示している。
【００９６】
この場合には、スキャンフリップフロップ４１は、スキャンフリップフロップ４２が出力した試験データＴ＿ＤＡＴＡを取り込むことができないはずである。このことは、ＩＰマクロ３２側のスキャンチェインを利用して、スキャンフリップフロップ４１の保持データを読み出すことにより確認することができ、この例では、ＩＰマクロ３２の入力遅延試験は不合格と判定される。なお、試験データＴ＿ＤＡＴＡのスキャンフリップフロップ４２への供給は、ＩＰマクロ３２側のスキャンチェインを利用して行うことができる。
【００９７】
ここで、顧客側設計回路３４の出力遅延試験が合格、かつ、ＩＰマクロ３２の入力遅延試験が合格であれば、スキャンフリップフロップ４４、４１間の遅延は、ファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ４４、４１間の遅延に問題はないと判定することができる。
【００９８】
以上のように、本発明の半導体集積回路装置の第２実施形態３１によれば、スキャンフリップフロップ４２とセレクタ４３とを有するラッパ回路３３と、スキャンクロック入力端子３５と、ファンクションクロック入力端子３８と、セレクタ３７と、第３テストモード入力端子３８と、第４テストモード入力端子３９とを設けているので、顧客側設計回路３４とＩＰマクロ３２との間の接続試験を含めたスキャン試験と、顧客側設計回路３４の出力遅延試験及びＩＰマクロ３２の入力遅延試験による顧客側設計回路３４とＩＰマクロ３２との間の遅延試験を行うことができる。
【００９９】
なお、本発明の半導体集積回路装置の第２実施形態３１においては、スキャンフリップフロップ４４の後段に組合せ回路を設けていないが、スキャンフリップフロップ４４の後段に組合せ回路を設けるようにしても良い。このようにした場合においても、本発明の半導体集積回路装置の試験方法の第２実施形態による試験を行うことができる。
【０１００】
また、本発明の半導体集積回路装置の第２実施形態３１においては、スキャンフリップフロップ４１の前段に組合せ回路を設けていないが、スキャンフリップフロップ４１の前段に組合せ回路を設けるようにしても良い。このようにした場合においても、本発明の半導体集積回路装置の試験方法の第２実施形態による試験を行うことができる。
【０１０１】
また、本発明の半導体集積回路装置の第１実施形態１１においては、ＩＰマクロ１２に対応してラッパ回路１３を設け、本発明の半導体集積回路装置の第２実施形態３１においては、ＩＰマクロ３２に対応してラッパ回路３３を設けているが、半導体集積回路装置の製造元が顧客に提供する内部回路情報未公開のＩＰマクロに対応してラッパ回路１３、３３を設けるように構成することもできる。
【符号の説明】
【０１０２】
１…ＩＰマクロ
２…顧客側設計回路
３、４…スキャンチェイン
５…信号配線
１１…本発明の半導体集積回路装置の第１実施形態
１２…ＩＰマクロ
１３…ラッパ回路
１４…顧客側設計回路
１５…スキャンクロック（Ｓ＿ＣＬＫ）入力端子
１６…ファンクションクロック（Ｆ＿ＣＬＫ）入力端子
１７…セレクタ
１８…第１テストモード信号（ＴＭ１）入力端子
１９…第２テストモード信号（ＴＭ２）入力端子
２０…スキャン出力端子
２１、２２…スキャンフリップフロップ
２３…セレクタ
２４…スキャンフリップフロップ
２５…ラッパ回路の出力ノード
２６…スキャン選択信号（ＳＣＡＮ＿ＳＥＬ）入力端子
２７…セレクタ
２８…ＩＰマクロ側のスキャンチェイン
２９…顧客側設計回路側のスキャンチェイン
３１…本発明の半導体集積回路装置の第２実施形態
３２…ＩＰマクロ
３３…ラッパ回路
３４…顧客側設計回路
３５…スキャンクロック（Ｓ＿ＣＬＫ）入力端子
３６…ファンクションクロック（Ｆ＿ＣＬＫ）入力端子
３７…セレクタ
３８…第３テストモード信号（ＴＭ３）入力端子
３９…第４テストモード信号（ＴＭ４）入力端子
４０…スキャン出力端子
４１、４２…スキャンフリップフロップ
４３…セレクタ
４４…スキャンフリップフロップ
４５…ＩＰマクロの入力ノード
４６…スキャン選択信号（ＳＣＡＮ＿ＳＥＬ）入力端子
４７…セレクタ
４８…ＩＰマクロ側のスキャンチェイン
４９…顧客側設計回路側のスキャンチェイン
【図１】
2010216901.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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