(57)【要約】【課題】ゲート電極上にシリサイド層を安定して形成すること。【解決手段】メモリセル１００は、シリコン基板１０と、シリコン基板１０上に互いに隣り合って配置されたゲート電極１２、１３と、シリコン基板１０とゲート電極１２間に形成された絶縁層３０と、シリコン基板１０とゲート電極１２間に形成された電荷蓄積層２６と、を備え、ゲート電極１２は、シリコン基板１０から離間するに従って少なくとも部分的に幅広になる。シリコン基板１０から離間するに従って少なくとも部分的に幅広となるようにゲート電極１２を形付けることで、シリサイド層４５を安定して形成することが実現可能になる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に互いに隣り合って配置された第１及び第２ゲート電極と、
前記半導体基板と前記第１ゲート電極間に形成された絶縁層と、
前記半導体基板と前記第２ゲート電極間に形成された第１電荷蓄積層と、
を備え、
前記第２ゲート電極は、前記半導体基板から離間するに従って少なくとも部分的に幅広になる、半導体装置。
【請求項２】
前記半導体基板上に形成され、前記半導体基板から離間するに従って少なくとも部分的に幅狭になる第１中間絶縁層を更に備え、
前記第２ゲート電極は、前記第１中間絶縁層が幅狭になるに応じて幅広になることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記第２ゲート電極間には、前記半導体基板から離間するに従って少なくとも部分的に幅狭になる第１中間絶縁層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２ゲート電極は、前記第１ゲート電極と前記中間絶縁層との間に挟まれた部分を有することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第２ゲート電極の上面は、前記半導体基板の主面に沿う方向に実質的に平坦であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２ゲート電極上にはシリサイド層が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１中間絶縁層に対して隣り合って配置され、前記半導体基板から離間するに従って幅狭になるサイドウォールを更に備えることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項８】
前記第１中間絶縁層と前記第２ゲート電極間には前記第１電荷蓄積層が形成されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項９】
前記第１電荷蓄積層は、酸化シリコン層、窒化シリコン層、及び酸化シリコン層の積層体を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体基板上に形成され、前記第１ゲート電極と隣り合って配置された第３ゲート電極と、
前記半導体基板と前記第３ゲート電極間に形成された第２電荷蓄積層と、
を更に備え、
前記第３ゲート電極は、前記半導体基板から離間するに従って少なくとも部分的に幅広になることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体基板上に形成され、前記半導体基板から離間するに従って少なくとも部分的に幅狭になる第２中間絶縁層を更に備え、
前記第２ゲート電極は、前記第２中間絶縁層が幅狭になるに応じて幅広になることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板とゲート電極間に形成された電荷蓄積層に対する電荷の注入に基づいて論理値を記憶する半導体装置であって、
半導体基板と、
前記半導体基板上に互いに隣り合って配置された第１及び第２ゲート電極と、
前記半導体基板と前記第２ゲート電極間に形成された第１電荷蓄積層と、
を備え、
前記第２ゲート電極は、前記半導体基板から離間するに従って少なくとも部分的に幅広になる、半導体装置。
【請求項１３】
半導体基板上に当該半導体基板から離間するに従って幅狭になる中間絶縁層を形成し、
前記半導体基板上に電荷蓄積層を形成し、
前記電荷蓄積層及び前記中間絶縁層上にゲート電極を形成する導電層を形成する、
半導体装置の製造方法。
【請求項１４】
前記半導体基板上に犠牲層を形成し、
前記犠牲層に開口を形成し、
前記中間絶縁層を前記開口内に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記開口内に第１絶縁層を形成し、
前記第１絶縁層及び前記犠牲層上に第２絶縁層を形成し、
前記第１及び第２絶縁層をエッチングすることで前記中間絶縁層を前記開口内に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記犠牲層は、前記半導体基板に形成されるトランジスタのゲート電極を形成する導電層を含むことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記導電層に前記半導体基板の主面にまで到達する開口を形成することで前記ゲート電極を形成することを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ゲート電極の上面にシリサイド層を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリが組み込まれた半導体集積回路では、スプリットゲート型のメモリセルが広く採用されている。これによって、メモリセルのサイズを縮小することができ、また十分なデータ読み出し速度を確保することができる。なお、スプリットゲート型のメモリセルでは、ソースサイドホットエレクトロン注入により電荷蓄積層に論理値を書き込み、ソース領域でのバンド間ホットホール注入により書き込んだ論理値を消去する。
【０００３】
特許文献１には、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型のメモリセルが開示されている。特許文献１に記載のメモリセルでは、選択ゲート電極及びメモリゲート電極が互いに隣り合って半導体基板上に配置されている。半導体基板とメモリゲート電極間にはＯＮＯ(Oxide-Nitride-Oxide)膜からなる絶縁膜が形成されている。ＯＮＯ膜への電子の注入により論理値を書き込み、ＯＮＯ膜への正孔の注入により論理値を消去する。なお、ここでは、半導体基板に注入する不純物濃度を制御することで、メモリセルの性能と信頼性を向上させている。
【特許文献１】特開２００８−４１８３２号公報
【０００４】
ところで、読み出し速度の向上のためには、配線抵抗を低減すると良い。配線抵抗の低減のためには、ゲート電極上にシリサイド層を形成することが一般的である。しかしながら、一般的な製造方法でゲート電極を形成すると、ゲート電極がサイドウォール状になってしまう（特許文献１参照）。すなわち、ゲート電極が、半導体基板から離間するに従って幅狭になってしまう。この場合、ゲート電極の上面が非平坦であり、シリサイド層を安定して形成することは難しい。上面が非平坦のゲート電極上にシリサイド層を形成すると、シリサイド層の層厚又は幅が面内でばらつくことによって、シリサイド層が部分的に細線化し、配線抵抗が逆に増加してしまうおそれもある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の説明から明らかなように、従来の半導体装置では、ゲート電極上にシリサイド層を安定して形成できないおそれがある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に互いに隣り合って配置された第１及び第２ゲート電極と、前記半導体基板と前記第１ゲート電極間に形成された絶縁層と、前記半導体基板と前記第２ゲート電極間に形成された第１電荷蓄積層と、を備え、前記第２ゲート電極は、前記半導体基板から離間するに従って少なくとも部分的に幅広になる。半導体基板から離間するに従って少なくとも部分的に幅広となるようにゲート電極を形付けることで、シリサイド層を安定して形成することが実現可能になる。
【０００７】
本発明に係る半導体装置は、半導体基板とゲート電極間に形成された電荷蓄積層に対する電荷の注入に基づいて論理値を記憶する半導体装置であって、半導体基板と、前記半導体基板上に互いに隣り合って配置された第１及び第２ゲート電極と、前記半導体基板と前記第２ゲート電極間に形成された第１電荷蓄積層と、を備え、前記第２ゲート電極は、前記半導体基板から離間するに従って少なくとも部分的に幅広になる。
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板上に当該半導体基板から離間するに従って幅狭になる中間絶縁層を形成し、前記半導体基板上に電荷蓄積層を形成し、前記電荷蓄積層及び前記中間絶縁層上にゲート電極を形成する導電層を形成する。
【発明の効果】
【０００９】
本発明によれば、ゲート電極上にシリサイド層を安定して形成することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、各実施の形態は、説明の便宜上、簡略化されている。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。図面は、もっぱら技術的事項の説明のためのものであり、図面に示された要素の正確な大きさ等は反映していない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。上下左右といった方向を示す用語は、図面を正面視して用いることを前提とする。
【００１１】
［第１の実施形態］
以下、図１乃至図１９を参照して、本発明の第１の実施形態について説明する。図１は、メモリセルアレイのレイアウトを示す模式図である。図２は、メモリセルの断面構成を示す概略的な模式図である。図３は、メモリセルの駆動方法を説明するためのチャートである。図４乃至図１９は、メモリセルの製造工程を説明するための製造工程図である。
【００１２】
図１に示すように、メモリセルアレイ２００は、ゲート（ゲート電極）１１、ゲート（ゲート電極）１２、ゲート（ゲート電極）１３、ＳＴＩ(Shallow Trench Isolation)１５、及び制御端子１６を有する。ゲート１１は、ｘ軸に沿って延在する。ゲート１２、ゲート１３も、同様に、ｘ軸に沿って延在する。ゲート１１〜１３は、間隔を空けてｘ軸方向に互いに隣り合って配置されている。ＳＴＩ１６は、ｙ軸に沿って延在する。ＳＴＩ１６は、ｙ軸方向に複数配置されている。ＳＴＩ１６は、間隔を空けて互いに隣り合って配置されている。メモリセルアレイ２００は、素子分離層であるＳＴＩ１６によって複数の領域に電気的に分離される。ＳＴＩ１６により区画された個々の領域には、図２に示すメモリセル１００が形成される。
【００１３】
図２（ａ）に、図１のＸ１−Ｘ１の断面を示す。図２（ｂ）に、図１のＸ２−Ｘ２の断面を示す。図２（ａ）に示すように、メモリセル１００は、シリコン基板（半導体基板）１０、及びスプリットゲート構造９５を有する。メモリセル１００は、スプリットゲート構造９５のトランジスタである。より具体的には、メモリセル１００は、シリコン基板１０とゲート間のＯＮＯ膜２６に論理値を記憶する半導体記憶装置である。
【００１４】
シリコン基板１０は、一般的な多結晶のシリコン基板である。シリコン基板１０は、Ｐ型のウェル領域を有する。シリコン基板１０のＰ型ウェル領域には、Ｎ型の不純物拡散領域４０、４１が形成されている。不純物の熱拡散等により、シリコン基板１０の主面から浅い領域でＬＤＤ(Lightly Doped Drain)領域４０が形成される。同様に、シリコン基板１０の主面からより深い領域で高濃度不純物拡散領域４１が形成される。ＬＤＤ領域４０の不純物濃度は、高濃度不純物拡散領域４１の不純物濃度よりも低い。なお、シリコン基板１０に拡散する不純物の濃度は当業者にとっては周知である。
【００１５】
不純物拡散領域４１上には、シリサイド層４５が形成される。シリサイド層４５によって配線抵抗が効果的に低減される。なお、シリサイド層４５は、金属（コバルト(Co)等）を用いたサリサイド法によって形成される。具体的には、シリサイド層４５は、コバルトを所望の箇所に選択的に堆積し、これを熱処理することによって形成される。なお、薄膜の選択的成長方法は任意である（以下、同様）。例えば、マスク層を形成し、マスク層に開口を形成し、開口内に薄膜を堆積し、最後にマスク層を除去することで薄膜を選択的に成長する。
【００１６】
図２では、説明の便宜のため、紙面に向かって右側の不純物拡散領域をソースとし、これにソース取出電極Ｖｓを接続している。紙面に向かって左側の不純物拡散領域をドレインとし、これにドレイン取出電極Ｖｄを接続している。
【００１７】
スプリットゲート構造９５は、シリコン基板１０上に形成される。スプリットゲート構造９５は、ゲート１１〜１３、中間絶縁層２５（２５ａ、２５ｂ）、ＯＮＯ(Oxide-Nitride-Oxide)膜（電荷蓄積層）２６、絶縁膜（ゲート間絶縁膜）３１、絶縁層（ゲート絶縁層）３０、サイドウォール３５、及びシリサイド層４５を有する。
【００１８】
ゲート１１〜１３は、導電性材料(ポリシリコン等)からなる電極である。ゲート１１は、ＯＮＯ膜２６に対する電荷の注入を制御する制御電極として機能する。ゲート１２も、ゲート１１と同様である。ゲート１３は、ＯＮＯ膜２６に書き込まれた論理値を検出する読出電極として機能する。ゲート１１とゲート１３とは、絶縁膜３１によって絶縁されている。ゲート１３とゲート１２も、同様に、絶縁膜３１によって絶縁されている。なお、絶縁膜３１は、酸化シリコン(SiO2)からなる。
【００１９】
ゲート１１は、シリコン基板１０上にＯＮＯ膜２６を介して積層された内側部分を有する。また、ゲート１１は、シリコン基板１０上に、中間絶縁層２５ａ及びＯＮＯ膜２６を介して積層された外側部分を有する。ゲート１２は、シリコン基板１０上にＯＮＯ膜２６を介して積層された内側部分を有する。また、ゲート１１は、シリコン基板１０上に、中間絶縁層２５ｂ及びＯＮＯ膜２６を介して積層された外側部分を有する。なお、ゲート１３を中心として、ゲート１３に近寄る方向を内側と呼び、ゲート１３から離れる方向を外側と呼ぶ（以下、同様）。
【００２０】
本実施形態では、ゲート１１は、シリコン基板１０から離間するに従って幅広になる。この状態でゲート１１の上面を平坦面することで、ゲート１１の上面にシリサイド層４５を安定して形成することが可能になる。これによって、配線抵抗を低減し、読み出し速度を効果的に高めることができる。なお、ゲート１１には、外側へ向かって下方から上方へ傾斜する傾斜面が形成されている。ゲート１１についてした説明は、ゲート１２にも当てはまる。なお、配線層とゲート間のコンタクト面積を十分にすることで配線抵抗を低減する方法もあるが、この場合には装置全体が大型化してしまう。本実施形態の場合には、このような不利益を伴うこともない。
【００２１】
中間絶縁層２５は、酸化シリコン(SiO2)からなる絶縁層である。中間絶縁層２５は、シリコン基板１０から離間するに従って幅狭になる。中間絶縁層２５は、内側へ向かって傾斜する傾斜面が形成されている。
【００２２】
中間絶縁層２５ａ上には、ＯＮＯ膜２６、ゲート１１が、この順で形成されている。換言すると、中間絶縁層２５ａの傾斜面上に、ＯＮＯ膜２６を介して、ゲート１１が積層されている。中間絶縁層２５ｂ上には、ＯＮＯ膜２６、ゲート１３が、この順で形成されている。換言すると、中間絶縁層２５ｂの傾斜面上に、ＯＮＯ膜２６を介して、ゲート１３が積層されている。
【００２３】
ＯＮＯ膜２６は、酸化シリコン層、窒化シリコン層、及び酸化シリコン層がこの順で積層された積層体である。ＯＮＯ膜２６は、例えば、次の（１）乃至（３）の手順で製造される。（１）熱酸化により４〜７ｎｍ程度の酸化シリコン層を形成する。（２）酸化シリコン層上に８〜１０ｎｍ程度の窒化シリコン層を堆積する。（３）窒化シリコン層上に７〜８ｎｍ程度の酸化シリコン層を堆積する。窒化シリコン層が、電荷蓄積の機能を果たす。ＯＮＯ層２６の構成層の層厚は任意である。
【００２４】
ゲート１３は、シリコン基板１０上にゲート絶縁層３０を介して積層される。ゲート絶縁層３０は、シリコン基板の表面が熱酸化されて形成された酸化シリコン(SiO2)等からなる。
【００２５】
サイドウォール３５は、中間絶縁層２５の外側に配置される。サイドウォール３５は、酸化シリコン(SiO2)等の絶縁材料からなる。サイドウォール３５は、ゲート１１〜１３を機械的に支持する。サイドウォール３５は、その製造方法に由来して、シリコン基板１０から離間するに従って幅狭になる。
【００２６】
図３に、メモリセル１００の駆動条件を示す。図３を参照して、ゲート１２を制御して、ゲート１２とシリコン基板１０間にあるＯＮＯ膜２６に対して電荷を注入する場合について説明する。
【００２７】
図３の「書き込み」に示すように各電極に電圧を印加することで、ゲート１２とシリコン基板１０間にあるＯＮＯ膜２６に対して電子が注入される。なお、このとき、ゲート１１〜１３に対する電圧印加に伴って、シリコン基板１０には反転層（チャネル領域）が形成される。形成された反転層を介してドレイン領域からＯＮＯ膜２６へ電子が注入される。
【００２８】
図３の「消去」に示すように各電極に電圧を印加することで、ゲート１２とシリコン基板１０間にあるＯＮＯ膜２６に対して正孔（ホール）が注入される。ＯＮＯ膜２６に蓄積された電子は注入された正孔によって中和される。なお、このとき、ソースへの正電圧印加によってバンド間トンネル現象が発生し、空乏層領域に発生した正孔（ホール）がＯＮＯ膜２６へ注入される。なお、図３の「読み出し」に示すように各電極に電圧を印加することで、ゲート１２とシリコン基板１０間のＯＮＯ膜２６に書き込まれた論理値が読み出される。
【００２９】
以下、図４乃至図１９を参照して、メモリセル１００の製造方法について説明する。なお、各図（ａ）は、ワードライン方向（図２のＸ２−Ｘ２方向）の断面を模式的に示す。各図（ｂ）は、ビットライン方向（図２のＸ１−Ｘ１方向）の断面を模式的に示す。
【００３０】
まず、図４に示すように、ＳＴＩ１５、熱酸化層２０、ポリシリコン層２１、及び窒化シリコン層２２をこの順で形成する。ＳＴＩ１５は、ＳＴＩ(Shallow Trench Isolation)法、ＬＯＣＯＳ(Local Oxidization of Silicon)法等により形成する。ＳＴＩ１５は、酸化シリコン(SiO2)からなる。熱酸化層２０は、シリコン基板１０の表面を熱酸化することで形成する。熱酸化層２０は、酸化シリコン(SiO2)からなる。ポリシリコン層２１は、通常の薄膜形成技術（ＣＶＤ等）により形成する。ポリシリコン層２１は、ポリシリコン（多結晶シリコン）からなる。窒化シリコン層２２は、通常の薄膜形成技術（ＣＶＤ等）により形成する。窒化シリコン層２２は、窒化シリコンからなる。なお、後述の説明から明かなように、ポリシリコン層２１、及び窒化シリコン層２２は除去される。換言すると、ポリシリコン層２１及び窒化シリコン層２２は犠牲層を形成する。窒化シリコン層２２のみで犠牲層を形成しても良い。但し、窒化シリコン層２２に加えてポリシリコン層２１も積層することで第２の実施形態で説明する効果を得ることができる。説明の便宜上、第１の実施形態ではその説明を省略する。
【００３１】
次に、図５に示すように、窒化シリコン層２２、及びポリシリコン層２１を、エッチングにより部分的に除去して溝（開口）ＤＰを形成する。なお、熱酸化層２０は、エッチングストッパーとして機能する。溝ＤＰを規定する側面をシリコン基板１０の主面に対して垂直なものとする。これによって、シリコン基板１０上の積層体の構造的な安定性を高めることができる。側面の平坦性を高めるためには、ウェットエッチングではなく、ドライエッチングをすると良い。
【００３２】
次に、図６に示すように、酸化シリコン層２３を溝ＤＰ内に形成する。具体的には、まず、通常の薄膜形成技術によって酸化シリコン層２３を堆積する。次に、化学機械研磨(ＣＭＰ(Chemical Mechanical Polishing))によって酸化シリコン層２３を平坦化する。次に、溝ＤＰ内に残存した酸化シリコン層２３の上部をエッチング（ドライエッチング又はウェットエッチング）により除去する。
【００３３】
次に、図７に示すように、通常の薄膜形成技術によって酸化シリコン層２４を堆積する。これによって、酸化シリコン層２４は、酸化シリコン層２３上と窒化シリコン層２２上に堆積される。
【００３４】
次に、図８に示すように、酸化シリコン層２３、２４をエッチング（ドライエッチング又はウェットエッチング）により部分的に除去する。エッチング時間を適当に調整することによって、溝ＤＰ内には、上述の中間絶縁層２５が形成される。なお、図６及び図７で示した工程によって、酸化シリコン層２３、２４の積層体の上面には溝ＤＰ２（図７参照）が形成されている。この溝ＤＰ２によって中間絶縁層２５を意図した形状に形成することができる。すなわち、中間絶縁層２５の形状を、シリコン基板１０から離間するに従って幅狭になるものにすることができる。
【００３５】
次に、図９に示すように、ＯＮＯ膜２６を形成する。これによって、ＯＮＯ膜２６は、窒化シリコン層２２、中間絶縁層２５、シリコン基板１０の主面上に形成される。なお、図９（ｃ）に示すように、ＯＮＯ膜２６は、酸化シリコン層２６ａ、窒化シリコン層２６ｂ、及び酸化シリコン層２６ｃが積層された積層体である。
【００３６】
次に、図１０に示すように、溝ＤＰ内にポリシリコン層２７を形成する。具体的には、通常の薄膜形成技術によってポリシリコンをシリコン基板１０上に形成する。次に、平坦化処理し、窒化シリコン層２２上の堆積層を除去する。次に、溝ＤＰ内に堆積したポリシリコンの上部をエッチングにより部分的に除去する。
【００３７】
次に、図１１に示すように、酸化シリコン層２８を形成する。具体的には、通常の薄膜形成技術によってポリシリコン層２７上に酸化シリコン層２８を堆積し、酸化シリコン層２８をエッチングにより部分的に除去する。エッチング時間等を調整することによって酸化シリコン層２８は、図１１に示すように、シリコン基板１０から離間するに従って幅狭の形状となる。
【００３８】
次に、図１２に示すように、ポリシリコン層２７をエッチングにより選択的に除去する。酸化シリコン層２８の間の範囲でポリシリコン層２７を選択的に除去して、ゲート１１、及びゲート１２を形成する。なお、エッチングの具体的な方法は任意である。
【００３９】
次に、図１３に示すように、酸化シリコン層２９をゲート１１、ゲート１２の内面に形成する。具体的には、通常の薄膜形成技術によって酸化シリコン層を全面的に堆積し、酸化シリコン層をエッチングにより選択的に除去することで酸化シリコン層２９を形成する。なお、過熱処理によって、酸化シリコン層２９と酸化シリコン層２８とは互いに一体化する。
【００４０】
次に、図１４に示すように、ゲート絶縁層３０、及びゲート１３を形成する。具体的には、熱酸化によりゲート絶縁層３０をシリコン基板１０上に形成する。次に、通常の薄膜形成技術によりポリシリコンをゲート絶縁層３０上に堆積する。次に、ポリシリコン層の上部をエッチングにより除去する。このようにして、ゲート１１とゲート１２の間に、ゲート絶縁層３０及びゲート１３の積層体が形成される。
【００４１】
次に、図１５に示すように、酸化シリコン層３１を形成する。具体的には、ウェットエッチングによって酸化シリコン層２８を除去し、その後、熱酸化する。このようにしてゲート１３の上面に酸化シリコン層３１が形成される。なお、この工程以降では、酸化シリコン層２９の堆積部分についても酸化シリコン層３１として表記する。
【００４２】
次に、図１６に示すように、窒化シリコン層２２を溶剤で除去し、ポリシリコンをエッチングにより除去する。
【００４３】
次に、図１７に示すように、シリコン基板１０の主面に対して不純物を注入してＬＤＤ領域４０を形成する。
【００４４】
次に、図１８に示すように、サイドウォール３５を中間絶縁層２５の隣に形成する。具体的には、通常の薄膜形成技術により酸化シリコン層をシリコン基板１０上に形成し、これをエッチングにより部分的に除去する。このようにしてサイドウォール３５が形成される。また、酸化シリコン層の除去と同時に、ゲート上に形成された酸化シリコン層を除去する。次に、シリコン基板１０の主面に対して不純物を注入して高濃度不純物拡散領域４１を形成する。
【００４５】
次に、図１９に示すように、通常のサリサイド工程によってシリサイド層４５をゲート上面、不純物拡散領域の電極取り出し部分に選択的に形成する。
【００４６】
本実施形態では、上述のようにゲート１１、１２は、シリコン基板１０から離間するに従って幅広に形付けられている。ゲート１１の上面は平坦（シリコン基板１０の主面に対して実質的に平行）になっている。従って、ゲート１１の上面にシリサイド層４５を安定して形成することができる。これによって、配線抵抗を低減し、読み出し速度を効果的に高めることができる。なお、本実施形態では、ゲート１１、１２の両方をシリコン基板１０上に残存させる。これによって一方のゲートを除去する工程を省略することができる。
【００４７】
［第２の実施形態］
以下、図２０乃至図３０を参照して本発明の第２の実施形態について説明する。図２０乃至図３０は、Ｎ型トランジスタの製造工程を示す概略的な工程図である。
【００４８】
本実施形態では、シリコン基板１０に対して、第１の実施形態で説明したメモリセル１００に加えてＮ型トランジスタ１１０も形成する。換言すると、メモリセルとＣＭＯＳトランジスタとを共通のシリコン基板１０に形成する。このような場合であっても第１の実施形態で説明したものと同様の効果を得ることができる。
【００４９】
本実施形態では、溝ＤＰが形成される犠牲層を、ポリシリコン層２１、及び窒化シリコン層２２の積層体で形成する。犠牲層を単層ではなく、ポリシリコン層２１を含めた複層とすることによって、Ｎ型トランジスタ１１０のゲート電極を別工程にて形成する必要性を解消できる。これによって、トランジスタとメモリセルが組み込まれる半導体装置全体の工程の簡素化を図ることができる。
【００５０】
以下、図２０乃至図３０を参照して、第１の実施形態で説明したメモリセル１００の製造工程にＮ型トランジスタ１１０の製造を組み入れて説明する。
【００５１】
図４に示すメモリセル１００の製造工程により、図２０に示すようにＮ型トランジスタ１１０の形成領域にも、ＳＴＩ１５、熱酸化層２０、ポリシリコン層２１、及び窒化シリコン層２２がこの順で形成される。
【００５２】
図７に示すメモリセル１００の製造工程により、図２１に示すようにＮ型トランジスタ１１０の形成領域にも、酸化シリコン層２４が形成される。
【００５３】
図８に示すメモリセル１００の製造工程により、図２２に示すように上述の酸化シリコン層２４が除去される。
【００５４】
図９に示すメモリセル１００の製造工程により、図２３に示すようにＮ型トランジスタ１１０の形成部分にも、ＯＮＯ膜２６が形成される。
【００５５】
図１１に示すメモリセル１００の製造工程により、図２４に示すようにＯＮＯ膜２６を形成する酸化シリコン層が除去される。
【００５６】
図１２に示すメモリセル１００の製造工程により、図２５に示すようにＯＮＯ膜２６が除去される。
【００５７】
図１６に示すメモリセル１００の製造工程により、図２６に示すように窒化シリコン層２２が除去される。窒化シリコン層２２の除去後、通常のパターン形成技術（フォトリソグラフィー等）によりポリシリコン層２１をパターニングする。これによって、Ｎ型トランジスタ１１０のゲート電極５０を形成することができる。なお、メモリセル１００の形成領域では第１の実施形態と同様にポリシリコン層２１は全面的に除去される。
【００５８】
図１７、１８で示すメモリセル１００の製造工程のとき、図２７に示すようにＮ型トランジスタ１１０の形成領域には保護膜５５を形成する。メモリセル１００とＮ型トランジスタ１１０の不純物拡散工程を分離することによって各々について所望の特性を実現することができる。
【００５９】
保護膜５５を除去した後、図２８乃至図３０の手順でＮ型トランジスタ１１０を製造する。
【００６０】
まず、図２８（ａ）に示すように、シリコン基板１０に不純物を拡散してＬＤＤ領域５５を形成する。なお、事前に、図２８（ｂ）及び（ｃ）に示すように、メモリセル１００の形成領域には保護膜６０を形成する。
【００６１】
次に、図２９に示すように、シリコン基板１０に不純物を拡散して高濃度不純物拡散領域５６を形成する。
【００６２】
次に、図３０に示すように、通常のサリサイド工程によって、シリサイド層を各電極取出領域上に形成する。なお、この工程は、図１９に示す工程と同時に行うものとする。
【００６３】
上述の説明から明かなように、本実施形態では、共通の半導体基板上にメモリセル１００とＮ型トランジスタ１１０を形成する。このとき、溝ＤＰが形成される犠牲層を、ポリシリコン層２１、及び窒化シリコン層２２の積層体で形成する。犠牲層を単層ではなく、ポリシリコン層２１を含めた複層とすることによって、Ｎ型トランジスタ１１０のゲート電極を別工程にて形成する必要性を解消できる。これによって、トランジスタとメモリセルが組み込まれる半導体装置全体の工程の簡素化を図ることができる。
【００６４】
本発明の技術的範囲は上述の実施形態に限定されない。メモリセルの具体的な構成は任意である。メモリセルの詳細な製造条件は当業者にとっては自明である。電荷蓄積層の具体的な構成は任意である。ＯＮＯ膜以外の電荷蓄積層を採用することも可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態にかかるメモリセルアレイのレイアウトを示す模式図である。
【図２】本発明の第１の実施形態にかかるメモリセルの断面構成を示す概略的な模式図である。
【図３】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図４】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図５】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図６】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図７】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図８】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図９】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１０】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１１】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１２】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１３】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１４】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１５】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１６】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１７】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１８】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図１９】本発明の第１の実施形態にかかるメモリセルの駆動方法を説明するためのチャートである。
【図２０】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２１】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２２】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２３】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２４】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２５】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２６】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２７】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２８】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図２９】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【図３０】本発明の第２の実施形態にかかるＮ型トランジスタの製造工程を示す概略的な工程図である。
【符号の説明】
【００６６】
２００    メモリセルアレイ
１００    メモリセル
９５    スプリットゲート構造
１０    シリコン基板
１１〜１３    ゲート
１６    制御端子
２０    熱酸化層
２１    ポリシリコン層
２２    窒化シリコン層
２３    酸化シリコン層
２４    酸化シリコン層
２５（２５ａ、２５ｂ）    中間絶縁層
２６    ＯＮＯ膜
２６ａ    酸化シリコン層
２６ｂ    窒化シリコン層
２６ｃ    酸化シリコン層
２７    ポリシリコン層
２８    ゲート間絶縁膜
２８    酸化シリコン層
２９    酸化シリコン層
３０    ゲート絶縁層
３１    酸化シリコン層
３５    サイドウォール
４０    ＬＤＤ領域
４１    高濃度不純物拡散領域
４５    シリサイド層
１１０    Ｎ型トランジスタ
５０    ゲート電極
５５    保護膜
５５    ＬＤＤ領域
５６    高濃度不純物拡散領域
６０    保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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