(57)【要約】【課題】オフ時のリーク電流を抑制した薄膜トランジスタを備えた表示装置及びその製造方法を提供する。【解決手段】透明基板ＧＡの上側に積層されるゲート電極ＧＴと、ゲート電極ＧＴの上側に積層されるソース電極ＳＴ及びドレイン電極ＤＴと、ゲート電極ＧＴとソース電極ＳＴ及びドレイン電極ＤＴとの間に積層されて、ソース電極ＳＴ及びドレイン電極ＤＴ間の電流を制御する第１半導体膜ＭＳと、第１半導体膜ＭＳの全体を上側から覆うように積層されてソース電極ＳＴ及びドレイン電極ＤＴとの間に介在する第２半導体膜ＡＳと、を含み、第１半導体膜ＭＳは、ゲート電極ＧＴと重複してゲート電極ＧＴの平面的に内側に位置するとともに、第２半導体膜ＡＳによってドレイン電極ＤＴ側の端部とソース電極ＳＴ側の端部とが被覆され、第２半導体膜ＡＳは、第１半導体膜ＭＳよりも小さい粒径の結晶で形成される、ことを特徴とする表示装置。【選択図】図３
2010182882.tif 000002
【特許請求の範囲】
【請求項１】
透明基板の上側に積層されるゲート電極と、
前記ゲート電極の上側に積層されるソース電極及びドレイン電極と、
前記ゲート電極と、前記ソース電極及び前記ドレイン電極との間に積層されて、前記ソース電極及び前記ドレイン電極間の電流を制御する第１半導体膜と、
前記第１半導体膜の全体を上側から覆うように積層されて、前記ソース電極及び前記ドレイン電極との間に介在する第２半導体膜と、を含み、
前記第１半導体膜は、前記ゲート電極と重複して該ゲート電極の平面的に内側に位置するとともに、前記第２半導体膜によって前記ドレイン電極側の端部と前記ソース電極側の端部とが被覆され、
前記第２半導体膜は、前記第１半導体膜よりも小さい粒径の結晶で形成される、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記第２半導体膜は、所定の厚みを有して積層されて、
前記第１半導体膜は、前記第２半導体膜に埋め込まれるように配置される、
ことを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記ソース電極と前記第２半導体膜の間、及び、前記ドレイン電極と前記第２半導体膜の間には、前記第２半導体膜と前記ソース電極及び前記ドレイン電極とをオーミックコンタクトさせるオーミックコンタクト層がそれぞれ設けられる、
ことを特徴とする表示装置。
【請求項４】
請求項３に記載の表示装置において、
前記オーミックコンタクト層及び前記第２半導体膜は、前記ソース電極及び前記ドレイン電極の形状にしたがって一体的に加工され、
前記第２半導体膜における前記第１半導体膜と平面的に重複する部分は、前記所定の厚みよりも薄い厚みで該第２半導体膜が残存するように、前記ソース電極及び前記ドレイン電極の形状にしたがって加工される、
ことを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記第１半導体膜の下側に積層されて、前記ゲート電極と前記第１半導体膜とを絶縁させるゲート絶縁膜を含み、
前記第１半導体膜は、前記ゲート絶縁膜の上側に接して積層されて、
前記第２半導体膜は、前記第１半導体膜を埋め込むように前記ゲート絶縁膜と前記第１半導体膜の上側にこれらに接して積層され、
前記オーミックコンタクト層は、前記ソース電極及び前記ドレイン電極の形状と略同一のパターン形状にエッチングされて加工され、
前記第２半導体膜において、前記第１半導体膜と平面的に重複する部分は、該第２半導体膜の少なくとも一部を残存させるようにエッチングされ、前記第１半導体膜と平面的に重複する部分以外の部分は、前記ゲート絶縁膜までエッチングされることにより加工される、
ことを特徴とする表示装置。
【請求項６】
請求項３に記載の表示装置において、
前記第１半導体膜は、微結晶シリコンで形成され、
前記第２半導体膜は、非晶質シリコンで形成され、
前記オーミックコンタクト層は、非晶質シリコンに不純物が添加されて形成される、
ことを特徴とする表示装置。
【請求項７】
透明基板の上側にゲート電極を形成する工程と、
前記ゲート電極が発生させる電界によりソース電極及びドレイン電極間の電流を制御する第１半導体膜を、前記ゲート電極の上側に形成する工程と、
前記第１半導体膜よりも小さな粒径の結晶で形成される第２半導体膜を、前記第１半導体膜の全体を上側から覆うように成膜する第１成膜工程と、
前記第２半導体膜の上側に、前記ソース電極及び前記ドレイン電極と前記第２半導体膜とをオーミックコンタクトさせるオーミックコンタクト層を成膜する第２成膜工程と、
前記オーミックコンタクト層の上側に、前記ソース電極及び前記ドレイン電極を成膜する第３成膜工程と、
前記第１成膜工程と前記第２成膜工程と前記第３成膜工程によって成膜された、前記ソース電極及び前記ドレイン電極と、前記オーミックコンタクト層と、前記第２半導体膜とを、一括してエッチングすることにより形状を加工するエッチング工程と、を含む、
ことを特徴とする表示装置の製造方法。
【請求項８】
請求項７に記載の表示装置の製造方法であって、
前記ゲート電極の上側に、前記ゲート電極と前記第１半導体膜を絶縁するゲート絶縁膜を形成する工程を含み、
前記エッチング工程は、
前記第１半導体膜と平面的に重複する部分を、前記第２半導体膜に到達して該第２半導体膜の少なくとも一部が残存する深さでエッチングする第１のエッチング工程と、
前記第１半導体膜と平面的に重複する部分以外の部分を、前記ゲート絶縁膜に到達する深さでエッチングする第２のエッチング工程と、を含む、
ことを特徴とする表示装置の製造方法。
【請求項９】
請求項７に記載の表示装置の製造方法であって、
前記第２半導体膜は、非晶質シリコンで成膜されて、
前記第２成膜工程は、前記第１成膜工程における非晶質シリコンの積層を継続しつつ不純物を添加する、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（TFT）を用いて画素の表示制御を行う表示装置及び表示装置の製造方法に関する。
【背景技術】
【０００２】
従来より、液晶表示装置などの表示装置に用いられる薄膜トランジスタの電気的特性を向上させるために、様々な構造が検討されている。例えば、図９は、特許文献１で記載されているものと同様の薄膜トランジスタを示す図であり、図１０は、本願発明者らが検討した薄膜トランジスタの構造を示す図である。図１０の薄膜トランジスタでは、多結晶シリコン（P-Si）で形成された半導体層Ｓ及び非晶質シリコン層ＡＳと、ソース電極ＳＴ及びドレイン電極ＤＴとの接触部分が、不純物とともに非晶質シリコンで積層された不純物シリコン（Doped-Si）層ＤＳで覆われる。これにより、図９の薄膜トランジスタよりもさらにオフ電流が抑制される。
【０００３】
図９及び図１０で示される薄膜トランジスタでは、半導体層Ｓは多結晶シリコンで構成されて、ソース電極ＳＴとゲート電極ＤＴ間の電流がゲート電極ＧＴに印加される電圧によって制御される。そして、これらの薄膜トランジスタでは、バックライトの光によりリーク電流が発生するのを抑制する等の理由で、半導体層Ｓの下側にゲート電極ＧＴが設けられて、半導体層Ｓが遮光される（ボトムゲート構造）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、図９及び図１０において示される薄膜トランジスタに対し、光リーク電流をさらに抑制するためには、ゲート電極ＧＴの面積を広くして、半導体層Ｓよりも平面的に広い領域を遮光する。
【０００６】
しかし、半導体層Ｓに対してゲート電極ＧＴが平面的に広く形成されると、ドレイン電極ＤＴ及びソース電極ＳＴと接続する半導体層Ｓの両端部分が、ゲート電極ＧＴによる影響を受けて、オフ・リーク電流が発生しやすくなる。
【０００７】
本発明は、上記課題に鑑みてなされたものであって、半導体層Ｓに対して平面的に広くゲート電極ＧＴが形成されるとともに、オフ時のリーク電流を抑制した薄膜トランジスタを備えた表示装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る表示装置は、透明基板の上側に積層されるゲート電極と、前記ゲート電極の上側に積層されるソース電極及びドレイン電極と、前記ゲート電極と、前記ソース電極及び前記ドレイン電極との間に積層されて、前記ソース電極及び前記ドレイン電極間の電流を制御する第１半導体膜と、前記第１半導体膜の全体を上側から覆うように積層されて、前記ソース電極及び前記ドレイン電極との間に介在する第２半導体膜と、を含み、前記第１半導体膜は、前記ゲート電極と重複して該ゲート電極の平面的に内側に位置するとともに、前記第２半導体膜によって前記ドレイン電極側の端部と前記ソース電極側の端部とが被覆され、前記第２半導体膜は、前記第１半導体膜よりも小さい粒径の結晶で形成される、ことを特徴とする。
【０００９】
また、本発明に係る表示装置の一態様では、前記第２半導体膜は、所定の厚みを有して積層されて、前記第１半導体膜は、前記第２半導体膜に埋め込まれるように配置される、ようにしてもよい。
【００１０】
また、本発明に係る表示装置の一態様では、前記ソース電極と前記第２半導体膜の間、及び、前記ドレイン電極と前記第２半導体膜の間には、前記第２半導体膜と前記ソース電極及び前記ドレイン電極とをオーミックコンタクトさせるオーミックコンタクト層がそれぞれ設けられる、ようにしてもよい。
【００１１】
また、本発明に係る表示装置の一態様では、前記オーミックコンタクト層及び前記第２半導体膜は、前記ソース電極及び前記ドレイン電極の形状にしたがって一体的に加工され、前記第２半導体膜における前記第１半導体膜と平面的に重複する部分は、前記所定の厚みよりも薄い厚みで該第２半導体膜が残存するように、前記ソース電極及び前記ドレイン電極の形状にしたがって加工される、ようにしてもよい。
【００１２】
また、本発明に係る表示装置の一態様では、前記第１半導体膜の下側に積層されて、前記ゲート電極と前記第１半導体膜とを絶縁させるゲート絶縁膜を含み、前記第１半導体膜は、前記ゲート絶縁膜の上側に接して積層されて、前記第２半導体膜は、前記第１半導体膜を埋め込むように前記ゲート絶縁膜と前記第１半導体膜の上側にこれらに接して積層され、前記オーミックコンタクト層は、前記ソース電極及び前記ドレイン電極の形状と略同一のパターン形状にエッチングされて加工され、前記第２半導体膜において、前記第１半導体膜と平面的に重複する部分は、該第２半導体膜の少なくとも一部を残存させるようにエッチングされ、前記第１半導体膜と平面的に重複する部分以外の部分は、前記ゲート絶縁膜までエッチングされることにより加工される、ようにしてもよい。
【００１３】
また、本発明に係る表示装置の一態様では、前記第１半導体膜は、微結晶シリコンで形成され、前記第２半導体膜は、非晶質シリコンで形成される、前記オーミックコンタクト層は、非晶質シリコンに不純物が添加されて形成される、ようにしてもよい。
【００１４】
上記課題を解決するため、本発明に係る表示装置の製造方法は、透明基板の上側にゲート電極を形成する工程と、前記ゲート電極が発生させる電界によりソース電極及びドレイン電極間の電流を制御する第１半導体膜を、前記ゲート電極の上側に形成する工程と、前記第１半導体膜よりも小さな粒径の結晶で形成される第２半導体膜を、前記第１半導体膜の全体を上側から覆うように成膜する第１成膜工程と、前記第２半導体膜の上側に、前記ソース電極及び前記ドレイン電極と前記第２半導体膜とをオーミックコンタクトさせるオーミックコンタクト層を成膜する第２成膜工程と、前記オーミックコンタクト層の上側に、前記ソース電極及び前記ドレイン電極を成膜する第３成膜工程と、前記第１成膜工程と前記第２成膜工程と前記第３成膜工程によって成膜された、前記ソース電極及び前記ドレイン電極と、前記オーミックコンタクト層と、前記第２半導体膜とを、一括してエッチングすることにより形状を加工するエッチング工程と、を含む、ことを特徴とする。
【００１５】
また、本発明に係る表示装置の製造方法の一態様では、前記ゲート電極の上側に、前記ゲート電極と前記第１半導体膜を絶縁するゲート絶縁膜を形成する工程を含み、前記エッチング工程は、前記第１半導体膜と平面的に重複する部分を、前記第２半導体膜に到達して該第２半導体膜の少なくとも一部が残存する深さでエッチングする第１のエッチング工程と、前記第１半導体膜と平面的に重複する部分以外の部分を、前記ゲート絶縁膜に到達する深さでエッチングする第２のエッチング工程と、を含む、ようにしてもよい。
【００１６】
また、本発明に係る表示装置の製造方法の一態様では、前記第２半導体膜は、非晶質シリコンで成膜されて、前記第２成膜工程は、前記第１成膜工程における非晶質シリコンの積層を継続しつつ不純物を添加する、ようにしてもよい。
【発明の効果】
【００１７】
本発明によれば、表示装置における薄膜トランジスタのオフ電流を抑制することが出来る。
【図面の簡単な説明】
【００１８】
【図１】ＩＰＳ方式の液晶表示装置を構成するＴＦＴ基板の等価回路図である。
【図２】本実施形態に係るＴＦＴ基板の画素領域を示す拡大平面図である。
【図３】図２のIII-III切断面を示す断面図である。
【図４Ａ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｂ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｃ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｄ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｅ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｆ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｇ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｈ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｉ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ａ】ＥＬＡ法によって、非晶質シリコンにレーザが照射されて微結晶シリコンが形成された様子を示すＳＥＭ写真である。
【図５Ｂ】図５Ａよりも高いレーザエネルギで非晶質シリコンにレーザが照射されて、微結晶シリコンが形成された様子を示すＳＥＭ写真である。
【図６Ａ】従来の薄膜トランジスタと本実施形態に係る薄膜トランジスタのゲート電圧とドレイン電流の特性を模式的に比較した様子を示すグラフである。
【図６Ｂ】本実施形態に係る薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。
【図７】ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板の等価回路図の一例を示す図である。
【図８】ＶＡ方式及びＴＮ方式のＴＦＴ基板の画素領域の一例を示す拡大平面図である。
【図９】特許文献１に記載されているものと同様の薄膜トランジスタを示す図である。
【図１０】図９の薄膜トランジスタに対して、本願発明者らが検討した構造を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
本発明の一実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及びコモン電極が配置されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。このＴＦＴ基板は、ガラス基板等の透明基板で形成されて、当該透明基板上に薄膜トランジスタ等が配置される。
【００２１】
図１は、上記の液晶表示装置のＴＦＴ基板ＳＵＢの等価回路図を示している。また、図２は、ＴＦＴ基板ＳＵＢにおける１つの画素領域の拡大平面図である。
【００２２】
図１で示すように、ＴＦＴ基板ＳＵＢでは、多数のゲート信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数のドレイン信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、ゲート信号線ＧＬ及びドレイン信号線ＤＬにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各ゲート信号線ＧＬと平行に、コモン信号線ＣＬが図中横方向に延びている。
【００２３】
ゲート信号線ＧＬ及びドレイン信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されて、そのゲート電極がゲート信号線ＧＬに接続され、そのドレイン電極がドレイン信号線ＤＬに接続される。また、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されて、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極に接続され、対向電極ＣＴはコモン信号線ＣＬに接続される。
【００２４】
以上の回路構成において、各画素の対向電極ＣＴにはコモン信号線ＣＬを介して基準電圧が印加され、ゲート信号線ＧＬにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各ドレイン信号線ＤＬに映像信号が供給されることにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間の電位差に応じた強度の横電解が発生し、この横電解の強度に応じて液晶分子の配向が決まるようになっている。
【００２５】
ここで図２に示すように、ゲート信号線ＧＬに接続されたゲート電極ＧＴの上側には、当該ゲート電極ＧＴの平面的に内側となる位置に微結晶シリコン（μc−Si）で構成された第１半導体膜ＭＳが形成されている。また、ドレイン電極ＤＴ及びソース電極ＳＴは、第１半導体膜ＭＳの端部とそれぞれ重複して形成される。そして、第２半導体膜ＡＳは、ドレイン電極ＤＴ及びソース電極ＳＴの下側に重複して形成されるとともに、ドレイン電極ＤＴ及びソース電極ＳＴの間隙となる領域に第１半導体膜ＭＳと平面的に重複して形成される。第２半導体膜ＡＳは、当該間隙となる領域において、これら２つの電極から露出するように形成される。
【００２６】
図３は、図２に示すIII−IIIの断面を示す図である。同図に示すように、ＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴでは、透明基板ＧＡ及び汚染防止膜ＧＮ上に形成されたゲート電極ＧＴの上側に、ゲート絶縁膜ＧＩ１を介して第１半導体膜ＭＳが形成される。この第１半導体膜ＭＳは、ドレイン電極ＤＴ及びソース電極ＳＴ間の電流の経路となるチャネル領域を形成し、ゲート電極ＧＴに電圧が印加されることにより当該チャネル領域の電流が制御される。
【００２７】
そして特に、第２半導体膜ＡＳは、ゲート絶縁膜ＧＩ１に接して上側に配置された第１半導体膜ＭＳの全体と、第１半導体膜ＭＳから露出される周囲のゲート絶縁膜ＧＩ１とに接触して、これらを上側から覆い被せるように積層される。したがって、第１半導体膜ＭＳは、第２半導体膜ＡＳに埋め込まれるように配置され、第１半導体膜ＭＳの上面の全体が第２半導体膜ＡＳに覆われるとともに、第１半導体膜ＭＳの各側面が第２半導体膜ＡＳに取り囲まれる。また、第２半導体膜ＡＳは、非晶質シリコンで形成されて、微結晶シリコンで形成された第１半導体膜ＭＳよりも結晶粒径が小さく、電子移動度が低い。
【００２８】
第２半導体膜ＡＳの上側には、ソース電極ＳＴ及びドレイン電極ＤＴが積層され、第２半導体膜ＡＳとソース電極ＳＴ及びドレイン電極ＤＴの間には、これらをオーミックコンタクトさせるオーミックコンタクト層ＯＣが設けられる。第２半導体膜ＡＳ、オーミックコンタクト層ＯＣ、ソース電極ＳＴ及びドレイン電極ＤＴは、この順番に成膜されて、これら３層が成膜された後に一括してエッチングされて形状が加工される。また、このエッチングによる加工において、第１半導体膜ＭＳにエッチングが及ばないように第２半導体膜ＡＳの一部が残存させられるが、この一部を除いて、第２半導体膜ＡＳ及びオーミックコンタクト層ＯＣは、ソース電極ＳＴ及びドレイン電極ＤＴと同様の形状に加工される。つまり、図２において、ソース電極ＳＴ及びドレイン電極ＤＴの下側には、第２半導体膜ＡＳ及びオーミックコンタクト層が、ほぼ同一のパターン形状に加工されて積層される。これら３層が一括してエッチングされる様子については、詳しくは後述する。なお、ソース電極ＳＴ及びドレイン電極ＤＴの上側には、パッシベーション膜ＰＡＳが設けられて、薄膜トランジスタＴＦＴの全体が保護される。
【００２９】
ここで、オーミックコンタクトとは、配線層と半導体膜等の電気的接触部において、電圧−電流特性が直線性を示すようなコンタクトのことをいい、ソース電極ＳＴ及びドレイン電極ＤＴと、第２半導体層ＡＳの材料等の条件にしたがって、オーミックコンタクト層ＯＣの材料が選択される。本実施形態におけるオーミックコンタクト層ＯＣは、非晶質シリコンにリン等の不純物が高濃度に添加されて形成される。オーミックコンタクト層ＯＣは、第２半導体膜ＡＳよりもキャリアとなる不純物が格段に多いため、非晶質シリコンで形成された第２半導体膜ＡＳは、オーミックコンタクト層ＯＣよりも単位堆積あたりの抵抗が大きくなる。
【００３０】
以上により、第１半導体膜Ｓは第２半導体膜ＡＳに埋設されて、第２半導体膜ＡＳは、第１半導体膜Ｓのドレイン電極ＤＴ側の端部を被覆する部分と（ドレイン側被覆部）、第１半導体膜Ｓのソース電極ＳＴ側の端部を被覆する部分と（ソース側被覆部）を有している。ここで、ドレイン電極ＤＴから高電位が、ソース電極ＳＴから低電位が供給される場合に、ゲート電極ＧＴから電界が印加されると、第１半導体膜Ｓにチャネルが形成されて、ドレイン電極ＤＴから、ドレイン側被覆部・第１半導体膜Ｓ・ソース側被覆部を経て、ソース電極ＳＴに電流が流れる。また、第２半導体膜ＡＳのドレイン側被覆部とソース側被覆部における電子移動度は、第１半導体膜ＭＳよりも低く、電子が通過しにくくなっている。したがって、ゲート電極ＧＴから電界が印加されない場合において、ドレイン電極ＤＴからソース電極ＳＴに流れるオフ時のリーク電流が、ドレイン側被覆部及びソース側被覆部が抵抗となることで抑制される。
【００３１】
また、第１半導体膜ＭＳとともにドレイン電極ＤＴ及びソース電極ＳＴ間の電流が流れる経路となるドレイン側被覆部及びソース側被覆部も、ゲート電極ＧＴによってバックライトからの光が遮光されるのが望ましい。したがって、第１半導体膜Ｓの両端に位置して設けられるドレイン側被覆部とソース側被覆部も、第１半導体膜Ｓと同様にゲート電極ＧＴで遮光されるように、ゲート電極ＧＴは、第１半導体膜ＭＳと平面的に重複する領域よりも広い領域にわたって延在する。
【００３２】
以上では、本実施形態にかかる薄膜トランジスタＴＦＴの構造について説明した。ここで、図４Ａ〜図４Ｉは、本実施形態に係る表示装置の薄膜トランジスタＴＦＴを製造する様子を示す図である。以下においては、同図を用いて、薄膜トランジスタＴＦＴの製造工程を詳細に説明する。なお、図４の各図では、表示装置の周辺回路に形成される薄膜トランジスタＴＦＴが左側に配置され、表示装置の画素回路に形成される薄膜トランジスタＴＦＴが右側に配置されて、薄膜トランジスタＴＦＴが製造される様子が模式的に示される。
【００３３】
まず、ガラス基板等の透明基板ＧＡに汚染防止膜ＧＮが成膜されて、ゲート電極ＧＴが形成される（図４Ａ）。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）が成膜されて形成される。ゲート電極ＧＴは、例えばモリブデン等の導電性の金属で形成されて、リソグラフィ工程及びエッチング工程を経て、その形状が図４Ａ及び図２で示されるように加工される。
【００３４】
次に、ゲート電極ＧＴを被覆するようにゲート絶縁膜ＧＩ１が成膜されるとともに、第１半導体膜ＭＳを成膜するための非晶質シリコン膜ＡＳがゲート絶縁膜ＧＩ１上に成膜される（図４Ｂ）。ゲート絶縁膜ＧＩ１は、例えば二酸化シリコンであり、ＣＶＤ法によって成膜される。第１半導体膜ＭＳは、まず、非晶質シリコン膜ＡＳがＣＶＤ法によって成膜されて、ＥＬＡ（Excimer Laser Annealing）法を用いて、非晶質シリコン膜ＡＳが微結晶シリコンへと結晶化される（図４Ｃ）。そして、第１半導体膜ＭＳは、リソグラフィ工程及びエッチング工程を経て、その形状が図４Ｄ及び図２に示すように矩形の島状に加工される。
【００３５】
この後、図４Ｅに示すように、第１半導体膜ＭＳが形成されたゲート絶縁膜ＧＩ１上に、第２半導体膜ＡＳとオーミックコンタクト層ＯＣとソースドレイン電極層ＳＤが順番に成膜される。第２半導体膜ＡＳは、非晶質シリコンがＣＶＤ法によって成膜され（第１成膜工程）、オーミックコンタクト層ＯＣは、第２半導体膜ＡＳにおける非晶質シリコンの成膜が継続されつつリン等の不純物が添加されて成膜される（第２成膜工程）。また、ソースドレイン電極層ＳＤは、スパッタリング法によりアルミニウム等の金属が成膜されて形成される（第３成膜工程）。第３成膜工程においては、具体的には、ソースドレイン電極層ＳＤが主配線層とキャップメタル層とバリアメタル層によって構成されて、主配線層がアルミニウム又はアルミニウムを含む合金で成膜され、主配線層を保護するキャップメタル層とバリアメタル層が、主配線層の上層と下層にチタンやタングステン等の高融点の金属で成膜される。
【００３６】
ここで、ソースドレイン電極層ＳＤと、オーミックコンタクト層ＯＣと、第２半導体膜ＡＳは、リソグラフィ工程とエッチング工程により、一体的に加工される（図４Ｆ及び図４Ｇ）。すなわち、オーミックコンタクト層ＯＣと第２半導体膜ＡＳは、ソース電極ＳＴとドレイン電極ＤＴを加工する形状にしたがって形状が加工され、ソース電極ＳＴ及びドレイン電極ＤＴと、オーミックコンタクト層ＯＣと第２半導体膜ＡＳを加工するフォトマスクが共通する。またこれら３層の加工工程では、図４Ｆ及び図４Ｇで示されるように、第１半導体膜ＭＳと平面的に重複する場所以外の部分と、第１半導体膜ＭＳと平面的に重複する部分とが、異なるリソグラフィ工程でパターニングされたレジストパターンにしたがって、別々にエッチングされる。オーミックコンタクト層ＯＣ及び第２半導体膜ＡＳがソース電極ＳＴ及びドレイン電極ＤＴと略同一のパターン形状に一体的に加工されるため、プロセス上の負荷を増大させずに薄膜トランジスタを製造出来る。
【００３７】
本実施形態では、まず、第１半導体膜ＭＳと重複しない部分において、ソースドレイン電極層ＳＤ等の３層の加工が行われる。この加工により、ソースドレイン電極層ＳＤと、オーミックコンタクト層ＯＣと、第２半導体層ＡＳとが、第１半導体膜ＭＳと重複しない部分において、図２で示すようなソース電極ＳＴ及びドレイン電極ＤＴの平面的形状にエッチング（第１のエッチング）される（図４Ｆ）。エッチングの深さは、図４Ｆで示すように、ゲート絶縁膜ＧＩ１に到達する深さでなされる。
【００３８】
次に、第１半導体膜ＭＳと重複する部分において、ソースドレイン電極層ＳＤがソース電極ＳＴとドレイン電極ＤＴとに分断されるエッチング（第２のエッチング）が行われる（図４Ｇ）。これは、ドレイン電極ＤＴからソース電極ＳＴに直接電流が流れるのを防止するためであり、オーミックコンタクト層ＯＣも当該第２のエッチングによってソースドレイン電極層ＳＤと同様に分断される。第２のエッチングでは、図４Ｇで示すように、所定の厚みで成膜された第２半導体膜ＡＳの中途まで到達する深さでエッチングされる。第１半導体膜ＭＳと重複する部分の加工では、第２半導体膜ＡＳを、当該所定の厚みよりも薄い厚みで残存させて、第１半導体膜ＭＳをエッチングから保護する。
【００３９】
そして、形状が加工されたドレイン電極ＤＴ及びソース電極ＳＴの上側からパッシベーション膜ＰＡが成膜されて、薄膜トランジスタが保護される（図４Ｈ）。このパッシベーション膜ＰＡは、プラズマＣＶＤ法により窒化シリコンで成膜される。その後、さらに、有機パッシベーション膜ＯＰＡ及び保護膜ＬＰＡが設けられて、図中右側に配置された画素回路における薄膜トランジスタＴＦＴには、コモン電極ＣＴ及び画素電極ＰＸが形成される（図４Ｉ）。コモン電極ＣＴ及び画素電極ＰＸは、透明の導電性金属である酸化インジウム錫（ＩＴＯ）等によって形成される。
【００４０】
本実施形態における第１半導体膜ＭＳは、微結晶シリコンで形成されている。この微結晶シリコンは、結晶粒径が１０ｎｍ以上１５０ｎｍ程度以下の範囲にあり、反射電子線回折やラマン分光法等によって、第１半導体膜ＭＳにおける結晶粒径を確認することができる。ここで、この第１半導体膜ＭＳが多結晶シリコンで形成されてもよく、この場合には第２半導体膜ＡＳは、第１半導体膜ＭＳよりも結晶の粒径が小さい微結晶シリコン又は非晶質シリコンで形成される。第１半導体膜ＭＳが多結晶シリコンで形成される場合であっても、ドレイン側被腹部とソース側被腹部が抵抗として機能して上記と同様にオフ時のリーク電流が抑制される。
【００４１】
また、図５Ａ及び図５Ｂは、ＥＬＡ法によって、非晶質シリコンにレーザを照射して結晶化した微結晶シリコンの粒径の様子を示すＳＥＭ写真である。図５Ｂは、図５Ａよりも高いレーザエネルギで結晶化され、図５Ａよりも大きな結晶粒系が形成される。なお、本実施形態では、ＥＬＡ法により、非晶質シリコンを微結晶シリコンに結晶化するようにしているが、ＲＴＡ（Rapid Thermal Anneal）法等の他の方法を用いて結晶化するようにしてもよい。
【００４２】
そして、図６Ａは、従来の薄膜トランジスタと本実施形態に係る薄膜トランジスタＴＦＴのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）の特性を模式的に比較した様子を示すグラフである。従来の薄膜トランジスタと比して、本実施形態にかかる薄膜トランジスタＴＦＴは、所定の閾値電圧よりも低い電圧がゲート電極ＧＴに印加される場合のオフ電流が低くなるように抑えられる。また、図６Ｂは、本実施形態に係る薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。同図においては、ドレイン電圧（Ｖｄ）が１０Ｖとなる条件のグラフが示されている。そして、薄膜トランジスタＴＦＴのオン電圧として使用されるＶｇ＝１０Ｖの際に流れる電流（オン電流）と、オフ電圧として使用されるＶｇ＝−５Ｖの際に流れる電流（オフ・リーク電流）とで、６桁以上のオン・オフ比が確保される。
【００４３】
なお、本実施形態では、順次積層された第２半導体膜ＡＳと、オーミックコンタクト層ＯＣと、ソース電極ＳＴ及びドレイン電極ＤＴとを、第１半導体膜ＭＳと重複しない領域ではゲート絶縁膜ＧＩ１に到達するまでエッチングし、第１半導体膜ＭＳと重複する領域では第２半導体膜ＡＳでエッチングがストップするように形状を加工している。しかし、第１半導体膜ＭＳと重複しない領域においても、第２半導体膜ＡＳでエッチングがストップするようにして、それぞれ１回のリソグラフィ工程及びエッチング工程でソース電極ＳＴ及びドレイン電極ＤＴ等の３層を加工してもよい。また、ソースドレイン電極層ＳＤをエッチングして形状を加工し、その後、下層のオーミックコンタクト層ＯＣが露出された部分から、オーミックコンタクト層ＯＣ及び第２半導体膜ＡＳを別途エッチングするようにしてもよい。また、本実施形態では、図３等で示すように、透明基板ＧＡに対して垂直となる方向に各層が侵食されるようにエッチングされているが、テーパ状、もしくは逆テーパ状に各層がエッチングされてもよい。
【００４４】
なお、本実施形態では、オーミックコンタクト層ＯＣは、非晶質シリコンによる第２半導体膜ＡＳの成膜を継続しつつ不純物を添加して成膜することとしている。ここで、オーミックコンタクト層ＯＣを成膜する第２成膜工程は、第２半導体膜ＡＳの成膜を継続することにより非晶質シリコンを成膜し（非晶質シリコン成膜工程）、成膜された非晶質シリコンに別途不純物を打込む（不純物打込工程）ようにしてもよい。また、本実施形態では、第２半導体膜ＡＳは非晶質シリコンを成膜することとしているが、第２半導体膜ＡＳはオーミックコンタクト層ＯＣよりも高抵抗となればよいため、オーミックコンタクト層ＯＣよりも格段に低い不純物濃度でリン等の不純物が添加されつつ非晶質シリコンが成膜されてもよい。
【００４５】
なお、図２等で示すように、本実施形態では、ドレイン電極ＤＴが第１半導体膜ＭＳのドレイン電極側の端部と、ソース電極ＳＴが第１半導体膜ＭＳのソース電極側の端部と、それぞれ平面的に重複して形成される。しかし、ドレイン電極ＤＴ及びソース電極ＳＴが第１半導体膜ＭＳの端部と重複せずに形成されてもよい。この場合には、第１半導体膜ＭＳが介在してドレイン電極ＤＴ及びソース電極ＳＴの間隙となる領域に設けられた第２半導体膜ＡＳは、所定の厚みよりも薄い厚みで形成されて、ドレイン電極ＤＴとソース電極ＳＴから露出して形成される。
【００４６】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式であってもよい。図７は、ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示す図であり、図８は、これらの方式の表示装置のＴＦＴ基板ＳＵＢの画素領域を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板ＳＵＢと対向してカラーフィルタが設けられた対向基板に、対向電極ＣＴ及びコモン信号線ＣＬが設けられる。
【００４７】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。
【００４８】
以上説明した本発明の実施形態に係る表示装置は、上記の実施形態によっては限定されず、その技術的思想の範囲内において異なる形態にて実施されてよい。
【符号の説明】
【００４９】
ＳＵＢ  ＴＦＴ基板、ＧＬ  ゲート信号線、ＣＬ  コモン信号線、ＰＸ  画素電極、ＣＴ  対向電極、ＴＦＴ  薄膜トランジスタ、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＧＴ  ゲート電極、ＧＡ  透明基板、ＧＮ  汚染防止膜、ＧＩ１  ゲート絶縁膜、ＭＳ  第１半導体膜、ＡＳ  第２半導体膜，非晶質シリコン膜、ＯＣ  オーミックコンタクト層、ＰＡ  パッシベーション膜、ＳＤ  ソースドレイン電極層、ＯＰＡ  有機パッシベーション膜、ＬＰＡ  保護膜、Ｓ  半導体層、ＭＢ  バリアメタル層、ＭＭ  主配線層、ＭＣ  キャップメタル層、ＤＳ  不純物シリコン層。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図５Ａ】
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【図５Ｂ】
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