(57)【要約】【課題】パイプライン処理を行う複数の処理部で一部をバイパスした場合に、バイパスした処理部で無駄に電力が消費されないようにすることができる画像処理回路を提供する。【解決手段】供給されるクロック信号（ＣＬＫ）に同期して画像処理を実行するＬＵＴ変換回路１等でパイプライン処理を実行する場合に、処理が不要な場合、ＬＵＴ変換回路１をバイパスして、パイプライン処理を進行する。ＬＵＴ変換回路１をバイパスした場合、Ｈｉのクロック信号（ＣＬＫ）をＬｏに反転させたゲートクロック信号（ＧＡＴＥＤ＿ＣＬＫ）をＬＵＴ変換回路１へ供給する。【選択図】図１
2010049350.tif 000002
【特許請求の範囲】
【請求項１】
供給されるクロック信号に同期して画像処理を実行する複数の処理部でパイプライン処理を実行する場合に、処理が不要な処理部をバイパスして、パイプライン処理を進行する画像処理回路において、
バイパスした場合に、バイパスした処理部を動作させるクロック信号の該処理部への供給を停止する停止手段と
を備えていることを特徴とする画像処理回路。
【請求項２】
バイパスの実行を検知する検知手段
をさらに備え、
前記停止手段は、
前記検知手段が検知した場合に、クロック信号の供給を停止するようにしてある
ことを特徴とする請求項１に記載の画像処理回路。
【請求項３】
前記複数の処理部それぞれに対応するよう、前記検知手段及び停止手段を備えていることを特徴とする請求項１又は２に記載の画像処理回路。
【請求項４】
供給されるクロック信号に同期して画像データの画像処理を実行する複数の処理部でパイプライン処理を実行する第１経路と、前記複数の処理部をバイパスする第２経路とを備え、前記第１及び第２経路の何れかを画像データの通過経路として選択する画像処理回路において、
前記通過経路が前記第２経路である場合、前記第１経路にある処理部を動作させるクロック信号の該処理部への供給を停止する供給停止手段と
を備えていることを特徴とする画像処理回路。
【請求項５】
前記通過経路が前記第２経路であることを検知する経路検知手段
をさらに備え、
前記供給停止手段は、
前記経路検知手段が検知した場合、クロック信号の供給を停止するようにしてある
ことを特徴とする請求項４に記載の画像処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理速度を高速化及び処理時間の短縮化を図ることができる画像処理回路に関する。
【背景技術】
【０００２】
特許文献１には、パイプライン処理を行う画像処理回路を備え、パイプライン処理を用いて画像処理を行う画像処理装置が開示されている。特許文献１により、バスのデータ転送量の低減とメモリ容量の削減とを図ることができ、取り扱う画像データのサイズが大きくなった場合でも、高速に処理を行い、処理時間を短縮することが可能となっている。パイプライン処理を行う画像処理回路は、画像処理アルゴリズムに応じて複数の画像処理モジュールを組み合わせて構成することができる。
【０００３】
ここで、パイプライン処理を行う画像処理回路について詳述する。図６は、パイプライン処理を行う画像処理回路の構成の一例を模式的に示すブロック図である。画像処理回路５０は、クロック信号（ＣＬＫ）に同期して、入力データ（ＤＡＴＡ＿ＩＮ）に対して所定の処理を行い、出力データ（ＤＡＴＡ＿ＯＵＴ）を出力する。なお、入力データ（ＤＡＴＡ＿ＩＮ）は、デジタル化された画像データである。
【０００４】
画像処理回路５０は、パイプライン接続されたＬＵＴ（Look Up Table）変換回路５１、ＭＡＴＲＩＸ変換回路５２、及びフィルタ処理回路５３を備えている。ＬＵＴ変換回路５１は、画像処理回路５０に入力された入力データ（ＤＡＴＡ＿ＩＮ）に色変換処理を実行する回路であって、データ（ＤＡＴＡ＿１）を出力する。色変換処理とは、色変換テーブル（ＬＵＴ）と呼ばれる３次元の数表を参照することで、例えばＲＧＢで表現された画像データをＣＭＹＫで表現された画像データへと変換する処理を言う。ＬＵＴ変換回路５１は、Ｈｉ又はＬｏのクロック信号（ＣＬＫ）に基づいて、後述のバイパス処理を行う構成となっている。
【０００５】
ＭＡＴＲＩＸ変換回路５２は、ＬＵＴ変換回路５１が出力したデータ（ＤＡＴＡ＿１）にマトリックス変換処理を実行する回路であって、データ（ＤＡＴＡ＿２）を出力する。マトリックス変換処理とは、デジタル形式のＲＧＢ信号をデジタル３原色信号からＹＣｂＣｒ信号に変換する処理を言う。ＭＡＴＲＩＸ変換回路５２は、ＬＵＴ変換回路５１と同様に、後述のバイパス処理を行う構成となっている。
【０００６】
フィルタ処理回路５３は、ＭＡＴＲＩＸ変換回路５２が出力したデータ（ＤＡＴＡ＿２）にノイズ等の除去処理を実行する回路である。フィルタ処理回路５３も同様に後述のバイパス処理を行う構成となっている。なお、フィルタ処理回路５３が出力するデータは、画像処理回路５０が出力する出力データ（ＤＡＴＡ＿ＯＵＴ）となる。
【０００７】
これら各モジュールは、各モジュール内での処理が不要な場合は、入力したデータに対して処理を行わないようにするバイパス処理が可能となっている。バイパス処理は、処理の高速化及び処理時間の短縮化を図ることが可能となる処理である。バイパス処理について、ＬＵＴ変換回路５１の構成を例に取り説明する。
【０００８】
図７は、図６のＬＵＴ変換回路５１の構成を模式的に示すブロック図である。
【０００９】
ＬＵＴ変換回路５１は、レジスタ部５１１、ＬＵＴ変換コア処理回路５１２及びセレクタ５１３を備えている。レジスタ部５１１及びＬＵＴ変換コア処理回路５１２は、クロック信号（ＣＬＫ）に同期して動作する。レジスタ部５１１は、図示しないＣＰＵからの信号に従い、クロック信号（ＣＬＫ）に同期してセレクタ５１３に対してバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）を出力する。バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）は各モジュールが固有で持っている信号であり、レジスタ部５１１が出力する信号は、ＬＵＴ変換回路５１固有の信号である。レジスタ部５１１は、ＬＵＴ変換コア処理回路５１２をバイパスする場合はＨｉ、バイパスしない場合はＬｏのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）を出力する。
【００１０】
ＬＵＴ変換コア処理回路５１２は、入力データ（ＤＡＴＡ＿ＩＮ）に色変換処理を実行する回路であり、処理後のデータ（以下、処理データ（ＤＡＴＡ＿ｔｅｍｐ）と言う）をセレクタ５１３へ出力する。セレクタ５１３は、入力データ（ＤＡＴＡ＿ＩＮ）及び処理データ（ＤＡＴＡ＿ｔｅｍｐ）が入力され、Ｈｉ又はＬｏのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）に基づいて、何れか一方をデータ（ＤＡＴＡ＿１）として出力する。例えば、セレクタ５１３は、Ｌｏのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）が入力された場合、処理データ（ＤＡＴＡ＿ｔｅｍｐ）をデータ（ＤＡＴＡ＿１）として出力する。また、Ｈｉのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ５１３は、入力データ（ＤＡＴＡ＿ＩＮ）をデータ（ＤＡＴＡ＿１）として出力する。
【００１１】
このように、バイパス処理が可能なＬＵＴ変換回路５１は、入力されたデータに色変換処理を施したデータを出力するか、あるいは、入力されたデータをそのまま出力することが可能となっている。ＭＡＴＲＩＸ変換回路５２及びフィルタ処理回路５３についても同様の構成となっており、それぞれにおいてバイパス処理が可能となっている。
【００１２】
次に、バイパス処理を行うことにより処理の高速化及び処理時間の短縮化が図れることについて説明する。
【００１３】
図８は、画像処理回路５０においてバイパス処理を行う場合と行わない場合とのデータ転送のタイミングの対比を示すタイムチャートである。図８の上段は、画像処理回路５０の各モジュールがバイパス処理を行わない場合のデータ転送のタイムチャートであり、下段はＬＵＴ変換回路５１及びＭＡＴＲＩＸ変換回路５２においてバイパス処理を行った場合のデータ転送のタイムチャートである。
【００１４】
入力データ（ＤＡＴＡ＿ＩＮ）は、Ｔ３１のタイミングで所定期間バースト転送（高速データ転送）され、ＬＵＴ変換回路５１へ入力される。バイパス処理を行わない場合、図８の上段に示すように、ＬＵＴ変換回路５１は、色変換処理を行う際の処理遅延により、Ｔ３２のタイミングでデータ（ＤＡＴＡ＿１）を出力する。また、データ（ＤＡＴＡ＿１）が入力されたＭＡＴＲＩＸ変換回路５２は、同様に処理遅延により、Ｔ３３のタイミングでデータ（ＤＡＴＡ＿２）を出力する。この結果、フィルタ処理回路５３には、Ｔ３３のタイミングでデータ（ＤＡＴＡ＿２）が入力され、Ｔ３５のタイミングでフィルタ処理後の出力データ（ＤＡＴＡ＿ＯＵＴ）を出力する。
【００１５】
一方、ＬＵＴ変換回路５１及びＭＡＴＲＩＸ変換回路５２においてバイパス処理を行った場合、ＬＵＴ変換回路５１及びＭＡＴＲＩＸ変換回路５２における処理遅延はない。従って、図８の下段に示すように、ＬＵＴ変換回路５１及びＭＡＴＲＩＸ変換回路５２は、入力データ（ＤＡＴＡ＿ＩＮ）が入力されたＴ３１のタイミングで、データ（ＤＡＴＡ＿１）及びデータ（ＤＡＴＡ＿２）をそれぞれ出力する。フィルタ処理回路５３には、Ｔ３１のタイミングでデータ（ＤＡＴＡ＿２）が入力され、フィルタ処理回路５３は、Ｔ３４のタイミングでフィルタ処理後の出力データ（ＤＡＴＡ＿ＯＵＴ）を出力する。このように、バイパス処理を行った場合、バイパス処理を行わない場合との対比において、画像処理回路５０から出力データ（ＤＡＴＡ＿ＯＵＴ）を出力するタイミングが早くなる。この結果、バイパス処理を行うことにより処理の高速化及び処理時間の短縮化を図ることができる。
【００１６】
図９は、パイプライン処理を行う画像処理回路の構成の別の例を模式的に示すブロック図である。画像処理回路６０は、パイプライン接続されたセレクタ６１，６２、ＬＵＴ変換回路６３、ＭＡＴＲＩＸ変換回路６４、及びフィルタ処理回路６５を備えている。
【００１７】
セレクタ６１は、入力した入力データ（ＤＡＴＡ＿ＩＮ）を出力する出力ラインを２つ有しており、一方がＬＵＴ変換回路６３に、他方がセレクタ６２に接続されている。セレクタ６１は、入力される経路選択信号（ＰＡＳＳ＿ＳＥＬ）に基づいて、何れか一方の出力ラインへ入力データ（ＤＡＴＡ＿ＩＮ）を出力する。セレクタ６１は、Ｈｉの経路選択信号（ＰＡＳＳ＿ＳＥＬ）が入力された場合、入力データ（ＤＡＴＡ＿ＩＮ）をセレクタ６２へ出力する。一方、Ｌｏの経路選択信号（ＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ６１は、入力データ（ＤＡＴＡ＿ＩＮ）をＬＵＴ変換回路６３へ出力する。
【００１８】
ＬＵＴ変換回路６３は、クロック信号（ＣＬＫ）に同期して、セレクタ６１から入力した入力データ（ＤＡＴＡ＿ＩＮ）に対して色変換処理を施し、データ（ＤＡＴＡ＿１）を出力する。ＭＡＴＲＩＸ変換回路６４は、クロック信号（ＣＬＫ）に同期して、ＬＵＴ変換回路６３から入力したデータ（ＤＡＴＡ＿１）にマトリックス変換処理を施し、データ（ＤＡＴＡ＿２）を出力する。
【００１９】
セレクタ６２は、入力データ（ＤＡＴＡ＿ＩＮ）及びデータ（ＤＡＴＡ＿２）が入力され、経路選択信号（ＰＡＳＳ＿ＳＥＬ）に基づいて、何れか一方のデータをデータ（ＤＡＴＡ＿３）として出力する。セレクタ６２は、Ｈｉの経路選択信号（ＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ６２は、入力データ（ＤＡＴＡ＿ＩＮ）をデータ（ＤＡＴＡ＿３）として出力する。Ｌｏの経路選択信号（ＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ６２は、データ（ＤＡＴＡ＿２）をデータ（ＤＡＴＡ＿３）として出力する。フィルタ処理回路６５は、クロック信号（ＣＬＫ）に同期して、セレクタ６２からのデータ（ＤＡＴＡ＿３）にノイズの除去など所定の処理を施し、出力データ（ＤＡＴＡ＿ＯＵＴ）として出力する。
【００２０】
図１０は、図９のＬＵＴ変換回路６３の構成を模式的に示すブロック図である。ＬＵＴ変換回路６３は、レジスタ部６３１とＬＵＴ変換コア処理回路６３２で構成され、入力データ（ＤＡＴＡ＿ＩＮ）を色変換処理し、データ（ＤＡＴＡ＿１）として出力する。
【００２１】
この構成において、バイパス処理を行う場合は、Ｌｏの経路選択信号（ＰＡＳＳ＿ＳＥＬ）をセレクタ６１，６２に入力する。これにより、入力データ（ＤＡＴＡ＿ＩＮ）は、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４で処理され、フィルタ処理回路６５へ入力される。一方、バイパス処理を行わない場合は、Ｈｉの経路選択信号（ＰＡＳＳ＿ＳＥＬ）をセレクタ６１，６２に入力する。これにより、入力データ（ＤＡＴＡ＿ＩＮ）は、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４で処理されることなく、フィルタ処理回路６５へ入力される。この場合も、図７と同様に、バイパス処理を行うことにより処理の高速化及び処理時間の短縮化を図ることができる。
【特許文献１】特開平８−２５１５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述のように、バイパス処理を行うことにより、処理の高速化及び処理時間の短縮化を実現することが可能となる。しかしながら、図７の構成ではバイパス処理している場合でも、ＬＵＴ変換コア処理回路５１２は動作し続け、色変換処理後の処理データ（ＤＡＴＡ＿ｔｅｍｐ）を出力し続ける。
【００２３】
図１１は、ＬＵＴ変換回路５１においてバイパス処理を行う場合と行わない場合とのデータ転送のタイミングの対比を示すタイムチャートである。図１１の上段は、バイパス処理を行わない場合のデータ転送のタイムチャートであり、下段はバイパス処理を行った場合のデータ転送のタイムチャートである。
【００２４】
入力データ（ＤＡＴＡ＿ＩＮ）は、Ｔ４１のタイミングでＬＵＴ変換回路５１へ入力される。バイパス処理を行わない場合、即ち、バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）がＬｏである場合、図１１の上段に示すように、ＬＵＴ変換コア処理回路５１２は、色変換処理を実行するため、処理遅延により、Ｔ４２のタイミングで処理データ（ＤＡＴＡ＿ｔｅｍｐ）を出力する。従って、セレクタ５１３には、Ｔ４２のタイミングで処理データ（ＤＡＴＡ＿ｔｅｍｐ）が入力され、そのタイミングでデータ（ＤＡＴＡ＿１）を出力する。
【００２５】
一方、バイパス処理を行う場合、即ち、バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）がＨｉである場合、セレクタ５１３には、図１１の下段に示すように、Ｔ４１のタイミングで入力データ（ＤＡＴＡ＿ＩＮ）が入力されるため、セレクタ５１３は、Ｔ４１のタイミングでデータ（ＤＡＴＡ＿１）を出力する。そして、ＬＵＴ変換コア処理回路５１２は、処理遅延により、Ｔ４２のタイミングで処理データ（ＤＡＴＡ＿ｔｅｍｐ）を出力する。
【００２６】
このように、ＬＵＴ変換コア処理回路５１２は、バイパス処理が行われる場合であっても、必要のない色変換処理を実行し、処理データ（ＤＡＴＡ＿ｔｅｍｐ）を出力する。このため、画像処理回路５０において無駄な電力が消費され、バイパス処理を行う場合と行わない場合とで、処理時間を短縮することができても、消費電力は変わらない。また、図１０の構成でも同様に、バイパス処理した場合であっても、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４は動作を続けており、無駄に電力を消費し続ける。
【００２７】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、パイプライン処理を行う複数の処理部で一部をバイパスした場合に、バイパスした処理部で無駄に電力が消費されないようにすることができる画像処理回路を提供することにある。
【課題を解決するための手段】
【００２８】
本発明に係る画像処理回路は、供給されるクロック信号に同期して画像処理を実行する複数の処理部でパイプライン処理を実行する場合に、処理が不要な処理部をバイパスして、パイプライン処理を進行する画像処理回路において、バイパスした場合に、バイパスした処理部を動作させるクロック信号の該処理部への供給を停止する停止手段とを備えていることを特徴とする。
【００２９】
本発明では、パイプライン処理を行う複数の処理部に、処理を実行する必要がない処理部がある場合、その処理部をバイパスして、パイプライン処理を実行することができる。そして、バイパスした場合、処理部へ供給されるクロック信号を無効する。これにより、処理部での画像処理は実行されなくなる。この結果、処理部は、無駄な電力を消費することがない。
【００３０】
本発明に係る画像処理回路は、バイパスの実行を検知する検知手段をさらに備え、前記停止手段は、前記検知手段が検知した場合に、クロック信号の供給を停止するようにしてあることを特徴とする。
【００３１】
本発明では、バイパスの実行を検知した場合、処理部へ供給されるクロック信号を無効する。これにより、処理部での画像処理は実行されなくなる。この結果、処理部は、無駄な電力を消費することがない。
【００３２】
本発明に係る画像処理回路は、前記複数の処理部それぞれに対応するよう、前記検知手段及び停止手段を備えていることを特徴とする。
【００３３】
本発明では、処理部それぞれを独立して、処理部を動作させるクロック信号を停止させる制御が可能となる。
【００３４】
本発明に係る画像処理回路は、供給されるクロック信号に同期して画像データの画像処理を実行する複数の処理部でパイプライン処理を実行する第１経路と、前記複数の処理部をバイパスする第２経路とを備え、前記第１及び第２経路の何れかを画像データの通過経路として選択する画像処理回路において、前記通過経路が前記第２経路である場合、前記第１経路にある処理部を動作させるクロック信号の該処理部への供給を停止する供給停止手段とを備えていることを特徴とする。
【００３５】
本発明では、複数の処理部でパイプライン処理を実行する第１経路と、複数の処理部をバイパスする第２経路との何れかを、処理データの通過経路として選択する。そして、第２経路が通過経路である場合、複数の処理部へ供給されるクロック信号を無効にする。これにより、各処理部での画像処理は実行されなくなる。この結果、処理部は、無駄な電力を消費することがない。
【００３６】
本発明に係る画像処理回路は、前記通過経路が前記第２経路であることを検知する経路検知手段をさらに備え、前記供給停止手段は、前記経路検知手段が検知した場合、クロック信号の供給を停止するようにしてあることを特徴とする。
【００３７】
本発明では、第２経路が通過経路であると検知した場合、複数の処理部へ供給されるクロック信号を無効にする。これにより、各処理部での画像処理は実行されなくなる。この結果、処理部は、無駄な電力を消費することがない。
【発明の効果】
【００３８】
本発明によれば、パイプライン処理を行う複数の処理部に、処理を実行する必要がない処理部がある場合、その処理部をバイパスして、パイプライン処理を実行することができる。そして、バイパスした場合、処理部へ供給されるクロック信号を無効する。これにより、処理部での画像処理は実行されなくなる。この結果、処理部は、無駄な電力を消費することがない。
【発明を実施するための最良の形態】
【００３９】
以下、本発明に係る好適な実施形態について図面を参照して説明する。
【００４０】
（実施形態１）
実施形態１に係る画像処理回路は、入力データに対して、高速処理及び処理時間の短縮が可能なパイプライン処理が可能であって、例えば所定の用紙に画像を形成する画像形成装置等に備えられる。画像処理回路に入力される入力データは、デジタル化された画像データであって、スキャナで読み取られたものでもよいし、外部から伝送されたものであってもよい。画像処理回路は、入力された画像データに対して色変換処理を行うＬＵＴ変換回路を備えている。
【００４１】
図１は、実施形態１に係る画像処理回路に含まれるＬＵＴ変換回路を模式的に示すブロック図である。ＬＵＴ変換回路１は、入力データ（ＤＡＴＡ＿ＩＮ）の色変換処理を行い、データ（ＤＡＴＡ＿１）を出力する。ＬＵＴ変換回路１は、レジスタ部（検知手段）２、クロックゲート回路（停止手段）３、ＬＵＴ変換コア処理回路（処理部）４、及びセレクタ５を備えている。
【００４２】
レジスタ部２は、図示しないＣＰＵから、ＣＰＵが決定したバイパス処理を行うか否かの信号を受信する。そして、クロック信号（ＣＬＫ）に同期して動作し、ＣＰＵからの信号に従い、バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）をクロックゲート回路３及びセレクタ５へ出力する。レジスタ部２は、ＬＵＴ変換コア処理回路４をバイパスする場合はＨｉ、バイパスしない場合はＬｏのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）を出力する。
【００４３】
クロックゲート回路３は、Ｌａｔｃｈ回路３１及びＡＮＤゲート３２を備えている。Ｌａｔｃｈ回路３１には、レジスタ部２へ入力されるクロック信号（ＣＬＫ）が反転された信号と、レジスタ部２から出力されたゲートクロック信号（ＧＡＴＥＤ＿ＣＬＫ）が反転回路６により反転された信号（以下、反転バイパス信号（ＢＹＰＡＳＳ＿ＲＥＶ）と言う）とが入力される。Ｌａｔｃｈ回路３１は、例えば、ＮＡＮＤ回路を２個組み合わせて、一方の出力を他方の入力に戻す回路である。ＡＮＤゲート３２には、ＣＬＫ信号とＬａｔｃｈ回路３１の出力とが入力され、２つの入力値の論理積を出力する。クロックゲート回路３は、Ｌａｔｃｈ回路３１及びＡＮＤゲート３２により、反転バイパス信号（ＢＹＰＡＳＳ＿ＲＥＶ）がＨｉの場合、クロック信号（ＣＬＫ）に従ったゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を出力する。また、反転バイパス信号（ＢＹＰＡＳＳ＿ＲＥＶ）がＬｏの場合、クロック信号（ＣＬＫ）がＨｉ及びＬｏに拘わらず、Ｌｏのゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を出力する。
【００４４】
ＬＵＴ変換コア処理回路４は、クロックゲート回路３からのゲートクロック信号（ＧＡＴＥＤ＿ＣＬＫ）に同期して、入力データ（ＤＡＴＡ＿ＩＮ）の色変換処理を行い、処理後の処理データ（ＤＡＴＡ＿ｔｅｍｐ）をセレクタ５へ出力する。
【００４５】
セレクタ５は、入力データ（ＤＡＴＡ＿ＩＮ）及び処理データ（ＤＡＴＡ＿ｔｅｍｐ）が入力され、バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）に基づいて、何れかをデータ（ＤＡＴＡ＿１）として出力する。例えば、Ｈｉのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ５は、入力データ（ＤＡＴＡ＿ＩＮ）をデータ（ＤＡＴＡ＿１）として出力する。また、Ｌｏのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ５は、処理データ（ＤＡＴＡ＿ｔｅｍｐ）をデータ（ＤＡＴＡ＿１）として出力する。
【００４６】
図２は、図１のＬＵＴ変換回路１のデータ転送のタイムチャートである。
【００４７】
バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）がＬｏの場合、クロックゲート回路３は、クロック信号（ＣＬＫ）と同期したゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を出力する。バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）がＨｉの場合、Ｔ１１のタイミングで、クロックゲート回路３は、Ｌｏのゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を出力する。換言すれば、ＬＵＴ変換コア処理回路４をバイパスする場合、クロックゲート回路３は、クロック信号をＨｉからＬｏにして出力する。これにより、ＬＵＴ変換コア処理回路４は動作せず、ＬＵＴ変換コア処理回路での無駄な電力消費を削減することが可能である。そして、セレクタ５には、Ｈｉのバイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）が入力されるため、セレクタ５は、入力データ（ＤＡＴＡ＿ＩＮ）をデータ（ＤＡＴＡ＿１）として出力する。
【００４８】
図３は、ＬＵＴ変換回路１を備える画像形成装置の構成を示す概略図である。
【００４９】
画像形成装置１０は、外部から受け取った画像データに応じて、所定の用紙（記録媒体）にモノクロ画像を形成する。画像形成装置１０は、給紙トレイ９ａから排紙トレイ９ｂまで搬送される用紙に画像を形成するための感光体１１、帯電器１２、露光ユニット１３、現像器１４、クリーナユニット１５と、転写ベルト１６と、定着ユニット１７とを備えている。
【００５０】
帯電器１２は、感光体１１の近傍に設けられ、感光体１１の表面を所定の電位に均一に帯電させる。帯電器１２は、チャージャ型、接触型のローラ型又はブラシ型の帯電器等を用いることができる。
【００５１】
露光ユニット１３は、例えばレーザ照射部及び反射ミラーを備えたレーザスキャニングユニット（ＬＳＵ：Laser Scanning Unit）である。露光ユニット１３は、帯電器１２により所定の電位に均一に帯電された感光体１１の表面にレーザ光を照射し、画像データに応じた静電潜像を形成する。なお、露光ユニット１３は、発光素子をアレイ状に並べた例えばＥＬ（Electroluminescence）又はＬＥＤ（Light-Emitting Diode）書込みヘッドを用いたものであってもよいし、高速印字処理を行うために、複数のレーザ光を利用し照射タイミングの高速化を低減する２ビームを用いたものであってもよい。
【００５２】
現像器１４は、感光体１１上に形成された静電潜像にトナーを付着させる。クリーナユニット１５は、現像画像転写後における感光体１１上の表面に残留したトナーを除去及び回収する。
【００５３】
転写ベルト１６は、所定の抵抗値（１×１０９Ωｃｍ〜１×１０１３Ωｃｍの範囲）を有し、搬送された用紙を感光体１１に圧接する。より具体的には、転写ベルト１６を挟んで感光体１１と対向する位置に転写電界を印加しうる弾性導電性ローラ１６ａが配設されている。弾性導電性ローラ１６ａは、所定の幅（転写ニップ）を有して感光体１１と面接触するよう、所定圧力で転写ベルト１６を感光体１１へ圧接する。また、弾性導電性ローラ１６ａには、トナーを用紙に転写させるための電圧（トナーの帯電極性（−）とは逆極性（＋）の高電圧）が印加される。例えば、静電潜像が（−）極性の電荷を有しているときは、弾性導電性ローラ１６ａへの印加極性は（＋）極性となる。これにより、静電潜像のトナーを用紙に転写することができ、用紙に画像を形成することができる。なお、感光体１１と転写ベルト１６とが面接触することによって用紙への転写効率の向上が図られる。
【００５４】
定着ユニット１７は、加熱ローラ及び加圧ローラを備えており、加熱ローラの外周部には用紙剥離爪、サーミスタ、ローラ表面クリーニング部材が配置されている。また、加熱ローラの内周部には、ローラの表面を所定温度（定着設定温度：概ね１７０℃〜２００℃）に加熱するためのヒータが配置されている。他方、加圧ローラの外周には用紙剥離爪が配置されている。定着ユニット１７は、加熱ローラと加圧ローラとの圧接部（定着ニップ部）において、搬送される用紙上の未定着トナーを加熱ローラ表面の温度で加熱して溶融させ、かつ、加圧ローラによる圧接力で用紙上の未定着トナーを投鋲作用で用紙上に定着させる。
【００５５】
給紙トレイ９ａは、画像形成に使用する用紙を積載しておくためのトレイであり、画像形成部の下側および側壁面に設けられている。画像形成装置１０は、高速印字処理を行うことを目的とするため、定型サイズの用紙を５００枚〜１５００枚収納可能な複数の給紙トレイ９ａが配置されている。他方、画像形成装置１０の側面には複数の用紙種類を多量に収納可能な大容量給紙カセット９ｃ及び主として不定型サイズの印字等に用いる手差しトレイ９ｄが配置されている。
【００５６】
排紙トレイ９ｂは、装置の手差しトレイ９ｄとは反対側の側面に配置されているが、排紙トレイ９ｂに変わって、排紙用紙の後処理装置（ステープル又はパンチ処理等）、又は複数段排紙トレイをオプションとして配置することも可能な構成となっている。
【００５７】
画像形成装置１０は、制御部１８を備えている。制御部１８は、ＣＰＵ（Central Processing Unit）、及びＣＰＵが実行する処理の手順である制御プログラムを格納するＲＯＭ（Read Only Memory）等からなる制御回路、制御回路により制御され、不揮発性メモリ、センサー、ソレノイド及びランプなどの負荷を駆動するためのドライバを含む出力回路並びに図１に示すＬＵＴ変換回路１等から構成される。
【００５８】
画像形成装置１０の処理モードに対応する用紙搬送工程について説明する。制御部１８により、印字要求に適合する用紙は、複数の給紙トレイ９ａの中から選択され、レジストローラまで搬送される。制御部１８の制御によってレジストローラに到達した用紙は一旦停止する。制御部１８は、用紙の先端と感光体１１上の画像情報を合致させるタイミングでレジストローラを再回転させる。用紙上に画像情報に対応するトナーが転写され、その後、用紙は定着ユニット１７へ導かれて転写されたトナーが用紙上に固着される。さらにその後、用紙は排紙トレイ９ｂに排出される。
【００５９】
制御部１８は、印字のモード（コピアモード、プリンタモードまたはＦＡＸモードなど）および印字処理手法（片面印字または両面印字）に応じて、定着ユニット１７以降から排紙トレイ９ｂまでの搬送方法を制御する。通常コピアモードでは、ユーザが装置の近傍で操作を行うことから、印字面を上側にして排出するように用紙搬送制御することが多い。これは、「フェースアップ排出」と呼ばれる。一方、プリンタ、ＦＡＸの各モードでは、ユーザが装置の近傍にいないことから排出用紙のページ順を揃える「フェースダウン排出」が多く用いられている。
【００６０】
したがって、画像形成装置１０では、印字のモードに応じてフェースアップ排出とフェースダウン排出とを切り換え得る機構を有している。この切り換え機構は、定着ユニット１７を通過した用紙が排紙トレイ９ｂに排出されるまでの間に、複数の搬送路と複数の分岐爪とを配置し、これによって印字モードに応じた用紙排出を行うように構成されている。
【００６１】
以上説明したように、実施形態１では、ＬＵＴ変換コア処理回路４をバイパスした場合、
クロックゲート回路３は、Ｌｏのゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を出力する。これにより、ＬＵＴ変換コア処理回路４は動作せず、ＬＵＴ変換コア処理回路４での無駄な電力消費を削減することが可能である。
【００６２】
なお、実施形態１では、ＬＵＴ変換回路１を例にとり説明したが、ＭＡＴＲＩＸ変換回路についても同様の構成をしており、ＭＡＴＲＩＸ変換回路は、バイパス信号（ＢＹＰＡＳＳ＿ＳＥＬ）を出力するレジスタ部２、クロック信号（ＣＬＫ）を反転させるクロックゲート回路３を備えている。これにより、画像処理を行う各回路において、無駄な電力消費を削減することが可能である。また、ＬＵＴ変換コア処理回路４をバイパスする際に、クロックゲート回路３によりクロック信号（ＣＬＫ）をＨｉからＬｏに反転させる構成としているが、ＬＵＴ変換コア処理回路４にクロック信号（ＣＬＫ）を入力しない構成としてもよい。
【００６３】
（実施形態２）
次に、実施形態２に係る画像処理回路について説明する。実施形態２では、上述した部材及び信号と同様のものについては、同じ名称及び符号を用いて説明は省略する。
【００６４】
図４は、実施形態２に係る画像処理回路の構成を模式的に示すブロック図である。実施形態２に係る画像処理回路２０は、パイプライン接続されたセレクタ６１，６２、ＬＵＴ変換回路（処理部）６３、ＭＡＴＲＩＸ変換回路（処理部）６４、フィルタ処理回路６５及びクロックゲート回路（供給停止手段、経路検知手段）３を備えている。
【００６５】
上述のようにセレクタ６１は２つの出力ラインを有しており、一方がＬＵＴ変換回路６３に接続されており、他方がセレクタ６２に接続されている。そして、画像処理回路２０は、入力データ（ＤＡＴＡ＿ＩＮ）を、セレクタ６１、ＬＵＴ変換回路６３、ＭＡＴＲＩＸ変換回路６４、セレクタ６２及びフィルタ処理回路６５の順に通過させる第１経路と、セレクタ６１、セレクタ６２及びフィルタ処理回路６５の順に通過させる第２経路とを備えている。
【００６６】
セレクタ６１，６２は、入力される経路選択信号（ＰＡＳＳ＿ＳＥＬ）に基づいて、第１経路及び第２経路の何れかを、入力データ（ＤＡＴＡ＿ＩＮ）の通過経路として決定する。Ｌｏの経路選択信号（ＰＡＳＳ＿ＳＥＬ）が入力された場合、セレクタ６１，６２は、第１経路を選択し、Ｈｉの経路選択信号（ＰＡＳＳ＿ＳＥＬ）が入力された場合、第２経路を選択する。
【００６７】
ＬＵＴ変換回路６３は、クロックゲート回路３から入力するゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）に同期して色変換処理を実行する。また、ＭＡＴＲＩＸ変換回路６４は、クロックゲート回路３から入力するゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）に同期してマトリックス変換処理を実行する。
【００６８】
ゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を出力するクロックゲート回路３は、クロック信号（ＣＬＫ）が反転された信号と、経路選択信号（ＰＡＳＳ＿ＳＥＬ）が反転回路６により反転された信号（以下、反転経路選択信号（ＰＡＳＳ＿ＲＥＶ）と言う）とが入力される。クロックゲート回路３は、Ｌａｔｃｈ回路３１及びＡＮＤゲート３２により、反転経路選択信号（ＢＹＰＡＳＳ＿ＲＥＶ）がＨｉの場合、クロック信号（ＣＬＫ）に従ったゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）を、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４へ出力する。また、反転経路選択信号（ＰＡＳＳ＿ＲＥＶ）がＬｏの場合、クロック信号（ＣＬＫ）がＨｉ及びＬｏに拘わらず、Ｌｏのゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）をＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４に出力する。
【００６９】
図５は、図４の画像処理回路のデータ転送のタイムチャートである。
【００７０】
経路選択信号（ＰＡＳＳ＿ＳＥＬ）がＨｉの場合は、セレクタ６１は、Ｔ２１のタイミングで、入力データ（ＤＡＴＡ＿ＩＮ）をセレクタ６１へ出力し、セレクタ６２は、さらに入力データ（ＤＡＴＡ＿ＩＮ）をデータ（ＤＡＴＡ＿３）としてフィルタ処理回路６５へ出力する。そして、フィルタ処理回路６５は、データ（ＤＡＴＡ＿３）にノイズの除去など所定の処理を施し、Ｔ２２のタイミングで、出力データ（ＤＡＴＡ＿ＯＵＴ）として出力する。このとき、クロックゲート回路３には、Ｌｏの反転経路選択信号（ＰＡＳＳ＿ＲＥＶ）が入力されるため、クロックゲート回路３は、Ｌｏのゲートクロック（ＧＡＴＥＤ＿ＣＬＫ）をＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４へ出力する。これにより、画像処理回路２０においてバイパス処理を行う場合、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４は動作せず、無駄な電力消費を削減することができる。
【００７１】
なお、実施形態２では第２経路が選択された場合、図１０のレジスタ部６３１へ供給されるクロック信号（ＣＬＫ）を停止しているが、ＬＵＴ変換コア処理回路６３２が停止している間もレジスタ部６３１を動作させたい場合は、レジスタ部６３１へ供給されるクロックをＬＵＴ変換コア処理回路６３２へ供給するクロック信号（ＣＬＫ）とは別のクロック信号（ＣＬＫ）とすればよい。
【００７２】
以上説明したように、実施形態２では、画像処理回路２０は、入力データ（ＤＡＴＡ＿ＩＮ）が通過する経路として、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４の第１経路と、バイパスする第２経路とを備えている。そして、第２経路を入力データ（ＤＡＴＡ＿ＩＮ）が通過する経路とする場合、クロック信号（ＣＬＫ）をＨｉからＬｏに反転させ、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４へ供給している。これにより、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４は、バイパス時に画像処理を実行しなくなり、無駄な電力消費を抑制することができる。
【００７３】
なお、実施形態２においても、バイパス時に、ＬＵＴ変換回路６３及びＭＡＴＲＩＸ変換回路６４へクロック信号（ＣＬＫ）を入力しない構成としてもよい。
【００７４】
以上、本発明の好適な実施形態について、具体的に説明したが、各構成及び処理動作等は適宜変更可能であって、上述の実施形態に限定されることはない。
【図面の簡単な説明】
【００７５】
【図１】実施形態１に係る画像処理回路に含まれるＬＵＴ変換回路を模式的に示すブロック図である。
【図２】図１のＬＵＴ変換回路のデータ転送のタイムチャートである。
【図３】ＬＵＴ変換回路を備える画像形成装置の構成を示す概略図である。
【図４】実施形態２に係る画像処理回路の構成を模式的に示すブロック図である。
【図５】図４の画像処理回路のデータ転送のタイムチャートである。
【図６】パイプライン処理を行う画像処理回路の構成の一例を模式的に示すブロック図である。
【図７】図６のＬＵＴ変換回路の構成を模式的に示すブロック図である。
【図８】画像処理回路においてバイパス処理を行う場合と行わない場合とのデータ転送のタイミングの対比を示すタイムチャートである。
【図９】パイプライン処理を行う画像処理回路の構成の別の例を模式的に示すブロック図である。
【図１０】図９のＬＵＴ変換回路の構成を模式的に示すブロック図である。
【図１１】ＬＵＴ変換回路においてバイパス処理を行う場合と行わない場合とのデータ転送のタイミングの対比を示すタイムチャートである。
【符号の説明】
【００７６】
１  ＬＵＴ変換回路（処理部）
２  レジスタ部（検知手段）
３  クロックゲート回路（停止手段）
４  ＬＵＴ変換コア処理回路（処理部）
５  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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