(57)【要約】【課題】送受信指向性を劣化させることなく、ラッチ回路が不要で構成が簡素化できる送受信モジュール及びフェーズドアレイレーダ装置を提供すること。【解決手段】本発明の一例のフェーズドアレイレーダ装置の送受信モジュールによれば、入力信号に遅延を与えて出力する移相器と、遅延量データを制御信号として前記移相器に加える遅延量付与手段と、この遅延量付与手段により前記移相器に前記遅延量データを入力するとき、前記移相器から外部への出力を停止させる出力停止手段と、を有する。【選択図】図１
2010147673.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に遅延を与えて出力する移相器と、
遅延量データを制御信号として前記移相器に加える遅延量付与手段と、
この遅延量付与手段により前記移相器に前記遅延量データを入力するとき、前記移相器から外部への出力を停止させる出力停止手段と、
を有することを特徴とするフェーズドアレイレーダ装置の送受信モジュール。
【請求項２】
入力信号に所定の遅延を与える移相器と、
この移相器の出力を増幅する増幅器と、
この増幅器を駆動し動作をＯＮ−ＯＦＦ制御可能な駆動回路と、
シリアルに入力された遅延量データをパラレルに変換し、制御信号として前記移相器に加えるシリアルパラレル変換回路と、を備え、
前記シリアルパラレル変換回路から前記移相器に前記パラレルの遅延量データを入力するとき、前記駆動回路をＯＦＦとすることを特徴とするフェーズドアレイレーダ装置の送受信モジュール。
【請求項３】
入力信号に所定の遅延を与える移相器と、
この移相器の出力端子に接続され遅延を与えられた前記入力信号の外部への出力を開閉される信号スイッチと、
この信号スイッチの開閉動作を制御するスイッチ制御回路と、
シリアルに入力された遅延量データをパラレルに変換し、制御信号として前記移相器に加えるシリアルパラレル変換回路と、を備え、
前記シリアルパラレル変換回路から前記移相器に前記パラレルの遅延量データを入力するとき、前記スイッチ制御回路により前記信号スイッチを開とすることを特徴とするフェーズドアレイレーダ装置の送受信モジュール。
【請求項４】
複数の素子アンテナと
これらの複数の素子アンテナに各々接続され所定の遅延量を与える複数の送受信モジュールと、
前記素子アンテナから送出されるレーダ送信信号を発生する送信信号発生回路と、
前記素子アンテナにより受信したレーダ受信信号を処理する受信信号処理回路と、
前記送信信号発生回路から出力される送信信号を前記素子アンテナに分配し、前記素子アンテナにより受信したレーダ受信信号を合成して前記受信信号処理回路に供給する分配合成回路と、
送受信モジュールの前記遅延量を変えて前記素子アンテナから送信されるレーダ送信信号及び前記素子アンテナにより受信されるレーダ受信信号の合成された指向性を変える走査制御回路を有し、
前記送受信モジュールは、入力信号に遅延を与えて出力する移相器と、遅延量データを制御信号として前記移相器に加える遅延量付与手段と、この遅延量付与手段により前記移相器に前記遅延量データを入力するとき、前記移相器から外部への出力を停止させる出力停止手段と、を有することを特徴とするフェーズドアレイレーダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配列された素子アンテナを有するフェーズドアレイレーダに係わり、特に上記素子アンテナに接続され送信信号あるいは受信信号に位相遅延を与える送受信モジュール及びフェーズドアレイレーダ装置に関する。
【背景技術】
【０００２】
合成された指向性を変化させるには、フェーズドアレイレーダの素子アンテナに接続され送信信号あるいは受信信号に位相遅延を与える送信または受信モジュール（ここでは送受信モジュールと称する）に遅延量を与えなければならない。このような場合、従来は遅延量のデジタルデータをシリアルに各モジュールに送り、各モジュールに有するシリアルパラレル変換回路でパラレルに変換して一旦ラッチ回路に記憶させ、各モジュールに有する移相器に同時にデジタルデータを入力して一斉に所定の方向の指向性を有するビームを生成する（例えば、特許文献１参照）。
【０００３】
しかし、このような送受信モジュールでは、必ずラッチ回路が必要であり、いくつかの送受信モジュールを一体化する場合、全体が大型化、複雑化してしまう問題があった。
【０００４】
このような従来の送受信モジュールの構成例を図５に示す。この送受信モジュールは、入力端子ＩＮから入ってくる信号を遅延させる移相器４１と、その遅延された信号を増幅して出力端子ＯＵＴに出力する増幅器４２を有し、これらの回路は制御回路４３により制御され電源回路４４により電源を供給される。制御回路４３は、クロック信号ＣＬとイネーブル信号ＥＢ及びシリアル遅延量データＳＤＤが入力されこのシリアル遅延量データＳＤＤをパラレル遅延量データＰＤＤに変換するシリアルパラレル変換回路４５と、パラレル遅延量データＰＤＤを一時蓄積し移相器４１にデータを供給するラッチ回路４６と、増幅器４２を駆動する増幅器駆動回路４７を含む。
【０００５】
このように、従来の送受信モジュールでは、制御回路４３内にラッチ回路４６を有することになり、送受信モジュールの大型化を招いていた。また、ラッチ回路を単に取り除くと、移相器に遅延量データを入力するときに、入力信号にランダムな遅延量が与えられて、素子アンテナにおいて送信信号の送信あるいは受信信号の受信がなされてしまうことになり、フェーズドアレイレーダ装置としての送信あるいは受信の指向性を劣化させてしまう。
【特許文献１】特開平５−２６７９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述のように、フェーズドアレイレーダ装置に用いられる、従来の送受信モジュールの問題点に鑑みてなされたもので、送受信指向性を劣化させることなく、ラッチ回路が不要で構成が簡素化できる送受信モジュール及びフェーズドアレイレーダ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１によれば、入力信号に遅延を与えて出力する移相器と、遅延量データを制御信号として前記移相器に加える遅延量付与手段と、この遅延量付与手段により前記移相器に前記遅延量データを入力するとき、前記移相器から外部への出力を停止させる出力停止手段と、を有することを特徴とするフェーズドアレイレーダ装置の送受信モジュールを提供する。
【発明の効果】
【０００８】
本発明によれば、送受信指向性を劣化させることなく、ラッチ回路が不要で構成が簡素化できるフェーズドアレイレーダ装置の送受信モジュール及びフェーズドアレイレーダ装置が得られる効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を用いて説明する。図１は本発明一実施形態の全体構成を示す図である。
【００１０】
本発明の一実施形態の送受信モジュールの構成例を図１に、この送受信モジュールを有するフェーズドアレイレーダの構成例を図２に示す。送受信モジュール１０は、入力端子ＩＮから入ってくる信号を遅延させる移相器１１と、この遅延された信号を増幅して出力端子ＯＵＴに出力する増幅器１２と、移相器１１及び増幅器１２を制御する制御回路１３と、制御回路１３に電源を供給する電源回路１４を有する。
【００１１】
制御回路１３は、クロック信号ＣＬとイネーブル信号ＥＢ及びシリアル遅延量データＳＤＤが入力されこのシリアル遅延量データＳＤＤをパラレル遅延量データＰＤＤに変換した後移相器１１にデータを供給するシリアルパラレル変換回路１５と、増幅器１２を駆動する増幅器駆動回路１７を含む。
【００１２】
クロック信号はデータ伝送の基本クロックとなる信号である。イネーブル信号ＥＢは、シリアルパラレル変換回路１５に入力されたシリアル遅延量データＳＤＤが移相器１１に移されることを許可する制御信号である。シリアルパラレル変換回路１５に入力されるイネーブル信号ＥＢの反転信号（インバータ１８の出力）が増幅器駆動信号ＡＤとして、増幅器駆動回路１７に入力される。増幅器駆動信号ＡＤは、増幅器駆動回路１７に増幅器１２の動作を止めるオフ信号を送る。
【００１３】
図１に示した送受信モジュール１０は、図２に示したフェーズドアレイレーダ装置に用いられる。複数の送受信モジュール１０各々は、レーダ信号を送信しその反射信号を受信する素子アンテナ２１に接続される一方、分配合成回路２２にも接続される。この分配合成回路２２には、送信信号である送信パルスを発生する送信信号発生回路２３と、素子アンテナ２１により受信された信号を合成する受信信号処理回路２４と、このレーダ装置の走査を行う、即ち合成された送信方向及び受信方向を決める走査制御回路２５とを備える。
【００１４】
送信信号発生回路にて生成された送信パルスは分配合成回路２２を介して複数の送受信モジュール１０に分配され、これらの送受信モジュール１０からのレーダパルスが素子アンテナ２１に供給された、レーダ信号が前方に送信される。この送信の時の各送受信モジュール１０における送信信号の遅延量は、シリアル遅延量データＳＤＤとして走査制御回路２５から分配合成回路２２を介して送られ各送受信モジュール１０の移相器１１に与えられる。
【００１５】
素子アンテナ２１から送信されたレーダ信号の反射波は各素子アンテナ２１において受信される。この各素子アンテナ２１において受信された反射信号は、送受信モジュール１０において各々、上記シリアル遅延量データＳＤＤにより移相器１１に設定された所定の遅延量を与えられる。したがって送信信号の指向方向と同一方向から受信信号を受けたことになる。この受信信号は分配合成回路２２において合成された後、受信信号処理回路２４で表示のためなどの信号処理がなされる。
【００１６】
素子アンテナ２１からレーダ信号を送信するときには、図１に示す送受信モジュール１０の入力端子ＩＮには送信パルスが入力され出力端子ＯＵＴから所定の遅延量を与えられて増幅された送信パルスが出力され、素子アンテナ２１に送られる。
【００１７】
次に、図３に示すタイミング図と、図１及び図２を参照して、上記フェーズドアレイレーダ装置の送受信モジュール１０の動作を説明する。図３（ａ）に示すクロック信号ＣＬが各送受信モジュール１０のシリアルパラレル変換回路１５に共通に供給されており、送受信モジュール１０のシリアルパラレル変換回路１５には順次、シリアル遅延量データＳＤＤが供給される。例えば最初の送受信モジュール１０のシリアルパラレル変換回路１５には図３（ｂ）のＧ１に示すシリアル遅延量データＳＤＤが供給される。他のシリアルパラレル変換回路１５にも同様にシリアル遅延量データＳＤＤが供給され、図３（ｃ）に示されるようにパラレル遅延データＰＤＤに変換される。ここではパラレルデータは（１）〜（５）の５ビットの記憶部を有する移相器１１に供給されるとする。
【００１８】
このときには、シリアルパラレル変換回路１５に供給されているイネーブル信号ＥＢはＯＮであり、シリアルパラレル変換回路１５には、時点ｔ１から時点ｔ２の間に、シリアル遅延量データＳＤＤ（ａ）〜（ｅ）が入力されパラレルデータに変換され移相器１１に供給されるが、増幅器駆動信号ＡＤがＯＦＦで、増幅器１２は動作しない。すなわち入力端子ＩＮに入力された信号は、増幅器駆動回路１７に供給される増幅器駆動信号ＡＤはＯＦＦであるから、増幅器１２は動作せず、移相器において移相処理中の信号は、増幅器１２で増幅されず出力端子ＯＵＴに出力されない。
【００１９】
要するに、シリアルパラレル変換回路１５から移相器１１にパラレル遅延量データＰＤＤが移される時には、増幅器１２が動作せず、送受信モジュールからは外部に信号が送出されない。パラレル遅延量データＰＤＤがすべての移相器１１に移された後、増幅器駆動回路１７は動作を再開し、再び、入力端子ＩＮに入力される信号は、移相器１１の遅延量データに基づいて遅延処理され、増幅器１２により増幅されて出力端子ＯＵＴから出力されることになる。
【００２０】
このように、遅延量データの受信時間は、送受信モジュール１０の増幅動作が停止することになるが、通常数１０μｓｅｃ程度であるので、フェーズドアレイレーダ装置などの特性への影響はほとんどない。
【００２１】
本発明の上記実施形態によれば、移相器に遅延量データを移すときに増幅器の動作を止めるだけで、従来必要であったラッチ回路を省くことができ送受信モジュールの構成を簡素化することが可能となる。
【００２２】
次に、増幅器の代わりにスイッチを用いる本発明の他の実施形態について説明する。この実施形態送受信モジュールの構成を図４に示す。
【００２３】
送受信モジュール３０は、入力端子ＩＮから入ってくる信号を遅延させる移相器３１と、この遅延された信号を出力端子ＯＵＴに出力する信号スイッチ３２と、移相器３１及び信号スイッチ３２を制御する制御回路３３と、制御回路３３に電源を供給する電源回路３４を有する。
【００２４】
制御回路３３は、クロック信号ＣＬとイネーブル信号ＥＢ及びシリアル遅延量データＳＤＤが入力されこのシリアル遅延量データＳＤＤをパラレル遅延量データＰＤＤに変換した後移相器３１にデータを供給するシリアルパラレル変換回路３５と、信号スイッチ３２を駆動する増幅器駆動回路３７を含む。イネーブル信号ＥＢはインバータ３８を介してスイッチ制御信号ＳＤとしてスイッチ制御回路３７に入力される。スイッチ制御回路３７は、信号スイッチ３２の開閉を制御する回路であり、スイッチ制御信号ＳＤがＯＮのとき、信号スイッチ３２を閉、スイッチ制御信号ＳＤがＯＦＦのとき、信号スイッチ３２を開と制御する。
【００２５】
シリアルパラレル変換回路３５の入力は、図１におけるシリアルパラレル変換回路１５と同様に、クロック信号ＣＬとシリアル遅延量データＳＤＤとイネーブル信号ＥＢである。イネーブル信号ＥＢはＯＦＦのとき、シリアル遅延量データＳＤＤがシリアルパラレル変換回路３５に入力されパラレル遅延量データＰＤＤに変換される。イネーブル信号ＥＢがＯＮのとき、シリアルパラレル変換回路３５内のパラレル遅延量データＰＤＤが移相器３１に移される。イネーブル信号ＥＢがＯＮのとき、スイッチ制御信号ＳＤはＯＦＦであり、スイッチ制御回路３７は停止し、信号スイッチ３２が開となる。
【００２６】
この実施形態でも、シリアルパラレル変換回路３５から移相器３１に遅延量データが移される期間だけ信号スイッチ３２は開となり、送受信モジュール３０は動作しない。したがって、移相器に遅延量データが移されるときには、出力端子ＯＵＴから信号が送出されることがなく、送信信号あるいは受信信号の指向性が乱れることはない。
【００２７】
本発明のこの実施形態によれば、増幅器の代わりに信号スイッチを用いており送受信モジュールを更に簡素化できる利点がある。
【００２８】
また、上記２つの実施形態では、シリアルパラレル変換回路により送受信モジュールの外部から送られてくる遅延量データをシリアルからパラレルに変換している。したがって、遅延量データを得るために各送受信モジュールに設けられる配線は少なくて済む利点もある。もちろん、パラレルの遅延量として外部から各送受信モジュールに供給するようにしてもよい。
【００２９】
本発明は上記実施形態に限られない。たとえば、移相器の出力端子に増幅器の入力端子又は信号スイッチを接続しこれらを外部への出力端子に接続していた。そして増幅器駆動回路又はスイッチ制御回路により、増幅器又は信号スイッチの出力が外部への出力端子に出力されることの制御を行っていた。しかし、一般に本発明では、このようにしなくとも、遅延量データが移相器に付与されるときに、移相器により所定の遅延を付与された入力信号を外部に出力することを停止させれば、目的を達成できる。
【００３０】
また、上記実施形態では送信と受信機能を兼用したモジュールに本発明を適用した場合について説明した。しかし、本発明は送信モジュールと受信モジュールを別々に設けた装置に、あるいはその送信モジュールのみあるいは受信モジュールのみに適用することも可能である。したがって、本願において送受信モジュールは送信モジュール及び受信モジュールを含む意味で用いている。
【００３１】
また上記実施形態では、イネーブル信号を反転して増幅器制御信号あるいはスイッチ制御信号としていた。しかし、増幅器あるいは信号スイッチをイネーブル信号と別の信号によって制御することも可能である。要するに本発明では、少なくとも移相器に遅延量データを移すときに送受信モジュールの動作を停止するようにすればよい。
【００３２】
本発明は上記実施形態に限られず種々変形して実施可能であり、それらの変形例も本発明の技術思想の範囲内で本発明に含まれる。
【図面の簡単な説明】
【００３３】
【図１】本発明一実施形態の送受信モジュールの構成を示す図。
【図２】図１に示す送受信モジュールを用いるフェーズドアレイレーダ装置の構成を示す図。
【図３】図１に示す一実施形態の動作を説明するための図。
【図４】本発明の他の実施形態の構成を示す図。
【図５】従来の送受信モジュールの構成例を示す図。
【符号の説明】
【００３４】
１０，３０・・・送受信モジュール、
１１，３１，４１・・・移相器、
１２、４２・・・増幅器、
１４，３４、４４・・・電源回路、
１３，３３、４３・・・制御回路、
１５，３５、４５・・・シリアルパラレル変換回路、
１８、３８・・・インバータ、
２１・・・素子アンテナ、
２２・・・分配合成回路、
２３・・・送信信号発生回路、
２４・・・受信信号処理回路、
２５・・・走査制御回路、
３２・・・信号スイッチ、
４６・・・ラッチ回路、
１７、４７・・・増幅器駆動回路、
３７・・・スイッチ制御回路。
【図１】
2010147673.tif 000003
【図２】
2010147673.tif 000004
【図３】
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【図４】
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【図５】
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