(57)【要約】【課題】広バンドギャップの半導体デバイス及び／または非絶縁入力を有する半導体デバイス向けにカスタマイズした効率がよくかつ費用対効果がよいゲート駆動回路を提供する。【解決手段】非絶縁入力を有する半導体デバイス（６２）をスイッチングするゲート駆動回路（６０）は、半導体デバイス（６２）の本来性寄生ダイオードを順バイアスするように半導体デバイス（６２）のゲート上に電流を印加することによって半導体デバイス（６２）をターンオンする第１の回路（６４）を有する。半導体デバイス（６２）の寄生ダイオードを逆バイアスするように半導体デバイス（６２）のゲート上に電流を印加することによって半導体デバイス（６２）をターンオフする第２の回路（６６）を存在させており該第１の回路（６４）及び第２の回路（６６）はそれぞれ第１のスイッチ及び第２のスイッチを通して半導体デバイス（６２）に結合されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
非絶縁入力を有する半導体デバイス（６２）をスイッチングするためのゲート駆動回路（６０）であって、
半導体デバイス（６２）の本来性寄生ダイオードを順バイアスするように半導体デバイス（６２）のゲート上に電流を印加することによって半導体デバイス（６２）をターンオンするように構成された第１の回路（６４）と、
半導体デバイス（６２）の寄生ダイオードを逆バイアスするように半導体デバイス（６２）のゲート上に電流を印加することによって半導体デバイス（６２）をターンオフするように構成された第２の回路（６６）と、を備えており、
前記第１の回路（６４）及び第２の回路（６６）はそれぞれ第１のスイッチ及び第２のスイッチを通して半導体デバイス（６２）に結合されている、ゲート駆動回路（６０）。
【請求項２】
前記第１の回路（６４）及び第２の回路（６６）の各々は、対応する第１のスイッチ及び対応する第２のスイッチが閉じている限りその間半導体デバイス（６２）のゲート上に電流を印加する、請求項１に記載のゲート駆動回路（６０）。
【請求項３】
半導体デバイス（６２）をその寄生ゲート対エミッタダイオード特性と独立に動作させるように適合されている請求項１に記載のゲート駆動回路（６０）。
【請求項４】
半導体デバイス（６２）のオン電圧が寄生ダイオードのしきい電圧ＶＤ（ＴＨ）を５％〜１０％上回る範囲にあり、かつ半導体デバイス（６２）のオフ電圧が寄生ダイオードの破壊電圧ＶＢＶを５％〜１０％上回る範囲にある、請求項３に記載のゲート駆動回路（６０）。
【請求項５】
前記半導体デバイス（６２）がノーマリーオン型半導体デバイスであると共に、該ゲート駆動回路（６０）は定格パワーを超えるパワーでノーマリーオン型半導体デバイスを動作させるように適合されている、請求項１に記載のゲート駆動回路（６０）。
【請求項６】
前記半導体デバイス（６２）がノーマリーオフ型半導体デバイスであると共に、該ゲート駆動回路（６０）はノーマリーオフ型半導体デバイスを動作させるように適合されている、請求項１に記載のゲート駆動回路（６０）。
【請求項７】
非絶縁入力を有する半導体デバイス（６２）と、
第１のスイッチまたは第２のスイッチのそれぞれを通して半導体デバイス（６２）のゲート上に正電流と負電流のいずれかを印加することによって半導体デバイス（６２）をその寄生ゲート対エミッタダイオード特性と独立に動作させるためのゲート駆動回路（６０）と、
を備える電子回路。
【請求項８】
非絶縁入力を有するノーマリーオン型半導体デバイス（６２）と、
第１のスイッチまたは第２のスイッチのそれぞれを通して半導体デバイス（６２）のゲート上に正電流と負電流のいずれかを印加することによってノーマリーオン型半導体デバイス（６２）を定格パワーを超えるパワーで動作させるためのゲート駆動回路（６０）と、
を備える電子回路。
【請求項９】
非絶縁入力を有するノーマリーオフ型半導体デバイス（６２）と、
第１のスイッチまたは第２のスイッチのそれぞれを通して半導体デバイス（６２）のゲート上に正電流と負電流のいずれかを印加することによってノーマリーオフ型半導体デバイス（６２）を動作させるためのゲート駆動回路（６０）と、
を備える電子回路。
【請求項１０】
非絶縁入力を有する半導体スイッチデバイスを動作させる方法であって、
１つまたは複数のスイッチを介して半導体デバイスをターンオンとターンオフの間でスイッチングする工程と、
半導体デバイスの寄生ダイオードを順バイアスすることによって半導体デバイスをターンオンさせるように半導体デバイスのゲート上に正の電流を印加する工程と、
半導体デバイスの寄生ダイオードを逆バイアスすることによって半導体デバイスをターンオフさせるようにデバイスのゲート上に負の電流を印加する工程と、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本発明は全般的にはゲート駆動回路に関し、またさらに詳細には、Ｓｉ及びＳｉＣ半導体デバイスの動作性能を向上させたゲート駆動回路に関する。
【背景技術】
【０００２】
より高周波数、より大パワー、より高温度、並びに過酷な環境で動作する電子デバイスが広範な用途で必要とされている。例えば、深宇宙空間用途、高温用途、放射能汚染環境用途、ジェットエンジン、機上マイクロ波デバイスで利用される電子デバイスやセンサが、こうした耐久性が高くかつ動作性能が高いデバイスを必要とする。ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンドなどバンドギャップが広い半導体材料を用いて製作されたデバイスがこうした特性を示す。一般に、価電子帯の最上位と伝導帯の最下位の間に典型的には２電子ボルト（ｅＶ）を超えるエネルギー差すなわちエネルギーギャップを有する半導体はバンドギャップが広い半導体と見なされる。こうした材料は一般に、高温で化学的に安定であり、熱伝導率が良く、破壊電界が高く、かつ電子飽和速度が大きい。
【０００３】
例えば炭化ケイ素（ＳｉＣ）ベースの半導体デバイスは、ケイ素（Ｓｉ）ベースの半導体デバイスと比較するとその幾つかの特性が優れているため、例えば広範囲のパワーエレクトロニクス用途で益々利用されるようになっている。具体的にはＳｉＣベースの半導体デバイスは、熱抵抗、スイッチングまたは動作速度、電圧阻止能力、並びにオン状態電圧降下が優れており、これらはすべて従来のＳｉベースの半導体デバイスでは得ることができない。さらに、広いバンドギャップ及び／または阻止能力のために、ＳｉＣベースの半導体デバイスは高電圧用途に適している。
【０００４】
こうした半導体デバイスには、接合ゲート型トランジスタ（その一例として、接合型電界効果トランジスタ（ＪＦＥＴ）、静電誘導型トランジスタ（ＳＩＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、及び金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含む）などの非絶縁入力を有する半導体デバイスが含まれており、これらを適正に動作させるには特殊なゲート駆動または制御回路が必要である。従来のゲート駆動回路は典型的には、非絶縁入力デバイスの駆動を要する場合に十分な動作をしていない。例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に利用可能な回路などの従来のゲート駆動回路を利用することは、広バンドギャップの半導体デバイスを含め非絶縁入力を有するデバイスでは制御された低いゲート電圧を必要とするため非絶縁入力には最適ではない。
【０００５】
幾つかのパワーエレクトロニクス用途ではノーマリーオン型ＳｉＣ  ＪＦＥＴが使用されてきたが、ノーマリーオン型ＳｉＣ  ＪＦＥＴが取り扱える最大電流はゲート駆動によって制限される。さらに目下のゲート駆動やノーマリーオン型ＳｉＣ  ＪＦＥＴ向けに開発されたゲート駆動は、ノーマリーオフ型ＳｉＣ  ＪＦＥＴの動作では適正に動作しないか動作に制限がある。広バンドギャップの半導体デバイスで稼働できるようなゲート駆動を開発するための幾つかの努力がなされてきている。しかし現在利用可能な周知のゲート駆動はノーマリーオフ型ＳｉＣ  ＪＦＥＴを動作させることがなく、かつ／またはノーマリーオン型ＳｉＣ  ＪＦＥＴも有意の時間期間にわたってその定格パワーを超えて動作させることがない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第２００８０２６５９８０号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本システムの一実施形態は、広バンドギャップの半導体デバイス及び／または非絶縁入力を有する半導体デバイス向けにカスタマイズした効率がよくかつ費用対効果がよいゲート駆動回路を提供する。さらに、ノーマリーオン型ＳｉＣ  ＪＦＥＴを有意の時間期間にわたりその定格パワーを超えて動作させること及び／またはノーマリーオフ型ＳｉＣ  ＪＦＥＴを動作させることが可能なゲート駆動を提供できることが望ましい。
【課題を解決するための手段】
【０００８】
一実施形態は、非絶縁入力を有する半導体デバイスのスイッチングのためのゲート駆動回路であって、該ゲート駆動回路は半導体デバイスの本来性の（ｉｎｈｅｒｅｎｔ）寄生ダイオードを順バイアスするように半導体デバイスのゲート上に電流を印加することによって半導体デバイスをターンオンするように構成させた第１の回路を有する。半導体デバイスの寄生ダイオードを逆バイアスさせるように半導体デバイスのゲート上に電流を印加することによって半導体デバイスをターンオフするように構成された第２の回路を存在させており、これら第１の回路及び第２の回路は第１のスイッチと第２のスイッチのそれぞれを通して半導体デバイスに結合されている。
【０００９】
別の実施形態は、非絶縁入力を有する半導体デバイスと、第１のスイッチまたは第２のスイッチのそれぞれを通して半導体デバイスのゲート上に正電流と負電流のうちの一方を印加することによって半導体デバイスをその寄生ゲート対エミッタダイオード特性と独立に動作させるためのゲート駆動回路と、を備える電子回路である。
【００１０】
さらに別の実施形態は、非絶縁入力を有するノーマリーオン型半導体デバイスと、第１のスイッチまたは第２のスイッチのそれぞれを通して半導体デバイスのゲート上に正電流と負電流のうちの一方を印加することによって定格パワーを超えるパワーでノーマリーオン型半導体デバイスを動作させるためのゲート駆動回路と、を備える電子回路である。
【００１１】
また別の実施形態は、非絶縁入力を有するノーマリーオフ型半導体デバイスと、第１のスイッチまたは第２のスイッチのそれぞれを通して半導体デバイスのゲート上に正電流と負電流のうちの一方を印加することによってノーマリーオフ型半導体デバイスを動作させるためのゲート駆動回路と、を備える電子回路である。
【００１２】
非絶縁入力を有する半導体スイッチデバイスを動作させる方法は、１つまたは複数のスイッチを介して半導体デバイスをターンオンとターンオフの間でスイッチングする工程と、半導体デバイスの寄生ダイオードを順バイアスすることによって半導体デバイスをターンオンさせるように半導体デバイスのゲート上に正の電流を印加する工程と、半導体デバイスの寄生ダイオードを逆バイアスすることによって半導体デバイスをターンオフさせるようにデバイスのゲート上に負の電流を印加する工程と、を含む。
【００１３】
本発明に関するこれらの特徴、態様及び利点、並びにその他の特徴、態様及び利点については、同じ参照符号が図面全体を通じて同じ部分を表している添付の図面を参照しながら以下の詳細な説明を読むことによってより理解が深まるであろう。
【図面の簡単な説明】
【００１４】
【図１】負荷に接続したＪＦＥＴの図である。
【図２Ａ】ノーマリーオン型ＪＦＥＴの静電流電圧特性を表したグラフである。
【図２Ｂ】ノーマリーオン型ＪＦＥＴの入力真性ダイオードの静電流電圧特性を表したグラフである。
【図３Ａ】ノーマリーオフ型ＪＦＥＴの電流電圧特性を表したグラフである。
【図３Ｂ】ノーマリーオフ型ＪＦＥＴの入力真性ダイオードの電流電圧特性を表したグラフである。
【図４】非絶縁入力を有する半導体デバイスのスイッチングのためのゲート駆動回路の回路図である。
【図５】本技法の態様による図４のゲート駆動回路をより詳細に表した回路図である。
【図６】本技法の態様による図４のゲート駆動回路をより詳細に表した回路図である。
【図７】本技法の態様による図４のゲート駆動回路をより詳細に表した回路図である。
【発明を実施するための形態】
【００１５】
本デバイス及び技法の実施形態は一般に、バイポーラ接合トランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、垂直型ＪＦＥＴ（ＶＪＦＥＴ）、静電誘導型トランジスタ（ＳＩＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）（ただしこれらに限らない）など、横型（ｌａｔｅｒａｌ）、縦型（ｖｅｒｔｉｃａｌ）、ケイ素または広バンドギャップの材料を含む非絶縁入力を有する半導体デバイス向けのゲート駆動回路を目的とする。ある種の実施形態では、その非絶縁入力を有する半導体デバイスは広バンドギャップの半導体である。接合ゲート型トランジスタは、ショットキーゲート型やＰＮ接合ゲート型のトランジスタとすることができる。広バンドギャップの半導体は、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンド、または別の任意のＩＩＩ−Ｖ化合物による広バンドギャップ半導体とすることができる。本検討はＪＦＥＴのコンテキストにおける例を提供しているが、別のデバイスにおけるこれらの実施形態の利用も同様に本発明の趣旨域内にある。
【００１６】
ここで図１を参照すると、本来性の寄生特性を伴うＪＦＥＴデバイス１０を図示している。ここで指摘したように、ＪＦＥＴは非絶縁入力を有する半導体デバイスである。図示した実施形態ではＪＦＥＴ１２は、ドレインＤ、ゲートＧ及びソースＳを有するｎチャンネルＪＦＥＴである。ドレインＤは抵抗性負荷ＲＬ１６を通して電圧供給源Ｖに結合されている。典型的にはゲート端子Ｇに対してしきい電圧を超えるようなバイアス電圧が印加されると、ソース端子Ｓとドレイン端子Ｄの間の半導体チャンネルを通過して電荷が流れる。したがってゲート端子Ｇにより、ＪＦＥＴ１２の動作が制御される。ある種の実施形態ではそのドレインＤとソースＳが相互に置き換え可能であることに留意すべきである。さらにＪＦＥＴ１２はノーマリーオン型ＪＦＥＴやノーマリーオフ型ＪＦＥＴとなるように製作できることに留意すべきである。
【００１７】
動作性能に影響を及ぼすＪＦＥＴの本来性寄生特性が存在することは当業者であれば理解されよう。この例では、ゲート端子Ｇとソース端子Ｓの間の寄生ダイオードを用いて本来性寄生特性に関する通常動作下にあるＪＦＥＴの入力端子動作をモデル化している。半導体デバイスでは、デバイスを理想的なデバイスと異なった動作実行とさせる寄生特性が存在するのが一般的である。幾つかのケースではその寄生は、動作性能が何らかの応答を前提とするようにシミュレーションされる一方、別のケースではその限界が実験的に導出される。例えば、ｎチャンネルＪＦＥＴの入力の内部構造はゲートとソースの端子間に接続されたＰＮ接合ダイオードに類似する。ゲートとソースの端子間に十分な順バイアスまたは逆バイアスが加えられると、寄生ダイオードが重大な機能不良を生じさせことになる。
【００１８】
ここで図２Ａ及び図２Ｂを参照すると、ノーマリーオン型ＪＦＥＴ及びノーマリーオン型ＪＦＥＴ構造の寄生ダイオード構造に関する電圧−電流特性のグラフを図示している。図２Ａは、ノーマリーオン型ＪＦＥＴ（ＪＦＥＴ１２など、図１参照）のドレイン−ソース間電圧−電流特性を電圧供給源（電圧供給源Ｖなど、図１参照）と直列接続された抵抗器（抵抗器ＲＬ１６など、図１参照）のＶ−Ｉ特性の上に重ね合わせて表したグラフ２０である。図２Ａでは、参照番号２２が電流Ｉを表しており、また参照番号２４が幾つかのゲート電圧Ｖｇに関する電圧Ｖを表している。
【００１９】
図示したように、加えられたゲート電圧ＶｇがＪＦＥＴのしきい電圧ＶＴＨ（ＯＦＦ）を超えるとノーマリーオン型ＪＦＥＴは導通する。ＶＴＨ（ＯＦＦ）はＪＦＥＴのしきい電圧を表すことに留意されたい。ゲートに発生する電圧がしきい値ＶＴＨ（ＯＦＦ）より低ければ、ＪＦＥＴデバイスはＯＦＦモードで動作する。しかしゲートに発生する電圧の値がしきい電圧ＶＴＨ（ＯＦＦ）より大きければ、ＪＦＥＴデバイスはＯＮモードで動作する。このゲートレベルが負であれば、ＪＦＥＴはノーマリーオンである。さらに、ゲートに発生する電圧が正であれば、ＪＦＥＴはノーマリーオフモードで動作する。ゲートに加えられた電圧が大きいほど、デバイスを通る電流がそれだけ大きくなる。ノーマリーオン型ＪＦＥＴは、加えられたゲート電圧ＶｇがＪＦＥＴのしきい電圧ＶＴＨ（ＯＦＦ）を下回ったときに導通を停止する。
【００２０】
図２Ｂは、ノーマリーオン型ＪＦＥＴのゲート寄生ダイオード構造の電圧−電流特性のグラフ３０を表している。図２Ｂでは、参照番号３２が電流Ｉを表しており、また参照番号３４は電圧Ｖを表している。参照番号３６は、電圧−電流特性上の寄生ダイオード構造に関するしきい電圧ＶＤ（ＴＨ）に対応する領域を表している。電圧ＶＤ（ＴＨ）は寄生ダイオードのしきい電圧を意味している。
【００２１】
さらに、ＶＯＮ及び対応する電流ＩＯＮは、寄生ダイオード構造が導通が保証されるような境界電圧レベルで動作している順バイアスの間の寄生ダイオード構造の電圧及び電流である。より具体的には、ＩＯＮはＪＦＥＴをＯＮモードで動作させることが望ましいときに印加される電流を表しており、またＶＯＮは寄生ダイオードＪＦＥＴをＯＮモードで動作させることが望ましいときに発生させる電圧を表している。
【００２２】
ＪＦＥＴのしきい電圧をＶＴＨ（ＯＦＦ）で表している。ＶＢＶは寄生ダイオード構造の破壊電圧であり、またこの電圧がゲートに印加されたときにゲート電圧はＪＦＥＴのオフしきい電圧より確実に低くなる。換言するとＶＢＶは寄生ダイオードの破壊電圧を表している。ＶＯＦＦは、デバイスをオフにすることが望ましいときにゲートに印加される電圧を表している。一例ではＶＯＦＦは、寄生ダイオードの破壊電圧と実質的に等しい。ＩＯＦＦはＪＦＥＴをＯＦＦモードで動作させることが望ましいときに印加される電流を表しており、一方ＶＯＦＦはＪＦＥＴをＯＮモードで動作させることが望ましいときに寄生ダイオードにより発生させる電圧を表していることに留意されたい。
【００２３】
本技法の態様では、デバイスの最適な動作性能を容易にするような寄生ダイオード構造のＶＯＮを表す領域３６を画定しているＶＤ（ＴＨ）を約５％〜約１０％（あるいは、ＶＤ（ＴＨ）を若干超える）範囲でデバイスを動作させることが望ましい。寄生ダイオード構造に関するしきい電圧ＶＤ（ＴＨ）を若干超える領域でデバイスを動作させることによって、デバイス内のノイズレベルをかなり低下させることができる。
【００２４】
図３Ａ及び３Ｂは同様に、ノーマリーオフ型ＪＦＥＴとノーマリーオフ型ＪＦＥＴの寄生ダイオード構造のそれぞれに関する電圧−電流特性のグラフを表している。図３Ａは、ノーマリーオフ型ＪＦＥＴのドレイン−ソース間の電圧−電流特性のグラフ４０を表している。図３Ａでは、参照番号４２が電流Ｉを表しており、また参照番号４４が電圧Ｖを表している。さらに図３Ｂは、ノーマリーオフ型ＪＦＥＴの寄生ダイオード構造の電圧−電流特性のグラフ５０を表している。図３Ｂでは、参照番号５２が電流Ｉを表しており、また参照番号５４が電圧Ｖを表している。参照番号５６は、電圧−電流特性上の寄生ダイオード構造に関するしきい電圧ＶＤ（ＴＨ）に対応する領域を表している。ノーマリーオフ型のケースでは正のゲート電圧だけがＪＦＥＴデバイスをターンオンすることができ、またデバイスをオフにするにはゼロゲート電圧で十分であることを除けば、ノーマリーオフ型ＪＦＥＴの特性はノーマリーオン型ＪＦＥＴの特性と同様であることは当業者であれば理解されよう。ＪＦＥＴのしきい電圧はＶＴＨ（ＯＦＦ）で表される。この場合も同様に、ＶＯＮ及び対応する電流ＩＯＮは、寄生ダイオード構造が導通を保証されるように境界電圧レベルで動作している順バイアスの間の寄生ダイオード構造の電圧及び電流である。さらにＶＯＦＦ及び対応する電流ＩＯＦＦは、デバイスをノーマリーオフ型モードで動作させるのに使用される寄生ダイオード構造の電圧及び電流である。ある種の用途では、寄生ダイオードのオン電圧ＶＤ（ＴＨ）より小さいか等しい値にオン電圧ＶＯＮを制御し維持することが望ましいことに留意されたい。
【００２５】
ここで図４を見ると、非絶縁入力を有する半導体デバイス６２をスイッチングするためのゲート駆動回路の回路図６０を図示している。図示した実施形態では、半導体デバイス６２はＪＦＥＴデバイスである。ゲート駆動回路は、第１のスイッチＳ１及び第２のスイッチＳ２のそれぞれを通じて半導体デバイス６２に結合させた第１の回路６４及び第２の回路６６を含む。第２のスイッチＳ２は通常は閉じており（すなわち、ノーマリーオンであり）、また第１のスイッチＳ１は通常は開いている（すなわち、ノーマリーオフである）。スイッチＳ１、Ｓ２はその動作に基づいて、互いに排他式に閉じた状態と開いた状態となる。さらに第１のスイッチＳ１及び第２のスイッチＳ２は、ＭＯＳＦＥＴ、ＪＦＥＴ、その他など任意の電子制御式半導体デバイスとすることができることに留意すべきである。
【００２６】
第１の回路６４は、半導体デバイスの寄生ダイオード６２を順バイアスするように半導体デバイス６２のゲート上に電流を印加することによって半導体デバイス６２をターンオンするように構成されている。同様に第２の回路６６は、半導体デバイス６２の寄生ダイオードを逆バイアスさせるように半導体デバイス６２のゲート上に電流を印加することによって半導体デバイス６２をターンオフするように構成されている。換言すると半導体デバイス６２のゲートの位置に、第１の回路６４は正のターンオン電流を印加しており、また第２の回路６６は負のターンオフ電流を印加している。第１の回路６４及び第２の回路６６はそれぞれの第１のスイッチＳ１及び第２のスイッチＳ２が閉じている限りその間半導体デバイスのゲート６２上に電流を印加することは当業者であれば理解されよう。
【００２７】
第１の回路６４及び第２の回路６６の各々は、ダイオードを通してコンデンサに結合された電流源を含む。例えば第１の回路６４は、ダイオードＤ１を通してコンデンサＣ１に結合された電流源ＩＯＮ６８を含むことがある。同様に第２の回路６６は、ダイオードＤ２を通してコンデンサＣ２に結合された電流源ＩＯＦＦ７０を含むことがある。第１の回路６４はコンデンサＣ１を、ＪＦＥＴのしきい電圧より大きい電圧ＶＯＮまで充電する。電圧ＶＯＮは寄生ダイオードにより印加される半導体デバイス６２のゲート電圧限界を超えないことが望ましい。電圧ＶＯＮは寄生ダイオードのしきい電圧ＶＤ（ＴＨ）を若干超えることになることに留意すべきである。一実施形態ではその電圧ＶＯＮは、寄生ダイオードのしきい電圧ＶＤ（ＴＨ）を約５％〜１０％超える領域にあることが望ましい。同様に第２の回路６６はコンデンサＣ２を、半導体デバイス６２のしきい電圧ＶＴＨ（ＯＦＦ）より低くかつ寄生ダイオードの破壊電圧ＶＢＶより高い（すなわち、絶対値が低い）電圧ＶＯＦＦまで充電させる。この場合も同様に一実施形態ではその電圧ＶＯＦＦを、寄生ダイオードのしきい電圧ＶＴＨ（ＯＦＦ）より約５％〜１０％低い領域とすることが望ましいことがある。さらに一実施形態ではその電圧ＶＯＦＦは、寄生ダイオードの破壊電圧ＶＢＶより（ＶＢＶの）約５％〜１０％だけ高い領域とすることが望ましいことがある。ＶＯＮ及びＶＯＦＦ電圧は、ＯＮモードとＯＦＦモードのそれぞれで動作するようにデバイスを制御するための寄生ダイオード特性に対応する。さらにＩＯＮ及びＩＯＦＦの値は、無用なあるいは過剰な電流を伴うことなくＯＮモードまたはＯＦＦモードでのデバイス動作を保証するように本明細書で提示した回路実現形態によって限定される。
【００２８】
ある種の実施形態ではその電流源ＩＯＮ及びＩＯＦＦは周囲温度で動作する一方、ダイオードＤ１及びＤ２並びにコンデンサＣ１及びＣ２は半導体デバイス６２にごく接近して配置されると共に半導体デバイス６２の動作温度で動作される。こうした配置のために、ゲート駆動及び対応する半導体デバイスの過酷な環境での高速動作が可能となる。
【００２９】
図５〜７は、本技法の態様に従ったゲート駆動回路の回路図８０、９０、１２０をより詳細に表している。さらに詳細には図５は、図４のゲート駆動回路６０に関する一実施形態８０を表した回路図である。さらに図６は、図４のゲート駆動回路６０に関する別の実施形態９０を表した回路図である。図７は、図４のゲート駆動回路６０に関するさらに別の実施形態１２０を表した回路図である。
【００３０】
例えばスイッチＳ１及びＳ２は、制御回路（図５では図示せず）から制御論理信号を受け取るように構成されることがある。ある種の実施形態ではその制御回路は、マイクロプロセッサ、ＦＰＧＡ、その他を含むことがある。この制御信号は、スイッチＳ１及びＳ２の開放及び閉鎖を制御するように構成されることがある。さらに詳細には制御信号は、第１のスイッチＳ１が開いているときに第２のスイッチＳ２を閉じるように構成されることがある。制御信号はさらに同様の方式で、第１のスイッチＳ１が閉じているときに第２のスイッチＳ２を開くように構成されることがある。
【００３１】
図５〜７に示したように、電流源ＩＯＮ６８及びＩＯＦＦ７０をより詳細に図示している。さらに図５〜７に図示したように、電流源ＩＯＮ６８及びＩＯＦＦ７０の各々は、非絶縁入力を有する半導体デバイスのゲートに対して印加用の電流及び電圧を提供するように構成させた、ソース、複数の抵抗器及び半導体デバイスを含む。ゲート回路８０、９０、１２０によってさらに、可能な別の電流源が利用されることがあることは当業者であれば理解されよう。さらに、ゲート駆動回路８０、９０、１２０は追加の制御回路（図示せず）を含むことがあることに留意すべきである。
【００３２】
ここで本技法の例示的な態様による図６〜７を参照すると、第１及び第２の回路６４、６６（図４参照）を調節する第１及び第２のスイッチＳ１、Ｓ２を動作させるための絶縁信号制御伝送を含むようにゲート駆動回路９０、１２０の実施形態を図示している。図６ではその絶縁信号制御伝送は第１の同軸ケーブル９２及び第２の同軸ケーブル９４を含む。第１の同軸ケーブル９２は第１のスイッチＳ１を動作させるように構成されることがある一方、第２の同軸ケーブル９４は第１のスイッチＳ２を動作させるように制御されることがある。図６の目下企図されている構成では、第１及び第２の同軸ケーブル９２、９４は２ワイヤ型シールドケーブルまたはデュアルワイヤ型ケーブルを含むことがある。
【００３３】
第１の同軸ケーブル９２は、第１のワイヤ９６及び第２のワイヤ９８を含む。参照番号１００は第１の同軸ケーブル９２のシールドを表すことがある。目下企図されている構成では、第１の同軸ケーブル９２内の第１のワイヤ９６は絶縁接触点１０２と動作可能に結合される一方、第２のワイヤ９８は基準電圧ｂに結合されている。シールド１００もまた基準電圧ｂに結合させることがあることに留意されたい。さらに絶縁接触点１０２は、開いた状態と閉じた状態の間での第１のスイッチＳ１のスイッチングを制御するための絶縁信号を提供するように構成されることがある。この絶縁信号はクリーンでより低雑音の信号であり、このため第１のスイッチＳ１の高度なスイッチングが容易になる。さらに、第２のワイヤ９８はデバイスのゲートＧと動作可能に結合されることがある。コンデンサＣ２はさらに、第１の同軸ケーブル９２の第２のワイヤ９８と動作可能に結合されることがある。
【００３４】
同様に、第２の同軸ケーブル９４は第１のワイヤ１０４及び第２のワイヤ１０６を含む。参照番号１０８は第１の同軸ケーブル９４のシールドを表すことがある。第２の同軸ケーブル９４内の第１のワイヤ１０４は絶縁接触点１１０と動作可能に結合される一方、第２のワイヤ１０６は基準電圧ｂに結合させることがある。シールド１０８もまた基準電圧ｂに結合させることがある。さらに、絶縁接触点１１０は、開いた状態と閉じた状態の間での第２のスイッチＳ２のスイッチングを制御するための絶縁信号を提供するように構成されることがある。この絶縁信号はクリーンでより低雑音の信号であり、このため第２のスイッチＳ２の高度なスイッチングが容易になる。第２の同軸ケーブル９４の第２のワイヤ１０６はデバイスのソースＳと動作可能に結合されることがあることに留意されたい。コンデンサＣ１はさらに、第２の同軸ケーブル９４の第２のワイヤ１０６と動作可能に結合させることがある。
【００３５】
引き続き図６を参照すると、ゲート駆動回路はさらに電磁気干渉を低減するように構成した別の構成要素を含むことがある。一実施形態ではこうした別の構成要素には、電流源６８、７０及び同軸ケーブル９２、９４に結合させたインダクタ及びダイオードを含むことがある。
【００３６】
ここで図７を見ると、ゲート駆動回路１２０のさらに別の実施形態を提示しており、ここでこのゲート駆動回路は、第１及び第２の回路６４、６６（図４参照）を調節する第１及び第２のスイッチＳ１、Ｓ２を動作させるための絶縁信号制御伝送を含むように図示している。この絶縁信号制御伝送は第１のケーブル１２２及び第２のケーブル１２４を含む。第１のケーブル１２２は第１のスイッチＳ１を動作するように構成される一方、第２の同軸ケーブル１２４は第２のスイッチＳ２を動作させるように制御される。目下企図されている構成では、第１及び第２のケーブル１２２、１２４はシングルワイヤ型シールドケーブルを含むことがある。
【００３７】
さらに、第１のケーブル１２２はワイヤ１２６及びシールド１２８を含む。目下企図されている構成では、第１のケーブル１２２内のワイヤ１２６は絶縁接触点１３０と動作可能に結合される一方、シールド１２８は基準電圧ｂに結合させることがある。この絶縁接触点１３０は、開いた状態と閉じた状態の間での第１のスイッチＳ１のスイッチングを制御するための絶縁信号を提供するように構成されることがある。この絶縁信号はクリーンでより低雑音の信号であり、このため第１のスイッチＳ１の高度なスイッチングが容易になる。さらに、シールド１２８はデバイスのゲートＧと動作可能に結合されることがある。コンデンサＣ２はさらに、第１のケーブル１２２のシールド１２８と動作可能に接続させることがある。
【００３８】
同様に、第２のケーブル１２４はワイヤ１３２及びシールド１３４を含む。第２のケーブル１２４内のワイヤ１３２は絶縁接触点１３６と動作可能に結合されている一方、シールド１３４は基準電圧ｂに結合させることがある。さらに接触点１３６は、開いた状態と閉じた状態の間での第２のスイッチＳ２のスイッチングを制御するための絶縁信号を提供するように構成されることがある。この絶縁信号はクリーンで無雑音の信号であり、このため第２のスイッチＳ２の高度なスイッチングが容易になる。シールド１３４はデバイスのソースＳと動作可能に結合させることがあることに留意されたい。コンデンサＣ２はさらに、第１のケーブル１２２のシールド１２８と動作可能に接続させることがある。図６を参照しながら上で言及したように、図７のゲート駆動回路はさらに、電磁気干渉を低減するように構成した別の構成要素を含むことがある。一実施形態ではこうした別の構成要素には、電流源６８、７０及びシングルワイヤケーブル１２２、１２４に結合させたインダクタ及びダイオードを含むことがある。
【００３９】
上で検討した様々な実施形態で説明したゲート駆動回路によれば、定格パワーを超えるパワーでのノーマリーオン型半導体デバイスの動作が可能となることは当業者であれば理解されよう。さらに、例示的なゲート駆動回路はノーマリーオフ型半導体デバイスの動作を可能とする。さらに、ゲート駆動回路は半導体デバイスをその寄生ゲート対エミッタダイオード特性と独立に動作させるように適合させていることに留意すべきである。このゲート駆動回路は、半導体デバイスの最適な動作状態をその半導体デバイスの仕様と独立に自動的に決定する。このゲート駆動回路によれば、半導体デバイスのオン電圧が寄生ダイオードのしきい電圧ＶＤ（ＴＨ）と比べて若干高くなりかつ半導体デバイスのオフ電圧が寄生ダイオードの破壊電圧ＶＢＶと比べて若干高くなる（すなわち、絶対値では低くなる）ことが保証される。
【００４０】
本発明のある種の特徴についてのみ本明細書において図示し説明してきたが、当業者によって多くの修正や変更がなされるであろう。したがって添付の特許請求の範囲が、本発明の真の精神の範囲に属するこうした修正や変更のすべてを包含させるように意図したものであることを理解されたい。
【符号の説明】
【００４１】
１０  負荷に接続したＪＦＥＴデバイス
１２  ＪＦＥＴ
１４  寄生ダイオード
２０  ノーマリーオン型ＪＦＥＴのドレイン−ソース間電圧−電流特性のグラフ
２２  電流
２４  電圧
３０  ノーマリーオン型ＪＦＥＴの寄生ダイオード構造の電圧−電流特性のグラフ
３２  電流
３４  電圧
３６  寄生ダイオードのしきい電圧
４０  ノーマリーオフ型ＪＦＥＴのドレイン−ソース間電圧−電流特性のグラフ
４２  電流
４４  電圧
５０  ノーマリーオフ型ＪＦＥＴの寄生ダイオード構造の電圧−電流特性のグラフ
５２  電流
５４  電圧
５６  寄生ダイオードのしきい電圧
６０  非絶縁入力を有する半導体デバイスのスイッチングのためのゲート駆動回路の回路図
６２  半導体デバイス
６４  第１の回路
６６  第２の回路
６８  電流源ＩＯＮ
７０  電流源ＩＯＦＦ
８０  図４のゲート駆動回路の一実施形態
９０  図４のゲート駆動回路の別の実施形態
９２  第１の同軸ケーブル
９４  第２の同軸ケーブル
９６  第１の同軸ケーブルの第１のワイヤ
９８  第１の同軸ケーブルの第２のワイヤ
１００  第１の同軸ケーブルのワイヤのシールド
１０２  第１の同軸ケーブルの接触点
１０４  第２のワイヤ同軸ケーブルの第１のワイヤ
１０６  第２のワイヤ同軸ケーブルの第２のワイヤ
１０８  第２のワイヤ同軸ケーブルのシールド
１１０  第２のワイヤ同軸ケーブルの接触点
１２０  図４のゲート駆動回路の別の実施形態
１２２  第１のシングルワイヤケーブル
１２４  第２のシングルワイヤケーブル
１２６  第１のシングルワイヤケーブルのワイヤ
１２８  第１のシングルワイヤケーブルのシールド
１３０  第１のシングルワイヤケーブルの接触点
１３２  第２のシングルワイヤケーブルのワイヤ
１３６  第２のシングルワイヤケーブルのシールド
１３８  第２のシングルワイヤケーブルの接触点
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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