(57)【要約】【課題】テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法を提供する。【解決手段】半導体記憶装置は、不揮発性メモリ１１と前記不揮発性メモリの入出力データを格納するバッファ１３とを備える主記憶部１と、揮発性メモリを備える前記主記憶部のバッファ部２と、データ入出力ピンを有する自己テストインターフェイス５０と、前記主記憶部と前記バッファ部とを制御する制御部３０とを具備し、前記制御部は、前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し（Ｓ１）、前記バッファの格納データを、前記揮発性メモリへ書き込み（Ｓ２）、前記揮発性メモリから読み出したデータを前記バッファへ格納し（Ｓ４）、前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる（Ｓ５）。【選択図】図１
2010182349.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリと、前記不揮発性メモリの入出力データを格納するバッファとを備える主記憶部と、
揮発性メモリを備える前記主記憶部のバッファ部と、
データ入出力ピンを有する自己テストインターフェイスと、
前記主記憶部と前記バッファ部とを制御する制御部とを具備し、前記制御部は、
前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し、
前記バッファの格納データを、前記揮発性メモリへ書き込み、
前記揮発性メモリから読み出したデータを、前記バッファへ格納し、
前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる
ことを特徴とする半導体記憶装置。
【請求項２】
ロジック回路部と、
前記ロジック回路部のスキャン入力データを格納するインプットバッファと、前記ロジック回路部のスキャン出力データを格納するアウトプットバッファと、前記データ入出力ピンに入力される切り替えコマンドにより前記インプットバッファ／前記アウトプットバッファのスキャン入力／スキャン出力を切り替え前記ロジック回路部の自己テストを制御するコントローラとを備えるスキャンテスト回路とを更に具備すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部は、前記主記憶部を制御する第１制御部と、少なくとも前記主記憶部と前記バッファ部との間のデータ転送を制御する第２制御部とを備え、
前記第１制御部は、前記第２制御部にテストコマンド信号を発行することが可能であること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
データ入出力ピンを介して自己テストインターフェイスからバッファへデータを格納する第１ステップと、
前記バッファの格納データを、揮発性メモリへ書き込む第２ステップと、
揮発性メモリから読み出したデータを、前記バッファへ格納する第３ステップと、
前記バッファの格納データを前記自己テストインターフェイスから読み出し判定する第４ステップとを具備すること
を特徴とする半導体記憶装置の自己テスト方法。
【請求項５】
前記データ入出力ピンに入力される切り替えコマンドによりスキャン入力／スキャン出力を区別し、ロジック回路の自己テストを行う第５ステップを更に具備すること
を特徴とする請求項４に記載の半導体記憶装置の自己テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその自己テスト方法に関するものである。
【背景技術】
【０００２】
複数種類のメモリを１チップに集積した半導体記憶装置の一例として、ＯｎｅＮＡＮＤ（登録商標）がある（例えば、特許文献１参照。）。このＯｎｅＮＡＮＤは、主記憶部としてのＮＡＮＤ型フラッシュメモリと、バッファ部としてのＳＲＡＭまたはＤＲＡＭとを１チップで集積したものである。このような半導体記憶装置では、上記ＮＡＮＤ型フラッシュメモリとＳＲＡＭ間のデータ転送等を行うために、ステートマシンを搭載したコントローラがその制御を行う。
【０００３】
ここで、このような半導体記憶装置において、ＳＲＡＭまたはロジック回路部とＮＡＮＤ型フラッシュメモリとの機能テストを、共通のテスタまたはテスト工程により行うことが困難な場合がある。この場合、ＳＲＡＭまたはロジック回路部とＮＡＮＤ型フラッシュメモリとに対してそれぞれ別々のテスト環境を構築する必要があり、テストコストの低減に対して不利である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２８６１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は、テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、不揮発性メモリと、前記不揮発性メモリの入出力データを格納するバッファとを備える主記憶部と、揮発性メモリを備える前記主記憶部のバッファ部と、データ入出力ピンを有する自己テストインターフェイスと、前記主記憶部と前記バッファ部とを制御する制御部とを具備し、前記制御部は、前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し、前記バッファの格納データを、前記揮発性メモリへ書き込み、前記揮発性メモリから読み出したデータを、前記バッファへ格納し、前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる。
【０００７】
この発明の一態様に係る半導体記憶装置の自己テスト方法は、データ入出力ピンを介して自己テストインターフェイスからバッファへデータを格納する第１ステップと、前記バッファの格納データを、揮発性メモリへ書き込む第２ステップと、揮発性メモリから読み出したデータを、前記バッファへ格納する第３ステップと、前記バッファの格納データを前記自己テストインターフェイスから読み出し判定する第４ステップとを具備する。
【発明の効果】
【０００８】
この発明によれば、テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法が得られる。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】図１中のＮＡＮＤメモリセルアレイを構成するブロックを示す等価回路図。
【図３】第１の実施形態に係る半導体記憶装置の自己テスト動作を示すフロー図。
【図４】第２の実施形態に係る半導体記憶装置の自己テストインターフェイス及びスキャンパス回路を示すブロック図。
【図５】第２の実施形態に係る半導体記憶装置のスキャンインモードを説明するためのタイミングチャート図。
【図６】第２の実施形態に係る半導体記憶装置のスキャンアウトモードを説明するためのタイミングチャート図。
【図７】比較例に係る半導体記憶装置の構成例を示す図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］  
図１乃至図３を用いて、この発明の第１の実施形態に係る半導体記憶装置及びその自己テスト方法を説明する。  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、第１の実施形態に係る半導体記憶装置の全体構成例を説明する。
【００１２】
図示するように、本例に係る半導体記憶装置は、主記憶部としてのＮＡＮＤ型フラッシュメモリ１と、バッファ部としてのＳＲＡＭ２と、コントローラ３とを１つのチップに集積するものである。  
ＮＡＮＤ型フラッシュメモリ（主記憶部）１の構成  
ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１１、センスアンプ１２、ページバッファ１３、ロウデコーダ１４、電圧供給回路１５、ＮＡＮＤシーケンサ（第１制御部）１６、及びオシレータ１７、１８を備える。  
ＮＡＮＤメモリセルアレイ（NAND Cell Array）１１は、ＮＡＮＤ型フラッシュメモリ１の記憶領域を構成するメモリセルアレイであって、後述する複数のブロック（ＢＬＯＣＫ）により構成される。上記ブロックのそれぞれは、ビット線とワード線との交差位置にマトリクス状に配置された複数のメモリセルを備える。  
複数のメモリセルのそれぞれは、半導体基板上に順次積層されるトンネル絶縁膜、電荷蓄積層（浮遊電極）、ゲート間絶縁膜、及び制御電極を備える積層構造である（図示せず）。各々のメモリセルは、例えば、浮遊電極に注入された電子の多寡による閾値電圧の変化に応じて、１ビットのデータを保持することが可能である。尚、閾値電圧の制御を細分化し、各々のメモリセルに２ビット以上の多値データを保持する構成としても良い。また、メモリセルは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。  
センスアンプ（Ｓ／Ａ）１２は、上記メモリセルアレイ１１から１ページ分のデータを一括して読み出す。ここでページ（ＰＡＧＥ）とは、ＮＡＮＤ型フラッシュメモリ１において一括してデータが書き込まれ、または読み出される単位を指し、例えば、同一のワード線に接続された複数のメモリセルが１ページを構成する。ページに関する詳細は後述する。  
ページバッファ（Page Buffer）１３は、シーケンサ１６の制御に従い、１ページ分の読み出しまたは書き込みデータを一時的に格納する。即ち、読み出しの際はメモリセルアレイ１１から読み出した１ページ分のデータを一時的に保持し、書き込みの際はメモリセルアレイ１１に書き込むべき１ページ分のデータを一時的に保持する。  
ロウデコーダ（Row Dec.）１４は、メモリセルアレイ１１のワード線を選択する。また、ロウデコーダ１４は、読み出し、書き込み、消去等に必要な電圧をワード線に対して印加する。
【００１３】
電圧供給回路（Voltage Supply）１５は、シーケンサ１６の制御に従い、読み出し、書き込み、消去等に必要な内部電圧（Internal Voltage）を生成し、例えば、ロウデコーダ１４に供給する。  
ＮＡＮＤシーケンサ（NAND Sequencer）１６は、ＮＡＮＤアドレス／コマンド発生回路（NAND Add/Command Generator）３１で発行されたＮＡＮＤ型フラッシュメモリ１へのコマンド信号（NAND I/F Command）を受けて、ＮＡＮＤ型フラッシュメモリ１への書き込み、読み出し、消去等のＮＡＮＤ型フラッシュメモリ１全体の制御を行う。尚、このＮＡＮＤシーケンサ１６は、後述するメインステートマシン３２とともに、この半導体記憶装置のシステム全体の制御部３０として機能する。
【００１４】
また、ＮＡＮＤシーケンサ１６は、後述する（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テストを兼ねた自己テストの際に、コントローラ３が備えるメインステートマシン３２に対して、ＢＩＳＴテストコマンド信号を発行することが可能である。このＢＩＳＴテストコマンド信号によって、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストに必要な、半導体記憶装置内の各回路動作を制御することが可能となる。
【００１５】
オシレータ（ＯＳＣ）１７は、ＮＡＮＤシーケンサ１６の内部制御のための内部クロック（Clock）を発生する。  
オシレータ（ＯＳＣ）１８は、メインステートマシン３２の内部制御のための内部クロック（Clock）を発生する。  
ＲＡＭ（バッファ部）２の構成  
ＲＡＭ２は、ＳＲＡＭメモリセルアレイ２１、ロウデコーダ２２、センスアンプ２３、ＳＲＡＭバッファ２６、アクセスコントローラ２７、バースト読み出し／書き込みバッファ２８、ユーザインターフェイス２９、自己テストインターフェイス５０、及びＥＣＣ部４を備える。  
ＳＲＡＭメモリセルアレイ（SRAM Cell Array）２１は、ＮＡＮＤ型フラッシュメモリ１へプログラムする書き込みデータや、ＮＡＮＤ型フラッシュメモリ１からロードした読み出しデータを一時的に保持し、外部ホスト装置とやり取りするためのバッファとして使用するためのものである。ＳＲＡＭメモリセルアレイ２１は、ワード線とビット線対との交差位置にマトリクス状に配置された複数のメモリセル（ＳＲＡＭセル）を備える。  
ロウデコーダ（Row Dec.）２２は、ＳＲＡＭメモリセルアレイ（SRAM Cell Array）２１のワード線を選択するデコーダである。  
センスアンプ（Ｓ／Ａ）２３は、ＳＲＡＭセルからビット線に読み出したデータをセンス・増幅する。また、このセンスアンプ２３は、ＳＲＡＭバッファ２６内のデータをＳＲＡＭセルに書き込む際の負荷としても働く。  
ＳＲＡＭバッファ（SRAM Buffer）２６は、ＳＲＡＭメモリセルアレイ（SRAM Cell Array）２１へのデータ読み出し、書き込みを行うために、データを一時的に格納する。  
アクセスコントローラ（Access Controller）２７は、ユーザインターフェイス（User I/F）２９から入力されたアドレス、制御信号を受け、各内部回路に必要な制御を行う。  
バースト読み出し／書き込みバッファ（Burst Read/Write Buffer）２８は、データ読み出し／書き込みのために、データを一時的に保存するバッファである。  
ユーザインターフェイス（User I/F）２９は、本例の場合、ＮＯＲ型フラッシュメモリと同様のインターフェイス規格をサポートしている。ユーザインターフェイス２９は、外部ホスト装置との間で、アドレス、制御信号、データの入出力を行う。制御信号の一例は、半導体記憶装置全体を活性化するチップイネーブル信号（CEn）、アドレスをラッチさせるためのアドレスバリッド信号（AVDn）、バースト読み出し用のクロック（CLK）、書き込み動作を活性化するライトイネーブル信号（WEn）、データの外部への出力を活性化するアウトプットイネーブル信号（OEn）などである。
【００１６】
自己テストインターフェイス（BIST I/F）５０は、後述するシリアルデータ入出力ピン（ＳＩＯ）を有している。この自己テストインターフェイス５０は、ウェハプローピングテスト時にＮＡＮＤ型フラッシュメモリ１に対して行われる少数のテストピンのみを用いた自己テスト（BIST：Built In Self Test）において、ページバッファ１３やＮＡＮＤシーケンサ１６との間で、アドレス・制御信号の入力やデータ入出力を行う。
【００１７】
本実施形態では、自己テストインターフェイス５０によるウェハプローピングテスト時のテスト工程において、ＮＡＮＤ型フラッシュメモリ１に対する書き込みまたは読み出し試験等の自己テストに加え、更に、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストについても実行可能な構成とされている。尚、後述する第２の実施形態で説明するように、自己テストインターフェイス５０がチップイネーブル信号（CEn）等の制御信号により、ＥＣＣ部４等のロジック回路に対して、スキャンテストによる自己テストを行うことが可能である。
【００１８】
自己テストインターフェイス５０は、外部テスタから入力されるテスト信号に応じて、ＮＡＮＤ型フラッシュメモリ１を活性化するチップイネーブル信号（CEn）、ライトイネーブル信号線（WEn）、コマンドラッチイネーブル信号線（CLEn）、アドレスラッチイネーブル信号線（ALEn）、リードイネーブル信号線（REn）、及びアドレス（Address）を生成し、ＮＡＮＤシーケンサ１６に入力する。これらの制御信号はＮＡＮＤシーケンサ１６を制御するための信号であり、後述するＮＡＮＤアドレス／コマンド発生回路３１が発行する制御信号と実質的に等価である。
【００１９】
また、自己テストインターフェイス５０は、シリアルデータ入出力ピン（ＳＩＯ）を介して外部テスタから入力されるテストパターンを、データバス（Data Input/Output Bus）を介してページバッファ１３に格納する。同様に、自己テストインターフェイス５０は、ページバッファ１３に格納されたデータを、データバス（Data Input/Output Bus）を介して読み出し、シリアルデータ入出力ピン（ＳＩＯ）を介して外部テスタに出力する。
【００２０】
ここで、自己テストインターフェイス５０は、ＲＡＭ（バッファ部）２に配置されるものを一例として説明したが、これに限られるものではない。例えば、自己テストインターフェイス５０は、ＮＡＮＤ型フラッシュメモリ（主記憶部）１やコントローラ３に配置されても良いし、独立して配置しても良い。また、自己テストインターフェイス５０は、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストで必要とされるバッファ部２内の各回路（例えば、ＥＣＣバッファ４０、ＳＲＡＭバッファ２６等）を制御するための信号を発行することが可能な構成とされていても良い。
【００２１】
ＥＣＣ部４の構成  
ＥＣＣ部４は、ＥＣＣバッファ４０、ＥＣＣ制御回路４１、パリティシンドローム４２、及びエラーポジションデコーダ４４により構成される。このＥＣＣ部４は、第２の実施形態で後述するように、自己テストインターフェイス（BIST I/F）５０を介して、ロジック回路のスキャンテストにより自己テスト（BIST）が行われる。
【００２２】
ＥＣＣバッファ（ECC Buffer）４０は、ＳＲＡＭバッファ（SRAM Buffer）２６とＮＡＮＤ型フラッシュメモリ１内のページバッファ１３との間に位置し、ＥＣＣ処理用（データロード時は誤り訂正，データプログラム時はパリティ発生）に一時的にデータを格納する。
【００２３】
ＥＣＣ制御回路（ECC Control）４１は、ＳＲＡＭアドレス／タイミング発生回路３４より受けたアドレス及びタイミングに従い、ＥＣＣバッファ４０のデータ入出力やパリティまたはシンドローム発生のタイミング制御を行うように、パリティシンドローム４２を制御する。
【００２４】
パリティシンドローム（Parity Syndrome）４２は、ＥＣＣ制御回路４１の制御を受けて、プログラムに際してはＥＣＣバッファ４０からＥＣＣ処理用のデータ（Data）の入力を受けパリティ生成を行う。また、パリティシンドローム４２は、ＥＣＣ制御回路４１の制御を受けて、ロードに際してはＥＣＣバッファ４０からＥＣＣ処理用のデータ（Data）及びパリティの入力を受けてシンドローム生成を行う。
【００２５】
エラーポジションデコーダ（Error Position Dec.）４４は、パリティシンドローム４２からのシンドローム入力を受け、データ誤りがあったビット（bit）のアドレス（Correct）をＥＣＣバッファ４０に出力する。
【００２６】
尚、本例では、ＥＣＣ部４は、ＲＡＭ（バッファ部）４に搭載されるが、この構成に限られない。例えば、ＮＡＮＤ型フラッシュメモリ１（主記憶部）１等に搭載されても良いし、独立して配置されても良い。
【００２７】
また、後述する（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストの際には、ＥＣＣ部４内において、少なくともＥＣＣバッファ４０が活性化するように、自己テストインターフェイス５０またはメインステートマシン３２による制御が行われる。即ち、上記（ｉ）及び（ｉｉ）の自己テストに限定すれば誤り訂正に係る回路動作は必ずしも必要ではないため、ＥＣＣ制御回路４１、パリティシンドローム４２、エラーポジションデコーダ４４を活性化せずとも良い。
【００２８】
コントローラ３の構成  
コントローラ３は、ＮＡＮＤアドレス／コマンド発生回路３１、メインステートマシン（第２制御部）３２、ＳＲＡＭアドレス／タイミング発生回路３４、レジスタ３５、及びコマンドユーザインターフェイス３６を備える。
【００２９】
ＮＡＮＤアドレス／コマンド発生回路（NAND Add/Command Generator）３１は、メインステートマシン３２が制御する内部シーケンス動作において、必要に応じ、ＮＡＮＤシーケンサ１６に対するアドレス・コマンドなどの制御信号（NAND I/F Command）を発行する。ＮＡＮＤアドレス／コマンド発生回路３１は、ＮＡＮＤ型フラッシュメモリ１の外部インターフェイス規格に従って、アドレス・コマンドなどを発行する。
【００３０】
例えば、ＮＡＮＤアドレス／コマンド発生回路３１は、上記チップイネーブル信号（CEn）、ライトイネーブル信号（WEn）、コマンドラッチイネーブル信号（CLEn）、アドレスラッチイネーブル信号（ALEn）、リードイネーブル信号（REn）などを発行する。また、ＮＡＮＤアドレス／コマンド発生回路３１は、ＮＡＮＤ型フラッシュメモリ１にアドレス及びコマンドを転送する。
【００３１】
メインステートマシン（Main State Machine）３２は、オシレータ１８からの内部クロック（Clock）に同期して、ＮＡＮＤアドレス／コマンド発生回路３１が生成する後述の制御信号（NAND I/F Commamd）の発行等についての制御を行う。
【００３２】
また、メインステートマシン３２は、後述する（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストの際に、ＮＡＮＤシーケンサ１６が発行するＢＩＳＴテストコマンド信号を受けて活性化する。メインステートマシン３２には、ＢＩＳＴテストコマンド信号に応じてページバッファ１３とＳＲＡＭメモリセルアレイ２１との間でデータ転送を実行する機能（論理）が実装されている。
【００３３】
ＳＲＡＭアドレス／タイミング発生回路（SRAM Add/Timing）３４は、メインステートマシン３２が制御する内部シーケンス動作において必要に応じ、ＳＲＡＭ２に対するアドレス／タイミングなどの制御信号を生成する。
【００３４】
レジスタ（Register）３５は、ファンクションの動作状態を設定するためのレジスタである。レジスタ３５に対しては外部アドレス空間の一部が割り当てられ、ユーザインターフェイス２９を介して外部から送信されたコマンドなどが保持される。
【００３５】
コマンドユーザインターフェイス（CUI）３６は、所定のデータがレジスタ（Register）３５に書き込まれることで、ファンクション実行コマンドが与えられたことを認識し、内部コマンド信号（Command）を発行する。
【００３６】
ここで、本実施形態に係る半導体記憶装置では、ＮＡＮＤ型フラッシュメモリ１が主記憶部として機能し、ＳＲＡＭ２がそのバッファ部として機能する。従って、ＮＡＮＤ型フラッシュメモリ１からデータを外部に読み出す際には、まずＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ１１から読み出されたデータが、ページバッファ１３を介してＳＲＡＭメモリセルアレイ２１に格納される。その後、ＳＲＡＭメモリセルアレイ２１内のデータがユーザインターフェイス２９に転送されて、外部に出力される。
【００３７】
他方、データをＮＡＮＤ型フラッシュメモリ１に記憶させる際には、まず外部から与えられたデータが、ユーザインターフェイス２９を介してＳＲＡＭメモリセルアレイ２１に格納される。その後、ＳＲＡＭメモリセルアレイ２１内のデータがページバッファ１３へ転送されて、メモリセルアレイ１１に書き込まれる。
【００３８】
そのため、この明細書では、データがメモリセルアレイ１１から読み出されてから、ページバッファ１３を介してＳＲＡＭメモリセルアレイ２１に転送されるまでの動作を、データの“ロード（Load）”と称する。また、ＳＲＡＭメモリセルアレイ２１内のデータが、ユーザインターフェイス２９内においてバースト読み出し／書き込みバッファ２８を介してユーザインターフェイス２９に転送されるまでの動作を、データの“リード（Read）”と称する。これら”Load”及び“Read”を合わせて、”読み出しファンクション動作”と称し、この詳細については後述する。
【００３９】
更に、ＮＡＮＤ型フラッシュメモリ１に記憶させるべきデータが、ユーザインターフェイス２９からバースト読み出し／書き込みバッファ２８を介してＳＲＡＭメモリセルアレイ２１に転送されるまでの動作を、データの“ライト（Write）”と称する。また、ＳＲＡＭメモリセルアレイ２１内のデータがページバッファ１３に転送されて、ＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ１１に書き込まれるまでの動作を、データの“プログラム（Program）”と称する。これら”Write”及び“Program”を合わせて、”書き込みファンクション動作”と称し、この詳細については後述する。
【００４０】
１−２．ＮＡＮＤブロックの構成例  
次に、図２を用いて、図１中のセルアレイ１１を構成するブロック（BLOCK）の構成例を説明する。
【００４１】
ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルトランジスタは、一括して消去される。即ち、ブロックは消去単位である。
【００４２】
図示するように、ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列（メモリセルユニット）ＭＵから構成される。メモリセル列ＭＵは、電流経路が直列接続される８個のメモリセルトランジスタＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。
【００４３】
尚、本例では、ＮＡＮＤストリングは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００４４】
選択トランジスタＳ２の電流経路の他端はビット線ＢＬｍに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。
【００４５】
ワード線ＷＬ１〜ＷＬ８は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタに共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。セレクトゲート線ＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。
【００４６】
また、ワード線ＷＬ１〜ＷＬ８ごとに、ページ（ＰＡＧＥ）と呼ばれる単位を構成している。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ１（ＰＡＧＥ１）が割り当てられている。このページごとに読み出し動作、書き込み動作が行われるため、ページは読み出し単位であり、書き込み単位である。尚、１つのメモリセルに複数ビットのデータを保持可能な多値メモリセルの場合は、１つのワード線に複数ページが割り当てられる。
【００４７】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられ、半導体基板上に順次、トンネル絶縁膜、電荷蓄積層としての浮遊電極ＦＧ、ゲート間絶縁膜、及び制御電極ＣＧが設けられた積層構造である。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。電流経路の一端は選択トランジスタＳ２を介してビット線ＢＬｍに接続され、電流経路の他端は選択トランジスタＳ１を介してソース線ＳＬに接続される。
【００４８】
また、メモリセルＭＴのそれぞれは、積層構造の側壁上に沿って設けられたスペーサ、及び上記積層構造を挟むように半導体基板（Ｓｉ基板（Ｓｉ−ｓｕｂ）またはＰウェル）中に設けられたソース／ドレインを備えている。
【００４９】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜、ゲート間絶縁膜、ゲート電極を備えている。選択トランジスタＳ１、Ｓ２のゲート間絶縁膜は、その中央が分離され、その上下層が電気的に接続するように設けられている。選択トランジスタＳ１、Ｓ２は、同様に、ゲート電極の側壁上に沿って設けられたスペーサ、及びゲート電極を挟むように半導体基板中に設けられたソース／ドレインを備えている。
【００５０】
＜２．読み出しファンクション動作＞  
次に、第１の実施形態に係る半導体記憶装置の読み出しファンクション動作を説明する。上記のように、読み出しファンクション動作とは、上記”Load”及び“Read”の動作を合わせた動作である。
【００５１】
データの“Load”とは、データがＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ１１から読み出されてから、ページバッファ１３を介してＳＲＡＭメモリセルアレイ２１に転送されるまでの動作いう。データの“Read”とは、ＳＲＡＭメモリセルアレイ２１内のデータが、ユーザインターフェイス２９内においてバースト読み出し／書き込みバッファ２８を介してユーザインターフェイス２９に転送されるまでの動作をいう。
【００５２】
２−１．“Load”  
(1-1) まず、ユーザがホスト装置から、ユーザインターフェイス（User I/F）２９を通じて、ロードするNANDアドレス・SRAMアドレスをレジスタ（Register）３５に設定する。
【００５３】
(1-2) 続いて、ユーザがホスト装置から、ユーザインターフェイス（User I/F）２９を通じて、ロードコマンドをレジスタ（Register）３５に設定する。ここで、レジスタ３５にコマンドが書かれると、コマンドユーザインターフェイス（CUI）３６がコマンドであることを検知し、内部コマンド信号（Command）を生成する。そして、ロードコマンドが成立する。
【００５４】
(1-3) 続いて、ロードコマンドの成立を受けて、メインステートマシン（Main State Machine）３２が起動する。
【００５５】
(1-4) 続いて、メインステートマシン３２は、必要な回路初期化を行った後、ＮＡＮＤアドレス／コマンド発生回路（NAND Add/Command Generator）３１へ、ＮＡＮＤフラッシュメモリ１のセンスコマンドを発行するよう要求する。
【００５６】
(1-5) 続いて、ＮＡＮＤアドレス／コマンド発生回路３１は、レジスタ３５に設定されたＮＡＮＤアドレスをセンスするよう、ＮＡＮＤシーケンサ（NAND Sequencer）１６へセンスコマンドを発行する。
【００５７】
(1-6) 続いて、センスコマンドを受けて、ＮＡＮＤシーケンサ１６が起動する。
【００５８】
(1-7) 続いて、ＮＡＮＤシーケンサ１６は、必要な回路初期化を行った後、指定されたアドレスのセンス動作を行うために、電圧供給回路（Voltage Supply）１５、ロウデコーダ（Row Decoder）１４、センスアンプ（S/A）１２、ページバッファ（Page Buffer）１３を制御し、センスデータをページバッファ１３に保存するように制御する。
【００５９】
(1-8) 続いて、ＮＡＮＤシーケンサ（NAND Sequencer）は、ＮＡＮＤ型フラッシュメモリ１のセンス動作が終了したことを、メインステートマシン３２へ通知する。
【００６０】
(1-9) 続いて、メインステートマシン３２は、ＮＡＮＤアドレス／コマンド発生回路３１へ、ＮＡＮＤ型フラッシュメモリ１のリードコマンドを発行するよう要求する。
【００６１】
(1-10) 続いて、リードコマンドを受けて、ＮＡＮＤシーケンサ１６が、ページバッファ１３をリード可能なようにセットする。
【００６２】
(1-11) 続いて、メインステートマシン３２よりリードコマンド（クロック）をＮＡＮＤシーケンサ（NAND Sequencer）１６へ発行し、ＮＡＮＤデータバス（NAND Data Bus）へページバッファ（Page Buffer）１３内のデータを読み出し、そのデータをＥＣＣバッファ（ECC Buffer）４０へ転送する。
【００６３】
(1-12) 続いて、メインステートマシン３２の制御により、ＥＣＣ制御回路４１は、パリティシンドローム（Parity Syndrome）回路４２へＥＣＣ訂正開始制御信号を発行する。
【００６４】
(1-13) 続いて、パリティシンドローム（Parity Syndrome）回路４２が、シンドロームを生成し、それを元にエラー誤り位置デコーダ（Error Position Decoder）４４がデータ誤り位置を決定し、誤ったデータを反転させる。
【００６５】
(1-14) 続いて、ＥＣＣデータバスへエラー訂正されたデータを読み出し、ＳＲＡＭバッファ（SRAM Buffer）４０へ転送する。
【００６６】
(1-15) 続いて、ＳＲＡＭメモリセルアレイ（SRAM Cell Array）２１へ、データ書き込こみ、”Load”動作を終了する。
【００６７】
２−１．“Read”  
(1-16) その後、データの“リード（Read）”を行う。即ち、ＳＲＡＭメモリセルアレイ２１内のデータを、バースト読み出し／書き込みバッファ２８を介してユーザインターフェイス（User I/F）２９に転送する。
【００６８】
この結果、外部ユーザは、ユーザインターフェイス（User I/F）２９を通じて、ＳＲＡＭメモリセルアレイ２１内のデータを、外部に読み出すことができる。
【００６９】
＜３．書き込みファンクション動作＞  
次に、第１の実施形態に係る半導体記憶装置の書き込みファンクション動作を説明する。上記のように、書き込みファンクション動作とは、上記”Write”及び“Program”の動作を合わせた動作である。
【００７０】
データの“Write”とは、ＮＡＮＤ型フラッシュメモリ１に記憶させるべきデータが、ユーザインターフェイス２９からバースト読み出し／書き込みバッファ２８を介してＳＲＡＭメモリセルアレイ２１に転送されるまでの動作である。データの“Program”とは、ＳＲＡＭメモリセルアレイ２１内のデータがページバッファ１３に転送されて、ＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ１１に書き込まれるまでの動作である。
【００７１】
３−１．“Write”  
(2-1) まず、ユーザの指示を実行するホスト装置は、ユーザインターフェイス（User I/F）２９を通じて、ＲＡＭ２内のＳＲＡＭメモリセルアレイ２１へプログラムしたいデータを書き込む。
【００７２】
３−２．“Program”  
(2-2) 続いて、ユーザユーザの指示を実行するホスト装置は、ユーザインターフェイス（User I/F）２９を通じて、プログラムするＮＡＮＤアドレス及びＳＲＡＭアドレスをレジスタ（Register）３５に設定する。
【００７３】
(2-3) 続いて、ユーザの指示を実行するホスト装置は、ユーザインターフェイス（User I/F）２９を通じて、プログラムコマンドをレジスタ（Register）３５に設定する。レジスタ３５にコマンドが書かれると、コマンドユーザインターフェイス（CUI）３６がコマンドであることを検知し、内部コマンド信号（Command）を生成する。ここで、プログラムコマンドが成立する。
【００７４】
(2-4) 続いて、プログラムコマンド信号の成立を受けて、メインステートマシン（Main State Machine）３２が起動する。
【００７５】
(2-5) 続いて、メインステートマシン３２は、必要な回路初期化を行った後、ＮＡＮＤアドレス／コマンド発生回路（NAND Add/Command Generator）３１へ、ＮＡＮＤ型フラッシュメモリ１のページバッファロードコマンドを発行するよう要求する。
【００７６】
(2-6) 続いて、メインステートマシン３２は、リードクロックをＲＡＭ２へ発行し、ＥＣＣバス（ECC Bus）へＲＡＭ２内のデータを読み出し、そのデータをＥＣＣバッファ（ECC Buffer）４０へ転送する。
【００７７】
(2-7) 続いて、メインステートマシン３２は、ECC Parity発生開始制御信号を発行するように制御する。
【００７８】
(2-8) 続いて、パリティシンドローム回路（Parity Syndrome）４２が、シンドロームを生成し、それを元にパリティデータを発生し、ＥＣＣバッファ（ECC Buffer）４０へ書き込む。
【００７９】
(2-9) 続いて、メインステートマシン３２は、NANDデータバスへパリティデータを追加したデータを読み出し、ＮＡＮＤページバッファ（NAND Page Buffer）１３へ転送する。
【００８０】
(2-10) 続いて、ＮＡＮＤアドレス／コマンド発生回路（NAND Add/Command Generator）３１は、レジスタ３５に設定されたＮＡＮＤアドレスへプログラムするよう、ＮＡＮＤシーケンサ（NAND Sequencer）１６に対してプログラムコマンドを発行する。
【００８１】
(2-11) 続いて、ＮＡＮＤシーケンサ１６は、プログラムコマンドを受けて必要な回路初期化を行った後、指定されたアドレスへのプログラム動作を行うために、電圧供給回路（Voltage Supply）１５、ロウデコーダ（Row Decoder）１４、センスアンプ（S/A）１２、ページバッファ（Page Buffer）１３を制御し、データをＮＡＮＤセルアレイ１１にプログラムする。
【００８２】
(2-12) 続いて、ＮＡＮＤシーケンサ１６は、ＮＡＮＤセルアレイ１１のプログラムが終了したことを、メインステートマシン３２へ通知する。
【００８３】
(2-13) 続いて、ユーザが、モニタするためのステータス等をセットし、この動作を終了する。
【００８４】
＜４．自己テスト動作＞  
次に、図３を用いて、第１の実施形態に係る半導体記憶装置の自己テスト動作（（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テスト）を説明する。ここでは、図３に示すフローに沿って説明する。尚、本実施形態では、ＮＡＮＤ型フラッシュメモリ１単体に対して通常行われる書き込みまたは読み出し試験等の自己テストの詳細については説明を省略する。  
（ステップＳ１）  
ＮＡＮＤシーケンサ１６の制御により、自己テストインターフェイス（BIST I/F）５０を介して、ページバッファ１３にテストパターンを格納する。より具体的には、まず、外部テスタから、シリアルデータ入出力ピン（ＳＩＯ）を介してテストパターンが入力される。続いて、自己テストインターフェイス５０がＮＡＮＤシーケンサ１６に制御信号及びコマンドを発行することで、上記テストパターンがデータバス（Data Input/Output Bus）を介して、ページバッファ１３に格納される。
【００８５】
（ステップＳ２）  
メインステートマシン３２の制御により、ページバッファ１３に格納されている１ページ分のデータを、ＥＣＣバッファ４０を介して、ＳＲＡＭバッファ２６に転送し、またＳＲＡＭバッファ２６を介してＳＲＡＭメモリセルアレイ２１に書き込む。
【００８６】
このステップＳ２では、上記２．読み出しファンクション動作を流用する。より具体的には、上記２−１．”Load”を一部流用する。即ち、自己テストインターフェイス５０からこのテスト動作のコマンドが発行された場合、ＮＡＮＤシーケンサ１６からメインステートマシン３２に、ＢＩＳＴテストコマンド信号（BIST Command）を発行することで、メインステートマシン３２が活性化され、ページバッファ１３からＳＲＡＭメモリセルアレイ２１へデータを転送する。
【００８７】
ここで、実際の上記２．読み出しファンクション動作では、ＮＡＮＤメモリセルアレイ１１のデータをセンスアンプ１２でセンスしてからページバッファ１３にデータを格納しＲＡＭ２へデータを転送する。しかしながら、ステップＳ２では、ＮＡＮＤメモリセルアレイ１１のデータのセンスはせずに、予めページバッファ１３に格納されているデータを、ＲＡＭ２に転送し、ＳＲＡＭメモリセルアレイ２１に書き込む。
【００８８】
（ステップＳ３）
ＮＡＮＤシーケンサ１６の制御により、ページバッファ１３の格納データを、全て反転させる。例えば、格納データが全て”１”データ（all "1"）であった場合、ページバッファ１３の格納データを”０”データ（all "0"）に反転させる。
【００８９】
尚、このステップＳ３は、この自己テストにおいて必ずしも必須なものではない。しかしながら、このステップＳ３によるデータ反転を行うことにより、より厳しいテストを行うことになり、テスト精度を向上できる点で有利である。また、この際、必要に応じ、ページバッファ１３の格納データを全てクリア（消去）することも可能である。
【００９０】
（ステップＳ４）  
メインステートマシン３２の制御により、ＳＲＡＭメモリセルアレイ２１に格納されているデータを読み出し、ＳＲＡＭバッファ２６を介してＥＣＣバッファ４０に転送し、更にＥＣＣバッファ４０を介してページバッファ１３にデータを格納する。
【００９１】
このステップＳ４では、上記３．書き込みファンクション動作を流用する。より具体的には、上記３−１．”Program”を一部流用する。即ち、自己テストインターフェイス５０から、このステップＳ４のコマンドが発行された場合に、ＮＡＮＤシーケンサ１６からメインステートマシン３２に、ＢＩＳＴテストコマンド信号（BIST Command）を発行することで、メインステートマシン３２が活性化される。続いて、ＳＲＡＭメモリセルアレイ２１からページバッファ１３へのデータ転送を実行する。
【００９２】
ここで、実際の上記３．書き込みファンクション動作では、ＳＲＡＭセルアレイ２１のデータを読み出しページバッファに転送し、ＮＡＮＤメモリセルアレイ１１にデータを書き込む。しかしながら、ステップＳ４では、ＳＲＡＭセルアレイ２１からページバッファ１３へのデータ転送が行われるのみで、ＮＡＮＤメモリセルアレイ１１へのデータ書き込みは行わない。
【００９３】
（ステップＳ５）  
ＮＡＮＤシーケンサ１６の制御により、自己テストインターフェイス５０を介してページバッファ１３に格納されているデータを読み出し、外部テスタにより期待値（最初に入力したテストパターン）と比較する。より具体的には、自己テストインターフェイス５０からＮＡＮＤシーケンサ１６に制御信号及びコマンドを発行することで、ページバッファ１３に格納されているデータを、データバス（Data Input/Output Bus）及びシリアルデータ入出力ピン（ＳＩＯ）を介して外部テスタに出力する。続いて、外部テスタは自身が保持する期待値と、データバスを介して出力されたデータとを比較し、両者が一致するか否かの判定を行う。
【００９４】
以上に説明した上記ステップＳ１乃至Ｓ５の一連の動作を、データ入出力ピン（ＳＩＯ）を有する自己テストインターフェイス５０からのデータ入力により実行する。このため、ＢＩＳＴ化されたウェハプロービングテストにおいて、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストを、ＮＡＮＤ型フラッシュメモリ（主記憶部）１と同様のテスト環境で行うことができる。
【００９５】
一般にＮＡＮＤ型フラッシュメモリを備えるシステム製品では、ＮＡＮＤ型フラッシュメモリとその他の回路ブロックとの間のデータ転送を含む試験は、パッケージング後に行われることが多いと考えられるが、本実施形態ではＮＡＮＤ型フラッシュメモリ１の自己テストと共通の自己テストインターフェイスを使用して、ウェハ上で試験を行うことが可能である。従ってＲＡＭ（バッファ部）２とＮＡＮＤ型フラッシュメモリ（主記憶部）１との間で、別々のテスト環境を構築する必要がなく、テストコストの低減に対して有利である。
【００９６】
また、自己テストインターフェイス５０からランダムデータの入出力が可能である。このため、ＳＲＡＭセルアレイ２１内のビット配置やアドレススクランブルを考慮したスクリーニングテストや、ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータバス配列を考慮したスクリーニングテスト等も可能である。
【００９７】
＜５．作用効果＞  
上記のように、第１の実施形態に係る半導体記憶装置及びその自己テスト方法によれば、少なくとも下記（１）及び（２）の効果が得られる。
【００９８】
（１）テストコストの低減に対して有利である。  
上記のように、本例に係る半導体記憶装置は、不揮発性メモリ１１と、不揮発性メモリの入出力データを格納するバッファ１３とを備える主記憶部１と、揮発性メモリ２１と、データ入出力ピンを有する自己テストインターフェイス５０とを備える主記憶部のバッファ部２と、主記憶部１とバッファ部２とを制御する制御部３とを具備する。更に、制御部３は、データ入出力ピンを介して自己テストインターフェイス５０からバッファ１３へデータを格納し（Ｓ１）、バッファ１３の格納データを揮発性メモリ２１へ書き込み（Ｓ２）、（バッファ１３の格納データを全て反転させ（Ｓ３））、揮発性メモリ２１から読み出したデータをバッファ１３へ格納し、バッファ１３の格納データを自己テストインターフェイス５０から読み出し、判定させる。
【００９９】
このように、上記ステップＳ１乃至Ｓ５の一連の動作を、自己テストインターフェイス５０からのコマンド発行により実行する。このため、ＢＩＳＴ化されたウェハプロービングテストにおいて、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストを、ＮＡＮＤ型フラッシュメモリ（主記憶部）１と同様のテスト環境で行うことができる。
【０１００】
このため、ＲＡＭ（バッファ部）２とＮＡＮＤ型フラッシュメモリ（主記憶部）１との間で、別々のテスト環境を構築する必要がなく、テストコストの低減に対して有利である。また、本例によれば、パッケージング前のウェハ段階でのテスト工程で（ｉ）バッファ部２及び（ｉｉ）そのデータ転送経路について、不良率を検出することが可能である。
【０１０１】
また、自己テストインターフェイス５０からランダムデータの入出力が可能である。このため、ＳＲＡＭセルアレイ２１内のビット配置やアドレススクランブルを考慮したスクリーニングテストや、ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータバス配列を考慮したスクリーニングテスト等も可能である。
【０１０２】
尚、上記ステップＳ３は、本例に係る自己テストにおいて必ずしも必須なものではない。しかしながら、このステップＳ３によるデータ反転を行うことにより、より厳しいテストを行うことになり、テスト精度を向上できる点で有利である。
【０１０３】
（２）テスト時間の低減に対して有利である。  
上記（１）のように、本例に係る構成及びその自己テスト方法によれば、ＢＩＳＴ化されたウェハプロービングテストにおいて、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストを、ＮＡＮＤ型フラッシュメモリ（主記憶部）１と同様のテスト環境で行うことができる。
【０１０４】
このように、ＲＡＭ部２とＮＡＮＤ型フラッシュメモリ１との自己テストが、同様のテスト工程で行われることにより、別々のテスト環境を構築する必要がない点で、テスト時間の低減に対して有利である。
【０１０５】
また、パッケージング後のテストに比較して、ウェハ段階での自己テストに必要なテストピンの数は少なくて良い場合が多い。従って同一のテスト項目をウェハ段階で行うことが可能となればより多くの同測個数が得られることになり、テスト時間の低減に繋がる。本実施形態では、半導体記憶装置の通常動作シーケンスで使用される読み出しファンクション動作、書き込みファンクション動作を一部流用することで、少数のテストピンで実行されるＮＡＮＤ型フラッシュメモリ１の自己テストと共通の自己テストインターフェイスによってＲＡＭ部２とＮＡＮＤ型フラッシュメモリ１との間のデータ転送試験を行うことを可能としたため、テスト時間の低減に対して有利である。
【０１０６】
［第２の実施形態（入出力ピンを共通化して行う一例）］  
次に、第２の実施形態に係る半導体記憶装置及びその自己テスト方法について、図４乃至図６を用いて説明する。この実施形態は、ＥＣＣ部４等のロジック回路の自己テストの際に、自己テストインターフェイス５０の入出力ピンを共通化して行う一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０７】
＜スキャンテスト回路の構成例＞  
まず、図４を用いて、第２の実施形態に係る半導体記憶装置の構成例について説明する。図示するように、本例に係る半導体記憶装置は、スキャンテスト（Scan Test）回路を備える点で、上記第１の実施形態と相違する。
【０１０８】
スキャンテスト回路は、入力バッファ５１、出力バッファ５２、モードコントローラ５３を有する上記自己テストインターフェイス５０、及びスキャンパス回路６０により構成される。
【０１０９】
入力バッファ（Input Buffer）５１は、入力がシリアルデータ入出力ピン（ＳＩＯ）に接続され、出力（SIN）がスキャンパス回路６０に接続され、モードコントローラからの制御信号（SINEN）に応じてその動作が制御される。
【０１１０】
出力バッファ（Output Buffer）５２は、入力（SOUT）がスキャンパス回路６０の出力に接続され、出力がシリアルデータ入出力ピン（ＳＩＯ）に接続され、モードコントローラからの制御信号（SOUTEN）に応じてその動作が制御される。
【０１１１】
モードコントローラ（I/F Mode Controller）５３は、入力がモード信号ピン（ＭＯＤＥ）、クロックピン（ＳＣＬＫ）、シリアルデータ入出力ピン（ＳＩＯ）に接続され、シリアルデータ入出力ピン（ＳＩＯ）から入力されるスキャンイン／アウトモードコマンドに応じて、入力／出力バッファ５１、５２へ制御信号（SINEN/SOUTEN）を切り替えて出力する。
【０１１２】
そのため、入力バッファ５１と出力バッファ５２は、それぞれ入力バッファイネーブル信号(SINEN)と出力バッファイネーブル信号(SOUTEN)で活性化される。入力バッファイネーブル信号(SINEN)が活性化されると、シリアルデータ入出力ピン（ＳＩＯ）からスキャンデータ入力信号SINに入力データを受け付ける。また、出力バッファイネーブル信号(SOUTEN)が活性化されると、スキャンデータ出力信号SOUTからシリアルデータ入出力ピン（ＳＩＯ）に出力データを受け付ける。
【０１１３】
自己テストインターフェイス５０は、モード信号ピン（ＭＯＤＥ）、クロックピン（ＳＣＬＫ）、シリアルデータ入出力ピン（ＳＩＯ）の３端子を有し、それぞれ外部端子に接続されるものである。また、上記３端子は、ＮＡＮＤ型フラッシュメモリ１のウェハプロービングテスト、及び上記第１の実施形態に係る自己テストをウェハプロービングテストで実行する際にも使用することができるものである。
【０１１４】
ここで、後述する比較例に係る構成では、スキャンテストを行う際に、スキャンデータ入力ピン（ＳＩＮ）とスキャンデータ出力ピン（ＳＯＵＴ）とが、それぞれ独立に外部ピンに接続される。一般的に、スキャンテストパターン自動生成ツールの制約上から、比較例に係る構成と同様に、スキャンデータ入力ピン（ＳＩＮ）とスキャンデータ出力ピン（ＳＯＵＴ）とが分離された構成が採用される場合が多い。
【０１１５】
しかしながら、本第２の実施形態に係る構成では、スキャンデータ入力信号とスキャンデータ出力信号とを、それぞれ入力バッファ５１、出力バッファ５２を介して制御することで、シリアルデータ入出力ピン（ＳＩＯ）で共通化し、１端子化する構成である。
【０１１６】
スキャンパス回路６０は、自己テストインターフェイス５０とロジック回路（本例では、ＥＣＣ部４）との間でやりとりされるデータを、モードコントローラ５３からの制御信号（SE）により、パラレル／シリアル変換する。スキャンパス回路６０は、スキャンチェイン（Scan Chain）回路６１により構成される。尚、本例では、スキャンパス回路６０は、ＥＣＣ部４に配置される。
【０１１７】
スキャンチェイン（Scan Chain）回路６１は、複数のフリップフロップ回路（Ｆ／Ｆ１〜Ｆ／Ｆｎ）を有する。
【０１１８】
フリップフロップ回路（Ｆ／Ｆ１〜Ｆ／Ｆｎ）は、その入力及び出力が、インプットバッファ５１の出力（SIN）とアウトプットバッファ５２の入力（SOUT）との間にチェイン状に直列に接続される。そして、フリップフロップ回路（Ｆ／Ｆ１〜Ｆ／Ｆｎ）は、入力されるモードコントローラ５３からの制御信号（SE）により、保持したデータをパラレル変換して、ロジック回路（本例では、ＥＣＣ部４）へ出力する。また、フリップフロップ回路（Ｆ／Ｆ１〜Ｆ／Ｆｎ）は、入力されるモードコントローラ５３からの制御信号（SE）により、ロジック回路（ＥＣＣ部４）から入力されたパラレルデータを保持し、インプットバッファ５２に、シリアル変換して出力する。
【０１１９】
尚、本例では、スキャンテスト回路が備える入力バッファ５１、出力バッファ５２、及びモードコントローラ５３は、自己テストインターフェイス５０に搭載されるものを一例として説明したが、これに限られるものではない。
【０１２０】
＜ロジック回路のスキャンテスト動作＞  
次に、第２の実施形態に係る半導体記憶装置のスキャンテスト動作について説明する。
【０１２１】
スキャンインモード  
まず、図５を用い、スキャンインモードについて説明する。この説明においては、図５のタイミングチャートに沿って説明する。尚、このスキャンインモードにおいて、内部信号SOUTEN、SOUTは、”Ｌ”レベルに固定（Ｌfix）される。
【０１２２】
まず、時刻ｔ１の際、モード信号ピンから入力されるモードエントリー信号MODEを電源電圧Ｖddレベルの”Ｈ”レベルとし、モードコントローラ５３を活性化状態とする。
【０１２３】
続いて、時刻ｔ２の際、シリアルデータ入出力ピン（ＳＩＯ）からスキャンインモードコマンドが、自己テストインターフェイス５０に入力される。
【０１２４】
続いて、時刻ｔ３の際、シリアルクロック信号SCLKに同期させて上記スキャンインモードコマンドを内部に取り込むことで、スキャンイネーブル信号SEと入力バッファイネーブル信号SINENとを活性化（”Ｈ”レベル）させる。
【０１２５】
続いて、時刻ｔ４〜ｔ６の際、シリアルクロック信号SCLK（1, 2, 3,…,n-1,n）に同期させてシリアルデータ入出力ピン（ＳＩＯ）から入力されたスキャンテストパターンデータ（IN1,IN2,IN3,…, INn-1,INn）を、スキャンデータ入力SINを介してスキャンチェイン回路６１を構成するフリップフロップ（Ｆ／Ｆ１〜Ｆ／Ｆｎ）の全レジスタに順次データをシフトさせながら格納する。
【０１２６】
続いて、時刻ｔ７の際、モード信号ピンから入力されるモードエントリー信号MODEを接地電源電圧Ｖssレベルの”Ｌ”レベルとし、内部信号SINTEN、SEが”Ｌ”レベルとされると、スキャンインモードを終了する。
【０１２７】
スキャンアウトモード  
次に、図６を用い、スキャンアウトモードについて説明する。この説明においては、図６のタイミングチャートに沿って説明する。尚、このスキャンアウトモードにおいて、内部信号SINEN、SINは、”Ｌ”レベルに固定（Ｌfix）される。
【０１２８】
まず、時刻ｔ１の際、モード信号ピンから入力されるモードエントリー信号MODEを電源電圧Ｖddレベルの”Ｈ”レベルとし、モードコントローラ５３を活性化状態とする。
【０１２９】
続いて、時刻ｔ２の際、シリアルデータ入出力ピン（ＳＩＯ）からスキャンアウトモードコマンドが、自己テストインターフェイス５０に入力される。
【０１３０】
続いて、時刻ｔ３の際、シリアルクロック信号SCLKに同期させて上記スキャンアウトモードコマンドを内部に取り込むことで、スキャンイネーブル信号SEと入力バッファイネーブル信号SINENとを活性化（”Ｈ”レベル）させる。この時刻ｔ３後、シリアルデータ入出力ピン（ＳＩＯ）のレベルは、”Ｈｉ−ｚ”状態とされる。
【０１３１】
続いて、時刻ｔ４〜ｔ６の際、シリアルクロック信号SCLKの連続振幅（1, 2, 3,…,n-1,n）に同期して、シリアルデータ入出力ピン（ＳＩＯ）にスキャンテストパターンデータ（OUT1, OUT 2, OUT 3,…, OUT n-1, OUT n）を、スキャンデータ出力SOUTを介してスキャンチェイン回路６１を構成するフリップフロップ（Ｆ／Ｆ１〜Ｆ／Ｆｎ）の全レジスタから順次データをシフトさせながら読み出す。
【０１３２】
更に、時刻ｔ６の際、モード信号ピンから入力されるモードエントリー信号MODEを接地電源電圧Ｖssレベルの”Ｌ”レベルとされ、内部信号SOTTEN、SEが”Ｌ”レベルとされると、このスキャンアウトモードを終了する。
【０１３３】
＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置及びその自己テスト方法によれば、少なくとも上記（１）及び（２）と同様の効果が得られる。上記（１）及び（２）と同様の効果が得られる理由について、以下説明する。
【０１３４】
（１）テストコストの低減に対して有利である。  
第２の実施形態に係る自己テストインターフェイス５０は、ロジック回路部４のスキャン入力データを格納するインプットバッファ５１と、ロジック回路部４のスキャン出力データを格納するアウトプットバッファ５２と、シリアルデータ入出力ピン（ＳＩＯ）に入力される切り替えコマンド（SE）によりインプットバッファ５１／アウトプットバッファ５２のスキャン入力／スキャン出力を切り替えロジック回路部４の自己テストを制御するモードコントローラ５３とを備える。
【０１３５】
上記の構成及びテスト動作によれば、スキャンテスト時のスキャンデータ入力信号SINとスキャンデータ出力信号SOUTとを双方向に入出力することが可能なシリアルデータ入出力ピン（ＳＩＯ）を採用することで、スキャンデータ入力ピン（ＳＩＮ）とスキャンデータ出力ピン（ＳＯＵＴ）とを１端子で共通化することができる。
【０１３６】
ＮＡＮＤ型フラッシュメモリ（主記憶部）１など大容量メモリのウェハプロービングテストでは、シリアルデータ入出力ピン（ＳＩＯ）を使用して自己テストを行う場合が多い。本実施形態では、ＥＣＣ部４等のロジック回路のスキャンテストでデータ入出力に使用されるテストピンを、ＮＡＮＤ型フラッシュメモリ１のウェハプロービングテストの際と同様のシリアルデータ入出力ピン（ＳＩＯ）としたため、テストピンの共用化が容易となり、テスト環境の統一が可能となる。従って、テストコストの低減に対して有利である。尚、第１の実施形態と同様に、（ｉ）ＳＲＡＭセルアレイ２１の書き込み・読み出しテスト及び（ｉｉ）ページバッファ１３とＳＲＡＭセルアレイ２１と間のデータ転送テスト、を兼ねた自己テストについても同様のテスト環境で行うことが可能である。
【０１３７】
（２）テスト時間の低減に対して有利である。  
本実施形態では、スキャンテスト時のスキャンデータ入力信号SINとスキャンデータ出力信号SOUTとを双方向に入出力することが可能なシリアルデータ入出力ピン（ＳＩＯ）を採用することで、スキャンデータ入力ピン（ＳＩＮ）とスキャンデータ出力ピン（ＳＯＵＴ）とを１端子で共通化することができる。
【０１３８】
従って、ウェハプロービングテスト時に、１チップ当りにプロービングする針数（テストピン数）を削減できる。例えば、第２の実施形態においては、３pin（モード信号ピン（ＭＯＤＥ）、クロックピン（ＳＣＬＫ）、シリアルデータ入出力ピン（ＳＩＯ））のみでテストすることができ、後述する比較例に比べピン数を１pin低減することができる。この結果、ウェハ内の全チップの一括テスト等のテスト環境の構築が容易になり、テスト時間の低減に対して有利である。
【０１３９】
更に、本実施形態によれば、下記（３）の作用効果が得られる。
【０１４０】
（３）ロジック回路（ＥＣＣ部４）に対するスキャンテストが可能となり、信頼性を向上できる。  
本実施形態では、スキャンデータ入力ピン（ＳＩＮ）とスキャンデータ出力ピン（ＳＯＵＴ）とを１端子で共通化（シリアルデータ入出力ピン（ＳＩＯ））しているが、自己テストインターフェイス５０内部でスキャンインモードとスキャンアウトモードを切り替えてテスト動作を実行することで、ロジック回路（本例では、ＥＣＣ部４）に対するスキャンテストが可能である。従って、半導体記憶装置の信頼性を向上できる。
【０１４１】
このように、本例によれば、スキャンテストを実行する外部端子において、スキャンテストパターンデータの入出力を１端子（ＳＩＯ）で実行し、混載するメモリのシリアルテストと入出力端子を共通化することができる。このため、テスト環境を統一したロジック回路（ＥＣＣ部４）を含めたスキャン一括テストが可能であるため、信頼性を向上できる。
【０１４２】
尚、本第２の実施形態では、ロジック回路として、ＥＣＣ部４を一例に挙げたが、これに限られるものではない。例えば、ＮＡＮＤシーケンサ１６やメインステートマシン３２等の制御部３０や、主記憶部１、ＲＡＭ部２等に配置されるその他のロジック回路に対しても同様に適用でき、同様の作用効果が得られる。
【０１４３】
［比較例（データ入出力ピンを共通化しない一例）］  
次に、比較例に係る半導体記憶装置について、図７を用いて説明する。この比較は、ロジック回路の自己テストの際に、データ入出力ピンを共通化しない一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。  
＜構成例＞  
まず、図７を用い、比較例に係る半導体記憶装置の構成例について説明する。  
図示するように、比較例に係る自己テストインターフェイス５００では、データ入出力ピンが共通化されておらず、データ入力ピン（ＳＩＮ）及びデータ出力ピン（ＳＯＵＴ）のようにデータの入出力に対してそれぞれピンが配置される点で、上記第２の実施形態と相違している。
【０１４４】
即ち、テスト時に必要な針数（ピン数）は、少なくとも４pin（モード信号ピン（ＭＯＤＥ），クロックピン（ＳＣＬＫ）、シリアルデータ入力ピン（ＳＩＯ）、シリアルデータ出力ピン（ＳＯＵＴ））であり、上記第２の実施形態に比べピン数が１pin増大する。
【０１４５】
この結果、ウェハ内の全チップの一括テストが実行できない場合があり、この場合にはテスト環境の構築がしづらくなる。また、ＮＡＮＤ型フラッシュメモリのウェハプロービングテストの際のテスト端子と、ＥＣＣ部等のロジック回路のテスト端子とを共用できないことから、テスト環境が構築しづらくなり、一括テストが不可能となる場合がある。
【０１４６】
以上、第１乃至第２の実施形態及び比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態及び比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態及び比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１４７】
１…主記憶部、２…バッファ部、３０…制御部、３…コントローラ、４…ＥＣＣ部、１１…ＮＡＮＤメモリセルアレイ、１３…ページバッファ、５０…自己テストインターフェイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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