(57)【要約】      （修正有）【課題】動作速度が高速になっても、パッド再配線間抵抗ばらつきに起因する不良モードの増加を抑えた半導体集積回路装置および半導体集積回路装置の製造方法を提供する。【解決手段】ウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）におけるアルミニウム系パッド２ｐと再配線１６との間の抵抗を安定させるために、これら両者の間に下層チタン層、中層窒化チタン層、上層チタン層を含むバリア・メタル層を介在させ、この下層チタン層の厚さを５ｎｍ以上、６０ｎｍ以下とした。【選択図】図１６
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【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）多層配線層を含む半導体基板のデバイス面上の前記多層配線層上に設けられたアルミニウム系パッド電極；
（ｂ）前記アルミニウム系パッド電極の少なくとも一部の上に開口を有する絶縁膜；
（ｃ）前記開口を覆うように、前記アルミニウム系パッド電極上および前記絶縁膜上に設けられた配線メタル・パターン；
（ｄ）前記配線メタル・パターン下の前記アルミニウム系パッド電極上および前記絶縁膜上に設けられたバリア・メタル層、
ここで、前記バリア・メタル層は、以下を含む：
（ｄ１）チタンを主要な成分とする第1のメタル層；
（ｄ２）前記第1のメタル層上に設けられた窒化チタンを主要な成分とする第２のメタル層；
（ｄ３）前記第２のメタル層上に設けられたチタンを主要な成分とする第３のメタル層、
ここで、前記第1のメタル層の厚さは、５ｎｍ以上、６０ｎｍ以下である。
【請求項２】
前記１項の半導体集積回路装置において、前記第1のメタル層の厚さは、５０ｎｍ以下である。
【請求項３】
前記１項の半導体集積回路装置において、前記第1のメタル層の厚さは、２５ｎｍ以下である。
【請求項４】
前記１項の半導体集積回路装置において、前記配線メタル・パターンは、以下を含む：
（ｃ１）銅を主要な成分とする第１のメッキ層；
（ｃ２）前記第１のメッキ層上に設けられたニッケルを主要な成分とする第２のメッキ層。
【請求項５】
前記１項の半導体集積回路装置において、前記第1のメタル層直下の前記アルミニウム系パッド電極上には、酸化アルミニウムを主要な成分とする層が存在する。
【請求項６】
前記１項の半導体集積回路装置において、前記絶縁膜は、以下を含む：
（ｂ１）無機系の第1のパッシベーション膜；
（ｂ２）前記第1のパッシベーション膜に設けられ有機系の第２のパッシベーション膜。
【請求項７】
前記１項の半導体集積回路装置において、前記配線メタル・パターン上には、半田バンプが設けられている。
【請求項８】
前記６項の半導体集積回路装置において、前記第２のパッシベーション膜は、ポリイミド系の樹脂膜である。
【請求項９】
前記７項の半導体集積回路装置において、前記半田バンプは鉛フリーとされている。
【請求項１０】
前記９項の半導体集積回路装置において、前記半田バンプは金を含む。
【請求項１１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多層配線層を含む半導体ウエハのデバイス面側の前記多層配線層上に、アルミニウム系パッド電極を形成する工程；
（ｂ）前記アルミニウム系パッド電極の少なくとも一部の上に開口を有する絶縁膜を形成する工程；
（ｃ）前記ウエハの前記デバイス面側のほぼ全面に、アルミニウム系パッド電極に接続されたシード・メタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記シード・メタル膜上に、レジスト膜パターンを形成する工程；
（ｅ）前記レジスト膜パターンが存在する状態で、前記シード・メタル膜上に、電解メッキにより、配線メタル・パターンを形成する工程；
（ｆ）前記配線メタル・パターンをエッチング・マスクとして、前記配線メタル・パターンがない部分の前記シード・メタル膜を除去する工程、
ここで、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記半導体ウエハの前記デバイス面側に対して、アルゴン・ガスを主要な成分とする気相中において、プラズマ処理を実行する工程；
（ｃ２）前記工程（ｃ１）の後、チタンを主要な成分とする第1のメタル層をスパッタリングにより成膜する工程；
（ｃ３）前記第1のメタル層上に、窒化チタンを主要な成分とする第２のメタル層をスパッタリングにより成膜する工程；
（ｃ４）前記第２のメタル層上に、チタンを主要な成分とする第３のメタル層をスパッタリングにより成膜する工程；
（ｃ５）前記第３のメタル層上に、前記配線メタル・パターンに対し、シードとして作用する第４のメタル層をスパッタリングにより成膜する工程、
ここで、前記第1のメタル層の厚さは、５ｎｍ以上、６０ｎｍ以下である。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、同一のスパッタリング装置内において、大気に触れさせることなく実行される。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記下位工程（ｃ２）から（ｃ４）は、同一のチャンバ内で実行される。
【請求項１４】
前記１１項の半導体集積回路装置の製造方法において、前記第1のメタル層の厚さは、５０ｎｍ以下である。
【請求項１５】
前記１１項の半導体集積回路装置の製造方法において、前記第1のメタル層の厚さは、２５ｎｍ以下である。
【請求項１６】
前記１１項の半導体集積回路装置の製造方法において、前記配線メタル・パターンは、以下を含む：
（ｃ１）銅を主要な成分とする第１のメッキ層；
（ｃ２）前記第１のメッキ層上に設けられたニッケルを主要な成分とする第２のメッキ層。
【請求項１７】
前記１１項の半導体集積回路装置の製造方法において、前記絶縁膜は、以下を含む：
（ｂ１）無機系の第1のパッシベーション膜；
（ｂ２）前記第1のパッシベーション膜に設けられ有機系の第２のパッシベーション膜。
【請求項１８】
前記１７項の半導体集積回路装置の製造方法において、前記第２のパッシベーション膜は、ポリイミド系の樹脂膜である。
【請求項１９】
前記１１項の半導体集積回路装置の製造方法において、前記配線メタル・パターン上には、半田バンプが設けられている。
【請求項２０】
前記１１項の半導体集積回路装置の製造方法において、前記下位工程（ｃ２）を開始する時点では、前記前記アルミニウム系パッド電極上には、酸化アルミニウムを主要な成分とする層が存在する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のデバイス構造および半導体集積回路装置（または半導体装置）の製造方法におけるパッド周辺構造形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００８−６０１４５号公報（特許文献１）または、その対応米国特許公開２００８−００５４４７９号公報（特許文献２）には、半導体デバイス・チップ上のアルミニウム系のパッドと上層の再配線との間にスパッタ法等によるチタン、窒化チタン、銅等の導電材料を複数積層して形成された下地金属層を設ける技術が開示されている。
【０００３】
また、日本特開２０００−３０６９３８号公報（特許文献３）については、半導体デバイス・チップ上のアルミニウム合金のパッドと上層のアルミニウム合金の再配線との間に、密着性向上目的で、チタン膜、あるいは窒化チタン膜、あるいは、チタン膜と窒化チタン膜との複合膜を形成する技術が開示されている。
【０００４】
【特許文献１】特開２００８−６０１４５号公報
【特許文献２】米国特許公開２００８−００５４４７９号公報
【特許文献３】特開２０００−３０６９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願発明者らは、再配線を有するウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）におけるアルミニウム系パッドと再配線との間の抵抗ばらつき（「パッド再配線間抵抗ばらつき」）が、デバイスの動作特性に与える影響について、検討した。それによると、従来製品では、パッド再配線間抵抗ばらつきは、通常の範囲では、ほとんど製品特性に影響しないとされてきた。しかし、最近の動作速度の高速化に伴い、パッド再配線間抵抗ばらつきに起因する不良モードが増加していることが明らかとなった。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願発明は、ウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）におけるアルミニウム系パッドと再配線との間の抵抗を安定させるために、これら両者の間に下層チタン層、中層窒化チタン層、上層チタン層を含むバリア・メタル層を介在させ、この下層チタン層の厚さを５ｎｍ以上、６０ｎｍ以下としたものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、ウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）におけるアルミニウム系パッドと再配線との間の抵抗を安定させるために、これら両者の間に下層チタン層、中層窒化チタン層、上層チタン層を含むバリア・メタル層を介在させ、この下層チタン層の厚さを５ｎｍ以上、６０ｎｍ以下としたことにより、バリア効果を保持した状態で、抵抗の上昇またはプロセス・コストの上昇を回避することができる。
【発明を実施するための最良の形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下を含む半導体集積回路装置：
（ａ）多層配線層を含む半導体基板のデバイス面上の前記多層配線層上に設けられたアルミニウム系パッド電極；
（ｂ）前記アルミニウム系パッド電極の少なくとも一部の上に開口を有する絶縁膜；
（ｃ）前記開口を覆うように、前記アルミニウム系パッド電極上および前記絶縁膜上に設けられた再配線メタル・パターン；
（ｄ）前記再配線メタル・パターン下の前記アルミニウム系パッド電極上および前記絶縁膜上に設けられたバリア・メタル層、
ここで、前記バリア・メタル層は、以下を含む：
（ｄ１）チタンを主要な成分とする第1のメタル層；
（ｄ２）前記第1のメタル層上に設けられた窒化チタンを主要な成分とする第２のメタル層；
（ｄ３）前記第２のメタル層上に設けられたチタンを主要な成分とする第３のメタル層、
ここで、前記第1のメタル層の厚さは、５ｎｍ以上、６０ｎｍ以下である。
【００１５】
２．前記１項の半導体集積回路装置において、前記第1のメタル層の厚さは、５０ｎｍ以下である。
【００１６】
３．前記１項の半導体集積回路装置において、前記第1のメタル層の厚さは、２５ｎｍ以下である。
【００１７】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記再配線メタル・パターンは、以下を含む：
（ｃ１）銅を主要な成分とする第１のメッキ層；
（ｃ２）前記第１のメッキ層上に設けられたニッケルを主要な成分とする第２のメッキ層。
【００１８】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記第1のメタル層直下の前記前記アルミニウム系パッド電極上には、酸化アルミニウムを主要な成分とする層が存在する。
【００１９】
６．前記１から５項のいずれか一つの半導体集積回路装置において、前記絶縁膜は、以下を含む：
（ｂ１）無機系の第1のパッシベーション膜；
（ｂ２）前記第1のパッシベーション膜に設けられ有機系の第２のパッシベーション膜。
【００２０】
７．前記１から６項のいずれか一つの半導体集積回路装置において、前記再配線メタル・パターン上には、半田バンプが設けられている。
【００２１】
８．前記６項の半導体集積回路装置において、前記第２のパッシベーション膜は、ポリイミド系の樹脂膜である。
【００２２】
９．前記７項の半導体集積回路装置において、前記半田バンプは鉛フリーとされている。
【００２３】
１０．前記７または９項の半導体集積回路装置において、前記半田バンプは金を含む。
【００２４】
１１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多層配線層を含む半導体ウエハのデバイス面側の前記多層配線層上に、アルミニウム系パッド電極を形成する工程；
（ｂ）前記アルミニウム系パッド電極の少なくとも一部の上に開口を有する絶縁膜を形成する工程；
（ｃ）前記ウエハの前記デバイス面側のほぼ全面に、アルミニウム系パッド電極に接続されたシード・メタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記シード・メタル膜上に、レジスト膜パターンを形成する工程；
（ｅ）前記レジスト膜パターンが存在する状態で、前記シード・メタル膜上に、電解メッキにより、再配線メタル・パターンを形成する工程；
（ｆ）前記再配線メタル・パターンをエッチング・マスクとして、前記再配線メタル・パターンがない部分の前記シード・メタル膜を除去する工程、
ここで、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記半導体ウエハの前記デバイス面側に対して、アルゴン・ガスを主要な成分とする気相中において、プラズマ処理を実行する工程；
（ｃ２）前記工程（ｃ１）の後、チタンを主要な成分とする第1のメタル層をスパッタリングにより成膜する工程；
（ｃ３）前記第1のメタル層上に、窒化チタンを主要な成分とする第２のメタル層をスパッタリングにより成膜する工程；
（ｃ４）前記第２のメタル層上に、チタンを主要な成分とする第３のメタル層をスパッタリングにより成膜する工程；
（ｃ５）前記第３のメタル層上に、前記再配線メタル・パターンに対し、シードとして作用する第４のメタル層をスパッタリングにより成膜する工程、
ここで、前記第1のメタル層の厚さは、５ｎｍ以上、６０ｎｍ以下である。
【００２５】
１２．前記１１項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、同一のスパッタリング装置内において、大気に触れさせることなく実行される。
【００２６】
１３．前記１１または１２項の半導体集積回路装置の製造方法において、前記下位工程（ｃ２）から（ｃ４）は、同一のチャンバ内で実行される。
【００２７】
１４．前記１１から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のメタル層の厚さは、５０ｎｍ以下である。
【００２８】
１５．前記１１から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のメタル層の厚さは、２５ｎｍ以下である。
【００２９】
１６．前記１１から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記再配線メタル・パターンは、以下を含む：
（ｃ１）銅を主要な成分とする第１のメッキ層；
（ｃ２）前記第１のメッキ層上に設けられたニッケルを主要な成分とする第２のメッキ層。
【００３０】
１７．前記１１から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記絶縁膜は、以下を含む：
（ｂ１）無機系の第1のパッシベーション膜；
（ｂ２）前記第1のパッシベーション膜に設けられ有機系の第２のパッシベーション膜。
【００３１】
１８．前記１７項の半導体集積回路装置の製造方法において、前記第２のパッシベーション膜は、ポリイミド系の樹脂膜である。
【００３２】
１９．前記１１から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記再配線メタル・パターン上には、半田バンプが設けられている。
【００３３】
２０．前記１１から１９項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｃ２）を開始する時点では、前記前記アルミニウム系パッド電極上には、酸化アルミニウムを主要な成分とする層が存在する。
【００３４】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。
【００３６】
具体的には、「金」、「ニッケル」、「銅」、「チタン」、「窒化チタン」、「アルミニウム」等といっても、特にそうでない旨、明示した場合又は理論的にそうでないことが明らかな場合等を除き、「各物質を主要な成分とする部材」を意味するものとする。また、たとえば「アルミニウム・パッド」、「アルミニウム系パッド」といっても、パッド構造の全てが、アルミニウムを主要な成分とする部材でできているのではなく、アルミニウムを主要な成分とする部材による構造要素がパッド構造の主要部を占めることを表す。このことは、アルミニウム系配線、銅系配線等についても同様である。
【００３７】
更に、たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３８】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３９】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４０】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４１】
６．「配線メタル・パターン」、「再配線メタル・パターン」、「再配線メタル膜」というときは、原則として、下地のシード・メタル層を含まないこととする。また、当該下地のシード・メタル層は、下層のバリア・メタル層、最上層のシード銅層等から構成されている。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
１．本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れの説明（主に図１から図１８）
以下では、図１から図１６（図１７および図１８を参照）に基づいて、主に半導体集積回路装置のウエハ・プロセスにおけるアルミニウム系パッド２ｐ（図1参照、以下同じ。パッド電極は銅系パッドその他でもよい）形成工程周辺以降を説明する。アルミニウム系パッド層２より下層には、通常、銅系ダマシン多層配線層１ｗまたはアルミニウム系通常多層配線層１ｗ（一般に３層から１０層程度）がある。
【００４４】
図１および、そのパッド近傍部Ｃの詳細である図２に示すように、半導体ウエハ１（チップ領域１ｃ）のデバイス面１ａ（裏面１ｂに対向する主面）側のタングステン・プラグ７および最上層層間絶縁膜６上には、アルミニウム系パッド２ｐが形成されている。ボンディング・パッド２ｐ下の多層配線層１ｗを含む半導体基板１ｐ（本来の基板部分１ｓは通常、たとえば３００ファイのｐ型の単結晶シリコン・ウエハである）のデバイス面１ａ側には、無機系ファイナル・パッシベーション膜３が形成されている。ボンディング・パッド２ｐを構成するアルミニウム系パッド層２は、この例では最上層配線層２ｗを兼ねている（パッド専用でもよい）。ボンディング・パッド２ｐおよびファイナル・パッシベーション膜３の形成については、以下のように形成する。まず、多層配線層上にスパッタリングにより、アルミニウム系メタル膜（通常、中間のアルミニウムを主要な成分とし、銅その他を数パーセント程度添加した１０００ｎｍ程度の厚さの主配線金属層２ｐの上下に１０ｎｍ程度の厚さのチタン膜８ａ，８ｃ、５０から７５ｎｍ程度の厚さの窒化チタン膜８ｂ，９等の薄膜を有する。チタン膜８ａ，８ｃと窒化チタン膜８ｂでパッド下地メタル層８を構成している）を成膜する。通常のリソグラフィにより、アルミニウム系メタル膜をパターニングし、ボンディング・パッド２ｐを形成する。次に、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、下層の無機ファイナル・パッシベーション膜３ａとなる酸化シリコン系絶縁膜（たとえば厚さ２００ｎｍ程度）をプラズマＣＶＤ法により成膜する。続いて、その上に、たとえば、上層の無機ファイナル・パッシベーション膜３ｂとなる窒化シリコン系絶縁膜（たとえば厚さ６００ｎｍ程度）をプラズマＣＶＤ法により成膜する。次に、この２層からなる無機ファイナル・パッシベーション膜３に通常のリソグラフィにより、パッド開口５を形成する（この後、一般に主配線金属層上の窒化チタン膜９等が、たとえばアルゴン、塩素等の混合ガス雰囲気中で自己整合的にドライ・エッチング除去される。これで、図２のような断面形態となる）。次に、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、下層の有機ファイナル・パッシベーション膜４となるポリイミド膜（たとえば厚さ４マイクロ・メートル程度）を塗布する。続いて、先とほぼ同じ開口位置に再び通常のリソグラフィにより、パッド開口５を形成する（図１７の下層ポリイミド層パターニング工程１０１）。従って、この段階の複合ファイナル・パッシベーション膜１０（絶縁膜）は、下層から酸化シリコン膜３ａ、窒化シリコン膜３ｂ、およびポリイミド膜４の三層重ね膜となる。なお、後ほど説明するが、通常、この上に更に、有機系の絶縁膜がもう一つのファイナル・パッシベーション膜として形成される。
【００４５】
ここで、アルミニウム系パッド電極２ｐのアルミニウム系メタル表面（アルミニウムを主要な成分とする面が露出しているパッド上面）は非常に酸化されやすいので、下層有機系ファイナル・パッシベーション膜４をパターニングして、次の工程に仕掛かる段階でみると、図３に示すように、数ｎｍ程度の自然酸化膜１１（酸化アルミニウム膜）が存在する。このままでは、パッド・再配線間抵抗ばらつきが増大する可能性があるので、図３の状態で、ウエハ１のデバイス面１ａに対して、アルゴン・スパッタリング等のプラズマ・エッチング処理（スパッタリング・エッチ）を実行して（処理条件は、たとえば、室温、アルゴン雰囲気、０．０５Ｐａ程度の気圧、処理時間３０秒程度）、図４に示すように、酸化アルミニウム膜１１を除去または３ｎｍ程度以下に薄膜化することが有効である（図１８のアルゴン・スパッタ工程１０２ｂ）。ここでのプラズマ・エッチング処理（アルゴン・スパッタ工程１０２ｂ）は、酸化アルミニウム膜１１を完全に除去する必要はなく、全体に薄膜化すればよい。これは、薄膜の酸化アルミニウム膜１１は、アルミニウム表面を保護する効果もあり、また、完全に除去しても、再度、生成するので、実質的な効果が期待できない。また、過剰に、プラズマ・エッチング処理を行うと、下層有機系ファイナル・パッシベーション膜４（ポリイミド膜）からの生成物の影響で、かえってデバイス特性が劣化する恐れがある。なお、良品の製品段階でも薄膜の酸化アルミニウム膜１１が残存していることは、顕微鏡的に確認されている。
【００４６】
次に、図５に示すように、ウエハ１のデバイス面１ａのほぼ全面に、シード・メタル層１２をスパッタリングにより成膜する（図１７および図１８のシード層スパッタ工程１０２）。このシード層スパッタ工程１０２の詳細を図６から図９および図１８に基づいて説明する。
【００４７】
まず、図６に示すように、ウエハ１のデバイス面１ａのほぼ全面に、シード下地メタル最下層１２ａ（第1のメタル層）として、チタンを主要な成分とするメタル膜（比較的純粋なチタン膜が好適なものとして例示できる）をスパッタリング（処理条件は、たとえば、ウエハ・ステージ設定温度摂氏３００度程度、アルゴン雰囲気、０．５Ｐａ程度の気圧、処理時間８秒程度）により成膜する（図１８の下層チタン・スパッタ工程１０２ｃ）。この膜は、パッド表面の酸化アルミニウム膜を還元する作用がある。
【００４８】
次に、図７に示すように、ウエハ１のデバイス面１ａのほぼ全面に、シード下地メタル中間層１２ｂ（第２のメタル層）として、窒化チタンを主要な成分とするメタル膜を窒素ガス雰囲気中でのスパッタリング（処理条件は、たとえば、ウエハ・ステージ設定温度摂氏３００度程度、アルゴン＋窒素ガス雰囲気、０．５Ｐａ程度の気圧、処理時間３０秒程度）により成膜する（図１８の窒化チタン・スパッタ工程１０２ｄ）。この膜は、窒素を多く含み、銅等に対する拡散バリア性が高い。チタン膜等に比べて厚さの割りにバリア性が高いので、窒化チタン膜を用いることにより、バリア・メタル膜全体を薄くするメリットがある。ただし、単独では電気抵抗が高く、上層との接着性にも若干問題がある。
【００４９】
続いて、図８に示すように、ウエハ１のデバイス面１ａのほぼ全面に、シード下地メタル最上層１２ｃ（第３のメタル層）として、チタンを主要な成分とするメタル膜をスパッタリング（処理条件は、たとえば、ウエハ・ステージ設定温度摂氏３００度程度、アルゴン雰囲気、０．５Ｐａ程度の気圧、処理時間８秒程度）により成膜する（図１８の上層チタン・スパッタ工程１０２ｅ）。この膜は、上層との接着性向上のためであり、比較的純粋なものである必要はない。
【００５０】
これらのシード下地メタル最下層１２ａ、シード下地メタル中間層１２ｂ、およびシード下地メタル最上層１２ｃでバリア・メタル層１４（図８）を構成している。また、下層チタン・スパッタ工程１０２ｃから上層チタン・スパッタ工程１０２ｅでバリア・メタル・スパッタ工程１１２を構成している。なお、シード下地メタル最下層１２ａおよびシード下地メタル最上層１２ｃの膜厚目標値は、たとえば１０ｎｍ程度であり、実用的な範囲は、５ｎｍから６０ｎｍ程度である。また、シード下地メタル中間層１２ｂの膜厚目標値は、たとえば５０ｎｍ程度であり、実用的な範囲は、３０ｎｍから１００ｎｍ程度である。
【００５１】
更に、図９に示すように、ウエハ１のデバイス面１ａのほぼ全面に、シード銅層１２ｄ（第４のメタル層）として、銅を主要な成分とするメタル膜をスパッタリング（処理条件は、たとえば、ウエハ・ステージ設定温度は室温、アルゴン雰囲気、０．０５Ｐａ程度の気圧、処理時間１５秒程度）により成膜する。シード銅層１２ｄの膜厚目標値は、たとえば１５０ｎｍ程度であり、実用的な範囲は、１００ｎｍから２００ｎｍ程度である。これらのバリア・メタル層１４およびシード銅層１２ｄでシード・メタル層１２を構成している。
【００５２】
次に、図１０に示すように、シード・メタル層１２上に通常のリソグラフィにより、レジスト膜パターン１５を形成する（図１７のレジスト・パターニング工程）。続いて、図１１に示すように、電解メッキにより、銅を主要な成分とする再配線メタル膜下層膜１６ａ（膜厚目標値は、たとえば５．７マイクロ・メートル程度であり、実用的な範囲は、４マイクロ・メートルから１０マイクロ・メートル程度である。）を選択的に形成する。次に、再配線メタル膜下層膜１６ａ上に、電解メッキにより、ニッケルを主要な成分とする再配線メタル膜上層膜１６ｂ（膜厚目標値は、たとえば２．７マイクロ・メートル程度であり、実用的な範囲は、２マイクロ・メートルから４マイクロ・メートル程度である。）を選択的に形成する（図１７の再配線電解メッキ工程１０４）。再配線メタル膜下層膜１６ａ、再配線メタル膜上層膜１６ｂ等で再配線メタル膜（再配線メタル・パターン、配線メタル・パターン）１６を構成する。
【００５３】
次に、図１２に示すように、不要なレジスト膜パターン１５を除去するとともに、再配線メタル・パターン１６外部の。次に、図１３にシード・メタル層１２をウエット・エッチングにより自己整合的に除去する（図１７のレジスト除去＆ウエット・エッチング工程１０５）。
【００５４】
次に、図１３に示すように、ウエハ１のデバイス面１ａ側に、通常のリソグラフィにより、上層有機系ファイナル・パッシベーション膜２２として、バンプ形成用開口１７（ランド開口部の径は、たとえば９０から２００マイクロ・メートル）を有するポリイミド膜パターン（たとえば厚さ６マイクロ・メートル程度）を形成する（図１７の上層ポリイミド層パターニング工程１０６）。
【００５５】
更に、図１４に示すように、バンプ形成用開口１７内のバンプ形成部２１の表面に無電解メッキにより、金を主要な成分とする保護メタル層１８を形成する（図１７の無電解金メッキ工程）。
【００５６】
次に、図１５に示すように、保護メタル層１８にプローブ針１９を接触させることにより、プローブ検査を実行する（図１７のプローブ検査工程）。次に、図１６に示すように、半田ペースト印刷法、ボール配列法等および半田リフロー処理により、バンプ形成部２１のニッケル表面上に半田バンプ２０を形成する。このとき、保護メタル層１８の金はバンプ内に拡散するので、半田リフロー処理の結果として、最終的に保護メタル層１８は消失する。
【００５７】
なお、図１７のプローブ検査工程１０８およびＢＧ工程１０９は、バンプ形成工程１１０の後に実施してもよい。
【００５８】
２．本願の一実施の形態の半導体集積回路装置の製造方法に使用する製造装置等の説明（主に図１９から図２２、図１７および図１８を参照）
このセクションでは、セクション1に説明したプロセスの一部について各製造装置プロセスの面から説明する。まず、図１７および図１８のシード層スパッタ成膜工程１０２について説明する。なお、半田リフロー処理以降のプロセスについても、便宜上このセクションで説明する。
【００５９】
図１７の下層ポリイミド層パターニング工程１０１に引き続き、図１９に示すように、先ず、フープ５２内に収容されたウエハ１は、ロード＆アンロード用ロボット５９によって、マルチ・チャンバ型のスパッタリング装置５１（スパッタリング及び、それに関連する処理を連続的に実行する装置）のバッファ室５６内に導入される。その後、ロード＆アンロード用ロボット５９によって、ロードロック室５７を通して、真空搬送室５８内に導入され、真空搬送ロボット６０によって、アルゴン・スパッタ室５３に導入される。そこで、まず、ウエハ１の表面に吸着されたガスを放出させるためのデガス処理１０２ａ（図１８）が実施される（処理条件は、たとえば、ウエハ・ステージ設定温度は摂氏２５０度程度、添加ガスがない空引き状態、１ＫＰａ程度の気圧、規定圧力到達より処理時間３０秒程度）。続いて、そのまま、アルゴン・スパッタ処理１０２ｂが実行される。
【００６０】
次に、ウエハ１は、真空搬送ロボット６０によって、チタン系メタル・スパッタ室５４に移送される。そこで、バリア・メタル・スパッタ工程１１２が連続的に実行される。すなわち、順に下層チタン層スパッタ・ステップ１０２ｃ、窒化チタン層スパッタ・ステップ１０２ｄ、および上層チタン層スパッタ・ステップ１０２ｅである。
【００６１】
次に、ウエハ１は、真空搬送ロボット６０によって、銅スパッタ室５５に移送される。そこで、銅シード層スパッタ・ステップ１０２ｆが実行される。ここで、ウエハ１は、最初にロードロック室５７に導入され、各処理チャンバ５３，５４，５５の処理が終わって、再びロードロック室５７に戻るまで（ロードロック室が複数あるので同一とは限らない）の間、大気にさらされることがない。
【００６２】
その後、ウエハ１は、真空搬送ロボット６０によって、ロードロック室５７に移送され、そこからロード＆アンロード用ロボット５９によって、フープ５２内に戻され、次のレジスト・パターニング工程１０３（図１７）のための処理セクションに移送される。そこで、レジスト膜パターン１５が形成されたウエハ１は、再びフープ５２に戻されて、メッキ装置７１（メッキ関連処理装置）に移送される。メッキ装置７１においては、以下のように処理される。
【００６３】
図２０に示すように、先ず、ウエハ１は、フープ５２内から、ロード＆アンロード用ロボット５９によって、バッファ室５６内に導入される。そこから内部搬送ユニット７４の内部搬送ロボット７５により、電解メッキ・ユニット７２内のプリ・ディップ槽７９に移送され、そこで濡れ性向上、有機成分除去等のために燐酸系の処理液により前処理（液温は室温、処理時間は２００秒程度）が実施される。次に、ウエハ１は、内部搬送ロボット７５により、水洗槽７８に移送され、そこで、水洗される（液温は室温、処理時間は３０秒程度）。次に、ウエハ１は、内部搬送ロボット７５により、銅電解メッキ槽８１に移送され、そこで再配線電解メッキ工程１０４（図１７）の第1ステップである銅電解メッキ処理が、たとえば硫酸系銅メッキ液を用いて行われる（液温は室温、処理時間は４６０秒程度）。次に、ウエハ１は、内部搬送ロボット７５により、再び水洗槽７８に移送され、そこで、水洗される（液温は室温、処理時間は３０秒程度）。次に、ウエハ１は、内部搬送ロボット７５により、酸処理槽７７に移送され、そこで表面金属酸化物除去等のために硫酸系の処理液により前処理が実施される（液温は室温、処理時間は８０秒程度）。次に、ウエハ１は、内部搬送ロボット７５により、再び水洗槽７８に移送され、水洗される（液温は室温、処理時間は３０秒程度）。次にウエハ１は、内部搬送ロボット７５により、ニッケル電解メッキ槽８２に移送され、そこで、再配線電解メッキ工程１０４（図１７）の第２ステップであるニッケル電解メッキ処理が、たとえばホウ酸系ニッケル・メッキ液を用いて行われる（液温は摂氏５５度程度、処理時間は４５０秒程度）。次にウエハ１は、内部搬送ロボット７５により、再び水洗槽７８に移送され、そこで、水洗される（液温は室温、処理時間は５０秒程度）。更に、ウエハ１は、内部搬送ロボット７５により、スピン・リンス＆ドライ・ステージ７６に移送され、そこのスピンステージ上でリンス及びスピン乾燥が実施される（液温は室温、処理時間は９０秒程度）。その後、ウエハ１は内部搬送ロボット７５およびロード＆アンロード用ロボット５９によって、フープ５２に戻される。次に、フープ５２はレジスト除去＆ウエット・エッチ工程１０５（図１７）のためのユニットに移送される。
【００６４】
上層ポリイミド層パターニング工程１０６（図１７）が完了すると、ウエハ１は再び、フープ５２内に収容されて、メッキ装置７１に移送される。先と同様に、ウエハ１は、フープ５２内から、ロード＆アンロード用ロボット５９によって、バッファ室５６内に導入される。そこから内部搬送ユニット７４の内部搬送ロボット７５により、電解メッキ・ユニット７２内のプリ・ディップ槽７９に移送され、そこで濡れ性向上、有機成分除去等のために有機塩酸系の処理液により前処理が実施される。次にウエハ１、内部搬送ロボット７５により、水洗槽７８に移送され、そこで、水洗される（液温は室温、処理時間は３０秒程度）。次にウエハ１、内部搬送ロボット７５により、酸処理槽７７に移送され、そこで表面金属酸化物除去、表面活性化等のために塩酸系の処理液により前処理が実施される（液温は室温、処理時間は８０秒程度）。次に、ウエハ１は、内部搬送ロボット７５により、再び水洗槽７８に移送され、水洗される（液温は室温、処理時間は３０秒程度）。次にウエハ１、内部搬送ロボット７５により、無電解メッキ槽９１に移送され、そこで無電解金メッキ工程１０７（図１７）が、たとえば亜硫酸金メッキ液を用いて実行される（液温は摂氏５５度程度、処理時間は４５０秒程度）。次にウエハ１は、内部搬送ロボット７５により、再び水洗槽７８に移送され、そこで、水洗される（液温は室温、処理時間は１００秒程度）。更に、ウエハ１は、内部搬送ロボット７５により、スピン・リンス＆ドライ・ステージ７６に移送され、そこのスピンステージ上でリンス及びスピン乾燥が実施される（液温は室温、処理時間は９０秒程度）。その後、ウエハ１は内部搬送ロボット７５およびロード＆アンロード用ロボット５９によって、フープ５２に戻される。次に、フープ５２はレジスト除去＆ウエット・エッチ工程１０５（図１７）のためのユニットに移送される。
【００６５】
その後、ウエハ１を収容したフープ５２は、順次、プローブ検査工程１０８（図１７）およびバック・グラインディング工程１０９（図１７）のためのそれぞれのユニットに送られえて、各処理を終えた後、バンプ形成工程１１０（図１７）のため、半田ペースト印刷装置６１（図２１）または半田バンプ配列装置６２（図２２）へ搬送される。半田ペースト印刷装置６１は、一般品に適しており、半田バンプ配列装置６２は、バンプ・ピッチが１００マイクロ・メートル程度以下の狭ピッチ品に適している。
【００６６】
先ず、半田ペースト印刷装置６１を使用したバンプ形成プロセス１１０（図１７）について説明する。図２１に示すように、ウエハ1上の複数のバンプ形成部２１と印刷マスク３２のマスク開口３７が一致するように、ウエハ1上に印刷マスク３２を重ねた状態で、スキージ（Ｓｑｕｅｅｇｅｅ）を水平移動させることにより、半田ペースト３３が各マスク開口３７を満たすようにする。その後、印刷マスク３２を剥がすと、半田ペースト３３がバンプ形成部２１上に印刷された状態となる。これにリフロー処理をすると、半田が自立的に図１６のような形状となる。
【００６７】
次に、半田バンプ配列装置６２を使用したバンプ形成プロセス１１０（図１７）について説明する。図２２に示すように、先ず、ウエハ1上の複数のバンプ形成部２１にフラックス３５を印刷しておく。その状態で、整列マスク３４の各マスク開口３７が複数のバンプ形成部２１と一致するように、ウエハ1上に整列マスク３２を一定の間隔を置いて重ねた状態で、上方から整形した半田ボール３６を供給する。半田ボール３６は、各マスク開口３７内に一個ずつ入り、フラックス３５と仮接着される。その後、整列マスク３２を除去して、先と同様に、リフロー処理をすると、半田が自立的に図１６のような形状となる。
【００６８】
これらのバンプ形成プロセス１１０（図１７）が完了した後、ウエハ１を個々のチップ１ｃに分割するダイシング工程１１１（図１７）を実行する。
【００６９】
３．各種データの説明（主に図２３から図２６）
このセクションでは、前２セクションで説明した本願発明の実施の形態についての各種検証データ、参考データ等について説明する。
【００７０】
図２３は、図１２の構造における下層チタン膜厚と（単一のコンタクトについての）パッド・再配線間抵抗（単一のコンタクトについての）の関係を示すデータ・プロット図である。この図において、四角形のデータは、通常の１０マイクロメータ角のパッド開口について測定したもので、円形のデータは、試験用に５マイクロメータ角のパッド開口について測定したものである。後者のほうが、より抵抗ばらつきに敏感になる傾向がある。
【００７１】
図２３に示されたように、シード下地メタル最下層（第1のメタル層）すなわち、下層チタン膜の膜厚が３ｎｍ程度では、パッド再配線間抵抗値は下層チタン膜がないのと同等である。一方、下層チタン膜の膜厚が５ｎｍ程度以上では、パッド再配線間抵抗値は安定的に低い値となる。従って、プロセスばらつきを考慮すると、下層チタン膜の膜厚の下限値は、５ｎｍ程度が好適である。
【００７２】
図２４は図１２の構造における再配線間抵抗の分布を示すデータ・プロット図（パッド開口が１０マイクロ・メートル角である場合）である。また、図２５は図１２の構造における再配線間抵抗の分布を示すデータ・プロット図（パッド開口が５マイクロ・メートル角である場合）である。これらから、パッド再配線間抵抗値の分布についても、下層チタン膜の膜厚が５ｎｍ程度以上では、ばらつきが小さいことがわかる。
【００７３】
次に、下層チタン膜の膜厚の適正な上限について検討する。図２６は図１６の構造における下層チタン膜厚とパッド・再配線間抵抗（単一のコンタクトについての）の関係を示すデータ・プロット図（図２３とは相違して、コンタクト数個分、バンプを経由して測定）である。このデータは、数個分の直列接続およびバンプその他の抵抗を含むため絶対値は高くなっているが、相対的な変化を見る上で有用である。
【００７４】
図２６に示されたように、下層チタン膜の膜厚が２５ｎｍ程度以上で顕著な抵抗値の上昇が見られ、実用上、およびプロセス・コストを考慮すると６０ｎｍ程度までが現実的な範囲と考えられる。したがって、下層チタン膜の膜厚の適正な上限は、６０ｎｍ程度と見られる。
【００７５】
図２３及び図２６等から、下層チタン膜の実用的な膜厚範囲は、５ｎｍ以上、６０ｎｍ以下である。また、量産性を考慮した適正な範囲は、５ｎｍ以上、５０ｎｍ以下である。更に、低抵抗性等も考慮した最も好適な範囲は、５ｎｍ以上、２５ｎｍ以下である。
【００７６】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７７】
例えば、前記実施の形態では、下層の銅再配線層および上層のニッケル再配線層からなる２層構成の再配線について、具体的に説明したが、本発明はそれに限定されるものではなく、銅単独再配線層構造、その他多層の再配線構造にも適用できることは言うまでもない。また、半導体基板として、ｐ型単結晶シリコン基板を用いた例について、具体的に説明したが、本発明はそれに限定されるものではなく、ｎ型単結晶シリコン基板等のその他の単結晶半導体基板，ＳＯＩ基板、ガラス基板等の絶縁性基板、ＧａＡｓその他の化合物半導体基板等を用いたものにも適用できることは言うまでもない。
【００７８】
また、前記実施の形態では、有機系ファイナル・パッシベーション膜として、ポリイミド系の樹脂膜を使用する例を示したが、本発明はそれに限定されるものではなく、ＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｅ）その他の耐熱性ポリマー系の樹脂膜を用いたものでもよいことは、言うまでもない。
【図面の簡単な説明】
【００７９】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（下層ポリイミド層パターニング工程）である。
【図２】図１のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（下層ポリイミド層パターニング工程）である。
【図３】図１のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（工程間における自然酸化膜の形成の様子を示す）である。
【図４】図１のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（アルゴン・スパッタ・ステップ）である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（シード・メタル層スパッタ工程）である。
【図６】図５のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（下層チタン層スパッタ・ステップ）である。
【図７】図５のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（窒化チタン層スパッタ・ステップ）である。
【図８】図５のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（上層チタン層スパッタ・ステップ）である。
【図９】図５のパッド近傍部Ｃの詳細プロセスを示すデバイス拡大断面フロー図（銅シード層スパッタ・ステップ）である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（レジスト膜パターニング工程）である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（再配線メタル電解メッキ工程）である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（レジスト膜除去工程）である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（上層ポリイミド膜パターニング工程）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（金無電解メッキ工程）である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（プローブ検査工程）である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すデバイス断面フロー図（バンプ形成工程）である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド後のプロセスの流れを示すプロセス・ブロック・フロー図である。
【図１８】図１７のシード・スパッタ工程の詳細を示す詳細プロセス・ブロック・フロー図である。
【図１９】本願の一実施の形態の半導体集積回路装置の製造方法に使用するスパッタ装置の平面レイアウト図である。
【図２０】本願の一実施の形態の半導体集積回路装置の製造方法に使用するメッキ装置の平面レイアウト図である。
【図２１】本願の一実施の形態の半導体集積回路装置の製造方法に使用する半田印刷装置の平面レイアウト図である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法に使用する半田ボール搭載装置の平面レイアウト図である。
【図２３】図１２の構造における下層チタン膜厚と（単一のコンタクトについての）パッド・再配線間抵抗（単一のコンタクトについての）の関係を示すデータ・プロット図である。
【図２４】図１２の構造における再配線間抵抗の分布を示すデータ・プロット図（パッド開口が１０マイクロ・メートル角である場合）である。
【図２５】図１２の構造における再配線間抵抗の分布を示すデータ・プロット図（パッド開口が５マイクロ・メートル角である場合）である。
【図２６】図１６の構造における下層チタン膜厚とパッド・再配線間抵抗（単一のコンタクトについての）の関係を示すデータ・プロット図（図２３とは相違して、コンタクト数個分、バンプを経由して測定）である。
【符号の説明】
【００８０】
１  半導体ウエハまたは半導体基板（集積回路製造工程途中のものも含む）
１ａ  半導体ウエハ又は半導体チップのデバイス面（上面又は第1の主面）
１ｂ  半導体ウエハ又は半導体チップの裏面（第２の主面）
１ｃ  半導体チップまたはチップ領域
１ｐ  パッド下の多層配線層を含む半導体ウエハ又は半導体基板
１ｓ  ウエル領域等を含む半導体ウエハまたは半導体基板の単結晶基板部分（ｐ型シリコン単結晶基板）
１ｗ  （プリ・メタル層等を含む）パッド下の多層配線層
２  最上層アルミニウム系メタル層
２ｐ  アルミニウム系パッド電極
２ｗ  アルミニウム系配線
３  無機系ファイナル・パッシベーション膜
３ａ  下層無機系ファイナル・パッシベーション膜
３ｂ  上層無機系ファイナル・パッシベーション膜
４  下層有機系ファイナル・パッシベーション膜
５  パッド開口
６  最上層層間絶縁膜
７  タングステン・プラグ
８  パッド下地メタル層
８ａ  パッド下地メタル層最下層
８ｂ  パッド下地メタル層中間層
８ｃ  パッド下地メタル層最上層
９  パッド上部メタル層
１０  複合ファイナル・パッシベーション膜
１１  酸化アルミニウム層（自然酸化膜）
１２  シード・メタル層
１２ａ  シード下地メタル最下層（第1のメタル層）
１２ｂ  シード下地メタル中間層（第２のメタル層）
１２ｃ  シード下地メタル最上層（第３のメタル層）
１２ｄ  シード銅層（第４のメタル層）
１４  バリア・メタル層
１５  レジスト膜パターン
１６  再配線メタル膜（再配線メタル・パターン）
１６ａ  再配線メタル膜下層膜
１６ｂ  再配線メタル膜上層膜
１７  バンプ形成用開口（ランド開口部）
１８  保護メタル層（無電解金メッキ膜）
１９  プローブ針
２０  半田バンプ
２１  （再配線の）バンプ形成部
２２  上層有機系ファイナル・パッシベーション膜
３１  スキージ
３２  印刷マスク
３３  半田ペースト
３４  整列マスク
３５  フラックス
３６  半田ボール
３７  マスク開口
５１  スパッタリング装置
５２  フープ
５３  アルゴン・スパッタ室
５４  チタン系メタル・スパッタ室
５５  銅スパッタ室
５６  バッファ室
５７  ロードロック室
５８  真空搬送室
５９  ロード＆アンロード用ロボット
６０  真空搬送ロボット
６１  半田ペースト印刷装置
６２  半田バンプ配列装置
７１  メッキ装置
７２  電解メッキ・ユニット
７３  無電解メッキ・ユニット
７４  内部搬送ユニット
７５  内部搬送ロボット
７６  スピン・リンス＆ドライ・ステージ
７７  酸処理槽
７８  純水洗浄槽
７９  プリ・ディップ槽
８１  銅電解メッキ槽
８２  ニッケル電解メッキ槽
９１  金無電解メッキ槽
１０１  下層ポリイミド層パターニング工程
１０２  シード層スパッタ成膜工程（下地バリア・メタル・スパッタ工程を含む）
１０２ａ  デガス処理ステップ
１０２ｂ  アルゴン・スパッタ・ステップ
１０２ｃ  下層チタン層スパッタ・ステップ
１０２ｄ  窒化チタン層スパッタ・ステップ
１０２ｅ  上層チタン層スパッタ・ステップ
１０２ｆ  銅シード層スパッタ・ステップ
１０３  レジスト・パターニング工程
１０４  再配線電解メッキ工程
１０５  レジスト除去＆ウエット・エッチ工程
１０６  上層ポリイミド層パターニング工程
１０７  無電解金メッキ工程
１０８  プローブ検査工程
１０９  バック・グラインディング工程
１１０  バンプ形成工程
１１１  ダイシング工程
１１２  バリア・メタル・スパッタ工程
Ｃ  パッド近傍部
【図１】
2010147267.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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