(57)【要約】【課題】トランジスタのリーク電流の低減。【解決手段】半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。【選択図】図１
2010147349.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、
前記複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、
前記下層保護絶縁膜の上に配され、シリコンを含む上層保護絶縁膜と、
を備える半導体装置。
【請求項２】
前記複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有し、
前記下層保護絶縁膜は、前記電気素子要素に含有される金属と前記上層保護絶縁膜に含有されるシリコンとの接触を阻害する、
請求項１に記載の半導体装置。
【請求項３】
前記下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有する、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記上層保護絶縁膜は、シリコンおよび窒素を含有する、
請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記上層保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜である、
請求項４に記載の半導体装置。
【請求項６】
前記上層保護絶縁膜は、１００℃以下の温度で薄膜形成した窒化シリコン膜である、
請求項４に記載の半導体装置。
【請求項７】
前記複数の電気素子要素の少なくとも一つは、
前記半導体材料の表面に形成した能動素子もしくは受動素子を構成する電極もしくは端子、または、前記能動素子もしくは前記受動素子に接続する引出部、
である請求項１から請求項６の何れか一項に記載の半導体装置。
【請求項８】
前記複数の電気素子要素は、ＭＩＳ型電界効果トランジスタのゲート電極、ソース電極およびドレイン電極を含む、
請求項７に記載の半導体装置。
【請求項９】
前記複数の電気素子要素は、前記ゲート電極、前記ソース電極および前記ドレイン電極から延伸するゲート延伸部、ソース延伸部およびドレイン延伸部をさらに含む、
請求項８に記載の半導体装置。
【請求項１０】
前記半導体材料と前記電気素子要素の少なくとも一つとの間に配置した、比誘電率が１０以上の高誘電体層を有する要素間絶縁膜をさらに備えた、
請求項１から請求項９の何れか一項に記載の半導体装置。
【請求項１１】
前記要素間絶縁膜は、前記複数の電気素子要素の間の前記半導体材料の表面にも配置され、
前記半導体材料に対してドナーまたはアクセプタになる不純物が前記半導体材料に接触することを阻害する、
請求項１０に記載の半導体装置。
【請求項１２】
前記電気素子要素の少なくとも一つは、ＭＩＳ型電界効果トランジスタのゲート電極であり、
前記要素間絶縁膜は、前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜である、
請求項１０または請求項１１に記載の半導体装置。
【請求項１３】
前記ＭＩＳ型電界効果トランジスタの、ゲート幅が１ｍｍにおけるリーク電流が、５００ｐＡ以下であり、
前記ＭＩＳ型電界効果トランジスタの、オン抵抗が、２Ωｍｍ以下である、
請求項８、請求項９または請求項１２に記載の半導体装置。
【請求項１４】
半導体材料の表面に沿って互いに隣接するように、複数の電気素子要素を形成する段階と、
前記複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜を形成する段階と、
前記下層保護絶縁膜の上に、シリコンを含む上層保護絶縁膜を形成する段階と、
を備えた半導体装置の製造方法。
【請求項１５】
スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、
前記半導体装置は、
半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、
前記複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、
前記下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、
を備えるスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法およびスイッチ回路に関する。
【背景技術】
【０００２】
特開２００２−３２４８１３号公報は、ヘテロ構造電界効果トランジスタを開示する。当該ヘテロ構造電界効果トランジスタは、半導体基板上に、エピタキシャル成長されたバッファ層、チャネル層、スペーサ層、キャリア供給層、エッチングストッパ層およびキャップ層を有する。表面に形成されたソース電極およびドレイン電極は、チャンネル層に形成される２次元電子ガスに電気的に接続される。キャップ層を除去した開口部に高誘電体材料を有する絶縁層を堆積して、更にゲート電極が形成される。
【０００３】
特開２００６−２４５３１７号公報は、半導体装置およびその製造方法を開示する。当該半導体装置は、３−５族窒化物半導体からなる半導体装置であって、３−５族窒化物半導体からなる半導体層と、半導体層表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備える。ゲート絶縁膜は、Ｔａ（タンタル）酸化物，Ｈｆ（ハフニウム）酸化物，ＨｆＡｌ（ハフニウムアルミニウム）酸化物，Ｌａ（ランタン）酸化物，又はＹ（イットリウム）酸化物からなることが開示されている。
【特許文献１】特開２００２−３２４８１３号公報
【特許文献２】特開２００６−２４５３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１または特許文献２に開示される電界効果トランジスタでは、ゲート絶縁層として、高誘電体材料が適用されている。その結果、電界効果トランジスタのゲートリーク電流をある程度低く抑えることができる。しかし、窒化ガリウム系の電界効果トランジスタ等の高速応答に適する半導体デバイスでは、高機能なスイッチング特性が期待されており、更なるリーク電流の低減が望まれている。この場合に、同時にある程度のオン抵抗の低さも要求される。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。
【０００６】
上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。上層保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。
【０００７】
上記半導体装置において、複数の電気素子要素の少なくとも一つは、半導体材料の表面に形成した能動素子もしくは受動素子を構成する電極もしくは端子、または、能動素子もしくは受動素子に接続する引出部であってよい。複数の電気素子要素は、ＭＩＳ型電界効果トランジスタのゲート電極、ソース電極およびドレイン電極を含んでよい。複数の電気素子要素は、ゲート電極、ソース電極およびドレイン電極から延伸するゲート延伸部、ソース延伸部およびドレイン延伸部をさらに含んでよい。
【０００８】
上記半導体装置において、半導体材料と電気素子要素の少なくとも一つとの間に配置した、比誘電率が１０以上の高誘電体層を有する要素間絶縁膜をさらに備えてよい。要素間絶縁膜は、複数の電気素子要素の間に有する半導体材料の表面にも配置され、半導体材料に対してドナーまたはアクセプタになる不純物が半導体材料に接触することを阻害できる。電気素子要素の少なくとも一つは、ＭＩＳ型電界効果トランジスタのゲート電極であり、要素間絶縁膜は、ＭＩＳ型電界効果トランジスタのゲート絶縁膜であってよい。
【０００９】
ＭＩＳ型電界効果トランジスタの、ゲート幅が１ｍｍにおけるリーク電流が、５００ｐＡ以下であり、ＭＩＳ型電界効果トランジスタの、オン抵抗が、２Ωｍｍ以下であってよい。
【００１０】
本発明の第２の態様においては、半導体材料の表面に沿って互いに隣接するように、複数の電気素子要素を形成する段階と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜を形成する段階と、下層保護絶縁膜の上に、シリコンを含む上層保護絶縁膜を形成する段階と、を備えた半導体装置の製造方法が提供される。
【００１１】
本発明の第３の態様においては、スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、半導体装置は、半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備えるスイッチ回路が提供される。
【００１２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本実施形態である半導体装置１０の断面例を概略的に示す。半導体装置１０は、半導体基板１２と、電気素子要素１４と、下層保護絶縁膜１６と、上層保護絶縁膜１８とを備える。
【００１５】
半導体基板１２は、半導体材料の一例である。半導体基板１２は、３−５族半導体であってよい。半導体基板１２の例として、ＧａＮ半導体、ＡｌＧａＮ半導体、ＧａＡｓ半導体、ＩｎＧａＡｓ半導体、ＡｌＧａＡｓ半導体等が挙げられる。
【００１６】
複数の電気素子要素１４は、半導体基板１２の表面に沿って互いに隣接して配置される。複数の電気素子要素１４の少なくとも一つは、シリサイド化される金属を含有してよい。シリサイド化される金属として、Ｎａ、Ｍｇ、Ｋ、Ｃａ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｒｂ、Ｚｒ、Ｒｕ、Ｐｄ、Ｃｓ、Ｗ、Ｐｔ、Ａｕ、Ｔｉが例示できる。
【００１７】
電気素子要素１４は、半導体基板１２の表面に形成した能動素子もしくは受動素子を構成する電極もしくは端子、または、能動素子もしくは受動素子に接続する引出部であってよい。能動素子の例として、トランジスタ、ダイオードが挙げられる。受動素子の例として、コンデンサ、コイル、抵抗が挙げられる。抵抗の材料として、ニッケルクロムが例示できる。電極もしくは端子の例として、ゲート、ソース、ドレイン、ベース、エミッタ、コレクタ、アノード、カソードが挙げられる。引出部は、配線、コンタクトパッドを含む。
【００１８】
下層保護絶縁膜１６は、複数の電気素子要素１４を覆う、シリコンを含まない絶縁膜であってよい。シリッコンを含まない絶縁膜として、酸化金属膜が例示できる。下層保護絶縁膜１６は、電気素子要素１４に含有される金属と上層保護絶縁膜１８に含有されるシリコンとの接触を阻害できる。シリコンは、半導体基板１２に浸入することによって、半導体のドナー不純物として作用する場合がある。このような場合に、下層保護絶縁膜１６は、シリコンの半導体基板１２への浸入を阻害して、電気素子要素１４間の電気絶縁性を高く維持できる。
【００１９】
下層保護絶縁膜１６は、上層保護絶縁膜１８に含まれるシリコンによって、電気素子要素１４がシリサイド化することを防止できる。シリサイド化の防止によって、シリサイド化によって発生する悪影響、例えば、複数の電気素子要素１４の間におけるリーク電流の発生を抑制できる。
【００２０】
下層保護絶縁膜１６は、比誘電率が１０以上の高誘電体層を有してよい。高誘電体の例として、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイド、ランタンオキサイド、イットリウムオキサイド、チタンオキサイド、バリウムストロンチウムチタンオキサイド（ＢＳＴ）、ストロンチウムチタンオキサイド（ＳＴＯ）、チタン酸ジルコン酸塩（ＰＺＴ）、ストロンチウムビスマスタンタルオキサイド（ＳＢＴ）などが挙げられる。下層保護絶縁膜１６を高誘電体とすることにより、複数の電気素子要素１４の間に発生する電界を小さくすることができ、複数の電気素子要素１４の間のリーク電流を抑制することができる。
【００２１】
上層保護絶縁膜１８は、下層保護絶縁膜１６の上に配置する。上層保護絶縁膜１８は、シリコンを含んでよい。上層保護絶縁膜１８は、シリコンおよび窒素を含んでよく、例えば、窒化シリコン、窒化酸化シリコンであってよい。上層保護絶縁膜１８は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。窒化シリコンは、その緻密性によって、絶縁効果のほか、湿気、不純物等から電気素子要素１４を保護することができる。
【００２２】
半導体装置１０は、以下のプロセスによって製造できる。すなわち、半導体材料の一例である半導体基板１２の表面に沿って互いに隣接するように、複数の電気素子要素１４を形成する。その後、複数の電気素子要素１４を覆う、シリコンを含まない下層保護絶縁膜１６を形成する。更に、下層保護絶縁膜１６の上に、シリコンを含む上層保護絶縁膜１８を形成する。半導体装置１０によれば、複数の電気素子要素１４の間のリーク電流を低減できる。
【００２３】
図２は、図１の半導体装置１０の具体例である高電子移動度トランジスタおよびコンデンサを含む半導体装置１００の上面の例を示す。図３は、図２に示す半導体装置１００の断面の例を示す。図３のａ部は、図２のＡ−Ａ線に沿った断面例であり、図３のｂ部は、図２のＢ−Ｂ線に沿った断面例である。図３のａ部およびｂ部は、半導体装置１００に含まれる高電子移動度トランジスタを示す。図３のｂ部において、ソース配線の記載は省略している。図３のｃ部は、コンデンサの断面例である。図２において、コンデンサの図示は省略している。
【００２４】
本実施態様では、能動素子として、高電子移動度トランジスタを例示するが、MOS型電界効果トランジスタ、バイポーラトランジスタが適用されてもよい。受動素子として、コンデンサを例示するが、抵抗、コイルが適用されてもよい。
【００２５】
半導体装置１００は、ソース電極１０２と、ドレイン電極１０４と、ゲート電極１０６と、ゲート延伸部１０７と、ソース引出配線１０８と、ドレイン引出配線１１０と、ゲートパッド１１２と、ソース配線１１４と、ドレイン配線１１６と、ゲート配線１１８と、支持基板１２２と、バッファ層１２４と、チャンネル層１２６と、スペーサ層１２８と、キャリア供給層１３０と、キャップ層１３２と、絶縁層１３４と、下層保護絶縁膜１３６と、上層保護絶縁膜１３８と、素子分離領域１４０と、コンデンサ下部電極１４２と、コンデンサ絶縁層１４４と、コンデンサ上部電極１４６と、を備える。
【００２６】
ソース電極１０２およびドレイン電極１０４は、電気素子要素の一例であってよい。ソース電極１０２およびドレイン電極１０４は、キャリア供給層１３０に接して配置され、高電子移動度トランジスタの入出力電極を構成する。ソース電極１０２およびドレイン電極１０４を組成する材料としては、Ｎｉ、Ａｕ、Ｔｉ、Ｗ、Ａｌの遷移金属が例示できる。ソース電極１０２およびドレイン電極１０４の材料は、上記金属の単体元素、または上記金属の合金であってよい。ソース電極１０２およびドレイン電極１０４は、上記金属の単体元素または合金の積層構造を有してよい。
【００２７】
ゲート電極１０６は、電気素子要素の一例であってよい。ゲート電極１０６は、絶縁層１３４に接して配置される。ゲート電極１０６を組成する材料として、Ａｕ、Ｎｉ、Ｐｔ、Ｗが例示できる。ゲート電極１０６の材料は、上記金属の単体、または上記金属の合金であってよい。ゲート電極１０６は、上記金属の積層構造を有してよい。
【００２８】
ゲート延伸部１０７は、電気素子要素の一例であってよい。ゲート延伸部１０７は、ゲート電極の延長部分であって、ゲート配線１１８と共に、ゲート電極１０６をゲートパッド１１２に接続する。ゲート延伸部１０７は、素子分離領域１４０の上に配置される。
【００２９】
ソース引出配線１０８は、電気素子要素の一例であってよい。ソース引出配線１０８は、ソース配線１１４を通じてソース電極１０２に接続される。ソース引出配線１０８は、ソース電極１０２を半導体装置１００の外部と接続する端子である。ソース引出配線１０８は、ソース電極１０２と同じ材料を有してよい。
【００３０】
ドレイン引出配線１１０は、電気素子要素の一例であってよい。ドレイン引出配線１１０は、ドレイン配線１１６を通じてドレイン電極１０４に接続される。ドレイン引出配線１１０は、ドレイン電極１０４を半導体装置１００の外部と接続する端子である。ドレイン引出配線１１０は、ドレイン電極１０４と同じ材料を有してよい。
【００３１】
ゲートパッド１１２は、電気素子要素の一例であってよい。ゲートパッド１１２は、ゲート配線１１８およびゲート延伸部１０７を通じてゲート電極１０６に接続される。ゲートパッド１１２は、ゲート電極１０６を半導体装置１００の外部と接続する端子である。ゲートパッド１１２は、ゲート電極１０６と同じ材料を有してよい。
【００３２】
ソース配線１１４は、電気素子要素の一例であってよい。ソース配線１１４は、複数のソース電極１０２をソース引出配線１０８に接続する。ソース配線１１４は、ソース電極１０２と同じ材料を有してよい。
【００３３】
ドレイン配線１１６は、電気素子要素の一例であってよい。ドレイン配線１１６は、複数のドレイン電極１０４をドレイン引出配線１１０に接続する。ドレイン配線１１６は、ドレイン電極１０４と同じ材料を有してよい。
【００３４】
ゲート配線１１８は、電気素子要素の一例であってよい。ゲート配線１１８は、複数のゲート電極１０６をゲートパッド１１２に接続する。ゲート配線１１８は、ゲート電極１０６と同じ材料を有してよい。
【００３５】
支持基板１２２は、半導体材料の一例であってよく、薄膜を支持する。支持基板１２２としては、単結晶アルミナ、ＳｉC、Ｓｉウェハが例示できる。
【００３６】
バッファ層１２４は、半導体材料の一例であってよい。バッファ層１２４は、チャンネル層１２６の結晶質を確保するほか、支持基板１２２の表面に残留する不純物による半導体装置１００の特性劣化を防ぐ。バッファ層１２４は、チャンネル層１２６からのリーク電流を抑制する役割を果たす。バッファ層１２４は、上層に形成されるチャンネル層１２６と、支持基板１２２との格子間距離を整合させる緩衝層としても機能する。バッファ層１２４材料として、ＧａＮ、ＡｌＧａＮが例示できる。
【００３７】
チャンネル層１２６は、半導体材料の一例であってよい。チャンネル層１２６は、スペーサ層１２８との界面において２次元電子ガスを形成して、ソース電極とドレイン電極との間の電流チャンネルを形成する。チャンネル層１２６材料として、ｉ型ＧａＮが例示できる。
【００３８】
スペーサ層１２８は、半導体材料の一例であってよい。スペーサ層１２８は、チャンネル層１２６とキャリア供給層１３０との間に形成され、２次電子ガスをキャリア供給層１３０から離れた位置に形成するよう作用する。スペーサ層１２８の材料として、ｉ型ＡｌＧａＮが例示できる。
【００３９】
キャリア供給層１３０は、半導体材料の一例であってよい。キャリア供給層１３０は、チャンネル層１２６にキャリアを供給する。キャリア供給層１３０の材料として、ｎ型ＡｌＧａＮが例示できる。
【００４０】
キャップ層１３２は、半導体材料の一例であってよい。キャップ層１３２は、キャップ層１３２より下に形成される層のストレスを調整する機能、特に、キャリア供給層１３０を安定化する機能を有する。キャップ層１３２の材料として、ｎ型ＧａＮが例示できる。
【００４１】
絶縁層１３４は、要素間絶縁膜の一例であってよい。図３のａ部において、絶縁層１３４は、半導体材料であるキャップ層１３２とゲート電極１０６との間に配置され、ＭＩＳ型電界効果トランジスタのゲート絶縁膜を構成する。絶縁層１３４は、比誘電率が１０以上の高誘電体層を有してよい。絶縁層１３４として、例えば、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイド、ランタンオキサイド、イットリウムオキサイド、チタンオキサイド、バリウムストロンチウムチタンオキサイド（ＢＳＴ）、ストロンチウムチタンオキサイド（ＳＴＯ）、チタン酸ジルコン酸塩（ＰＺＴ）、ストロンチウムビスマスタンタルオキサイド（ＳＢＴ）などが挙げられる。比誘電率が１０以上の高誘電体層を絶縁層１３４に採用することによって、ゲートリーク電流を低減することができる。
【００４２】
絶縁層１３４は、ソース電極１０２とゲート電極１０６との間、またゲート電極１０６とドレイン電極１０４との間にあるキャップ層１３２の表面にも配置される。絶縁層１３４は、半導体材料のキャップ層１３２に対してドナーまたはアクセプタになる不純物がキャップ層１３２に接触することを阻害できる。その結果、不純物浸入によるリーク電流の発生を防ぐことができる。
【００４３】
図３のｂ部に示すとおり、絶縁層１３４は、ゲート延伸部１０７と素子分離領域１４０との間に配置される。絶縁層１３４は、ソース電極１０２とゲート延伸部１０７との間、またゲート延伸部１０７とドレイン電極１０４との間にある、素子分離領域１４０の表面にも配置される。上記の配置により、絶縁層１３４は、半導体材料に対してドナーまたはアクセプタになる不純物が素子分離領域１４０に接触することを阻害できる。
【００４４】
絶縁層１３４は、半導体材料と他の電気素子要素との間にも配置されてよい。絶縁層１３４は、複数の電気素子要素の間にある半導体材料の表面にも配置されてよい。このような配置により、絶縁層１３４は、半導体材料に対してドナーまたはアクセプタになる不純物が半導体材料に接触することを阻害でき、不純物浸入によるリーク電流の発生を防ぐことができる。
【００４５】
下層保護絶縁膜１３６は、図１における下層保護絶縁膜１６の一例であってよい。下層保護絶縁膜１３６は、比誘電率が１０以上の高誘電体層を有してよい。高誘電体の例として、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイド、ランタンオキサイド、イットリウムオキサイド、チタンオキサイド、バリウムストロンチウムチタンオキサイド（ＢＳＴ）、ストロンチウムチタンオキサイド（ＳＴＯ）、チタン酸ジルコン酸塩（ＰＺＴ）、ストロンチウムビスマスタンタルオキサイド（ＳＢＴ）などが挙げられる。
【００４６】
下層保護絶縁膜１３６は、ソース電極１０２、ドレイン電極１０４、ゲート電極１０６等電気素子要素に含有される金属と上層保護絶縁膜１３８に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜１３６は、上層保護絶縁膜１３８に含まれるシリコンによって、電気素子要素がシリサイド化することを防止できる。シリサイド化の防止により、シリサイド化によって発生する悪影響、例えば、複数の電気素子要素の間におけるリーク電流の発生を抑制できる。下層保護絶縁膜１３６は、また、上層保護絶縁膜１３８に含まれるシリコンが、キャップ層１３２等に浸入するのを抑制できる。
【００４７】
図３のｂ部において、ゲート延伸部１０７と素子分離領域１４０との間に、絶縁層１３４が形成される例を示すが、絶縁層１３４はなくてもよい。そのような場合でも、下層保護絶縁膜１３６は、シリコンを含む上層保護絶縁膜１３８が直接素子分離領域１４０の表面と接触することを阻害できる。下層保護絶縁膜１３６は、シリコンが素子分離領域１４０に浸入することによるリーク電流の増加を防止できる。
【００４８】
上層保護絶縁膜１３８は、図１における上層保護絶縁膜１８の一例であってよい。上層保護絶縁膜１３８は、下層保護絶縁膜１３６の上に配置される。上層保護絶縁膜１３８は、シリコンを含んでよい。上層保護絶縁膜１３８は、シリコンおよび窒素を含んでよく、例えば、窒化シリコン、窒化酸化シリコンであってよい。窒化シリコンは、その緻密性によって、絶縁効果のほか、湿気、不純物等から電気素子要素を保護することができる。
【００４９】
素子分離領域１４０は、支持基板１２２、バッファ層１２４、チャンネル層１２６、スペーサ層１２８、キャリア供給層１３０およびキャップ層１３２等の半導体材料において、素子分離処理により形成された領域である。素子分離領域１４０は、上記半導体材料にイオンを注入することによって、結晶構造を破壊することにより形成できる。
【００５０】
コンデンサ下部電極１４２は、電気素子要素の一例であってよい。コンデンサ下部電極１４２は、シリサイド化される金属を含有してよい。シリサイド化される金属の例としては、Ｎｉ、Ａｕ、Ｔｉ、Ｗが挙げられる。
【００５１】
コンデンサ絶縁層１４４は、コンデンサ下部電極１４２とコンデンサ上部電極１４６とを絶縁する。コンデンサ絶縁層１４４の材料として、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイドなどが例示できる。
【００５２】
コンデンサ上部電極１４６は、電気素子要素の一例であってよい。コンデンサ上部電極１４６は、シリサイド化される金属を含有してよい。シリサイド化される金属の例としては、Ｎｉ、Ａｕ、Ｔｉ、Ｗが挙げられる。
【００５３】
図１に示すとおり、複数のソース電極１０２と、複数のドレイン電極１０４と、複数のゲート電極１０６とは、互いに隣接して配置されてよい。複数のソース電極１０２は、ソース配線１１４によってソース引出配線１０８に接続される。複数のドレイン電極１０４は、ドレイン配線１１６によってドレイン引出配線１１０に接続される。複数のゲート電極１０６は、ゲート延伸部１０７およびゲート配線１１８によってゲートパッド１１２に接続される。
【００５４】
図３のａ部は、能動素子の高電子移動度トランジスタの構造を示す。当該高電子移動度トランジスタにおいて、ゲート幅が１ｍｍにおけるリーク電流が、５００ｐＡ以下であってよく、オン抵抗が、２Ωｍｍ以下であってよい。ここで「リーク電流」は、ゲートと他の電気素子要素または半導体基板との間のゲートリーク電流およびトランジスタがオフ時に発生するソースとドレイン間のオフリーク電流を含んでよい。
【００５５】
図４から図１０は、半導体装置１００の製造過程における断面例を概略的に示す。以下、図面を用いて半導体装置１００の製造方法について説明する。
【００５６】
図４に示すとおり、支持基板１２２と、バッファ層１２４と、チャンネル層１２６と、スペーサ層１２８と、キャリア供給層１３０と、キャップ層１３２とを含む半導体材料基板を用意する。半導体材料基板は、電気素子要素を形成できる半導体層を有していればよい。例えば、半導体材料基板は、支持基板１２２と、チャンネル層１２６と、キャリア供給層１３０とによって構成されてよい。
【００５７】
上記半導体材料基板は、支持基板１２２に、順次バッファ層１２４、チャンネル層１２６、スペーサ層１２８、キャリア供給層１３０およびキャップ層１３２をエピタキシャル成長して形成できる。エピタキシャル成長法として、有機金属気相成長法（ＭＯＣＶＤ法）、分子線エピタキシー法（ＭＢＥ法）が例示できる。
【００５８】
図５に示すとおり、キャップ層１３２の上に、絶縁層１３４を形成する。絶縁層１３４は、スパッタ法、化学気相成長法（ＣＶＤ法）、ＭＯＣＶＤ法等を使用して形成できる。
【００５９】
図６に示すように、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２を形成する。ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２の形成は、まず、絶縁層１３４表面に、ソース電極１０２およびドレイン電極１０４の作成部位に開口を有するフォトレジスト膜を形成する。当該フォトレジスト膜をマスクにしてエッチングすることにより、ソース電極１０２およびドレイン電極１０４の作成部位における絶縁層１３４およびキャップ層１３２を除去する。その後、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２となる導電膜を堆積した後、フォトレジスト膜をリフトオフすることによって、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２を形成する。絶縁層１３４をエッチングする方法として、Ｆ系混合ガスによるドライエッチングが例示できる。キャップ層１３２をエッチングする方法としては、塩素ガスまたは塩素系ガスによるドライエッチングが例示できる。ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２の形成の後、シンタリング等を目的として、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２をアニール処理してよい。アニール処理の方法として、例えば、Ｎ２雰囲気において７５０℃で３分の熱処理が例示できる。
【００６０】
図６のａ部は、図２のＡ−Ａ部の断面例であって、図３のａ部に対応する部分の製造過程における断面を概略的に示す。図６のｂ部は、図２のＢ−Ｂ部の断面例であり、図３のｂ部に対応する部分の製造過程における断面を概略的に示す。図６のｃ部は、図３のｃ部に対応するコンデンサを形成する製造過程における断面を概略的に示す。以下、図７から図１０までにおけるａ、ｂ、ｃ各部分も同様である。
【００６１】
図７に示すように、素子分離領域１４０を形成する。素子分離領域１４０は、素子分離領域１４０を形成する予定領域に開口を有するフォトレジスト膜をたとえばフォトリソグラフィ法により形成し、当該フォトレジスト膜をマスクにして、たとえばボロンのイオン注入により形成できる。なお、アルゴンのイオン注入によっても形成できる。
【００６２】
図５の説明において、キャップ層１３２をエピタキシャル成長した後に、絶縁層１３４を形成する例を示したが、素子分離領域１４０を形成した後に、絶縁層１３４を形成してもよい。この場合、絶縁層１３４がソース電極１０２とドレイン電極１０４とを覆うことになり、ソース電極１０２とドレイン電極１０４とのシリサイド化を抑制して、リーク電流を低減できる。
【００６３】
図８に示すように、コンデンサ絶縁層１４４を、たとえばスパッタ法により形成し、図９に示すように、絶縁層１３４の表面に、ゲート電極１０６およびゲート延伸部１０７を形成する。同時に、コンデンサ絶縁層１４４の表面にコンデンサ上部電極１４６を形成する。ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６は、たとえばゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６を形成する予定領域に開口を有するフォトレジスト膜を形成した後、導電膜を堆積し、フォトレジスト膜をリフトオフして形成できる。ゲート電極１０６等の形成後に、シンタリング等を目的としてアニール処理をしてよい。アニール処理の方法として、例えば、Ｎ２雰囲気において３６０℃で６０ｍｉｎ処理が例示できる。
【００６４】
なお、素子分離領域１４０の絶縁性の向上を目的として、素子分離領域１４０に、再度イオン注入をしてよい。再度のイオン注入によりリーク電流を効果的に抑制できる。
【００６５】
図１０に示すとおり、電気素子要素の一例である、ソース電極１０２、ドレイン電極１０４、コンデンサ下部電極１４２、ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６を覆う、下層保護絶縁膜１３６を形成する。下層保護絶縁膜１３６は、スパッタ法、ＣＶＤ法等を使用して形成できる。
【００６６】
そして、下層保護絶縁膜１３６の上に、上層保護絶縁膜１３８を形成して、図３に示す半導体装置１００が製造できる。上層保護絶縁膜１３８は、ＣＶＤ法、スパッタ法等を使用して形成できる。この後、ソース電極１０２、ドレイン電極１０４、コンデンサ下部電極１４２、ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６のいずれかに接続するコンタクトホールを上層保護絶縁膜１３８および下層保護絶縁膜１３６に形成し、形成したコンタクトホールを介して電極配線を形成できる。更に、最終保護膜を形成することによって、最終的な製品とすることができる。
【００６７】
上記実施態様において、ゲート電極１０６とキャップ層１３２との間以外にも、絶縁層１３４が、キャップ層１３２の表面あるいは素子分離領域１４０の表面に配置される。しかし、キャップ層１３２の表面あるいは素子分離領域１４０の表面に、絶縁層１３４によって覆わない部分があっても、本実施形態の２層保護絶縁膜のパッシベーションによって、キャップ層１３２あるいは素子分離領域１４０に対してドナーまたはアクセプタになる不純物がキャップ層１３２あるいは素子分離領域１４０に接触することを阻害できる。これにより、リーク電流の発生を抑制できる。
【００６８】
図１１は、他の実施形態である半導体装置２００の断面例を概略的に示す。半導体装置２００の上面概略図は、半導体装置１００の図２と同様であるので、記載を省略する。
【００６９】
図１１のａ部、ｂ部、およびｃ部は、図３と同様の断面例を示す。図３のａ部およびｂ部に示した半導体装置１００では、キャップ層１３２の表面あるいは素子分離領域１４０の表面は、全て絶縁層１３４で覆われている。それに対して、図１１のａ部およびｂ部に示した半導体装置２００では、キャップ層１３２の表面あるいは素子分離領域１４０の表面は、ゲート絶縁層２３４によって覆わない部分がある点で相違する。
【００７０】
半導体材料のキャップ層１３２に対してドナーまたはアクセプタになる不純物がキャップ層１３２に接触する場合、例えば、窒化シリコンを有する上層保護絶縁膜１３８が直接キャップ層１３２に接触する場合に、シリコンがキャップ層１３２に対してドナーまたはアクセプタとなり、接触界面でリークパスを形成することがある。しかし、半導体装置２００では、下層保護絶縁膜１３６を有するので、ドナー不純物等のキャップ層１３２への拡散を防ぐことができる。
【００７１】
図１２から図１７は、図１１に示す半導体装置２００の製造過程における断面を概略的に示す。但し、図４から図１０と同じ内容については、説明を省略する場合がある。
【００７２】
図４に示すとおり、支持基板１２２と、バッファ層１２４と、チャンネル層１２６と、スペーサ層１２８と、キャリア供給層１３０と、キャップ層１３２とを含む半導体材料基板を用意する。半導体材料基板は、電気素子要素を形成できる半導体層を有していればよい。例えば、半導体材料基板は、支持基板１２２と、チャンネル層１２６と、キャリア供給層１３０とによって構成されてよい。
【００７３】
図１２に示すように、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２を形成する。ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２の形成は、まず、キャップ層１３２表面に、ソース電極１０２およびドレイン電極１０４の作成部位に開口を有するフォトレジスト膜を形成する。当該フォトレジスト膜をマスクにしてエッチングすることにより、ソース電極１０２およびドレイン電極１０４の作成部位におけるキャップ層１３２を除去する。
【００７４】
その後、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２となる導電膜を堆積した後、フォトレジスト膜をリフトオフすることによって、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２を形成する。キャップ層１３２をエッチングする方法としては、塩素ガスまたは塩素系ガスによるドライエッチングが例示できる。ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２の形成の後、シンタリング等を目的として、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２をアニール処理してよい。アニール処理の方法として、例えば、Ｎ２雰囲気において７５０℃で３分の熱処理が例示できる。
【００７５】
図１３に示すように、素子分離領域１４０を形成する。素子分離領域１４０は、素子分離領域１４０を形成する予定領域に開口を有するフォトレジスト膜をたとえばフォトリソグラフィ法により形成し、当該フォトレジスト膜をマスクにして、たとえばボロンのイオン注入により形成できる。なお、アルゴンのイオン注入によっても形成できる。
【００７６】
図１４に示すとおり、ゲート絶縁層２３４を、たとえばスパッタ法により形成する。本実施例では、コンデンサ絶縁層１４４はゲート絶縁層２３４と同時に形成できるので、工程を簡略化できる。
【００７７】
図１５に示すように、ゲート絶縁層２３４の表面に、ゲート電極１０６およびゲート延伸部１０７を形成する。同時に、コンデンサ絶縁層１４４の表面にコンデンサ上部電極１４６を形成する。ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６は、たとえばゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６を形成する予定領域に開口を有するフォトレジスト膜を形成した後、導電膜を堆積し、フォトレジスト膜をリフトオフして形成できる。
【００７８】
図１６に示すとおり、たとえばエッチング法を用いて、電極等で覆われる部分以外の領域にあるゲート絶縁層２３４を除去する。ゲート絶縁層２３４をエッチングする方法としては、Ｆ系混合ガスによるドライエッチングが例示できる。その後、アニール処理をしてよい。このアニール処理により、ドライエッチングによるダメージを低減し、トランジスタのオン抵抗を下げることができる。アニール処理の方法として、例えば、Ｎ２雰囲気において３６０℃で６０ｍｉｎ処理することが例示できる。
【００７９】
なお、素子分離領域１４０の絶縁性向上を目的として、素子分離領域１４０に、再度イオン注入をしてよい。再度のイオン注入によりリーク電流を効果的に抑制できる。
【００８０】
図１６のａ部において、ソース電極１０２とゲート電極１０６との間、またゲート電極１０６とドレイン電極１０４と間のキャップ層１３２の表面に、ゲート絶縁層２３４が配置されていない。従って、キャップ層１３２に対してドナーまたはアクセプタになる不純物がキャップ層１３２に接触すると、リークパスが形成されて、リーク電流が発生する場合がある。図１６のｂ部においても、ソース電極１０２とゲート延伸部１０７との間、またゲート延伸部１０７とドレイン電極１０４と間の素子分離領域１４０の表面に、ゲート絶縁層２３４が配置されていない。このような表面でも同様にリーク電流が発生する可能性がある。しかし、本例においては、下層保護絶縁膜１３６が形成されるので、ドナーまたはアクセプタになる不純物がキャップ層１３２あるいは素子分離領域１４０に浸入することが抑制できる。
【００８１】
図１７に示すとおり、電気素子要素の一例である、ソース電極１０２、ドレイン電極１０４、コンデンサ下部電極１４２、ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６を覆う、下層保護絶縁膜１３６を形成する。下層保護絶縁膜１３６は、スパッタ法、ＣＶＤ法等を使用して形成できる。
【００８２】
そして、下層保護絶縁膜１３６の上に、上層保護絶縁膜１３８を形成して、図１１に示す半導体装置２００が製造できる。上層保護絶縁膜１３８は、ＣＶＤ法、スパッタ法等を使用して形成できる。
【００８３】
本実施態様において、シリコンを含まない高誘電体下層保護絶縁膜１３６の上に上層保護絶縁膜１３８を形成する２層パッシベーションによって、キャップ層１３２あるいは素子分離領域１４０に対してドナーまたはアクセプタになる不純物がキャップ層１３２あるいは素子分離領域１４０に接触することを阻害できる。また、上記構成を採用することにより、電子素子要素に含まれる金属と上層保護絶縁膜に含まれるＳｉとがシリサイド化することを抑制できる。その結果、リーク電流の発生を抑制できる。
【実施例】
【００８４】
（実施例１）
図３のａ部およびｂ部に示す構造を有する高電子移動度トランジスタを製作した。支持基板１２２は、ＳｉＣウェハを使用した。ＳｉＣウェハの上に、ＧａＮのバッファ層１２４、ｉ型ＧａＮのチャンネル層１２６、ｉ型ＡｌＧａＮのスペーサ層１２８、ｎ型ＡｌＧａＮのキャリア供給層１３０、ｎ型ＧａＮのキャップ層１３２を、ＭＯＣＶＤ法を用いたエピタキシャル成長により順次形成して半導体材料基板を準備した。
【００８５】
キャップ層１３２の上に、スパッタ法によって、膜厚２０ｎｍのタンタルオキサイドからなる絶縁層１３４を形成した。フォトリソグラフィ法およびＦ系混合ガスによるドライエッチング法を用いてソース電極１０２およびドレイン電極１０４の作成部位における絶縁層１３４を除去した。さらに、塩素ガスまたは塩素系ガスによるドライエッチング法をもちいてキャップ層１３２を除去した。チタンと、アルミニウムと、ニッケルと、金とからなる積層膜を形成した後、リフトオフにより、不要な積層膜を除去して、ソース電極１０２およびドレイン電極１０４を形成した。その後、Ｎ２雰囲気において７５０℃で３ｍｉｎアニール処理をした。
【００８６】
素子分離領域１４０を形成した。素子分離領域１４０は、素子分離領域１４０を形成する予定領域に開口を有するフォトレジスト膜をフォトリソグラフィ法により形成し、当該フォトレジスト膜をマスクにして、ボロンのイオン注入により形成した。
【００８７】
フォトリソグラフィ法により、ゲート電極１０６の作成部位に開口を有するフォトレジスト膜を形成し、ニッケル膜を堆積した後、不要なニッケル膜をリフトオフにより除去して、ニッケルのゲート電極１０６を形成した。その後、Ｎ２雰囲気において３６０℃で６０ｍｉｎのアニールをした。素子分離領域１４０の絶縁性を向上する目的で、素子分離領域１４０に、再度ボロンイオンを注入した。
【００８８】
スパッタ法により、膜厚５ｎｍのタンタルオキサイドの下層保護絶縁膜１３６を形成して、その上に、膜厚２００ｎｍの窒化シリコンの上層保護絶縁膜１３８をＣＶＤ法で形成した。更に、配線等を形成することで、本実施例に使用した高電子移動度トランジスタを作製した。本実施例１で作製した高電子移動度トランジスタにおいて、ゲート電極の長さが１μｍであって、ゲート電極の幅が１００μｍである。ソース電極およびドレインの電極は、ゲート電極長方向の幅が１５μｍであって、ゲート電極幅方向の幅が１００μｍである。また、ソース電極とドレイン電極との間隔は、３μｍである。
【００８９】
図１８は、作製した高電子移動度トランジスタについて、ゲートリーク電流を測定した結果である。横軸はゲート電圧を示し、縦軸はゲート電流を示す。ゲート電極に−３０Ｖの電圧を印加した場合に、３０ｐＡ／ｍｍと極めて低いリーク電流が観察された。下層保護絶縁膜１３６を用いない従来の高電子移動トランジスタでは、リーク電流が１ｎＡ以下に抑えることができないが、図１８に示すとおり、下層保護絶縁膜１３６を有する２層保護絶縁膜のパッシベーションによって、ゲートリーク電流が大きく低減できた。
【００９０】
（実施例２）
図１９は、スイッチ回路の構成の一例を概略的に示す。スイッチ回路３００は、ＤＣ／ＲＦスイッチであってよい。スイッチ回路３００は、トランジスタ３０２と、トランジスタ３０４と、トランジスタ３０６と、入力端子３０８と、出力端子３１０と、ＤＣ端子３１２と、ＤＣ端子３１４と、制御端子３２２と、制御端子３２４と、制御端子３２６とを備える。
【００９１】
スイッチ回路３００は、入力端子３０８、ＤＣ端子３１２およびＤＣ端子３１４から入力された入力信号を切り替えて、いずれか１つの信号を出力端子３１０から出力する。スイッチ回路３００は、入力端子３０８から高周波信号（以下、ＲＦ信号と称する場合がある。）が入力され、ＤＣ端子３１２およびＤＣ端子３１４から直流信号が入力される。
【００９２】
トランジスタ３０２、トランジスタ３０４およびトランジスタ３０６は、それぞれ、制御端子３２２、制御端子３２４または制御端子３２６に入力される制御信号に従って、ＯＮとＯＦＦとを切り替える。これにより、スイッチ回路は、入力端子３０８、ＤＣ端子３１２およびＤＣ端子３１４から入力される入力信号のうち、いずれか１つの信号を出力できる。
【００９３】
トランジスタ３０２、トランジスタ３０４およびトランジスタ３０６は、実施例１に示す構造を有する高電子移動度トランジスタであってよい。これにより、高周波数帯においても、挿入損失の少ないスイッチ回路が得られる。
【００９４】
使用した実施例１に示す構造を有する高電子移動度トランジスタのオン抵抗の値は、２Ωｍｍ以下であった。スイッチ回路３００の特性を調べる目的で、スイッチ回路の挿入損失を測定した。
【００９５】
図２０は、入力端子３０８から入力されたＲＦ信号の周波数と、スイッチ回路３００の挿入損失との関係を示す。図１９において、縦軸は挿入損失［ｄＢ］を示し、横軸は上記ＲＦ信号の周波数［ＧＨｚ］を示す。図２０に示すとおり、スイッチ回路３００は、入力信号の周波数が３０ＧＨｚの場合であっても、挿入損失は−３ｄＢであった。これにより、以上のとおり、上記の構成を採用した半導体装置をスイッチ回路に適用することで、挿入損失特性に優れたスイッチ回路が得られた。
【００９６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【図面の簡単な説明】
【００９８】
【図１】本実施態様である半導体装置１０の断面を概略的に示す。
【図２】他の実施形態である半導体装置１００の上面を概略的に示す。
【図３】図２に示す半導体装置１００の断面を概略的に示す。
【図４】半導体装置１００の製造過程における断面を概略的に示す。
【図５】半導体装置１００の製造過程における断面を概略的に示す。
【図６】半導体装置１００の製造過程における断面を概略的に示す。
【図７】半導体装置１００の製造過程における断面を概略的に示す。
【図８】半導体装置１００の製造過程における断面を概略的に示す。
【図９】半導体装置１００の製造過程における断面を概略的に示す。
【図１０】半導体装置１００の製造過程における断面を概略的に示す。
【図１１】他の実施形態である半導体装置２００の断面を概略的に示す。
【図１２】半導体装置２００の製造過程における断面を概略的に示す。
【図１３】半導体装置２００の製造過程における断面を概略的に示す。
【図１４】半導体装置２００の製造過程における断面を概略的に示す。
【図１５】半導体装置２００の製造過程における断面を概略的に示す。
【図１６】半導体装置２００の製造過程における断面を概略的に示す。
【図１７】半導体装置２００の製造過程における断面を概略的に示す。
【図１８】ゲートリーク電流の測定結果を示す。
【図１９】一実施形態であるスイッチ回路を概略的に示す。
【図２０】図１９の回路の挿入損失を測定した結果を示す。
【符号の説明】
【００９９】
１０  半導体装置
１２  半導体基板
１４  電気素子要素
１６  下層保護絶縁膜
１８  上層保護絶縁膜
１００  半導体装置
１０２  ソース電極
１０４  ドレイン電極
１０６  ゲート電極
１０７  ゲート延伸部
１０８  ソース引出配線
１１０  ドレイン引出配線
１１２  ゲートパッド
１１４  ソース配線
１１６  ドレイン配線
１１８  ゲート配線
１２２  支持基板
１２４  バッファ層
１２６  チャンネル層
１２８  スペーサ層
１３０  キャリア供給層
１３２  キャップ層
１３４  絶縁層
１３６  下層保護絶縁膜
１３８  上層保護絶縁膜
１４０  素子分離領域
１４２  コンデンサ下部電極
１４４  コンデンサ絶縁層
１４６  コンデンサ上部電極
２００  半導体装置
２３４  ゲート絶縁層
３００  スイッチ回路
３０２  トランジスタ
３０４  トランジスタ
３０６  トランジスタ
３０８  入力端子
３１０  出力端子
３１２  ＤＣ端子
３１４  ＤＣ端子
３２２  制御端子
３２４  制御端子
３２６  制御端子
【図１】
2010147349.tif 000003
【図２】
2010147349.tif 000004
【図３】
2010147349.tif 000005
【図４】
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【図５】
2010147349.tif 000007
【図６】
2010147349.tif 000008
【図７】
2010147349.tif 000009
【図８】
2010147349.tif 000010
【図９】
2010147349.tif 000011
【図１０】
2010147349.tif 000012
【図１１】
2010147349.tif 000013
【図１２】
2010147349.tif 000014
【図１３】
2010147349.tif 000015
【図１４】
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【図１５】
2010147349.tif 000017
【図１６】
2010147349.tif 000018
【図１７】
2010147349.tif 000019
【図１８】
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【図１９】
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【図２０】
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