(57)【要約】      （修正有）【課題】外部回路との入出力用電極パッドを周辺部に高密度に配設した半導体チップに対する電源供給時のＩＲドロップを抑え、かつ、特性試験にも対応できる半導体チップを提供する。【解決手段】半導体チップ１には半導体基板主面の周辺部に複数の第１の電極パッド２、第１の電極パッド２より内側の領域に少なくとも１個の第２の電極パッド３が配設されている。第１の電極パッド２の配列間には第２の電極パッド３の数以上の間隙部が設けられている。これにより、特性試験時には間隙部を通じてプローブカードとのワイヤ接続を容易に行なうことができ、実装時には、主面に第１の電極パッド２と接続するための第１のボンディングパッド５を、反対面には第２の電極パッド３と接続するための第２のボンディングパッド８が配設された配線基板４を用いることにより、第２の電極パッド３とのワイヤ接続を通じて、回路ブロックに短い配線で電源を供給することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板主面の周辺部に第１の電極パッドが複数配設され、該第１の電極パッドより内側の領域に少なくとも１個の第２の電極パッドが配設された半導体チップにおいて、
該第１の電極パッドは該半導体基板主面の周辺部に所定ピッチでパッド列をなして配設され、該パッド列には上記所定ピッチ以上の距離を離間させた間隙部が設けられ、
該間隙部は該第２の電極パッドの数以上設けられていることを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ関し、特に配線基板に実装された半導体装置に用いる半導体チップに関するものである。
【背景技術】
【０００２】
図８は従来のフェイスダウン実装型の半導体装置の構造を説明する図であり、図８（ａ）は上記半導体装置の模式断面図、図８（ｂ）は半導体チップ上の電極パッドの配置を示す平面図、図８（ｃ）は図８（ａ）において矢印方向から見た配線基板を示す平面図である。
【０００３】
図８（ｂ）に見られるように、半導体チップ３０の周辺部には、多数の電極パッド３１が所定ピッチで列状に配設されている。これらの電極パッド３１は半導体チップ３０の中央部近傍に形成されている回路ブロックとチップ内配線で接続されており、外部回路との信号入出力用及び電源供給用として用いられる。また、図８（ａ）に見られるように、半導体チップ３０と対向する配線基板３２の主面には、半導体チップ３０の電極パッド３１と対応する位置にボンディングパッド３３が設けられており、電極パッド３１はバンプ３４を介してボンディングパッド３３にフリップチップ方式でフェイスダウン接続される。また、配線基板３２の主面と反対側の面には、図８（ｃ）に見られるようにマトリクス状にボールランド３５が形成されている。ボールランド３５は配線基板３２を外部回路に接続する機能を有するものであり、主面に形成されているボンディングパッド３３とは図示しない内部配線を介して接続されている。また、ボールランド３５上には半田ボール３６が形成されており、この半田ボール３６を介して外部回路と接続される。
【０００４】
上述の半導体装置の動作時には外部回路から半導体チップ３０の電極パッド３１を通して中央部に形成されている回路ブロックへ信号の入出力が行われる。また、回路ブロック内の各部は電極パッド３１を通して半導体チップ３０の周辺部から中央部へ向けてメッシュ状に形成されている電源配線から順次電源電流を受け取る。そのため、半導体チップ３０上において周辺部から中央部へ向かうにつれて電源配線上の電圧は次第に低下する。この電圧低下はＩＲドロップと称されるものであり、これにより半導体チップ３０の中央部付近の回路ブロックに規定の電圧が印加されなくなってその動作性能が低下し、あるいは回路ブロックが所定の動作を実行することができなくなる場合が生じる。
【０００５】
半導体装置の高集積化の進展により配線幅はより狭く配線長はより長くなって配線抵抗が増加し、さらに高速化・多信号化は回路の抵抗やインダクタンスなどの受動素子で消費される電源電流の増加をもたらすことになり、ＩＲドロップはますます顕著になる。したがって、半導体装置の集積度や高速性能を犠牲にすることなく、即ち配線幅を広げあるいは電源電流を過度に増大させることなくＩＲドロップを抑えることが要求される。
【０００６】
そこで、半導体チップの周辺部に設けた電極パッドに加えて中央部にはんだバンプ電極を設けてフリップチップ方式で配線基板に実装し、はんだバンプ電極の一部を電源供給用として用いる方法が提案されている(例えば、特許文献１参照)。この方式では、中央部に形成されている回路ブロックに対して直接にあるいは比較的短い電源配線により電源電流を供給することができるのでＩＲドロップが低減され、さらにはんだバンプ電極をＰｂ−ＳｎやＳｎ−Ａｇ等の材料で構成することによりはんだバンプ電極を回路ブロックの上に形成したときに回路ブロックに損傷を与えることなく配線基板との接続を行うことができる。しかし、この方法では、はんだバンプ電極が比較的大きな面積をとるため外部回路との接続のための電極パッドの配置密度を高くすることができず半導体装置の機能が制限される。これを避けるため、周辺部でははんだバンプ電極に代えて後に述べるスタッドバンプ等の配置密度を高くすることのできる電極を用いる必要があり、その場合には材質の異なるバンプ電極が混在することになるためフリップチップ接続条件を最適に設定することが難しく、結果として製造歩留りが低下するという問題が生じる。
【０００７】
また、半導体チップの内部電源を一定に供給するボールグリッドアレイパッケージ(ＢＧＡパッケージ)が提案されている。このＢＧＡパッケージは中央部に多数のボンディングパッドを配置した半導体チップを開口部を有する配線基板に接続したものであり、半導体チップのボンディングパッドが開口部から露出するように半導体チップと配線基板を貼り合わせる。そして、半導体チップのボンディングパッドを開口部を介して配線基板上に設けた電極パッドとボンディングワイヤやビームリードにより電気的に接続するものであり、半導体チップの中央部に設けた多数のボンディングパッドの一部を電源供給用として用いるようにしている(例えば、特許文献２参照)。特許文献１と同様に半導体チップ中央部に形成されている回路ブロックに対して直接あるいは比較的短い電源配線により電流を供給することができるのでＩＲドロップは抑えられる。しかし、このＢＧＡパッケージではボンディングパッドは半導体チップの中央部にのみ配置され周辺部には配置されていないため、外部回路との接続のための電極数を多く取ることができず半導体装置の機能が制限されるという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２７０６４３号公報
【特許文献２】特開２００２−７６１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、外部回路との入出力用電極パッドを周辺部に高密度に配設した半導体チップに対する電源供給時のＩＲドロップを抑えることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体チップは、半導体基板主面の周辺部に第１の電極パッドが複数配設され、該第１の電極パッドより内側の領域に少なくとも１個の第２の電極パッドが配設された半導体チップにおいて、該第１の電極パッドは該半導体基板主面の周辺部に所定ピッチでパッド列をなして配設され、該パッド列には上記所定ピッチ以上の距離を離間させた間隙部が設けられ、該間隙部は該第２の電極パッドの数以上設けられている。
【発明の効果】
【００１１】
本発明の半導体チップは、半導体チップの周辺部に形成された第１の電極パッドをバンプを介してフェイスダウンで配線基板に接続しているため半導体装置の小型化、薄型化が可能であり、それに加えて、第１の電極パッドより内側の領域に配設した第２の電極パッドを配線基板の開口部を介して第２のボンディングパッドとボンディングワイヤにより接続しているので、第２の電極パッドから半導体チップの中央部に形成されている回路ブロックに直接あるいは短い電源配線で電源を供給することができ、ＩＲドロップを従来に比べて小さくすることができる。さらに、第２の電極パッドを複数個設けることにより半導体チップの中央部近傍に形成されている複数個の回路ブロックのそれぞれに異なる電源電圧を独立して供給することが可能となる。
【００１２】
また、第１の電極パッドより内側の領域に第３の電極パッドを配設しボンディングワイヤあるいはチップ内配線により第２の電極パッドと接続しているため、半導体チップの中央部の各回路ブロックに第３の電極パッドを通して最短の電源配線で電源を供給することができる上、第３の電極パッドをボンディングワイヤにより配線基板と接続する必要がなくなるので半導体装置の実装工程における歩留りの低下を防ぐことができる。
【００１３】
また、半導体チップを配線基板にフェイスダウン実装する前には、通常、半導体チップの切り離し前の半導体ウェーハの状態でカンチレバー型のプローブカードを用いて個々の半導体チップの特性試験が行われる。このプローブカードは、プローブの先端が半導体チップの周辺部に配置されている電極パッドと同一の配置となるよう列状に配置されており、特性試験に際しては全ての電極パッドに適切な荷重を印加して同時にプローブに当接させるようにしており、極めて効率的に特性試験を行うことができる。
【００１４】
しかし、上述した第２及び第３の電極パッドが配設された半導体チップでは第２及び第３の電極パッドが第１の電極パッドより内側の領域に設けられているため、第１の電極パッドの配置ピッチが微細になったとき、上述したカンチレバー型プローブカードにおいて第２及び第３の電極パッド用プローブを第１の電極パッド用プローブと並べて列状に配置させることが難しくなり、結果としてカンチレバー型のプローブカードを用いることができなくなる。プローブの先端を面状に配設したいわゆる垂直型のプローブカードを用い、これにより第２及び第３の電極パッドと第１の電極パッドに同時にプローブを当接させる方法が考えられるが、垂直型のプローブカードは、一般にカンチレバー型のプローブカードに比べて適切な荷重印加が難しいため電極パッドとプローブの接触不良が生じ易く、また、カンチレバー型のプローブカードに比べて高価であり特性試験のコストにも問題が生じる。
【００１５】
そこで、本発明では、半導体基板主面の周辺部に所定ピッチでパッド列をなして配設されている第１の電極パッドからなるパッド列に、上記所定ピッチ以上の距離を離間させた間隙部を設ける。そして、間隙部は第２の電極パッド及び第３の電極パッドが配設されているときには第３の電極パッドを合わせた数以上設けるようにする。これにより第１の電極パッドの配置ピッチが微細になったときにも、カンチレバー型プローブカードにおける第２及び第３の電極パッド用プローブを第１の電極パッド用プローブと並べて列状に配置させることが容易となり、半導体チップの特性試験に従来どおりカンチレバー型プローブカードを用いることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】（ａ）、（ｂ）、（ｃ）本発明の実施例に係る半導体装置の構成（その１）を説明する図である。
【図２】（ａ）、（ｂ）本発明の実施例に係る半導体装置の構成（その２）を説明する図である。
【図３】（ａ）、（ｂ）本発明の実施例に係る半導体装置の構成（その３）を説明する図である。
【図４】（ａ）、（ｂ）、（ｃ）、（ｄ）本発明の実施例に係る半導体装置の製造方法を説明する工程断面図である。
【図５】（ａ）、（ｂ）、（ｃ） 本発明の実施例に係る半導体装置の構成（その４）を説明する図である。
【図６】カンチレバー型プローブカードを示す断面図である。
【図７】カンチレバー型プローブカードを用いた半導体チップの端子試験を説明する平面図である。
【図８】従来例に係る半導体装置の構成を説明する図である。
【発明を実施するための形態】
【００１７】
半導体チップの周辺部に配設した入出力用電極パッドの配置ピッチを大きくすることなく半導体装置に対する電源供給時のＩＲドロップを抑えるとともに、この半導体装置に用いられる半導体チップの特性試験を低コストで効率的に行うことを可能にする構造を実現した。
【００１８】
（実施例１）
図１は本発明に係る半導体装置の構造を説明する図であり、図１（ａ）は上記半導体装置の模式断面図、図１（ｂ）は半導体チップ上の電極パッドの配置を示す平面図、図１（ｃ）は図１（ａ）において矢印方向から見た配線基板を示す平面図である。
【００１９】
図１（ｂ）に見られるように、半導体チップ１の周辺部には外部回路に対する信号入出力用の第１の電極パッド２が所定ピッチで多数列状に配設され、また、第１の電極パッド２が配設された位置より内側の領域に第２の電極パッド３が配設されている。第１の電極パッド２は半導体チップ１の中央部近傍に形成されている回路ブロックとはチップ内配線で接続されており、第２の電極パッド３は半導体チップ１内にメッシュ状に形成された電源配線層に接続されている。
【００２０】
なお、第１の電極パッド２の多くは外部回路との信号入出力用として用いられるが、その一部は半導体チップ１の周辺部に比較的近い位置に形成されている回路ブロックへの電源供給用として用いてもよい。また、第２の電極パッド３は半導体チップ１上で回路ブロックが形成されていない位置に設けることが望ましい。
【００２１】
半導体チップ１と対向する配線基板４の主面には、図１（ａ）に見られるように、半導体チップ１の第１の電極パッド２と対応する位置に第１のボンディングパッド５が設けられており、第１の電極パッド２はバンプ６を介して第１のボンディングパッド５にフリップチップ方式でフェイスダウン接続される。
【００２２】
第１の電極パッド２上のバンプ６としてはスタッドバンプを用いることが望ましい。スタッドバンプはボンディングワイヤの一端を第１の電極パッド２にボンディングし、この状態でボンディングワイヤの他端を引き上げながら切断することにより形成されるものであり、バンプ面積をボンディングワイヤ径の２倍程度以下に抑えることができるので第１の電極パッド２の配置密度を高くすることができる。
【００２３】
図１（ｂ）、（ｃ）に見られるように、配線基板４はその中央部に開口部７が設けられており、開口部７の位置と大きさは半導体チップ１を配線基板４にフェイスダウン接続したとき開口部７から半導体チップ１上の第２の電極パッド３が露出するように決められる。また、図１（ｃ）に見られるように、配線基板４の主面と反対側の面には第２のボンディングパッド８とボールランド９が形成されている。第２のボンディングパッド８は開口部７の近傍に配設されており、また、ボールランド９は開口部７と第２のボンディングパッド８が形成されている領域を除き配線基板４にマトリクス状に配置される。ボールランド９は外部回路と配線基板４を接続する機能を有し、配線基板４の主面に形成されている第１のボンディングパッド５及びその反対面に形成されている第２のボンディングパッド８とは図示しない内部配線を介して接続されている。ボールランド９上には半田ボール１１が形成されており、この半田ボール１１を介して外部回路と接続される。そして、図１（ａ）に見られるように半導体チップ１の第２の電極パッド３は開口部７を介してボンディングワイヤ１０により第２のボンディングパッド８に接続される。
【００２４】
以上のように、第２の電極パッド３は半導体チップ１の中央部近傍に形成されているので、半導体チップ１の周辺部に配設された第１の電極パッド２から電源を供給する従来の方法に比べて、直接あるいは短い電源配線で回路ブロックへ電源を供給することができ、効果的にＩＲドロップを抑えることができる。半導体チップ１上の第２の電極パッド３の数とその配置位置は半導体チップ１上の回路ブロックの数や配置位置に応じて決められ、また、配線基板４上での第２のボンディングパッド８と開口部７の配置もそれに応じて以下の例に示すように決められる。
【００２５】
図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）は上記実施例の変形例を説明する図であり、図２（ａ）、図３（ａ）は半導体チップ上の電極パッドの配置を示す平面図、図２（ｂ）、図３（ｂ）は半導体チップと対向する配線基板の平面図であり、それぞれ図１（ｂ）、（ｃ）に対応する。
【００２６】
図２（ａ）、図３（ａ）に見られるように、半導体チップ１の周辺部からその内側領域にかけて第２の電極パッド３を分散して複数個設ける。そして、これら第２の電極パッド３をグループ化し、配線基板４上には各グループに対応して複数の開口部７及び第２の電極パッド３と接続するための第２のボンディングパッド８を設ける。上記構成によれば、半導体チップ１上に分散配置されている回路ブロックのそれぞれに最短の電源配線で異なる電源電圧を供給することが可能となり、異種電源を混載したシステムＬＳＩ等に対する電源供給の際のＩＲドロップを最小限に抑える上で効果的である。
【００２７】
なお、図２（ａ）、図３（ａ）に示した第１の電極パッド２の配置は図１（ｂ）に示した配置図と比較すると、所定ピッチhで配置されている第１の電極パッド２の一部が欠け間隙部３７が形成された構成となっているが、その理由については後述する。
【００２８】
次に、図４（ａ）、（ｂ）、（ｃ）、（ｄ）は図１に示した半導体装置の製造方法を説明する工程断面図である。まず、図４（ａ）に示したように、半導体チップ１と配線基板４の主面を対向させて配置する。半導体チップ１の主面上の周辺部には信号入出力用の第１の電極パッド２が配設され中央部には電源用の第２の電極パッド３が配設されている。第２の電極パッド３は回路ブロックが形成されていない領域に配設することが望ましい。
【００２９】
半導体チップ１と対向する配線基板４の中央付近には開口部７が設けられ、また、第１の電極パッド２と対向する位置に第１のボンディングパッド５、その反対面には第２のボンディングパッド８及び外部回路と接続するためのボールランド９が形成されている。そして、配線基板４の開口部７近傍を除く主面上に熱硬化性樹脂１２を滴下し半導体チップ１と配線基板４をフリップチップ方式で接続する。これは、第１の電極パッド２と第１のボンディングパッド５をバンプ６を介して当接させ、この状態で半導体チップ１に上から荷重を加え必要に応じて加熱しあるいは加熱に加えて超音波を印加することにより行われる。さらに、接続後に再加熱することにより熱硬化性樹脂１２を硬化させる。バンプ６としてボンディングワイヤを利用したスタッドバンプを用いる。
【００３０】
熱硬化性樹脂１２としては耐熱性、絶縁性に優れるエポキシ樹脂、フェノール樹脂、シアネート樹脂等が無機フィラーと混合して用いられる。さらに、必要に応じてカップリング剤や分散剤を添加する。
【００３１】
図４（ｂ）は以上の工程により半導体チップ１を配線基板４にフェイスダウン接続した状態を示したものである。同図に見られるように、半導体チップ１の主面上の第２の電極パッド３は配線基板４の開口部７を通して外部へ露出されていることがわかる。
【００３２】
次いで、図４（ｃ）に示したように、半導体チップ１の第２の電極パッド３を配線基板４の開口部７を介して第２のボンディングパッド８にボンディングワイヤ１０により接続する。前述のように第１の電極パッド２の配置密度を高くするためにはバンプ６を形成するのに用いられるボンディングワイヤの径を小さくする必要があるが、ボンディングワイヤ１０に対してはこのような制限がなく、逆にボンディングワイヤ１０の径を大きくすることにより配線抵抗を低減することができる。これによりボンディングワイヤ１０を通して第２の電極パッド３から半導体チップ１の回路ブロックへ供給される電源電流のＩＲドロップをより効果的に抑えることが可能となる。
【００３３】
次いで、図４（ｄ）に示したように、開口部７から熱硬化性樹脂１３を注入し、これにより半導体チップ１の表面、第２の電極パッド３及びボンディングワイヤ１０を保護する。ここで用いる熱硬化性樹脂１３は必要に応じて最初に用いた熱硬化性樹脂１２とは異なるものを用いてもよい。さらに、ボールランド９上に外部回路との接続のための半田ボール１１を形成する。
【００３４】
上記工程では半導体チップと配線基板をフリップチップ方式で接続する段階で熱硬化性樹脂を用いたが、この段階では熱硬化性樹脂を用いずに半導体チップと配線基板を接続し、半導体チップの第２の電極パッドと第２のボンディングパッドをボンディングワイヤにより接続した後で開口部から半導体チップと回路基板の間の間隙に熱硬化性樹脂を注入するようにしてもよい。あるいは、トランスファーモールドによる樹脂封止を用いることもできる。
【００３５】
（実施例２）
次に、図５（ａ）、（ｂ）（ｃ）は本発明の他の実施例を説明する図である。図５（ａ）は上記半導体装置の模式断面図、図５（ｂ）は半導体チップ上の電極パッドの配置を示す平面図、図５（ｃ）は図５（ａ）において矢印方向から見た配線基板４を示す平面図であり、それぞれ図１（ａ）、（ｂ）（ｃ）と対応し同一のものには同一番号を付してある。
【００３６】
実施例１と同様に、半導体チップ１の周辺部には外部回路との信号入出力に用いられる第１の電極パッド２が多数列状に配設されており、これらの第１の電極パッド２は半導体チップ１の中央部に形成されている回路ブロックとチップ内配線で接続されている。また、第１の電極パッド２が配設された位置より内側の領域に電源供給のための第２の電極パッド３が設けられている。配線基板４の中央部には開口部７が設けられ、開口部７の近傍に第２のボンディングパッド８が配設されている。そして、図５（ａ）に見られるように、第２の電極パッド３はボンディングワイヤ１０により第２のボンディングパッド８に接続される。
【００３７】
半導体チップ１上に形成された複数の回路ブロックの各々に対応して第２の電極パッド３を設けるようにすれば各回路ブロックに最短の電源配線で電源を供給することが可能となるが、この方法では複数の第２の電極パッド３をそれぞれ第２のボンディングパッド８に接続するためのボンディングワイヤ数がそれに応じて増えることになる。このワイヤボンディング工程は段差のある面の間で行うため、同一面間で行う通常のワイヤボンディング工程に比べて製造歩留まりの点で問題がある。
【００３８】
そこで、本実施例では、第１の電極パッド２が配設された位置より内側の領域に第２の電極パッドに加えて第３の電極パッド１４を配設する。第２の電極パッド３がボンディングワイヤ１０により配線基板４上の第２のボンディングパッド８に接続されているのに対し、第３の電極パッド１４は、図５（ａ）に見られるように、同じ半導体チップ１上の第２の電極パッド３にボンディングワイヤ１５により接続する。あるいはボンディングワイヤ１５に代えてチップ内配線により第２の電極パッド３に接続する構成としてもよい。
【００３９】
上記構成によれば、複数個設けた第３の電極パッド１４から各回路ブロックに最短の電源配線で電源を供給することが可能となる上、段差のある面の間で行うワイヤボンディング工程数が最小限に抑えられ製造歩留まりの低下を防ぐことができる。
【００４０】
（実施例３）
上述した第２の電極パッドあるいは第３の電極パッドが配設された半導体チップに対しては配線基板に実装する前に電気的導通の確認及び機能確認等のため特性試験を行わねばならない。この特性試験に際しては、半導体チップに配設されている電極パッドへのプローブの接触が良好で且つ安価なカンチレバー型プローブカードが用いられる。図６はカンチレバー型プローブカードを示す断面図である。同図に見られるように，プローブカード２０は半導体ウェーハ上に形成されている切り離し前の半導体チップ２１の各電極パッド２２に接触させるプローブ２３とそのプローブ２３を半導体テスターに接続するためのインターフェイス回路が形成されているカード基板２４から成っており、図８に示した従来型の半導体チップ３０の周辺の電極パッド３１と同一の配置となるように略放射状に半導体チップ３０を取り囲むよう列状にプローブが配設された構造を有している。したがって、このプローブカード２０を従来型の半導体チップ３０に対向して配置したとき、半導体チップ３０上の全ての電極パッド３１に同時にプローブを当接させることが可能となる。
【００４１】
しかし、本発明に係る半導体装置に用いられる半導体チップでは、第２及び第３の電極パッドが第１の電極パッドより内側に配置されているため、第１の電極パッドの配置ピッチが微細になったとき、上述したカンチレバー型プローブカードにおいて第２及び第３の電極パッド用プローブを第１の電極パッド用プローブと並べて列状に配置させることが難しくなり、結果としてカンチレバー型のプローブカードを用いることができなくなるという問題がある。
【００４２】
そこで、本発明では、図２（ａ）、図３（ａ）及び図５（ｂ）にその例を示したように、半導体基板１主面の周辺部に所定ピッチｈで配設されている第１の電極パッド２からなるパッド列に、上記所定ピッチｈ以上の距離を離間させた間隙部３７を設ける。そして、間隙部３７は第２の電極パッド３及び第３の電極パッド１４が配設されているときには第３の電極パッド１４を合わせた数以上設けるようにする。これにより第１の電極パッド２の配置ピッチが微細になったときにも、図７に見られるように、カンチレバー型プローブカードにおける第２及び第３の電極パッド用プローブ２３ａを第１の電極パッド用プローブ２３と並べて列状に配置させることが容易となり、半導体チップの特性試験に従来どおりカンチレバー型プローブカードを用いることが可能となる。
【産業上の利用可能性】
【００４３】
半導体チップに供給する電源のＩＲドロップを抑えることができ、さらにこの半導体チップに対する端子試験のコストを低減することができるので半導体装置の高集積・高速化及び低コスト化に有効である。
【符号の説明】
【００４４】
１、２１、３０  半導体チップ
２  第１の電極パッド
３  第２の電極パッド
４、３２  配線基板
５  第１のボンディングパッド
６、３４  バンプ
７  開口部
８  第２のボンディングパッド
９、３５  ボールランド
１０、１５  ボンディングワイヤ
１１、３６  半田ボール
１２、１３、１６、３８  熱硬化性樹脂
１４  第３の電極パッド
２０  プローブカード
２２、３１  電極パッド
２３  プローブ
２４  カード基板
２５  カード基板開口部
２６  プローブ固定台座
３３  ボンディングパッド
３７  間隙部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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