(57)【要約】【課題】機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路を提供する。【解決手段】基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、複数種クロック信号生成部から受信する複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、多重クロック信号および基準クロック信号を出力する多重クロック信号生成部と、を有する。【選択図】図１
2010147990.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、
前記複数種クロック信号生成部から受信する前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、該多重クロック信号および前記基準クロック信号を出力する多重クロック信号生成部と、
を有するクロック分配回路。
【請求項２】
前記同期信号は固定論理のビット列を含み、前記多重クロック信号は該固定論理のビット列が現れないパターンである、請求項１記載のクロック分配回路。
【請求項３】
前記多重クロック信号生成部は、
１または０の同じ論理が３ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を順に１ビットおきに設定し、該複数種のクロック信号の論理間のビットには前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項２記載のクロック分配回路。
【請求項４】
前記多重クロック信号生成部は、
１または０の同じ論理が３ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する２ビット毎のそれぞれのビットに順に設定し、該複数種のクロック信号の論理が設定される２ビットと次に連続する２ビットの間に前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項２記載のクロック分配回路。
【請求項５】
前記多重クロック信号生成部は、
１の論理が３ビット以上連続する第１の固定論理列と０の論理が３ビット以上連続する第２の固定論理列とが１列につながった固定論理パターンを含み、該固定論理パターンの前後のビットのうち、該第１の固定論理列に隣接するビットに０の論理を設定し、該第２の固定論理列に隣接するビットに１の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する２ビットの組に順に対応させ、該組毎に対応するクロック信号の論理について正論理と負論理のそれぞれを設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項２記載のクロック分配回路。
【請求項６】
請求項１から５のいずれか１項記載のクロック分配回路を含むクロックモジュールと、
前記基準クロック信号および前記多重クロック信号を受信すると、前記複数種のクロック信号が多重化されたパターンの周期を該多重クロック信号で前記同期信号を用いて識別し、該複数種のクロック信号を分離する多重クロック分離回路を含む機能モジュールと、
を有する機能モジュール装置。
【請求項７】
前記多重クロック分離回路は、
前記多重クロック信号を受信すると、該多重クロック信号の前または後から前記同期信号のビット数に対応するビット列の情報である第１のビット列情報と該多重クロック信号から該第１のビット列情報を除いたビット列の情報である第２のビット列情報とを出力するシフトレジスタと、
前記シフトレジスタから受信する前記第１のビット列情報が前記同期信号と一致するか否かを調べ、それらが一致すると、同期信号を検出したことを通知するための検出信号を出力する照合回路と、
前記検出信号を前記照合回路から受信するとき、前記シフトレジスタから受信する前記第２のビット列情報を記憶するラッチ回路と、を有する請求項６記載の機能モジュール装置。
【請求項８】
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成し、
前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入した多重クロック信号を生成し、
前記多重クロック信号および前記基準クロック信号を出力する、クロック分配方法。
【請求項９】
前記同期信号は固定論理のビット列を含み、前記多重クロック信号は該固定論理のビット列が現れないパターンである、請求項８記載のクロック分配方法。
【請求項１０】
前記多重クロック信号を生成する際、
１または０の同じ論理が３ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を順に１ビットおきに設定し、該複数種のクロック信号の論理間のビットには前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項９記載のクロック分配方法。
【請求項１１】
前記多重クロック信号を生成する際、
１または０の同じ論理が３ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する２ビット毎のそれぞれのビットに順に設定し、該複数種のクロック信号の論理が設定される２ビットと次に連続する２ビットの間に前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項９記載のクロック分配方法。
【請求項１２】
前記多重クロック信号を生成する際、
１の論理が３ビット以上連続する第１の固定論理列と０の論理が３ビット以上連続する第２の固定論理列とが１列につながった固定論理パターンを含み、該固定論理パターンの前後のビットのうち、該第１の固定論理列に隣接するビットに０の論理を設定し、該第２の固定論理列に隣接するビットに１の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する２ビットの組に順に対応させ、該組毎に対応するクロック信号の論理について正論理と負論理のそれぞれを設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項９記載のクロック分配方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック分配回路、機能モジュール装置およびクロック分配方法に関する。
【背景技術】
【０００２】
クロック信号の分配方法の一例を説明する。図８はクロック信号の分配方法の一例を説明するための図である。
【０００３】
図８に示す機能モジュール装置は、クロック信号を出力するクロックモジュール５０１と、クロックモジュール５０１から受信するクロック信号にしたがってそれぞれ所定の機能の処理を実行する複数の機能モジュール５１０ａ〜５１０ｃとを有する。
【０００４】
クロックモジュール５０１は、７種のクロック信号を伝送するためのバス５０３、５０４、５０５ａ〜５０５ｃを介して複数の機能モジュール５１０ａ〜５１０ｃと接続されている。バス５０３、５０４、５０５ａ〜５０５ｃのそれぞれは、クロック信号の種類の数にしたがって７本の信号線からなる。このような構成では、機能モジュールの数が多くなるほど、クロック信号を伝送するための信号線の分岐が多くなり、かつ、信号線が長くなるので、波形歪が起き、深刻な問題となる場合があった。
【０００５】
図９はクロック信号の分配方法として他の方法の例を説明するための図であり、図８に示す構成における問題を解決する方法に関する。図９に示すように、クロックモジュール６０１から機能モジュール６１０ａ〜６１０ｃのそれぞれに７本のクロック信号線６０５ａ〜６０５ｃが放射状に配線されている。
【０００６】
しかし、機能モジュール６１０ａ〜６１０ｃの数が多くなると、クロックモジュール６０１から伸びるクロック信号線の数が膨大になり、クロックモジュール６０１の端子数が膨大になってしまうという問題があった。また、クロックモジュール６０１から各機能モジュールへの配線が複雑になり、配線をレイアウトするのが困難になる場合があった。
【０００７】
図１０はクロック信号の分配方法として図８および図９に示した方法のいずれとも異なる方法の一例を説明するための図である。図１０に示す方法は、複数種のクロック信号を多重してクロック信号線の数を削減するものである（特許文献１参照）。
【０００８】
図１０に示すように、クロックモジュール７０１は、機能モジュール７１０ａ〜７１０ｃのそれぞれと、基準クロック信号線７０２、多重クロック信号線７０３および同期信号線７０４を介して接続されている。基準クロック信号線７０２は、複数種のクロック信号の基準となるクロック信号を伝送するための配線である。多重クロック信号線７０３は、複数種のクロック信号を多重した多重クロック信号を伝送するための配線である。同期信号線７０４は、同期信号を伝送するための配線である。同期信号は、多重クロック信号を機能モジュール側で分離するために、多重された部分の始めまたは終わりを見つけるための印となるものである。この構成であれば、クロックモジュール６０１と機能モジュールを結ぶ信号線は３本となる。
【０００９】
図１１は図１０に示したクロックモジュールの出力波形を示すタイミングチャートである。タイミングチャートにおいて、基準クロック１１２は基準クロック信号を意味する。タイミング番号１１１は基準クロック信号に対して基準時からの番号を示し、図１１では、１６クロックを１周期とし、０番から１５番までを示す。
【００１０】
多重クロック１１３は多重クロック信号を意味する。図１１に示す多重クロック１１３は、基準クロック１１２に同期して１６種類のクロックを時分割にて多重したものである。多重されたクロック信号は、タイミング番号１１１の順番に多重クロック番号１１４として０番から１５番までの１６種類のクロック信号に区分される。多重クロック番号１１４は、クロック信号の種類を識別するための番号となる。同期信号１１５は、多重クロック番号１１４が０番の位置に、１の論理が設定されている。
【００１１】
機能モジュール７１０ａ〜７１０ｃは、クロックモジュール７０１から多重クロック１１３を受信したとき、タイミング番号１１１の０番の位置を確定する必要がある。そのため、クロックモジュール７０１から機能モジュール７１０ａ〜７１０ｃのそれぞれに、図１１に示すような同期信号１１５を送る必要があった。
【特許文献１】特開平０６−９６０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図８または図９で説明した方法で、クロックモジュールから複数の機能モジュールに複数種のクロック信号を分配する場合、クロックモジュールと機能モジュール間の配線は、クロック信号の種類に対応する本数が必要で、かつ、機能モジュールの数分必要となり、装置全体で配線数が膨大になるという問題があった。
【００１３】
特許文献１に開示された方法では、図８および図９の方法に比べて、信号線の数は少なくなるが、装置としては「（機能モジュールの数）×３本」で算出される数の信号線が必要となり、機能モジュールの数が多くなると、さらに配線数を減らす必要がある。
【００１４】
本発明は上述したような技術が有する問題点を解決するためになされたものであり、機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路、機能モジュール装置およびクロック信号分配方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明のクロック分配回路は、
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、
前記複数種クロック信号生成部から受信する前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、該多重クロック信号および前記基準クロック信号を出力する多重クロック信号生成部と、
を有する構成である。
【００１６】
また、本発明の機能モジュール装置は、
上記本発明のクロック分配回路を含むクロックモジュールと、
前記基準クロック信号および前記多重クロック信号を受信すると、前記複数種のクロック信号が多重化されたパターンの周期を該多重クロック信号で前記同期信号を用いて識別し、該複数種のクロック信号を分離する多重クロック分離回路を含む機能モジュールと、
を有する構成である。
【００１７】
さらに、本発明のクロック分配方法は、
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成し、
前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入した多重クロック信号を生成し、
前記多重クロック信号および前記基準クロック信号を出力するものである。
【発明の効果】
【００１８】
本発明では、クロック分配回路から機能モジュールへの同期信号を伝送するための信号線を不要にしたので、クロック分配回路と機能モジュールとを接続する信号線の数を削減できる。
【発明を実施するための最良の形態】
【００１９】
本実施形態のクロック分配回路を有するクロックモジュールについて説明する。
【００２０】
図１は本実施形態の機能モジュール装置の一構成例を示すブロック図である。図１に示すように、本実施形態の機能モジュール装置は、クロックモジュール２０１と、複数の機能モジュール２１０ａ〜２１０ｃとを有する。クロックモジュール２０１は、機能モジュール２１０ａ〜２１０ｃのそれぞれと、基準クロック信号線２０３および多重クロック信号線２０４で接続されている。なお、本実施形態では、機能モジュールが３つの場合で説明するが、１つまたは２つであってもよく、４つ以上あってもよい。
【００２１】
次に、図１に示すクロックモジュール２０１に含まれるクロック分配回路の構成を説明する。図２は本実施形態のクロック分配回路の一構成例を示すブロック図である。
【００２２】
図２に示すように、クロック分配回路２０５は、基準クロック信号に基づいてｎ（ｎは２以上の整数）の周期のクロック信号を生成するｎ種クロック信号生成部２０６と、ｎ種クロック信号生成部２０６で生成されたｎ種のクロック信号を多重化する多重クロック信号生成部２０７とを有する。ｎ種クロック信号生成部２０６と多重クロック信号生成部２０７とはクロック信号の種類に対応してｎ本の信号線で接続されている。ｎ種クロック信号生成部２０６は、本発明の複数種クロック信号生成部に相当する。
【００２３】
ｎ種クロック信号生成部２０６には、特許文献１に開示された方法を用いて、異なるｎ種類の周期が設定されている。ｎ種類の周期の設定は、少なくともクロック分配回路２０５をＦＰＧA（Field Programmable Gate Array）で作製することで、製品出荷後にユーザ側で行うことが可能となる。
【００２４】
多重クロック信号生成部２０７は、基準クロック信号が入力され、ｎ種のクロック信号がｎ種クロック信号生成部２０６から入力されると、ｎ種のクロック信号を多重化してその前または後に同期信号を挿入した多重クロック信号を生成する。同期信号の挿入は多重化したｎ種のクロック信号の１周期毎に行う。そして、生成した多重クロック信号と基準クロック信号のそれぞれを多重クロック信号線２０４および基準クロック信号線２０３のそれぞれを介して、機能モジュール２１０ａ〜２１０ｃのそれぞれに送信する。
【００２５】
また、多重クロック信号生成部２０７は、挿入する同期信号に１または０に固定した論理のビット列を含み、その固定論理を、ｎ種のクロック信号を多重化したビット列の論理パターンである多重パターンに現れないビット列に設定している。
【００２６】
なお、本実施形態では、基準クロック信号が外部からクロックモジュール２０１に入力される構成を示しているが、水晶発振器（不図示）をクロックモジュール２０１に設け、基準クロック信号を自モジュール内で生成してもよい。
【００２７】
次に、本実施形態のクロック分配回路２０５によるクロック信号分配方法を説明する。図３は本実施形態のクロック信号分配方法の手順を示すフローチャートである。
【００２８】
ｎ種クロック信号生成部２０６は、基準クロック信号に基づいてｎ種のクロック信号を生成して出力する（ステップ１００１）。多重クロック信号生成部２０７は、ｎ種クロック信号生成部２０６からｎ種のクロック信号を受信すると、ｎ種のクロック信号の論理をシリアル信号に多重化したパターンを生成し、そのパターンの前または後に同期信号を挿入した多重クロック信号を生成する（ステップ１００２）。そして、多重クロック信号と基準クロック信号を機能モジュール２１０ａ〜２１０ｃのそれぞれに出力する（ステップ１００３）。
【００２９】
本実施形態では、多重クロック信号に同期信号も含めているので、クロックモジュールおよび機能モジュール間の接続配線を基準クロック信号線と多重クロック信号線の２本の信号線にすることができ、同期信号のための配線を設ける必要がない。
【００３０】
また、同期信号は多重クロック信号の多重パターンには現れないパターンなので、多重クロック信号からの同期信号の検出を、容易に、かつ、確実に行うことができる。
【実施例１】
【００３１】
本実施例のクロック信号分配方法を説明する。図４は本実施例のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。図４に示すタイミングチャートでは、１６ビットの第１の周期を「周期１」と表記し、第２の周期を「周期２」と表記し、第３の周期を「周期３」と表記している。なお、以下において、タイミングチャートに使用されている用語の意味は、図１１で説明したものと同様であり、その詳細な説明を省略し、異なる部分について説明を補充するものとする。
【００３２】
図４を参照すると、本実施例のクロック多重の波形が示されている。ここでは、多重クロック番号１０４で示される０番、１番、２番、３番、４番および５番の６種類のクロック信号を多重している。そのため、本実施例では、ｎは６となる。多重化された６種のクロック信号のそれぞれのビット間に論理１のビットが挿入されている。そのため、多重クロック１０３の多重パターンには、多重化対象のクロック信号の論理とは無関係に、２ビット毎に論理１の１ビットが設定されていることとなる。
【００３３】
図３に示したステップ１００２で、多重クロック信号生成部２０７は、図４に示すように、多重クロック番号１０４が０番のクロック信号の論理を設定し、その後に論理１を１ビット挿入し、続いて、多重クロック番号１０４が１番のクロック信号の論理を設定し、その後に論理１を１ビット挿入する。これを、多重クロック番号１０４が５番のクロック信号まで繰り返し、その後に同期信号１０５を設定する。
【００３４】
同期信号１０５は、論理０が３ビット連続した固定論理のビット列のパターンの前後にそれぞれ１ビットの論理１が設定されたものである。そのため、同期信号１０５は５ビットの論理１０００１となる。この５ビットの論理１０００１は、多重化対象の６種類のクロック信号のパターンがいかなる場合でも、多重パターンに絶対に現れないので、機能モジュール側では同期信号１０５を容易に、かつ、確実に検出できる。
【００３５】
次に、図１に示した機能モジュール２１０ａ〜２１０ｃによる多重クロック信号の分離方法を説明する。図５は機能モジュールに含まれる多重クロック分離回路の一構成例を示すブロック図である。なお、機能モジュール２１０ａ〜２１０ｃの構成および動作はそれぞれ同様であるため、ここでは機能モジュール２１０ａの場合で説明する。
【００３６】
図５に示す多重クロック分離回路３１０は、基準クロック１０２および多重クロック１０３が入力されるシフトレジスタ３０１と、多重クロック信号の同期信号を検出するための照合回路３０３と、照合回路３０３の同期信号検出時に多重クロック信号をｎ種のクロック信号に分離するラッチ回路３０２とを有する。シフトレジスタ３０１は、多重クロック信号が１６ビット周期のシリアル信号なので、１６ビット対応のものである。照合回路３０３には、同期信号のビット列の論理の情報が予め記録されている。以下に、動作を簡単に説明する。
【００３７】
図５を参照すると、シフトレジスタ３０１は、多重クロック１０３を基準クロック１０２にしたがって１６ビット分取り込む。シフトレジスタ３０１に取り込まれた１６ビットのうち最後に取り込まれた５ビットは、照合回路３０３にて論理１０００１と比較される。比較の結果、それらが一致するタイミングで、シフトレジスタ３０１のＱ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１３およびＱ１５の出力がラッチ回路３０２でラッチされる。
【００３８】
ラッチ回路３０２の６本の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４およびＱ５のそれぞれが、多重クロック番号の５番、４番、３番、２番、１番および０番のそれぞれのクロック信号となって分離される。このようにして、多重クロック信号の分離回路を簡単な回路で構成することができ、かつ、多重クロック信号を確実に分離することができる。
【００３９】
続いて、図４に示したタイムチャートを参照し、多重クロック番号１０４が０番のクロック信号を一例として、機能モジュール２１０ａによる信号分離方法をより詳細に説明する。
【００４０】
照合回路３０３が多重クロック１０３において連続するシリアル信号にビット列１０００１のパターンを検出すると、同期信号を検出したことを通知するための検出信号をラッチ回路３０２に送信する。ラッチ回路３０２が検出信号を受け取ると、機能モジュール２１０ａは、この５ビットを同期信号１０５とし、同期信号１０５をタイミング番号１０１における１１番〜１５番として、その情報に基づいて、タイミング番号１０１の０番から１５番の位置を確定する。確定されたタイミング番号１０１の周期１の多重クロック番号１０４の０番のビットにおいて、多重クロック１０３の論理が１になっているので、分離された、多重クロック番号１０４が０番のクロック信号（以下では、「分離されたクロック０番」と称する）１０６の論理を１として、次の周期２の多重クロック番号１０４の０番のクロック信号を受け取るまで、１の論理を保持する。
【００４１】
機能モジュール２１０ａは、周期２の多重クロック信号を受け取ると、多重クロック番号１０４の０番における多重クロック１０３の論理が０なので、分離されたクロック０番１０６の論理は０に変化する。さらに、周期３において多重クロック番号１０４の０番のクロック信号は多重クロック１０３の論理が０なので、分離されたクロック０番１０６の論理は０のままになる。多重クロック番号１０４が１番、２番、３番、４番および５番のそれぞれクロック信号についても、０番と同様に分離する。
【００４２】
分離されたクロック信号の変化位置はそれぞれの多重クロック番号１０４の０番、１番、２番、３番、４番および５番のそれぞれの位置になるので、ずれが生じることになる。このずれを補正するため、分離されたクロック信号をタイミング番号１０１の１５番の位置で叩き直すことで、多重クロック番号１０４の０番、１番、２番、３番、４番および５番のそれぞれにおいて分離されたクロック信号の変化位置をそろえることができる。これにより、６種のクロック信号のそれぞれについて、発信元のクロックモジュール２０１と発信先の機能モジュール２１０ａとの間でタイミングを一致させることができる。
【実施例２】
【００４３】
本実施例は、多重化対象のクロック信号の種類を６から８に増やしたものである。
【００４４】
図６は本実施例のクロック信号分配方法によるクロック信号のタイミングチャートである。
【００４５】
図６に示すように、同期信号４１５は、実施例１の同期信号１０５と同様に、論理０が３ビット連続した固定論理のビット列のパターンの前後にそれぞれ１ビットの論理１が設定されている。また、本実施例では、多重化対象のクロック信号を連続する２ビットに設定し、多重化対象のクロック信号の間には論理１の１ビットを挿入している。
【００４６】
図３に示したステップ１００２で、多重クロック信号生成部２０７は、図６に示すように、多重クロック番号４１４が０番と１番のそれぞれのクロック信号の論理を、連続する２ビットのそれぞれに順に設定すると、次の１ビットには論理１のビットを設定する。このことを、多重クロック番号４１４が７番にまるまで繰り返して多重パターンを設定する。
【００４７】
同期信号４１５は連続３ビットの論理０を含んでいるので、多重クロック４１３の多重クロック番号を２ビットずつ連続して当てはめることが可能となり、多重化するクロック信号の種類を８種類にすることができる。
【００４８】
なお、実施例１および実施例２の同期信号では、同じ論理が連続するビット数を３としたが、多重化対象のクロック信号の種類が６よりも少なければ、４以上であってもよい。また、連続する３ビットの論理を０とし、その前後の論理を１としたが、連続する３ビットの論理を１とし、その前後の論理を０としてもよい。この場合、多重化対象のクロック信号の間に挿入するビットの論理を０とすればよい。
【実施例３】
【００４９】
本実施例は、多重クロック信号の信号レベルの規格がＬＶＤＳ（Low Voltage Differential Signaling）の場合である。
【００５０】
クロック信号を機能モジュールに分配するための構成として、クロック遅延の最小化、および波形歪の最小化を図るため、信号レベルにＬＶＤＳを適用する場合がある。それぞれ別の基板に設けられたクロックモジュールと機能モジュールモジュールとの間でクロック分配のための配線がなされていると、信号レベルにＬＶＤＳを適用する場合、モジュール間の接続は、モジュール間の電位差を吸収するためＡＣ結合が望ましい。ＡＣ結合とした場合、ＤＣバランスが必要となる。ＤＣバランスとはシリアル信号のパターンにおいて論理０の数と論理１の数が同等になって、偏らないようにすることである。
【００５１】
図７は本実施例のクロック信号分配方法によるクロック信号のタイミングチャートである。
【００５２】
本実施例では、多重化対象のクロック信号のそれぞれを、連続する２ビットの組に対応させ、クロック信号が表す論理を正論理の場合と負論理の場合をそれぞれ設定するものである。図７を参照して、以下に具体例を説明する。
【００５３】
図３に示したステップ１００２で、多重クロック信号生成部２０７は、多重クロック番号が０番のクロック信号の論理を多重クロック４０３に埋め込む際、その論理が１の場合、始めのビットを１とし、続くビットを０とする２ビットの組を設定する。続く２ビットの組に対して、多重クロック番号が１番のクロック信号の論理が０の場合、２ビットの始めのビットを０とし、続くビットを１に設定する。このようにして、多重クロック番号が２番のクロック信号まで設定する。このように設定することで、論理０と１の数が偏らないようにする。
【００５４】
また、図７に示すように、本実施例の同期信号は、論理１が連続する３ビットの固定論理のビット列のパターンと論理０が連続する３ビットの固定論理のビット列のパターンをシリアルに接続した６ビットパターンの前に論理１と０が設定され、その６ビットパターンの後に論理１と０が設定された構成である。この構成により、同期信号も論理０の数と論理１の数が同じになる。
【００５５】
本実施例では、多重化対象のクロック信号の種類は３となる。同期信号について、同じ論理が連続するビット数を３としたが、４であってもよい。この場合、多重化対象のクロック信号の種類は２となる。また、多重クロック信号を分離する機能モジュール側は、多重クロック信号に埋め込まれた組のそれぞれの始めのビットか、後のビットかいずれか一方に統一して、論理を読み出すようにすればよい。いずれのビットに統一するかは予めクロックモジュールとの間で決めておけばよい。
【００５６】
本発明を、次のような通信装置に適用することで、その効果が発揮される。その通信装置とは、多数の機能モジュールで構成され、各機能モジュールは装置全体として同期して動作するため、装置内には１つのクロックモジュールが存在し、このクロックモジュールから各機能モジュールにクロック信号が分配され、分配されるクロック信号として複数の種類のクロック信号を必要とするものである。
【図面の簡単な説明】
【００５７】
【図１】本実施形態の機能モジュール装置の一構成例を示すブロック図である。
【図２】本実施形態のクロック分配回路の一構成例を示すブロック図である。
【図３】本実施形態のクロック信号分配方法の手順を示すフローチャートである。
【図４】実施例１のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図５】図１に示した機能モジュールに含まれる多重クロック分離回路の一構成例を示すブロック図である。
【図６】実施例２のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図７】実施例３のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図８】クロック信号の分配方法の一例を説明するための図である。
【図９】クロック信号の分配方法として、図８に示す方法とは異なる方法の例を説明するための図である。
【図１０】クロック信号の分配方法として図８および図９に示した方法のいずれとも異なる方法の一例を説明するための図である。
【図１１】図１０に示したクロックモジュールの出力波形を示すタイミングチャートである。
【符号の説明】
【００５８】
２０１    クロックモジュール
２０３    基準クロック信号線
２０４    多重クロック信号線
２０５    クロック分配回路
２０６    ｎ種クロック信号生成部
２０７    多重クロック信号生成部
２１０ａ〜２１０ｃ    機能モジュール
３０１    シフトレジスタ
３０２    ラッチ回路
３０３    照合回路
３１０    多重クロック分離回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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