(57)【要約】【課題】大きなスルーレートが必要なときのみオペアンプへの供給電流値を一時的に増加させ、不要なときは、電流値が小さくなり消費電流の削減が可能となる、安価で簡便な回路構成が求められている。【解決手段】電流源用入力端子７５ｐ,７５ｎ及び定電流源４１ｐ,４１ｎを有し、２つの入力信号の差を増幅した出力信号を出力するオペアンプ本体３０と、電流源用入力端子７５ｐ,７５ｎと制御端子７０ｐ,７０ｎとの間に結合された容量７１ｐ,７１ｎを有するオペアンプであって、制御端子７０ｐ,７０ｎに入力されているオペアンプ本体３０の動作開始信号ＥＮＡＢ,ＥＮＡが変化したとき、容量７１ｐ,７１ｎによりＶＢＰ,ＶＢＮに定電圧源４１ｐ,４２ｎの定電流Ｉｐ,Ｉｎを増加させるよう変化を起こしてオペアンプのスルーレートを向上させる。【選択図】図１
2010147830.tif 000002
【特許請求の範囲】
【請求項１】
電流源用入力端子に入力される制御信号により制御されて定電流を出力する定電流源を有し、制御端子から入力される動作開始信号により活性化され、前記定電流により２つの入力信号の差を増幅した出力信号を出力する演算増幅器であって、
前記電流源用入力端子と前記制御端子との間に結合された容量を有することを特徴とする演算増幅器。
【請求項２】
第１の電流源用入力端子に入力される第１の制御信号により制御されて第１の定電流を出力する第１の定電流源と、第２の電流源用入力端子に入力される第２の制御信号により制御されて第２の定電流を出力する第２の定電流源とを有し、第１の制御端子から入力される第１の動作開始信号と第２の制御端子から入力される第２の動作開始信号とにより活性化され、前記第１の定電流及び前記第２の定電流により２つの入力信号の差を増幅した出力信号を出力する演算増幅器であって、
前記第１の電流源用入力端子と前記第１の制御端子との間に結合された第１の容量と、前記第２の電流源用入力端子と前記第２の制御端子との間に結合された第２の容量と、
を有することを特徴とする演算増幅器。
【請求項３】
請求項１記載の演算増幅器は、更に、
前記動作開始信号によりオン／オフ動作して前記出力信号を外部に出力する出力スイッチを有することを特徴とする演算増幅器。
【請求項４】
請求項２記載の演算増幅器は、更に、
前記第１及び第２の動作開始信号によりオン／オフ動作して前記出力信号を外部に出力する出力スイッチを有することを特徴とする演算増幅器。
【請求項５】
前記出力スイッチは、アナログスイッチにより構成されていることを特徴とする請求項３記載の演算増幅器。
【請求項６】
前記出力スイッチは、アナログスイッチにより構成されていることを特徴とする請求項４記載の演算増幅器。
【請求項７】
前記制御信号は、一定のバイアス電圧であることを特徴とする請求項１、３又は５記載の演算増幅器。
【請求項８】
前記第１及び第２の制御信号は、一定のバイアス電圧であることを特徴とする請求項２、４又は６記載の演算増幅器。
【請求項９】
前記定電流源は、前記制御信号により導通状態が制御されるトランジスタにより構成されていることを特徴とする請求項１、３、５又は７記載の演算増幅器。
【請求項１０】
前記第１の定電流源は、前記第１制御信号により導通状態が制御されるトランジスタにより構成され、前記第２の定電流源は、前記第２制御信号により導通状態が制御されるトランジスタにより構成されていることを特徴とする請求項２、４、６又は８記載の演算増幅器。
【請求項１１】
請求項１〜１０のいずれか１項に記載の演算増幅器を有することを特徴とする表示駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、表示装置等の制御に使われる演算増幅器（以下「オペアンプ」という。）であって、方形波状の入力波形に応答して変化する出力波形の立ち上がりや立下りの際に生じる傾斜（スルーレート＝単位時間に対する電圧変化）を改善したオペアンプ及びそれを用いた表示駆動回路に関するものである。
【背景技術】
【０００２】
図７は、従来のオペアンプの概略を示す構成図である。
従来のオペアンプは、定電流を出力する図示しない定電流源と、入力信号と帰還させた出力信号との電位差を増幅して増幅信号を出力する図示しない差動部本体とを有する差動部２１と、その増幅信号を更に増幅して出力する差動増幅部２２と、増幅された信号を外部に出力する出力部２３とを備えている。
【０００３】
差動部２１には、バイアス回路１０から電流源用入力端子を通じて、電圧ＶＢＰ及びＶＢＮが印加されている。更に、差動部２１の反転入力端子（−）には、出力信号が帰還され、非反転入力端子（＋）には入力端子１が接続されている。出力部２３には、出力端子２が接続されている。
【０００４】
従来から、液晶ディスプレイ（以下「ＬＣＤ」という。）の制御においては、ソースドライバにより液晶パネルの液晶セルを駆動することにより行われている。ソースドライバには、オペアンプ２０が使われており、このソースドライバ用のオペアンプ２０に要求される特性に、スルーレート特性がある。
【０００５】
スルーレート特性は、オペアンプ２０の反応スピードを示すもので、出力信号の大きさをＶ[ボルト]、出力信号の立ち上がり又は立下り時間をｓｒ[マイクロ秒]とすると、スルーレートは、ＳＲ＝Ｖ／ｓｒ[ボルト／マイクロ秒]となる。
【０００６】
このスルーレート特性は、オペアンプ２０の差動部２１の図示しない差動部本体に流す電流量で決まる。電流量が多いほどスルーレートは向上し、電流量が少ないほどスルーレートは低下する。その一方で、オペアンプ２０は、電流消費量が低消費であることが求められている。
【０００７】
ＬＣＤのソースドライバは、出力チャンネル数が多く（数百〜数千）、オペアンプ２０は出力チャンネル数と同数用意する必要があるため、１個のオペアンプ２０の消費電流がマイクロアンペアオーダーで増加しても、全体で見ると、ミリアンぺアオーダーの増加となってしまう。よって、オペアンプ２０に流す電流量は、求められる特性に応じた調整が必要となる。
【０００８】
図８は、図７中のオペアンプの動作波形を表す波形図である。
動作開始信号ＥＮＡは、オペアンプ２０に対するアンプ動作開始信号で、ＬＣＤのソース駆動部及び走査駆動部を制御するコントローラによって出力される。例えば、動作開始信号ＥＮＡは、時刻ｔ１において、“Ｈ”から“Ｌ”に立下り、この“Ｌ”期間中、時刻ｔ２おいて入力信号ｉｎが“Ｈ”から“Ｌ”に切り替わる。時刻ｔ３において、動作開始信号ＥＮＡが立ち上がり“Ｌ”から“Ｈ”になると、出力信号ｏｕｔが出力される。
【０００９】
オペアンプ２０には、スルーレート特性があるため、時刻ｔ３からｔ４にかけて時間ｓｒを要して“Ｈ”から“Ｌ”に切り替わる。
【００１０】
差動部２１には、バイアス回路１０から電流源用入力端子を通じて、定電圧ＶＢＰ＝ＶＤＤ−Ｖｔｐ-α及びＶＢＮ＝Ｖｔｎ＋αが印加されている。ここで、ＶＤＤは電源圧、Ｖｔｐは第１の定電流源を動作させる閾値電圧及びＶｔｎは、第２の定電流源を動作させる閾値電圧である。
【００１１】
このようなオペアンプ２０に流す電流量を調整し、スルーレートを制御する回路については、次のような文献に記載されている。
【００１２】
【特許文献１】特開平１０−２２７４９号公報
【００１３】
特許文献１には、オペアンプの入力信号が変化して反転入力端子と基準電圧を入力する非反転入力端子との間に入力電圧差を生じると、オペアンプの内部電流源回路に接続されている電流源発生回路は、これらの反転入力端子及び非反転入力端子それぞれの電圧を入力し、このバランスの崩れを検出して出力電流を増加させる。オペアンプが内蔵する内部電流回路は、この出力電圧の増加を受けて電流を増加させ、オペアンプのスルーレートを向上させるオペアンプが開示されている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
例えば、ＬＣＤの制御に使われるソースドライバの出力時にアンプ動作開始信号に同期してオペアンプのスルーレートを向上させる等、必要なタイミングでのみ、動作電流を増加させ、スルーレートを向上させる技術が必要とされている。しかしながら、特許文献１の発明は、オペアンプの入力信号が変化したときに、オペアンプのスルーレートを向上させる技術であり、発明の目的、構成及び効果等において異なるものである。
【課題を解決するための手段】
【００１５】
本発明のオペアンプは、電流源用入力端子に入力される制御信号により制御されて定電流を出力する定電流源を有し、制御端子から入力される動作開始信号により活性化され、前記定電流により２つの入力信号の差を増幅した出力信号を出力するオペアンプであって、前記電流源用入力端子と前記制御端子との間に結合された容量を有することを特徴とする。
【００１６】
本発明の他のオペアンプは、第１の電流源用入力端子に入力される第１の制御信号により制御されて第１の定電流を出力する第１の定電流源と、第２の電流源用入力端子に入力される第２の制御信号により制御されて第２の定電流を出力する第２の定電流源とを有し、第１の制御端子から入力される第１の動作開始信号と第２の制御端子から入力される第２の動作開始信号とにより活性化され、前記第１の定電流及び前記第２の定電流により２つの入力信号の差を増幅した出力信号を出力するオペアンプであって、前記第１の電流源用入力端子と前記第１の制御端子との間に結合された第１の容量と、前記第２の電流源用入力端子と前記第２の制御端子との間に結合された第２の容量とを有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、電流源用入力端子と制御端子との間に結合されたた容量は、動作開始信号を受けると、オペアンプの定電流を出力する定電流源のゲート電位をオペアンプの電流が増える方向に一時的に変動させる。その結果、オペアンプの出力タイミングに同期して一時的にオペアンプのスルーレートが向上することになる。この電流の増加は一時的であり、その後は、定電圧回路により定電流源のゲート電位が所定の電圧レベルに戻るため、増加した電流も元の定常状態に戻る。このように、必要なタイミングでのみ、動作電流を増加させ、スルーレートを向上させるため、電流消費の増加を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１９】
（実施例１におけるオペアンプの概略の構成）
図１は、本発明の実施例１におけるオペアンプの概略を示す構成図である。
【００２０】
本実施例１におけるオペアンプは、第１の電流源用入力端子７５ｐと第１の制御端子７０ｐとの間に結合された第１の容量７１ｐと、第２の電流源用入力端子７５ｎと第２の制御端子７０ｎとの間に結合された第２の容量７１ｎと、２つの入力信号の差を増幅した出力信号を出力するオペアンプ本体３０から構成されている。
【００２１】
オペアンプ本体３０は、差動部４０、その出力側に設けられた差動増幅部５０及び更に、その出力側に設けられた出力部６０を有している。差動部４０は、電流源用入力端子７５ｐに入力される第１の制御信号（例えば、定電圧ＶＢＰ）により制御されて第１の定電流Ｉｐを出力する第１の定電流源４１ｐと、第２の電流源用入力端子７５ｎに入力される第２の制御信号（例えば、定電圧ＶＢＮ）により制御されて第２の定電流Ｉｎを出力する第２の定電流源４１ｎとを有している。
【００２２】
更に、差動部４０は、定電流Ｉｐ及び定電流Ｉｎにより２つの入力信号の差を増幅した信号を出力する差動部本体４０Ａを有している。差動部本体４０Ａの非反転入力端子（＋）には、入力端子７２が接続され、反転入力端子（−）には、出力部６０が接続されている。
差動増幅部５０は、差動部本体４０Ａの出力した信号を更に増幅する回路であり、増幅結果を出力部６０に出力する。出力部６０には、出力端子７４が接続されている
【００２３】
バイアス回路２００は、定電圧源であり電流源用入力端子７５ｐに定電圧ＶＢＰ、電流源用入力端子７５ｎに定電圧ＶＢＮを印加している。バイアス回路２００には、互いに反転の関係にある制御信号ＳＡＶＥＢ，ＳＡＶＥが入力されている。
【００２４】
容量７１ｐ及び容量７１ｎは、動作開始信号ＥＮＡＢ及びＥＮＡの立下り及び立ち上がりで、定電流源４１ｐ及び定電流源４１ｎの電流量を増加させるように定電圧ＶＢＰ及び定電圧ＶＢＮを変化させる。定電流源４１ｐ及び定電流源４１ｎの電流が増加することによりオペアンプ本体３０のスルーレートが向上する。なお、動作開始信号ＥＮＡＢ及びＥＮＡは、互いに反転信号である。
【００２５】
（実施例１におけるＬＣＤの構成）
図２は、本発明の実施例１におけるＬＣＤを示す概略の構成図である。
【００２６】
本実施例１のＬＣＤは、液晶パネル１１０と、この液晶パネル１１０を駆動するソース駆動部１２０及び走査駆動部１３０と、これらを制御するコントローラ１５０と、各回路に定電圧を供給するバイアス回路２００と、そのバイアス回路２００を制御するバイアス制御回路１４０とを備えている。
【００２７】
液晶パネル１１０は、複数の走査線１１１と複数のデータ線１２０との交差箇所に配置された複数の液晶セル１１４が、マトリックス上に配置されて構成されている。この液晶セル１１４は、液晶素子１１３及びゲート１１４等から構成されている。
【００２８】
ソース駆動部１２０は、コントローラ１５０によって制御される複数の表示駆動回路（例えば、ソースドライバ）１２１を有し、そのソースドライバは、オペアンプ本体３０等により構成され、コントローラ１３０からの動作開始信号ＥＮＡ、ＥＮＡＢを受けて液晶素子１１３を駆動している。走査駆動部１３０は、コントローラ１５０によって制御される複数のゲートドライバ１３１を有し、そのゲートドライバは、各液晶セル内のゲート１１４を制御する。
【００２９】
例えば、横１０２４ドット×縦７６８ドットのカラー液晶パネル１１０の場合、１０２４ドット×３色＝３０７２本の出力が必要となり、出力数が３８４本のソースドライバ１２１の場合は、３０７２ドット／３８４本＝８チップのソースドライバ１２１が使用されている。そして、各ソースドライバ１２１チップには、各出力に対応して３８４個のオペアンプ本体３０が搭載されている。
【００３０】
バイアス回路２００は、バイアス制御回路から制御信号ＳＡＶＥ及びＳＡＶＥＢを受け各ソースドライバ１２１に定電圧ＶＢＰ,ＶＢＮを供給し、各ゲートドライバ１３１には、定電圧ＶＢを供給している。
【００３１】
（実施例１におけるバイアス制御回路１４０の構成）
図３は、図２中のバイアス制御回路１４０を示す回路図である。
【００３２】
制御信号ＭＰＧとグランドの間に、ＮＭＯＳ１４３、ＮＭＯＳ１４４及びＮＭＯＳ１４５が直列に接続され、ＮＭＯＳ１４５のゲートには、テスト信号ＴＥＳＴＢの入力端子が接続されている。電源ＶＤＤとグランンド間には、ＰＭＯＳ１４１、ＰＭＯＳ１４２及びＮＭＯＳ１４６が直列に接続され、ＰＭＯＳ１４１のゲートには、インバータ１４７を介してテスト信号ＴＥＳＴＢの入力端子が接続されている。ＮＭＯＳ１４６のゲートには、定電圧ＶＢＮが印加されている。テスト信号ＴＥＳＴＢは、そのまま制御信号ＳＡＶＥＢとして出力されると同時に、インバータ１４７で反転されて制御信号ＳＡＶＥが出力される。
【００３３】
本バイアス制御回路１４０は、通常時は、テスト信号ＴＥＳＴＢ＝“Ｈ”で固定されており、バイアス回路２００は動作状態を継続している。テスト信号ＴＥＳＴＢ＝“Ｌ”とするとバイアス回路２００が停止する。
【００３４】
（実施例１におけるバイアス回路２００の構成）
図４は、図２中のバイアス回路２００を示す回路図である。
【００３５】
本バイアス回路２００は、定電圧ＶＢＰ，ＶＢＰ２，ＶＢＮ，ＶＢＮ２を生成する回路であり、その構成の概略は以下の通りである。
【００３６】
電源ＶＤＤとグランド間には、ＰＭＯＳ２０６、ＮＭＯＳ２０８及びＮＭＯＳ２０９が直列に接続され、ＰＭＯＳ２０８のソースと電源ＶＤＤ間には、ＰＭＯＳ２０７が接続されている。ＰＭＯＳ２０８のソースの電位は定電圧ＶＢＰとして出力される。
【００３７】
電源ＶＤＤとグランド間には、ＰＭＯＳ２１０及びＮＭＯＳ２１３が直列に接続され、電源ＶＤＤとＮＭＯＳ２１３のドレイン間には、ＰＭＯＳ２１１及びＰＭＯＳ２１２が直列に接続されている。ＰＭＯＳ２１３のドレインの電位は、定電圧ＶＢＰ２として出力される。
【００３８】
電源ＶＤＤとグランド間には、ＰＭＯＳ２１４ｂ、ＮＭＯＳ２１７及びＮＭＯＳ２１８が接続され、ＮＭＯＳ２１７のドレインとグランド間には、ＮＭＯＳ２１９が接続されている。ＮＭＯＳ２１７のドレインの電位は、定電圧ＶＢＮ２として出力される。
【００３９】
電源ＶＤＤとグランド間には、ＰＭＯＳ２２０、ＮＭＯＳ２２１、ＮＭＯＳ２２２が直列で接続され、ＮＭＯＳ２２２のドレインとグランド間には、ＮＭＯＳ２２３が接続されている。ＮＭＯＳ２２３のゲートには、制御信号ＳＡＶＥが印加されている。ＮＭＯＳ２２２のドレインの電位は、定電圧ＶＢＮとして出力される。
【００４０】
（実施例１におけるオペアンプの構成）
図５は、図１のオペアンプを示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
本オペアンプ本体３０は、定電流源４１ｐ及び定電流源４１ｎを有し、入力信号ｉｎと出力信号ｏｕｔからのフィードバックが入力され、その電圧差により増幅された信号を出力する差動部４０と、この出力側に接続された差動増幅部５０と、この出力側に接続され、負帰還の安定性（位相余裕）を補償する位相補償部８０と、この出力側に接続されて出力信号ｏｕｔを外部に出力するプッシュプル型の出力部６０とから構成されている。
【００４２】
オペアンプ本体３０の差動部４０の定電流源４１ｐのゲートには、バイアス回路２００からの電流源用入力端子７５ｐが接続され、定電圧ＶＢＰが供給されている。この定電流源４１ｐは、ＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）で構成されている。ＰＭＯＳ４１ｐのドレインは、並列接続により差動増幅回路を構成しているＰＭＯＳ４２ａ及びＰＭＯＳ４２ｂのソースに接続されている。
【００４３】
同様に、差動部４０の定電流源４１ｎのゲートには、バイアス回路２００からの電流源用入力端子７５ｎが接続され、定電圧ＶＢＮが供給されている。この定電流源４１ｎは、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）で構成されている。ＮＭＯＳ４１ｎのドレインは、並列接続により差動増幅回路を構成しているＮＭＯＳ４３ａ及びＮＭＯＳ４３ｂのソースに接続されている。
【００４４】
差動部４０のＰＭＯＳ４２ａのドレインは、ノードＮ５７に接続され、ＰＭＯＳ４２ｂのドレインはノードＮ５５に接続され、ＮＭＯＳ４３ａのドレインはノードＮ５６に接続され、ＮＭＯＳ４３ｂのドレインはノードＮ５４に接続されている。
【００４５】
差動増幅部５０では、電源ＶＤＤとグランド間に、ＰＭＯＳ５１ａ，ノードＮ５４、ＮＭＯＳ５２ａ、ノードＮ５５及びＮＭＯＳ５３ａが直列に接続されている。ＮＭＯＳ５２ａのドレインには、ＮＭＯＳ５２ｂのドレインが接続され、ＮＭＯＳ５２ａのソースには、ＮＭＯＳ５２ｂのソースが接続されている。
【００４６】
更に、電源ＶＤＤとグランド間には、ＰＭＯＳ５１ｂ、ノードＮ５６、ＰＭＯＳ５２ｃ、ノードＮ５７及びＮＭＯＳ５３ｂが直列に接続されている。ＰＭＯＳ５２ｃのソースには、ＰＭＯＳ５２ｄのソースが接続され、ＰＭＯＳ５２ｃのドレインには、ＰＭＯＳ５２ｄのドレインが接続されている。ＮＭＯＳ５２ａ、ＮＭＯＳ５２ｂ、ＰＭＯＳ５２ｃ及びＰＭＯＳ５２ｄのゲートには、それぞれ、定電圧ＶＢＮ２が印加されている。
【００４７】
ＰＭＯＳ５１ａ及びＰＭＯＳ５１ｂとは、そのゲートが互いに接続されてＰＭＯＳ５１ａのドレインに短絡されたカレントミラー回路を構成している。同様に、ＮＭＯＳ５３ａ及びＮＭＯＳ５３ｂとは、そのゲートが互いに接続されてＮＭＯＳ３１ａのドレインに短絡されたカレントミラー回路を構成している。
【００４８】
プッシュプル型の出力部６０は、電圧ＶＤＤとノードＮ６２との間に接続された出力用ＰＭＯＳ６１ｐと、ノードＮ６２とグランドの間に接続された出力用ＮＭＯＳ６１ｎとを有している。ＰＭＯＳ６１ｐは、ノードＮ５６の電位によりゲート制御され、ＮＭＯＳ６１ｎは、ノードＮ５７の電位によりゲート制御される。
【００４９】
ノードＮ６２には、出力スイッチ７３が接続されており、その出力側には、出力端子７４が接続されている。出力スイッチ７３は、ＰＭＯＳ７３ｐ及びＮＭＯＳ７３ｎの並列接続からなるアナログスイッチにより構成されている。ＮＭＯＳ７３ｎのゲートには、動作開始信号ＥＮＡが、ＰＭＯＳ７３ｐのゲートには、動作開始信号ＥＮＡＢがそれぞれ印加されている。
【００５０】
差動増幅部５０と出力部６０の間には、位相補償部８０が接続されている。位相補償部８０は、容量８１及び容量８２を有しており、容量８１の一端は、ノードＮ５６とＰＭＯＳ６１ｐのゲートに接続され、容量８２の一端は、ノードＮ５７とＮＭＯＳ６１ｎのゲートに接続され、容量８１と容量８２の他端は、相互に接続され、ノードＮ６２に接続されている。
【００５１】
（実施例１におけるオペアンプの動作）
始めに、オペアンプ本体３０の通常の動作について次の（Ａ）、（Ｂ）のケースについて説明する。
【００５２】
（Ａ）  ｉｎ＞ｏｕｔのとき
定常状態から入力信号ｉｎの電圧が出力信号ｏｕｔの電圧より高くなったときは、オペアンプ本体３０は、次の（１）〜（４）の動作を行う。
【００５３】
（１）  ｉｎ＞ｏｕｔとなったとすると、ＰＭＯＳ４２ａ及びＮＭＯＳ４３ａのゲート電圧が上昇する。その結果、ノードＮ５６の流出電流は増加し、ノードＮ５７の流入電流は減少する。
【００５４】
（２）  ノードＮ５７の流入電流は減少するので、ノードＮ５７の電圧が低下し、ＮＭＯＳ６１ｎのゲート電圧が下がるのでＮＭＯＳ６１ｎのドレイン電流が減少する。
【００５５】
（３）  ノードＮ５６の流出電流が増加するのでノードＮ５６の電圧が低下し、ＰＭＯＳ６１ｐのゲート電圧が下がるのでＰＭＯＳ６１ｐのソースードレイン間電流を増加させる。
【００５６】
（４）  その結果、液晶パネル１１０の液晶セル１１５への流入電流が増加する。
【００５７】
（Ｂ）  ｉｎ＜ｏｕｔのとき
定常状態から入力信号ｉｎの電圧が出力信号ｏｕｔの電圧より低くなったときは、オペアンプ本体３０は、次の（１）〜（４）の動作を行う。
【００５８】
（１）  ｉｎ＜ｏｕｔとなったとすると、ＰＭＯＳ４２ａ及びＮＭＯＳ４３ａのゲート電圧が低下する。その結果、ノードＮ５６の流出電流は減少し、ノードＮ５７の流入電流は増加する。
【００５９】
（２）  ノードＮ５７の流入電流は増加するので、Ｎ５７の電圧が上昇し、ＮＭＯＳ６１ｎのゲート電圧を上げるのでＮＭＯＳ６１ｎのドレイン電流が増加する。
【００６０】
（３）  ノードＮ５６の流出電流が減少するのでノードＮ５６の電圧が上昇し、ＰＭＯＳ６１ｐのゲート電圧を上げるのでＰＭＯＳ６１ｐのソースードレイン間電流を減少させる。
【００６１】
（４）  その結果、液晶パネル１１０の液晶セル１１５からの還流電流が増加する。
【００６２】
以上、オペアンプ本体３０の通常の動作について説明したが、次に本実施例１のオペアンプのスルーレートを向上させる動作について説明する。
【００６３】
図６は、図５に示すオペアンプの動作波形を表す波形図である。
バイアス回路２００から定電流源であるＰＭＯＳ４１ｐ及びＮＭＯＳ４１ｎに印加される電位は、それぞれ定電圧ＶＢＰ＝ＶＤＤ−Ｖｔｐ−α及び定電圧ＶＢＮ＝Ｖｔｎ＋αに設定されている。ここで、ＶｔｐはＰＭＯＳ４１ｐの閾値で、ＶｔｎはＮＭＯＳ４１ｎの閾値である。ＶＢＰ及びＶＢＮは、それぞれ、αだけ加減されているので、ＰＭＯＳ４１ｐには、定電流Ｉｐが、ＮＭＯＳ４１ｎには、定電流Ｉｎが常時、流れている。
【００６４】
通常、出力スイッチ７３のＮＭＯＳ７３ｎには、動作開始信号ＥＮＡ＝“Ｈ”が、ＰＭＯＳ７３ｐには、動作開始信号ＥＮＡＢ＝“Ｌ”が印加されているので、ノードＮ６２と出力端子７４は、導通状態になっている。以下、（１）〜（８）で順次説明する。
【００６５】
（１）  動作開始信号ＥＮＡは、時刻ｔ１において、“Ｈ”から“Ｌに”立下り、この“Ｌ”期間中、時刻ｔ２おいてに入力信号ｉｎが“Ｈ”から“Ｌ”に切り替わる。
【００６６】
（２）  コントローラ１５０の制御により、時刻ｔ３でＥＮＡＢは、“Ｈ”から“Ｌ”へ遷移し、動作開始信号ＥＮＡは、“Ｌ”から“Ｈ”へと遷移する。このとき、電位ＶＢＰは、容量７１ｐの影響を受けて、定電圧ＶＢＰ＝ＶＤＤ−Ｖｔｐ−α―ΔＶに変動し、定電圧ＶＢＮは、容量７１ｎの影響を受けて、定電圧ＶＢＮ＝Ｖｔｎ＋α＋ΔＶに変動する。
【００６７】
（３）  その結果、ＰＭＯＳ４１ｐのゲート電圧が負の方向に変動し、定電流Ｉｐは、急激に増加する。同様に、ＰＭＯＳ４１ｎのゲート電圧が正の方向に変動し、定電流Ｉｎは、急激に増加する。
【００６８】
（４）  定電流Ｉｐが増加するとノードＮ５５及びノードＮ５７に流入する電流が増加し、定電流Ｉｎが増加するとノードＮ５４及びノード５６から流出する電流が増加する。
【００６９】
（５）  その結果、ノードＮ５５及びノード５７の電圧は、高くなりＮＭＯＳ６１ｎのゲート電圧を上げる。
【００７０】
（６）  ノードＮ５４及びノードＮ５６の電圧は、低下してＰＭＯＳ６１ｐのゲート電圧は低くなる。
【００７１】
（７）  ＮＭＯＳ６１ｎのゲート電圧が上がるので、ＮＭＯＳ６１ｎのドレインーソース間の電流は増加する。
【００７２】
（８）  ＰＭＯＳ６１ｐのゲート電圧は低くなるのでＰＭＯＳ６１ｐのソースードレイン間の電流は増加する。
【００７３】
以上により出力部６０の電流が増加し、出力部６０での電流の吐き出し及び引き込みにおいて出力部６０の駆動能力を増加させ、スルーレートを向上させることができる。
【００７４】
なお、容量７１ｐがＶＢＰに及ぼす影響はＥＮＡＢの立下りの瞬時であり、その後、バイアス回路２００によりＶＢＰは通常の電位に復帰する。同様に、容量７１ｎがＶＢＰＢに及ぼす影響はＥＮＡの立ち上がりの瞬時であり、その後、バイアス回路２００によりＶＢＮは通常の電位に復帰する。
【００７５】
（実施例１の効果）
本実施例１によれば、オペアンプ本体３０の動作開始信号が発信されると、電流源用入力端子７５ｐに設けられた容量７１ｐは、オペアンプ本体３０の定電流源であるＰＭＯＳ４１ｐのゲート電位をＰＭＯＳ４２ａ及び４２ｂのソースからドレインに流れる電流量Ｉｐが増える方向に一時的に変動させる。
【００７６】
同様に、オペアンプ本体３０の動作開始信号が発信されると、電流源用入力端子７５ｎに設けられた容量７１ｎは、オペアンプ本体３０の定電流源であるＮＭＯＳ４１ｎのゲート電位をＮＭＯＳ４３ａ及び４３ｂのドレインからソースに流れる電流量Ｉｎが増える方向に一時的に変動させる。その結果、オペアンプ本体３０のスルーレートを向上させることができる。
【００７７】
その後は、バイアス回路２００により定電流源のゲート電位が所定の電圧レベルに戻るため、増加した電流も元の定常状態に戻る。このことによりＰＭＯＳ４１ｐ及びＮＭＯS４１ｎのゲートに印加される電圧は、当初の電圧レベルに戻る。このため、増加した電流も所定の電流レベルに戻るので、オペアンプ本体３０の動作電流の増加を抑制することができる。
【００７８】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００７９】
（ａ）  オペアンプ本体３０の構成で、位相補償部８０はレール・ツー・レールのための回路であり、これを省略したオペアンプでも適応が可能である。
【００８０】
（ｂ）  オペアンプ本体３０を構成するトランジスタとして、ＭＯＳで構成することで説明したが、接合型電界効果トランジスタ又はバイポーラトランジスタで構成してもよい。更に、本実施例１のオペアンプ本体３０の回路構成を他の構成にしてもよい。
【００８１】
（ｃ）  実施例１では、オペアンプ本体３０の動作開始信号を受けたとき、容量７１ｐ及び容量７１ｎによりバイアス電圧に変化を起こしてオペアンプ本体３０のスルーレートを制御することで説明したが、動作開始信号の替わりに、オペアンプ本体３０の出力開始に同期した他の信号であっても同様の接続を行うことでスルーレートの制御が可能である。
【００８２】
（ｄ）  本実施例１では、液晶ディスプレイの制御に使われるオペアンプの例で説明したが、本発明のオペアンプは、有機ＥＬディスプレイ等の種々の装置に適用が可能である。
【００８３】
（ｅ）  実施例１では、出力スイッチ７３を出力部６０のノードＮ６２と出力端子７４の間に設けることで説明したが、差動部４０又は差動増幅部５０に設けてもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１におけるオペアンプの概略を示す構成図である。
【図２】本発明の実施例１における液晶ディスプレイを示す概略の構成図である。
【図３】図２中のバイアス制御回路１４０を示す回路図である。
【図４】図２中のバイアス回路２００を示す回路図である。
【図５】図１のオペアンプを示す回路図である。
【図６】図５に示すオペアンプの動作波形を表す波形図である。
【図７】従来のオペアンプの概略を示す構成図である。
【図８】図７中のオペアンプの動作波形を表す波形図である。
【符号の説明】
【００８５】
３０                  オペアンプ
４０                  差動部
４０Ａ                差動部本体
４１ｐ、４１ｎ        定電流源
５０                  差動増幅部
６０                  出力部
７０ｐ、７０ｎ        制御端子
７１ｐ、７１ｎ        容量
７２                  入力端子
７３                  出力スイッチ
７４                  出力端子
７５ｐ、７５ｎ        電流源用入力端子
１１０                液晶パネル
１２０                ソース駆動部
１３０                走査駆動部
２００                バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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