(57)【要約】【課題】キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供すること。【解決手段】シリコン基板（半導体基板）１の上方に下地絶縁膜９を形成する工程と、キャパシタQ1、Q2を下地絶縁膜９の上に形成する工程と、キャパシタQ1、Q2を覆う第１層間絶縁膜６８を形成する工程と、第１、第２配線溝３０、３３と、該配線溝３０、３３の底部から下に延びる第１、第２コンタクトホール３１、３４とを第１層間絶縁膜６８に形成する工程と、第１、第２配線溝３０、３３と第１、第２コンタクトホール３１、３４とに第１拡散防止膜３５と第１銅膜３６（第１導電体）とを埋め込む工程と、水素を含まない還元性ガス中において第１銅膜３６をアニールする工程とを有することを特徴とする半導体装置の製造方法による。【選択図】図１２
2010153897.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に下地絶縁膜を形成する工程と、
下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタを前記下地絶縁膜の上に形成する工程と、
前記キャパシタを覆う第１層間絶縁膜を形成する工程と、
配線溝と、該配線溝の底部から下に延びる第１ホールとを前記第１層間絶縁膜に形成する工程と、
前記配線溝と前記第１ホールの各々の内面に拡散防止膜を形成する工程と、
前記拡散防止膜上に銅膜を形成する工程と、
大気圧よりも高圧の雰囲気中に前記銅膜を置いて該銅膜を流動化させ、該銅膜により前記配線溝と前記第１ホールとを埋め込む工程と、
水素を含まない還元性ガス中において前記第１導電体をアニールする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記銅膜を形成する工程は、
前記半導体基板よりも高温の銅をハロゲンガスのプラズマに曝して銅のハロゲン化物を生成し、該ハロゲン化物を前記シリコン基板上に導いて前記拡散防止膜上に銅を析出させることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、EEPROM（Electrically Erasable Programable Read Only memory）等の不揮発性メモリに代わり、強誘電体膜をキャパシタ誘電体膜に使用するFeRAM（Ferroelectric Random Access Memory）が実用化されている。EEPROMは、フローティングゲートにホットエレクトロンを注入することで書き込みを行っており、その書き込みに時間がかかり、しかも書き込み回数に制限があるという不都合がある。
【０００３】
これに対し、FeRAMは、強誘電体膜の分極方向をデータとして記憶し、その分極方向を電界の印加により変えることによりデータを書き込むので、EEPROMに比べて書き込み時間が速く、更にその書き込み回数も増大する。
【０００４】
FeRAMは、大別すると、プレーナー型とスタック型とに分けられるが、いずれの場合においても、キャパシタの上部電極はプレート線等の金属配線と電気的に接続される。その金属配線は、通常、層間絶縁膜上にアルミニウム膜を形成し、それをパターニングすることで形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、今後FeRAMの微細化が進むと、その金属配線間の間隔も狭まるので、その金属配線間を絶縁膜で埋め込むプロセスとしては、絶縁膜の埋め込み特性が良くなるものを使用しなければならない。但し、金属配線の下にはキャパシタ誘電体膜があり、そのキャパシタ誘電体膜は還元性のある元素に触れるとその特性が劣化するので、上述のプロセスとしては、絶縁膜の埋め込み特性が良いだけでなく、キャパシタ誘電体膜に対して優しいものを使用する必要がある。
【０００６】
本発明は係る従来例の問題点に鑑みて創作されたものであり、キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した課題は、半導体基板の上方に下地絶縁膜を形成する工程と、下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタを前記下地絶縁膜の上に形成する工程と、前記キャパシタを覆う第１層間絶縁膜を形成する工程と、配線溝と、該配線溝の底部から下に延びる第１ホールとを前記第１層間絶縁膜に形成する工程と、前記配線溝と前記第１ホールの各々の内面に拡散防止膜を形成する工程と、前記拡散防止膜上に銅膜を形成する工程と、大気圧よりも高圧の雰囲気中に前記銅膜を置いて該銅膜を流動化させ、該銅膜により前記配線溝と前記第１ホールとを埋め込む工程と、水素を含まない還元性ガス中において前記第１導電体をアニールする工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【０００８】
次に、本発明の作用について説明する。
【０００９】
本発明によれば、第１層間絶縁膜を形成した後に、該第１層間絶縁膜の配線溝や第１ホールに第１導電体を埋め込むので、第１層間絶縁膜を複数の絶縁膜で構成する場合、その全ての絶縁膜に埋め込み特性の良い膜を使用する必要が無い。よって、例えば、第１層間絶縁膜を第１ホール形成用絶縁膜と配線溝形成用絶縁膜との積層膜で構成し、第１ホール形成用絶縁膜の平坦化された表面上に配線溝形成用絶縁膜を形成するようにすれば、配線溝形成用絶縁膜として埋め込み特性に優れたものを使用する必要が無く、HDPCVD法のように基板にバイアス電圧を印加する成膜方法で配線溝形成用絶縁膜を形成する必要が無い。
【００１０】
そのため、バイアス電圧を印加せずに第１層間絶縁膜を形成することができるようになるので、バイアス電圧によって水素イオン（H+）が半導体基板側に引き込まれてキャパシタ誘電体膜が劣化する恐れが無い。
【００１１】
しかも、第１層間絶縁膜に第１導電体を埋め込んだ後、水素を含まない還元性ガス中において第１導電体をアニールするので、水素によってキャパシタ誘電体膜が劣化するのを防ぎつつ、第１導電体表面の自然酸化膜等を還元性ガスで除去することが可能となる。
【００１２】
なお、そのような還元性ガスとしては、例えばCOガスやNOガスがある。これらのガスは、酸素原子を含む為、プラズマ化された状態で上記のアニールを行うと酸素によって第１導電体が酸化する恐れがある。そのため、これらのガスを使用する場合は、ガスがプラズマ化していない状態で上記のアニールを行うのが好ましい。
【発明の効果】
【００１３】
本発明によれば、第１層間絶縁膜を形成した後に、第１層間絶縁膜の配線溝や第１ホールに第１導電体を埋め込むので、第１層間絶縁膜を複数の絶縁膜で構成する場合、その全ての絶縁膜をHDPCVD法により形成する必要が無くなり、基板バイアスによってキャパシタ誘電体膜が劣化するのを防止することができる。
【００１４】
しかも、第１導電体を埋め込んだ後、水素を含まない還元性ガス中においてその第１導電体をアニールするので、水素によってキャパシタ誘電体膜が劣化するのを防止しながら、第１導電体表面の自然酸化膜等を除去することができる。
【図面の簡単な説明】
【００１５】
【図１】HDPCVD法による問題を説明するための断面図（その１）である。
【図２】HDPCVD法による問題を説明するための断面図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図４】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図５】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図６】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図７】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図８】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図９】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その９）である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１０）である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１１）である。
【図１４】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１２）である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１３）である。
【図１６】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１４）である。
【図１７】本発明の実施の形態において使用されるHDPCVD装置の構成図である。
【図１８】本発明の実施の形態において使用される銅膜形成装置の構成図である。
【発明を実施するための形態】
【００１６】
本実施形態の説明に先立ち、基礎となる検討事項を説明する。
【００１７】
図１〜図２は、スタック型のFeRAMの製造工程について示す断面図である。
【００１８】
まず、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００１９】
n型のシリコン基板１の所定領域に素子分離絶縁膜２をSTI（Shallow Trench Isolation）法により埋め込み、その素子分離絶縁膜２で画定される領域内にp型不純物を選択的に導入してpウエル３を形成する。その後、このpウエル３上に公知の方法によりMOSトランジスタT1、T2を形成する。そのトランジスタT1、T2は、LDD（Lightly Doped Drain）構造を有する第１〜第３のn型不純物拡散領域５ａ〜５ｃをソース／ドレイン領域として使用し、第２のn型不純物拡散領域５ｂを共有している。各トランジスタT1、T2のゲート絶縁膜４上にはそれぞれゲート電極６ａ、６ｂが形成され、そのゲート電極６ａ、６ｂの側壁にはサイドウォールスペーサ７が形成される。なお、ゲート絶縁膜４はSiO2よりなり、ゲート電極６ａ、６ｂは非晶質のシリコン膜よりなり、サイドウォールスペーサ７はSiO2膜よりなる。
【００２０】
その後、MOSトランジスタT1、T2を覆うカバー絶縁膜８として酸窒化シリコン（ＳｉＯＮ）膜を形成し、その上に下地絶縁膜９としてSiO2膜を形成する。そして、n型不純物拡散領域５ａ〜５ｃと電気的に接続される第１導電性プラグ１２ａ、１２ｃと第２導電性プラグ１２ｂとを、これら下地絶縁膜９及びカバー絶縁膜８に埋め込む。なお、各プラグ１２ａ〜１２ｃは、TiN膜とW（タングステン）膜との二層構造を有する。
【００２１】
次いで、全面にIr（イリジウム）膜をスパッタ法により形成し、それをパターニングして第１導電性プラグ１２ａ、１２ｃ上に選択的に残し、それを導電性酸素バリア膜１４ａ、１４ｃとする。更に、この導電性酸素バリア膜１４ａ、１４ｃ周囲の下地絶縁膜９上に酸化防止絶縁膜１５ａとしてＳｉＯＮ膜を形成し、その上に絶縁性密着膜１５ｂとしてSiO2膜を形成して、その絶縁性密着膜１５ｂと酸化防止絶縁膜１５ａとの積層膜を絶縁性酸素バリア膜１５とする。
【００２２】
その後、導電性酸素バリア絶縁膜１４ａ、１４ｃ上にキャパシタQ1、Q2を形成する。そのキャパシタQ1、Q2は、下部電極、キャパシタ誘電体膜、及び上部電極とをこの順に積層した構造を有し、第１導電性プラグ１２ａ、１２ｃと電気的に接続される。なお、キャパシタ誘電体膜は、ＰＺＴよりなる。
【００２３】
そして、各キャパシタQ1、Q2中のキャパシタ誘電体膜がプロセス時に受けるダメージを低減するため、そのキャパシタQ1、Q2を覆うキャパシタ保護絶縁膜９０としてアルミナ膜を全面に形成する。次いで、そのキャパシタ保護絶縁膜９０上に第１層間絶縁膜９１としてSiO2膜を形成し、第２導電性プラグ１２ｂに至る深さの第１ホール９１ａをその第１層間絶縁膜９１に形成して、その中にTiN膜とW膜との二層構造の第３導電性プラグ９２を埋め込む。
【００２４】
その後、キャパシタQ1、Q2の上部電極に至る第２ホール９１ｂを第１層間絶縁膜９１に形成し、その第２ホール９１ｂ内と第１絶縁膜９１上とにアルミニウム膜を主に構成される金属積層膜をスパッタ法により形成してそれをパターニングすることにより一層目金属配線９３とする。その一層目金属配線９３は、第１ホール９１ａを介してキャパシタQ1、Q2の上部電極と電気的に接続されることになる。
【００２５】
次いで、図１（ｂ）に示すように、一層目金属配線９３間のスペースを埋め込む第２層間絶縁膜９４を全面に形成する。
【００２６】
ここで、一層目金属配線９３間のスペースは、FeRAMの高集積化に伴い高アスペクト化が進んでいるので、第２層間絶縁膜９４としては、狭いスペースをボイドの生成無しに埋め込むことのできる埋め込み性の良い絶縁膜を使用する必要がある。
【００２７】
そのような埋め込み性の良い絶縁膜は、例えば、図１７に示すHDPCVD（High Density Plasma CVD）装置を使用するHDPCVD法により成膜される。そのHDPCVD法では、チャンバ７０内の下部電極７１上にシリコン基板１を載置し、SiH4、O2、及びArをチャンバ７０内に供給すると共に、不図示の排気ポンプでチャンバ内を排気することによりチャンバ内を所定の圧力に保持する。その状態で、バイアス用高周波電源７４から発生した周波数２MHzの高周波電力を下部電極７１に供給し、シリコン基板１にバイアス電圧を印加する。更に、アンテナ用高周波電源７３から発生した周波数１３．５６MHzの高周波電力をコイル７２に供給して、チャンバ７０内に高密度のプラズマを発生させる。
【００２８】
このHDPCVD法においては、シリコン基板１にバイアス電圧を印加しているので、一層目金属配線９３の角部９３ａ（図１（ｂ））に電界が集中し、そこにAR+が引きこまれる。そのAR+のスパッタ作用により、膜の成膜とスパッタとが同時進行するので、一層目金属配線９３の角部９３ａに膜が厚く形成されず、ボイドの発生無しに一層目金属配線９３間の狭い空間をSiO2で埋め込むことが可能となる。
【００２９】
以下、このHDPCVD法により形成されたSiO2を第２層間絶縁膜９４として使用する場合について説明する。このように第２層間絶縁膜９４を形成した後は、図２に示すように、第２層間絶縁膜９４の表面をCMP（化学機械研磨法）により平坦化する。そして、一層目金属配線９３に至る深さの第３ホール９４ａを第２層間絶縁膜９４に形成し、グルー膜とタングステン膜との二層構造の第４導電性プラグ９５をその第３ホールに埋め込む。
【００３０】
この後は、特に明示はしないが、第４導電性プラグ９５と電気的に接続されるビット線が第２層間絶縁膜９４上に形成される。
【００３１】
ところで、図１（ｂ）の工程においては、埋め込み性の良い第２層間絶縁膜９４を形成すべくHDPCVD法を採用したが、そのHDPCVDの成膜ガス中には水素が含まれており、しかも基板にバイアス電圧を印加しているので、水素イオン（H+）がシリコン基板１側に引き込まれ、還元性のある水素によってキャパシタQ1、Q2が劣化する恐れがある。
【００３２】
この点を確かめるため、本発明者は、基板バイアスのパワー（バイアス用高周波電源７４（図１７）のパワー）を振った場合に、キャパシタQ1、Q2のImprint特性と、第２層間絶縁膜９４の配線間埋め込み特性とがどのように変化するかを確かめた。
【００３３】
なお、この例では、キャパシタのImprint特性を表す一つの指標としてQ3(88)を使用した。Q3(88)とは、キャパシタを１５０℃の磁界中に８８時間放置してキャパシタ誘電体膜の分極方向を一方の方向に焼き付けた後、分極の向きを反転させ、それにより反転したキャパシタ誘電体膜の分極量を言う。すなわち、Q3(88)が大きい方が分極方向のくせづけが軽度でありキャパシタの特性が優れていると言うことができ、Q3(88)が小さくなるほど分極方向が一方向にくせづいてしまってキャパシタの劣化が甚だしいことになる。
【００３４】
また、第２層間絶縁膜９４の配線間埋め込み特性の良否は、一層目金属配線９３間にボイドが発生したか否かにより判断した。
【００３５】
その結果を表１に示す。
【００３６】
【表１】
2010153897.tif 000003
なお、この調査では、一層目金属配線９３の高さを０．８５μm、配線間隔を０．５μmとした。この場合、配線間のアスペクトレシオは１．７となる。
【００３７】
表１より理解されるように、基板バイアスを増加させると、配線間埋め込み特性は良くなる傾向にあるが、Q3(88)は小さくなる傾向にある。すなわち、HDPCVD法では、配線間埋め込み特性とキャパシタのImprint特性とがトレードオフの関係にあり、一方を良好にしようと思えば他方が悪化してしまう。
【００３８】
そのような矛盾を解決するため、本発明者は、次のようなFeRAMの製造方法に想達した。なお、以下ではスタック型のFeRAMについて説明するが、本発明はプレーナー型のFeRAMにも適用することができる。
【００３９】
まず、図３（ａ）に示す断面構造を形成するまでの工程を説明する。
【００４０】
図３（ａ）に示すように、n型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（SiO2）を埋め込んでSTI用の素子分離絶縁膜２を形成する。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
【００４１】
続いて、シリコン基板１の所定のトランジスタ形成領域にp型不純物を選択的に導入してpウエル３を形成し、さらに、シリコン基板１のpウエル３の表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００４２】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜４の上にゲート電極６ａ、６ｂとして残す。なお、それらのゲート電極６ａ、６ｂはワード線（WL）の一部を構成する。
【００４３】
次に、ゲート電極６ａ、６ｂの両側のpウエル３にn型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のn型不純物拡散領域５ａ〜５ｃを形成する。さらに、CVD法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極６ａ、６ｂの両側部分に絶縁性のサイドウォールスペーサ７として残す。
【００４４】
続いて、ゲート電極６ａ、６ｂとサイドウォールスペーサ７とをマスクに使用して、第１〜第３のn型不純物拡散領域５ａ〜５ｃに再びn型不純物をイオン注入する。これにより、第１〜第３のn型不純物拡散領域５ａ〜５ｃのそれぞれに高濃度不純物領域が形成され、該第１〜第３のn型不純物拡散領域５ａ〜５ｃはLDD構造となる。
【００４５】
上記の拡散領域のうち、第１、第３のn型不純物拡散領域５ａ、５ｃは後述するキャパシタの下部電極に電気的に接続され、第２のn型不純物拡散領域５ｂは後述するビット線に電気的に接続される。
【００４６】
以上の工程により、pウエル３上にはゲート電極６ａ、６ｂとn型不純物拡散領域５ａ〜５ｃを有する２つのn型のMOSトランジスタT1、T2が１つのn型不純物拡散領域５ｂを共通にして形成されたことになる。
【００４７】
次いで、MOSトランジスタT1、T2を覆うカバー絶縁膜８として約２００nmの厚さの酸窒化シリコン（SiON）膜をプラズマCVD法によりシリコン基板１の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、下地絶縁膜９として厚さが１．０μｍ程度の酸化シリコン（SiO2）をカバー絶縁膜８の上に形成する。
【００４８】
続いて、下地絶縁膜９の上面を化学機械研磨（CMP）法により平坦化する。その後、N2雰囲気中、約６５０℃で下地絶縁膜９を約３０分間アニールすることにより、下地絶縁膜９の緻密化と脱水処理とを行う。
【００４９】
次に、図３（ｂ）に示す構造を得るまでの工程について説明する。
【００５０】
まず、フォトリソグラフィー法によりカバー絶縁膜８と下地絶縁膜９とをパターニングして、第１〜第３のn型不純物拡散領域５ａ〜５ｃに至る深さのコンタクトホール９ａ〜９ｃを形成する。
【００５１】
次いで、下地絶縁膜９の上面とコンタクトホール９ａ〜９ｃの内面にグルー膜１０として厚さ約２０nmのチタン（Ti）と厚さ約５０nmの窒化チタン（TiN）とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン（WF6）を用いるCVD法によりタングステン（W）膜１１をグルー膜１０上に成長させて各コンタクトホール９ａ〜９ｃ内を完全に埋め込む。
【００５２】
次いで、図３（ｃ）に示すように、第１絶縁膜９を研磨ストッパー膜として使用しながら、タングステン膜１１とグルー膜１０とをCMP法により選択的に研磨して第１絶縁膜９の上面上から除去する。これにより、タングステン膜１１とグルー膜１０とがコンタクトホール９ａ〜９ｃ内に第１導電性プラグ１２ａ、１２ｃ、及び第２導電性プラグ１２ｂとして残されることになる。
【００５３】
次に、図４（ａ）に示す断面構造を得るまでの工程について説明する。
【００５４】
まず、全面にIr膜をスパッタ法により厚さ約２００〜４００nm程度、例えば２５０nmに形成する。その後、そのIr膜上にスパッタ法によりTiN膜１３ａを厚さ約２００〜４００nm程度、例えば２００nmに全面に形成し、更にその上にTEOSを使用するプラズマCVD法によりSiO2膜１３ｂを厚さ約８００〜９００nm程度、例えば８００nmに全面に形成する。そして、このSiO2膜１３ｂ上に不図示のレジストパターンを形成し、そのレジストパターンをエッチングマスクにしてSiO2膜１３ｂとTiN膜１３ａとをパターニングし、それらをハードマスク１３とする。
【００５５】
その後、シリコン基板１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００kHzのバイアス用の高周波電力を７００W印加することにより、シリコン基板１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６MHzの高周波電力をアンテナパワーとして８００W印加し、チャンバ内にHBr、O2、及びC4F8をそれぞれ１０sccm、４０sccm、５sccmの流量で導入して、チャンバ内の圧力を０．４Paに保持すると共に、基板温度を４００℃にする。これにより、チャンバ内はIrに対するエッチング雰囲気となる。なお、エッチング雰囲気中に上記のようにC4F8を添加するのは、エッチングプロセスを安定させるためである。
【００５６】
上記のエッチング雰囲気に対し、ハードマスク１３はエッチング耐性を有するので、ハードマスク１３がエッチングマスクとして機能し、その下のIr膜が選択的にエッチングされる。その結果、Ir膜よりなる導電性酸素バリア膜１４ａ、１４ｃが第１導電性プラグ１２ａ、１２ｃ上に選択的に残されることになる。
【００５７】
その導電性酸素バリア膜１４ａ、１４ｃは、酸素透過防止能力に優れているIr膜よりなるので、その下の第１導電性プラグ１２ａ、１２ｃが後で行われる種々の熱工程において酸化されてコンタクト不良を起こすのを防止することができる。
【００５８】
ところで、上記ではハードマスク１３をSiO2膜１３ｂとTiN膜１３ａとの二層構造にしたが、場合によってはTiN膜のみでハードマスク１３を構成してもよい。但し、TiN膜は、エッチング雰囲気中のC4F8によりエッチングされ易いので、この点が懸念される場合は、上記のようにSiO2膜１３ｂを犠牲膜として形成するのが好ましい。なお、TiN膜のエッチング量を考慮して、TiN膜を厚く形成してそれのみでハードマスク１３を構成することも考えられるが、厚いTiN膜は加工し難いので、この場合もやはりSiO2膜１３ｂを形成するのが好ましい。TEOSを使用して成膜されたSiO2膜１３ｂは、TiN膜に比べて加工し易いので、そのような問題は生じない。
【００５９】
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６０】
まず、酸化防止絶縁膜１５ａとしてＳｉＯＮ膜をプラズマCVD法により厚さ約１００nm程度に全面に形成する。その後、TEOSを使用するプラズマCVD法により、酸化防止絶縁膜１５ａ上に絶縁性密着膜１５ｂとしてSiO2膜を厚さ約４００nm程度に形成する。
【００６１】
続いて、この絶縁性密着膜１５ｂの上面上からCMP法（化学機械研磨法）により研磨を行い、TiN膜１３ａの表面上において研磨をストップさせる。これにより、図４（ｃ）に示すように、SiO2膜１３ｂが除去されてTiN膜１３ａの表面が露出することになる。
【００６２】
その後、露出したTiN膜１３ａを過酸化アンモニア水溶液に曝すことにより、図５（ａ）に示すように、TiN膜１３ａを除去する。
【００６３】
続いて、図５（ｂ）に示すように、犠牲膜１６としてレジストを約１０００nmの厚さに全面に塗布する。そのようなレジストとしては、エッチレートが酸化防止絶縁膜１５ａ及び絶縁性密着膜１５ｂのエッチレートと略同じものを使用する。そのような犠牲膜１６をプラズマエッチングによりエッチバックすることにより、被エッチング面が平坦なまま下に下がり、エッチバック終了後には、図５（ｃ）に示すように、エッチバック前の犠牲膜１６の平坦な上面が酸化防止絶縁膜１５ａ及び絶縁性密着膜１５ｂに転写されることになる。その後、残存する酸化防止絶縁膜１５ａと絶縁性密着膜１５ｂとを絶縁性酸素バリア膜１５として使用する。
【００６４】
絶縁性酸素バリア膜１５中の酸化防止絶縁膜１５ａは、既述のようにSiON膜よりなり、その下の第２導電性プラグ１２ｂが種々の熱工程により酸化されるのを防ぐ役割を担う。
【００６５】
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
【００６６】
まず、全面にIr膜とIrO2膜とをこの順にスパッタ法によりそれぞれ厚さ約２００nm、約３０nmに形成し、それらをIrO2／Ir膜１７とする。このIrO2／Ir膜１７のうち、最下層のIr膜は、その下の第１導電性プラグ１２ａの酸化を防止し、コンタクト特性が劣化するのを防止するように機能する。
【００６７】
その後、IrO2／Ir膜１７上にPtO膜とPt膜とをこの順にスパッタ法によりそれぞれ厚さ約３０nm、約５０nmに形成し、それらをPt／PtO膜１８とする。Pt／PtO膜１８のうち、Pt膜は、その上に後で形成される強誘電体膜の配向を揃える役割を果たす。
【００６８】
そして、これらIrO2／Ir膜１７とPt／PtO膜１８とを下部電極用導電膜１９として使用する。
【００６９】
なお、下部電極用導電膜１９の形成前又は後に、例えば膜剥がれ防止のために絶縁性密着膜１５ｂをアニールしてもよい。そのアニール方法としては、例えば、アルゴン雰囲気中、７５０℃、６０秒間のRTA（Rapid Thermal Anneal）が採用され得る。
【００７０】
次いで、下部電極用導電膜１９上に、強誘電体膜２０としてＰＺＴ膜をスパッタ法により約１８０nmの厚さに形成する。強誘電体膜２０の成膜方法としては、スパッタ法の他に、MOD法、MOCVD法、ゾル・ゲル法等がある。また、強誘電体膜２０の材料としては、PZT以外に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【００７１】
次いで、酸素含有雰囲気中で強誘電体膜２０をアニールにより結晶化する。そのアニールとして、例えはArとO2の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのRTA処理を採用する。
【００７２】
続いて、強誘電体膜２０の上に、上部電極用導電膜２１として例えば厚さが２００nmのIrO2膜をスパッタ法により形成する。その後、この上部電極用導電膜２１の成膜時に強誘電体膜２０が受けたダメージを回復させるため、６５０℃の酸素雰囲気のファーネス（不図示）中でアニールを約６０分間行う。
【００７３】
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７４】
まず、上部電極用導電膜２１の上にTiN膜４５をスパッタ法により形成し、更にその上にTEOSを使用するプラズマCVD法によりSiO2膜４６を形成する。その後、このTiN膜４５とSiO2膜４６とをフォトリソグラフィーによりキャパシタ形状にパターニングし、それらをハードマスク４７とする。
【００７５】
次いで、シリコン基板１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００kHzのバイアス用の高周波電力を７００W印加することによりシリコン基板１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６MHzの高周波電力をアンテナパワーとして８００W印加し、チャンバ内にHBrとO2をそれぞれ１０sccm、４０sccmの流量で導入して、チャンバ内の圧力を０．４Paに保持すると共に、基板温度を４００℃にする。これにより、エッチングチャンバ内はIrO2に対するエッチング雰囲気となり、IrO2よりなる上部電極用導電膜２１がエッチングされる。そして、上部電極用導電膜２１が１０％オーバーエッチされたところでエッチングを終了することにより、上部電極用導電膜２１がハードマスク４７の形状にエッチングされて上部電極２１ａとなる。なお、１０％のオーバーエッチングとは、上部電極用導電膜２１の膜厚２００nmの１０％分、すなわち２０nmだけ上部電極用導電膜２１を過剰にエッチングすることを言う。
【００７６】
続いて、バイアスパワーとアンテナパワーとをそのままにし、エッチングガスを４０sccmのCl2と１０sccmのArに変えることにより、チャンバ内をPZTに対するエッチング雰囲気にし、PZTよりなる強誘電体膜２０をハードマスク４７の形状にエッチングしていく。そして、終点検出器でエッチングの終点をモニターすることにより、エッチングを下部電極用導電膜１９上で停止させる。これにより、強誘電体膜２０はエッチングされてキャパシタ誘電体膜２０ａとなる。
【００７７】
次いで、エッチングガスを再び１０sccmのHBrと４０sccmのO2にして下部電極用導電膜１９のエッチングを開始し、１０％のオーバーエッチングとなったところでエッチングを終了する。これにより、下部電極用導電膜１９は、ハードマスク４７の形状にエッチングされ、下部電極１９ａとなる。
【００７８】
この工程により、下部電極１９ａ、強誘電体膜２０ａ、及び上部電極２１ａをこの順に積層してなるキャパシタQ1、Q2が、導電性酸素バリア膜１４ａ、１４ｃと絶縁性酸素バリア膜１５とを介して下地絶縁膜９の上に形成されたことになる。そのキャパシタQ1、Q2は、導電性酸素バリア膜１４ａ、１４ｃと第１導電性プラグ１２ａ、１２ｃとを介して、それぞれ第１の拡散領域５ａ及び第３の拡散領域５ｃと電気的に接続される。
【００７９】
このキャパシタQ1、Q2の一部は絶縁性酸素バリア膜１５上に形成されるが、絶縁性酸素バリア膜１５の最上層をSiO2よりなる絶縁性密着膜１５ｂとしたことで、キャパシタQ1、Q2の下部電極１９ａが絶縁性酸素バリア膜１５から剥がれるのを防止することができる。
【００８０】
続いて、エッチングによるキャパシタ誘電体膜２０ａのダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【００８１】
そのような回復アニールを行っても、絶縁性酸素バリア膜１５によって第２導電性プラグ１２ｂの酸化を防ぐことができ、また、導電性酸素バリア膜１４ａ、１４ｃによって第１導電性プラグ１２ａ、１２ｃの酸化を防止することができる。
【００８２】
次に、図７（ａ）に示すように、キャパシタQ1、Q2上、及び絶縁性酸素バリア膜１５上に、第１キャパシタ保護絶縁膜２３として厚さ約５０nmのアルミナをスパッタ法により形成する。この第１キャパシタ保護絶縁膜２３は、プロセスダメージからキャパシタQ1、Q2を保護するものであって、アルミナの他、PZTで構成してもよい。
【００８３】
その後、TEOSを使用するプラズマCVD法により、この第１キャパシタ保護絶縁膜２３上に第２キャパシタ保護絶縁膜２２としてSiO2膜を厚さ約１００nmに形成する。
【００８４】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、図１７に示すHDPCVD装置の下部電極７１上にシリコン基板１を載置し、SiH4、O2、及びＡｒをそれぞれ５０sccm、３７５sccm、３００sccmの流量でチャンバ７０内に供給すると共に、不図示の排気ポンプでチャンバ７０内を排気することにより、チャンバ７０内を圧力約１mTorrに保持する。なお、下部電極７１は、ヒータ等の不図示の加熱手段によって温度約３００℃に保持されている。
【００８６】
そして、バイアス用高周波電源７４から発生した周波数４MHz、パワー５００Wの高周波電力を下部電極７１に供給し、シリコン基板１にバイアス電圧を印加する。更に、アンテナ用高周波電源７３から発生した周波数１３．５６MHz、パワー３０００Wの高周波電力をコイル７２に供給して、チャンバ７０内に高密度のプラズマを発生させる。
【００８７】
これにより、図７（ｂ）に示すように、第２キャパシタ絶縁膜２２上にSiO2よりなる第１絶縁膜２４がHDPCVD法により約１．５μｍの厚さに形成されることになる。そのようなHDPCVD法によれば、ボイドの発生無しに、高アスペクトレシオのキャパシタQ1、Q2間に埋め込み性の良い第１絶縁膜２４を形成することができる。
【００８８】
但し、上記のHDPCVD法では、還元性のある水素を有するSiH4を反応ガスとして使用しているので、その水素によってキャパシタ誘電体膜２０ａが劣化する恐れがある。そこで、O2をSiH4の流量の５倍以上供給することにより、雰囲気中の水素をできるだけ酸化し、水素によるキャパシタ誘電体膜２０ａの劣化を極力防ぐのが好ましい。
【００８９】
また、理由は不明であるが、TEOSを使用するプラズマCVD法で第２キャパシタ保護絶縁膜２２を形成すると、第１キャパシタ保護絶縁膜２３を単層で使用する場合よりもキャパシタQ1、Q2の劣化がより良好に防止することができる。
【００９０】
その後、図８（ａ）に示すように、TEOSを使用するプラズマCVD法により、第１絶縁膜２４上にCMP用の犠牲膜２５としてSiO2膜を厚さ約５００nmに形成する。
【００９１】
そして、犠牲膜２５をCMPで研磨することにより、図８（ｂ）に示すように、第１絶縁膜２４の表面を平坦化して、上部電極２１ａ上での第１絶縁膜２４の厚さを約５００nmとする。
【００９２】
先の例（図１〜図２）では、この工程後に一層目金属配線を形成し、その後HDPCVD法を使用してその一層目金属配線間を第２層間絶縁膜で埋め込んだ。しかし、この方法では既述のようにキャパシタQ1、Q2が劣化するという問題が生じる。
【００９３】
その問題を回避するため、本実施形態では、ダマシンプロセスにより銅配線を形成する。
【００９４】
すなわち、図９（ａ）に示すように、平坦化された第１絶縁膜２４上に、第１低誘電率絶縁膜２６としてBN膜（誘電率：約２）を厚さ約２００nm程度に形成する。
【００９５】
第１低誘電率絶縁膜２６は、配線段差の無い平坦化された第１絶縁膜２４上に形成されるものであるから、その成膜方法として埋め込み性が良いもの、例えばHDPCVD法を採用する必要がない。よって、上記のBN膜も、シリコン基板１にバイアス電圧を印加しない（ノンバイアス）で成膜することができ、例えは、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマCVD法により形成することができる。
【００９６】
ノンバイアスなので、成膜ガス中の水素がシリコン基板１に引き込まれることがなく、水素によってキャパシタQ1、Q2が劣化してしまうのを防止することができる。
【００９７】
なお、低誘電率絶縁膜２６としては、BN膜の他に、SOL−GEL法で形成されたものを使用してもよい。この場合は、低誘電率膜２６からの脱ガスをブロックするブロック膜（不図示）を第１絶縁膜２４上に形成し、このブロック膜上に第１低誘電率絶縁膜２６を形成するのが好ましい。そのようなブロック膜としては、例えは、Cat−CVD（Catalytic Chemical Vapor Deposition）法で形成されたSiN膜、SiO2膜、SiC膜、及びTiOx膜等が挙げられる。
【００９８】
続いて、TEOSを使用するプラズマCVD法により、厚さ１００nmのSiO2膜を第１キャップ膜２７として第１低誘電率膜２６上に形成する。この第１キャップ膜２７は、第１低誘電率膜２６からの脱ガスが上方に拡散するのを防止する役割を担う。なお、第１キャップ膜２７としては、上述のCat−CVD法で形成した種々の膜を使用しても良い。そして、この第１キャップ膜２７も平坦な表面上に形成されるものであるからHDPCVD法で成膜する必要が無い。
【００９９】
この工程により、各絶縁膜２２〜２４、２６〜２７で構成される第１層間絶縁膜６８が、キャパシタQ1、Q2を覆って形成されたことになる。
【０１００】
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１０１】
まず、第１キャップ膜２７上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口２８ａを有する第１レジストパターン２８とする。次いで、この第１レジストパターン２８をエッチングマスクとして使用しながら、第１キャップ膜２７、第１低誘電率絶縁膜２６、第１絶縁膜２４、第２キャパシタ保護絶縁膜２２をエッチングし、各膜に第１ホール２２ａ、２４ａ、２６ａ、２７ａを形成する。
【０１０２】
この場合のエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
【０１０３】
このエッチングにおけるアルミナとSiO2とのエッチング選択比は、（アルミナ）：（SiO2）＝１：２〜３程度なので、アルミナよりなる第１キャパシタ保護絶縁膜２３がこのエッチングにおけるエッチングストッパ膜の役割を果たす。
【０１０４】
このエッチングが終了後、第１レジストパターン２８を酸素プラズマによりアッシングして除去する。
【０１０５】
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０６】
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、ホール形状の第１レジスト開口２９ａと配線形状の第２レジスト開口２９ｂとを有する第２レジストパターン２９とする。次いで、この第２レジストパターン２９をエッチングマスクとして使用しながら、第１レジスト開口２９ａ下の第１キャップ膜２７、第１低誘電率絶縁膜２６、第１絶縁膜２４、第２キャパシタ保護絶縁膜２２をエッチングし、それぞれの膜に第３ホール２７ｃ、２６ｃ、及び第２ホール２４ｂ、２２ｂを形成する。このエッチングにおけるエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
【０１０７】
なお、これらのホールを先のエッチング工程（図９（ｂ））において形成することも可能であるが、これらのホールを合わせた深さがキャパシタQ1、Q2上の各ホール２２ａ、２４ａ、２６ａ、２７ａの合計深さよりも深いため、キャパシタQ1、Q2上の第１キャパシタ保護絶縁膜２３がエッチングされ、キャパシタQ1、Q2がエッチング雰囲気に長時間曝されてダメージを受ける恐れがある。
【０１０８】
再び図１０（ａ）を参照する。上記のエッチングでは、第２レジスト開口２９ｂ下の第１キャップ膜２７と第１低誘電率絶縁膜２６もエッチングされ、それぞれの膜に第２ホール２７ｂ、２６ｂとが形成される。第１配線溝３０は、その第２ホール２７ａ、２６ｂにより構成される。
【０１０９】
なお、このエッチングでは、第１ホール２２ａ下の第１キャパシタ保護絶縁膜２３がエッチングされ、そこに第１ホール２３ａが形成される。これにより、各ホール２２ａ〜２４ａで構成される第１コンタクトホール３１が第１配線溝３０の底部から下に延びて形成され、その第１コンタクトホール３１内にキャパシタQ1、Q2の上部電極２１ａが露出することになる。
【０１１０】
この工程が終了後、第２レジストパターン２９は酸素プラズマによりアッシングされて除去される。
【０１１１】
その後、キャパシタQ1、Q2の形成後からここまでの工程においてキャパシタQ1、Q2が受けたダメージを回復させるため、５５０℃の酸素雰囲気中で６０分間の酸素アニールを行う。この酸素アニールの際、第２導電性プラグ１２ｂの上に絶縁性酸素バリア膜１５を形成しているので、第２導電性プラグ１２ｂの酸化を防ぐことができる。
【０１１２】
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１１３】
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、配線形状のレジスト開口３２ａを有する第３レジストパターン３２とする。
【０１１４】
次いで、この第３レジストパターン３２をエッチングマスクに使用しながら、レジスト開口３２ａ下の第１キャップ膜２７と第１低誘電率絶縁膜２６とをエッチングし、それぞれの膜に第４ホール２７ｄ、２６ｄを形成してそれらを第２配線溝３３として使用する。このエッチングにおけるエッチングガスとしては、例えば、CF4、C4F8、O2、及びArの混合ガスが使用される。
【０１１５】
また、このエッチングにおいては、第２ホール２２ｂ下の第１キャパシタ保護絶縁膜２３、絶縁性密着膜１５ｂ、及び酸化防止絶縁膜１５ａもエッチングされて、それぞれの膜に第２ホール２３ｂ、第１ホール１５ｄ、１５ｃが形成される。そして、各ホール２４ｂ、２２ｂ、２３ｂ、１５ｄ、１５ｃを第２コンタクトホール３４として使用する。
【０１１６】
なお、この工程が終了後、第３レジストパターン３２は酸素プラズマによりアッシングされて除去される。
【０１１７】
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１８】
まず、上部電極２１ａと第２導電性プラグ１２ｂの各上面をＡｒプラズマにより約２０nmエッチングして清浄面を出す。その後、第１、第２コンタクトホール３１、３４、及び第１、第２配線溝３０、３３の各内面に、銅の拡散を防止するための第１拡散防止膜３５としてTaNをスパッタ法により厚さ約５０nmに形成する。
【０１１９】
次に、図１１（ｂ）に示すように、各コンタクトホール３１、３４と各配線溝３０、３３を完全に埋め込む厚さの第１銅膜３６を第１拡散防止膜３５上にめっき法により形成する。そのめっき法においては、硫酸銅の他、銅の埋め込み性を良くするための有機物が添加されためっき液が使用される。めっき法では、基板１を加熱しないためサーマルバジェットが低下し、キャパシタQ1、Q2が熱によりダメージを受けるのを防ぐことができる。
【０１２０】
上述のめっき法では、めっき液中の有機物が第１銅膜３６に取り込まれるが、この点が懸念される場合は、めっき法に代えてPVD法により第１銅膜３６を形成してもよい。そのPVD法においては、減圧されたチャンバ内において銅のターゲットをArプラズマ等によりスパッタし、銅を第１拡散防止膜３５上に堆積させる。その後、大気圧よりも高い圧力にチャンバ内を加圧し、銅を流動化させることにより、各コンタクトホール３１、３４と各配線溝３０、３３を銅により完全に埋め込む。
【０１２１】
或いは、PVD法に代えて、CVD法により第１銅膜３６を形成してもよい。そのCVD法においては、図１８に示すチャンバ７４内の基板載置台７５上にシリコン基板１を載置し、チャンバ７４の上方からCl2ガスを導入する。そして、高周波電源７８で発生した周波数１３．５６MHz、パワー３０００Wの高周波電力をコイル７６に供給することにより、チャンバ７４内にClプラズマを生成させ、そのＣｌプラズマを温度約３００℃に保持された銅板７７の開口７７ａに通す。このようにすると、銅板７７の銅がClプラズマに曝されてCuxClyなる銅の塩化物が生成し、それがシリコン基板１上に付着する。シリコン基板１は、Clプラズマよりも低い約２００℃に保持されているため、シリコン基板１とプラズマの温度差によってCuxCly中のClが脱離し、シリコン基板１上にはCuのみが堆積し、第１銅膜３６が形成されることになる。
【０１２２】
なお、PVD法やCVD法で第１銅膜３６を形成する場合は、第１銅膜３６の表面に自然酸化膜が形成されるのを防ぐため、第１銅膜３６の形成後にそれを大気に曝すのは避けた方がよい。
【０１２３】
次に、図１２に示す断面構造を得るまでの工程について説明する。
【０１２４】
まず、第１キャップ膜２７よりも上にある第１銅膜３６及び第１拡散防止膜３５をCMP法により研磨して除去し、それらを第１、第２配線溝３０、３３、及び第１、第２コンタクトホール３１、３４内に残して、第１、第２銅配線３６ａ、３６ｃ及び第１、第２銅プラグ３６ｂ、３６ｄ（第１導電体）とする。なお、第１銅配線３６ａは、第１銅プラグ３６ｂを介してキャパシタQ1、Q2の上部電極２１ａと電気的に接続されて、プレート線として機能する。
【０１２５】
そのような銅配線の形成方法は、デュアルダマシンプロセスと称される。このプロセスによれば、各絶縁膜２２〜２４の積層膜（第１ホール形成用絶縁膜）の表面を平坦化した後に、その配線段差の無い平坦な表面上に第１低誘電率絶縁膜２６と第１キャップ膜２７との積層膜（配線溝形成用絶縁膜）を形成するので、これら第１低誘電率絶縁膜２６と第１キャップ膜２７とに対して良好な埋め込み特性を要求する必要が無く、これらの膜をHDPCVD法を使用しなくても形成することができ、キャパシタQ1、Q2の劣化を防ぐことができる。
【０１２６】
次いで、銅の上方への拡散を防止するために、第２拡散防止膜３７を全面に形成する。この第２拡散防止膜３７としては、例えば厚さが７０nmのSiN膜が採用され得るが、キャパシタQ1、Q2のダメージを避けるため、ノンバイアスのプラズマCVD法によりSiN膜を形成するのが好ましい。或いは、SiN膜に代えて、BN膜、SiC膜、及びアルミナ膜を採用しても良い。更に、このような絶縁膜に代えて、スパッタ法で形成されたTa、TaN、Ti、TiN等の導電膜を第２拡散防止絶縁膜３７として採用しても良い。そのような導電膜を使用する場合は、各銅配線３６ａ、３６ｃが電気的に接続されるのを防止するため、導電膜を形成後にそれを各銅配線３６ａ、３６ｃの形状にパターニングする工程が行われる。
【０１２７】
続いて、図１３に示す断面構造を得るまでの工程について説明する。
【０１２８】
まず、TEOSを使用するプラズマCVD法により、第２絶縁膜３８として厚さ約５００nmのSiO2膜を第２拡散防止膜３７上に形成する。その後、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマCVD法により、この第２絶縁膜３８上に第２低誘電率絶縁膜３９としてBN膜を厚さ約２００nm程度に形成する。続いて、TEOSを使用するプラズマCVD法により、厚さ１００nmのSiO2膜を第２キャップ膜４０として第２低誘電率膜３９上に形成する。この第２キャップ膜４０は、第２低誘電率膜３９からの脱ガスが上方に拡散するのを防止するように機能する。
【０１２９】
ここまでの工程により、各絶縁膜３７〜４０で構成される第２層間絶縁膜６９が形成されたことになる。
【０１３０】
更に、この第２層間絶縁膜６９上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口４１ａを有する第４レジストパターン４１とする。そして、この第４レジストパターンをエッチングマスクとして使用し、且つ、第２拡散防止膜３７をエッチングストッパー膜として使用しながら、第２キャップ膜４０、第２低誘電率絶縁膜３９、及び第２絶縁膜３８をエッチングし、それぞれの膜に第１ホール３８ａ〜４０ａを形成する。この工程が終了後、第４レジストパターン４１を酸素プラズマによりアッシングして除去する。
【０１３１】
次に、図１４に示す断面構造を得るまでの工程について説明する。
【０１３２】
まず、全面にフォトレジストを塗布し、それを露光・現像して、配線形状のレジスト開口４４ａを備えた第５レジストパターン４４とする。
【０１３３】
そして、この第５レジストパターン４４をエッチングマスクとして使用し、第２キャップ膜４０と第２低誘電率絶縁膜３９とをエッチングしてそれぞれに第２ホール３９ｂ、４０ｂを形成し、それらを第３配線溝４２として使用する。これと同時に、第１ホール３８ａ下の第２拡散防止膜３７をエッチングしてそこに第１ホール３７ａを形成し、これら第１ホール３７ａ、３８ａを第３コンタクトホール４３として使用する。その第３コンタクトホール４３には、第２銅配線３６ｃが露出することになる。このエッチングにおけるエッチングガスとしては、例えば、CF4、C4F8、O2、及びArの混合ガスが使用される。
【０１３４】
なお、先のエッチング工程（図１３）において、エッチングを更に進めて、第１ホール３８ａ下の第２拡散防止膜３７に第１ホール３７ａを形成し、第２銅配線３６ｃを露出させることも考えられる。しかしながら、この方法では、次の第３配線溝４２のエッチング工程（図１４）において第２銅配線３６ｃがエッチング雰囲気に長時間曝され、それによってキャパシタQ1、Q2が劣化する恐れがある。これに対し、本実施形態のように、第３配線溝４２の形成と同時に第１ホール３７ａを形成すれば、キャパシタQ1、Q2が受けるダメージを極力低減することができる。
【０１３５】
この工程が終了後、第５レジストパターン４４は酸素プラズマによりアッシングされて除去される。
【０１３６】
続いて、図１５に示すように、チャンバ（不図示）内の基板載置台上にシリコン基板１を置き、その基板載置台を加熱することによりシリコン基板１を約３５０℃程度に加熱して、その状態でチャンバ内にCO（一酸化炭素）を導入し、第２銅配線３６ｃに対してCOアニールを施す。
【０１３７】
COは、酸化してCO2になる方が安定であるため、還元性のあるガスである。従って、上記のようにCOをチャンバ内に導入すると、第３コンタクトホール４３を通じて第２銅配線３６ｃがCOガスに曝され、第２銅配線３６表面の自然酸化膜が除去される。
【０１３８】
しかも、COは、キャパシタQ1、Q2を劣化させる水素を含有していないので、NH3ガス等のようにキャパシタQ1、Q2を劣化させてしまうことが無く、キャパシタQ1、Q2の劣化を防ぎつつ銅の自然酸化膜を除去することができる。
【０１３９】
なお、COガスに代えてCOプラズマを使用することも考えられるが、COプラズマでは酸素原子が解離し、その酸素原子によって第２銅配線３６ｃが酸化される恐れがあるので、この方法は好ましくない。
【０１４０】
また、水素を含まない還元性のあるガスとしては、COガスの他に、NOガスも使用し得る。そのNOガスは、例えばチャンバ内にNO2を導入し、チャンバ内でNO2に紫外線を照射することにより生成することができる。
【０１４１】
次に、図１６に示す断面構造を得るまでの工程について説明する。
【０１４２】
まず、デュアルダマシンプロセスを用いて、第３配線溝４２内と第３コンタクトホール４３内とに、それぞれ第３銅配線４８と第３銅プラグ４９（第２導電体）とを形成する。これらの第３銅配線４８と第３銅プラグ４９は、TiN膜と銅膜との二層構造を有する。また、第２導電性プラグ１２ｂ上の第３銅配線４８はビット線として機能する。
【０１４３】
この工程の前に、COアニールにより第２銅配線３６ｃ表面の自然酸化膜を除去してあるので、第２銅配線３６ｃと第３銅プラグ４９との電気的なコンタクトを確実にとることができる。
【０１４４】
なお、第２銅配線３６ｃの表面に自然酸化膜が形成されるのを防ぐため、COアニール後に第２銅配線３６ａ、３６ｃを大気に曝すこと無しに、第３銅配線４８と第３銅プラグ４９とを形成するのが好ましい。
【０１４５】
続いて、第３銅配線４８上と第２キャップ膜４０上とに、第３拡散防止膜５０として厚さ約７０nmのアルミナ膜又はTa膜をスパッタ法により形成する。第３拡散防止膜５０をスパッタ法で形成することで、成膜雰囲気が還元雰囲気にならないので、還元雰囲気によってキャパシタQ1、Q2が劣化するのを防止することができる。
【０１４６】
なお、Ta膜を第３拡散防止膜５０として使用する場合は、各第３銅配線４８同士がTa膜により電気的に接続されるのを防止するため、Ta膜を形成後にそれを第３銅配線４８の形状にパターニングする。
【０１４７】
次いで、その第３拡散防止膜５０上に、TEOSを使用するプラズマCVD法により厚さ約１００nmのSiO2膜を形成し、第３絶縁膜５１とする。その後、この第３絶縁膜５１上に第３低誘電率絶縁膜５２としてBN膜を厚さ約２００nmに形成し、更にその上にTEOSを使用するプラズマCVD法により厚さ約１００nmのSiO2膜を形成し、第３キャップ膜５３とする。
【０１４８】
続いて、デュアルダマシンプロセスを使用して、これら第３拡散防止膜５０、第３絶縁膜５１、第３低誘電率絶縁膜５２、及び第３キャップ膜５３に第４銅プラグ５４と第４銅配線５５とを埋め込む。第４銅プラグ５４と第４銅配線５５は、いずれもTiN膜と銅膜との二層構造を有する。
【０１４９】
次に、この第４銅配線５５上と第３キャップ膜５３上とに、第４拡散防止膜５６として厚さ約７０nmのアルミナ膜又はTa膜をスパッタ法により形成する。Ta膜を第４拡散防止膜５６として使用する場合は、Ta膜を形成後にそれを第４銅配線５５の形状にパターニングする。
【０１５０】
その後、TEOSを使用するプラズマCVD法により、第４拡散防止膜５６上に第４絶縁膜５７としてSiO2膜を厚さ約５００nmに形成する。更に、この第４絶縁膜５７上にBN膜等の第４低誘電率絶縁膜５８を厚さ約２００nmに形成し、その上に、TEOSを使用するプラズマCVD法によりSiO2膜を形成し、それを第４キャップ膜５９とする。
【０１５１】
そして、デュアルダマシンプロセスにより、これら第４拡散防止膜５６、第４絶縁膜５７、第４低誘電率絶縁膜５８、及び第４キャップ膜５９に第５銅プラグ６７と第５銅配線６０とを埋め込む。この第５銅プラグ６７と第５銅配線６０とは、いずれもTiN膜と銅膜との二層構造を有する。
【０１５２】
続いて、第５銅配線６０上と第４キャップ膜５９上とに、第５拡散防止膜６１としてアルミナ膜又はTa膜をスパッタ法により厚さ約７０nm程度に形成する。Ta膜を第５拡散防止膜６１として使用する場合は、Ta膜を形成後にそれを第５銅配線６０の形状にパターニングする。その後、TEOSを使用するプラズマCVD法により第５拡散防止膜６１上に厚さ約５００nmのSiO2膜を形成し、それを第５絶縁膜６２とする。そして、フォトリソグラフィー法により第５絶縁膜６２と第５拡散防止膜６１とにホールを形成し、そのホール内に第３導電性プラグ６３を形成する。その第３導電性プラグ６３は、例えば、下から順にTaN膜、TiN膜、及びタングステン膜を積層した構造を有する。
【０１５３】
その後、第３導電性プラグ６３上と第５絶縁膜６２上とに多層金属膜を形成する。その多層金属膜として、例えば、厚さ６０nmのTi膜、厚さ３０nmのTiN膜、厚さ４００nmのAl−Cu膜、厚さ５nmのTi膜、及び厚さ７０nmのTiN膜をスパッタ法により順に形成する。そして、フォトリソグラフィーによりその多層金属膜をパターニングして、最終金属配線６５とする。
【０１５４】
その最終金属配線６５は、下層の各銅配線に比べて配線間隔が広いので、それを覆う絶縁膜をHDPCVD法で形成する必要はない。そこで、本実施形態では、この最終金属配線６５を覆う第６絶縁膜６４として、TEOSを使用するプラズマCVD法により形成された厚さ約１．５μｍのSiO2膜を採用する。
【０１５５】
そして最後に、デバイス表面を保護するための表面保護膜６６として、SiN膜を厚さ約５００nmに形成する。そのSiN膜は、キャパシタQ1、Q2にダメージを与えないために、ノンバイアスのプラズマCVD法で形成されるのが好ましい。
【０１５６】
以上説明したように、本実施形態によれば、ダマシン法により銅配線を形成するので、その銅配線が埋め込まれる層間絶縁膜を複数の絶縁膜で構成する場合、その全ての絶縁膜に対して埋め込み性の良い膜を使用する必要が無く、HDPCVDを使用しなくても層間絶縁膜を形成することが可能となり、基板バイアスによってキャパシタが劣化するのを防止することが可能となる。
【０１５７】
以下に、本発明の特徴を付記する。
【０１５８】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された下地絶縁膜と、
前記下地絶縁膜の上に形成され、下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタと、
前記キャパシタを覆うと共に、配線溝と、該配線溝の底部から該キャパシタの前記上部電極に至るホールとが形成された層間絶縁膜と、
前記層間絶縁膜の前記配線溝と前記ホールとを埋める導電体と、
を有することを特徴とする半導体装置。
【０１５９】
（付記２）  前記導電体は銅膜を含むことを特徴とする付記１に記載の半導体装置。
【０１６０】
（付記３）  半導体基板の上方に下地絶縁膜を形成する工程と、
下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタを前記下地絶縁膜の上に形成する工程と、
前記キャパシタを覆う第１層間絶縁膜を形成する工程と、
配線溝と、該配線溝の底部から下に延びる第１ホールとを前記第１層間絶縁膜に形成する工程と、
前記配線溝と前記第１ホールとに第１導電体を埋め込む工程と、
水素を含まない還元性ガス中において前記第１導電体をアニールする工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６１】
（付記４）  前記第１層間絶縁膜を形成する工程は、
前記キャパシタを覆う第１ホール形成用絶縁膜を形成する工程と、
前記第１ホール形成用絶縁膜の表面を平坦化する工程と、
前記半導体基板にバイアス電圧を印加しない状態で、前記第１ホール形成用絶縁膜の平坦化された表面上に配線溝形成用絶縁膜を形成する工程と、
を有することを特徴とする付記３に記載の半導体装置の製造方法。
【０１６２】
（付記５）  前記第１導電体を埋め込んだ後、
前記第１導電体を覆う第２層間絶縁膜を形成する工程と、
前記第１導電体に至る第２ホールを前記第２層間絶縁膜に形成する工程とを有し、
前記第１導電体の前記アニールを、前記第２ホールを通じて行うことを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
【０１６３】
（付記６）  前記アニールの後、前記第１導電体を大気に曝すこと無しに、前記第２ホールに第２導電体を埋め込む工程を有することを特徴とする付記５に記載の半導体装置の製造方法。
【０１６４】
（付記７）  前記第１ホールを形成する工程は、該第１ホールを前記キャパシタの前記上部電極に至る深さに形成し、
前記第１導電体を埋め込む工程は、前記上部電極と電気的に接続されるように前記第１導電体を前記第１ホールに埋め込むことを特徴とする付記３乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１６５】
（付記８）  前記還元性ガスとして、COガス又はNOガスを使用することを特徴とする付記３乃至付記７のいずれかに記載の半導体装置の製造方法。
【０１６６】
（付記９）  前記COガス又は前記NOガスをプラズマ化させずに前記アニールを行うことを特徴とする付記８に記載の半導体装置の製造方法。
【０１６７】
（付記１０）  前記第１層間絶縁膜の前記配線溝と前記第１ホールとに前記第１導電体を埋め込む工程は、
前記配線溝と前記第１ホールの各々の内面に拡散防止膜を形成する工程と、
前記拡散防止膜上に銅膜を形成する工程と、
を有することを特徴とする付記３乃至付記９のいずれかに記載の半導体装置の製造方法。
【０１６８】
（付記１１）  前記銅膜を形成する工程はめっき法により行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６９】
（付記１２）  前記銅膜を形成する工程は、
スパッタ法により前記拡散防止膜上に前記銅膜を形成する工程と、
大気圧よりも高圧の雰囲気中に前記銅膜を置いて該銅膜を流動化させる工程と、
を有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１７０】
（付記１３）  前記銅膜を形成する工程は、
前記半導体基板よりも高温の銅をハロゲンガスのプラズマに曝して銅のハロゲン化物を生成し、該ハロゲン化物を前記シリコン基板上に導いて前記拡散防止膜上に銅を析出させることにより行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【符号の説明】
【０１７１】
１・・・シリコン基板、２・・・素子分離絶縁膜、３・・・pウエル、４・・・ゲート絶縁膜、５ａ〜５ｃ・・・第１〜第３のn型不純物拡散領域、６ａ、６ｂ・・・ゲート電極、７・・・サイドウォールスペーサ、８・・・カバー絶縁膜、９・・・下地絶縁膜、１０・・・グルー膜、１１・・・タングステン膜、１２ａ、１２ｃ・・・第１導電性プラグ、１２ｂ・・・第２導電性プラグ、１３ａ・・・TiN膜、１３ｂ・・・SiO2膜、１３・・・ハードマスク、１４ａ、１４ｃ・・・導電性酸素バリア膜、１５ａ・・・酸化防止絶縁膜、１５ｂ・・・絶縁性密着膜、１６・・・犠牲膜、１７・・・IrO2／Ir膜、１８・・・Pt／PtO膜、１９・・・下部電極用導電膜、１９ａ・・・下部電極、２０・・・強誘電体膜、２０ａ・・・キャパシタ誘電体膜、２１・・・上部電極用導電膜、２１ａ・・・上部電極、２２・・・第２キャパシタ保護絶縁膜、２３・・・第１キャパシタ保護絶縁膜、２４・・・第１絶縁膜、２５・・・犠牲膜、２６・・・第１低誘電率絶縁膜、２７・・・第１キャップ膜、１５ｃ、１５ｄ、２２ａ、２３ａ、２４ａ、２６ａ、２７ａ・・・第１ホール、２２ｂ、２３ｂ、２４ｂ、２６ｂ、２７ｂ・・・第２ホール、２６ｃ、２７ｃ・・・第３ホール、２６ｄ、２７ｄ・・・第４ホール、２８・・・第１レジストパターン、２８ａ・・・レジスト開口、２９・・・第２レジストパターン、２９ａ・・・第１レジスト開口、２９ｂ・・・第２レジスト開口、３０・・・第１配線溝、３１・・・第１コンタクトホール、３２・・・第３レジストパターン、３２ａ・・・レジスト開口、３３・・・第２配線溝、３４・・・第２コンタクトホール、３５・・・第１拡散防止膜、３６・・・第１銅膜、３６ａ・・・第１銅配線、３６ｂ・・・第１銅プラグ、３６ｃ・・・第２銅配線、３６ｄ・・・第２銅プラグ、３７・・・第２拡散防止膜、３８・・・第２絶縁膜、３９・・・第２低誘電率絶縁膜、４０・・・第２キャップ膜、４１・・・第４レジストパターン、３８ａ、３９ａ、４０ａ・・・第１ホール、３９ｂ、４０ｂ・・・第２ホール、４２・・・第３配線溝、４３・・・第３コンタクトホール、４４・・・第５レジストパターン、４４ａ・・・レジスト開口、４５・・・TiN膜、４６・・・SiO2膜、４７・・・ハードマスク、４８・・・第３銅配線、４９・・・第３銅プラグ、５０・・・第３拡散防止膜、５１・・・第３絶縁膜、５２・・・第３低誘電率絶縁膜、５３・・・第３キャップ膜、５４・・・第４銅プラグ、５５・・・第４銅配線、５６・・・第４拡散防止膜、５７・・・第５銅プラグ、５８・・・第４低誘電率絶縁膜、５９・・・第４低誘電率絶縁膜、６０・・・第５銅配線、６１・・・第５拡散防止膜、６２・・・第５絶縁膜、６３・・・第３導電性プラグ、６４・・・第６絶縁膜、６５・・・最終金属配線、６６・・・表面保護膜、６７・・・第５銅プラグ、６８・・・第１層間絶縁膜、６９・・・第２層間絶縁膜、７０、７４・・・チャンバ、７１・・・下部電極、７２、７６・・・コイル、７３・・・アンテナ用高周波電源、７４・・・バイアス用高周波電源、７５・・・基板載置台、７７・・・銅板、７７ａ・・・開口、７８・・・高周波電源、９０・・・キャパシタ保護絶縁膜、９１・・・第１層間絶縁膜、９２・・・第３導電性プラグ、９３・・・一層目金属配線、９３ａ・・・一層目金属配線の角部、９４・・・第２層間絶縁膜、９５・・・第５導電性プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010153897.tif 000019
【図１７】
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【図１８】
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