(57)【要約】【課題】ＣＭＯＳ互換の処理フローにおいて抵抗スイッチング材料の集積化を容易にする抵抗スイッチングメモリデバイスの製造方法を提供する。【解決手段】抵抗スイッチングメモリデバイス（１１５）の製造方法は、電気コンタクト（１０１）を含む基板（１００）を用意すること、電気コンタクト（１０１）を露出させる溝を含む絶縁層（１０２）を基板（１００）上に設けること、溝の中に、少なくとも抵抗メモリデバイス（１１５）の下部電極（１０３ｂ）および抵抗スイッチング素子（１４０）を設けること（１８６）を含む。該方法は、上部電極（１０５）を、抵抗スイッチング素子（１４０）と接触するように少なくとも溝の上または中に設けることをさらに含む。本発明はまた、対応した抵抗スイッチングメモリデバイス（１１５）を提供する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
上部電極（ＴＥ）と、下部電極（ＢＥ）と、抵抗スイッチング素子（１４０）とを備えた抵抗メモリデバイス（１１５）の製造方法（１８０）であって、
電気コンタクト（１０１）を含む基板（１００）を用意すること（１８２）、
電気コンタクト（１０１）を露出させ、少なくとも１つの側壁面（１０８ａ）および底面（１０８ｂ）を有する溝（１０８）を含む絶縁層（１０２）を基板（１００）上に設けること（１８４）、
溝（１０８）の中に、少なくとも抵抗メモリデバイス（１１５）の下部電極（ＢＥ）および抵抗スイッチング素子（１４０）を設けること（１８６）を含み、
溝（１０８）の中に、少なくとも下部電極（ＢＥ）および抵抗スイッチング素子（１４０）を設けること（１８６）は、
・導電層（１０３）を溝（１０８）の少なくとも１つの側壁面（１０８ａ）および底面（１０８ｂ）に形成すること（１８８）を含み、これにより溝（１０８）を部分的にのみ充填し、溝（１０８）内に空洞（１０９）が残るようになり、導電層（１０３）は、溝の少なくとも１つの側壁面（１０８ａ）と接触した側壁導電層（１０３ａ）と、溝（１０８）の底面（１０８ｂ）と接触した下部導電層（１０３ｂ）とを含むものであり、
・側壁導電層（１０３ａ）の少なくとも一部の導電特性を変更すること（１９０）を含み、下部電極（ＢＥ）は、下部導電層（１０３ｂ）と、側壁導電層（１０３ａ）の未変更部分（１０３ｅ）とを含むものであり、
・溝（１０８）の空洞（１０９）の少なくとも一部に抵抗スイッチング素子（１４０）を形成すること（１９２）を含み、抵抗スイッチング素子（１４０）は、下部導電層（１０３ｂ）と接触し、変更または未変更の側壁導電層（１０３ａ）の少なくとも一部と接触するようにした方法。
【請求項２】
抵抗スイッチング素子（１４０）と接触した上部電極（ＴＥ）を形成すること（１９４）をさらに含む請求項１記載の方法（１８０）。
【請求項３】
抵抗スイッチング素子（１４０）を形成すること（１９２）は、溝（１０８）の空洞（１０９）の少なくとも一部に抵抗スイッチング層を設けることを含む請求項１または２記載の方法（１８０）。
【請求項４】
溝（１０８）の空洞（１０９）の少なくとも一部に抵抗スイッチング層を設けることは、
金属層（１０４）を空洞（１０９）の少なくとも一部に設けることと、
金属層（１０４）を酸化して、金属酸化物材料を形成することとを含み、
抵抗スイッチング素子（１４０）は、金属酸化物材料からなる請求項１〜３のいずれかに記載の方法（１８０）。
【請求項５】
側壁導電層（１０３ａ）の少なくとも一部の導電特性を変更すること（１９０）は、側壁導電層（１０３ａ）の少なくとも一部の導電特性を絶縁特性に変換することを含む請求項１〜４のいずれかに記載の方法（１８０）。
【請求項６】
側壁導電層（１０３ａ）の少なくとも一部の導電特性を絶縁特性に変換することは、側壁導電層（１０３ａ）の少なくとも一部の酸化を含む請求項５記載の方法（１８０）。
【請求項７】
側壁導電層（１０３ａ）の少なくとも一部の導電特性を変更すること（１９０）は、抵抗スイッチング素子（１４０）を形成する前に行うようにした請求項５または６記載の方法（１８０）。
【請求項８】
側壁導電層（１０３ａ）の少なくとも一部の導電特性を変更すること（１９０）は、側壁導電層（１０３ａ）の形成時に生ずるようにした請求項５〜７のいずれかに記載の方法（１８０）。
【請求項９】
側壁導電層（１０３ａ）の少なくとも一部の導電特性を変更すること（１９０）は、抵抗スイッチング素子（１４０）の形成（１９２）と同時に行うようにした請求項５または６記載の方法（１８０）。
【請求項１０】
側壁導電層（１０３ａ）は第１厚さ（Ｔｓ）を有し、下部導電層（１０３ｂ）は第２厚さ（Ｔｂ）を有し、第１厚さ（Ｔｓ）は第２厚さ（Ｔｂ）と等しいか、これより小さい請求項１〜９のいずれかに記載の方法（１８０）。
【請求項１１】
上部電極（ＴＥ）と、下部電極（ＢＥ）と、抵抗スイッチング素子（１４０）とを備えた抵抗メモリデバイス（１１５）であって、
下部電極（ＢＥ）および上部電極（ＴＥ）は、絶縁材料（１０２）内の単一の溝（１０８）の中に設けられ、
絶縁材料（１０２）内の溝（１０８）は、少なくとも１つの側壁面（１０８ａ）を有し、
抵抗メモリデバイス（１１５）は、溝（１０８）の少なくとも１つの側壁面（１０８ａ）の少なくとも一部において非導電層（１０３ｄ）をさらに含み、
非導電層（１０３ｄ）は、下部電極（ＢＥ）および抵抗スイッチング素子（１４０）と接触しているデバイス。
【請求項１２】
１Ｔ／１Ｒ  ＲＡＭデバイスまたは１Ｄ／１Ｒ  ＲＡＭデバイスの製造プロセスにおける、請求項１〜１０のいずれかに記載の方法の使用。
【請求項１３】
多次元スタックメモリデバイスの製造プロセスにおける、請求項１〜１０のいずれかに記載の方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、不揮発性メモリデバイスの製造方法に関し、詳細には、抵抗性(resistive)メモリデバイスの製造方法および製造された不揮発性抵抗性メモリデバイスに関する。
【背景技術】
【０００２】
データストレージメモリ市場の進化は、数ギガバイトから数百ギガバイトまたはテラバイトに及ぶ更なる大容量について増加するニーズを示している。この進化は、とりわけ、マルチメディアやゲームなどの新しいデータ消費型アプリケーションによって駆り立てられる。例えば、電界効果トランジスタの閾値電圧でのシフトを用いてビット状態を示すフラッシュメモリ技術は、今まではこのスケーリング要求を満たすことが可能であり、妥当なビット単価を維持してきた。しかしながら、フラッシュメモリ技術は、基本的な物理的及び／又はコスト的な限界に起因して、４５ｎｍ技術ノードを超えた重大なスケーリング問題に直面することになる。
【０００３】
抵抗スイッチング(resistive switching)メモリは、これらの物理的スイッチング機構がスケーリングとともに劣化しないため、代替の候補になる。これらのタイプのメモリは、高いまたは低い導電状態に可逆的にプログラム可能な抵抗素子を備える。遷移金属酸化物、有機半導体または有機金属半導体などの種々の材料がこうした抵抗素子を製造するために使用できる。
【０００４】
抵抗スイッチングメモリは、電気抵抗のスイッチングをベースとしている。スイッチング可能な抵抗値を備えた材料またはデバイスは、２つの電極間に配置される。スイッチングは、電気抵抗を変化（即ち、低から高へ、または逆も同様）させるために、閾値を超えた電圧を印加することによって行われる。メモリセルは、抵抗値を測定することによって読み取り可能になる。
【０００５】
抵抗スイッチングメモリは、フラッシュメモリよりも高密度、低消費電力、高速度および低コストを提供する可能性がある。
【０００６】
抵抗スイッチングメモリは、ダイナミックＲＡＭで使用されているような１Ｔ／１Ｒ（１つのトランジスタ／１つの抵抗）および１Ｄ／１Ｒ（１つのダイオード／１つの抵抗）の概念から導出される構造を用いて集積化される。抵抗スイッチング材料を含む抵抗素子は、ＭＯＳトランジスタ、バイポーラトランジスタまたはダイオードなどの半導体デバイスの上部に積み上げられ、ビットラインを通じてアクセスされる。抵抗素子は、金属ライン間またはトランジスタとのコンタクトと第１金属レベルの間に、典型的には、集積回路の配線工程（ＢＥＯＬ: back-end-of-line）で配置される。
【０００７】
抵抗メモリデバイスは、トランジスタの製造後（即ち、デバイス形成工程（ＦＥＯＬ: front-end-of-line）後）で、全ての相互接続積み上げ完了前（即ち、配線工程（ＢＥＯＬ）完了前）に集積化される。
【０００８】
ＰＣＴ特許出願第ＷＯ２００８／０２６０８１号は、抵抗スイッチングデバイスの製造方法を開示する。抵抗スイッチングデバイスは、下部電極と、上部電極と、下部電極および上部電極と接触した抵抗スイッチング材料層とを備える。抵抗スイッチングデバイスを形成するために、絶縁層が基板上に形成され、基板は下部電極を備える。絶縁層には、下部電極を露出させるように溝開口が形成される。開口には抵抗材料が形成される。上部電極は、この抵抗材料の上部に形成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２００８／０２６０８１号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
抵抗スイッチング層を含む抵抗素子を形成し、抵抗アレイの更なるスケーリングを可能にする方法について継続的なニーズが存在している。
【００１１】
また、抵抗スイッチング層を含む抵抗素子を形成し、ＣＭＯＳ互換の処理フローにおいて抵抗スイッチング材料の集積化を容易にするニーズも存在している。
【課題を解決するための手段】
【００１２】
（発明の概要）
第１の態様において、本発明は、抵抗スイッチングメモリデバイスの製造方法に関する。
【００１３】
１つの発明態様は、上部電極と、下部電極と、抵抗スイッチング素子を備えた抵抗メモリデバイスの製造方法に関する。該方法は、電気コンタクトを含む基板を用意することと、電気コンタクトを露出させる溝を含む絶縁体(dielectric)層を基板上に設けることと、少なくとも抵抗メモリデバイスの下部電極および抵抗スイッチング素子を溝に設けることとを含む。該方法は、抵抗スイッチング素子と接触した上部電極を少なくとも溝の上または溝の中に設けることをさらに含む。
【００１４】
本発明の実施形態に係る方法において、絶縁層中の溝は、少なくとも１つの側壁面および底面を含んでもよい。少なくとも下部電極および抵抗スイッチング素子を溝に設けることは、導電性ライナー(liner)、即ち、導電層を、溝の少なくとも１つの側壁面および底面に形成することを含んでもよく、これにより溝を部分的にのみ充填し、溝内に空洞が残るようになり、導電層は、溝の少なくとも１つの側壁面と接触した側壁導電層と、溝の底面と接触した下部導電層とを含むものであり、さらに、側壁導電層の少なくとも一部の導電特性を変更することを含んでもよく、下部電極は、下部導電層と、もし存在すれば側壁導電層の未変更部分とを含むものであり、さらに、溝の空洞の少なくとも一部に抵抗スイッチング素子を形成することを含んでもよく、抵抗スイッチング素子は、下部導電層と接触し、側壁導電層の少なくとも一部と接触している。
【００１５】
抵抗スイッチング素子を形成することは、溝の空洞の少なくとも一部に抵抗層を設けることを含んでもよい。
【００１６】
本発明の実施形態によれば、抵抗層を溝の空洞の少なくとも一部に設けることは、出発材料、例えば、金属層を溝の空洞の少なくとも一部に堆積することと、出発材料をスイッチング材料に変換すること、例えば、金属層を酸化することとを含み、これにより金属酸化物材料を形成し、抵抗スイッチング素子は金属酸化物材料からなる。本発明の特定の実施形態において、出発材料をスイッチング材料に変換するプロセスは、同時に導電性ライナーを電気的に分断して、下部導電層から側壁導電層を通って、形成される上部電極に向かう導電経路が存在しないようにする。
【００１７】
金属層は、酸化によって遷移金属酸化物に変換される遷移金属を含んでもよい。特定の実施形態では、抵抗層は、Ｎｉ，Ｔｉ，Ｃｕ，Ｗから選ばれる金属を含んでもよい。
【００１８】
側壁導電層の少なくとも一部の導電特性を変更することは、側壁導電層の少なくとも一部の導電特性を絶縁特性に変換することを含んでもよい。
【００１９】
側壁導電層の少なくとも一部の導電特性を変更することによって、側壁導電層は、変更された側壁導電層を少なくとも含む。側壁導電層の一部だけが変更された場合、側壁導電層は、未変更の側壁導電層を含んでもよい。前記未変更の側壁導電層は、下部導電層とともに下部電極の一部を形成する。
【００２０】
側壁導電層の少なくとも一部の導電特性を絶縁特性に変換することは、側壁導電層の少なくとも一部の酸化を含んでもよい。
【００２１】
本発明の実施形態によれば、側壁導電層の少なくとも一部の導電特性を変更することは、抵抗スイッチング素子を形成するステップの前に行ってもよい。
【００２２】
本発明の実施形態によれば、側壁導電層は厚さＴｓを有し、下部導電層は厚さＴｂを有し、ＴｓはＴｂと等しいか、これより小さくてもよい。特定の実施形態では、ＴｓはＴｂより小さく、例えば、Ｔｓは、数原子層の厚さ未満である１０ナノメータより小さいか、これと等しくてもよい。この厚さは、著しい側壁堆積が無い状態で、良好な下部−上部カバレッジ(coverage)を備えた非コンフォーマル(non-conformal)堆積技術を用いて導電層を形成することによって達成できる。導電層の形成は、例えば、イオン金属プラズマ堆積または自己イオン化プラズマスパッタを用いて行ってもよい。
【００２３】
側壁導電層の少なくとも一部の導電特性を変更することは、プラズマ酸化を用いた酸化工程を含んでもよい。
【００２４】
側壁導電層の少なくとも一部の導電特性を変更することは、側壁導電層の形成の際に行ってもよい。これは、側壁導電層の形成中またはその直後である。これは、特に、数原子層の厚さ未満である１０ナノメータより小さいか、これと等しい、例えば、５ナノメータより小さいか、これと等しい厚さＴｓを持つ側壁導電層について行ってもよい。
【００２５】
代替として、側壁導電層の少なくとも一部の導電特性を変更することは、抵抗層を設けるステップの際、例えば、金属を酸化して金属酸化物材料を形成する際に行ってもよい。これは、例えば、１０ナノメータより大きい厚さＴｓを持つ側壁導電層について行ってもよい。こうした厚さは、導電層を形成するためのＡＬＤまたはＣＶＤを用いて達成できる。これは、側壁導電層の少なくとも一部の導電特性を変更するために、別個のステップを実施する必要がない利点がある。
【００２６】
側壁導電層は、Ｔｉ，Ｔａ，Ｎｉ，ＴａＮ，ＴｉＮまたはこれらの組合せから選択される何れかの金属を含んでもよい。
【００２７】
上部電極の形成は、導電層、例えば、抵抗スイッチング素子および導電層の一部と接触する金属を含む層を堆積することを含んでもよい。
【００２８】
上部電極は、Ｎｉ，Ｔｉ，ＴｉＮ，Ｐｔ，Ａｕ，貴金属，Ｒｕ，Ｉｒ，ＩｒＯ２，ＲｕＯ，ＴａＣ（Ｎ）またはこれらの組合せから選択される金属を含んでもよい。
【００２９】
本発明の実施形態において、電気コンタクトは、ダイオードコンタクトでもよい。代替の実施形態において、電気コンタクトは、ソース／ドレイン電気コンタクトでもよい。
【００３０】
第２の態様において、本発明は、上部電極と、下部電極と、抵抗スイッチング素子を備え、下部電極および抵抗スイッチング素子は、絶縁体材料での単一の溝内に設けられる抵抗メモリデバイスに関する。本発明の実施形態によれば、溝は、少なくとも１つの側壁を有してもよく、抵抗メモリデバイスは、溝の少なくとも１つの側壁の少なくとも一部に非導電層を含んでもよく、非導電層は、下部電極および抵抗スイッチング素子と接触している。下部電極は、金属であってもよい導電材料を含む。非導電層は、下部電極と同じ金属を含んでもよい。特定の実施形態において、非導電層は、金属酸化物層を含んでもよく、その金属は下部電極の金属と同じである。特定の実施形態において、非導電層は、数原子層の厚さ未満である１０ｎｍより小さい、例えば、５ｎｍより小さい厚さを有する。
【００３１】
単一の抵抗メモリデバイスまたは抵抗メモリデバイスのアレイは、本発明の実施形態に係る抵抗メモリデバイスの製造方法を用いて形成できる。
【００３２】
更なる態様では、本発明は、１Ｔ／１Ｒ  ＲＡＭデバイスの製造プロセスにおいて、本発明の実施形態に係る抵抗メモリデバイスの製造方法の使用に関する。
【００３３】
更なる態様では、本発明は、多次元スタックメモリデバイスの製造プロセスにおいて、本発明の実施形態に係る抵抗メモリデバイスの製造方法の使用に関する。
【００３４】
本発明の実施形態の利点は、抵抗スイッチング層を含む抵抗素子が、４５ｎｍ超のＣＭＯＳノードから少なくとも幾つかの技術世代について拡大縮小可能なように製造できることである。
【００３５】
本発明の実施形態の他の利点は、抵抗メモリ素子は、トランジスタの上に直接積み重なることである。抵抗メモリ素子は、好ましくは、Ｍ０配線局所相互接続レベルで、即ち、トランジスタとの第１コンタクトを用いて形成される。これにより、より高い金属相互接続レベルと比べて、より高い集積密度が可能になる。
【００３６】
本発明の実施形態の他の利点は、抵抗メモリデバイスは、現在および将来のＣＭＯＳ世代と互換性のある技術および材料を用いて製造できることである。本発明の実施形態に係る方法は、ＣＭＯＳ互換の処理フローにおいて、より詳細には、ＣＭＯＳ互換の配線工程（ＢＥＯＬ）において、抵抗スイッチング材料の集積化を容易にする。
【００３７】
本発明の実施形態の他の利点は、不揮発性メモリデバイスは、異なるメモリ製品および応用に導く異なるメモリアーキテクチャへの集積化が可能なように、製造できることである。
【図面の簡単な説明】
【００３８】
全ての図面は、本発明の幾つかの態様および実施形態を示すものである。説明する図面は、概略的に過ぎず、非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。例示の実施形態は、図面の参照図に示している。ここで開示した実施形態および図面は、限定的なものではなく例示的なものである。異なる図面において、同じ参照符号は、同じまたは類似の要素を参照している。
【００３９】
【図１】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図２】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図３】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図４】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図５】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図６】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図７】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図８】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図９】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図１０】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図１１】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図１２】本発明の実施形態に係る抵抗スイッチングメモリデバイスを製造するための異なる処理ステップの概略図を示す。
【図１３】可能な１Ｔ／１Ｒ集積機構の概略図を示し、本発明の実施形態に従って製造した抵抗スイッチングメモリ素子を半導体デバイスに組み込んでいる。
【図１４】可能な１Ｄ／１Ｒ集積機構の概略図を示し、本発明の実施形態に従って製造した抵抗スイッチングメモリ素子をダイオード素子とともにクロスバーメモリデバイスに組み込んでいる。
【図１５】図１４のＡ−Ａ’線に沿った断面の概略図を示し、本発明の実施形態に従って製造した抵抗スイッチングメモリ素子をダイオード素子とともにクロスバーメモリデバイスに組み込んだデバイスの断面を示す。
【図１６】本発明の実施形態に従って製造した抵抗スイッチングメモリ素子をダイオード素子とともに金属パターンの異なるレベルでクロスバーメモリデバイスに組み込んだデバイスの概略断面図を示すもので、３次元スタックを作成している。
【図１７】本発明の実施形態に従って導電層および抵抗スイッチング素子を溝の中に形成した実験結果を示す。図は、コンタクトを通る断面の二次電子顕微鏡画像を示す。
【図１８】本発明の実施形態に係る方法を示すフローチャートである。
【発明を実施するための形態】
【００４０】
本発明の１つ以上の実施形態について添付図面を参照して説明するが、本発明はこれに限定されない。説明する図面は、概略的に過ぎず、非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。当業者は、本発明の範囲で包囲される数多くの変形および変更を認識できる。従って、好ましい実施形態の説明は、本請求項の範囲を限定するものとみなすべきでない。
【００４１】
さらに、説明での用語「第１」「第２」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうした用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。
【００４２】
さらに、説明での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した実施形態がここで説明または図示した以外の他の向きで動作可能である。例えば、ある要素の「下方(underneath)」および「上方(above)」とは、この要素の反対側に配置されることを示す。
【００４３】
本明細書を通じて「一実施形態」または「実施形態」への参照は、特定の特徴、構造または特性が実施形態と関連して説明していることを意味する。発明の態様は、単一の先に開示した実施形態の全ての特徴より少ないことがある。
【００４４】
ここで提供した説明において、数多くの特定の詳細を記述している。しかしながら、実施形態はこれらの特定の詳細なしで実用化できることは理解されよう。例えば、周知の方法、構造およびテクニックは、この説明の理解を曖昧にしないために詳細には示していない。
【００４５】
ここで、特定の化学名または化学式がある場合、その材料は、化学名によって特定され、化学量論的に正確な式の非化学量論的変動を含んでもよい。式中のある要素の下付き数字の欠如は、化学量論的に数字の「１」を意味する。正確な化学量論的数字の±２５％の範囲の変動は、この目的のために化学名または化学式に含まれる。代数的添字がある場合、各添字の値に対して約±２５％の範囲内の変動が含まれる。こうした変動した値の合計は必ずしも自然数に一致せず、この逸脱は考慮される。こうした変動は、処理条件の意図した選択および制御に起因して、あるいは意図しない処理変動に起因して発生することがある。
【００４６】
下記の用語は、実施形態の理解を助けるためだけに提供される。
【００４７】
以下、一定の実施形態はシリコン（Ｓｉ）基板を参照して説明するが、これらの実施形態は他の半導体基板にも等しく適用されると理解すべきである。実施形態において、「基板」は、例えば、シリコン基板、ガリウム砒素（ＧａＡｓ）基板、ガリウム砒素リン（ＧａＡｓＰ）基板、インジウムリン（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板またはシリコンゲルマニウム（ＳｉＧｅ）基板などの半導体基板を含んでもよい。「基板」は、半導体基板部分に加えて、例えば、二酸化シリコン（ＳｉＯ２）層または窒化シリコン（Ｓｉ３Ｎ４）層などの絶縁層を含んでもよい。そして、用語「基板」は、シリコン・オン・ガラス基板、シリコン・オン・サファイア基板を含んでもよい。用語「基板」は、対象の層または部分の下地となる層のための要素を一般に定義するために用いられる。また、「基板」は、例えば、ガラス層または金属層など、その上にある層が形成される何れか他のベースであってもよい。従って、基板は、ブランケットウエハなどのウエハでもよく、他のベース材料に付着した層、例えば、下側層の上に成長したエピタキシャル層であってもよい。
【００４８】
実施形態において、抵抗メモリデバイスを製造する方法が開示される。抵抗メモリデバイス、例えば、抵抗ランダムアクセスメモリデバイス（ＲＲＡＭ）等は、上部電極と下部電極との間に挟まれた抵抗スイッチング層を含み、これにより金属−絶縁体−金属（ＭＩＭ）構造を形成している抵抗メモリ素子を備える。電極は、例えば、プログラミング、消去または読み出しなど、メモリセルの動作時に、電気信号、例えば、電圧または電流を抵抗スイッチング層に印加させるものである。
【００４９】
本発明の第１態様によれば、上部電極と、下部電極と、抵抗スイッチング素子を備えた抵抗メモリデバイスの製造方法が開示されている。方法１８０は、電気コンタクトを含む基板を用意すること（図１８のステップ１８２）と、電気コンタクトを露出させる溝を含む絶縁層を基板上に設けること（図１８のステップ１８４）と、少なくとも抵抗メモリデバイスの下部電極および抵抗スイッチング素子を溝の中に設けること（図１８のステップ１８６）とを含む。
【００５０】
本発明の実施形態において、方法（１８０）は、
基板上に形成された電気コンタクトの上に、絶縁層を設けることと、
絶縁層に、少なくとも１つの側壁面および底面を含み、電気コンタクトを露出させる溝を設けること（１８４）と、
導電層を、溝の少なくとも１つの側壁面および底面に形成すること（１８８）とを含み、これにより溝を部分的にのみ充填し、溝内に空洞が残るようになり、導電層は、溝の少なくとも１つの側壁面と接触した側壁導電層と、溝の底面と接触した下部導電層とを含むものであり、
さらに、側壁導電層の少なくとも一部の導電特性を変更すること（１９０）を含み、下部電極は、下部導電層と、側壁導電層の未変更部分とを含むものであり、
さらに、溝の空洞の少なくとも一部に抵抗スイッチング素子を形成すること（１９２）を含み、抵抗スイッチング素子は、下部導電層と接触し、側壁導電層の少なくとも一部と接触しており、
さらに、抵抗スイッチング素子と接触した上部電極を形成すること（１９４）を含む。
【００５１】
図１〜図１８を参照して、種々の実施形態をより詳細に説明する。
【００５２】
（電気コンタクト）
電気コンタクト１０１が、基板１００の上に設けられる（図１）。基板１００は、半導体ベースの基板、例えば、シリコンベースの基板でもよく、例えば、バルクシリコンウエハまたはシリコン・オン・インシュレータ（ＳＯＩ）基板でもよい。特定の実施形態において、基板１００は、ダイオード、及び／又は、電界効果トランジスタまたはバイポーラトランジスタ等のトランジスタなど、アクティブ素子を備えた半導体基板である。
【００５３】
電気コンタクト１０１は、何れのタイプの導電材料、例えば、金属材料で作製してもよい。使用する導電材料に応じて、例えば、化学気相堆積、物理気相堆積、電気化学堆積、分子ビームエピタキシー、原子層堆積またはスパッタなど、堆積によって形成してもよい。
【００５４】
抵抗スイッチングデバイスの使用の際、電気コンタクト１０１は、電流が基板１００から抵抗メモリ素子へ流れるようにする。本発明の実施形態において、電気コンタクト１０１は、ダイオードコンタクト（典型的には１Ｄ／１Ｒメモリデバイスに使用されている）でもよい。電気コンタクト１０１は、ソース／ドレイン接合コンタクトでもよく、ソース／ドレイン接合コンタクトはトランジスタの一部である（典型的には１Ｔ／１Ｒメモリデバイスに使用されている）。ソース／ドレイン接合コンタクト１０１は、図１３でも示すように、ソース／ドレイン接合領域１０７の上に形成されたシリサイドでもよい。電気コンタクトは、金属シリサイド、例えば、ＮｉＳｉ，ＴｉＳｉ，ＣｏＳｉを含んでもよい。
【００５５】
（絶縁層）
絶縁層１０２が、電気コンタクト１０１の上に、これと接触するように設けられる（図１）。絶縁層１０２は、好ましくは、ＰＭＤ層（pre-metal dielectric:金属膜下絶縁膜）（ポリ−金属絶縁膜としても知られ、あるいはより一般にはＩＭＤ（intermetal dielectric:金属間絶縁膜）と称される）であり、これは配線工程（ＢＥＯＬ）の一部を形成する。絶縁層１０２は、第１レベルの相互接続構造を備えてもよく、下地となる基板１００（および電気コンタクト１０１）から第１金属相互接続を絶縁するように機能する。絶縁層１０２は、単一の絶縁層または絶縁層スタックで構成してもよい。絶縁層１０２の材料は、半導体プロセスで用いられる何れの絶縁体でもよく、例えば、シリコン酸化物、シリコン酸化物カーバイド、多孔質酸化物などの低誘電率(low-k)材料、シリコン窒化物、ＰＳＧ(phosphosilicate glass)またはＢＰＳＧ(boron phosphosilicate glass)などのスピン・オン・ガラスでもよい。
【００５６】
絶縁層１０２は、例えば、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）等、当業者にとって周知の何れか適切な堆積技術、またはスピンコーティングなどのコーティングによって堆積してもよい。絶縁層１０２の厚さは、１００ｎｍ〜１０００ｎｍの範囲でもよく、より好ましくは４００ｎｍ〜５００ｎｍの範囲である。絶縁層１０２の厚さは、好ましくは、第１金属相互接続層（ＰＭＤ層）について半導体の配線工程（ＢＥＯＬ）で典型的に用いられる厚さに匹敵するものである。この絶縁層１０２において、抵抗メモリデバイスの少なくとも一部が形成されることになる。
【００５７】
（溝／ビア形成）
抵抗メモリデバイス１１５を形成するために、少なくとも１つの溝(trench)またはビア(via)または空洞１０８が絶縁層１０２に設けられ、これにより下地となる電気コンタクト１０１の少なくとも一部を露出させる（図２）。溝またはビアまたは空洞１０８は、何れか適切な方法、例えば、形成すべき抵抗メモリデバイスのパターンおよび寸法に従って絶縁層１０２をエッチングすることによって形成できる。パターン化した絶縁層は、電気コンタクト１０１に向かって完全に開放され、これにより下地の電気コンタクト１０１のを露出させる。溝１０８は、電気コンタクト１０１の面とほぼ平行な断面において何れか適切な形状を有してもよく、例えば、これに限定されないが、円形、楕円、正方形、長方形、多角形などでもよい。
【００５８】
溝は、底面１０８ｂと、１つ又はそれ以上の側壁面１０８ａとを備える。溝１０８の深さは、絶縁層１０２の厚さによって規定される。絶縁層１０２が厚いほど、溝１０８はより深くなる。溝１０８は、その深さまたは長さＬ、その最大直径Ｄｍａｘおよびその最小直径Ｄｍｉｎによって規定される。最大直径Ｄｍａｘは、溝１０８の最大の幅または直径であり、最小直径Ｄｍｉｎは、溝１０８の最小の幅または直径である。最大直径Ｄｍａｘは、最小直径Ｄｍｉｎより大きいか、これと等しい。溝１０８が、例えば、円柱または立方体の形状を有する場合、ＤｍａｘはＤｍｉｎと等しい。溝１０８が、例えば、円錐形状を有する場合、ＤｍａｘはＤｍｉｎより大きい。溝１０８の深さまたは長さＬは、好ましくは、溝の最大直径Ｄｍａｘより大きく、より好ましくは、溝の最大直径Ｄｍａｘより少なくとも２倍大きい。アスペクト比、即ち、溝の深さまたは長さＬと最大直径Ｄｍａｘの比率は、好ましくは、２より大きい。
【００５９】
溝１０８の最大直径Ｄｍａｘは、形成される抵抗メモリデバイスの拡大縮小可能性(scalability)を規定する。溝１０８の最大直径Ｄｍａｘは、好ましくは、１５０ｎｍより小さく、より好ましくは９０ｎｍより小さい。直径Ｄｍａｘ，Ｄｍｉｎは、上部電極および下部電極を備えた抵抗メモリデバイスのコンタクトサイズを規定する。例えば、４５ｎｍ技術ノードについて、コンタクトサイズは約５０ｎｍである。
【００６０】
（導電層形成）
溝１０８の形成後、導電層１０３が、溝１０８の側壁面１０８ａおよび底面１０８ｂに形成される。これによって溝を部分的にだけ充填し、溝１０８の中に空洞１０９を残す（図３）。
【００６１】
導電層１０３は、パターン化した絶縁層１０２の上に重なるように形成してもよい。こうして導電層１０３は、溝の側壁面１０８ａと接触した側壁導電層１０３ａと、溝の底面１０８ｂと接触した下部導電層１０３ｂとを含む（図３）。導電層１０３は、溝１０８に隣接して、絶縁層１０２の上面と接触した上部導電層１０３ｃを含んでもよい。
【００６２】
上部導電層１０３ｃは、絶縁層１０２の上面から完全除去（図４Ａ）または部分除去（図４Ｂ）してもよい。上部導電層１０３ｃ、即ち、溝１０８の外側に存在する導電層１０３の一部の完全除去は、例えば、化学研磨（ＣＰ）や化学機械研磨（ＣＭＰ）などの研磨、またはエッチングバックなどによって行ってもよい。上部導電層１０３ｃの部分除去は、導電層１０３のパターニングによって行ってもよく、上部導電層１０３ｃの一部だけが、絶縁層１０２の上で溝１０８の外側に利用可能なように残留する。上部導電層１０３ｃを部分的または完全に除去するこうしたステップは、抵抗スイッチング素子の形成前、または抵抗スイッチング素子の形成後に行ってもよい。上部導電層１０３ｃを部分的または完全に除去するステップは、上部電極の形成前、または上部電極の形成後に行ってもよい。
【００６３】
本発明の実施形態によれば、下部導電層１０３ｂだけが、抵抗メモリデバイスの下部電極ＢＥを規定する（図５Ａ）。この場合、側壁導電層１０３ａも上部導電層１０３ｃも抵抗メモリデバイスの下部電極ＢＥの一部を形成しない。換言すると、側壁導電層１０３ａおよび（もし存在する場合）上部導電層１０３ｃは、抵抗メモリデバイスを動作させる場合、電気的に関与しない。側壁導電層１０３ａおよび上部導電層１０３ｃの電気的な関与を無くするために、側壁導電層１０３ａおよび上部導電層１０３ｃ（もし存在する場合）の導電特性を変更すべきである。
【００６４】
他の実施形態によれば、下部電極ＢＥは、下部導電層１０３ｂおよび側壁導電層の一部１０３ｅによって規定される（図５Ｂ）。換言すると、側壁導電層の一部１０３ｅは、下部導電層１０３ｂの延長部であり、下部導電層１０３ｂとともに下部電極ＢＥの一部を形成する。側壁導電層１０３ａの残部１０３ｄは、下部電極ＢＥの一部を形成しない。また、上部導電層１０３ｃは、もし存在する場合、抵抗メモリ素子の下部電極ＢＥの一部を形成しない。換言すると、側壁導電層１０３ａの残部１０３ｄおよび（もし存在する場合）上部導電層１０３ｃは、抵抗メモリデバイスを動作させた場合、電気的に関与しない。側壁導電層１０３ａの残部１０３ｄおよび上部導電層１０３ｃの電気的な関与を無くするために、側壁導電層１０３ａの残部１０３ｄおよび上部導電層１０３ｃの導電特性を変更すべきである。こうして変更された側壁導電層１０３ｄおよび変更された上部導電層が形成される。
【００６５】
本発明の実施形態において、導電層１０３は、金属層または金属層スタックを含む。使用する金属は、遷移金属または遷移金属窒化物でもよい。最も好ましくは、導電層１０３は、Ｔｉ，Ｔａ，Ｎｉ，ＴａＮ，ＴｉＮまたはこれらの組合せ、例えば、Ｔｉ／ＴｉＮまたはＴａ／ＴａＮのスタック組合せから選択される何れかの金属を含む。導電層１０３は、例えば、最初にＴｉ層を形成し、続いてＴｉＮ層をＴｉ層の上に形成することによって形成してもよい。導電層の金属は、溝１０８の側壁面１０８ａにおいて絶縁層１０２に対して良好な接着特性を有するべきである。
【００６６】
導電層１０３は、半導体プロセスの配線工程（ＢＥＯＬ）において当業者にとって周知である、溝またはビア内でのバリア及び／又はシード(seed)層の堆積（しばしばライナー(liner)堆積と称される）に典型的に用いられる堆積技術を用いて形成してもよい。
【００６７】
実施形態によれば、導電層１０３は、溝１０８の底面１０８ｂでの導電層と比べて、溝１０８の側壁面１０８ａにおいてかなり厚い導電層の形成を可能にする堆積技術を用いて形成される（図６Ａ）。より詳細には、著しい側壁堆積が無い状態で、溝またはビアの上部および下部カバレッジ(coverage)を改善する非コンフォーマル(non-conformal)堆積技術を使用してもよい。本実施形態では、側壁カバレッジは重要でない。こうした堆積技術の例は、イオン金属プラズマ堆積（ＩＭＰ）または自己イオン化プラズマスパッタ（ＳＩＰ）である。
【００６８】
他の実施形態によれば、溝１０８の中に導電層１０３を形成するために、例えば、原子層堆積（ＡＬＤ）または化学気相堆積（ＣＶＤ）など、よりコンフォーマルな堆積技術を使用してもよい。これらの堆積技術は、溝１０８の中の上部、下部および側壁のカバレッジを改善する。こうしたコンフォーマルな堆積技術を用いることによって、側壁導電層１０３ａの厚さは、下部導電層１０３ｂ（および、もし存在する場合は上部導電層１０３ｃ）の厚さに匹敵するようになる（図６Ｂ）。
【００６９】
下部電極を規定するため、図５Ａと図５Ｂに従って上述したように、導電層１０３の厚さ、詳細には、側壁導電層１０３ａ，１０３ｄ，１０３ｅの厚さは、関連したパラメータである。溝１０８の側壁面１０８ａでの導電層（側壁導電層１０３ａ）の厚さは、側壁導電層の少なくとも一部、即ち、図５Ａと図５Ｂの破線領域が、抵抗メモリデバイスを動作させた場合、電気的に関与しないようにすべきである。
【００７０】
実施形態によれば、側壁導電層１０３ａの全ては、下部電極ＢＥの一部を形成しない（図５Ａ）。他の実施形態によれば、側壁導電層１０３ａの変更部分１０３ｄは、その導電特性の変更後、下部電極ＢＥの一部を形成しない（図５Ｂ）。換言すると、側壁導電層１０３ａの全て、または側壁導電層の少なくとも一部１０３ｄ、即ち、図５Ａの破線領域の最終シート抵抗値は、下部電極ＢＥ（下部導電層１０３ｂ、または下部導電層１０３ｂおよび側壁導電層の残部１０３ｅからなる）と、上部電極ＴＥ（この実施形態に係る更なるステップで形成される）との間で電気伝導が不可能なように充分に高くなるようにすべきである。１０５オーム／単位面積（Ω／□）より高い最終シート抵抗値が、下部電極ＢＥと上部電極ＴＥの間の電気コンタクトを防止するために特に有用である。
【００７１】
最終シート抵抗値とは、図５Ａと図５Ｂの破線領域で示したように、完成した抵抗メモリデバイスの前記変更した側壁導電層１０３ａの全て、または側壁導電層の変更した部分１０３ｄのシート抵抗値を意味する。特定の実施形態では、完成した抵抗メモリデバイスの前記変更した側壁導電層１０３ａの全て、または側壁導電層の変更部分１０３ｄは、絶縁性、即ち、非導電性の材料として振る舞う。
【００７２】
下部電極ＢＥを規定するために、側壁導電層１０３の全てまたは側壁導電層１０３の一部を変更する必要がある。これは、その導電特性を、非導電特性、詳細には誘電特性または絶縁特性に変換する必要があることを意味する。側壁導電層１０３ａまたはその一部の導電特性を変更して、側壁導電層１０３ａの少なくとも一部を非導電部分１０３ｄに形成するために種々の可能性がある。
【００７３】
実施形態によれば、側壁導電層１０３ａは、下部導電層１０３ｂの厚さよりかなり小さい厚さを有し、例えば、少なくとも２倍小さく、例えば、少なくとも４倍、５倍、７倍または１０倍小さい。下部導電層は、５０ｎｍより小さい厚さを有してもよい。側壁導電層の厚さは１０ｎｍより小さく、例えば、５ｎｍより小さくてもよい（図６Ａ）。例えば、１つのＴｉＮ単分子層は約０．５ｎｍである。ＴｉＮの側壁導電層は、約５ｎｍでもよく、これは１０個のＴｉＮ単分子層に類似する。１０ナノメータより小さい、例えば、５ナノメータより小さい厚さを持つ側壁導電層を達成するために、好都合には、既に上述したように、非コンフォーマル堆積技術、詳細には、例えば、イオン金属プラズマ堆積（ＩＭＰ）または自己イオン化プラズマスパッタ（ＳＩＰ）などの堆積技術、即ち、著しい側壁堆積が無い状態で良好な上部−下部カバレッジを有する堆積技術を使用すべきである。
【００７４】
側壁導電層１０３ａの小さい厚さ（数単分子層の厚さ）に起因して、側壁導電層１０３ａの抵抗値は、形成の際に充分に高くなり、下部電極ＢＥ（下部導電層１０３ｂを含む）から上部電極ＴＥに向かって流れる電流が無くなる。側壁導電層１０３ａは、導電層の堆積時に酸化されて、変更した側壁部分１０３ｄを形成することが好都合である。換言すると、側壁導電層１０３ａの導電特性は、形成時に変更してもよい。これは、側壁導電層１０３ａと絶縁層１０２の間の界面相互作用に起因している。
【００７５】
例えば、所望の厚さ５ｎｍを備えたＴｉＮの導電層１０３をＳＩＰを用いて形成し、例えば、ＳｉＯ２を絶縁層１０２として用いた場合、側壁ＴｉＮ層１０３ａは、堆積時にＴｉＯ２に変換されるようになる。これは、ＴｉＮが酸素に対して極めて反応性があることら起因し、ＴｉＮとのＳｉＯ２の界面反応が生じてＴｉＯ２を形成する。ＴｉＮ層がＳｉＯ２層１０２と接触すると、ＴｉＯ２がＴｉＮより安定しているため、ＴｉＮ層１０３ａはＴｉＯ２層１０３ｄに変換されるようになる。ＳｉＯ２からのＯ２がＴｉ層の中に入り込んで、これにより溝１０８の側壁面においてＴｉＮ層をＴｉＯ２層に変換する。
【００７６】
他の実施形態によれば、側壁導電層１０３ａの厚さは、１０ナノメータより大きく、その厚さは下部導電層１０３ｂの厚さより小さいか、またはこれに等しい状態のままである（図６Ｂ）。この場合、導電層１０３は、非コンフォーマル堆積技術またはコンフォーマル堆積技術を用いて堆積してもよい。側壁導電層１０３ｄの少なくとも一部について高い抵抗値を達成するために、側壁導電層１０３ａは、その全体厚さに渡って少なくとも局所的に（溝１０８の長さ方向）変更してもよい。特定の実施形態において、側壁導電層１０３ａは、その全体厚さに渡って局所的に（溝１０８の長さ方向）酸化してもよい。この場合、下部電極ＢＥは、下部導電層１０３ｂおよび側壁導電層１０３ａの非酸化部分１０３ｅによって規定される（図５Ｂに示すように）。こうして側壁導電層は、完成した抵抗メモリデバイスを動作させた場合、部分的にのみ電気的な関与をする。
【００７７】
代替として、側壁導電層１０３ａは、その全体厚さに渡って溝１０８の長さ方向に完全に酸化して（図５Ａに示すように）、側壁導電層の非導電部分１０３ｄを形成してもよい。この場合、下部電極ＢＥは、下部導電層１０３ｂによって規定されるだけである。こうして側壁導電層１０３ｄは、完成した抵抗メモリデバイスを動作させた場合、電気的に関与しない。
【００７８】
側壁導電層１０３ｄの厚さ全体に渡る完全または局所的な変更（溝１０８の長さ方向）、例えば、酸化は、導電層１０３を堆積した後、別個の酸化工程で実施してもよい。これは、プラズマ酸化工程を用いて行ってもよい。側壁導電層１０３ｄの厚さ全体に渡る完全または局所的な変更（溝１０８の長さ方向）、例えば、酸化は、導電層１０３を堆積した後、抵抗スイッチング素子を形成するステップと同時に実施してもよく、このステップは、金属を抵抗スイッチング材料に変換する酸化工程を含む（後述を参照）。
【００７９】
溝１０８の底部での導電層（下部導電層１０３ｂ）の厚さは、溝１０８の長さＬより小さくすべきであり、導電層１０３は溝１０８を部分的にのみ充填する。下部導電層１０３ｂの厚さは５０ｎｍ未満でもよい。
【００８０】
幾何形状の理由のため、側壁導電層１０３ｄの厚さは、好ましくは、溝１０８の最小直径Ｄｍｉｎの半分より小さい。
【００８１】
溝１０８の中の導電層１０３の形成後、開口または空洞１０９が溝の中に残る。導電層１０３は、溝を部分的にのみ充填する。
【００８２】
（抵抗スイッチング材料の堆積）
導電層１０３の形成後、抵抗スイッチング素子１４０が溝１０８の空洞１０９の中に形成される。抵抗スイッチング素子１４０は、下部導電層１０３ｂおよび側壁導電層１０３ａと接触している。
【００８３】
抵抗スイッチング素子１４０は、空洞１０９を少なくとも部分的に充填する抵抗スイッチング材料で形成される。種々のタイプの抵抗スイッチング材料を使用して、抵抗スイッチング素子１４０が製作可能な抵抗スイッチング層を形成できる。本発明の特定の実施形態において、抵抗スイッチング材料は、例えば、酸化などのプロセスが施されて抵抗スイッチング材料を形成する出発材料から製作される。本発明の好都合な実施形態において、同じプロセスは、導電層の導電特性を変更する。
【００８４】
図７Ａと図７Ｂに概略的に示しように、抵抗スイッチング材料、または抵抗スイッチング材料を形成するための出発材料（符号１０４で示す）、例えば、金属層が、露出した導電層１０３の上に形成される。抵抗スイッチング材料層は、下部導電層１０３ｂおよび側壁導電層１０３ａまたは側壁非導電層１０３ｄ、または側壁非導電層１０３ｄおよび側壁導電層１０３ｅの両方と接触している。抵抗スイッチング材料層は、上部導電層１０３ｃ（もし存在すれば、図７Ａ）または絶縁層１０２の上表面と接触してもよい（図７Ｂ）。
【００８５】
図８Ａに示すように、抵抗スイッチング材料層１０４は、露出した導電層１０３に渡ってライナー(liner)として形成してもよい。この場合、溝１１０が抵抗スイッチング材料層１０４の中に設けられる。代替として、抵抗スイッチング材料層は、露出した導電層１０３と接触するように形成してもよく、これにより残りの空洞１０９を完全に充填する（図８Ｂ）。特定の実施形態において、抵抗スイッチング材料は、空洞１０９に閉じ込めて、抵抗スイッチング素子が空洞１０９を飛び出ないようにしてもよい。この場合、抵抗スイッチング層の厚さは、空洞１０９の高さと等しいか、これより小さくなり、ここで空洞１０９の高さは溝１０８の長さＬと同じ方向に定義される。
【００８６】
空洞１０９の外側に延びている、上部導電層１０３ｃ（もし存在する場合）と接触する抵抗スイッチング材料層１０４は、完全に（図９Ａ）または部分的に（図９Ｂ）除去してもよい。空洞１０９の外側に位置する抵抗スイッチング材料層１０４の完全除去は、例えば、化学研磨（ＣＰ）や化学機械研磨（ＣＭＰ）などの研磨、またはエッチングバックなどによって行ってもよい。抵抗スイッチング材料層１０４の部分除去は、抵抗スイッチング材料のパターニングによって行ってもよく、抵抗スイッチング材料層の一部だけが、空洞１０９の外側に、任意には上部導電層１０３ｃ（もし存在する場合）の上に利用可能なように残留する。抵抗スイッチング材料層１０４を部分的または完全に除去するこのステップは、上部導電層１０３ｃを部分的または完全に除去するステップと一緒に行ってもよい。抵抗スイッチング材料層１０４（および、もし存在すれば上部導電層１０３ｃ）を部分的または完全に除去するこのステップは、特定の場合には、上部電極の形成前に行ってもよい。
【００８７】
特定の実施形態において、抵抗スイッチング素子１４０の形成は、金属層１０４を空洞１０９の一部に設けるステップと、金属層１０４を酸化して、抵抗スイッチング素子１４０を形成するステップとを含んでもよい。金属層１０４は、酸化および抵抗スイッチング素子への変換に適した任意の金属、例えば、Ｎｉ，Ｔｉ，Ｗ，Ｃｕなどの遷移金属（遷移金属酸化物へ変換される）を含んでもよい。こうした可逆的な抵抗スイッチング活性材料の他の例は、カルコゲニド(chalcogenides)、カーボンポリマー、ニッケル酸化物、タングステン酸化物、銅酸化物などの二元金属酸化物、ニッケルコバルト酸化物などの三元金属酸化物、あるいはＣｒドープＳｒ（Ｔｉ）ＺｒＯ３またはＰｒ０．７Ｃａ０．３Ｍｎ０．３などのより複合的な金属酸化物等である。
【００８８】
金属層１０４を用いた場合、それは、半導体プロセスの配線工程（ＢＥＯＬ）において当業者にとって周知である、溝またはビア内でのバリア及び／又はシード(seed)層の堆積（しばしばライナー(liner)堆積と称される）に典型的に用いられる堆積技術を用いて形成してもよい。こうした堆積技術の例は、イオン金属プラズマ堆積（ＩＭＰ）、物理気相堆積（ＰＶＤ）である。他の可能性ある堆積技術は、化学気相堆積（ＣＶＤ）や原子層堆積（ＡＬＤ）である。特定の実施形態において、金属層１０４の堆積は、コンフォーマルであってもよい。
【００８９】
金属層１０４の厚さは、約２０ｎｍ〜２５０ｎｍの範囲、例えば、約２０ｎｍ〜５０ｎｍの範囲でもよい。金属層１０４の厚さは、溝１０８の最小直径Ｄｍｉｎ、よって空洞１０９の最小直径に依存している。
【００９０】
金属層１０４の形成後、溝１０８は、スタック層を備え、前記スタック層は導電層１０３および金属層１０４を含む。導電層１０３の厚さに依存して、側壁導電層１０３ｄ（または側壁導電層１０３ｄの少なくとも一部）は、既に変更されていてもよく、詳細には、例えば、酸化されて非導電性になっていてもよい（上記参照）。
【００９１】
抵抗スイッチング素子１４０を形成するには、金属層１０４は、もし使用した場合、酸化する必要がある。これは、スタック層（導電層１０３および金属層１０４）の熱処理を実施することによって行ってもよい。金属層１０４は、無酸素雰囲気中、好ましくは真空雰囲気中でこの熱処理の際に加熱される。無酸素雰囲気中のこの熱処理ステップは、基本的には金属層を酸化することなく、微細構造(microstructure)、例えば、堆積したままの金属層１０４の結晶粒サイズや結晶配向などを安定化させることを目的としている。例えば、１０〜２０分間で４００〜５００℃の範囲の温度を真空条件下で用いて、金属層１０４の予備酸化を防止してもよい。
【００９２】
アニールした金属層は、金属酸化物層に完全に変換してもよく、あるいは、特定の実施形態では金属酸化物層に部分的に変換してもよく、即ち、金属の部分（下側部分）と金属酸化物の部分（上側部分）との界面を備えてもよい。金属酸化物層は、その上側部分（即ち、上部電極ＴＥと接触する部分）から下側部分（即ち、下部電極ＢＥと接触する部分）まで金属酸化物層の厚さに渡って酸素勾配(gradient)を有してもよい。金属酸化物層は、抵抗スイッチング素子１４０を形成する。
【００９３】
アニールした金属層を抵抗金属酸化物層および導電性金属層のスタックへ変換することは、種々のプロセス、例えば、金属層１０４の熱酸化、例えば、マイクロ波リモートプラズマ酸化を用いた金属層１０４のプラズマ酸化、金属の上側部分での酸素注入および金属酸化物層を形成するための熱処理ステップを用いて行うことが可能である。例として、純粋の酸素中で４００℃までの温度またはそれ以上の温度で急速熱アニール（ＲＴＡ:Rapid Thermal Anneal）を用いて、金属層の上側部分を酸化してもよい。
【００９４】
例として、Ｎｉ層１０４を堆積している。熱処理（真空アニールおよび酸化）の後、Ｎｉ層は、ＮｉＯ１４０に完全に変換してもよく、あるいはＮｉＯに部分的に変換してもよい。部分的変換とは、Ｎｉ層の露出した上側部分が酸素を含有するとともに、Ｎｉ層の下側部分が未酸化のままであり、下部電極の一部であることを意味する。
【００９５】
空洞１０９は、こうして形成した抵抗スイッチング材料１４０で部分的に（図８Ａ）または完全に（図８Ｂ）充填されてもよい。
【００９６】
抵抗スイッチング素子１４０の形成時、例えば、金属層１０４の熱処理及び／又は酸化の際、全ての側壁導電層１０３ａまたは側壁導電層の少なくとも一部を酸化して（それぞれ図１０Ａと図１０Ｂ）、非導電性の側壁層（または一部）１０３ｄを形成してもよい。金属層１０４だけを金属酸化膜（または金属酸化物／金属のスタック）に変換するのではなく、全ての側壁導電層１０３ａ（図１０Ａ）または側壁導電層１０３ａの少なくとも一部（図１０Ｂ）を側壁金属酸化物層１０３ｄに変換している。側壁導電層１０３ａまたは側壁導電層１０３ａの少なくとも一部は、抵抗スイッチング素子１４０の形成と同時に、非導電層またはその一部１０３ｄに変更できる。
【００９７】
例えば、側壁導電層１０３ａがＴｉを含み、金属層１０４がＮｉを含む場合、側壁導電層１０３ａは、部分的または完全に（溝１０８の長さＬの方向）、その全体厚さに渡って（厚さは、溝１０８の長さＬに対して垂直な方向で定義される）ＴｉＯ２１０３ｄに変換され、金属層１０４は、ＮｉＯに部分的または完全に変換され得る。ある実施形態では、側壁導電層１０３ａはその全体厚さに渡って酸化され、下部電極ＢＥから側壁導電層１０３ａを通って上部電極ＴＥへの電流の伝達を防止する。特定の実施形態において、側壁導電層１０３ａの厚さは、その全体厚さに渡って側壁金属酸化物層１０３ｄに変換できるように選択すべきである。
【００９８】
図１７Ａ、図１７Ｂ、図１７Ｃは、本発明の実施形態に従って、導電層１０３および抵抗スイッチング素子を溝１０８の中に形成した実験結果を示す。図１７Ａ、図１７Ｂ、図１７Ｃは、は、抵抗メモリデバイスを通る断面の異なる二次電子顕微鏡（ＳＥＭ）画像を示す。ＳＥＭ画像化ために、抵抗メモリデバイスを劈開させるのは簡単ではないが、ＴｉＮの導電層１０３が溝１０８内のライナーとして形成されており、これにより側壁導電層１０３ａは、上部および下部のカバレッジ１０３ｂ，１０３ｃと比べて僅かであることが判る。
【００９９】
導電層１０３は、説明した実施形態において、イオン金属プラズマ堆積（ＩＭＰ）を用いて堆積される。側壁ＴｉＮ層１０３ａの厚さは５ｎｍであり、一方、下部ＴｉＮ層１０３ｂおよび上部ＴｉＮ層１０３ｃの厚さは３０ｎｍである。ＴｉＮ層１０３を形成した後、溝の残部においてＮｉ層１０４が形成、酸化されて、抵抗スイッチング素子１４０を形成する。Ｎｉ層１０４について異なる厚さを用いている。１０ｎｍ厚さを持つＮｉ層については（図１７Ａ）、Ｎｉ層は、導電性ＴｉＮライナー１０３ａ，１０３ｂ，１０３ｃの上に形成され、溝１０８の一部だけを充填しており、一方、５０ｎｍ厚さを持つ場合は（図１７Ｃ）、Ｎｉライナー１０４は溝１０８を均等に充填しておらず、Ｎｉ層１０４の下方には空間(void)を形成している。
【０１００】
金属層１０４（抵抗スイッチング素子に変換されることになる）の堆積の際、酸化時に生じ得る金属層１０４の体積膨張を考慮すべきである。例えば、Ｎｉ（ＮｉＯになる）の熱膨張係数は約１．６であり、Ｗ（ＷＯ３になる）の熱膨張係数は３より大きいことは、最新技術から知られている。体積膨張の理由により、コンタクトのサイズも考慮すべきである。図１７Ｂは、３０ｎｍのＮｉ層の場合での中間の可能性を示す。この場合、溝１０８は、図１７Ｃと比べて良好にＮｉで充填されている。
【０１０１】
側壁導電層１０３ａの少なくとも一部を変更し、抵抗スイッチング素子を形成するための異なる可能性が提案される。
【０１０２】
１つの可能性は、全ての側壁導電層１０３ａを層１０３の堆積時に変更（例えば、酸化）し、酸化した側壁導電層１０３ｄを形成することである。これは、数単分子層だけの側壁導電層１０３ａが形成された、導電層１０３の非コンフォーマル堆積の場合であってもよい。その後、抵抗スイッチング素子１４０は、金属層１０４を導電層１０３の上に形成し、酸化工程を実施することによって形成でき、これにより金属層１０４を、抵抗スイッチング素子として機能する金属酸化物層に変換する（図１０Ａ）。
【０１０３】
第２の可能性は、側壁導電層１０３ａの形成後、抵抗スイッチング素子を形成するため金属層１０４の形成前に、溝１０８の長さ方向Ｌにおいて側壁導電層１０３ａの一部だけ（あるいは全ての側壁導電層１０３ａ）を別個の酸化工程で変更することである。側壁導電層１０３ａの少なくとも一部を変更して非導電部分１０３ｄを形成することは、任意の適切な方法、例えば、プラズマ酸化を用いて行ってもよい。これは、例えば、高いアスペクト比の溝（５より大きいアスペクト比）において使用できる（図１０Ａまたは図１０Ｂ）。
【０１０４】
第３の可能性は、全ての側壁導電層１０３ａは、抵抗スイッチング素子を形成するステップと同時に、詳細には、金属層１０４を酸化するステップと同時に変更する（図１０Ａ）。
【０１０５】
本発明の実施形態によれば、抵抗スイッチング素子１４０の形成は、金属層を設け、それを金属酸化物に変換するのではなく、空洞１０９の一部に酸化層を直ちに堆積することを含むことも可能である。例えば、当業者に知られている堆積技術を用いて、ＮｉＯ層を空洞１０９の一部に堆積してもよい。
【０１０６】
（上部電極の形成）
抵抗スイッチング素子１４０の形成後、抵抗メモリデバイスの上部電極ＴＥ  １０５を形成する。
【０１０７】
上部電極１０５は、例えば、金属または金属スタックなどの導電材料を含む。特定の実施形態において、上部電極１０５は、Ｎｉ，Ｔｉ，ＴｉＮ，Ｐｔ，Ａｕまたは貴金属、Ｒｕ，Ｉｒ，ＩｒＯ２，ＲｕＯ，ＴａＣ（Ｎ）またはこれらの組合せから選ばれる何れかの金属を含む。
【０１０８】
上部電極１０５は、例えば、ＰＶＤ，ＡＬＤ，ＣＶＤ，パルスＣＶＤなど、何れかの堆積技術を用いて堆積できる。上部電極１０５は、抵抗スイッチング素子１４０および（変更した）導電層１０３ｄの一部と接触して、絶縁層１０２の上に存在するだけでもよく（図１１Ｂ）、あるいは抵抗スイッチング素子１４０と接触して溝１１０の中に存在してもよい（図１１Ａ）。
【０１０９】
上部電極１０５の厚さは、５０ｎｍより大きくてもよく、例えば、５０ｎｍ〜２００ｎｍでもよい。
【０１１０】
絶縁層１０２の上にある上部電極１０５は、完全に（図１２Ａ）または部分的に（図１２Ｂ）除去してもよい。溝１１０の外側に位置する上部電極１０５の完全除去は、例えば、化学研磨（ＣＰ）や化学機械研磨（ＣＭＰ）などの研磨、またはエッチングバックなどによって行ってもよい。上部電極１０５の部分除去は、上部電極１０５のパターニングによって行ってもよく、上部電極１０５の一部だけが溝１１０の外側に利用可能なように残留する。上部電極１０５を部分的または完全に除去するこのステップは、上部導電層１０３及び／又は金属層１０４（抵抗スイッチング素子を形成するために用いられる）を部分的または完全に除去するステップと一緒に行ってもよい。
【０１１１】
下部電極１０３ｂ、抵抗スイッチング素子１４０および上部電極１０５を形成した後、詳細には第１金属相互接続レベルにおいて、標準の配線工程（ＢＥＯＬ）において当業者に知られているような完全な相互接続構造を形成するための追加の処理を行ってもよい。追加の金属層を形成してもよい。セル形成の後、タングステン（Ｗ）プラグをセル上部に形成して、抵抗メモリデバイス１１５と接触させてもよい。
【０１１２】
ある発明態様の実施形態は、上部電極１０５と、下部電極１０３ｂと、抵抗スイッチング素子とを備え、下部電極１０３ｂおよび抵抗スイッチング素子は、溝１０８の中に設けられている抵抗メモリデバイス１１５に関する。抵抗メモリデバイスは、溝１０８の側壁面１０８ａに非導電層１０３ａ，１０３ｅをさらに備え、非導電層１０３ａ，１０３ｅは、下部電極１０３ｂおよび抵抗スイッチング素子と接触している。下部電極１０３ｂは、金属を含む。非導電層１０３ａ，１０３ｅは、下部電極１０３ｂと同じ金属を含む。非導電層１０３ａ，１０３ｅは、金属酸化物層を含んでもよく、該金属は、下部電極１０３ｂの金属と同じである。非導電層１０３ａ，１０３ｅは、１０ｎｍより小さくてもよい厚さを有し、特定の実施形態では、５ｎｍより小さく、数原子層の厚さまでである。
【０１１３】
本発明の実施形態に従って製造されるような抵抗メモリデバイス１１５（下部電極ＢＥ、上部電極ＴＥ、抵抗スイッチング素子を含む）は、ダイナミックＲＡＭで使用されているような１Ｔ／１Ｒ（１つのトランジスタ／１つの抵抗）および１Ｄ／１Ｒ（１つのダイオード／１つの抵抗）の概念から導出される構造を用いて集積化してもよい。１Ｔ／１Ｒセルに関して、可能性ある概略的な集積構造を図１３に示す。これは、スイッチング素子と接続、例えば、トランジスタデバイスのソース領域１０７ａのコンタクト１０１ａと接続された、本発明の実施形態に係る抵抗メモリデバイス１１５を備えた、完成したＭＯＳデバイス１５０を含む。下部電極１０３ｂは、トランジスタの第１コンタクトにおいて、即ち、Ｍ０配線局所相互接続レベルで集積化してもよく、下部電極１０３ｂだけが、一定の実施形態に従って下部電極ＢＥを規定している。ゲート１０６およびドレイン領域１０７ｂにおいて、他のコンタクト１１２，１１３がＭ０配線局所相互接続レベルで設けられる。導電コンタクト１１２，１１３および抵抗メモリデバイス１１５は、絶縁層１０２によって電気絶縁されている。
【０１１４】
他の可能性は、本発明の実施形態に従って製造されるような抵抗メモリセル１１５を、１Ｄ／１Ｒ（１つのダイオード／１つの抵抗）の概念から導出される構造を用いて集積化している。この概念では、クロスバー(crossbar)構成での高密度アレイが典型的に用いられる。図１４は、本発明の一定の実施形態に従って製造された抵抗メモリセル１１５を集積化した、こうしたアレイ構造の一例を概略的に示す。第１金属パターン１１７の金属ラインが、第２金属パターン１１８の金属ラインの上を垂直に走行している。金属パターン１１７，１１８が異なるレベルで形成されるため、対応する金属ラインは互いに交差することになる。各クロスポイント１２１において、本発明の実施形態に係る抵抗メモリ素子１１５およびダイオード（スイッチング素子）が、２つの金属パターン１１７，１１８の間に接続される。
【０１１５】
図１５は、第１金属パターン１１７と第２金属パターン１１８の間にあるクロスポイント１２１において、可能性あるセル構造を通る断面（図１４のＡ−Ａ’に沿って）を概略的に示す。第１金属パターン１１７と第２金属パターン１１８の間には、ダイオード１１９（スイッチング素子）および本発明の実施形態に係る抵抗メモリセル１１５（メモリ素子）が組み込み可能である。ダイオード１１９は、第１金属パターン１１７と第２金属パターン１１８の間に、抵抗メモリセル１１５と直列に配置できる。
【０１１６】
代替として、異なるレベルワード線およびビット線、即ち、異なるレベルの金属パターン１１７，１１８，１２０を、多次元スタックを製作するように用いてもよい。図１６は、３次元スタック集積化、即ち、３つの金属パターン１１７，１１８，１２０への２つのレベルの抵抗メモリセル１３０，１３１の集積化についての一例を概略的に示す。特定の実施形態において、抵抗メモリ素子は、スイッチング素子、例えば、トランジスタの上に直接に積まれる。抵抗メモリ素子１１５は、例えば、Ｍ０配線局所相互接続レベルで、例えば、トランジスタへの第１コンタクトを用いて形成される。これによりより高次の金属相互接続レベルと比べて、より高い集積密度が可能になる。
【０１１７】
抵抗スイッチング素子１１５のスイッチング動作は、下部電極１０３ｂによって規定されるため、抵抗メモリテバイス１１５の拡大縮小可能性(scalability)は、溝１０８またはビア(via)、即ち、集積回路のコンタクトサイズの拡大縮小可能性に依存する。
【０１１８】
一定の実施形態では、抵抗スイッチング層を含む抵抗素子が、４５ｎｍのＣＭＯＳノードおよびこれを超えるものからの少なくとも幾つかの技術世代に渡って拡大縮小可能なように製造可能である。
【０１１９】
一定の実施形態では、抵抗メモリテバイスは、現在および将来のＣＭＯＳ世代と互換性のある技術および材料を用いて製造してもよい。
【０１２０】
また、本発明のある発明態様に係る方法は、ＣＭＯＳ互換処理フロー、詳細には、ＣＭＯＳ互換の配線工程（ＢＥＯＬ）において抵抗スイッチング材料の集積化を容易にする。
【０１２１】
一定の実施形態では、異なるメモリ製品および応用をもたらす異なるメモリ構造への集積化を可能にする不揮発性メモリデバイスを製造してもよい。
【０１２２】
一定の実施形態では、抵抗スイッチングテバイスに必要な抵抗酸化物（抵抗スイッチング素子１４０用）の体積は、コンタクト溝１０８のアスペクト比を調整することによって調整してもよい。コンタクト１０３ｂのための小さいサイズは、所定体積の抵抗酸化物のために維持してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１８】
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【図５】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【外国語明細書】
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