(57)【要約】 【課題】酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。【解決手段】層間絶縁膜上に第１〜第６の絶縁膜を積層した後、第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして第１の溝部を形成する工程と、前記第１の溝部を充填するように電極材料を堆積する工程と、前記第４の絶縁膜上に第７〜第９の絶縁膜を形成した後、第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８、前記第７、前記第４および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。【選択図】図１
2010153418.tif 000002
【特許請求の範囲】
【請求項１】
コンタクトプラグが埋設された層間絶縁膜上に第１の絶縁膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜および第６の絶縁膜をこの順序で積層した後、前記第６の絶縁膜上に、平面視したときにライン間に前記コンタクトプラグが配置されるようなラインパターンからなる第１のフォトレジスト膜を形成する工程と、
前記第１のフォトレジスト膜をマスクとして前記第６の絶縁膜および前記第５の絶縁膜を順次エッチングした後、前記第５の絶縁膜をマスクとして前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜および前記第１の絶縁膜を順次エッチングして、前記コンタクトプラグを露出させる第１の溝部を形成する工程と、
前記第１の溝部を充填するように、前記第４の絶縁膜上に電極材料を堆積した後、前記第４の絶縁膜が露出するまで前記電極材料を除去する工程と、
前記第４の絶縁膜上に、第７の絶縁膜、第８の絶縁膜および第９の絶縁膜をこの順序で形成した後、平面視したときにライン下に前記コンタクトプラグを配置するとともに、前記第１の溝部のラインと交差するラインパターンからなる第２のフォトレジスト膜を形成する工程と、
前記第２のフォトレジスト膜をマスクとして前記第９の絶縁膜および前記第８の絶縁膜をエッチングした後、前記第８の絶縁膜をマスクとして前記第７の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜および前記第２の絶縁膜を順次エッチングして、前記第１の絶縁膜を露出させる第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、
前記第８の絶縁膜、前記第７の絶縁膜、前記第４の絶縁膜および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電極材料、前記第５の絶縁膜および前記第８の絶縁膜が酸素系のガスでドライエッチングされることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記電極材料がルテニウムであり、前記第５の絶縁膜および第８の絶縁膜がカーボン膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第６の絶縁膜は酸窒化シリコンを含み、前記第１のフォトレジスト膜を露光によってパターニングする際の反射防止膜として機能し、前記第９の絶縁膜は酸窒化シリコンを含み、前記第２のフォトレジスト膜を露光によってパターニングする際の反射防止膜として機能することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第７の絶縁膜、前記第４の絶縁膜および前記第２の絶縁膜の除去によって前記ピラー型電極を露出する工程がウエットエッチングであり、該ウエットエッチングの際に前記ピラー型電極は前記第３の絶縁膜によって保持されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２のフォトレジスト膜のラインを、第１の溝部のラインと直交するように形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ピラー型電極の露出している表面を覆う容量絶縁膜を形成した後、前記容量絶縁膜を覆うように上部電極を形成する工程を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に第１の絶縁膜および第２の絶縁膜をこの順序で形成した後、第１の方向に延在する第１の溝部を前記第１および第２の絶縁膜を貫通して形成する第１の工程と、
前記第１の溝部を充填するように電極材料を堆積する第２の工程と、
前記第１の方向と交差する第２の方向に延在する帯状のマスク絶縁膜を形成する第３の工程と、
前記マスク絶縁膜に覆われていない前記第２の絶縁膜を除去する第４の工程と、
前記マスク絶縁膜に覆われていない前記第１の溝内部の前記電極材料を除去し、隣接する前記マスク絶縁膜間に前記第２の方向に延在する第２の溝部を形成すると共に、前記電極材料からなるピラー型電極を形成する第５の工程と、
前記マスク絶縁膜および前記第２の絶縁膜を除去して前記ピラー型電極を露出させる第６の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記電極材料に酸素系ガスでエッチングされる金属を用い、前記マスク絶縁膜を酸素系ガスでエッチングされない材料と酸素系ガスでエッチングされる材料の積層体として形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第５の工程は酸素を主に含有したガスを用いたエッチングであり、前記電極材料を除去する際に前記マスク絶縁膜を構成する酸素系ガスでエッチングされる材料も同時に除去されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記電極材料がルテニウムであり、前記酸素系ガスでエッチングされない材料が酸化シリコン膜であり、前記酸素系ガスでエッチングされる材料がカーボン膜であることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第６の工程はウエットエッチングであり、前記第１の絶縁膜が該ウエットエッチングにおけるエッチングストップ膜として機能することを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜は窒化シリコン膜であり、前記第２の絶縁膜は酸化シリコン膜であり、前記ウエットエッチングにはフッ酸を含有した薬液が使用されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
第１の方向に直線状に並ぶコンタクトプラグと、前記コンタクトプラグが埋設された層間絶縁膜と、前記層間絶縁膜上に形成された第１の絶縁膜と、前記第１の絶縁膜を貫いて、前記コンタクトプラグと接続するように形成されたピラー型電極と、隣接する前記ピラー型電極の中間部を連結する帯状の第３の絶縁膜とを備え、前記第３の絶縁膜は前記第１の方向に延在し、平面視した際に前記コンタクトプラグの上面と重なる位置に配置され、前記第３の絶縁膜の前記第１の方向と直交する方向における幅は前記ピラー型電極の前記第１の方向と直行する方向における幅と等しいことを特徴とする半導体装置。
【請求項１５】
前記第３の絶縁膜の材料が窒化シリコンであり、前記ピラー型電極の材料がルテニウムであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
ＭＯＳ型トランジスタと、該ＭＯＳ型トランジスタのソース・ドレイン電極の一方と接続するキャパシタ素子をさらに備え、該キャパシタ素子を構成する一方の電極として前記ピラー型電極を用いることを特徴とする請求項１４または請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、ピラー型電極を備えた半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子を構成するメモリセルの面積が縮小している。そして、前記メモリセルを構成するキャパシタが十分な静電容量を確保できるように、前記キャパシタの形状を立体形状とすることが一般に行われている。
具体的には、前記キャパシタの下部電極をピラー型電極（柱型形状の電極）とするとともに、前記下部電極の外部側壁をキャパシタとして利用することで、前記キャパシタの表面積を拡大することができ、十分な静電容量を確保することができる。
【０００３】
なお、前記キャパシタのリーク耐圧を低下させること無く、十分に大きな静電容量を確保するためには、前記キャパシタのピラー型電極として適切な材料を用いることが必要である。前記キャパシタのピラー型電極として、たとえば、Ｒｕ（ルテニウム）が用いられている。Ｒｕは、設計ルール４５ｎｍ以降のＤＲＡＭ素子に適用される電極材料として検討されている。
【０００４】
前記ピラー型電極を形成するために、Ｒｕのエッチングを行うには、酸素を主に含有したガス（酸素系のガス）を使用する必要がある。一般に、金属材料のパターニングには、フォトレジスト膜やカーボン膜がマスクとして用いられるが、これらの膜は、前記酸素系のガスに対してエッチング耐性がないため、Ｒｕのエッチングに使用することはできない。
【０００５】
そのため、従来は、層間絶縁膜に開孔を形成した後、前記開孔内にＲｕを充填する方法により、キャパシタ用のピラー型電極を形成していた（特許文献１参照）。
前記の微細化したピラー型電極を形成するために、まず、層間絶縁膜中にアスペクト比の非常に高い開孔を形成しなければならなかった。しかし、現状の半導体製造装置で安定して形成できる開孔の限界は、アスペクト比２２程度までであり、それ以上の高アスペクト比の開孔を形成することは困難であった。
【０００６】
また、ＤＲＡＭメモリセルのレイアウトは、現在、主流であった８Ｆ２型から６Ｆ２型に移行しているとともに、４Ｆ２型への移行も検討されている。このように、メモリセルのサイズは、非常に小さくなっている。そのため、上記の開孔を形成する方法によってＤＲＡＭ素子のメモリセル用のキャパシタとして用いるピラー型電極を作製するためには、より高アスペクト比の開孔を形成する方法が必要となる。
【０００７】
キャパシタ用の開孔を形成する際に、マスク用の材料に１回の露光技術で形成したホールパターンをマスクとして用いる方法とは異なる方法も提案されている。
特許文献２には、層間絶縁膜上に、２回の露光によりハードマスク用の直交する溝パターンを作成し、前記溝内にハードマスク材料（ポリシリコン）を充填した後、前記ハードマスク材料に覆われていない部分の層間絶縁膜をエッチング除去し、キャパシタ孔を形成する方法が開示されている。
【０００８】
また、特許文献３には、被加工膜上に設けた下層膜を加工して、ライン状の第１のマスクパターンを形成し、下層膜上に設けた上層膜を加工して、前記第１のマスクパターンと直交するライン状の第２のマスクパターンを形成した後に、前記第１及び第２のマスクパターンの開口部の交差する場所の被加工膜をエッチング除去して開口する構成が開示されている。
【０００９】
しかし、これらの方法も、マスク用のパターンの形成方法に変更を加えただけであり、層間絶縁膜に形成する開孔のアスペクト比が高くなると、開孔形成のエッチングが困難になる点は同様であり、開孔にＲｕ等を充填して高アスペクト比のピラー型電極を形成することおよび前記ピラー型電極を備えたＤＲＡＭを製造することが困難であった。
【特許文献１】特開２００１−２１７４０７号公報
【特許文献２】特開２００３−２２９４９７号公報
【特許文献３】特開２００５−１５０３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、
本発明の半導体装置の製造方法は、コンタクトプラグが埋設された層間絶縁膜上に第１の絶縁膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜および第６の絶縁膜をこの順序で積層した後、前記第６の絶縁膜上に、平面視したときにライン間に前記コンタクトプラグが配置されるようなラインパターンからなる第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして前記第６の絶縁膜および前記第５の絶縁膜を順次エッチングした後、前記第５の絶縁膜をマスクとして前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜および前記第１の絶縁膜を順次エッチングして、前記コンタクトプラグを露出させる第１の溝部を形成する工程と、前記第１の溝部を充填するように、前記第４の絶縁膜上に電極材料を堆積した後、前記第４の絶縁膜が露出するまで前記電極材料を除去する工程と、前記第４の絶縁膜上に、第７の絶縁膜、第８の絶縁膜および第９の絶縁膜をこの順序で形成した後、平面視したときにライン下に前記コンタクトプラグを配置するとともに、前記第１の溝部のラインと交差するラインパターンからなる第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして前記第９の絶縁膜および前記第８の絶縁膜をエッチングした後、前記第８の絶縁膜をマスクとして前記第７の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜および前記第２の絶縁膜を順次エッチングして、前記第１の絶縁膜を露出させる第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８の絶縁膜、前記第７の絶縁膜、前記第４の絶縁膜および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有することを特徴とする。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜および第２の絶縁膜をこの順序で形成した後、第１の方向に延在する第１の溝部を前記第１および第２の絶縁膜を貫通して形成する第１の工程と、前記第１の溝部を充填するように電極材料を堆積する第２の工程と、前記第１の方向と交差する第２の方向に延在する帯状のマスク絶縁膜を形成する第３の工程と、前記マスク絶縁膜に覆われていない前記第２の絶縁膜を除去する第４の工程と、前記マスク絶縁膜に覆われていない前記第１の溝内部の前記電極材料を除去し、隣接する前記マスク絶縁膜間に前記第２の方向に延在する第２の溝部を形成すると共に、前記電極材料からなるピラー型電極を形成する第５の工程と、前記マスク絶縁膜および前記第２の絶縁膜を除去して前記ピラー型電極を露出させる第６の工程と、を有することを特徴とする。
【００１３】
本発明の半導体装置は、第１の方向に直線状に並ぶコンタクトプラグと、前記コンタクトプラグが埋設された層間絶縁膜と、前記層間絶縁膜上に形成された第１の絶縁膜と、前記第１の絶縁膜を貫いて、前記コンタクトプラグと接続するように形成されたピラー型電極と、隣接する前記ピラー型電極の中間部を連結する帯状の第３の絶縁膜とを備え、前記第３の絶縁膜は前記第１の方向に延在し、平面視した際に前記コンタクトプラグの上面と重なる位置に配置され、前記第３の絶縁膜の前記第１の方向と直交する方向における幅は前記ピラー型電極の前記第１の方向と直行する方向における幅と等しいことを特徴とする。
【発明の効果】
【００１４】
上記の構成によれば、酸素ガスを用いてエッチングを行う材料を用いてピラー型電極を形成した半導体装置及び半導体装置の製造方法を提供することができる。また、ピラー型電極のアスペクト比が高くなった場合にも、容易に半導体装置の製造が可能な製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）     
図１は、本発明の実施形態である半導体装置の一例を説明する断面図であって、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断面図であり、図１（ｃ）は図１（ａ）のＤ−Ｄ’線における断面図である。
【００１６】
図１（ａ）に示すように、本発明の実施形態である半導体装置１０１は、第１の絶縁膜（窒化シリコン膜）３と、窒化シリコン膜３上にライン状に形成された第３の絶縁膜（窒化シリコン膜）５と、窒化シリコン膜５上に設けられたピラー型電極（Ｒｕ膜）１１と、を有している。
【００１７】
図１（ｂ）に示すように、本発明の実施形態である半導体装置１０１は、コンタクトプラグ２が埋設された層間絶縁膜１と、層間絶縁膜１上に形成された窒化シリコン膜３と、窒化シリコン膜３を貫くとともに、コンタクトプラグ２と接続するように形成されたピラー型電極１１と、ピラー型電極１１の上部を連結するように形成された窒化シリコン膜５と、を有している。
【００１８】
図１（ｃ）に示すように、本発明の実施形態である半導体装置１０１は、コンタクトプラグ２が埋設された層間絶縁膜１と、層間絶縁膜１上に形成された窒化シリコン膜３と、窒化シリコン膜３を貫くとともに、コンタクトプラグ２と接続するように形成されたピラー型電極１１と、を有している。
【００１９】
ピラー型電極１１のアスペクト比は特に限定されないが、２２以上であってもよい。なお、アスペクト比は、ピラー型電極１１の底面の１辺の短い方の長さと電極の高さの比である。
【００２０】
ピラー型電極１１の電極材料としては、Ｒｕを用いることができる。Ｒｕは、酸素を主に含有したガス（酸素系のガス）を用いてエッチングを行うことができる。
なお、ピラー型電極の電極材料は、Ｒｕに限定されるものではなく、前記酸素系のガスを用いてエッチングを行うことができる金属材料であればよい。
【００２１】
ピラー型電極１１の上部側には、ピラー型電極１１の高さ方向における中間部を連結して延在する第３の絶縁膜（窒化シリコン膜）５が形成されている。そのため、ピラー型電極１１の径を小さくしても、窒化シリコン膜５がピラー型電極１１を上部で支持して、ピラー型電極１１の倒壊のおそれを低減することができる。
【００２２】
ピラー型電極１１の基端側には、第１の絶縁膜（窒化シリコン膜）３が形成されている。そのため、ピラー型電極１１の径を小さくしても、窒化シリコン膜３がピラー型電極１１を基端側で支持して、ピラー型電極１１の倒壊のおそれを低減することができる。
なお、窒化シリコン膜３のみでピラー型電極１１を安定して支持することが可能な場合には、窒化シリコン膜５を設けなくてもよい。
【００２３】
次に、本発明の実施形態である半導体装置の製造方法の一例であって、ピラー型電極の形成方法について説明する。
図２に示す半導体装置を以下のようにして作製する。
まず、半導体基板（図示略）上に酸化シリコン（ＳｉＯ２）等からなる層間絶縁膜１を形成する。
次に、フォトリソグラフィー技術で形成したマスクを用いて、ドライエッチングにより、層間絶縁膜１に開孔を形成する。
【００２４】
次に、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜を形成し、前記積層膜上にタングステン（Ｗ）を堆積して前記開孔内を充填する。
次に、層間絶縁膜１上に堆積された前記タングステンを、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、層間絶縁膜１が露出するまで研磨して除去する。これにより、層間絶縁膜１中に、タングステン等からなるコンタクトプラグ２を形成する。コンタクトプラグ２は、前記半導体基板に形成した活性領域等と接続されている。
【００２５】
次に、層間絶縁膜１上に、ＣＶＤ法により、第１の絶縁膜（窒化シリコン膜）３を５０〜１００ｎｍ程度の膜厚で堆積する。
次に、窒化シリコン膜３上に、第２の絶縁膜（酸化シリコン膜）４を１〜３μｍ程度の膜厚に堆積する。なお、酸化シリコン膜４は、ボロンおよびリンを含有させた酸化シリコン（ＢＰＳＧ）膜としてもよい。
【００２６】
次に、酸化シリコン膜４上に、第３の絶縁膜（窒化シリコン膜）５を１００ｎｍ程度の膜厚に堆積する。
次に、窒化シリコン膜５上に、第４の絶縁膜（酸化シリコン膜）６を１００ｎｍ程度の膜厚に堆積する。
第２の絶縁膜４および第４の絶縁膜６の膜厚を調節することによって、ピラー型電極のアスペクト比が最適な値となるように設定できる。また、第３の絶縁膜５の位置は、必ずしもピラー型電極の上端寄りでなくてもかまわない。
次に、酸化シリコン膜６上に、ＣＶＤ法により、第５の絶縁膜（カーボン膜）７を８００ｎｍ程度の膜厚に堆積する。カーボン膜７としては、メタン（ＣＨ４）ガスを原料として、ＣＶＤ法により形成したアモルファス・カーボン膜を用いることができる。なお、カーボン膜７は、第１の溝を加工する際のハードマスクとして用いる。
【００２７】
次に、カーボン膜７上に、第６の絶縁膜（ＡＲＬ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｌａｙｅｒ）膜）８を堆積する。ＡＲＬ膜８としては、酸窒化シリコン（ＳｉＯＮ）膜上に、７５ｎｍ程度の膜厚で酸化シリコン膜を積層した膜を用いることができる。なお、ＡＲＬ膜８を設けることによって、フォトレジストの露光に際して、下層からの反射を防止し、精度よくフォトレジストパターンを形成することが可能となる。
【００２８】
次に、ＡＲＬ膜８上に第１のフォトレジスト（ＰＲ）膜９を塗布した後、第１の溝を形成するためのフォトマスクを用いて露光して、第１のフォトレジスト膜９のパターニングを行う。これにより、平面視したときにライン間にコンタクトプラグ２が配置されるようなラインパターン（第１の方向に延在するラインパターン）からなる第１のフォトレジスト膜９が形成される。
【００２９】
以上の工程により、図２に示す半導体装置を得ることができる。なお、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ’線における断面図であり、図２（ｃ）は図２（ａ）のＢ−Ｂ’線における断面図である。
図２（ａ）および図２（ｂ）に示すように、層間絶縁膜１中に形成された平面視略円状のコンタクトプラグ２の位置に第１のフォトレジスト膜９のライン間になるように、ラインパターンからなる第１のフォトレジスト膜９が形成されている。
【００３０】
次に、第１のフォトレジスト膜９をマスクとして、ＣＦ４ガスを用いて、ＡＲＬ膜８の異方性ドライエッチングを行う。
次に、パターニングされたＡＲＬ膜８をマスクとして、酸素（Ｏ２）ガスを用いて、カーボン膜７の異方性ドライエッチングを行う。
【００３１】
以上の工程により、図３に示す半導体装置を得ることができる。
図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線における断面図であり、図３（ｃ）は図３（ａ）のＢ−Ｂ’線における断面図である。
なお、図３に示すように、第１のフォトレジスト膜９は、カーボン膜７の異方性ドライエッチングの際にエッチング除去される。
【００３２】
次に、パターニングされたカーボン膜７をマスク（ハードマスク）として、酸化シリコン膜６、窒化シリコン膜５、酸化シリコン膜４および窒化シリコン膜３の異方性ドライエッチングを行う。この異方性ドライエッチングの際に、カーボン膜７上のＡＲＬ膜８もエッチング除去される。
次に、酸素プラズマ等を用いたアッシング法によって、前記エッチング後に残存したカーボン膜７を除去する。
【００３３】
以上の工程により、図４に示す半導体装置を得ることができる。
図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線における断面図であり、図４（ｃ）は図４（ａ）のＢ−Ｂ’線における断面図である。
図４（ａ）および図４（ｂ）に示すように、酸化シリコン膜６、窒化シリコン膜５、酸化シリコン膜４および窒化シリコン膜３を貫き、コンタクトプラグ２を露出させる第１の溝１０が形成されている。
【００３４】
本実施形態では、酸化シリコン膜４にホールパターンを設けるのではなく、溝パターン（第１の溝部１０）を設ける構成なので、酸化シリコン膜４の膜厚の厚い場合でもエッチングが容易に進み、アスペクト比が高い溝パターン（第１の溝部１０）を容易に形成することができる。なお、酸化シリコン膜４の膜厚の厚い場合には、アスペクト比が高いホールパターンを形成することは容易ではない。
【００３５】
次に、ＣＶＤ法によって、第１の溝部１０内を充填するとともに、酸化シリコン膜６上を覆うように、電極材料（Ｒｕ膜）１１を堆積する。なお、電極材料１１としてＲｕを用いることにより、酸素を主に含有したガス（酸素系のガス）を用いて、電極材料１１をエッチングすることができる。
以上の工程により、図５に示す半導体装置を得ることができる。
図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ’線における断面図であり、図５（ｃ）は図５（ａ）のＢ−Ｂ’線における断面図である。
【００３６】
次に、酸素（Ｏ２）ガスと塩素（Ｃｌ２）ガスとの混合ガスを用いて、酸化シリコン膜６が露出するまでＲｕ膜１１をドライエッチングする。
以上の工程により、図６に示す半導体装置を得ることができる。
図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＡ−Ａ’線における断面図であり、図６（ｃ）は図６（ａ）のＢ−Ｂ’線における断面図である。
図６に示すように、Ｒｕ膜１１は、第１の溝部１０の内部にのみ残される。
なお、ドライエッチングの代わりにＣＭＰ法で研磨を行って、酸化シリコン膜６上のＲｕ膜１１を除去してもよい。
【００３７】
次に、酸化シリコン膜６上に、第７の絶縁膜（酸化シリコン膜）１２を１００ｎｍ程度の膜厚で堆積する。
次に、酸化シリコン膜１２上に、第８の絶縁膜（カーボン膜）１３を８００ｎｍ程度の膜厚で堆積する。
次に、カーボン膜１３上に、酸窒化シリコン（ＳｉＯＮ）膜上に７５ｎｍ程度の膜厚で酸化シリコン膜を積層した膜などからなる第９の絶縁膜（ＡＲＬ膜）１７を７５ｎｍ程度の膜厚で堆積する。
【００３８】
次に、ＡＲＬ膜１７上に、平面視したときにライン下にコンタクトプラグ２を配置するとともに、第１の溝部１０のラインと直交するラインパターン（第２の方向に延在するラインパターン）からなる第２のフォトレジスト（ＰＲ）膜１４を形成する。
【００３９】
以上の工程により、図７に示す半導体装置を得ることができる。
図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ’線における断面図であり、図７（ｃ）は図７（ａ）のＢ−Ｂ’線における断面図である。
図７（ａ）に示すように、平面視したときに、第２のフォトレジスト膜１４は、第１の溝部１０に充填されたＲｕ膜１１と直交するラインパターンで形成されるとともに、フォトレジスト（ＰＲ）膜１４とＲｕ膜１１との直交部分にコンタクトプラグ２が配置される。
【００４０】
なお、第２のフォトレジスト膜１４のラインパターンは、平面視したときに、Ｒｕ膜１１と交差するように形成すればよく、直交するラインパターンに限定されるわけではなく、たとえば、斜めに交差（斜交）するラインパターンでもよい。
また、第２のフォトレジスト膜１４は、ライン下にコンタクトプラグ２を配置するように形成するので、第１の溝部１０のラインと第２のフォトレジスト膜１４との交差部分にコンタクトプラグ２が配置される。
【００４１】
次に、第２のフォトレジスト膜１４をマスクとして、ＣＦ４ガスを用いて、ＡＲＬ膜の異方性ドライエッチングを行う。
次に、パターンニングされたＡＲＬ膜をマスクとして、酸素（Ｏ２）ガスを用いて、カーボン膜１３の異方性ドライエッチングを行う。
【００４２】
以上の工程により、図８に示す半導体装置を得ることができる。
図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）のＡ−Ａ’線における断面図であり、図８（ｃ）は図８（ａ）のＢ−Ｂ’線における断面図である。
図８（ｃ）に示すように、カーボン膜１３がパターンニングされて、第１の溝部１０と直交する第２の溝部１５が形成される。なお、カーボン膜１３の異方性ドライエッチングの際に、フォトレジスト膜１４はエッチング除去される。
【００４３】
次に、カーボン膜１３をマスク（ハードマスク）として、酸化シリコン膜１２、酸化シリコン膜６、窒化シリコン膜５および酸化シリコン膜４を異方性ドライエッチングして、第２の溝部１５の深さを、窒化シリコン膜３が露出する深さまで深くする。
なお、このエッチング工程では、酸化シリコン膜４のエッチングの途中でエッチング条件を変更して、酸化シリコン膜に対する窒化シリコン膜のエッチング速度が遅くなるようにして、窒化シリコン膜３を残す。
また、この異方性ドライエッチングの際に、カーボン膜１３上のＡＲＬ膜１７もエッチング除去される。
【００４４】
以上の工程により、図９に示す半導体装置を得ることができる。
図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＡ−Ａ’線における断面図であり、図９（ｃ）は図９（ａ）のＢ−Ｂ’線における断面図であり、図９（ｄ）は図９（ａ）のＣ−Ｃ’線における断面図である。
【００４５】
図９（ｃ）に示すように、カーボン膜１３下には、酸化シリコン膜１２、酸化シリコン膜６、窒化シリコン膜５および酸化シリコン膜４が残存している。
また、この酸化シリコン膜及び窒化シリコン膜のエッチングに使用するガス条件では、Ｒｕ膜１１はエッチングされず、図８（ｄ）に示すように、Ｒｕ膜１１は第１の溝部１０のパターンで壁状に残存する。
なお、後述する工程で、酸化シリコン膜１２は、Ｒｕ膜１１をエッチングして、ピラー型電極を形成する際のマスクとして機能する。
【００４６】
次に、ＩＣＰ（誘導結合プラズマ）型のドライエッチング装置を使用して、表１に示す条件で、酸化シリコン膜１２をマスクとして、Ｒｕ膜１１の異方性ドライエッチングを行う。なお、この異方性ドライエッチングで、酸素（Ｏ２）ガスと塩素（Ｃｌ２）ガスを混合したガスを用いることにより、カーボン膜１３も除去される。
【００４７】
【表１】
2010153418.tif 000003
【００４８】
以上の工程により、図１０に示す半導体装置を得ることができる。
図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ’線における断面図であり、図１０（ｃ）は図１０（ａ）のＤ−Ｄ’線における断面図である。
図１０に示すように、コンタクトプラグ２と基端側で接続された四角柱状のピラー型電極（Ｒｕ膜）１１が形成されている。
また、以上の工程により、帯状の第３の絶縁膜（窒化シリコン膜）５は隣接するピラー型電極１１の中間部分を連結するように形成される。この帯状の第３の絶縁膜５は第１の溝部１０と同じ方向（第１の方向）に延在している。
また、帯状の第３の絶縁膜５の幅は第１の溝部１０の幅と同じである。すなわち、帯状の第３の絶縁膜５の幅は、第１の溝部１０が延在している方向と直交する方向において、ピラー型電極１１の幅と等しくなるように形成されている。
【００４９】
このように、本実施形態では、酸化シリコン膜４に第１の溝部１０と第２の溝部１５を組み合わせて、壁状のＲｕ膜１１を形成した後、壁状のＲｕ膜１１を酸素系のガスで切る構成なので、酸化シリコン膜４の膜厚の厚い場合でも、アスペクト比が高いピラー型電極を形成することができる。
【００５０】
最後に、フッ酸（ＨＦ）を用いて湿式エッチング（酸化膜ウエットエッチング）を行い、残存している酸化シリコン膜１２、酸化シリコン膜６および酸化シリコン膜４を除去して、ピラー型電極１１を完全に露出させる。
このとき、層間絶縁膜１上に形成された窒化シリコン膜３は薬液（フッ酸）のストッパー膜として機能するので、層間絶縁膜１にフッ酸がしみ込んで、層間絶縁膜１にダメージを与えることを防止することができる。
また、隣接するピラー型電極１１の間が帯状の第３の絶縁膜（窒化シリコン膜）５で連結して保持されているので、湿式エッチングの工程においてピラー型電極１１が倒壊するのを防止できる。
以上の工程により、図１に示す半導体装置１０１を得ることができる。
【００５１】
なお、本実施形態は、前記酸素系のガスでドライエッチングを行う必要があり、フォトレジスト膜やカーボン膜が直接のマスク材料として使えない場合に適用することが好ましい。
【００５２】
本発明の実施形態である半導体装置の製造方法は、一の溝パターンを形成した後に溝内に電極材料を充填し、これと交差する溝パターンを新たに形成する、ダブル溝パターニングの手法を用いることにより、ピラー型電極１１のアスペクト比が高い場合であっても、半導体装置１０１を容易に製造することができる。また、ピラー型電極１１の材料がＲｕ等の酸素系ガスでエッチングを行う必要がある材料であっても、ピラー型電極１１を備えた半導体装置１０１を容易に形成することができる。
【００５３】
（第２の実施形態）     
図１１は、本発明の実施形態である半導体装置の別の一例として、ＤＲＡＭ素子のメモリセルを形成する場合を説明する断面図である。
図１１に示すように、本発明の実施形態である半導体装置１１１は、基板（半導体基板）５０と、基板５０上に形成された層間絶縁膜５５と、層間絶縁膜５５上に形成された層間絶縁膜１と、層間絶縁膜１上に形成された第１の絶縁膜（窒化シリコン膜）３と、窒化シリコン膜３上に形成された上部電極７２と、上部電極７２上に形成された層間絶縁膜７３と、層間絶縁膜７３上に形成された表面保護膜７５と、を有している。
【００５４】
基板５０には、溝部に絶縁体が充填されてなる素子分離領域５１が形成されており、素子分離領域５１によって区画された活性領域の基板５０には不純物拡散層領域５８ａ〜５８ｃが形成されている。不純物拡散層領域５８ａ〜５８ｃはＭＯＳ型トランジスタのソース・ドレイン領域として機能する。
【００５５】
また、溝型のゲート電極５２が、酸化シリコン等からなるゲート絶縁膜５２ａを介して基板５０と対向し、かつ、基板５０から突出するように形成されるとともに、素子分離領域５１上にもゲート電極５２が形成されている。そして、ゲート電極５２上には、窒化シリコン等からなる絶縁膜５３が形成されている。
なお、ＭＯＳ型トランジスタとしては、溝型以外のゲート電極を用いてもよい。たとえば、プレーナ型や縦型のトランジスタも使用することができる。
【００５６】
また、素子分離領域５１上のゲート電極５２は、ＤＲＡＭのワード線として機能する。また、絶縁膜５３はゲート電極５２の上面を保護する。
【００５７】
層間絶縁膜５５には、不純物拡散層領域５８ｂとビット配線６０とを接続するように形成されたコンタクトプラグ５６が埋設されている。
層間絶縁膜５５上には、層間絶縁膜１が形成されており、層間絶縁膜１および層間絶縁膜５５を貫通して、不純物拡散層領域５８ａ、５８ｃと接続するように形成されたコンタクトプラグ２が埋設されている。
【００５８】
上部電極７２中には、コンタクトプラグ２と接続するようにピラー型電極（Ｒｕ膜）１１が形成されている。コンタクトプラグ２を介して、ピラー型電極１１は、不純物拡散層領域５８ａ、５８ｃに接続される。そのため、ピラー型電極１１は、上部電極７２に対する下部電極として機能する。
【００５９】
上部電極７２中で、ピラー型電極（Ｒｕ膜）１１、窒化シリコン膜３および窒化シリコン膜５の露出面を覆うように容量絶縁膜７７が形成されている。容量絶縁膜７７は、たとえば、ハフニウムオキサイド（ＨｆＯ２）、アルミニウムオキサイド（Ａｌ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、酸化ジルコニウム（ＺｒＯ２）またはそれらを含有する積層膜等を利用できる。ピラー型電極（下部電極）１１、容量絶縁膜７７、上部電極７２によって、コンタクトプラグ２に接続するキャパシタが形成される。
【００６０】
上部電極７２としては、Ｒｕ、Ｗなどの金属またはポリシリコンを用いることができる。なお、上部電極７２としてＲｕ以外の金属またはポリシリコンを用いる場合には、膜厚が１５〜２０ｎｍのＴｉＮなどからなる金属薄膜層を容量絶縁膜７７上に形成しておいてもよい。
また、ピラー型電極７１は、その基端側が第１の絶縁膜３によって支持されるとともに、上部側が第３の絶縁膜（窒化シリコン膜）５で支持されている。
【００６１】
表面保護膜７５には、配線７４が埋設されている。配線７４は、図では省略しているが、上部電極７２と接続されており、上部電極７２に所定の電位（プレート電位）を供給する。これにより、本発明の実施形態である半導体装置１１１を、たとえば、電荷保持特性（リフレッシュ特性）にすぐれたＤＲＡＭのメモリセルとして利用できる。
【００６２】
次に、本発明の実施形態である半導体装置１１１の製造方法について説明する。
図１２に示す半導体装置を以下のようにして作製する。
まず、Ｐ型のシリコンからなる基板（半導体基板）５０を用意する。
次に、基板（半導体基板）５０に溝部を形成した後、前記溝部に絶縁膜を充填して、素子分離領域５１を形成する。これにより、素子分離領域５１により区画された活性領域を形成する。
次に、前記活性領域の基板５０面にリン等のＮ型不純物をイオン注入して、不純物拡散領域５８ａ〜５８ｃを形成する。
【００６３】
次に、前記活性領域の基板５０面に、酸化シリコン等からなるゲート絶縁膜５２ａを介して、半導体基板５０と対向するように溝型のゲート電極５２を形成する。同時に、素子分離領域５１上にも隣接するメモリセル間の溝型ゲート電極部を連結するためのゲート電極５２を形成する。
ゲート電極５２のパターニングを行う前に、ゲート電極用の材料上には窒化シリコン等からなる絶縁膜５３を堆積しておき、ゲート電極と同時にパターニングを行う。
【００６４】
次に、ゲート電極５２、絶縁膜５３および基板５０面を覆うように層間絶縁膜５５を形成する。
次に、層間絶縁膜５５中に、不純物拡散層領域５８ｂと接続するコンタクトプラグ５６を形成した後、コンタクトプラグ５６と接続するようにビット配線６０を形成する。
【００６５】
次に、層間絶縁膜５５を覆うように層間絶縁膜１を形成した後、層間絶縁膜１および層間絶縁膜５５を貫くように、不純物拡散層領域５８ａ、５８ｃと接続するコンタクトプラグ２を形成する。
次に、層間絶縁膜１上に、第一の絶縁膜（窒化シリコン）３を形成する。
以上の工程により、図１２に示す半導体装置が得られる。
【００６６】
次に、図１３に示す半導体装置を、第１の実施形態で示した半導体装置の製造方法を用いて作製する。
なお、図１２に示す層間絶縁膜１、コンタクトプラグ２、第１の絶縁膜（窒化シリコン膜）３は、第１の実施形態で示した層間絶縁膜１、コンタクトプラグ２、第１の絶縁膜（窒化シリコン膜）３と同一である。これらの部材をもとに、第１の実施形態で示した半導体装置の製造方法を用いて、窒化シリコン膜３上に、コンタクトプラグ２に接続するピラー型電極（Ｒｕ膜）１１を形成する。
なお、窒化シリコン膜３によって層間絶縁膜１が覆われているので、ピラー型電極１１を露出させる湿式エッチング工程で、この製造工程で、層間絶縁膜１より下層の基板に設けられたＭＯＳ型トランジスタがダメージを受けることはない。
【００６７】
図１３に示すように、ピラー型電極（Ｒｕ膜）１１は、コンタクトプラグ２と導通している。これにより、キャパシタの下部電極として機能する。
ピラー型電極１１の基端側は窒化シリコン膜３が形成されている。これにより、窒化シリコン３はピラー型電極１１が倒壊するのを防止する。
また、ピラー型電極１１の上部を連結するように、第３の絶縁膜（窒化シリコン膜）５が形成されている。これにより、窒化シリコン５はピラー型電極１１が倒壊するのを防止する。
【００６８】
図１１に示す半導体装置を以下のようにして作製する。
まず、ピラー型電極（Ｒｕ膜）１１、窒化シリコン膜３および窒化シリコン膜５の露出面を覆うように容量絶縁膜７７を形成する。
次に、ＣＶＤ法により、Ｒｕ、Ｗなどの金属またはポリシリコンを用いて、上部電極７２を形成する。
次に、上部電極７２上に層間絶縁膜７３、配線７４、表面保護膜７５を形成する。
以上の工程により、図１１に示す半導体装置１１１を得ることができる。
なお、メモリセルを構成するコンタクトプラグ２のレイアウトに合わせて、第１の実施形態で説明した、第１の溝部１０および第２の溝部１５のパターンが最適な角度で交差するように設定すればよい。
【００６９】
本発明の実施形態である半導体装置１１１の製造方法は、キャパシタの下部電極としてアスペクト比の大きい金属ピラーを用いることができる。また、下部電極の材料として酸素系ガスでエッチングが必要な材料を用いることができる。特に、キャパシタの電極材料としてＲｕを選択した場合には、容量絶縁膜７７のリーク耐圧を向上させたキャパシタ素子を形成することができる。従って、静電容量が大きく電気特性に優れたキャパシタ素子を容易に形成できるので、電荷保持特性（リフレッシュ特性）にすぐれたＤＲＡＭ素子として利用することができる。
なお、第１の実施形態で説明したピラー型電極の製造方法は、ＤＲＡＭ素子以外であっても、ピラー型（柱形状型）の電極を形成する場合に適用することが可能である。
【産業上の利用可能性】
【００７０】
本発明は、ピラー型電極を備えた半導体装置及び半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体装置の一例を示す模式図である。
【図２】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図３】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図４】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図５】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図６】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図７】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図８】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図９】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図１０】本発明の半導体装置の製造方法の一例を説明する工程図である。
【図１１】本発明の半導体装置の一例を示す模式図である。
【図１２】本発明の半導体装置の製造方法の一例を説明する工程図である
【図１３】本発明の半導体装置の製造方法の一例を説明する工程図である
【符号の説明】
【００７２】
１…層間絶縁膜、２…コンタクトプラグ、３…第１の絶縁膜（窒化シリコン膜）、４…第２の絶縁膜（酸化シリコン膜）、５…第３の絶縁膜（窒化シリコン膜）、６…第４の絶縁膜（酸化シリコン膜）、７…第５の絶縁膜（カーボン膜）、８…第６の絶縁膜（ＡＲＬ膜）、９…第１のフォトレジスト（ＰＲ）膜、１０…第１の溝部、１１…ピラー型電極（Ｒｕ膜）、１２…第７の絶縁膜（酸化シリコン膜）、１３…第８の絶縁膜（カーボン膜）、１４…第２のフォトレジスト（ＰＲ）膜、１５…第２の溝部、１７…第９の絶縁膜（ＡＲＬ膜）、５０…基板（半導体基板）、５１…素子分離領域、５２…ゲート電極、５２ａ…絶縁膜、５３…絶縁膜、５５…層間絶縁膜、５６…コンタクトプラグ、５８ａ、５８ｂ、５８ｃ…不純物拡散領域、６０…ビット配線、７２…上部電極、７３…層間絶縁膜、７４…配線、７５…表面保護膜、７７…容量絶縁膜、１０１、１１１…半導体装置。
【図１】
2010153418.tif 000004
【図２】
2010153418.tif 000005
【図３】
2010153418.tif 000006
【図４】
2010153418.tif 000007
【図５】
2010153418.tif 000008
【図６】
2010153418.tif 000009
【図７】
2010153418.tif 000010
【図８】
2010153418.tif 000011
【図９】
2010153418.tif 000012
【図１０】
2010153418.tif 000013
【図１１】
2010153418.tif 000014
【図１２】
2010153418.tif 000015
【図１３】
2010153418.tif 000016