(57)【要約】【課題】エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。【解決手段】本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。さらに、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。【選択図】図１
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【特許請求の範囲】
【請求項１】
ダイナミック回路の論理回路を持つ複数の論理素子が連結された論理ブロックと、
ハンドシェーク方式で前段の前記論理素子から後段の前記論理素子へ信号を伝送させ、前記論理素子単位で自己同期的なパイプライン動作をさせる信号伝送手段と、
前記論理素子毎の出力信号を確認し、エラーを検知したときにエラーの信号を出力した前記論理素子の動作を停止させるディテクタと、
前記論理素子へ入力する信号数又は前記論理素子が出力する信号数を計測するカウンタと、
前記ディテクタがエラーを検知したときに、前記カウンタを通過した信号数からエラーを発生した前記論理素子を特定するエラー特定手段と、
を備える半導体集積回路。
【請求項２】
前記カウンタは、前記論理ブロックの入力端と出力端に配置されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記論理素子のそれぞれは、第一相側と第二相側で交互に動作する並列関係にある同一の前記論理回路を持ち、非動作時に前記論理回路をリセットし、
前記信号伝送手段は、前記論理素子の第一相側の前記論理回路から出力された信号を後段の前記論理素子の第一相側の前記論理回路に結合し、前記論理素子の第二相側の前記論理回路から出力された信号を後段の前記論理素子の第二相側の前記論理回路に結合することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記論理素子が持つ第一相側と第二相側の前記論理回路は、一方が信号処理中に他方がリセット動作を行うことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理素子毎にエラー検出を可能とする半導体集積回路に関する。
【背景技術】
【０００２】
従来、信頼性向上のために回路の二重化（例えば、特許文献１を参照。）やエラー検出符号化（例えば、特許文献２を参照。）によるエラー検出方式が検討されている。また、半導体集積回路の高速化のためにダイナミック回路を用いることが知られている（例えば、特許文献３を参照。）。
【特許文献１】特開平０６−２３７１５１号公報
【特許文献２】特開２００７−２６７３９２号公報
【特許文献３】特開２００３−０６０４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、回路の二重化やエラー検出符号化によるエラー検出方式は、別途エラー検出用のハードウエア上のオーバーヘッドが存在し、エラー検出実行のための時間的オーバーヘッドも存在するという課題があった。さらに、動作時のエラーを検出してもエラーが発生した論理回路を特定できず、エラー回避のための具体的な対策を施すのが困難という課題があった。また、ダイナミック回路を用いた場合、動作は高速になるが、リセット動作が時間的オーバーヘッドとなるという課題もあった。
【０００４】
本発明は、上記課題を解決するためになされたもので、エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。
【課題を解決するための手段】
【０００５】
第１目的を達成するために、本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。
【０００６】
具体的には、本発明に係る半導体集積回路は、ダイナミック回路の論理回路を持つ複数の論理素子が連結された論理ブロックと、ハンドシェーク方式で前段の前記論理素子から後段の前記論理素子へ信号を伝送させ、前記論理素子単位で自己同期的なパイプライン動作をさせる信号伝送手段と、前記論理素子毎の出力信号を確認し、エラーを検知したときにエラーの信号を出力した前記論理素子の動作を停止させるディテクタと、前記論理素子へ入力する信号数又は前記論理素子が出力する信号数を計測するカウンタと、前記ディテクタがエラーを検知したときに、前記カウンタを通過した信号数からエラーを発生した前記論理素子を特定するエラー特定手段と、を備える。
【０００７】
ディテクタは、論理素子からの出力にエラーを発見した場合、その論理素子を停止させることができる。また、カウンタはその論理素子停止後からカウンタを通過した信号数を計測することができる。さらに、半導体集積回路内の論理素子の接続経路及びカウンタの配置場所は既知である。論理素子はハンドシェーク方式で信号を伝搬するため、論理素子の１つが停止すれば、後続の信号は停止中の論理素子より前段の各論理素子で出力待ち状態となる。このため、カウンタの後段の論理素子が停止すれば、カウンタから停止中の論理素子間にある論理素子数分の信号がカウンタを通過することになり、停止中、すなわちエラーが発生した論理素子の位置が判明する。また、カウンタの前段の論理素子が停止しても、停止中の論理素子からカウンタ間にある論理素子数分の信号がカウンタを通過することになり、停止中、すなわちエラーが発生した論理素子の位置が判明する。
【０００８】
従って、本発明に係る半導体集積回路は、外部にエラー検知用の回路が不要であり後段の論理素子へエラー伝搬を行わないため、エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる。
【０００９】
本発明に係る半導体集積回路の前記カウンタは、前記論理ブロックの入力端と出力端に配置されていることが好ましい。信号の入力数と出力数をカウントすることでエラーが発生した論理素子の特定精度が向上する。
【００１０】
第２目的を達成するために、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。
【００１１】
具体的には、本発明に係る半導体集積回路の前記論理素子のそれぞれは、第一相側と第二相側で交互に動作する並列関係にある同一の前記論理回路を持ち、非動作時に前記論理回路をリセットし、前記信号伝送手段は、前記論理素子の第一相側の前記論理回路から出力された信号を後段の前記論理素子の第一相側の前記論理回路に結合し、前記論理素子の第二相側の前記論理回路から出力された信号を後段の前記論理素子の第二相側の前記論理回路に結合することを特徴とする。
【００１２】
第一相と第二相側を交互に動作させることでダイナミック回路のリセット動作中も他方の論理回路で処理することができる。本発明に係る半導体集積回路は、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させることができる。
【００１３】
本発明に係る半導体集積回路の前記論理素子が持つ第一相側と第二相側の前記論理回路は、一方が信号処理中に他方がリセット動作を行うことを特徴とする。演算スループットを最大とすることができる。
【発明の効果】
【００１４】
本発明は、エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供すること、並びに、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。また、枝番号を付さずに説明している場合は、同一符号全てに共通する説明である。
【００１６】
図１は、本実施形態の半導体集積回路を説明する概念図である。本実施形態の半導体集積回路は、ダイナミック回路の論理回路を持つ複数の論理素子２１が連結された論理ブロック３１と、ハンドシェーク方式で前段の論理素子２１から後段の論理素子２１へ信号を伝送させ、論理素子２１単位で自己同期的なパイプライン動作をさせる信号伝送手段（図示せず）と、論理素子２１毎の出力信号を確認し、エラーを検知したときにエラーの信号を出力した論理素子２１の動作を停止させるディテクタ２２と、論理素子２１へ入力する信号数又は論理素子２１が出力する信号数を計測するカウンタ２３と、ディテクタ２２がエラーを検知したときに、カウンタ２３を通過した信号数からエラーを発生した論理素子２１を特定するエラー特定手段（図示せず）と、を備える。
【００１７】
論理ブロック３１は論理素子２１−１から論理素子２１−５を順に連結している。論理素子２１はそれぞれダイナミック回路の論理回路をもつ。ダイナミック回路の論理回路の例を図２から図４に示す。図２は否定的論理積（ＮＡＮＤ）又は否定論理和（ＮＯＲ）である。入力端子（Ａ１、Ａ２、Ｂ１、Ｂ２）は４つ、出力端子（Ｘ１、Ｘ２）は２つである。図３は排他的論理和（ＸＯＲ）又は排他的論理和の否定（ＸＮＯＲ）である。入力端子（Ａ１、Ａ２、Ｂ１、Ｂ２）は４つ、出力端子（Ｘ１、Ｘ２）は２つである。図４はインバータ（ＮＯＴ）である。入力端子（Ａ１、Ａ２）は２つ、出力端子（Ｘ１、Ｘ２）は２つである。
【００１８】
信号伝送手段は、ハンドシェーク方式で前段の論理素子２１から後段の論理素子２１へ信号を伝送させ、論理素子２１単位でパイプライン動作をさせる。例えば、信号伝送手段は自己同期転送制御装置（Ｃエレメント）である。
【００１９】
それぞれの論理素子２１の出力には論理素子２１の出力を監視するディテクタ２２が配置される。例えば、ディテクタ２２−３は、論理素子２１−３からエラーが出力された場合、論理素子２１−３を停止させる。例えば、論理素子２１の出力がＡとＢの２つある場合、（Ａ，Ｂ）＝（０，１）、（１，０）を正常出力、（Ａ，Ｂ）＝（０，０）をリセット状態、（Ａ，Ｂ）＝（１，１）をエラー出力と判断することができる。ディテクタ２２がエラー出力した論理素子２１を停止させることで後段の論理素子２１へのエラー伝搬を抑制することができる。
【００２０】
カウンタ２３は、通過する信号数を計測し、少なくとも１ついずれかの論理素子２１間に配置される。エラー特定手段は、カウンタ２３の信号計測数でエラーを発生した論理素子２１を特定することができる。エラー特定手段がエラーを発生した論理素子２１を特定する方法を図５及び図６を用いて説明する。
【００２１】
図５はカウンタ２３の後段の論理素子２１がエラー出力した場合を説明した図である。図１で説明したように論理素子２１−１から論理素子２１−５が連続して接続されている。カウンタ２３は論理素子２１−１と論理素子２１−２との間に配置されている。図５ではディテクタ２２の記載を省略している。信号Ｓ１は図５（１）から図５（５）に示すように論理素子２１−１から論理素子２１−５へハンドシェークされ、パイプライン動作で処理されていく。次の信号Ｓ２は図５（４）から図５（７）にかけて同様にハンドシェークされ、パイプライン動作で処理されていく。図５（７）で論理素子２１−４がエラー出力したとする。この時点で論理素子２１−４は停止する。次の信号Ｓ３は図５（７）から図５（９）にかけて同様にハンドシェークされ、パイプライン動作で処理されていくが、論理素子２１−４が停止しているため、論理素子２１−３で出力待ち状態で止まることになる。同様に信号Ｓ４及び信号Ｓ５もそれぞれ論理素子２１−２及び論理素子２１−１で止まることになる。
【００２２】
ここで、カウンタ２３は論理素子２１−４が停止した後に通過した信号数を計測する。すなわち、カウンタ２３は信号Ｓ３と信号Ｓ４の２つが通過したことを計測する。２つの信号がカウンタ２３を通過したことから、エラー検出手段はカウンタ２３の後段の論理素子２１の２つ、すなわち論理素子２１−２、論理素子２１−３が正常に動作していると判断でき、論理素子２１−４がエラーを発生したと判断できる。
【００２３】
図６はカウンタ２３の前段の論理素子２１がエラー出力した場合を説明した図である。論理素子２１の接続は図５と同様であるが、カウンタ２３は論理素子２１−３と論理素子２１−４との間に配置されている。図６（１）から図６（７）にかけて信号Ｓ１、信号Ｓ２及び信号Ｓ３がハンドシェークされ、パイプライン動作で処理されていく。図６（５）のように論理素子Ｓ２１−２が信号Ｓ４についてエラー出力したとする。この時点で論理素子２１−２は停止する。次の信号Ｓ５は論理素子２１−２が停止しているため、論理素子２１−１で出力待ち状態で止まることになる。
【００２４】
ここで、カウンタ２３は論理素子２１−２が停止した後に通過した信号数を計測する。すなわち、カウンタ２３は信号Ｓ３が通過したことを計測する。１つの信号がカウンタ２３を通過したことから、エラー検出手段はカウンタ２３の前段の論理素子２１−３が正常に動作していると判断でき、論理素子２１−２がエラーを発生したと判断できる。例えば、信号Ｓ１，信号Ｓ２間が空いていた場合でも、エラーにより信号Ｓ１が止まると、信号Ｓ２は必ず信号Ｓ１に追いつくため、結果的にエラー位置を特定することが可能となる。
【００２５】
図５及び図６で説明したように、本実施形態の半導体集積回路は、カウンタとエラー検出回路を備えることでエラーを発生した論理回路２１を特定できる。また、エラーを発生した論理回路２１を停止するため、エラー伝搬することがなく時間的オーバーヘッドを小さくでき、外部でエラーを検出する回路が不要のためハードウエア上のオーバーヘッドも小さくできる。
【００２６】
本実施形態の半導体集積回路は、カウンタ２３は、論理ブロック３１の入力端３２と出力端３３に配置されていてもよい。図１、図５、図６では論理素子２１が直線的に接続されている半導体集積回路を説明したが、入力端３２と出力端３３にもカウンタ２３を配置することで論理素子２１が複雑に接続される半導体集積回路における論理素子２１のエラーも検出できるようになる。
【００２７】
図１の半導体集積回路の論理素子２１のそれぞれは、第一相側と第二相側で交互に動作する並列関係にある同一の論理回路を持つ。図１の論理回路（１１−１、１１−２、１２−１、１２−２、１３−１、１３−２、１４−１、１４−２、１５−１、１５−２）は、ダイナミック回路である。論理素子２１−１は第一相側に論理回路１１−１を持ち、第二相側に論理回路１１−１と同じ論理回路１１−２を持つ。論理素子２１−２から論理素子２１−５も同様である。
【００２８】
図１の半導体集積回路の信号伝送手段は、論理素子２１の第一相側の論理回路から出力された信号を後段の論理素子２１の第一相側の論理回路に結合し、論理素子２１の第二相側の論理回路から出力された信号を後段の論理素子２１の第二相側の論理回路に結合する。例えば、論理回路１１−１で処理された信号は後段の論理素子２１の全てにおいて第一相側の論理回路（１２−１、１３−１、１４−１、１５−１）で処理される。一方、論理回路１１−２で処理された信号は後段の論理素子２１の全てにおいて第二相側の論理回路（１２−２、１３−２、１４−２、１５−２）で処理される。
【００２９】
論理素子２１は順に入力される信号を第一相側の論理回路と第二相側の論理回路で交互に処理し、非動作時に論理回路をリセットする。この動作を図７を利用して詳細に説明する。論理素子２１の接続は図５と同様であるが、それぞれの論理素子２１は第一相と第二相があるため、図７ではこれらを上段と下段に分けて記載している。すなわち、論理素子２１−１の上段は論理回路１１−１であり、下段は論理回路１１−２である。同様に、論理素子（２１−２、２１−３、２１−４、２１−５）の上段はそれぞれ論理回路（１２−１、１３−１、１４−１、１５−１）であり、下段はそれぞれ論理回路（１２−２、１３−２、１４−２、１５−２）である。なお、図７においてカウンタ２３及びディテクタ２２の記載を省略している。
【００３０】
信号Ｓ１は図７（１）から図７（５）に示すように論理素子２１−１から論理素子２１−５へハンドシェークされ、第一相側の論理回路でパイプライン動作で処理されていく。第一相側の論理回路１１−１から論理回路１５−１それぞれは、信号Ｓ１の処理の後、リセット動作を行う。次の信号Ｓ２は図７（４）から図７（８）にかけて同様にハンドシェークされ、第二相側の論理回路でパイプライン動作で処理されていく。第二相側の論理回路１１−２から論理回路１５−２それぞれは、信号Ｓ２の処理の後、リセット動作を行う。次の信号Ｓ３は再び第一相側の論理回路でパイプライン動作で処理されていく（図７（６）から図７（１０））。
【００３１】
このように、第一相側の論理回路と第二相側の論理回路とで交互に信号を処理することで、リセット時間中に他の相の論理回路で信号を処理することができ、ダイナミック回路に必要なリセット動作の時間を隠蔽することができる。第一相側の論理回路と第二相側の論理回路とで交互に信号を処理することを図７を用いて詳細に説明する。
【００３２】
第一相側の論理回路（１１−１、１２−１、１３−１、１４−１、１５−１）は信号Ｓ３を処理した後にリセット動作に入る。この時間に第二相側の論理回路（１１−２、１２−２、１３−２、１４−２、１５−２）は次の信号Ｓ４を処理することができる。さらに、第二相側の論理回路が信号４の処理後のリセット動作中に第一相側の論理回路は次の信号Ｓ５を処理することができる。すなわち、本実施形態の半導体集積回路はダイナミック回路に必要なリセット動作の時間を隠蔽し、信号処理のスループットを向上することができる。
【００３３】
（具体例）
図８は、本発明に係る半導体集積回路の具体的な回路図の一例である。図８の半導体集積回路の論理ブロック３５は、並列に配置された論理素子（２１−１１、２１−１２、２１−１３）とこれらの論理素子の出力が入力される論理素子（２１−１４、２１−１５）を備える。これらの論理素子の第一相側論理回路と第二相側論理回路は２入力２出力である。論理素子（２１−１１、２１−１２、２１−１３）の第一相側論理回路と第二相側論理回路にはそれぞれ入力端子３２が２つ接続される。論理素子（２１−１１、２１−１２、２１−１３）の第一相側論理回路の一方の出力及び第二相側論理回路の一方の出力がそれぞれディテクタ（２２−４、２２−５、２２−６）に結合される。
【００３４】
論理ブロック３５は、３組の入力端子３２それぞれに対応する出力端子３２’を有する。ディテクタ（２２−４，２２−５，２２−６）の出力はカウンタ２３に結合され、論理素子（２１−１１，２１−１２，２１−１３）を通過した信号数をカウントし、その結果を出力端子３２’に出力する。
【００３５】
論理素子（２１−１１、２１−１２、２１−１３）の第一相側論理回路の他方の出力と第二相側論理回路の他方の出力は、それぞれ論理素子（２１−１４、２１−１５）の第一相側論理回路と第二相側論理回路に結合される。具体的には、論理素子２１−１１の出力は論理素子２１−１４へ結合され、論理素子２１−１３の出力は論理素子２１−１５へ結合され、論理素子２１−１２の出力は論理素子２１−１４及び論理素子２１−１５の双方へ結合される。
【００３６】
論理素子（２１−１４、２１−１５）の出力が出力端子３３から出力される。また、ディテクタ２２−７は、論理素子（２１−１４、２１−１５）の出力を監視している。ディテクタ２２−７にはカウンタ２３’が結合され、論理素子（２１−１４，２１−１５）から出力される信号数をカウントする。ディテクタ（２２−１〜２２−６）の回路の具体例を図９に示す。端子Ｔ１１及び端子Ｔ１２に第一相側の信号が入力され、端子Ｔ２１及び端子Ｔ２２に第二相側の信号が入力される。同時に第一相側と第二相側とに信号が入力されることはないので、端子Ｔ１１及び端子Ｔ１２に接続するトランジスタと端子Ｔ２１及び端子Ｔ２２に接続するトランジスタとはいずれか一方のみが動作することになる。
【００３７】
ディテクタ２２−７の回路の具体例を図１０に示す。ディテクタ２２−７と図９のディテクタ（２２−１〜２２−６）との違いは、信号が入力される端子の数である。ディテクタ２２−７は、第一相側の信号が入力される端子（Ｔ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂ）及び第二相側の信号が入力される端子（Ｔ２１ａ、Ｔ２２ａ、Ｔ２１ｂ、Ｔ２２ｂ）を持つ。例えば、端子Ｔ１１ａ及び端子Ｔ１２ａには論理素子２１−１４の第一相側論理回路の出力が結合され、端子Ｔ２１ａ及び端子Ｔ２２ａには論理素子２１−１４の第二相側論理回路の出力が結合され、端子Ｔ１１ｂ及び端子Ｔ１２ｂには論理素子２１−１５の第一相側論理回路の出力が結合され、端子Ｔ２１ｂ及び端子Ｔ２２ｂには論理素子２１−１５の第二相側論理回路の出力が結合される。
【００３８】
図８の半導体集積回路は、次のように動作してエラーを発生した論理素子を特定する。例えば、論理素子２１−１４の出力がエラーであった場合について説明する。論理素子２１−１４は第一相側論理回路においてエラーを発生すると、その出力が（１，１）となる。この状態をディテクタ（２２−１，２２−２）が検出し、２１−１４を停止させると共に論理素子（２１−１１，２１−１２）の出力も停止させる。そのため、カウンタ２３の信号通過数の増加が停止するため、エラーの発生が検出される。この時、カウンタ２３とカウンタ２３’の差が論理ブロック３５内に存在する信号数となり、入力端子３２側から存在する信号数に相当する数の論理素子を通過した論理素子においてエラーが生じたことを特定できる。
【産業上の利用可能性】
【００３９】
本発明に係る半導体集積回路における論理素子ごとのパイプライン化およびダイナミック回路のリセット時間の隠蔽技術は、高速動作が要求される半導体集積回路全般に適用可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る半導体集積回路を説明する概念図である。
【図２】ダイナミック回路の論理回路の例を説明する図である。
【図３】ダイナミック回路の論理回路の例を説明する図である。
【図４】ダイナミック回路の論理回路の例を説明する図である。
【図５】本発明に係る半導体集積回路がエラーを発生した論理素子を特定するエラー特定手段を説明する概念図である。
【図６】本発明に係る半導体集積回路がエラーを発生した論理素子を特定するエラー特定手段を説明する概念図である。
【図７】本発明に係る半導体集積回路の動作を説明する概念図である。
【図８】本発明に係る半導体集積回路の具体的な回路図の一例である。
【図９】本発明に係る半導体集積回路のディテクタの回路の具体例である。
【図１０】本発明に係る半導体集積回路のディテクタの回路の具体例である。
【符号の説明】
【００４１】
図面において使用されている符号は、以下の通りである。
１１、１１−１〜１１−５：論理回路
２１、２１−１〜２１−５、２１−１１〜２１−１５：論理素子
２２、２２−１〜２２−７：ディテクタ
２３、２３’：カウンタ
３１、３５：論理ブロック
３２：入力端子
３２’、３３，３３’：出力端子
Ａ１、Ａ２、Ｂ１、Ｂ２：入力端子
Ｘ１、Ｘ２：出力端子
Ｒ：リセット端子
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂ、Ｔ２１ａ、Ｔ２２ａ、Ｔ２１ｂ、Ｔ２２ｂ、Ｄ１、Ｄ２：端子
【図１】
2010147580.tif 000003
【図２】
2010147580.tif 000004
【図３】
2010147580.tif 000005
【図４】
2010147580.tif 000006
【図５】
2010147580.tif 000007
【図６】
2010147580.tif 000008
【図７】
2010147580.tif 000009
【図８】
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【図９】
2010147580.tif 000011
【図１０】
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