(57)【要約】【課題】より高い放電性能を有し、適切なタイミングでラッチアップ動作を自動停止することが可能な静電気保護回路を提供すること。【解決手段】半導体装置に用いられる静電気保護回路であって、第１の端子と、該第１の端子に比して低電圧が印加される第２の端子と、前記第１の端子と前記第２の端子の間に接続され、ＳＣＲ（Silicon  Controlled  Rectifier）を有する主放電経路と、前記第１の端子に基準電圧以上の電圧が印加された後に第３の端子に電圧を印加する遅延手段と、前記第１の端子と前記第２の端子の間に接続され、前記第３の端子に閾値以上の電圧が印加されたときに導通可能となる副放電経路と、を備え、前記副放電経路は、導通可能となることによって、前記主放電経路が有するＳＣＲのラッチアップを停止させることを特徴とする。【選択図】図２
2010182805.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に用いられる静電気保護回路であって、
第１の端子と、
該第１の端子に比して低電圧が印加される第２の端子と、
前記第１の端子と前記第２の端子の間に接続され、ＳＣＲ（Silicon  Controlled  Rectifier）を有する主放電経路と、
前記第１の端子に基準電圧以上の電圧が印加された後に第３の端子に電圧を印加する遅延手段と、
前記第１の端子と前記第２の端子の間に接続され、前記第３の端子に閾値以上の電圧が印加されたときに導通可能となる副放電経路と、を備え、
前記副放電経路は、導通可能となることによって、前記主放電経路が有するＳＣＲのラッチアップを停止させることを特徴とする、
静電気保護回路。
【請求項２】
前記副放電経路は、前記主放電経路が有するＳＣＲにおけるＮＰＮトランジスタのベースに接続された第４の端子と前記第２の端子との間に接続される経路である、
請求項１に記載の静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ等の半導体装置をＥＳＤ（Electrostatic  Discharge；静電気放電）等による高電圧から保護するための静電気保護回路に関する。
【背景技術】
【０００２】
従来、ＩＣ等の半導体装置をＥＳＤ等による高電圧から保護するための静電気保護回路、又は素子（ＥＳＤ保護回路、又は素子等とも称される）が用いられている。また、ＥＳＤはサージ電圧等とも表現される。これらの保護回路ないし素子は、ＩＣ等の入力端子に接続され、ＩＣ等が通常供給される電圧、又は通常の信号として認識する電圧信号に比して高いＥＳＤ等による高電圧が入力端子に印加されたときに、これをグランド端子等に放電することで、ＩＣ等の半導体装置を保護している。
【０００３】
こうした保護回路ないし保護素子において必要なＩＶ特性として、図５に示すようなウインド特性が存在する。すなわち、ＩＣ等の耐圧に達する前に保護動作（スナップバック動作）を行なう必要があるため、保護動作が開始されるトリガ電圧（Ｖｔ１）は、ＩＣ等の破壊電圧よりも低くなければならない。
【０００４】
一方、保護動作を開始した後の最低電圧であるホールド電圧は（Ｖｈ）、ＩＣ等の動作電圧よりも高くなければならない。さもなければ、ＩＣ等に供給されるべき電圧（又は電圧信号）を吸収してしまうからである。
【０００５】
また、こうした保護回路ないし保護素子では、高電圧が入力端子に印加されたときに導通状態となるものとして、ＳＣＲ（Silicon  Controlled  Rectifier；シリコン制御整流素子、又はサイリスタ）等が用いられる。
【０００６】
ＳＣＲを用いる場合、一度、保護動作すなわちラッチアップ動作が開始されると、ＳＣＲに印加される電圧がホールド電圧を下回るまでラッチアップ動作が継続するため、ＩＣ等が通常の信号として認識する電圧に比してホールド電圧を高いものにする必要がある。特に、ＩＣ等に電力供給する電源端子に接続される場合（電源用保護）、ホールド電圧を低くすると、ラッチアップ動作が停止せずに保護回路ないし保護素子が破壊されるおそれがある。
【０００７】
ＳＣＲを保護回路ないし保護素子に用いる場合にホールド電圧を高くするには、ダイオードを直列に接続したり、抵抗成分を増加させたりする必要がある。このような構造を有する静電気破壊保護回路についての発明が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１０１３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載の静電気破壊保護回路のような構造では、ホールド電圧を高くすることができる反面、ＳＣＲの放電性能が低下してしまうという不都合が生じる。
【００１０】
すなわち、ホールド電圧を高くすればＳＣＲの放電性能が低下し、ホールド電圧を低くすればラッチアップ動作が停止しない場合が生じる。図６は、このような不都合が生じる様子を示す図である。従って、ＳＣＲを保護回路ないし保護素子に用いる場合、ホールド電圧と放電性能はトレードオフの関係にあり、ラッチアップ動作の停止が確保されている範囲でホールド電圧をなるべく低くすることが望ましい。
【００１１】
本発明はこのような課題を解決するためのものであり、より高い放電性能を有し、適切なタイミングでラッチアップ動作を自動停止することが可能な静電気保護回路を提供することを、主たる目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の一態様は、
半導体装置に用いられる静電気保護回路であって、
第１の端子と、
該第１の端子に比して低電圧が印加される第２の端子と、
前記第１の端子と前記第２の端子の間に接続され、ＳＣＲ（Silicon  Controlled  Rectifier）を有する主放電経路と、
前記第１の端子に基準電圧以上の電圧が印加された後に第３の端子に電圧を印加する遅延手段と、
前記第１の端子と前記第２の端子の間に接続され、前記第３の端子に閾値以上の電圧が印加されたときに導通可能となる副放電経路と、を備え、
前記副放電経路は、導通可能となることによって、前記主放電経路が有するＳＣＲのラッチアップを停止させることを特徴とする、
静電気保護回路である。
【００１３】
この本発明の一態様によれば、より高い放電性能を有し、適切なタイミングでラッチアップ動作を自動停止することが可能な静電気保護回路を提供することができる。
【００１４】
本発明の一態様において、
前記副放電経路は、前記主放電経路が有するＳＣＲにおけるＮＰＮトランジスタのベースに接続された第４の端子と前記第２の端子との間に接続される経路であるものとしてもよい。
【００１５】
こうすれば、副放電経路におけるトランジスタと、主放電経路が有するＳＣＲにおけるＮＰＮトランジスタとして同じ素子を使用することが可能となるため、低コストに保護回路ないし保護素子を設計することができる。
【発明の効果】
【００１６】
本発明によれば、より高い放電性能を有し、適切なタイミングでラッチアップ動作を自動停止することが可能な静電気保護回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】静電気保護回路が内部回路の保護のために電源端子及び信号端子に接続される様子を示す図である。
【図２】本発明の第１実施例に係る静電気保護回路１の回路構成例である。
【図３】静電気保護回路１が、アノード端子が複数個存在する装置に適用される例である。
【図４】本発明の第２実施例に係る静電気保護回路２の回路構成例である。
【図５】保護回路ないし保護素子において必要なＩＶ特性であるウインド特性を示す図である。
【図６】ホールド電圧を高くするとＳＣＲの放電性能が低下してしまう等の不都合を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１９】
＜前提＞
図１は、静電気保護回路が内部回路の保護のために電源端子及び信号端子に接続される様子を示す図である。半導体装置として構成される内部回路では、内部寄生容量に蓄積された電荷が原因で接続端子（電源端子や信号端子）から外部に瞬間的な高電圧を与えたり、逆に外部のノイズやスイッチングによって瞬間的な高電圧が与えられたりすることがある。このような事態が起こると内部回路である半導体装置の劣化や破壊を招くため、内部回路を保護する目的で電源端子とグランド端子の間や、信号端子とグランド端子の間に、通常時には動作しないが高電圧が印加されたときのみにグランド端子に放電を行なう静電気保護回路を取り付けることが行なわれている。
【００２０】
＜第１実施例＞
以下、本発明の第１実施例に係る静電気保護回路１について説明する。図２は、本発明の第１実施例に係る静電気保護回路１の回路構成例である。静電気保護回路１は、内部回路（被保護回路）１００の入力端子（電源端子又は信号端子）であるアノード端子７０と、グランド端子に直接又は基準電位を介して接続されてアノード端子よりも低電圧が印加されるカソード端子８０と、の間に接続され、内部回路１００を保護するための回路である。
【００２１】
静電気保護回路１は、主要な構成として、ＳＣＲ１０と、遅延回路２０と、サブトランジスタ３０と、を有する。
【００２２】
ＳＣＲ１０は、アノード端子７０とカソード端子８０との間に接続され、主放電経路を形成する。ＳＣＲ１０は、ＰＮＰトランジスタ１１と、ＮＰＮトランジスタ１２と、抵抗１３及び１４と、を有する。また、抵抗１３の抵抗値とＮＰＮトランジスタ１２のオン抵抗の和は、内部回路１００の内部抵抗に比して十分に低く設定されている。
【００２３】
ＰＮＰトランジスタ１１のエミッタは、アノード端子７０に接続されている。ＰＮＰトランジスタ１１のベースは、抵抗１３を介してアノード端子７０に接続されている。また、ＰＮＰトランジスタ１１のコレクタは、ＮＰＮトランジスタ１２のベースに接続された端子１５に接続されている。
【００２４】
ＮＰＮトランジスタ１２のコレクタは、ＰＮＰトランジスタ１１のベースが接続された端子１６に接続されている。ＮＰＮトランジスタ１２のベースは、前述の如く端子１５に接続されており、端子１５は抵抗１４を介してカソード端子８０に接続されている。また、ＮＰＮトランジスタ１２のエミッタは、カソード端子８０に接続されている。
【００２５】
係る構成により、ＥＳＤ等による大きい電圧（ラッチアップ動作が開始されるトリガ電圧（Ｖｔ１）以上の電圧）がアノード端子７０に印加されると、ＮＰＮトランジスタ１２のアバランシェ降伏によって、抵抗１３及びＮＰＮトランジスタ１２を介して電流がアノード端子７０からカソード端子８０に流れ始める。これに前後して、ＰＮＰトランジスタ１１のベース電圧が上昇してＰＮＰトランジスタ１１がオン状態となり、ＮＰＮトランジスタ１２のベース電圧を上昇させ、ＳＣＲ１０がラッチアップ動作を開始する。
【００２６】
ラッチアップ動作が開始されると、内部回路１００の内部抵抗に比して抵抗値が低い、抵抗１３及びＮＰＮトランジスタ１２を経由した放電経路を通って多くの電流が流れることとなる。従って、内部回路１００を高電圧による破壊から保護することができる。また、本実施例の場合、アノード端子７０にＳＣＲ１０が直接接続されているため、迅速にラッチアップ動作を開始することができる。
【００２７】
なお、内部回路１００が通常供給される電圧（例えば、１２Ｖ等）又は通常認識する電圧信号がアノード端子７０とカソード端子８０の間に印加された場合は、ラッチアップ動作が開始されない（供給電圧又は電圧信号＜トリガ電圧（Ｖｔ１））。また、遅延回路２０も動作を開始しない。
【００２８】
遅延回路２０は、電圧クランプ回路２２と、ＣＲタイマー２４と、を有する。
【００２９】
電圧クランプ回路２２は、例えば定電圧ダイオード（ツェナーダイオード）が直列に接続された構造となっており、アノード端子７０に基準電圧以上の電圧が印加されると、定電圧ダイオードの規格により定まる一定の電圧降下を伴ってＣＲタイマー２４に電圧を供給する。ここで、基準電圧は、トリガ電圧（Ｖｔ１）と同程度であってもよいし、異なってもよい。
【００３０】
ＣＲタイマー２４は、抵抗２５とコンデンサ２６を有する。抵抗２５は、電圧クランプ回路２２のアノード側に接続されている。コンデンサ２６は、抵抗２５とカソード端子８０の間に接続されている。また、抵抗２５とコンデンサ２６の間に存在する端子２７は、サブトランジスタ３０のベースに接続されている。
【００３１】
係る構成によって、遅延回路２０は、アノード端子７０に基準電圧以上の電圧が印加された後に、端子２７に電圧を印加することとなる。端子２７に印加される電圧Ｖｏｕｔは、次式（１）で表される。式中、Ｖｉｎは、電圧クランプ回路２２から供給される電圧であり、Ｒは抵抗２５の抵抗値であり、Ｃはコンデンサ２６の容量である。
【００３２】
Ｖｏｕｔ  ＝  ｛１−ｅ＾（−ｔ／ＲＣ）｝・Ｖｉｎ  …（１）
【００３３】
サブトランジスタ３０は、例えばＮＰＮトランジスタである。サブトランジスタ３０のベースは、前述の如く端子２７に接続されている。サブトランジスタ３０のコレクタは、ＮＰＮトランジスタ１２のベースに接続された端子１５に接続されている。サブトランジスタ３０のエミッタは、カソード端子８０に接続されている。
【００３４】
サブトランジスタ３０は、端子２７に印加される電圧Ｖｏｕｔが閾値以上となったときに、コレクタとエミッタを導通させる。サブトランジスタ３０のコレクタとエミッタが導通すると、ＮＰＮトランジスタ１２のベースに流れていた電流の多くがサブトランジスタ３０に流れることとなる。これによって、ラッチアップ動作を行なっていたサイリスタ構造による放電経路がＰＮＰトランジスタ１１及びサブトランジスタ３０からなる放電経路に置き換わることとなり、ラッチアップ動作が適切なタイミングで自動的に停止する。これにより、ホールド電圧を余り高くせずに済むこととなり、ダイオードを直列に接続したり抵抗成分を増加させたりしてホールド電圧を高くしたものに比して、放電性能を高くすることができる。
【００３５】
以上説明した本実施例の静電気保護回路１によれば、ダイオードを直列に接続したり抵抗成分を増加させたりしてホールド電圧を高くしたものに比して、より高い放電性能を有し、且つ適切なタイミングでラッチアップ動作を自動停止することができる。
【００３６】
図３は、静電気保護回路１が、アノード端子が複数個存在する装置に適用される例である。この場合、単に静電気保護回路１をアノード端子毎に備えてもよいが、ＣＲタイマー２４及びサブトランジスタ３０を共有することができる。図２は、ＣＲタイマー２４及びサブトランジスタ３０を共有する場合の回路構成例を示している。このように、構成の一部を共有することによって、回路全体を小型化することが可能となる。
【００３７】
＜第２実施例＞
以下、本発明の第２実施例に係る静電気保護回路２について説明する。図４は、本発明の第２実施例に係る静電気保護回路２の回路構成例である。静電気保護回路２は、内部回路（被保護回路）１００の入力端子（電源端子又は信号端子）であるアノード端子７０と、グランド端子に直接又は基準電位を介して接続されてアノード端子よりも低電圧が印加されるカソード端子８０と、の間に接続され、内部回路１００を保護するための回路である。
【００３８】
静電気保護回路２は、主要な構成として、ＳＣＲ１０と、遅延回路２０と、サブトランジスタ３０と、を有する。
【００３９】
ＳＣＲ１０及び遅延回路２０については、第１実施例と同じ構成及び機能を有するため、説明を省略する。
【００４０】
サブトランジスタ３０は、例えばＮＰＮトランジスタである。サブトランジスタ３０のベースは、前述の如く端子２７に接続されている。サブトランジスタ３０のコレクタは、アノード端子７０に接続されている。サブトランジスタ３０のエミッタは、カソード端子８０に接続されている。
【００４１】
サブトランジスタ３０は、端子２７に印加される電圧Ｖｏｕｔが閾値以上となったときに、コレクタとエミッタを導通させる。サブトランジスタ３０のコレクタとエミッタが導通すると、アノード端子７０からサブトランジスタ３０を介してカソード端子８０に放電することとなる。これによって、アノード端子７０の電圧が速やかに低下するため、ラッチアップ動作が適切なタイミングで自動的に停止する。これにより、ホールド電圧を余り高くせずに済むこととなり、ダイオードを直列に接続したり抵抗成分を増加させたりしてホールド電圧を高くしたものに比して、放電性能を高くすることができる。
【００４２】
以上説明した本実施例の静電気保護回路２によれば、ダイオードを直列に接続したり抵抗成分を増加させたりしてホールド電圧を高くしたものに比して、より高い放電性能を有し、且つ適切なタイミングでラッチアップ動作を自動停止することができる。
【００４３】
なお、静電気保護回路２においては、サブトランジスタ３０のアバランシェ降伏電圧は、ＮＰＮトランジスタ１２のアバランシェ降伏電圧に比して高い必要がある。さもなければ、ＳＣＲ１０のラッチアップ動作が開始されるよりも先にサブトランジスタ３０がオン状態となってしまうからである。従って、同一のトランジスタをサブトランジスタ３０、及びＮＰＮトランジスタ１２として用いることができない。この点で、第１実施例の方が低コストに回路を設計することができるという優位性を有する。
【００４４】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【００４５】
例えば、遅延回路２０の構成は実施例のものに限定されず、例えばＬＣ回路等を用いて構成することもできる。
【産業上の利用可能性】
【００４６】
本発明は、自動車製造業や自動車部品製造業等に利用可能である。
【符号の説明】
【００４７】
１、２  静電気保護回路
１０  ＳＣＲ
１１  ＰＮＰトランジスタ
１２  ＮＰＮトランジスタ
１３、１４、２５  抵抗
１５、１６、２７  端子
２０  遅延回路
２２  電圧クランプ回路
２４  ＣＲタイマー
２６  コンデンサ
３０  サブトランジスタ
７０  アノード端子
８０  カソード端子
１００  内部回路
【図１】
2010182805.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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