(57)【要約】【課題】微細プロセスによって製造されたＬＳＩのブリッジ不良発生率を低減する。【解決手段】ブリッジ故障除去装置１０は、半導体集積回路のレイアウト情報１６ｃからブリッジ故障を抽出するブリッジ故障抽出部１４ｂと、ブリッジ故障抽出部１４ｂによって抽出されたブリッジ故障を対象とするテストパターン１６ｆを生成するテストパターン生成部１４ｃと、テストパターン生成部１４ｃによって生成されたテストパターン１６ｆを半導体集積回路の論理接続情報１６ｂに適用して半導体集積回路の全信号の論理値情報１６ｊを算出する論理値情報算出部１４ｅと、論理値情報算出部１４ｅによって算出された論理値情報１６ｊに基づいて、テストパターン１６ｆに対して未検出ブリッジ故障信号の交換信号候補を選択するブリッジ故障除去部１４ｆと、を備えている。【選択図】図２
2010182188.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト情報からブリッジ故障を抽出するブリッジ故障抽出部と、
前記ブリッジ故障抽出部によって抽出されたブリッジ故障を対象とするテストパターンを生成するテストパターン生成部と、
前記テストパターン生成部によって生成されたテストパターンを前記半導体集積回路の論理接続情報に適用して前記半導体集積回路の全信号の論理値情報を算出する論理値情報算出部と、
前記論理値情報算出部によって算出された論理値情報に基づいて、前記テストパターンに対して未検出ブリッジ故障信号の交換信号候補を選択するブリッジ故障除去部と、を備えることを特徴とするブリッジ故障除去装置。
【請求項２】
前記ブリッジ故障除去部は、前記半導体集積回路の信号と前記未検出ブリッジ故障信号との排他的論理和演算を行って、演算結果に基づいて前記交換信号候補を選択する請求項１に記載のブリッジ故障除去装置。
【請求項３】
前記レイアウト情報を複数のブロックに分割し、各ブロックの断面における配線情報を含むブロックレイアウト情報を生成するレイアウト分割部をさらに備え、
前記ブリッジ故障抽出部は、レイアウト分割部によって生成されたブロックレイアウト情報に含まれる配線情報に基づいて、近接距離区分毎にブリッジ故障および近接配線要素長を抽出する請求項２に記載のブリッジ故障除去装置。
【請求項４】
前記ブリッジ故障抽出部によって抽出されたブリッジ故障について、前記近接距離区分毎の近接配線要素長およびブリッジ不良発生率に基づいて、ブリッジ故障の重み付けを行う重み算出部をさらに備え、
前記ブリッジ故障除去部は、前記重み算出部によって重み付けが行われたブリッジ故障について、重みの大きい順に、前記排他的論理和が１である信号のうちタイミング制約を満たす信号を、前記未検出ブリッジ故障信号の信号対の一方の信号の交換信号候補として選択する請求項３に記載のブリッジ故障除去装置。
【請求項５】
半導体集積回路のレイアウト情報からブリッジ故障を抽出し、
前記抽出されたブリッジ故障を対象とするテストパターンを生成し、
前記生成されたテストパターンを前記半導体集積回路の論理接続情報に適用して前記半導体集積回路の全信号の論理値情報を算出し、
前記算出された論理値情報に基づいて、前記テストパターンに対して未検出ブリッジ故障信号の交換信号候補を選択することを特徴とするブリッジ故障除去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブリッジ故障除去装置およびブリッジ故障除去方法に関し、特に、微細化プロセスによって製造された大規模ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体集積回路のブリッジ不良を除去するためのブリッジ故障除去装置およびブリッジ故障除去方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路（以下、「ＬＳＩ」という）では、プロセスの微細化と配線の多層化に伴って、配線間にダストが付着して導通してしまう（抵抗性も含む）現象が発生し易くなっている。その結果、相互に異電位となった場合に、誤った信号がＬＳＩ外部に伝搬し、誤動作を引き起こしてしまうブリッジ不良の発生率（以下、「ブリッジ不良発生率」という）が急激に増加している。たとえば、微細化プロセスは３２ｎｍにまで達し、平均的な大きさのＬＳＩでさえ、相互に近接した配線の長さが１００ｍを超えるようになっているので、ブリッジ不良の発生率は極めて高くなっている。
【０００３】
従来、このようなＬＳＩのブリッジ不良に対するテスト（以下、「ブリッジ故障テスト」という）は、対象とするＬＳＩのレイアウト情報から近接した信号配線対を、ブリッジ不良が発生する可能性が高いブリッジ故障として抽出し、これらブリッジ故障を検出するようにテストパターン作成してＬＳＩに印加し、ブリッジ不良を効果的に検出できるように構成されている。特に、比較的に容易に実現可能な構成である、各ブリッジ故障テストパターンについて静的電源電流（以下、「ＩＤＤＱ（ＩＤＤ Ｑｕｉｅｓｃｅｎｔ）」という）を測定し、信号配線対が（１，０）または（０，１）になっているブリッジ故障に実際にブリッジ不良が存在したときに流れる異常な静的電源電流を検出することによってブリッジ不良を検出するブリッジ故障ＩＤＤＱテストを中心に実用化が進んでいた。
【０００４】
しかしながら、微細なプロセスで製造された高速製品に用いられるＬＳＩでは、一般にＩＤＤＱの電流値が大幅に上昇してしまうので、ＩＤＤＱテストを行うことが難しくなってきている。
【０００５】
これに対して、ＩＤＤＱテストだけではなく、論理レベル検出のブリッジ故障テストが知られている。論理レベル検出のブリッジ故障テストは、大規模ＬＳＩを簡単にテストするための「Ｗｉｒｅｄ−ＡＮＤ」または「Ｗｉｒｅｄ−ＯＲ」というブリッジ故障タイプを扱うものや、レイアウト情報と回路情報とを複雑に組み合わせることによって正確なブリッジ不良のモデル化を行なったブリッジ故障を対象とするもの等が知られている。
【０００６】
一般的な論理レベル検出のブリッジ故障テストにおいて検出されるブリッジ故障は、「Ｗｉｒｅｄ−ＡＮＤ」、「Ｗｉｒｅｄ−ＯＲ」、「Ａ−Ｄｏｍｉｎａｔｅ」、および「Ｂ−Ｄｏｍｉｎａｔｅ」の４種類である。この４種類の何れに該当するかは、ブリッジを構成する２本の信号線を駆動する素子、それらへの入力、ショートした信号間の抵抗値、各信号を受け取るセル、および該当する入力端子の論理しきい値によって決まる。したがって、論理レベル検出のブリッジ故障テストでは、これらの情報を適切に抽出する必要がある。また、論理レベル検出のブリッジ故障テストは、テスト結果の精度が所定のレベルを超えると、テスト結果の精度の向上によって得られる効果が薄くなる傾向があるため、容易に実用的な精度を達成する論理レベル検出のブリッジ故障テストを実現することが重要である。
【０００７】
しかしながら、これらの情報を完全に抽出することは極めて困難であり、特に、大規模ＬＳＩの論理レベル検出のブリッジ故障テストでは、膨大なＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）リソースが必要となる。したがって、実用的な精度を達成する論理レベル検出のブリッジ故障テストを容易に実現することはできない。
【０００８】
一方、ＩＤＤＱテスト対応または論理レベル検出のブリッジ故障テストを容易に実現するためのツールとして、ＩＤＤＱテスト対応または論理レベル検出のブリッジ故障テストで用いられるテストパターン自動生成（ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｉｏｎ））を行なうＡＴＰＧツールが知られている（特許文献１を参照）。
【０００９】
しかしながら、ＡＴＰＧツールでは、基本的なテスト容易化設計であるスキャンテスト手法を前提とする発生アルゴリズムに従ってテストパターンを生成するので、スキャン等のテスト容易化設計回路を含むＬＳＩの論理ネットのテストパターンの数によって、最終的に検出可能なブリッジ故障の数が決まってしまう。その結果、未検出ブリッジ故障が必ず残ってしまい、それら故障に対応する信号配線対にブリッジ不良が発生しても不良として検出できないこととなるので、ブリッジ不良発生率を十分に低減することはできない。また、ＡＴＰＧツールでは、テストパターンが少ない場合には、多数のテストパターンでは検出できる一部のブリッジ故障が未検出のまま残ってしまうため、テスト品質を向上させることがより一層困難になる。その結果、他のテスト手法に比べＩＤＤＱの測定時間を短くすることが困難なため（現状少なくとも１パターンにつき１ｍｓｅｃから数ｍｓｅｃが必要である）、少ないテストパターンでテスト品質を向上させることが重要なＩＤＤＱテストにおいて用いたとしても、大きな効果を得ることができない。
【００１０】
特に、未検出ブリッジ故障は、ＡＴＰＧツールがテスト不能と判定していなければ論理的には活性化され得る。その結果、これらのブリッジ故障に対応するブリッジ不良が実際のＬＳＩ内部に発生している場合には、良品として出荷された製品ＬＳＩが、市場においてユーザのシステム上で動作する時に活性化されて不良品となってしまう可能性がある。しかも、製品ＬＳＩを回収して改めてテストを行ったとしても、回収された製品ＬＳＩがテストをパスしてしまい、ブリッジ不良の原因が不明になる可能性が高い。
【００１１】
一方、クロストーク不良の低減対策として、近接配線間の距離を広げることによって局所的にブリッジ不良発生率を低下させる技術が知られている（特許文献２および特許文献３を参照）。
【００１２】
しかしながら、これらの技術は、与えられたＬＳＩのレイアウト情報に対して、個々に長い距離で並行した近接配線の間隔を広げるものであるが、面積増加を伴うため、ブリッジ不良発生率が大幅に低下するほどにその間隔を広げることは困難である。したがって、これらの技術では、大規模ＬＳＩのブリッジ不良発生率を十分に低減することはできない。
【特許文献１】特開２００７−１４７５０３号公報
【特許文献２】特開２００８−２１００１号公報
【特許文献３】特開２００７−１７９４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、微細プロセスによって製造されたＬＳＩのブリッジ不良発生率を低減することである。
【課題を解決するための手段】
【００１４】
本発明の第１態様によれば、
半導体集積回路のレイアウト情報からブリッジ故障を抽出するブリッジ故障抽出部と、
前記ブリッジ故障抽出部によって抽出されたブリッジ故障を対象とするテストパターンを生成するテストパターン生成部と、
前記テストパターン生成部によって生成されたテストパターンを前記半導体集積回路の論理接続情報に適用して前記半導体集積回路の全信号の論理値情報を算出する論理値情報算出部と、
前記論理値情報算出部によって算出された論理値情報に基づいて、前記テストパターンに対して未検出ブリッジ故障信号の交換信号候補を選択するブリッジ故障除去部と、を備えることを特徴とするブリッジ故障除去装置が提供される。
【００１５】
本発明の第２態様によれば、
半導体集積回路のレイアウト情報からブリッジ故障を抽出し、
前記抽出されたブリッジ故障を対象とするテストパターンを生成し、
前記生成されたテストパターンを前記半導体集積回路の論理接続情報に適用して前記半導体集積回路の全信号の論理値情報を算出し、
前記算出された論理値情報に基づいて、前記テストパターンに対して未検出ブリッジ故障信号の交換信号候補を選択することを特徴とするブリッジ故障除去方法が提供される。
【発明の効果】
【００１６】
本発明によれば、微細プロセスによって製造されたＬＳＩのブリッジ不良発生率を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の実施形態は、本発明の実施の一態様であって、本発明の範囲を限定するものではない。
【００１８】
はじめに、本発明の実施形態に係るブリッジ故障除去装置１０の構成について図１および図２を参照して説明する。図１は、本発明の実施形態に係るブリッジ故障除去装置１０の構成を示すブロック図である。図２は、図１に示すブリッジ故障除去装置１０の詳細な構成を示すブロック図である。
【００１９】
図１に示すように、本発明の実施形態に係るブリッジ故障除去装置１０は、入力部１２と、プロセッサ１４と、メモリ１６と、出力部１８と、を備えている。
【００２０】
図１に示すように、入力部１２は、プロセッサ１４に接続されている。また、入力部１２は、ユーザから入力された情報をプロセッサ１４に送信するように構成されている。例えば、入力部１２は、キーボード、マウス、光学式文字読取装置（ＯＣＲ）等の認識装置、イメージスキャナ等の図形入力装置、フロッピーディスク，ＣＤ−Ｒ、ＤＶＤ、ＵＳＢメモリ等の外部記憶媒体駆動装置、ネットワークで接続されたハードディスク等の記憶装置、および音声認識装置等の特殊入力装置の中から任意のものが選択される。
【００２１】
図１および図２に示すように、プロセッサ１４は、入力部１２、メモリ１６、および出力部１８に接続されている。また、プロセッサ１４は、入力部１２から送信された情報に従ってメモリ１６に記憶された制御プログラム１６ａを起動することによって、後述するレイアウト分割部１４ａと、ブリッジ故障抽出部１４ｂと、テストパターン生成部１４ｃと、重み算出部１４ｄと、論理値情報算出部１４ｅと、ブリッジ故障除去部１４ｆと、レイアウト変更部１４ｇと、を実現するように構成されている。また、プロセッサ１４は、メモリ１６との間で所定のデータの読出または書込を行うように構成されている。また、プロセッサ１４は、所定の情報を出力部１８に送信するように構成されている。例えば、プロセッサ１４は、ＣＰＵ等の制御モジュールである。
【００２２】
図１および図２に示すように、メモリ１６は、プロセッサ１４に接続されている。また、メモリ１６は、プロセッサ１４の制御プログラム１６ａに加えて、後述するＬＳＩの論理接続情報１６ｂと、レイアウト情報１６ｃと、ブロックレイアウト情報１６ｄと、ブリッジ故障リスト１６ｅと、テストパターン１６ｆと、ブリッジ故障検出情報１６ｇと、ブリッジ不良発生率情報１６ｈと、重み付きブリッジ故障検出情報１６ｉと、論理値情報１６ｊと、レイアウト変更制約情報１６ｋと、レイアウト変更情報１６ｉと、その他の様々なデータと、を記憶するように構成されている。また、メモリ１６は、プロセッサ１４のワーキングメモリとしても機能するように構成されている。例えば、メモリ１６は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フロッピーディスク、ＣＤ−Ｒ、ＤＶＤ、ＵＳＢメモリ等の外部記憶媒体、またはネットワークで接続されたハードディスク等の記憶装置等のコンピュータ読み取り可能な記憶媒体である。なお、ＬＳＩの論理接続情報１６ｂは、基本セル、ＲＡＭやＲＯＭ等のマクロセル、およびＬＳＩの入出力端子セルから構成されたセルライブラリから選択された内容（ＬＳＩで実現すべき論理的な動作や動作速度を実現するために適宜選択された基本セル、マクロセル、および入出力端子セル）と、これらを接続する信号配線と、によって構成されている。ＬＳＩの論理接続情報１６ｂに対応するセルライブラリは、各セルの端子情報（名前、入出力属性、端子容量等）と、論理的な動作に関する情報（テスト時の動作も含む）と、を含んでいる。なお、ＬＳＩの論理接続情報１６ｂに対応するセルライブラリは、入力端子から出力端子までの遅延情報等を含んでも良い。また、レイアウト情報１６ｃも、ＬＳＩの論理接続情報１６ｂと同様に、セルライブラリからＬＳＩの論理接続情報１６ｂに対応して選択された内容（基本セル、マクロセル、および入出力端子セル等）と、これらを接続する信号配線と、によって構成されている。レイアウト情報１６ｃに対応するセルライブラリは、基本セル、マクロセル、および入出力端子セル等の形状（座標）と、各セルの端子情報（名前、位置（座標）、入出力属性、端子容量等）と、を含んでいる。ここでは、ＬＳＩの論理接続情報１６ｂおよびレイアウト情報１６ｃは、セルライブラリから選択されたセル情報も含んでいるものとする。
【００２３】
図１に示すように、出力部１８は、プロセッサ１４に接続されている。また、出力部１８は、プロセッサ１４から送信された情報を出力するように構成されている。例えば、出力部１８は、液晶ディスプレイまたはＣＲＴディスプレイ等の表示装置、インクジェットプリンタまたはレーザープリンタ等の印刷装置、フロッピーディスク、ＣＤ−Ｒ、ＤＶＤ、またはＵＳＢメモリ等の外部記憶媒体書き込み装置、およびネットワークで接続されたハードディスク等の記憶装置の中から任意のものが選択される。
【００２４】
次に、本発明の実施形態に係るブリッジ故障除去装置１０の動作について図３乃至図１０を参照して説明する。以下の動作は、プロセッサ１４がメモリ１６に記憶された制御プログラム１６ａを起動したときに行われる。図３は、本発明の実施形態に係るブリッジ故障除去処理の処理手順を示すフローチャートである。図４は、図３に示すレイアウト分割工程（Ｓ３０２）を説明する概略図である。図５は、図２に示すブロックレイアウト情報１６ｄのデータ構造を示す概略図である。図６は、個別レイアウト情報を説明する概略図である。図７は、図２に示すブリッジ故障リスト１６ｅのデータ構造を示す概略図である。図８は、図２に示す論理値情報１６ｊのデータ構造を示す概略図である。図９は、図３に示す除去処理（Ｓ３０７）の処理手順を示すフローチャートである。図１０は、図３に示すレイアウト変更情報作成工程（Ｓ３０８）を説明する概略図である。
【００２５】
はじめに、図３に示すように、入力工程（Ｓ３０１）が行われる。入力工程（Ｓ３０１）では、入力部１２が、ユーザからテスト対象とするＬＳＩの論理接続情報１６ｂおよびレイアウト情報１６ｃの入力を受け付けて、プロセッサ１４に送信する。その後、プロセッサ１４は、入力部１２から送信されたＬＳＩの論理接続情報１６ｂおよびレイアウト情報１６ｃをメモリ１６に書き込む。レイアウト情報１６ｃとしては、（１）基本セル、マクロセル、および入出力端子セルを配置し、概略の配線を行なったもの、（２）“（１）”に対してＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）を実行した後のもの、または（３）“（２）”に対してさらにＥＣＯ（Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｎｇｅ  ｏｆ  Ｏｒｄｅｒ）まで実行した後のものが利用可能である。“（１）”から“（３）”になるに従い、ブリッジ故障の精度（信号対、近接配線要素長）は高くなるが、一般にレイアウト変更の自由度は低下するため、最も効果的なものを選択することが望ましい。
【００２６】
次に、図３に示すように、レイアウト分割工程（Ｓ３０２）が行われる。レイアウト分割工程（Ｓ３０２）では、レイアウト分割部１４ａが、レイアウト情報１６ｃを複数のブロックに分割し、各ブロックの断面における配線情報を含むブロックレイアウト情報１６ｄを生成してメモリ１６に書き込む。例えば、レイアウト分割部１４ａは、入力工程（Ｓ３０１）においてメモリ１６に記憶されたレイアウト情報１６ｃに基づいて、レイアウトを任意のサイズのブロックに分割し、各ブロックに識別番号（例えば、Ｂ（１），Ｂ（２），・・・，Ｂ（ｎ））を付加することによって各ブロックの配線情報を含むブロックレイアウト情報１６ｄを生成する（図４（Ａ）を参照）。図４（Ａ）において、ＬＳＩ内部の３個の矩形は、ＲＡＭ等のマクロセルである。例えば、ブロックレイアウト情報１６ｄは、図４（Ｂ）に示すように、各ブロックの座標、セル間配線部分のレイアウト情報、断面部分（例えば、ＰＮ、ＰＳ、ＰＥ、ＰＷの４面）を通過する配線の情報（信号名、配線レイヤ名）、ならびに断面部分に近接して併走している配線の情報（信号名、配線レイヤ名）等であって、図５（Ａ）に示すデータ構造を有している。図５（Ｂ）は、ブロックレイアウト情報１６ｄのデータ構造の一例を示している。図５（Ｂ）において、「Ｖ」は、断面に対して垂直方向を示し、「Ｈ」は、断面に対して水平方向を示している。
【００２７】
次に、図３に示すように、ブリッジ故障抽出工程（Ｓ３０３）が行われる。ブリッジ故障抽出工程（Ｓ３０３）では、ブリッジ故障抽出部１４ｂが、レイアウト分割工程（Ｓ３０２）において生成されたブロックレイアウト情報１６ｄに含まれる配線情報に基づいて、近接距離区分毎にブリッジ故障および個別レイアウト情報（近接距離、近接配線要素長、配線レイヤ、その故障を含むブロックの識別番号、ブリッジ不良発生率等）を抽出し、ブリッジ故障リスト１６ｅを作成してメモリ１６に書き込む。例えば、個別レイアウト情報は、図６に示すように、信号Ａと信号Ｂとの間の近接距離（ｄ１乃至ｄ４）または近接距離の区分（距離ｄまでの近接、距離ｄから２×ｄまでの近接、距離２×ｄから３×ｄまでの近接等）、近接配線要素長（Ｌ１乃至Ｌ４、ＬＶ１乃至ＬＶ３）、配線レイヤ、故障を含むブロックの識別番号（Ｂ（ｎ））、ブリッジ不良発生率（ｆ１乃至ｆ３）等を含んでいる。ブリッジ不良発生率は、ＬＳＩを製造するプロセスの他の製品の不良発生状況や、プロセスの基本的な不良モードや発生率等調査・解析するために作成されるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の結果から推定されるものを用いる。
【００２８】
なお、本発明の実施形態に係るブリッジ故障除去処理では、レイアウト分割工程（Ｓ３０２）は省略されても良いし、ブリッジ故障抽出工程（Ｓ３０３）と同時に実行されても良い。
【００２９】
次に、図３に示すように、テストパターン生成工程（Ｓ３０４）が行われる。テストパターン生成工程（Ｓ３０４）では、テストパターン生成部１４ｃが、ブリッジ故障抽出工程（Ｓ３０３）において抽出されたブリッジ故障（例えば、ブリッジ故障リスト１６ｅ）を対象とするテストパターン１６ｆを生成してメモリ１６に書き込む。例えば、テストパターン１６ｆは、ＩＤＤＱ測定ポイントについてＬＳＩ外部およびＬＳＩ内部の制御可能なフリップフロップに設定されるべき論理値情報を含んでいる。ここで、テストパターン生成部１４ｃは、対象とするブリッジ故障に対してＡＴＰＧツールを用いて、ブリッジ故障の検出状況（検出、未検出、ポテンシャル検出等）を示すブリッジ故障検出情報１６ｇを生成してメモリ１６に書き込む。
【００３０】
次に、重み算出工程（Ｓ３０５）が行われる。重み算出工程（Ｓ３０５）では、重み算出部１４ｄが、ブリッジ故障抽出工程（Ｓ３０３）において抽出されたブリッジ故障について、ブリッジ故障検出情報１６ｇおよびブリッジ故障リスト１６ｅの近接距離区分毎の近接配線要素長およびブリッジ不良発生率に基づいて、各ブリッジ故障に重みを付加する。そして、重み算出部１４ｄが、重み付きブリッジ故障検出率を算出する。そして、重み算出部１４ｄが、特に、未検出のブリッジ故障について、それらを近接配線長等の重み情報とともに重み順に並べ替えて、重み付きブリッジ故障検出情報１６ｉを作成してメモリ１６に書き込むとともに、出力部１８に送信する。その後、出力部１８は、重み算出部１４ｄから送信された重み付きブリッジ故障検出情報１６ｊを出力する。例えば、ブリッジ故障リスト１６ｅは、図７（Ａ）に示すように、「ブリッジ故障対信号名」について「近接距離区分毎のブリッジ故障詳細情報」を含むデータ構造を有している。「ブリッジ故障対信号名」は、ブリッジ故障を構成する信号名の対である。ある近接距離区分の「ブリッジ故障詳細情報」は、以下のように各配線レイヤのブリッジ故障詳細情報から構成される。“＜ｌａｙｅｒ  １配線でのブリッジ故障詳細情報＞，＜ｌａｙｅｒ  ２配線でのブリッジ故障詳細情報＞，．．，＜ｌａｙｅｒ  ｎ配線でのブリッジ故障詳細情報＞”。
【００３１】
「各配線レイヤのブリッジ故障詳細情報」は、関数“Σ＜ブロック識別番号＞：＜配線長＞”で表される情報である。故障リストが図７（Ａ）に示すデータ構造を有しているので、同一の信号対が異なるブロック内で近接する場合であっても、両者を区別することができる。なお、同じブロック内で同一のレイヤに含まれるブリッジ故障情報は一括して表される。また、ブリッジ故障信号が隣接するブロックにも含まれる場合は、“＜ブロック識別番号１＞／＜ブロック識別番号２＞”等で表される。また、各レイヤにブリッジ故障が存在しない場合には、ブリッジ故障情報は“Ｎｕｌｌ  ｄａｔａ”で表される。また、全くデータがない場合には、“０”で表される。図７（Ｂ）は、ディスプレイに表示されるブリッジ故障リスト１６ｅの表示例を示している。図７（Ｂ）では、近接距離区分はｄ１乃至ｄ３で表示され、４層のレイヤについて表示される例を示している。なお、図７（Ａ）に示す「ブリッジ故障対信号名」 は、ＬＳＩのレイヤに関する各信号の階層的な接続情報を含んだ信号であっても良いし、煩雑さを避けるため、「ブリッジ故障対信号名」毎の通し番号が含まれるブリッジ故障ファイルをメモリ１６に記憶し、ブリッジ故障リスト１６ｅの「ブリッジ故障対信号名」に通し番号のみが表示されるようにしても良い。
【００３２】
次に、図３に示すように、論理値情報算出工程（Ｓ３０６）が行われる。論理値情報算出工程（Ｓ３０６）では、論理値情報算出部１４ｅが、テストパターン生成工程（Ｓ３０４）において重み順に並べ替えられた未検出ブリッジ故障を除去するために、テストパターン生成工程（Ｓ３０４）において生成されたテストパターン１６ｆをＬＳＩの論理接続情報１６ｂに適用し、ＬＳＩの全信号の論理値情報１６ｊを算出してメモリ１６に書き込む。例えば、論理値情報算出部１４ｅは、ＡＴＰＧツールに付随している論理シミュレータを用いて、テストパターン生成工程（Ｓ３０４）において生成された各テストパターンについてのＬＳＩの全信号の論理値を含む論理値情報１６ｊを算出する。例えば、論理値情報１６ｊは、図８に示すように、テストパターン（ｐｔ）毎の各信号の論理値（１／０）を含むデータ構造を有している。
【００３３】
次に、図３に示すように、除去処理（Ｓ３０７）が行われる。除去処理（Ｓ３０７）では、ブリッジ故障除去部１４ｆが、論理値情報算出工程（Ｓ３０６）において算出された論理値情報１６ｊに基づいて、テストパターン１６ｆにおいて未検出ブリッジ故障信号の交換信号候補を選択する。
【００３４】
除去処理（Ｓ３０７）では、図９に示すように、はじめに、ブロックレイアウト情報読出工程（Ｓ９０１）が行われる。ブロックレイアウト情報読出工程（Ｓ９０１）では、ブリッジ故障除去部１４ｆが、メモリ１６から対象とする未検出ブリッジ故障を含むブロックレイアウト情報１６ｄを読み出す。
【００３５】
次に、図９に示すように、ブリッジ故障除去部１４ｆが、ブロックレイアウト情報読出工程（Ｓ９０１）において読み出されたブロックの数が１つか複数かを判断する（Ｓ９０２）。ブリッジ故障除去部１４ｆは、読み出されたブロックの数が１つである場合には（Ｓ９０２−ＹＥＳ）、ブロックの全断面のいずれかを通過する信号を１次交換信号候補として抽出する（Ｓ９０３）。また、ブリッジ故障除去部１４ｆは、読み出されたブロックの数が複数である場合には（Ｓ９０２−ＮＯ）、両端の各ブロックと近接するブロックとの断面を通過する信号を１次交換信号候補として抽出する（Ｓ９１３）。ここで、ブリッジ故障除去部１４ｆは、メモリ１６に記憶されたレイアウト変更制約情報１６ｋ（対象とするＬＳＩの各信号のレイアウトについて許容される制約の強弱、配線レイヤの違いによる変更の容易性を考慮して、１次交換信号候補に優先度を付加する。例えば、上記制約は、配線長、最近接部分長等の変更量、面積増加、遅延増加、クロストーク悪化等である。例えば、上記容易性は、同じレイヤが最も容易であり、以降、２層以上離れたレイヤ、１層離れたレイヤという順番で定められる。
【００３６】
次に、図９に示すように、排他的論理和演算工程（Ｓ９０４）が行われる。排他的論理和演算工程（Ｓ９０４）では、ブリッジ故障除去部１４ｆが、ＬＳＩの信号と未検出ブリッジ故障信号との排他的論理和演算を行って、演算結果に基づいて交換信号候補を選択する。例えば、ブリッジ故障除去部１４ｆは、論理値情報１６ｊをメモリ１６から読み出し、全パターンについて、Ｓ９０３またはＳ９１３において抽出された１次交換信号候補と対象とするブリッジ故障信号との排他的論理和演算を行なう。
【００３７】
ここで、図９に示す排他的論理和演算工程（Ｓ９０４）について図８および図１０を参照して説明する。図８は、信号Ａおよび信号Ｂが対象とするブリッジ故障信号であり、テストパターン１６ｆが８種類であることを前提とする。図８では、信号Ａおよび信号Ｂは、互いに、全てのテストパターンについて論理値が同じ値である（異なるテストパターンが存在しない）ので、ブリッジ故障として検出されない。一方、信号Ｃ、信号Ｄ、および信号Ｆは、互いに、論理値が異なる値である（異なるテストパターンが存在する）ので、ブリッジ故障として検出される。また、信号Ｇは、信号Ａおよび信号Ｂとの関係では、全てのテストパターンについて論理値が同じ値であるので、ブリッジ故障として検出されないが、信号Ｃ、信号Ｄ、および信号Ｆとの関係では、論理値が異なる値であるので、ブリッジ故障として検出される。また、信号Ｅは、信号Ｇと同様にブリッジ故障として検出されるが、図１０に示すように、両端のブロックと接する断面を通過していないため１次交換信号候補として抽出されない。
【００３８】
次に、図９に示すように、２次交換信号候補選択工程（Ｓ９０５）が行われる。２次交換信号候補選択工程（Ｓ９０５）では、ブリッジ故障除去部１４ｆが、Ｓ９０３またはＳ９１３において抽出された１次交換信号候補の中から、所定の条件を満たす２次交換信号候補を選択する。例えば、図１０では、信号Ｃおよび信号Ｆは、対象とするブリッジ故障信号（信号Ａまたは信号Ｂ）との近接部分を有しているため、近接部分が所定の値より短い場合を除いて、２次交換信号候補から除外される。また、信号Ａおよび信号Ｂとの排他的論理和が０である信号Ｇは、信号Ｆとの近接部分が所定の値より短い場合を除いて、信号Ｆに対する２次交換信号候補から除外される。その結果、信号Ｃおよび信号Ｄが２次交換信号候補となる。
【００３９】
換言すると、図９に示す排他的論理和演算工程（Ｓ９０４）および２次交換信号候補選択工程（Ｓ９０５）において、ブリッジ故障除去部１４ｆは、全てのテストパターンについて、対象とする未検出ブリッジ故障信号と１次交換信号候補との排他的論理和演算を行い、排他的論理和が“１”となる信号（検出信号）のうち、「対象とするブリッジ故障信号に近接する信号」と「対象とするブリッジ故障信号」との排他的論理和が“０”となる信号（未検出信号）から「対象とするブリッジ故障信号に近接する信号」を除いた信号を２次交換信号候補として選択する。
【００４０】
なお、本発明の実施形態では、ブリッジ故障除去部１４ｆは、対象とするブリッジ故障信号を２次交換信号候補と交換した後に発生する全てのブリッジ故障対信号の一方の信号についての論理値情報１６ｂをメモリ１６から読み出し、排他的論理和演算を実行し、演算結果が“１”になった場合に、２次交換信号候補として選択することが好ましい。換言すると、対象とするブリッジ故障信号（例えば、信号Ｂ）が、抽出された２次交換信号候補（例えば、信号Ｄ）に関連する（対象とするブリッジ故障を含む）ブロックのブリッジ故障について、対象とするブリッジ故障信号と２次交換信号候補とを交換する（例えば、信号（Ｄ,Ｅ）→ 信号(Ｂ,Ｅ)となる）。
【００４１】
図９に示すように、図３に示す除去処理（Ｓ３０７）は、２次交換信号候補選択工程（Ｓ９０５）の後に終了する。
【００４２】
次に、図３に示すように、レイアウト変更情報作成工程（Ｓ３０８）が行われる。レイアウト変更情報作成工程（Ｓ３０８）では、ブリッジ故障除去部１４ｆが、対象とする未検出ブリッジ故障に関するレイアウト変更情報１６ｌを作成してメモリ１６に書き込む。
【００４３】
ここで、レイアウト変更情報作成工程（Ｓ３０８）の具体例について図１０を参照して説明する。図１０（Ａ）は、レイアウト変更情報作成工程（Ｓ３０８）が行われる前のＬＳＩのレイアウトを示している。図１０（Ｂ）は、レイアウト変更情報作成工程（Ｓ３０８）が行われた後のＬＳＩのレイアウトを示している。
【００４４】
図１０（Ａ）では、信号Ａおよび信号Ｂが未検出である。まず、信号Ａおよび信号Ｂから構成されるブリッジ故障の領域を覆うブロック（Ｂ（ｉ），Ｂ（ｉ＋１），Ｂ（ｉ＋２））の詳細情報をブロックレイアウト情報１６ｄから読み出す。また、図１０（Ａ）では、図９に示す２次交換信号候補選択工程（Ｓ９０５）の結果、信号Ｄが２次交換信号候補となっている。これに対して、図１０（Ｂ）では、信号Ｂと信号Ｄが交換されることによって、未検出ブリッジ故障が除去されている。従って、ブリッジ故障除去部１４ｆは、図１０（Ｂ）に示すレイアウトをレイアウト変更情報１６ｌとして作成する。なお、図１０（Ｂ）に示すように、２箇所（破線（１），（２））の領域において配線の繋ぎ換えが必要となるが、各信号のブロック境界での位置には変化がないので、ＬＳＩ全体のレイアウトに対する影響は極めて小さい。また、対象とするブリッジ故障を覆うようにブロックレイアウト情報１６ｄを抽出できるため、未検出領域が大きいほど、レイアウトを変更したときのオーバーヘッドが相対的に小さくなる。
【００４５】
なお、本発明の実施形態では、信号Ａと信号Ｄとを交換することも同様に可能であるが、レイアウト（チップ面積）やタイミング（信号遅延）への負荷が最も小さいケース、または、許容範囲内のケースについての判断を行うことが好ましい。この判断は、一般的なレイアウトツールを用いて行われる。また、レイアウト変更を容易に実現するために、最終的には除去されるダミー配線セグメントを予め各ブロックの周辺部に適宜配置しても良い。
【００４６】
図３に示すように、レイアウト変更情報作成工程（Ｓ３０８）は、重みの大きい未検出ブリッジ故障から順に、重みの合計が所定の値以下になるまで繰り返し行われる（Ｓ３０９−ＮＯ）。その結果、レイアウトやタイミングに悪影響を与えることなく、未検出ブリッジ故障が効率的に除去される。
【００４７】
図３に示すように、未検出ブリッジ故障の重みの合計が所定の値以下になった場合には（Ｓ３０９−ＹＥＳ）、レイアウト変更工程（Ｓ３１０）が行われる。レイアウト変更工程（Ｓ３１０）では、レイアウト変更情報作成工程（Ｓ３０８）において作成されたレイアウト変更情報１６ｌに基づいて、レイアウト変更部１４ｇが、実際にＬＳＩのレイアウトを変更して最終レイアウトを作成する。
【００４８】
次に、図３に示すように、ブリッジ故障抽出工程（Ｓ３１１）が行われる。ブリッジ故障抽出工程（Ｓ３１１）は、レイアウト変更工程（Ｓ３１０）において作成された最終レイアウトに対して、ブリッジ故障抽出工程（Ｓ３０３）と同様に行われる。
【００４９】
次に、図３に示すように、ブリッジ不良発生率算出工程（Ｓ３１２）が行われる。ブリッジ不良発生率算出工程（Ｓ３１２）では、ブリッジ故障抽出部１４ｂが、レイアウト変更工程（Ｓ３１０）において作成された最終レイアウトに対してブリッジ故障を抽出する。そして、抽出されたブリッジ故障に対して、テストパターン生成部１４ｃが、ＡＴＰＧツールを用いて発生済みのテストパターンでの故障シミュレーションを実行して検出情報を取得する。そして、重み算出部１４ｄが、最終レイアウトの重み付きブリッジ故障検出率およびブリッジ不良発生率情報１６ｈを用いて、ブリッジ不良発生率（推定値）および未検出ブリッジ故障の総重み等を算出する。なお、テストパターン生成部１４ｃは、新たなテストパターンを生成してもよい。また、最終レイアウトの重み付きブリッジ故障検出率および未検出ブリッジ故障の総重み等は、未検出ブリッジ故障の重み順リストとともに重み付きブリッジ故障検出情報１６ｉとしてメモリ１６に記憶される。
【００５０】
図３に示すように、本発明の実施形態に係るブリッジ故障除去処理は、ブリッジ不良発生率算出工程（Ｓ３１２）の後に終了する。
【００５１】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
本発明の実施形態によれば、ＬＳＩを複数のブロックに分割して、ＬＳＩのブリッジ故障をブロックレイアウト情報１６ｄとともに抽出して、これらを検出するテストパターン１６ｆを生成し、各テストパターン１６ｆでのＬＳＩの全信号についての論理値情報１６ｊを取得し、簡単な論理演算によって重みの大きい未検出ブリッジ故障信号と交換可能な信号を全てのテストパターン１６ｆについて選択するので、ＬＳＩのレイアウトを殆ど変更することなく、効率的に未検出ブリッジ故障を除去することができる。その結果、今後も微細化が進むプロセスによって製造される大規模ＬＳＩの深刻な問題となるブリッジ不良発生率を効率的に低下させることができる。また、この効果は、特に、テストパターン１６ｆの数に強い制約があるＩＤＤＱテスト等へ適用する場合において、極めて有効である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態に係るブリッジ故障除去装置１０の構成を示すブロック図である。
【図２】図１に示すブリッジ故障除去装置１０の詳細な構成を示すブロック図である。
【図３】本発明の実施形態に係るブリッジ故障除去処理の処理手順を示すフローチャートである。
【図４】図３に示すレイアウト分割工程（Ｓ３０２）を説明する概略図である。
【図５】図２に示すブロックレイアウト情報１６ｄのデータ構造を示す概略図である。
【図６】個別レイアウト情報を説明する概略図である。
【図７】図２に示すブリッジ故障リスト１６ｅのデータ構造を示す概略図である。
【図８】図２に示す論理値情報１６ｊのデータ構造を示す概略図である。
【図９】図３に示す除去処理（Ｓ３０７）の処理手順を示すフローチャートである。
【図１０】図３に示すレイアウト変更情報作成工程（Ｓ３０８）を説明する概略図である。
【符号の説明】
【００５４】
１０  ブリッジ故障除去装置
１２  入力部
１４  プロセッサ
１６  メモリ
１８  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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