(57)【要約】【課題】高信頼性かつ小型の不揮発性半導体記憶装置及びその製造方法を提供すること。【解決手段】不揮発性半導体記憶装置１は、半導体基板２と、半導体基板２上に配された電荷蓄積膜５と、電荷蓄積膜５上に配された第１ゲート電極６と、半導体基板２上に配されたゲート絶縁膜７と、ゲート絶縁膜７上に配された第２ゲート電極８と、第１ゲート電極６と第２ゲート電極８間に配されたゲート間絶縁膜１０，１１と、を備える。第１ゲート電極６の長さＬ１は、第２ゲート電極８の長さＬ２より短い。第１ゲート電極６の上面は、曲面状又は半導体基板２に対して斜めになっていない。【選択図】図２
2010182752.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配された電荷蓄積膜と、
前記電荷蓄積膜上に配された第１ゲート電極と、
前記半導体基板上に配されたゲート絶縁膜と、
前記ゲート絶縁膜上に配された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極間に配されたゲート間絶縁膜と、を備え、
前記第１ゲート電極の長さは、前記第２ゲート電極の長さより短く、
前記第１ゲート電極の上面は、曲面状又は前記半導体基板に対して斜めになっていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板面に対する前記第１ゲート電極の最上端の高さと、前記半導体基板面に対する前記第２ゲート電極の最上端の高さとは異なっていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板面に対する前記第１ゲート電極の最上端の高さは、前記半導体基板面に対する前記第２ゲート電極の最上端の高さより低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ゲート電極及び前記第２ゲート電極は、それぞれ、ポリシリコンを有すると共に、上面にシリサイド膜を有し、
前記第１ゲート電極及び前記第２ゲート電極のうち、一方の低いゲート電極に対向する他方の高いゲート電極に面する側面には、前記一方のゲート電極の上面と前記他方のゲート電極の上面間に前記ゲート間絶縁膜が配されていることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート間絶縁膜は、前記半導体基板面から前記一方のゲート電極の上面までの間に配された下部ゲート間絶縁膜と、前記一方のゲート電極の上面から前記他方のゲート電極の上面までの間に配された上部ゲート間絶縁膜と、を有することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記ゲート絶縁膜の組成と、前記下部ゲート間絶縁膜の組成とは異なることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記電荷蓄積膜の組成と、前記下部ゲート間絶縁膜の組成とは異なることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板の第１不純物拡散領域上に配された拡散領域配線と、
前記拡散領域配線と前記第１ゲート電極との間に配されたゲート配線間絶縁膜と、をさらに備え、
前記電荷蓄積膜及び前記第１ゲート電極は、前記拡散領域配線の両側に配され、
前記ゲート絶縁膜及び前記第２ゲート電極は、各前記電荷蓄積膜及び各前記第１ゲート電極に対して前記拡散領域配線とは反対側に配され、
前記半導体基板の第２不純物拡散領域は、各前記ゲート絶縁膜及び各前記第２ゲート電極に対して前記電荷蓄積膜及び前記第１ゲート電極とは反対側に配されていることを特徴とする請求項１〜７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記半導体基板面に対する前記第１ゲート電極の最上端の高さと、前記半導体基板面に対する前記拡散領域配線の最上端の高さとは異なっていることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記半導体基板面に対する前記第１ゲート電極の最上端の高さは、前記半導体基板面に対する前記拡散領域配線の最上端の高さより低いことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記拡散領域配線は、ポリシリコンを有すると共に、上面にシリサイド膜を有し、
前記第１ゲート電極及び拡散領域配線のうち、低い一方に対向する高い他方に面する側面には、前記一方の上面と前記他方の上面間に前記ゲート配線間絶縁膜が配されていることを特徴とする請求項９又は１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記ゲート配線間絶縁膜は、前記半導体基板面から前記一方の上面までの間に配された下部ゲート配線間絶縁膜と、前記一方の上面から前記他方の上面までの間に配された上部ゲート配線間絶縁膜と、を有することを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記電荷蓄積膜の組成と、前記下部ゲート配線間絶縁膜の組成とは異なることを特徴とする請求項１１又は１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１ゲート電極の上面は、前記半導体基板面に対して平行な平面状であることを特徴とする請求項１〜１３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１ゲート電極はリソグラフィ技術を用いて成形されていることを特徴とする請求項１〜１４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第２ゲート電極の上面は、曲面状又は前記半導体基板面に対して斜めになっていることを特徴とする請求項１〜１５のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１７】
前記第２ゲート電極は、少なくとも前記第１ゲート電極を利用してサイドウォールとして形成されていることを特徴とする請求項１〜１６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１ゲート電極は、メモリゲートであり、
前記第２ゲート電極は、コントロールゲートであることを特徴とする請求項１〜１７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１９】
半導体基板上に、リソグラフィ技術を利用して成形した第１ゲート電極を形成し、
少なくとも前記第１ゲート電極のサイドウォールとして、前記第１ゲート電極の長さよりも長い第２ゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記半導体基板上に、電荷蓄積膜を形成し、
前記電荷蓄積膜上に、前記第１ゲート電極を形成し、
前記電荷蓄積膜及び前記第１ゲート電極を有する積層体を、リソグラフィ技術を用いて所定の形状に成形し、
前記積層体の少なくとも一方の側面に、ゲート間絶縁膜を形成し、
前記半導体基板上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート間絶縁膜を介して前記積層体のサイドウォールとして、前記第２ゲート電極を形成することを特徴とする請求項１９に記載の半導体記憶装置の製造方法。
【請求項２１】
前記第２ゲート電極の高さを前記第１ゲート電極の高さより高くするために、前記第１ゲート電極上に嵩上げ膜を形成した後に、前記第２ゲート電極を形成し、
前記第２ゲート電極を形成した後、前記嵩上げ膜を除去することを特徴とする請求項１９又は２０に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記嵩上げ膜を除去した後、前記第１ゲート電極に対向する前記第２ゲート電極の側面に沿って、前記第１ゲート電極上面と前記第２ゲート電極上面の間の少なくとも一部にゲート間絶縁膜を形成することを特徴とする請求項２１に記載の不揮発性半導体記憶装置の製造方法。
【請求項２３】
前記第１ゲート電極及び前記第２ゲート電極はポリシリコンを有し、
前記第１ゲート電極及び前記第２ゲート電極の上面の少なくとも一部をシリサイド化することを特徴とする請求項１９〜２２のいずれか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
前記半導体基板上に、所定の間隔を空けて２つの前記第１ゲート電極を形成し、
前記第１ゲート電極又は前記積層体の一方の側面に沿って前記ゲート間絶縁膜を形成し、他方の側面に沿ってゲート配線間絶縁膜を形成し、
前記ゲート配線間絶縁膜を介して少なくとも前記第１ゲート電極のサイドウォールとして、２つの前記第１ゲート電極間の前記半導体基板の第１不純物拡散領域上に拡散領域配線を形成し、
前記第２ゲート電極は、前記ゲート間絶縁膜を介して前記第１ゲート電極に対して前記拡散領域配線の反対側にそれぞれ形成することを特徴とする請求項１９〜２３のいずれか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記拡散領域配線を前記第２ゲート電極と共に形成することを特徴とする請求項２４に記載の不揮発性半導体記憶装置の製造方法。
【請求項２６】
前記ゲート絶縁膜の基となるゲート絶縁膜前駆層を形成し、
前記第２ゲート電極及び前記拡散領域配線の基となる第１の第２ゲート電極前駆層を形成し、
前記第１不純物拡散領域を形成する領域上の前記第１の第２ゲート電極前駆層を除去し、
前記半導体基板に不純物を注入して前記第１不純物拡散領域を形成し、
前記第２ゲート電極及び前記拡散領域配線の基となる第２の第２ゲート電極前駆層を形成することにより、
前記第２ゲート電極及び前記拡散領域配線を形成することを特徴とする請求項２５に記載の不揮発性半導体記憶装置の製造方法。
【請求項２７】
前記第２ゲート電極及び前記拡散領域配線の高さを前記第１ゲート電極の高さより高くするために、前記第１ゲート電極上に嵩上げ膜を形成した後に、前記第２ゲート電極及び前記拡散領域を形成し、
前記第２ゲート電極及び前記拡散領域配線を形成した後、前記嵩上げ膜を除去することを特徴とする請求項２５又は２６に記載の不揮発性半導体記憶装置の製造方法。
【請求項２８】
前記嵩上げ膜を除去した後、前記第１ゲート電極に対向する前記第２ゲート電極の側面に沿って、前記第１ゲート電極上面と前記第２ゲート電極上面の間の少なくとも一部にゲート間絶縁膜を形成し、前記第１ゲート電極に対向する前記拡散領域配線の側面に沿って、前記第１ゲート電極上面と前記拡散領域配線上面の間の少なくとも一部にゲート配線間絶縁膜を形成することを特徴とする請求項２７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２９】
前記拡散領域配線はポリシリコンを有し、
前記拡散領域配線の上面の少なくとも一部をシリサイド化することを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項３０】
前記第１電極にコンタクトを接続する領域を、リソグラフィ技術を用いて前記第１電極と共に形成することを特徴とする請求項１９〜２９のいずれか一項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、電荷蓄積膜として窒化物（例えばシリコン窒化膜）を使用するＭＯＮＯＳ型不揮発性半導体記憶装置が知られている。このような不揮発性記憶装置は、例えば特許文献１及び特許文献２に開示されている。
【０００３】
ＭＯＮＯＳ型不揮発性記憶装置においては、ソース領域とドレイン領域間のチャネル領域上に、メモリゲートとコントロールゲートとが両者の間に絶縁層を介して平行に延在している。メモリゲートと半導体基板との間には、電荷蓄積膜、例えば酸化膜、窒化膜及び酸化膜が順に積層したＯＮＯ（Oxide-Nitride-Oxide；酸化物−窒化物−酸化物）膜、が形成されている。ＯＮＯ膜における窒化膜（例えばシリコン窒化膜）は電荷蓄積膜として作用し、酸化膜（例えばシリコン酸化膜）は、窒化膜に注入された電荷のポテンシャルバリアとして作用する。
【０００４】
次に、ＭＯＮＯＳ型不揮発性半導体記憶装置の動作の一例について説明する。
【０００５】
情報を書き込むときには、ソースに正電圧（例えば４．５Ｖ）、メモリゲートに正電圧（例えば５．５Ｖ）、及びコントロールゲートにメモリゲートより低い正電圧を印加し、ドレイン領域を接地する。これにより、ドレイン領域からソース領域へ流れる電子の一部がメモリゲートの下部チャネル領域で加速され、その一部がＯＮＯ膜に注入され、情報が書き込まれる。
【０００６】
情報を消去するときには、ソースに正電圧（例えば４．５Ｖ）、メモリゲートに負電圧（例えば−０．３Ｖ）、及びコントロールゲートに０Ｖ又は負電圧（例えば０〜−３Ｖ）を印加する。これにより、ソース領域内でバンド間トンネルによる電子正孔対が発生し、この正孔の一部がソース領域の電界で加速してＯＮＯ膜に注入され、情報が消去される。
【０００７】
情報を読み出すときには、ソースを接地し、メモリゲートの正電圧（例えば２Ｖ）、コントロールゲートに正電圧（例えば２Ｖ）、及びドレイン領域に正電圧（例えば１Ｖ）を印加する。このちき、ＯＮＯ膜に電子がトラップされている状態（書き込み状態）であれば電流は小さくなり、正孔がトラップされている状態又は電荷がほとんどとラップされていない状態（消去状態）においては電流は大きくなる。これにより、記憶された情報が読み出される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２８９５７号公報
【特許文献２】特開２００５−２６０１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明の観点から与えられる。
【００１０】
例えば、特許文献１に記載の不揮発性記憶素子において、メモリゲートとなるポリシリコンは、シリコン窒化膜の側壁にサイドウォールとして形成されている。
【００１１】
図１４に、シリコン窒化膜のサイドウォールとしてメモリゲートを形成する方法を説明するための概略工程図を示す。まず、半導体基板５１，６１上に電荷蓄積膜前駆層５２’，６２’を形成する。次に、電荷蓄積膜前駆層５２’，６２’上の所定の領域にシリコン窒化膜５３，６３を形成する（図１４（ａ１），（ｂ１））。次に、電荷蓄積膜前駆層５２’，６２’上のシリコン窒化膜５３，６３を形成していない領域に、メモリゲート５４，６４の基となるメモリゲート前駆層５４’，６４’を形成する（図１４（ａ２），（ｂ２））。次に、メモリゲート前駆層５４’，６４’をエッチバックして、シリコン窒化膜５３，６３のサイドウォールとしてメモリゲート５４，６４を成形する（図１４（ａ３），（ｂ３））。次に、シリコン窒化膜５３，６３を除去すると共に、電荷蓄積膜前駆層５２’，６２’をエッチバックして、メモリゲート５４，６４及び電荷蓄積膜５２，６２を形成する。
【００１２】
図１４に示すように、メモリゲート５４，６４をシリコン窒化膜５３，６３のサイドウォールとして形成する場合、メモリゲート５４，６４の形状（長さ）は、シリコン窒化膜５３，６３の側壁５３ａ，６３ａの形状に依存する。すなわち、図１４の左図にある（ａ１）〜（ａ４）に示すように、シリコン窒化膜５３の側壁５３ａが半導体基板５１面に対して垂直に形成できれば、メモリゲート５４の側壁５４ａも半導体基板５１面に対して垂直に形成できる。これにより、電荷蓄積膜５２の長さとメモリゲート５４の長さは同じ長さＬ５となり、ずれを生じることなく形成することができる。一方、図１４の右図にある（ｂ１）〜（ｂ４）に示すように、シリコン窒化膜６３の側壁６３ａが半導体基板６１面に対して垂直に形成されない場合（例えば、図１４に示すようにシリコン窒化膜６３の側壁６３ａが、シリコン窒化膜６３の長さが上面から下面に向けて拡張するようなテーパ形状となっている場合）、その傾斜した側壁６３ａに形成されたメモリゲート６４の側壁６４ａは、メモリゲート６４の長さが上面から下面に向けて縮小するようなテーパ形状となる。この場合、電荷蓄積膜６２の長さＬ６とメモリゲート６４の長さＬ７とでずれが生じてしまう。このため、半導体基板５１面に対して垂直なシリコン窒化膜５３の側壁５３ａを基に形成されたメモリゲート５４と、半導体基板６１面に対して垂直でないシリコン窒化膜６３の側壁６３ａを基に形成されたメモリゲート６４とでは、チャネル長が異なることになる。
【００１３】
図１４（ａ４）及び（ｂ４）に示すように、チャネル長が異なるメモリゲートが形成されると、各メモリセルにおいて、チャネル長に依存する消去速度もばらつくことになる。そのため、電荷蓄積膜に正孔を注入する情報の消去動作において、チャネル長（メモリゲートの長さ）が短い電荷蓄積膜には、必要以上に正孔が注入されることになる。これにより、偏った電荷分布が生じ、情報記憶の信頼性が損なわれると共に、絶縁膜にも負荷を掛け、劣化を早めることになる。
【００１４】
したがって、ＭＯＮＯＳ型不揮発性半導体記憶装置において、メモリゲートをシリコン窒化膜のサイドウォールとして形成する方法では、その基礎となる層（図１４ではシリコン窒化膜）の形状がばらつくと、不揮発性記憶装置の信頼性が低下することになる。
【００１５】
また、メモリゲート及びコントロールゲートのうち、長さの短い方（例えばメモリゲート）をサイドウォールとして形成する方法では、不揮発性半導体記憶装置の高性能化及び小型化においても問題が生じる。
【００１６】
メモリゲート及びコントロールゲートをポリシリコンで形成する場合、メモリゲート及びコントロールゲートの抵抗値は高くなる。そこで、通常、ＭＯＮＯＳ型不揮発性記憶装置においては、メモリゲート及びコントロールゲートと平行に延在する金属配線（裏打配線）を形成し、メモリゲート及びコントロールゲートと金属配線とをコンタクトによって電気的に接続すること（裏打ち）により、メモリゲート及びコントロールゲートの低抵抗化を図っている。このコンタクトの数は、メモリゲート及びコントロールゲートのシリサイド化の有無に依存するが、メモリゲート及びコントロールゲートがシリサイド化されている場合であっても、裏打ちを実施する必要がある。
【００１７】
一方、メモリゲート及びコントロールゲートとコンタクトを接続するためには、その接続箇所に所定の面積が必要となる。しかしながら、例えば、特許文献２の図１に図示されている不揮発性半導体記憶装置のように、長さの長い第１のゲート電極をリソグラフィ技術を用いて形成し、長さの短い第２のゲート電極をサイドウォールとして形成する方法では、第２のゲート電極の長さは一定となり、所定の領域のみを部分的に拡張することができない。そのため、半導体記憶装置の高性能化のために第２のゲート電極の長さを短くしたい場合であっても、裏打ちのために第２のゲート電極とコンタクトとを電気的に接続する面積を確保するためには、第２のゲート電極は所定の長さ以上に長くせざるを得ず、この場合には工程数が増えてしまうという問題が生ずる。しかしながら、第２のゲート電極の長さを長くすると、不揮発性半導体記憶装置の性能が低下すると共に、そのサイズも大きくなってしまう。
【００１８】
さらに、不揮発性半導体記憶装置の小型化のためには、メモリゲート及びコントロールゲートの上面をシリサイド化する必要がある。メモリゲート及びコントロールゲートの上面がシリサイド化されていないと、シリサイド化されている場合に比べて、裏打配線と電気的接続する箇所（裏打箇所）を多くする必要がある。上述のように、裏打ちのためにはコンタクトと電気的接続するための所定の面積が必要となるので、裏打箇所の数を多くすると不揮発性半導体記憶装置の小型化を達成することができなくなってしまうからである。一方、メモリゲート及びコントロールゲートの上面をシリサイド化した場合には、メモリゲートとコントロールゲートの短絡を防止する必要もある。
【課題を解決するための手段】
【００１９】
本発明の第１視点によれば、不揮発性半導体記憶装置は、半導体基板と、半導体基板上に配された電荷蓄積膜と、電荷蓄積膜上に配された第１ゲート電極と、半導体基板上に配されたゲート絶縁膜と、ゲート絶縁膜上に配された第２ゲート電極と、第１ゲート電極と第２ゲート電極間に配されたゲート間絶縁膜と、を備える。第１ゲート電極の長さは、第２ゲート電極の長さより短い。第１ゲート電極の上面は、曲面状又は半導体基板に対して斜めになっていない。
【００２０】
本発明の第２視点によれば、不揮発性半導体記憶装置の製造方法は、半導体基板上に、リソグラフィ技術を利用して成形した第１ゲート電極を形成し、少なくとも第１ゲート電極のサイドウォールとして、第１ゲート電極の長さよりも長い第２ゲート電極を形成する。
【発明の効果】
【００２１】
本発明は、以下の効果のうち少なくとも１つを有する。
【００２２】
本発明によれば、第１ゲート電極及び第２ゲート電極のうち、長さの短い方をサイドウォールとして形成していないので、第１ゲート電極の長さのばらつきによる性能のばらつき及び絶縁膜の劣化を抑制することができる。これにより、不揮発性半導体記憶装置の信頼性を高めることができる。
【００２３】
本発明によれば、第１ゲート電極及び第２ゲート電極のうち、長さの短い方をリソグラフィ技術を用いて形成することができるので、ゲート長を短くしながらも所定の領域のみを拡張して、裏打ちのための面積を確保することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の概略平面図。
【図２】図１のII−II線における概略断面図。
【図３】図１のIII−III線における概略断面図。
【図４】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図５】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図６】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図７】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図８】本発明の第１実施形態に係る不揮発性半導体記憶装置の概略平面図。
【図９】図８のIX−IX線における概略断面図。
【図１０】本発明の第２実施形態に係る不揮発性半導体記憶装置の半導体基板の概略平面図。
【図１１】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図１２】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図１３】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図。
【図１４】本発明が解決しようとする課題を説明するためのメモリゲート部分の概略断面図。
【図１５】拡散領域配線を形成しない不揮発性半導体記憶装置の半導体基板の概略平面図。
【発明を実施するための形態】
【００２５】
上記第１視点及び第２視点の好ましい形態を以下に記載する。
【００２６】
上記第１視点の好ましい形態によれば、半導体基板面に対する第１ゲート電極の最上端の高さと、半導体基板面に対する第２ゲート電極の最上端の高さとは異なっている。
【００２７】
上記第１視点の好ましい形態によれば、半導体基板面に対する第１ゲート電極の最上端の高さは、半導体基板面に対する第２ゲート電極の最上端の高さより低い。
【００２８】
上記第１視点の好ましい形態によれば、第１ゲート電極及び第２ゲート電極は、それぞれ、ポリシリコンを有すると共に、上面にシリサイド膜を有する。第１ゲート電極及び第２ゲート電極のうち、一方の低いゲート電極に対向する他方の高いゲート電極に面する側面には、一方のゲート電極の上面と他方のゲート電極の上面間にゲート間絶縁膜が配されている。
【００２９】
上記第１視点の好ましい形態によれば、ゲート間絶縁膜は、半導体基板面から一方のゲート電極の上面までの間に配された下部ゲート間絶縁膜と、一方のゲート電極の上面から他方のゲート電極の上面までの間に配された上部ゲート間絶縁膜と、を有する。
【００３０】
上記第１視点の好ましい形態によれば、ゲート絶縁膜の組成と、下部ゲート間絶縁膜の組成とは異なる。
【００３１】
上記第１視点の好ましい形態によれば、電荷蓄積膜の組成と、下部ゲート間絶縁膜の組成とは異なる。
【００３２】
上記第１視点の好ましい形態によれば、不揮発性半導体記憶装置は、半導体基板の第１不純物拡散領域上に配された拡散領域配線と、拡散領域配線と第１ゲート電極との間に配されたゲート配線間絶縁膜と、をさらに備える。電荷蓄積膜及び第１ゲート電極は、拡散領域配線の両側に配される。ゲート絶縁膜及び第２ゲート電極は、各電荷蓄積膜及び各第１ゲート電極に対して拡散領域配線とは反対側に配される。半導体基板の第２不純物拡散領域は、各ゲート絶縁膜及び各第２ゲート電極に対して電荷蓄積膜及び第１ゲート電極とは反対側に配されている。
【００３３】
上記第１視点の好ましい形態によれば、半導体基板面に対する第１ゲート電極の最上端の高さと、半導体基板面に対する拡散領域配線の最上端の高さとは異なっている。
【００３４】
上記第１視点の好ましい形態によれば、半導体基板面に対する第１ゲート電極の最上端の高さは、半導体基板面に対する拡散領域配線の最上端の高さより低い。
【００３５】
上記第１視点の好ましい形態によれば、拡散領域配線は、ポリシリコンを有すると共に、上面にシリサイド膜を有する。第１ゲート電極及び拡散領域配線のうち、低い一方に対向する高い他方に面する側面には、一方の上面と他方の上面間にゲート配線間絶縁膜が配されている。
【００３６】
上記第１視点の好ましい形態によれば、ゲート配線間絶縁膜は、半導体基板面から一方の上面までの間に配された下部ゲート配線間絶縁膜と、一方の上面から他方の上面までの間に配された上部ゲート配線間絶縁膜と、を有する。
【００３７】
上記第１視点の好ましい形態によれば、電荷蓄積膜の組成と、下部ゲート配線間絶縁膜の組成とは異なる。
【００３８】
上記第１視点の好ましい形態によれば、第１ゲート電極の上面は、半導体基板面に対して平行な平面状である。
【００３９】
上記第１視点の好ましい形態によれば、第１ゲート電極はリソグラフィ技術を用いて成形されている。
【００４０】
上記第１視点の好ましい形態によれば、第２ゲート電極の上面は、曲面状又は半導体基板面に対して斜めになっている。
【００４１】
上記第１視点の好ましい形態によれば、第２ゲート電極は、少なくとも第１ゲート電極を利用してサイドウォールとして形成されている。
【００４２】
上記第１視点の好ましい形態によれば、第１ゲート電極は、メモリゲートであり、第２ゲート電極は、コントロールゲートである。
【００４３】
上記第２視点の好ましい形態によれば、半導体基板上に、リソグラフィ技術を利用して成形した第１ゲート電極を形成し、少なくとも第１ゲート電極のサイドウォールとして、第１ゲート電極の長さよりも長い第２ゲート電極を形成する。
【００４４】
上記第２視点の好ましい形態によれば、半導体基板上に、電荷蓄積膜を形成し、電荷蓄積膜上に、第１ゲート電極を形成し、電荷蓄積膜及び第１ゲート電極を有する積層体を、リソグラフィ技術を用いて所定の形状に成形し、積層体の少なくとも一方の側面に、ゲート間絶縁膜を形成し、半導体基板上に、ゲート絶縁膜を形成し、ゲート絶縁膜上に、ゲート間絶縁膜を介して積層体のサイドウォールとして、第２ゲート電極を形成する。
【００４５】
上記第２視点の好ましい形態によれば、第２ゲート電極の高さを第１ゲート電極の高さより高くするために、第１ゲート電極上に嵩上げ膜を形成した後に、第２ゲート電極を形成し、第２ゲート電極を形成した後、嵩上げ膜を除去する。
【００４６】
上記第２視点の好ましい形態によれば、嵩上げ膜を除去した後、第１ゲート電極に対向する第２ゲート電極の側面に沿って、第１ゲート電極上面と第２ゲート電極上面の間の少なくとも一部にゲート間絶縁膜を形成する。
【００４７】
上記第２視点の好ましい形態によれば、第１ゲート電極及び第２ゲート電極はポリシリコンを有し、第１ゲート電極及び第２ゲート電極の上面の少なくとも一部をシリサイド化する。
【００４８】
上記第２視点の好ましい形態によれば、半導体基板上に、所定の間隔を空けて２つの第１ゲート電極を形成し、第１ゲート電極又は積層体の一方の側面に沿ってゲート間絶縁膜を形成し、他方の側面に沿ってゲート配線間絶縁膜を形成し、ゲート配線間絶縁膜を介して少なくとも第１ゲート電極のサイドウォールとして、２つの第１ゲート電極間の半導体基板の第１不純物拡散領域上に拡散領域配線を形成し、第２ゲート電極は、ゲート間絶縁膜を介して第１ゲート電極に対して拡散領域配線の反対側にそれぞれ形成する。
【００４９】
上記第２視点の好ましい形態によれば、拡散領域配線を第２ゲート電極と共に形成する。
【００５０】
上記第２視点の好ましい形態によれば、ゲート絶縁膜の基となるゲート絶縁膜前駆層を形成し、第２ゲート電極及び拡散領域配線の基となる第１の第２ゲート電極前駆層を形成し、第１不純物拡散領域を形成する領域上の第１の第２ゲート電極前駆層を除去し、半導体基板に不純物を注入して第１不純物拡散領域を形成し、第２ゲート電極及び拡散領域配線の基となる第２の第２ゲート電極前駆層を形成することにより、第２ゲート電極及び拡散領域配線を形成する。
【００５１】
上記第２視点の好ましい形態によれば、第２ゲート電極及び拡散領域配線の高さを第１ゲート電極の高さより高くするために、第１ゲート電極上に嵩上げ膜を形成した後に、第２ゲート電極及び拡散領域を形成し、第２ゲート電極及び拡散領域配線を形成した後、嵩上げ膜を除去する。
【００５２】
上記第２視点の好ましい形態によれば、嵩上げ膜を除去した後、第１ゲート電極に対向する第２ゲート電極の側面に沿って、第１ゲート電極上面と第２ゲート電極上面の間の少なくとも一部にゲート間絶縁膜を形成し、第１ゲート電極に対向する拡散領域配線の側面に沿って、第１ゲート電極上面と拡散領域配線上面の間の少なくとも一部にゲート配線間絶縁膜を形成する。
【００５３】
上記第２視点の好ましい形態によれば、拡散領域配線はポリシリコンを有し、拡散領域配線の上面の少なくとも一部をシリサイド化する。
【００５４】
上記第２視点の好ましい形態によれば、第１電極にコンタクトを接続する領域を、リソグラフィ技術を用いて第１電極と共に形成する。
【実施例】
【００５５】
本発明の第１実施形態に係る不揮発性半導体記憶装置について説明する。図１に、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略平面図を示す。図２に、図１のII−II線における概略断面図を示し、図３に、図１のIII−III線における概略断面図を示す。なお、図１においては、層間絶縁膜１３、保護絶縁膜９ａ，９ｂ及びシリサイド膜３ｄ，６ａ，８ａの図示は省略されている。
【００５６】
不揮発性半導体記憶装置１は、半導体基板２と、半導体基板２上に形成された電荷蓄積膜５と、電荷蓄積膜５上に形成された第１ゲート電極としてのメモリゲート６と、電荷蓄積膜５に隣接して形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成された第２ゲート電極としてのコントロールゲート８と、を備える。
【００５７】
半導体基板２（例えばシリコン基板）には、第１不純物拡散領域（例えばソース領域）３ａ及び第２不純物拡散領域（例えばドレイン領域）３ｂ（ＬＤＤ（Lightly Doped Drain）３ｃ含む）が形成され、第１不純物拡散領域３ａと第２不純物拡散領域３ｂとの間にはチャネル領域４が形成されている。第１不純物拡散領域３ａ、第２不純物拡散領域３ｂ及びチャネル領域４は、素子分離領域１４によって、第１不純物拡散領域３ａ、第２不純物拡散領域３ｂ及びチャネル領域４と分離されている。第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂの表面には、第３シリサイド膜３ｄが形成され、第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂは上方の配線層（不図示）とコンタクト１２を介して電気的に接続されている。
【００５８】
電荷蓄積膜５は、チャネル領域４に沿って延在している。電荷蓄積膜５としては、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が順に積層したＯＮＯ（Oxide-Nitride-Oxide）膜を使用することができる。
【００５９】
電荷蓄積膜５上にはメモリゲート６が延在している。メモリゲート６は、例えばポリシリコンで形成することができる。メモリゲート６の上面には、第１シリサイド膜６ａが形成されている。メモリゲート６は、好ましくは、コントロールゲート８のサイドウォールとして形成するのではなく、リソグラフィ技術を用いて成形する。この場合、メモリゲート６の上面は、好ましくは曲面状又は半導体基板２に対して斜めになっていない。また、メモリゲート６の上面は好ましくは平坦となっており、より好ましくは半導体基板２に対して平行となっている。メモリゲート６をリソグラフィ法を用いて形成することにより、複数のメモリゲート６の寸法のばらつきを抑制することができる。また、メモリゲート６の長さを所定の長さに形成しながらも、コンタクトと電気的に接続する部分のみを部分的に拡張することもできる。
【００６０】
電荷蓄積膜５に隣接して、ゲート絶縁膜７も、チャネル領域４に沿って延在している。ゲート絶縁膜７としては、例えば、シリコン酸化膜を使用することができる。
【００６１】
ゲート絶縁膜７上には、ワード線を兼ねるコントロールゲート８が延在している。コントロールゲート８は、例えばポリシリコンで形成することができる。コントロールゲート８の上面には、第２シリサイド膜８ａが形成されている。コントロールゲート８は、好ましくは、少なくともメモリゲート６のサイドウォールとして形成する。この場合、コントロールゲート８の上面は、曲面状、又は半導体基板２に対して傾斜した面となっている。
【００６２】
複数の電荷蓄積膜５、ゲート絶縁膜７、メモリゲート６及びコントロールゲート８は、平行に、かつ一方向に平行に延在している。また、これらの上方には、コントロールゲート８と直行するように複数のビット線（不図示）が平行に、かつ一方向に延在している。
【００６３】
本実施形態において、メモリゲート６の長さＬ１は、コントロールゲート８の長さＬ２より短くなっている。メモリゲート６の長さＬ１は、情報消去に影響が出ないような長さにすると好ましく、コントロールゲート８の長さＬ２は、誤書込みが発生しないような長さに設定すると好ましい。また、メモリゲート６の高さ（特に、コントロールゲート８と対向する側面の高さ）Ｈ１は、コントロールゲート８の高さ（特に、メモリゲート６と対向する側面の高さ）Ｈ２と異なっている。例えば、コントロールゲート８と対向するメモリゲート６側面の最上端の高さＨ１は、メモリゲート６と対向するコントロールゲート８側面の最上端の高さＨ２よりも５０ｎｍ以上低くすることができる。なお、本発明において、ゲート電極（メモリゲート６及びコントロールゲート８）の長さとは、ゲート長と同じく、図２に示す断面の横方向の長さのことをいう。
【００６４】
本実施形態においては、メモリゲート６の長さをコントロールゲート８よりも短くしたが、第１ゲート電極をコントロールゲート、第２ゲート電極をメモリゲートとして、メモリゲートの長さをコントロールゲートの長さより長くした場合であっても本発明を適用することができる。
【００６５】
メモリゲート６とコントロールゲート８の間には、メモリゲート６とコントロールゲート８の電気的接触を防止するためのゲート間絶縁膜１０，１１が形成されている。下部ゲート間絶縁膜１０は、メモリゲート６と対向するコントロールゲート８側面に沿って、半導体基板２面からメモリゲート６の上面まで延在している。また、上部ゲート間絶縁膜１１は、メモリゲート６と対向するコントロールゲート８側面に沿って、メモリゲート６の上面からコントロールゲート８の上面まで延在している。上部ゲート間絶縁膜１１により、第１シリサイド６ａと第２シリサイド８ａ間の短絡を防止することができる。
【００６６】
また、本実施形態においては、コントロールゲート８とは反対側の電荷蓄積膜５及びメモリゲート６の両側面に沿っても、下部ゲート間絶縁膜１０が延在して入る。
【００６７】
ゲート絶縁膜７の組成と下部ゲート間絶縁膜１０の組成とは異ならせることができる。電荷蓄積層５の組成と下部ゲート間絶縁膜１０の組成とは異ならせることができる。さらに、下部ゲート間絶縁膜１０の組成と上部ゲート間絶縁膜１１の組成とは異ならせることができる。例えば、ゲート絶縁膜７としてシリコン酸化膜を使用し、電荷蓄積層５としてＯＮＯ膜を使用し、下部ゲート間絶縁膜１０としてＯＮ（酸化物−窒化物）膜を使用し、そして上部ゲート間絶縁膜１１としてシリコン酸化膜を使用することができる。
【００６８】
また、本実施形態においては、メモリゲート５に対してコントロールゲート８とは反対側及びコントロールゲート８に対してメモリゲート６とは反対側には、保護絶縁膜９ａ，９ｂが形成されている。コントロールゲート８側にある第２保護絶縁膜９ｂのコントロールゲート８に対向する側面は、対向するコントロールゲート８の側面の高さと同等であるが、メモリゲート６側にある第１保護絶縁膜９ａは、メモリゲート６よりも高くなっている。
【００６９】
次に、本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４〜図７に、図１〜図３に示す本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図を示す。なお、図４〜図７において、左側に図１のII−II線における断面部分に相当する部分の概略断面図を示し、右側に図１のIII−III線における断面部分に相当する部分の概略断面図を示す。
【００７０】
まず、半導体基板（例えばシリコン基板）２の所定の領域に、素子分離領域１４を形成する（図４（ａ））。次に、半導体基板２上に、電荷蓄積膜５の基となる電荷蓄積膜前駆層（例えばＯＮＯ層）５’、メモリゲート６の基となるメモリゲート前駆層（例えばポリシリコン層）６’、第３保護絶縁膜（例えばシリコン酸化膜）１６の基となる第３保護膜前駆層１６’、及び嵩上げ膜（シリコン窒化膜）の基となる嵩上げ膜前駆層１７’を順に積層する（図４（ｂ））。嵩上げ膜１７は、後の工程においてコントロールゲート８をサイドウォールとして形成する際に、コントロールゲート８をメモリゲート６よりも高くするための膜であり、その膜厚は、コントロールゲート８の高さに応じて適宜設定する。また、嵩上げ膜１７と第３保護絶縁膜１６とは、選択的にエッチングできるように異なる材料とすると好ましい。次に、リソグラフィ法を用いて嵩上げ膜前駆層１７’上にレジストをパターニングし（不図示）、該レジストをマスクとして、電荷蓄積膜前駆層５’、メモリゲート前駆層６’、第３保護膜前駆層１６’、及び嵩上げ膜前駆層１７’の積層体を所定の形状にパターニングし、レジストを除去する（図４（ｃ））。次に、下部ゲート間絶縁膜１０の基となる下部ゲート間絶縁膜前駆層（例えばＯＮ層）１０’を形成し（図４（ｄ））、エッチングにより、該積層体のサイドウォールとして下部ゲート間絶縁膜１０を形成する（図４（ｅ））。下部ゲート間絶縁膜１０に窒化膜を含ませることにより、後の工程による酸化膜に与える影響を減少させることができる。
【００７１】
次に、酸化によりゲート絶縁膜７の基となるゲート絶縁膜前駆層（例えばシリコン酸化間膜）７’を形成する（図５（ｆ））。次に、コントロールゲート８の基となるコントロールゲート前駆層（例えばポリシリコン層）８’を形成する（図５（ｇ））。次に、コントロールゲート前駆層８’をエッチバックして該積層体の両側にサイドウォールを形成し（図５（ｈ））、該積層体の片側のサイドウォールをレジストマスクを使用して除去してコントロールゲート８を形成する（図（ｉ））。
【００７２】
次に、半導体基板２に不純物（例えばＡｓ）を注入してＬＤＤ３ｃを形成する（図６（ｊ））。次に、第１及び第２保護絶縁膜９ａ，９ｂの基となる第１及び第２保護絶縁膜前駆層（例えばシリコン酸化膜）９’を成長させ（図６（ｋ））、エッチバックする（図６（ｌ））。次に、例えば嵩上げ膜１７がシリコン窒化膜、第３保護絶縁膜１６がシリコン酸化膜である場合、嵩上げ膜１７が酸化されない条件で全体を酸化して第４保護絶縁膜（例えばシリコン酸化膜）１８を形成する（図６（ｍ））。次に、第４保護絶縁膜１８をマスクとしてメモリゲート６上の嵩上げ層１７を除去し、次に、第３保護絶縁膜１６及び第４保護絶縁膜１８を除去する（図７（ｎ））。
【００７３】
次に、半導体基板２に不純物（例えばＮ＋）を注入し、ソース領域及びドレイン領域となる第１及び第２不純物拡散領域３ａ，３ｂを形成する（図７（ｏ））。次に、上部ゲート間絶縁膜１１の基となる上部ゲート間絶縁膜前駆層（例えばシリコン酸化膜）１１’を形成し（図７（ｐ））、エッチバックにより上部ゲート間絶縁膜１１を形成する（図７（ｑ））。次に、メモリゲート６、コントロールゲート８、及び第１及び第２不純物拡散領域３ａ，３ｂの上面をシリサイド化して、シリサイド膜６ａ，８ａ，３ｄを形成する（図７（ｒ））。次に、層間絶縁膜１３、コンタクト１２、配線等を順次形成して（不図示）、不揮発性半導体記憶装置１を製造する。
【００７４】
上記製造方法においては、メモリゲート６をリソグラフィ法を用いて形成し、コントロールゲート８をサイドウォールとして形成したが、コントロールゲート８をリソグラフィ法を用いて形成し、メモリゲート６をサイドウォールとして形成することもできる。このとき、長さ（図２に示すＬ１，Ｌ２）の短い方のゲートをリソグラフィ法を用いて形成すると好ましい。リソグラフィ法を用いることにより、長さの短いゲートであっても、電気的抵抗を低下させるための裏打ちコンタクトを形成する所定の箇所のみを部分的に拡張して、コンタクトと接続するための面積を確保することができる。また、メモリゲート６をリソグラフィ法を用いて形成すると、長さのばらつきを抑えることができるので、絶縁膜のダメージや電荷分布の偏りを抑制し、不揮発性半導体記憶装置の信頼性を高めることができる。さらに、上記製造方法によれば、メモリゲート６の高さとコントロールゲート８の高さを変えると共に、両者の間に上部及び下部ゲート間絶縁膜１０，１１を配することにより、メモリゲート６（シリサイド膜６ａ含む）とコントロールゲート８（シリサイド膜８ａ含む）との短絡を防止することができる。
【００７５】
次に、本発明の第２実施形態に係る不揮発性半導体記憶装置について説明する。図８に、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略平面図を示す。図９に、図８のIX−IX線における概略断面図を示す。なお、図８においては、層間絶縁膜３３、保護絶縁膜２９ａ，２９ｂ及びシリサイド膜２３ｄ，２６ａ，２８ａ，３５ａの図示は省略されている。
【００７６】
本実施形態においては、第１不純物拡散領域２３ａ上に拡散領域配線３５が形成され、拡散領域配線３５の両側にそれぞれメモリセルが形成されている。メモリゲート２６は、拡散領域配線３５の両側に配される。コントロールゲート２８は、メモリゲート２６に対して拡散領域配線３５とは反対側にそれぞれ配される。第２不純物拡散領域２３ｂは、コントロールゲート２８に対してメモリゲート２６とは反対側にそれぞれ形成されている。拡散領域配線３５は、メモリゲート２６及びコントロールゲート２８に沿って延在している。
【００７７】
図１０に、本発明の第２実施形態に係る不揮発性半導体記憶装置の半導体基板の概略平面図を示す。本実施形態においては、拡散領域配線３５によって、図１０において縦方向に隣接する第１不純物拡散領域２３ａ同士を電気的に接続するので、図１０において横方向に線状に延在する拡散層２３は、縦方向に隣接する拡散層と素子分離領域３４によって分離されている。すなわち、素子分離領域３４は、図１０において横方向に延在する線状に形成されている。
【００７８】
第１実施形態と同様にして、メモリゲート２６の長さＬ３は、コントロールゲート２８の長さＬ４より短い。また、メモリゲート２６の上面は、好ましくは、曲面状や半導体基板２２に対して斜めになっておらず、より好ましくは半導体基板２２に対して平行になっている。
【００７９】
メモリゲート２６の高さ（特に、コントロールゲート２８及び拡散領域配線３５と対向する側面の高さ）Ｈ３は、コントロールゲート２８及び拡散領域配線３５の高さ（特に、メモリゲート６と対向する側面の高さ）Ｈ４とは異なっている。例えば、コントロールゲート２８及び拡散領域配線３５と対向するメモリゲート２６側面の最上端の高さＨ３は、メモリゲート２６と対向するコントロールゲート２８及び拡散領域配線３５側面の最上端の高さＨ４よりも低くなっている。なお、図９においては、コントロールゲート２８と拡散領域配線３５の高さは同じにしてあるが、同じでなくても構わない。
【００８０】
メモリゲート２６、コントロールゲート２８及び拡散領域配線３５の上面には、シリサイド膜２６ａ，２８ａ，３５ａが形成されている。メモリゲート２６とコントロールゲート２８との短絡を防止するため、メモリゲート２６とコントロールゲート２８間には、第１実施形態と同様にして、下部ゲート間絶縁膜３０及び上部ゲート間絶縁膜３１が形成されている。さらに、本実施形態においては、メモリゲート２６と拡散領域配線３５との短絡を防止するため、メモリゲート２６と拡散領域配線３５間には、下部ゲート配線間絶縁膜４０及び上部ゲート配線間絶縁膜４１が形成されている。電荷蓄積膜２５の組成と下部ゲート配線間絶縁膜４０の組成とは異ならせることができる。また、下部ゲート配線間絶縁膜４０の組成と上部ゲート配線間絶縁膜４１の組成とは異ならせることができる。例えば、電荷蓄積膜２５としてＯＮＯ膜を使用し、下部ゲート配線間絶縁膜４０としてＯＮ膜を使用し、そして上部ゲート配線間絶縁膜４１としてシリコン酸化膜を使用することができる。また、下部ゲート間絶縁膜３０の組成と下部ゲート配線間絶縁膜４０の組成は同じにすることができ、上部ゲート間絶縁膜３１の組成と上部ゲート配線間絶縁膜４１の組成は同じにすることができる。
【００８１】
第２実施形態における上記以外の形態は、第１実施形態と同様であるので、ここでの説明は省略する。
【００８２】
次に、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１１〜図１３に、図８及び図９に示す本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための概略工程図を示す。なお、図１１〜図１３は、左側に図８のIX−IX線における断面部分に相当する部分の概略断面図である。
【００８３】
まず、第１実施形態に係る図４（ａ）〜図５（ｇ）と同様にして、半導体基板２２上に、電荷蓄積膜（例えばＯＮＯ膜）２５、メモリゲート（例えばポリシリコン）２６、第３保護絶縁膜（例えばシリコン酸化膜）３６及び嵩上げ膜（シリコン窒化膜）３７を有する積層体を形成する。該積層体の両側には、下部ゲート間絶縁膜（例えばＯＮ膜）３０及び下部ゲート配線間絶縁膜（例えばＯＮ膜）４１を形成する。半導体基板２２及び該積層体２２上にはゲート絶縁膜２７の基となるゲート絶縁膜前駆層（例えばシリコン酸化膜）２７’を形成する。最上層には全面に亘ってコントロールゲート２８及び拡散領域配線３５の一部の基となる第１コントロールゲート前駆層（例えばポリシリコン層）２８’，３５’を形成する（図１１（ａ））。第１実施形態と異なる点は、半導体基板２２上に、該積層体を２つ形成することであり、２つの該積層体は、拡散領域配線３５の長さ分の間隔を空けてされている。また、第１コントロールゲート前駆層（例えばポリシリコン層）２８’，３５’は、後の工程においてゲート絶縁膜前駆層２７’を保護するために形成した層であり、ゲート絶縁膜前駆層２７’にダメージ付与されることがないのであれば、形成を省略することができる。
【００８４】
次に、拡散領域配線３５を形成する領域を跨いで該積層体の上面間を空けるようにレジスト３８を形成し、第１コントロールゲート前駆層２８’，３５’をエッチバックする（図１１（ｂ））。次に、不純物（例えばリン、砒素等）を半導体基板２２に注入して、第１不純物拡散領域２３ａ（ＬＤＤ２３ｃ含む）を形成する（図１１（ｃ））。次に、レジスト３８を除去した後に、第１不純物拡散領域２３ａ上のゲート絶縁膜前駆層２７’を除去する（図１１（ｄ））。
【００８５】
次に、全面に亘ってコントロールゲート２８及び拡散領域配線３５の基となる第２コントロールゲート前駆層（例えばポリシリコン層）２８”，３５”を形成後（図１２（ｅ））、エッチバックしてコントロールゲート２８及び拡散領域配線３５を形成する。次に、第２不純物拡散領域２３ｂに不純物を注入してＬＤＤ２３ｃを形成する（図１２（ｆ））。次に、第１及び第２保護絶縁膜２９ａ，２９ｂの基となる第１及び第２保護絶縁膜前駆層（例えばシリコン酸化膜）２９’を形成後（図１２（ｇ））、エッチバックして第１及び第２保護絶縁膜２９ａ，２９ｂを形成する（図１２（ｈ））。
【００８６】
次に、例えば嵩上げ膜３７がシリコン窒化膜、第３保護絶縁膜３６がシリコン酸化膜である場合、嵩上げ膜３１７が酸化されない条件で全体を酸化して第４保護絶縁膜（例えばシリコン酸化膜）３９を形成する（図１３（ｉ））。次に、第４保護絶縁膜３９をマスクとして嵩上げ膜３７を除去後、第４保護絶縁膜３９を除去する（図１３（ｊ））。次に、不純物（例えばＮ＋）を注入して、第２不純物拡散領域２３ｂを形成する（図１３（ｋ））。次に、全面に上部ゲート間絶縁膜３１及び上部ゲート配線間絶縁膜４１の基なる上部絶縁膜前駆層（例えばシリコン酸化膜）を形成後、エッチバックにより上部ゲート間絶縁膜３１及び上部ゲート配線間絶縁膜４１を形成する。（図１３（ｌ））。次に、メモリゲート２６、コントロールゲート２８、不純物拡散領域２３ａ，２３ｂ、及び拡散領域配線３５をシリサイド化して、シリサイド膜２６ａ，２８ａ，２３ｄ，３５ａを形成する（図１３（ｍ））。次に、層間絶縁膜３３、コンタクト３２、配線等を順次形成して（不図示）、不揮発性半導体記憶装置２１を製造する。
【００８７】
本実施形態においても、上述の第１実施形態と同様の効果を得ることができる。
【００８８】
また、本実施形態の不揮発性半導体記憶装置によれば、拡散領域配線３５を形成することにより、必要な面積を縮小化することができる。図１５に、拡散領域配線を形成しない不揮発性半導体記憶装置の半導体基板の概略平面図を示す。図１５において、メモリゲート７６及びコントロールゲート７８の位置を点線で示す。半導体基板上に拡散領域配線を形成しない場合、図１５において横方向に延在する線状の拡散層８３は、縦方向に隣接する拡散層と部分的に接続するように素子分離領域８４を形成する必要がある。すなわち、メモリゲート７６間に拡散層８３が存在するように素子分離領域８４が形成される。このとき、素子分離領域８４の端部（第１不純物拡散領域８３ａに面する領域）におけるリソグラフィのずれやコーナー形状の丸まりがメモリセルの特性に影響するため、メモリゲート７６と素子分離領域８４の端部との間には所定の距離を確保する必要がある（図１５における楕円印部分）。しかしながら、図１０に示すように、本実施形態によれば、拡散領域配線３５を形成して、素子分離領域３４を線状に形成する（隣接するメモリゲート２６間に拡散層を形成しない）ことにより、メモリゲートと素子分離領域の端部との間に距離を設ける必要がないので、その分セル面積を縮小することができる。
【００８９】
また、不純物拡散領域にコンタクトを接続する場合、拡散層と接続されるコンタクトとメモリゲートとの間に所定の間隔を確保する必要があるが、本発明によれば、拡散領域配線３５を形成することにより、拡散層と接続するコンタクトを形成する必要がなく、その間隔を確保する必要がなくなる。さらに、メモリゲート、コントロールゲート及び拡散領域配線の上面をシリサイド化することができ、電気的特性を高めることができる。
【００９０】
本実施形態の製造方法によれば、メモリゲート２６の高さと拡散領域配線３５の高さを変えると共に、両者の間に上部及び下部ゲート配線間絶縁膜４０，４１を配することにより、メモリゲート２６（シリサイド膜２６ａ含む）と拡散領域配線３５（シリサイド膜３５ａ含む）との短絡を防止することができる。
【００９１】
さらに、本実施形態の製造方法によれば、ゲート絶縁膜前駆層２７’を形成した後に、第１コントロールゲート前駆層（例えばポリシリコン層）２８’，３５’を形成することにより、ゲート絶縁膜２７の劣化を抑制することができる。基板に不純物を注入した後にゲート絶縁膜前駆層２７’を形成すると、基板に注入した不純物が基板から外に飛び出して、ゲート絶縁膜前駆層２７’に入り、ゲート絶縁膜が劣化することになる。そのため、ゲート絶縁膜前駆層２７’を形成した後に、基板に不純物を注入する必要がある。しかしながら、不純物を注入するために、ゲート絶縁膜前駆層２７’上に直接レジスト３８を形成すると、これによってもゲート絶縁膜は劣化することになる。そこで、本実施形態においては、ゲート絶縁膜前駆層２７’上に第１コントロールゲート前駆層２８’，３５’を形成した後に、レジスト３８を形成して不純物注入することにより、不純物の飛び出し及びレジスト形成によるゲート絶縁膜の劣化を抑制することができる。本実施形態は、高い信頼性が要求されるロジック用トランジスタ、例えばマイコンと混載したフラッシュメモリ、に適している。なお、高い信頼性を必要としない場合には、ゲート絶縁膜前駆層２７’を形成した後に、第１コントロールゲート前駆層２８’，３５’を形成することなく、レジスト３８を形成して不純物注入を実施してもよい。この場合には、コントロールゲート２８及び拡散領域配線３５の基となるコントロールゲート前駆層は１回の処理で形成することができる。
【００９２】
本発明の不揮発性半導体記憶装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００９３】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００９４】
１，２１        不揮発性半導体記憶装置
２，２２        半導体基板
３ａ，３ｂ，２３ａ，２３ｂ        不純物拡散領域
３ｃ，２３ｃ      ＬＤＤ
３ｄ，２３ｄ        第３シリサイド膜
４，２４        チャネル領域
５，２５        電荷蓄積膜
５’        電荷蓄積膜前駆層
６，２６        メモリゲート
６’        メモリゲート前駆層
６ａ，２６ａ        第１シリサイド膜
７，２７        ゲート絶縁膜
７’，２７’        ゲート絶縁膜前駆層
８，２８        コントロールゲート
８’        コントロールゲート前駆層
８ａ，２８ａ        第２シリサイド膜
９ａ，２９ａ        第１保護絶縁膜
９ｂ，２９ｂ        第２保護絶縁膜
９’        第１及び第２保護絶縁膜前駆層
１０，３０        下部ゲート間絶縁膜
１０’        下部ゲート間絶縁膜前駆層
１１，３１        上部ゲート間絶縁膜
１１’        上部ゲート間絶縁膜前駆層
１２，３２        コンタクト
１３，３３        層間絶縁膜
１４，３４        素子分離領域
１６，３６        第３保護絶縁膜
１６’        第３保護絶縁膜前駆層
１７，３７        嵩上げ膜
１７’        嵩上げ膜前駆層
１８        第４保護絶縁膜
２３        拡散層
２８’，３５’        第１コントロールゲート前駆層
２８”，３５”        第２コントロールゲート前駆層
２９’        第１及び第２保護絶縁膜前駆層
３５        拡散領域配線
３５ａ      シリサイド膜
３８        レジスト
３９        第４保護絶縁膜
４０        下部ゲート配線間絶縁膜
４１        上部ゲート配線間絶縁膜
５１，６１        半導体基板
５２，６２        電荷蓄積膜
５２’，６２’        電荷蓄積膜前駆層
５３，６３        シリコン窒化膜
５３ａ，６３ａ        側壁
５４，６４        メモリゲート
５４ａ，６４ａ        側壁
５４’，６４’        メモリゲート前駆層
７６        メモリゲート
７８        コントロールゲート
８３        拡散層
８３ａ，８３ｂ        不純物拡散領域
８４        素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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