(57)【要約】【課題】絶縁耐圧の向上、電位ノイズマージンの強化、および多結晶シリコン配線の微細化を実現したＩＧＢＴやＭＯＳトランジスタ等の半導体集積回路装置を提供する。【解決手段】埋め込み酸化膜１０２を有するＳＯＩ基板１００のＳＯＩ層９９に、埋め込み酸化膜１０２に達する深さまで第１絶縁分離トレンチ１０９を形成し、第１絶縁分離トレンチ１０９に取り囲まれて絶縁分離された素子領域１０３にＩＧＢＴを形成する。さらに、第１絶縁分離トレンチ１０９を取り囲んで、埋め込み酸化膜１０２に達する深さまで第２絶縁分離トレンチ１１０を形成する。そして、第１絶縁分離トレンチ１０９と第２絶縁分離トレンチ１１０との間にＳＯＩ層からなる電位固定領域１０４を形成し、その電位固定領域１０４は、ＩＧＢＴのコレクタ電位と同電位になるように設定（接続）する。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する深さまで形成された第１絶縁分離トレンチと、
前記埋め込み酸化膜と前記第１絶縁分離トレンチとに取り囲まれて絶縁分離されて形成されたＩＧＢＴもしくはＮチャネル型ＭＯＳトランジスタと、
前記第１絶縁分離トレンチを取り囲んで前記埋め込み酸化膜に達する深さまで形成された第２絶縁分離トレンチと、
前記第１絶縁分離トレンチと前記第２絶縁分離トレンチとの間に形成されたＳＯＩ層からなる電位固定領域とを備え、
前記電位固定領域は、前記ＩＧＢＴのコレクタ電位もしくは前記Ｎチャネル型ＭＯＳトランジスタのドレイン電位に設定されていることを特徴とする半導体集積回路装置。
【請求項２】
前記埋め込み酸化膜上に、前記ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物が形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記ＳＯＩ層の膜厚は６０μｍ以上であることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１絶縁分離トレンチの表面に形成された酸化膜の膜厚は３．７μｍ以下であることを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
前記第１絶縁分離トレンチは、所定の間隔を隔てて２本以上で形成されていることを特徴とする請求項１ないし請求項４のいずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜上のＳＯＩ（Silicon On Insulator）層に、絶縁分離されたＩＧＢＴ（Insulated Gate Bipolar Transistor）もしくはＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成されてなる半導体集積回路装置に関し、特に、インバータ回路の駆動用等に供されるＩＣ（Integrated Circuit）に適用できる高耐圧な半導体集積回路装置に関する。
【背景技術】
【０００２】
絶縁膜上に半導体層が形成されたＳＯＩ基板にトランジスタや抵抗等の素子を形成した半導体集積回路装置は、ジャンクションの構成によって発生する寄生容量等を低減させることで、μｓオーダー以下の高速スイッチング動作や１００Ｖ以上の高耐圧化を実現することが可能となり、寄生要素（寄生トランジスタ、寄生ダイオード、および寄生容量等）によって過大電流が継続的に流れるラッチアップ現象が生じないような信頼性の高い利点があることが知られている。
【０００３】
図１８は、ＳＯＩ基板と絶縁分離トレンチとを用いた従来の高耐圧な半導体集積回路装置の模式的な断面図である。図１８に示すような高耐圧な半導体集積回路装置は、例えばＮチャネル型ＭＯＳトランジスタとして構成されている。すなわち、シリコン支持基板１０１ａ上に埋め込み酸化膜１０２ａを有するＳＯＩ基板１００ａのＳＯＩ層９９ａに、素子活性領域として、Ｎバッファ層１１６ａ、Ｐチャネル層１１８ａ、Ｎ＋層１１９ａ、ゲート電極１１３ａ、ソース電極１１４ａ、およびドレイン電極１１５ａ等からなるＮチャネル型ＭＯＳトランジスタが形成されている。さらに、このＮチャネル型ＭＯＳトランジスタは、ＳＯＩ基板１００ａに埋め込まれた埋め込み酸化膜１０２ａと絶縁分離トレンチ１０９ａの側面酸化膜１０６ａとによって絶縁分離されている。また、図１８のような構成によってＩＧＢＴを形成することもできる。ＩＧＢＴの場合は、図１８の素子活性領域においてＮ＋層１１９ａの代わりにｐ＋層を形成し、ソース電極１１４ａをエミッタ電極と読み替え、ドレイン電極１１５ａをコレクタ電極と読みかえればよい。
【０００４】
しかし、図１８に示すような半導体集積回路装置の構造では、ＳＯＩ基板１００ａの側面方向からの電位ノイズに対して弱いという問題が生じる。そこで、この問題を解決する手段として、Ｎチャネル型ＭＯＳトランジスタの周囲電位をグランド電位で囲む構造が提案されている（例えば、特許文献１参照）。さらには、Ｎチャネル型ＭＯＳトランジスタの周囲電位をソース電位で固定させる構造が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平４−２３９１５４号公報
【特許文献２】特開２００７−２８１０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記の従来公知例の技術では、ドレイン電極（またはコレクタ電極）からの引き出し配線部の下部の電界分布構造に関してはほとんど考慮されていない。そのため、半導体集積回路装置全体で耐圧を測定すると、ドレイン電極（またはコレクタ電極）からの引き出し配線部に電界集中点が生じ、所望の耐圧を確保することができなくなるという問題が生じる。
【０００６】
本発明は、このような問題点に鑑みてなされたものであり、埋め込み酸化膜を有するＳＯＩ基板にＩＧＢＴまたはＮチャネル型ＭＯＳトランジスタが形成されてなる半導体集積回路装置であって、絶縁耐圧の向上を実現した半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記の課題を解決するために、本発明の半導体集積回路装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、その埋め込み酸化膜に達する深さまで形成された第１絶縁分離トレンチと、埋め込み酸化膜と第１絶縁分離トレンチとに取り囲まれて絶縁分離されて形成されたＩＧＢＴもしくはＮチャネル型ＭＯＳトランジスタと、第１絶縁分離トレンチを取り囲んで埋め込み酸化膜に達する深さまで形成された第２絶縁分離トレンチと、第１絶縁分離トレンチと第２絶縁分離トレンチとの間に形成されたＳＯＩ層からなる電位固定領域とを備え、電位固定領域は、ＩＧＢＴのコレクタ電位もしくはＮチャネル型ＭＯＳトランジスタのドレイン電位と同電位以下に設定された構成となっている。
【０００８】
この構成によれば、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に埋め込み酸化膜に達する深さまで第１絶縁分離トレンチが形成され、かつ、埋め込み酸化膜と第１絶縁分離トレンチとに取り囲まれて絶縁分離されたＩＧＢＴもしくはＮチャネル型ＭＯＳトランジスタがＳＯＩ基板上に形成されている。さらに、第１絶縁分離トレンチを取り囲んで、埋め込み酸化膜に達する深さまで第２絶縁分離トレンチが形成されている。そして、第１絶縁分離トレンチと第２絶縁分離トレンチとの間でＳＯＩ層からなる電位固定領域が形成され、この電位固定領域は、ＩＧＢＴのコレクタ電位もしくはＮチャネル型ＭＯＳのドレイン電位と同電位または同電位以下に設定されている。好適な実施形態としては、電位固定領域は、ＩＧＢＴのコレクタ電位もしくはＮチャネル型ＭＯＳのドレイン電位と同電位に設定することが望ましい。
【０００９】
また、好適な実施形態としては、ＳＯＩ基板のＳＯＩ層に埋め込まれた埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物を形成することにより、基板底面方向からの電圧ノイズ等による誤動作を抑制することができる。さらに、ＳＯＩ層の膜厚を６０μｍ以上にすることで所望の耐圧を確保することができる。
【００１０】
また、第１絶縁分離トレンチ上に形成する酸化膜の膜厚を３．７μｍ以下とすることで、表面の凹凸を抑制することができるので、引き出し線として微細なポリシリコン配線（多結晶シリコン配線）を形成することが可能となる。さらに、第１絶縁分離トレンチを２本以上のトレンチ構成とすることによって、トレンチ領域の不良に起因する半導体集積回路装置の故障率を低減することができる。
【発明の効果】
【００１１】
本発明の半導体集積回路装置によれば、絶縁耐圧を向上することができる。
【発明を実施するための最良の形態】
【００１２】
《第１実施形態》
図１は、本発明の第１実施形態に係る半導体集積回路装置１０をＩＧＢＴとしたときの断面図である。図１において、符号９９はＳＯＩ層、符号１００はＳＯＩ層９９を有するＳＯＩ基板、符号１０１はシリコン支持基板、符号１０２は埋め込み酸化膜、符号１０３は素子領域、符号１０４は電位固定領域、符号１０５は埋め込み多結晶シリコン膜、符号１０６は側面酸化膜、符号１０７は表面ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜、符号１０８は表面層間酸化膜、符号１０９は第１絶縁分離トレンチ、符号１１０は第２絶縁分離トレンチ、符号１１１はコレクタ電極、符号１１２はエミッタ電極、符号１１３はゲート電極、符号１１６はＮバッファ層、符号１１７はＰ＋層、符号１１８はＰチャネル層、符号１２０は引き出し線部の酸化膜厚、符号１３０はＳＯＩ基板１００のＳＯＩ層９９の島厚である。
【００１３】
シリコン支持基板１０１の上面には埋め込み酸化膜１０２が形成され、その上部にＳＯＩ基板１００のＳＯＩ層９９が構成されている。ＳＯＩ基板１００のＳＯＩ層９９は、第１絶縁分離トレンチ１０９と第２絶縁分離トレンチ１１０との間に挟まれた電位固定領域１０４と、第１絶縁分離トレンチ１０９に囲まれた素子領域（素子活性領域）１０３とに、第１絶縁分離トレンチ１０９によって分離されている。そして、素子領域１０３は電位固定領域１０４で囲まれた構造となっており、コレクタ電極１１１と電位固定領域１０４が電気的に接続されている。なお、素子領域（素子活性領域）１０３は、Ｎバッファ層１１６、Ｐ＋層１１７、Ｐチャネル層１１８、コレクタ電極１１１、エミッタ電極１１２、ゲート電極１１３等によって構成されている。
【００１４】
図２は、図１に示す半導体集積回路装置（ＩＧＢＴ）１０を上部から見た模式的な平面図である。なお、この平面図は理解を容易にするために模式的に描かれている。図２に示すように、電位固定領域１０４に囲まれた素子領域１０３の表面には、コレクタ電極１１１、エミッタ電極１１２、およびゲート電極１１３が配置され、コレクタ電極１１１が電位固定領域１０４に電気的に接続されている。
【００１５】
ここで、図２に示すようにコレクタ電極１１１が電位固定領域１０４に接続された本実施形態の半導体集積回路装置（以下、本実施形態装置という）と、図１８で示したような電位固定領域を設けない従来構造の半導体集積回路装置および特許文献１で述べたような電位固定領域をグランド電位に固定した構造の半導体集積回路装置（以下、従来装置という）とについて耐圧比較を行った。その結果、本実施形態装置（ＩＧＢＴ）では耐圧が６７０Ｖあったのに対し、従来装置は耐圧が５０Ｖ程度低下していた。
【００１６】
従来装置の耐圧が低下している原因を調べるために、従来装置と同じ構造を仮定したシミュレーション計算を実施し、アバランシェポイントについて調べた。その結果、本実施形態装置（ＩＧＢＴ）では、アバランシェポイントが素子領域１０３の中央部付近のエミッタ引き出し配線部直下であったのに対して、従来装置では、アバランシェポイントが第１絶縁分離トレンチ１０９に近いコレクタ引き出し配線部付近であった。この結果から、本実施形態装置（ＩＧＢＴ）では、電界集中部分が従来装置のコレクタ引き出し部からエミッタ引き出し部へと移動したことにより、電界集中部分が電位固定領域１０４から遠くなったことによって耐圧が向上したものと推測される。
【００１７】
なお、図２ではコレクタ電極１１１が電位固定領域１０４に接続された構成について述べたが、コレクタ電極１１１から所望のインピーダンス（例えば、抵抗）を介して電位固定領域１０４に接続してもよい。この場合は、電位固定領域１０４の電位はコレクタ電位以下となるが、従来装置に比べると耐圧は向上する。
【００１８】
次に、半導体集積回路装置（ＩＧＢＴ）１０の製造工程について、図３〜図５を用いて説明する。図３は、図１に示す半導体集積回路装置（ＩＧＢＴ）の製造工程を示す工程図である。図４は、図３の続きの製造工程を示す工程図である。図５は、図４の続きの製造工程を示す工程図である。図３〜図５の工程図において、（ａ）はトレンチ形成工程、（ｂ）は酸化膜形成工程、（ｃ）は多結晶シリコン埋め込み工程、（ｄ）は分離研磨工程、（ｅ）は表面酸化膜除去工程、（ｆ）は表面ＬＯＣＯＳ酸化膜形成工程であり、（ａ）〜（ｆ）の工程で素子領域１０３および電位固定領域１０４が形成される。また、（ｇ）〜（ｉ）は素子領域１０３にＩＧＢＴが形成される工程である。なお、図３（ａ）のトレンチ形成工程で示されている１１５はフォトレジストである。
【００１９】
図３（ａ）のトレンチ形成工程では、埋め込み酸化膜１０２を有するＳＯＩ基板１００を用意し、その表面にフォトレジスト１１５をマスクとしてドライエッチングすることにより、埋め込み酸化膜１０２に到達する深さまで第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０を形成する。
【００２０】
図３（ｂ）の酸化膜形成工程では、第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０を含むＳＯＩ基板１００全体を酸化して、ＳＯＩ基板１００の表面酸化膜１０６ａと、第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０の内部の側面酸化膜１０６を形成する。
【００２１】
その後、図３（ｃ）の多結晶シリコン埋め込み工程では、第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０の内部を含むＳＯＩ基板１００の表面に多結晶シリコンからなる埋め込み多結晶シリコン膜１０５を形成する。さらに、図４（ｄ）の分離研磨工程では、ＳＯＩ基板１００の表面全体を機械研磨して、第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０の内部のみに埋め込み多結晶シリコン膜１０５を残す。
【００２２】
次に、図４（ｅ）のトレンチ上部を含む分離領域以外の表面酸化膜を除去する表面酸化膜除去工程では、第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０の上部を含む分離領域以外の表面酸化膜の領域１０６ｂをエッチングにより除去する。そして、図４（ｆ）の表面ＬＯＣＯＳ酸化膜形成工程では、シリコンナイトライド膜を用いた通常の局所酸化法を用いて、表面ＬＯＣＯＳ酸化膜１０７を形成する。
【００２３】
以上の工程において、素子領域１０３と電位固定領域１０４が第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０によって分離される。
【００２４】
次に、図５（ｇ）〜（ｉ）の工程図に従って、素子領域１０３にＩＧＢＴを形成する工程を説明する。先ず、図５（ｇ）のＩＧＢＴ形成工程において、素子領域１０３内のエミッタ分離領域内の所望の位置にポリシリコンを形成してゲート電極１１３を作成する。そして、図５（ｈ）のＩＧＢＴ形成工程において、ゲート電極１１３をマスクとしてＰチャネル領域１１８を形成してエッミタ領域とし、さらに、コレクタ分離領域内部にＮバッファ層１１６とＰ＋層１１７を形成してコレクタ領域とする。そして、最後に、図５（ｉ）のＩＧＢＴ形成工程において、エッミタ領域の略中央部分、コレクタ領域の略中央部分、及び固定電位領域１０４の任意部分を除いて表面層間酸化膜１０８を形成する。さらに、コレクタ領域の略中央部分から外部へ向けて金属蒸着などによってコレクタ電極１１１を形成すると共に、エッミタ領域の略中央部分から外部へ向けて金属蒸着などによってエミッタ電極１１２を形成する。なお、このときの表面層間酸化膜１０８の膜厚は２．６μｍとする。
【００２５】
なお、第１実施形態において、図３（ａ）のトレンチ形成工程における第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０の形成時において、エッチングマスクとしてフォトレジスト１１５を用いているが、これに限られることはなく、例えば、酸化珪素層、窒化珪素層、または酸化シリコン層と窒化珪素層を積層したものをエッチングマスクとして使用してもよい。更に、図３（ｃ）の多結晶シリコン埋め込み工程において、第１絶縁分離トレンチ１０９および第２絶縁分離トレンチ１１０は埋め込み多結晶シリコン膜１０５で形成される必要はなく、例えば、非晶質シリコン等を埋め込み層として使用してもよい。
【００２６】
また、図５（ｄ）の分離研磨工程において、機械研磨によりＳＯＩ基板１００の表面の多結晶シリコン層を除去したが、ドライエッチング法によって表面の多結晶シリコン層を除去してもよい。さらに、本実施形態では、表面層間酸化膜１０８の膜厚を２．６μｍとして、引き出し線をＡｌ（アルミニウム）の一層配線としたが、表面層間酸化膜１０８を二層または三層に分割して、引き出し線をＡｌの二層配線または三層配線にしてもよい。
【００２７】
《第２実施形態》
図６は、本発明の第２実施形態に係る半導体集積回路装置１０ａをＮチャネル型ＭＯＳトランジスタとしたときの断面図である。第２実施形態では、第１実施形態のＩＧＢＴ素子に代えて、素子領域１０３にＮチャネル型ＭＯＳトランジスタが形成されている。従って、図６に示すように、素子領域１０３にＮバッファ層１１６、Ｐチャネル層１１８、およびＮ＋層１１９が形成されていて、表面には、ゲート電極１１３、ソース電極１１４、およびドレイン電極１１５が配置されている。それ以外の構成は図１に示す第１実施形態と同じである。
【００２８】
図７は、図６に示す半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）１０ａを上部から見た平面図である。なお、この平面図は理解を容易にするために模式的に描かれている。図７に示すように、電位固定領域１０４に囲まれた素子領域１０３の表面には、ソース電極１１４、ドレイン電極１１５、およびゲート電極１１３が配置され、ドレイン電極１１５が電位固定領域１０４に電気的に接続されている。
【００２９】
ここで、図７に示すようにドレイン電極１１５が電位固定領域１０４に接続された本実施形態の半導体集積回路装置（以下、本実施形態装置という）と、図１８で示したような電位固定領域を設けない従来構造の半導体集積回路装置および特許文献１で述べたような電位固定領域をグランド電位に固定した構造の半導体集積回路装置（以下、従来装置という）とについて耐圧比較を行った。その結果、本実施形態装置（Ｎチャネル型ＭＯＳトランジスタ）では耐圧が６７５Ｖあったのに対し、従来装置は耐圧が５０Ｖ程度低下していた。
【００３０】
従来装置の耐圧が低下している原因を調べるために、従来装置と同じ構造を仮定したシミュレーション計算を実施し、アバランシェポイントについて調べた。その結果、本実施形態装置（Ｎチャネル型ＭＯＳトランジスタ）では、アバランシェポイントが素子領域１０３の中央部付近のソース引き出し配線部直下であったのに対して、従来装置では、アバランシェポイントが第１絶縁分離トレンチ１０９に近いドレイン引き出し配線部付近であった。この結果から、本実施形態装置（Ｎチャネル型ＭＯＳトランジスタ）では、電界集中部分が従来装置のドレイン引き出し部からソース引き出し部へと移動したことにより、電界集中部分が電位固定領域１０４から遠くなったことによって耐圧が向上したものと推測される。
【００３１】
図８（ｈ）、図８（ｉ）は、図６に示す半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）１０ａの製造工程の終わりの部分を示す工程図である。なお、素子領域１０３および電位固定領域１０４を形成する工程は、図３（ａ）〜（ｃ）および図４（ｄ）〜（ｆ）の工程と同じであり、素子領域１０３にゲート電極１１３が形成される工程は図５（ｇ）の工程と同じであるので、本実施形態ではそれらの工程図は省略している。
【００３２】
すなわち、第２実施形態の半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）１０ａの製造に当っては、第１実施形態の半導体集積回路装置（ＩＧＢＴ）１０の製造工程で述べた図３（ａ）〜（ｃ）、図４（ｄ）〜（ｆ）および図５（ｇ）と同様の工程を経る。そして、図５（ｇ）に示すようにゲート電極１１３を形成した後に、図８（ｈ）に示すように、ゲート電極１１３をマスクとしてＰチャネル層１１８を形成し、さらに、コレクタ分離領域内部にＮバッファ層１１６とＮ＋層１１９とを形成する。最後に、図８（ｉ）に示すように、表面層間酸化膜１０８とソース電極１１４およびドレイン電極１１５を形成する。
【００３３】
《第３実施形態》
図９は、本発明の第３実施形態に係る半導体集積回路装置をＩＧＢＴとしたときの断面図である。図９に示す第３実施形態の半導体集積回路装置（ＩＧＢＴ）１０ｂの構成が、図１に示す第１実施形態の半導体集積回路装置（ＩＧＢＴ）１０の構成と異なるところは、埋め込み酸化膜１０２上に、ＳＯＩ層９９と同じ導電型で不純物濃度が高い高濃度不純物（Ｎ＋）１４０が形成されていることである。それ以外の構成は図１と同じであるので重複する説明は省略する。
【００３４】
図１０は、図９に示す半導体集積回路装置（ＩＧＢＴ）１０ｂを２個並べて電気ノイズを与えた時の変位電流を測定した場合の上部平面図である。なお、この平面図は理解を容易にするために模式的に描かれている。図１０に示すように、左右いずれの半導体集積回路装置（ＩＧＢＴ）１０ｂも、電位固定領域１０４に囲まれた素子領域１０３の表面に、コレクタ電極１１１、エミッタ電極１１２、およびゲート電極１１３が配置され、コレクタ電極１１１が電位固定領域１０４に電気的に接続されている。
【００３５】
図１０に示すような２個のＩＧＢＴの配列において、一方のＩＧＢＴ（例えば、右側のＩＧＢＴ）のコレクタ電極１１１とエミッタ電極１１２との間に、０．５μｓで３００Ｖまで直線的に変化する電圧（すなわち、ｄＶ／ｄｔ＝６００Ｖ／μｓ）を印加した場合、他方のＩＧＢＴ（例えば、左側のＩＧＢＴ）に流れる変位電流を測定した。
【００３６】
図１１は、図１０に示すような２個のＩＧＢＴの配列においてノイズの影響を測定したときの特性図である。図１１（ａ）は、印加電圧の特性であり、横軸に時間（μｓ）、縦軸に印加電圧（Ｖ）を表している。また、図１１（ｂ）は、隣のＩＧＢＴに励起した変位電流（Ａ）の特性であり、横軸に時間（μｓ）、縦軸に変位電流（Ａ）を表わしている。そして、特性１２２は印加電圧の変化、特性１２３は高濃度不純物（Ｎ＋）が存在しないときの変位電流、特性１２４は高濃度不純物（Ｎ＋）が存在するときの変位電流である。
【００３７】
図１１（ａ）に示すように、右側のＩＧＢＴのコレクタ電極１１１とエミッタ電極１１２との間に、０．５μｓの時間で３００Ｖまで上昇する電圧を直線的に変化させたとき（すなわち、ｄＶ／ｄｔ＝６００Ｖ／μｓを印加したとき）、ノイズ誘導を受ける左側のＩＧＢＴのコレクタ電極１１１とエミッタ電極１１２との間に流れる変位電流（ノイズ電流）を測定した。
【００３８】
その結果、図１１（ｂ）に示すように、図９の半導体集積回路装置（ＩＧＢＴ）１０ｂのように高濃度不純物層（Ｎ＋）１４０が形成されている場合は、変位電流１２４に示すように電流値が１０−９Ａから直ちに低下した。一方、高濃度不純物層（Ｎ＋）１４０が形成されていない場合、変位電流１２３に示すように電流値が１０−８Ａまで上昇してから低下した。すなわち、高濃度不純物（Ｎ＋）１４０が存在する場合の方が、高濃度不純物（Ｎ＋）１４０が存在しない場合よりも、直ちに電圧ノイズの影響が消えることが分かった。この結果から、図９の半導体集積回路装置（ＩＧＢＴ）１０ｂのように、埋め込み酸化膜１０２上に高濃度不純物層（Ｎ＋）１４０を形成することにより、周囲からの電圧ノイズの影響を低減できると言える。
【００３９】
なお、ＩＧＢＴの代わりに、図６に示すような半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）１０ａを用いて２個を並列に並べた場合においても、図１０で、コレクタ電極１１１をドレイン電極１１５と読み替え、エミッタ電極１１２をソース電極１１４と読み替え、ソース電極１１４とドレイン電極１１５との間に０．５μｓの時間で３００Ｖを直線的に変化させた電圧（ｄＶ／ｄｔ＝６００Ｖ／μｓ）を印加した場合の変位電流特性は図１１と全く同じである。すなわち、図６に示す半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）１０ａの構成において、埋め込み酸化膜１０２の上に高濃度不純物層１４０を形成することによって、周囲からの電圧ノイズの影響を防止することができる。
【００４０】
《第４実施形態》
図１２は、本発明の第４実施形態に係る半導体集積回路装置の断面図である。図１２に示すように、第４実施形態における半導体集積回路装置１０ｃの構造の特徴は、第１絶縁分離トレンチ１０９ｂが複数本で形成されている点である。図１２では第１絶縁分離トレンチ１０９ｂは２本で形成されているが、ｎ本の構成であってもよい。通常、第１絶縁分離トレンチは１本で定格耐圧が得られるように設計されるが、図１２に示す第１絶縁分離トレンチ１０９ｂのように複数本にすることにより、製造プロセスの工程中において第１絶縁分離トレンチ１０９ｂの内部で生じた不具合に対する不良率を大幅に低減させることができる。言い換えると、第１絶縁分離トレンチ１０９ｂが複数本で構成されていると、そのうちの１本のトレンチに不具合が生じても、第１絶縁分離トレンチ１０９ｂによる絶縁分離機能が損なわれることはない。
【００４１】
図１３は、図１２に示す半導体集積回路装置１０ｃにおいてトレンチの本数を変えたときの不良率の変化を示す特性図であり、横軸にトレンチ本数、縦軸に耐圧不良率を示している。このときの耐圧不良率は、図１２に示す半導体集積回路装置１０ｃについて２０００個の耐圧を測定したときの耐圧平均値に比べ、耐圧が３０％以上低下した半導体集積回路装置１０ｃの測定個数の割合とした。この結果から、第１絶縁分離トレンチ１０９ｂを複数本にすることにより、耐圧の不良率を低減できたことが分かる。具体的には、図１３に示すように、トレンチ本数が１本のときは０．１％の耐圧不良率が発生したが、トレンチ本数を２本以上にすることによって耐圧不良率はほぼ０％となる。
なお、半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）１０ａにおいてトレンチの本数を変えた場合も、図１３に示す結果と同様であった。
【００４２】
《第５実施形態》
本実施形態では、図１に示す半導体集積回路装置（ＩＧＢＴ）１０においてＳＯＩ基板１００のＳＯＩ層９９の島厚を変えたときの耐圧変化について調査した。なお、島厚とは、前記したように図１の半導体集積回路装置（ＩＧＢＴ）１０において１３０で示すＳＯＩ層９９の距離であり、ＳＯＩ基板１００のＳＯＩ層９９の厚さ示している。図１４は、図１に示す半導体集積回路装置（ＩＧＢＴ）１０のＳＯＩ基板１００の島厚を変えたときの耐圧の変化を示す特性図であり、横軸にＳＯＩ基板１００の島厚（μｍ）、縦軸に耐圧（Ｖ）を示している。
【００４３】
図１４から分かるように、島厚が６０μｍ以下になると耐圧が急激に低下するが、島厚を６０μｍ以上にすればほぼ６７０Ｖの耐圧を維持することができる。この結果から、島厚は６０μｍ以上が必要であることが分かる。
【００４４】
《第６実施形態》
本実施形態では、第１実施形態の工程図である図４（ｆ）で示した表面ＬＯＣＯＳ酸化膜厚１０７の膜厚を変えたときの、引き出し配線部である多結晶シリコン配線の断線率について調査した。このとき、表面ＬＯＣＯＳ酸化膜厚１０７の厚さは０．３〜１．５μｍまで変化させ、表面ＬＯＣＯＳ酸化膜１０７の膜厚と引き出し配線部の酸化膜厚の関係を調べた。図１５は、図１に示す半導体集積回路装置（ＩＧＢＴ）１０における表面ＬＯＣＯＳ酸化膜１０７の膜厚と引き出し配線部の酸化膜厚１２０の関係を示す特性図であり、横軸に表面ＬＯＣＯＳ酸化膜１０７の膜厚（局所酸化膜厚）（μｍ）、縦軸に引き出し配線部の酸化膜厚１２０の膜厚（μｍ）を示している。
【００４５】
なお、ここでは、表面ＬＯＣＯＳ酸化膜１０７の膜厚は図４（ｆ）の工程時点で形成した膜厚の値を指し、引き出し配線部の酸化膜厚は図１および図５（ｉ）の工程で示した引き出し配線部の酸化膜厚１２０である。図１５に示すように両者の関係は直線関係であり、表面ＬＯＣＯＳ酸化膜１０７の膜厚が０．３μｍのときは引き出し配線部の酸化膜厚１２０は２．７μｍであり、表面ＬＯＣＯＳ酸化膜１０７の膜厚が１．５μｍのときは引き出し配線部の酸化膜厚１２０は３．７μｍとなった。
【００４６】
図１６は、多結晶シリコン配線の断線度を調べるために作成した半導体集積回路装置の平面図である。すなわち、図１６は、図１に示す引き出し配線部の酸化膜厚１２０の上面に、ポリイミド線からなる多結晶シリコン配線１２１が配線されている状態を示している。すなわち、図１６では、図１に示すＩＧＢＴのゲート部を除き、多結晶シリコン配線１２１が第１絶縁分離トレンチトレンチ１０９および第２絶縁分離トレンチ１１０を横切るように配線されている。なお、このときの多結晶シリコン配線１２１の線幅は０．８μｍである。
【００４７】
図１７は、引き出し配線部の酸化膜厚１２０と多結晶シリコン配線１２１の断線率の関係を示す特性図であり、横軸に引き出し配線部の酸化膜厚１２０（μｍ）、縦軸に多結晶シリコン配線１２１の断線率（％）を示している。なお、断線率とは、調査した多結晶シリコン配線数に対する断線した多結晶シリコン配線数の割合である。図１７から分かるように、引き出し配線部の酸化膜厚１２０が３．７μｍ以上となると、多結晶シリコン配線１２１の断線率が急激に上昇することが分かる。この結果から、引き出し部の酸化膜厚は３．７μｍ以下であることが望ましい。
【産業上の利用可能性】
【００４８】
本発明の半導体集積回路装置１０，１０ａ，１０ｂ，１０ｃは、高耐圧かつ耐ノイズ性に優れているので、エアコンや電気自動車等に用いられる高圧インバータや、ディスプレイ等の高圧駆動電源等に利用される。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態に係る半導体集積回路装置をＩＧＢＴとしたときの断面図である。
【図２】図１に示す半導体集積回路装置（ＩＧＢＴ）を上部から見た模式的な平面図である。
【図３】図１に示す半導体集積回路装置（ＩＧＢＴ）の製造工程を示す工程図である。
【図４】図３の続きの製造工程を示す工程図である。
【図５】図４の続きの製造工程を示す工程図である。
【図６】本発明の第２実施形態に係る半導体集積回路装置をＮチャネル型ＭＯＳトランジスタとしたときの断面図である。
【図７】図６に示す半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）を上部から見た平面図である。
【図８】図８は、図６に示す半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）の製造工程の終わりの部分を示す工程図である。
【図９】本発明の第３実施形態に係る半導体集積回路装置をＩＧＢＴとしたときの断面図である。
【図１０】図９に示す半導体集積回路装置（ＩＧＢＴ）を２個並べて電気ノイズを与えた時の変位電流を測定した場合の上部平面図である。
【図１１】図１０に示すような２個のＩＧＢＴの配列においてノイズの影響を測定したときの特性図である。
【図１２】本発明の第４実施形態に係る半導体集積回路装置の断面図である。
【図１３】図１２に示す半導体集積回路装置において、トレンチの本数を変えたときの不良率の変化を示す特性図である。
【図１４】図１に示す半導体集積回路装置（ＩＧＢＴ）のＳＯＩ基板１００の島厚を変えたときの耐圧の変化を示す特性図である。
【図１５】図１に示す半導体集積回路装置（ＩＧＢＴ）における表面ＬＯＣＯＳ酸化膜１０７の膜厚と引き出し配線部の酸化膜厚１２０の関係を示す特性図である。
【図１６】多結晶シリコン配線の断線度を調べるために作成した半導体集積回路装置の平面図である。
【図１７】引き出し配線部の酸化膜厚１２０と多結晶シリコン配線１２１の断線率の関係を示す特性図である。
【図１８】ＳＯＩ基板と絶縁分離トレンチとを用いた従来の高耐圧な半導体集積回路装置の模式的な断面図である。
【符号の説明】
【００５０】
１０，１０ｂ，１０ｃ  半導体集積回路装置（ＩＧＢＴ）
１０ａ  半導体集積回路装置（Ｎチャネル型ＭＯＳトランジスタ）
９９  ＳＯＩ層
１００  ＳＯＩ基板
１０１  シリコン支持基板
１０２  埋め込み酸化膜
１０３  素子領域
１０４  電位固定領域
１０５  埋め込み多結晶シリコン膜
１０６  側面酸化膜
１０６ａ  表面酸化膜
１０７  表面ＬＯＣＯＳ酸化膜
１０８  表面層間酸化膜
１０９、１０９ｂ  第１絶縁分離トレンチ
１１０  第２絶縁分離トレンチ
１１１  コレクタ電極（ＩＧＢＴ）
１１２  エミッタ電極（ＩＧＢＴ）
１１３  ゲート電極
１１４  ソース電極（Ｎチャネル型ＭＯＳトランジスタ）
１１５  ドレイン電極（Ｎチャネル型ＭＯＳトランジスタ）
１１６  Ｎバッファ層
１１７  Ｐ＋層
１１８  Ｐチャネル層
１１９  Ｎ＋層
１２０  引き出し線部の酸化膜厚
１２１  多結晶シリコン配線（ポリシリコン配線）
１３０  島厚
１４０  高濃度不純物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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