(57)【要約】【課題】ＣＳＰやＢＧＡの高密度実装を安価で実現することができる半導体装置の実装構造を提供する。【解決手段】複数の外部電極２１を有する半導体装置１１と、外部電極２１に対向配置する電極パッド１５を有する多層基板１３と、半導体装置１１と多層基板１３との間に設けられた薄基板１２とを有し、その薄基板１２が貫通スルーホール１６を有し、外部電極２１と電極パッド１５とが貫通スルーホール１６を介して接合材料１４で接合され、その貫通スルーホール１６の一部（例えば１６ｃ，１６ｄ）から配線１７（例えば１７ｃ，１７ｄ）が引き出されているように構成する。【選択図】図１
2010153775.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部電極を有する半導体装置と、前記外部電極に対向配置する電極パッドを有する多層基板と、前記半導体装置と前記多層基板との間に設けられた薄基板と、を有し、
前記薄基板が貫通スルーホールを有し、前記外部電極と前記電極パッドとが前記貫通スルーホールを介して接合材料で接合され、該貫通スルーホールの一部から配線が引き出されていることを特徴とする半導体装置の実装構造。
【請求項２】
前記接合は、前記外部電極と前記貫通スルーホールと前記電極パッドとが一体にはんだ接合されている、請求項１に記載の半導体装置の実装構造。
【請求項３】
前記多層基板は、前記外部電極に対向配置する電極パッドのうち一部の電極パッドから配線が引き出された第１配線構造を有する、請求項１又は２に記載の半導体装置の実装構造。
【請求項４】
前記多層基板が有する第１配線構造において、引き出された配線が前記多層基板が有するスルーホール又はヴィアに接続されている、請求項３に記載の半導体装置の実装構造。
【請求項５】
前記薄基板は、前記貫通スルーホールが前記外部電極と同じ配列で形成されており該貫通スルーホールのうち一部の貫通スルーホールから配線が引き出された第２配線構造を有する、請求項１又は２に記載の半導体装置の実装構造。
【請求項６】
前記薄基板が有する第２配線構造において、引き出された配線が前記多層基板が有するスルーホール又はヴィアに接続されている、請求項５に記載の半導体装置の実装構造。
【請求項７】
請求項３に記載の第１配線構造が有する引き出し配線と、請求項５に記載の第２配線構造が有する引き出し配線とが、前記外部電極に接続されている、半導体装置の実装構造。
【請求項８】
前記薄基板が、前記貫通スルーホール及び前記電極パッド以外の部位において前記多層基板に接着されている、請求項１又は２に記載の半導体装置の実装構造。
【請求項９】
前記接着が、熱可塑性の樹脂の接着剤で行われる、請求項８に記載の半導体装置の実装構造。
【請求項１０】
前記貫通スルーホールの直径が、前記外部電極の直径の１／２以上、前記外部電極の直径未満である、請求項１〜９のいずれか１項に記載の半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の実装構造に関し、特に、高密度実装を可能にした低コストの半導体装置の実装構造に関する。
【背景技術】
【０００２】
電子機器の小型・薄型・軽量化及び高速・高機能・多機能化への進展に伴い、半導体装置は小型・薄型化と外部電極端子の狭ピッチ・多ピン化が進んでいる。これらの半導体装置の例としては、ＢＧＡ（Ball  Grid  array）やＣＳＰ（Chip  Size  Package）と呼ばれる半導体装置があり、半導体メーカー各社から様々な構造の半導体装置が提案されている。
【０００３】
一方、これら半導体装置などの電子部品を搭載するプリント配線板は、複雑な回路配線を収容するために多層基板が用いられており、半導体装置の狭ピッチ・多ピン化に対応するため、回路配線の微細化や配線基板の多層化が要求されている。
【０００４】
こうした多層基板は、貫通スルーホールで層間の回路を接続する貫通スルーホール多層基板、ＩＶＨ（Interstitial  Via  Hole）で層間を接続するＩＶＨ多層基板、及び、ビルドアップ工法により作製されるビルドアップ基板、に大別される。ＩＶＨ多層基板やビルドアップ基板は、回路配線の微細化や配線基板の多層化には有利であり、特にＣＳＰやＢＧＡを搭載する基板にはビルドアップ基板が好ましく用いられている。しかし、ＩＶＨ多層基板やビルドアップ基板は、製造工程の複雑さや特別な装置や工程を必要とするために高価になる。
【０００５】
ここで、各多層基板の特徴について、外部電極が０．８ｍｍピッチのＣＳＰを搭載する場合を例にして説明する。
【０００６】
最初に、多層基板として貫通スルーホール多層基板を用いた場合について説明する。ＣＳＰを搭載するための電極パッドの径を５００μｍ、回路幅／回路間隙を１００μｍ／１００μｍとし、ＣＳＰを搭載するための電極パッドが図４に示すように形成されているとすると、１列目の電極パッド１０１の引き出し配線１１１はそのまま外に引き出し、２列目の電極パッド１０２の引き出し配線１１２は１列目の電極パッド１０１，１０１間を通って引き出すことができる。なお、図４中の符号１０４は多層基板に設けられた貫通スルーホールであり、図４の例では１列目の電極パッド１０１の引き出し線１１１に接続されている。こうした場合において、電極パッドの径が５００μｍ、そのピッチが８００μｍであるから、電極パッドの間隙は３００μｍとなり、回路幅が１００μｍの引き出し配線は、電極パッド間に１本しか通らない。よって、引き出せる電極パッドは２列目までとなる。このとき、回路幅をさらに細くするか、格子状に配置されている電極パッドの対角線上の中央部にスルーホール１２１を形成し、このスルーホール１２１を経由し配線を引き出せば、引き出せる電極パッド数を増やすことができる。
【０００７】
しかし、通常の貫通スルーホール多層基板の外層の回路幅／回路間隙は、電極パッドや配線の導体厚の関係から通常１００μｍ以上／１００μｍ以上であり、さらに回路幅を細くすることが困難で、電極パッド間には配線を１本しか通すことができない。また、上記のスルーホール１２１を利用して配線を引き出す電極パッド数を増やすことができるが、配線を引き出すために層数を増やす必要があり、層数を増やすと板厚が増加し、基板の価格も高価となる。また、上記のように、電極パッド径が５００μｍ、ピッチが８００μｍ、回路幅／回路間隙が１００μｍ／１００μｍとした場合、電極パッドの対角線上の中央部に形成可能なスルーホール１２１はキリ径（穴径）で約３００μｍ程度となる。しかし、キリ径は、板厚との関係に基づいた穴あけ加工性やめっき処理性から、製造可能な範囲が制限され、板厚が厚くなると約３００μｍのキリ径をあけるのも困難となり、増やせる層数、つまり引き出せる電極パッド数にも限界がある。
【０００８】
次に、多層基板としてビルドアップ基板を用いた場合について説明する。ビルドアップ基板は、貫通スルーホール多層基板やＩＶＨ多層基板と比べると、導体厚や層間厚が薄いため、回路幅やヴィア径を小さくすることができる。そのため、回路幅／回路間隙が５０μｍ／５０μｍでピッチが８００μｍの外部電極を有するＣＳＰを搭載する電極パッドの径を上記同様の５００μｍとすれば、電極パッド間の３００μｍには、回路配線を２本通すことができる。よって、引き出せる電極パッドは３列目までとなる。また、ビルドアップ基板のヴィアは貫通スルーホールと違って隣接する上下層のみを接続するので、板厚との関係に基づいた上記制限はなく、搭載するＣＳＰの電極パッドの列数分の層数を増やして配線を引き出すことは可能である。よって、ＣＳＰやＢＧＡを採用するとき、半導体装置が有する外部電極の狭ピッチ化や多ピン化が進むと、特にビルドアップ基板がよく用いられるが、上記したように、製造工程の複雑さや特別な装置や工程を必要とするために高価になるという難点がある。
【０００９】
このように、狭ピッチの外部電極を有するＣＳＰ（狭ピッチＣＳＰという。）を用いる場合には、ビルドアップ基板を用いることが好ましいために高価になり、安価になるような工夫が各社から提案されている。例えば、下記特許文献１には、狭ピッチＣＳＰを搭載する多層基板を、安価かつ安定的に製造する方法が提案されている。しかし、この特許文献１は、ビルドアップ基板の使用を前提にしており、そうしたビルドアップ基板を安価に製造する方法として提案されているのみである。
【００１０】
なお、下記特許文献２には搭載する半導体チップと実装用基板との間にインターポーザを介在する構造が提案されているが、本発明とは要部において関連しない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１２８９７０号公報（図３）
【特許文献２】特開２００６−１９３６８号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記したように、ＣＳＰやＢＧＡの外部電極が狭ピッチ化乃至多ピン化が進むと、搭載するプリント配線板のコストが高くなるという問題が生じる。この原因は、上記のように、ＣＳＰやＢＧＡの外部電極数が少ないときは貫通スルーホール多層基板に搭載できたが、外部電極の狭ピッチ化乃至多ピン化が進むと、貫通スルーホール多層基板では配線の引き回しが困難となり、配線の引き回しが有利なビルドアップ基板が用いられるようになる。しかしながら、ビルドアップ基板は、製造工程が複雑であり、さらに特別な装置や工程を必要とするため高価になるという問題がある。
【００１３】
上記特許文献１では、ビルドアップ基板を安価に製造する方法を提案しているが、ビルドアップ工法を採用している時点で既に製造工程の複雑さや特別な装置・工程を必要とするため、従来の貫通スルーホール多層基板に比べて高価となる。
【００１４】
本発明は、上記課題を解決するためになされたものであって、その目的は、高密度実装ができる低コストの半導体装置の実装構造を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決する本発明の半導体装置の実装構造は、複数の外部電極を有する半導体装置と、前記外部電極に対向配置する電極パッドを有する多層基板と、前記半導体装置と前記多層基板との間に設けられた薄基板と、を有し、前記薄基板が貫通スルーホールを有し、前記外部電極と前記電極パッドとが前記貫通スルーホールを介して接合材料で接合され、該貫通スルーホールの一部から配線が引き出されていることを特徴とする。
【００１６】
この発明によれば、半導体装置の外部電極と多層基板の電極パッドとが、薄基板に設けられた貫通スルーホールを介して接合材料で接合されており、さらに薄基板が有する貫通スルーホールの一部から配線が引き出されているので、電極パッドと貫通スルーホールと外部電極とをそれぞれの箇所で同時に接合することができる。そして、半導体装置が実装される部分の多層基板において、当該部分の最外周側の電極パッドから順に配線が引き出されるが、回路幅等の関係で配線を引き出せない電極パッドを有する場合であっても、上記のように、薄基板の貫通スルーホールの一部から配線が引き出されているので、配線が設けられていない電極パッドと配線が引き出された貫通スルーホールとを接続することにより、当該電極パッドに配線することが可能となる。なお、「配線が引き出されている一部の貫通スルーホール」とは、配線が引き出されていない電極パッドに対応する位置の貫通スルーホールのことである。
【００１７】
本発明の半導体装置の実装構造の好ましい態様として、前記接合が、前記外部電極と前記貫通スルーホールと前記電極パッドとが一体にはんだ接合されているように構成する。
【００１８】
本発明の半導体装置の実装構造の好ましい態様として、前記多層基板が、前記外部電極に対向配置する電極パッドのうち一部の電極パッドから配線が引き出された第１配線構造を有するように構成する。
【００１９】
本発明の半導体装置の実装構造の好ましい態様として、前記多層基板が有する第１配線構造において、引き出された配線が前記多層基板が有するスルーホール又はヴィアに接続されているように構成する。
【００２０】
本発明の半導体装置の実装構造の好ましい態様として、前記薄基板が、前記貫通スルーホールが前記外部電極と同じ配列で形成されており該貫通スルーホールのうち一部の貫通スルーホールから配線が引き出された第２配線構造を有するように構成する。
【００２１】
本発明の半導体装置の実装構造の好ましい態様として、前記薄基板が有する第２配線構造において、引き出された配線が前記多層基板が有するスルーホール又はヴィアに接続されているように構成する。
【００２２】
本発明の半導体装置の実装構造の好ましい態様として、上記第１配線構造が有する引き出し配線と、上記第２配線構造が有する引き出し配線とが、前記外部電極に接続されているように構成する。
【００２３】
本発明の半導体装置の実装構造の好ましい態様として、前記薄基板が、前記貫通スルーホール及び前記電極パッド以外の部位において前記多層基板に接着されるように構成する。
【００２４】
本発明の半導体装置の実装構造の好ましい態様として、前記接着が、熱可塑性の樹脂の接着剤で行われるように構成する。
【００２５】
本発明の半導体装置の実装構造の好ましい態様として、前記貫通スルーホールの直径が、前記外部電極の直径の１／２以上、前記外部電極の直径未満であるように構成する。
【発明の効果】
【００２６】
本発明の半導体装置の実装構造によれば、多層基板の電極パッドと薄基板の貫通スルーホールと半導体装置の外部電極とをそれぞれの箇所で同時に接合することができるので、半導体装置が実装される部分の多層基板において当該部分の最外周側の電極パッドから順に配線が引き出されるが、回路幅等の関係で配線を引き出せない電極パッドを有する場合であっても、配線が引き出された薄基板の貫通スルーホールと、配線が設けられていない電極パッドとを接続することにより、当該電極パッドに配線することが可能となる。その結果、例えば安価な貫通スルーホール多層基板を用いることができ、貫通スルーホールを有した薄基板を半導体装置と多層基板との間に設けることにより、引き出し配線を多層基板と薄基板とで分散して引き出し可能な配線数を増やすことができる。こうした本発明の実装構造は、ＣＳＰやＢＧＡの外部電極端子が狭ピッチ化や多ピン化しても対応可能となり、高価なビルドアップ基板を用いなくてもよく、また特別な工程を必要とすることなく半導体装置を実装できる。
【００２７】
また、本発明の半導体装置の実装構造によれば、微細なピッチでの配線引き出しに対応して、多層基板側において必要な配線を引き出すことが可能であれば、配線が設けられていない電極パッドから貫通スルーホールを介して、薄基板によって外部への配線引き出しも可能になる。その結果、薄基板をコネクタの代替として利用できることになる。
【００２８】
すなわち、外部接続端子としてコネクタを設置する場合、接続点数分の設置面積に加え、取り付けのための領域など大きな面積を要するが、本発明のように半導体装置に付属する未接続配線を利用することで、接続のために面積を拡大する必要がなくなるメリットがある。また、薄基板の厚みが薄く、貫通スルーホールの直径が大きければ通常の半導体装置を実装するときの高さとほとんど変わらずに薄基板を付加することが可能であり、高密度実装化に大きく寄与する。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る半導体装置の実装構造の一例を示す模式的な断面図である。
【図２】図１に示す実装構造における多層基板と薄基板との積層態様を示す模式的な平面図である。
【図３】図１に示す実装構造の製造方法の一例を示す工程フローである。
【図４】従来の貫通スルーホール多層基板の模式的な平面図である。
【図５】本発明に係る半導体装置の実装構造の他の一例を示す模式的な断面図である。
【発明を実施するための形態】
【００３０】
本発明の半導体装置の実装構造について図面を参照しつつ説明する。図１は、本発明に係る半導体装置の実装構造の一例を示す模式的な断面図であり、図２は、図１に示す実装構造における多層基板と薄基板との積層態様を示す模式的な平面図である。また、図３は、図１に示す実装構造の製造方法の一例を示す工程フローである。さらに、図５は、本発明に係る半導体装置の実装構造の他の一例を示す模式的な断面図である。
【００３１】
［半導体装置の実装構造（実施例１）］
本発明の半導体装置の実装構造１（以下、実装構造１という。）は、図１及び図２に示すように、複数の外部電極２１を有する半導体装置１１と、外部電極２１に対向配置する電極パッド１５を有する多層基板１３と、半導体装置１１と多層基板１３との間に設けられた薄基板１２とを有している。そして、その特徴は、薄基板１２が貫通スルーホール１６を有し、外部電極２１と電極パッド１５とが貫通スルーホール１６を介して接合材料１４で接合され、その貫通スルーホール１６の一部（例えば１６ｃ，１６ｄ）から配線１７（例えば１７ｃ，１７ｄ）が引き出されていることにある。なお、電極パッド１５は図１の符号１５ａ〜で示す各電極パッドの総称であり、貫通スルーホール１６は図１の符号１６ａ〜で示す各貫通スルーホールの総称であり、配線１７は図２中で示す貫通スルーホール１６ｃ，１６ｄから引き出された配線１７ｃ，１７ｄの総称であり、外部電極２１は図３（Ｄ）の符号２１ａ〜で示す各外部電極の総称である。
【００３２】
以下、本発明の実装構造１の各構成要素について説明する。
【００３３】
多層基板１３としては、一般的な多層配線基板と呼ばれているものであれば特に限定されず、ＩＶＨ多層基板やビルドアップ基板も用いることができるが、本発明では特に、貫通スルーホール１８ａで層間回路を接続する安価な貫通スルーホール多層基板１３を好ましく用いることができる。こうした貫通スルーホール多層基板は低コストであるが、従来は狭ピッチ乃至多ピンの半導体装置に対する使用が難しかった。しかし、本発明の実装構造１では、後述の薄基板１２を多層基板１３と半導体装置１１との間に設けることにより、ピッチ乃至多ピンの半導体装置１１に対しても配線の引き回しが可能となり、低コストの実装構造を実現することができる。
【００３４】
多層基板１３の半導体装置搭載側の面には、半導体装置１１の外部電極２１にそれぞれ対向配置された電極パッド１５が設けられている。そうした電極パッド１５のうち、一部の電極パッド１５ａ，１５ｂから配線２５ａ，２５ｂが引き出された第１配線構造を有しており、詳しくは、最外周の電極パッドから順に配線が引き出されている。第１配線構造としては、図２の例では、最外周である１列目の電極パッド１５ａから配線２５ａが引き出されており、次の２列目の電極パッド１５ｂから配線２５ｂが引き出されている。より内側の３列目の電極パッド１５ｃから配線が引き出されるか否かは電極パッド１５のピッチや大きさにもよるので一概には言えないが、図２の例では配線スペースが無いので配線は引き出されておらず、引き出し配線のない電極パッド１５ｃ，１５ｄが設けられている。本発明の実装構造１において、こうした電極パッド１５ｃ，１５ｄからの引き出し配線は、後述する薄基板１２が担っていることに特徴がある。
【００３５】
こうした第１配線構造において、図２の例では、引き出された配線２５ａ，２５ｂは、多層基板１３が有する貫通スルーホール１８ａに接続されている。なお、配線２５ａ，２５ｂの接続先は貫通スルーホールでなくてもよく、ヴィア等であってもよい。
【００３６】
半導体装置１１としては、ＣＳＰやＢＧＡを好ましく挙げることができる。これらＣＳＰやＢＧＡは外部電極２１は「はんだボール」で形成されているが、本発明の実装構造１に適用できる半導体装置１１は外部電極の形態は問わず、ＬＧＡやＱＦＮ等のように、外部電極がはんだボールではない半導体装置でも適用可能である。特に本発明の実装構造１では、狭ピッチ乃至多ピンの半導体装置１１を好ましく実装できる。
【００３７】
薄基板１２は、上述した多層基板１３と半導体装置１１との間に設けられている。この薄基板１２には貫通スルーホール１６が形成され、その貫通スルーホール１６は多層基板１３の電極パッド１５の配列及び半導体装置１１の外部電極２１の配列と同じ配列になるように形成されている。すなわち、多層基板１３の電極パッド１５上には薄基板１２の貫通スルーホール１６が配置されており、その貫通スルーホール１６上には半導体装置１１の外部電極２１が配置されている。こうして配置された貫通スルーホール１６は、少なくとも、多層基板１３の電極パッド１５の全てに重なると共に半導体装置１１の全ての外部電極２１にも重なる。
【００３８】
ここで、「少なくとも」としたのは、薄基板１２に設けられた貫通スルーホール１６は、電極パッド１５と外部電極２１の配列と同じものの他、多層基板１３が有する貫通スルーホールやヴィアに接続するためのものをさらに有していてもよいことを意味する。具体的には、図１及び図２に示すように、薄基板１２が備える貫通スルーホール１６ｃ，１６ｄから引き出し配線１７ｃ，１７ｄを経由して設けられた貫通スルーホール１６ｅ，１６ｆ等を有していてもよい。この貫通スルーホール１６ｅ，１６ｆは、多層基板１３の貫通スルーホール１８ｅ，１８ｆに接続する。
【００３９】
薄基板１２は、外部電極２１ａ〜２１ｄ及び電極パッド１５ａ〜１５ｄと同じ配列で形成された貫通スルーホール１６ａ〜１６ｄと、それ以外の貫通スルーホール１６ｅ，１６ｆを有するが、貫通スルーホール１６ａ〜１６ｆのうち、一部の貫通スルーホール１６ｃ，１６ｄから配線１７ｃ，１７ｄが引き出された第２配線構造を有している。この第２配線構造では、例えば図２に示すように、配線２５ａ，２５ｂが引き出された電極パッド１５ａ，１５ｂに対向配置する貫通スルーホール１６ａ，１６ｂには、引き出し配線は設けられていない。一方、配線が引き出されていない電極パッド１５ｃ，１５ｄに対向配置した貫通スルーホール１６ｃ，１６ｄには、引き出し配線１７ｃ，１７ｄが設けられている。図２の例では、多層基板１３に配線スペースがなく、電極パッド１５から配線を引き出すことができない３列目以降の電極パッド１５ｃ，１５ｄに対向配置した貫通スルーホール１６ｃ，１６ｄが、引き出し配線１７ｃ，１７ｄを有している。本発明の実装構造１は、配線を引き出せない電極パッド１５ｃ，１５ｄからの引き出し配線を、貫通スルーホール１６ｃ，１６ｄと引き出し配線１７ｃ，１７ｄを有する薄基板１２が担っているので、引き出し配線を多層基板１３と薄基板１２とで分散することができ、引き出し可能な配線数を増やすことができる。
【００４０】
このように、上記した多層基板１３の第１配線構造が有する引き出し配線２５ａ，２５ｂと、薄基板１２の第２配線構造が有する引き出し配線１７ｃ，１７ｄとが、半導体装置１１の外部電極２１に接続され、その外部電極２１からの配線を引き回しているということができる。
【００４１】
なお、貫通スルーホール１６ｃ，１６ｄからの引き出し配線１７ｃ，１７ｄは、図２に示すように、半導体装置１１が搭載されるエリアよりも外側に引き出され、同じ薄基板１２に設けられた他の貫通スルーホール１６ｅ，１６ｆに接続する。そして、その貫通スルーホール１６ｅ，１６ｆは、多層基板１３のスルーホールやヴィアに接続されている。ここでの接続は、はんだ接合であってもよいし他の接続手段であってもよく、特に限定されないが、後述のはんだ接合であれば上記貫通スルーホール１６ｃ，１６ｄと同時に接合できるので、工数削減の観点からより好ましい。
【００４２】
薄基板１２は、半導体装置１１の外部電極２１と多層基板１３の電極パッド１５との間で両者を接合するとともに、必要な引き出し配線１７ｃ，１７ｄ等を設けることができる大きさと形状であればよいので、半導体装置１１よりもやや大きめではあるが、全体としては小さな基板が用いられる。薄基板１２の厚さは薄く、例えば０．０３ｍｍ以上０．１ｍｍ以下程度のものを用いることができる。このように薄い薄基板１２には、図２に示すように、例えば穴径０．０５ｍｍ以上０．２ｍｍ以下程度の小径の貫通スルーホール１６を形成できるので、貫通スルーホール１６が引き出し配線１７ｃ，１７ｄの邪魔にならず、薄基板１２上に多数の引き出し配線を形成することが可能となる。その結果、図２の例では３列目と４列目の引き出し配線１７ｃ，１７ｄを形成しているが、さらに多くの引き出し配線を形成することも可能になる。
【００４３】
また、薄基板１２は、ＣＳＰやＢＧＡ等の外部電極２１から配線を引き出すとき、多層基板１３だけでは引き出せない配線を引き出し可能とするもので、半導体装置１１に近接して搭載される他の電子部品のエリア部は避けた形状となる。
【００４４】
こうした薄基板１２を用いることにより、ＣＳＰやＢＧＡの外部電極２１が狭ピッチ化乃至多ピン化しても、配線の引き回しを多層基板１３と薄基板１２とで分担でき、高価なビルドアップ基板等を用いなくともよく、安価で高密度実装が可能となる。
【００４５】
接合材料１４としては、各種の「はんだ」を好ましく用いることができるが、その他多層基板１３と半導体装置１１とを接合することができる従来公知の接合材料、例えば導電性ペースト等を用いることができる。この接合材料１４により、多層基板１３と薄基板１２と半導体装置１１とが一体に接合される。なお、はんだボールを有したＣＳＰやＢＧＡは、そのはんだボールを接合材料として利用できるが、はんだボールを有さないＬＧＡやＱＦＮ等は、はんだ等の接合材料を予め電極パッド１５や貫通スルーホール１６に設けておくことにより一体にはんだ接合することができる。
【００４６】
以上説明したように、本発明の半導体装置の実装構造１によれば、図１及び図２に示すように、多層基板１３の電極パッド１５と薄基板１２の貫通スルーホール１６と半導体装置１１の外部電極２１とをそれぞれの箇所で同時且つ一体に接合することができるので、半導体装置１１が実装される部分の多層基板１３において当該部分の最外周側の電極パッド１５ａから順に配線２５ａが引き出されるが、回路幅等の関係で配線を引き出せない電極パッド（例えば１５ｃ，１５ｄ）を有する場合であっても、配線１７ｃ，１７ｄが引き出された薄基板１２の貫通スルーホール１６ｃ，１６ｄと、配線１７ｃ，１７ｄが設けられていない電極パッド１５ｃ，１５ｄとを接続することにより、当該電極パッド１５ｃ，１５ｄに配線することが可能となる。その結果、例えば安価な貫通スルーホール多層基板を用いることができ、貫通スルーホール１６を有した薄基板１２を半導体装置１１と多層基板１３との間に設けることにより、引き出し配線を多層基板１３と薄基板１２とで分散して引き出し可能な配線数を増やすことができる。こうした本発明の実装構造１は、ＣＳＰやＢＧＡの外部電極端子が狭ピッチ化や多ピン化しても対応可能となり、高価なビルドアップ基板を用いなくてもよく、また特別な工程を必要とすることなく半導体装置を実装できる。
【００４７】
［半導体装置の実装構造（実施例２）］
図５は、本発明に係る半導体装置の実装構造の他の一例を示す模式的な断面図である。
【００４８】
実装構造１０においては、薄基板２４が、貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊ及び電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈ以外の部位において多層基板２６に接着されている。より具体的には、薄基板２４が、多層基板２６に対して貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊ、及び電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈを避けるようにして塗布された接着剤２７によって接着されている。
【００４９】
接着剤２７の使用により、薄基板２４と多層基板２６との接着をより強固に行うことができるという利点が発揮されやすくなる。また、実装構造１０においては、上記接着が、熱可塑性の樹脂の接着剤で行われている。すなわち、接着剤２７として熱可塑性樹脂の接着剤を用いる。熱可塑性の樹脂の接着剤は汎用性があり、工業生産に用いやすいという利点がある。熱可塑性の樹脂としては、例えば、ポリイミド系樹脂、エポキシ系樹脂を挙げることができる。
【００５０】
実装構造１０においては、貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊの直径が、外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉの直径の１／２以上、外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉの直径未満である。すなわち、それぞれの貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊは、それぞれの外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉに対して同一直径未満であり、かつ１／２よりも大きくなるように設計されている。これにより、はんだで形成された外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉを接続する際に、はんだが貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊを通過しやすくなり、半導体装置１１と多層基板２６との接続が行いやすいという利点が発揮されやすくなる。
【００５１】
実装構造１０の接続工法について説明する。
【００５２】
まず、あらかじめ薄基板２４を接着剤２７によって多層基板２６に接着しておく。次に、フラックスを塗布した外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉを有する半導体装置１１を表面実装する。そして、リフロー工程によって外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉをそれぞれ溶融する。
【００５３】
溶融の際、外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉのはんだは、貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊを介して電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈまで到達する。貫通スルーホールの直径が小さいと十分に電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈまではんだが到達しないが、実装構造１０においては、貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊの直径と外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉの直径とを、上述の関係に制御しているので、はんだが電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈまで到達しやすくなる。
【００５４】
以上の工程を経て、外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉ、貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊ、及び電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈがそれぞれ電気的に接続されるとともに、接着剤２７により物理的な接続も行われることになる。
【００５５】
このように、全ての外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉ、電極パッド１５ｅ，１５ｆ，１５ｇ，１５ｈ、及び貫通スルーホール１６ｇ，１６ｈ，１６ｉ，１６ｊが接続される。もっとも、外部電極２１ｇは半導体装置１１に対しては電気的に接続されていない。このため、半導体装置１１に対しては電気的に接続されていない外部電極２１ｇに対して、貫通スルーホール１６ｈを介して電極パッド１５ｆに接続されていることになる。その結果、電気的には貫通スルーホール１６ｈと電極パッド１５ｆが接続され、電極パッド１５ｆは他のシステムへ電気信号を引き出すための接続端子となる。そして、貫通スルーホール１６ｈ及び配線２２を介して、他システムへと接続される。
【００５６】
実装構造１０においては、薄基板２４がない場合、すなわち通常行われる半導体装置の実装時に必要な外部電極２１ｆ，２１ｇ，２１ｈ，２１ｉの高さの範囲内において薄基板２４を接続できる。このため、多層基板２６上の領域も、高さ方向の空間も侵すことなく他システムへと向かう配線の引き出しが可能になる。この結果、通常必要とされるコネクタ領域が削減できるため、装置の小型化に大きく貢献できる。
【００５７】
［実装構造の製造方法］
図３は、図１に示す実装構造の製造方法の一例を示す工程フローである。先ず、図３（Ａ）に示すように、ＣＳＰ等の半導体装置１１を搭載するための電極パッド１５ａ〜１５ｄを有する多層基板１３を用意する。こうした多層基板１３は、通常のプリント配線板の製造方法で製造される。
【００５８】
次に、図３（Ｂ）に示すように、貫通スルーホール１６ａ〜１６ｄ，１６ｅを有する薄基板１２を用意し、多層基板１３の電極パッド１５ａ〜１５ｄに、貫通スルーホール１６ａ〜１６ｄが重なるように配置する。こうした薄基板１２も通常のプリント配線板の製造方法で製造される。薄基板１２の大きさは、半導体装置１１を搭載する部分、及びその薄基板１２が有する引き出し配線１７ｃとその引き出し配線１７ｃが接続する貫通スルーホール１６ｅとを有する部分を少なくとも備えることができる必要な大きさであればよい。そして、半導体装置１１に近接して搭載される他の電子部品の搭載部分を避けた形状及び大きさとすることが望ましい。薄基板１２の材質は、通常のガラスエポキシ基板やフレキシブル基板を用いることができる。また、多層基板１３と薄基板１２との位置ずれを防止するため、接着剤（図示しない）で仮止めしてもよい。なお、図３（Ｂ）の例では、多層基板１３と薄基板１２との間に隙間があるが、そうした隙間はあってもなくても構わない。
【００５９】
次に、図３（Ｃ）に示すように、クリームはんだ等の接合材料を供給する。このときの供給は、薄基板１２が配置された部分（貫通スルーホール１６の部分）と、薄基板１２が設けられていない他の電子部品搭載用電極パッド（図示しない）とに同時に行うことが好ましい。そうした供給する方法としては、印刷法やディスペンサーを用いた方法等を挙げることができる。印刷法で供給する場合はメタルマスク等を用いることになるが、薄基板１２上と多層基板１３上とに同時に行う場合には、薄基板１２の箇所はメタルマスクをハーフエッチングするなどして薄基板１２の厚さを逃げるように加工して用いればよい。
【００６０】
次に、図３（Ｄ）に示すように、はんだボールを外部電極２１ａ〜２１ｄとして有するＣＳＰ（半導体装置１１）及び他の電子部品（図示しない）を搭載する。その後、所定の温度で加熱して接合材料であるはんだを溶融し、半導体装置１１と薄基板１２と多層基板１３とを同時且つ一体に接合して、図１に示す実装構造１を得ることができる。
【００６１】
以上説明した本発明の実装構造１は、特に特別な工程は必要とせず、従来の実装プロセス、実装設備がそのまま利用でき、しかも、多層基板１３への半導体装置１１の搭載を、薄基板１２を介して同一箇所で、一回の接合手段で同時に一体化させることができるので、極めて効率的である。特に多層基板１３として、安価な貫通スルーホール多層基板を用いることができるので、低コストの実装構造１を実現できる。
【符号の説明】
【００６２】
１，１０  実装構造
１１  半導体装置
１２，２４  薄基板
１３，２６  多層基板
１４  接合材料
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇ，１５ｈ  電極パッド
１６，１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ  貫通スルーホール
１７，１７ｃ，１７ｄ，２２  薄基板の配線
１８，１８ａ，１８ｅ，１８ｆ  多層基板の貫通スルーホール
１９  配線（多層基板の表面以外）
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ  接合材料
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ  外部電極
２５，２５ａ，２５ｂ  多層基板表面の配線
２７  接着剤
【図１】
2010153775.tif 000003
【図２】
2010153775.tif 000004
【図３】
2010153775.tif 000005
【図４】
2010153775.tif 000006
【図５】
2010153775.tif 000007