(57)【要約】      （修正有）【課題】化学機械研磨（ＣＭＰ）を用いて過剰なバリアと導電材料を除去して、これにより堆積における不均一性を補償するより広いプロセスウインドウを形成する半導体デバイスの製造方法を提供する。【解決手段】基板１の表面上に、誘電体材料のトップ層２を堆積する工程と、第１開口部７をエッチングし、第１導電性材料８を用いて第１開口部を充填し、第１ＣＭＰ工程を行って、第１導電性構造３を形成する工程と、１つの第２開口部１３をエッチングし、第２導電性材料１０を用いて第２開口部を充填し、第２ＣＭＰ工程を行って、第２導電性構造４を形成する工程と、を含み、第１開口部をエッチングし充填する工程の前に、誘電体トップ層の上に共通のＣＭＰストップ層５を堆積して、第１開口部の充填後のＣＭＰプロセスと第２開口部の充填後のＣＭＰプロセスとを停止するために使用する工程とを含む。【選択図】図４
2010153848.tif 000002
【特許請求の範囲】
【請求項１】
１またはそれ以上の主として誘電体材料からなる層を含み、１又はそれ以上のこの誘電体層（２、２２）と場合によれば基板とに埋め込まれた、少なくとも１つの第１導電型の導電構造（３、２６）と少なくとも１つの第２導電型の導電構造（４、２４）とを有する半導体デバイスの製造方法であって、この方法は、
基板の表面上に能動要素を含む半導体基板（１）を準備する工程と、
基板の表面上、またはこの表面上の他の誘電体層上に、誘電体材料のトップ層（２）を堆積する工程と、
少なくともトップ層を通って少なくとも１つの第１開口部（７）をエッチングし、少なくとも第１導電性材料（８）を用いて第１開口部を充填し、第１化学機械研磨（ＣＭＰ）工程を行って、第１導電性構造（３、２６）を形成する工程と、
少なくともトップ層を通って少なくとも１つの第２開口部（１３）をエッチングし、少なくとも第２導電性材料（１０）を用いて第２開口部を充填し、第２ＣＭＰ工程を行って、第２導電性構造（４、２４）を形成する工程と、を含み、
この方法は、第１開口部（７）をエッチングし充填する工程の前に、誘電体トップ層の上に共通のＣＭＰストップ層（５、２５）を堆積して、この共通のＣＭＰストップ層を、第１開口部の充填後のＣＭＰプロセスと第２開口部の充填後のＣＭＰプロセスとを停止するために使用する工程を含む半導体デバイスの製造方法。
【請求項２】
誘電体材料のトップ層は、基板の表面上に堆積されたプレメタル誘電体スタック（２）であり、第１導電性材料で充填される少なくとも１つの第１開口部（７）は、下のレベルの能動構造を接続するためのコンタクトバイアであり、第２導電性材料で充填される少なくとも１つの第２開口部は、下にあるＩＣを接続するためのスルーサブストレイトバイア（１３）である請求項１に記載の製造方法。
【請求項３】
誘電体材料のトップ層は、基板上に存在する、ＰＭＤスタック上または他のＩＭＤ層上に堆積されたインターメタル誘電体層であり、第１導電性材料で充填される少なくとも１つの第１開口部は、下層の相互接続層を接続するための相互接続バイアであり、第２導電性材料で充填される少なくとも１つの第２開口部は、下にあるＩＣを接続するためのスルーサブストレイトバイア（２４）である請求項１に記載の製造方法。
【請求項４】
半導体デバイスの能動要素とプレメタル誘電体スタックの層（ＰＭＤ）（２）とを含む基板（１）を最初に準備する工程と、
ＣＭＰストップ層（５）を堆積する工程と、
感光性層（６）を堆積し、この感光性層中に開口部をパターニングして、プレメタル誘電体（ＰＭＤ）スタック（２）中にコンタクトバイアを規定する工程と、
ＰＭＤ中にパターニングされた開口部内のＰＭＤスタック（２）中にコンタクトバイア（７）をエッチングし、続いて残りの感光性材料を除去する工程と、
コンタクトバイアの側壁上に誘電体とバリア材料を堆積し、続いてコンタクトバイアを第１導電性材料で充填する工程と、
過剰なバリア材料と第１導電性材料を、化学機械研磨（ＣＭＰ）を用いて、ＣＭＰストップ層に対して選択的に除去する工程と、
感光性層（１２）を堆積し、感光性層中に開口部をパターニングして、スルーサブストレイトバイア（ＴＳＶ）を規定する工程と、
ＰＭＤスタック（２）中と部分的に下層の基板（１）中にスルーサブストレイトバイア（ＴＳＶ）（１３）をエッチングし、続いて残った感光性材料を除去する工程と、
誘電体とバリア材料（９）と、選択的にシード層とを、スルーサブストレイトバイア（ＴＳＶ）（１３）の側壁上に堆積し、続いてＴＳＶを第２導電性材料（１０）で充填する工程と、
過剰なバリア材料（９）と第２導電性材料（１０）を、ＣＭＰストップ層（５）を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、を含む請求項２に記載の製造方法。
【請求項５】
インターメタル誘電体（ＩＭＤ）に埋め込まれたｎ−１レベルのバイアおよびトレンチを含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックを含む基板を最初に準備する工程と、
ＩＭＤ層を堆積して、レベルｎのＢＥＯＬスタックを形成する工程と、
堆積したレベルｎのＩＭＤ層の上にＣＭＰストップ層を堆積する工程と、
ＣＭＰストップ層の上に感光性層を堆積し、感光性層中に開口部をパターニングして、堆積したレベルｎのＩＭＤ層中にトレンチおよび／またはバイアを規定する工程と、
堆積したレベルｎのＩＭＤ層中にパターニングされた開口部内に、トレンチおよび／またはバイアをエッチングし、続いて残った感光性材料を除去する工程と、
トレンチおよび／またはバイアの側壁上に、誘電体、バリア、および／またはシード材料を堆積し、続いてトレンチおよび／またはバイアを第１導電性材料で充填する工程と、
過剰な誘電体、バリア、および選択的にシード材料、および第１導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、
感光性層を堆積し、感光性層中に開口部をパターニングして、スルーサブストレイトバイア（ＴＳＶ）を規定する工程と、
レベルｎの堆積したＩＭＤ層中と更に延びて下層の基板中に、スルーサブストレイトバイア（ＴＳＶ）をエッチングし、続いて残った感光性材料を除去する工程と、
誘電体、バリア、および選択的にシード層を、スルーサブストレイトバイア（ＴＳＶ）の側壁上に堆積し、続いてＴＳＶを第２導電性材料で充填する工程と、
過剰な誘電体、バリア、および選択的にシード材料、および第２導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、を含む請求項３に記載の製造方法。
【請求項６】
ＣＭＰストップ層（５）は、炭化シリコン（ＳｉＣ）層、窒化シリコン（ＳｉＮ）層、シリコンオキシカーバイド（ＳｉＯＣ）層、シリコンオキシナイトライド（ＳｉＯＮ）層から選択され、この層は化学気相成長（ＣＶＤ）を用いて堆積される請求項１〜５のいずれか１つに記載の製造方法。
【請求項７】
好適にはシリコンである半導体基板（１）と、
基板（１）上に堆積された、ＣＭＰストップ層（５）をその上に有するＰＭＤスタック（２）と、
ＣＭＰストップ層、ＰＭＤスタック、および部分的に基板中を通ってエッチングで形成された少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）（４）であって、ＣＭＰストップ層、ＰＭＤスタック、および部分的に基板中に埋め込まれたＴＳＶ（４）と、
ＣＭＰストップ層（５）およびＰＭＤスタック（２）を通ってエッチングで形成された少なくとも１つのコンタクトバイア（３）であって、ＣＭＰストップ層（５）およびＰＭＤスタック（２）中に埋め込まれたコンタクトバイア（３）と、を含む半導体デバイス。
【請求項８】
基板（２１）上に堆積され、ＣＭＰストップ層（２５）をその上に有するインターメタル誘電体（ＩＭＤ）スタック（２２）に埋め込まれたｎ−１金属レベルのバイアおよびトレンチ（２３）を含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックと、
ＣＭＰストップ層（２５）、ＩＭＤスタック、および部分的に基板（２１）中を通ってエッチングで形成された少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）（２４）であって、ＣＭＰストップ層（２５）、ＩＭＤスタック（２２）、および部分的に基板（２１）中に埋め込まれたＴＳＶ（２４）と、
ＣＭＰストップ層（２５）およびＩＭＤスタック（２２）を通ってエッチングで形成されたｎ番目の金属レベルバイア（２６）であって、ＣＭＰストップ層およびＩＭＤスタック（２２）中に埋め込まれたｎ番目の金属レベルバイア（２６）と、を含む半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）を積層するためのＴＳＶの集積に関する。
【背景技術】
【０００２】
半導体デバイスの大きさ、重さ、およびコストの低減のための連続した圧力と共に、その機能の増加が、革新的で、費用効率の高い３Ｄパッケージコンセプトに結びついた。３Ｄパッケージ技術の中で、スルーシリコンバイア電極が、最短で最も有用な垂直接続を提供しうる。スルーシリコンバイアを実現するために、シリコンウエハを通って、本質的に垂直な接続がエッチングされ、導電性材料で充填される。これらのバイアは、多くのチップを互いに積層して、それらのチップ間をより多くの情報が通れるようにする。
【０００３】
接続長さはチップの厚さと同じ程度に短くでき、このため高密度で高アスペクト比の接続が可能となる。スルーシリコンバイア相互接続は、チップ上の機能ユニット／ブロックの間の相互接続の長さを物理的に短縮することで、ＲＣ遅延や電力消費の低減を助ける。スルーシリコンバイアチップ接続と噛み合った技術は、スルーシリコンバイアエッチング、絶縁／バリア／シード堆積、バイア充填、表面の銅の除去、ウエハの薄層化、ボンディング／スタッキング、検査等を含む。
【０００４】
ダマシンのようなスルーシリコンバイア集積プロセスで解決されるべき問題の１つは、過剰な導電性材料（例えばＣｕ）やバリア材料（例えばＴａまたはＴｉ含有層）を、スルーシリコンバイアの充填完了後に、化学機械研磨（ＣＭＰ）技術を用いて選択的に除去することである。ＣＭＰプロセスの制御は、非常に重要である。最終デバイスの短絡を防止するために、全ての導電性材料とバリア材料は、表面から除去されなければならない。一方、スルーシリコンバイアを従来の相互接続と接続可能にする下層の構造（例えばコンタクトプラグ）が強く攻撃されるのを避けるために、多くの表面材料（例えばＳｉＯ２）を除去工程で消費すべきでない。バリア材料（例えばＴａＮまたはＴｉＮ）と表面材料（例えばＳｉＯ２）のＣＭＰプロセスの材料選択性があまり異ならないために、ＣＭＰ除去プロセスは、非常に狭いプロセスウインドウを有する。全ての表面の上をバリア層が連続して覆うことを確実にするために非常に厚いバリア層を堆積しなければならず、研磨スラリは、下層の（酸化物）表面層に対して十分に選択的ではない。ＣＭＰの不均一を扱うための標準的な手順である、わずかなオーバー研磨は、下層の表面に強く影響する。全膜厚の１０分の数パーセントの除去が期待される。この結果、歪んだ電気特性または完全に破壊されたデバイス操作となる。
【０００５】
解決すべき問題は、このように、スルーシリコンバイアを充填した後に、化学機械研磨（ＣＭＰ）を用いて過剰なバリアと導電材料を除去して、これにより堆積における不均一性を補償するより広いプロセスウインドウを形成し、誘電体スタックにダメージを与えない（換言すれば、他の集積工程に影響しない）１０〜２０％のオーバー研磨のような研磨を行うことである。
【０００６】
過剰のバリア、シード、および導電性材料を、スルーシリコンバイアの充填後に除去するためのＣＭＰ工程のプロセス制御は、最終デバイスの短絡を防止するために全てのバリア、シード、及び導電性材料を表面から除去しなければ成らないため、非常に重要である。一方、スルーシリコンバイアを従来の相互接続と接続するバイア（下層の金属層におけるコンタクトプラグまたはバイア）の強い攻撃を防止するために、誘電体下層（酸化物）の消費は、過剰すぎないようにしなければならない。
【０００７】
上述のように、ＣＭＰ工程のプロセスウインドウは非常に狭い。なぜならば、全てのバイア表面（側壁）の上に連続したバリアの堆積を確実に行うためにむしろ厚めの過剰なバリア層を堆積しなければならず、およびスラリーはしばしば下層の誘電体層（酸化物）に対して十部に選択的でないためである。表面上のバリア層の厚さは、高いアスペクト比のバイアの側壁上への低い堆積効果のための（一般には側壁の下方部分において非常に低い効果となる）、１０％よりは高くない最先端のプラズマ気相成長（ＰＶＤ）層の貧弱な均一性の結果である。ＣＭＰを用いて不均一を扱う標準手順である、わずかなオーバー研磨は、ＰＭＤ（Pre Metal Deposited）またはＩＭＤ（Inter Metal Deposited）誘電体層（酸化物）に強く影響する。
【０００８】
スルーシリコンバイアは、フロントエンドオブライン（ＦＥＯＬ）プロセス中に集積しても良い。この場合、スルーシリコンバイアは、半導体ウエハ（殆どの場合はシリコンウエハ）の上に堆積されるプレメタル誘電体（ＰＭＤ：Pre-Metal Dielectric）スタックを通ってエッチングされ、このウエハは集積回路（ＩＣ）の能動要素（即ちトランジスタ等）を含み、スルーシリコンバイアは更にシリコンウエハ自身を通り、下層のＩＣに接続する。スルーシリコンバイアは、バックエンドオブライン（ＢＥＯＬ）プロセスの遅い段階で集積されても良く、ＢＥＯＬプロセスでは金属誘電体スタック（ＩＭＤ）がシリコンウエハ上に堆積され、それぞれのレベルは相互接続のために金属で満たされるコンタクトバイアおよびトレンチを含む。スルーシリコンバイアは、次に、多くのＩＭＤレベルや下層のシリコン基板を通ってエッチングされ、再度下層のＩＣに接続される。
【０００９】
ＣＭＰの一般的な知識に基づいて提案されたＣＭＰのための不十分なウインドウの問題の解決は、スルーシリコンバイアの開始に先立った（典型的にはＴＳＶのパターニング直後の）ＣＭＰストップ層の導入かもしれない。それにもかかわらず、このモジュールにＣＭＰストップ層を導入することにより、これに続くＩＭＤモジュール中で、多くの追加の集積問題が発生した。もちろん、この追加のストップ層は、（デバイスまたはメタル１と接続する）バイアに接続するためにエッチングされ、一方同時にスルーシリコンバイアのＣｕは完全に露出する必要がある。露出したＣｕはエッチングチャンバを汚染し、この結果、エッチング時間とエッチングするウエハの数により、エッチングプロセスが変化する。他の望まない影響は、エッチングチャンバ中に露出する間にスルーシリコンバイアのＣｕ表面が腐食することであり、この結果、より高い（望まない）抵抗となる。図１は、上で提案された方法で作製された、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）４を有し、ＰＭＤスタックが基板１の上に形成された最終デバイス中の、上述の問題を示す。コンタクトバイア３は、ＴＳＶ４の形成に先立って、形成されて充填される。ＣＭＰストップ層５’が、ＴＳＶのエッチングに先立って堆積される。示された問題は、Ｃｕがスルーサブストレイトバイア（ＴＳＶ）中で露出しても、ＣＭＰストップ層５’はまだ（コンタクトバイア３の上で）開口する必要があることである。
【００１０】
図２は、先端技術の方法で作製した、少なくとも１つのスルーシリコンバイアを有する最終デバイスの典型的な問題を示す。コンタクトバイア３を形成するための開口部のパターニング後に、レジスト３０中にレジストフッティング（矢印参照）が発生する。現在、この問題は、ＰＭＤスタック上に薄い酸化膜層を形成することで、解決されている。
【発明の概要】
【００１１】
本発明は、添付の請求項に記載された方法とデバイスに関する。本発明は、１またはそれ以上の主として誘電体材料からなる層を含み、１又はそれ以上のこの誘電体層と、場合によれば基板中に、少なくとも１つの第１導電型構造と少なくとも１つの第２導電型の導電体構造とが埋め込まれた半導体デバイスの製造方法に関し、この方法は、
基板の表面上に能動要素を含む半導体基板を準備する工程と、
基板の表面上、または基板の上の他の誘電体層上に、誘電体材料のトップ層を堆積する工程と、
少なくともトップ層を通って少なくとも１つの第１開口部をエッチングし、少なくとも第１導電性材料を用いて第１開口部を充填し、第１化学機械研磨（ＣＭＰ）工程を行って、第１導電性構造を形成する工程と、
少なくともトップ層を通って少なくとも１つの第２開口部をエッチングし、少なくとも第２導電性材料を用いて第２開口部を充填し、第２ＣＭＰ工程を行って、第２導電性構造を形成する工程と、を含み、
この方法は、第１開口部をエッチングし充填する前に、誘電体トップ層の上に共通のＣＭＰストップ層を堆積して、この共通のＣＭＰストップ層を、第１開口部の充填後のＣＭＰプロセスと第２開口部の充填後のＣＭＰプロセスとを停止するために使用する工程を含む。
【００１２】
１の具体例では、誘電体材料のトップ層は、基板の表面上に堆積されたプレメタル誘電体（Pre-metal Dielectric）スタックであり、第１導電性材料で充填される少なくとも１つの第１開口部は、下のレベルの能動構造を接続するためのコンタクトバイアであり、第２導電性材料で充填される少なくとも１つの第２開口部は、下にある（sub-laying）ＩＣを接続するためのスルーサブストレイトバイアである。
【００１３】
他の具体例では、誘電体材料のトップ層は、基板上の、ＰＭＤスタック上または他のＩＭＤ層上に堆積されたインターメタル（Intermetallic）誘電体層であり、第１導電性材料で充填される少なくとも１つの第１開口部は、下層の相互接続層を接続するための相互接続バイアであり、第２導電性材料で充填される少なくとも１つの第２開口部は、下にある（sub-laying）ＩＣを接続するためのスルーサブストレイトバイアである。
【００１４】
本発明は、特に、半導体デバイスを製造する方法に関し、この方法は、
半導体デバイスの能動要素とプレメタル誘電体スタックの層（ＰＭＤ）を含む基板を準備する工程と、
ＣＭＰストップ層を堆積する工程と、
感光性層を堆積し、この感光性層中に開口部をパターニングして、プレメタル誘電体（ＰＭＤ）スタック中にコンタクトバイアを規定（define）する工程と、
ＰＭＤ中にパターニングされた開口部内のＰＭＤスタック中にコンタクトバイアをエッチングし、続いて残りの感光性材料を除去する工程と、
コンタクトバイアの側壁上に誘電体とバリア材料を堆積し、続いてコンタクトバイアを第１導電性材料で充填する工程と、
過剰なバリア材料と第１導電性材料を、化学機械研磨（ＣＭＰ）を用いて、ＣＭＰストップ層に対して選択的に除去する工程と、
感光性層を堆積し、感光性層中に開口部をパターニングして、スルーサブストレイトバイア（ＴＳＶ）を規定する工程と、
ＰＭＤスタック中と部分的に下層の基板中にスルーサブストレイトバイア（ＴＳＶ）をエッチングし、続いて残った感光性材料を除去する工程と、
誘電体とバリア材料と、選択的にシード層とを、スルーサブストレイトバイア（ＴＳＶ）の側壁上に堆積し、続いてＴＳＶを第２導電性材料で充填する工程と、
過剰なバリア材料と第２導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、を含む。
【００１５】
本発明は、また、半導体デバイスを製造する方法に関し、この方法は、
インターメタル（Inter Metal）誘電体（ＩＭＤ）に埋め込まれたｎ−１レベルのバイアおよびトレンチを含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックを含む基板を最初に準備する工程と、
ＩＭＤ層を堆積して、レベルｎのＢＥＯＬスタックを形成する工程と、
堆積したレベルｎのＩＭＤ層の上にＣＭＰストップ層を堆積する工程と、
ＣＭＰストップ層の上に感光性層を堆積し、感光性層中に開口部をパターニングして、レベルｎの堆積したＩＭＤ層中にトレンチおよび／またはバイアを規定する工程と、
レベルｎの堆積したＩＭＤ層中にパターニングされた開口部内に、トレンチおよび／またはバイアをエッチングし、続いて残った感光性材料を除去する工程と、
トレンチおよび／またはバイアの側壁上に、誘電体、バリア、および／またはシード材料を堆積し、続いてトレンチおよび／またはバイアを第１導電性材料で充填する工程と、
過剰な誘電体、バリア、および選択的にシード材料、および第１導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、
感光性層を堆積し、感光性層中に開口部をパターニングして、スルーサブストレイトバイア（ＴＳＶ）を規定する工程と、
レベルｎの堆積したＩＭＤ層中と更に延びて下層の基板中に、スルーサブストレイトバイア（ＴＳＶ）をエッチングし、続いて残った感光性材料を除去する工程と、
誘電体、バリア、および選択的にシード層を、スルーサブストレイトバイア（ＴＳＶ）の側壁上に堆積し、続いてＴＳＶを第２導電性材料で充填する工程と、
過剰な誘電体、バリア、および選択的にシード材料、および第２導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、を含む。
【００１６】
本発明の方法では、ＣＭＰストップ層は、炭化シリコン（ＳｉＣ）層、窒化シリコン（ＳｉＮ）層、シリコンオキシカーバイド（ＳｉＯＣ）層、シリコンオキシナイトライド（ＳｉＯＮ）層から選択され、この層は化学気相成長（ＣＶＤ）を用いて堆積されても良い。
【００１７】
本発明は、また、半導体デバイスに関し、このデバイスは、
好適にはシリコンである半導体基板と、
基板上に堆積された、ＣＭＰストップ層をその上に有するＰＭＤスタックと、
ＣＭＰストップ層、ＰＭＤスタック、および部分的に基板中を通ってエッチングで形成された少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）であって、ＣＭＰストップ層、ＰＭＤスタック、および部分的に基板中に埋め込まれたＴＳＶと、
ＣＭＰストップ層およびＰＭＤスタックを通ってエッチングで形成された少なくとも１つのコンタクトバイアであって、ＣＭＰストップ層およびＰＭＤスタック中に埋め込まれたコンタクトバイアと、を含む。
【００１８】
本発明は、また、半導体デバイスに関し、このデバイスは、
基板上に堆積され、ＣＭＰストップ層をその上に有するインターメタル（Inter Metal）誘電体（ＩＭＤ）スタックに埋め込まれたｎ−１金属レベルのバイアおよびトレンチを含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックと、
ＣＭＰストップ層、ＩＭＤスタック、および部分的に基板中を通ってエッチングで形成された少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）であって、ＣＭＰストップ層、ＩＭＤスタック、および部分的に基板中に埋め込まれたＴＳＶと、
ＣＭＰストップ層およびＩＭＤスタックを通ってエッチングで形成されたｎ番目の金属レベルバイアであって、ＣＭＰストップ層およびＩＭＤスタック中に埋め込まれたｎ番目の金属レベルバイアと、を含む。
【図面の簡単な説明】
【００１９】
全ての図は、幾つかの形態と好適な具体例を表しことを意図する。図は、明確化のために単純化された方法で描かれる。全ての代替えや選択肢が示されるものではなく、それゆえに本発明は、所定の図面の内容に限定されるものではない、同一数字は、異なった図中の同一部分を参照するために使用される。
【００２０】
【図１】ＣＭＰストップ層が、コンタクトバイアの形成後ではなくＴＳＶの形成前に適用される方法により作製された、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）を有する最終デバイスの問題を示す。示された問題は、ＣｕがＴＳＶ中に露出しているのに、更にＣＭＰストップ層を開口する必要があることである。
【図２】先端技術の方法により作製された、少なくとも１つのＴＳＶを有する最終デバイスの問題の１つを示す。
【図３Ａ】本発明の好適な具体例にかかる、ＦＥＯＬステージで作製された少なくとも１つのＴＳＶを有する最終デバイスを示す。
【図３Ｂ】本発明の好適な具体例にかかる、ＢＥＯＬステージで作製された少なくとも１つのＴＳＶを有する最終デバイスを示す。
【図４】本発明の好適な具体例にかかる、コンタクトバイア（プラグ）の形成後に基板中にＴＳＶを形成するプロセスフローを示す。
【図５】図２に示す問題を本発明がいかに解決するかを示す。
【図６】本発明の好適な具体例にかかるプロセスフローを示すフローチャートを示す。
【図７】本発明の好適な具体例にかかるプロセスフローを示す代わりのフローチャートを示す。
【発明を実施するための形態】
【００２１】
本発明の目的は、スルーサブストレイトバイア（ＴＳＶ）の充填後に、化学機械研磨（ＣＰＭ）を用いて過剰の誘電体ライナー、バリア、シード、および導電性材料を除去して、ＣＭＰに対する非常に狭いプロセスウインドウとなる非常に狭い選択性の違いの問題を避ける方法を提供することである。本発明のこの記載では、略語「ＴＳＶ」は、「スルーサブストレイトバイア（Through Substrate Via）」を表し、基板はシリコンでも良い。後者の場合、ＴＳＶは、この分野で一般的に知られているように、「スルーシリコンバイア」を表す。導電性の充填材料は、好適にはＣｕのような金属であり、好適には、電気化学めっき（ＥＣＰまたはめっき）とも呼ばれる電気化学堆積（ＥＣＤ）を用いてＴＳＶ中に組み込まれる。過剰物は、更に、誘電体ライナー、バリア材料、および選択的に、ＴＳＶを導電性材料で充填する前にＴＳＶ中の内部側壁上に堆積されるシード材料を含む。誘電体ライナーは、導電性充填剤と誘電体スタックとの間の分離層として用いられ、好適にはＴＥＯＳ（Tetraethyl orthosilicate）のような酸化層から選択され、ＳＡ−ＣＶＤを用いて形成されても良い。バリア層は、好適にはＴａ層（例えばＴａＮ）や、Ｔｉ層（例えばＴｉ／ＴｉＮ）から選択される。シード層は、好適にはＣｕを含み、物理気相堆積（ＰＶＤ）を用いて堆積されても良い。好適には、ＴＳＶを銅で充填するために電気化学堆積（ＥＣＤ）が用いられる場合に、シード層が用いられる。
【００２２】
本発明は、特定の具体例と図面を参照しながら詳細に記載されるが、本発明はこれに限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は単に概略であり、限定的なものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００２３】
更に、説明や請求項中の、上等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された好適な具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００２４】
請求項で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定されるものと解釈すべきでなく、他の要素や工程を排除するものではない。このように、この用語は、言及された特徴、整数（integers）、工程、または述べられた構成要素の存在を明記されたように解釈され、１またはそれ以上の他の特徴、整数、工程または構成要素、またはそれらの組の存在や追加を排除するものではない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００２５】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例で（in one embodiment）」または「ある具体例で（in an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００２６】
同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００２７】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる以外の幾つかの特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００２８】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、好適な具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【００２９】
本発明は、多くの好適な具体例の詳細な記載によって記載される。他の好適な具体例が、本発明の真実の精神や技術的示唆から離れることなく、当業者の知識により形成でき、本発明は、添付された請求の範囲の文言によってのみ限定されることは明らかである。
【００３０】
本発明では、ホール（バイア）をそれぞれの好適な金属で充填した後に、２つの平坦化（ＣＭＰ）工程を必要とするダマシンタイプのプロセスを用いて、２つの異なる材料を含む構造（例えばコンタクトバイアとＴＳＶ）が同じ平面レベルに集積される。この考えは、２つのＣＭＰ工程に対して１つのＣＭＰストップ層のみを使用し、これにより、第１金属で充填される（少なくとも１つの）第１開口部のパターニング前に、この「共通の」ストップ層が集積される。この構造は、１又はそれ以上の誘電体層（例えば、異なるメタライゼーションレベルの間のＩＭＤ中のコンタクトバイア）中に埋められ、基板自身の中に埋められても良い（ＴＳＶ）。共通のＣＭＰ層は、２つの異なる構造が形成されるトップ誘電体層の上に堆積される。
【００３１】
第１の好適な具体例では、トップ誘電体層は、ＰＭＤスタックである（ＦＥＯＬの具体例、後述する）。第２の具体例では、トップ誘電体層はＩＭＤ層である（ＢＲＯＬの具体例、後述する）。ＣＭＰストップ層は、先に述べたレベル（即ち、ＰＭＤの場合には基板上の能動要素、ＩＭＤの場合には先に述べた金属層）を接続するために、ＰＭＤまたはＩＭＤスタック中にコンタクトバイアまたはホールが導入される前に、ＰＭＤまたはＩＭＤ酸化物スタックの上に堆積される。
【００３２】
他の方法では、第１の具体例では、２つの金属および関連する開口部は、金属で充填される第１開口部であって、下層のレベルの能動構造と接続するためのコンタクトバイアである第１開口部と、金属で充填される第２開口部であって、下層ＩＣと接続するＴＳＶである第２開口部である。これは、「ＦＥＯＬの具体例」と呼ばれる。この具体例により作製されたデバイスは、図３Ａに示される。
【００３３】
第２の具体例では、２つの金属と関連する開口部は、金属で充填される第１開口部であって、下層の金属層と接続するための相互接続バイアである第１開口部と、金属で充填される第２開口部であって、下層ＩＣと接続するＴＳＶである第２開口部である。これは、「ＢＥＯＬの具体例」と呼ばれる。この具体例により作製されたデバイスは、図３Ｂに示される。
【００３４】
図４は、この方法のＥＦＯＬの具体例にかかる好適なプロセスフローを示し、図６は、このプロセスフローのフローチャートを示す。
【００３５】
ＦＥＯＬの具体例では、スルーサブストレイトバイア（ＴＳＶ）を充填した後に、過剰なバリア、シード、および充填金属を除去する方法が提供される。この方法は、少なくとも、
基板１を提供する工程であって、好適にはシリコン基板であり、半導体デバイスの能動要素とプレメタル誘電体スタック層（ＰＭＤ）２とを含む基板を提供する工程と、
ＣＭＰストップ層５を堆積する工程と、
第１感光性層６を堆積し、この感光性層中に開口部をパターニングして、プレメタル誘電体（ＰＭＤ）スタック２の中にコンタクトバイアを規定する工程と、
ＰＭＤ中のパターニングされた開口部内のＰＭＤスタック２中に、コンタクトバイア７をエッチングし、次に残った感光性材料（フォトレジスト）を除去する工程と、
コンタクトバイアの側壁上に誘電体とバリア材料（図示せず）を堆積し、続いて導電性材料８でコンタクトバイアを充填する工程と、
ＣＭＰストップ層５を用いた化学機械研磨（ＣＭＰ）を用いて、過剰なバリア材料および導電性材料を除去する工程と、
第２感光性層１２を堆積し、感光性層中に開口部をパターニングして、スルーサブストレイトバイア（ＴＳＶ）を規定する工程と、
ＰＭＤスタック２と、下層の基板１の一部との中にスルーサブストレイトバイア（ＴＳＶ）１３をエッチングし、続いて残った感光性材料（フォトレジスト）を除去する工程と、
誘電体およびバリア材料９および選択的にシード層材料を、スルーサブストレイトバイア（ＴＳＶ）１３の側壁上に堆積し、続いて導電性材料１０でＴＳＶを充填する工程と、
ＣＭＰストップ層５を用いた化学機械研磨（ＣＭＰ）を用いて、過剰なバリア材料および導電性材料１０を除去する工程と、を含む。
【００３６】
この方法は、上述の工程を含む半導体デバイスを製造する方法と同等である。図５は、コンタクトバイアを形成するための開口部のパターニング後に、レジスト中で発生するレジストフッティング（resist footing）の問題を、本発明のこの方法によりいかに回避するかを示す。レジストフッティングは、ＣＭＰ層５の存在により避けられる。ＣＭＰ層は、このように、この目的で堆積される薄い酸化物層と同じ役割を果たす。
【００３７】
好適な具体例では、プレメタル誘電体スタック（ＰＭＤ）層は、多くの他の要求に加えて、（金属相互接続からの）電気的分離および（例えば移動イオンからの汚染を避けるための）物理的分離を与えるものである。ＰＭＤスタックは、好適には、３００〜４００ｎｍの厚さを有し、より好適には、３５０ｎｍ程度である。０．１８μｍ技術と０．１３μｍ技術では、ＰＭＤは、下層のシリサイドに対して優れた選択性を有するコンタクトエッチプロセスを許容できなければならない。これは、主に、シリサイドの厚さは連続して小さくなる一方、深いコンタクトと浅いコンタクトの間のアスペクト比の違いを考慮しなければならないからである。好適なＰＭＤスタックの例が、B. De Jaeger らによって開示され (B. De Jaeger et al., "Optimisation of a Pre-Metal-Dielectric with a contact etch stop layer for 0.18μｍ and 0.13μｍ technologies", IEEE 2008)、バルク層の下に、エッチングストッパ層を有する誘電体材料のバルク層を少なくとも含む。ＰＭＤスタックは、例えば、その下にエッチングストッパ層２０を有する高密度プラズマ・リンドープ・シリコンガラス（ＨＤＰＰＳＧ）を含んでも良い（図４参照）。例えば１００ｎｍのＬＰ−ＣＶＤのＴＥＯＳ層やＰＥ−ＣＶＤのＳｉＯＮ、ＳｉＣ等の層が、バルクＨＤＰＰＳＧ層の堆積後に堆積される。エッチングストッパ層（ライナー）２０は、また、ＰＳＧ層から基板中の能動要素に向かうリンの拡散を防止するために必要である。
【００３８】
好適な具体例では、ＰＭＤスタックを平坦化するために、ＰＭＤスタック（バルクＨＤＰＰＳＧ層）の堆積後に、研磨工程が導入される。
【００３９】
好適な具体例では、（研磨）ＣＭＰストップ層５が、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンオキシナイトライド（ＳｉＯＮ）から選択され、この層は化学気相堆積（ＣＶＤ）を用いて堆積される。この層の厚さは、３０ｎｍから１００ｎｍの範囲である。研磨ストッパ層は、続くコンタクトホールのエッチング中は、エッチングハードマスクとして働く。
【００４０】
好適な具体例では、ＰＭＤスタック中にコンタクトバイアをエッチングする工程は、反応性イオンエッチングを用いて行われる。
【００４１】
好適な具体例では、コンタクトバイアの側壁上にバリア材料を堆積させる工程は、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、または化学気相堆積（ＣＶＤ）を用いて、チタン−チタンナイトライド（Ｔｉ／ＴｉＮ）層の堆積により行われることが好ましい。ＴｉＮ層の厚さは、略１０ｎｍから略２０ｎｍである。
【００４２】
好適な具体例では、導電性材料でコンタクトバイアを充填する工程は、（例えば、有機金属ＣＶＤ（ＭＯ−ＣＶＤ）のような）化学気相堆積を用いて、例えばタングステン（Ｗ）のような好適な金属を堆積して行われることが好ましい。タングステン層を形成するための反応性材料は、ＷＦ６とＳｉＨ４を含み、ＴｉＮバリア層は、フッ素がＰＭＤスタック中を通るのを防止する。好適な具体例では、ＣＶＤの堆積温度は、３００℃から５００℃の範囲である。
【００４３】
好適な具体例では、ＰＭＤスタックを提供する工程、コンタクトホールをパターニングしてコンタクトホールをタングステンで埋める工程、および過剰物を除去（研磨）する工程は、「ＰＭＤモジュール」と呼ばれる。
【００４４】
好適な具体例では、ＴＳＶをパターニング、エッチングして、ＴＳＶの側壁上にバリア材料とシード層材料を堆積する工程と、続いて導電性材料でコンタクトバイアを充填し、ＣＭＰを用いて過剰なバリア材料と導電性材料を除去する工程は、「ＴＳＶモジュール」と呼ばれる。
【００４５】
好適な具体例では、感光性層を堆積する工程と、この感光性層中に開口部をパターニングしてＴＳＶを規定する工程は、先端技術のリソグラフィパターニングを用いて行われる。ＰＭＤスタックを通り、部分的にその下の基板中に、感光性層中のパターニングされた開口部を用いてＴＳＶをエッチングする工程は、（例えば、ＵＳ２００８／００５０９１９に記載されたように）先端技術の反応性イオンエッチングを用いて行われる。ＴＳＶの典型的な寸法は、直径が２〜５ｎｍで、深さが１０〜５０μｍである。
【００４６】
好適な具体例では、バリア材料と選択的にシード層材料とを、ＴＳＶの側壁上に堆積する工程は、典型的には、ＣＶＤ酸化物リニアを最初に堆積し、その上にＴａバリアと、続いてＣｕシード層を堆積することで行われる。
【００４７】
好適な具体例では、導電性材料でＴＳＶを充填する工程は、銅の電気化学堆積（ＥＣＤ、またはめっきと呼ばれる）を用いて銅でＴＳＶを充填することで行われる。
【００４８】
ＢＥＯＬの具体例では、基板は、インターメタル誘電体（ＩＭＤ）中に埋め込まれた異なるレベルのバイアやトレンチを含むバックエンドオブライン（ＢＥＯＬ）スタックを含む。方法は、ＢＥＯＬスタックが（少なくとも部分的に）完成した後に、ＴＳＶを集積して提供される。この方法では、集積に影響することなく（例えば、下の層に影響せず、下の特性にダメージを与えず）、ＴＳＶを充填した後に、過剰のバリア、シード、および充填材料を除去することができる。結果のデバイスは図３Ｂに示され、プロセスフローは図７に示される。ＢＥＯＬの具体例では、ＴＳＶを充填後に、過剰の誘電体、バリア、シード、および充填材料を除去する方法は、少なくとも、
好適にはシリコン基板であり、インターメタル誘電体（ＩＭＤ）層中に埋め込まれた、ｎ−１レベルのバイアおよびトレンチを含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックを含む基板を最初に準備する工程と、
ＩＭＤ層を堆積して、レベルｎのＢＥＯＬスタックを形成する工程と、
堆積したレベルｎのＩＭＤ層の上にＣＭＰストップ層を堆積する工程と、
ＣＭＰストップ層の上に感光性層を堆積し、感光性層中に開口部をパターニングして、レベルｎの堆積したＩＭＤ層中にトレンチおよび／またはバイアを規定する工程と、
レベルｎの堆積したＩＭＤ層中にパターニングされた開口部内に、トレンチおよび／またはバイアをエッチングし、続いて残った感光性材料を除去する工程と、
トレンチおよび／またはバイアの側壁上に、誘電体、バリア、および／またはシード材料を堆積し、続いてトレンチおよび／またはバイアを導電性材料で充填する工程と、
過剰な誘電体、バリア、および選択的にシード材料、および導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、
感光性層を堆積し、感光性層中に開口部をパターニングして、スルーサブストレイトバイア（ＴＳＶ）を規定する工程と、
レベルｎの堆積したＩＭＤ層中と更に延びて下層の基板中に、スルーサブストレイトバイア（ＴＳＶ）をエッチングし、続いて残った感光性材料（フォトレジスト）を除去する工程と、
誘電体、バリア、および選択的にシード層を、スルーサブストレイトバイア（ＴＳＶ）の側壁上に堆積し、続いてＴＳＶを導電性材料で充填する工程と、
過剰な誘電体、バリア、および選択的にシード材料、および導電性材料を、ＣＭＰストップ層を用いた化学機械研磨（ＣＭＰ）を用いて除去する工程と、を含む。
【００４９】
この方法は、このように、ｎのＩＭＤレベルを含む半導体デバイスを製造する方法と同等であり、この方法は、上述の工程を含む。
【００５０】
本発明の方法は、ＴＳＶめっき後のＣＭＰ工程のために、大幅に改良されたプロセスウインドウの長所を提供する。この他に、（図１に示したような）次の金属層の集積中のドライエッチングのドリフトに関する問題にも出会わない。追加の長所は、コンタクトフォトレジストのためのレジストのフッティングを防止するために堆積する必要のある薄い酸化膜層が、ＣＭＰストップ層５（例えば、ＳｉＣ層）に統合されることで置き換えられるため、ＴＳＶモジュールの最初の集積に比較して、プロセスフローに追加の工程が加わらないことである。
【００５１】
好適な具体例の第２の形態では、半導体基板１と関連するデバイスを提供し、このデバイスは、
基板１の上に堆積された、ＣＭＰストップ層５をその上に有するＰＭＤスタック２と、
ＣＭＰストップ層、ＰＭＤスタック、および部分的に基板を通ってエッチングされ、ＣＭＰストップ層、およびＰＭＤスタック、および基板の一部に埋め込まれた、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）４と、
ＣＭＰストップ層５とＰＭＤスタック２を通ってエッチングされ、ＣＭＰストップ層とＰＭＤスタックの中にコンタクトバイア３が埋め込まれた少なくとも１つのコンタクトバイア３と、を含む。
【００５２】
換言すれば、本発明は、半導体デバイス（図３Ａ参照）に関し、この半導体デバイスは、
好適にはシリコン基板である半導体基板１と、
基板１の上に堆積され、その上にＣＭＰストップ層５を有するＰＭＤスタック２と、
ＣＭＰストップ層５、ＰＭＤスタック２、および部分的に基板を通ってエッチングされ、ＣＭＰストップ層５、およびＰＭＤスタック２、および基板の一部にＴＳＶ４を埋め込むことで得られる少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）４と、
ＣＭＰストップ層５とＰＭＤスタック２を通ってエッチングされ、ＣＭＰストップ層５とＰＭＤスタック２の中にコンタクトバイア３を埋め込むことで得られる少なくとも１つのコンタクトバイア３と、を含む。
【００５３】
ＦＥＯＬの具体例にかかるデバイスでは、ＴＳＶ４とコンタクトバイア３が少なくとも導電性材料で充填され、それらの上側が同じ平面レベルである。上述の具体例は、これ以降、本発明にかかるデバイスの「ＦＥＯＬの具体例」と呼ばれる。
【００５４】
図３Ａは、ＦＥＯＬの具体例にかかるデバイスを示し、プロセスのＦＥＯＬ段階でＴＳＶが形成された、本発明の好適な具体例にかかる方法により作製された少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）４を有する。
【００５５】
図３Ａは、少なくとも１つのコンタクトバイア３とＴＳＶ４を有するＰＭＤスタック２を含み、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）の上側と、少なくとも１つのコンタクトが、双方とも、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンオキシナイトライド（ＳｉＯＮ）から選択されたＣＭＰストップ層の中に（これに囲まれて）埋められたことを特徴とする基板を示す。
【００５６】
本発明の第２の形態の、代替えで好適な具体例では、半導体基板１および関連するデバイスが提供され、このデバイスは、
基板２１の上に堆積され、ＣＭＰストップ層２５をその上に有するインターメタル誘電体（ＩＭＤ）スタック２２中に埋め込まれた、ｎ−１メタルレベルのバイアおよびトレンチ２３を含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックと、
ＣＭＰストップ層２５、ＩＭＤスタック、および部分的に基板２１を通ってエッチングされ、ＣＭＰストップ層、およびＰＭＤスタック、および基板の一部に埋め込まれた、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）２４と、
ＣＭＰストップ層２５とＩＭＤスタック２２を通ってエッチングされ、ＣＭＰストップ層とＩＭＤスタック２２の中に埋め込まれた、少なくとも１つのｎメタルレベルのバイア２６と、を含む。
【００５７】
換言すれば、本発明は半導体デバイス（図３Ｂ参照）に関し、このデバイスは、
基板２１の上に堆積され、ＣＭＰストップ層２５をその上に有するインターメタル誘電体（ＩＭＤ）スタック２２中に埋め込まれた、ｎ−１メタルレベルのバイアおよびトレンチ２３を含む、少なくとも部分的に完成したバックエンドオブライン（ＢＥＯＬ）スタックと、
ＣＭＰストップ層２５、ＩＭＤスタック、および部分的に基板２１を通ってエッチングされ、ＣＭＰストップ層２５、およびＩＭＤスタック２２、および基板２１の一部に埋め込まれた、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）２４と、
ＣＭＰストップ層２５とＩＭＤスタック２２を通ってエッチングされ、ＣＭＰストップ層とＩＭＤスタック２２の中に埋め込まれた、少なくとも１つのｎ番目のメタルレベルのバイア２６と、を含む。
ＢＥＯＬの具体例では、ＴＳＶ２４およびｎ番目の金属レベルビア２６が、少なくとも導電性材料により充填され、それらの上面は同じ平面レベルとなる。
【００５８】
図３Ｂは、プロセスのＢＥＯＬ段階でＴＳＶが作製される、本発明の好適な具体例にかかる方法により作製された、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）４を有する、本発明のＢＥＯＬの具体例にかかる最終デバイスを示す。
【００５９】
図３Ｂは、ＣＭＰストップ層２５をその上に有するインターメタル誘電体（ＩＭＤ）スタック２２中に埋め込まれた、（ｎ−１）番目のメタルレベルのバイアおよびトレンチ２３を含む基板２１であって、少なくとも１つのスルーサブストレイトバイア（ＴＳＶ）の上部と、少なくとも１つのｎ番目のメタルレベルバイア２６とＴＳＶ２４との双方が、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンオキシナイトライド（ＳｉＯＮ）から選択されたＣＭＰストップ層の中に埋め込まれた（囲まれた）ことを特徴とする基板を示す。
【００６０】
特別で好適な形態は、独立請求項と従属請求項の組み合わせによる。従属請求項の特徴は、必要に応じて独立請求項の特徴や他の従属請求項の特徴と組み合わせても良く、単に請求項に明確に表されたものではない。この分野において、デバイスの一定の改良、変化、および進化が存在するが、本概念は、従来の経験からの出発を含み、この性質のより効果的で、安定で、信頼性の有るデバイスを提供する、実質的に新しく新規な改良を表すものと信じられる。
【００６１】
本発明の上述の他の特徴、長所、および優位点は、本発明の原理を、例示の方法で示す、添付の図面と共に、以下の詳細な記載から明らかになるだろう。この記載は例示の目的のみに表され、本発明の範囲を限定するものではない。以下の引用された参照図は、添付の図面を示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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