(57)【要約】【課題】相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させる技術を提供する。【解決手段】読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の所定の交点に設けられた相変化材料を含む複数のメモリセルと、
前記各メモリセルに共通に接続されたソース線と、
第１情報の書込み時のソース線とビット線の電位差の絶対値である第１電圧と、
読み出し時のソース線とビット線の電位差の絶対値である第３電圧とを有し、
前記第３電圧が、前記第１電圧よりも大きいことを特徴とする半導体装置。
【請求項２】
読み出し時の第１情報をセンスアンプで読み出し、前記メモリセルに再書込みを行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１情報は、前記相変化材料の相状態がアモルファス状態として記憶されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１情報は、前記相変化材料の相状態が結晶状態として記憶されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２情報の書込み時のソース線とビット線の電位差の絶対値である第２電圧を有し、
第３電圧が、第１電圧と第２電圧の両方よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２情報の書込み時のソース線とビット線の電位差の絶対値である第２電圧を有し、
第３電圧が、第１電圧より大きく、第２電圧より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項７】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の所望の交点に配置された相変化材料を含む複数メモリセルと、
前記複数のメモリセルを含む第１メモリセルアレー及び第２メモリセルアレーと、
前記第１メモリセルアレーからのデータを読み出す第１センスアンプブロックと、
前記第１センスアンプブロックから外部へデータを出力する第１データ出力線と、
前記第２メモリセルアレーからのデータを読み出す第２センスアンプブロックと、
前記第２センスアンプブロックから外部へデータを出力する第２データ出力線を有する半導体装置において、
第１データ出力線と第２データ出力線の少なくとも一方が第１情報のときに、第１情報を出力することを特徴とする半導体装置。
【請求項８】
前記第１データ出力線と前記第２データ出力線の論理和をとる第１論理和回路を有する請求項７に記載の半導体装置。
【請求項９】
前記第１情報は、前記相変化材料の相状態がアモルファス状態として記憶されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記メモリセルは相変化材料と選択用スイッチからなる請求項１または請求項７に記載の半導体装置。
【請求項１１】
ソース線とビット線の電位差の絶対値の最大値が１．８Ｖ以下であることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記相変化材料は、Ｓｂを含む材料であって、その膜厚が６０ｎｍ以下であることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記相変化材料は、Ｇｅ、ＳｂおよびＴｅを含む材料で、膜厚が２０ｎｍ以下であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記相変化材料と前記選択スイッチとを電気的に接続する電極材料にタングステンを用いることを特徴とする請求項１０記載の半導体装置。
【請求項１５】
摂氏１２５度以上の周辺温度で動作することを特徴とする請求項１０記載の半導体装置。
【請求項１６】
複数のワード線と、
前記複数のワード線と交差する複数の第１ビット線と、
前記複数のワード線と交差し、前記複数の第１ビット線と平行に配置される第２ビット線と、
前記複数のワード線と前記複数の第１ビット線の所定の交点に配置される第１メモリセルと、
前記複数のワード線と前記第２ビット線の所定の交点に配置される第２メモリセルと、
前記複数の第１ビット線の所定の本数毎に配置される第１センスアンプと、前記第２ビット線に配置される第２センスアンプと、を具備し、
前記第１センスアンプは、第１リファレンスレベルと、前記複数の第１ビット線のうち対応するビット線の信号レベルを比較し、
前記第２センスアンプは、前記第1リファレンスレベルとは異なる第２リファレンスレベルと、前記第２ビット線の信号レベルを比較することを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記第１リファレンスレベルは、前記第２リファレンスレベルよりも低いことを特徴とする半導体装置。
【請求項１８】
請求項１６において、
前記第１及び第２メモリセルは第１導電型のＭＩＳＦＥＴと相変化素子を含むことを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記第２メモリセルの相変化素子は、高抵抗状態であることを特徴とする半導体装置。
【請求項２０】
請求項１６において、
前記第１センスアンプは、前記第１メモリセルに第１記憶情報を書き込むための第１書き込み回路を有し、
前記第２センスアンプは、前記第２メモリセルに前記第１記憶情報を書き込むための第２書き込み回路を有することを特徴とする半導体装置。
【請求項２１】
請求項２０において、
前記第１書き込み回路は、前記第２センスアンプの出力データに従って書き込み動作を行うことを特徴とする半導体装置。
【請求項２２】
請求項２０において、
前記第１センスアンプは、前記第１メモリセルに第２記憶情報を書き込むための第２書き込み回路を有し、
前記第１及び前記第２書き込み回路は、前記第２センスアンプの出力データに従って書き込み動作を行うことを特徴とする半導体装置。
【請求項２３】
請求項２１において、
前記半導体装置は、利用不可状態を示す第１出力ピンを有し、
前記第１又は第２書き込み回路が活性化されている間、前記第１出力ピンにから利用不可状態であることを示す信号が出力されることを特徴とする半導体装置。
【請求項２４】
複数の第１ワード線と、
前記複数の第１ワード線と交差する複数の第１ビット線と、
前記複数の第１ワード線と前記複数の第１ビット線の所望の交点に配置される複数の第１メモリセルと、
複数の第２ワード線と、
前記複数の第２ワード線と交差する複数の第２ビット線と、
前記複数の第２ワード線と前記複数の第２ビット線の所望の交点に配置される複数の第２メモリセルと、
前記複数の第１メモリセルのそれぞれに配置される第１相変化素子と、
前記複数の第２メモリセルのそれぞれに配置される第２相変化素子と、
外部から書き込まれたデータに対して、書き込みデータに対応して、前記第１及び第２メモリセルに同一の抵抗状態が書き込まれることを特徴とする半導体装置。
【請求項２５】
請求項２４において、
前記半導体装置はさらに、
前記複数の第１ビット線の所定の本数毎に設けられる第１センスアンプと、
前記複数の第２ビット線の所定の本数毎に設けられる第２センスアンプと、
前記第１センスアンプに配置される前記第１メモリセルの前記第1相変化素子を第1抵抗状態に設定する第１書き込み回路と、
前記第１センスアンプに配置される前記第１メモリセルの前記第１相変化素子を第２抵抗状態に設定する第２書き込み回路と、
前記第１センスアンプに配置される前記第１メモリセルの前記第１相変化素子を第３抵抗状態に設定する第３書き込み回路と、
前記第１センスアンプに配置される前記第１メモリセルの前記第１相変化素子を第４抵抗状態に設定する第４書き込み回路と、
前記第２センスアンプに配置される前記第2メモリセルの前記第２相変化素子を第1抵抗状態に設定する第５書き込み回路と、
前記第２センスアンプに配置される前記第2メモリセルの前記第２相変化素子を第２抵抗状態に設定する第６書き込み回路と、
前記第２センスアンプに配置される前記第2メモリセルの前記第２相変化素子を第３抵抗状態に設定する第7書き込み回路と、
前記第２センスアンプに配置される前記第2メモリセルの前記第２相変化素子を第４抵抗状態に設定する第８書き込み回路とを有し、
前記第１書き込み回路と前記第５書き込み回路は同時に活性化され、
前記第２書き込み回路と前記第６書き込み回路は同時に活性化され、
前記第３書き込み回路と前記第７書き込み回路は同時に活性化され、
前記第４書き込み回路と前記第８書き込み回路は同時に活性化されることを特徴とする半導体装置。
【請求項２６】
請求項２４において、
前記半導体装置は、
前記複数の第１ビット線の所定の本数毎に設けられる第１センスアンプと
前記複数の第２ビット線の所定の本数毎に設けられる第２センスアンプとを有し、
前記第１メモリセルから前記第１ビット線を介して読み出され、前記第１センスアンプに保持された第１データと
前記第２メモリセルから前記第２ビット線を介して読み出され、前記第２センスアンプに保持された第２データとを有し、
前記第1データと前記第２データのうち、高抵抗状態に対応するデータをメモリセルに書き込むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に相変化材料を用いて形成される、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
相変化材料からなる抵抗素子を用いたメモリ(相変化メモリ)は、電気パルスを用いて、相変化材料を非晶質状態と結晶状態間で可逆的に相転移させ、非晶質状態（リセット）と結晶状態（セット）の抵抗値の違いを情報として記録する不揮発メモリである。ちなみに、相変化材料の非晶質状態の高抵抗値および結晶状態の低抵抗値は、それぞれ、完全な非晶質状態および完全な結晶状態である必要は必ずしもなく、完全な非晶質状態である高抵抗状態と完全な結晶状態である低抵抗状態の中間の任意の値をとることが可能である。
【０００３】
以下に相変化メモリの動作機構を図１４を用いて詳細に説明する。図１４は、相変化メモリの記録動作を実現する相変化材料の電流−電圧特性の例である。非晶質状態にある相変化材料の両端に印圧した電圧をゼロから次第に増加させると、非晶質状態の相変化材料が結晶状態に相変化する。非晶質状態から結晶状態への相変化が起こる電圧はセット電圧 (Vset)と定義される。非晶質状態から結晶状態へ変化した相変化材料の抵抗値は高抵抗状態から低抵抗状態へ変化する。
【０００４】
また、結晶状態にある相変化材料の両端に印圧した電圧をゼロから次第に増加させると、結晶状態の相変化材料が非晶質状態に相変化する。結晶状態から非晶質状態への相変化が起こる電圧はリセット電圧(Vreset)と定義される。結晶状態から非晶質状態へ変化した相変化材料の抵抗値は低抵抗状態から高抵抗状態へ変化する。
【０００５】
相変化メモリは結晶状態の低抵抗値を“０”状態として、また非晶質状態の高抵抗値を “１”状態として情報を記録する。情報の読み出しは、相変化材料の両端に読み出し電圧 (Vread)を印圧することで行う。図１４に示すように、読み出し電圧Vreadの印圧により、低抵抗値を有する結晶状態に発生する電流は、高抵抗値を有する非晶質状態に発生する電流よりも大きくなる。
【０００６】
相変化メモリに記録された情報は、相変化材料の一端に電気的に接続されたビット線の電圧降下をセンスすることにより読み出される。図１５は相変化材料に電気的に接続されたビット線の電圧降下を模式的に示したものである。ビット線は読み出し時の初期状態においてプリチャージレベルＶｐに設定されている。図１５では、ビット線のプリチャージレベルＶｐは０．３Ｖに設定されている。図１５に示すように、高抵抗値を有する非晶質状態の相変化材料に電気的に接続されたビット線は、低抵抗値を有する結晶状態の相変化材料に電気的に接続されたビット線よりも低速度で電圧降下する。この理由は、ビット線に蓄積された電荷が相変化材料に流れ込む速度が、低抵抗値を有する相変化材料よりも高抵抗値を有する相変化材料の方が遅いためである。
【０００７】
読み出し電圧を用いてビット線の電圧降下の速度をセンスすることにより、相変化メモリの“０”状態および“１”状態が読み出される。ちなみに、本発明では結晶状態の低抵抗値を“０”状態として、また非晶質状態の高抵抗値を“１”状態としたが、非晶質状態の高抵抗値を“０”状態とし、結晶状態の低抵抗値を“１”状態としてもよい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特願２００３−１４５３０５号明細書
【特許文献２】特願２００３−０８１７２４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
相変化メモリには、非晶質状態が結晶状態に誤って相転移する、いわゆる誤セットの問題がある。誤セットは、低電圧動作時の過剰な電気エネルギー入力、または高速動作時などに発生しやすい。誤セットを発生させる要因は、例えば、物性値ばらつきまたは電気特性ばらつきまたは寸法ばらつきである。また、例えば、相変化材料または選択トランジスタまたはＬＳＩ配線などの特性ばらつき、動作電圧のばらつき、または電源電圧のばらつきなども誤セットを発生させる要因である。
【００１０】
以下に読み出し動作時に誤セットが発生する現象を詳細に説明する。図１４に示すように、従来の方法では、読み出し電圧がセット電圧以下に設定される。読み出し電圧をセット電圧以下に設定することにより、読み出し動作により非晶質状態にある相変化材料が結晶状態に誤セットすることを防ぐことができた。
【００１１】
しかし、相変化メモリに低電圧動作が要求される場合、セット電圧と読み出し電圧のマージンが小さくなる問題が発生する。例えば、携帯電話、またはモバイル携帯情報端末、またはＩＣカードなど低消費電力製品に用いられる場合、相変化メモリには低電力動作が求められる。また、低電圧動作するマイコン混載メモリとして用いられる場合にも、相変化メモリに低電圧動作が要求される。
【００１２】
低電圧動作する相変化メモリにおいて、セット電圧と読み出し電圧のマージンが小さくなる理由は、セット電圧が小さくなることに対して読み出し電圧を小さくすることが困難だからである。読み出し電圧を小さくすることが困難な理由は、読み出し電圧とともに読み出し電流が小さくなり、相変化メモリの動作速度が低下するからである。
【００１３】
相変化メモリの読出し電圧と読出し電流の関係を図１６を用いて説明する。図１６に示すように、読み出し電圧Vread1により得られる、結晶状態の読み出し電流がIread1である。これに対して、読み出し電圧Vread1よりも小さい読出し電圧により得られる結晶状態の読出し電流はIread2となり、Iread1より小さくなる。読出し電流が小さいと、ビット線の放電速度が低下し、センスアンプによって相変化材料の非晶質状態と結晶状態をセンスする速度が低下する結果、相変化メモリの動作速度が低下する。
【００１４】
セット電圧と読み出し電圧のマージンが小さい場合、相変化メモリの記録保持信頼性は劣化する。例えば、相変化メモリの特性ばらつきが大きい場合、セット電圧がばらついて小さくなり、読み出し電圧よりも小さくなる可能性がある。この結果、読み出し動作によって、相変化材料が非晶質状態から結晶状態へ誤セットする現象が起こる。
誤セットは、図１４に示すようなリセット電圧がセット電圧よりも大きい場合、および図１７に示すようなリセット電圧がセット電圧よりも小さい場合の両方で起こる可能性がある。
相変化メモリが低電圧動作する場合、読み出し電圧とセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって誤セットが発生する。
【００１５】
また、相変化メモリが低電圧動作する場合、セット電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって、リセット動作時に誤セットが発生する。
また、累積読み出しによりリセット状態の抵抗値が変化する場合、エネルギー入力が変化するため、誤セットが発生する。
また、相変化メモリを大容量化した場合、配線プロセスなどのわずかな歩留まり不良により、落ちこぼれビットの誤セットが発生する。
また、相変化メモリを高速読み出しするために、読み出し電圧を大きくとる場合、読み出し電圧とセット電圧のマージンが小さくなるため、誤セットが発生する。
また相変化メモリには、結晶状態が非晶質状態に誤って相転移する、いわゆる誤リセットの問題がある。相変化メモリに低電圧動作が要求される場合、リセット電圧と読み出し電圧のマージンも小さくなる。よって、相変化メモリの特性ばらつきが大きい場合、リセット電圧がばらついて小さくなり、読み出し電圧よりも小さくなる可能性がある。この結果、読み出し動作によって、相変化材料が結晶状態から非晶質状態へ誤リセットする現象が起こる。
【００１６】
誤リセットは、図１４に示すようなリセット電圧がセット電圧よりも大きい場合、および図１７に示すようなリセット電圧がセット電圧よりも小さい場合の両方で起こる可能性がある。
相変化メモリが低電圧動作する場合、読み出し電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって誤リセットが発生する。
【００１７】
また、相変化メモリが低電圧動作する場合、セット電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって、セット動作時に誤リセットが発生する。
また、相変化メモリを高速読み出しするために、読み出し電圧を大きくとる場合、読み出し電圧とリセット電圧のマージンが小さくなるため、読み出し時に誤リセットが発生する。
また、相変化メモリの誤セットは、相変化材料の非晶質状態が準定常状態であるために、高環境温度または高接合温度で動作または放置される場合にも発生する。高温度長時間放置によって発生する誤セットは、DRAMなどの大容量メモリで見られる、いわゆる「落ちこぼれビット現象」として観測され、この結果、高集積度メモリ回路およびロジック混載メモリに用いられる相変化メモリの長時間記録保持信頼性が劣化する問題がある。相変化メモリの高温動作が要求される製品例としては、自動車エンジン制御用混載マイコンが挙げられる。動作および２０年放置温度要求は、例えば接合温度で摂氏１２５度以上、あるいは摂氏１４５度以上である。
【００１８】
本発明の目的は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体集積回路装置において、長時間記録保持信頼性の要求される相変化材料を用いたメモリセル素子の信頼性を向上させることのできる技術を提供することにある。
【００１９】
また、本発明の他の目的は、半導体集積回路装置の低電圧動作化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高温度動作化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高温度放置の長時間化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の大容量化を図ることにある。また、本発明の他の目的は、半導体集積回路装置の高速動作化を図ることにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。読出し動作において、ビット線にセットに必要な電圧を印加してデータを読出してすべてのセルを低抵抗化し、高抵抗セルについては再書込み動作を行う。その結果、高温動作時に発生する誤セットおよび誤リセットを破壊読出し方法を用いて防止することが可能となる。
【００２２】
また、ビット線により高電圧を印加して読み出し、高抵抗セル及び、低抵抗セルにそれぞれ再書込み動作を行う。その結果、本発明は相変化材料または選択トランジスタまたはＬＳＩ配線などの特性ばらつき、または電源電圧のばらつきによって発生する誤セットおよび誤リセットを破壊読出し方法を用いて防止することが可能となる。
また、本発明は落ちこぼれビット救済をオアセル、すなわち二つ以上の複数個のメモリセルを用いて１ビットの情報を保持する。本発明の結果、高温長時間放置または落ちこぼれビットによって発生する誤セットを防止し、相変化メモリの長時間記録保持信頼性を向上させることが可能となる。
【発明の効果】
【００２３】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体集積回路装置において、長時間記録保持信頼性の要求される相変化材料を用いたメモリセル素子の信頼性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明実施例１のアレー及び周辺回路の構成図である。
【図２】メモリセルアレーの構成図である。
【図３】メモリセルの構成図である。
【図４】ビット線セレクタの回路構成例である。
【図５】ライトドライバ及びセンスアンプの回路構成例である。
【図６】本発明実施例１の読出し動作波形図である。
【図７】本発明実施例１の書込み動作波形図である。
【図８】本発明実施例２のセンスアンプブロックの回路構成である。
【図９】ライトドライバの回路構成例である。
【図１０】本発明実施例２の読出し動作波形図である。
【図１１】本発明実施例２の書込み動作波形図である。
【図１２】本発明実施例３のアレー及び周辺回路構成図である。
【図１３】本発明実施例３におけるメモリセルデータと出力データの関係を示した表である。
【図１４】相変化メモリの電流―電圧図である。
【図１５】ビット線のプリチャージレベルおよび電圧低下の動作波形図である。
【図１６】相変化メモリの電流―電圧図である。
【図１７】相変化メモリの電流―電圧図である。
【図１８】本発明実施例１の相変化メモリのメモリセルの断面図である。
【図１９】Ｇｅ２Ｓｂ２Ｔｅ５相変化材料と下部電極材料の格子定数。
【図２０】リセット電流と下部電極材料の関係。
【図２１】相変化材料が結晶状態から非晶質状態へ相変化する時のリセット電圧と相変化材料の膜厚の関係。
【図２２】リセットイネーブル信号とセットイネーブル信号の制御方法を示す図である。
【図２３】図２２の動作波形図例を示す図である。
【図２４】再書込みコマンドを有するメモリのブロック図例である。
【図２５】図２４のメモリの動作波形図例である。
【図２６】図２４のメモリの別の動作波形図例である。
【図２７】自己再書込み判定動作機能を有するメモリのブロック図例である。
【図２８】図２７のメモリのメモリアレー主要部のブロック図である。
【図２９】書き込みイネーブル信号生成回路の構成例と動作波形図である。
【図３０】図２７のメモリセルアレーの構成例である。
【図３１】レプリカビット線用センスアンプブロック構成例である。
【図３２】プリチャージ回路構成例である。
【図３３】レプリカビット線用センスアンプ回路構成例である。
【図３４】ORセルアレーを用いた書き込みイネーブル信号生成方法の構成例である。
【図３５】自己再書込み判定機能を有するメモリの動作波形図例である。
【図３６】自己再書込み判定機能とステータス出力ピンを有するメモリのブロック図例である。
【図３７】ウェイトピン出力回路ブロック図例である。
【図３８】図３６のメモリの動作波形図例である。
【図３９】図３６のメモリの別の動作波形図例であって、再書き込みあるときとないときの波形図（レプリカセルで）判定サイクル不保持Set/Reset）を示す。
【図４０】相変化素子に多値記憶を行う場合の抵抗分布とデータ転移の方向を示した図である。
【図４１】多値記憶素子を２つ用いたORセルアレーを構成した場合のデータマッピング例を示した図である。
【図４２】多値記憶素子とORセルアレーを組み合わせた時のメモリセルアレーとセンスアンプブロック、及びOR論理部を示した図である。
【図４３】図４２におけるセンスアンプブロック回路構成例である。
【図４４】図４３におけるライトドライバの回路構成例である。
【図４５】図４３における入出力回路構成例を示した図である。
【図４６】図４２におけるOR論理部ブロック図である。
【図４７】図４６における読み出しデータ構成ブロックを示した図である。
【図４８】図４６における書き込みしデータ構成ブロックを示した図である。
【図４９】図４６における誤り検出回路の構成例を示した図である。
【発明を実施するための形態】
【００２５】
＜実施例１＞
本発明の相変化メモリセルの回路図を図３に示す。図３のメモリセル部分は、下部電極ｄｗｃ、および相変化材料ＰＣＲ、および上部電極ｕｐｃ、およびソース線ＳＬ、およびビット線ＢＬ、および例えばＭＩＳＦＥＴからなる選択用トランジスタＭＴ、およびワード線ＷＬから構成される。
相変化メモリセルの断面図の例を図１８に示す。本メモリセルにおいて、相変化材料ＰＣＲは上部電極ｕｐｃおよび下部電極プラグｄｗｃおよび層間膜ＩＬから構成されている。相変化材料ＰＣＲは上部電極ｕｐｃと下部電極プラグｄｗｃと電気的に接続されている。上部電極ｕｐｃはビット線ＢＬまたはソース線ＳＬと電気的に接続されている。下部電極プラグｄｗｃは例えばＭＩＳＦＥＴからなる選択用トランジスタＭＴのソース・ドレインの一端と電気的に接続されている。選択トランジスタのソース・ドレインの他端はソース線ＳＬまたはビット線ＢＬのうちの、上部電極に接続されていない配線と電気的に接続されている。すなわち、メモリセルの回路図は図３（ａ）または図３（ｂ）のようになる。なお、メモリセル構造の加工は公知の方法を用いて行われる。なお、この種のメモリセル構造に関連するものとしては、例えば特許文献1に開示されている。
【００２６】
低電圧動作する相変化メモリに用いられる相変化材料ＰＣＲには、例えばＧｅ―Ｓｂ−Ｔｅ系相変化材料、またはＺｎ―Ｔｅ系相変化材料、またはＺｎ−Ｔｅ系相変化材料に添加元素を加えたＺｎ−Ｘ−Ｔｅ系相変化材料がある。添加元素Ｘとしては、例えばＳｂが挙げられる。Ｚｎ−Ｘ−Ｔｅ系相変化材料に関連するものとしては、例えば特許文献２に開示されている。
下部電極プラグｄｗｃに用いられる材料には、例えばタングステンが挙げられる。タングステンは相変化材料との界面特性が良いので、本発明の目的の一つである、低電圧かつ高速動作に適した材料である。図１９に、Ｇｅ２Ｓｂ２Ｔｅ５およびタングステンおよび窒化チタンおよびシリコンの結晶格子定数を比較する。図１９に示すように、Ｇｅ２Ｓｂ２Ｔｅ５の結晶格子定数とタングステンの結晶格子定数がほぼ同じであることがわかる。
この結果、下部電極にタングステンを用いた相変化メモリの相変化に要する電流が小さくなる。図２０に、下部電極にタングステンと窒化チタンを用いた場合の、Ｇｅ２Ｓｂ２Ｔｅ５相変化材料が結晶状態から非晶質状態に相変化するのに要するリセット電流を示す。図２０に示すように、下部電極にタングステンを用いる場合のリセット電流が、窒化チタンを用いる場合のリセット電流よりも小さい。この結果、下部電極材料にタングステンを用いることで、相変化に要する電流が小さいくなる結果、相変化メモリの低電圧動作も同時に可能となる。ただし、相変化メモリが低電圧動作することにより、読み出し電圧およびセット電圧およびリセット電圧の差であるマージンが小さくなる問題がある。
【００２７】
また、相変化メモリが低電圧動作する例としては、相変化材料が薄膜の場合が挙げられる。薄膜の相変化材料を用いることで相変化メモリ実現する理由を以下に説明する。例えば、相変化材料が結晶状態に相変化するのに要する単位体積当たりの電力ｐを、オーミック近似を用いて求めると以下の式１のように表せる。
【００２８】
【数１】
2010049792.tif 000003
【００２９】
ここで、Ｉsetは非晶質状態の相変化材料が結晶状態に相変化する時に要するセット電流、Ｒは相変化材料の抵抗値、ｒは相変化材料の抵抗率、Ａは下部電極面積、Ｔは相変化材料の膜厚である。式１を解いてセット電圧Vsetを求めると以下の式２のようになる。
【００３０】
【数２】
2010049792.tif 000004
【００３１】
式２より、セット電圧Ｖsetが相変化材料の膜厚に比例することがわかる。その結果、相変化材料の膜厚が薄くなることによって、相変化メモリの低電圧動作が実現できることがわかる。式１および式２は、相変化材料が非晶質状態から結晶状態に相変化するセット動作を表している。式１および式２は、相変化材料が結晶状態から非晶質状態に相変化するリセット動作を表す場合も、近似的に用いることが可能である。ただし、式１および式２は、オーミック近似のみを用いて求められたものであり、ジュール熱の発生および拡散を考慮した場合、相変化材料が相変化する時に要する電力は、式１および式２で求められる値よりも大きくなる。
また、本発明では、ソース線とビット線の電位差の絶対値の最大値が１．８Ｖ以下であることを想定している。この場合選択用スイッチでの電圧低下が０．６Ｖ以上見込まれるので、相変化材料に印加される電圧は１．２Ｖ以下になると想定される。
【００３２】
図２１に、相変化材料が結晶状態から非晶質状態へ相変化する時のリセット電圧と相変化材料の膜厚の実験データを示す。Ｇｅ２Ｓｂ２Ｔｅ５組成の相変化材料を用いて１．２Ｖ動作を行う場合、膜厚は例えば２０ｎｍ以下とする必要がある。また、Ｚｎ３５Ｓｂ１５Ｔｅ５０相変化材料を用いて１．２Ｖ動作を行う場合、膜厚は例えば６０ｎｍ以下とする必要があることが想定される。前記の膜厚が相変化材料の組成に依存する理由は、相変化材料の抵抗率が異なるためである。また、前記の膜厚ゼロの下限値において、リセット電圧が０Ｖにならない理由は、相変化材料が相変化する時に要する電力にはジュール熱の発生および拡散の寄与分も含まれるためである。
相変化メモリが高温度動作および高温度長時間放置で用いられる例としては、高融点の相変化材料、Ｚｎ―Ｔｅ系相変化材料、またはＺｎ−Ｔｅ系相変化材料に添加元素を加えたＺｎ−Ｘ−Ｔｅ系相変化材料がある。Ｚｎ−Ｘ−Ｔｅ系相変化材料に関連するものとしては、例えば特許文献２に開示されている。
【００３３】
本発明は、相変化材料としてＧｅＳｂＴｅ系相変化材料もしくは、Ｚｎ―Ｔｅ系相変化材料、またはＺｎ−Ｔｅ系相変化材料に添加元素を加えたＺｎ−Ｘ−Ｔｅ系相変化材料をあげているが、このほかの相変化材料にも適用できる。その場合、相変化素子のデータ保持信頼性を向上できるとともに、低電圧での動作速度の低下を防止できる。また、動作電圧として１．２Ｖ程度を想定しているが、１．８Ｖでの動作にも適用できる。この場合でも、動作マージンを向上でき、動作速度を改善できる効果がある。
【００３４】
さらに、本発明は、加工寸法が０．１３μｍ以下の加工技術を用いた半導体に用いることが望ましい。微細化が進むとともに動作電圧の低減が進むため、動作マージンの低下が問題となり、本発明を適用することにより、動作マージンを向上できる。また、本発明は、単体メモリ及び論理混載メモリにも適用できる。これらに適用することで、データ信頼性や、メモリセル不良を救済することができ、歩留まりの向上が実現できる。また、特に論理混載メモリでは、高温動作でのデータ信頼性を向上できるため、広温度範囲での動作を実現できる半導体装置を実現できる。
【００３５】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0'，ハイレベルを'1'とする。
【００３６】
本実施例では、アレー動作電圧を低電圧化したときに、読出し電圧範囲が狭くなり、動作マージンが低下する問題を解決する。従来の読出し動作では、高抵抗状態あるいは、低抵抗状態の相変化素子が読出し時の電流によって、相変化を起こさないように印加電圧を低く抑えていた。その結果、読出し電流が小さくなるため、読出し信号量が低下し、動作速度の低下、動作マージンの低下が懸念されていた。これに対して、本発明では、読出し動作において、十分にセンスアンプに信号量が発生するように、印加電圧を大きくするとともに、読出し動作によって、相変化起こすおそれのあるセルに関して、再書込み動作を行って、データ信頼性を向上する。以下に本発明の実施例を示す。
【００３７】
本構成では、読出し動作のビット線プリチャージレベルをセット状態の相変化素子は相変化をおこさず、且つリセット状態の相変化素子が必ずセット状態に相変化を起こす電圧であるVset以上でVreset以下である構成である。図１は、本動作を実現するメモリセルアレーMCAとセンスアンプブロックSABとロウデコーダ・ワードドライバRDECを示した図である。
【００３８】
まず、メモリセルアレーMCAについて説明する。メモリセルアレーMCAの構成例を図２に示す。メモリセルMCが、ワード線WL0，WL1，WL2，WL3，…と、ビット線BL0，BL1，BL2，BL3，…の交点に設けられる。また、ソース線SL01，SL23，…が設けられる。ソース線は、例えば、接地電圧VSSに接続される。各メモリセルMCは、相変化抵抗PCRとメモリセルトランジスタMTにより構成される。２種類のメモリセル構成を図３に示す。(a)では、相変化抵抗PCRの一端はビット線BLに接続され、他端はメモリセルトランジスタMTのソース・ドレインの一方に接続される。メモリセルトランジスタのソース・ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。本構成では、ライト時にビット線BLをソース線SLに比べて高電位、例えば、1.2Vに駆動する場合にメモリセルトランジスタMTの駆動力を大きく取れるため優位である。(b)では、(a)の相変化抵抗PCRとメモリセルトランジスタMTの接続関係を逆にした構成である。本構成では、ソース線SLに比べてビット線を低電位に駆動する方式、例えばソース線SLの電位が1.2Vでビット線BLを0Vに駆動した場合、メモリセルトランジスタMTの駆動力を大きく取れるため優位である。さらに、読出し、書込み動作でビット線が駆動されても非選択セルにおいてメモリセルトランジスタMTの拡散層を充放電する電流が流れないためデータ破壊を防止できる。また、ここではメモリセルトランジスタとしてＮＭＯＳトランジスタを示しているが、ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からＭＯＳトランジスタが望ましく、ＰＭＯＳトランジスタに比べ、オン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では、メモリセルトランジスタとしてＮＭＯＳトランジスタを用いる場合の電圧関係で、動作などを説明する。なお、ビット線はデータ線とも呼ばれている。ここでは簡単のため示していないが、メモリセルアレーMCAには、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。
【００３９】
センスアンプブロックSABは、ビット線セレクタBLSELとセンスアンプSAとライトドライバWDからなる。図４にビット線セレクタBLSELの構成例を示す。ビット線セレクタBLSELには、メモリアレーのビット線BL0,BL1,・・・からセンスアンプに接続するための選択スイッチが配置される。これらのスイッチは、カラム選択信号C0t/b、C1t/b、・・・によって制御される。さらに、メモリアレー側のビット線とセンスアンプ側ビット線BLSAを所望の期間、所望のレベルにプリチャージするプリチャージトランジスタが配置される。ビット線セレクタに隣接してセンスアンプブロックが配置される。センスアンプは、センスアンプビット線の信号をセンスし外部に出力や、外部からのデータを一時的に保持する。図５(b)にセンスアンプの構成例を示す。本構成では、センスアンプビット線BLSAのレベルとリファレンスレベルVREFとを比べて、電源電圧VWEまで増幅するクロスカップル増幅回路からなる。図５(a)に、ライトドライバWDの構成例を示す。ライトドライバWDは、外部からの書込みデータあるいは、センスアンプSAに読み出したデータに従ってセンスアンプビット線BLSAを駆動する。本実施例では、ライトドライバWDは、メモリセルの相変化素子を高抵抗状態にするためのドライバだけで構成されている。図では、ビット線4本BL0,BL1,BL2,BL3に1つのセンスアンプビット線BLSAとセンスアンプSA、ライトドライバWDが接続されているが、ビット線の数は制限されない。多数にすることによって、動作するセンスアンプ数が低減できるため、不要な消費電力の増加を抑えることができる。一方、少数にすると出力するビット数が多くなるため、高速且つ大量のデータを入出力するのに向いている。
【００４０】
次に、本アレー構成における読出し動作について説明する。
図６は、読出し動作のタイミングチャートである。読出しコマンドに従って、入力されたアドレスに対応したカラム選択線C0t/bが活性化される。その後、センスアンプSAに接続されるビット線、図では、ビット線BL0がセンスアンプ内ビット線BLSAとともにビット線プリチャージレベルVRに設定される。本実施例では、プリチャージレベルVRとメモリセルMCのソース線SLの間の電位差は、相変化素子が高抵抗状態から低抵抗状態に相変化するのに必要な電流が流れるように設定される。例えば、図の例では、ソース線SLを0V、ビット線プリチャージレベルVRを0.6V程度に設定している。その後、プリチャージ信号PREが非選択状態となるとともに、ワード線WLが選択される。それに従って、メモリセルのトランジスタMT、相変化素子PCRを介してビット線BL及びセンスアンプ内ビット線BLSAが放電される。このとき、メモリセルの相変化素子PCRが低抵抗状態の時には、急速に放電される。一方、抵抗が高抵抗状態の時には、ゆっくりと放電される。センスアンプでは、ビット線に現れた微小信号を電源電圧まで増幅する。この読出し動作によって、高抵抗状態の相変化素子は、読出し電流による発熱で高抵抗状態から低抵抗状態に相変化をおこし、センスアンプに読み出したセルはすべて低抵抗化されることとなる。センスアンプでは、ビット線に読み出した信号を増幅して、外部に出力するために、I/Oに出力する。それと前後して、メモリセルの相変化素子が高抵抗状態のデータを読み出したセンスアンプでは、ライトドライバを活性化する。活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネーブル信号WREによって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態に相変化する。その後、ワード線WL及び、カラム選択線C0t/bが非選択レベルに遷移し、読出しサイクルが終了する。
【００４１】
次に、書込み動作について説明する。図７は、書込み動作のタイミングチャートである。書込みコマンドに従って、書込みアドレスが送られる。読出し動作と同様に、アドレスに対応したカラム選択線C0t/bが活性化され、それとともにビット線のプリチャージ動作がおこなわれる。その後、アドレスに対応したワード線WLが選択され、メモリセルのトランジスタ、相変化素子を介してビット線が放電される。このとき、相変化素子は読み出し電流によって発熱して、高抵抗状態から低抵抗状態に相変化を起こす。この結果、センスアンプに接続されたすべてのメモリセルの相変化素子は低抵抗状態に相変化する。この動作の間に、センスアンプへ書込みデータが転送される。ここで、読み出したデータを書き換えた後、センスアンプ列でメモリセルの相変化素子の高抵抗状態に対応するデータを保持しているセンスアンプのみ対応するライトドライバを活性化する。その後、活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネーブル信号によって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態に相変化する。その後、ワード線WL及び、カラム選択線C0t/bが非選択レベルに遷移し、読出しサイクルが終了する。
【００４２】
本構成では、ワード線を選択してメモリセルのデータを読み出した際に、メモリセルのデータをすべて低抵抗状態に設定し、高抵抗状態を再書込みする。これによる利点は以下のとおりである。(1)読出し時にビット線プリチャージレベルを高く設定でき、センスアンプに読み出す信号量を大きくできるため、高速で安定した読出し動作を実現できる。(2)従来セット・リセットのドライバが必要であったライトドライバがリセットドライバだけで構成でき、回路構成が簡単化するとともにレイアウト面積及び、チップ面積を低減できる。(3)高抵抗状態を読み出す度に再書込みすることで、読出し動作時のデータ破壊によるデータ信頼性低下を低減できる。（４）相変化素子の記録保持特性が劣化する、例えば摂氏１２５度以上での高速動作および長時間放置が可能となる。
【００４３】
＜実施例２＞
次に実施例２について説明する。なお、実施例２のメモリセルの回路および断面構造は図３および図１８と同一であり、その説明は省略する。
本構成は、読出し時のビット線プリチャージレベルに相変化素子が相変化を起こさない電圧VsetあるいはVresetよりも高い電圧を用いる方式である。本動作では、読出し信号量を大きくするためにビット線プリチャージレベルを高く設定しているが、読出し動作によって、相変化素子の相状態が破壊される可能性があるため、セット及びリセットの再書込み動作を行う。
【００４４】
図８に本実施例のセンスアンプブロックSABの構成を示す。メモリセルアレーMCA及びワードドライバRDECは前述の実施例と同様である。センスアンプブロックSABは、ビット線セレクタBLSELと相変化素子をセット・リセットするライトドライバWDとセンスアンプビット線BLSAを増幅・データ保持するセンスアンプSAからなる。図９にライトドライバWDの回路構成を示す。ライトドライバWDは、セットイネーブル信号WSEとリセットイネーブル信号WRE及び、センスアンプSAのデータに従って、センスアンプビット線BLSA、メモリセルトランジスタ介してセット、リセットに必要な電流を相変化素子に供給する。前述の実施例とライトドライバの構成が異なり、相変化素子を高抵抗化および、低抵抗化するためのライトドライバが配置されている。
【００４５】
次に、本アレー構成における読出し動作について説明する。
図１０は、読出し動作のタイミングチャートである。前述の実施例と同様に、読出しコマンドに従って、入力されたアドレスに対応したカラム選択線C0t/bが活性化される。その後、センスアンプSAに接続されるビット線、図では、ビット線BL0がセンスアンプ内ビット線BLSAとともにビット線プリチャージレベルVRに設定される。本実施例では、プリチャージレベルVRとメモリセルMCのソース線SLの間の電位差が、相変化素子が高抵抗状態から低抵抗状態に相変化するのに必要な電流が流れるような電圧で、なおかつ低抵抗状態が高抵抗状態になる電圧でもかまわない。また、逆に、高抵抗状態が確実に低抵抗化する電圧付近の電圧でもかまわない。この場合、相変化素子が高抵抗状態から低抵抗状態へと相変化を必ずしも起こさなくてもよい。例えば、図の例では、ソース線SLを0V、ビット線プリチャージレベルVRを0.8V程度に設定している。その後、プリチャージ信号PREが非選択状態となるとともに、ワード線WLが選択される。それに従って、メモリセルのトランジスタMT、相変化素子PCRを介してビット線BL及びセンスアンプ内ビット線BLSAが放電される。
このとき、メモリセルの相変化素子PCRが低抵抗状態の時には、急速に放電される。一方、抵抗が高抵抗状態の時には、ゆっくりと放電される。センスアンプでは、ビット線に現れた微小信号を電源電圧まで増幅する。この読出し動作によって、センスアンプに接続されたメモリセルの相変化素子の抵抗値は、読出し前の抵抗状態を必ずしも保持しているわけではなくなる。つまり、読出し動作によって記憶データが破壊されている。この間にセンスアンプでは、ビット線に読み出した信号を増幅して、外部に出力する。それと前後して、メモリセルの相変化素子が高抵抗状態のデータを読み出したセンスアンプでは、ライトドライバを活性化する。活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネーブル信号によって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断ることで、相変化素子は急冷却され高抵抗状態に相変化する。その後、カラム選択線C0t/b、ワード線WLが非選択レベルに遷移し、読出しサイクルが終了する。
【００４６】
次に、書込み動作について説明する。図１１は、書込み動作のタイミングチャートである。書込みコマンドに従って、書込みアドレスが送られる。読出し動作と同様に、アドレスに対応したカラム選択線C0t/bが活性化され、それとともにビット線のプリチャージ動作がおこなわれる。その後、アドレスに対応したワード線WLが選択され、メモリセルのトランジスタ、相変化素子を介してビット線が放電される。このとき、相変化素子は読み出し電流によって発熱して、高抵抗状態から低抵抗状態また、低抵抗状態から高抵抗状態へと相変化を起こし、読出し前の状態が破壊される。この動作の間に、センスアンプへ書込みデータが転送される。ここで、読み出したデータを書き換えた後、センスアンプ列でメモリセルの相変化素子の高抵抗状態に対応するデータを保持しているセンスアンプでは、ライトドライバ内のリセットドライバを選択する。一方、センスアンプ列でメモリセルの相変化素子の低抵抗状態に対応するデータを保持しているセンスアンプでは、ライトドライバ内のセットドライバを選択する。その後、活性化されたライトドライバでは、リセット動作に必要な時間、リセット及びセットライトイネーブル信号によって、ビット線に高電圧を印加し、リセット及びセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態あるいは、低抵抗状態に相変化する。その後、カラム選択線C0t/bワード線WLが非選択レベルに遷移し、書込みサイクルが終了する。
【００４７】
本構成では、ワード線を選択してメモリセルのデータを読み出した際に、メモリセルのデータをすべて低抵抗状態に設定することによって以下の利点がある。
(1)読出し時にビット線プリチャージレベルを高く設定でき、センスアンプに読み出す信号量を大きくできるため、高速で安定した読出し動作を実現できる。(2)プリチャージレベルの設定範囲に自由度があり、電源設計が容易になるとともに、ノイズなどによる電源変動にも対応できる。(3)読み出したデータを再書込みすることによって、読出し動作によるデータ信頼性低下を低減できる。（４）相変化素子の記録保持特性が劣化する、例えば摂氏１２５度以上での高速動作および長時間放置が可能となる。
【００４８】
実施例１及び２では、読出し電圧が、相変化素子の相状態が変化するVset以上あるいは、Vreset以上の電圧としていたが、これより低い電圧で動作させる場合にも、実施例１及び２のように再書込み動作を行ってもかまわない。また、この場合には、読出し動作のたびに再書込みを行う必要がないため、所定の回数、例えば、読出し可能回数の１／１０回程度、あるいは、所定の動作時間経過毎に再書込み動作を行っても良い。その場合には、実施例１及び２と同様に、熱ディスターブ及び動作時のディスターブによるデータ破壊を防止できる利点がある上に、書換え回数を読出し回数に比べて低減でき、相変化素子の書換え耐性を向上できる利点がある。
【００４９】
＜実施例３＞
次にデータ信頼性向上を実現するアレー構成について述べる。前述のとおりリセット状態の相変化素子は、読出し動作や、高常温下での動作により熱ディスターブを受けてセット状態へ相変化を起こす可能性がある。一方、セット状態の相変化素子がリセット状態へと相変化を起こす可能性は、リセット状態の相変化素子がセット状態に相変化を起こす可能性は十分に小さいと考えられる。そこで、1ビットのデータを複数のメモリセルに冗長性を持たせて記憶させることで、相変化素子に記憶データの信頼性を向上する。
【００５０】
図１２は、本発明の実施例である。ビット線BL00,BL01,BL02,BL03・・・及びBL10,BL11,BL12,BL13・・・は、それぞれ前述の図２のメモリセルアレーMCAと同様な構成のメモリセルアレーMCA0,MCA1に接続されている。ビット線BL00,BL01,BL02,BL03・・・が接続されるセンスアンプブロックSAB0及び。ビット線BL10,BL11,BL12.BL13が接続されるセンスアンプブロックSAB1は前述のいずれの実施例のセンスアンプブロックSABの回路構成でもかまわない。センスアンプブロックSAB0からデータ入出力線I/O0がセンスアンプブロックSAB1からデータ入出力線I/O1がそれぞれ相補の信号(t/b)として出力される。出力された信号線は、論理和ブロックORBに入力される。論理和ブロックORBは、これらの入力信号を用いて外部出力データDOt/bを出力する。また、論理和ブロックORBは、外部からの書込みデータDIt/bをセンスアンプブロックSAB0及びSAB1へ伝達する。
【００５１】
次に本実施例での読み出し動作を説明する。メモリセルアレーMCA0及びMCA1は、ひとつのアドレスが入力されると同時に活性化される。このとき指定されたアドレスのメモリセルMCから読み出した信号は、それぞれメモリセルアレーMCA0のメモリセルMCから読み出した信号は、センスアンプブロックSAB0で感知、増幅され、メモリセルアレーMCA1のメモリセルMC~読み出した信号はセンスアンプブロックSAB1で感知、増幅される。このとき、センスアンプブロックでは、図１３にあるようなメモリセルMCの相状態と出力される相補の信号I/O＊t、I/O＊bの出力電圧との関係にしたがってデータを出力する。つまり、相状態が高抵抗状態（Reset）の場合には、入出力信号I/O0t及びI/O1tが H'状態となり、低抵抗状態（Set）の時には、入出力信号I/O0t、I/O1tはL'状態となる。そして、これらの入出力信号を受けた論理和ブロックORBでは、入出力信号I/O0tとI/O1tの論理和を行って、外部出力データDOt/bを出力する。入出力信号I/O0t及び、I/O1tと外部出力データDOtの関係を図１３に示す。この図のように、入出力信号I/O0t及びI/O1tのいずれか片方もしくは、両方が H'状態の時に外部出力データが H'状態になるようになっている。これは、メモリセルの相変化素子の状態に置き換えると、読み出したメモリセルアレーMCA0あるいはMCA1のメモリセルのいずれか一方、あるいは両方が高抵抗状態（Reset）であると外部出力データDOtが H'になる。
【００５２】
次に本構成における書込み動作について説明する。書込み時には、論理和ブロックORBに外部入力データ信号DIt/bを介して書込みデータが入力される。論理和ブロックORBでは、外部入力データ信号DIt/bをスイッチを介して入室力信号I/O0t、I/O0b及び入出力信号I/O1t、I/O1bに転送する。これらの入出力信号は、それぞれセンスアンプブロックSAB0、SAB1に送られる。センスアンプブロックSAB0,SAB1では、前述の実施例のセンスアンプブロックSABと同様に、メモリセルアレーMCA0及びMCA1にあるメモリセルMCにデータを書き込む動作を行う。
【００５３】
次に本構成の利点について述べる。相変化メモリにおいて高温待機や、連続した読出し動作などによる相変化によるデータ破壊や、不良ビットや落ちこぼれビットなどによるデータ信頼性の低下を防止できる。相変化素子の記録保持特性が劣化する、例えば摂氏１２５度以上での高速動作および長時間放置が可能となる。
また、ここでは、1ビットを2つのメモリセルMCに記憶しているが、2つ以上のメモリセルMCに記憶し、その読出し結果の論理和をとったものを出力する構成でもかまわない。この場合には、3つのうち1つでも高抵抗状態であれば H'を出力することができよりデータ信頼性を向上することができる。
【００５４】
ここまでに述べてきた図１０、図１１のような動作では、信頼性は大幅に向上するが、読出し電圧が相変化素子の相状態が変化するVset以上あるいは、Vreset以上の電圧としたため、読み出し動作時に必ず再書き込み動作が必要であり、消費電力が大きくなる。次に説明する実施例では、同様の回路構成において、低消費電力化のために、読出し電圧を相変化素子の相状態が変化するVset、Vreset以下の電圧した場合について説明する。この場合には、読み出し動作を行っても、特定の動作サイクルにおいて再書込み動作を行えばよくなるため、低消費電力を実現することができる。この場合であっても、熱ディスターブ及び動作時のディスターブによるデータ破壊を防止できる上、更に、書換え回数を読出し回数に比べて低減でき、相変化素子の書換え耐性を向上できる。なお、回路構成は、前述の実施例1、2、3のいずれでも可能である。即ち、特定のサイクルのみ再書き込み動作を行うためには、それぞれの実施例におけるリセットイネーブル信号WREとセットイネーブル信号WSEを特定のサイクルでのみ活性化することにより実現される。例えば、図２２のような論理回路を用いて、再書込み動作を行う信号リセット書き込み信号WREとセット書き込み信号WSEを生成することにより、特定の動作において再書込み動作を実現する。本図において、再書込みイネーブル信号RWは、選択ワード線上のカラム選択メモリセルに対して再書込み動作を行うことを示す信号である。マット選択信号MSBは、入力されたアドレスをデコードして、特定のアドレス範囲を示す信号で、読み出し動作、書き込み動作にかかわらず、入力されたアドレスに対応して、メモリアレー上のいずれかのマットセレクト信号MSBが選択される。リセット時間規定パルスTResetは、リセット書き込み動作の書き込み時間を規定するパルスである。同様にセット時間規定パルスTSetは、セット書き込み動作の書き込み時間を規定するパルスである。本回路構成の動作例を図２３に示す。図２３のようにマットセレクト信号MSBが、活性化状態、例えば、ここでは低電位状態に遷移した後、再書込みイネーブル信号が活性化されると、これらの信号と、リセット時間規定パルスTResetによって、リセットイネーブル信号WREが活性化される。同様に、セット時間規定パルスTSetによって、セットイネーブル信号WSEが活性化される。逆に、再書込みイネーブル信号RWが非活性化状態の場合には、マットセレクト信号MSBが活性化状態になっても、リセットイネーブル信号WRE、セットイネーブル信号WSEのいずれも活性化されない。つまり、再書込み動作は、この再書込みイネーブル信号RWによって制御することができる。
【００５５】
本構成の利点について述べる。再書込み動作を読み出し動作のたびに行わずに、特定の再書込みイネーブル信号が活性化されたときだけ行うことにより、書換え回数が低減でき、相変化膜の信頼性が向上する。また、読み出し動作においてデータ破壊が起こらない場合には、読み出し動作に再書込み動作が伴わないため、サイクル時間が短縮できる利点がある。さらに、再書込み動作の消費電力が間引けるため、低消費電力かも実現できる。さらに、非破壊読み出し動作だけを行う場合に比べて、特定の期間で再書込み動作を行うことで、記憶データの信頼性が向上することができる利点がある。
【００５６】
次に、この再書込みイネーブル信号RWの生成方法と前述の特定のサイクルにおいて再書込み動作を行う実施例について説明する。
図２４は、通常のリード、ライトコマンドのほかに再書込み動作REFを実行するための入力ピンあるいは、コマンドがあるメモリチップの簡単なブロック図を示している。メモリアレーMAは、複数のメモリセルアレーMCAからなり、それぞれのメモリセルアレーMCAに隣接して、センスアンプブロックSABが配置される。メモリアレーMAの一端にはロウデコーダRDECを制御するためのアドレス線を駆動するプリデコーダRPDECとカラム選択信号を出力するためのカラムデコーダCDECが配置されるカラムデコーダには、メモリアレーMAから出力したデータの外部出力や、外部から入力されたデータをアレーに転送するためのデータ制御部I/O-CTLが配置される。メモリChipには、外部より入力されたアドレスA0,A1・・・やコマンドを一時的に保持するためのアドレスバッファINPUT Bufferと外部とのデータの入出力を行うDQ Bufferと外部電圧VCCとグランドレベルGNDから内部電圧ワード線選択レベルVWH、ワード線非選択レベルVWL、センスアンプ電源VDL、リセット書き込み電圧VWR、セット書き込み電圧VWS、周辺回路電源電圧VCL、グランドレベルVSS,ソース線電位VSを生成する内部電源生成回路VGが配置される。本構成では、入力コマンドに再書込み動作を行うための再書込みコマンドREFあるいは、再書き込み用ピンREFが含まれていることが特徴である。図２４におけるセンスアンプブロック、及びメモリセルアレーMCAは前述の図１及び図２と同様である。
【００５７】
次に、本実施例の動作について説明する。
図２５は、図２４におけるセンスアンプブロックSABに図１を適用した構成の動作例である。外部より、リードコマンドREADが入力されると、同時に入力されたアドレスに従って、カラム選択信号が活性化される。また、アドレスに対応したセンスアンプブロックのプリチャージ信号PREが活性化される。これにより、ビット線は、読み出しレベルＶＲにプリチャージされる。同時にセンスアンプSAと読み出しビット線BLSAを接続するビット線分離信号が高電位状態となる。その後、ビット線プリチャージ信号ＰＲＥが非活性化されるとともに、入力アドレスに従ってワード線ＷＬが非選択状態のＶＷＬから選択状態のＶＷＨに遷移する。このとき、メモリセルＭＣの相変化素子の抵抗状態が低抵抗状態の時には、図中の破線のように急激にソース線ＳＬ電位ＶＳに遷移する。一方、高抵抗状態の時には、ビット線読み出しレベルＶＲ付近を維持する。所定の期間たった後、センスアンプに十分な信号が発生するとビット線分離信号ＢＬＩが低電圧ＶＳＳに遷移して、センスアンプと読み出しビット線ＢＬＳＡを分離する。その後、センスアンプＳＡは、センスアンプ活性化信号ＳＥ／ＳＥＢが活性化することにより、メモリセルＭＣから読み出した微小信号をセンスアンプ電源ＶＤＬまで増幅する。その後、Ｉ／Ｏ制御部、ＤＱバッファに転送される。これと前後して、活性化状態のワード線ＷＬは、非選択レベルＶＷＬに遷移する。その後、センスアンプがセンスアンプ活性化信号を非活性化することにより待機状態に遷移する。これとほぼ同時にカラム選択信号が非選択状態に遷移し、読み出しサイクルが終了する。
【００５８】
次に、再書込みコマンドＲＥＦが入力されたときの動作について説明する。コマンドと同時に入力されるアドレスもしくは、メモリチップＣＨＩＰ内のアドレスカウンタＡＤＤ−Ｃで生成されたアドレスが活性化されセンスアンプに読み出す動作までは、前述の読み出し動作と同様である。ここで、再書込みコマンドＲＥＦに従って再書込みイネーブル信号ＲＷが高電位状態に活性化される。図２３の動作波形図にあるように、再書込みイネーブル信号ＲＷが活性化されると、選択アドレスに対応したマットセレクト信号ＭＳＢとリセット時間規定パルスTResetによって、リセットイネーブル信号WREが活性化される。リセットイネーブル信号が活性化されると、センスアンプに保持されたデータが高電位状態に対応する場合、つまり、I/Otが高抵抗状態、I/Obが低電位状態に設定されると、ライトドライバWDにおいて、リセット電圧がセンスアンプビット線BLSA、ビット線BL0を介してメモリセルMCに印加され、書き込みに必要な電流が流れる。リセットイネーブル信号は、リセット時間規定パルスTResetで決まる時間だけ活性化された後、低電位状態に遷移して、リセット動作が終了する。書き込み動作が終了したのちの動作は、前述の読み出し動作と同様である。本動作では、再書き込み動作を書き込み時間の短いリセット動作のみとしている。これは、相変化メモリにおける熱ディスターブや読み出し動作のディスターブは、リセット状態の素子がセット状態の素子となる誤セットがセット状態がリセット状態となる誤リセットより生じやすい点に着目したからである。従って、本動作では、読み出しサイクルtRCに比べて、再書込みを行うサイクルｔＲＣ’は、再書込み動作を行う分長くなるが、書き込み時間の短いリセット動作のみ行うため、サイクル時間のペナルティを小さくすることが出来る。
【００５９】
本実施例の利点について述べる。通常のリード・ライト動作のほかに、再書込み動作を設けることで、読み出し動作によるデータ破壊する前に再書込み動作を行うことが可能となり、データ信頼性を向上できる。さらに、再書込み動作において、リセット動作のみ行うため、再書込み動作を行うことによる動作ペナルティが小さくできる利点がある。
【００６０】
次に前述の図２４のセンスアンプブロックSABに図８のセンスアンプブロックを適用した場合の動作について説明する。図２５は本構成の動作例を示している。本構成は、外部より入力されたコマンドに従って、特定アドレスのメモリセルデータの再書込み動作としてリセット動作とセット動作の両方を行うことが特徴である。リードコマンドが入力されたときのリードサイクルについては、前述の図２５と同様である。次に再開込みコマンドREFが入力されたときの動作について説明する。コマンドと同時に入力されるアドレスもしくは、メモリチップＣＨＩＰ内のアドレスカウンタＡＤＤ−Ｃで生成されたアドレスが活性化されセンスアンプに読み出す動作までは、前述の図２５と同様である。ここで、再書込みコマンドＲＥＦに従って再書込みイネーブル信号ＲＷが高電位状態に活性化される。
【００６１】
図２３の動作波形図にあるように、再書込みイネーブル信号ＲＷが活性化されると、選択アドレスに対応したマットセレクト信号ＭＳＢとリセット時間規定パルスTResetによって、リセットイネーブル信号WREが活性化される。リセットイネーブル信号が活性化されると、センスアンプに保持されたデータが高抵抗状態に対応する場合、つまり、I/Otが高電位状態、I/Obが低電位状態に設定されると、ライトドライバWDにおいて、リセット電圧がセンスアンプビット線BLSA、ビット線BL0を介してメモリセルMCに印加され、書き込みに必要な電流が流れる。リセットイネーブル信号は、リセット時間規定パルスTResetで決まる時間だけ活性化された後、低電位状態に遷移して、リセット動作が終了する。同様に、図２３の動作波形図にあるように、再書込みイネーブル信号ＲＷが活性化されると、選択アドレスに対応したマットセレクト信号ＭＳＢとセット時間規定パルスTSetによって、セットイネーブル信号WSEが活性化される。セットイネーブル信号WSEが活性化されると、センスアンプに保持されたデータが低抵抗状態に対応する場合、つまり、I/Otが低電位状態、I/Obが高電位状態に設定されると、ライトドライバWDにおいて、セット電圧がセンスアンプビット線BLSA、ビット線BL0を介してメモリセルMCに印加され、書き込みに必要な電流が流れる。セットイネーブル信号WSEは、セット時間規定パルスTSetで決まる時間だけ活性化された後、低電位状態に遷移して、セット動作が終了する。書き込み動作が終了したのちの動作は、前述の読み出し動作と同様である。本動作では、読み出しサイクルtRCに比べて、再書込みを行うサイクルｔＲＣ’は、リセットだけでなくセットも行うため比較的長い時間例えば、１００nsから1us程度要する。
【００６２】
本実施例の利点について述べる。通常のリード・ライト動作のほかに、再書込み動作を設けることで、読み出し動作によるデータ破壊する前に再書込み動作を行うことで、データ信頼性を向上できる。さらに、再書込み動作において、リセット動作だけでなくセット動作も行うことで、前述の実施例に比べて両データの信頼性が向上できる利点がある。
【００６３】
次にメモリチップCHIP上でメモリセルデータのエラー予知・検出機能により再書込み動作を行う構成について実施例を用いて説明する。図２７は、メモリチップ上にエラー検出機能を付加したメモリチップのブロック図例である。前述の図２４と比べてアドレスカウンタが省かれているところが特徴である。その他の構成は、前述の図２４と同様である。図２８は、メモリセルアレーＭＣＡとその周辺回路のブロック図を示している。前述の図１と同様にメモリセルアレーＭＣＡに隣接して、ワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・を駆動するロウデコーダＲＤＥＣ、ビット線ＢＬ０、ＢＬ１，ＢＬ２，・・・を介してメモリセルＭＣに記憶されたデータを読み取るためのセンスアンプブロックＳＡＢが配置される。さらに、本構成では、メモリセルアレーＭＣＡ内に、ビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・に隣接して配置されるレプリカビット線ＢＬ＿ＲＥＰが配置される。さらに、レプリカビット線に対応してレプリカビット線用センスアンプブロック回路ＳＡＢ＿ＲＥＰが配置される。レプリカビット線用センスアンプブロックＳＡＢ＿ＲＥＰは、再書込みイネーブル信号ＲＷの元信号となるＲＷ０を出力する。再書込みイネーブル信号ＲＷは再書込みイネーブル元信号ＲＷ０から図２９のようなパルス幅変換回路RW_GENによりパルス幅を調整して出力される。図３０は図２８におけるメモリセルアレーＭＣＡの構成例を示している。レプリカ用ビット線に対して、すべてのワード線に対してレプリカ用メモリセルＭＣ＿ＲＥＰが配置される。レプリカ用メモリセルＭＣ＿ＲＥＰは、例えば、図３のような通常のメモリセルＭＣと同様の構成をとる。しかし、ビット線上のすべてのメモリセル内の相変化素子は、高抵抗状態に設定されているのが特徴である。図３１は、前述のレプリカ用センスアンプブロックＳＡＢ＿ＲＥＰのブロック図例を示している。ビット線プリチャージ回路ＢＬＰＣは、読み出し動作においてビット線を所望のレベルＶＲにプリチャージするための回路であり、例えば図３２のようなＶＲにプリチャージするＭＯＳトランジスタと待機時にソース線電位ＶＳに設定するＭＯＳトランジスタからなる。ライトドライバＷＤは、前述の図５(a)と同様の構成である。センスアンプ回路SA_REPは、ビット線BLSAに読み出された微小信号をセンスアンプ電源VDL振幅まで増幅し、再書込みイネーブル元信号RW0とライトドラバWDへの書き込みデータを出力するための回路である。図３３にセンスアンプSA_REPの回路構成例を示す。本センスアンプでは、リファレンスレベルとしてレプリカ用リファレンスVREF_REPを用いる。VREF_REPは、前述のセンスアンプブロックSABで用いているVREFに比べて高いレベルに設定される。こうすることにより、通常のセンスアンプブロックに比べて、比較的高抵抗状態のメモリセルを呼んだ場合でも低抵抗状態として読み出しやすくなり、高抵抗状態の読み出しデータ破壊を検出することができる。本センスアンプでは、さらに、低抵抗状態を読み出した場合に、リファレンス側のビット線は、インバータを介して再書込みイネーブル元信号RW0として出力される。本構成の利点について述べる。レプリカ用のメモリセルを通常のメモリセルと同一のメモリセルに配置することでバラツキの影響を小さくでき、通常メモリセルと同一の特性を持ったメモリセルにより、データ保持特性を観測できる利点がある。レプリカ用のセンスアンプリファレンスレベルを高抵抗側に置くことで、通常メモリセルが読み出し動作などにより高抵抗状態から低抵抗状態にデータ破壊を起こす前に、レプリカメモリセルで検知できるため、記憶データの信頼性が向上する利点がある。
【００６４】
次に、実施例3で説明したORセルアレーを用いた再書込みイネーブル信号発生方法について図３４を用いて説明する。図３４は、前述の図１２のメモリセルアレーMCA及びセンスアンプブロックSABとOR論理ブロックORB2を示している。OR論理ブロックORB２は、前述の実施例3と同様に、読み出しデータに対して、OR論理をとることで、高抵抗状態が低抵抗状態に遷移することによるエラーを低減することができる。本構成では、さらに、読み出した2つのデータI/O0、I/O1の間でデータが異なる場合には、高抵抗状態を2つのメモリセルに書き込むための再書込みイネーブル元信号RW0の出力回路を付加しているのが特徴である。その他の構成は、前述の実施例３と同様である。本構成の利点について述べる。本構成では、レプリカメモリセルを用いずに、実際のデータを記憶しているメモリセルを用いているため、セル間の特性のバラツキの影響を受けずにデータエラーの検出ができる。さらに、2つのメモリセルに同一のデータを記憶することによって、OR論理をとることで正確なデータを出力できるだけでなく、正しいデータを再書込みでき、記憶データの高信頼性を実現できる。通常、２つのメモリセルを用い、そのデータが異なることを検出することでエラーを検出する場合、どちらのメモリセルに正しいこと情報が記憶されるかを検出することは難しい。しかし、相変化素子を用いた場合、相変化素子の抵抗状態は、基本的にリセット状態（高抵抗状態）がセット状態（低抵抗状態）に遷移するエラーが主であるため、エラーが検出される場合は、セット状態となっているメモリセルがデータエラーを起こしていることがわかる。
【００６５】
図２８の回路構成を用いた場合の動作について図３５を用いて説明する。リードコマンドが入力され、エラーが検出されなかったときの動作は、前述の図２５と同様である。一方、図３５の2サイクル目の動作では、読み出し動作とともに、エラーが検出された場合を示している。まず、コマンドが入力されてからビット線にデータが読み出されてセンスアンプにデータを保持するまでは、通常の読み出し動作と同様である。ここで、レプリカメモリセルの相変化素子が、高抵抗状態が低抵抗状態に遷移した場合、レプリカビット線を読み出したレプリカセンスアンプの出力ノードI/O_REPt/bは、低抵抗状態を検出する。低抵抗状態を検出すると再書込みイネーブル元信号RW0が活性化され再書込みイネーブル信号RWが活性化される。再書込み活性化信号RWが活性化されると、リセットイネーブル信号WREとレプリカビット線用センスアンプ出力I/O_REPbを感知してライトドライバWDからビット線にリセット書き込み電圧VWRが印加される。リセット書き込み電圧は、リセットイネーブル信号WREが活性化されている間だけ印加され、すぐに立ち下がる。これにより、レプリカメモリセルは高抵抗状態に書き換えられる。この動作と同様に、データを記憶しているメモリセルMCに対しても、読み出し抵抗状態が高抵抗状態のメモリセルに対しても、レプリカメモリセルに対するリセット書き込み動作と同様に、リセット書き込み動作が行われる。これにより、データを記憶しているメモリセルの高抵抗記憶相変化素子も再書込み動作が行われデータ保持特性が向上する。本動作の利点について述べる。本動作では、書き込み時間の短いリセット書き込み動作のみ行うため、通常のリード動作のサイクル時間内に再開込み動作を行うことが可能であり、再書込み動作を行うことによるアクセスペナルティを隠蔽できる利点がある。
【００６６】
次に、前述の図２７の実施例と同様に、メモリチップＣＨＩＰ上にエラー検出機能を持ち、さらに、再書込み動作中に外部メモリコントローラがメモリチップＣＨＩＰに対してアクセス要求を発行するのを防止するためのビジーピンＷＡＩＴを有する構成について説明する。図３６は、前述の図２７の構成に対して、出力ピンとしてビジーピンＷＡＩＴを有しているのが特徴である。それ以外の構成は、前述の図２７と同様である。本構成は、前述の実施例と異なり、再書込み動作を伴うリードサイクルにおいて、サイクル時間が通常のリードサイクルに比べて長くなる場合に好適である。図３７は、ビジーピンＷＡＩＴの出力方法を示したブロック図である。ビジーピンＷＡＩＴは、再書込みイネーブル信号を受けて高電位状態から低電位状態となることで、外部メモリコントローラに対して、メモリが使用できないことを伝える役割をする。これにより、リード動作に比べて再書込み動作に必要な時間が長い場合においても、メモリコントローラに状態を伝えることで、データの衝突、データの欠落を防ぐことができる利点がある。本構成の動作波形図例について図３８を用いて説明する。本動作は、前述の実施例の図２８のようなレプリカメモリセルを持つメモリセルアレーＭＣＡとその周辺回路ブロックを用いた場合の動作波形図例である。図の最初のサイクルのような再書込みのないリード動作については、前述の実施例と同様である。次に2番目のサイクルでは、読み出し動作に伴って、再書込み動作が行われている例である。本動作においても、メモリセルから読み出した信号をセンスアンプに保持するまでは、前述の実施例と同様である。前述の図２８の動作波形図例である図３５のように、レプリカビット線上のメモリセルの読み出しデータが高抵抗状態から低抵抗状態に読み出されると、センスアンプの出力ノードのＩ／Ｏ＿ＲＥＰｔには、低抵抗状態である信号が出力される。これによって、再書込みイネーブル信号ＲＷが活性化される。再書込みイネーブル信号ＲＷが活性化されると、リセットイネーブル信号ＷＲＥが活性化されて、リセット状態を読み出したセルにリセット書き込み動作を行う。同時に、セットイネーブル信号ＷＳＥも活性化されて、セット状態を読み出したセルにセット書き込み動作を行う。リセットイネーブル信号ＷＲＥはリセット書き込み時間たった後、非活性化状態となる。
【００６７】
一方、セット書き込み動作では、100ns〜1μs以上の書き込み時間を要し、その間、セットイネーブル信号は活性化状態を維持する。所定の期間経過後セットイネーブル信号WSEは非活性化されて待機状態となる。この書き込み期間の間、メモリチップは外部からのアクセスができないため、それをコントローラに伝えるために、ビジーピンWAITを低電位状態に遷移させる。これにより、外部コントローラからの動作コマンドの発行が避けられる。本構成の利点について述べる。再書込み動作において、リセット書き込みだけでなく、セット書き込みを行うことにより、両データの信頼性を向上することができる。さらに、ビジーピンを設けることにより、メモリチップがアクセスできない期間にコントローラからのコマンド発行が抑制でき、データ衝突、消失が防止できる。
【００６８】
次に前述の実施例の変形例を図３９を用いて説明する。本構成では、書き込み動作として、リセット動作のみを行うのが特徴である。前述の書き込み動作において、リセットイネーブル信号WREだけが活性化されて、リセット状態を読み出したメモリセルに対してリセット書き込み動作が行われる。一方、セット状態を読み出したメモリセルに対しては、書き込み動作を行わない。リセット書き込み動作を行っている間、外部コントローラからコマンドが発行されないように、ビジーピンWAITが低電位状態に遷移する。これにより、外部コントローラは、メモリチップへのアクセスを行わない。本構成の利点について述べる。ビジーピンを設けることによるデータ衝突・消失の防止に加えて、本構成では、50ns程度と比較的短い書き込み時間で済み、リセット動作のみの再書込み動作を行うため、メモリチップがビジー状態の時間を短くでき、アクセスペナルティを小さくできる利点がある。
【００６９】
次に、多値メモリとORセルを組み合わせた場合の実施例について説明する。図４０は、相変化素子を用いて多値記憶を行う場合の抵抗値の分布を示したものである。高抵抗状態から抵抗状態R3 ’１１’，  抵抗状態Ｒ２  ‘１０’，  抵抗状態Ｒ１  ‘００’，  抵抗状態Ｒ０  ‘０１’と割り付けている。他の割付方法でもかまわないが、特にこのように割り付けると、隣接状態に遷移したとしても2ビットともエラーになる可能性が小さくできる利点がある。相変化素子を用いた場合、相変化素子の抵抗状態は、基本的にリセット状態（高抵抗状態）がセット状態（低抵抗状態）に遷移するエラーが主である。そこで、2つのセルに同一のデータを記憶するORセルアレーを用いて、高データ信頼性を実現するアレーを実現する。図４１は、2つのメモリセルアレーMCA0とMCA1の同一のアドレスのメモリセルの相変化素子の抵抗状態と記憶データMLBt/MSBtの関係を示したものである。先ほど述べたように、2つのメモリセルのうち高抵抗状態のメモリセルのデータを真の値として出力する構成となっている。例えば、メモリセルアレーMCA0のメモリセルの状態がR3である場合には、メモリセルアレーMCA1のメモリセルの状態がいずれであっても、出力データMLBt/MSBtは’１’  ／  ‘１’となる。
【００７０】
これを実現するアレー構成について説明する。図４２にメモリセルアレー周辺回路ブロック図を示す。メモリセルアレーMCA1及びMCA0、センスアンプブロックSAB_M、SAB_M、OR論理部ORB_Mが配置されている。図４３は、センスアンプブロックSAB_Mのブロック図例である。前述の実施例と同様にビット線選択回路BLSELとライトドライバWD_Mとセンスアンプ回路SAが配置され、入出力部には、読み出しデータを変換し、出力するIOゲートIOGが配置される。また、センスアンプ回路は、多値を同時に読み分けるために3つのリファレンスレベルVREF0,VREF1,VREF2を用いた3つのセンスアンプ回路が配置される。これにより、1回の読み出し動作によって、多値のうちどのレベルにあるのかが判別でき、高速化が可能となる利点がある。図４４はセンスアンプブロックSAB_Mに配置されるライトドライバWD_Mの回路構成を示す。メモリセルの抵抗状態に対応したI/O0、I/O1,I/O2,I/O3により書き込み電圧を決め、書き込み期間をライトイネーブル信号W0,W1,W2,W3で決める回路構成となっている。IOゲートでは、これら3つのセンスアンプSAの主強くSAO0t/b、SAO1t/b、SA2t/bを参照して、メモリセルの抵抗状態に対応して、出力ノードI/O0,I/O1,I/O2,I/O3のいずれかに’１’出力する。図４６は、OR論理部のブロック図を示している。リードブロックRE_Mは2つのメモリセルアレーMCA０、MCA1から読み出したデータに対して、エラーを検出してもっともらしいデータを出力する回路ブロックである。ライトブロックWE_Mは外部から入力されたデータあるいは、エラー検出により正しいデータを書き戻す際に、入力されたデータからメモリセルアレーMCA0に対しては、抵抗状態に対応する信号I/O00,I/O01,I/O02,I/O03とメモリセルアレーMCA1に対しては、抵抗状態に対応する信号I/O10,I/O11,I/O12,I/O13を出力する。エラー検出回路DETは、メモリセルアレーMCAから読み出されたデータを比較することにより、エラーの有無を検出し、エラーがある場合には、再書込みイネーブル元信号RW0を出力する。図４７は、リードブロックRE_Mの具体的な回路構成例を示している。図にあるように、最上位ビットMLBtは、I/O00とI/O10のNOR論理と I/O01とI/O11のNOR論理のNAND論理をとったものである。同様に最下位ビットMSBtは、I/O03とI/O13のNAND論理の出力とI/O00とI/O10のNOR論理の出力のNAND論理をとったものである。これにより、図４１の表を満たす変換を実現できる。図４８は、ライトブロックWE_Mの回路構成例を示している。こちらは、前述のリードブロックRE_Mの逆の変換を行っている。図４９は、エラー検出回路部DETの回路構成例を示している。メモリセルアレーMCA0とMCA1の間で対応する出力信号I/O00とI/O10及びI/O10とI/O11、及びI/O02とI/O12のEx-OR論理の出力をOR論理とったものである。これにより、いずれかの出力信号が不一致の場合、再書込みイネーブル元信号RW0が活性化されるようになる。本構成の利点について述べる、マージンの少なくなる多値記憶方式において、複数のメモリセルに同一のデータを記憶するORセルアレーと組み合わせることにより、記憶データの信頼性が向上し、リテンション時間、が長くとれる。また、エラー検出回路を付加しているため、エラー検出時に再書込みを行うことで、メモリセルデータのエラーを訂正することができ、データの信頼性を向上することができる。
【００７１】
電圧条件について説明する。ワード線選択レベルは、外部電圧VCCと等しい1.8Vあるいは,1.5Vでもよいし、内部昇圧した2.5Vや3.0Vでもかまわない、高電圧を用いることにより、メモリセルトランジスタの電流駆動力が強くなるため、メモリセルトランジスタのサイズを小さくしても書換え電流を確保できるため、小メモリセル面積を実現できる利点がある。センスアンプ電源VDL、及び周辺回路電源VCLは、1.8Vあるいは、1.5V、1.2Vでもかまわない。低電圧化することにより、低消費電力化が実現できる。リセット書き込み電圧VWRは1外部電圧VCCと等しい電位にすることが消費電力を低減する上で好ましい。
【産業上の利用可能性】
【００７２】
本発明は、携帯電話、またはＰＤＡ、またはシステム家電、またはユビキタス情報端末に用いられるメモリ混載マイコンおよびメモリ専用チップに利用される可能性がある。また、本発明は、高温動作の要求されるエンジン制御用などの、自動車に搭載されるメモリ混載マイコンに利用される可能性がある。
【符号の説明】
【００７３】
ｕｐｃ…上部電極、
ｄｗｃ…下部電極プラグ、
RDEC…ロウデコーダ・ワードドライバ、
WL,WL0,WL1,WL2,WL3…ワード線、
BL,BL0,BL1,BL2,BL3,BL00,BL01,BL02,BL03,BL10,BL11,BL12,BL13…ビット線、
BLSA…センスアンプ内ビット線、
PRE…プリチャージ信号、
WRE…リセットライトイネーブル信号、
WSE…セットライトイネーブル信号、
SE…NMOSセンスアンプ起動信号、
SEB…PMOSセンスアンプ起動信号、
I/Ot、I/Ob、I/O0t、I/O0b、I/O1t、I/O1b…入出力データ線、
WD…ライトドライバ、
SA…センスアンプ、
SAB、SAB0,SAB1…センスアンプブロック、
BLSEL…ビット線セレクタ、
MCA,MCA0,MCA1…メモリセルアレー、
VREF…リファレンスレベル、
C0t〜C3t、C0b〜C3b…カラム選択信号、
SL,SL01,SL23…ソース線、
MT…メモリセルトランジスタ、
PCR…相変化素子、
BLI…ビット線分離信号、
VWR…リセット書込み電圧、
VWS…セット書込み電圧、
ORB…論理和ブロック、
DIt/b…外部入力データ線、
DOt/b…外部出力データ線、
Vp,VR…ビット線プリチャージレベル、
TReset…リセット期間規定パルス、
TSet…セット期間規定パルス、
MSB…マットセレクト信号、
RW…再書込みイネーブル信号、
RPDEC…ロウプリデコーダ、
INPUT Buffer…入力バッファ、
VG…内部電源出力回路、
DQ Buffer…入出力データバッファ、
I/O-CTL…入出力データコントロール、MA…メモリアレー、
REF…再書込み外部コマンド、
tRW…再書込みイネーブル信号パルス幅、
BL_REP…レプリカビット線、
SA_REP…レプリカビット線用センスアンプブロック、
RW_GEN…再書込みイネーブル信号生成ブロック、
RW0…再書込みイネーブル元信号、
MC_REP…レプリカ用メモリセル、
BLPC…ビット線プリチャージ回路ブロック、
VREF_REP…レプリカ用センスアンプリファレンスレベル、
I/O_REPt…レプリカ用センスアンプ出力、
WAIT…ビジー出力ピン、
WAIT_B…ビジー出力ピン出力バッファ、
R0,R1,R2,R3…相変化素子抵抗状態、
MLBt/b…最上位ビット、
MSBt/b…最下位ビット、
ORB_M…OR論理ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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