(57)【要約】【課題】ＰＬＬ回路のデッドロック状態になることを防止する【解決手段】閾値判定部１３ａは、制御電圧の高低を示す制御信号を生成する。制御部１３ｂは、制御信号に応じた制御値を出力し、制御値が発振周波数の上限および下限について最も高い対応関係を示す場合において制御信号が高を示すとき、および制御値が発振周波数の上限および下限について最も低い対応関係を示す場合において制御信号が低を示すときのいずれか一方を満たす際、所定の制御値を出力する。発振器１３ｃは、制御電圧と発振周波数との対応関係が発振周波数の上限および下限が異なるように複数定められていると共に対応関係が複数の制御値と対応付けられており、制御値が示す対応関係における制御電圧に応じた発振周波数を有する出力信号を出力する。【選択図】図１
2010288202.tif 000002
【特許請求の範囲】
【請求項１】
フィードバックされた出力信号を分周して分周信号を生成する分周器と、
入力される基準信号と前記分周信号との位相比較を行い、位相差信号を生成する位相周波数比較器と、
前記位相差信号に応じて制御電圧を生成する制御電圧生成部と、
前記制御電圧に基づいて前記出力信号が有する発振周波数を制御する電圧制御発振器と、
を有し、
前記電圧制御発振器は、
前記制御電圧と前記発振周波数との対応関係が前記発振周波数の上限および下限が異なるように複数定められていると共に前記対応関係が複数の制御値と対応付けられており、前記制御値が示す前記対応関係における前記制御電圧に応じた前記発振周波数を有する前記出力信号を出力する発振器と、
前記制御電圧の高低を示す制御信号を生成する閾値判定部と、
前記制御信号に応じた前記制御値を出力し、前記制御値が前記発振周波数の前記上限および前記下限について最も高い前記対応関係を示す場合において前記制御信号が高を示すとき、および前記制御値が前記発振周波数の前記上限および前記下限について最も低い前記対応関係を示す場合において前記制御信号が低を示すときのいずれか一方を満たす際、所定の前記制御値を出力する制御部と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
前記制御部は、前記制御値を記憶し、前記制御信号が高を示す場合に記憶している前記制御値の加算を行う一方前記制御信号が低を示す場合に記憶している前記制御値の減算を行い、前記制御値に上限を超える前記加算が行われるときには前記加算の前の前記制御値と前記加算の値との和から前記上限の値と前記下限の値との差が減算された値を前記制御値として記憶する一方前記制御値に下限を超える前記減算が行われるときには前記減算の前の前記制御値と前記減算の値との差に前記上限の値と前記下限の値との差が加算された値を前記制御値として記憶し、記憶している前記制御値を出力する加算部を有することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記加算部は、前記制御値を記憶し、前記制御信号が高を示す場合に記憶している前記制御値に１を加算する加算を行う一方前記制御信号が低を示す場合に記憶している前記制御値に１を減算する減算を行い、前記制御値に上限を超えて前記加算が行われるときには前記下限の値を前記制御値として記憶する一方前記制御値に下限を超えて前記減算が行われるときには前記上限の値を前記制御値として記憶し、記憶している前記制御値を出力することを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記制御部は、前記制御値が前記発振周波数の前記上限および前記下限について最も高い前記対応関係を示す場合において前記制御信号が高を示すときには、前記発振周波数の前記上限および前記下限について最も低い前記対応関係を示す前記制御値を出力する一方、前記制御値が前記発振周波数の前記上限および前記下限について最も低い前記対応関係を示す際において前記制御信号が低を示すときには、前記発振周波数の前記上限および前記下限について最も高い前記対応関係を示す前記制御値を出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】
前記制御部は、前記制御値が前記発振周波数の前記上限および前記下限について最も高い前記対応関係を示す場合において前記制御信号が高を示すときには、前記基準信号が有する周波数よりも低くかつ最も近い前記発振周波数の前記上限を持つ前記対応関係を示す前記制御値を出力する一方、前記制御値が前記発振周波数の前記上限および前記下限について最も低い前記対応関係を示す際において前記制御信号が低を示すときには、前記基準信号が有する前記周波数よりも高くかつ最も近い前記発振周波数の前記下限を持つ前記対応関係を示す前記制御値を出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項６】
入力される基準信号とフィードバックされた出力信号から分周されて生成される分周信号との位相比較を行うことによって生成される位相差信号に応じて生成される制御電圧に基づいて前記出力信号が有する発振周波数を制御する電圧制御発振器であって、
前記制御電圧と前記発振周波数との対応関係が前記発振周波数の上限および下限が異なるように複数定められていると共に前記対応関係が複数の制御値と対応付けられており、前記制御値が示す前記対応関係における前記制御電圧に応じた前記発振周波数を有する前記出力信号を出力する発振器と、
前記制御電圧の高低を示す制御信号を生成する閾値判定部と、
前記制御信号に応じた前記制御値を出力し、前記制御値が前記発振周波数の前記上限および前記下限について最も高い前記対応関係を示す場合において前記制御信号が高を示すとき、および前記制御値が前記発振周波数の前記上限および前記下限について最も低い前記対応関係を示す場合において前記制御信号が低を示すときのいずれか一方を満たす際、所定の前記制御値を出力する制御部と、
を有することを特徴とする電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ（Phase Locked Loop）回路およびＰＬＬ回路制御方法に関し、特にデッドロック状態になることを防止するＰＬＬ回路および電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、電圧制御発振回路の発振周波数を変化させることによって位相を調整し、ターゲット周波数でロックするものである。ＰＬＬ回路において、電圧制御発振器と分周器の動作周波数範囲が異なる等が原因でＰＬＬ回路がデッドロックという状態に陥ることがある。このデッドロックは、分周器が電圧制御発振器の出力信号をロックできなくなると、ＰＬＬ回路において形成されているループ回路が切れてしまうことが原因で発生する。
【０００３】
このＰＬＬ回路のデッドロックに対して、以下の技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１５７６３０号公報
【特許文献２】特開平１１−８５５１号公報
【特許文献３】特開２００６−１７４３５８号公報
【特許文献４】特開平１０−１７３５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１には、ＰＬＬ回路のデッドロックの解除方法が開示されており、上記特許文献１に記載の技術では、デッドロックの解除に際して分周器から出力される分周信号がハイレベル固定か、ロウレベル固定となっていることを前提としている。しかし、ロックしなくなった分周器の動作によってはデッドロック中の分周信号が必ずしもハイレベル固定またはロウレベル固定になるとは限らないため、このような場合にはデッドロックから解除されないという問題点がある。
【０００６】
本件はこのような点に鑑みてなされたものであり、デッドロック状態になることを防止するＰＬＬ回路および電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
開示のＰＬＬ回路は、フィードバックされた出力信号を分周して分周信号を生成する分周器と、入力される基準信号と前記分周信号との位相比較を行い、位相差信号を生成する位相周波数比較器と、前記位相差信号に応じて制御電圧を生成する制御電圧生成部と、前記制御電圧に基づいて前記出力信号が有する発振周波数を制御する電圧制御発振器と、を有し、前記電圧制御発振器は、前記制御電圧と前記発振周波数との対応関係が前記発振周波数の上限および下限が異なるように複数定められていると共に前記対応関係が複数の制御値と対応付けられており、前記制御値が示す前記対応関係における前記制御電圧に応じた前記発振周波数を有する前記出力信号を出力する発振器と、前記制御電圧の高低を示す制御信号を生成する閾値判定部と、前記制御信号に応じた前記制御値を出力し、前記制御値が前記発振周波数の前記上限および前記下限について最も高い前記対応関係を示す場合において前記制御信号が高を示すとき、および前記制御値が前記発振周波数の前記上限および前記下限について最も低い前記対応関係を示す場合において前記制御信号が低を示すときのいずれか一方を満たす際、所定の前記制御値を出力する制御部と、を有する。
【発明の効果】
【０００８】
開示のＰＬＬ回路および電圧制御発振器によれば、デッドロック状態になることを防止することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態を示す図である。
【図２】第２の実施の形態のＰＬＬ回路の構成を示す図である。
【図３】ＰＬＬ回路のデッドロックと周波数との関係を示す図である。
【図４】分周器に入力される信号と分周器の動作との関係を説明する図である。
【図５】第２の実施の形態の電圧制御発振器の動作を示す図である。
【図６】第２の実施の形態の電圧制御発振器制御処理の手順を示すフローチャートである。
【図７】第２の実施の形態の電圧制御発振器制御処理の手順を示すフローチャートである。
【図８】第３の実施の形態のＰＬＬ回路の構成を示す図である。
【図９】第３の実施の形態のデジタルカウンタの構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
［第１の実施の形態］
図１は、第１の実施の形態を示す図である。本実施の形態のＰＬＬ回路１は、入力される基準信号が示す参照クロックと周波数が等しく、かつ位相が同期した出力信号を出力する。
【００１１】
図１に示すＰＬＬ回路１は、位相周波数比較器１１、制御電圧生成部１２、電圧制御発振器１３、分周器１４を有する。また、電圧制御発振器１３は、閾値判定部１３ａ、制御部１３ｂ、発振器１３ｃを有する。
【００１２】
位相周波数比較器１１は、入力される基準信号と分周信号との位相比較を行い、位相差信号を生成する。位相周波数比較器１１は、基準信号よりも分周信号の位相が遅れている場合には、位相差信号としてアップ（ＵＰ）信号を出力し、基準信号よりも分周信号の位相が進んでいる場合には、位相差信号としてダウン（ＤＮ）信号を出力する。
【００１３】
制御電圧生成部１２は、位相周波数比較器１１から出力された位相差信号に応じて制御電圧を生成し、生成した制御電圧を出力する。
電圧制御発振器１３は、制御電圧生成部１２から出力された制御電圧に基づいてＰＬＬ回路１から出力される出力信号が有する発振周波数を制御する。
【００１４】
閾値判定部１３ａは、制御電圧生成部１２から出力された制御電圧の高低を示す制御信号を生成する。閾値判定部１３ａは、制御電圧を電圧制御発振器１３における動作電圧の基準値（例えば、動作電圧の中央値）と比較する。閾値判定部１３ａは、制御電圧が基準値よりも高い場合には、制御電圧が高いと判定し、制御電圧が基準値よりも低い場合には制御電圧が低いと判定する。また、閾値判定部１３ａは、判定結果に応じて、制御電圧が高いまたは低いことを示す制御信号を出力する。
【００１５】
制御部１３ｂは、制御信号に応じた発振器１３ｃの制御を行う制御値を出力する。また、制御部１３ｂは、制御値が発振周波数の上限および下限について最も高い対応関係を示す場合において制御信号が高を示すとき、および制御値が発振周波数の上限および下限について最も低い対応関係を示す場合において制御信号が低を示すときのいずれか一方を満たす際、キャリーオーバー（carry-over）が発生していると判定して、ＰＬＬ回路１のデッドロックを防止する所定の制御値を出力する。
【００１６】
発振器１３ｃは、制御電圧と発振周波数との対応関係が発振周波数の上限および下限が異なるように複数定められている。この対応関係は、例えば図５において後述するＶ−ｆカーブで示される。また、発振器１３ｃは、この対応関係が複数の制御値と対応付けられている。また、発振器１３ｃは、制御値が示す対応関係における制御電圧に応じた発振周波数を有する出力信号を出力する。
【００１７】
分周器１４は、フィードバックされた電圧制御発振器１３から出力された出力信号を所定の分周比で分周して分周信号を生成する。
このようなＰＬＬ回路によれば、位相周波数比較器１１により、入力される基準信号と分周信号との位相比較が行われ、位相差信号が生成される。制御電圧生成部１２により、位相差信号に応じて制御電圧が生成される。
【００１８】
電圧制御発振器１３により、制御電圧に基づいて出力信号が有する発振周波数が制御される。閾値判定部１３ａにより、制御電圧の高低を示す制御信号が生成される。制御部１３ｂにより、制御信号に応じた制御値が出力され、制御値が発振周波数の上限および下限について最も高い対応関係を示す場合において制御信号が高を示すとき、および制御値が発振周波数の上限および下限について最も低い対応関係を示す場合において制御信号が低を示すときのいずれか一方を満たす際、所定の制御値が出力される。発振器１３ｃにより、制御電圧と発振周波数との対応関係が発振周波数の上限および下限が異なるように複数定められていると共に対応関係が複数の制御値と対応付けられており、制御値が示す対応関係における制御電圧に応じた発振周波数を有する出力信号が出力される。
【００１９】
分周器１４により、フィードバックされた出力信号が分周され分周信号が生成される。
これにより、制御部１３ｂによりキャリーオーバーが発生したと判定された場合に、デッドロック状態を解除する所定の制御値に再設定（リセット）され、デッドロック状態になることを防止することが可能になる。
【００２０】
［第２の実施の形態］
図２は、第２の実施の形態のＰＬＬ回路の構成を示す図である。図２に示すように、本実施の形態のＰＬＬ回路１００は、入力される参照クロックと周波数が等しく、かつ位相が同期した出力信号を出力する。
【００２１】
ＰＬＬ回路１００は、位相周波数比較器１０１、ループフィルタ１０２、電圧制御発振器１０３、分周器１０４を有する。また、電圧制御発振器１０３は、閾値判定部１０３ａ、デッドロック判定部１０３ｂ、デジタルカウンタ１０３ｃ、発振器１０３ｄを有する。
【００２２】
位相周波数比較器１０１は、入力される基準信号と分周信号との位相比較を行い、位相差信号を生成する。位相周波数比較器１０１は、基準信号よりも分周信号の位相が遅れている場合には、位相差信号としてアップ信号を出力し、基準信号よりも分周信号の位相が進んでいる場合には、位相差信号としてダウン信号を出力する。
【００２３】
ループフィルタ１０２は、位相周波数比較器１０１から出力された位相差信号に基づいて平滑化された制御電圧を生成し、生成した制御電圧を出力する。
電圧制御発振器１０３は、ループフィルタ１０２から出力された制御電圧に基づいてＰＬＬ回路１００から出力される出力信号が有する発振周波数を制御する。
【００２４】
閾値判定部１０３ａは、ループフィルタ１０２から出力された制御電圧の高低を示す制御信号を生成する。閾値判定部１０３ａは、制御電圧を電圧制御発振器１０３における動作電圧の基準値（例えば、動作電圧の中央値）と比較する。閾値判定部１０３ａは、制御電圧が基準値よりも高い場合には、制御電圧が高いと判定し、制御電圧が基準値よりも低い場合には制御電圧が低いと判定する。また、閾値判定部１０３ａは、判定結果に応じて、制御電圧が高いまたは低いことを示す制御信号を出力する。
【００２５】
デジタルカウンタ１０３ｃは、制御信号に応じた発振器１０３ｄの制御を行う制御値ｎを出力する。また、デジタルカウンタ１０３ｃは、制御値ｎが発振周波数の上限および下限について最も高いＶ−ｆカーブを示す場合、すなわち制御値ｎが上限である場合において、さらに閾値判定部１０３ａから出力された制御信号が高を示すとき、制御値ｎが上限である場合のキャリー信号を出力する。また、デジタルカウンタ１０３ｃは、制御値ｎが発振周波数の上限および下限について最も低いＶ−ｆカーブを示す場合、すなわち制御値ｎが下限である場合において、さらに閾値判定部１０３ａから出力された制御信号が低を示すときにも、制御値ｎが下限である場合のキャリー信号を出力する。
【００２６】
また、デジタルカウンタ１０３ｃは、デッドロック判定部１０３ｂから出力されたリセット信号に基づいて、ＰＬＬ回路１００のデッドロックを防止する所定の制御値ｎを出力する。
【００２７】
具体的には、デジタルカウンタ１０３ｃは、制御値ｎが最大値ｎMAXである場合に制御信号が高を示すときには、制御値ｎの最小値ｎMINを出力する。また、デジタルカウンタ１０３ｃは、制御値ｎが最小値ｎMINである場合に制御信号が低を示すときには、制御値ｎの最大値ｎMAXを出力する。
【００２８】
また、デジタルカウンタ１０３ｃは、制御値ｎが最大値ｎMAXである場合に制御信号が高を示すときには、参照クロックの周波数よりも低く、かつ参照クロックの周波数に最も近い発振周波数の上限を持つＶ−ｆカーブを示す制御値を出力し、制御値ｎが最小値ｎMINである場合に制御信号が低を示すときには、参照クロックの周波数よりも高く、かつ参照クロックの周波数に最も近い発振周波数の下限を持つＶ−ｆカーブを示す制御値を出力してもよい。
【００２９】
これにより、ロックが完了するまでの制御値ｎの移動数が少なくなるので、ロックが完了するまでに要する時間を短縮することができる。
また、キャリーオーバー発生後に再設定される制御値ｎの値を、任意の値に設定することができる。
【００３０】
デッドロック判定部１０３ｂは、デジタルカウンタ１０３ｃからキャリー信号が出力されると、キャリーオーバーが発生していると判定して、リセット信号を出力する。このときデッドロック判定部１０３ｂは、制御値ｎが上限である場合のキャリー信号および制御値ｎが下限である場合のキャリー信号のそれぞれに応じたリセット信号を出力することができる。これにより、制御値ｎが上限である場合のデッドロックおよび制御値ｎが下限である場合のデッドロックのそれぞれに応じて適切な制御値ｎを再設定することができる。
【００３１】
発振器１０３ｄでは、制御電圧と発振周波数との関係を示すＶ−ｆカーブが発振周波数の上限および下限が異なるように複数定められている。このＶ−ｆカーブは、図５において後述する。
【００３２】
また、発振器１０３ｄは、この複数のＶ−ｆカーブと、制御値ｎの最小値ｎMINから最大値ｎMAXとが、発振周波数の上限および下限が低い方から順に、対応付けられている。また、発振器１０３ｄは、制御値ｎが示すＶ−ｆカーブにおける制御電圧に応じた発振周波数を有する出力信号を出力する。
【００３３】
分周器１０４は、フィードバックされた電圧制御発振器１０３から出力された出力信号を所定の分周比で分周して分周信号を生成する。
次に、ＰＬＬ回路のデッドロックについて説明する。
【００３４】
図３は、ＰＬＬ回路のデッドロックと周波数との関係を示す図である。図３（Ａ）は、理想的なＰＬＬ回路の周波数範囲を示す。図３（Ｂ）は、デッドロックが発生する場合の周波数の一例を示す。
【００３５】
通常、ＰＬＬ回路において正常に動作することが要求される周波数である規定周波数と、電圧制御発振器からの出力信号の周波数である発振周波数と、分周器が正常に動作する入力信号の周波数である動作周波数との関係は、図３（Ａ）に示すように、規定周波数の範囲が最も狭い。そして、電圧制御発振器の発振周波数は、規定周波数を包含している、さらに、分周器の動作周波数は、電圧制御発振器の発振周波数を包含している。
【００３６】
ＰＬＬ回路においてデッドロックが発生する原因の一つに、電圧制御発振器から発振される出力信号の発振周波数が、分周器の動作周波数の範囲外である場合が挙げられる。しかし、高周波用ＬＣ電圧制御発振器の可変範囲は、分周器とは別のばらつき特性によって決定される。このため、図３（Ａ）に示すような、
電圧制御発振器の出力信号の発振周波数の範囲⊆分周器の動作周波数の範囲
の関係が常に維持されるように設計するには、分周器にばらつきを許容する広帯域の周波数特性を持たせなければならず、設計が困難である。
【００３７】
これに対して、設計ミス、故障等の不具合、ノイズ発生等のアクシデントにより、図３（Ｂ）に示すように、電圧制御発振器の出力信号の発振周波数の範囲が、分周器の動作周波数の範囲から逸脱してしまう場合も生じ得る。このような場合に、電圧制御発振器からｆ1のように分周器の動作周波数の範囲外の周波数の出力信号が出力されると、図４において後述するように、分周器からの分周信号が正常に出力されなくなる場合がある。その結果、参照クロックが規定周波数に戻った後も分周器が正しく動作せずにデッドロックが発生してＰＬＬ回路が正常にロックされなくなる可能性がある。
【００３８】
図４は、分周器に入力される信号と分周器の動作との関係を説明する図である。
通常、電圧制御発振器から出力され、分周器に入力される出力信号は、図４（Ａ）に示すように、上下方向に対称であって十分な振幅を持った波形である。しかし、出力信号の発振周波数が高くなると、利得が小さくなって結果的に振幅が小さくなる場合がある。
【００３９】
このような場合において、さらに信号のレベルが、温度や電圧等の影響により図４（Ｂ）および図４（Ｃ）に示すように変動する場合がある。信号が図４（Ｂ）における（１）および（２）のように変動したときは、分周器の出力レベルがそれぞれハイレベル固定またはロウレベル固定となると考えられる。一方、信号が図４（Ｃ）に示すように変動した場合には、分周器の動作が不安定になると考えられる。このため、ＰＬＬ回路のデッドロックの解消に分周器の出力信号がハイレベル固定またはロウレベル固定となることを利用する方法は、図４（Ｃ）に示すように変動した場合については、デッドロックの解除が困難である。
【００４０】
これに対して、本実施の形態では、電圧制御発振器１０３（図２において前述）の内部でデッドロックを防止する動作を行うので、分周器の出力信号のレベルが固定していない場合にも、デッドロックの発生を防止することができる。
【００４１】
次に、本実施の形態の動作について説明する。
図５は、第２の実施の形態の電圧制御発振器の動作を示す図である。図５は、本実施の形態のＰＬＬ回路１００（図２において前述）が有する電圧制御発振器１０３（図２において前述）に入力される制御電圧と出力される信号の発振周波数との関係を示すＶ−ｆカーブを示す図である。
【００４２】
図５の横軸は、電圧制御発振器１０３に入力される制御電圧［Ｖ］を示す。また、図５の縦軸は、その制御電圧が入力されたときに電圧制御発振器１０３から出力される出力信号の発振周波数［Ｈｚ］を示す。
【００４３】
制御電圧と発振周波数との関係を示すＶ−ｆカーブは、発振周波数の上限および下限が異なるように複数定められている。このＶ−ｆカーブの個数は、制御値ｎの個数と同数であり、この複数のＶ−ｆカーブと、制御値ｎの最小値ｎMINから最大値ｎMAXとが、発振周波数の上限および下限が低い方から順に対応付けられている。
【００４４】
図５に示すように、電圧制御発振器１０３は、制御電圧がＶCENTERよりも大きい場合（図５において制御電圧がＶCENTERよりも右側にある場合）、制御値ｎを増加させてＶ−ｆカーブを１つ上側のＶ−ｆカーブに変更する。一方、制御電圧がＶCENTERよりも小さい場合（図５において制御電圧がＶCENTERよりも左側にある場合）、同様に、制御値ｎを減少させてＶ−ｆカーブを１つ下側のＶ−ｆカーブに変更する。このときの処理については、詳しくは図６および図７において後述する。
【００４５】
ここで、電圧制御発振器１０３に対して図５における（ａ）に示すように、制御電圧がＶCENTERよりも大きく、かつ制御値ｎ＝ｎMAX−２のときに制御電圧ＶAが入力され、その後（ｂ）に示すように制御電圧がＶMAXまで増加していったものとする。このような場合、電圧制御発振器１０３の制御値ｎが最大値ｎMAXになるまで加算される。また、これに伴い、電圧制御発振器１０３の発振周波数も増加する。
【００４６】
ここで、（ｃ）に示すように発振周波数の最大値であるｆMAXに達した場合に、図４（Ｂ）において前述したように電圧制御発振器１０３の発振周波数の範囲が分周器１０４（図２において前述）の動作周波数の範囲に包含されておらず、かつ電圧制御発振器１０３から出力された発振周波数ｆ1のように分周器１０４の動作範囲外であった場合には、分周器１０４が正常に動作することができず、デッドロックが発生する可能性がある。
【００４７】
これに対して本実施の形態の電圧制御発振器１０３では、（ｃ）に示すように発振周波数の最大値であるｆMAXに達した場合において、さらに制御値ｎを増加させるキャリーオーバーが発生したときには、（ｄ）に示すように制御値ｎが所定の値（例えば、（ｅ）に示すように最小値）に再設定される。
【００４８】
この（ｄ）に示す制御値ｎの再設定が行われた後、本実施の形態の電圧制御発振器１０３は、（ｅ）に示すように再設定された上記制御値ｎ＝ｎMINから動作を再開する。また、これに伴い、電圧制御発振器１０３の発振周波数も低下する。このとき、入力される制御電圧が再び正常に動作可能な範囲に復帰することにより、ＰＬＬ回路１００は通常の動作に復帰することができる。これにより、本実施の形態のＰＬＬ回路１００では、デッドロックの発生が防止される。
【００４９】
その後、ＰＬＬ回路１００の動作は正常な動作に復帰して収束し、発振周波数もｆTERGET付近でロックされる。このロックされるまでの動作を具体的に以下に説明する。
このときの制御電圧はＶMAXであり、ＶCENTERよりも大きいので制御値ｎが加算され、選択されるＶ−ｆカーブも制御値ｎに応じて変化する。また、これに伴い、電圧制御発振器１０３の発振周波数も増加していく。
【００５０】
そして、（ｆ）に示すように発振周波数が、目標である参照クロックの周波数ｆTERGETを超えている場合、制御電圧が減少することにより発振周波数はＶ−ｆカーブに沿って減少する。また、制御電圧がＶCENTERよりも大きい場合、制御値ｎが加算され、選択されるＶ−ｆカーブも制御値ｎに応じて変化する。
【００５１】
その後、（ｇ）に示すように制御電圧がＶCENTERと等しいかまたは小さくなると、制御値ｎが減算され、選択されるＶ−ｆカーブも制御値ｎに応じて変化する。また、発振周波数がｆTERGETよりも小さくなると、制御電圧が増加する。これに伴い、発振周波数はＶ−ｆカーブに沿って増加する。その後、参照クロックが正常に動作可能な範囲にある間、電圧制御発振器１０３は、これらの動作が繰り返されるロック状態となる。
【００５２】
また、電圧制御発振器１０３において発振周波数が最小値ＶMINである場合においてさらに制御電圧が減少する場合も、同様である。
また、この後、分周器１０４の動作周波数の範囲外の発振周波数が電圧制御発振器１０３から出力された場合、電圧制御発振器１０３においてロックが外れ、制御値ｎが再設定される上記動作が行われる。
【００５３】
次に、本実施の形態で実行される処理について説明する。
図６および図７は、第２の実施の形態の電圧制御発振器制御処理の手順を示すフローチャートである。図６および図７に示す電圧制御発振器制御処理は、キャリーオーバーの発生の有無および電圧制御発振器１０３（図２において前述）に入力される入力電圧に応じた発振器１０３ｄ（図２において前述）のＶ−ｆカーブを決定する制御値ｎを出力すると共に、発振周波数がロックされたか否か、また発振周波数のロックが外れたか否かについて判定する処理である。電圧制御発振器制御処理は、ＰＬＬ回路１００（図２において前述）の動作中において実行される。
【００５４】
［ステップＳ１１］閾値判定部１０３ａ（図２において前述）は、電圧制御発振器１０３に入力された入力電圧が、ＶCENTERよりも大きいか否かを判定する。入力電圧が、ＶCENTERよりも大きければ、処理はステップＳ１２に進められる。一方、入力電圧が、ＶCENTERと等しいかまたは小さければ、処理はステップＳ２１（図７）に進められる。
【００５５】
［ステップＳ１２］デジタルカウンタ１０３ｃ（図２において前述）は、カウンタの制御値ｎに１を加算する。このとき、制御値ｎが最大値である場合においてさらに加算されることにより、キャリーオーバーが発生した場合には、デジタルカウンタ１０３ｃからキャリー信号が出力され、デジタルカウンタ１０３ｃにおけるキャリーオーバーの発生を通知する。
【００５６】
［ステップＳ１３］デッドロック判定部１０３ｂは、キャリー信号の検出を行い、キャリー信号の検出の有無によりステップＳ１２でキャリーオーバーが発生したか否かを判定する。キャリーオーバーが発生していれば、デッドロック判定部１０３ｂによりリセット信号が出力された後、処理はステップＳ１４に進められる。一方、キャリーオーバーが発生していなければ、処理はステップＳ１５に進められる。
【００５７】
［ステップＳ１４］デジタルカウンタ１０３ｃは、カウンタの制御値ｎを再設定する。このときデジタルカウンタ１０３ｃは、制御値ｎを最小値に設定する。なお、デジタルカウンタ１０３ｃは、これに限らず、制御値ｎを適宜、例えば中央値、またはｆTERGET近傍の値等、任意の値に再設定することができる。
【００５８】
［ステップＳ１５］発振器１０３ｄは、発振周波数がロックされたか否かを判定する。発振周波数がロックされていれば、処理はステップＳ１６に進められる。一方、発振周波数がロックされておらず収束中であれば、処理はステップＳ１１に進められる。
【００５９】
［ステップＳ１６］発振器１０３ｄは、発振周波数のロックが外れたか否かを判定する。発振周波数のロックが外れていれば、処理はステップＳ１１に進められる。一方、発振周波数のロックが外れていなければ、ステップＳ１６の処理が繰り返される。
【００６０】
［ステップＳ２１］デジタルカウンタ１０３ｃは、カウンタの制御値ｎから１を減算する。このとき、制御値ｎが最小値である場合においてさらに減算されることにより、キャリーオーバーが発生した場合には、デジタルカウンタ１０３ｃからキャリー信号が出力され、デジタルカウンタ１０３ｃにおけるキャリーオーバーの発生を通知する。
【００６１】
［ステップＳ２２］デッドロック判定部１０３ｂは、キャリー信号の検出を行い、キャリー信号の検出の有無によりステップＳ２１でキャリーオーバーが発生したか否かを判定する。キャリーオーバーが発生していれば、デッドロック判定部１０３ｂによりリセット信号が出力された後、処理はステップＳ２３に進められる。一方、キャリーオーバーが発生していなければ、処理はステップＳ１５（図６）に進められる。
【００６２】
［ステップＳ２３］デジタルカウンタ１０３ｃは、カウンタの制御値ｎを再設定する。このときデジタルカウンタ１０３ｃは、制御値ｎを最大値に設定する。なお、デジタルカウンタ１０３ｃは、これに限らず、制御値ｎを適宜、例えば中央値、またはｆTERGET近傍の値等、任意の値に再設定することができる。
【００６３】
以上に示すように、第２の実施の形態によれば、分周信号がハイレベル固定またはロウレベル固定になっていない場合にも、デッドロック状態になることを防止することが可能になる。
【００６４】
［第３の実施の形態］
次に、第３の実施の形態について説明する。上記の第２の実施の形態との相違点を中心に説明し、同様の事項については同一の符号を用いると共に説明を省略する。
【００６５】
第３の実施の形態は、加算部を有するデジタルカウンタが、制御信号に基づいて制御値を出力する点で、第２の実施の形態と異なる。
図８は、第３の実施の形態のＰＬＬ回路の構成を示す図である。図８に示すように、本実施の形態のＰＬＬ回路２００は、第２の実施の形態と同様、入力される参照クロックと周波数が等しく、かつ位相が同期した出力信号を出力する。
【００６６】
ＰＬＬ回路２００は、位相周波数比較器１０１、ループフィルタ１０２、電圧制御発振器２０３、分周器１０４を有する。また、電圧制御発振器２０３は、閾値判定部１０３ａ、デジタルカウンタ２０３ｃ、発振器１０３ｄを有する。
【００６７】
位相周波数比較器１０１は、第２の実施の形態と同様、入力される基準信号と分周信号との位相比較を行い、位相差信号を生成する。
ループフィルタ１０２は、第２の実施の形態と同様、位相周波数比較器１０１から出力された位相差信号に基づいて平滑化された制御電圧を生成し、生成した制御電圧を出力する。
【００６８】
電圧制御発振器２０３は、第２の実施の形態の電圧制御発振器１０３と同様、ループフィルタ１０２から出力された制御電圧に基づいてＰＬＬ回路２００から出力される出力信号が有する発振周波数を制御する。
【００６９】
閾値判定部１０３ａは、第２の実施の形態と同様、ループフィルタ１０２から出力された制御電圧の高低を示す制御信号を生成する。また、閾値判定部１０３ａは、判定結果に応じて、制御電圧が高いまたは低いことを示す制御信号を出力する。
【００７０】
デジタルカウンタ２０３ｃは、制御信号に応じた発振器１０３ｄの制御を行う制御値ｎを出力する。このデジタルカウンタ２０３ｃについては、図９において後述する。また、デジタルカウンタ２０３ｃは、制御値ｎが発振周波数の上限および下限について最も高いＶ−ｆカーブを示す場合、すなわち制御値ｎが上限である場合において、さらに閾値判定部１０３ａから出力された制御信号が高を示すとき、制御値ｎが上限である場合のＰＬＬ回路２００のデッドロックを防止する所定の制御値ｎを出力する。また、デジタルカウンタ２０３ｃは、制御値ｎが発振周波数の上限および下限について最も低いＶ−ｆカーブを示す場合、すなわち制御値ｎが下限である場合において、さらに閾値判定部１０３ａから出力された制御信号が低を示すときにも、制御値ｎが下限である場合のＰＬＬ回路２００のデッドロックを防止する所定の制御値ｎを出力する。
【００７１】
具体的には、デジタルカウンタ２０３ｃは、制御値ｎが最大値ｎMAXである場合に制御信号が高を示すときには、制御値ｎの最小値ｎMINを出力する。また、デジタルカウンタ２０３ｃは、制御値ｎが最小値ｎMINである場合に制御信号が低を示すときには、制御値ｎの最大値ｎMAXを出力する。
【００７２】
これにより、第２の実施の形態と同様、制御値ｎが上限である場合のデッドロックおよび制御値ｎが下限である場合のデッドロックのそれぞれに応じて適切な制御値ｎを再設定することができる。
【００７３】
また、デジタルカウンタ２０３ｃは、制御値ｎが最大値ｎMAXである場合に制御信号が高を示すときには、参照クロックの周波数よりも低く、かつ参照クロックの周波数に最も近い発振周波数の上限を持つＶ−ｆカーブを示す制御値を出力し、制御値ｎが最小値ｎMINである場合に制御信号が低を示すときには、参照クロックの周波数よりも高く、かつ参照クロックの周波数に最も近い発振周波数の下限を持つＶ−ｆカーブを示す制御値を出力してもよい。
【００７４】
発振器１０３ｄでは、第２の実施の形態と同様、制御電圧と発振周波数とのＶ−ｆカーブが発振周波数の上限および下限が異なるように複数定められている。また、発振器１０３ｄは、制御値ｎが示すＶ−ｆカーブにおける制御電圧に応じた発振周波数を有する出力信号を出力する。このＶ−ｆカーブの個数は、制御値ｎの種類の数と同数である。
【００７５】
また、発振器１０３ｄは、この複数のＶ−ｆカーブと、制御値ｎの最小値ｎMINから最大値ｎMAXとが、発振周波数の上限および下限が低い方から順に、対応付けられている。また、発振器１０３ｄは、制御値ｎが示すＶ−ｆカーブにおける制御電圧に応じた発振周波数を有する出力信号を出力する。
【００７６】
分周器１０４は、第２の実施の形態と同様、フィードバックされた電圧制御発振器２０３から出力された出力信号を所定の分周比で分周して分周信号を生成する。
図９は、第３の実施の形態のデジタルカウンタの構成を示す図である。図９（Ａ）に示すデジタルカウンタ２０３ｃは、加算部２０３ｃ１を有する。この加算部２０３ｃ１は、ｍビット（例えば４ビット）のカウンタを有し、図９（Ｂ）に示すようにキャリーオーバーの発生時に制御値ｎがリセットされる。
【００７７】
図９（Ａ）に示すように、加算部２０３ｃ１は、デジタルカウンタ２０３ｃに入力される制御信号が高を示す場合に制御値ｎに１を加算し、制御信号が低を示す場合に制御値ｎに１を減算する。
【００７８】
また、加算部２０３ｃ１は、制御値ｎに対して制御値の上限を超える加算が行われ、キャリーオーバーが発生したときには、加算の前の制御値ｎと加算される値との和から上限の値と下限の値との差が減算された値を制御値として記憶する。具体的には、ｎMAX＝３１、ｎMIN＝０の場合において、制御値ｎ＝ｎMAXであるときに、さらに１が加算されると、制御値ｎにはｎMINが設定される。
【００７９】
また、加算部２０３ｃ１は、制御値ｎに対して下限を超える減算が行われ、キャリーオーバーが発生したときには、減算の前の制御値ｎと減算される値との差に上限の値と下限の値との差が加算された値を制御値として記憶し、記憶した制御値を出力する。具体的には、具体的には、ｎMAX＝３１、ｎMIN＝０の場合において、制御値ｎ＝ｎMINであるときに、さらに１が減算されると、制御値ｎにはｎMAXが設定される。
【００８０】
なお、デジタルカウンタ２０３ｃでは、キャリーオーバーの発生時に制御値がデッドロックを防止するように再設定されるので、キャリーオーバーの発生時に加算部２０３ｃ１から出力されるキャリー信号は使用しない。
【００８１】
図９（Ｂ）に示すように、加算部２０３ｃ１は、制御値ｎを記憶する部分と、桁上がりを示すキャリー値を記憶する部分とを有する。
ここで、図９（Ｂ）のように、加算部２０３ｃ１が記憶している制御値ｎが最大値（例えば、４桁の２進数で「１１１１」）であったものとする。この場合においてさらに加算部２０３ｃ１が記憶している制御値ｎに１が加算された場合、加算部２０３ｃ１の制御値ｎは最小値にリセット（例えば、４桁の２進数で「００００」）される。また、制御値ｎが最小値であった場合に制御値ｎから１が減算されたときも同様である。
【００８２】
なお、上記のように、キャリーオーバーが発生しても、加算部２０３ｃ１に記憶されているキャリー値は、本実施の形態では使用されない。
本実施の形態では、Ｖ−ｆカーブの個数（すなわち制御値ｎの個数）をＮとすると、Ｎ＝２m個（ｍは、デジタルカウンタ２０３ｃが有するカウンタに記憶される制御値ｎの桁数）である。このようにデジタルカウンタ２０３ｃにおいてＮ（すなわち、２m）個の制御値ｎをｍ桁のカウンタを用いて過不足なく示すことにより、キャリー信号を無視すれば、加算による桁上がりおよび減算による負数化により、Ｖ−ｆカーブを決定する制御値ｎのリセットを行うことができる。
【００８３】
以上に示すように、第３の実施の形態によれば、第２の実施の形態に比較して、加算部２０３ｃ１の制御値ｎのキャリーオーバーの発生時に、加算により生じるオーバーフローおよび減算により生じるアンダーフローにより、動作を容易に実現することが可能となる。
【００８４】
以上、開示のＰＬＬ回路および電圧制御発振器を、図示の実施の形態に基づいて説明したが、各部の構成は同様の機能を有する任意の構成のものに置換することができる。また、開示の技術に他の任意の構成物や工程が付加されてもよい。また、開示の技術は前述した実施の形態のうちの任意の２以上の構成を組み合わせたものであってもよい。
【００８５】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、開示の技術は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００８６】
１  ＰＬＬ回路
１１  位相周波数比較器
１２  制御電圧生成部
１３  電圧制御発振器
１３ａ  閾値判定部
１３ｂ  制御部
１３ｃ  発振器
１４  分周器
【図１】
2010288202.tif 000003
【図２】
2010288202.tif 000004
【図３】
2010288202.tif 000005
【図４】
2010288202.tif 000006
【図５】
2010288202.tif 000007
【図６】
2010288202.tif 000008
【図７】
2010288202.tif 000009
【図８】
2010288202.tif 000010
【図９】
2010288202.tif 000011