(57)【要約】【課題】ゲインの可変を実現するための素子によってゲインの低下や帯域が劣化せず、インダクタレスで高ゲイン・広帯域化が可能な可変ゲイン回路方式を提供する。【解決手段】可変ゲイン回路において、トランジスタ１０２、１０３、１０５と、トランジスタ１０２、１０３、１０５の負荷として接続された抵抗１０１、１０４と、トランジスタ１０２、１０３、１０５のゲートのそれぞれにバイアス電圧として印可される電圧源１０６と、ゲイン設定に応じて、トランジスタ１０３、１０５のゲートに、電圧源１０６またはグランド電位を選択して接続するスイッチ１０８、１０９と、共通の入力に接続される電流源１０７とを備え、トランジスタ１０２、１０３のドレインを次段の回路の入力に接続する。【選択図】図１
2010288007.tif 000002
【特許請求の範囲】
【請求項１】
ソースが共通の入力に接続された２個以上のゲート接地型トランジスタと、
前記ゲート接地型トランジスタのそれぞれに負荷として接続された抵抗またはＰＭＯＳで構成されたアクティブ負荷と、
前記ゲート接地型トランジスタのゲートのそれぞれにバイアス電圧として印可される電圧源と、
ゲイン設定に応じて、前記ゲート接地型トランジスタのゲートのそれぞれに、前記電圧源またはグランド電位を選択して接続するスイッチと、
前記共通の入力に接続される電流源とを備え、
２個以上の前記ゲート接地型トランジスタの内、一部の前記ゲート接地型トランジスタのドレインを次段の回路の入力に接続することを特徴とする可変ゲイン回路。
【請求項２】
ソースが共通の入力に接続された２個以上のゲート接地型トランジスタと、
前記ゲート接地型トランジスタのそれぞれに負荷として接続された抵抗またはＰＭＯＳで構成されたアクティブ負荷と、
ゲイン設定に応じて、前記ゲート接地型トランジスタのゲートのそれぞれに接続され、バイアス電圧を可変して印加する可変電圧源と、
前記共通の入力に接続される電流源とを備え、
２個以上の前記ゲート接地型トランジスタの内、一部の前記ゲート接地型トランジスタのドレインを次段の回路の入力に接続することを特徴とする可変ゲイン回路。
【請求項３】
請求項２記載の可変ゲイン回路において、
２個以上の前記ゲート接地型トランジスタの内、一部の前記ゲート接地型トランジスタのゲートに接続された可変電圧源の電圧を上げた場合、他のゲート接地型トランジスタのゲートに接続された可変電圧源の電圧を下げることを特徴とする可変ゲイン回路。
【請求項４】
ソースが共通の入力に接続された２個以上のゲート接地型トランジスタと、
前記ゲート接地型トランジスタのそれぞれに負荷として接続された抵抗またはＰＭＯＳで構成されたアクティブ負荷と、
前記ゲート接地型トランジスタのゲートのそれぞれに入力信号を増幅した信号を印加するアンプと、
ゲイン設定に応じて、前記ゲート接地型トランジスタのゲートのそれぞれに、前述アンプまたはグランド電位を選択して接続するスイッチと、
前記共通の入力に接続される電流源とを備え、
２個以上の前記ゲート接地型トランジスタの内、一部の前記ゲート接地型トランジスタのドレインを次段の回路の入力に接続することを特徴とする可変ゲイン回路。
【請求項５】
請求項１記載の可変ゲイン回路において、
前記電圧源が接続された前記ゲート接地型トランジスタの数を足し合わせると常に同数となるように前記スイッチを制御することを特徴とする可変ゲイン回路。
【請求項６】
請求項４記載の可変ゲイン回路において、
前記アンプが接続された前記ゲート接地型トランジスタの数を足し合わせると常に同数となるように前記スイッチを制御することを特徴とする可変ゲイン回路。
【請求項７】
請求項１記載の可変ゲイン回路において、
前記電流源の電流量を可変させて入力抵抗を可変させることを特徴とする可変ゲイン回路。
【請求項８】
請求項４記載の可変ゲイン回路において、
前記電流源の電流量を可変させて入力抵抗を可変させる、前記アンプのゲインを可変させて入力抵抗を可変させる、または前記電流源の電流量と前記アンプのゲインの両方を可変させて入力抵抗を可変させることを特徴とする可変ゲイン回路。
【請求項９】
ソースが共通の入力に接続された２個以上のゲート接地型トランジスタと、
前記ゲート接地型トランジスタのそれぞれに負荷として接続された抵抗またはＰＭＯＳで構成されたアクティブ負荷と、
前記ゲート接地型トランジスタのゲートのそれぞれに入力信号を増幅した信号を印加するアンプと、
前記ゲート接地型トランジスタのゲートのそれぞれにバイアス電圧として印可される電圧源と、
ゲイン設定に応じて、前記ゲート接地型トランジスタのゲートのそれぞれに、前記電圧源、前記アンプ、またはグランド電位を選択して接続するスイッチと、
前記共通の入力に接続される可変電流源とを備え、
２個以上の前記ゲート接地型トランジスタの内、一部の前記ゲート接地型トランジスタのドレインを次段の回路の入力に接続することを特徴とする可変ゲイン回路。
【請求項１０】
請求項９記載の可変ゲイン回路において、
前記グランド電位に接続されていない前記ゲート接地型トランジスタを足し合わせた数、前記ゲート接地型トランジスタのゲートに接続された前記アンプのゲイン、および前記可変電流源の電流量を制御し、入力抵抗を一定に制御することを特徴とする可変ゲイン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速伝送技術で使用される可変ゲイン回路に関し、特に、ルータ、サーバ、ＲＡＩＤといった情報処理装置や光モジュールなどＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）ＬＳＩの受信器の入力回路に用いる回路に関する。
【背景技術】
【０００２】
インターネットのトラフィック量の増加に伴い、光モジュールやルータ／サーバ、ＲＡＩＤなどの情報処理装置に用いられているＳｅｒＤｅｓの伝送速度の向上が求められている。一方、グリーンＩＴに見られるように情報機器の低消費電力化が進められており、ＳｅｒＤｅｓの消費電力低減も求められている。
【０００３】
従来、ＳｅｒＤｅｓとして、例えば、Ａｈｍｅｄ  Ａｂｄ  Ｅｌ−Ｆａｔｔａｈ  “Ｅｑｕａｌｉｚｅｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｆｏｒ  １０  Ｇｂｐｓ  Ｓｅｒｉａｌ  Ｄａｔａ  Ｌｉｎｋ  ｉｎ  ９０ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ．”  ＩＥＥＥ  ＩＣＭ−Ｄｅｃｅｍｂｅｒ  ２００７（非特許文献１）に記載されたものがあった。
【０００４】
ここで図９〜図１１により、従来のＳｅｒＤｅｓの一例について説明する。図９は従来のＳｅｒＤｅｓの一例を示す構成図、図１０は従来のレシーバの一例を示す構成図、図１１は従来の可変ゲイン回路の構成を示す回路図である。
【０００５】
図９において、ＳｅｒＤｅｓはドライバ７０１とパラレル／シリアル変換回路７０２からなる送信部７０４と、可変ゲイン回路２０１を含むレシーバ２０８とシリアル／パラレル変換回路７０３からなる受信部７０５とで構成される。
【０００６】
図１０において、レシーバ２０８は、可変ゲイン回路２０１、イコライザ回路２０２、リミットアンプ２０３、入力端子２０４、２０５、出力端子２０６、２０７で構成される。可変ゲイン回路２０１はレシーバの入力抵抗を基板配線の特性インピーダンスと整合して反射ノイズを抑え、かつ配線長差による入力信号振幅のばらつきを平準化する。
【０００７】
この可変ゲイン回路により受信器の高周波特性、消費電力が左右される。
【０００８】
図１１において、従来の可変ゲイン回路２０１は、抵抗１００１、１００２、出力端子１００８、１００９がドレインに接続され、電流源１００７、１００６がソースに接続されトランジスタ１００３、１００４のソース間に可変抵抗１００５を挿入した構成となっており、可変抵抗１００５の抵抗値を変えることでゲインを可変する。また、入力端子１０１０、１０１１には終端抵抗１０１２、１０１３が接続されており、基板配線の特製インピーダンスとの整合を取っている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ａｈｍｅｄ  Ａｂｄ  Ｅｌ−Ｆａｔｔａｈ  “Ｅｑｕａｌｉｚｅｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｆｏｒ  １０  Ｇｂｐｓ  Ｓｅｒｉａｌ  Ｄａｔａ  Ｌｉｎｋ  ｉｎ  ９０ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ．”  ＩＥＥＥ  ＩＣＭ−Ｄｅｃｅｍｂｅｒ  ２００７
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の可変ゲイン回路２０１では、ゲインを可変にするために挿入した可変抵抗１００５によって、可変ゲイン回路２０１の取れる最大ゲインが低下するという問題があった。
【００１１】
また、レシーバ２０８はデジタル信号レベルまで入力信号を増幅させるため、可変ゲイン回路２０１の最大ゲインの低下分は後段のリミットアンプで補う必要があり、すなわち、リミットアンプのアンプ段数を増やさなければならず、消費電力と面積を増加させてしまう。
【００１２】
従って、レシーバの低消費電力化と小面積を実現するには可変ゲイン回路を高ゲイン化する必要がある。
【００１３】
図１１に示す従来の可変ゲイン回路を高ゲイン化するためには、抵抗１００１、１００２、またはトランジスタ１００３、１００４のサイズを大きくする必要がある。しかし、可変ゲイン回路２０１の帯域は抵抗とトランジスタの寄生容量の積に反比例するため、抵抗やトランジスタサイズを大きくすると帯域劣化を引き起こしてしまう。
【００１４】
広帯域化の手段として、インダクタによる帯域補償もあるが、インダクタのサイズが大きいため回路面積が肥大化し、コストの増加を招いてしまうという問題があった。
【００１５】
そこで、本発明の目的は、ゲインの可変を実現するための素子によって、ゲインの低下や帯域が劣化せず、インダクタレスで高ゲイン・広帯域化が可能な可変ゲイン回路を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１８】
すなわち、代表的なものの概要は、ゲート接地型トランジスタのそれぞれに負荷として接続された抵抗またはＰＭＯＳで構成されたアクティブ負荷と、ゲート接地型トランジスタのゲートのそれぞれにバイアス電圧として印可される電圧源と、ゲイン設定に応じて、ゲート接地型トランジスタのゲートのそれぞれに、電圧源またはグランド電位を選択して接続するスイッチと、共通の入力に接続される電流源とを備え、２個以上のゲート接地型トランジスタの内、一部のゲート接地型トランジスタのドレインを次段の回路の入力に接続する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２０】
すなわち、代表的なものによって得られる効果は、可変ゲイン化によるゲイン低下がないため、従来の可変ゲイン回路より高ゲイン、広帯域化が可能となる。
【図面の簡単な説明】
【００２１】
【図１】（ａ）、（ｂ）は本発明の実施の形態１に係る可変ゲイン回路の構成を示す回路図である。
【図２】本発明の実施の形態２に係る可変ゲイン回路の構成を示す回路図である。
【図３】（ａ）、（ｂ）は本発明の実施の形態３に係る可変ゲイン回路の構成を示す回路図である。
【図４】（ａ）、（ｂ）は本発明の実施の形態４に係る可変ゲイン回路の構成を示す回路図である。
【図５】（ａ）〜（ｃ）は本発明の実施の形態４に係る可変ゲイン回路の他の構成を示す回路図である。
【図６】本発明の実施の形態５に係る可変ゲイン回路を適用したＬＳＩ間伝送システムの構成図である。
【図７】本発明の実施の形態７に係る可変ゲイン回路を適用した光モジュールの構成を示す構成図である。
【図８】本発明の実施の形態８に係る可変ゲイン回路を入力回路に持つＳｅｒＤｅｓを搭載したルータの構成を示す構成図である。
【図９】従来のＳｅｒＤｅｓの一例を示す構成図である。
【図１０】従来のレシーバの一例を示す構成図である。
【図１１】従来の可変ゲイン回路の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１により、本発明の実施の形態１に係る可変ゲイン回路の構成および動作について説明する。図１は本発明の実施の形態１に係る可変ゲイン回路の構成を示す回路図である。
【００２４】
図１において、可変ゲイン回路１１２は、ソースを共通の入力に接続したトランジスタ１０２、１０３、１０５、トランジスタ１０２、１０３のドレインに共通に接続した抵抗１０１、トランジスタ１０５のドレインに接続した抵抗１０４、トランジスタ１０２、１０３、１０５のゲートに電圧を印加する電圧源１０６、トランジスタ１０３、１０５のゲート端子をグランドまたは電圧源１０６のいずれかを選択して接続するスイッチ１０８、１０９、入力端子１１０に接続した電流源１０７、トランジスタ１０２のドレインに接続された出力端子１１１で構成され、トランジスタ１０２、１０３、１０５は、ゲート接地型トランジスタとして構成されている。
【００２５】
また、図１に示す可変ゲイン回路１１２は、図１１に示す従来の可変ゲイン回路２０１の片側のみ、例えば、抵抗１００１、トランジスタ１００３、電流源１００７、出力端子１００８、入力端子１０１０、終端抵抗１０１３からなる回路を示しており、図１１に示す従来の可変ゲイン回路２０１と同様の回路とする場合は、可変ゲイン回路１１２を２つで構成する。
【００２６】
この可変ゲイン回路１１２は次段の回路の入力と接続される抵抗１０１と他の回路には接続されない抵抗１０４とに分流する入力電流の分流量を変えることでゲインを可変する。
【００２７】
図１（ａ）は、高ゲイン設定時のスイッチ状態を示している。
【００２８】
高ゲイン設定時では、スイッチ１０８を電圧源１０６に接続し、スイッチ１０９をグランド電位に接続する。このとき、すべての入力電流は抵抗１０１で電圧変換されるため、最もゲインを高くすることができる。
【００２９】
ゲインはトランジスタ１０２、１０３のトランスコンダクタンスをそれぞれｇｍ２、ｇｍ３とすると、入力抵抗［１／（ｇｍ２＋ｇｍ３）］と抵抗１０１の抵抗値の比で決まる。
【００３０】
図１（ｂ）は、低ゲイン設定時のスイッチ状態を示している。
【００３１】
低ゲイン設定時では、スイッチ１０８をグランド電位に接続し、スイッチ１０９を電圧源１０６に接続する。このとき、入力電流は抵抗１０１と抵抗１０４とで分流されるため、ゲインはトランジスタ１０２のソース抵抗［１／ｇｍ２］と抵抗１０１の比で決まり、トランジスタ１０５はゲインに無関係となる。
【００３２】
入力抵抗は、トランジスタ１０５のトランスコンダクタンスをｇｍ５とすると、［１／（ｇｍ２＋ｇｍ５）］となる。トランジスタ１０３と１０５のトランジスタサイズを等しくすれば、ｇｍ３＝ｇｍ５となり、高ゲイン設定時の入力抵抗と等しくできる。
【００３３】
図１１に示す従来の可変ゲイン回路２０１では、可変ゲイン可化のため追加している可変抵抗１００５によってトランジスタ１００３、１００４のソース抵抗が高くなりゲインが落ちる。
【００３４】
ゲインを高くするために可変抵抗１００５の可変範囲を大きくしたり、トランジスタ１００３．１００４のサイズを大きくしてソース抵抗を下げると、トランジスタの寄生容量が増え帯域が下がる。本実施の形態では、可変ゲイン化によるゲイン低下がないため、従来の可変ゲイン回路より高ゲイン、広帯域化が可能となる。
【００３５】
なお、図１に示す例では、抵抗１０１に接続されるトランジスタはトランジスタ１０２、１０３の２個、抵抗１０４に接続されるトランジスタはトランジスタ１０５の１個であるが、抵抗１０１に接続されるトランジスタをｎ個に、抵抗１０４に接続されるトランジスタをｎ−１個にし、電圧源１０６に接続されるトランジスタ数の合計をｎ個になるように制御することで、入力抵抗を変えることなくゲインの可変分解能と可変レンジを増やすことができる。
【００３６】
また、図１に示す電流源１０７を可変電流源に置き換えてもよい。電流源１０７の電流量を変えることでトランジスタのトランスコンダクタンスを変更し、入力抵抗を調整することが可能となる。
【００３７】
これによりプロセスのばらつきや温度、電源電圧の変化があっても入力抵抗を常に配線のインピーダンスと一致させることができ、反射波による波形品質が劣化することを防ぐことができる。
【００３８】
さらに、抵抗１０１、１０４はＰＭＯＳで構成されたアクティブ負荷に置き換えてもよい。アクティブ負荷のゲート電位を変更することで、プロセスばらつきや温度、電源電圧の変化があっても、負荷の値を一定に保つことができる。
【００３９】
（実施の形態２）
図２により、本発明の実施の形態２に係る可変ゲイン回路の構成および動作について説明する。図２は本発明の実施の形態２に係る可変ゲイン回路の構成を示す回路図である。
【００４０】
図２において、可変ゲイン回路３１０は、ソースを共通の入力に接続したトランジスタ３０２、３０３、トランジスタ３０２のドレインに接続した抵抗３０１、トランジスタ３０３のドレインに接続した抵抗３０４、トランジスタ３０２のゲートに電圧を印加する可変電圧源３０５、トランジスタ３０３のゲートに電圧を印加する可変電圧源３０６、入力端子３０８に接続した電流源３０７、トランジスタ３０２のドレインに接続された出力端子３０９で構成される。
【００４１】
本実施の形態では、トランジスタ３０２、３０３のゲート端子に印加する電圧を可変電圧源３０５、３０６で調整することでゲインを可変する。ゲインを高くする場合、可変電圧源３０５の電圧を上げ、可変電圧源３０６の電圧を下げることで、トランジスタ３０２と３０３のトランスコンダクタンスの和が一定になるようにする。
【００４２】
ゲインを低くする場合、可変電圧源３０５の電圧を下げ、可変電圧源３０６の電圧を上げ、トランジスタ３０２と３０３のトランスコンダクタンスの和を一定にすることで、入力抵抗を一定に保ちながらゲインを変えることができる。
【００４３】
実施の形態１では、ゲインの可変分解能を上げるために回路の分割数を増やす必要があり、回路の規模が増えるが、本実施の形態のゲイン調整は可変電圧源３０５、３０６の電圧分解能を増やすだけでよく、ゲインの可変分解能を容易に上げることができる。
【００４４】
なお、実施の形態１と同様に電流源３０７を可変電流源に置き換えることで、プロセスのばらつきや温度、電源電圧の変化があっても入力抵抗を常に配線の特性インピーダンスと一致させることができ、反射波による波形品質が劣化することを防ぐことができる。
【００４５】
また、抵抗３０１、３０４はＰＭＯＳで構成されたアクティブ負荷に置き換えてもよい。実施の形態１と同様、アクティブ負荷のゲート電位を変更することで、プロセスのばらつきや温度、電源電圧の変化があっても負荷の値を一定に保つことができる。
【００４６】
（実施の形態３）
図３により、本発明の実施の形態３に係る可変ゲイン回路の構成および動作について説明する。図３は本発明の実施の形態３に係る可変ゲイン回路の構成を示す回路図である。
【００４７】
図３において、可変ゲイン回路４１４は、ソースを共通の入力に接続したトランジスタ４０２、４０４、４０８、トランジスタ４０２、４０４のドレインに共通に接続した抵抗４０１、トランジスタ４０８のドレインに接続した抵抗４０７、入力端子４１２を入力として入力信号を−Ａ倍した信号をトランジスタ４０２のゲートに印加するアンプ４０３、入力端子４１２を入力として入力信号を−Ａ倍した信号をトランジスタ４０４のゲートに印加するアンプ４１０、トランジスタ４０４のゲート端子をグランドまたはアンプ４０６の出力のいずれかを選択して接続するスイッチ４０５、トランジスタ４０８のゲート端子をグランドまたはアンプ４１０の出力のいずれかを選択して接続するスイッチ４０９、入力端子４１２に接続した電流源４１１、トランジスタ４０２のドレインに接続された出力端子４１３で構成される。
【００４８】
図３（ａ）は、高ゲイン設定時のスイッチ状態を示している。
【００４９】
高ゲイン設定時では、スイッチ４０５をアンプ４０６に接続し、スイッチ４０９はグランド電位に接続する。すべての入力電流が抵抗４０１によって電圧に変換されるため最もゲインを高くすることができる。
【００５０】
トランジスタ４０２、４０４、４０８のトランスコンダクタンスをｇｍ４２、ｇｍ４５、ｇｍ４８、アンプ４０３、４０６、４１０のゲインを−Ａとすると、入力抵抗は［１／｛（１＋Ａ）（ｇｍ４２＋ｇｍ４５）｝］となる。
【００５１】
図３（ｂ）は、低ゲイン設定時のスイッチ状態を示している。
【００５２】
低ゲイン設定時では、スイッチ４０５をグランド電位に接続し、スイッチ４０９はアンプ４１０に接続する。入力電流は抵抗４０１と４０７に分流されるため、ゲインが低下する。
【００５３】
入力抵抗は［１／｛（１＋Ａ）（ｇｍ４２＋ｇｍ４８）｝］となる。ここで、トランジスタ４０４、４０８のトランジスタサイズが同じであれば、ｇｍ４５＝ｇｍ４８となり、高ゲイン設定時と低ゲイン設定時で同じ入力抵抗に保つことができる。
【００５４】
本実施の形態では、アンプ４０３、４０６、４１０によってフィードバックをかけるため、トランジスタのトランスコンダクタンスを（１＋Ａ）倍にできる。従って、図１に示す可変ゲイン回路１１２の入力抵抗と同じ入力抵抗にするには、図１に示すトランジスタ１０２、１０３、１０５と比べトランジスタ４０２、４０４、４０８のサイズを［１／（１＋Ａ）］にできる。従って、トランジスタ４０２、４０４、４０８の寄生容量を［１／（１＋Ａ）］低減できるため、図１に示す可変ゲイン回路１１２より広帯域化できる。
【００５５】
なお、図３に示す可変ゲイン回路４１４において、電流源４１１を可変電流源に置き換えてもよい。また、アンプ４０３、４０６、４１０を可変ゲインアンプに置き換えてもよい。これらの一方または両方を実施することにより、製造ばらつきや温度、電源電圧の変化によりトランジスタ４０２、４０４、４０８のｇｍやアンプ４０３、４０６、４１０のゲインが変わったときにも、電流源４１１の電流量やアンプ４０３、４０６、４１０のゲインを調整することで入力抵抗を常に配線の特性インピーダンスと一致させることができ、反射波による波形品質が劣化することを防ぐことができる。
【００５６】
また、抵抗４０１、４０７はＰＭＯＳで構成されたアクティブ負荷に置き換えてもよい。実施の形態１と同様、アクティブ負荷のゲート電位を変更することで、プロセスのばらつきや温度、電源電圧の変化があっても負荷の値を一定に保つことができる。
【００５７】
（実施の形態４）
図４により、本発明の実施の形態４に係る可変ゲイン回路の構成および動作について説明する。図４は本発明の実施の形態４に係る可変ゲイン回路の構成を示す回路図である。
【００５８】
図４において、可変ゲイン回路５１３は、ソースを共通の入力に接続したトランジスタ５０２、５０６、トランジスタ５０２のドレインに接続した抵抗５０１、トランジスタ５０６のドレインに接続した抵抗５０５、入力端子５１１とトランジスタ５０２のゲートに接続されるアンプ５０４、トランジスタ５０２、５０６のゲートに電圧を印加する電圧源５０８、トランジスタ５０２のゲート端子をアンプ５０４の出力または電圧源５０８のいずれかを選択して接続するスイッチ５０３、トランジスタ５０６のゲート端子をグランドまたは電圧源５０８のいずれかを選択して接続するスイッチ５０７、入力端子５１１に接続するスイッチ５１４、５１５、スイッチ５１４に接続する電流源５１０、スイッチ５１５に接続する電流源５１６、トランジスタ５０２のドレインに接続された出力端子５１２で構成される。
【００５９】
図４（ａ）は、高ゲイン設定時のスイッチ状態を示している。
【００６０】
高ゲイン設定時では、スイッチ５０３をアンプ５０４に接続、スイッチ５０７をグランド電位に接続、スイッチ５１５を入力端子５１１に接続し、スイッチ５１４は開放する。すべての入力電流は抵抗５０１で電圧変換されるため、最もゲインが高い状態となる。
【００６１】
さらに実施の形態３と同様にアンプ５０４によって、図１に示す可変ゲイン回路１１２と比べてトランジスタの寄生容量を［１／（１＋Ａ）］にして広帯域化している。
【００６２】
図４（ｂ）は、低ゲイン設定時のスイッチ状態を示している。
【００６３】
低ゲイン設定時では、スイッチ５０３、５０７を電圧源５０８に接続し、スイッチ５１５、５１４を入力端子５１１に接続する。入力電流は抵抗５０１と抵抗５０５とで分流されるためゲインが低下する。
【００６４】
さらに、トランジスタ５０２のゲート端子の接続をアンプ５０４から電圧源５０８に変えるため、高ゲイン設定時より入力抵抗が大きくなる。この大きくなった入力抵抗を高ゲイン設定と同じ入力抵抗値にするため、スイッチ５１４も入力端子５１１に接続し、電流源５１０の電流を追加することでトランジスタのトランスコンダクタンスを増やし、入力抵抗を一定に制御している。
【００６５】
この可変ゲイン回路５１３の入力のダイナミックレンジは入力端子に接続される電流源５１０、５１６の電流量と入力抵抗の積で決まる。入力抵抗は配線の特性インピーダンスと一致させるため、高ゲイン設定時より低ゲイン設定時の方が電流源５１０の電流の分入力ダイナミックレンジを広げることができる。
【００６６】
実施の形態３では高ゲイン設定時も低ゲイン設定時も電流源４１１の電流量は変わらない。従って、本実施の形態では、より低ゲイン設定時の入力ダイナミックレンジを広く取ることができる。
【００６７】
なお、抵抗５０１、５０５はＰＭＯＳで構成されたアクティブ負荷に置き換えてもよい。実施の形態１と同様、アクティブ負荷のゲート電位を変更することで、プロセスのばらつきや温度、電源電圧の変化があっても負荷の値を一定に保つことができる。
【００６８】
次に、図５により、本発明の実施の形態４に係る可変ゲイン回路の他の構成および動作について説明する。図５は本発明の実施の形態４に係る可変ゲイン回路の他の構成を示す回路図であり、図４に示す例に対して、可変ゲインの切り替え数を増やした回路構成を示している。
【００６９】
図５において、可変ゲイン回路５１３は、ソースを共通の入力に接続したトランジスタ５０２、５０６、５１９、５２２、トランジスタ５０２、５０６のドレインに接続した抵抗５０１、トランジスタ５１９、５２２のドレインに接続した抵抗５０５、入力端子５１１とトランジスタ５０２、５０６、５１９、５２２のゲートに接続されるアンプ５０４、５０９、５２１、５２４、トランジスタ５０２、５０６、５１９、５２２のゲートに電圧を印加する電圧源５０８、トランジスタ５０２のゲート端子をアンプ５０４の出力または電圧源５０８のいずれかを選択して接続するスイッチ５０３、トランジスタ５０６のゲート端子をグランドまたはアンプ５０９の出力または電圧源５０８のいずれかを選択して接続するスイッチ５０７、トランジスタ５１９のゲート端子をグランドまたはアンプ５２１の出力または電圧源５０８のいずれかを選択して接続するスイッチ５２０、トランジスタ５２２のゲート端子をグランドまたはアンプ５２４の出力または電圧源５０８のいずれかを選択して接続するスイッチ５２３、入力端子５１１に接続するスイッチ５１４、５１５、５１７、スイッチ５１４に接続する電流源５１０、スイッチ５１５に接続する電流源５１６、スイッチ５１７に接続する電流源５１８、トランジスタ５０２のドレインに接続された出力端子５１２で構成される。
【００７０】
図５（ａ）は、高ゲイン設定時のスイッチ状態を示している。
【００７１】
高ゲイン設定時では、スイッチ５０３、５０７をアンプ５０４、５０９に接続、スイッチ５２０、５２３をグランド電位に接続、スイッチ５１５を入力端子５１１に接続し、スイッチ５１４、５１７は開放する。
【００７２】
すべての入力電流は抵抗５０１で電圧変換されるため、最もゲインが高い状態となる。
【００７３】
さらに、実施の形態３と同様にアンプ５０４、５０９、５２１、５２４によって、図１に示す可変ゲイン回路１１２と比べてトランジスタの寄生容量を［１／（１＋Ａ）］にして広帯域化している。
【００７４】
図５（ｂ）は、低ゲイン設定時のスイッチ状態を示している。
【００７５】
低ゲイン設定時では、スイッチ５０３、５２０、５２３を電圧源５０８に接続し、スイッチ５１４、５１５、５１７を入力端子５１１に接続する。入力電流は抵抗５０１と抵抗５０５とで分流されるためゲインが低下する。
【００７６】
さらに、トランジスタ５０２、５１９、５２２のゲート端子の接続をアンプから電圧源５０８に変えるため、高ゲイン設定時より入力抵抗が大きくなる。この大きくなった入力抵抗を高ゲイン設定と同じ入力抵抗値にするため、スイッチ５１４、５１７も入力端子５１１に接続して電流源５１０、５１８の電流を追加することと、トランジスタの並列数を増やすことでトランジスタのトランスコンダクタンスを増やし、入力抵抗を一定に制御している。
【００７７】
この可変ゲイン回路５１３の入力ダイナミックレンジは入力端子に接続される電流源５１０、５１６、５１８の総電流量と入力抵抗の積で決まる。入力抵抗は配線の特性インピーダンスと一致させるため、高ゲイン設定時より低ゲイン設定時の方が電流源５１０、５１８の電流の分入力ダイナミックレンジを広げることができる。
【００７８】
実施の形態３では高ゲイン設定時も低ゲイン設定時も電流源４１１の電流量は変わらなかった。従って、本実施の形態の回路の方が低ゲイン設定時の入力ダイナミックレンジを広く取ることができる。
【００７９】
図５（ｃ）は、中間ゲイン設定時のスイッチ状態を示している。
【００８０】
中間ゲイン設定時では、スイッチ５０３を電圧源５０８に、スイッチ５０７、５２３をグランドに、スイッチ５２０をアンプ５２１の出力に接続する。そして、スイッチ５１４、５１５を入力端子５１１に接続し、スイッチ５１７は開放する。
【００８１】
アンプのゲインが１倍より小さいとき、トランジスタ５１９はトランジスタ５０２が２個分のトランスコンダクタンスより小さくなるため、低ゲイン設定時よりもゲインが高くなる。
【００８２】
また、トランジスタ５１９はゲート接地になるため、高ゲイン設定時より入力抵抗が大きくなる。この大きくなった入力抵抗を高ゲイン設定と同じ入力抵抗値にするため、スイッチ５１４も入力端子５１１に接続して電流源５１０の電流を追加することでトランジスタのトランスコンダクタンスを増やし、入力抵抗を一定に制御している。
【００８３】
この可変ゲイン回路の入力ダイナミックレンジは入力端子に接続される電流源５１０、５１６の総電流量と入力抵抗の積で決まる。入力抵抗は配線の特性インピーダンスと一致させるため、高ゲイン設定時より電流源５１０の電流の分入力ダイナミックレンジを広げることができる。
【００８４】
実施の形態３では高ゲイン設定時も低ゲイン設定時も電流源４１１の電流量は変わらなかった。従って、本実施の形態の回路の方が中間ゲイン設定時の入力ダイナミックレンジを広く取ることができる。
【００８５】
（実施の形態５）
実施の形態５は、実施の形態１の可変ゲイン回路１１２を適用したＬＳＩ間伝送システムの一例である。
【００８６】
図６により、本発明の実施の形態５に係る可変ゲイン回路を適用したＬＳＩ間伝送システムについて説明する。図６は本発明の実施の形態５に係る可変ゲイン回路を適用したＬＳＩ間伝送システムの構成図である。
【００８７】
図６において、ＬＳＩ間伝送のシステムは、可変ゲイン回路１１２を複数持つＬＳＩ６０１、光信号を電流信号に変換するホトダイオード（ＰＤ）６０２、電気信号を光信号に変換するレーザーダイオード（ＬＤ）６０３、ＬＳＩ６０１との距離が長いことを想定したＬＳＩ６０５、光ファイバ６０８、ＬＳＩ６０１との距離が短いことを想定したＬＳＩ６０６、ＬＳＩ６０１とＬＳＩ６０６との間の電気信号の伝送路６０４で構成されている。
【００８８】
実施の形態１の図１に示すような可変ゲイン回路１１２は、電圧入力も電流入力も対応できるため、図６に示すように長距離のＬＳＩ６０１、６０５間の伝送は光信号で、短距離のＬＳＩ６０１、６０６間の伝送は電気信号で、受信回路を変えることなく両方に対応できる。
【００８９】
従って、１つのＬＳＩで光伝送や電気伝送関係なく自由に切り替えることができ、システムとしての自由度が上がる。
【００９０】
また、可変ゲイン回路１１２はインダクタレスであり、受信器の回路面積を小さくできるため、コストの削減ができる。さらに、受信器の回路面積を小さくできるため、多チャンネル化に向く。
【００９１】
なお、可変ゲイン回路１１２は、実施の形態２〜４までの可変ゲイン回路３１０、４１４、５１３に置き換えてもよい。
【００９２】
（実施の形態６）
実施の形態６は、実施の形態１の可変ゲイン回路１１２を適用したＳｅｒＤｅｓの一例である。
【００９３】
本実施の形態は、図９に示すような従来のＳｅｒＤｅｓの可変ゲイン回路２０１の代わりに、図１に示すような可変ゲイン回路１１２を適用したものである。
【００９４】
図１に示す可変ゲイン回路１１２は、ＳｅｒＤｅｓ７０６内の受信部において、５０Ωの入力インピーダンスを持つ入力回路として用いることができ、受信部の伝送速度の向上が可能となる。
【００９５】
また、可変ゲイン回路１１２は高ゲインであるため、高ゲイン化した分リミットアンプの段数を減らし、ＳｅｒＤｅｓ７０６の消費電力を削減できる。さらに、可変ゲイン回路１１２は広帯域でかつインダクタレスであるため、ＳｅｒＤｅｓ７０６の回路面積を小さくでき、低コスト、多チャンネル化に向く。
【００９６】
なお、可変ゲイン回路１１２は、実施の形態２〜４までの可変ゲイン回路３１０、４１４、５１３に置き換えてもよい。
【００９７】
（実施の形態７）
実施の形態７は、実施の形態１の可変ゲイン回路１１２を適用した光モジュールの一例である。
【００９８】
図７により、本発明の実施の形態７に係る可変ゲイン回路１１２を適用した光モジュールについて説明する。図７は本発明の実施の形態７に係る可変ゲイン回路１１２を適用した光モジュールの構成を示す構成図である。
【００９９】
図７において、光モジュール８０２は、ホトダイオード（ＰＤ）６０２、レーザーダイオード（ＬＤ）６０３、図１に示す可変ゲイン回路１１２を搭載した受信部８０４、送信部８０３、電気コネクタ８０１、ＬＤドライバ８０５、ＴＩＡ８０６、光ファイバ６０８で構成される。
【０１００】
可変ゲイン回路１１２によって受信部の伝送速度の向上が可能となり、光モジュールの受信伝送速度が向上できる。また、可変ゲイン回路１１２は高ゲインであるため、高ゲイン化した分リミットアンプの段数を減らし、光モジュールの消費電力を削減できる。
【０１０１】
なお、受信部８０４は可変ゲイン回路１１２をＩＣ化したものでもよい。また、可変ゲイン回路１１２は実施の形態２〜４までの可変ゲイン回路３１０、４１４、５１３に置き換えてもよい。
【０１０２】
（実施の形態８）
実施の形態８は、実施の形態１の可変ゲイン回路１１２を入力回路に持つＳｅｒＤｅｓを搭載したルータの一例である。
【０１０３】
図８により、本発明の実施の形態８に係る可変ゲイン回路を入力回路に持つＳｅｒＤｅｓを搭載したルータについて説明する。図８は本発明の実施の形態８に係る可変ゲイン回路を入力回路に持つＳｅｒＤｅｓを搭載したルータの構成を示す構成図である。
【０１０４】
図８において、ルータはバックプレーンボード９０１と、多数のＬＳＩが搭載されたラインカード９０２で構成される。
【０１０５】
ルータ内において、装置間伝送やボード間伝送、ボード内伝送を行うインターフェース部にＳｅｒＤｅｓが搭載される。図１に示すような可変ゲイン回路１１２を適用したＳｅｒＤｅｓ内の受信器において、５０Ωの入力インピーダンスを持つ入力回路として用いることができ、受信器の伝送速度の向上が可能であること、可変ゲイン回路１１２で、高ゲイン化した分リミットアンプの段数を減らし、ＳｅｒＤｅｓの消費電力を削減したことで、ルータの高速化、低消費電力化が可能となる。
【０１０６】
さらに、可変ゲイン回路１１２はインダクタレスであるため、ＳｅｒＤｅｓの回路面積を小さくでき、ルータの低コスト、多チャンネル化に向く。
【０１０７】
なお、サーバやＲＡＩＤにおいても基本構造は同じであるため、ルータと同様に高速化、低消費電力化、低面積化、低コスト、多チャンネル化できる。
【０１０８】
また、可変ゲイン回路１１２は実施の形態２〜４までの可変ゲイン回路３１０、４１４、５１３に置き換えてもよい。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１０】
本発明は、高速伝送技術で使用される可変ゲイン回路に関し、ルータ、サーバ、ＲＡＩＤといった情報処理装置や光モジュールなどＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）ＬＳＩの受信器の入力回路に広く適用可能である。
【符号の説明】
【０１１１】
１０１、３０１、４０１、５０１、１００１、１００２…抵抗、１０２、１０３、１０５、３０２、３０３、４０２、４０４、４０８、５０２、５０６、５１９、５２２、１００３、１００４…トランジスタ、１０４、３０４、４０７、５０５…抵抗、１０６、５０８…電圧源、１０７、３０７、４１１、５１０、５１６、５１８、１００６、１００７…電流源、１０８、１０９、４０５、４０９、５０３、５０７、５１４、５１５、５１７、５２０、５２３…スイッチ、１１０、２０４、２０５、３０８、４１２、５１１、６０９、６１１、７０３、７０５、１０１０、１０１１…入力端子、１１１、２０６、２０７、３０９、４１３、５１２、６１０、６１２、１００８、１００９…出力端子、１１２、２０１、３１０、４１４、５１３…可変ゲイン回路、２０２…イコライザ、２０３…リミットアンプ（ＬＡ）、２０８…レシーバ、３０５、３０６…可変電圧源、４０３、４０６、４１０、５０４、５０９、５２１、５２４…アンプ、６０２…ホトダイオード（ＰＤ）、６０３…レーザーダイオード（ＬＤ）、６０１、６０５、６０６…ＬＳＩ、６０４…伝送路、６０８…光ファイバ、７０１…ドライバ、７０２…パラレル／シリアル変換回路、７０３…シリアル／パラレル変換回路、７０４、８０３…送信部、７０５、８０４…受信部、７０６…ＳｅｒＤｅｓ、８０１…電気コネクタ、８０２…光モジュール、８０５…ＬＤドライバ、８０６…ＴＩＡ、９０１…バックプレーンボード、９０２…ラインカード、１０１０、１０１２、１０１３…終端抵抗、１００５…可変抵抗。
【図１】
2010288007.tif 000003
【図２】
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【図３】
2010288007.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010288007.tif 000010
【図９】
2010288007.tif 000011
【図１０】
2010288007.tif 000012
【図１１】
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