(57)【要約】【課題】高誘電率でありかつリーク電流を低減することが可能なゲート絶縁膜を備えた半導体装置を提供する。【解決手段】半導体装置は、半導体基板１１上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜２３と、第１の誘電体膜２３上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜２４と、第２の誘電体膜２４上に設けられた電極１４とを含む。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜と、
前記第１の誘電体膜上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜と、
前記第２の誘電体膜上に設けられた電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２の誘電体膜及び前記電極間に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極は、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、又は遷移金属シリサイドを含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の誘電体膜は、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）のうち少なくとも１つをさらに含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ランタンアルミシリコン酸化物若しくは酸窒化物は、非晶質であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第２の誘電体膜は、単結晶又は多結晶であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、１≦（Ｌａ＋Ａｌ）／Ｓｉ≦４を満たすことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、Ｌａ／（Ａｌ＋Ｓｉ）≦１であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項９】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）及びアルミニウム（Ａｌ）の組成比は、０．５≦Ｌａ／Ａｌ≦２を満たすことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項１０】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）及びアルミニウム（Ａｌ）の組成比は、１≦Ｌａ／Ａｌ≦２を満たすことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項１１】
半導体基板上に、シリコン酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に、ランタンアルミ酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、
加熱処理を施すことにより、前記第１の誘電体膜と前記第２の誘電体膜とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、
前記第３の誘電体膜上に、電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
酸若しくはアルカリ溶液を用いて、前記第３の誘電体膜を薄膜化する工程をさらに具備することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の誘電体膜と前記電極との間に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第４の誘電体膜を形成する工程をさらに具備することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に、ランタンアルミ酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、
酸素雰囲気中での第１の加熱処理を施すことにより、前記半導体基板と前記第１の誘電体膜との界面に酸化反応層を形成する工程と、
第２の加熱処理を施すことにより、前記第１の誘電体膜と前記酸化反応層とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に、電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２の誘電体膜と前記電極との間に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程をさらに具備することを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、例えばＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＵＬＳＩ（ultra large scale integration）は、その主要素子であるＭＩＳＦＥＴの微細化によって、高速化及び低消費電力化が進められている。ＭＩＳＦＥＴの心臓部ともいえるゲート絶縁膜は、静電容量（ゲート容量）を増大させることを目的として、微細化と共に薄膜化されている。しかしながら、ゲート絶縁膜が数ｎｍ程度まで薄膜化が進んだ結果、トンネル効果によるリーク電流が顕在化し、低消費電力化及び高速化が困難になる問題が生じている。このリーク電流を抑制するためには、ゲート絶縁膜の物理膜厚を維持しなければならないが、ＭＩＳＦＥＴを高性能化するためには、ゲート容量を増加させる必要がある。その方法として、ゲート絶縁膜を従来用いられてきたシリコン酸化膜から、より高い誘電率を持つ絶縁膜、いわゆる高誘電率膜（ｈｉｇｈ−ｋ膜）に置き換える方法が考えられる。
【０００３】
これまでｈｉｇｈ−ｋ膜として、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、又は希土類金属を含む酸化物若しくは酸窒化物等が主に開発されてきた。しかしながら、シリコン基板にｈｉｇｈ−ｋ膜を直接接合すると、シリコンのダングリングボンドによる界面欠陥が形成され、界面準位が増加しやすい。界面準位は、ＭＩＳＦＥＴのチャネルを流れるキャリアを散乱するため、キャリアの移動度の低下、つまりＭＩＳＦＥＴの高速化を妨げる。また、ｈｉｇｈ−ｋ膜を直接シリコン基板上に堆積して加熱プロセスを行うと、シリコン基板とｈｉｇｈ−ｋ膜との界面にシリコン酸化物を主成分としたシリケート層（界面反応層）が形成されやすい。このシリケート層の誘電率はシリコン酸化膜と同等若しくは僅かに高い程度であるため、ｈｉｇｈ−ｋ膜と界面反応層との直列容量となるゲート容量が小さくなる問題が生じる。
【０００４】
一方、若干ＥＯＴ（equivalent oxide thickness）を犠牲にしながらも界面欠陥を抑制するために、ｈｉｇｈ−ｋ膜とシリコン基板との界面にシリケート層を形成することが提案されている。例えば、ｈｉｇｈ−ｋ膜とハフニウム酸化物との間に、ハフニウムシリケートを挿入する方法がある。しかしながら、ハフニウムシリケートは、加熱プロセスを施すと、シリコン基板の酸化によりシリケートの膜厚が増大し、ＥＯＴが低減できないだけでなく、フラットバンドのロールオフ現象が生じるといった不具合が生じる。また、希土類のシリケートに関しては、水分や炭酸ガスと反応し変質するために信頼性などに問題がある。
【０００５】
以上より、加熱プロセスを施しても、膜厚増加やロールオフ現象が起きない耐熱性と、水分や炭酸ガスなどと反応しない、安定したシリケート層、及びそのシリケート層とｈｉｇｈ−ｋ膜との組み合わせが重要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２１７４０９号公報
【特許文献２】特開２００６−２０３２００号公報
【非特許文献】
【０００７】
【非特許文献１】G. D. Wilk, R. M. Wallace, and J. M. Anthony, J. Appl. Phys. 87, 484 (2000)
【非特許文献２】K. Akiyama, W. Wang, W. Mizubayashi, M. Ikeda, H. Ota, T. Nabatame and A. Toriumi, Symp. On VLSI Tech. Dig., p81 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、高誘電率でありかつリーク電流を低減することが可能なゲート絶縁膜を備えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、半導体基板上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜と、前記第１の誘電体膜上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜と、前記第２の誘電体膜上に設けられた電極とを具備することを特徴とする。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、シリコン酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、前記第１の誘電体膜上に、ランタンアルミ酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、加熱処理を施すことにより、前記第１の誘電体膜と前記第２の誘電体膜とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、前記第３の誘電体膜上に、電極を形成する工程とを具備することを特徴とする。
【００１１】
本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、ランタンアルミ酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、酸素雰囲気中での第１の加熱処理を施すことにより、前記半導体基板と前記第１の誘電体膜との界面に酸化反応層を形成する工程と、第２の加熱処理を施すことにより、前記第１の誘電体膜と前記酸化反応層とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、前記第２の誘電体膜上に、電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高誘電率でありかつリーク電流を低減することが可能なゲート絶縁膜を備えた半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るＭＩＳＦＥＴの構成を示す断面図。
【図２】第１の実施形態に係るＭＩＳＦＥＴの製造工程を示す断面図。
【図３】ランタンアルミシリコン酸化膜２３の断面ＴＥＭ像。
【図４】図２に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】ランタンアルミシリコン酸化膜が相分離した様子を示す断面ＴＥＭ像。
【図７】第２の実施形態に係るＭＩＳＦＥＴの製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】第３の実施形態に係るＭＩＳＦＥＴの製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】第４の実施形態に係るＭＩＳＦＥＴの製造工程を示す断面図。
【図１４】第５の実施形態に係るＭＩＳキャパシタの製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】第６の実施形態に係るＭＩＳキャパシタの製造工程を示す断面図。
【図２０】図１９に続く製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】第７の実施形態に係るＭＩＳキャパシタの製造工程を示す断面図。
【図２３】図２２に続く製造工程を示す断面図。
【図２４】図２３に続く製造工程を示す断面図。
【図２５】図２４に続く製造工程を示す断面図。
【図２６】図２５に続く製造工程を示す断面図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１の実施形態）
第１の実施形態は、半導体装置としてＭＩＳＦＥＴに係る構成例である。図１は、第１の実施形態に係る半導体装置（ＭＩＳＦＥＴ）の構成を示す断面図である。
【００１６】
まず、ＭＩＳＦＥＴの構成について、これの製造方法を説明しながら説明する。ｐ型半導体基板（或いはｐ型ウェル）１１に素子分離絶縁層１２を形成する。素子分離絶縁層１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。すなわち、半導体基板１１の表面領域にトレンチを形成し、このトレンチ内に絶縁体を埋め込んで素子分離絶縁層１２を形成する。半導体基板１１の表面領域のうち素子分離絶縁層１２が形成されていない領域がＭＩＳＦＥＴを形成する素子領域（活性領域）である。素子分離絶縁層１２としては、例えば、シリコン酸化物が用いられる。
【００１７】
続いて、半導体基板１１上に、積層膜からなるゲート絶縁膜１３を形成する。この積層膜からなるゲート絶縁膜１３の具体的な構成については後述する。続いて、ゲート絶縁膜１３上に、ゲート電極１４を形成する。
【００１８】
ゲート電極１４には、遷移金属シリサイドや、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のうち少なくとも１つを含む窒化物を用いることができる。また、ｎ型ドーパント［リン（Ｐ）または砒素（Ａｓ）］をドープしたｎ型多結晶シリコンや、ｐ型ドーパント［ボロン（Ｂ）］をドープしたｐ型多結晶シリコンを用いてもよい。
【００１９】
続いて、ドナーであるリン（Ｐ）を用いたイオン注入法によって、半導体基板１１内に、ソース／ドレイン領域となる不純物拡散領域１５を形成する。続いて、試料に９００℃程度の熱処理を施し、不純物拡散領域１５を活性化させてソース／ドレイン領域１５を形成する。
【００２０】
続いて、ゲート絶縁膜１３及びゲート電極１４の両側面にそれぞれ、側壁絶縁部１６を形成する。側壁絶縁部１６としては、例えば、シリコン窒化物が用いられる。最後に、ソース／ドレイン領域１５上に、接合材料としての金属シリサイド１７を形成する。このようにして、図１に示したＭＩＳＦＥＴが製造される。
【００２１】
以下では、本実施形態の主要部分であるゲート絶縁膜１３の構成を、これの製造方法を説明しながら詳細に説明する。
【００２２】
ｐ型半導体基板１１として、Ｓｉ（１００）基板１１を用いる。Ｓｉ（１００）は、（１００）面配向した単結晶シリコン基板である。最初に、Ｓｉ（１００）基板１１を弗化水素酸処理により洗浄する。続いて、図２に示すように、酸化加熱炉にＳｉ（１００）基板１１を導入し、所定温度、所定時間加熱することで、Ｓｉ（１００）基板１１の上面に、厚さ１．２ｎｍ程度のシリコン酸化膜２１を形成する。
【００２３】
続いて、到達真空度５×１０−１０  ｔｏｒｒのＭＢＥ（molecular beam epitaxy）成膜チャンバーにシリコン酸化膜２１が形成されたＳｉ（１００）基板１１を導入する。以下の説明において、プロセス途中の複数の膜が形成されたＳｉ（１００）基板１１を試料という場合もある。続いて、金属の蒸発源であるクヌーセンセル（以下、ｋセルという）を用いて、シリコン酸化膜２１上にランタン（Ｌａ）及びアルミニウム（Ａｌ）を酸素ガスと共に供給することで、シリコン酸化膜２１上に、厚さ２．４ｎｍ程度のランタンアルミ酸化膜２２を形成する。ランタンアルミ酸化膜２２を堆積するときの温度は、室温〜７００℃とし、酸素供給量は雰囲気分圧で１×１０−８〜１×１０−４  ｔｏｒｒとする。
【００２４】
このときのシリコン酸化膜２１とランタンアルミ酸化膜２２との積層構造の断面ＴＥＭ像を図３（ａ）に示す。図３（ａ）から明らかなように、この工程では、シリコン酸化膜２１とランタンアルミ酸化膜２２とは、積層構造を維持している。図３（ａ）において、ランタンアルミ酸化膜２２上には、ＴＥＭ試料用接着剤が形成されている。
【００２５】
続いて、試料をＭＢＥ成膜チャンバーから取り出し、急速加熱炉にて窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、図４に示すように、シリコン酸化膜２１とランタンアルミ酸化膜２２とが混合し、ゲート絶縁膜１３に含まれる第１の誘電体膜２３として、厚さ３．６ｎｍ程度のランタンアルミシリコン酸化膜２３が形成される。このとき、ランタンアルミシリコン酸化膜２３は、非晶質を維持している。
【００２６】
このときのランタンアルミシリコン酸化膜２３の断面ＴＥＭ像を図３（ｂ）に示す。図３（ｂ）において、ランタンアルミシリコン酸化膜２３上には、ＴＥＭ試料用保護膜が形成されている。図３（ｂ）から明らかなように、ランタンアルミシリコン酸化膜２３とＳｉ（１００）基板１１との界面にはシリコン酸化膜２１が見られない、つまりランタンアルミシリコン酸化膜２３は直接Ｓｉ（１００）基板１１に接合している。
【００２７】
続いて、図５に示すように、ランタンアルミシリコン酸化膜２３が形成されたＳｉ（１００）基板１１をスパッタ成膜チャンバーに導入する。続いて、スパッタリング法によって、ランタンアルミシリコン酸化膜２３上に、ゲート絶縁膜１３に含まれる第２の誘電体膜（高誘電率膜）２４として、厚さ２．０ｎｍ程度のハフニウム酸化物２４を堆積する。続いて、試料を４００℃以上で加熱することで、ハフニウム酸化物２４を結晶化させる。すなわち、ハフニウム酸化物２４は、単結晶又は多結晶構造を有する。以上より、ランタンアルミシリコン酸化膜２３とハフニウム酸化物２４との積層構造を有するゲート絶縁膜１３が形成される。
【００２８】
高誘電率膜２４としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を用いることができる。また、これらの材料からなる高誘電率膜は、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）のうち少なくとも１つが添加されていてもよい。これらを添加することにより、高誘電率膜２４の電気的な欠陥であるトラップを削減することができる。この結果、ＭＩＳＦＥＴのリーク電流を低減することができ、さらに閾値電圧の変動を抑えることができる。
【００２９】
このゲート絶縁膜１３を用いて図１のＭＩＳＦＥＴを形成した。ゲート電極１４には、チタン窒化膜を用いた。ゲート電極１４及びＳｉ基板１１間の容量−電圧測定（ＣＶ測定）を実施した結果、ＣＶ特性から見積もられた酸化膜換算膜厚（ＥＯＴ：equivalent oxide thickness）が２．０ｎｍの積層ゲート絶縁膜が形成できた。また、第１の実施形態によって形成されたＭＩＳＦＥＴから、Ｓｉ基板１１とゲート絶縁膜１３との界面準位を見積もった。界面準位を見積もる際に、チャージポンピング法を用いた結果、３．０×１０−１１  ｃｍ−２の比較的低い界面準位を持つＭＩＳＦＥＴトランジスタを得ることができた。
【００３０】
次に、ランタンアルミシリコン酸化膜２３に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比について調べた結果を示す。組成比の表記について、ＬａとＡｌとの組成を加えたものをＳｉで割った値を“（Ｌａ＋Ａｌ）／Ｓｉ”と表記する。今回形成したランタンアルミシリコン酸化膜２３の組成比は、Ｌａ／Ａｌ＝１とし、（Ｌａ＋Ａｌ）／Ｓｉ＝２とした。この組成比では、ランタンアルミシリコン酸化膜２３は非晶質を維持しながらＳｉ（１００）基板１１と直接接合できることを確認できた。
【００３１】
（Ｌａ＋Ａｌ）／Ｓｉ＜１のときは、ランタンアルミシリコン酸化物とシリコン酸化物とは反応しない。つまり、ＥＯＴを低減できない。また、４＜（Ｌａ＋Ａｌ）／Ｓｉのときは、図６に示すように、ランタンアルミ酸化物とランタンアルミシリコン酸化膜とが相分離し、膜厚がばらつくために電気特性が不安定になる。よって、組成比の範囲は、１≦（Ｌａ＋Ａｌ）／Ｓｉ≦４が望ましい。また、Ａｌの組成をリッチにするとフラットバンドは正側にシフトし、Ｌａの組成をリッチにすると負側にシフトすることから、ＬａとＡｌとの組成比を制御することでＭＩＳＦＥＴのしきい値を制御することも可能である。
【００３２】
また、Ｌａ：Ａｌの組成比がＬａリッチやＡｌリッチに偏ると９００℃〜１０００℃の温度範囲でランタンアルミシリコン酸化膜が結晶化することや、同時にＳｉ（１００）基板とランタンアルミシリコン酸化膜との界面に反応層が形成される、つまりＳｉ（１００）基板とランタンアルミシリコン酸化膜との直接接合が難しくなる。結晶化が確実に抑制できる組成比の範囲は、０．５≦Ｌａ／Ａｌ≦２である。ただし、これは一条件であって、窒素をドープすることや加熱温度をやや低い適切な温度に設定することにより結晶化が抑制できることも付記する。
【００３３】
また、Ａｌリッチにすると、誘電率が低くなるため、誘電率低下を抑えたい場合にはＬａリッチが好ましい。つまり１≦Ｌａ／Ａｌ≦２が望ましい。更に、Ｌａの吸湿性や炭酸ガス吸収性を抑制するにはＬａはＡｌ若しくはＳｉと反応していなければならない。故に、Ｌａ／（Ａｌ＋Ｓｉ）≦１であることが望ましい。
【００３４】
また、ランタンアルミ酸化物若しくは酸窒化物がシリコン酸化物若しくは酸窒化物と混合する前にＬａリッチな場合、混合前に吸湿性若しくは炭酸ガス吸収などが生じやすい。よって、混合プロセスを用いる場合において、より安定なランタンアルミシリコン酸化膜を形成できる組成比は、Ｌａ／Ａｌ＝１近傍が望ましいことを付記する。
【００３５】
以上詳述したように第１の実施形態では、ゲート絶縁膜１３として、ランタンアルミシリコン酸化膜２３（第１の誘電体膜）と、ハフニウム酸化膜２４（第２の誘電体膜）との積層膜を用いるようにしている。ランタンアルミシリコン酸化膜２３は非晶質であり、ハフニウム酸化膜２４は結晶化している（単結晶又は多結晶構造を有している）。
【００３６】
ソース／ドレイン領域形成工程において、Ｓｉ（１００）基板１１に注入された不純物を活性化させるために、例えば９００〜１１００℃での高温熱処理が施されるが、ランタンアルミシリコン酸化膜２３は、高温熱処理を施した場合でも非晶質を維持することができる。よって、ランタンアルミシリコン酸化膜２３をゲート絶縁膜１３の一部として用いることで、ランタンアルミシリコン酸化膜２３を介したリーク電流を低減することができる。
【００３７】
また、高誘電率絶縁膜であるランタンアルミシリコン酸化膜２３を用いることで、ゲート絶縁膜１３のＥＯＴを低減することができる。これにより、ＭＩＳＦＥＴの動作電圧を低減することができる。また、ハフニウム酸化膜２４は、ランタンアルミシリコン酸化膜２３よりもさらに誘電率が高い。このため、ゲート絶縁膜１３全体としての誘電率が高くなり、ゲート絶縁膜１３を介したリーク電流を低減することができる。また、ブロック絶縁膜全体としてのＥＯＴが低減できるため、メモリセルの動作電圧をより低減することができる。
【００３８】
また、ランタンアルミシリコン酸化膜２３は、９００〜１１００℃での高温熱処理を施した場合でも、シリコンを含む層（多結晶シリコン、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物など）と混ざりにくい。このため、これらシリコンを含む層（例えばシリコン基板１１）とランタンアルミシリコン酸化膜２３との界面に、シリコンと酸素とを主成分とする低誘電率の反応層が形成されるのを防ぐことができ、シリコン基板１１とランタンアルミシリコン酸化膜２３とが直接接合を維持できる。これにより、ゲート絶縁膜１３のＥＯＴ増大を避けることができる。
【００３９】
また、Ｓｉ（１００）基板１１とランタンアルミシリコン酸化膜２３とを積層した場合でも、これらの界面に欠陥が生じるのを防ぐことができ、ひいては界面準位が生じるのを防ぐことができる。これにより、キャリアの移動度が向上し、ひいてはＭＩＳＦＥＴの高速化が可能となる。同様に、ランタンアルミシリコン酸化膜２３とハフニウム酸化膜２４とを積層した場合でも、これらの界面に欠陥が生じるのを防ぐことができる。  （第２の実施形態）
第１の実施形態ではＥＯＴ＝２．０ｎｍのゲート絶縁膜を形成したが、ＥＯＴの更なる薄膜化が望ましい。そのためには、ランタンアルミシリコン酸化膜を薄膜化する必要がある。第２の実施形態では、極薄膜のランタンアルミシリコン酸化膜を形成するための実施例を示す。ここで、ゲート絶縁膜１３の形成方法を除いたＭＩＳＦＥＴの形成方法は、第１の実施形態において図１を用いて説明したものと同様である。以下では、本実施形態の主要部分であるゲート絶縁膜１３の構成を、これの製造方法を説明しながら詳細に説明する。
【００４０】
最初に、Ｓｉ（１００）基板１１を弗化水素酸処理によって洗浄する。続いて、ＰＬＤ（pulsed laser deposition）成膜チャンバーに弗化水素酸処理されたＳｉ（１００）基板１１を導入する。ＰＬＤ法は、原料ターゲットにレーザーを照射して蒸発若しくは昇華することによって、基板に原料を供給する手法である。今回は原料ターゲットにランタンアルミシリコン酸化物を用いることで、Ｓｉ（１００）基板１１に原料を供給する。その結果、図７に示すように、Ｓｉ（１００）基板１１上に、ゲート絶縁膜１３に含まれる第１の誘電体膜２３として、厚さ０．９ｎｍ程度のランタンアルミシリコン酸化膜２３が形成される。
【００４１】
このときのランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、Ｌａ：Ａｌ：Ｓｉ＝２：２：１とした。膜厚制御はレーザーのパルス数で決定できる。また、このときのＳｉ（１００）基板１１の温度は、室温〜７００℃までの温度範囲とする。続いて、ＰＬＤ成膜チャンバーから試料を取り出した後、直ぐに急速加熱炉に導入する。急速加熱炉では、窒素雰囲気中にて、試料を９００〜１１００℃で数秒〜数分加熱する。このとき、ランタンアルミシリコン酸化膜２３は、非晶質を維持する。
【００４２】
続いて、図８に示すように、試料をスパッタ成膜チャンバーに導入し、酸素と窒素とを含む雰囲気中でのスパッタリング法によって、ランタンアルミシリコン酸化膜２３上に、ゲート絶縁膜１３に含まれる第２の誘電体膜２４として、厚さ１．０ｎｍ程度のランタンアルミ酸窒化膜２４を堆積する。
【００４３】
続いて、図９に示すように、試料を再度ＰＬＤチャンバーに戻し、ランタンアルミシリコン酸化膜２３と同様に、ゲート絶縁膜１３に含まれる第３の誘電体膜２５として、厚さ１．５ｎｍ程度のランタンアルミシリコン酸化膜２５を堆積する。続いて、急速加熱炉に導入し、窒素雰囲気中にて、試料を９００〜１１００℃で数秒〜数分加熱する。その結果、ランタンアルミ酸窒化膜２４が結晶化され、ランタンアルミシリコン酸化膜２５が非晶質を維持する。以上より、ランタンアルミシリコン酸化膜２３、ランタンアルミ酸窒化膜２４、及びランタンアルミシリコン酸化膜２５の３層の積層構造を有するゲート絶縁膜１３が形成される。
【００４４】
このゲート絶縁膜１３を用いて図１のＭＩＳＦＥＴを形成した。ゲート電極１４には、リン（Ｐ）がドープされた多結晶シリコン膜を用いた。ゲート電極１４及びＳｉ基板１１間のＣＶ測定を実施した結果、ＣＶ特性から見積もられたＥＯＴが０．６ｎｍと非常に薄い積層ゲート絶縁膜を形成できた。
【００４５】
以上詳述したように第２の実施形態では、ゲート絶縁膜１３として、ランタンアルミシリコン酸化膜２３（第１の誘電体膜）、ランタンアルミ酸窒化膜２４（第２の誘電体膜）、及びランタンアルミシリコン酸化膜２５（第３の誘電体膜）の３層の積層膜を用いるようにしている。ランタンアルミシリコン酸化膜２３、２５は非晶質であり、ランタンアルミ酸窒化膜２４は結晶化している（単結晶又は多結晶構造を有している）。従って、第２の実施形態は、第１の実施形態の効果に加えて、以下の効果を備えている。
【００４６】
ランタンアルミシリコン酸化膜２５は、９００〜１１００℃での高温熱処理を施した場合でも、ゲート電極１４としての多結晶シリコンと混ざりにくい。このため、ランタンアルミシリコン酸化膜２５とゲート電極１４との界面に、シリコンと酸素とを主成分とする低誘電率の反応層が形成されるのを防ぐことができ、ランタンアルミシリコン酸化膜２５と多結晶シリコン層１４とが直接接合を維持できる。これにより、ゲート絶縁膜１３のＥＯＴ増大を避けることができる。
【００４７】
また、ランタンアルミシリコン酸化膜２５と多結晶シリコン層１４とを積層した場合でも、これらの界面に欠陥が生じるのを防ぐことができる。従って、フラットバンドシフトを抑えることができる。
【００４８】
（第３の実施形態）
第１の実施形態では、最初にシリコン酸化膜を形成することで、Ｓｉ基板の上面が酸素で終端されるため界面欠陥は抑えられる。しかしながら、ランタンアルミ酸化膜とシリコン酸化膜とを混合する手法であることから、シリコン酸化膜も薄膜化が必要なため、ＥＯＴ低減が難しい。一方、第２の実施形態では、原料をＳｉ基板上に直接成膜するため、Ｓｉ基板とランタンアルミシリコン酸化膜との界面に欠陥が形成される可能性がある。そこで、第３の実施形態では、ランタンアルミシリコン膜の更なる薄膜化と、界面欠陥の抑制を両立させる手法を示す。ここで、ゲート絶縁膜１３の形成方法を除いたＭＩＳＦＥＴの形成方法は、第１の実施形態において図１を用いて説明したものと同様である。以下では、本実施形態の主要部分であるゲート絶縁膜１３の構成を、これの製造方法を説明しながら詳細に説明する。
【００４９】
最初に、Ｓｉ（１００）基板１１を弗化水素酸処理によって洗浄する。続いて、図１０に示すように、酸化加熱炉にＳｉ（１００）基板１１を導入し、所定温度、所定時間加熱することで、Ｓｉ（１００）基板１１の上面に、厚さ５．０ｎｍ程度のシリコン酸化膜２１を形成する。
【００５０】
続いて、到達真空度５×１０−１０  ｔｏｒｒのＭＢＥ成膜チャンバーに、シリコン酸化膜２１が形成されたＳｉ（１００）基板１１を導入する。続いて、金属の蒸発源であるｋセルを用いて、シリコン酸化膜２１上にランタン（Ｌａ）及びアルミニウム（Ａｌ）を酸素ガスと共に供給することで、厚さ１０．０ｎｍ程度のランタンアルミ酸化膜２２を形成する。このときのランタン（Ｌａ）とアルミ（Ａｌ）との組成比は、Ｌａ：Ａｌ＝２：１とした。ランタンアルミ酸化膜２２を堆積するときの温度は、室温〜７００℃とし、酸素供給量は雰囲気分圧で１×１０−８〜１×１０−４  ｔｏｒｒとする。
【００５１】
続いて、試料をＭＢＥ成膜チャンバーから取り出し、急速加熱炉へ導入し、続いて窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、図１１に示すように、シリコン酸化膜２１とランタンアルミ酸化膜２２とが混合し、ゲート絶縁膜１３に含まれる第１の誘電体膜２３として、厚さ１５．０ｎｍ程度のランタンアルミシリコン酸化膜２３が形成される。このとき、ランタンアルミシリコン酸化膜２３は、非晶質を維持する。ランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、Ｌａ：Ａｌ：Ｓｉ＝２：１：１である。
【００５２】
続いて、酸或いはアルカリ溶液に、ランタンアルミシリコン酸化膜２３が形成されたＳｉ（１００）基板１１を所定時間浸す。この溶液としては、例えば、フッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）とを混合した、いわゆるバッファードフッ酸溶液が用いられる。この薄膜化処理によって、ランタンアルミシリコン酸化膜２３を制御よくエッチングすることができる。その結果、図１２に示すように、厚さ３．０ｎｍ程度の薄膜化されたランタンアルミシリコン酸化膜２３が形成される。
【００５３】
このランタンアルミシリコン酸化膜２３をゲート絶縁膜１３として用いて図１のＭＩＳＦＥＴを形成した。ゲート電極１４には、タンタル窒化膜を用いた。ゲート電極１４及びＳｉ基板１１間のＣＶ測定を実施した結果、ＣＶ特性から見積もられたＥＯＴが１．０ｎｍ、誘電率が１２のゲート絶縁膜１３が形成できた。続いて、本実施形態によって形成されたＭＩＳＦＥＴから、Ｓｉ基板１１とゲート絶縁膜１３との界面準位を見積もった。界面準位を見積もる際に、チャージポンピング法を用いた結果、１．０×１０−１１  ｃｍ−２の低い界面準位を持つＭＩＳＦＥＴトランジスタを得ることができた。
【００５４】
（第４の実施形態）
第４の実施形態では、第３の実施形態の製造方法によって形成されたランタンアルミシリコン膜２３の上に、ｈｉｇｈ−ｋ膜を堆積した実施例を示す。ここで、ゲート絶縁膜１３の形成方法を除いたＭＩＳＦＥＴの形成方法は、第１の実施形態において図１を用いて説明したものと同様である。以下では、本実施形態の主要部分であるゲート絶縁膜１３の構成を、これの製造方法を説明しながら詳細に説明する。
【００５５】
Ｓｉ（１００）基板１１上に薄膜化されたランタンアルミシリコン酸化膜２３を形成するまでの製造工程、すなわち、図１０乃至図１２の製造工程は、第３の実施形態と同じである。なお、第４の実施形態では、図１２に示す薄膜化処理によって、厚さ１．０ｎｍ程度のランタンアルミシリコン酸化膜２３を形成する。
【００５６】
続いて、図１３に示すように、ランタンアルミシリコン酸化膜２３が形成されたＳｉ（１００）基板１１をスパッタ成膜チャンバーに導入し、スパッタリング法によって、ゲート絶縁膜１３に含まれる第２の誘電体膜２４として、厚さ１．０ｎｍ程度のハフニウムアルミ酸化膜２４を堆積する。続いて、スパッタ成膜チャンバーから試料を取り出し、急速加熱炉にて、窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、非晶質のランタンアルミシリコン酸化膜２３と結晶化したハフニウムアルミ酸化膜２４との積層構造を有するゲート絶縁膜１３が形成される。
【００５７】
このゲート絶縁膜１３を用いて図１のＭＩＳＦＥＴを形成した。ゲート電極１４には、チタン窒化膜を用いた。ゲート電極１４及びＳｉ基板１１間のＣＶ測定を実施した結果、ＣＶ特性から見積もられたＥＯＴが０．５ｎｍと非常に薄い積層ゲート絶縁膜を形成できた。第４の実施形態のその他の効果は、第１の実施形態と同じである。
【００５８】
（第５の実施形態）
第１乃至第４の実施形態では、ＭＩＳＦＥＴの構成例を示したが、第５の実施形態では、ＭＩＳ（metal insulator semiconductor）キャパシタの構成例について示す。
【００５９】
ｐ型半導体基板１１としては、Ｓｉ（１００）基板１１を用いる。Ｓｉ（１００）基板１１は、ＭＩＳキャパシタの第１の電極として機能する。最初に、Ｓｉ（１００）基板１１を弗化水素酸処理によって洗浄する。続いて、図１４に示すように、酸化加熱炉にＳｉ（１００）基板１１を導入し、所定温度、所定時間加熱することで、Ｓｉ（１００）基板１１の上面に、厚さ５．０ｎｍ程度のシリコン酸化膜３２を形成する。
【００６０】
続いて、到達真空度５×１０−１０  ｔｏｒｒのＭＢＥ成膜チャンバーにシリコン酸化膜３２が形成されたＳｉ（１００）基板１１を導入する。続いて、金属の蒸発源であるｋセルを用いて、シリコン酸化膜３２上にランタン（Ｌａ）及びアルミニウム（Ａｌ）を酸素ガスと共に供給することで、厚さ１０．０ｎｍ程度のランタンアルミ酸化膜３３を形成する。このときのランタン（Ｌａ）とアルミ（Ａｌ）との組成比は、Ｌａ：Ａｌ＝２：１とした。ランタンアルミ酸化膜３３を堆積するときの温度は、室温〜７００℃とし、酸素供給量は雰囲気分圧で１×１０−８〜１×１０−４  ｔｏｒｒとする。
【００６１】
続いて、試料をＭＢＥ成膜チャンバーから取り出し、急速加熱炉へ導入し、続いて窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、図１５に示すように、シリコン酸化膜３２とランタンアルミ酸化膜３３とが混合し、キャパシタ絶縁膜３１に含まれる第１の誘電体膜３４として、厚さ１５．０ｎｍ程度のランタンアルミシリコン酸化膜３４が形成される。このとき、ランタンアルミシリコン酸化膜３４は、非晶質を維持する。
【００６２】
続いて、フッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）とを混合した、いわゆるバッファードフッ酸溶液に、ランタンアルミシリコン酸化膜３４が形成されたＳｉ（１００）基板１１を所定時間浸す。この薄膜化処理によって、ランタンアルミシリコン酸化膜３４を制御よくエッチングすることができる。その結果、図１６に示すように、厚さ１．０ｎｍ程度の薄膜化されたランタンアルミシリコン酸化膜３４が形成される。このときのランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、Ｌａ：Ａｌ：Ｓｉ＝１：２：１となる。
【００６３】
続いて、図１７に示すように、ランタンアルミシリコン酸化膜３４が形成されたＳｉ（１００）基板１１をスパッタ成膜チャンバーに導入し、窒素雰囲気中にてハフニウム酸化物ターゲットをスパッタすることによって、ランタンアルミシリコン酸化膜３４上に、キャパシタ絶縁膜３１に含まれる第２の誘電体膜３５として、厚さ１．０ｎｍ程度のハフニウムシリコン酸窒化膜３５を堆積する。続いて、スパッタ成膜チャンバーから試料を取り出し、急速加熱炉にて、窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、非晶質のランタンアルミシリコン酸化膜３４と、結晶化したハフニウムシリコン酸窒化膜３５との積層構造を有するキャパシタ絶縁膜３１が形成される。
【００６４】
続いて、図１８に示すように、スパッタリング法によって、キャパシタ絶縁膜３１上に、ＭＩＳキャパシタの第２の電極（キャパシタ電極）３６として、タンタルアルミ窒化膜３６を堆積する。第２の電極３６としては、タンタルアルミ窒化膜以外に、第１の実施形態で示したゲート電極１４と同じ材料を用いることができる。このようにして、第５の実施形態に係るＭＩＳキャパシタが形成される。
【００６５】
キャパシタ電極３６及びＳｉ基板１１間のＣＶ測定を実施した結果、ＣＶ特性から見積もられたＥＯＴが０．７ｎｍと非常に薄い積層キャパシタ絶縁膜を形成できた。ＣＶ測定からＳｉ基板１１とキャパシタ絶縁膜３１との界面準位をターマン法により見積もったところ、１．０×１０−１１  ｃｍ−２以下まで低減できていることが確認できた。
【００６６】
以上詳述したように第５の実施形態では、ランタンアルミシリコン酸化膜３４（第１の誘電体膜）とハフニウムシリコン酸窒化膜３５（第２の誘電体膜）との積層膜からなるキャパシタ絶縁膜３１を用いてＭＩＳキャパシタを構成するようにしている。ランタンアルミシリコン酸化膜３４は非晶質であり、ハフニウムシリコン酸窒化膜３５は結晶化している（単結晶又は多結晶構造を有している）。このように、非晶質のランタンアルミシリコン酸化膜３４をキャパシタ絶縁膜３１の一部として用いることで、ランタンアルミシリコン酸化膜３４を介したリーク電流を低減することができる。
【００６７】
また、高誘電率絶縁膜であるランタンアルミシリコン酸化膜３４を用いることで、キャパシタ絶縁膜３１のＥＯＴを低減することができる。これにより、ＭＩＳキャパシタの動作電圧を低減することができる。また、ハフニウムシリコン酸窒化膜３５は、ランタンアルミシリコン酸化膜３４よりもさらに誘電率が高い。このため、キャパシタ絶縁膜３１全体としての誘電率が高くなり、キャパシタ絶縁膜３１を介したリーク電流を低減することができる。
【００６８】
また、ランタンアルミシリコン酸化膜３４は、シリコン、シリコン酸化物、シリコン窒化物若しくはシリコン酸窒化物と混ざりにくい。このため、Ｓｉ（１００）基板１１とランタンアルミシリコン酸化膜３４との界面に、低誘電率の反応層が形成されるのを防ぐことができる。これにより、キャパシタ絶縁膜３１の誘電率が低くなるのを防ぐことができる。
【００６９】
また、Ｓｉ（１００）基板１１とランタンアルミシリコン酸化膜３４とを積層した場合でも、これらの界面に欠陥が生じるのを防ぐことができる。この結果、リーク電流を低減することができる。同様に、ランタンアルミシリコン酸化膜３４とハフニウムシリコン酸窒化膜３５とを積層した場合でも、これらの界面に欠陥が生じるのを防ぐことができ、リーク電流を低減することができる。
【００７０】
（第６の実施形態）
第６の実施形態は、ＭＩＳキャパシタの構成例であり、第５の実施形態と異なる製造方法によってＭＩＳキャパシタを形成するようにしている。
【００７１】
最初に、Ｓｉ（１００）基板１１を弗化水素酸処理によって洗浄する。続いて、図１９に示すように、酸化加熱炉にＳｉ（１００）基板１１を導入し、所定温度、所定時間加熱することで、Ｓｉ（１００）基板１１の上面に、厚さ０．５ｎｍ程度のシリコン酸化膜３２を形成する。
【００７２】
続いて、到達真空度５×１０−１０  ｔｏｒｒのＭＢＥ成膜チャンバーにシリコン酸化膜３２が形成されたＳｉ（１００）基板１１を導入する。続いて、金属の蒸発源であるｋセルを用いて、シリコン酸化膜３２上にランタン（Ｌａ）及びアルミニウム（Ａｌ）を酸素ガスと共に供給することで、厚さ１．０ｎｍ程度のランタンアルミ酸化膜３３を形成する。ランタンアルミ酸化膜３３を堆積するときの温度は、室温〜７００℃とし、酸素供給量は雰囲気分圧で１×１０−８〜１×１０−４  ｔｏｒｒとする。
【００７３】
続いて、試料をスパッタ成膜チャンバーに導入し、酸素雰囲気中にて酸化ハフニウムターゲットをスパッタリングすることによって、ランタンアルミ酸化膜３３上に、厚さ１．０ｎｍ程度のハフニウム酸化物４１を堆積する。続いて、試料をスパッタ成膜チャンバーから取り出し、急速加熱炉へ導入し、続いて窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、図２０に示すように、Ｓｉ（１００）基板１１上に、ランタンアルミシリコン酸化膜３４（第１の誘電体膜）と、アルミニウム及びランタンがドープされたハフニウム酸化膜３５（第２の誘電体膜）との積層膜からなるキャパシタ絶縁膜３１が形成される。このとき、ハフニウム酸化膜３５は結晶化され、ランタンアルミシリコン酸化膜３４は非晶質を維持する。
【００７４】
続いて、図２１に示すように、スパッタリング法によって、キャパシタ絶縁膜３１上に、ＭＩＳキャパシタの第２の電極（キャパシタ電極）３６として、チタンアルミ窒化膜３６を堆積する。このようにして、第６の実施形態に係るＭＩＳキャパシタが形成される。
【００７５】
キャパシタ電極３６及びＳｉ基板１１間のＣＶ測定を実施した結果、ＣＶ特性から見積もられたＥＯＴが０．７ｎｍと非常に薄い積層キャパシタ絶縁膜を形成できた。ＣＶ測定からＳｉ基板１１とキャパシタ絶縁膜３１との界面準位をターマン法により見積もったところ、１．０×１０−１１  ｃｍ−２以下まで低減できていることが確認できた。
【００７６】
第６の実施形態の製造方法を用いてＭＩＳキャパシタを形成した場合でも、第５の実施形態と同様の効果を得ることができる。
【００７７】
（第７の実施形態）
第７の実施形態は、ＭＩＳキャパシタの構成例であり、第５及び第６の実施形態と異なる製造方法によってＭＩＳキャパシタを形成するようにしている。
【００７８】
最初に、Ｓｉ（１００）基板１１を弗化水素酸処理によって洗浄する。続いて、到達真空度５×１０−１０  ｔｏｒｒのＭＢＥ成膜チャンバーにＳｉ（１００）基板１１を導入する。続いて、図２２に示すように、金属の蒸発源であるｋセルを用いて、Ｓｉ（１００）基板１１上にランタン（Ｌａ）及びアルミニウム（Ａｌ）を酸素ガスと共に供給することで、厚さ１．０ｎｍ程度のランタンアルミ酸化膜５１を形成する。ランタンアルミ酸化膜５１を堆積するときの温度は、室温〜７００℃とし、酸素供給量は、雰囲気分圧で１×１０−８〜１×１０−４  ｔｏｒｒとする。
【００７９】
続いて、図２３に示すように、ランタンアルミ酸化膜５１が形成されたＳｉ（１００）基板１１を酸化加熱炉に導入し、酸素と窒素との混合雰囲気中にて３００〜８００℃で加熱する。その結果、Ｓｉ（１００）基板１１とランタンアルミ酸化膜５１との界面が酸化され、Ｓｉ（１００）基板１１とランタンアルミ酸化膜５１との間に、厚さ０．５ｎｍの界面反応層５２が形成される。この界面反応層５２は主にＳｉ（１００）基板１１が酸化されて形成されるため、主成分はシリコン酸化物である。
【００８０】
続いて、図２４に示すように、試料をランプアニール型の急速加熱炉に導入し、９００℃〜１１００℃で加熱する。その結果、Ｓｉ（１００）基板１１上に、厚さ１．５ｎｍ程度のランタンアルミシリコン酸化膜３４が形成される。
【００８１】
続いて、図２５に示すように、ランタンアルミシリコン酸化膜３４が形成されたＳｉ（１００）基板１１をスパッタ成膜チャンバーに導入し、スパッタリング法によって、ランタンアルミシリコン酸化膜３４上に、厚さ１．０ｎｍ程度のハフニウム酸化膜３５を堆積する。続いて、スパッタ成膜チャンバーから試料を取り出し、急速加熱炉にて、窒素雰囲気中９００〜１１００℃で数秒〜数分加熱する。その結果、非晶質のランタンアルミシリコン酸化膜３４（第１の誘電体膜）と、結晶化したハフニウム酸化物３５（第２の誘電体膜）との積層膜からなるキャパシタ絶縁膜３１が形成される。
【００８２】
続いて、図２６に示すように、スパッタリング法によって、キャパシタ絶縁膜３１上に、ＭＩＳキャパシタの第２の電極（キャパシタ電極）３６として、チタン窒化膜３６を堆積する。このようにして、第６の実施形態に係るＭＩＳキャパシタが形成される。
【００８３】
キャパシタ電極３６及びＳｉ基板１１間のＣＶ測定を実施した結果、ＣＶ特性から見積もられたＥＯＴが０．７ｎｍと非常に薄い積層キャパシタ絶縁膜を形成できた。ＣＶ測定からＳｉ基板１１とキャパシタ絶縁膜３１との界面準位をターマン法により見積もったところ、１．０×１０−１１  ｃｍ−２以下まで低減できていることが確認できた。
【００８４】
第７の実施形態の製造方法を用いてＭＩＳキャパシタを形成した場合でも、第５の実施形態と同様の効果を得ることができる。
【００８５】
なお、第５乃至第７の実施形態に係るＭＩＳキャパシタにおいて、第２の実施形態で示したゲート絶縁膜を適用することも可能である。すなわち、キャパシタ絶縁膜３１は、ランタンアルミシリコン酸化膜／高誘電率膜／ランタンアルミシリコン酸化膜からなる３層の積層構造を有していてもよい。
【００８６】
また、第５乃至第７の実施形態に係るＭＩＳキャパシタは、ＣＭＯＳイメージセンサやＤＲＡＭに使用される電荷蓄積キャパシタに適用することも可能である。
【００８７】
上記の第１の実施形態、第３の実施形態、第４の実施形態、第５の実施形態、第６の実施形態、及び第７の実施形態では、ランタンアルミシリコン酸化膜を形成するときに、ランタンアルミ酸化膜とシリコン酸化膜とを混合させているが、シリコン酸化膜の代わりにシリコン酸窒化膜を用いてもよい。その際は、ランタンアルミシリコン酸化膜に代えて、ランタンアルミシリコン酸窒化膜を形成することができる。
【００８８】
また、全ての実施形態において、ゲート電極（キャパシタ電極）には、以下の（１）〜（７）の金属系導電材料を用いることができる。  
（１）白金（Ｐｔ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）のうちから選択される１種類以上の元素を含む材料
（２）白金（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）のうちから選択される１種類以上の元素を含む材料の珪化物
（３）タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）のうちから選択される１種類以上の元素を含む材料の炭化物
（４）タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）のうちから選択される１種類以上の元素を含む材料の窒化物
（５）チタン（Ｔｉ）を含む材料の珪窒化物
（６）イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のうちから選択される１種類以上の元素を含む材料の酸化物
（７）（１）〜（６）の材料の化合物若しくは混合物
また、以上ではランタンアルミ酸化膜、ハフニウム酸化物、或いはハフニウムアルミ酸化膜等の成膜手法にＭＢＥ法、スパッタリング法、ＰＬＤ法などを用いたが、電子線蒸着法、ＡＬＤ（atomic layer deposition）法、ＣＶＤ（chemical vapor deposition）法、或いはＭＯＣＶＤ（metal organic ＣＶＤ）法などを用いても形成することが可能である。
【００８９】
上述の製造法は、一例に過ぎない。これ以外の製造方法により、ＭＩＳＦＥＴやＭＩＳキャパシタを形成しても構わない。例えば、熱酸化シリコン酸化膜の方法は、ドライＯ２酸化のほかにウェット酸化（水素燃焼酸化）、Ｏ２若しくはＨ２Ｏを原料ガスとするプラズマ酸化、など様々な方法を用いることができる。さらに、ＮＯガス、ＮＨ３ガス、若しくは窒素プラズマを施す工程を熱酸化の前若しくは後に入れて、窒化されたシリコン酸化膜（シリコン酸窒化膜）を形成しても構わない。
【００９０】
同様に、シリコン酸化膜（ＳｉＯ２）はＭＯＣＶＤ法で形成する以外に、２００℃〜５００℃の温度範囲において、ＢＴＢＡＳ［ビス（３級ブチルアミノ）シラン：bis (tertiary butyl amino) silane：ＳｉＨ２（ｔ−ＢｕＮＨ）２］とオゾン（Ｏ３）、若しくは３ＤＭＡＳ（ＳｉＨ（Ｎ（ＣＨ３）２）３）とオゾン（Ｏ３）を原料ガスとして用いるＡＬＤ法で形成しても構わない。
【００９１】
また、Ｓｉ（１００）基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板などを用いてもよいし、これらの基板内のウェル領域上に本発明の積層ゲート構造を形成してもよい。さらに、Ｓｉ（１００）基板の代わりに、絶縁膜上に薄膜半導体が形成されるＳＯＩ（silicon on insulator）基板、ＳＧＯＩ（silicon-germanium on insulator）基板、ＧＯＩ（germanium on insulator）基板などを使用することも可能であり、これらの基板内のウェル領域上に本発明の積層ゲート構造を形成してもよい。
【００９２】
また、上記各実施形態では、ｐ型半導体基板（ウェルを含む）を用いたｎチャネルトランジスタの積層ゲート構造について述べたが、これを、ｎ型半導体基板（ウェルを含む）を用いたｐチャネルトランジスタの積層ゲート構造に置き換えることも可能である。この場合、ソース／ドレイン領域の導電型は、ｐ型になる。
【００９３】
また、今回形成したＭＩＳＦＥＴやＭＩＳキャパシタは、従来用いられてきた水素シンター処理により、更に界面準位を低減できることを付記する。
【００９４】
なお、ＭＩＳＦＥＴの実施形態において示した材料例や製造方法をＭＩＳキャパシタに適用することも可能であり、反対に、ＭＩＳキャパシタの実施形態において示した材料例や製造方法をＭＩＳＦＥＴに適用することも可能であることは勿論である。
【００９５】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９６】
１１…半導体基板、１２…素子分離絶縁層、１３…ゲート絶縁膜、１４…ゲート電極、１５…ソース／ドレイン領域、１６…側壁絶縁部、１７…金属シリサイド、２３，２５，３４…ランタンアルミシリコン酸化膜、２４，３５…高誘電率膜、３１…キャパシタ絶縁膜、３６…キャパシタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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