(57)【要約】【課題】遅延時間の調整幅を容易に拡大可能な可変遅延回路を提供する。【解決手段】差動入力信号を複数段の遅延回路ＤＬＹ［１］〜ＤＬＹ［ｎ］によって遅延させる遅延回路ブロックＤＬＹ＿ＢＫ１と、ＤＬＹ［ｎ］からの出力を入力として、波形の加算によるデューティ比の補正を行った後に差動出力信号を出力するデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａを設ける。ＤＬＹ［ｋ］（ｋ：１〜ｎ）は、電源電圧ＶＤＤと共通ノードＣＭＮ［ｋ］間の電位差を駆動電圧とし、差動信号のそれぞれを伝送する２個のＣＭＯＳインバータ回路と、ＣＭＮ［ｋ］の電位を調整および安定化するＮＭＯＳトランジスタＭＮ３［ｋ］および容量Ｃ［ｋ］を備える。各遅延回路ＤＬＹは、差動信号間の位相ズレを起こさずに低電力で動作可能であるため、多段に接続可能である。【選択図】図３
2010035106.tif 000002
【特許請求の範囲】
【請求項１】
１段目からｎ段目に向けて従属接続され、それぞれの段で正相および逆相入力ノードからの差動信号を正相および逆相出力ノードに伝送するｎ個の遅延回路と、
前記ｎ段目の遅延回路の前記正相および前記逆相出力ノードからの差動信号を入力としてデューティ比の補正を行う補正回路とを備え、
前記ｎ個の遅延回路のそれぞれは、
ドレインが前記逆相出力ノードに共通接続され、ゲートが前記正相入力ノードに共通接続された第１導電型の第１ＭＩＳトランジスタおよび第２導電型の第３ＭＩＳトランジスタと、
ドレインが前記正相出力ノードに共通接続され、ゲートが前記逆相入力ノードに共通接続された前記第１導電型の第２ＭＩＳトランジスタおよび前記第２導電型の第４ＭＩＳトランジスタと、
前記第２導電型の第５ＭＩＳトランジスタと、
第１容量とを含み、
前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタのソースは、第２ノードに共通接続され、
前記第３ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタのソースは、第１ノードに共通接続され、
前記第５ＭＩＳトランジスタは、ドレインが前記第１ノードに接続され、ソースが第１電源ノードに接続され、
前記第１容量は、一端が前記第１ノードに接続され、他端が前記第１電源ノードに接続されることを特徴とする可変遅延回路。
【請求項２】
請求項１記載の可変遅延回路において、
前記第１導電型、前記第２導電型は、それぞれ、Ｐチャネル型、Ｎチャネル型であり、
前記第２ノードは、前記第１電源ノードよりも高電圧が印加される第２電源ノードに接続されることを特徴とする可変遅延回路。
【請求項３】
請求項１記載の可変遅延回路において、
前記第５ＭＩＳトランジスタのゲート電圧は、可変制御可能となっていることを特徴とする可変遅延回路。
【請求項４】
請求項１記載の可変遅延回路において、
前記ｎ個の遅延回路は、後段の遅延回路の前記正相入力ノードが前段の遅延回路の前記正相出力ノードに接続され、前記後段の遅延回路の前記逆相入力ノードが前記前段の遅延回路の前記逆相出力ノードに接続されることを特徴とする可変遅延回路。
【請求項５】
１段目からｎ段目に向けて従属接続され、それぞれの段で正相および逆相入力ノードからの差動信号を正相および逆相出力ノードに伝送するｎ個の遅延回路と、
前記ｎ段目の遅延回路の前記正相および前記逆相出力ノードからの差動信号を入力としてデューティ比の補正を行う補正回路とを備え、
前記ｎ個の遅延回路のそれぞれは、
ドレインが前記逆相出力ノードに共通接続され、ゲートが前記正相入力ノードに共通接続された第１導電型の第１ＭＩＳトランジスタおよび第２導電型の第３ＭＩＳトランジスタと、
ドレインが前記正相出力ノードに共通接続され、ゲートが前記逆相入力ノードに共通接続された前記第１導電型の第２ＭＩＳトランジスタおよび前記第２導電型の第４ＭＩＳトランジスタと、
前記第２導電型の第５ＭＩＳトランジスタと、
第１容量とを含み、
前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタのソースは第２ノードに共通接続され、
前記第３ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタのソースは第１ノードに共通接続され、
前記第５ＭＩＳトランジスタは、ドレインが前記第１ノードに接続され、ソースが第１電源ノードに接続され、
前記第１容量は、一端が前記第１ノードに接続され、他端が前記第１電源ノードに接続され、
前記補正回路は、
前記ｎ段目の遅延回路の前記正相出力ノードからの第１信号、および前記ｎ段目の遅延回路の前記逆相出力ノードからの第２信号をそれぞれ反転し、反転第１信号、および反転第２信号をそれぞれ生成する反転部と、
前記第１信号と前記反転第２信号とを加算する第１加算部と、
前記第２信号と前記反転第１信号とを加算する第２加算部とを有することを特徴とする可変遅延回路。
【請求項６】
請求項５記載の可変遅延回路において、
前記補正回路は、
ソースが第３ノードに、ドレインが第４ノードにそれぞれ共通に接続された第６および第７ＭＩＳトランジスタと、
ソースが前記第３ノードに、ドレインが第５ノードにそれぞれ共通に接続された第８および第９ＭＩＳトランジスタと、
一端が前記第４ノードに接続された第１負荷部と、
一端が前記第５ノードに接続された第２負荷部と、
一端が前記第３ノードに接続された電流源とを備え、
前記第６ＭＩＳトランジスタのゲートには前記第１信号が入力され、
前記第７ＭＩＳトランジスタのゲートは、前記第５ノードに接続され、
前記第８ＭＩＳトランジスタのゲートには前記第２信号が入力され、
前記第９ＭＩＳトランジスタのゲートは、前記第４ノードに接続されることを特徴とする可変遅延回路。
【請求項７】
請求項５記載の可変遅延回路において、
前記補正回路は、
ドレインが第６ノードに共通接続され、ゲートに前記第１信号が共通に入力される前記第１導電型の第１０ＭＩＳトランジスタおよび前記第２導電型の第１１ＭＩＳトランジスタと、
ドレインが第７ノードに共通接続され、ゲートに前記第２信号が共通に入力される前記第１導電型の第１２ＭＩＳトランジスタおよび前記第２導電型の第１３ＭＩＳトランジスタと、
ドレインが前記第７ノードに共通接続され、ゲートが前記第６ノードに接続される前記第１導電型の第１４ＭＩＳトランジスタおよび前記第２導電型の第１５ＭＩＳトランジスタと、
ドレインが前記第６ノードに共通接続され、ゲートが前記第７ノードに接続される前記第１導電型の第１６ＭＩＳトランジスタおよび前記第２導電型の第１７ＭＩＳトランジスタとを有することを特徴とする可変遅延回路。
【請求項８】
請求項５記載の可変遅延回路において、
前記第５ＭＩＳトランジスタのゲート電圧は、可変制御可能となっていることを特徴とする可変遅延回路。
【請求項９】
１段目からｍ段目に向けて従属接続されたｍ個の可変遅延ブロックを備え、
前記ｍ個の可変遅延ブロックのそれぞれは、
１段目からｎ段目に向けて従属接続され、それぞれの段で正相および逆相入力ノードからの差動信号を正相および逆相出力ノードに伝送するｎ個の遅延回路と、
前記ｎ段目の遅延回路の前記正相および前記逆相出力ノードからの差動信号を入力としてデューティ比の補正を行って出力する補正回路とを含み、
前記ｎ個の遅延回路のそれぞれは、
ドレインが前記逆相出力ノードに共通接続され、ゲートが前記正相入力ノードに共通接続された第１導電型の第１ＭＩＳトランジスタおよび第２導電型の第３ＭＩＳトランジスタと、
ドレインが前記正相出力ノードに共通接続され、ゲートが前記逆相入力ノードに共通接続された前記第１導電型の第２ＭＩＳトランジスタおよび前記第２導電型の第４ＭＩＳトランジスタと、
前記第２導電型の第５ＭＩＳトランジスタと、
第１容量とを含み、
前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタのソースは、第２ノードに共通接続され、
前記第３ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタのソースは、第１ノードに共通接続され、
前記第５ＭＩＳトランジスタは、ドレインが前記第１ノードに接続され、ソースが第１電源ノードに接続され、
前記第１容量は、一端が前記第１ノードに接続され、他端が前記第１電源ノードに接続され、
前記ｍ個の可変遅延ブロックは、前段に含まれる前記補正回路の出力が後段に含まれる前記ｎ個の遅延回路の１段目の入力となるように接続されることを特徴とする可変遅延回路。
【請求項１０】
請求項９記載の可変遅延回路において、
前記ｍ個の可変遅延ブロックのそれぞれに含まれる前記補正回路は、
前記ｎ段目の遅延回路の前記正相出力ノードからの第１信号、および前記ｎ段目の遅延回路の前記逆相出力ノードからの第２信号をそれぞれ反転し、反転第１信号、および反転第２信号をそれぞれ生成する反転部と、
前記第１信号と前記反転第２信号とを加算する第１加算部と、
前記第２信号と前記反転第１信号とを加算する第２加算部とを有することを特徴とする可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延回路に関し、特に、高速ＬＳＩ向けのクロック調整回路などに用いられる可変遅延回路に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、入力信号の歪みを小さくして出力信号を生成するデータ受信用集積回路が記載されている。その構成は、基準信号（ＶＲＥＦ）を元に入力信号（ＤＱ）を判定した結果を差動で出力（Ｙ，Ｙｂ）し、一方の経路では、（Ｙ）を正極、（Ｙｂ）を負極として差動増幅を行い、他方の経路では、（Ｙｂ）を正極、（Ｙ）を負極として差動増幅を行う。一方の経路では、差動増幅を行った信号が更に２段のインバータ回路（４０，３２０）を介して出力信号（ＯＵＴ）となり、他方の経路では、差動増幅を行った信号が更に遅延回路（５０）とインバータ回路（３１０）を介して出力信号（ＯＵＴ）に重畳される。この一方の経路と他方の経路の信号伝達時間が共に一致するように遅延回路（５０）の遅延時間を設定することで、デューティ比５０％を基準に、一方の経路で遅く出力されたエッジと他方の経路で早く出力されたエッジとが出力信号（ＯＵＴ）で相殺される。
【０００３】
また、特許文献２には、多数段縦列接続されたＣＭＯＳゲート回路に対して電源電圧および接地電源電圧をそれぞれＭＯＳトランジスタを介して供給する構成の信号遅延回路が示されている。ＣＭＯＳゲート回路の印加電圧をこのＭＯＳトランジスタのゲート電圧で制御することで、遅延時間を容易に制御することが可能となる。また、特許文献３には、直列接続された複数の差動増幅器を備え、各差動増幅器のいずれかの出力を選択して出力可能な可変遅延回路が示されている。各差動増幅器のそれぞれは、テール電流源、差動対となるＮＭＯＳトランジスタ、および各ＮＭＯＳトランジスタに接続される負荷抵抗を含んだ一般的な構成となっている。
【特許文献１】特開２００７−２６７３６７号公報
【特許文献２】特開平６−４５８９２号公報
【特許文献３】特開２００４−８０２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、ＬＳＩにおいては例えば数ＧＨｚ〜数十ＧＨｚのクロック信号を用いた高速通信が必要とされてきている。このようなＬＳＩでは、チップ面積の低減や消費電力の低減に加えて、特に、クロック信号に高い波形品質が要求される。具体的には、例えば、ＤＬＬ（Delay Lock Loop）回路やＰＬＬ（Phase Lock Loop）回路、またはシリアル通信で用いられるクロック・データリカバリ回路（ＣＤＲ回路）等では、クロック信号に対して高精度で広範囲な位相調整（遅延調整）を行えることが望ましく、更にデューティ比も５０％を保つことが望ましい。
【０００５】
こうした中、例えば、特許文献２には、多段接続されたＣＭＯＳゲート回路を用いた遅延回路が示されている。この遅延回路で遅延時間を調整する際には、ＣＭＯＳゲート回路の駆動電圧（電源電圧）を一括して変化させることで調整を行うが、遅延時間を長く設定するために駆動電圧をある程度小さくするとデューティ比のズレが大きくなってしまう。すなわち、ＣＭＯＳゲート回路では、通常、信号の立ち上がり時間と立ち下がり時間に差が生じ、論理判定のしきい値レベルも製造ばらつき等に伴って変動するため、段数を経過する程デューティ比のズレが大きくなる。したがって、現実的には多段接続する段数が制限され、これに伴い遅延時間の調整幅も制限されてしまう。更に、特許文献２の技術を差動信号の伝送に応用した場合、例えば、多段接続されたＣＭＯＳゲート回路を２個用い、一方と他方で差動信号の正相側と逆相側をそれぞれ伝送するような構成となるが、この場合、製造ばらつき等に伴って、正相信号の遅延時間と逆相信号の遅延時間にズレが生じる恐れがある。
【０００６】
そこで、例えば、特許文献３のような、直列接続された複数の差動増幅器を用いる構成が考えられる。このような構成を用いると、正相信号と逆相信号の遅延時間のズレや、デューティ比の問題もある程度解決できる。しかしながら、このような構成では、各差動増幅器の消費電力が大きいため、遅延回路全体の回路面積や消費電力が著しく増大し、これに伴い多段接続する段数、ならびに遅延時間の調整幅が制限されてしまう。一方、例えば特許文献１には、デューティ比を５０％に近づける回路構成が示されている。しかしながら、この回路構成では、比較的大きな回路面積が必要となってしまう。
【０００７】
そこで、本発明の目的の一つは、遅延時間の調整幅を容易に拡大可能な可変遅延回路を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の一実施の形態による可変遅延回路は、互いに従属接続され、差動信号を伝送するｎ段の遅延回路と、ｎ段目の遅延回路からの差動信号を入力としてデューティ比の補正を行う補正回路とを有するものとなっている。ここで、各段の遅延回路は、ゲートに（＋）信号が入力され、ドレインから（−）信号を出力するＰＭＯＳおよびＮＭＯＳトランジスタと、ゲートに（−）信号が入力され、ドレインから（＋）信号を出力するＰＭＯＳおよびＮＭＯＳトランジスタと、この２つのＮＭＯＳトランジスタの共通ソースノードに接続された電流源および容量とを備えている。容量は、この２つのＮＭＯＳトランジスタの共通ソースノードの電位を安定化させる。各段の遅延回路は、２つのＰＭＯＳトランジスタの共通ソースノードと２つのＮＭＯＳトランジスタの共通ソースノードとの間の電位差を駆動電圧とし、この駆動電圧に応じた遅延時間で差動信号の伝送を行う。
【００１０】
このような構成を用いると、各段の遅延回路において、（＋）信号の伝播遅延時間と（−）信号の伝播遅延時間が等しくなるため、段数を容易に増やすことができる。さらに、各段の遅延回路は、省電力ならびに小面積で実現できるため、この観点からも段数を容易に増やすことができる。したがって、遅延時間の調整幅を容易に拡大可能となる。
【００１１】
なお、段数を増やしていくと、（＋）信号と（−）信号とでデューティ比に差異が生じてくる恐れがあるが、この場合は補正回路によって補正を行えばよい。補正回路は、具体的には、例えば、ｎ段目の遅延回路からの（＋）信号（第１信号）および（−）信号（第２信号）をそれぞれ反転して（−）信号（反転第１信号）および（＋）信号（反転第２信号）を生成する反転部と、第１信号と反転第２信号を加算する第１加算部と、第２信号と反転第１信号を加算する第２加算部によって実現できる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、可変遅延回路における遅延時間の調整幅を容易に拡大可能となる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１による可変遅延回路において、その概略構成例を示す回路図である。図１に示す可変遅延回路ＶＤＬＹ＿ＣＩＴは、遅延回路ブロックＤＬＹ＿ＢＫとデューティ比補正ブロックＤＴＣＴＬ＿ＢＫによって構成される。ＤＬＹ＿ＢＫは、従属接続されたｎ段の遅延回路ＤＬＹ［１］〜ＤＬＹ［ｎ］を含み、正相入力ノードＩＮ＿Ｐおよび逆相入力ノードＩＮ＿Ｎからの差動信号を遅延させ、それを正相ノードＮＤ＿Ｐおよび逆相ノードＮＤ＿Ｎに出力する。ＤＬＹ［１］〜ＤＬＹ［ｎ］のそれぞれは、詳細は後述するが、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の差動アンプ回路ＣＭＤＡＭＰで実現され、遅延時間設定信号ＶＣに基づいて遅延時間が設定可能となっている。ＤＴＣＴＬ＿ＢＫは、詳細は後述するが、ＮＤ＿ＰおよびＮＤ＿Ｎからの差動信号を受け、デューティ比が５０％に近づくように補正を行い、それを正相出力ノードＯＵＴ＿Ｐおよび逆相出力ノードＯＵＴ＿Ｎに出力する。
【００１７】
図２は、図１におけるデューティ比補正ブロックＤＴＣＴＬ＿ＢＫの一例を示すものであり、（ａ）はその等価回路図、（ｂ）は（ａ）の動作原理を示す波形図である。図２（ａ）のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１は、差動アンプ回路ＤＡＭＰと加算部ＡＤＤｐ，ＡＤＤｎによって構成され、正相ノードＮＤ＿Ｐおよび逆相ノードＮＤ＿Ｎからの差動信号を受けてデューティ比の補正を行い、それを正相出力ノードＯＵＴ＿Ｐおよび逆相出力ノードＯＵＴ＿Ｎに出力する。ＡＤＤｐは、ＮＤ＿Ｐからの信号と、ＤＡＭＰの（＋）（正相）出力からの帰還信号とを加算して、その結果をＤＡＭＰの（＋）入力に出力する。ＡＤＤｎは、ＮＤ＿Ｎからの信号と、ＤＡＭＰの（−）（逆相）出力からの帰還信号とを加算して、その結果をＤＡＭＰの（−）入力に出力する。また、ＤＡＭＰの（＋）出力は正相出力ノードＯＵＴ＿Ｐに接続され、（−）出力は逆相出力ノードＯＵＴ＿Ｎに接続される。
【００１８】
ここで、図２（ｂ）を用いて、図２（ａ）の回路の動作原理について説明する。例えば、ｔ０〜ｔ１を１サイクル期間とし、ＮＤ＿Ｐよりｔ＝０で‘Ｌ’レベルに遷移する正相信号が入力され、ＮＤ＿Ｎよりｔ＝０で‘Ｈ’レベルに遷移する逆相信号が入力された場合を例とする。この正相信号および逆相信号は、共に‘Ｈ’デューティ比（＝‘Ｈ’レベル期間／１サイクル期間）が６０％であるものとする。このＮＤ＿Ｐからの入力信号に応じて、ＤＡＭＰの（−）出力からは、ＮＤ＿Ｐの信号の反転信号（／ＮＤ＿Ｐ）となる‘Ｈ’デューティ比が４０％の信号が所定の遅延時間Ｔｄを経て出力される（／ＮＤ＿Ｐ（Ｔｄ））。同様に、ＮＤ＿Ｎからの入力信号に応じて、ＤＡＭＰの（＋）出力からは、ＮＤ＿Ｎの信号の反転信号（／ＮＤ＿Ｎ）となる‘Ｈ’デューティ比が４０％の信号が所定の遅延時間Ｔｄを経て出力される（／ＮＤ＿Ｎ（Ｔｄ））。
【００１９】
加算部ＡＤＤｐは、このＮＤ＿Ｐの入力信号とＤＡＭＰの（＋）出力からの帰還信号（／ＮＤ＿Ｎ（Ｔｄ））とを加算するため、‘Ｈ’デューティ比の６０％と４０％が相殺され、‘Ｈ’デューティ比を５０％に補正してＤＡＭＰの（＋）入力に伝達する。同様に、加算部ＡＤＤｎは、ＮＤ＿Ｎの入力信号とＤＡＭＰの（−）出力からの帰還信号（／ＮＤ＿Ｐ（Ｔｄ））とを加算するため、‘Ｈ’デューティ比の６０％と４０％が相殺され、‘Ｈ’デューティ比を５０％に補正してＤＡＭＰの（−）入力に伝達する。この結果、ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎからも、‘Ｈ’デューティ比が５０％の差動信号が得られることになる。
【００２０】
このような原理により、ＮＤ＿Ｐ，ＮＤ＿Ｎから入力される差動信号のデューティ比が５０％からある程度ズレていた場合でも、それを５０％に近づくように補正を行うことができる。ただし、このような補正を高精度に行うためには、ＮＤ＿Ｐでの正相信号とＮＤ＿Ｎでの逆相信号との間で位相差が生じないようにする必要がある。言い換えれば、図１のＩＮ＿ＰからＮＤ＿Ｐまでの遅延時間と、ＩＮ＿ＮからＮＤ＿Ｎまでの遅延時間を同一とする必要がある。仮に、例えば特許文献２に示されるようなＣＭＯＳインバータブロックを２個用い、一方をＩＮ＿Ｐ〜ＮＤ＿Ｐの経路に設置し、他方をＩＮ＿Ｎ〜ＮＤ＿Ｎの経路に設置した場合には、この２つの経路で遅延時間にズレが生じる恐れがある。また、例えば特許文献３に示されるような多段構成の差動増幅器を用いた場合、遅延時間のズレは生じ難いが、段数が多くなる（すなわち遅延時間調整幅を大きく持たせる）ほど消費電力の増大が生じてしまう。この問題は、図３に示すような遅延回路ブロックＤＬＹ＿ＢＫを用いることで解決できる。
【００２１】
図３は、図１の可変遅延回路ＶＤＬＹ＿ＣＩＴのより詳細な構成例を示す回路図である。図３の可変遅延回路ＶＤＬＹ＿ＣＩＴ１において、遅延回路ブロックＤＬＹ＿ＢＫ１は、ｎ個の遅延回路ＤＬＹ［１］〜ＤＬＹ［ｎ］によって構成される。ＤＬＹ［１］〜ＤＬＹ［ｎ］のそれぞれは同様の構成であるため、１≦ｋ（整数）≦ｎとしてＤＬＹ［ｋ］を用いて説明を行う。ＤＬＹ［ｋ］は、ＣＭＯＳ型の差動アンプ回路となっており、ＰＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタＭＰ１［ｋ］，ＭＰ２［ｋ］と、ＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタＭＮ１［ｋ］，ＭＮ２［ｋ］，ＭＮ３［ｋ］と、容量Ｃ［ｋ］を備えている。なお、本実施の形態では、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いて説明を行うが、これはＭＩＳ（Metal Insulator Semiconductor）トランジスタであれば代替えすることが可能である。
【００２２】
ＭＰ１［ｋ］は、ソースが電源電圧（高電位側電源ノード）ＶＤＤに接続され、ドレインがＭＮ１［ｋ］のドレインに接続される。ＭＰ２［ｋ］は、ソースがＶＤＤに接続され、ドレインがＭＮ２［ｋ］のドレインに接続される。ＭＮ１［ｋ］およびＭＮ２［ｋ］のソースは共通ノードＣＭＮ［ｋ］に接続される。ＭＮ３［ｋ］は、ドレインがＣＭＮ［ｋ］に、ソースが接地電源電圧（低電位側電源ノード）ＧＮＤに接続される。Ｃ［ｋ］は、一端がＣＭＮ［ｋ］に、他端がＧＮＤに接続され、ＣＭＮ［ｋ］の電位を安定化させるために設けられる。ここで、ＭＰ１［ｋ］およびＭＮ１［ｋ］のゲートは、（＋）入力に対応し、ＭＰ２［ｋ］およびＭＮ２［ｋ］のゲートは、（−）入力に対応し、ＭＰ１［ｋ］のドレイン（ＭＮ１［ｋ］のドレイン）は（−）出力に対応し、ＭＰ２［ｋ］のドレイン（ＭＮ２［ｋ］のドレイン）は（＋）出力に対応する。
【００２３】
ＤＬＹ［１］の（＋）入力は、正相入力ノードＩＮ＿Ｐに接続され、（−）入力は、逆相入力ノードＩＮ＿Ｎに接続される。ＤＬＹ［１］の（＋）出力は、次段となるＤＬＹ［２］の（＋）入力に接続され、（−）出力は、ＤＬＹ［２］の（−）入力に接続される。以降同様にして各段が接続され、ＤＬＹ［ｎ］の（＋）出力が正相ノードＮＤ＿Ｐに接続され、（−）出力が逆相ノードＮＤ＿Ｎに接続される。また、ＭＮ３［ｋ］は、ゲートが遅延時間設定信号ＶＣに接続されることで、電流源として機能し、このＶＣの電圧値に応じてＤＬＹ［１］〜ＤＬＹ［ｎ］の遅延時間が設定される。すなわち、ＶＣの電圧値を高くすると、ＤＬＹ［１］〜ＤＬＹ［ｎ］のそれぞれの駆動電圧（ＶＤＤ−ＣＭＮ）が大きくなるため遅延時間が短くなり、逆にＶＣの電圧値を低くすると遅延時間が長くなる。
【００２４】
このような遅延回路ブロックＤＬＹ＿ＢＫ１を用いると、各遅延回路ＤＬＹ［ｋ］において、正相信号を伝送する際の駆動電圧（ＶＤＤ−ＣＭＮ［ｋ］）と逆相信号を伝送する際の駆動電圧（ＶＤＤ−ＣＭＮ［ｋ］）とが常に等しくなるため、正相信号の伝送遅延時間と逆相信号の伝送遅延時間を常に一定に保つことが可能となる。したがって、正相信号と逆相信号の位相ズレがない状態で、遅延回路ＤＬＹの段数を多くするほど遅延時間の調整幅を大きくすることができる。
【００２５】
図３のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａは、図２（ａ）に示したように等価的には差動アンプ回路と加算部によって表され、抵抗Ｒ１，Ｒ２と、ＮＭＯＳトランジスタＭＮ４〜ＭＮ８によって構成される。Ｒ１は、一端が電源電圧ＶＤＤに接続され、他端がＭＮ４，ＭＮ５のドレインに接続される。Ｒ２は、一端がＶＤＤに接続され、他端がＭＮ６，ＭＮ７のドレインに接続される。ＭＮ４〜ＭＮ７のソースは共通ノードＣＭＮｄに接続される。ＭＮ８は、電源源として機能し、ソースが接地電源電圧ＧＮＤに接続され、ドレインがＣＭＮｄに接続され、ゲートが固定電圧信号ＶＣＳに接続される。
【００２６】
ここで、ＭＮ４およびＭＮ５のゲートは（＋）入力に対応し、ＭＮ６およびＭＮ７のゲートは（−）入力に対応し、ＭＮ４およびＭＮ５のドレインは（−）出力に対応し、ＭＮ６およびＭＮ７のドレインは（＋）出力に対応する。この（＋）出力は、正相出力ノードＯＵＴ＿Ｐに接続され、（−）出力は、逆相出力ノードＯＵＴ＿Ｎに接続される。また、ＭＮ５のゲートは正相ノードＮＤ＿Ｐに接続され、ＭＮ６のゲートは逆相ノードＮＤ＿Ｎに接続される。そして、このＭＮ５およびＭＮ６の差動入力に伴う（＋）出力がＭＮ４のゲートに帰還され、（−）出力がＭＮ７のゲートに帰還される。これにより、ＭＮ５およびＭＮ６（ＮＤ＿ＰおよびＮＤ＿Ｎ）での差動入力信号と、この差動入力信号に伴う差動出力を帰還することで生成したＭＮ４およびＭＮ７での差動入力信号とを加算した結果に基づいて抵抗Ｒ１およびＲ２に流れる電流が制御され、ＯＵＴ＿ＰおよびＯＵＴ＿Ｎに最終的な差動出力信号が生成される。なお、図２（ａ）を参照すると、ＡＤＤｐは並列接続されたＭＮ４およびＭＮ５に対応し、ＡＤＤｎは並列接続されたＭＮ６およびＭＮ７に対応することになる。
【００２７】
図４は、図３のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａの変形例を示す回路図である。図４に示すデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ｂは、図３のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａと比較して、抵抗Ｒ１，Ｒ２がＰＭＯＳトランジスタＭＰ２１，ＭＰ２２に置き換わった構成となっている。それ以外は、図３の構成例と同様であるため詳細な説明は省略する。ＭＰ２１は、ソースが電源電圧ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ４，ＭＮ５のドレインに接続される。ＭＰ２２は、ソースがＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ６，ＭＮ７のドレインに接続される。また、ＭＰ２１およびＭＰ２２のゲートは、固定電圧信号ＶＣＰに接続される。このＭＰ２１およびＭＰ２２は、電流源負荷として機能する。
【００２８】
図５は、図３の遅延回路ブロックＤＬＹ＿ＢＫ１において、その各遅延回路ＤＬＹのレイアウト構成例を示す平面図である。図５に示す遅延回路ＤＬＹは、ｎ型ウェルＮＷ、ｐ型ウェルＰＷ１〜ＰＷ３、ｐ型半導体領域ＤＦＰ１，ＤＦＰ２、ｎ型半導体領域ＤＦＮ１〜ＤＦＮ３，ＤＦＮｃ、ゲート層ＧＴ１〜ＧＴ３，ＧＴｃ、第１メタル配線層Ｍ１ｖ，Ｍ１１〜Ｍ１３，Ｍ１ｇ、第２メタル配線層Ｍ２１〜Ｍ２３、コンタクト層ＣＮＴ１〜ＣＮＴ１５等によって構成される。
【００２９】
図３の各遅延回路ＤＬＹにおけるＰＭＯＳトランジスタＭＰ１，ＭＰ２はＮＷ内に形成され、ＮＭＯＳトランジスタＭＮ１，ＭＮ２はＰＷ１内に形成され、ＮＭＯＳトランジスタＭＮ３はＰＷ２内に形成され、容量ＣはＰＷ３内に形成される。ＰＷ２とＰＷ３はＸ軸方向に隣接して形成され、その上部（Ｙ軸方向）に隣接してＰＷ１が形成され、ＰＷ１の上部に隣接してＮＷが形成される。ＮＷ内では、ＤＦＰ１とＤＦＰ２がＸ軸方向に隣接して形成され、ＰＷ１内では、ＤＦＮ１とＤＦＮ２がＸ軸方向に隣接して形成される。ＤＦＰ１とＤＦＮ１の上層（Ｚ軸方向）には、絶縁膜を介してゲート層ＧＴ１が形成され、ＤＦＰ２とＤＦＮ２の上層には、絶縁膜を介してゲート層ＧＴ２が形成される。
【００３０】
ＧＴ１を挟んだＤＦＰ１の一方の領域（ＭＰ１のドレイン）には、ＣＮＴ１が形成され、他方の領域（ＭＰ１のソース）にはＣＮＴ２が形成される。図５では明示していないが、この一方の領域と他方の領域は実際には互いに分離されており、これは以降の各トランジスタにおいても同様である。ＧＴ１を挟んだＤＦＮ１の一方の領域（ＭＮ１のドレイン）には、ＣＮＴ７が形成され、他方の領域（ＭＮ１のソース）にはＣＮＴ８が形成される。ＧＴ２を挟んだＤＦＰ２の一方の領域（ＭＰ２のドレイン）には、ＣＮＴ３が形成され、他方の領域（ＭＰ２のソース）にはＣＮＴ４が形成される。ＧＴ２を挟んだＤＦＮ２の一方の領域（ＭＮ２のドレイン）には、ＣＮＴ９が形成され、他方の領域（ＭＮ２のソース）にはＣＮＴ１０が形成される。ＧＴ１は、ＣＮＴ５を介して上層のＭ１１に接続され、ＧＴ２は、ＣＮＴ６を介して上層のＭ１２に接続される。ＣＮＴ２とＣＮＴ４は、上層のＭ１ｖに接続され、ここに電源電圧ＶＤＤが供給される。ＣＮＴ１とＣＮＴ７は上層のＭ２１に接続され、ＣＮＴ３とＣＮＴ９は上層のＭ２２に接続される。
【００３１】
また、ＰＷ２内には、ＤＦＮ３が形成される。ＤＦＮ３の上層には、絶縁膜を介してゲート層ＧＴ３が形成される。ＧＴ３を挟んだＤＦＮ３の一方の領域（ＭＮ３のドレイン）には、ＣＮＴ１１が形成され、他方の領域（ＭＮ３のソース）にはＣＮＴ１２が形成される。ＰＷ３内には、ＤＦＮｃ（容量Ｃの一端）が形成される。ＤＦＮｃの上層には、絶縁膜を介してゲート層ＧＴｃ（容量Ｃの他端）が形成される。ＤＦＮｃにはＣＮＴ１３が形成され、このＣＮＴ１３とＣＮＴ８とＣＮＴ１０とＣＮＴ１１が上層のＭ２３（共通ノードＣＭＮ）に接続される。ＧＴ３はＣＮＴ１５を介して上層のＭ１３に接続される。ＧＴｃにはＣＮＴ１４が形成される。このＣＮＴ１４とＣＮＴ１２は、上層のＭ１ｇに接続され、ここに接地電源電圧ＧＮＤが供給される。
【００３２】
このように、正相信号を伝送するＭＰ１，ＭＮ１と逆相信号を伝送するＭＰ２，ＭＮ２は、互いに近接して配置されるため、半導体チップ内で製造ばらつきが生じた場合でも、ＭＰ１，ＭＮ１の素子サイズのばらつき量とＭＰ２，ＭＮ２の素子サイズのばらつき量は、ほぼ等しくなる。これにより、正相信号と逆相信号との間の位相ズレを抑制できる。また、複数の遅延回路ＤＬＹによって遅延回路ブロックＤＬＹ＿ＢＫ１を形成する場合には、例えば図５のＤＬＹをＸ軸方向に順次配置すればよく、全体として小さいレイアウト面積で足りる。
【００３３】
図６（ａ）〜（ｃ）は、図３の遅延回路ブロックＤＬＹ＿ＢＫ１における各遅延回路ＤＬＹの消費電力について説明する図である。図６（ａ）は、図３の各遅延回路ＤＬＹを示したものであり、図６（ｂ）に示す回路ブロックＩＶ＿ＢＫは、図６（ａ）のＤＬＹにおける片側の電流経路部分（ＭＰ１、ＭＮ１、ＭＮ３、Ｃ）を抽出した回路である。図６（ｂ）のＩＶ＿ＢＫにおいて、電流源（ｉｃｓ）はＭＮ３と等価であり、出力ノード（ＭＰ１とＭＮ１のドレイン）に接続されたＣｐは、配線容量や次段のＭＯＳトランジスタのゲート入力容量といった寄生容量である。ＩＶ＿ＢＫでは、入力ノード（ＭＰ１とＭＮ１のゲート）ＮＤ１が‘Ｌ’レベルの場合には、ＭＰ１を介してＣｐに電荷が充電され、‘Ｈ’レベルの場合には、ＭＮ１を介してＣｐの電荷が放電される。この放電の際のＣｐの電荷をＱ（ｔ）、放電電流をｉ（ｔ）、ＮＤ１の‘Ｈ’レベル時のパルス時間幅をＴ、ＭＮ１のソースノード電位Ｖｓｓｃの電位変化量をΔＶｓｓｃとすると、式（１）の関係が成り立つ。
【００３４】
【数１】
2010035106.tif 000003
【００３５】
式（１）を変形すると、
ΔＶｓｓｃ＝｛Ｑ（ｔ）−ｉｃｓ×ｔ｝／Ｃ      （２）
となり、
Ｑ（ｔ）＝ｉｃｓ×ｔ      （３）
となるまで、Ｖｓｓｃが上昇し、その電圧が保たれることになる。
【００３６】
一方で、
Ｑ（∞）＝Ｖｓｓｃ×Ｃｐ      （４）
であり、図６（ｃ）に示すように、寄生容量Ｃｐの電荷が時間Ｔ以内に、全て流れきると仮定すると、
Ｑ（∞）＝Ｑ（Ｔ）      （５）
となる。従って、Ｖｓｓｃが一定となる状態では、式（３）〜式（５）より、
Ｑ（Ｔ）＝ｉｃｓ×Ｔ＝Ｖｓｓｃ×Ｃｐ      （６）
となるため、この時の消費電力は、寄生容量Ｃｐの電荷を引き抜くことに消費する電力のみとなる。
【００３７】
このため、例えば、特許文献３に示したような差動増幅器を用いた場合と比較して、余分な直流電流を流す必要がなく、低電力化が可能となる。また、各遅延回路ＤＬＹが低電力で動作するため、それを多段接続しても電力増加が抑制でき、よって遅延時間の調整幅を大きくすることが可能となる。さらに、各遅延回路ＤＬＹの消費電力を低減できると、図５に示したようなレイアウトの面積を全体的に縮小できるため、それを多段接続した場合でも小面積化が図れる。特に、図５（図６）の容量Ｃは、図６の寄生容量Ｃｐからの放電電流によるＶｓｓｃの変動量をできるだけ小さくするため、例えばＣｐの数倍程度の大きさに設定されるが、各ＤＬＹのレイアウト面積を縮小できると、その分Ｃｐも小さくなり、結果的にＣも小さくできる。
【００３８】
図７は、図３のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａのシミュレーション結果を示すものであり、（ａ）はその回路図、（ｂ）は（ａ）の動作波形図である。図７（ａ）のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａは、電源電圧ＶＤＤとして１．２Ｖが供給されている。また、ＭＮ６（ＭＮ７）のドレインとＭＮ４のゲートの間と、ＭＮ４（ＭＮ５）のドレインとＭＮ７のゲートの間には、前述したように、それぞれ帰還パスＲＰＨが備わっている。
【００３９】
このような回路に対して、図７（ｂ）に示すように、正相ノードＮＤ＿Ｐおよび逆相ノードＮＤ＿Ｎよりデューティ比がズレた差動入力クロック信号（「ＭＮ５，ＭＮ６」への入力波形）を入力すると、これに伴う差動出力クロック信号（「ＭＮ４，ＭＮ７」への入力波形）が生成される。図７（ａ）の回路は、この差動入力クロック信号と差動出力クロック信号との加算結果となる「等価的な入力波形」を実質的な入力信号として動作し、これに伴い正相出力ノードＯＵＴ＿Ｐおよび逆相出力ノードＯＵＴ＿Ｎに出力信号（「ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎ」への出力波形）を出力する。この出力信号は、デューティ比がほぼ５０％に補正されている。
【００４０】
以上、本実施の形態１の可変遅延回路を用いることによる主な効果を纏めると、例えば、次のようになる。
【００４１】
まず、図３に示したようなＣＭＯＳ型の遅延回路ＤＬＹを用いることで、図３および図５で述べたように正相信号と逆相信号の伝送遅延時間を等しく保つことが可能となる。さらに、図５および図６に述べたように、回路面積の低減や、消費電力の低減が可能となる。したがって、遅延回路ＤＬＹを容易に多段接続することができ、高精度な遅延時間を保った状態で、容易に遅延時間の調整幅を拡大することが可能となる。また、図２等に示したようなデューティ比補正ブロックＤＴＣＴＬ＿ＢＫを用いることで、例えば遅延時間の調整幅の拡大に伴い正相信号および逆相信号のデューティ比がズレた場合でも、それを５０％に近づけることが可能となり、高品質な差動出力波形を生成することが可能となる。さらに、このような遅延回路ＤＬＹとデューティ比補正ブロックＤＴＣＴＬ＿ＢＫを組み合わせて用いることで、幅広い遅延時間の調整幅と共に高品質な差動出力波形を生成可能になる。
【００４２】
（実施の形態２）
本実施の形態２では、図３や図４に示したデューティ比補正ブロックＤＴＣＴＬ＿ＢＫの変形例について説明する。図８は、本発明の実施の形態２による可変遅延回路において、図１のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫの構成例を示すものであり、（ａ）はその詳細な回路図、（ｂ）は（ａ）の等価的な回路図である。本実施の形態２によるデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ２は、等価的には図８（ｂ）に示すように、実施の形態１で説明した遅延回路ＤＬＹと同様な構成のＣＭＯＳ型の差動アンプ回路ＣＭＤＡＭＰ１，ＣＭＤＡＭＰ２と加算部ＡＤＤｐ，ＡＤＤｎを備えた構成となっている。
【００４３】
ＣＭＤＡＭＰ１内には、インバータ回路ＩＶ１，ＩＶ４が備わり、ＣＭＤＡＭＰ２内には、インバータ回路ＩＶ２，ＩＶ３が備わる。ＩＶ１は、正相ノードＮＤ＿Ｐの信号を反転してＡＤＤｐに出力し、ＩＶ４は、逆相ノードＮＤ＿Ｎの信号を反転してＡＤＤｎに出力する。ＡＤＤｐは、ＩＶ１の出力とＩＶ３の出力とを加算してＩＶ２に入力し、ＩＶ２は、その反転信号を正相出力ノードＯＵＴ＿Ｐに出力する。ＡＤＤｎは、ＩＶ４の出力とＩＶ２の出力とを加算してＩＶ３に入力し、ＩＶ３は、その反転信号を逆相出力ノードＯＵＴ＿Ｎに出力する。この構成は、実質的には、図２（ａ）と同様の構成となっており、ＯＵＴ＿Ｐには、あるサイクルでのＮＤ＿Ｐの信号と、このサイクルでのＮＤ＿Ｎの信号を反転した信号とが加算されて出力され、ＯＵＴ＿Ｎには、あるサイクルでのＮＤ＿Ｎの信号と、このサイクルでのＮＤ＿Ｐの信号を反転した信号とが加算されて出力される。
【００４４】
図８（ｂ）の回路は、より詳細には、図８（ａ）に示すような回路となる。図８（ａ）に示すデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ２は、ＰＭＯＳトランジスタＭＰ２０〜ＭＰ２３、ＮＭＯＳトランジスタＭＮ２０〜ＭＮ２５、および容量Ｃ２１，Ｃ２２で構成される。ＭＰ２０およびＭＰ２１のソースは電源電圧ＶＤＤに接続され、ＭＮ２０およびＭＮ２１のソースは共通ノードＣＭＮｄ１に接続され、ＭＰ２０とＭＮ２０のドレインが共通に接続され、ＭＰ２１とＭＮ２１のドレインが共通に接続される。ＭＮ２４は、ソースが接地電源電圧ＧＮＤに接続され、ドレインがＣＭＮｄ１に接続される。容量Ｃ２１は、ＣＭＮｄ１とＧＮＤの間に接続される。図８（ｂ）に対応させると、このＭＰ２０，ＭＰ２１，ＭＮ２０，ＭＮ２１，ＭＮ２４，Ｃ２１によってＣＭＯＳ型の差動アンプ回路ＣＭＤＡＭＰ１が構成され、ＭＰ２０およびＭＮ２０がＩＶ１に対応し、ＭＰ２１およびＭＮ２１がＩＶ４に対応する。
【００４５】
同様に、ＭＰ２２およびＭＰ２３のソースはＶＤＤに接続され、ＭＮ２２およびＭＮ２３のソースは共通ノードＣＭＮｄ２に接続され、ＭＰ２２とＭＮ２２のドレインが共通に接続され、ＭＰ２３とＭＮ２３のドレインが共通に接続される。ＭＮ２５は、ソースがＧＮＤに接続され、ドレインがＣＭＮｄ２に接続される。容量Ｃ２２は、ＣＭＮｄ２とＧＮＤの間に接続される。図８（ｂ）に対応させると、このＭＰ２２，ＭＰ２３，ＭＮ２２，ＭＮ２３，ＭＮ２５，Ｃ２２によってＣＭＯＳ型の差動アンプ回路ＣＭＤＡＭＰ２が構成され、ＭＰ２２およびＭＮ２２がＩＶ２に対応し、ＭＰ２３およびＭＮ２３がＩＶ３に対応する。
【００４６】
また、図８（ｂ）のＡＤＤｐは、ＩＶ３の出力（ＭＰ２３およびＭＮ２３のドレイン）とＩＶ１の出力（ＭＰ２０およびＭＮ２０のドレイン）とＩＶ２の入力（ＭＰ２２およびＭＮ２２のゲート）とを共通接続することで実現される。ＡＤＤｎは、ＩＶ２の出力（ＭＰ２２およびＭＮ２２のドレイン）とＩＶ４の出力（ＭＰ２１およびＭＮ２１のドレイン）とＩＶ３の入力（ＭＰ２３およびＭＮ２３のゲート）とを共通接続することで実現される。
【００４７】
ここで、ＭＮ２４およびＭＮ２５のゲートには、前述した図３の遅延回路ブロックＤＬＹ＿ＢＫ１の各遅延回路ＤＬＹと同様に遅延時間設定信号ＶＣが入力される。このように、図８（ａ）のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ２は、遅延回路ブロックＤＬＹ＿ＢＫとほぼ同様な回路構成となっており、例えば、図５に示したようなレイアウトを用いて実現可能となっている。ＤＬＹ＿ＢＫとの違いは、ＣＭＤＡＭＰ２において、正相出力信号を正相入力信号に、逆相出力信号を逆相入力信号にそれぞれ帰還する配線が存在することと、極性合わせのためにＣＭＤＡＭＰ１の出力とＣＭＤＡＭＰ２の入力との接続関係が異なっていることである。なお、ＣＭＤＡＭＰ１は、遅延回路ＤＬＹの一部とみなせば本質的には省略することも可能であるが、ここでは極性を合わせるために挿入されている。
【００４８】
以上のように、本実施の形態２のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ２を用いると、図３のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａと比較して、遅延回路ブロックＤＬＹ＿ＢＫ１内の遅延回路ＤＬＹをそのまま流用して形成することができるため、レイアウト設計等が容易となる。特に、ＤＴＣＴＬ＿ＢＫ２の電気的特性（論理判定のしきい値レベルや立ち上がり／立ち下がり特性など）と遅延回路ブロックＤＬＹ＿ＢＫ１の電気的特性を容易に一致させることができるため、不一致に伴う波形の歪み等を抑制でき、安定した動作を実現できる。
【００４９】
（実施の形態３）
本実施の形態３では、図８に示したデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ２の変形例について説明する。図９は、本発明の実施の形態３による可変遅延回路において、図１のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫの構成例を示すものであり、（ａ）はその詳細な回路図、（ｂ）は（ａ）の等価的な回路図である。本実施の形態３によるデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ３は、等価的には図９（ｂ）に示すように、前述した図８（ｂ）の回路とほぼ同様の構成となっている。その違いは、遅延回路ＤＬＹと同様のＣＭＯＳ型の差動アンプ回路ＣＭＤＡＭＰを２段構成で用いるのではなく、各インバータ回路ＩＶ１〜ＩＶ４を個別に形成したような構成となっている。すなわち、詳細回路に関して、図８（ａ）に示した回路がＣＭＯＳ型の差動アンプ回路ＣＭＤＡＭＰを２段接続にして、２個のインバータ回路を１個の電流源で駆動するような構成となっているのに対して、図９（ａ）に示す回路は、４個のインバータ回路を１つの電流源で駆動するような構成となっている。なお、図９（ｂ）に示す回路は、実質的には図８（ｂ）の回路と同じであるため、詳細な説明は省略する。
【００５０】
図９（ａ）のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ３は、ＰＭＯＳトランジスタＭＰ３０〜ＭＰ３３、ＮＭＯＳトランジスタＭＮ３０〜ＭＮ３４、および容量Ｃ３１で構成される。ＭＰ３０〜ＭＰ３３のソースは電源電圧ＶＤＤに接続され、ＭＮ３０〜ＭＮ３３のソースは共通ノードＣＭＮｄ３に接続される。ＭＰ３０とＭＮ３０のドレインが共通に接続され、ＭＰ３１とＭＮ３１のドレインが共通に接続され、ＭＰ３２とＭＮ３２のドレインが共通に接続され、ＭＰ３３とＭＮ３３のドレインが共通に接続される。ＭＮ３４は、ソースが接地電源電圧ＧＮＤに接続され、ドレインがＣＭＮｄ３に接続される。容量Ｃ３１は、ＣＭＮｄ３とＧＮＤの間に接続される。図９（ｂ）に対応させると、ＭＰ３０およびＭＮ３０がＩＶ１に対応し、ＭＰ３１およびＭＮ３１がＩＶ３に対応し、ＭＰ３２およびＭＮ３２がＩＶ２に対応し、ＭＰ３３およびＭＮ３３がＩＶ４に対応する。
【００５１】
また、図９（ｂ）のＡＤＤｐは、ＩＶ３の出力（ＭＰ３１およびＭＮ３１のドレイン）とＩＶ１の出力（ＭＰ３０およびＭＮ３０のドレイン）とＩＶ２の入力（ＭＰ３２およびＭＮ３２のゲート）とを共通接続することで実現される。ＡＤＤｎは、ＩＶ２の出力（ＭＰ３２およびＭＮ３２のドレイン）とＩＶ４の出力（ＭＰ３３およびＭＮ３３のドレイン）とＩＶ３の入力（ＭＰ３１およびＭＮ３１のゲート）とを共通接続することで実現される。なお、ＭＮ３４のゲートには、前述した図３の遅延回路ブロックＤＬＹ＿ＢＫの各遅延回路ＤＬＹと同様に遅延時間設定信号ＶＣが入力される。
【００５２】
以上のように、本実施の形態３のデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ３を用いると、実施の形態２の場合と同様に、その電気的特性を遅延回路ブロックＤＬＹ＿ＢＫ１の電気的特性に適合させられることが可能となり、容易に安定した動作を実現できる。さらに、実施の形態２の場合と比較すると、各インバータ回路ＩＶ１〜ＩＶ４の駆動電圧（ＶＤＤ−ＣＭＮｄ３）が等しくなるように構成されているため、より安定した動作を実現できる。
【００５３】
（実施の形態４）
本実施の形態４では、図１の可変遅延回路ＶＤＬＹ＿ＣＩＴを応用した構成例について説明を行う。図１０は、本発明の実施の形態４による可変遅延回路において、その構成の一例を示すブロック図である。図１０に示す可変遅延回路は、図１に示したｎ段の遅延回路ＤＬＹ［１］〜ＤＬＹ［ｎ］からなる遅延回路ブロックＤＬＹ＿ＢＫとデューティ比補正ブロックＤＴＣＴＬ＿ＢＫを可変遅延ブロックＶＤＬＹ＿ＢＫとして、それをｍ段接続した構成となっている。
【００５４】
ＶＤＬＹ＿ＢＫ［１］の出力は、ＶＤＬＹ＿ＢＫ［２］に入力されると共に正相出力ノードＯＵＴ＿Ｐ［１］および逆相出力ノードＯＵＴ＿Ｎ［１］に接続される。同様にして、ＶＤＬＹ＿ＢＫ［２］の出力は、次段に入力されると共に正相出力ノードＯＵＴ＿Ｐ［２］および逆相出力ノードＯＵＴ＿Ｎ［２］に接続され、最終段となるＶＤＬＹ＿ＢＫ［ｍ］の出力は、正相出力ノードＯＵＴ＿Ｐ［ｍ］および逆相出力ノードＯＵＴ＿Ｎ［ｍ］に接続される。
【００５５】
このように、適宜、デューティ比補正を行いながら波形伝送を行うことで、より遅延時間の調整幅を拡大でき、且つ高品質な差動出力波形の生成が可能となる。すなわち、遅延時間の増大に伴いデューティ比のズレが大きくなり過ぎた場合には、デューティ比補正後の波形品質が低下する可能性があるが、このような事態を防止できる。
【００５６】
また、このように可変遅延ブロックＶＤＬＹ＿ＢＫを従属接続し、その各段から出力を取り出せるように構成することで、それぞれ各ＶＤＬＹ＿ＢＫの遅延時間単位で高精度に位相が異なり且つデューティ比が調整された複数位相のクロック信号を生成することが可能となる。例えばクロック生成回路等では、同時に多相クロック信号を生成したいような場合があるが、このような場合に有益となる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００５８】
例えば図３の遅延回路ブロックＤＬＹ＿ＢＫ１では、接地電源電圧ＧＮＤ側に設けた電流源（すなわちＭＮ３）によって各遅延回路ＤＬＹの駆動電圧の調整を行ったが、この電流源をＰＭＯＳトランジスタを用いて電源電圧ＶＤＤ側に設ける構成や、ＶＤＤ側とＧＮＤ側の両方に設ける構成とすることも可能である。また、これまでの実施の形態では、クロック信号を遅延させる場合を例として説明を行ったが、必ずしもクロック信号だけでなく、場合によってはデータ信号等にも適用可能である。
【産業上の利用可能性】
【００５９】
本実施の形態による可変遅延回路は、特に、ＤＬＬ回路、ＰＬＬ回路、あるいはクロック・データリカバリ回路等におけるクロック位相の調整部に適用して有益な技術であり、これに限らず、クロック信号やデータ信号等も含めて差動信号で動作する各種ＬＳＩ用の可変遅延回路として広く適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１による可変遅延回路において、その概略構成例を示す回路図である。
【図２】図１におけるデューティ比補正ブロックの一例を示すものであり、（ａ）はその等価回路図、（ｂ）は（ａ）の動作原理を示す波形図である。
【図３】図１の可変遅延回路のより詳細な構成例を示す回路図である。
【図４】図３のデューティ比補正ブロックの変形例を示す回路図である。
【図５】図３の遅延回路ブロックにおいて、その各遅延回路のレイアウト構成例を示す平面図である。
【図６】（ａ）〜（ｃ）は、図３の遅延回路ブロックにおける各遅延回路ＤＬＹの消費電力について説明する図である。
【図７】図３のデューティ比補正ブロックのシミュレーション結果を示すものであり、（ａ）はその回路図、（ｂ）は（ａ）の動作波形図である。
【図８】本発明の実施の形態２による可変遅延回路において、図１のデューティ比補正ブロックの構成例を示すものであり、（ａ）はその詳細な回路図、（ｂ）は（ａ）の等価的な回路図である。
【図９】本発明の実施の形態３による可変遅延回路において、図１のデューティ比補正ブロックの構成例を示すものであり、（ａ）はその詳細な回路図、（ｂ）は（ａ）の等価的な回路図である。
【図１０】本発明の実施の形態４による可変遅延回路において、その構成の一例を示すブロック図である。
【符号の説明】
【００６１】
ＶＤＬＹ＿ＣＩＴ  可変遅延回路
ＤＬＹ＿ＢＫ  遅延回路ブロック
ＤＬＹ  遅延回路
ＤＴＣＴＬ＿ＢＫ  デューティ比補正ブロック
ＩＮ＿Ｐ  正相入力ノード
ＩＮ＿Ｎ  逆相入力ノード
ＶＣ  遅延時間設定信号
ＮＤ＿Ｐ  正相ノード
ＮＤ＿Ｎ  逆相ノード
ＯＵＴ＿Ｐ  正相出力ノード
ＯＵＴ＿Ｎ  逆相出力ノード
ＣＭＤＡＭＰ  ＣＭＯＳ型の差動アンプ回路
ＡＤＤ  加算部
ＤＡＭＰ  差動アンプ回路
ＭＰ  ＰＭＯＳトランジスタ
ＭＮ  ＮＭＯＳトランジスタ
ＣＭＮ  共通ノード
ＶＤＤ  電源電圧
ＧＮＤ  接地電源電圧
Ｃ  容量
Ｒ  抵抗
ＶＣＳ，ＶＣＰ  固定電圧信号
ＧＴ  ゲート層
ＣＮＴ  コンタクト層
ＮＷ，ＰＷ  ウェル
Ｍ  メタル配線層
ＤＦＮ，ＤＦＰ  半導体領域
ＩＶ  インバータ回路
ＶＤＬＹ＿ＢＫ  可変遅延ブロック
【図１】
2010035106.tif 000004
【図２】
2010035106.tif 000005
【図３】
2010035106.tif 000006
【図４】
2010035106.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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