(57)【要約】【課題】層間絶縁膜形成時にゲート絶縁膜が受けるプラズマダメージを正確に評価する。【解決手段】本発明のプラズマダメージ評価方法は、半導体基板１０にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜１３上にゲート電極１４を形成する工程と、半導体基板１０内に拡散層１２を形成する工程と、層間絶縁膜１５を除去して、ゲート電極１４の上面を露出する工程と、露出されたゲート電極１４に通電してゲート絶縁膜１３の電気的特性を測定する第二の測定工程と、第一の測定工程における測定結果と第二の測定工程で測定結果とを比較する評価工程と、を含む。【選択図】図１
2010147389.tif 000002
【特許請求の範囲】
【請求項１】
基板に、拡散層、テスト用ゲート絶縁膜、及び、テスト用ゲート電極を有するダメージ評価用素子を形成する工程と、
形成された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第一の測定工程と、
プラズマ気相法で前記テスト用ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を除去して、前記テスト用ゲート電極の上面を露出する工程と、
露出された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第二の測定工程と、
前記第一の測定工程で得られる測定結果と前記第二の測定工程で得られる測定結果とを比較する評価工程と、
を含むプラズマダメージ評価方法。
【請求項２】
前記基板がテスト用基板である請求項１に記載のプラズマダメージ評価方法。
【請求項３】
前記テスト用ゲート電極を露出する前記工程において、化学機械研磨法により前記テスト用ゲート電極を露出させる請求項１または２に記載のプラズマダメージ評価方法。
【請求項４】
前記テスト用ゲート電極がポリシリコンから形成されている請求項１乃至３いずれかに記載のプラズマダメージ評価方法。
【請求項５】
前記テスト用ゲート電極が金属層を有する請求項１乃至３いずれかに記載のプラズマダメージ評価方法。
【請求項６】
前記ダメージ評価用素子を形成する前記工程が、
前記基板内に拡散層を形成する工程と、
前記拡散層上に前記テスト用ゲート絶縁膜を形成する工程と、
前記テスト用ゲート絶縁膜上に前記テスト用ゲート電極を形成する工程と、
を含む請求項１乃至５いずれかに記載のプラズマダメージ評価方法。
【請求項７】
前記第一、二の測定工程において、前記テスト用ゲート電極と前記テスト用ゲート絶縁膜と前記拡散層との間のリーク電流を測定し、
前記評価工程において、前記第一の測定工程で測定されたリーク電流と前記第二の測定工程で測定されたリーク電流とを比較する請求項１乃至６いずれかに記載のプラズマダメージ評価方法。
【請求項８】
前記テスト用ゲート電極を形成する前記工程において、前記テスト用ゲート電極が前記基板の表面積の３０％以上を覆うように前記テスト用ゲート電極を形成する請求項６または７に記載のプラズマダメージ評価方法。
【請求項９】
前記ダメージ評価用素子を形成する前記工程は、前記基板内に素子分離層を形成する工程をさらに含み、
前記ダメージ評価用素子を形成する前記工程において、前記拡散層上から前記素子分離層上まで延在する前記テスト用ゲート電極を複数互いに面積が異なるように形成し、
前記第一、第二の測定工程において複数の前記テスト用ゲート電極にそれぞれ通電する請求項６乃至８いずれかに記載のプラズマダメージ評価方法。
【請求項１０】
前記テスト用ゲート電極に隣設するダミー電極を形成する工程をさらに含む請求項６乃至９いずれかに記載のプラズマダメージ評価方法。
【請求項１１】
前記テスト用ゲート電極および前記ダミー電極が前記基板の表面積の３０％以上を覆うように前記テスト用ゲート電極および前記ダミー電極をそれぞれ形成する請求項１０に記載のプラズマダメージ評価方法。
【請求項１２】
前記層間絶縁膜を形成する前記工程の前に前記テスト用ゲート電極を埋込絶縁膜で埋め込む工程と、
前記テスト用ゲート電極の上部に位置する前記埋込絶縁膜を除去し、かつ、前記テスト用ゲート電極の上面を平坦化する工程と、
をさらに含み、
前記第一の測定工程において、前記埋込絶縁膜が除去された前記テスト用ゲート電極と前記テスト用ゲート絶縁膜と前記拡散層との間のリーク電流を測定する請求項６乃至１１いずれかに記載のプラズマダメージ評価方法。
【請求項１３】
前記ダメージ評価用素子を形成する前記工程が、
前記基板上に前記テスト用ゲート絶縁膜を形成する工程と、
前記テスト用ゲート絶縁膜上に前記テスト用ゲート電極を形成する工程と、
前記基板内にソース／ドレインとなる前記拡散層を形成する工程と、
前記拡散層上にソース電極およびドレイン電極を形成する工程と、
をさらに含む請求項１乃至５いずれかに記載のプラズマダメージ評価方法。
【請求項１４】
前記層間絶縁膜を形成する前記工程において、前記ソース電極および前記ドレイン電極の周囲を覆うように前記層間絶縁膜を形成し、
前記テスト用ゲート電極を露出する前記工程において、前記ソース電極および前記ドレイン電極の上面を露出させ、
前記第一、二の測定工程において、前記テスト用ゲート電極と前記ソース電極または前記ドレイン電極との間のトランジスタの閾値を測定し、
前記評価工程において、前記第一の測定工程で測定された閾値と前記第二の測定工程で測定された閾値とを比較する請求項１３に記載のプラズマダメージ評価方法。
【請求項１５】
前記テスト用ゲート電極を露出する前記工程において、化学機械研磨法により前記ソース電極と前記ドレイン電極とを露出させる請求項１４に記載のプラズマダメージ評価方法。
【請求項１６】
前記テスト用ゲート電極と前記ソース電極と前記ドレイン電極とが平面視において前記基板の表面積の３０％以上を覆うように前記テスト用ゲート電極と前記ソース電極と前記ドレイン電極とを形成する請求項１３乃至１５いずれかに記載のプラズマダメージ評価方法。
【請求項１７】
前記テスト用ゲート電極、前記ソース電極および前記ドレイン電極にそれぞれ隣設するダミー電極を形成する工程をさらに含む請求項１３乃至１６いずれかに記載のプラズマダメージ評価方法。
【請求項１８】
前記テスト用ゲート電極と前記ソース電極と前記ドレイン電極と前記ダミー電極とが平面視において前記基板の表面積の３０％以上を覆うように前記テスト用ゲート電極と前記ソース電極と前記ドレイン電極と前記ダミー電極とを形成する請求項１７に記載のプラズマダメージ評価方法。
【請求項１９】
前記層間絶縁膜を形成する前記工程の前に、前記テスト用ゲート電極、前記ソース電極および前記ドレイン電極をそれぞれ埋込絶縁膜で埋め込む工程と、
前記テスト用ゲート電極、前記ソース電極および前記ドレイン電極の上部にそれぞれ位置する前記埋込絶縁膜を除去し、かつ、前記テスト用ゲート電極、前記ソース電極および前記ドレイン電極の前記上面をそれぞれ平坦化する工程と、
をさらに含み、
前記第一の測定工程において、平坦化された前記テスト用ゲート電極と前記ソース電極または前記ドレイン電極との間のトランジスタの閾値を測定する請求項１３乃至１８いずれかに記載のプラズマダメージ評価方法。
【請求項２０】
前記ソース電極および前記ドレイン電極が、同一の膜から形成されている請求項１３乃至１９いずれかに記載のプラズマダメージ評価方法。
【請求項２１】
基板に、拡散層、テスト用ゲート絶縁膜、及び、テスト用ゲート電極を有するダメージ評価用素子を形成する工程と、
前記基板に、前記拡散層、製品用ゲート絶縁膜、及び、製品用ゲート電極を有する半導体素子を形成する工程と、
形成された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第一の測定工程と、
プラズマ気相法で前記テスト用ゲート電極を覆うテスト用層間絶縁膜を形成する工程と、
前記テスト用層間絶縁膜を除去して、前記テスト用ゲート電極の上面を露出する工程と、
露出された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第二の測定工程と、
前記第一の測定工程で得られる測定結果と前記第二の測定工程で得られる測定結果とを比較する評価工程と、
前記評価工程で得られた評価結果が所定の閾値を満たすとき、前記テスト用層間絶縁膜を形成したプラズマ条件で前記製品用ゲート電極を覆う製品用層間絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマダメージ評価方法、および、これを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ、ＬＳＩ）の微細化の進行に伴い、誘電率がシリコン酸化膜よりも小さい低誘電率膜（Ｌｏｗ−ｋ絶縁膜）が配線層間絶縁膜に使用されている。低誘電率膜は、主に、プラズマ化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法を用いて成膜されている。そのため、低誘電率膜の形成時のプラズマ条件により発生した電子やイオンがゲート絶縁膜に悪影響を与えることが問題となっている。
【０００３】
そこで、プラズマダメージを評価する方法として、特許文献１の技術が知られている。特許文献１には、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極と接続するＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）用導体パターンと、ＴＥＧ用導体パターン上に形成された層間絶縁膜と、層間絶縁膜にドライエッチングで形成された孔および溝と、からなる半導体装置が記載されている。そして、上記構造を有することにより、プラズマダメージ量に影響を与えるエリアを限定することができると記載されている。
【０００４】
また、特許文献２には、半導体基板上に形成されたゲート絶縁膜とゲート電極とを順に形成し、プラズマを直接ゲート電極に付加することで、プラズマダメージを評価する方法が記載されている。これにより、プラズマプロセスにおいてコンタクトホールまたはスルーホールへと直接侵入する電荷の絶縁膜に及ぼすダメージを高感度に検出できることが記載されている。
【特許文献１】特開２００７−１１６０４２号公報
【特許文献２】特開２０００−１５０６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術では、得られる評価結果は、層間絶縁膜形成時に発生するプラズマダメージとドライエッチング時に発生するプラズマダメージとの和になる。そのため、層間絶縁膜形成時のプラズマダメージのみを評価することは困難である。
【０００６】
また、特許文献２で開示されている方法を用いる場合については、実際に層間絶縁膜を形成していない。したがって、層間絶縁膜形成時のプラズマダメージを正確に評価できない。
【課題を解決するための手段】
【０００７】
本発明によれば、基板に、拡散層、テスト用ゲート絶縁膜、及び、テスト用ゲート電極を有するダメージ評価用素子を形成する工程と、
形成された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第一の測定工程と、
プラズマ気相法で前記テスト用ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を除去して、前記テスト用ゲート電極の上面を露出する工程と、
露出された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第二の測定工程と、
前記第一の測定工程で得られる測定結果と前記第二の測定工程で得られる測定結果とを比較する評価工程と、
を含むプラズマダメージ評価方法
が提供される。
【０００８】
また、本発明によれば、基板に、拡散層、テスト用ゲート絶縁膜、及び、テスト用ゲート電極を有するダメージ評価用素子を形成する工程と、
前記基板に、前記拡散層、製品用ゲート絶縁膜、及び、製品用ゲート電極を有する半導体素子を形成する工程と、
形成された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第一の測定工程と、
プラズマ気相法で前記テスト用ゲート電極を覆うテスト用層間絶縁膜を形成する工程と、
前記テスト用層間絶縁膜を除去して、前記テスト用ゲート電極の上面を露出する工程と、
露出された前記テスト用ゲート電極に通電して前記テスト用ゲート絶縁膜の電気的特性を測定する第二の測定工程と、
前記第一の測定工程で得られる測定結果と前記第二の測定工程で得られる測定結果とを比較する評価工程と、
前記評価工程で得られた評価結果が所定の閾値を満たすとき、前記テスト用層間絶縁膜を形成したプラズマ条件で前記製品用ゲート電極を覆う製品用層間絶縁膜を形成する工程と、
を含む半導体装置の製造方法
が提供される。
【０００９】
この発明によれば、プラズマＣＶＤ法で層間絶縁膜を形成する工程の前後において、ゲート絶縁膜の電気的特性を測定し、両者を比較する。これにより、層間絶縁膜の形成時のプラズマがゲート絶縁膜の電気的特性をどの程度劣化させたかを把握することができる。したがって、層間絶縁膜形成時のプラズマダメージを正確に評価することができる。
【発明の効果】
【００１０】
本発明によれば、層間絶縁膜形成時にゲート絶縁膜が受けるプラズマダメージを、正確かつ簡易な方法で評価することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
以下、本実施形態のプラズマダメージ評価方法について具体的に説明する。
【００１３】
図１は、本発明の第１の実施形態の評価方法を説明する図である。図１（ａ）〜（ｃ）は、本実施形態の評価方法の各工程におけるテスト用半導体装置の断面図である。図１（ｄ）〜（ｆ）は、本実施形態の評価方法の各工程におけるテスト用半導体装置の上面図である。図示するように、本実施形態の方法では、テスト用の半導体基板１０にダメージ評価用素子を有するテスト用半導体装置が形成される。図１（ａ）と図１（ｄ）とが対応し、図１（ｂ）と図１（ｅ）とが対応し、図１（ｃ）と図１（ｆ）とが対応している。
【００１４】
本実施形態に係る方法は、シリコン基板などの半導体基板１０に、拡散層１２、ゲート絶縁膜１３（テスト用ゲート絶縁膜）、及び、ゲート電極１４（テスト用ゲート電極）を有するダメージ評価用素子を形成する工程と、形成されたゲート電極１４に通電してゲート絶縁膜１３の電気的特性を測定する第一の測定工程と、プラズマＣＶＤ法でゲート電極１４を覆う層間絶縁膜１５を形成する工程と、層間絶縁膜１５を除去して、ゲート電極１４の上面を露出する工程と、露出されたゲート電極１４に通電してゲート絶縁膜１３の電気的特性を測定する第二の測定工程と、第一の測定工程で得られる測定結果と第二の測定工程で得られる測定結果とを比較する評価工程と、を含む。
【００１５】
本実施形態において、ダメージ評価用素子を形成する工程は、半導体基板１０内に拡散層１２を形成する工程と、拡散層１２上にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜１３上にゲート電極１４を形成する工程と、を含む。また、第一、二の測定工程において、ゲート電極１４とゲート絶縁膜１３と拡散層１２との間のリーク電流を測定し、評価工程において、第一の測定工程で測定されたリーク電流と第二の測定工程で測定されたリーク電流とを比較する。
【００１６】
以下、各工程について、詳細に説明する。
【００１７】
まず、図１（ａ）および図１（ｄ）に示すように、半導体基板１０内に素子分離層１１および拡散層１２を形成する。ついで、素子分離層１１および拡散層１２上にゲート絶縁膜１３を形成した後、ゲート絶縁膜１３上にゲート電極１４を形成する。
【００１８】
ここで、ゲート電極１４は、ポリシリコンまたは金属層から形成される。金属層として、アルミニウム、ハフニウム、ランタン、チタン、タンタル及び銅のいずれかからなる層が例示される。
【００１９】
また、ゲート電極１４は、素子分離層１１と拡散層１２との境界に跨って素子分離層１１および拡散層１２の上部に形成する。このとき、平面視において、拡散層１２上のゲート電極１４の面積よりも素子分離層１１上のゲート電極１４の面積が大きくなるようにゲート電極１４を形成する。また、拡散層１２上にあるゲート電極１４の幅は、製品のトランジスタの幅と等しくするとよい。また、拡散層１２上のゲート電極１４と素子分離層１１上のゲート電極１４との面積比は、製品となる半導体装置におけるゲート配線層のアンテナ比、すなわち、基板上に位置する部分と素子分離膜上に位置する部分との面積比に対応させて適宜設計することもできる。
【００２０】
さらに、図１（ｄ）で図示するように、ゲート電極１４は、平面視において相対的に面積の大きい矩形と面積の小さい矩形とを接合させた形状としてもよい。このとき、相対的に面積の大きい矩形のゲート電極を素子分離層１１上に形成し、相対的に面積の小さい矩形のゲート電極を拡散層１２上に形成する。こうすることで、第一、第二の測定工程において、テスターをゲート電極１４に接触させやすくなる。また、後述する層間絶縁膜１５の除去において、ＣＭＰの平坦性を向上させることができる。
【００２１】
なお、図１（ｄ）においては、拡散層１２は、ゲート電極１４で中心が覆われるとともに、半導体基板１０内に延在して形成されている。しかしながら、ゲート電極１４の端部を拡散層１２で覆い、かつ、半導体基板１０内に拡散層１２を延在させてもよい。
【００２２】
ついで、図１（ａ）および図１（ｄ）に示す構造体において、ゲート電極１４とゲート絶縁膜１３と拡散層１２との間に電圧を印加してリーク電流を測定する（第一の測定工程）。リーク電流の測定方法としては、ゲート電極１４とゲート絶縁膜１３と拡散層１２との間に印加する電圧を徐々に増加させてゲート電極１４から半導体基板１０に流れる電流値を測定する方法がある。
【００２３】
ついで、プラズマＣＶＤ法により、半導体基板１０と素子分離層１１と拡散層１２とゲート電極１４とを覆うように層間絶縁膜１５を形成する（図１（ｂ）、（ｅ））。プラズマとしては、たとえば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）やＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）プラズマといった高密度プラズマを用いることができる。
【００２４】
層間絶縁膜１５にとしては、比誘電率が３．９以下の低誘電率膜、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒膜等を例示することができる。
【００２５】
その後、図１（ｃ）および図１（ｆ）で示すように、ＣＭＰ法により層間絶縁膜１５を除去し、ゲート電極１４を露出させる。この際、ゲート電極１４の表面は、引き続きＣＭＰ法により研磨されることで平坦化してもよい。
【００２６】
ここで、前述のゲート電極１４を形成する工程において、半導体基板１０の表面積の３０％以上を覆うようにゲート電極１４を形成されていると好ましい。こうすることで、ＣＭＰの平坦性が向し、研磨しすぎてゲート電極１４が消失したり、層間絶縁膜１５が除去されずに残ってしまうことを防ぐことができる。したがって、半導体基板１０の面内にゲート電極１４を均一に露出させることができる。
【００２７】
ついで、図１（ｃ）および図１（ｆ）に示す構造体において、露出されたゲート電極１４とゲート絶縁膜１３と拡散層１２との間に電圧を印加してリーク電流を測定する（第二の測定工程）。このとき、リーク電流の測定方法には、第一の測定工程と同様な方法を採用することが好ましい。
【００２８】
ついで、第一の測定工程と第二の測定工程で得られたリーク電流を互いに比較する。具体的には、第二の測定工程で測定されたリーク電流と第一の測定工程で測定されたリーク電流との差を検出する。こうすることで層間絶縁膜１５の形成時のプラズマがゲート絶縁膜１３の絶縁性をどの程度低下させたかを検出することができる。そして、両者の差が所定値以上であったとき、ゲート絶縁膜１３がプラズマＣＶＤ法によるダメージを受けたと評価する。
【００２９】
つづいて、本実施形態の作用効果について説明する。この実施形態によれば、プラズマＣＶＤ法で層間絶縁膜１５を形成する工程の前後において、ゲート絶縁膜１３の電気的特性を測定し、両者を比較する。これにより、層間絶縁膜１５の形成時のプラズマがゲート絶縁膜１３の電気的特性をどの程度劣化させたかを把握することができる。したがって、層間絶縁膜１５形成時のプラズマダメージを正確に評価することができる。
【００３０】
プラズマＣＶＤ法では、プラズマから飛来する電子、または、アルゴンやヘリウム等の正イオンが半導体基板１０の表面に高エネルギーで到達することがある。その場合、半導体基板１０の表面のプラズマ電位が不均一になり、これにより、電荷がゲート電極１４から半導体基板１０の内部を伝わり、プラズマ電位の高い場所から低い場所に移動する。半導体基板１０上にゲート電極１４やゲート電極１４に接続している配線が存在すると、ゲート電極１４や配線を構成する金属から半導体基板１０に向かってイオンや電子が流出する。その結果、ゲート電極１４と半導体基板１０との間に存在するゲート絶縁膜１３に対して大きな電圧が印加され、その結果、絶縁破壊が発生し、リーク電流が増加する。このように、ゲート絶縁膜１３のリーク電流が増加すると、半導体装置の機能スイッチとしての動作に不具合が発生する。したがって、回路が正常に動作しなくなり、半導体装置の動作に異常をきたす。
【００３１】
しかしながら、本実施形態では、層間絶縁膜１５を形成する工程の前後において、ゲート電極１４とゲート絶縁膜１３と拡散層１２との間のリーク電流を測定し、両者を比較する。これにより、層間絶縁膜１５の形成時のプラズマ条件で発生したイオンや電子がゲート絶縁膜１３の絶縁性をどの程度低下させたかを把握することができる。したがって、製造したトランジスタの特性を容易かつ正確に評価して、良好な品質の半導体装置を提供することができる。
【００３２】
（第２の実施形態）
【００３３】
図２は、第２の実施形態の評価方法を説明する図である。図２（ａ）は、本実施形態の評価方法で使用するテスト用半導体装置の断面図である。図２（ｂ）は、本実施形態の評価方法で使用するテスト用半導体装置の上面図である。
【００３４】
図２（ｂ）で図示するように、本実施形態では、テスト用の半導体基板１０に複数のダメージ評価用素子を有する半導体装置が形成される。また、本実施形態では、拡散層１２上から素子分離層１１上まで延在するゲート電極１４を複数互いに面積が異なるように形成する。また、ゲート電極１４に隣設するダミー電極１７を形成する工程をさらに含む。また、第一、第二の測定工程において複数のゲート電極１４をそれぞれ通電し、複数のダメージ評価用素子におけるリーク電流を個々に測定する。その他は第１の実施形態と同様である。
【００３５】
ダミー電極１７は、評価の妨げのない場所、具体的には、複数のゲート電極１４の相互間のスペースに形成させる。また、ダミー電極１７は、素子分離層１１上に形成させるとよい。本実施形態において、「隣設」とは、ダミー電極１７がゲート電極１４と所定の間隔を開けて並列に配列されていることをいう。こうすることで、ＣＭＰによる平坦化を向上させることができる。
【００３６】
また、ダミー電極１７は、ゲート電極１４およびダミー電極１７が半導体基板１０の表面積の３０％以上を覆うように形成するとよい。こうすることで、ＣＭＰによる平坦化をさらに向上させることができる。
【００３７】
本実施形態の評価工程では、ゲート電極１４の面積が異なる複数のダメージ評価用素子の評価結果を互いに比較する。これらのダメージ評価用素子において、拡散層１２上に形成されたゲート電極１４の面積は同一であるが、素子分離層１１上に形成されたゲート電極１４の面積は異なる。そのため、ゲート電極１４の面積の違いによって、ゲート絶縁膜１３に発生するプラズマダメージが個々に異なる。したがって、評価結果を互いに比較することで、アンテナ比の違いによるゲート絶縁膜１３が受けたプラズマダメージの大小を評価することができる。
【００３８】
以上のように、本実施形態では、ゲート電極１４の周囲にダミー電極１７を形成させることにより、ＣＭＰによる平坦化を向上させることができる。そのため、研磨されすぎてゲート電極１４が消失したり、層間絶縁膜１５が除去されずにゲート電極１４の表面に残ってしまったりすることを防止することができる。したがって、安定的にプラズマダメージの評価を行うことが可能となる。
【００３９】
また、本実施形態では、平面視においてゲート電極１４の面積が異なる複数のダメージ評価用素子を形成する。こうすることで、アンテナ比の違いによるゲート絶縁膜１３が受けたプラズマダメージの大小を正確に評価することができる。
【００４０】
（第３の実施形態）
図３は、第３の実施形態の評価方法を説明する図である。図３（ａ）、（ｂ）は、いずれも本実施形態の評価方法で使用するテスト用半導体装置の断面図である。
【００４１】
本実施形態では、第１の実施形態で説明した工程に加え、層間絶縁膜２６を形成する前にゲート電極２５を埋込絶縁膜２４で埋め込む工程と、ゲート電極２５の上部に位置する埋込絶縁膜２４を除去し、かつ、ゲート電極２５の上面を平坦化する工程と、をさらに含む。そして、第一の測定工程において、埋込絶縁膜２４が除去されたゲート電極２５とゲート絶縁膜２３と拡散層２２との間のリーク電流を測定する。その他は第１の実施形態と同様である。
【００４２】
以下、本実施形態について詳細に説明する。まず、図３（ａ）に示すように、半導体基板２０内に素子分離層２１および拡散層２２を形成する。ついで、素子分離層２１および拡散層２２上にゲート絶縁膜２３を形成する。
【００４３】
ついで、ゲート絶縁膜２３上にゲート電極２５を形成した後、ゲート電極２５を埋込絶縁膜２４で埋め込む。ここで、埋込絶縁膜２４は、たとえば、ＬＰ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法によるシリコン窒化膜により形成させることができる。その後、埋込絶縁膜２４をＣＭＰ法により除去しつつ、ゲート電極２５の表面を平坦化する。
【００４４】
ついで、図３（ａ）に示す構造体において、ゲート電極２５とゲート絶縁膜２３と拡散層２２との間に電圧を印加してリーク電流を測定する（第一の測定工程）。
【００４５】
ついで、プラズマＣＶＤ法により、拡散層２２とゲート電極２５と埋込絶縁膜２４を覆うように層間絶縁膜２６を形成する（図３（ｂ））。
【００４６】
その後、層間絶縁膜２６をＣＭＰ法により除去して、ゲート電極２５および埋込絶縁膜２４の表面をそれぞれ露出する。この際、露出したゲート電極２５の表面は、引き続きＣＭＰ法により研磨されることで平坦化される。
【００４７】
ついで、露出されたゲート電極２５とゲート絶縁膜２３と拡散層２２との間に電圧を印加してリーク電流を測定する（第二の測定工程）。このとき、リーク電流の測定方法には、第一の測定工程と同様な方法を採用することが好ましい。
【００４８】
ついで、第一の電流測定工程と第二の電流測定工程で得られたリーク電流を互いに比較する。こうすることで層間絶縁膜２６形成時にゲート絶縁膜２３に発生するプラズマダメージを評価することができる。
【００４９】
以上のように本実施形態では、ゲート電極２５の表面をあらかじめＣＭＰ法により平坦化させてから層間絶縁膜２６を形成させる。これにより、層間絶縁膜２６の除去工程において、研磨されすぎてゲート電極２５が消失することを防止しつつ、ゲート電極２５の表面から層間絶縁膜２６をスムーズに除去することができる。したがって、安定的にプラズマダメージの評価を行うことが可能となる。
【００５０】
（第４の実施形態）
図４は、本発明の第４の実施形態の評価方法を説明する図である。図４（ａ）〜（ｃ）は、本実施形態の評価方法の各工程におけるテスト用半導体装置の断面図である。図４（ｄ）〜（ｆ）は、本実施形態の評価方法の各工程におけるテスト用半導体装置の上面図である。図示するように、本実施形態の方法では、半導体基板３０にダメージ評価用のトランジスタを有するテスト用半導体装置が形成される。図４（ａ）と図４（ｄ）とが対応し、図４（ｂ）と図４（ｅ）とが対応し、図４（ｃ）と図４（ｆ）とが対応している。
【００５１】
具体的には、ダメージ評価用の素子を形成する工程が、半導体基板３０上にゲート絶縁膜３３を形成する工程と、ゲート絶縁膜３３上にゲート電極３４を形成する工程と、ソース／ドレインとなる第二の拡散層３５を形成する工程と、第二の拡散層３５上にソース電極３６ａおよびドレイン電極３６ｂを形成する工程と、を含む。
【００５２】
層間絶縁膜３７を形成する工程において、ソース電極３６ａおよびドレイン電極３６ｂの周囲を覆うように層間絶縁膜３７を形成する。また、ゲート電極３４を露出する工程において、ソース電極３６ａおよびドレイン電極３６ｂの上面を露出させる。また、第一、二の測定工程において、ゲート電極３４とソース電極３６ａまたはドレイン電極３６ｂとの間のトランジスタの閾値を測定する。また、評価工程において、前記第一の測定工程で測定された閾値と第二の測定工程で測定された閾値とを比較する。
【００５３】
以下、各工程について、詳細に説明する。
【００５４】
まず、図４（ａ）および図４（ｄ）に示すように、半導体基板３０中に素子分離層３１を形成する。ついで、半導体基板３０中にｎ型不純物を注入してｎ型拡散層（第一の拡散層）３２を形成した後、ｎ型拡散層３２上にゲート絶縁膜３３を形成する。ついで、ゲート絶縁膜３３上にゲート電極３４を形成した後、ゲート電極３４をマスクとして不純物を注入し、ｐ型拡散層（第二の拡散層）３５を形成する。ついで、ｐ型拡散層３５上にソース電極３６ａおよびドレイン電極３６ｂを形成する。
【００５５】
ここで、ソース電極３６ａおよびドレイン電極３６ｂは、同一の膜から形成させることができる。ゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂは、ポリシリコンまたは金属から形成される。金属層としては、アルミニウム、ハフニウム、ランタン、チタン、タンタル及び銅等のいずれかからなる層が例示される。
【００５６】
ついで、図４（ａ）および図４（ｄ）に示す構造体において、ゲート電極３４とソース電極３６ａまたはドレイン電極３６ｂとの間のトランジスタの閾値を測定する（第一の測定工程）。トランジスタの閾値の測定方法としては、たとえば、ソース電極３６ａ−ドレイン電極３６ｂ間電圧ＶＤＳに対してゲート電極３４−ソース電極３６ｂ間電圧ＶＧＳを掃引しながらドレイン電流ＩＤＳを測定する方法がある。
【００５７】
ついで、プラズマＣＶＤ法により、半導体基板３０と素子分離層３１とゲート電極３４とソース電極３６ａとドレイン電極３６ｂとｐ型拡散層３５とを覆うように層間絶縁膜３７を形成する（図４（ｂ）、（ｅ））。プラズマとしては、たとえば、ＩＣＰやＥＣＲプラズマといった高密度プラズマを用いることができる。
【００５８】
ここで、層間絶縁膜３７としては、比誘電率が３．９以下の低誘電率膜、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒膜等を例示することができる。
【００５９】
その後、図４（ｃ）および図４（ｆ）で示すように、ＣＭＰ法により層間絶縁膜３７を除去し、ゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂをそれぞれ露出させる。この際、ゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂの表面は、引き続きＣＭＰ法により研磨されることで平坦化される。
【００６０】
ここで、ゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂは、平面視において、半導体基板３０の表面積の３０％以上を覆うように形成させるとよい。こうすることで、ＣＭＰの平坦性が向上する。したがって、研磨しすぎてゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂのいずれかが消失したり、層間絶縁膜３７が除去されずに残ってしまうことを防止することができる。したがって、半導体基板３０の面内にゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂを均一に露出させることができる。
【００６１】
ついで、図４（ｃ）および図４（ｆ）に示す構造体において、露出されたゲート電極３４とソース電極３６ａまたはドレイン電極３６ｂとの間のトランジスタの閾値を測定する（第二の測定工程）。このとき、トランジスタの閾値の測定方法には、第一の測定工程と同様な方法を採用することが好ましい。
【００６２】
ついで、第一の測定工程と第二の測定工程で得られたトランジスタの閾値を互いに比較する。具体的には、第二の測定工程で測定されたトランジスタの閾値と第一の測定工程で測定されたトランジスタの閾値との差を検出する。こうすることで層間絶縁膜３７の形成時のプラズマがゲート絶縁膜３３に蓄積してトランジスタ特性をどの程度劣化したかを検出することができる。そして、両者の差が所定値以上であったとき、ゲート絶縁膜３３がプラズマ気相法によるダメージを受けたと評価する。
【００６３】
つづいて、本実施形態の作用効果について説明する。この実施形態によれば、プラズマＣＶＤ法で層間絶縁膜３７を形成する工程の前後において、ゲート絶縁膜３３の電気的特性を測定し、両者を比較する。これにより、層間絶縁膜３７の形成時のプラズマがゲート絶縁膜３３の電気的特性をどの程度劣化させたかを把握することができる。したがって、層間絶縁膜３７形成時のプラズマダメージを正確に評価することができる。
【００６４】
プラズマＣＶＤ法では、プラズマから飛来する電子、または、アルゴンやヘリウム等の正イオンが半導体基板３０の表面に高エネルギーで到達することがある。その場合、半導体基板３０の表面のプラズマ電位が不均一になり、これにより、電荷がゲート電極３４から半導体基板３０の内部を伝わり、プラズマ電位の高い場所から低い場所に移動する。その結果、電子やイオンがゲート絶縁膜３３中にトラップされ、トランジスタ動作をさせるのに必要な電圧の閾値がシフトしてしまう。このような閾値シフトが発生すると、半導体装置の機能スイッチとなるトランジスタの動作に不具合を発生する。そのため、回路が正常に動作しなくなり、半導体装置の動作に異常をきたす。
【００６５】
しかしながら、本実施形態では、層間絶縁膜３７を形成する工程の前後において、ゲート電極３４とソース電極３６ａまたはドレイン電極３６ｂとの間のトランジスタの閾値を測定し、両者を比較する。これにより、トランジスタの閾値シフトがどの程度発生したかを把握することができる。したがって、製造したトランジスタの特性を容易かつ正確に評価して、良好な品質の半導体装置を提供することができる。
【００６６】
なお、本実施形態において、層間絶縁膜３７を形成する工程の前後において、ゲート電極３４とゲート絶縁膜３３とｎ型拡散層（第一の拡散層）３２との間のリーク電流を測定し、両者を比較してもよい。こうすることで、層間絶縁膜３７の形成時のプラズマ条件で発生したイオンまたは電子がゲート絶縁膜３３の絶縁性をどの程度低下させたかを把握することもできる。
【００６７】
（第５の実施形態）
図５は、第５の実施形態の評価方法を説明する図である。図５（ａ）は、本実施形態の評価方法で使用するテスト用半導体装置の断面図である。図５（ｂ）は、本実施形態の評価方法で使用するテスト用半導体装置の上面図である。
【００６８】
図５（ｂ）で図示するように、本実施形態では、テスト用の半導体基板３０に複数のダメージ評価用トランジスタを有する半導体装置が形成される。また、本実施形態では、素子分離層３１上の複数のゲート電極３４の面積が平面視において個々に異なるように形成されている。また、評価用トランジスタのソース電極３６ａおよびドレイン電極３６ｂは互いに同一面積で形成されるが、各評価用トランジスタ間で、評価用トランジスタのソース電極３６ａおよびドレイン電極３６ｂの面積は、互いに異なっている。また、本実施形態では、第４の実施形態で説明した工程に加え、ゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂにそれぞれ隣設するダミー電極３９９を形成する工程をさらに含む。第一、第二の測定工程において複数のゲート電極３４およびソース電極３６ａまたはドレイン電極３６ｂにそれぞれ通電し、複数のダメージ評価用トランジスタにおけるトランジスタの閾値を個々に測定する。その他は第４の実施形態と同様である。
【００６９】
ダミー電極３９９は、評価の妨げのない場所、具体的には、複数のダメージ評価用素子の相互間のスペースに形成させる。ダミー電極３９９は、素子分離層３１上に形成させるとよい。本実施形態において、「隣設」とは、ダミー電極３９９がゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂのそれぞれと所定の間隔を開けて並列に配列されていることをいう。こうすることで、ＣＭＰによる平坦化を向上させることができる。
【００７０】
また、ダミー電極３９９は、ゲート電極３４とソース電極３６ａとドレイン電極３６ｂとダミー電極３９９とが平面視において半導体基板３０の表面積の３０％以上を覆うように形成させるとよい。こうすることで、ＣＭＰによる平坦化をさらに向上させることができる。
【００７１】
本実施形態の評価工程では、ゲート電極３４の面積が異なる複数の評価用トランジスタの評価結果を互いに比較する。これらの評価用トランジスタは、ソース電極３６ａおよびドレイン電極３６ｂの面積は同一であるが、ゲート電極３４の面積が異なる。そのため、ゲート絶縁膜３３に発生するプラズマダメージが個々に異なる。したがって、評価結果を互いに比較することで、アンテナ比の違いによりゲート絶縁膜３３が受けたプラズマダメージの大小を評価することができる。
【００７２】
以上のように本実施形態では、ＣＭＰによる平坦化を向上させることができるため、研磨されすぎてゲート電極３４、ソース電極３６ａおよびドレイン電極３６ｂのいずれかが消失したり、層間絶縁膜３７が除去されずにゲート電極３４の表面に残ってしまったりすることを防止することができる。したがって、安定的にプラズマダメージの評価を行うことが可能となる。
【００７３】
また、本実施形態では、平面視においてゲート電極３４の面積が異なる複数のダメージ評価用素子を形成することで、アンテナ比の違いによりゲート絶縁膜３３が受けたプラズマダメージの大小を正確に評価することができる。
【００７４】
（第６の実施形態）
図６は、本実施形態の評価方法で使用するテスト用半導体装置の断面図である。本実施形態では、第４の実施形態で説明した工程に加え、層間絶縁膜３７を形成する工程の前に、ゲート電極４６、ソース電極４７ａおよびドレイン電極４７ｂをそれぞれ埋込絶縁膜４５で埋め込む工程と、ゲート電極４６、ソース電極４７ａおよびドレイン電極４７ｂの上部にそれぞれ位置する埋込絶縁膜４５を除去し、かつ、ゲート電極４６、ソース電極４７ａおよびドレイン電極４７ｂの上面をそれぞれ平坦化する工程と、をさらに含む。第一の測定工程において、平坦化されたゲート電極４６とソース電極４７ａまたはドレイン電極４７ｂとの間のトランジスタの閾値を測定する。その他は第４の実施形態と同様である。
【００７５】
以下、本実施形態について詳細に説明する。まず、半導体基板４０内に素子分離層４１を形成する。ついで、半導体基板４０中にｎ型不純物を注入してｎ型拡散層（第一の拡散層）４２を形成する。ついで、ｎ型拡散層４２上にゲート絶縁膜４４を形成した後、ゲート絶縁膜４４上にゲート電極４６を形成する。ついで、ゲート電極４６をマスクとして不純物を注入し、ｐ型拡散層（第二の拡散層）４３を形成する。ついで、ｐ型拡散層４３にソース電極４７ａおよびドレイン電極４７ｂを形成する。
【００７６】
ついで、ゲート電極４６、ソース電極４７ａおよびドレイン電極４７ｂを埋込絶縁膜４５で埋め込む。ここで、埋込絶縁膜４５は、たとえば、ＬＰ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法によるシリコン窒化膜により形成させることができる。その後、埋込絶縁膜４５をＣＭＰ法により除去して、ゲート電極４６、ソース電極４７ａおよびドレイン電極４７ｂの表面をそれぞれ露出する。
【００７７】
ついで、図６に示す構造体において、ゲート電極４６とソース電極４７ａまたはドレイン電極４７ｂとの間のトランジスタの閾値を測定する（第一の測定工程）。
【００７８】
ついで、プラズマＣＶＤ法により、ゲート電極４６とソース電極４７ａとドレイン電極４７ｂと埋込絶縁膜４５の表面をそれぞれ覆うように層間絶縁膜（図示せず）を形成する。
【００７９】
その後、層間絶縁膜をＣＭＰ法により除去して、ゲート電極４６とソース電極４７ａとドレイン電極４７ｂと埋込絶縁膜４５との表面をそれぞれ露出する。
【００８０】
ついで、露出されたゲート電極４６とソース電極４７ａまたはドレイン電極４７ｂとの間のトランジスタの閾値を測定する（第二の測定工程）。このとき、トランジスタの閾値の測定方法には、第一の測定工程と同様な方法を採用することが好ましい。
【００８１】
ついで、第一の測定工程と第二の測定工程で得られたトランジスタの閾値を互いに比較する。こうすることで層間絶縁膜形成時にゲート絶縁膜４４に発生するプラズマダメージを評価することが可能となる。
【００８２】
なお、本実施形態においても、ゲート電極４６とゲート絶縁膜４４とｎ型拡散層４２との間に電圧を印加してリーク電流を測定して層間絶縁膜の形成前後に得られたリーク電流を互いに比較してもよい。
【００８３】
以上のように本実施形態では、ゲート電極４６、ソース電極４７ａおよびドレイン電極４７ｂの表面をあらかじめＣＭＰ法により平坦化させてから層間絶縁膜を形成させる。これにより、層間絶縁膜の除去工程において、研磨されすぎてゲート電極４６が消失してしまうことを防止し、かつ、ゲート電極４６の表面から層間絶縁膜をスムーズに除去することができる。したがって、安定的にプラズマダメージの評価を行うことが可能となる。
【００８４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００８５】
たとえば、テスト用のゲート絶縁膜は、テスト用の半導体基板に形成されていてもよいし、製品用の半導体基板に形成されていてもよい。テスト用のゲート絶縁膜が製品用の半導体基板に製品用のゲート絶縁膜とともに形成するときは、テスト用ゲート絶縁膜をダイシングラインに形成すると、ダイシングにより最終製品と容易に分離できるため好ましい。
【００８６】
また、上記第４、５、６の実施形態では、第一の拡散層をｎ型とし、第二の拡散層をｐ型としたが、第一の拡散層をｐ型とし、第二の拡散層をｎ型としてもよい。
【００８７】
また、本発明は、ＣＭＯＳロジックに用いられる層間絶縁膜のみでなく、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ  Ｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、抵抗変化型メモリ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、又はそれらを同時に搭載した混載型の半導体製品に用いられる層間絶縁膜に対してもプラズマダメージを評価することが可能である。また、本発明は少なくとも一部に層間絶縁膜を有する半導体装置、電子回路装置、光回路装置、量子回路装置、マイクロマシン等に対してもプラズマダメージを評価することが可能である。
【００８８】
また、本発明のプラズマダメージ評価方法を用いて製品用半導体装置を製造することもできる。図７は、この半導体装置の製造方法の一例を説明するフローチャートである。以下、図７を用いて、本発明のプラズマダメージ評価方法を用いた製品用半導体装置の製造方法の一例について説明する。
【００８９】
まず、ダメージ評価用素子および製品用半導体素子を作製する（Ｓ１０、Ｓ１１）。ダメージ評価用素子および製品用半導体素子は、いずれも、図１で示すように、半導体基板１０に、拡散層１２、ゲート絶縁膜１３、及び、ゲート電極１４を有する。
【００９０】
ついで、ダメージ評価用素子のゲート電極１４とゲート絶縁膜１３と拡散層１２との間に電圧を印加してリーク電流を測定する。こうすることでゲート絶縁膜１３の電気的特性を測定する（Ｓ１２、第一の測定工程）。ついで、プラズマ気相法でダメージ評価用素子のゲート電極１４を覆うように層間絶縁膜１５を形成する（Ｓ１３、図１（ｂ））。
【００９１】
ついで、ダメージ評価用素子の層間絶縁膜１５を除去して、図１（ｃ）で示すように、ゲート電極１４の上面を露出する（Ｓ１４）。ついで、ダメージ評価用素子の露出されたゲート電極１４とゲート絶縁膜１３と拡散層１２との間に電圧を印加してリーク電流を測定する（Ｓ１５、第二の測定工程）。
【００９２】
ついで、Ｓ１２で得られるリーク電流の測定結果とＳ１５で得られるリーク電流の測定結果とを比較する（Ｓ１６、評価工程）。比較の結果、両者の差が所定値を超えるとき、プラズマダメージを受けたと評価する（Ｓ１７Ｙ）。
【００９３】
ついで、Ｓ１３におけるプラズマ条件を制御し（Ｓ１８）、再び、別のダメージ評価用素子を用いて制御されたプラズマ条件で層間絶縁膜１５を形成する。Ｓ１７では、たとえば、プラズマのパワーや圧力を制御する。
【００９４】
その結果、Ｓ１６において、Ｓ１２で得られるリーク電流の測定結果とＳ１５で得られるリーク電流の測定結果との差が所定値を満たすとき、プラズマダメージを受けなかったと評価する（Ｓ１７Ｎ）。そして、プラズマダメージを受けなかったと評価されたプラズマ条件で製品用半導体素子に層間絶縁膜１５を形成する（Ｓ１９）。ついで、任意の製造工程を経て製品用半導体装置を完成する（Ｓ２０）。
【００９５】
なお、ダメージ評価用素子および半導体素子の構造は、図１で示す構造にかえて、図４で示す構造を採用してもよい。すなわち、基板３０上にゲート絶縁膜３３と、ゲート電極３４と、ｎ型拡散層３２と、ｐ型拡散層３５と、ソース電極３６ａと、ドレイン電極３６ｂとを形成してもよい。この場合、Ｓ１２およびＳ１５では、ダメージ評価用素子のゲート電極３４とソース電極３６ａまたはドレイン電極３６ｂとの間のトランジスタの閾値を測定することができる。この場合、Ｓ１６では、Ｓ１２で測定された閾値とＳ１５で測定された閾値とを比較してもよい。比較の結果、両者の差が所定値以上であったとき、プラズマダメージを受けたと評価し（Ｓ１７Ｙ）。両者の差が所定値より小さいとき、プラズマダメージを受けたと評価してもよい（Ｓ１７Ｎ）。その他の動作は、上記説明したとおりである。
【００９６】
さらに、本発明は、以下の態様も適用可能である。
（１）半導体基板中に拡散層を形成する工程と、前記拡散層上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板およびゲート電極上に層間絶縁膜を形成する工程と前記層間絶縁膜を化学機械研磨法（ＣＭＰ）により除去する工程により前記ゲート電極を露出する工程を用いて形成された構造に対して、前記ゲート電極-前記ゲート絶縁膜-前記拡散層間のリーク電流を測定することにより層間絶縁膜形成時に前記ゲート絶縁膜に発生するプラズマダメージを評価する方法。
（２）（１）に記載の前記ゲート電極が半導体基板表面の３０％以上の割合を占めるような構造を用いて、（１）に記載の層間絶縁膜形成時のプラズマダメージを評価する方法。
（３）半導体基板中にｎ型拡散層を形成する工程と、前記ｎ型拡散層上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板中にｐ型拡散層を形成する工程と前記ｐ型拡散層上にソース、ドレイン電極を形成する工程と前記半導体基板およびゲート電極およびソース、ドレイン電極上に層間絶縁膜を形成する工程と前記層間絶縁膜を化学機械研磨法（ＣＭＰ）により除去する工程により前記ゲート電極、前記ソース、ドレイン電極を露出する工程を用いて形成された構造に対して、前記ゲート電極-前記ゲート絶縁膜-前記拡散層間のリーク電流を測定することにより、また、前記ゲート電極、前記ソース、ドレイン電極間のトランジスタの閾値を測定することにより層間絶縁膜形成時に前記ゲート絶縁膜に発生するプラズマダメージを評価する方法。
（４）半導体基板中にｐ型拡散層を形成する工程と、前記ｐ型拡散層上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板中にｎ型拡散層を形成する工程と前記ｎ型拡散層上にソース、ドレイン電極を形成する工程と前記半導体基板およびゲート電極およびソース、ドレイン電極上に層間絶縁膜を形成する工程と前記層間絶縁膜を化学機械研磨法（ＣＭＰ）により除去する工程により前記ゲート電極、前記ソース、ドレイン電極を露出する工程を用いて形成された構造に対して、前記ゲート電極-前記ゲート絶縁膜-前記拡散層間のリーク電流を測定することにより、また、前記ゲート電極、前記ソース、ドレイン電極間のトランジスタの閾値を測定することにより層間絶縁膜形成時に前記ゲート絶縁膜に発生するプラズマダメージを評価する方法。
（５）（３）から（４）に記載の前記ゲート電極、前記ソース、ドレイン電極が半導体基板の表面の３０％以上の割合を占めるような構造を用いて、（３）から（４）に記載の層間絶縁膜形成時のプラズマダメージを評価する方法。 
（６）（１）から（４）に記載の前記ゲート絶縁膜、及び前記ゲート電極を絶縁膜中に埋め込む工程と、前記ゲート電極の一部をＣＭＰにより除去する工程と、請求項３から４に記載のソース、ドレイン電極を絶縁膜中に埋め込む工程と、前記ソース、ドレイン電極の一部をＣＭＰにより除去する工程と、前記層間絶縁膜を形成する工程と、前記形成した層間絶縁膜をＣＭＰにより除去する工程を用いて形成された構造に対して、前記ゲート電極-前記ゲート絶縁膜-前記拡散層間のリーク電流を測定することにより、また、前記ゲート電極、前記ソース、ドレイン電極間のトランジスタの閾値を測定することにより層間絶縁膜形成時に前記ゲート絶縁膜に発生するプラズマダメージを評価する方法。
（７）ゲート電極の面積を変化させることにより、ゲート絶縁膜に発生するプラズマダメージを変化させて、プラズマダメージの大小を評価するような（１）から（６）に記載の方法。
（８）（１）から（７）に記載のゲート電極、または（４）から（７）に記載のソース、ドレイン電極がポリシリコンから構成されている、（１）から（７）に記載のプラズマダメージを評価する方法。
（９）（１）から（７）に記載のゲート電極、または（４）から（７）に記載のソース、ドレイン電極が金属から構成されている、（１）から（７）に記載のプラズマダメージを評価する方法。
【００９７】
なお、当然ながら、上述した実施形態は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施形態では、各部の構造などを具体的に説明したが、その構造などは本発明を満足する範囲で各種に変更することができる。
【図面の簡単な説明】
【００９８】
【図１】第１の実施形態の評価方法を説明する図である。図１（ａ）〜（ｃ）は、第１の実施形態の評価方法の各工程におけるテスト用半導体装置の断面図である。図１（ｄ）〜（ｆ）は、第１の実施形態の評価方法の各工程における半導体装置の上面図である。
【図２】第２の実施形態の評価方法を説明する図である。図２（ａ）は、第２の実施形態の評価方法で使用するテスト用半導体装置の断面図である。図２（ｂ）は、第２の実施形態の評価方法で使用するテスト用半導体装置の上面図である。
【図３】第３の実施形態の評価方法で使用するテスト用半導体装置の断面図である。
【図４】第４の実施形態の評価方法を説明する図である。図４（ａ）〜（ｃ）は、第４の実施形態の評価方法の各工程におけるテスト用半導体装置の断面図である。図４（ｄ）〜（ｆ）は、第４の実施形態の評価方法の各工程におけるテスト用半導体装置の上面図である。
【図５】第５の実施形態の評価方法を説明する図である。図５（ａ）は、第５の実施形態の評価方法で使用するテスト用半導体装置の断面図である。図５（ｂ）は、第５の実施形態の評価方法で使用するテスト用半導体装置の上面図である。
【図６】第６の実施形態の評価方法で使用するテスト用半導体装置の断面図である。
【図７】本発明の半導体装置の製造方法の一例を説明するフローチャートである。
【符号の説明】
【００９９】
１０    半導体基板
１１    素子分離層
１２    拡散層
１３    ゲート絶縁膜
１４    ゲート電極
１５    層間絶縁膜
１７    ダミー電極
２０    半導体基板
２１    素子分離層
２２    拡散層
２３    ゲート絶縁膜
２４    埋込絶縁膜
２５    ゲート電極
２６    層間絶縁膜
３０    半導体基板
３１    素子分離層
３２    ｎ型拡散層（第一の拡散層）
３３    ゲート絶縁膜
３４    ゲート電極
３５    ｐ型拡散層（第二の拡散層）
３６ａ    ソース電極
３６ｂ    ドレイン電極
３７    層間絶縁膜
３９９    ダミー電極
４０    半導体基板
４１    素子分離層
４２    ｎ型拡散層（第一の拡散層）
４３    ｐ型拡散層（第二の拡散層）
４４    ゲート絶縁膜
４５    埋込絶縁膜
４６    ゲート電極
４７ａ    ソース電極
４７ｂ    ドレイン電極
【図１】
2010147389.tif 000003
【図２】
2010147389.tif 000004
【図３】
2010147389.tif 000005
【図４】
2010147389.tif 000006
【図５】
2010147389.tif 000007
【図６】
2010147389.tif 000008
【図７】
2010147389.tif 000009