(57)【要約】【課題】ハードウェアの単純化および試験時間の短縮を図りつつ、パターンメモリの任意のアドレスに復帰可能にすることを目的とする。【解決手段】ＤＵＴ１０１のテストを行うためのパターンデータＰＡＴを記憶するパターンメモリ２を備える半導体試験装置であって、アドレスをインクリメントしてパターンメモリ２のパターンデータＰＡＴを読み出すためのアドレスを生成するアドレス生成部３と、このアドレス生成部３からパターンメモリ２に出力するアドレスを格納して、格納したアドレスをアドレス生成部３に出力するアドレス格納部５と、を備えている。アドレス格納部５に復帰させたいアドレスを格納して、必要なときにアドレス生成部３に格納しているアドレスを出力することにより、任意のアドレスに復帰させることが可能になる。【選択図】  図１
2010133886.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスのテストを行うためのパターンデータを記憶するパターンメモリを備える半導体試験装置であって、
アドレスをインクリメントして前記パターンメモリのパターンデータを読み出すためのアドレスを生成するアドレス生成部と、
このアドレス生成部から前記パターンメモリに出力するアドレスを格納して、格納したアドレスを前記アドレス生成部に出力するアドレス格納部と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記アドレス生成部と前記アドレス格納部とは、それぞれ１ビットの制御信号により制御がされる
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記アドレス生成部から出力されたアドレスと前記アドレス格納部から出力されたアドレスとのうち何れか一方を選択して、前記アドレス生成部に出力するセレクタを備えたこと
を特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記アドレス生成部と前記アドレス格納部と前記セレクタとは、それぞれ１ビットの制御信号により制御がされる
ことを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記パターンメモリと前記アドレス生成部と前記アドレス格納部と前記セレクタとを設けた個別パターン発生部を複数備えるテスト部と、
前記テスト部とは別個独立の装置として構成され、前記テスト部の制御を行うコントローラと、
を備えたことを特徴とする請求項３記載の半導体試験装置。
【請求項６】
前記アドレス格納部は、前記アドレス生成部から前記パターンメモリに出力されるアドレスを格納するアドレス格納レジスタを複数備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項７】
前記アドレス格納部は、前記アドレス生成部から前記パターンメモリに出力されるアドレスを順次格納していくアドレス格納ＦＩＦＯを備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項８】
前記アドレス格納部は、前記アドレス生成部から前記パターンメモリに出力される複数のアドレスを記憶するアドレスメモリを備えていることを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は被試験デバイスのテストを行う半導体試験装置に関し、特に被試験デバイスのテストを行うためのパターンデータを記憶したパターンメモリを備えた半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（以下、ＤＵＴ）に対して所定の試験信号を入力して測定を行うテストとして、パターンデータを記憶したパターンメモリを備える半導体試験装置が従来から知られている。図６に従来の半導体試験装置の概略を示す。この半導体試験装置はＤＵＴ１０１とＡＬＰＧ１０２とＰＥ１０３とを備えて概略構成されている。ＤＵＴ１０１はメモリやＩＣ、ＬＳＩ等の半導体デバイスであり、試験対象となる被試験デバイスである。ＡＬＰＧ（Algorithmic Pattern Generator）１０２はＤＵＴ１０１のパターンデータを生成するためのコントローラである。また、ＰＥ（Pin Electronics）１０３はＤＵＴ１０１に対して試験信号を入力して試験を行うテスト部である。
【０００３】
ＡＬＰＧ１０２はＰＧ１１１とクロック発生部１１２とユーザ情報設定部１１３とを備えて概略構成している。ＰＧ１１１はパターンデータを生成するためのパターンジェネレータである。クロック発生部１１２はテストの動作基準となる基準クロックＣＬＫを発生するためのものである。ユーザ情報設定部１１３はユーザが設定する情報を記憶するものであり、ここでは後述するアドレス制御信号ＣＴＲと初期アドレスＳＡとが設定されるものとして説明する。そして、これらの情報はＰＥ１０３に出力される。
【０００４】
ＰＥ１０３は複数（ｎ個：ｎは自然数）の個別制御ユニット１２０−１〜１２０―ｎ（総称して個別制御ユニット１２０とする）を備えている。個別制御ユニット１２０はＤＵＴ１０１に対して個別的にテスト信号を印加するための機構であり、ＴＧ１２１−１〜１２１―ｎ（総称してＴＧ１２１とする）と個別パターン生成部１２２−１〜１２３―ｎ（総称して個別パターン生成部１２２とする）と信号生成部１２３−１〜１２２―ｎ（総称して信号生成部１２３とする）とを備えている。
【０００５】
ＴＧ１２１はＤＵＴ１０１に対してテスト信号を印加するためのタイミングを生成するタイミングジェネレータであり、ＡＬＰＧ１０２のＰＧ１１１から出力されるパターンデータおよび基準クロックＣＬＫを入力してＤＵＴ１０１のテストタイミングを生成している。個別パターン生成部１２２はＤＵＴ１０１に対して個別的なパターンデータを生成する。ＡＬＰＧ１０２のＰＧ１１１から出力されるパターンデータは全てのＤＵＴ１０１に対して共通のパターンデータ（以下、共通パターンデータＣＰＡＴとする）であり、ＤＵＴ１０１に対してそれぞれ異なるパターンデータを印加するために個別的なパターンデータ（以下、パターンデータＰＡＴとする）を個別パターン生成部１２２が発生している。信号生成部１２３は、ＴＧ１２１から出力されるタイミングおよび個別パターン生成部１２２から出力されたパターンデータＰＡＴ（ＤＵＴ１０１に対して個別的に生成されたパターンＰＡＴ）を用いてテスト信号を生成してＤＵＴ１０１に印加を行う。
【０００６】
個別パターン生成部１２２について、図７を用いて説明する。個別パターン生成部１２２はパターンメモリ１３１とアドレス生成部１３２とアドレスレジスタ１３３とを備えて概略構成している。パターンメモリ１３１にはＤＵＴ１０１に個別的に対応した複数のパターンデータＰＡＴが記憶されており、パターンメモリ１３１から読み出されたパターンデータＰＡＴが信号生成部１２３に出力される。アドレス生成部１３２はパターンメモリ１３１に記憶されているパターンデータＰＡＴを読み出すためのアドレスを演算して生成しており、生成されたアドレス（アドレス１３２Ａとする）をアドレスレジスタ１３３に出力する。アドレスレジスタ１３３はアドレス生成部１３２から出力されたアドレス１３２Ａを一時的に保持するためのレジスタであり、保持したアドレスはアドレス１３３Ａとしてパターンメモリ１３１に出力される。
【０００７】
アドレス生成部１３２はアドレス制御信号ＣＴＲの制御に基づいて、入力したアドレスをインクリメントすることにより、或いはアドレスのインクリメントを行わずにそのままのアドレスを出力することによりパターンメモリ１３１からパターンデータＰＡＴを読み出すためのアドレスを生成する。アドレス制御信号ＣＴＲが「０」を示していれば入力したアドレスをそのまま出力し、「１」を示していれば入力したアドレスをインクリメントしたアドレスを出力する。アドレス生成部１３２はアドレスレジスタ１３３が出力するアドレス１３３Ａを入力しており、インクリメントを行う対象となるアドレスはアドレス１３３Ａになる。
【０００８】
アドレスレジスタ１３３には初期アドレスＳＡが入力される。従って、アドレスレジスタ１３３に初期アドレスＳＡが保持され、この初期アドレスＳＡがアドレス１３３Ａとしてパターンメモリ１３１およびアドレス生成部１３２に出力される。つまり、初期アドレスＳＡをスタートアドレスとして、アドレス生成部１３２によるインクリメントにより、初期アドレスＳＡから連続したアドレスにアクセスされることになる。
【０００９】
図８に示すように、パターンメモリ１３１は複数のエリアに分割されている。各エリアにはＤＵＴ１０１のテストを行うために必要な制御パターンが記述されている。制御パターンはコマンドおよびコマンドを実行するための１または複数のデータから構成されており、コマンドとデータとはそれぞれ１つのアドレスに記憶されているパターンデータＰＡＴを構成する。例えば、データエリアＢの制御パターンとしては、アドレス０３にコマンドが記憶されており、アドレス０４〜０８にコマンドを実行するための５つのデータが記憶されている。これらは全てパターンデータＰＡＴとなる。
【００１０】
初期アドレスＳＡとしてアドレス０３を指定して、アドレス生成部１３２が順次アドレスのインクリメントを行っていくことにより、コマンドおよび各データのパターンデータＰＡＴが読み込まれて、信号生成部１２３に出力されていく。
【００１１】
図６および図７に示すように、個別制御ユニット１２０のＴＧ１２１、そして個別パターン生成部１２２のパターンメモリ１３１およびアドレスレジスタ１３３はクロック発生部１１２が発生した基準クロックＣＬＫを入力しており、基準クロックＣＬＫのタイミングで動作を行う。
【００１２】
次に、以上の構成の動作について図９のタイミングチャートを用いて説明する。図９において、アドレス制御信号ＣＴＲはＣＴＲ（０）が初期値となっており、ＣＴＲ（１）、ＣＴＲ（２）、・・・がそれぞれ各時刻におけるアドレス制御信号ＣＴＲの値になっている。これらアドレス制御信号ＣＴＲの値は予めユーザ情報設定部１１３に設定されている。ここでは、全てのアドレス制御信号ＣＴＲの値は「１」であるものとして説明する。つまり、全ての時刻においてアドレス生成部３は必ずアドレスのインクリメントの制御を行うものとする。
【００１３】
また、図９におけるＡＤＤ（０）、ＡＤＤ（１）、・・・は連続したアドレスを示している。ＡＤＤ（０）は初期アドレスＳＡを示しており、この初期アドレスＳＡはユーザ情報設定部１１３に設定されている。アドレス生成部１３２から出力されるアドレス１３２Ａおよびアドレスレジスタ１３３から出力されるアドレス１３３Ａは両者とも初期値がＡＤＤ（０）とする。ＰＡＴ（ＡＤＤ（ｍ））はパターンメモリ１３１のＡＤＤ（ｍ）におけるパターンデータを示している（ｍは自然数）。
【００１４】
アドレス生成部１３２はアドレス制御信号ＣＴＲに基づいてアドレスのインクリメントを行うか、或いは入力したアドレスをそのまま出力する。アドレス制御信号ＣＴＲは全て「１」を示しているので、全ての時刻において入力したアドレスを必ずインクリメントする。アドレス生成部１３２にはアドレスレジスタ１３３から出力されたアドレス１３３Ａが入力されており、初期値としてはＡＤＤ（０）となっている。従って、アドレス生成部１３２は時刻ｔ０から開始して、基準クロックＣＬＫの立ち上がりタイミングに同期して、毎回アドレスのインクリメントを行っていく。このため、アドレス１３２ＡとしてはＡＤＤ（１）、ＡＤＤ（２）、・・・の順番で連続したアドレスが生成されていく。
【００１５】
アドレスレジスタ１３３はアドレス生成部１３２が生成したアドレス１３２Ａを基準クロックＣＬＫの１クロック分遅いタイミングで保持していく。従って、時刻ｔ１から開始して基準クロックＣＬＫの立ち上がりタイミングに同期して、ＡＤＤ（１）、ＡＤＤ（２）、・・・の順番で連続したアドレスをレジスタ内に保持していく。
【００１６】
パターンメモリ１３１はアドレスレジスタ１３３から出力されるアドレス１３３Ａを入力して、パターンデータＰＡＴを読み出す。パターンメモリ１３１がパターンデータＰＡＴを読み出すタイミングはアドレスレジスタ１３３がアドレスを保持するタイミングよりも１クロック分遅れている。このため、時刻ｔ２から開始して基準クロックＣＬＫの立ち上がりタイミングに同期して、ＰＡＴ（ＡＤＤ（１））、ＰＡＴ（ＡＤＤ（１））、・・・の順番で読み出されていく。読み出されたパターンデータＰＡＴは順次信号生成部１２３に出力されていく。
【００１７】
以上のように、アドレス生成部１３２が順次アドレスのインクリメントを行っていくことで、パターンメモリ１３１から連続したアドレスのパターンデータＰＡＴが信号生成部１２３に出力されていくようになる。なお、以上のような構成および動作を行う半導体試験装置としては、例えば特許文献１に開示されている技術がある。
【特許文献１】特開２００７−９３５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図６に示したように、半導体試験装置のＡＬＰＧ１０２とＰＥ１０３とは別個独立のハードウェアとして備えられており、ＰＥ１０３はＡＬＰＧ１０２により動作制御がなされている。別個独立の装置間で制御側と被制御側とに分かれているため、ＡＬＰＧ１０２によるＰＥ１０３の動作制御は簡単なものであることが望まれる。ＡＬＰＧ１０２により複雑な動作制御がされると、ハードウェアが著しく複雑化するためである。特に、ＡＬＰＧ１０２とＰＥ１０３との間はケーブルにより接続されており、複雑な動作制御を行うと、ケーブルに内包される信号線の数が大幅に増加してしまう。また、複雑な動作制御を行うようにすると、ＤＵＴ１０１のテスト動作自体が著しく低速化する。近年の半導体試験装置では試験時間の短縮が必須の課題であるため、ＡＬＰＧ１０２による動作制御をできるだけ簡単なものにすることで、試験時間の短縮を図りつつ、ハードウェアを単純なものにしなければならない。
【００１９】
このため、パターンメモリ１３１に対するアドレス制御は任意のアドレスにフレキシブルにアクセス可能にするのではなく、１ビットのアドレス制御信号ＣＴＲを用いたインクリメントによる制御としている。１ビットのアドレス制御信号ＣＴＲによる制御により極めて簡単な動作制御になり、試験時間の短縮およびハードウェアの単純化といった要請を十分に満たすことができるようになる。
【００２０】
一方で、アドレスの制御をインクリメントで行う場合には、アドレスを１つずつ増加することしかできないため、以前にアクセスしたアドレスに復帰させることはできない。このため、例えば以前にアクセスしたアドレスにジャンプさせるような制御、或いは特定の処理を繰り返すループ処理等といったような複雑な制御は１つのテスト中に行うことができない。このため、特定のアドレスに復帰させるためには、テストを一度終了させた後に再度テストを開始するようにしなければならない。
【００２１】
例えば、図８に示したパターンメモリ１３１のうちデータエリアＢの制御パターンを繰り返して実行するループ処理の場合には、最初にアドレス０３を初期アドレスＳＡとして設定を行い、その後インクリメントによるアドレス制御を行ってアドレス０８まで連続的にアクセスを行う。アドレス０８の次にアドレス０３に戻ることができないため、ＤＵＴ１０１のテストを終了させ、初期アドレスＳＡをアドレス０３に設定してテスト可能な状態に設定した後に、再びテストを開始する。そして、アドレス０３からアドレスをインクリメントしてテストを行っていく。このため、ループ処理を行う場合には、最終アドレス（アドレス０８）までのパターンデータＰＡＴが読み出された後にテストを終了させて、再度テストを開始させるために初期設定を行わなければならない。従って、テストを終了させた後に初期設定を行い、再びテストを開始するまでに要する時間が無駄になり、大幅なタイムロスが生じるようになる。例えば、ループ処理の回数がｘ回（ｘは自然数）の場合には、大幅なタイムロスがｘ回生じることになり、試験速度が著しく低下することになる。
【００２２】
そこで、本発明は、ハードウェアの単純化および試験時間の短縮を図りつつ、パターンメモリの任意のアドレスに復帰可能にすることを目的とする。
【課題を解決するための手段】
【００２３】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスのテストを行うためのパターンデータを記憶するパターンメモリを備える半導体試験装置であって、アドレスをインクリメントして前記パターンメモリのパターンデータを読み出すためのアドレスを生成するアドレス生成部と、このアドレス生成部から前記パターンメモリに出力するアドレスを格納して、格納したアドレスを前記アドレス生成部に出力するアドレス格納部と、を備えたことを特徴とする。
【００２４】
この半導体試験装置によれば、アドレス格納部に一時的に復帰させるアドレスを記憶し、これをアドレス生成部に入力させているため、一度アクセスしたアドレスに復帰させることができるようになる。しかも、パターンメモリのアドレスはインクリメント制御によりなされているため、簡単な制御でアドレスの制御を行うことができるようになり、ハードウェアの単純化および試験時間の短縮を図ることができる。
【００２５】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記アドレス生成部と前記アドレス格納部とは、それぞれ１ビットの制御信号により制御がされることを特徴とする。
【００２６】
この半導体試験装置によれば、１ビットの制御信号によりアドレス生成部とアドレス格納部とが制御されるため、極めて簡単にアドレスの制御を行うことができるようになる。
【００２７】
本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記アドレス生成部から出力されたアドレスと前記アドレス格納部から出力されたアドレスとのうち何れか一方を選択して、前記アドレス生成部に出力するセレクタを備えたことを特徴とする。
【００２８】
この半導体試験装置によれば、セレクタを設けることにより、インクリメントされたアドレスと復帰させたいアドレスとのうち何れか一方を自由に選択させる制御ができるようになる。
【００２９】
本発明の請求項４の半導体試験装置は、請求項３記載の半導体試験装置において、前記アドレス生成部と前記アドレス格納部と前記セレクタとは、それぞれ１ビットの制御信号により制御がされることを特徴とする。
【００３０】
この半導体試験装置によれば、アドレス生成部とアドレス格納部とセレクタとは１ビットの制御信号により制御がされていることから、極めて簡単にアドレスの制御を行うことができるようになる。
【００３１】
本発明の請求項５の半導体試験装置は、請求項３記載の半導体試験装置において、前記パターンメモリと前記アドレス生成部と前記アドレス格納部と前記セレクタとを設けた個別パターン生成部を複数備えるテスト部と、前記テスト部とは別個独立の装置として構成され、前記テスト部の制御を行うコントローラと、を備えたことを特徴とする。
【００３２】
この半導体試験装置によれば、テスト部とコントローラとは別個独立の装置により構成されており、コントローラの制御によりテスト部の制御がされている。コントローラからの制御をアドレスのインクリメントによる簡単な制御にしつつ、アドレス格納部に一時的にアドレスを格納することで任意のアドレスに復帰させられるようになる。コントローラとしてはＡＬＰＧを適用でき、テスト部としてはＰＥを適用できる。
【００３３】
本発明の請求項６の半導体試験装置は、請求項１記載の半導体試験装置において、前記アドレス格納部は、前記アドレス生成部から前記パターンメモリに出力されるアドレスを格納するアドレス格納レジスタを複数備えていることを特徴とする。
【００３４】
この半導体試験装置によれば、複数のアドレス格納レジスタにそれぞれ異なるアドレスを格納させることで、復帰させるアドレスを複数に設定できるようになる。
【００３５】
本発明の請求項７の半導体試験装置は、請求項１記載の半導体試験装置において、前記アドレス格納部は、前記アドレス生成部から前記パターンメモリに出力されるアドレスを順次格納していくアドレス格納ＦＩＦＯを備えていることを特徴とする。
【００３６】
この半導体試験装置によれば、アドレス格納ＦＩＦＯに複数のアドレスを格納させることができるため、復帰させるアドレスを複数に設定できるようになる。
【００３７】
本発明の請求項８の半導体試験装置は、請求項１記載の半導体試験装置において、前記アドレス格納部は、前記アドレス生成部から前記パターンメモリに出力される複数のアドレスを記憶するアドレスメモリを備えていることを特徴とする。
【００３８】
この半導体試験装置によれば、アドレスメモリに複数のアドレスを記憶させることができるため、復帰させるアドレスを複数に設定できるようになる。
【発明の効果】
【００３９】
本発明の半導体試験装置は、パターンメモリに出力されるアドレスをアドレス格納部に格納しておくことで、任意のアドレスに復帰させることが可能になる。しかも、アドレス生成部はアドレスのインクリメントによるアドレス制御を行うため、非常に簡単な制御でパターンメモリのアドレスを生成していくことができる。これにより、ハードウェアの単純化および試験時間の短縮を図りつつ、任意のアドレスに復帰させるフレキシブルなアドレス制御を行うことができるようになる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態について図面を参照して説明する。図１は個別パターン生成部１を示している。図６で説明したように半導体試験装置にはＡＬＰＧ１０２とＰＥ１０３とを設けているが、これらの構成は背景技術で説明した構成とほぼ同様である。ただし、個別パターン生成部の構成が従来のものと異なる。以下、本実施形態における個別パターン生成部１について説明する。なお、半導体試験装置の全体構成は図６を用いて、パターンメモリの構成については図８を用いて説明するが、以下の実施形態において、個別パターン生成部１以外の構成については背景技術と同じ符号を用いて説明する。
【００４１】
個別パターン生成部１は、パターンメモリ２とアドレス生成部３とアドレスレジスタ４とアドレス格納レジスタ５とセレクタ６とを備えて概略構成している。パターンメモリ２とアドレス生成部３とアドレスレジスタ４とは背景技術で説明したもの同じである。図６で示したように、ＰＥ１０３には複数の個別パターン生成部１が設けられる。個別パターン生成部１はＤＵＴ１０１に個別的に対応してパターンデータ（以下、パターンデータＰＡＴとする）を生成しているが、１つのＤＵＴ１０１の複数の接続ピンに対応してそれぞれ個別パターン生成部１を設けるものであってもよい。なお、ＰＥ１０３に１つの個別パターン生成部１を設けるものであってもよい。
【００４２】
パターンメモリ２はパターンデータＰＡＴを記憶するためのメモリであり、メモリ内は複数のエリアに分割され、各エリアにはＤＵＴ１０１のテストを行うための制御パターンが記憶されている。制御パターンはコマンドとデータから構成され、１つのコマンドに対してデータが複数になる場合もある。コマンドまたはデータは１つのアドレスに格納されているため、制御パターンは連続した複数のアドレスに記憶されるようになる。例えば、図８であれば、データエリアＢのアドレス０３にコマンドが記憶され、アドレス０４〜０８にコマンドを実行するためのデータが記憶される。パターンメモリ２から出力されるパターンデータＰＡＴは信号生成部１２３に入力されて、信号生成部１２３はＤＵＴ１０１に印加する試験信号を生成する。
【００４３】
アドレス生成部３はアドレス制御信号ＣＴＲに基づいて、入力したアドレスのインクリメント制御を行ってアドレス３Ａとして出力を行う。アドレス３Ａはパターンメモリ２のアドレスを指定するためのものである。アドレス生成部３には後述するセレクタ６が出力したアドレス６Ａが入力され、このアドレス６Ａのインクリメントを行う。アドレス生成部３は、アドレス制御信号ＣＴＲが「０」を示している場合にはアドレス６Ａをそのままアドレス３Ａとして出力し、アドレス制御信号ＣＴＲが「１」を示している場合にはアドレス６Ａをインクリメントしたアドレスをアドレス３Ａとして出力する。
【００４４】
アドレスレジスタ４はアドレス生成部３が出力したアドレス３Ａを一時的に保持するアドレスである。アドレスレジスタ４が保持したアドレス３Ａはアドレス４Ａとして出力される。アドレスレジスタ４には初期アドレスＳＡが入力されるようになっており、パターンメモリ２のスタートアドレスが指定される。例えば、データエリアＢの制御パターンを指定する場合には、初期アドレスＳＡはアドレス０３になる。初期アドレスＳＡとして設定されたアドレス０３はアドレス生成部３によりインクリメントされることにより、順次エリア内のアドレスのコマンド或いはデータが読み込まれていく。なお、アドレス生成部３が生成したアドレスをパターンメモリ２に直接的に入力させるようにしてもよい。この場合には、アドレスレジスタ４を設けなくてもよいが、アドレス生成部３に初期アドレスＳＡを設定する手段を設けなくてはならない。
【００４５】
アドレス格納部としてのアドレス格納レジスタ５は、アドレスの復帰を行うためにパターンメモリ２に出力されるアドレス４Ａを格納（保存）するレジスタになる。アドレスの格納はアドレス制御信号ＣＴＲに基づいて行っており、格納したアドレスをアドレス５Ａとしてセレクタ６に出力している。アドレス格納信号ＡＤＳが「０」を示している場合にはアドレス４Ａを格納せず、「１」を示している場合にはアドレス４Ａを格納する動作を行う。アドレス格納レジスタ５は１つのアドレスを格納するようになっており、複数のアドレスを格納できるようにはなっていない。従って、アドレス格納信号ＡＤＳが「１」を示した時点でのアドレス４Ａを格納しているが、次にアドレス格納信号ＡＤＳが「１」になったときには、先に格納したアドレス４Ａは失われ、最新のアドレス４Ａが格納されるようになる。
【００４６】
セレクタ６はアドレスレジスタ４から出力されたアドレス４Ａとアドレス格納レジスタ５から出力されたアドレス５Ａとを入力して何れか一方のアドレスを選択的に出力する。このセレクタ６が出力するアドレスをアドレス６Ａとする。セレクタ６はセレクト信号ＳＥＬに基づいて動作を行っており、セレクト信号ＳＥＬが「０」を示している場合にはアドレス４Ａを選択して出力し、「１」を示している場合にはアドレス５Ａを選択して出力する。セレクタ６から出力されたアドレス６Ａは前述したようにアドレス生成部３に入力されるようになっている。
【００４７】
パターンメモリ２とアドレスレジスタ４とアドレス格納レジスタ５とセレクタ６とは基準クロックＣＬＫに同期して動作を行っている。なお、アドレス生成部３はアドレス制御信号ＣＴＲに基づいて動作を行っており、このアドレス制御信号ＣＴＲはＡＬＰＧ１０２において基準クロックＣＬＫに同期させていることから、実質的にアドレス生成部３も基準クロックＣＬＫに同期して動作を行なっていることになる。
【００４８】
アドレス制御信号ＣＴＲとアドレス格納信号ＡＤＳとセレクト信号ＳＥＬとはそれぞれ１ビット（二値）の制御信号である。これらの制御信号はＰＥ１０３の外部から入力される。ＰＥ１０３はＡＬＰＧ１０２により制御がされるため、ここではＡＬＰＧ１０２から信号が出力されるものとする。ＡＬＰＧ１０２にはユーザ情報設定部１１３を設けてあり、ユーザ情報設定部１１３からアドレス制御信号ＣＴＲとアドレス格納信号ＡＤＳとセレクト信号ＳＥＬとを出力するようにしている。ユーザ情報設定部１１３には、これらの信号の出力タイミングが予め記憶されている。勿論、ＡＬＰＧ１０２以外の制御機構から各制御信号が出力されるようにしてもよい。
【００４９】
なお、アドレス制御信号ＣＴＲとアドレス格納信号ＡＤＳとセレクト信号ＳＥＬとは１ビットの制御信号であるものを例示しているが、これに限定されず、２ビット或いは３ビット等の少ないビット数の制御信号であってもよい。例えば、２ビットの制御信号にすることにより、条件付きでアドレスのインクリメントを行わせる等の制御ができる。ただし、制御信号は少ないビット数であるほど有利な効果を発揮するため、１ビットの制御信号であることが望ましい。
【００５０】
本発明では、アドレス格納信号ＡＤＳとセレクト信号ＳＥＬとの２つの制御信号を新たに追加しているが、これらの信号は１ビットの信号である。従って、制御信号の追加を行ったとしても、アドレス制御が複雑化することは殆どない。ＡＬＰＧ１０２から制御信号を伝達するための制御信号線を新たに追加されるが、１ビットの制御信号を伝達するための制御信号線であるため、ハードウェアは従来のものに比べて殆ど変化はない。また、アドレス制御も非常に簡単なものであるため、試験時間が冗長化するといった問題も殆ど発生しない。
【００５１】
アドレスレジスタ４に入力される初期アドレスＳＡも外部から入力されるようになっており、ここではＡＬＰＧ１０２のユーザ情報設定部１１３から入力するようにしている。初期アドレスＳＡはアドレスを示す情報であり、複数ビットの信号からなる情報になるが、初期アドレスＳＡは初期的な設定時にのみ使用されるものであり、テストの動作を行っているときに使用されるものではない。従って、最初に初期アドレスＳＡを設定してしまえばテスト中に使用されることがないため、アドレス制御が複雑化するという問題は生じない。
【００５２】
ＤＵＴ１０１のテストを行うときには、テストを開始するために初期アドレスＳＡの設定等の初期設定を行った後に、実際にＤＵＴ１０１のテストが開始される。初期設定は最初の設定動作にすぎず、その後のテスト動作に関与しない。従って、この初期設定時に複数ビットの初期アドレスＳＡが使用されたとしても、それほど制御が複雑化することはない。
【００５３】
以上の構成における動作について、図２のタイミングチャートを用いて説明する。図２において、アドレス制御信号ＣＴＲの初期値をＣＴＲ（０）、時刻ｔ０における値をＣＴＲ（１）、時刻ｔ１における値をＣＴＲ（２）、・・・としている。アドレス制御信号ＣＴＲは基準クロックＣＬＫの立ち上がりタイミングに同期して「１」または「０」の値がアドレス生成部３に入力される。従って、各時刻においてアドレス制御信号ＣＴＲは「１」または「０」の値を示すようになるが、以下においては、全ての時刻において「１」を示すものとして説明する。つまり、全ての時刻において、アドレス生成部３がアドレスのインクリメントを行うものとする。勿論、アドレス制御信号ＣＴＲが「０」を示しているものでもよく、その場合にはアドレスのインクリメントは行われない。
【００５４】
ＡＤＤ（０）は初期アドレスＳＡであり、ＡＤＤ（１）、ＡＤＤ（２）、・・・は順次アドレスをインクリメントした値になる。ここでは、アドレス生成部３が出力しているアドレス３Ａとアドレスレジスタ４が保持しているアドレス４Ａとアドレス格納レジスタ５に格納されているアドレスとの初期値は全てＡＤＤ（０）であるものとする。ＡＤＤ（０）はアドレスレジスタ４に設定される初期アドレスＳＡになる。そして、図２において、ＰＡＴ（ＡＤＤ（ｍ））はパターンメモリ２に記憶されているアドレスＡＤＤ（ｍ）のパターンデータを示している（ｍは自然数）。
【００５５】
前述したように、アドレス制御信号ＣＴＲは全ての時刻において「１」を示している。このため、全ての時刻においてアドレスのインクリメントが行われるため、アドレス生成部３は各時刻において、ＡＤＤ（１）、ＡＤＤ（２）、・・・のように連続したアドレスを生成していく。
【００５６】
アドレスレジスタ４はアドレス生成部３が出力したアドレス３Ａを一時的に保持するが、保持するタイミングとしてはアドレス生成部３がアドレス３Ａを出力するタイミングよりも１クロック分（基準クロックＣＬＫの分）だけ遅れている。従って、アドレスレジスタ４はアドレス生成部３が出力するアドレス３Ａよりも１クロック分遅れたタイミングで、ＡＤＤ（１）、ＡＤＤ（２）、・・・のように連続したアドレスを保持していく。そして、保持したアドレスをアドレス４Ａとして出力している。
【００５７】
アドレス格納レジスタ５に入力されるアドレス格納信号ＡＤＳは時刻ｔ１の基準クロックＣＬＫの立ち上がりタイミングに同期して、「０」から「１」に変化する。従って、このタイミングで入力しているアドレス４Ａを格納する。時刻ｔ１においては、アドレスレジスタ４から出力されているアドレス４ＡはＡＤＤ（１）であるため、アドレス格納レジスタ５はＡＤＤ（１）を保持する。時刻ｔ２の基準クロックＣＬＫの立ち上がりタイミングに同期してアドレス格納信号ＡＤＳは「１」から「０」に変化する。従って、アドレス格納信号ＡＤＳが次に「１」に変化するまでの間は、アドレス格納レジスタ５はＡＤＤ（１）を保持している。
【００５８】
セレクタ６に入力されるセレクト信号ＳＥＬは時刻ｔ３の基準クロックＣＬＫの立ち上がりタイミングに同期して「０」から「１」に変化している。このタイミングでセレクタ６は、それまで選択していたアドレス４Ａからアドレス５Ａに切り替えて出力を行う。従って、時刻ｔ３において、セレクタ６が出力するアドレスはアドレス格納レジスタ５が格納しているＡＤＤ（１）が出力される。そして、時刻ｔ４の基準クロックＣＬＫの立ち上がりタイミングに同期して「１」から「０」に変化しているため、セレクタ６は、アドレス５Ａから再びアドレス４Ａに切り替えて出力を行う。
【００５９】
アドレス生成部３はセレクタ６の出力を入力しているため、時刻ｔ３においてセレクタ６の出力がＡＤＤ（１）に切り替わると、このＡＤＤ（１）をインクリメントしたＡＤＤ（２）をアドレス３Ａとして出力する。そして、時刻ｔ４においては、アドレスレジスタ４がＡＤＤ（２）を保持しており、セレクタ６はアドレスレジスタ４が保持しているアドレス４Ａに選択を切り替えているため、アドレス生成部３にはＡＤＤ（２）が入力されて、ＡＤＤ（２）をインクリメントしたＡＤＤ（３）が出力される。以降、基準クロックＣＬＫの立ち上がりタイミングに同期してＡＤＤ（４）、ＡＤＤ（５）、・・・のように連続したアドレスが生成されていく。
【００６０】
パターンメモリ２から読み出されるパターンデータＰＡＴは、アドレスレジスタ４が保持しているアドレス４Ａよりも１クロック分遅いタイミングになるため、時刻ｔ１までは初期アドレスのＰＡＴ（ＡＤＤ（０））が読み出され、時刻ｔ２から時刻ｔ４まではＰＡＴ（ＡＤＤ（１））、ＰＡＴ（ＡＤＤ（２））、ＰＡＴ（ＡＤＤ（３））が読み出される。一方、時刻ｔ５においては、時刻ｔ４にアドレスレジスタ４から出力されたアドレス４Ａ、すなわちＡＤＤ（１）に対応するパターンデータＰＡＴ（ＡＤＤ（１））が再び読み出されるようになる。つまり、アドレス格納レジスタ５に格納していたＡＤＤ（１）にそれまでのＡＤＤ（３）からアドレスの復帰をさせることができるようになる。
【００６１】
従って、アドレス格納レジスタ５にインクリメントされていくアドレスを一時的に格納することにより、格納したアドレスに復帰させて、再びインクリメント制御によるアドレス生成を行うことができるようになる。例えば、連続したアドレスのパターンデータＰＡＴからなる制御パターンを繰り返して実行する場合にはループ処理がなされる。ループ処理の場合は、ループ範囲の最終アドレスが読み出された次に、ループ範囲の先頭アドレスに復帰しなければならない。このとき、アドレス生成部３が生成した先頭アドレスをアドレス格納レジスタ５に格納しておき、最終アドレスの次に先頭アドレスが読み出されるようにセレクタ６を制御する。これにより、ループ処理を実現することができるようになる。
【００６２】
前述したように、パターンメモリ２からパターンデータＰＡＴを読み出すときには、任意のアドレスから読み出し可能にしているのではなく、１ビットのアドレス制御信号ＣＴＲに基づいてインクリメント制御を行うことにより読み出しを行っている。従って、極めて簡単なアドレス制御により実現できるため、ハードウェアの単純化および試験時間の短縮を大幅に図ることができる。そして、アドレス格納部５に復帰したいアドレスを格納しておき、セレクタ６の出力を切り替えることにより、任意のアドレスに復帰させることができる。このため、アドレスを復帰させるために、テストを終了して、再度テストを開始するために初期設定を行う必要がないことから、アドレス復帰の時間を大幅に短縮できるようになる。また、前述したようにアドレス格納信号ＡＤＳとセレクト信号ＳＥＬとを新たに追加してアドレス制御を行っているが、両信号ともに１ビットの信号であるため、アドレス制御が複雑になることは殆どない。このため、ハードウェアの単純化および試験時間の短縮を図りつつ、任意のアドレスに復帰させるフレキシブルなアドレス制御を行うことができるようになる。
【００６３】
次に、変形例について説明する。図３には第１の変形例を示している。前述した実施形態ではアドレス格納部としてアドレス格納レジスタ５を１つ設けた例を説明したが、本変形例ではアドレス格納部として複数（ｋ個：ｋは自然数）のアドレス格納レジスタ１０−１〜１０−ｋ（総称してアドレス格納レジスタ１０とする）を設けている。その他の構成は実施形態と同じである。全てのアドレス格納レジスタ１０にはアドレスレジスタ４から出力されたアドレス４Ａを入力しており、また全てのアドレス格納レジスタ１０はセレクタ６に対してアドレスの出力を行っている。このように、複数のアドレス格納レジスタ１０を設けることにより、複数のアドレスを一時的に格納できるようになる。
【００６４】
各アドレス格納レジスタ１０にはそれぞれアドレス格納信号ＡＤＳが入力されている。アドレス格納レジスタ１０ごとに個別的に対応させたアドレス格納信号ＡＤＳにより、何れのアドレス格納レジスタ１０にアドレス４Ａを格納させるかを自由に選択できるようになる。また、セレクタ６はｋ個のアドレス格納レジスタ１０からアドレスを入力しているため、何れのアドレスを選択して出力するかをセレクト信号ＳＥＬにより決定する。従って、アドレス格納信号ＡＤＳはそれぞれ１ビットの制御信号であるが、全体としてはｋビットの情報量になる。また、セレクト信号ＳＥＬもｋ個のアドレスの中から１つの制御信号を選択するため、ｋビット或いはｌｏｇ２ｋビットの情報量になる。
【００６５】
複数のアドレスを一時的に格納できることで、復帰するアドレスを複数に設定できる。アドレスレジスタ４から出力されるアドレス４Ａを異なるタイミングで各アドレス格納レジスタ１０に格納していくことで、ｋ個のアドレスを復帰先に指定できるようになる。例えば、多重ループの場合には、複数のアドレスを復帰先に選定しなければならないため、前述した実施形態のようにアドレス格納レジスタが１つの場合には、多重ループの処理を行うことができなくなる。この点において、本発明は多重ループ等の処理にフレキシブルに対応することもできる。
【００６６】
ただし、前述したように、アドレス格納信号ＡＤＳおよびセレクト信号ＳＥＬは複数ビットの情報量が必要になる。このため、制御性の観点からは実施形態の方が有利になる。従って、実際に行うＤＵＴ１０１の処理が多重ループ等の複雑な処理を要求する場合には本変形例のような構成を採用し、要求されない場合には前述した実施形態のような構成を採用する。何れの構成を採用するかは、処理内容等に応じて適宜自由に選択できる。
【００６７】
次に、図４を用いて第２の変形例について説明する。本変形例では、アドレス格納部としてアドレス格納ＦＩＦＯ２０を設けている。アドレス格納ＦＩＦＯ２０には２本の制御信号が入力される。１つの制御信号がアドレス格納信号ＡＤＳであり、もう１つの制御信号がアドレス出力信号ＡＤＬである。アドレス格納信号ＡＤＳはアドレス格納ＦＩＦＯ２０にアドレスを格納させる制御信号になる。また、アドレス出力信号ＡＤＬはアドレス格納ＦＩＦＯ２０に格納されているアドレスの出力を制御する信号である。
【００６８】
アドレス格納ＦＩＦＯ２０はＦＩＦＯ（First In First Out）方式の記憶手段であり、アドレス格納信号ＡＤＳに基づいてアドレスレジスタ４から出力されるアドレス４Ａを順番に格納していく。アドレス格納ＦＩＦＯ２０には先頭から順番に複数のアドレスを格納していくことができる。そして、アドレス出力信号ＡＤＬに基づいて、先頭に格納されているアドレスから順番にセレクタ６に出力されていく。アドレス出力信号ＡＤＬはセレクタ６にも接続されており、アドレス格納ＦＩＦＯ２０からアドレスを出力するタイミングに同期してセレクタ６の選択をアドレス格納ＦＩＦＯ２０側に切り替えるようになっている。前述した実施形態ではセレクト信号ＳＥＬによりセレクタ６の制御を行っていたが、本変形例では、セレクト信号ＳＥＬがアドレス格納ＦＩＦＯ２０を制御する役割も兼ねている。また、アドレス格納信号ＡＤＳは前述した実施形態でも使用していたものである。よって、制御信号の追加はされてはいない。
【００６９】
本変形例では、アドレス格納ＦＩＦＯ２０を採用しているため、複数のアドレスを格納して出力することが可能になる。そして、アドレス格納信号ＡＤＳおよびアドレス出力信号ＡＤＬは１ビットの制御信号になり、且つ制御信号の追加もないことから、前述した実施形態と制御の複雑性をほぼ同等にしながら、複数のアドレスに復帰させることができるようになる。
【００７０】
ただし、アドレス格納ＦＩＦＯ２０はＦＩＦＯ方式であるため、一度取り出されたアドレスは再度格納しなければ失われてしまうという側面もあり、処理内容によって、前述してきた実施形態または変形例１を採用するのか、或いは本変形例を採用するのかを適宜自由に選択する。
【００７１】
次に、変形例３について図５を用いて説明する。本変形例では、アドレス格納部としてアドレス格納メモリ３０を用いており、このアドレス格納メモリ３０を制御する格納メモリ制御部３１を設けている。アドレス格納メモリ３０には入力したアドレスを複数格納することができるようになっている。アドレス格納メモリ３０に格納されるアドレス（アドレスレジスタ４から出力されるアドレス４Ａ）はデータとしてメモリ内に書き込まれるため、以下においてアドレス格納メモリ３０に格納されるアドレスをアドレスデータとして説明する。
【００７２】
格納メモリ制御部３１はアドレス格納メモリ３０に格納されるアドレスデータのアドレス（つまり、アドレス格納メモリ３０内のアドレス）を指定する制御を行う。アドレス格納メモリ３０と格納メモリ制御部３１とには１ビットのアドレス格納信号ＡＤＳが入力されている。アドレス格納メモリ３０はこの信号をライトイネーブル信号（WEN：Write Enable）として使用し、格納メモリ制御部３１はこの信号をインクリメント用に使用する。アドレス格納メモリ３０には先頭アドレスから順にアドレスデータを格納するようにしており、アドレス格納信号ＡＤＳが格納メモリ制御部３１のライトイネーブルをオンにしたタイミングで格納メモリ制御部３１がアドレスのインクリメントを行っている。そして、インクリメントしたアドレス（WAD：Write Address）をアドレス格納メモリ３０に入力することにより、アドレス格納メモリ３０の先頭から順にアドレスデータ（DN：Data Input）を格納していくことができる。
【００７３】
セレクタ６に入力される１ビットのセレクト信号ＳＥＬはアドレス格納メモリ３０にも入力されている。アドレス格納メモリ３０に入力されるセレクト信号ＳＥＬはリードイネーブル信号（REN：Read Enable）として使用され、この信号がオンになったタイミングでアドレス格納メモリ３０が格納していたアドレスデータ（DT：Data Output）が出力される。従って、セレクト信号ＳＥＬがオンになったときに、アドレス格納メモリ３０からアドレスデータが出力され、同時にセレクタ６の選択もアドレス格納メモリ３０側に切り替えられるため、アドレス生成部３にアドレスデータが出力されるようになる。
【００７４】
アドレス格納メモリ３０（のRAD：Read Address）にはアドレス選択信号ＡＤＲが入力される。アドレス格納メモリ３０には複数のアドレスデータが格納されているため、出力するアドレスデータのアドレスをアドレス選択信号ＡＤＲにより指定する。アドレス格納メモリ３０のアドレスを指定するためにアドレス格納信号ＡＤＳは複数ビットの情報量を有している。
【００７５】
本変形例では、複数のアドレスをアドレスデータとしてアドレス格納メモリ３０に格納でき、またメモリ内の任意のアドレスデータを出力できるようになるため、変形例２のアドレス格納ＦＩＦＯ２０のように取り出されたアドレスが失われることはない。ただし、アドレス選択信号ＡＤＲが複数ビットの情報量になるため変形例２よりは制御が複雑になる。また、アドレス格納メモリ３０はメモリでるため、広範な実装面積を必要とする。サイズの小さい基板上に各種ハードウェアを実装していくような場合には、前述した実施形態の方が有利である。一方、処理が多重ループのような場合には、一度取り出したアドレスに再度アクセスする必要があるため、本変形例のような構成を採用することが望ましい。
【図面の簡単な説明】
【００７６】
【図１】実施形態の個別パターン制御部の概略構成を示すブロック図である。
【図２】実施形態における動作のタイミングチャートである。
【図３】変形例１の個別パターン制御部の概略構成を示すブロック図である。
【図４】変形例２の個別パターン制御部の概略構成を示すブロック図である。
【図５】変形例３の個別パターン制御部の概略構成を示すブロック図である。
【図６】半導体試験装置の概略構成を示す図である。
【図７】従来技術の個別パターン制御部の概略構成を示すブロック図である。
【図８】パターンメモリの構成の一例を示す図である。
【図９】従来技術における動作のタイミングチャートである。
【符号の説明】
【００７７】
１    個別パターン生成部        ２    パターンメモリ
３    アドレス生成部            ４    アドレスレジスタ
５    アドレス格納レジスタ        ６    セレクタ
１０    アドレス格納レジスタ        ２０    アドレス格納ＦＩＦＯ
３０    アドレス格納メモリ        １０１    ＤＵＴ
１０２    ＡＬＰＧ            １０３    ＰＥ
１２０    個別制御ユニット        １２２    個別パターン生成部
１２３    信号生成部            １３１    パターンメモリ
１３２    アドレス生成部            １３３    アドレスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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