(57)【要約】【課題】不揮発性半導体メモリを備えた半導体装置において、消去動作時における隣り合う配線同士のカップリング容量の影響を低減し動作速度を向上させる。【解決手段】第１メモリブロックＭＢ０において、メモリセルＭＣの第１ビットにはそれぞれ０〜ｎ−１のアドレスを、第２ビットにはそれぞれｎ〜２ｎ−１のアドレスを割り当てる。ＭＢ０に隣接する第２メモリブロックＭＢ１において、メモリセルＭＣの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスを、第２ビットには０〜ｎ−１のアドレスを割り当てる。ＭＢ０におけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択トランジスタＴＲと、ＭＢ１におけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択トランジスタＴＲは同時に駆動される。データの消去時には、ＭＢ０内のアドレスｋのビットとＭＢ１内のアドレスｋ＋ｎのビットが同時に消去される。【選択図】図８
2010055686.tif 000002
【特許請求の範囲】
【請求項１】
物理的に隔離された記憶領域である第１ビットと第２ビットの２箇所にそれぞれ１ビットのデータを記憶可能な不揮発性メモリセルを含むメモリセルアレイと、
前記不揮発性メモリセルの入出力端子のそれぞれに接続されたローカル信号線と、
前記ローカル信号線に選択素子を介して接続されたグローバル信号線と、
前記不揮発性メモリセルに対しデータの書き込み、読み出し、消去のための電圧を印加する制御部と、
を具備し、
前記メモリセルアレイは、所定数ｎの不揮発性メモリセルを含む複数のメモリブロックに分割され、
前記複数のメモリブロックのうち第１メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれ０〜ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、
前記第１メモリブロックに隣接する第２メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットには０〜ｎ−１のアドレスが割り当てられ、
前記第１メモリブロックにおけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択素子と、前記第２メモリブロックにおけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択素子とは、前記制御部により同時に駆動され、
前記制御部は、データの書き込み及び読み出し時においては、前記第１メモリブロック及び前記第２メモリブロックにおけるアドレスｋのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して書き込み／読み出し電圧を印加し、
データの消去時においては、前記第１メモリブロックにおけるアドレスｋのビット及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して消去電圧を印加することを特徴とする半導体装置。
【請求項２】
前記制御部は、データ消去時において、前記第１メモリブロックにおけるアドレスｋのビットに対応する選択素子及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットに対応する選択素子を駆動状態にすると共に、前記第１メモリブロックにおけるアドレスｋ＋ｎのビットに対応する選択素子及び前記第２メモリブロックにおけるアドレスｋのビットに対応する選択素子を非駆動状態にすることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御部は、データ消去時において、前記第１メモリブロックにおけるアドレスｋ＋ｎのビットに接続されたローカル信号線及び前記第２メモリブロックにおけるアドレスｋのビットに接続されたローカル信号線をフローティング状態にすることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１メモリブロックにおけるアドレスｋのビットに対応する選択素子及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットに対応する選択素子に共通に接続された選択線を具備することを特徴とする１から３いずれか１項記載の半導体装置。
【請求項５】
前記制御部は、データ消去時において、少なくとも１以上の前記メモリブロックを含む一括消去の単位であるセクタ内の全てのビットに同時に消去電圧を印加する第１消去モードと、前記セクタ内の個々のビットに消去電圧を印加する第２消去モードと、を選択することを特徴とする請求項１から４いずれか１項記載の半導体装置。
【請求項６】
前記第１メモリブロックに含まれる複数の第１不揮発性メモリセルの制御端子、及び前記第２メモリブロックに含まれる複数の第２不揮発性メモリセルの制御端子に共通に接続された制御線を具備することを特徴とする請求項１から５いずれか１項記載の半導体装置。
【請求項７】
物理的に隔離された記憶領域である第１ビットと第２ビットの２箇所にそれぞれ１ビットのデータを記憶可能な不揮発性メモリセルを含むメモリセルアレイと、前記不揮発性メモリセルの入出力端子のそれぞれに接続されたローカル信号線と、前記ローカル信号線に選択素子を介して接続されたグローバル信号線と、前記不揮発性メモリセルに対しデータの書き込み、読み出し、消去のための電圧を印加する制御部と、を具備し、前記メモリセルアレイは、所定数ｎの不揮発性メモリセルを含む複数のメモリブロックに分割され、前記複数のメモリブロックのうち第１メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれ０〜ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記第１メモリブロックに隣接する第２メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットには０〜ｎ−１のアドレスが割り当てられた半導体装置の制御方法であって、
前記第１メモリブロックにおけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択素子と、前記第２メモリブロックにおけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択素子とを、同時に駆動するステップと、
データの書き込み及び読み出し時において、前記第１メモリブロック及び前記第２メモリブロックにおけるアドレスｋのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して書き込み／読み出し電圧を印加するステップと、
データの消去時において、前記第１メモリブロックにおけるアドレスｋのビット及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して消去電圧を印加するステップと、
を有することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に不揮発性メモリセルを備えた半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、データの書き換えが可能な不揮発性メモリを備えた半導体装置が広く利用されている。代表的な不揮発性メモリであるフラッシュメモリでは、メモリセルに設けられた電荷蓄積層に電荷を蓄えることにより、データを記憶する。電荷蓄積層はゲートと基板との間に設けられ、窒化シリコン膜からなるトラップ層や、フローティングゲートから構成される。電荷蓄積層にトラップ層を用いる場合、トラップ層の中では電荷はほとんど移動しないため、物理的に隔離された複数の領域に電荷を閉じ込めることができる。そのため、１つのメモリセルに対し２ビット以上のデータを記憶させることができる。
【０００３】
半導体装置の小型化及び低コスト化の観点から、不揮発性メモリの集積度を高めることが要求されている。また、半導体製造プロセスにおける微細加工技術の進歩に伴い、メモリセル及びその周辺の配線の形成ピッチが狭くなってきている。配線同士の間隔が狭くなると、データの書き込みや読み出し時において、隣り合う配線間で容量性カップリングが生じ、半導体装置の動作に影響を与える場合がある。
【０００４】
従来から、グローバル（メイン）配線とローカル（サブ）配線を有する仮想接地型の半導体メモリが知られている（例えば、特許文献１参照）。また、選択ビット線−非選択ビット線間のカップリング容量の作用による選択ビット線の電位低下を防ぐと共に、非選択ビット線での消費電流を低減した半導体メモリが知られている（例えば、特許文献２参照）。
【特許文献１】特開平０７−０７３５８４号公報
【特許文献２】特開２００６−２１６１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
グローバル（メイン）配線とローカル（サブ）配線を有する仮想接地型の半導体メモリにおいて高集積化を行う場合、隣り合う配線の間隔が狭まり、寄生容量が付きやすくなる。寄生容量の影響が大きくなると、メモリセルの対象のビットに対して、消去のストレスを与えることが難しくなり、データの消去が正しく行えない場合や、消去動作に長い時間がかかってしまう場合がある。
【０００６】
本発明は上記課題に鑑みなされたものであり、不揮発性メモリのデータ消去時において、隣り合う配線同士のカップリング容量による影響を低減しつつ動作速度を向上させた半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、物理的に隔離された記憶領域である第１ビットと第２ビットの２箇所にそれぞれ１ビットのデータを記憶可能な不揮発性メモリセルを含むメモリセルアレイと、前記不揮発性メモリセルの入出力端子のそれぞれに接続されたローカル信号線と、前記ローカルビット線に選択素子を介して接続されたグローバル信号線と、前記不揮発性メモリセルに対しデータの書き込み、読み出し、消去のための電圧を印加する制御部と、を具備し、前記メモリセルアレイは、所定数ｎの不揮発性メモリセルを含む複数のメモリブロックに分割され、前記複数のメモリブロックのうち第１メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれ０〜ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記第１メモリブロックに隣接する第２メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットには０〜ｎ−１のアドレスが割り当てられ、前記第１メモリブロックにおけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択素子と、前記第２メモリブロックにおけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択素子とは、前記制御部により同時に駆動され、前記制御部は、データの書き込み及び読み出し時においては、前記第１メモリブロック及び前記第２メモリブロックにおけるアドレスｋのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して書き込み／読み出し電圧を印加し、データの消去時においては、前記第１メモリブロックにおけるアドレスｋのビット及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して消去電圧を印加することを特徴とする半導体装置である。本発明によれば、データの消去時において、グローバル信号線同士のカップリング容量の影響を低減しつつ、動作速度を向上させることができる。
【０００８】
上記構成において、前記制御部は、データ消去時において、前記第１メモリブロックにおけるアドレスｋのビットに対応する選択素子及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットに対応する選択素子を駆動状態にすると共に、前記第１メモリブロックにおけるアドレスｋ＋ｎのビットに対応する選択素子及び前記第２メモリブロックにおけるアドレスｋのビットに対応する選択素子を非駆動状態にする構成とすることができる。この構成によれば、データの消去時において、同時に駆動可能な選択素子の１組を駆動状態に、他の１組を非駆動状態に制御することにより、非駆動状態にされた側におけるカップリング容量の影響を低減することができる。
【０００９】
上記構成において、前記制御部は、データ消去時において、前記第１メモリブロックにおけるアドレスｋ＋ｎのビットに接続されたローカル信号線及び前記第２メモリブロックにおけるアドレスｋのビットに接続されたローカル信号線をフローティング状態にする構成とすることができる。
【００１０】
上記構成において、前記第１メモリブロックにおけるアドレスｋのビットに対応する選択素子及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットに対応する選択素子に共通に接続された選択線を具備する構成とすることができる。
【００１１】
上記構成において、前記制御部は、データ消去時において、少なくとも１以上の前記メモリブロックを含む一括消去の単位であるセクタ内の全てのビット同時に消去電圧を印加する第１消去モードと、前記セクタ内の個々のビットに消去電圧を印加する第２消去モードと、を選択する構成とすることができる。この構成によれば、最初に第１消去モードによりセクタ全体を一括消去し、次に消去の完了していないビットのみを第２消去モードにより個別に消去することができるため、データの消去を効率的に行うことができる。
【００１２】
上記構成において、前記第１メモリブロックに含まれる複数の第１不揮発性メモリセルの制御端子、及び前記第２メモリブロックに含まれる複数の第２不揮発性メモリセルの制御端子に共通に接続された制御線を具備する構成とすることができる。
【００１３】
本発明は、物理的に隔離された記憶領域である第１ビットと第２ビットの２箇所にそれぞれ１ビットのデータを記憶可能な不揮発性メモリセルを含むメモリセルアレイと、前記不揮発性メモリセルの入出力端子のそれぞれに接続されたローカル信号線と、前記ローカルビット線に選択素子を介して接続されたグローバル信号線と、前記不揮発性メモリセルに対しデータの書き込み、読み出し、消去のための電圧を印加する制御部と、を具備し、前記メモリセルアレイは、所定数ｎの不揮発性メモリセルを含む複数のメモリブロックに分割され、前記複数のメモリブロックのうち第１メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれ０〜ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記第１メモリブロックに隣接する第２メモリブロックにおいて、前記不揮発性メモリセルの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスが割り当てられ、前記不揮発性メモリセルの第２ビットには０〜ｎ−１のアドレスが割り当てられた半導体装置の制御方法であって、前記第１メモリブロックにおけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択素子と、前記第２メモリブロックにおけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択素子とを、同時に駆動するステップと、データの書き込み及び読み出し時において、前記第１メモリブロック及び前記第２メモリブロックにおけるアドレスｋのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して書き込み／読み出し電圧を印加するステップと、データの消去時において、前記第１メモリブロックにおけるアドレスｋのビット及び前記第２メモリブロックにおけるアドレスｋ＋ｎのビットのそれぞれに、前記グローバル信号線、前記選択素子、及び前記ローカル信号線を介して消去電圧を印加するステップと、を有することを特徴とする半導体装置の制御方法である。本発明によれば、データの消去時において、グローバル信号線同士のカップリング容量の影響を低減しつつ、動作速度を向上させることができる。
【発明の効果】
【００１４】
本発明によれば、データの消去時におけるグローバル信号線同士によるカップリング容量の影響を低減しつつ、動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
初めに、比較例に係る半導体装置を用い、実施例に係る半導体装置の基本構成について説明する。
【００１６】
比較例に係る半導体装置は、ＮＡＮＤ型のインターフェースを有する仮想接地型のフラッシュメモリである。メモリセルは、窒化シリコン膜を電荷蓄積層（トラップ層）とするＳＯＮＯＳ型フラッシュメモリセルである。そして、電荷蓄積層内において物理的に隔離された記憶領域（第１ビットと第２ビット）にそれぞれ１ビットずつ、計２ビットのデータを記憶することができる。以下、メモリセルのトラップ層に電荷(電子)を蓄積した状態を“０”、蓄積していない状態を“１”と表す。また、メモリセルを“０”とすることを書き込みといい、メモリセルを“１”とすることを消去という。
【００１７】
比較例に係るフラッシュメモリは、外部との入出力はＮＡＮＤ型のインターフェースであり、データの書き込み、読み出しは１ページ単位（例えば、２ｋＢｙｔｅ）で行う。しかし、メモリセルアレイへの書き込み、読み出しを行う際は、１ページのデータを分割した分割データ単位（例えば、５１２Ｂｙｔｅ）で行う。これは、消費電流が大きいために、同時に書き込み、読み出しできるデータ数が少ないためである。データの書き込みの際には、消費電流をより削減するために、分割データをさらに分割した書き込み分割データ単位（例えば、１２８Ｂｙｔｅ）で書き込みを行ってもよい。また、消去については一括消去の単位であるセクタ単位（例えば、５１２ｋＢｙｔｅ）で行う。なお、これらのデータサイズはこの長さに限られるものではない。
【００１８】
図１は比較例に係るフラッシュメモリの全体ブロック図であり、図２はメモリセルアレイ１０周辺のブロック図である。図１を参照に、メモリセルアレイ１０には、横方向に伸びる複数のワード線ＷＬおよび縦方向に伸びる複数のビット線ＢＬに沿ってメモリセル（不図示）がマトリックス状に複数配置されている。図２のように、メモリセルＭＣを構成するトランジスタの制御端子にワード線ＷＬが、入出力端子（ソース／ドレイン端子）にビット線ＢＬが接続されている。同じワード線ＷＬに接続した領域が、１ページ分のデータを記憶するページに相当する。
【００１９】
メモリセル１０は、通常データを記憶する領域である通常メモリ領域の他に、データ読み出し時のレファレンスとして使用するセルを有するレファレンスセル領域、ファイル管理データなどを格納するセルを有するスペア領域などを含む。これらの領域は、縦方向に複数のページ分の領域がそれぞれ配置されている。
【００２０】
Ｘ−ｄｅｃ＿ｃ１２は、Ｘデコーダであり、メモリセルアレイ１０のワード線ＷＬを選択する回路である。Ｙ−ｓｅｌ＿ｃ１４は、ビット線ＢＬを介してメモリセルアレイ１０に接続され、ページデータのうち分割データ（５１２Ｂｙｔｅ）単位のメモリセルＭＣを選択する回路である。Ｙ−ｄｅｃ＿ｃ１６はＹデコーダであり、Ｙ−ｓｅｌ＿ｃ１４にビットラインを選択するように制御する。アドレスシーケンサ５２はＸ−ｄｅｃ＿ｃ１２、Ｙ−ｄｅｃ＿ｃ１６にアドレスを指示する回路である。
【００２１】
ライト回路リード回路２０は、Ｙ−ｓｅｌ＿ｃ１４とデータ線ＤＡＴＡＢで接続され、ＷＲラッチ回路３０に保持されたデータをメモリセルアレイ１０に入力し、メモリセルアレイ１０に記憶されたデータのうち分割データをＷＲラッチ回路３０に出力する回路である。ＷＲラッチ回路３０は、メモリセルアレイ１０に入力または出力される分割データを一時保持する回路である。ライト回路リード回路２０およびＷＲラッチ回路３０は１つの分割データ（５１２Ｂｙｔｅ）分の回路を有する。
【００２２】
ＳＲＡＭアレイ４０は、揮発性メモリセルアレイであり、ＷＲラッチ回路３０とＲＡＭＤＡＴで接続され、Ｙ−ｓｅｌ＿ｓ４２を介しＩＯ＿ＳＡ４４と接続している。ＳＲＡＭアレイ４０は、ＳＲＡＭセルがアレイ状に配置されており、同じワード線に接続された（同じ行の）ＳＲＡＭセルは１つの分割データに相当する。すなわち、１行に通常データ５１２ビット分のＳＲＡＭセルが配置され、図中縦方向に３２行分配置されている。これにより、ＳＲＡＭアレイ４０に１ページ分２ｋＢｙｔｅのＳＲＡＭセルが配置されている。Ｘ−ｄｅｃ＿ｓ４６はＳＲＡＭアレイ４０のＸデコーダであり、ＳＲＡＭアレイ４０のワード線（不図示）を選択する。Ｙ−ｓｅｌ＿ｓ４２はＹ−ｄｅｃ＿ｓ４８の指示により、ＳＲＡＭアレイ４０のビット線（不図示）を選択し、ＩＯ＿ＳＡ４４にデータを転送する。ＳＲＡＭアレイアドレスシーケンサ５４はＳＲＡＭアレイのアドレスをＸ−ｄｅｃ＿ｓ４６およびＹ−ｄｅｃ＿ｓ４８に指示する回路である。
【００２３】
制御部である制御回路５０は、ＷＲラッチ回路３０、ライト回路リード回路２０、アドレスシーケンサ５２、及びＳＲＡＭアレイアドレスシーケンサ５４を制御する回路である。制御回路５０は、これらの回路を制御することにより、メモリセルアレイ１０内のメモリセルＭＣに対し、データの書き込み、読み出し、消去動作を行う。
【００２４】
図２を参照に、メモリセルＭＣは８セルで最小デコード単位であるメモリブロックＭＢを構成する。前述のように、１セルには左右２ビットのデータを記憶することができる（各メモリセルＭＣにおける左側のビットを第１ビット、右側のビットを第２ビットとする）。第１メモリブロックＭＢ０内のメモリセルＭＣには、それぞれ左側のビットに０〜７、右側のビットに８〜１５のアドレスが割り当てられている。隣接する第２メモリブロックＭＢ１内のメモリセルＭＣには、それぞれ右側のビットに０〜７、左側のビットに８〜１５のアドレスが割り当てられている。このように、隣接するセルブロックでアドレスを対称にしているのは、隣接するセルブロック間のリーク電流を抑えるためである。各セルブロック内のアドレスはＹ−ｓｅｌ＿ｃ１４により選択され、ライト回路リード回路２０であるライト回路２２およびリード回路２４に接続される。
【００２５】
リード回路２４はカスコード回路２６およびセンスアンプ２８を有している。カスコード回路２６は、メモリセルＭＣからデータを読み出す際、メモリセルＭＣを流れる電流を電圧に変換する回路である。センスアンプ２８はメモリセルＭＣの電流に対応する電圧とレファレンスセルの電圧を比較し“０”、“１”を出力する回路である。センスアンプ２８の出力はＷＲラッチ回路３０に保持され、ＳＲＡＭアレイ４０に出力される。メモリセルＭＣにデータを入力する際、ＳＲＡＭアレイ４０から出力されたデータはＷＲラッチ回路３０に保持される。ＷＲラッチ回路３０に保持されたデータはライト回路２２に出力される。ライト回路２２はメモリセルＭＣに対するデータの書き込み／消去を行う回路であり、ＷＲラッチ回路３０の出力をメモリセルＭＣに入力する。ライト回路２２、リード回路２４、ＷＲラッチ回路３０は各メモリブロックに対し１個ずつ配置されている。
【００２６】
図３は、図１のメモリセルの詳細な構成を示した図である。制御線であるワード線ＷＬに沿って、横方向にメモリセルＭＣが配列されている。メモリセルＭＣの２つある入出力端子には、ローカルな信号線であるローカルビット線ＬＢＬが接続されており、隣接する２つのメモリセルＭＣは、１つのローカルビット線ＬＢＬに共通に接続されている。ローカルビット線ＬＢＬは、選択素子である選択トランジスタＴＲを介して、グローバルな信号線であるグローバルビット線ＧＢＬに接続されている。グローバルビット線ＧＢＬは、縦方向に配置された複数のメモリブロックに跨って設けられており、その一端は図２のＹ−ｓｅｌ＿ｃ１４に接続されている。
【００２７】
選択トランジスタＴＲの制御端子には、選択線ＳＬが接続されており、選択線ＳＬの電位が上昇することで選択トランジスタＴＲが駆動され、グローバルビット線ＧＢＬとローカルビット線ＬＢＬが接続される。選択トランジスタＴＲが非駆動状態のときは、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの接続は切断される。また、隣接する第１メモリブロックＭＢ０及び第２メモリブロックＭＢ１の選択トランジスタＴＲ同士は、共通の選択線ＳＬに接続されている。
【００２８】
例えば図示するように、ＳＬ０に接続されたＴＲ００及びＴＲ１０は、ＳＬ０の電位が上昇すると共にＯＮになる。これにより、ＧＢＬ００とＬＢＬ００、及びＧＢＬ１０とＬＢＬ１０がそれぞれ接続される。このようにして、１本の選択線が選択されると、同一ワード線上に配置された複数のメモリブロックＭＢのそれぞれにおいて、対応するビット線（ＧＢＬとＬＢＬ）が選択される。比較例では、それぞれメモリブロックの任意の端から数えてｎ番目（ｎは１以上の整数）同士のビット線が同時に選択されるように、選択トランジスタＴＲと選択線ＳＬがそれぞれ設けられている。
【００２９】
図２において説明したように、隣接する第１メモリブロックＭＢ０と第２メモリブロックＭＢ１とは、メモリセルＭＣ内の記憶領域（ビット）に対しアドレスが左右対称に割り当てられている。第１メモリブロックＭＢ０のメモリセルＭＣには、メモリブロック内のメモリセルの数をｎ（ｎは１以上の整数）として、左側のビット（第１ビット）に０〜ｎ−１のアドレスが、右側のビット（第２ビット）にｎ〜２ｎ−１のアドレスが、それぞれ割り当てられている。これに対し、第２メモリブロックＭＢ１のメモリセルＭＣには、左側のビット（第１ビット）にｎ〜２ｎ−１のアドレスが、右側のビット（第２ビット）に０〜ｎ−１のアドレスが、それぞれ割り当てられている。
【００３０】
この構成により、共通の選択線ＳＬにより選択されるビットのアドレスが、第１メモリブロックＭＢ０と第２メモリブロックＭＢ１とで対称になる。具体的には、ＭＢ０におけるアドレスｋ（ｋは０〜２ｎ−１のいずれかの整数）のビットと、ＭＢ１におけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットが同時に選択される。例えば図３では、１メモリブロックあたりのメモリセルの数は８（ｎ＝８）であるため、ＭＢ０におけるアドレス０のビットとＭＢ１におけるアドレス８のビットは、選択線ＳＬ０及び選択トランジスタＴＲ００、ＴＲ１０を介して同時に選択される。同様に、ＭＢ０におけるアドレス８のビットとＭＢ１におけるアドレス０のビットは、選択線ＳＬ１及び選択トランジスタＴＲ０１、ＴＲ１１を介して同時に選択される。
【００３１】
次に、比較例に係る半導体装置のデータの書き込み、読み出し、及び消去動作について説明する。
【００３２】
メモリセルＭＣへのデータの書き込みは、書き込み対象ビットへのホットエレクトロン注入により行う。書き込み対象となるメモリセルＭＣの制御端子には、ワード線を介して高電圧（例えば、９Ｖ）が印加され、データを書き込む側のビットに近い入出力端子（ドレイン端子）には、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを介して書き込み電圧（例えば、Ｖ）が印加される。データを書き込む側のビットから遠い入出力端子（ソース端子）は、ＬＢＬ及びＧＢＬを介して接地される。これにより、書き込み対象ビットに電荷（電子）が注入され、ビットの閾値電圧が上昇してデータ“０”が書き込まれる。
【００３３】
メモリセルＭＣからのデータの読み出しは、読み出し対象となるメモリセルの制御端子に所定の電圧（例えば、４Ｖ）を印加すると共に、データが読み出される側のビットから遠い入出力端子（ドレイン端子）に読み出し電圧（例えば、１Ｖ）を印加することにより行う。データを書き込む側のビットに近い入出力端子（ソース端子）は接地される。このように、データの読み出し時には、ソース端子とドレイン端子がデータ書き込み時と逆になる。読み出し対象ビットに電荷が蓄積されている場合には、メモリセルＭＣに電流が流れないためデータ“０”が読み出され、電荷が蓄積されていない場合には、メモリセルＭＣに電流が流れるためデータ“１”が読み出される。
【００３４】
図４は、データの書き込み／読み出し動作を説明するフローチャートである。まず、制御部である制御回路５０が、アドレスカウンタｋの値を０にリセットする（ステップＳ１０）。続いて、制御回路５０がアドレスシーケンサ５２及びライト回路リード回路２０を制御することにより、メモリセルアレイ１０内の第１メモリブロックＭＢ０のアドレスｋのビットに対し、データの書き込み／読み出しを行う（ステップＳ１２）。同時に、制御回路５０は、第２メモリブロックＭＢ１のアドレスｋのビットに対し、データの書き込み／読み出しを行う（ステップＳ１４）。データの書き込み／読み出しが終了したら、制御部５０は、カウンタｋの値をインクリメントする（ステップＳ１６）。１つのメモリブロック内におけるビットのアドレスは０〜２ｎ−１であるため、計２ｎのビットに対し、順番にデータの書き込み／読み出しが行われる。制御部５０はｋの値を閾値である２ｎ−１と比較し（ステップＳ１８）、ｋ＜２ｎ−１である間はステップＳ１２〜Ｓ１８を繰り返す。ステップＳ１８においてＮＯである場合は、データの書き込み／読出しを終了する。
【００３５】
図５（ａ）を参照に、データの書き込み時におけるメモリセルアレイの状態について説明する。ここでは、それぞれのメモリブロックにおけるアドレス０のビット（図中に○で示した箇所）に同時にデータが書き込まれるものとする。第１メモリブロックＭＢ０において、メモリセルＭＣ０におけるアドレス０側の端子にはドレイン電圧Ｄが、反対のアドレス８側の端子にはソース電圧Ｓ（接地電圧）がそれぞれ印加されている。選択トランジスタＴＲ００及びＴＲ０１は共にＯＮとなっており、ドレイン電圧Ｄがグローバルビット線ＧＢＬ００から選択トランジスタＴＲ００を介してローカルビット線ＬＢＬ００に、ソース電圧ＳがＧＢＬ０１からＴＲ０１を介してＬＢＬ０１にそれぞれ印加されている。
【００３６】
隣接する第２メモリブロックにおいても同様に、メモリセルＭＣ１におけるアドレス０側の端子にはドレイン電圧Ｄが、反対のアドレス８側の端子にはソース電圧Ｓがそれぞれ印加されている。選択トランジスタＴＲ１０及びＴＲ１１は共にＯＮとなっており、ドレイン電圧ＤがＧＢＬ１１からＴＲ１１を介してＬＢＬ１１に、ソース電圧ＳがＧＢＬ１０からＴＲ１０を介してＬＢＬ１０にそれぞれ印加されている。
【００３７】
図５（ｂ）は、データの読み出し時におけるメモリセルアレイの状態である。図５（ａ）の場合と同じく、それぞれのメモリブロックにおけるアドレス０のビットから同時にデータを読み出すものとする。第１メモリブロックＭＢ０において、メモリセルＭＣ０におけるアドレス０側の端子にはソース電圧Ｓが、反対のアドレス８側の端子にはドレイン電圧Ｄがそれぞれ印加されており、ソース（Ｓ）とドレイン（Ｄ）の位置関係がデータ書き込み時と逆になっている。その他の状態はデータ書き込み時と同様であり、選択トランジスタＴＲ００〜ＴＲ１１は全てＯＮとなっている。第２メモリブロックＭＢ１においても、ソース（Ｓ）とドレイン（Ｄ）の位置関係が逆転するほかは、データ書き込み時（図５（ａ））と同様の制御が行われる。
【００３８】
以上のように、比較例に係る半導体装置のデータ書き込み／読み出しの際には、複数のメモリブロックにおける同一アドレスのビットに対し、適宜書き込み／読み出し電圧が印加されることにより、データの書き込み／読み出しが行われる。このとき、書き込み／読み出し対象ビットに対応する選択トランジスタＴＲ００及びＴＲ１０、並びに書き込み／読み出し対象ビットの反対側のビットに対応する選択トランジスタＴＲ０１及びＴＲ１１は、全て駆動状態（ＯＮ）となる。
【００３９】
次に、比較例に係る半導体装置の消去動作について説明する。
【００４０】
図６は、比較例に係る半導体装置の消去動作を説明するフローチャートである。比較例に係る半導体装置は、異なる２通りの消去モードを有し、図６はそのうち第１消去モード（一括消去モード）に係るものである。まず、制御部である制御回路５０がアドレスシーケンサ５２及びライト回路リード回路２０を制御することにより、消去単位であるセクタ内の全てのメモリセルＭＣに対し消去電圧を印加し、セクタ内の全ビット一括消去する（ステップＳ２０）。ここで、メモリセルＭＣに対する消去動作は、メモリセルＭＣの制御端子側に低電圧（例えば、−６Ｖ）を、データを書き込む側のビットから遠い入出力端子（ドレイン端子）に高電圧（例えば、６Ｖ）を印加し、データを書き込む側のビットから近い入出力端子（ソース端子）はオープン（フローティング）にしてホットホール注入により行う。また、セクタは少なくとも１以上のメモリブロックを含む。次に、制御部５０はライト回路リード回路２０によりビットのデータを読み出し、消去が適切に行われたか否かのベリファイを行う（ステップＳ２２）。次に、制御部５０は全ビットのうち消去されたビットの数を判定し（ステップＳ２４）、その数が所定数に満たない場合は再び一括消去のステップを繰り返す（ステップＳ２０〜Ｓ２４）。ステップＳ２４において一定数以上のビットが消去された場合は、一括消去モードを脱出して第２消去モード（個別消去モード）に移行する（ステップＳ２６）。
【００４１】
個別消去モードでは、１つのメモリブロックにおけるメモリセルＭＣのビットのそれぞれに消去ベリファイを行い、ベリファイに不合格のビットに対してのみ再度消去電圧を印加する。消去動作は、図４の書き込み／読み出し動作と同様にアドレス０〜２ｎ−１の順で消去対象ビットを選択し、選択されたビットに対して消去電圧を印加することにより行う。このように個別消去モードでは、消去が不十分なビットのみを個別に消去することで、消去動作を効率的に行うことができる。
【００４２】
図５（ｃ）は、個別消去モードにおけるメモリセルアレイの状態を示した図である。ここでは、それぞれのメモリブロックにおけるアドレス０のビット（図中に○で示した箇所）のデータが同時に消去されるものとする。第１メモリブロックＭＢ０において、メモリセルＭＣ０におけるアドレス０側の端子にはドレイン電圧Ｄが印加されている。反対のアドレス８側の端子は、図５（ａ）のデータの書き込み時と異なり、誤消去を防ぐためにフローティング状態Ｆに維持されている。隣接する第２メモリブロックＭＢ１においても同様に、メモリセルＭＣ１におけるアドレス０側の端子にはドレイン電圧Ｄが印加され、反対のアドレス８側の端子はフローティング状態Ｆに維持されている。その他の構成は図５（ａ）と同様であり、関連する選択トランジスタＴＲ００〜ＴＲ１１は全てＯＮとなっている。
【００４３】
ここで、隣接するグローバルビット線ＧＢＬ同士の間隔が狭いと、カップリング容量ＣＰによる影響が生じる。具体的には、消去電圧（ドレイン電圧）が印加される第１メモリブロックＭＢ０のＧＢＬ００の電位が上昇することで、隣接するＧＢＬ０１の電位が上昇する。第２メモリブロックＭＢ１においても、ＭＣ１のドレイン端子に接続されたＧＢＬ１１の電位の上昇に伴い、ＧＢＬ１０の電位が上昇する。
【００４４】
図５（ｃ）に示すように、ＭＢ０においては、ＧＢＬ００からＬＢＬ００にドレイン電圧を印加するためにＴＲ００がＯＮとなっている。このため、隣接するＭＢ１において選択線ＳＬ０を共通にするＴＲ１０もＯＮとなり、ＧＢＬ１０とＬＢＬ１０が導通する。これにより、カップリングにより上昇したＧＢＬ１０の電位がＬＢＬ１０に伝わり、本来フローティング状態であるべきはずのＬＢＬ１０の電位が上昇してしまうという現象が生じる。消去対象ビットと反対側のビットに接続されたローカルビット線ＬＢＬの電位が上昇すると、データの消去が行いにくくなる。
【００４５】
同様に、ＭＢ１においては、ＧＢＬ１１からＬＢＬ１１にドレイン電圧を印加するためにＴＲ１１はＯＮとなっている。このため、ＭＢ０においてＴＲ１１と選択線ＳＬ１を共有するＴＲ０１はＯＮとなり、ＧＢＬ０１とＬＢＬ０１は導通する。これにより、本来フローティング状態であるべきはずのＬＢＬ０１の電位が、ＧＢＬ００及びＧＢＬ０１の影響により上昇してしまうという現象が生じる。
【００４６】
このように、個別消去モードにおいて、書き込み／読み出し時と同様にビット線の選択を行うと、グローバルビット線同士のカップリング容量の影響により、消去対象ビットと反対側の入出力端子の電位が上昇してしまう。これにより、データの消去が適切に行われず、消去時間が長くなってしまうという課題があった。
【００４７】
図５（ｄ）は、他の方法によるデータ消去時のメモリセルの状態を示した図である。消去対象となるビットは図５（ｃ）と同様であるが、図５（ｃ）と異なり、ＭＢ０において消去対象ビットと反対側のアドレス８のローカルビット線ＬＢＬ０１に接続された選択トランジスタＴＲ０１がＯＦＦに設定されている。これにより、仮にカップリング容量ＣＰの影響によりＧＢＬ０１の電位が上昇しても、ＬＢＬ０１はその影響を受けにくくなる。その結果、図５（ｃ）の場合に比べてカップリング容量の影響を低減し、データの消去を適切に行うことができる。
【００４８】
しかし、図５（ｄ）では選択トランジスタＴＲ０１をＯＦＦに設定しているため、ＴＲ０１と選択線ＳＬ１を共有するＴＲ１１も強制的にＯＦＦとなる。その結果、ＧＢＬ１１とＬＢＬ１１は非接続となるため、メモリセルＭＣ１におけるアドレス０のビットにドレイン電圧を印加することができない。このように、図５（ｄ）の方法では、隣接するメモリブロックにおける複数のビットを同時に消去することができず、かえって全体の消去時間が長くなってしまう。
【００４９】
以下に記載の半導体装置及びその制御方法は、上記の課題を解決するためのものであり、データの消去動作における配線同士のカップリング容量の影響を低減しつつ動作速度を向上させることを目的とする。
【実施例１】
【００５０】
実施例１に係る半導体装置の構成は、図１〜図３において説明した比較例のものと共通であり、詳細な説明を省略する。また、実施例１の制御回路５０は、比較例の場合と同じく、一括消去モード及び個別消去モードの２つの消去モードのうち、メモリセルＭＣの状態に応じて一の消去モードを選択する。実施例１に係る半導体装置も、比較例と同様に、最初は一括消去モード（図４のステップＳ２０〜Ｓ２４）によりデータの消去を行い、所定数以上のビットが消去済みとなった後に個別消去モードへと移行する（図４ステップＳ２６）
【００５１】
図７は、実施例１に係る半導体装置の個別消去モードを説明するフローチャートである。まず、制御部である制御回路５０が、内部にもつカウンタｋの値を０にリセットする（ステップＳ３０）。続いて、制御回路５０はアドレスｋのビットが消去済みであるか否かを判定する消去ベリファイを行う（ステップＳ３２）。アドレスｋのビットが未消去の場合は、制御回路５０がアドレスシーケンサ５２及びライト回路リード回路２０を制御することにより、メモリセルアレイ１０内の第１メモリブロックＭＢ０のアドレスｋのビットを消去する（ステップＳ３４）。同時に、制御回路５０は、第２メモリブロックＭＢ１のアドレスｋ＋ｎ（ｋ＞ｎ−１の場合はアドレスｋ−ｎ）のビットを消去する（ステップＳ３６）。
【００５２】
制御回路５０は、アドレスｋのビットの消去が完了するまで、ステップＳ３２〜Ｓ３６を繰り返し、消去が完了したら、カウンタｋの値をインクリメントする（ステップＳ３８）。１つのメモリブロック内におけるビットのアドレスは０〜２ｎ−１であるため、計２ｎのビットに対し、順番にデータの消去が行われる。制御部５０はｋの値を閾値である２ｎ−１と比較し（ステップＳ４０）、ｋ＜２ｎ−１である間はステップＳ３２〜Ｓ４０を繰り返す。ステップＳ４０においてＮＯである場合は、データの消去動作を終了する。
【００５３】
図８は、実施例１の個別消去モードにおけるメモリセルアレイの状態を示した図である。消去対象となるビットを図中に○で示す。第１メモリブロックＭＢ０において、メモリセルＭＣ０におけるアドレス０側の端子にはドレイン電圧Ｄが印加されている。反対のアドレス８側の端子は、誤消去を防ぐためにフローティング状態Ｆに維持されている。ここまでは、比較例における消去動作（図５（ｃ））と同様である。
【００５４】
隣接する第２メモリブロックＭＢ１においては、メモリセルＭＣ１におけるアドレス０側の端子はフローティング状態Ｆに維持され、反対のアドレス８側の端子にはドレイン電圧Ｄが印加されている。すなわち、図５（ｃ）と比較してＭＢ１における消去対象ビットが逆になっている。その結果、ＭＢ０におけるアドレス０のビットと、ＭＢ１におけるアドレス８のビットが同時に消去される。
【００５５】
また、選択線ＳＬ０に接続された選択トランジスタＴＲ００及びＴＲ１０は共にＯＮに設定され、ＳＬ１に接続されたＴＲ０１及びＴＲ１１は共にＯＦＦに設定されている。これにより、第１メモリブロックＭＢ０においては、グローバルビット線ＧＢＬ００とローカルビット線ＬＢＬ００が導通し、ＬＢＬ０１とＧＢＬ０１が非導通状態となっている。また、第２メモリブロックＭＢ１においては、ＧＢＬ１０とＬＢＬ１０が導通し、ＧＢＬ１１とＬＢＬ１１が非導通状態となっている。
【００５６】
実施例１の半導体装置によれば、ＭＢ０及びＭＢ１のそれぞれにおいて、消去対象ビットに接続されたローカルビット線ＬＢＬの選択トランジスタはＯＮとなり、グローバルビット線ＧＢＬよりドレイン電圧Ｄが印加されている。一方、消去対象ビットと反対側のビットに接続されたローカルビット線ＬＢＬの選択トランジスタＴＲはＯＦＦとなり、ＬＢＬとＧＢＬは非接続となっている。そのため、カップリングＣＰの影響によりグローバルビット線ＧＢＬ０１及びＧＢＬ１１の電位が上昇しても、これらのグローバルビット線の電位はローカルビット線ＬＢＬ０１及びＬＢＬ１１には伝わらないため、ローカルビット線における電位の上昇は抑制される。その結果、消去対象ビットと反対側のビットにおける電位の上昇が抑制され、データの消去を適切に行うことができる。
【００５７】
また、実施例１の半導体装置によれば、ＭＢ０におけるアドレスｋのビットと、ＭＢ１におけるアドレスｋ＋ｎ（またはｋ−ｎ）のビットを同時に消去する。このとき、共通の選択線ＳＬ０により駆動される選択トランジスタＴＲ００及びＴＲ１０は共にＯＮに、共通のＳＬ１により駆動されるＴＲ０１及びＴＲ１１は共にＯＦＦに制御される。その結果、隣接するＭＢ０及びＭＢ１の双方において、消去対処ビットと反対側のビットの電位上昇を抑制しつつ、データの消去を同時に行うことができる。すなわち、個別消去モードにおいて、複数のメモリブロックにおける複数のビットを同時に消去することができるため、消去動作にかかる時間を短縮することができる。
【００５８】
以上のように、実施例１の半導体装置によれば、グローバルビット線ＧＢＬ同士のカップリング容量の影響を低減し、データの消去を適切に行うことができる。また、隣接するメモリブロックにおける複数のビットを同時に消去することができ、カップリング容量の影響が少ない分、図５（ｃ）の比較例に比べてデータ消去時の動作速度を向上させることができる。
【００５９】
実施例１においては、同一のワード線ＷＬ上に設けられたメモリブロックのうち、第１メモリブロックＭＢ０と第２メモリブロックＭＢ１についてのみ説明を行ったが、実際はＷＬ上に３以上（例えば、２５６個）のメモリブロックが配置されていてもよい。この際、第１メモリブロックＭＢ０の反対側で第２メモリブロックＭＢ１に隣接する第３メモリブロックＭＣ２は、メモリセルＭＣへのアドレスの割り当てが第１メモリブロックＭＢ０と同じになる。同様に、メモリブロックが増加しても、メモリセルＭＣへのアドレスの割り当ては、第１メモリブロックＭＢ０及び第２メモリブロックＭＢ１の関係と同様に交互に行う。また、１メモリブロックあたりのメモリセルＭＣの数を８とし、ビットに割り当てられたアドレスを０〜１５としたが、これらの値は仕様等に応じて適宜変更することが可能である。
【００６０】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６１】
【図１】図１は、比較例に係る半導体装置の全体構成を示した図である。
【図２】図２は、比較例に係る半導体装置のメモリセルアレイ周辺の構成を示した図である。
【図３】図３は、比較例に係る半導体装置のメモリセルの構成を示した図である。
【図４】図４は、比較例に係る半導体装置の書き込み／読み出し動作を説明するフローチャートである。
【図５】図５（ａ）〜（ｄ）は、比較例に係る半導体装置の書き込み／読み出し／消去動作時におけるメモリセルの状態を示した図である。
【図６】図６は、比較例に係る半導体装置の消去動作を説明するフローチャートである。
【図７】図７は、実施例１に係る半導体装置の消去動作を説明するフローチャートである。
【図８】図８は、実施例１に係る半導体装置の消去動作時におけるメモリセルの状態を示した図である。
【符号の説明】
【００６２】
１０    メモリセルアレイ
２０    ライト回路リード回路
３０    ＷＲラッチ回路
４０    ＳＲＡＭアレイ
５０    制御回路
【図１】
2010055686.tif 000003
【図２】
2010055686.tif 000004
【図３】
2010055686.tif 000005
【図４】
2010055686.tif 000006
【図５】
2010055686.tif 000007
【図６】
2010055686.tif 000008
【図７】
2010055686.tif 000009
【図８】
2010055686.tif 000010