(57)【要約】【課題】優れたオン電流特性と、優れたオフ電流特性を兼ね備え、かつ歩留まりの向上が可能な薄膜トランジスタを提供する。【解決手段】本発明に係る薄膜トランジスタは、下層半導体層１１と、上層半導体層１２の間には、ソース領域１０Ｓ／ドレイン領域１０Ｄに開口部を有する絶縁膜４が形成され、開口部Ｈ１，Ｈ２を介して、下層半導体層１１と上層半導体層１２が接続される。下層半導体層１１のうち、少なくともソース領域１０Ｓ／ドレイン領域１０Ｄの間に配置されるチャネル領域１０Ｃ、及び開口部Ｈ１，Ｈ２と対向する領域のうちの前記チャネル領域から延設される少なくとも一部の領域は、多結晶半導体層であり、上層半導体層は、非晶質半導体層である。【選択図】図３
2010147303.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を介してゲート電極と、ソース電極／ドレイン電極の一部が互いに対向配置される薄膜トランジスタであって、
前記ゲート電極上に形成されたゲート絶縁膜の上層に下層半導体層が形成され、
前記ソース電極／ドレイン電極の下層に上層半導体層が形成され、
前記下層半導体層と、前記上層半導体層の間には、ソース領域／ドレイン領域に開口部を有する絶縁膜が形成され、
前記開口部を介して、前記下層半導体層と前記上層半導体層が接続され、
前記下層半導体層のうち、少なくとも前記ソース領域／ドレイン領域の間に配置されるチャネル領域、及び前記開口部と対向する領域のうちの前記チャネル領域から延設された少なくとも一部の領域は、多結晶半導体層であり、
前記上層半導体層は、非晶質半導体層である薄膜トランジスタ。
【請求項２】
前記下層半導体層の平面視上の形状と、前記ソース電極／ドレイン電極を構成する導電層のパターン、及び前記ソース電極／ドレイン電極の間隙を合わせた平面視上の形状とが、実質的に同一であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記下層半導体層の全領域が、多結晶半導体層であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記上層半導体層は、非晶質シリコン層であり、前記下層半導体層は、微結晶粒からなる多結晶シリコン層であることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記ゲート絶縁膜は、積層膜であり、
前記下層半導体層と接する層は、膜厚が５０ｎｍ以上、２００ｎｍ以下の酸化膜により構成されていることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
半導体層を介してゲート電極と、ソース電極／ドレイン電極の一部が互いに対向配置される薄膜トランジスタの製造方法であって、
前記ゲート電極上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に、下層半導体層を形成し、
前記下層半導体層上に、ソース領域／ドレイン領域に開口部を有する絶縁膜を形成し、
前記絶縁膜上に、上層半導体層を成膜し、
前記上層半導体層上に前記ソース電極／ドレイン電極を形成するための導電層を成膜し、
前記導電層上に、厚み方向に段差構造を有する第１のレジストパターンを形成し、
前記第１のレジストパターンを利用して前記ソース電極／ドレイン電極、前記上層半導体層、前記絶縁膜、前記下層半導体層をパターン形成し、
前記第１のレジストパターンの膜厚の厚い部分がパターンとして残るように第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして、前記導電層及び前記上層半導体層を分断することにより、前記ソース電極／ドレイン電極、及びソース領域／ドレイン領域を形成する工程を備え、
前記下層半導体層は、チャネル領域と、当該チャネル領域から延設された前記ソース領域／ドレイン領域の少なくとも一部の領域とが多結晶半導体層となるように形成する薄膜トランジスタの製造方法。
【請求項７】
前記下層半導体層は、非晶質半導体層を成膜した後、少なくとも一部の領域を多結晶半導体層に変換することにより形成したものであることを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記下層半導体層を形成するための前記非晶質半導体層の膜厚が、３０ｎｍ以上、５０ｎｍ以下となるように成膜し、前記非晶質半導体層から前記多結晶半導体層への変換は、エキシマレーザを照射することによって行うことを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記エキシマレーザの照射エネルギーは、２００ｍＪ／ｃｍ２以上、３００ｍＪ／ｃｍ２以下であることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
請求項１〜５のいずれか１項に記載の薄膜トランジスタを備える薄膜トランジスタアレイ基板。
【請求項１１】
請求項１〜５のいずれか１項に記載の薄膜トランジスタを備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関する。また、前記薄膜トランジスタを備える薄膜トランジスタアレイ基板、及び表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）は、アクティブマトリクス型の液晶表示装置に広く適用されている。非晶質シリコンを半導体層として用いる逆スタガ構造のＴＦＴは、以下のようにして製造することができる。まず、ガラス等の透明絶縁性基板上にゲート電極をフォトリソグラフィー工程、エッチング工程によってパターン形成する。次いで、プラズマＣＶＤ法によってゲート絶縁膜、不純物を含まない非晶質シリコン層、及び不純物を含む非晶質シリコン層を、順次、連続成膜する。そして、フォトリソグラフィー工程、エッチング工程によって島状の半導体層を得る。その後、金属膜をスパッタ法等で形成し、フォトリソグラフィー工程、エッチング工程によりソース電極、ドレイン電極をそれぞれ一括形成する。
【０００３】
ソース電極、ドレイン電極を形成後、両電極が存在しない領域の不純物を含む非晶質シリコン層を、いわゆるバックチャネルエッチングにより除去し、チャネル領域を形成する。その後、窒化シリコン等を用いてパッシベーション膜を形成する。
【０００４】
上記製造方法によれば、ソース電極とドレイン電極をマスクとしてセルファラインによりチャネル領域を形成することができる。また、ゲート絶縁膜、半導体層を順次連続して成膜することができる。このため、製造工程が簡便である。また、ゲート絶縁膜と半導体層の成膜を連続的に行うのでＴＦＴ特性のバラツキが小さいというメリットもある。また、非晶質シリコンを半導体層として用いる逆スタガ構造のＴＦＴとして、チャネルエッチ型の特性を改善したチャネル保護型のＴＦＴも提案されている（例えば、特許文献１）。
【０００５】
しかしながら、ＴＦＴのチャネル領域を構成する非晶質シリコン層は、通常は水素を多く含んでいる非晶質シリコン層により構成され、膜中には欠陥準位が多く存在する。このため、上記製造方法により得られたＴＦＴは、電界効果移動度（μ）が１ｃｍ２／Ｖ・ｓ以下である、リーク電流（Ioff）が大きい、長時間動作時のストレスで閾値電圧（Ｖｔｈ）シフトが発生するという問題を抱えている。これらの特性は、スイッチング素子として用いる際には問題ないが、これらを駆動させるための周辺回路に適用することは困難である。
【０００６】
そこで、これらの問題を克服する方法として、エキシマレーザ（XeCl  波長：３０８ｎｍ）光を照射してレーザアニール処理を施すことにより非晶質シリコンを多結晶化する方法がある。エキシマレーザによれば、酸化膜やガラス基板等の材料に熱的影響をほとんど与えることなく、非晶質シリコン層のみを溶融させることができる。そして、非晶質シリコン層を溶融させた後、冷却することで多結晶シリコンを形成することができる。
【０００７】
特許文献２においては、各トランジスタの役割に応じて、非晶質シリコン層のみからなる半導体層、多結晶シリコン層と非晶質シリコン層が積層された半導体層を同一基板上に作り分ける方法が提案されている。
【０００８】
図９に、特許文献２に記載のＴＦＴの切断部断面図を示す。絶縁性基板１０１上にゲート電極１０２を形成し、その上層にゲート絶縁層１０３を形成する。次いで、多結晶半導体層を形成するための非晶質シリコン層を形成する。そして、多結晶シリコン層を形成したい領域にエキシマレーザを選択的に照射する。レーザアニール後、エッチング工程等により下層半導体層１１１のパターンを得る。その後、非晶質シリコン層からなる上層半導体層１１２、ソース電極１０５、及びドレイン電極１０６を形成する。上記方法により、各トランジスタの役割に応じて、同一基板上に上層半導体層１１２のみからなる半導体層、下層半導体層１１１と上層半導体層１１２が積層された半導体層を作り分けている。
【０００９】
特許文献３においては、ＣＶＤ法により基板上に直接微結晶粒の多結晶シリコン層を形成する薄膜トランジスタの製造方法が提案されている。図１０（ａ）〜（ｃ）に、特許文献３に記載のＴＦＴ２５２の製造工程断面図を示す。まず、絶縁性基板２０１上にゲート電極２０２、ゲート絶縁膜２０３を形成し、その上層に、多結晶シリコン層である下層半導体層２１１をＣＶＤ法により直接形成する。続いて、下層半導体層２１１上に、上層半導体層２１２をＣＶＤ法により堆積する。
【００１０】
具体的には、水素化非晶質シリコン層２１２Ａ、高濃度不純物添加シリコン層２１２Ｂを形成する（図９（ａ）参照）。その後、図９（ｂ）に示すように、ゲート絶縁膜２０３から上層半導体層２１２までの積層膜を、トランジスタ部分のみ島状に残してエッチングにより除去する。ゲート電極２０２上部において上層半導体層２１２をエッチングにより除去して、ソース領域のシリコン層及びドレイン領域のシリコン層に互いに離間させる。次いで、層間絶縁膜２０４を成膜してパターン形成し、ソース電極２０５、ドレイン電極２０６を形成する（図９（ｃ）参照）。
【特許文献１】特開平８−３６１９２号公報
【特許文献２】特許２８１４３１９号  第２−８図
【特許文献３】特開２００５−５７０５６号公報  第３−９頁、第１図
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記特許文献２においては、下層半導体層１１１の側壁部と、ソース電極１０５及びドレイン電極１０６が接触する構造を採用している。このため、オン電流を大きくすることができる一方で、リーク電流（オフ電流）が大きくなってしまうという問題を抱えている。
【００１２】
上記特許文献３においては、ＣＶＤ法により基板上に直接形成した微結晶粒の多結晶シリコン層を用いた薄膜トランジスタであっても、オフ電流を抑止して性能向上を図ることができる旨が記載されている。さらに、これに付加して、レーザ照射により多結晶シリコン層の結晶化又は再結晶化を行うことにより、比較的大きい結晶粒の多結晶シリコン層に変換する方法が記載されている。そして、レーザ照射を加えることによって、オフ電流、及びそのばらつきを低減し、より高機能、高集積化されたモノリシック化回路を実現することができる旨が記載されている。
【００１３】
しかしながら、レーザ照射により、シリコン層表面において少なくとも大気との暴露が生じる。そして、その結果、シリコン層同士の接合面に界面が生じる。この界面では、シリコン層同士の密着力が悪い。成膜時に運よく剥離が生じなかった場合であっても、液晶表示装置に用いられるガラス基板等の絶縁性基板端などにおいて、プロセス途中に機械的接触等によって傷やこすれが生じる恐れがある。そして、これに起因して前述の界面の部分の剥がれが生じやすい。また、その剥がれの一部が異物となり歩留まり低下を招来したり、製造装置の汚染を招来したりする恐れがある。
【００１４】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、優れたオン電流特性と、優れたオフ電流特性を兼ね備え、かつ、歩留まりの向上が可能な薄膜トランジスタ、及び前記薄膜トランジスタを備えた薄膜トランジスタアレイ基板、並びに表示装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る薄膜トランジスタは、半導体層を介してゲート電極と、ソース電極／ドレイン電極の一部が互いに対向配置される薄膜トランジスタであって、前記ゲート電極上に形成されたゲート絶縁膜の上層に下層半導体層が形成され、前記ソース電極／ドレイン電極の下層に上層半導体層が形成されたものである。そして、前記下層半導体層と、前記上層半導体層の間には、ソース領域／ドレイン領域に開口部を有する絶縁膜が形成され、前記開口部を介して、前記下層半導体層と前記上層半導体層が接続される。前記下層半導体層のうち、少なくとも前記ソース領域／ドレイン領域の間に配置されるチャネル領域、及び前記開口部と対向する領域のうちの前記チャネル領域から延設された少なくとも一部の領域は、多結晶半導体層であり、前記上層半導体層は、非晶質半導体層である。
【００１６】
本発明に係る薄膜トランジスタの製造方法は、半導体層を介してゲート電極と、ソース電極／ドレイン電極の一部が互いに対向配置される薄膜トランジスタの製造方法であって、前記ゲート電極上にゲート絶縁膜を成膜し、前記ゲート絶縁膜上に下層半導体層を形成し、前記下層半導体層上に、ソース領域／ドレイン領域に開口部を有する絶縁膜を形成し、前記絶縁膜上に、上層半導体層を成膜し、前記上層半導体層上に前記ソース電極／ドレイン電極を形成するための導電層を成膜する。さらに、前記導電層上に、厚み方向に段差構造を有する第１のレジストパターンを形成し、前記第１のレジストパターンを利用して前記ソース電極／ドレイン電極、前記上層半導体層、前記絶縁膜、前記下層半導体層を島状にパターン形成し、前記第１のレジストパターンの膜厚の厚い部分がパターンとして残るように第２のレジストパターンを形成し、前記第２のレジストパターンをマスクとして、前記導電層及び前記上層半導体層を分断することにより、前記ソース電極／ドレイン電極、及びソース領域／ドレイン領域を形成する工程を備える。そして、前記下層半導体層は、チャネル領域と、当該チャネル領域から延設された前記ソース領域／ドレイン領域の少なくとも一部の領域とが多結晶半導体層となるように形成する。
【発明の効果】
【００１７】
本発明によれば、優れたオン電流特性と、優れたオフ電流特性を兼ね備え、かつ、歩留まりの向上が可能な薄膜トランジスタ、及び前記薄膜トランジスタを備えた薄膜トランジスタアレイ基板、並びに表示装置を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、これに限定されるものではない。
【００１９】
本実施形態１に係る表示装置は、多結晶シリコンを備えた薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載された表示装置である。ここでは、表示装置の一例として液晶表示装置について説明する。
【００２０】
図１は、ＴＦＴアレイ基板となる部分が複数形成された、本実施形態１に係るマザー基板５５の模式的平面図であり、図２は、液晶表示装置５０の模式的平面図である。なお、図２においては、説明の便宜上、対向基板の図示を省略する。
【００２１】
マザー基板５５には、液晶表示装置５０を構成する一対の基板のうちのＴＦＴアレイ基板５１となる部分が複数形成されている（図１参照）。図１の例においては、ガラス基板や石英基板などの透明絶縁性基板５６上に１２個のＴＦＴアレイ基板５１となる部分がマトリクス状に形成されている。
【００２２】
ＴＦＴアレイ基板５１は、図２に示すように、ゲート信号線２１、ゲート駆動回路２２、蓄積容量配線２４、ソース信号線３１、ソース駆動回路３２等を備える。
【００２３】
ゲート信号線（走査信号線）２１は、図２中の横方向に延在し、縦方向に複数並設されている。ソース信号線（表示信号線）３１は、ゲート信号線２１とゲート絶縁層（不図示）を介して交差するように、図２中の縦方向に延在し、横方向に複数並設されている。複数のゲート信号線２１と、複数のソース信号線３１は、ほぼ直交するようにマトリクスを形成し、隣接するゲート信号線２１及びソース信号線３１とで囲まれた領域が、画素４０となる。従って、画素４０は、マトリクス状に配列される。複数の画素４０が形成されている領域が表示領域４５となる。そして、表示領域４５の外側に区画された領域が、額縁領域４６である。
【００２４】
ゲート駆動回路２２及びソース駆動回路３２は、周辺駆動回路として額縁領域４６に形成されている。各ゲート信号線２１は、表示領域４５からゲート駆動回路２２まで延設されている。同様に、各ソース信号線３１は、表示領域４５から当該ソース駆動回路３２まで延設されている。ゲート駆動回路２２やソース駆動回路３２からは、配線が端子まで延設され、端子を介してＩＣチップ３４や、ＦＰＣ（Flexible Printed Circuit）などの配線基板３３に接続されている。
【００２５】
外部からの各種信号は、配線基板３３を介してゲート駆動回路２２、ソース駆動回路３２に供給される。ゲート駆動回路２２は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線２１に供給する。このゲート信号によって、ゲート信号線２１が順次選択されることになる。ソース駆動回路３２は、外部からの制御信号や、表示データに基づいて表示信号をソース信号線３１に供給する。これにより、表示データに応じた表示電圧を各画素４０に供給することができる。
【００２６】
各画素のゲート信号線２１とソース信号線３１の交差点付近には、少なくとも一つの信号伝達用のＴＦＴ５２が設けられている。また、各画素には、ＴＦＴ５２と接続する蓄積容量素子４２が形成されている。画素に形成されたＴＦＴ５２のゲート電極はゲート信号線２１に、ＴＦＴ５２のソース電極５はソース信号線３１に接続されている。ゲート電極に電圧を印加するとソース信号線３１から電流が流れるようになる。これにより、ソース信号線３１から、ＴＦＴ５２のドレイン電極６に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。
【００２７】
一方、蓄積容量素子４２は、ＴＦＴ５２のほか、蓄積容量配線２４を介して対向電極とも電気的に接続されている。従って、蓄積容量素子４２は、画素電極と対向電極との間の容量と並列に接続されていることになる。また、ゲート駆動回路２２及びソース駆動回路３２にも、画素４０内に設けられたＴＦＴ５２を駆動するための駆動用のＴＦＴ５２が配置されている。ＴＦＴアレイ基板５１の液晶側表面には、配向膜が形成されている。
【００２８】
上記マザー基板５５には、対向基板（不図示）となる領域が複数形成された対向マザー基板（不図示）が対向配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴアレイ基板５１側に配置されている場合もある。液晶表示パネルは、マザー基板５５と、これに対向配置された対向マザー基板とを、液晶表示パネル単位に切り出し、これら一対の基板間に液晶を注入して封止することにより得られる。
【００２９】
ＴＦＴアレイ基板５１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。液晶表示装置５０は、液晶表示パネルの反視認側に、バックライトユニット等を配設することにより得られる。
【００３０】
液晶分子は、画素電極と対向電極との間の電界によって配向方向が変化する。液晶分子の配向変化に応じて、液晶層を通過する光の偏光状態が変化する。すなわち、バックライトユニットから偏光板を通過することにより形成された直線偏光が、液晶層を通過することによって、偏光状態が変化する。従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。
【００３１】
液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、蓄積容量素子４２において、画素電極と対向電極との間の電界と並列に電界を形成することにより、表示電圧を保持することができる。
【００３２】
次に、本実施形態１に係る薄膜トランジスタ（ＴＦＴ）の構造について説明する。図３に、本実施形態１に係るＴＦＴ近傍の模式的断面図を示す。ＴＦＴ５２は、図３に示すように、逆スタガ型であり、絶縁性基板１、ゲート電極２、ゲート絶縁膜３、絶縁膜４、ソース電極５、ドレイン電極６、半導体層１０等を有している。
【００３３】
半導体層１０は、多結晶半導体層からなる下層半導体層１１、非晶質半導体層からなる上層半導体層１２からなる。本実施形態１に係る上層半導体層１２は、第１上層半導体層１２Ａ及び第２上層半導体層１２Ｂの２層構造からなる。本実施形態１においては、下層半導体層１１は不純物を含まない多結晶シリコン層により構成し、第１上層半導体層１２Ａは不純物を含まない非晶質シリコン層、第２上層半導体層１２Ｂは不純物を含む非晶質シリコン層により構成する。また、ここで用いられる下層半導体層１１の多結晶シリコンは、微結晶粒からなる多結晶シリコンとすることが好ましい。なお、ここで言う微結晶粒とは、概ね１００ｎｍ以下の粒径を持つ結晶粒を指すものとする。また、下層半導体層１１や第１上層半導体層１２Ａは、本発明の趣旨を逸脱しない範囲において、低濃度の不純物を含んでいてもよい。
【００３４】
ゲート電極２は、絶縁性基板１上に形成され、ゲート信号線２１、蓄積容量配線２４、蓄積容量電極層（不図示）等と同一のレイヤである第１金属膜により形成されている。ゲート絶縁膜３は、ゲート電極２を覆うように、その上層に形成されている。
【００３５】
ゲート絶縁膜３は、単層膜、積層膜のいずれでもよい。例えば、窒化シリコン（ＳｉＮｘ）の単層膜や、窒化シリコン（ＳｉＮｘ）と酸化膜（ＳｉＯ）の積層膜を適用することができる。下層半導体層１１の結晶性を良好に保つ観点からは、窒化シリコン（ＳｉＮｘ）の上層に酸化膜（ＳｉＯ）を積層することが好ましい。酸化膜上に多結晶シリコン層を形成する構造とすることにより、多結晶半導体層とゲート絶縁膜３界面との固定電荷を減少することができる。酸化膜の膜厚は、５０ｎｍ以上、２００ｎｍ以下とすることが好ましい。その理由については後述する。
【００３６】
半導体層１０は、前述したように３層構造となっており、ゲート絶縁膜３の上に下層半導体層１１が形成されている。下層半導体層１１は、ゲート絶縁膜３を介してゲート電極２の少なくとも一部と対向配置されている。下層半導体層１１の上層には、第１開口部Ｈ１、第２開口部Ｈ２を有する絶縁膜４が形成されている。
【００３７】
第１上層半導体層１２Ａは、絶縁膜４の上層、及び絶縁膜４に設けられた第１開口部Ｈ１、第２開口部Ｈ２内に配設されている。第２上層半導体層１２Ｂは、第１上層半導体層１２Ａの上層に形成されている。そして、第２上層半導体層１２Ｂ上に、ソース電極５及びドレイン電極６が配設されている。本実施形態１においては、上層半導体層１２と下層半導体層１１との接続は、専ら第１開口部Ｈ１、及び第２開口部Ｈ２を介して接続するようにしている。また、下層半導体層１１をゲート絶縁膜２の上に、上層半導体層１２をソース電極５及びドレイン電極６の下層に形成している。これにより、ソース電極５及びドレイン電極６と、下層半導体層１１とが接触しない構造となり、オフ電流が大きくなるという問題を回避することができる。
【００３８】
ソース電極５及びドレイン電極６は、第２金属膜である導電層９により構成されている。電気的に分断されたソース電極５及びドレイン電極６を形成するために、導電層９表面からチャネル領域１０Ｃ上に形成された絶縁膜４の表面まで貫通する第３開口部Ｈ３が形成されている。すなわち、第１上層半導体層１２Ａ及び第２上層半導体層１２Ｂも第３開口部Ｈ３により２つに分断されている。換言すると、ＴＦＴ５２において、ソース電極５及びドレイン電極６を構成する導電層９のパターンと、上層半導体層１２のパターンは、平面視上、実質的に同一形状となっている。これにより、ソース電極５及びドレイン電極６と、下層半導体層１１とが接触しない構造となり、オフ電流が大きくなるという問題を回避することができる。
【００３９】
半導体層１０におけるソース領域１０Ｓ，チャネル領域１０Ｃ，ドレイン領域１０Ｄは、以下の領域となる（図３参照）。すなわち、ソース領域１０Ｓは、第１開口部Ｈ１の形成領域とその上部に位置する第１上層半導体層１２Ａ、及び第１開口部Ｈ１の下部に配置される下層半導体層１１、並びに第１開口部Ｈ１の上部に配置される第２上層半導体層１２Ｂの領域である。同様にして、ドレイン領域１０Ｄは、第２開口部Ｈ２の形成領域とその上部に位置する第１上層半導体層１２Ａ、及び第２開口部Ｈ２の下部に配置される下層半導体層１１、並びに第２開口部Ｈ２の上部に配置される第２上層半導体層１２Ｂの領域である。
【００４０】
チャネル領域１０Ｃは、下層半導体層１１のソース領域１０Ｓとドレイン領域１０Ｄに挟まれた領域となる。すなわち、チャネル領域１０Ｃは、下層半導体層１１により構成されている。一方、ソース領域１０Ｓ及びドレイン領域１０Ｄは、前述したように、下層半導体層１１、第１上層半導体層１２Ａ、第２上層半導体層１２Ｂにより構成されている。ソース領域１０Ｓ，チャネル領域１０Ｃ，ドレイン領域１０Ｄは、ゲート電極２の一部と対向配置されている。また、チャネル領域１０Ｃの上層に絶縁膜４を介して第３開口部Ｈ３が形成されている。
【００４１】
ソース電極５及びドレイン電極６は、ゲート絶縁膜３、下層半導体層１１、第１上層半導体層１２Ａ、第２上層半導体層１２Ｂを介して、ゲート電極２の一部と対向配置されている。すなわち、ＴＦＴ５２として動作するために、薄膜トランジスタ領域が、ゲート電極２上に存在して、ゲート電極２に電圧を印加した時の電界の影響を受けやすい状態とする。換言すると、第１開口部Ｈ１を介して、ソース電極５、第２上層半導体層１２Ｂ及び第１上層半導体層１２Ａと、下層半導体層１１とが接続されている。同様にして、第２開口部Ｈ２を介して、ドレイン電極６、第２上層半導体層１２Ｂ及び第１上層半導体層１２Ａと、下層半導体層１１とが接続されている。
【００４２】
本実施形態１に係るＴＦＴ５２においては、ソース電極５、及びドレイン電極６を構成する導電層９のパターン、及びソース電極５、及びドレイン電極６の間隙である第３開口部Ｈ３を合わせた平面視上の形状と、下層半導体層１１のパターンの平面視上の形状が、実質的に同一である。また、下層半導体層１１とゲート絶縁膜３の各パターンの平面視上の形状が、実施的に同一である。換言すると、ソース電極５及びドレイン電極６を構成する導電層のパターン、及びこれらの間隙である第３開口部Ｈ３を合わせた平面視上のパターン形成時に、一括して、半導体層１０、絶縁膜４、ゲート絶縁膜３をパターン形成している。これにより、ソース電極５及びドレイン電極６と、下層半導体層１１とが接触しない構造となり、オフ電流が大きくなるという問題を回避することができる。また、パターン形成のためのフォトリソグラフィー工程やエッチング工程数を削減することができる。
【００４３】
なお、「ソース電極５、及びドレイン電極６を構成する導電層９のパターン」とは、ＴＦＴアレイ基板５１の場合、ソース電極５及びドレイン電極６と同一レイヤに構成される導電層９のパターンである、ソース信号線３１等のパターンも含むことを意味する。なお、ゲート絶縁膜３について、ソース電極５及びドレイン電極６を構成する導電層のパターン、及びこれらの間隙である第３開口部Ｈ３を合わせた平面視上のパターン形成時に、下層半導体層１１と同様にエッチングを行ってもよい。すなわち、ゲート絶縁膜３も下層半導体層１１と同一形状となるようにパターン形成してもよい。
【００４４】
絶縁膜４、ソース電極５、ドレイン電極６の上層には、これらを覆うように不図示のパッシベーション膜が形成されている。画素４０の領域に配設されるＴＦＴ５２においては、パッシベーション膜上に、画素電極（不図示）が形成され、パッシベーション膜に形成されたコンタクトホール（不図示）を介して、ドレイン電極６と画素電極が電気的に接続されている。
【００４５】
次に、図４（ａ）〜（ｄ）及び図５（ｅ）〜（ｇ）を用いて、本実施形態１に係る薄膜トランジスタの製造方法について説明する。なお、本実施形態１において、画素４０内に配設されたスイッチング素子用の薄膜トランジスタと、ゲート駆動回路２２及びソース駆動回路３２に配置された薄膜トランジスタが同様の構成となっており、両ＴＦＴを区別せずにＴＦＴ５２と表記する。これらは、同時に形成する。
【００４６】
まず、絶縁性基板１上に第１金属膜を成膜し、ゲート電極２を形成する。第１金属膜としては、Ａｌ、Ｍｏ，Ｃｒ、これらを主成分とする合金等を挙げることができる。ＭｏやＣｒは、高融点材料であるのでより好ましい。第１金属膜は、これらの金属の積層膜としてもよい。ゲート電極２の形成と同時に、ゲート信号線等も形成する。本実施形態１においては、ガラス基板上にアルミ合金膜をスパッタ法で形成し、第１のフォトリソグラフィー工程、エッチング工程、レジスト剥離工程等を経て、所望のパターンを形成した（図４（ａ）参照）。
【００４７】
次に、ゲート電極２及び絶縁性基板１上に、プラズマＣＶＤ法により、ゲート絶縁膜３と、下層半導体層１１である多結晶半導体膜を形成するための非晶質半導体膜を順次連続成膜する（図４（ａ）参照）。本実施形態１においては、ゲート絶縁膜３として、窒化シリコン（ＳｉＮｘ）を２００ｎｍ成膜し、次いで、酸化膜（ＳｉＯ）を５０ｎｍの厚さで成膜した。
【００４８】
非晶質シリコン層を成膜後、エキシマレーザ照射時の非晶質シリコン層のアブレーション等を抑制する目的で、４００℃程度の温度で脱水処理を行う。そして、非晶質シリコン層に対し、表面に成長した自然酸化膜をフッ酸液等で除去し、間髪入れずに不活性ガス雰囲気中で絶縁膜基板１の上方よりエキシマレーザを照射する。これにより、非晶質シリコン層を多結晶シリコン層に変換する（図４（ｂ）参照）。
【００４９】
非晶質シリコン層をエキシマレーザにより多結晶シリコン等に変換する場合には、非晶質シリコン層に対するエキシマレーザの吸収係数が１０６ｃｍ−１であるので、エキシマレーザからの照射光の吸収は、非晶質シリコン層表面より７ｎｍ程度までの表面付近に限られる。このため、結晶性が不均一となりやすい。換言すると、ＴＦＴ特性についてばらつきが大きくなりやすい。
【００５０】
逆スタガ構造のＴＦＴのキャリアである電子の移動経路は、図３の矢印に示すように、レーザ光を照射する側とは反対側に位置するゲート絶縁膜３との界面付近の半導体層に限られる。このため、非晶質シリコン層を結晶化させる際には、ゲート絶縁膜３の界面近傍まで多結晶シリコン等に変換する必要がある。しかしながら、非晶質シリコン層の深さ方向の溶融は、潜熱によって行うため、ゲート絶縁膜３の界面近傍の非晶質シリコン層の結晶化を制御することは難しい。ゲート絶縁膜の界面近傍に、非晶質シリコン層が残ったり、一部に非晶質な部分が存在したりする場合には、ＴＦＴ特性（電界効果移動度、リーク電流、閾値電圧シフト抑制）が改善されない。
【００５１】
そこで、成膜する非晶質シリコン層の膜厚は、３０ｎｍ以上、５０ｎｍ以下とすることが好ましい。より好ましい範囲は、面内均一性を考慮して３５ｎｍ以上、４５ｎｍ以下である。本実施形態１においては、下層半導体層１１の非晶質シリコン層を４０ｎｍ±５ｎｍの範囲の膜厚になるように成膜した。
【００５２】
照射エネルギー密度は、非晶質シリコン層が、膜厚方向に対して、一旦は完全に溶融させて再結晶化する下限値と、レーザ照射中にゲート電極２やゲート絶縁膜３に熱ダメージを与えない上限値範囲に設定する。本実施形態１に係る製造条件においては、照射エネルギー密度は、２００ｍＪ／ｃｍ２以上、３００ｍＪ／ｃｍ２以下に設定することが好ましい。より好ましい範囲は、結晶粒が安定する２５０ｍＪ／ｃｍ２以上、３００ｍＪ／ｃｍ２以下である。本実施形態１の条件において、ゲート電極２が損傷する照射エネルギー密度は３５０ｍＪ／ｃｍ２であった。
【００５３】
図６に、２５０ｍＪ／ｃｍ２のエキシマレーザ照射後の下層半導体層１１表面のＡＦＭ像を示す。同図より、１００ｎｍ程度の円形状粒が密集しているのが確認できる。また、その時の表面粗さ（Ｒａ）は、概ね３ｎｍであった。さらに、図７に、酸化膜上の多結晶シリコンの断面ＴＥＭ写真を示す。同図より、２５０ｍＪ／ｃｍ２のエキシマレーザ照射において、ゲート絶縁膜３の界面まで非晶質シリコンが結晶化されていることが確認できる。
【００５４】
エキシマレーザ照射によって、非晶質シリコン層を溶融させて所望の多結晶シリコン層を得るためには、前述したようにある程度の照射エネルギー密度が必要となる。その際、下層半導体層１１の潜熱（１５００Ｋ程度）以上の熱がゲート絶縁膜３に伝播する。ゲート絶縁膜３として熱伝導率が大きい窒化シリコン（ＳｉＮｘ）を適用する場合、ゲート電極２に与える熱的影響はごく短時間である。例えば、ゲート電極２として、融点が９３０Ｋ程度のアルミ（Ａｌ）合金を用いた場合であっても、ゲート電極２は、ほとんど熱的ダメージを受けない。
【００５５】
一方、熱伝導率の小さい酸化膜（ＳｉＯ）をゲート絶縁膜３として適用する場合には、酸化膜の膜厚が２００ｎｍを超えると、ゲート電極２に与える熱的影響が無視できない恐れがある。例えば、ゲート電極２として、アルミ（Ａｌ）合金を用いた場合、ゲート電極２が融点以上の温度に曝される時間が長くなる。その結果、ゲート電極２が損傷する恐れがある。
【００５６】
すなわち、所望の結晶性を得る照射エネルギー密度と、ゲート電極２が損傷しないような照射エネルギー密度とを両立させる必要がある。ゲート電極２にアルミ合金を用い、多結晶半導体層とゲート絶縁膜３界面との固定電荷を減少させる為に、ゲート絶縁膜３に酸化膜（ＳｉＯ）を用いる場合、酸化膜の上限膜厚を２００ｎｍ以下とすることが好ましい。また、多結晶半導体層の結晶性を良好に保つ観点から、酸化膜の下限膜厚を５０ｎｍ以上とすることが好ましい。勿論、ゲート電極２として高融点材料であるモリブデン（Ｍｏ）、クロム（Ｃｒ）を用いる場合には、アルミ（Ａｌ）合金に比べ、さらに許容温度を上げることができる。すなわち、材料等に応じて、適宜膜厚条件や照射条件等を設定すればよい。
【００５７】
次いで、多結晶シリコン層である第１半導体層を、一旦、フッ酸等で洗浄した後、下層半導体層１１上に絶縁膜４を形成する（図４（ｃ）参照）。絶縁膜４については、本発明の趣旨を逸脱しない範囲において、特に材料の制約はないが、好適な例として、酸化膜（ＳｉＯ）、窒化シリコン（ＳｉＮｘ）を挙げることができる。絶縁膜４として酸化膜（ＳｉＯ）を適用した場合と、窒化シリコン（ＳｉＮｘ）を適用した場合について、ＴＦＴ特性について検討した結果、特に影響がないことを確認した。本実施形態１においては、酸化膜（ＳｉＯ）とした。
【００５８】
絶縁膜４の膜厚は、少なくとも下層半導体層１１の膜厚よりも厚く設定する。その理由は、下層半導体層１１の結晶化に伴って、結晶粒表面の凹凸が大きくなり、凸部分がおよそ非晶質シリコン層の際の膜厚程度（凡そ４０ｎｍ）となるためである。このときの下層半導体層１１表面の平均粗さ（Ｒａ）は、３〜４ｎｍ程度である。そこで、下層半導体層１１表面を十分に被膜するように絶縁膜４は厚膜化することが好ましい。本実施形態１においては、膜厚を１００ｎｍとした。
【００５９】
絶縁膜４は、ソース領域１０Ｓ、ドレイン領域１０Ｄにおいて、其々、第１開口部Ｈ１、第２開口部Ｈ２を第２のフォトリソグラフィー工程により形成する。この際、下層半導体層１１表面をできるだけ削らないようにエッチングを行う。第１開口部Ｈ１、第２開口部Ｈ２の寸法精度は第２のフォトリソグラフィー工程で決定される。
【００６０】
続いて、絶縁膜４上に、第１上層半導体層１２Ａ、第２上層半導体層１２Ｂを順に成膜する（図４（ｄ）参照）。第１上層半導体層１２Ａは、前述したように不純物を含まない非晶質シリコン層であり、第２上層半導体層１２Ｂは、不純物を含む非晶質シリコン層である。第２上層半導体層１２Ｂは、例えば、リン（Ｐ）ドープしたｎ型の非晶質シリコン層である。
【００６１】
第２上層半導体層１２Ｂに不純物を導入することにより、低抵抗化を図り、ソース電極５及びドレイン電極６のオーミックコンタクト特性を保つことができる。第１上層半導体層１２Ａと第２上層半導体層１２Ｂを連続成膜することにより、それぞれの膜の接合面のオーミック性を良好に保つことができる。また、製造ばらつきを小さくすることができる。なお、第１上層半導体層１２Ａと第２上層半導体層１２Ｂは、明確に区別する必要はなく、ソース電極５及びドレイン電極６側に向かうにつれて不純物濃度が高くなるような濃度勾配を有するように形成してもよい。
【００６２】
本実施形態１によれば、第１上層半導体層１２Ａの下面側の大半の接触領域は絶縁膜４であり、下層半導体層１１とは第１開口部Ｈ１、第２開口部Ｈ２の領域において接触する。前述したように、多結晶半導体層と非晶質半導体層の接合部においては、その界面が剥離しやすいという問題があった。本実施形態１によれば、下層半導体層１１と第１上層半導体層１２Ａの接触領域の縮小化を図ることにより、界面の剥離を抑制することができる。その結果、歩留まりの低下を防止することができる。
【００６３】
続いて、ソース電極５、ドレイン電極６を形成するための第２金属膜である導電層９をスパッタ法で成膜する。この導電層９には、ゲート電極２と同様に、Ａｌ、ＣｒやＭｏ、これらを含む合金等の材料を用いることができる。積層膜により構成することも可能である。成膜後、この導電層９上に膜厚方向に段差構造を有する第１のレジストパターン１７を形成する（図５（ｅ）参照）。
【００６４】
第１のレジストパターン１７は、公知のハーフトーン露光技術やグレートーン露光技術を適用することにより得ることができる。具体的には、第３開口部Ｈ３の形成領域に対応する領域の膜厚が、ソース電極５及びドレイン電極６を形成する領域の膜厚に比して薄くなるようなパターンとする。次いで、第１のレジストパターン１７をマスクとして、エッチング処理により、導電膜９、第２上層半導体層１２Ｂ、第１上層半導体層１２Ａ、絶縁膜４、下層半導体層１１をエッチングする。これにより、図５（ｆ）に示すように、第１のレジストパターン１７がマスキングされていない領域において、導電膜９、第２上層半導体層１２Ｂ、第１上層半導体層１２Ａ、絶縁膜４、下層半導体層１１が除去される。
【００６５】
次いで、第１のレジストパターン１７の膜厚の厚い部分がパターンとして残るように、アッシングにより一律に膜厚を減じる。これにより、第２のレジストパターン１８を得る。第２のレジストパターン１８は、第３開口部Ｈ３の形成領域に対応する領域の導電層９の表面が露出するパターンを有する。そして、第２のレジストパターン１８をマスクとして、エッチングにより第３開口部Ｈ３を形成する。これにより、図５（ｇ）に示すように、所望の形状のソース電極５、ドレイン電極６のパターン、第３開口部Ｈ３等を得る。
【００６６】
その後、ゲート絶縁膜３、チャネル領域１０Ｃ、ソース電極５、及びドレイン電極６を覆うように、プラズマＣＶＤ法等によりパッシベーション膜を形成する。パッシベーション膜としては、例えば窒化シリコンを用いることができる。上記工程等を経て、ＴＦＴ５２が完成する。
【００６７】
ゲート駆動回路２２やソース駆動回路３２に用いるＴＦＴは、常時動作しているものである。このため、非晶質シリコン層からなるＴＦＴをゲート駆動回路２２やソース駆動回路３２に用いると、連続動作が長時間に及ぶことによってＶｔｈシフトが発生し、正常な駆動動作をしなくなるという問題があった。すなわち、正常な表示ができなくなってしまうという問題があった。そのため、ゲート駆動回路２２やソース駆動回路３２の動作には、外付けのＩＣチップを用いていた。
【００６８】
本実施形態１に係るＴＦＴ５２によれば、ゲート絶縁膜との界面近傍の半導体層を多結晶化している。これにより、優れたオン電流を提供することができる。換言すると、電界効果移動度（μ）を高めることができる。また、結晶化させたシリコン層やその界面では、トラップ密度や欠陥準位を低減することができる。その結果、長時間動作させた際の閾値電圧シフト（Ｖｔｈシフト）を、従来の非晶質シリコン層を用いる場合に比して、大幅に抑えることができる。
【００６９】
本実施形態１に係るＴＦＴによれば、優れたオン電流特性と、優れたオフ電流特性を兼ね備え、かつ、長時間動作させた場合の閾値電圧シフトを抑制することができる。これらの特性を兼ね備え、かつ、歩留まり向上を実現できるため、生産時の安定性が増す。さらに、多結晶シリコン層を概ね１００ｎｍ以下の微結晶粒からなる多結晶シリコンとすることにより２０％以下程度に結晶粒径のばらつきを抑え、結晶性を均一化できる。また、同時にさらなるオフ電流の低減を実現できる。その結果、スイッチング素子用のＴＦＴとして要求される表示面内でのトランジスタ特性の均一化と、オフ電流特性の向上を実現して、表示特性の高品質化を図ることができる。換言すると、周辺駆動回路用のＴＦＴと、スイッチング素子用のＴＦＴに求められる特性を同時に満足させることができる。また、非晶質シリコン層をエキシマレーザにより多結晶シリコン層に変換し微結晶シリコンを得る際にも、概ね１００ｎｍ以下の微結晶シリコンを得るための適正なレーザエネルギーの範囲が、一般的な多結晶シリコンを得るための適正なレーザエネルギーの範囲と比較して数倍程度に広いことから、安定して製造することが可能である。
【００７０】
周辺駆動回路用のＴＦＴとスイッチング素子用のＴＦＴを同一基板上に同時に形成することにより、ＩＣチップの部品点数を減らすことが可能となる。すなわち、減量化、軽量化、さらには小型化の実現が期待できる。従って、本発明は、同一基板上に周辺駆動回路用のＴＦＴと画素内のスイッチング素子用のＴＦＴを同時形成する用途に、特に好適に適用することができる。無論、本発明の薄膜トランジスタを、これらの用途以外に用いることができることは言うまでもない。
【００７１】
上記特許文献２においては、ソース電極１０５、ドレイン電極１０６と、多結晶シリコン層である下層半導体層１１１側壁が直接接触している構造を採用していた。一方、本実施形態１に係るＴＦＴ５２においては、ソース電極５及びドレイン電極６と下層半導体層１１とが直接接触しない構造を採用している。その結果、特に、ドレイン側に印加電圧をかけた際に発生する電界による電流が、ドレイン電極６側にリークし難くなる。すなわち、オフ電流を抑制することが可能となる。また、レーザ光照射により非晶質シリコン層を多結晶シリコン層に変換する方式を採用することにより、オフ電流、及びそのばらつきを低減することができる。
【００７２】
さらに、上記特許文献３のように、結晶化したシリコン層の表面全面に、非晶質シリコン層を積層せず、絶縁膜４の開口部Ｈ１，Ｈ２を介してこれらを接続する構造を採用しているので、良好なコンタクト抵抗を維持できる。また、これらの界面における密着力低下の問題を改善することができ、歩留まり向上を図ることができる。
【００７３】
本実施形態１に係るＴＦＴ５２の製造方法によれば、駆動用ＩＣを別途に実装させる場合に比して生産性向上、コスト削減を図ることができる。また、実装時の品質ロスの発生を防止することができる。しかも、本実施形態１によれば、ソース電極／ドレイン電極形成までのマスク枚数を上記特許文献３に比して１枚削減し、バックチャネルエッチ型のＴＦＴと同様のマスク枚数により製造することができる。また、バックチャネルエッチ型の場合、チャネル領域にプラズマダメージが残るという問題があったが、本実施形態１によれば、チャネル領域に絶縁膜４を積層しているので、前記問題を解決することができる。また、新たな製造装置を導入せずに、既存の製造装置により製造可能であるというメリットも有する。
【００７４】
以上のことから、本発明を適用することにより、ＴＦＴ性能向上、信頼性向上、歩留まり向上、及び品質向上を兼ね備えた薄膜トランジスタ、薄膜トランジスタアレイ基板、表示装置及びその製造方法を提供することができる。また、低コスト化も実現することができる。
【００７５】
なお、レーザアニールの光源としてエキシマレーザを用いる例について述べたが、これに限定されるものではなく、本発明の趣旨を逸脱しない範囲において他の方法により多結晶半導体層を得ることができる。例えば、エキシマレーザに代えてＹＡＧレーザを照射してもよい。ＹＡＧレーザの第２高調波を用いることにより、深さ方向に対して結晶化を効率的に進行させることができる。
【００７６】
また、本実施形態１においては、非晶質半導体層として非晶質シリコンの例を、多結晶半導体層として多結晶シリコンを例にとり説明したが、これに限定されるものではなく、本件発明を他の半導体層に広く適用することができる。また、ＴＦＴ特性を更に向上するために、シリコン界面の結晶欠陥の回復処理や膜中の欠陥準位低減のための熱処理を行ってもよい。
【００７７】
また、本実施形態１においては、ＴＦＴアレイ基板を液晶表示装置に搭載した例について述べたが、これに限定されるものではなく、ＥＬ表示装置（有機ＥＬ表示装置、無機ＥＬ表示装置）等の平面型表示装置（フラットパネルディスプレイ）に好適に搭載することができる。有機ＥＬ表示装置の場合、ＴＦＴアレイ基板上に、画素電極であるアノード電極、対向電極であるカソード電極を設ける。また、アノード電極とカソード電極との間には、有機層が配置される。なお、画素電極をアノード電極とするか、カソード電極とするかは、光学的な設計により適宜選択すればよい。
【００７８】
アノード電極とカソード電極との間に電流を供給することによって、アノード電極からは正孔が、カソード電極からは電子がそれぞれ有機層に注入されて再結合する。その際に生ずるエネルギーにより有機層内の発光性化合物の分子が励起される。励起された分子は基底状態に失活し、その過程において有機層が発光する。そして、有機層から発光された光は、視認側に出射する。有機ＥＬ素子に所望の電流を伝播するために駆動回路やスイッチング素子、補正回路が必要となり、複数のＴＦＴが形成されている。特にこれらのＴＦＴの駆動能力や閾値電圧の変動の低減が要求されている。従って、本件発明は、有機ＥＬ表示装置に搭載するＴＦＴアレイ基板として特に有効である。
【００７９】
［実施形態２］
次に、上記実施形態とは異なる構造のＴＦＴの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００８０】
本実施形態２に係るＴＦＴは、以下の点を除く基本的な構成、及び製造方法は上記実施形態１と同様である。すなわち、上記実施形態１に係る下層半導体層１１は、全領域において、成膜した非晶質シリコン層を多結晶シリコン層に変換することにより形成していたが、本実施形態２に係る下層半導体層は、第１開口部Ｈ１、第２開口部Ｈ２、チャネル領域１０Ｃと対向する下層半導体層１１ａのみ、非晶質シリコン層から多結晶シリコン層に変換することにより形成している点において相違する。
【００８１】
図８に、本実施形態２に係るＴＦＴ近傍の模式的断面図を示す。ＴＦＴ５２ａの下層半導体層１１ａは、前述したように、チャネル領域１０Ｃ、及び第１開口部Ｈ１、第２開口部Ｈ２と対向する領域を、非晶質シリコン層から多結晶シリコン層Ａに変換し、他の領域は、非晶質シリコン層１１Ｂにより構成している。具体的には、エキシマレーザをチャネル領域１０Ｃ、及び第１開口部Ｈ１と第２開口部Ｈ２と対向する下層半導体層１１ａに選択的に照射することにより、上記構成を得る。レーザ光の選択的照射は、例えば、メタルマスクを用いることにより簡便に行うことができる。
【００８２】
本実施形態２によれば、下層半導体層１１ａのチャネル領域１０Ｃ，ソース領域１０Ｓ，ドレイン領域１０Ｄを多結晶シリコン層としているので、上記実施形態１と同様の効果を得ることができる。
【００８３】
なお、本実施形態２に係る下層半導体層１１ａにおいては、チャネル領域１０Ｃ、及び第１開口部Ｈ１、第２開口部Ｈ２と対向する下層半導体層１１ａを非晶質シリコン層から多結晶シリコン層に変換する例について述べたが、チャネル領域１０Ｃを構成する下層半導体層１１ａ、並びに、第１開口部Ｈ１のうちのチャネル領域１０Ｃから延設された少なくとも一部、及び第２開口部Ｈ２のうちのチャネル領域１０Ｃから延設された少なくとも一部と対向する下層半導体層１１ａが多結晶半導体層であればよい。
【００８４】
上記実施形態１及び２においては、画素４０内に配設されたスイッチング素子用のＴＦＴと、ゲート駆動回路２２等の周辺駆動回路に配設されたＴＦＴが同様の構成である例について述べたが、これに限定されるものではない。例えば、同一のＴＦＴアレイ基板内で、周辺駆動回路のＴＦＴの下層半導体層１１のみに選択的にレーザ照射を行って多結晶半導体層に変換し、スイッチング素子用のＴＦＴは非晶質半導体層のまま適用してもよい。
【００８５】
また、上記実施形態１及び２においては、ソース電極／ドレイン電極の上層に形成するレジストパターンとして、ハーフトーン露光技術等を適用することにより膜厚方向に段差構造を有するものを用いたが、通常のレジストパターンによりパターン形成するものを排除するものではない。また、下層半導体層１１の多結晶半導体層を得る方法として、レーザアニール法を適用する例について述べたが、求められる特性に応じて、直接、多結晶半導体層、若しくは微結晶半導体層を積層する方法を適用してもよい。
【図面の簡単な説明】
【００８６】
【図１】実施形態１に係るマザー基板の構成を示す模式的平面図。
【図２】実施形態１に係る液晶表示装置の模式的平面図。
【図３】実施形態１に係るＴＦＴ近傍の模式的断面図。
【図４】（ａ）〜（ｄ）は、実施形態１に係るＴＦＴの製造工程断面図。
【図５】（ｅ）〜（ｇ）は、実施形態１に係るＴＦＴの製造工程断面図。
【図６】実施形態１に係る多結晶半導体層のＡＦＭ像。（２５０ｍＪ／ｃｍ２）
【図７】実施形態１に係る多結晶半導体層のＴＥＭ像。（２５０ｍＪ／ｃｍ２）
【図８】実施形態２に係るＴＦＴ近傍の模式的断面図。
【図９】特許文献２に記載のＴＦＴの模式的断面図。
【図１０】特許文献３に記載のＴＦＴの模式的断面図。
【符号の説明】
【００８７】
１      絶縁性基板
２      ゲート電極
３      ゲート絶縁膜
４      絶縁膜
５      ソース電極
６      ドレイン電極
９      導電膜
１０    半導体層
１１    下層半導体層
１２    上層半導体層
１２Ａ  第１上層半導体層
１２Ｂ  第２上層半導体層
１７    第１レジストパターン
１８    第２レジストパターン
２１    ゲート信号線
２２    ゲート駆動回路
２４    蓄積容量配線
３１    ソース信号線
３２    ソース駆動回路
３３    配線基板
４０    画素
４５    表示領域
４６    額縁領域
５０    液晶表示装置
５１    薄膜トランジスタアレイ基板
５２    ＴＦＴ
５５    マザー基板
【図１】
2010147303.tif 000003
【図２】
2010147303.tif 000004
【図３】
2010147303.tif 000005
【図４】
2010147303.tif 000006
【図５】
2010147303.tif 000007
【図８】
2010147303.tif 000008
【図９】
2010147303.tif 000009
【図１０】
2010147303.tif 000010
【図６】
2010147303.tif 000011
【図７】
2010147303.tif 000012