(57)【要約】【課題】基板上に形成された窒化物系化合物半導体におけるソース−ドレイン間のリーク電流を低減する。【解決手段】トランジスタ１００は、シリコン基板（図示せず）上の窒化物系化合物半導体１１の表面に、ゲート電極１２、ソース電極１３、ドレイン電極１４がそれぞれ形成されている。ソース電極１３またはドレイン電極１４の少なくとも一方は、ゲート電極１２と接続された補助電極１５で囲まれており、補助電極１５下の窒化物系化合物半導体１１に空乏層が形成されることによってリーク電流経路が遮断され、ソース−ドレイン間のリーク電流を効果的に低減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上の窒化物系化合物半導体の表面に、ゲート電極、ソース電極、ドレイン電極がそれぞれ形成されているトランジスタであって、
前記ゲート電極と接続され、前記ソース電極または前記ドレイン電極の少なくとも一方を囲む補助電極を備えていることを特徴とするトランジスタ。
【請求項２】
前記補助電極は、幅が０．１〜１００μｍであることを特徴とする請求項１記載のトランジスタ。
【請求項３】
前記ゲート電極は、パッド部とフィンガー部を有し、
前記補助電極の断面積は、前記フィンガー部の断面積よりも大きいことを特徴とする請求項１または請求項２に記載のトランジスタ。
【請求項４】
基板上に形成された窒化物系化合物半導体の表面に、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタの製造方法であって、
前記ゲート電極と接続され、前記ソース電極または前記ドレイン電極の少なくとも一方を囲む補助電極を、前記ゲート電極と同時に形成することを特徴とする、トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いたトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ等の窒化物系化合物半導体を用いた半導体装置、例えば電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などのトランジスタは、次世代パワーデバイスとして期待されている。従来の窒化物系化合物半導体、例えばＧａＮ系半導体を用いたデバイスにおいては、ＧａＮの結晶成長が容易なサファイヤ基板やＳｉＣ基板を用いて、デバイスが作製されていた。
【０００３】
ところで、サファイヤ基板やＳｉＣ基板は基板自体が高価であるため、大口径化が可能で、かつ安価なＳｉ基板を利用することが検討されている。しかし、ＳｉはサファイヤやＳｉＣに比べて、窒化物系化合物半導体（例えばＧａＮ）との熱膨張係数差、格子定数差が大きいため、結晶成長が難しく、Ｓｉ基板上に成長した窒化物系化合物半導体は、例えばサファイヤ基板上に形成した窒化物系化合物半導体に比べて結晶性が悪くなる傾向がある。このため、Ｓｉ基板上の窒化物系化合物半導体を用いて、例えば電界効果トランジスタ（ＦＥＴ）などのデバイスを作製した場合、このデバイスに高電圧を印加すると、リーク電流が大きくなってしまうという問題があった。
【０００４】
窒化物系化合物半導体を用いたデバイスにおけるリーク電流を低減する技術として、特許文献１には、ＧａＮ系半導体においてゲート電極と半導体層との間のバリア層を電子供給層よりも電子親和力が小さいＡｌＮで形成することによって、ゲートリーク電流を低減することが記載されている。特許文献２には、ゲート電極がＳｉを含んでおり、ＧａＮ層とゲート電極間にＡｌ２Ｏ３を介在させることが記載されている。特許文献３には、ドライエッチングで化合物半導体層の表面に生じたダメージを窒素プラズマで表面処理することにより回復することが示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１８３５５１号公報
【特許文献２】特開２００４−２４７７０９号公報
【特許文献３】特開２００４−１８６６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１〜３は、いずれもゲート電極でのリーク電流を抑制するものであり、ゲートリークは、特に高周波用ＦＥＴにおいての課題であった。しかし、ソース−ドレイン間に高電圧を印加するパワーデバイス用途においては、上記のゲートリークに加えて、ソース−ドレイン間でもリーク電流が流れてしまうと言うことが判明した。つまり、シリコン基板上の窒化物系化合物半導体等、結晶性が悪い場合、ソース−ドレイン間に高電圧を印加した場合、ゲート電極をオフにしている状態でもリーク電流が流れてしまうという問題があった。
【課題を解決するための手段】
【０００７】
上記課題に鑑みて、本発明は、以下の構成をもって課題を解決する。
（１）基板上の窒化物系化合物半導体の表面に、ゲート電極、ソース電極、ドレイン電極がそれぞれ形成されているトランジスタであって、前記ゲート電極と接続され、前記ソース電極または前記ドレイン電極の少なくとも一方を囲む補助電極を備えていることを特徴とするトランジスタ。
（２）前記補助電極は、幅が０．１〜１００μｍであることを特徴とする（１）項記載のトランジスタ。
（３）前記ゲート電極は、パッド部とフィンガー部を有し、前記補助電極は、前記フィンガー部よりも厚いことを特徴とする（１）または（２）に記載のトランジスタ。
（４）基板上に形成された窒化物系化合物半導体の表面に、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタの製造方法であって、前記ゲート電極と接続され、前記ソース電極または前記ドレイン電極の少なくとも一方を囲む補助電極を、前記ゲート電極と同時に形成することを特徴とする、トランジスタの製造方法。
【発明の効果】
【０００８】
本発明のトランジスタは、ソース電極またはドレイン電極の少なくとも一方が、ゲート電極に接続された補助電極によってその周囲を囲まれているため、窒化物系化合物半導体の表面に形成されたソース電極−ドレイン電極間のリーク電流を低減することができる。また、本発明のトランジスタの製造方法によれば、補助電極は、ゲート電極と同時に形成することができるため、新たな工程を追加する必要がなく、シリコン基板上の窒化物系化合物半導体トランジスタの製造コストを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係るトランジスタの上面模式図である。
【図２】図１（ｃ）に示されるトランジスタのドレイン−ソース間の電圧（Ｖｄｓ）と、各電極でのリーク電流（Ｉｓ、Ｉｇ、Ｉｄ）との関係を示すグラフである。
【図３】本発明に用いられる高電子移動度トランジスタ（High electron mobility transistor：ＨＥＭＴ）の一般的な断面模式図である。
【図４】トランジスタのソース−ドレイン間にゲート電極のフィンガーを配置した上面の一例を示す概念図である。
【図５】図４に示されるトランジスタ２００のソース−ドレイン間の電圧（Ｖｄｓ）と各電極でのリーク電流（Ｉｓ、Ｉｇ、Ｉｄ）との関係を示すグラフである。
【図６】本発明の第２の実施形態に係るトランジスタの上面模式図である。
【図７】本発明の第２の実施形態に係るトランジスタのゲート電極部分の上面模式図である。
【図８】本発明の第３の実施形態に係るトランジスタの（ａ）上面模式図及び、（ｂ）（ａ）におけるＩ−Ｉ´断面図である。
【発明を実施するための形態】
【００１０】
本発明の好ましい実施の態様について、図面を用いて詳細に説明する。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係るトランジスタについて説明する。図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係るトランジスタの上面模式図を示している。図１において、１Ａ〜１Ｃはトランジスタであり、シリコン基板（図示せず）上の窒化物系化合物半導体層１１の表面に、ゲート電極１２、ソース電極１３、ドレイン電極１４がそれぞれ形成されている。また、ソース電極１３またはドレイン電極１４の少なくとも一方は、ゲート電極に電気的に接続された補助電極１５で囲まれている。図１（ａ）は、ソース電極１３が補助電極１５で囲まれている例、図１（ｂ）は、ドレイン電極１４が補助電極１５で囲まれている例、図１（ｃ）はソース電極１３およびドレイン電極１４がそれぞれ補助電極１５で囲まれている例をそれぞれ示す。
【００１２】
図２は、図１（ｃ）に示されるトランジスタ１Ｃのドレイン−ソース間の電圧（Ｖｄｓ）と、ドレイン電極のリーク電流（Ｉｄ）、ゲート電極のリーク電流（Ｉｇ）、ソース電極のリーク電流（Ｉｓ）との関係を示している。なお、縦軸の３．００Ｅ−０６は、３．００×１０−６、２．００Ｅ−０６は、２．００×１０−６、１．００Ｅ−０６は、１．００×１０−６、−１．００Ｅ−０６は、−１．００×１０−６、−２．００Ｅ−０６は、−２．００×１０−６、−３．００Ｅ−０６は、−３．００×１０−６を示している。
【００１３】
また、図３は、本発明に用いられる高電子移動度トランジスタ（High electron mobility transistor：ＨＥＭＴ）の一般的な断面模式図を示している。このトランジスタ１００は、シリコン等からなる基板１０上に、それぞれ窒化物系化合物半導体からなるバッファ層１１１、電子走行層１１３、および該電子走行層１１３よりもバンドギャップの大きい電子供給層１１５を備えている。電子供給層１１５上には、該電子供給層１１５にショットキー接続するゲート電極１２、及びオーミック接続するソース電極１３、ドレイン電極１４を備えている。ゲート電極１２、ソース電極１３、ドレイン電極１４は、それぞれが第１の電源１２１、および第２の電源１２３を介して電気的に接続されている。このトランジスタ１００は、電子走行層１１３及び電子供給層１１５のヘテロ接合構造によって、接合界面直下に高キャリア濃度、高電子移動度を持つ２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）層が形成され、この２ＤＥＧがトランジスタ１００のキャリアとして動作する。
図２の縦軸は、図３のそれぞれの電極のリーク電流（Ｉｄ、Ｉｇ、Ｉｓ）の矢印の方向をリーク電流の正の値として示している。
【００１４】
本発明の実施形態に係るトランジスタ１Ｃは、ドレイン−ソース間電圧（Ｖｄｓ）を０〜２００Ｖの範囲で変化させた結果、リーク電流（Ｉｄ）はＶｄｓの増加に従って徐々に増加する傾向があるが、最大で約０．８μＡであり、良好な特性が得られている。このような特性が得られるのは、ソース電極１３の外周部を補助電極１５で囲うことで、補助電極１５に接する窒化物系化合物半導体１１に空乏層（図示せず）が形成され素子の外側の領域（ゲート電極によって遮断されない領域）からのリーク電流経路を遮断することができたことによるものと推測される。なお、図１（ａ）、図１（ｂ）のトランジスタについても同様の試験を実施したが、リーク電流の値はほぼ図２のグラフと同様であった。
【００１５】
ここで、比較のために、トランジスタのソース−ドレイン間のみにゲート電極のフィンガー部を配置し、補助電極を設けない例について説明する。図４は、従来のトランジスタを示す（ａ）上面模式図及び、（ｂ）（ａ）におけるＩ−Ｉ´断面模式図である。
図４（ａ）に示すように、トランジスタ２００は、基板（図示せず）上の窒化物系化合物半導体層２１に形成するもので、その表面には、ゲート電極２２、ソース電極２３、ドレイン電極２４がそれぞれ形成されている。このトランジスタ２００は、ゲート電極２２がパッド部２２Ａとフィンガー部２２Ｂで形成され、フィンガー部２２Ｂが、ソース電極２３とドレイン電極２４との間に配置されているが、ソース電極２３または／およびドレイン電極２４を包囲する溝部２９を、補助電極に代えて備えている。
【００１６】
また、図４（ｂ）に示すように、トランジスタ２００は、図３に示すトランジスタ１００と同様に窒化物系化合物半導体からなる積層構造を備えたＨＦＥＴである。ここで、トランジスタ２００は、補助電極に代えて、電子供給層２１５の表面から、少なくとも電子供給層２１５と電子走行層２１３との界面近傍に達する溝部２９を備えている。このような溝部２９が形成された部分では、２ＤＥＧ層が途切れているため、ゲート電極２２以外の部分で電流が流れ、ソース−ドレイン間で導通することを防止している。
【００１７】
図４に示されるトランジスタ２００のソース−ドレイン間の電圧（Ｖｄｓ）とそれぞれの電極のリーク電流（Ｉｄ、Ｉｇ、Ｉｓ）の関係のグラフを、図５に示す。図５のグラフは、図２のグラフと同様、ドレイン−ソース間電圧を０〜２００Ｖの範囲で変化させた場合のそれぞれのリーク電流の値の変化を示している。
【００１８】
図５のグラフに示すように、ドレイン−ソース間電圧が１００Ｖを越えた付近から急激にドレイン電極のリーク電流（Ｉｄ）が増加し始め、ドレイン−ソース間電圧が２００Ｖのときに、およそ１７μＡのリーク電流が発生した。また、このドレイン電極のリーク電流（Ｉｄ）の増加に伴って、ソース電極のリーク電流（Ｉｓ）が減少していることから、ドレイン−ソース間に高い電圧をかけたことによってゲート電極を通る経路以外の経路、例えば、図３における電子走行層１１３及びバッファ層１１１を経由するドレイン−ソース間のリーク電流が増加しているのが分かる。
【００１９】
すなわち、本発明の第１の実施形態に係るトランジスタ１Ａ〜１Ｃでは、ソース電極１３またはドレイン電極１４の外周部を、ゲート電極１２に接続された補助電極１５で囲うことで、ドレイン電極（またはソース電極）のリーク電流が発生する経路を遮断し、効果的にリーク電流を抑制できることがわかる。
【００２０】
なお、図１に示される本発明の第１の実施形態に係るトランジスタ１００は、補助電極１５の短手方向の幅を、それぞれ０．１μｍ以上とすることが好ましい。補助電極１５の幅をこのような値にすることで補助電極１５下の窒化物系化合物半導体の空乏層を所定の深さまで形成することができ、リーク電流をより効果的に抑制することができる。補助電極１５の幅が０．１μｍよりも細い場合、短チャネル効果によってリーク電流を遮断する効果が低下する。
また、補助電極１５の幅が１００μｍよりも太いとチップ面積の増大が顕著になるため、１００μｍ以下であることが好ましい。
【００２１】
また、補助電極１５の厚さがゲート電極１２のフィンガー部よりも薄い、又は同じ厚さの場合、補助電極１５の抵抗が相対的に大きくなり、時定数が大きくなるため、ゲート電極のパッド部から遠い部分では、ゲート電極１２に電圧を印加してから補助電極１５全体が所定の電圧（ゲート電極と同じ電圧）に至るまでの時間がパッド部から近い部分と比べて長くなる。ドレイン−ソース間に高電圧が印加された状態では、この時間差によってリーク電流が発生してしまい、素子が破壊されるおそれがある。この時間差を小さくするためには、補助電極１５の抵抗を下げればよく、そのためには、補助電極１５の断面積を、ゲート電極を構成するフィンガー部の断面積よりも大きくすることが好ましい。なお、補助電極１５の断面積は、短手方向の幅、長さ等に応じて適宜設定することができる。
【００２２】
（第２の実施形態）
次に、本発明の第２の実施形態に係るトランジスタについて説明する。図６は、本発明の第２の実施形態に係るトランジスタ３００の上面模式図を示している。図６において、トランジスタ３００は、基板（図示せず）上の窒化物系化合物半導体層３１の表面に、ゲート電極３２、ソース電極３３、ドレイン電極３４がそれぞれ形成されている。ゲート電極３２は、パッド部３２Ａ、フィンガー部３２Ｂを有する。ソース電極３３は、パッド部３３Ａ、フィンガー部３３Ｂを有する。ドレイン電極３４は、パッド部３４Ａ、フィンガー部３４Ｂを有する。
【００２３】
本実施形態において、ドレイン電極３４は、ゲート電極３２およびゲート電極３２と接続された補助電極３５で外周を囲まれている。なお、図５におけるゲート電極３２の破線部は、ゲート電極のフィンガー部３２Ｂの一部同士と、ゲート電極のフィンガー部３２Ｂとゲート電極のパッド部３２Ａとの連結部分３２Ｃであり、ソース電極のフィンガー部３３Ｂの上に絶縁膜（図示せず）を介して存在している。
【００２４】
次に、本発明の第２の実施形態に係るトランジスタのゲート電極部分の上面模式図を図７に示す。図７において、ゲート電極３２は、パッド部３２Ａ、フィンガー部３２Ｂ、フィンガー部３２Ｂ同士およびパッド部３２Ａとフィンガー部３２Ｂとを連結する連結部分３２Ｃを有する。また、本実施の形態のトランジスタ３００は、ゲート電極３２に電気的に接続され、かつドレイン電極（図示しない）の外周を囲む補助電極３５を備えている。
【００２５】
ここで、補助電極３５および連結部分３２Ｃをフィンガー部３２Ｂよりも厚く形成することが好ましく、フィンガー部３２Ｂ以外の部分を厚く形成することがより好ましい。
【００２６】
（第３の実施形態）
次に、本発明の第３の実施形態に係るトランジスタについて説明する。図８は、本発明の第３の実施形態に係るトランジスタ４００の（ａ）上面模式図及び（ｂ）図８（ａ）におけるＩＩ−ＩＩ´断面図である。図８（ａ）に示すように、トランジスタ４００は、図１（ｃ）に示すトランジスタ１Ｃと同様に、ソース電極４３およびドレイン電極４４がそれぞれゲート電極４２に接続された補助電極４５で囲まれている。また、図８（ｂ）に示すように、トランジスタ４００は、基板４０上に順に形成されたバッファ層４１１、動作層４１３、電子供給層４１５を備えた窒化物系化合物半導体層４１を備えている。ここで、トランジスタ４００は、ソース電極４３およびドレイン電極４４を囲み、電子供給層４１５の表面から動作層４１３と電子供給層４１５との界面近傍に至る溝部４９を更に備えている。
【００２７】
この溝部４９により、ゲート電極４２の下を除くソース電極４３及びドレイン電極４４の周囲の２ＤＥＧ層が形成されなくなり、これによって２ＤＥＧ層を介したソース−ドレイン間の導通を防止することができると共に、補助電極４５によって２ＤＥＧ層を介する経路以外のリーク電流を低減することができるため、更にソース−ドレイン間のリーク電流を抑制することができる。
【００２８】
以上、本発明の好ましい実施形態を説明したが、本発明の実施の態様は、上述の実施形態に限られるものではなく、特許請求の範囲に記載された技術的事項の範囲内で、適宜変更可能であることはいうまでもない。
【００２９】
また、本発明は、窒化物系化合物半導体からなるトランジスタの具体的な構成は特に限定されず高電子移動度トランジスタ（High electron mobility transistor：ＨＥＭＴ）、接合型電界効果トランジスタ（Junction Gate FET：ＪＦＥＴ）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET ）等、様々なトランジスタに用いることができる。
【符号の説明】
【００３０】
１Ａ〜１Ｃ、１００、２００、３００、４００  トランジスタ
１０、２０、４０    基板
１１、２１、３１、４１  窒化物系化合物半導体層
１２、２２、３２、４２  ゲート電極
１５、３５、４５  補助電極
２２Ａ、３２Ａ、４２Ａ  （ゲート電極の）パッド部
２２Ｂ、３２Ｂ、４２Ｂ  （ゲート電極の）フィンガー部
３２Ｃ、５２Ｃ  （ゲート電極の）連結部分
１３、２３、３３、４３  ソース電極
３３Ａ、４３Ａ  （ソース電極の）パッド部
３３Ｂ、４３Ｂ  （ソース電極の）フィンガー部
１４、２４、３４、４４  ドレイン電極
３４Ａ、４４Ａ  （ドレイン電極の）パッド部
３４Ｂ、４４Ｂ  （ドレイン電極の）フィンガー部
２９、４９    溝部
１１１、２１１、４１１    バッファ層
１１３、２１３、４１３    電子走行層
１１５、２１５、４１５    電子供給層
１２１    第１の電源
１２３    第２の電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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