(57)【要約】【課題】複数の入力回路の切り替え時において入力信号の内部への供給が遮断されないような半導体装置を提供する。【解決手段】半導体装置は、第１電源電圧が供給される第１入力回路と、前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路とを含み、前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御することを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１電源電圧が供給される第１入力回路と、
前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、
第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路と、
を含み、
前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御すること
を特徴とする半導体装置。
【請求項２】
前記制御回路は
前記第１入力回路の活性化を指示する第１制御信号と前記第２入力回路の活性化を指示する第２制御信号を、少なくとも一部重なり合うように前記第１入力回路又は前記第２入力回路に供給すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路が生成する前記第１入力回路を制御する第１制御信号と、前記制御回路が生成する前記第２入力回路を制御する第２制御信号とが、互いに独立していること
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御回路に前記第１入力回路又は前記第２入力回路の活性化を指示するレジスタユニットを有すること
を特徴とする請求項１乃至請求項３の何れか一に記載の半導体装置。
【請求項５】
前記レジスタユニットは、外部から供給されるコマンド信号に基づいて前記制御回路に活性化を指示すること
を特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２入力回路は、前記入力信号のレベルを前記第１電源電圧に対応するレベルに変換するレベル変換回路を有すること
を特徴とする請求項１乃至請求項５の何れか一に記載の半導体装置。
【請求項７】
前記第１入力回路の出力と前記第２入力回路の出力とを合成して出力する合成回路を備えること
を特徴とする請求項１乃至請求項６の何れか一に記載の半導体装置。
【請求項８】
前記第１入力回路および前記第２入力回路は、コマンド信号又はアドレス信号を受信すること
を特徴とする請求項１乃至請求項７に記載の半導体装置。
【請求項９】
第１電源電圧で動作する第１入力回路又は前記第１電源電圧よりも低い第２電源電圧で動作する第２入力回路の何れかを介して入力信号を内部回路に供給する半導体装置において、
前記第１入力回路と前記第２入力回路との間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に動作する期間が存在すること
を特徴とする半導体装置。
【請求項１０】
コントローラと、
前記コントローラからの制御信号に基づいて制御される半導体装置と
を含むシステムにおいて、
前記半導体装置は、
第１電源電圧が供給される第１入力回路と、
前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、
第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路と、
を含み、
前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御すること
を特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に半導体装置に関し、詳しくは入力回路を切り替え可能な半導体装置に関する。
【背景技術】
【０００２】
近年の半導体チップには、様々な機能や低コストが要求されるために、ハードウェア製品に対するソフトウェア的なプログラムにより、製造後に機能の変更が行えるような構成とすることが望ましい。半導体集積回路のインターフェイス部分については、活性化時に高電圧で高速に駆動することで必要な処理速度を満足させ、待機時に低電圧で低速に駆動することで消費電力の削減を行う構成が望まれる。その実現のためには、例えば高速動作用の高電圧動作回路と低消費電流用の低電圧動作回路とを切り替え可能とした入力バッファを設け、ソフトウェア的に動作電圧を切り替え制御するという方式が簡便である。そのようなソフトウェア的な切り替え制御を行なうためには、ＭＲＳコマンド（モード・レジスタ・セット・コマンド）により、高電圧動作又は低電圧動作の何れかを選択すればよい。
【０００３】
特許文献１には、入力バッファを２系統用意し、ＭＲＳコマンドによって使用する入力バッファを選択する構成が開示されている。具体的な例として、ＭＲＳコマンドによりＬＶＴＴＬインターフェイスとＳＳＴＬインターフェイスとを切り替える構成が示されている。特許文献２には、入力閾値の異なる複数の入力バッファの切り替えに関する構成が開示されている。また特許文献３及び４には、２系統の入力バッファを切り換えて使用する構成において、切り替え制御用の１ビットの信号のＯＮ／ＯＦＦにより、何れの入力バッファを使用するかを制御する構成が開示されている。
【０００４】
２系統或いはそれ以上の複数系統の入力バッファを切り替えて使用する構成において、ＭＲＳコマンド等によりソフトウェア的に切り替え動作を制御すると、装置の動作中に切り替え動作が実行されることになる。その場合、切り替え前の入力バッファからの出力信号のタイミングと切り替え後の入力バッファからの出力信号のタイミングとにずれが存在すると、入力バッファから内部回路への供給信号が瞬間的に断絶する可能性がある。即ち、内部回路において、切り替え前の入力バッファからの供給信号は既に遮断され、切り替え後の入力バッファからの出力信号は未だ到達していない、という状態が発生する可能性がある。このような状態の発生は、内部回路に誤動作を引き起こす危険性があり、好ましくない。
【特許文献１】特開２００６−２５２７６９号公報
【特許文献２】特開平７−２２９３７号公報
【特許文献３】特開２００８−８５８７６号公報
【特許文献４】特許第３０１６９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上を鑑みると、複数の入力回路の切り替え時において入力信号の内部への供給が遮断されないような半導体装置が望まれる。
【課題を解決するための手段】
【０００６】
半導体装置は、第１電源電圧が供給される第１入力回路と、前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路とを含み、前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御することを特徴とする。
【０００７】
第１電源電圧で動作する第１入力回路又は前記第１電源電圧よりも低い第２電源電圧で動作する第２入力回路の何れかを介して入力信号を内部回路に供給する半導体装置は、前記第１入力回路と前記第２入力回路との間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に動作する期間が存在することを特徴とする。
【０００８】
コントローラと、前記コントローラからの制御信号に基づいて制御される半導体装置とを含むシステムにおいて、前記半導体装置は、第１電源電圧が供給される第１入力回路と、前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路とを含み、前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御することを特徴とする。
【発明の効果】
【０００９】
本願開示の少なくとも１つの実施例によれば、制御回路による制御により、第１入力回路と第２入力回路とが同時に活性化する期間を設ける。これにより、高電圧動作モードと低電圧動作モードとの間で遷移する際に、出力信号が、入力端子への印加信号とは無関係の論理値に設定されてしまうのを避けることができる。即ち、誤った論理値が内部回路に供給されて誤動作が発生することを避けることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、入力バッファ切り替え機構を適用した半導体記憶装置の構成の一例を示すブロック図である。この半導体記憶装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）インターフェイスを有するものを想定している。この半導体記憶装置を一例として入力バッファ切り替え機構について説明するが、本願で開示する入力バッファ切り替え機構を適用する対象は、特に半導体記憶装置に限られるものではない。
【００１２】
図１の半導体記憶装置１０は、各入力信号に対応して設けられる複数の入力バッファ１１、データ信号に対して設けられる複数の入出力バッファ１２、コラムバッファ１５、及びローバッファ１６を含む。半導体記憶装置１０は更に、コマンド制御部１３、カウンタ制御部１４、モードレジスタ１７、コラムタイミング制御部１８、ロータイミング制御部１９、コラムアドレス制御部２０、ローアドレス制御部２１、及びデータバスセレクタ２２を含む。半導体記憶装置１０は更に、複数のメモリバンク２３を含む。図１において、図解の見やすさの都合上、各回路部分の間の信号線の接続は、主要なものについてのみ示してある。
【００１３】
各メモリバンク２３は互いに同一の構成を有する。メモリバンク２３の各々は、その１つが代表として示されるように、メモリセル配列２４、ローデコーダ２５、コラムデコーダ２６、及びデータラッチ２７を含む。バンクアドレスＢＡ［２：０］のデコード結果により、メモリバンク２３のうちの１つのバンクを指定する。
【００１４】
入力バッファ１１は、アドレス信号Ａ［１１：０］及びバンクアドレスＢＡ［２：０］を含むアドレス信号を外部から受け取る。入力バッファ１１は更に、チップセレクト／ＣＳ、ローアドレスストローブ／ＲＡＳ、コラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ、クロック信号ＣＬＫ、バイトマスク信号ＤＭ［３：０］等の制御信号を外部から受け取る。入出力バッファ１２は、データ信号ＤＱ［３２：０］の外部からの受信及び外部への送信のために設けられる。なおＸ［ｙ：ｚ］は、信号Ｘの第ｚビットから第ｙビットを示す表記である。入力バッファ１１が受信した信号は、各入力バッファ１１からそれぞれ対応する回路部分に供給される。なお図１には示していないが、電源電圧ｖｄｄｈ及びｖｄｄｌやグランド電圧等も、外部から半導体記憶装置１０に供給される。
【００１５】
コマンド制御部１３は、チップセレクト／ＣＳ、ローアドレスストローブ／ＲＡＳ、コラムアドレスストローブ／ＣＡＳ、及びライトイネーブル／ＷＥからなるコントロール信号を受け取る。コマンド制御部１３は、これらのコントロール信号をデコードし、デコード結果に基づいて種々の制御信号を生成する。これらの制御信号は、コラムタイミング制御部１８、ロータイミング制御部１９、モードレジスタ１７等の各回路部分に供給される。例えばコマンド制御部１３は、後述するように、高電圧動作モードや低電圧動作モード等の動作モードの設定を指示する信号ｍｒｓｐｚをモードレジスタ１７に供給する。
【００１６】
コラムタイミング制御部１８及びロータイミング制御部１９は、コマンド制御部１３からの制御信号及びクロック信号ＣＬＫに基づいて、制御信号が指定する動作（データ読出し動作／データ書込み動作等）に対応する種々のタイミング信号を生成する。生成されたタイミング信号は、メモリバンク２３等に供給される。このタイミング信号が指定するタイミングに従って、各回路部分の動作が実行される。
【００１７】
コラムアドレス制御部２０は、バンクアドレス用の入力バッファ１１からバンクアドレスを受け取るとともに、コラムバッファ１５からコラムアドレスを受け取る。コラムアドレス制御部２０は、受け取ったアドレスに基づいてメモリバンク２３を制御し、バンク選択及びコラム選択を実行する。またコラムアドレス制御部２０は、カウンタ制御部１４の制御の下で連続して生成されるバーストアドレスに対して、バーストアクセスを制御する。ローアドレス制御部２１は、バンクアドレス用の入力バッファ１１からバンクアドレスを受け取るとともに、ローバッファ１６からローアドレスを受け取る。ローアドレス制御部２１は、受け取ったアドレスに基づいてメモリバンク２３を制御し、バンク選択及びロー選択（ワード選択）を実行する。
【００１８】
メモリセル配列２４には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリセル配列２４には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。各ワード線は、ローデコーダ２５に接続されている。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線にセンスアンプが接続される。コラムデコーダ２６から延びるコラム選択線により、コラムアドレスが選択される。
【００１９】
ローデコーダ２５は、ロータイミング制御部１９及びローアドレス制御部２１により制御され、ローアドレスで指定されるワード線を活性化する。コラムデコーダ２６は、コラムタイミング制御部１８及びコラムアドレス制御部２０により制御され、コラムアドレスで指定されるコラム選択線を活性化する。
【００２０】
活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、データラッチ２７及びデータバスセレクタ２２を介してＤＱ用の入出力バッファ１２から半導体記憶装置外部に出力される。書き込み動作の場合、半導体記憶装置外部からＤＱ用の入出力バッファ１２、データバスセレクタ２２、及びデータラッチ２７を介して書き込みデータが供給され、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
【００２１】
図２は、入力バッファ切り替え制御を含むモードレジスタ１７による動作制御の構成を示す図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。モードレジスタ設定をするためには、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子に入力するアドレス信号Ａ［１１：０］によりコードを指定して、所望の動作・機能を特定する。レジスタ設定コマンドＭＲＳの入力に応答して、コマンド制御部１３からのデコード出力信号の１つであるモードレジスタ設定信号ｍｒｓｐｚがアサートされる。なおコマンド制御部１３から出力される他のデコード信号は、前述のように、コラムタイミング制御部１８やロータイミング制御部１９等に制御信号として供給される。
【００２２】
モードレジスタ設定信号ｍｒｓｐｚがアサートされると、モードレジスタ１７において、アドレス信号Ａ［１１：０］に論理的に同一のアドレス信号ｒａｚ［１１：０］に応じた内部レジスタ設定が行なわれる。即ち、複数のデコーダ１７−１によりｒａｚ［１１：０］をデコードした複数のデコード結果が、それぞれ対応する複数のラッチ１７−２に格納される。このラッチ１７−２へのデータ格納が、モードレジスタ設定信号ｍｒｓｐｚのアサートに応答して行なわれる。
【００２３】
ラッチ１７−２の出力する設定信号のうちで、ｐｉｆｌｚは入力バッファ切替制御部３０に供給される。この入力バッファ切替制御部３０により、入力バッファ１１の高電圧動作モードと低電圧動作モードとの間の切り替えを制御する。またラッチ１７−２の出力する設定信号のうち、ｌａｔｅｎｃｙ４ｚ及びｌａｔｅｎｃｙ５ｚはローアドレス制御部２１に供給される。これらの設定信号ｌａｔｅｎｃｙ４ｚ及びｌａｔｅｎｃｙ５ｚは、半導体記憶装置１０のレイテンシの長さを設定する信号である。また更にラッチ１７−２の出力する設定信号のうち、ｌｅｎｇｔｈ０２ｚ乃至ｌｅｎｇｔｈ１６ｚはコラムアドレス制御部２０に供給される。これらの設定信号ｌｅｎｇｔｈ０２ｚ乃至ｌｅｎｇｔｈ１６ｚは、バースト長を設定する信号である。また更にラッチ１７−２の出力する設定信号のうち、ｄｒｖｗｅａｋｚは入出力バッファ１２に供給される。この設定信号ｄｒｖｗｅａｋｚは、入出力バッファ１２の出力データ駆動力を設定する信号である。
【００２４】
入力バッファ切替制御部３０は、設定信号ｐｉｆｌｚのＨＩＧＨ／ＬＯＷに応じて、高電圧動作指示信号ｉｆｖｈｚ又は低電圧動作指示信号ｉｆｖｌｚをアサートする。高電圧動作指示信号ｉｆｖｈｚ及び低電圧動作指示信号ｉｆｖｌｚは、入力バッファ１１及び入出力バッファ１２に供給される。入力バッファ１１及び入出力バッファ１２においては、供給された動作指示信号に応じて、高電圧動作用入力バッファ又は低電圧動作用入力バッファの何れか一方が選択活性化されて動作する。
【００２５】
図３は、入力バッファ１１の構成の一例を示す図である。入出力バッファ１２の入力部分についても、図３に示す構成と同様の構成であってよい。入力バッファ１１は、高電圧用バッファ３１、低電圧用バッファ３２、及び信号合成ユニット３３を含む。高電圧用バッファ３１には第１電源電圧ｖｄｄｈが供給され、低電圧用バッファ３２には第１電源電圧ｖｄｄｈよりも低い第２電源電圧ｖｄｄｌが供給される。入力バッファ切替制御部３０（図２参照）は、第１のモードで高電圧動作指示信号ｉｆｖｈｚをアサートして高電圧用バッファ３１を活性化させ、第２のモードで低電圧動作指示信号ｉｆｖｌｚをアサートして低電圧用バッファ３２を活性化させる。また入力バッファ切替制御部３０は、第１のモードと第２のモードとの間の切り替え時において高電圧用バッファ３１と低電圧用バッファ３２とが同時に活性化する期間があるように高電圧用バッファ３１と低電圧用バッファ３２とを制御する。この制御については、後程詳細に説明する。信号合成ユニット３３は、高電圧用バッファ３１の出力信号ｉｎｖｈｚと低電圧用バッファ３２の出力信号ｉｎｖｌｚとを合成することにより１つの出力信号ｉｏｒｚを生成する。この出力信号ｉｏｒｚは、入力端子２８に印加された入力信号と同一論理の信号であり、内部回路に入力信号として供給される。
【００２６】
高電圧用バッファ３１は、第１電源電圧ｖｄｄｈで駆動するＮＡＮＤゲート３４とインバータ３５とを含む。ＮＡＮＤゲート３４の一方の入力には高電圧動作指示信号ｉｆｖｈｚが印加され、他方の入力には入力端子２８からの入力信号が印加される。高電圧動作指示信号ｉｆｖｈｚがＨＩＧＨの時に、入力端子２８からの入力信号は、ＮＡＮＤゲート３４及びインバータ３５を通過して、信号ｉｎｖｈｚとして信号合成ユニット３３に供給される。相対的に高い電源電圧ｖｄｄｈにより動作するので、相対的に高速なデータ入力動作が実現できるが、消費電力が相対的に大きくなる。なお高電圧動作指示信号ｉｆｖｈｚがＬＯＷの時に、高電圧用バッファ３１の内部では信号レベルの遷移は起こらずに、電力が消費されることはない。
【００２７】
低電圧用バッファ３２は、第２電源電圧ｖｄｄｌで駆動するＮＡＮＤゲート３６、インバータ３７、及びレベル変換器３８を含む。ＮＡＮＤゲート３６の一方の入力には低電圧動作指示信号ｉｆｖｌｚが印加され、他方の入力には入力端子２８からの入力信号が印加される。低電圧動作指示信号ｉｆｖｌｚがＨＩＧＨの時に、入力端子２８からの入力信号は、ＮＡＮＤゲート３６、インバータ３７、及びレベル変換器３８を通過して、信号ｉｎｖｌｚとして信号合成ユニット３３に供給される。相対的に低い電源電圧ｖｄｄｌにより動作するので、相対的に低速なデータ入力動作となるが、消費電力を相対的に小さくすることができる。なお低電圧動作指示信号ｉｆｖｌｚがＬＯＷの時に、低電圧用バッファ３２の内部では信号レベルの遷移は起こらずに、電力が消費されることはない。なおレベル変換器３８は、第２電源電圧ｖｄｄｌレベルの信号（グランド電圧から電圧ｖｄｄｌの範囲で変化する信号）を第１電源電圧ｖｄｄｈレベルの信号（グランド電圧から電圧ｖｄｄｈの範囲で変化する信号）にレベル変換するための回路である。
【００２８】
信号合成ユニット３３は、ＮＯＲゲート３９及びインバータ４０を含む。ＮＯＲゲート３９とインバータ４０とによりＯＲ論理を構成し、ｉｎｖｈｚとｉｎｖｌｚとの間のＯＲ演算の結果が出力信号ｉｏｒｚとして出力される。
【００２９】
図３に示す入力バッファ１１の場合、低電圧用バッファ３２にレベル変換器３８が設けられている分、低電圧用バッファ３２の出力ｉｎｖｌｚは高電圧用バッファ３１の出力ｉｎｖｈｚよりも出力タイミングが遅れることになる。即ち、仮に高電圧用バッファ３１と低電圧用バッファ３２とが両方活性化されているとした場合、入力端子２８に印加される入力信号が遷移すると、出力ｉｎｖｈｚがまず先に遷移して、その後所定の遅延時間をおいてから、出力ｉｎｖｌｚが変化することになる。このような構成において、高電圧用バッファ３１を使用するモードから低電圧用バッファ３２を使用するモードに切り替える際に、高電圧用バッファ３１の非活性化と低電圧用バッファ３２の活性化とを同時に行なったのでは、問題が生じる。例えば、入力端子２８へＨＩＧＨが印加されている状態で、高電圧用バッファ３１の非活性化と低電圧用バッファ３２の活性化とを同時に実行するとする。高電圧用バッファ３１の非活性化により出力ｉｎｖｈｚがまずＬＯＷになるが、低電圧用バッファ３２の活性化により出力される筈のｉｎｖｌｚのＨＩＧＨレベルはレベル変換器３８の遅延時間分遅れるので、出力ｉｎｖｌｚは暫く非活性状態のＬＯＷのままである。従って、高電圧動作モードから低電圧動作モードに遷移する際に、出力信号ｉｏｒｚが、入力端子２８への印加信号とは無関係の論理値（この場合はＬＯＷ）に設定されてしまう。このような誤った論理値が内部回路に供給されると、誤動作の原因となる。例えば図２のコマンド制御部１３に印加されるコントロール信号用の入力バッファ１１から誤った論理値の信号が出力されると、コマンド制御部１３のコマンドデコード結果が誤ったものとなってしまう。また例えばクロック信号ＣＬＫ用の入力バッファ１１から誤った論理値の信号が出力されると、各制御部の動作に異常が発生する危険性がある。
【００３０】
以上のような問題を回避するために、入力バッファ切替制御部３０による制御により、第１のモードと第２のモードとの間の切り替え時において、高電圧用バッファ３１と低電圧用バッファ３２とが同時に活性化する期間を設ける。即ち、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとが同時にアサートされる期間を設ける。なお以下の説明では、高電圧用バッファと低電圧用バッファとの２つの入力バッファの間で動作を切り替える場合について説明するが、切り替え対象の入力バッファの個数は２つに限られるものではない。３つ又はそれ以上の個数の入力バッファが設けられ、それらの入力バッファを切り替えて、１つを選択して活性化するような構成についても、以下に説明する入力バッファ切替制御を適用することができる。
【００３１】
図４は、入力バッファ切替制御部３０の第１実施例の構成を示す図である。図４には、入力バッファ切替制御部３０だけでなく、入力バッファ切替制御部３０への入力信号ｐｉｆｌｚを生成する回路であるモードレジスタ１７の構成の一部も示してある。モードレジスタ回路部分１７−３は、モードレジスタ１７の一部であり、信号ｐｉｆｌｚを生成する回路部分に相当する。このモードレジスタ回路部分１７−３は、ＮＡＮＤゲート４１、インバータ４２及び４３、トランスミッションゲート４４、及びＮＯＲゲート４５を含む。この例では、入力アドレス信号Ａ［１１：０］に論理的に同一のアドレス信号ｒａｚ［１１：０］のうちの１ビットｒａｚ［１１］により、高電圧動作モード又は低電圧動作モードの何れかを指定する回路構成となっている。ＮＯＲゲート４５とインバータ４３とにより、１ビットのラッチを構成する。信号ｓｔｔｚはパワー・オン・リセット信号であり、電源起動時に一時的にＨＩＧＨになり、その後はＬＯＷに固定される信号である。このパワー・オン・リセット信号ｓｔｔｚにより、電源投入直後にはｐｉｆｌｚＬＯＷになるように、上記のラッチがリセットされる。なお他の図においても、同様のシンボル“ｓｔｔｚ”がパワー・オン・リセット信号を示すために用いられる。
【００３２】
図２を参照して説明したように、レジスタ設定コマンドＭＲＳの入力に応答して、コマンド制御部１３からのデコード出力信号の１つであるモードレジスタ設定信号ｍｒｓｐｚがアサートされる。モードレジスタ設定信号ｍｒｓｐｚがアサートされると、図４のモードレジスタ回路部分１７−３において、トランスミッションゲート４４が導通し、アドレス信号ｒａｚ［１１］と同一の論理レベルがｐｉｆｌｚとして出力される。なおＮＡＮＤゲート４１は、図２に示すデコーダ１７−１の一部に相当する。また上記ラッチは、図２に示すラッチ１７−２のうちの１つに相当する。上記のようにして出力される所望の論理レベルの信号ｐｉｆｌｚは、入力バッファ切替制御部３０に供給される。
【００３３】
入力バッファ切替制御部３０は、インバータ５１乃至５５、ＮＡＮＤゲート５６及び５７、ＮＯＲゲート５８及び５９、及びトランスミッションゲート６０及び６１を含む。入力バッファ切替制御部３０に印加されるクロック信号ｃｌｋｚは、図１のクロック信号ＣＬＫに対応する内部クロック信号である。このクロック信号ｃｌｋｚがＨＩＧＨのとき、トランスミッションゲート６０が導通状態であり、トランスミッションゲート６１が非導通状態である。またクロック信号ｃｌｋｚがＬＯＷのとき、トランスミッションゲート６０が非導通状態であり、トランスミッションゲート６１が導通状態である。
【００３４】
モードレジスタ設定信号ｍｒｓｐｚはクロック信号ｃｌｋｚの立ち上がりに応答して発生するように、図１及び図２に示すコマンド制御部１３が設計されている。従って、モードレジスタ回路部分１７−３の出力信号ｐｉｆｌｚが所望の論理レベルに切り替わるとき（動作モード切り替えを指示するとき）、入力バッファ切替制御部３０へ印加されているクロック信号ｃｌｋｚは既にＨＩＧＨ状態にある。
【００３５】
切り替え時ではなく信号ｐｉｆｌｚが所望の論理レベルに固定されている場合、ＮＡＮＤゲート５６の出力とインバータ５５の出力とは両方ともに、ｐｉｆｌｚの反転レベルとなる。従って信号ｐｉｆｌｚがＨＩＧＨ固定のとき、高電圧動作指示信号ｉｆｖｈｚはＬＯＷであり、低電圧動作指示信号ｉｆｖｌｚはＨＩＧＨである。即ち低電圧動作モードが指定される。また信号ｐｉｆｌｚがＬＯＷ固定のとき、高電圧動作指示信号ｉｆｖｈｚはＨＩＧＨであり、低電圧動作指示信号ｉｆｖｌｚはＬＯＷである。即ち高電圧動作モードが指定される。
【００３６】
信号ｐｉｆｌｚがある論理レベルからその反転論理レベルに切り替わった時、クロック信号ｃｌｋｚはＨＩＧＨ状態にありトランスミッションゲート６１が非導通状態にあるので、ＮＡＮＤゲート５６の出力とインバータ５５の出力とは互いに異なることになる。従って、ｐｉｆｌｚの切り替わり時のクロック信号ｃｌｋｚのＨＩＧＨパルスの期間、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとは両方ともにＨＩＧＨである。従って、高電圧動作モードと低電圧動作モードとの切り替え時には、クロック信号ＣＬＫの１／２サイクルの間、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとが同時にアサートされることになる。
【００３７】
図５は、図４に示す構成を用いた場合の動作モード切替動作を示す図である。図５に示す例は、高電圧動作モードから低電圧動作モードに切り替わる場合に対応する。コントロール信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス信号によりＭＲＳコードを指定して、低電圧動作を設定する。レジスタ設定コマンドＭＲＳの入力に応答して、クロック信号ＣＬＫの立ち上がりエッジに同期し、コマンド制御部１３からの出力であるモードレジスタ設定信号ｍｒｓｐｚがアサートされる。このモードレジスタ設定信号ｍｒｓｐｚのアサートに応答して、低電圧動作指示信号ｉｆｖｌｚがＬＯＷからＨＩＧＨに遷移する。このとき高電圧動作指示信号ｉｆｖｈｚはＨＩＧＨの状態に保持されている。クロック信号ＣＬＫがＬＯＷになった時点で、高電圧動作指示信号ｉｆｖｈｚがＨＩＧＨからＬＯＷに変化する。
【００３８】
図６は、図４に示す構成を用いた場合の動作モード切替動作を示す図である。図６に示す例は、低電圧動作モードから高電圧動作モードに切り替わる場合に対応する。コントロール信号の設定等は図５の場合と同様である。図６の動作では、モードレジスタ設定信号ｍｒｓｐｚのアサートに応答して、高電圧動作指示信号ｉｆｖｈｚがＬＯＷからＨＩＧＨに遷移する。このとき低電圧動作指示信号ｉｆｖｌｚはＨＩＧＨの状態に保持されている。クロック信号ＣＬＫがＬＯＷになった時点で、低電圧動作指示信号ｉｆｖｌｚがＨＩＧＨからＬＯＷに変化する。
【００３９】
このようにして入力バッファ切替制御部３０による制御により、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとが同時にアサートされる期間を設ける。これにより、高電圧動作モードから低電圧動作モードに遷移する際に、出力信号ｉｏｒｚが、入力端子２８への印加信号とは無関係の論理値に設定されてしまうのを避けることができる。即ち、誤った論理値が内部回路に供給されて誤動作が発生することを避けることができる。
【００４０】
なお図３に示す構成の入力バッファ１１の場合、問題が発生するのは高電圧用バッファ３１から低電圧用バッファ３２に切り替える場合である。従って、図３に示す構成の入力バッファ１１の場合であれば、図６に示すように低電圧動作モードから高電圧動作モードに切り替わる時に高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとが同時にアサートされる期間を設ける必要はない。しかしながら、入力バッファ１１の構成によっては、低電圧動作モードから高電圧動作モードへの切り替わり及び高電圧動作モードから低電圧動作モードへの切り替わりの両方において、問題が発生する可能性がある場合もある。
【００４１】
図７は、入力バッファ１１の別の構成例を示す図である。図７において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図７の入力バッファ１１では、高電圧用バッファ３１に遅延時間調整回路６２が設けられている。この遅延時間調整回路６２は、レベル変換器３８による遅延時間と同等の遅延時間を高電圧用バッファ３１側の信号経路に設けるように機能する。この遅延時間調整回路６２を設けることにより、高電圧用バッファ３１からの信号出力タイミングと低電圧用バッファ３２からの信号出力タイミングとが略同時となる。しかしながらこのような構成とした場合、プロセスばらつきや温度変化等により、遅延時間調整回路６２の遅延時間とレベル変換器３８の遅延時間とに差が生じる可能性がある。そのような差が生じる場合、何れの遅延時間が他方よりも長くなるのかについては予測がつきにくい。従って、低電圧動作モードから高電圧動作モードへの切り替わり及び高電圧動作モードから低電圧動作モードへの切り替わりの何れの切り替わりにおいて問題が生じる可能性があるのか、予測がつきにくいことになる。このような場合も考慮して、図５及び図６に示すように、何れの方向に切り替わる場合でも、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとが同時にアサートされる期間を設けることが好ましい。
【００４２】
図８は、入力バッファ切替制御部の第２実施例の構成を示す図である。図８には、入力バッファ切替制御部だけでなく、入力バッファ切替制御部への入力信号ｐｉｆｌｚを生成する回路であるモードレジスタ１７の構成の一部も示してある。なお第２実施例の入力バッファ切替制御部は、半導体記憶装置が非同期式入力インターフェイスを有する場合に用いることができる。図８において、図４と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。
【００４３】
入力バッファ切替制御部は、遅延部３０Ａ−１及び論理回路部３０Ａ−２を含む。遅延部３０Ａ−１はインバータ遅延素子６５及び６６を含む。論理回路部３０Ａ−２はＮＡＮＤゲート６７、ＮＯＲゲート６８、及びインバータ６９を含む。切り替え時ではなく信号ｐｉｆｌｚが所望の論理レベルに固定されている場合、論理回路部３０Ａ−２に入力されるモードレジスタ回路部分１７−３からの信号ｐｉｆｌｚと遅延部３０Ａ−１からの遅延後の信号ｐｉｆｌｚとは互いに同一の論理値である。従って信号ｐｉｆｌｚがＨＩＧＨ固定のとき、高電圧動作指示信号ｉｆｖｈｚはＬＯＷであり、低電圧動作指示信号ｉｆｖｌｚはＨＩＧＨである。即ち低電圧動作モードが指定される。また信号ｐｉｆｌｚがＬＯＷ固定のとき、高電圧動作指示信号ｉｆｖｈｚはＨＩＧＨであり、低電圧動作指示信号ｉｆｖｌｚはＬＯＷである。即ち高電圧動作モードが指定される。
【００４４】
信号ｐｉｆｌｚがある論理レベルからその反転論理レベルに切り替わった時、論理回路部３０Ａ−２に入力されるモードレジスタ回路部分１７−３からの信号ｐｉｆｌｚと遅延部３０Ａ−１からの遅延後の信号ｐｉｆｌｚとは互いに異なることになる。従って、ｐｉｆｌｚの切り替わり時において、遅延部３０Ａ−１の遅延時間に相当する所定の期間、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとは両方ともにＨＩＧＨである。即ち、高電圧動作モードと低電圧動作モードとの切り替え時には、高電圧動作指示信号ｉｆｖｈｚと低電圧動作指示信号ｉｆｖｌｚとが同時にアサートされることになる。
【００４５】
図９は、図８に示す構成を用いた場合の動作モード切替動作を示す図である。図９に示す例は、非同期式入力インターフェイスを有する疑似ＳＲＡＭ等の半導体記憶装置において、高電圧動作モードから低電圧動作モードに切り替わる場合に対応する。この場合、コントロール信号／ＣＥ１、／ＡＤＶ、／ＯＥ、／ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス信号によりＭＲＳコードを指定して、低電圧動作を設定する。レジスタ設定コマンドＭＲＳの入力に応答して、アウトプットイネーブル／ＯＥの立ち下りエッジに同期し、コマンド制御部１３からの出力であるモードレジスタ設定信号ｍｒｓｐｚがアサートされる。このモードレジスタ設定信号ｍｒｓｐｚのアサートに応答して、低電圧動作指示信号ｉｆｖｌｚがＬＯＷからＨＩＧＨに遷移する。このとき高電圧動作指示信号ｉｆｖｈｚはＨＩＧＨの状態に保持されている。所定の遅延時間が経過した後に、高電圧動作指示信号ｉｆｖｈｚがＨＩＧＨからＬＯＷに変化する。
【００４６】
図１０は、入力バッファ切替制御部の第３実施例の構成を示す図である。図１０には、入力バッファ切替制御部だけでなく、入力バッファ切替制御部への入力信号ｐｉｆｌｚを生成する回路であるモードレジスタ１７の構成の一部も示してある。なお第３実施例の入力バッファ切替制御部は、半導体記憶装置が非同期式入力インターフェイスを有する場合に用いることができる。図１０において、図４と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。
【００４７】
入力バッファ切替制御部は、パルス生成部３０Ｂ−１及びフリップフロップ部３０Ｂ−２を含む。パルス生成部３０Ｂ−１は、インバータ遅延素子７１及び７２、インバータ７３乃至７６、及びＮＡＮＤゲート７７及び７８を含む。切り替え時ではなく信号ｐｉｆｌｚが所望の論理レベルに固定されている場合、ｐｉｆｌｒｐｚ及びｐｉｆｌｆｐｚは、ｐｉｆｌｚの論理レベルに関わらずＬＯＷである。ｐｉｆｌｚがＬＯＷからＨＩＧＨに変化するときには、ｐｉｆｌｒｐｚ及びｐｉｆｌｆｐｚのうち、ｐｉｆｌｒｐｚにのみＨＩＧＨパルスが現れる。ｐｉｆｌｚがＨＩＧＨからＬＯＷに変化するときには、ｐｉｆｌｒｐｚ及びｐｉｆｌｆｐｚのうち、ｐｉｆｌｆｐｚにのみＨＩＧＨパルスが現れる。これらｐｉｆｌｒｐｚ又はｐｉｆｌｆｐｚのＨＩＧＨパルスが、フリップフロップ部３０Ｂ−２に供給される。
【００４８】
フリップフロップ部３０Ｂ−２は、インバータ遅延素子７９乃至８２、ＮＯＲゲート８３乃至８６、及びインバータ８７及び８８を含む。ｐｉｆｌｒｐｚのＨＩＧＨパルスが到来する場合には、ＮＯＲゲート８３及び８４からなるフリップフロップがセットされて、最初に低電圧動作指示信号ｉｆｖｌｚがＨＩＧＨに設定される。所定の遅延時間後に、ＮＯＲゲート８５及び８６からなるフリップフロップがｐｉｆｌｒｄｐｚによりリセットされて、高電圧動作指示信号ｉｆｖｈｚがＬＯＷに設定される。ｐｉｆｌｆｐｚのＨＩＧＨパルスが到来する場合には、ＮＯＲゲート８５及び８６からなるフリップフロップがセットされて、最初に高電圧動作指示信号ｉｆｖｈｚがＨＩＧＨに設定される。所定の遅延時間後に、ＮＯＲゲート８３及び８４からなるフリップフロップがｐｉｆｌｆｄｐｚによりリセットされて、低電圧動作指示信号ｉｆｖｌｚがＬＯＷに設定される。
【００４９】
図１１は、図１０に示す構成を用いた場合の動作モード切替動作を示す図である。図１１に示す例は、非同期式入力インターフェイスを有する疑似ＳＲＡＭ等の半導体記憶装置において、高電圧動作モードから低電圧動作モードに切り替わる場合に対応する。この場合、コントロール信号／ＣＥ１、／ＡＤＶ、／ＯＥ、／ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス信号によりＭＲＳコードを指定して、低電圧動作を設定する。レジスタ設定コマンドＭＲＳ入力時のアウトプットイネーブル／ＯＥの立ち下りエッジに応答して、モードレジスタ設定信号ｍｒｓｐｚのアサートを介して、信号ｐｉｆｌｚがＬＯＷからＨＩＧＨに変化する。信号ｐｉｆｌｚがＬＯＷからＨＩＧＨに変化することにより、ｐｉｆｌｒｐｚにＨＩＧＨパルスが現れる。このｐｉｆｌｒｐｚのＨＩＧＨパルスに応答して、低電圧動作指示信号ｉｆｖｌｚがＬＯＷからＨＩＧＨに遷移する。このとき高電圧動作指示信号ｉｆｖｈｚはＨＩＧＨの状態に保持されている。所定の遅延時間が経過した後に、ｐｉｆｌｒｄｐｚのＨＩＧＨパルスにより、高電圧動作指示信号ｉｆｖｈｚがＨＩＧＨからＬＯＷに変化する。
【００５０】
図１２は、入力バッファ切替制御部の第４実施例の構成を示す図である。図１２に示す構成では、半導体記憶装置が非同期式入力インターフェイスを有する場合において、コマンド制御部からのデコード出力を直接に利用して高電圧／低電圧動作の切り替えを実行している。
【００５１】
コマンド制御部のうち高電圧／低電圧動作切り替えに関連するコマンドデコード部分１３−１は、ＮＯＲゲート１１１及び１１２、及びＮＡＮＤゲート１１３を含む。このコマンドデコード部分１３−１は、コントロール信号／ＣＥ１、／ＡＤＶ、／ＯＥ、／ＷＥが全てＬＯＷの場合に出力ｍｒｓｚをＬＯＷにする。
【００５２】
入力バッファ切替制御部は、パルス生成部３０Ｃ−１及びフリップフロップ部３０Ｃ−２を含む。パルス生成部３０Ｃ−１は、インバータ遅延素子９１及び９２、インバータ９３乃至９６、及びＮＡＮＤゲート９７及び９８を含む。信号ｍｒｓｚに変化がない定常状態の場合、ｍｒｓｒｐｚ及びｍｒｓｆｐｚは、ｍｒｓｚの論理レベルに関わらずＬＯＷである。ｍｒｓｚがＨＩＧＨからＬＯＷに変化するときには、ｍｒｓｒｐｚ及びｍｒｓｆｐｚのうち、ｍｒｓｆｐｚにのみＨＩＧＨパルスが現れる。ｍｒｓｚがＬＯＷからＨＩＧＨに戻るときには、ｍｒｓｒｐｚ及びｍｒｓｆｐｚのうち、ｍｒｓｒｐｚにのみＨＩＧＨパルスが現れる。これらｍｒｓｒｐｚ又はｍｒｓｆｐｚのＨＩＧＨパルスが、フリップフロップ部３０Ｃ−２に供給される。
【００５３】
フリップフロップ部３０Ｃ−２は、インバータ９９、ＮＡＮＤゲート１００乃至１０７、及びインバータ１０８及び１０９を含む。ｍｒｓｆｐｚのＨＩＧＨパルスが到来すると、ｒａｚ［１１］の値に応じてｉｆｖｈｚ又はｉｆｖｌｚの指定された一方がＨＩＧＨになる。その後、ｍｒｓｒｐｚのＨＩＧＨパルスが到来すると、ｉｆｖｈｚ及びｉｆｖｌｚのうちで指定されていない方がＬＯＷになる。
【００５４】
図１３は、図１２に示す構成を用いた場合の動作モード切替動作を示す図である。図１３に示す例は、非同期式入力インターフェイスを有する疑似ＳＲＡＭ等の半導体記憶装置において、高電圧動作モードから低電圧動作モードに切り替わる場合に対応する。この場合、コントロール信号／ＣＥ１、／ＡＤＶ、／ＯＥ、／ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力すると、ＨＩＧＨのセットトリガパルスが生成される。このセットトリガパルスは図１２のｍｒｓｆｐｚのＨＩＧＨパルスに相当する。このセットトリガパルスに応答して、低電圧動作指示信号ｉｆｖｌｚがＬＯＷからＨＩＧＨに遷移する。このとき高電圧動作指示信号ｉｆｖｈｚはＨＩＧＨの状態に保持されている。その後、コントロール信号／ＣＥ１、／ＡＤＶ、／ＯＥ、／ＷＥが全てローである状態が終了すると、ＨＩＧＨのリセットトリガパルスが生成される。このリセットトリガパルスは図１２のｍｒｓｒｐｚのＨＩＧＨパルスに相当する。このリセットトリガパルスに応答して、高電圧動作指示信号ｉｆｖｈｚがＨＩＧＨからＬＯＷに変化する。
【００５５】
図１４は、入力バッファ切替制御部の第５実施例の構成を示す図である。図１４には、入力バッファ切替制御部だけでなく、入力バッファ切替制御部により制御する入力バッファ１１の構成も示してある。図１４において、図３と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。
【００５６】
入力バッファ切替制御部３０Ｄは、インバータ遅延素子１２１乃至１２３、インバータ１２４及び１２５、ＮＡＮＤゲート１２６乃至１２８、ＮＯＲゲート１２９及び１３０、ＥＸＯＲゲート１３１を含む。また入力バッファ１１Ｄは、図３に示す信号合成ユニット３３に替えて信号合成ユニット３３Ｄが設けられる。信号合成ユニット３３Ｄでは、ＮＯＲゲート３９、インバータ４０−１及び４０−２、及びトランスミッションゲート４０−３を含む。この図１４に示す構成では、動作モードの切り替え時に、まずトランスミッションゲート４０−３を遮断して、インバータ４０−１及び４０−２で構成されるラッチに格納されている切り替え前の信号値ｉｏｒｚを保持しておく。その後、高電圧用バッファ３１の出力ｉｎｖｈｚと低電圧用バッファ３２の出力ｉｎｖｌｚとが同一となったか否かを判断し、両出力が同一となった後にトランスミッションゲート４０−３を導通させる。これにより、入力端子２８の信号レベルと無関係な信号レベルが出力信号ｉｏｒｚに現れるのを、防ぐことができる。
【００５７】
図１５は、図１４の回路による動作モード切替動作の一例を示す図である。図１５に示す例は、高電圧動作モードから低電圧動作モードに切り替わる場合に対応する。この場合、レジスタ設定コマンドＭＲＳの入力と同時にアドレス信号によりＭＲＳコードを指定して、低電圧動作を設定する。モードレジスタ設定信号ｍｒｓｐｚのアサートに応じて、図１０に示すモードレジスタ回路部分１７−３と同様の構成により生成する信号ｐｉｆｌｚが、ＬＯＷからＨＩＧＨに変化する。また信号ｐｉｆｌｚのＬＯＷからＨＩＧＨへの変化に応答してＨＩＧＨパルスが現れる信号ｐｉｆｌｒｐｚを、図１０に示すパルス生成部３０Ｂ−１と同様の構成により生成する。信号ｐｉｆｌｒｐｚのＨＩＧＨパルスに応答して、図１４に示すＮＯＲゲート１２９及び１３０により構成されるラッチがセットされ、信号ｉｆｗａｉｔｘが図１５に示すようにＬＯＷになる。信号ｉｆｗａｉｔｘがＬＯＷになると、前述のようにトランスミッションゲート４０−３が非導通となり、インバータ４０−１及び４０−２で構成されるラッチに格納されている切り替え前の信号値ｉｏｒｚを保持しておく。
【００５８】
信号ｉｆｗａｉｔｘのＬＯＷにより信号ｉｆｂｏｔｈｘがＬＯＷになり、低電圧動作指示信号ｉｆｖｌｚがＨＩＧＨになる。高電圧動作指示信号ｉｆｖｈｚについては、切り替え前の状態であるＨＩＧＨが維持される。その後、低電圧用バッファ３２の活性化によりその出力ｉｎｖｌｚが有効レベル（この場合はＨＩＧＨ）になる。高電圧用バッファ３１の出力ｉｎｖｈｚと低電圧用バッファ３２の出力ｉｎｌｈｚとが両方ともにＨＩＧＨで同一になり、ＥＸＯＲゲート１３１の出力ｉｎｄｉｆｚがＬＯＷとなる。出力ｉｎｄｉｆｚのＬＯＷに応答して、ＮＯＲゲート１２９及び１３０により構成されるラッチがリセットされ、信号ｉｆｗａｉｔｘがＨＩＧＨになる。信号ｉｆｗａｉｔｘがＨＩＧＨになるとトランスミッションゲート４０−３が導通し、低電圧用バッファ３２の出力ｉｎｌｈｚにより信号ｉｏｒｚが切り替え後の信号レベルに更新される。なお上記の出力ｉｎｄｉｆｚのＬＯＷに応答して信号ｉｆｂｏｔｈｘがＨＩＧＨになり、高電圧動作指示信号ｉｆｖｈｚはＬＯＷに設定され、低電圧動作指示信号ｉｆｖｌｚがＨＩＧＨに設定される。
【００５９】
このように、高電圧用バッファ３１の出力ｉｎｖｈｚと低電圧用バッファ３２の出力ｉｎｖｌｚとが同一となったか否かを回路により判断し、両出力が同一となった後に出力信号ｉｏｒｚを切り替え後の信号レベルに設定する。これにより、入力端子２８の信号レベルと無関係な信号レベルが出力信号ｉｏｒｚに現れるのを、防ぐことができる。
【００６０】
図１６は、図１と同様に入力バッファ切り替え機構を備えた半導体記憶装置を用いたシステムの構成の一例を示す図である。図１６のシステムは、モバイルシステム（携帯電話機）を想定しているが、入力バッファ切り替え機構を備えた半導体記憶装置を用いたシステムはモバイルシステムに限られるものではない。
【００６１】
図１６のシステム１５０は、システムの論理動作を制御するＭＰＵ１５１、データを記憶するメモリ１５２、及びＭＰＵ１５１とメモリ１５２との間のデータのやり取りを中継するメモリコントローラ１５３を含む。またシステム１５０は更に、メモリ１５２とメモリコントローラ１５３とに電源を供給するためのメモリ用電源１５４を含む。メモリコントローラ１５３は、リフレッシュタイマ１６０、コマンド制御部１６１、周波数制御部１６２、メモリレジスタ制御部１６３、アドレス変換部１６４、データ制御部１６５、及び電圧レベル変換部１６６乃至１６８を含む。リフレッシュタイマ１６０はメモリ１５２をリフレッシュするためのタイマである。コマンド制御部１６１は、ＭＰＵ１５１からのＲＤ／ＷＲコマンドを、メモリ１５２のインターフェイスが受け付ける形式に変換する。アドレス変換部１６４及びデータ制御部１６５は、アドレスやデータをメモリ１５２のレイテンシに合わせて調整する。メモリレジスタ制御部１６３は、メモリ１５２の各種設定を制御する。
【００６２】
ｖｄｄｈは高電圧・高速動作用の電源であり、ｖｄｄｌは低消費電流用の電源である。ＭＰＵ１５１からはメモリ１５２へのＲＤ／ＷＲ要求とアドレスとを指定する。またＭＰＵ１５１は、電源投入時にメモリ１５２を初期化するための起動時リセット命令や、低消費電流動作を指定する命令をメモリコントローラ１５３に対して発行する。ＭＰＵ１５１から起動時リセット信号を受信すると、メモリレジスタ制御部１６３は、メモリ１５２のモードレジスタを初期値設定する為のコマンドとアドレスとを生成する。また低消費電流を指定する命令をＭＰＵ１５１から受信すると、メモリレジスタ制御部１６３は、メモリ１５２のモードレジスタを低電圧動作モードに設定する為のコマンドとアドレスとを生成する。またメモリレジスタ制御部１６３はさらに、電圧レベル変換部１６６乃至１６８を制御することにより、低い電圧の電源を使用して信号電圧を下げる。周波数制御部１６２は、低消費電流を指定する命令をＭＰＵ１５１から受信すると、レイテンシを遅い側に調整し、コマンド、アドレス、及びデータに関して適切なタイミングでメモリとの通信を行うようにする。
【００６３】
図１７は、図１６のようなシステムにおける信号電圧の調整方法について説明する図である。図１７に示す例では、高電圧動作モードから低電圧動作モードに遷移し、その後に高電圧動作モードに戻る場合の信号電圧の調整について示してある。図示するように、ＭＲＳコマンドにより、高電圧動作モードから低電圧動作モードに遷移した後も、暫くの間は、メモリへ印加する入力信号を高い電圧ｖｄｄｈで駆動する。低電圧動作モードに遷移してから所定の時間が経過した後に、電源電圧を切り替えて、メモリへ印加する入力信号を低い電圧ｖｄｄｌで駆動する。またＭＲＳコマンドにより低電圧動作モードから高電圧動作モードに遷移する場合には、予め、メモリに印加する入力信号を駆動する電圧を低い電圧ｖｄｄｌから高い電圧ｖｄｄｈに変化させておく。高い電圧ｖｄｄｈに変化させてから所定の時間が経過した後に、ＭＲＳコマンドにより低電圧動作モードから高電圧動作モードに遷移する。このようにすることで、動作モード遷移時に高電圧用バッファが動作する場合、低電源電圧で駆動される入力信号のＨＩＧＨレベルが低電圧であるために誤ってＬＯＷとして検出されるという誤動作を避けることができる。
【００６４】
図１８は、信号電圧の調整及び動作モード切替の処理を示すフローチャートである。ステップＳ１で、メモリに印加する入力信号の電圧を高電圧用バッファの検出レベルに設定する。即ち、入力信号をｖｄｄｈで駆動する。ステップＳ２で、入力バッファの切り替えコマンドにより、所望の電圧動作モードの設定をプログラムする。即ち、高電圧用バッファ又は低電圧用バッファの何れか一方の所望のバッファに切り替えるよう、モードレジスタ設定コマンドをメモリに印加する。ステップＳ３で、高電圧用バッファと低電圧用バッファとの両方を同時に活性化させる。これは、前述の実施例で説明した半導体記憶装置の入力バッファ切り替え機構により実現される。ステップＳ４で、両方のバッファを所定の時間活性化した後に、切り替え後に不使用となる方のバッファを非活性化する。
【００６５】
ステップＳ５で、モードレジスタ設定コマンドによる切り替え後は、低電圧インターフェイスであるか否かを判断する。即ち、切り替え後に用いる入力バッファが低電圧用バッファであるか否かを判断する。低電圧用バッファである場合には、ステップＳ６を実行し、低電圧用バッファでない場合には、ステップＳ６をスキップする。ステップＳ６では、メモリに印加する入力信号の電圧を低電圧用バッファの検出レベルに設定する。即ち、入力信号をｖｄｄｌで駆動する。以上で処理を終了する。
【００６６】
このように、高電圧用バッファ及び低電圧用バッファの一方から他方に切り替える際に、何れのバッファでも入力信号の検出結果が同一となるように、入力信号の駆動電圧を高い電圧ｖｄｄｈで駆動する。これにより、切替前後の入力バッファの特性の違いによる誤動作を回避することができる。
【００６７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６８】
なお本願発明は以下の内容を含むものである。
（付記１）
第１電源電圧が供給される第１入力回路と、
前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、
第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路と、
を含み、
前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御すること
を特徴とする半導体装置。
（付記２）
前記制御回路は
前記第１入力回路の活性化を指示する第１制御信号と前記第２入力回路の活性化を指示する第２制御信号を、少なくとも一部重なり合うように前記第１入力回路又は前記第２入力回路に供給すること
を特徴とする付記１に記載の半導体装置。
（付記３）
前記制御回路が生成する前記第１入力回路を制御する第１制御信号と、前記制御回路が生成する前記第２入力回路を制御する第２制御信号とが、互いに独立していること
を特徴とする付記１に記載の半導体装置。
（付記４）
前記制御回路に前記第１入力回路又は前記第２入力回路の活性化を指示するレジスタユニットを有すること
を特徴とする付記１乃至付記３の何れか一に記載の半導体装置。
（付記５）
前記レジスタユニットは、外部から供給されるコマンド信号に基づいて前記制御回路に活性化を指示すること
を特徴とする付記４に記載の半導体装置。
（付記６）
前記第２入力回路は、前記入力信号のレベルを前記第１電源電圧に対応するレベルに変換するレベル変換回路を有すること
を特徴とする付記１乃至付記５の何れか一に記載の半導体装置。
（付記７）
前記第１入力回路の出力と前記第２入力回路の出力とを合成して出力する合成回路を備えること
を特徴とする付記１乃至付記６の何れか一に記載の半導体装置。
（付記８）
前記第１入力回路および前記第２入力回路は、コマンド信号又はアドレス信号を受信すること
を特徴とする付記１乃至付記７に記載の半導体装置。
（付記９）
第１電源電圧で動作する第１入力回路又は前記第１電源電圧よりも低い第２電源電圧で動作する第２入力回路の何れかを介して入力信号を内部回路に供給する半導体装置において、
前記第１入力回路と前記第２入力回路との間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に動作する期間が存在すること
を特徴とする半導体装置。
（付記１０）
前記第１入力回路を制御する第１制御信号が前記第１入力回路の活性化を指示するレベルを有する期間と、前記第２入力回路を制御する第２制御信号が前記第２入力回路の活性化を指示するレベルを有する期間が、少なくとも一部重なり合うこと
を特徴とする付記９に記載の半導体装置
（付記１１）
前記第１入力回路又は前記第２入力回路の動作は、外部から供給されるコマンド信号に基づいて行われること
を特徴とする付記９又は付記１０に記載の半導体装置。
（付記１２）
前記第１入力回路および前記第２入力回路は、同期インターフェイス回路又は非同期インターフェイス回路の少なくとも一部であること
を特徴とする付記９乃至付記１１の何れか一に記載の半導体装置。
（付記１３）
コントローラと、
前記コントローラからの制御信号に基づいて制御される半導体装置と
を含むシステムにおいて、
前記半導体装置は、
第１電源電圧が供給される第１入力回路と、
前記第１電源電圧よりも低い第２電源電圧が供給される第２入力回路と、
第１のモードで前記第１入力回路を活性化させ、第２のモードで前記第２入力回路を活性化させる制御回路と、
を含み、
前記制御回路は、前記第１のモードと前記第２のモードとの間の切り替え時において前記第１入力回路と前記第２入力回路とが同時に活性化する期間があるように前記第１入力回路と前記第２入力回路とを制御すること
を特徴とするシステム。
（付記１４）
前記制御回路は、
前記コントローラからの制御信号に基づいて、前記第１入力回路の活性化を指示する第１制御信号と前記第２入力回路の活性化を指示する第２制御信号とを生成すること
を特徴とする付記１３に記載のシステム。
（付記１５）
前記制御回路は
前記第１入力回路の活性化を指示する第１制御信号と前記第２入力回路の活性化を指示する第２制御信号とを、少なくとも一部重なり合うように前記第１入力回路又は前記第２入力回路に供給すること
を特徴とする付記１３又は付記１４に記載のシステム。
（付記１６）
前記半導体装置は半導体メモリであり、
前記制御信号はモードレジスタ設定コマンドであること
を特徴とする付記１３乃至付記１５の何れか一に記載のシステム。
（付記１７）
前記１入力回路および前記第２入力回路は、前記コントローラからコマンド信号又はアドレス信号を受信すること
を特徴とする付記１３乃至付記１６の何れか一に記載のシステム。
【図面の簡単な説明】
【００６９】
【図１】入力バッファ切り替え機構を適用した半導体記憶装置の構成の一例を示すブロック図である。
【図２】入力バッファ切り替え制御を含むモードレジスタによる動作制御の構成を示す図である。
【図３】入力バッファの構成の一例を示す図である。
【図４】入力バッファ切替制御部の第１実施例の構成を示す図である。
【図５】図４に示す構成を用いた場合の動作モード切替動作を示す図である。
【図６】図４に示す構成を用いた場合の動作モード切替動作を示す図である。
【図７】入力バッファの別の構成例を示す図である。
【図８】入力バッファ切替制御部の第２実施例の構成を示す図である。
【図９】図８に示す構成を用いた場合の動作モード切替動作を示す図である。
【図１０】入力バッファ切替制御部の第３実施例の構成を示す図である。
【図１１】図１０に示す構成を用いた場合の動作モード切替動作を示す図である。
【図１２】入力バッファ切替制御部の第４実施例の構成を示す図である。
【図１３】図１２に示す構成を用いた場合の動作モード切替動作を示す図である。
【図１４】入力バッファ切替制御部の第５実施例の構成を示す図である。
【図１５】図１４の回路による動作モード切替動作の一例を示す図である。
【図１６】図１と同様に入力バッファ切り替え機構を備えた半導体記憶装置を用いたシステムの構成の一例を示す図である。
【図１７】図１６のようなシステムにおける信号電圧の調整方法について説明する図である。
【図１８】信号電圧の調整及び動作モード切替の処理を示すフローチャートである。
【符号の説明】
【００７０】
１１  入力バッファ
１２  入出力バッファ
１３  コマンド制御部
１４  カウンタ制御部
１５  コラムバッファ
１６  ローバッファ
１７  モードレジスタ
１８  コラムタイミング制御部
１９  ロータイミング制御部
２０  コラムアドレス制御部
２１  ローアドレス制御部
２２  データバスセレクタ
２３  メモリバンク
３１  高電圧用バッファ
３２  低電圧用バッファ
３３  信号合成ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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