(57)【要約】【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。【選択図】図７
2010153592.tif 000002
【特許請求の範囲】
【請求項１】
ハードマクロとハードマクロを跨ぐ通過用配線とを含み、前記ハードマクロ内に含まれる複数の交点セル配置領域に関し、前記通過用配線が前記交点セル配置領域間を繋ぐ第１の配線と前記交点セル配置領域内を前記第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法であって、
全ての前記交点セル配置領域に関して前記第１の配線のみを配線した場合の前記ハードマクロにおける第１のタイミング検証を行うステップと、
全ての前記交点セル配置領域に関して前記第２の配線を前記第１の配線に最大限接続するようにさらに配線した場合の前記ハードマクロにおける第２のタイミング検証を行うステップと、
を含むことを特徴とする半導体集積回路装置の設計方法。
【請求項２】
前記第２のタイミング検証を行うステップにおいて配線した前記第２の配線を取り除くステップと、
前記通過用配線の経路に対応する前記交点セル配置領域において前記第２の配線を前記経路に対応するように配線するステップと、
をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の設計方法。
【請求項３】
前記交点セル配置領域は、前記ハードマクロ内にマトリックス状に配置されることを特徴とする請求項２記載の半導体集積回路装置の設計方法。
【請求項４】
前記第２のタイミング検証を行うステップにおいて配線する前記第２の配線は、隣接する四方の前記交点セル配置領域の方向に延在した共通接続される配線であることを特徴とする請求項３記載の半導体集積回路装置の設計方法。
【請求項５】
前記第２の配線を配線するステップにおいて配線されなかった前記交点セル配置領域に対応して、隣接する四方の前記交点セル配置領域の方向に延在した共通接続される接地配線を前記第２の配線として配線するステップをさらに含むことを特徴とする請求項３記載の半導体集積回路装置の設計方法。
【請求項６】
前記第２の配線を配線するステップにおいて、前記通過用配線の経路に対応する前記交点セル配置領域の少なくとも１つに関し、前記第２の配線にバッファ回路を挿入するステップをさらに含むことを特徴とする請求項３記載の半導体集積回路装置の設計方法。
【請求項７】
前記第２の配線を配線するステップにおいて、同一配線層内で隣接して前記ハードマクロに係る電源配線を配線するステップをさらに含むことを特徴とする請求項３または６記載の半導体集積回路装置の設計方法。
【請求項８】
請求項１乃至７のいずれか一に記載の設計方法で設計された半導体集積回路装置。
【請求項９】
ハードマクロとハードマクロを跨ぐ通過用配線とを含み、前記ハードマクロ内に含まれる複数の交点セル配置領域に関し、前記通過用配線が前記交点セル配置領域間を繋ぐ第１の配線と前記交点セル配置領域内を前記第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置の設計装置を構成するコンピュータに、
全ての前記交点セル配置領域に関して前記第１の配線のみを配線した場合の前記ハードマクロにおける第１のタイミング検証を行う処理と、
全ての前記交点セル配置領域に関して前記第２の配線を前記第１の配線に最大限接続するようにさらに配線した場合の前記ハードマクロにおける第２のタイミング検証を行う処理と、
を実行させるプログラム。
【請求項１０】
前記第２のタイミング検証を行うステップにおいて配線した前記第２の配線を取り除く処理と、
前記通過用配線の経路に対応する前記交点セル配置領域において前記第２の配線を前記経路に対応するように配線する処理と、
をさらに実行させる請求項９記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計方法およびプログラムに関し、特に、特にハードマクロ上を跨ぐ配線を有する半導体集積回路装置の設計方法およびプログラムに関する。
【背景技術】
【０００２】
近年、ＬＳＩのレイアウト設計は大規模化が益々進み、ＬＳＩに搭載されるハードマクロの個数も膨大になり、またハードマクロのサイズも大型化し、チップ面積の大半を占めることも多くなってきている。このようなＬＳＩにおいて、チップ内の配線は、ハードマクロ上を跨ぐ必要性が高く、また跨ぐ配線数も膨大になり、跨ぐ配線経路も他方に渡っている。このため、レイアウトが複雑化して設計にかかる工数が増大してきており、レイアウト設計の効率化が望まれている。
【０００３】
そこで、配置配線の効率化が可能なマクロブロックを得る技術が特許文献１において開示されている。なお、ここでマクロブロックとは、本発明においてハードマクロと称す部分に相当する。図１３は、特許文献１における、上位のレイアウト階層の全体を示す構成図である。
【０００４】
半導体集積回路をレイアウト設計する際の設計の単位となるマクロブロック２０２の内部の上下、左右、中央部の随所に、マクロブロック２０２を通過する配線のための通過配線用セルとしてのバッファ回路２０３、２０４、２０５を予め分散して挿入しておく。
【０００５】
また、２０６は、マクロブロック２０２に接続されないネットを持つマクロセル、又はマクロブロック、又はＩ／Ｏピン、又はＩ／ＯＰＡＤなどのセル等（以下マクロセルという）である。２０７は、ネットを駆動するマクロセル２０６の出力ポートであり、２０８は駆動されるマクロセル２０６の入力ポートである。２０９は、駆動側のマクロセル２０６の出力ポート２０７とマクロブロック２０２内のバッファ回路２０３、２０４の入力端子、およびマクロブロック２０２内のバッファ回路２０３、２０４の出力端子と被駆動側のマクロセル２０６の入力ポート２０８を接続している配線である。
【０００６】
図１４は、特許文献１における、レイアウト設計過程を示すフローチャートである。まず、ステップＳＴ１００においてマクロブロックが作成される。マクロブロックを作るには、ステップＳＴ１０１によって通常の方法でマクロブロックをレイアウトし、その後ステップＳＴ１０２において、当該マクロブロックを通過する配線のための通過配線用セルを追加して、ステップＳＴ１０１によるレイアウトの修正を行う方法、あるいは、ステップＳＴ１０３により、あらかじめ挿入する通過配線用セルの入ったものをレイアウトする方法などがある。
【０００７】
次に、上位でレイアウトを実行するが、論理接続情報を持ったネットリスト８０１を予め準備しておき、ステップＳＴ１１０において、ネットリスト８０１を用いて、通過配線用セルが分散挿入されたマクロブロックを通常通りレイアウトする。その後、ステップＳＴ１２０に進み、当該半導体集積回路のタイミング、消費電力、電圧降下などの制約についての検証を行い、その検証結果がＯＫであれば当該設計を終了する。一方、検証結果がＯＫでない場合にはステップＳＴ１３０に分岐して、当該マクロブロック内に分散挿入された通過配線用セルも使いつつ、その性能の改善を行う。その後、処理をステップＳＴ１２０に戻って、再度制約の検証を行う。この制約の検証および性能の改善は、ステップＳＴ１２０の検証結果がＯＫになるまで繰り返される。
【０００８】
なお、関連する技術として、特許文献２には、半導体集積回路におけるタイミング検証を行なうにあたり、半導体集積回路の製造プロセスにおけるプロセスパラメータの変動を考慮して、効率的に、階層構造を有する半導体集積回路の配線構造を決定する配線構造決定方法が記載されている。
【０００９】
【特許文献１】特開２００１−１４４１８３号公報
【特許文献２】特開２００４−３２６６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下の分析は本発明において与えられる。
【００１１】
図１４のフローチャートでは、マクロブロック２０２内に上位レベルのレイアウト時に使用されることを想定した通過配線用のバッファ回路２０３、２０４、２０５は、マクロブロック作成のステップＳＴ１００で配置が行われる。また、通過配線用のバッファ回路２０３、２０４、２０５を使用するための配線２０９は、上位レベルレイアウトのステップＳＴ１１０で配線が行なわれる。さらに、隣接して交差する他の配線などとの静電容量などの影響でマクロブロックの他の配線の伝播遅延値に変動を与えるタイミング検証は、ステップＳＴ１２０で行われる。
【００１２】
以上のことから、上位レベルレイアウトのステップＳＴ１１０において、マクロブロック２０２上を跨ぐ配線２０９の配線を行うため、配線２０９における静電容量などの影響によるマクロブロック２０２内のタイミング検証をステップＳＴ１２０で行う必要がある。この場合、ステップＳＴ１２０のタイミング検証において、マクロブロック２０２外のタイミング検証に加えて、配線２０９における静電容量などの影響によるマクロブロック２０２内のタイミング検証をさらに行う必要がある。
【００１３】
したがって、上位レベルレイアウトのステップＳＴ１１０は、全体回路のタイミングの検証のために複数回行われ、そのたびにマクロブロック２０２内のタイミングの検証が必要になる。このため、タイミング検証における収束時間がかかってしまう。
【課題を解決するための手段】
【００１４】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置の設計方法は、ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法であって、全ての交点セル配置領域に関して第１の配線のみを配線した場合のハードマクロにおける第１のタイミング検証を行うステップと、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合のハードマクロにおける第２のタイミング検証を行うステップと、を含む。
【００１５】
本発明の他のアスペクト（側面）に係るプログラムは、ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置の設計装置を構成するコンピュータに、全ての交点セル配置領域に関して第１の配線のみを配線した場合のハードマクロにおける第１のタイミング検証を行う処理と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合のハードマクロにおける第２のタイミング検証を行う処理と、を実行させる。
【発明の効果】
【００１６】
本発明によれば、チップレイアウト時に通過用配線を配線する場合におけるハードマクロの内部のタイミングを検証する必要がない。したがって、タイミング検証における収束時間を短くすることができ、レイアウト設計の効率化が図られる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態に係る半導体集積回路装置の設計方法は、ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合のハードマクロにおける第１のタイミング検証を行うステップと、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合のハードマクロにおける第２のタイミング検証を行うステップと、を含む。
【００１８】
以上のような設計方法において、第１のタイミング検証時に通過用配線が第１の配線のみから構成されるので通過用配線の係る静電容量値が最小となる。また、第２のタイミング検証時に通過用配線が第１および第２の配線から構成されるので通過用配線の係る静電容量値が最大となる。したがって、通過用配線を実際に配線した場合に、通過用配線の係る静電容量値は、最大と最小の間の値となり、通過用配線によるハードマクロ内部のタイミング検証を再度行う必要がない。このため、タイミング検証に係るＴＡＴ（Turn Around Time）を短くすることができる。
【００１９】
また、上記設計方法において、第２のタイミング検証を行うステップにおいて配線した第２の配線を取り除くステップと、通過用配線の経路に対応する交点セル配置領域において第２の配線を経路に対応するように配線するステップと、をさらに含むことが好ましい。
【００２０】
さらに、上記設計方法において、交点セル配置領域は、ハードマクロ内にマトリックス状に配置されることが好ましい。
【００２１】
このような設計方法によれば、第１および第２の配線の組み合わせによってハードマクロ上の通過用配線を自由に引き出すことができる。したがって、チップレイアウトでハードマクロ上を跨ぐ配線経路の自由度が上がりチップ内の配線性が高まる。
【００２２】
また、上記設計方法において、第２のタイミング検証を行うステップにおいて配線する第２の配線は、隣接する四方の交点セル配置領域の方向に延在した共通接続される配線であることが好ましい。
【００２３】
さらに、上記設計方法において、第２の配線を配線するステップにおいて配線されなかった交点セル配置領域に対応して、隣接する四方の交点セル配置領域の方向に延在した共通接続される接地配線を第２の配線として配線するステップをさらに含むことが好ましい。
【００２４】
また、上記設計方法において、第２の配線を配線するステップにおいて、通過用配線の経路に対応する交点セル配置領域の少なくとも１つに関し、第２の配線にバッファ回路を挿入するステップをさらに含むようにしてもよい。
【００２５】
さらに、上記設計方法において、第２の配線を配線するステップにおいて、同一配線層内で隣接してハードマクロに係る電源配線を配線するステップをさらに含むようにしてもよい。
【００２６】
このような設計方法によれば、通過用配線を電源配線に隣接することにより高速の信号が伝播しても電源配線によるシールド効果により、ノイズに強い通過配線を実現することができる。
【００２７】
以上のような設計方法は、設計装置を構成するコンピュータに設計用のプログラムを実行させて実現するようにしてもよい。
【００２８】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２９】
図１は、本発明の第１の実施例に係るハードマクロの構造を模式的に示す図である。図１において、ハードマクロＭの上を跨ぐ通過用配線と接続するための接続端子として、ハードマクロＭの四辺にそれぞれ、配線接続端子Ｘ１１〜Ｘ１５、配線接続端子Ｙ２１〜Ｙ２５、配線接続端子Ｘ２１〜Ｘ２５、配線接続端子Ｙ１１〜Ｙ１５を備える。これらの接続端子を基にマトリックス状に下地用交点セルを配置位置Ａ１〜Ａ２５に配置する。この配置位置Ａ１〜Ａ２５が実施形態に係る交点セル配置領域に相当する。
【００３０】
ハードマクロＭを跨ぐ通過用配線は、ハードマクロＭに設けた接続端子とマトリックス状に配置した下地用交点セルとの間、および、隣接した下地用交点セル間同士を接続して配線される。この配線が実施形態に係る第１の配線に相当する。この場合、下地用交点セルに上地用交点セルが重ねて配置された場合、下地用交点セルとの接続点は、上地交点セルの有する配線に接続されるように設ける。
【００３１】
図２は、図１のハードマクロＭの構造の一部分の詳細図である。これを用いてさらに詳細に接続端子、下地用交点セルの接続関係を説明する。
【００３２】
配線接続位置Ｔ１、Ｔ２、Ｔ３、Ｔ４は、配置位置Ａ１における外部との接続点を表す。配線接続位置Ｔ１は、ハードマクロＭの配線接続端子Ｙ１１と通過用の配線Ｗ１で接続される。配線接続位置Ｔ２は、配置位置Ａ６の配線接続位置Ｔ４と通過用の配線Ｗ２で接続される。配線接続位置Ｔ３は、配置位置Ａ２の配線接続位置Ｔ１と通過用の配線Ｗ３で接続される。配線接続位置Ｔ４は、ハードマクロＭの配線接続端子Ｘ１１と通過用の配線Ｗ４で接続される。他の配置位置Ａ２〜Ａ２５も配置位置Ａ１と同様に通過用の配線で接続される。
【００３３】
図３は、下地用交点セルＣの構造を模式的に示す図である。下地用交点セルＣは、バッファ回路を構成するためのＰ型トランジスタの配置領域ＰＴとＮ型トランジスタの配置領域ＮＴとを有し、後述の上地用交点セルを重ねて配置することで、上地用交点セルが有する配線と共にバッファ回路を構成する。
【００３４】
図４は、配置位置Ａ１〜Ａ２５に下地用交点セルを重ねて配置するための上地用交点セルの構造の例を模式的に示す図である。上地用交点セルは、通過配線用の配線のみ有する構成と、通過配線用の配線と下地交点セルに配置されるＰ型トランジスタおよびＮ型トランジスタを接続してバッファ回路を構成する配線とを備える構成とがある。このような上地用交点セルを配置位置Ａ１〜Ａ２５に適宜配置することでハードマクロＭ上を跨ぐ通過用配線を構成する。上地用交点セル内の配線が実施形態に係る第２の配線に相当する。
【００３５】
次に、図４に示されるそれぞれの上地用交点セルについて説明する。図４（ａ）の配線型交点セルＷＣ１は、水平方向の配線ＷＨを備える構成である。図４（ｂ）の配線型交点セルＷＣ２は、垂直方向の配線ＷＶを備える構成である。図４（ｃ）の配線型交点セルＷＣ３は、上地用交点セルの下辺から右辺に逆Ｌ字型の配線を備える構成である。図４（ｄ）の配線型交点セルＷＣ４は、上地交点セルの左辺から底辺に逆Ｌ字型の配線と、上辺から右辺にＬ字型の配線とを接続されていない状態で備える構成である。
【００３６】
分岐点付配線型交点セルは、配線が分岐する構成を有し、配線の方向に応じてＷＣ５、ＷＣ６がある。図４（ｅ）の分岐点付配線型交点セルＷＣ５は、水平方向の配線ＷＨの中央のビアＰ１からつながり上方向へ配線が接続される構成である。図４（ｆ）の分岐点付配線型交点セルＷＣ６は、水平方向の配線ＷＨと垂直方向の配線ＷＶがビアＰ１で繋がる構成である。
【００３７】
図４（ｇ）の交差配線型交点セルＷＣ７は、水平方向の配線ＷＨと垂直方向の配線ＷＶが交差するものの接続されていない構成である。図４（ｈ）の空き領域用交点セルＦＣ１は、水平方向の配線ＷＨと垂直方向の配線ＷＶを接続し、その交点を共通にＧＮＤに接続する構成である。空き領域用交点セルＦＣ１は、後述するようにハードマクロ上に有した通過用の配線が接続される下地用交点セルに上地用交点セルが重ねて配置されない場合、通過用の配線が浮かないように当該の下地用交点セルに重ねて配置する。
【００３８】
バッファ型交点セルは、通過用の配線にバッファを備える構成で、配線の方向に応じてＢＣ１〜ＢＣ４がある。図４（ｉ）のバッファ型交点セルＢＣ１は、水平方向の配線ＷＨにバッファ回路Ｂ１を挿入して備える構成である。図４（ｊ）のバッファ型交点セルＢＣ２は、配線型交点セルＷＣ３にバッファ回路Ｂ１を挿入して備える構成である。図４（ｋ）の交差配線付バッファ型交点セルＢＣ３は、交差配線型交点セルＷＣ７にバッファ回路Ｂ１を挿入して備える構成である。図４（ｌ）の分岐点付バッファ型交点セルＢＣ４は、分岐点付配線型交点セルＷＣ５にバッファ回路Ｂ１を挿入して備える構成である。
【００３９】
これら以外にも、上下左右の辺に配線を接続する構成である上地交点セル、更にバッファ回路を追加する構成である上地交点セルなど種々の変形が可能である。
【００４０】
次に、半導体集積回路装置の設計装置について説明する。図５は、本発明の第１の実施例に係る半導体集積回路装置の設計装置の構成を示す図である。図５において、設計装置は、ＣＰＵ４０、表示装置４１、入力装置４２、記憶装置４３、４４を備える。記憶装置４３は、プログラム４５を格納する。プログラム４５は、ハードマクロを含んで構成される半導体集積回路装置の設計を行うプログラムであって、後述するチップレイアウトの処理やハードマクロの設計、ハードマクロ上の通過用の配線処理等をＣＰＵ４０に実行させる。記憶装置４４は、ネットリスト４６、セルライブラリ４７、ハードマクロデータ４８、レイアウトデータ４９を格納する。ハードマクロデータ４８は、後述するハードマクロの設計フローチャートで設計されるデータである。
【００４１】
ＣＰＵ４０は、表示装置４１、入力装置４２、記憶装置４３を接続し、プログラム４５を実行することで、記憶装置４４に格納された各入力データを記憶装置４３に呼び出し、後述の各種処理を行い、結果を表示装置４１、記憶装置４４に出力する。
【００４２】
ＣＰＵ４０は、プログラム４５を実行し、記憶装置４４に格納された、ネットリスト４６、セルライブラリ４７、ハードマクロデータ４８を入力として必要な処理を行い、ハードマクロデータ４８およびレイアウトデータ４９を記憶装置４４に出力する。また、必要に応じてマンマシンインタフェースとなる入力装置４２から操作を受け付けて対応する処理を行う。
【００４３】
次に、プログラム４５で実行される各処理について説明する。図６は、本発明の第１の実施例に係る半導体集積回路装置の設計のフローチャートである。
【００４４】
ステップＳ１でハードマクロの設計を行う。なお、ハードマクロの設計の詳細については後述する。
【００４５】
次に、ステップＳ２のチップレイアウトでチップ上にハードマクロを配置し、更にチップ回路のレイアウトを行う。この時同時に、ステップＳ３でハードマクロ上を跨ぐ通過用の配線処理を行う。なお、チップレイアウトの詳細については後述する。
【００４６】
ステップＳ５でタイミング検証を行い、ステップＪ１でタイミング検証の確認を行う。タイミングエラーがある場合（ステップＪ１のＮＯ）は、ステップＳ４でチップ回路のタイミング性能の改善をはかり、ステップＳ５に戻る。
【００４７】
ステップＪ１でタイミング性能の条件が満たされるまで、ステップＳ４のタイミング性能の改善とステップＳ５のタイミング検証を行い、ハードマクロを含むチップレイアウトの処理を終了する。
【００４８】
図７は、本発明の第１の実施例に係るハードマクロの設計フローチャートであり、図６のステップＳ１の詳細を表す。
【００４９】
ステップＳ２１でハードマクロ上を跨ぐ通過用の配線に接続する端子をハードマクロの接続端子として設定する。
【００５０】
ステップＳ２２で下地用交点セルをハードマクロに設けた接続端子を基にマトリックス状に配置する。
【００５１】
ステップＳ２３でハードマクロを跨ぐ通過用の配線として、ハードマクロに設けた接続端子と、マトリックス状に配置した下地用交点セルとの間、および隣接した下地用交点セル同士を通過用の配線で接続する。
【００５２】
ステップＳ２４でハードマクロの配置、配線を行なう。
【００５３】
ステップＳ２５でハードマクロのタイミング検証を行う。この時のタイミング検証が、ハードマクロを跨ぐ通過用の配線における静電容量が最小の条件になる。
【００５４】
ステップＪ２１でハードマクロのタイミング収束を判定し、ＮＯの場合、タイミング修正のためにステップＳ２９でハードマクロの配置配線を修正し、タイミング検証が満足されるまで、ステップＳ２５に戻って以降の処理を繰り返す。
【００５５】
ステップＳ２６において、ハードマクロ内に配置した全ての下地用交点セルに分岐点付配線型交点セルＷＣ６を重ねて配置する。
【００５６】
ステップＳ２７でハードマクロのタイミング検証を行う。この時のタイミング検証が、ハードマクロを跨ぐ通過用の配線における静電容量が最大の条件になる。
【００５７】
ステップＪ２２でハードマクロのタイミング収束を判定し、ＮＯの場合、タイミング修正のためにステップＳ３０でハードマクロの配置配線を修正し、タイミング検証が満足するまで、ステップＳ２７に戻って以降の処理を繰り返す。
【００５８】
最後に、ステップＳ２８で分岐点付配線型交点セルＷＣ６を取り除く。
【００５９】
図８は、本発明の第１の実施例に係るハードマクロ上の通過用の配線処理におけるフローチャートであり、図６のステップＳ３の詳細を表す。
【００６０】
ステップＳ３１でハードマクロの始点の入力端子、終点の出力端子を指定する。
【００６１】
ステップＳ３２でハードマクロの始点の入力端子、終点の出力端子を結ぶ配線経路を抽出する。
【００６２】
ステップＪ３１で既存の配線経路と交差以外の重複があるかを確認する。通過配線経路が重複している場合、ステップＳ３３で通過用の配線の配線経路を変更する。
【００６３】
ステップＪ３２で何回目の変更かを確認し、ｎ回以内であれば、再度ステップＪ３１で配線経路の重複を確認する。ステップＪ３２の変更回数の確認は、ステップＳ３３の配線経路の変更が無限ループになることを防止するための処理であって、通過用の配線が多くなり、必ず既存の配線経路に重複してしまう場合には、ステップＳ３９でハードマクロ外において配線を行ない、ステップＳ３１へ戻る。
【００６４】
通過配線経路の重複がない場合は、ステップＪ３３で通過配線経路に分岐点の有無を確認する。
【００６５】
通過配線経路に分岐点を含む場合は、ステップＳ３４で分岐点となる配置位置に分岐点付配線型交点セルを配置し、ステップＪ３４に移る。
【００６６】
通過配線経路に分岐点がない場合は、ステップＪ３４で既存の通過用の配線との交差点を確認する。
【００６７】
通過用の配線との交差が必要である場合、ステップＳ３５で配置位置に交差配線型交点セルを配置する。
【００６８】
通過用の配線と既存の配線経路との交差がない場合、ステップＳ３６で、配線型交点セルを配線経路上の下地用交点セルの位置に配置する。
【００６９】
ステップＪ３５ですべての配線処理が完了したかを確認する。まだ配線処理があるならば、ステップＳ３１に戻り、次の通過用の配線処理を行う。
【００７０】
配線処理がなくなれば、ステップＳ３７で配線経路にならなかった交点に空き領域用交点セルＦＣ１を配置し、ハードマクロＭ内を跨ぐ通過用の配線処理が完了する。
【００７１】
図９は、本発明の第１の実施例に係るハードマクロの配線処理後の構造を示す図である。図９に示すチップレイアウトにおいて、半導体集積回路装置ＣＨＩＰ上にハードマクロＭが配置され、ハードマクロＭ外の回路であるゲートＧ１の出力からハードマクロＭを通過しハードマクロＭ外の回路であるゲートＧ２、Ｇ３の入力に配線Ｎ１で接続されている。
【００７２】
ハードマクロＭ上を通過する配線経路として、ハードマクロに始点の入力端子となる配線接続端子Ｙ１３、終点の出力端子となる配線接続端子Ｙ２３、Ｙ２５を指定している。
配線接続端子Ｙ１３、Ｙ２３、Ｙ２５を結ぶ配線経路として通過用の配線Ｎ１が抽出されている。
【００７３】
まず、配線接続端子Ｙ１３から水平方向へ配線するので、配置位置Ａ１１、Ａ１２、Ａ１３には、配線型交点セルＷＣ１を配置している。次の配置位置Ａ１４は、分岐しているので分岐点付配線型交点セルＷＣ５を配置している。配置位置Ａ１５は、配線型交点セルＷＣ１を配置し、ハードマクロの配線接続端子Ｙ２３に接続している。配置位置Ａ１９は、配線型交点セルＷＣ２を配置し、配置位置Ａ２４で配線型交点セルＷＣ３を配置している。次に配置位置Ａ２５は、配線型交点セルＷＣ１を配置し、ハードマクロの配線接続端子Ｙ２５に接続している。
【００７４】
以上のように接続することで、ハードマクロＭ内を跨ぐ通過用の配線Ｎ１を形成している。
【００７５】
また、通過用の配線Ｎ１として使用されなかった上地用交点セルには、空き領域用交点セルＦＣ１を配置する。すなわち、上地用交点セル領域間の使用されてない通過用の配線は、全て共通にＧＮＤ電位に接続する。
【００７６】
以上のようなハードマクロの設計によれば、ハードマクロを跨ぐ通過用の配線による隣接交差負荷容量が最小になる下地用交点セル群だけ配置したハードマクロ回路のタイミング検証を行う。続いて、ハードマクロを跨ぐ通過用の配線による隣接交差負荷容量が最大になる上地用交点セルを下地用交点セル群に配置したハードマクロ回路のタイミング検証を行う。したがって、チップレイアウト時にハードマクロ上を跨ぐ通過用の配線の影響によるハードマクロのタイミングの検証を行うことなくハードマクロを利用することが可能となり、タイミング収束のＴＡＴを短くすることができる。
【実施例２】
【００７７】
図１０は、本発明の第２の実施例に係るハードマクロ上の通過用の配線処理におけるフローチャートである。図１０は、図８に示すフローチャートの後にバッファ回路を配置する処理フローを追加したものであり、図８と同一の符号は同一の処理を行う。
【００７８】
ステップＳ３７の処理の完了後、ステップＪ３６でハードマクロＭ内を跨ぐ通過用の配線の伝搬遅延を短縮する場合や、信号波形の鈍りがある場合などからバッファリングの必要性を判定する。バッファリングが必要である場合、ステップＳ３８で配置済みの配線型交点セルをバッファ型交点セルに置きかえる。
【００７９】
図１１は、本発明の第２の実施例に係るハードマクロの配線処理後の構造を示す図である。
【００８０】
この例では、ハードマクロ上を通過する配線の経路上にある上地用交点セルに対して、バッファ型交点セルを１つおきに配置するものとしている。即ち、通過用の配線Ｎ１に対して入力端子となる配線接続端子Ｙ１３から通過用の配線の経路上で１つ先の配置位置Ａ１２にバッファ型交点セルＢＣ１を配置する。さらに、配置位置Ａ１４において分岐点付バッファ型交点セルＢＣ４に置き換える。また、配置位置Ａ２４において交差配線付のバッファ型交点セルＢＣ２に置きかえる。このような配置とすることで、ハードマクロＭ内を跨ぐバッファを配置した通過用の配線を形成する。
【００８１】
このようにして設計された半導体集積回路装置によれば、ハードマクロ上を通過する配線の途中にバッファ型交点セルを配置することで、チップ回路の配線の伝搬遅延を短縮すると共に信号波形の鈍りを整形することができ、信号伝送の性能改善が可能になる。
【実施例３】
【００８２】
図１２は、本発明の第３の実施例に係るハードマクロの構造を示す図である。図１２において、ハードマクロＭは、ハードマクロＭを跨ぐ通過用の配線を、水平方向に配線される電源配線ＰＨと同じ配線層に隣接して水平方向に配線し、垂直方向に電源配線ＰＶと同じ配線層に隣接して垂直方向に配線する構成を有する。
【００８３】
このようにして設計された半導体集積回路装置によれば、ハードマクロＭを跨ぐ通過用の配線を電源配線ＰＨ、ＰＶに隣接することで、高速の信号が伝播する場合であっても、電源配線によるシールド効果によってノイズに強い通過用の配線を構成することができる。この場合、ハードマクロＭ内の配線のリソースを圧迫することなく、構成することができる。
【００８４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施例に係るハードマクロの構造を模式的に示す図である。
【図２】ハードマクロの構造の一部分の詳細図である。
【図３】下地用交点セルの構造を模式的に示す図である。
【図４】配置位置に下地用交点セルを重ねて配置するための上地用交点セルの構造の例を模式的に示す図である。
【図５】本発明の第１の実施例に係る半導体集積回路装置の設計装置の構成を示す図である。
【図６】本発明の第１の実施例に係る半導体集積回路装置の設計のフローチャートである。
【図７】本発明の第１の実施例に係るハードマクロの設計フローチャートである。
【図８】本発明の第１の実施例に係るハードマクロ上の通過用の配線処理におけるフローチャートである。
【図９】本発明の第１の実施例に係るハードマクロの配線処理後の構造を示す図である。
【図１０】本発明の第２の実施例に係るハードマクロ上の通過用の配線処理におけるフローチャートである。
【図１１】本発明の第２の実施例に係るハードマクロの配線処理後の構造を示す図である。
【図１２】本発明の第３の実施例に係るハードマクロの構造を示す図である。
【図１３】特許文献１における、上位のレイアウト階層の全体を示す構成図である。
【図１４】特許文献１における、レイアウト設計過程を示すフローチャートである。
【符号の説明】
【００８６】
４０  ＣＰＵ
４１  表示装置
４２  入力装置
４３、４４  記憶装置
４５  プログラム
４６  ネットリスト
４７  セルライブラリ
４８  ハードマクロデータ
４９  レイアウトデータ
Ａ１〜Ａ２５  配置位置
Ｂ１  バッファ回路
ＢＣ１、ＢＣ２  バッファ型交点セル
ＢＣ３  交差配線付バッファ型交点セル
ＢＣ４  分岐点付バッファ型交点セル
Ｃ  下地用交点セル
ＣＨＩＰ  半導体集積回路装置
ＦＣ１  空き領域用交点セル
Ｇ１〜Ｇ３  ゲート
Ｍ  ハードマクロ
Ｎ１  配線
ＮＴ、ＰＴ  配置領域
Ｐ１  ビア
ＰＨ、ＰＶ  電源配線
Ｔ１〜Ｔ４  配線接続位置
Ｗ１〜Ｗ４、ＷＨ、ＷＶ  配線
ＷＣ１〜ＷＣ４  配線型交点セル
ＷＣ５、ＷＣ６  分岐点付配線型交点セル
ＷＣ７  交差配線型交点セル
Ｘ１１〜Ｘ１５、Ｘ２１〜Ｘ２５、Ｙ１１〜Ｙ１５、Ｙ２１〜Ｙ２５  配線接続端子
【図１】
2010153592.tif 000003
【図２】
2010153592.tif 000004
【図３】
2010153592.tif 000005
【図４】
2010153592.tif 000006
【図５】
2010153592.tif 000007
【図６】
2010153592.tif 000008
【図７】
2010153592.tif 000009
【図８】
2010153592.tif 000010
【図９】
2010153592.tif 000011
【図１０】
2010153592.tif 000012
【図１１】
2010153592.tif 000013
【図１２】
2010153592.tif 000014
【図１３】
2010153592.tif 000015
【図１４】
2010153592.tif 000016