(57)【要約】【課題】出力レベルのスイッチング時に電源電位に発生され得るノイズを低減することのできる出力バッファ回路、入出力バッファ回路及び半導体装置を提供する。【解決手段】駆動回路２ａは、駆動能力が同一のトランジスタＴＰ１，ＴＮ１を含む第１駆動部Ｅ１と、駆動能力が同一のトランジスタＴＰ２，ＴＮ２を含む第２駆動部Ｅ２と、駆動能力が同一のトランジスタＴＰ３，ＴＮ３を含む第３駆動部Ｅ３を備える。これら駆動部Ｅ１〜Ｅ３内のプルアップ側のトランジスタＴＰ１，ＴＰ２，ＴＰ３同士の駆動能力及びプルダウン側のトランジスタＴＮ１，ＴＮ２，ＴＮ３同士の駆動能力は互いに異なる。制御回路３ａは、データ信号Ａと、駆動能力制御信号Ｂ１，Ｂ２と、駆動能力選択信号ＤＳとに応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせる信号を生成する第１制御回路４０を備える。【選択図】図１
2010147693.tif 000002
【特許請求の範囲】
【請求項１】
駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを含み、プルアップ側のトランジスタ同士の駆動能力及びプルダウン側のトランジスタ同士の駆動能力が互いに異なる複数の駆動部を備える駆動回路と、データ信号及び駆動能力制御信号に応じて、前記駆動回路を駆動させるための制御信号を生成する制御回路とを備える出力バッファ回路であって、
前記制御回路は、前記データ信号と、前記駆動能力制御信号と、駆動するトランジスタの組み合わせを任意に選択する駆動能力選択信号とに応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせるための前記制御信号を生成する駆動能力選択制御回路を備えることを特徴とする出力バッファ回路。
【請求項２】
前記駆動能力選択制御回路は、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号に応じて、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号、あるいは駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共に任意にオンさせるための前記制御信号を生成する第１駆動能力選択制御回路を備えることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記制御回路は、前記駆動能力制御信号に応じて、前記複数の駆動部を選択あるいは合成して前記駆動回路の駆動能力を切り替えるための切替信号を生成する駆動能力切替回路を備え、
前記第１駆動能力選択制御回路は、
前記検出モードであることを示す前記モード選択信号が入力されるときに、
第１レベルの検出モード選択信号に応じて、前記切替信号で選択される、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号を生成するとともに、
第２レベルの検出モード選択信号が入力されると、前記切替信号で選択されるトランジスタの組み合わせを変更して、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共に任意にオンさせるための前記制御信号を生成する選択制御回路を備えることを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
請求項１〜３のいずれか１つに記載の出力バッファ回路の出力端子とレシーバ回路の入力端子とが共用される入出力端子を有する入出力バッファ回路であって、
前記入出力端子に接続される前記レシーバ回路が、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号によって無効にされることを特徴とする入出力バッファ回路。
【請求項５】
請求項３に記載の出力バッファ回路を複数備える半導体装置であって、
前記選択制御回路を前記第１駆動能力選択制御回路から分離し、その分離した選択制御回路を、前記出力バッファ回路を構成するための信号セルとは別のセルにレイアウトし、
前記複数の出力バッファ回路で前記別のセルにレイアウトした選択制御回路を共有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路、入出力バッファ回路及び半導体装置に関するものである。
【背景技術】
【０００２】
負荷に応じて駆動能力を複数段階に可変することのできる従来の半導体装置の出力バッファ回路を図１７及び図１８に従って説明する。
まず、３段構成の駆動回路２ｂによって、駆動能力を３段階に可変することのできる出力バッファ回路１ｂを図１７に従って説明する。
【０００３】
出力バッファ回路１ｂは、３段構成の駆動回路２ｂと、制御回路３ｂとを備えている。駆動回路２ｂは、駆動能力が互いに異なるトランジスタによって構成される第１〜第３駆動部Ｅ１〜Ｅ３を備えている。第１駆動部Ｅ１は、プルアップ側のＰチャネルＭＯＳトランジスタＴＰ１と、プルダウン側のＮチャネルＭＯＳトランジスタＴＮ１とから構成されている。第２駆動部Ｅ２は、プルアップ側のＰチャネルＭＯＳトランジスタＴＰ２と、プルダウン側のＮチャネルＭＯＳトランジスタＴＮ２とから構成されている。第３駆動部Ｅ３は、プルアップ側のＰチャネルＭＯＳトランジスタＴＰ３と、プルダウン側のＮチャネルＭＯＳトランジスタＴＮ３とから構成されている。なお、第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１は第２駆動部Ｅ２のトランジスタＴＰ２，ＴＮ２よりも駆動能力が高くなるように設定されている。また、トランジスタＴＰ２，ＴＮ２は第３駆動部Ｅ３のトランジスタＴＰ３，ＴＮ３よりも駆動能力が高くなるように設定されている。これらトランジスタＴＰ１〜ＴＰ３，ＴＮ１〜ＴＮ３のゲートには、制御回路３ｂから制御信号ＳＰ１〜ＳＰ３，ＳＮ１〜ＳＮ３がそれぞれ供給される。
【０００４】
制御回路３ｂには、半導体装置の内部回路（図示略）からデータ信号Ａ、第１及び第２駆動能力制御信号Ｂ１，Ｂ２及びイネーブル信号Ｃが入力される。制御回路３ｂは、イネーブル信号ＣがＬレベルのときには、データ信号Ａ及び駆動能力制御信号Ｂ１，Ｂ２に応じて、第１〜第３駆動部Ｅ１〜Ｅ３のうちの１つを駆動させる制御信号ＳＰ１〜ＳＰ３，ＳＮ１〜ＳＮ３を生成する。例えば制御回路３ｂは、駆動能力制御信号Ｂ１，Ｂ２が共にＬレベルのときには、第１駆動部Ｅ１のみを駆動するための制御信号を生成する。すなわち、制御回路３ｂは、データ信号Ａの反転レベルとなる制御信号ＳＰ１，ＳＮ１を生成するとともに、Ｈレベル固定の制御信号ＳＰ２，ＳＰ３とＬレベル固定の制御信号ＳＮ２，ＳＮ３を生成する。このため、Ｌレベルのデータ信号Ａが入力されると、第１駆動部Ｅ１のトランジスタＴＰ１がオフされ、トランジスタＴＮ１がオンされてＬレベルの出力信号ＯＵＴが出力端子ＥＸから出力される。また、Ｈレベルのデータ信号Ａが入力されると、第１駆動部Ｅ１のトランジスタＴＰ１がオンされ、トランジスタＴＮ１がオフされてＨレベルの出力信号ＯＵＴが出力される。なお、このとき、第２及び第３駆動部Ｅ２，Ｅ３内のトランジスタＴＰ２，ＴＰ３，ＴＮ２，ＴＮ３は、オフ状態に維持されている。このように、駆動能力制御信号Ｂ１，Ｂ２が共にＬレベルになると、データ信号Ａに応じて第１駆動部Ｅ１のみが駆動され、出力バッファ回路１ｂの駆動能力が第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１の駆動能力に設定される。
【０００５】
同様に、駆動能力制御信号Ｂ１，Ｂ２の一方のみがＨレベルのときには、データ信号Ａに応じて第２駆動部Ｅ２のみが駆動され、出力バッファ回路１ｂの駆動能力が第２駆動部Ｅ２のトランジスタＴＰ２，ＴＮ２の駆動能力に設定される。また、駆動能力制御信号Ｂ１，Ｂ２が共にＨレベルのときには、データ信号Ａに応じて第３駆動部Ｅ３のみが駆動され、出力バッファ回路１ｂの駆動能力が第３駆動部Ｅ３のトランジスタＴＰ３，ＴＮ３の駆動能力に設定される。
【０００６】
このように、出力バッファ回路１ｂでは、駆動能力制御信号Ｂ１，Ｂ２のレベルに応じて、第１〜第３駆動部Ｅ１〜Ｅ３のうちの１つのみを選択して駆動することによって、当該出力バッファ回路１ｂの駆動能力を３段階に可変することができる。
【０００７】
なお、制御回路３ｂは、イネーブル信号ＣがＨレベルのときには、データ信号Ａ及び駆動能力制御信号Ｂ１，Ｂ２に関わらず、Ｈレベル固定の制御信号ＳＰ１〜ＳＰ３及びＬレベル固定の制御信号ＳＮ１〜ＳＮ３を生成する。これにより、第１〜第３駆動部Ｅ１〜Ｅ３内のトランジスタＴＰ１〜ＴＰ３，ＴＮ１〜ＴＮ３が全てオフされ、出力端子ＥＸの出力レベルがハイインピーダンスとなる。
【０００８】
次に、２段構成の駆動回路５ｃによって、駆動能力を３段階に可変することのできる出力バッファ回路４ｃを図１８に従って説明する。
出力バッファ回路４ｃは、２段構成の駆動回路５ｃと、制御回路６ｃとを備えている。この２段構成の駆動回路５ｃは、トランジスタＴＰ１，ＴＮ１から構成される第１駆動部Ｅ１と、トランジスタＴＰ２，ＴＮ２から構成される第２駆動部Ｅ２とを備えている。これらトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２のゲートには、制御回路６ｃから制御信号ＳＰ１，ＳＰ２，ＳＮ１，ＳＮ２がそれぞれ供給される。
【０００９】
制御回路６ｃは、イネーブル信号ＣがＬレベルのときには、データ信号Ａ及び駆動能力制御信号Ｂ１，Ｂ２に応じて、第１駆動部Ｅ１、第２駆動部Ｅ２、及び第１駆動部Ｅ１と第２駆動部Ｅ２とを合成した第３駆動部Ｅ３のうちの１つを駆動させる制御信号を生成する。すなわち、制御回路６ｃは、駆動能力制御信号Ｂ１，Ｂ２が共にＬレベルのときには、第１駆動部Ｅ１のみを駆動するための制御信号ＳＰ１，ＳＰ２，ＳＮ１，ＳＮ２を生成し、データ信号Ａに応じて第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１を駆動する。これにより、出力バッファ回路４ｃの駆動能力が第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１の駆動能力に設定される。同様に、駆動能力制御信号Ｂ１，Ｂ２の一方のみがＨレベルのときには、データ信号Ａに応じて第２駆動部Ｅ２のみが駆動され、出力バッファ回路４ｃの駆動能力が第２駆動部Ｅ２のトランジスタＴＰ２，ＴＮ２の駆動能力に設定される。また、駆動能力制御信号Ｂ１，Ｂ２が共にＨレベルのときには、データ信号Ａに応じて第１及び第２駆動部Ｅ１，Ｅ２（第３駆動部Ｅ３）が駆動される。これにより、出力バッファ回路１の駆動能力は、第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１の駆動能力と第２駆動部Ｅ２のトランジスタＴＰ２，ＴＮ２の駆動能力を合成した駆動能力に設定される。
【００１０】
このように、出力バッファ回路４ｃでは、駆動能力制御信号Ｂ１，Ｂ２のレベルに応じて、第１及び第２駆動部Ｅ１，Ｅ２、及び駆動部Ｅ１，Ｅ２を合成した第３駆動部Ｅ３のうちの１つを選択して駆動することによって、当該出力バッファ回路４ｃの駆動能力を３段階に可変することができる。
【００１１】
なお、このような複数段階に駆動能力を切り替え可能な出力バッファ回路としては、例えば特許文献１や特許文献２に開示されたものが知られている。
【特許文献１】特開２００６−３３３０３２号公報
【特許文献２】特開平５−２４３９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、上述の出力バッファ回路１ｂ（又は出力バッファ回路４ｃ）を複数備える半導体装置において、全ての出力バッファ回路の出力信号ＯＵＴがＨレベルであるときに、リセット動作などによってそれら出力信号ＯＵＴが同期してＬレベルに立ち下がると、電源電位が一時的に上昇するノイズが発生する場合がある。このようなノイズが発生すると、出力端子ＥＸに接続される外部負荷が誤動作信号を取り込み、その外部負荷が誤動作を起こすおそれがある。
【００１３】
なお、このようなノイズは、複数の出力バッファ回路の出力信号がＬレベルからＨレベルに同時にスイッチングするときにも発生する。
本発明の目的は、出力レベルのスイッチング時に電源電位に発生され得るノイズを低減することのできる出力バッファ回路、入出力バッファ回路及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的は、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを含み、プルアップ側のトランジスタ同士の駆動能力及びプルダウン側のトランジスタ同士の駆動能力が互いに異なる複数の駆動部を備える駆動回路と、データ信号及び駆動能力制御信号に応じて、前記駆動回路を駆動させるための制御信号を生成する制御回路とを備える出力バッファ回路であって、前記制御回路は、前記データ信号と、駆動するトランジスタの組み合わせを任意に選択する駆動能力選択信号とに応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせるための前記制御信号を生成する駆動能力選択制御回路を備える出力バッファ回路により達成される。
【００１５】
上記構成によれば、データ信号と駆動能力選択信号に応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとが相補的にオンされる。これにより、例えばリセット動作のように出力レベルがＨレベルからＬレベルに立ち下がるときに、プルダウン側のトランジスタを低駆動のトランジスタに代えてオンさせることで、そのスイッチング時に上記オンされたトランジスタに流れるスイッチング電流を小さくすることができる。また、出力レベルがＬレベルからＨレベルに立ち上がるときに、プルアップ側のトランジスタを低駆動のトランジスタに代えてオンさせることで、そのスイッチング時に上記オンされたトランジスタに流れるスイッチング電流を小さくすることができる。したがって、複数の出力バッファ回路の出力レベルが同時にスイッチングされる場合に、上記スイッチング電流が大きくなることによって発生され得る電源電位のノイズを効果的に低減することができる。
【発明の効果】
【００１６】
開示の出力バッファ回路によれば、出力レベルのスイッチング時に電源電位に発生され得るノイズを低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図６に従って説明する。なお、本実施形態において、先の図１７で示した従来と同様な構成部分については同一符号を付して説明する。
【００１８】
図１に示すように、入出力バッファ回路１ａは、大きく分けて、駆動回路２ａと、その駆動回路２ａを駆動させる制御信号を生成する制御回路３ａと、を備えている。
駆動回路２ａは、駆動能力が互いに異なるトランジスタによって構成される複数（ここでは、３つ）の第１駆動部Ｅ１、第２駆動部Ｅ２及び第３駆動部Ｅ３を備えている。詳述すると、第１駆動部Ｅ１は、高電位電源と入出力端子ＥＢとの間に接続されたプルアップ側のＰチャネルＭＯＳトランジスタＴＰ１と、入出力端子ＥＢとグランドとの間に接続されたプルダウン側のＮチャネルＭＯＳトランジスタＴＮ１とから構成されている。なお、これらトランジスタＴＰ１，ＴＮ１は駆動能力（オン抵抗）が同一になるように形成されている。
【００１９】
また、第２駆動部Ｅ２は、高電位電源と入出力端子ＥＢとの間に接続されたプルアップ側のＰチャネルＭＯＳトランジスタＴＰ２と、入出力端子ＥＢとグランドとの間に接続されたプルダウン側のＮチャネルＭＯＳトランジスタＴＮ２とから構成されている。なお、これらトランジスタＴＰ２，ＴＮ２は、駆動能力（オン抵抗）が同一になるように形成され、且つ上記トランジスタＴＰ１，ＴＮ１よりもゲート幅が大きくなるように形成される。ここで、ゲート幅が大きくなると、オン抵抗が大きくなる。このため、トランジスタＴＰ２，ＴＮ２の駆動能力は、トランジスタＴＰ１，ＴＮ１の駆動能力よりも低くなるように設定される。
【００２０】
また、高電位電源と入出力端子ＥＢとの間に接続されたプルアップ側のＰチャネルＭＯＳトランジスタＴＰ３と、入出力端子ＥＢとグランドとの間に接続されたプルダウン側のＮチャネルＭＯＳトランジスタＴＮ３とから構成されている。なお、これらトランジスタＴＰ３，ＴＮ３は、駆動能力（オン抵抗）が同一になるように形成され、且つ上記トランジスタＴＰ２，ＴＮ２よりもゲート幅が大きくなるように形成される。このため、トランジスタＴＰ３，ＴＮ３の駆動能力は、トランジスタＴＰ２，ＴＮ２の駆動能力よりも低くなるように設定される。
【００２１】
これらトランジスタＴＰ１〜ＴＰ３，ＴＮ１〜ＴＮ３のゲートには、制御回路３ａから制御信号ＳＰ１〜ＳＰ３，ＳＮ１〜ＳＮ３がそれぞれ入力される。そして、プルアップ側のトランジスタＴＰ１，ＴＰ２，ＴＰ３とプルダウン側のトランジスタＴＮ１，ＴＮ２，ＴＮ３間の接続点から出力信号ＯＵＴが入出力端子ＥＢに出力される。
【００２２】
上記制御回路３ａは、半導体装置の内部回路（図示略）から入力されるデータ信号Ａと、イネーブル信号Ｃと、第１及び第２駆動能力制御信号Ｂ１，Ｂ２と、モード選択信号ＭＳと、検出モード選択信号ＴＳと、駆動能力選択信号ＤＳとに応じて制御信号ＳＰ１〜ＳＰ３，ＳＮ１〜ＳＮ３を生成する。
【００２３】
制御回路３ａにおいて、第１及び第２駆動能力制御信号Ｂ１，Ｂ２は、バッファを介してレベルコンバータＬＶ１，ＬＶ２にそれぞれ入力され、そのレベルコンバータＬＶ１，ＬＶ２にて所定のレベルに変換される。レベルコンバータＬＶ１，ＬＶ２の出力信号はそれぞれ、ＯＲ回路１１とＮＡＮＤ回路１２に入力される。
【００２４】
ＯＲ回路１１は、レベルコンバータＬＶ１，ＬＶ２の出力信号を論理和演算した信号をＮＡＮＤ回路１３とＮＯＲ回路１４に出力する。そのＮＯＲ回路１４には、イネーブル信号ＣがレベルコンバータＬＶ３を介して入力される。ＮＯＲ回路１４は、両信号を否定論理和演算して第１切替信号Ｄ１を生成する。
【００２５】
ＮＡＮＤ回路１２は、レベルコンバータＬＶ１，ＬＶ２の出力信号を否定論理積演算した信号をＮＡＮＤ回路１３とＮＯＲ回路１６に出力する。ＮＡＮＤ回路１３の出力信号はＮＯＲ回路１５に入力される。そのＮＯＲ回路１５には、イネーブル信号ＣがレベルコンバータＬＶ３を介して入力される。ＮＯＲ回路１５は、両信号を否定論理和演算して第２切替信号Ｄ２を生成する。
【００２６】
ＮＡＮＤ回路１２の出力信号が入力されるＮＯＲ回路１６には、イネーブル信号ＣがレベルコンバータＬＶ３を介して入力される。ＮＯＲ回路１６は、両信号を否定論理和演算して第３切替信号Ｄ３を生成する。これらＯＲ回路１１及びＮＡＮＤ回路１２，１３（及びＮＯＲ回路１４〜１６）によって駆動能力切替回路が構成される。
【００２７】
この駆動能力切替回路は、イネーブル信号ＣがＬレベルのときには、駆動能力制御信号Ｂ１，Ｂ２に基づいて、第１〜第３駆動部Ｅ１〜Ｅ３のうちの１つを駆動させるための切替信号Ｄ１〜Ｄ３を生成する。例えば駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、第１駆動部Ｅ１のみを駆動させるための「Ｈ，Ｌ，Ｌ」の切替信号Ｄ１，Ｄ２，Ｄ３が生成される。また、駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｈ」又は「Ｈ，Ｌ」のときには、第２駆動部Ｅ２のみを駆動させるための「Ｌ，Ｈ，Ｌ」の切替信号Ｄ１，Ｄ２，Ｄ３が生成される。また、駆動能力制御信号Ｂ１，Ｂ２が「Ｈ，Ｈ」のときには、第３駆動部Ｅ３のみを駆動させるための「Ｌ，Ｌ，Ｈ」の切替信号Ｄ１，Ｄ２，Ｄ３が生成される。一方、上記駆動能力切替回路は、イネーブル信号ＣがＨレベルのときには、駆動能力制御信号Ｂ１，Ｂ２に関わらず、Ｌレベルの第１〜第３切替信号Ｄ１〜Ｄ３を生成する。なお、これらＬレベルの第１〜第３切替信号Ｄ１〜Ｄ３によって、上記駆動回路２ａ内の全てのトランジスタがオフされ、入出力端子ＥＢがハイインピーダンスに設定される。
【００２８】
第１切替信号Ｄ１は、入力信号ＮＮ１Ｉとして第１制御回路４０に入力されるとともに、インバータ回路１７と第２制御回路５０に入力される。インバータ回路１７は、第１切替信号Ｄ１を論理反転した第１反転切替信号Ｄ１Ｘ（図２参照）を入力信号ＮＰ１Ｉとして第１制御回路４０に出力する。第２切替信号Ｄ２は、入力信号ＮＮ２Ｉとして第１制御回路４０に入力されるとともに、インバータ回路１８と第２制御回路５０に入力される。インバータ回路１８は、第２切替信号Ｄ２を論理反転した第２反転切替信号Ｄ２Ｘを入力信号ＮＰ２Ｉとして第１制御回路４０に出力する。第３切替信号Ｄ３は、入力信号ＮＮ３Ｉとして第１制御回路４０に入力されるとともに、インバータ回路１９と第２制御回路５０に入力される。インバータ回路１９は、第３切替信号Ｄ３を論理反転した第３反転切替信号Ｄ３Ｘを入力信号ＮＰ３Ｉとして第１制御回路４０に出力する。
【００２９】
これら第１制御回路４０及び第２制御回路５０には、モード選択信号ＭＳ、検出モード選択信号ＴＳ及び駆動能力選択信号ＤＳに基づく信号が入力される。
詳述すると、モード選択信号ＭＳは、バッファを介してレベルコンバータＬＶ５に入力され、レベルコンバータＬＶ５にて所定のレベルにレベル変換されて第１選択信号ＮＭＳとして第２制御回路５０に入力される。ここで、この第１選択信号ＮＭＳ（モード選択信号ＭＳ）は、データ信号Ａ及びイネーブル信号Ｃに応じてＨレベル、Ｌレベル及びハイインピーダンスの３値を出力する通常モード時にＬレベルに設定される。また、モード選択信号ＭＳは、駆動回路２ａ内の各トランジスタのオン抵抗を測定し、入出力バッファ回路１ａの良否を判定する検出モード時にＨレベルに設定される。
【００３０】
この第１選択信号ＮＭＳは、ＡＮＤ回路６１の一方の入力端子に入力され、そのＡＮＤ回路６１の他方の入力端子には、検出モード選択信号ＴＳがレベルコンバータＬＶ６を介して入力される。ここで、この検出モード選択信号ＴＳは、検出モード時に、駆動能力が同一のプルアップ側とプルダウン側のトランジスタを共にオンさせるか、駆動能力が異なるプルアップ側とプルダウン側のトランジスタを共にオンさせるかを選択する信号である。
【００３１】
上記ＡＮＤ回路６１は、第１選択信号ＮＭＳがＨレベルのときに、検出モード選択信号ＴＳを第２選択信号ＮＴＳとして第２制御回路５０に出力する。一方、ＡＮＤ回路６１は、第１選択信号ＮＭＳがＬレベルのときに、検出モード選択信号ＴＳに関わらずＬレベルの第２選択信号ＮＴＳを出力する。すなわち、ＡＮＤ回路６１は、通常モード時に検出モード選択信号ＴＳを無効化する無効化回路として機能する。
【００３２】
また、上記第１選択信号ＮＭＳは、インバータ回路６２を介してＡＮＤ回路６３の一方の入力端子に入力され、そのＡＮＤ回路６３の他方の入力端子には、駆動能力選択信号ＤＳがレベルコンバータＬＶ７を介して入力される。ここで、この駆動能力選択信号ＤＳは、通常モード時に、駆動能力が同一のプルアップ側とプルダウン側のトランジスタをプッシュプル回路として駆動するか、駆動能力が異なるプルアップ側とプルダウン側のトランジスタをプッシュプル回路として駆動するかを選択する信号である。
【００３３】
上記ＡＮＤ回路６３は、第１選択信号ＮＭＳがＬレベルのときに、駆動能力選択信号ＤＳを第３選択信号ＮＤＳとして第１制御回路４０に出力する。一方、ＡＮＤ回路６３は、第１選択信号ＮＭＳがＨレベルになると、インバータ回路６２の出力がＬレベルになるため、駆動能力選択信号ＤＳに関わらずＬレベルの第３選択信号ＮＤＳを出力する。すなわち、このＡＮＤ回路６３は、検出モード時に駆動能力選択信号ＤＳを無効化する無効化回路として機能する。
【００３４】
上記第１制御回路４０は、第３選択信号ＮＤＳに応じて、プッシュプル回路として駆動されるプルアップ側のトランジスタとプルダウン側のトランジスタとの組み合わせを切り替えるための出力信号ＮＰ１Ｏ〜ＮＰ３Ｏ，ＮＮ１Ｏ〜ＮＮ３Ｏを生成する。具体的には、第１制御回路４０は、Ｌレベルの第３選択信号ＮＤＳが入力されると、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとをプッシュプル回路として駆動するための出力信号を生成する。すなわち、第１制御回路４０は、Ｌレベルの第３選択信号が入力されると、第１〜第３駆動部Ｅ１〜Ｅ３のうち１つを駆動するための出力信号を生成する。一方、第１制御回路４０は、Ｈレベルの第３選択信号ＮＤＳが入力されると、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとをプッシュプル回路として駆動するための出力信号を生成する。
【００３５】
この第１制御回路４０の出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＰ３Ｏは、ＮＯＲ回路２１，２２，２３にそれぞれ入力されるとともに、出力信号ＮＮ１Ｏ，ＮＮ２Ｏ，ＮＮ３Ｏは、ＮＡＮＤ回路２４，２５，２６にそれぞれ入力される。これらＮＯＲ回路２１〜２３及びＮＡＮＤ回路２４〜２６には、レベルコンバータＬＶ４にてレベル変換されたデータ信号Ａがインバータ回路２０を介して反転データ信号ＡＸとして入力される。
【００３６】
ＮＯＲ回路２１は、第１制御回路４０の出力信号ＮＰ１ＯがＨレベルのときに、データ信号Ａ（反転データ信号ＡＸ）に関わらずＬレベルの入力信号ＤＰ１Ｉを第２制御回路５０に出力する。すなわち、Ｈレベルの出力信号ＮＰ１Ｏは、データ信号Ａを無効にする信号となる。一方、ＮＯＲ回路２１は、第１制御回路４０の出力信号ＮＰ１ＯがＬレベルのときに、反転データ信号ＡＸを論理反転させた入力信号ＤＰ１Ｉを第２制御回路５０に出力する。すなわち、Ｌレベルの出力信号ＮＰ１Ｏは、データ信号Ａを有効にする信号となる。また、ＮＯＲ回路２２，２３は、ＮＯＲ回路２１と同様に、第１制御回路４０の出力信号ＮＰ２Ｏ，ＮＰ３Ｏと反転データ信号ＡＸとに基づいて、入力信号ＤＰ２Ｉ，ＤＰ３Ｉをそれぞれ生成して第２制御回路５０に出力する。
【００３７】
また、ＮＡＮＤ回路２４は、第１制御回路４０の出力信号ＮＮ１ＯがＬレベルのときに、データ信号Ａ（反転データ信号ＡＸ）に関わらずＨレベルの入力信号ＤＮ１Ｉを第２制御回路５０に出力する。すなわち、Ｌレベルの出力信号ＮＮ１Ｏは、データ信号Ａを無効にする信号となる。一方、ＮＡＮＤ回路２４は、第１制御回路４０の出力信号ＮＮ１ＯがＨレベルのときに、反転データ信号ＡＸを論理反転させた入力信号ＤＮ１Ｉを第２制御回路５０に出力する。すなわち、Ｈレベルの出力信号ＮＮ１Ｏは、データ信号Ａを有効にする信号となる。また、ＮＡＮＤ回路２５，２６は、ＮＡＮＤ回路２５と同様に、第１制御回路４０の出力信号ＮＮ２Ｏ，ＮＮ３Ｏと反転データ信号ＡＸに基づいて、入力信号ＤＮ２Ｉ，ＤＮ３Ｉをそれぞれ生成して第２制御回路５０に出力する。
【００３８】
この第２制御回路５０は、第１選択信号ＮＭＳに基づいてその時々のモードが通常モードか検出モードかを判断する。第２制御回路５０は、Ｌレベルの第１選択信号ＮＭＳに応じて通常モードであることを判断し、駆動回路２ａをプッシュプル回路として駆動させるための出力信号ＤＰ１Ｏ〜ＤＰ３Ｏ，ＤＮ１Ｏ〜ＤＮ３Ｏを生成する。一方、第２制御回路５０は、Ｈレベルの第１選択信号ＮＭＳに応じて検出モードであることを判断し、プルアップ側のトランジスタとプルダウン側のトランジスタを共にオンさせるための出力信号を生成する。さらに、第２制御回路５０は、この検出モード時にＬレベルの第２選択信号ＮＴＳが入力されると、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタを共にオンさせるための出力信号を生成する。また、第２制御回路５０は、検出モード時にＨレベルの第２選択信号ＮＴＳが入力されると、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタを共にオンさせるための出力信号を生成する。なお、これら第１及び第２制御回路４０，５０、ＮＯＲ回路２１〜２３及びＮＡＮＤ回路２４〜２６によって、駆動能力選択制御回路が構成される。
【００３９】
この第２制御回路５０の出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＰ３Ｏは、インバータ回路をそれぞれ介して制御信号ＳＰ１，ＳＰ２，ＳＰ３としてトランジスタＴＰ１，ＴＰ２，ＴＰ３のゲートにそれぞれ供給される。また、第２制御回路５０の出力信号ＤＮ１Ｏ，ＤＮ２Ｏ，ＤＮ３Ｏは、インバータ回路をそれぞれ介して制御信号ＳＮ１，ＳＮ２，ＳＮ３としてトランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートにそれぞれ供給される。
【００４０】
上述したように、これらプルアップ側のトランジスタＴＰ１，ＴＰ２，ＴＰ３とプルダウン側のトランジスタＴＮ１，ＴＮ２，ＴＮ３との接続点は、入出力端子ＥＢに接続される。この入出力端子ＥＢはレシーバ回路６５に接続され、このレシーバ回路６５には、入出力端子ＥＢを介して入力される入力信号ＤＩが入力される。レシーバ回路６５には、上記第１選択信号ＮＭＳがインバータ回路６４を介して入力される。レシーバ回路６５は、第１選択信号ＮＭＳがＬレベルになると、インバータ回路６４の出力信号がＨレベルになるため、入力信号ＤＩを内部入力信号Ｘとして内部回路（図示略）に出力する。一方、レシーバ回路６５は、第１選択信号ＮＭＳがＨレベルになると、インバータ回路６４の出力信号がＬレベルになるため、入力信号ＤＩに関わらずＬレベルの内部入力信号Ｘを内部回路に出力する。すなわち、Ｌレベルの第１選択信号ＮＭＳはレシーバ回路６５を有効にするイネーブル信号として機能し、Ｈレベルの第１選択信号ＮＭＳはレシーバ回路６５を無効にするディスエーブル信号として機能する。なお、第１選択信号ＮＭＳによって無効にされるとき、インバータ回路６４によりレシーバ回路６５の出力は固定動作（Ｌレベル固定）となる。
【００４１】
次に、第１制御回路４０の内部構成について図２に従って説明する。
図２に示すように、第１制御回路４０では、入力信号ＮＰ１Ｉ，ＮＰ２Ｉ，ＮＰ３Ｉが出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＰ３Ｏとしてそのまま出力される。このため、ＮＯＲ回路２１には入力信号ＮＰ１Ｉ（第１反転切替信号Ｄ１Ｘ）が常に入力され、ＮＯＲ回路２２には入力信号ＮＰ２Ｉ（第２反転切替信号Ｄ２Ｘ）が常に入力され、ＮＯＲ回路２３には入力信号ＮＰ３Ｉ（第３反転切替信号Ｄ３Ｘ）が常に入力される。
【００４２】
入力信号ＮＮ１Ｉは、セレクタ４１のＬ端子に入力されるとともに、セレクタ４２のＨ端子に入力される。入力信号ＮＮ２Ｉは、セレクタ４２のＬ端子に入力されるとともに、セレクタ４３のＨ端子に入力される。入力信号ＮＮ３Ｉは、セレクタ４３のＬ端子に入力されるとともに、セレクタ４１のＨ端子に入力される。これらセレクタ４１〜４３は、制御端子に上記第３選択信号ＮＤＳが入力され、その第３選択信号ＮＤＳのレベルに応じた信号を出力信号ＮＮ１Ｏ，ＮＮ２Ｏ，ＮＮ３Ｏとしてそれぞれ出力する。
【００４３】
このように構成された第１制御回路４０では、通常モード時にＬレベルの第３選択信号ＮＤＳが入力されると、セレクタ４１にて入力信号ＮＮ１Ｉが選択され、セレクタ４２にて入力信号ＮＮ２Ｉが選択され、セレクタ４３にて入力信号ＮＮ３Ｉが選択される。このため、ＮＡＮＤ回路２４には入力信号ＮＮ１Ｉ（第１切替信号Ｄ１）が入力され、ＮＡＮＤ回路２５には入力信号ＮＮ２Ｉ（第２切替信号Ｄ２）が入力され、ＮＡＮＤ回路２５には入力信号ＮＮ３Ｉ（第３切替信号Ｄ２）が入力される。すなわち、第１制御回路４０は、駆動能力選択信号ＤＳがＬレベルのときには、反転切替信号Ｄ１Ｘ〜Ｄ３Ｘ及び切替信号Ｄ１〜Ｄ３を、ＮＯＲ回路２１〜２３及びＮＡＮＤ回路２４〜２６に直接入力する従来の出力バッファ回路１ｂと同様の回路として機能する。例えば第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１をプッシュプル回路として駆動させるための反転切替信号Ｄ１Ｘ〜Ｄ３Ｘ及び切替信号Ｄ１〜Ｄ３が第１制御回路４０に入力されると、トランジスタＴＰ１，ＴＮ１をプッシュプル回路として駆動させるための出力信号ＮＰ１Ｏ〜ＮＰ３Ｏ，ＮＮ１Ｏ〜ＮＮ３Ｏが出力される。
【００４４】
なお、検出モード時には、上記ＡＮＤ回路６３によって常に第３選択信号ＮＤＳがＬレベルとなるため、同様に、第１〜第３切替信号Ｄ１〜Ｄ３が出力信号ＮＮ１Ｏ，ＮＮ２Ｏ，ＮＮ３Ｏとしてそれぞれ出力される。
【００４５】
一方、第１制御回路４０では、通常モード時にＨレベルの第３選択信号ＮＤＳが入力されると、セレクタ４１にて入力信号ＮＮ３Ｉが選択され、セレクタ４２にて入力信号ＮＮ１Ｉが選択され、セレクタ４３にて入力信号ＮＮ２Ｉが選択される。このため、ＮＡＮＤ回路２４には入力信号ＮＮ３Ｉ（第３切替信号Ｄ３）が入力され、ＮＡＮＤ回路２５には入力信号ＮＮ１Ｉ（第１切替信号Ｄ１）が入力され、ＮＡＮＤ回路２６には入力信号ＮＮ２Ｉ（第２切替信号Ｄ２）が入力される。例えばトランジスタＴＰ１，ＴＮ１をプッシュプル回路として駆動するための反転切替信号Ｄ１Ｘ〜Ｄ３Ｘ及び切替信号Ｄ１〜Ｄ３が第１制御回路４０に入力されると、第１駆動部Ｅ１のトランジスタＴＰ１と第２駆動部Ｅ２のトランジスタＴＮ２とをプッシュプル回路として駆動するための出力信号ＮＰ１Ｏ〜ＮＰ３Ｏ，ＮＮ１Ｏ〜ＮＮ３Ｏが出力される。これにより、プルダウン側のトランジスタがトランジスタＴＮ１からトランジスタＴＮ２に変更されるため、プルダウン側のみを低駆動に変更することができる。
【００４６】
次に、第２制御回路５０の内部構成について図３に従って説明する。
図３に示すように、第２制御回路５０は、大きく分けると、検出モード時にデータ信号Ａを無効化するＡＮＤ回路５１ａ〜５１ｆと、検出モード時にオンするトランジスタを変更するセレクタ５２ａ〜５２ｃと、通常モード時に第１〜第３切替信号Ｄ１〜Ｄ３を無効化するＡＮＤ回路５３ａ〜５３ｆと、ＯＲ回路５４ａ〜５４ｆとを備えている。
【００４７】
ＡＮＤ回路５１ａ〜５１ｆには、入力信号ＤＰ３Ｉ，ＤＰ２Ｉ，ＤＰ１Ｉ，ＤＮ１Ｉ，ＤＮ２Ｉ，ＤＮ３Ｉがそれぞれ入力される。また、ＡＮＤ回路５１ａ〜５１ｆには、第１選択信号ＮＭＳがインバータ回路５５ａを介して入力される。これらＡＮＤ回路５１ａ〜５１ｆは、第１選択信号ＮＭＳがＬレベルになると（通常モードになると）、入力される入力信号ＤＰ３Ｉ，ＤＰ２Ｉ，ＤＰ１Ｉ，ＤＮ１Ｉ，ＤＮ２Ｉ，ＤＮ３Ｉを出力信号としてＯＲ回路５４ａ〜５４ｆにそれぞれ出力する。一方、ＡＮＤ回路５１ａ〜５１ｆは、第１選択信号ＮＭＳがＨレベルになると（検出モードになると）、インバータ回路５５ａの出力がＬレベルになるため、常にＬレベルの出力信号をＯＲ回路５４ａ〜５４ｆに出力する。すなわち、これらＡＮＤ回路５１ａ〜５１ｆは、検出モード時に、データ信号Ａ及び駆動能力制御信号Ｂ１，Ｂ２に基づいて生成された入力信号ＤＰ３Ｉ，ＤＰ２Ｉ，ＤＰ１Ｉ，ＤＮ１Ｉ，ＤＮ２Ｉ，ＤＮ３Ｉを無効化する無効化回路として機能する。
【００４８】
第３切替信号Ｄ３は、ＡＮＤ回路５３ａと、セレクタ５２ｃのＬ端子と、セレクタ５２ａのＨ端子とに入力される。第２切替信号Ｄ２は、ＡＮＤ回路５３ｂと、セレクタ５２ｂのＬ端子と、セレクタ５２ｃのＨ端子とに入力される。第１切替信号Ｄ１は、ＡＮＤ回路５３ｃと、セレクタ５２ａのＬ端子と、セレクタ５２ｂのＨ端子とに入力される。
【００４９】
セレクタ５２ａ〜５２ｃは、制御端子にインバータ回路５６ａ，５６ｂを介して上記第２選択信号ＮＴＳの正論理信号が入力され、その第２選択信号ＮＴＳのレベルに応じた信号をインバータ回路５７ａ，５７ｂ，５７ｃをそれぞれ介してＡＮＤ回路５３ｄ，５３ｅ，５３ｆにそれぞれ出力する。具体的には、第２選択信号ＮＴＳがＬレベルになると、第１切替信号Ｄ１の反転信号がＡＮＤ回路５３ｄに入力され、第２切替信号Ｄ２の反転信号がＡＮＤ回路５３ｅに入力され、第３切替信号Ｄ３の反転信号がＡＮＤ回路５３ｆに入力される。一方、第２選択信号ＮＴＳがＨレベルになると、第３切替信号Ｄ３の反転信号がＡＮＤ回路５３ｄに入力され、第１切替信号Ｄ１の反転信号がＡＮＤ回路５３ｅに入力され、第２切替信号Ｄ２の反転信号がＡＮＤ回路５３ｆに入力される。
【００５０】
ＡＮＤ回路５３ａ〜５３ｆには、第１選択信号ＮＭＳがインバータ回路５５ａ，５５ｂを介して入力される。これらＡＮＤ回路５３ａ〜５３ｆは、第１選択信号ＮＭＳがＨレベルになると（検出モードになると）、切替信号Ｄ１〜Ｄ３及びインバータ回路５７ａ〜５７ｃから入力される信号を出力信号としてＯＲ回路５４ａ〜５４ｆにそれぞれ出力する。一方、ＡＮＤ回路５３ａ〜５３ｆは、第１選択信号ＮＭＳがＬレベルになると（通常モードになると）、常にＬレベルの出力信号をＯＲ回路５４ａ〜５４ｆに出力する。すなわち、これらＡＮＤ回路５３ａ〜５３ｆは、通常モード時に第１〜第３切替信号Ｄ１〜Ｄ３を無効化する無効化回路として機能する。
【００５１】
このように、ＯＲ回路５４ａ〜５４ｆには、ＡＮＤ回路５１ａ〜５１ｆの出力信号と、ＡＮＤ回路５３ａ〜５３ｆの出力信号とがそれぞれ入力される。これらＯＲ回路５４ａ〜５４ｆは、通常モード時には、ＡＮＤ回路５１ａ〜５１ｆから入力される信号を出力信号ＤＰ３Ｏ，ＤＰ２Ｏ，ＤＰ１Ｏ，ＤＮ１Ｏ，ＤＮ２Ｏ，ＤＮ３Ｏとしてそれぞれ出力する。すなわち、通常モード時には、入力信号ＤＰ３Ｉ，ＤＰ２Ｉ，ＤＰ１Ｉ，ＤＮ１Ｉ，ＤＮ２Ｉ，ＤＮ３Ｉが出力信号ＤＰ３Ｏ，ＤＰ２Ｏ，ＤＰ１Ｏ，ＤＮ１Ｏ，ＤＮ２Ｏ，ＤＮ３Ｏとしてそれぞれ出力される。したがって、第２制御回路５０は、通常モード時には、ＮＯＲ回路２１〜２３及びＮＡＮＤ回路２４〜２６の出力信号を、制御信号ＳＰ１〜ＳＰ３，ＳＮ１〜ＳＮ３を出力するインバータ回路に直接入力する従来の出力バッファ回路１ｂと同様の回路として機能する。
【００５２】
このため、通常モード時には、第１制御回路４０にて生成された出力信号ＮＰ１Ｏ〜ＮＰ３Ｏ，ＮＮ１Ｏ〜ＮＮ３Ｏに応じて駆動回路２ａがプッシュプル回路として駆動される。すなわち、通常モード時には、第１制御回路４０にて生成された出力信号ＮＰ１Ｏ〜ＮＰ３Ｏ，ＮＮ１Ｏ〜ＮＮ３Ｏに応じて選択されるプルアップ側とプルダウン側のトランジスタにのみデータ信号Ａの反転信号が供給されることになる。
【００５３】
一方、ＯＲ回路５４ａ〜５４ｆは、検出モード時には、ＡＮＤ回路５３ａ〜５３ｆから入力される信号を出力信号ＤＰ３Ｏ，ＤＰ２Ｏ，ＤＰ１Ｏ，ＤＮ１Ｏ，ＤＮ２Ｏ，ＤＮ３Ｏとしてそれぞれ出力する。より具体的には、検出モード時であって第２選択信号ＮＴＳがＬレベルのときには、第１切替信号Ｄ１が出力信号ＤＰ１Ｏとして出力され、第２切替信号Ｄ２が出力信号ＤＰ２Ｏとして出力され、第３切替信号Ｄ３が出力信号ＤＰ３Ｏとして出力される。さらに、第１切替信号Ｄ１の反転信号が出力信号ＤＮ１Ｏとして出力され、第２切替信号Ｄ２の反転信号が出力信号ＤＮ２Ｏとして出力され、第３切替信号Ｄ３の反転信号が出力信号ＤＮ３Ｏとして出力される。このため、トランジスタＴＰ１，ＴＰ２，ＴＰ３のゲートには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３の反転レベルとなる制御信号ＳＰ１，ＳＰ２，ＳＰ３がそれぞれ供給される。さらに、トランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３と同等レベルになる制御信号ＳＮ１，ＳＮ２，ＳＮ３がそれぞれ供給される。例えば駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３が「Ｈ，Ｌ，Ｌ」となるため、トランジスタＴＰ１にＬレベルの制御信号ＳＰ１が供給され、トランジスタＴＮ１にＨレベルの制御信号ＳＮ１が供給される。これにより、駆動能力が同一のプルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ１とが共にオンされる。なお、このとき、トランジスタＴＰ２，ＴＰ３にはＬレベルの制御信号ＳＰ２，ＳＰ３が供給され、トランジスタＴＮ２，ＴＮ３にはＬレベルの制御信号ＳＮ２，ＳＮ３が供給されるため、これらトランジスタＴＰ２，ＴＰ３，ＴＮ２，ＴＮ３はオフされる。
【００５４】
また、検出モード時であって第２選択信号ＮＴＳがＨレベルのときには、第３切替信号Ｄ３の反転信号が出力信号ＤＮ１Ｏとして出力され、第１切替信号Ｄ１の反転信号が出力信号ＤＮ２Ｏとして出力され、第２切替信号Ｄ２の反転信号が出力信号ＤＮ３Ｏとして出力される。なお、出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＰ３Ｏはそれぞれ第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３となる。このため、トランジスタＴＰ１，ＴＰ２，ＴＰ３のゲートには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３の反転レベルとなる制御信号ＳＰ１，ＳＰ２，ＳＰ３が供給される。また、トランジスタＴＮ１のゲートには、第３切替信号Ｄ３と同等レベルになる制御信号ＳＮ１が供給され、トランジスタＴＮ２のゲートには、第１切替信号Ｄ１と同等レベルになる制御信号ＳＮ２が供給され、トランジスタＴＮ３のゲートには、第２切替信号Ｄ２と同等レベルになる制御信号ＳＮ３が供給される。例えば駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３が「Ｈ，Ｌ，Ｌ」となるため、トランジスタＴＰ１にＬレベルの制御信号ＳＰ１が供給され、トランジスタＴＮ２にＨレベルの制御信号ＳＮ２が供給される。これにより、駆動能力が異なるプルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ２とが共に任意にオンされる。なお、このときトランジスタＴＰ２，ＴＰ３にはＬレベルの制御信号ＳＰ２，ＳＰ３が供給され、トランジスタＴＮ１，ＴＮ３にはＬレベルの制御信号ＳＮ１，ＳＮ３が供給されるため、これらトランジスタＴＰ２，ＴＰ３，ＴＮ１，ＴＮ３はオフされる。
【００５５】
次に、このように構成された入出力バッファ回路１ａの動作について図４〜図６に従って説明する。なお、以下の説明では、イネーブル信号ＣはＬレベルに固定されているものとする。
【００５６】
（通常モード）
まず、通常モード時（モード選択信号ＭＳがＬレベルの時）の動作について説明する。通常モードでは、第２制御回路５０は、ＮＯＲ回路２１〜２３及びＮＡＮＤ回路２４〜２６の出力信号を、後段のインバータ回路に直接出力する回路として機能する。
【００５７】
（駆動能力選択信号ＤＳ＝Ｌ）
この通常モードにおいて、駆動能力選択信号ＤＳがＬレベルの場合には、第１制御回路４０が、反転切替信号Ｄ１Ｘ〜Ｄ３Ｘ及び切替信号Ｄ１〜Ｄ３を、ＮＯＲ回路２１〜２３及びＮＡＮＤ回路２４〜２６に直接出力する回路として機能する。したがって、このときの入出力バッファ回路１ａの動作は、図４に示すように、従来の出力バッファ回路１ｂの動作と同様になる。
【００５８】
例えば駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、「Ｈ，Ｌ，Ｌ」の第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３が生成される。このとき、第１制御回路４０の出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＰ３Ｏ，ＮＮ１Ｏ，ＮＮ２Ｏ，ＮＮ３Ｏはそれぞれ反転切替信号Ｄ１Ｘ，Ｄ２Ｘ，Ｄ３Ｘ及び切替信号Ｄ１，Ｄ２，Ｄ３となる。このため、Ｌレベルの出力信号ＮＰ１Ｏが入力されるＮＯＲ回路２１とＨレベルの出力信号ＮＮ１Ｏが入力されるＮＡＮＤ回路２４とからのみ反転データ信号ＡＸの反転レベルが出力される。なお、その他のＮＯＲ回路２２，２３からはＬレベルの信号、ＮＡＮＤ回路２５，２６からはＨレベルの信号が出力される。これにより、第１駆動部Ｅ１のトランジスタＴＰ１，ＴＮ１のゲートにのみデータ信号Ａの反転レベルとなる制御信号ＳＰ１，ＳＮ１が供給される。このとき、データ信号ＡがＨレベルであると、トランジスタＴＰ１がオンされトランジスタＴＮ１がオフされるため、Ｈレベルの出力信号ＯＵＴが出力される。このように、通常モード時であって駆動能力選択信号ＤＳがＬレベルのときには、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとがデータ信号Ａに応じて駆動される。
【００５９】
（駆動能力選択信号ＤＳ＝Ｈ）
ここで、例えばリセット動作を指示するリセット信号などに応じて駆動能力選択信号ＤＳがＨレベルに切り替わると、第１制御回路４０は、第３切替信号Ｄ３を出力信号ＮＮ１Ｏとして出力し、第１切替信号Ｄ１を出力信号ＮＮ２Ｏとして出力し、第２切替信号Ｄ２を出力信号ＮＮ３Ｏとして出力する。なお、出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＰ３Ｏはそれぞれ、反転切替信号Ｄ１Ｘ，Ｄ２Ｘ，Ｄ３Ｘとなる。ここで、上述のように、駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」であるため、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３が「Ｈ，Ｌ，Ｌ」となる。このため、Ｌレベルの出力信号ＮＰ１Ｏが入力されるＮＯＲ回路２１とＨレベルの出力信号ＮＮ２Ｏが入力されるＮＡＮＤ回路２５とからのみ反転データ信号ＡＸの反転レベルが出力される。なお、その他のＮＯＲ回路２２，２３からはＬレベルの信号、ＮＡＮＤ回路２５，２６からはＨレベルの信号が出力される。これにより、第１駆動部Ｅ１のプルアップ側のトランジスタＴＰ１と第２駆動部Ｅ２のプルダウン側のトランジスタＴＮ２のゲートにのみデータ信号Ａの反転レベルとなる制御信号ＳＰ１，ＳＮ２が供給される。このとき、データ信号ＡがＨレベルであると、トランジスタＴＰ１がオンされトランジスタＴＮ２がオフされるため、Ｈレベルの出力信号ＯＵＴが出力される。
【００６０】
次に、上記リセット信号に応じてデータ信号ＡがＨレベルからＬレベルに立ち下がると、トランジスタＴＰ１がオフされるとともに、トランジスタＴＮ１よりも低駆動のトランジスタＴＮ２がオンされる。すると、入出力端子ＥＢからトランジスタＴＮ２を介してグランドに向かって、トランジスタＴＮ２の駆動能力に応じたスイッチング電流が流れ、入出力端子ＥＢの電位がＨレベルからＬレベルに徐々に立ち下がる。このとき、トランジスタＴＮ２の駆動能力が第１駆動部Ｅ１のトランジスタＴＮ１の駆動能力よりも低いため、トランジスタＴＮ１に代えてトランジスタＴＮ２をオンさせると、上記スイッチング電流を小さくすることができる。したがって、駆動能力選択信号ＤＳをＨレベルに切り替えてプルダウン側のトランジスタの駆動能力を低くすることで、上記スイッチング電流が大きくなることによって発生され得る電源電位のノイズを低減することができる。
【００６１】
（検出モード）
次に、検出モード時（モード選択信号ＭＳがＨレベルの時）の動作について説明する。この検出モードでは、図６に示すように、入出力端子ＥＢとグランドとの間に電圧計ＶＴを接続し、測定対象のトランジスタをオンしたときの入出力端子ＥＢの電圧を上記電圧計ＶＴで測定する。この測定した電圧値に基づいて、上記オンしたトランジスタのオン抵抗を算出することで、このトランジスタの良否が判定される。
【００６２】
ここで、従来の出力バッファ回路１ｂにおける良否判定方法について簡単に説明する。従来の良否判定方法は、出力端子ＥＸとグランドとの間に電圧計を接続し、測定対象のトランジスタ（例えばトランジスタＴＰ１）のみをオンし、その他のトランジスタ（例えばトランジスタＴＰ２，ＴＰ３，ＴＮ１，ＴＮ２，ＴＮ３）をオフして、高電位電源から上記トランジスタＴＰ１を介して電圧計に向かって電流を流す（電流印加）。そして、出力端子ＥＸとグランドとの間に接続した電圧計でその時の電圧値を測定する（電圧測定）。この測定した電圧値に基づいてトランジスタＴＰ１のオン抵抗を算出する。同様に、トランジスタＴＰ２，ＴＰ３，ＴＮ１，ＴＮ２，ＴＮ３のオン抵抗についても測定する。
【００６３】
ところで、半導体チップ上のパッド間隔が狭くなると、プローブテストにおける試験ボードのプローブ針が細くなるため、ウエハコンタクトのためのプローブ針の針圧を十分に上げることができず、外部接触抵抗が大きくなることがある。このとき、上述した良否判定方法における電流印加の電圧測定では、トランジスタＴＰ１のオン抵抗と外部接触抵抗との合成抵抗による電圧降下分が測定されることになる。このため、従来の良否判定方法では、上記外部接触抵抗が大きくなると、その外部接触抵抗による測定誤差が大きくなり、測定精度が著しく低下するという問題があった。なお、このことは良否判定対象端子に対し、電圧印加の電流測定でも同様である。そこで、本実施形態の入出力バッファ回路１ａでは、以下に説明する良否判定方法を採用している。
【００６４】
（検出モード選択信号ＴＳ＝Ｌ）
まず、検出モード選択信号ＴＳがＬレベルのときの良否判定方法について説明する。
検出モード選択信号ＴＳがＬレベルのときには、第２制御回路５０の出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＰ３Ｏ，ＤＮ１Ｏ，ＤＮ２Ｏ，ＤＮ３Ｏは、第１〜第３切替信号Ｄ１〜Ｄ３の反転信号、第１〜第３切替信号Ｄ１〜Ｄ３となる。このため、トランジスタＴＰ１，ＴＰ２，ＴＰ３のゲートには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３の反転レベルとなる制御信号ＳＰ１，ＳＰ２，ＳＰ３がそれぞれ供給される。また、トランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３と同等レベルになる制御信号ＳＮ１，ＳＮ２，ＳＮ３がそれぞれ供給される。
【００６５】
このとき、駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、「Ｈ，Ｌ，Ｌ」の第１〜第３切替信号Ｄ１〜Ｄ３が生成されるため、Ｌレベルの制御信号ＳＰ１がトランジスタＴＰ１に供給され、Ｈレベルの制御信号ＳＮ１がトランジスタＴＮ１に供給される。これにより、図５に示すように、第１駆動部Ｅ１のプルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ１とが共にオンされる。すると、図６（ａ）に示すように、高電位電源からグランドに向かって貫通電流Ｉｉが流れる。このとき、入出力端子ＥＢとグランドとの間に接続される電圧計ＶＴの内部抵抗がトランジスタＴＰ１，ＴＮ１のオン抵抗よりも十分に大きいため、高電位電源から電圧計ＶＴに向かって流れる電流Ｉｅ（破線参照）は略ゼロｍＡとなる。このため、外部接触抵抗ＲＣが大きくなったとしても、その外部接触抵抗ＲＣによる電圧降下はほとんどない（Ｖｃｄ≒０）。したがって、トランジスタＴＰ１，ＴＮ１間の接続点（入出力端子ＥＢ）の電圧、つまり高電位電源とグランドとの電位差がトランジスタＴＰ１，ＴＮ１のオン抵抗比によって分圧された中間電圧と略等しい電圧が電圧計ＶＴにて測定される。なお、本実施形態では、トランジスタＴＰ１，ＴＮ１のオン抵抗が同一になるように設定されているため、高電位電源とグランドとの電位差の１／２の電圧が電圧計ＶＴにて測定される。この電圧計ＶＴで測定された電圧値に基づいて、トランジスタＴＰ１，ＴＮ１のオン抵抗が算出され、これらトランジスタＴＰ１，ＴＮ１の良否が判定される。
【００６６】
このように、プルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ１を共にオンさせることで、高電位電源からグランドに向かって貫通電流Ｉｉを流し、外部に流れる電流Ｉｅを略ゼロｍＡにすることができる。これにより、外部接触抵抗ＲＣによる測定誤差を極めて小さくすることができるため、測定精度を向上させることができる。また、１回の測定でプルアップ側のトランジスタとプルダウン側のトランジスタの双方のオン抵抗を測定することができるため、従来の良否判定方法に比べて判定時間を短縮することができる。
【００６７】
（検出モード選択信号ＴＳ＝Ｈ）
次に、検出モード選択信号ＴＳがＨレベルのときの良否判定方法について説明する。
検出モード選択信号ＴＳがＨレベルのときには、第２制御回路５０の出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＰ３Ｏは、第１〜第３切替信号Ｄ１〜Ｄ３の反転信号となる。また、第２制御回路５０の出力信号ＤＮ１Ｏは第３切替信号Ｄ３となり、出力信号ＤＮ２Ｏは第１切替信号Ｄ１となり、出力信号ＤＮ３Ｏは第２切替信号Ｄ２となる。このため、トランジスタＴＰ１，ＴＰ２，ＴＰ３のゲートには、第１〜第３切替信号Ｄ１，Ｄ２，Ｄ３の反転レベルとなる制御信号ＳＰ１，ＳＰ２，ＳＰ３がそれぞれ供給される。また、トランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートには、切替信号Ｄ３，Ｄ１，Ｄ２と同等レベルになる制御信号ＳＮ１，ＳＮ２，ＳＮ３がそれぞれ供給される。
【００６８】
このとき、駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、「Ｈ，Ｌ，Ｌ」の第１〜第３切替信号Ｄ１〜Ｄ３が生成されるため、Ｌレベルの制御信号ＳＰ１がトランジスタＴＰ１に供給され、Ｈレベルの制御信号ＳＮ２がトランジスタＴＮ２に供給される。これにより、図５に示すように、第１駆動部Ｅ１のプルアップ側のトランジスタＴＰ１と第２駆動部Ｅ２のプルダウン側のトランジスタＴＮ２とが共にオンされる。すると、図６（ｂ）に示すように、高電位電源からトランジスタＴＰ１，ＴＮ２を介してグランドに向かって貫通電流Ｉｉが流れる。このとき、トランジスタＴＮ１よりも低駆動の（オン抵抗の大きい）トランジスタＴＮ２がオンされるため、貫通電流Ｉｉを小さくすることができる。そして、高電位電源とグランドとの電位差がトランジスタＴＰ１，ＴＮ２のオン抵抗比によって分圧された中間電圧（入出力端子ＥＢの電圧）を電圧計ＶＴにて測定する。この電圧計ＶＴで測定された電圧値に基づいて、トランジスタＴＰ１，ＴＮ２のオン抵抗が算出され、これらトランジスタＴＰ１，ＴＮ２の良否が判定される。
【００６９】
このように、駆動能力が異なるプルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ２をオンさせることによって、オンされるトランジスタの組み合わせ毎に電圧計ＶＴで測定される中間電圧（入出力端子ＥＢの電圧）が変動する。この中間電圧の変動を確認することで、トランジスタの良否を判定することと同時に、駆動能力制御信号Ｂ１，Ｂ２が正常に切り替えられているかをも確認することができる。
【００７０】
以上説明したように、本実施形態によれば、以下の効果を奏することができる。
（１）通常モード時に、駆動能力選択信号ＤＳをＨレベルにすることで、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとをプッシュプル回路として駆動させるための信号を生成する第１制御回路４０を設けるようにした。これにより、例えばリセット動作時に、プルダウン側のトランジスタＴＮ１に代えてそのトランジスタＴＮ１よりも低駆動のトランジスタＴＮ２をオンさせることで、スイッチング電流を小さくすることができる。したがって、リセット動作などのように複数の入出力バッファ回路１ａが同時にＨレベルからＬレベルにスイッチングするときに発生され得る電源電位のノイズを効果的に低減することができる。
【００７１】
（２）検出モード時に、プルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための信号を生成する第２制御回路５０を設けるようにした。このようにトランジスタをオンすることで、高電位電源からグランドに向かって貫通電流Ｉｉを流し、外部に流れる電流Ｉｅを略ゼロｍＡにすることができる。これにより、外部接触抵抗ＲＣによる測定誤差を極めて小さくすることができるため、測定精度を向上させることができる。また、１回の測定でプルアップ側のトランジスタとプルダウン側のトランジスタの双方のオン抵抗を測定することができるため、従来の良否判定方法に比べて判定時間を短縮することができる。
【００７２】
（３）検出モード時に、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための信号を生成する第２制御回路５０を設けるようにした。例えばプルダウン側のトランジスタＴＮ１よりも低駆動の（オン抵抗の大きい）トランジスタＴＮ２をオンされることにより、検出モード時に流れる貫通電流Ｉｉを小さくすることができる。
【００７３】
（４）第１選択信号ＮＭＳ（モード選択信号ＭＳ）のレベルに応じてレシーバ回路６５を有効・無効に制御するようにした。このレシーバ回路６５には、第１選択信号ＮＭＳがＨレベルの時（検出モード時）に、共にオンされるプルアップ側のトランジスタとプルダウン側のトランジスタによる中間電圧が入力信号ＤＩとして入力される。この中間電圧（入力信号ＤＩ）がレシーバ回路６５のしきい値付近になると、レシーバ回路６５が不安定動作をすることになる。そこで、第１選択信号ＮＭＳを反転させた信号をレシーバ回路６５に入力することによって、検出モード時にレシーバ回路６５を無効にするようにした。これにより、レシーバ回路６５は、検出モード時に、入力信号ＤＩに関わらず、常にＬレベルの出力信号を出力する。このような固定動作によって、検出モード時においてレシーバ回路６５で消費される不要な電流を低減することができる。
【００７４】
（第２実施形態）
以下、本発明を具体化した第２実施形態を図７〜図１１に従って説明する。先の図１〜図６及び図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００７５】
図７に示すように、入出力バッファ回路４ａは、大きく分けて、駆動回路５ａと、その駆動回路５ａを駆動させる制御信号を生成する制御回路６ａと、を備えている。
駆動回路５ａは、駆動能力が互いに異なるトランジスタによって構成される複数（ここでは、２つ）の第１駆動部Ｅ１、第２駆動部Ｅ２を備えている。この駆動回路５ａは、トランジスタＴＰ１とトランジスタＴＮ１からなる第１駆動部Ｅ１と、トランジスタＴＰ２とトランジスタＴＮ２からなる第２駆動部Ｅ２と、トランジスタＴＰ１，ＴＰ２とトランジスタＴＮ１，ＴＮ２からなる第３駆動部Ｅ３の３段階に駆動能力が切り替えられる。
【００７６】
そして、プルアップ側のトランジスタＴＰ１，ＴＰ２とプルダウン側のトランジスタＴＮ１，ＴＮ２間の接続点が入出力端子ＥＢに接続され、この接続点から出力信号ＯＵＴが出力される。
【００７７】
上記制御回路６ａは、半導体装置の内部回路（図示略）から入力されるデータ信号Ａと、イネーブル信号Ｃと、第１及び第２駆動能力制御信号Ｂ１，Ｂ２と、モード選択信号ＭＳと、駆動能力選択信号ＤＳとに応じて制御信号ＳＰ１，ＳＰ２，ＳＮ１，ＳＮ２を生成する。
【００７８】
モード選択信号ＭＳは、レベルコンバータＬＶ５を介してレベル変換され、ＡＮＤ回路６６に入力される。そのＡＮＤ回路６６には、イネーブル信号ＣがレベルコンバータＬＶ３及びインバータ回路６７を介して入力される。このＡＮＤ回路６６は、Ｌレベルのイネーブル信号Ｃが入力されると、インバータ回路６７の出力がＨレベルになるため、モード選択信号ＭＳを第１選択信号ＮＭＳとして出力する。一方、ＡＮＤ回路６６は、Ｈレベルのイネーブル信号Ｃが入力されると、インバータ回路６７の出力がＬレベルになるため、モード選択信号ＭＳに関わらずＬレベルの第１選択信号ＮＭＳを出力する。すなわち、モード選択信号ＭＳは、イネーブル信号Ｃによって有効・無効が制御される。
【００７９】
この第１選択信号ＮＭＳは、インバータ回路６８を介してレシーバ回路６５とＡＮＤ回路７０，７１に入力される。そのＡＮＤ回路７０には、第１駆動能力制御信号Ｂ１がレベルコンバータＬＶ１を介して入力される。ＡＮＤ回路７０は、第１選択信号ＮＭＳがＬレベルになると、インバータ回路６８の出力がＨレベルとなるため、レベルコンバータＬＶ１を介して入力される第１駆動能力制御信号Ｂ１を出力信号として出力する。一方、ＡＮＤ回路７０は、第１選択信号ＮＭＳがＨレベルになると、インバータ回路６８の出力がＬレベルとなるため、第１駆動能力制御信号Ｂ１に関わらずＬレベルの出力信号を出力する。同様に、ＡＮＤ回路７１は、第１選択信号ＮＭＳがＬレベルのときには、レベルコンバータＬＶ２を介して入力される第２駆動能力制御信号Ｂ２を出力信号として出力するとともに、第１選択信号ＮＭＳがＨレベルのときには、常にＬレベルの出力信号を出力する。このように、ＡＮＤ回路７０，７１は、入出力端子ＥＢをハイインピーダンスに設定するためのＨレベルのイネーブル信号Ｃが入力されるときに、第１及び第２駆動能力制御信号Ｂ１，Ｂ２をそれぞれ無効化する無効化回路として機能する。
【００８０】
これらＡＮＤ回路７０，７１の出力信号はそれぞれ、ＮＯＲ回路７２とＮＡＮＤ回路７３に入力される。ＮＯＲ回路７２は、ＡＮＤ回路７０，７１の出力信号を否定論理和演算した信号をＮＯＲ回路７５，７７に出力する。ＮＡＮＤ回路７３は、ＡＮＤ回路７０，７１の出力信号を否定論理積演算した信号をインバータ回路７４を介してＮＯＲ回路７５に出力する。ＮＯＲ回路７５は、ＮＯＲ回路７２の出力信号とインバータ回路７４の出力信号とを否定論理和演算した信号をＮＯＲ回路７６に出力する。そのＮＯＲ回路７６には、イネーブル信号ＣがレベルコンバータＬＶ３を介して入力される。ＮＯＲ回路７６は、両信号を否定論理和演算して第１切替信号Ｄ１を生成する。
【００８１】
また、ＮＯＲ回路７２の出力信号が入力されるＮＯＲ回路７７には、イネーブル信号ＣがレベルコンバータＬＶ３を介して入力される。ＮＯＲ回路７７は、両信号を否定論理和演算して第２切替信号Ｄ２を生成する。これらＡＮＤ回路７０，７１、ＮＯＲ回路７２、ＮＡＮＤ回路７３、インバータ回路７４及びＮＯＲ回路７５（及びＮＯＲ回路７６，７７）によって駆動能力切替回路が構成される。
【００８２】
この駆動能力切替回路は、イネーブル信号ＣがＬレベルのときには、駆動能力制御信号Ｂ１，Ｂ２に基づいて、第１〜第３駆動部Ｅ１〜Ｅ３のうちの１つを駆動させるための第１及び第２切替信号Ｄ１，Ｄ２を生成する。例えば駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、第１駆動部Ｅ１のみを駆動させるための「Ｈ，Ｌ」の切替信号Ｄ１，Ｄ２が生成される。また、駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｈ」又は「Ｈ，Ｌ」のときには、第２駆動部Ｅ２のみを駆動させるための「Ｌ，Ｈ」の切替信号Ｄ１，Ｄ２が生成される。また、駆動能力制御信号Ｂ１，Ｂ２が「Ｈ，Ｈ」のときには、第１及び第２駆動部Ｅ１，Ｅ２を合成した第３駆動部Ｅ３を駆動させるための「Ｈ，Ｈ」の切替信号Ｄ１，Ｄ２が生成される。一方、上記駆動能力切替回路は、イネーブル信号ＣがＨレベルのときには、駆動能力制御信号Ｂ１，Ｂ２に関わらず、Ｌレベルの第１及び第２切替信号Ｄ１，Ｄ２を生成する。
【００８３】
第１切替信号Ｄ１は、入力信号ＮＮ１Ｉとして第１制御回路９０に入力されるとともに、インバータ回路７８に入力される。インバータ回路７８は、第１切替信号Ｄ１を論理反転した第１反転切替信号Ｄ１Ｘを入力信号ＮＰ１Ｉとして第１制御回路９０に出力する。第２切替信号Ｄ２は、入力信号ＮＮ２Ｉとして第１制御回路９０に入力されるとともに、インバータ回路７９に入力される。インバータ回路７９は、第２切替信号Ｄ２を論理反転した第２反転切替信号Ｄ２Ｘを入力信号ＮＰ２Ｉとして第１制御回路９０に出力する。
【００８４】
この第１制御回路９０には、駆動能力選択信号ＤＳとモード選択信号ＭＳとが論理演算されて生成された第３選択信号ＮＤＳがＡＮＤ回路６９にてイネーブル信号Ｃの反転信号と論理積演算されて選択信号ＮＮＤＳとして入力される。なお、このＡＮＤ回路６９において、第３選択信号ＮＤＳ（駆動能力選択信号ＤＳ）は、Ｈレベルのイネーブル信号Ｃによって無効化される。
【００８５】
上記第１制御回路９０は、図８に示すように、上記第１実施形態の第１制御回路４０と略同様に構成されている。すなわち、入力信号ＮＰ１Ｉ，ＮＰ２Ｉは出力信号ＮＰ１Ｏ，ＮＰ２Ｏとしてそのまま出力される。また、入力信号ＮＮ１Ｉは、セレクタ９１のＬ端子に入力されるとともに、セレクタ９２のＨ端子に入力される。入力信号ＮＮ２Ｉは、セレクタ９２のＬ端子に入力されるとともに、セレクタ９１のＨ端子に入力される。これらセレクタ９１，９２は、制御端子に上記選択信号ＮＮＤＳが入力され、その選択信号ＮＮＤＳのレベルに応じた信号を出力信号ＮＮ１Ｏ，ＮＮ２Ｏとしてそれぞれ出力する。
【００８６】
このように構成された第１制御回路９０は、Ｌレベルの選択信号ＮＮＤＳが入力されると、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとをプッシュプル回路として駆動するための出力信号を生成する。具体的には、第１制御回路９０は、入力信号ＮＰ１Ｉ，ＮＰ２Ｉ，ＮＮ１Ｉ，ＮＮ２Ｉを出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＮ１Ｏ，ＮＮ２Ｏとしてそのまま出力する。一方、第１制御回路９０は、Ｈレベルの選択信号ＮＮＤＳが入力されると、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとをプッシュプル回路として駆動するための出力信号を生成する。具体的には、第１制御回路９０は、入力信号ＮＰ１Ｉ，ＮＰ２Ｉを出力信号ＮＰ１Ｏ，ＮＰ２Ｏとしてそのまま出力し、入力信号ＮＮ１Ｉを出力信号ＮＮ２Ｏとして、入力信号ＮＮ２Ｉを出力信号ＮＮ２Ｏとして入れ換えて出力する。
【００８７】
図７に示すように、この第１制御回路９０の出力信号ＮＰ１Ｏ，ＮＰ２ＯはＮＯＲ回路８１，８２にそれぞれ入力されるとともに、出力信号ＮＮ１Ｏ，ＮＮ２ＯはＮＡＮＤ回路８３，８４にそれぞれ入力される。これらＮＯＲ回路８１，８２及びＮＡＮＤ回路８３，８４には、レベルコンバータＬＶ４にてレベル変換されたデータ信号Ａがインバータ回路８０を介して反転データ信号ＡＸとして入力される。
【００８８】
ＮＯＲ回路８１は、第１制御回路９０の出力信号ＮＰ１ＯがＨレベルのときに、データ信号Ａに関わらずＬレベルの入力信号ＤＰ１Ｉを第２制御回路１００に出力する。一方、ＮＯＲ回路８１は、第１制御回路９０の出力信号ＮＰ１ＯがＬレベルのときに、反転データ信号ＡＸを論理反転させた入力信号ＤＰ１Ｉを第２制御回路１００に出力する。同様に、ＮＯＲ回路８２は、第１制御回路９０の出力信号ＮＰ２Ｏと反転データ信号ＡＸとに基づいて、入力信号ＤＰ２Ｉを生成して第２制御回路１００に出力する。
【００８９】
また、ＮＡＮＤ回路８３は、第１制御回路９０の出力信号ＮＮ１ＯがＬレベルのときに、データ信号Ａに関わらずＨレベルの入力信号ＤＮ１Ｉを第２制御回路１００に出力する。一方、ＮＡＮＤ回路８３は、第１制御回路９０の出力信号ＮＮ１ＯがＨレベルのときに、反転データ信号ＡＸを論理反転させた入力信号ＤＮ１Ｉを第２制御回路１００に出力する。同様に、ＮＡＮＤ回路８４は、第１制御回路９０の出力信号ＮＮ２Ｏと反転データ信号ＡＸに基づいて、入力信号ＤＮ２Ｉを生成して第２制御回路１００に出力する。
【００９０】
第２制御回路１００には、上記ＡＮＤ回路６６の出力信号（第１選択信号ＮＭＳ）が入力される。また、第２制御回路１００には、駆動能力制御信号Ｂ１，Ｂ２がレベルコンバータＬＶ１，ＬＶ２をそれぞれ介して制御信号ＢＤ１，ＢＤ２として入力される。
【００９１】
この第２制御回路１００は、第１選択信号ＮＭＳに基づいてその時々のモードが通常モードか検出モードかを判断する。第２制御回路１００は、Ｌレベルの第１選択信号ＮＭＳに応じて通常モードであることを判断し、駆動回路５ａをプッシュプル回路として機能させるための出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ１Ｏ，ＤＮ２Ｏを生成する。一方、第２制御回路１００は、Ｈレベルの第１選択信号ＮＭＳに応じて検出モードであることを判断し、プルアップ側のトランジスタとプルダウン側のトランジスタを共にオンさせるための出力信号を生成する。さらに、第２制御回路１００は、この検出モード時に上記制御信号ＢＤ１，ＢＤ２のレベルに応じて、駆動能力が同一あるいは駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共に任意にオンさせるための出力信号を生成する。
【００９２】
この第２制御回路１００の出力信号ＤＰ１Ｏ，ＤＰ２Ｏは、インバータ回路をそれぞれ介して制御信号ＳＰ１，ＳＰ２としてトランジスタＴＰ１，ＴＰ２のゲートにそれぞれ供給される。また、第２制御回路１００の出力信号ＤＮ１Ｏ，ＤＮ２Ｏは、インバータ回路をそれぞれ介して制御信号ＳＮ１，ＳＮ２としてトランジスタＴＮ１，ＴＮ２のゲートにそれぞれ供給される。
【００９３】
次に、第２制御回路１００の内部構成について図９に従って説明する。
図９に示すように、第２制御回路１００は、検出モード時にデータ信号Ａを無効化するＡＮＤ回路１０１ａ〜１０１ｄと、検出モード時に共にオンするトランジスタを選択する選択信号を生成する選択制御回路１０２と、通常モード時に上記選択信号を無効化するＡＮＤ回路１０３ａ〜１０３ｄと、ＯＲ回路１０４ａ〜１０４ｄとを備えている。
【００９４】
ＡＮＤ回路１０１ａ〜１０１ｄには、入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ２Ｉ，ＤＮ１Ｉがそれぞれ入力される。そのＡＮＤ回路１０１ａ〜１０１ｄには、第１選択信号ＮＭＳがインバータ回路１０５ａを介して入力される。これらＡＮＤ回路１０１ａ〜１０１ｄは、第１選択信号ＮＭＳがＬレベルになると、入力される入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ２Ｉ，ＤＮ１Ｉを出力信号としてＯＲ回路１０４ａ〜１０４ｄにそれぞれ出力する。一方、ＡＮＤ回路１０１ａ〜１０１ｄは、第１選択信号ＮＭＳがＨレベルになると（検出モードになると）、インバータ回路１０５ａの出力がＬレベルになるため、常にＬレベルの出力信号をＯＲ回路１０４ａ〜１０４ｄに出力する。すなわち、入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ２Ｉ，ＤＮ１Ｉ（データ信号Ａ及びイネーブル信号Ｃ）は、第１選択信号ＮＭＳ（モード選択信号ＭＳ）のレベルに応じて、その機能の無効・有効が制御される。
【００９５】
選択制御回路１０２には、制御信号ＢＤ１，ＢＤ２が入力される。制御信号ＢＤ１は、インバータ回路１０２ａを介してＡＮＤ回路１０２ｂに入力されるとともに、ＡＮＤ回路１０２ｄに直接入力される。制御信号ＢＤ２は、インバータ回路１０２ｃを介してＡＮＤ回路１０２ｄに入力されるとともに、ＡＮＤ回路１０２ｂに直接入力される。また、制御信号ＢＤ２は、インバータ回路１０２ｇを介してＡＮＤ回路１０３ａに入力されるとともに、ＡＮＤ回路１０３ｂに直接入力される。
【００９６】
上記ＮＯＲ回路１０２ｅは、ＡＮＤ回路１０２ｂ，１０２ｄの出力信号を否定論理和演算した信号を、ＡＮＤ回路１０３ｃに直接出力するとともに、インバータ回路１０２ｆを介してＡＮＤ回路１０３ｄに出力する。
【００９７】
上記ＡＮＤ回路１０３ａ〜１０３ｄには、第１選択信号ＮＭＳがインバータ回路１０５ａ，１０５ｂを介して入力される。これらＡＮＤ回路１０３ａ〜１０３ｄは、第１選択信号ＮＭＳがＨレベルになると（検出モードになると）、選択制御回路１０２から入力される選択信号を出力信号としてＯＲ回路１０４ａ〜１０４ｄにそれぞれ出力する。一方、ＡＮＤ回路１０３ａ〜１０３ｄは、第１選択信号ＮＭＳがＬレベルになると（通常モードになると）、常にＬレベルの出力信号をＯＲ回路１０４ａ〜１０４ｄに出力する。すなわち、選択制御回路１０２の出力信号は、第１選択信号ＮＭＳのレベルに応じて、無効・有効が制御される。
【００９８】
このように、ＯＲ回路１０４ａ〜１０４ｄには、ＡＮＤ回路１０１ａ〜１０１ｄの出力信号と、ＡＮＤ回路１０３ａ〜１０３ｄの出力信号とがそれぞれ入力される。これらＯＲ回路１０４ａ〜１０４ｄは、通常モード時には、ＡＮＤ回路１０１ａ〜１０１ｄから入力される信号を出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏとしてそれぞれ出力する。すなわち、通常モード時には、入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ２Ｉ，ＤＮ１Ｉが出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏとして後段のインバータ回路にそれぞれ出力される。ここで、第２制御回路１００の入力信号は、第１制御回路９０の出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＮ２Ｏ，ＮＮ１Ｏによって決まる。
【００９９】
例えば駆動能力選択信号ＤＳがＬレベル、イネーブル信号ＣがＬレベルのときには、第１制御回路９０の出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＮ２Ｏ，ＮＮ１Ｏはそれぞれ、第１反転切替信号Ｄ１Ｘ、第２反転切替信号Ｄ２Ｘ、第２切替信号Ｄ２及び第１切替信号Ｄ１である。ここで、駆動能力制御信号Ｂ１，Ｂ２が「Ｌ，Ｌ」のときには、第１制御回路９０の出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＮ２Ｏ，ＮＮ１Ｏは「Ｈ，Ｌ，Ｈ，Ｌ」となる。このため、ＮＯＲ回路８１及びＮＡＮＤ回路８３からデータ信号Ａに基づく信号（入力信号ＤＰ１Ｉ，ＤＮ１Ｉ）が出力される。そして、その信号が第２制御回路１００（ＡＮＤ回路１０１ａ，１０１ｄ及びＯＲ回路１０４ａ，１０４ｄ）とインバータ回路とを介してトランジスタＴＰ１，ＴＮ１のゲートに供給される。これにより、駆動能力が同一のプルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ１とがデータ信号Ａに応じて駆動される（図１０参照）。なお、ＮＯＲ回路８２及びＮＡＮＤ回路８４からはデータ信号Ａに関わらずトランジスタＴＰ２，ＴＮ２をオフさせる信号（入力信号ＤＰ２Ｉ，ＤＮ２Ｉ）が出力される。ここで、プッシュプル回路として駆動される駆動能力が同一なトランジスタの組み合わせは、図１０に示すように、駆動能力制御信号Ｂ１，Ｂ２のレベルに応じて決定される。
【０１００】
このとき、駆動能力選択信号ＤＳがＬレベルからＨレベルに切り替わると、第１制御回路９０の出力信号ＮＰ１Ｏ，ＮＰ２Ｏ，ＮＮ２Ｏ，ＮＮ１Ｏはそれぞれ、第１反転切替信号Ｄ１Ｘ、第２反転切替信号Ｄ２Ｘ、第１切替信号Ｄ１、第２切替信号Ｄ２になる。このため、ＮＯＲ回路８１及びＮＡＮＤ回路８４からデータ信号Ａに基づく信号（入力信号ＤＰ１Ｉ，ＤＮ２Ｉ）が出力される。そして、その信号が第２制御回路１００（ＡＮＤ回路１０１ａ，１０１ｃ及びＯＲ回路１０４ａ，１０４ｃ）とインバータ回路とを介してトランジスタＴＰ１，ＴＮ２のゲートに供給される。これにより、駆動能力が異なるプルアップ側のトランジスタＴＰ１とプルダウン側のトランジスタＴＮ２とがデータ信号Ａに応じて駆動される。なお、ＮＯＲ回路８２及びＮＡＮＤ回路８３からはデータ信号Ａに関わらずトランジスタＴＰ２，ＴＮ１をオフさせる信号（入力信号ＤＰ２Ｉ，ＤＮ１Ｉ）が出力される。ここで、プッシュプル回路として駆動される駆動能力が異なるトランジスタの組み合わせは、図１０に示すように、駆動能力制御信号Ｂ１，Ｂ２のレベルに応じて決定される。
【０１０１】
一方、第２制御回路１００のＯＲ回路１０４ａ〜１０４ｄは、検出モード時（モード選択信号ＤＳがＨレベルの時）には、ＡＮＤ回路１０３ａ〜１０３ｄから入力される信号（選択制御回路１０２にて生成された信号）を出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏとしてそれぞれ出力する。より具体的には、検出モード時には、制御信号ＢＤ１，ＢＤ２が「Ｌ，Ｌ」のときに、出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏが「Ｈ，Ｌ，Ｈ，Ｌ」となる。これにより、駆動能力が同一のトランジスタＴＰ１とトランジスタＴＮ１とが共にオンされる（図１１参照）。また、制御信号ＢＤ１，ＢＤ２が「Ｌ，Ｈ」のときに、出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏが「Ｌ，Ｈ，Ｌ，Ｈ」となる。これにより、駆動能力が同一のトランジスタＴＰ２とトランジスタＴＮ２とが共にオンされる。
【０１０２】
また、制御信号ＢＤ１，ＢＤ２が「Ｈ，Ｌ」のときに、出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏが「Ｈ，Ｌ，Ｌ，Ｈ」となる。これにより、駆動能力が異なるトランジスタＴＰ１とトランジスタＴＮ２とが共にオンされる。また、制御信号ＢＤ１，ＢＤ２が「Ｈ，Ｈ」のときに、出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏが「Ｌ，Ｈ，Ｈ，Ｌ」となる。これにより、駆動能力が異なるトランジスタＴＰ２とトランジスタＴＮ１とが共にオンされる。
【０１０３】
以上説明した実施形態によれば、第１実施形態の（１）〜（３）の作用効果に加えて以下の効果を奏する。
（１）第２制御回路１００内に、制御信号ＢＤ１，ＢＤ２（駆動能力制御信号Ｂ１，Ｂ２）に応じて共にオンさせるトランジスタを選択する信号を生成する選択制御回路１０２を設けるようにした。このため、例えば駆動回路５ａ内の構成が変動したとしても、第２制御回路１００内の選択制御回路１０２の構成を変更するのみによって、検出モード時に共にオンされるトランジスタの組み合わせを任意に変更することができる。
【０１０４】
（２）イネーブル信号Ｃとモード選択信号ＭＳの論理積演算結果に応じてレシーバ回路６５を有効・無効に制御するようにした。このレシーバ回路６５は、第１選択信号ＮＭＳがＨレベル（検出モード）、もしくはイネーブル信号ＣがＨレベルのときに、入力信号ＤＩに関わらず、常にＬレベルの出力信号を出力する。このような固定動作によって、検出モード時もしくはハイインピーダンス時においてレシーバ回路６５で消費される不要な電流を低減することができる。
【０１０５】
（第３実施形態）
以下、本発明を具体化した第２実施形態について、図１２〜図１５に従って説明する。この実施形態の入出力バッファ回路４ｂは、第２制御回路の構成が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。
【０１０６】
入出力バッファ回路４ｂは、駆動回路５ｂと制御回路６ｂとを備え、信号セルとしての入出力セルＣＥ１を用いて構成されている。駆動回路５ｂは上記駆動回路５ａと同様に構成されている。また、制御回路６ｂは、第２制御回路１００に相当する構成が第１及び第２分割制御回路１１０，１２０の２つに分割され、上記第２制御回路１００が第２分割制御回路１２０に変更された点以外は上記制御回路６ａと同様に構成されている。
【０１０７】
第１分割制御回路１１０は、入出力バッファ回路４ｂを構成するための入出力セルＣＥ１とは別の制御セルＣＥ２を用いて構成される。この第１分割制御回路１１０には、図１３に示すように、駆動能力制御信号Ｂ１，Ｂ２及びモード選択信号ＭＳがレベルコンバータＬＶ１，ＬＶ２，ＬＶ５をそれぞれ介して制御信号ＢＤ１，ＢＤ２及び第１選択信号ＮＭＳとして入力される。そして、第１分割制御回路１１０は、上記第２制御回路１００内の選択制御回路１０２とＡＮＤ回路１０３ａ〜１０３ｄとによって構成され、ＡＮＤ回路１０３ａ〜１０３ｄから制御信号ＣＰ１Ｏ，ＣＰ２Ｏ，ＣＮ２Ｏ，ＣＮ１Ｏが出力される。すなわち、第１分割制御回路１１０は、Ｌレベルの第１選択信号ＮＭＳが入力されると（通常モード時には）、常にＬレベルの制御信号ＣＰ１Ｏ，ＣＰ２Ｏ，ＣＮ２Ｏ，ＣＮ１Ｏを生成する。一方、第１分割制御回路１１０は、Ｈレベルの第１選択信号ＮＭＳが入力されると（検出モード時には）、プルアップ側のトランジスタとプルダウン側のトランジスタを共にオンさせるための制御信号を生成する。詳しくは、第１分割制御回路１１０は、上記制御信号ＢＤ１，ＢＤ２のレベルに応じて、駆動能力が同一あるいは駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための制御信号ＣＰ１Ｏ，ＣＰ２Ｏ，ＣＮ２Ｏ，ＣＮ１Ｏを生成する。
【０１０８】
これら制御信号ＣＰ１Ｏ，ＣＰ２Ｏ，ＣＮ２Ｏ，ＣＮ１Ｏは、図１２に示すように、上記第２分割制御回路１２０に入力される。その第２分割制御回路１２０には、ＮＯＲ回路８１，８２及びＮＡＮＤ回路８３，８４の出力信号が入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ１Ｉ，ＤＮ２Ｉとして入力されるとともに、第１選択信号ＮＭＳが入力される。この第２分割制御回路１２０は、図１４に示すように、Ｈ端子に制御信号ＣＰ１Ｏ，ＣＰ２Ｏ，ＣＮ２Ｏ，ＣＮ１Ｏがそれぞれ入力され、Ｌ端子に入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ２Ｉ，ＤＮ１Ｉがそれぞれ入力されるセレクタ１２１〜１２４を備えている。これらセレクタ１２１〜１２４は、制御端子に上記第１選択信号ＮＭＳが入力され、その第１選択信号ＮＭＳのレベルに応じた信号を出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏとしてそれぞれ出力する。すなわち、セレクタ１２１〜１２４は、第１選択信号ＮＭＳがＬレベル（通常モード）のときには、入力信号ＤＰ１Ｉ，ＤＰ２Ｉ，ＤＮ２Ｉ，ＤＮ１Ｉを出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏとしてそれぞれ出力する。一方、セレクタ１２１〜１２４は、第１選択信号ＮＭＳがＨレベル（検出モード）のときには、第１分割制御回路１１０からの制御信号ＣＰ１Ｏ，ＣＰ２Ｏ，ＣＮ２Ｏ，ＣＮ１Ｏを出力信号ＤＰ１Ｏ，ＤＰ２Ｏ，ＤＮ２Ｏ，ＤＮ１Ｏとしてそれぞれ出力する。このように、これらセレクタ１２１〜１２４は、上記第２制御回路１００内のＡＮＤ回路１０１ａ〜１０１ｄとＯＲ回路１０４ａ〜１０４ｄに相当する選択回路である。
【０１０９】
図１５は、このように構成された入出力バッファ回路４ｂを複数含む半導体装置１３０の一部を概略的に示すレイアウト図である。
図１５に示すように、半導体装置１３０には、その半導体装置１３０の辺に沿って、複数（図において３つ）のパッドＰａと、それらパッドＰａと接続される入出力セルＣＥ１と、１つの制御セルＣＥ２とが配列されている。入出力セルＣＥ１の回路素子を使用することにより、上記第１制御回路９０及び第２分割制御回路１２０を含む入出力バッファ回路４ｂ（図１２参照）が構成される。また、制御セルＣＥ２の回路素子を使用することにより、上記第１分割制御回路１１０が構成される。
【０１１０】
第１分割制御回路１１０の上には、半導体装置１３０の辺に沿って入出力セルＣＥ１上を延びるように形成された配線Ｐｂが配置され、第１分割制御回路１１０はコンタクトＰｃ１を介して上記配線Ｐｂに接続されている。この配線Ｐｂは、コンタクトＰｃ２を介して複数の第２分割制御回路１２０に接続されている。そして、この配線Ｐｂを介して第１分割制御回路１１０から複数の第２分割制御回路１２０に制御信号ＣＰ２Ｏ，ＣＰ１Ｏ，ＣＮ１Ｏ，ＣＮ２Ｏが供給される。
【０１１１】
このように、複数の第２分割制御回路１２０で第１分割制御回路１１０が共有されるため、半導体装置１３０のレイアウト面積が縮小される。なお、この第１分割制御回路１１０（制御セルＣＥ２）は、内部回路（図示略）からの信号に基づいて生成する制御信号を入出力セルＣＥ１に出力するだけであるため、パッドＰａは不要である。
【０１１２】
以上説明した本実施形態によれば、上記第２実施形態の作用効果に加えて以下の効果を奏することができる。
（１）第２制御回路１００を２つの第１及び第２分割制御回路１１０，１２０に分割し、複数の第２分割制御回路１２０で第１分割制御回路１１０を共有するようにした。これにより、半導体装置１３０のレイアウト面積を縮小することができる。
【０１１３】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態における検出モードでは、入出力端子ＥＢとグランドとの間に接続された電圧計ＶＴによって、入出力端子ＥＢの電圧（中間電圧）を測定する測定方法に具体化した。これに限らず、例えば入出力端子ＥＢを比較回路に入力し、その比較回路にて上記中間電圧が所定の電圧範囲に含まれるか否かを判定することによって、測定対象のトランジスタの良否を判定するようにしてもよい。
【０１１４】
・上記各実施形態では、駆動回路２ａ，５ａ，５ｂの駆動能力を３段階に切替可能な入出力バッファ回路１ａ，４ａ，４ｂに具体化したが、駆動回路の駆動能力を２段階あるいは４段階以上に切替可能な入出力バッファ回路に具体化してもよい。
【０１１５】
・上記各実施形態における第１制御回路４０，９０の内部構成に制限されない。例えば第１制御回路４０のセレクタ４１を省略して入力信号ＮＮ１Ｉを出力信号ＮＮ１Ｏとしてそのまま出力するようにしてもよい。さらに、第１制御回路４０のセレクタ４２，４３の代わりに、Ｌ端子に入力信号ＮＰ２Ｉ、Ｈ端子に入力信号ＮＰ１Ｉが入力されるセレクタ、Ｌ端子に入力信号ＮＰ３Ｉ、Ｈ端子に入力信号ＮＰ２Ｉが入力されるセレクタを設けるようにしてもよい。これにより、駆動能力選択信号ＤＳをＬレベルからＨレベルに切り替えることで、プッシュプル回路として駆動されるプルアップ側のトランジスタを低駆動のトランジスタに変更することができる。このように、第１制御回路４０，９０の内部構成を任意に変更することで、プッシュプル回路として駆動されるプルアップ側のトランジスタとプルダウン側のトランジスタとの組み合わせを任意に変更することができる。
【０１１６】
・上記各実施形態における第２制御回路５０，１００の内部構成に制限されない。とくに第２制御回路５０内のセレクタ５２ａ，５２ｂ，５２ｃ及びインバータ回路５７ａ，５７ｂ，５７ｃから構成される選択制御回路及び第２制御回路１００内の選択制御回路１０２の内部構成を任意に変更することで、共にオンされるプルアップ側のトランジスタとプルダウン側のトランジスタとの組み合わせを任意に変更することができる。
【０１１７】
・上記第３実施形態の第１分割制御回路１１０内のＡＮＤ回路１０３ａ〜１０３ｄを省略してもよい。
・上記第３実施形態では、入出力セルＣＥ１上に配置された配線Ｐｂによって第１分割制御回路１１０と第２分割制御回路１２０とを接続するようにしたが、例えば図１６に示すように変更してもよい。すなわち、第１分割制御回路１１０は、上記入出力セルＣＥ１の配置方向と直交する方向に延びるように形成された配線Ｐｂ１にコンタクトＰｄ１を介して接続されている。この配線Ｐｂ１は、内部回路を構成するためのコア領域に上記入出力セルＣＥ１の配置方向に沿って延びるように形成された配線Ｐｂ２とコンタクトＰｄ２を介して接続されている。各第２分割制御回路１２０は、上記入出力セルＣＥ１の配置方向と直交する方向に延びるように形成された配線Ｐｂ３にコンタクトＰｄ３を介して接続され、さらに配線Ｐｂ３とコンタクトＰｄ４を介して上記配線Ｐｂ２に接続されている。そして、これら配線Ｐｂ１〜Ｐｂ３を介して第１分割制御回路１１０から複数の第２分割制御回路１２０に制御信号ＣＰ２Ｏ，ＣＰ１Ｏ，ＣＮ１Ｏ，ＣＮ２Ｏが供給される。
【０１１８】
・上記第３実施形態では、第１分割制御回路１１０を制御セルＣＥ２で構成するようにしたが、入出力バッファ回路４ｂを構成するための入出力セルＣＥ１とは別のセルであれば特に制限されない。例えば電源セルや入出力セルＣＥ１とは別の信号セルの空き領域に第２分割制御回路１２０を構成するようにしてもよい。
【０１１９】
・上記各実施形態では、出力端子と入力端子とが共有された入出力端子を有する入出力バッファ回路に具体化したが、入力端子と出力端子をそれぞれ独立に備える入出力バッファ回路や、単なる出力バッファ回路に具体化してもよい。
【０１２０】
・上記各実施形態におけるイネーブル信号Ｃを省略してもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを含み、プルアップ側のトランジスタ同士の駆動能力及びプルダウン側のトランジスタ同士の駆動能力が互いに異なる複数の駆動部を備える駆動回路と、データ信号及び駆動能力制御信号に応じて、前記駆動回路を駆動させるための制御信号を生成する制御回路とを備える出力バッファ回路であって、
前記制御回路は、前記データ信号と、前記駆動能力制御信号と、駆動するトランジスタの組み合わせを任意に選択する駆動能力選択信号とに応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせるための前記制御信号を生成する駆動能力選択制御回路を備えることを特徴とする出力バッファ回路。
（付記２）
前記駆動能力選択制御回路は、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号に応じて、プルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号を生成する第１駆動能力選択制御回路を備えることを特徴とする付記１に記載の出力バッファ回路。
（付記３）
前記駆動能力選択制御回路は、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号に応じて、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号、あるいは駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共に任意にオンさせるための前記制御信号を生成する第１駆動能力選択制御回路を備えることを特徴とする付記１に記載の出力バッファ回路。
（付記４）
前記モード選択信号に応じて、前記データ信号と前記駆動回路の出力をハイインピーダンスに設定するイネーブル信号との機能の有効・無効が制御されることを特徴とする付記３に記載の出力バッファ回路。
（付記５）
前記制御回路は、前記駆動能力制御信号に応じて、前記複数の駆動部を選択あるいは合成して前記駆動回路の駆動能力を切り替えるための切替信号を生成する駆動能力切替回路を備え、
前記第１駆動能力選択制御回路は、
前記検出モードであることを示す前記モード選択信号が入力されるときに、
第１レベルの検出モード選択信号に応じて、前記切替信号で選択される、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号を生成するとともに、
第２レベルの検出モード選択信号に応じて、前記切替信号で選択されるトランジスタの組み合わせを変更して、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共に任意にオンさせるための前記制御信号を生成する選択制御回路を備えることを特徴とする付記２〜４のいずれか１つに記載の出力バッファ回路。
（付記６）
前記検出モード選択信号は、そのレベルに応じてオン・オフ制御可能なトランジスタを可変するとともに、前記モード選択信号のレベルに応じて有効・無効が制御されることを特徴とする付記５に記載の出力バッファ回路。
（付記７）
前記検出モード選択信号は、前記検出モードであることを示す前記モード選択信号によって有効にされ、前記データ信号に応じた出力信号を出力する通常モードであることを示す前記モード選択信号によって無効にされることを特徴とする付記５又は６に記載の出力バッファ回路。
（付記８）
前記検出モード選択信号は、前記駆動回路の出力をハイインピーダンスに設定するイネーブル信号によって無効にされることを特徴とする付記５に記載の出力バッファ回路。
（付記９）
前記第１駆動能力選択制御回路は、
前記検出モードであることを示す前記モード選択信号が入力されるときに、前記駆動能力制御信号に応じて、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号、あるいは駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを共にオンさせるための前記制御信号を生成する選択制御回路を備えることを特徴とする付記３に記載の出力バッファ回路。
（付記１０）
前記第１駆動能力選択制御回路は、
前記データ信号及び前記切替信号に基づき生成される、プルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせるための第１信号と、前記選択制御回路にて生成される第２信号とが入力され、前記データ信号に応じた出力信号を出力する通常モードであることを示すモード選択信号に応じて前記第１信号を前記制御信号として出力するとともに、前記検出モードであることを示すモード選択信号に応じて前記第２信号を前記制御信号として出力する選択回路を備えることを特徴とする付記５〜９のいずれか１つに記載の出力バッファ回路。
（付記１１）
前記制御回路は、前記駆動能力制御信号に応じて、前記複数の駆動部を選択あるいは合成して前記駆動回路の駆動能力を切り替えるための切替信号を生成する駆動能力切替回路を備え、
前記駆動能力選択制御回路は、
前記データ信号に応じた出力信号を出力する通常モードであるときに、
第１レベルの前記駆動能力選択信号に応じて、前記切替信号で選択される、駆動能力が同一のプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせるための信号を生成するとともに、
第２レベルの前記駆動能力選択信号に応じて、前記切替信号で選択されるトランジスタの組み合わせを変更して、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせるための信号を生成する第２駆動能力選択制御回路を備えることを特徴とする付記２〜１０のいずれか１つに記載の出力バッファ回路。
（付記１２）
前記モード選択信号は、前記駆動回路の出力をハイインピーダンスに設定するイネーブル信号によって無効にされることを特徴とする付記２〜１１のいずれか１つに記載の出力バッファ回路。
（付記１３）
前記駆動能力選択信号は、前記データ信号に応じた出力信号を出力する通常モードであることを示すモード選択信号によって有効にされ、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号によって無効にされることを特徴とする付記１〜１２のいずれか１つに記載の出力バッファ回路。
（付記１４）
前記駆動能力選択信号は、前記駆動回路の出力をハイインピーダンスに設定するイネーブル信号によって無効にされることを特徴とする付記１〜１２のいずれか１つに記載の出力バッファ回路。
（付記１５）
付記１〜１４のいずれか１つに記載の出力バッファ回路の出力端子とレシーバ回路の入力端子とが共用される入出力端子を有する入出力バッファ回路であって、
前記入出力端子に接続される前記レシーバ回路が、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号によって無効にされることを特徴とする入出力バッファ回路。
（付記１６）
前記レシーバ回路がモード選択信号によって無効動作する際、前記レシーバ回路の出力端子を固定動作させる制御回路を含むことを特徴とする付記１５に記載の入出力バッファ。
（付記１７）
付記１〜１４のいずれか１つに記載の出力バッファ回路の出力端子とレシーバ回路の入力端子とが共用される入出力端子を有する入出力バッファ回路であって、
前記入出力端子に接続される前記レシーバ回路が、前記駆動回路内のトランジスタの良否を判定する検出モードであることを示すモード選択信号と前記駆動回路の出力をハイインピーダンスに設定するイネーブル信号との論理演算結果に応じて有効・無効が制御されることを特徴とする入出力バッファ回路。
（付記１８）
付記５〜１０のいずれか１つに記載の出力バッファ回路を複数備える半導体装置であって、
前記選択制御回路を前記第１駆動能力選択制御回路から分離し、その分離した選択制御回路を、前記出力バッファ回路を構成するための信号セルとは別のセルにレイアウトし、
前記複数の出力バッファ回路で前記別のセルにレイアウトした選択制御回路を共有することを特徴とする半導体装置。
【図面の簡単な説明】
【０１２１】
【図１】第１実施形態の入出力バッファ回路を示す回路図。
【図２】第１制御回路の内部構成を示す回路図。
【図３】第２制御回路の内部構成を示す回路図。
【図４】入出力バッファ回路の動作を説明するための説明図。
【図５】入出力バッファ回路の動作を説明するための説明図。
【図６】（ａ）、（ｂ）は、入出力バッファ回路の動作を説明するための説明図。
【図７】第２実施形態の入出力バッファ回路を示す回路図。
【図８】第１制御回路の内部構成を示す回路図。
【図９】第２制御回路の内部構成を示す回路図。
【図１０】入出力バッファ回路の動作を説明するための説明図。
【図１１】入出力バッファ回路の動作を説明するための説明図。
【図１２】第３実施形態の入出力バッファ回路を示す回路図。
【図１３】第１分割制御回路の内部構成を示す回路図。
【図１４】第２分割制御回路の内部構成を示す回路図。
【図１５】半導体装置のレイアウトを示す説明図。
【図１６】半導体装置のレイアウトを示す説明図。
【図１７】第１従来例の出力バッファ回路を示す回路図。
【図１８】第２従来例の出力バッファ回路を示す回路図。
【符号の説明】
【０１２２】
１ａ，４ａ，４ｂ  入出力バッファ回路
２ａ，５ａ，５ｂ  駆動回路
３ａ，６ａ，６ｂ  制御回路
４０，９０  第１制御回路（第２駆動能力選択制御回路）
５０，１００  第２制御回路（第１駆動能力選択制御回路）
６５  レシーバ回路
１０２  選択制御回路
１３０  半導体装置
Ｅ１，Ｅ２，Ｅ３  駆動部
ＭＳ  モード選択信号
ＴＳ  検出モード選択信号
ＤＳ  駆動能力選択信号
Ａ  データ信号
Ｂ１，Ｂ２  駆動能力制御信号
Ｃ  イネーブル信号
ＣＥ１  入出力セル（信号セル）
ＣＥ２  制御セル（別のセル）
【図１】
2010147693.tif 000003
【図２】
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【図３】
2010147693.tif 000005
【図４】
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【図５】
2010147693.tif 000007
【図６】
2010147693.tif 000008
【図７】
2010147693.tif 000009
【図８】
2010147693.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2010147693.tif 000014
【図１３】
2010147693.tif 000015
【図１４】
2010147693.tif 000016
【図１５】
2010147693.tif 000017
【図１６】
2010147693.tif 000018
【図１７】
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【図１８】
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