(57)【要約】【課題】ゲート電極部のしきい値電圧の変動が抑制される半導体装置と、その製造方法を提供する。【解決手段】素子形成領域２では、Ｐ−ＨＫ膜６と、仕事関数制御用の金属膜８が形成されている。素子形成領域３では、Ｎ−ＨＫ膜７と、仕事関数制御用の金属膜９が形成されている。その金属膜８，９の上にポリシリコン膜１０およびニッケルシリサイド膜１１が形成されている。境界側壁絶縁膜５は、Ｐ−ＨＫ膜７とＮ−ＨＫ膜６とに接触する態様でＰ−ＨＫ膜７とＮ−ＨＫ膜６との間に介在するとともに、金属膜８と金属膜９とに接触する態様で金属膜８と金属膜９との間に介在している。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に所定の領域にそれぞれ形成された、第１導電型の第１素子形成領域および第２導電型の第２素子形成領域と、
前記第１素子形成領域と前記第２素子形成領域との間に位置し、前記第１素子形成領域と前記第２素子形成領域とを電気的に絶縁するように、前記半導体基板の前記主表面に形成された素子分離領域と、
前記第１素子形成領域および前記第２素子形成領域をそれぞれ横切るように、前記第１素子形成領域から前記素子分離領域を経て前記第２素子形成領域にわたり、前記半導体基板の前記主表面上に形成された電極部と、
を有し、
前記電極部は、
前記第１素子形成領域を横切るように前記第１素子形成領域の表面上に形成された第１誘電体膜と、
前記第１誘電体膜の表面上に形成された第１金属膜と、
前記第２素子形成領域を横切るように前記第２素子形成領域の表面上に形成された第２誘電体膜と、
前記第２誘電体膜の表面上に形成された第２金属膜と、
前記第１金属膜および前記第２金属膜の表面上に形成された導電性膜と
を有し、
前記第１誘電体膜、前記第２誘電体膜、前記第１金属膜および前記第２金属膜は、前記第１誘電体膜と前記第２誘電体膜とが異なる材料から形成された第１異種構造および前記第１金属膜と前記第２金属膜とが異なる材料から形成された第２異種構造の少なくともいずれかの異種構造とされ、
前記第１誘電体膜と前記第２誘電体膜とに接触する態様で前記第１誘電体膜と第２誘電体膜との間に介在するとともに、前記第１金属膜と前記第２金属膜とに接触する態様で前記第１金属膜と前記第２金属膜との間に介在するように、前記素子分離領域の表面上に形成された境界絶縁膜を備えた、半導体装置。
【請求項２】
前記境界絶縁膜は、前記第１素子形成領域および前記第２素子形成領域のうちのいずれか一方の領域を外周から取り囲むように形成された、請求項１記載の半導体装置。
【請求項３】
前記境界絶縁膜の幅は、前記素子分離領域の幅の半分よりも狭く設定された、請求項１または２に記載の半導体装置。
【請求項４】
前記境界絶縁膜は、シリコン酸化膜、シリコン酸窒化膜およびシリコン窒化膜の少なくともいずれかの膜から形成された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１誘電体膜と前記第２誘電体膜が前記第１異種構造とされるとともに、前記第１金属膜と前記第２金属膜が前記第２異種構造とされ、
前記第１誘電体膜は第１誘電率を有し、
前記第２誘電体膜は、前記第１誘電率とは異なる第２誘電率を有し、
前記第１金属膜は第１仕事関数を有し、
前記第２金属膜は、前記第１仕事関数とは異なる第２仕事関数を有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１誘電率は前記第２誘電率よりも高く、
前記第１仕事関数は前記第２仕事関数よりも低い、請求項５記載の半導体装置。
【請求項７】
前記第１誘電膜は不純物として酸化ランタン（ＬａＯ）を含み、
前記第１金属膜は、タンタルシリコンナイトライド（ＴａＳｉＮ）、タンタルナイトライド（ＴａＮ）およびタンタルカーバイト（ＴａＣ）のいずれかとされ、
前記第２誘電体膜は酸化アルミニウム（ＡｌＯ）を含み、
前記第２金属膜は、チタンナイトライド（ＴｉＮ）およびチタンアルミナイトライド（ＴａＡｌＮ）のいずれかとされた、請求項６記載の半導体装置。
【請求項８】
前記第１金属膜と前記第２金属膜とは同じ材料から形成され、
前記第１誘電体膜と前記第２誘電体膜が前記第１異種構造とされ、
前記第１誘電体膜は第１誘電率を有し、
前記第２誘電体膜は、前記第１誘電率とは異なる第２誘電率を有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項９】
前記第１誘電膜は不純物として酸化ランタン（ＬａＯ）を含み、
前記第２誘電体膜は酸化アルミニウム（ＡｌＯ）を含み、
前記第１金属膜および前記第２金属膜はチタンナイトライド（ＴｉＮ）とされた、請求項８記載の半導体装置。
【請求項１０】
半導体基板の主表面の所定の領域にそれぞれ形成された、第１導電型の第１素子形成領域および第２導電型の第２素子形成領域と、
前記第１素子形成領域と前記第２素子形成領域とを電気的に絶縁するように、前記半導体基板の前記主表面に形成された素子分離領域と、
前記第１素子形成領域および前記第２素子形成領域をそれぞれ横切るように、前記第１素子形成領域から前記素子分離領域を経て前記第２素子形成領域にわたり、前記半導体基板の前記主表面上に形成された電極部と、
を有し、
前記電極部は、
前記第１素子形成領域を横切るように前記第１素子形成領域の表面上に形成されるとともに、前記第２素子形成領域を横切るように前記第２素子形成領域の表面上に形成された所定の誘電率を有する誘電体膜と、
第１仕事関数を有し、前記第１素子形成領域上に位置する前記誘電体膜の部分の表面上に形成された第１金属膜と、
第１仕事関数とは異なる第２仕事関数を有し、前記第２素子形成領域上に位置する前記誘電体膜の部分の表面上に形成された第２金属膜と、
前記第１金属膜および前記第２金属膜の表面上に形成された導電性膜と
を有し、
前記第１金属膜と前記第２金属膜とに接触する態様で前記第１金属膜と前記第２金属膜との間に介在するように、前記素子分離領域の表面上に位置する前記誘電体膜の部分の上に形成された境界絶縁膜を備えた、半導体装置。
【請求項１１】
前記第１誘電膜および前記第２誘電体膜はハフニウム系の絶縁膜とされ、
前記第１金属膜は、タンタルシリコンナイトライド（ＴａＳｉＮ）、タンタルナイトライド（ＴａＮ）およびタンタルカーバイト（ＴａＣ）のいずれかとされ、
前記第２誘電体膜は酸化アルミニウム（ＡｌＯ）を含み、
前記第２金属膜は、チタンナイトライド（ＴｉＮ）およびチタンアルミナイトライド（ＴａＡｌＮ）のいずれかとされた、請求項１０記載の半導体装置。
【請求項１２】
半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第１導電型の第１素子形成領域および第２導電型の第２素子形成領域を形成する工程と、
前記素子分離領域において断面が露出する態様で、前記第１素子形成領域の表面上に、第１誘電体膜および第１金属膜を形成する工程と、
露出した前記断面上に境界絶縁膜を形成する工程と、
前記第２素子形成領域の表面上に、第２誘電体膜および第２金属膜を、前記第１誘電体膜および前記第１金属膜との間に前記境界絶縁膜を介在させる態様で形成する工程と、
前記第１金属膜および前記第２金属膜の表面上に接するように、所定の導電層を形成する工程と、
前記導電層、前記第１金属膜、前記第２金属膜、前記第１誘電体膜および前記第２誘電体膜に加工を施すことにより、前記第１素子形成領域および前記第２素子形成領域を横切る電極部を形成する工程と
を備え、
前記第１誘電体膜を形成する工程、前記第２誘電体膜を形成する工程、前記第１金属膜を形成する工程および前記第２金属膜を形成する工程では、前記第１誘電体膜と前記第２誘電体膜とが異なる材料からなる第１異種構造および前記第１金属膜と前記第２金属膜とが異なる材料からなる第２異種構造の少なくともいずれかの異種構造となるように形成される、半導体装置の製造方法。
【請求項１３】
前記第１金属膜の表面に接するように保護膜を形成する工程を備え、
前記境界絶縁膜を形成する工程は前記第２素子形成領域の表面を露出する工程を含み、
前記第２誘電体膜を形成する前に、露出した前記第２素子形成領域の表面を洗浄する工程を備えた、請求項１２記載の半導体装置の製造方法。
【請求項１４】
半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第１導電型の第１素子形成領域および第２導電型の第２素子形成領域を形成する工程と、
前記素子分離領域の表面上に、境界絶縁膜を形成する工程と、
前記境界絶縁膜に対して一方側に位置する前記第１素子形成領域の表面上に、第１誘電体膜および第１金属膜を形成する工程と、
前記境界絶縁膜に対して他方側に位置する前記第２素子形成領域の表面上に、第２誘電体膜および第２金属膜を形成する工程と、
前記第１金属膜および前記第２金属膜の表面上に、所定の導電層を形成する工程と、
前記導電層、前記第１金属膜、前記第２金属膜、前記第１誘電体膜および前記第２誘電体膜に加工を施すことにより、前記第１素子形成領域および前記第２素子形成領域を横切る電極部を形成する工程と
を備え、
前記第１誘電体膜を形成する工程、前記第２誘電体膜を形成する工程、前記第１金属膜を形成する工程および前記第２金属膜を形成する工程では、前記第１誘電体膜と前記第２誘電体膜とが異なる材料からなる第１異種構造および前記第１金属膜と前記第２金属膜とが異なる材料からなる第２異種構造の少なくともいずれかの異種構造となるように形成される、半導体装置の製造方法。
【請求項１５】
半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第１導電型の第１素子形成領域および第２導電型の第２素子形成領域を形成する工程と、
前記第１素子形成領域および前記第２素子形成領域の表面上に、所定の誘電率を有する誘電体膜を形成する工程と、
前記素子分離領域において断面が露出する態様で、前記第１素子形成領域に位置する前記誘電体膜の部分の表面上に、第１仕事関数を有する第１金属膜を形成する工程と、
露出した前記断面上に境界絶縁膜を形成する工程と、
前記第２素子形成領域に位置する前記誘電体膜の部分の表面上に、前記第１仕事関数とは異なる第２仕事関数を有する第２金属膜を、前記第１金属膜との間に前記境界絶縁膜を介在させる態様で形成する工程と、
前記第１金属膜および前記第２金属膜の表面上に、所定の導電層を形成する工程と、
前記導電層、前記第１金属膜、前記第２金属膜および前記誘電体膜に加工を施すことにより、前記第１素子形成領域および前記第２素子形成領域を横切る電極部を形成する工程と
を備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、相補型の電界効果型トランジスタを備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
従来、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極部として、シリコン酸化膜あるいはシリコン窒化膜の上に、ポリシリコン膜が形成されたゲート電極部が知られている。近年では、ポリシリコン膜とシリコン酸化膜等との間の寄生容量を低減するとともに、シリコン基板からポリシリコン膜等へトンネル電流が流れるのを抑制するために、ゲート絶縁膜として、比較的誘電率の高い絶縁膜（Ｈｉｇｈ-ｋ膜）を適用し、そして、そのＨｉｇｈ-ｋ膜の上に金属膜を形成したゲート電極部の開発が進められている。
【０００３】
また、この種のゲート電極部では、ＭＯＳトランジスタとして低いしきい値電圧を確保するために、ｎチャネルトＭＯＳランジスタのゲート電極部の仕事関数（仕事関数ｎ）とｐチャネルＭＯＳトランジスタのゲート電極部の仕事関数（仕事関数ｐ）とを互いに異なる値に設定する必要があり、そのために、ｎチャネルトＭＯＳランジスタとｐチャネルＭＯＳトランジスタとで、互いに材料がそれぞれ異なるＨｉｇｈ-ｋ膜と金属膜とが適用されることになる。ここで、仕事関数ｎは、たとえば４．１ｅＶとされ、仕事関数ｐは５．１ｅＶとされる。
【０００４】
Ｈｉｇｈ-ｋ膜の材料として、たとえば、ＨｆＳｉＯＮやＨｆＯ2等のハフニウム系の材料が適していることが知られているが、ハフニウム系の材料では、仕事関数が４．６ｅＶ程度に集中する傾向がある。そのため、ｎチャネルトＭＯＳランジスタのＨｉｇｈ-ｋ膜としては、仕事関数を下げて目標とされる４．１ｅＶに近づけるために、ハフニウム系の材料にランタン（Ｌａ）、イットリウム（Ｙ）あるいはマグネシウム（Ｍｇ）等を添加する技術が提案されている。
【０００５】
一方、ｐチャネルトＭＯＳランジスタのＨｉｇｈ-ｋ膜としては、仕事関数を上げて目標とされる５．１ｅＶに近づけるために、ハフニウム系の材料にアルミニウム（Ａｌ）、タンタル（Ｔａ）あるいはチタン（Ｔｉ）等を添加する技術が提案されている。
【０００６】
また、ｎチャネルトＭＯＳランジスタの金属膜の材料として、たとえば、タンタルシリコンナイトライド（ＴａＳｉＮ）、タンタルナイトライド（ＴａＮ）またはタンタルカーバイト（ＴａＣ）等が適用され、ｐチャネルトＭＯＳランジスタの金属膜の材料として、チタンナイトライド（ＴｉＮ）またはチタンアルミナイトライド（ＴａＡｌＮ）等が適用されている。
【０００７】
なお、この種のゲート電極部を開示した文献として、たとえば、特許文献１、特許文献２、特許文献３および非特許文献１がある。
【特許文献１】特開２００７−１２３３６４号公報
【特許文献２】特開２００７−３２４５９４号公報
【特許文献３】特開２００７−３２４５９３号公報
【非特許文献１】S. C. Song et al., “Highly manufacturable 45nm LSTP CMOSFETsUsing Novel Dual High-k and Dual Metal Gate CMOS Integration”, Symp. On VLSI Tech. Digest, pp. 16-17. 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した半導体装置では次のような問題点があった。それぞれ所定の材料からなるＨｉｇｈ-ｋ膜と金属膜とによってゲート電極部が形成された後では、ソース・ドレイン領域を形成する際に、所定の不純物イオンが注入された領域を活性化するなどの約１０００℃程度の高温の熱処理が施される。
【０００９】
このとき、ｎチャネルＭＯＳトランジスタのＨｉｇｈ-ｋ膜および金属膜と、ｐチャネルトＭＯＳランジスタのＨｉｇｈ-ｋ膜および金属膜とがそれぞれ互いに接触している部分においては、一方の材料の一部が他方の材料中に熱拡散し、材料が相互拡散を起こすことが考えられる。その結果、ｎ（ｐ）チャネルトＭＯＳランジスタのしきい値電圧が変動して、しきい値電圧のばらつきの幅が広がるなどの問題点が発生することが考えられる。
【００１０】
本発明は上記想定される問題点を解決するためになされたものであり、その目的はゲート電極部のしきい値電圧の変動が抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、第１導電型の第１素子形成領域および第２導電型の第２素子形成領域と素子分離領域と電極部とを有している。第１導電型の第１素子形成領域および第２導電型の第２素子形成領域は、半導体基板の主表面の所定の領域にそれぞれ形成されている。素子分離領域は、第１素子形成領域と第２素子形成領域との間に位置し、第１素子形成領域と第２素子形成領域とを電気的に絶縁するように、半導体基板の主表面に形成されている。電極部は、第１素子形成領域および第２素子形成領域をそれぞれ横切るように、第１素子形成領域から素子分離領域を経て第２素子形成領域にわたり、半導体基板の主表面上に形成されている。その電極部は、第１誘電体膜と第１金属膜と第２誘電体膜と第２金属膜と導電性膜とを有している。第１誘電体膜は、第１素子形成領域を横切るように第１素子形成領域の表面上に形成されている。第１金属膜は、第１誘電体膜の表面上に形成されている。第２誘電体膜は、第２素子形成領域を横切るように第２素子形成領域の表面上に形成されている。第２金属膜は、第２誘電体膜の表面上に形成されている。導電性膜は、第１金属膜および第２金属膜の表面上に形成されている。その第１誘電体膜、第２誘電体膜、第１金属膜および第２金属膜は、第１誘電体膜と第２誘電体膜とが異なる材料から形成された第１異種構造および第１金属膜と第２金属膜とが異なる材料から形成された第２異種構造の少なくともいずれかの異種構造とされる。そして、第１誘電体膜と第２誘電体膜とに接触する態様で第１誘電体膜と第２誘電体膜との間に介在するとともに、第１金属膜と第２金属膜とに接触する態様で第１金属膜と第２金属膜との間に介在するように、素子分離領域の表面上に形成された境界絶縁膜を備えている。
【００１２】
本発明に係る他の半導体装置は、第１導電型の第１素子形成領域および第２導電型の第２素子形成領域と素子分離領域と電極部とを有している。第１導電型の第１素子形成領域および第２導電型の第２素子形成領域は、半導体基板の主表面の所定の領域にそれぞれ形成されている。素子分離領域は、第１素子形成領域と第２素子形成領域とを電気的に絶縁するように、半導体基板の主表面に形成されている。電極部は、第１素子形成領域および第２素子形成領域をそれぞれ横切るように、第１素子形成領域から素子分離領域を経て第２素子形成領域にわたり、半導体基板の主表面上に形成されている。その電極部は、誘電体膜と第１金属膜と第２誘電体膜と第２金属膜と導電性膜とを有している。誘電体膜は、第１素子形成領域を横切るように第１素子形成領域の表面上に形成されるとともに、第２素子形成領域を横切るように第２素子形成領域の表面上に形成されて所定の誘電率を有している。第１金属膜は、第１仕事関数を有し、第１素子形成領域上に位置する誘電体膜の部分の表面上に形成されている。第２金属膜は、第１仕事関数とは異なる第２仕事関数を有し、第２素子形成領域上に位置する誘電体膜の部分の表面上に形成されている。導電性膜は、第１金属膜および第２金属膜の表面上に形成されている。そして、第１金属膜と第２金属膜とに接触する態様で第１金属膜と第２金属膜との間に介在するように、素子分離領域の表面上に位置する誘電体膜の部分の上に形成された境界絶縁膜を備えている。
【００１３】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第１導電型の第１素子形成領域および第２導電型の第２素子形成領域を形成する。素子分離領域において断面が露出する態様で、第１素子形成領域の表面上に、第１誘電体膜および第１金属膜を形成する。露出した断面上に境界絶縁膜を形成する。第２素子形成領域の表面上に、第２誘電体膜および第２金属膜を、第１誘電体膜および第１金属膜との間に境界絶縁膜を介在させる態様で形成する。第１金属膜および第２金属膜の表面上に接するように、所定の導電層を形成する。導電層、第１金属膜、第２金属膜、第１誘電体膜および第２誘電体膜に加工を施すことにより、第１素子形成領域および第２素子形成領域を横切る電極部を形成する。第１誘電体膜を形成する工程、第２誘電体膜を形成する工程、第１金属膜を形成する工程および第２金属膜を形成する工程では、第１誘電体膜と第２誘電体膜とが異なる材料からなる第１異種構造および第１金属膜と第２金属膜とが異なる材料からなる第２異種構造の少なくともいずれかの異種構造となるように形成される。
【００１４】
本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第１導電型の第１素子形成領域および第２導電型の第２素子形成領域を形成する。素子分離領域の表面上に、境界絶縁膜を形成する。境界絶縁膜に対して一方側に位置する第１素子形成領域の表面上に、第１誘電体膜および第１金属膜を形成する。境界絶縁膜に対して他方側に位置する第２素子形成領域の表面上に、第２誘電体膜および第２金属膜を形成する。第１金属膜および第２金属膜の表面上に、所定の導電層を形成する。導電層、第１金属膜、第２金属膜、第１誘電体膜および第２誘電体膜に加工を施すことにより、第１素子形成領域および第２素子形成領域を横切る電極部を形成する。第１誘電体膜を形成する工程、第２誘電体膜を形成する工程、第１金属膜を形成する工程および第２金属膜を形成する工程では、第１誘電体膜と第２誘電体膜とが異なる材料からなる第１異種構造および第１金属膜と第２金属膜とが異なる材料からなる第２異種構造の少なくともいずれかの異種構造となるように形成される。
【００１５】
本発明に係るさらに他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第１導電型の第１素子形成領域および第２導電型の第２素子形成領域を形成する。第１素子形成領域および第２素子形成領域の表面上に、所定の誘電率を有する誘電体膜を形成する。素子分離領域において断面が露出する態様で、第１素子形成領域に位置する誘電体膜の部分の表面上に、第１仕事関数を有する第１金属膜を形成する。露出した断面上に境界絶縁膜を形成する。第２素子形成領域に位置する誘電体膜の部分の表面上に、第１仕事関数とは異なる第２仕事関数を有する第２金属膜を、第１金属膜との間に境界絶縁膜を介在させる態様で形成する。第１金属膜および第２金属膜の表面上に、所定の導電層を形成する。導電層、第１金属膜、第２金属膜および誘電体膜に加工を施すことにより、第１素子形成領域および第２素子形成領域を横切る電極部を形成する。
【発明の効果】
【００１６】
本発明に係る半導体装置によれば、第１誘電体膜と第２誘電体膜とが異なる材料から形成された第１異種構造および第１金属膜と第２金属膜とが異なる材料から形成された第２異種構造の少なくともいずれかの異種構造とされ、そして、素子分離領域の表面上には、第１誘電体膜と第２誘電体膜とに接触する態様で第１誘電体膜と第２誘電体膜との間に介在するとともに、第１金属膜と第２金属膜とに接触する態様で第１金属膜と第２金属膜との間に介在するように境界絶縁膜が形成されている。これにより、異種構造とされた一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第１素子形成領域に位置する電極部の部分と、第２素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
【００１７】
本発明に係る他の半導体装置によれば、第１金属膜と第２金属膜とが異なる材料から形成され、その第１金属膜と第２金属膜とに接触する態様で第１金属膜と第２金属膜との間に介在するように境界絶縁膜が形成されている。これにより、互いに材料が異なる第１金属膜および第２金属膜の一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第１素子形成領域に位置する電極部の部分と、第２素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
【００１８】
本発明に係る半導体装置の製造方法によれば、第１誘電体膜と第２誘電体膜とが異なる材料からなる第１異種構造および第１金属膜と第２金属膜とが異なる材料からなる第２異種構造の少なくともいずれかの異種構造が形成され、そして、露出した第１誘電体膜および第１金属膜の断面上に境界絶縁膜が形成され、さらに、第１誘電体膜および第１金属膜との間にその境界絶縁膜を介在させる態様で、第２誘電体膜および第２金属膜が形成される。これにより、異種構造とされた一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第１素子形成領域に形成される電極部の部分と、第２素子形成領域に形成される電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
【００１９】
本発明に係る他の半導体装置の製造方法によれば、素子分離領域の表面上に境界絶縁膜が形成された後に、第１誘電体膜、第２誘電体膜、第１金属膜および第２金属膜が形成される。その各膜は、第１誘電体膜と第２誘電体膜とが異なる材料からなる第１異種構造および第１金属膜と第２金属膜とが異なる材料からなる第２異種構造の少なくともいずれかの異種構造となるように形成される。これにより、異種構造とされた一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第１素子形成領域に位置する電極部の部分と、第２素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
【００２０】
本発明に係るさらに他の半導体装置の製造方法によれば、第１金属膜と第２金属膜とが異なる材料から形成され、そして、露出した第１金属膜の断面上に境界絶縁膜が形成され、さらに、第１金属膜との間にその境界絶縁膜を介在させる態様で第２金属膜が形成される。これにより、互いに材料が異なる第１金属膜および第２金属膜の一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第１素子形成領域に位置する電極部の部分と、第２素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
【発明を実施するための最良の形態】
【００２１】
発明の概要
はじめに、本発明の概要について説明する。図１に示すように、半導体基板１には、素子分離絶縁膜４によって区切られた素子形成領域２，３が形成されている。その素子形成領域２,３を横切るように、ゲート電極部１２が形成されている。図２に示すように、素子形成領域２には、ｐチャネルＭＯＳトランジスタＴ１が形成されている。また、図３に示すように、素子形成領域３には、ｎチャネルＭＯＳトランジスタＴ２が形成されている。素子形成領域２の周囲には、素子形成領域２を周方向から取り囲むように、素子分離絶縁膜４の表面上に境界絶縁膜（境界側壁絶縁膜）５が形成されている。さらに、ｐチャネルＭＯＳトランジスタＴ１およびｎチャネルＭＯＳトランジスタＴ２を覆うように層間絶縁膜７１が形成されている。その層間絶縁膜７１上に所定の配線７２が形成されている。
【００２２】
次に、ゲート電極部１２の構造についてより詳しく説明する。図４に示すように、素子形成領域２では、半導体基板１の領域の表面に接するようにＰ−ＨＫ膜６が形成され、そのＰ−ＨＫ膜６の表面に接するように所定材料からなる仕事関数制御用の金属膜８が形成されている。素子形成領域３では、半導体基板１の領域の表面に接するようにＮ−ＨＫ膜７が形成され、そのＮ−ＨＫ膜７の表面に接するように他の所定材料からなる仕事関数制御用の金属膜９が形成されている。その仕事関数制御用の金属膜８，９の表面に接するように、ポリシリコン膜１０が形成されている。そのポリシリコン膜１０の表面に接するように、金属シリサイドとして、たとえばニッケルシリサイド膜１１が形成されている。
【００２３】
境界側壁絶縁膜５は、Ｐ−ＨＫ膜７とＮ−ＨＫ膜６とに接触する態様でＰ−ＨＫ膜７とＮ−ＨＫ膜６との間に介在し、さらに、仕事関数制御用の金属膜８と仕事関数制御用の金属膜９とに接触する態様で金属膜８と金属膜９との間に介在している。
【００２４】
本半導体装置では、ｎチャネルＭＯＳトランジスタＴ２の仕事関数制御用の金属膜９およびゲート絶縁膜としてのＮ−ＨＫ膜７と、ｐチャネルＭＯＳトランジスタＴ１の仕事関数制御用の金属膜８およびゲート絶縁膜としてのＰ−ＨＫ膜６との間に境界側壁絶縁膜５が介在していることで、金属膜９に添加されている材料およびＰ−ＨＫ膜７に添加されている材料と、金属膜８に添加されている材料およびＮ−ＨＫ膜６に添加されている材料とが相互拡散するのを阻止することができる。これにより、ｐチャネルＭＯＳトランジスタＴ１およびｎチャネルＭＯＳトランジスタＴ２のそれぞれのしきい値電圧が変動するのを抑制することができる。以下、このような境界側壁絶縁膜を備えた半導体装置について具体的に説明する。
【００２５】
実施の形態１
ここでは、ｎチャネルＭＯＳトランジスタのゲート電極部に、ＬａＯ含有したＨｉｇｈ−ｋ膜とＴａＳｉＮ膜とを適用し、ｐチャネルＭＯＳトランジスタのゲート電極部に、ＡｌＯを含有したＨｉｇｈ−ｋ膜とＴｉＮ膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜とシリコン窒化膜を適用した半導体装置について説明する。
【００２６】
図５に示すように、まず、ｎチャネルＭＯＳトランジスタが形成される素子形成領域３（領域Ｒ１）では、半導体基板１の領域の表面に接するようにＮ−ＨＫ膜としてＬａＯを含有したＨｉｇｈ−ｋ膜３５が形成され、そのＨｉｇｈ−Ｋ膜３５の表面に接するように、仕事関数制御用金属膜としてＴａＳｉＮ膜３０が形成されている。
【００２７】
一方、ｐチャネルＭＯＳトランジスタが形成される素子形成領域２（領域Ｒ２）では、半導体基板１の領域の表面に接するようにＰ−ＨＫ膜としてＡｌＯを含有したＨｉｇｈ−Ｋ膜３４が形成され、そのＨｉｇｈ−Ｋ膜３４の表面に接するように仕事関数制御用金属膜としてＴｉＮ膜２３が形成されている。そのＴａＳｉＮ膜３０およびＴｉＮ膜２３の表面に接するように、シリコン膜２４，３１，３３が形成されている。
【００２８】
素子分離絶縁膜４の表面上には、境界側壁絶縁膜として、主として境界側壁シリコン窒化膜２８およびシリコン酸化膜（犠牲酸化膜）２６等が形成されている。境界側壁シリコン窒化膜２８等は、ＬａＯを含有したＨｉｇｈ−ｋ膜３５とＡｌＯを含有したＨｉｇｈ−Ｋ膜３４とに接触する態様で、Ｈｉｇｈ−ｋ膜３５とＨｉｇｈ−Ｋ膜３４との間に介在し、さらに、ＴａＳｉＮ膜３０とＴｉＮ膜２３とに接触する態様で、ＴａＳｉＮ膜３０とＴｉＮ膜２３との間に介在している。本実施の形態に係る半導体装置は、以上のように構成される。
【００２９】
次に、上述した半導体装置の製造方法について説明する。まず、図６に示すように、半導体基板１の所定の領域に素子分離絶縁膜４を形成することにより、ｎチャネルＭＯＳトランジスタが形成される素子形成領域３と、ｐチャネルＭＯＳトランジスタが形成される素子形成領域２とが形成される。次に、半導体基板１の表面に接するように、ＨｆＳｉＯＮやＨｆＯ2等のハフニウム系のＨｉｇｈ−ｋ膜２１が形成される。
【００３０】
次に、Ｈｉｇｈ−ｋ膜２１の表面に接するように、ｐチャネルＭＯＳトランジスタのしきい値を調整するためのＡｌＯキャップ膜２２が形成される。次に、そのＡｌＯキャップ膜２２の表面に接するように、ｐチャネルＭＯＳトランジスタの仕事関数制御用金属膜としてＴｉＮ膜２３が形成される。次に、そのＴｉＮ膜２３の表面に接するように、シリコンキャップ膜２４が形成される。なお、シリコンキャップ膜２４は保護膜であって、シリコン酸化膜（ＳｉＯ2）やシリコン酸窒化膜（ＳｉＯＮ）あるいはシリコン窒化膜（ＳｉＮ）でもよい。
【００３１】
次に、図７に示すように、素子形成領域２を覆うように、所定のフォトレジスト（パターン）２５が形成される。次に、図８に示すように、そのフォトレジスト２５をマスクとして、素子形成領域３に露出するシリコンキャップ膜２４等に異方性エッチングを施すことにより、Ｈｉｇｈ−ｋ膜２１の表面を露出させる。次に、フォトレジスト２５が除去されて、図９に示すように、露出したＨｉｇｈ−ｋ膜２１の表面等が、所定の洗浄液にて洗浄される。
【００３２】
次に、図１０に示すように、ＡＬＤ（Atomic layer Deposition）またはＣＶＤ（Chemical Vapor Deposition）により、Ｈｉｇｈ−ｋ膜２１およびシリコンキャップ膜２４を覆うように、シリコン酸化膜２６が形成され、そのシリコン酸化膜２６上にシリコン窒化膜２７が形成される。
【００３３】
次に、シリコン窒化膜２７に異方性エッチング（エッチバック）を施すことにより、シリコンキャップ膜２４、ＴｉＮ膜２３およびＡｌＯキャップ膜２２の積層断面（側壁面）上に、シリコン酸化膜２６およびシリコン窒化膜２７を残して、他の領域に位置するシリコン窒化膜２８の部分が除去される。このとき、エッチバックの条件としては、素子形成領域３に位置するシリコン酸化膜２６の部分でエッチングが止まるように設定することが望ましい。
【００３４】
このシリコン酸化膜２６は、シリコン窒化膜２８をエッチバックする際の犠牲酸化膜として機能する。その後、図１１に示すように、希フッ酸等により、Ｈｉｇｋ−ｋ膜２１を残しながら選択的にシリコン酸化膜２６が除去されて、Ｈｉｇｈ−ｋ膜２１の表面が露出する。シリコン酸化膜２６は、Ｈｉｇｈ−ｋ膜２１に対してエッチングレートが十分に速いものを適用する必要がある。こうして、側壁面上に残されたシリコン窒化膜の部分が境界側壁シリコン窒化膜２８となる。ここで、境界側壁シリコン窒化膜２８が素子分離絶縁膜４が位置する領域内に確実に形成されるためには、図１１に示すように、境界側壁シリコン窒化膜２８の幅Ｗは、素子分離絶縁膜４の幅Ｌの半分以下であることが望ましい。
【００３５】
次に、図１２に示すように、Ｈｉｇｈ−ｋ膜２１の表面に接するように、ＬａＯキャップ膜２９が形成され、そのＬａＯキャップ膜２９の表面に接するように、ｎチャネルＭＯＳトランジスタの仕事関数制御金属膜としてＴａＳｉＮ膜３０が形成される。次に、ＴａＳｉＮ膜３０の表面に接するように、シリコンキャップ膜３１が形成される。次に、素子形成領域３を覆うように、フォトレジスト（パターン）３２が形成される。
【００３６】
次に、図１３に示すように、フォトレジスト３２をマスクとして、ウェットエッチングを施すことにより、素子形成領域２に位置する、シリコンキャップ膜３１、ＴａＳｉＮ膜３０、ＬａＯキャップ膜２９が除去される。次に、図１４に示すように、フォトレジスト３２が除去される。また、シリコンキャップ膜２４の表面の酸化膜（図示せず）が除去される。次に、シリコンキャップ膜３１，２４の表面に接するように、ポリシリコン膜３３が形成される（図１５参照）。次に、所定の加工を施すことにより、ゲート電極部１２が形成される（図１〜図４参照）。なお、ポリシリコン膜３３を形成する前に、シリコンキャップ膜３１,２４を除去してもよい。
【００３７】
その後、図１５に示すように、所定の熱処理を施すことにより、ＬａＯキャップ膜２９およびＡｌＯキャップ膜２２はＨｉｇｈ−ｋ膜２１に熱拡散（ミキシング）し、素子形成領域３ではＬａＯを含んだＨｉｇｈ−ｋ膜３５が形成され、素子形成領域２ではＡｌＯを含んだＨｉｇｈ−ｋ膜３４が形成される。なお、この処理は必ずしもこの段階で行なう必要はなく、その後の不純物イオンを活性化させるための熱処理で代用してもよい。
【００３８】
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部１２を覆うように層間絶縁膜７１が形成され、その層間絶縁膜７１の表面上に所定の配線７２等が形成されて半導体装置の主要部分が完成する（図１〜図４参照）。
【００３９】
上述した半導体装置では、素子分離絶縁膜４の表面上に境界側壁シリコン窒化膜２８が形成されていることで、ゲート電極部１２に含まれる金属等が相互拡散するのを阻止することができる。このことについて、比較例をまじえて説明する。
【００４０】
比較例に係る半導体装置では、まず、図１６に示すように、素子分離絶縁膜１０４によって仕切られた素子形成領域１０２，１０３を覆うように、Ｐ−ＨＫ膜１０５が形成される。次に、そのＰ−ＨＫ膜１０５の表面に接するように、ＴｉＮ膜１０６が形成される。次に、ＴｉＮ膜１０６に接するように、シリコンキャップ膜１０７が形成される。次に、図１７に示すように、素子形成領域１０２を覆うようにフォトレジスト１０８が形成される。
【００４１】
次に、図１８に示すように、フォトレジスト１０８をマスクとして、シリコンキャップ膜１０７およびＴｉＮ膜１０６に異方性エッチングを施すことにより、素子形成領域１０３に位置するＰ−ＨＫ膜１０５の表面を露出させる。次に、図１９に示すように、フォトレジスト１０７が除去される。次に、図２０に示すように、所定のウェット処理を施すことにより、素子形成領域１０３に露出しているＰ−ＨＫ膜１０５の部分が除去される。その後、比較的薄いシリコン酸化膜（図示せず）が形成される。
【００４２】
次に、図２１に示すように、半導体基板の表面上にＮ−ＨＫ膜１０９が形成される。次に、図２２に示すように、Ｎ−ＨＫ膜１０９の表面に接するように、ＴａＳｉＮ膜１１０が形成される。そのＴａＳｉＮ膜１１０の表面に接するように、シリコンキャップ膜１１１が形成される。次に、素子形成領域１０３を覆うように、フォトレジスト１１２が形成される。次に、図２３に示すように、フォトレジスト１１２をマスクとして、シリコンキャップ膜１１１およびＴａＳｉＮ膜１１０に異方性エッチングを施すことにより、素子形成領域１０２に位置するＮ−ＨＫ膜１０９の部分を露出させる。
【００４３】
次に、図２４に示すように、フォトレジスト１１２が除去され、また、所定のウェット処理を施すことにより、素子形成領域１０２に露出するＮ−ＨＫ膜１０９の部分が除去される。次に、図２５に示すように、シリコンキャップ膜１１１，１０７の表面に接するように、ポリシリコン膜１１３が形成される。その後、所定の加工を施すことにより、ゲート電極部が形成される。また、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、配線等が形成されて半導体装置の主要部分が完成する。
【００４４】
比較例に係る半導体装置では、素子分離絶縁膜１０４上で、Ｎ−ＨＫ膜１０９とＰ−ＨＫ膜１０５とが直接接している。また、ＴａＳｉＮ膜１１０とＴｉＮ膜１０６との間に比較的薄いＮ−ＨＫ膜１０９が介在している。そのため、これらの膜が接触した後の活性化等の熱処理によって、Ｎ−ＨＫ膜１０９とＰ−ＨＫ膜１０５との間でそれぞれを構成する材料が相互拡散（矢印参照）を起こしたり、ＴａＳｉＮ膜１１０とＴｉＮ膜１０６との間で金属が相互拡散（矢印参照）を起こすことがある。その結果、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのしきい値電圧が変動し、しきい値電圧のばらつきの幅（範囲）が増大することになる。
【００４５】
これに対して、本実施の形態に係る半導体装置では、図１５に示すように、素子形成領域３に形成されるＬａＯを含んだＨｉｇｈ−ｋ膜３５およびＴａＳｉＮ膜３０と、素子形成領域２に形成されるＡｌＯを含んだＨｉｇｈ−ｋ膜３４およびＴｉＮ膜２３との間に、境界側壁シリコン窒化膜２８が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができる。その結果、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
【００４６】
実施の形態２
ここでは、ｎチャネルＭＯＳトランジスタのゲート電極部に、ＬａＯを含有したＨｉｇｈ−ｋ膜とＴｉＮ膜とを適用し、ｐチャネルＭＯＳトランジスタのゲート電極部に、ＡｌＯを含有したＨｉｇｈ−ｋ膜とＴｉＮ膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜とシリコン窒化膜を適用した半導体装置について説明する。
【００４７】
まず、その製造方法について説明する。前述した図６に示す工程と同様の工程を経て、図２６に示すように、半導体基板１の表面上に、Ｈｉｇｈ−ｋ膜２１、ＡｌＯキャップ膜２２、ＴｉＮ膜２３およびシリコンキャップ膜２４が形成される。次に、図２７に示すように、素子形成領域２を覆うように、所定のフォトレジスト（パターン）２５が形成される。次に、図２８に示すように、そのフォトレジスト２５をマスクとして、素子形成領域３に露出するシリコンキャップ膜２４等に異方性エッチングとＨ2Ｏ2溶液等によるエッチングを施すことにより、Ｈｉｇｈ−ｋ膜２１の表面を露出させる。
【００４８】
次に、フォトレジスト２５が除去されて、図２９に示すように、露出したＨｉｇｈ−ｋ膜２１の表面等が所定の洗浄液にて洗浄される。次に、図３０に示すように、ＡＬＤまたはＣＶＤにより、Ｈｉｇｈ−ｋ膜２１およびシリコンキャップ膜２４を覆うように、シリコン酸化膜２６が形成され、そのシリコン酸化膜２６上にシリコン窒化膜２７が形成される。
【００４９】
次に、シリコン窒化膜２７に異方性エッチング（エッチバック）を施すことにより、シリコンキャップ膜２４、ＴｉＮ膜２３およびＡｌＯキャップ膜２２の積層断面（側壁面）上に、シリコン酸化膜２６およびシリコン窒化膜２７を残して、他の領域に位置するシリコン窒化膜２７の部分が除去される。次に、図３１に示すように、希フッ酸等により、Ｈｉｇｋ−ｋ膜２１を残しながら選択的にシリコン酸化膜２６が除去されて、Ｈｉｇｈ−ｋ膜２１の表面が露出する。こうして、側壁面上に残されたシリコン窒化膜２７の部分が境界側壁シリコン窒化膜２８となる。
【００５０】
次に、図３２に示すように、Ｈｉｇｈ−ｋ膜２１の表面に接するように、ＬａＯキャップ膜２９とｎチャネルＭＯＳトランジスタの仕事関数制御用のＴｉＮ膜４１が順次形成される。次に、ＴｉＮ膜４１の表面に接するように、シリコンキャップ膜３１が形成される。次に、素子形成領域３を覆うように、フォトレジスト（パターン）３２が形成される。
【００５１】
次に、図３３に示すように、フォトレジスト３２をマスクとして、ウェットエッチングを施すことにより、素子形成領域２に露出する、シリコンキャップ膜３１、ＴｉＮ膜４１、ＬａＯキャップ膜２９が除去される。次に、図３４に示すように、フォトレジスト３２が除去される。また、シリコンキャップ膜２４の表面の酸化膜（図示せず）が除去される。次に、シリコンキャップ膜３１，２４の表面に接するように、ポリシリコン膜３３が形成される（図３５参照）。
【００５２】
その後、図３５に示すように、所定の熱処理を施すことにより、ＬａＯキャップ膜２９およびＡｌＯキャップ膜２２はＨｉｇｈ−ｋ膜２１に熱拡散（ミキシング）し、素子形成領域３ではＬａＯを含んだＨｉｇｈ−ｋ膜３５が形成され、素子形成領域２ではＡｌＯを含んだＨｉｇｈ−ｋ膜３４が形成される。なお、この処理は必ずしもこの段階で行なう必要はない。
【００５３】
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、次に、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部１２を覆うように層間絶縁膜７１が形成され、その層間絶縁膜７１の表面上に所定の配線７２等が形成されて半導体装置の主要部分が完成する（図１〜図４参照）。
【００５４】
本実施の形態に係る半導体装置では、素子形成領域３に形成されるＬａＯを含んだＨｉｇｈ−ｋ膜３５と、素子形成領域２に形成されるＡｌＯを含んだＨｉｇｈ−ｋ膜３４との間に、境界側壁シリコン窒化膜２８が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができる。その結果、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
【００５５】
実施の形態３
ここでは、境界側壁絶縁膜をあらかじめ形成する方法について説明する。なお、ここで説明する工程断面図における素子形成領域３（領域Ｒ１）および素子形成領域２（領域Ｒ２）は、図面作成の都合上、他の実施の形態の工程断面図における素子形成領域３（領域Ｒ１）および素子形成領域２（領域Ｒ２）とは左右逆となっている。
【００５６】
まず、図３６に示すように、素子形成領域２，３が形成された後、シリコン酸化膜（犠牲酸化膜）４２およびシリコンキャップ膜２４が形成される。次に、素子形成領域３を覆うように、所定のフォトレジスト２５が形成される。次に、図３７に示すように、フォトレジスト２５をマスクとして、素子形成領域２に露出するシリコンキャップ膜２４に異方性エッチングを施すことにより、シリコン酸化膜４２の表面を露出させる。その後、フォトレジスト２５が除去される。
【００５７】
次に、図３８に示すように、ＡＬＤまたはＣＶＤにより、シリコン酸化膜４２およびシリコンキャップ膜２４を覆うように、シリコン窒化膜２７が形成される。次に、シリコン窒化膜２７に異方性エッチング（エッチバック）を施すことにより、図３９に示すように、シリコンキャップ膜２４の側壁面上に、シリコン窒化膜２７を残して、他の領域に位置するシリコン窒化膜２７の部分が除去される。
【００５８】
エッチバックの条件は、素子形成領域３に位置するシリコンキャップ膜２４でエッチングが止まるように設定することが好ましい。シリコン酸化膜４２は、シリコン窒化膜２７のエッチバックの際の犠牲酸化膜として機能する。こうして、シリコンキャップ膜２４の側壁面に残されたシリコン窒化膜２７が境界側壁シリコン窒化膜２８となる。次に、図４０に示すように、シリコン酸化膜４２を残しながら選択的にシリコンキャップ膜２４が除去される。その後、露出しているシリコン酸化膜４２が除去される。
【００５９】
次に、図４１に示すように、境界側壁シリコン窒化膜２８を覆うように、半導体基板１上にハフニウム系のＨｉｇｈ−ｋ膜２１が形成される。次に、そのＨｉｇｈ−ｋ膜２１の表面に接するように、ＬａＯキャップ膜４３が形成される。そのＬａＯキャップ膜４３の表面に接するようにＴｉＮ膜４４が形成される。
【００６０】
次に、図４２に示すように、素子形成領域３を覆うようにフォトレジスト３２が形成される。このとき、フォトレジスト３２の端３２ａが、境界側壁シリコン窒化膜２８よりも素子形成領域３の側に位置するようにパターニングする。次に、フォトレジスト３２をマスクとして、ＨＣｌ系水溶液およびＨ2Ｏ2系水溶液により、素子形成領域２に露出しているＴｉＮ膜４４およびＬａＯ膜４３が除去される。その後、フォトレジスト３２が除去される。次に、図４３に示すように、素子形成領域３に露出しているＴｉＮ膜４４が除去される。このとき、ＴｉＮ膜４４を除去する条件は、Ｈｉｇｈ−ｋ膜２１を残すような条件とされる。
【００６１】
次に、図４４に示すように、Ｈｉｇｈ−ｋ膜２１およびＬａＯ膜４３を覆うように、半導体基板１上に、仕事関数制御用金属膜としてＴｉＮ膜４５があらためて形成される。次に、そのＴｉＮ膜４５の表面に接するように、ポリシリコン膜３３が形成される。
【００６２】
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、次に、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部１２を覆うように層間絶縁膜７１が形成され、その層間絶縁膜７１の表面上に所定の配線７２等が形成されて半導体装置の主要部分が完成する（図１〜図４参照）。
【００６３】
注入された不純物イオンを活性化させる熱処理、あるいは、他の熱処理工程において、ＬａＯ膜４３中のＬａＯがＨｉｇｈ−ｋ膜２１に拡散して、図４５に示すように、素子形成領域３では、ＬａＯを含むＨｉｇｈ−ｋ膜３７が形成される。一方、素子形成領域２では、Ｈｉｇｈ−ｋ膜２１は、ＬａＯを含まないＨｉｇｈ−ｋ膜３６として残る。
【００６４】
上述した半導体装置では、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで、それぞれ同じＨｉｇｈ−ｋ膜と仕事関数用制御金属膜（ＴｉＮ膜）が形成され、その後、ｎチャネルトランジスタが形成される素子形成領域３にだけ、約１ｎｍ程度の極薄いＬａＯキャップ膜４３が形成され、熱処理によりＬａがＨｉｇｈ−ｋ膜２１へ拡散される。
【００６５】
一般的に、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで、それぞれ同じＨｉｇｈ−ｋ膜と仕事関数用制御金属膜を形成し、そして、一方のＭＯＳトランジスタが形成される素子形成領域にだけ、しきい値電圧を低減する所定の金属を含む極薄いキャップ膜を形成する場合には、熱処理によって、その金属が、その素子形成領域から他方のＭＯＳトランジスタが形成される素子形成領域へ拡散し、他方のＭＯＳトランジスタのしきい値電圧が変動することが想定される。
【００６６】
上述した半導体装置では、あらかじめ、境界側壁シリコン窒化膜２８が形成されることで、ＬａＯキャップ膜４３からｐチャネルＭＯＳトランジスタが形成される素子形成領域２への拡散距離を、実質的により長くすることができる。これにより、活性化等の熱処理によって、ＬａＯキャップ膜のＬａがｐチャネルＭＯＳトランジスタが形成される素子形成領域２へ拡散することが抑制され、ｐチャネルＭＯＳトランジスタのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
【００６７】
また、上述した半導体では、境界側壁シリコン窒化膜２８と半導体基板１との間に、シリコン酸化膜（犠牲酸化膜）４２を介在させている。Ｌａの拡散距離を長くするという観点から、このシリコン酸化膜４２を窒化することで、実質的な拡散距離をさらに延ばすことができ、ｐチャネルＭＯＳトランジスタのしきい値電圧のばらつきをさらに小さくすることができる
実施の形態４
ここでは、ｎチャネルＭＯＳトランジスタのゲート電極部に、ＬａＯを含有したＨｉｇｈ−ｋ膜とＴａＳｉＮ膜とを適用し、ｐチャネルＭＯＳトランジスタのゲート電極部に、ＡｌＯを含有したＨｉｇｈ−ｋ膜とＴｉＮ膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜を適用した半導体装置について説明する。
【００６８】
まず、その製造方法について説明する。図４６に示すように、半導体基板１の表面上に、ｐチャネルＭＯＳトランジスタのＨｉｇｈ−ｋ膜として、たとえばＨｆＡｌＯＮ等のＰ−ＨＫ膜５１が形成される。次に、そのＰ−ＨＫ膜５１の表面に接するように、仕事関数制御用金属膜としてＴｉＮ膜２３が形成される。次に、ＴｉＮ膜２３の表面に接するように、シリコンキャップ膜２４が形成される。なお、シリコンキャップ膜２４は保護膜であって、他のシリコン酸化膜（ＳｉＯ2）等の絶縁膜を適用してもよい。
【００６９】
次に、図４７に示すように、素子形成領域２を覆うように、所定のフォトレジスト２５が形成される。次に、図４８に示すように、そのフォトレジスト２５をマスクとして、素子形成領域３に露出するシリコンキャップ膜２４等に異方性エッチングおよびＨ2Ｏ2溶液等によるエッチングを施すことにより、Ｐ−ＨＫ膜５１の表面を露出させる。次に、図４９に示すように、フォトレジスト２５が除去される。その後、露出したＰ−ＨＫ膜５１が希フッ酸によって除去されて、素子形成領域３の表面（半導体基板１の表面）が露出する。
【００７０】
次に、図５０に示すように、ＡＬＤまたはＣＶＤにより、露出した素子形成領域３の表面およびシリコンキャップ膜２４を覆うように、シリコン酸化膜５２が形成される。次に、図５１に示すように、シリコン酸化膜５２に異方性エッチング（エッチバック）を施し、さらに、希フッ酸によるウエットエッチングを施すことにより、シリコンキャップ膜２４、ＴｉＮ膜２３およびＰ−ＨＫ膜５１の積層断面（側壁面）上に、シリコン酸化膜５２を残して、他の領域に位置するシリコン酸化膜５２の部分が除去される。なお、ウェットエッチングの条件として、シリコンキャップ膜２４等の側壁面に位置するシリコン酸化膜５２の部分がすべて除去されない条件が設定される。
【００７１】
こうして、シリコンキャップ膜２４等の側壁面上に残されたシリコン酸化膜５２の部分が、境界側壁シリコン酸化膜５３となる。なお、すでに述べたように、境界側壁シリコン酸化膜５３が素子分離絶縁膜４が位置する領域内に確実に形成されるためには、境界側壁シリコン酸化膜５３の幅は、素子分離絶縁膜４の幅の半分以下であることが望ましい。
【００７２】
次に、図５２に示すように、素子形成領域３、境界側壁シリコン酸化膜５３およびシリコンキャップ膜２４を覆うように、ｎチャネルＭＯＳトランジスタのＨｉｇｈ−ｋ膜として、たとえばＨｆＬａＯＮ等のＮ−ＨＫ膜５４が形成される。次に、そのＮ−ＨＫ膜５４の表面に接するように、仕事関数制御用金属膜としてＴａＳｉＮ膜５５が形成される。次に、次に、ＴａＳｉＮ膜５５の表面に接するように、シリコンキャップ膜３１が形成される。次に、素子形成領域３を覆うように、フォトレジスト３２が形成される。
【００７３】
次に、図５３に示すように、フォトレジスト３２をマスクとして、異方性エッチングを施すことにより、素子形成領域２に位置するシリコンキャップ膜３１、ＴａＳｉＮ膜５５の部分が除去される。その後、フォトレジスト３２が除去される。次に、図５４に示すように、所定のウェットエッチングを施すことにより、素子形成領域２に露出しているＮ−ＨＫ膜５４が除去される。
【００７４】
次に、図５５に示すように、シリコンキャップ膜２４，３１の表面に接するように、ポリシリコン膜３３が形成される。次に、所定の加工を施すことにより、ゲート電極部が形成される（図１〜図４参照）。なお、ポリシリコン膜３３を形成する前に、シリコンキャップ膜３１,２４を除去してもよい。
【００７５】
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部１２を覆うように層間絶縁膜７１が形成され、その層間絶縁膜７１の表面上に所定の配線７２等が形成されて半導体装置の主要部分が完成する（図１〜図４参照）。
【００７６】
本実施の形態に係る半導体装置では、素子形成領域３に形成されるＬａＯを含んだＮ−ＨＫ膜５４およびＴａＳｉＮ膜５５と、素子形成領域２に形成されるＡｌＯを含んだＰ−ＨＫ膜５１およびＴｉＮ膜２３との間に、それぞれの膜に接触する態様で境界側壁シリコン酸化膜５３が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができ、その結果、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれのしきい値電圧の変動が抑えられ、しきい値電圧のばらつきの幅を小さくすることができる。
【００７７】
また、素子形成領域３に位置するＰ−ＨＫ膜５１を除去した後に、あらためてＮ−ＨＫ膜５４を形成する際に、素子形成領域２に位置するＰ−ＨＫ膜５１およびＴｉＮ膜２３は、シリコンキャップ膜２４と境界側壁シリコン酸化膜５３によって覆われていることで、Ｐ−ＨＫ膜５１およびＴｉＮ膜２３の金属が他の領域へ拡散して汚染するのを抑制することができ、界面準位を低減することができるとともに、ゲートリークが増大するのを抑制することができる。
【００７８】
実施の形態５
ここでは、ｎチャネルＭＯＳトランジスタのゲート電極部に、ＬａＯを含有したＨｉｇｈ−ｋ膜とＴａＳｉＮ膜とを適用し、ｐチャネルＭＯＳトランジスタのゲート電極部に、ＡｌＯを含有したＨｉｇｈ−ｋ膜とＴｉＮ膜とを適用し、そして、境界側壁絶縁膜としてシリコン窒化膜を適用した半導体装置について説明する。
【００７９】
まず、その製造方法について説明する。前述した図４６に示す工程と同様の工程を経て、図５６に示すように、半導体基板１の表面上に、ｐチャネルＭＯＳトランジスタのＨｉｇｈ−ｋ膜として、たとえばＨｆＡｌＯＮ等のＰ−ＨＫ膜５１が形成される。そのＰ−ＨＫ膜５１の表面に接するように、仕事関数制御用金属膜としてＴｉＮ膜２３が形成される。そのＴｉＮ膜２３の表面に接するように、シリコンキャップ膜２４が形成される。
【００８０】
次に、図５７に示すように、素子形成領域２を覆うように、所定のフォトレジスト２５が形成される。次に、図５８に示すように、そのフォトレジスト２５をマスクとして、異方性エッチングを素子形成領域３に露出するシリコンキャップ膜２４等に施すことにより、Ｐ−ＨＫ膜５１の表面を露出させる。次に、図５９に示すように、フォトレジスト２５が除去される。その後、露出したＰ−ＨＫ膜５１が希フッ酸によって除去されて、素子形成領域３の表面（半導体基板の表面）が露出する。
【００８１】
次に、図６０に示すように、ＡＬＤまたはＣＶＤにより、露出した素子形成領域３の表面およびシリコンキャップ膜２４を覆うように、シリコン酸化膜２６が形成される。なお、シリコン酸化膜２６は、必ずしも段差被覆性に優れている必要はなく、酸素雰囲気中における熱処理によって形成されるシリコン酸化膜であってもよい。このシリコン酸化膜２６は、次工程におけるシリコン窒化膜のエッチバックの際に、半導体基板１の表面にダメージが入らないようにするための犠牲酸化膜としての役割を有する。
【００８２】
そのシリコン酸化膜２６の表面に接するように、シリコン窒化膜２７が形成される。次に、図６１に示すように、シリコン窒化膜２７に異方性エッチング（エッチバック）を施すことにより、シリコンキャップ膜２４、ＴｉＮ膜２３およびＰ−ＨＫ膜５１の積層断面（側壁面）上にシリコン窒化膜２７を残して、他の領域に位置するシリコン窒化膜２７の部分が除去される。さらに、希フッ酸によるウエットエッチングを施すことにより、露出したシリコン酸化膜２６の部分が除去されて、素子形成領域２では、その表面（半導体基板の表面）が露出する。こうして、シリコンキャップ膜２４等の側壁面上に残されたシリコン酸化膜２６およびシリコン窒化膜２７の部分が、境界側壁シリコン窒化膜２８となる。
【００８３】
次に、図６２に示すように、素子形成領域３、境界側壁シリコン窒化膜２８およびシリコンキャップ膜２４を覆うように、ｎチャネルＭＯＳトランジスタのＨｉｇｈ−ｋ膜として、たとえばＨｆＬａＯＮ等のＮ−ＨＫ膜５４が形成される。次に、そのＮ−ＨＫ膜５４の表面に接するように、仕事関数制御用金属膜としてＴａＳｉＮ膜５５が形成される。次に、次に、ＴａＳｉＮ膜５５の表面に接するように、シリコンキャップ膜３１が形成される。次に、素子形成領域３を覆うように、フォトレジスト３２が形成される。
【００８４】
次に、図６３に示すように、フォトレジスト３２をマスクとして、異方性エッチングを施すことにより、素子形成領域２に位置するシリコンキャップ膜３１、ＴａＳｉＮ膜５５の部分が除去される。その後、フォトレジスト３２が除去される。次に、図６４に示すように、所定のウェットエッチングを施すことにより、素子形成領域２に露出しているＮ−ＨＫ膜５４が除去される。
【００８５】
次に、図６５に示すように、シリコンキャップ膜２４，３１の表面に接するように、ポリシリコン膜３３が形成される。次に、所定の加工を施すことにより、ゲート電極部が形成される（図１〜図４参照）。なお、ポリシリコン膜３３を形成する前に、シリコンキャップ膜３１,２４を除去してもよい。
【００８６】
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部１２を覆うように層間絶縁膜７１が形成され、その層間絶縁膜７１の表面上に所定の配線７２等が形成されて半導体装置の主要部分が完成する（図１〜図４参照）。
【００８７】
本実施の形態に係る半導体装置では、素子形成領域３に形成されるＬａＯを含んだＮ−ＨＫ膜５４およびＴａＳｉＮ膜５５と、素子形成領域２に形成されるＡｌＯを含んだＰ−ＨＫ膜５１およびＴｉＮ膜２３との間に、それぞれの膜に接触する態様で境界側壁シリコン窒化膜２８が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができ、その結果、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
【００８８】
また、そのような境界側壁シリコン窒化膜を形成する前に、シリコン酸化膜２６を形成することで、シリコン窒化膜２７をエッチバックする際に、半導体基板１へのプラズマダメージや、オーバエッチングによる半導体基板１の削れを抑制することができ、これにより、半導体基板１内の欠陥を増加させることがなくなり、また、清浄で平坦な半導体基板１の表面（素子形成領域３の表面）を得ることができる。そして、そのような表面状態のもとで、素子形成領域３にＮ−ＨＫ膜５４を形成することで、ｎチャネルＭＯＳトランジスタのしきい値電圧のばらつきを低減することができる。
【００８９】
実施の形態６
ここでは、ｎチャネルＭＯＳトランジスタのゲート電極部にＴａＳｉＮ膜を適用するとともに、ｐチャネルＭＯＳトランジスタのゲート電極部にＴｉＮ膜を適用する一方、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで同じＨｉｇｈ−ｋ膜を適用し、そして、境界側壁絶縁膜としてシリコン窒化膜を適用した半導体装置について説明する。
【００９０】
まず、その製造方法について説明する。図６６に示すように、半導体基板１の表面上に、ＨｆＳｉＯＮやＨｆＯ2等のハフニウム系のＨＫ膜６１が形成される。次に、そのＨＫ膜６１の表面に接するように、仕事関数制御用金属膜としてＴｉＮ膜２３が形成される。次に、そのＴｉＮ膜２３の表面に接するように、シリコンキャップ膜２４が形成される。
【００９１】
次に、図６７に示すように、素子形成領域２を覆うように、所定のフォトレジスト２５が形成される。次に、図６８に示すように、そのフォトレジスト２５をマスクとして、素子形成領域３に露出するシリコンキャップ膜２４等に異方性エッチングを施すことにより、ＨＫ膜６１の表面を露出させる。次に、図６９に示すように、フォトレジスト２５が除去される。次に、図７０に示すように、ＡＬＤまたはＣＶＤにより、露出したＨＫ膜６１の表面およびシリコンキャップ膜２４を覆うように、シリコン酸化膜２６およびシリコン窒化膜２７が形成される。
【００９２】
次に、図７１に示すように、シリコン窒化膜２７に異方性エッチング（エッチバック）を施すことにより、シリコンキャップ膜２４およびＴｉＮ膜２３の積層断面（側壁面）上にシリコン窒化膜２７を残して、他の領域に位置するシリコン窒化膜２７の部分が除去される。エッチバックの条件は、素子形成領域３に位置するシリコン酸化膜２６の部分で止まるように設定される。シリコン酸化膜２６は、シリコン窒化膜２７をエッチバックする際の犠牲酸化膜としての役割を有する。
【００９３】
その後、希フッ酸によるウエットエッチングを施すことにより、ＨＫ膜６１を残しながら選択的にシリコン酸化膜２６の部分が除去される。シリコン酸化膜２６は、ＨＫ膜６１と比較して、エッチングレートが十分に速いものを適用する必要がある。こうして、側壁面上に残されたシリコン窒化膜の部分が境界側壁シリコン窒化膜２８となる。
【００９４】
次に、図７２に示すように、露出したＨＫ膜６１、境界側壁シリコン窒化膜２８およびシリコンキャップ膜２４を覆うように、仕事関数制御用金属膜としてＴａＳｉＮ膜５５が形成される。次に、次に、ＴａＳｉＮ膜５５の表面に接するように、シリコンキャップ膜３１が形成される。次に、素子形成領域３を覆うように、フォトレジスト３２が形成される。
【００９５】
次に、図７３に示すように、フォトレジスト３２をマスクとして、異方性エッチングを施すことにより、素子形成領域２に位置するシリコンキャップ膜３１、ＴａＳｉＮ膜５５の部分が除去される。次に、図７４に示すように、フォトレジスト３２が除去され、露出したシリコンキャップ膜３１，２４の表面の酸化膜（図示せず）が除去される。
【００９６】
次に、図７５に示すように、シリコンキャップ膜２４，３１の表面に接するように、ポリシリコン膜３３が形成される。次に、所定の加工を施すことにより、ゲート電極部が形成される（図１〜図４参照）。なお、ポリシリコン膜３３を形成する前に、シリコンキャップ膜３１,２４を除去してもよい。
【００９７】
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部１２を覆うように層間絶縁膜７１が形成され、その層間絶縁膜７１の表面上に所定の配線７２等が形成されて半導体装置の主要部分が完成する（図１〜図４参照）。
【００９８】
本実施の形態に係る半導体装置では、仕事関数制御用金属膜として、ｎチャネルＭＯＳトランジスタのゲート電極部にＴａＳｉＮ膜を適用するとともに、ｐチャネルＭＯＳトランジスタのゲート電極部にＴｉＮ膜を適用する一方、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで同じＨｉｇｈ−ｋ膜を適用しても、仕事関数制御金属膜の相互拡散を阻止することができる。
【００９９】
すなわち、素子形成領域３に形成されるＴａＳｉＮ膜５５と、素子形成領域２に形成されるＴｉＮ膜２３との間に、それぞれの膜に接触する態様で境界側壁シリコン窒化膜２８が介在していることで、活性化等の熱処理によって、金属等の相互拡散を阻止することができる。また、クロスコンタミネーションを回避することができる。その結果、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
【０１００】
なお、上述した各実施の形態では、ｎチャネルＭＯＳトランジスタのＮ−ＨＫ膜として、Ｌａを添加した膜を例に挙げて説明したが、Ｌａの他に、イットリウム（Ｙ）やマグネシウム（Ｍｇ）等を添加するようにしてもよい。また、ｐチャネルＭＯＳトランジスタのＰ−ＨＫ膜として、Ａｌを添加した膜を例に挙げて説明したが、Ａｌの他に、たとえばタンタル（Ｔａ）やチタン（Ｔｉ）等を添加するようにしてもよい。
【０１０１】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０２】
【図１】本発明の概要を説明するための半導体装置の平面図である。
【図２】本発明の概要を説明するための図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】本発明の概要を説明するための図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】本発明の概要を説明するための図１に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】本発明の実施の形態１に係る半導体装置の断面図である。
【図６】同実施の形態において、図５に示す半導体装置の製造方法の一工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す断図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す断図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。
【図６８】同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。
【図６９】同実施の形態において、図６８に示す工程の後に行われる工程を示す断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す断面図である。
【図７１】同実施の形態において、図７０に示す工程の後に行われる工程を示す断図である。
【図７２】同実施の形態において、図７１に示す工程の後に行われる工程を示す断面図である。
【図７３】同実施の形態において、図７２に示す工程の後に行われる工程を示す断面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す断面図である。
【図７５】同実施の形態において、図７４に示す工程の後に行われる工程を示す断面図である。
【符号の説明】
【０１０３】
１  半導体基板、２  素子形成領域、３  素子形成領域、４  素子分離絶縁膜、５  境界側壁絶縁膜、６  Ｐ-ＨＫ膜、７  Ｎ-ＨＫ膜、８  ｐ-金属、９  ｎ-金属、１０  ポリシリコン膜、１１  ＮｉＳｉ層、１２  ゲート電極部、２１  Ｈｉｇｈ−Ｋ膜、２２  ＡｌＯキャップ膜、２３  ＴｉＮ膜、２４  シリコンキャップ膜、２５  フォトレジスト、２６  シリコン酸化膜、２７  シリコン窒化膜、２８  境界側壁シリコン窒化膜、２９  ＬａＯキャップ膜、３０  ＴａＳｉＮ膜、３１  シリコンキャップ膜、３２  フォトレジスト、３３  ポリシリコン膜、３４  ＡｌＯを含んだＨＫ膜、３５  ＬａＯを含んだＨＫ膜、４１  ＴｉＮ膜、４２  シリコン酸化膜、４３  ＬａＯキャップ膜、４４  ＴｉＮ膜、４５  ＴｉＮ膜、５１  Ｐ-ＨＫ膜、５２  シリコン酸化膜、５３  境界側壁シリコン酸化膜、５４  Ｎ-ＨＫ膜、５５  ＴａＳｉＮ膜、６１  ＨＫ膜、７１  ニッケルシリサイド膜、Ｔ１  ｐチャネルＭＯＳトランジスタ、Ｔ２  ｎチャネルＭＯＳトランジスタ、Ｒ１，Ｒ２  領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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