(57)【要約】【課題】負電位の半導体基板に形成可能なシングルゲート構造の半導体メモリー素子を提供する。【解決手段】シングルゲート構造の半導体メモリー素子は、半導体基板の上部に形成された高電位第２導電型ウェルと、高電位第２導電型ウェルによって形成された第１導電型第１ウェルと、半導体基板の一側から他側まで高電位第２導電型ウェルを横切って形成された第１導電型第２ウェルと、第１導電型第１ウェル、第１導電型第２ウェル上に形成されたフローティングゲートと、フローティングゲートの一側に形成された第２導電型第１イオン注入領域と、フローティングゲートの他側に形成された第２導電型第２イオン注入領域と、第２導電型第２イオン注入領域横に形成された第１導電型第１イオン注入領域と、フローティングゲートの一側に形成された第２導電型第３イオン注入領域と、及びフローティングゲートの他側に形成された第１導電型第２イオン注入領域を有する。【選択図】図２
2010147464.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成された高電位第２導電型ウェルと、
前記高電位第２導電型ウェルの上部に形成されて、前記高電位第２導電型ウェルによって側面及び底面が囲まれるように形成された第１導電型第１ウェルと、
前記高電位第２導電型ウェルの上部に前記第１導電型第１ウェルと離隔されて形成されて、前記半導体基板の一側から他側まで前記高電位第２導電型ウェルを横切って形成された第１導電型第２ウェルと、
前記第１導電型第１ウェル、前記第１導電型第２ウェルの上に形成されたフローティングゲートと、
前記フローティングゲートの一側の前記第１導電型第１ウェル領域に形成された第２導電型第１イオン注入領域と、
前記フローティングゲートの他側の前記第１導電型第１ウェル領域に形成された第２導電型第２イオン注入領域と、
前記第２導電型第２イオン注入領域の横の前記第１導電型第１ウェル領域に形成された第１導電型第１イオン注入領域と、
前記フローティングゲートの一側の前記第１導電型第２ウェル領域に形成された第２導電型第３イオン注入領域と、及び
前記フローティングゲートの他側の前記第１導電型第２ウェル領域に形成された第１導電型第２イオン注入領域と、を有するシングルゲート構造の半導体メモリー素子。
【請求項２】
半導体基板の上部に形成された高電位第２導電型ウェルと、
前記高電位第２導電型ウェルの上部に形成されて、前記高電位第２導電型ウェルによって側面及び底面が囲まれるように形成された第１導電型第１ウェルと、
前記高電位第２導電型ウェルの上部に前記第１導電型第１ウェルと離隔されて形成されて、前記高電位第２導電型ウェルによって側面及び底面が囲まれるように形成された第１導電型第２ウェルと、
前記第１導電型第１ウェル、前記第１導電型第２ウェルの上に形成されたフローティングゲートと、
前記フローティングゲートの一側の前記第１導電型第１ウェル領域に形成された第２導電型第１イオン注入領域と、
前記フローティングゲートの他側の前記第１導電型第１ウェル領域に形成された第２導電型第２イオン注入領域と、
前記第２導電型第２イオン注入領域の横の前記第１導電型第１ウェル領域に形成された第１導電型第１イオン注入領域と、
前記フローティングゲートの横の前記第１導電型第２ウェル領域に形成された第２導電型第３イオン注入領域と、及び
前記第１導電型第２ウェル領域に形成されて、前記第２導電型第３イオン注入領域によって前記フローティングゲートと離隔された第１導電型第２イオン注入領域を有するシングルゲート構造の半導体メモリー素子。
【請求項３】
前記高電位第２導電型ウェルの上部に形成されて、前記第１導電型第１ウェル及び前記第１導電型第２ウェルの側面に形成された第２導電型ウェルをさらに有することを特徴とする請求項１または２に記載のシングルゲート構造の半導体メモリー素子。
【請求項４】
前記高電位第２導電型ウェルを横切った前記第１導電型第２ウェルの両側の前記第２導電型ウェルの上部にそれぞれ形成された一つ以上のタップ領域をさらに有することを特徴とする請求項３に記載のシングルゲート構造の半導体メモリー素子。
【請求項５】
前記第２導電型ウェルの上部に形成されて、前記第１導電型第１ウェル、前記第１導電型第２ウェルを囲むようにリング形態で形成されたタップ領域をさらに有することを特徴とする請求項３に記載のシングルゲート構造の半導体メモリー素子。
【請求項６】
前記高電位第２導電型ウェルを横切った前記第１導電型第２ウェルの両側の前記高電位第２導電型ウェルの上部にそれぞれ形成された一つ以上のタップ領域をさらに有することを特徴とする請求項１に記載のシングルゲート構造の半導体メモリー素子。
【請求項７】
前記高電位第２導電型ウェルの上部に形成されて、前記第１導電型第１ウェル、前記第１導電型第２ウェルを囲むようにリング形態で形成されたタップ領域をさらに有することを特徴とする請求項２に記載のシングルゲート構造の半導体メモリー素子。
【請求項８】
前記半導体基板の上部に形成されて、前記タップ領域、前記フローティングゲート、前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域、前記第２導電型第３イオン注入領域、前記第１導電型第１イオン注入領域を露出させる素子分離膜をさらに有することを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項９】
前記タップ領域は、第２導電型イオンが注入されて形成されたことを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項１０】
“書き込み”状態で動作される場合、
前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域は、正電位の第１電圧（＋Ｖｐ：program voltage）が印加されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は接地されることを特徴とする請求項１または２に記載のシングルゲート構造の半導体メモリー素子。
【請求項１１】
“書き込み”状態で動作される場合、前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域、前記タップ領域は正電位の第１電圧（＋Ｖｐ：program voltage）が印加されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は接地されることを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項１２】
“書き込み”状態で動作される場合、
前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域は接地されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は負電位の第１電圧（−Ｖｐ：program voltage）が印加されることを特徴とする請求項１または２に記載のシングルゲート構造の半導体メモリー素子。
【請求項１３】
“書き込み”状態で動作される場合、
前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域、前記タップ領域は接地されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は負電位の第１電圧（−Ｖｐ：program voltage）が印加されることを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項１４】
“消去”状態で動作される場合、
前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域は接地されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は、正電位の第３電圧（＋Ｖｅ：erase voltage）が印加されることを特徴とする請求項１または２に記載のシングルゲート構造の半導体メモリー素子。
【請求項１５】
“消去”状態で動作される場合、前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域は接地されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域、前記タップ領域は正電位の第３電圧（＋Ｖｅ：erase voltage）が印加されることを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項１６】
“消去”状態で動作される場合、
前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域は負電位の第３電圧（−Ｖｅ）が印加されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は接地されることを特徴とする請求項１または２に記載のシングルゲート構造の半導体メモリー素子。
【請求項１７】
“消去”状態で動作される場合、前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域は負電位の第３電圧（−Ｖｅ）が印加されて、
前記第２導電型第１イオン注入領域、前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域、前記タップ領域は接地されることを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項１８】
“読み取り”状態で動作される場合、
前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域、前記タップ領域は正電位の第４電圧（＋Ｖｃｇｒ：control gate reading voltage）が印加されて、
前記第２導電型第１イオン注入領域には正電位の第５電圧（＋Ｖｄｒ：drain voltage）が印加されて、
前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は、接地されることを特徴とする請求項４、５、６、７のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【請求項１９】
“読み取り”状態で動作される場合、前記第１導電型第２イオン注入領域、前記第２導電型第３イオン注入領域、前記タップ領域は正電位の第４電圧（＋Ｖｃｇｒ：control gate reading voltage）が印加されて、
前記第２導電型第１イオン注入領域には正電位の第５電圧（＋Ｖｄｒ：drain voltage）が印加されて、
前記第２導電型第２イオン注入領域、前記第１導電型第１イオン注入領域は接地されることを特徴とする請求項４、６、９、１０のうちいずれか一つに記載のシングルゲート構造の半導体メモリー素子。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、シングルゲート構造の半導体メモリー素子に関するものである。
【背景技術】
【０００２】
一般に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）のような半導体メモリー素子は、フローティングゲート（Floating gate）、ＯＮＯ（Oxide−Nitride−Oxide）層、コントロールゲート（Control gate）が積層された多重ポリ構造を有するが、工程の単純さ、動作の優秀性などの特性を見せるシングルゲート（single gate）構造に対する研究が進行中である。
【０００３】
図１（ａ）は、一般的なシングルゲート構造の半導体メモリー素子をプログラムする場合の電圧印加形態を示した図面であるが、以下の説明で引用された半導体メモリー素子はＥＥＰＲＯＭであることにする。
【０００４】
前記半導体メモリー素子は、ホットチャンネル電子注入（Hot Channel Electron Injection）方式にプログラムされて、Ｎ−ウェル（コントロールゲートで動作される）１０にプログラム電圧（Program Voltage；＋Ｖｐ）が印加されると、２個のフローティングゲート２０のカップリングの割合（ratio）によって特定電圧が誘起される。
【０００５】
前記フローティングゲート２０に誘起された電圧は、ＮＭＯＳ３０チャンネル領域の電位を反転させて、前記ＮＭＯＳ３０のドレイン３１に所定電圧（ＶＤＳ）が印加されると、前記ドレイン３１からソース３２側に電流が流れる。
【０００６】
したがって、前記ドレイン３１の接合領域付近で発生されるホットチャンネル電子が前記フローティングゲート２０に注入されて、前記ＮＭＯＳ３０のしきい電圧が高くなることがある。
【０００７】
図１（ｂ）は、一般的なシングルゲート構造の半導体メモリー素子のデータを削除（erase）する場合の電圧印加形態を示した図面である。
【０００８】
前記半導体メモリー素子のデータ削除は、Ｆ／Ｎトンネリング（tunneling）方式でなされるが、前記Ｎ−ウェル１０はグラウンドさせて、前記ＮＭＯＳ３０のソース３２／ドレイン３１に削除電圧（Erase Voltage；＋ＶＥ）を印加する。
【０００９】
前記Ｎ−ウェル１０にグラウンドが印加されることによって前記フローティングゲート２０にはグラウンドレベルに近い電圧が誘起されて、前記ソース３２／ドレイン３１に印加された削除電圧（＋ＶＥ）によって電界フィールド（Electric Field）が前記ソース３２／ドレイン３１側から前記フローティングゲート２０側に強くかかる。
【００１０】
このような電界フィールドはＦ／Ｎトンネリング現象を誘発して、前記フローティングゲート２０に存在する電子らが前記ソース３２／ドレイン３１に抜け出ることで前記ＮＭＯＳ３０のしきい電圧が低くなることができる。
【００１１】
図１（ｃ）は、一般的なシングルゲート構造の半導体メモリー素子のデータを読む（reading）場合の電圧印加形態を示した図面である。
【００１２】
前記Ｎ−ウェル１０に読み取り電圧（Reading Voltage；＋ＶＲ）を印加すると、前記フローティングゲート２０に特定電圧が誘起される。また、前記ＮＭＯＳ３０のドレイン３１に読み取り動作のためのドレイン電圧（Positive Drain Voltage）を印加して、前記ソース３２はグラウンドさせる。
【００１３】
前記フローティングゲート２０に電子が注入されていて、前記ＮＭＯＳ３０のしきい電圧が高いプログラム状態であると、前記フローティングゲート２０に誘起された特定電圧でも前記ＮＭＯＳ３０をターンオン（turn−on）させることができないので電流が流れない。
【００１４】
また、前記フローティングゲート２０から電子が抜けていて前記ＮＭＯＳ３０のしきい電圧が低い削除状態なら、前記フローティングゲート２０に誘起された特定電圧で前記ＮＭＯＳ３０をターンオンさせることができるので電流が流れる。
【００１５】
したがって、それぞれの場合によってデータを読める。
【００１６】
このような一般的なシングルゲート構造の半導体メモリー素子は、前記ＮＭＯＳ３０が形成されてプログラム／削除／読み取り動作がなされるＰ−ウェル４０が半導体基板と電気的に連結されている。
【００１７】
したがって、図面に示されなかったが前記半導体基板の他の領域に所定回路素子が共に具現されて、この時半導体基板が特定負電位でバイアスされたら前記半導体メモリー素子は動作されることができない。
【００１８】
このように半導体基板が負電位でバイアスされた状態で、シングルゲート構造の半導体メモリー素子を動作させるためにＰ−ウェルと半導体基板を分離するDeep Ｎ−ウェルを形成する方法がある。
【００１９】
しかし、この時シングルゲート構造の半導体メモリー素子のワードライン（word line）の役割をする前記Ｎ−ウェル１０と前記Deep Ｎ−ウェルを再び分離させなければならないので具現が難しくて動作が不安定になる問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
実施例は、半導体基板が負電位でバイアスされた場合、Ｐ−ウェルと半導体基板の分離構造、ワードラインで動作されるＮ−ウェルとDeep Ｎ−ウェルなどのような別途の分離構造を採用しないで負電位の半導体基板に形成可能なシングルゲート構造の半導体メモリー素子を提供することを目的とする。
【課題を解決するための手段】
【００２１】
実施例によるシングルゲート構造の半導体メモリー素子は、半導体基板の上部に形成された高電位第２導電型ウェルと、該高電位第２導電型ウェルの上部に形成されて、前記高電位第２導電型ウェルによって側面及び底面が囲まれるように形成された第１導電型第１ウェルと、前記高電位第２導電型ウェルの上部に前記第１導電型第１ウェルと離隔されて形成されて、前記半導体基板の一側から他側まで前記高電位第２導電型ウェルを横切って形成された第１導電型第２ウェルと、前記第１導電型第１ウェル、前記第１導電型第２ウェルの上に形成されたフローティングゲートと、該フローティングゲートの一側の前記第１導電型第１ウェル領域に形成された第２導電型第１イオン注入領域と、前記フローティングゲートの他側の前記第１導電型第１ウェル領域に形成された第２導電型第２イオン注入領域と、前記第２導電型第２イオン注入領域横の前記第１導電型第１ウェル領域に形成された第１導電型第１イオン注入領域と、前記フローティングゲートの一側の前記第１導電型第２ウェル領域に形成された第２導電型第３イオン注入領域と、及び前記フローティングゲートの他側の前記第１導電型第２ウェル領域に形成された第１導電型第２イオン注入領域を有する。
【００２２】
実施例によるシングルゲート構造の半導体メモリー素子は、半導体基板の上部に形成された高電位第２導電型ウェルと、該高電位第２導電型ウェルの上部に形成されて、前記高電位第２導電型ウェルによって側面及び底面が囲まれるように形成された第１導電型第１ウェルと、前記高電位第２導電型ウェルの上部に前記第１導電型第１ウェルと離隔されて形成されて、前記高電位第２導電型ウェルによって側面及び底面が囲まれるように形成された第１導電型第２ウェルと、前記第１導電型第１ウェル、前記第１導電型第２ウェルの上に形成されたフローティングゲートと、該フローティングゲートの一側の前記第１導電型第１ウェル領域に形成された第２導電型第１イオン注入領域と、前記フローティングゲートの他側の前記第１導電型第１ウェル領域に形成された第２導電型第２イオン注入領域と、前記第２導電型第２イオン注入領域横の前記第１導電型第１ウェル領域に形成された第１導電型第１イオン注入領域と、前記フローティングゲートの横の前記第１導電型第２ウェル領域に形成された第２導電型第３イオン注入領域と、及び前記第１導電型第２ウェル領域に形成されて、前記第２導電型第３イオン注入領域によって前記フローティングゲートと離隔された第１導電型第２イオン注入領域を有する。
【発明の効果】
【００２３】
実施例によると、次のような効果がある。
【００２４】
（１）半導体基板が負電位でバイアスされた場合、Ｐ−ウェルと半導体基板の分離構造、ワードラインに動作されるＮ−ウェルとDeep Ｎ−ウェルなどのような別途の分離構造を採用しないで単純な工程を通じて負電位の半導体基板にシングルゲート構造の半導体メモリー素子を形成することができる。
【００２５】
（２）したがって半導体基板が負電位でバイアスされてもシングルゲート構造の半導体メモリー素子の書き込み／消去／読み取り動作が安定的になされることができる。
【図面の簡単な説明】
【００２６】
【図１】図１（ａ）は、一般的なシングルゲート構造の半導体メモリー素子をプログラムする場合の電圧印加形態を示した図面である。図１（ｂ）は、一般的なシングルゲート構造の半導体メモリー素子のデータを削除（erase）する場合の電圧印加形態を示した図面である。図１（ｃ）は、一般的なシングルゲート構造の半導体メモリー素子のデータを読む（reading）場合の電圧印加形態を示した図面である。
【図２】第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した上面図である。
【図３】図２の表示線Ａ−Ａ'を基準にした第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【図４】図２の表示線Ｂ−Ｂ'を基準にした第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【図５】図２の表示線Ｃ−Ｃ'を基準にした第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【図６】第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した上面図である。
【図７】図６の表示線Ａ−Ａ'を基準にした第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【図８】図６の表示線Ｂ−Ｂ'を基準にした第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【図９】図６の表示線Ｃ−Ｃ'を基準にした第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【図１０】実施例によるシングルゲート構造の半導体メモリー素子のプログラム及び削除時の印加電圧及びしきい電圧特性を測定したグラフである。
【発明を実施するための形態】
【００２７】
添付された図面を参照して実施例によるシングルゲート構造の半導体メモリー素子に対して詳しく説明する。
【００２８】
以下、実施例を説明するにおいて、係わる公知機能または構成に対する具体的な説明は、本発明の要旨を不必要に曇ることがあると判断されるので、本発明の技術的思想と直接的な関連がある核心的な構成部のみを言及する。
【００２９】
図２は第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した上面図であり、図３は図２の表示線Ａ−Ａ'を基準にした第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【００３０】
また、図４は図２の表示線Ｂ−Ｂ'を基準にした第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図であり、図５は図２の表示線Ｃ−Ｃ'を基準にした第１実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【００３１】
以下、図２ないし図５を共に参照して第１実施例によるシングルゲート構造の半導体メモリー素子に対して説明するが、第１実施例によるシングルゲート構造の半導体メモリー素子はＥＥＰＲＯＭであることにする。
【００３２】
第１実施例によるシングルゲート構造の半導体メモリー素子は、半導体基板９０、高電位第２導電型ウェル１００、第１導電型第１ウェル１２５ａ、第１導電型第２ウェル１２５ｂ、フローティングゲート１０５、第２導電型第１イオン注入領域１１０、第２導電型第２イオン注入領域１１５、第１導電型第１イオン注入領域１２０、第２導電型第３イオン注入領域１５０、第１導電型第２イオン注入領域１３５、第２導電型ウェル１３０ａ、１３０ｂ、タップ領域１４０ａ、１４０ｂを含んでなされる。
【００３３】
図２で、符号“２００”で表示された領域は、第１実施例による半導体メモリー素子の単位セルを表示したものである。
【００３４】
以下、説明の便宜のために、前記高電位第２導電型ウェル１００、第１導電型第１ウェル１２５ａ、第１導電型第２ウェル１２５ｂ、第２導電型第１イオン注入領域１１０、第２導電型第２イオン注入領域１１５、第１導電型第１イオン注入領域１２０、第２導電型第３イオン注入領域１５０、第１導電型第２イオン注入領域１３５、第２導電型ウェル１３０ａ、１３０ｂはそれぞれ“ＨＮＷ（High−voltage N type Well）１００”、“第１Ｐウェル１２５ａ”、“第２Ｐウェル１２５ｂ”、“第１Ｎ領域１１０”、“第２Ｎ領域１１５”、“第１Ｐ領域１２０”、“第３Ｎ領域１５０”、“第２Ｐ領域１３５”、“Ｎウェル（１３０ａ、１３０ｂ）”と指称する。
【００３５】
以下の説明で、前記第１導電型はＰタイプを意味して、前記第２導電型はＮタイプを意味するものとしてしたが、その反対のタイプに解釈されることもある。
【００３６】
前記ＨＮＷ１００は、半導体基板９０、たとえばＰ型半導体基板の上部全体面に形成されて、前記第１Ｐウェル１２５ａ、前記第２Ｐウェル１２５ｂ、前記Ｎウェル１３０ａ、１３０ｂは、前記ＨＮＷ１００の上部、すなわち前記ＨＮＷ１００上の前記半導体基板９０の表面に形成される。
【００３７】
前記Ｎウェルの第１部分１３０ａは前記第１Ｐウェル１２５ａのまわり、前記第１Ｐウェル１２５ａと前記第２Ｐウェル１２５ｂとの間に形成されて、したがって前記第１Ｐウェル１２５ａは前記Ｎウェルの第１部分１３０ａによって孤立された形態をなす。
【００３８】
前記第２Ｐウェル１２５ｂは、前記ＨＮＷ１００上部に前記第１Ｐウェル１２５ａと離隔されて形成されて、前記半導体基板９０の一側から他側まで前記ＨＮＷ１００を横切って形成される。
【００３９】
したがって、前記第２Ｐウェル１２５ｂの一側（図２を基準に上側）には前記Ｎウェルの第１部分１３０ａが形成されて、前記第２Ｐウェル１２５ｂの他側（図２を基準に下側）には前記Ｎウェルの第２部分１３０ｂが形成される。
【００４０】
すなわち、前記Ｎウェルは、前記第２Ｐウェル１２５ｂによって二つの部分１３０ａ、１３０ｂに離隔された形態をなす。
【００４１】
第１実施例で、前記Ｎウェル１３０ａ、１３０ｂは前記ＨＮＷ１００で取り替えられることができるし、このような場合前記Ｎウェル１３０ａ、１３０ｂ上に形成された構成層は前記ＨＮＷ１００に形成されることができることは勿論である。
【００４２】
前記フローティングゲート（floating gate）１０５は前記第１Ｐウェル１２５ａ、前記第２Ｐウェル１２５ｂ上の半導体基板一部領域に形成されて、前記第１Ｐウェル１２５ａと前記第２Ｐウェル１２５ｂ上にそれぞれ形成されたフローティングゲート１０５はお互いに連結されて一体型に形成される。
【００４３】
すなわち、前記第１Ｐウェル１２５ａ上に形成された前記フローティングゲート１０５は前記Ｎウェルの第１部分１３０ａ上を通って前記第２Ｐウェル１２５ｂ上に形成されたフローティング１０５と連結される。
【００４４】
前記フローティングゲート１０５は、前記半導体基板９０上にポリシリコン層の積層、フォトレジストパターン、蝕刻、フォトレジスト除去工程などを進行して形成されることができるし、前記フローティングゲート１０５と前記半導体基板９０の間にはゲート絶縁膜が形成される。
【００４５】
前記第１Ｎ領域１１０は、前記フローティングゲート１０５の一側の前記第１Ｐウェル１２５ａの一部に形成されて、前記第２Ｎ領域１１５は前記フローティングゲート１０５の他側の前記第１Ｐウェル１２５ａ一部に形成される。
【００４６】
また、前記第１Ｐ領域１２０は、前記第２Ｎ領域１１５横の前記第１Ｐウェル１２５のａ一部に形成される。
【００４７】
一方、前記第３Ｎ領域１５０は、前記フローティングゲート１０５の一側の前記第２Ｐウェル１２５ｂの一部に形成されて、前記第２Ｐ領域１３５は、前記フローティングゲート１０５の他側の前記第２Ｐウェル１２５ｂの一部に形成される。
【００４８】
第１実施例で、前記第１Ｐウェル１２５ａは、半導体メモリー素子の書き込み（program）、消去（erase）、読み取り（read）を制御するＮＭＯＳで動作される領域であり、前記第２Ｐウェル１２５ｂはコントロールゲートで動作される領域である。
【００４９】
例えば、前記第１Ｎ領域１１０と前記第２Ｎ領域１１５は、それぞれＮＭＯＳのソース及びドレインに機能されて、前記第１Ｐ領域１２０はＮＭＯＳの電位を安定化する機能をすることができる。参照で、前記第１Ｐ領域１２０と前記第２Ｎ領域１１５は、お互いに接触されるように形成されるか、または一定間隔分離して形成されることができる。
【００５０】
このような構造によると、前記単位セル２００がアレイをなす場合、複数の第１Ｐウェル１２５ａは、前記Ｎウェルの第１部分１３０ａによって離隔された形態をなす反面、第２Ｐウェルは直線形態として各単位セル２００に区分なしに共通で利用されることができる。
【００５１】
すなわち、図２に示されたように、単位セル２００をなす前記フローティングゲート１０５、前記第３Ｎ領域１５０、前記第２Ｐ領域１３５は前記第２Ｐウェル１２５ｂ上で反復構造に形成されることができる。
【００５２】
前記タップ領域１４０ａ、１４０ｂは、前記Ｎウェル１３０ａ、１３０ｂに形成されるが、前記Ｎウェル１３０ａ、１３０ｂが前記第２Ｐウェル１２５ｂによって二つの部分に離隔されることによって前記タップ領域１４０ａ、１４０ｂも前記Ｎウェルの第１部分１３０ａと第２部分１３０ｂに、それぞれ一つ以上に形成されることができる。
【００５３】
前記タップ領域１４０ａ、１４０ｂは、前記Ｎウェル１３０ａ、１３０ｂと前記ＨＮＷ１００の電位を一定数値で維持させる機能をする。
【００５４】
図２は、前記素子分離膜１６０ａ、１６０ｂを除いた状態の第１実施例による半導体メモリー素子の形態を示した上面図であり、図３ないし図５に示されたように、前記素子分離膜１６０ａ、１６０ｂは前記半導体基板９０の上部（表面）に形成されて、前記タップ領域１４０ａ、１４０ｂ、前記フローティングゲート１０５、前記第１Ｎ領域１１０、前記第２Ｎ領域１１５、前記第１Ｐ領域１２０、前記第３Ｎ領域１５０、前記第２Ｐ領域１３５を露出させるように形成される。
【００５５】
前記素子分離膜１６０ａ、１６０ｂは、前記Ｎウェルの第１部分１３０ａ及び前記第１Ｐウェル１２５ａの一部を覆う第１部分１６０ａ、前記Ｎウェルの第２部分１３０ｂ及び前記第２Ｐウェル１２５ｂの一部を覆う第２部分１６０ｂに区分されることができる。
【００５６】
このように、半導体基板９０と上部の構成層ら１２５ａ、１２５ｂ、１１０、１１５、１２０、１５０、１３５、１３０ａ、１３０ｂが前記ＨＮＷ１００によって完全に分離することができるので、前記半導体基板９０が負電位でバイアス（bias）されてもメモリー素子の動作には影響が及ばない。
【００５７】
以下、第１実施例によるシングルポリ構造の半導体メモリー素子の書き込み、消去、読み取り動作に対して説明すると次のようである。
【００５８】
（１）第１実施例によるシングルポリ構造の半導体メモリー素子が“書き込み”状態で動作される場合、ワードラインとして利用される前記第２Ｐ領域１３５、前記第３Ｎ領域１５０、前記タップ領域１４０ａ、１４０ｂに正電位の第１電圧（＋Ｖｐ：program voltage）を印加して、前記第１Ｎ領域１１０、前記第２Ｎ領域１１５、前記第１Ｐ領域１２０を接地（０Ｖ印加）させる。
【００５９】
または、前記第２Ｐ領域１３５、前記第３Ｎ領域１５０、前記タップ領域１４０ａ、１４０ｂを接地させて、前記第１Ｎ領域１１０、前記第２Ｎ領域１１５、前記第１Ｐ領域１２０に負電位の第１電圧（−Ｖｐ）が印加されることができる。
【００６０】
この時、前記第１Ｎ領域１１０は、フローティング（floating）されることもできる。
【００６１】
例えば、前記半導体基板９０にはおおよそ−１０Ｖの電圧が印加されて、前記ＨＮＷ１００にはおおよそ＋１８Ｖの電圧が印加されることができる。また、前記第１電圧はおおよそ±１８Ｖであることができる。
【００６２】
このようなバイアス条件によると、コントロールゲートで動作される第２Ｐウェル１２５ｂに印加された第１電圧がカップリング現象によって前記第１Ｐウェル１２５ａ上のフローティングゲート１０５に誘起される。前記第１電圧は、前記第１Ｐウェル１２５ａ側に誘起されるとカップリング現象によって特定電位の第２電圧に変化される。
【００６３】
したがって、前記第２電圧が誘起されたフローティングゲート１０５と前記第１Ｐウェル１２５ａとの間に強い電磁界フィールドが形成されて、前記第１Ｐウェル１２５ａの電子らがＦ／Ｎトンネリングされて、前記フローティングゲート１０５に注入される。
【００６４】
したがって、前記ＮＭＯＳ領域、すなわち前記第１Ｐウェル１２５ａ領域のしきい電圧が増加されて書き込み動作がなされることができる。
【００６５】
（２）第１実施例によるシングルポリ構造の半導体メモリー素子が“消去”状態で動作される場合、ワードラインとして利用される前記第２Ｐ領域１３５と前記第３Ｎ領域１５０を接地（０Ｖ印加）させて、前記第１Ｎ領域１１０、前記第２Ｎ領域１１５、前記第１Ｐ領域１２０、前記タップ領域１４０ａ、１４０ｂに正電位の第３電圧（＋Ｖｅ：erase voltage）を印加する。
【００６６】
または、前記第２Ｐ領域１３５と前記第３Ｎ領域１５０に負電位の第３電圧（−Ｖｅ）を印加して、前記第１Ｎ領域１１０、前記第２Ｎ領域１１５、前記第１Ｐ領域１２０、前記タップ領域１４０ａ、１４０ｂを接地させることができる。
【００６７】
この時、前記第１Ｎ領域１１０はフローティング（floating）されることもできる。
【００６８】
このようなバイアス条件によると、コントロールゲートで動作される第２Ｐウェル１２５ｂに印加された０Ｖがカップリング現象によって前記第１Ｐウェル１２５ａ上のフローティングゲート１０５に誘起される。
【００６９】
したがって、前記第２電圧が誘起されたフローティングゲート１０５と前記第１Ｐウェル１２５ａとの間に強い電磁界フィールドが形成されて、書き込み動作によって前記フローティングゲート１０５に集積された電子らがＦ／Ｎトンネリングされて前記第１Ｐウェル１２５ａに抜け出る。
【００７０】
したがって、前記ＮＭＯＳ領域、すなわち前記第１Ｐウェル１２５ａ領域のしきい電圧が低くなって消す動作がなされることができる。
【００７１】
（３）第１実施例によるシングルポリ構造の半導体メモリー素子が“読み取り”状態で動作される場合、ワードラインに利用される前記第２Ｐ領域１３５、前記第３Ｎ領域１５０、前記タップ領域１４０ａ、１４０ｂに正電位の第４電圧（＋Ｖｃｇｒ：control gate reading voltage）を印加して、前記第１Ｎ領域１１０に正電位の第５電圧（＋Ｖｄｒ：drain voltage）を印加する。
【００７２】
また、前記第２Ｎ領域１１５と前記第１Ｐ領域１２０を接地（０Ｖ印加）させる。
【００７３】
このようなバイアス条件によると、コントロールゲートで動作される第２Ｐウェル１２５ｂに印加された第４電圧がカップリング現象によって前記第１Ｐウェル１２５ａ上のフローティングゲート１０５に誘起される。前記第４電圧は前記第１Ｐウェル１２５ａ側に誘起されるとカップリング現象によって特定電位の第６電圧に変化される。
【００７４】
この時、第１実施例による半導体メモリー素子が書き込み状態であったら前記フローティングゲート１０５に誘起された第６電圧が書き込み状態のしきい電圧より低いので、前記第１Ｐウェル１２５ａのＮＭＯＳをターンオフさせる。したがって電流が流れない。
【００７５】
また、第１実施例による半導体メモリー素子が消す状態であったら前記フローティングゲート１０５に誘起された第６電圧が消す状態のしきい電圧より高いので、前記第１Ｐウェル１２５ａのＮＭＯＳをターンオンさせる。これによって、前記第２Ｎ領域（ソース）１１５から前記第１Ｎ領域（ドレイン）１１０に電流が流れる。
【００７６】
したがって、各場合によって読み取り動作がなされることができる。
【００７７】
以下、図６ないし図９を参照して、第２実施例によるシングルゲート構造の半導体メモリー素子に対して説明するが、第２実施例によるシングルゲート構造の半導体メモリー素子はＥＥＰＲＯＭであることにする。
【００７８】
図６は、第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した上面図であり、図７は図６の表示線Ａ−Ａ'を基準にした第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【００７９】
また、図８は図６の表示線Ｂ−Ｂ'を基準にした第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図であり、図９は図６の表示線Ｃ−Ｃ'を基準にした第２実施例によるシングルゲート構造の半導体メモリー素子の構造を示した側断面図である。
【００８０】
第２実施例によるシングルゲート構造の半導体メモリー素子は、半導体基板９０、高電位第２導電型ウェル１００、第１導電型第１ウェル１２５ａ、第１導電型第２ウェル１２５ｂ、フローティングゲート１０５、第２導電型第１イオン注入領域１１０、第２導電型第２イオン注入領域１１５、第１導電型第１イオン注入領域１２０、第２導電型第３イオン注入領域１５０、第１導電型第２イオン注入領域１３５、第２導電型ウェル１３０、タップ領域１４０を含んでなされる。
【００８１】
図６に示された第２実施例は、第１実施例の単位セル２００に該当する部分のみを示したものである。
【００８２】
以下、説明の便宜のために、前記高電位第２導電型ウェル１００、第１導電型第１ウェル１２５ａ、第１導電型第２ウェル１２５ｂ、第２導電型第１イオン注入領域１１０、第２導電型第２イオン注入領域１１５、第１導電型第１イオン注入領域１２０、第２導電型第３イオン注入領域１５０、第１導電型第２イオン注入領域１３５、第２導電型ウェル１３０はそれぞれ“ＨＮＷ（High−voltage N type Well）１００”、“第１Ｐウェル１２５ａ”、“第２Ｐウェル１２５ｂ”、“第１Ｎ領域１１０”、“第２Ｎ領域１１５”、“第１Ｐ領域１２０”、“第３Ｎ領域１５０”、“第２Ｐ領域１３５”、“Ｎウェル１３０ａ”と指称する。
【００８３】
以下の説明で、前記第１導電型はＰタイプを意味して、前記第２導電型はＮタイプを意味することにしたが、その反対のタイプに解釈されることもできる。
【００８４】
第２実施例による半導体メモリー素子は、第１実施例とほとんど類似な構造を有するので、差異点のみを説明する。
【００８５】
（１）第１実施例で前記第２Ｐウェル１２５ｂは、前記半導体基板９０の一側から他側まで前記ＨＮＷ１００を横切って形成されるが、第２実施例で前記第２Ｐウェル１２５ｂは前記ＨＮＷ１００の上部に前記第１Ｐウェル１２５ａと離隔されて形成されて、前記Ｎウェル１３０によって孤立した形態をなす。
【００８６】
すなわち、第２実施例のＮウェル１３０は、前記第２Ｐウェル１２５ｂの周り、前記第１Ｐウェル１２５ａと前記第２Ｐウェル１２５ｂとの間に形成されて、第１実施例のように前記第２Ｐウェル１２５ｂによって二つの部分１３０ａ、１３０ｂに離隔されない。
【００８７】
第２実施例で、前記Ｎウェル１３０は、前記ＨＮＷ１００で取り替えられることができるし、このような場合前記Ｎウェル１３０上に形成された構成層は、前記ＨＮＷ１００に形成されることができることは勿論である。
【００８８】
（２）よって、前記単位セルがアレイをなす場合複数の前記第１Ｐウェル１２５ａと前記第２Ｐウェル１２５ｂは、前記Ｎウェル１３０によって離隔された形態をなす。
【００８９】
すなわち、第２実施例によると、前記第２Ｐウェル１２５ｂが第１実施例のように直線形態として各単位セル２００に区分なしに共通で利用されることができずに、セル単位で分けられるようになる。
【００９０】
第１実施例の場合前記第２Ｐウェル１２５ｂをセル単位に構わなく共通で利用するので、チップサイズを減少させるのに有利で、第２実施例の場合前記第２Ｐウェル１２５ｂがセル単位で分けられるので動作側面で有利である。
【００９１】
（３）第２実施例は、第１実施例のように単位セル２００をなす前記フローティングゲート１０５、前記第３Ｎ領域１５０、前記第２Ｐ領域１３５が前記第２Ｐウェル１２５ｂ上で反復構造に形成される必要がない。
【００９２】
したがって、第２実施例の第３Ｎ領域１５０と第２Ｐ領域１３５の形成位置に自由度が確保されることができる。
【００９３】
例えば、前記第３Ｎ領域１５０は、前記フローティングゲート１０５横の前記第２Ｐウェル１２５ｂ横のどの所にでも形成されることができるか、または図６に示されたもののように前記フローティングゲート１０５の周りに沿って形成されることができる。
【００９４】
また、前記第２Ｐ領域１３５は、前記第３Ｎ領域１５０横の前記第２Ｐウェル１２５ｂに形成されて、前記フローティングゲート１０５と離隔されることができる。
【００９５】
（４）第２実施例によるタップ領域１４０は、前記Ｎウェル１３０に形成されるが、前記Ｎウェル１３０が前記第２Ｐウェル１２５ｂによって二つの部分（図２；１３０ａ、１３０ｂ）に離隔されないので、一体型に形成されることができる。
【００９６】
例えば、第２実施例によるタップ領域１４０は、図６のように、前記Ｎウェル１３０の上部に形成されて、前記第１Ｐウェル１２５ａ、前記第２Ｐウェル１２５ｂを囲むようにリング形態に形成されることができる。
【００９７】
（５）図６は前記素子分離膜１６０ａ、１６０ｂを除いた状態の第２実施例による半導体メモリー素子の形態を示した上面図であり、図７ないし図９に示されたように、前記素子分離膜１６０ａ、１６０ｂは前記半導体基板９０の上部（表面）に形成されて、前記タップ領域１４０、前記フローティングゲート１０５、前記第１Ｎ領域１１０、前記第２Ｎ領域１１５、前記第１Ｐ領域１２０、前記第３Ｎ領域１５０、前記第２Ｐ領域１３５を露出させるように形成される。
【００９８】
前記素子分離膜１６０ａ、１６０ｂも前記第２Ｐウェル１２５ｂによって二つの部分で分離しないし、前記タップ領域１４０内で一体型に形成されることができる。
【００９９】
但し、第２実施例による素子分離膜１６０ａ、１６０ｂは、前記タップ領域１４０の内外側の二つの部分１６０ａ、１６０ｂに区分されることができる。
【０１００】
第２実施例によるシングルポリ構造の半導体メモリー素子の書き込み、消去、読み取り動作は第１実施例のバイアス電圧の印加条件と同一であるので繰り返される説明は略する。
【０１０１】
図１０は、実施例によるシングルゲート構造の半導体メモリー素子のプログラム及び削除時の印加電圧及びしきい電圧特性を測定したグラフである。
【０１０２】
図１０のグラフで分かるように、おおよそ１８Ｖの第１電圧（＋Ｖｐ：program voltage）をおおよそ１０ms間印加した場合、おおよそ６Ｖ以上のＮＭＯＳしきい電圧を確保することができるし、おおよそ１８Ｖの第３電圧（＋Ｖｅ：erase voltage）をおおよそ１０msの間に印加した場合おおよそ−３．５Ｖ以下のＮＭＯＳしきい電圧を確保することができる。この時の第４電圧（＋Ｖｃｇｒ：control gate reading voltage）はおおよそ１．５Ｖに印加される。
【０１０３】
したがって、実施例によると、書き込み動作時と消す動作時のＮＭＯＳしきい電圧の差をおおよそ９．５Ｖ以上に確保することができる。
【０１０４】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【０１０５】
１００  高電位第２導電型ウェル、  １１０  第２導電型第１イオン注入領域、  １１５  第２導電型第２イオン注入領域、  １２０  第１導電型第１イオン注入領域、  １２５ａ  第１導電型第１ウェル、  １２５ｂ  第１導電型第２ウェル、  １３５  第１導電型第２イオン注入領域、  １５０  第２導電型第３イオン注入領域。
【図１】
2010147464.tif 000003
【図２】
2010147464.tif 000004
【図３】
2010147464.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010147464.tif 000009
【図８】
2010147464.tif 000010
【図９】
2010147464.tif 000011
【図１０】
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