(57)【要約】【課題】  電圧差動増幅方式のセンスシング技術を用いた高速読み出し可能な半導体記憶装置を提供する。【解決手段】  リードアクセス時、メモリセルをアクセスする前の予備充電期間に第１及び第２スイッチを導通させ、ビット線充電電圧発生回路の電荷をビット線及びリファレンスビット線に分配することによって、ビット線とリファレンスビット線とを初期電圧に充電する。その後、選択されたメモリセルがビット線に導通され、リファレンスビット線が参照電圧生成回路に導通され、電圧差動型センスアンプが、メモリセルの放電により低下するビット線の電圧と参照電圧生成回路によって発生するリファレンスビット線の電圧との差電圧を増幅して、メモリセルデータを読み出す。【選択図】図１
2010182353.tif 000002
【特許請求の範囲】
【請求項１】
記憶情報を抵抗値の違いによって記憶するメモリセルと、前記メモリセルの記憶情報を読み出すビット線と、前記ビット線とリファレンスビット線とを入力とする電圧差動型センスアンプと、リードアクセス前に前記ビット線と前記リファレンスビット線とを充電する初期電圧よりも高い第１電圧に充電されるビット線充電電圧発生回路と、前記ビット線充電電圧発生回路と前記ビット線及び前記リファレンスビット線とを接続する第１及び第２スイッチと、を備え、
リードアクセス時、前記メモリセルをアクセスする前の予備充電期間に前記第１及び第２スイッチを導通させ、前記ビット線充電電圧発生回路の電荷を前記ビット線及び前記リファレンスビット線に分配（チャージシェア）することによって、前記ビット線と前記リファレンスビット線とを前記初期電圧に充電し、その後、選択されたメモリセルが前記ビット線に導通され、前記リファレンスビット線が参照電圧生成回路に導通され、前記電圧差動型センスアンプが、前記メモリセルの放電により低下するビット線の電圧と前記参照電圧生成回路によって発生するリファレンスビット線の電圧との差電圧を増幅することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、記憶素子とアクセスするためのセル選択素子とを備え、前記記憶素子は前記ビット線と前記セル選択素子の１つの端子間に設けられ、前記記憶素子と前記セル選択素子の１つの端子との節点は、前記予備充電期間に前記初期電圧に充電されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線には、複数のメモリセルが接続され、それぞれのメモリセルはそれぞれのセル選択素子により選択活性化されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ビット線は複数設けられ、各ビット線は、それぞれアドレスにより選択される第３スイッチに接続され、前記第３スイッチの他方の端子は前記電圧差動型センスアンプに接続され、前記予備充電期間に、前記アドレスにより選択されたビット線は前記初期電圧に充電されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１スイッチのビット線への接続位置は、前記第３スイッチがビット線へ接続された位置と前記電圧差動型センスアンプがビット線に接続された位置との間であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ビット線及び前記リファレンスビット線は、接地電圧にリセットするためのリセット素子をそれぞれ備えたことを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記ビット線充電電圧発生回路は前記第１電圧に充電されるオーバードライブ用容量を備え、前記オーバードライブ用容量は、プリチャージコマンドが入力されてから、メモリセルのビット線選択動作までの期間において充電されることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
複数の前記メモリセルで構成されるメモリアレイと、複数の前記メモリアレイがマトリクス状に配置構成されるメモリブロックとを備え、前記第１電圧を前記第１及び第２スイッチに供給する第１電源電圧配線は、前記メモリアレイ内部に十文字に配線されることを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
前記ビット線充電電圧発生回路は前記メモリブロックのコーナー４隅にそれぞれ配置し、前記第１電圧に充電されるオーバードライブ用容量を前記メモリブロックの４辺に沿って分散配置することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
記憶素子とセル選択素子からなるメモリセルと、前記メモリセルの情報を読み出すビット線と、センスアンプと、を備え、
複数の前記ビット線がビット線選択素子を介してセンスアンプの第１ビット線に接続され、参照基準となるリファレンスビット線が前記センスアンプの第２ビット線に接続され、前記セル選択素子の動作前に、前記第１及び第２ビット線とを接地電圧にリセットする第１及び第２リセット素子と、接地電圧にリセットされた第１及び第２ビット線とを初期電圧以上の高いビット線充電高電圧を用いて、前記初期電圧に充電する第３及び第４充電素子と、を備えたことを特徴とする半導体記憶装置。
【請求項１１】
前記第３及び第４充電素子は、前記ビット線充電高電圧を供給する電圧線と前記第１及び第２ビット線との間に接続され、イコライズ信号により導通し、前記ビット線充電高電圧まで充電された電荷を前記第１及び第２ビット線の電荷として分配することで、前記第１及び第２ビット線の電圧を前記初期電圧に充電することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記ビット線充電高電圧は、前記ビット線選択素子が非選択動作期間に予め容量に充電された電圧であることを特徴とする請求項１０又は１１に記載の半導体記憶装置。
【請求項１３】
複数の前記メモリセルで構成されるメモリアレイと、複数の前記メモリアレイがマトリクス状に配置構成されるメモリブロックとを備え、前記ビット線充電高電圧を前記第１及び第２ビット線に供給する充電高電圧配線は前記メモリアレイ内部を十文字に配線され、さらに前記メモリブロックの各辺に沿って配線された前記充電高電圧配線には前記ビット線充電高電圧が充電される容量が複数備えられることを特徴とする請求項１０乃至１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記第１と第２ビット線を接地電圧へ接続するリセット素子をそれぞれ備え、前記第１と第２ビット線は前記リセット素子により接地電圧にリセットされ、前記第３及び第４充電素子によって前記接地電圧から前記初期電圧へ充電されることを特徴とする請求項１０乃至１３のいずれかに記載の半導体記憶装置。
【請求項１５】
前記第１ビット線と前記ビット線とを接続・非接続とする第１分離素子と、前記第２ビット線と前記リファレンスビット線とを接続・非接続とする第２分離素子と、前記第１及び第２分離素子を非接続状態とすることによって、前記第１と第２ビット線とが前記センスアンプの動作電圧間の振幅動作し、前記ビット線と前記リファレンスビット線とが、前記センスアンプの動作電圧よりも低い電圧で振幅動作することを特徴とする請求項１０乃至１４のいずれかに記載の半導体記憶装置。
【請求項１６】
記憶情報を抵抗値の違いによって記憶するメモリセルと、前記メモリセルに接続され、メモリセル情報を読み出すビット線と、前記ビット線とリファレンスビット線とを入力とするセンスアンプと、を備え、
充電電圧発生回路の出力容量を初期電圧よりも高いビット線充電高電圧に充電するステップと、前記ビット線充電高電圧まで充電された電荷を前記ビット線及び前記リファレンスビット線に供給し、前記ビット線及びリファレンスビット線を初期電圧に設定するステップと、選択されたメモリセルの記憶情報に対応し、ビット線が放電するステップと、センスアンプが、前記ビット線の放電した電圧とリファレンスビット線の電圧との差電圧を増幅するステップを備え、メモリセルの情報を読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項１７】
前記ビット線充電高電圧に充電するステップは、複数の前記ビット線のうち任意のビット線を選択するビット線選択が実施されない期間に行われることを特徴とする請求項１６に記載の半導体記憶装置の読み出し方法。
【請求項１８】
前記ビット線充電高電圧に充電するステップと、前記ビット線及び前記リファレンスビット線を初期電圧に設定するステップとの間に、前記ビット線及び前記リファレンスビット線を接地電圧にリセットするステップを備えたことを特徴とする請求項１６又は１７に記載の半導体記憶装置の読み出し方法。
【請求項１９】
前記ビット線及び前記リファレンスビット線を初期電圧に設定するステップは、複数の前記ビット線のうち任意のビット線が選択され活性された後に実施されることを特徴とする請求項１６乃至１８のいずれかに記載の半導体記憶装置の読み出し方法。
【請求項２０】
前記ビット線が放電するステップにおいて、前記リファレンスビット線は定電流源により放電していることを特徴とする請求項１６乃至１９のいずれかに記載の半導体記憶装置の読み出し方法。
【請求項２１】
前記ビット線が放電するステップにおいて、前記リファレンスビット線は容量カップリングによって電圧低下していることを特徴とする請求項１６乃至１９のいずれかに記載の半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に高速読み出し可能な半導体記憶装置とその読み出し方法に関する。
【背景技術】
【０００２】
半導体記憶装置には、電源をオフすると記憶情報が失われる揮発性メモリと、電源をオフしても記憶情報が保持される不揮発性メモリとがある。例えば、揮発性メモリはＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）であり、不揮発性メモリはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリである。揮発性メモリは電源をオフすると記憶情報が失われるが、高速で、ランダムアクセス可能であるという利点がある。一方、不揮発性メモリは電源をオフしても記憶情報を保持するという利点があるが、アクセスが中速で、ランダムアクセスできないという欠点がある。
【０００３】
このように現状の揮発性メモリと不揮発性メモリとは、それぞれ利点と欠点がある。そのため、次期半導体記憶装置として、これらの両方の利点を合わせ持つ、高速で、ランダムアクセスが可能で、かつ不揮発性を有する半導体記憶装置が開発されている。これらの次期半導体記憶装置としては、例えば相変化メモリ（ＰＣＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等がある。例えば相変化メモリは、カルコゲナイド系の材料（Ge、Sb、Te）からなる相変化素子に熱を加えることにより、アモルファス状態（高抵抗）/結晶状態（低抵抗）になる性質を利用している。印加電圧及び印加時間を制御し、書き込み電流により発生するジュール熱を使って記憶素子を高抵抗（リセット）/低抵抗（セット）状態に変化させている。
【０００４】
これらのメモリの読み出し方法としては、電圧差を読み出す電圧差動増幅方式と、電流差を読み出す電流差動増幅方式がある。しかしながら、電圧差動増幅方式あるいは電流差動増幅方式とも、記憶素子からの小信号レベルを、より高速に、確実に読み出しすることが望まれている。
【０００５】
不揮発性メモリセルの電圧差動増幅方式として、非特許文献１の図１０、１１には、ビット線対を１／２ＶＤＤ（Ｖｒｅａｄ／２）にプリチャージするとともに、記憶節点を約Ｖｒｅａｄ／２近くまで充電し、その記憶節点電圧を読み出すセンス方式が開示されている。一方、ＤＲＡＭのような揮発性メモリセルの電圧差動増幅方式として、特許文献１の図３、４には、センスアンプの差動感度向上のため、センスアンプの電源（ＳＡＰのソースＶＤＤ）をセンス初期に昇圧するオーバードライブ電圧（ＶＯＤ）技術が開示されている。また不揮発性メモリセルにおいては、非特許文献２(図３、５)の様にＶＢＩＡＳ、ＮＰＢＩＡＳで制御された定電流方式の電流差動増幅方式がある。この電流差動増幅方式においては、ＶＣＭＰにてメモリ側ビット線を低電圧に抑制し、センス側ビット線(ＳＤＬ)と基準電圧（ＶＲＥＦ）との差動マージン確保の為に、ＳＤＬを２段階（０Ｖ→ＶＤＤ→ＶＰＰＳＡ）で昇圧する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１５９１８８号公報
【非特許文献】
【０００７】
【非特許文献１】M. Aoki et al, Symposium on VLSI Circuits Digest of Technical Papers P.170 11-4 (2005)
【非特許文献２】Kwang-Jin Lee et al, IEEE J. solid-state circuits vol.43 No.1 P.150 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記した非特許文献１のような電圧差動増幅方式を、本願実施例にて後述するビット線並びにセル構成に採用した場合を考える。本願の各セルはビット線／記憶(可変抵抗)素子／選択素子／ＧＮＤの順で配置される。そのため、非特許文献１のＶｒｅａｄ／２電圧のように、定電圧発生源を用いてある定電圧にまでビット線を充電しようとする際、非選択セルにおける可変抵抗素子と素子選択デバイスの間の寄生容量接点もビット線と同電位にまで充電することになる。しかしながら、この寄生容量への充電は記憶素子を介したビット線からの電荷移動により行われるため、記憶素子が高抵抗素子の場合、前記寄生容量接点の充電は遅く、ビット線の充電時間が長くなるという問題がある。また、例えば数万本のビット線を同数のセンスアンプを用いて同時に読み出すアレイ動作の場合、前記定電圧発生源は大電流を消費するため、供給能力が低下する問題、ならびに寄生配線抵抗等に起因してＧＮＤ電位にノイズが発生するという問題がある。
【０００９】
また、相変化メモリにおいては、相変化素子に一定電圧値以上の電圧が印加されると、セル情報が書き換えられる恐れがある。例えば、その一定電圧値（閾値：Ｖｈ)を０．６Ｖとすると、読み出し時に相変化素子に印加される電圧は必ず０．６Ｖ以内としなければならない。そのため非特許文献２では、ビット線の電圧はＶＣＭＰをゲート入力とするトランジスタにより、閾値Ｖｈと直列に接続されたダイオードのビルトインポテンシャルの和電圧以下の電圧として、ビット線の充電を行い、更に、定電流による読み出しを行っている。
【００１０】
一方、ＤＲＡＭのような揮発性メモリでは、特許文献1のようにセンスアンプの電源（ＳＡＰのソースＶＤＤ）においてオーバードライブ電圧を用いて一時的な昇圧を行うことがある。しかしながら、ビット線のプリチャージについては、読み出しが終了し選択セルが電気的に切り離された後に、ＨＩＧＨ電位またはＬＯＷ電位のいずれかにそれぞれ固定された選択ビット線とリファレンスビット線を短絡することでそれぞれＨＩＧＨ／２の中間電位にしている。なお非特許文献１もビット線充電時にセルを電気的に切り離すことで同様の方法を採用している。ビット線の充電(プリチャージ)に際し、ビット線ならびにリファレンスビット線が外部からの電荷供給を受けないこの方法では、ビット線と等容量(ほぼ等しい構造)を持つリファレンスビット線がビット線対毎あるいはセンスアンプ毎に必要である。従ってこれらの方法は、後述の本願実施例における不揮発性メモリのビット線構成(リファレンスビット線を複数のセンスアンプにて共用した場合)に応用することはできない。
【００１１】
本発明の目的は、後述の本願実施例のようなアレイ構成を持つ不揮発性メモリにおいて、上記した問題を解決し、電圧差動増幅方式のセンスシング技術を用いた不揮発性メモリの高速読み出し可能な半導体記憶装置とその制御方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の１つの視点によれば、記憶情報を抵抗値の違いによって記憶するメモリセルと、前記メモリセルの記憶情報を読み出すビット線と、前記ビット線とリファレンスビット線とを入力とする電圧差動型センスアンプと、リードアクセス前に前記ビット線と前記リファレンスビット線とを充電する初期電圧よりも高い第１電圧に充電されるビット線充電電圧発生回路と、前記ビット線充電電圧発生回路と前記ビット線及び前記リファレンスビット線とを接続する第１及び第２スイッチと、を備え、リードアクセス時、前記メモリセルをアクセスする前の予備充電期間に前記第１及び第２スイッチを導通させ、前記ビット線充電電圧発生回路の電荷を前記ビット線及び前記リファレンスビット線に分配（チャージシェア）することによって、前記ビット線と前記リファレンスビット線とを前記初期電圧に充電し、その後、選択されたメモリセルが前記ビット線に導通され、前記リファレンスビット線が例えば定電流源等の参照電圧生成回路に導通され、前記電圧差動型センスアンプが、前記メモリセルの放電により低下するビット線の電圧と前記参照電圧生成回路によって発生するリファレンスビット線の電圧との差電圧を増幅する半導体記憶装置が得られる。
【００１３】
さらに本発明の他の視点によれば、記憶素子とセル選択素子からなるメモリセルと、前記メモリセルの情報を読み出すビット線と、センスアンプと、を備え、複数の前記ビット線がビット線選択素子を介してセンスアンプの第１ビット線に接続され、参照基準となるリファレンスビット線が前記センスアンプの第２ビット線に接続され、前記セル選択素子の動作前に、前記第１及び第２ビット線とを接地電圧にリセットする第１及び第２リセット素子と、接地電圧にリセットされた第１及び第２ビット線とを初期電圧以上の高いビット線充電高電圧を用いて、前記初期電圧に充電する第３及び第４充電素子と、を備えた半導体記憶装置が得られる。
【００１４】
さらに本発明の他の視点によれば、半導体記憶装置は記憶情報を抵抗値の違いによって記憶するメモリセルと、前記メモリセルに接続され、メモリセル情報を読み出すビット線と、前記ビット線とリファレンスビット線とを入力とするセンスアンプと、を備え、充電電圧発生回路の出力容量を初期電圧よりも高いビット線充電高電圧に充電するステップと、前記ビット線充電高電圧まで充電された電荷を前記ビット線及び前記リファレンスビット線に供給し、前記ビット線及びリファレンスビット線を初期電圧に設定するステップと、選択されたメモリセルの記憶情報に対応し、ビット線が放電するステップと、センスアンプが、前記ビット線の放電した電圧とリファレンスビット線の電圧との差電圧を増幅するステップを備えたメモリセルの情報を読み出す半導体記憶装置の読み出し方法が得られる。
【発明の効果】
【００１５】
本発明によれば、初期電圧より高い電圧に充電させた電荷を用いて、ビット線とリファレンスビット線とを初期電圧に充電させる。高い電圧に充電させた電荷をビット線とリファレンスビット線に分配し、チャージシェアすることで高速にビット線とリファレンスビット線とを初期電圧に充電することができる。ビット線とリファレンスビット線とを高速に初期電圧に充電することで、半導体記憶装置の高速読み出しが可能となる。また、高い電圧に充電させた電荷は、充電電圧発生回路においてビット線の充電並びに情報の読み出し期間以外の時間に十分時間をかけて準備することができるため、充電電圧発生回路の最大電流を抑えることができ、充電電圧発生回路よるノイズは前記定電圧電源を用いた場合に比べ小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の基本構成を説明するための概略構成図（Ａ）と、読み出しタイミングチャート（Ｂ）である。
【図２】本発明の半導体記憶装置の全体構成図である。
【図３】本発明の半導体記憶装置の本発明に係る詳細ブロック図である。
【図４】本発明の半導体記憶装置の読み出しタイミングチャートである。
【図５】本発明のビット線充電電圧発生回路の回路図である。
【図６】半導体記憶装置の（Ａ）バンク、（Ｂ）マットにおける図５のビット線充電電圧発生回路の配置と配線図である。
【図７】本発明の半導体記憶装置の書き込みタイミングチャートである。
【図８】本発明における他の参照電圧生成回路の回路図である。
【図９】図８の参照電圧生成回路を用いた場合の読み出しタイミングチャートである。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態について、図面を参照して詳細に説明する。図１に、本発明の基本構成を説明するための概略構成図（Ａ）と、その読み出しタイミングチャート（Ｂ）を示す。図２に本発明の半導体記憶装置の全体構成図、図３にその詳細ブロック図、図４に読み出しタイミングチャートを示す。図５に本発明のビット線充電電圧発生回路の回路図、図６には半導体記憶装置の（Ａ）バンク、（Ｂ）マットにおけるビット線充電電圧発生回路の配置及び電源配線の配線図を示す。図７には、本発明の半導体記憶装置の書き込みタイミングチャートを示す。
【００１８】
図１（Ａ）には、基本構成としては、メモリセル（Ｒｃｅｌｌ、ＮＣＨｃｅｌｌ）、ビット線選択スイッチ（ＮＣＨＹｊ）、ビット線対（センスビット線ＳＢＬとリファレンスビット線ＲＢＬ）、ビット線対の充電素子（ＮＣＨ３、ＮＣＨ４）、ビット線充電電圧発生回路（２６）、ビット線対（ＳＢＬ、ＲＢＬ）とセンスアンプの第１ビット線と第２ビット線とを接続／非接続とするビット線接続素子（ＮＣＨ１、ＮＣＨ２）、センスアンプＳＡ等が示されている。
【００１９】
センスアンプＳＡは電圧差動型センスアンプであり、第１ビット線と第２ビット線を入力とするＣＭＯＳ回路からなるフリップフロップで、そのフリップフロップの高電源電圧側と低電源電圧側とに、それぞれＰＭＯＳ及びＮＭＯＳが設けられている。ラッチ信号ＬＡＴＣＨが活性化されたときに、ＰＭＯＳ及びＮＭＯＳが導通し、センスアンプＳＡに高電源電圧ＳＡＰ及び低電源電圧ＳＡＮが供給され、第１ビット線と第２ビット線との電圧差を増幅する。
【００２０】
ビット線対（ＳＢＬ、ＲＢＬ）とセンスアンプの第１ビット線と第２ビット線との間にはビット線接続素子としてビット線接続トランジスタ（ＮＣＨ１、ＮＣＨ２）が設けられている。ビット線接続トランジスタ（ＮＣＨ１、ＮＣＨ２）は、ゲートに供給されるビット線接続信号ＲＥＡＤＩＮによりビット線対（ＳＢＬ、ＲＢＬ）とセンスアンプの差動入力（第１ビット線、第２ビット線）とを接続又は非接続とする。ビット線接続トランジスタＮＣＨ１のゲート、ドレイン、ソースは、それぞれビット線接続信号ＲＥＡＤＩＮ、センスビット線、センスアンプの第1ビット線に接続されている。ビット線接続トランジスタＮＣＨ２のゲート、ドレイン、ソースは、それぞれビット線接続信号ＲＥＡＤＩＮ、リファレンスビット線、センスアンプの第２ビット線に接続されている。
【００２１】
ビット線対（ＳＢＬ、ＲＢＬ）の充電素子としてビット線対にそれぞれの充電トランジスタ（ＮＣＨ３、ＮＣＨ４）を接続している。充電トランジスタ（ＮＣＨ３、ＮＣＨ４）はイコライズ信号ＲＳＡＥＱにより導通し、ビット線対を、それぞれ等電圧である初期電圧に充電する。充電トランジスタＮＣＨ３のゲート、ドレイン、ソースは、それぞれイコライズ信号ＲＳＡＥＱ、ビット線充電高電圧ＶＢＬＰ、センスビット線に接続されている。充電トランジスタＮＣＨ４のゲート、ドレイン、ソースは、それぞれイコライズ信号ＲＳＡＥＱ、ビット線充電高電圧ＶＢＬＰ、リファレンスビット線に接続されている。ビット線充電高電圧ＶＢＬＰは、ビット線充電電圧発生回路を使って、生成される。ビット線充電高電圧ＶＢＬＰは、ビット線対（ＳＢＬ、ＲＢＬ）が充電される初期電圧よりも高い電圧である。
【００２２】
センスビット線ＳＢＬには、それぞれビット線選択スイッチ（トランジスタ：ＮＣＨＹｊ）を備えた複数のビット線ＢＬが接続されている。複数のビット線のうち、ビット線選択信号Ｙｊにより活性化されたビット線選択トランジスタ（ＮＣＨＹｊ）に接続されたビット線が選択される。それぞれのビット線にはビット線の電荷を放電し、接地電圧にリセットするリセットトランジスタＮＣＨｄｉｓｃＢと、複数のメモリセルが接続される。リセットトランジスタＮＣＨｄｉｓｃＢのゲート、ドレイン、ソースは、それぞれリセット信号ＤＩＳＣ、ビット線ＢＬ、接地電圧に接続されている。
【００２３】
メモリセルはアクセストランジスタＮＣＨｃｅｌｌと、記憶素子Ｒｃｅｌｌとから構成される。記憶素子Ｒｃｅｌｌは、抵抗値の違いによって情報を記憶する不揮発性の記憶素子である。アクセストランジスタＮＣＨｃｅｌｌは、メモリセルをアクセスするためのセル選択素子である。アクセルトランジスタＮＣＨｃｅｌｌのゲート、ドレイン、ソースは、それぞれワード線、記憶素子Ｒｃｅｌｌの一端、接地電圧に接続される。また記憶素子Ｒｃｅｌｌの他端はビット線ＢＬに接続される。複数のメモリセルが、ビット線、ワード線方向にマトリクス状に配置されている。ビット線には複数のメモリセルが接続され、それぞれのメモリセルはワード方向にセル選択素子で選択され、ビット線方向にビット線選択トランジスタで選択される。
【００２４】
このメモリセルは、ビット線選択トランジスタ（ＮＣＨＹｊ）によりビット線ＢＬが選択され、続いてワード線によりアクセストランジスタ（ＮＣＨｃｅｌｌ）が選択されることで、特定のメモリセルが選択される。このようにして選択されたメモリセルの記憶情報は、ビット線ＢＬ、センスビット線ＳＢＬ、ビット線接続トランジスタ（ＮＣＨ１）を介して、センスアンプに入力されることで読み出される。記憶素子Ｒcellが高抵抗の場合には、リファレンスビット線に比較して記憶素子Ｒcellに接続されたセンスビット線ＳＢＬは高電圧となる。また記憶素子Ｒｃｅｌｌが低抵抗の場合には、記憶素子Ｒｃｅｌｌに接続されたセンスビット線ＳＢＬは低電圧となる。
【００２５】
一方、リファレンスビット線（ＲＢＬ）側には、リファレンスビット線を放電し、接地電圧にリセットするリセットトランジスタＮＣＨｄｉｓｃＲＢと、一定のリファレンス電流を流す定電流源と選択トランジスタとが接続される。ここで、定電流源はトランジスタによって実現しても良いほか、抵抗体を用いても良い(厳密な意味での定電流である必要はない)。リセットトランジスタＮＣＨｄｉｓｃＲＢのゲート、ドレイン、ソースは、それぞれリセット信号ＤＩＳＣ、リファレンスビット線ＲＢＬ、接地電圧に接続されている。また選択トランジスタのゲート、ドレイン、ソースは、それぞれリファレンス定電流源信号ＲＥＦＣＯＮ、リファレンスビット線ＲＢＬ、定電流源の一端に接続されている。定電流源の他端は、接地電圧に接続されている。
【００２６】
図１（Ｂ）のタイミングチャートを参照して、読み出し（リードアクセス）動作を説明する。リセット信号ＤＩＳＣが活性化され、リセットトランジスタＮＣＨｄｉｓｃＢ及びＮＣＨｄｉｓｃＲＢが導通し、ビット線ＢＬ及びレファレンスビット線ＲＢＬが放電され、接地電圧となる。ビット線選択信号Ｙｊにより選択されたビット線選択トランジスタ（ＮＣＨＹｊ）が導通し、選択されたビット線ＢＬとセンスビット線ＳＢＬが接続されることで、センスビット線ＳＢＬが接地電圧にリセットされる。さらにビット線接続信号ＲＥＡＤＩＮによりビット線対（ＳＢＬ、ＲＢＬ）とセンスアンプの第１及び第２ビット線とが接続され、センスアンプの第１及び第２ビット線も接地電圧にリセットされる。
【００２７】
次にイコライズ信号ＲＳＡＥＱが活性化され、充電トランジスタ（ＮＣＨ３、ＮＣＨ４）が導通する。このとき、ビット線充電電圧発生回路の出力は高電圧であるビット線充電高電圧ＶＢＬＰに充電されている。ビット線充電高電圧ＶＢＬＰにより、ビット線対（ＳＢＬ、ＲＢＬ）、選択されたビット線ＢＬ、センスアンプの第１及び第２ビット線は接地電圧から初期電圧に充電される。以下の説明においては、選択トランジスタあるいはビット線接続トランジスタで接続された状態のビット線対（ＳＢＬ、ＲＢＬ）、選択されたビット線ＢＬ、センスアンプの第１及び第２ビット線を代表して単にビット線対、ビット線ＢＬあるいはセンスビット線ＳＢＬ、又はリファレンスビット線ＲＢＬと記載することがある。
【００２８】
ビット線充電電圧発生回路は出力容量を備え、その出力容量はビット線充電高電圧ＶＢＬＰに充電され、その充電電荷を、ビット線対（ＳＢＬ、ＲＢＬ）分配させ、初期電圧とする。例えば、ビット線充電高電圧ＶＢＬＰを１．２Ｖ、初期電圧を０．４Ｖとすることができる。この初期電圧は、記憶素子Ｒcellのセル情報が書き換えられる恐れがある閾値電圧（Ｖｈ)以下とする。このときビット線充電電圧発生回路から近い近端のセンスビット線ＳＢＬはオーバーシュート気味に短期間で立ち上がり、ビット線充電電圧発生回路から遠い遠端のビット線はゆっくりと立ち上がる。
【００２９】
このように選択されたビット線ＢＬ、ビット線対（ＳＢＬ、ＲＢＬ）が初期電圧に充電される。ワード線が選択され、選択ワード線（ＳＷＬ）がハイレベルとなり、センスビット線には記憶素子の抵抗値に従って電流が流れることで、センスビット線の電圧が低下する。また同時にリファレンスビット線側は、リファレンス定電流源信号ＲＥＦＣＯＮが活性化され、定電流源による電流が流れ、リファレンスビット線ＲＢＬの電圧が低下する。リファレンスビット線側の定電流源の電流は、記憶素子Ｒcellの高抵抗時と、低抵抗時の中間電流値に設定する。この設定により図１（Ｂ）のビット線対（ＳＢＬ、ＲＢＬ）に示すように、リファレンスビット線（ＲＢＬ）の電圧は、高抵抗時又は低抵抗時のセンスビット線電圧の中間電圧値となる。
【００３０】
センスビット線とリファレンスビット線との電圧差が、例えば１００ｍＶとなった時点で、ビット線接続信号ＲＥＡＤＩＮを不活性とし、センスビット線とセンスアンプの第１ビット線、リファレンスビット線とセンスアンプの第２ビット線とを切り離す。その後ラッチ信号ＬＡＴＣＨが活性化し、センスアンプＳＡに高電源電圧ＳＡＰ及び低電源電圧ＳＡＮが供給される。センスアンプは、第１ビット線と第２ビット線の電圧差を増幅する。このセンスアンプからの増幅信号が入出力回路を経由して外部に読み出されることで読み出し動作が完了する。またセンスアンプが活性化された判定時点では、センスビット線（ＳＢＬ）とリファレンスビット線（ＲＢＬ）はセンスアンプから切り離されており、中間電圧のままである。しかし図の判定期間において理解しやすいために継続して、センスビット線（ＳＢＬ）とリファレンスビット線（ＲＢＬ）としてセンスアンプの増幅された第１ビット線と第２ビット線の電圧を示す。
【００３１】
上記した図１の基本構成を、実際の半導体記憶装置に適応させた場合を、図２〜図７を参照して説明する。また以下の説明において、上述した図１の基本構成、及び動作タイミングと同様の場合には、同じ符号としその説明を省略することがある。
【００３２】
図２に半導体記憶装置１０の全体構成図を示す。半導体記憶装置１０には、外部からクロック、アドレス、コマンド、データが入力され、これらの入力信号により全体動作が制御される。メモリセルアレイ１８の周辺にそれぞれ、ローデコーダ１７、ビット線コントロール回路１９、センスアンプ２０、カラムデコーダ２１を備えたバンクから構成される。図２の半導体記憶装置１０は、バンク０〜７の８バンク構成である。各バンクの動作は同じであることから、以下選択された１つのバンクについてのみ説明する。
【００３３】
半導体記憶装置１０は、入力回路として、クロック系の信号（ＣＫ、／ＣＫ、ＣＫＥ）が入力されるクロックジェネレータ１１、コマンド（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）が入力されるコマンドデコーダ１２、アドレス（Ａ０〜Ａ１３、バンクアドレス）等が入力されるモードレジスタ１３、ローアドレスバッファ１５、カラムアドレスバッファ・バーストカウンター１６を備えている。
【００３４】
クロックジェネレータ１１で生成された内部クロックは、コマンドデコーダ１２、制御ロジック１４、カラムデコーダ２１、ラッチ回路２３等に出力される。コマンドデコーダ１２は、コマンド（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）が入力され、その出力を制御ロジック１４に出力する。モードレジスタ１３はアドレス、バンクアドレス信号等を入力され、モード信号を制御ロジック１４に出力する。制御ロジック１４にはクロック系や、アドレス、モードレジスタ１３からの出力が入力され、各種制御信号をそれぞれの回路に出力する。ローアドレスバッファ１５は、入力されたローアドレスを制御信号に従ってローデコーダ１７、ビット線コントロール回路１９に出力する。カラムアドレスバッファ・バーストカウンター１７は、入力されたカラムアドレスを制御信号に従ってカラムデコーダ２１に出力するとともに、バーストカウンターでカウントされたバースト長に従って連続したアドレスを自動発生させて出力する。
【００３５】
ローデコーダ１７は入力されたアドレスをデコードし、メモリセルアレイのワード線を選択する。メモリセルアレイ１８は複数のメモリセルがマトリクス状の配置されたメモリセル領域である。ビット線コントロール回路１９は、ビット線を選択するビット線デコーダと、ビット線の初期化等を制御する。センスアンプ２０は、ローデコーダで選択され、ビット線デコーダで選択されたビット線に接続されたメモリセルからの情報を増幅する。カラムデコーダ２１は、メモリセルからのデータを増幅したセンスアンプを選択し、そのデータをデータコントロール回路２２、ラッチ回路２３、さらに入出力回路２４を経由して、外部へデータを読み出す。このとき設定されたバースト長に従ってセルデータは連続読み出しされる。
【００３６】
また、半導体記憶装置へのデータ書き込みの場合には、読み込み時とは逆方向に入出力回路２４に入力されたデータＤＱを、ラッチ回路２３、データコントロール回路２２を経由してメモリセルに書き込まれる。また、これらのデータＤＱの入出力は高速であり、クロックに同期して行われる。そのため一般的には、ＤＬＬ回路２５を内蔵し、そのタイミング調整が行われる。
【００３７】
図３を参照して、本発明の半導体記憶装置の詳細構成について説明する。メモリセルアレイ１８には、複数のメモリセルがマトリクス状に配置されている。ローデコーダ１７からのワード線、ビット線コントロール回路１９のビット線選択線に対応して多くのメモリセルが配置されている。これらは、センスアンプ（２０Ａ、２０Ｂ、・・・）に対して、それぞれ繰り返し配置されている。図においては１つのセンスアンプに対し、ｍ本のワード線（ＳＷ１、ＳＷ２、・・・、ＳＷｍ）、ｎ本のビット線（Ｙｊ１、Ｙｊ２、・・・、Ｙｊｎ）が配置されている。このときセンスアンプ毎にワードデコーダ及びビット線デコーダにより選択されるワード線及びビット線は同一アドレスである。ワード線はローデコーダ１７により選択され、ビット線はビット線コントロール回路１９により選択される。
【００３８】
ビット線コントロール回路１９には、ビット線デコード選択信号配線と、ビット線選択素子、ビット線ＢＬをリセットするリセット素子等が備えられている。ビット線デコーダからの選択信号Ｙｊｎ（及びその反転信号）はＮＭＯＳとＰＭＯＳからなるビット線選択素子（トランジスタ）と、個々のビット線を接地電圧にするリセット素子（トランジスタ）のゲートに入力される。選択信号がハイレベルであるビット線が選択され、ローレベルの場合には非選択となる。センスビット線ＳＢＬにはリセットするためのリセットトランジスタが設けられ、リセット信号ＤＩＳＣがハイレベル時には、センスビット線ＳＢＬを接地電圧にリセットする。センスビット線には複数のビット線がビット線選択素子を介して接続されている。選択されたビット線はセンスビット線ＳＢＬに接続されたリセットトランジスタによりリセットされる。一方選択されなかった非選択ビット線はビット選択アドレスＹｊｎがロー、その反転アドレスがハイレベルとなることで、選択素子部のリセットトランジスタＮＭＯＳにより接地電圧にリセットされる。
【００３９】
センスアンプ２０は、センスアンプのみでなく、センスビット線及びリファレンスビット線とのビット線接続トランジスタや、充電トランジスタを含む。センスアンプはＣＭＯＳからなるフリップフロップと、そのフリップフロップに高電源と低電源電圧を供給するＰＭＯＳとＮＭＯＳから構成される。センスアンプ活性化信号ＲＡＥＮＢにより、フリップフロップには高電源（ＳＡＰ）と低電源（ＳＡＮ）が供給され、データを増幅する。センスアンプは、メモリセルからのデータが読み出されたセンスビット線と、レファレンスビット線との電圧差を増幅し、その出力を読み出しバスＲＷＢＵＳに出力する。センスアンプのフリップフロップの２入力（第１と第２ビット線）とセンスビット線とリファレンスビット線とを接続するビット線接続トランジスタは、ＮＭＯＳから構成され、ビット線接続信号ＲＥＡＤＩＮにより接続あるいは非接続とする。
【００４０】
ビット線の充電素子は、ビット線対（ＳＢＬ、ＲＢＬ）にそれぞれ充電トランジスタを設け、充電トランジスタのドレインにビット線充電高電圧ＶＢＬＰを供給する。２つの充電トランジスタのゲートに入力されるイコライズ信号ＲＳＡＥＱにより、それぞれの充電トランジスタは導通し、ビット線対（ＳＢＬ、ＲＢＬ）を等電圧に充電する。さらに、リファレンスビット線ＲＢＬをリセットするためのリセットトランジスタを備えている。そのリセットトランジスタのゲート、ドレイン、ソースは、それぞれリセット信号ＤＩＳＣ、リファレンスビット線ＲＢＬ、接地電圧に接続されている。
【００４１】
ビット線充電高電圧ＶＢＬＰは、ビット線充電電圧発生回路２６を使って、生成される。ビット線充電電圧発生回路２６は、容量充電信号ＣＡＰＣＯＮによりオーバードライブ用容量ＯＤＣＡＰを充電する。その充電電荷を使って、イコライズ信号ＲＳＡＥＱによりビット線対（ＳＢＬ、ＲＢＬ）をチャージシェアし、初期電圧に充電する。
【００４２】
リファレンスビット線ＲＢＬには、センスビット線に接続されているメモリセルや、ビット線に対応するように、参照信号生成回路２７が設けられている。参照信号生成回路２７は、リファレンス信号用容量ＲＥＦＣＡＰと、リファレンス定電流源ＣＩＲＥＦとそのリファレンス定電流源とリファレンスビット線ＲＢＬとを接続するスイッチトランジスタを備えている。リファレンス信号用容量ＲＥＦＣＡＰは、リファレンスビット線と接地電圧間に接続され、選択されるビット線を含むセンスビット線に接続された構成素子の容量に相当する容量である。リファレンス定電流源ＣＩＲＥＦは、メモリセルの記憶素子の高抵抗、低抵抗の中間に相当する定電流を流す定電流源である。このときリファレンスビット線は複数のセンスアンプを対して共通であることから、例えばＫ個のセンスアンプが接続された場合には、Ｋ倍の定電流を流すことになる。しかしこれらはリファレンス信号用容量ＲＥＦＣＡＰの容量値と同じ比率に縮小換算して選択することができる。
【００４３】
リファレンスビット線とリファレンス定電流源の間にスイッチトランジスタを備え、メモリセルデータ読み出し時には、スイッチトランジスタを導通させ、リファレンス定電流源によりリファレンスビット線の電圧を低下させる。このようにリファレンスビット線ＲＢＬには、メモリセルからの読み出し情報に対応して変化するセンスビット線ＳＢＬと同様な動作を行わせることで、センスアンプに差動電圧を入力することができる。
【００４４】
さらに、センスビット線にはデータ書き込みのためのライト回路部が接続される。ライト回路部は、ライト回路２８と、センスビット線とライト回路２８とを接続するスイッチトランジスタとを備える。ライト時にはライトイネーブル信号ＷＥによりスイッチトランジスタを導通させ、ライトデータをセンスビット線に出力することでメモリセルにデータ書き込む。
【００４５】
図４を参照して、メモリセルからのデータ読み出し（リードアクセス）動作を説明する。以下の説明では括弧内の数字は、図における数字に対応している。最初に半導体記憶装置にはＰＲＥＣＨＡＲＧＥコマンドが入力される。（１）ビット線充電電圧発生回路２６において、容量充電信号ＣＡＰＣＯＮが活性化（ＬＯＷ）され、オーバードライブ用容量ＯＤＣＡＰを例えば、１．２Ｖに充電する。このオーバードライブ用容量ＯＤＣＡＰを充電する期間は、特に限定されることなく、メモリセルがアクセスされていない期間であれば可能である。例えばメモリセルに接続されたビット線を選択するビット線選択が実施されない期間に行うことが出来る。
【００４６】
次にＡＣＴＩＶＥコマンドが入力される。（２）ビット線接続信号ＲＥＡＤＩＮが活性化（ＨＩＧＨ）となり、ビット線対（ＳＢＬ、ＲＢＬ）とセンスアンプの入力（第１ビット線、第２ビット線）間が接続される。さらに（３）ワンショットのリセット信号ＤＩＳＣを入力することで、ビット線対（ＳＢＬ、ＲＢＬ）のノード内の電荷をディスチャージし、それらのノードを接地電圧にリセットする。また、（４）容量充電信号ＣＡＰＣＯＮを不活性化（ＨＩＧＨ）することで、オーバードライブ用容量ＯＤＣＡＰへの充電を終了する。
【００４７】
ＡＣＴＩＶＥコマンドとともに、ローアドレスが入力される。（５）入力されたローアドレスにより選択されたビット線選択線が活性化（ＨＩＧＨ）する。このとき非選択ビット線はローレベルのままである。（６）ビット線のイコライズ信号ＲＳＡＥＱが活性化（ＨＩＧＨ）することにより、１．２Ｖに充電されたオーバードライブ用容量ＯＤＣＡＰの電荷に使ってビット線対（ＳＢＬ、ＲＢＬ）のノードをチャージシェアし、等電圧の初期電圧とする。オーバードライブ用容量ＯＤＣＡＰの一端、選択ビット線ＳＬＢＬ、センスビット線、リファレンスビット線、リファレンス信号用容量ＲＥＦＣＡＰの一端は全て等電圧の初期電圧、例えば０．４Ｖとなる。このときオーバードライブ用容量ＯＤＣＡＰの容量値は、チャージシェア後の各節点電圧が、初期電圧として例えば０．４Ｖとなるように、あらかじめ調整しておく。
【００４８】
ここで選択ビット線（ＳＬＢＬ）は初期電圧に充電され、非選択ビット線は接地電圧である。この選択ビット線に接続されたメモリセルの記憶素子ＲｃｅｌｌとアクセストランジスタＮＣＨｃｅｌｌとの節点（ノードＣ）は初期電圧に充電されている。従って、ワードデコーダ１７で、ワード線が選択された場合には、選択されたアクセストランジスタＮＣＨｃｅｌｌが導通し、ただちにノードＣの電荷を放電開始することができる。そのため高速読み出しが可能になる。従来例においては、このノードＣを充電するための時間が必要であったが、本発明では予備充電期間で充電することで、その充電時間が不要となり、高速読み出し可能となる。さらに非選択ビット線は接地電圧のままであり、非選択ビット線に接続されたメモリセルのノードＣは接地電圧とし、初期電圧には充電しない。つまり、初期電圧に充電するのは選択ビット線の接続されたメモリセルのみとすることで、非選択ビット線における消費電力を削減する。このため高速読み出し可能で、かつ消費電力の小さな半導体記憶装置が得られる。
【００４９】
ビット線対が例えば、０．４Ｖに充電された時点で、イコライズ信号ＲＳＡＥＱを不活性化（ＬＯＷ）し、予備充電を終了する。（７）リファレンス定電流源信号ＲＥＦＣＯＮを活性化し、リファレンス定電流源を活性化させる。と同時に（８）ローアドレスにより選択されたワード線を活性化（ＨＩＧＨ）し、セルデータを読み出す。ここでは例えば、ビット線（Ｙｊ２）、ワード線（ＳＷ２）が選択されたとする。このとき非選択のビット線、ワード線はローレベルである。これにより、センスビット線に充電された電荷は、選択メモリセルを介して放電される。（９）選択メモリセルが高抵抗な場合はセンスビット線の電圧減少は小さく、一方、低抵抗な場合はビット線の電圧減少は大きい。同様に、センスアンプに参照閾値電圧を提供するリファレンスビット線ＲＢＬにおいても、定電流源ＣＩＲＥＦを介して放電が行われる。（１０）この定電流源ＣＩＲＥＦによる放電速度は、選択メモリセルが高抵抗である場合のセンスビット線の放電速度と、低抵抗である場合のセンスビット線の放電速度との中間値となるように調整、設定する。この定電流源ＣＩＲＥＦは、例えばＮＭＯＳトランジスタを用いたカレントミラー回路により実現することができる。また、定電流源は抵抗体によって実現しても良い。
【００５０】
このように、センスビット線やリファレンスビット線が、選択メモリセルや定電流源ＣＩＲＥＦにより放電され、その電圧が低下する。このセンスビット線やリファレンスビット線の電圧差が、例えば１００ｍＶ以上の電圧差が生じた時点で、ビット線接続信号ＲＥＡＤＩＮを不活性（ＬＯＷ）とし、センスアンプとビット線対（ＳＢＬ、ＲＢＬ）とを切り離す。（１１）ビット線接続信号ＲＥＡＤＩＮを不活性（ＬＯＷ）とすることで、センスビット線とリファレンスビット線の電圧差を閉じ込める。
【００５１】
（１２）次にセンスアンプ活性化信号ＲＡＥＮＢを活性化（ＨＩＧＨ）し、センスアンプに高電源ＳＡＰ、低電源ＳＡＮを供給する。（１３）電源が供給されることで、センスアンプは第１ビット（センスビット）線と第２ビット（リファレンスビット）線の電圧差を増幅する。これにより選択メモリセルの抵抗状態が高抵抗（リセット）、又は低抵抗（セット）状態に応じて、センスアンプからの出力は接地電圧又は電源電圧間のフル振幅の出力となる。この時点ではビット線対（ＳＢＬ、ＲＢＬ）は、センスアンプとは切り離されており、中間電圧のままである。しかし図の判定期間においては、理解しやすいため、センスビット線（ＳＢＬ）とリファレンスビット線（ＲＢＬ）としてセンスアンプの増幅された電圧を示している。この判定期間の実際の動作としては、センスアンプは接地電圧と電源電圧間のフル振幅動作であり、ビット線対（ＳＢＬ、ＲＢＬ）は接地電圧と電源電圧間の電圧よりも小さな中間電圧動作である。
【００５２】
（１４）増幅されたデータ信号は、例えばＮＡＮＤ回路とインバータを用いた出力ロジックによって、読み出しバスＲＷＢＵＳに出力される。読み出しバスＲＷＢＵＳには、選択メモリセルの抵抗状態が高抵抗、又は低抵抗状態に応じて、ＨＩＧＨ、又はＬＯＷレベルを出力する。次にＲＥＡＤコマンドと、カラムアドレスが入力される。（１５）各センスアンプから読み出しバスＲＷＢＵＳに出力されたセル情報のうち、入力されたカラムアドレス及びバーストカウンタで指定されたアドレスのセル情報が入出力回路から連続出力される。
【００５３】
次のビット線充電高電圧ＶＢＬＰを発生させるビット線充電電圧発生回路について説明する。図５にビット線充電電圧発生回路の回路図、図６（Ａ）にバンクにおけるビット線充電電圧発生回路の配置図、図６（Ｂ）にマット内のビット線充電高電圧ＶＢＬＰの配線図を示す。
【００５４】
図５に示すビット線充電電圧発生回路は、差動アンプＤＥＦ１、２つのＰＭＯＳ（ＰＣＨ１、ＰＣＨ２）、オーバードライブ用容量ＯＤＣＡＰから構成されている。差動アンプＤＥＦ１の反転端子にはビット線充電高電圧ＶＢＬＰＧの基準となる基準電圧ＶＲＥＦ１が入力されている。また、差動アンプＤＥＦ１の非反転端子にはノードＶＢＬＰＧが接続されている。このためＰＭＯＳＰＣＨ１を介してノードＶＢＬＰＧの電圧は、基準電圧ＶＲＥＦ１と同じ電圧になる。容量充電信号ＣＡＰＣＯＮを活性化(ＬＯＷ)とすることにより、ＰＭＯＳＰＣＨ２を介してオーバードライブ用容量ＯＤＣＡＰをＶＲＥＦ１の電圧まで充電する。オーバードライブ用容量ＯＤＣＡＰとビット線対をショートさせ、その電荷をチャージシェアする際には、容量充電信号ＣＡＰＣＯＮ信号を不活性化(ＨＩＧＨ)して、ＰＭＯＳＰＣＨ２をＯＦＦすることで、ノードＶＢＬＰＧからオーバードライブ用容量ＯＤＣＡＰへの電荷供給をなくする。ここで例えば、基準電圧ＶＲＥＦ１を１．２Ｖとすれば、ノードＶＢＬＰＧの電圧も１．２Ｖとなる。オーバードライブ用容量ＯＤＣＡＰに蓄えられた電荷を、ビット線対にチャージシェアする場合の電圧は０．４Ｖとなるように調整する。
【００５５】
図６（Ａ）にバンクにおけるビット線充電電圧発生回路２６の配置図、図６（Ｂ）にマット内のビット線充電高電圧ＶＢＬＰの電源配線図を示す。前述したようにオーバードライブ用容量ＯＤＣＡＰに蓄えられた電荷を、ビット線対にチャージシェアする必要がある。このときビット線はメモリセルアレイの個々のメモリセルに接続され、広い領域に分散して配置されている。広い領域に配置されたメモリセルに対して、オーバードライブ用容量ＯＤＣＡＰからのチャージシェアを高速に、かつ均等に行う必要がある。個々のメモリセルに対して均等に行うために、メモリセルアレイまでの配線を低抵抗化し、配置位置における抵抗のばらつきを小さくする必要がある。
【００５６】
半導体記憶装置のバンクにおけるビット線充電電圧発生回路２６の配置図を図６（Ａ）に示す。図６（Ａ）に示すようにバンクの４辺に沿って、オーバードライブ用容量ＯＤＣＡＰを例えばマット単位に分散配置し、バンクの四隅にはビット線充電電圧発生回路２６を配置する。四隅に配置するビット線充電電圧発生回路２６には、オーバードライブ用容量ＯＤＣＡＰを省略し、４辺のオーバードライブ用容量ＯＤＣＡＰのみとすることもできる。さらにバンク内のマット単位にビット線充電高電圧ＶＢＬＰの配線を網目状に接続し、マット間における配線抵抗むらを極力小さくする。つまりバンク内のマットにおいては、図６（Ｂ）に示すようにビット線充電高電圧ＶＢＬＰを十文字に配線する。マットは、バンクを構成するさらに小さな単位のメモリセルアレイブロックである。マットはワード線とビット線とが交差するように、マトリクス状の配置されたメモリセル領域と、ワードデコーダ１７と、ビット線コントロール回路１９と、センスアンプ２０から構成されている。１マット内のセンスアンプ２０は、例えば数十単位にすることができる。
【００５７】
このようにオーバードライブ用容量ＯＤＣＡＰをバンクの４辺に沿って分散配置し、ビット線充電高電圧ＶＢＬＰの配線としてバンク周辺を1周させ、かつマット内を十文字に配線する。この構成とすることで、バンク内ではオーバードライブ用容量ＯＤＣＡＰから、各マットに至るまでの配線抵抗を低抵抗化し、ＭＡＴ位置にほとんど依存せず、高速かつ均一に全ての選択ビット線を極めて短時間で充電することができる。
【００５８】
本願の半導体記憶装置の書き込み動作について図７を参照して説明する。書き込み動作は、図４におけるＡＣＴＩＶＥコマンドからの一連の読み出し動作が終了してから書き込み動作を行う。そのため、ＰＲＥＣＨＡＲＧコマンド、ＡＣＴＩＶＥコマンドのよるビット線予備充電期間、ビット線フロティング期間、判定期間までの一連の読み出しを実行する。このとき読み出しバスＲＷＢＵＳ、入出力回路からのデータＤＱ出力は行われないで、書き込みデータの受け取りに利用される。
【００５９】
判定期間が終了し、（１）センスアンプ活性化信号ＲＡＥＮＢが不活性化（ＬＯＷ）される。（２）ＡＣＴＩＶＥコマンド時のローアドレスにより選択ワード線、選択ビット線が再び活性化（ＨＩＧＨ）される。非選択ワード線及び非選択ビット線はローレベルのままである。（３）ＷＲＩＴＥコマンド入力時に、カラムアドレスと書き込みデータ入力される。入力されたカラムアドレスで指定されたデータバスＲＷＢＵＳが選択され、ライト回路に書き込みデータＷＤＡＴＡが入力される。このとき、書き込みデータＷＤＡＴＡがＬＯＷの場合はセットを、ＨＩＧＨの場合はリセットを書き込む。
【００６０】
（４）書き込みイネーブル信号ＷＥがライト回路に入力されることで、書き込みデータＷＤＡＴＡに対応したセット電流パルス、リセット電流パルスがライト回路より出力される。この際、リセット電流パルスはセット電流パルスに比べ、電流値(電圧値)が大きく、短パルス形状にて出力される。書き込みイネーブル信号ＷＥが活性化(ＨＩＧＨ)中はライト回路の出力ノードＷＰＯＵＴはビット線コントロール回路１９を通じて選択ビット線ＳＬＢＬと接続されているため、選択ビット線ＳＬＢＬにはライトパルスが入力され、選択メモリセルの情報を書き換える。（５）ライトパルスにより選択メモリセルの情報が書き換えられた時、ライトパルス形状を急峻に変化させるため、リセット信号ＤＩＳＣを一定期間活性化(ＨＩＧＨ)し、強制的に選択ビット線ＳＬＢＬ内の電荷をディスチャージする。（６）最後に、書き込みイネーブル信号ＷＥならびに選択ビット線Ｙｊ、選択ワード線ＳＷを非活性化(ＬＯＷ) して、書き込み動作を終了する。
【００６１】
上記の実施例はリファレンスビット線の電位調整するための参照電圧生成回路２７として、電流源を用いた場合の実施例を示した。しかし他の方法として、キャパシタンスによる容量結合を用いて電位調節する方法とすることができる。キャパシタンスによる容量結合を用いた方法について、図８、９を参照して説明する。図８には容量結合を用いた参照電圧生成回路２７の回路図、図９にはその読み出しタイミングチャートを示す。
【００６２】
図８の参照電圧生成回路２７は、図３のスイッチトランジスタ並びにリファレンス定電流源ＣＩＲＥＦの代わりに、容量接続信号ＣＯＵＰＣＯＮ及びその反転信号に制御される２つのスイッチトランジスタと電源（ＶＣＯＵＰＬ)から構成されている。リファレンス信号用容量ＲＥＦＣＡＰは、リファレンスビット線ＲＢＬと節点ＵＮＤＣＡＰとの間に接続され、参照電圧生成回路２７とリファレンスビット線ＲＢＬとは、リファレンス信号用容量ＲＥＦＣＡＰにより容量結合されている。
【００６３】
節点ＵＮＤＣＡＰを接地電位に設定するスイッチトランジスタのゲート、ドレイン、ソースは、夫々容量接続信号ＣＯＵＰＣＯＮの反転信号、節点ＵＮＤＣＡＰ、接地電圧に接続される。もう１つの、節点ＵＮＤＣＡＰを電源（ＶＣＯＵＰＬ)に設定するスイッチトランジスタのゲート、ドレイン、ソースは、夫々容量接続信号ＣＯＵＰＣＯＮ、節点ＵＮＤＣＡＰ、電源（ＶＣＯＵＰＬ)の高圧側に接続される。電源（ＶＣＯＵＰＬ)の他端（低圧側）は、接地電圧に接続される。容量結合を用いた参照電圧生成回路２７は、リファレンス信号用容量ＲＥＦＣＡＰにおけるリファレンスビット線との対極側電極を接地または電源(ＶＣＯＵＰＬ)接続状態のいずれかに切り替えられる構成である。
【００６４】
図９に、容量結合による方法を用いた場合のタイミングチャートを示す。図９のタイミングチャートは、図４のタイミングチャートにおいて参照電圧生成回路２７関係のタイミングが異なるのみで、他のタイミングは図４と同じである。従って同じタイミングの場合の説明は省略し、参照電圧生成回路２７に関係する信号のタイミングについて説明する。ここで、容量接続信号ＣＯＵＰＣＯＮはメモリセルの情報をセンシングする信号であり、図４のリファレンス定電流源信号ＲＥＦＣＯＮの反転信号と等価な信号である。
【００６５】
リファレンス信号用容量ＲＥＦＣＡＰにおけるリファレンスビット線の対極電極側である参照電圧生成回路２７の節点ＵＮＤＣＡＰは、電源(ＶＣＯＵＰＬ)又は接地電圧が切り替えられて接続される。容量接続信号ＣＯＵＰＣＯＮが活性期間には、電源（ＶＣＯＵＰＬ)に設定するスイッチトランジスタが導通し、節点ＵＮＤＣＡＰは電源(ＶＣＯＵＰＬ)に接続され、例えば０．２Ｖの正電圧が印加される。その後容量接続信号ＣＯＵＰＣＯＮが反転し、ウエイティング期間が開始され、節点ＵＮＤＣＡＰを接地電位に設定するスイッチトランジスタが導通する。節点ＵＮＤＣＡＰをＧＮＤ電位に引き抜くことで、リファレンス信号用容量ＲＥＦＣＡＰを介した容量結合によりリファレンスビット線ＲＢＬの電位を減少させる。
【００６６】
電位減少量は電源ＶＣＰＵＰＬの電圧並びにリファレンス信号用容量ＲＥＦＣＡＰの容量にて調節し、ウエイティング終了時において記憶素子が高抵抗だった場合のビット線電位ならびに低抵抗だった場合のビット線電位の中間値となるようにする。リファレンスビット線ＲＢＬの電圧が、記憶素子が高抵抗又は低抵抗の場合のビット線電位の中間値となることから、記憶素子の高抵抗又は低抵抗の場合との差電圧を電圧差動型センスアンプにより読み出すことができる。
【００６７】
本発明によれば、読み出し時に初期電圧よりも高いビット線充電高電圧に充電した電荷を、センスビット線やリファレンスビット線にチャージシェアすることで、センスビット線やリファレンスビット線を初期電圧に設定する。このように高電圧に充電した電荷を利用しチャージシェアすることでビット線対を初期電圧に設定し、読み出し時間を短縮できる半導体記憶装置が得られる。
【００６８】
また、本発明の半導体記憶装置において、リファレンスビット線はメモリセルが接続されるセンスビット線と同一回路モデルとすることができる。リファレンスビット線に、センスビット線と同様に、ゲートに同じ制御信号が入力され、ドレインにビット線充電高電圧を接続した充電トランジスタを備えることができる。また本発明のメモリセルは不揮発性メモリセルとすることができ、またメモリセルは、抵抗成分の違いによって情報を記憶する不揮発性メモリセルとすることもできる。
【００６９】
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
【符号の説明】
【００７０】
１０    半導体記憶装置
１１    クロックジェネレータ
１２    コマンドデコーダ
１３    モードレジスタ
１４    コントロールロジック
１５    ローアドレスバッファ
１６    カラムアドレスバッファ・バーストカウンタ
１７    ローデコーダ
１８    メモリセルアレイ
１９    ビット線コントロール回路
２０    センスアンプ
２１    カラムデコーダ
２２    データコントロール回路
２３    ラッチ回路
２４    Ｉ／Ｏ回路
２５    ＤＬＬ
２６    ビット線充電電圧発生回路
２７    参照電圧生成回路
２８    ライト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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