(57)【要約】【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。【選択図】図１
2010147480.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置されて第１方向に沿って延伸されて互いに電気的に絶縁され、少なくとも１つの凹みを具備して、少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ラインと、
前記信号ラインの上部から前記第１方向と相違する第２方向に沿って延伸し、前記データ配線と電気的に絶縁される複数の印加配線を具備するアドレスラインと、
前記データ配線の前記凹みに位置し、前記印加配線と電気的に接続されて前記印加配線に印加されたコーディング信号に従って前記データ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子と、を含み、
前記コーディング信号が印加される前記印加配線の組合せである前記アドレスラインの２進コードによって前記データ配線のうちの１つを選択することを特徴とするマルチプレクサー。
【請求項２】
前記データ配線の間に位置して互いに隣接する前記データ配線を電気的に絶縁する絶縁パターン及び前記データ配線の上面と前記絶縁パターンの上面に配置される層間絶縁膜をさらに含み、前記アドレスラインは、前記層間絶縁膜上から前記第２方向に沿って延伸して前記層間絶縁膜の下部に位置する前記データ配線と電気的に絶縁されることを特徴とする請求項１に記載のマルチプレクサー。
【請求項３】
前記基板は、前記データ配線の間に位置する基板の表面は前記データ配線の底面より低く位置するトレンチをさらに含み、前記トレンチは前記絶縁パターンで埋め立てられたことを特徴とする請求項２に記載のマルチプレクサー。
【請求項４】
前記凹みは前記第１方向に沿って延伸する前記各データ配線に互いに異なるパターンを形成する一対が配置され、互いに異なるデータ配線に配置された少なくとも２つ以上の前記凹みは前記第２方向に沿って一列に整列されて前記凹みに配置された前記スイッチング素子は前記印加配線と平行に配置されることを特徴とする請求項２に記載のマルチプレクサー。
【請求項５】
前記凹みを通じて露出される前記基板の表面と切断された前記データ配線の側面を覆うゲート絶縁膜をさらに含み、前記スイッチング素子は、前記絶縁凹み部内で前記ゲート絶縁膜上に配置されるゲート構造物を具備する電界効果トランジスタ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）を含むことを特徴とする請求項４に記載のマルチプレクサー。
【請求項６】
前記ゲート絶縁膜及び前記層間絶縁膜は、シリコン酸化物または高誘電率を有する金属酸化物を含むことを特徴とする請求項５に記載のマルチプレクサー。
【請求項７】
前記信号ライン及び前記アドレスラインは、不純物がドーピングされたポリシリコン、金属物質、及び伝導性ポリマーのうちの何れかの１つを含むことを特徴とする請求項５に記載のマルチプレクサー。
【請求項８】
基板上に第１方向に沿って延伸し、互いに電気的に絶縁される複数のデータ配線を具備し、各データ配線は少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースを有する信号ラインを形成する段階と、
前記第１方向と異なる第２方向に沿って整列されるように前記凹みの内部に配置され、前記データ配線に印加されるデータ信号をコーディング信号に従って選択的に短絡または接続する複数のスイッチング素子を形成する段階と、
前記第２方向に沿って延伸され、前記データ配線と電気的に断絶され、前記スイッチング素子と電気的に接続される複数の印加配線を具備するアドレスラインを前記信号ライン上に形成し、前記コーディング信号が印加される前記印加配線の組合せである前記アドレスラインの２進コードによって前記データ配線のうちの１つを選択する段階と、を含むことを特徴とするマルチプレクサーの製造方法。
【請求項９】
前記複数のデータ配線を具備する前記信号ラインを形成する段階は、
前記基板上に第１導電膜を形成する段階と、
前記第１導電膜上に前記第１導電膜を部分的に露出するハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクとして利用するエッチング工程によって前記第１導電膜を部分的に除去して第１導電パターンを形成する段階と、
前記第１導電パターンから前記ハードマスクパターンを除去する段階と、を含むことを特徴とする請求項８に記載のマルチプレクサーの製造方法。
【請求項１０】
前記スイッチング素子を形成する段階は、
前記基板上にデータ配線の間の空間を埋め立てる絶縁パターンを形成して前記データ配線を互いに電気的に絶縁させる段階と、
互いに異なるパターンを形成する一対の凹みを前記第１方向に沿って延伸する前記各データ配線に形成して互いに異なるデータ配線に配置された少なくとも２つ以上の前記凹みは前記第２方向に沿って一列に整列されて前記凹みに配置された前記スイッチング素子は前記印加配線と平行に配置させる段階と、
前記凹みを限定する前記基板の表面とデータ配線の側面、前記データ配線の上面及び前記絶縁パターンの表面を覆う絶縁膜を形成する段階と、
前記絶縁膜上に前記凹みを埋め立てる半導体構造物を形成する段階と、を含むことを特徴とする請求項８に記載のマルチプレクサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプレクサー及びこれの製造方法と前記マルチプレクサーを具備する素子に関し、より詳しくは、ハーフラインデコーディング（ｈａｌｆ  ｌｉｎｅ  ｄｅｃｏｄｉｎｇ）法を利用したマルチプレクサー及びこれの製造方法と前記マルチプレクサーを具備する素子に関する。
【背景技術】
【０００２】
一般的に、半導体素子のメモリ領域または平板表示装置（ｆｌａｔ  ｐａｎｅｌ  ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）の表示部（ｄｉｓｐｌａｙ  ｕｎｉｔ）は、マトリックス形態に配列されたアレイ構造物（ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）を具備し、前記アレイ構造物内のセル或いはブロックを割当てるためのモジュールとしてマルチプレクサーが幅広く利用されている。
【０００３】
特に、集積回路のような半導体素子の場合、セル領域は、集積度増加によってナノ単位の線幅を有するナノ構造物（ｎａｎｏ−ｓｔｒｕｃｔｕｒｅ）で形成される反面、前記セル領域と電気的信号を交換する周辺領域の場合にはマイクロ単位或いはサブマイクロ（ｓｕｂ  ｍｉｃｒｏ）単位の線幅を有するマイクロ構造物（ｍｉｃｒｏ  ｓｔｒｕｃｔｕｒｅ）が形成されることが一般的であるため、ナノ構造物とマイクロ構造物の間のデータ交換のための媒介体としてマルチプレクサー／デマルチプレクサー回路（ｍｕｌｔｉｐｌｅｘｅｒ／ｄｅｍｕｌｔｉｐｌｅｘｅｒ  ｃｉｒｃｕｉｔ、以下、ＭＵＸ／ＤＥＭＵＸ回路とする）が幅広く利用されている。
【０００４】
近来、半導体素子の集積度の増加に従ってセル領域のナノ構造物の線幅が狭くなり、金属配線のピッチが小さくなることによって、周辺領域に位置するマイクロ構造物との間でデータ交換のためのＭＵＸ／ＤＥＭＵＸ回路のサイズが急激に増加している。よって、ＭＵＸ／ＤＥＭＵＸ回路が占める面積を最小化して半導体素子の占有空間（ｏｃｃｕｐｙｉｎｇ  ｓｐａｃｅ）が最小化できるハーフラインデコーディング方式が最近には幅広く利用されている。
【０００５】
前記ハーフラインデコーディング方式は、交差点マトリックスによって該当セルまたはブロックを１：１に指定する直接デコーディング方式（ｄｉｒｅｃｔ  ｄｅｃｏｄｉｎｇ  ｔｙｐｅ）よりはデコーディング効率は落ちるが、アドレスラインの数を減らすことによって、ＭＵＸ／ＤＥＭＵＸ回路のサイズが縮小できるメリットがある。
【０００６】
前記ハーフラインデコーディング方式によれば、ｎ個のアドレスラインを利用して互いに異なるｎＣｎ/２個の信号ラインを選択することができる。例えば、４つのアドレスラインを利用するマルチプレクサーは６つの互いに異なる信号ラインをそれぞれ選択することができる。
【０００７】
このとき、前記信号ラインの選択は、前記アドレスラインに沿って、各信号ライン上に配置されて前記アドレスラインと電気的に接触し、電気的に接続及び短絡（ｅｌｅｃｔｒｉｃａｌ  ｏｎ／ｏｆｆ）を通じて２進コードを生成するコーディング部の２進組合せを通じて決定される。前記コーディング部は、相対的に高抵抗体を具備して前記信号ラインとアドレスラインを電気的に短絡させることによって「０」の２進コードを生成する短絡部（ｓｈｏｒｔ  ｓｅｇｍｅｎｔ）及び相対的に低抵抗体を具備して前記信号ラインとアドレスラインを電気的に接続させることによって、「１」の２進コードを生成する接続部（ｃｏｎｄｕｃｔｉｎｇ  ｓｅｇｍｅｎｔ）のうちの何れかの１つを含む。
【０００８】
ハーフラインデコーディング方式を利用する従来のＭＵＸ／ＤＥＭＵＸ回路は、前記アドレスラインに沿って互いに異なる組合せを有するように前記信号ラインのそれぞれに一対の短絡部と一対の接続部を配置して、前記各信号ラインに対して互いに異なる２進コードを割当てて前記各信号ラインを区別する。
【０００９】
このとき、前記各信号ライン上に配置される短絡部及び接続部のために低抵抗物質からなった第１薄膜及び高抵抗物質からなった第２薄膜を前記信号ライン上に形成し、パターニング過程によって所定の２進コードを有するように配置されることによって完成される。
【００１０】
従って、従来のＭＵＸ／ＤＥＭＵＸ回路を製造する工程は、コーディング部の電気抵抗を区別するための第１薄膜及び第２薄膜を形成する工程によって製造工程自体が複雑になるだけでなく、工程時間と費用が多くかかる問題点がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許７，２４７，５３１号明細書
【特許文献２】特開平８−１３９０１４号公報
【特許文献３】米国特許出願公開２００６−２４０６８１号明細書
【特許文献４】特開昭５８−１８４８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従って、本発明の目的は、電気抵抗を異ならせる接続部と短絡部を一体に形成して信頼性を向上させたマルチプレクサーを提供することである。
【００１３】
本発明の他の目的は、上述のようなマルチプレクサーの製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上述の本発明の目的を実現するための一実施形態によるマルチプレクサーは基板上に配置されて第１方向に沿って延伸されて互いに電気的に絶縁され、少なくとも１つの凹みを具備して、少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、前記信号ラインの上部から前記第１方向と相違する第２方向に沿って延伸し、前記データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び前記データ配線の前記凹みに位置し、前記印加配線と電気的に接続されて前記印加配線に印加されたコーディング信号に従って前記データ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。前記マルチプレクサーは、前記コーディング信号が印加される前記印加配線の組合せである前記アドレスラインの２進コードによって前記データ配線のうちの１つを選択する。
【００１５】
一実施形態として、前記データ配線の間に位置して互いに隣接する前記データ配線を電気的に絶縁する絶縁パターン及び前記データ配線の上面と前記絶縁パターンの上面に配置される層間絶縁膜をさらに含み、前記アドレスラインは、前記層間絶縁膜上から前記第２方向に沿って延伸して前記層間絶縁膜の下部に位置する前記データ配線と電気的に絶縁される。
【００１６】
一実施形態として、前記基板は、前記データ配線の間に位置する基板の表面が前記データ配線の底面より低く位置するトレンチをさらに含み、前記トレンチは前記絶縁パターンで埋め立てられる。
【００１７】
一実施形態として、前記凹みは前記第１方向に沿って延伸する前記各データ配線に互いに異なるパターンを形成する一対が配置され、互いに異なるデータ配線に配置された少なくとも２つ以上の前記凹みは前記第２方向に沿って一列に整列されて前記凹みに配置された前記スイッチング素子は前記印加配線と平行に配置される。
【００１８】
一実施形態として、前記マルチプレクサーは、前記凹みを通じて露出される前記基板の表面と切断された前記データ配線の側面を覆うゲート絶縁膜をさらに含み、前記スイッチング素子は、前記絶縁凹み部内で前記ゲート絶縁層上に配置されるゲート構造物を具備する電界効果トランジスタ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）を含む。このとき、前記ゲート絶縁膜及び前記層間絶縁膜は、シリコン酸化物または高誘電率を有する金属酸化物を含む。
【００１９】
一実施形態として、前記信号ライン及び前記アドレスラインは、不純物がドーピングされたポリシリコン、金属物質、及び伝導性ポリマーのうちの何れかの１つを含む。
【００２０】
上述の目的を達成するための本発明の他の実施形態によって前記マルチプレクサーの製造方法を開示する。基板上に第１方向に沿って延伸し、互いに電気的に絶縁される複数のデータ配線を具備し、各データ配線は少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースを有する信号ラインを形成する。前記第１方向と異なる第２方向に沿って整列されるように前記凹みの内部に配置され、前記データ配線に印加されるデータ信号をコーディング信号に従って選択的に短絡または接続する複数のスイッチング素子を形成する。前記第２方向に沿って延伸され、前記データ配線と電気的に断絶され、前記スイッチング素子と電気的に接続される複数の印加配線を具備するアドレスラインを前記信号ライン上に形成する。従って、前記コーディング信号が印加される前記印加配線の組み合せである前記アドレスラインの２進コードによって前記データ配線のうちの１つを選択することができる。
【００２１】
一実施形態として、前記複数のデータ配線を具備する前記信号ラインを形成するために、先ず、前記第１導電膜上に前記第１導電膜を部分的に露出するハードマスクパターンを形成する。続いて、前記ハードマスクパターンをエッチングマスクにしたエッチング工程によって前記第１導電膜を部分的に除去して第１導電パターンを形成する。前記第１導電パターンから前記ハードマスクパターンを除去して前記信号ラインを完成する。
【００２２】
一実施形態として、前記スイッチング素子を形成するために先ず、前記基板上にデータ配線の間に空間を埋め立てる絶縁パターンを形成して前記データ配線を互いに電気的に絶縁させる。続いて、互いに異なるパターンを形成する一対の凹みを前記第１方向に沿って延伸する前記各データ配線に形成して互いに異なるデータ配線に配置された少なくとも２つ以上の前記凹みは前記第２方向に沿って一列に整列されて前記凹みに配置された前記スイッチング素子は前記印加配線と平行に配置されるようにする。続いて、前記凹みを限定する前記基板の表面とデータ配線の側面、前記データ配線の上面及び前記絶縁パターンの表面を覆う絶縁膜を形成する。それから、前記絶縁膜上に前記絶縁凹み部を埋め立てる半導体構造物を形成して前記スイッチング素子を完成する。
【発明の効果】
【００２３】
上述のように本発明によると、互いに異なる電気抵抗を具備する従来の短絡部及び接続部を形成するための別個の工程を改善して単一工程によってスイッチング素子に代替することによって、製造工程の効率を高め、マルチプレクサーの動作信頼性を高めることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態によるマルチプレクサーを示す斜視図である。
【図２】図１に示したマルチプレクサーをＩ−Ｉ’線に沿って切断した図面である。
【図３】図２のＲ領域を拡大した断面図である。
【図４】本発明の一実施形態に従って図１に示したマルチプレクサーのデータ配線に配置された凹みの配列を示す図面である。
【図５】図４に示す絶縁凹み部とアドレスラインの結合を示す概念図である。
【図６】図５に示したマルチプレクサーを利用して第２データ配線を選択する場合の入力信号のフローを示す図面である。
【図７】本発明の一実施形態に従って隣接配線の間の信号干渉を改善するマルチプレクサー用基板構造物に関する斜視図である。
【図８】図１に示したマルチプレクサーを具備する半導体素子を示す構成図である。
【図９】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【図１０】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【図１１】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【図１２】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【図１３】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【図１４】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【図１５】図１に示したマルチプレクサーを製造する方法を説明する断面図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施形態をより詳しく説明する。
【００２６】
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施形態を図面に例示し、本明細書において詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【００２７】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとするものであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【００２８】
図１は、本発明の一実施形態によるマルチプレクサーを示す斜視図である。図２は、図１に示したマルチプレクサーをＩ−Ｉ’線に沿って切断した図面である。図３は、図２のＲ領域を拡大した断面図である。
【００２９】
図１を参照すると、本発明の一実施形態によるマルチプレクサー９００は、半導体基板１００上に配置されて第１方向Ｉに沿って延伸されて互いに電気的に絶縁される複数の信号ライン２００、前記信号ライン２００の上部から前記第１方向Ｉと相違する第２方向ＩＩに沿って延伸され、前記信号ライン２００と電気的に絶縁される複数のアドレスライン３００及び前記アドレスライン３００と交差する前記信号ライン２００上に位置し、前記アドレスライン３００から伝送されたコーディング信号に従って前記信号ライン２００を経由するデータ信号を選択的に伝送する複数のスイッチング素子４００を含む。従って、前記マルチプレクサー９００は、前記アドレスライン３００を通じて印加されるコーディング信号の組合せによって前記複数の信号ライン２００を互いに識別し、選択できる。
【００３０】
一実施形態として、前記基板１００は、前記スイッチング素子４００に印加される信号に従って前記スイッチング素子４００に対応する表面の下部に選択的に電子または正孔が移動できるチャネルが形成できるように半導体物質で形成する。例えば、前記基板１００は、ウエハーのような単結晶構造のシリコンＳｉ或いはゲルマニウムＧｅ基板またはシリコン−ゲルマニウムＳｉ−Ｇｅ基板を含む。従って、前記信号ライン２００に沿って伝送されるデータ信号は、前記スイッチング素子４００の動作によって流れが選択的に短絡できる。
【００３１】
一実施形態として、前記信号ライン２００は、前記基板１００の第１方向Ｉに沿って延伸し、前記第２方向ＩＩに沿って第１幅ｗ１を有し、隣接するデータ配線と互いに第１間隔ｄ１ほど離隔されるように配置される複数のデータ配線（２１０〜２６０）を含む。例えば、前記信号ライン２００は、前記基板１００の表面に前記第１方向Ｉに沿って延伸された導電性パターンを含む。前記導電性パターンは電気抵抗の低い低抵抗物質で形成されて、前記各データ配線（２１０〜２６０）に印加された電気的信号を容易に伝送できる。前記低抵抗物質は、不純物がドーピングされたポリシリコン、伝導性ポリマー及び銅、アルミニウム、白金、タングステンなどのような低抵抗金属物質を含む。
【００３２】
一実施形態として、前記信号配線（２１０〜２６０）が配置された領域を除いた前記基板の表面に絶縁パターン１２０が形成されて前記データ配線２００の間の空間は、前記絶縁パターン１２０によって埋め立てられる。従って、前記データ配線（２１０〜２６０）のそれぞれは、互いに電気的に絶縁される。
【００３３】
例えば、前記絶縁パターン１２０は、ギャップ埋め立て特性（ｇａｐ−ｆｉｌｌ−ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が優れたＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｉｎａｔｅｄ ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ   ｓｉｌｉｃａｔｅ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、及び高密度プラズマ酸化物（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｏｘｉｄｅ）を含む。
【００３４】
このとき、前記データ配線の間の基板は、その表面が前記信号ラインの底面より低く位置してトレンチ（図１０の１１０）をさらに含むことができる。このとき、前記絶縁パターン１２０は、前記トレンチ１１０の底面まで全て埋め立てて前記信号ライン２００の高さと前記トレンチ１１０の深さに対応する厚さを有する。
【００３５】
一実施形態として、前記信号ライン２００は、前記マルチプレクサー９００が具備される素子または装置の特性によって多様な数のデータ配線を有することができる。本実施形態の場合には、６つのデータ配線を具備し、ハーフラインコーデイング法によって前記信号ラインのうちの何れかの１つを選択するために４つのアドレスラインを具備する。しかし、６つの信号ラインと４つのアドレスラインに本発明が限定されないことは自明である。
【００３６】
一実施形態として、前記信号ライン２００を構成する前記信号配線（２１０〜２６０）のそれぞれは、部分的に前記データ配線を短絡して、各データ配線下部の基板１００表面を露出させる一対の絶縁凹み部（２１２〜２６２）を具備する。従って、前記データ配線（２１０〜２６０）は前記絶縁凹み部（２１２〜２６２）によって３つの配線ピースに分離され、各配線ピースは、電気的に互いに短絡される。従って、前記各データ配線に伝送されたデータ信号は、前記絶縁凹み部によって遮断されて隣接する配線ピースに信号が短絡されない。
【００３７】
例えば、前記複数の絶縁凹み部（２１２〜２６２）は、前記第１方向に沿って互いに異なるパターンを有するように配置されて互いに異なるデータ配線に配置された前記複数の絶縁凹み部は、前記第２方向に沿って整列されるように配置される。本実施形態の場合、各データ配線（２１０〜２６０）には第１方向に沿って互いに異なるパターンを有する一対の前記絶縁凹み部が配置され、それぞれ互いに異なるデータ配線上に位置する前記３つの絶縁凹み部が前記第２方向に沿って整列されて互いに異なる４つの整列パターンを形成する。
【００３８】
一実施形態として、前記各データ配線（２１０〜２６０）の上面と前記データ配線との間に形成された絶縁パターン１２０の上面に形成された層間絶縁膜５１０と、前記絶縁凹み部（２１２〜２６２）を限定する前記データ配線の側面及び前記基板の表面に形成されたゲート絶縁膜５２０を具備する絶縁膜５００が位置する。
【００３９】
例えば、前記層間絶縁膜５１０は、前記データ配線及び前記絶縁パターン１２０の上面に形成し、その上面に前記アドレスライン３００が配置される。従って、前記信号ライン２００及び前記アドレスライン３００は、前記層間絶縁膜５１０によって電機的に互いに絶縁される。例えば、前記層間絶縁膜５１０は、塗布性と絶縁特性が優れた酸化物または窒化物を含んでもよい。このとき、前記層間絶縁膜は、前記信号ラインとアドレスラインの電気的絶縁を達成できるため、充分な程度の厚さを有するように形成する。
【００４０】
前記ゲート絶縁層５２０は、前記絶縁凹み部（２１２〜２６２）の内部に形成されて底面である前記基板の表面及び前記短絡された配線ピースの側面にそれぞれ形成される。前記ゲート絶縁層５２０は、前記絶縁凹み部内に配置される半導体構造物と前記基板１００を電気的に短絡させて、前記半導体構造物がトランジスタのゲート電極として動作できるようにする。つまり、前記ゲート絶縁膜５２０によって上部と短絡される基板の表面には前記半導体構造物に印加されるゲート電圧に従って前記短絡された配線ピースの間で電子または正孔が流れることのできるチャネル層を形成する。よって、前記絶縁凹み部の内部には選択的に電気的信号の流れを短絡できるスイッチング素子が形成される。
【００４１】
例えば、前記ゲート絶縁膜５２０は、約２０〜約４０の厚さを有し、シリコン酸化膜ＳｉＯｘまたは酸化アルミニウムＡ１２０３のように高誘電率を有する金属酸化物を含む。
【００４２】
前記層間絶縁膜５１０及びゲート絶縁膜５２０が互いに異なる機能と組成を有するものとして開示されているが、互いに同一な組成を有する同一な薄膜を含めることは自明である。
【００４３】
前記ゲート絶縁膜５２０が位置する前記各絶縁凹み部（２１２〜２６２）の内部には前記スイッチング素子４００を構成する半導体構造物４１０が配置される。
【００４４】
例えば、前記半導体構造物４１０は、前記絶縁凹み部内で前記ゲート絶縁膜５２０上に配置されたゲート構造物を含み、シリコンＳｉ、ゲルマニウムＧｅ、ガリウムヒ素（Ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ；ＧａＡｓ）、及び不純物がドーピングされたポリシリコンのような半導体物質で形成される。また、前記半導体構造物４１０は、前記アドレスライン３００と電気的に接続されて前記アドレスラインを通じてコーディング信号が印加される。
【００４５】
前記半導体構造物４１０に前記コーディング信号が印加されると、前記絶縁凹み部の底部の下部にチャネル層が形成されて前記絶縁凹み部によって電気的に短絡された前記配線ピースが互いに電気的に接続される。また、前記コーディング信号が解除されると、前記基板の下部表面に形成された前記チャネル層が除去されて前記信号ライン２００の各配線ピースは、再び前記絶縁凹み部によって電気的に短絡される。よって、前記半導体構造物４１０は、前記ゲート絶縁膜５２０及び前記絶縁凹み部に対して対称的に位置する前記配線ピースと結合して電界効果トランジスタ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）を構成する。従って、前記複数の絶縁凹み部（２１２〜２６２）に複数のスイッチング素子がそれぞれ配置され、前記信号ラインを経由するデータ信号は、前記各スイッチング素子によって選択的に伝送される。
【００４６】
一実施形態として、前記アドレスライン３００は、前記層間絶縁膜５１０上で第１方向と相違する第２方向に沿って延伸し、前記第１方向に沿って第２幅ｗ２を有し、隣接する配線と互いに第２間隔ｄ２ほど離隔されるように配置される複数の印加配線（３１０〜３４０）を含む。例えば、前記アドレスライン３００は、前記層間絶縁膜５１０の表面で前記第２方向に沿って延伸された導電性パターンを含む。
【００４７】
前記信号ライン２００と同様に、前記アドレスライン３００は、電気抵抗が低い低抵抗物質で形成されて、前記各印加配線（３１０〜３４０）に印加された各コーディング信号を容易に前記スイッチング素子（４０００の半導体構造物）４１０に伝達することができる。従って、前記アドレスライン３００は、前記信号ライン２００と同様にドーピングされたポリシリコン伝導性ポリマー及び銅、アルミニウム、白金、タングステンなどのような低抵抗金属物質を含む。
【００４８】
前記アドレスライン３００は、前記第２方向に沿って整列された前記絶縁凹み部の整列パターンと対応するように配置されて前記第２方向に沿って配置された複数の半導体の構造物と同時に電気的に接続される。つまり、１つのアドレスラインに印加されるコーディング信号は同時に３つの互いに異なるデータ配線を電気的に短絡する。従って、前記印加配線のそれぞれに印加される前記コーディング信号の組合せを異ならせて前記データ配線のそれぞれを区別することができ、特定のデータ配線を通じてデータ信号が伝送できるように制御できる。
【００４９】
本発明の一実施形態によるマルチプレクサー９００によれば、各データ配線に一対ずつ配置される絶縁部（ｓｗｉｔｃｈｉｎｇ  ｓｅｇｍｅｎｔ）を、トランジスタを利用したスイッチング素子で具現することによって、マルチプレクサーの動作の安定性及び製造工程の効率を高めることができる。特に、半導体工程と一貫性を有する製造工程を利用することによって半導体素子用マルチプレクサーの動作の安定性を高めることができる。
【００５０】
以下において、上述のような構造を有するマルチプレクサー９００のデータ配線の選択（ルーティング）動作を図４〜図６を参照して説明する。
【００５１】
図４は、本発明の一実施形態に従って、図１に示したマルチプレクサーのデータ配線に配置された絶縁凹み部の配列を示した図面で、図５は、図４に示したような絶縁凹み部を具備する信号ラインとアドレスラインが結合されたマルチプレクサーの概念図である。図６は、図５に示したマルチプレクサーを利用して第２データ配線を選択する場合の入力信号のフローを示す図面である。以下において、前記半導体構造物４１０は、電気的に接続される前記第１〜第４印加配線（３１０〜３４０）を基準にそれぞれ第１列〜第４列半導体構造物と称し、各々４１１、４１２、４１３、及び４１４を図面符号として割当てる。図面番号４１０は、第１列〜第４列半導体構造物を称する４１１〜４１４を通称することとする。
【００５２】
図４を参照すると、第１データ配線２１０には第１絶縁凹み部２１２ａ及び第２絶縁凹み部２１２ｂが配置され、第２データ配線２２０には第３絶縁凹み部２２２ａ及び第４絶縁凹み部２２２ｂが配置される。同様に、第３〜第６データ配線（２３０、２４０、２５０、２６０）にはそれぞれ第５絶縁凹み部２３２ａ及び第６絶縁凹み部２３２ｂ、第７絶縁凹み部２４２ａ及び第８絶縁凹み部２４２ｂ、第９絶縁凹み部２５２ａ及び第１０絶縁凹み部２５２ｂ、第１１絶縁凹み部２６２ａ及び第１２絶縁凹み部２６２ｂがそれぞれ配置される。
【００５３】
このとき、図５に示すように、第１印加配線３１０は、前記第１データ配線２１０、第２データ配線２２０、及び第３データ配線２３０と交差する第１絶縁凹み部２１２ａ、第３絶縁凹み部２２２ａ、及び第５絶縁凹み部２３２ａに配置される第１半導体構造物４１１ａ、第２半導体構造物４１１ｂ、及び第３半導体構造物４１１ｃと電気的に接続されて前記第１〜第３データ配線（２１０、２２０，２３０）を通じた信号伝送を調節する。また、第２印加配線３２０は、第１、第４、及び第５（２１０、２４０、２５０）と交差する第２絶縁凹み部２１２ｂ、第７絶縁凹み部２４２ａ、及び第９絶縁凹み部２５２ａに配置される第４半導体構造物４１２ａ、第５半導体構造物４１２ｂ、及び第６半導体構造物４１２ｃと電気的に接続されて前記第１データ配線２１０、第４データ配線２４０、及び第５データ配線２５０を通じた信号伝送を調節する。同様に第３印加配線３３０は、第２データ配線２２０、第４データ配線２４０、及び第６データ配線２６０と交差する第４絶縁凹み部２２２ｂ、第８絶縁凹み部２４２ｂ、及び第１１絶縁凹み部２６２ａに配置される第７半導体構造物４１３ａ、第８半導体構造物４１３ｂ、及び第９半導体構造物４１３ｃと電気的に接続されて前記第２データ配線２２０、第４データ配線２４０、及び第６データ配線２６０を通じた信号伝送を調節し、第４印加配線３４０は、第３データ配線２３０、第５データ配線２５０、及び第６データ配線２６０と交差する第６絶縁凹み部２３２ｂ、第１０絶縁凹み部２５２ｂ、及び第１２絶縁凹み部２６２ｂに配置される第１０半導体構造物４１４ａ、第１１半導体構造物４１４ｂ、及び第１２半導体構造物４１４ｃと電気的に接続されて前記第３データ配線２３０、第５データ配線２５０、及び第６データ配線２６０を通じた信号伝送を調節する。
【００５４】
例えば、前記第１印加配線３１０及び第３印加配線３３０にコーディング信号が伝送され、第２印加配線３２０及び第４印加配線３４０にはコーディング信号が伝送されないように、前記アドレスライン３００を制御し、コンタクトパッド（図示せず）を通じて前記信号ライン２００にデータ信号を入力すると、前記第１印加配線３１０に沿って配置された第１、第２、及び第３半導体構造物によって前記第１絶縁凹み部２１２ａ、第３絶縁凹み部２２２ａ、及び第５絶縁凹み部２３２ａは、全て電気的接続状態（ｅｌｅｃｔｒｉｃａｌ  ｏｎ  ｓｔａｔｅ）にコーディングされて前記入力信号は、全てのデータ配線に沿って前記第２印加配線３２０との交差点まで到達する。
【００５５】
しかし、第２印加配線３２０にはコーディング信号が伝送されないため、第２絶縁凹み部２１２ｂ、第７絶縁凹み部２４２ａ、及び第９絶縁凹み部２５２ａは全て電気的短絡状態（ｅｌｅｃｔｒｉｃａｌ  ｏｆｆ  ｓｔａｔｅ）にコーディングされて前記入力信号は、第２データ配線２２０、第３データ配線２３０、及び第６データ配線２６０のみに伝送されて前記第３印加配線３３０との交差点まで到達する。前記第３印加配線３３０にはコーディング信号が印加されているため、前記第３印加配線３３０に沿って配置された前記第４絶縁凹み部２２２ｂ、第８絶縁凹み部２４２ｂ、及び第１１絶縁凹み部２６２ａは、全て電気的接続状態（ｅｌｅｃｔｒｉｃａｌ  ｏｎ  ｓｔａｔｅ）にコーディングされて前記入力信号は、相変わらず第２データ配線２２０、第３データ配線２３０、及び第６データ配線２６０に沿って前記第４印加配線３４０との交差点まで到達する。
【００５６】
しかし、第４印加配線３４０にはコーディング信号が伝送されないため、絶縁凹み部が配置されていない交差点を有する第２データ配線２２０を通じてのみに入力信号は伝達される。従って、図６に示したように、アドレスライン３００を通じて［１０１０］のコーディング信号を伝達すれば最終的に第２データ配線２２０が選択される。
【００５７】
上述のようなルーティング過程によって前記マルチプレクサー９００は、前記アドレス配線のコーディング信号によって前記複数のデータ配線のうちの何れかの１つを選択することができる。
【００５８】
一方、前記各絶縁凹み部は、トランジスタのチャネル作用によって２進コードが割当てられるため、隣接する前記信号ライン間の信号干渉（Ｄｓ、 ｓｉｇｎａｌ  ｄｉｓｔｕｒｂａｎｃｅ）は、下記の式１のように前記第１方向に沿った前記絶縁凹み部の長さ１と前記第２方向に沿った前記データ配線との間の表面距離Ｓの比率によって決定される。
【００５９】
【数１】
2010147480.tif 000003
【００６０】
従って、前記絶縁凹み部の長さｌが長いほど、また前記表面距離Ｓが短いほど隣接する信号配線間の信号干渉Ｄｓは、増加する。図１に示すマルチプレクサー９００によれば、前記表面距離は第２方向に沿った隣接データ配線間の離隔距離と同一であるため、前記信号干渉Ｄｓは、下記のように計算される。
【００６１】
【数２】
2010147480.tif 000004
【００６２】
従って、前記マルチプレクサー９００を具備する素子の小型化及び微細化によって前記マトリックス９００の面積が縮小される場合には、同一なサイズの絶縁凹み部に対して前記第１間隔ｄ１は減少するため、隣接するデータ配線間で信号干渉が強く発生しうる。このような場合には、前記隣接信号配線間の表面距離を増加させるように前記基板構造を変更させることができる。
【００６３】
図７は、本発明の実施形態に従って、隣接配線間の信号干渉を改善するマルチプレクサーに関する斜視図である。図７に示したマルチプレクサーは、前記絶縁凹み部を具備する信号ライン２００に対する基板１００の変形を中心に示されているが、アドレスライン３００は省略されている。
【００６４】
図７を参照すると、本発明の一実施形態によって変形されたマルチプレクサー９１０は、前記データ配線（２１０〜２６０）間の基板にトレンチ１１０を具備する。よって、互いに隣接する信号配線間の表面距離を増加させることによって信号干渉Ｄｓを抑制できる。
【００６５】
具体的に、変形されたマルチプレクサー９１０で、データ配線間の表面距離Ｓは、式３に示したように、前記トレンチ１１０の深さに対応する側壁の長さＴほど増加しうる。
【００６６】
【数３】
2010147480.tif 000005
【００６７】
従って、変形されたマルチプレクサー９１０でデータ配線間の 信号干渉Ｄｓは下記のように計算される。
【００６８】
【数４】
2010147480.tif 000006
【００６９】
つまり、隣接するデータ配線間の信号干渉Ｄｓはトレンチの側壁の長さＴに対応して減少する。従って、マルチプレクサーが配置される素子の集積度の増加に従って、前記データ配線間の第１間隔ｄ１が狭くなる場合には、信号配線間の基板にトレンチを形成することで、信号干渉の影響を減らすことができる。
【００７０】
図８は、図１に示すマルチプレクサーを具備する半導体素子を示す構成図である。図８に示すマトリックスは、図１に示されたマルチプレクサーと同一な構成を有し、同一な構成要素に対しては同一な参照符号を使用する。
【００７１】
図８を参照すると、半導体素子１０００は、データ処理を実行するデータ処理部７００と前記データ処理部７００に処理信号を供給するかまたは処理結果を伝送する周辺部６００を含み、前記マルチプレクサー９００は、前記データ処理部７００と周辺領域６００との間に配置されて前記データ処理部の特定セルまたはブロックに対応するデータ配線を選択する。
【００７２】
一実施形態として、前記信号ライン２００の第１端部は、第１コンタクトパッド２８０及び第１接続ライン７１０によって半導体素子１０００のデータ処理部７００と電気的に接続され、前記第１端部と対称的に位置する前記第２端部は、第２コンタクトパッド２９０及び第２接続ラインによって前記周辺領域６００と電気的に接続される。
【００７３】
例えば、前記データ処理部７００は、ＤＲＡＭメモリ素子のように揮発性メモリ素子またはフラッシュメモリ素子のような非揮発性素子のセル領域（ｃｅｌｌ  ｒｅｇｉｏｎ）を含み、前記第１接続ライン７１０は、前記メモリ素子の上部に配置された金属配線と接続できる。また、前記周辺領域６００は、前記メモリセルを駆動し、制御するためのロジックセルが配置される。
【００７４】
従って、前記マルチプレクサー９００の特定データ配線を選択することによって前記メモリ素子の特定セルまたはブロックで処理信号を伝送することができ、逆に前記特定セルまたはブロックに処理されたデータ信号は前記特定データ配線を通じて前記周辺領域６００に伝送することができる。
【００７５】
本発明の一実施形態によれば、半導体素子に具備されたマルチプレクサーを開示してはいるが、処理信号の供給とこれを処理するプロセッサーを具備する全ての装置に本マルチプレクサーが採用することができるのは自明である。例えば、データ信号と走査信号によって複数の画素（ｐｉｘｅｌ）を制御して画像を表示する平板表示装置（ｆｌａｔ  ｐａｎｅｌ  ｄｉｓｐｌａｙ、ＦＰＤ  ｄｅｖｉｃｅ）で、データ信号駆動部と画像信号表示部との間に前記マルチプレクサーが配置されて画像信号の表示部に伝達されるデータ信号を特定ブロックに選択的に伝送することができる。
【００７６】
以下、本発明の実施形態によるマルチプレクサーの製造方法を、図９〜図１５に示す図面を参照して説明する。
【００７７】
図９〜図１５は、図１に示すマルチプレクサーを製造する方法を説明する断面図である。
【００７８】
図１及び図９を参照すると、半導体基板１００上に前記信号ライン２００を形成する。
【００７９】
一実施形態として、半導体物質からなる基板１００上に第１導電膜（図示せず）を形成する。前記半導体物質はシリコンＳｉ、ゲルマニウムＧｅ、シリコンゲルマニウムＳｉＧｅを含む。前記第１導電膜は、不純物がドーピングされたポリシリコン、伝導性ポリマー及び銅、アルミニウム、白金、タングステンなどのような低抵抗金属物質で形成されて高い電気伝導性を有し、後続工程を通じて前記信号ライン２００に形成される。
【００８０】
このとき、前記第１導電膜は、多様な蒸着工程によって形成できる。例えば、前記第１導電膜がポリシリコンまたは伝導性ポリマーを含む場合には低圧化学気相蒸着（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）工程または上圧化学気相蒸着（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ；ＡＰＣＶＤ）工程を通じて形成されることができ、導電性金属物質で形成される場合には、物理気相蒸着（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）工程、プラズマ増強化学気相蒸着（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）工程、原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）工程またはスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程などを通じて形成できる。
【００８１】
前記第１導電膜上にパッド酸化膜（図示せず）を形成し、前記パッド酸化膜上にシリコン窒化物を蒸着させてハードマスク膜（図示せず）を形成する。前記パッド酸化膜は第１導電膜は第１導電膜と前記ハードマスク膜の直接接触を防ぐためのもので、前記第１導電膜の構成物質によって選択的に形成される。
【００８２】
写真工程を通じて前記信号ライン２００に対応する第１フォトレジストパターン（図示せず）を形成し、これをエッチングマスクとして使用してハードマスク膜、パッド酸化膜及び第１導電膜を順次にエッチングすることによって前記基板１００上に積層された第１導電膜パターン（図示せず）、パッド酸化膜パターン（図示せず）、及び第１ハードマスクパターン（図示せず）を形成する。その後、前記第１導電膜パターンの上部から前記パッド酸化膜パターン及び第１ハードマスクパターンを除去することによって前記基板上に前記第１方向に沿って延伸する複数のデータ配線（２１０〜２６０）を含む信号ライン２００を形成する。
【００８３】
このとき、前記各々のデータ配線（２１０〜２６０）は第１幅ｗ１を有し、隣接するデータ配線は第１間隔ｄ１で離隔されるように形成される。ただ、下記のように、隣接する前記データ配線間にトレンチ１１０を形成する場合には前記パッド酸化膜パターン及び第１ハードマスクパターンはトレンチ形成工程以後に除去されることは自明である。
【００８４】
本実施形態においては、前記第１ハードパターンを利用したエッチング工程を通じて前記信号ライン２００を形成する工程を開示しているが、前記第１導電膜の構成物質によって多様な工程が使用できる。例えば、前記信号ライン２００に対応するパターンを具備している型枠を利用して前記第１導電膜を転写する転写工程（ｉｍｐｒｉｎｔｉｎｇ  ｐｒｏｃｅｓｓ）を利用することができる。特に、前記信号ライン２００の第１間隔ｄ１が特に微細である場合には、ナノ転写工程（ｎａｎｏ−ｉｍｐｒｉｎｔｉｎｇ  ｐｒｏｃｅｓｓ）またはナノリソグラフィ（ｎａｎｏ−ｌｉｔｈｏｇｒａｐｈｙ  ｐｒｏｃｅｓｓ）を利用することができる。
【００８５】
図１０を参照すると、隣接する前記データ配線間の基板１００にトレンチ１１０を形成して信号ライン２００間の表面距離を増加させる。
【００８６】
一実施形態として、前記第１ハードマスクパターンをエッチングマスクとして利用して前記基板をエッチングしてトレンチ１１０を形成する。前記基板に対するエッチング工程は、乾式工程またはプラズマエッチング工程を含む。
【００８７】
例えば、前記トレンチ１１０は前記基板１００の表面から一定の深さＴを有するように形成して隣接するデータ配線の表面距離Ｓは、式３のように計算され、このとき、信号干渉は式４のように表現される。従って、式４によって特定な信号干渉の減少効果が達成できるように前記基板１００のエッチング深さを調節する。
【００８８】
前記トレンチ１１０は隣接するデータ配線間の表面距離Ｓを増加させて信号干渉Ｄｓを低下させる。従って、マルチプレクサーの動作時に信号干渉Ｄｓが発生しない程度に前記第１間隔ｄ１が充分な場合には前記トレンチ１１０形成段階が省略できることは自明である。
【００８９】
図１１を参照すれば、前記トレンチ１１０及び前記データ配線（２１０〜２６０）間の空間を埋め立てる絶縁パターン１２０を形成する。
【００９０】
一実施形態として、絶縁特性が優秀な酸化物または窒化物を蒸着させて前記トレンチ１１０及び前記信号配線（２１０〜２６０）間の空間を埋めたてるのに充分な厚さを有する下部絶縁膜（図示せず）を形成する。前記下部絶縁膜は隣接するデータ配線を電気的に絶縁させることによって互いに独立的な導電性配線に機能するようにする。
【００９１】
一実施形態として、前記下部絶縁膜は、ＣＶＤ工程、ＰＥＣＶＤ工程、または高密度プラズマ化学気相蒸着（ｈｉｇｈ−ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ；ＨＤＰＣＶＤ）工程で形成できる。特に、優秀なギャップ埋め立て特性（ｇａｐ−ｆｉｌｌ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が要求される場合にはＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｉｎａｔｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）またはＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）のような酸化物で形成されてもよい。本実施形態において、前記下部絶縁膜は、構造物間の埋め立て特性が優秀な高密度プラズマ酸化物（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｏｘｉｄｅ）またはドーピングされていないシリケートグラス（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）で形成される。
【００９２】
続いて、前記信号ライン２００の表面が露出されるように、前記下部絶縁膜を平坦化させて前記トレンチ部及び前記データ配線間の空間のみに残留させる。よって、前記下部絶縁膜は前記データ配線によってノード分離されて前記下部絶縁パターン１２０を形成する。前記下部絶縁膜を平坦化する工程は、化学的機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程によって実行できる。
【００９３】
図１２を参照すると、前記第２方向に沿って前記データ配線（２１０〜２６０）の一部を除去して前記第２方向に沿って一列に配列される複数の絶縁凹み部を形成する。
【００９４】
一実施形態として、前記信号ライン２００及び前記絶縁パターン１２０が形成された基板１００の上面にハードマスク（図示せず）を形成し、写真エッチング工程によって前記データ配線の上部を部分的に露出する第２ハードマスクパターン２０２を形成する。前記第２ハードマスクパターン２０２は、前記第１方向及びこれと垂直する第２方向に沿って規則的に配列された複数の開口を具備し、前記データ配線の上部は、前記開口を通じて規則的なパターンで露出される。
【００９５】
例えば、前記第１方向に沿って前記各データ配線の上部を露出するように一対の開口が配置されて、それぞれ互いに異なるデータ配線を露出する複数の開口が前記第２方向に沿って整列するように複数の開口（２０２ａ、２０２ｂ、２０２ｃ）を形成する。従って、前記データ配線の数と印加配線の数に従って前記開口の配列は異ならせることができる。
【００９６】
続いて、前記第２ハードマスクパターン２０２を利用したエッチング工程を実行して前記開口を通じて露出された前記データ配線の一部を除去して前記基板１００の表面を露出する。よって、前記第１及び第２方向に沿って一定に配列される複数の絶縁凹み部が形成される。本実施形態においては、ハーフラインコーディング法に従って４つのアドレス配線を利用して６つの互いに異なるデータ配線を区別するため、前記データ配線（２１０〜２６０）に沿って一対の絶縁凹み部が形成され、前記データ配線と垂直する第２方向に沿って互いに異なる３つの絶縁凹み部が形成される。
【００９７】
図１２は、例示的に図１に示すマルチプレクサー９００の第４アドレス配線３４０に沿って切断された断面図であって、第６絶縁凹み部２３２ｂ、第１０絶縁凹み部２５２ｂ、及び第１２絶縁凹み部２６２ｂを開示している。本工程が完了された場合の全体的な絶縁凹み部の配列は図４に示す。
【００９８】
図１３を参照すると、前記複数の絶縁凹み部が配列された基板の表面プロファイルに沿って絶縁膜５００が形成される。
【００９９】
一実施形態として、前記絶縁膜５００は、前記データ配線の上面及び前記絶縁パターンの上面に形成されて下部に位置するデータ配線と上部に位置する印加配線を電気的に絶縁する層間絶縁膜５１０及び前記絶縁凹み部を通じて露出された前記基板１００の表面の下部にチャネル領域を形成するゲート絶縁膜５２０で形成される。前記層間絶縁膜５１０及び前記ゲート絶縁層５２０は互いに異なる工程を通じて形成されることもでき、単一工程を通じて同時に形成することもできる。本実施形態においては、単一工程を通じて同時に形成する段階を開示する。
【０１００】
例えば、前記絶縁膜５００はシリコン酸化物ＳｉＯｘまたは高誘電率を有する金属酸化物を含む。本実施形態の場合、前記絶縁膜は、高誘電率を有する金属酸化物で形成されて前記絶縁凹み部の内部に形成される半導体構造物４１０とチャネル領域との間で発生する漏洩電流を充分に減らし、薄い等価酸化膜の厚さ（ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ；ＥＯＴ）を維持する。前記高誘電率を有する金属酸化物は、ハフニウム酸化物、チタン酸化物、ジルコニウム酸化物、アルミニウム酸化物、タンタル酸化物を含む。このとき、前記絶縁膜５００は、約２０〜４００の等価酸化膜厚さを有するように形成する。
【０１０１】
一実施形態として、前記絶縁膜は、膜質の特性または厚さによって多様な蒸着工程によって形成できる。例えば、前記高誘電率を有する金属酸化物を利用して比較的に薄い厚さの絶縁膜を形成する場合には原子層蒸着工程（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程またはサイクリック化学気相蒸着（ｃｙｃｌｉｃ  ＣＶＤ）工程を利用することができ、前記シリコン酸化物を利用して比較的に厚い厚さの絶縁膜を形成する場合には、工程効率を利用してプラズマ増強化学気相蒸着（ＰＥＣＶＤ）工程を利用することができる。
【０１０２】
図１４を参照すると、前記ゲート絶縁膜５２０によって取り囲まれた前記絶縁凹み部の内部を埋め立てる半導体構造物４１０を形成する。
【０１０３】
一実施形態として、前記ゲート絶縁層５２０が形成された基板１００の上面に半導体物質膜を形成した後に、前記層間絶縁膜５１０の表面が露出するように平坦化することによって、前記絶縁凹み部（２３２ｂ、２５２ｂ、２６２ｂ）の内部を埋め立てる半導体構造物４１４を形成する。
【０１０４】
例えば、化学気相蒸着工程によってシリコン、ゲルマニウムガリウムヒ素または不純物がドーピングされたポリシリコンのような半導体物質を含む半導体層を前記基板の表面に前記絶縁凹み部の内部を埋め立てるのに充分な厚さを有するように形成する。続いて、前記絶縁膜の表面が露出するように化学機械的研磨工程のような平坦化工程を実行して前記半導体層を前記絶縁凹み部の内部のみに残留させる。よって、半導体物質を含み、前記絶縁凹み部を埋め立てるゲート構造物を完成する。
【０１０５】
従って、前記ゲート構造物は、前記各データ配線の上面から第１方向に沿って一対ずつ配置され、前記第２方向に沿って３つのゲート構造物が前記アドレスライン３００の各印加配線と接触するように一列で配列される。本実施形態の場合には、第４アドレスライン３４０に沿って配列される第１０〜第１２半導体構造物（４１４ａ、４１４ｂ、４１４ｃ）が例示的に図示されている。特に、低抵抗特性が要求される場合には、前記ゲート構造物は、ポリシリコン膜及び金属膜が積層された金属シリサイド層からなってもよい。
【０１０６】
従って、前記絶縁凹み部の内部に形成された前記ゲート絶縁膜５２０と前記半導体構造物４１０は、前記第１方向に沿って前記絶縁凹み部によって短絡された前記データ配線をそれぞれソース及びドレイン電極で有する電界効果トランジスタＦＥＴで形成され、前記ＦＥＴは、前記半導体構造物４１４に印加されたコーディング信号に従って前記データ配線に供給された信号を電気的に接続または短絡させるスイッチ素子として機能する。よって、前記絶縁凹み部は前記半導体構造物４１４に印加されるゲート信号に従って前記電気的に接続／短絡状態の２進コードでコーディングできる。
【０１０７】
図１５を参照すると、前記半導体構造物４１４及び前記層間絶縁膜５１０の上面に前記第２方向に沿って配列された前記半導体構造物４１４と同時に電気的に接続されるアドレスライン３００を形成する。
【０１０８】
一実施形態として、前記層間絶縁膜５１０及び半導体構造物４１４の上面に第２導電膜（図示せず）を蒸着する。前記第２導電膜は、不純物がドーピングされたポリシリコン、伝導性ポリマー、及び銅、アルミニウム、白金、タングステンなどのような低抵抗金属物質で形成されて高い電気伝導性を有し、後続する写真エッチング工程を通じてアドレスライン３００で形成される。本実施形態の場合、前記第２導電膜は、前記第１導電膜と同一物質で形成できるのは自明である。
【０１０９】
このとき、第２導電膜も第１導電膜のように多様な蒸着工程によって形成できる。前記第２導電膜の蒸着工程は、第１蒸着工程と同一工程によって形成できるため、これ以上の詳しい説明は省略する。
【０１１０】
前記第２導電膜は、フォトレジストパターンのようなエッチングマスクを利用して第２方向に沿って延伸するライン形状でパターニングされて複数の印加配線（３１０〜３４０）を具備するアドレスライン３００を形成する。このとき、第１導電膜に対するパターニング工程のように前記第２導電膜の構成物質によって多様な工程が前記パターニング工程に利用することができる。例えば、前記アドレスライン３００に対応するパターンを具備している型枠を利用して前記第２導電膜を転写する転写工程（ｉｍｐｒｉｎｔｉｎｇ  ｐｒｏｃｅｓｓ）を利用することができる。特に、前記アドレスライン３００の第２間隔ｄ２が特に微細である場合には、前記信号ライン２００のようにナノ転写工程（ｎａｎｏ−ｉｍｐｒｉｎｔｉｎｇ  ｐｒｏｃｅｓｓ）またはナノリソグラフィ工程（ｎａｎｏ−ｌｉｔｈｏｇｒａｐｈｙ  ｐｒｏｃｅｓｓ）を利用することができる。例えば、前記第２導電膜は第１導電膜と同一なエッチング工程によってパターニングすることができる。このとき、前記第１〜第４印加配線（３１０〜３４０）は、第２幅ｗ２を有し、隣接する印加配線と互いに第２間隔ｄ２ほど離隔されるようにパターニングされる。
【０１１１】
よって、前記第２方向に沿って配列された前記半導体構造物と電気的に接触し、前記第２方向に沿って連続的に延伸する導電ラインが第１方向に沿って並行に複数配置されて前記各印加配線（３１０、３２０、３３０、３４０）を形成する。前記各絶縁凹み部の内部に形成された前記半導体構造物と前記絶縁凹み部の底面に形成されたゲート絶縁膜及び前記絶縁凹み部に対して対称的に配置されて電気的に絶縁された配線ピースは、前記絶縁凹み部の内部で電界効果トランジスタＦＥＴを構成して前記データ配線を経由して伝送されるデータ信号をオン／オフするスイッチング素子として機能する。従って、前記データ配線（２１０〜２６０）を経由して伝送されるデータ信号は前記印加配線を通じて前記半導体構造物に印加されるコーディング信号に従って電気的に接続または短絡される。
【０１１２】
本発明の一実施形態によると、単一工程によって絶縁凹み部にスイッチング素子を形成することによって、データ配線の短絡部（ｓｈｏｒｔ  ｓｅｇｍｅｎｔ）と接続部（ｃｏｎｄｕｃｔｉｎｇ  ｓｅｇｍｅｎｔ）を同時に形成することができる。よって、マルチプレクサーの工程効率が高められるメリットがある。
【０１１３】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１１４】
本発明の一実施形態によるマルチプレクサーは、互いに異なる電気抵抗を具備する従来の短絡部及び接続部を形成するための別個の工程を改善して単一工程によってスイッチング素子に改良することによって製造工程の効率を高め、マルチプレクサーの動作の信頼性を高めることができる。本発明によるマルチプレクサーは、ナノ構造を有する最近の半導体メモリ素子のセル領域と前記セル領域に形成されたアレイ構造物を制御するための制御回路が配置された周辺領域に対する電気的接続の安定性を向上させることができる。また、多様なデータ信号を画像表示部の各ピクセルに供給する平板表示装置のデータ駆動部と接続されてデータ信号の伝送効率を達成することができる。
【符号の説明】
【０１１５】
１００  半導体基板
１１０  トレンチ
１２０  絶縁パターン
２００  データ配線
２１０  第１データ配線
２２０  第２データ配線
２３０  第３データ配線
２４０  第４データ配線
２５０  第５データ配線
２６０  第６データ配線
２１２、２２２、２３２、２４２、２５２、２６２  絶縁凹み部
３００  アドレスライン
３１０、３２０、３３０、３４０  印加配線
４００  スイッチング素子
４１０  半導体構造物
５００  絶縁膜
５１０  層間絶縁膜
５２０  ゲート絶縁膜
６００  周辺領域
７００  データ処理部
１０００  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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