(57)【要約】【課題】複数の入出力端子へ縮退データを入出力できる半導体装置を提供する。【解決手段】半導体装置１００は、第１の組に属する入出力パッド２Ａと第２の組に属する入出力パッド２Ｂを備えている。また、入出力パッド２Ａ、２Ｂには、それぞれインバータ回路３Ａ、３Ｂが接続されている。テストモードにおける読み出し動作において、インバータ回路３Ａに接続される信号線ＯＵＴ０Ｕ／Ｄと、インバータ回路３Ｂに接続される信号線ＯＵＴ１Ｕ／Ｄとに、互いに排他的な論理レベルの信号が入力されるテスト回路を有することを特徴とする。【選択図】図１
2010182374.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力端子にそれぞれインバータ回路が接続された半導体装置であって、前記複数の出力端子は第１の組と第２の組に分かれ、前記第１の組のインバータ回路に入力される信号と、前記第２の組のインバータ回路に入力される信号とを、排他的な論理レベルの信号とするテスト回路を有することを特徴とする半導体装置。
【請求項２】
前記インバータ回路は前記出力端子に複数並列に設けられており、前記テスト回路が選択されたときには、前記複数並列に設けられたインバータ回路の少なくとも一つが前記出力端子に対してデータ出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
それぞれが複数のビット線と、前記ビット線と交差して配置された複数のワード線と、前記ビット線と前記ワード線の各交点に配置されたメモリセルとを含むメモリセルアレイを複数有し、前記複数の出力端子は、前記複数のメモリセルアレイのそれぞれに対応して設けられ、前記インバータ回路により前記メモリセルアレイのメモリセルに記憶されたデータが出力されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力端子を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置においては、データＩ／Ｏのビット数を増加することが求められており、これにともないＩ／Ｏピン（入出力ピン）の本数が多くなる傾向にある。一方、メモリテスタに備えられたドライバピン及びコンパレータピンの数には制限があるため、同時測定個数が減少することになる。
この問題を解決するための技術として、入出力端子を短絡させて試験する技術があり、例えば、特許文献１、特許文献２において開示されている。また、データ入出力において、記憶装置内部の１台の入出力バッファを使用して、複数データを入出力する技術についても、例えば、特許文献３、特許文献４において開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３１５７７３号公報
【特許文献２】特開平１１−２６６０号公報
【特許文献３】特開平１０−１０６２９０号公報
【特許文献４】特開平１０−１０２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１で開示されている技術は、半導体装置の試験に使用するＤＵＴ(Device Under Test）ボード内において２つの出力端子を短絡させて４電圧を出力する技術である。そのために、出力バッファを構成するＰチャネル型ＭＯＳ（Metal Oxide Transistor）トランジスタとＮチャネル型ＭＯＳトランジスタのオン抵抗に差を設けるものである。しかし、かかる差を設けることは、通常動作において高電圧出力と低電圧出力で時間差が生じてしまう問題があった。
一方、特許文献２で開示されている技術は、２つの出力端子間を短絡するために、ＭＯＳトランジスタで構成されるスイッチを出力端子間に設けるという技術である。また、スイッチのオン抵抗を、出力バッファを構成するインバータ回路と同じにし、出力端子間を短絡して４電圧を出力している。しかし、出力バッファと同じオン抵抗を持つスイッチは、トランジスタのチャンネル幅（Ｗ）を大きくする必要があり、チップサイズの増加につながるという問題があった。
また、特許文献３で開示されている技術は、複数ビットのデータを一つの入出力端子によりシリアルに入出力するものであり、テスト時間が長くなるという問題があった。
一方、特許文献４で開示されている技術は、書き込み動作において、１台の入力バッファからデータが入力され、入力データを内部で複数データに分けメモリセルに書き込み、読み出し動作においてはメモリセルに記憶されたデータを一つに圧縮して１台の出力バッファからデータ出力するという技術である。しかし、データ圧縮において時間を要するので、テスト時間が長くなるという問題があった。
【課題を解決するための手段】
【０００５】
本発明は、複数の出力端子にそれぞれインバータ回路が接続された半導体装置であって、複数の出力端子は第１の組と第２の組に分かれ、第１の組のインバータ回路に入力される信号と、第２の組のインバータ回路に入力される信号とを、排他的な論理レベルの信号とするテスト回路を有することを特徴とする半導体装置である。
【発明の効果】
【０００６】
この発明によれば、出力端子が２つの場合においては、テストモードにおいてテスタに接続されたＤＵＴボード上で２つの出力端子を短絡させ、２つのインバータ回路各々に対して排他的な論理レベルの信号が入力されることとした。これにより、出力端子に３電圧を出力することになるため、出力バッファを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのオン抵抗に差を設ける必要はなく、通常の読み出し動作において高電圧出力と低電圧出力で時間差が生じることはない。
また、この発明によれば、上述したように、テストモードにおいてＤＵＴボード上で２つの出力端子を短絡させるため、出力端子間を短絡するためのオン抵抗の低いスイッチは不要となり、チップサイズの増加が生じることはない。
また、この発明によれば、テストモードにおいてＤＵＴボード上で２つの出力端子を短絡させるため、複数ビットのデータを一つの入出力端子によりシリアルに入出力する必要はなく、データ圧縮の必要もないため、テスト時間が長くなることはない。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る半導体装置の回路構成図である。
【図２】本発明の一実施形態に係る半導体装置に関する補足説明図である。
【図３】本発明の一実施形態に係る半導体装置に関する補足説明図である。
【図４】本発明の一実施形態に係る半導体装置の試験方法に関する補足説明図である。
【図５】本発明の一実施形態に係る半導体装置の回路構成図である。
【発明を実施するための形態】
【０００８】
図１は、本発明の実施形態に係る半導体装置の回路構成図である。
図１において、半導体記憶装置１００は、入出力パッド２Ａと入出力パッド２Ｂの２パッド及びメモリブロック１００Ａ，１００Ｂを有している。入出力パッドとメモリブロックは、制御回路７、ライトバッファ１３、アドレスバッファ９で生成される信号によりデータ「０」または「１」を入出力する関係にある。
制御回路７は、クロック入力パッド６と接続され、パッドから入力されるクロック信号の論理レベルに応じて、後述のリードイネーブル信号ＲＥＮ、テスト信号ＴＥＳＴを出力する回路である。ここで、クロックとは、半導体記憶装置の動作を制御する複数の外部入力信号の総称であり、ＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory）などメモリの種類に応じて、信号ＲＡＳＢ（Row Address Strobe Bar），ＣＡＳＢ（Column Address Strobe Bar）、ＣＥＢ（Chip Enable Bar）など複数の外部入力信号を表している。
具体的には、制御回路７は、通常動作モード及びテストモードの読み出し動作において、複数の外部入力信号の論理レベルに応じて、論理レベルが「１」となるリードイネーブル信号ＲＥＮを出力する。また、制御回路７は、テストモードにおいて、複数の外部入力信号の論理レベルに応じて、論理レベルが「１」となるテスト信号ＴＥＳＴを出力する。
また、ライトバッファ１３は、ＷＥＢ入力パッド１２と接続され、この外部パッドを介して外部入力信号ＷＥＢが入力される回路である。
具体的には、ライトバッファ１３は、通常動作モード及びテストモードの書き込み動作において、外部入力信号ＷＥＢの論理レベル及び制御回路７から入力される信号の論理レベルに応じて、論理レベル「１」のライトイネーブル信号ＷＥＮを出力する。
また、アドレスバッファ９は、外部アドレス信号が入力されるアドレス入力パッド８と接続され、外部アドレス信号の論理レベル及び制御回路７から入力される信号の論理レベルに応じて、Ｘアドレス信号及びＹアドレス信号を出力する回路である。
【０００９】
メモリブロックは、それぞれにメモリセルアレイ１０１を有している。なお、メモリブロック１００Ｂも、メモリブロック１００Ａに相当するメモリセルアレイを有しているが、図１においては省略している。
メモリセルアレイ１０１は、ワード線ＷＬと、ビット線ＢＬＴの交差する点のそれぞれに配置された複数のメモリセル１０３から成り立っている。また、ビット線ＢＬＴは、ビット線ＢＬＢと対を構成する。
Ｘデコーダ１０２は、上述のアドレスバッファ９が出力したＸアドレス信号が入力され、ワード線ＷＬを選択する。
また、ビット線対（ＢＬＴ，ＢＬＢ）は、センスアンプ１０４に接続され、Ｙスイッチ１０６を介してローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ）にも接続される。
Ｙスイッチ１０６は、上述のアドレスバッファ９が出力したＹアドレス信号が入力され、Ｙデコーダ１０５の出力線であるＹスイッチ信号線ＹＳＷを選択する。
ローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ）は、サブアンプ１０７を介してメインＩＯ線ＭＩＯに接続され、メインＩＯ線ＭＩＯは、メインアンプ１０８を介して、データバスＲＷＢＵＳ０へ接続されている。
【００１０】
メモリブロック１００Ａは、データバスＲＷＢＵＳ０を介して出力バッファ制御回路４Ａと接続され、出力バッファ制御回路４Ａは、出力線ＯＵＴ０Ｕ及びＯＵＴ０Ｄを介して出力バッファを構成するインバータ回路３Ａに接続されている。
インバータ回路３Ａは、入出力線ＤＩＯ０を介して入出力パッド２Ａと接続される。また、入出力線ＤＩＯ０には、入力バッファ５Ａが接続され、データバスＲＷＢＵＳ０を介してメモリブロック１００Ａと接続されている。
同様に、メモリブロック１００ＢはデータバスＲＷＢＵＳ１を介して出力バッファ制御回路４Ｂと接続され、出力バッファ制御回路４Ｂは、出力線ＯＵＴ１Ｕ及びＯＵＴ１Ｄを介して出力バッファを構成するインバータ回路３Ｂに接続されている。
インバータ回路３Ｂは、入出力線ＤＩＯ１を介して入出力パッド２Ｂと接続される。また、入出力線ＤＩＯ１には、入力バッファ５Ｂが接続され、データバスＲＷＢＵＳ１を介してメモリブロック１００Ｂと接続されている。
【００１１】
出力バッファ制御回路４Ａは、制御回路７と接続され、読み出し動作においてリードイネーブル信号ＲＥＮにより活性化され、出力線ＯＵＴ０Ｕ及びＯＵＴ０Ｄにメモリセル１０３に記憶されているデータを出力する回路である。
一方、出力バッファ制御回路４Ｂは、同じく制御回路７と接続され、読み出し動作においてリードイネーブル信号ＲＥＮ及びテスト信号ＴＥＳＴの論理レベルに応じて、出力線ＯＵＴ１Ｕ及びＯＵＴ１Ｄにメモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）に記憶されているデータに相当するデータを出力する回路である。
【００１２】
入力バッファ５Ａは、ライトバッファ１３と接続され、書き込み動作においてライトイネーブル信号ＷＥＮにより活性化され、入出力線ＤＩＯ０の論理レベルに応じて、データバスＲＷＢＵＳ０へメモリセル１０３に書き込むデータを出力する回路である。
同様に、入力バッファ５Ｂは、ライトバッファ１３と接続され、書き込み動作においてライトイネーブル信号ＷＥＮにより活性化され、入出力線ＤＩＯ１の論理レベルに応じて、データバスＲＷＢＵＳ１へメモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）に書き込むデータを出力する回路である。
【００１３】
また、図１において、半導体記憶装置１００には後述のテストモードにおいて使用されるＤＵＴボード２００が接続されている。ＤＵＴボード２００は、ボード上に取り付けられたピンにより半導体記憶装置の入出力パッド２Ａ及び入出力パッド２Ｂと接続されている。
また、ＤＵＴボード２００は、メモリテスタ３００のドライバ３０１、コンパレータ３０２にも、テスタの信号ピン２０１を介して接続されている。
なお、図１においては説明の都合上、入出力パッド２Ａと入出力パッド２Ｂに相当する部分のみを示したが、上述のクロック入力パッド６、アドレス入力パッド８、ＷＥＢ入力パッド１２も、ＤＵＴボードを介してテスタのドライバに接続されている。
【００１４】
以下に、本発明の実施形態の半導体装置の動作について、通常動作モードとテストモードの相違が明らかになるよう詳述する。なお、上述のメモリセル１０３からデータバスＲＷＢＵＳ０までの経路における動作（メモリブロック１００Ａにおける動作）は、両モードにおいて共通であるので、最初にメモリブロック１００Ａにおける読み出し動作について説明する。
図１において、Ｘデコーダ１０２は、アドレスバッファ９で生成されたＸアドレス信号により、ワード線ＷＬを選択し、メモリセル１０３とビット線ＢＬＴを接続する。
その後、メモリセル１０３からデータがビット線へ読み出されることにより、ビット線対（ＢＬＴ，ＢＬＢ）に差電位が生じ、センスアンプ１０４で差電位の増幅を行う。
続いて、Ｙデコーダ１０５は、アドレスバッファ９で生成されたＹアドレスにより、Ｙスイッチ信号線ＹＳＷを選択する。Ｙスイッチ信号線ＹＳＷにより、Ｙスイッチ１０６が開き、ビット線ＢＬＴとローカルＩＯ線ＬＩＯＴが、ビット線ＢＬＢとローカルＩＯ線ＬＩＯＢがそれぞれ接続される。
続いて、サブアンプ１０７は、ローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ）の差電位を増幅し、増幅結果をメインＩＯ線ＭＩＯに出力する。メインアンプ１０８は、メインアンプ活性化信号により活性化され、データバスＲＷＢＵＳ０へメモリセル１０３に記憶されたデータを出力する。
【００１５】
書き込み動作においては、入力バッファ５ＡがデータバスＲＷＢＵＳ０へ出力したデータが上述の経路を逆に辿り、メモリセル１０３へデータが書き込まれる。
また、上の説明はメモリブロック１００Ａについて行ったものであるが、メモリブロック１００Ｂについても、同様にメモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）のデータがデータバスＲＷＢＵＳ１を介して、メモリブロック１００Ａ内のメモリセル１０３とほぼ同時に読み出され、あるいは書き込まれる。なお、メモリブロック１００Ｂ内において選択されるメモリセルのＸ及びＹアドレスは、メモリブロック１００Ａにおいて選択されるメモリセルのＸ及びＹアドレスと同一である。
【００１６】
次に、入出力パッド２Ａ，２Ｂからメモリブロック１００Ａ，１００Ｂまでの経路における書き込み動作について説明する。
本動作においては、図１における制御回路７及びライトバッファ１３からの出力信号であるリードイネーブル信号ＲＥＮ、ライトイネーブル信号ＷＥＮ、テスト信号ＴＥＳＴの論理レベルはそれぞれ「０」、「１」、「０」又は「１」となっており、出力バッファ制御回路４Ａ及び４Ｂ、インバータ回路３Ａ及び３Ｂは動作しない。入力バッファ５Ａ及び５Ｂが動作し、入出力パッド２Ａ，２ＢからデータバスＲＷＢＵＳ０，ＲＷＢＵＳ１へそれぞれメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）に書き込むデータを伝送する。
通常動作モードの書き込みにおいては、ライトバッファ１３の出力信号であるライトイネーブル信号ＷＥＮの論理レベルが「１」であるので、入出力パッド２Ａから入出力線ＤＩＯ０に論理レベル「０」の信号が入力されると、入力バッファ５ＡがデータバスＲＷＢＵＳ０へ論理レベル「０」の信号を出力する。また、入出力パッド２Ａから入出力線ＤＩＯ０に論理レベル「１」の信号が入力されると、入力バッファ５ＡがデータバスＲＷＢＵＳ０へ論理レベル「１」の信号を出力する。
入力バッファ５Ｂも、入力バッファ５Ａにデータが入力すると同時に入出力パッド２Ｂから入出力線ＤＩＯ１に論理レベル「０」の信号が入力され、その後、論理レベル「０」の信号をデータバスＲＷＢＵＳ１へ出力する。また、論理レベル「１」の信号が入力されると論理レベル「１」の信号を出力する。
なお、通常動作においては、半導体記憶装置１００はＤＵＴボード２００と接続されないため、パッドから入出力線ＤＩＯ０及びＤＩＯ１のそれぞれに、排他的な論理レベルの信号が入力されることがある。例えば、入出力パッド２Ａから入出力線ＤＩＯ０へ論理レベル「０」の信号が入力され、入出力パッド２Ｂから入出力線ＤＩＯ１へ論理レベル「１」の信号を入力されることがある。この場合、データバスＲＷＢＵＳ０には論理レベル「０」の信号が入力され、データバスＲＷＢＵＳ１には論理レベル「１」の信号が入力される。
【００１７】
一方、テストモードにおいては、半導体記憶装置１００はＤＵＴボード２００と接続され、ＤＵＴボード２００はメモリテスタ３００と接続されるため、入出力線ＤＩＯ０及びＤＩＯ１には同一の論理レベルの信号が入力される。
すなわち、メモリテスタ３００のドライバ３０１が論理レベル「０」の信号を出力すると、テスタ信号ピン２０１、入出力パッド２Ａ及び２Ｂを介して、入出力線ＤＩＯ０及びＤＩＯ１に論理レベル「０」の信号が入力される。一方、メモリテスタ３００のドライバ３０１が論理レベル「１」の信号を出力すると、テスタ信号ピン２０１、入出力パッド２Ａ及び２Ｂを介して、入出力線ＤＩＯ０及びＤＩＯ１に論理レベル「１」の信号が入力される。
従って、テストモードにおいては、入力バッファ５Ａ及び５Ｂが、データバスＲＷＢＵＳ０及びＲＷＢＵＳ１へ、同一の論理レベルの信号を出力する。
【００１８】
次に、メモリブロック１００Ａ，１００Ｂから入出力パッド２Ａ，２Ｂまでの経路における読み出し動作について図１及び図２を用いて説明する。なお、図２は本発明の実施形態に係る半導体装置に関する補足説明図であり、図１から読み出し動作に係る部分を抽出した回路図である。まずその構成を説明する。
図２において、図１から抽出した部分は、入出力パッド、インバータ回路、出力バッファ制御回路である。
入出力パッドは、図１と同じく、入出力パッド２Ａが入出力線ＤＩＯ０と、入出力パッド２Ｂが入出力線ＤＩＯ１と接続されている。
インバータ回路３Ａは、Ｐチャネル型ＭＯＳトランジスタ２６Ａ及びＮチャネル型ＭＯＳトランジスタ２７Ａが電源端子と接地端子の間に直列に接続された回路であり、共通接点が入出力線ＤＩＯ０である。また、Ｐチャネル型ＭＯＳトランジスタ２６Ａのゲート端子には出力線ＯＵＴ０Ｕが接続され、Ｎチャネル型ＭＯＳトランジスタ２７Ａのゲート端子には出力線ＯＵＴ０Ｄが接続されている。
同様に、インバータ回路３Ｂは、Ｐチャネル型ＭＯＳトランジスタ２６Ｂ及びＮチャネル型ＭＯＳトランジスタ２７Ｂが電源端子と接地端子の間に直列に接続された回路であり、共通接点が入出力線ＤＩＯ１である。また、Ｐチャネル型ＭＯＳトランジスタ２６Ｂのゲート端子には出力線ＯＵＴ１Ｕが接続され、Ｎチャネル型ＭＯＳトランジスタ２７Ｂのゲート端子には出力線ＯＵＴ１Ｄが接続されている。
【００１９】
出力バッファ制御回路４Ａは、ＮＡＮＤ回路２３Ａ、インバータ回路２４Ａ及びＮＯＲ回路２５Ａから構成されている。
ＮＡＮＤ回路２３Ａは、リードイネーブル信号ＲＥＮの論理レベル及びデータバスＲＷＢＵＳ０の論理レベルに応じて、出力線ＯＵＴ０Ｕへ論理レベル「０」または「１」の信号を出力する回路である。
インバータ回路２４Ａは、リードイネーブル信号ＲＥＮの論理レベルを反転させる回路である。
また、ＮＯＲ回路２５Ａは、リードイネーブル信号ＲＥＮの論理レベル及びデータバスＲＷＢＵＳ０の論理レベルに応じて、出力線ＯＵＴ０Ｄへ論理レベル「０」または「１」の信号を出力する回路である。
【００２０】
出力バッファ制御回路４Ｂは、ＮＡＮＤ回路２３Ｂ、インバータ回路２４Ｂ、ＮＯＲ回路２５Ｂ、インバータ回路２１及びセレクタ回路２２から構成されている。
インバータ回路２１及びセレクタ回路２２が、本発明の実施形態におけるテスト回路を構成しており、テスト信号ＴＥＳＴの論理レベル及びデータバスＲＷＢＵＳ１の論理レベルに応じて、論理レベル「０」または「１」のセレクタ出力信号ＯＵＴ１Ｐを出力する回路である。
具体的には、通常動作モードにおいて、テスト信号ＴＥＳＴは論理レベル「０」であるので、セレクタ出力信号ＯＵＴ１Ｐの論理レベルは、データバスＲＷＢＵＳ１と同じ論理レベルとなる。一方、テストモードにおいて、テスト信号ＴＥＳＴが論理レベル「１」であるので、セレクタ出力信号ＯＵＴ１Ｐの論理レベルは、データバスＲＷＢＵＳ１の論理レベルの反転論理レベルとなる。
ＮＡＮＤ回路２３Ｂは、リードイネーブル信号ＲＥＮの論理レベル及びセレクタ出力信号ＯＵＴ１Ｐの論理レベルに応じて、出力線ＯＵＴ１Ｕへ論理レベル「０」または「１」の信号を出力する回路である。
インバータ回路２４Ｂは、リードイネーブル信号ＲＥＮの論理レベルを反転させる回路である。
また、ＮＯＲ回路２５Ｂは、リードイネーブル信号ＲＥＮの論理レベル及びセレクタ出力信号ＯＵＴ１Ｐの論理レベルに応じて、出力線ＯＵＴ１Ｄへ論理レベル「０」または「１」の信号を出力する回路である。
【００２１】
次に、通常動作モードにおける読み出し動作について説明する。
本動作においては、図１における制御回路７及びライトバッファ１３からの出力信号であるリードイネーブル信号ＲＥＮ、ライトイネーブル信号ＷＥＮ、テスト信号ＴＥＳＴの論理レベルはそれぞれ「１」、「０」、「０」となっており、入力バッファ５Ａ及び５Ｂは動作しない。出力バッファ制御回路４Ａ及び４Ｂ、インバータ回路３Ａ及び３Ｂが動作し、データバスＲＷＢＵＳ０，ＲＷＢＵＳ１から入出力パッド２Ａ，２Ｂへと、メモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセルに記憶されているデータを伝送する。
データバスＲＷＢＵＳ０の論理レベルが「０」の場合、出力バッファ制御回路４Ａを構成するＮＡＮＤ回路２３Ａの出力レベルは「１」、インバータ回路２４Ａの出力レベルは「０」、ＮＯＲ回路２５Ａの出力レベルは「１」となるので、出力線ＯＵＴ０Ｕの論理レベルは「１」、出力線ＯＵＴ０Ｄの論理レベルは「１」となる。
すると、インバータ回路３ＡのＰチャネル型ＭＯＳトランジスタ２６Ａはオフ、Ｎチャネル型ＭＯＳトランジスタ２７Ａがオンし、入出力線ＤＩＯ０の論理レベルは「０」となり、入出力パッド２Ａにデータ０を出力する。
一方、データバスＲＷＢＵＳ０の論理レベルが「１」の場合、出力バッファ制御回路４Ａを構成するＮＡＮＤ回路２３Ａの出力レベルは「０」、インバータ回路２４Ａの出力レベルは「０」、ＮＯＲ回路２５Ａの出力レベルは「０」となるので、出力線ＯＵＴ０Ｕの論理レベルは「０」、出力線ＯＵＴ０Ｄの論理レベルは「０」となる。
すると、インバータ回路３ＡのＰチャネル型ＭＯＳトランジスタ２６Ａはオン、Ｎチャネル型ＭＯＳトランジスタ２７Ａはオフし、入出力線ＤＩＯ０の論理レベルは「１」となり、入出力パッド２Ａにデータ１を出力する。
【００２２】
データバスＲＷＢＵＳ１の論理レベルが「０」の場合、出力バッファ制御回路４Ｂのテスト回路を構成するセレクタ回路２２は、テスト信号ＴＥＳＴの論理レベルが「０」であるので、データバスＲＷＢＵＳ１の論理レベルがそのまま、セレクタ出力信号ＯＵＴ１Ｐの論理レベルとなる。
従って、出力バッファ制御回路４Ｂを構成するＮＡＮＤ回路２３Ｂの出力レベルは「１」、インバータ回路２４Ｂの出力レベルは「０」、ＮＯＲ回路２５Ｂの出力レベルは「１」となるので、出力線ＯＵＴ１Ｕの論理レベルは「１」、出力線ＯＵＴ１Ｄの論理レベルは「１」となる。
すると、インバータ回路３ＢのＰチャネル型ＭＯＳトランジスタ２６Ｂはオフ、Ｎチャネル型ＭＯＳトランジスタ２７Ｂがオンし、入出力線ＤＩＯ１の論理レベルは「１」となり、入出力パッド２Ｂにデータ０を出力する。
一方、データバスＲＷＢＵＳ１の論理レベルが「１」の場合、セレクタ出力信号ＯＵＴ１Ｐの論理レベルは「１」となり、出力バッファ制御回路４Ｂを構成するＮＡＮＤ回路２３Ｂの出力レベルは「０」、インバータ回路２４Ｂの出力レベルは「０」、ＮＯＲ回路２５Ｂの出力レベルは「０」となるので、出力線ＯＵＴ１Ｕの論理レベルは「０」、出力線ＯＵＴ１Ｄの論理レベルは「０」となる。
すると、インバータ回路３ＢのＰチャネル型ＭＯＳトランジスタ２６Ｂはオン、Ｎチャネル型ＭＯＳトランジスタ２７Ｂはオフし、入出力線ＤＩＯ１の論理レベルは「１」となり、入出力パッド２Ｂにデータ１を出力する。
【００２３】
次に、テストモードにおける読み出し動作について説明する。
本動作においては、図１における制御回路７及びライトバッファ１３からの出力信号であるリードイネーブル信号ＲＥＮ、ライトイネーブル信号ＷＥＮ、テスト信号ＴＥＳＴの論理レベルは、それぞれ「１」、「０」、「１」となっており、入力バッファ５Ａ及び５Ｂは動作しない。出力バッファ制御回路４Ａ及び４Ｂ、インバータ回路３Ａ及び３Ｂが動作し、データバスＲＷＢＵＳ０，ＲＷＢＵＳ１から入出力パッド２Ａ，２Ｂへと、メモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセルに記憶されているデータを伝送する。
入出力パッド２Ａに入力されるデータは、出力バッファ制御回路４Ａにはテスト信号ＴＥＳＴが入力されないので、通常動作モードと同じになる。
すなわち、データバスＲＷＢＵＳ０の論理レベルが「０」の場合、出力線ＯＵＴ０Ｕの論理レベルは「１」、出力線ＯＵＴ０Ｄの論理レベルは「１」となり、インバータ回路３Ａは入出力パッド２Ａにデータ０を出力する。
また、データバスＲＷＢＵＳ０の論理レベルが「１」の場合、出力線ＯＵＴ０Ｕの論理レベルは「０」、出力線ＯＵＴ０Ｄの論理レベルは「０」となり、インバータ回路３Ａは入出力パッド２Ａにデータ１を出力する。
【００２４】
一方、インバータ回路３Ｂが入出力パッド２Ｂに出力するデータは、通常動作モードと相違する。
データバスＲＷＢＵＳ１の論理レベルが「０」の場合、出力バッファ制御回路４Ｂのテスト回路を構成するセレクタ回路２２は、テスト信号ＴＥＳＴの論理レベルが「１」であるので、データバスＲＷＢＵＳ１の論理レベルが反転されて、セレクタ出力信号ＯＵＴ１Ｐの論理レベルは「１」となる。
従って、出力バッファ制御回路４Ｂを構成するＮＡＮＤ回路２３Ｂの出力レベルは「０」、インバータ回路２４Ｂの出力レベルは「０」、ＮＯＲ回路２５Ｂの出力レベルは「０」となるので、出力線ＯＵＴ１Ｕの論理レベルは「０」、出力線ＯＵＴ１Ｄの論理レベルは「０」となる。
すると、インバータ回路３ＢのＰチャネル型ＭＯＳトランジスタ２６Ｂはオン、Ｎチャネル型ＭＯＳトランジスタ２７Ｂがオフし、入出力線ＤＩＯ１の論理レベルは「１」となり、インバータ回路３Ｂは入出力パッド２Ｂへデータ１を出力する。
一方、データバスＲＷＢＵＳ１の論理レベルが「１」の場合、セレクタ出力信号ＯＵＴ１Ｐの論理レベルは「０」となり、出力バッファ制御回路４Ｂを構成するＮＡＮＤ回路２３Ｂの出力レベルは「１」、インバータ回路２４Ｂの出力レベルは「０」、ＮＯＲ回路２５Ｂの出力レベルは「１」となるので、出力線ＯＵＴ１Ｄの論理レベルは「１」、出力線ＯＵＴ１Ｄの論理レベルは「１」となる。
すると、インバータ回路３ＢのＰチャネル型ＭＯＳトランジスタ２６Ｂはオフ、Ｎチャネル型ＭＯＳトランジスタ２７Ｂはオンし、入出力線ＤＩＯ１の論理レベルは「０」となり、インバータ回路３Ｂは入出力パッド２Ｂへデータ０を出力する。
【００２５】
図１に戻り、説明を続ける。
以上の動作より、通常動作モード、テストモードいずれのモードにおいても、半導体記憶装置１００は、入出力パッド２Ａと入出力パッド２Ｂの２パッド及びメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）の間で、データ「０」または「１」を入出力することができる。
通常動作モードの書き込み動作においては、入出力パッド２Ａ、２Ｂのそれぞれにデータ「０」または「１」が入力されると、データバスＲＷＢＵＳ０、ＲＷＢＵＳ１の論理レベルは、同じく「０」または「１」となり、対応するメモリブロック内のメモリセルに入力データが書き込まれる。読み出し動作においては、メモリセルに記憶されたデータが、データバスを介して入出力パッドへ出力する。
【００２６】
一方、テストモードの書き込み動作においては、入出力パッド２Ａ,２ＢをＤＵＴボード２００内で短絡させている。
従って、メモリテスタ３００のドライバ３０１からデータ「０」を出力すると、信号ピン２０１を介して入出力パッド２Ａ,２Ｂにデータ「０」が入力される。データバスＲＷＢＵＳ０、ＲＷＢＵＳ１の論理レベルは、いずれも「０」となり、対応するメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）のいずれにも入力データ「０」が書き込まれる。
メモリテスタ３００のドライバ３０１からデータ「１」を出力すると、信号ピン２０１を介して入出力パッド２Ａ,２Ｂにデータ「１」が入力される。データバスＲＷＢＵＳ０、ＲＷＢＵＳ１の論理レベルは、いずれも「１」となり、対応するメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）のいずれにも入力データ「１」が書き込まれる。
【００２７】
また、テストモードの読み出し動作においては、メモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）に記憶されているデータは同じであるので、入出力パッド２Ａ,２Ｂへは以下のようにデータが出力する。
例えば、テストモードの書き込み動作においてメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）にデータ「０」を書き込み、テストモードの読み出し動作においてメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）のデータを読み出す場合について説明する。
この場合、読み出し動作におけるデータバスＲＷＢＵＳ０，ＲＷＢＵＳ１の論理レベルは、いずれも「０」となる。また、出力バッファを構成するインバータ回路３Ａに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄの論理レベルはいずれも「１」となる。一方、出力バッファを構成するインバータ回路３Ｂに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄの論理レベルはいずれも「０」となる。
すると、インバータ回路３Ａ,３Ｂを構成するトランジスタのうちオンするトランジスタは、Ｎチャネル型ＭＯＳトランジスタ２７ＡとＰチャネル型ＭＯＳトランジスタ２６Ｂであり、入出力パッド２Ａ,２ＢはＤＵＴボード２００内で短絡されているから、インバータ回路３Ｂの電源端子からＰチャネル型ＭＯＳトランジスタ２６Ｂ、入出力パッド２Ｂ,２Ａ、Ｎチャネル型ＭＯＳトランジスタ２７Ａを経由してインバータ回路３Ａの接地端子へと電流が流れる。ここで、インバータを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流駆動能力が等しいと仮定すると、入出力パッド２Ｂ,２Ａには、電源電圧と接地電圧の中間の電圧（１／２）×ＶＤＤが出力することになる。
この電圧を、メモリテスタ３００のコンパレータ３０２により、パス／フェイル判定する。
【００２８】
図３はテスタコンパレータの判定電圧を示した図であるが、図中ＶＯＨは、出力電圧の高電圧側判定電圧を表し、ＶＯＬは出力電圧の低電圧側判定電圧を表している。
例えば、コンパレータ３０２において、半導体記憶装置１００の出力電圧がＶＯＨ以上またはＶＯＬ以下にある時はフェイル判定、ＶＯＬ〜ＶＯＨにある時はパス判定とすることができる。具体的には、ＶＯＨとして（３／４）×ＶＤＤ（≒電源電圧ＶＤＤ×０．７５）、ＶＯＬとして（１／４）×ＶＤＤ（≒電源電圧ＶＤＤ×０．２５）の判定電圧を設定しておくのが望ましい。
すると、上述のテストモードにおける読み出し動作の場合、出力電圧は（１／２）×ＶＤＤであるから、読み出しデータはパスと判定される。
【００２９】
今度は、テストモードの書き込み動作においてメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）にデータ「１」を書き込み、テストモードの読み出し動作においてメモリセルに記憶されたデータを読み出す場合について説明する。
この場合、読み出し動作におけるデータバスＲＷＢＵＳ０，ＲＷＢＵＳ１の論理レベルは、いずれも「１」となる。また、出力バッファを構成するインバータ回路３Ａに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄの論理レベルはいずれも「０」となる。一方、出力バッファを構成するインバータ回路３Ｂに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄの論理レベルはいずれも「１」となる。
すると、インバータ回路３Ａ,３Ｂを構成するトランジスタのうちオンするトランジスタは、Ｐチャネル型ＭＯＳトランジスタ２６ＡとＮチャネル型ＭＯＳトランジスタ２７Ｂであり、入出力パッド２Ａ,２ＢはＤＵＴボード２００内で短絡されているから、インバータ回路３Ａの電源端子からＰチャネル型ＭＯＳトランジスタ２６Ａ、入出力パッド２Ａ,２Ｂ、Ｎチャネル型ＭＯＳトランジスタ２７Ｂを経由してインバータ回路３Ｂの接地端子へと電流が流れる。上述したように、インバータを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流駆動能力が等しいと仮定すると、入出力パッド２Ａ,２Ｂには、電源電圧と接地電圧のほぼ中間の電圧（１／２）×ＶＤＤが出力し、メモリテスタ３００のコンパレータ３０２によりパスと判定される。
【００３０】
また、メモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）に記憶されているデータが同じでない場合、例えばいずれかのメモリセルに不具合がありデータが正しく書き込まれない場合や、書き込まれていても読み出しまでの間にデータが変化した場合においては、データバスＲＷＢＵＳ０，ＲＷＢＵＳ１の論理レベルは同一にならない。
例えば、テストモードの書き込み動作においてメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）にデータ「０」を書き込み、テストモードの読み出し動作においてメモリブロック１００Ｂ内のメモリセルのデータが「１」に変化している場合について説明する。
この場合、データバスＲＷＢＵＳ０の論理レベルは「０」で、データバスＲＷＢＵＳ１の論理レベルは「１」となる。
また、出力バッファを構成するインバータ回路３Ａに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄの論理レベルはいずれも「１」となる。一方、出力バッファを構成するインバータ回路３Ｂに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄの論理レベルも、いずれも「１」となる。
すると、インバータ回路３Ａ,３Ｂを構成するトランジスタのうちオンするトランジスタは、Ｎチャネル型ＭＯＳトランジスタ２７ＡとＮチャネル型ＭＯＳトランジスタ２７Ｂであり、入出力パッド２Ａ,２Ｂは、ほぼ接地電圧ＧＮＤに近い電圧が出力する。従って、この場合は、メモリテスタ３００のコンパレータ３０２によりフェイルと判定される。
【００３１】
また、今度はテストモードの書き込み動作においてメモリブロック１００Ａ，１００Ｂ内のそれぞれのメモリセル１０３，メモリセル（メモリセル１０３に相当するメモリブロック１００Ｂ内のメモリセル）にデータ「０」を書き込み、テストモードの読み出し動作においてメモリブロック１００Ａ内のメモリセル１０３のデータが「１」に変化している場合について説明する。
この場合、データバスＲＷＢＵＳ０の論理レベルは「１」で、データバスＲＷＢＵＳ１の論理レベルが「０」となる。
また、出力バッファを構成するインバータ回路３Ａに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄの論理レベルはいずれも「０」となる。一方、出力バッファを構成するインバータ回路３Ｂに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄの論理レベルも、いずれも「０」となる。
すると、インバータ回路３Ａ,３Ｂを構成するトランジスタのうちオンするトランジスタは、Ｐチャネル型ＭＯＳトランジスタ２６ＡとＰチャネル型ＭＯＳトランジスタ２６Ｂであり、入出力パッド２Ａ,２Ｂは、ほぼ電源電圧ＶＤＤに近い電圧が出力する。従って、この場合も、メモリテスタ３００のコンパレータ３０２によりフェイルと判定される。
【００３２】
すなわち、テストモードの書き込み動作において、２つの入出力パッド２Ａ，２Ｂはメモリテスタ３００の信号ピン２０１とＤＵＴボード２００を介して短絡されているので、両パッドへ０または１の縮退データが入力される。そして、入出力線ＤＩＯ０に接続された入力バッファ５Ａ及び入出力線ＤＩＯ１に接続された入力バッファ５Ｂにより、データバスＲＷＢＵＳ０、ＲＷＢＵＳ１へ同じ論理レベルの信号を出力し、メモリブロック１００Ａ，１００Ｂ内のメモリセルへ同一データを書き込むことができる。
このようにして、メモリセルに同一データを書き込んだ後、テストモードの読み出し動作において、出力バッファを構成するインバータ回路３Ａ，３Ｂに、出力バッファ制御回路４Ａ，４Ｂから排他的な論理レベルの信号が入力されることで、入出力パッド２Ａ，２Ｂ，ＤＵＴボード２００及びメモリテスタの信号ピン２０１を介して、メモリテスタ３００のコンパレータ３０２へ、縮退データが入力される。
【００３３】
以上のように、本実施形態の半導体装置（半導体記憶装置１００）は、複数の出力端子（入出力パッド２Ａ,２Ｂ）にそれぞれインバータ回路（インバータ回路３Ａ,３Ｂ）が接続された半導体装置（半導体記憶装置１００）であって、複数の出力端子は第１の組（入出力パッド２Ａ）と第２の組（入出力パッド２Ｂ）に分かれ、前記第１の組のインバータ回路（インバータ回路３Ａ）に入力される信号と、前記第２の組のインバータ回路（インバータ回路３Ｂ）に入力される信号とを、排他的な論理レベルの信号（出力線ＯＵＴ０Ｕ／Ｄの論理レベルが「０」の場合は出力線ＯＵＴ１Ｕ／Ｄの論理レベルは「１」となり、出力線ＯＵＴ０Ｕ／Ｄの論理レベルが「１」の場合は出力線ＯＵＴ１Ｕ／Ｄの論理レベルは「０」となる信号）とするテスト回路（出力バッファ制御回路４Ｂ内のインバータ回路２１及びセレクタ回路２２）を有することを特徴とする半導体装置である。
【００３４】
また、本発明の実施形態による半導体装置を使用して、出力端子（入出力パッド２Ａ,２Ｂ）を短絡する工程（ＤＵＴボード２００上で入出力パッド２Ａ,２Ｂを短絡する工程）と、テスト回路（出力バッファ制御回路４Ｂ内のインバータ回路２１及びセレクタ回路２２）にテスト信号（テスト信号ＴＥＳＴ）が入力され、第１の組のデータ出力するインバータ回路（インバータ回路３Ａ）に入力される信号と、第２の組のデータ出力するインバータ回路（インバータ回路３Ｂ）に入力される信号が、排他的な論理レベルの信号（出力線ＯＵＴ０Ｕ／Ｄの論理レベルが「０」の場合は出力線ＯＵＴ１Ｕ／Ｄの論理レベルは「１」となり、出力線ＯＵＴ０Ｕ／Ｄの論理レベルが「１」の場合は出力線ＯＵＴ１Ｕ／Ｄの論理レベルは「０」となる信号）となる工程と、を有する半導体装置の試験方法も提供できる。
また、上述の通り、出力端子（入出力パッド２Ａ,２Ｂ）は、メモリセルアレイ（メモリセルアレイ１０１及びメモリセルアレイ１０１に相当するメモリブロック１００Ｂ内のメモリセルアレイ）に対応して設けられている。また、出力端子（入出力パッド２Ａ,２Ｂ）は、インバータ回路（インバータ回路３Ａ，３Ｂ）によりメモリセルアレイのメモリセル（メモリセル１０３，メモリブロック１００Ｂ内のメモリセル）に記憶されたデータが出力される出力端子である。
従って、本発明の実施形態による半導体装置を使用して、入出力端子が２つの場合においては、書き込み動作において、一つの入出力端子からメモリブロック１００Ａ内のメモリセル１０３，メモリブロック１００Ｂ内のメモリセルへ同一データを書き込み、読み出し動作において、両セルに記憶されたデータを一つの入出力端子から読み出すという縮退テストを行うことができる。
【００３５】
上述の通り、出力端子が２つの場合においては、テストモードにおいてＤＵＴボード上で２つの出力端子を短絡させ、インバータ回路に対して排他的な論理レベルの信号が入力され、出力バッファが３電圧を出力することとした。従って、出力バッファを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのオン抵抗に差を設ける必要はなく、通常の読み出し動作において高電圧出力と低電圧出力で時間差が生じてしまうことはない。
また、出力端子間を短絡するためのスイッチは不要となり、チップサイズの増加が生じることはない。
また、複数ビットのデータを一つのパッドよりシリアルに入出力する必要はなく、装置内部においてデータ圧縮もないため、テスト時間が長くなることはない。
【００３６】
図４は、本発明の他の実施形態に係る半導体装置に関する補足説明図であり、図２と同じく、図１から読み出し動作に係る部分を抽出した回路図である。まず、その構成を説明する。
図４において、図２と相違する点は、入出力パッド２Ａ,２Ｂそれぞれに対してインバータ回路３Ｃ,３Ｄが追加されたこと、それに伴いインバータ回路を駆動する出力バッファ制御回路４Ｃ,４Ｄが追加されたこと、及び新たにセレクタ回路２８が追加されたことである。
インバータ回路３Ｃは、Ｐチャネル型ＭＯＳトランジスタ２６Ｃ及びＮチャネル型ＭＯＳトランジスタ２７Ｃが電源端子と接地端子の間に直列に接続された回路であり、共通接点はインバータ回路３Ａと同じく入出力線ＤＩＯ０である。また、Ｐチャネル型ＭＯＳトランジスタ２６Ｃのゲート端子には出力線ＯＵＴ０ＮＵが接続され、Ｎチャネル型ＭＯＳトランジスタ２７Ｃのゲート端子には出力線ＯＵＴ０ＮＤが接続されている。
同様に、インバータ回路３Ｄは、Ｐチャネル型ＭＯＳトランジスタ２６Ｄ及びＮチャネル型ＭＯＳトランジスタ２７Ｄが電源端子と接地端子の間に直列に接続された回路であり、共通接点はインバータ回路３Ｂと同じく入出力線ＤＩＯ１である。また、Ｐチャネル型ＭＯＳトランジスタ２６Ｄのゲート端子には出力線ＯＵＴ１ＮＵが接続され、Ｎチャネル型ＭＯＳトランジスタ２７Ｄのゲート端子には出力線ＯＵＴ１ＮＤが接続されている。
【００３７】
出力バッファ制御回路４Ｃは、ＮＡＮＤ回路２３Ｃ、インバータ回路２４Ｃ及びＮＯＲ回路２５Ｃから構成されている。
ＮＡＮＤ回路２３Ｃは、セレクタ回路２８の出力信号であるリードイネーブル信号ＲＥＮＴの論理レベル及びデータバスＲＷＢＵＳ０の論理レベルに応じて、出力線ＯＵＴ０ＮＵへ論理レベル「０」または「１」の信号を出力する回路である。
インバータ回路２４Ｃは、リードイネーブル信号ＲＥＮＴの論理レベルを反転させる回路である。
また、ＮＯＲ回路２５Ｃは、リードイネーブル信号ＲＥＮＴの論理レベル及びデータバスＲＷＢＵＳ０の論理レベルに応じて、出力線ＯＵＴ０ＮＤへ論理レベル「０」または「１」の信号を出力する回路である。
【００３８】
出力バッファ制御回路４Ｄは、ＮＡＮＤ回路２３Ｄ、インバータ回路２４Ｄ、ＮＯＲ回路２５Ｄから構成されている。
ＮＡＮＤ回路２３Ｄは、リードイネーブル信号ＲＥＮＴの論理レベル及びセレクタ回路２２の出力であるセレクタ出力信号ＯＵＴ１Ｐの論理レベルに応じて、出力線ＯＵＴ１ＮＵへ論理レベル「０」または「１」の信号を出力する回路である。
インバータ回路２４Ｄは、リードイネーブル信号ＲＥＮＴの論理レベルを反転させる回路である。
また、ＮＯＲ回路２５Ｄは、リードイネーブル信号ＲＥＮＴの論理レベル及びセレクタ回路２２の出力であるセレクタ出力信号ＯＵＴ１Ｐの論理レベルに応じて、出力線ＯＵＴ１ＮＤへ論理レベル「０」または「１」の信号を出力する回路である。
セレクタ回路２８は、テスト信号ＴＥＳＴの論理レベル及びリードイネーブル信号ＲＥＮの論理レベルに応じて、リードイネーブル信号ＲＥＮＴを出力する回路である。具体的には、テスト信号ＴＥＳＴの論理レベルが「０」のときは、リードイネーブル信号ＲＥＮの論理レベルがリードイネーブル信号ＲＥＮＴの論理レベルとなり、テスト信号ＴＥＳＴの論理レベルが「１」のときは、リードイネーブル信号ＲＥＮＴの論理レベルは「０」となる。
なお、図４において、本発明の実施形態におけるテスト回路は、インバータ回路２１、セレクタ回路２２及びセレクタ回路２８により構成されている。
【００３９】
次に、通常動作モードにおける読み出し動作について説明する。
本動作においては、テスト信号ＴＥＳＴの論理レベルは「０」となっており、セレクタ回路２８の出力信号であるリードイネーブル信号ＲＥＮＴの論理レベルはリードイネーブル信号ＲＥＮの論理レベルと同じになる。
従って、出力バッファ制御回路４Ｃ,４Ｄ、インバータ回路３Ｃ,３Ｄの動作は、それぞれ、出力バッファ制御回路４Ａ,４Ｂ、インバータ回路３Ａ,３Ｂの動作と同一となる。
【００４０】
次に、テストモードにおける読み出し動作について説明する。
本動作においては、テスト信号ＴＥＳＴの論理レベルは、「１」となっており、セレクタ回路２８の出力信号であるリードイネーブル信号ＲＥＮＴの論理レベルは「０」となる。
従って、ＮＡＮＤ回路２３Ｃ，２３Ｄの出力レベルは「１」、インバータ回路２４Ｃ，２４Ｄの出力レベルは「１」、ＮＯＲ回路２５Ｃ，２５Ｄの出力レベルは「０」となので、出力線ＯＵＴ０ＮＵの論理レベルは「１」、出力線ＯＵＴ０ＮＤの論理レベルは「０」となる。また、出力線ＯＵＴ１ＮＵの論理レベルは「１」、出力線ＯＵＴ１ＮＤの論理レベルは「０」となる。
従って、インバータ回路３Ｃ,３Ｄは、回路を構成するトランジスタであるＰチャネル型ＭＯＳトランジスタ２６Ｃ，２６Ｄ、Ｎチャネル型ＭＯＳトランジスタ２７Ｃ，２７Ｄは全てオフしており、動作しない。
【００４１】
以上より、通常動作モードにおいてはインバータ回路３Ａ,３Ｂ,３Ｃ,３Ｄが動作し、テストモードにおいてはインバータ回路３Ａ,３Ｂが動作する。
例えば、テストモードの書き込み動作においてメモリブロック１００Ａ，１００Ｂにデータ「０」を書き込み、テストモードの読み出し動作において両メモリセルのデータを読み出す場合について説明する。
この場合、テストモードの読み出し動作において、出力線ＯＵＴ０Ｕ，ＯＵＴ０Ｄは論理レベルが「１」、出力線ＯＵＴ１Ｕ，ＯＵＴ１Ｄは論理レベルが「０」となる。
すると、図４において、インバータ回路３Ｂの電源端子からＰチャネル型ＭＯＳトランジスタ２６Ｂ、入出力パッド２Ｂ,２Ａ、Ｎチャネル型ＭＯＳトランジスタ２７Ａを経由してインバータ回路３Ａの接地端子へと電流が流れる。
一方、インバータ回路３Ｃ,３Ｄはいずれも動作しないため、インバータ回路３Ｄの電源端子からＰチャネル型ＭＯＳトランジスタ２６Ｄ、入出力パッド２Ｂ,２Ａ、Ｎチャネル型ＭＯＳトランジスタ２７Ｂを経由してインバータ回路３Ｂの接地端子へと電流は流れない。
【００４２】
ここで、テストモードの読み出し動作において、出力端子を短絡している場合において図２におけるインバータ回路３Ａ，３Ｂの間、図４におけるインバータ回路３Ａ，３Ｂの間を流れる電流を比較する。なお、トランジスタのゲート長（Ｌ）は、両者において等しいものとする。
例えば、図４におけるＰチャネル型ＭＯＳトランジスタ２６Ａ，２６Ｃのトランジスタのゲート幅（Ｗ）の合計が，図２におけるＰチャネル型ＭＯＳトランジスタ２６Ａのゲート幅（Ｗ）と同じであって、また、Ｎチャネル型ＭＯＳトランジスタ２７Ａ，２７Ｃのトランジスタのゲート幅（Ｗ）の合計が，図２におけるＮチャネル型ＭＯＳトランジスタ２７Ａのゲート幅（Ｗ）と同じような場合を仮定する。同様に、Ｐチャネル型ＭＯＳトランジスタ２６Ｂ，２６Ｄのトランジスタのゲート幅（Ｗ）の合計が，図２におけるＰチャネル型ＭＯＳトランジスタ２６Ｂゲート幅（Ｗ）と同じであって、また、Ｎチャネル型ＭＯＳトランジスタ２７Ｂ，２７Ｄのトランジスタのゲート幅（Ｗ）の合計が，図２におけるＮチャネル型ＭＯＳトランジスタ２７Ｂのゲート幅（Ｗ）と仮定する。
すると、上述の通り、図４におけるインバータ回路３Ｃ，３Ｄは動作しないから、図４におけるインバータ回路３Ａ,３Ｂ間を流れる電流は、トランジスタのゲート幅（Ｗ）が短い分だけ、図２におけるインバータ回路３Ａ,３Ｂ間を流れる電流よりも少なくなることになる。
なお、通常動作モードの読み出し動作においては、インバータ回路３Ａ,３Ｂ,３Ｃ,３Ｄは全て動作するので、出力回路の駆動能力が下がることはない。
【００４３】
以上のように、本実施形態の半導体装置は、インバータ回路は前記出力端子に複数並列に設けられており（インバータ回路３Ａ，３Ｃが入出力パッド２Ａに対して、インバータ回路３Ｂ，３Ｄが入出力パッド２Ｂに対して並列に接続されており）、テスト回路（出力バッファ制御回路４Ｂ内のインバータ回路２１及びセレクタ回路２２及びセレクタ回路２８）が選択されたときには、複数設けられたインバータ回路の少なくとも一つが出力端子に対してデータ出力する（インバータ回路３Ａ，３Ｃのうち３Ａのみが、インバータ回路３Ｂ，３Ｄのうち３Ｂのみがデータ出力する）ことを特徴とする半導体装置である。
以上より、本実施形態の半導体装置においては、テストモードにおいて短絡したインバータ回路の間を流れる電流を少なくすることができる。
【００４４】
なお、上述の説明においては、入出力パッドが２パッドの場合について説明したが、これに限られるものではない。例えば、入出力パッドを４パッドにしてインバータ回路を４台接続する実施形態をとることも可能である。
図５は、本発明の一実施形態に係る半導体装置の回路構成図である。
図５においては、半導体記憶装置１００は、２Ａ，２Ｂ，２Ｃ，２Ｄの４パッドを有し、それぞれが、メモリブロック１００Ａ，１００Ｂ，１００Ｃ，１００Ｄとデータ「０」または「１」を入出力する関係にあることを示している。
なお、図５においては、図１における書き込み動作に係る部分は省略し、読み出し動作に係る回路を代表的に示している。また、図１における制御回路７も省略しているが、図５におけるリードイネーブル信号ＲＥＮ，テスト信号ＴＥＳＴは図１における信号と同じ信号であり、図１における制御回路７に相当する回路で生成される。
図１に対して追加されたメモリブロック１００Ｃは、データバスＲＷＢＵＳ２を介して出力バッファ制御回路４Ｃと接続され、出力バッファ制御回路４Ｃは、出力線ＯＵＴ２Ｕ及び出力線ＯＵＴ２Ｄを介して出力バッファを構成するインバータ回路３Ｃに接続されている。
また、インバータ回路３Ｃは、入出力線ＤＩＯ２を介して入出力パッド２Ｃと接続される。
同様に、メモリブロック１００ＤはデータバスＲＷＢＵＳ３を介して出力バッファ制御回路４Ｄと接続され、出力バッファ制御回路４Ｄは、出力線ＯＵＴ３Ｕ及び出力線ＯＵＴ３Ｄを介して出力バッファを構成するインバータ回路３Ｄに接続されている。
また、インバータ回路３Ｄは、入出力線ＤＩＯ３を介して入出力パッド２Ｄと接続される。
【００４５】
出力バッファ制御回路４Ｃは、図１における出力バッファ制御回路４Ａと同じく、制御回路７（図５においては図示していないが、図１における制御回路７に相当する）と接続され、リードイネーブル信号ＲＥＮにより読み出し動作において活性化され、出力線ＯＵＴ２Ｕ及び出力線ＯＵＴ２Ｄにメモリセルに記憶されているデータを出力する回路である。
また、出力バッファ制御回路４Ｄは、図１における出力バッファ制御回路４Ｂと同じく制御回路７と接続され、リードイネーブル信号ＲＥＮ及びテスト信号ＴＥＳＴの論理レベルに応じて、出力線ＯＵＴ３Ｕ及び出力線ＯＵＴ３Ｄにメモリセルに記憶されているデータに相当するデータを出力する回路である。
【００４６】
例えば、テストモードにおけるメモリセルの書き込みデータが「０」の場合、読み出し動作におけるデータバスＲＷＢＵＳ０〜ＲＷＢＵＳ３の論理レベルは、いずれも「０」となる。また、出力バッファを構成するインバータ回路３Ａ、３Ｃに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄ，ＯＵＴ２Ｕ,ＯＵＴ２Ｄの論理レベルはいずれも「１」となる。一方、出力バッファを構成するインバータ回路３Ｂ，３Ｄに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄ，ＯＵＴ３Ｕ,ＯＵＴ３Ｄの論理レベルはいずれも「０」となる。
すると、インバータ回路３Ａ,３Ｃは論理レベル「０」を出力し、インバータ回路３Ｂ,３Ｄは論理レベル「１」を出力するので、インバータを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流駆動能力が等しいと仮定すると、入出力パッド２Ａ〜２Ｄへ、電源電圧ＶＤＤと接地電圧ＧＮＤの中間の電圧（１／２）×ＶＤＤ（＝ＶＤＤ×０．５）を出力する。
【００４７】
また、上述の通り、テストモードの書き込み動作においてメモリブロック１００Ａ〜１００Ｄ内のメモリセルに記憶されたデータが同じでない場合、例えばいずれかのメモリセルに不具合がありデータが正しく書き込まれない場合や、書き込まれていても読み出し動作までの間にデータが変化した場合においては、データバスＲＷＢＵＳ０〜ＲＷＢＵＳ３の論理レベルは同一にならない。
例えば、メモリブロック１００Ａ内のメモリセルのデータのみ「１」データとなっている場合について説明する。この場合、データバスＲＷＢＵＳ０の論理レベルが「１」で、他のデータバスＲＷＢＵＳ１〜３の論理レベルは「０」となる。
すると、出力バッファを構成するインバータ回路３Ａに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄの論理レベルはいずれも「０」となる。一方、出力バッファを構成するインバータ回路３Ｂに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄの論理レベルは、テスト回路によりデータバスＲＷＢＵＳ１の論理レベルは反転されるので、いずれも「０」となる。
また、出力バッファを構成するインバータ回路３Ｃに接続する出力線ＯＵＴ２Ｕ,ＯＵＴ２Ｄの論理レベルはいずれも「１」となる。一方、出力バッファを構成するインバータ回路３Ｄに接続する出力線ＯＵＴ３Ｕ,ＯＵＴ３Ｄの論理レベルは、テスト回路によりデータバスＲＷＢＵＳ３の論理レベルは反転されるので、いずれも「０」となる。
すると、インバータ回路３Ｃは論理レベル「０」を出力し、インバータ回路３Ａ，３Ｂ,３Ｄは論理レベル「１」を出力するので、インバータを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流駆動能力が等しいと仮定すると、入出力パッド２Ａ〜２Ｄへ、電源電圧ＶＤＤと電圧（１／２）×ＶＤＤの中間の電圧（３／４）×ＶＤＤ（＝ＶＤＤ×０．７５）を出力する。
【００４８】
また、メモリブロック１００Ｂのメモリセルのデータのみが「１」データとなっている場合について説明する。この場合、データバスＲＷＢＵＳ１の論理レベルが「１」で、他のデータバスＲＷＢＵＳ０、ＲＷＢＵＳ２〜３の論理レベルは「０」となる。
すると、出力バッファを構成するインバータ回路３Ａに接続する出力線ＯＵＴ０Ｕ,ＯＵＴ０Ｄの論理レベルはいずれも「１」となる。
一方、出力バッファを構成するインバータ回路３Ｂに接続する出力線ＯＵＴ１Ｕ,ＯＵＴ１Ｄの論理レベルは、テスト回路によりデータバスＲＷＢＵＳ１の論理レベルは反転されるので、いずれも「１」となる。
また、出力バッファを構成するインバータ回路３Ｃに接続する出力線ＯＵＴ２Ｕ,ＯＵＴ２Ｄの論理レベルはいずれも「１」となる。出力バッファを構成するインバータ回路３Ｄに接続する出力線ＯＵＴ３Ｕ,ＯＵＴ３Ｄの論理レベルは、テスト回路によりデータバスＲＷＢＵＳ３の論理レベルは反転されるので、いずれも「０」となる。
すると、インバータ回路３Ａ，３Ｂ，３Ｃは論理レベル「０」を出力し、インバータ回路３Ｄは論理レベル「１」を出力するので、インバータを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流駆動能力が等しいと仮定すると、入出力パッド２Ａ〜２Ｄへは、接地電圧ＧＮＤと電圧（１／２）×ＶＤＤの中間の電圧（１／４）×ＶＤＤ（＝ＶＤＤ×０．２５）を出力する。
【００４９】
このように、メモリセルに記憶された４データのうち１データが異なる場合の出力電圧は、（１／２）ＶＤＤに対して、（１／４）×ＶＤＤだけ上下にシフトした電圧値である。
従って、この場合は、メモリテスタ３００のコンパレータ３０２の判定電圧値を、（１／２）×ＶＤＤと両出力電圧の中間値とすることで、テストモードにおける判定を行うことができる。例えば、ＶＯＨ＝（５／８）×ＶＤＤ（＝ＶＤＤ×０．６２５）、ＶＯＬ＝（３／８）×ＶＤＤ（＝ＶＤＤ×０．３７５）とすることで、テストモードにおける判定を行うことができる。
これを一般的に拡張して、ｎを自然数として、２ｎ個の端子に対してインバータ回路を２ｎ個設け、出力バッファ制御回路のうちｎ台をデータバスの論理レベルを反転させるタイプ（図１、図２、図５における出力バッファ制御回路４Ｂに相当する）とし、残りのｎ台を反転しないタイプ（出力バッファ制御回路４Ａに相当する）とすることもできる。
このとき、テストモードにおける出力電圧は（２ｎ＋１）出力あり、そのうち１ビットだけ逆のデータを出力する場合の高電圧側出力電圧値は、（（ｎ＋１）／２ｎ）×ＶＤＤとなり、低電圧側出力電圧値は（（ｎ−１）／２ｎ）×ＶＤＤとなる。
従って、コンパレータ３０２の判定電圧値を、これらと（１／２）×ＶＤＤの中間値とすることで、正しく判定を行うことができる。
具体的には、メモリテスタ３００のコンパレータ３０２における判定電圧を、ＶＯＨ＝（（２ｎ＋１）／４ｎ）×ＶＤＤ、ＶＯＬ＝（（２ｎ−１）／４ｎ）×ＶＤＤとすることで、テストモードにおける縮退データを正しく判定できる。
例えば、ｎ＝３の場合（入出力パッドが６個となり、インバータ回路は入出力パッド各々に接続された６台となる場合）、テストモードにおける出力電圧は７出力となる。
また、１ビットだけ逆データが出る場合の高電圧側出力電圧値は、（２／３）×ＶＤＤ（≒０．６７×ＶＤＤ）であり、低電圧側出力電圧値は（１／３）×ＶＤＤ（≒０．３３ＶＤＤ）である。
従って、メモリテスタ３００のコンパレータ３０２の判定電圧値を、ＶＯＨ＝（７／１２）×ＶＤＤ（＝ＶＤＤ×０．５８３）、ＶＯＬ＝（５／１２）×ＶＤＤ（＝ＶＤＤ×０．４１７）とすることで、テストモードにおける縮退データを正しく判定できる。
なお、インバータ回路を構成するトランジスタ、例えばＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタに能力アンバランスが生じた場合、出力電圧が（１／２）×ＶＤＤよりシフトする場合があるが、その場合はシフトした値を中心にＶＯＨ，ＶＯＬを決めることで、すなわち、判定電圧をキャリブレーションすることで解決できる。
【００５０】
以上において、入出力パッド数が増えた場合について説明したが、この場合において、さらに上述の各入力パッドにインバータ回路を複数台設ける構成としてもよい。短絡される入出力端子数が増えた場合においてはインバータ間に流れる電流も増えるので、特に消費電流を低減する効果を奏する。
【００５１】
なお、上述の説明においては、複数の入出力端子を全てＤＵＴボード上において短絡する場合について説明したが、複数ある入力端子を複数のグループに分け、各グループを第１、第２のサブグループに分ける構成としてもよい。
各グループの入出力端子はＤＵＴボード上において短絡される。また、第１のサブグループに接続されるインバータ回路に入力される信号と、第２のサブグループに接続されるインバータ回路に入力される信号は、テスト回路により、排他的な論理レベルの信号とされる。
例えば、入出力端子が３２端子ある場合に、これを４端子ずつ８グループに分ける。そして、各グループ内において４端子をＤＵＴボード上において短絡させ、各端子に接続されたインバータ回路計４台のうち例えば１台に入力される信号と残りの３台に入力される信号をテスト回路により排他的な論理レベルの信号とし、８グループのテストを同時に行うことも可能である。
【符号の説明】
【００５２】
１００…半導体記憶装置、２Ａ，２Ｂ，２Ｃ，２Ｄ…入出力パッド、３Ａ，３Ｂ，３Ｃ，３Ｄ…インバータ回路、４Ａ，４Ｂ，４Ｃ，４Ｄ…出力バッファ制御回路、５Ａ，５Ｂ…入力バッファ、６…クロック入力パッド、７…制御回路、８…アドレス入力パッド、９…アドレスバッファ、１２…ＷＥＢ入力パッド、１３…ライトバッファ、
ＲＥＮ,ＲＥＮＴ…リードイネーブル信号、ＷＥＮ…ライトイネーブル信号、ＴＥＳＴ…テスト信号、
ＤＩＯ０，ＤＩＯ１，ＤＩＯ２，ＤＩＯ３…入出力線
ＯＵＴ０Ｕ，ＯＵＴ０Ｄ，ＯＵＴ１Ｕ，ＯＵＴ１Ｄ，ＯＵＴ２Ｕ，ＯＵＴ２Ｄ，ＯＵＴ３Ｕ，ＯＵＴ３Ｄ，ＯＵＴ０ＮＵ，ＯＵＴ０ＮＤ，ＯＵＴ１ＮＵ，ＯＵＴ１ＮＤ…出力線、
ＯＵＴ１Ｐ…セレクタ出力信号、
ＲＷＢＵＳ０，ＲＷＢＵＳ１，ＲＷＢＵＳ２，ＲＷＢＵＳ３…データバス
１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ…メモリブロック、１０１…メモリセルアレイ、１０２…Ｘデコーダ、１０３…メモリセル、１０４…センスアンプ、１０５…Ｙデコーダ、１０６…Ｙスイッチ、１０７…サブアンプ、１０８…メインアンプ、
２００…ＤＵＴボード、２０１…信号ピン、３００…メモリテスタ、３０１…ドライバ、３０２…コンパレータ、
ＷＬ…ワード線、ＢＬＴ，ＢＬＢ…ビット線、ＬＩＯＴ，ＬＩＯＢ…ローカルＩＯ線、ＭＩＯ…メインＩＯ線、ＹＳＷ…Ｙスイッチ信号線、
２１，２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ…インバータ回路、
２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ…ＮＡＮＤ回路、
２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ…ＮＯＲ回路、
２２，２８…セレクタ回路、
２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ…Ｐチャネル型ＭＯＳトランジスタ、
２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ…Ｎチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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