(57)【要約】【課題】高速にプリチャージでき、安定してセンス動作できる半導体集積回路を提供する。【解決手段】半導体集積回路は、読み出し対象としてのメモリセルに接続される入力線と、参照セルに接続されるリファレンス線と、前記入力線及び前記リファレンス線をプリチャージする第１プリチャージ回路と、を備える、電流差センス型のセンスアンプと、前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを行う、第２プリチャージ回路と、前記第２プリチャージ回路による、前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを、互いに独立して行い、且つ前記第１プリチャージ回路によるプリチャージより先に開始するように、前記第２プリチャージ回路を制御する、制御回路と、を備える。【選択図】図４
2010182346.tif 000002
【特許請求の範囲】
【請求項１】
読み出し対象としてのメモリセルに接続される入力線と、参照セルに接続されるリファレンス線と、前記入力線及び前記リファレンス線をプリチャージする第１プリチャージ回路と、を備える、電流差センス型のセンスアンプと、
前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを行う、第２プリチャージ回路と、
前記第２プリチャージ回路による、前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを、互いに独立して行い、且つ前記第１プリチャージ回路によるプリチャージより先に開始するように、前記第２プリチャージ回路を制御する、制御回路と、
を備えることを特徴とする、半導体集積回路。
【請求項２】
前記制御回路は、
前記センスアンプを制御する制御信号に基づいて生成されるプリチャージ制御信号によって、前記第２プリチャージ回路を制御する、
ものとして構成されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、
読み出し時において、前記入力線と前記リファレンス線のうちの、電位が所定値より高いものへのプリチャージの開始を所定時間遅らせ、プリチャージ時間を短くする、
ものとして構成されていることを特徴とする、請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記読み出し時は、割り込み読み出し時であることを特徴とする、請求項３に記載の半導体集積回路。
【請求項５】
前記第２プリチャージ回路は、
電源と前記入力線との間に一端及び他端が接続され、前記制御回路により制御端子が制御される、第１のＰＭＯＳトランジスタと、
前記電源と前記リファレンス線との間に一端及び他端が接続され、前記制御回路により制御端子が制御される、第２のＰＭＯＳトランジスタと、
を備えることを特徴とする、請求項１から請求項４の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体メモリの低電圧化と高速化が進んでいる。これに伴い、半導体メモリからの信号の読み出しに用いられるセンスアンプとプリチャージ回路にも、低電圧での高速動作が求められている。
【０００３】
低電圧で動作する電流差センス型のセンスアンプとして、差動増幅器とその差動増幅器用の電流源とを備える回路が用いられる。センスアンプの入力線はメモリセルのビット線に接続され、センスアンプのリファレンス線は参照セルのリファレンスビット線に接続される。このセンスアンプは、上記電流源によって入力線とリファレンス線をプリチャージした後に、差動増幅器によってメモリセルと参照セルの電流差をセンスするものである。
【０００４】
このセンスアンプは、差動増幅器に流れる電流が多すぎるとセンス動作が不安定になる。そこで、センス動作の安定性を確保するため、上記電流源としてのＭＯＳトランジスタのチャネル長Ｌを長く設定して、電流駆動能力を制限する必要がある。しかしながら、このＭＯＳトランジスタはプリチャージにも用いられるため、流せる電流が少ないとプリチャージ時間が長くなってしまうという問題がある。
【０００５】
なお、センスアンプは、例えば、特許文献１に記載される回路が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３５１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高速にプリチャージでき、安定してセンス動作できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、読み出し対象としてのメモリセルに接続される入力線と、参照セルに接続されるリファレンス線と、前記入力線及び前記リファレンス線をプリチャージする第１プリチャージ回路と、を備える、電流差センス型のセンスアンプと、前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを行う、第２プリチャージ回路と、前記第２プリチャージ回路による、前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを、互いに独立して行い、且つ前記第１プリチャージ回路によるプリチャージより先に開始するように、前記第２プリチャージ回路を制御する、制御回路と、を備えることを特徴とする、半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、高速にプリチャージでき、安定してセンス動作できる半導体集積回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】低電圧に対応する、比較例のセンスアンプの回路図である。
【図２】図１のセンスアンプのプリチャージ動作を表すタイミング図である。
【図３】本発明の第１の実施形態に係る半導体集積回路の全体構成を表すブロック図である。
【図４】本発明の第１の実施形態に係るセンスアンプとプリチャージ回路の回路図である。
【図５】本発明の第１の実施形態に係るＧＬＤＲＳＴＬＡＴ信号生成回路の回路図である。
【図６】本発明の第１の実施形態に係るＰＲＣＨＢ信号生成回路の回路図である。
【図７】本発明の第１の実施形態に係るＰＲＣＨＲＥＦＢ信号生成回路の回路図である。
【図８】本発明の第１の実施形態に係る、割り込みなし読み出し時における図４の回路のプリチャージ動作とセンス動作のタイミング図である。
【図９】本発明の第１の実施形態に係る、割り込みなし読み出し時における制御信号のタイミング図である。
【図１０】本発明の第１の実施形態に係る、割り込みなし読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号のタイミング図である。
【図１１】本発明の第１の実施形態に係る、割り込み読み出し時における図４の回路のプリチャージ動作とセンス動作のタイミング図である。
【図１２】本発明の第１の実施形態に係る、割り込み読み出し時における制御信号のタイミング図である。
【図１３】本発明の第１の実施形態に係る、割り込み読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号のタイミング図である。
【図１４】本発明の第２の実施形態に係る、割り込み読み出し時におけるプリチャージ動作のタイミング図である。
【図１５】本発明の第２の実施形態に係るＰＲＣＨＢ信号生成回路の回路図である。
【図１６】本発明の第２の実施形態に係る、割り込み読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号のタイミング図である。
【発明を実施するための形態】
【００１１】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１２】
本発明の実施形態についての説明に先立ち、発明者が知得する比較例の電流差センス型のセンスアンプ（以下、センスアンプと称す）について説明する。
【００１３】
図１は、低電圧に対応する、比較例のセンスアンプの回路図である。図１のセンスアンプは、電流源を構成するＰＭＯＳトランジスタＱ１（第１プリチャージ回路）と、このトランジスタＱ１のドレインと接地端子の間に縦続接続されるＰＭＯＳトランジスタＱ２，Ｑ３およびＮＭＯＳトランジスタＱ４と、同じくトランジスタＱ１のドレインと接地端子の間に縦続接続されるＰＭＯＳトランジスタＱ５，Ｑ６およびＮＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ４のゲートと接地端子の間に接続されるＮＭＯＳトランジスタＱ８と、ＮＭＯＳトランジスタＱ７のゲートと接地端子の間に接続されるＮＭＯＳトランジスタＱ９と、トランジスタＱ８，Ｑ９の各ドレイン間に接続されるＮＭＯＳトランジスタＱ１０と、トランジスタＱ２のドレインと入力線ＩＮの間に接続されるＮＭＯＳトランジスタＱ１１と、トランジスタＱ５のドレインと入力線ＲＥＦの間に接続されるＮＭＯＳトランジスタＱ１２とを備えている。トランジスタＱ２〜Ｑ７は差動増幅器を構成する。
【００１４】
トランジスタＱ６のドレインとトランジスタＱ７のドレインとの接続ノードから出力信号ＯＵＴが出力され、トランジスタＱ３のドレインとトランジスタＱ４のドレインとの接続ノードから出力信号ＯＵＴＢが出力される。出力信号ＯＵＴはトランジスタＱ２，Ｑ４の各ゲートとトランジスタＱ８のドレインに供給される。出力信号ＯＵＴＢはトランジスタＱ５，Ｑ７の各ゲートとトランジスタＱ９のドレインに供給される。
【００１５】
トランジスタＱ３，Ｑ６のゲートは接地端子に接続される。トランジスタＱ１１，Ｑ１２のゲートにはＡＣＣＴ信号が供給される。
【００１６】
入力線ＩＮはメモリセルのビット線（図示せず）に接続される。リファレンス線ＲＥＦは参照セルのリファレンスビット線（図示せず）に接続される。
【００１７】
トランジスタＱ８，Ｑ９の各ゲートには、ＳＥＢ信号が供給される。トランジスタＱ１０のゲートには、ＳＥＢＥＱ信号（イコライズ信号）が供給される。
【００１８】
図２は、図１のセンスアンプのプリチャージ動作を表すタイミング図である。まず、ＳＥＢＥＱ信号とＳＥＢ信号がハイレベルになる。続いてＡＣＣＴ信号がハイレベルになり、トランジスタＱ１１，Ｑ１２がオンする。これにより、センスアンプの差動増幅器の各々の入力端は入力線ＩＮとリファレンス線ＲＥＦに電気的に接続される。次にＡＣＣ信号がローレベルになる。これにより、電源ＶＤＤからトランジスタＱ１を経由して、入力線ＩＮとリファレンス線ＲＥＦ（つまりビット線とリファレンスビット線）がプリチャージされる。このとき、ＳＥＢＥＱ信号がハイレベルであるため、トランジスタＱ１０によって出力信号ＯＵＴ，ＯＵＴＢの電圧レベルは一致する。この動作はイコライズと呼ばれる。
【００１９】
そして、プリチャージ終了後、ＳＥＢＥＱ信号がハイレベルからローレベルに遷移して、続いてＳＥＢ信号がハイレベルからローレベルに遷移すると、図１のセンスアンプはセンス動作を行う。図１のセンスアンプは、ＳＥＢ信号の電圧レベルが高い間に電流センスを行い、ＳＥＢ信号の電圧レベルが低くなると電圧センスを行う。これにより、入力線ＩＮとリファレンス線ＲＥＦとの電流差（つまりメモリセルと参照セルとの電流差）をセンスする。
【００２０】
（第１の実施形態）
図３〜図１３を参照して、第１の実施形態について説明する。本実施形態は、センスアンプ本体からのプリチャージ経路に加えて新たなプリチャージ経路を設けるようにしたことを特徴の１つとする。
【００２１】
図３は、本実施形態に係る半導体集積回路の全体構成を表すブロック図である。同図に示すように、この半導体集積回路はブロック３０−１，３０−２を備える。この半導体集積回路は複数のブロックを備えるが、ここでは一例として２つのみを示している。各々のブロック３０−１，３０−２は、メモリセルアレイ３１と、メモリセルアレイ３１内のメモリセルのビット線に入力線が接続され、参照セルのリファレンスビット線にリファレンス線が接続されるセンスアンプ３２と、入力線とリファレンス線をプリチャージするプリチャージ回路３３（第２プリチャージ回路）とを備える。センスアンプ３２は、例えば図１の回路である。プリチャージ制御回路３４（制御回路）は、プリチャージ回路３３による、入力線へのプリチャージとリファレンス線へのプリチャージとを、互いに独立して行い、且つ図１のトランジスタＱ１によるプリチャージより先に開始するように、プリチャージ回路３３を制御する。ブロック３０−１，３０−２の活性化しているものに対して、プリチャージとセンス動作が行われる。
【００２２】
次に、具体的な回路構成について説明する。
【００２３】
図４は、センスアンプ３２とプリチャージ回路３３の回路図である。同図に示す様に、ＰＭＯＳトランジスタＱ１３（プリチャージ回路３３）は、電源ＶＤＤと入力線ＩＮとの間に一端及び他端が接続されている。ＰＭＯＳトランジスタＱ１４（プリチャージ回路３３）は、電源ＶＤＤとリファレンス線ＲＥＦとの間に一端及び他端が接続されている。トランジスタＱ１３のゲートにはＰＲＣＨＢ信号（プリチャージ制御信号）が供給され、トランジスタＱ１４のゲートにはＰＲＣＨＲＥＦＢ信号（プリチャージ制御信号）が供給される。ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号はトランジスタＱ１３，Ｑ１４の動作タイミングを決める信号である。
【００２４】
センスアンプ３２の回路構成は、図１のセンスアンプと同一であるため、同一の構成要素に同一の符号を付し、説明を省略する。
【００２５】
また、図３のプリチャージ制御回路３４は、以下に説明する図５のＧＬＤＲＳＴＬＡＴ信号生成回路と、図６のＰＲＣＨＢ信号生成回路と、図７のＰＲＣＨＲＥＦＢ信号生成回路とを備える。
【００２６】
図５は、ＧＬＤＲＳＴＬＡＴ信号生成回路の回路図である。同図に示す様に、フリップフロップ５０の入力端子にＡＳＴＢ信号が入力され、クロック入力端子にクロック信号ＣＬＫが入力される。フリップフロップ５０の出力端子からはＩＴＤ信号が出力され、インバータ５１の入力端子と、クロックドインバータ５２の一方の制御端子と、クロックドインバータ５５の他方の制御端子と、ＳＥＢＤ信号生成回路５６とに入力される。インバータ５１の出力端子からはＩＴＤＢ信号が出力され、クロックドインバータ５２の他方の制御端子と、クロックドインバータ５５の一方の制御端子とに入力される。クロックドインバータ５２の出力端子は、インバータ５３の入力端子と、インバータ５４の入力端子と、クロックドインバータ５５の出力端子とに接続される。インバータ５４の出力端子はクロックドインバータ５５の入力端子に接続される。インバータ５３の出力端子からはＧＬＤＲＳＴＬＡＴ信号（プリチャージ制御信号）が出力される。クロックドインバータ５２の出力端子からはＧＬＤＲＳＴＬＡＴＢ信号が出力される。ＳＥＢＤ信号生成回路５６からはＳＥＢＤ信号（センスアンプを制御する制御信号）が出力される。
【００２７】
図６は、ＰＲＣＨＢ信号生成回路の回路図である。同図に示す様に、ディレイ回路６０は直列接続されている所定の段数のインバータを備える。上記ＳＥＢＤ信号が１段目のインバータに供給される。４段目のインバータからＮＡ信号が出力され、６段目のインバータからＮＢ信号が出力され、１１段目のインバータからＮＣ信号が出力される。
【００２８】
ＡＮＤ回路６１には、割り込み読み出し時にハイレベルとなるＧＬＤＲＳＴＬＡＴＢ信号と、信号ＰＲＣＨＢの立ち上りエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）を決めるＮＣ信号とが供給される。
【００２９】
ＡＮＤ回路６２には、ＡＮＤ回路６１の出力信号と、ＰＲＣＨＢ信号の立ち下りエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）を決めるＮＢ信号とが供給される。
【００３０】
ＡＮＤ回路６３には、割り込みなし読み出し時にハイレベルとなるＧＬＤＲＳＴＬＡＴ信号と、ＰＲＣＨＢ信号の立ち上りエッジを決めるＮＣ信号とが供給される。
【００３１】
ＡＮＤ回路６４には、ＡＮＤ回路６３の出力信号と、ＰＲＣＨＢ信号の立ち下りエッジを決めるＮＡ信号とが供給される。
【００３２】
ＡＮＤ回路６２の出力信号とＡＮＤ回路６４の出力信号は、ＯＲ回路６５に供給される。ＯＲ回路６５の出力信号はインバータ６６に供給され、インバータ６６からＰＲＣＨＢ信号が出力される。
【００３３】
なお、ここではＰＲＣＨＢ信号の立ち上りエッジを決める信号として共通のＮＣ信号を用いる一例を示した。しかし、立ち上りエッジと立ち下りエッジを決める４つの信号は、それぞれ異なるタイミングの信号を用いても良い。
【００３４】
図７は、ＰＲＣＨＲＥＦＢ信号生成回路の回路図である。この回路は図６と同様の構成を有するため、対応する構成要素に対応する符号を付し、説明を省略する。
【００３５】
なお、図６，７においては、ＮＡ信号等のタイミング設定を自由に行えるようにするため、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号の生成に別々のディレイ回路６０，７０を用いる一例を示したが、共通のディレイ回路を用いても良い。
【００３６】
また、図３のセンスアンプ３２とプリチャージ回路３３とプリチャージ制御回路３４は、以上の図４〜図７の回路の組を複数組備える。
【００３７】
次に、図４から図７の回路の動作を、割り込みなし読み出しと割り込み読み出しについて説明する。割り込みなし読み出しとは、通常の読み出し動作を表す。割り込み読み出しとは、読み出し動作が終了する前にその読み出し動作を中止し、次の読み出しを開始する動作を表す。
【００３８】
［割り込みなし読み出し］
図８は、割り込みなし読み出しにおける、図４の回路のプリチャージ動作とセンス動作のタイミング図である。このプリチャージ動作は三段階で行われる。
【００３９】
まず、第一段階として、ＳＥＢＤ信号が立ち上がると（時刻ｔ１）、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号が立ち下がる（時刻ｔ２）。それにより、トランジスタＱ１３が流す電流によって入力線ＩＮは急速にプリチャージされる（第１のプリチャージ）。また、トランジスタＱ１４が流す電流によってリファレンス線ＲＥＦは急速にプリチャージされる（第２のプリチャージ）。この時、ＡＣＣＴ信号はローレベルであるため、トランジスタＱ１１，Ｑ１２はオフしている。これらのＳＥＢＤ信号、ＰＲＣＨＢ信号およびＰＲＣＨＲＥＦＢ信号の生成については後述する。
【００４０】
さらに、第二段階として、ＡＣＣＴ信号とＳＥＢＥＱ信号とＳＥＢ信号とが立ち上がり、その後ＡＣＣ信号が立ち下がる（時刻ｔ３）。これにより、トランジスタＱ１が流す電流はトランジスタＱ１１，Ｑ１２を介して入力線ＩＮ側とリファレンス線ＲＥＦ側に流れ、センスアンプ３２の本体側からも入力線ＩＮとリファレンス線ＲＥＦがプリチャージされる（第３のプリチャージ）。これらのＡＣＣＴ信号、ＳＥＢＥＱ信号、ＳＥＢ信号およびＡＣＣ信号は、ＳＥＢＤ信号を遅延して生成される。
【００４１】
次に、第三段階として、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号が立ち上がり、プリチャージの経路はセンスアンプ３２の本体側の電流源（トランジスタＱ１）のみとなる（時刻ｔ４）。
【００４２】
その後、ＳＥＢＥＱ信号が立ち下がり、続いてＳＥＢ信号が立ち下がると（時刻ｔ５）、プリチャージ動作は終了し、センスアンプ３２はセンス動作を行う。
【００４３】
このとき、ＳＥＢ信号の電圧を段階的に下げ、センスアンプ３２が誤動作しない必要十分な電流センス期間を確保できるようにしても良い。
【００４４】
センス動作が終わるとＳＥＢ信号が立ち上がる。すると、入力線ＩＮとリファレンス線ＲＥＦは、トランジスタＱ３，Ｑ４の経路とトランジスタＱ６，Ｑ７の経路とを介してディスチャージされて初期状態の電位に戻る（図示なし）。
【００４５】
上述の様に、この回路を用いることで、第一段階の急速なプリチャージによってプリチャージ時間を短縮することができる。
【００４６】
次に、図９，１０を参照して、上述の各制御信号（ＳＥＢＤ信号、ＰＲＣＨＢ信号およびＰＲＣＨＲＥＦＢ信号）の生成について説明する。
【００４７】
図９は、割り込みなし読み出し時における制御信号のタイミング図である。同図は、図５の回路における２回分の読み出し動作を表している。
【００４８】
クロック信号ＣＬＫが２回立ち上がる毎にＡＳＴＢ信号と読み出し用のアドレス（図示なし）が供給され、読み出し動作が行われる。以下、時刻ｔ０以降の１回分の読み出し動作について説明する。
【００４９】
まず、時刻ｔ０においてＡＳＴＢ信号が立ち上がる。すると、次のクロック信号ＣＬＫの立ち上がりにおいてフリップフロップ５０によりＡＳＴＢ信号が取り込まれ、ＩＴＤ信号が立ち上がる。このとき、クロックドインバータ５２，５４とインバータ５３により、ハイレベルであるＧＬＤＲＳＴ信号をＩＴＤ信号の立ち上りにおいてラッチすることで、ＧＬＤＲＳＴＬＡＴ信号が立ち上がる。なお、ＧＬＤＲＳＴ信号は、センスアンプ３２からのデータ出力後にその出力線等をリセットするタイミングを規定する信号であり、割り込みの有無によらず遷移タイミングが一定の信号である。
【００５０】
この動作と並行して、ワード線信号生成回路（図示なし）において、クロック信号ＣＬＫによりアドレス（図示なし）が取り込まれ、デコードされ、そのアドレスに対応するワード線信号ＷＬ＿Ａが立ち上がる。このワード線信号ＷＬ＿Ａはメモリセルに供給される。
【００５１】
また、ＳＥＢＤ信号生成回路５６により、ＩＴＤ信号を遅延して、図８を参照して前述した時刻ｔ１において立ち上がるＳＥＢＤ信号が生成される。このＳＥＢＤ信号は図６，７の回路に供給され、前述のＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号が生成される。
【００５２】
図１０は、割り込みなし読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号のタイミング図である。同図は、図９における時刻ｔ０以降の１回分の読み出しに対応する。
【００５３】
図６，７の回路により、上記ＳＥＢＤ信号を遅延したＮＡ信号、ＮＢ信号、ＮＣ信号、ＮＲＡ信号、ＮＲＢ信号およびＮＲＣ信号が生成される。
【００５４】
前述したように、割り込みなし読み出し時においては、ＧＬＤＲＳＴＬＡＴ信号はハイレベルであり、ＧＬＤＲＳＴＬＡＴＢ信号はローレベルである。そのため、図６，７の回路においては、ＡＮＤ回路６３，６４とＡＮＤ回路７３，７４とに供給される信号によってＰＲＣＨＢ信号やＰＲＣＨＲＥＦＢ信号が決定される。つまり、ＰＲＣＨＢ信号は、ＮＡ信号の立ち上りにより立ち下り、ＮＣ信号の立ち下りにより立ち上がる。ＰＲＣＨＲＥＦＢ信号は、ＮＲＡ信号の立ち上りにより立ち下り、ＮＲＣ信号の立ち下りにより立ち上がる。ここでは、ＮＡ信号とＮＲＡ信号は遷移タイミングが等しく、ＮＣ信号とＮＲＣ信号は遷移タイミングが等しい。よって、ＳＥＢＤ信号に基づいて、時刻ｔ２において立ち下がり、時刻ｔ４において立ち上がる、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号が生成される。このように、ＳＥＢＤ信号とＧＬＤＲＳＴＬＡＴＢ信号に基づいてＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号が生成される。
【００５５】
［割り込み読み出し］
割り込み読み出しは、割り込み前の読み出し動作の一連の処理が終了する前に開始される。そのため、割り込み前の読み出し動作において所定のビット線とリファレンスビット線が一旦プリチャージされた後、それらはディスチャージされずに電位が高い状態で割り込み読み出しが開始される。
【００５６】
ここで、メモリセルアレイ内の同じブロックを読み出しする場合、センスアンプ３２のリファレンス線ＲＥＦは常に同じリファレンスビット線に接続されている。一方、センスアンプ３２の入力線ＩＮは、カラムセレクタを介して、指定されたアドレスに応じて接続されるビット線が決まる。つまり、入力線ＩＮは割り込み前の読み出し時に接続されていたビット線に接続される場合もあり、それとは異なるビット線に接続される場合もある。同じビット線に接続される場合には、入力線ＩＮは電位が高い状態になる。異なるビット線に接続される場合には、入力線ＩＮは電位が低い状態になる。ここでは、入力線ＩＮとリファレンス線ＲＥＦの電位が高い場合について説明する。
【００５７】
入力線ＩＮとリファレンス線ＲＥＦの電位が予め高い状態でトランジスタＱ１３，Ｑ１４によって前述の割り込みなし読み出し時と同様な期間プリチャージすると、入力線ＩＮとリファレンス線ＲＥＦは過充電されて電位が上昇し過ぎる。すると、センスアンプ３２の動作点が変動して、安定してセンス動作できなくなる。そこで、以下に説明する様に、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号の立ち下りを割り込みなし時よりも遅くして、入力線ＩＮとリファレンス線ＲＥＦのプリチャージ時間を短くする。
【００５８】
図１１は、割り込み読み出し時における、図４の回路のプリチャージ動作とセンス動作のタイミング図である。ここでは、割り込みなし読み出し時と異なる動作について説明する。
【００５９】
ＳＥＢＤ信号が立ち上がる時刻ｔ１ｉにおいて、上述の様に入力線ＩＮとリファレンス線ＲＥＦの電位は割り込みなし読み出し時よりも高くなっている。次に、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号は、割り込みなし読み出し時のタイミング（時刻ｔ２ｉ）よりも遅いタイミングである時刻ｔ２ｉ’において立ち下がる。そして、割り込みなし読み出し時と同じタイミングである時刻ｔ４ｉにおいて立ち上がる。これにより、トランジスタＱ１３，Ｑ１４がオンして急速にプリチャージする時間は割り込みなし読み出し時よりも短くなる。従って、入力線ＩＮとリファレンス線ＲＥＦは、過充電されずに、割り込みなし読み出し時とほぼ同じ電位に急速に充電される。その後は図８と同様に動作する。
【００６０】
次に、図１２，１３を参照して、上述の各制御信号（ＳＥＢＤ信号、ＰＲＣＨＢ信号およびＰＲＣＨＲＥＦＢ信号）の生成について説明する。
【００６１】
図１２は、割り込み読み出し時における制御信号のタイミング図である。同図に示す様に、時刻ｔ０においてＡＳＴＢ信号が立ち上がり、続いてクロック信号ＣＬＫが立ち上がり、通常の読み出しを開始した後、次にクロック信号ＣＬＫが立ち上がる前に、時刻ｔ０ｉにおいて再度ＡＳＴＢ信号が立ち上がり、割り込み読み出しを開始する。これにより、前述の様にＩＴＤ信号が立ち上がる。このとき、クロックドインバータ５２，５４とインバータ５３により、ローレベルであるＧＬＤＲＳＴ信号をＩＴＤ信号の立ち上りにおいてラッチすることで、ＧＬＤＲＳＴＬＡＴ信号はローレベルを保持する。つまり、通常の割り込みなし読み出し時よりも１クロック早くＡＳＴＢ信号が立ち上がる事により、ＧＬＤＲＳＴＬＡＴ信号はローレベルとなる。また、ワード線信号ＷＬ＿Ａが立ち下った後に、割り込み読み出し用の新たなワード線信号ＷＬ＿Ｂが立ち上がる。また、時刻ｔ１ｉにおいて、前述の様にＳＥＢＤ信号が立ち上がる。
【００６２】
図１３は、割り込み読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号のタイミング図である。同図は、図１２における時刻ｔ０ｉ以降の割り込み読み出しに対応する。
【００６３】
前述のように、割り込み読み出し時においては、ＧＬＤＲＳＴＬＡＴＢ信号がハイレベルであり、ＧＬＤＲＳＴＬＡＴ信号がローレベルである。そのため、図６，７の回路において、ＡＮＤ回路６１，６２とＡＮＤ回路７１，７２とに供給される信号によってＰＲＣＨＢ信号やＰＲＣＨＲＥＦＢ信号が決定される。つまり、ＰＲＣＨＢ信号は、ＮＢ信号の立ち上りにより立ち下り、ＮＣ信号の立ち下りにより立ち上がる。ＰＲＣＨＲＥＦＢ信号は、ＮＲＢ信号の立ち上りにより立ち下り、ＮＲＣ信号の立ち下りにより立ち上がる。よって、ＳＥＢＤ信号に基づいて、時刻ｔ２ｉ’において立ち下がり、時刻ｔ４ｉにおいて立ち上がる、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号が生成される。
【００６４】
このように、プリチャージ制御回路３４は、割り込み読み出し時において、入力線とリファレンス線のうちの、電位が所定値よりも高いものへのプリチャージの開始を所定時間遅らせ、プリチャージ時間を短くする、ものとして構成されている。
【００６５】
なお、図１３に示す様に、割り込み読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号は同じタイミングでハイレベルに戻ることが好ましい。この場合、立ち上りエッジを決めるＮＣ信号とＮＲＣ信号として同一の信号を用いても良い。
【００６６】
以上で説明した様に、本実施形態によれば、プリチャージのみに用いられるトランジスタＱ１３，Ｑ１４を入力線ＩＮとリファレンス線ＲＥＦとに各々設けるようにしたので、トランジスタＱ１の電流駆動能力を変えずにトランジスタＱ１３，Ｑ１４の電流駆動能力を高めることができる。よって、高速にプリチャージでき、センスアンプ３２は安定してセンス動作できる。また、プリチャージのタイミング設定が容易に行えるので、割り込み読み出し時において、入力線ＩＮとリファレンス線ＲＥＦの電位が高い時、プリチャージの開始を遅らせ、プリチャージ時間を短くして過充電されないようにできる。よって、センスアンプ３２の動作点が大きく変化しないので、センスアンプ３２は安定してセンス動作できる。
【００６７】
（第２の実施形態）
次に、図１４〜図１６を参照して、第２の実施形態について説明する。本実施形態では、割り込み読み出し時において、トランジスタＱ１４によるプリチャージの開始を遅らせ、そのプリチャージ時間を短くする点が、第１の実施形態と異なる。
【００６８】
ここでは、割り込み読み出し時において、入力線ＩＮは前アクセス時に接続されていたビット線とは異なるビット線に接続されなければならない制限がある場合について説明する。この場合、入力線ＩＮは割り込み前の読み出し時に接続されていたビット線とは異なるビット線に接続されるので電位が低くなる。一方、リファレンス線ＲＥＦは常に同じリファレンスビット線に接続されているので電位が高くなる。
【００６９】
図１４は、割り込み読み出し時におけるプリチャージ動作のタイミング図である。第１の実施形態と異なる動作について説明する。同図に示す様に、ＰＲＣＨＲＥＦＢ信号がローレベルに遷移してリファレンス線ＲＥＦのプリチャージを開始するタイミング（時刻ｔ２ｉ’）を、入力線ＩＮのプリチャージを開始するタイミング（時刻ｔ２ｉ）よりも遅く設定している。入力線ＩＮのプリチャージを開始するタイミングは割り込みの有無によらずに一定のタイミングである。これにより、電位が低い入力線ＩＮを急速にプリチャージできると共に、電位が高いリファレンス線ＲＥＦを過充電することなく急速にプリチャージできる。
【００７０】
図１５は、ＰＲＣＨＢ信号生成回路の回路図である。この回路は、ＡＮＤ回路６２にＮＡ信号が供給される点が、第１の実施形態の図６の回路と異なる。
【００７１】
ＰＲＣＨＲＥＦＢ信号は、第１の実施形態と同じ図７の回路で生成される。
【００７２】
図１６は、割り込み読み出し時におけるＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号のタイミング図である。図１５，１６から分かる様に、ＰＲＣＨＢ信号はＧＬＤＲＳＴＬＡＴ信号の論理によらず同じタイミングで遷移する。
【００７３】
つまり、プリチャージ制御回路３４は、割り込み読み出し時において、入力線とリファレンス線のうちの、電位が所定値より高いものへのプリチャージの開始を所定時間遅らせ、プリチャージ時間を短くする、ものとして構成されている。
【００７４】
以上で説明した様に、本実施形態によれば、割り込み読み出し時において、リファレンス線ＲＥＦのみの電位が高い時、トランジスタＱ１４によるプリチャージの開始を遅らせ、そのプリチャージ時間を短くするようにしたので、リファレンス線ＲＥＦは過充電されない。よって、センスアンプ３２は安定してセンス動作できる。
【００７５】
また、ディレイ回路６０，７０における遅延時間の設定により、ＰＲＣＨＢ信号とＰＲＣＨＲＥＦＢ信号の各々の立ち上りと立ち下りのタイミングは任意に設定できる。これにより、入力線ＩＮとリファレンス線ＲＥＦについてのプリチャージの開始タイミングや終了タイミングの設定を任意に行うことができるので、読み出し動作に応じた最適なプリチャージ時間の設定を行える。
【００７６】
なお、以上の実施形態では、割り込み読み出し時における入力線ＩＮ又はリファレンス線ＲＥＦの過充電を防止する場合に本発明を適用する一例について説明したが、以下に説明する様にワード線の電位の切り替わりを待つ場合にも本発明を適用できる。
【００７７】
ここでは、プリチャージが十分に高速ではなく、過充電の問題における重要度がワード線の電位の切り替わり時間の問題における重要度よりも低い一例について説明する。
【００７８】
ワード線の容量が大きいためにワード線の電位の立ち下がりに長い時間を要する場合、割り込み読み出し時における入力線ＩＮのプリチャージは、ワード線の電位の切り替わりを待ってから行う必要がある。その理由は、割り込み読み出し前に選択されていたワード線の電位が十分に立ち下がっていない期間に次のプリチャージを開始すると、正常にプリチャージが行われない可能性があるためである。そこで、ＰＲＣＨＢ信号の遷移タイミングを割り込みなし読み出し時よりも遅らせて、プリチャージの開始を遅らせる。
【００７９】
一方、全て非選択（ワード線が全てローレベル）となっている参照セルがリファレンス線ＲＥＦに接続されている場合、プリチャージはワード線の切り替わりタイミングに無関係に行える。そこで、ＰＲＣＨＲＥＦＢ信号の遷移タイミングは割り込みなし読み出し時と同様に設定する。
【００８０】
また、割り込み読み出し時のみに限られず、通常の読み出し時に入力線ＩＮ又はリファレンス線ＲＥＦの電位が高くなっていてプリチャージの際に過充電される可能性がある場合にも本発明を適用できる。そのような場合として、例えば、読み出し動作中にサイクルタイムが短くなった場合や、電源電圧が変動した場合などが考えられる。この場合、入力線ＩＮとリファレンス線ＲＥＦのうちの、電位が所定値より高いものへのプリチャージの開始を所定時間遅らせ、プリチャージ時間を短くして、過充電を防ぐことができる。
【００８１】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【００８２】
例えば、ＰＭＯＳトランジスタＱ１３，Ｑ１４はＮＭＯＳトランジスタでも良い。
【符号の説明】
【００８３】
３１  メモリセルアレイ
３２  センスアンプ
３３  プリチャージ回路（第２プリチャージ回路）
３４  プリチャージ制御回路（制御回路）
Ｑ１  ＰＭＯＳトランジスタ（第１プリチャージ回路）
Ｑ１３  ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
Ｑ１４  ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
ＩＮ  入力線
ＲＥＦ  リファレンス線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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