(57)【要約】【課題】本発明は、裏面照射型のＣＭＯＳイメージセンサにおいて、アライメントマークを微細に形成できるようにする。【解決手段】たとえば、単位セルが形成されるＳｉエピタキシャル層１０に、そのＳｉエピタキシャル層１０を貫通するコンタクト孔２１ｂを形成する。そして、その内壁を酸化させて、膜厚がほぼ均一で薄い絶縁膜２１ｃを形成する。この絶縁膜２１ｃを介して、コンタクト孔２１ｂ内に低抵抗ポリシリコンを埋め込んでコンタクト層２１ａを形成することにより、アライメントマークを兼用する裏面取り出し電極２１を形成する構成となっている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を貫通するコンタクト孔内に、均一な膜厚を有して形成された絶縁膜を介して導電材料が埋め込まれてなり、位置合わせ用マークとしても用いられる、電極を前記半導体基板の裏面側に取り出すための裏面取り出し電極と、
前記半導体基板の裏面に設けられ、前記裏面取り出し電極に接続されたパッドと
を具備したことを特徴とする半導体装置。
【請求項２】
前記半導体基板には、その表面側にセンサ部が設けられ、前記表面側に対向する前記半導体基板の前記裏面側に、前記裏面取り出し電極を前記位置合わせ用マークとして用いて形成されるレンズが設けられてなる、裏面照射型のＣｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）イメージセンサが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
位置合わせ用マークとしても用いられる、電極を半導体基板の裏面側に取り出すための裏面取り出し電極を形成するための方法であって、
前記半導体基板に貫通孔を形成する工程と、
前記貫通孔の内壁に均一な膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜を介して、前記貫通孔内に第１の導電材料を埋め込んでコンタクト層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記コンタクト層を形成する工程は、前記貫通孔内に埋め込まれた前記第１の導電材料を、前記第１の導電材料よりも低抵抗な第２の導電材料により置換する工程を含む、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コンタクト層を形成する工程は、前記貫通孔内に埋め込まれた前記第１の導電材料を、前記第１の導電材料よりも低抵抗な第２の導電材料により置換する工程と、前記半導体基板の裏面に、前記第２の導電材料によって前記コンタクト層につながるパッドを形成する工程と、を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、特に、裏面照射型のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに関する。
【背景技術】
【０００２】
従来、携帯用カメラモジュールまたはビデオカメラ、デジタルスチルカメラ、監視用カメラなどに利用される固体撮像素子として、ＣＭＯＳイメージセンサが知られている。このＣＭＯＳイメージセンサにおいては、感度などの画素性能の向上のため、裏面照射型構造が提案されている（たとえば、特許文献１参照）。つまり、この裏面照射型構造は、電極層および配線層などが配置されていない基板の裏面側より光を入射させることによって、集光特性の向上を図るようにしたものである。
【０００３】
しかしながら、文献１に記載の裏面照射型固体撮像素子の場合、基板の裏面側へ電極を取り出す必要があるが、その電極を取り出すための工程が、受光センサ部のフォトダイオードとオンチップレンズとの位置合わせ用のアライメントマークの形成と別の工程となっているため、工程数が増えるという問題があった。すなわち、この裏面照射型固体撮像素子の場合、まず、基板の表面側に受光センサ部および電極層などを形成する際に、コンタクト孔内に絶縁層を埋め込んでアライメントマークを形成する。その後、基板の裏面側にオンチップレンズを形成する際に、アライメントマークの絶縁層をくりぬき、基板の裏面側へ電極を取り出すためのコンタクト層を形成する。このように、上記した裏面照射型固体撮像素子は、位置合わせ用マークとして形成したアライメントマークを、電極層および配線層につながる裏面取り出し電極として形成し直す必要があり、その分、表面照射型構造に比べて工程数が増えていた。したがって、工程数を削減できるプロセスが強く望まれていた。
【０００４】
また、アライメントマークを裏面取り出し電極として形成し直す文献１の構造は、微細化に不向きであり、装置の小型化に適さないという問題もあった。なぜなら、アライメントマークとなる絶縁層の外側部分だけが残るように内側部分をくりぬき、その内側部分に導電材料を埋め込んでコンタクト層を形成し、これを裏面取り出し電極とするため、位置合わせ精度などを考慮すると、絶縁層の膜厚を均一に形成するのが困難であり、微細化には限界がある。
【０００５】
上記したように、従来の裏面照射型固体撮像素子においては、工程数が多く、また、小型化に不向きであるなどの問題があった。
【特許文献１】特開２００７−３２４６２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、小型化できるとともに、工程数を削減することが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体基板と、前記半導体基板を貫通するコンタクト孔内に、均一な膜厚を有して形成された絶縁膜を介して導電材料が埋め込まれてなり、位置合わせ用マークとしても用いられる、電極を前記半導体基板の裏面側に取り出すための裏面取り出し電極と、前記半導体基板の裏面に設けられ、前記裏面取り出し電極に接続されたパッドとを具備したことを特徴とする半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、位置合わせ用マークとしても用いられる、電極を半導体基板の裏面側に取り出すための裏面取り出し電極を形成するための方法であって、前記半導体基板に貫通孔を形成する工程と、前記貫通孔の内壁に均一な膜厚を有する絶縁膜を形成する工程と、前記絶縁膜を介して、前記貫通孔内に第１の導電材料を埋め込んでコンタクト層を形成する工程とを備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
上記の構成により、小型化できるとともに、工程数を削減することが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体装置の構成例を示すものである。ここでは、半導体装置として、裏面照射型のＣＭＯＳイメージセンサを例に説明する。なお、図１は、単位セルを１画素１セル構造の３Ｔｒ（トランジスタ）型とした場合の例である。
【００１２】
図１に示すように、この裏面照射型のＣＭＯＳイメージセンサの場合、フォトダイオード部ＰＤ、転送（読み出し）用ＭＯＳトランジスタＴＧ、および、図示していないリセット用ＭＯＳトランジスタと増幅用ＭＯＳトランジスタとを含んで、１つの単位セルが構成されている。裏面照射型のＣＭＯＳイメージセンサには、このような構成の複数の単位セルがマトリクス状に配置されている。
【００１３】
すなわち、各単位セルにおいて、フォトダイオード部ＰＤは、受光部１１とアキューミュレーション層１２とから構成されている。受光部１１は、入射光を光電変換して得た信号電荷を蓄積するための電荷蓄積領域であって、たとえば、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン（Ｓｉ）エピタキシャル層１０の表面部（センサ画素領域）に形成された、Ｎ導電型（第１導電型）の拡散層からなっている。アキューミュレーション層１２は、暗電流を抑制するためのもので、受光部１１の表面部に対応して設けられた、たとえば、Ｐ導電型（第２導電型）を有する低不純物濃度の拡散層領域（Ｐ−層）である。アキューミュレーション層１２の不純物濃度は、たとえば１×１０16〜１×１０17程度となっている。
【００１４】
転送用ＭＯＳトランジスタＴＧは、フォトダイオード部ＰＤでの信号電荷の蓄積を制御するためのもので、フォトダイオード部ＰＤに隣接して設けられている。すなわち、転送用ＭＯＳトランジスタＴＧの読み出しゲート電極（読み出し電極）Ｇは、絶縁膜１３を介して、Ｓｉエピタキシャル層１０の表面上に形成されている。読み出しゲート電極Ｇの形成には、ポリシリコンなどが用いられる。ドレインはフォトダイオード部ＰＤのアノードとして、ソースはフローティングディフュージョンＦＤとして、それぞれ機能する。フローティングディフュージョンＦＤは、Ｓｉエピタキシャル層１０の表面部に形成された、高不純物濃度の拡散層領域（Ｎ＋層）である。
【００１５】
なお、図中に示す３１は、単位セルを画定するための画素分離領域（Ｐ層）であり、３２は、画素分離用のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。また、便宜上、図示していないが、各単位セルには、Ｓｉエピタキシャル層１０の表面側（他の断面）に、それぞれ、リセット用ＭＯＳトランジスタと増幅用ＭＯＳトランジスタとが設けられている。
【００１６】
裏面照射型のＣＭＯＳイメージセンサの場合、入射光は、Ｓｉエピタキシャル層１０の裏面側より照射され、Ｓｉエピタキシャル層１０を透過して、フォトダイオード部ＰＤによって受光される。その際、入射光は、複数の配線層などによって遮られることなく、Ｓｉエピタキシャル層１０内に入射され、フォトダイオード部ＰＤへと導かれる。そのため、Ｓｉエピタキシャル層１０の裏面側（センサの裏面側）には、パッシベーション酸化膜３３およびパッシベーション窒化膜３４を介して、単位セルごとに、ＲＧＢ（赤、緑、または、青）のカラーフィルタ３５とマイクロレンズ３６とが設けられている。
【００１７】
一方、Ｓｉエピタキシャル層１０の周辺領域には、裏面取り出し電極２１が設けられている。この裏面取り出し電極２１は、たとえば、センサ画素領域のフォトダイオード部ＰＤとマイクロレンズ３６との位置合わせ用のアライメントマークとしても機能する。すなわち、センサの周辺領域には、Ｓｉエピタキシャル層１０を貫通するようにして、アライメントマークとなるコンタクト層２１ａおよび絶縁膜２１ｃが設けられている。コンタクト層２１ａは、Ｓｉエピタキシャル層１０に開孔されたコンタクト孔（Ｄｅｅｐ  Ｔｒｅｎｃｈ）２１ｂ内に、膜厚がほぼ均一とされた薄い絶縁膜２１ｃを介して、たとえば適量の不純物が添加された低抵抗ポリシリコンを埋め込んでなる構成となっている（貫通ヴィア構造）。
【００１８】
コンタクト層２１ａの一端は、Ｓｉエピタキシャル層１０の裏面側（センサの裏面側）に設けられたアルミニウム（Ａｌ）パッド２２に接続されている。このＡｌパッド２２は、裏面絶縁膜２３の裏面コンタクト部２３ａを介して、コンタクト層２１ａの一端と接続されている。このＡｌパッド２２は、パッシベーション絶縁膜２４と上記パッシベーション酸化膜３３および上記パッシベーション窒化膜３４とによってほぼ覆われ、その表面部のみが露出されている。
【００１９】
また、Ｓｉエピタキシャル層１０の表面側において、コンタクト層２１ａの他端は、層間絶縁膜２５に設けられた配線層コンタクト２６に接続されている。この配線層コンタクト２６は、絶縁膜層４１内に設けられた、たとえば、銅（Ｃｕ）からなる第１層配線２７ａ、Ｃｕからなる第１層ヴィア２８ａ、Ｃｕからなる第２層配線２７ｂ、および、Ｃｕからなる第２層ヴィア２８ｂを介して、Ａｌからなる配線層（または、電極層）２９に接続されている。こうして、上記した転送用ＭＯＳトランジスタＴＧなどにつながる配線層または電極層が、裏面取り出し電極２１を介して、センサ（Ｓｉエピタキシャル層１０）の裏面側に取り出される。
【００２０】
そして、配線層２９の上方（センサの表面側）には、絶縁膜層４１を介して、支持基板４２が貼合されている。
【００２１】
本実施形態の構成とした場合、裏面照射型構造とすることによって、ＣＭＯＳイメージセンサの集光特性を向上できるのみでなく、アライメントマークをそのまま裏面取り出し電極２１としても利用できるようになるため、製造工程（プロセス）の簡素化が図れるとともに、アライメントマークをより微細に形成することが可能となる結果、センサの小型化が可能となるものである。
【００２２】
図２は、裏面取り出し電極２１の構成例を示すものである。本実施形態の場合、裏面取り出し電極２１において、ほぼ均一の膜厚を有する、薄い酸化（ＳｉＯ2 ）膜により、絶縁膜２１ｃを形成できるようになる。
【００２３】
すなわち、詳細については後述するが、たとえば、Ｓｉエピタキシャル層１０を酸化させてコンタクト孔２１ｂの内壁にＳｉＯ2 膜からなる絶縁膜２１ｃを形成した後に、低抵抗ポリシリコンを埋め込んでコンタクト層２１ａを形成することによって、アライメントマークを兼ねた裏面取り出し電極２１を形成するようにしている。このため、単に工程数を削減できるだけでなく、ほぼ均一な膜厚を有し、かつ、薄い絶縁膜２１ｃを形成することが可能となる。したがって、先に説明した文献１に記載の裏面照射型固体撮像素子に比べ、より微細なアライメントマークを形成できるようになる。
【００２４】
ここで、たとえばセンサの使用電圧ＶＤＤを３．３Ｖと仮定すると、コンタクト層２１ａとＳｉエピタキシャル層１０との間を絶縁させるための、絶縁膜２１ｃの最小膜厚はほぼ５ｎｍとなる（１アライメントマーク当たりの絶縁膜厚は、加工の前後で約１０ｎｍ）。因みに、文献１に記載の裏面照射型固体撮像素子の場合は、絶縁層をくりぬくための加工精度（たとえば、１５ｎｍ）および位置合わせ精度（たとえば、２５ｎｍ）を考慮すると、同じ条件（使用電圧ＶＤＤ＝３．３Ｖ，最小膜厚＝５ｎｍ）であっても、絶縁層として５０ｎｍ以上の厚さ（加工前、１アライメントマーク当たり）が必要となる。
【００２５】
以下に、上記した構成の裏面照射型のＣＭＯＳイメージセンサを製造する際の方法について説明する。なお、ここでは、ＳＯＩ基板を用い、ポリシリコンからなる裏面取り出し電極を形成する場合を例に示している。
【００２６】
まず、たとえば図３に示すように、ＳＯＩ基板１を用意する。ＳＯＩ基板１は、Ｓｉ基板２、埋め込み酸化膜３、および、Ｓｉエピタキシャル層１０を有している。
【００２７】
次に、たとえば図４に示すように、Ｓｉエピタキシャル層１０の表面上に窒化（ＳｉＮ）のようなストッパー膜４を堆積した後、周辺領域において、Ｓｉエピタキシャル層１０を貫通し、埋め込み酸化膜３にまで到達するコンタクト孔（貫通ヴィアホール）２１ｂを、既知のフォトリソグラフィー工程によって形成する。
【００２８】
次に、たとえば図５に示すように、Ｓｉエピタキシャル層１０を酸化させて、コンタクト孔２１ｂの内壁にＳｉＯ2 膜からなる絶縁膜２１ｃを形成する。この際、絶縁膜２１ｃは、その最小膜厚が所定値（センサの使用電圧ＶＤＤが３．３Ｖの場合、５ｎｍ）となるように制御されて、ほぼ均一な膜厚を有して形成される。そして、その絶縁膜２１ｃを介して、コンタクト孔２１ｂ内に低抵抗ポリシリコンを埋め込んでコンタクト層２１ａを形成する。これにより、アライメントマークを兼用する裏面取り出し電極２１が微細に形成される。
【００２９】
次に、たとえば図６に示すように、ストッパー膜４を剥離した後、酸化工程を行う。
【００３０】
次に、たとえば図７に示すように、通常のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の作成工程を行って、センサ画素領域に対応するＳｉエピタキシャル層１０に、画素分離領域３１、画素分離用のＳＴＩ３２、転送用ＭＯＳトランジスタＴＧの読み出しゲート電極Ｇ、フォトダイオード部ＰＤ（受光部１１とアキューミュレーション層１２）、および、フローティングディフュージョンＦＤなどを、それぞれ形成する。こうして、マトリクス状に配置された複数の単位セルを形成する。
【００３１】
次に、たとえば図８に示すように、Ｓｉエピタキシャル層１０の表面上に層間絶縁膜２５を堆積し、コンタクト層２１ａに達するコンタクトホール２５ａを形成する。
【００３２】
次に、たとえば図９に示すように、コンタクトホール２５ａ内にタングステン（Ｗ）を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を行って、コンタクト層２１ａにつながる配線層コンタクト２６を形成する。
【００３３】
次に、たとえば図１０に示すように、既知の技術を使用して、絶縁膜層４１、および、配線層コンタクト２６につながる、第１層配線２７ａ、第１層ヴィア２８ａ、第２層配線２７ｂ、第２層ヴィア２８ｂ、配線層２９を形成する。
【００３４】
次に、たとえば図１１に示すように、平坦化された絶縁膜層４１の表面上に、既知の工程にしたがって支持基板４２を貼合する。
【００３５】
次に、たとえば図１２に示すように、Ｓｉ基板２をエッチングにより除去する。
【００３６】
次に、たとえば図１３に示すように、埋め込み酸化膜３をエッチングにより除去した後、さらに、コンタクト層２１ａの一部をエッチングにより除去するとともに、コンタクト層２１ａの一端が突出するように、絶縁膜２１ｃの一部をエッチングにより除去する。
【００３７】
次に、たとえば図１４に示すように、Ｓｉエピタキシャル層１０の裏面側に、裏面絶縁膜２３を堆積する。
【００３８】
次に、たとえば図１５に示すように、コンタクト層２１ａが露出するように裏面絶縁膜２３の一部を除去し、裏面コンタクト部２３ａを形成する。
【００３９】
次に、たとえば図１６に示すように、裏面コンタクト部２３ａを介して、コンタクト層２１ａと接続するように、Ｓｉエピタキシャル層１０の裏面にＡｌパッド２２を形成した後、さらに、Ａｌパッド２２上および裏面絶縁膜２３上にパッシベーション絶縁膜２４を堆積する。
【００４０】
次に、たとえば図１７に示すように、センサ画素領域に対応する、パッシベーション絶縁膜２４および裏面絶縁膜２３を除去する。
【００４１】
次に、たとえば図１８に示すように、露出するセンサ画素領域のＳｉエピタキシャル層１０および周辺領域のパッシベーション絶縁膜２４を覆うようにして、パッシベーション酸化膜３３およびパッシベーション窒化膜３４を堆積する。
【００４２】
次に、たとえば図１９に示すように、パッシベーション絶縁膜２４、パッシベーション酸化膜３３およびパッシベーション窒化膜３４の一部を開口し、その開口部よりＡｌパッド２２を露出させる。
【００４３】
最後に、裏面取り出し電極２１をアライメントマークとして利用して、センサ画素領域に対応するＳｉエピタキシャル層１０の裏面上に、単位セルごとに、カラーフィルタ３５とマイクロレンズ３６とを形成することにより、たとえば図１に示した、裏面照射型のＣＭＯＳイメージセンサが完成する。
【００４４】
上記したように、アライメントマークをそのままセンサの裏面側への取り出し電極としても利用できる（もしくは、センサの裏面側への取り出し電極をそのままアライメントマークとしても利用できる）ようにしている。すなわち、アライメントマークを兼ねた裏面取り出し電極を形成するようにしている。これにより、アライメントマークを形成する工程と裏面取り出し電極を形成する工程とを一つに集約できるようになる。したがって、工程数の削減が可能となるものである。
【００４５】
しかも、本実施形態によれば、アライメントマークを微細化（狭い幅で形成）できるようになるため、裏面照射型ＣＭＯＳイメージセンサをより小型に形成することが可能となるものである。
【００４６】
［第２の実施形態］
図２０は、本発明の第２の実施形態にしたがった半導体装置の構成例を示すものである。ここでは、裏面照射型のＣＭＯＳイメージセンサにおいて、さらに、裏面取り出し電極の寄生抵抗を抑制できるようにした場合について説明する。なお、第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００４７】
すなわち、本実施形態の裏面照射型のＣＭＯＳイメージセンサは、アライメントマークを兼用する裏面取り出し電極２１が、タングステンを埋め込んでなるコンタクト層２１ａ’を用いて構成されている。コンタクト層２１ａ’は、たとえば上記コンタクト層２１ａを構成する低抵抗ポリシリコンをタングステンによって置換することにより形成される。
【００４８】
以下に、上記した構成の裏面照射型のＣＭＯＳイメージセンサを製造する際の方法について説明する。なお、Ｓｉ基板２をエッチングにより除去する工程までは第１の実施形態と同様なため、それ以降の工程について説明する。
【００４９】
まず、Ｓｉ基板２をエッチングにより除去する工程まで行った状態（図３〜図１２参照）において、たとえば図２１に示すように、既知のフォトリソグラフィー工程によって、埋め込み酸化膜３にコンタクト層２１ａに対応した貫通ビアホール３ａを形成する。
【００５０】
次に、たとえば図２２に示すように、コンタクト層２１ａの低抵抗ポリシリコンをエッチングにより除去する。
【００５１】
次に、たとえば図２３に示すように、絶縁膜２１ｃを介して、コンタクト孔２１ｂ内にタングステンを埋め込んでコンタクト層２１ａ’を形成する。これにより、タングステンが埋め込まれてなるコンタクト層２１ａ’を有する、アライメントマークを兼用する裏面取り出し電極２１が微細に形成される。この場合、コンタクト層２１ａ’の寄生抵抗は、コンタクト層２１ａよりも小さい。
【００５２】
次に、たとえば図２４に示すように、埋め込み酸化膜３をエッチングにより除去した後、さらに、コンタクト層２１ａ’の一部をエッチングにより除去するとともに、コンタクト層２１ａ’の一端が突出するように、絶縁膜２１ｃの一部をエッチングにより除去する。
【００５３】
次に、たとえば図２５に示すように、Ｓｉエピタキシャル層１０の裏面側に、裏面絶縁膜２３を堆積する。
【００５４】
次に、たとえば図２６に示すように、コンタクト層２１ａ’が露出するように裏面絶縁膜２３の一部を除去し、裏面コンタクト部２３ａを形成する。
【００５５】
次に、たとえば図２７に示すように、裏面コンタクト部２３ａを介して、コンタクト層２１ａと接続するように、Ｓｉエピタキシャル層１０の裏面にＡｌパッド２２を形成した後、さらに、Ａｌパッド２２上および裏面絶縁膜２３上にパッシベーション絶縁膜２４を堆積する。
【００５６】
次に、たとえば図２８に示すように、センサ画素領域に対応する、パッシベーション絶縁膜２４および裏面絶縁膜２３を除去する。
【００５７】
次に、たとえば図２９に示すように、露出するセンサ画素領域のＳｉエピタキシャル層１０および周辺領域のパッシベーション絶縁膜２４を覆うようにして、パッシベーション酸化膜３３およびパッシベーション窒化膜３４を堆積する。
【００５８】
次に、たとえば図３０に示すように、パッシベーション絶縁膜２４、パッシベーション酸化膜３３およびパッシベーション窒化膜３４の一部を開口し、その開口部よりＡｌパッド２２を露出させる。
【００５９】
最後に、裏面取り出し電極２１をアライメントマークとして利用して、センサ画素領域に対応するＳｉエピタキシャル層１０の裏面上に、単位セルごとに、カラーフィルタ３５とマイクロレンズ３６とを形成することにより、たとえば図２０に示した、裏面照射型のＣＭＯＳイメージセンサが完成する。
【００６０】
本実施形態の場合、第１の実施形態の効果（アライメントマークを微細化でき、裏面照射型ＣＭＯＳイメージセンサをより小型に形成すること）に加えて、裏面取り出し電極２１のコンタクト層となるポリシリコンをタングステンによって置換することにより、裏面取り出し電極２１の寄生抵抗を大幅に低下できる。
【００６１】
［第３の実施形態］
図３１は、本発明の第３の実施形態にしたがった半導体装置の構成例を示すものである。ここでは、裏面照射型のＣＭＯＳイメージセンサにおいて、さらに、裏面取り出し電極の寄生抵抗を抑制できるようにした場合の、他の例について説明する。なお、第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００６２】
すなわち、本実施形態の裏面照射型のＣＭＯＳイメージセンサは、アライメントマークを兼用する裏面取り出し電極２１のコンタクト層２１ａ”およびパッド２２ａが、銅（Ｃｕ）を用いて構成されている。コンタクト層２１ａ”およびパッド２２ａは、たとえば電界メッキ法により同時に形成される。
【００６３】
以下に、上記した構成の裏面照射型のＣＭＯＳイメージセンサを製造する際の方法について説明する。なお、裏面絶縁膜２３に裏面コンタクト部２３ａを形成する工程までは第１の実施形態と同様なため、それ以降の工程について説明する。
【００６４】
まず、裏面絶縁膜２３に裏面コンタクト部２３ａを形成する工程まで行った状態（図３〜図１５参照）において、たとえば図３２に示すように、コンタクト層２１ａの低抵抗ポリシリコンをエッチングにより除去する。
【００６５】
次に、たとえば図３３に示すように、電界メッキ法によって、コンタクト孔２１ｂ内にＣｕを埋め込んでコンタクト層２１ａ”を形成するとともに、パッド２２ａを同時に形成する。これにより、Ｃｕが埋め込まれてなるコンタクト層２１ａ”を有する、アライメントマークを兼用する裏面取り出し電極２１が微細に形成される。この場合、コンタクト層２１ａ”の寄生抵抗は、コンタクト層２１ａ，２１ａ’よりも小さい。
【００６６】
また、裏面取り出し電極２１を形成した後、さらに、パッド２２ａ上および裏面絶縁膜２３上にパッシベーション絶縁膜２４を堆積する。
【００６７】
次に、たとえば図３４に示すように、センサ画素領域に対応する、パッシベーション絶縁膜２４および裏面絶縁膜２３を除去する。
【００６８】
次に、たとえば図３５に示すように、露出するセンサ画素領域のＳｉエピタキシャル層１０および周辺領域のパッシベーション絶縁膜２４を覆うようにして、パッシベーション酸化膜３３およびパッシベーション窒化膜３４を堆積する。
【００６９】
次に、たとえば図３６に示すように、パッシベーション絶縁膜２４、パッシベーション酸化膜３３およびパッシベーション窒化膜３４の一部を開口し、その開口部よりパッド２２ａを露出させる。
【００７０】
最後に、裏面取り出し電極２１をアライメントマークとして利用して、センサ画素領域に対応するＳｉエピタキシャル層１０の裏面上に、単位セルごとに、カラーフィルタ３５とマイクロレンズ３６とを形成することにより、たとえば図３１に示した、裏面照射型のＣＭＯＳイメージセンサが完成する。
【００７１】
本実施形態の場合、第１の実施形態の効果（アライメントマークを微細化でき、裏面照射型ＣＭＯＳイメージセンサをより小型に形成すること）に加えて、裏面取り出し電極２１のコンタクト層となるポリシリコンをＣｕによって置換することにより、裏面取り出し電極２１の寄生抵抗を大幅に低下できる。
【００７２】
また、裏面取り出し電極２１のコンタクト層２１ａ”と同時にパッド２２ａを形成することによって、上述した第２の実施形態の場合よりも、工程数を削減できる。
【００７３】
なお、上記した各実施形態においては、いずれも裏面照射型のＣＭＯＳイメージセンサを例に説明したが、これに限らず、たとえば電極を装置の裏面側に取り出す構成の各種の半導体装置に適用できる。
【００７４】
また、裏面取り出し電極のコンタクト層の個数および配置などについては、各実施形態の構成に限定されないことは勿論である。
【００７５】
さらに、裏面取り出し電極のコンタクト層の形成に際しては、タングステンに代えて、銅などを用いて置換することも可能である（第２の実施形態）。
【００７６】
特に、第２，第３の実施形態においては、コンタクト層の形成を、ポリシリコンを置換することなく、タングステンまたは銅などを用いて形成することも可能である。この場合、工程数の削減が可能となる。
【００７７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態にしたがった、半導体装置（裏面照射型のＣＭＯＳイメージセンサ）の構成例を示す断面図。
【図２】第１の実施形態に係るＣＭＯＳイメージセンサの、裏面取り出し電極の構成例を示す平面図。
【図３】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図４】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図５】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図６】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図７】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図８】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図９】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１０】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１１】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１２】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１３】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１４】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１５】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１６】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１７】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１８】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図１９】第１の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２０】本発明の第２の実施形態にしたがった、半導体装置（裏面照射型のＣＭＯＳイメージセンサ）の構成例を示す断面図。
【図２１】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２２】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２３】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２４】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２５】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２６】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２７】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２８】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図２９】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図３０】第２の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図３１】本発明の第３の実施形態にしたがった、半導体装置（裏面照射型のＣＭＯＳイメージセンサ）の構成例を示す断面図。
【図３２】第３の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図３３】第３の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図３４】第３の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図３５】第３の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【図３６】第３の実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するために示す工程断面図。
【符号の説明】
【００７９】
１…ＳＯＩ基板、１０…Ｓｉエピタキシャル層、１１…受光部、１２…アキューミュレーション層、２１…裏面取り出し電極（アライメントマーク）、２１ａ，２１ａ’，２１ａ”…コンタクト層、２１ｃ…絶縁膜、３５…カラーフィルタ、３６…マイクロレンズ、ＰＤ…フォトダイオード部、Ｇ…読み出しゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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