(57)【要約】【課題】半導体記憶装置において、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制する。【解決手段】メモリセルＭＣのソースおよびドレインと接続されたビット線ＭＢＬ０，ＭＢＬ１について、グランドとの間にディスチャージトランジスタＤ０，Ｄ１が設けられている。ディスチャージトランジスタＤ０，Ｄ１は、ＤＳデコーダドライバ５３によって生成出力された、互いに独立したディスチャージ制御信号ＤＳ０，ＤＳ１をゲートに受ける。メモリセルＭＣのプログラム動作時に、接地電圧を印加するビット線ＭＢＬ０について、ディスチャージトランジスタＤ０を用いて接地電圧を設定することが可能になる。【選択図】図５
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【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルのソースおよびドレインとそれぞれ、直接的に、あるいは、選択トランジスタを介して間接的に、接続された第１および第２のビット線と、
前記メモリセルに印加するための、接地電圧と、所定の正電圧とを出力する電圧印加回路と、
前記電圧印加回路から出力された接地電圧および所定の正電圧を、前記第１および第２のビット線に印加するか否かを制御する、カラム選択回路と、
前記第１および第２のビット線のそれぞれとグランドとの間に設けられており、互いに独立したディスチャージ制御信号をゲートに受ける、第１および第２のディスチャージトランジスタと、
前記ディスチャージ制御信号を生成出力するディスチャージ制御回路とを備えた
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記カラム選択回路は、前記第１のビット線に接地電圧を印加し、前記第２のビット線に所定の正電圧を印加し、
前記ディスチャージ制御回路は、前記第１のディスチャージトランジスタを活性化状態にするとともに、前記第２のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力する
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記カラム選択回路は、前記第１のビット線に電圧を印加せず、前記第２のビット線に所定の正電圧を印加し、
前記ディスチャージ制御回路は、前記第１のディスチャージトランジスタを活性化状態にするとともに、前記第２のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力する
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記ディスチャージ制御回路は、プログラム動作終了後に、前記第１および第２のディスチャージトランジスタをともに活性化状態にする
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記ディスチャージ制御回路は、読み出し動作終了後に、前記第１および第２のディスチャージトランジスタをともに活性化状態にする
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記第１および第２のビット線は、前記メモリセルのソースおよびドレインと接続されている副ビット線と選択トランジスタを介して接続された、主ビット線である
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる不具合を改善するための回路技術に関する。
【背景技術】
【０００２】
近年、電子機器、特に携帯電話、携帯音楽プレーヤー、デジタルカメラ等の需要増に伴い、半導体記憶装置、特にフラッシュメモリの需要が高まっており、大容量化、小型化、高速プログラム、高速読み出しのための技術開発が盛んに行われている。
【０００３】
フラッシュメモリの大容量化を実現する技術として、メモリセルの多値技術がある。これは、１つのメモリセルに２ビット以上のデータを格納するものである。多値技術を実現する技術として、近年、ＭＯＮＯＳ型メモリセル（ＮＲＯＭ）を使用したフラッシュメモリの開発が盛んである。これは、１つのメモリセル内の物理的に異なる２箇所にデータ格納することで多値を実現するものであり、例えば電子機器のコード格納用フラッシュメモリとして使用されている。
【０００４】
このＭＯＮＯＳ型フラッシュメモリのプログラム動作は、メモリセルのゲートに約９Ｖの正の高電圧を、ドレインに約３〜６Ｖの正の高電圧を、ソースに０Ｖの接地電圧を印加することによって行われる。ＭＯＮＯＳ型フラッシュメモリのプログラム動作は、ＣＨＥ（Channel Hot Electron）動作により行われ、このときのセル電流は１００〜２００μＡ程度と大きな値である。
【０００５】
図８は従来のＭＯＮＯＳ型フラッシュメモリにおける、プログラム動作時の電流経路を示す図である。図８において、メモリセルＭＣのゲートはワード線ＷＬ０に、ドレインは副ビット線ＳＢＬ１に、ソースは副ビット線ＳＢＬ０に接続されている。副ビット線ＳＢＬ０，ＳＢＬ１は選択トランジスタＳ０，Ｓ１を介してそれぞれ主ビット線ＭＢＬ０，ＭＢＬ１に接続される。選択トランジスタＳ０，Ｓ１のゲートには選択トランジスタ制御信号ＳＬ０，ＳＬ１が与えられる。メモリセルＭＣのプログラム動作時には、選択トランジスタ制御信号ＳＬ０，ＳＬ１は選択状態となっており、副ビット線ＳＢＬ０，ＳＢＬ１と主ビット線ＭＢＬ０，ＭＢＬ１とは接続状態となっている。
【０００６】
主ビット線ＭＢＬ０，ＭＢＬ１はそれぞれ第１カラムトランジスタＣ０，Ｃ１に接続されており、第１カラムトランジスタＣ０，Ｃ１のゲートには第１カラムトランジスタ制御信号ＣＳ０，ＣＳ１が与えられる。メモリセルＭＣのプログラム動作時には、第１カラムトランジスタ制御信号ＣＳ０，ＣＳ１は選択状態となっている。さらに、第１カラムトランジスタＣ０，Ｃ１はそれぞれ第２カラムトランジスタＢ０，Ｂ１に接続されており、第２カラムトランジスタＢ０，Ｂ１のゲートには第２カラムトランジスタ制御信号ＢＳ０が与えられる。メモリセルＭＣのプログラム動作時には、第２カラムトランジスタ制御信号ＢＳ０は選択状態となっている。
【０００７】
第２カラムトランジスタＢ１はドレイン電圧印加トランジスタＴ１に接続され、第２カラムトランジスタＢ０は接地電圧印加トランジスタＴ０に接続されている。プログラム動作時には、ドレイン電圧印加トランジスタＴ１によりメモリセルＭＣのドレインに正の高電圧ＶＰＰＤが印加され、接地電圧印加トランジスタＴ０によりメモリセルＭＣのソースに接地電圧０Ｖが印加される。
【０００８】
すなわち、プログラム動作時には、正の高電圧ＶＰＰＤは、ドレイン電圧印加トランジスタＴ１、第２カラムトランジスタＢ１、第１カラムトランジスタＣ１、主ビット線ＭＢＬ１、選択トランジスタＳ１、副ビット線ＳＢＬ１を介して、メモリセルＭＣのドレインに印加される。また、接地電圧０Ｖは、接地電圧印加トランジスタＴ０、第２カラムトランジスタＢ０、第１カラムトランジスタＣ０、主ビット線ＭＢＬ０、選択トランジスタＳ０、副ビット線ＳＢＬ０を介して、メモリセルＭＣのソースに印加される。
【特許文献１】特開２００７−１２８５８３号公報
【特許文献２】特開２００４−２５３１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来の半導体記憶装置には、次のような問題があった。
【００１０】
すなわち、ＭＯＮＯＳ型フラッシュメモリのプログラム動作はＣＨＥ（Channel Hot Electron）動作により行われるため、１００〜２００μＡ程度と大きなメモリセル電流が流れる。このため、グランドからメモリセルＭＣのソースまでの電流経路におけるIR-DROPにより、メモリセルのソースに印加される接地電圧が、実際には、本来の接地電圧から上昇してしまう。
【００１１】
すなわち図８を用いて説明すると、メモリセルＭＣのソースに印加される接地電圧は、実際には、接地電圧印加トランジスタＴ０、第２カラムトランジスタＢ０、第１カラムトランジスタＣ０、主ビット線ＭＢＬ０、選択トランジスタＳ０、副ビット線ＳＢＬ０を介して、印加される。この電流経路に１００〜２００μＡ程度の大きなメモリセル電流が流れるため、メモリセルＭＣのソースには実際には、例えば２００〜３００ｍＶ程度の電圧が印加されることになる。
【００１２】
今後、フラッシュメモリの大容量化、微細化が進むにつれて、上述した電流経路を形成するトランジスタのサイズは小さくなっていく傾向にある。また、図８の構成では、カラムトランジスタは第１カラムトランジスタＣ０と第２カラムトランジスタＢ０との２段構成であったが、フラッシュメモリの大容量化、微細化が進むにつれて、カラムトランジスタは２段構成からさらに３段、４段と多段化する方向にある。すわなち、フラッシュメモリの大容量化、微細化が進むにつれて、プログラム動作時にメモリセルのソースに実際に印加される電圧（本来は接地電圧）は、上昇する傾向にある。
【００１３】
メモリセルのソースに印加される電圧が上昇することは好ましいことではない。例えば、プログラム動作を行うためにはメモリセルのドレインとソースとの間に所定の電圧を印加する必要があるが、ソースの電圧が上昇するということは、プログラム動作に必要なドレイン電圧を高くする必要があるということになる。ドレイン電圧はチップ内のチャージポンプ回路やレギュレータ回路により生成・供給されるが、高いドレイン電圧を生成するためには、チャージポンプ回路やレギュレータ回路の面積増加が必要であり、この結果、チップ面積が増大する。
【００１４】
また、ＭＯＮＯＳ型フラッシュメモリのデバイス信頼性の観点からも、プログラム動作時のソース電圧は、接地電圧に近い値であることが望ましい。
【００１５】
プログラム動作時のソース電圧のIR-DROPに起因する上昇を抑えるためには、電流経路のトランジスタサイズを大きくする方法があるが、これはチップ面積の増大を引き起こすため好ましくない。また、電流経路にあるトランジスタのゲート電圧を上げる方法もあるが、この場合もチャージポンプ回路やレギュレータ回路の面積増大を引き起こすため、好ましくない。
【００１６】
前記の問題に鑑み、本発明は、半導体記憶装置において、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、半導体記憶装置として、メモリセルと、前記メモリセルのソースおよびドレインとそれぞれ、直接的にあるいは選択トランジスタを介して間接的に、接続された第１および第２のビット線と、前記メモリセルに印加するための、接地電圧と所定の正電圧とを出力する電圧印加回路と、前記電圧印加回路から出力された接地電圧および所定の正電圧を前記第１および第２のビット線に印加するか否かを制御するカラム選択回路と、前記第１および第２のビット線のそれぞれとグランドとの間に設けられており、互いに独立したディスチャージ制御信号をゲートに受ける、第１および第２のディスチャージトランジスタと、前記ディスチャージ制御信号を生成出力するディスチャージ制御回路とを備えたものである。
【００１８】
本発明によると、半導体記憶装置において、メモリセルのソースおよびドレインと接続された第１および第２のビット線について、当該ビット線とグランドとの間に、第１および第２のディスチャージトランジスタが設けられている。そして、この第１および第２のディスチャージトランジスタは、ディスチャージ制御回路によって生成出力された、互いに独立したディスチャージ制御信号をゲートに受ける。このような構成によって、第１および第２のビット線についてそれぞれ、第１および第２のディスチャージトランジスタを活性化状態にすることによって、接地電圧を印加することが可能になる。したがって、メモリセルに接地電圧を印加するビット線について、ディスチャージトランジスタを用いて接地電圧を設定することが可能になり、この結果、IR-DROPに起因した接地電圧の上昇を抑えることが可能になる。
【００１９】
そして、前記本発明に係る半導体記憶装置において、前記カラム選択回路は、前記第１のビット線に接地電圧を印加し、前記第２のビット線に所定の正電圧を印加し、前記ディスチャージ制御回路は、前記第１のディスチャージトランジスタを活性化状態にするとともに、前記第２のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力するのが好ましい。
【００２０】
あるいは、前記本発明に係る半導体記憶装置において、前記カラム選択回路は、前記第１のビット線に電圧を印加せず、前記第２のビット線に所定の正電圧を印加し、前記ディスチャージ制御回路は、前記第１のディスチャージトランジスタを活性化状態にするとともに、前記第２のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力するのが好ましい。
【発明の効果】
【００２１】
以上のように本発明によると、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制することが可能になるので、低電圧書き込み動作を実現することができ、かつ、チップ面積縮小を実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照して説明する。
【００２３】
図１は本発明の実施形態に係る半導体記憶装置の構成を示す図である。図１の半導体記憶装置は、ローデコーダ／ドライバ１０、ディスチャージデコーダ／ドライバ１１、カラムデコーダ／ドライバ１２、メモリセルアレイ１３、ディスチャージトランジスタ１４、カラムトランジスタ１５、電圧印加回路１６、およびセンスアンプ１７を備えている。
【００２４】
ローデコーダ／ドライバ１０は、入力アドレス（図１には図示せず）を受けて、メモリセルアレイ１３内のワード線を選択・駆動する回路である。ディスチャージデコーダ／ドライバ１１は、入力アドレスを受けて、ディスチャージトランジスタ１４を選択・駆動する回路である。カラムデコーダ／ドライバ１２は、入力アドレスを受けて、カラムトランジスタ１５を選択・駆動する回路である。
【００２５】
メモリセルアレイ１３では、データを格納するメモリセルがマトリクス状に配置されている。ディスチャージトランジスタ１４は、ビット線毎に配置されており、ビット線を接地電圧に設定する回路である。カラムトランジスタ１５は、ビット線毎に配置されており、複数のビット線から所定のビット線を選択して、電圧印加回路１６およびセンスアンプ１７に接続する回路である。
【００２６】
電圧印加回路１６は、メモリセルに所定の電圧を印加するための回路である。具体的には、読み出し動作、プログラム動作およびイレーズ動作時において、メモリセルのドレイン端子およびソース端子に、正の電圧または接地電圧を印加する。電圧印加回路１６から供給される電圧はカラムトランジスタ１５で選択されるビット線に印加される。
【００２７】
センスアンプ１７は、メモリセルアレイ１３に格納されたデータを判定する回路である。具体的には、読み出し動作時において、カラムトランジスタ１５で選択されたビット線がセンスアンプ１７に接続され、メモリセルのデータを判定する。
【００２８】
ここで、メモリセルアレイ１３、ディスチャージトランジスタ１４、カラムトランジスタ１５、電圧印加回路１６およびセンスアンプ１７はそれぞれ、センスアンプ単位で同一回路が使用される。例えば図１において、センスアンプ１７は（Ｎ＋１）個のセンスアンプ回路１７−０〜１７−ｎから構成されているが、センスアンプ１７−０に接続される回路は、電圧印加回路１６−０、カラムトランジスタ１５−０、ディスチャージトランジスタ１４−０、およびメモリセルアレイ１３−０である。同様にセンスアンプ１７−１に接続される回路は、電圧印加回路１６−１、カラムトランジスタ１５−１、ディスチャージトランジスタ１４−１、メモリセルアレイ１３−１であるが、これらはセンスアンプ１７−０に接続されるものと同一回路である。
【００２９】
以下、センスアンプ１７−０に接続される構成要素を例にとって、説明を行う。
【００３０】
図２は本発明の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す図である。
【００３１】
メモリセルアレイ１３−０は、メモリセル領域２０と選択トランジスタ領域２１とから構成される。メモリセル領域２０は仮想接地構成のメモリセルアレイである。メモリセル領域２０は複数のワード線ＷＬ０〜ＷＬｎと複数の副ビット線ＳＢＬ０〜ＳＢＬ１５（副ビット線は一部のみ図示されている）から構成される。各々の副ビット線ＳＢＬ０〜ＳＢＬ１５は選択トランジスタ領域２１の選択トランジスタＳ０〜Ｓ１５に接続されている。選択トランジスタＳ０〜Ｓ１５のゲート端子には選択トランジスタ制御信号ＳＬ０〜ＳＬ７が与えられている。
【００３２】
副ビット線ＳＢＬ０〜ＳＢＬ１５は、選択トランジスタＳ０〜Ｓ１５を介して主ビット線ＭＢＬ０〜ＭＢＬ３に接続されている。例えば、主ビット線ＭＢＬ０は、選択トランジスタＳ０，Ｓ２，Ｓ４，Ｓ６を介して副ビット線ＳＢＬ０，ＳＢＬ２，ＳＢＬ４，ＳＢＬ６に接続される。すなわち、１本の主ビット線に対して４個の選択トランジスタを介して４本の副ビット線が接続された構成である。主ビット線ＭＢＬ１〜ＭＢＬ３に関しても同様の回路構成であるため、詳細な説明を省略する。
【００３３】
図３は本発明の実施形態に係る半導体記憶装置のメモリセルアレイの断面を示す図である。図３はワード線方向の断面を示す図であり、３個のメモリセルであるメモリセル０〜メモリセル２を示している。
【００３４】
半導体基板３０上に拡散領域３１ａ〜３１ｄが形成されており、この拡散領域が拡散ビット線として作用する。拡散ビット線間がメモリセルのチャネル領域として作用し、このチャネル領域上に、酸化膜３２、窒化膜３３および酸化膜３４のＯＮＯ（Oxide-Nitride-Oxide）構造からなるＯＮＯ膜３６が形成される。このＯＮＯ膜３６にメモリセルのデータが記憶される。ＯＮＯ膜３６上にはポリシリコンで形成されるワード線３５が形成される。メモリセル０は拡散ビット線３１ａ，３１ｂを、メモリセル１は拡散ビット線３１ｂ，３１ｃを、メモリセル２は拡散ビット線３１ｃ，３１ｄを、それぞれソース端子およびドレイン端子として用いる。
【００３５】
図４は本発明の実施形態に係る半導体記憶装置のメモリセルの断面構造、及び印加電圧値を示す図である。図４（ａ）はワード線方向の断面図であり、図３におけるメモリセル０の断面構造を示している。図４（ａ）において、図３と共通の構成要素については同一の符号を付しており、ここでは説明を省略する。図４（ａ）に示すように、メモリセルはＯＮＯ膜３６内の物理的に異なる２箇所である位置Ａ及び位置Ｂにデータを格納する。
【００３６】
また、図４（ｂ）は読み出し動作（ＲＥＡＤモード）およびプログラム動作（ＰＲＯＧＲＡＭモード）における印加電圧値、並びにメモリセルに流れるセル電流値を示す図である。
【００３７】
図４（ｂ）に示すように、位置Ａに格納されたデータの読み出し動作は、ゲート３５に約５Ｖの電圧を、拡散ビット線（ドレイン）３１ａに正の電圧１．５Ｖを、拡散ビット線（ソース）３１ｂに接地電圧０Ｖを印加することによって行う。位置Ａに格納されたデータが消去データ（閾値電圧が低い）の場合は、メモリセルに電流が流れるが、一方、位置Ａに格納されたデータがプログラムデータ（閾値電圧が高い）の場合は、メモリセルに電流が流れない。読み出し動作時のリファレンスセルのセル電流は、約１０〜２０μＡである。
【００３８】
また、位置Ａに格納されたデータのプログラム動作は、ゲート３５に約９Ｖの電圧を、ドレイン３１ｂに正の高電圧３〜６Ｖを、ソース３１ａに接地電圧０Ｖを印加することによって行う。ＭＯＮＯＳ型フラッシュメモリはＣＨＥ（Channel Hot Electron）によりプログラム動作が行われるため、このときのメモリセル電流は約１００〜２００μＡと大きな値になる。
【００３９】
一方、位置Ｂに格納されたデータの読み出し動作およびプログラム動作は、位置Ａの読み出し動作およびプログラム動作と対比すると、ゲート３５に印加する電圧は同じであるが、ドレイン３１ａおよびソース３１ｂへの印加電圧が逆になる。すなわち、読み出し動作では、ドレイン３１ｂに正の電圧１．５Ｖを、ソース３１ａに接地電圧０Ｖを印加し、プログラム動作では、ドレイン３１ａに正の高電圧３〜６Ｖを、ソース３１ｂに接地電圧０Ｖを印加する。
【００４０】
図５は本発明の実施形態に係る半導体記憶装置の構成を示す図である。図５では、図１の半導体記憶装置における、ローデコーダ／ドライバ１０、ディスチャージデコーダ／ドライバ１１、カラムデコーダ／ドライバ１２、センスアンプ１７−０、電圧印加回路１６−０、カラムトランジスタ１５−０、ディスチャージトランジスタ１４−０、メモリセルアレイ１３−０の、より詳細な回路構成を示している。
【００４１】
図５において、ＷＬデコーダドライバ５１は、図１におけるローデコーダ／ドライバ１０に相当するものであり、メモリセルアレイ１３−０のメモリセル領域２０のワード線ＷＬ０〜ＷＬｎを選択・駆動する回路である。ＳＬデコーダドライバ５２は、図１におけるカラムデコーダ／ドライバ１２に相当するものであり、メモリセルアレイ１３−０の選択トランジスタ領域２１の選択トランジスタ制御信号ＳＬ０〜ＳＬ７を選択・駆動する回路である。
【００４２】
ＤＳデコーダドライバ５３は、図１におけるディスチャージデコーダ／ドライバ１１に相当するものであり、ディスチャージトランジスタ１４−０のディスチャージ制御信号ＤＳ０〜ＤＳｎを選択・駆動する回路である。
【００４３】
ＣＳデコーダドライバ５４は、図１におけるカラムデコーダ／ドライバ１２に相当するものであり、カラムトランジスタ１５−０内のＣＳトランジスタ５６のＣＳトランジスタ制御信号ＣＳ０〜ＣＳｎを選択・駆動する回路である。ＢＳデコーダドライバ５５は、図１におけるカラムデコーダ／ドライバ１２に相当するものであり、カラムトランジスタ１５−０内のＢＳトランジスタ５７のＢＳトランジスタ制御信号ＢＳ０、ＢＳ１を選択・駆動する回路である。
【００４４】
メモリセルアレイ１３−０の構成は図２と同様であるため、その詳細な説明を省略する。ただし、図５のメモリアレイ１３−０は、メモリセル領域２０と選択トランジスタ領域２１との接続関係をわかりやすくするために、メモリセル領域２０を上部に、選択トランジスタ領域２１を下部に配置している。しかし実際のレイアウトでは、図２に示すように、メモリセル領域２０の上部と下部とにそれぞれ選択トランジスタ領域２１が配置される構成となっていることが多い。メモリセル領域２０の副ビット線ＳＢＬ０〜ＳＢＬ１５は選択トランジスタＳ０〜Ｓ１５を介して主ビット線ＭＢＬ０〜ＭＢＬ３に接続される。
【００４５】
ディスチャージトランジスタ１４−０は、主ビット線毎に配置されたディスチャージトランジスタＤ０〜Ｄｎ（図にはＤ０〜Ｄ３のみを図示している）から構成される。各々のディスチャージトランジスタＤ０〜Ｄｎは、主ビット線とグランドとの間に設けられており、互いに独立したディスチャージ制御信号ＤＳ０〜ＤＳｎをゲートに受ける。すなわち、ディスチャージトランジスタＤ０のゲートはディスチャージ制御信号ＤＳ０を、ディスチャージトランジスタＤ１のゲートはディスチャージ制御信号ＤＳ１を、ディスチャージトランジスタＤ２のゲートはディスチャージ制御信号ＤＳ２を、ディスチャージトランジスタＤ３のゲートはディスチャージ制御信号ＤＳ３を、それぞれ受ける。
【００４６】
本実施形態に係る半導体記憶装置は、主ビット線毎にディスチャージトランジスタＤ０〜Ｄｎが配置されており、各ディスチャージトランジスタＤ０〜Ｄｎの活性化状態・非活性化状態がそれぞれ独立に制御できるよう、互いに独立したディスチャージ制御信号ＤＳ０〜ＤＳｎがそのゲートに与えられていることを特徴とする。さらに、後述するが、ディスチャージ制御信号ＤＳ０〜ＤＳｎを選択・駆動するＤＳデコーダドライバ５３のデコード動作にも特徴がある。
【００４７】
カラムトランジスタ１５−０は、主ビット線ＭＢＬ０〜ＭＢＬ３と後述する電圧印加回路１６−０およびセンスアンプ１７−０とを接続・遮断する回路である。本実施形態のカラムトランジスタ１５−０は２段構成になっており、ＣＳトランジスタ領域５６とＢＳトランジスタ領域５７とから構成される。
【００４８】
ＣＳトランジスタ領域５６は、主ビット線毎に設けられたＣＳトランジスタＣ０〜Ｃｎ(図にはＣ０〜Ｃ３のみを図示している)から構成され、各々のゲートにはＣＳトランジスタ制御信号ＣＳ０〜ＣＳｎが与えられる。ＣＳトランジスタＣ０〜Ｃｎの他端はノードＮＥＶＥＮまたはノードＮＯＤＤに接続される。すなわち、偶数番目のＣＳトランジスタＣ０，Ｃ２はノードＮＥＶＥＮに接続され、奇数番目のＣＳトランジスタＣ１，Ｃ３はノードＮＯＤＤに接続される。
【００４９】
ＢＳトランジスタ領域５７は、ＢＳトランジスタＢ０〜Ｂ３から構成され、各々のゲートにはＢＳトランジスタ制御信号ＢＳ０またはＢＳ１が与えられる。すなわち、ＢＳトランジスタＢ０，Ｂ１のゲートはＢＳトランジスタ制御信号ＢＳ０が、ＢＳトランジスタＢ２，Ｂ３のゲートはＢＳトランジスタ制御信号ＢＳ１が、それぞれ与えられる。ＢＳトランジスタ制御信号ＢＳ０が選択されたときは、ＢＳトランジスタＢ０，Ｂ１が選択状態となり、ノードＮＥＶＥＮが接地電圧印加回路５８に、ノードＮＯＤＤがドレイン電圧印加回路５９およびセンスアンプ６０に接続される。一方、ＢＳトランジスタ制御信号ＢＳ１が選択されたときは、ＢＳトランジスタＢ２，Ｂ３が選択状態となり、ノードＮＥＶＥＮがドレイン電圧印加回路５９およびセンスアンプ６０に、ノードＮＯＤＤが接地電圧印加回路５８に接続される。
【００５０】
ＣＳデコーダドライバ５４、ＢＳデコーダドライバ５５およびカラムトランジスタ１５−０によって、カラム選択回路が構成されている。
【００５１】
電圧印加回路１６−０は、メモリセルに印加するドレイン電圧および接地電圧を発生・供給する回路であり、接地電圧印加回路５８とドレイン電圧印加回路５９とを備えている。接地電圧印加回路５８はメモリセルに接地電圧０Ｖを印加する回路である。ドレイン電圧印加回路５９はメモリセルにドレイン電圧を印加する回路であり、読み出し動作時は約１．５Ｖのドレイン電圧を、プログラム・消去動作時は約３〜６Ｖのドレイン電圧を印加する。
【００５２】
センスアンプ１７−０は、読み出し動作時にビット線電位を検出・増幅することによってメモリセル領域２０に格納されたデータを判定する回路である。
【００５３】
以上のように構成された本実施形態に係る半導体記憶装置において、そのプログラム動作について説明する。ここでは、図５のメモリセル領域２０内の、ワード線ＷＬ０に接続され、副ビット線ＳＢＬ０，ＳＬＢ１をドレイン、ソースとするメモリセルＭＣにプログラムする場合を例にとって、説明する。
【００５４】
図６は本実施形態に係る半導体記憶装置の、メモリセルＭＣに関わる構成を抜き出した図であり、本実施形態におけるプログラム動作時の電流経路を示している。メモリセルＭＣへのプログラム動作は、ワード線ＷＬ０に約９Ｖの正の高電圧を、副ビット線ＳＢＬ１に約３〜６Ｖの正の高電圧を、副ビット線ＳＢＬ０に接地電圧０Ｖを印加することによって行われる。
【００５５】
メモリセルＭＣへのプログラム動作を行うために、ＷＬデコーダドライバ５１はワード線ＷＬ０を選択し、約９Ｖの電圧を印加する。ＳＬデコーダドライバ５２は選択トランジスタ制御信号ＳＬ０，ＳＬ１を選択し、約１０Ｖの電圧を印加する。これにより、副ビット線ＳＢＬ０，ＳＢＬ１は選択トランジスタＳ０，Ｓ１を介してそれぞれ主ビット線ＭＢＬ０，ＭＢＬ１に接続される。
【００５６】
ここで、ディスチャージ制御回路としてのＤＳデコーダドライバ５３は、第１のビット線としての主ビット線ＭＢＬ０（プログラム動作時に接地電圧０Ｖが印加される）に接続された第１のディスチャージトランジスタＤ０を活性化状態にするために、ディスチャージ制御信号ＤＳ０を選択し駆動する。これにより、ディスチャージトランジスタＤ０を介して主ビット線ＭＢＬ０が接地電圧０Ｖに設定される。このとき、第２のビット線としての主ビット線ＭＢＬ１（プログラム動作時に約３〜６Ｖの正の高電圧が印加される）に接続された第２のディスチャージトランジスタＤ１は、ディスチャージ制御信号ＤＳ１が非選択状態となっているため、非活性化状態となっている。これは、ディスチャージトランジスタＤ１が活性化状態になると、約３〜６Ｖの正の高電圧が印加される主ビット線ＭＢＬ１がグランドとショートするので、これを防止するためである。
【００５７】
すなわち、本実施形態に係る半導体記憶装置では、ディスチャージ制御回路としてのＤＳデコーダドライバ５３が、互いに独立したディスチャージ制御信号ＤＳ０〜ＤＳｎを生成出力することによって、ディスチャージトランジスタＤ０〜Ｄｎの活性化状態・非活性化状態を各々独立に制御することができる。このため、プログラム動作時において、接地電圧が印加される主ビット線ＭＢＬ０に接続されるディスチャージトランジスタＤ０を活性化状態にする一方、約３〜６Ｖの正の高電圧が印加される主ビット線ＭＢＬ１に接続されるディスチャージトランジスタＤ１を非活性化状態にすることができる。これにより、プログラム動作時に接地電圧が印加される主ビット線ＭＢＬ０のみが、ディスチャージトランジスタＤ０を介して接地電圧０Ｖに設定される。
【００５８】
ＣＳデコーダドライバ５４はＣＳトランジスタ制御信号ＣＳ０，ＣＳ１を選択し、約１０Ｖの電圧を印加する。これにより、主ビット線ＭＢＬ０はノードＮＥＶＥＮに、主ビット線ＭＢＬ１はノードＮＯＤＤに接続される。
【００５９】
ＢＳデコーダドライバ５５はＢＳトランジスタ制御信号ＢＳ０を選択し、約１０Ｖの電圧を印加する。これにより、ノードＮＥＶＥＮは接地電圧印加回路５８に、ノードＮＯＤＤはドレイン電圧印加回路５９およびセンスアンプ６０に接続される。図６において、接地電圧印加回路５８はトランジスタＴ０により構成され、ドレイン電圧印加回路５９はトランジスタＴ１により構成される。
【００６０】
これにより、約３〜６Ｖの正の高電圧ＶＰＰＤが、ドレイン電圧印加回路Ｔ１、ＢＳトランジスタＢ１、ＣＳトランジスタＣ１を介して主ビット線ＭＢＬ１に印加され、さらに、選択トランジスタＳ１を介して副ビット線ＳＢＬ１に印加される。また、接地電圧０Ｖが、接地電圧印加回路Ｔ０、ＢＳトランジスタＢ０、ＣＳトランジスタＣ０を介して主ビット線ＭＢＬ０に印加されるとともに、ディスチャージトランジスタＤ０を介して主ビット線ＭＢＬ０に印加される。さらに、選択トランジスタＳ０を介して副ビット線ＳＢＬ０に印加される。この結果、メモリセルＭＣには、ドレインに約３〜６Ｖの正の高電圧が印加されるとともに、ソースに接地電圧０Ｖが印加される。
【００６１】
この場合、図６に点線で示すように、プログラム動作時に流れる約１００〜２００μＡのメモリセル電流は、ドレイン電圧印加回路Ｔ１に電圧を供給するＶＰＰＤ端子から、メモリセルＭＣを経由して、ディスチャージトランジスタＤ０と接地電圧印加回路Ｔ０とに流れる。
【００６２】
従来の半導体記憶装置では、図８に示すように、メモリセル電流は、ドレイン電圧印加回路Ｔ１に電圧を供給するＶＰＰＤ端子から、メモリセルＭＣを経由して、接地電圧印加回路Ｔ０にのみ流れていた。これに対して本実施形態では、接地電圧印加回路Ｔ０に加えて、ディスチャージトランジスタＤ０にもメモリセル電流が流れる。すなわち本実施形態によると、約１００〜２００μＡのメモリセル電流は２箇所に分流してグランドに流れることになる。このため、従来の半導体記憶装置と比べて、メモリセル電流が流れた場合の電流経路におけるIR-DROPが小さくなる。特に、接地電圧印加回路Ｔ０、ＢＳトランジスタＢ０およびＣＳトランジスタＣ０の電流経路におけるIR-DROPが小さくなる。この結果、メモリセルＭＣのソースに接地電圧を印加する際に生じる、メモリセル電流の電流経路におけるIR-DROPに起因する電圧上昇を抑えることが可能となる。
【００６３】
図７は本実施形態に係る半導体記憶装置の、メモリセルＭＣに関わる構成を抜き出した図であり、他の実施形態におけるプログラム動作時の電流経路を示している。図７の構成は図６とほぼ同様であり、図６の場合と異なる点についてのみ説明を行う。
【００６４】
図７の場合は、図６と比べて、ＣＳデコーダドライバ５４が選択するＣＳトランジスタ制御信号が異なる。すなわち図６の場合は、ＣＳトランジスタ制御信号ＣＳ０，ＣＳ１を選択・駆動し、ＣＳトランジスタＣ０，Ｃ１を活性化状態にしたが、図７の場合は、ＣＳデコーダドライバ５４はＣＳトランジスタ制御信号ＣＳ１のみを選択・駆動し、メモリセルＭＣのドレインと接続されるＣＳトランジスタＣ１のみを活性化状態にする。
【００６５】
これにより、約３〜６Ｖの正の高電圧ＶＰＰＤが、ドレイン電圧印加回路Ｔ１、ＢＳトランジスタＢ１およびＣＳトランジスタＣ１を介して主ビット線ＭＢＬ１に印加され、さらに、選択トランジスタＳ１を介して副ビット線ＳＢＬ１に印加される。また、接地電圧０Ｖが、ディスチャージトランジスタＤ０を介して主ビット線ＭＢＬ０に印加され、さらに、選択トランジスタＳ０を介して副ビット線ＳＢＬ０に印加される。この結果、メモリセルＭＣには、ドレインに約３〜６Ｖの正の高電圧が印加されるとともに、ソースに接地電圧０Ｖが印加される。
【００６６】
この場合、図７に点線で示すように、プログラム動作時に流れる約１００〜２００μＡのメモリセル電流は、ドレイン電圧印加回路Ｔ１に電圧を供給するＶＰＰＤ端子から、メモリセルＭＣを経由して、ディスチャージトランジスタＤ０のみに流れる。接地電圧印加回路Ｔ０にはメモリセル電流は流れない。
【００６７】
図６の場合と比べると、メモリセルＭＣに接地電圧を印加するときに生じるIR-DROP上昇量は大きくなるが、図８に示す従来技術と比べるとIR-DROP上昇量は小さい。すなわち、図８の場合は、接地電圧０Ｖは接地電圧印加トランジスタＴ０、ＢＳトランジスタＢ０およびＣＳトランジスタＣ０を介して主ビット線ＭＢＬ０に印加されるのに対して、図７に示す他の実施形態では、接地電圧０ＶはディスチャージトランジスタＤ０を介して直接主ビット線ＭＢＬ０に印加されるためである。
【００６８】
このように、図７に示す本発明の他の実施形態によると、従来技術と比べてメモリセルに接地電圧を印加するときに生じるIR-DROP上昇量の低減を図ることが可能となる。一方、図６に示す実施形態と比べると、メモリセルに接地電圧を印加するときに生じるIR-DROP上昇量は大きくなるが、その一方で、選択・駆動するＣＳトランジスタ制御信号の個数が１個少なくなる。カラムトランジスタ制御信号の駆動数が削減されるため、カラムトランジスタ駆動による消費電流削減を図ることが可能となる。プログラム動作時のカラムトランジスタは正の高電圧で駆動されるため、カラムトランジスタ制御信号の駆動数を削減することによって、正の高電圧を生成・供給するチャージポンプ回路やレギュレータ回路の面積削減を図ることができる。
【００６９】
以上のように、本実施形態に係る半導体記憶装置によると、主ビット線毎にディスチャージトランジスタが設けられており、各ディスチャージトランジスタには、互いに独立したディスチャージ制御信号がゲートに与えられる。このため、プログラム動作時に、接地電圧が印加される主ビット線に設けられたディスチャージトランジスタについてのみ、活性化状態にすることができる。これにより、メモリセルのソースに印加される接地電圧の、メモリセル電流の電流経路におけるIR-DROPに起因する電圧上昇を低減することが可能になる。したがって、メモリセルのドレインに印加する正の高電圧の低減を図ることができるので、低電圧書き込み動作を実現することが可能になるとともに、正の高電圧を生成・供給するチャージポンプ回路やレギュレータ回路の面積削減を実現することが可能となる。
【００７０】
また、プログラム動作時のメモリセルのソースを接地電圧に近い値に設定することができるために、ＭＯＮＯＳ型フラッシュメモリのデバイス信頼性の向上を図ることができる。
【００７１】
また、メモリセルのソースを接地電圧に設定するのにディスチャージトランジスタを用いるため、カラムトランジスタのトランジスタサイズを縮小することが可能となり、これによりチップ面積の縮小を図ることができる。
【００７２】
さらに、図７の場合には、メモリセルのソースと接続される主ビット線のカラムトランジスタを非選択状態にして電圧を印加しないようにし、接地電圧をディスチャージトランジスタのみから供給する。これにより、カラムトランジスタ制御信号の駆動数を削減することができるため、カラムトランジスタ駆動による消費電流削減を図ることが可能となる。したがって、正の高電圧を生成・供給するチャージポンプ回路やレギュレータ回路の面積削減を図ることができる。
【００７３】
また、上述の実施形態において、プログラム動作時を例に説明したが、プログラム動作以外、例えば、読み出し動作時において実施してもよい。
【００７４】
なお、上述の実施形態において、ＤＳデコーダドライバ５３は、プログラム動作終了後に、ディスチャージトランジスタＤ０，Ｄ１をともに活性化状態にするのが好ましい。
【００７５】
また、上述の実施形態において、ＤＳデコーダドライバ５３は、読み出し動作終了後に、ディスチャージトランジスタＤ０，Ｄ１をともに活性化状態にするのが好ましい。
【００７６】
以上、本発明の実施形態を説明してきたが、本発明の半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
【００７７】
例えば、上述の実施形態に係る半導体記憶装置は、ＭＯＮＯＳ型フラッシュメモリを例にとって説明したが、本発明は、マスクＲＯＭ等、フラッシュメモリ以外の半導体記憶装置でも適用可能である。
【００７８】
また、上述の実施形態に係る半導体記憶装置は、主ビット線と副ビット線とを備えた階層型ビット線構造を有するものとしたが、本発明は、階層型ビット線構造でないメモリセルアレイを備えた半導体記憶装置でも適用可能である。例えば、ディスチャージトランジスタは、上述の実施形態のように、メモリセルのソースおよびドレインと接続されている副ビット線と選択トランジスタを介して接続された、主ビット線に設けてもいいし、メモリセルのソースおよびドレインと直接的に接続されたビット線に設けてもかまわない。
【００７９】
また、上述の実施形態に係る半導体記憶装置は、仮想接地構成のメモリセルアレイを備えた例であったが、本発明は、ＮＯＲ型、ＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型構成のメモリセルアレイを備えた半導体記憶装置でも適用可能である。
【産業上の利用可能性】
【００８０】
本発明に係る半導体記憶装置は、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制可能なので、低電圧書き込み動作及びチップ面積縮小を実現することができる。このため、例えば、消費電力がより少なく、サイズがさらに小さいフラッシュメモリ等を実現するのに有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態に係る半導体記憶装置の構成を示す図である。
【図２】本発明の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す図である。
【図３】本発明の実施形態に係る半導体記憶装置のメモリセルアレイの断面を示す図である。
【図４】（ａ）は本発明の実施形態に係る半導体記憶装置のメモリセルの断面構造、（ｂ）は各動作における印加電圧とセル電流を示す図である。
【図５】本発明の実施形態に係る半導体記憶装置の構成を示す図である。
【図６】本発明の実施形態に係る半導体記憶装置のプログラム動作時の電流経路を示す図である。
【図７】本発明の他の実施形態に係る半導体記憶装置のプログラム動作時の電流経路を示す図である。
【図８】従来の半導体記憶装置のプログラム動作時の電流経路を示す図である。
【符号の説明】
【００８２】
ＭＣ  メモリセル
ＭＢＬ０  主ビット線（第１のビット線）
ＭＢＬ１  主ビット線（第２のビット線）
Ｓ０，Ｓ１  選択トランジスタ
Ｄ０  第１のディスチャージトランジスタ
Ｄ１  第２のディスチャージトランジスタ
１５，１５−０  カラムトランジスタ
１６，１６−０  電圧印加回路
５３  ＤＳデコーダドライバ（ディスチャージ制御回路）
５４  ＣＳデコーダドライバ
５５  ＢＳデコーダドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010055734.tif 000007
【図６】
2010055734.tif 000008
【図７】
2010055734.tif 000009
【図８】
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