(57)【要約】【課題】狭い開口幅のトレンチを形成する場合に活性領域部分が倒壊するのを防止する。【解決手段】シリコン基板１上に電荷保持層４、電極膜５を積層形成し、一括加工によりトレンチ１ａ、１ｂを形成する。上面およびトレンチ１ａ、１ｂ内にプラズマＣＶＤ法によりシリコン酸化膜６を形成する。狭いトレンチ１ａ内にボイドＶａを形成する。シリコン酸化膜６をエッチバックしてボイドＶａの上端部を開口する。このとき、トレンチ１ａの上部にこれらと直交するようにシリコン酸化膜６を梁部６ａとして残すパターニングをする。この後、レジストの剥離、ウェット処理を経るが、梁部６ａを設けているので、倒壊するのを防止できる。ポリシラザン膜を埋め込み、水蒸気キュアをしてシリコン酸化膜７に転換する。【選択図】図３
2010153458.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に溝状の凹部を形成する工程と、
前記凹部のうちの開口部の開口幅が所定の値以下のものの内部に当該凹部の形成方向に沿って空隙部が形成されるように第１の絶縁膜を形成する工程と、
前記凹部の上面を横切るようにして前記開口部を所定幅で架橋する梁部を残すと共に、前記梁部を除く部分で少なくとも前記空隙部が露出するように前記第１の絶縁膜を除去する工程と、
前記凹部内の前記空隙部内に流動性を有する材料を埋め込むことで前記凹部内に第２の絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程では、
前記空隙部が前記凹部の上面位置で閉じた状態に形成されることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に溝状の凹部として第１の幅を有する第１の凹部と前記第１の幅よりも広い第２の幅を有する第２の凹部を形成する工程と、
前記第１の凹部の内部を当該第１の凹部の形成方向に沿って空隙部が形成されるように埋め込むと共に、前記第２の凹部の側壁および底面に沿って第１の絶縁膜を形成する工程と、
前記第２の凹部内の前記第１の絶縁膜を残した状態で、前記第１の凹部の上面を横切るようにしてその開口部を部分的に架橋する梁部が形成され、且つ、前記梁部を除く部分の前記空隙部が露出するように前記第１の絶縁膜を加工する工程と、
前記第１の凹部の前記空隙部内に流動性を有する材料を埋め込み、且つ前記第２の凹部内に前記第１の絶縁膜が形成された状態で凹部が残存している場合にはその残存している凹部内にも前記流動性を有する材料を埋め込むことで前記凹部内に第２の絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程では、前記流動性を有する材料として、塗布型絶縁膜あるいは凝縮ＣＶＤ膜を用いることを特徴とする半導体装置の製造方法。
【請求項５】
上面もしくは当該上面に形成された部材に溝状の凹部が形成された半導体基板と、
前記凹部内の溝形成方向の一部で前記凹部の開口部を架橋すると共に、前記凹部内の溝形成方向の残部で前記凹部の開口部を開放するように設けられた第１の絶縁膜と、
前記第１の絶縁膜が架橋した部分の下方を含む前記凹部内に流動性を有する材料を埋め込むことで形成され、前記第１の絶縁膜が設けられた部分以外の前記凹部内に設けられた第２の絶縁膜と
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成した溝等の凹部に絶縁膜を埋め込み形成する構成の半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、ＳＴＩ（shallow trench isolation）法による素子分離溝や配線間の溝等の凹部へ絶縁膜を埋め込み形成する方法として、熱ＣＶＤ（chemical vapor deposition）法や、プラズマＣＶＤ法、あるいは塗布法等がある。これらの方法では、微細化の進展に伴い、特に凹部の幅が５０ｎｍ以下になると、どの方法によっても、単一の膜による埋め込みでは、埋め込み性と、膜応力や絶縁耐性といったデバイスの構造や特性に影響を及ぼす膜特性の両立が困難になってきている。
【０００３】
これらを解決する方法として、例えば、半導体記憶装置の場合においては、メモリセル等の最小ピッチで形成された領域は埋め込み性に優れる塗布膜によって、周辺回路部等のより幅の広い領域は塗布膜と膜質に優れるＣＶＤ膜との組み合わせによって埋め込む方法が提案されている。
【０００４】
この中の一方法として、特許文献１に示されるような方法がある。これは、例えば素子分離溝の形成された半導体基板上に、プラズマＣＶＤ法によって、メモリセル部等の最小ピッチで形成された領域においては素子分離溝の内部に空隙を形成するように、また、周辺回路部等のメモリセル部より広い開口幅を有する素子分離溝においては、その底面および側面を覆うように、半導体基板上の全面に絶縁膜を形成する。この後、周辺回路部の上面をレジストによって被覆し、続いてドライエッチングによって、メモリセル部の素子分離溝内部に形成された空隙を開口露出させる。この後、レジストを除去し、塗布法によってこの空隙を充填するように絶縁膜を埋め込み形成するものである。
【０００５】
しかしながら、上記のような半導体装置の製造方法では、微細化の進展に伴って、絶縁膜を埋め込む前の素子や配線等の構造体部分が凹部に対して高いアスペクト比となり、しかも構造体部分は幅寸法が小さいため機械強度の低下がおこってきている。例えば素子分離溝や配線溝加工後のウェット洗浄処理での薬液の持つ表面張力や、素子分離溝や配線間に埋め込む塗布膜の応力などの外力によって、素子や配線が変形したり破壊したりするなどで確実に埋め込み処理ができなくなる不具合が出てきている。
【特許文献１】特開２００６−３３９４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体基板上に形成した溝等の特に狭い幅の凹部に確実に絶縁膜を埋め込み形成することができる半導体装置の製造方法およびこの製造方法によって得られる構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法の一態様は、半導体基板上に溝状の凹部を形成する工程と、前記凹部のうちの開口部の開口幅が所定の値以下のものの内部に当該凹部の形成方向に沿って空隙部が形成されるように第１の絶縁膜を形成する工程と、前記凹部の上面を横切るようにして前記開口部を所定幅で架橋する梁部を残すと共に、前記梁部を除く部分で少なくとも前記空隙部が露出するように前記第１の絶縁膜を除去する工程と、前記凹部内の前記空隙部内に流動性を有する材料を埋め込むことで前記凹部内に第２の絶縁膜を形成する工程とを備えたところに特徴を有する。
【０００８】
本発明の半導体装置の一態様は、上面もしくは当該上面に形成された部材に溝状の凹部が形成された半導体基板と、前記凹部内の溝形成方向の一部で前記凹部の開口部を架橋すると共に、前記凹部内の溝形成方向の残部で前記凹部の開口部を開放するように設けられた第１の絶縁膜と、前記第１の絶縁膜が架橋した部分の下方を含む前記凹部内に流動性を有する材料を埋め込むことで形成され、前記第１の絶縁膜が設けられた部分以外の前記凹部内に設けられた第２の絶縁膜とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、半導体基板上に形成された溝等の凹部内に絶縁膜を確実かつ良好に埋め込み形成することができ、また強度的に優れた構成を得ることができる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、フローティングゲート電極を備える構成のＮＡＮＤ型フラッシュメモリ装置に適用した本発明の第１の実施形態について図１ないし図１４を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成とされている。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された素子分離絶縁膜２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域（素子形成領域）３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１５】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
図３は上述した図２の構成のうちで、囲み線Ａで示す領域、すなわちメモリセルトランジスタの形成領域（メモリセル領域）に対応した幅の狭い素子分離絶縁膜２ａを備えた部分と、図２には示されていないが、メモリセルトランジスタの形成領域と隣接する領域との境界領域あるいは周辺回路領域に形成される幅の広い素子分離領域２ｂを備えた部分とを同時に断面と共に示す三次元的な模式図である。また、図示の部分は、図２中Ｙ軸方向に沿って形成している素子分離絶縁膜２の方向（図中白抜き矢印で示す方向）を見た断面で示しており、この状態では、シリコン基板１に素子分離絶縁膜２を埋め込み形成した後にその上面に対し所定高さまで平坦化処理を行ったところである。
【００１７】
図３において、半導体基板であるシリコン基板１の表層部には、所定深さで開口幅の異なる素子分離溝であるトレンチ１ａ、１ｂが凹部として形成され、これによりシリコン基板１の上面を帯状の活性領域３に分離形成している。分離された活性領域３は、メモリセル領域の端部において境界領域に対応する幅広な部分を有している。トレンチ１ａ、１ｂ内にはそれぞれシリコン酸化膜からなる素子分離絶縁膜２ａ、２ｂが埋め込み形成されている。シリコン基板１の活性領域３の上面には、ゲート絶縁膜として機能するシリコン酸化膜４が設けられ、その上面にフローティングゲート電極となる電極膜５が積層形成されている。これら活性領域３、シリコン酸化膜４および電極膜５は、後述するように一括して加工されるので、側面が面一に揃った状態に形成されている。
【００１８】
トレンチ１ａおよび１ｂの内部に埋め込み形成された素子分離絶縁膜２ａ、２ｂは、第１の絶縁膜としてのシリコン酸化膜６と、第２の絶縁膜としてのシリコン酸化膜７とから構成される。シリコン酸化膜６は、プラズマＣＶＤ（chemical vapor deposition）法により形成されるＴＥＯＳ（tetraethyl orthosilicate）酸化膜であり、シリコン酸化膜７は、流動性を有する塗布膜として利用できるポリシラザンを材料として形成されるものである。
【００１９】
開口幅が所定の値（例えば５０ｎｍ）以下のトレンチ１ａ内では、シリコン酸化膜６が底面から所定高さまで埋め込み形成されると共に、そのトレンチ１ａの中央部においてシリコン酸化膜６が形成されていない空隙部としてのボイドＶａがトレンチ１ａの長手方向に沿って形成されている。トレンチ１ａの開口部は、シリコン酸化膜６がなく開放された状態となっており、ボイドＶａの上部は開口された状態に形成されている。シリコン酸化膜７はボイドＶａ内に充填された状態に設けられると共にシリコン酸化膜６の上部に積層するように埋め込まれ、電極膜５の上面と同じ高さまで形成されている。
【００２０】
また、開口幅が所定の値（５０ｎｍ）より広いトレンチ１ｂ内では、所定膜厚のシリコン酸化膜６が側壁面および底面に沿うように形成され、トレンチ１ｂ中央部のシリコン酸化膜６が形成されずに残った凹部内にシリコン酸化膜７が充填されている。いずれのシリコン酸化膜６、７も電極膜５の上面の高さまで形成されている。なお、広いトレンチ１ｂ内には、シリコン酸化膜６のみを埋め込む構成とすることもできる。この場合には、後述する製造工程上での違いが生ずる。
【００２１】
図４は、図３中一点鎖線Ｂで示す部分の断面を示すもので、図３で示している断面とは異なる構造となっている部分の断面図である。この部分の断面では、図３の構成と異なり、トレンチ１ａ内に形成しているシリコン酸化膜６、７の形状が異なる。シリコン酸化膜６はトレンチ１ａ内で底面から電極膜５の上面の高さまで埋め込み形成され、トレンチ１ａの開口部が開放されることはなく、内部のボイドＶａは開口されていない状態で残っている。また、このボイドＶａ内にはシリコン酸化膜７が充填された状態となっている。これは、トレンチ１ａ内のシリコン酸化膜６の上面が開口した部分を介して流動性を有するポリシラザン溶液が横方向に移動することで内部に充填されて形成されたものである。
【００２２】
上記の構成では、ＣＭＰ（chemical mechanical polishing）処理がなされた結果、電極膜５上のシリコン酸化膜６、７が除去され、且つ上面が平坦に形成されている。図４に示すように、トレンチ１ａ内の開口部にシリコン酸化膜６が架橋するように一部残存しているので、加工工程の途中においてメモリセルトランジスタを形成する部分の活性領域３が倒壊したり変形するのを抑制することができる。
【００２３】
次に、上記構成の製造工程について図３、図４に加えて製造工程の各段階に対応する図５〜図１４も参照して説明する。なお、図５〜図１０は、図３に相当する部分の模式的な立体的断面図であり、図１１〜図１４は図４に相当する部分の模式的な断面図である。
まず、図５に示すように、シリコン基板１の上面にゲート絶縁膜用のシリコン酸化膜４を形成する。次に、シリコン酸化膜４の上面に多結晶シリコン膜からなるフローティングゲート電極用の電極膜５を積層形成する。さらに、この電極膜５の上面に加工用犠牲膜８を所定膜厚で形成する。
【００２４】
次に、図６に示すように、シリコン基板１に達するトレンチ１ａ、１ｂを形成する。これは、フォトリソグラフィ処理によりレジストをパターニングし、加工用犠牲膜８をハードマスクパターンとして加工し、これをマスクとして、ＲＩＥ（reactive ion etching）法により電極膜５、シリコン酸化膜４およびシリコン基板１をエッチング加工する。トレンチ１ａ、１ｂはシリコン基板１の所定深さまでエッチングして形成される。なお、トレンチ１ａはたとえば５０ｎｍ以下の開口幅に形成され、トレンチ１ｂは５０ｎｍを超える開口幅に形成されている。
この状態においては、メモリセル領域においてシリコン基板１の上部が狭いトレンチ１ａで帯状に分離された状態に形成されているので、活性領域３を分離形成している部分が、根本の部分から倒壊したり上部において隣接するもの同士が接触してしまうなど、アスペクト比が高くなるほど強度的に不安定な構造となる。
【００２５】
続いて、図７に示すように、上記した工程を経た構成の上面に、ＴＥＯＳと酸素（Ｏ２）を原料ガスとするプラズマＣＶＤ法によってシリコン酸化膜６を形成する。この場合、デバイスの最小パターン幅に対応する開口幅で形成されたメモリセル領域のトレンチ１ａにおいては、内部に空隙部としてのボイドＶａが形成されるように、また、周辺回路部等のより広い開口幅で形成されたトレンチ１ｂにおいては、その底面と側壁面を覆うように、シリコン基板１の全面に第１の絶縁膜であるシリコン酸化膜６を形成する。
【００２６】
シリコン酸化膜６はトレンチ１ａの開口部を覆うようにして内部に埋め込まれ、内部に形成されるボイドＶａは、その上端部が隣接する電極膜５の中間高さ程度に位置するように形成されている。この状態では、トレンチ１ａ内にシリコン酸化膜６が埋め込まれているので、メモリセル領域の帯状の活性領域３の部分が倒壊する恐れはなくなり、図６の状態に比べて強度的に安定している。なお、図７中、一点鎖線Ｂで示す部分の切断面を図１１に示す。この状態では、図７の手前側に見える断面と同じ構成となっている。
【００２７】
続いて、図８に示すように、フォトリソグラフィ処理によりシリコン酸化膜６の上面にレジスト９を塗布し、周辺回路部を覆うと共にメモリセル領域の一部をトレンチ１ａの形成方向と直交するようにパターニングしてレジスト９ａのパターンとする。ここではパターニングするレジスト９ａを直線状にトレンチ１ａを横断するように形成しているが、斜め方向に横切るように形成しても良いし、トレンチ１ａ間を階段状にジグザグに架け渡すように形成しても良いし、１個のトレンチ１ａの両側部分と連結する個別の部分を市松模様風に配置するパターンに形成しても良い。なお、図８中、一点鎖線Ｂで示す部分の切断面を図１２に示しており、この位置では、レジスト９ａがトレンチ１ａの上部にも連続的に架け渡された状態にパターニングされている。
【００２８】
次に、図９に示すように、パターニングしたレジスト９、９ａをマスクとして、ＲＩＥ法によりメモリセル領域のトレンチ１ａの内部に形成されたボイドＶａの上端部が開口露出するまでシリコン酸化膜６のエッチングを行う。これにより、トレンチ１ａ内のシリコン酸化膜６は隣接する電極膜５の中間部位程度までエッチングされ、ボイドＶａの上端部が露出して内部が外部に開放された状態となる。この後、アッシング処理によりレジスト９、９ａを除去し、さらにウェット処理により残渣除去を行う。
【００２９】
なお、図９中、一点鎖線Ｂで示す部分の切断面を図１３に示しており、この位置では、レジスト９ａで覆われた部分の直下に位置するシリコン酸化膜６が梁部６ａとしてエッチングされずに残存し、トレンチ１ａの上端開口部において隣接する電極膜５および加工用犠牲膜８の部分に梁部６ａが架け渡された状態となっている。これにより、シリコン酸化膜６の梁部６ａの直下の部分では、トレンチ１ａ内のボイドＶａも上端部が開口せず閉じた状態のまま残っている。しかし、ボイドＶａはトレンチ１ａの長手方向において繋がった状態に形成されているので、梁部６ａから外れた位置において外部と繋がるように開放されている。
【００３０】
ここで、シリコン酸化膜６の梁部６ａの部分において、トレンチ１ａの上端開口部を充填する状態にシリコン酸化膜６が残存するので、メモリセル領域のアスペクト比が高いトレンチ１ａが形成されたシリコン基板１の活性領域３部分の強度を高めることができる。これによって、上記したウェット処理において洗浄薬液のもつ表面張力によって受ける力に対して、活性領域３の部分が倒壊したり傾斜したりするのを防止することができる。
上記のシリコン酸化膜６のエッチング工程では、エッチング深さを隣接する電極膜５の中間部位程度までとしているが、中間部位よりも深くまでエッチングしても良い。また、同じくエッチング工程では、トレンチ１ａ内のシリコン酸化膜６を梁部６ａの直下部分を除いてすべてエッチング除去しても良い。
【００３１】
次に、図１０に示すように、塗布法によってポリシラザン膜を全面に成膜する。ポリシラザン膜は、ポリシラザン溶液を塗布したのちに、熱処理を行うことでシリコン酸化膜７に転換させるもので、ポリシラザン溶液のような流動性の高い塗布液を用いることで、トレンチ１ａ内のボイドＶａが開口している部分の内部やトレンチ１ｂ内のシリコン酸化膜６の内側にできた凹部内に確実に充填することができる。
【００３２】
さらに、ポリシラザン膜は、トレンチ１ａ内のボイドＶａを通じて横方向にも流動するので、図１４に示すように、シリコン酸化膜６の梁部６ａの下方に位置するボイドＶａの内部にもポリシラザン膜が充填される。なお、ここでは、シリコン酸化膜６の梁部６ａの下方に位置するボイドＶａの内部が必ずしもポリシラザン膜により完全に充填されなくても良い。この後、不要な含有物を除去するための水蒸気キュアを行ってポリシラザン膜をシリコン酸化膜７に転換する。この場合、前述したように、シリコン酸化膜６の梁部６ａの直下以外の部分のシリコン酸化膜６をエッチング工程ですべて除去している場合には、図１０の手前側に見える断面におけるトレンチ１ａ内全体をポリシラザン膜で埋め込むことになる。
【００３３】
なお、ポリシラザン溶液の塗布や、水蒸気キュア時に、ポリシラザンの持つ膜応力を受けることになるが、上記した梁部６ａを有するので、ここでもメモリセル部の活性領域３の構成部分が倒壊したり傾斜したりするのを防止することができる。
【００３４】
この後、図３に示しているように、ＣＭＰ法によって加工用犠牲膜８より上方に形成された余剰なシリコン酸化膜６の梁部６ａとシリコン酸化膜７を除去することでトレンチ１ａ、１ｂ内に素子分離絶縁膜２ａ、２ｂとしてシリコン酸化膜６および７を埋め込み形成した状態が得られる。
この後、ＲＩＥ法によるエッチング処理やウェット処理によるトレンチ１ａ、１ｂ内のシリコン酸化膜６、７のエッチバック加工、あるいはさらなる上層構造の形成工程、コンタクト穴や配線層の形成工程を経て、ＮＡＮＤ型フラッシュメモリ装置が形成される。
【００３５】
上記した第１の実施形態によれば、シリコン基板１にトレンチ１ａ、１ｂを設けた後に、シリコン酸化膜６を形成してトレンチ１ａ、１ｂ内を埋め込むと共に、トレンチ１ａではボイドＶａを積極的に形成してその内部にポリシラザンのような流動性を有する塗布膜を塗布し、これを水蒸気キュアすることでシリコン酸化膜７に転換して埋め込む工程を採用する。このとき、シリコン酸化膜６をエッチングする際に部分的に残して梁部６ａを形成するので、活性領域３の構成部分が倒壊したり変形するのを防止することができるようになる。
【００３６】
また、ＣＭＰ法により図３に示す状態に加工した後においても、トレンチ１ａ内にシリコン酸化膜６が上端開口部を架け渡されるように残存しているので、その後の熱処理工程などを経る際に、シリコン酸化膜７がさらに熱収縮などをすることで変形するのを抑制する効果がある。
【００３７】
なお、上記実施形態では、第１の絶縁膜であるシリコン酸化膜６をトレンチ１ａ内を埋め込む程度であって開口幅が広いトレンチ１ｂ内を埋め込まない程度の膜厚で形成するものを示し、エッチングやＣＭＰ法による加工を行う際に加工量を少なくすることができる場合を説明したが、これに限らず、シリコン酸化膜６の膜厚を実施形態に示したもの以上に厚くすることができ、さらにはトレンチ１ｂ内を完全に埋め込む程度まで膜厚を厚く設定することもできる。この場合には、広い開口幅のトレンチ１ｂ内にシリコン酸化膜７を埋め込む量を少なくすることができるので、熱処理などの際に発生する応力を低減する効果も埋め込み量を少なくするほど増大させることができる。
【００３８】
（第２の実施形態）
図１５〜図１９は本発明の第２の実施形態を示すもので、以下第１の実施形態と異なる部分について説明する。なお、図１５〜図１９のそれぞれにおいては、（ａ）が図３に示した位置の断面に相当し、（ｂ）が図４に示した位置の断面に相当する。
図１５は、図３の製造工程に対応した構造を示している。この実施形態においては、図１５（ａ）の構成つまりシリコン酸化膜６の梁部が上部に形成されない部分においては、第１の実施形態とほぼ同様の構成となる。また、梁部の下方の部分に相当する図１５（ｂ）に示す構成においては、トレンチ１ａ内のボイドＶｂが上面端部において開口した状態に形成されている。
【００３９】
図１６〜図１９は製造工程の各段階を示しており、図１６は、第１の実施形態における図７の製造工程の段階に相当する。図１６（ａ）、（ｂ）に示すように、この実施形態では、トレンチ１ａ内のボイドＶｂの上端部が加工用犠牲膜６の中間部位程度の高さとなるように、トレンチ１ａ、１ｂ内にシリコン酸化膜６を埋め込み形成する。
【００４０】
次に、図１７に示すように、フォトリソグラフィ処理によりレジスト９をパターニングし、図１７（ａ）の部分ではメモリセル領域のレジスト９を除去し、図１７（ｂ）の部分ではメモリセル領域のレジスト９をトレンチ１ａを横切るようにパターニングしたレジスト９ａを形成している。
【００４１】
続いて、図１８に示すように、ＲＩＥ法によりレジスト９、９ａをマスクとしてシリコン酸化膜６を所定深さまでエッチングする。このとき、図１８（ａ）に示す部分では、第１の実施形態と同様に、ボイドＶｂの上部が開口する状態となる。そして、図１８（ｂ）に示す部分においてはシリコン酸化膜６がエッチングされずに残った状態となり、梁部６ａが形成される。
【００４２】
次に、図１９に示すように、ポリシラザン溶液を塗布してポリシラザン膜を形成し、その後水蒸気キュアを行ってシリコン酸化膜７に転換する。このとき、ポリシラザン溶液は流動性を有するため、図１９（ａ）に示すボイドＶｂの内部に侵入して、トレンチ１ａ、１ｂ内にも確実に充填される。さらに、ポリシラザン溶液は図１９（ｂ）に示すように、シリコン酸化膜６の梁部６ａの下方においてもボイドＶｂ内に横方向からの流動により充填された状態となる。したがって、水蒸気キュアの後シリコン酸化膜７が充填された状態に形成される。この後、ＣＭＰ処理を行うことでシリコン酸化膜７および６を除去すると、図１５に示す状態の構成を得ることができる。
【００４３】
このような本実施形態においても、第１の実施形態と同様に、シリコン酸化膜６をエッチングする際に部分的に残して梁部６ａを形成するので、その後の処理工程において、活性領域３の構成部分が応力を受ける場合でも、倒壊したり変形するのを極力防止することができるようになる。
【００４４】
（第３の実施形態）
図２０および図２１は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、フローティングゲート電極を備える構成のＮＡＮＤ型フラッシュメモリ装置のゲート電極の加工工程に適用したところである。
図２０は、図３の状態に対応するもので、ワード線ＷＬを構成するゲート電極ＭＧ、選択ゲート電極ＳＧを分離形成し、そのゲート電極ＭＧの間に第１および第２の絶縁膜であるシリコン酸化膜１６、１７を埋め込み形成して層間絶縁膜１０としたものである。この図２０において、シリコン基板１１の活性領域となる部分の上面にゲート絶縁膜１２が形成され、その上面に各ゲート電極ＭＧおよびコンタクト領域に隣接して選択ゲート電極ＳＧが形成されている。ゲート電極ＭＧおよび選択ゲート電極ＳＧの間のシリコン基板１１の活性領域には不純物が導入されソース／ドレイン領域１１ｃが形成されている。
【００４５】
各ゲート電極ＭＧおよび選択ゲート電極ＳＧは、下層から多結晶シリコン膜などからなるフローティングゲート電極１３、ＯＮＯ（oxide-nitride-oxide）膜などからなるゲート間絶縁膜１４、多結晶シリコン膜およびシリサイド膜などからなるコントロールゲート電極１５が積層形成された構成である。選択ゲート電極ＳＧを構成するゲート間絶縁膜１４にはスリット状の開口部１４ａが形成され、フローティングゲート電極１３とコントロールゲート電極１５とを電気的に導通する構成とされている。
【００４６】
各ゲート電極ＭＧの隣接するもの同士およびゲート電極ＭＧと選択ゲート電極ＳＧの間は、凹部１１ａに相当する構造として所定の間隔（５０ｎｍ以下の間隔）を存した状態に形成され、２つの選択ゲート電極ＳＧ間の部分の領域は、広い間隔（５０ｎｍを超える幅）となっている凹部１１ｂとして形成されている。これはたとえばコンタクトを形成するための領域に対応するものである。
【００４７】
これらの凹部１１ａ、１１ｂには層間絶縁膜１０としてシリコン酸化膜１６および１７が埋め込み形成されている。凹部１１ａにおいては、ワード線方向の大部分で底面部からシリコン酸化膜１６がコントロールゲート電極１５の中間部位まで形成され、中央部には空隙部としてのボイドＶａが上端部を開口した状態に形成されている。そして、ボイドＶａ内およびシリコン酸化膜１６の上部にシリコン酸化膜１７がコントロールゲート電極１５の上面高さまで埋め込み形成されている。凹部１１ｂにおいては、底面部および側壁部に沿うように所定膜厚のシリコン酸化膜１６が形成され、中央部に残った凹部にシリコン酸化膜１７が埋め込み形成されている。
【００４８】
ここで、シリコン酸化膜１６は、例えばＴＥＯＳとオゾン（Ｏ３）を原料ガスとする熱ＣＶＤ法によって形成されるもので、その成膜条件によって凹部１１ａの内部にボイドＶａを形成している。また、シリコン酸化膜１７は、いわゆる凝縮ＣＶＤ法（あるいはＦＬＯＷ−ＣＶＤ法）、すなわち、原料あるいは反応中間生成物が、沸点以下となるか、または気相との平衡状態において液相として存在するような条件で基板上に液状膜を形成した後、加熱等によって架橋させて安定膜を得る手法によって形成されるもので、流動性を有していてボイドＶａ内や凹部１１ｂのシリコン酸化膜１６を形成した後の凹部内を充填することができるものである。
【００４９】
図２１は製造工程の一段階を示すもので、ゲート電極ＭＧおよび選択ゲート電極ＳＧを構成する積層膜を形成した後に、加工用犠牲膜１８をマスクとして各ゲート電極ＭＧおよび選択ゲート電極ＳＧを分離するためラインアンドスペースパターンでＲＩＥ法によりエッチング加工した構成において、加工後の積層膜上にシリコン酸化膜１６を形成し、そのシリコン酸化膜１６をゲート電極ＭＧが狭い間隔で形成されている部分を架橋するようにパターニングするエッチングを行って梁部１６ａが形成された状態を示している。
【００５０】
図２１（ａ）に断面を示す梁部１６ａが形成されていないワード線方向の大部分では、凹部１１ａ内にシリコン酸化膜１６のボイドＶａが形成されていてその上端部が開口する位置までエッチバックされている。また、図２１（ｂ）に断面を示す梁部１６ａが形成されている一部分では、凹部１１ａ内にシリコン酸化膜１６が埋め込まれた状態となっており、中央部にボイドＶａがそのまま残った状態となっている。しかし、このボイドＶａは、図２１（ｂ）に示す位置では閉じているが、凹部１１ａに沿った方向に連通していて、図２１（ａ）に示す部分で外部に開放されている。
【００５１】
なお、上記の工程では、図２１（ａ）に示したように、シリコン酸化膜１６が凹部１１ａ内でボイドＶａの上部が開口する程度にエッチングするようにしているが、これに限らず、これよりもエッチング量を多くすることもできるし、さらには、梁部１６ａの直下の部分を除いてすべてのシリコン酸化膜１６をエッチング除去することも可能である。
【００５２】
次に、図２１の状態で第１の実施形態と同様にしてシリコン酸化膜１７を形成すると、凹部１１ａ、１１ｂ内およびボイドＶａ内にも流動して充填される。そして、シリコン酸化膜１６による梁部１６ａを形成することで、シリコン酸化膜１７を埋め込み形成するまでの間の工程で、レジストの除去のためのアッシング処理や、残渣除去のためのウェット処理において応力がかかっても倒れにくい状態とすることができる。
【００５３】
例えば、ウェット処理である残渣除去の際の洗浄液の持つ表面張力による応力や、シリコン酸化膜１７を形成するための凝縮ＣＶＤ膜の充填時に発生する応力により、ゲート電極ＭＧや選択ゲート電極ＳＧの部材を変形させたり倒壊させたりする力が発生した場合でも、これら部材の間に残留させた梁部１６ａにより変形や倒壊を抑制することができる。
【００５４】
（第４の実施形態）
図２２および図２３は本発明の第４の実施形態を示すもので、第３の実施形態と異なるところは、凹部１１ａにおけるシリコン酸化膜１６が第２の実施形態において示したようなボイドＶｂを形成するようにしたところである。
図２２は、図１５の状態に対応した構造を示している。この実施形態においては、図２２（ａ）の構成つまりシリコン酸化膜１６の梁部が上部に形成されない部分においては、第３の実施形態とほぼ同様の構成となる。また、梁部の下方の部分を示す図２２（ｂ）に示す構成においては、凹部１１ａ内のボイドＶｂが上面端部において開口した状態に形成されている。図２３は、図２１に示した加工工程に対応するものであり、梁部１６ａの下方にボイドＶｂが残った構成となっている。他の部分は、第３の実施形態において第２の実施形態のボイドＶｂを伴った構成となることを除いてほぼ同じ構成および製造工程である。
【００５５】
このような本実施形態においても、第３の実施形態と同様に、シリコン酸化膜１６をエッチングする際に部分的に残して梁部１６ａを形成するので、その後の処理工程において、ゲート電極ＭＧや選択ゲート電極ＳＧの部材が応力を受ける場合でも、倒壊したり変形するのを極力防止することができるようになる。
【００５６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１の絶縁膜の形成において、トレンチ１ａ内に形成するボイドＶａ、Ｖｂは、梁部形成時のエッチングでボイドＶａ、Ｖｂの上端部が開口する程度の形状であれば寸法に制約はなく、これによって内部に流動性のある第２の絶縁膜を埋め込むことができる。
【００５７】
第１の絶縁膜により形成する梁部は、直線状に形成しても良いし、トレンチ１ａや凹部１１ａに対して斜めに形成したり、階段状に形成するなどさまざまな形状に形成することができ、倒壊や変形の恐れがある部分の間を個々に架橋するパターンに形成しても良い。また、実施形態においては、２本を並行して形成する例で示しているが、本数を増やしても良いし、様々なパターンを用いる構成とすることもできる。
【００５８】
流動性を有する材料の埋め込み方法として、ポリシラザン膜などの塗布膜を形成してシリコン酸化膜に転換する方法、凝縮ＣＶＤ法により形成するシリコン膜を用いる場合で説明したが、これ以外の塗布膜や流動性のある埋め込み材料であれば種々のものを適用することができる。
【００５９】
フローティングゲート構造のもの以外にも、ＭＯＮＯＳ型のものやＳＯＮＯＳ型など種々のＮＡＮＤ型フラッシュメモリ装置に適用できる。さらに、ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型フラッシュメモリ装置や、ＳＲＡＭ、ロジック回路など様々な半導体装置に適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における囲み線Ａで示す部分の模式的な立体的断面図
【図４】図３中線Ｂで示す切断面の模式的な断面図
【図５】製造工程の一段階における模式的な立体的断面図（その１）
【図６】製造工程の一段階における模式的な立体的断面図（その２）
【図７】製造工程の一段階における模式的な立体的断面図（その３）
【図８】製造工程の一段階における模式的な立体的断面図（その４）
【図９】製造工程の一段階における模式的な立体的断面図（その５）
【図１０】製造工程の一段階における模式的な立体的断面図（その６）
【図１１】図７の製造工程における切断線Ｂ部分の模式的な断面図
【図１２】図８の製造工程における切断線Ｂ部分の模式的な断面図
【図１３】図９の製造工程における切断線Ｂ部分の模式的な断面図
【図１４】図１０の製造工程における切断線Ｂ部分の模式的な断面図
【図１５】本発明の第２の実施形態を示す模式的な断面図
【図１６】製造工程の一段階における模式的な断面図（その１）
【図１７】製造工程の一段階における模式的な断面図（その２）
【図１８】製造工程の一段階における模式的な断面図（その３）
【図１９】製造工程の一段階における模式的な断面図（その４）
【図２０】本発明の第３の実施形態を示す模式的な断面図
【図２１】製造工程の一段階における模式的な断面図
【図２２】本発明の第４の実施形態を示す模式的な断面図
【図２３】製造工程の一段階における模式的な断面図
【符号の説明】
【００６１】
図面中、１、１１はシリコン基板（半導体基板）、１ａ、１ｂはトレンチ（凹部）、２、２ａ、２ｂは素子分離絶縁膜、４はシリコン酸化膜、５は電極膜、６、１６はシリコン酸化膜（第１の絶縁膜）、６ａ、１６ａは梁部、７、１７はシリコン酸化膜（第２の絶縁膜）、８は加工用犠牲膜、１０は層間絶縁膜、１１ａ、１１ｂは凹部、１２はゲート絶縁膜、１３はフローティングゲート電極、１４はゲート間絶縁膜、１５はコントロールゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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