(57)【要約】【課題】ＴＦＴアレイ検査において、隣接欠陥を有する画素電極と正常な画素電極との電位差を高め、ソースラインを挟む画素電極の隣接欠陥の検出感度を高める。【解決手段】ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンを用い、この駆動パターンによって得られる画素電極の電位分布によって、隣接する画素電極間の短絡欠陥を検出する。駆動パターンは、隣接する画素電極列の一方の画素電極列のみに負電圧を印加する検査信号のパターンであり、隣接する画素電極列の他方の画素電極列において短絡欠陥する画素電極を負電位側に強制的にオフセットさせる。これによって、隣接欠陥を有する画素電極の電位と正常な画素電極の電位との電位差を大きくし、ソースラインを挟んで隣接する画素電極間の短絡欠陥の検出を容易とする。【選択図】図１
2010122615.tif 000002
【特許請求の範囲】
【請求項１】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法において、
ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンを用い、当該駆動パターンによって得られる画素電極の電位分布によって、前記隣接する画素電極間の短絡欠陥を検出する検査方法であり、
前記駆動パターンは前記隣接する画素電極列の一方の画素電極列のみに負電圧を印加する検査信号を有し、当該負電圧の印加によって、隣接する画素電極列の他方の画素電極列において短絡欠陥する画素電極を負電位側に強制的にオフセットさせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出することを特徴とするＴＦＴ基板の検査方法。
【請求項２】
前記駆動パターンは、ソースラインに沿って隣接する画素電極列に対して、一方の画素電極列に正電圧を印加し他方の画素電極列に第１の負電圧を印加する第１の期間と、他方の画素電極列のみに第１の負電圧よりも負側の第２の負電圧を印加する第２の期間の２つの期間を時系列に有し、
当該ＴＦＴ駆動パターンの検査信号をソースラインに沿って隣接する画素電極列に対して交互に印加し、
前記第２の期間で取得される各画素電極の電位を画素電極毎に加算し、
加算した電位の電位分布において、短絡欠陥した隣接する画素電極の電位を正常な画素電極の電位よりも負電位側に偏らせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出することを特徴とする、請求項１に記載のＴＦＴ基板の検査方法。
【請求項３】
前記画素電極列に印加する電圧はＴＦＴアレイのソースラインの電圧であり、
前記第１の期間において、ＴＦＴアレイのゲートラインに正電圧を印加することによってＴＦＴをオンとして前記ソースラインに電圧を印加し、
前記第２の期間において、ＴＦＴアレイのゲートラインに負電圧を印加することによってＴＦＴをオフとし、前記他方の画素電極列のＴＦＴアレイのソースラインに前記第２の負電圧を印加することを特徴とする、請求項２に記載のＴＦＴ基板の検査方法。
【請求項４】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であって、
ＴＦＴ基板に電子線を照射する電子線源と、
ＴＦＴ基板から放出される二次電子を検出する検出器と、
ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、
前記検出器の検出信号に基づいて前記駆動パターンによって得られる画素電極の電位分布によって、前記隣接する画素電極間の短絡欠陥を検出する欠陥検出部とを備え、
前記検査信号生成部は、
ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンの検査信号を生成し、
前記駆動パターンは前記隣接する画素電極列の一方の画素電極列のみに負電圧を印加し、当該負電圧の印加によって、隣接する画素電極列の他方の画素電極列において短絡欠陥する画素電極を負電位側に強制的にオフセットさせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出することを特徴とする、ＴＦＴ基板の検査装置。
【請求項５】
前記駆動パターンは、ソースラインに沿って隣接する画素電極列に対して、一方の画素電極列に正電圧を印加し他方の画素電極列に第１の負電圧を印加する第１の期間と、前記他方の画素電極列のみに前記第１の負電圧よりも負側の第２の負電圧を印加する第２の期間の２つの期間を時系列に有し、
前記検査信号生成部は、前記ＴＦＴ駆動パターンの検査信号をソースラインに沿って隣接する画素電極列に対して交互に印加し、
前記欠陥検出部は、前記第２の期間で取得される各画素電極の電位を画素電極毎に加算し、加算した電位の電位分布において、短絡欠陥した隣接する画素電極の電位を正常な画素電極の電位よりも負電位側に偏らせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出することを特徴とする、請求項４に記載のＴＦＴ基板の検査装置。
【請求項６】
前記画素電極列に印加する電圧はＴＦＴアレイのソースラインの電圧であり、
前記検査信号生成部は、前記第１の期間において、ＴＦＴアレイのゲートラインに正電圧を印加することによってＴＦＴをオンとして前記ソースラインに電圧を印加し、
前記第２の期間において、ＴＦＴアレイのゲートラインに負電圧を印加することによってＴＦＴをオフとし、前記他方の画素電極列のＴＦＴアレイのソースラインに前記第２の負電圧を印加することを特徴とする、請求項５に記載のＴＦＴ基板の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶基板等の製造過程等で行われるＴＦＴアレイ検査に関し、特に、ＴＦＴアレイ検査する際のＴＦＴアレイ駆動に関する。
【背景技術】
【０００２】
液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。
【０００３】
ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として機能する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film transistor）が配設され、このＴＦＴに画素電極が接続される。
【０００４】
液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。
【０００５】
このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）
【０００６】
ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電位状態を検出することで欠陥検出を行うことができる。
【０００７】
ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。画素電極の欠陥として、例えば画素電極とソースラインとの間に短絡欠陥（Ｓ−ＤＳshort）、画素電極とゲートラインとの間に短絡欠陥（Ｇ−ＤＳshort）が知られている。また、画素電極とＴＦＴとの間の断線欠陥（Ｄ−open）が知られている。
【０００８】
また、上記した各画素電極における欠陥の他に、隣接する画素電極間で生じる隣接欠陥と呼ばれるものがある。この隣接欠陥として、横方向で隣接する画素電極間の欠陥（横ＰＰと呼ばれる）、縦方向で隣接する画素電極間の欠陥（縦ＰＰと呼ばれる）、隣接するソースライン間の短絡（Ｓ−Ｓshortと呼ばれる）、隣接するゲートライン間の短絡（Ｇ−Ｇshortと呼ばれる）が知られている。
【０００９】
図６は横方向の隣接欠陥を説明するための図である。図６中の破線は、横方向で隣接する画素電極１２eoと１２eeと間の短絡欠陥（横ＰＰ）と、横方向で隣接するソースラインＳloとＳleとの間の短絡欠陥（Ｓ−Ｓshort）をそれぞれ示している。なお、図６において、符号１１はＴＦＴを示し、符号１２が画素電極を示し、符号１３は付加容量を示し、符号１４はゲートラインを示し、符号１５はソースラインを示し、各符号に付与した添え字の“o”と“e”は隣接するゲートラインあるいはソースラインを示し、“oo”はゲートラインＧloとソースラインＳloが交差する点を示し、“oe”はゲートラインＧloとソースラインＳleが交差する点を示し、“eo”はゲートラインＧleとソースラインＳloが交差する点を示し、“ee”はゲートラインＧleとソースラインＳleが交差する点を示している。
【００１０】
電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。
【００１１】
図６に示す横方向の隣接欠陥の内で、ソースラインを挟んで隣接する画素電極１２eoと１２eeと間の短絡欠陥（横ＰＰ）に生じる隣接欠陥を検査する駆動パターンとしては、例えば、図７に示す例がある。図７（ａ）、（ｂ）はソースラインを挟んで隣接する画素電極の短絡欠陥を検出するためにそれぞれ隣接するソースラインに印加するソース信号例（図中の実線で示す）を示している。図８はこの駆動パターンによって形成される画素電極の電位分布を示している。
【００１２】
図７の区間ＳAにおいて、図７（ａ）のソース信号Ｓoは、図６中のＴＦＴ１１oo，１１oeを介して画素電極１２oo，１２eoに対して「+10V」を印加し、図７（ｂ）のソース信号Ｓeは、図６中のＴＦＴ１１oe，１１eeを介して画素電極１２oe，１２eeに対して「-10V」を印加する。電圧印加はゲート信号Ｇ（図７（ｄ）の+20V）によってゲートをオンとして行われる。図７（ａ），（ｂ）において破線で示す信号は各画素電極の電圧を示している。各画素電極の電圧検出は、ゲート信号Ｇに負電圧（図７では-15Ｖ）を印加してゲートをオフとする期間内に設定した計測期間において行う。
【００１３】
隣接する画素電極には、上記の区間ＳAの正負と入れ替えた区間ＳBの駆動パターンの検査信号が交互に印加される。
【００１４】
隣接欠陥が無い場合には、ソースラインを挟んで隣接する画素電極の内で、一方の画素電極には“＋電圧”（図７（ａ）の例では「+10V」）が印加され、他方の画素電極には“−電圧”（図７（ｂ）の例では「-10V」）が印加される。
【００１５】
隣接欠陥が有る場合には、一方の画素電極には“＋電圧”（図７（ａ）の例では「+10V」）が印加され、他方の画素電極には“−電圧”（図７（ｂ）の例では「-10V」）が印加されるが、ソースラインを挟んで隣接する画素電極は短絡しているため、両画素電極の電位はＴＦＴのＩ−Ｖ特性によるチャージ速度の差によって、図７（ｃ）に示すように、負電位のＶas、Ｖbsにチャージされる。
【００１６】
欠陥判定は、上記した駆動パターンを入れ替えて得られる２つの画素電極の電位分布について、同じ画素電極の電圧を加算して画素電極の電位分布を求め、この電位分布に基づいて行うことができる。図８（ａ）は隣接欠陥が無い場合の例を示している。
【００１７】
駆動パターンは、ソースラインを挟んで隣接する画素電極に印加される電圧は逆符号で絶対値が等しい関係にあると共に、時系列で逆の関係に入れ替えるため、時系列で隣り合う２つの計測期間で検出される電位分布は、符号が逆で絶対値が等しい電位の関係となる。
【００１８】
図８（ａ）中の電位分布Ａ（ソースラインＳloに対応する電位Ｖaoの“＋”分布、およびソースラインＳleに対応する電位Ｖaeの“−”分布）と、電位分布Ｂ（ソースラインＳloに対応する電位Ｖboの“−”分布、およびソースラインＳleに対応する電位Ｖbeの“＋”分布）とを加算すると、何れの画素電極も“零電位”となる。
【００１９】
他方、図８（ｂ）は隣接欠陥がある場合の例を示している。ソースラインを挟んで隣接する画素電極が短絡している場合には、短絡している画素電極の電位は同電位となり、隣接欠陥が無い画素電極の電位とは異なる電位となる。そのため、図８（ｂ）中の電位分布Ａと電位分布Ｂとを加算すると、隣接欠陥がある画素電極の電位は“零電位”以外の所定の電位（電位Ｖas、電位Ｖbs）となる。通常、電位Ｖasと電位Ｖbsは同電位となる。隣接欠陥が無い場合には加算した電位は“零電位”となるため、“零電位”以外の所定の電位の画素電極を抽出することによって、隣接欠陥した画素電極を検出することができる。
【００２０】
ソースラインを挟んで隣接する画素電極が短絡している場合に、画素電極の電位が“零電位”とならない理由はＴＦＴのＩ−Ｖ特性に起因する。隣接する画素電極が短絡しているときの電位の形成について図９を用いて説明する。
【００２１】
図９（ａ）はＴＦＴのＩ−Ｖ特性を模式的に示している。このＩ−Ｖ特性は横軸にＴＦＴのゲートとソース間の電圧ＶG-Sを示し、縦軸にドレイン電流Ｉdを示している。ドレイン電流は画素電極が形成する容量に電流を供給して画素電極を所定電圧とする。また、図９（ｂ）は隣接する画素電極において、共に0Vの状態から一方の画素電極に+10Vを印加し他方の画素電極に-10Vを印加するときの電位変化を模式的に示している。
【００２２】
隣接欠陥を有した画素電極は同時にチャージされるが、画素電極の容量のチャージ速度はドレイン電流の大小に依存し、ドレイン電流の大きな画素電極は速くチャージされる。そのため、隣接欠陥の画素電極の電位には零電位から偏りが生じることになる。
【００２３】
ゲート電圧を+20Vとした場合には、+10Vが印加された画素電極のＶG-Sは10Vとなり、-10Vが印加された画素電極のＶG-Sは30Vとなる。このＶG-Sの差によってドレイン電流に大小が生じるため、ＶG-Sが大きな画素電極はＶG-Sが小さな画素電極よりも早く所定電位にチャージされる。図９（ｂ）の破線ａはＶG-Sが大きな画素電極の電位変化を示し、図９（ｂ）の破線ｂはＶG-Sが小さな画素電極の電位変化を示している。この電位変化の差によって、隣接する画素電極の電位は図９（ｂ）の実線ｃで示すように“零電位”から一方の電位圧側（ここでは−側の電位側）に偏ることになる。+10Vと-10Vとを同時に印加した場合には、隣接欠陥を有する画素電極の電位は約-2V〜-3V程度となる。
【特許文献１】特開平５−３０７１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
ソースラインを挟んだ隣接欠陥の画素電極の電位は、＋チャージと−チャージのチャージ速度の差によって定まるため、正常な画素電極の電位と隣接欠陥の画素電極の電位との電位差は小さく、画像処理によって電位差を検出することは難しいという問題がある。
【００２５】
そこで、本発明は上記課題を解決して、ＴＦＴアレイ検査において、ソースラインを挟む画素電極の隣接欠陥の検出感度を高めることを目的とし、隣接欠陥を有する画素電極と正常な画素電極との電位差を高めることを目的とする。
【課題を解決するための手段】
【００２６】
本発明は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査において、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出するものであり、検査方法の態様と検査装置の態様とすることができる。
【００２７】
本発明のＴＦＴ基板の検査方法の態様は、ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンを用い、この駆動パターンによって得られる画素電極の電位分布によって、隣接する画素電極間の短絡欠陥を検出する。
【００２８】
本発明の検査方法に用いる駆動パターンは、隣接する画素電極列の一方の画素電極列のみに負電圧を印加する検査信号のパターンである。この負電圧の印加によって、隣接する画素電極列の他方の画素電極列において短絡欠陥する画素電極を負電位側に強制的にオフセットさせる。これによって、隣接欠陥を有する画素電極の電位と正常な画素電極の電位との電位差を大きくし、ソースラインを挟んで隣接する画素電極間の短絡欠陥の検出を容易とする。
【００２９】
本発明のＴＦＴ基板の検査方法に用いる駆動パターンは、ソースラインに沿って隣接する画素電極列に対して、一方の画素電極列に正電圧を印加し他方の画素電極列に第１の負電圧を印加する第１の期間と、他方の画素電極列のみに第１の負電圧よりも負側の第２の負電圧を印加する第２の期間の２つの期間を時系列に有し、ＴＦＴ駆動パターンの検査信号をソースラインに沿って隣接する画素電極列に対して交互に印加する。第２の期間で取得される各画素電極の電位を画素電極毎に加算し、加算した電位の電位分布において、短絡欠陥した隣接する画素電極の電位を正常な画素電極の電位よりも負電位側に偏らせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出する。
【００３０】
また、画素電極列に印加する電圧はＴＦＴアレイのソースラインの電圧であり、第１の期間において、ＴＦＴアレイのゲートラインに正電圧を印加することによってＴＦＴをオンとしてソースラインに電圧を印加し、第２の期間において、ＴＦＴアレイのゲートラインに負電圧を印加することによってＴＦＴをオフとし、他方の画素電極列のＴＦＴアレイのソースラインに第２の負電圧を印加する。
【００３１】
本発明のＴＦＴ基板の検査装置は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であり、ＴＦＴ基板に電子線を照射する電子線源と、ＴＦＴ基板から放出される二次電子を検出する検出器と、ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、検出器の検出信号に基づいて駆動パターンによって得られる画素電極の電位分布によって、隣接する画素電極間の短絡欠陥を検出する欠陥検出部とを備える。
【００３２】
検査信号生成部は、ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンの検査信号を生成する。この駆動パターンは、隣接する画素電極列の一方の画素電極列のみに負電圧を印加し、この負電圧の印加によって、隣接する画素電極列の他方の画素電極列において短絡欠陥する画素電極を負電位側に強制的にオフセットさせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出する。
【００３３】
駆動パターンは、ソースラインに沿って隣接する画素電極列に対して、一方の画素電極列に正電圧を印加し他方の画素電極列に第１の負電圧を印加する第１の期間と、前記他方の画素電極列のみに前記第１の負電圧よりも負側の第２の負電圧を印加する第２の期間の２つの期間を時系列に有する。
【００３４】
検査信号生成部は、ＴＦＴ駆動パターンの検査信号をソースラインに沿って隣接する画素電極列に対して交互に印加する。欠陥検出部は、第２の期間で取得される各画素電極の電位を画素電極毎に加算し、加算した電位の電位分布において、短絡欠陥した隣接する画素電極の電位を正常な画素電極の電位よりも負電位側に偏らせることによって、ソースラインを挟んで隣接する画素電極間の短絡欠陥を検出する。
【００３５】
また、画素電極列に印加する電圧はＴＦＴアレイのソースラインの電圧であり、検査信号生成部は、第１の期間において、ＴＦＴアレイのゲートラインに正電圧を印加することによってＴＦＴをオンとして前記ソースラインに電圧を印加し、第２の期間において、ＴＦＴアレイのゲートラインに負電圧を印加することによってＴＦＴをオフとし、他方の画素電極列のＴＦＴアレイのソースラインに第２の負電圧を印加する。
【発明の効果】
【００３６】
本発明によれば、ソースラインを挟む画素電極において、隣接欠陥を有する画素電極と正常な画素電極との電位差を高め、隣接欠陥の検出感度を高めることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について、図を参照しながら詳細に説明する。
【００３８】
図１は、本発明のＴＦＴアレイ検査装置の概略図である。ＴＦＴアレイ検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。
【００３９】
プローバ８は、プローブピン（図示していない）が設けられたプローバフレームを備える。プローバ８は、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、検査信号生成部４で生成した検査信号をＴＦＴアレイに印加する。
【００４０】
ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。
【００４１】
電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。
【００４２】
欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。
【００４３】
検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の検査パターンを生成する。この検査パターンについては後述する。
【００４４】
走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子線源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子線源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。
【００４５】
次に、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出することによって、隣接する画素電極間の短絡欠陥を検出する検査方法について、図２〜図４を用いて説明する。
【００４６】
本発明のＴＦＴアレイ検査は、ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンを用い、この駆動パターンによって得られる画素電極の電位分布に基づいて行う。
【００４７】
駆動パターンは隣接する画素電極列の一方の画素電極列のみに負電圧を印加する検査信号を有するものであり、この負電圧の印加によって、隣接する画素電極列の他方の画素電極列において短絡欠陥する画素電極を負電位側に強制的にオフセットさせることによって、隣接欠陥を有する画素電極の電位を負電位側に大きく偏らせて、隣接欠陥を有する画素電極の電位と正常な画素電極の電位との電位差を大きくし、画素電極の電位差による画素電極の短絡欠陥の検出を容易なものとする。
【００４８】
従来の駆動パターンでは、短絡する画素電極へのチャージ速度の差に基づいて、隣接欠陥を有する画素電極の電位と正常な画素電極の電位との間に電位差を形成するため、電位差を大きくすることが難しかったが、本発明による駆動パターンを用いることによって、短絡欠陥する画素電極を負電位側に強制的にオフセットさせるため、隣接欠陥を有する画素電極の電位を負電位側に大きく偏らせることができるため、画素電極の電位差による画素電極の短絡欠陥の検出を容易とすることができる。
【００４９】
図２は、本発明のＴＦＴアレイ検査に用いる検査信号による駆動パターンの一例を説明するための信号図である。
【００５０】
図２（ａ）のソース信号Ｓoは、図６中のＴＦＴ１１oo，１１oeを介して画素電極１２oo，１２eoに対して「+10V」を印加し、図２（ｂ）のソース信号Ｓeは、図６中のＴＦＴ１１oe，１１eeを介して画素電極１２oe，１２eeに対して「-10V」を印加する。電圧印加は、図２中の第１の期間Ｔ1と第２の期間Ｔ2によって行う。第１の期間Ｔ1では画素電極に正側の電圧を印加し、第２の期間Ｔ2は画素電極に負側の電圧を印加する。第１の期間Ｔ1の電圧印加は、ゲート信号によってゲートをオン状態とすることによって行う。第２の期間Ｔ2の電圧印加は、ゲートをオフとした状態において、一方の画素電極に印加するソース電圧を他方の画素電極に印加するソース電圧よりも低い負電圧（「-20V」）とすることによって、一方の画素電極にのみを負電位側に強制的にオフセットし、これによって、隣接欠陥の画素電極と正常画素電極との電位差を大きくして検出を容易とする。
【００５１】
隣接する画素電極には、上記の駆動パターンの検査信号において、前記したＳoとＳeとの関係を入れ替えて、区間ＳAと区間ＳBとで交互に印加する。
【００５２】
図２（ａ），（ｂ）において破線で示す信号は各画素電極の電圧を示している。各画素電極の電圧検出は、ゲート信号Ｇに負電圧（図７では-15Ｖ）を印加してゲートをオフとする期間内に設定した計測期間において行う。
【００５３】
隣接欠陥が無い場合には、ゲートがオンとなる第１の期間Ｔ1（図２（ｄ））において、ソースラインを挟んで隣接する画素電極の内の、一方の画素電極には正の“＋電圧”（図２（ａ），（ｂ）の例では「+10V」）が印加され、他方の画素電極には負の“−電圧”（図２（ａ），（ｂ）の例では「-10V」）が印加される。
【００５４】
第２の期間Ｔ2では、ゲートをオフとした状態において、一方の画素電極に印加するソース電圧を他方の画素電極に印加するソース電圧よりも低い負電圧とする。この第２の期間Ｔ2では、ソースラインを挟んで隣接する画素電極の内で、正の“＋電圧”が印加された画素電極はゲートがオフ状態であるため正の電位を保持する。一方、他方の画素電極はゲート電圧よりも低い負の第２の電圧（図２（ａ），（ｂ）の例では「-20V」）が印加され、この第２の電圧によって画素電極にドレイン電流が流れて低い負電位となる。
【００５５】
隣接欠陥が有る場合には、第１の期間Ｔ1では、従来の場合と同様に、一方の画素電極には“＋電圧”（図２（ａ）の例では「+10V」）が印加され、他方の画素電極には“−電圧”（図２（ｂ）の例では「-10V」）が印加され、ソースラインを挟んで隣接する画素電極は短絡しているために、両画素電極の電位はＴＦＴのＩ−Ｖ特性によるチャージ速度の差によって、負電位Ｖas、Ｖbsにチャージされる。
【００５６】
これに対して、第２の期間Ｔ2では、一方の画素電極は正の電位に保持され、他方の画素電極にはゲート電圧よりも低い負の第２の電圧（図２（ａ），（ｂ）の例では「-20V」）が印加されて低い負電位となる（図２（ｃ）中の負電位ＶAs、ＶBs）。
【００５７】
欠陥判定は、上記した駆動パターンを入れ替えて得られる２つの画素電極の電位分布について、同じ画素電極の電圧を加算して画素電極の電位分布を求め、この電位分布に基づいて行うことができる。図３は画素電極の電位分布を説明するための図であり、図３（ａ）は隣接欠陥が無い場合の例を示し、図３（ｂ）は隣接欠陥がある場合の例を示している。
【００５８】
駆動パターンは、ソースラインを挟んで隣接する画素電極に印加される電圧は逆符号で絶対値が等しい関係にあると共に、時系列で逆の関係に入れ替えるため、時系列で隣り合う２つの計測期間で検出される電位分布は、符号が逆で絶対値が等しい電位の関係となる。
【００５９】
隣接欠陥が無い場合には、図３（ａ）中の電位分布Ａ（ソースラインＳloに対応する電位ＶAoの“+10V”の分布、およびソースラインＳleに対応する電位ＶAeの“-20V”分布）と、電位分布Ｂ（ソースラインＳloに対応する電位ＶBoの“-20V”分布、およびソースラインＳleに対応する電位ＶBeの“+10V”分布）とを加算すると、何れの画素電極も“-5V”となる。
【００６０】
他方、隣接欠陥がある場合には、ソースラインを挟んで隣接する画素電極が短絡しているため、短絡している画素電極の電位は同電位となり、隣接欠陥が無い画素電極の電位とは異なる電位となる。第２の期間Ｔ2内に設定した計測期間では、電位ＶAsおよび電位ＶBsは、第２の電圧（図２の例では「-20V」）が印加されるため、図３（ｂ）中の隣接欠陥の画素電極の電位は“-20V”となる。
【００６１】
そのため、図３（ｂ）中の電位分布Ａと電位分布Ｂとを加算すると、隣接欠陥がある画素電極の電位ＶAs、ＶBsは“零電位”以外の所定の電位“-20V”となる。隣接欠陥が無い画素電極の電位は“-5V”となる。これによって、画素電極の電位分布は、隣接欠陥がある画素電極の電位と隣接欠陥が無い画素電極の電位との電位差を大きくすることができる。
【００６２】
図４は、本発明のＴＦＴアレイ検査の検査手順を説明するためのフローチャートである。区間ＳAにおいて、電位分布Ａを形成する駆動パターンの検査信号を印加して(S1)、計測期間内で各画素電極の電位を計測し(S2)、区間ＳBにおいて、電位分布Ｂを形成する駆動パターンの検査信号を印加して(S3)、計測期間内で各画素電極の電位を計測する(S4)。
【００６３】
S2で求めた電位分布ＡとS4で求めた電位分布Ｂとに基づいて、各画素電極について電位を加算し(S5)、加算して得られた画素電極の電位に基づいて欠陥判定を行う(S6)。
【００６４】
図５は、欠陥検出部６の構成例を説明するためのブロック図である。図５（ａ）は欠陥検出の信号処理をデジタル処理で行う場合を示し、図５（ｂ）は欠陥検出の信号処理をアナログ処理で行う場合を示している。
【００６５】
図５（ａ）に示す欠陥検出部６の構成は、検出電位をアナログ信号からデジタル信号に変換するＡ／Ｄ変換回路６Ａと、区間ＳAとＳBの電位を各画素電極について一次的に記憶する記憶回路６Ｂと、記憶回路６Ｂに記憶した区間ＳAの電位と区間ＳBの電位との平均値を算出する平均値算出回路６Ｃと、平均値算出回路６Ｃで算出した電位を閾値と比較して、欠陥の有無を判定する比較回路６Ｄとを備える。図３（ｂ）に示した電位分布例では、閾値として-5Vと-20Vとの間に電圧値を設定する。
【００６６】
図５（ｂ）に示す欠陥検出部６の構成は、区間ＳAと区間ＳBの電位を各画素電極について加算する加算回路６ａと、加算回路６ａで算出した電位を閾値と比較して、欠陥の有無を判定する比較回路６ｂとを備える。図３（ｂ）に示した電位分布例では、閾値として-5Vと-20Vとの間に電圧値を設定する。加算回路６ａは、例えば、オペアンプによる積分回路を用いて構成することができる。
【００６７】
なお、上記説明では、Cs on Com型ＴＦＴアレイを例としているが、Cs on Gate型ＴＦＴアレイの場合についても同様とすることができる。
【産業上の利用可能性】
【００６８】
本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明のＴＦＴアレイ検査装置の概略図である。
【図２】本発明のＴＦＴアレイ検査に用いる検査信号による駆動パターンの一例を説明するための信号図である。
【図３】本発明の画素電極の電位分布を説明するための図である。
【図４】本発明のＴＦＴアレイ検査の検査手順を説明するためのフローチャートである。
【図５】本発明の欠陥検出部の構成例を説明するためのブロック図である。
【図６】横方向の隣接欠陥を説明するための図である。
【図７】短絡欠陥（横ＰＰ）に生じる隣接欠陥を検査する駆動パターンの一例を説明するための信号図である。
【図８】駆動パターンによって形成される画素電極の電位分布を示す図である。
【図９】隣接する画素電極が短絡しているときの電位形成を説明するための図である。
【符号の説明】
【００７０】
１…アレイ検査装置、２…電子線源、３…二次電子検出器、４…検査信号生成部、５…信号処理部、６…欠陥検出部、６Ａ…変換回路、６Ｂ…記憶回路、６Ｃ…平均値算出回路、６Ｄ…比較回路、６ａ…加算回路、６ｂ…比較回路、７…ステージ、８…プローバ、９…走査制御部、１０…基板、１２oe，１２ee，１２oo，１２eo…画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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