(57)【要約】【課題】複数のしきい値電圧をもつソース・ドレインが対称構造であるMOSトランジスタを同一基板上に搭載するとき、各MOSトランジスタのソース・ドレインの接続入れ替えに対して電気的に対称な特性を提供することにある。【解決手段】しきい値電圧の大きいMOSトランジスタ９にはハロー拡散領域４を設け、しきい値電圧の小さいMOSトランジスタ１６からはハローインプラを除く。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成された第１MOSトランジスタと第２MOSトランジスタとを有し、
前記第１MOSトランジスタは、第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間の前記主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下の前記半導体基板に形成される第１導電型のチャネル拡散領域と、前記チャネル拡散領域と前記ソース・ドレイン領域間の前記半導体基板に形成される前記ソース・ドレイン領域より低濃度な不純物濃度を持つ第２導電型のLDD領域と、前記LDD領域の直下、前記ソース・ドレイン領域の一部に第１導電型のハロー拡散領域とを有し、
前記第２MOSトランジスタは、第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間の前記主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下の前記半導体基板に形成される第１導電型のチャネル拡散領域と、前記チャネル拡散領域と前記ソース・ドレイン領域間の前記半導体基板に形成される第２導電型のLDD領域とを有しており、
前記第２MOSトランジスタにおけるチャネル拡散領域の不純物濃度は前記第１MOSトランジスタにおけるチャネル拡散領域の不純物濃度よりも小さく、前記第２MOSトランジスタには、前記LDD領域の直下、前記ソース・ドレイン領域の一部に第１導電型のハロー拡散領域を有しない半導体装置。
【請求項２】
請求項１において、
前記第２MOSトランジスタのゲート長は、前記第１MOSトランジスタのゲート長よりも長いことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第２MOSトランジスタのしきい値電圧は、前記第１MOSトランジスタのしきい値電圧より低いことを特徴とする半導体装置。
【請求項４】
請求項１において、
上記第１MOSトランジスタ及び上記第２MOSトランジスタは、上記ゲート電極の形成後に、上記チャネル拡散領域及び上記LDD領域が形成される半導体装置。
【請求項５】
請求項１において、
上記第２MOSトランジスタのソース・ドレインを入れ替えた場合のしきい値電圧偏差は、上記第１MOSトランジスタのソース・ドレインを入れ替えた場合のしきい値電圧偏差以下である半導体装置。
【請求項６】
第１導電型の半導体基板の主面に形成された第１MOSトランジスタと第２MOSトランジスタとを有し、
前記第１MOSトランジスタは、第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間の前記主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下の前記半導体基板に形成される第１導電型のチャネル拡散領域と、前記チャネル拡散領域と前記ソース・ドレイン領域間の前記半導体基板に形成される前記ソース・ドレイン領域より低濃度な不純物濃度を持つ第２導電型のLDD領域と、前記LDD領域の直下、前記ソース・ドレイン領域の一部に第１導電型のハロー拡散領域とを有し、
前記第２MOSトランジスタは、第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間の前記主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下の前記半導体基板に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域と前記ソース・ドレイン領域間の前記半導体基板に形成される第２導電型のLDD領域とを有しており、
前記第２MOSトランジスタには、前記LDD領域の直下、前記ソース・ドレイン領域の一部に第１導電型のハロー拡散領域を有しない半導体装置。
【請求項７】
請求項６において、
前記第２MOSトランジスタのゲート長は、前記第１MOSトランジスタのゲート長よりも長いことを特徴とする半導体装置。
【請求項８】
請求項６において、
前記第２MOSトランジスタのしきい値電圧は、前記第１MOSトランジスタのしきい値電圧と比べしきい値電圧が正負逆転していることを特徴とする半導体装置。
【請求項９】
請求項６において、
上記第１MOSトランジスタ及び上記第２MOSトランジスタは、上記ゲート電極の形成後に、上記チャネル拡散領域及び上記LDD領域が形成される半導体装置。
【請求項１０】
請求項６において、
上記第２MOSトランジスタのソース・ドレインを入れ替えた場合のしきい値電圧偏差は、上記第１MOSトランジスタのソース・ドレインを入れ替えた場合のしきい値電圧偏差以下である半導体装置。
【請求項１１】
ゲート電極を形成する第１工程と、
第１のフォトマスクを用いて第１の基板濃度プロファイルを形成する第２工程と、
第２のフォトマスクを用いて第２の基板濃度プロファイルを形成する第３工程とを含み、
上記第２工程及び上記第３工程はそれぞれ、上記第１工程で形成されたゲート電極をマスクとしてトランジスタのLDD領域を形成し、
上記第２工程は、上記第１工程で形成されたゲート電極をマスクとしてトランジスタのハロー拡散領域を形成し、上記第３工程は、トランジスタのハロー拡散領域を形成しない半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、MOSトランジスタを備えた半導体装置に関し、特にしきい値電圧の異なる複数のMOSトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、携帯用RF回路などでは、アナログ回路についても微細化されたプロセスによって作製し、デジタル回路とアナログ回路とを混載する回路（「ミックスドシグナル回路」と称する）が用いられるようになっている。このようなミックスドシグナル回路では、論理部のデジタル回路を構成するエンハンスMOSトランジスタに加え、レギュレーター部などのアナログ回路で使用されるディプレッションMOSトランジスタを必要とする。エンハンスMOSトランジスタとは、例えばＮ型であればしきい値電圧が正の値であり、ディプレッションMOSトランジスタはしきい値電圧が負の値のMOSトランジスタである。一般的にミックスドシグナル回路に使用されるエンハンスとディプレッションMOSトランジスタのしきい値電圧の絶対値はディプレッションMOSトランジスタが小さいことが多い。またアナログ回路において用いられるMOSトランジスタはその電気的特性が回路動作に影響を及ぼすため、しきい値電圧の異なる複数のMOSトランジスタを、精度高く、同一半導体基板内に作製することが求められる。
【０００３】
なお、本明細書において、しきい値電圧の大小を比較する場合は、その絶対値で比較する。すなわち、エンハンスN型MOSトランジスタ、ディプレッションP型MOSトランジスタのしきい値電圧は正の値をとり、ディプレッションN型MOSトランジスタ、エンハンスP型MOSトランジスタのしきい値電圧は負の値をとるが、しきい値電圧の大小を比較する場合には、その絶対値の大きさで比較している。また、MOSトランジスタという用語も一般的な絶縁ゲート型電界効果トランジスタの意味で用いている。
【０００４】
発明者らは、本発明が完成した後にハローインプラとMOSトランジスタのしきい値電圧との関係に言及した先行技術という観点から公知例調査を行った結果、特許文献１、２を見出した。
【０００５】
特許文献１では、チャネル領域に注入した不純物が熱処理工程で拡散し、しきい値電圧のばらつきの原因になっているとして、熱処理工程後に行われるハロー層への不純物の注入量を積極的に制御することでトランジスタのしきい値電圧のばらつきをなくすことを開示している。
【０００６】
特許文献２では、トランジスタのしきい値電圧にはソース側の不純物濃度が強く影響し、短チャネル効果にはドレイン側の不純物濃度が強く影響することから、低しきい値電圧（ハロー層はしきい値電圧を高める方向に作用する）と短チャネル効果耐性の双方を高めるため、ソース・ドレイン側はハロー注入領域の濃度を異ならせることを開示している。
【０００７】
【特許文献１】特開２０００−１５０８８５号公報
【特許文献２】特開２００１−７３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ハローインプラ工程は、微細化の進んだMOSトランジスタの作製において行われ、しきい値電圧がゲート長の縮小とともに低下する短チャネル効果の抑制を目的とする。
【０００９】
MOSトランジスタは意図しない場合を除いてソース、ドレインが対称構造をなし、その電気的特性にソース、ドレイン接続の入れ替えによる差（以下、「非対称特性」という）が発生しないことが望ましい。しかしながら、発明者らはしきい値電圧の小さいMOSトランジスタでは電気的な非対称特性、特にしきい値電圧に非対称特性が発生することを見出した。その原因を検討した結果、しきい値電圧の非対称特性は、ハローインプラ工程によって形成されるハロー拡散層が非対称に形成されることによるものであることが分かった。
【００１０】
一般に、MOSトランジスタの特性、特にしきい値電圧は基板(ウエル拡散層)に形成されたチャネル拡散層により制御される。チャネル拡散層はゲート絶縁膜およびゲート電極の形成前にイオン打ち込みにより形成される。チャネル拡散層を形成するイオン打ち込み領域は完成時のチャネル長より大きく、イオン打ち込み時に基板面に対する角度のばらつきがあっても、チャネル拡散層は一様の不純物濃度で形成されることになる。そのため、チャネル拡散層形成を原因とするしきい値電圧の非対称特性は発生しない。一方、ハロー拡散層の形成はゲート酸化膜、ゲート電極形成後に行われ、LDD層下部を覆うように局所的に形成するため、イオン打ち込み時に基板面に対する角度がばらつくと、非対称なハロー拡散領域が形成される。
【００１１】
通常、しきい値電圧の低いディプレッション型のMOSトランジスタをエンハンス型のMOSトランジスタと混載する場合、ディプレッション型のMOSトランジスタのハロー拡散層は、エンハンス型MOSトランジスタのハロー拡散層と同じ工程で形成される。その際、次のような問題が発生する。エンハンス型MOSトランジスタに対して相対的に不純物濃度の薄いチャネル拡散層を有する低しきい値電圧MOSトランジスタでは、ハロー拡散層の不純物濃度が高しきい値電圧のMOSトランジスタに比べ、しきい値電圧に影響を与える。またチャネル拡散層とハロー拡散層とで不純物の導電性が逆になるディプレッション型のMOSトランジスタでは、チャネル拡散層とハロー拡散層が重なり合う部分でしきい値電圧を律則する。いずれもハロー拡散層でしきい値電圧を律則し、そのハロー拡散層が非対称に形成されている場合、しきい値電圧も非対称性をもつ。
【００１２】
図２は、しきい値電圧の小さいN導電型ディプレッションMOSトランジスタのしきい値電圧のウエハ面内ばらつきの平均値を示したものである。No.１からNo.３のしきい値電圧は、ハロー拡散層形成時の打ち込み角度０°、１°、３°の条件下での値を示している。ここで、打ち込み角度は、ゲート長方向に平行でシリコンウエハに対して垂直な平面上で定義され、シリコンウエハに対して垂直な軸を０°とする。また、ウエハ面内のしきい値電圧の平均値を「Vth」とするが、ウエハに対してある方向のソース・ドレインの接続時をS/D正規、S/D正規に対してソース・ドレインを入れ替えたものをS/D反転と表記している。また、ウエハ面内のしきい値電圧のS/D正規、S/D反転の差の平均値を「ΔVth」とした。ここで、Vthはゲート幅10umのMOSトランジスタに対して、ドレイン電圧5V,ソース電圧、基板電圧0Vの条件を固定したまま、ゲート電圧を0.01Vステップで-1Vから正方向にスイープし、ソース-ドレイン電流が10nAを超えたときのゲート電圧とする。
【００１３】
図２に示すように、ΔVthのハロー打ち込み入射角への依存性は大きく、３°の条件ではVthがソース・ドレインの入れ替えで２倍の差が発生している。これは次のように説明できる。ゲート形成後にハロー工程があるため打ち込み角度が大きいほど、片方のゲート端部の半導体面に打ち込まれるイオンの量はゲートが障害物となり減少し、もう一方のゲート端部の半導体面に打ち込まれるイオンの量は、斜めに打ち込まれることからゲート下部にまでおよび増加する。以上によりゲート端部のハロー拡散層を形成するイオン量が両側で異なり、ソース側の不純物濃度で決まるしきい値電圧は、S/D入れ替えしたときに非対称性を示す。
【課題を解決するための手段】
【００１４】
本発明の代表的なものの一例を示せば以下の通りである。すなわち、第１MOSトランジスタと第２MOSトランジスタとを第１導電型の半導体基板の主面に形成し、第１MOSトランジスタは、第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間の主面上にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極下の半導体基板に形成される第１導電型のチャネル拡散領域と、チャネル拡散領域とソース・ドレイン領域間の半導体基板に形成されるソース・ドレイン領域より低濃度な第２導電型のLDD領域と、LDD領域及びソース・ドレイン領域の直下に第１導電型のハロー拡散領域とを有し、第２MOSトランジスタは、第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間の主面上にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極下の半導体基板に形成される第１導電型のチャネル拡散領域と、チャネル拡散領域とソース・ドレイン領域間の半導体基板に形成される第２導電型のLDD領域とを有しており、第２MOSトランジスタのチャネル拡散領域の不純物濃度は第１MOSトランジスタのチャネル拡散領域の不純物濃度よりも小さく、かつ、第２MOSトランジスタには、LDD領域、ソース・ドレイン領域の直下に第１導電型のハロー拡散領域が有しない。
【００１５】
さらに、ハローインプラの有無の異なるトランジスタを形成する工程において、ゲート電極を形成する第１工程と、第１のフォトマスクを用いて第１の基板濃度プロファイルを形成する第２工程と、第２のフォトマスクを用いて第２の基板濃度プロファイルを形成する第３工程とを含み、第２工程及び第３工程はそれぞれ、第１工程で形成されたゲート電極をマスクとしてトランジスタのLDD領域を形成し、第２工程は、第１工程で形成されたゲート電極をマスクとしてトランジスタのハロー拡散領域を形成し、第３工程は、トランジスタのハロー拡散領域を形成しないようにする。
【発明の効果】
【００１６】
しきい値の異なる２種類の同導電型のMOS型トランジスタを同一基板上に形成し、しきい値電圧の大きいエンハンス型MOSトランジスタの短チャネル効果を抑止し、かつしきい値電圧の小さい、エンハンス型またはディプレッション型MOS型トランジスタのしきい値電圧のバラツキを低減する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を図面を用いて詳細に説明する。以下の説明では、Ｎ導電型MOSトランジスタの例で説明するが、当該構造におけるすべての極性を逆にすることで得られるP導電型MOSトランジスタについても同様である。半導体基板とは、MOSトランジスタのチャネル反転領域を形成する濃度層を指し、シリコンウエハの基板だけでなく、エピタキシャル成長した層、イオン打ち込みで形成された拡散層を含む一般的にMOSトランジスタのウェルと呼ばれる領域を指す。
【実施例１】
【００１８】
図１は本発明のMOSトランジスタ構造の実施例を示す。図１において、P型半導体基板に、第１MOSトランジスタ９および第２MOSトランジスタ１６が形成されている。また、第１MOSトランジスタ９と第２MOSトランジスタ１６とは、素子分離絶縁膜1７によって、電気的にソース、ドレインが分離されている。ここで、第２MOSトランジスタ１６のしきい値電圧は第１MOSトランジスタ９のしきい値電圧よりも小さい。
【００１９】
２は第１高濃度ソース・ドレイン拡散層(N+型)、３はソース・ドレイン拡散層２の側部に設けられた第１低濃度LDD拡散層(N-型)、４はソース・ドレイン拡散層２とLDD拡散層３の下部に設けられた低濃度ハロー拡散層(P-型)、５はソース・ドレイン拡散層２間に設けられた第１低濃度チャネル拡散層(P-型)、６は第１ゲート酸化膜、７は第１絶縁膜、８は第１ゲート電極(N+型)であり、これらにより第１MOSトランジスタ９が構成される。
【００２０】
また、１０は第２高濃度ソース・ドレイン拡散層(N+型)、１１はソース・ドレイン拡散層１０の側部に設けられた第２低濃度LDD拡散層(N-型)、１２はソース・ドレイン拡散層１０間に設けられた第２低濃度チャネル拡散層(P-型)、１３は第２ゲート酸化膜、１４は第２絶縁膜、１５は第２ゲート電極(N+型)であり、これらにより第２MOSトランジスタ１６が構成される。
【００２１】
ここで、第２MOSトランジスタ１６のしきい値電圧は第１MOSトランジスタ９のしきい値電圧よりも小さいために、第２低濃度チャネル拡散層１２の濃度は第１低濃度チャネル拡散層５よりも低濃度となっている。
【００２２】
また、第１、第２MOSトランジスタともに半導体基板１と同じP型のチャネル拡散層５、１２を有するため、しきい値電圧が基板電位に対して正のオフセットを有する、すなわち、エンハンス型トランジスタとなる。
【００２３】
図１のMOSトランジスタは微細化されたプロセス（例えば、0.１8μmプロセス）で製造されている。微細化プロセスの特徴として高濃度ソース・ドレイン拡散層２、１０と半導体基板１との高電界を緩和するため、低濃度LDD拡散層３、１１によりLDD(Lightly Doped Drain)構造を形成している。
【００２４】
図１の構成の特徴は、第１MOSトランジスタ９では、ゲート微細化による短チャネル効果を抑制するために、低濃度ハロー拡散層４によりポケット構造を形成しているのに対して、第２のMOSトランジスタ11はハロー拡散層を備えないことである。第２MOSトランジスタ１６は第１MOSトランジスタ９に比べ、低濃度チャネル拡散層が低いためにハロー拡散層形成におけるイオン打ち込みのバラツキ、特にソース・ドレインの非対称性が発生しやすいが、ハロー拡散層を備えないことによりこれらを抑えることが可能となる。その結果、第２MOSトランジスタ１６のソース・ドレインを入れ替え測定した場合のしきい値電圧偏差は、第１MOSトランジスタ９のソース・ドレインを入れ替えた測定した場合のしきい値電圧偏差以下とすることができる。
【００２５】
ここで、第２MOSトランジスタ１６の短チャネル効果を抑制するため、第２MOSトランジスタ１６のゲート長を第１MOSトランジスタ９のゲート長より長くすることが望ましい。したがって、第２MOSトランジスタ１６は第１MOSトランジスタ９よりもデバイスサイズが大きくなるものの、第１MOSトランジスタ９を論理規模の大きい論理回路、高周波回路に用い、アナログ回路にのみ第２MOSトランジスタ１６を使うようにすれば、ゲート長を長くすることによる面積オーバヘッドは無視できる程度に抑えられる。
【００２６】
例えば、本発明のトランジスタを適用するアナログ回路の例として、図４にオペアンプ回路を示す。オペアンプ回路中、差動アンプ回路３１、カレントミラー回路３２等ではアナログ特性が重視されるため、高精度なしきい値電圧のバラツキ制御が要求されている。一方、デジタル回路として用いられる論理回路等ではバラツキ制御よりもむしろ、高出力電流、チップシュリンクがより重視される。そのため、高精度なしきい値電圧のバラツキ制御が要求されるアナログ回路では第２MOSトランジスタを用い、一方、高速動作、チップシュリンクが要求されているデジタル回路においては第１MOSトランジスタを用いる。例えば、図４の例では回路３１、３２を構成するトランジスタとして第２MOSトランジスタを用い、それ以外のトランジスタとしては第１MOSトランジスタを用いる。
【００２７】
第２MOSトランジスタは低濃度ハロー拡散層を有しないために、第１MOSトランジスタよりも短チャネル効果が現れやすいおそれがある。この回避策としては、上述のように第２MOSトランジスタのゲート長を第１MOSトランジスタのゲート長よりも長くすることが一方法である。このようにしても、第２MOSトランジスタを適用する効果のあるアナログ回路、あるいはアナログ特性に対する要求の厳しい回路部分はチップの一部に限定されるため、第２MOSトランジスタのゲート長を長くすることによる面積オーバヘッドは軽微で済む。
【００２８】
なお、図１の構成例では、第２MOSトランジスタにハロー拡散層を形成しない例を示しているが、ハロー拡散層の濃度を第１MOSトランジスタの低濃度ハロー拡散層よりも低くすることで、しきい値電圧の非対称特性を抑制し、ハロー拡散層による短チャネル効果を得ることは可能である。
【実施例２】
【００２９】
図３は本発明の別の実施例を示す。実施例１との違いは、第３MOSトランジスタ１９の低濃度チャネル拡散層１３がN-型とすることにより、第３MOSトランジスタ１９のしきい値電圧をディプレッション型に変更したことである。他の構造に関しては実施例１と同様なので、構造の説明を省く。第１MOSトランジスタ９を論理規模の大きい論理回路、高周波回路に用い、第３MOSトランジスタ１９をディプレッション型のしきい値電圧をもつ、アナログ回路における基準電圧回路の抵抗として用いられる。MOSトランジスタを抵抗素子として用いるため、ゲート長は最短にする必要性がなく、ハロー拡散層を設ける必要性もない。
【実施例３】
【００３０】
図５は、図１または図３に示したトランジスタの製造工程の一例を示す。図５の製造工程では特に、ゲート電極形成後に上記第1MOSトランジスタ及び第２MOSトランジスタを形成することで、フォトマスクの枚数と製造工程数を低減することに特徴を有している。デバイスとしては図１を参照しながら以下説明する。
【００３１】
まず、ゲート電極（ゲート電極８，１５）形成工程５１後、ウェル形成工程５２〜５５が実施される。ウェル形成工程５２，５４はハロー拡散領域形成を含んでおり、第１MOSトランジスタのウェル形成工程である。ウェル形成工程５３，５５はハロー拡散領域形成を含んでおらず、第２MOSトランジスタのウェル形成工程である。この各ウェル形成工程はそれぞれ１枚のマスクで行われる。
【００３２】
ウェル形成工程５２ではウェル領域・チャネル拡散領域（半導体基板１・チャネル拡散層５，１２、Pwel）形成、LDD拡散領域（LDD拡散層３，１１、NM）形成、ハロー拡散領域（ハロー拡散層４、PH）形成をイオン注入により行う。ウェル領域・チャネル拡散領域形成においては、不純物濃度が基板の深い部分でより濃く、表面でより薄くなるプロファイルとなるようイオン注入を打ち込むことでウェル領域・チャネル拡散層を形成できる。また、LDD拡散領域、ハロー拡散領域の形成には先に形成したゲート電極をマスクとしてイオン打ち込みを行う（セルフアライン）ことで形成する。このウェル形成工程は一枚のフォトマスクで行うことを可能にすることで、トランジスタを構成する複数の半導体領域のプロファイルを一工程で形成でき、製造工程数の低減につながるものである。
【００３３】
ウェル形成工程５３はウェル形成工程５２と同様であるが、ハロー拡散領域の形成を行わない。また、図３のデプレッション形であればチャネル拡散層の極性がウェル領域の極性と異なるので、注入する不純物を異ならせる必要がある。
【００３４】
ウェル形成工程５４はウェル形成工程５２の極性を異ならせたもの、ウェル形成工程５５はウェル形成工程５３の極性を異ならせたものである。ウェル形成工程５２〜５５は形成するトランジスタの種類に応じて用いることはいうまでもない。例えば、N導電型の第２MOSトランジスタを有さない半導体装置の工程にはウェル形成工程５３は不要になる。また、ウェル形成工程の順序も図５に示す順序に限定されない。
【００３５】
その後、サイドウォール（絶縁膜７，１４）形成工程５６、ソース・ドレイン拡散層（ソース・ドレイン拡散層２，１０）形成工程５７を経て、第１MOSトランジスタ及び第２MOSトランジスタが形成される。
【００３６】
なお、実施例３として示した形成工程は、ウェル形成工程５２（５４）で形成されるトランジスタとウェル形成工程５３（５５）で形成されるトランジスタのしきい値電圧が同じであっても適用できる形成工程である。
【図面の簡単な説明】
【００３７】
【図１】実施例１を示すデバイス断面図である。
【図２】ハロー打ち込みがトランジスタのしきい値電圧に与える影響を示す図である。
【図３】実施例２を示すデバイス断面図である。
【図４】本発明のトランジスタを用いるオペアンプ回路の一例である。
【図５】トランジスタの形成工程である。
【符号の説明】
【００３８】
１：半導体基板、２・１０：高濃度ソース・ドレイン拡散層、３・１１：低濃度LDD拡散層、４：低濃度ハロー拡散層、５・１２・１８：低濃度チャネル拡散層、６・１３：ゲート酸化膜、７・１４：第１絶縁膜、８・１５：ゲート電極、９・１６・１９：MOSトランジスタ、１７：素子分離絶縁膜、３１：差動アンプ回路、３２：カレントミラー回路。
【図１】
2010153683.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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