(57)【要約】【課題】簡単な構成で効率良く高電圧を生成することができる倍電圧整流回路およびそれを用いた非接触式ＩＣカードを実現する。【解決手段】本発明の倍電圧整流回路およびそれを用いた非接触式ＩＣカードは、端子Ｉｎ１と端子Ｉｎ２との間に入力される交流電圧を全波整流して、基準電位に接続された端子Ｒｅｆと整流出力１となる端子Ｏｕｔとの間に直流電圧を生成する全波整流回路１２と、全波整流回路１２の端子Ｉｎ１に一端が接続されたカップリングコンデンサＣ２と、全波整流回路１２の端子Ｉｎ２に一端が接続されたカップリングコンデンサＣ３と、カップリングコンデンサＣ２の他端に接続された端子Ｉｎ１とカップリングコンデンサＣ３の他端に接続された端子Ｉｎ２との間の交流電圧を全波整流して、整流出力１に接続された端子Ｒｅｆと整流出力２となる端子Ｏｕｔとの間に直流電圧を生成する全波整流回路１３を有する。【選択図】図１
2010259206.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に入力される交流電圧を全波整流して、基準電位に接続された第３の端子と第１の出力となる第４の端子との間に直流電圧を生成する第１の変換手段と、
前記第１の変換手段の前記第１の端子に一端が接続された第１のカップリングコンデンサと、
前記第１の変換手段の前記第２の端子に一端が接続された第２のカップリングコンデンサと、
前記第１のカップリングコンデンサの他端に接続された第１の端子と前記第２のカップリングコンデンサの他端に接続された第２の端子との間の交流電圧を全波整流して、前記第１の出力に接続された第３の端子と第２の出力となる第４の端子との間に直流電圧を生成する第２の変換手段を有することを特徴とする倍電圧整流回路。
【請求項２】
前記第１および第２の変換手段は、
前記第１の端子にソースが接続され、前記第３の端子にドレインが接続され、前記第２の端子にゲートが接続された第１のｎ型ＭＯＳトランジスタと、
前記第２の端子にソースが接続され、前記第３の端子にドレインが接続され、前記第１の端子にゲートが接続された第２のｎ型ＭＯＳトランジスタと、
前記第１の端子にドレインおよびゲートが接続され、前記第４の端子にソースが接続された第３のｎ型ＭＯＳトランジスタと、
前記第２の端子にドレインおよびゲートが接続され、前記第４の端子にソースが接続された第４のｎ型ＭＯＳトランジスタと、
前記第４の端子に一端が接続され、他端が前記基準電位に接続された平滑コンデンサを有することを特徴とする請求項１に記載の倍電圧整流回路。
【請求項３】
前記第２の出力の電圧値は、前記第１の変換手段の第１の端子または第２の端子に入力される電圧のピーク電圧値より高いことを特徴とする請求項１に記載の倍電圧整流回路。
【請求項４】
請求項１に記載の倍電圧整流回路を備えた半導体チップと、
一端が前記倍電圧整流回路における前記第１の変換手段の第１の端子に接続され、他端が前記倍電圧整流回路における前記第１の変換手段の第２の端子に接続され、外部から供給される電力波を受信する受信手段を有することを特徴とする非接触式ＩＣカード。
【請求項５】
前記半導体チップは、
制御信号の電圧レベルを前記倍電圧整流回路における第２の出力の電圧レベルに変換してスイッチ信号を生成する変換手段と、
前記受信手段の一端がドレインに接続され、前記スイッチ信号がゲートに接続された第１のｐ型ＭＯＳトランジスタと、
前記受信手段の一端がドレインに接続され、ソースが前記第１のｐ型ＭＯＳトランジスタのソースに接続された第１のｎ型ＭＯＳトランジスタと、
一端が前記第１のｎ型ＭＯＳトランジスタのソースに接続された調整用コンデンサと、
前記調整用コンデンサの他端がドレインに接続され、前記スイッチ信号がゲートに接続され、前記受信手段の他端がソースに接続された第２のｐ型ＭＯＳトランジスタと、
前記調整用コンデンサの他端がドレインに接続され、ソースが前記第２のｐ型ＭＯＳトランジスタのソースに接続された第２のｎ型ＭＯＳトランジスタと、
前記スイッチ信号が入力に接続され、出力が前記第１および第２のｎ型ＭＯＳトランジスタのゲートに接続されたインバータとを備えた同調周波数調整手段をさらに有することを特徴とする請求項４に記載の非接触式ＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、倍電圧整流回路およびそれを用いた非接触式ＩＣカードに関する。
【背景技術】
【０００２】
従来、携帯可能な電子媒体としての非接触式ＩＣカード（以下、「ＩＣカード」ともいう。）は、その使用目的や使用用途に応じて必要な鍵ファイルやデータファイル等をＩＣカード内部の不揮発性メモリ（ＥＥＰＲＯＭ）上に保持している。ＩＣカードは、それらのファイルにデータを書き込むことによって使用可能な状態になる。このようなＩＣカードには、ＣＰＵ等のロジック回路、および、ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ等のメモリ回路などを備えた半導体チップが内蔵されている。ＩＣカード側アンテナはリーダ/ライタ側アンテナ（以下、「Ｒ/Ｗ側アンテナ」という。）と相互インダクタンスによって結合されており、ロジック回路、メモリ回路などはＩＣカード側アンテナに誘起される電力を電源として動作する。すなわち、一般的にＲ/Ｗ側アンテナが出力する磁界には搬送波にＡＳＫ変調がかけられており、ＩＣカードではＩＣカード側アンテナで受信した搬送波（電力波）を整流回路によって整流して得られる平均電力で動作電力を得ている（例えば、「特許文献１」を参照。）。ＩＣカードでのデータ受信は瞬間電力の増減によって行われ、ＩＣカードからのデータ送信は自アンテナ端子でのインピーダンス変化により相互インダクタンスで結合されるＲ/Ｗ側アンテナのインピーダンスを変化させることで行われる。この方法は負荷変調と呼ばれ、リーダ/ライタは自アンテナ端子での電圧変化を検波してデータを受信する。負荷変調の具体的な方法としては、例えば、ＩＣカード側アンテナを抵抗成分でショートする方法などがある。ＩＣカードは、このような仕組みで動作しているため、リーダ/ライタとＩＣカードとの距離が離れると相互インダクタンスが弱まって、動作に必要な電力を得られなくなる場合や、ＩＣカードが負荷変調をかける際に自身の動作電力が少なくなって動作できなくなる場合がある。
【０００３】
このように、非接触式ＩＣカードでは、リーダ/ライタとＩＣカードとの距離が離れることでＩＣカードが受給できる電力が減ることは避けられないが、さらに、ＩＣカードの消費電流が少なく必要電力が少ない場合であっても、従来の非接触式ＩＣカードでは、生成される電圧が足りずに動作できなくなる場合があるという問題があった。特に、ＥＥＰＲＯＭは動作に１０数ボルトの電圧を必要とし、整流回路からの出力をチャージポンプ回路などで昇圧して使用しているが、整流出力電圧が低い場合には、十分な電圧を得るために昇圧段数が増えてチップ面積が大きくなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７６５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、簡単な構成で効率良く高電圧を生成することができる倍電圧整流回路およびそれを用いた非接触式ＩＣカードを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の端子と第２の端子との間に入力される交流電圧を全波整流して、基準電位に接続された第３の端子と第１の出力となる第４の端子との間に直流電圧を生成する第１の変換手段と、前記第１の変換手段の前記第１の端子に一端が接続された第１のカップリングコンデンサと、前記第１の変換手段の前記第２の端子に一端が接続された第２のカップリングコンデンサと、前記第１のカップリングコンデンサの他端に接続された第１の端子と前記第２のカップリングコンデンサの他端に接続された第２の端子との間の交流電圧を全波整流して、前記第１の出力に接続された第３の端子と第２の出力となる第４の端子との間に直流電圧を生成する第２の変換手段を有することを特徴とする倍電圧整流回路が提供される。
【０００７】
また、本発明の別の一態様によれば、上述の倍電圧整流回路を備えた半導体チップと、一端が前記倍電圧整流回路における前記第１の変換手段の第１の端子に接続され、他端が前記倍電圧整流回路における前記第１の変換手段の第２の端子に接続され、外部から供給される電力波を受信する受信手段を有することを特徴とする非接触式ＩＣカードが提供される。
【発明の効果】
【０００８】
本発明によれば、簡単な構成で効率良く高電圧を生成できるので、チップ面積を抑制でき、製造コストを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る倍電圧整流回路を示す回路図。
【図２】本発明の実施例１に係る倍電圧整流回路の動作を示す波形図。
【図３】本発明の実施例２に係る倍電圧整流回路を用いた非接触式ＩＣカードの一例を示す回路ブロック図。
【図４】本発明の実施例３に係る倍電圧整流回路を用いた非接触式ＩＣカードの別の一例を示す回路ブロック図。
【図５】従来の非接触式ＩＣカードにおける同調周波数調整回路の調整段の一例を示す回路図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る倍電圧整流回路を示す回路図である。ここでは、一例として、非接触式ＩＣカード（以下、「ＩＣカード」ともいう。）に組み込まれたアンテナ１１（以下、「二次側アンテナ１１」という。）で受信した搬送波（電力波）を整流してＩＣカードの内部電源電圧を生成する回路を示した。
【００１２】
本発明の実施例１に係る倍電圧整流回路は、２つの全波整流回路１２、１３、および２つのカップリングコンデンサＣ２、Ｃ３を備えている。
【００１３】
全波整流回路１２の第１の端子Ｉｎ１には二次側アンテナ１１の一端ＡＮＴ１が接続され、全波整流回路１２の第２の端子Ｉｎ２には二次側アンテナ１１の他端ＡＮＴ２が接続され、全波整流回路１２の第３の端子Ｒｅｆは基準電位（以下、「ＧＮＤ」という。）に接続され、全波整流回路１２の第４の端子は第１の整流出力１として出力されている。
【００１４】
第１のカップリングコンデンサＣ２の一端は全波整流回路１２のＩｎ１に接続され、Ｃ２の他端ＣＵＰ１は全波整流回路１３の第１の端子Ｉｎ１に接続され、第２のカップリングコンデンサＣ３の一端は全波整流回路１２のＩｎ２に接続され、Ｃ３の他端ＣＵＰ２は全波整流回路１３の第２の端子Ｉｎ２に接続され、全波整流回路１３の第３の端子Ｒｅｆは全波整流回路１２の第４の端子Ｏｕｔに接続され、全波整流回路１３の第４の端子Ｏｕｔは第２の整流出力２として出力されている。
【００１５】
全波整流回路１２はブリッジ構成の全波整流回路であり、Ｉｎ１とＩｎ２との間に二次側アンテナ１１から入力される交流電圧を全波整流してＲｅｆとＯｕｔとの間に直流電圧を生成する。
【００１６】
全波整流回路１２は、４つのｎ型ＭＯＳトランジスタＱ１〜Ｑ４と１つの平滑コンデンサＣ１を有し、Ｑ１のソースはＩｎ１に接続され、Ｑ１のドレインはＲｅｆに接続され、Ｑ１のゲートはＩｎ２に接続されている。
【００１７】
Ｑ２のソースはＩｎ２に接続され、Ｑ２のドレインはＲｅｆに接続され、Ｑ２のゲートはＩｎ１に接続され、Ｑ３のドレインおよびゲートはＩｎ１に接続され、Ｑ３のソースはＯｕｔに接続され、Ｑ４のドレインおよびゲートはＩｎ２に接続され、Ｑ４のソースはＯｕｔに接続され、Ｃ１の一端はＯｕｔに接続され、Ｃ１の他端はＧＮＤに接続されている。
【００１８】
全波整流回路１３は全波整流回路１２と同様の構成であり、Ｉｎ１とＩｎ２との間にＣ２およびＣ３を介して入力される交流電圧を全波整流してＲｅｆとＯｕｔとの間に直流電圧を生成する。
【００１９】
全波整流回路１３は、４つのｎ型ＭＯＳトランジスタＱ５〜Ｑ８と１つの平滑コンデンサＣ４を有し、Ｑ５のソースはＩｎ１に接続され、Ｑ５のドレインはＲｅｆに接続され、Ｑ５のゲートはＩｎ２に接続されている。
【００２０】
Ｑ６のソースはＩｎ２に接続され、Ｑ６のドレインはＲｅｆに接続され、Ｑ６のゲートはＩｎ１に接続され、Ｑ７のドレインおよびゲートはＩｎ１に接続され、Ｑ７のソースはＯｕｔに接続され、Ｑ８のドレインおよびゲートはＩｎ２に接続され、Ｑ８のソースはＯｕｔに接続され、Ｃ４の一端はＯｕｔに接続され、Ｃ４の他端はＧＮＤに接続されている。
【００２１】
次に、本発明の実施例１に係る倍電圧整流回路の動作について説明する。  
図２は、本発明の実施例１に係る倍電圧整流回路の動作を示す波形図である。ここでは、ＡＮＴ１（細い実践）、整流出力１（細い波線）、ＣＵＰ１（太い波線）、および整流出力２（太い実践）の電圧値をＧＮＤを基準として任意のスケールで示した。
【００２２】
図２に示したように、ＡＮＴ１がＡＮＴ２より低い電圧の間はＱ１がオンするため、ＡＮＴ１の電圧値はＧＮＤと同程度の値になる。同様に、ＡＮＴ２がＡＮＴ１より低い電圧の間はＱ２がオンするため、ＡＮＴ２の電圧値はＧＮＤと同程度の値になる。  
また、ＡＮＴ１とＡＮＴ２は相補的な交流電圧であるので、整流出力１にはＡＮＴ１のピーク電圧値の１/２より高い電圧を得ることができる。
【００２３】
同様に、全波整流回路１３はＲｅｆに接続された整流出力１を基準として整流動作を行うので、ＣＵＰ１の電圧値は整流出力１の電圧値と同程度の値になり、整流出力２にはＡＮＴ１のピーク電圧値より高い電圧を得ることができる。
【００２４】
上記実施例１によれば、簡単な構成で効率良く高電圧を生成できるので、チップ面積を抑制でき、製造コストを低減することができる。
【００２５】
上述の実施例１では、Ｑ３、Ｑ４、Ｑ７、およびＱ８はダイオード接続のｎ型ＭＯＳトランジスタであるとしたが、本発明はこれに限られるものではなく、例えばｐｎ接合型ダイオードなども原理的には使用することができる。
【実施例２】
【００２６】
図３は、本発明の実施例２に係る倍電圧整流回路を用いた非接触式ＩＣカードの一例を示す回路ブロック図である。ここでは、高い電源電圧を必要とするＥＥＰＲＯＭ３２を搭載したＩＣカードの概略構成図を示した。
【００２７】
本発明の実施例２に係る倍電圧整流回路を用いた非接触式ＩＣカードは、二次側アンテナ１１およびＩＣカードＬＳＩ３１（半導体チップ）を備えている。ここでは、二次側アンテナ１１を等価回路ではなくイメージ図で示したが、実施例１と同様であるので同じ符号を使用する。
【００２８】
ＩＣカードＬＳＩ３１は、図３に示したように、倍電圧整流回路３３、定電圧回路３４、復調回路３５、キャリア抽出回路３６、負荷変調トランジスタ３７、ロジック回路３８、およびＥＥＰＲＯＭ３２を備えている。  
倍電圧整流回路３３の構成、機能、および動作は実施例１と同様であるので、詳しい説明は省略し信号名などは同じ記号を使用する。
【００２９】
倍電圧整流回路３３の第１の入力にはＡＮＴ１が接続され、倍電圧整流回路３３の第２の入力にはＡＮＴ２が接続され、定電圧回路３４の入力には倍電圧整流回路３３からの整流出力１が接続され、復調回路３５の電源入力には定電圧回路３４の出力である内部ＶＤＤが接続され、復調回路３５の入力には整流出力１が接続されている。
【００３０】
キャリア抽出回路３６の電源入力には内部ＶＤＤが接続され、キャリア抽出回路３６の第１の入力には負荷変調トランジスタ３７のドレインおよびＡＮＴ１が接続され、キャリア抽出回路３６の第２の入力には負荷変調トランジスタ３７のソースおよびＡＮＴ２が接続され、キャリア抽出回路３６の出力はロジック回路３８の第１の入力に接続されている。
【００３１】
ロジック回路３８の電源入力には内部ＶＤＤが接続され、ロジック回路３８の第２の入力には復調回路３５の出力が接続され、ロジック回路３８の出力は負荷変調トランジスタ３７のゲートに接続され、ＥＥＰＲＯＭ３２の電源入力には倍電圧整流回路３３からの整流出力２が接続されている。
【００３２】
二次側アンテナ１１は、相互インダクタンスによって結合しているリーダ/ライタのアンテナ（図示していない。以下、「Ｒ/Ｗ側アンテナ」という。）から搬送波（電力波）を受信し、倍電圧整流回路３３に供給する。
【００３３】
定電圧回路３４は、例えばシャントレギュレータなどで構成され、リップルの大きい整流出力１から一定電圧を生成して内部ＶＤＤとしてＥＥＰＲＯＭ３２を除くＩＣカード内の各回路ブロックへ電源として供給する。
【００３４】
復調回路３５は、整流出力１から受信データを復調しロジック回路３８に供給する。  
ロジック回路３８は、内部ＶＤＤを電源として動作するＲＯＭおよびＲＡＭを内蔵し、復調回路３５から受け取った受信データに基づいて必要な処理を行う。また、必要に応じて負荷変調トランジスタ３７の制御を行う。
【００３５】
キャリア抽出回路３６は、アンテナ端子（ＡＮＴ１/ＡＮＴ２）のキャリア成分からクロック信号を抽出しロジック回路３８へ供給する。  
負荷変調トランジスタ３７は、ロジック回路３８からの制御信号に基づいてＡＮＴ１/ＡＮＴ２間のインピーダンスを変化させて搬送波の変調を行う。
【００３６】
ＥＥＰＲＯＭ３２はロジック回路３８により制御され、書き換え可能なデータを保持する。ＥＥＰＲＯＭ３２には高電圧の整流出力２が電源として入力されているので、ＩＣカードはＥＥＰＲＯＭ３２の内部昇圧回路の面積を増大させることなくその通信距離を伸ばすことが可能となる。
【００３７】
上記実施例２によれば、簡単な構成で効率良く高電圧を生成できる倍電圧整流回路３３を有しているので、ＥＥＰＲＯＭ３２を備えたＩＣカードＬＳＩ３１（半導体チップ）のチップ面積を抑制でき、非接触式ＩＣカードの製造コストを低減することができる。
【００３８】
上述の実施例２では、整流出力２はＥＥＰＲＯＭ３２の電源として使用するとしたが、本発明はこれに限られるものではなく、２以上の異なる電源電圧を必要とする場合に適用することができる。
【実施例３】
【００３９】
図４は、本発明の実施例３に係る倍電圧整流回路を用いた非接触式ＩＣカードの別の一例を示す回路ブロック図である。ここでは、主に、同調周波数調整回路４１とその制御にかかわる部分を示した。
【００４０】
本発明の実施例３に係る倍電圧整流回路４２を用いた非接触式ＩＣカードは、同調周波数調整回路４１、倍電圧整流回路４２、および定電圧回路４３を備えている。倍電圧整流回路４２の構成、機能、および動作は実施例１と同様であるので、詳しい説明は省略し信号名などは同じ記号を使用する。また、定電圧回路４３の構成、機能、および動作は実施例２と同様であるので、詳しい説明は省略し信号名などは同じ記号を使用する。
【００４１】
同調周波数調整回路４１は、制御回路４４、レベルシフタ４５、および３つの調整段４６１〜４６３を備え、制御回路４４からの制御信号に基づいてＡＮＴ１/ＡＮＴ２間の同調容量を切り替えることで同調周波数を変化させている。
【００４２】
倍電圧整流回路４２の第１の入力には二次側アンテナ（図示していない。）のＡＮＴ１が接続され、倍電圧整流回路４２の第２の入力には二次側アンテナのＡＮＴ２が接続され、定電圧回路４３の入力には倍電圧整流回路４２の第１の出力である整流出力１が接続されている。
【００４３】
制御回路４４の電源入力には定分圧回路の出力である内部ＶＤＤが接続され、レベルシフタ４５の第１の電源入力には内部ＶＤＤが接続され、レベルシフタ４５の第２の電源入力には倍電圧整流回路４２の第２の出力である整流出力２が接続され、レベルシフタ４５の第１の入力には制御回路４４の第１の出力が接続され、レベルシフタ４５の第２の入力には制御回路４４の第２の出力が接続され、レベルシフタ４５の第３の入力には制御回路４４の第３の出力が接続されている。
【００４４】
調整段４６１は、２つのｐ型ＭＯＳトランジスタＱ４１およびＱ４２、２つのｎ型ＭＯＳトランジスタＱ４３およびＱ４４、調整用コンデンサＣ４１、およびインバータ回路Ｉｎｖ１を備え、Ｑ４１のドレインにはＡＮＴ１が接続され、Ｑ４１のゲートにはレベルシフタ４５の第１の出力であるスイッチ信号ＳＷ１が接続され、Ｑ４３のドレインにはＡＮＴ１が接続され、Ｑ４３のソースにはＱ４１のソースが接続され、Ｑ４３のゲートにはＩｎｖ１の出力が接続されている。
【００４５】
Ｃ４１の一端にはＱ４３のソースが接続され、Ｃ４１の他端にはＱ４２のドレインが接続され、Ｑ４２のゲートにはＳＷ１が接続され、Ｑ４２のソースにはＡＮＴ２が接続され、Ｑ４４のドレインにはＱ４２のドレインが接続され、Ｑ４４のソースにはＱ４２のソースが接続され、Ｑ４４のゲートにはＩｎｖ１の出力が接続され、Ｉｎｖ１の入力にはＳＷ１が接続されている。
【００４６】
調整段４６２は、２つのｐ型ＭＯＳトランジスタＱ５１およびＱ５２、２つのｎ型ＭＯＳトランジスタＱ５３およびＱ５４、調整用コンデンサＣ５１、およびインバータ回路Ｉｎｖ２を備え、Ｑ５１のドレインにはＡＮＴ１が接続され、Ｑ５１のゲートにはレベルシフタ４５の第２の出力であるスイッチ信号ＳＷ２が接続され、Ｑ５３のドレインにはＡＮＴ１が接続され、Ｑ５３のソースにはＱ５１のソースが接続され、Ｑ５３のゲートにはＩｎｖ２の出力が接続されている。
【００４７】
Ｃ５１の一端にはＱ５３のソースが接続され、Ｃ５１の他端にはＱ５２のドレインが接続され、Ｑ５２のゲートにはＳＷ２が接続され、Ｑ５２のソースにはＡＮＴ２が接続され、Ｑ５４のドレインにはＱ５２のドレインが接続され、Ｑ５４のソースにはＱ５２のソースが接続され、Ｑ５４のゲートにはＩｎｖ２の出力が接続され、Ｉｎｖ２の入力にはＳＷ２が接続されている。
【００４８】
調整段４６３は、２つのｐ型ＭＯＳトランジスタＱ６１およびＱ６２、２つのｎ型ＭＯＳトランジスタＱ６３およびＱ６４、調整用コンデンサＣ６１、およびインバータ回路Ｉｎｖ３を備え、Ｑ６１のドレインにはＡＮＴ１が接続され、Ｑ６１のゲートにはレベルシフタ４５の第３の出力であるスイッチ信号ＳＷ３が接続され、Ｑ６３のドレインにはＡＮＴ１が接続され、Ｑ６３のソースにはＱ６１のソースが接続され、Ｑ６３のゲートにはＩｎｖ３の出力が接続されている。
【００４９】
Ｃ６１の一端にはＱ６３のソースが接続され、Ｃ６１の他端にはＱ６２のドレインが接続され、Ｑ６２のゲートにはＳＷ３が接続され、Ｑ６２のソースにはＡＮＴ２が接続され、Ｑ６４のドレインにはＱ６２のドレインが接続され、Ｑ６４のソースにはＱ６２のソースが接続され、Ｑ６４のゲートにはＩｎｖ３の出力が接続され、Ｉｎｖ３の入力にはＳＷ３が接続されている。
【００５０】
レベルシフタ４５は、制御回路４４からの制御信号を内部ＶＤＤから整流出力２の電圧レベルに変換し、調整用コンデンサＣ４１〜Ｃ６１の組み合わせを変化させて同調容量を調整するスイッチ信号ＳＷ１〜ＳＷ３を生成する。
【００５１】
このように、ＳＷ１〜ＳＷ３の電圧レベルを整流出力２の電圧レベルに変換することで、Ｃ４１〜Ｃ６１の切り替えスイッチとしてｐ型ＭＯＳトランジスタを使用できるようになる。  
従来は、アンテナ端子（ＡＮＴ１/ＡＮＴ２）に接続する同調容量を切り替える手段としては、例えば図５に示す方法があった。同調容量Ｃ４１１〜Ｃ６１２の切り替えスイッチとしてｎ型ＭＯＳトランジスタＱ４１１〜Ｑ６１２を用い、制御信号ＣＴＬ１〜ＣＴＬ３によってそれらのゲートを制御して、必要なトランジスタのみをオンさせる構成である。
【００５２】
ｎ型ＭＯＳトランジスタをスイッチとする理由は、ＡＮＴ１/ＡＮＴ２間に発生する交流電圧のピーク電圧値が内部ＶＤＤより高く、スイッチ素子として確実にオフさせることを考慮した場合、ｐ型ＭＯＳトランジスタを使用できないためである。しかし、この従来の構成では所望の容量値を得るためには、２倍の容量が２つ必要となり、所望の容量の４倍の面積が必要であった。さらには、ＡＮＴ１/ＡＮＴ２が高電圧となるためＣ４１１〜Ｃ６１２には高耐圧素子が用いられるが、一般的に酸化膜を厚くして耐圧を確保するため面積がさらに大きくなっていた。
【００５３】
これに対し、本実施例では、倍電圧整流回路４２における整流出力２の電圧値がＡＮＴ１またはＡＮＴ２のピーク電圧値より高いので、ＡＮＴ１/ＡＮＴ２間にｐ型ＭＯＳトランジスタを使用することが可能となり、追加となる整流回路部分を含めても、従来に比べてチップ面積を十分に小さくすることができる。
【００５４】
上記実施例３によれば、実施例２と同様の効果を得られるばかりでなく、同調周波数調整回路４１のスイッチ素子としてｐ型ＭＯＳトランジスタを使用することができるので、チップ面積をさらに抑制することができる。
【００５５】
上述の実施例３では、同調周波数調整回路４１の調整段４６１〜４６３は３段であるとしたが、本発明はこれに限られるものではなく、任意の段数に適用可能である。
【符号の説明】
【００５６】
１１  二次側アンテナ
１２、１３ 全波整流回路
３１  ＩＣカードＬＳＩ（半導体チップ）
３２  ＥＥＰＲＯＭ
３３、４２  倍電圧整流回路
３４、４３  定電圧回路
３５  復調回路
３６  キャリア抽出回路
３７  負荷変調トランジスタ
３８  ロジック回路
Ｃ１、Ｃ４  平滑コンデンサ
Ｃ２、Ｃ３  カップリングコンデンサ
【図１】
2010259206.tif 000003
【図２】
2010259206.tif 000004
【図３】
2010259206.tif 000005
【図４】
2010259206.tif 000006
【図５】
2010259206.tif 000007