(57)【要約】【目的】表示画質の劣化を抑制させることが可能な表示パネルの駆動装置を提供することを目的とする。【構成】ロード信号に応じて取り込まれた各画素毎の画素データ片の各々に基づきｍ基準電位よりも高い第１画素駆動電位及び基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と、上記第１及び第２画素駆動電位を所定周期毎に切り替えつつ表示パネルのソースラインに印加するスイッチとを備えた駆動装置において、上記ロード信号が供給されてから所定期間の間だけ画素駆動電位生成部とソースラインとの電気的接続を遮断する。【選択図】図３
2010122602.tif 000002
【特許請求の範囲】
【請求項１】
２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、
ロード信号に応じて、前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と、
前記ラッチ部から出力された前記画素データ片の各々に基づき、所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と、
前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と、前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチと、
前記ロード信号が供給されてから所定期間の間だけ前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と、を有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記所定期間は、前記ラッチ部から出力された前記画素データ片が前記画素駆動電位生成部に供給されてから、当該画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでに費やされる期間よりも長い期間であることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、
ロード信号に応じて、前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と、
前記ラッチ部から出力された前記画素データ片の各々に基づき、所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と、
前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と、前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチと、
前記ロード信号が供給されてから１水平走査ライン分の前記画素データ片の各々が全て前記ラッチ部に取り込まれるまでの期間内において前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と、を有することを特徴とする表示パネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力映像信号に基づく画像を表示させるべく表示パネルを駆動する駆動装置に関する。
【背景技術】
【０００２】
表示パネルとしての例えばアクティブマトリクス型液晶表示パネルには、２次元画面の水平方向に伸張するｍ個（ｍ：２以上の整数）の走査ラインと、２次元画面の垂直方向に伸張するｎ個（ｎ：２以上の整数）のソースラインの複数とが交叉するように配置されている。上記ソースラインと走査ラインとの交叉部には、画素を担う電極と共に、当該電極にソースライン上の電圧を印加するトランジスタが形成されている。すなわち、１走査ライン上には、夫々が画素を担うｎ個のトランジスタが形成されている。
【０００３】
更に、かかる液晶表示パネルには、入力映像信号によって表される各画素毎の輝度レベルに対応した電圧を１走査ライン分（ｎ個）ずつ生成し、夫々をソースラインの各々に印加するソースドライバが搭載されている（例えば、特許文献１の図１参照）。かかるソースドライバにおいては、液晶材料の特性劣化防止のために、液晶に印加する電圧を一定周期的毎に切り替える駆動方法を採用している。すなわち、このソースドライバは、入力映像信号によって表される輝度レベルに対応した電圧として、正極性の電圧及び負極性の電圧を夫々生成し、互いに隣接するソースライン各々に対して、これら正極性の電圧及び負極性の電圧を所定期間毎に交互に切り替えて出力するのである。
【０００４】
しかしながら、このような切り替え動作をスイッチング素子によって行うと、液晶表示パネルが保有する容量の影響により、その切り替え時において瞬間的に電流がソースドライバ側に流れ込み、ソースラインに印加すべき電圧の波形に歪みが生じる。これにより、液晶表示パネルの画質が低下するという問題が生じた。
【特許文献１】特開２００５−３４２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、表示画質を劣化させることなく、表示パネルを駆動することが可能な表示パネルの駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴による表示パネルの駆動装置は、２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、ロード信号に応じて、前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と、前記ラッチ部から出力された前記画素データ片の各々に基づき、所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と、前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と、前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチと、前記ロード信号が供給されてから所定期間の間だけ前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と、を有する。
【０００７】
本発明の第２の特徴による表示パネルの駆動装置は、２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、ロード信号に応じて、前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と、前記ラッチ部から出力された前記画素データ片の各々に基づき、所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と、前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と、前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチと、前記ロード信号が供給されてから１水平走査ライン分の前記画素データ片の各々が全て前記ラッチ部に取り込まれるまでの期間内において前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と、を有する。
【発明の効果】
【０００８】
本発明による駆動装置は、各画素毎の画素データ片に基づいて生成された、基準電位よりも高い第１画素駆動電位及び基準電位よりも低い第２画素駆動電位を周期的に切り替えて表示パネルのソースラインに印加するにあたり、画素データ片の取り込み時点から所定期間経過するまでの間は、駆動装置及び表示パネル間の電気的接続を遮断する。すなわち、画素データ片の取り込みが為されてから、第１及び第２画素駆動電位がその目標電位に到るまでの間に亘り、表示パネル側からの負荷容量に伴う電流の流れ込みを防止するのである。よって、かかる所定期間の経過後に駆動装置及び表示パネル間を接続した際に、ソースライン上にて表示パネルの負荷容量に伴う電圧上昇（又は下降）が生じても、この際、駆動装置側において生成された第１及び第２画素駆動電位は既に目標電位に到っているので、表示パネル側からの電流流れ込みに伴う電圧上昇（又は下降）の影響を受けることはない。これにより、波形歪みの無い第１及び第２画素駆動電位をソースラインに印加できるので、表示画質を低下させることなく表示パネルの駆動を行うことが可能となる。
【発明を実施するための最良の形態】
【０００９】
ロード信号に応じて取り込まれた各画素毎の画素データ片の各々に基づきｍ基準電位よりも高い第１画素駆動電位及び基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と、上記第１及び第２画素駆動電位を所定周期毎に切り替えつつ表示パネルのソースラインに印加するスイッチとを備えた駆動装置において、上記ロード信号が供給されてから所定期間の間だけ画素駆動電位生成部とソースラインとの電気的接続を遮断する。
【実施例１】
【００１０】
図１は、本発明による駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
【００１１】
図１に示すように、かかる液晶表示装置は、駆動制御部１０、走査ドライバ部１１、ソースドライバ部１２、及びカラーＴＦＴ（thin film transistors）液晶パネルとしての表示パネル２０から構成される。
【００１２】
表示パネル２０には、液晶層（図示せぬ）を駆動すべく、夫々が２次元画面の水平方向に伸張するｍ個の走査ラインＳ１〜Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個のソースライン（赤色ソースラインＲ１〜Ｒn/3、緑色ソースラインＧ１〜Ｇn/3、青色ソースラインＢ１〜Ｂn/3）とが形成されている。更に、走査ライン及びソースラインの各交叉部の領域（破線にて囲まれた領域）には、１画素（赤色画素、緑色画素、又は青色画素）を担う表示セルが形成されている。各表示セルには、走査ラインを介して上記走査ドライバ部１１から供給された走査パルスに応じてオン状態になるトランジスタ（図示せぬ）が含まれている。かかるトランジスタは、そのオン状態時において、ソースラインを介して上記ソースドライバ部１２から供給された画素駆動電位を、液晶層を挟む電極各々（図示せぬ）の内の一方の電極に印加する。尚、液晶層を挟む電極各々の内の他方の電極には所定の基準電位ＶＣＯＭが固定印加されている。各表示セルは、上記画素駆動電位及び基準電位ＶＣＯＭによる電圧に対応した輝度表示を行う。
【００１３】
駆動制御部１０は、入力映像信号に基づき、各フレーム毎の駆動タイミングを表すフレーム同期信号を生成し、これを走査ドライバ部１１に供給する。又、駆動制御部１０は、入力映像信号に基づく１水平走査期間毎に、１走査ライン分の画素データの取り込みタイミング、並びにソースドライバ部１２への駆動電圧の印加タイミングを表すロード信号ＬＯＡＤをソースドライバ部１２に供給する。
又、駆動制御部１０は、入力映像信号に基づき、各フレーム或いは複数フレーム毎にソースドライバ部１２の出力電圧の極性を反転、すなわち基準電位ＶＣＯＭより高いレベルから低いレベル、或いは低いレベルから高いレベルに遷移させるべき極性反転信号ＰＯＬをソースドライバ部１２に供給する。例えば、駆動制御部１０は、互いに連続するフレーム表示期間各々の内の一方のフレーム期間中には論理レベル１、他方のフレーム期間中には論理レベル０の極性反転信号ＰＯＬをソースドライバ部１２に供給する。又、連続するｋ個（ｋは２以上の整数）のフレーム期間中には論理レベル１、それに後続するｋ個のフレーム期間中には論理レベル０の極性反転信号ＰＯＬをソースドライバ部１２に供給する。要するに、駆動制御部１０は、ソースドライバ部１２の出力電圧の極性を周期的に切り替えるべき極性反転信号ＰＯＬをソースドライバ部１２に供給するのである。
【００１４】
更に、駆動制御部１０は、入力映像信号に基づき、各画素毎の輝度レベルを例えば夫々８ビットにて表す画素データＰＤを順次生成し、これを６個ずつ、ソースドライバ部１２に供給する。すなわち、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、赤色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＲ１、偶数番目に配列されているものを画素データ系列ＰＲ２としてソースドライバ部１２に供給する。又、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、緑色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＧ１、偶数番目に配列されているものを画素データ系列ＰＧ２としてソースドライバ部１２に供給する。更に、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、青色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＢ１、偶数番目に配列されているものを画素データ系列ＰＢ２としてソースドライバ部１２に供給する。
【００１５】
例えば、駆動制御部１０は、図２に示すように、クロック信号ＣＬＫ１における最初のクロックパルスに応じて、
画素データ系列ＰＲ１中における第１番目の画素データＰＤとしてＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤとしてＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤとしてＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤとしてＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤとしてＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤとしてＰＤＢ２
を夫々同時にソースドライバ部１２に供給する。
【００１６】
次に、クロック信号ＣＬＫ１における第２番目のクロックパルスに応じて、駆動制御部１０は、
画素データ系列ＰＲ１中における第２番目の画素データＰＤとしてＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤとしてＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤとしてＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤとしてＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤとしてＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤとしてＰＤＢ４
を夫々同時にソースドライバ部１２に供給する。
【００１７】
次に、クロック信号ＣＬＫ１における第３番目のクロックパルスに応じて、駆動制御部１０は、
画素データ系列ＰＲ１中における第３番目の画素データＰＤとしてＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤとしてＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤとしてＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤとしてＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤとしてＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤとしてＰＤＢ６
を夫々同時にソースドライバ部１２に供給する。
【００１８】
走査ドライバ部１１は、駆動制御部１０から供給されたフレーム同期信号に応じて、所定のピーク電圧を有する走査パルスを生成し、これを表示パネル２０の走査ラインＳ１〜Ｓｍ各々に順次、択一的に印加する。
【００１９】
ソースドライバ部１２は、駆動制御部１０から供給された６系統の画素データ系列、すなわち画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々による各画素毎の画素データＰＤを取り込み、その画素データＰＤによって示される輝度レベルに対応したピーク電位を有する駆動パルスを１走査ライン分（ｎ個）ずつ生成する。この際、ソースドライバ部１２は、各走査パルスに同期して、その走査パルスの印加対象となった走査ラインに属する画素各々に対応した１走査ライン分（ｎ個）の駆動パルスを、夫々に対応するソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に印加する。
【００２０】
図３は、ソースドライバ部１２の概略構成を示す図である。
【００２１】
図３に示すように、ソースドライバ部１２は、第１ラッチ群６０６１〜６０６(n/6)、シフトレジスタ６０７、第２ラッチ群６０８１〜６０８(n/6)、時間差付加部６０９、タイマ６１０、出力制御部６１１、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)、及び極性切換出力部８０１１〜８０１(n/6)から構成される。
【００２２】
図４は、図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び極性切換出力部８０１１を抜粋して、各モジュールの内部構成を示す図である。
【００２３】
シフトレジスタ６０７は、駆動制御部１０が１走査ライン分の駆動動作を開始させる度に送出する図２に示す如きＳＴＡＲＴ信号を、クロック信号ＣＬＫ１に応じて、後段にシフトして行くフリップフロップＦＦ１〜ＦＦ(n/6)から構成される。この際、フリップフロップＦＦ１〜ＦＦ(n/6)各々の出力信号が、図２に示す如き第１ロード信号Ｌ１１〜Ｌ１(n/6)として、対応する第１ラッチ群６０６１〜６０６(n/6)に夫々供給される。
【００２４】
第１ラッチ群６０６１〜６０６(n/6)は夫々が同一の内部構成、すなわち図４に示す如きラッチ１０３〜１０８から構成されるものである。ラッチ１０３〜１０８は、画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々中の画素データＰＤを、シフトレジスタ６０７から供給された第１ロード信号Ｌ１に応じて夫々取り込んで記憶し、これらを第２ラッチ群６０８に送出する。
【００２５】
例えば第１ラッチ群６０６１のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１１に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第１番目の画素データＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤＢ２
を取り込んで記憶し、これらを第２ラッチ群６０８１に送出する。
【００２６】
又、例えば第１ラッチ群６０６２のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１２に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第２番目の画素データＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤＢ４
を取り込んで記憶し、これらを第２ラッチ群６０８２に送出する。
【００２７】
又、例えば第１ラッチ群６０６３のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１３に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第３番目の画素データＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤＢ６
を取り込んで記憶し、これらを第２ラッチ群６０８３に送出する。
【００２８】
引き続き、図２に示す第１ロード信号Ｌ１４〜Ｌ１(n/6)に応じて、全ての第１ラッチ群６０６４〜６０６(n/6)の各々に画素データＰＤが取り込まれると、すなわち、１走査ライン分の画素データＰＤが第１ラッチ群６０６１〜６０６(n/6)に取り込まれると、駆動制御部１０は、図２に示す如きロード信号ＬＯＡＤを時間差付加部６０９に供給する。
【００２９】
時間差付加部６０９は、図２に示すように、上記ロード信号ＬＯＡＤをそのまま第２ロード信号Ｌ２１として第２ラッチ群６０８１に供給すると共に、かかるロード信号ＬＯＡＤを、夫々異なる時間差をもって出力したものを第２ロード信号Ｌ２２〜Ｌ２(n/6)として夫々第２ラッチ群６０８２〜６０８(n/6)に供給する。例えば、時間差付加部６０９は、図５に示す如く、夫々が２つのインバター素子を直列接続してなるバッファＢ１〜Ｂ(n/6)-1から構成される。バッファＢ１〜Ｂ(n/6)-11各々の出力が、夫々上記第２ロード信号Ｌ２２〜Ｌ２(n/6)となる。この際、バッファＢ１〜Ｂ(n/6)-1の各々は、入力信号を、インバター素子２個分の遅延時間ＤＬの経過後に出力するという、いわゆる遅延素子として機能する。これにより、第２ロード信号Ｌ２２は第２ロード信号Ｌ２１よりもＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２３はかかる第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２(n/6)は、この第２ロード信号Ｌ２１よりも［(n/6)−１]・ＤＬだけ遅れて出力されることになる。
【００３０】
第２ラッチ群６０８１〜６０８(n/6)は夫々が同一の内部構成、すなわち図４に示す如きラッチ１０９〜１１４から構成されるものである。ラッチ１０９〜１１４は、第２ロード信号Ｌ２に応じて、前段の第１ラッチ群６０６のラッチ１０３〜１０８各々から供給された画素データＰＤを夫々取り込んで記憶し、これらを画素駆動電位生成部ＧＰに送出する。
【００３１】
例えば第２ラッチ群６０８１のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２１に応じて、第１ラッチ群６０６１のラッチ１０３〜１０８各々から供給された画素データＰＤの各々をロード信号ＬＯＡＤと同一タイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ１に送出する。
【００３２】
又、第２ラッチ群６０８２のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２２に応じて、第１ラッチ群６０６２のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも遅延時間ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ２に送出する。
【００３３】
又、第２ラッチ群６０８３のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２３に応じて、第１ラッチ群６０６３のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ３に送出する。
【００３４】
引き続き、図２に示す第２ロード信号Ｌ２４〜Ｌ２(n/6)に応じて、順次、第２ラッチ群６０８４〜６０８(n/6)の各々に画素データＰＤが取り込まれる。
【００３５】
このように、第２ラッチ群６０８１〜６０８(n/6)は、第１ラッチ群６０６１〜６０６(n/6)において１走査ライン分の画素データＰＤの全てが取り込まれる度に、この１走査ライン分の画素データＰＤの各々を、６個毎に夫々所定の時間差（ＤＬ）をもって順次取り込んで出力するようにしている。つまり、第２ラッチ群６０８１〜６０８(n/6)各々による画素データＰＤの実際の取り込みタイミングは、時間差付加部６０９によって夫々強制的にずらされているのである。これにより、第２ラッチ群６０８１〜６０８(n/6)において、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合にも、瞬間的に大電流が流れ込むことはないので、ＥＭＩの発生が抑制される。
【００３６】
画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)は夫々が同一の内部構成、すなわち図４に示す如きスイッチ１０２１〜１０２３、正電位セレクタ１１５、１１７、１１９、負電位セレクタ１１６、１１８、１２０、アンプ１２１〜１２６を含むものである。
【００３７】
スイッチ１０２１、１０２２及び１０２３の各々は、駆動制御部１０から供給された極性反転信号ＰＯＬに応じて、第２ラッチ群６０８のラッチ１０９（１１１、１１３）及びラッチ１１０（１１２、１１４）から供給された画素データＰＤ各々を、正電位セレクタ１１５（１１７、１１９）及び負電位セレクタ１１６（１１８、１２０）の内の一方と他方に夫々供給する。例えば、スイッチ１０２１は、極性反転信号ＰＯＬが論理レベル１である場合には、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを正電位セレクタ１１５に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを負電位セレクタ１１６に供給する。一方、極性反転信号ＰＯＬが論理レベル０である場合には、スイッチ１０２１は、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを負電位セレクタ１１６に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを正電位セレクタ１１５に供給する。
【００３８】
正電位セレクタ１１５（１１７、１１９）及び負電位セレクタ１１６（１１８、１２０）は、上記基準電位ＶＣＯＭよりも高い基準電位ＶＲＥＦＨ及び基準電位ＶＣＯＭよりも低い基準電位ＶＲＥＦＬに基づき、これら基準電位ＶＲＥＦＨ〜基準電位ＶＲＥＦＬなる範囲内において、夫々異なる複数の電位を生成する。この際、正電位セレクタ１１５（１１７、１１９）は、これら電位各々の内で基準電位ＶＣＯＭよりも高い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、正電位セレクタ１１５（１１７、１１９）は、この選択した電位を正極性輝度電位ＰＶとして次段のアンプ１２１（１２３、１２５）に供給する。一方、負電位セレクタ１１６（１１８、１２０）は、基準電位ＶＲＥＦＨ〜基準電位ＶＲＥＦＬなる範囲内の各電位の内で基準電位ＶＣＯＭよりも低い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、負電位セレクタ１１６（１１８、１２０）は、この選択した電位を負極性輝度電位ＮＶとして次段のアンプ１２２（１２４、１２６）に供給する。
【００３９】
アンプ１２１、１２３及び１２５は、夫々に供給された正極性輝度電位ＰＶを、この正極性輝度電位ＰＶと同一の輝度電圧を表し且つ表示パネル２０の液晶層を駆動し得る正極性画素駆動電位Ｖ＋に増幅して、スイッチ１０１１〜１０１３に夫々供給する。アンプ１２２、１２４及び１２６は、夫々に供給された負極性輝度電位ＮＶを、この負極性輝度電位ＮＶと同一の輝度電圧を表し且つ表示パネル２０の液晶層を駆動し得る負極性画素駆電位Ｖ−に増幅して、スイッチ１０１１〜１０１３に夫々供給する。
【００４０】
このように、画素駆動電位生成部ＧＰにおいては、入力映像信号に基づく各画素毎の輝度レベルに基づき、表示パネルの液晶層に形成されている各画素を駆動し得る画素駆動電位を生成する。この際、画素駆動電位生成部ＧＰでは、表示パネルの各走査ライン毎に、その１走査ライン上に配置されている画素各々に印加すべき画素駆動電位として、互いに隣接する画素毎にその極性を強制的に反転させた正極性画素駆動電位Ｖ+及び負極性画素駆動電位Ｖ−を生成するようにしている。
【００４１】
タイマ６１０は、図２に示す如き、駆動制御部１０から供給されたロード信号ＬＯＡＤの立ち上がり時点から所定期間ＴＰＴの間に亘り論理レベル１、その他の期間は論理レベル０となる出力スイッチ信号ＳＷＯＦＦを生成し、これを出力制御部６１１に供給する。
【００４２】
出力制御部６１１は、上記出力スイッチ信号ＳＷＯＦＦ及び駆動制御部１０から供給された極性反転信号ＰＯＬに応じて、以下の如き、スイッチ信号Ｓ１及びＳ２各々を生成する。
【００４３】
図６は、出力制御部６１１の内部構成を示す図である。
【００４４】
図６において、インバータ８１は、上記極性反転信号ＰＯＬの論理レベルを反転させた信号をノアゲート８２に供給する。これにより、ノアゲート８２は、極性反転信号ＰＯＬが論理レベル１であり、且つ上記出力スイッチ信号ＳＷＯＦＦが論理レベル０である場合に限り論理レベル１となり、その他の場合には論理レベル０となるスイッチ信号Ｓ１を生成する。ノアゲート８３は、極性反転信号ＰＯＬ及び出力スイッチ信号ＳＷＯＦＦが共に論理レベル０である場合に限り論理レベル１となり、その他の場合には論理レベル０となるスイッチ信号Ｓ２を生成する。すなわち、ノアゲート８２及び８３は共に、図２に示す如く、ロード信号ＬＯＡＤの立ち上がり時点から所定期間ＴＰＴの間に亘り論理レベル１となる出力スイッチ信号ＳＷＯＦＦの供給期間に亘り論理レベル０となる。
【００４５】
又、出力制御部６１１は、上述の如く生成したスイッチ信号Ｓ１及びＳ２を、極性切換出力部８０１１〜８０１(n/6)各々に供給する。
【００４６】
極性切換出力部８０１１〜８０１(n/6)の各々は、図４に示す如く、スイッチ１０１１〜１０１３から構成される。スイッチ１０１１〜１０１３は、夫々同一の内部構成を有する。
【００４７】
図７は、極性切換出力部８０１１のスイッチ１０１１を抜粋して、その内部構成の一例を示す図である。
【００４８】
図７において、スイッチング素子９１〜９４の内のスイッチング素子９１及び９４各々は、出力制御部６１１から供給されたスイッチ信号Ｓ１が論理レベル１である場合にはオン状態となり、論理レベル０である場合にはオフ状態に設定される。この際、スイッチ信号Ｓ１が論理レベル１である場合には、スイッチング素子９１は、図４に示す如きアンプ１２１から供給された正極性画素駆動電位Ｖ＋を表示パネル２０の赤色ソースラインＲ１に印加し、スイッチング素子９４は、図４に示す如きアンプ１２２から供給された負極性画素駆動電位Ｖ−を表示パネル２０の緑色ソースラインＧ１に印加する。
【００４９】
スイッチング素子９２及び９３の各々は、出力制御部６１１から供給されたスイッチ信号Ｓ２が論理レベル１である場合にはオン状態となり、論理レベル０である場合にはオフ状態に設定される。この際、スイッチ信号Ｓ２が論理レベル１である場合には、スイッチング素子９２は、上記アンプ１２１から供給された正極性画素駆動電位Ｖ＋を表示パネル２０の緑色ソースラインＧ１に印加し、スイッチング素子９３は、上記アンプ１２２から供給された負極性画素駆動電位Ｖ−を赤色ソースラインＲ１に印加する。
【００５０】
かかる構成により、スイッチ１０１１〜１０１３の各々は、出力制御部６１１から供給されたスイッチ信号Ｓ１及びＳ２に応じて、画素駆動電位生成部ＧＰから供給された正極性画素駆動電位Ｖ＋及び負極性画素駆動電位Ｖ−の内の一方を１ソースラインに印加すると共に、他方をこのソースラインに隣接するソースラインに印加する。つまり、スイッチ１０１１〜１０１３の各々は、正極性画素駆動電位Ｖ＋を上記１ソースラインに印加する場合には、その隣接ソースラインには負極性画素駆動電位Ｖ−を印加する。一方、負極性画素駆動電位Ｖ−を上記１ソースラインに印加する場合には、その隣接ソースラインには正極性画素駆動電位Ｖ＋を印加するのである。ここで、正極性画素駆動電位Ｖ＋又は負極性画素駆動電位Ｖ−を表示パネル２０の液晶層を挟む電極各々の内の一方の電極に印加する際には、他方の電極には負極性画素駆動電位Ｖ−よりも高く且つ正極性画素駆動電位Ｖ＋よりも低い基準電位ＶＣＯＭが固定印加されている。よって、ソースラインに正極性画素駆動電位Ｖ＋が印加される場合には表示パネル２０の液晶層には正極性の駆動電圧が印加されることになる一方、負極性画素駆動電位Ｖ−が印加される場合には負極性の駆動電圧が印加されることになる。尚、スイッチ信号Ｓ１及びＳ２が共に論理レベル０となる場合には、スイッチング素子９１〜９４の全てがオフ状態になるので、スイッチ１０１１〜１０１３による各ソースラインに対する電気的接続が遮断される。よって、この際、表示パネル２０の全てのソースラインはハイインピーダンス状態となる。
【００５１】
ここで、駆動制御部１０は、図３〜図７に示す構成からなるソースドライバ部１２に対して、前述した如く、互いに連続するフレーム期間各々の内の一方のフレーム期間中には論理レベル１、他方のフレーム期間中には論理レベル０の極性反転信号ＰＯＬを供給する。よって、ソースドライバ部１２は、水平方向において隣接する画素各々に対して互いに異なる極性の駆動電圧（正極性画素駆動電位Ｖ＋又は負極性画素駆動電位Ｖ−）を印加すると共に、各画素に印加すべき駆動電圧の極性をフレーム毎に反転させるのである。
【００５２】
この際、かかるソースドライバ部１２では、画素駆動電位生成部ＧＰによって生成された１水平走査ライン分の各画素毎の駆動電圧を、上記ロード信号ＬＯＡＤに応じて一斉に全ソースラインに印加するにあたり、図２に示す如く、ロード信号ＬＯＡＤが論理レベル０から論理レベル１に遷移した時点から所定期間ＴＰＴの経過後に印加開始するようにしている。つまり、ソースドライバ部１２の極性切換出力部８０１は、出力制御部６１１により、図２に示す如き出力スイッチ信号ＳＷＯＦＦが論理レベル０の状態にある期間中だけ、画素駆動電位生成部ＧＰによって生成された正極性画素駆動電位Ｖ＋又は負極性画素駆動電位Ｖ−を、表示パネル２０のソースラインに送出する。一方、出力スイッチ信号ＳＷＯＦＦが論理レベル１の状態にある期間、つまり上記ロード信号ＬＯＡＤが論理レベル０から論理レベル１に遷移した時点から所定期間ＴＰＴが経過するまでの間は、極性切換出力部８０１のスイッチ１０１に含まれる図７に示す如きスイッチング素子９１〜９４は全てオフ状態となる。これにより、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）をハイインピーダンス状態にする。尚、所定期間ＴＰＴは、ロード信号ＬＯＡＤに対応した第２ロード信号Ｌ２１が第２ラッチ群６０８１に供給開始されてから、第２ロード信号Ｌ２(n/6)が第２ラッチ群６０８(n/6)に供給開始されるまでの期間、つまり［(n/6)−１]・ＤＬよりも長い時間である。すなわち、所定期間ＴＰＴは、ロード信号ＬＯＡＤが供給開始された時点（論理レベル０から論理レベル１へ遷移した時点）から１走査ライン分の画素データＰＤの全てが第２ラッチ群（６０８１〜６０８(n/6)）に取り込まれるまでに費やされる時間よりも長い時間である。
【００５３】
従って、かかる動作によれば、以下の如き問題を解消することができる。
【００５４】
すなわち、各フレームの開始時点において、極性反転信号ＰＯＬの論理レベルが反転すると同時に１走査ライン分の画素データＰＤが第２ラッチ群（６０８１〜６０８(n/6)）に取り込まれると、画素駆動電位生成部ＧＰの正電位セレクタ及び負電位セレクタ（１１５〜１２０）によって出力される輝度電位（ＰＶ、ＮＶ）は、緩やかに上昇（又は下降）してその目標値に到る。ところが、この間、極性反転信号ＰＯＬによる極性切換により、例えば図４に示すアンプ１２１の出力端子と表示パネル２０のソースラインＧ１とが接続されると、表示パネル２０側からその負荷容量に伴う電流がソースラインＧ１上に流れ込み、このソースラインＧ１上の電圧が緩やかに上昇（又は下降）する。よって、かかる輝度電位（ＰＶ、ＮＶ）を上記アンプにて増幅して得られた画素駆動電位（Ｖ＋、Ｖ−）がその目標電位に到るまでの時間よりも早い時点で、表示パネル２０側からの電流流れ込みに伴う電圧上昇（又は下降）によるソースラインＧ１上の電圧値が上記目標電位に到ってしまうと、ソースラインＧ１に印加されるべき駆動電圧の波形に歪みが生じる。
【００５５】
そこで、ソースドライバ部１２では、ロード信号ＬＯＡＤが供給されてから、図２に示す如き所定期間ＴＰＴが経過するまでの間、表示パネル２０とソースドライバ部１２との間の電気的接続を遮断するようにしたのである。すなわち、ロード信号ＬＯＡＤに応じて画素データの取り込みが為されてから、画素駆動電位生成部ＧＰにて生成された画素駆動電位（Ｖ＋、Ｖ−）がその目標電位に到るまでの間（ＴＰＴ）に亘り、表示パネル２０とソースドライバ部１２との間の電気的接続を遮断することにより、表示パネル２０の負荷容量に伴う電流の流れ込みを防止するのである。よって、かかる所定期間ＴＰＴの経過後に表示パネル２０及びソースドライバ部１２間を接続した際に、ソースライン上において表示パネル２０の負荷容量に伴う電圧上昇（又は下降）が生じても、この際、画素駆動電位生成部ＧＰにて生成された画素駆動電位（Ｖ＋、Ｖ−）は既に目標電位に到っている。従って、ソースドライバ部１２は、画素駆動電位（Ｖ＋、Ｖ−）を各ソースラインに印加する際に、表示パネル２０の負荷容量に伴う電圧上昇（又は下降）の影響を受けなくなるので、波形歪みが無い良好な駆動電圧を各ソースラインに印加することが可能となる。
【００５６】
よって、図３〜図７に示す構成からなるソースドライバ部１２によれば、表示パネルのソースラインに印加すべき駆動電圧の波形歪みを抑制させることができるので、良好な画像品質を得ることが可能となる。
【実施例２】
【００５７】
図８は、本発明による駆動装置としてのソースドライバ部１２の他の一例を示す図である。
【００５８】
尚、図８に示す構成では、図３に示されるタイマ６１０の代わりに図１１に示す如き内部構成を有する出力遅延制御部６１２を採用した点を除く他の構成は、図３に示されるものと同一である。
【００５９】
よって、以下に出力遅延制御部６１２による出力スイッチ信号ＳＷＯＦＦの生成動作について説明する。
【００６０】
出力遅延制御部６１２は、図９に示す如きインバータＩＶ１、ＩＶ２、及びナンドゲートＮＧ１及びＮＧ２からなるＲＳフリップフロップと、ＲＳフリップフロップの反転出力端子Ｑの論理レベルを反転させたものを上記出力スイッチ信号ＳＷＯＦＦとして出力するインバータＩＶ３と、から構成される。かかるＲＳフリップフロップのＳ端子には上記の如きロード信号ＬＯＡＤが供給され、そのＲ端子には、ロード信号ＬＯＡＤを［(n/6)−１]・ＤＬだけ遅延させた第２ロード信号Ｌ２(n/6)が供給される。
【００６１】
よって、かかる構成により、出力遅延制御部６１２は、図１０に示す如く、ロード信号ＬＯＡＤの立ち上がり時点から第２ロード信号Ｌ２(n/6)の立ち上がり時点までの間だけ論理レベル１、その他の期間は論理レベル０となる出力スイッチ信号ＳＷＯＦＦを生成し、これを極性切換出力部８０１１〜８０１(n/6)各々のスイッチ１０１１〜１０１３に供給する。
【００６２】
従って、ソースドライバ部１２として図８に示される構成を際した場合には、ロード信号ＬＯＡＤが供給されてから、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)に対して１水平走査ライン分の画素データの取り込みが為されるまでの間だけ、表示パネル２０とソースドライバ部１２との間の電気的接続が遮断される。つまり、この間、表示パネル２０のソースライン上においては、表示パネル２０側からソースドライバ部１２への電流流れ込みに伴う電圧上昇（又は下降）が生じない。よって、その後、表示パネル２０及びソースドライバ部１２間を接続した際に、ソースライン上において表示パネル２０の負荷容量に伴う電圧上昇（又は下降）が生じても、画素駆動電位生成部ＧＰにて生成された画素駆動電位（Ｖ＋、Ｖ−）の方が先に目標電位に到ることになるので、波形歪みが無い良好な駆動電圧を各ソースラインに印加することが可能となる。
【００６３】
このように、ソースドライバ部１２として図８に示される構成を際した場合にも図３に示される構成を採用した場合と同様に、表示パネルのソースラインに印加すべき駆動電圧の波形歪みを抑制させることができるので、良好な画像品質を得ることが可能となる。
【００６４】
尚、上記実施例１及び２では、第１ラッチ群（６０６１〜６０６(n/6)）が、入力映像信号に基づく各画素毎の画素データＰＤを６個ずつ順次、取り込むような構成となっているが、第１ラッチ群において画素データＰＤを同時に取り込む数は６個に限定されるものではない。
【００６５】
例えば、第１ラッチ群において８ビットの画素データＰＤをＫ個（Ｋは２以上の整数）ずつ取り込ませる場合には、夫々がＫ個の８ビットラッチからなる第１ラッチ群６０６１〜６０６(n/K)、及びクロック信号ＣＬＫ１に応じてＳＴＡＲＴ信号を後段にシフトして行く(n/K)段のフリップフロップＦＦ１〜ＦＦ(n/K)を備えたシフトレジスタ６０７を採用する。この際、フリップフロップＦＦ１〜ＦＦ(n/K)各々の出力信号が、第１ロード信号Ｌ１１〜Ｌ１(n/K)として上記第１ラッチ群６０６１〜６０６(n/K)に夫々供給される。更に、かかる構成を採用する場合、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤの各々をＫ個の画素データ系列に分割したものを、夫々第１ラッチ群６０６１〜６０６(n/K)に供給する。
【００６６】
又、上記実施例１及び２では、第２ラッチ群（６０８１〜６０８(n/6)）にて、第１ラッチ群（６０６１〜６０６(n/6)）から供給された１走査ライン分の画素データＰＤ各々を取り込むにあたり、画素データＰＤの６個毎に順次、所定時間（ＤＬ）の遅延をもって取り込ませるようにしているが、その個数は６個に限定されるものではない。要するに、第２ラッチ群（６０８１〜６０８(n/6)）に対して、画素データＰＤのＱ個毎（Ｑは、２以上の整数）に順次、所定時間（ＤＬ）の遅延をもって取り込ませるようにするのである。
【図面の簡単な説明】
【００６７】
【図１】本発明による駆動装置を備えた液晶表示装置の概略構成を示す図である。
【図２】第１の実施例による駆動装置の動作例を示す図である。
【図３】第１の実施例による駆動装置としてのソースドライバ部１２の構成を示す図である。
【図４】図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び出力ゲート部８０１１を抜粋して、各モジュールの内部構成を詳細に示す図である。
【図５】図３に示される時間差付加部６０９の内部構成の一例を示す図である。
【図６】図３に示される出力制御部６１１の内部構成の一例を示す図である。
【図７】図３に示されるスイッチ１０１１〜１０１３各々の内部構成の一例を示す図である。
【図８】本発明による駆動装置としてのソースドライバ部１２の他の一例を示す図である。
【図９】図８に示される出力遅延制御部６１１の内部構成の一例を示す図である。
【図１０】図８に示されるソースドライバ部１２の動作例を示す図である。
【符号の簡単な説明】
【００６８】
１０          駆動制御部  
１２          ソースドライバ部
２０          表示パネル
121〜126      アンプ
609           時間差付加部
610           タイマ
611           出力制御部
8011〜801(n/6)   極性切換出力部
【図１】
2010122602.tif 000003
【図２】
2010122602.tif 000004
【図３】
2010122602.tif 000005
【図４】
2010122602.tif 000006
【図５】
2010122602.tif 000007
【図６】
2010122602.tif 000008
【図７】
2010122602.tif 000009
【図８】
2010122602.tif 000010
【図９】
2010122602.tif 000011
【図１０】
2010122602.tif 000012
【手続補正書】
【提出日】平成21年10月22日(2009.10.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
しかしながら、このような切り替え動作をスイッチング素子によって行うと、液晶表示
パネルが保有する容量の影響により、その切り替え時において瞬間的に電流がソースドラ
イバ側に流れ込み、ソースラインに印加すべき電圧の波形に歪みが生じる。これにより、
液晶表示パネルの画質が低下するという問題が生じた。
【特許文献１】特開２００１−３４２３３号公報