(57)【要約】【課題】能動素子、受動素子等の損傷や特性変化を防止しつつ、より小型化が図れる半導体装置を提供する。【解決手段】複数の層２〜４が積層された半導体装置において、最上部に位置する第１配線層５９と、最上部から下方の２番目に位置する第２配線層５４と、第１配線層５９と第２配線層５４の間に形成された金属膜５６と、金属層５６の外周に形成され、第１配線層５９と第２配線層５４を接続する第１導電性プラグ５８と、金属膜５６及び第１配線層５９の上方に形成されたパッド６２と、パッド６２と第１配線５９を接続する第２導電性プラグ６１とを有する。【選択図】図１Ｇ
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【特許請求の範囲】
【請求項１】
複数の層が積層される半導体装置において、
半導体基板上方の最上部の配線である第１配線層と、
前記最上部から下方の２番目に位置する第２配線層と、
前記第１配線層と前記第２配線層の間に形成される金属膜と、
前記半導体基板の外周部の上方に形成され、前記第１配線層と前記第２配線層を接続する第１導電性プラグと、
前記金属膜及び前記第１配線層の上方に形成されたパッドと、
前記パッドと前記第１配線層を接続する第２導電性プラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記金属膜の面積は、前記パッドが複数形成されるパッド配置部の面積と等しいか、大きいことを特徴と請求項１に記載の半導体装置。
【請求項３】
前記第１配線層と前記第１導電性プラグとを接続する第１引出配線と、
前記第２配線層と前記第１導電性プラグとを接続する第２引出配線と、
を備えることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記金属膜を支える支柱プラグを備えること
を特徴とする請求項１、請求項２又は請求項３に記載の半導体装置。
【請求項５】
複数の層が積層される半導体装置の製造方法において、
半導体基板上方で、上から２番目の配線である第２配線層を形成する工程と、
前記第２配線層の上に第１絶縁膜を介して金属膜を形成する工程と、
前記金属膜の上に第２絶縁膜を形成する工程と、
前記第１及び第２絶縁膜内に形成され、前記半導体基板の外周部の上方で前記第２配線層に接続する第１導電性プラグを形成する工程と、
前記第１導電性プラグに接続され、最上部の配線となる第１配線層を前記第２絶縁膜上に形成する工程と、
前記第２絶縁膜及び前記第１配線層上に第３絶縁膜を形成する工程と、
前記第１配線層に接続される第２導電性プラグを前記第３絶縁膜内に形成する工程と、
前記金属膜の上方で、前記第２導電性プラグに接続されるパッドを前記第３絶縁膜上に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、上面にパッドを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板に形成されたトランジスタを含む半導体回路を有するとともに、その半導体回路を外部に接続するための外部接続用のパッドを有している。外部接続用のパッドの配置として、半導体基板における素子形成領域の上方に位置させる構造と、素子形成領域の周囲に位置させる構造がある。ここで、素子形成領域は、トランジスタ、キャパシタ等が形成される領域である。
【０００３】
パッドを素子形成領域の上方に配置する構造では、パッドに試験装置のプローブ針を当てると、プローブ針からパッドに加わる力は、パッド、配線、絶縁層等を伝達して例えばトランジスタに加わることになる。そして、トランジスタに応力が加わると、トランジスタに欠損が生じたり、トランジスタ特性が変化したりするおそれがある。
特にプローブ針からパッド、絶縁膜を介して強誘電体キャパシタに力が加わると、圧電素子である強誘電体膜は大きな特性変化が生じる。この影響により、強誘電体特性が劣化し、或いは強誘電体特性のズレが生じてしまう恐れがある。
【０００４】
これに対して、パッドを素子形成領域の周囲に配置する構造では、プローブ針の直下にはトランジスタが存在しないので、パッドにプローブ針を当ててもトランジスタに損傷を与えるおそれがない。
多くの半導体装置のパッドは、揮発性メモリ、不揮発性メモリ、ロジック等の品種にかかわらず、素子形成領域の周辺に配置される構成となっている。
【特許文献１】特開平９−２９８２１７号公報
【特許文献２】特開２００２−１９０５６８号公報
【特許文献３】特表２００６−５０２５６１号公報
【特許文献４】特開平０６−３０８１６３号公報
【特許文献５】特開２００２−１９０５６８号公報
【特許文献６】特開２００２−１１６２２４号公報
【特許文献７】特開２００６−４１３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
外部接続用のパッドを素子形成領域の周囲に配置する半導体装置については、パッドの占有面積が半導体装置の大きさを決める要因となる。例えば、ＩＣタグ（ＩＣ−ＴＡＧ）、ＲＦタグ（ＲＦ−ＴＡＧ）、認証チップのように、半導体チップのサイズが１ｍｍ角を下回る小さい品種では、パッド領域が全体の約２０％を占める。
【０００６】
そのような半導体装置では、半導体基板のうち半導体回路として利用できない領域が大きくなるので、半導体回路の微細化が進んでも面積縮小効果が十分に得られない。
一方、半導体装置では、用途の違いによりパッド数の少ないもの、多いものなど様々な構造が存在している。そのため、半導体装置の試験に使用するプローバは、品種に合わせて用意する必要がある。
【０００７】
大量生産、大量販売できる品種であれば、試験プローバの使用頻度は高くなり、半導体装置の試験にかかるコストは低くなる。しかし、少量多品種が多用されてくると、それぞれの品種に合わせて試験プローバが必要になるので、試験プローバの管理が煩雑になるとともに半導体装置の試験コストが高くなる。
【０００８】
本発明の目的は、より小型化が図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の１つの観点によれば、半導体基板上方の最上部の配線である第１配線層と、前記最上部から下方の２番目に位置する第２配線層と、前記第１配線層と前記第２配線層の間に形成される金属膜と、前記半導体基板の外周部の上方に形成され、前記第１配線層と前記第２配線層を接続する第１導電性プラグと、前記金属膜及び前記第１配線層の上方に形成されたパッドと、前記パッドと前記第１配線層を接続する第２導電性プラグとを有することを特徴とする半導体装置が提供される。
本発明の別の観点によれば、半導体基板上方で、上から２番目の配線である第２配線層を形成する工程と、前記第２配線層の上に第１絶縁膜を介して金属膜を形成する工程と、前記金属膜の上に第２絶縁膜を形成する工程と、前記第１及び第２絶縁膜内に形成され、前記半導体基板の外周部の上方で前記第２配線層に接続する第１導電性プラグを形成する工程と、前記第１導電性プラグに接続され、最上部の配線となる第１配線層を前記第２絶縁膜上に形成する工程と、前記第２絶縁膜及び前記第１配線層上に第３絶縁膜を形成する工程と、前記第１配線層に接続される第２導電性プラグを前記第３絶縁膜内に形成する工程と、前記金属膜の上方で、前記第２導電性プラグに接続されるパッドを前記第３絶縁膜上に形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、最上部の第１配線層とその下の第２配線層の間に金属膜を形成し、半導体基板の外周部で第１配線層と第２配線層を第１導電性プラグにより接続するとともに、金属膜の上方で第１配線層に第２導電性プラグを介してパッドを形成している。
これにより、試験時にプローブ針をパッドに当てても、その下方への応力を金属膜により抑制することができ、金属膜の下方に形成される能動素子、受動素子の損傷、劣化を防止することができる。
しかも、パッドを能動素子の上方に位置させることができので、パッドを半導体装置の外周部にのみに形成する従来構造に場合に比べて、パッドが半導体装置の大きさを決める要因とはならず、半導体装置の小型化が可能になる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ〜図１Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図、図２Ａ〜図２Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図である。
【００１２】
まず、図１Ａ、図２Ａに示すように、シリコン基板１にトランジスタ領域層２とキャパシタ領域層３と配線領域層４を順に形成する。この場合、トランジスタ（能動素子）領域層２とキャパシタ（受動素子）領域層３の周囲は、半導体チップ領域の外周部である配線周辺領域層５となっている。トランジスタ領域層２、キャパシタ領域層３及び配線領域層４の一部は、例えば図３に示すような構造を有している。
【００１３】
図３において、半導体基板であるｎ型又はｐ型のシリコン基板１の表面には、活性領域を囲む素子分離絶縁層１１がＬＯＣＯＳ法により形成されている。
なお、素子分離絶縁層１１としてシャロートレンチアイソレーション（ＳＴＩ）を形成してもよい。ＳＴＩは、シリコン基板１の活性領域の周囲に溝を形成した後に、その溝の中に絶縁膜を埋め込むことにより形成される。
【００１４】
メモリセル領域における活性領域には、イオン注入によりｐウェル１２が形成されている。また、ｐウェル１２には、第１、第２のＭＯＳトランジスタＴ１、Ｔ２が形成されている。第１、第２のＭＯＳトランジスタＴ１、Ｔ２は、それぞれゲート電極１４、１５、第１〜第３のソース／ドレイン領域１６、１７、１８等を有している。
【００１５】
２つのゲート電極１４、１５は、ｐウェル１２の上にゲート絶縁膜１３を介して形成され、さらに互いに横方向に間隔をおいて形成されている。ゲート電極１４、１５は、下からシリコン膜、タングステンシリサイド膜、酸化シリコン膜の積層構造をパターニングすることにより形成される。さらに、ゲート電極１４、１５は、素子分離絶縁層１１上に形成されるワード線の一部を構成している。
【００１６】
ゲート電極１４、１５の側面には、絶縁性のサイドウォール１９が形成されている。サイドウォール１９は、シリコン基板１の上に絶縁膜、例えばシリコン酸化膜を形成した後にエッチバックすることにより形成される。
【００１７】
第１〜第３のソース／ドレイン領域１６、１７、１８はそれぞれｎ型のエクステンション領域１６ａ、１７ａ、１８ａと高濃度ｎ型不純物領域１６ｂ、１７ｂ、１８ｂにより構成されている。エクステンション領域１６ａ、１７ａ、１８ａは、ゲート電極１４、１５及び素子分離絶縁層１１をマスクにして、ｐウェル１２内にｎ型不純物として例えばリンをイオン注入することにより形成される。また、高濃度ｎ型不純物領域１６ｂ、１７ｂ、１８ｂは、ゲート電極１４、１５、サイドウォール１９及び素子分離絶縁層１２をマスクにして、ｐウェル１２内にｎ型不純物として砒素をイオン注入することにより形成される。
【００１８】
ＭＯＳトランジスタＴ１、Ｔ２及びシリコン基板１の上には、酸化防止絶縁膜２０としてプラズマＣＶＤ法により酸窒化シリコン(ＳｉＯＮ)膜が形成されている。
さらに、酸化防止絶縁膜２０の上には、第１層間絶縁膜２１としてノンドープシリケートガラス（ＮＳＧ）膜がＣＶＤ法により形成されている。第１層間絶縁膜２１の表面は化学的機械研磨 (ＣＭＰ)法により平坦化されている。
【００１９】
第１層間絶縁膜２１には、第１〜第３のソース／ドレイン領域１６、１７、１８のそれぞれに達する第１〜第３のコンタクトホール２１ａ〜２１ｃがフォトリソグラフィ法により形成されている。さらに、第１〜第３のコンタクトホール２１ａ〜２１ｃ内にはチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜及びタングステン（Ｗ）膜の積層導電膜が順に充填され、第１〜第３の導電性プラグ２２、２３、２４として使用される。
なお、第１層間絶縁膜２１の上面上に形成されたＷ膜、ＴｉＮ膜、Ｔｉ膜はＣＭＰ法により除去されている。
【００２０】
第１層間絶縁膜２１の上には、第２層間絶縁膜２５、第１保護膜２６が形成されている。第２層間絶縁膜２５としてＮＳＧ膜が形成され、その表面は例えば窒素雰囲気中で脱水処理されている。また、第１保護膜２６としてアルミナ（Ａｌ２Ｏ３）膜が形成されている。
以上のように、ＭＯＳトランジスタＴ１、Ｔ２が形成されたシリコン基板１から第１保護膜２６までの層は、図１Ａに示したトランジスタ領域層２となる。
【００２１】
第１保護膜２６の上には、強誘電体キャパシタＱの下部電極２７、強誘電体膜２８及び上部電極２９が順に形成されている。
下部電極２７は、例えばＰｔ、Ｉｒ、Ｒｕ等の貴金属膜から形成され、フォトリソグラフィ法により例えばストライプ状にパターニングされている。強誘電体膜２８は、例えばPb(Zr,Ti)O3（ＰＺＴ）、SrBi2Ta2O9（ＳＢＴ）などのペロブスカイト構造を有する材料から構成される。そのような強誘電体材料は、例えばスパッタ法、ＭＯＣＶＤ法により形成される。また、上部電極２９は、強誘電体膜２８上に形成され、例えば、酸化イリジウム膜から形成されている。
【００２２】
強誘電体膜２８はパターニングされて下部電極２７のコンタクト領域を露出する形状を有している。また、上部電極２９は、強誘電体膜２８上で横方向に間隔をおいて複数形成されている。
強誘電体キャパシタＱは、ｐウェル１２の斜め上の両側方にそれぞれ形成され、その上面は第２保護膜３０により覆われ、さらに全体が第３保護膜３１により覆われている。第２、第３保護膜３０、３１は、水素、水の移動を阻止するバリア材料、例えばアルミナから形成されている。
【００２３】
第３保護膜３１上には、第３層間絶縁膜３３として例えば厚さ１５００ｎｍのＮＳＧ膜がＣＶＤ法により形成されている。第３層間絶縁膜３３の表面は例えばＣＭＰ法により平坦化され、さらに窒素プラズマ雰囲気で窒化されている。
以上のように第１保護膜２６の上に形成された強誘電体キャパシタＱ、第２、第３保護膜３０、３１及び第３層間絶縁膜３３は、図１Ａに示したキャパシタ層３となる。
【００２４】
第３の層間絶縁膜３３から第２層間絶縁膜２５までの層には、第１〜第３の導電性プラグ２２、２３、２４の上面に達する深さの第４〜第６のコンタクトホール３３ａ、３３ｂ、３３ｃがフォトリソグラフィ法により形成されている。第４〜第６のコンタクトホール３３ａ、３３ｂ、３３ｃ内には、ＴｉＮ膜及びＷ膜の積層導電膜が順に充填され、第４〜第６導電性プラグ３４、３５、３６として使用される。
【００２５】
従って、第４、第５、第６の導電性プラグ３４、３５、３６はそれぞれ第１、第２、第３の導電性プラグ２２、２３、２４に接続されることになる。
また、第３層間絶縁膜３３から第２保護膜３０までの各層には、上部電極２９と下部電極２７のそれぞれの一部に達する深さの第１ホール３３ｄ、第２ホール３３ｅがフォトリソグラフィ法により形成されている。そして、第１、第２ホール３３ｄ、３３ｅのそれぞれの中にはＴｉＮ膜、Ｗ膜の積層導電膜が順に充填され、第１のビア３８、第２のビア３９として使用される。
【００２６】
第３層間絶縁膜３３上には、第１、第２の上部電極用配線４０ａ、４０ｂ、プレート用配線４０ｃ、導電性パッド４０ｄ等の一層目配線が形成されている。
第１の上部電極用配線４０ａは、強誘電体キャパシタＱ上の第１のビア３８と第６の導電性プラグ３７を電気的に接続する。第２のキャパシタ用配線４０ｂは、他の強誘電体キャパシタＱ上の他の第１のビア３８と第４の導電性プラグ３５を接続する。
【００２７】
プレート用配線４０ｃは、第２のビア３９を介して下部電極２７のコンタクト領域に接続されて周辺回路（不図示）に接続される。また、導電性パッド４０ｄは、第２、第５導電性プラグ２３、３６を介して第２のソース／ドレイン領域１７に接続される。
第１、第２の上部電極用配線４０ａ、４０ｂ、プレート用配線４０ｃ、導電性パッド４０ｄ等は、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜を順に積層した積層導電膜をパターニングすることにより形成される。
【００２８】
第１、第２の上部電極用配線４０ａ、４０ｂ、プレート用配線４０ｃ、導電性パッド４０ｄ、第３層間絶縁膜３３の上には、第４層間絶縁膜４２としてＣＶＤ法によりＮＳＧ膜が形成されている。第４層間絶縁膜４２の上面はＣＭＰ法により平坦化されている。
第４層間絶縁膜４２のうち導電性パッド４０ｄの上には、第３ホール４２ａが形成され、その中には第３のビア４３となるＴｉＮ膜、Ｗ膜の積層導電膜が順に充填されている。
【００２９】
さらに、第４層間絶縁膜４２の上には、第３のビア４３に接続するビット線４４が形成され、導電性パッド４０ｃ及び第２、第４の導電性プラグ２３、３６を介して第２のソース／ドレイン領域１７に接続されている。ビット線４４は例えばワード線と直交する方向に延在する形状を有している。また、ビット線４４は、ＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜の積層構造を有している。なお、ビット線４４は二層目配線の一部となる。
【００３０】
ビット線４４、第４層間絶縁膜４２の上には、第５層間絶縁膜４５としてＣＶＤ法によりＮＧＳ膜が形成されている。さらに、第５層間絶縁膜４５の上面はＣＭＰ法により平坦化され、その上には三層目配線４６が形成されている。
【００３１】
第５層間絶縁膜４５と三層目配線４６の上には第６層間絶縁膜４７が形成され、その上面はＣＭＰ法により平坦化されている。さらに、三層目配線４６上の所定位置にはホールが形成され、その中にはビア４８ａ〜４８ｄが埋め込まれている。第６層間絶縁膜４７の上には四層目配線４９が形成されている。
【００３２】
第６層間絶縁膜４７と四層目配線４９の上には第７層間絶縁膜５０が形成され、その上面はＣＭＰ法により平坦化されている。さらに、第７層間絶縁膜５０のうち四層目配線４９上の所定位置にはホールが形成され、その中にはビア５１ａ、５１ｂが埋め込まれている。
【００３３】
第７層間絶縁膜５０、ビア５１ａ、５１ｂの上には、特に図示しないが配線、ビア、層間絶縁膜が繰り返して順に形成されている。そして、ｎ層目の層間絶縁膜５２内には、ｍ層目の配線（不図示）に接続されるｍ層目のビア５３ａ〜５３ｄが形成される。ここで、ｎ、ｍはそれぞれ自然数である。なお、ｎ層目の層間絶縁膜５２の上面はＣＭＰ法により平坦化されている。
上記の一層目の配線４０ａ〜４０ｄからｎ層目の層間絶縁膜５２及びｍ層目のビア５３ａ〜５３ｄまでの各層により、図１Ａに示す配線領域層４が形成される。
【００３４】
次に、第ｎ層目の層間絶縁膜５２上にＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜の積層金属膜を形成した後に、積層金属膜をフォトリソグラフィ法によりパターニングすることにより、図１Ｂ、図２Ｂに示す（ｍ＋１）層目の配線５４を形成する。
（ｍ＋１）層目の配線５４の幅は、後述する外部接続用パッド６２に比べて極めて細く、例えば２０μｍ以下である。
【００３５】
（ｍ＋１）層目の配線５４は、図３に示したｍ層目のビア５３ａ〜５３ｄに接続される。そして、（ｍ＋１）層目の配線５４の一部である引出配線５４ａは、半導体チップ領域、即ち半導体装置の外周部の配線周辺領域層５にはみ出して形成される。
【００３６】
これにより、強誘電体キャパシタＱ等の受動素子、ＭＯＳトランジスタＴ１、Ｔ２を含む半導体回路は、ｍ層目のビア５３ａ〜５３ｄと（ｍ＋１）層目の配線５４の引出配線５４ａにより、配線周辺領域層５に電気的に引き出される。
なお、（ｍ＋１）層目の配線５４は、上から数えて２番目の配線である。
【００３７】
次に、図１Ｃ、図２Ｃに示す構造を形成するまでの工程を説明する。
まず、（ｍ＋１）層目の配線５４及びｎ層目の層間絶縁膜５２の上に、（ｎ＋１）層目の層間絶縁膜５５としてＣＶＤ法によりシリコン酸化膜を形成する。
その後、（ｎ＋１）層目の層間絶縁膜５５の上に、金属膜、例えばＴｉ、ＴｉＮ、ＴｉＡｌＮ、或いは、Ｐｔ、Ｐｄ、Ｉｒ等の貴金属の膜を形成する。続いて、金属膜をフォトリソグラフィ法によりパターニングし、これにより配線領域層４の上に応力緩和プレート５６を形成する。
【００３８】
応力緩和プレート５６は、後述する外部接続パッド６２に試験用プローブ針が当たった状態で、プローブ針からの応力が下方に伝達することを阻止するために形成される。従って、応力緩和プレート５６を構成する金属膜は、その衝撃及び応力が下方に伝達することを抑制する材料、厚さに形成される。例えば金属膜としてＴｉＮ膜を選択する場合には、その厚さを２００μｍ〜１０００μｍ程度にする。
なお、本実施形態では、応力緩和プレート５６が電気的に他の導電パターンに接続されずに孤立した状態になっている。
【００３９】
次に、図１Ｄ、図２Ｄに示す構造を形成するまでの工程を説明する。
まず、応力緩和プレート５６と（ｎ＋１）層目の層間絶縁膜５５の上に、（ｎ＋２）層目の層間絶縁膜５７として例えばＣＶＤ法によりシリコン酸化膜を形成する。続いて、フォトリソグラフィ法により（ｎ＋１）層目と（ｎ＋２）層目の層間絶縁膜５５、５７を部分的にエッチングすることにより、（ｍ＋１）層目の配線５４のうち配線周辺領域層５上にはみ出した引出配線５４ａの上にホール５７ａを形成する。
【００４０】
さらに、ホール５７ａの中にＴｉＮ膜をスパッタにより形成した後に、ＴｉＮ膜上にＷ膜をＣＶＤ法により形成する。その後に、ＣＭＰ法によりＴｉＮ膜、Ｗ膜を（ｎ＋２）層目の層間絶縁膜５７の上面上から除去し、これによりホール５７ａ内に残されたＴｉＮ膜とＷ膜を（ｍ＋１）層目のビア（導電性プラグ）５８として使用する。
（ｍ＋１）層目のビア５８は、上から数えて２番目のビアとなる。
【００４１】
次に、（ｎ＋２）層目の層間絶縁膜５７上に、ＴｉＮ膜、ＡｌＣｕ合金膜及びＴｉＮ膜を順に形成した後に、これらの積層導電膜をフォトリソグラフィ法によりパターニングする。
これにより、図１Ｅに示すように、応力緩和プレート５６の上方とその周辺の領域でパターニングされた積層導電膜をパッド接続用配線５９として使用する。パッド接続用配線５９は、例えば２０μｍ以下の幅に形成され、図２Ｅに示すように、（ｍ＋１）層目のビア５８と接続する引出配線５９ａを有している。
【００４２】
パッド接続用配線５９は、最上の配線であり、（ｍ＋１）層目のビア５８を応力緩和プレート５６の真上のパッド配置部のパッド形成位置に電気的に引き出す形状を有している。なお、パッド形成位置は、試験装置のプローブ針を当てる位置である。
【００４３】
次に、図１Ｆ、図２Ｆに示す構造を形成するまでの工程を説明する。
まず、（ｎ＋２）層目の層間絶縁膜５７とパッド接続用配線５９の上に、（ｎ＋３）層目の層間絶縁膜６０としてシリコン酸化膜をＣＶＤ法により形成する。その後に、フォトリソグラフィ法を用いて（ｎ＋３）層目の層間絶縁膜６０にホールを形成する。ホールは、パッド接続用配線５９の上であり且つパッド形成位置に形成される。
【００４４】
続いて、ホール内にＴｉＮ膜、Ｗ膜を順に充填することにより最上の導電性プラグであるビア６１を形成する。最上のビア６１は、（ｍ＋１）層目のビア５８と同じ方法により形成される。
【００４５】
次に、最上のビア５８と（ｎ＋３）層目の層間絶縁膜６０上に導電膜として、ＴｉＮ膜、ＡｌＣｕ合金膜及びＴｉＮ膜の積層膜、或いはアルミニウム膜、アルミニウム合金膜等を形成する。続いて、その導電膜をフォトリソグラフィ法によりパターニングすることにより、図１Ｇ、図２Ｇに示すように、パッド形成位置に外部接続パッド６２を形成する。外部接続パッド６２は応力緩和プレート５６の真上であって複数のパッド形成位置に形成され、それらのうち少なくとも一部は最上層のビア６１に接続される。
応力緩和プレート５６の面積は、複数の外部接続パッド６２を形成するパッド配置部の面積と同じかそれよりも大きいことが好ましい。
【００４６】
次に、図１Ｈ、図２Ｈに示す構造を形成する工程を説明する。
まず、（ｎ＋３）層目の層間絶縁膜６０と外部接続パッド６２の上にシリコン酸化膜６３とシリコン窒化膜６４を順に形成した後に、それらの膜６３、６４をフォトリソグラフィ法によりパターニングすることにより外部接続パッド６０のそれぞれの上に開口６４ａを形成する。
【００４７】
さらに、シリコン窒化膜６４と外部接続パッド６２の上に保護膜６５として、例えば感光性のポリイミド膜を形成する。そして、ポリイミド膜を露光、現像、熱硬化することにより、外部接続パッド６２の上に開口部６５ａを形成する。これにより、外部接続用パッド６２の上面が露出する。
以上により、半導体基板１に半導体装置が形成される。半導体装置は、シリコン基板１であるシリコンウエーハにダイシング領域を挟んで縦横に複数形成される。
【００４８】
その後に、シリコンウエーハ１をダイシング領域に沿って分割するが、その分割の前に、試験装置を用いて半導体装置のコンタクト試験、特性試験等を行う。試験の際には、半導体装置の外部接続パッド６２には、試験装置のプローブ針が接続される。
【００４９】
プローブ針は圧力を掛けながら外部接続用パッド６２に当てるので、外部接続パッド６２には外部から力が加わることになる。その力は配線領域層４、キャパシタ領域層３、トランジスタ領域層２に向くことになる。
しかし、プローブ針による押圧力は、外部接続用パッド６２の下方に形成した応力緩和プレート５６により遮られるので、その下の配線領域層４、キャパシタ領域層３、トランジスタ領域層２に加わる応力は極めて小さくなる。
【００５０】
これにより、強誘電体キャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２の応力による特性変化、特性劣化及び損傷が防止される。また、外部接続用パッド６２に加わる力は、応力緩和プレート５６からの反作用によりその上の外部接続用パッド６２の押さえがきくため、プローブ針と外部接続用パッド６２の接続が良好になる。
【００５１】
さらに、キャパシタ領域層３、トランジスタ領域層２に対して外部接続用パッド６２が上下に離れて重なる構造となっているので、外部接続用パッド６２が半導体装置の大きさを決める要素が極めて少なくなり、半導体装置の小型化が可能になる。
【００５２】
なお、パッド接続配線５９と（ｍ＋１）層目の配線５４のそれぞれの引出配線５４ａ、５９ａはキャパシタ領域層３、トランジスタ領域層２の外周に位置することになるが、それらの引出配線５４ａ、５９ａは（ｎ＋１）層目のビア５８を接続する大きさを有すればよく、半導体装置の小型化に支障をきたすことはない。
【００５３】
次に、従来技術と本実施形態のそれぞれの半導体装置の不良発生を比較して説明する。
本実施形態に係る半導体装置として、図４Ａ、図４Ｂに示す概要平面図のように、外部接続用パッド６２の配置と全体の大きさがそれぞれ異なる第１品種、第２品種の半導体装置６７、６８を用意した。
一方、図５Ａ、図５Ｂの概要平面図に示すように、従来技術に係る半導体装置として、トランジスタ領域層の外周に外部接続用パッド１０２を配置した第１品種、第２品種を用意した。
【００５４】
本実施形態の第１品種、第２品種は、表１に示す大きさであり、また、従来技術の第１品種、第２品種は、表２に示す大きさである。それらを比較すると、本実施形態の第１品種は従来技術の第１品種に比べて上面の面積が８１．５％となり、また、本実施形態の第２品種は従来技術の第２品種に比べて上面の面積が６８．４％となって、いずれも本実施形態の方が小さくなっている。
【表１】
2010147062.tif 000003
【表２】
2010147062.tif 000004

【００５５】
さらに、図示しないが、応力緩和プレートの無い半導体装置のトランジスタ領域層の真上に外部接続用パッドを形成した第１品種、第２品種の比較例を用意した。その大きさは、表１とほぼ同じである。
そして、本実施形態と従来例と比較例のそれぞれの第１品種、第２品週の半導体装置について高度加速ストレス試験（ＵＨＡＳＴ）を行ったところ表３に示す結果が得られた。ＵＨＡＳＴでは、試験槽内において極端な温度や湿度の下で試験時間を変えながらデバイスに負荷を加えた後に、デバイスの動作確認を行い、デバイスに電気的な障害が無いかどうか試験される。
【表３】
2010147062.tif 000005
【００５６】
表３において、従来技術によれば、第１、第２品種の半導体装置１０１，１０３の外部接続用パッド１０２はトランジスタ領域層の周辺に配置したものであり、以前に当てられたプローブ針による影響はなく、試験時間に係わらず不良率はゼロであった。
しかし、外部接続用パッドをトランジスタ領域層の真上に配置した比較例の第１、第２品種の半導体装置によれば、試験時間が増加するにつれて不良率が高くなった。これにより、トランジスタ領域層の真上に外部接続用パッドを形成することは好ましくないと推測される。
【００５７】
一方、本実施形態の第１、第２品種の半導体装置６７，６８では、トランジスタ領域層２の真上に外部接続用パッド６２を形成しているにもかかわらず、不良率はゼロであった。従って、応力緩和プレート５６による効果が現れていることがわかる。
以上のことから、本実施形態によればトランジスタ領域層２、キャパシタ領域層３の真上に外部接続用パッド６２を形成しても、トランジスタ領域層２、キャパシタ領域層３内の能動素子、受動素子の特性に実質的に影響を与えることはなかった。
【００５８】
ところで、図６に示すように、図４Ａのパッド配置部の外部接続用パッド６２にダミーパッド６２ａを加えることにより、それらのパッド配置を図４Ｂのパッド配置部と同じにすることができる。
【００５９】
これにより、第１品種の半導体装置６７と第２品種の半導体装置６８のそれぞれの試験の際にプローブ針を当てる位置が同じになるので、同じプローブ針を双方に使用することができる。また、異なる品種の半導体装置の試験の際に同じプローブカードを使用できることになり、試験の準備作業が軽減され、しかも、試験用部品の管理が容易になる。
【００６０】
図４Ａ、図４Ｂ、図６に示した半導体装置の最上面に現れる外部接続用パッド及びダミーパッドの形状は四角に限られるものではない。例えば図７に示すように、外部接続用パッド６２ｂ、ダミーパッド６２ｃの平面形状を正六角形にしてもよい。
【００６１】
これにより、正六角形の一辺を互いに平行にして外部接続用パッド６２ｂやダミーパッド６２ｃを互いに隣接して配置すると、少ない面積でより多くの外部接続用パッド６２ｂやダミーパッド６２ｃを配置することが可能になる。これにより、同じプローブカードが使用できる半導体装置の品種を増やすことが可能になる。そのような外部接続用パッド６２ｂの形状については、次の第２の実施の形態について適用してもよい。
【００６２】
（第２の実施の形態）
図８Ａ〜図８Ｈ、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図、図９Ａ〜図９Ｈは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図である。なお、図８Ａ〜図８Ｈ、図９Ａ〜図９Ｈにおいて、図１Ａ〜図１Ｌ、図２Ａ〜図２Ｌと同じ符号は同じ要素を示している。
【００６３】
まず、図８Ａ、図９Ａに示すように、シリコン基板１の上に、図３に示したトランジスタ領域層２の導電性プラグ２２〜２４の形成と同じ工程で、一層目の支柱プラグ７１を形成する。その後に、図３に示したキャパシタ領域層３の導電性プラグ３５〜３７の形成と同じ工程で、一層目の支柱プラグ７１上に二層目の支柱プラグ７２を形成し、接続する。
【００６４】
一層目及び二層目の導電性プラグ７１、７２は、それぞれ一層目、二層目の導電性プラグ２２〜２４、３５〜３７と同じ材料から形成され、トランジスタ領域層２、キャパシタ領域層３の周囲に形成される。
【００６５】
続いて、図８Ｂに示すように、二層目の支柱プラグ７２の上に三層目の支柱プラグ７３を形成する。三層目の支柱プラグ７３は、図３に示すビット線４４、配線４６、４９、ビア４２ａ、４８ａ〜４８ｄ、５１ａ、５１ｂ、５３ａ〜５３ｄ等と同時に形成される。即ち、三層目の支柱プラグ７３は、ビット線４４、配線４６、４９、ビア４２ａ、４８ａ〜４８ｄ、５１ａ、５１ｂ、５３ａ〜５３ｄ等と同じ導電膜の積層構造により構成される。
【００６６】
次に、図８Ｃ、図９Ｂに示すように、上から数えて２番目の配線である（ｍ＋１）層目の配線５４を配線領域層４上に形成する。
（ｍ＋１）層目の配線５４は、図３に示したｎ層目の層間絶縁膜５２上に形成され、トランジスタ領域層３、キャパシタ領域層４の上方でビア５３ａ〜５３ｄに接続され、さらに配線周辺領域層５上に延在する引出配線５４ａを有している。
【００６７】
これにより、（ｍ＋１）層目の配線５４は、配線領域層４内の配線４６、４９、ビア４２ａ、４８ａ〜４８ｄ、５１ａ、５１ｂ、５３ａ〜５３ｄ、導電性プラグ２２〜２４、３５〜３７等を介して強誘電体キャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２等を含む半導体回路に電気的に接続される。
【００６８】
（ｍ＋１）層目の配線５４は、ｎ層目の層間絶縁膜５２上にＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜等の積層金属膜を形成した後に、積層金属膜をフォトリソグラフィ法によりパターニングすることにより形成される。
次に、図８Ｄ、図９Ｃに示すように、（ｍ＋１）層目の配線５４及びｎ層目の層間絶縁膜５２の上に、（ｎ＋１）層目の層間絶縁膜５５としてＣＶＤ法によりシリコン酸化膜を形成する。
【００６９】
さらに、（ｎ＋１）層目の層間絶縁膜５５上に水素、水の移動を阻止するバリア膜７４として例えば酸化アルミニウム膜、酸化チタン膜、窒化シリコン膜、酸化窒化シリコン膜のいずれかをスパッタ法により形成する。続いて、バリア膜７４の上に（ｎ＋２）層目の層間絶縁膜７５としてＣＶＤ法によりシリコン酸化膜を形成する。
なお、バリア膜７４と（ｎ＋２）層目の層間絶縁膜７５の形成を省略してもよい。
【００７０】
その後に、（ｎ＋１）層目と（ｎ＋２）層目の層間絶縁膜５５、７５及びバリア膜７４をフォトリソグラフィ法によりパターニングして三層目の支柱プラグ７３の上にホールを形成した後に、ホール内にＴｉＮ膜、Ｗ膜を充填することにより、ホール内に四層目の支柱プラグ７６を形成する。
【００７１】
次に、図８Ｅ、図９Ｄに示すように、（ｎ＋２）層目の層間絶縁膜７５の上であってトランジスタ領域層２、キャパシタ領域層３等の真上に応力緩和プレート５６を形成する。応力緩和プレート５６は、四層目の支柱プラグ７６に接続する大きさを有している。
【００７２】
応力緩和プレート５６は、（ｎ＋２）層目の層間絶縁膜７５と四層目の支柱プラグ７６の上に金属膜を形成した後に、フォトリソグラフィ法により金属膜をパターニングすることにより形成される。その金属膜として、例えば、Ｔｉ、ＴｉＡｌＮ、或いはＰｔ、Ｉｒ、Ｐｄ等の貴金属が選択される。
【００７３】
応力緩和プレート５６は、後述の外部接続パッド６２に加わる衝撃、応力がキャパシタ領域層３、トランジスタ領域層２等に伝達することを防止するために形成される。従って、応力緩和プレート５６を構成する金属膜は、その衝撃を抑制する材料、厚さを選択して形成される。
【００７４】
次に、図８Ｆ、図９Ｅに示す構造を形成するまでの工程について説明する。
まず、応力緩和プレート５６と（ｎ＋２）層目の層間絶縁膜７５の上に、（ｎ＋３）層目の層間絶縁膜７８としてシリコン酸化膜をＣＶＤ法により形成する。
続いて、（ｎ＋１）層目、（ｎ＋２）層目及び（ｎ＋３）層目の層間絶縁膜５５、７５、７８とバリア膜７４をフォトリソグラフィ法によりパターニングして複数のホールを形成する。ホールは、半導体装置の外周部、即ち配線周辺領域層５の上に形成される。
【００７５】
さらに、ホールの中にＴｉＮ膜をスパッタにより形成し、さらにＴｉＮ膜上にＷ膜をＣＶＤ法により形成する。その後に、ＴｉＮ膜、Ｗ膜を（ｎ＋３）層目の層間絶縁膜７８の上面上からＣＭＰ法により除去し、これによりホール内に残されたＴｉＮ膜とＷ膜を（ｍ＋１）層目のビア５８として使用する。（ｍ＋１）層目のビア５８は、上から数えて２番目の導電プラグである。
【００７６】
続いて、（ｎ＋３）層目の層間絶縁膜７８と（ｍ＋１）層目のビア５８の上に、第１実施形態と同様に、ＴｉＮ膜、アルミニウム銅合金膜及びＴｉＮ膜を順に形成した後に、これらの導電膜をリソグラフィ法によりパターニングする。
これにより、図８Ｇ、図９Ｆに示すように、（ｎ＋３）層目の層間絶縁膜７８の上に、最上の配線であるパッド接続用配線５９を形成する。
【００７７】
パッド接続用配線５９は、第１実施形態と同様に、キャパシタ領域層３、トランジスタ領域層２等の周囲にある（ｍ＋１）層目のビア５８に接続する引出配線５９ａを有している。パッド接続用配線５９は、（ｍ＋１）番目のビア５８を応力緩和プレート５６の真上のパッド配置部のパッド形成位置に電気的に引き出す形状を有している。
【００７８】
次に、図９Ｇに示すように、パッド接続用配線５９と（ｎ＋３）層目の層間絶縁膜７８の上に、（ｎ＋４）層目の層間絶縁膜８０を形成する。その後に、（ｎ＋４）層目の層間絶縁膜８０をフォトリソグラフィ法によりパターニングする。これにより、第１実施形態と同様に、パッド接続用配線５９上のパッド形成位置に最上のビアホールを形成する。
続いて、最上のビアホール内にＴｉＮ膜、Ｗ膜を順に充填することにより最上の導電性プラグであるビア６１を形成する。最上のビア６１は、（ｍ＋１）層目のビア５８と同じ方法により形成され、パッド接続用配線５９に接続される。
【００７９】
次に、図８Ｈ、図９Ｈに示す構造を形成するまでの工程を説明する。
まず、（ｎ＋４）層目の層間絶縁膜８０上にアルミニウム、アルミニウム合金等の導電膜を形成する。その後に、その導電膜をフォトリソグラフィ法によりパターニングすることにより、複数の外部接続パッド６２を形成する。
【００８０】
外部接続パッド６２は、応力緩和プレート５６の上方であって、試験用のプローブ針が当てられるパッド形成位置に形成され、少なくとも一部は最上のビア６１に接続される。
なお、応力緩和プレート５６の面積は、複数の外部接続パッド６２を形成するパッド配置領域の面積と同じかそれよりも大きいことが好ましい。
【００８１】
さらに、（ｎ＋４）層目の層間絶縁膜８０と外部接続パッド６２の上に、シリコン酸化膜６３とシリコン窒化膜６４を順に形成した後に、それらの膜６３、６４をフォトリソグラフィ法によりパターニングすることにより外部接続パッド６２の上に開口６２ａを形成する。
【００８２】
その後に、シリコン窒化膜６４と外部接続パッド６２の上に保護膜６５として、例えば感光性のポリイミド膜を形成する。そして、ポリイミド膜を露光、現像、熱硬化することにより、外部接続パッド６２の上に開口部６５ａを形成する。これにより、外部接続用パッド６２は露出する。
以上により、半導体基板１に半導体装置が形成される。半導体装置は、同じシリコンウエーハであるシリコン基板１に間隔をおいて複数形成される。
【００８３】
その後に、シリコンウエーハをダイシングすることにより、半導体基板１をチップ状に分割するが、その前に、試験装置により半導体装置のコンタクト試験、特性試験等が行われる。試験の際には、半導体装置の外部接続パッド６２には試験装置のプローブ針が接続される。
そして、外部接続パッド６２にはプローブ針の押圧力が加わることになるが、その力のうちのシリコン基板１方向への成分の伝達は応力緩和プレート５６により遮られる。
【００８４】
しかも、応力緩和プレート５６は、トランジスタ領域層２、キャパシタ領域層３の周囲で、シリコン基板１から連続して積み重ねられた一層目〜四層目の支柱プラグ７１、７２、７３、７６により支持されているので、配線領域層４、キャパシタ領域層３、トランジスタ領域層２に伝わる応力の一部はその周囲に分散し、第１実施形態に比べてさらに小さくなる。しかも、一層目〜四層目の支柱プラグ７１、７２、７３、７６は、導電膜により構成されているので、外部接続パッド６２とシリコン基板１を同電位にすることができ、電荷の蓄積を防止することができる。
【００８５】
これにより、強誘電体キャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２の特性変化、特性劣化が防止される。また、外部接続用パッド６２をキャパシタ領域層３、トランジスタ領域層２の真上に配置しているので、第１実施形態と同様に、半導体装置の小型化が可能になる。
【００８６】
なお、第１、第２実施形態に示した半導体装置は、図３に示すような強誘電体キャパシタＱを備えた構造に限られるものではなく、その他の構造を有してもよい。また、応力緩和プレート５６の平面形状は、上から２番目のビア（導電性プラグ）に接触しない形状であれば特に四角に限られるものではなく、そのビアを貫通させる孔を有していてもよい。
【００８７】
次に、本発明の実施形態について特徴を付記する。
（付記１）  複数の層が積層される半導体装置において、半導体基板上方の最上部の配線である第１配線層と、前記最上部から下方の２番目に位置する第２配線層と、前記第１配線層と前記第２配線層の間に形成される金属膜と、前記半導体基板の外周部の上方に形成され、前記第１配線層と前記第２配線層を接続する第１導電性プラグと、前記金属膜及び前記第１配線層の上方に形成されたパッドと、前記パッドと前記第１配線層を接続する第２導電性プラグと、を有することを特徴とする半導体装置。
（付記２）  前記金属膜の面積は、複数の前記パッドが形成されるパッド配置部の面積と等しいか、大きいことを特徴と付記１に記載の半導体装置。
（付記３）  前記第１配線層と前記第１導電性プラグとを接続する第１引出配線と、前記第２配線層と前記第１導電性プラグとを接続する第２引出配線と、を備えることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）  前記金属膜を支える支柱プラグを備えることを特徴とする付記１、付記２又は付記３に記載の半導体装置。
（付記５）  前記複数の層は、トランジスタ領域、キャパシタ領域層のいずれかを含むことを特徴する付記１に記載の半導体装置。
（付記６）  前記第２配線層と前記金属膜との間に、バリア層を備えることを特徴とする付記１乃至付記５のいずれか１項に記載の半導体装置。
（付記７）  前記バリア膜は、酸化アルミニウム、酸化チタン、窒化膜、酸化窒化膜のいずれかであることを特徴とする付記６に記載の半導体装置。
（付記８）  前記金属膜は、前記複数の層に対して電気的接続を有しないことを特徴とする付記１乃至付記６のいずれか１項に記載の半導体装置。
（付記９）  前記金属膜は、Ｔｉ膜、ＴｉＡｌＮ膜、貴金属膜のいずれかであることを特徴とする付記１乃至付記７のいずれか１項に記載の半導体装置。
（付記１０）  複数の層が積層される半導体装置の製造方法において、半導体基板上方で、上から２番目の配線である第２配線層を形成する工程と、前記第２配線層の上に第１絶縁膜を介して金属膜を形成する工程と、前記金属膜の上に第２絶縁膜を形成する工程と、前記第１及び第２絶縁膜内に形成され、前記半導体基板の外周部の上方で前記第２配線層に接続する第１導電性プラグを形成する工程と、前記第１導電性プラグに接続され、最上部の配線となる第１配線層を前記第２絶縁膜上に形成する工程と、前記第２絶縁膜及び前記第１配線層上に第３絶縁膜を形成する工程と、前記第１配線層に接続される第２導電性プラグを前記第３絶縁膜内に形成する工程と、前記金属膜の上方で、前記第２導電性プラグに接続されるパッドを前記第３絶縁膜上に形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１１）  前記第１配線層と前記第１導電性プラグを接続する第１引出配線を形成する工程と、前記第２配線層と前記第１導電性プラグを接続する第２引出配線を形成する工程とを有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）  前記第２引出配線と第２配線層を同時に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）  前記複数の層を形成する工程において、前記半導体基板から前記金属膜を支える支柱プラグを形成することを特徴とする付記１０、付記１１又は付記１２に記載の半導体装置の製造方法。
（付記１４）  前記第２配線層と前記金属膜の間にバリア層を形成する工程を有することを特徴とする付記１０乃至付記１３のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８８】
【図１Ａ】図１Ａ、図１Ｂ及び図１Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｄ】図１Ｄ、図１Ｅ及び図１Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｇ】図１Ｇ及び図１Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２Ａ】図２Ａ、図２Ｂ及び図２Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図（その１）である。
【図２Ｄ】図２Ｄ、図２Ｅ及び図２Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図（その２）である。
【図２Ｇ】図２Ｇ及び図２Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図（その３）である。
【図３】図３は、本発明の実施形態に係る半導体装置のトランジスタ領域層、キャパシタ領域層及び配線領域層を示す断面図である。
【図４】図４Ａ、図４Ｂは、本発明の実施形態に係る半導体装置とパッドの配置関係の例を示す平面図である。
【図５】図５Ａ、図５Ｂは、従来技術に係る半導体装置とパッドの配置関係の例を示す平面図である。
【図６】図６は、本発明の実施形態に係る半導体装置のパッドの配置の別の例を示す平面図である。
【図７】図７は、本発明の実施形態に係る半導体装置のパッドの配置のさらに別の例を示す平面図である。
【図８Ａ】図８Ａ、図８Ｂ及び図８Ｃは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図８Ｄ】図８Ｄ、図８Ｅ及び図８Ｆは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図８Ｇ】図８Ｇ及び図８Ｈは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図９Ａ】図９Ａ、図９Ｂ及び図９Ｃは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図（その１）である。
【図９Ｄ】図９Ｄ、図９Ｅ及び図９Ｆは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図（その２）である。
【図９Ｇ】図９Ｇ及び図２Ｈは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図（その３）である。
【符号の説明】
【００８９】
１  シリコン基板
２  トランジスタ領域層
３  キャパシタ領域層
４  配線領域層
５  配線周辺領域層
５４  配線
５６  応力緩和プレート（金属膜）
５７、６０  層間絶縁膜
５９  パッド接続用配線
５８、６１  ビア（導電性プラグ）
６２  外部接続パッド
７１、７２、７３、７６  支柱プラグ
７４  バリア層
７５、８０  層間絶縁膜
【図１Ａ】
2010147062.tif 000006
【図１Ｄ】
2010147062.tif 000007
【図１Ｇ】
2010147062.tif 000008
【図２Ａ】
2010147062.tif 000009
【図２Ｄ】
2010147062.tif 000010
【図２Ｇ】
2010147062.tif 000011
【図３】
2010147062.tif 000012
【図４】
2010147062.tif 000013
【図５】
2010147062.tif 000014
【図６】
2010147062.tif 000015
【図７】
2010147062.tif 000016
【図８Ａ】
2010147062.tif 000017
【図８Ｄ】
2010147062.tif 000018
【図８Ｇ】
2010147062.tif 000019
【図９Ａ】
2010147062.tif 000020
【図９Ｄ】
2010147062.tif 000021
【図９Ｇ】
2010147062.tif 000022