(57)【要約】【課題】ｐ型ウエル領域を形成する際に生じるウエル酸化膜と初期酸化膜との段差によって発生する不都合を解消し、薄膜の半導体結晶層の形成時に発生する厚さのバラツキの影響を小さくしてゲート特性を良好にすると共にゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置とその製造方法を提供すること。【解決手段】トップゲート構造を構成するユニットセルの平面パターンの終端部に位置する半導体基板の表面層および該半導体基板の表面層と接触する部分のｎ型半導体結晶層内にはそれぞれｐ型第一ウエル領域を有し、前記ｎ型半導体結晶層内の前記ｐ型第一ウエル領域が同一層内でベース領域と接触する構成を有しているＭＯＳ型半導体装置とする。【選択図】        図１
2010147198.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備える半導体装置において、該トップゲート構造を構成するユニットセルの平面パターンの終端部に位置する前記半導体基板の表面層および該半導体基板の表面層と接触する部分の一導電型半導体結晶層内にはそれぞれ他導電型第一ウエル領域を有し、前記一導電型半導体結晶層内の前記他導電型第一ウエル領域が同一層内で前記他導電型ベース領域と隣接する構成を有することを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域を、前記半導体基板の表面層と接触する部分に対応する一導電型半導体結晶層の表面からの選択的イオン注入法により形成することを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項３】
前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、前記ポリシリコンゲート電極へゲート電圧を供給するためのゲートパッドの下方に位置する前記半導体基板の表面層に形成され、エミッタ電極と接触する他導電型第二ウエル領域と同時に形成されることを特徴とする請求項２記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、電流遮断動作中に発生する表面の高電界を緩和する機能を有するフィールドリミッティング・リングの下方に位置する前記半導体基板内に形成される他導電型第三ウエル領域と同時に形成されることを特徴とする請求項２記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン電圧で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほどオン電圧は低いが、スイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を同時に改善することは一般的には困難とされている。最善の策はトレードオフ関係の最適化ができるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
そのような最適化のための具体策として、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げる方法がある。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。
また、一定のトレードオフ改善効果を示すことが知られているトレンチゲート構造のＭＯＳ型半導体装置は、その製造プロセスがプレーナ構造の製造プロセスに比べてトレンチ形成工程があるため長く複雑であり、セルパターン（以降、セルをユニットセルと記すこともある）も微細化されている。そのため、さらに特性改善を進めるには、セルパターンをさらに微細化せざるを得ず、製造コストもさらに高くなるばかりであり、限界がある。従って、製造プロセスの複雑化、セルパターンの微細化を究極にまで進めなくとも、あるいはトレンチゲート構造を採らなくても、前記トレードオフの改善が図れることがＭＯＳ型半導体装置にとって、良品率の観点、製品コストの観点から望まれる。
【０００６】
そのようなトレンチゲート構造を採らなくても、前記トレードオフの改善が図れるＭＯＳ型半導体装置として、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴがあり、既にその特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので詳細に説明する。以下、参照する図面の縮尺は、理解しやすくするために、各部分の寸法比率等を任意に変えてあり、正確ではない。
【０００７】
図７、図８は、そのような従来のＩＧＢＴチップのトップゲート構造部分の主要な製造工程について順に示す断面図である。図７では、後述の図９（ｂ）におけるＢ−Ｂ’線断面図である図９（ｅ）を用いて製造工程を説明し、図８では、同じくＡ−Ａ’線断面図である図９（ｄ）を用いて製造工程を説明する。まず、図７（ａ）、図８（ａ−１）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．８μｍの初期酸化膜１０２を形成する。次に図８（ａ−２）では、後述の耐圧維持用のｐ型ウエル領域１２０をユニットセルの外周部側終端部１００に相当する位置の基板表面層に形成するために、終端部の初期酸化膜を取り除き、この初期酸化膜を取り除いた領域の基板表面へボロンのイオン注入と熱処理によるドライブ拡散を行っておく。図８（ａ−３）は、ｐ型ウエル領域１２０の表面に、その熱拡散時に形成される膜厚０．３μｍの酸化膜（初期酸化膜と区別するためにウエル酸化膜と称する）１２１が形成されていることを示す。
【０００８】
次に、前記図７（ａ）および図８（ａ−３）でそれぞれ形成され、それぞれ厚さの異なる前記初期酸化膜１０２および前記ウエル酸化膜１２１をストライプ状の繰り返し平面パターンとなるように選択的にエッチングして１９μｍ幅の第一開口部１０３を形成する（図７（ｂ）、図８（ｂ）、図９（ｂ）の符号１２２）。図９（ｂ）に示すように、第一開口部１０３（図９（ｂ）では１２２となっている）を形成する際に、酸化膜の厚さがｐ型ウエル１２０のイオン注入領域を境に異なることが後述する問題が発生する原因となる。これらのストライプ状繰り返し平面パターンからなる初期酸化膜１０２およびウエル酸化膜１２１の基板面方向の幅は２〜３μｍ程度が望ましい。
【０００９】
続いて、図７（ｃ）、図８（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を０．１μｍの厚さに基板の全面形成した後、図７（ｄ）、図８（ｄ）に示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１〜３μｍの第二開口部１０５および１０５より幅の広い幅広開口部１０５ａをそれぞれ形成する。初期酸化膜１０２の突出高さ（膜厚）は前述のように０．８μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出高さ（膜厚）は合わせて０．９μｍとなる。同様にウエル酸化膜１２１の突出高さ（膜厚）は前述のように０．３μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、ウエル酸化膜１２１の突出高さ（膜厚）は合わせて０．４μｍとなる。
【００１０】
その後、図７（ｅ）、図８（ｅ）に示すように、第二開口部１０５、１０５ａによって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５、１０５ａで始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。図７（ｅ）、図８（ｅ）に示すように、第一開口部の幅が約２０μｍの場合、ｎ型エピタキシャルシリコン層１０６の成長は面方向と厚さ方向の成長速度がほぼ等しいので、その厚さは約１０μｍとなる（第一開口部の幅は当初１９μｍであったが、エピタキシャル成長の前処理などで、約２０μｍに拡がることを考慮している）。
【００１１】
次に、初期酸化膜１０２をストッパー酸化膜として図７（ｆ）、図８（ｆ）に示すようにｎ型エピタキシャルシリコン層１０６の表面が、膜厚０．９μｍの初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行う。この研磨により、初期酸化膜１０２も少し研磨される。この結果、研磨後の薄膜ｎ型エピタキシャルシリコン層１０６厚さは０．９μｍから約０．７μｍ〜０．８μｍに減少する。
【００１２】
次に、薄膜のｎ型エピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ＋型ボディ領域１１０とｎ＋型エミッタ領域１１１をそれぞれ形成する。このようにして元の薄膜ｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型バッファ領域１０６とｐ型ベース領域１０９とｐ＋型ボディ領域１１０とｎ＋型エミッタ領域１１１（図８（ｇ）のユニットセル終端部を除く）が形成された状態の薄膜エピタキシャルシリコン層を、以降カソード膜と称することもある。
【００１３】
その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ＋型エミッタ領域１１１とｐ＋型ボディ領域１１０とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を窓明けし（図７（ｇ）、図８（ｇ））、アルミニウムエミッタ電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にコレクタ（アノード）電極を形成することにより、トップゲート構造を有するＩＧＢＴが完成する。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌ  ｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ  （ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５，  ｐ．  １９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前述のトップゲート構造を有するＩＧＢＴは、オン電圧とターンオフ損失のトレードオフを改善することはできるものの、一方で、エピタキシャルシリコン層の形成とその層を研磨して薄膜のｎ型半導体結晶層（カソード膜）１０６を形成するという、通常のＩＧＢＴの製造プロセスにはない特殊プロセスを有している。そのため、ユニットセルの外周部側終端部１００において、従来プレーナＩＧＢＴと同じように耐圧維持に係わるｐ型ウエル構造をカソード膜より下層の半導体基板の表面層に設けると、ゲート耐圧が低下するという問題が発生する。さらに、エピタキシャルシリコン層の形成とその層を表面から研磨して薄膜のｎ型半導体結晶層（カソード膜）１０６を形成する際に、現状では研磨後のカソード膜１０６の厚さにバラツキが大きく、特性への影響も大きいという問題もある。
【００１５】
前述の、ゲート耐圧が低下するという問題について以下、詳細に説明する。図９に従来のトップゲート構造を有するＩＧＢＴチップおよびそのユニットセルの外周部側終端部１００の平面図および断面図をそれぞれ示す。図９（ａ）はＩＧＢＴのチップ全体の平面図であり、図９（ｂ）は同図（ａ）で、それぞれ、太線の縦長の矩形枠で示すユニットセルの外周部側終端部１００の縦長部分から一部を切り取った部分拡大平面図である。ＩＧＢＴチップのユニットセルの外周部側終端部１００においては、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、従来プレーナＩＧＢＴと同様に半導体基板に、同図（ｂ）内で縦長の太線の矩形枠で示すｐ型ウエル領域１２０を形成する必要がある。図９（ｂ）の左端に破線で示す縦長の矩形領域（図９（ｂ）では、一本の直線状の破線と、この破線の左側の前記ウエル領域１２０を示す太線に重なる三辺とからなる矩形領域）はアルミニウムゲート電極の接触領域を示す。図９の（ｃ）、（ｄ）、（ｅ）はそれぞれ順に同図（ｂ）のＣ−Ｃ’、Ａ−Ａ’、Ｂ−Ｂ’線における断面図である。
【００１６】
また、本発明にかかるＩＧＢＴの製造方法には、前記背景技術の項で図７、図８を参照して説明したように、半導体基板１０１上に、絶縁膜（基板酸化膜）１０４を挟んで、エピタキシャルシリコン層１０６を形成し、その層を研磨して薄膜のｎ型半導体結晶層（カソード膜）１０６を形成するという特殊プロセスがある。さらにまた、図８に示すユニットセルの終端部においては、ｎ型エピタキシャルシリコン層１０６の成長に先立って半導体基板１０１の表面層に形成されるｐ型ウエル領域１２０と、基板酸化膜１０４を挟んで積層されるカソード膜１０６内に形成されるチャネルｐ層（ｐ型ベース領域）１０９とを接触させて同電位にする必要がある（図８（ｇ）参照）。このために、図８（ｄ）に示すように、エピタキシャル成長に必要な幅１〜３μｍの狭い第二開口部１０５をユニットセルの終端部では部分的に幅の広い幅広開口部１０５ａ形成しておくことにより、前述の同電位にするための良好な接触を実現している。
【００１７】
以上説明したように初期酸化膜１０２の形成後、ｎ型エピタキシャルシリコン層１０６の成長に先立ってｐ型ウエル領域１２０を形成しておく必要があるため、初期酸化膜１０２の厚さ（研磨後０．７μｍ〜０．８μｍ）とｐ型ウエル領域１２０上に熱拡散時に形成される酸化膜（初期酸化膜と区別するためにウエル酸化膜と称する）１２１の厚さ（０．４μｍ）に差が生じる。（図７（ｅ）、図８（ｅ））
このように初期酸化膜１０２とウエル酸化膜１２１とで、シリコン酸化膜の厚さに差を有するままの状態で、以下のようなプロセスで薄膜のカソード膜１０６が形成される。すなわち、図９（ｂ）および前記背景技術（図７および図８）の項でも説明したように、初期酸化膜１０２に幅１９μｍの第一開口部１０３を形成する。厚さ０．１μｍの基板酸化膜１０４を形成する。前記第一開口部１０３内の基板酸化膜１０４に第二開口部１０５を形成する。第二開口部１０５内に露出するシリコン半導体基板１０１をシード層としてシリコンエピタキシャル成長により幅１９μｍの第一開口部１０３内を埋める厚さ１０μｍのｎ型半導体結晶層（カソード膜）１０６を形成する。初期酸化膜１０２をストッパー膜として研磨して薄膜のカソード膜１０６を形成する工程である。
【００１８】
ところが、厚いｎ型エピタキシャルシリコン層１０６を研磨して薄膜のカソード１０６膜を形成する際に、研磨は０．９μｍの初期酸化膜１０２が露出して厚さ０．７μｍになったところでストップさせても、前記図９（ｂ）のＣ−Ｃ’線での断面図である図９（ｃ）に示すように、厚さ０．１μｍの基板酸化膜１０４および厚さ０．４μｍのウエル酸化膜１２１上に横方向に成長するｎ型エピタキシャルシリコン層１０６については、幅広開口部１０５ａの端部からウエル酸化膜１２１の面方向に約１０μｍの範囲では、厚さ０．７μｍとの差、０．３μｍの厚さ分のシリコン層が残ってしまう。図９（ｃ）で、符号１２３はウエル酸化膜１２１上に横方向成長によって形成されるエピタキシャルシリコン層の境界（幅広開口部１０５ａの端部から約１０μｍ）を示す。
【００１９】
図９（ｃ）のウエル酸化膜１２１上に形成されるｎ型エピタキシャルシリコン層１０６の厚さは、前記酸化膜厚さの差分０．３μｍの均一な厚さではなく、境界１２３近くでは限りなく薄い層となっている。このような境界を持つｎ型エピタキシャルシリコン層１０６上にゲート酸化膜１０７を形成すると、ゲート酸化膜１０７も境界１２３近くでは非常に薄い部分が形成される。図９（ｃ）は薄いゲート酸化膜１０７上にポリシリコンゲート電極１０８が形成されることを示している。その結果、ユニットセルの終端部のウエル酸化膜１２１上ではゲート耐圧が低下するという問題が発生する。
【００２０】
本発明は、以上述べた問題点に鑑みてなされたものであり、ゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００２１】
前記本発明の目的を達成するために、
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備えるＭＯＳ型半導体装置において、該トップゲート構造を構成するユニットセルの平面パターンの終端部に位置する前記半導体基板の表面層および該半導体基板の表面層と接触する部分の一導電型半導体結晶層内にはそれぞれ他導電型第一ウエル領域を有し、前記一導電型半導体結晶層内の前記他導電型第一ウエル領域が同一層内で前記他導電型ベース領域と隣接する構成を有するＭＯＳ型半導体装置とする。
【００２２】
特許請求の範囲の請求項２記載の発明によれば、前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域を、前記半導体基板の表面層と接触する部分に対応する一導電型半導体結晶層の表面からの選択的イオン注入法により形成する特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることができる。
特許請求の範囲の請求項３記載の発明によれば、前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、前記ポリシリコンゲート電極へゲート電圧を供給するためのゲートパッドの下方に位置する前記半導体基板の表面層に形成され、エミッタ電極と接触する他導電型第二ウエル領域と同時に形成される特許請求の範囲の請求項２記載のＭＯＳ型半導体装置の製造方法とすることが好ましい。
【００２３】
特許請求の範囲の請求項４記載の発明によれば、前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、電流遮断動作中に発生する表面の高電界を緩和する機能を有するフィールドリミッティング・リングの下方に位置する前記半導体基板内に形成される他導電型第三ウエル領域と同時に形成される特許請求の範囲の請求項２記載のＭＯＳ型半導体装置の製造方法とすることが望ましい。
【発明の効果】
【００２４】
本発明によれば、ゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかるＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。また、以下の説明では一導電型をｎ型、他導電型をｐ型として説明する。
図１、２は本発明にかかるＩＧＢＴの製造方法を説明するためのユニットセルの活性部および終端部の製造工程をそれぞれ順に示す断面図である。図３は本発明にかかるＩＧＢＴのチップの平面図（ａ）、この平面図（ａ）の太線の縦長の矩形枠で示すユニットセルの終端部の拡大平面図（ｂ）、平面図（ｂ）のＣ−Ｃ’断面図（ｃ）、Ａ−Ａ’断面図（ｄ）、Ｂ−Ｂ’断面図（ｅ）である。図４は、本発明にかかるＩＧＢＴのチップ全体の平面図（ａ）と、同図（ａ）の、太線の縦長の矩形枠で示すユニットセルの中央側終端部の部分拡大平面図（ｂ）である。図５は、本発明にかかるＩＧＢＴのチップ全体の平面図（ａ）と、同図（ａ）で、太線の矩形枠で示すゲートパッド部分の拡大断面図（ｂ）である。図６は、本発明にかかるＩＧＢＴのチップ全体の平面図（ａ）と、同図（ａ）で、太線で示すガードリング部分の拡大断面図（ｂ）である。図１０は本発明にかかるＩＧＢＴによるゲート耐圧の改善および向上を示すゲート耐圧分布比較図である。
【００２６】
図１および図２は、それぞれ本発明にかかるＩＧＢＴチップのトップゲート構造を半導体基板上に形成するため、カソード膜を構成するユニットセルの活性部およびユニットセル終端部の製造方法を示す製造工程断面図である。図１（ａ）、図２（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．８μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２をストライプ状の平面パターンとなるように選択的にエッチングして１９μｍ幅の第一開口部１０３を形成する（図１（ｂ）、図２（ｂ））。ストライプ状平面パターンからなる初期酸化膜１０２の基板面方向の幅（第一開口部を形成した後の残し幅）は２〜３μｍ程度が望ましい。続いて、図１（ｃ）、図２（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を０．１μｍの厚さに全面形成した後、図１（ｄ）、図２（ｄ）にそれぞれ示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１〜３μｍの第二開口部１０５およびこの第二開口部１０５より幅の広い第二開口部１０５ａを形成する。すなわち、第二開口部は主電流の流れる活性部では狭いが、終端部では幅広にされている。幅広にされている理由は、後述するカソード膜中のｐ型ベース領域１０９（またはｐ＋ボディ領域１１０）と、基板表面層のｐ型第一ウエル領域１２０ａとを幅広の第二開口部を介して導電的に良好に接触させるためである。
【００２７】
その後、図１（ｅ）、図２（ｅ）に示すように、第一開口部１０３内の中央にある第二開口部１０５、１０５ａによって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５、１０５ａで始まってから成長面が基板酸化膜１０４の厚みを超えると成長は第一開口部１０３内の基板酸化膜１０４上を横方向にも進む。その後、第一開口部内の端の初期酸化膜１０２に達し、さらに初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。図１（ｅ）、図２（ｅ）に示すように、第一開口部の幅がエピタキシャル成長のための直前の清浄化処理等により当初の幅１９μｍから広くなって約２０μｍになったとすると、ｎ型エピタキシャルシリコン層１０６の成長は面方向と厚さ方向の成長速度がほぼ等しいので、第一開口部の中心から初期酸化膜１０２までの基板面方向の距離１０μｍ成長させると、その厚さ方向にも約１０μｍ成長する。
【００２８】
次に、初期酸化膜１０２をストッパー酸化膜として図１（ｆ−１）、図２（ｆ−１）に示すようにｎ型エピタキシャルシリコン層１０６の表面が初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行う。この研磨により、初期酸化膜１０２も少し研磨される。この結果、研磨後の薄膜ｎ型エピタキシャルシリコン層１０６の厚さは約０．７μｍ〜０．８μｍとなる。ここまでは図１および図２で示すユニットセル活性部およびユニットセルの終端部は、第二開口部１０５、１０５ａの幅の違いを除けば、同様な製造工程で進行する。本発明では、前記背景技術の項で、図８（ａ−３）を参照して説明したように、従来、ユニットセルの終端部において予めｐ型ウエル領域１２０を形成していた工程が無く、その結果、第一開口部の両側の酸化膜１０２の厚さが活性部側と終端部側とで違いが無く同じであることが従来と異なる。
【００２９】
次に、電流破壊耐量維持用のｐ型第一ウエル領域１２０ａをユニットセルの終端部に相当する位置に形成するために、ｎ型エピタキシャルシリコン層１０６の表面へボロンのイオン注入（矢印）を行う（図２（ｆ−２））。その後、酸化雰囲気中の熱処理によるドライブ拡散時により形成される膜厚０．３μｍの酸化膜（ウエル酸化膜）１２１がｎ型エピタキシャルシリコン層１０６の表面に形成され、ｎ型エピタキシャルシリコン層１０６内とその下層の半導体基板の表面層に至る深さにｐ型第一ウエル領域１２０ａが形成される（図２（ｇ））。同時に、ユニットセルの活性部のｎ型エピタキシャルシリコン層１０６表面には、図１（ｆ−２）に示すように、選択的にレジストマスク１２４を設け、レジストでマスクされない領域にも、ボロンのイオン注入と熱処理によるドライブ拡散を行う。このユニットセルの活性部の選択的なイオン注入領域は後述のカソード膜中のｐ＋型ボディ領域１１０となる。
【００３０】
その後、フォトリソグラフィによりユニットセルの活性部のウエル酸化膜１２１を部分的に除去した後、図１（ｈ）のように薄膜のｎ型エピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素のイオン注入とドライブ拡散を行ってｎ＋型エミッタ領域１１１を形成する。このようにして元の薄膜ｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型バッファ領域１０６とｐ型ベース領域１０９とｐ＋型ボディ領域１１０とｎ＋型エミッタ領域１１１が形成された厚さ０．７μｍ〜０．８μｍの薄膜エピタキシャルシリコン層をカソード膜と称することもある。
【００３１】
その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ＋型エミッタ領域１１１とｐ＋型ボディ領域１１０とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を窓明けし（図１（ｈ））、アルミニウム電極（カソード金属電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成する。
【００３２】
一方で、ユニットセルの終端部は、図２（ｈ）のようにウエル酸化膜１２１を除去することなくゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで形成し、続いてＰＳＧの層間絶縁膜１１２を被覆するすることにより、本発明にかかるＩＧＢＴのトップゲート構造を構成するカソード膜中にユニットセルが完成する。
以上説明したように、本発明にかかるトップゲート構造を有するＩＧＢＴでは、ｐ型第一ウエル領域１２０ａがｎ型エピタキシャルシリコン層１０６の表面からのイオン注入と熱処理により形成されていることが、ｐ型ウエル領域をｎ型エピタキシャルシリコン層１０６の形成前に予め所要に半導体基板の表面に形成しておく従来のＩＧＢＴとは異なっている。
【００３３】
図３に本発明にかかるトップゲート構造を有するＩＧＢＴチップおよびその外周部ユニットセルの終端部構造をそれぞれ示す。図３（ａ）はＩＧＢＴのチップ全体の平面図であり、図３（ｂ）は同図（ａ）で、太線の縦長の矩形枠で示すユニットセルの終端部１００の縦長部分から一部を切り取った部分拡大平面図である。チップ外周部のユニットセルの終端部においては、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、同図（ｂ）内で縦長の太線の矩形枠で示す部分にｐ型第一ウエル領域１２０ａが形成されている。図３（ｂ）に破線の左側の縦長の矩形領域（図３（ｂ）では、一本の直線状の破線と、この破線の左側の前記ウエル領域１２０ａを示す太線に重なる三辺とからなる矩形領域）はアルミニウムゲート電極の接触領域を示す。図３（ｃ）、（ｄ）、（ｅ）はそれぞれ同図（ｂ）のＣ−Ｃ’、Ａ−Ａ’、Ｂ−Ｂ’線における断面図である。
【００３４】
本発明にかかる外周部セルの終端部構造の断面を示す図３（ｃ）では、先述したボロンのイオン注入と熱処理によりｐ型第一ウエル領域１２０ａが形成されたｎ型エピタキシャルシリコン層１０６の表面は膜厚０．３μｍのウエル酸化膜１２１で覆われ、その他のｎ型エピタキシャルシリコン層１０６の表面は先述のゲート酸化膜１０７で覆われている。当初の厚さは約１０μｍであったｎ型エピタキシャルシリコン層１０６は、初期酸化膜１０２をストッパー酸化膜としてｎ型エピタキシャルシリコン層１０６の表面が初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行うため、初期酸化膜１０２の表面にはエピタキシャルシリコンは存在しない（図２（ｆ−１）参照）。
【００３５】
なお、研磨のバラツキによって、初期酸化膜１０２の表面に薄いエピタキシャルシリコン層が、幅広開口部１０５ａからウエル酸化膜１２１の面方向に約１０μｍの範囲で限定的に残ることもあるが、この薄いエピタキシャルシリコン層表面にゲート酸化膜が形成されることはないので、ゲート耐圧が低下するという問題が解消する。
従来のユニットセル終端部の製造方法について、前記図８を参照して説明したように、ユニットセルの終端部においては、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、ユニットセルの終端部のｐ型第一ウエル領域１２０ａとカソード膜に形成されるチャネルｐ層（ｐ型ベース領域）１０９とを接触させて同電位にする必要がある。本発明では、図３（ｄ）で示すユニットセルの終端部断面構造と同図（ｅ）で示すユニットセルの活性部の断面構造は、同図（ｂ）内で縦長の太線の矩形枠で示すｐ型第一ウエル領域１２０ａの一境界線Ｄ−Ｄ’近傍で相互に接合する。その際、図３（ｄ）で示すユニットセルの終端部断面構造内のカソード層内のｐ型第一ウエル領域１２０ａは、同図（ｅ）で示すユニットセルの活性部の断面構造のカソード層内のｐ型ベース領域１０９とｐ＋型ボディ領域１１０とが直接接触するので、両者が同電位であることが従来と同様に本発明のユニットセル全体においても実現されている。前記縦長の太線の矩形枠で示すｐ型第一ウエル領域１２０ａはイオン注入時のパターンであり、ドライブ拡散後は、図３（ｃ）の破線で示すｐ型第一ウエル領域１２０ａの位置になる。
【００３６】
図４に、本発明にかかるトップゲート構造を有するＩＧＢＴチップおよびその中央部ユニトセルの終端部構造をそれぞれ示す。図４（ａ）はＩＧＢＴのチップ全体の平面図であり、図４（ｂ）は同図（ａ）で、それぞれ、太線の縦長の矩形枠で示す、ユニットセルの中央部近傍の終端部から一部を切り取った部分拡大平面図である。チップ中央部のユニットセルの終端部においても、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、同図（ｂ）内で縦長の太線の矩形枠で示す部分にｐ型第一ウエル領域１２０ａが形成されている。図４（ｂ）で、破線で示す中央部の縦長の矩形枠（上下の二辺はｐ型第一ウエル領域１２０ａを示す太線に重なっている）はアルミニウムゲート電極の接触領域を示す。チップ中央部のユニットセルの終端部の平面図４（ｂ）は前記チップ外周部のユニットセルの終端部の平面図３（ｂ）を単位として、これを鏡面対称に配置したものであるため、その構成と機能はチップ外周部のユニットセルの終端部の構造と同様である。
【００３７】
図５に本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図およびゲートパッド部分の断面図をそれぞれ示す。図５（ａ）はＩＧＢＴのチップ全体の平面図であり、図５（ｂ）は同図（ａ）で、太線の矩形枠で示すゲートパッド部分の拡大断面図である。ゲートパッドとは、チップの外部よりアルミニウムワイヤなどを介してゲート電圧を供給するために、チップ表面に設けられたアルミニウム電極領域を言う。本発明にかかるゲートパッドは、前記図２で説明したユニットセルの終端部と同様の製造工程で製造される。すなわち、前記図２を参照した説明と同様に、図５（ｂ）において、このゲートパッド直下のｐ型第二ウエル領域１２０ｂは、ｎ型エピタキシャルシリコン層１０６の表面へボロンのイオン注入（図２（ｆ−２））により、ウエル酸化膜１２１と共に、ｎ型エピタキシャルシリコン層１０６内とその下層の半導体基板の表面層に至る深さに形成される。
【００３８】
図５（ｂ）に示す前記ゲートパッドは、前記図２（ｈ）に示す層間絶縁膜１１２に、ポリシリコンゲート電極１０８とゲート用アルミニウム電極とのコンタクトのためのコンタクト開口部を窓明けし、アルミニウム電極１１５ａをスパッタ蒸着により形成し、ポリシリコンゲート電極１０８と導電接触させたものである。
ゲートパッド直下にあるｐ型第二ウエル領域１２０ｂは、別途カソード金属電極と同電位にすることにより、大電流の遮断動作時のＩＧＢＴの破壊耐量の維持に寄与するが、図５（ｂ）から明らかなように、ｐ型第二ウエル領域１２０ｂとポリシリコンゲート電極１０８とはウエル酸化膜１２１により絶縁されている。
【００３９】
図６は本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図およびフィールドリミッティング・リング部分の断面図をそれぞれ示す。図６（ａ）はＩＧＢＴのチップ全体の平面図であり、図６（ｂ）は同図（ａ）で、太線の環状線で示すフィールドリミッティング・リング１１５の一部をリングに直角方向に切断した拡大断面図である。フィールドリミッティング・リング１１５は、半導体基板１０１内に設けられるｐ型第三ウエル領域１２０ｃと外部へ電気的に接触しないアルミニウム電極１１５ａで構成され、ＩＧＢＴの電流遮断期間中に発生する表面の高電界を緩和して耐圧を維持するために、ＩＧＢＴチップの外周部に複数本設けられる。ガードリングと称することもある。図６では１本のみ代表的に示した。
【００４０】
本ガードリングは、前記図１および前記図２を参照して説明したユニットセルの活性部およびユニットセルの終端部と共通の製造工程で製造される。図２（ｇ）で断面を示す工程以降は、フォトリソグラフィによりウエル酸化膜１２１を部分的に除去した後、ｐ型第三ウエル領域１２０ｃが形成されたエピタキシャルシリコン層の上に熱酸化あるいはＣＶＤによりゲート酸化膜を全面に形成する。次にゲート電極となるポリシリコン層を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層およびゲート酸化膜を全面的に除去する。続いて、ボロンイオン注入とドライブ拡散を行い、砒素のイオン注入は行わない。その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にフローティング金属電極とのコンタクトのためのコンタクト開口部１１４を窓明けし、アルミニウム電極１１５ａを形成することにより完成する。
【００４１】
前記図５、図６で説明したように、本発明によれば、ユニットセルの活性部およびユニットセルの終端部以外のゲートパッド部分およびフィールドリミッティング・リング部分も全て共通の工程で製造が可能なため、製造工程が複雑化することがない。
図１０は、本発明にかかるトップゲート構造を有するＩＧＢＴチップを製造し、ゲート耐圧改善の効果を示すグラフ図である。ゲート・カソード間電流が５μＡ／ｃｍ２に達するときのゲート・カソード間電圧をゲート耐圧と定義し、縦軸に個数を採り、横軸に示すゲート耐圧の分布をヒストグラムにして示す。従来のトップゲート構造を有するＩＧＢＴチップ（Ａ）と比較して本発明のＩＧＢＴチップ（Ｂ）ではゲート耐圧が著しく改善し、向上していることがわかる。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかるＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの活性部部分の製造工程を順に示す断面図である。
【図２】本発明にかかるＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの終端部の製造工程を順に示す断面図である。
【図３】本発明にかかるＭＯＳ型半導体装置のチップの平面図（ａ）、ユニットセルの終端部の平面図（ｂ）、平面図（ｂ）のＣ−Ｃ’断面図（ｃ）、Ａ−Ａ’断面図（ｄ）、Ｂ−Ｂ’断面図（ｅ）である。
【図４】本発明にかかるＭＯＳ型半導体装置のチップ全体の平面図（ａ）であり、（ｂ）は同図（ａ）で、太線の縦長の矩形枠で示すユニットセル中央部側の終端部の縦長部分の部分拡大平面図である。
【図５】本発明にかかるＭＯＳ型半導体装置のチップ全体の平面図（ａ）であり、（ｂ）は同図（ａ）で、太線の矩形枠で示すゲートパッド部分の拡大断面図である。
【図６】本発明にかかるＭＯＳ型半導体装置のチップ全体の平面図（ａ）であり、（ｂ）は同図（ａ）で、太線で示すガードリング部分の拡大断面図である。
【図７】従来のＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの活性部の製造工程を順に示す断面図である。
【図８】従来のＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの終端部の製造工程を順に示す断面図である。
【図９】従来のＭＯＳ型半導体装置のチップの平面図（ａ）、ユニットセルの終端部の平面図（ｂ）、平面図（ｂ）のＣ−Ｃ’断面図（ｃ）、Ａ−Ａ’断面図（ｄ）、Ｂ−Ｂ’断面図（ｅ）である。
【図１０】本発明のＭＯＳ型半導体装置によるゲート耐圧の改善および向上を示すゲート耐圧分布比較図である。
【符号の説明】
【００４３】
１００      ：ユニットセルの終端部
１０１      ：半導体基板、シリコン基板
１０２      ：初期酸化膜
１０３      ：第一開口部
１０４      ：基板酸化膜
１０５      ：第二開口部
１０５ａ    ：幅広開口部
１０６      ：ｎ型エピタキシャルシリコン層、バッファ領域、ｎ型半導体結晶層、カソード膜
１０７      ：ゲート酸化膜
１０８      ：ポリシリコン層、ポリシリコンゲート電極
１０９      ：ｐ型ベース領域
１１０      ：ｐ＋型ボディ領域
１１１      ：ｎ＋型エミッタ領域
１１２      ：層間絶縁膜
１１３      ：アルミニウム電極、カソード金属電極
１１４      ：コンタクト開口部
１１５      ：フィールドリミッティング・リング
１１５ａ    ：アルミニウム電極
１２０      ：ｐ型ウエル領域
１２０ａ    ：ｐ型第一ウエル領域
１２０ｂ    ：ｐ型第二ウエル領域
１２０ｃ    ：ｐ型第三ウエル領域
１２１      ：ウエル酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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