(57)【要約】【課題】入力電源が複数ある場合において、複数の入力電源に対応した初期化信号出力回路において、回路規模の増大や消費電力の増大等を抑えること。【解決手段】ＶＤＤＡとＶＤＤＤとを含む複数の入力電源に基づいて、ＰＯＲを出力するパワーオンリセット回路１であって、ＶＤＤＡに基づいてＰＯＲの出力判断の基準となるＣＰｉｎｍを出力する基準電圧発生回路１０１と、ＶＤＤＤの供給に応じてＶＤＤＡの電圧に応じたＣＰｉｎｐを出力する比較用電圧発生回路１０３と、ＣＰｉｎｍ及びＣＰｉｎｐの供給状態に応じてＰＯＲを生成する電圧比較器１０２と、ＶＤＤＡ及びＶＤＤＤの供給状態に応じてＰＯＲの出力を制御するパワーオンリセット制御回路１０４とを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源とを含む複数の入力電源に基づいて、前記複数の入力電源を供給する対象の装置を通常動作の状態に遷移させる初期化信号を出力する初期化信号出力回路であって、
前記高電位側電源に基づいて前記初期化信号の出力判断の基準となる基準電圧を出力する基準電圧出力部と、
前記低電位側電源の供給に応じて前記高電位側電源の電圧に応じた比較用電圧を出力する比較用電圧出力部と、
前記基準電圧及び前記比較用電圧の供給状態に応じて前記初期化信号を生成する初期化信号生成部と、
前記高電位側電源及び前記低電位電源の供給状態に応じて前記初期化信号生成部が生成した初期化信号の出力を制御する初期化信号出力制御部とを有することを特徴とする、初期化信号出力回路。
【請求項２】
前記基準電圧出力部が、前記高電位側電源の電圧値よりも低い電圧を前記基準電圧として出力し、
前記比較用電圧出力部が、前記高電位側電源の電圧値に応じた電圧を前記比較用電圧として出力し、
前記初期化信号生成部が、前記比較用電圧の電圧値が前記基準電圧の電圧値以上である場合に前記初期化信号を出力することを特徴とする、請求項１に記載の初期化信号出力回路。
【請求項３】
前記比較用電圧出力部が、前記低電位側電源の電圧値が所定の閾値以上である場合に、前記高電位側電源の電圧値に応じた電圧を前記比較用電圧として出力することを特徴とする、請求項１または２に記載の初期化信号出力回路。
【請求項４】
前記比較用電圧出力部が、スイッチ及びバッファを有し、
前記スイッチが、前記高電位側電源の電圧値に応じて前記低電位側電源と前記バッファへの入力との接続を切り換え、
前記バッファが、前記スイッチを介して入力される前記低電位側電源の電圧値に応じて前記高電位側電源の電圧値に応じた電圧を前記比較用電圧として出力することを特徴とする、請求項３に記載の初期化信号出力回路。
【請求項５】
前記スイッチはＮ型ＭＯＳトランジスタであり、
前記Ｎ型ＭＯＳトランジスタのゲートが、前記高電位側電源の電圧値に応じた電圧と同電位に接続され、
前記Ｎ型ＭＯＳトランジスタのドレインが、前記低電位側電源の電圧と同電位に接続され、
前記Ｎ型ＭＯＳトランジスタのソースが、前記バッファへの入力と同電位に接続されていることを特徴とする、請求項４に記載の初期化信号出力回路。
【請求項６】
前記入力電源は複数の前記低電位側電源を含み、
前記比較用電圧出力部に含まれるスイッチは、前記複数の低電位側電源の夫々に対して設けられ、
前記バッファは、複数の前記スイッチを介して入力される全ての前記低電位側電源の電圧値が所定の条件を満たした場合に、前記比較用電圧を出力する論理和回路であることを特徴とする、請求項４または５に記載の初期化信号出力回路。
【請求項７】
前記初期化信号出力制御部は、前記高電位側電源の電圧値が所定の閾値以上であり、且つ前記低電位側電源の電圧値が所定の閾値以上である場合に、前記初期化信号を出力するように制御することを特徴とする、請求項１乃至６いずれか１項に記載の初期化信号出力回路。
【請求項８】
前記初期化信号出力制御部は、前記高電位側電源の電圧値が所定の閾値未満である場合、若しくは前記低電位側電源の電圧値が所定の閾値未満である場合、前記初期化信号の出力を遮断することを特徴とする、請求項７に記載の初期化信号出力回路。
【請求項９】
前記初期化信号出力制御部は、バッファ及びスイッチを有し、
前記バッファは、前記高電位側電源の電圧値に応じて前記低電位側電源の電圧値に応じた電圧を前記スイッチに入力し、
前記スイッチは、バッファから入力される電圧の電圧値に応じて前記初期化信号生成部の出力と前記初期化信号出力回路の初期化信号出力とを接続することを特徴とする、請求項８に記載の初期化信号出力回路。
【請求項１０】
前記初期化信号出力制御部は、前記高電位側電源の電圧値が所定の閾値未満である場合、若しくは前記低電位側電源の電圧値が所定の閾値未満である場合、前記初期化信号生成部の前記初期化信号の出力を接地することを特徴とする、請求項７に記載の初期化信号出力回路。
【請求項１１】
前記初期化信号出力制御部は、バッファ及びスイッチを有し、
前記バッファは、前記高電位側電源の電圧値に応じて前記低電位側電源の電圧値に応じた電圧を前記スイッチに入力し、
前記スイッチは、バッファから入力される電圧の電圧値に応じて前記初期化信号生成部の出力と接地電位とを接続すること特徴とする、請求項１０に記載の初期化信号出力回路。
【請求項１２】
前記入力電源は複数の前記低電位側電源を含み、
前記初期化信号出力制御部に含まれるバッファ及びスイッチは、前記複数の低電位側電源の夫々に対して設けられることを特徴とする、請求項９または１１に記載の初期化信号出力回路。
【請求項１３】
高電位側電源と低電位側電源とを含む複数の入力電源に基づいて、前記複数の入力電源を供給する対象の装置を通常動作の状態に遷移させる初期化信号の出力を制御するする初期化信号出力制御方法であって、
前記高電位側電源に基づいて前記初期化信号の出力判断の基準となる基準電圧を生成し、
前記低電位側電源の供給に応じて前記高電位側電源の電圧に応じた比較用電圧を生成し、
前記基準電圧及び前記比較用電圧の供給状態に応じて前記初期化信号を生成し、
前記高電位側電源及び前記低電位電源の供給状態に応じて前記初期化信号生成部が生成した初期化信号を出力することを特徴とする、初期化信号出力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、初期化信号出力回路、初期化信号出力制御方法に関し、特に複数の電源が入力される場合の初期化信号の出力に関する。
【背景技術】
【０００２】
外部から電源を供給されて動作する装置は、電源投入後、供給される電源の電圧が所定の値以上となるまで待機する必要がる。電圧値が不完全な状態で動作した場合、装置に不具合が生じる可能性があるためである。装置に対して待機状態から初期化動作の開始を指示する初期化信号としてパワーオンリセット信号が用いられる。パワーオンリセット信号とは、供給される電源の状態に応じて出力される信号であり、上記電源に基づいて動作するパワーオンリセット回路によって出力される。即ち、パワーオンリセット回路とは、初期化信号出力回路である。電源の供給を受ける装置は、このパワーオンリセット信号の状態に応じて待機状態を維持し、若しくは初期化動作を開始する。
【０００３】
パワーオンリセット信号を制御するための方法として、入力電源に基づいて基準電圧を生成し、基準電圧の値が規定に達した後に入力電源の電圧と基準電圧とを比較してパワーオンリセット信号を出力する方法が提案されている（例えば、特許文献１参照）。特許文献１においては、複数の入力電源に対応する場合、入力電源の電圧と基準電圧とを比較する比較回路を複数も受けることが開示されている。また、パワーオンリセット回路そのものを複数設けることにより、複数の入力電源に対応することが提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００６−２６２１８０号公報
【特許文献２】特開２００２−１１１４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１、２のように、比較回路若しくはパワーオンリセット回路そのものを複数設ける場合、回路構成の煩雑化による設計の困難性、回路規模の増大及び消費電力の増大等の弊害がある。また、複数の入力電源のうち、いずれか１つの電源の状態のみを検知してパワーオンリセット信号を出力することも可能である。その場合、複数の入力電源の投入順序を高精度に制御する必要がある。そのため、上記と同様に回路規模の増大や設計負荷の増大等の弊害がある。
【０００５】
本発明は、上記実情を考慮してなされたものであり、入力電源が複数ある場合において、複数の入力電源に対応した初期化信号出力回路において、回路規模の増大や消費電力の増大等を抑えることを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１に記載の発明は、高電位側電源と低電位側電源とを含む複数の入力電源に基づいて、前記複数の入力電源を供給する対象の装置を通常動作の状態に遷移させる初期化信号を出力する初期化信号出力回路であって、前記高電位側電源に基づいて前記初期化信号の出力判断の基準となる基準電圧を出力する基準電圧出力部と、前記低電位側電源の供給に応じて前記高電位側電源の電圧に応じた比較用電圧を出力する比較用電圧出力部と、前記基準電圧及び前記比較用電圧の供給状態に応じて前記初期化信号を生成する初期化信号生成部と、前記高電位側電源及び前記低電位電源の供給状態に応じて前記初期化信号生成部が生成した初期化信号の出力を制御する初期化信号出力制御部とを有することを特徴とする。
【０００７】
また、請求項２に記載の発明は、請求項１に記載の初期化信号出力回路において、前記基準電圧出力部が、前記高電位側電源の電圧値よりも低い電圧を前記基準電圧として出力し、前記比較用電圧出力部が、前記高電位側電源の電圧値に応じた電圧を前記比較用電圧として出力し、前記初期化信号生成部が、前記比較用電圧の電圧値が前記基準電圧の電圧値以上である場合に前記初期化信号を出力することを特徴とする。
【０００８】
また、請求項３に記載の発明は、請求項１または２に記載の初期化信号出力回路において、前記比較用電圧出力部が、前記低電位側電源の電圧値が所定の閾値以上である場合に、前記高電位側電源の電圧値に応じた電圧を前記比較用電圧として出力することを特徴とする。
【０００９】
また、請求項４に記載の発明は、請求項３に記載の初期化信号出力回路において、前記比較用電圧出力部が、スイッチ及びバッファを有し、前記スイッチが、前記高電位側電源の電圧値に応じて前記低電位側電源と前記バッファへの入力との接続を切り換え、前記バッファが、前記スイッチを介して入力される前記低電位側電源の電圧値に応じて前記高電位側電源の電圧値に応じた電圧を前記比較用電圧として出力することを特徴とする。
【００１０】
また、請求項５に記載の発明は、請求項４に記載の初期化信号出力回路において、前記スイッチはＮ型ＭＯＳトランジスタであり、前記Ｎ型ＭＯＳトランジスタのゲートが、前記高電位側電源の電圧値に応じた電圧と同電位に接続され、前記Ｎ型ＭＯＳトランジスタのドレインが、前記低電位側電源の電圧と同電位に接続され、前記Ｎ型ＭＯＳトランジスタのソースが、前記バッファへの入力と同電位に接続されていることを特徴とする。
【００１１】
また、請求項６に記載の発明は、請求項４または５に記載の初期化信号出力回路において、前記入力電源は複数の前記低電位側電源を含み、前記比較用電圧出力部に含まれるスイッチは、前記複数の低電位側電源の夫々に対して設けられ、前記バッファは、複数の前記スイッチを介して入力される全ての前記低電位側電源の電圧値が所定の条件を満たした場合に、前記比較用電圧を出力する論理和回路であることを特徴とする。
【００１２】
また、請求項７に記載の発明は、請求項１乃至６いずれか１項に記載の初期化信号出力回路において、前記初期化信号出力制御部は、前記高電位側電源の電圧値が所定の閾値以上であり、且つ前記低電位側電源の電圧値が所定の閾値以上である場合に、前記初期化信号を出力するように制御することを特徴とする。
【００１３】
また、請求項８に記載の発明は、請求項７に記載の初期化信号出力回路において、前記初期化信号出力制御部は、前記高電位側電源の電圧値が所定の閾値未満である場合、若しくは前記低電位側電源の電圧値が所定の閾値未満である場合、前記初期化信号の出力を遮断することを特徴とする。
【００１４】
また、請求項９に記載の発明は、請求項８に記載の初期化信号出力回路において、前記初期化信号出力制御部は、バッファ及びスイッチを有し、前記バッファは、前記高電位側電源の電圧値に応じて前記低電位側電源の電圧値に応じた電圧を前記スイッチに入力し、前記スイッチは、バッファから入力される電圧の電圧値に応じて前記初期化信号生成部の出力と前記初期化信号出力回路の初期化信号出力とを接続することを特徴とする。
【００１５】
また、請求項１０に記載の発明は、請求項７に記載の初期化信号出力回路において、前記初期化信号出力制御部は、前記高電位側電源の電圧値が所定の閾値未満である場合、若しくは前記低電位側電源の電圧値が所定の閾値未満である場合、前記初期化信号生成部の前記初期化信号の出力を接地することを特徴とする。
【００１６】
また、請求項１１に記載の発明は、請求項１０に記載の初期化信号出力回路において、前記初期化信号出力制御部は、バッファ及びスイッチを有し、前記バッファは、前記高電位側電源の電圧値に応じて前記低電位側電源の電圧値に応じた電圧を前記スイッチに入力し、前記スイッチは、バッファから入力される電圧の電圧値に応じて前記初期化信号生成部の出力と接地電位とを接続すること特徴とする。
【００１７】
また、請求項１２に記載の発明は、請求項９または１１に記載の初期化信号出力回路において、前記入力電源は複数の前記低電位側電源を含み、前記初期化信号出力制御部に含まれるバッファ及びスイッチは、前記複数の低電位側電源の夫々に対して設けられることを特徴とする。
【００１８】
また、請求項１３に記載の発明は、高電位側電源と低電位側電源とを含む複数の入力電源に基づいて、前記複数の入力電源を供給する対象の装置を通常動作の状態に遷移させる初期化信号の出力を制御するする初期化信号出力制御方法であって、前記高電位側電源に基づいて前記初期化信号の出力判断の基準となる基準電圧を生成し、前記低電位側電源の供給に応じて前記高電位側電源の電圧に応じた比較用電圧を生成し、前記基準電圧及び前記比較用電圧の供給状態に応じて前記初期化信号を生成し、前記高電位側電源及び前記低電位電源の供給状態に応じて前記初期化信号生成部が生成した初期化信号を出力することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、入力電源が複数ある場合において、複数の入力電源に対応した初期化信号出力回路において、回路規模の増大や消費電力の増大等を抑えることが可能となる。
【発明を実施するための最良の形態】
【００２０】
実施の形態１．
以下、図面を参照して、本発明の実施形態を詳細に説明する。図１は、本実施形態に係る初期化信号出力回路としてのパワーオンリセット回路１を示す図である。本実施形態に係るパワーオンリセット回路１は、高電位側電源ＶＤＤＡ及び低電位側電源ＶＤＤＤの供給状態に基づいて、パワーオンリセット信号ＰＯＲを出力する。ＰＯＲは“Ｌｏｗ”の状態において装置のリセット期間であることを示し、“Ｈｉｇｈ”の状態において通常動作期間であることを示す。即ち、ＰＯＲは、装置を通常動作の状態に遷移させる初期化信号として用いられる。
【００２１】
また、図１に示すパワーオンリセット回路１においては、グラウンド電位ＶＳＳＡがシステムグラウンドである。以下の説明において“Ｌｏｗ”と言う場合は、ＶＳＳＡの電位である。回路停止信号ＳＬＥＥＰは、回路停止を指示する信号であり、通常動作時に“Ｌｏｗ”、回路停止時に“Ｈｉｇｈ”となる。
【００２２】
図１に示すように、本実施形態に係るパワーオンリセット回路１は、基準電圧発生回路１０１、電圧比較器１０２、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４を有する。基準電圧発生回路１０１は、ＶＤＤＡに基づいて基準電圧ＢＧＲＯを出力する。基準電圧ＢＧＲＯは、第１比較電圧ＣＰｉｎｍとして電圧比較器１０２に入力される。即ち、基準電圧発生回路１０１は、高電位側電源に基づいてＰＯＲ出力の判断基準となる基準電圧を出力する基準電圧出力部として機能する。
【００２３】
電圧比較器１０２は、第１比較電圧ＣＰｉｎｍと第２比較電圧ＣＰｉｎｐとに基づいてＰＯＲを出力する。本実施形態に係る電圧比較器１０２は、ＣＰｉｎｐの電圧値をＰＯＲとして出力する。即ち、電圧比較器１０２は、基準電圧及び比較用電圧の供給状態に応じて初期化信号を生成する初期化信号生成部として機能する。電圧比較器１０２は、ＣＰｉｎｐの電圧値がＣＰｉｎｍの電圧値以上である場合に、ＰＯＲを出力する。これにより、ＶＤＤＡが所定の電圧になったことが確認された後にＰＯＲが出力される。
【００２４】
比較用電圧発生回路１０３は、ＶＤＤＡ及びＶＤＤＤの状態に基づき、第１比較電圧よりも電圧値の高い第２比較電圧を出力する。即ち、比較用電圧発生回路１０３は、低電位側電源の供給に応じて高電位側電源の電圧に応じた比較用電圧を出力する比較用電圧出力部として機能する。図１に示すように、比較用電圧発生回路１０３は、インバータ１３１、インバータ１３２、トランジスタ、１３３、トランジスタ１３４及びバッファ１３５を有する。
【００２５】
インバータ１３１は、回路停止信号ＳＬＥＥＰの反転信号を出力する。インバータ１３１は、ＶＤＤＡを供給されて動作する。即ち、インバータ１３１が出力する“Ｈｉｇｈ”信号の電圧値は、ＶＤＤＡに準ずる。インバータ１３１が出力するＳＬＥＥＰの反転信号は、トランジスタ１３３のゲート及びインバータ１３２に入力される。
【００２６】
インバータ１３２は、インバータ１３１の出力信号、即ち、ＳＬＥＥＰの反転信号の反転信号を出力する。インバータ１３２は、ＶＤＤＡを供給されて動作する。即ち、インバータ１３２が出力する“Ｈｉｇｈ”信号の電圧値は、ＶＤＤＡに準ずる。インバータ１３２の出力信号は、トランジスタ１３４のゲートに入力される。
【００２７】
トランジスタ１３３、１３４は、Ｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。トランジスタ１３３のゲートは、上述したように、インバータ１３１の出力及びインバータ１３２への入力と同電位に接続されている。トランジスタ１３３のドレインには、ＶＤＤＤが入力されている。
【００２８】
トランジスタ１３３のソースは、バッファ１３５への入力及びトランジスタ１３４のドレインと同電位に接続されている。トランジスタ１３３は、インバータ１３１の出力が“Ｈｉｇｈ”である場合、即ち、ＳＬＥＥＰが“Ｌｏｗ”及びＶＤＤＡが“Ｈｉｇｈ”である場合に、ＶＤＤＤをバッファ１３５及びトランジスタ１３４のドレインに入力する。即ち、トランジスタ１３３が、高電位側電源の電圧値に応じて低電位側電源とバッファ１３５への入力との接続を切り換えるスイッチとして機能する。
【００２９】
トランジスタ１３４のゲートは、上述したように、インバータ１３２の出力と同電位に接続されている。トランジスタ１３４のドレインは、トランジスタ１３３のソース及びバッファ１３５への入力と同電位に接続されている。トランジスタ１３４のソースは、ＶＳＳＡと同電位に接続されている。
【００３０】
トランジスタ１３４は、インバータ１３２の出力が“Ｈｉｇｈ”である場合、即ち、インバータ１３１の出力が“Ｌｏｗ”である場合に、バッファ１３５への入力を接地し、“Ｌｏｗ”とする。換言すると、トランジスタ１３４は、ＳＬＥＥＰが“Ｈｉｇｈ”である場合、即ち、回路停止が指示されている場合、バッファ１３５の出力であるＣＰｉｎｐを“Ｌｏｗ”とする。
【００３１】
バッファ１３５は、トランジスタ１３３を介して供給されるＶＤＤＤに基づき、ＶＤＤＡをＣＰｉｎｐとして出力する。バッファ１３５は、ＶＤＤＡ及びＶＤＤＤが供給開始された直後において、ＶＤＤＡ及びＶＤＤＤの供給状態によりその動作が異なる。バッファ１３５は、ＶＤＤＡがＶＤＤＤよりも先に“Ｈｉｇｈ”となった場合、ＶＤＤＤが“Ｈｉｇｈ”となった時点で、ＶＤＤＡをＣＰｉｎｐとして出力する。即ち、比較用電圧発生回路１０３は、低電位側電源の電圧値が所定の閾値以上である場合に、高電位側電源の電圧値に応じた電圧を比較用電圧として出力する。これにより、ＶＤＤＤが所定の電圧に上がったことが確認された上で、ＣＰｉｎｐが出力され、その結果ＰＯＲが出力される。
【００３２】
他方、バッファ１３５は、ＶＤＤＤがＶＤＤＡよりも先に“Ｈｉｇｈ”と成った場合、ＶＤＤＡが“Ｈｉｇｈ”となったタイミング以降、ＶＤＤＡの電圧に応じた電圧をＣＰｉｎｐとして出力する。ここで、バッファ１３５の動作においてＶＤＤＡが“Ｈｉｇｈ”となる場合とは、ＶＤＤＡがトランジスタ１３３の閾値を超える程度の電圧でインバータ１３１に供給され且つバッファ１３５の動作電圧以上となる場合である。また、バッファ１３５の動作においてＶＤＤＤが“Ｈｉｇｈ”となるということは、ＶＤＤＤの電圧が、バッファ１３５の閾値を超えることを意味する。
【００３３】
パワーオンリセット制御回路１０４は、電圧比較器１０２がＰＯＲを“Ｈｉｇｈ”として出力している場合であっても、ＶＤＤＡ及びＶＤＤＤの状態に応じて電圧比較器１０２のＰＯＲ出力をＶＳＳＡと同電位に接続し、ＰＯＲを“Ｌｏｗ”とする。即ち、パワーオンリセット制御回路１０４は、高電位側電源及び低電位側電源の供給状態に応じて初期化信号の出力を制御する初期化信号出力制御部として機能する。図１に示すように、パワーオンリセット制御回路１０４は、インバータ１４１及びトランジスタ１４２を有する。
【００３４】
インバータ１４１は、ＶＤＤＡの反転信号を出力する。インバータ１４１は、ＶＤＤＤを供給されて動作する。即ち、インバータ１４１は、ＶＤＤＡが所定の閾値以上、即ち“Ｈｉｇｈ”である場合、ＶＤＤＤの供給に関わらず“Ｌｏｗ”を出力する。インバータ１４１の“Ｌｏｗ”出力は、グランド電位ＶＳＳＡの電位である。
【００３５】
他方、インバータ１４１は、ＶＤＤＡが所定の閾値未満、即ち“Ｌｏｗ”である場合、ＶＤＤＤが供給されていれば、“Ｈｉｇｈ”を出力する。尚、インバータ１４１の出力は、ＶＤＤＤが供給されていない場合、ＶＤＤＡに関わらず“Ｌｏｗ”である。インバータ１４１の出力は、トランジスタ１４２のゲートに入力される。
【００３６】
トランジスタ１４２は、Ｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。トランジスタ１４２のゲートは、上述したように、インバータ１４１の出力と同電位に接続されている。トランジスタ１４２のドレインは、電圧比較器１０２の出力、即ちＰＯＲ出力と同電位に接続されている。トランジスタ１４２のソースは、ＶＳＳＡと同電位に接続されている。
【００３７】
トランジスタ１４２は、インバータ１４１の出力が“Ｈｉｇｈ”である場合、即ち、ＶＤＤＡが“Ｌｏｗ”且つＶＤＤＤが“Ｈｉｇｈ”である場合に、電圧比較器１０２のＰＯＲ出力を接地し、“Ｌｏｗ”とする。即ち、トランジスタ１４２は、ＶＤＤＡ及びＶＤＤＤの状態に応じて、装置のリセット期間を継続し、リセット状態のまま待機させる。ここで、トランジスタ１４２の動作におけるＶＤＤＤが“Ｈｉｇｈ”である場合とは、ＶＤＤＤの電圧がインバータ１４１の動作電圧以上となった場合である。
【００３８】
このような回路構成により、パワーオンリセット回路１は、ＶＤＤＡ及びＶＤＤＤが共に所定電圧以上となるまでＰＯＲを“Ｌｏｗ”とし、リセット期間を維持する。以下、本実施形態に係るパワーオンリセット回路１の動作について説明する。図２は、ＶＤＤＡが先に所定電圧値まで上がり、後からＶＤＤＤが所定電圧値まで上がる場合の各部の信号状態を示すタイミングチャートである。
【００３９】
図２に示すように、タイミングｔ1においてＶＤＤＡの供給が開始され、ＶＤＤＡの供給電圧が上がり始める。タイミングｔ2においてＶＤＤＡの電圧値が基準電圧発生回路１０１の動作電圧を超え、ＶＤＤＡの値に応じたＢＧＲＯがＣＰｉｎｍとして出力され始める。タイミングｔ2の後、タイミングｔ3においてＶＤＤＤの供給が開始され、ＶＤＤＤの供給電圧が上がり始める。
【００４０】
ここで、タイミングｔ2以降の期間Ｔ１において、ＶＤＤＡの電圧が規定値まで上がる。これにより、ＶＤＤＡの電圧値が、インバータ１３１の動作電圧、トランジスタ１３３の閾値及びバッファ１３５の動作電圧を満たす。しかしながら、ＶＤＤＤが供給されていないため、バッファ１３５への入力は依然として“Ｌｏｗ”である。即ち、ＣＰｉｎｐの電圧値はＣＰｉｎｍの電圧値を超えないため、電圧比較器１０２のＰＯＲ出力は“Ｌｏｗ”である。
【００４１】
タイミングｔ3の後、タイミングｔ4においてＶＤＤＤの電圧値値がバッファ１３５の閾値を超えると、バッファ１３５がＶＤＤＡの供給に基づいてＣＰｉｎｐを出力する。これにより、ＣＰｉｎｐ＞ＣＰｉｎｍとなり、電圧比較器１０２のＰＯＲ出力が“Ｈｉｇｈ”となる。この場合、ＶＤＤＡは既に“Ｈｉｇｈ”であるため、インバータ１４１の出力は“Ｌｏｗ”であり、トランジスタ１４２はＯＦＦとなっている。これにより、ＰＯＲが出力され、装置のリセットが解除される。
【００４２】
図２の動作においては、比較用電圧発生回路１０３の機能により、タイミングｔ1においてＶＤＤＡが供給開始された後も、タイミングｔ４においてＶＤＤＤの電圧値がバッファ１３５の閾値を超えるまでＣＰｉｎｐが“Ｌｏｗ”のままである。その結果、電圧比較器１０２のＰＯＲ出力は“Ｌｏｗ”のままである。これにより、ＶＤＤＤの電圧値が十分に上がるまで装置をリセット状態に保つことができる。
【００４３】
次に、ＶＤＤＤが先に所定電圧値まで上がり、後からＶＤＤＡが所定電圧値まで上がる場合の動作について、図３のタイミングチャートを参照して説明する。図３に示すように、タイミングｔ5においてＶＤＤＤの供給が開始され、ＶＤＤＤの供給電圧が上がり始める。
【００４４】
タイミングｔ6においてＶＤＤＤの電圧値がインバータ１４１の動作電圧を超える。この時、ＶＤＤＡは未だ供給されておらず、“Ｌｏｗ”であるため、インバータ１４１は、ＶＤＤＤに応じた電圧を“Ｈｉｇｈ”として出力する。これにより、トランジスタ１４２がＯＮとなり、電圧比較器１０２のＰＯＲ出力がＶＳＳＡと同電位に接続される。
【００４５】
タイミングｔ6の後、タイミングｔ7においてＶＤＤＡの供給が開始され、ＶＤＤＡの供給電圧が上がり始める。タイミングｔ7の後、ＶＤＤＡの値がインバータ１３１の動作電圧を超え、且つインバータ１３１の出力がトランジスタ１３３の閾値を超えたタイミングｔ8において、トランジスタ１３３がＯＮとなる。この時、既にＶＤＤＤは供給されているため、バッファ１３５に“Ｈｉｇｈ”が入力される。従って、バッファ１３５は、ＶＤＤＡの電圧値に応じてＣＰｉｎｐを出力する。
【００４６】
また、基準電圧発生回路１０１の動作電圧とトランジスタ１３３の閾値とは略同程度である。従って、タイミングｔ8において、基準電圧ＢＧＲＯがＣＰｉｎｍとして出力され始める。この時点で、既にＣＰｉｎｐ＞ＣＰｉｎｍであるが、基準電圧発生回路１０１の動作電圧は、電圧比較器１０２の動作電圧よりも低い。従って、まだ電圧比較器１０２は動作開始せず、ＰＯＲは“Ｌｏｗ”である。また、トランジスタ１４２がＯＮとなっているため、ＰＯＲは“Ｌｏｗ”である。
【００４７】
その後、ＶＤＤＡの電圧値がインバータ１４１の閾値を超えるタイミングｔ9において、トランジスタ１４２がＯＦＦとなり、ＣＰｉｎｐの電圧値に基づいてＰＯＲの電圧値が上がり始める。これにより、装置のリセットが解除される。尚、本実施形態において、トランジスタ１４２は、電圧比較器１０２のＰＯＲ出力が“Ｌｏｗ”から“Ｈｉｇｈ”に反転する直前にＯＦＦとなる。これにより、電圧比較器１０２の出力がトランジスタ１４２を介してＶＳＳＡと接続されることにより消費電力が増大することを防ぐことができる。
【００４８】
図３の動作においては、パワーオンリセット制御回路１０４の機能により、タイミングｔ８においてＣＰｉｎｍ＜ＣＰｉｎｐとなった後も、ＶＤＤＡの電圧値が十分に上がるまで、ＰＯＲ出力を“Ｌｏｗ”とすることができる。これにより、ＶＤＤＡの電圧値が十分に上がるまで装置をリセット状態に保つことができる。
【００４９】
このように、本実施形態に係るパワーオンリセット回路１においては、ＶＤＤＤ、ＶＤＤＡいずれの電圧値が先に上がる場合であっても、両方の電圧値が所定のレベルに達するまでリセット状態を保つことが可能となる。これにより、装置に不具合が発生することを防ぐことができる。
【００５０】
次に、装置が通常動作状態から、停止状態となる際の動作について説明する。電源供給が停止されて装置が停止状態となる場合、可能な限り早く装置をリセット状態に遷移させる必要がある。電源供給が停止されて夫々の電源の電圧値が下がり始めているにも関わらず、装置動作が継続される場合、装置に不具合が発生する可能性があるからである。図４は、ＶＤＤＤの電圧値が先に下がり始め、その後にＶＤＤＡの電圧値が下がり始める場合を示すタイミングチャートである。
【００５１】
図４に示すように、タイミングｔ11においてＶＤＤＤの電圧値が下がり始める。そして、タイミングｔ12においてＶＤＤＤの電圧値がバッファ１３５の閾値を下回る。これにより、バッファ１３５が出力するＣＰｉｎｐが“Ｌｏｗ”となる。その結果、ＣＰｉｎｐ＜ＣＰｉｎｍとなり、電圧比較器１０２のＰＯＲ出力が“Ｌｏｗ”となる。これにより、装置がいち早くリセット状態に遷移する。
【００５２】
その後、タイミングｔ13においてＶＤＤＡの電圧値が下がり始める。タイミングｔ14においてＶＤＤＡがシステムグランドまで下がるが、既にＰＯＲは“Ｌｏｗ”となっているため、装置動作には影響しない。図４の動作においては、比較用電圧発生回路１０３の機能により、ＣＰｉｎｐが“Ｌｏｗ”となる。その結果、電圧比較器１０２の出力が“Ｌｏｗ”となるこれにより、ＰＯＲ信号の状態を好適に切り換えると共に、消費電力を低減することが可能となる。
【００５３】
図５は、ＶＤＤＡの電圧値が先に下がり始め、その後にＶＤＤＤの電圧値が下がり始めるタイミングチャートである。図５に示すように、タイミングｔ15においてＶＤＤＡの電圧値が下がり始める。ＶＤＤＡの電圧降下に従い、ＶＤＤＡに基づいて出力されているＣＰｉｎｐ、ＣＰｉｎｍの電圧値が降下する。更には、ＣＰｉｎｐに基づいて出力されているＰＯＲの電圧値も下がり始める。
【００５４】
そして、ＶＤＤＡの電圧値がインバータ１４１の閾値を下回るタイミングｔ16において、インバータ１４１の出力が“Ｈｉｇｈ”となる。これにより、トランジスタ１４２がＯＮとなってＰＯＲが“Ｌｏｗ”となる。これにより、装置がリセット状態に遷移する。
【００５５】
その後、タイミングｔ17において、ＶＤＤＡの電圧値が基準電圧発生回路１０１の動作電圧を下回る。また、同様のタイミングにおいて、ＶＤＤＡの電圧値がトランジスタ１３３の閾値を下回る。これにより、ＣＰｉｎｐ≦ＣＰｉｎｍとなり、電圧比較器１０２がＰＯＲ出力を停止する。この際、トランジスタ１４２がＯＮとなっており、電圧比較器１０２の出力はＶＳＳＡと同電位となっているため、ＰＯＲを好適に“Ｌｏｗ”に保つことができる。
【００５６】
タイミングｔ18において、ＶＤＤＤの電圧値が下がり始める。それに伴い、インバータ１４１の出力する電圧値も下がり始める。そして、インバータ１４１の出力する電圧値がトランジスタ１４２の閾値を下回るタイミングｔ19においてトランジスタ１４２がＯＦＦとなる。しかしながら、既に、電圧比較器１０２は、ＰＯＲ出力を停止しているため、ＰＯＲは“Ｌｏｗ”のままである。
【００５７】
図５の動作においては、パワーオンリセット制御回路１０４の機能により、ＶＤＤＡの電圧値がＶＳＳＡと同電位まで降下する前のタイミングｔ16において、ＰＯＲが“Ｌｏｗ”となる。また、ＶＤＤＡの電圧値がある程度降下した時点でトランジスタ１３３がＯＦＦとなる。従って、バッファ１３５が出力するＣＰｉｎｐが“Ｌｏｗ”となる。その結果、電圧比較器１０２のＰＯＲ出力が“Ｌｏｗ”となる。これにより、パワーオンリセット制御回路１０４が無い場合であっても、比較用電圧発生回路１０３の機能により、装置がリセット状態に遷移する。このような構成により、ＶＤＤＡの電圧値が低い状態で装置が動作し、不具合を生じることを防ぐことが可能となる。
【００５８】
このように、本実施形態に係るパワーオンリセット回路１により、図４、図５のいずれの場合においても、早い段階でＰＯＲを“Ｌｏｗ”とし、装置をいち早くリセット状態に遷移させることが可能となる。
【００５９】
以上説明したように、本実施形態に係るパワーオンリセット回路１を用いることにより、入力電源が複数ある場合であっても、装置のリセットの解除及びリセット状態への遷移を、回路規模の増大を抑えて好適に実行することが可能となる。
【００６０】
上述したように、パワーオンリセット制御回路１０４は、ＶＤＤＡ及びＶＤＤＤの供給に応じて電圧比較器１０２の出力を制御する機能を提供する。従って、パワーオンリセット制御回路１０４の回路構成は、同様の機能を提供可能であれば、他の回路構成でも良い。パワーオンリセット制御回路１０４の他の回路構成について、図６に例を示す。
【００６１】
図６の例に係るパワーオンリセット制御回路１０４はバッファ１４３、トランジスタ１４４及び抵抗１４５を有する。バッファ１４３は、ＶＤＤＤＶＤＤＡが“Ｈｉｇｈ”の場合に、ＶＤＤＤを出力する。トランジスタ１４４は、トランジスタ１４２と同様のＮ型ＭＯＳトランジスタである。
【００６２】
トランジスタ１４４のゲートは、バッファ１４３の出力と同電位に接続されている。トランジスタ１４４のドレインは、電圧比較器１０２の出力と同電位に接続されている。トランジスタ１４２のソースは、ＰＯＲ出力及び抵抗１４５の一端と同電位に接続されている。抵抗１４５の他端は、ＶＳＳＡと同電位に接続されている。即ち、トランジスタ１４２は、バッファ１４３から入力される電圧の値に応じて電圧比較器１０２の出力とＰＯＲ出力との接続／遮断を切り換える。
【００６３】
図６に示す構成においても、パワーオンリセット制御回路１０４は、図１の例と同様に図２〜図５のタイミングチャートに従って動作し、同様の効果を得ることが可能である。図１、図６に示す例以外であっても、図２〜図５に示すタイミングチャートの動作を提供可能な回路構成を有する回路を、パワーオンリセット制御回路１０４として用いることが可能である。同様に、比較用電圧発生回路１０３の回路構成も、図１に示す構成に限らず、図２〜図５に示すタイミングチャートの動作を提供可能な回路構成を有する回路を、比較用電圧発生回路１０３として用いることが可能である。
【００６４】
更に、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４に限らず、パワーオンリセット回路１の一部または全部について、異なる回路構成を適用することができる。例えば、上記の説明においては、トランジスタ１３３、１３４、１４１及び１４３について、Ｎ型ＭＯＳトランジスタを用いる例を説明した。しかしながら、信号の“Ｈｉｇｈ”／“Ｌｏｗ”を反転させることにより、Ｐ型ＭＯＳトランジスタと用いて図１若しくは図６の回路と等価な回路を実現することも可能である。
【００６５】
電圧比較器１０２がＰＯＲ出力の“Ｌｏｗ”／“Ｈｉｇｈ”を反転する反転レベル、即ち、ＣＰｉｎｐ＝ＣＰｉｎｍとなるＶＤＤＡの電圧値は、パワーオンリセット回路１が搭載される回路、装置の仕様に応じて好適に調整することが好ましい。上記反転レベルは、基準電圧発生回路１０１が出力するＢＧＲＯの電圧値や、バッファ１３５の出力の電圧値を調整することにより、調整可能である。また、電圧比較器１０２の入力に夫々分圧回路を設けることによって、より容易に調整可能となる。そのような例について、図７に示す。
【００６６】
図７は、電圧比較器の低電位側、高電位側の入力に、夫々分圧回路１０５、１０６を接続したパワーオンリセット回路１の構成を示す回路図である。図７に示す分圧回路１０５は、抵抗１５１及び抵抗１５２を有する。抵抗１５１と抵抗１５２とは直列に接続されている。
【００６７】
直列に接続された抵抗１５１、１５２の一端は、基準電圧発生回路のＢＧＲＯ出力と同電位に接続されており、他端は、ＶＳＳＡと同電位に接続されている。また、抵抗１５１と抵抗１５２との間の電位が、ＣＰｉｎｍとして、電圧比較器１０２の低電位側入力と同電位に接続されている。
【００６８】
また、分圧回路１０６は、抵抗１６１及び抵抗１６２を有する。抵抗１６１と抵抗１６２とは直列に接続されている。直列に接続された抵抗１６１、１６２の一端は、比較用電圧発生回路１０３の出力、即ち、バッファ１３５の出力と同電位に接続されており、他端は、ＶＳＳＡと同電位に接続されている。また、抵抗１６１と抵抗１６２との間の電位が、ＣＰｉｎｐとして、電圧比較器１０２の高電位側入力と同電位に接続されている。
【００６９】
分圧回路１０５において抵抗１５１と抵抗１５２との比を調整することによりＢＧＲＯの電圧値に応じたＣＰｉｎｍの電圧値を任意に調整することが可能となる。ＢＧＲＯの電圧値はＶＤＤＡの電圧値に応じて決定する。従って、分圧回路１０５により、ＶＤＤＡの電圧値に応じたＣＰｉｎｍの電圧値を任意に調整することが可能となる。
【００７０】
また、分圧回路１０６において抵抗１６１と抵抗１６２との比を調整することにより、バッファ１３５の出力電圧値に応じたＣＰｉｎｐの電圧値を任意に調整することが可能となる。バッファ１３５の出力電圧値はＶＤＤＡの電圧値に応じて決定する。従って、分圧回路１０６により、ＶＤＤＡの電圧値に応じたＣＰｉｎｐの電圧値を任意に調整することが可能となる。
【００７１】
電圧比較器１０２がＰＯＲ出力の“Ｈｉｇｈ”／“Ｌｏｗ”を反転するタイミングは、ＣＰｉｎｍ及びＣＰｉｎｐの電圧値の関係に基づく。従って、分圧回路１０５および分圧回路１０６を設けることにより、回路の設計段階において上記反転レベルを任意に設定することが可能となる。
【００７２】
実施の形態２．
実施の形態１においては、入力電源がＶＤＤＡ、ＶＤＤＤの２つである場合を例として説明した。本実施形態においては、入力電源が３つ以上の場合を例として説明する。尚、実施の形態１と同様の符号を付す構成については、実施の形態１と同一または相当部を示すものとし、説明を省略する。
【００７３】
図８は、本実施形態に係るパワーオンリセット回路１を示す図である。本実施形態に係るパワーオンリセット回路１は、高電位側電源ＶＤＤＡ及び複数の低電位側電源ＶＤＤ１、ＶＤＤ２及びＶＤＤｎの供給状態に基づいて、パワーオンリセット信号ＰＯＲを出力する。
【００７４】
図８に示すように、本実施形態に係るパワーオンリセット回路１は、図１において説明した態様と略同様の構成を有し、基準電圧発生回路１０１、電圧比較器１０２、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４を有する。本実施形態に係るパワーオンリセット回路１は、低電位側電源が複数となったことに応じて、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４の構成が変更されている。
【００７５】
本実施形態に係る比較用電圧発生回路１０３は、図１に示す例と同様に、インバータ１３１及びインバータ１３２を有する。そして、本実施形態に係る比較用電圧発生回路１０３は、図１の例におけるトランジスタ、１３３に対応する構成として、複数のトランジスタ１３３ａ、１３３ｂ、１３３ｎを有する。また、本実施形態に係る比較用電圧発生回路１０３は、図１の例におけるトランジスタ、１３４に対応する構成として、複数のトランジスタ１３４ａ、１３４ｂ、１３４ｎを有する。更に、本実施形態に係る比較用電圧発生回路１０３は、バッファ１３５に対応する構成として、論理積回路１３６を有する。
【００７６】
トランジスタ１３３ａ、１３３ｂ及び１３３ｎは、夫々実施の形態１に係るトランジスタ１３３と同様に、Ｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。トランジスタ１３３ａ、１３３ｂ及び１３３ｎのゲートは、夫々インバータ１３１の出力及びインバータ１３２への入力と同電位に接続されている。
【００７７】
トランジスタ１３３ａ、１３３ｂ及び１３３ｎは、夫々ＶＤＤ１、ＶＤＤ２及びＶＤＤｎに対応している。即ち、トランジスタ１３３ａのドレインには、ＶＤＤ１が入力されている。また、トランジスタ１３３ｂのドレインには、ＶＤＤ２が入力されている。また、トランジスタ１３３ｎのドレインには、ＶＤＤｎが入力されている。
【００７８】
トランジスタ１３３ａ、のソースは、論理積回路１３６への入力及びトランジスタ１３４ａのドレインと同電位に接続されている。また、トランジスタ１３３ｂ、のソースは、論理積回路１３６への入力及びトランジスタ１３４ｂのドレインと同電位に接続されている。また、トランジスタ１３３ｎ、のソースは、論理積回路１３６への入力及びトランジスタ１３４ｎのドレインと同電位に接続されている。
【００７９】
トランジスタ１３３ａ、１３３ｂ及び１３３ｎは、インバータ１３１の出力が“Ｈｉｇｈ”である場合、即ち、ＳＬＥＥＰが“Ｌｏｗ”及びＶＤＤＡが“Ｈｉｇｈ”である場合にＯＮとなる。トランジスタ１３３ａ、１３３ｂ及び１３３ｎは、ＯＮの場合、夫々ＶＤＤ１、ＶＤＤ２及びＶＤＤｎを論理積回路１３６及びトランジスタ１３４ａ、１３４ｂ及び１３４ｎのドレインに入力する。即ち、トランジスタ１３３ａ、１３３ｂ及び１３３ｎは、高電位側電源の電圧値に応じて低電位側電源と論理積回路１３６への入力との接続を切り換えるスイッチとして機能する。
【００８０】
論理和回路１３６は、トランジスタ１３３ａ〜１３３ｎを介して供給されるＶＤＤ１〜ＶＤＤｎに基づき、ＶＤＤＡをＣＰｉｎｐとして出力する。論理和回路１３６は、ＶＤＤＡ及びＶＤＤ１〜ＶＤＤｎが供給開始された直後において、ＶＤＤＡ及びＶＤＤ１〜ＶＤＤｎの供給状態によりその動作が異なる。論理和回路１３６は、ＶＤＤＡがＶＤＤ１〜ＶＤＤｎのいずれよりも先に“Ｈｉｇｈ”となった場合、ＶＤＤ１〜ＶＤＤｎが全て“Ｈｉｇｈ”となった時点で、ＶＤＤＡをＣＰｉｎｐとして出力する。即ち、比較用電圧発生回路１０３は、複数の低電位側電源全ての電圧値が所定の閾値以上である場合に、高電位側電源の電圧値に応じた電圧を比較用電圧として出力する。これにより、ＶＤＤ１〜ＶＤＤｎが所定の電圧に上がったことが確認された上で、ＣＰｉｎｐが出力され、その結果ＰＯＲが出力される。
【００８１】
本実施形態に係るパワーオンリセット制御回路１０４は、図８に示すように、インバータ１４１ａ、１４１ｂ、１４１ｎ及びトランジスタ１４２ａ、１４２ｂ、１４２ｎを有する。インバータ１４１ａ、１４１ｂ、１４１ｎは、夫々図１の例におけるインバータ１４１に対応する。また、トランジスタ１４２ａ、１４２ｂ、１４２ｎは、夫々図１の例におけるトランジスタ１４２に対応する。
【００８２】
インバータ１４１ａ、１４１ｂ及び１４１ｎは、夫々実施の形態１に係るインバータ１４１と同様に、ＶＤＤＡの反転信号を出力する。インバータ１４１ａ、１４１ｂ及び１４１ｎは、夫々ＶＤＤ１、ＶＤＤ２及びＶＤＤｎを供給されて動作する。即ち、インバータ１４１ａ、１４１ｂ及び１４１ｎは、ＶＤＤＡが所定の閾値以上、即ち“Ｈｉｇｈ”である場合、夫々ＶＤＤ１、ＶＤＤ２及びＶＤＤｎの供給に関わらず“Ｌｏｗ”を出力する。インバータ１４１ａ、１４１ｂ及び１４１ｎの“Ｌｏｗ”出力は、グランド電位ＶＳＳＡの電位である。
【００８３】
他方、インバータ１４１ａ、１４１ｂ及び１４１ｎは、ＶＤＤＡが所定の閾値未満、即ち“Ｌｏｗ”である場合、夫々ＶＤＤ１、ＶＤＤ２及びＶＤＤｎが供給されていれば、“Ｈｉｇｈ”を出力する。尚、インバータ１４１ａ、１４１ｂ及び１４１ｎの出力は、夫々ＶＤＤ１、ＶＤＤ２及びＶＤＤｎが供給されていない場合、ＶＤＤＡに関わらず“Ｌｏｗ”である。インバータ１４１ａ、１４１ｂ及び１４１ｎの出力は、夫々トランジスタ１４２ａ、１４２ｂ及び１４２ｎのゲートに入力される。
【００８４】
トランジスタ１４２ａ、１４２ｂ及び１４２ｎは、夫々実施の形態１におけるトランジスタ１４２と同様に、Ｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。トランジスタ１４２ａ、１４２ｂ及び１４２ｎのゲートは、上述したように、夫々インバータ１４１ａ、１４１ｂ及び１４１ｎの出力と同電位に接続されている。トランジスタ１４２ａ、１４２ｂ及び１４２ｎのドレインは、夫々電圧比較器１０２の出力、即ちＰＯＲ出力と同電位に接続されている。トランジスタ１４２ａ、１４２ｂ及び１４２ｎのソースは、夫々ＶＳＳＡと同電位に接続されている。
【００８５】
トランジスタ１４２ａ、１４２ｂ及び１４２ｎは、インバータ１４１ａ、１４１ｂ及び１４１ｎの出力が“Ｈｉｇｈ”である場合に、電圧比較器１０２のＰＯＲ出力を接地し、“Ｌｏｗ”とする。尚、インバータ１４１ａ、１４１ｂ及び１４１ｎの出力が“Ｈｉｇｈ”である場合とは、ＶＤＤＡが“Ｌｏｗ”且つＶＤＤ１、ＶＤＤ２及びＶＤＤｎが夫々“Ｈｉｇｈ”の場合である。
【００８６】
即ち、トランジスタ１４２ａ、１４２ｂ及び１４２ｎは、ＶＤＤＡ及びＶＤＤ１、ＶＤＤ２若しくはＶＤＤｎの状態に応じて、装置のリセット期間を継続し、リセット状態のまま待機させる。ここで、トランジスタ１４２ａ、１４２ｂ及び１４２ｎの動作におけるＶＤＤ１、ＶＤＤ２及びＶＤＤｎが“Ｈｉｇｈ”である場合とは、ＶＤＤ１、ＶＤＤ２及びＶＤＤｎの電圧が夫々インバータ１４１ａ、１４１ｂ及び１４１ｎの動作電圧以上となった場合である。
【００８７】
このような回路構成により、本実施形態に係るパワーオンリセット回路１は、ＶＤＤＡ、ＶＤＤ１、ＶＤＤ２及びＶＤＤｎが全て所定電圧以上となるまでＰＯＲを“Ｌｏｗ”とし、リセット期間を維持する。即ち、入力電源が３つ以上の場合であっても、実施の形態１と同様の効果を得ることが可能となる。以下、本実施形態に係るパワーオンリセット回路１の動作について説明する。
【００８８】
本実施形態に係るパワーオンリセット回路１において、ＶＤＤＡが先に所定電圧値まで上がり、その後ＶＤＤ１〜ＶＤＤｎが所定電圧値まで上がる場合は、図２に示す動作と略同様である。即ち、図２に示すタイミングｔ2においてＶＤＤＡが基準電圧発生回路１０１の動作電圧を超える。その後、タイミングｔ3においてＶＤＤ１〜ＶＤＤｎの供給電圧が上がり始める。そして、ＶＤＤ１〜ＶＤＤｎの全てが論理和回路１３６の閾値を超えると、論理和回路１３６がＶＤＤＡの供給に基づいてＣＰｉｎｐを出力する。これにより、電圧比較器１０２のＰＯＲ出力が“Ｈｉｇｈ”となる。
【００８９】
また、ＶＤＤ１〜ＶＤＤｎのすべてが先に所定電圧値まで上がり、その後ＶＤＤＡが所定電圧値まで上がる場合は、図３に示す動作と略同様である。即ち、図３に示すタイミングｔ6においてＶＤＤ１〜ＶＤＤｎの電圧値が夫々インバータ１４１ａ〜１４１ｎの動作電圧を超える。これによりトランジスタ１４２ａ〜１４２ｎがＯＮとなり、電圧比較器１０２のＰＯＲ出力がＶＳＳＡと同電位に接続される。
【００９０】
タイミングｔ6の後、ＶＤＤＡの値がインバータ１４１ａ〜１４１ｎの閾値を超えるタイミングｔ9において、トランジスタ１４２ａ〜１４２ｎがＯＦＦとなる。これにより、ＣＰｉｎｐの電圧値に基づいてＰＯＲ出力の電圧値が上がり始める。これにより、装置のリセットが解除される。
【００９１】
また、ＶＤＤ１〜ＶＤＤｎのいずれかがＶＤＤＡよりも先に所定電圧値まで上がり、その後にＶＤＤＡが所定電圧値まで上がり、更にその後にＶＤＤ１〜ＶＤＤｎの全てが所定電圧値まで上がる場合も考えられる。この場合の動作は一部図３と同様であり、最終的には図２に示す態様と同様である。例えば、ＶＤＤ１、ＶＤＤ２がＶＤＤＡよりも先に所定電圧値まで上がる場合、図３のタイミングｔ6に示すように、インバータ１４１ａ、１４１ｂの出力がトランジスタ１４２ａ、１４２ｂの閾値を超え、ＰＯＲ出力がＶＳＳＡと同電位に接続される。
【００９２】
その後、ＶＤＤＡの電圧値が上がり始め、図３のタイミングｔ８において、トランジスタ１３３ａ〜１３３ｎがＯＮとなる。この時、ＶＤＤ１、ＶＤＤ２は既に所定電圧値まで上がっているため、トランジスタ１３３ａ、１３３ｂのソース電位は“Ｈｉｇｈ”となり、論理和回路１３６に“Ｈｉｇｈ”が入力される。しかしながら、ＶＤＤｎがまだ上がっていないため、論理和回路１３６の出力は“Ｌｏｗ”である。これは、図２の期間Ｔ1に相当する状態である。
【００９３】
その後、ＶＤＤｎの電圧値が上がり始め、図２に示すタイミングｔ4においてＶＤＤｎの電圧値が論理和回路１３６の閾値を超えると、論理和回路１３６がＶＤＤＡの供給に応じてＣＰｉｎｐを出力する。これにより、ＣＰｉｎｐ＞ＣＰｉｎｍとなり、電圧比較器１０２のＰＯＲ出力が“Ｈｉｇｈ”となる。
【００９４】
このように、本実施形態に係るパワーオンリセット回路１においては、入力電源が３つ以上である場合であっても、実施の形態１と同様に、全ての電源の電圧値が所定のレベルに達するまでリセット状態を保つことが可能となる。
【００９５】
他方、装置が通常動作状態から停止状態となる際の動作において、ＶＤＤ１〜ＶＤＤｎの全ての電圧値が先に下がり、その後にＶＤＤＡの電圧値が下がる場合の動作は、図４に示す動作と略同様である。図４に示すように、タイミング12においてＶＤＤ１〜ＶＤＤｎの全ての電圧値が論理和回路１３６の閾値を下回る。これにより、論理和回路１３６が出力するＣＰｉｎｐが“Ｌｏｗ”となる。その結果、電圧比較器１０２のＰＯＲ出力が“Ｌｏｗ”となる。
【００９６】
また、ＶＤＤＡの電圧値が先に下がり、その後にＶＤＤ１〜ＶＤＤｎの電圧値が下がる場合の動作は図５に示す動作と略同様である。図５に示すように、ＶＤＤＡの電圧値がインバータ１４１ａ〜１４１ｎの閾値を下回るタイミングｔ16において、インバータ１４１ａ〜１４１ｎの出力が“Ｈｉｇｈ”となる。これにより、トランジスタ１４２ａ〜１４２ｎがＯＮとなってＰＯＲが“Ｌｏｗ”となる。これにより、装置がリセット状態に遷移する。
【００９７】
また、ＶＤＤ１〜ＶＤＤｎのいずれかがＶＤＤＡよりも先に所定電圧値まで下がり、その後にＶＤＤＡが所定電圧値まで上がり、更にその後にＶＤＤ１〜ＶＤＤｎの全てが所定電圧値まで上がる場合も考えられる。この場合の動作は一部図４と同様であり、最終的には図５に示す態様と同様である。例えば、ＶＤＤ１、ＶＤＤ２が図４に示すタイミングｔ12において論理和回路１３６の閾値を下回る。これにより、論理和回路１３６が出力するＣＰｉｎｐが“Ｌｏｗ”となる。その結果、電圧比較器１０２のＰＯＲ出力が“Ｌｏｗ”となる。
【００９８】
その後、タイミングｔ14においてＶＤＤＡがシステムグランドまで下がり、それに伴ってＣＰｉｎｍの電圧値も下がるが、既にＰＯＲは“Ｌｏｗ”となっているため、装置動作には影響しない。更にその後、タイミングｔ18において、ＶＤＤｎの電圧値が下がり始める。それに伴い、インバータ１４１ｎの出力する電圧値も下がり始める。そして、インバータ１４１ｎの出力する電圧値がトランジスタ１４２ｎの閾値を下回るタイミングｔ19においてトランジスタ１４２がＯＦＦとなる。しかしながら、既に、電圧比較器１０２は、ＰＯＲ出力を停止しているため、ＰＯＲは“Ｌｏｗ”のままである。
【００９９】
このように、本実施形態に係るパワーオンリセット回路１により、入力電源が３つ以上の場合であっても、実施の形態１と同様に、早い段階でＰＯＲを“Ｌｏｗ”とし、装置をいち早くリセット状態に遷移させることが可能となる。
【０１００】
以上説明したように、本実施形態に係るパワーオンリセット回路１を用いることにより、入力電源が３つ以上の場合であっても、装置のリセットの解除及びリセット状態への遷移を、回路規模の増大を抑えて好適に実行することが可能となる。
【０１０１】
尚、上記の説明においては、入力電源がＶＤＤＡ、ＶＤＤ１、ＶＤＤ２及びＶＤＤｎの４つの場合について説明した。この他、入力電源が３つの場合であっても、５つ以上の場合であっても適用可能である。この場合、入力電源の数に応じて、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４の構成を変更することにより対応可能である。
【０１０２】
比較用電圧発生回路１０３に含まれるトランジスタ１３３ａ〜１３３ｎ（以降、トランジスタ１３３ｘとする）及びトラジスタ１３４ａ〜１３４ｎ（以降，トランジスタ１３４ｘとする）は、ＶＤＤＡ以外の入力電源の数に応じて構成される。ＶＤＤＡ以外の入力電源の数とは、入力電源のうち最も電圧の高い電源以外の電源の数、即ち、低電位側電源の数である。
【０１０３】
具体的には、トランジスタ１３３ｘのソースとトランジスタ１３４ｘのドレインとを接続する。そして、トランジスタ１３３ｘのドレインを低電位側電源の低電位側電源（以降、ＶＤＤｘとする。）に接続する。そして、トランジスタ１３３ｘとトランジスタ１３４ｘとの接続部の電位を論理和回路１３６への入力とする。更に、トランジスタ１３４ｘのソースをＶＳＳＡと同電位に接続する。
【０１０４】
このようなトランジスタ１３３ｘ及びトランジスタ１３４ｘによって構成される回路を、低電位側電源の数に応じて増設することにより、３つ以上の入力電源に対応することが可能となる。即ち、入力電源がいくつの場合であっても、全ての低電位側電源が論理和回路１３６の閾値を超えるまでＣＰｉｎｐが“Ｈｉｇｈ”とならず、装置のリセット状態を保つことが可能となる。
【０１０５】
また、パワーオンリセット制御回路１０４に含まれるインバータ１４１ａ〜１４１ｎ（以降、インバータ１４１ｘとする）及びトラジスタ１４２ａ〜１４２ｎ（以降，トランジスタ１４２ｘとする）は、低電位側電源の数に応じて構成される。
【０１０６】
具体的には、インバータ１４１ｘの出力をトランジスタ１４２ｘのゲートに接続する。また、インバータ１４１ｘにはＶＤＤＡを入力し、ＶＤＤｘの供給により動作する。そして、トランジスタ１４２ｘのドレインをＰＯＲ出力に接続する。また、トランジスタ１４２ｘのソースをＶＳＳＡと同電位に接続する。
【０１０７】
このような構成により、入力電源がいくつの場合であっても、ＶＤＤｘのうち少なくともいずれか１つが“Ｈｉｇｈ”且つＶＤＤＡが“Ｌｏｗ”であれば、ＰＯＲ出力が接地され、装置をリセット状態とすることができる。
【０１０８】
尚、上記の説明においては、図８に示すように、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４の両方を複数の低電位側電源に対応させる例を説明した。この他、比較用電圧発生回路１０３のみを図８に示す構成としても良い。これにより、ＶＤＤｘが全て“Ｈｉｇｈ”なるまで装置をリセット状態に保つという効果を得ることは可能となる。
【０１０９】
また、図８は、図１に示す例を３つ以上の入力電源に対応させる例である。この他、図６、図７に示す例であっても、上記と同様に、比較用電圧発生回路１０３及びパワーオンリセット制御回路１０４の構成を変更することにより対応可能である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施形態に係るパワーオンリセット回路の構成を示す回路図である。
【図２】本発明の実施形態に係るパワーオンリセット回路の動作を示すタイミングチャートである。
【図３】本発明の実施形態に係るパワーオンリセット回路の動作を示すタイミングチャートである。
【図４】本発明の実施形態に係るパワーオンリセット回路の動作を示すタイミングチャートである。
【図５】本発明の実施形態に係るパワーオンリセット回路の動作を示すタイミングチャートである。
【図６】本発明の他の実施形態に係るパワーオンリセット回路の構成を示す回路図である。
【図７】本発明の他の実施形態に係るパワーオンリセット回路の構成を示す回路図である。
【図８】本発明の他の実施形態に係るパワーオンリセット回路の構成を示す回路図である。
【符号の説明】
【０１１１】
１    パワーオンリセット回路
１０１    基準電圧発生回路
１０２    電圧比較器
１０３    比較用電圧発生回路
１０４    パワーオンリセット制御回路
１０５、１０６    分圧回路
１３１、１３２    インバータ
１３３、１３３ａ、１３３ｂ、１３３ｎ、１３４、１３４ａ、１３４ｂ、１３４ｎ    トランジスタ
１３５    バッファ
１３６    論理和回路
１４１、１４１ａ、１４１ｂ、１４１ｎ    インバータ
１４２、１４２ａ、１４２ｂ、１４１ｎ    トランジスタ
１４３    バッファ
１４４    トランジスタ
１４５    抵抗
１５１、１５２、１６１、１６２    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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