(57)【要約】【課題】終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させる。【解決手段】出力トランジスタＴ１１，Ｔ１２の出力ノードを配線Ｌ１〜Ｌ５及び抵抗Ｒ１１，Ｒ１２を介してパッド１１に接続した出力回路において、抵抗Ｒ１１，Ｒ１２の両側に出力トランジスタを形成する複数の領域１２，１３を相対向するようにレイアウトし、領域１２，１３の外側にパッド１１をレイアウトした。【選択図】図２
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【特許請求の範囲】
【請求項１】
出力トランジスタの出力ノードを配線及び抵抗を介してパッドに接続した出力回路において、
前記抵抗の両側に前記出力トランジスタを形成する複数の領域を相対向するようにレイアウトし、前記領域の外側に前記パッドをレイアウトしたことを特徴とするＩ／Ｏセルの出力回路。
【請求項２】
前記出力トランジスタをプルアップ側トランジスタとプルダウン側トランジスタで構成し、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードをそれぞれ抵抗及び配線を介して前記パッドに接続し、前記複数の領域の一方に前記プルアップ側トランジスタをレイアウトするとともに、他方の領域に前記プルダウン側トランジスタをレイアウトし、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードと前記各抵抗との間の配線を等長としたことを特徴とする請求項１記載のＩ／Ｏセルの出力回路。
【請求項３】
前記プルアップ側トランジスタと前記パッドとの間に接続される抵抗と、前記プルダウン側トランジスタと前記パッドとの間に接続される抵抗とを一列にレイアウトしたことを特徴とする請求項２記載のＩ／Ｏセルの出力回路。
【請求項４】
前記プルアップ側トランジスタと前記パッドとの間に接続される抵抗と、前記プルダウン側トランジスタと前記パッドとの間に接続される抵抗とをそれぞれ一列ずつにレイアウトしたことを特徴とする請求項２記載のＩ／Ｏセルの出力回路。
【請求項５】
前記出力トランジスタをプルアップ側トランジスタとプルダウン側トランジスタで構成し、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードを共通の抵抗及び配線を介して前記パッドに接続し、前記複数の領域の一方に前記プルアップ側トランジスタをレイアウトするとともに、他方の領域に前記プルダウン側トランジスタをレイアウトし、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードと前記各抵抗との間の配線を等長としたことを特徴とする請求項１記載のＩ／Ｏセルの出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｉ／Ｏセルの出力回路に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置は動作速度の高速化、記憶容量の大容量化及び回路素子の微細化が進んでいる。そして、このような半導体記憶装置のＩ／Ｏセルにおいては、微細化にともなう特性のばらつきが生じやすくなっている。
【０００３】
図１３は、Ｉ／Ｏセルの一例を示す。パッド１と高電位側電源VDEとの間には、抵抗Ｒ１とＰチャネルＭＯＳトランジスタで構成されるプルアップ側出力トランジスタＴ１が接続され、パッド１とグランドＧＮＤとの間には、抵抗Ｒ２とＮチャネルＭＯＳトランジスタで構成されるプルダウン側出力トランジスタＴ２が接続される。また、パッド１には抵抗Ｒ３を介して入力回路２が接続される。
【０００４】
このようなＩ／Ｏセルでは、出力モード時には出力トランジスタＴ１，Ｔ２のいずれかがオンされて、パッド１からＨレベル若しくはＬレベルの出力信号が出力される。このとき、抵抗Ｒ１，Ｒ２は、ダンピング抵抗として作用して、出力信号に含まれるノイズを低減する。
【０００５】
入力モード時には、パッド１に入力される入力信号が入力回路２を介して内部回路に供給される。このとき、例えば出力トランジスタＴ１，Ｔ２のいずれかがオンされ、あるいはともにオンされて、抵抗Ｒ１，Ｒ２はパッド１に所要の電位を供給する終端抵抗として作用する。
【０００６】
近年の微細化された半導体記憶装置では、上記のようなＩ／Ｏセルの微細化にともなってパッド１と出力トランジスタＴ１，Ｔ２との間の配線長の差が、出力特性に大きな影響を及ぼすようになっている。
【特許文献１】特開２００４−３２７６０２号公報
【特許文献２】特開平１１−１７７０２２号公報
【特許文献３】特開２００４−１４６４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
微細化されたＩ／Ｏセルでは、パッド１と出力トランジスタＴ１，Ｔ２との間の配線長に差があると、配線抵抗あるいは寄生容量に差が生じる。そして、配線抵抗あるいは寄生容量の差が出力信号の立上り及び立下り速度にばらつきを生じさせ、出力特性を劣化させる原因となっている。
【０００８】
特許文献１には、出力バッファ回路のレイアウトが開示されている（図１７参照）。この出力バッファ回路では、パッドとＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとの間に抵抗がレイアウトされている。
【０００９】
従って、パッドと各出力トランジスタとの間の配線長に差が生じるため、上記問題点を解決することはできない。
特許文献２には、出力トランジスタを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの間に抵抗をレイアウトした出力バッファ回路が開示されている。しかし、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの間にパッドがレイアウトされ、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間隔が大きくなるため、レイアウト面積が増大する。
【００１０】
特許文献３には、パッドに出力バッファ回路と終端抵抗回路とが並列に接続された半導体装置が開示されている。しかし、この半導体装置では、出力バッファ回路と終端抵抗回路が独立してレイアウトされるので、レイアウト面積が増大する。また、終端抵抗回路において、パッドとＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとの間にそれぞれ抵抗がレイアウトされているが、パッドからＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタまでの配線長を等しくするための構成は開示されていない。
【００１１】
この発明の目的は、終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させることにある。
【課題を解決するための手段】
【００１２】
上記目的は、出力トランジスタの出力ノードを配線及び抵抗を介してパッドに接続した出力回路において、前記抵抗の両側に前記出力トランジスタを形成する複数の領域を相対向するようにレイアウトし、前記領域の外側に前記パッドをレイアウトしたＩ／Ｏセルの出力回路により達成される。
【発明の効果】
【００１３】
開示されたＩ／Ｏセルの出力回路では、終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
（第一の実施形態）
図１は、この発明を具体化した出力バッファ回路を示す。プルアップ側の出力トランジスタＴ１１はＰチャネルＭＯＳトランジスタで構成され、その出力トランジスタＴ１１のソースは電源VDEに接続され、ドレイン（出力ノード）は配線Ｌ１、抵抗Ｒ１１、配線Ｌ２，Ｌ３を介してパッド１１に接続される。
【００１５】
プルダウン側の出力トランジスタＴ１２はＮチャネルＭＯＳトランジスタで構成され、その出力トランジスタＴ１２のソースはグランドＧＮＤに接続され、ドレイン（出力ノード）は配線Ｌ５、抵抗Ｒ１２、配線Ｌ４，Ｌ３を介して前記パッド１１に接続される。前記出力トランジスタＴ１１，Ｔ１２は、実際には多数のトランジスタを並列に接続して構成される。そして、出力トランジスタＴ１１，Ｔ１２は、そのゲートに入力される駆動信号ｄｖ１，ｄｖ２により、そのオン・オフ動作が制御される。
【００１６】
図２は、前記出力バッファ回路の素子レイアウトを示す。出力トランジスタＴ１１，Ｔ１２は、それぞれ拡散領域１２，１３上に多数のゲート電極１４が並設されて多数のトランジスタで構成される。
【００１７】
前記パッド１１は、前記拡散領域１２に隣接してレイアウトされ、前記抵抗Ｒ１１，Ｒ１２は拡散領域１２，１３に形成される各出力トランジスタＴ１１，Ｔ１２に対応する位置に交互にレイアウトされる。
【００１８】
詳述すると、抵抗Ｒ１１，Ｒ１２は出力トランジスタＴ１１，Ｔ１２間で、前記拡散領域１２，１３の長手方向と直交する方向を長手方向とする矩形状にレイアウトされ、抵抗Ｒ１１，Ｒ１２が交互にレイアウトされる。そして、図３及び図４に示すように、抵抗Ｒ１１，Ｒ１２は基板１５上にレイアウトされるポリシリコン層で形成される。
【００１９】
前記パッド１１は前記配線Ｌ３，Ｌ２を介して抵抗Ｒ１１の一端部に接続される。図４に示すように、前記配線Ｌ３は第四層の配線で形成され、前記配線Ｌ２は第三層の配線で形成される。
【００２０】
そして、基板１５から第四層配線までをそれぞれコンタクト１６ａ〜１６ｃで接続する構成とすると、パッド１１は第二及び第三の配線層と各配線層を接続するコンタクト１６ａ〜１６ｃを介して配線Ｌ３に接続される。また、配線Ｌ３と配線Ｌ２とはコンタクト１６ｃを介して接続され、配線Ｌ２と抵抗Ｒ１１とはコンタクト１６ｂ、第二層配線及びコンタクト１６ａを介して接続される。
【００２１】
前記抵抗Ｒ１１の他端部は配線Ｌ１を介して前記出力トランジスタＴ１１のドレインに接続される。前記配線Ｌ１は、図４に示すように第三層配線で形成され、その両端部が第二層配線及びコンタクト１６ｂ，１６ａを介して抵抗Ｒ１１と出力トランジスタＴ１１に接続される。
【００２２】
また、前記パッド１１は前記配線Ｌ３，Ｌ４を介して抵抗Ｒ１２の一端部に接続される。図３に示すように、前記配線Ｌ４は第三層の配線で形成される。
そして、配線Ｌ３と配線Ｌ４とはコンタクト１６ｃを介して接続され、配線Ｌ４と抵抗Ｒ１２とはコンタクト１６ｂ、第二層配線及びコンタクト１６ａを介して接続される。
【００２３】
前記抵抗Ｒ１２の他端部は配線Ｌ５を介して前記出力トランジスタＴ１２のドレインに接続される。前記配線Ｌ５は、図３に示すように第三層配線で形成され、その両端部が第二層配線及びコンタクト１６ｂ，１６ａを介して抵抗Ｒ１２と出力トランジスタＴ１２に接続される。
【００２４】
図２〜図４に示すように、上記各配線Ｌ１〜Ｌ５のうち、配線Ｌ１，Ｌ５は等長に形成され、配線Ｌ２，Ｌ４も等長に形成されている。また、パッド１１から出力トランジスタＴ１１までの配線長の総和はＬ３＋Ｌ２＋Ｌ１であり、パッド１１から出力トランジスタＴ１２までの配線長の総和はＬ３＋Ｌ４＋Ｌ５である。
【００２５】
従って、パッド１１から出力トランジスタＴ１１までの配線長と、パッド１１から出力トランジスタＴ１２までの配線長は等しくなる。
上記のような出力バッファ回路では、その出力モード時には駆動信号ｄｖ１，ｄｖ２により出力トランジスタＴ１１，Ｔ１２が交互にオンされる。そして、出力トランジスタＴ１１がオンされると、出力パッド１１からＨレベルの出力信号が出力され、出力トランジスタＴ１２がオンされると、出力パッド１１からＬレベルの出力信号が出力される。このとき、抵抗Ｒ１１，Ｒ１２は出力信号のノイズを低減するダンピング抵抗として動作する。
【００２６】
また、入力モード時には、出力トランジスタＴ１１，Ｔ１２のいずれか一方、若しくは両方をオンさせる。すると、抵抗Ｒ１１，Ｒ１２はパッド１１を高電位側電源ＶDEレベル、グランドＧＮＤレベル若しくは高電位側電源ＶDEとグランドＧＮＤとの中間レベルのいずれかに保持する終端抵抗として動作する。 そして、このような出力バッファ回路が入出力ビット数に応じて多数設けられる。
【００２７】
図５は、上記のような出力バッファ回路の出力信号の立上り波形及び立下り波形を示す。同図に示す立上り波形ｐ１〜ｐ３と立下り波形ｎ１〜ｎ３は、パッド１１から出力トランジスタＴ１１までの配線長と、パッド１１から出力トランジスタＴ１２までの配線長とを等長とした場合を示す。
【００２８】
出力バッファ回路の立上り波形と立下り波形のクロスポイントは、高電位側電源ＶDEとグランドＧＮＤとの中間レベル近傍であることが望ましく、高電位側電源ＶDEが１．５Ｖであるとき、クロスポイントはＶDE／２±０．１５Ｖとすることが規格で定められている。
【００２９】
立上り波形ｐ１〜ｐ３と立下り波形ｎ１〜ｎ３は、パッド１１から出力トランジスタＴ１１までの配線長と、パッド１１から出力トランジスタＴ１２までの配線長とを等長とした場合の出力信号のプロセス依存、温度依存による動作速度の変化を示す。
【００３０】
配線長が等長であれば、立上り波形が同ｐ１〜ｐ３に変化するとき、立下り波形も同ｎ１〜ｎ３と変化するため、立上り波形と立下がり波形のクロスポイントｃ１〜ｃ３はＶDE／２±０．１５Ｖ以内に収束している。
【００３１】
一方、抵抗Ｒ１１，Ｒ１２を出力トランジスタ間にレイアウトせず、パッドから各出力トランジスタまでの配線長に大きな差がある場合、例えば立下り波形ｎ１に対し立上り波形はｐ４となる。これは、配線長の差がプロセス依存や温度依存による配線寄生抵抗の変動をさらに増幅させるように影響するため、立上り速度が低下し、立上り波形ｐ４の傾きが緩やかになっている。
【００３２】
この結果、立下り波形ｎ１と立上り波形ｐ４とのクロスポイントｃｘはＶDE／２±０．１５Ｖから０．０３Ｖ外れている。この実施形態では、パッド１１から出力トランジスタＴ１１までの配線長と、パッド１１から出力トランジスタＴ１２までの配線長とを等長とすることにより、立上り波形ｐ１〜ｐ３に対する立下り波形をｎ１〜ｎ３としてこのような不具合を解消している。
【００３３】
上記のような出力バッファ回路では、次に示す作用効果を得ることができる。
（１）出力モード時には抵抗Ｒ１１，Ｒ１２をダンピング抵抗として作用させ、入力モード時には抵抗Ｒ１１，Ｒ１２を終端抵抗として作用させることができる。
（２）抵抗Ｒ１１，Ｒ１２をプルアップ側の出力トランジスタＴ１１とプルダウン側の出力トランジスタＴ１２との間にレイアウトして、パッド１１と出力トランジスタＴ１１，Ｔ１２との間の配線長を等しくすることができる。
（３）パッド１１と出力トランジスタＴ１１，Ｔ１２との間の配線長を等しくすることができるので、プロセス依存や温度依存による出力信号のクロスポイントの電圧変動を抑制することができる。
（４）抵抗Ｒ１１，Ｒ１２を出力トランジスタＴ１１，Ｔ１２の間にレイアウトし、パッド１１は拡散領域１２，１３の外側、すなわち同パッド１１と抵抗Ｒ１１，Ｒ１２との間に出力トランジスタＴ１１若しくは同Ｔ１２を挟む位置にレイアウトしたので、出力バッファ回路のレイアウト面積を縮小することができる。
（５）抵抗Ｒ１１，Ｒ１２を出力トランジスタＴ１１，Ｔ１２の並設方向に交互にレイアウトして１列としたので、出力トランジスタＴ１１，Ｔ１２間の間隔を縮小して、レイアウト面積を縮小することができる。
（第二の実施形態）
図６は、図１に示す出力バッファ回路の別のレイアウト例を示す。この実施形態は、出力トランジスタＴ１１，Ｔ１２間において、抵抗Ｒ１１，Ｒ１２をそれぞれ１列として２列にレイアウトし、各抵抗Ｒ１１，Ｒ１２とパッド１１及び出力トランジスタＴ１１，Ｔ１２をそれぞれ配線Ｌ１，Ｌ３，Ｌ４，Ｌ５で接続して図１に示す出力バッファ回路を構成している。その他の構成は、前記第一の実施形態と同様である。
【００３４】
このような構成では、パッド１１と抵抗Ｒ１１，Ｒ１２との間の配線長が等長ではないが、パッド１１と各出力トランジスタＴ１１，Ｔ１２との間の配線長の差は僅かである。
従って、前記第一の実施形態で得られた（１）〜（４）と同様な作用効果を得ることができる。また、抵抗Ｒ１１，Ｒ１２を２列にレイアウトしたので、第一の実施形態の抵抗Ｒ１１，Ｒ１２に比して、電流容量の大きな抵抗を容易に形成することができる。また、抵抗Ｒ１１，Ｒ１２を２列にレイアウトしたので、第一の実施形態に比して、抵抗Ｒ１１，Ｒ１２の並設方向のレイアウト長を縮小することができる。
（第三の実施形態）
図７及び図８は、第三の実施形態を示す。この実施の形態は、出力トランジスタＴ１１，Ｔ１２のドレインを、抵抗Ｒ１３を介してパッド１１に接続した出力バッファ回路を示す。この出力バッファ回路は、出力トランジスタＴ１１，Ｔ１２が交互にオンされて、Ｈレベル若しくはＬレベルの出力信号をパッド１１から出力する。抵抗Ｒ１３は、ダンピング抵抗として作用する。
【００３５】
図８は、図７に示す出力バッファ回路の素子レイアウトを示す。出力トランジスタＴ１１として複数のＰチャネルＭＯＳトランジスタが並設される拡散領域１６と、出力トランジスタＴ１２として複数のＮチャネルＭＯＳトランジスタが並設される拡散領域１７の間に複数のポリシリコン抵抗素子で構成される抵抗Ｒ１３がレイアウトされる。
【００３６】
パッド１１は、第一の実施形態と同様に拡散領域１６の側方にレイアウトされ、各抵抗Ｒ１３の一端と配線Ｌ６を介して接続される。各抵抗素子の他端は、配線Ｌ７を介して出力トランジスタＴ１１に接続され、配線Ｌ８を介して出力トランジスタＴ１２に接続される。配線Ｌ７，Ｌ８の配線長はほぼ等長である。
【００３７】
このような構成により、出力トランジスタＴ１１，Ｔ１２間に抵抗Ｒ１３をレイアウトしたので、面積効率を向上させることができる。また、パッド１１から出力トランジスタＴ１１，Ｔ１２までの配線長をほぼ等長として、プロセス依存や温度依存による出力信号のクロスポイントの電圧変動を抑制することができる。
（第四の実施形態）
図９及び図１０は第四の実施形態を示す。この実施の形態は、プルアップ側の出力トランジスタＴ１１を、抵抗Ｒ１３を介してパッド１１に接続した構成であり、プルダウン側の出力トランジスタは設けられない。
【００３８】
この出力バッファ回路は、出力モード時には出力トランジスタＴ１１がオンされると、Ｈレベルの出力信号をパッド１１から出力する。また、出力トランジスタＴ１１がオフされるとパッド１１の電位を不定とする。
【００３９】
入力モード時には、出力トランジスタＴ１１がオンされて、抵抗Ｒ１３が終端抵抗として動作する。
図１０は、図９に示す出力バッファ回路の素子レイアウトを示す。出力トランジスタＴ１１は、並設される２つの拡散領域１８，１９にそれぞれ多数のＰチャネルＭＯＳトランジスタをレイアウトして構成される。
【００４０】
前記拡散領域１８，１９の間に複数のポリシリコン抵抗素子で構成される抵抗Ｒ１３がレイアウトされる。
パッド１１は、第一の実施形態と同様に拡散領域１８の側方にレイアウトされ、各抵抗Ｒ１３の一端と配線Ｌ６を介して接続される。各抵抗素子の他端は、配線Ｌ７を介して拡散領域１７の出力トランジスタＴ１１に接続され、配線Ｌ８を介して拡散領域１８の出力トランジスタＴ１１に接続される。配線Ｌ７，Ｌ８の配線長はほぼ等長である。
【００４１】
このような構成により、出力トランジスタＴ１１を形成する拡散領域１８，１９間に抵抗Ｒ１３をレイアウトしたので、面積効率を向上させることができる。また、出力トランジスタＴ１１を２つの拡散領域に形成される多数のＰチャネルＭＯＳトランジスタで構成しながら、各トランジスタと抵抗Ｒ１３との間の配線長をほぼ揃えることができる。従って、パッド１１から出力トランジスタＴ１１を構成する多数のトランジスタまでの配線長をほぼ等長とし、プロセス依存や温度依存による各トランジスタの出力特性の変動を揃えて、出力トランジスタＴ１１の出力特性を向上させることができる。
（第五の実施形態）
図１１及び図１２は第五の実施形態を示す。この実施の形態は、プルダウン側の出力トランジスタＴ１２を、抵抗Ｒ１３を介してパッド１１に接続した構成であり、プルアップ側の出力トランジスタは設けられない。
【００４２】
この出力バッファ回路は、出力モード時には出力トランジスタＴ１２がオンされると、Ｌレベルの出力信号をパッド１１から出力する。また、出力トランジスタＴ１２がオフされるとパッド１１の電位を不定とする。
【００４３】
入力モード時には、出力トランジスタＴ１２がオンされて、抵抗Ｒ１３が終端抵抗として動作する。
図１２は、図１０に示す出力バッファ回路の素子レイアウトを示す。出力トランジスタＴ１２は、並設される２つの拡散領域２０，２１にそれぞれ多数のＮチャネルＭＯＳトランジスタをレイアウトして構成される。
【００４４】
前記拡散領域２０，２１の間に複数のポリシリコン抵抗素子で構成される抵抗Ｒ１３がレイアウトされる。
パッド１１は、第四の実施形態と同様に拡散領域２０の側方にレイアウトされ、各抵抗Ｒ１３の一端と配線Ｌ６を介して接続される。各抵抗Ｒ１３の他端は、配線Ｌ７を介して拡散領域２０の出力トランジスタＴ１２に接続され、配線Ｌ８を介して拡散領域２１の出力トランジスタＴ１２に接続される。配線Ｌ７，Ｌ８の配線長はほぼ等長である。
【００４５】
このような構成により、出力トランジスタＴ１２を形成する拡散領域２０，２１間に抵抗Ｒ１３をレイアウトしたので、面積効率を向上させることができる。また、出力トランジスタＴ１２を２つの拡散領域に形成される多数のＮチャネルＭＯＳトランジスタで構成しながら、各トランジスタと抵抗Ｒ１３との間の配線長をほぼ揃えることができる。従って、パッド１１から出力トランジスタＴ１２を構成する多数のトランジスタまでの配線長をほぼ等長とし、プロセス依存や温度依存による各トランジスタの出力特性の変動を揃えて、出力トランジスタＴ１２の出力特性を向上させることができる。
【００４６】
上記実施の形態は、以下に示す態様で実施することもできる。
・パッド１１は、プルアップ側出力トランジスタとプルダウン側出力トランジスタのいずれの拡散領域側にレイアウトしてもよい。
【００４７】
なお、本発明の諸態様を以下に付記としてまとめる。
（付記１）
出力トランジスタの出力ノードを配線及び抵抗を介してパッドに接続した出力回路において、
前記抵抗の両側に前記出力トランジスタを形成する複数の領域を相対向するようにレイアウトし、前記領域の外側に前記パッドをレイアウトしたことを特徴とするＩ／Ｏセルの出力回路。
（付記２）
前記出力トランジスタをプルアップ側トランジスタとプルダウン側トランジスタで構成し、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードをそれぞれ抵抗及び配線を介して前記パッドに接続し、前記複数の領域の一方に前記プルアップ側トランジスタをレイアウトするとともに、他方の領域に前記プルダウン側トランジスタをレイアウトし、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードと前記各抵抗との間の配線を等長としたことを特徴とする付記１記載のＩ／Ｏセルの出力回路。
（付記３）
前記プルアップ側トランジスタと前記パッドとの間に接続される抵抗と、前記プルダウン側トランジスタと前記パッドとの間に接続される抵抗とを一列にレイアウトしたことを特徴とする付記２記載のＩ／Ｏセルの出力回路。
（付記４）
前記プルアップ側トランジスタと前記パッドとの間に接続される抵抗と、前記プルダウン側トランジスタと前記パッドとの間に接続される抵抗とをそれぞれ一列ずつにレイアウトしたことを特徴とする付記２記載のＩ／Ｏセルの出力回路。
（付記５）
前記出力トランジスタをプルアップ側トランジスタとプルダウン側トランジスタで構成し、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードを共通の抵抗及び配線を介して前記パッドに接続し、前記複数の領域の一方に前記プルアップ側トランジスタをレイアウトするとともに、他方の領域に前記プルダウン側トランジスタをレイアウトし、前記プルアップ側トランジスタ及びプルダウン側トランジスタの出力ノードと前記各抵抗との間の配線を等長としたことを特徴とする付記１記載のＩ／Ｏセルの出力回路。
（付記６）
前記出力トランジスタをプルアップ側トランジスタで構成し、前記プルアップ側トランジスタの出力ノードを抵抗及び配線を介して前記パッドに接続し、前記複数の領域に前記プルアップ側トランジスタをレイアウトするとともに、前記各領域の前記プルアップ側トランジスタの出力ノードと前記抵抗との間の配線を等長としたことを特徴とする請求項１記載のＩ／Ｏセルの出力回路。
（付記７）
前記出力トランジスタをプルダウン側トランジスタで構成し、前記プルダウン側トランジスタの出力ノードを抵抗及び配線を介して前記パッドに接続し、前記複数の領域に前記プルダウン側トランジスタをレイアウトするとともに、前記各領域の前記プルダウン側トランジスタの出力ノードと前記抵抗との間の配線を等長としたことを特徴とする付記１記載のＩ／Ｏセルの出力回路。
（付記８）
前記抵抗をポリシリコンで形成したことを特徴とする付記１乃至７のいずれか１項に記載のＩ／Ｏセルの出力回路。
【図面の簡単な説明】
【００４８】
【図１】第一の実施形態の出力バッファ回路を示す回路図である。
【図２】第一の実施形態の出力バッファ回路を示す素子レイアウト図である。
【図３】第一の実施形態の出力バッファ回路を示すチップ断面図である。
【図４】第一の実施形態の出力バッファ回路を示すチップ断面図である。
【図５】出力バッファ回路の出力特性図である。
【図６】第二の実施形態の出力バッファ回路を示す素子レイアウト図である。
【図７】第三の実施形態を示す回路図である。
【図８】第三の実施形態を示す素子レイアウト図である。
【図９】第四の実施形態を示す回路図である。
【図１０】第四の実施形態を示す素子レイアウト図である。
【図１１】第五の実施形態を示す回路図である。
【図１２】第五の実施形態を示す素子レイアウト図である。
【図１３】Ｉ／Ｏセルを示す回路図である。
【符号の説明】
【００４９】
１１        パッド
１２，１３，１６，１７，１８，１９，２０，２１        拡散領域
Ｔ１１，Ｔ１２      出力トランジスタ
Ｒ１１，Ｒ１２，Ｒ１３      抵抗
【図１】
2010153516.tif 000003
【図２】
2010153516.tif 000004
【図３】
2010153516.tif 000005
【図４】
2010153516.tif 000006
【図５】
2010153516.tif 000007
【図６】
2010153516.tif 000008
【図７】
2010153516.tif 000009
【図８】
2010153516.tif 000010
【図９】
2010153516.tif 000011
【図１０】
2010153516.tif 000012
【図１１】
2010153516.tif 000013
【図１２】
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【図１３】
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