(57)【要約】【課題】比較回路におけるメタステーブル状態による比較結果の判定時間を、劇的に改善することができる比較回路を提供する。【解決手段】比較回路を、第１段目比較回路部と第２段目比較回路部の２段構成とする。第１段目比較回路部は、第１のクロックタイミングで動作し、入力信号のレベルと基準レベルとの比較判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、比較判定ができない間は、ハイレベルとローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する。第２段目比較回路部は、第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、第１段目比較回路部の比較出力を、前記中間値の出力電圧とは異なる値の比較用電圧と比較し、その比較判定結果に応じて比較出力を出力すると共に、その判定結果の比較出力を自己保持するようにする。【選択図】図７
2010288111.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルが、予め設定されている基準レベルより大きいか、あるいは小さいかを判定して、その判定結果を比較出力として出力する比較回路であって、
第１のクロックタイミングで動作し、前記入力信号のレベルと前記基準レベルとを比較して、前記入力信号のレベルが前記基準レベルより大きいか、あるいは小さいか判定し、その判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、前記入力信号のレベルが前記基準レベルよりも大きいか、あるいは小さいかの判定ができない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する第１段目比較回路部と、
前記第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、前記第１段目比較回路部の前記比較出力を、前記第１段目比較回路部の前記中間値の出力電圧とは異なる値に設定された比較用電圧と比較して、前記第１段目比較回路部の比較出力が、前記比較用電圧よりも大きいか、あるいは小さいかを判定し、その判定結果に応じてハイレベルまたはローレベルの比較出力を出力すると共に、前記判定結果の比較出力を自己保持するようにする第２段目比較回路部と、
を備える比較回路。
【請求項２】
請求項１に記載の比較回路において、
前記入力信号は、差動のアナログ入力として前記第１段目比較回路部に入力され、
前記第１段目比較回路部の差動の出力の一方が、前記第２段目比較回路部の一方の入力として供給され、前記第２段目比較回路部の他方の入力には、前記比較用電圧が供給され、
前記第１段目比較回路部の差動の出力の他方は、前記第２段目比較回路部と同等の入力容量を持つ素子または回路で終端されてなる
比較回路。
【請求項３】
請求項１に記載の比較回路において、
前記入力信号は、差動のアナログ入力として前記第１段目比較回路部に入力され、
前記第１段目比較回路部の差動の出力の一方が、前記第２段目比較回路部の一方の入力として供給され、前記第２段目比較回路部の他方の入力には、前記比較用電圧が供給され、
前記第１段目比較回路部の差動の出力の他方は、前記第２段目比較回路部と同じ構成の回路で終端されてなる
比較回路。
【請求項４】
請求項１に記載の比較回路において、
前記入力信号は、差動のアナログ入力として前記第１段目比較回路部に入力され、
前記第１段目比較回路部の差動の出力の双方が、４入力の前記第２段目比較回路部の２入力として供給され、前記第２段目比較回路部の残りの２入力には、前記第１段目比較回路部の差動の出力の双方についての異なる値の２個の前記比較用電圧が供給されてなる
比較回路。
【請求項５】
入力アナログ信号を複数ビットのデジタル信号に変換するために複数個の比較回路を備え、前記複数ビットを得ることに関して冗長性を有する回路構成とされてなるＡ／Ｄ変換回路において、
前記比較回路は、
その入力信号のレベルが、予め設定されている基準レベルより大きいか、あるいは小さいかを判定して、その判定結果を比較出力として出力する比較回路であって、
第１のクロックタイミングで動作し、前記入力信号のレベルと前記基準レベルとを比較して、前記入力信号のレベルが前記基準レベルより大きいか、あるいは小さいか判定し、その判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、前記入力信号のレベルが前記基準レベルよりも大きいか、あるいは小さいかの判定ができない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する第１段目比較回路部と、
前記第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、前記第１段目比較回路部の前記比較出力を、前記第１段目比較回路部の前記中間値の出力電圧とは異なる値に設定された比較用電圧と比較して、前記第１段目比較回路部の比較出力が、前記比較用電圧よりも大きいか、あるいは小さいかを判定し、その判定結果に応じてハイレベルまたはローレベルの比較出力を出力すると共に、前記判定結果の比較出力を自己保持するようにする第２段目比較回路部と、
を備えるＡ／Ｄ変換回路。
【請求項６】
請求項５に記載のＡ／Ｄ変換回路において、
前記比較回路の１個または複数個を備えるステージの複数個を含むパイプライン方式の構成とされてなるＡ／Ｄ変換回路。
【請求項７】
請求項５に記載のＡ／Ｄ変換回路において、
前記比較回路は、
前記入力信号が、差動のアナログ入力として前記第１段目比較回路部に入力され、
前記第１段目比較回路部の差動の出力の一方が、前記第２段目比較回路部の一方の入力として供給され、前記第２段目比較回路部の他方の入力には、前記比較用電圧が供給され、
前記第１段目比較回路部の差動の出力の他方は、前記第２段目比較回路部と同等の入力容量を持つ素子または回路で終端されてなる
Ａ／Ｄ変換回路。
【請求項８】
請求項５に記載のＡ／Ｄ変換回路において、
前記比較回路は、
前記入力信号が、差動のアナログ入力として前記第１段目比較回路部に入力され、
前記第１段目比較回路部の差動の出力の一方が、前記第２段目比較回路部の一方の入力として供給され、前記第２段目比較回路部の他方の入力には、前記比較用電圧が供給され、
前記第１段目比較回路部の差動の出力の他方は、前記第２段目比較回路部と同じ構成の回路で終端されてなる
Ａ／Ｄ変換回路。
【請求項９】
請求項５に記載のＡ／Ｄ変換回路において、
前記比較回路は、
前記入力信号が、差動のアナログ入力として前記第１段目比較回路部に入力され、
前記第１段目比較回路部の差動の出力の双方が、４入力の前記第２段目比較回路部の２入力として供給され、前記第２段目比較回路部の残りの２入力には、前記第１段目比較回路部の差動の出力の双方についての異なる値の２個の前記比較用電圧が供給されてなる
Ａ／Ｄ変換回路。
【請求項１０】
入力信号のレベルが、予め設定されている基準レベルより大きいか、あるいは小さいかを判定して、その判定結果を比較出力として出力する比較出力方法であって、
第１のクロックタイミングで動作し、前記入力信号のレベルと前記基準レベルとを比較して、前記入力信号のレベルが前記基準レベルより大きいか、あるいは小さいか判定し、その判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、前記入力信号のレベルが前記基準レベルよりも大きいか、あるいは小さいかの判定ができない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する第１段目比較出力工程と、
前記第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、前記第１段目比較回路部の前記比較出力を、前記第１段目比較回路部の前記中間値の出力電圧とは異なる値に設定された比較用電圧と比較して、前記第１段目比較回路部の比較出力が、前記比較用電圧よりも大きいか、あるいは小さいかを判定し、その判定結果に応じてハイレベルまたはローレベルの比較出力を出力すると共に、前記判定結果の比較出力を自己保持するようにする第２段目比較出力工程と、
を有する比較出力方法。
【請求項１１】
入力アナログ信号を複数ビットのデジタル信号に変換するために複数個の比較出力処理を実行し、前記複数ビットを得ることに関して冗長性を有する回路構成とされてなるＡ／Ｄ変換方法において、
前記比較出力処理においては、
入力信号のレベルが、予め設定されている基準レベルより大きいか、あるいは小さいかを判定して、その判定結果を比較出力として出力する比較出力方法であって、
第１のクロックタイミングで動作し、前記入力信号のレベルと前記基準レベルとを比較して、前記入力信号のレベルが前記基準レベルより大きいか、あるいは小さいか判定し、その判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、前記入力信号のレベルが前記基準レベルよりも大きいか、あるいは小さいかの判定ができない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する第１段目比較出力工程と、
前記第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、前記第１段目比較回路部の前記比較出力を、前記第１段目比較回路部の前記中間値の出力電圧とは異なる値に設定された比較用電圧と比較して、前記第１段目比較回路部の比較出力が、前記比較用電圧よりも大きいか、あるいは小さいかを判定し、その判定結果に応じてハイレベルまたはローレベルの比較出力を出力すると共に、前記判定結果の比較出力を自己保持するようにする第２段目比較出力工程と、
を実行するＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、特に高速で動作する比較回路および比較出力方法に関する。また、この発明は、この比較回路、比較出力方法を用いるＡ／Ｄ変換回路およびＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
比較回路においては、入力信号のレベル（電圧）と、予め設定されている比較用の基準レベル（電圧）とを比較して、入力信号のレベルが、基準レベルより大きいか、あるいは小さいかを判定し、その判定結果を比較出力に反映させるようにする。
【０００３】
比較回路は、入力信号のレベルが基準レベルより大きいときにはハイレベル（またはローレベル）の出力電圧を、入力信号のレベルが基準レベルより小さいときにはローレベル（またはハイレベル）の出力電圧を、比較出力として、それぞれ出力する。
【０００４】
そして、比較回路は、入力信号のレベルが基準レベルよりも大きいまたは小さいと判定できない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する状態となる。
【０００５】
処理速度の高速化を要求される回路に用いられる比較回路においては、その比較出力に、比較判定結果を迅速に反映させるようにする必要がある。
【０００６】
ここで、処理速度の高速化について問題となるのが、比較回路が、その比較出力を、上記のハイレベルまたはローレベルのいずれかに遷移させることができずに、前記中間値の出力電圧にしばらく滞留してしまうことがあるということである。比較回路の比較出力がこのような不安定状態になる状態をメタステーブル状態と呼ぶ。
【０００７】
例えば、比較回路の比較動作がクロックに同期して行われる場合に、比較回路の入力信号は、クロックとは非同期に変化するため、比較回路の出力の遷移点と、クロックのタイミングによっては、比較回路がメタステーブル状態の状態になる。これは、比較回路の出力の遷移点と、クロックのタイミングの関係で、比較回路において正常なラッチ動作（ハイレベルまたはローレベルのいずれかに固定）に必要なセットアップやホールド時間が確保できない状態になることがあるからである。
【０００８】
また、比較回路の入力信号のレベルが基準レベルに非常に近いときにも、比較回路は、メタステーブル状態となる。
【０００９】
メタステーブル状態の滞留時間の分布は、概ね指数分布となるため、比較回路は、メタステーブル状態から速やかに脱出できない可能性が残る。
【００１０】
ここで、例えば、比較回路の比較出力により入力信号に所定の処理を行い、その処理結果の信号を増幅器で増幅して出力するという回路を考え、その回路の処理を所定の時間区間Ｔ以内に完結する場合を想定する。
【００１１】
このような回路の処理において、比較回路がメタステーブル状態に陥ると、前記所定の時間区間Ｔのうちの大半の時間が比較回路で費やされ、増幅器での増幅に十分な時間が与えられない状態を生じることがある。すると、回路は、増幅器での増幅が不十分なまま、出力信号を出力せざるを得なくなり、当該回路の後段での信号処理の信頼性が損なわれると言う問題がある。
【００１２】
この問題に対する対処法としては、比較回路の前段に増幅器を配置し、比較回路に入力される入力信号の電圧レベルと、基準電圧レベルとの差を大きくしてメタステーブル状態に陥りにくくさせる方法が提案されている。
【００１３】
また、比較回路を２段構成にして、前段比較回路の差動の２個の比較出力を、後段比較回路に、その入力信号および基準レベルの２入力として供給する手法も提供されている。この手法は、不定ながらも前段比較回路が作り出した差電圧を、後段の比較回路に拾わせることにより、よりメタステーブル状態に入り難くさせるという手法である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０６−３０８１６９号公報
【特許文献２】特開２００５−３４８０９５号公報
【特許文献３】特開平０９−２９８４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
前者の手法の場合、比較回路の前段に配置する増幅器の利得を例えば２倍と仮定すると、入力信号レベルと基準レベルとの差電圧が、例えば１ｍＶ以下のときにメタステーブル状態に陥っていた比較回路は、０．５ｍＶまで、メタステーブル状態を回避できる。しかし、この場合には、前記差電圧が０．５ｍＶ以下の場合には、比較回路は、やはりメタステーブル状態になってしまう。
【００１６】
また、後者の手法の場合、前段比較回路の２個の比較出力は、メタステーブル状態では差が小さく、後段比較回路での比較判定結果を高速に得にくいという問題がある。
【００１７】
以上ような事情から、比較回路の前段に増幅器を配置する方法も、比較回路を２段にする方法も、それらの対処法を用いない場合に比較して、約２０〜３０％程度、比較回路における判定時間を短縮できるだけであり、劇的な改善を行うことできなかった。
【００１８】
また、上記の２つの方法のどちらの場合も、前段、後段共に、微小入力が入ってくる可能性があるため、デバイスミスマッチの影響を十分に考える必要があり、比較回路に用いる素子サイズは比較的大きくする必要があるという問題もあった。
【００１９】
この発明は、以上の点にかんがみ、比較回路におけるメタステーブル状態による比較結果の判定時間を、より改善することができる比較回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、この発明による比較回路は、
入力信号のレベルが、予め設定されている基準レベルより大きいか、あるいは小さいかを判定して、その判定結果を比較出力として出力する比較回路であって、
第１のクロックタイミングで動作し、前記入力信号のレベルと前記基準レベルとを比較して、前記入力信号のレベルが前記基準レベルより大きいか、あるいは小さいか判定し、その判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、前記入力信号のレベルが前記基準レベルよりも大きいか、あるいは小さいかの判定ができない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する第１段目比較回路部と、
前記第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、前記第１段目比較回路部の前記比較出力を、前記第１段目比較回路部の前記中間値の出力電圧とは異なる値に設定された比較用電圧と比較して、前記第１段目比較回路部の比較出力が、前記比較用電圧よりも大きいか、あるいは小さいかを判定し、その判定結果に応じてハイレベルまたはローレベルの比較出力を出力すると共に、前記判定結果の比較出力を自己保持するようにする第２段目比較回路部と、
を備えることを特徴とする。
【００２１】
また、この発明によるＡ／Ｄ変換回路は、
入力アナログ信号を複数ビットのデジタル信号に変換するために複数個の比較回路を備え、前記複数ビットを得ることに関して冗長性を有する回路構成とされてなるＡ／Ｄ変換回路において、
前記比較回路は、
その入力信号のレベルが、予め設定されている基準レベルより大きいか、あるいは小さいかを判定して、その判定結果を比較出力として出力する比較回路であって、
第１のクロックタイミングで動作し、前記入力信号のレベルと前記基準レベルとを比較して、前記入力信号のレベルが前記基準レベルより大きいか、あるいは小さいか判定し、その判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、前記入力信号のレベルが前記基準レベルよりも大きいか、あるいは小さいかの判定ができない間は、前記ハイレベルの出力電圧と前記ローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する第１段目比較回路部と、
前記第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、前記第１段目比較回路部の前記比較出力を、前記第１段目比較回路部の前記中間値の出力電圧とは異なる値に設定された比較用電圧と比較して、前記第１段目比較回路部の比較出力が、前記比較用電圧よりも大きいか、あるいは小さいかを判定し、その判定結果に応じてハイレベルまたはローレベルの比較出力を出力すると共に、前記判定結果の比較出力を自己保持するようにする第２段目比較回路部と、
を備えることを特徴とする。
【００２２】
この発明においては、比較回路は、第１段目比較回路部と、第２段目比較回路部との２段構成とされる。
【００２３】
そして、第１段目比較回路部の比較出力は、第２段目比較回路部に、その比較用基準レベルと比較される入力信号として供給する。また、メタステーブル状態での第１段目比較回路部の出力電圧である中間値とは異なる比較用電圧が、第２段目比較回路部に、その比較用基準レベルとして供給される。
【００２４】
したがって、第１段目比較回路部がメタステーブル状態になったときであっても、第２段目比較回路部では、当該メタステーブル状態の第１段目比較回路部の比較出力と、比較用電圧とが比較されて、その比較判定結果に応じた比較出力を迅速に出力できる。
【００２５】
ただし、この場合における第２段目比較回路部の比較出力は、第１段目比較回路部がメタステーブル状態での比較判定結果であるので、間違った比較判定結果となる場合がある。しかし、この発明では、第１段目比較回路部での当該メタステーブル状態の比較回路の比較出力は、敢えて間違っていても、比較出力を高速に出力することを優先するようにするものである。
【００２６】
このようにしても、例えば、この発明のＡ／Ｄ変換回路のように、Ａ／Ｄ変換結果の複数ビットを得ることに関して冗長性を有する回路では、その冗長性により、比較回路の後段の回路において、比較出力の間違えを補償することが可能となる。すなわち、この発明は、各比較回路での比較結果の正確性を犠牲にして、より高速に比較出力を得ることが特徴である。
【発明の効果】
【００２７】
この発明によれば、入力信号レベルと比較用基準レベルとが近似していて、メタステーブル状態になるような場合においても、高速に比較出力を得ることができる比較回路を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】この発明によるＡ／Ｄ変換回路の実施形態の構成例を説明するための図である。
【図２】図１のＡ／Ｄ変換回路を説明するために用いる図である。
【図３】図１のＡ／Ｄ変換回路を構成するパイプラインステージの構成例であって、従来の比較回路を含む回路例を示す図である。
【図４】図３の回路例に用いるクロックを説明するための図である。
【図５】図３の回路例の入出力特性を説明するための図である。
【図６】図３の回路例の入出力特性を説明するための図である。
【図７】この発明による比較回路の第１の実施形態の構成例を説明するための図である。
【図８】この発明による比較回路の第１の実施形態の要部を説明するための図である。
【図９】この発明による比較回路の第２の実施形態の構成例を説明するための図である。
【図１０】この発明による比較回路の第２の実施形態の構成例を説明するための図である。
【発明を実施するための形態】
【００２９】
［Ａ／Ｄ変換回路の構成例］
この発明による比較回路の実施形態を説明する前に、この発明による比較回路が好適に用いられるＡ／Ｄ変換回路の構成例のブロック図を、図１に示す。この図１の例のＡ／Ｄ変換回路は、パイプライン型のＡ／Ｄ変換回路の場合の構成例で、３ステージからなるものである。なお、この図１の例のＡ／Ｄ変換回路は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；集積回路）からなるものである。
【００３０】
この例のＡ／Ｄ変換回路は、サンプルホールド回路２と、２個のパイプラインステージ３，４と、Ａ／Ｄ変換器５と、エラー訂正回路６とで構成されている。
【００３１】
入力端１を通じた入力アナログ信号は、サンプルホールド回路２、パイプラインステージ３、パイプラインステージ４、Ａ／Ｄ変換器５に、順次に供給されて、それぞれのステージにおいてそれぞれの処理がなされる。そして、パイプラインステージ３、パイプラインステージ４およびＡ／Ｄ変換器５からのデジタル信号出力が、エラー訂正回路６に供給される。
【００３２】
これらサンプルホールド回路２、２個のパイプラインステージ３，４、Ａ／Ｄ変換器５、エラー訂正回路６のそれぞれは、クロック（図１では、図示は省略）信号に同期して、当該クロック信号の１サイクル内で処理を完了するように各処理動作を行う。
【００３３】
この場合に、サンプルホールド回路２、２個のパイプラインステージ３，４、Ａ／Ｄ変換器５、エラー訂正回路６のそれぞれは、クロックの異なる位相で動作し、流れ作業的に、それぞれの入力信号を処理してゆく。そこで、図１のような構成のＡ／Ｄ変換回路は、一般的にパイプライン型のＡ／Ｄ変換回路と呼ばれる。
【００３４】
２個のパイプラインステージ３および４は、同じ構成を備えるものであるので、図１では、パイプラインステージ３について、その詳細構成ブロックを示した。すなわち、パイプラインステージ３は、サブＡ／Ｄ変換回路３１と、Ｄ／Ａ変換回路３２と、減算回路３３と、増幅回路３４とから構成されている。
【００３５】
そして、入力端１を通じた入力アナログ信号は、サンプルホールド回路２で、クロックに同期してサンプリングホールドされる。そして、サンプルホールド回路２からのサンプルホールド出力データＳ０は、サンプリングホールドを行ったクロックの１サイクル後のクロックのタイミングで、パイプラインステージ３に供給され、第１ステージの処理がなされる。
【００３６】
このパイプラインステージ３では、サンプルホールド出力データＳ０は、サブＡ／Ｄ変換回路３１で、Ｎビットのデジタル信号Ｄ１に変換される。このサブＡ／Ｄ変換回路３１からのデジタル信号Ｄ１は、エラー訂正回路６に供給されると共に、Ｄ／Ａ変換回路３２に供給される。
【００３７】
Ｄ／Ａ変換回路３２は、サブＡ／Ｄ変換回路３１からのデジタル信号Ｄ１をアナログ信号に戻し、減算回路３３に供給する。
【００３８】
減算回路３３は、サンプルホールド回路２からのサンプルホールド出力データＳ０から、Ｄ／Ａ変換回路３２からのアナログ信号を減算する。つまり、サンプルホールド出力データＳ０のうち、パイプラインステージ３でＡ／Ｄ変換できなかった差分を減算回路３３から得る。減算回路３３は、その差分を増幅回路３４に供給する。
【００３９】
増幅回路３４は、サブＡ／Ｄ変換回路３１の出力デジタル信号Ｄ１のビット数Ｎ（Ｎは２以上の整数）に対応する増幅度で、減算回路３３からの差分を増幅する。
【００４０】
サブＡ／Ｄ変換回路３１の出力デジタル信号Ｄ１のビット数がＮであるので、減算回路３３からの差分の最大値は、サンプルホールド出力データＳ０の最大値の１／２Ｎである。そこで、増幅回路３４は、減算回路３３からの差分を２Ｎ倍することで、パイプラインステージ３の出力Ｓ１が、サンプルホールド出力データＳ０と同じスケールとなるようにする。
【００４１】
これにより、複数個のパイプラインステージでは、それぞれの入力信号を同じスケールで処理することができる。したがって、複数個のパイプラインステージからの出力デジタル信号のビット数が同じである場合には、複数個のパイプラインステージの比較回路の基準電圧レベルを、複数個のパイプラインステージで同一レベルとすることができる。
【００４２】
パイプラインステージ３の増幅回路３４の出力信号Ｓ１は、第２段目のパイプラインステージ４に供給される。この例では、パイプラインステージ４は、パイプラインステージ３と同一の構成を備えるので、このパイプラインステージ４のサブＡ／Ｄ変換回路で、出力信号Ｓ１がＡ／Ｄ変換されて、Ｎビットのデジタル信号Ｄ２に変換される。
【００４３】
そして、このデジタル信号Ｄ２は、エラー訂正回路６に供給されると共に、Ｄ／Ａ変換されて、出力信号Ｓ１から減算されて差分が求められる。そして、その差分が、増幅回路で増幅されて出力信号Ｓ２として出力される。
【００４４】
このパイプラインステージ４の出力信号Ｓ２は、この例では、最終段である３ステージ目を構成するＡ／Ｄ変換回路５に供給されて、Ｍビット（Ｍは１以上の整数）のデジタル信号Ｄ３に変換され、エラー訂正回路６に供給される。
【００４５】
エラー訂正回路６は、パイプラインステージ３および４からのデジタル信号Ｄ１およびＤ２と、Ａ／Ｄ変換回路５からのデジタル信号Ｄ３とから、アナログ入力信号Ａｉｎをデジタル信号に変換した目的の出力デジタル信号Ｄｏｕｔを生成して出力する。
【００４６】
ここで、エラー訂正回路６では、上位側のパイプラインステージのデジタル信号の最下位ビットと、下位側のパイプラインステージの最上位ビットとを重ね合わせて、最終的な出力デジタル信号Ｄｏｕｔを生成するようにする。この例の場合には、図２に示すように、デジタル信号Ｄ１の最下位ビットと、デジタル信号Ｄ２の最上位ビットとを重ね合わせ、また、デジタル信号Ｄ２の最下位ビットと、デジタル信号Ｄ３の最上位ビットとを重ね合わせるようにする。
【００４７】
つまり、図１の例のＡ／Ｄ変換回路は、目的とする複数ビットの出力デジタル信号を得る場合に、各パイプラインステージでは、冗長ビットを持った出力デジタル信号を出力するようにする。すなわち、図１の例のＡ／Ｄ変換回路は、冗長ビットを有する複数パイプラインステージからなる構成とされている。
【００４８】
したがって、図１の例のＡ／Ｄ変換回路の出力デジタル信号Ｄｏｕｔのビット数は、
Ｍ＋２（Ｎ−１）
となる。
【００４９】
パイプラインステージ３，４のサブＡ／Ｄ変換回路は、アナログ入力信号電圧と予め定められた比較用基準電圧とを比較する複数個の比較回路を備える構成とされる。この発明の実施形態の比較回路は、当該比較回路のそれぞれとして用いられる。
【００５０】
［パイプラインステージの詳細構成例（比較回路は従来例）］
この発明による比較回路の実施形態を説明する前に、比較例として、従来の比較回路を用いたパイプラインステージの構成例について説明する。
【００５１】
図３は、従来の比較回路を用いたパイプラインステージ３の構成例を示す回路図である。パイプラインステージは、通常は、差動型（平衡型）の回路構成とされるが、図３の例では、説明の簡単のため、シングル（不平衡型）の回路構成としてある。そして、この図３の例は、２個の比較回路を用いる、いわゆる１．５ビットのパイプラインステージである。ここで、１．５ビットというのは、２個の比較回路から得られる２ビットの出力デジタル信号の組み合わせとして、［００］、［０１］、［１１］の３種しか得られないことを意味するものである。
【００５２】
図３の例に示すように、パイプラインステージ３は、入力をリニアに増幅する増幅回路３４０と、比較回路３１０，３１１と、抵抗Ｒ０〜Ｒ３と、容量Ｃ０〜Ｃ４と、スイッチ回路ＳＷ０〜ＳＷ１６とから構成されている。
【００５３】
そして、図３の例の回路においては、４種の位相のクロックφｓ、φｓａ、φｈ、φｈａに同期して、後述のような処理動作が実行されるようにされている。
【００５４】
４種の位相のクロックφｓ、φｓａ、φｈ、φｈａの例を、図４（Ａ）〜（Ｄ）に示す。これらのクロックφｓ、φｓａ、φｈ、φｈａは、周期およびデューティレシオが等しいクロックであって、互いに位相が異なるものである。これらのクロックφｓ、φｓａ、φｈ、φｈａのデューティレシオは、５０：５０ではなく、この例では、図４に示すように、ハイレベル区間よりもローレベル区間の方が長くなるようにされている。
【００５５】
クロックφｓａ（図４（Ｂ）参照）は、クロックφｓ（図４（Ａ）参照）よりも僅かな時間Ｔａｄｖだけ進んだ位相のクロックである。
【００５６】
クロックφｈａ（図４（Ｃ）参照）およびクロックφｈ（図４（Ｄ）参照）は、クロックφｓおよびクロックφｓａがローレベルとなる区間にハイレベル区間が来るような位相関係のクロックである。そして、クロックφｈａは、クロックφｈよりも僅かな時間Ｔａｄｖだけ進んだ位相のクロックである。
【００５７】
この場合、クロックφｓ、φｓａとクロックφｈ、φｈａとは、そのハイレベル区間が全く重ならないように、少なくとも、ノンオーバーラップ区間Ｔｎｏｖが得られるような位相関係とされている。
【００５８】
抵抗Ｒ０〜Ｒ３は、入力端子３０１を通じて入力される入力アナログ信号Ｓ０と比較する比較用基準電圧Ｖｒｅｆ０およびＶｒｅｆ１を生成するためのものである。これらの抵抗Ｒ０〜Ｒ３は、パイプラインステージ３の入力アナログ信号電圧Ｓ０が取り得る最大値ＶＲＴおよび最小値ＶＲＢが印加される２個の端子３０２，３０３間に、図示のような順序で直列に接続される。
【００５９】
そして、抵抗Ｒ０と抵抗Ｒ１との接続点から、比較用基準電圧Ｖｒｅｆ０が得られ、抵抗Ｒ２と抵抗Ｒ３との接続点から、比較用基準電圧Ｖｒｅｆ１が得られるようにされる。この例の場合、抵抗Ｒ０〜Ｒ３は、抵抗値の比が、Ｒ０：Ｒ１：Ｒ２：Ｒ３＝３：１：１：３となるように設定されている。
【００６０】
増幅回路３４０は、その周辺回路と共に増幅回路３４を構成する。比較回路３１０，３１１とその周辺回路は、サブＡ／Ｄ変換回路３１を構成する。その他の回路素子は、Ｄ／Ａ変換回路３２、減算回路３３を構成するためのものである。
【００６１】
すなわち、入力アナログ信号Ｓ０が入力される入力端子３０１は、スイッチ回路ＳＷ１およびスイッチ回路ＳＷ３をそれぞれ通じて容量Ｃ０およびＣ１の一端に接続される。容量Ｃ０およびＣ１の一端とスイッチ回路ＳＷ１およびＳＷ３との接続中点は、スイッチ回路ＳＷ０およびＳＷ２をそれぞれ通じて比較用基準電圧Ｖｒｅｆ０およびＶｒｅｆ１が得られる端子３０４および３０５に接続される。
【００６２】
また、容量Ｃ０およびＣ１の他端は、スイッチ回路ＳＷ６およびＳＷ７をそれぞれ通じて比較回路３１０，３１１の２入力の一方に接続される。
【００６３】
すなわち、この例の比較回路３１０，３１１は、２入力、２出力の構成例であり、２入力の一方には、アナログ信号電圧が供給され、他方には、予め定められた基準電圧（基準レベル）が供給される。この図３の例においては、比較回路３１０，３１１には、入力アナログ信号Ｓ０の電圧と、比較用基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１との差の電圧が供給されるように構成されているので、比較回路３１０，３１１の他方の入力とされる基準電圧は、接地電位とされている。
【００６４】
そして、容量Ｃ０およびＣ１の他端とスイッチ回路ＳＷ６およびＳＷ７との接続中点は、スイッチ回路ＳＷ４およびＳＷ５をそれぞれ通じて接地されている。
【００６５】
この例では、比較回路３１０，３１１には、クロックφｓａを極性反転したクロックが供給されて、比較回路３１０，３１１は、クロックφｓａの立ち下がりで動作するように構成されている。
【００６６】
そして、この比較回路３１０，３１１からは、それぞれ正側比較出力信号ＣＭＰ０ｐ，ＣＭＰ１ｐと負側比較出力信号ＣＭＰ０ｍ，ＣＭＰ１ｍとが、２入力の比較結果の比較出力として出力される。
【００６７】
また、入力端子３０１は、スイッチ回路ＳＷ１０およびスイッチ回路ＳＷ１３をそれぞれ通じて容量Ｃ２およびＣ３の一端に接続される。容量Ｃ２およびＣ３の一端とスイッチ回路ＳＷ１０およびＳＷ１３との接続中点は、スイッチ回路ＳＷ８およびＳＷ１１をそれぞれ通じて電圧ＶＲＢが得られる端子３０３に接続される。容量Ｃ２およびＣ３の一端とスイッチ回路ＳＷ１０およびＳＷ１３との接続中点は、また、スイッチ回路ＳＷ９およびＳＷ１２をそれぞれ通じて電圧ＶＲＴが得られる端子３０２に接続される。
【００６８】
そして、容量Ｃ２と容量Ｃ３の他端は互いに接続され、その接続点がスイッチ回路ＳＷ１４を通じて接地されると共に、スイッチ回路ＳＷ１５を通じて増幅回路３４０の一方の入力端に接続される。増幅回路３４０の他方の入力端は接地される。
【００６９】
また、増幅回路３４０の出力端は、出力端子３０６に接続されると共に、スイッチ回路ＳＷ１６と容量４との並列回路を通じて、一方の入力端に接続される。
【００７０】
スイッチ回路ＳＷ０〜ＳＷ１６は、この例では４種の位相のクロックφｓ、φｓａ、φｈ、φｈａのいずれか、および比較回路３１０，３１１の比較出力により、オンオフ制御される。スイッチ回路ＳＷ０〜ＳＷ１６のそれぞれは、この例では、クロックや比較出力がハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００７１】
スイッチ回路ＳＷ１，ＳＷ３，ＳＷ１０，ＳＷ１３は、クロックφｓによりオン・オフされ、スイッチ回路ＳＷ０，ＳＷ２，ＳＷ１５は、クロックφｈによりオン・オフされる。クロックφｓとクロックφｈとの間には、ノンオーバーラップ区間Ｔｎｏｖが存在することにより、スイッチ回路ＳＷ０とＳＷ１、ＳＷ２とＳＷ３、ＳＷ１０およびＳＷ１３とＳＷ１５、は、互いに同時にオンとなることはない。
【００７２】
また、スイッチ回路ＳＷ４，ＳＷ５は、クロックφｈａによりオン・オフされ、スイッチ回路ＳＷ１４，ＳＷ１６は、クロックφｓａによりオン・オフされる。さらに、スイッチ回路ＳＷ６，ＳＷ７は、クロックφｓを極性反転したクロックによりオン・オフされる。
【００７３】
そして、スイッチ回路ＳＷ８，ＳＷ９は、比較回路３１０の２個の比較出力信号ＣＭＰ０ｐ，ＣＭＰ０ｍによりオン・オフされる。また、スイッチ回路ＳＷ１１，ＳＷ１２は、比較回路３１１の２個の比較出力信号ＣＭＰ１ｐ，ＣＭＰ１ｍによりオン・オフされる。
【００７４】
［パイプラインステージでの動作］
図３のように構成されているパイプラインステージにおける処理動作について説明する。
【００７５】
まず、クロックφｓよりも進み位相のクロックφｓａにより、スイッチ回路ＳＷ１６がオンとされることにより、容量Ｃ４の電荷がリセットされる。また、スイッチ回路１４がクロックφｓａによりオンとされることにより、容量Ｃ２，Ｃ３は、クロックφｓに同期して入力されるアナログ入力信号電圧Ｓ０をサンプリングする準備をする。
【００７６】
そして、クロックφｓにより、スイッチ回路ＳＷ１０およびＳＷ１３がオンとなると、容量Ｃ２およびＣ３には、アナログ入力信号電圧Ｓ０が蓄えられる。
【００７７】
また、クロックφＳの立ち上がりで、スイッチ回路ＳＷ１およびＳＷ３がオンとなると、入力信号Ｓ０が容量Ｃ０，Ｃ１に供給される。その前のフェーズで、クロックφｈによりスイッチ回路ＳＷ０，ＳＷ２がオンとされることにより、容量Ｃ０，Ｃ１には、比較用基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１が蓄えられている。
【００７８】
したがって、クロックφＳの立ち上がりで入力信号Ｓ０が容量Ｃ０，Ｃ１に供給されることにより、容量Ｃ０，Ｃ１には、基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１と、入力信号Ｓ０との差分電圧が、比較回路３１０，３１１に蓄えられることになる。
【００７９】
そして、クロックφｓの極性反転クロックにより、スイッチ回路ＳＷ６，ＳＷ７がオンとされると共に、比較回路３１０，３１１が、クロックφｓａの立ち下がりで比較判定動作を開始する。
【００８０】
そして、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ０よりも大きいときには、比較回路３１０の正側比較出力信号ＣＭＰ０ｐがハイレベルとなると共に、負側比較出力信号ＣＭＰ０ｍがローレベルとなる。一方、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ０よりも小さいときには、比較回路３１０の正側比較出力信号ＣＭＰ０ｐがローレベルとなると共に、負側比較出力信号ＣＭＰ０ｍがハイレベルとなる。
【００８１】
また、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ１よりも大きいときには、比較回路３１１の正側比較出力信号ＣＭＰ１ｐがハイレベルとなると共に、負側比較出力信号ＣＭＰ１ｍがローレベルとなる。一方、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ１よりも小さいときには、比較回路３１１の正側比較出力信号ＣＭＰ１ｐがローレベルとなると共に、負側比較出力信号ＣＭＰ１ｍがハイレベルとなる。
【００８２】
なお、この例では、比較回路３１０および３１１の正側比較出力信号ＣＭＰ０ｐおよびＣＭＰ１ｐが、出力デジタル信号Ｄ１としてエラー訂正回路６に供給される。
【００８３】
比較回路３１０および３１１の正側比較出力信号ＣＭＰ０ｐ，ＣＭＰ０ｍおよびＣＭＰ１ｐ，ＣＭＰ１ｍが、クロックφｓａの立ち下がり以降において得られると、それらにより、スイッチ回路ＳＷ８，ＳＷ９およびＳＷ１１，ＳＷ１２がオン・オフされる。
【００８４】
このスイッチ回路ＳＷ８，ＳＷ９およびＳＷ１１，ＳＷ１２のオン・オフにより、容量Ｃ２，Ｃ３の接続中点には、アナログ入力信号電圧Ｓ０から、デジタル信号Ｄ１をＤ／Ａ変換したアナログ電圧に等しい電圧を減算した電圧が得られる。
【００８５】
そして、クロックφｈによりスイッチ回路ＳＷ１５がオンされていることにより、この容量Ｃ２，Ｃ３の接続中点に得られる電圧が増幅回路３４０で増幅されて、出力信号Ｓ１として、出力端子３０６に出力される。
【００８６】
［従来の比較回路を用いたパイプラインステージの問題点］
図３の例のパイプラインステージの構成において注目しなければならないのは、スイッチ回路ＳＷ８，ＳＷ９，ＳＷ１１，ＳＷ１２が、クロックφｓａの立ち下がりにて動作する比較回路３１０，３１１の出力によって駆動される点である。
【００８７】
パイプライン処理という動作の性格上、１クロック周期内で、アナログ入力信号電圧Ｓ０の値を元に、比較回路３１０，３１１が比較結果を出力し、その結果を元にスイッチ回路ＳＷ８，ＳＷ９，ＳＷ１１，ＳＷ１２の状態を決め、増幅回路３４０は、その値を所望の誤差以内にセトリングさせ、出力信号Ｓ１として出力させる必要がある。
【００８８】
具体的には、これら一連の動作を、図４に示すＳＴ時点とＥＤ時点との間、すなわち、Ｔａ＋Ｔｂという時間で終わらせねばならない。ここで問題になるのが、比較回路３１０，３１１が、前述したメタステーブル状態に入ってしまう可能性があることである。
【００８９】
比較回路３１０，３１１がメタステーブル状態に陥ると、前述したＴａ＋Ｔｂという時間の大半を比較回路３１０，３１１にて消費してしまい、増幅回路３４０に十分な時間が与えられない。すると、増幅回路３４０は、増幅が不十分なまま、出力信号Ｓ１として出力せざるを得なくなる。この場合の出力信号Ｓ１は、増幅が不十分であるため、全く信頼性が得られないものとなる。
【００９０】
このため、当該パイプラインステージ以降のパイプラインステージでの変換結果が全く信じられなくなってしまうという問題を生じる。
【００９１】
［この発明によるＡ／Ｄ変換回路および比較回路の実施形態の説明］
先ず、この発明によるＡ／Ｄ変換回路の実施形態における基本的な考え方について説明する。
【００９２】
上述した図３の例の１．５ビットのパイプラインステージ３のアナログ−デジタルの入出力特性を図５に示す。図５において、横軸は入力信号電圧Ｖｉｎ（アナログ入力信号電圧Ｓ０）であり、縦軸が出力信号Ｖｏｕｔ（出力信号Ｓ１）となる。
【００９３】
図３の例で説明したように、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ０よりも小さいときには、比較回路３１０および３１１の比較出力ＣＭＰ０ｐおよびＣＭＰ１ｐは、ともにローレベルとなる。また、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ１よりも大きいときには、比較回路３１０および３１１の比較出力ＣＭＰ０ｐおよびＣＭＰ１ｐは、ともにハイレベルとなる。
【００９４】
そして、アナログ入力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ０以上で、比較用基準電圧Ｖｒｅｆ１以下である場合には、比較回路３１０の比較出力ＣＭＰ０ｐがハイレベルで、比較回路３１１の比較出力ＣＭＰ１ｐがローレベルとなる。
【００９５】
したがって、図３の例のパイプラインステージの出力コードＤ１は、図５に示すように、入力電圧Ｖｉｎが小さい方から、００→０１→１１と変化していく。
【００９６】
ところで、比較回路３１０や３１１が、例えば差動間のミスマッチによるオフセットを持っていたような場合は、前記入出力特性は、図６に示すように、例えば比較用基準電圧Ｖｒｅｆ１近辺にあった出力信号Ｖｏｕｔの変化点が破線のように揺らぐことになる。
【００９７】
しかし、図６に示した程度の揺らぎであれば、出力信号Ｖｏｕｔも、電圧ＶＲＴ〜ＶＲＢのレンジ内に留まっており、後段のパイプラインステージにおける処理にて補正可能となる。
【００９８】
以上のことから、上述した図３の例のように、冗長ビットを有するパイプラインステージは、比較回路における差動間ミスマッチ起因によるオフセットには比較的強いということがわかる。
【００９９】
この発明によるＡ／Ｄ変換回路の実施形態においては、このように冗長ビットを有するパイプラインステージが、比較回路の差動間ミスマッチ起因によるオフセットに強いという特徴を利用する。すなわち、パイプラインステージの比較回路への入力電圧が比較用基準電圧に近いときには、比較回路の答え（比較判定結果）を、敢えて間違えさせることによって、あたかもオフセットをもっているかのように振舞わせる。そして、そのような振る舞いをさせる代わりに、比較判定結果を出力する時間を大幅に短縮させるものである。
【０１００】
この発明によるＡ／Ｄ変換回路の実施形態においては、上述の比較回路３１０および３１１に代えて、以下に説明するような、この発明による比較回路の実施形態を用いることにより、上述のＡ／Ｄ変換回路における問題点を改善する。以下、この発明による比較回路の幾つかの実施形態を説明する。
【０１０１】
［この発明による比較回路の第１の実施形態］
図７は、この発明による比較回路の第１の実施形態の構成例を示すものである。この図７の例は、上述した図３の例のパイプラインステージ３の比較回路３１０の代わりに用いられる比較回路とした場合である。ただし、図３の例では、シングル（不平衡型）の回路構成とされていたが、この図７の例では、差動形式（平衡型）の構成とされた場合として示している。後述する第２および第３の実施形態も同様である。
【０１０２】
この発明による比較回路は、２段の比較回路の構成とする。すなわち、図３の例のパイプラインステージ３の比較回路３１０は、第１段目比較回路部３１０１と、第２段目比較回路部３１０２とからなる。
【０１０３】
第１段目比較回路部３１０１と、第２段目比較回路部３１０２とは、通常の比較回路と同様に、比較判定の結果として、比較出力がハイレベルまたはローレベルになった後には、その比較出力を保持するようにする、いわゆる自己保持型とされる。なお、この実施形態では、第１段目比較回路部３１０１および３１０２は、それらにそれぞれ供給されるクロックがハイレベル区間で動作可能となるものである。
【０１０４】
第１段目比較回路部３１０１は、アナログ入力信号電圧Ｓ０と、比較用基準電圧Ｖｒｅｆ０との比較を行い、その比較判定結果を、正側比較出力ＭＬＣｏｕｔｐと負側比較出力ＭＬＣｏｕｔｍとからなる差動の比較出力として出力する。第１段目比較回路部３１０１には、クロックφｓａを極性反転したクロックが供給され、クロックφｓａの立ち下がりエッジで動作するようにされる。
【０１０５】
この例の場合、図３の例の容量Ｃ０の代わりに、差動構成のために、容量Ｃ０ｐと容量Ｃ０ｍとが設けられる。また、図３の例のスイッチ回路ＳＷ０およびＳＷ１の代わりに、差動構成のために、スイッチ回路ＳＷ０ｐ，ＳＷ０ｍおよびＳＷ１ｐ，ＳＷ１ｍが設けられる。
【０１０６】
また、この例では、図３の例のサンプルホールド回路２の出力Ｓ０は、差動信号とされて、正側出力信号Ｓ０ｐおよび負側出力信号Ｓ０ｍとされる。また、比較用基準電圧Ｖｒｅｆ０も、正極側用の比較用基準電圧Ｖｒｅｆ０ｐと、負極側用の比較用基準電圧Ｖｒｅｆ０ｍとに変更される。
【０１０７】
そして、サンプルホールド回路２の正側出力信号Ｓ０ｐおよび負側出力信号Ｓ０ｍは、それぞれスイッチ回路ＳＷ１ｐおよびＳＷ１ｍを通じて容量Ｃ０ｐおよび容量Ｃ０ｍの一端側に供給される。また、正極側用の比較用基準電圧Ｖｒｅｆ０ｐと、負極側用の比較用基準電圧Ｖｒｅｆ０ｍとが、スイッチ回路ＳＷ０ｐと、スイッチ回路ＳＷ０ｍとをそれぞれ通じて容量Ｃ０ｐおよび容量Ｃ０ｍの一端側に供給される。
【０１０８】
容量Ｃ０ｐおよび容量Ｃ０ｍの他端側は、それぞれ第１段目比較回路部３１０１の正側入力端子および負側入力端子に接続されると共に、スイッチ回路ＳＷ４０を介して互いに接続される。スイッチ回路ＳＷ４０は、図３の例のスイッチ回路ＳＷ４に対応するもので、クロックφｈａによりオン・オフされる。このスイッチ回路ＳＷ４０がオンとされることにより、容量Ｃ０ｐ，Ｃ０ｍの他端側が同電位にされる。
【０１０９】
そして、スイッチ回路ＳＷ０ｐ，ＳＷ０ｍは、クロックφｈによりオン・オフされ、スイッチ回路ＳＷ１ｐ，ＳＷ１ｍは、クロックφｓによりオン・オフされる。これにより、容量Ｃ０ｐには、正側出力信号Ｓ０ｐから正極側用の比較用基準電圧Ｖｒｅｆ０ｐが減算されたものに等しい差分電圧が蓄えられる。また、容量Ｃ０ｍには、負側出力信号Ｓ０ｍから負極側用の比較用基準電圧Ｖｒｅｆ０ｍが減算されたものに等しい差分電圧が蓄えられる。
【０１１０】
第１段目比較回路部３１０１には、クロックφｓａを極性反転されたクロックが供給され、この第１段目比較回路部３１０１は、クロックφｓａの立ち下がりで動作が開始され、クロックφｓａのローレベル区間で比較動作が可能となる。
【０１１１】
そして、この第１段目比較回路部３１０１では、容量Ｃ０ｐの蓄積電圧と、容量Ｃ０ｍの蓄積電圧とが比較されて、その比較判定結果に応じて、差動の比較出力ＭＬＣｏｕｔｐおよびＭＬＣｏｕｔｍが得られる。
【０１１２】
この第１段目比較回路部３１０１での比較動作は、サンプルホールド回路２の出力信号電圧Ｓ０と、比較用基準電圧Ｖｒｅｆ０とを比較することに等しい。そして、第１段目比較回路３１０１は、出力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ０よりも大きいときには、その正側比較出力ＭＬＣｏｕｔｐをハイレベル、その負側比較出力ＭＬＣｏｕｔｍをローレベルとする。また、第１段目比較回路部３１０１は、出力信号電圧Ｓ０が、比較用基準電圧Ｖｒｅｆ０よりも小さいときには、その正側比較出力ＭＬＣｏｕｔｐをローレベル、その負側比較出力ＭＬＣｏｕｔｍをハイレベルとする。
【０１１３】
そして、第１段目比較回路部３１０１の一方の比較出力、この例では、正側比較出力ＭＬＣｏｕｔｐが第２段目比較回路部３１０２の一方の入力とされる。
【０１１４】
この第２段目比較回路部３１０２の他方の入力としては、後述するようにして選定された直流電圧ＶＤＣが、第１段目比較回路部３１０１の一方の比較出力ＭＬＣｏｕｔｐと比較する比較基準電圧として供給される。
【０１１５】
なお、第１段目比較回路部３１０１の他方の比較出力、この例では、負側比較出力ＭＬＣｏｕｔｍは、第２段目比較回路部３１０２の入力デバイスと同じデバイスからなるダミー回路３１０３に供給される。このダミー回路３１０３は、第１段目比較回路部３１０１の差動の２個の比較出力の負荷がアンバランスになるのを軽減するための負荷調整用回路である。
【０１１６】
この例では、ダミー回路３１０３は、第２段目比較回路部３１０２の入力デバイスと同じデバイスで構成するようにしたが、第２段目比較回路部３１０２の入力デバイスと同じインピーダンス特性を備えるものであれば、同じデバイスでなくてもよい。特に、第２段目比較回路部３１０２の入力デバイスのインピーダンスが周波数特性を有しないものの場合には、入力デバイスに等しいインピーダンスの素子を用いることができる。
【０１１７】
そして、この第２段目比較回路部３１０２には、クロックφｈａが供給され、このクロックφｈａの立ち上がりで動作が開始され、クロックφｈａのハイレベル区間で動作が可能となる。この例では、図４から判るように、クロックφｈａの立ち上がりは、クロックφｓａの立ち下がりよりも、Ｔａｄｖ＋Ｔｎｏｖだけ遅れているので、第２段目比較回路部３１０２は、第１段目比較回路部３１０１よりも、Ｔａｄｖ＋Ｔｎｏｖだけ遅れて動作する。
【０１１８】
そして、第２段目比較回路部３１０２は、第１段目比較回路部３１０１の比較出力ＭＬＣｏｕｔｐと、直流電圧ＶＤＣとを比較判定し、その比較判定結果に応じた差動の比較出力ＣＭＰ０ｐおよびＣＭＰ０ｍを出力する。すなわち、第２段目比較回路部３１０２は、第１段目比較回路部３１０１の比較出力ＭＬＣｏｕｔｐが、直流電圧ＶＤＣよりも大きいときには、比較出力ＣＭＰ０ｐをハイレベルとし、比較出力ＣＭＰ０ｍをローレベルとする。また、第２段目比較回路部３１０２は、第１段目比較回路部３１０１の比較出力ＭＬＣｏｕｔｐが、直流電圧ＶＤＣよりも小さいときには、比較出力ＣＭＰ０ｐをローレベルとし、比較出力ＣＭＰ０ｍをハイレベルとする。
【０１１９】
第２段目比較回路部３１０２の他方の入力となる、第１段目比較回路部３１０１の一方の比較出力ＭＬＣｏｕｔｐと比較する比較基準電圧としての直流電圧ＶＤＣは、次のような電圧値として設定される。
【０１２０】
［電圧ＶＤＣの電圧値］
比較回路を２段構成にしただけでは、メタステーブル状態に陥る可能性を劇的に下げることができないということは、「発明が解決しようとする課題」の欄にて示した通りである。
【０１２１】
これは、比較回路に基準電圧と非常に近い電圧が入力された際は、第１段目の比較回路部の差動の２出力の差が小さく、第２段目の比較回路部での比較判定に時間がかかるためである。
【０１２２】
図８に、比較回路に入力されるアナログ入力電圧と比較用基準電圧との電位差に応じた比較出力の遷移の様子を示す。図８（Ｂ）は、比較回路に入力されるアナログ入力電圧を示すもので、同じ線種の２電圧の差電圧が比較回路に入力される。この場合の比較用基準電圧は接地電位となる。
【０１２３】
また、図８（Ａ）は、図８（Ｂ）に示す差電圧が比較回路に入力された場合の比較出力の遷移の様子を示しており、図８（Ａ）と図８（Ｂ）とでは、線種が同じものが対応するものである。そして、比較出力ＣＭＰｐは、入力差電圧が比較用基準電圧よりも大きいときのハイレベル電圧である。また、比較出力ＣＭＰｍは、入力差電圧が比較用基準電圧よりも小さいときのローレベル電圧である。また、図８（Ａ）では、入力差電圧が比較用基準電圧と近似していて、ハイレベルとするか、ローレベルとするかの比較判定結果を出せない間は、比較回路は、ハイレベル電圧とローレベル電圧の中間電圧ＭＤＬを出力するとしている。
【０１２４】
例えば、図８（Ｂ）で破線７１ｐ，７１ｍで示すように、比較回路に入力される２電圧の差電圧が大きいときには、入力電圧と比較用基準電圧との差が大きくなる。すると、このときには、比較回路は、比較的早く比較判定結果を出すことができ、比較出力は、図８（Ａ）で破線８１ｐまたは８１ｍで示すように、短時間でハイレベル電圧ＣＭＰｐあるいはローレベル電圧ＣＭＰｍに遷移する。
【０１２５】
一方、図８（Ｂ）で二点鎖線７２ｐ，７２ｍで示すように、比較回路に入力される２電圧の差電圧が非常に小さいときには、入力電圧と比較用基準電圧との差が非常に小さくなる。このときには、比較回路は比較判定結果を出すのに時間がかかり、比較出力は、図８（Ａ）で二点鎖線８２ｐまたは８２ｍで示すような遷移となり、長い時間の中間電圧の状態を経由した後、ハイレベル電圧ＣＭＰｐあるいはローレベル電圧ＣＭＰｍに遷移する。
【０１２６】
この図８から、比較回路に入力される差電圧が、小さいほど、つまり、入力電圧が比較用基準電圧に近似しているほど、比較判定時間が長くなっていっていることが理解できる。また、図８からは、比較出力は、電位が常に動いており、決して一定でないということも理解できる。
【０１２７】
この発明においては、比較出力が比較判定時間中であるときの、常に電位が変動している中間電圧ＭＤＬをも前段の比較回路の出力として見なし、この前段の比較回路の差動出力の一方と、比較用基準電圧とを、後段の比較回路の比較用基準電圧と比較する。
【０１２８】
ここで、後段の比較回路の比較用基準電圧ＶＤＣは、図８に示すように、中間電圧ＭＤＬとは異なるものとされ、例えば、中間電圧ＭＤＬとハイレベルＣＭＰｐとの中間値ＶＤＣ１、あるいは、中間電圧ＭＤＬとローレベルＣＭＰｍとの中間値ＶＤＣ２が好適である。この比較用基準電圧ＶＤＣも、図３に示したような抵抗ラダーにより分圧によって、生成することができる。
【０１２９】
このようにすれば、第１段目比較回路部３１０１がメタステーブル状態になったとしても、第２段目比較回路部３１０２からは、迅速に比較結果を得ることができ、２段構成の比較回路全体として、メタステーブル状態を回避することができる。
【０１３０】
すなわち、以上の構成によれば、第２段目比較回路部３１０２の２つの入力には、比較的大きな電位差を設けることができる。この場合に、２段目比較回路部３１０２の２つの入力が、クロックφｈａの立ち上がりの瞬間には、ほぼ同レベルにあったとしても、第１段目比較回路部３１０１の出力電位は、常に動いているため、次の瞬間には、もう比較対象の直流電圧ＶＤＣから離れる。したがって、第２段目比較回路部３１０２の２入力には、第１段目比較回路部３１０１がメタステーブル状態になったか否かに関係なく、ほぼ比較動作開始時点から、大きな差電圧が印加されることになる。
【０１３１】
これにより、この実施形態の比較回路によれば、２段構成の比較回路全体として、メタステーブル状態を回避して、迅速に、比較出力ＣＭＰｐ、ＣＭＰｍを出力することができる。
【０１３２】
この場合に、第１段目比較回路部３１０１においては、その比較動作可能区間でメタステーブル状態の後に正しい比較出力ＭＬＣｏｕｔｐおよびＭＬＣｏｕｔｍが得られる。しかし、第２段目比較回路部３１０２は、前述したように自己保持型であるので、当該正しい比較出力ＭＬＣｏｕｔｐおよびＭＬＣｏｕｔｍが第１段目比較回路部３１０１から出力されても、その比較出力ＣＭＰ０ｐおよびＣＭＰ０ｍは、前の状態が保持される。
【０１３３】
以上のようにして、この実施形態の比較回路を用いると、メタステーブル状態を回避して、迅速に比較結果を出力することができるので、比較回路の後段の増幅回路３４０では、十分な増幅時間を確保することができる。
【０１３４】
したがって、比較回路の出力としては、誤っている場合であっても、正しく増幅されて後段のパイプラインステージに出力できる。そして、このこの実施形態のＡ／Ｄ変換回路が冗長ビットを有する複数パイプラインステージの構成であり、最終的に、エラー訂正回路６で、当該エラーを救済することができるので、何等支障はない。
【０１３５】
また、２段目比較回路部３１０２は、比較的差動デバイスのミスマッチによるオフセットには鈍感であり、その分、２段目比較回路部３１０２のデバイスサイズは小さく構成することが可能となるという効果もある。
【０１３６】
上述した実施形態の比較回路においては、負荷調整用のダミー回路３１０３と、２段目比較回路部３１０２の入力デバイスの環境 (ドレイン電圧など)が違うことにより、１段目比較回路部３１０１の出力の負荷アンバランスとなる。このため、１段目比較回路部３１０１に差動ミスマッチが生じる。
【０１３７】
しかし、この実施形態のＡ／Ｄ変換回路が冗長ビットを有する複数パイプラインステージの構成であるので、前記作動ミスマッチが、当該複数パイプラインステージにおける冗長ビットによる救済範囲を超えなければ、問題は生じない。
【０１３８】
［この発明による比較回路の第２の実施形態］
この第２の実施形態は、第１の実施形態とは、ダミー回路の構成が異なる。すなわち、第１の実施形態では、第１段目比較回路部３１０１の２出力端のうちの第２段目比較回路部３１０２の一方の入力端に接続されない方の出力端は、第２段目比較回路部３１０２の入力デバイスと同じデバイスからなるダミー回路３１０３を接続した。したがって、前述したように、第１段目比較回路部３１０１の出力負荷のアンバランスによる差動ミスマッチを想定した。
【０１３９】
これに対して、この第２の実施形態では、第１段目比較回路部３１０１の出力負荷のアンバランスによる差動ミスマッチをなくすようにする。図９に、この第２の実施形態の比較回路の構成例を示す。図９において、図７の第１の実施形態の比較回路と同一部分には、同一参照符号を付与している。
【０１４０】
この第２の実施形態では、第１段目比較回路部３１０１の２出力端のうちの第２段目比較回路部３１０２の一方の入力端に接続されない方の出力端は、第２段目比較回路部３１０２と同じ比較回路部の構成としたダミー回路３１０４を接続する。このダミー回路３１０４を構成する比較回路部の２出力は、それぞれ遊端とされる。その他は、第１の実施形態と全く同様の構成とする。
【０１４１】
この第２の実施形態によれば、ダミー回路３１０４は、第２段目比較回路部３１０２と同じ比較回路部の構成であるので、第１段目比較回路部３１０１の出力負荷のアンバランスは解消され、差動ミスマッチをなくすことができる。
【０１４２】
［この発明による比較回路の第３の実施形態］
上述の第２の実施形態によれば、第１段目比較回路部３１０１の出力負荷のアンバランスによる差動ミスマッチをなくすことができるが、ダミー回路３１０４分での消費電力が増加するという問題がある。
【０１４３】
この第３の実施形態は、ダミー回路を設けずに、第１段目比較回路部３１０１の出力負荷のアンバランスの問題を解消するものである。
【０１４４】
図１０に、この第３の実施形態の比較回路の構成例を示す。この図１０において、図７および図９の第１および第２の実施形態の比較回路と同一部分には、同一参照符号を付与している。
【０１４５】
この第３の実施形態では、第２段目比較回路部として、４入力２出力の比較回路部３１０５を用いる。そして、この２段目比較回路部３１０５に、第１段目比較回路３１０１の差動の比較出力ＭＬＣｏｕｔｐおよびＭＬＣｏｕｔｍが入力される。
【０１４６】
また、この第３の実施形態では、２段目比較回路部３１０２用の比較用基準電圧ＶＤＣも、第１段目比較回路３１０１の差動の比較出力ＭＬＣｏｕｔｐおよびＭＬＣｏｕｔｍのそれぞれと比較するものとして、２個の直流電圧ＶＤＣｐおよびＶＤＣｍが設定される。そして、この２個の直流電圧ＶＤＣｐおよびＶＤＣｍが、２段目比較回路部３１０５に入力される。
【０１４７】
この第３の実施形態においても、前述の実施形態と同様に、第２段目比較回路部３１０５では、第１段目比較回路部３１０１の比較出力と、比較用基準電圧ＶＤＣとを比較して、その比較判定結果の比較出力ＣＭＰｐおよびＣＭＰｍを得るように動作する。
【０１４８】
この第３の実施形態によれば、第１段目比較回路部３１０１の差動の２出力は、共に第２段目比較回路部３１０５に供給されるため、上述の第１および第２の実施形態の場合のような第１段目比較回路部３１０１の出力負荷のアンバランスは生じない。
【０１４９】
［その他の実施形態または変形例］
上述したＡ／Ｄ変換回路は、パイプライン方式の構成としたが、冗長ビットを備える複数ブロックの回路構成であれば、この発明が適用可能なＡ／Ｄ変換回路は、パイプライン方式の限られるものではない。例えば、逐次比較方式のＡ／Ｄ変換回路（特開２００５−３４８０９５号公報等参照）や、サブレンジ方式のＡ／Ｄ変換回路（特開平９−２９８４６４号公報等参照）にも、この発明は適用可能である。
【０１５０】
また、上述の実施形態では、この発明による比較回路を、Ａ／Ｄ変換回路の比較回路として用いるようにしたが、この発明による比較回路は、Ａ／Ｄ変換回路に限られるものではない。すなわち、この発明による比較回路は、後段の回路で比較出力の補正が可能であって、高速で比較出力を得るようにすることが重要である場合の全てに適用可能である。
【符号の説明】
【０１５１】
２…サンプルホールド回路、３，４…パイプラインステージ、５…Ａ／Ｄ変換器、６…エラー訂正回路、３１０，３１１…比較回路、３１０１…第１段目比較回路部、３１０２…第２段目比較回路部、Ｖｒｅｆ０，Ｖｒｅｆ１およびＶＤＣ…比較用基準電圧
【図１】
2010288111.tif 000003
【図２】
2010288111.tif 000004
【図３】
2010288111.tif 000005
【図４】
2010288111.tif 000006
【図５】
2010288111.tif 000007
【図６】
2010288111.tif 000008
【図７】
2010288111.tif 000009
【図８】
2010288111.tif 000010
【図９】
2010288111.tif 000011
【図１０】
2010288111.tif 000012