(57)【要約】【課題】ドレイン層とドレイン電極の間の絶縁膜を絶縁破壊することによりデータを記憶させるようにした不揮発性半導体記憶装置において、絶縁膜の破壊電圧を下げる。【解決手段】ドレイン電極１８は三角形状の先端角部１８Ｐを有しており、この先端角部１８Ｐは、ドレイン層１１Ｄの端部とゲート絶縁膜１３を介して重畳している。ドレイン電極１８に破壊電圧を印加すると、ドレイン電極１８の先端角部１８Ｐに電界集中が起こることにより、低い電圧でゲート絶縁膜１３の絶縁破壊が生じ、ドレイン電極１８とドレイン層１１Ｄが短絡される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側に隣接して形成されたソース層と、
前記ゲート電極の他方の側に隣接して形成されたドレイン層と、
前記絶縁膜を介して前記ドレイン層と重畳したドレイン電極と、
前記絶縁膜を絶縁破壊するための破壊電圧を前記ドレイン電極に印加する電圧印加部と、を備え、
前記半導体基板の表面に垂直な方向から見て、前記ドレイン電極は先端角部を有しており、この先端角部は前記ドレイン層と重畳していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板の表面に垂直な方向から見て、前記ドレイン層は前記ゲート電極に近い第１の領域と、前記第１の領域から前記ゲート電極に遠い方向に延びると共に前記第１の領域よりも狭い幅を持った第２の領域を含み、
前記ドレイン電極の先端角部は前記第２の領域と重畳していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ドレイン層の外側に隣接して前記絶縁膜より厚い膜厚を有するＬＯＣＯＳ膜を備え、
前記ＬＯＣＯＳ膜の端部は、前記ドレイン層に重畳した前記ドレイン電極に向けて延びるバーズビークを有していることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ドレイン層は、第１のドレイン層と、第１のドレイン層より低濃度の第２のドレイン層とを備え、前記ドレイン電極は前記第２のドレイン層と重畳していることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記絶縁膜は、前記ゲート電極と重畳する領域と、前記ドレイン電極と重畳する領域では、互いに異なる膜厚を有していることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、ドレイン層とドレイン電極の間の絶縁膜を絶縁破壊することによりデータを記憶させるようにした不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、絶縁膜の絶縁破壊を利用してデータを記憶させるようにした不揮発性半導体記憶装置が知られている。この不揮発性半導体記憶装置においては、ドレイン層上に絶縁膜を介してドレイン電極を重畳させたメモリセルトランジスタと、ドレイン電極に接続されたビット線を備え、ビット線からドレイン電極に破壊電圧を印加することによって上述の絶縁膜を絶縁破壊させることで、メモリセルトランジスタにデータの書き込みを行う。
【０００３】
そして、データの読み出し時には、予めビット線を適当な電位にプリチャージしておき、その後メモリセルトランジスタをオンさせる。すると、絶縁膜が絶縁破壊していない状態では、ドレイン層とドレイン電極とは絶縁されているので、ビット線の電位はプリチャージ電位のままである。一方、絶縁膜が絶縁破壊した状態では、ドレイン層とドレイン電極は短絡されるので、メモリセルトランジスタがオンすることによりビット線の電位はソース電位に変化する。
【０００４】
即ち、この不揮発性半導体記憶装置によれば、絶縁膜が絶縁破壊していない状態を、例えばデータ値「０」に対応させ、絶縁膜が絶縁破壊した状態をデータ値「１」に対応させて、データの書き込み、読み出しを行うことができる。
【０００５】
この不揮発性半導体記憶装置は絶縁破壊を利用しているので、データを一度書き込んだら、その後データを消去したり、書き換えたりすることはできないが、アナログ回路等のトリミング用のメモリとして利用することができる。
【０００６】
この種の不揮発性半導体記憶装置は特許文献１に記載されている。
【特許文献１】特開２００６−２４５１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の不揮発性半導体記憶装置においては、ドレイン電極に絶縁膜の破壊電圧を印加することが必要である。しかし、この破壊電圧は絶縁膜の膜厚が７ｎｍ程度でも１１．６Ｖ〜１２Ｖと高く、実用上は破壊電圧を更に下げる必要がある。
【課題を解決するための手段】
【０００８】
そこで、本発明の不揮発性半導体記憶装置は、半導体基板と、半導体基板の表面に絶縁膜を介して形成されたゲート電極と、ゲート電極の一方の側に隣接して形成されたソース層と、ゲート電極の他方の側に隣接して形成されたドレイン層と、絶縁膜を介してドレイン層と重畳したドレイン電極と、絶縁膜を絶縁破壊するための破壊電圧をドレイン電極に印加する電圧印加部と、を備え、半導体基板の表面に垂直な方向から見て、ドレイン電極は先端角部を有しており、この先端角部はドレイン層と重畳していることを特徴とする。
【発明の効果】
【０００９】
本発明の不揮発性半導体記憶装置によれば、ドレイン電極に破壊電圧を印加した場合に、その先端角部に電界集中が起こるので破壊電圧を下げることが可能になる。
【００１０】
これにより、この種の不揮発性半導体記憶装置を低電源電圧（例えば３．３Ｖ）で動作するＬＳＩに組み込むことが可能になる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態による不揮発性半導体記憶装置について図面を参照して説明する。本実施形態による不揮発性半導体記憶装置は、ドレイン層とドレイン電極の間の絶縁膜を絶縁破壊することによりデータを一回のみ書き込んで記憶させるＰＲＯＭであり、例えばアナログ回路等のトリミング用のメモリとして利用可能なものである。
【００１２】
まず、この不揮発性半導体記憶装置の回路構成例について、図１の回路図を参照して説明する。不揮発性半導体記憶装置は、複数のメモリセルトランジスタが行列状に配置されたメモリセルアレイＭＡを有している。図１では、説明の便宜上、複数のメモリセルトランジスタのうち、４つのメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のみを示しているが、他の不図示のメモリセルトランジスタについても同様の構成を有している。以下の説明では、メモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・は、いずれもＮチャネル型ＭＯＳトランジスタであるものとするが、これに限定されず、Ｐチャネル型であってもよい。
【００１３】
メモリセルアレイＭＡの行方向には、ポリシリコン等からなる複数のワード線ＷＬ１，ＷＬ２，・・・が配置されている。メモリセルアレイＭＡの列方向には、各ワード線ＷＬ１，ＷＬ２，・・・と交差して、アルミニウム等からなる複数のビット線ＢＬ１，ＢＬ２，・・・が配置されている。
【００１４】
各ワード線ＷＬ１，ＷＬ２，・・・と各ビット線ＢＬ１，ＢＬ２，・・・との各交差点には、それぞれ、メモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・が配置されている。各メモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・の各ゲートは、対応するワード線ＷＬ１，ＷＬ２，・・・で構成されている。また、各メモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・の各ソース層１１Ｓは、それぞれ、アルミニウム等からなるソース線ＳＬに接続されている。ソース線ＳＬには、固定電圧として、例えば接地電圧Ｖｓｓが供給されている。一方、各メモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・の各ドレイン層１１Ｄとドレイン電極１８の間にはゲート絶縁膜１３が挟まれている。ドレイン電極１８は、それぞれ、対応するビット線ＢＬ１，ＢＬ２，・・・に接続されている。
【００１５】
上述したメモリセルアレイＭＡにおいて、各ワード線ＷＬ１，ＷＬ２，・・・は、不図示のワード線選択回路に接続されている。ワード線選択回路は、ロウアドレス信号に応じて、複数のワード線ＷＬ１，ＷＬ２，・・・のうち、いずれか１本のワード線を選択するものである。
【００１６】
また、各ビット線ＢＬ１，ＢＬ２，・・・は、それぞれ、ビット線選択トランジスタＢＴ１，ＢＴ２，・・・を介して読み出し／書き込み回路ＢＳに接続されている。ビット線選択トランジスタＢＴ１，ＢＴ２，・・・は、カラムアドレス信号に応じて、複数のビット線ＢＬ１，ＢＬ２，・・・のうち、いずれか１本のビット線を選択して、そのビット線を読み出し／書き込み回路ＢＳに接続するものである。
【００１７】
読み出し／書き込み回路ＢＳは、ビット線選択トランジスタＢＴ１，ＢＴ２，・・・によって選択されたビット線の電圧を検出するセンスアンプと、そのビット線にゲート絶縁膜１３を絶縁破壊するための破壊電圧を印加する電圧発生回路（不図示）を備えている。
【００１８】
また、各ビット線ＢＬ１，ＢＬ２，・・・には、プリチャージ信号ＰＳに応じて、プリチャージ電圧、例えば電源電圧Ｖｄｄを供給するプリチャージトランジスタＰＴが設けられている。本実施形態においてはプリチャージトランジスタＰＴはＰチャネル型ＭＯＳトランジスタであるものとするが、これに限定されず、Ｎチャネル型であってもよい。
【００１９】
以下に、メモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・の構成について、図２乃至図４を参照して説明する。図２は、複数のメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・のうち、例として１つのメモリセルトランジスタＭＴ１の平面構成を示している。図３は、図２のＸ−Ｘ線に沿った断面図であり、図４は、図２のＹ−Ｙ線に沿った断面を示している。なお、メモリセルアレイＭＡに配置された他のメモリセルトランジスタＭＴ２，ＭＴ３，ＭＴ４，・・・については、メモリセルトランジスタＭＴ１の構成と同様である。また、図２では、主要な構成要素のみを示しており、それ以外の構成要素、例えばサイドウォール膜ＳＰ１，ＳＰ２の図示は省略されている。
【００２０】
例えばＮ型のシリコン基板からなる半導体基板１０上に、Ｐ型半導体層１１が形成されている。Ｐ型半導体層１１の表面には、素子分離絶縁膜として、ＬＯＣＯＳ（Local Oxidation of Silicon）絶縁膜１２が形成されている。
【００２１】
ＬＯＣＯＳ絶縁膜１２の膜厚は、例えば４００ｎｍである。ＬＯＣＯＳ絶縁膜１２によって囲まれた活性化領域にメモリセルトランジスタＭＴ１が形成される。この活性化領域のＰ型半導体層１１の表面には、シリコン酸化膜等からなるゲート絶縁膜１３が形成されている。ゲート絶縁膜１３の膜厚は、例えば約７ｎｍである。
【００２２】
このゲート絶縁膜１３上に、ゲート電極として機能するワード線ＷＬ１が形成されている。ワード線ＷＬ１の側壁には、絶縁膜からなるサイドウォール膜ＳＰ１が形成されている。そして、このワード線ＷＬ１の一方の側に隣接したＰ型半導体層１１の表面に、Ｎ−型層１４及びＮ＋型層１５から成るドレイン層１１Ｄが形成されている。ドレイン層１１Ｄの表面はゲート絶縁膜１３で被覆されている。また、ワード線ＷＬ１の一方の側のＰ型半導体層１１の表面に、Ｎ−型層１６及びＮ＋型層１７から成るソース層１１Ｓが形成されている。即ち、ドレイン層１１Ｄ及びソース層１１ＳはＬＤＤ構造を有している。
【００２３】
また、ドレイン層１１Ｄに隣接するＬＯＣＯＳ絶縁膜１２上から、ドレイン層１１ＤのＮ−型層１４の少なくとも一部上を覆って、ポリシリコン等からなるドレイン電極１８が延びている。言い換えれば、ドレイン電極１８の端部は、ゲート絶縁膜１３を介して、ドレイン層１１Ｄの端部、即ちＮ−型層１４の少なくとも一部と重畳している。ドレイン電極１８の端部には、絶縁膜からなるサイドウォール膜ＳＰ２が形成されているが、このサイドウォール膜ＳＰ２は除去されてもよい。
【００２４】
上述の構成におけるドレイン電極１８及びドレイン層１１Ｄ等の形成方法の一例について説明すると、まず、ワード線ＷＬ１、ドレイン電極１８を形成し、その後、サイドウォール膜ＳＰ１，ＳＰ２を形成する。その後、ワード線ＷＬ１、ドレイン電極１８、サイドウォール膜ＳＰ１，ＳＰ２をマスクとした不純物の注入により、自己整合的にドレイン層１１Ｄを形成する。あるいは、これとは異なる他の形成方法を用いてもよい。例えば、まず、ワード線ＷＬ１を形成する。そして、不純物の注入によりドレイン層１１Ｄを形成し、その後でドレイン電極１８を形成してもよい。
【００２５】
なお、ドレイン層１１Ｄは上述のようなＬＤＤ構造ではなく、Ｎ＋型層の単層からなるシングルドレイン構造であっても良い。この場合、そのＮ＋型層がドレイン電極１８と重畳していればよい。
【００２６】
また、図の例では、ゲート絶縁膜１３のうち、ワード線ＷＬ１と重畳する領域と、ドレイン電極１８と重畳する領域は、同じ膜厚で連続的に形成されているが、これに限定されず、互いに異なる膜厚を有してもよい。
【００２７】
また、図の例では、ゲート絶縁膜１３は、ワード線ＷＬ１と重畳すると共にドレイン電極１８と重畳するように、連続的に形成されているが、これに限定されず、ワード線ＷＬ１との重畳箇所を含む領域と、ドレイン電極１８との重畳箇所を含む他の領域とに分離して形成されてもよい。
【００２８】
そして、このメモリセルトランジスタＭＴ１を覆って、層間絶縁膜１９が形成されている。この層間絶縁膜１９には、ドレイン電極１８に到達するコンタクトホールＣＨ１が設けられ、層間絶縁膜１９上には、コンタクトホールＣＨ１を通してドレイン電極１８と接続するビット線ＢＬ１が形成されている。ビット線ＢＬ１に、読み出し／書き込み回路ＢＳから破壊電圧が供給されると、ドレイン電極１８とＮ−型層１４に挟まれたゲート絶縁膜１３が絶縁破壊されることで、ビット線ＢＬ１とドレイン層１１Ｄが短絡される。
【００２９】
また、層間絶縁膜１９及びゲート絶縁膜１３には、ソース層１１Ｓに到達するコンタクトホールＣＨ２が設けられ、層間絶縁膜１９上には、コンタクトホールＣＨ２を通してソース層１１Ｓと接続するソース線ＳＬが形成されている。
【００３０】
以下に、上記メモリセルトランジスタＭＴ１のより詳細な構造について説明する。このメモリセルトランジスタＭＴ１のドレイン電極１８は、半導体基板１０の表面に垂直な方向から見て、三角形状の先端角部１８Ｐを有しており、この先端角部１８Ｐは、ドレイン層１１Ｄの端部、即ちＮ−型層１４と重畳している。半導体基板１０の表面に垂直な方向から見た場合の先端角部１８Ｐの角度は、例えば約９０度である。先端角部１８Ｐの角度は、これ以外の角度であってもよいが、より強い電界集中を起こさせるためには９０度以下であることが好ましい。
【００３１】
ドレイン電極１８に、ビット線ＢＬ１を介して破壊電圧が印加されると、先端角部１８Ｐに電界集中が起こる。この電界集中によって、ドレイン電極１８とドレイン層１１ＤのＮ−型層１４との間に挟まれるゲート絶縁膜１３が絶縁破壊され易くなる。即ち、該ゲート絶縁膜１３が先端角部１８Ｐを持たないドレイン電極１８とＮ−型層１４との間に挟まれる場合に比して、破壊電圧を下げることができる。
【００３２】
なお、先端角部１８Ｐは、例えばフォトリソグラフィ技術により形成したマスクを用いてドレイン電極１８をパターニングする工程により形成されるが、その際のパターニング精度に応じて、先端角部１８Ｐの先端部分の仕上がり加工形状が僅かな丸みを帯びていてもよい。ただし、この丸みの程度は、上述した破壊電圧の低下を妨げない程度である。
【００３３】
さらに、上記構成に加えて、ドレイン層１１Ｄは、半導体基板１０の表面に垂直な方向から見て、幅広の第１の領域１１Ｄ−Ａと、幅狭の第２の領域１１Ｄ−Ｂを有している。そして、ドレイン電極１８の先端角部１８Ｐは、第２の領域１１Ｄ−Ｂと重畳している。この構成により、ドレイン層１１Ｄの狭い部分、即ち第２の領域１１Ｄ−Ｂに電界集中が起きるため、破壊電圧をさらに下げることができる。
【００３４】
ここで、第２の領域１１Ｄ−Ｂの断面構成において、ＬＯＣＯＳ絶縁膜１２のバーズビークの効果について図４を参照して説明する。ＬＯＣＯＳ絶縁膜１２の端部には選択酸化時の酸素の横方向拡散により一般にバーズビークと呼ばれる部分が形成される。そのバーズビークがドレイン層１１Ｄにおける第２の領域１１Ｄ−Ｂの中央に向かって延びることにより、それよりも薄いゲート絶縁膜１３の部分の面積が狭くなり、そこに電界集中が起きて、その箇所のゲート絶縁膜１３が絶縁破壊され易くなる。
【００３５】
なお、素子分離絶縁膜としてはＬＯＣＯＳ絶縁膜１２の替わりに、他の絶縁膜、例えばＰ型半導体層１１に形成したトレンチの中に絶縁膜を埋め込んだシャロー・トレンチ絶縁膜（ＳＴＩ）を用いることができるが、ただし、シャロー・トレンチ絶縁膜は選択酸化を用いないため、バーズビークは形成されない。
【００３６】
以下に、上述した不揮発性半導体記憶装置における書き込み動作について説明する。まず、メモリセルトランジスタＭＴ１を例として、データ値「１」を書き込む場合について説明する。この場合、メモリセルトランジスタＭＴ１に接続されたワード線ＷＬ１に対して、ワード線選択回路からハイレベル（電源電圧Ｖｄｄ）のロウアドレス信号が印加される。これにより、ワード線ＷＬ１が選択され、メモリセルトランジスタＭＴ１がオンする。また、ビット線ＢＬ１に対応するビット線選択トランジスタＢＴ１のゲートにローレベル（接地電圧Ｖｓｓ）のカラムアドレス信号が印加される。すると、このビット線選択トランジスタＢＴ１がオン状態となり、ビット線ＢＬ１は、読み出し／書き込み回路ＢＳと接続される。そして、ビット線ＢＬ１に対して、読み出し／書き込み回路ＢＳから破壊電圧が印加される。
【００３７】
すると、ビット線ＢＬ１を介してメモリセルトランジスタＭＴ１のドレイン電極１８に破壊電圧が印加される。これにより、ドレイン電極１８の先端角部１８Ｐに電界集中が起きて、先端角部１８Ｐとドレイン層１１ＤのＮ−型層１４との間に挟まれるゲート絶縁膜１３が絶縁破壊される。ゲート絶縁膜１３が絶縁破壊されると、メモリセルトランジスタＭＴ１のドレイン層１１Ｄとビット線ＢＬ１とが電気的に短絡される。このようにして、メモリセルトランジスタＭＴ１にデータ値「１」を書き込まれる。
【００３８】
このゲート絶縁膜１３の絶縁破壊の様子について、図５、即ち、ドレイン層１１Ｄにおけるドレイン電流ＩＤを縦軸とし、ドレイン電圧ＶＤを横軸とした場合の特性図を参照して説明する。図示のように、破壊電圧ＶＸより低い電圧がドレイン電極１８に印加されても、ドレイン電流ＩＤは殆ど変化しないが、破壊電圧ＶＸ以上の電圧がドレイン電極１８に印加されると、ゲート絶縁膜１３が絶縁破壊され、ドレイン電流ＩＤが急激に大きくなる。本実施形態の絶縁破壊では、先端角部１８Ｐを有したドレイン電極１８を用いているため、破壊電圧ＶＸを、先端角部１８Ｐを持たないドレイン電極１８を用いたときに必要な破壊電圧ＶＸよりも下げることができる。
【００３９】
一方、ビット線ＢＬ１に接続される他のメモリセルトランジスタ、例えばメモリセルトランジスタＭＴ３には、書き込みは行われない。これは、メモリセルトランジスタＭＴ３に対応するワード線ＷＬ２にはローレベル（接地電圧Ｖｓｓ）のロウアドレス信号が印加され、ワード線ＷＬ２は選択されていないことにより、メモリセルトランジスタＭＴ３はオフ状態となるためである。
【００４０】
つまり、不揮発性半導体記憶装置においては、製造時の状態では全てのメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・のゲート絶縁膜１３は絶縁破壊されておらず、各ドレイン層１１Ｄとドレイン電極１８は絶縁されている。この場合、全てのメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４，・・・は、データ値「０」を記憶している。そして、上述のように、選択されたメモリセルトランジスタのゲート絶縁膜１３を絶縁破壊することによりデータ値「１」を書き込むことになる。
【００４１】
以下に、上述した不揮発性半導体記憶装置における読み出し動作について説明する。まず、プリチャージトランジスタＰＴがプリチャージ信号ＰＳによってオン状態になることにより、各ビット線ＢＬ１，ＢＬ２，・・・は電源電圧Ｖｄｄにプリチャージされる。
【００４２】
メモリセルトランジスタＭＴ１に記憶されたデータ値を読み出す場合について説明すると、書き込み時と同様にしてワード線ＷＬ１が選択され、メモリセルトランジスタＭＴ１はオン状態となる。また、メモリセルトランジスタＭＴ１に接続されたビット線ＢＬ１がビット線選択トランジスタＢＴ１により選択され、ビット線ＢＬ１は、読み出し／書き込み回路ＢＳに接続される。
【００４３】
メモリセルトランジスタＭＴ１にデータ値「１」が記憶されている場合、ドレイン層１１Ｄとドレイン電極１８は短絡されているので、ビット線ＢＬ１の電圧は、電源電圧Ｖｄｄからソース線ＳＬの電圧である接地電圧Ｖｓｓに変化する。一方、メモリセルトランジスタＭＴ１にデータ値「０」が記憶されている場合、ドレイン層１１Ｄとドレイン電極１８は絶縁されているので、ビット線ＢＬ１の電圧は電源電圧Ｖｄｄから変化しない。従って、読み出し／書き込み回路ＢＳによりビット線ＢＬ１の電圧が接地電圧Ｖｓｓであるか電源電圧Ｖｄｄであるかを判別することにより、メモリセルトランジスタＭＴ１に記憶されたデータ値を読み出すことができる。
【００４４】
上述したように、本実施形態の不揮発性半導体記憶装置によれば、ゲート絶縁膜の破壊電圧を下げることが可能になる。これにより、不揮発性半導体記憶装置をアナログ回路やデジタル回路を含む様々なＬＳＩに搭載することが容易になる。破壊電圧は、読み出し／書き込み回路ＢＳの電圧発生回路（不図示）によって作成されるが、電圧発生回路は、電源電圧Ｖｄｄを昇圧する昇圧回路（不図示）によって形成されるため、破壊電圧が高いとその回路規模が大きくになり、実用性が乏しくなる。これに対して、本実施形態によれば、破壊電圧を下げることができるので、昇圧回路による昇圧も少なくて済み、回路規模を抑えることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態による不揮発性半導体記憶装置の回路図である。
【図２】本発明の実施形態による不揮発性半導体記憶装置の断面図である。
【図３】本発明の実施形態による不揮発性半導体記憶装置の断面図である。
【図４】本発明の実施形態による不揮発性半導体記憶装置の断面図である。
【図５】本発明の実施形態によるゲート絶縁膜の絶縁破壊の様子をドレイン電流とドレイン電圧との関係から説明する図である。
【符号の説明】
【００４６】
１０  半導体基板                  １１  Ｐ型半導体層
１１Ｄ−Ａ  第１の領域            １１Ｄ−Ｂ  第２の領域
１２  ＬＯＣＯＳ絶縁膜            １３  ゲート絶縁膜
１４，１６  Ｎ−型層              １５，１７  Ｎ＋型層
１８  ドレイン電極                １９  層間絶縁膜
ＷＬ１，ＷＬ２  ワード線          ＢＬ１，ＢＬ２  ビット線
ＳＬ  ソース線                    ＭＡ  メモリセルアレイ
ＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４  メモリセルトランジスタ
ＢＴ  ビット線選択トランジスタ    ＰＴ  プリチャージトランジスタ
ＳＰ１，ＳＰ２  サイドウォール膜
【図１】
2010147072.tif 000003
【図２】
2010147072.tif 000004
【図３】
2010147072.tif 000005
【図４】
2010147072.tif 000006
【図５】
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