(57)【要約】【課題】高集積の磁気抵抗メモリ素子に必要な選択トランジスタの電流駆動能力をフローティングボディー効果によって向上させた磁気抵抗メモリセル、これを含む磁気抵抗メモリ素子及びその動作方法を提供する。【解決手段】磁気抵抗メモリセルは、磁気トンネル接合素子及び選択トランジスタを含む磁気抵抗メモリセルであり、選択トランジスタは、第１導電型の半導体層１０１；半導体層１０１上にゲート絶縁膜２２を介して形成されたゲート電極２０；半導体層１０１内に相互離隔して形成され、第２導電型を持つ第１及び第２拡散領域４０；を含む。ここで、第１及び第２拡散領域４０の間の半導体層１０１の一部が電気的にフローティングされたボディー領域１０３に形成される。本発明によれば、フローティングボディー効果を利用した高性能の選択トランジスタを適用することで、磁気抵抗メモリ素子の高集積化を達成することができる。【選択図】図３ｂ
2010153766.tif 000002
【特許請求の範囲】
【請求項１】
磁気トンネル接合素子及び選択トランジスタを含む磁気抵抗メモリセルにおいて、
前記選択トランジスタは、第１導電型の半導体層；前記半導体層上にゲート絶縁膜を介して形成されたゲート電極；及び前記半導体層内に相互離隔して形成され、第２導電型を持つ第１及び第２拡散領域；を含み、
前記第１及び第２拡散領域の間の前記半導体層の一部が電気的にフローティングされたボディー領域に形成されたことを特徴とする、磁気抵抗メモリセル。
【請求項２】
前記磁気トンネル接合素子は、自由磁化層、トンネルバリア層及び固定磁化層を含むことを特徴とする、請求項１に記載の磁気抵抗メモリセル。
【請求項３】
前記選択トランジスタは、
前記ゲート電極、前記第１及び第２拡散領域、及び前記ボディー領域でなるＭＯＳトランジスタ；及び
前記第１及び第２拡散領域、及び前記ボディー領域でなるバイポーラ接合トランジスタ；を含むことを特徴とする、請求項１に記載の磁気抵抗メモリセル。
【請求項４】
前記選択トランジスタは、前記半導体層、埋込絶縁膜及びベース基板を含むＳＯＩ半導体基板に形成され、
前記ボディー領域は、前記第１及び第２拡散領域、前記ゲート絶縁膜及び前記埋込絶縁膜によって電気的に隔離されたことを特徴とする、請求項１に記載の磁気抵抗メモリセル。
【請求項５】
磁気トンネル接合素子；及び第１導電型の半導体層、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極、及び前記半導体層内に相互離隔して形成され、第２導電型を持つ第１及び第２拡散領域を含み、前記第１及び第２拡散領域の間の前記半導体層の一部が電気的にフローティングされたボディー領域に形成された選択トランジスタ；を含むメモリセルと、
前記ゲート電極に電気的に連結されたワードラインと、
前記磁気トンネル接合素子を介して前記第１及び第２拡散領域のいずれか一方に電気的に連結されたビットラインと、
前記第１及び第２拡散領域の他方に電気的に連結されたソースラインと、を含むことを特徴とする、磁気抵抗メモリ素子。
【請求項６】
前記選択トランジスタは、
前記ゲート電極、前記第１及び第２拡散領域、及び前記ボディー領域でなるＭＯＳトランジスタ；及び
前記第１及び第２拡散領域、及び前記ボディー領域でなるバイポーラ接合トランジスタ；を含むことを特徴とする、請求項５に記載の磁気抵抗メモリ素子。
【請求項７】
前記磁気トンネル接合素子は、自由磁化層、トンネルバリア層及び固定磁化層を含むことを特徴とする、請求項５に記載の磁気抵抗メモリ素子。
【請求項８】
前記選択トランジスタは、前記半導体層、埋込絶縁膜及びベース基板を含むＳＯＩ半導体基板に形成され、
前記ボディー領域は、前記第１及び第２拡散領域、前記ゲート絶縁膜及び前記埋込絶縁膜によって電気的に隔離されたことを特徴とする、請求項５に記載の磁気抵抗メモリ素子。
【請求項９】
請求項５〜８のいずれか一項による磁気抵抗メモリ素子の動作方法において、
前記ゲート電極；前記第１及び第２拡散領域；及び前記ボディー領域；でなるＭＯＳトランジスタをターンオンさせる段階；及び
前記第１及び第２拡散領域；及び前記ボディー領域；でなるバイポーラ接合トランジスタを動作させる段階；を含み、
前記ＭＯＳトランジスタがターンオンされた状態で前記バイポーラ接合トランジスタを動作させてデータ記録モードまたは判読モードを行うことを特徴とする、磁気抵抗メモリ素子の動作方法。
【請求項１０】
前記磁気抵抗メモリ素子のデータ記録モードは、ワードラインには前記ＭＯＳトランジスタの第１ターンオン電圧を印加し、ビットライン及びソースラインの間には前記バイポーラ接合トランジスタの動作電圧を印加することで行われることを特徴とする、請求項９に記載の磁気抵抗メモリ素子の動作方法。
【請求項１１】
前記データ記録モードにおいて、前記ワードラインに印加される前記第１ターンオン電圧は、前記ビットライン及び前記ソースラインの間に印加される前記バイポーラ接合トランジスタの前記動作電圧のフォーリングの後に所定の遅延時間だけ遅延してからフォーリングされることを特徴とする、請求項１０に記載の磁気抵抗メモリ素子の動作方法。
【請求項１２】
前記遅延時間は０．１ナノ秒〜１０ナノ秒の範囲であることを特徴とする、請求項１１に記載の磁気抵抗メモリ素子の動作方法。
【請求項１３】
前記磁気抵抗メモリ素子のデータ判読モードは、ワードラインに前記ＭＯＳトランジスタの第２ターンオン電圧を印加し、ビットライン及びソースラインの間には前記バイポーラ接合トランジスタの動作電圧を印加することで行われることを特徴とする、請求項９に記載の磁気抵抗メモリ素子の動作方法。
【請求項１４】
前記データ判読モードにおいて、前記ワードラインに印加される前記第２ターンオン電圧は、前記ビットライン及び前記ソースラインの間に印加される前記バイポーラ接合トランジスタの前記動作電圧のフォーリングの後に所定の遅延時間だけ遅延してからフォーリングされることを特徴とする、請求項１３に記載の磁気抵抗メモリ素子の動作方法。
【請求項１５】
前記遅延時間は０．１ナノ秒〜１０ナノ秒の範囲であることを特徴とする、請求項１４に記載の磁気抵抗メモリ素子の動作方法。
【請求項１６】
前記磁気抵抗メモリ素子のデータ判読モードは、ワードラインに前記ＭＯＳトランジスタの前記第１ターンオン電圧より小さい第２ターンオン電圧を印加し、前記ビットライン及び前記ソースラインの間には前記バイポーラ接合トランジスタの動作電圧を印加することで行われることを特徴とする、請求項１０に記載の磁気抵抗メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に係り、より詳しくは磁気抵抗（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）変化を利用した不揮発性メモリ素子に関するものである。
【背景技術】
【０００２】
現在、汎用されている代表的なメモリ素子であるＤＲＡＭの場合、高速動作と高集積が可能であるという利点があるが、揮発性メモリであるため、電源が切れればデータを失うことになるだけでなく、動作中にも続いてデータのリフレッシュ（ＲＥＦＲＥＳＨ）によって再記録しなければならないため、電力損失の面で大きな欠点がある。また、不揮発性と高集積を特徴とするフラッシュ（ＦＬＡＳＨ）メモリは、動作速度が遅い欠点がある。これに対し、磁気抵抗差を利用して情報を格納する磁気抵抗メモリ（ＭＲＡＭ）は、不揮発性及び高速動作特性を持ちながらも高集積が可能であるという利点がある。
【０００３】
ここで、ＭＲＡＭとは、強磁性体間の磁化（Ｍａｇｎｅｔｉｚａｔｉｏｎ）方向による磁気抵抗の変化を利用した不揮発性メモリ素子を言う。現在、ＭＲＡＭとして一番多く採用されているセル（Ｃｅｌｌ）構造としては、巨大磁気抵抗（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ；ＧＭＲ）効果を用いたＧＭＲ素子、トンネル磁気抵抗（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）効果を用いた磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；ＭＴＪ）素子などがあり、その外にもＧＭＲ素子の欠点を克服するために強磁性層を永久磁石で補強し、自由層を軟磁性層で採用したスピンバルブ（Ｓｐｉｎ−Ｖａｌｖｅ）素子などがある。特に、ＭＴＪ素子は高速度、低電力を持ち、ＤＲＡＭのキャパシタに代わって使用され、低電力及び高速グラフィック、モバイル素子に応用できる。
【０００４】
一般に、磁気抵抗素子は、２磁性層のスピン方向（すなわち、磁気モメンタムの方向）が同一方向であれば抵抗が小さく、スピン方向が反対方向であれば抵抗が大きい。このように、磁性層の磁化状態によってセルの抵抗が変わる事実を利用して磁気抵抗メモリ素子にビットデータを記録することができる。ＭＴＪ構造の磁気抵抗メモリを例として説明すれば、強磁性層／絶縁層／強磁性層の構造のＭＴＪメモリセルにおいて、第1強磁性体層を通る電子がトンネリングバリア（Ｔｕｎｎｅｌｉｎｇ Ｂａｒｒｉｅｒ）として使用された絶縁層を通過するとき、第２強磁性体層の磁化方向によってトンネリング確率が変わる。すなわち、二つの強磁性層の磁化方向が平行である場合トンネリング電流は最大になり、反平行の場合に最小になるので、例えば、抵抗が大きいときにはデータ‘１’が、そして抵抗が小さいときにはデータ‘０’が記録されたとみなすことができる。
【０００５】
図１ａ及び図１ｂは磁気抵抗メモリを構成するＭＴＪ構造の単位セルの回路図及び素子断面図を概略的に示す。図１ａ及び図１ｂに示すように、ＭＴＪ１０は、磁化方向が固定されている固定磁化層１１と、該固定磁化層１１に対して磁化方向が平行または反平行に変わることができる自由磁化層１３と、固定磁化層１１及び自由磁化層１３の間に介在された非磁性層、つまり磁気トンネルバリア層１２とから構成される。そして、ＭＴＪ１０の一端には、スイッチング素子として一つのＭＯＳトランジスタＴｒが直列で連結される。ＭＯＳトランジスタＴｒは、第１導電型を持つ半導体基板１００上にゲート絶縁膜２２を介して形成されたゲート電極２０と、第２導電型の第１及び第２拡散領域４０とから構成される。ここで、図面符号２４はゲート電極２０の側壁に形成されたスペーサ、図面符号５０は磁気トンネル接合１０と拡散領域４０を電気的に連結するコンタクトプラグを示す。図１ｂは一例としてＮチャンネルＭＯＳトランジスタを示すものである。
【０００６】
図１ａ及び図１ｂに示す従来のＭＴＪメモリ構造においては、ソースライン（ＳＬ）を通じてトランジスタＴｒに電流が印加され、この印加された電流はワードライン（ＷＬ）を通じて入力される信号に応じてトランジスタＴｒの内部で制御される。そして、トランジスタＴｒの内部で制御された電流はＭＴＪ１０に出力され、自由磁化層１３の磁化方向が変わり、自由磁化層１３と固定磁化層１１の磁化方向の平行または反平行状態によってデータが“０”または“１”に記録される。この記録されたデータはビットライン（ＢＬ）を通じて読み込まれる。
【０００７】
このように、一般的に電流スイッチング方式の磁気抵抗メモリ素子において、情報を格納する一つのメモリセルは、一つの磁気トンネル接合素子と、この磁気トンネル接合素子を選択してデータの記録及び判読を可能にする選択トランジスタとからなっている。したがって、磁気トンネル接合素子に格納される情報を記録するためには、磁気トンネル接合を通じて両方向に非常に大きな電流を流さなければならない。しかし、高集積メモリの具現に必要なマイクロトランジスタによっては、磁気トンネル接合素子に情報を記録することができる程度の大きな電流を駆動することが困難である。
【０００８】
図２には図１ａ及び図１ｂに示す従来の磁気抵抗メモリ素子に形成されたＭＯＳトランジスタの電流−電圧の特性を示す。図２を参照して一定のゲート電圧での電流−電圧の特性を調べると、ソース−ドレインの間の電圧（ＶＤ）が増加するにつれて電流（ＩＤ）が飽和する。すなわち、Ｐ地点ではＭＯＳトランジスタのチャンネルがピンチオフ（Ｐｉｎｃｈ−Ｏｆｆ）されながらチャンネルインピーダンスが増加することになり、ＭＯＳトランジスタが飽和電流の流れ領域（Ｒｅｇｉｏｎ ｏｆ Ｓａｔｕｒａｔｅｄ Ｃｕｒｒｅｎｔ Ｆｌｏｗ）で動作する。高集積メモリ素子のためにＭＯＳトランジスタを超小型に製造する場合には、ＭＯＳトランジスタのチャンネルが短くなり、このような飽和現象が低電圧で起きることになる。飽和電流の流れ領域（Ｐ）では、ドレイン／ソース電位を増加しても電流の飽和によって高電流を得にくい。
【０００９】
したがって、従来のように、バルクシリコン基板上にＭＯＳトランジスタを形成した場合には、磁気トンネル接合の記録に十分な大電流を得るためにＭＯＳトランジスタの大きさを増加させなければならないので、メモリ素子の高集積化の妨げになる。また、データ判読の面で、磁気トンネル接合の抵抗差によって発生するドレイン電圧差によってＭＯＳ電流差を区分することになるが、図２に示すように、抵抗差（ΔＲ）が大きくないので判読電圧（Ｖｒ）の差が小さく、よってこのときに発生するデータ“１”及び“０”の間の電流差も数十％以内に過ぎない。
【００１０】
したがって、磁気抵抗メモリ素子の集積度を高めるためには、メモリセルの形成面積を減らす必要があるが、このためにセルの大きさを減らせば、スイッチング素子であるＭＯＳトランジスタの電流駆動能力が非常に低下して、ＭＴＪを駆動するのに必要な十分な電流量の確保が不可能になる。その結果、従来の磁気抵抗メモリ素子では、ＭＯＳトランジスタの形成面積が非常に大きい素子を使用することになり、しかも小さな電流差を区分するためのセンシング回路も大変複雑になり、さらに大きな面積を占めることになる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
高集積の磁気抵抗メモリ素子を具現するためには、選択トランジスタを磁気トンネル接合の大きさに対応する面積に製造することができ、さらに磁気トンネル接合にデータを記録することができる大電流を得ることができなければならない。しかし、従来の磁気抵抗メモリ素子においては、高集積化によるセル面積の減少によってＭＯＳトランジスタの形成面積が減少し、それによってトランジスタの電流駆動能力が低下するので、磁気抵抗メモリ素子の高集積化を達成することができない。
【００１２】
本発明は前述したような問題を解決するためになされたもので、高集積の磁気抵抗メモリ素子に必要な選択トランジスタの電流駆動能力をフローティングボディー効果によって向上させた磁気抵抗メモリセル、これを含む磁気抵抗メモリ素子及びその動作方法を提供することをその目的とする。
【課題を解決するための手段】
【００１３】
本発明による磁気抵抗メモリセルは、磁気トンネル接合素子及び選択トランジスタを含む磁気抵抗メモリセルであって、選択トランジスタは、第１導電型の半導体層；半導体層上にゲート絶縁膜を介して形成されたゲート電極；半導体層内に相互離隔して形成され、第２導電型を持つ第１及び第２拡散領域；を含む。ここで、第１及び第２拡散領域の間の半導体層の一部が電気的にフローティングされたボディー領域に形成されることができる。
【００１４】
特に、選択トランジスタは、ゲート電極；第１及び第２拡散領域；及び前記ボディー領域；でなるＭＯＳトランジスタと、第１及び第２拡散領域；及びボディー領域；でなるバイポーラ接合トランジスタとが結合された構造を持つことができる。また、選択トランジスタは、半導体層；埋込絶縁膜；及びベース基板；を含むＳＯＩ半導体基板に形成されることができる。この場合、ボディー領域は、第１及び第２拡散領域、ゲート絶縁膜及び埋込絶縁膜によって電気的に隔離できる。同時に、磁気トンネル接合素子は、自由磁化層、トンネルバリア層及び固定磁化層を含んで構成されることができる。
【００１５】
本発明による磁気抵抗メモリ素子は、磁気トンネル接合素子；及び第１導電型の半導体層、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極、及び前記半導体層内に相互離隔して形成され、第２導電型を持つ第１及び第２拡散領域を含み、前記第１及び第２拡散領域の間の前記半導体層の一部が電気的にフローティングされたボディー領域に形成された選択トランジスタ；を含むメモリセルを含むことができる。また、ゲート電極に電気的に連結されたワードラインと、磁気トンネル接合素子を介して第１及び第２拡散領域のいずれか一方に電気的に連結されたビットラインと、第１及び第２拡散領域の他方に電気的に連結されたソースラインを含むことができる。
【００１６】
本発明による磁気抵抗メモリ素子の動作方法は、ゲート電極；第１及び第２拡散領域；及びボディー領域；でなるＭＯＳトランジスタをターンオンさせる段階と、第１及び第２拡散領域；及び前記ボディー領域；でなるバイポーラ接合トランジスタを動作させる段階とを含み、ＭＯＳトランジスタがターンオンされた状態でバイポーラ接合トランジスタを動作させてデータ記録または判読モードを行う。
【００１７】
ここで、本発明による磁気抵抗メモリ素子のデータ記録モードは、ワードラインにはＭＯＳトランジスタの第１ターンオン電圧を印加し、ビットライン及びソースラインの間にはバイポーラ接合トランジスタの動作電圧を印加することで実行することができる。そして、データ記録が完了すれば、ワードラインに印加された第１ターンオン電圧をビットライン及びソースラインの間に印加されたバイポーラ接合トランジスタの動作電圧のフォーリングの後に所定の遅延時間だけ遅延してからフォーリングされることができる。ここで、遅延時間は０．１ナノ秒〜１０ナノ秒の範囲内に設定することができる。
【００１８】
また、本発明による磁気抵抗メモリ素子のデータ判読モードは、ワードラインにＭＯＳトランジスタの第２ターンオン電圧を印加し、ビットライン及びソースラインの間にはバイポーラ接合トランジスタの動作電圧を印加することで実行することができる。そして、データ判読が完了すれば、ワードラインに印加された第２ターンオン電圧をビットライン及びソースラインの間に印加されたバイポーラ接合トランジスタの動作電圧のフォーリングの後に所定の遅延時間だけ遅延してからフォーリングされることができる。ここで、遅延時間は０．１ナノ秒〜１０ナノ秒の範囲内に設定することができ、第２ターンオン電圧は記録モードでＭＯＳトランジスタの第１ターンオン電圧より小さく設定することができる。
【発明の効果】
【００１９】
本発明によれば、磁気トンネル接合のデータ格納状態を変更するために必要な電流量を確保することができる選択トランジスタの形成面積を最小化することができ、よって磁気抵抗メモリ素子の高集積化に有利に適用することができる。
【００２０】
また、本発明による選択トランジスタは、磁気トンネル接合素子に対応する最小面積に形成することができるともに、従来の選択トランジスタより２倍以上大きな電流差を確保することができ、その結果、センシング回路を単純化し、またセンシング速度を向上させることができる。
【００２１】
さらに、本発明による磁気抵抗メモリ素子は、データ判読モードでの判読電流とデータ記録モードでの記録電流の差が増加するので、メモリ素子動作マージンが向上することができる。
【００２２】
また、本発明は全体的なマージン拡大によって磁気抵抗メモリ素子の収率改善に寄与することができ、選択トランジスタの形成面積が減少するので、高集積化及び製造費用節減にも寄与することができ、記録動作よりも判読動作が重要な不揮発性メモリ素子で判読電流を低減させて全体的な電力消耗を減らすことができる効果がある。
【図面の簡単な説明】
【００２３】
【図１ａ】従来の磁気抵抗メモリ素子の単位セルに対する回路図である。
【図１ｂ】従来の磁気抵抗メモリ素子の単位セルに対する素子断面図である。
【図２】図１ａ及び図１ｂに示す従来の磁気抵抗メモリ素子に形成されたＭＯＳトランジスタの電流−電圧の特性を示すグラフである。
【図３ａ】本発明による磁気抵抗メモリセルの回路図である。
【図３ｂ】本発明による磁気抵抗メモリセルの素子断面図である。
【図４】本発明による選択トランジスタの電流−電圧の特性を示すグラフである。
【図５】本発明による選択トランジスタ内に流れるＭＯＳ電流及びＢＪＴ電流の経路を概略的に示す概略図である。
【図６】本発明による磁気抵抗メモリ素子において、データ記録動作に対するタイミング図である。
【図７】本発明による磁気抵抗メモリ素子において、データ判読動作に対するタイミング図である。
【図８】本発明による磁気抵抗メモリ素子の一例として８ビットアレイを構成した回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。まず、各図面の構成要素に図面符号を付けるに際して、同じ構成要素に対しては、たとえ他の図面上に表示されていても、できるだけ同じ符号を付けることに注意しなければならない。また、本発明の説明において、関連した公知の構成または機能についての具体的な説明が本発明の要旨をあいまいにすることができると判断される場合にはその詳細な説明は省略する。
【００２５】
［メモリセルの構成］
まず、図３ａ及び図３ｂは本発明による磁気抵抗メモリセルの等価回路図及び素子断面図を示す。図３ａ及び図３ｂを参照すれば、スイッチング素子として機能する選択トランジスタは、ＭＯＳトランジスタ（ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ Ｔｒ）とバイポーラ接合トランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）が結合された構造を持つ。このような構造の選択トランジスタは次のように製造できる。
【００２６】
まず、第１導電型（例えば、Ｐ型）の半導体層１０３、埋込絶縁膜１０２（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）及びベース基板１０１が積層された構造のシリコン−オン−インシュレーター（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ；ＳＯＩ）構造の半導体基板を準備する。半導体層１０３の上部にはゲート絶縁膜２２を介してゲート電極２０が形成される。そして、半導体層１０３内には第１導電型の反対型である第２導電型（例えば、Ｎ＋型）を持つ第１及び第２拡散領域４０が形成される。第１及び第２拡散領域４０のそれぞれはソースまたはドレインとして機能し、ゲート電極２０下の両側に相互離隔して形成される。第１及び第２拡散領域４０は、ゲート電極２２をマスクとして半導体層１０３内にＮ型不純物をイオン注入することで形成することができる。特に、第１及び第２拡散領域４０は、その下側の埋込絶縁膜１０２に到逹する深さにイオン注入されて形成され、それによって第１及び第２拡散領域４０の間の半導体層１０３の一部が電気的にフローティング（Ｆｌｏａｔｉｎｇ）されたボディー領域に形成されることができる。すなわち、ボディー領域は、第１及び第２拡散領域４０、ゲート絶縁膜２２及び埋込絶縁膜１０２によって電気的に隔離される。その後、ゲート電極２２の側壁に絶縁のためのスペーサ２４を形成することで、図３ｂに示す構造の選択トランジスタを製造することができる。一方、磁気トンネル接合（ＭＴＪ）素子は自由磁化層１３、トンネルバリア層１２及び固定磁化層１１を含み、その一端が第１及び第２拡散領域４０のいずれか一方に電気的に連結される。
【００２７】
このように、本発明による磁気抵抗メモリセルの選択トランジスタは、ゲート電極２０；第１及び第２拡散領域４０；及びボディー領域１０３；でなるＮチャンネルＭＯＳトランジスタ（ＭＯＳ Ｔｒ）と、第１及び第２拡散領域４０；及びボディー領域１０３でなるＮＰＮ型バイポーラ接合トランジスタ（ＢＪＴ）とが結合された構造を持つ。ここで、図３ｂはＳＯＩ半導体基板を利用して形成した例を示すが、第１及び第２拡散領域４０の間で電気的にフローティングされたボディー領域１０３を含む構造であれば本発明に属することを本発明の技術分野で通常の知識を持った者であれば容易に理解することができる。さらに、図３ａ及び図３ｂはＮチャンネルＭＯＳトランジスタ及びＮＰＮバイポーラ接合トランジスタが結合された構造を示すが、本発明はこれに限定されなく、ＰチャンネルＭＯＳトランジスタ及びＰＮＰバイポーラ接合トランジスタが結合された構造も本発明に属することを理解することができる。
【００２８】
本発明は選択トランジスタの動作にフローティングボディー効果（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｅｆｆｅｃｔ）を利用する。図４は本発明による選択トランジスタの電流−電圧の特性を示すグラフで、多様なゲート電圧（ＶＧ）の条件下でのドレイン電圧（ＶＤ）によるドレイン電流（ＩＤ）の変化を示すものである（ＶＧ１＜ＶＧ２＜ＶＧ３＜ＶＧ４）。図４に示すように、本発明による選択トランジスタは、フローティングボディー効果によってボディー領域に正孔（Ｈｏｌｅ）が蓄積してトランジスタのスレショルド電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ：しきい電圧）が低下する。このように低下したスレショルド電圧によって特定電圧以上に急に電流が増加するキンク効果（Ｋｉｎｋ Ｅｆｆｅｃｔ）が現れる。その結果、従来のＭＯＳトランジスタで得ることができる電流（図２参照）より大きな電流が本発明による選択トランジスタを通じて流れることができる。参考として、図４はバイポーラ接合トランジスタが動作する領域での電圧−電流の特性を示すもので、ゲート電圧が増加するにしたがってＭＯＳ電流の包含量が増加するので、このような現象が現れると理解される。
【００２９】
図５は本発明による選択トランジスタ内に流れるＭＯＳ電流及びＢＪＴ電流の経路を概略的に示す。ここで、ＭＯＳ電流１はチャンネル表面に沿って矢印の方向に流れるが（電子はソースからドレインに流れる）、ＢＪＴ電流２は半導体層１０３の全体を通じて流れる。ＢＪＴ電流２を誘発するベース電流は、ＢＪＴ電流２によって高エネルギーの電子がドレイン（Ｄｒａｉｎ）に衝突するときに発生する衝撃イオン化（Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ）による正孔の流れ３で示される。
【００３０】
また、図４に示すように、本発明による選択トランジスタを磁気抵抗メモリ素子に適用する場合、記録電流（Ｉｓｗ）はＭＯＳ電流とＢＪＴ電流が合わせられた電流であって、ＭＴＪ１０を貫くようになる。特に、図４において、記録電圧（Ｖｗ）をＶＧ４及び低いＶＤ値に示す理由は、外部から印加する電圧がＭＴＪ１０を経るにつれて高電流による電圧降下現象が現れるからである。また、判読モードでは、ＶＤに敏感に変わる電流領域を選定することにより、数倍以上大きい抵抗差（ΔＲ）及び電流差を誘発させることができる。
【００３１】
［メモリセルアレイ及び動作方法］
本発明による磁気抵抗メモリセルを単位メモリセルにしてメモリセルアレイを構成することができる。例えば、図３ａ〜図３ｂを参照すれば、それぞれのメモリセルは、磁気トンネル接合素子１０と、ＭＯＳトランジスタ（ＭＯＳ Ｔｒ）とバイポーラ接合トランジスタ（ＢＪＴ）が結合された選択トランジスタとから構成される。ここで、ワードライン（ＷＬ）はゲート電極２０に電気的に連結され、ビットライン（ＢＬ）は磁気トンネル接合素子１０を介して第１及び第２拡散領域４０のいずれか一方に電気的に連結され、ソースライン（ＳＬ）は第１及び第２拡散領域４０の他方に電気的に連結される。前述したように、本発明による磁気抵抗メモリ素子の選択トランジスタは、ＭＯＳトランジスタとバイポーラ接合トランジスタを同時に動作させてデータ記録または判読モードを実行する。
【００３２】
図６を参照して、本発明による磁気抵抗メモリ素子のデータ記録モードを説明する。図６は、例えばデータ“０”を記録する動作に対するタイミング図（Ｔｉｍｉｎｇ Ｄｉａｇｒａｍ）である。図６に示すように、ワードライン（ＷＬ）に第１ターンオン電圧（ＶＷＬＷＲ、例えば、ＶＧ４；図４参照）を印加してＭＯＳトランジスタをターンオン（Ｔｕｒｎ−Ｏｎ）させ、ビットライン（ＢＬ）には高電圧（ＶＢＬＷＲ１）を印加すればＢＪＴが動作する。
【００３３】
この際、好ましくは、ワードライン（ＷＬ）に印加される電圧（ＶＷＬＷＲ）をフォーリング（Ｆａｌｌｉｎｇ：降下）させて電圧（ＶＷＬＨＤ）状態にする前、つまり遅延時間（τｅｘ）だけ以前にビットライン（ＢＬ）に印加された電圧（ＶＢＬＷＲ１）をフォーリングさせて電圧（ＶＢＬＨＤ）にする。すなわち、データ記録が完了すれば、ワードライン（ＷＬ）に印加される第１ターンオン電圧（ＶＷＬＷＲ）は、ビットライン及びソースラインの間に印加されるバイポーラ接合トランジスタの動作電圧（ＶＢＬＷＲ１）のフォーリング以後に所定の遅延時間（τｅｘ）だけ遅延してからフォーリングされる。このようにする理由は、記録動作が完了した後、ボディー領域１０３に蓄積した正孔を抽出するためのもので、ビットライン（ＢＬ）のフォーリングの後にしばらくワードライン（ＷＬ）の電位をソースラインやビットラインに比べて高く維持すれば、ボディー領域１０３の電位が初期状態に復帰することができる。ここで、遅延時間（τｅｘ）は０．１ナノ秒（ｎａｎｏｓｅｃｏｎｄ）〜１０ナノ秒の範囲内に設定することができる。
【００３４】
ついで、図７を参照して、本発明による磁気抵抗メモリ素子のデータ判読モードを説明する。図７はデータ判読動作に対するタイミング図である。図７に示すように、ワードライン（ＷＬ）に第２ターンオン電圧（ＶＷＬＲＤ、例えば、ＶＧ１；図４参照）を印加してＭＯＳトランジスタをターンオン（Ｔｕｒｎ−Ｏｎ）させ、ソースライン（ＳＬ）には高電圧（ＶＳＬＲＤ）を印加すればＢＪＴが動作する。参考として、ＭＯＳトランジスタの第２ターンオン電圧は図４で説明した理由で第１ターンオン電圧より低電圧に選択することが好ましい。
【００３５】
この際、ＭＴＪ１０の抵抗によって、ＢＪＴのエミッタ（Ｅｍｉｔｔｅｒ）とコレクタ（Ｃｏｌｌｅｃｔｏｒ）の間にかかる電圧に差が発生し、これにより、ビットライン（ＢＬ）に流れる電流に差を発生させることができる。よって、判読モードにおいても、ワードライン（ＷＬ）に印加される電圧（ＶＷＬＲＤ）をフォーリングさせて電圧（ＶＷＬＨＤ）状態にする前、すなわち遅延時間（τｅｘ）だけ以前にソースライン（ＳＬ）に印加された電圧（ＶＳＬＲＤ）をフォーリングさせて電圧（ＶＳＬＨＤ）になるようにすることが好ましい。すなわち、データ判読が完了すれば、ワードライン（ＷＬ）に印加される第２ターンオン電圧（ＶＷＬＲＤ）は、ビットライン及びソースラインの間に印加されるバイポーラ接合トランジスタの動作電圧（ＶＳＬＲＤ）のフォーリングの後、所定の遅延時間（τｅｘ）だけ遅延してからフォーリングされる。このようにすることで、ワードライン（ＷＬ）の電位がしばらくソースラインやビットラインより高く維持され、ボディー領域１０３に蓄積した正孔が抽出され、よってボディー領域１０３の電位が初期状態に復帰することができる。ここで、遅延時間（τｅｘ）は０．１ナノ秒（ｎａｎｏｓｅｃｏｎｄ）〜１０ナノ秒の範囲内に設定することができる。
【００３６】
ついで、図８を参照して本発明による磁気抵抗メモリ素子の判読モードを８ビットアレイを例として説明する。図８に示すように、複数のワードライン（ＷＬ）のいずれか一つのワードライン（例えば、＋１Ｖ電圧を印加）が選択されれば、これに対応するソースライン（ＳＬ）にＢＪＴ動作電圧以上の電圧（例えば、＋２Ｖ）を印加する。この際、隣接した二つのメモリセルがソースライン（＋２Ｖ印加）を共有する構造において、データを判読しようと選択されたメモリセルに連結されたビットライン（ＢＬ）の電圧はセンスアンプ（Ｓ／Ａ）に連結されて“０”Ｖの電圧になり、隣接した他のメモリセルに連結されたビットライン（ＢＬ）は、一端がビットライン選択トランジスタによって電位が切られた状態になり電流が流れなくなる。よって、“Ｏ”Ｖの電圧に設定されたビットライン（ＢＬ）によって選択されたメモリセルから“１”または“０”のデータを判読するようになる。一方、ビットライン選択トランジスタが遮断される場合には、ビットライン（ＢＬ）に充電電流（Ｃｈａｒｇｉｎｇ Ｃｕｒｒｅｎｔ）が非常に短い時間の間に発生する可能性がある。この場合には、ビットライン（ＢＬ）とソースライン（ＳＬ）にかかる電圧の間の適切な電圧を印加してＢＪＴが動作しないエミッタ／コレクタの間の電圧（Ｍａｓｋ Ｖｏｌｔａｇｅ）を通じてマスキングすれば良い。
【００３７】
本発明による磁気抵抗メモリセルの選択トランジスタは、ＭＯＳ電流によってドレインジャンクション（Ｊｕｎｃｔｉｏｎ）付近で発生する衝撃イオン化（Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ）によってＭＯＳトランジスタのスレショルド電圧が低下して選択トランジスタ内の電流が増加するようになる。したがって、本発明のように、ＭＯＳトランジスタとバイポーラ接合トランジスタが結合された構造の選択トランジスタを採用すれば、磁気トンネル接合に要求される高記録電流を得ることができる。また、電流が流れる間にソースとボディー領域の間のダイオードが正バイアス条件（Ｆｏｒｗａｒｄ Ｂｉａｓ Ｃｏｎｄｉｔｉｏｎ）にあたるほどボディー領域の電位が増加すれば、ＭＯＳトランジスタにさらにバイポーラ接合トランジスタが形成される構造になるので、チャンネルの表面だけでなく、ボディー領域の全体を通じてバイポーラ電流がさらに流れるようになるので、結局、従来のＭＯＳトランジスタより非常に大きな電流を得ることができる。したがって、フローティングボディー効果を利用した選択トランジスタを構成することで、従来のＭＯＳトランジスタに比べて電流駆動能力が優れた選択トランジスタを具現することができ、その結果、磁気抵抗メモリ素子の高集積化を達成することができる。
【００３８】
磁気抵抗メモリ素子においては、磁気トンネル接合の抵抗の高低によって流れる電流の大きさを区分してデータを判読するようになる。したがって、磁気トンネル接合と直列で連結された選択トランジスタの抵抗が高ければ（すなわち、電流駆動能力が小さければ）判読動作の電流差が小さくてエラーが発生しやすくなる。しかし、本発明による選択トランジスタにおいては、フローティングボディー効果によってトランジスタの抵抗減少効果を誘導することにより、磁気トンネル接合の抵抗差が判読動作に一層大きな割合で反映できるようになる。さらに、バイポーラ電流はソースとドレインの間の電圧に大きく依存して、判読動作の際に一層大きな判読電流差を誘導することができる。したがって、バイポーラ動作を判読動作に使用すれば、データ“１”及び“０”の間の電流差を増加させてシグナルセンシングマージンを改善することができる。
【００３９】
一方、本発明による磁気抵抗メモリ素子の記録動作が完了した後にも、トランジスタのスレショルド電圧が増加した場合には漏洩電流が発生することがありうる。これを解決するため、記録モードが完了した後、ワードラインの電位をビットラインやソースラインより高く維持する。これによりゲート電極とボディー領域の間のカップリングによってボディー領域の電位がソースラインやビットラインより高くなるので、ボディー領域とソースの間、及びボディー領域とドレインの間に順方向電流が流れるので、ボディー領域に積もった電荷が抽出できる。その後、ワードライン電圧が低くなればボディー領域が初期状態に復帰するので、スレショルド電圧の上昇による漏洩電流の発生を抑制することができる。同様に、判読動作が終わった後にも、ワードラインの電位をビットラインやソースラインより高く維持することでボディー領域に積もった電荷を抽出して初期状態に復帰させることができる。
【００４０】
さらに、本発明による選択トランジスタをＦＩＮ形態のチャンネルを利用してＢＪＴを形成すれば、ゲート電極とボディー領域の間の電気容量（Ｃａｐａｃｉｔａｎｃｅ）が大きくなって、ゲート電圧によるボディー電位（Ｂｏｄｙ Ｐｏｔｅｎｔｉａｌ）の調節を円滑にすることができる。したがって、ＦＩＮ形態のチャンネルを持つ選択トランジスタを製造すれば、短チャンネル効果を抑制することができ、ＭＯＳ電流を増加させることができ、またＢＪＴ動作制御にも効果的であることができる。
【００４１】
以上の説明は本発明の技術思想を例示的に説明したものに過ぎないもので、本発明が属する技術分野で通常の知識を持った者であれば、本発明の範疇から逸脱しない範囲で多様な修正及び変形が可能であろう。したがって、本明細書に開示した実施例は本発明の技術思想を限定するためでなく説明するためのものである。本発明の保護範囲は特許請求の範囲によって解釈されなければならなく、それと同等な範囲内にあるすべての技術思想は本発明の権利範囲に含まれるものと解釈されなければならない。
【産業上の利用可能性】
【００４２】
本発明は、高集積の磁気抵抗メモリ素子に必要な選択トランジスタの電流駆動能力をフローティングボディー効果を利用して向上させた磁気抵抗メモリセル、これを含む磁気抵抗メモリ素子及びその動作方法に適用可能である。
【符号の説明】
【００４３】
１０    磁気トンネル接合素子
１１    固定磁化層
１２    トンネルバリア層
１３    自由磁化層
２０    ゲート電極
２２    ゲート絶縁膜
２４    ゲート側壁スペーサ
４０    第１及び第２拡散領域
５０    コンタクトプラグ
ＳＬ    ソースライン
ＢＬ    ビットライン
ＷＬ    ワードライン
【図１ａ】
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【図１ｂ】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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