(57)【要約】【課題】本発明は、オーバーサンプルされた３相信号をベースバンド信号帯の直交信号に変換する信号処理回路を、低消費電力で構成する。【解決手段】オーバーサンプルされた第１の３相デジタル信号をダウンサンプルし、第２の３相デジタル信号を得るデシメーションフィルタ１００と、第２の３相デジタル信号に対して３相−直交変換を施し、直交デジタル信号を得る変換器２００とを具備する。【選択図】      図１
2010147698.tif 000002
【特許請求の範囲】
【請求項１】
オーバーサンプルされた第１の３相デジタル信号をダウンサンプルし、第２の３相デジタル信号を得るデシメーションフィルタと、
前記第２の３相デジタル信号に対して３相−直交変換を施し、直交デジタル信号を得る変換器と
を具備することを特徴とする信号処理回路。
【請求項２】
前記デシメーションフィルタは、ＣＩＣデシメーションフィルタであることを特徴とする請求項１記載の信号処理回路。
【請求項３】
前記デシメーションフィルタは、sincフィルタ及びダウンサンプラを複数段縦続接続して構成されることを特徴とする請求項１記載の信号処理回路。
【請求項４】
前記第２の３相デジタル信号はベースバンド周波数帯の信号であることを特徴とする請求項１記載の信号処理回路。
【請求項５】
受信された無線信号をダウンコンバートしてベースバンド周波数帯の３相アナログ信号を得る３相ダウンコンバータと、
前記ベースバンド周波数帯に比べて高いサンプルレートで前記３相アナログ信号に対してアナログ−デジタル変換を施して前記第１の３相デジタル信号を得るアナログ−デジタル変換器と、
請求項１記載の信号処理回路と
を具備することを特徴とする受信機。
【請求項６】
オーバーサンプルされた第１の３相デジタル信号をダウンサンプルし、第２の３相デジタル信号を得る第１のデシメーションフィルタと、
前記第２の３相デジタル信号に対して３相−直交変換を施し、第１の直交デジタル信号を得る変換器と、
前記第１の直交デジタル信号をダウンサンプルし、第２の直交デジタル信号を得る第２のデシメーションフィルタと
を具備することを特徴とする信号処理回路。
【請求項７】
前記第１のデシメーションフィルタ及び前記第２のデシメーションフィルタの少なくとも一方は、ＣＩＣデシメーションフィルタであることを特徴とする請求項６記載の信号処理回路。
【請求項８】
前記第１のデシメーションフィルタ及び前記第２のデシメーションフィルタの少なくとも一方は、sincフィルタ及びダウンサンプラを複数段縦続接続して構成されることを特徴とする請求項６記載の信号処理回路。
【請求項９】
前記第２の直交デジタル信号はベースバンド周波数帯の信号であることを特徴とする請求項６記載の信号処理回路。
【請求項１０】
受信された無線信号をダウンコンバートしてベースバンド周波数帯の３相アナログ信号を得る３相ダウンコンバータと、
前記ベースバンド周波数帯に比べて高いサンプルレートで前記３相アナログ信号に対してアナログ−デジタル変換を施して前記第１の３相デジタル信号を得るアナログ−デジタル変換器と、
請求項６記載の信号処理回路と
を具備することを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーサンプルされた３相信号に対してダウンサンプル及び３相−直交変換を施して直交信号を得る信号処理回路及びこれを用いた受信機に関する。
【背景技術】
【０００２】
受信機内部のミキサは、受信した無線信号に対してローカル信号を乗じてベースバンド信号を得るダウンコンバージョンを行う。通常、受信機はＩ（In-phase）信号及びＱ(Quadrature-phase)信号（以下、Ｉ信号及びＱ信号の双方を直交信号とも称する）を得るために、Ｉ信号生成用のミキサによってローカル信号と無線信号との乗算を行い、Ｑ信号生成用のミキサによって上記ローカル信号の位相をπ／２シフトさせた信号と上記無線信号との乗算を行う。
【０００３】
また、特許文献１には、互いに位相が２π／３ずつ異なる３相ローカル信号を無線信号に対して乗算する３相ミキサが開示されている。３相ミキサを使用することにより、受信機をより小面積かつ低消費電力で構成することができる。
【０００４】
ところで、実際に受信機内部で３相ミキサを使用する場合、３相ベースバンド信号を直交信号に変換する必要がある。３相信号から直交信号への変換は、理論的には、アナログ信号処理及びデジタル信号処理のいずれによっても実現可能である。しかしながら、上記３相−直交変換を行う３相−直交変換器のノイズ耐性、プロセス変動に対する耐性、回路面積及び消費電力等を考慮すると、デジタル信号処理によって上記変換を実現することが好ましい。また、非特許文献１記載の受信機のように、３相ミキサとオーバーサンプル型ＡＤＣ（analog-to-digital converter）とを直結する回路構成（いわゆるダイレクトコンバージョン）であれば、上記３相−直交変換はデジタル領域で行わざるを得ない。
【特許文献１】特許第４１８１１８８号公報
【非特許文献１】T. Yamaji, et al., "A Direct Conversion Receiver Adopting Balanced Three-Phase Analog System, "IEEE Int. Symp. On VLSI circuit, pp. 36-37, 2007
【発明の開示】
【発明が解決しようとする課題】
【０００５】
３相−直交変換をデジタル領域で行う場合、３相デジタル信号に対して所定の変換係数を乗算する必要がある。上記変換係数は有限の２進数によって表現不可能な値なので、当該変換係数をデジタル表現すれば量子化誤差が生じる。量子化誤差は所望信号成分のイメージ信号成分を生じさせ、受信機の受信性能を劣化させる。換言すれば、受信機の受信性能を良好にするためには、上記変換係数の語長（ビット長）を長くして量子化誤差を抑える必要がある。
【０００６】
ここで、非特許文献１記載の受信機において、オーバーサンプル型ＡＤＣに３相−直交変換器を直結すると仮定する。オーバーサンプル型ＡＤＣは、分解能が比較的低く、かつ、サンプルレートが比較的高い。具体的には、オーバーサンプル型ＡＤＣのサンプルレートはベースバンド周波数帯の数十乃至数百倍程度である。即ち、オーバーサンプル型ＡＤＣに直結された３相−直交変換器は、サンプルレートが高く、かつ、（変換係数の量子化誤差による受信性能の劣化を緩和するために）語長の長いデジタル信号を扱わなければならない。上記オーバーサンプル型ＡＤＣに３相−直交変換器を直結する構成は、回路面積及び消費電力の観点からすると好ましくないが、これに代替する構成は非特許文献１に開示されていない。
【０００７】
従って、本発明は、オーバーサンプルされた３相信号をベースバンド信号帯の直交信号に変換する信号処理回路を、低消費電力で構成することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る信号処理回路は、オーバーサンプルされた第１の３相デジタル信号をダウンサンプルし、第２の３相デジタル信号を得るデシメーションフィルタと、前記第２の３相デジタル信号に対して３相−直交変換を施し、直交デジタル信号を得る変換器とを具備する。
【０００９】
本発明の他の態様に係る信号処理回路は、オーバーサンプルされた第１の３相デジタル信号をダウンサンプルし、第２の３相デジタル信号を得る第１のデシメーションフィルタと、前記第２の３相デジタル信号に対して３相−直交変換を施し、第１の直交デジタル信号を得る変換器と、前記第１の直交デジタル信号をダウンサンプルし、第２の直交デジタル信号を得る第２のデシメーションフィルタとを具備する。
【発明の効果】
【００１０】
本発明によれば、オーバーサンプルされた３相信号をベースバンド信号帯の直交信号に変換する信号処理回路を、低消費電力で構成できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係る信号処理回路は、デシメーションフィルタ１００及び３相−直交変換器２００を有する。  
デシメーションフィルタ１００は、例えばsincフィルタ及びダウンサンプラで構成され、図示しないオーバーサンプル型ＡＤＣから３相デジタル信号が入力される。デシメーションフィルタ１００は、上記３相デジタル信号に対してフィルタ処理を行って、高くともベースバンド周波数帯の３相デジタル信号を得る。デシメーションフィルタ１００の行うフィルタ処理によって、入力された３相デジタル信号のサンプルレートは低下し（ダウンサンプルされ）、語長は伸びる。デシメーションフィルタ１００は、ダウンサンプル済みの３相デジタル信号を３相−直交変換器２００に入力する。
【００１２】
例えば、デシメーションフィルタ１００には、図２に示すようなＭ個（以降の説明において、Ｍは自然数を表す）の制御クロックが入力される。第１の制御クロックＣＬＫ１は、周期Ｔのパルス波である。第２の制御クロックＣＬＫ２は、周期２Ｔのパルス波（即ち、第１の制御クロックＣＬＫ１を２分周して得られるパルス波）である。第３の制御クロックＣＬＫ３は、周期４Ｔのパルス波（即ち、第１の制御クロックＣＬＫ１を２2分周して得られるパルス波）である。第Ｍの制御クロックは、周期２M-1Ｔのパルス波（即ち、第１の制御クロックＣＬＫ１を２M-1分周して得られるパルス波）である。図２に示す制御クロックが適用される場合、デシメーションフィルタ１００は入力された３相デジタル信号のサンプルレートを１／２M倍するフィルタ処理を行う。
【００１３】
３相−直交変換器２００は、所定の語長で表現されるデジタル変換係数を用いて、デシメーションフィルタ１００からの３相デジタル信号を、直交デジタル信号に変換する。３相−直交変換器２００は、直交デジタル信号を図示しないベースバンド処理部に入力する。
【００１４】
以下、３相−直交変換器２００の用いるデジタル変換係数の量子化誤差に起因するイメージ成分を定量的に評価する。  
まず、３相−直交変換器２００の入力信号ｘ（ｔ）を次の数式（１）で表現する。  
【数１】
2010147698.tif 000003
【００１５】
数式（１）においてＶaは振幅Ａ、初期位相Φ1の信号を表し、Ｖbは振幅Ｂ、初期位相Φ2の信号の位相を２π／３進めて得られる信号を表し、Ｖcは振幅Ｃ、初期位相Φ3の信号の位相を２π／３遅延させて得られる信号を表す。３相デジタル信号Ｖa、Ｖb及びＶｃの角周波数はいずれもωtである。数式（１）にオイラーの公式を適用すると次の数式（２）が得られる。
【数２】
2010147698.tif 000004
【００１６】
数式（２）によれば、入力信号ｘ（ｔ）の所望信号成分及びイメージ信号成分は次の数式（３）及び（４）で夫々表される。  
【数３】
2010147698.tif 000005
【００１７】
【数４】
2010147698.tif 000006
【００１８】
ここで、数式（２）において３相デジタル信号Ｖa、Ｖb及びＶcの振幅が同一（Ａ＝Ｂ＝Ｃ＝Ａｍ）、かつ、初期位相が同一（Φ1＝Φ2＝Φ3＝Φ）であることを仮定する。即ち、３相デジタル信号Ｖa、Ｖb及びＶcを直交デジタル信号ＶI及びＶQに変換するためには、３相−直交変換器２００は例えば次の数式（５）に示す行列演算を行えばよい。  
【数５】
2010147698.tif 000007
【００１９】
ここで、入力信号ｘ（ｔ）は、直交デジタル信号ＶI及びＶQを用いて数式（６）のように表すことができる。  
【数６】
2010147698.tif 000008
【００２０】
数式（２）及び（５）よりＶI及びＶQは次の数式（７）及び（８）で夫々表される。
【数７】
2010147698.tif 000009
【００２１】
【数８】
2010147698.tif 000010
【００２２】
数式（６）乃至（８）より、数式（５）に基づく３相−直交変換後の入力信号ｘ（ｔ）は次の数式（９）で表される。  
【数９】
2010147698.tif 000011
【００２３】
従って、数式（１０）に示すように、理想的な（即ち、量子化誤差の生じない）３相−直交変換を施した場合の入力信号ｘ（ｔ）idealにはイメージ信号成分が生じない。  
【数１０】
2010147698.tif 000012
【００２４】
しかしながら、実際には、数式（５）における変換係数行列の要素の各々は量子化誤差を伴う。即ち、３相−直交変換器２００は、実際には次の数式（１１）に示す行列演算によって、３相デジタル信号Ｖa、Ｖb及びＶcを直交デジタル信号ＶI'及びＶQ'に変換する。
【数１１】
2010147698.tif 000013
【００２５】
数式（１１）においてq1、q2及びq3は、２／３、−１／３及び１／√３の量子化誤差を夫々表す。  
前述したように数式（２）において３相デジタル信号Ｖa、Ｖb及びＶcの振幅が同一（Ａ＝Ｂ＝Ｃ＝Ａｍ）、かつ、初期位相が同一（Φ1＝Φ2＝Φ3＝Φ）であることを仮定すれば、数式（２）及び（１１）よりＶI'及びＶQ'は次の数式（１２）及び（１３）で夫々表される。
【数１２】
2010147698.tif 000014
【００２６】
【数１３】
2010147698.tif 000015
【００２７】
数式（６）、（１２）及び（１３）より、数式（１１）に基づく３相−直交変換後の入力信号ｘ（ｔ）は次の数式（１４）で表される。  
【数１４】
2010147698.tif 000016
【００２８】
従って、数式（１４）に示すように、現実の（即ち、量子化誤差を含んだ）３相−直交変換を施した場合の入力信号ｘ（ｔ）realには、量子化誤差に起因するイメージ信号成分が生じると共に、所望信号成分においても量子化誤差の影響が現れる。具体的には、例えば図６に示すように、３相−直交変換によって得られた直交デジタル信号のパワースペクトルにおいて所望信号のイメージ信号成分が生じる。尚、図６において、変換係数の語長は８ビットである。量子化誤差ｑ1、ｑ2及びｑ3は変換係数の語長を伸ばすことにより低減するので、本実施形態に係る信号処理回路に要求される受信性能と語長の伸長に伴う回路面積及び消費電力の増大との間のトレードオフを考慮して適切な語長を定めることが望ましい。即ち、３相−直交変換器２００は、本質的に、ある程度語長の長い信号処理を行う必要がある。故に、３相−直交変換器２００をデシメーションフィルタ１００の後段に配置すれば、図示しないオーバーサンプル型ＡＤＣに直結する場合に比べて取り扱う信号の語長はわずかに増えるもののサンプルレートが大幅に低下するため、結果的に３相−直交変換器２００の消費電力を抑えられる。
【００２９】
以上説明したように、本実施形態に係る信号処理回路は３相−直交変換器の前段に設けられたデシメーションフィルタがオーバーサンプル型ＡＤＣからの３相デジタル信号をダウンサンプルしている。従って、本実施形態に係る信号処理回路は、３相−直交変換器の動作速度を低く抑えられるので、低消費電力で構成できる。
【００３０】
（第２の実施形態）  
図３に示すように、本発明の第２の実施形態に係る信号処理回路は、上記図１に示す信号処理回路においてデシメーションフィルタ１００をダウンサンプル比の低いデシメーションフィルタを複数段縦続接続することにより構成している。以下の説明では、図３において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００３１】
図３において、デシメーションフィルタ１００は、Ｎ次sincフィルタ（以降の説明において、Ｎは自然数を表す。）及びダウンサンプラで構成されるデシメーションフィルタをＭ段縦続接続して構成されている。sincフィルタのようないわゆるコムフィルタ及びダウンサンプラで構成されるデシメーションフィルタを複数段縦続接続した構成は、ＣＩＣ（cascade integrator comb）デシメーションフィルタとして、例えば文献「E. B. Hogenauer, "An Economical Class of Digital Filters for Decimation and Interpolation," IEEE Trans. Acoustics, Speech and Signal Processing, vol. ASSP-20, no. 2, pp. 155-162, April 1981」に開示されている。ＣＩＣデシメーションフィルタは、デシメーションフィルタの回路規模を最小化するための回路構成である。従って、デシメーションフィルタ１００をＣＩＣデシメーションフィルタとして構成することにより回路面積の削減を期待できる。
【００３２】
第１段目のデシメーションフィルタはＮ次sincフィルタ１０１−１及びダウンサンプラ１０２−１で構成される。Ｎ次sincフィルタ１０１−１は、オーバーサンプル型ＡＤＣから入力される３相デジタル信号の折り返し雑音成分を除去するフィルタ処理を行う。一般に、sincフィルタの次数Ｎが高いほど折り返し雑音を効果的に除去できるものの、sincフィルタの回路面積及び消費電力は増大する。ダウンサンプラ１０２−１は、前述した第１の制御クロックＣＬＫ１によって制御され、Ｎ次sincフィルタ１０１−１によるフィルタ処理済みの３相デジタル信号のサンプルレートを１／２にするダウンサンプル処理を行う。
【００３３】
第２段目のデシメーションフィルタはＮ次sincフィルタ１０１−２及びダウンサンプラ１０２−２で構成される。Ｎ次sincフィルタ１０１−２は、ダウンサンプラ１０２−１から入力される３相デジタル信号の折り返し雑音成分を除去するフィルタ処理を行う。ダウンサンプラ１０２−２は、前述した第２の制御クロックＣＬＫ２によって制御され、Ｎ次sincフィルタ１０１−２によるフィルタ処理済みの３相デジタル信号のサンプルレートを１／２にするダウンサンプル処理を行う。
【００３４】
第Ｍ段目のデシメーションフィルタはＮ次sincフィルタ１０１−Ｍ及びダウンサンプラ１０２−Ｍで構成される。Ｎ次sincフィルタ１０１−Ｍは、図示しないダウンサンプラ１０２−（Ｍ−１）から入力される３相デジタル信号の折り返し雑音を除去するフィルタ処理を行う。ダウンサンプラ１０２−Ｍは、前述した第Ｍの制御クロックＣＬＫＭによって制御され、Ｎ次sincフィルタ１０１−Ｍによるフィルタ処理済みの３相デジタル信号のサンプルレートを１／２にするダウンサンプル処理を行う。ダウンサンプラ１０２−Ｍは、ダウンサンプル済みの３相デジタル信号を３相−直交変換器２００に入力する。
【００３５】
以下、説明を簡単化するため、図４に示すように図３においてＮ＝２かつＭ＝４と仮定する。また、図４において、図示しないオーバーサンプル型ＡＤＣからの入力信号の語長は１ビットであるとする。図４のデシメーションフィルタ１００における、各段の出力信号の語長及びオーバーサンプル型ＡＤＣからの入力信号のサンプルレートを基準とした場合の各段の出力信号のダウンサンプル比を次の表に示す。
【表１】
2010147698.tif 000017
【００３６】
図４において、図示しないオーバーサンプル型ＡＤＣからの入力信号のサンプルレートを３２０ＭＨｚとした場合における、３相−直交変換器２００が用いる変換係数の語長とイメージ除去比との関係を図５に示す。図５において、所望信号の周波数は１００ｋＨｚであり、量子化ノイズフロアは−１１０ｄＢｍである。図５によれば、入力信号の振幅がある程度大きければ、変換係数の語長が長いほど大きなイメージ除去比が得られる。例えば入力信号の振幅が−５０ｄＢｍであれば、変換係数の語長を６ビットとする場合と９ビットとする場合とでは約３０ｄＢもの差が生じる。尚、図５において入力信号の振幅が比較的小さいと変換係数の語長に関わらずイメージ除去比は全体的に低くなっているが、これは量子化ノイズの影響が相対的に大きくなるためである。
【００３７】
以下、図４の信号処理回路による消費電力の削減効果を考察する。  
消費電力の指標として、デシメーションフィルタ１００の各段におけるダウンサンプラの数×サンプルレートと、３相−直交変換器２００における出力用ラッチ回路×サンプルレートとの和を評価する。３相−直交変換器２００が用いる変換係数の語長は８ビットとし、ダウンサンプル前の信号のサンプルレートを１とする。また、簡単化のために、デシメーションフィルタ１００の各段におけるダウンサンプラの数は各段における出力信号の語長に等しいものとし、３相−直交変換器２００における出力用ラッチ回路の数は出力信号の語長に等しいものとする。
【００３８】
図４において、第１段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々３及び１／２であり、第２段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々５及び１／４であり、第３段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々７及び１／８であり、第４段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々９及び１／１６であり、また、デシメーションフィルタ１００は３相デジタル信号を扱うので、デシメーションフィルタ１００の消費電力指標は、（３×１／２＋５×１／４＋７×１／８＋９×１／１６）×３と評価できる。また、図４において、３相−直交変換器２００の出力信号の語長及びサンプルレートが夫々１７及び１／１６であるので、３相−直交変換器２００の消費電力指標は、１７×１／１６と評価できる。即ち、図４の信号処理回路の消費電力指標は、約１３．６である。
【００３９】
図４の信号処理回路に対する比較例として、図４においてデシメーションフィルタ１００と３相−直交変換器２００とを逆順に接続した信号処理回路（即ち、オーバーサンプルされた３相デジタル信号をそのまま３相−直交変換する信号処理回路）を仮定し、同様に消費電力指標を評価する。尚、比較例におけるデシメーションフィルタは、３相−直交変換器の後段に接続されるため、２相（直交）デジタル信号を扱うものとする。
【００４０】
比較例において、３相−直交変換器の出力信号の語長及びサンプルレートが夫々９及び１であるので、３相−直交変換器の消費電力指標は、９×１と評価できる。また、比較例において、第１段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々１１及び１／２であり、第２段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々１３及び１／４であり、第３段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々１５及び１／８であり、第４段目のデシメーションフィルタにおける出力信号の語長及びサンプルレートが夫々１７及び１／１６であり、また、デシメーションフィルタ１００は２相デジタル信号を扱うので、デシメーションフィルタの消費電力指標は、（１１×１／２＋１３×１／４＋１５×１／８＋１７×１／１６）×３と評価できる。即ち、比較例の消費電力指標は、約３２．４である。
【００４１】
従って、図４の信号処理回路の消費電力は、オーバーサンプル型ＡＤＣに３相−直交変換器を直結して構成される比較例の半分以下であると評価できる。尚、デシメーションフィルタ中のsincフィルタには複数のラッチ回路及び演算回路（加算器、乗算器等）が含まれるので、デシメーションフィルタにおける実際の消費電力は上記指標以上に大きくなると予想される。即ち、現実には上記指標の差よりも大きな消費電力の削減効果を期待できる。
【００４２】
以上説明したように、本実施形態に係る信号処理回路は前述した第１の実施形態に係る信号処理回路におけるデシメーションフィルタをＣＩＣデシメーションフィルタとして構成している。従って、本実施形態に係る信号処理回路によれば、第１の実施形態に係る信号処理回路を小面積で構成できる。
【００４３】
（第３の実施形態）
図７に示すように、本発明の第３の実施形態に係る信号処理回路は、上記図１に示す信号処理回路において３相−直交変換器２００の後段に更にデシメーションフィルタ３００を設けて構成している。以下の説明では、図７において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４４】
デシメーションフィルタ３００は、例えばsincフィルタ及びダウンサンプラで構成され、３相−直交変換器２００から直交デジタル信号が入力される。デシメーションフィルタ２００は、上記直交デジタル信号に対してフィルタ処理を行って、高くともベースバンド周波数帯の直交デジタル信号を得る。デシメーションフィルタ３００の行うフィルタ処理によって、入力された直交デジタル信号のサンプルレートが低下し（ダウンサンプルされ）、語長が伸びる。デシメーションフィルタ３００は、ダウンサンプル済みの直交デジタル信号を図示しないベースバンド処理部に入力する。
【００４５】
例えば、デシメーションフィルタ３００には、前述したＭ個の制御クロックＣＬＫ１，…，ＣＬＫＭとは異なる（Ｌ−Ｍ）個の（以降の説明において、ＬはＭより大きな自然数を表す）の制御クロックが入力される。例えば、第（Ｍ＋１）の制御クロックＣＬＫ（Ｍ＋１）は、周期２MＴのパルス波（即ち、前述した第１制御クロックＣＬＫ１を２M分周して得られるパルス波）である。また、第Ｌの制御クロックは、周期２L-1Ｔのパルス波（即ち、前述した第１の制御クロックＣＬＫ１を２L-1分周して得られるパルス波）である上記制御クロックが適用される場合、デシメーションフィルタ３００は入力された直交デジタル信号のサンプルレートを１／２L-M倍するフィルタ処理を行う。
【００４６】
以下、３相−直交変換器２００の後段にデシメーションフィルタ３００を設けることの技術的意義を説明する。  
まず、図７における３相−直交変換器２００と、図示しないオーバーサンプル型ＡＤＣとにより生じる量子化ノイズを考察する。
【００４７】
上記オーバーサンプル型ＡＤＣは、サンプルレートがｆsのデルタシグマＡＤＣであるとする。ベースバンド周波数をｆbとすると、標本化定理によればデルタシグマＡＤＣの入力信号を復元するために必要なサンプルレートは２ｆbである。従って、デルタシグマＡＤＣのオーバーサンプル比ＯＳＲは次の数式（１５）で表される。
【数１５】
2010147698.tif 000018
【００４８】
上記オーバーサンプル型ＡＤＣがデルタシグマＡＤＣであるとすれば、量子化ノイズはノイズシェープ効果により高域側に追い出される。具体的には、１次のデルタシグマＡＤＣ内部の量子化器の片側ＰＳＤ（power spectral density）をSe（ｆ）とし、ノイズシェープされた後の片側ＰＳＤをSq（ｆ）とすると、次の数式（１６）が成立する。
【数１６】
2010147698.tif 000019
【００４９】
ここで、ＯＳＲ≫１を仮定すると、ベースバンド周波数帯におけるデルタシグマＡＤＣの出力信号の量子化ノイズの総量（平均二乗誤差電力）は、次の数式（１７）で表される。
【数１７】
2010147698.tif 000020
【００５０】
数式（１７）において、ΔはデルタシグマＡＤＣ内部の量子化器の量子化ステップ数（ＬＳＢ：量子化器の最大入力振幅／量子化器の最大コード）を示す。一方、量子化ノイズがノイズシェープされない場合、ベースバンド周波数帯内における量子化ノイズの総量（平均二乗誤差電力）は、次の数式（１８）で表される。
【数１８】
2010147698.tif 000021
【００５１】
数式（１７）及び（１８）におけるＯＳＲが等しい（即ち、両式におけるｆbが等しい）とすれば、デルタシグマＡＤＣのノイズシェープによって明らかに量子化ノイズの総量が低減している。
【００５２】
また、数式（１７）によれば、デシメーションフィルタ１００がダウンサンプルを行うとＯＳＲが低下するので、デシメーションフィルタ１００は量子化ノイズの総量が増加しないようにΔを等価的に小さくする必要がある。従って、Δを小さくするために、デシメーションフィルタ１００の出力信号の語長は入力信号の語長に比べて長くなるように構成される。
【００５３】
また、数式（１７）及び（１８）によれば、３相−直交変換器２００によって生じる量子化ノイズの総量をデルタシグマＡＤＣによって生じる量子化ノイズと同程度に抑えるには、当然ながらデルタシグマＡＤＣよりも更に小さなΔを設定する必要がある。即ち、３相−直交変換器２００はデシメーションフィルタ１００から入力される３相デジタル信号の語長よりも長い語長を変換係数に与える必要がある。
【００５４】
ここで、例えば、図示しないベースバンド処理部が要求するイメージ除去比が高々４０ｄＢ程度であるとすると、図５によれば変換係数の語長は６ビットで十分である。しかしながら、デルタシグマＡＤＣのオーバーサンプル比が高い場合には、デシメーションフィルタ１００から入力される３相デジタル信号の語長が６ビットを超えるおそれがある。前述したように、３相−直交変換器２００によって生じる量子化ノイズの総量をデルタシグマＡＤＣによって生じる量子化ノイズの総量と同程度に抑えるには、変換係数の語長をデシメーションフィルタ１００から入力される３相デジタル信号の語長よりも長くする必要がある。即ち、３相−直交変換器２００は、必然的に６ビットよりも長い語長を変換係数に与える必要がある。要求されるイメージ除去比を達成するに十分な語長（本例では６ビット）よりも不必要に長い語長を変換係数に与えることは、３相−直交変換器２００の回路面積及び消費電力の増大を招く。
【００５５】
前述した図１の信号処理回路では、デシメーションフィルタ１００が図示しないオーバーサンプル型ＡＤＣのオーバーサンプル比に対応するダウンサンプルを行うため、３相−直交変換器２００に入力される３相デジタル信号の語長が長くなりやすい。一方、図７の信号処理回路は、３相−直交変換器２００の前段にデシメーションフィルタ１００を有し、後段にデシメーションフィルタ３００を有する。従って、図７の信号処理回路において、デシメーションフィルタ１００は図示しないオーバーサンプル型ＡＤＣのオーバーサンプル比に応じたダウンサンプルの全てを単独で行う必要はなく、デシメーションフィルタ３００と分担できる。具体的には、デシメーションフィルタ１００は、出力信号の語長が３相−直交変換器２００が変換係数に与えるべき（即ち、要求されるイメージ除去比を達成するに十分な）語長よりも長くならない程度にダウンサンプルを行う。次に、３相−直交変換器２００は、上記語長を設定した変換係数を用いて３相−直交変換を行う。最後に、デシメーションフィルタ３００は、残りのダウンサンプルを行う。
【００５６】
以上説明したように、本実施形態に係る信号処理回路は、３相−直交変換器の前段及び後段にデシメーションフィルタを夫々設け、前段のデシメーションフィルタは出力信号の語長が３相−直交変換器が変換係数に与えるべき語長よりも長くならない程度にダウンサンプルを行い、３相−直交変換器は上記語長を設定した変換係数を用いて３相−直交変換を行い、後段のデシメーションフィルタは残りのダウンサンプルを行う。従って、本実施形態に係る信号処理回路は、３相−直交変換器の用いる変換係数に必要最低限の語長を設定すればよいので、低消費電力かつ小面積に構成できる。
【００５７】
（第４の実施形態）  
図８に示すように、本発明の第４の実施形態に係る信号処理回路は、上記図７に示す信号処理回路においてダウンサンプル比の低いデシメーションフィルタを複数段縦属接続してデシメーションフィルタ１００及びデシメーションフィルタ３００を構成している。以下の説明では、図８において図７と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００５８】
図８において、デシメーションフィルタ１００は、図３と同様に、Ｎ次sincフィルタ及びダウンサンプラで構成されるデシメーションフィルタをＭ段縦続接続して構成されている。また、図８において、デシメーションフィルタ３００は、Ｎ次sincフィルタ及びダウンサンプラで構成されるデシメーションフィルタを（Ｌ−Ｍ）段縦続接続して構成されている。このように、デシメーションフィルタ１００及びデシメーションフィルタ３００をＣＩＣデシメーションフィルタとして構成することにより回路面積の削減を期待できる。
【００５９】
以上説明したように、本実施形態に係る信号処理回路は前述した第３の実施形態に係る信号処理回路におけるデシメーションフィルタをＣＩＣデシメーションフィルタとして構成している。従って、本実施形態に係る信号処理回路によれば、第３の実施形態に係る信号処理回路を更に小面積で構成できる。
【００６０】
（第５の実施形態）  
図９に示すように、本発明の第５の実施形態に係る受信機は、アンテナ４０１、ＲＦフィルタ４０２、ＬＮＡ（Low Noise Amplifier）４０３、３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４及び信号処理回路５００を有する。
【００６１】
アンテナ４０１は、空間を伝播する信号を受信し、ＲＦフィルタ４０２に入力する。ＲＦフィルタ４０２は、アンテナ４０１からの信号に対して受信対象となる周波数以外の信号成分を抑圧するフィルタ処理を行って、ＬＮＡ４０３に入力する。ＬＮＡ４０３は、ＲＦフィルタ４０２からの信号を増幅し、３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４に入力する。
【００６２】
３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４は、３相ローカル信号をＬＮＡ４０３からの信号に対して乗算し、ベースバンド周波数帯の３相アナログ信号を得る。更に、３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４は、上記３相アナログ信号をベースバンド周波数に比べて高いサンプルレートでサンプルし、量子化して（アナログ−デジタル変換して）３相デジタル信号を得る。３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４は、上記３相デジタル信号を信号処理回路５００に入力する。
【００６３】
信号処理回路５００は、前述した第１乃至第４の実施形態のいずれかに係る信号処理回路で構成される。信号処理回路５００は、３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４からの３相デジタル信号に対して、前述したダウンサンプル及び３相−直交変換を行って、ベースバンド周波数帯の直交信号を生成する。上記直交信号は、図示しないベースバンド処理部によって復号等の各種処理を施される。
【００６４】
以上説明したように、本実施形態に係る受信機は、前述した第１乃至第４の実施形態のいずれかに係る信号処理回路を用いている。従って、本実施形態に係る受信機によれば、３相−直交変換及びダウンサンプルに関する消費電力を抑えられる。
【００６５】
（第６の実施形態）  
図１０に示すように、本発明の第６の実施形態に係る受信機は、上記図９に示す受信機において、３相ダウンコンバータ及び３相デルタシグマＡＤＣ４０４を３相ダウンコンバータ４１４及び３相デルタシグマＡＤＣ４０４に置き換えている。以下の説明では、図１０において図９と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００６６】
３相ダウンコンバータ４１４は、３相ローカル信号をＬＮＡ４０３からの信号に対して乗算し、ベースバンド周波数帯の３相アナログ信号を得る。３相ダウンコンバータ４１４は、上記３相アナログ信号を３相デルタシグマＡＤＣ４２４に入力する。
【００６７】
３相デルタシグマＡＤＣ４２４は、３相ダウンコンバータ４１４からの３相アナログ信号をベースバンド周波数に比べて高いサンプルレートでサンプルし、量子化して（アナログ−デジタル変換して）３相デジタル信号を得る。３相デルタシグマＡＤＣ４２４は、上記３相デジタル信号を信号処理回路５００に入力する。
【００６８】
以上説明したように、本実施形態に係る受信機は、前述した第１乃至第４の実施形態のいずれかに係る信号処理回路を用いている。従って、本実施形態に係る受信機によれば、３相−直交変換及びダウンサンプルに関する消費電力を抑えられる。
【００６９】
尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態に係る信号処理回路を示すブロック図。
【図２】図１の信号処理回路に入力される制御クロックを示すタイムチャート。
【図３】第２の実施形態に係る信号処理回路を示すブロック図。
【図４】第２の実施形態に係る信号処理回路の具体例を示すブロック図。
【図５】３相−直交変換に用いられる変換係数の語長と、イメージ除去比との関係を示すグラフ図。
【図６】３相−直交変換に用いられる変換係数を８ビットとした場合における、３相−直交変換によって得られる直交デジタル信号のパワースペクトルを示すグラフ図。
【図７】第３の実施形態に係る信号処理回路を示すブロック図。
【図８】第４の実施形態に係る信号処理回路を示すブロック図。
【図９】第５の実施形態に係る受信機を示すブロック図。
【図１０】第６の実施形態に係る受信機を示すブロック図。
【符号の説明】
【００７１】
１００・・・３相デシメーションフィルタ
１０１−１，１０１−２，…，１０１−Ｍ・・・sincフィルタ
１０２−１，１０２−２，…，１０２−Ｍ・・・ダウンサンプラ
２００・・・３相−直交変換器
３００・・・２相デシメーションフィルタ
３０１−１，３０１−２，…，３０１−（Ｌ−Ｍ）・・・sincフィルタ
３０２−１，３０２−２，…，３０２−（Ｌ−Ｍ）・・・ダウンサンプラ
４０１・・・アンテナ
４０２・・・ＲＦフィルタ
４０３・・・ＬＮＡ
４０４・・・３相ダウンコンバータ及び３相デルタシグマＡＤＣ
４１４・・・３相ダウンコンバータ
４２４・・・３相デルタシグマＡＤＣ
５００・・・信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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