(57)【要約】【課題】成長用基板上に選択成長用のマスクを配した後、横方向成長法を用いて半導体層を形成する工程を含む半導体発光装置の製造方法において、従来よりも成長過程の早い段階で平坦な膜を得ることができる半導体素子の製造方法を提供する。【解決手段】  成長用基板上を部分的に覆う選択成長用のマスクを成長用基板上に形成する。次に、成長用基板上のマスクで覆われていない非マスク部から半導体膜を横方向成長させてマスクを覆う貫通転位遮断層を形成する。次に、貫通転位遮断層の上に発光層を含むデバイス機能層をエピタキシャル成長させる。貫通転位遮断層を形成する工程は、常圧且つデバイス機能層の成長温度よりも低い温度雰囲気の下、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する。【選択図】図２
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【特許請求の範囲】
【請求項１】
有機金属気相成長法を用いた半導体素子の製造方法であって、
成長用基板上を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、
前記成長用基板上の前記マスクで覆われていない非マスク部から半導体膜を横方向成長させて前記マスクを覆う貫通転位遮断層を形成する工程と、
前記貫通転位遮断層の上にデバイス機能層をエピタキシャル成長させる工程と、を含み、
前記貫通転位遮断層を形成する工程は、常圧且つ前記デバイス機能層の成長温度よりも低い成長温度で、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記成長用基板はＣ面サファイア基板であり、
前記マスクは、前記サファイア基板の結晶方位の＜１１−２０＞方向と平行な辺を有するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有していることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記マスク部の幅は、１μｍ以上５μｍ以下であることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記貫通転位遮断層を形成する前に、前記貫通転位遮断層の成長温度よりも低い成長温度で、前記成長用基板上の前記非マスク部に低結晶性の緩衝層を形成する工程を更に含むことを特徴とする請求項１乃至４のいずれか１つに記載の半導体素子の製造方法。
【請求項６】
前記第１ステップと前記第２ステップにおける半導体膜の成長速度の比率は、１：１．５〜１：４であることを特徴とする請求項１乃至５のいずれか１つに記載の半導体素子の製造方法。
【請求項７】
前記貫通転位遮断層の成長温度は、前記デバイス機能層の成長温度よりも１００℃〜３００℃低いことを特徴とする請求項１乃至６のいずれか１つに記載の半導体素子の製造方法。
【請求項８】
前記貫通転位遮断層および前記デバイス機能層は、III族窒化物半導体からなることを特徴とする請求項１乃至７のいずれか１つに記載の半導体素子の製造方法。
【請求項９】
前記デバイス機能層は、発光層を含む発光動作層であることを特徴とする請求項１乃至８のいずれか１つに記載の半導体素子の製造方法。
【請求項１０】
有機金属気相成長法を用いて製造された半導体素子であって、
成長用基板上を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、
前記成長用基板上の前記マスクで覆われていない非マスク部から半導体膜を横方向成長させて前記マスクを覆う貫通転位遮断層を形成する工程と、
前記貫通転位遮断層の上にデバイス機能層をエピタキシャル成長させる工程と、を含み、
前記貫通転位遮断層を形成する工程が常圧且つ前記デバイス機能層の成長温度よりも低い成長温度で、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含む製造工程を経て製造された半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＧａＮ等のIII族窒化物半導体の結晶は、通常サファイア基板、ＳｉＣ基板等の成長用基板上にエピタキシャル成長させることにより得られる。しかしながら、これらの成長用基板とIII族窒化物半導体との格子状数には大きな差があるため（ＧａＮ層とサファイア基板の場合約１４％）、これらの成長用基板の上に成長させたIII族窒化物半導体の結晶には多数の結晶欠陥が生じていた。
【０００３】
かかる問題に対して、横方向成長法（ELOG：Epitaxial Lateral Overgrowth）が有効である。この方法は、例えば、開口部を設けたＳｉＯ２等からなる選択成長用マスクをサファイア基板上に形成し、マスクの開口部からIII族窒化物半導体の結晶を横方向に成長させて転位を曲げることにより、貫通転位の上層への伝搬を遮断するものである。
【特許文献１】特許第３９３０１６１号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の横方向成長法においては以下のような問題を有していた。すなわち、ＭＯＣＶＤ法を用いて形成されるIII族窒化物半導体は、供給された原料種が吸着・脱離を繰り返しながら成長基板上に成長がしていくこととなるが、選択成長用のマスクが形成された成長用基板上に原料種のマイグレーションが助長される条件で成長を行うと、III族窒化物半導体の成長が起り易い部分と成長が起こりにくい部分で成長速度に差が出やすい。つまり、成長が起こりやすい部分では、III族窒化物半導体の成長が集中する一方、成長しにくい部分には、III族窒化物半導体が殆ど成長せず、この部分が穴となって残る場合もある。面内において成長速度が著しく異なる部分が混在した状態で平坦な薄膜を形成することは困難である。そして、選択成長用のマスクを挟んで隣接するIII族窒化物半導体同士を融合させて平坦な膜を得ようとすると膜厚が必然的に厚くなり、これに伴って処理時間も増大する結果となっていた。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、成長用基板上に選択成長用のマスクを配した後、横方向成長法を用いて半導体層を形成する工程を含む半導体発光装置の製造方法において、従来よりも成長過程の早い段階で平坦な膜を得ることができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体発光素子の製造方法は、有機金属気相成長法を用いた半導体素子の製造方法であって、成長用基板上を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、前記成長用基板上の前記マスクで覆われていない非マスク部から半導体膜を横方向成長させて前記マスクを覆う貫通転位遮断層を形成する工程と、前記貫通転位遮断層の上にデバイス機能層をエピタキシャル成長させる工程と、を含み、前記貫通転位遮断層を形成する工程は、常圧且つ前記デバイス機能層の成長温度よりも低い成長温度で、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含む。
【０００７】
前記第１ステップと前記第２ステップにおける半導体膜の成長速度の比率は、１：１．５〜１：４であることが好ましい。また前記貫通転位遮断層の成長温度は、前記デバイス機能層の成長温度よりも１００℃〜３００℃程度低いことが好ましい。
【発明の効果】
【０００８】
本発明の半導体素子の製造方法によれば、ＥＬＯＧ法を用いて形成される貫通転位遮断層の導入により貫通転位の上層への伝搬を抑制することができるだけでなく、貫通転位遮断層の成長過程において原料種のマイグレーションが抑制される条件下で、成長速度が互いに異なる第１および第２ステップを交互に繰り返して成長を行うことにより、選択成長を伴うＥＬＯＧ法を適用しながらも、ＧａＮ膜の不均一成長を抑制して穴のない薄膜を形成することが可能となる。そして、貫通転位遮断層の薄膜化が実現できたことにより、従来の製法と比較して処理時間を大幅に短縮することが可能となる。
【発明の実施の形態】
【０００９】
以下、本発明の実施例について図面を参照しつつ説明する。図１は、本発明の実施例である半導体発光素子の製造工程フロー図である。図２（ａ）〜（ｅ）は、本発明の実施例である半導体発光素子の各製造工程毎の断面図である。
【００１０】
（選択成長用マスク形成工程  ステップＳ１）
はじめに、成長用基板を用意する。本実施例では、ＭＯＣＶＤ法（有機金属気相成長法）によりＧａＮ系の半導体エピタキシャル層を形成することができるＣ面を結晶成長面とするＣ面サファイア基板１０を成長用基板として用いた。
【００１１】
次に、サファイア基板１０上にＧａＮ膜の選択成長を行うためのマスク層を形成する。マスク層は、サファイア基板１０上にストライプ状に配列されたＳｉＯ２マスク２０によって構成される。マスク層の形成手順は以下のとおりである。まず、ＥＢ（電子ビーム）法等によりサファイア基板１０上に膜厚１５０ｎｍ程度のＳｉＯ２膜を堆積させる。続いて、このＳｉＯ２膜上にレジストマスクを形成した後、例えばＣＨＦ３を用いたドライエッチングによりＳｉＯ２膜を選択的に除去することによりストライプ状のパターニングを施す。本実施例では、１μｍ幅でＳｉＯ２膜を除去し、３μｍ幅のＳｉＯ２を残すことによりマスク部２１と非マスク部２２とが交互に配されたストライプパターンを形成した。すなわち、サファイア基板１０上には、３μｍ幅のＳｉＯ２マスクが４μｍピッチで形成される。ここで、マスク部２１の伸張方向がサファイア基板１０の結晶方位の＜１１−２０＞（ａ軸）方向に平行となるようにパターニングするのが好ましい。このようにＳｉＯ２マスクを配置することにより、ＧａＮ膜の横方向成長が促進される（図２（ａ））。尚、ミラー指数＜＞は、等価な方向の総称を示す表記である。
【００１２】
尚、本実施例では、ＳｉＯ２によりマスク層を形成することとしたが、ＧａＮ膜の選択成長を行うことが可能な材料であればよく、例えばＴｉＯ２、ＳｉＮ、ＴｉＮを用いることもできる。また、ＳｉＯ２膜の膜厚は例えば１００〜５００ｎｍの範囲で形成することができるが、成膜時間及びその後のＧａＮ膜の成長容易性を考慮して１００〜２００ｎｍであることが好ましい。
【００１３】
また、ＳｉＯ２の成膜方法は、ＥＢ法に限らず、例えばスパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法を用いてもよい。また、ＳｉＯ２膜のエッチングはＣＨＦ３を用いたドライエッチングに限らず、ＣＦ４及びＣ２Ｆ８等を用いたドライエッチングでも良く、また、ＨＦ、ＢＨＦ、ＮＨ４Ｆ＋ＨＦ、ＫＯＨ、ＮａＯＨ（酸化物）、熱リン酸及、リン酸＋硫酸（窒化物）等を用いたウェットエッチングでも良い。
【００１４】
また、マスク部２１の幅は、後の貫通転位遮断層形成工程（ステップＳ３）において、成長過程の早い段階でマスク部２１上を覆い平坦な薄膜を形成できるように、また、Ｃ軸の傾斜現象の発生を防止するために５μｍ以下であることが望ましい。また、貫通転位遮断層４０が転位の上層への伝搬を遮断するように機能させるためには、マスク部２１の幅は１μｍ以上であることが好ましい。一方、非マスク部２２においては、転位の上層への伝搬は避けられないことから、この部分の幅をあまり広くとると転位密度の低減を図ることが困難となる。従って、非マスク部２２の幅は、３μｍ以下であることが好ましい。
【００１５】
また、ＳｉＯ２マスクは、サファイア基板１０上に適当な間隔をもって離散的に形成されていればよく、図３（ａ）〜（ｄ）に示すように、ストライプ状の他、ＧａＮ結晶の結晶方位＜１０−１０＞に平行な軸およびこれと同等な軸に平行な辺を有する三角形、六角形、ひし形等の多角形状が格子状に配列されたパターンであってもよい。
【００１６】
また、ＳｉＯ２マスクは、はじめにサファイア基板１０上にフォトレジストでパターンを形成しておき、その後ＳｉＯ２膜を堆積し、レジストマスク上に堆積された不要部分をリフトオフして形成してもよい。
【００１７】
また、成長用基板はサファイア基板に限らず、ＳｉまたはＳｉＣ基板等の半導体層の成長に適したものであればよい。
【００１８】
（低温バッファ層形成工程  ステップＳ２）
次に、ＳｉＯ２マスク２０が形成されたサファイア基板１０上にＧａＮからなる低結晶性の低温バッファ層３０を形成する。低温バッファ層３０は、サファイア基板１０とＧａＮ膜との間の格子不整合を緩和する緩衝層として機能する。
【００１９】
具体的には、ＭＯＣＶＤ装置内の温度を５２５℃に制御し、窒素（流量１３．５ＬＭ）および水素（流量７ＬＭ）の混合雰囲気下でトリメチルガリウム（ＴＭＧ）（流量１０μｍｏｌ／ｍｉｎ）およびアンモニア（ＮＨ３）（流量３．３ＬＭ）を供給して（この場合Ｖ／III比は１４０００程度となる）、膜厚２００ｎｍ程度の低温バッファ層３０を形成した。
【００２０】
かかる条件でＳｉＯ２マスク２０が形成されたサファイア基板１０上にＧａＮ膜の成長を行うと、マスク部２１上にはＧａＮ単結晶膜は成長せずに多結晶が成長し、非マスク部２２から露出したサファイア基板１０上にのみＧａＮの核成長が起る（図２（ｂ））。
【００２１】
尚、本工程において、雰囲気温度は４２５〜６２５℃の範囲に設定することができる。また、ＴＭＧ流量は３〜４５μｍｏｌ／ｍｉｎの範囲に設定することができるが、バッファ層３０の成膜均一性および上層のデバイス機能層５０の結晶性を高めるために９〜２３μｍｏｌの範囲に設定するのが好ましい。またＶ／III比は３０００〜２５０００の範囲に設定することができるが、デバイス機能層５０の結晶性を高くするために６０００〜１４０００の範囲に設定するのが好ましい。上記Ｖ／III比の範囲においてＮＨ３流量は、３．３〜５．５ＬＭの範囲に設定することができる。また、バッファ層３０の膜厚は、５００ｎｍ以下の範囲に設定することができる。
【００２２】
（貫通転位遮断層形成工程  ステップＳ３）
次に、ＥＬＯＧ法を用いて、ＳｉＯ２マスク層２０を覆うように貫通転位遮断層４０をサファイア基板１０上に形成する。貫通転位遮断層４０の成長過程においては、ＧａＮ膜の横方向成長が促進されるため、サファイア基板１０とＧａＮ膜との界面で発生した転位が屈曲して上方への転位の伝搬が抑えられ、上層の転位密度の低減を図ることができる。貫通転位遮断層４０を成長過程の早い段階で平坦化させ、薄膜化を図るためには、ＧａＮ膜の成長が起こりやすい部分と、成長が起こりにくい部分が併存しないようにＧａＮ膜成長を行うこと、つまり、供給される原料種のマイグレーションを抑制することが重要となる。本発明者らの研究により、成長温度、成長圧力および成長速度を最適化することにより、非マスク部２２でのＧａＮ膜の成長がほぼ偏りなく均一に起こり、膜厚約４００ｎｍの貫通転位遮断層４０を形成することができた（図２（ｃ））。
【００２３】
貫通転位遮断層４０は、常圧ＭＯＣＶＤ装置を用いて中温（８００℃）で成長を行った。通常、ＥＬＯＧ法を用いたＧａＮ膜成長においては、横方向成長を助長すべく、原料種のマイグレーションを促進させるため減圧下（例えば４×１０４Ｐａ）で成長を行うのが一般的である。しかしながら、原料種のマイグレーションが活発となると、ＧａＮ膜の成長が起こりやすい部分に原料種がより多く取り込まれ、面内において不均一な成長が起こりやすくなる。そうすると、上記したように、ＧａＮ膜の平坦化に要する膜厚は厚くなるとともに、成長しにくい部分は穴となってしまう場合もある。本実施例では、不均一成長の最大の要因と考えられる原料種のマイグレーションを抑制するべく、常圧下（８×１０４〜１１×１０４Ｐａ）でＧａＮ膜の成長を行った。また、原料種のマイグレーションは成長温度にも強く依存ため、本実施例では、貫通転位遮断層４０の成長温度を発光層５２を含むデバイス機能層５０の成長温度（約１０００℃）よりも２００℃程度低い８００℃として、マイグレーションの抑制を図ることとした。
【００２４】
かかる条件の下、成長速度が比較的低い条件でＧａＮ成長を行う処理（第１ステップと称する）と成長速度が比較的高い条件でＧａＮ膜の成長を行う処理（第２ステップと称する）とを交互に複数回繰り返すことにより、成長過程の早い段階でＧａＮ膜を平坦化させることができ、貫通転位遮断層４０の薄膜化を実現することができた。
【００２５】
具体的には、ＭＯＣＶＤ装置内部の圧力を約９．３×１０４Ｐａに保ち、温度を８００℃に制御し、窒素流量６ＬＭ、水素流量１３ＬＭの雰囲気下で、上記第１ステップにおいては、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量２．２ＬＭで供給し、成長速度２０ｎｍ／ｍｉｎでＧａＮ膜を２３ｎｍ成長させる。
【００２６】
一方、上記第２ステップにおいては、ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量４．４ＬＭで供給し、成長速度４５ｎｍ／ｍｉｎでＧａＮ膜を８０ｎｍ成長させる。
【００２７】
上記第１ステップおよび第２ステップを交互に４セット繰り返すことにより、ＳｉＯ２マスク２０のマスク部２１を挟んで隣接する低温バッファ層３０を起点として均一な横方向成長が起こり、これらが融合し、ＳｉＯ２マスク２０を覆う膜厚４００ｎｍ程度の貫通転位遮断層４０が形成できた。
【００２８】
このように、常圧および中温雰囲気下において原料種の供給量の制御によって成長速度が互いに異なる２つの条件を交互に繰り返す処理を行うことにより、ＧａＮ膜の不均一成長が抑制され、原料種の吸着と分解・脱離のバランスが調整される。その結果、選択成長用マスクを用いたＥＬＯＧ法でも成長過程の早い段階で穴のない平坦な薄膜を形成することが可能となった。
【００２９】
尚、本工程において成長温度は７００〜９００℃の範囲に設定することができる。また、上記第１ステップにおいては、ＧａＮ膜の成長速度を１０〜３０ｎｍ／ｍｉｎの範囲に設定することができる。また上記第２ステップにおいてはＧａＮ膜の成長速度を３０〜７０ｎｍ／ｍｉｎの範囲に設定することができる。この場合、第１ステップにおける成長速度と第２ステップにおける成長速度の比率は、概ね１：１．５〜１：４の範囲に保つことが好ましい。
【００３０】
（デバイス機能層形成工程  ステップＳ４）
次に、ＭＯＣＶＤ法により貫通転位遮断層４０の上にＧａＮ系半導体からなるｎ層５１、発光層５２およびｐ層５３を含む発光動作層によって構成されるデバイス機能層５０を形成する（図２（ｄ））。
【００３１】
具体的には、常圧ＭＯＣＤＶ装置の雰囲気温度を１０００℃に制御し、ＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ４を供給し、Ｓｉが５×１０１８ａｔｏｍ／ｃｍ３ドープされた膜厚１〜１０μｍ程度のｎ層５１を形成する。尚、ＴＭＧの流量は、１０〜７０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。また、ＮＨ３は３．３〜５．５ＬＭの範囲で変更することが可能である。また、Ｖ／III比は、２０００〜２２５００、より好ましくは３０００〜８０００の範囲に設定することが可能である。
【００３２】
次に、雰囲気温度を７６０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、トリメチルインジウム（ＴＭＩ）（流量３．６μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ／ＩｎｙＧａ１−ｙＮ（各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示ぜず）を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成がｙ＝０．２程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ＧａＮに代えてＩｎｘＧａ１−ｘＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように、流量調整が必要となる。また、歪緩和層の膜厚は、ＧａＮ/ＩｎｙＧａ１−ｙＮの各層の膜厚やペア数を変更することにより５０〜３００ｎｍの範囲で変更することが可能である。また、歪緩和層には、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。
【００３３】
次に、雰囲気温度を７３０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（流量１０μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ障壁層／ＩｎｚＧａ１−ｚＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の発光層５２を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎの組成がｚ＝０．３５程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、発光層５２には、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。
【００３４】
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量８．１μｍｏｌ／ｍｉｎ）、トリメチルアルミニウム（ＴＭＡ）（流量７．６μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０２０ａｔｏｍ／ｃｍ３ドープされた膜厚４０ｎｍ程度のｐＡｌｗＧａ１−ｗＮ層（図示せず）を形成する。尚、ＴＭＧの流量は４〜２０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ａｌの組成がｗ＝０．２程度となるようにＴＭＧとＴＭＡの流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐＡｌｗＧａ１−ｗＮ層の膜厚は２０〜６０ｎｍの範囲で変更することが可能である。
【００３５】
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０２０ａｔｏｍ／ｃｍ３ドープされた膜厚２００ｎｍ程度のｐ層７３を形成する。尚、ＴＭＧの流量は８〜３６μｍｏｌ／ｍｉｎの範囲で変更することが可能である。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ層３３の膜厚は１００〜３００ｎｍの範囲で変更することが可能である。続いて、約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ層５３を活性化させる。
【００３６】
尚、デバイス機能層としては、上記した本実施例の発光動作層によって構成されるもの限らず、トランジスタ等からなる回路動作層によって構成されるものであってもよい。ここで、本明細書において、デバイス機能層とは、半導体素子がその機能を発揮するために含まれるべき半導体で構成される層を指すこととする。例えば、単純なトランジスタであればｎ型半導体、ｐ型半導体及びｎ型半導体（又はｐ型半導体、ｎ型半導体及びｐ型半導体）のｐｎ接合によって構成される構造層を含む。尚、ｐ型半導体層、発光層及びｎ型半導体層によって構成され、注入されたキャリアの再結合によって発光動作をなす半導体層を特に発光動作層という。
【００３７】
以上の各工程を経ることにより半導体発光素子を製造するためのデバイスウエハが完成する。このデバイスウエハに対し、従来技術と同様にエッチング、電極形成、ダイシング等のプロセスを施すことによって半導体発光素子を製造することができる。図４（ａ）〜（ｃ）は、本実施例の製造方法を用いて作製された半導体発光素子の断面のＳＥＭ像であり、ＳｉＯ２マスク２０のマスク部２１／非マスク部２２の幅をそれぞれ２μｍ／２μｍ、３μｍ／１μｍ、４μｍ／１μｍとした場合を示している。同図に示すように、マスク部２１の幅が広くなると、貫通転位遮断層４０内部において、マスク部２１上部に空孔を伴う構造となるが、いずれの場合も不均一成長に起因する孔を生じることなく成長過程の早い段階で貫通転位遮断層４０を平坦化させることができた。貫通転位遮断層４０の膜厚は、いずれも４００ｎｍ程度と、従来の製法と比較して大幅に薄くすることができた。
【００３８】
このように、本発明の半導体素子の製造方法によれば、ＥＬＯＧ法により形成される貫通転位遮断層がサファイア基板と発光層を含むデバイス機能層との間に介在するため転位が曲げられて上層への伝搬が遮断されるので、デバイス機能層の転位密度の低減を図ることができる。また、貫通転位遮断層の成長過程において原料種のマイグレーションが抑制される条件下で、成長速度が互いに異なる第１および第２ステップを交互に繰り返して成長を行うことにより、選択成長を伴うＥＬＯＧ法を適用しながらも、ＧａＮ膜の不均一成長を抑制して穴のない薄膜を形成することが可能となる。そして、貫通転位遮断層の薄膜化が実現できたことにより、従来の製法と比較して処理時間を大幅に短縮することが可能となった。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例である半導体発光素子の製造工程フロー図である。
【図２】図２（ａ）〜（ｄ）は、本発明の実施例である半導体発光素子の製造工程毎の
【図３】図３（ａ）〜（ｅ）は、本発明の実施例であるＳｉＯ２マスクパターンの構成例を示す平面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の実施例である半導体発光素子の製造方法を用いて作製された半導体発光素子の断面の状態を示すＳＥＭ像である。
【符号の説明】
【００４０】
１０  サファイア基板
２０  ＳｉＯ２マスク
２１  マスク部
２２  非マスク部
３０  低温バッファ層
４０  貫通転位遮断層
５０  デバイス機能層
【図１】
2010147165.tif 000003
【図２】
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【図３】
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【図４】
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