(57)【要約】【課題】外部から供給される電源電圧が低くても、昇圧電圧を生成する回路のサイズを大きくすることなく、昇圧電圧を生成することのできる半導体装置を提供する。【解決手段】主チャージポンプ２４は、外部からの電圧が入力され、コンデンサの充電を繰り返す昇圧動作によって、入力された電圧を昇圧する。キャパシタＣｇ１は、主チャージポンプ２４の出力と接続される。正側副チャージポンプ２８は。主チャージポンプ２４の出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、主チャージポンプ２４の出力電圧を正または負に昇圧する。正側副チャージポンプ２８は、活性化されてから、正側副チャージポンプ２８の出力電圧が所望のレベルに達するまで昇圧動作を間欠的に行なう。【選択図】図３
2010259155.tif 000002
【特許請求の範囲】
【請求項１】
外部からの電圧が入力され、コンデンサの充電を繰り返す昇圧動作によって、前記入力された電圧を昇圧または負に昇圧する主チャージポンプと、
前記主チャージポンプの出力と接続されるキャパシタと、
前記主チャージポンプの出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、前記主チャージポンプの出力電圧を昇圧または負に昇圧する第１の副チャージポンプとを備え、
前記第１の副チャージポンプは、活性化されてから、前記第１の副チャージポンプの出力電圧が所望のレベルに達するまで前記昇圧動作を間欠的に行なう、半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記主チャージポンプの出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、前記主チャージポンプの出力電圧を昇圧または負の昇圧する第２の副チャージポンプとを備え、
前記第２の副チャージポンプが、最初に活性化して、前記第２の副チャージポンプの出力電圧が所望のレベルに達した後、前記第１の副チャージポンプが活性化し、
前記第２の副チャージポンプは、活性化されてから、前記第２の副チャージポンプの出力電圧が所望のレベルに達するまで前記昇圧動作を間欠的に行なう、請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、
前記主チャージポンプの出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、前記主チャージポンプの出力電圧を昇圧または負の昇圧する第２の副チャージポンプとを備え、
前記第２の副チャージポンプが、最初に活性化して、前記第２の副チャージポンプの出力電圧が所望のレベルに達した後、前記第１の副チャージポンプが活性化し、
前記第２の副チャージポンプは、前記昇圧動作を間欠的に行なわない、請求項１記載の半導体装置。
【請求項４】
前記第１および前記第２の副チャージポンプの一方が、前記主チャージポンプの出力電圧を昇圧して、正の昇圧電圧を出力し、他方が、前記主チャージポンプの出力電圧を負に昇圧して、負の昇圧電圧を出力する、請求項２または３記載の半導体装置。
【請求項５】
前記第１および前記第２の副チャージポンプは、外部からのコマンドに基づいて、前記間欠動作を行なうか、あるいは前記間欠動作を行わないかを切り換える、請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に外部電源を昇圧する機能を備えた半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリでは、メモリセルの消去および書き込みには、正および負の高電圧を同時に使用する。この正の高電圧ＶＰおよび負の高電圧ＶＮは、外部から供給される電源ＶＣＣからフラッシュメモリチップ内でチャージポンプにより生成される。
【０００３】
しかしながら外部電源ＶＣＣから、直接、正の高電圧ＶＰおよび負の高電圧ＶＮを生成しようとすると、チャージポンプのレイアウト面積が増大するという問題がある。
【０００４】
これに対して、特許文献１および特許文献２には、チャージポンプを階層化し、正の高電圧ＶＰおよび負の高電圧ＶＮを生成するチャージポンプ（副チャージポンプ）用の電源電圧(ＶＰＲＶ)を別のチャージポンプ(主チャージポンプ)で発生させることによって、面積増大問題に対して解決を図ることが記載されている。
【０００５】
図１２は、従来の内部高電圧発生回路の例を表わす図である。
図１２を参照して、外部から供給される電源ＶＣＣにより主チャージポンプ９１を駆動し、昇圧電圧ＶＰＲＶを得る。昇圧電圧ＶＰおよび昇圧電圧ＶＮ生成用の副チャージポンプ９２，９３は主チャージポンプ９１から出力される昇圧電圧ＶＰＲＶを電源としており、それぞれ活性化信号ＰＥおよびＮＥによりチャージポンプ動作を開始する。
【０００６】
図１３は、図１２の内部高電圧発生回路の信号の波形タイミングを表わす図である。図１３は、正電圧ＶＰを立上げた後に負電圧ＶＮを立上げる場合を表わしている。
【０００７】
まず、活性化信号ＰＥをＨレベルにしてＶＰ生成用の正側副チャージポンプ９２を活性化する。これによって、正の昇圧電圧ＶＰのレベルが上昇して所望のレベルになる。その後、活性化信号ＮＥをＨレベルにして、ＶＮ生成用の負側副チャージポンプを活性化すると、負の昇圧電圧ＶＮが設定したレベルに到達する。
【０００８】
このとき、正側副チャージポンプ９２の動作による主チャージポンプ９１から供給される消費電流は正の昇圧電圧ＶＰの立上時に大きく（（１）に示す）、昇圧電圧ＶＰが設定したレベルに到達すると減少する（（２）に示す）。
【０００９】
また、同様に、負側副チャージポンプ９３の動作による主チャージポンプ９１から供給される消費電流は、負の昇圧電圧ＶＮの立上時に大きく（（３）に示す）、昇圧電圧ＶＮが設定したレベルに到達すると減少する（（４）に示す）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２６２５４号公報
【特許文献２】特開平８−２２８４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、主チャージポンプのサイズは、あらゆる状況で所望の電圧で負荷電流を供給できる必要がある。特に昇圧電圧ＶＰやＶＮを立上げる際に主チャージポンプの負荷電流が最も大きくなるので、主チャージポンプはこの負荷電流に耐えうるものでなければならない。
【００１２】
しかしながら、近年マイコンの動作電圧を下げる傾向があり、それに伴い内蔵フラッシュメモリの電源電圧ＶＣＣも低下してきている。その結果、主チャージポンプの出力が昇圧電圧ＶＰまたは昇圧電圧ＶＮの立上動作に必要な出力が得られない場合もありうる。
【００１３】
図１４は、外部電源の電圧ＶＣＣが低い場合の図１２の内部高電圧発生回路の動作波形タイミングを表わす図である。
【００１４】
図１４を参照して、昇圧電圧ＶＰおよび昇圧電圧ＶＮの立上時の負荷電流が主チャージポンプ９１の供給能力を上回ると、主チャージポンプ９１の出力電圧ＶＰＲＶが低下する。昇圧電圧ＶＰおよび昇圧電圧ＶＮ生成用の副チャージポンプ９２，９３は、主チャージポンプ９１の出力電圧ＶＰＲＶが一定レベル以上あることを前提に設計されているので、主チャージポンプ９１の出力電圧ＶＰＲＶがそのレベルを下回ると（（５）に示す）、昇圧電圧ＶＰおよび昇圧電圧ＶＮは永久に立ち上がらない(（６）に示す）ため、フラッシュメモリの消去および書き込みといった動作を完了できなくなる。
【００１５】
したがって、電源電圧ＶＣＣが低い場合には、特許文献１および特許文献２で示されるように、チャージポンプを階層化するだけでは十分に対応できない。フラッシュメモリの消去および書き込みを正常に行なうためには、主チャージポンプのサイズを大きくせざるを得ない。
【００１６】
それゆえに、本発明の目的は、外部から供給される電源電圧が低くても、昇圧電圧を生成する回路のサイズを大きくすることなく、昇圧電圧を生成することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一実施例の半導体装置は、外部からの電圧が入力され、コンデンサの充電を繰り返す昇圧動作によって、入力された電圧を昇圧する主チャージポンプと、主チャージポンプの出力と接続されるキャパシタと、主チャージポンプの出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、主チャージポンプの出力電圧を昇圧する第１の副チャージポンプとを備え、第１の副チャージポンプは、活性化されてから、第１の副チャージポンプの出力電圧が所望のレベルに達するまで昇圧動作を間欠的に行なう。
【発明の効果】
【００１８】
本発明の半導体装置によれば、外部から供給される電源電圧が低くても、昇圧電圧を生成する回路のサイズを大きくすることなく、昇圧電圧を生成することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態の半導体装置の構成を表わす図である。
【図２】フラッシュメモリセルのデータ消去時の動作を説明するための図である。
【図３】第１の実施形態の内部高電圧発生回路の構成を表わす図である。
【図４】図３の主チャージポンプの構成を表わす図である。
【図５】図３の正側副チャージポンプの構成を表わす図である。
【図６】図３の負側副チャージポンプの構成を表わす図である。
【図７】図６の分圧部の構成の一例を表わす図である。
【図８】第１の実施形態の内部高電圧発生回路における信号のタイミング波形を表わす図である。
【図９】第２の実施形態の内部高電圧発生回路の構成を表わす図である。
【図１０】図８の正側副チャージポンプの構成を表わす図である。
【図１１】第２の実施形態の内部高電圧発生回路における信号のタイミング波形を表わす図である。
【図１２】従来の内部高電圧発生回路の例を表わす図である。
【図１３】図１２の内部高電圧発生回路における信号の波形タイミングを表わす図である。
【図１４】外部電源の電圧ＶＣＣが低い場合の図１２の内部高電圧発生回路の動作波形タイミングを表わす図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の実施形態の半導体装置の構成を表わす図である。
【００２１】
図１を参照して、この半導体装置１は、内部動作制御回路（シーケンサ）２と、内部電源生成回路３と、ディストリビュータ＆プリデコーダ４と、リードタイミング発生回路５と、出力データセレクタ６と、メモリアレイ７と、ロウデコーダ８と、Ｙデコーダ９と、Ｙゲート１０と、センスアンプ／ＷＤ１１とを備える。
【００２２】
内部動作制御回路（シーケンサ）２は、メモリセルのデータの消去や書込みの制御を行なう。たとえば、シーケンサ２は、メモリセルのデータの消去時には、正電圧の立上、負電圧の立上げ、正電圧の立下げ、負電圧の立下げ、メモリセルの消去状態チェック、十分消去されていないときの処理などからなる消去シーケンスを制御する。
【００２３】
シーケンサ２は、外部から消去コマンドが入力されると、昇圧電圧の発生のために、正側副ポンプ活性化信号ＰＥ、負側副ポンプ活性化信号ＮＥ、正側クロックイネーブル信号ＰＣＬＫＥ、負側クロックイネーブル信号ＮＣＬＫＥのレベルを所定の順序で切り替える。また、シーケンサ２は、さらに入力された消去コマンドが副チャージポンプの間欠動作を禁止するコマンドの場合には、正側非間欠モード信号ＩＴＭ１、負側非間欠モード信号ＩＴＭ２をＨレベルにアサートする。
【００２４】
内部電源生成回路３は、第１段階の昇圧電圧ＶＰＲＶと第２段階の正および負の昇圧電圧ＶＰ，ＶＮを発生する内部高電圧発生回路１３と、その他の電圧を発生する電圧発生回路１２とを含む。
【００２５】
ディストリビュータ＆プリデコーダ４は、内部電源生成回路３で生成された電圧、シーケンサ２で生成された信号、および外部から入力されたアドレスなどを、メモリアレイ７などへ供給する。
【００２６】
リードタイミング発生回路５は、外部から入力されるタイミング信号に従って、ディストリビュータ＆プリデコーダ４およびセンスアンプ１１のタイミングを制御する。
【００２７】
出力データセレクタ６は、メモリセルから読み出された複数のデータの中から一部のデータやシーケンサ２より出力されるステータスデータを選択して外部へ出力する。
【００２８】
メモリアレイ７は、行列状に配置された複数のフラッシュメモリセルを含む。
図２は、一般的なＮＯＲ型フラッシュメモリセルのデータ消去時の動作を説明するための図である。
【００２９】
図２を参照して、フレッシュメモリセルのデータの消去時には、コントロールゲートＣＧに第２段階の負の昇圧電圧ＶＮが与えられ、Ｐウエルに第２段階の正の副昇圧電圧ＶＰが与えられる。その結果、浮遊ゲートＦＧからＰ基板へウエルへトンネル電流が流れ、浮遊ゲートＦＧ中の電子が引き抜かれる。
【００３０】
ロウデコーダ８は、メモリアレイ７内の行を選択する。
Ｙデコーダ９は、メモリアレイ７内の列を選択する。
【００３１】
Ｙゲート１０は、メモリアレイ7内の選択された列と、センスアンプまたはライトトドライバ（ＷＤ）を接続する。
【００３２】
センスアンプ／ＷＤ１１は、読出し時にはメモリセルから出力されたデータを増幅して出力データセレクタ６へ出力する。センスアンプ／ＷＤ１１は、書込み時には外部から入力されたデータをメモリセルへ出力する。
【００３３】
（内部高電圧発生回路）
図３は、第１の実施形態の内部高電圧発生回路の構成を表わす図である。
【００３４】
図３を参照して、この内部高電圧発生回路１３は、主チャージポンプ２４と、正側副チャージポンプ２８と、負側副チャージポンプ３０とを備える。
【００３５】
主チャージポンプ２４は、電源電圧ＶＣＣにより駆動され、コンデンサの充電を繰り返す昇圧動作によって、第１段階の昇圧電圧ＶＰＲＶを出力する。
【００３６】
正側副チャージポンプ２８は、主チャージポンプ２４から出力された昇圧電圧ＶＰＲＶを電源として駆動され、コンデンサの充電を繰り返す昇圧動作によって、第２段階の正の昇圧電圧ＶＰを出力する。正側副チャージポンプ２８は、正側副ポンプ活性化信号ＰＥによって活性化し、ポンプクロックＣＬＫによってチャージ動作を行なう。また、正側クロックイネーブル信号ＰＣＬＫＥをトグルすることによってチャージ動作が間欠的に行なわれる。さらに正側非間欠モード信号ＩＴＭ１によって、正側副チャージポンプ２８の昇圧動作を間欠動作させるか、あるいは間欠動作させないかが切り替えられる。
【００３７】
負側副チャージポンプ３０は、主チャージポンプ２４から出力された昇圧電圧ＶＰＲＶを電源として駆動され、コンデンサの充電を繰り返す昇圧動作によって、第２段階の負の昇圧電圧ＶＮを出力する（負に昇圧する）。負側副チャージポンプ３０は、負側副ポンプ活性化信号ＮＥによって活性化し、ポンプクロックＣＬＫによってチャージ動作を行なう。また、負側クロックイネーブル信号ＮＣＬＫＥをトグルすることによってチャージ動作が間欠的に行なわれる。負側非間欠モード信号ＩＴＭ２によって、負側副チャージポンプ３０の昇圧動作を間欠動作させるか、あるいは間欠動作させないかが切り替えられる。
【００３８】
主チャージポンプ２４で生成された第１段階の昇圧電圧ＶＰＲＶは、正側および負側副チャージポンプ２８，３０に供給されるとともに、たとえばリード動作時にワード線に与えられる。
【００３９】
正側副チャージポンプ２８で生成された第２段階の正の昇圧電圧ＶＰは、たとえば消去動作時に、図２に示すように、ワード線を介してフラッシュメモリセルのコントロールゲートＶＧに与えられる。
【００４０】
負側副チャージポンプ３０で生成された第２段階の負の昇圧電圧ＶＮは、たとえば消去動作時に、図２に示すようにフラッシュメモリセルのＰ基板セルに与えられる。
【００４１】
（主チャージポンプ２４の構成）
図４は、図３の主チャージポンプと主チャージポンプに接続されたキャパシタの構成を表わす図である。図４は、主チャージポンプ２４が、一例として５段のダイオードで構成される場合を表わしている。
【００４２】
図４を参照して、この主チャージポンプ２４は、ダイオードＤ１〜Ｄ５と、キャパシタＣ１〜Ｃ５と、キャパシタＣｇ１と、制御信号生成回路８２とを備える。
【００４３】
複数個のダイオードＤ１〜Ｄ５は、縦列接続されている。縦列接続の一端が入力端子ＩＮ１で、他端が出力端子ＯＵＴ１とされる。入力端子ＩＮ１には、電源電圧ＶＣＣが与えられる。隣接するダイオード間のノードＮ１〜Ｎ４には、キャパシタＣ１〜Ｃ４の一端が接続される。
【００４４】
第１段のキャパシタＣ１、第３段のキャパシタＣ３の他端は、第１の制御信号端子ＣＯＮ１に接続される。第２段のキャパシタＣ２、第４段のキャパシタＣ４の他端は、第２の制御信号端子ＣＯＮ２に接続される。
【００４５】
第１の制御信号端子ＣＯＮ１から出力される第１の制御信号Ｓ１と第２の制御信号端子ＣＯＮ２から出力される第２の制御信号Ｓ２とは、いずれも振幅がＶＣＣであり、かつＨレベルとＬレベルの期間が互いに相補となる。
【００４６】
まず、第１の制御信号Ｓ１がＬレベルのときに、キャパシタＣ１に電圧ＶＣＣが充電される。
【００４７】
次に、第１の制御信号Ｓ１がＨレベルになると、キャパシタＣ１の電圧は第１の制御信号Ｓ１の電圧ＶＣＣだけ増加する。その結果、ノードＮ１の電圧が２ＶＣＣとなる。さらに、このとき第２の制御信号Ｓ２がＬレベルにあるから、キャパシタＣ２に２ＶＣＣの電圧が充電される。
【００４８】
次に、第２の制御信号Ｓ２がＨレベルになると、キャパシタＣ２の電圧は第２の制御信号Ｓ２の電圧ＶＣＣだけ増加する。その結果、ノードＮ２の電圧が３ＶＣＣとなる。さらに、このとき第１の制御信号Ｓ１がＬレベルにあるから、キャパシタＣ３に３ＶＣＣの電圧が充電される。
【００４９】
上記と同様の動作が繰り返されることによって、出力端子ＯＵＴ１の電圧ＶＰＲＶは、最大５ＶＣＣとなる。
【００５０】
キャパシタＣｇ１は、昇圧電圧ＶＰＲＶを平滑化するととともに、出力側で電流が消費されないときに、昇圧電圧ＶＰＲＶを蓄えておくチャージタンクとしての機能を有する。
【００５１】
第１の制御信号Ｓ１と第２の制御信号Ｓ２とは、制御信号生成回路８２で生成される。
制御信号生成回路８２は、分圧部９２と、比較器ＣＭＰ１と、ＮＡＮＤ回路Ｌ１と、インバータＬ２と、インバータＬ３と、ＮＡＮＤ回路Ｌ４と、インバータＬ５とを備える。
【００５２】
分圧部９２は、昇圧電圧ＶＰＲＶを１／５に分圧して、分圧電圧ＶＤ１を出力する。
比較器ＣＭＰ１には、振幅がＶＣＣである基準電圧ＶＲＥＦ１（たとえば１Ｖ）と、分圧部９２から出力される分圧電圧ＶＤ１とを比較して、比較結果を表わすフィードバック信号ＦＢ１を出力する。分圧電圧ＶＤ１がＶＲＥＦ１（１Ｖ）よりも低い場合、つまり昇圧電圧ＶＰＲＶが５Ｖよりも低い場合には、比較器ＣＭＰ１によって、フィードバック信号ＦＢ１はＨレベル（振幅がＶＣＣ）となる。また、分圧電圧がＶＲＥＦ１（１Ｖ）以上の場合、つまり昇圧電圧ＶＰＲＶが５Ｖ以上の場合には、比較器ＣＭＰ１によって、フィードバック信号ＦＢ１はＬレベルとなる。
【００５３】
ＮＡＮＤ回路Ｌ１およびインバータ回路Ｌ２によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）とフィードバック信号ＦＢ１から、第１の制御信号Ｓ１が生成される。フィードバック信号ＦＢ１がＨレベルのときに、第１の制御信号Ｓ１は、ポンプクロックＣＬＫと同相かつ同振幅となる。フィードバック信号ＦＢ１がＬレベルのときに、第１の制御信号Ｓ１は、Ｌレベルとなる。
【００５４】
インバータ回路Ｌ３、ＮＡＮＤ回路Ｌ４およびインバータ回路Ｌ５によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）とフィードバック信号ＦＢ１から、第２の制御信号Ｓ２が生成される。フィードバック信号ＦＢ１がＨレベルのときに、第２の制御信号Ｓ２は、ポンプクロックＣＬＫと逆相かつ同振幅となる。フィードバック信号ＦＢ１がＬレベルのときに、第２の制御信号Ｓ２は、Ｌレベルとなる。
【００５５】
制御信号生成回路８２で生成される制御信号Ｓ１およびＳ２によって、主チャージポンプ２４は、昇圧電圧ＶＰＲＶが設定電圧（５Ｖ）となるまで昇圧動作を行ない、昇圧電圧ＶＰＲＶが設定電圧（５Ｖ）に達すると昇圧動作を停止する。
【００５６】
主チャージポンプ２４に接続された副チャージポンプ２８，３０側で電流が消費されない場合にでも、主チャージポンプ２４は、昇圧電圧ＶＰＲＶが設定電圧５Ｖ未満の場合には、昇圧動作を行なって、昇圧された電圧ＶＰＲＶに応じた電荷をチャージタンク用のキャパシタＣｇ１に蓄積する。
【００５７】
（正側副チャージポンプ２８の構成）
図５は、図３の正側副チャージポンプと正側副チャージポンプに接続されたキャパシタの構成を表わす図である。図５は、正側副チャージポンプ２８が、一例として５段のダイオードで構成される場合を表わしている。
【００５８】
図５を参照して、この正側副チャージポンプ２８は、ダイオードＤ１１〜Ｄ１５と、キャパシタＣ１１〜Ｃ１４と、キャパシタＣｇ２と、制御信号生成回路８３とを備える。
【００５９】
複数個のダイオードＤ１１〜Ｄ１５は、縦列接続されている。縦列接続の一端が入力端子ＩＮ２で、他端が出力端子ＯＵＴ２とされる。入力端子ＩＮ２には、主チャージポンプ２４の出力電圧ＶＰＲＶが与えられる。隣接するダイオード間のノードＮ１１〜Ｎ１４には、キャパシタＣ１１〜Ｃ１４の一端が接続される。
【００６０】
第１段のキャパシタＣ１１、第３段のキャパシタＣ１３の他端は、第１の制御信号端子ＣＯＮ１１に接続される。第２段のキャパシタＣ１２、第４段のキャパシタＣ１４の他端は、第２の制御信号端子ＣＯＮ１２に接続される。
【００６１】
第１の制御信号端子ＣＯＮ１１から出力される第１の制御信号Ｓ１１と第２の制御信号端子ＣＯＮ１２から出力される第２の制御信号Ｓ１２とは、昇圧動作が行なわれているときには、いずれも振幅がＶＰＲＶ（＝５Ｖ）であり、かつＨレベルとＬレベルの期間が互いに相補となる。
【００６２】
まず、第１の制御信号Ｓ１１がＬレベルのときに、キャパシタＣ１１に電圧ＶＰＲＶが充電される。
【００６３】
次に、第１の制御信号Ｓ１１がＨレベルになると、キャパシタＣ１１の電圧は第１の制御信号Ｓ１１の電圧ＶＰＲＶだけ増加する。その結果、ノードＮ１１の電圧が２ＶＰＲＶとなる。さらに、このとき第２の制御信号Ｓ１２がＬレベルにあるから、キャパシタＣ１２に２ＶＰＲＶの電圧が充電される。
【００６４】
次に、第２の制御信号Ｓ１２がＨレベルになると、キャパシタＣ１２の電圧は第２の制御信号Ｓ１２の電圧ＶＰＲＶだけ増加する。その結果、ノードＮ１２の電圧が３ＶＰＲＶとなる。さらに、このとき第１の制御信号Ｓ１１がＬレベルにあるから、キャパシタＣ１３に３ＶＰＲＶの電圧が充電される。
【００６５】
上記と同様の動作が繰り返されることによって、出力端子ＯＵＴ１１の電圧ＶＰは、最大５ＶＰＲＶとなる。
【００６６】
キャパシタＣｇ２は、昇圧電圧ＶＰを平滑化するととともに、出力側で電流が消費されないときに、昇圧電圧ＶＰを蓄えておくチャージタンクとしての機能を有する。
【００６７】
第１の制御信号Ｓ１１と第２の制御信号Ｓ１２とは、制御信号生成回路８３で生成される。
【００６８】
制御信号生成回路８３は、分圧部９３と、比較器ＣＭＰ２と、ＯＲ回路Ｌ６と、ＮＡＮＤ回路Ｌ７と、ＮＡＮＤ回路Ｌ８と、入力された信号の振幅をＶＰＲＶに変換するレベルシフト回路ＬＶ１１と、ＯＲ回路Ｌ９と、インバータＬ１０と、ＮＡＮＤ回路Ｌ１１と、ＮＡＮＤ回路Ｌ１２と、入力された信号の振幅をＶＰＲＶに変換するレベルシフト回路ＬＶ１２とを備える。
【００６９】
分圧部９３は、昇圧電圧ＶＰを１／１０に分圧して、分圧電圧ＶＤ２を出力する。
比較器ＣＭＰ２には、基準電圧ＶＲＥＦ２（たとえば１Ｖ）と、分圧部９３から出力される分圧電圧ＶＤ２とを比較して、比較結果を表わすフィードバック信号ＦＢ２を出力する。分圧電圧ＶＤ２がＶＲＥＦ２（１Ｖ）よりも低い場合、つまり昇圧電圧ＶＰが１０Ｖも低い場合には、比較器ＣＭＰ２によって、フィードバック信号ＦＢ２はＨレベル（振幅がＶＣＣ）となる。また、分圧電圧ＶＤ２がＶＲＥＦ２（＝１Ｖ）以上の場合、つまり昇圧電圧ＶＰが１０Ｖ以上の場合には、比較器ＣＭＰ２によって、フィードバック信号ＦＢ２はＬレベルとなる。
【００７０】
ＯＲ回路Ｌ６と、ＮＡＮＤ回路Ｌ７、ＮＡＮＤ回路Ｌ８およびレベルシフト回路ＬＶ１によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）と、フィードバック信号ＦＢ２と、正側副ポンプ活性化信号ＰＥ、正側クロックイネーブル信号ＰＣＬＫＥ、および正側非間欠モード信号ＩＴＭ１とから第１の制御信号Ｓ１１が生成される。
【００７１】
正側非間欠モード信号ＩＴＭ１がＬレベルのときには、フィードバック信号ＦＢ２がＨレベルで、正側副ポンプ活性化信号ＰＥがＨレベルで、正側クロックイネーブル信号ＰＣＬＫＥがＨレベルであれば、第１の制御信号Ｓ１１は、ポンプクロックＣＬＫと同相でかつ振幅がＶＰＲＶとなる。
【００７２】
正側間欠モード信号ＩＴＭ１がＨレベルのときには、フィードバック信号ＦＢ２がＨレベルで、正側副ポンプ活性化信号ＰＥがＨレベルであれば、正側クロックイネーブル信号ＰＣＬＫＥのレベルに係らず、第１の制御信号Ｓ１１は、ポンプクロックＣＬＫと同相でかつ振幅がＶＰＲＶとなる。
【００７３】
ＯＲ回路Ｌ９と、インバータＬ１０と、ＮＡＮＤ回路Ｌ１１、ＮＡＮＤ回路Ｌ１２およびレベルシフト回路ＬＶ２によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）と、フィードバック信号ＦＢ２と、正側副ポンプ活性化信号ＰＥ、正側クロックイネーブル信号ＰＣＬＫＥ、および正側非間欠モード信号ＩＴＭ１とから第２の制御信号Ｓ１２が生成される。
【００７４】
正側非間欠モード信号ＩＴＭ１がＬレベルのときには、フィードバック信号ＦＢ２がＨレベルで、正側副ポンプ活性化信号ＰＥがＨレベルで、正側クロックイネーブル信号ＰＣＬＫＥがＨレベルであれば、第２の制御信号Ｓ１２は、ポンプクロックＣＬＫと逆相でかつ振幅がＶＰＲＶとなる。
【００７５】
正側非間欠モード信号ＩＴＭ１がＨレベルのときには、フィードバック信号ＦＢ２がＨレベルで、正側副ポンプ活性化信号ＰＥがＨレベルであれば、正側クロックイネーブル信号ＰＣＬＫＥのレベルに係らず、第２の制御信号Ｓ１２は、ポンプクロックＣＬＫと逆相でかつ振幅がＶＰＲＶとなる。
【００７６】
制御信号生成回路８３で生成される制御信号Ｓ１１およびＳ１２によって、正側副チャージポンプ２８は、昇圧電圧ＶＰが設定電圧１０Ｖとなるまで昇圧動作を行ない、昇圧電圧ＶＰが設定電圧１０Ｖに達すると昇圧動作を停止する。
【００７７】
（負側副チャージポンプ３０の構成）
図６は、図３の負側副チャージポンプと負側副チャージポンプに接続されたキャパシタの構成を表わす図である。図６は、負側副チャージポンプ３０が、一例として５段のダイオードで構成される場合を表わしている。
【００７８】
図６を参照して、この負側副チャージポンプ３０は、ダイオードＤ２１〜Ｄ２５と、キャパシタＣ２１〜Ｃ２５と、キャパシタＣｇ３と、制御信号生成回路８４とを備える。
【００７９】
複数個のダイオードＤ２１〜Ｄ２５が縦列接続されている。縦列接続の一端が入力端子ＩＮ３で、他端が出力端子ＯＵＴ３とされる。入力端子ＩＮ３には、主チャージポンプ２４の出力電圧ＶＰＲＶが与えられる。隣接するダイオード間のノードＮ２１〜Ｎ２４には、キャパシタＣ２１〜Ｃ２４の一端が接続される。
【００８０】
第１段のキャパシタＣ２１、第３段のキャパシタＣ２３の他端は、第１の制御信号端子ＣＯＮ２１に接続される。第２段のキャパシタＣ２２、第４段のキャパシタＣ２４の他端は、第２の制御信号端子ＣＯＮ２２に接続される。
【００８１】
第１の制御信号端子ＣＯＮ２１から出力される第１の制御信号Ｓ２１と第２の制御信号端子ＣＯＮ２２から出力される第２の制御信号Ｓ２２とは、昇圧動作が行なわれているときには、いずれも振幅がＶＰＲＶであり、かつＨレベルとＬレベルの期間が互いに相補となる。
【００８２】
まず、第１の制御信号Ｓ２１がＨレベルのときに、ノードＮ２１の電圧は、ダイオード２１によって入力端子ＩＮ３に向かって放電されＧＮＤレベルになる。
【００８３】
次に、第１の制御信号Ｓ２１がＬレベルになると、キャパシタＣ２１の電圧は第１の制御信号Ｓ２１の電圧ＶＰＲＶだけ減少する。その結果、ノードＮ２１の電圧が−ＶＰＲＶとなる。さらに、このとき第２の制御信号Ｓ２２がＨレベルにあるから、キャパシタＣ２２に−ＶＰＲＶの電圧が充電される。
【００８４】
次に、第２の制御信号Ｓ２２がＬレベルになると、キャパシタＣ２２の電圧は第２の制御信号Ｓ２２の電圧ＶＰＲＶだけ減少する。その結果、ノードＮ２２の電圧が−２ＶＰＲＶとなる。さらに、このとき第１の制御信号Ｓ２１がＨレベルにあるから、キャパシタＣ２３に−２ＶＰＲＶの電圧が充電される。
【００８５】
上記と同様の動作が繰り返されることによって、出力端子ＯＵＴ１１の電圧ＶＮの絶対値は、最大で−４ＶＰＲＶとなる。
【００８６】
キャパシタＣｇ３は、昇圧電圧ＶＮを平滑化するととともに、出力側で電流が消費されないときに、昇圧電圧ＶＮを蓄えておくチャージタンクとしての機能を有する。
【００８７】
第１の制御信号Ｓ２１と第２の制御信号Ｓ２２とは、制御信号生成回路８４で生成される。
【００８８】
制御信号生成回路８４は、分圧部９４と、比較器ＣＭＰ３と、ＯＲ回路Ｌ１３と、ＮＡＮＤ回路Ｌ１４と、ＮＡＮＤ回路Ｌ１５と、入力された信号の振幅をＶＰＲＶに変換するレベルシフト回路ＬＶ２１と、ＯＲ回路Ｌ１６と、インバータＬ１７と、ＮＡＮＤ回路Ｌ１８と、ＮＡＮＤ回路Ｌ１９と、入力された信号の振幅をＶＰＲＶに変換するレベルシフト回路ＬＶ２２とを備える。
【００８９】
分圧部９４は、たとえば図１４に示すような回路からなり、昇圧電圧ＶＮを４／１５分圧かつ電圧シフトして分圧電圧ＶＤ３を出力する。図１４では、分圧電圧ＶＤ３の値は、ＶＰＲＶ−（ＶＰＲＶ＋｜ＶＮ｜）×４／１５＝１１／１５×ＶＰＲＶ−４／１５×｜ＶＮ｜である。ＶＰＲＶ＝５Ｖの場合には、ＶＮ＝−１０ＶのときＶＤ３＝１Ｖとなる。
【００９０】
比較器ＣＭＰ３には、基準電圧ＶＲＥＦ３（たとえば１Ｖ）と、分圧部９４から出力される分圧電圧ＶＤ３とを比較して、比較結果を表わすフィードバック信号ＦＢ３を出力する。分圧電圧ＶＤ３がＶＲＥＦ３（１Ｖ）よりも低い場合、つまり昇圧電圧ＶＮの大きさ（絶対値）が１０Ｖも低い場合には、比較器ＣＭＰ３によって、フィードバック信号ＦＢ３はＨレベル（振幅がＶＣＣ）となる。また、分圧電圧ＶＤ３がＶＲＥＦ３（１Ｖ）以上の場合、つまり昇圧電圧ＶＮの大きさ（絶対値）が１０Ｖ以上の場合には、比較器ＣＭＰ３によって、フィードバック信号ＦＢ３はＬレベルとなる。
【００９１】
ＯＲ回路Ｌ１３と、ＮＡＮＤ回路Ｌ１４、ＮＡＮＤ回路Ｌ１５およびレベルシフト回路ＬＶ２１によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）と、フィードバック信号ＦＢ３と、負側副ポンプ活性化信号ＮＥ、負側クロックイネーブル信号ＮＣＬＫＥ、および負側非間欠モード信号ＩＴＭ２とから第１の制御信号Ｓ２１が生成される。
【００９２】
負側非間欠モード信号ＩＴＭ２がＬレベルのときには、フィードバック信号ＦＢ３がＨレベルで、負側副ポンプ活性化信号ＮＥがＨレベルで、負側クロックイネーブル信号ＮＣＬＫＥがＨレベルであれば、第１の制御信号Ｓ２１は、ポンプクロックＣＬＫと同相でかつ振幅がＶＰＲＶとなる。
【００９３】
負側非間欠モード信号ＩＴＭ２がＨレベルのときには、フィードバック信号ＦＢ３がＨレベルで、負側副ポンプ活性化信号ＮＥがＨレベルであれば、負側クロックイネーブル信号ＮＣＬＫＥのレベルに係らず、第１の制御信号Ｓ２１は、ポンプクロックＣＬＫと同相でかつ振幅がＶＰＲＶとなる。
【００９４】
ＯＲ回路Ｌ１６と、インバータＬ１７と、ＮＡＮＤ回路Ｌ１８、ＮＡＮＤ回路Ｌ１９およびレベルシフト回路ＬＶ２２によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）と、フィードバック信号ＦＢ３と、負側副ポンプ活性化信号ＮＥ、負側クロックイネーブル信号ＮＣＬＫＥ、負側非間欠モード信号ＩＴＭ２とから第２の制御信号Ｓ２２が生成される。
【００９５】
負側非間欠モード信号ＩＴＭ２がＬレベルのときには、フィードバック信号ＦＢ３がＨレベルで、負側副ポンプ活性化信号ＮＥがＨレベルで、負側クロックイネーブル信号ＮＣＬＫＥがＨレベルであれば、第２の制御信号Ｓ２２は、ポンプクロックＣＬＫと逆相でかつ振幅がＶＰＲＶとなる。
【００９６】
負側非間欠モード信号ＩＴＭ２がＨレベルのときには、フィードバック信号ＦＢ３がＨレベルで、負側副ポンプ活性化信号ＮＥがＨレベルであれば、負側クロックイネーブル信号ＮＣＬＫＥのレベルに係らず、第２の制御信号Ｓ２２は、ポンプクロックＣＬＫと逆相でかつ振幅がＶＰＲＶとなる。
【００９７】
制御信号生成回路８４で生成される制御信号Ｓ２１およびＳ２２によって、負側副チャージポンプ３０は、昇圧電圧ＶＮが設定電圧−１０ＶＰＲＶとなるまで負の昇圧動作を行ない、昇圧電圧ＶＰが設定電圧−１０ＶＰＲＶに達すると負の昇圧動作を停止する。
【００９８】
（動作）
図８は、第１の実施形態の内部高電圧発生回路における信号のタイミング波形を表わす図である。
【００９９】
図８は、正側副チャージポンプ２８を活性化させた後で、負側副チャージポンプ３０を活性化させる場合を表わしている。
【０１００】
まず、正側副ポンプ活性化信号ＰＥがＨレベルになって（（１）に示す）、正側副チャージポンプ２８が活性化される。
【０１０１】
正側副チャージポンプ２８の活性化時には、正側クロックイネーブル信号ＰＣＬＫＥをトグルさせて（（２）に示す）、正側副チャージポンプ２８を間欠動作させる。正側クロックイネーブル信号ＰＣＬＫＥがＨレベルの期間ｔａ１の長さは、主チャージポンプ２４に接続されたキャパシタＣｇ１の容量と、正側副チャージポンプ２８の消費電流と、正側副チャージポンプ２８の動作限界電圧によって決められる。また、正側クロックイネーブル信号ＰＣＬＫＥがＬレベルの期間ｔｓ１の長さは、主チャージポンプ２４に接続されたキャパシタＣｇ１の容量と、主ポンプの電流能力によって決められる。正側クロックイネーブル信号ＰＣＬＫＥがトグルされる期間、つまり正側副チャージポンプ２８が間欠動作する期間は、正側副チャージポンプ２８が活性化されてから正側副チャージポンプ２８の出力電圧ＶＰが所望のレベル（たとえば１０Ｖ）に達するまでの予め定められた時間である。
【０１０２】
（３）に示すように、正側副チャージポンプ２８が動作しているときに、主チャージポンプ２４からの電流が消費され、正側副チャージポンプ２８が停止しているときには、主チャージポンプ２４からの電流が消費されない。正側副チャージポンプ２８が停止しているときには、主チャージポンプ２４で昇圧された電圧ＶＰＲＶに応じた電荷がキャパシタＣｇ１に蓄積される。その結果、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、（４）に示すように、正側副チャージポンプ２８が動作しているときにはレベルが低下し、正側副チャージポンプ２８が停止すると回復する。
【０１０３】
昇圧電圧ＶＰが所望のレベルに到達すると（（５）に示す）、昇圧電圧ＶＰを維持するために、主チャージポンプ２４からの電流が少量であるが消費される（（６）に示す）。
【０１０４】
正側副ポンプ活性化信号ＰＥがＨレベルに活性化された後、所定時間経過して昇圧電圧ＶＰが所望のレベルに達した後、負側副ポンプ活性化信号ＮＥがＨレベルになって（（７）に示す）、負側副チャージポンプ３０を活性化させる。
【０１０５】
負側副チャージポンプ３０の活性化時には、負側クロックイネーブル信号ＮＣＬＫＥをトグルさせて（（８）に示す）、負側副チャージポンプ３０を間欠動作させる。負側クロックイネーブル信号ＮＣＬＫＥがＨレベルの期間ｔａ２の長さは、主チャージポンプ２４に接続されたキャパシタＣｇ１の容量と、負側副チャージポンプ３０の消費電流と、負側副チャージポンプ３０の動作限界電圧によって決められる。また、負側クロックイネーブル信号ＮＣＬＫＥがＬレベルの期間ｔｓ２の長さは、主チャージポンプ２４に接続されたキャパシタＣｇ１の容量と、主チャージポンプ２４の電流能力によって決められる。負側クロックイネーブル信号ＮＣＬＫＥがトグルされる期間、つまり負側副チャージポンプ３０が間欠動作する期間は、負側副チャージポンプ３０が活性化されてから負側副チャージポンプ３０の出力電圧ＶＮが所望のレベル（たとえば−１０Ｖ）に達するまでの予め定められた時間である。
【０１０６】
負側副チャージポンプ３０が動作しているときに、主チャージポンプ２４からの電流が消費され、負側副チャージポンプ３０が停止しているときには、主チャージポンプ２４からの電流が消費されない。主チャージポンプ２４から出力される電流は、負側副チャージポンプ３０に供給されるだけでなく、正側副チャージポンプ２８にも少量であるが供給される。したがって、このときの消費電流は、正側副チャージポンプ２８だけを動作させている（３）の場合よりも、大きな値となる（（９）に示す）。その結果、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、（１０）に示すように、負側副チャージポンプ３０が動作しているときにはレベルが低下し、負側副チャージポンプ３０の動作限界レベルを割ってしまう。しかし、負側副チャージポンプ３０を間欠動作させているため、負側副チャージポンプ３０が停止すると、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶのレベルは回復する。負側副チャージポンプ３０が停止しているときには、主チャージポンプ２４で昇圧された電圧ＶＰＲＶに応じた電荷がキャパシタＣｇ１に蓄積される。その結果、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、（１０）に示すように、負側副チャージポンプ３０が動作しているときにはレベルが低下し、負側副チャージポンプ３０が停止すると回復する。
【０１０７】
その後、負側副チャージポンプ３０が再度活性化すると、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶのレベルも低下していくが、負側副チャージポンプ３０を間欠動作させていればキャパシタＣｇ１に蓄えられる電荷によって、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、負側副チャージポンプ３０動作限界レベル以上となり、やがて昇圧電圧ＶＮは所望のレベルに到達する。
【０１０８】
（まとめ）
以上のように、本発明の実施形態によれば、副チャージポンプの昇圧電圧ＶＰ，ＶＮの立上時に間欠動作させることによって、副チャージポンプの電源である主チャージポンプのレベルを回復させることができる。その結果、昇圧電圧ＶＰ，ＶＮの立上時の負荷電流が主チャージポンプの能力よりも大きい場合でも、主チャージポンプ２４のサイズを増加させることなく、昇圧電圧を生成することができる。
【０１０９】
［第２の実施形態］
図９は、第２の実施形態の内部高電圧発生回路の構成を表わす図である。
【０１１０】
図９を参照して、この内部高電圧発生回路は、正側副チャージポンプだけが、図３のものと相違する。
【０１１１】
第２の実施形態の正側副チャージポンプ１２８は、主チャージポンプ２４から出力された昇圧電圧ＶＰＲＶを電源として駆動され、第２段階の正の昇圧電圧ＶＰを出力する。正側副チャージポンプ１２８は、正側副ポンプ活性化信号ＰＥによって動作し、ポンプクロックＣＬＫによってチャージ動作を行なう。正側クロックイネーブル信号ＰＣＬＫＥは、入力されないため、間欠的なチャージ動作は行われない。
【０１１２】
図１０は、図９の正側副チャージポンプと正側副チャージポンプに接続されたキャパシタの構成を表わす図である。図１０は、正側副チャージポンプ１２８が、一例として５段のダイオードで構成される場合を表わしている。
【０１１３】
図１０を参照して、この正側副チャージポンプ１２８が、図の第１の実施形態の正側副チャージポンプと相違する点は、以下である。
【０１１４】
制御信号生成回路８５は、分圧部９３と、比較器ＣＭＰ２と、ＮＡＮＤ回路Ｌ２０と、ＮＡＮＤ回路Ｌ２１と、入力された信号の振幅をＶＰＲＶに変換するレベルシフト回路ＬＶ１１と、インバータＬ２２と、ＮＡＮＤ回路Ｌ２３と、ＮＡＮＤ回路Ｌ２４と、入力された信号の振幅をＶＰＲＶに変換するレベルシフト回路ＬＶ１２とを備える。
【０１１５】
分圧部９３は、昇圧電圧ＶＰをたとえば１／５に分圧して、分圧電圧ＶＤ２を出力する。
【０１１６】
比較器ＣＭＰ２には、基準電圧ＶＲＥＦ２（たとえば１Ｖ）と、分圧部から出力される分圧電圧ＶＤ２とを比較して、比較結果を表わすフィードバック信号ＦＢ２を出力する。分圧電圧ＶＤ２がＶＲＥＦ２（１Ｖ）よりも低い場合、つまり昇圧電圧ＶＰが１０Ｖも低い場合には、比較器ＣＭＰ２によって、フィードバック信号ＦＢ２はＨレベル（振幅がＶＣＣ）となる。また、分圧電圧ＶＤ２がＶＲＥＦ２（１Ｖ）以上の場合、つまり昇圧電圧ＶＰが１０Ｖ以上の場合には、比較器ＣＭＰ２によって、フィードバック信号ＦＢ２はＬレベルとなる。
【０１１７】
ＮＡＮＤ回路Ｌ２０、ＮＡＮＤ回路Ｌ２１およびレベルシフト回路ＬＶ１１によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）と、フィードバック信号ＦＢ２と、正側副ポンプ活性化信号ＰＥとから第１の制御信号Ｓ３１が生成される。
【０１１８】
フィードバック信号ＦＢ２がＨレベルで、正側副ポンプ活性化信号ＰＥがＨレベルであれば、第１の制御信号Ｓ３１は、ポンプクロックＣＬＫと同相でかつ振幅がＶＰＲＶとなる。
【０１１９】
インバータＬ２２と、ＮＡＮＤ回路Ｌ２３、ＮＡＮＤ回路Ｌ２４およびレベルシフト回路ＬＶ１２によって、ポンプクロックＣＬＫ（振幅がＶＣＣ）と、フィードバック信号ＦＢ２と、正側副ポンプ活性化信号ＰＥとから第２の制御信号Ｓ３２が生成される。
【０１２０】
フィードバック信号ＦＢ２がＨレベルで、正側副ポンプ活性化信号ＰＥがＨレベルであれば、第２の制御信号Ｓ３２は、ポンプクロックＣＬＫと逆相でかつ振幅がＶＰＲＶとなる。
【０１２１】
制御信号生成回路８５で生成される制御信号Ｓ３１およびＳ３２によって、正側副チャージポンプ１２８は、昇圧電圧ＶＰが設定電圧１０Ｖとなるまで昇圧動作を行ない、昇圧電圧ＶＰが設定電圧１０Ｖに達すると昇圧動作を停止する。
【０１２２】
（動作）
図１１は、第２の実施形態の内部高電圧発生回路における信号のタイミング波形を表わす図である。この動作タイミング波形が、第１の実施形態と相違する点は、正側副チャージポンプ１２８に、正側クロックイネーブル信号ＰＣＬＫＥが入っていないことである。クロックイネーブル信号は負側副チャージポンプ３０のみに入力される。つまり、昇圧電圧の立上時に間欠動作させるのは負側副チャージポンプ３０のみとなる。
【０１２３】
これは、正側副チャージポンプ１２８による昇圧動作時には、負側副チャージポンプ３０は活性化されていないため、負側副チャージポンプ３０の動作によって電流は消費されない。そのため、外部からの電源ＶＣＣがある程度大きければ、正側副チャージポンプ１２８を間欠動作させなくても、昇圧電圧ＶＰは所望のレベルに達する。これに対して、負側副チャージポンプ３０による昇圧動作時には、正側副チャージポンプ１２８は活性化されており、昇圧電圧ＶＰを所望のレベルを維持するために、電流を消費する。そのため、外部からの電源ＶＣＣがある程度大きい場合でも、負側副チャージポンプ３０を間欠動作しなくては、昇圧電圧ＶＮは所望のレベルに達しないからである。
【０１２４】
図１１を参照して、まず、正側副ポンプ活性化信号ＰＥがＨレベルになって、正側副チャージポンプ１２８が活性化される。
【０１２５】
正側副チャージポンプ１２８が動作することによって、主チャージポンプ２４からの電流が消費されるが、正側副チャージポンプを間欠動作させなくても、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、正側副チャージポンプ１２８の動作限界レベルを割ることはない。
【０１２６】
正側副ポンプ活性化信号ＰＥがＨレベルに活性化された後、所定時間経過して昇圧電圧ＶＰが設定レベル（１０Ｖ）に達した後、負側副ポンプ活性化信号ＮＥがＨレベルになって、負側副チャージポンプ３０を活性化させる。
【０１２７】
昇圧電圧ＶＮの立上時に、負側クロックイネーブル信号ＮＣＬＫＥをトグルさせて（（１）に示す）、負側副チャージポンプ３０を間欠動作させる。
【０１２８】
負側副チャージポンプ３０が動作しているときに、主チャージポンプ２４からの電流が消費され、負側副チャージポンプ３０が停止しているときには、主チャージポンプ２４からの電流が消費されない。主チャージポンプ２４から出力される電流は、負側副チャージポンプ３０に供給されるだけでなく、正側副チャージポンプ１２８にも少量であるが供給される。その結果、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、（２）に示すように、負側副チャージポンプ３０が動作しているときにはレベルが低下し、負側副チャージポンプ３０の動作限界レベルを割ってしまう。しかし、負側副チャージポンプ３０を間欠動作させているため、負側副チャージポンプ３０が停止すると、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶのレベルは回復する。負側副チャージポンプ３０が停止しているときには、主チャージポンプ２４で昇圧された電圧ＶＰＲＶに応じた電荷がキャパシタＣｇ１に蓄積される。その結果、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、負側副チャージポンプ３０が動作しているときにはレベルが低下し、負側副チャージポンプ３０が停止すると回復する。
【０１２９】
その後、負側副チャージポンプ３０が再度活性化すると、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶのレベルも低下していくが、負側副チャージポンプ３０を間欠動作させていればキャパシタＣｇ１に蓄えられる電荷によって、主チャージポンプ２４が出力する昇圧電圧ＶＰＲＶは、負側副チャージポンプ３０の動作限界レベル以上となって、やがて昇圧電圧ＶＮは所望のレベルに到達する。
【０１３０】
（まとめ）
以上のように、本発明の実施形態によれば、外部からの電源ＶＣＣがある程度大きい場合には、昇圧電圧ＶＮの立上時に負側副チャージポンプのみ間欠動作させることによって、負側副チャージポンプの電源である主チャージポンプのレベルを回復させることができる。その結果、昇圧電圧ＶＮの立上時の負荷電流が主チャージポンプの能力よりも大きい場合でも、主チャージポンプのサイズを増加させることなく、昇圧電圧を生成することができる。
【０１３１】
（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含まれる。
【０１３２】
（１）  副チャージポンプ
本発明の実施形態では、正と負の２つの副チャージポンプを備える例について説明したが、これに限定するものではない。たとえば、３個以上の副チャージポンプを備えることしてもよい。また、正のみの複数の副チャージポンプを備えるものであってもよく、負のみの複数の副チャージポンプを備えるものであってもよい。
【０１３３】
（２）  適用例
本発明の実施形態では、主にフラッシュメモリへの適用について説明したが、これに限定するものではない。一般的な電源回路においてチャージポンプを階層化し、主チャージポンプの出力を副チャージポンプの電源としている場合において、副チャージポンプの立上電流が定常電流よりもかなり大きい場合にも適用可能である。
【０１３４】
（３）  非間欠モード信号
本発明の実施形態では、外部から入力された消去コマンドが副チャージポンプの間欠動作を禁止するコマンドの場合には、正側非間欠モード信号ＩＴＭ１、および負側非間欠モード信号ＩＴＭ２をＨレベルにアサートしたが、これに限定するものではない。
たとえば、外部電源ＶＣＣの大きさを検出し、外部電源ＶＣＣの大きさが第１の閾値ＴＨ１よりも小さい場合に、正側非間欠モード信号ＩＴＭ１をＬレベルにし、負側非間欠モード信号ＩＴＭ２をＨレベルにアサートし、外部電源ＶＣＣの大きさが第２の閾値ＴＨ２（ＴＨ１＞ＴＨ２）よりも小さい場合に、正側非間欠モード信号ＩＴＭ１、および負側非間欠モード信号ＩＴＭ２をＨレベルにアサートすることとしてもよい。
【０１３５】
（４）  間欠動作期間
本発明の実施形態では、正側クロックイネーブル信号ＰＣＬＫＥがトグルされる期間は、正側副チャージポンプ２８が活性化されてから正側副チャージポンプ２８の出力電圧ＶＰが所望のレベル（１０Ｖ）に達するまでの予め定められた時間とし、負側クロックイネーブル信号ＮＣＬＫＥがトグルされる期間は、負側副チャージポンプ３０が活性化されてから負側副チャージポンプ３０の出力電圧ＶＮが所望のレベル（−１０Ｖ）に達するまでの予め定められた時間としたが、これに限定されるものではない。
【０１３６】
正側クロックイネーブル信号ＰＣＬＫＥを正側副チャージポンプ２８を活性化後全期間トグルさせておいても、正側副チャージポンプ２８の出力電圧ＶＰが所望のレベル（１０Ｖ）の場合には、正側副チャージポンプ２８の動作は停止するので、正側副チャージポンプ２８の間欠動作自体も停止する。したがって、正側副チャージポンプ２８の活性化後、正側副チャージポンプ２８の出力電圧ＶＰが所望のレベル（１０Ｖ）に達するまでの間、正側副チャージポンプ２８が間欠動作することになる。
【０１３７】
同様に、負側クロックイネーブル信号ＮＣＬＫＥを負側副チャージポンプ３０を活性化後全期間トグルさせておいても、負側側チャージポンプ３０の出力電圧ＶＮが所望のレベル（−１０Ｖ）の場合には、負側副チャージポンプ３０の動作は停止するので、負側副チャージポンプ３０の間欠動作自体も停止する。したがって、負側副チャージポンプ３０の活性化後、負側副チャージポンプ３０の出力電圧ＶＮが所望のレベル（−１０Ｖ）に達するまでの間、負側副チャージポンプ３０が間欠動作することになる。
【０１３８】
（５）  昇圧と負の昇圧
本発明の実施形態では、主チャージポンプが入力される電圧を（正に）昇圧し、２つの副チャージポンプの一方が入力される電圧を（正に）電圧を昇圧し、２つの副チャージポンプの他方が入力される電圧を負に昇圧したが、これに限定するものではない。主チャージポンプが入力される電圧を負に昇圧するものであってもよい。また、２つの副チャージポンプの両方が入力される電圧を（正に）昇圧するものであってもよく、２つの副チャージポンプの両方が入力される電圧を負に昇圧するものであってもよい。
【０１３９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４０】
１  半導体装置、２  内部動作制御回路、３  内部電源生成回路、４  ディストリビュータ＆プリデコーダ、５  リードタイミング発生回路、６  出力データセレクタ、７  メモリアレイ、８  ロウデコーダ、９  Ｙデコーダ、１０  Ｙゲート、１１  センスアンプ／ＷＤ、１２  電圧発生回路、１３，９９，１２０  内部高電圧発生回路、２２  電源、２４，９１  主チャージポンプ、２８，９２，１２８  正側副チャージポンプ、３０，９３  負側副チャージポンプ、８２，８３，８４，８５  制御信号生成回路、Ｌ６，Ｌ９，Ｌ１３，Ｌ１６  ＯＲ回路、Ｌ１，Ｌ４，Ｌ７，Ｌ８，Ｋ１１，Ｌ１２，Ｌ１４，Ｌ１５，Ｌ１８，Ｌ１９、Ｌ２０，Ｌ２１，Ｌ２３，Ｌ２４  ＮＡＮＤ回路、Ｌ２，Ｌ３，Ｌ５，Ｌ１０，Ｌ２２  インバータ、ＬＶ１１，ＬＶ１２，ＬＶ２１，ＬＶ２２  レベルシフト回路、ＣＭＰ１，ＣＭＰ２，ＣＭＰ３  比較器、９２，９３，９４  分圧部、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃｇ１，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃｇ２，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃｇ３  キャパシタ、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ２５  ダイオード、ＩＮ１，ＩＮ２，ＩＮ３  入力端子、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３  出力端子、ＣＯＮ１，ＣＯＮ１１，ＣＯＮ１２  第１の制御信号端子、ＣＯＮ２，ＣＯＮ２１，ＣＯＮ２２  第２の制御信号端子、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、Ｒ１〜Ｒ１５  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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