(57)【要約】      （修正有）【課題】積層半導体装置の製造方法を提供する。【解決手段】第１基板および第２基板を準備する段階Ｓ７１２、Ｓ７２２と、第１基板の表面に第１支持部材を貼り付け、第２基板の表面に第２支持部材を貼り付ける段階Ｓ７１４、Ｓ７２４と、第１支持部材で第１基板を支持し、第２支持部材で第２基板を支持した状態で、第１基板および第２基板のそれぞれの裏面を研磨することにより第１基板および第２基板を薄化する段階Ｓ７１６、Ｓ７２６と、薄化された第１基板裏面と、第２基板の裏面とが対向するよう、第１基板および第２基板を接合する段階Ｓ７４２と、第２支持部材を剥離して第２基板の表面側を露出する段階Ｓ７４４とを備える。【選択図】図４
2010153645.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１基板および第２基板を準備する段階と、
（ｂ）第１支持部材に前記第１基板の一方の面を貼り付け、第２支持部材に前記第２基板の一方の面を貼り付ける段階と、
（ｃ）前記第１支持部材で前記第１基板を支持し、前記第２支持部材で前記第２基板を支持した状態で、前記第１基板および前記第２基板をそれぞれ研磨することにより前記第１基板および前記第２基板を薄化する段階と、
（ｄ）薄化された前記第１基板と前記第２基板とを互いに重ね合わせて接合する段階と、
を備える積層半導体装置の製造方法。
【請求項２】
前記段階（ｃ）では、前記第１支持部材で前記第１基板を支持した状態で前記第１基板の他方の面を研磨し、前記第２支持部材で前記第２基板を支持した状態で前記第２基板の他方の面を研磨し、
前記段階（ｄ）では、薄化された前記第１基板の前記他方の面と前記第２基板の前記他方の面とが対向するよう、前記第１基板および前記第２基板を接合する、
請求項１に記載の積層半導体装置の製造方法。
【請求項３】
前記段階（ｄ）では、前記第１支持部材で前記第１基板を支持し、前記第２支持部材で前記第２基板を支持した状態で、前記第１基板および前記第２基板を互いに接合する請求項１または２に記載の積層半導体装置の製造方法。
【請求項４】
前記段階（ｃ）で前記第１基板および前記第２基板をそれぞれ研磨した後、前記第１基板および前記第２基板をそれぞれ前記第１支持部材および前記第２支持部材から剥離させることなく前記段階（ｄ）を行う請求項３に記載の積層半導体装置の製造方法。
【請求項５】
（ｅ）前記第１基板と前記第２基板とを互いに接合した後、前記第２支持部材を剥離することにより、前記第２基板の前記第２支持部材に貼り付けられた側の面を露出する段階を更に備える請求項１から請求項４の何れか一項に記載の積層半導体装置の製造方法。
【請求項６】
前記第１支持部材および前記第２支持部材の少なくとも一方は、シリコン支持部材またはガラス基板である、
請求項１から請求項５の何れか一項に記載の積層半導体装置の製造方法。
【請求項７】
前記第１基板および前記第２基板は、前記一方の面および他方の面の間を貫通する貫通孔と、前記貫通孔に形成された、前記一方の面および前記他方の面の間を電気的に結合する貫通結合部と、をそれぞれ有し、
前記貫通結合部が互いに電気的に結合するよう、前記第１基板および前記第２基板が接合される、
請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記貫通孔および前記貫通結合部は、前記第１基板および前記第２基板を接合する段階より前に形成される、
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記貫通孔および前記貫通結合部は、前記第１基板および前記第２基板を接合する段階より後に形成される、
請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１基板および前記第２基板は、それぞれ絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有し、前記ＳＯＩ層が形成された面に前記第１支持部材および前記第２支持部材が貼り付けられる請求項１から請求項９の何れか一項に記載の積層半導体装置の製造方法。
【請求項１１】
（ｆ）第３基板を準備する段階と、
（ｇ）前記第３基板の一方の面を第３支持部材に貼り付け、前記第３支持部材で前記第３基板を支持した状態で、前記第３基板を研磨することにより前記第３基板を薄化する段階と、
（ｈ）前記第２基板と薄化された前記第３基板とを互いに重ね合わせて接合する段階と、
をさらに備える、請求項１から請求項１０までの何れか１項に記載の半導体装置の製造方法。
【請求項１２】
（ｉ）前記第２基板と前記第３基板とを互いに接合した後、前記第３支持部材を剥離することにより、前記第３基板の前記第３支持部材に貼り付けられた側の面を露出する段階と、をさらに備える請求項１１に記載の積層半導体装置の製造方法。
【請求項１３】
前記（ｆ）〜（ｉ）の段階を複数回繰り返して、前記第３基板を複数積層する段階、をさらに備える、
請求項１２に記載の積層半導体装置の製造方法。
【請求項１４】
前記第３基板は、前記一方の面および他方の面の間を貫通する貫通孔と、前記貫通孔に形成された、前記一方の面および前記他方の面の間を電気的に結合する貫通結合部と、を有し、
前記第２基板の前記貫通結合部と、前記第３基板の前記貫通結合部とが互いに電気的に結合するよう、前記第２基板および前記第３基板が接合される、
請求項１１から請求項１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記貫通孔および前記貫通結合部は、前記第２基板および前記第３基板を接合する段階より前に形成される、
請求項１４に記載の製造方法。
【請求項１６】
前記貫通孔および前記貫通結合部は、前記第１基板および前記第２基板を接合する段階より後に形成される、
請求項１４に記載の製造方法。
【請求項１７】
前記第３基板は、それぞれ絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有し、前記ＳＯＩ層が形成された面に前記第３支持部材が貼り付けられる請求項１１から１６の何れか一項に記載の積層半導体装置の製造方法。
【請求項１８】
（ｊ）第４基板を準備する段階と、
（ｋ）前記第２基板および前記第４基板を互いに接合する段階と、
をさらに備える請求項１から請求項１０までの何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第４基板は、絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有し、前記第２基板に接合される面は、前記ＳＯＩ層が形成された面である請求項１８に記載の積層半導体装置の製造方法。
【請求項２０】
（ｌ）第４基板を準備する段階と、
（ｍ）前記第３基板および前記第４基板を互いに接合する段階と、
をさらに備える請求項１１から請求項１７までの何れか１項に記載の製造方法。
【請求項２１】
前記第４基板は、絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有し、前記第３基板に接合される面は、前記ＳＯＩ層が形成された面である請求項２０に記載の積層半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体基板を積層して接合する積層半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を面積を増やすことなく高性能化することを目的として、複数の半導体チップを積層して接合した積層半導体装置が知られている。例えば、特許文献１は、複数の半導体装置が形成されたウエハを高精細にアライメントして積層する方法を開示する。特許文献１に記載されたウエハの積層方法によれば、ウエハ積層体にウエハを接合した後、回路面とは逆のウエハ面を研削・研磨して薄層化する。
【特許文献１】特開２００６−１００６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、半導体装置の動作速度の向上等を目的として、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）層を有するＳＯＩ基板に半導体素子が形成される場合がある。しかしながら、上記ＳＯＩ層は５０−１５０ｎｍ程度と非常に薄い。ＳＯＩ層のような薄膜を有する基板を積層するたびに上記薄層化を繰り返すと、上記薄層化時の加工プロセス等により上記薄膜が損傷を受ける場合がある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、第１基板および第２基板を準備する段階と、第１支持部材に第１基板の一方の面を貼り付け、第２支持部材に第２支持部材の一方の面を貼り付ける段階と、第１支持部材で第１基板を支持し、第２支持部材で第２基板を支持した状態で、第１基板および第２基板をそれぞれ研磨することにより第１基板および第２基板を薄化する段階と、薄化された第１基板と第２基板とを互いに重ね合わせて接合する段階とを備える積層半導体装置の製造方法が提供される。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【０００６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００７】
図１は、基板貼り合わせ装置２００の断面の一例を概略的に示す。基板貼り合わせ装置２００は、例えば、ＳＯＩ基板１２０とＳＯＩ基板１５０とを加圧および加熱して貼り合わせることにより、三次元的な積層半導体基板を製造する。基板貼り合わせ装置２００は、例えば、枠体２１０と、枠体２１０の内側に配置された押圧部２２０と、加圧ステージ２３０と、受圧ステージ２４０と、圧力検知部２５０とを備える。
【０００８】
枠体２１０は、互いに平行で水平な天板２１２および底板２１６と、天板２１２および底板２１６を結合する複数の支柱２１４とを備える。天板２１２、支柱２１４および底板２１６は、ＳＯＩ基板１２０またはＳＯＩ基板１５０への加圧の反力が作用した場合に変形が生じない程度の剛性を有する。
【０００９】
押圧部２２０は、枠体２１０の内側において、底板２１６の上に配置される。押圧部２２０は、底板２１６の上面に固定されたシリンダ２２２と、シリンダ２２２の内側に配置され、底板２１６に対して直角な方向（図中、Ｚ方向で表す。）に昇降するピストン２２４とを有する。
【００１０】
加圧ステージ２３０は、ピストン２２４の上端に搭載される。加圧ステージ２３０は、ピストン２２４の上端に結合された水平な板状の支持部２３２と、支持部２３２に平行な板状の第１基板保持部２３４とを有する。
【００１１】
第１基板保持部２３４は、複数のアクチュエータ２３５を介して、支持部２３２により支持される。アクチュエータ２３５は、図示された一対のアクチュエータ２３５の他に、紙面に対して前方および後方にも配置される。また、これらアクチュエータ２３５の各々は、相互に独立して動作させることができる。このような構造により、アクチュエータ２３５を適宜動作させることにより、第１基板保持部２３４の傾斜を任意に変えることができる。また、第１基板保持部２３４は、ヒータ２３６を有しており、当該ヒータ２３６により加熱される。
【００１２】
第１基板保持部２３４は、静電吸着、真空吸着等により、その上面に、支持部材３５０を吸着する。第１基板保持部２３４は、支持部材３５０のＳＯＩ基板１５０が貼り付けられていない面を吸着する。これにより、支持部材３５０およびＳＯＩ基板１５０は、第１基板保持部２３４と共に揺動する一方、支持部材３５０およびＳＯＩ基板１５０の、第１基板保持部２３４からの移動または脱落が防止される。
【００１３】
受圧ステージ２４０は、第２基板保持部２４２および複数の懸架部２４４を有する。懸架部２４４は、天板２１２の下面から垂下される。第２基板保持部２４２は、懸架部２４４の下端近傍において下方から支持され、加圧ステージ２３０に対向して配置される。受圧ステージ２４０は、ヒータ２４６を有しており、当該ヒータ２４６により加熱される。
【００１４】
第２基板保持部２４２は、下方から懸架部２４４により支持される一方、上方への移動は規制されない。ただし、天板２１２および第２基板保持部２４２の間には、複数のロードセル２５２、２５４、２５６が挟まれる。複数のロードセル２５２、２５４、２５６は、圧力検知部２５０の一部を形成して、第２基板保持部２４２の上方移動を規制すると共に、第２基板保持部２４２に対して上方に印加された圧力を検出する。
【００１５】
第２基板保持部２４２は、静電吸着、真空吸着等により、その下面に、支持部材３２０を吸着する。第２基板保持部２４２は、支持部材３２０のＳＯＩ基板１２０が貼り付けられていない面を吸着する。これにより、支持部材３２０およびＳＯＩ基板１２０は、第２基板保持部２４２と共に揺動する一方、支持部材３２０およびＳＯＩ基板１２０の、第２基板保持部２４２からの移動または脱落が防止される。
【００１６】
図１に示した状態では、押圧部２２０の支柱２１４はシリンダ２２２の中に引き込まれており、加圧ステージ２３０は降下している。従って、加圧ステージ２３０および受圧ステージ２４０の間には広い間隙がある。
【００１７】
接合の対象となる一対のＳＯＩ基板１２０およびＳＯＩ基板１５０のうち、一方のＳＯＩ基板１５０は、支持部材３５０に貼り付けられた状態で、上記間隙に対して側方から挿入されて、加圧ステージ２３０の上に載せられる。他方のＳＯＩ基板１２０も同様に、上記間隙に対して側方から挿入され、ＳＯＩ基板１５０に対向して受圧ステージ２４０に保持される。ＳＯＩ基板１２０は、支持部材３２０が貼り付けられた状態で基板貼り合わせ装置２００の内部に挿入されてもよく、支持部材３２０が貼り付けられていない状態で基板貼り合わせ装置２００の内部に挿入されてもよい。
【００１８】
図１に示すとおり、ＳＯＩ基板１２０の一方の面には、支持部材３２０が貼り付けられてよい。同様に、ＳＯＩ基板１５０の一方の面には、支持部材３５０が貼り付けられてよい。支持部材３２０および支持部材３５０は、それぞれ、例えば、ＵＶ硬化型液体接着剤によりＳＯＩ基板１２０またはＳＯＩ基板１５０に貼り付けられる。本実施形態において、ＳＯＩ基板１２０の支持部材３２０が貼り付けられていない面と、ＳＯＩ基板１５０の支持部材３５０が貼り付けられていない面とが、貼り合わされる。また、図１に示すとおり、本実施形態において、ＳＯＩ基板１２０およびＳＯＩ基板１５０の直径は、支持部材３２０および支持部材３５０の直径より小さくてよい。
【００１９】
ＳＯＩ基板１２０およびＳＯＩ基板１５０は、Ｚ方向に直交する平面内で相互に位置合わせされている。ＳＯＩ基板１２０とＳＯＩ基板１５０との位置合わせは、基板貼り合わせ装置２００により実施されてもよく、または、他の位置合わせ装置によって位置合わせされたＳＯＩ基板１２０およびＳＯＩ基板１５０が、基板貼り合わせ装置２００に搬送されてもよい。
【００２０】
基板貼り合わせ装置２００により、ＳＯＩ基板１２０とＳＯＩ基板１５０とを位置合わせする場合、例えば、押圧部２２０が、第１基板保持部２３４と第２基板保持部２４２との、水平方向、回転方向（水平方向に対する傾きを示す。）および垂直方向における、相対位置を調整してよい。
【００２１】
この場合、押圧部２２０は、例えば、図示されていない弾性変形体、圧電素子等により駆動されて、第１基板保持部２３４と第２基板保持部２４２との相対位置を、サブミクロン、ナノメートル単位で精密に調整してよい。押圧部２２０は、例えば、図示されていないサーボモータ、送りねじ等により駆動されて、第１基板保持部２３４と第２基板保持部２４２との相対位置を、大ストロークで低分解能に粗調整してよい。また、押圧部２２０は、上記粗調整を実行したのち、上記精密な調整を実行してよい。
【００２２】
ＳＯＩ基板１２０、支持部材３２０、ＳＯＩ基板１５０および支持部材３５０が、基板貼り合わせ装置２００の所定の位置に配された後、加圧ステージ２３０が受圧ステージ２４０に向かって上昇して、ＳＯＩ基板１２０とＳＯＩ基板１５０とを押圧する。さらに、押圧中に、ヒータ２４６、２３６が加圧ステージ２３０および受圧ステージ２４０を加熱する。これにより、ＳＯＩ基板１２０とＳＯＩ基板１５０とが接合される。
【００２３】
図２は、積層半導体基板１１０の断面の一例を概略的に示す。本実施形態において、積層半導体基板１１０は、ＳＯＩ基板１２０とＳＯＩ基板１５０とが積層されて得られる。ＳＯＩ基板１２０は、第１基板の一例であってよい。ＳＯＩ基板１５０は、第２基板の一例であってよい。
【００２４】
ＳＯＩ基板１２０は、基板本体１３２と、絶縁層１３４と、絶縁層１３４に接して形成されたＳＯＩ層１３６とを、この順に有する。基板本体１３２は、例えば、シリコン基板であってよい。ＳＯＩ基板１２０は、ＳＯＩ基板１２０の表面１２１および裏面１２９の間を貫通するスルーホール１２３を有してよい。スルーホール１２３は、貫通孔の一例であってよい。ＳＯＩ基板１２０は、表面１２１にアライメントマーク１２４を有してよい。
【００２５】
ＳＯＩ基板１２０は、複数の半導体チップ１２２を有してよい。半導体チップ１２２は、ＳＯＩ層１３６に形成された半導体素子１２７と、半導体素子１２７と他の半導体素子とを電気的に結合するバンプ１２８と、半導体素子１２７とバンプ１２８とを電気的に結合する埋め込み電極１２６を含んでよい。埋め込み電極１２６は、少なくとも一部がスルーホール１２３の内部に形成され、表面１２１および裏面１２９の間を電気的に結合する。埋め込み電極１２６は、貫通結合部の一例であってよい。
【００２６】
ＳＯＩ基板１５０は、ＳＯＩ基板１２０と同様の構成を有してよい。ＳＯＩ基板１５０は、基板本体１６２と、絶縁層１６４と、絶縁層１６４に接して形成されたＳＯＩ層１６６とを、この順に有する。基板本体１６２は、例えば、シリコン基板であってよい。ＳＯＩ基板１５０は、ＳＯＩ基板１５０の表面１５１および裏面１５９の間を貫通するスルーホール１５３を有してよい。スルーホール１５３は、貫通孔の一例であってよい。ＳＯＩ基板１５０は、表面１５１にアライメントマーク１５４を有してよい。
【００２７】
ＳＯＩ基板１５０は、複数の半導体チップ１５２を有してよい。半導体チップ１５２は、半導体チップ１２２と同様の構成を有してよい。本実施形態において、半導体チップ１５２は、埋め込み電極１５６と、半導体素子１５７と、バンプ１５８とを含む。埋め込み電極１５６、半導体素子１５７およびバンプ１５８は、それぞれ、埋め込み電極１２６、半導体素子１２７およびバンプ１２８と同様の構成を有するので、説明を省略する。
【００２８】
図２に示すとおり、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、ＳＯＩ基板１２０の裏面１２９と、ＳＯＩ基板１５０の裏面１５９とが対向するよう、接合される。これにより、ＳＯＩ基板１２０の裏面１２９に形成されたバンプ１２８と、ＳＯＩ基板１５０の裏面１５９に形成されたバンプ１５８とが電気的に結合される。また、ＳＯＩ基板１２０に形成された半導体チップ１２２と、ＳＯＩ基板１５０に形成された半導体チップ１５２とが積層されて、積層半導体装置１００が得られる。
【００２９】
積層半導体基板１１０は、例えば、基板貼り合わせ装置２００を用いて、バンプ１２８とバンプ１５８とが接合するように、ＳＯＩ基板１２０とＳＯＩ基板１５０との相対位置が調整された後、ＳＯＩ基板１２０とＳＯＩ基板１５０とが貼り合わせられて得られる。積層半導体基板１１０には、複数の積層半導体装置１００が形成されてよい。ダイシング等により積層半導体基板１１０を切断することで、個々の積層半導体装置１００が得られる。
【００３０】
図２に示すとおり、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、ＳＯＩ基板１２０のＳＯＩ層１３６が形成された表面１２１には支持部材３２０が貼り付けられ、ＳＯＩ基板１５０のＳＯＩ層１６６が形成された表面１５１には支持部材３５０が貼り付けられた状態で、貼り合わせられてよい。支持部材３２０および支持部材３５０には、それぞれ、位置合わせ用の指標３２６および指標３５６が形成されてよい。支持部材３２０および支持部材３５０の少なくとも一方は、シリコンウエハ等のシリコン支持部材、または、ガラス基板であってよい。支持部材３２０は、第１支持部材の一例であってよい。支持部材３５０は、第２支持部材の一例であってよい。
【００３１】
なお、本実施形態において、ＳＯＩ基板１２０の表面１２１およびＳＯＩ基板１５０の表面１５１には、支持部材３２０および支持部材３５０が貼り付けられ、ＳＯＩ基板１２０の裏面１２９とＳＯＩ基板１５０の裏面１５９とが対向するように、ＳＯＩ基板１２０およびＳＯＩ基板１５０が貼り合わせられる場合について説明した。しかしながら、ＳＯＩ基板１２０およびＳＯＩ基板１５０の貼り合わせ方法は、これに限定されない。
【００３２】
例えば、ＳＯＩ基板１２０の表面１２１には支持部材３２０が貼り付けられ、ＳＯＩ基板１２０の裏面１２９とＳＯＩ基板１５０の表面１５１とが対向するように貼り合わせられてよい。また、ＳＯＩ基板１５０の表面１５１には支持部材３５０が貼り付けられ、ＳＯＩ基板１２０の表面１２１とＳＯＩ基板１５０の裏面１５９とが対向するように貼り合わせられてよい。また、ＳＯＩ基板１２０の表面１２１と、ＳＯＩ基板１５０の表面１５１とが対向するように貼り合わせられてもよい。
【００３３】
また、本実施形態において、ＳＯＩ基板１２０とＳＯＩ基板１５０とが接合される段階の前に、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６が、ＳＯＩ基板１２０またはＳＯＩ基板１５０に形成される場合について説明したが、これに限定されない。例えば、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６は、ＳＯＩ基板１２０とＳＯＩ基板１５０とが接合される段階の後に形成されてよい。
【００３４】
このとき、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、バンプ１２８およびバンプ１５８を介して接合されてもよく、バンプ１２８およびバンプ１５８を介さずに接合されてもよい。例えば、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、対向する面に形成された保護膜同士が接合された後、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６が形成されてよい。上記保護膜は、例えば、ＳｉＯ２等の酸化膜またはポリイミド膜であってよい。また、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、対向する面に形成された樹脂により接合された後、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６が形成されてよい。上記樹脂は、例えば、ＢＣＢ樹脂（ダウケミカル社製）であってよい。
【００３５】
図３は、積層半導体基板６１０の断面の一例を概略的に示す。本実施形態において、積層半導体基板６１０は、積層半導体基板１１０とＳＯＩ基板１５０とが積層されて得られる。図３に示すとおり、積層半導体基板１１０およびＳＯＩ基板１５０は、積層半導体基板１１０を構成するＳＯＩ基板１５０の表面１５１と、積層半導体基板１１０と接合されるＳＯＩ基板１５０の裏面１５９とが対向するよう、接合される。これにより、積層半導体基板１１０を構成するＳＯＩ基板１５０の表面１５１に形成されたバンプ１１８と、積層半導体基板１１０と接合されるＳＯＩ基板１５０の裏面１５９に形成されたバンプ１５８とが電気的に結合される。また、積層半導体基板１１０に形成された半導体チップ１２２および半導体チップ１５２と、ＳＯＩ基板１５０に形成された半導体チップ１５２が積層されて、積層半導体装置６００が得られる。
【００３６】
積層半導体基板６１０は、例えば、積層半導体基板１１０と同様に、基板貼り合わせ装置２００を用いて接合される。積層半導体基板６１０には、複数の積層半導体装置６００が形成されてよい。ダイシング等により積層半導体基板６１０を切断することで、個々の積層半導体装置６００が得られる。
【００３７】
図４は、積層半導体装置６００の製造方法の一例を示す。図３に関連して説明したとおり、積層半導体装置６００は、積層半導体基板６１０を切断して得られる。積層半導体基板６１０は、第１基板の一例であるＳＯＩ基板１２０と、第２基板の一例であるＳＯＩ基板１５０と、第３基板の一例であるＳＯＩ基板１５０とを、この順に備える。積層半導体基板６１０は、例えば、基板貼り合わせ装置２００を用いて製造できる。以下、半導体チップ１２２と、半導体チップ１５２と、半導体チップ１５２とを、この順に積層して得られる積層半導体装置６００を例として、積層半導体装置の製造方法を説明する。
【００３８】
本実施形態においては、Ｓ７１２において、第１基板の一例として、ＳＯＩ基板１２０が準備される。また、Ｓ７２２およびＳ７３２において、第２基板および第３基板の一例として、複数のＳＯＩ基板１５０が準備される。
【００３９】
ＳＯＩ基板１２０は、例えば、以下の手順により準備できる。まず、基板本体１３２と絶縁層１３４とＳＯＩ層１３６とをこの順に有するＳＯＩ基板を準備する。ＳＯＩ基板は、市販のＳＯＩ基板であってよい。
【００４０】
半導体製造プロセスを用いて、ＳＯＩ層１３６にアライメントマーク１２４および半導体素子１２７が形成される。レーザー加工等により上記ＳＯＩ基板にスルーホール１２３が形成された後、めっき法により、スルーホール１２３に埋め込み電極１２６が形成され、ＳＯＩ基板１２０が得られる。また、ＳＯＩ基板１２０は、外周部がトリミングされてよい。これにより、ＳＯＩ基板１２０の直径は、上記市販のＳＯＩ基板の直径より小さくなる。以上により、ＳＯＩ基板１２０が準備される。ＳＯＩ基板１５０は、ＳＯＩ基板１２０と同様にして準備されてよい。
【００４１】
Ｓ７１４において、ＳＯＩ基板１２０の表面１２１に、第１支持部材の一例である支持部材３２０が貼り付けられる。同様に、Ｓ７２４およびＳ７３４において、それぞれのＳＯＩ基板１５０の表面１５１に、第２支持部材および第３支持部材の一例である支持部材３５０が貼り付けられる。なお、支持部材３２０のＳＯＩ基板１２０が貼付されない領域には、指標３２６が形成されてよい。指標３２６は、支持部材３２０がＳＯＩ基板１２０に貼付される前に形成されてもよく、支持部材３２０がＳＯＩ基板１２０に貼付された後に形成されてもよい。同様に、支持部材３５０のＳＯＩ基板１５０が貼付されない領域には、指標３５６が形成されてよい。
【００４２】
Ｓ７１６において、ＳＯＩ基板１２０が支持部材３２０に支持された状態で、ＳＯＩ基板１２０の裏面１２９が研磨される。これにより、ＳＯＩ基板１２０の基板本体１３２が研磨され、ＳＯＩ基板１２０を薄化できる。また、ＳＯＩ基板１２０の研磨面に、埋め込み電極１２６が露出する。ＳＯＩ基板１２０の裏面１２９は、例えば、バックグラインド工程で用いられるような砥石により研磨されてもよく、ＣＭＰ法により研磨されてもよい。
【００４３】
Ｓ７１６において、ＳＯＩ基板１２０の研磨面に、保護膜およびバンプ１２８が形成されてよい。保護膜は、ポリイミド膜、ＳｉＯ２膜等の絶縁性の膜であってよい。なお、図４において、保護膜は図示されていない。バンプ１２８は、フォトリソグラフィ法により保護膜をパターニングして形成された開口に、例えば、リフロー、めっき法または真空蒸着法により形成されてよい。
【００４４】
Ｓ７２６およびＳ７３６において、Ｓ７１６と同様に、それぞれのＳＯＩ基板１５０が支持部材３５０に支持された状態で、ＳＯＩ基板１５０の裏面１５９が研磨される。これにより、ＳＯＩ基板１５０の基板本体１６２が研磨され、ＳＯＩ基板１５０を薄化できる。また、ＳＯＩ基板１５０の研磨面に、埋め込み電極１５６が露出する。ＳＯＩ基板１２０と同様にして、ＳＯＩ基板１５０の研磨面に、保護膜およびバンプ１５８が形成されてよい。
【００４５】
Ｓ７４２において、ＳＯＩ基板１２０とＳＯＩ基板１５０とが接合される。ＳＯＩ基板１２０およびＳＯＩ基板１５０は、埋め込み電極１２６と埋め込み電極１５６とが、互いに電気的に結合するよう接合される。本実施形態において、埋め込み電極１２６および埋め込み電極１５６は、バンプ１２８およびバンプ１５８を介して、電気的に結合される。
【００４６】
Ｓ７４２において、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、例えば、基板貼り合わせ装置２００を用いて接合できる。基板貼り合わせ装置２００は、バンプ１２８およびバンプ１５８が接合するように、ＳＯＩ基板１２０とＳＯＩ基板１５０との相対位置を調整した後、ＳＯＩ基板１２０およびＳＯＩ基板１５０を貼り合わせてよい。基板貼り合わせ装置２００は、例えば、アライメントマーク１２４、アライメントマーク１５４、支持部材３２０の指標３２６および支持部材３５０の指標３５６を用いて、ＳＯＩ基板１２０およびＳＯＩ基板１５０の相対位置を調整してよい。
【００４７】
図示の例では、Ｓ７４２において、ＳＯＩ基板１２０とＳＯＩ基板１５０とが、それぞれ支持部材３２０または支持部材３５０に支持された状態で接合される。この場合、Ｓ７１６およびＳ７２６において、ＳＯＩ基板１２０およびＳＯＩ基板１５０が研磨された後、ＳＯＩ基板１２０およびＳＯＩ基板１５０が支持部材３２０または支持部材３５０から剥離されることなく、ＳＯＩ基板１２０およびＳＯＩ基板１５０が接合されてよい。
【００４８】
例えば、研磨装置でＳ７１６およびＳ７２６の工程を実施した後、基板貼り合わせ装置でＳ７４２の工程を実施する場合に、Ｓ７１６およびＳ７２６において用いられた支持部材３２０および支持部材３５０とは別の支持部材にＳＯＩ基板１２０およびＳＯＩ基板１５０を載せ替えることなく、研磨装置から基板貼り合わせ装置２００にＳＯＩ基板１２０およびＳＯＩ基板１５０を搬送してよい。
【００４９】
これに代えて、例えば、研磨装置でＳ７１６およびＳ７２６の工程を実施した後、基板貼り合わせ装置でＳ７４２の工程を実施する場合に、ＳＯＩ基板１２０およびＳＯＩ基板１５０のそれぞれを、Ｓ７１６およびＳ７２６において用いられた支持部材３２０および支持部材３５０とは別の支持部材に載せ替え、当該別の支持部材に支持された状態のＳＯＩ基板１２０およびＳＯＩ基板１５０を互いに接合してもよい。
【００５０】
Ｓ７４４において、ＳＯＩ基板１２０と貼り合わされたＳＯＩ基板１５０に貼付されていた支持部材３５０が、上記ＳＯＩ基板１５０の表面１５１から剥離される。これにより、上記ＳＯＩ基板１５０の表面１５１が露出する。以上により、積層半導体基板１１０が得られる。
【００５１】
以上の構成を採用することで、ＳＯＩ層１３６およびＳＯＩ層１６６の損傷を抑制できる。即ち、ＳＯＩ基板１２０およびＳＯＩ基板１５０の薄化に伴い、ＳＯＩ層１３６およびＳＯＩ層１６６には応力が加えられる。ＳＯＩ層１３６およびＳＯＩ層１６６は非常に薄いので、上記応力が繰り返し加えられると、ＳＯＩ層１３６およびＳＯＩ層１６６が損傷を受ける場合がある。
【００５２】
しかしながら、本実施形態では、積層半導体基板１１０の製造工程において、ＳＯＩ基板１２０およびＳＯＩ基板１５０に対して、薄化工程が１回しか実施されない。その結果、ＳＯＩ基板１２０とＳＯＩ基板１５０とが接合された後で、ＳＯＩ基板１５０の裏面１５９が研磨される場合と比較して、ＳＯＩ層１３６に加えられる応力を減少させることができる。
【００５３】
Ｓ７４４において、露出したＳＯＩ基板１５０の表面１５１に、保護膜およびバンプ１１８が形成されてよい。保護膜は、ポリイミド膜、ＳｉＯ２膜等の絶縁性の膜であってよい。バンプ１１８は、バンプ１２８と同様の構成を有して、同様の方法により形成されてよい。
【００５４】
Ｓ７５２において、積層半導体基板１１０と他のＳＯＩ基板１５０とが接合される。本実施形態において、積層半導体基板１１０に含まれるＳＯＩ基板１５０と、他のＳＯＩ基板１５０とが接合される。上記の他のＳＯＩ基板１５０は、第３基板の一例であってよい。積層半導体基板１１０に含まれるＳＯＩ基板１５０および他のＳＯＩ基板１５０は、それぞれの埋め込み電極１５６同士が、互いに電気的に結合するよう接合される。
【００５５】
本実施形態において、それぞれの埋め込み電極１５６は、バンプ１１８およびバンプ１５８を解して、電気的に結合される。積層半導体基板１１０およびＳＯＩ基板１５０は、例えば、積層半導体基板１１０を形成する場合と同様にして、基板貼り合わせ装置２００を用いて接合できる。
【００５６】
Ｓ７５４において、積層半導体基板１１０と貼り合わされたＳＯＩ基板１５０に貼付されていた支持部材３５０が、上記ＳＯＩ基板１５０の表面１５１から剥離される。これにより、上記ＳＯＩ基板１５０の表面１５１が露出する。以上により、積層半導体基板６１０が得られる。
【００５７】
なお、Ｓ７５２およびＳ７５４の工程を、複数回繰り返して、複数のＳＯＩ基板１５０を積層してよい。このとき、最後に積層されたＳＯＩ基板１５０の表面１５１に、保護膜およびバンプが形成されてよい。保護膜は、ポリイミド膜、ＳｉＯ２膜等の絶縁性の膜であってよい。バンプは、バンプ１１８と同様の構成を有して、同様の方法により形成されてよい。
【００５８】
なお、本実施形態において、同一のＳＯＩ基板１５０が繰り返し積層される場合について説明したが、これに限定されない。例えば、異なる種類のＳＯＩ基板が積層されてよい。また、本実施形態において、複数のＳＯＩ基板が積層された積層半導体基板の裏面と、最後に積層されるＳＯＩ基板１５０の裏面とが対向するよう、上記積層半導体基板と上記ＳＯＩ基板１５０とが接合されたが、積層方法はこれに限定されない。例えば、上記積層半導体基板の裏面と、上記ＳＯＩ基板１５０の表面とが対向するよう、上記積層半導体基板と上記ＳＯＩ基板１５０とが接合されてよい。この場合、最後に積層するＳＯＩ基板は、基板本体が薄化されていなくてもよく、最後に積層する基板は、ＳＯＩ基板でなくてもよい。
【００５９】
本実施形態において、Ｓ７４２においてＳＯＩ基板１２０とＳＯＩ基板１５０とが接合される段階の前、または、Ｓ７５２において積層半導体基板１１０とＳＯＩ基板１５０とが接合される段階の前に、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６が、ＳＯＩ基板１２０またはＳＯＩ基板１５０に形成される場合について説明したが、これに限定されない。例えば、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６は、Ｓ７４２においてＳＯＩ基板１２０とＳＯＩ基板１５０とが接合される段階の後、または、Ｓ７５２において積層半導体基板１１０とＳＯＩ基板１５０とが接合される段階の後に、形成されてよい。
【００６０】
このとき、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、バンプ１２８およびバンプ１５８を介して接合されてもよく、バンプ１２８およびバンプ１５８を介さずに接合されてもよい。例えば、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、対向する面に形成された保護膜同士が接合された後、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６が形成されてよい。上記保護膜は、例えば、ＳｉＯ２等の酸化膜またはポリイミド膜であってよい。また、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、対向する面に形成された樹脂により接合された後、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６が形成されてよい。上記樹脂は、例えば、ＢＣＢ樹脂（ダウケミカル社製）であってよい。
【００６１】
以上の構成を採用することで、ＳＯＩ層１３６およびＳＯＩ層１６６の損傷を抑制できる。即ち、積層半導体基板６１０の製造工程において、ＳＯＩ基板１２０またはＳＯＩ基板１５０の薄化により、ＳＯＩ層１３６およびＳＯＩ層１６６に応力が加えられる回数を減少させることができる。また、ＳＯＩ基板１２０またはＳＯＩ基板１５０のような、積層半導体基板を構成する基板を予め薄化しておき、製造する積層半導体基板に合わせて薄化しておいた基板を積層することができる。即ち、以上の構成を採用することで、量産性に優れた積層半導体基板または積層半導体装置の製造方法を提供できる。
【００６２】
積層半導体基板６１０は、複数の積層半導体装置６００を含んでよい。そこで、複数の積層半導体基板６１０を形成した後、ダイシング等により積層半導体基板６１０を複数の積層半導体装置６００に切断してよい。以上により、積層半導体装置６００が得られる。
【００６３】
図５は、図４のＳ７１４に関連して説明した、ＳＯＩ基板１２０および支持部材３２０を示す。図５において、支持部材３２０は、ＳＯＩ基板１２０のＳＯＩ層１３６が形成された表面１２１に貼り付けられる。
【００６４】
図６は、図４のＳ７１６に関連して説明した、ＳＯＩ基板１２０および支持部材３２０を示す。図６において、ＳＯＩ基板１２０が支持部材３２０に支持された状態で、ＳＯＩ基板１２０の裏面１２９が研磨される。点線は、研磨された部分を示す。
【００６５】
図７は、図４のＳ７４２で説明した、ＳＯＩ基板１２０およびＳＯＩ基板１５０を、支持部材３２０および支持部材３５０とともに示す。図７において、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、埋め込み電極１２６と埋め込み電極１５６とが、互いに電気的に結合するよう接合される。
【００６６】
図８は、図４のＳ７４４で説明した、ＳＯＩ基板１２０およびＳＯＩ基板１５０を、支持部材３２０とともに示す。図８において、支持部材３５０が剥離され、ＳＯＩ基板１５０の表面１５１が露出する。
【００６７】
図９は、図４のＳ７５２で説明した、積層半導体基板１１０およびＳＯＩ基板１５０を、支持部材３２０および支持部材３５０とともに示す。図９において、積層半導体基板１１０およびＳＯＩ基板１５０は、積層半導体基板１１０に含まれるＳＯＩ基板１５０の埋め込み電極１５６と、積層半導体基板１１０に接合されるＳＯＩ基板１５０の埋め込み電極１５６とが、互いに電気的に結合するよう接合される。
【００６８】
図１０は、図４のＳ７５４で説明した、積層半導体基板６１０を支持部材３２０とともに示す。図１０において、支持部材３５０が剥離され、ＳＯＩ基板１５０の表面１５１が露出する。これにより、積層半導体基板１１０が得られる。
【００６９】
なお、図２乃至図１０に示す例では、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、それぞれの研磨された面が互いに対向するように接合される場合について説明したが、ＳＯＩ基板１２０およびＳＯＩ基板１５０の接合方法はこれに限定されない。例えば、これに代えて、一方の基板の研磨された面と、他方の基板の研磨されていない面とが互いに対向するように、ＳＯＩ基板１２０およびＳＯＩ基板１５０を接合してよい。
【００７０】
一方の基板の研磨された面と、他方の基板の研磨されていない面とが互いに対向するようにＳＯＩ基板１２０およびＳＯＩ基板１５０を接合する場合、例えば、以下の手順により、上記他方の基板の研磨されていない面を露出させてよい。まず、上記他方の基板の一方の面を研磨した後、上記一方の基板と接合する前に、上記他方の基板を、一度、支持部材から剥離する。次に、上記他方の基板を反転させて、研磨時に用いた上記支持部材に、研磨した面を貼り付けてよい。これにより、上記他方の基板の研磨されていない面が露出する。
【００７１】
上記他方の基板の研磨されていない面を露出させる他の例としては、上の例で、上記他方の基板を、一度、支持部材から剥離した後、研磨時に用いた支持部材とは別の支持部材に載せ替えてよい。例えば、上記他方の基板を、一度、支持部材から剥離した後、上記他方の基板を反転させて、接合用の専用の支持部材に研磨した面を貼り付けてよい。
【００７２】
また、ＳＯＩ基板１２０およびＳＯＩ基板１５０の接合方法の別の例としては、研磨されていない面が互いに対向するように、ＳＯＩ基板１２０およびＳＯＩ基板１５０を接合してよい。この場合、例えば、以下の手順により、それぞれの基板の研磨されていない面を露出させてよい。まず、それぞれの基板の一方の面を研磨した後、基板同士を接合する前に、それぞれの基板を、一度、支持部材から剥離する。次に、剥離した基板のそれぞれを反転させて、それぞれ、研磨時に用いた上記支持部材に研磨した面を貼り付ける。これにより、それぞれの基板の研磨されていない面が露出する。
【００７３】
なお、上記の例では、ＳＯＩ基板１２０およびＳＯＩ基板１５０を一度剥離した後、研磨時に用いた支持部材に、再度貼り付ける場合について説明したが、これに限定されない。例えば、ＳＯＩ基板１２０およびＳＯＩ基板１５０の一方を、研磨時に用いた支持部材に再度貼り付け、他方を接合用の専用の支持部材に載せ替えてもよい。また、ＳＯＩ基板１２０およびＳＯＩ基板１５０の両方を、接合用の専用の支持部材に載せ替えてもよい。
【００７４】
図１１は、別の実施形態に係る積層半導体基板１１１０の断面の一例を概略的に示す。積層半導体基板１１１０は、積層半導体基板１１０とＳＯＩ基板１１５０とが積層されて得られる。ＳＯＩ基板１１５０は、例えば、基板本体１１６２と、絶縁層１１６４と、絶縁層１１６４に接して形成されたＳＯＩ層１１６６とを、この順に有する。ＳＯＩ基板１１５０は、第４基板の一例であってよい。基板本体１１６２は、例えば、シリコン基板であってよい。ＳＯＩ基板１１５０は、複数の半導体チップ１１５２を有してよい。
【００７５】
半導体チップ１１５２は、半導体チップ１２２または半導体チップ１５２と同様の構成を有してよい。半導体チップ１１５２は、半導体素子１１５７と、バンプ１１５８とを含んでよい。半導体素子１１５７およびバンプ１１５８は、それぞれ、半導体素子１２７およびバンプ１２８と同様の構成を有してよく、説明を省略する。
【００７６】
図１１に示すとおり、積層半導体基板１１１０およびＳＯＩ基板１１５０は、積層半導体基板１１０を構成するＳＯＩ基板１５０の表面１５１に形成されたバンプ１１８と、ＳＯＩ基板１１５０の表面１１５１に形成されたバンプ１１５８とを介して接合される。これにより、積層半導体基板１１０に形成された半導体チップ１２２および半導体チップ１５２と、ＳＯＩ基板１１５０に形成された半導体チップ１１５２とが積層されて、積層半導体装置１１００が得られる。
【００７７】
積層半導体基板１１１０は、例えば、積層半導体基板１１０と同様に、基板貼り合わせ装置２００を用いて接合される。この場合、ＳＯＩ基板１１５０の基板本体１１６２は、裏面１１５９の側から薄化されていなくてもよい。積層半導体基板１１１０には、複数の積層半導体装置１１００が形成されてよい。ダイシング等により積層半導体基板１１１０を切断することで、個々の積層半導体装置１１００が得られる。
【００７８】
なお、積層半導体装置６００の場合と同様に、ＳＯＩ基板１５０とＳＯＩ基板１１５０との間に、単数または複数のＳＯＩ基板が積層されてよい。この場合、ＳＯＩ基板１１５０は、ＳＯＩ基板１５０上に積層された他のＳＯＩ基板の表面に形成されたバンプと、ＳＯＩ基板１１５０の表面１１５１に形成されたバンプ１１５８とを介して、上記他のＳＯＩ基板に接合される。また、積層半導体装置６００の場合と同様に、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６は、積層半導体基板１１０とＳＯＩ基板１１５０とが接合される段階の前に形成されてよい。また、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６は、積層半導体基板１１０とＳＯＩ基板１１５０とが接合される段階の後に形成されてよい。
【００７９】
図１２は、積層半導体装置の製造方法の別の例を示す。本実施形態は、図４に関連して説明した積層半導体装置の製造方法と比較して、Ｓ７１４およびＳ７１６の工程を含まない点で相違する。すなわち、本実施形態において、ＳＯＩ基板１２０は薄化されない。また、本実施形態において、ＳＯＩ基板１２０に、ＳＯＩ基板１２０を支持する支持部材３２０が貼付されない。なお、ＳＯＩ基板１２０は薄化されてもよく、ＳＯＩ基板１２０に支持部材３２０が貼付されてもよい。
【００８０】
以下、図１３から図１８を用いて、本実施形態による積層半導体装置の製造方法を説明する。なお、以下の説明において、図４に関連して説明した製造方法と同様の構成については、説明を省略する場合がある。
【００８１】
図１３は、図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。図１３は、図１２のＳ７１２における、ＳＯＩ基板１２０を示す。同図に示すとおり、基板本体１３２と、絶縁層１３４と、絶縁層１３４に接するＳＯＩ層１３６を有するＳＯＩ基板１２０が準備される。このとき、ＳＯＩ基板１２０の表面１２１に、図４のＳ７１６に関連して説明したのと同様に、保護膜およびバンプが形成されてよい。
【００８２】
図１４は、図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。図１４は、図１２のＳ７２６およびＳ７３６におけるＳＯＩ基板１５０を、支持部材３５０とともに示す。同図に示すとおり、ＳＯＩ基板１５０が支持部材３５０に支持された状態で、ＳＯＩ基板１５０の裏面１５９が研磨される。点線は、研磨された部分を示す。
【００８３】
図１５は、図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。図１５は、図１２のＳ７４２におけるＳＯＩ基板１２０およびＳＯＩ基板１５０を、支持部材３５０とともに示す。同図に示すとおり、本実施形態において、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、ＳＯＩ基板１２０の表面１２１とＳＯＩ基板１５０の裏面１５９とが対向するように接合される。同図において、ＳＯＩ基板１２０およびＳＯＩ基板１５０は、埋め込み電極１２６と埋め込み電極１５６とが、互いに電気的に結合するよう接合される。これにより、積層半導体基板７２０を形成できる。
【００８４】
図１６は、図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。図１６は、図１２のＳ７４４における、積層半導体基板７２０を示す。同図において、ＳＯＩ基板１２０と貼り合わされたＳＯＩ基板１５０に貼付されていた支持部材３５０が、上記ＳＯＩ基板１５０の表面１５１から剥離される。これにより、上記ＳＯＩ基板１５０の表面１５１が露出する。以上により、積層半導体基板７２０が得られる。
【００８５】
図１７は、図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。図１７は、図１２のＳ７５２における積層半導体基板７２０およびＳＯＩ基板１５０を、支持部材３５０とともに示す。上記ＳＯＩ基板１５０は、第３基板の一例であってよい。同図において、積層半導体基板７２０およびＳＯＩ基板１５０は、積層半導体基板７２０に含まれるＳＯＩ基板１５０の埋め込み電極１５６と、積層半導体基板７２０と接合されるＳＯＩ基板１５０の埋め込み電極１５６とが、互いに電気的に結合するよう接合される。これにより、積層半導体基板７１０を形成できる。
【００８６】
図１８は、図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。図１８は、図１２のＳ７５４における積層半導体基板７１０を示す。同図において、支持部材３５０が剥離され、ＳＯＩ基板１５０の表面１５１が露出する。これにより、積層半導体基板７１０が得られる。
【００８７】
積層半導体基板７１０は、積層半導体基板６１０と同様、複数の半導体装置を含んでよい。そこで、積層半導体基板７１０を形成した後、ダイシング等により積層半導体基板７１０を複数の積層半導体装置に切断してよい。以上により、積層半導体装置が得られる。
【００８８】
なお、積層半導体装置６００の場合と同様に、Ｓ７５２およびＳ７５４の工程を、複数回繰り返してよい。また、積層半導体装置６００の場合と同様に、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６は、積層半導体基板１１０とＳＯＩ基板１１５０とが接合される段階の前に形成されてよい。また、スルーホール１２３、スルーホール１５３、埋め込み電極１２６および埋め込み電極１５６は、積層半導体基板１１０とＳＯＩ基板１１５０とが接合される段階の後に形成されてよい。
【００８９】
以上の構成を採用することで、ＳＯＩ層１３６およびＳＯＩ層１６６の損傷を抑制できる。即ち、積層半導体基板７１０および積層半導体基板７２０の製造工程において、ＳＯＩ基板１２０またはＳＯＩ基板１５０の薄化により、ＳＯＩ層１３６およびＳＯＩ層１６６に応力が加えられる回数を減少させることができる。また、ＳＯＩ基板１２０またはＳＯＩ基板１５０のような、積層半導体基板を構成する基板を予め薄化しておき、製造する積層半導体基板に合わせて薄化しておいた基板を積層することができる。即ち、以上の構成を採用することで、量産性に優れた積層半導体基板または積層半導体装置の製造方法を提供できる。
【００９０】
なお、本実施形態において、支持部材３２０および支持部材３５０が、それぞれ、ＵＶ硬化型液体接着剤によりＳＯＩ基板１２０またはＳＯＩ基板１５０に貼り付けられる場合について説明したが、これに限定されない。例えば、これに代えて、支持部材３２０および支持部材３５０を、それぞれ、ＳＯＩ基板１２０またはＳＯＩ基板１５０に静電吸着力により貼り付けてよい。この場合、例えば、研磨段階で用いられる研磨装置に、支持部材３２０および支持部材３５０に給電する給電手段を設けてよい。これにより、ＳＯＩ基板１２０およびＳＯＩ基板１５０を支持部材３２０または支持部材３５０に確実に貼り付けた状態で、ＳＯＩ基板１２０およびＳＯＩ基板１５０を研磨できる。また、この場合、支持部材３２０および支持部材３５０を、例えば、セラミックで形成してよい。
【００９１】
また、本実施形態において、ＳＯＩ基板１２０およびＳＯＩ基板１５０を互いに貼り合わせる場合について説明したが、貼り合わせる対象はこれに限定されない。例えば、これに代えて、シリコンウエハを貼り合わせてよい。
【００９２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【図面の簡単な説明】
【００９４】
【図１】基板貼り合わせ装置２００の断面の一例を概略的に示す。
【図２】ＳＯＩ基板１２０とＳＯＩ基板１５０とを貼り合わせて得られた積層半導体基板１１０の断面の一例を概略的に示す。
【図３】積層半導体基板６１０の断面の一例を概略的に示す。
【図４】積層半導体装置６００の製造方法の一例を示す。
【図５】図４に関連して説明した積層半導体装置６００の製造方法による製造過程における断面の一例を示す。
【図６】図４に関連して説明した積層半導体装置６００の製造方法による製造過程における断面の一例を示す。
【図７】図４に関連して説明した積層半導体装置６００の製造方法による製造過程における断面の一例を示す。
【図８】図４に関連して説明した積層半導体装置６００の製造方法による製造過程における断面の一例を示す。
【図９】図４に関連して説明した積層半導体装置６００の製造方法による製造過程における断面の一例を示す。
【図１０】図４に関連して説明した積層半導体装置６００の製造方法による製造過程における断面の一例を示す。
【図１１】積層半導体基板１１１０の断面の一例を概略的に示す。
【図１２】積層半導体装置の製造方法の別の例を示す。
【図１３】図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。
【図１４】図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。
【図１５】図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。
【図１６】図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。
【図１７】図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。
【図１８】図１２に関連して説明した積層半導体装置の製造方法による製造過程における断面の一例を示す。
【符号の説明】
【００９５】
１００  積層半導体装置、１１０  積層半導体基板、１１８  バンプ、１２０  ＳＯＩ基板、１２１  表面、１２２  半導体チップ、１２３  スルーホール、１２４  アライメントマーク、１２６  埋め込み電極、１２７  半導体素子、１２８  バンプ、１２９  裏面、１３２  基板本体、１３４  絶縁層、１３６  ＳＯＩ層、１５０  ＳＯＩ基板、１５１  表面、１５２  半導体チップ、１５３  スルーホール、１５４  アライメントマーク、１５６  埋め込み電極、１５７  半導体素子、１５８  バンプ、１５９  裏面、１６２  基板本体、１６４  絶縁層、１６６  ＳＯＩ層、２００  基板貼り合わせ装置、２１０  枠体、２１２  天板、２１４  支柱、２１６  底板、２２０  押圧部、２２２  シリンダ、２２４  ピストン、２３０  加圧ステージ、２３２  支持部、２３４  第１基板保持部、２３５  アクチュエータ、２３６  ヒータ、２４０  受圧ステージ、２４２  第２基板保持部、２４４  懸架部、２４６  ヒータ、２５０  圧力検知部、２５２  ロードセル、２５４  ロードセル、２５６  ロードセル、３２０  支持部材、３２６  指標、３５０  支持部材、３５６  指標、６００  積層半導体装置、６１０  積層半導体基板、７１０  積層半導体基板、７２０  積層半導体基板、１１００  積層半導体装置、１１１０  積層半導体基板、１１５０  ＳＯＩ基板、１１５１  表面、１１５２  半導体チップ、１１５７  半導体素子、１１５８  バンプ、１１５９  裏面、１１６２  基板本体、１１６４  絶縁層、１１６６  ＳＯＩ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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