(57)【要約】【課題】回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングする。【解決手段】ＭＯＳ型可変容量素子は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第２導電型の第１の拡散領域と、前記ウェル領域内に形成された第２導電型の第２の拡散領域と、電圧供給端子と、基板引き出し端子と、ウェル引き出し端子と、単位ＭＯＳ可変容量部と、を備える。【選択図】図１Ｃ
2010147374.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第２導電型の第１の拡散領域と、
前記ウェル領域内に形成された第２導電型の第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間の前記ウェル領域の上に、ゲート絶縁膜を介して形成されたゲート電極を有し、前記ウェル領域と前記ゲート電極との間の電位差に応じて、容量が変化するＭＯＳキャパシタと、
前記ゲート電極に電圧を供給するための電圧供給端子と、
前記ゲート電極と前記電圧供給端子との間に接続されたゲート寄生抵抗と、
前記電圧供給端子と前記ゲート寄生抵抗との間に接続された引き出し線寄生インダクタと、
前記半導体基板に接続され、前記半導体基板の電位を設定するための基板引き出し端子と、
前記ウェル領域のウェル領域寄生抵抗と、
前記半導体基板と前記ウェル領域との界面近傍に形成される基板ウェル間寄生ダイオードと、
前記基板引き出し端子と前記ＭＯＳキャパシタの基板電位との間に前記ウェル領域寄生抵抗および前記基板ウェル間寄生ダイオードと直列接続された、前記半導体基板の基板寄生インダクタと、
前記第１の拡散領域、前記第２の拡散領域、および前記ウェル領域に接続され、前記第１の拡散領域、前記第２の拡散領域、および前記ウェル領域の電位を設定するためのウェル引き出し端子と、
前記ウェル引き出し端子と前記ＭＯＳキャパシタの基板電位との間に直列接続された、前記ウェル領域のウェル領域寄生インピーダンスおよびウェル領域寄生インダクタと、を備え、
前記ウェル領域寄生インピーダンスは、並列に接続された第１の寄生抵抗と第１の寄生容量とを含む
ことを特徴とするＭＯＳ型可変容量素子。
【請求項２】
前記ＭＯＳキャパシタ、前記ゲート寄生抵抗、前記引き出し線寄生インダクタ、前記ウェル領域寄生抵抗、前記基板ウェル間寄生ダイオード、前記基板寄生インダクタ、前記ウェル領域寄生インダクタ、および、前記ウェル領域寄生インピーダンスで構成される単位ＭＯＳ可変容量部が、複数個並列接続され、
前記複数の単位ＭＯＳ可変容量部のそれぞれには、前記第１の電圧供給端子が共通に接続され、
前記複数の単位ＭＯＳ可変容量部のそれぞれには、前記第のウェル引き出し端子が共通に接続され
前記複数の単位ＭＯＳ可変容量部のそれぞれには、前記第２のウェル引き出し端子が共通に接続されている
ことを特徴とする請求項１に記載のＭＯＳ型可変容量素子。
【請求項３】
前記ＭＯＳキャパシタのしきい値電圧がそれぞれ異なることを特徴とする請求項２に記載のＭＯＳ型可変容量素子。
【請求項４】
前記ゲート寄生抵抗の抵抗値ＲＧは、以下の（１）式で表され、
前記引き出し線寄生インダクタのインダクタンスＬＬ１は、式（２）で表され、
前記第１の寄生抵抗の抵抗値ＲＲＮＳは、以下の式（３）で表され、
前記第１の寄生容量の容量値ＣＮＳは、以下の式（４）で表され、
前記基板ウェル間寄生ダイオードの飽和電流ＩＳは、式（５）で表され、
前記基板ウェル間寄生ダイオードの接合容量ＣＪは、以下の式（６）で表され、
前記基板ウェル間寄生ダイオードの寄生抵抗値ＲＳ１は、以下の式（７）のように表される
ことを特徴とする請求項１ないし３の何れかに記載のＭＯＳ型可変容量素子。
【数１】
2010147374.tif 000011
ただし、式（１）において、ｒｈｏＲＧはゲート電極材料の抵抗率である。また、ＬはＭＯＳキャパシタ９のゲート長、ＷはＭＯＳキャパシタ９のゲート幅である。また、Ｋ１、Ｋ２、Ｋ３、およびＫ４は定数である。
【数２】
2010147374.tif 000012
ただし、式（２）において、ＫＬＬ１は定数である。
【数３】
2010147374.tif 000013
ただし、式（３）において、ｒｈｏＲＮＳＬは、チャネル長方向で拡散領域に接するウェル領域２の平均的な抵抗率である。また、ｒｈｏＲＮＳＷは、チャネル幅方向で拡散層に接するウェル領域２の平均的な抵抗率である。また、Ｌ＿ＤＩＦＦは、前記ゲート電極の端部から前記ウェル領域までのゲート長方向の距離である。
【数４】
2010147374.tif 000014
ただし、式（４）において、ＬＣＮＳは、定数である。
【数５】
2010147374.tif 000015
ただし、式（５）において、ＤＩＯ＿ＩＤＳＡＴは、前記基板ウェル寄生ダイオードの飽和電流密度である。
【数６】
2010147374.tif 000016
ただし、式（６）において、ＤＩＯ＿ＣＪＯは、前記基板ウェル間ダイオードのゼロバイアスにおける拡散容量である。
【数７】
2010147374.tif 000017
ただし、式（７）において、ｒｈｏＲＳは、前記基板ウェル間寄生ダイオードの接合領域の抵抗率である。
【請求項５】
前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型であることを特徴とする請求項１ないし４の何れかに記載のＭＯＳ可変容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、等価回路でモデリングすることが可能なＭＯＳ型可変容量素子に関する。
【背景技術】
【０００２】
ＭＯＳ型可変容量素子は半導体基板上に集積化可能なため、種々のチップ内に実装されている。ＭＯＳ型可変容量素子を半導体基板上に集積化するためには、ＭＯＳ型可変容量素子の動作を精度よくシミュレーションする必要がある。その前提として、ＭＯＳ型可変容量素子を精度よくモデリングする技術が必要となる。そこで、従来、幾つかのＭＯＳ型可変容量素子のモデルが提案されている（例えば、非特許文献１参照。）。
【０００３】
この特許文献１に開示されたモデルには、以下の問題がある。
（１）利用されている等価回路トポロジーの問題
上記従来のモデルでは、Ｎｗｅｌｌの等価回路をダイオードと抵抗のみで表現している。高周波動作時のモデリング精度が十分でない。特にサイズの大きなＭＯＳコンデンサにおいては、精度が劣化する。
（２）スケーラブルモデルの仕様が不十分であるという問題
上記従来のモデルでは、多数の素子を測定し、結果から実験式を作成している。また、このモデルでは、Ｃｆｒ，ＭＯＳゲート容量以外のスケーリング(抵抗、インダクタ、ダイオード等)が出来ていない。このため、このモデルは、完全なスケーラブルモデルではない。
【非特許文献１】James Victory, Zhixin Yan, Gennady Gildenblat, Colin McAndrew, Jie Zheng、“A Physically Based, Scalable MOS Varactor Model and Extraction Methodology for RF Applications”、MOS-AK Workshop Grenoble，Sept 16，2005
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、回路構成を複雑化することなく、高周波領域まで実際の電気的特性に合致する等価回路でモデリングすることが可能なＭＯＳ型可変容量素子を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係るＭＯＳ型可変容量素子は、
第１導電型の半導体基板と、
前記半導体基板内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第２導電型の第１の拡散領域と、
前記ウェル領域内に形成された第２導電型の第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間の前記ウェル領域の上に、ゲート絶縁膜を介して形成されたゲート電極を有し、前記ウェル領域と前記ゲート電極との間の電位差に応じて、容量が変化するＭＯＳキャパシタと、
前記ゲート電極に電圧を供給するための電圧供給端子と、
前記ゲート電極と前記電圧供給端子との間に接続されたゲート寄生抵抗と、
前記電圧供給端子と前記ゲート寄生抵抗との間に接続された引き出し線寄生インダクタと、
前記半導体基板に接続され、前記半導体基板の電位を設定するための基板引き出し端子と、
前記ウェル領域のウェル領域寄生抵抗と、
前記半導体基板と前記ウェル領域との界面近傍に形成される基板ウェル間寄生ダイオードと、
前記基板引き出し端子と前記ＭＯＳキャパシタの基板電位との間に前記ウェル領域寄生抵抗および前記基板ウェル間寄生ダイオードと直列接続された、前記半導体基板の基板寄生インダクタと、
前記第１の拡散領域、前記第２の拡散領域、および前記ウェル領域に接続され、前記第１の拡散領域、前記第２の拡散領域、および前記ウェル領域の電位を設定するためのウェル引き出し端子と、
前記ウェル引き出し端子と前記ＭＯＳキャパシタの基板電位との間に直列接続された、前記ウェル領域のウェル領域寄生インピーダンスおよびウェル領域寄生インダクタと、を備え、
前記ウェル領域寄生インピーダンスは、並列に接続された第１の寄生抵抗と第１の寄生容量とを含む
ことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングすることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明の一実施形態について説明する。なお、以下では、一例として、半導体基板の導電型をＰ型とし、ウェル領域および拡散層の導電型をＮ型として説明する。しかし、本発明は、半導体基板の導電型をＮ型とし、ウェル領域および拡散層の導電型をＰ型としても同様に適用できる。
【０００８】
図１Ａは、本発明の一実施形態に係るＭＯＳ型可変容量素子１０００の平面構造を示すレイアウト図である。また、図１Ｂは、図１Ａに示すＭＯＳ型可変容量素子１０００のＸ−Ｘ線に沿った断面構造を示す断面図である。
【０００９】
図１のＭＯＳ型可変容量素子１０００は、半導体基板１と、ウェル領域２と、第１の拡散領域３と、第２の拡散領域４と、ＭＯＳキャパシタ９と、電圧供給端子１０１と、ウェル引き出し端子１０２と、基板引き出し端子１０３と、ウェル領域用コンタクト２ａと、拡散領域用コンタクト３ａ、４ａと、ゲート用コンタクト７ａと、を備える。
【００１０】
半導体基板１は、第１導電型（Ｐ型）のシリコン等の半導体で構成される基板である。
【００１１】
ウェル領域２は、第２導電型（Ｎ型）であり、半導体基板１内に形成されている。  
第１の拡散領域３は、第２導電型（Ｎ型）であり、ウェル領域２内に形成されている。
【００１２】
第２の拡散領域４は、第２導電型（Ｎ型）であり、ウェル領域２内に形成されている。
【００１３】
なお、図１Ａに示すように、この第２拡散領域４と第１の拡散領域３とは、ゲート電極７の周囲で接続されている。
【００１４】
ＭＯＳキャパシタ９は、第１の拡散領域３と第２の拡散領域４との間のウェル領域２の上に、ゲート絶縁膜６を介して形成されたゲート電極７を有する。このＭＯＳキャパシタ９は、後述のように、ウェル領域２とゲート電極７との間の電位差に応じて、容量が変化する。
【００１５】
電圧供給端子１０１は、ゲート電極７に所定の電圧を供給するための端子である。この電圧供給端子１０１は、ゲート用コンタクト７ａを介して、ゲート電極７に接続されている。
【００１６】
ウェル引き出し端子１０２は、ウェル領域用コンタクト２ａを介してウェル領域２に、拡散領域用コンタクト３ａ、４ａを介して第１、第２の拡散領域３、４に、共通に接続されている。このウェル引き出し端子１０２は、ウェル領域２の電位を所定の電位に設定するための端子である。このウェル引き出し端子１０２に電圧を印加することにより、ウェル領域２と第１、第２の拡散領域３、４とが同じ電位に設定される。
【００１７】
基板引き出し端子１０３は、半導体基板１に接続され、半導体基板１の電位を設定するための端子である。
【００１８】
図１Ｂの単位可変容量部１００では、ゲート電極７を直流電位に設定するか、あるいはゲート電極７を直流電位＋交流電位に設定する。電圧供給端子１０１かウェル引き出し電極１０２に高周波の交流信号を印加して単位可変容量部１００の容量を可変制御できる。
【００１９】
図１Ｂの単位可変容量部１００において、ウェル領域２の電位よりもゲート電極７の電位を高くすると、ゲート電極７の下方に位置するウェル領域２の表面付近にホール（正孔）が蓄積されて、ＭＯＳキャパシタ９の容量が大きくなる。
【００２０】
逆に、ウェル領域２の電位よりもゲート電極７の電位を低くすると、ゲート電極７の下方に位置するウェル領域２に空乏層が広がり、ＭＯＳキャパシタ９の容量が小さくなる。
【００２１】
このように、ウェル領域２の電位とゲート電極７の電位の電位差に応じて、ＭＯＳキャパシタ９の容量を可変制御することができる。
【００２２】
このような図１Ｂの単位可変容量部１００は、例えば、２０ＧＨｚ程度の高周波で動作可能である。
【００２３】
図１Ｃは、図１Ａ、図１ＢのＭＯＳ型可変容量素子１０００をモデル化した等価回路の一例を示す回路図である。この図１Ｃでは、１つの単位可変容量部を用いてＭＯＳ型可変容量素子を等価回路で表現する例を示している。
【００２４】
図１Ｃに示すように、ＭＯＳ型可変容量素子１０００は、電圧供給端子１０１と、ウェル引き出し端子１０２と、基板引き出し端子１０３と、単位可変容量部１００と、引き出し線寄生インダクタ１０１ａと、を備える。
【００２５】
引き出し線寄生インダクタ１０１ａは、電圧供給端子１０１と単位可変容量部１００との間に接続されている。
【００２６】
また、図１Ｃに示すように、単位可変容量部１００は、基板寄生インダクタ１ａと、ウェル領域寄生抵抗２ｂと、基板ウェル間寄生ダイオード２ｃと、ウェル領域寄生インピーダンス２ｄと、ウェル領域寄生インダクタ２ｅと、ゲート寄生抵抗９ａと、ＭＯＳキャパシタ９と、を含む。
【００２７】
ゲート寄生抵抗９ａは、ゲート電極７と電圧供給端子１０１との間に接続されている。なお、引き出し線寄生インダクタ１０１ａは、電圧供給端子１０１とこのゲート寄生抵抗９ａとの間に接続されている。
【００２８】
ウェル領域寄生抵抗２ｂは、ウェル領域２に形成される寄生抵抗である。
【００２９】
基板ウェル間寄生ダイオード２ｃは、半導体基板１とウェル領域２との界面近傍に形成される寄生ダイオードである。このウェル間寄生ダイオード２ｃのカソード端子は、ＭＯＳキャパシタ９の基板電位側に配置され、ウェル間寄生ダイオード２ｃのアノード端子は、半導体基板１側に配置される。
【００３０】
基板寄生インダクタ１ａは、半導体基板１に形成される寄生インダクタである。この基板寄生インダクタ１ａは、基板引き出し端子１０３とＭＯＳキャパシタ９の基板電位との間に、ウェル領域寄生抵抗２ｂおよび基板ウェル間寄生ダイオード２ｃと直列接続されている。なお、この基板寄生インダクタ１ａのインダクタンスは、各素子のサイズに依存しない固定値である。
【００３１】
ウェル領域寄生インピーダンス２ｄは、ウェル領域２に形成された寄生インピーダンスである。このウェル領域寄生インピーダンス２ｄは、並列に接続された第１の寄生抵抗２ｄ１と第１の寄生容量２ｄ２とを含む。
【００３２】
ウェル領域寄生インダクタ２ｅは、ウェル領域２に形成された寄生インダクタである。なお、このウェル領域寄生インダクタ２ｅのインダクタンスは、各素子のサイズに依存しない固定値である。
【００３３】
これらのウェル領域寄生インピーダンス２ｄおよびウェル領域寄生インダクタ２ｅは、ウェル引き出し端子１０２とＭＯＳキャパシタ９の基板電位との間に直列接続されている。
【００３４】
ここで、図２は、ＭＯＳ型可変容量素子の電気的特性を特徴づける各種のパラメータの一覧を示す図である。以下、図１Ａないし図１Ｃを用いて、図２の各パラメータを説明する。
【００３５】
Ｌは、単位セル当たりのゲート長であり、図１Ａに示すように、単位可変容量部１００の縦方向の長さである。
【００３６】
Ｗは、単位セル当たりのゲート幅であり、図１Ａに示すように、単位可変容量部１００の横方向の長さである。
【００３７】
Ｌ＿ＤＩＦＦは、ゲート電極７の端部からウェル領域までのチャネル方向（ゲート長方向）の距離である。
【００３８】
ｒｈｏＲＧは、ゲート電極７のゲート電極材料の比例係数（シート抵抗）であり、定数である。
【００３９】
ＤＩＯ＿ＣＪＯは、Ｎ型のウェル領域２とＰ型の半導体基板１とのの間に形成される基板ウェル間ダイオード２ｃのゼロバイアス拡散容量である。
【００４０】
ＤＩＯ＿ＩＳＡＴは、Ｎ型のウェル領域２とＰ型の半導体基板１の間に形成される基板ウェル間ダイオード２ｃの飽和電流密度である。
【００４１】
次に、図２に示した各パラメータを用いて図１Ｃに示す各素子の値を計算する式を説明する。
【００４２】
１．可変容量部１００のゲート寄生抵抗９ａの抵抗値ＲＧ
可変容量部１００のゲート寄生抵抗９ａの抵抗値ＲＧは、通常のオームの法則の式を基に、高周波で生じる電流集中効果、ＭＯＳＦＥＴを高周波動作させたときに考慮すべきＮＱＳ効果による入力抵抗の形状効果を取り入れて、以下の式（１）で表現される。
【００４３】
なお、式（１）において、ｒｈｏＲＧはゲート電極材料の抵抗率（定数）である。また、ＬはＭＯＳキャパシタ９のゲート長、ＷはＭＯＳキャパシタ９のゲート幅である。また、Ｋ１、Ｋ２、Ｋ３、およびＫ４は定数である。定数ｒｈｏＲＧ、Ｋ１〜Ｋ４は、実測により求められる。
【数１】
2010147374.tif 000003
【００４４】
上記式（１）は、種々のＭＯＳＦＥＴのＳパラメータを測定した結果に基づいて、以下の式（２Ａ）および式（２Ｂ）により可変容量部１００のゲート寄生抵抗ＲＧを算出した結果をグラフ化し、そのグラフにより求めた経験式である。
ＲＧ＝Ｚ０×（１＋Ｘｉｎ）／（１−Ｘｉｎ）・・・（２Ａ）
Ｘｉｎ＝Ｓ１１−Ｓ１２×Ｓ２１／（１＋Ｓ１１）・・・（２Ｂ）
【００４５】
２．引き出し線寄生インダクタ１０１ａのインダクタンスＬＬ１
引き出し線寄生インダクタ１０１ａのインダクタンスＬＬ１は、式（３）で表される。なお、式（３）において、ＫＬＬ１は容量（定数）である。この定数ＫＬＬ１は、実験による実測で求められる。
【数２】
2010147374.tif 000004
【００４６】
３．ウェル領域２の引き出し部分の寄生抵抗ＲＲＮＳ
図１Ａに示すように、ウェル引き出し端子１０２のコンタクト２ａが単位セルの周囲四面に設けられている。この場合、ウェル領域２の引き出し部分の寄生抵抗である第１の寄生抵抗２ｄ１の抵抗値ＲＲＮＳは、２種類の形状依存性を持つ２成分の並列接続で等価的に、以下の式（４）のように表される。
【００４７】
なお、式（４）において、ｒｈｏＲＮＳＬは、チャネル長方向で拡散領域に接するウェル領域２の平均的な抵抗率（定数）である。また、ｒｈｏＲＮＳＷは、チャネル幅方向で拡散層に接するウェル領域２の平均的な抵抗率（定数）である。定数ｒｈｏＲＮＳＬ、ｒｈｏＲＮＳＷは、実測により求められる。
【００４８】
式（４）において、右辺の分母第一項は、ウェル領域２のコンタクト２ａからＭＯＳコンデンサ９直下までのチャネル長方向の距離で決まる抵抗値である。また、右辺の下記分母第二項は、ウェル領域２のコンタクト２ａからＭＯＳコンデンサ９直下までのチャネル幅方向の距離で決まる抵抗値である。
【数３】
2010147374.tif 000005
【００４９】
４．ウェル領域寄生インピーダンス２ｄの第１の寄生容量２ｄ２の容量値ＣＮＳ
ウェル領域寄生インピーダンス２ｄの第１の寄生容量２ｄ２の容量値ＣＮＳは、以下の式（５）で表される。この式（５）は、経験的に導き出された近似式である。なお、式（５）において、ＬＣＮＳは、容量（定数）である。定数ＬＣＮＳは、実測により求められる。
【数４】
2010147374.tif 000006
【００５０】
５．ウェル間寄生ダイオード２ｃのパラメータ面積成分
ウェル間寄生ダイオード２ｃの飽和電流とゼロバイアス接合容量をそれぞれＤＩＯ＿ＩＳＡＴ、ＤＩＯ＿ＣＪとする。両者は、Ｎ型のウェル領域２とＰ型の半導体基板１の接合面積に比例する。接合面積は、式（６）に示すように、第１、第２の拡散領域３、４の面積とゲート直下のＰウェル領域２の面積の総和ＡＡ'で求めることができる。
【数５】
2010147374.tif 000007
【００５１】
したがって、基板ウェル間寄生ダイオード２ｃをモデル化した場合の飽和電流ＩＳは、式（７）で表される。なお、式（７）において、ＤＩＯ＿ＩＤＳＡＴは、ウェル領域２と半導体基板１との間に形成される基板ウェル寄生ダイオード２ｃの飽和電流密度である。この定数ＤＩＯ＿ＩＤＳＡＴは、実測により求められる。
【数６】
2010147374.tif 000008
【００５２】
また、基板ウェル間寄生ダイオード２ｃをモデル化した場合の接合容量ＣＪは、以下の式（８）で表される。なお、式（８）において、ＤＩＯ＿ＣＪＯは、基板ウェル間ダイオード２ｃのゼロバイアスにおける拡散容量（定数）である。この定数ＤＩＯ＿ＣＪＯは、実測により求められる。
【数７】
2010147374.tif 000009
【００５３】
また、基板ウェル間寄生ダイオード２ｃの寄生抵抗値ＲＳ１は、以下の式（９）のように表される。なお、式（９）において、ｒｈｏＲＳは、基板ウェル間寄生ダイオード２ｃの接合領域の抵抗率（定数）である。この定数ｒｈｏＲＳは、実測により求められる。
【数８】
2010147374.tif 000010
【００５４】
本発明者は、図１Ａ、図１Ｂに示すＭＯＳ型可変容量素子を、図１Ｃの等価回路でモデル化し、この等価回路中の各素子の値を（１）〜（９）式で定めてシミュレーションを行った。さらに、本発明者は、そのシミュレーション結果を実測値と比較した。
【００５５】
図３ないし図６は、ＭＯＳ型可変容量素子のシミュレーション結果と実測値とのＣ−Ｖ特性を表すグラフである。
【００５６】
図３ないし図６のＣ−Ｖ特性は、Ｓパラメータを公知の定義式に基づいて変換したＹパラメータのうち、２ＧＨｚのＹ２１の虚数成分を用いて算出したものである。図３ないし図６において、縦軸が半導体基板とゲート電極間の容量を表し、横軸がゲート電圧を表す。  また、シミュレーション結果は実線で、実測値は破線で示している。
【００５７】
これらの図からわかるように、Ｃ−Ｖ特性においては、シミュレーション結果は実測値とほぼ同じになった。
【００５８】
これにより、図１Ｃの等価回路と式（１）〜式（９）によるモデリングの精度が高いことが実証された。
【００５９】
このように、本実施形態では、ＭＯＳ型可変容量素子を図２のような等価回路で表現し、かつ等価回路内の各回路素子の値を式（１）〜式（９）で示す値としてモデリングを行うため、実測値の電気特性に類似した特性が得られ、高精度の動作シミュレーションを行うことができる。
【００６０】
したがって、本実施形態によるモデリングを行うことで、ＭＯＳ型可変容量素子を含む半導体集積回路の動作シミュレーションを精度よく行うことができ、半導体集積回路の設計期間の短縮化が図れる。
【００６１】
本実施形態の場合、式（１）〜式（９）における各パラメータ（例えば、ＭＯＳキャパシタのゲート長、ゲート幅など）を入力すれば、ＭＯＳ型可変容量素子の電気特性を短時間で計算できる。このため、任意の形状およびサイズのＭＯＳ型可変容量素子を半導体基板上に実装可能となる。
【００６２】
また、本実施形態によるＭＯＳ型可変容量素子のモデリングは、高周波で動作することを前提としているため、２０ＧＨｚ程度の動作速度のＭＯＳ型可変容量素子について高精度に動作シミュレーションを行うことができ、高速動作が可能なＭＯＳ型可変容量素子を短時間で精度よく設計できる。
【００６３】
ここで、図７は、図１Ａ、図１ＢのＭＯＳ型可変容量素子をモデル化した等価回路の他の例を示す回路図である。この図１Ｄでは、２つの単位可変容量部を用いてＭＯＳ型可変容量素子を等価回路で表現する例を示している。
【００６４】
この場合、２つの単位可変容量部１００が並列接続されて、いずれの単位可変容量部１００も、電圧供給端子１０１と、ウェル引き出し端子１０２と、基板引き出し端子１０３と、を共用する。
【００６５】
実際には、電圧供給端子１０１に接続された引き出し線寄生インダクタ１０１ａも、２つの単位可変容量部１００で共用される。
【００６６】
そして、図１ＡのＭＯＳキャパシタ９のゲート電極７を、チャネル幅Ｗ１の第１のゲート電極７ｂと、チャネル幅Ｗ２の２つの第２のゲート電極７ｃと、に分割して、図７に示す等化回路を構成する。
【００６７】
ここで、２つの第２のゲート電極７ｃは、同じゲート幅Ｗ２を有し、周辺回路の影響が同等であると考えられるため、１つの単位可変容量部１００として等価回路を構成する。
【００６８】
すなわち、一方の単位可変容量部１００のＭＯＳキャパシタ９のゲート電極が、第１のゲート電極７ｂに相当し、他方の単位可変容量部１００のＭＯＳキャパシタ９のゲート電極が、２つの第２のゲート電極７ｃに相当するものとする。
【００６９】
なお、この場合、周辺回路等の影響を考慮して、ＭＯＳキャパシタ９のしきい値電圧がそれぞれ異なるようにしてもよい。
【００７０】
このような等化回路で表現されるＭＯＳ型可変容量素子１０００の各パラメータを求めることにより、周辺回路の影響を考慮したシミュレーションが可能になる。
【００７１】
なお、図７では、２つの単位可変容量部１００を並列接続しているが、さらにゲート電極７を分割して、複数個の単位可変容量部１００により、ＭＯＳ型可変容量素子１０００の等価回路を構成してもよい。
【００７２】
以上のように、本発明によれば、回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングすることができる。
【図面の簡単な説明】
【００７３】
【図１Ａ】本発明の一実施形態に係るＭＯＳ型可変容量素子１０００の平面構造を示すレイアウト図である。
【図１Ｂ】図１Ａに示すＭＯＳ型可変容量素子１０００のＸ−Ｘ線に沿った断面構造を示す断面図である。
【図１Ｃ】図１Ａ、図１ＢのＭＯＳ型可変容量素子１０００をモデル化した等価回路の一例を示す回路図である。
【図２】ＭＯＳ型可変容量素子の電気的特性を特徴づける各種のパラメータの一覧を示す図である。
【図３】ＭＯＳ型可変容量素子のシミュレーション結果と実測値とのＣ−Ｖ特性を表すグラフである。
【図４】ＭＯＳ型可変容量素子のシミュレーション結果と実測値とのＣ−Ｖ特性を表すグラフである。
【図５】ＭＯＳ型可変容量素子のシミュレーション結果と実測値とのＣ−Ｖ特性を表すグラフである。
【図６】ＭＯＳ型可変容量素子のシミュレーション結果と実測値とのＣ−Ｖ特性を表すグラフである。
【図７】図１Ａ、図１ＢのＭＯＳ型可変容量素子をモデル化した等価回路の他の例を示す回路図である。
【符号の説明】
【００７４】
１  半導体基板
１ａ  基板寄生インダクタ
２  ウェル領域
２ａ  ウェル領域用コンタクト
２ｂ  ウェル領域寄生抵抗
２ｃ  基板ウェル間寄生ダイオード
２ｄ  ウェル領域寄生インピーダンス
２ｄ１  第１の寄生抵抗
２ｄ２  第２の寄生抵抗
２ｅ  ウェル領域寄生インダクタ２ｅ
３  第１の拡散領域
３ａ  拡散領域用コンタクト
４  第２の拡散領域
４ａ  拡散領域用コンタクト
６  ゲート絶縁膜
７  ゲート電極
７ａ  ゲート用コンタクト
７ｂ  第１のゲート電極
７ｃ  第２のゲート電極
９  ＭＯＳキャパシタ
９ａ  ゲート寄生抵抗
１００  単位可変容量部
１０１  電圧供給端子
１０１ａ  引き出し線寄生インダクタ
１０２  ウェル引き出し端子
１０３  基板引き出し端子
１０００  ＭＯＳ型可変容量素子
【図１Ａ】
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【図１Ｂ】
2010147374.tif 000019
【図１Ｃ】
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【図２】
2010147374.tif 000021
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010147374.tif 000026