(57)【要約】【課題】段差上に被覆された被エッチング膜を大幅にオーバーエッチングすることなく、エッチング残渣を除去することができるとともに、下地酸化膜を薄膜化することができる半導体装置の製造方法を提供する。【解決手段】配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、酸化膜上に導電材料の被エッチング膜を被覆する工程と、炭素を含まず硫黄を含む化合物を添加して、被エッチング膜を酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、
前記酸化膜上に導電材料の被エッチング膜を被覆する工程と、
炭素を含まず硫黄を含む化合物を添加して、前記被エッチング膜を前記酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記被エッチング膜は、ＰｏｌｙＳｉまたはＷＳｉ2であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記炭素を含まず硫黄を含む化合物は、Ｈ2Ｓ、ＳＦ6、ＳＣｌ2のいずれかであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記炭素を含まず硫黄を含む化合物に加えて、硫黄を含まず炭素を含む化合物を添加して、前記パターニングする工程を行うことを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ電極の形成工程などのように、段差上に被覆された被エッチング膜をプラズマエッチングする工程を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置内にキャパシタを形成する場合、代表的な手法として、下層（１層目）のＰｏｌｙＳｉ（ポリシリコン）層の配線パターン上に酸化膜（キャパシタ絶縁膜）を被覆し、その上に上層（２層目）のＰｏｌｙＳｉ層の配線パターンを形成する方法がある。
【０００３】
この手法において、下層の配線パターンは、トランジスタのソース・ドレイン間の電流を制御するゲート電極の役割も果たすため、その両側面（側壁面）にサイドウォールが形成される。このサイドウォールは、ゲート電極を含む半導体基板の表面に堆積された絶縁膜をエッチバックすることで形成され、続くソース・ドレインのインプランテーション時のマスクとなり、ＬＤＤ（Light Doped Drain）構造が形成される。
【０００４】
このＬＤＤ構造は、上層のＰｏｌｙＳｉ層のエッチングにとっても段差緩和効果を発揮し、上層のＰｏｌｙＳｉ層の残渣除去のために、上層のＰｏｌｙＳｉ層のオーバーエッチングが軽減できるので都合がよい。
【０００５】
しかし、キャパシタの容量アップのために下地酸化膜の薄膜化が行われるとともに、ソース・ドレインプロファイルの制御性向上のために、上層のＰｏｌｙＳｉ層のエッチング後に、サイドウォールとソース・ドレインの形成が行われるようになってきた。
【０００６】
この場合、下層の配線パターンが矩形段差となり、この部分の上層のＰｏｌｙＳｉ層の膜厚は最大で下層と上層のＰｏｌｙＳｉ層の膜厚を加算した厚さになる。そのため、上層のＰｏｌｙＳｉ層のエッチング残渣を生じないようにするために、大幅なオーバーエッチングを行う必要が生じる。しかし、オーバーエッチングによる下地酸化膜の膜減りを考えると、その薄膜化との両立が難しいという問題があった。
【０００７】
この問題の根底部分には、高段差に起因したプラズマエッチング自体の問題が存在する。以下、この問題について説明する。
【０００８】
図４（Ａ）、（Ｂ）および（Ｃ）は、従来の半導体装置の製造方法の各工程を表す一例のレイアウト断面図である。同図は、下層のＰｏｌｙＳｉの配線パターン（ＰＯＬＹ１）１４の上に、酸化膜（キャパシタ絶縁膜）１６を介して上層のＰｏｌｙＳｉ層（ＰＯＬＹ２）１８の配線パターン２２を形成することにより、キャパシタを形成する場合の工程を表したものである。
【０００９】
図４（Ａ）に示す半導体装置では、シリコン（Ｓｉ）基板１０の表面にゲート酸化膜１２が形成され、その上に下層の配線パターン１４が形成されている。これらを含むシリコン基板１０の表面に酸化膜１６が被覆され、酸化膜１６の上に上層のＰｏｌｙＳｉ層１８が被覆されている。そして、下層の配線パターン１４の上に被覆された上層のＰｏｌｙＳｉ層１８の上にレジストパターン（ＰＲ）２０が形成されている。
【００１０】
下層の配線パターン１４による矩形段差部では、上層のＰｏｌｙＳｉ層１８表面の自然酸化膜が縦方向（シリコン基板１０に対して垂直方向）に存在する。そのため、一般的な塩素系のエッチングプロセスではこの部分のエッチングが若干遅れ、下地酸化膜１６が露出したタイミングでは、同図（Ｂ）に示すように、下層の配線パターン１４の両側面の酸化膜１６表面に被覆された上層のＰｏｌｙＳｉ層１８がフェンス状に残留する。
【００１１】
図５（Ａ）に示すように、上層のＰｏｌｙＳｉ層１８のエッチング中の成膜チャンバ２４内壁にはＳｉＣｌｘが付着するが、下地酸化膜１６が露出すると酸素ラジカルＯ＊が発生し始める。酸素ラジカルＯ＊は、図４（Ｃ）に示すように、フェンス状に残留した上層のＰｏｌｙＳｉ層１８表面を酸化することで残渣２３を引き起こすとともに、図５（Ｂ）に示すように、成膜チャンバ２４内壁に付着したＳｉＣｌｘを酸化することでＳｉＯとし、Ｃｌが放出され、さらに下地酸化膜１６のエッチングを促進する。
【００１２】
その結果、オーバーエッチング時間を延長しても思い通りに残渣を除去することができず、下地酸化膜１６の膜減りだけが進行するという状況が生まれる。上記の通り、残渣を除去するためのオーバーエッチングのために下地酸化膜１６のエッチング量も増大する。そのため、キャパシタの容量アップのために下地酸化膜１６を薄膜化したくても、下地酸化膜１６の膜厚を薄くできないという相反する問題が生じている。
【００１３】
ここで、本発明に関連性のあると思われる先行技術文献として、例えば、特許文献１，２がある。これらの文献では、被エッチング物は異なるものの、カーボンリッチな（耐プラズマ性に優れた）側壁保護膜を形成するために、少なくとも炭素Ｃと硫黄Ｓを構成元素とする化合物（ＣＳ2、Ｃ3Ｓ2）を含むエッチングガスを用いて、被エッチング物をプラズマエッチングすることが開示されている。
【００１４】
通常のレジスト成分がＰｏｌｙＳｉの配線パターンの側面に付着して形成される側壁保護膜では、炭素Ｃが塩素Ｃｌや酸素Ｏと反応してＣＣｌ4やＣＯの形で除去される。そのため、露出したＰｏｌｙＳｉ表面は容易に酸化される。
【００１５】
これに対し、プラズマエッチング時に硫化炭素化合物をエッチングガスに添加すると、ＰｏｌｙＳｉ表面には強固なＳｉ−Ｓ結合が形成され、その上が硫黄Ｓを含むポリマーで保護されると考えられる。この場合、オーバーエッチングで酸素ラジカルＯ＊のアタックを受けても、保護膜はＳＣ＝Ｏとなって排出され、ＰｏｌｙＳｉ表面も強固なＳｉ−Ｓ結合が存在するため、ほとんど酸化されない。
【００１６】
一方、成膜チャンバ内にＣＳ2ガスを直接導入すると、ＣＳ2がプラズマ中で分解して不揮発性のＣＳが堆積する。ここで、ＣＳ2およびＣＳの常圧下での沸点は、それぞれ、４６．３℃および２００℃（２００℃以上で分解する）である。通常、ＣＳは側壁保護膜として作用するが、高段差部のフェンス状残渣に厚く付着した場合には抵抗層となり、残渣のエッチング除去が困難になる。
【００１７】
【特許文献１】特開平９−２７０４１９号公報
【特許文献２】特開平１０−１５００２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、段差上に被覆された被エッチング膜を大幅にオーバーエッチングすることなく、エッチング残渣を除去することができるとともに、下地酸化膜を薄膜化することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、
前記酸化膜上に導電材料の被エッチング膜を被覆する工程と、
炭素を含まず硫黄を含む化合物を添加して、前記被エッチング膜を前記酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００２０】
ここで、前記被エッチング膜は、ＰｏｌｙＳｉまたはＷＳｉ2であることが好ましい。また、前記炭素を含まず硫黄を含む化合物は、Ｈ2Ｓ、ＳＦ6、ＳＣｌ2のいずれかであることが好ましい。
【００２１】
また、前記炭素を含まず硫黄を含む化合物に加えて、硫黄を含まず炭素を含む化合物を添加して、前記パターニングする工程を行うことが好ましい。
【発明の効果】
【００２２】
本発明によれば、被エッチング膜のオーバーエッチング時に下地酸化膜から発生する酸素ラジカルによっても、下層の配線パターンの両側面に沿ってフェンス状に残留する上層の被エッチング膜の表面が酸化されず、その残渣も生じにくくなる。この結果、高段差上であっても下地酸化膜の薄膜化（キャパシタの大容量化ないしは小型化）が可能であり、低コストかつ高品質の半導体装置を提供できる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置の製造方法を詳細に説明する。
【００２４】
図１（Ａ）〜（Ｃ）は、本発明の半導体装置の製造方法の各工程を表す一実施形態のレイアウト断面図である。同図（Ａ）は、本発明を適用する半導体装置の構成を表す。図１（Ａ）に示す本実施形態の半導体装置は、図４（Ａ）に示す従来の半導体装置と同じ構成である。また、図１（Ｂ）は、上層のＰｏｌｙＳｉ層をエッチング中の半導体装置の構成を表し、同図（Ｃ）は、そのエッチング終了時の構成を表す。
【００２５】
以下、本実施形態の半導体装置の製造工程について説明する。
【００２６】
まず、熱酸化により、シリコン基板１０の表面（トランジスタ等の素子形成面）に、膜厚約１５ｎｍのゲート酸化膜１２を形成する。
【００２７】
続いて、減圧ＣＶＤにより、成膜ガスＳｉＨ4の流量を１００ｓｃｃｍとして、圧力２７Ｐａ、温度６００℃の条件で、ゲート酸化膜１２の上に膜厚約３６０ｎｍのＰｏｌｙＳｉ層を堆積する。そして、このＰｏｌｙＳｉ層を、フォトリソグラフィ技術により形成したレジストパターン（マスクパターン）をマスクとして用いてエッチングし、下層のＰｏｌｙＳｉ層の配線パターン（ゲート電極）１４を形成する。
【００２８】
続いて、減圧ＣＶＤにより、成膜ガスＳｉＨ4の流量を８ｓｃｃｍ、成膜ガスＮ2Ｏの流量を７２０ｓｃｃｍ、同Ｈｅの流量を６４ｓｃｃｍとして、圧力１００Ｐａ、温度８００℃の条件で、ゲート酸化膜１２および下層の配線パターン１４を含む、シリコン基板１０の表面に膜厚約２０ｎｍのＨＴＯ（High Temperature Oxide）膜（酸化膜）１６を堆積する。
【００２９】
続いて、減圧ＣＶＤにより、成膜ガスＳｉＨ4の流量を８ｓｃｃｍとして、下層のＰｏｌｙＳｉ層の成膜工程と同一条件で、ＨＴＯ膜１６の上に膜厚約２００ｎｍの上層のＰｏｌｙＳｉ層（導電材料の被エッチング膜）１８を堆積する。
【００３０】
そして、この上層のＰｏｌｙＳｉ層１８の上にレジストパターン２０を形成し、図１（Ａ）に示す構成の半導体装置を得る。なお、この時の上層のＰｏｌｙＳｉの配線パターン（レジストパターン２０）の線幅は０．５μｍ未満であるとする。
【００３１】
続いて、有磁場マイクロ波プラズマエッチング装置を使用して、レジストパターン２０をマスクとして上層のＰｏｌｙＳｉ層１８をプラズマエッチングしてパターニングし、上層のＰｏｌｙＳｉの配線パターン２２を形成する。
【００３２】
ここで、上層のＰｏｌｙＳｉ層１８をアンダーエッチング（メインエッチング）する時には、Ｃｌ2−Ｃ2Ｈ2Ｃｌ2−Ｏ2−Ｈ2Ｓ系のエッチングガスを使用して、上層のＰｏｌｙＳｉ層１８をプラズマエッチングし、図１（Ｂ）に示す構成の半導体装置を得る。同図（Ｂ）に示すように、アンダーエッチングでは、下層の配線パターン１４の両側面に沿ってフェンス状に上層のＰｏｌｙＳｉ層１８が残留する。
【００３３】
この時、炭素Ｃを含まず硫黄Ｓを含む化合物Ｈ2Ｓと、硫黄Ｓを含まず炭素Ｃを含む化合物Ｃ2Ｈ2Ｃｌ2とを所定の比率で添加することにより、図２（Ａ）の概念図に示すように、成膜チャンバ２４の内の各表面に硫化炭素化合物ＣＳｘ（ｘは１または２）が付着する。前述の比率は、生成される硫化炭素化合物ＣＳｘの構成（ｘを１にするか２にするか）を考慮して適宜決定する。
【００３４】
また、下層の配線パターン１４の両側面に沿ってフェンス状に堆積された上層のＰｏｌｙＳｉ層１８の表面には、−ＳｉＣｌ2＋Ｈ2Ｓ→−Ｓｉ−Ｓ＋２ＨＣｌにより、Ｓｉ−Ｓ結合が形成される。この化合物Ｈ2Ｓは、Ｓｉ表面だけでなく、レジスト成分が付着した上層のＰｏｌｙＳｉ層１８の側壁保護膜にも作用してＣ−Ｓ結合を形成する。そのため、ＰｏｌｙＳｉ層１８表面は酸化作用から２重に保護されることになる。
【００３５】
続いて、上層のＰｏｌｙＳｉ層１８をオーバーエッチングする時には、Ｈ2Ｓ−ＨＢｒ−Ｏ2系のエッチングガスを使用して、上層のＰｏｌｙＳｉ層１８をＨＴＯ膜１６に対して選択性を持たせつつプラズマエッチングする。
【００３６】
この時、図２（Ｂ）の概念図に示すように、塩素ラジカルＣｌ＊あるいは臭素ラジカルＢｒ＊は上層のＰｏｌｙＳｉ層１８と反応してＳｉＣｌｘあるいはＳｉＢｒｘを生成する。また、オーバーエッチングによりＨＴＯ膜１６から発生する酸素ラジカルＯ＊は、成膜チャンバ２４内の各表面に付着した硫化炭素化合物ＣＳｘないしは硫黄Ｓと反応してＣＯＳないしはＳＯを生成する。
【００３７】
上記の通り、オーバーエッチングによりＨＴＯ膜１６から酸素ラジカルＯ＊が発生する。しかし、下層の配線パターン１４の側面に沿ってフェンス状に堆積された上層のＰｏｌｙＳｉ層１８の表面には、前述の通り、Ｓｉ−Ｓ結合やＣ−Ｓ結合が形成されている。そのため、酸化膜１６のエッチングで発生した酸素ラジカルＯ＊によっても、フェンス状に残留した上層のＰｏｌｙＳｉ層１８表面は酸化されず、その残渣も生じにくくなる。
【００３８】
その結果、オーバーエッチング時間を延長しなくても、フェンス状に残留した上層のＰｏｌｙＳｉ層１８の残渣を容易に除去することができ、下地のＨＴＯ膜１６の膜減りの大幅な進行を防止することができる。従って、残渣を除去するためのオーバーエッチング時におけるＨＴＯ膜１６のエッチング量は大幅に減少する。そのため、ＨＴＯ膜１６を薄膜化することができ、例えば、キャパシタの容量アップを実現することができる。
【００３９】
本実施形態では、上記のようにして、従来技術と比べて、オーバーエッチング時間を延長することもなく、フェンス状に残留した上層のＰｏｌｙＳｉ層１８の残渣を除去することができ、図１（Ｃ）に示す構成の半導体装置を得ることができる。
【００４０】
ここで、図３（Ａ）および（Ｂ）は、それぞれ、本発明および従来技術を適用して上層のＰｏｌｙＳｉ層を同一条件でオーバーエッチングした後の下層のＰｏｌｙＳｉパターンによる矩形段差部をＳＥＭ（走査電子顕微鏡）によって撮影した図面代用写真である。図３（Ａ）および（Ｂ）は、それぞれ、図１（Ｃ）および図４（Ｃ）において、図中、上方から半導体装置をＳＥＭで観察したものである。
【００４１】
これらの写真の中央部で上下に延びる黒色部分は、下層の配線パターン１４に相当する部分である。その両側（左右）の白色部分は、下層の配線パターン１４の両側面に沿って堆積されたＨＴＯ膜１６であり、さらにその両側の黒色部分およびその両側の白色部分は、オーバーエッチング後のＨＴＯ膜１６である（色の違いは、オーバーエッチングによってＨＴＯ膜１６の膜厚が部分的に（残渣部とそれ以外の部分で）異なるためである）。
【００４２】
まず、同図（Ｂ）に示すように、従来技術を適用して上層のＰｏｌｙＳｉ層１８をオーバーエッチングした場合、下層の配線パターン１４の両側面に沿ってフェンス状に堆積された上層のＰｏｌｙＳｉ層１８の両側面近傍に不定形の残渣が発生している。
【００４３】
これに対し、同図（Ａ）に示すように、本実施形態において上層のＰｏｌｙＳｉ層１８をオーバーエッチングした場合、下層の配線パターン１４の両側面に沿ってフェンス状に堆積された上層のＰｏｌｙＳｉ層１８の両側面近傍にはほとんど残渣が発生していないことが確認できる。つまり、本実施形態では、高段差上でもＨＴＯ膜１６の薄膜化が可能であり、低コストかつ高品質の半導体装置を提供できる。
【００４４】
本発明では、Ｓｉ表面（下層の配線パターンの両側面に沿って堆積された上層のＰｏｌｙＳｉ層の両側面）にＳｉ−Ｓ結合を形成することが重要なことである。上記実施形態では、上層のＰｏｌｙＳｉ層をアンダーエッチングする時に、炭素Ｃを含まず硫黄Ｓを含む化合物と、硫黄Ｓを含まず炭素Ｃを含む化合物とを添加しているが、炭素Ｃを含まず硫黄Ｓを含む化合物だけを用いることもできる。
【００４５】
この場合、例えば、アンダーエッチング時には、Ｃｌ2−ＳＣｌ2−Ｏ2系のエッチングガスを使用して、上層のＰｏｌｙＳｉ層をプラズマエッチングする。また、オーバーエッチング時には、ＳＣｌ2−ＨＢｒ−Ｏ2系のエッチングガスを使用して、上層のＰｏｌｙＳｉ層をプラズマエッチングする。
【００４６】
つまり、本発明では、上層のＰｏｌｙＳｉ層のオーバーエッチング時に、下層の配線パターンの両側面に沿って堆積された上層のＰｏｌｙＳｉ層の両側面に、酸化防止のための硫黄化合物を形成するにあたり、硫黄のハロゲン化物を添加することを要件とする。
【００４７】
ここで、従来技術を用いてエッチングを行った場合と、Ｃｌ2−Ｃ2Ｈ2Ｃｌ2−Ｏ2−Ｈ2Ｓ系のエッチングガスおよびＨ2Ｓ−ＨＢｒ−Ｏ2系のエッチングガスを使用してエッチングを行った場合（実施例１）と、Ｃｌ2−ＳＣｌ2−Ｏ2系のエッチングガスおよびＳＣｌ2−ＨＢｒ−Ｏ2系のエッチングガスを使用してエッチングを行った場合（実施例２）について、段差と下地酸化膜の膜厚との比は下記表１の通りであった。
【００４８】
【表１】
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【００４９】
表１に示す通り、従来技術では、段差と下地酸化膜の膜厚との比が１０以下であるのに対して、本実施形態では、実施例１の、配線パターンの幅が約０．５μｍ未満の場合の比は１５以上となり、実施例２の、同幅が０．５μｍよりも太い場合の比は１５程度となった。すなわち、本実施形態では、従来技術よりも確実に段差と下地酸化膜の膜厚との比を大きくできる、すなわち、下地酸化膜の膜厚を薄くできることが分かる。
【００５０】
なお、従来技術のように、炭素Ｃと硫黄Ｓの両方を構成元素とする硫化炭素化合物（ＣＳ2、Ｃ3Ｓ2等）を添加しても同様の効果が得られるが、同時に多くの炭素Ｃ（デポジション）が導入され、残渣除去の妨げとなる場合がある。従って、上層のＰｏｌｙＳｉ層の側壁保護は、Ｃ／Ｓ比が固定される硫化炭素化合物ではなく、本発明のように、炭素成分Ｃと硫黄成分Ｓを任意の比率で制御する方が望ましい。
【００５１】
また、半導体基板はシリコン基板に限らず、各種材質の半導体基板を用いることができる。下層および上層の配線パターンの材料はＰｏｌｙＳｉに限らず、各種の導電材料を用いることができる。上記実施形態では、膜厚、処理条件等の具体的な数値を挙げて説明したが、これに限定されるわけではなく、これらの数値は必要に応じて適宜変更すべきものである。
【００５２】
本発明は、半導体装置において、導電材料を用いて構成される容量素子や抵抗素子を形成する場合に適用可能である。被エッチング膜（上層の配線パターン）の少なくとも一部を下層の配線パターン上に残すようにパターニングすることで容量素子を形成することができ、上に残さないようにパターニングすることで抵抗素子を形成できる。また、下層の配線パターンは、トランジスタのゲート電極に限定されない。
【００５３】
被エッチング膜、炭素を含まず硫黄を含む化合物、硫黄を含まず炭素を含む化合物は何ら制限されないが、被エッチング膜として、ＰｏｌｙＳｉ、ＷＳｉ2、Ｗ、ＴｉＷ、ＴｉＮ、Ｔｉを例示できる。また、炭素を含まず硫黄を含む化合物としては、Ｈ2Ｓ（常圧下の沸点は−６０．７℃）、ＳＦ6（同−４０℃）、ＳＣｌ2（同５９℃）を例示でき、硫黄を含まず炭素を含む化合物としては、Ｃ2Ｈ2Ｃｌ2、または、ＣＦ4を例示できる。
【００５４】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５５】
【図１】（Ａ）、（Ｂ）および（Ｃ）は、本発明の半導体装置の製造方法の各工程を表す一実施形態のレイアウト断面図である。
【図２】（Ａ）および（Ｂ）は、それぞれ、本発明を適用して上層のＰｏｌｙＳｉ層をアンダーエッチングおよびオーバーエッチングする時の状態を表す概念図である。
【図３】（Ａ）および（Ｂ）は、それぞれ、本発明および従来技術を適用して上層のＰｏｌｙＳｉ層を同一条件でオーバーエッチングした後の下層のＰｏｌｙＳｉパターンによる矩形段差部をＳＥＭ（走査電子顕微鏡）によって撮影した図面代用写真である。
【図４】（Ａ）、（Ｂ）および（Ｃ）は、従来の半導体装置の製造方法の各工程を表す一例のレイアウト断面図である。
【図５】（Ａ）および（Ｂ）は、それぞれ、従来技術を適用して上層のＰｏｌｙＳｉ層をアンダーエッチングおよびオーバーエッチングする時の状態を表す概念図である。
【符号の説明】
【００５６】
１０  シリコン基板
１２  ゲート酸化膜
１４、２２  配線パターン
１６  酸化膜
１８  ＰｏｌｙＳｉ層
２０  レジストパターン
２３  残渣
２４  成膜チャンバ
【図１】
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【図２】
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【図４】
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【図５】
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【図３】
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