(57)【要約】      （修正有）【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１導電型のドーパントを含む底部半導体層、埋め込み絶縁層及び上部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の前記上部半導体層に少なくとも１つの電界効果トランジスタを形成するステップと、
前記上部半導体層に、前記少なくとも１つの電界効果トランジスタの側部に隣接してこれを取り囲む浅いトレンチ絶縁構造を形成するステップと、
前記底部半導体層に、前記埋め込み絶縁層に隣接し且つ前記第１導電型のドーパントを含む第１のドープされた半導体領域を形成するステップと、
前記底部半導体層に第２のドープされた半導体領域を形成するステップと含み、
前記第２のドープされた半導体領域は前記埋め込み絶縁層に隣接し且つ第２導電型のドーパントを含み、前記第２導電型は前記第１導電型と反対の導電型であり、そして前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域は前記ＳＯＩ基板の上部に配置された少なくとも１つの金属相互接続構造を介して電気的に接続されている、半導体構造を形成する方法。
【請求項２】
前記上部半導体層の上にパターン化されたイオン注入マスクを形成するステップと、
前記パターン化されたイオン注入マスク、前記上部半導体層及び前記埋め込み絶縁層の開口を介して前記底部半導体層の上部にドーパントを注入するステップとをさらに含み、前記底部半導体層のうち前記注入を受けた部分が前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域を構成する、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの電界効果トランジスタ及び前記浅いトレンチ絶縁構造を覆うように中間工程（ＭＯＬ）誘電体層を形成するステップと、
前記ＭＯＬ誘電体層の上面から該ＭＯＬ誘電体層、前記浅いトレンチ絶縁構造及び前記埋め込み絶縁層を通って前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域のそれぞれまで延びる、少なくとも１つの導電性バイアを形成するステップとをさらに含む、請求項１に記載の方法。
【請求項４】
前記ＭＯＬ誘電体層の上面から前記底部半導体層の上面まで延びる少なくとも１つの第１のバイア空洞を形成するステップと、
前記少なくとも１つの第１のバイア空洞を介して前記底部半導体層の上部に前記第１導電型のドーパントを注入するステップとをさらに含み、
前記底部半導体層のうち前記注入を受けた部分が前記第１のドープされた半導体領域を構成する、請求項３に記載の方法。
【請求項５】
前記ＭＯＬ誘電体層の上面から前記底部半導体層の上面まで延びる少なくとも１つのバイア空洞を形成するステップであって、前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域が前記少なくとも１つのバイア空洞の直下に配置される前記ステップと、
前記少なくとも１つのバイア空洞を導電性材料で充填するステップとをさらに含み、
前記少なくとも１つの導電性バイアが前記導電性材料により形成される、請求項３に記載の方法。
【請求項６】
前記導電性バイアのそれぞれが、下側導電性バイア及び上側導電性バイアの積層体であり、前記下側導電性バイア及び前記上側導電性バイアの間の界面が前記上部半導体層の上面と一致する、請求項３に記載の方法。
【請求項７】
前記少なくとも１つの導電性バイアが、
前記ＭＯＬ誘電体層の上面から、該ＭＯＬ誘電体層、前記浅いトレンチ絶縁構造及び前記埋め込み絶縁層を通過して前記第１のドープされた半導体領域にまで延びる少なくとも１つの第１導電性バイアと、
前記ＭＯＬ誘電体層の上面から、該ＭＯＬ誘電体層、前記浅いトレンチ絶縁構造及び前記埋め込み絶縁層を通って前記第２のドープされた半導体領域にまで延びる、少なくとも１つの第１導電性バイアとを含む、請求項３に記載の方法。
【請求項８】
半導体装置を準備するステップであって、前記半導体装置は、上部半導体層、埋め込み絶縁層及び第１導電型のドーパントを含む底部半導体層を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、前記上部半導体層に配置された少なくとも１つの電界効果トランジスタと、前記少なくとも１つの電界効果トランジスタの側部に横方向で隣接する浅いトレンチ絶縁構造と、前記底部半導体層内に埋め込まれ、前記埋め込み絶縁層に隣接しそして前記第１導電型のドーパントを含む第１のドープされた半導体領域と、前記底部半導体層内に埋め込まれ、前記埋め込み絶縁層に隣接しそして第２導電型のドーパントを含む第２のドープされた半導体領域とを有し、前記第２導電型が前記第１導電型と反対の導電型である、ステップと、
少なくとも１つの電界効果トランジスタにＲＦ信号を印加するステップであって、誘起電荷層が前記埋め込み絶縁層の直下に形成される、ステップと、
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域を同じ電圧に電気的にバイアスするステップとを含む、半導体装置の動作方法。
【請求項９】
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域を電気的に接地するステップを含む、請求項８に記載の動作方法。
【請求項１０】
前記底部半導体層を前記第２のドープされた半導体領域の電位と異なる電位に電気的にバイアスするステップを含み、前記底部半導体層及び前記第２のドープされた半導体領域の間のｐｎ接合を０．６Ｖを越えない電位差に順方向バイアスする、請求項９に記載の動作方法。
【請求項１１】
前記第１のドープされた半導体領域又は前記第２のドープされた半導体領域が前記少なくとも１つの電界効果トランジスタの一部分の下側にまで延びる、請求項８に記載の動作方法。
【請求項１２】
前記半導体装置が前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域のそれぞれ隣接する、少なくとも１つの導電性バイアを含む、請求項８に記載の動作方法。
【請求項１３】
上部半導体層、埋め込み絶縁層及び第１導電型のドーパントを含む底部半導体層を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記上部半導体層に配置された少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタの側部に横方向で隣接する浅いトレンチ絶縁構造と、
前記底部半導体層内に埋め込まれ、前記埋め込み絶縁層に隣接し、そして第１導電型のドーパントを含む第１のドープされた半導体領域と、
前記底部半導体層内に埋め込まれ、前記埋め込み絶縁層に隣接し、そして第２導電型のドーパントを含む第２のドープされた半導体領域とを備え、前記第２導電型が前記第１導電型と反対の導電型であり、前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域が同じ電圧に電気的にバイアスされる半導体構造。
【請求項１４】
前記底部半導体層が、前記第２のドープされた半導体領域の電位と異なる電位に電気的にバイアスされ、前記底部半導体層及び前記第２のドープされた半導体領域の間のｐｎ接合が０．６Ｖを越えない電位差に順方向バイアスされる、請求項１３に記載の半導体構造。
【請求項１５】
前記少なくとも１つの電界効果トランジスタと前記浅いトレンチ構造を覆う中間工程（ＭＯＬ）誘電体と、
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域のそれぞれに隣接する、少なくとも１つの導電性バイアとをさらに備える、請求項１３に記載の半導体構造。
【請求項１６】
前記導電性バイアのそれぞれが一体構造であり、そして前記ＭＯＬ誘電体層の上面から前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域のそれぞれの上面まで延びている、請求項１５に記載の半導体構造。
【請求項１７】
前記導電性バイアのそれぞれが、垂直方向に延びて互いに隣接する下側導電性バイア及び上側導電性バイアの積層体であり、前記上側導電性バイアの上面が前記ＭＯＬ誘電体層の上面にまで延び、前記下側導電性バイアの底面が前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域のそれぞれの上面まで延びる、請求項１５に記載の半導体構造。
【請求項１８】
上記導電性バイアが、一体的なコンタクト・バイアを構成し、前記少なくとも１つの電界効果トランジスタの全体の下にある領域を横方向に取り囲む、請求項１５に記載の半導体構造。
【請求項１９】
前記少なくとも１つの導電性バイアが、
前記ＭＯＬ誘電体層の上面から、該ＭＯＬ誘電体層、前記浅いトレンチ絶縁構造及び前記埋め込み絶縁層を通って前記第１のドープされた半導体領域の上面にまで延びる、少なくとの１つの第１導電性バイアと、
前記ＭＯＬ誘電体層の上面から、該ＭＯＬ誘電体層、前記浅いトレンチ絶縁構造及び前記埋め込み絶縁層を通って前記第２のドープされた半導体領域の上面にまで延びる、少なくとも１つの第１導電性バイアとを含む、請求項１５に記載の半導体構造。
【請求項２０】
前記少なくとも１つの電界効果トランジスタへ印加される高周波信号により誘起される誘起電荷層が前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域に隣接して前記底部半導体層の上部に生じ、前記誘起電荷層の電荷が前記少なくとも１つの導電性バイアを介して取り出される、請求項１５に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造、具体的にはセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上にＲＦ（高周波、ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）スイッチを含む半導体構造、これの製造方法及びこれの動作方法に関する。
【背景技術】
【０００２】
例えば電界効果トランジスタのような半導体装置は、アナログ及びＲＦを使用する用途において高周波（ＲＦ）信号のためのスイッチング装置として使用されている。セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板はこのような用途に対して代表的に使用される。その理由は、基板を介する装置相互間の寄生結合が、埋め込み絶縁層の低誘電率に基づいて減少されるからである。例えば、バルク・シリコン基板の基板全体を占めるシリコンの誘電率は、ＧＨｚのレンジにおいて１１．７である。これに対して、装置を含む最上部の半導体層をハンドル基板から絶縁するシリコン酸化物の誘電率は３．９である。バルク基板の半導体材料の誘電率よりも小さい誘電率を有する埋め込み絶縁層を設けることにより、ＳＯＩ基板は、個々の半導体装置と基板の間の容量結合を減少し、そして、基板を介する半導体装置相互間の二次的容量結合を減少する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、たとえＳＯＩ基板を使用したとしても、半導体装置相互間の電気信号の二次的容量結合は、ＲＦを使用する用途では、例えば９００ＭＨｚから１．８ＧＨｚ又は更に高い周波数レンジを含む高い周波数レンジが使用されることに起因して著しく大きくなる。これは、電気コンポーネント相互間の容量結合が周波数に伴って直線的に増大するからである。
【０００４】
ＳＯＩ基板に形成されるＲＦスイッチの場合、最上部の半導体層内のＲＦスイッチ及び信号処理ユニットを含む半導体装置は、埋め込み絶縁層を介して底部の半導体層と容量結合される。最上部の半導体層内の半導体装置が３Ｖから９Ｖの電源電圧を使用したとしても、アンテナ回路内の過渡信号及び信号反射によりこの最上部の半導体層内の実効電圧は３０Ｖにまで上昇する。このような電圧条件は、最上部の半導体層の半導体装置のＲＦ信号の周波数で厚さ及び電荷極性を変化する誘起電荷層が底部半導体層の上側部分に生じることと、このような高い電圧信号とに起因して、半導体装置相互間の好ましくない容量結合を誘起する。この誘起された電荷層は、電気的に絶縁されているＲＦスイッチを含む上部半導体層の複数の半導体装置の他の半導体装置と容量結合する。底部半導体層に誘起された電荷層と他の半導体装置との間の擬似的な容量結合は、二次的な容量結合、即ちＲＦスイッチの効率を減少する寄生結合を生じる。この場合、ＲＦ信号がオフにされても、この二次的容量結合により他の半導体装置にこのＲＦ信号が印加されてしまう。
【０００５】
ＲＦスイッチのパフォーマンスを増大するためには、底部半導体層と上部半導体層の半導体装置との間の信号結合を減少することが望ましい。更に、ＲＦスイッチのパフォーマンスを増大するためには、この信号結合による高調波の発生を減少することが望ましい。
【０００６】
本発明は、底部半導体層の上部に誘起される電荷層内の電荷を除去して上部に配置される半導体装置内の高調波を減少するための、浅いトレンチ絶縁構造及び埋め込み絶縁層を通る１組の電気コンタクト、これの製造方法及びこれの動作方法を提供する。
【課題を解決するための手段】
【０００７】
底部半導体層と同じ導電型の不純物でドープされた（同じタイプのドーピングを有する）第１のドープされた半導体領域層及び反対導電型の不純物でドープされた第２のドープされた半導体領域が、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の埋め込み絶縁層の直下に形成される。第１のドープされた半導体領域及び第２のドープされた半導体領域は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体層の半導体装置における電気信号により誘起される電荷層の電荷は、第１及び第２のドープされた半導体領域に接続された電気的コンタクトを介して引き出され、これによりこれの上部の半導体装置内の高調波信号を減少し、そしてＲＦスイッチとしての半導体装置のパフォーマンスを増大する。特に、基板はほぼ常に蓄積又は反転状態となり、かくして比較的一定なキャパシタンス及び電界シールドを呈し、上部シリコン内の素子相互間の電気力線（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｌｉｎｅ）の発生を防止する。この半導体構造の好ましい構造をも又提供する。
【０００８】
本発明の１つの態様に従うと半導体構造を形成する方法が提供され、そしてこの方法は、第１導電型のドーパントを含む底部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の上部半導体層に少なくとも１つの電界効果トランジスタを形成するステップと、上部半導体層に、少なくとも１つの電界効果トランジスタの側部に接触してこれを取り囲む浅いトレンチ絶縁構造を形成するステップと、底部半導体層に、埋め込み絶縁層に接触し且つ第１導電型のドーパントを含む第１のドープされた半導体領域を形成するステップと、底部半導体層に第２のドープされた半導体領域を形成するステップと含み、ここで、第２のドープされた半導体領域は埋め込み絶縁層に接触し且つ第２導電型のドーパントを含み、第２導電型は第１導電型と反対の導電型であり、そして第１及び第２のドープされた半導体領域はＳＯＩ構造の上部に配置された少なくとも１つの金属相互接続構造を介して電気的に接続されている。
【０００９】
本発明の他の態様に従うと、半導体装置を動作させる方法が提供される。この方法は、上部半導体層、埋め込み絶縁層及び第１導電型のドーパントを含む底部半導体層を有するセミコンダクタ・オン・インシュレータ基板、上部半導体層に配置された少なくとも１つの電界効果トランジスタ、上記少なくとも１つの電界効果トランジスタの側部に横方向で隣接（接触）する浅いトレンチ絶縁構造、底部半導体層内に埋め込まれ、埋め込み絶縁層に隣接しそして第１導電型のドーパントを含む第１のドープされた半導体領域、並びに底部半導体層内に埋め込まれ埋め込み絶縁層に隣接しそして第２導電型のドーパントを含む第２のドープされた半導体領域を有し、そして第２導電型が第１導電型と反対の導電型である半導体装置を準備するステップと、少なくとも１つの電界効果トランジスタにＲＦ信号を印加するステップであって誘起電荷層が埋め込み絶縁層の直下に形成されるステップと、第１及び第２のドープされた半導体領域を同じ電圧に電気的にバイアスするステップとを含む。
【００１０】
本発明の他の態様に従うと、半導体構造が提供される。この半導体構造は、上部半導体層、埋め込み絶縁層及び第１導電型のドーパントを含む底部半導体層を有するセミコンダクタ・オン・インシュレータ基板と、上部半導体層に配置された少なくとも１つの電界効果トランジスタと、上記少なくとも１つの電界効果トランジスタの側部に横方向で隣接する浅いトレンチ絶縁構造と、底部半導体層内に埋め込まれ、埋め込み絶縁層に隣接し、そして第１導電型のドーパントを含む第１のドープされた半導体領域と、底部半導体層内に埋め込まれ、埋め込み絶縁層に隣接しそして第２導電型のドーパントを含む第２のドープされた半導体領域とを備え、第２導電型が第１導電型と反対の導電型であり、そして第１及び第２のドープされた半導体領域が同じ電圧に電気的にバイアスされる。
【００１１】
本発明の他の態様に従うと、半導体構造のための設計を設計し、製造し若しくはテストするためにコンピュータ読取り可能な記録媒体に記録された設計構造が提供される。この設計構造は、上部半導体層、埋め込み絶縁層及び第１導電型のドーパントを含む底部半導体層を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を表す第１のデータと、上部半導体層に配置された少なくとも１つの電界効果トランジスタを表す第２のデータと、上記少なくとも１つの電界効果トランジスタの側部に横方向で隣接する浅いトレンチ絶縁構造を表す第３のデータと、底部半導体層内に埋め込まれ、埋め込み絶縁層に隣接し、そして第１導電型のドーパントを含む第１のドープされた半導体領域を表す第４のデータと、底部半導体層内に埋め込まれ埋め込み絶縁層に隣接しそして第２導電型のドーパントを含む第２のドープされた半導体領域を表す第５のデータとを含み、第２導電型が第１導電型と反対の導電型であり、そして第１及び第２のドープされた半導体領域が同じ電圧に電気的にバイアスされる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例に従う第１の例示的な半導体構造の垂直方向の断面を示す図である。
【図２】第１の例示的な半導体構造の垂直方向の断面を示す図である。
【図３】第１の例示的な半導体構造の垂直方向の断面を示す図であって、図４の面Ｚ−Ｚ’面に沿う垂直方向の断面図である。
【図４】図３の面Ｘ−Ｘ’に沿う水平方向の断面図である。
【図５】第１の例示的な半導体構造の垂直方向の断面を示す図であって、図６の面Ｚ−Ｚ’に沿う断面図である。
【図６】図５の面Ｘ−Ｘ’に沿う水平方向の断面図である。
【図７】第１の例示的な半導体構造の垂直方向の断面を示す図である。
【図８】図７の上面図であり、明確化のために中間工程誘電体層を省略してある。
【図９】第１の例示的な半導体構造の垂直方向の断面を示す図である。
【図１０】図９の上面図である。
【図１１】本発明の第２実施例に従う第２の例示的な半導体構造の垂直方向の断面図である。
【図１２】本発明の第３実施例に従う第３の例示的な半導体構造を示す図であって、図１４の面Ａ−Ａ’に沿う水平方向の断面図である。
【図１３】本発明の第３実施例に従う第３の例示的な半導体構造を示す図であって、図１４の面Ｂ−Ｂ’に沿う水平方向の断面図である。
【図１４】本発明の第３実施例に従う第３の例示的な半導体構造を示す垂直方向の断面図である。
【図１５】本発明の第４実施例に従う第４の例示的な半導体構造の水平方向の断面図であって、図１４の面Ａ−Ａ’に対応する面に沿う断面図である（第４の例示的な半導体装置の垂直方向の断面は図１４の断面と同じである）。
【図１６】本発明の第４実施例に従う第４の例示的な半導体構造の水平方向の断面図であって、図１４の面Ｂ−Ｂ’に対応する面に沿う断面図である。
【図１７】本発明の第５実施例に従う第５の例示的な半導体構造の垂直方向の断面図である。
【図１８】本発明の第５実施例に従う第５の例示的な半導体構造の垂直方向の断面図である。
【図１９】本発明の第６実施例に従う第６の例示的な半導体構造の垂直方向の断面図である。
【図２０】本発明の第６実施例に従う第６の例示的な半導体構造の垂直方向の断面図である。
【図２１】本発明に従う半導体構造の半導体設計及び製造に使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【００１３】
上述のように、本発明は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上に高周波（ＲＦ）スイッチを含む半導体構造、これの製造方法、これの動作方法であり、以下に、図面を参照して説明する。図面は、説明の便宜上正しい寸法で描かれていない。
【００１４】
本明細書で説明するように、高周波数（ＲＦ）は、３Ｈｚから３００ＧＨｚのレンジ内の電磁波の周波数を表す。高周波は、高周波を発生しそして検出するのに使用される電磁波の周波数に対応する。高周波は、超短波（ＶＨＦ）、極超短波（ＵＨＦ），センチメートル波（ＳＨＦ）及びミリ波（ＥＨＦ）を含む。
【００１５】
本明細書中で使用するように、超短波（ＶＨＦ）は、３０ＭＨｚ乃至３００ＭＨｚのレンジの周波数を指す。ＶＨＦは、ＦＭラジオ放送に使用されている。極超短波（ＵＨＦ）は、３００ＭＨｚ乃至３ＧＨｚのレンジの周波数を指す。ＵＨＦは、車両電話、無線回路網及び電子レンジ等に使用されている。センチメートル波（ＳＨＦ）は、３ＧＨｚ乃至３０ＧＨｚのレンジの周波数である。ＳＨＦは、無線回路網、レーダー及び衛星通信等に使用されている。ミリ波（ＥＨＦ）は、３０ＧＨｚ乃至３００ＧＨｚのレンジの周波数である。ＥＨＦは、１ｍｍ乃至１０ｍｍの波長のミリ波のことであり、データ・リンク及び航空機、人工衛星等によるリモートセンシング等に使用される。
【００１６】
用語“蓄積領域”は、多数電荷キャリアが外部電圧バイアスに基づいて蓄積するドープされた半導体領域を指す。ｐドープされた半導体領域は、もしもこのｐドープされた半導体領域の多数電荷キャリアである過剰の正孔が外部の負の電圧によりこのｐドープされた半導体領域に蓄積してこのｐドープされた半導体領域が正味の正の電荷を有するならば、蓄積モードにある。ｎドープされた半導体領域は、このｎドープされた半導体領域の多数電荷キャリアである過剰の電子が外部の正の電圧によりこのｎドープされた半導体領域に蓄積してこのｎドープされた半導体領域が正味の負の電荷を有するならば、蓄積モードにある。
【００１７】
用語“空乏領域”は、ドープされた半導体領域から多数電荷キャリアが外部電圧バイアスにより押しやられ、一方少数電荷キャリアが蓄積せず、その結果多数電荷キャリア及び少数電荷キャリアがこのドープされた半導体領域から追い出された（空乏化された）状態を指す。ｐドープされた半導体領域は、もしもこのｐドープされた半導体領域の多数電荷キャリアである正孔が弱い外部の正電圧によりこのｐドープされた半導体領域内で空乏化され、その結果このｐドープされた半導体領域が正味で負の電荷を有するならば、空乏モードにある。ｎドープされた半導体領域は、もしもこのｎドープされた半導体領域の多数電荷キャリアである電子が弱い外部の負電圧によりこのｎドープされた半導体領域内で空乏化され、その結果このｎドープされた半導体領域が正味で正の電荷を有するならば、空乏モードにある。
【００１８】
用語“反転領域”は、少数電荷キャリアが蓄積しているドープされた半導体領域を指す。代表的には、反転領域は強い外部電圧に対して半導体表面に近接して生じる。ｐドープ半導体領域は、もしもこのｐドープ半導体領域の少数電荷キャリアである電子が外部の強い正電圧によりこのｐドープされた半導体領域に蓄積しその結果このｐドープされた半導体領域が正味で負の電荷を有するならば、反転モードにある。ｎドープ半導体領域は、もしもこのｎドープ半導体領域の少数電荷キャリアである正孔が外部の強い負電圧によりこのｎドープされた半導体領域に蓄積しその結果このｎドープされた半導体領域が正味で正の電荷を有するならば、反転モードにある。
【００１９】
図１を参照すると、本発明の第１実施例に従う第１の例示的な半導体構造は、半導体基板８を有する。半導体基板８は、底部半導体層１０，埋め込み絶縁層２０及び上部半導体層３０を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板である。上部半導体層３０は、少なくとも１つの上部半導体部分３２及び浅いトレンチ絶縁構造３３を含む。例えば窒化シリコン又は酸化シリコンあるいはその両方のような少なくとも１つの誘電体材料から成る少なくとも１つのパッド誘電体層（図示せず）が、後続の処理プロセスにおいて平坦化されることによる下側導電性バイアの形成を容易にするために上部半導体層３０上に設けられ得る。
【００２０】
底部半導体層１０及び少なくとも１つの上部半導体部分３２は、例えばシリコン、シリコン・ゲルマニウム合金領域、シリコン・ゲルマニウム、シリコン−ゲルマニウム合金領域、シリコン炭素合金領域、シリコン−ゲルマニウム−炭素合金領域、砒化ガリウム（ガリウムヒ素）、砒化インジウム、インジウムガリウム砒化物、燐化インジウム、硫化鉛、他のＩＩＩ−Ｖ族の化合物半導体材料、又はＩＩ−ＶＩ族の化合物半導体材料のような半導体材料からなる。底部半導体層１０及び少なくとも１つの上部半導体部分３２の半導体材料は、同じでもよく又は異なってもよい。代表的には、底部半導体層１０及び少なくとも１つの上部半導体部分３２のそれぞれは、単結晶半導体材料である。例えば、単結晶半導体材料は、シリコンである。
【００２１】
底部半導体層１０は、５オーム−ｃｍよりも大きい固有抵抗（抵抗率）を有し、これは例えば、２．０ｘ１０１５／ｃｍ３よりも少ない原子濃度のｐ型ドーパントを有するｐドープされた単結晶シリコン、又は１．０ｘ１０１５／ｃｍ３よりも少ない原子濃度のｎ型ドーパントを有するｎドープされた単結晶シリコンである。望ましくは、底部半導体層１０は、５０オーム−ｃｍよりも大きい固有抵抗を有し、これは例えば、２．０ｘ１０１４／ｃｍ３よりも少ない原子濃度のｐ型ドーパントを有するｐドープされた単結晶シリコン、又は１．０ｘ１０１４／ｃｍ３よりも少ない原子濃度のｎ型ドーパントを有するｎドープされた単結晶シリコンである。更に望ましくは、底部半導体層１０は、１Ｋオーム−ｃｍよりも大きい固有抵抗を有し、これは例えば、１．０ｘ１０１３／ｃｍ３よりも少ない原子濃度のｐ型ドーパントを有するｐドープされた単結晶シリコン、又は５．０ｘ１０１２／ｃｍ３よりも少ない原子濃度のｎ型ドーパントを有するｎドープされた単結晶シリコンである。本明細書において、底部半導体層１０の導電型を第１導電型とし、これはｐ型又はｎ型である。
【００２２】
底部半導体層１０の高い固有抵抗は、渦電流を減少し、これにより上部半導体層３０内で発生され伝播されるＲＦ信号が底部半導体層１０と寄生結合することを減少する。底部半導体層１０に対する閾値固有抵抗値毎に必要とされるドーパント・レベルを示すためにシリコンが使用されたが、半導体材料のそれぞれのドーパント濃度と固有抵抗との間には周知の確立された関係があるので、他の半導体材料のターゲット・ドーパントも容易に得られるであろう。
【００２３】
底部半導体層１０の厚さは、代表的には４００ミクロン乃至１０００ミクロンであり、このステップにおける好ましい厚さは、５００ミクロン乃至９００ミクロンである。もしも底部半導体層１０が後続ステップで薄くされるならば、底部半導体層１０の厚さは５０ミクロン乃至８００ミクロンである。
【００２４】
埋め込み絶縁層２０の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン又はこれらの組み合わせのような誘電体材料である。埋め込み絶縁層２０の厚さは、５０ｎｍ乃至５００ｎｍであり、代表的には１００ｎｍ乃至３００ｎｍである。ただし、これよりも厚い又は薄い厚さも可能である。
【００２５】
浅いトレンチ絶縁構造３３の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン又はこれらの組み合わせのような誘電体材料である。浅いトレンチ絶縁構造３３は、上部半導体層３０内に埋め込み絶縁層２０の上面まで延びる少なくとも１つのトレンチを形成し、この少なくとも１つのトレンチを酸化シリコン、窒化シリコン又は酸窒化シリコンのような誘電体材料で充填し、そして例えば化学機械的研磨（ＣＭＰ）又はリセス・エッチ（凹部エッチング）あるいはその両方を使用する平坦化処理により上部半導体層３０の上面にある誘電体材料の部分を除去することにより形成され得る。少なくとも１つのトレンチが連続したものである場合には、浅いトレンチ構造３３は一体構造即ちワン・ピース構造である。浅いトレンチ絶縁構造３３は、少なくとも１つの上部半導体部分３２の側部に横方向で隣接しそれぞれを取り囲む。
【００２６】
上部半導体層３０の厚さは、２０ｎｍ乃至２００ｎｍであり、代表的には４０ｎｍ乃至１００ｎｍであるが、これよりも薄い又は厚い厚さが使用され得る。少なくとも１つの上部半導体部分３２は、ｐ型又はｎ型のドーパントを注入され得る。代表的には、少なくとも１つの上部半導体部分３２のドーパント濃度は、電界効果トランジスタのボディ領域のドーパント濃度に対応する１．０ｘ１０１５／ｃｍ３乃至５．０ｘ１０１８／ｃｍ３であるが、これよりも低い又は高い濃度も可能である。
【００２７】
図２を参照すると、第１フォトレジスト層７が上部半導体層３０の上面に形成され、そして開口を形成するようにリソグラフによりパターン化される。第１フォトレジスト層７の開口は、浅いトレンチ絶縁構造３３の上面の一部を露出する。即ち、開口のそれぞれは、少なくとも１つの上部半導体部分３２の領域の外側にそして浅いトレンチ絶縁構造３３の領域内に配置される。
【００２８】
少なくとも１つの第１下側バイア空洞（キャビティ）１７が、第１フォトレジスト層７のパターンを半導体基板８に転写することにより形成される。第１フォトレジスト層７の開口のパターンは、反応性イオン・エッチングでもよい異方性エッチングにより浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０に転写される。第１のフォトレジスト層７は、異方性エッチングのためのエッチング・マスクとして使用される。少なくとも１つの第１下側バイア空洞１７は、第１フォトレジスト層７の開口の下側に形成される。
【００２９】
望ましくは、異方性エッチングは、底部半導体層１０の半導体材料に対して選択的である。例えば、もしも底部半導体層１０がシリコンであると、シリコンに対して選択的に例えば酸化シリコンのような誘電体材料を除去する異方性エッチングが、底部半導体層１０の上面で停止する異方性エッチングを生じるように使用される。
【００３０】
底部半導体層１０の上面は、第１下側バイア空洞１７のそれぞれの底部で露出される。第１下側バイア空洞１７のそれぞれは、浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０内に形成される。第１下側バイア空洞１７のそれぞれは、浅いトレンチ絶縁構造３３の上面から、この浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０を貫通して底部半導体層１０の上面にまで延びる。第１下側バイア空洞１７が底部半導体層内に延びるという変形も又可能である。
【００３１】
第１下側バイア空洞１７の側壁は、浅いトレンチ絶縁構造３３の上面から底部半導体層１０の上面まで一直線状に垂直に延びている。言い換えると、浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０内の第１下側バイア空洞１７のそれぞれの側壁の部分は、垂直方向で互いに重なる（一致している）。第１下側バイア空洞１７の側壁にテーパ（傾斜）を与える場合、このテーパの角度は、０度から５度であり、代表的には０度から２度である。但し、更に大きなテーパ角度を使用することもできる。上部半導体層３０の下側の第１下側バイア空洞１７のそれぞれの深さは、埋め込み絶縁層２０の厚さ及び上部半導体層３０の厚さの和に等しい。
【００３２】
第１下側バイア空洞１７は、下側バイア空洞のアレイをなすことができる。下側バイア空洞のアレイの各下側バイア空洞は、他のバイア空洞に隣接しない個別のバイア空洞である。
【００３３】
少なくとも１つの第１のドープされた半導体領域１８が、底部半導体層１０の露出された部分内に第１導電型のドーパントを注入することにより形成される。第１導電型は、底部半導体層１０の導電型である。底部半導体層１０及び少なくとも１つの第１のドープされた半導体領域１８は、同じ導電型のドーパントでドープされる。或る場合には、底部半導体層１０及び少なくとも１つの第１のドープされた半導体領域１８は、ｐ型のドーパントを有する。他の場合には、底部半導体層１０及び少なくとも１つの第１のドープされた半導体領域１８は、ｎ型のドーパントを有する。
【００３４】
注入されるドーパントの横方向への広がりに基づいて、少なくとも１つの第１のドープされた半導体領域１８は、少なくとも１つの第１下側バイア空洞１７の大きさよりも横方向に広がり、そして垂直方向では、埋め込み絶縁層２０の底面に突き当たる。第１導電型がｐ型である場合には、注入されるドーパントは、Ｂ，Ｇａ，Ｉｎ又はこれらの組み合わせである。第１導電型がｎ型である場合には、注入されるドーパントは、Ｐ．Ａｓ，Ｓｂ又はこれらの組み合わせである。第１フォトレジスト層７が、イオン注入の自己整合マスクとして働くので、第１のドープされた半導体領域１８は第１の下側バイア空洞１７の下側に形成される。第１のドープされた半導体領域１８のそれぞれは、第１下側バイア空洞１７の底面及び埋め込み絶縁層２０の底面に垂直に突き当たる。底部半導体層１０が単結晶半導体材料である場合には、少なくとも１つの第１のドープされた半導体領域１８も単結晶である。
【００３５】
少なくとも１つの第１のドープされた半導体領域１８の厚さは、１０ｎｍ乃至６００ｎｍであり、代表的には５０ｎｍ乃至３００ｎｍであるが、これよりも厚い厚さ又は薄い厚さが可能である。１つの第１のドープされた半導体領域１８は、代表的には固有抵抗を減少するために高い濃度でドープされる。第１のドープされた半導体領域１８は、１．０ｘ１０１９／ｃｍ３から１．０ｘ１０２１／ｃｍ３のドーパント濃度を有することができるが、これよりも高い濃度又は低い濃度が可能である。次いで、第１フォトレジスト層７が、上部半導体層３０、埋め込み絶縁層２０の露出された側壁及び少なくとも１つの第１のドープされた半導体領域１８に対して選択的に除去される。
【００３６】
図３及び図４を参照すると、第２のフォトレジスト層９が、上部半導体層３０の上面に形成され、そして開口を形成するようにフォトリソグラフによりパターン化される。第２フォトレジスト層９の開口は、第１の下側バイア空洞１７（図２）の領域の外側で浅いトレンチ絶縁構造３３の一部に重なる。この第１の下側バイア空洞１７は第２フォトレジスト層９で充填される。開口のそれぞれは、少なくとも１つの上部半導体部分３２の領域及び第１下側バイア空洞１７の領域の外側そして第１の下側バイア空洞１７が形成されなかった残りの浅いトレンチ絶縁構造３３の領域内に配置される。
【００３７】
第２の下側バイア空洞２７が、第２フォトレジスト層９のパターンを半導体基板８内に転写することにより形成される。第２フォトレジスト層９の開口のパターンは、反応性イオン・エッチングである異方性エッチングにより浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０内に転写される。第２フォトレジスト層９は、異方性エッチングのエッチング・マスクとして使用される。少なくとも１つの第２の下側バイア空洞２７が第２フォトレジスト層９の開口の下側に形成される。
【００３８】
望ましくは、異方性エッチングは、底部半導体層１０の半導体材料に対して選択的である。例えば、もしも底部半導体層１０がシリコンであるならば、シリコンに対して選択的であり例えば酸化シリコンのような誘電体材料を除去する異方性エッチングが、使用されて、底部半導体層１０の上面で停止する異方性エッチングをもたらす。
【００３９】
底部半導体層１０の上面が、第２の下側バイア空洞２７のそれぞれの底部で露出される。第２の下側バイア空洞２７のそれぞれは、浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０内に形成される。第１の下側バイア空洞２７のそれぞれは、浅いトレンチ絶縁構造３３の上面からこの浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０を通り、底部半導体層１０の上面にまで延びる。第２の下側バイア空洞２７が底部半導体層内に延びる変形も可能である。
【００４０】
第２の下側バイア空洞２７の側壁は、浅いトレンチ絶縁構造３３の上面から垂直に延び、又は上述の第１の下側バイア空洞１７の側壁のようにテーパ（傾斜）を有することができる。
【００４１】
第２の下側バイア空洞２７は、下側空洞のアレイをなすことができる。下側バイア空洞のアレイのそれぞれの下側バイア空洞は、他のバイア空洞に当たらない個別的なバイア空洞である。
【００４２】
第２のドープされた半導体領域２８は、底部半導体層１０の露出部分内に第２導電型のドーパントを注入することにより形成される。第２導電型は、第１導電型と反対の導電型である。もしも第１導電型がｐ型であるならば、第２導電型はｎ型であり、この逆も成り立つ。注入されるドーパントの横方向への広がりに基づいて、第２のドープされた半導体領域は、第２の下側バイア空洞２７の領域よりも横方向に広がり、そして埋め込み絶縁層２０の底面に垂直に突き当たる。第１導電型がｐ型の場合には、注入されるドーパントはＢ，Ｇａ，Ｉｎ又はこれらの組み合わせである。第１導電型がｎ型である場合には、注入されるドーパントはＰ，Ａｓ，Ｓｂ又はこれらの組み合わせである。第２のフォトレジスト層９は、イオン注入のための自己整合マスクとして働き、その結果第２のドープされた半導体領域２８は、第２の下側バイア空洞２７の下に形成される。ドープされた半導体領域のそれぞれは、下側バイア空洞の底面及び埋め込み絶縁層２０の底面に垂直に突き当たる。底部半導体層１０が単結晶半導体材料である場合は、第２のドープされた半導体領域２８も又単結晶である。
【００４３】
第２のドープされた半導体領域２８の厚さは、１０ｎｍ乃至６００ｎｍであり代表的には５０ｎｍ乃至３００ｎｍであるが、これよりも薄い厚さ又は厚い厚さが可能である。第２のドープされた半導体領域２８は、代表的には、固有抵抗を減少するために濃い濃度でドープされている。第２のドープされた半導体領域２８は、１．０ｘ１０１９／ｃｍ３乃至１．０ｘ１０２１／ｃｍ３のドーパント濃度を有することができるが、これよりも低い濃度又は高い濃度も可能である。次いで、第２フォトレジスト層９は、上部半導体層３０，埋め込み絶縁層２０の露出された側壁及び第２のドープされた半導体領域２８に対して選択的に除去される。第２のドープされた半導体領域２８は、第１のドープされた半導体領域１８から横方向に離されている。
【００４４】
図５及び図６を参照すると、第１下側導電バイア３７及び第２下側導電バイア４７が形成される。第１下側導電バイア３７は、浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０内に形成された第１下側バイア空洞１７のそれぞれの内部に形成される。同様に、第２下側導電バイア４７は、浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０内に形成された第１下側バイア空洞２７のそれぞれの内部に形成される。
【００４５】
特に、導電性材料が、第１の下側バイア空洞１７及び第２の下側バイア空洞２７内に付着（堆積）される。導電性材料は、ドープされた半導体材料又は金属材料である。例えば、導電性材料は、ドープされた多結晶シリコン、ドープされたシリコン含有半導体材料、ドープされた化合物半導体材料、単一金属、少なくとも２つの金属の合金、導電性金属窒化物等である。上部半導体層３０の上面上の過剰な導電性材料は、例えば化学機械研磨（ＣＭＰ）、リセス・エッチング又はこれの組み合わせにより除去される。第１下側バイア空洞１７及び第２下側バイア空洞２７内に残された導電性材料は、それぞれ第１の下側導電性バイア３７及び第２の下側導電性バイア４７を構成する。少なくとも１つのパッド誘電体層（図示せず）が上部半導体層３０の上に形成される場合には、この少なくとも１つの誘電体層は、導電性材料を平坦化して第１の下側導電性バイア３７及び第２の導電性バイア４７を形成するために使用される。もしも少なくとも１つのパッド誘電体層が使用される場合には、これは次いで除去されて上部半導体層３０の上面を露出する。
【００４６】
第１の下側導電性バイア３７のそれぞれは、浅いトレンチ絶縁構造３３の上面から第１のドープされた半導体領域１８の上面まで延びる。第２の下側導電性バイア４７のそれぞれは、浅いトレンチ絶縁構造３３の上面から第２のドープされた半導体領域２８の上面まで延びる。第１の下側導電性バイア３７のそれぞれは、第１のドープされた半導体領域１８の上面に垂直に隣接する。第２の下側導電性バイア４７のそれぞれは、第２のドープされた半導体領域２８の上面に垂直に隣接する。
【００４７】
図７及び図８を参照すると、少なくとも１つの電界効果トランジスタが周知の方法により少なくとも１つの上部半導体部分３２に形成される。具体的にいうと、少なくとも１つのゲート誘電体層４０，少なくとも１つのゲート電極４２及びゲート・スペーサ４４が、電界効果トランジスタ毎に形成される。ソース領域（図示せず）及びドレイン領域（図示せず）が、電界効果トランジスタのゲート電極４２及びゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することにより、電界効果トランジスタ毎に上部半導体層３２内に形成される。
【００４８】
中間工程（ＭＯＬ）誘電体層８０が、電界効果トランジスタ、上部半導体部分３２，浅いトレンチ絶縁構造３３，第１の下側導電性バイア３７の上面及び第２の下側導電性バイア４７の上面の上に形成される。ＭＯＬ誘電体層８０の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、有機ケイ酸塩ガラス（ＯＳＧ），低誘電率（ｌｏｗ−ｋ）化学蒸着（ＣＶＤ）酸化物、例えばスピン・オン・ガラス（ＳＯＧ）のような自己平坦性材料又は“ＳｉＬＫ（Ｒ）のようなスピン・オン低誘電率の誘電体材料である。例示的なシリコン酸化物は、ドープされていないシリケート・ガラス（ＵＳＧ），ボロシリケート・ガラス（ＢＳＧ），フォスホシリケート・ガラス（ＰＳＧ），フルオロシリケート・ガラス（ＦＳＧ），ボロフォスホシリケート・ガラス（ＢＰＳＧ）又はこれらの組み合わせである。浅いトレンチ絶縁構造３３の上面から測定したＭＯＬ誘電体層８０の総計厚さは、１００ｎｍ乃至１００００ｎｍであり、代表的には２００ｎｍ乃至５０００ｎｍである。ＭＯｌ誘電体層８０の上面は例えば化学機械研磨による平坦化法により平坦化される。
【００４９】
第１の下側導電性バイア３７の上面と、第２の下側導電性バイア４７の上面と、例えば少なくとも１つのソース領域（図示せず）、少なくとも１つのドレイン領域（図示せず）及び少なくとも１つのゲート電極のような少なくとも１つの電界効果トランジスタの部分を露出するために、リソグラフィック方法及び異方性エッチングにより開口がＭＯＬ誘電体層８０に形成される。第１の上側導電性バイア６７が、下側導電性バイア３７の上に直接形成される。第１の上側導電性バイア６７が、第１の下側導電性バイア３７の上に直接形成される。第２の上側導電性バイア７７が、第２の下側導電性バイア４７の上に直接形成される。デバイス・コンタクト・バイア８８が電界効果トランジスタのソース領域及びドレイン領域上に直接形成される。
【００５０】
第１の上側導電性バイア６７，第２の上側導電性バイア７７及びデバイス・コンタクト・バイア８８は、導電性材料である。導電性材料は、ドープされた半導体材料又は金属材料である。例えば、導電性材料は、ドープされたポリシリコン、ドープされたシリコン含有半導体材料、ドープされた化合物半導体材料、金属、少なくとも２つの金属の合金、導電性金属窒化物等である。ＭＯＬ誘電体層８０の上面上の過剰の導電性材料は、例えば化学機械平坦化（ＣＭＰ）及びリセス・エッチ又はこれらの組み合わせにより除去される。
【００５１】
第１の下側導電性バイア３７及び第１の上側導電性バイア６７からなる垂直方向に延びる対のそれぞれは、第１導電性バイア６８を構成する。第２の下側導電性バイア４７及び第２の上側導電性バイア７７からなる垂直方向延びる対のそれぞれは、第２導電性バイア７８を構成する。第１及び第２の上側導電性バイア（６７，７７）の材料は、第１及び第２の下側導電性バイア（３７，４７）の材料と異なる材料でもよく又は同じ材料でもよい。
【００５２】
図９及び図１０を参照すると、相互接続レベル誘電体層９０，第１の相互接続レベル金属線９８及び第２の相互接続レベル金属線９４が、ＭＯＬ誘電体層８０の上面に直接形成される。相互接続レベル誘電体層９０の誘電体材料は、上述のＭＯＬ誘電体層８０に使用した誘電体材料のうちの任意の材料でよい。相互接続レベル誘電体層９０の厚さは、７５ｎｍ乃至１０００ｎｍであり、代表的には１５０ｎｍ乃至５００ｎｍであるが、これより薄い又は厚い厚さが可能である。
【００５３】
第１相互接続レベル金属線９８及び第２相互接続レベル金属線９４は、相互接続レベル誘電体層９０内に埋め込まれ、そして金属材料の付着及びこれに続く平坦化処理により形成されることができる。第１相互接続レベル金属線９８及び第２相互接続レベル金属線９４の金属材料は、物理蒸着（ＰＶＤ）、電気メッキ、無電気メッキ、化学蒸着（ＣＶＤ）又はこれらの組み合わせにより付着され得る。第１相互接続レベル金属線９８及び第２相互接続レベル金属線９４の材料は、例えばＣｕ，Ａｌ，Ｗ，Ｔａ，Ｔｉ，ＷＮ，ＴａＮ，ＴｉＮ又はこれらの組み合わせの材料である。第１相互接続レベル金属線９８及び第２相互接続レベル金属線９４は、同じ金属材料で作られ得る。
【００５４】
第１の相互接続レベル金属線９８のそれぞれは、デバイス・コンタクト・バイア８８に垂直方向で隣接（接続）する。第２の相互接続レベル金属線９４は、第１の上側導電性バイア６７又は第２の上側導電性バイア７７に垂直方向で隣接する。
【００５５】
第１導電性バイア６８は、ＭＯＬ誘電体層８０の上面から第１のドープされた半導体領域１８まで延び、第２導電性バイア７８は、ＭＯＬ誘電体層８０の上面から第２のドープされた半導体領域２８まで延びる。物理的に明白な界面が、垂直方向に隣接する対である第１の下側導電性バイア３７と第１の上側導電性バイア６７との間に、そして垂直方向に隣接する対である第２の下側導電性バイア４７と第２の上側導電性バイア７７との間に存在する。第１の例示的な半導体構造は、３Ｈｚ乃至３００ＧＨｚの周波数を有する信号に対するＲＦスイッチを構成する少なくとも１つの電界効果トランジスタを含む。具体的にいうと、少なくとも１つの電界効果トランジスタは、ＶＨＦ，ＵＨＦ，ＳＨＦ及びＥＨＦで動作することができるＲＦスイッチを構成する。
【００５６】
このような高い周波数においては、容量結合が周波数に対して直線的に（リニアに）増大するので、電界効果トランジスタと底部半導体層１０との間の容量結合が問題となる。電界効果トランジスタ内での高周波（ＲＦ）信号により、誘起電荷層が底部半導体層１０の上部に形成される。底部半導体層１０に電気的バイアスが印加されない場合には、誘起電荷層は埋め込み絶縁層２０の下側に直接形成され、そして正の電荷又は負の電荷を含む。
【００５７】
本発明においては、第１のドープされた半導体領域１８は、第２の相互接続レベル金属線９４及び導電性バイア６８により電気的にバイアスされ、そして第２のドープされた半導体領域２８は、第２の相互接続レベル金属線９４及び導電性バイア７８により電気的にバイアスされる。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、同じ電圧になるように電気的にバイアスされる。
【００５８】
１つの実施例において、第１のドープされた半導体領域１８、第２のドープされた半導体領域２８及び底部半導体層１０が、電気的に接地（グランド）されるように、１つの第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８の電圧の値は、底部半導体層１０に印加される電圧の値と同じである。
【００５９】
他の実施例においては、底部半導体層１０及び第２のドープされた半導体領域２８の間のｐｎ接合が、アバランシェ（雪崩）電流を誘起しない電位差に順方向バイアスされる。具体的にいうと、電位差は０．６Ｖを越えない。第１導電型がｐ型であり第２導電型がｎ型である場合、第２のドープされた半導体領域２８の電圧は、底部半導体層１０に印加される電圧に対して０Ｖ乃至−０．６Ｖである。第１導電型がｎ型であり第２導電型がｐ型である場合、第２のドープされた半導体領域２８の電圧は、底部半導体層１０に印加される電圧に対して０Ｖ乃至＋０．６Ｖである。
【００６０】
第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８に電圧バイアスを印加することにより、底部半導体層１０の上部に誘起される電荷層内の電荷は、第１の導電性バイア６８及び第２の導電性バイア７８を介して引き抜かれる。蓄積モードにおいて誘起電荷層内に多数電荷キャリアを誘起する少なくとも１つの電界効果トランジスタに印加される高周波（ＲＦ）信号の各サイクルの部分の間、多数電荷キャリアは、第１のドープされた半導体領域１８及び第１の導電性バイア６８を介して除去される。反転モードにおいて誘起電荷層内に少数電荷キャリアを誘起する高周波（ＲＦ）信号の各サイクルの部分の間、少数電荷キャリアは、第２のドープされた半導体領域２８及び第２の導電性バイア７８を介して除去される。かくして、誘起電荷層内の電気的電荷は、第１の導電性バイア６８及び第２の導電性バイア７８を介して連続的に引き出され、誘起電荷層内に大量の電荷が存在することを防止する。誘起電荷層内の電荷の減少は、電界効果トランジスタのＲＦ信号と底部半導体層１０の間の容量結合を減少し、その結果ＲＦ信号の高調波の発生が減少される。これは、ＲＦスイッチとして働く電界効果トランジスタを介して伝播するＲＦ信号の信号忠実度（ｆｉｄｅｌｉｔｙ）を増大する。
【００６１】
図１１を参照すると、本発明の第２の実施例に従う第２の例示的な半導体構造が示される。ここでは、第１の導電性バイア６８及び第２の導電バイア７８を形成するのに使用される方法が第１の例示的な半導体構造の場合と異なっている。第２の実施例では、第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、マスク層を使用し、そしてマスク層の開口を介して第１導電型及び第２導電型のドーパントを順次注入することにより順番に形成される。マスク層は、フォトレジスト層である。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８を形成するために、２つのマスク層及び２回の別々のイオン注入ステップが使用される。第１導電型のドーパント・イオン及び第２導電型のドーパント・イオンが、浅いトレンチ絶縁構造３３及び埋め込み絶縁層２０を介して注入される。第２のドープされた半導体領域２８は、第１のドープされた半導体領域１８に対して横方向において離れている。
【００６２】
第１の導電性バイア６８及び第２の導電性バイア７８の形成は、ＭＯＬ誘電体層８０の上面から第１のドープされた半導体領域１８へ延びるバイア空洞並びにＭＯＬ誘電体層８０の上面から第２のドープされた半導体領域２８へ延びるバイア空洞を形成することにより行われる。第１の導電性バイア６８は第１のドープされた半導体領域１８に接するように形成され、そして第２の導電性バイア７８は第２のドープされた半導体領域２８に接するように形成される。第１導電性バイア６８のそれぞれは、一体的に構成され、そしてＭＯＬ誘電体層８０の上面から第１のドープされた半導体領域１８の上面にまで延びる。第２導電性バイア７８のそれぞれは、一体的に構成され、そしてＭＯＬ誘電体層８０の上面から第２のドープされた半導体領域２８の上面にまで延びる。第２の例示的な半導体構造は第１の例示的な半導体構造と同じように動作する。
【００６３】
図１２、１３及び１４を参照すると、本発明の第３実施例に従う第３の例示的な半導体構造は、第１下側バイア空洞１７及び第２下側バイア空洞２７（図２及び図３を参照）を図３のように互いに隣接する位置に形成することにより形成され得る。この場合、第１のドープされた半導体領域１８のそれぞれは、１つ以上の第２のドープされた半導体領域２８と横方向で隣接している。下側導電性バイア５７は、第１のドープされた半導体領域１８及びドープされた半導体領域２８のそれぞれに直接接するように形成される。下側導電性バイア５７のそれぞれは、１つ以上の第１のドープされた半導体領域１８及び１つ以上の第２のドープされた半導体領域２８に垂直方向で接する。この第３実施例の下側導電性バイア５７は、第１実施例の第１の下側導電性バイア３７及び第２の下側導電性バイア４７の代わりのものである。同様にこの第３実施例の上側導電性バイア８７は、第１実施例の第１の上側導電性バイア６７及び第２の上側導電性バイア７７の代わりのものである。垂直方向で互いに接する下側導電性バイア５７及び上側導電性バイア８７の対は、導電性バイア５８を構成する。第３の例示的な半導体構造は、第１の例示的な半導体構造と同じように動作する。
【００６４】
図１５及び図１６を参照すると、本発明の第４実施例に従う第４の例示的な半導体構造が第３実施例と同じ方法を使用して形成される。第４実施例においては、複数個の第１のドープされた半導体領域１８及び複数個の第２のドープされた半導体領域２８が、埋め込み絶縁層２０の直下で底部半導体層１０の上側部分を横方向で取り囲む。図１５及び図１６の面Ｚ−Ｚ’に沿う垂直方向の断面は、図１４と同じである。複数個の第１のドープされた半導体領域１８のそれぞれは、複数個の第２のドープされた半導体領域２８の１つ以上と横方向で接している。一体構造の下側導電性バイア５７は、上部半導体部分３２を横方向で取り囲むように形成される。第４実施例の上側導電性バイア８７は、第１実施例の第１の上側導電性バイア６７及び第２の上側導電性バイア７７の代わりのものである。第４の例示的な半導体構造は第１の例示的な半導体構造と同じように動作する。
【００６５】
図１７及び図１８を参照すると、本発明の第５実施例に従う第５の例示的な半導体構造は、本発明の第２実施例と同じように形成される。この第５実施例に従うと、第２のドープされた半導体領域２８は、この第２のドープされた半導体領域２８の一部が、上部半導体部分３２の下側に位置するように形成される。電界効果トランジスタの形成後、第２のドープされた半導体領域２８のそれぞれの一部分は、電界効果トランジスタの一部分の下側になる。上面から見て、第２のドープされた半導体領域２８の領域は、上部半導体部分３２の領域の一部と重なる。第５の例示的な半導体構造は、第１の例示的な半導体構造と同じように動作する。上部半導体部分３２の下側に第２のドープされた半導体領域２８を配置することにより、埋め込み絶縁層２０の直下の底部半導体層１０の上部に形成される誘起電荷層から多数電荷キャリアを蓄積モードの間除去することができる。
【００６６】
図１９及び図２０を参照すると、本発明の第６実施例に従う第６の例示的な半導体構造は、本発明の第２実施例と同じように形成される。この第６実施例に従うと、第１のドープされた半導体領域１８は、この第１のドープされた半導体領域１８の一部が、上部半導体部分３２の下側に位置するように形成される。電界効果トランジスタの形成後、第１のドープされた半導体領域１８のそれぞれの一部分は、電界効果トランジスタの一部分の下側になる。上面から見て、第１のドープされた半導体領域１８の領域は、上部半導体部分３２の領域の一部と重なる。第６の例示的な半導体構造は、第１の例示的な半導体構造と同じように動作する。上部半導体部分３２の下側に第１のドープされた半導体領域１８を配置することにより、埋め込み絶縁層２０の直下の底部半導体層１０の上部に形成される誘起電荷層から少数電荷キャリアを反転モードの間除去することができる。
【００６７】
図２１は、例えば半導体ＩＣの論理設計、シミュレーション、テスト、レイアウト及び製造において使用される例示的な設計の流れ９００のブロック図である。設計の流れ９００は、図１乃至図２０に示された設計構造又は装置あるいはその両方の論理的又は機能的に等価なものを発生するために設計構造又は装置を処理するための処理及び機構を含む。設計の流れ９００により処理され又は発生される設計構造は、データ処理システム上で実行され又は処理されたときに、ハードウエア・コンポーネント、回路、装置またはシステムの論理的、構造的、機械的又は機能的に等価なものを生成するデータ又は命令あるいはその両方を含むようにコンピュータ読み取り可能な伝送体又は記憶媒体にエンコードされ得る。設計の流れ９００は設計されつつある対象物の型に依存して変動し得る。例えば、カスタムＩＣ（ＡＳＩＣ）を製造する設計の流れは、標準のコンポーネントを設計するための設計の流れ９００と異なり、又は、例えばＡｌｔｅｒａ（Ｒ）社又はＸｉｌｉｎｘ（Ｒ）社により提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のようなプログラマブル・アレイに設計を組み込む設計の流れ９００と異なる。
【００６８】
図２１は、設計プロセス９１０により処理されるのが望ましい入力設計構造９２０を含む複数のこのような設計構造を示す。設計構造９２０は、ハードウエア・デバイスの論理的に等価な機能的表現を生成するために、設計プロセス９１０により生成されそして処理される論理的なシミュレーション設計構造でもよい。又、設計構造９２０は、設計プロセス９１０により処理されるときにハードウエア・デバイスの物理的構造の機能的表現を生成するデータ又はプログラム命令あるいはその両方から成ることができる。機能的又は構造的なあるいはその両方の設計の特徴を表現するかどうかは、例えばコア・デベロッパー／デザイナにより具現化されるＥＣＡＤ（電子回路設計用のＣＡＤ）を使用して生成され得る。コンピュータ読み取り可能なデータ伝送体、ゲート・アレイ又は記憶媒体上にエンコードされる場合、例えば図１乃至図２０に示されたような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス又はシステムをシミュレートし又は機能的に表現するために、設計構造９２０は、設計プロセス９１０内の１つ以上のハードウエアまたはソフトウエア・モジュールあるいはこの両方によりアクセスされそして処理され得る。従って、データ構造９２０は、デザイン又はシミュレーション・データ処理システムにより処理されるときに、ハードウエア論理設計の回路または他のレベルを機能的にシミュレートし又は表現する人間又はハードウエアあるいはその両方が読み取り可能なソース・コード、コンパイルされた構造及びコンピュータが実行可能なコード構造を含むファイルまたは他のデータ構造からなる。このようなデータ構造は、例えばＶｅｒｉｌｏｇ及びＶＨＤＬのような低レベルのハードウエア記述言語（ＨＤＬ）又はＣ，Ｃ＋＋のような高いレベルのデザイン言語に準拠又は適合するＨＤＬ，デザイン・エンティティまたは他のデータ構造を含み得る。
【００６９】
設計プロセス９１０は、例えば設計構造９２０のような設計構造を含むネット・リスト９８０を生成するために、図１乃至図２０に示されたコンポーネント、回路、デバイス又は論理構造に等価なデザイン／シミュレーション機能を合成し、翻訳し又は処理するためのハードウエアまたはソフトウエア・モジュールあるいはその両方を使用しそして組み入れることが望ましい。ネット・リスト９８０は、集積回路内の他の素子及び回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等を表す例えばコンパイルされた又は処理されたデータ構造を含む。ネット・リスト９８０は、反復プロセスを使用して合成されることができ、ここで、ネット・リスト９８０は、デバイスに対する設計特性及びパラメータに依存して１回以上再合成される。本明細書で説明される他の設計構造のように、ネット・リスト９８０は、コンピュータ読み取り可能な記憶媒体に記録され又はプログラム可能なゲート・アレイにプログラムされ得る。記憶媒体は、磁気又は光ディスク・ドライブ、プログラム可能なゲート・アレイ、コンパクト・フラッシュまたは他のフラッシュ・メモリのような不揮発性記憶媒体でもよい。更に、他の場合には、記憶媒体は、インターネット若しくは他のネットワーク上の適切は手段を介してデータ・パケットが伝送されそして中間的に記憶されるシステム若しくはキャッシュ・メモリ、バッファ・スペース又は電気的若しくは光学的伝導装置でもよい。
【００７０】
設計プロセス９１０は、ネット・リスト９８０を含む多様な入力データ構造の型を処理するハードウエアまたはソフトウエア・モジュールを含み得る。このようなデータ構造の型は、例えばライブラリィ装置９３０内にあり、そして所定の製造技術（例えば、３２ｎｍ、４５ｎｍ、９０ｎｍ等の種々な技術ノード）に対するモデル、レイアウト及び記号表示を含む１組の一般的に使用される素子、回路及びデバイスを含み得る。データ構造の型は、設計仕様９４０，特性データ９５０，検証データ９６０，設計規則９７０並びに入力テスト・パターン、出力テスト結果及び他のテスト情報を含むテスト・データ・ファイル９８５を含む。設計プロセス９１０は更に、例えば型作り、モールディング及びダイ・プレス形成等のためのストレス分析、熱分析、機械イベント・シミュレーション、プロセス・シミュレーション等の標準的な機械設計プロセスを含み得る。機械設計の分野の当業者にとって、本発明の精神から逸脱することなく設計プロセス９１０で使用される機械設計ツール及び用途の範囲が明らかであろう。又、設計プロセス９１０は、例えばタイミング分析、検証、設計規則チェック、配置及びルート動作等の標準的な回路設計プロセスを行うためのモジュールを含み得る。
【００７１】
設計プロセス９１０は、設計構造９２０を、任意の追加の機械的デザイン若しくはデータの他に、説明されたサポート・データ構造の幾つか若しくは全てと共に処理して第２の設計構造９９０を生成するために、例えばＨＤＬコンパイラ及びシミュレーション・モデル生成ツールのような論理及び物理デザイン・ツールを使用しそして組み入れる。設計構造９９０は、機械的デバイス及び構造のデータの交換のために使用されるデータ・フォーマットで（例えば、ＩＧＥＳ，ＤＸＦ，Ｐａｒａｓｏｌｉｄ、ＸＴ，ＪＴ，ＤＲＧに記憶される情報、若しくはこのような機械的設計構造を記憶し若しくはレンダリングするための他の適切なフォーマット）記憶媒体若しくはプログラマブル・ゲート・アレイに存在する。設計構造９２０と同様に、設計構造９９０は、伝送若しくはデータ記憶媒体に存在しそしてＥＣＡＤシステムにより処理されたときに図１乃至図２０に示された本発明の１つ以上の実施例の論理的に又は機能的に等価なフォームを生成する１つ以上のファイル、データ構造若しくは他のコンピュータ−・エンコードされたデータ若しくは命令からなる。１つの実施例において、設計構造９９０は、図１乃至図２０に示されたデバイスを機能的にシミュレートするコンパイルされ実行可能なＨＤＬ、シミュレーション・モデルからなり得る。
【００７２】
又、設計構造９９０は、集積回路のレイアウト・データの交換にために使用されるデータ・フォーマット又は記号データ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２），ＧＬ１，ＯＡＳＩＳ，マップ・ファイル又はこのような設計データ構造を記憶するための他の適切なフォーマット）あるいはその両方を使用することができる。設計構造９９０は、図１乃至図２０に示されたデバイス若しくは構造を生成するために、例えば、記号データ、マップ・ファイル、テスト・データ・ファイル、デザイン・コンテント・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製造ラインを流れるデータ、及び製造者または他のデザイナ／デベロッパにより要求される他の人のデータを含み得る。次いで、設計構造９９０は、ステージ９９５に進み、ここで、例えば設計構造９９０はテープ上に記憶されて、製造にリリースされ、マスク・ハウスにリリースされ、他の設計ハウスに送られ、カストマに送り返される。
【００７３】
本発明は特定の実施例の形で説明されたが、種々な変形、修正等が可能であることは前述の説明から当業者にとって明らかである。従って、本発明は、本発明の範囲及び精神内に含まれるこのような変形及び修正を包含するものである。
【符号の説明】
【００７４】
７  第１フォトレジスト層
８  半導体基板
９  第１フォトレジスト層
１０  底部半導体層
１７  第１下側バイア空洞
１８  第１のドープされた半導体領域
２０  埋め込み絶縁層
２７  第２下側バイア空洞
２８  第２のドープされた半導体領域
３０  上部半導体層
３２  上部半導体部分
３３  浅いトレンチ絶縁構造
３７  第１下側導電性バイア
４７  第２下側導電性バイア
６７  第１上側導電性バイア
６８  第１導電性バイア
７７  第２上側導電性バイア
８０  ＭＯＬ誘電体層
８８  コンタクト・バイア
９０  相互接続レベル誘電体層
９４  第２の相互接続レベル金属線
９８  第１の相互接続レベル金属線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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