(57)【要約】【課題】ＳＩＰ型の半導体装置において、ロジックチップとメモリチップとの間の接続故障を特定して検出することができる半導体装置およびその試験方法を提供する。【解決手段】複数のメモリ側パッドを有するメモリチップと、複数のメモリ側パッドのそれぞれに接続された、複数のコントローラ側パッドを有するメモリコントローラチップとからなる半導体装置において、コントローラチップに、コントローラ側パッドのそれぞれが入力に接続され、コントローラ側パッドから出力される信号のレベルに応じた試験信号を生成する複数の試験信号生成回路を設け、試験モードにおいて、信号を対応するコントローラ側パッドに出力した状態で、複数の試験信号生成回路のそれぞれが生成する試験信号を期待値と比較する。【選択図】  図１
2010217991.tif 000002
【特許請求の範囲】
【請求項１】
アドレスを指定するアドレス信号が入力される複数のメモリ側アドレスパッドと、前記アドレス信号によって指定されたアドレスから読み出した、もしくは、該指定されたアドレスに書き込むデータの入出力を行う複数のメモリ側データパッドと、制御信号が入力される複数のメモリ側制御パッドとを有するメモリチップと、
前記複数のメモリ側アドレスパッド、メモリ側データパッド、メモリ側制御パッドのそれぞれに接続された、コントローラ側アドレスパッド、コントローラ側データパッド、コントローラ側制御パッドを有するとともに、前記コントローラ側アドレスパッドのそれぞれに対応して設けられ、前記アドレス信号を出力するアドレス出力バッファと、前記コントローラ側データパッドのそれぞれに対応して設けられ、前記データの入出力を行うデータ入出力バッファと、前記コントローラ側制御パッドのそれぞれに対応して設けられ、前記制御信号を出力する制御出力バッファとを有するメモリコントローラチップとからなり、
動作モードにおいて、前記コントローラチップのアドレス出力バッファが出力したアドレス信号および制御出力バッファが出力した制御信号を前記パッド間の接続を介して前記メモリチップに入力するとともに、前記データを前記パッド間の接続を介して入出力する半導体装置の、前記メモリ側アドレスパッドと前記コントローラ側アドレスパッドとの間の接続の故障を検出する試験方法であって、
前記コントローラチップに、前記コントローラ側アドレスパッドのそれぞれが入力に接続され、該コントローラ側アドレスパッドから出力される信号のレベルに応じた試験信号を生成する複数の試験信号生成回路を設け、
試験モードにおいて、前記アドレス出力バッファから前記アドレス信号を対応するコントローラ側アドレスパッドに出力した状態で、前記複数の試験信号生成回路のそれぞれが生成する試験信号を期待値と比較することを特徴とする半導体装置の試験方法。
【請求項２】
前記コントローラチップに、
前記試験信号と期待値とを比較した比較結果のそれぞれに基づいて、前記接続のいずれに故障があるかを特定する試験結果信号を生成する試験結果信号生成回路を設けるか、
または、
前記試験信号のそれぞれ、もしくは、該試験信号のそれぞれを期待値と比較した結果を示す比較結果信号のそれぞれを外部に出力する出力回路を設けることを特徴とする請求項１記載の試験方法。
【請求項３】
前記アドレス出力バッファを、その入力のレベルに応じた信号を出力するイネーブル状態と、出力が高インピーダンス状態に固定されるディセーブル状態とを有する３値出力バッファとし、
制御対象とするアドレス出力バッファをイネーブル状態からディセーブル状態に変化させ、該変化の前および後で、前記試験信号のうちの観察対象とする試験信号と対応する期待値との比較を行うことを特徴とする請求項１または２に記載の試験方法。
【請求項４】
アドレスを指定するアドレス信号が入力される複数のメモリ側アドレスパッドと、前記アドレス信号によって指定されたアドレスから読み出した、もしくは、該指定されたアドレスに書き込むデータの入出力を行う複数のメモリ側データパッドと、制御信号が入力される複数のメモリ側制御パッドとを有するメモリチップと、
前記複数のメモリ側アドレスパッド、メモリ側データパッド、メモリ側制御パッドのそれぞれに接続された、コントローラ側アドレスパッド、コントローラ側データパッド、コントローラ側制御パッドを有するとともに、前記コントローラ側アドレスパッドのそれぞれに対応して設けられ、前記アドレス信号を出力するアドレス出力バッファと、前記コントローラ側データパッドのそれぞれに対応して設けられ、前記データの入出力を行うデータ入出力バッファと、前記コントローラ側制御パッドのそれぞれに対応して設けられ、前記制御信号を出力する制御出力バッファとを有するメモリコントローラチップとからなり、
動作モードにおいて、前記コントローラチップのアドレス出力バッファが出力したアドレス信号および制御出力バッファが出力した制御信号を前記パッド間の接続を介して前記メモリチップに入力するとともに、前記データを前記パッド間の接続を介して入出力する半導体装置であって、
前記コントローラチップが、さらに、
前記コントローラ側アドレスパッドのそれぞれが入力に接続され、該コントローラ側アドレスパッドから出力される信号のレベルに応じた試験信号を生成する複数の試験信号生成回路を有するとともに、
試験モードにおいて、前記アドレス出力バッファから前記アドレス信号を対応するコントローラ側アドレスパッドに出力した状態で、前記複数の試験信号生成回路のそれぞれが生成する試験信号を期待値と比較する試験回路と、前記試験信号のそれぞれ、もしくは、該試験信号のそれぞれを期待値と比較した結果を示す比較結果信号のそれぞれを外部に出力する出力回路との、いずれかを有することを特徴とする半導体装置。
【請求項５】
前記試験回路が、さらに、前記試験信号のそれぞれを期待値と比較した比較結果のそれぞれに基づいて、前記接続のいずれに故障があるかを特定する試験結果信号を生成する試験結果信号生成回路を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記アドレス出力バッファが、その入力のレベルに応じた信号を出力するイネーブル状態と、出力が高インピーダンス状態に固定されるディセーブル状態とを有する３値出力バッファであることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリチップとその動作（データの書き込み／読み出し）を制御するコントローラチップを搭載する半導体装置において、両者の対応する信号のパッド間の接続故障を検出する試験技術に関するものである。
【背景技術】
【０００２】
例えば、メモリチップとそのコントローラチップを搭載し、両者の対応する信号のパッド間をボンディングワイヤ等の信号線により接続した後、同一のパッケージに封止したシステムインパッケージ（ＳＩＰ）型の半導体装置が知られている。このように同一パッケージ内にメモリチップとコントローラチップを搭載する半導体装置においては、両者の間のパッド間の接続の良否試験を行う必要がある。
【０００３】
図１３は、従来のＳＩＰ型の半導体装置の構成を表す概略図である。同図に示す半導体装置１００において、ロジックチップ１０４は、その本来の機能（メモリチップ１０２に対するデータの書き込み／読み出し）を実行する通常アクセスブロック１０６と、ロジックチップ１０４とメモリチップ１０２間の接続検証を行うテストブロック１０８と、両者の信号を切り替える複数のマルチプレクサ１１０とを備えている。
【０００４】
通常動作モードにおいて、テストブロック１０８からテスト選択信号として‘０’が出力され、マルチプレクサ１１０から、通常アクセスブロック１０６から出力された通常アクセス信号群（アドレス信号、書き込みデータ、制御信号）が出力される。
【０００５】
この場合、通常アクセス信号群は、対応するマルチプレクサ１１０とロジックチップ１０４の出力バッファ１１２を介して出力され、ロジックチップ側パッド１１４とこれに対応するメモリチップ側パッド１１６を接続する信号線１１８を介して、メモリチップ１０２の対応する入力バッファ１２０に入力される。また、メモリチップ１０２からの読み出しデータは、対応するメモリチップ１０２の出力バッファ１２２を介して出力され、同様に、対応するロジックチップ１０４の入力バッファ１２４を介して通常アクセス時データリード結果群として通常アクセスブロック１０６に入力される。
【０００６】
一方、テストモードにおいて、テストブロック１０８からテスト選択信号として‘１’が出力され、マルチプレクサ１１０から、テストブロック１０８から出力されたテストアクセス時信号群（テストモード時のアドレス信号、書き込みデータ、制御信号）が出力される。
【０００７】
この場合、通常アクセス信号群の代わりにテストアクセス信号群を用いて、メモリチップ１０２の対応するアドレスに対してデータの書き込み／読み出しが行われる。この時の動作は通常動作モードの時と同様である。また、メモリチップ１０２からの読み出しデータは、同様に、対応するロジックチップ１０４の入力バッファ１２４を介してテスト時データリード結果群としてテストブロック１０８に入力される。
【０００８】
つまり、図１３に示す半導体装置１００では、ロジックチップ１０４上において、通常動作モード時の通常アクセスブロック１０６からメモリチップ１０２へのアクセスパスを、テストモード時には、専用のテストブロック１０８からメモリチップ１０２にアクセスできるように切り替える。このようにして、テストブロック１０８からメモリチップ１０２にアクセスすることにより、メモリチップ１０２の機能テストと、ロジックチップ１０４とメモリチップ１０２との間の接続テストを行う。このようなテストは、例えば特許文献１に記載されている。
【０００９】
ところで、メモリチップ１０２は、一般的に、パッケージ１２６に搭載される前にメモリ単体でのテストを実施し、テストに合格したものを搭載するため、メモリチップ１０２自体の故障検出よりも、ロジックチップ１０４とメモリチップ１０２との間の接続故障を検出することが重要である。
【００１０】
また、図１３に示す半導体装置１００では、ロジックチップ１０４に接続されるメモリチップ１０２に対してデータアクセス（データの書き込み／読み出し）を行い、読み出しデータの正当性を判断することで、間接的に接続故障を検出していた。このため、故障箇所を特定する時、データ線の故障の特定は比較的容易に行えるが、アドレス線や制御信号線の故障については、故障箇所を特定することが難しいという問題があった。
【００１１】
ここで、本発明に関連性のあると考えられる先行技術文献として、特許文献１〜３がある。
【００１２】
例えば、特許文献２の図１には、スイッチ７をＯＮにして端子試験装置３を接続し、書き込み装置２に接続したＲＯＭ１ａ、１ｂ、１ｃ、…の端子に不良（ＧＮＤ（グランド）への導通、相互の導通）が無いかを試験することが開示されている。同文献の図１では、抵抗８を介してそれぞれの端子をＶ＋にプルアップした状態で、以下の（１）および（２）のようにして試験を行う。
【００１３】
（１）シフトレジスタ９の出力Ｑａ，Ｑｂ，Ｑｃ，…を全てＬ（ローレベル）にし、ＥＸＯＲ１１ａ、１１ｂ、１１ｃ、…の一方の入力端子をＬにする。いずれかの端子がＧＮＤに導通していると、ＥＸＯＲ１１ａ、１１ｂ、１１ｃ…のうちの対応するものは、その他方の入力端子がＬになるため、Ｌがセットされ、ＬＥＤ１５が点灯する。つまり、故障の有無をＬＥＤ１５の点灯／消灯により判断する。
【００１４】
（２）シフトレジスタ９の出力Ｑａ，Ｑｂ，Ｑｃ、…のうちの、１つのみを、順に、Ｈ（ハイレベル）にして、対応する端子にＬを印加する。この端子が、他の端子に導通していると、他の端子もＬになり、対応するＥＸＯＲがＬを出力し、ＬＥＤ１５が点灯する。
【００１５】
また、同文献の端子試験装置では、その図３に示されているように、プルアップ抵抗を用いない構成の回路も可能である。
【００１６】
また、特許文献３に記載されているように、ロジックチップとメモリチップとの間のアドレスショート／オープン故障の検出については、故障を検出するために相当量のテストパターンを必要とする。これを解決するために、同文献には、アドレス線の論理印加方法を工夫することにより、データアクセス回数を減らすことが開示されているが、アドレスの故障については、データアクセスの結果を元に間接的に故障検出が行われている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−７７２９６号公報
【特許文献２】特開昭５５−９０８６５号公報
【特許文献３】特開２０００−２１５０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ＳＩＰ型の半導体装置では、メモリチップとロジックチップとの間の接続がパッケージ内で行われているため、パッケージ外から、特許文献２の端子試験装置を接続することはできない。ロジックチップに、ロジックチップとして必要な回路に加えて、特許文献２の端子試験装置を構成する回路を追加して集積することも可能である。しかしこれは、ロジックチップの面積の増大につながる。特に、チップの外周に沿って配置され、チップ外に信号を入／出力する入／出力バッファを形成するために使用される入／出力セルの個数が限られている。このため、ロジックチップとして必要な入／出力バッファに加えて、端子試験装置を構成するための入／出力バッファを設けたので、入／出力セルが不足する可能性がある。
【００１９】
また、特許文献２に開示の端子試験装置では、いずれか１つの接続にでも不良（故障）があれば、同一のＬＥＤが点灯して不良を表示する。つまり、不良の有無は判断できるが、どの接続に故障があるかは判断することができない。
【００２０】
また、特許文献３に開示のアドレス故障検出は、異なるアドレス間のショート故障が発生した時、両アドレスにＨ／Ｌの異なった論理が印加された場合、両アドレス信号がＬになることを前提としている。
【００２１】
しかし、両アドレス信号が実際にＬ状態になるとは必ずしも言えない。この場合、アドレス間ショート故障を検出するために、全アドレス領域に事前に一定データを書き込むなどの必要が発生し、よりアクセスが複雑化してしまう。また、アドレスショートだけでなく、同時にデータやコントロール信号のショート故障などを含む場合、データアクセスによる判別では、確実に故障対象の信号線を見つけることが難しい。
【００２２】
また、特許文献３では、複雑なデータアクセスを駆使することにより、ある程度の故障信号の判別は可能となるが、テスト回路の複雑化とテスト時間の増加を招くという問題もある。
【００２３】
本発明の第１の目的は、ＳＩＰ型の半導体装置において、ロジックチップとメモリチップとの間の接続故障を特定して検出することができる半導体装置およびその試験方法を提供することにある。
【００２４】
また、本発明の第２の目的は、前記第１の目的に加えて、さらに、具体的な故障箇所を特定することができる半導体装置およびその試験方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明は、アドレスを指定するアドレス信号が入力される複数のメモリ側アドレスパッドと、前記アドレス信号によって指定されたアドレスから読み出した、もしくは、該指定されたアドレスに書き込むデータの入出力を行う複数のメモリ側データパッドと、制御信号が入力される複数のメモリ側制御パッドとを有するメモリチップと、
前記複数のメモリ側アドレスパッド、メモリ側データパッド、メモリ側制御パッドのそれぞれに接続された、コントローラ側アドレスパッド、コントローラ側データパッド、コントローラ側制御パッドを有するとともに、前記コントローラ側アドレスパッドのそれぞれに対応して設けられ、前記アドレス信号を出力するアドレス出力バッファと、前記コントローラ側データパッドのそれぞれに対応して設けられ、前記データの入出力を行うデータ入出力バッファと、前記コントローラ側制御パッドのそれぞれに対応して設けられ、前記制御信号を出力する制御出力バッファとを有するメモリコントローラチップとからなり、
動作モードにおいて、前記コントローラチップのアドレス出力バッファが出力したアドレス信号および制御出力バッファが出力した制御信号を前記パッド間の接続を介して前記メモリチップに入力するとともに、前記データを前記パッド間の接続を介して入出力する半導体装置の、
前記メモリ側アドレスパッドと前記コントローラ側アドレスパッドとの間の接続の故障を検出する試験方法であって、
前記コントローラチップに、前記コントローラ側アドレスパッドのそれぞれが入力に接続され、該コントローラ側アドレスパッドから出力される信号のレベルに応じた試験信号を生成する複数の試験信号生成回路を設け、
試験モードにおいて、前記アドレス出力バッファから前記アドレス信号を対応するコントローラ側アドレスパッドに出力した状態で、前記複数の試験信号生成回路のそれぞれが生成する試験信号を期待値と比較することを特徴とする半導体装置の試験方法を提供するものである。
【００２６】
ここで、前記コントローラチップに、
前記試験信号と期待値とを比較した比較結果のそれぞれに基づいて、前記接続のいずれに故障があるかを特定する試験結果信号を生成する試験結果信号生成回路を設けるか、
または、
前記試験信号のそれぞれ、もしくは、該試験信号のそれぞれを期待値と比較した結果を示す比較結果信号のそれぞれを外部に出力する出力回路を設けることが好ましい。
【００２７】
また、前記アドレス出力バッファを、その入力のレベルに応じた信号を出力するイネーブル状態と、出力が高インピーダンス状態に固定されるディセーブル状態とを有する３値出力バッファとし、
制御対象とするアドレス出力バッファをイネーブル状態からディセーブル状態に変化させ、該変化の前および後で、前記試験信号のうちの観察対象とする試験信号と対応する期待値との比較を行うことが好ましい。
【００２８】
また、本発明は、アドレスを指定するアドレス信号が入力される複数のメモリ側アドレスパッドと、前記アドレス信号によって指定されたアドレスから読み出した、もしくは、該指定されたアドレスに書き込むデータの入出力を行う複数のメモリ側データパッドと、制御信号が入力される複数のメモリ側制御パッドとを有するメモリチップと、
前記複数のメモリ側アドレスパッド、メモリ側データパッド、メモリ側制御パッドのそれぞれに接続された、コントローラ側アドレスパッド、コントローラ側データパッド、コントローラ側制御パッドを有するとともに、前記コントローラ側アドレスパッドのそれぞれに対応して設けられ、前記アドレス信号を出力するアドレス出力バッファと、前記コントローラ側データパッドのそれぞれに対応して設けられ、前記データの入出力を行うデータ入出力バッファと、前記コントローラ側制御パッドのそれぞれに対応して設けられ、前記制御信号を出力する制御出力バッファとを有するメモリコントローラチップとからなり、
動作モードにおいて、前記コントローラチップのアドレス出力バッファが出力したアドレス信号および制御出力バッファが出力した制御信号を前記パッド間の接続を介して前記メモリチップに入力するとともに、前記データを前記パッド間の接続を介して入出力する半導体装置であって、
前記コントローラチップが、さらに、
前記コントローラ側アドレスパッドのそれぞれが入力に接続され、該コントローラ側アドレスパッドから出力される信号のレベルに応じた試験信号を生成する複数の試験信号生成回路を有するとともに、
試験モードにおいて、前記アドレス出力バッファから前記アドレス信号を対応するコントローラ側アドレスパッドに出力した状態で、前記複数の試験信号生成回路のそれぞれが生成する試験信号を期待値と比較する試験回路と、前記試験信号のそれぞれ、もしくは、該試験信号のそれぞれを期待値と比較した結果を示す比較結果信号のそれぞれを外部に出力する出力回路との、いずれかを有することを特徴とする半導体装置を提供する。
【００２９】
ここで、前記試験回路が、さらに、前記試験信号のそれぞれを期待値と比較した比較結果のそれぞれに基づいて、前記接続のいずれに故障があるかを特定する試験結果信号を生成する試験結果信号生成回路を含むことが好ましい。
【００３０】
また、前記アドレス出力バッファが、その入力のレベルに応じた信号を出力するイネーブル状態と、出力が高インピーダンス状態に固定されるディセーブル状態とを有する３値出力バッファであることが好ましい。
【発明の効果】
【００３１】
本発明によれば、ＳＩＰ型の半導体装置において、メモリコントローラチップとメモリチップとの間の接続故障を特定して検出することができる。さらに、具体的な故障箇所を特定することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に関わる半導体装置の構成を表す一実施形態の概略図である。
【図２】図１に示す半導体装置において、信号線が電源にショートした状態を表す概念図である。
【図３】図１に示す半導体装置において、信号線がグランドにショートした状態を表す概念図である。
【図４】図１に示す半導体装置において、信号線間がショートして‘０’となった状態を表す概念図である。
【図５】図１に示す半導体装置において、信号線間がショートして‘１’となった状態を表す概念図である。
【図６】本発明に関わる半導体装置のロジックチップの構成を表す別の実施形態の回路図である。
【図７】図６に示すロジックチップの動作を表すタイミングチャートである。
【図８】図６に示すロジックチップの動作を表すタイミングチャートである。
【図９】（Ａ）および（Ｂ）は、図６に示すロジックチップの動作を表す概念図である。
【図１０】図９に示すテスト対象ピンの電圧変化を表す概念である。
【図１１】（Ａ）および（Ｂ）は、図６に示すロジックチップの動作を表す概念図である。
【図１２】図９に示すテスト対象ピンの電圧変化を表す概念である。
【図１３】従来のＳＩＰ型の半導体装置の構成を表す概略図である。
【発明を実施するための形態】
【００３３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置およびその試験方法を詳細に説明する。
【００３４】
図１は、本発明に関わる半導体装置の構成を表す一実施形態の概略図である。同図に示す半導体装置１０は、メモリチップ１２と、ロジックチップ（メモリコントローラチップ）１４とを有するＳＩＰ型のものである。
【００３５】
メモリチップ１２は、例えば、ＳＤＲＡＭ等の半導体メモリである。メモリチップ１２には、アドレスを指定するアドレス信号（ＭＡ０〜ＭＡｘ）が入力される複数のメモリ側アドレスパッド１６と、アドレス信号によって指定されたアドレスから読み出した、もしくは、アドレス信号によって指定されたアドレスに書き込むデータ（ＭＤ０〜ＭＤｚ）の入出力を行う複数のメモリ側データパッド１８と、制御信号（ＭＣＮＴ０〜ＭＣＮＴｙ）が入力される複数のメモリ側制御パッド２０が設けられている。
【００３６】
また、メモリチップ１２は、メモリ側アドレスパッド１６のそれぞれに対応して設けられた、アドレス信号を受け取るアドレス入力バッファ２２と、メモリ側データパッド１８のそれぞれに対応して設けられた、データの入出力を行うデータ入出力バッファ２４と、メモリ側制御パッド２０のそれぞれに対応して設けられた、制御信号を受け取る制御入力バッファ２６とを有する。
【００３７】
メモリチップ１２は、ロジックチップ１４から入力された制御信号に基づいて、アドレス信号によって指定されたアドレスに対してデータの入出力（データの書き込み／読み出し）を行う。
【００３８】
一方、ロジックチップ１４は、メモリチップ１２の動作を制御するものであり、例えば、ＡＳＩＣ等によって構成される。ロジックチップ１４には、メモリチップ１２の複数のメモリ側アドレスパッド１６、メモリ側データパッド１８、メモリ側制御パッド２０のそれぞれに対応する、複数のコントローラ側アドレスパッド２８、コントローラ側データパッド３０、コントローラ側制御パッド３２が設けられている。
【００３９】
ロジックチップ１４の複数のコントローラ側アドレスパッド２８、コントローラ側データパッド３０、コントローラ側制御パッド３２は、例えば、ボンディングワイヤ等の信号線４８により、対応するメモリチップ１２の複数のメモリ側アドレスパッド２２、メモリ側データパッド２４、メモリ側制御パッド２６に接続される。このように、対応するパッド間が接続された状態で、ロジックチップ１４とメモリチップ１２との両方が同一のパッケージ５０に封止されている。
【００４０】
また、ロジックチップ１４は、通常アクセスブロック３４と、第１のテストブロック３６と、第２のテストブロック３８と、複数の第１のマルチプレクサ４０と、複数の第２のマルチプレクサ４２と、複数のＥＸＯＲ（排他的論理和）回路４４と、複数の入出力バッファ４６とを備えている。
【００４１】
通常アクセスブロック３４は、通常動作モード（動作モード）において、ロジックチップ１４本来の機能を実施する。通常アクセスブロック３４には、通常アクセス時データリード結果群（複数の読み出しデータ）が、対応するデータ用入力バッファから入力される。また、通常アクセスブロック３４からは、通常アクセス時信号群（通常動作モード時のアドレス信号、書き込みデータ、制御信号）が出力される。
【００４２】
第１のテストブロック３６は、第１のテストモード（第１の試験モード）において、メモリチップ１２に対して実際にテストデータの書き込みおよび読み出しを行い、メモリチップ１２からの読み出しデータが期待値通りか否かの確認を行うことにより、メモリチップ１２の機能テストを行う。これによって、間接的にロジックチップ１４とメモリチップ１２間の接続検証も行う。第１のテストブロック３６には、第１のテスト時データリード結果群（メモリチップ１２からの読み出しデータ）が、対応するデータ用入力バッファから入力される。また、第１のテストブロック３６からは、第１のテスト選択信号と、第１のテストアクセス時信号群（第１のテストモード時のアドレス信号、書き込みデータ、制御信号）が出力される。
【００４３】
また、第２のテストブロック３８は、本発明の試験回路に相当するものであり、第２のテストモード（第２の試験モード）において、第２のテスト選択信号を出力するとともに、入出力バッファ４６の出力バッファに第２のテストアクセス時信号群（第２のテストモード時のアドレス信号、書き込みデータ、制御信号）を出力する。出力バッファから対応する信号線４８に出力したテストデータを対応する入力バッファで受け取り、その出力（入力テストデータ）を、ＥＸＯＲ回路４４によって、期待値、ここでは、第２のマルチプレクサ４２から出力バッファ入力されたテストデータ（出力テストデータ）との比較を行う。第２のテストブロック３８には、第２のテストアクセス時比較結果信号群（出力テストデータと入力テストデータとの比較結果）が、対応するＥＸＯＲ回路４４から入力される。第２のテストブロック３８は、この比較結果に基づいて、ロジックチップ１４とメモリチップ１２との間の接続のいずれに故障があるかを特定する試験結果信号を生成する。また、第２のテストブロック３８からは、テストアクセス時出力イネーブル信号が出力される。
【００４４】
図示は省略するが、第２のテストブロック３８には、第２のテスト選択信号を生成するテスト選択信号生成回路と、第２のテストアクセス時信号群を生成するテストアクセス時信号群生成回路と、テストアクセス時出力イネーブル信号を生成するテストアクセス時出力イネーブル信号生成回路と、試験結果信号を生成する試験結果信号生成回路とが含まれる。試験結果信号生成回路は、例えば、ＥＸＯＲ回路４４から不一致を示す比較結果を受け取ったときに、対応する信号線と、不一致が発生したときにその信号線に出力した出力テストデータ（もしくは、期待値）とを特定する情報を含んだ信号を生成し、図示しない外部出力端子から出力する。テストの対象とする信号線（例えば、全てのアドレス信号線、もしくは、例えば第１のテストモードでのテストによって故障の可能性が示された、特定の範囲のアドレス信号線）全体のテストが終わってから、その間に故障が検出された１つもしくは複数の信号線についての試験結果信号を出力することも可能である。また、不一致が発生した信号線に出力した出力テストデータだけではなく、テスト対象の信号線のそれぞれに出力する出力テストデータの組み合わせ（テストパターン）を特定する情報を含んだ、試験結果信号を生成して、出力することも可能である。
【００４５】
ここで、テストアクセス時出力イネーブル信号は、アドレス信号および制御信号に対応する出力バッファの出力を制御する。テストアクセス時出力イネーブル信号は、通常、‘１’に設定されるが、後述する高抵抗型のショート故障を検出する際に、‘０’または‘１’に切り替えて設定される。テストアクセス時出力イネーブル信号が‘０’の時は対応する出力バッファの出力が高インピーダンス状態となり、‘１’の時は、対応する第２のマルチプレクサの出力信号が出力される。
【００４６】
続いて、第１のマルチプレクサ４０は、第１のテスト選択信号に基づいて、通常アクセス時信号群と、第１のテストアクセス時信号群とを切り替えて出力する。通常アクセス時信号群および第１のテストアクセス時信号群は、それぞれ、第１のマルチプレクサ４０の入力端子０および入力端子１に入力され、第１のテスト選択信号が第１のマルチプレクサ４０の選択入力端子に入力される。また、第１のマルチプレクサ４０からは、第１のテスト選択信号が‘０’の時に通常アクセス時信号群が出力され、第１のテスト選択信号が‘１’の時に第１のテストアクセス時信号群が出力される。
【００４７】
同様に、第２のマルチプレクサ４２は、第２のテスト選択信号に基づいて、第１のマルチプレクサ４０の出力信号と、第２のテストアクセス時信号群とを切り替えて出力する。第１のマルチプレクサ４０の出力信号および第２のテストアクセス時信号群は、それぞれ、第２のマルチプレクサ４２の入力端子０および入力端子１に入力され、第２のテスト選択信号が第２のマルチプレクサ４２の選択入力端子に入力される。また、第２のマルチプレクサ４２からは、第２のテスト選択信号が‘０’の時に第１のマルチプレクサ４０の出力信号が出力され、第２のテスト選択信号が‘１’の時に第２のテストアクセス時信号群が出力される。
【００４８】
続いて、ＥＸＯＲ回路４４は、本発明の試験回路の一部を構成するものであり、対応する第２のマルチプレクサ４２の出力信号（Ａ０＿ＯＵＴ〜Ａｘ＿ＯＵＴ）を期待値として、対応する入力バッファの出力信号（入力テストデータ）（Ａ０＿ＩＮ〜ＡｘＩＮ）と比較する。ＥＸＯＲ回路４４からは、第２のマルチプレクサ４２の出力信号と入力テストデータとの比較結果（Ａ０＿ＣＨＫ〜Ａｘ＿ＣＨＫ）が出力される。比較結果が‘０’の時は、両者が一致したことを表し、‘１’の時は、両者が不一致であることを表す。
【００４９】
入出力バッファ４６は、それぞれ、イネーブル信号の状態に応じて、その入力のレベルに応じた信号を出力するイネーブル状態と、出力が高インピーダンス状態に固定されるディセーブル状態とを有する３値出力バッファと、コントローラ側パッドから信号線４８上に出力される信号のレベルに応じた入力テストデータを生成する入力バッファとによって構成される。出力バッファには、対応する第２のマルチプレクサ４２の出力信号が入力され、アドレス出力バッファおよび制御出力バッファの出力制御入力端子には、テストアクセス時出力イネーブル信号（ＢＵＦ＿ＥＮ）が入力され、データ出力バッファの出力制御入力端子には、対応する第２のマルチプレクサ４２の出力信号が入力される。また、出力バッファの出力信号は、ロジックチップ１４の対応するパッドを介して信号線４８上に出力されるとともに、出力バッファに対応する入力バッファにも入力される（コントローラ側パッドのそれぞれが入力バッファの入力に接続されている）。入力バッファからは、出力バッファの出力信号（出力テストデータ）の戻り信号（入力テストデータ）が出力される。
【００５０】
入出力バッファ４６は、コントローラ側アドレスパッド２８のそれぞれに対応して設けられた、アドレス信号（Ａ０〜Ａｘ）を出力するアドレス出力バッファと、コントローラ側データパッド３０のそれぞれに対応して設けられた、データ（Ｄ０〜Ｄｚ）の入出力を行うデータ入出力バッファと、コントローラ側制御パッド３２のそれぞれに対応して設けられた、制御信号（ＣＮＴ０〜ＣＮＴｙ）を出力する制御出力バッファとを有する。
【００５１】
ここで、ロジックチップ１４のアドレス信号と制御信号は出力信号であるから、これを信号線４８上に出力するために出力バッファが用いられるのが一般的である（図１３に示す従来の半導体装置１００参照）。本実施形態の半導体装置１０では、これらの信号に対応する出力バッファを入出力バッファ（双方向バッファ）４６に置き換え、ロジックチップ１４内でのパッド経由での折り返しパス（出力バッファから入力バッファへのパス）を形成する。そして、この折り返しパスを利用し、出力テストデータ（アドレス信号および制御信号）を入力テストデータとして受け取って自己確認する。
【００５２】
これにより、本実施形態の半導体装置１０では、メモリチップ１２へのデータアクセスを行うことなく、各信号線４８の故障を特定して検出することが可能となる。さらに、接続故障が発生している信号線を個別に特定することが可能になる。また、通常動作モードにおいて通常アクセス時信号群（通常動作時のアドレス信号、制御信号、書き込みデータ）をメモリチップ１２に出力する出力バッファを、第２のテストモードにおいて、第２のテストアクセス時信号群（第２のテストモード時のアドレス信号、制御信号、書き込みデータ）を信号線４８に出力するためにも利用する。このため、第２のテストモードでのテストのために出力バッファを追加して設ける必要が無く、入／出力セルが不足することもない。
【００５３】
アドレス入力バッファおよび制御入力バッファは、本発明の試験信号を生成する複数の試験信号生成回路の一部を構成するものである。アドレス入力バッファには、コントローラ側アドレスパッド２８のそれぞれが入力に接続され、アドレス入力バッファからは、コントローラ側アドレスパッド２８から出力される信号のレベルに応じた試験信号が出力される。また、制御入力バッファについても同様である。なお、データ入力バッファは既存のものを試験信号生成回路として利用する。
【００５４】
ロジックチップ１４は、通常動作モードにおいて、ロジックチップ１４のアドレス出力バッファが出力したアドレス信号および制御出力バッファが出力した制御信号を、パッド間の信号線４８を介してメモリチップ１２に入力するとともに、データを、パッド間の信号線４８を介して入出力する。また、ロジックチップ１４は、第１のテストモードにおいて、第１のテストブロック３６からメモリチップ１２にアクセスすることにより、メモリチップ１２の機能テストを行う。さらに、第２のテストモードにおいて、第２のテストブロック３８から、ロジックチップ１４とメモリチップ１２との間の信号線４８に出力テストデータを供給し、自己確認を行うことにより、ロジックチップ１４とメモリチップ１２との間の接続のテストを行う。
【００５５】
なお、第１のテストモードでのテストでは、故障が検出されても、メモリチップ１２の故障であるのか、ロジックチップ１４とメモリチップ１２との間の接続故障であるのかを特定することは容易ではない。これに対して、第２のテストモードでの試験では、メモリチップ１２の故障とは区別して、ロジックチップ１４とメモリチップ１２との間の接続故障を特定して検出することができる。また、第１のテストモードでのテストで故障が検出された場合に、第２のテストモードのテストを組み合わせて行うことにより、メモリチップ１２の故障であるのか、ロジックチップ１４とメモリチップ１２との間の接続故障であるのかを特定することができる。
【００５６】
次に、図１に示す半導体装置１０の動作に従って、本発明の半導体装置の試験方法について説明する。
【００５７】
通常動作モードの場合、第１および第２のテスト選択信号が‘０’、テストアクセス時出力イネーブル信号が‘１’となる。
【００５８】
この場合、通常アクセスブロック３４から出力される通常アクセス信号群が、第１および第２のマルチプレクサ４０，４２を介して、対応する入出力バッファ４６の出力バッファと、データ出力バッファの出力制御入力端子に入力される。また、データ入力バッファの出力信号が、通常アクセス時データリード結果群として通常アクセスブロック３４に入力される。すなわち、ロジックチップ１４の動作は、通常アクセスブロック３４により制御される。
【００５９】
ロジックチップ１４のアドレス出力バッファから出力されたアドレス信号、および制御出力バッファから出力された制御信号は、パッド間の接続を介してメモリチップ１２に入力される。ロジックチップ１４のデータ出力バッファから出力されたデータは、アドレス信号に対応するメモリチップ１２のアドレスに書き込まれる。また、アドレス信号に対応するメモリチップ１２のアドレスから読み出されたデータは、ロジックチップ１４のデータ入力バッファを介して通常アクセスブロック３４に入力される。
【００６０】
また、第１のテストモードの場合、第１のテスト選択信号が‘１’、第２のテスト選択信号が‘０’、テストアクセス時出力イネーブル信号が‘１’となる。
【００６１】
この場合、第１のテストブロック３６から出力される第１のテストアクセス時信号群が、第１および第２のマルチプレクサ４０，４２を介して対応する入出力バッファ４６の出力バッファとデータ出力バッファの出力制御入力端子に入力される。また、データ入力バッファの出力信号が、第１のテスト時データリード結果群として第１のテストブロック３６に入力される。すなわち、ロジックチップ１４の動作は、第１のテストブロック３６により制御される。
【００６２】
つまり、通常動作モードおよび第１のテストモードの場合、ロジックチップ１４は、図１３に示す従来の半導体装置１００のロジックチップ１０４と同様に動作する。第１のテストモード時には、メモリチップ１２に対して、データの書き込みおよび読み出しを行うことにより、メモリチップ１２のファンクションテストを行う。また、間接的に、ロジックチップ１４とメモリチップ１２との間の信号線４８の接続の故障検出を行う。
【００６３】
これに対し、第２のテストモードの場合、第１のテスト選択信号が‘０’、第２のテスト選択信号が‘１’となる。また、テストアクセス時出力イネーブル信号は、低抵抗型のショート故障のテスト時には‘１’に設定され、高抵抗型のショート故障のテスト時には、‘０’または‘１’が切り替えられる。低抵抗型のショートは、例えば、対応するパッド間を接続する信号線が、電源ＶＤＤもしくはグランドＧＮＤ、または、他の信号線に、直接、接触した場合に発生する。高抵抗型のショートは、例えば、ゴミを介して接触した場合に発生する。
【００６４】
いずれの場合にも、第２のテストブロック３８から出力される第２のテストアクセス時信号群が、第２のマルチプレクサ４２を介して対応する入出力バッファ４６の出力バッファとデータ出力バッファの出力制御入力端子に入力される。また、第２のマルチプレクサ４２の出力信号と、対応する入力バッファの出力信号との排他的論理和であるＥＸＯＲ回路４４の出力信号が、第２のテストアクセス時比較結果信号群として第２のテストブロック３８に入力される。
【００６５】
まず、低抵抗型のショート故障のテストのため、全てのアドレス信号および制御信号に対応する出力バッファを制御するテストアクセス時出力イネーブル信号が‘１’に設定されるとともに、データ出力バッファの出力制御入力端子に対応する第２のテストアクセス時信号群が‘１’となり、全ての入出力バッファ４６が出力モードになる。この状態で、第２のテストアクセス時信号群により、各々の出力バッファに対応する第２のマルチプレクサ４２の出力信号（つまり、出力バッファの入力信号）を順に１つずつ‘１’とし、その他の出力信号を‘０’とする。そして、それぞれの入出力バッファ４６の入力バッファに対応して設けられたＥＸＯＲ回路４４により、入力バッファの出力信号（試験信号）を、対応する出力バッファの入力信号（期待値）と比較する。
【００６６】
例えば、Ａ０＿ＯＵＴ＝‘１’、これ以外を‘０’にすると、Ａ０＿ＯＵＴの‘１’は、対応するＡ０のアドレス出力バッファから信号線（アドレス線）４８上に出力されるとともに、アドレス入出力バッファ４６の外側（コントローラ側アドレスパッド側）を迂回してアドレス入力バッファに入力される。そして、何ら故障がない場合には、その出力Ａ０＿ＩＮ＝‘１’として戻る。一方、例えば、Ａ１＿ＯＵＴ＝‘０’にすると、このＡ１＿ＯＵＴの‘０’も、同様に何ら故障がない場合には、出力Ａ１＿ＩＮ＝‘０’として戻る。
【００６７】
そして、ＥＸＯＲ回路４４により、Ａ０＿ＯＵＴ（出力テストデータ）とＡ０＿ＩＮ（入力テストデータ）とが比較される。ＥＸＯＲ回路４４の出力信号（比較結果）Ａ０＿ＣＨＫは、両者が一致していれば‘０’、不一致であれば‘１’となる。また、Ａ０＿ＣＨＫ以外のＥＸＯＲ回路４４の出力信号も同様である。つまり、何ら故障がない場合、ＥＸＯＲ回路４４の出力信号は全て‘０’となる。
【００６８】
続いて、ロジックチップ１４とメモリチップ１２とを接続する信号線４８上に何らかの故障がある場合の半導体装置１０の第２のテストモード時の動作を説明する。
【００６９】
図２は、Ａ１のアドレス線が電源ＶＤＤ（＝‘１’）にショートしている状態を表している。
【００７０】
この場合、Ａ１＿ＯＵＴ＝‘０’は、何ら故障がない場合にはＡ１＿ＩＮ＝‘０’として戻るはずであるが、Ａ１のアドレス線が電源ＶＤＤにショートしているため、Ａ１＿ＩＮ＝‘１’となる。この結果、ＥＸＯＲ回路４４による、Ａ１＿ＯＵＴとＡ１＿ＩＮとの比較結果はＡ１＿ＣＨＫ＝‘１’となり、Ａ１のアドレス線に電源ＶＤＤへのショートの故障があることを検出できる。
【００７１】
続いて、図３は、Ａ０のアドレス線がグランドＧＮＤ（＝‘０’）にショートしている状態を表している。
【００７２】
この場合、Ａ０＿ＯＵＴ＝‘１’は、何ら故障がない場合には、Ａ０＿ＩＮ＝‘１’として戻るはずであるが、Ａ０のアドレス線がグランドＧＮＤにショートしているため、Ａ０＿ＩＮ＝‘０’となる。この結果、ＥＸＯＲ回路４４による、Ａ０＿ＯＵＴとＡ０＿ＩＮとの比較結果はＡ０＿ＣＨＫ＝‘１’となり、Ａ０のアドレス線にグランドＧＮＤへのショートの故障があることを検出できる。
【００７３】
続いて、図４および図５は、アドレスＡ０とアドレスＡ１のアドレス線がショートしている状態を表している。図４は、両者がショートした結果、アドレス線上で‘１’と‘０’が競合して‘０’となった場合、図５は、同様に‘１’となった場合の例である。
【００７４】
図４の例の場合、Ａ０＿ＯＵＴ＝‘１’、Ａ１＿ＯＵＴ＝‘０’であるから、何ら故障がない場合には、Ａ０＿ＩＮ＝‘１’として戻るはずであるが、Ａ０とＡ１のアドレス線がショートしているため、Ａ０＿ＩＮ＝‘０’となる。この結果、ＥＸＯＲ回路４４による、Ａ０＿ＯＵＴとＡ０＿ＩＮとの比較結果はＡ０＿ＣＨＫ＝‘１’となり、Ａ０とＡ１のアドレス線のショートの故障があることを検出できる。
【００７５】
同様に、図５の例の場合、何ら故障がない場合には、Ａ１＿ＩＮ＝‘０’として戻るはずであるが、Ａ０とＡ１のアドレス線がショートしているため、Ａ１＿ＩＮ＝‘１’となる。この結果、ＥＸＯＲ回路４４による、Ａ１＿ＯＵＴとＡ１＿ＩＮとの比較結果はＡ１＿ＣＨＫ＝‘１’となり、Ａ０とＡ１のアドレス線のショートの故障があることを検出できる。
【００７６】
上記のように、各々の出力バッファの出力信号を順に１つずつ‘１’とし、その他の出力信号を‘０’とすることにより、隣り合う２つの信号線４８の値は、一方の信号線４８の値が‘１’となった時、他方の信号線４８の値は必ず‘０’となる。そのため、比較テストを行うことにより、両者がショートしている場合、隣り合う２つの信号線４８のうちの一方の比較結果が不一致である‘１’となり、隣り合う２つの信号線間のショートの故障があることを検出できる。
【００７７】
隣り合う２つの信号線４８間ではなく、離れた信号線４８間にショートの故障がある場合でも、同様に、各々の出力バッファの出力信号を１つずつ‘１’とし、その他の出力信号を‘０’として比較テストを行うことにより、検出することができる。
【００７８】
上記のようにして、ＳＩＰ型の半導体装置１０において、メモリチップ１２の故障とは分離して、信号線４８の接続故障であることを特定して検出することができる。さらに、具体的な故障箇所を特定することができる。
【００７９】
なお、前述の通り、低抵抗型のショート故障を検出する場合、テストアクセス時出力イネーブル信号は‘１’に設定される。そのため、ロジックチップ１４において、アドレス出力バッファおよび制御出力バッファを３値出力バッファとすることは必須ではない。つまり、低抵抗型のショート故障を検出する場合、これらの出力バッファを、テストアクセス時出力イネーブル信号によって出力状態が制御されない通常の出力バッファとすることができる。
【００８０】
一方で、信号線へのゴミの付着等によって、高抵抗型のショート故障が発生する場合もある。高抵抗型のショート故障は、低抵抗型のショート故障の場合と比べると、比較的低速に‘０’または‘１’に変化する。
【００８１】
次に、高抵抗型のショート故障を検出するテストについて説明する。
【００８２】
図６は、本発明に関わる半導体装置のロジックチップの構成を表す別の実施形態の回路図である。同図は、ロジックチップに搭載されるテストブロック５２を表したものである。テストブロック５２は、テストモード生成部５４と、テストデータ生成部５６と、テスト結果出力部５８とによって構成されている。
【００８３】
ここで、各々の入出力バッファ６０は、出力バッファと、入力バッファとによって構成されている。出力バッファは、出力制御入力端子が負論理のものであり、その出力信号が対応するロジックチップ側パッド６２に接続されるとともに、入力バッファに入力されている。
【００８４】
テストモード生成部５４は、シフトレジスタ構成のものであり、直列に接続された５個のフリップフロップ（ＦＦ）６６によって構成されている。１段目のＦＦ６６のデータ入力端子Ｄは外部入力端子３に接続され、全てのＦＦ６６のクロック入力端子は外部入力端子４に接続されている。ＦＦ６６のデータ出力端子Ｑからは、それぞれ、テスト端子選択信号ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜ｔｅｓｔｍｏｄｅ＿ｒｅｇ５が出力されている。
【００８５】
テストモード生成部５４では、外部入力端子４から‘Ｈ’のパルスが入力される毎に、その立上りのタイミングで、外部入力端子３から入力された信号が、シフトレジスタ構成の５つのＦＦ６６により順次シフトされる。
【００８６】
テストデータ生成部５６は、各々のロジックチップ側パッド６２に対応して設けられた、２つのＡＮＤ回路６８，７０と、２つのマルチプレクサ７２，７４とによって構成されている。各々のロジックチップ側パッド６２に対応するＡＮＤ回路６８，７０の一方の入力端子には、それぞれ、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜ｔｅｓｔｍｏｄｅ＿ｒｅｇ５が入力される。また、全てのＡＮＤ回路６８の他方の入力端子は外部入力端子１に接続され、全てのＡＮＤ回路７０の他方の入力端子は外部入力端子２に接続されている。全てのマルチプレクサ７２，７４の選択入力端子にはテストモード信号が入力される。全てのマルチプレクサ７２，７４の入力端子０には通常アクセス時信号群Ｕｓｅｒが入力され、入力端子１には、それぞれ、対応するＡＮＤ回路６８，７０の出力信号（テストデータ）が入力される。マルチプレクサ７４の出力信号は、それぞれ、対応する出力バッファに入力され、マルチプレクサ７２の出力信号は、その出力制御入力端子に入力される。
【００８７】
テストデータ生成部５６では、テストモード信号が‘０’の時、マルチプレクサ７２，７４から通常アクセス時信号群Ｕｓｅｒが出力され、テストモード信号が‘１’の時、ＡＮＤ回路６８，７０の出力信号が出力される。
【００８８】
ここで、外部入力端子１，２から‘０’が入力されると、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５の値に関わらず、ＡＮＤ回路６８，７０から‘０’が出力され、出力バッファから‘０’が出力される。
【００８９】
外部入力端子１から‘１’、外部入力端子２から‘０’が入力されると、ＡＮＤ回路６８からｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が出力され、ＡＮＤ回路７０から‘０’が出力される。外部入力端子１から‘１’、外部入力端子２から‘１’が入力されると、ＡＮＤ回路６８，７０からｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が出力される。この場合、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が‘０’の時、対応する出力バッファから‘０’が出力され、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が‘１’の時、対応する出力バッファの出力は高インピーダンス状態となる。
【００９０】
外部入力端子１から‘０’、外部入力端子２から‘１’が入力されると、ＡＮＤ回路６８から‘０’が出力され、ＡＮＤ回路７０からｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が出力される。この場合、対応する出力バッファからｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が出力される。
【００９１】
テスト結果出力部５８は、スキャンパスレジスタ構成のものであり、直列に接続された１段目のＦＦ７６および２〜５段目の４個のスキャンＦＦ７８と、マルチプレクサ８０とによって構成されている。１段目のＦＦ７６と２〜５段目のスキャンＦＦ７８のデータ入力端子Ｄには、それぞれ、ロジックチップ側パッドＰ１〜Ｐ５に対応する入力バッファの出力信号が入力され、クロック入力端子は外部入力端子５に接続されている。２〜５段目のスキャンＦＦ７８のスキャンデータ入力端子ＳＤには、１段目のＦＦ７６および２〜４段目のスキャンＦＦ７８の出力信号が入力され、スキャンイネーブル端子ＳＥは外部入力端子６に接続されている。また、マルチプレクサ８０の入力端子０には通常アクセス時信号群Ｕｓｅｒが入力され、入力端子１には、５段目のスキャンＦＦ７８の出力信号が入力され、選択入力端子にはテストモード信号が入力される。マルチプレクサ８０の出力信号は外部出力端子１に接続されている。
【００９２】
テスト結果出力部５８では、外部入力端子６から‘０’が入力された時に、例えば、外部入力端子５から‘Ｈ’のパルスが入力されると、その立上りのタイミングで、各々の出力バッファから入力される信号が、スキャンパスレジスタ構成のＦＦ７６とスキャンＦＦ７８に保持される。一方、外部入力端子６から‘１’が入力された時には、外部入力端子５から‘Ｈ’のパルスが入力される毎に、その立上りのタイミングで、保持された信号が、スキャンパスレジスタ構成のＦＦ７６とスキャンＦＦ７８によりシフトされ、５段目のスキャンＦＦ７８から順次出力される。
【００９３】
また、テストモード信号が‘０’の時、マルチプレクサ８０から通常アクセス時信号群Ｕｓｅｒが出力され、テストモード信号が‘１’の時、５段目のスキャンＦＦ７８の出力信号が出力される。
【００９４】
ここで、外部入力端子１〜６と外部出力端子１は、ロジックチップのパッドを介して半導体装置の外部接続ピンに接続されている。外部出力端子１は、メモリチップとの接続には使用されないロジックチップ側パッドの１つに接続され、通常動作モード時とテストモード時とにおいて１つのパッドが共用されている。外部入力端子１〜６は、テストモード専用の入力端子であってもよいし、同様にメモリチップとの接続には使用されないロジックチップ側パッドを共用してもよい。
【００９５】
次に、テストブロック５２の動作を説明する。
【００９６】
通常動作モード時には、テストモード信号が‘０’となる。これにより、テストデータ生成部５６のマルチプレクサ７２，７４と、テスト結果出力部５８のマルチプレクサ８０から、通常アクセス時信号群Ｕｓｅｒが出力される。
【００９７】
一方、テストモード時には、テストモード信号が‘１’となる。これにより、テストデータ生成部５６のマルチプレクサ７２，７４からはＡＮＤ回路６８，７０の出力信号が出力され、テスト結果出力部５８のマルチプレクサ８０からは５段目のスキャンＦＦ７８の出力信号が出力される。
【００９８】
高抵抗型のショート故障を検出する場合、テストモードにおいて、例えば、表１に示すテストパターン（１）〜（１２）に従ってテストを行う。表１において、出力‘０’および‘１’は、出力バッファから信号線上に出力される信号、‘Ｚ’は、出力バッファの出力が高インピーダンス状態であることを表す。また、入力‘Ｈ’および‘Ｌ’は、入力バッファの出力信号の期待値を表す。
【００９９】
【表１】
2010217991.tif 000003
【０１００】
表１において、テストパターン（１）では、全ての端子Ｐ１〜Ｐ５から‘０’を出力する。その後、テストパターン（２）で全ての端子Ｐ１〜Ｐ５の出力を‘Ｚ’とする。この時の入力バッファの出力信号の期待値は、全ての端子Ｐ１〜Ｐ５において‘Ｌ’である。また、テストパターン（３）〜（１２）では、それぞれ、端子Ｐ１〜Ｐ５を１つずつ‘１’とした後に‘Ｚ’とする。この時の入力バッファの出力信号の期待値は、‘１’とした端子だけが‘Ｈ’であり、他の端子は‘Ｌ’である。
【０１０１】
つまり、アドレス出力バッファ、制御出力バッファ、データ出力バッファのうちの制御対象（テスト対象）とする出力バッファの入力を一定（‘Ｈ’または‘Ｌ’）とした状態で、制御対象とする出力バッファをイネーブル状態からディセーブル状態に変化させ、変化の前および後で、試験信号（入力テストデータ）のうちの観察対象（テスト対象）とする試験信号と対応する期待値との比較を行う。
【０１０２】
以下、テストパターン（１）〜（１２）を供給するためのテストブロック５２の動作を説明する。
【０１０３】
まず、テストパターン（１）、（２）を供給するための動作を図７を利用して説明する。テストパターン（１）の場合、図７のタイミングチャートの（１）に示すように、外部入力端子１，２から‘Ｌ’を入力する。これにより、テストデータ生成部５６の全てのＡＮＤ回路６８，７０の出力信号が‘Ｌ’、つまり、端子Ｐ１〜Ｐ５の出力テストデータと出力制御入力端子の値が‘Ｌ’となり、全ての出力バッファから対応する信号線上に‘０’が出力される（Ｌ充電）。信号線上に出力された信号‘０’は、対応する入力バッファを介してテスト結果出力部５８のＦＦ７６およびスキャンＦＦ７８に入力される。
【０１０４】
続いて、図７には示されていないが、（１）の期間内に、外部入力端子６を‘Ｌ’とし、外部入力端子５から‘Ｈ’のパルスを入力する。これにより、外部入力端子５から入力されたパルスの立上りのタイミングで、入力バッファの出力信号が、テスト結果出力部５８の対応するＦＦ７６およびスキャンＦＦ７８に保持される。
【０１０５】
その後、外部入力端子６を‘Ｈ’とし、外部入力端子５から‘Ｈ’のパルスを必要な回数だけ入力する。これにより、外部入力端子５からパルスを入力する毎に、初段のＦＦ７６側から５段目のスキャンＦＦ７８側に向かって、保持したデータがシフトされる。その結果、端子Ｐ５〜Ｐ１に対応する入力バッファの出力信号のそれぞれが、マルチプレクサ８０を介して外部出力端子１から順次出力される。この信号を、テスタに入力し、期待値との比較を行う。
【０１０６】
この、（１）の期間内に、次の（２）の期間においてテストパターン（２）を供給することができるよう、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５の設定を行う。すなわち、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５の全てが‘Ｌ’の状態から、図７のタイミングチャートに示すように、外部入力端子３を‘Ｈ’とし、外部入力端子４から‘Ｈ’のパルスを必要な回数だけ入力する。これにより、外部入力端子４からパルスを入力する毎に、その立上りのタイミングで、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５の順に‘Ｌ’から‘Ｈ’に変化する。そして、パルスが５回入力されると、全てのｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が‘Ｈ’となる。
【０１０７】
この状態で、図７のタイミングチャートの（２）に示すように、外部入力端子１を‘Ｈ’にする。これにより、テストデータ生成部５６の全てのＡＮＤ回路６８の出力信号が‘Ｈ’となり、全ての出力バッファの出力が高インピーダンス状態となる（放電）。
【０１０８】
続いて、図７には示されていないが、（２）の期間の開始後、所定の時間経過時に、外部入力端子６を‘Ｌ’とし、外部入力端子５から‘Ｈ’のパルスを入力する。これにより、入力バッファの出力信号がテスト結果出力部５８の対応するＦＦ７６およびスキャンＦＦ７８に保持される。
【０１０９】
その後、外部入力端子６を‘Ｈ’とし、外部入力端子５から必要な回数だけ‘Ｈ’のパルスを入力する。これにより、端子Ｐ５〜Ｐ１に対応する入力バッファの出力信号のそれぞれが、マルチプレクサ８０を介して外部出力端子１から順次出力される。この信号をテスタに入力し、期待値との比較を行う。
【０１１０】
この時の信号線の電圧変化について説明する。
【０１１１】
図９（Ａ）および（Ｂ）は、信号線と電源との間に、高抵抗型のショート故障が発生している場合を想定したものである。メモリチップ側パッドは高インピーダンス状態（Ｈｉ−Ｚ）である。同図（Ａ）は、テストパターン（１）を供給したときの状態を示す。信号線上に電源ＶＤＤとのショート故障がない場合、もしくは、ショート故障があるとしても高抵抗型である場合、全ての出力バッファ（テスト対象ピン）から‘０’を出力すると、図１０に示すように、全ての信号線は‘Ｌ’になる。すなわち、信号線の寄生容量が出力バッファを介して‘Ｌ’に充電（Ｌ充電）される。
【０１１２】
その後、図９（Ｂ）に示すように、テストパターン（２）を供給し、全ての出力バッファの出力を‘Ｚ’にすると、信号線と電源ＶＤＤとの間に、高抵抗型のショート故障がある場合、図１０に示すように、抵抗性ショートによる寄生容量の放電により信号線の電位が徐々に上昇する。
【０１１３】
そこで、テストパターン（２）を供給することにより、全ての出力バッファの出力を‘Ｌ’から‘Ｚ’にしてから、例えば、１００ｎｓ程度の所定の時間経過後に、各々の信号線の電位が上昇しているかどうかを入力バッファを介してテストする。ここで、信号線の電位が上昇して、入力バッファのスレッショルド電圧Ｖｔｈを上回ると、入力バッファの出力信号は‘Ｈ’となる。従って、‘Ｈ’の出力信号が観察された入力バッファに対応する信号線には、電源ＶＤＤとの高抵抗型のショートがあることを検出できる。
【０１１４】
続いて、テストパターン（３）〜（１２）を供給するための動作を図８を利用して説明する。まず、テストパターン（３）を供給するため、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５の全てが‘Ｌ’の状態から、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１のみを‘Ｈ’とする。このため、図８のタイミングチャートに示すように、外部入力端子３から‘Ｈ’の信号を入力した状態で、外部入力端子４から‘Ｈ’のパルスを１回だけ入力する。これにより、外部入力端子４から入力されたパルスの立上りのタイミングで、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１が‘Ｈ’となる。
【０１１５】
この時、図８のタイミングチャートの（３）に示すように、外部入力端子１を‘Ｌ’、外部入力端子２を‘Ｈ’とすることにより、ＡＮＤ回路６８の出力信号は‘Ｌ’、ＡＮＤ回路７０の出力信号はｔｅｓｔｍｏｄｅ＿ｒｅｇであり、出力バッファから、対応する信号線上にｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５が出力される。すなわち、Ｐ１のみが‘１’で他が‘０’となるテストパターン（３）が供給される。そして、テストパターン（１）を供給したときと同様の手順で、各入力バッファの出力信号のそれぞれを外部出力端子１から出力し、期待値との比較を行う。
【０１１６】
続いて、図８のタイミングチャートの（４）に示すように、外部入力端子２を‘Ｈ’に保った状態で、外部入力端子１を‘Ｈ’にする。これにより、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１に対応するＡＮＤ回路６８の出力信号が‘Ｈ’となり、端子Ｐ１に対応する出力バッファの出力が高インピーダンス状態となる。すなわち、テストパターン（４）が供給される。このときにも、テストパターン（２）を供給したときと同様の手順で、所定の時間経過時の各入力バッファの出力信号のそれぞれを外部出力端子１から出力し、期待値との比較を行う。
【０１１７】
この時の信号線の電圧変化について説明する。
【０１１８】
図１１（Ａ）および（Ｂ）は、信号線とグランドとの間、もしくは、信号線間に、高抵抗型のショート故障が発生している場合を想定したものである。同様に、メモリチップ側パッドは高インピーダンス状態である。信号線上にショート故障がない（あるとしても高抵抗型である）場合、同図（Ａ）に示すように、１つの出力バッファ（テスト対象ピン）から‘１’を出力すると、図１２に示すように、テスト対象ピンに接続された信号線のみが‘Ｈ’になる。すなわち、‘１’を出力した出力バッファを介して信号線の寄生容量が‘Ｈ’に充電（Ｈ充電）される。一方、他の出力（対向ピン）から‘０’を出力すると、対向ピンに接続された信号線は‘Ｌ’になる。すなわち、‘０’を出力した出力バッファを介して信号線の寄生容量が‘Ｌ’に充電（Ｌ充電）され、その信号線は‘Ｌ’となる。
【０１１９】
その後、図１１（Ｂ）に示すように、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１に対応する出力バッファの出力を‘Ｚ’にすると、信号線とグランドＧＮＤとの間、もしくは、信号線間に、高抵抗型のショート故障がある場合、図１２に示すように、抵抗性ショートによる寄生容量の放電（グランド、ないしは、隣り合う信号線の出力バッファ）により、出力バッファから‘１’を出力した信号線の電位が徐々に下降する。
【０１２０】
そこで、テスト対象ピン（テストパターン（４）の場合にはＰ１）の出力バッファの出力を‘Ｈ’から‘Ｚ’にしてから、１００ｎｓ程度の所定の時間経過後に、テスト対象ピンの信号線の電位が下降しているかどうかを入力バッファを介してテストする。つまり、テスト対象ピンの信号線の電位が下降して、入力バッファのスレッショルド電圧Ｖｔｈを下回ると、入力バッファの出力信号は‘Ｌ’となる。このようにして、テスト対象ピンに対応する信号線には、グランドＧＮＤとの、もしくは、他の信号線との高抵抗型のショート故障があることを検出できる。
【０１２１】
次に、外部入力端子３を‘Ｌ’に保ったままで、外部入力端子４に‘Ｈ’のパルスを入力する。これにより、ｔｅｓｔｍｏｄｅ＿ｒｅｇ１〜５のうち、ｔｅｓｔｍｏｄｅ＿ｒｅｇ２のみが‘Ｈ’で、他が‘Ｌ’になる。この時、図８の（５）に示すように、外部入力端子１を‘Ｌ’、外部入力端子２を‘Ｈ’にすることにより、テストパターン５を供給することができる。このときの入力バッファの出力信号のそれぞれを外部出力端子１から出力し、期待値と比較を行う。続いて、図８の（６）の期間に、外部入力端子１を‘Ｈ’として、テストパターン（６）を供給し、同様に、所定の時間経過時に、入力バッファの出力信号のそれぞれを外部出力端子１から出力し、期待値と比較する。これにより、テストパターン（６）でのテスト対象ピンであるＰ２に接続された信号線と、他の信号線もしくはグランドとの間の高抵抗型のショート故障を検出することができる。
さらに続いて、テストパターン（７）〜（１２）を供給し、Ｐ３〜Ｐ５をテスト対象ピンとした高抵抗型のショート故障のテストを行うことができる。
【０１２２】
上記のようにして、信号線上の高抵抗型のショート故障についても検出することができる。また、接続故障がある信号線を特定することができる。すなわち、図６に示した回路例では、複数の入出力バッファ６０の入力バッファの出力信号のそれぞれを、外部出力端子１から出力した。そして、半導体装置の外部において、出力された出力信号のそれぞれと期待値との比較を行うことにより、信号線のいずれに故障があるかの特定を行うことが可能である。これに対して、図１に示した回路のように、ロジックチップ１４に、それぞれの入力バッファに対応したＥＸＯＲ回路を設け、このＥＸＯＲ回路で期待値との比較を行い、その結果を示す比較結果信号のそれぞれを、外部出力端子１から出力することも可能である。この場合も、半導体装置の外部において、比較結果のそれぞれに基づいて、信号線のいずれに故障があるかの特定を行うことが可能である。
【０１２３】
ところで、高抵抗型のショート故障は、製品出荷時にはテストをパスしたとしても、その後の経年変化等により徐々に低抵抗化し、動作不良を発生する場合がある。本発明の半導体装置では、特許文献２のように、端子試験装置を接続してテストを行うのではなく、ロジックチップ１４内に集積されたテストブロックを利用してテストを行う。従って、出荷後の半導体装置のテストを行い、不良の原因を特定することが可能である。ただし、図６に示す例では、半導体装置の外部からテストデータを入力するとともに、半導体装置の外部へテスト結果を出力している。そして、テスト結果と期待値との比較と、比較結果に基づいた、いずれの信号線に故障があるかの特定を、半導体装置の外部において行っている。このため、テスト対象の半導体装置を、テストデータの生成や、期待値との比較、および、故障を有する信号線の特定を行うテスタと接続する必要がある。
【０１２４】
これに対して、図１に示した例のように、ロジックチップ１４に、テスト結果と期待値との比較を行う回路を設けるとともに、テストアクセス時信号群生成回路や試験結果信号生成回路を含んだテストブロックを設け、どの信号線に故障があるかの特定までを半導体装置内で行うことも可能である。この場合には、テスタに接続することなく、どの信号線に故障があるかの特定を行うことが可能である。
【０１２５】
また、期待値と試験信号（入力テストデータ）とを比較する試験回路は、図１に示す入力バッファとＥＸＯＲ回路に限定されるわけではなく、同様の機能を実現する各種構成のものが利用できる。例えば、ＥＸＮＯＲ回路を使用してもよいし、これ以外の比較回路を利用してもよい。なお、本発明では、ＥＸＯＲ回路およびＥＸＮＯＲ回路の両方を併せて排他的論理和回路と表現する。
【０１２６】
また、試験回路として、図１に第１および第２のテストブロックを示し、図６にテストブロックの別の例を示したが、試験回路は、試験信号（入力テストデータ）の良否を判定することができればどのような構成の回路であってもよい。
【０１２７】
また、出力回路として、図６に示すテスト結果出力部５８のように、試験信号（入力テストデータ）をパラシリ変換して外部へ出力する例を示したが、出力回路は、試験信号を半導体装置の外部へ出力することができればどのような構成の回路であってもよい。出力回路は、例えば、比較結果を、セレクト信号で選択して半導体装置の外部へ出力し、モニタしてもよいし、比較結果をシリアルに変換して取り出す構成としてもよい。
【０１２８】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１２９】
１０，１００  半導体装置
１２，１０２  メモリチップ
１４，１０４  ロジックチップ
１６  メモリ側アドレスパッド
１８  メモリ側データパッド
２０  メモリ側制御パッド
２２  アドレス入力バッファ
２４  データ入出力バッファ
２６  制御入力バッファ
２８  コントローラ側アドレスパッド
３０  コントローラ側データパッド
３２  コントローラ側制御パッド
３４，１０６  通常アクセスブロック
３６，３８，５２，１０８  テストブロック
４０，４２，１１０  マルチプレクサ
４４  ＥＸＯＲ回路
４６  入出力バッファ
４８，１１８  信号線
５０，１２６  パッケージ
５４  テストモード生成部
５６  テストデータ生成部
５８  テスト結果出力部
６０  入出力バッファ
６２  ロジックチップ側パッド
６６，７６  フリップフロップ（ＦＦ）
６８，７０  ＡＮＤ回路
７２，７４，８０  マルチプレクサ
７８  スキャンＦＦ
１１２，１２２  出力バッファ
１１４  ロジックチップ側パッド
１１６  メモリチップ側パッド
１２０，１２４  入力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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