(57)【要約】【課題】感知増幅器アーキテクチャーを有する半導体メモリを提供する。【解決手段】複数の第１データセンスアンプと複数の第２データセンスアンプと複数のメモリバンクとを含む半導体メモリ装置において、第１データセンスアンプは、ビットラインセンスアンプに連結される第１タイプのデータラインと連結され、電圧感知増幅器で構成される。第２データセンスアンプは、ビットラインセンスアンプに連結される第２タイプのデータラインと連結され、電流感知増幅器及び電圧感知増幅器で構成される。複数のメモリバンクは、第１タイプのデータラインに連結された第１部分と、第２タイプのデータラインに連結された第２部分とから成り、第１部分は、第２部分よりも半導体メモリ装置のデータパッドの近くに配置される。【選択図】図８
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【特許請求の範囲】
【請求項１】
ビットラインセンスアンプから伝えられる第１タイプのデータラインと各々連結され、前記第１タイプのデータライン上のデータを電圧増幅する電圧増幅器で構成された複数の第１データセンスアンプと、
前記ビットラインセンスアンプから伝えられる第２タイプのデータラインと連結されて第２タイプのデータライン上のデータを電流増幅及び電圧増幅する電流増幅器及び電圧増幅器で構成される複数の第２データセンスアンプと、
複数のメモリバンクと、
を具備し、
前記複数のバンクの各々は、第１部分と第２部分とから成り、
前記各バンクの第１部分は、前記第１タイプのデータラインと連結され、
前記各バンクの第２部分は、前記第２タイプのデータラインと連結され、
前記各バンクの第１部分及び第２部分は、各々スタックバンクを構成し、
前記各バンクの第１部分は、前記各バンクの第２部分より前記半導体メモリ装置のデータパッドの近く配置されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１タイプのデータラインの長さは、前記第２タイプのデータラインの長さより短いことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１タイプのデータラインの長さは、前記第２タイプのデータラインの長さより短く、前記第１及び第２データセンスアンプからのデータ出力時点がほぼ同一になることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１タイプのデータラインの負荷は、前記第２タイプのデータラインの負荷より小さいことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記データパッドは、前記半導体メモリ装置のチップ中央に沿って配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置の一ブロックは、
前記メモリバンクの第１部分と各々連結された前記第１タイプのデータラインを前記第１データセンスアンプに連結する第１マルチプレクサと、
前記メモリバンクの第２部分と各々連結された前記第２タイプのデータラインを前記第２データセンスアンプに連結する第２マルチプレクサと、
前記第１データセンスアンプを前記データパッドの内いずれか一つと選択的に連結する第３マルチプレクサと、
前記第２データセンスアンプを前記第１データセンスアンプに連結されたデータパッドと選択的に連結する第４マルチプレクサと、
をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第１タイプのデータラインの長さは、前記第２タイプのデータラインの長さより短いことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１タイプのデータラインの負荷は、前記第２タイプのデータラインの負荷より小さいことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記データパッドは、前記半導体メモリ装置のチップエッジに配置されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記データパッドは、前記半導体メモリ装置のチップ中央に沿って配置されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置は、
第１データセンスアンプの内いずれか一つと連結される第１及び第２マルチプレクサと、
第２データセンスアンプの内いずれか一つと連結される第３及び第４マルチプレクサと、を具備し、
前記第１マルチプレクサは、前記メモリバンクの第１部分の一部に隣接し、前記第１タイプのデータラインと連結された前記第１部分を前記隣接した第１データセンスアンプと選択的に連結し、
前記第２マルチプレクサは、前記メモリバンクの第１部分の残りの一部に隣接し、前記第１タイプのデータラインと連結された前記残りの第１部分を前記隣接した第１データセンスアンプと選択的に連結し、
前記第３マルチプレクサは、前記メモリバンクの第２部分の一部に隣接し、前記第２タイプのデータラインと連結された前記第２部分を前記隣接した第２データセンスアンプと選択的に連結し、
前記第４マルチプレクサは、前記メモリバンクの第２部分の残りの一部に隣接し、前記第２タイプのデータラインと連結された前記残りの第２部分を前記隣接した第２データセンスアンプと選択的に連結する、
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記第１タイプのデータラインの長さは、前記第２タイプのデータラインの長さより短いことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１タイプのデータラインの負荷は、前記第２タイプのデータラインの負荷より小さいことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記データパッドは、前記半導体メモリ装置のチップ中央に沿って配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ及びその感知増幅器アーキテクチャーに関する。
【背景技術】
【０００２】
図１は、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)の従来のアーキテクチャーを示している。図示されたように、ＤＲＡＭ１は複数のメモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４を含む。各メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４は複数のメモリセルＭＣを含む。ローデコーダ及びカラムデコーダはアドレスをデコーディングし、例えば、メモリセルＭＣからデータを読出す為にワードラインＷＬとカラム選択ラインＣＳＬを動作可能にする。メモリセルＭＣから読み出されたデータはビットラインＢＬに出力される。ビットラインセンスアンプＢＬＳＡはメモリセルＭＣから読み出されたデータ値を感知増幅し、その感知されたデータをデータラインＤＬ及び反転データラインＤＬＢに出力する。メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の各々と連結されるマルチプレクサＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４は入力されたバンクアドレスＢＡ１〜ＢＡ４にしたがってＤＬ及びＤＬＢ上のデータ値を選択的に出力する。
【０００３】
ビットラインセンスアンプＢＬＳＡの大きさは小さく、データラインの負荷は非常に大きいために、データラインセンスアンプＤＳＡはいずれかのマルチプレクサによりデータラインセンスアンプＤＳＡと連結されるいずれかのデータライン上の信号をさらに増幅するために使われる。一般的に、データラインセンスアンプＤＳＡには電圧感知増幅器ＶＳＡと電流感知増幅器ＣＳＡとの２タイプがある。電圧感知増幅器ＶＳＡは大きい電圧スイングを得るために信号を増幅するために状態遷移に時間がかかる。一方、電流感知増幅器ＣＳＡは信号を増幅する時に状態遷移にかかる時間が短いが、電圧スイングはそれほど大きくない。つまり、電流感知増幅器ＣＳＡは電圧感知増幅器ＶＳＡより応答速度が速い一方で、電圧感知増幅器ＶＳＡは大きい電圧スイングを提供する。２タイプの増幅器の利点を得るために、図１の従来のデータラインセンスアンプＤＳＡは電流感知増幅器ＣＳＡと電圧感知増幅器ＶＳＡとを含む。
【０００４】
図１に図示されたように、データピンＤＱ１-ＤＱ８の数が８ならば、８個のデータラインセンスアンプＤＳＡが提供されるが、これは８個の電流感知増幅器ＣＳＡが提供されることを意味する。電流感知増幅器ＣＳＡの応答速度は電圧感知増幅器ＶＳＡより速い反面、電流感知増幅器ＣＳＡは動作のために大きな電力を消耗する。このような電流感知増幅器ＣＳＡの短所は、それぞれのデータパッドまたはデータピンＤＱが電流感知増幅器ＣＳＡを要求する点であり、広いデータ容量のメモリにおいては大きい問題点になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２５８５６９号公報
【特許文献２】特開平５−３０３８９０号公報
【特許文献３】特開平３−１０５７８８号公報
【特許文献４】特開２００２−２８８９８２号公報
【特許文献５】特開２００１−５２４８１号公報
【特許文献６】特開平１０−３２６４９２号公報
【特許文献７】特開平２−１８３４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、本発明が解決しようとする技術的課題は、電力消耗が少ない感知増幅器アーキテクチャーを有する半導体メモリを提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体メモリにおいて、電流感知増幅器はデータピンの全てに対して増幅された信号を生じるようには提供されない。本発明の半導体メモリ装置は、複数の第１データ感知増幅器と複数の第２感知増幅器とを含む。第１感知増幅器の各々は電圧感知増幅器であり、第２感知増幅器の各々は電圧及び電流感知増幅器を含む。このような半導体メモリ装置において、第１感知増幅器はビットラインセンスアンプから延びた第１タイプのデータラインと連結され、第２感知増幅器はビットラインセンスアンプから延延びた第２タイプのデータラインと連結される。
【０００８】
望ましい実施形態において、第１タイプのデータラインは第２タイプのデータラインより短く、第１タイプのデータラインの負荷は第２タイプのデータラインの負荷より少ない。
【０００９】
望ましい実施形態において、第１及び第２データ感知増幅器は半導体メモリチップのエッジに位置するデータパッドに供給される増幅された信号を発生する。他の実施形態において、第１及び第２データ感知増幅器は半導体メモリチップの中央に位置するデータパッドに供給される増幅された信号を発生させる。
【発明の効果】
【００１０】
本発明の半導体メモリ装置ではそれぞれのデータパッドの全てと連結されるようには電流感知増幅器が提供されない。すなわち、本発明の半導体メモリ装置では電流感知増幅器を含まないデータセンスアンプを有し、これにより、電力消耗を減少させることができる。
【図面の簡単な説明】
【００１１】
【図１】ＤＲＡＭの従来のアーキテクチャーを説明する図面である。
【図２】本発明の第１実施形態によるＤＲＡＭのアーキテクチャーを説明する図面である。
【図３】図２の電流感知増幅器と電圧感知増幅器とで構成されたデータラインセンスアンプの回路の具体例を説明する図面である。
【図４】図３の電流感知増幅器内のトランジスターのＩ-Ｖ特性を示す図面である。
【図５】図３のデータラインセンスアンプの読出し動作期間におけるタイミング図である。
【図６】図２の電圧感知増幅器で構成されたデータラインセンスアンプの回路の具体例を説明する図面である。
【図７】図６のデータラインセンスアンプの読出し動作期間におけるタイミング図である。
【図８】本発明の第２実施形態によるＤＲＡＭのアーキテクチャーを説明する図面である。
【図９】本発明の第３実施形態によるＤＲＡＭのアーキテクチャーを説明する図面である。
【図１０】本発明の第４実施形態によるＤＲＡＭのアーキテクチャーを説明する図面である。
【発明を実施するための形態】
【００１２】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ要素を示す。
【００１３】
図２は、本発明の第１実施形態によるＤＲＡＭアーキテクチャーを示している。図示されたように、ＤＲＡＭ１００は各メモリブロック１０１内に複数のメモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４を含む。各メモリバンクは複数のＭＣを含む。ローデコーダ及びカラムデコーダはアドレスをデコーディングし、例えば、メモリセルＭＣからデータを読出す為にワードラインＷＬとカラム選択ラインＣＳＬを動作可能にする。メモリセルＭＣから読み出されたデータはビットラインＢＬに出力される。ビットラインセンスアンプＢＬＳＡはメモリセルＭＣにより読み出されたデータを感知増幅し、その感知増幅されたデータをデータラインＤＬと反転データラインＤＬＢとに出力する。
【００１４】
図２に図示されたように、一つのメモリブロック１０１内の各メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４と連結されるデータラインＤＬ、ＤＬＢは隣接したデータセンスアンプＤＳＡ及びマルチプレクサＭＵＸアーキテクチャー５００と連結される。ＤＳＡ及びＭＵＸアーキテクチャー５００はメモリバンクの内いずれか一つよりＤＲＡＭチップ１００のエッジに位置するデータピンまたはデータパッドＤＱに連結されたデータライン上に信号を提供する。第１及び第３メモリバンクのデータラインの長さはデータピンＤＱ及びＤＳＡ及びＭＵＸアーキテクチャー５００と近いために第２及び第４メモリバンクのデータラインの長さより短い。これに伴い、第２及び第４メモリバンクのデータライン上に負荷が大きくかかる。
【００１５】
ＤＳＡ及びＭＵＸアーキテクチャー５００は、第１ないし第４メモリバンクのデータラインと各々連結される第１ないし第４マルチプレクサ１１-１４を含む。各マルチプレクサ１１-１４は、入力されたバンクアドレスＢＡ１〜ＢＡ４に各々基づいてデータライン上に伝えられた信号を選択的に出力する。第１及び第３マルチプレクサ１１、１３はその出力を第１ＤＳＡ（データラインセンスアンプ） Ｓ１１に連結し、第２及び第４マルチプレクサ１２、１４はその出力を第２ＤＳＡ（データラインセンスアンプ） Ｓ１２に連結する。第１ＤＳＡ（データラインセンスアンプ） Ｓ１１はＶＳＡ（電圧感知増幅器）でのみ構成され、第２ＤＳＡ（データラインセンスアンプ） Ｓ１２はＣＳＡ（電流感知増幅器）とＶＳＡ（電圧感知増幅器）とで構成される。
【００１６】
第１ＤＳＡ Ｓ１１は、ＤＳＡ及びＭＵＸアーキテクチャー５００の近くに配置されている第１及び第３メモリバンクの短いデータラインに伝えられた信号を感知増幅する。第２ＤＳＡ Ｓ１２は、ＤＳＡ及びＭＵＸアーキテクチャー５００の遠くに配置されている第２及び第４メモリバンクの長いデータラインに伝えられた信号を感知増幅する。すなわち、ＶＳＡは小さい負荷を有するデータラインに伝えられた信号を感知増幅し，ＣＳＡ及びＶＳＡは大きい負荷を有するデータラインに伝えられた信号を感知増幅する。
【００１７】
第５マルチプレクサ１５は、第１バンクアドレスと第３バンクアドレスとを論理的にＯＲ演算して得られたアドレスＢＡ１３に応答して第１ＤＳＡ Ｓ１１で増幅された信号をデータパッドＤＱに選択的に出力する。第６マルチプレクサ１６は、第２バンクアドレスと第４バンクアドレスとを論理的にＯＲ演算して得られたアドレスＢＡ２４に応答して第２ＤＳＡ Ｓ１２で増幅された信号を同様のデータパッドＤＱに選択的に出力する。
【００１８】
図３は、メモリセルＭＣ及びビットラインセンスアンプＢＬＳＡと連結された図２の第２ＤＳＡ Ｓ１２の回路図を示している。ＭＣは、アクセストランジスタＡＴとキャパシタＣＡＰとを含んでロジックハイまたはロー電圧レベルとしてデータビットを保存する。アクティブコマンドとローアドレス(図示せず)は、ワードラインＷＬをイネーブルにするため提供される。ＷＬはＭＣをイネーブルさせる。換言すれば、ＡＴはＷＬによりイネーブルになった後、セルノードＣのデータはビットラインＢＬに伝えられる。ＢＬＳＡ２１０は、センスイネーブル信号ＰＳ１、ＰＳ２がＢＬＳＡ２１０をイネーブルにする時に、ＢＬに伝えられたデータを感知増幅する。すなわち、交差連結された第１及び第２ＮＭＯＳトランジスターＭＮ１、ＭＮ２と交差連結された第１及び第２ＰＭＯＳトランジスターＭＰ１、ＭＰ２は、センスイネーブル信号ＰＳ１、ＰＳ２がＢＬＳＡ２１０をイネーブルにする時に、ＢＬとＢＬＢの間の電圧差を感知増幅する。ＰＳ１、ＰＳ２は、ＢＬＳＡ２１０に電流を供給する第３ＮＭＯＳ及びＰＭＯＳトランジスターＭＮ３、ＭＰ３をターンオンさせることによってＢＬＳＡ２１０の動作をイネーブルにする。
【００１９】
読出し命令及びカラムアドレスが印加される時、カラムデコーダはカラム選択ライン上にカラム選択信号を発生させる。カラム選択ラインＣＳＬは、第４及び第５ＮＭＯＳトランジスターＭＮ４、ＭＮ５をターンオンさせることによってＢＬ上のデータをＤＬに、そしてＢＬＢ上のデータをＤＬＢに伝達する。
【００２０】
バンク選択信号ＢＡi(iは自然数)により、第１ないし第４マルチプレクサ１１-１４がターンオンまたはターンオフされる。図３において、一つのマルチプレクサは第２または第４マルチプレクサ１２、１４を示す。第２または第４マルチプレクサ１２、１４の各々は、ＤＬ及びＤＬＢをＤＳＡ Ｓ１２に選択的に連結させるスイッチＳ_ＤＬ、Ｓ_ＤＬＢで構成される。
【００２１】
ＤＳＡ Ｓ１２は、ＣＳＡ２４０とＶＳＡ２６０とを含む。電流及び電圧感知増幅器２４０、２６０は相異なる感知方式を使用する。ＣＳＡ２４０は、データライン対ＤＬ、ＤＬＢのデータ電流差を感知増幅し、電流差に応じてＤＬとＤＬＢの間に電圧差を発生させる。ＤＬとＤＬＢの間の電圧差はロジックレベルに発生され、ＶＳＡ２６０はこのロジックレベルをフルスイングＣＭＯＳ電圧レベルＶＤＤ〜ＶＳＳに変換する。ＤＬとＤＬＢの間の大きい電圧差はＶＳＡ２６０の感知効率を増加させられる。ＶＳＡ２６０の出力はドライバＭＰ１２、ＭＮ１４に伝えられてデータパッドＤＱに出力される。
【００２２】
図示されたように、ＣＳＡ２４０は第１読出しイネーブル信号ＰＲＥＡＤ１に応答してＣＳＡ２４０を選択的にイネーブルにする２個のノードトランジスターの第４及び第５ＰＭＯＳトランジスターＭＰ４、ＭＰ５と第８ＮＭＯＳトランジスターＭＮ８を含み、ＭＰ４、ＭＰ５はＰＲＥＡＤ１を反転させるインバータ１１の出力に応答してターンオンされる。ＣＳＡ２４０はまた、交差連結された第６及び第７ＰＭＯＳトランジスターＭＰ６、ＭＰ７と各々直列連結された第６及び第７ＮＭＯＳトランジスターＭＮ６、ＭＮ７と、第８ＮＭＯＳトランジスターＭＮ８とを含む。ＣＳＡ２４０はＤＬ及びＤＬＢ上の信号を感知増幅する。
【００２３】
図３の第６及び第７ＰＭＯＳトランジスターＭＰ６、ＭＰ７を通じて流れる電流はＩｄｓ１とＩｄｓ２として示されている。Ｉｄｓ１とＩｄｓ２の間の差により、ＣＳＡ２４０の出力ノードＤＤＬ、ＤＤＬＢ間に電圧差が発生する(図４にＭＯＳトランジスターのＩ-Ｖ特性が図示されている)。第６及び第７ＰＭＯＳトランジスターＭＰ６、ＭＰ７の各々はＩｄｓ１とＩｄｓ２とに応じて相異なるように動作する。ゲート-ソース電圧Ｖｇｓの特定レベルが０.３Ｖと０.５Ｖとである時、ドレーン-ソース電圧Ｖｄｓは０.５Ｖと０.３Ｖとして現れる。
【００２４】
第２読出しイネーブル信号ＰＲＥＡＤ２は、ＭＰ８、ＭＰ９をターンオフさせることによりＶＳＡ２６０の動作をイネーブルにする。これにより、ＣＳＡ２４０の出力ノードＤＤＬ、ＤＤＬＢ間の電圧差が第１０及び第１１ＮＭＯＳトランジスターＭＮ１０、ＭＮ１１を動作させる。ＭＮ１０、ＭＮ１１は、(i)電源電圧ＶＤＤと接地電圧ＶＳＳの間の第１１ＰＭＯＳトランジスターＭＰ１１と第１３ＮＭＯＳトランジスターＭＮ１３のゲートに連結され、直列連結された第９、第１０及び第１２ＮＭＯＳトランジスターＭＮ９、ＭＮ１０、ＭＮ１２と連結される増幅された電圧ＶＡと、(ii)ＶＤＤとＶＳＳの間の第１０ＰＭＯＳトランジスターＭＰ１０と第１２ＮＭＯＳトランジスターＭＮ１２のゲートに連結され、直列連結された第９、第１１及び第１３ＮＭＯＳトランジスターＭＮ９、ＭＮ１１、ＭＮ１３と連結される相補増幅された電圧ＶＡＢを生じさせる。
【００２５】
増幅された電圧ＶＡは、第２及び第３インバータ１２、１３で各々反転（結果として非反転）されて第１２ＰＭＯＳトランジスターＭＰ１２の駆動信号として提供される。相補増幅された電圧ＶＡＢは、第４インバータ１４を通じて反転されて第１４ＮＭＯＳトランジスターＭＮ１４の駆動信号として提供される。ＭＰ１２及びＭＮ１４は出力パッドＤＱを駆動する。
【００２６】
図５は、図３で説明された回路においてＭＣにロジックハイが保存されていると仮定した場合における読出し動作期間のタイミング図を示す。ローアドレスと共にアクティブ命令が印加される時、ワードラインＷＬがイネーブルになった後にビットラインＢＬ、ＢＬＢのセンシングを開始させるＢＬＳＡイネーブル信号ＰＳ１、ＰＳ２がイネーブルになる。この後、カラムアドレスと共に読出し命令が印加されてカラム選択信号ＣＳＬがイネーブルになる。相補ビットラインＢＬＢ上の０.５Ｖ電圧ジャンピングは電流センシング原理によってノードトランジスターＭＰ５から第３ＮＭＯＳトランジスターＭＮ３を通したＶＳＳ間の電流経路により発生する。データラインＤＬ、ＤＬＢの初期状態はＶＤＤでプリーチャージされている。カラム選択信号ＣＳＬがイネーブルになると、ＶＤＤレベルを２Ｖ、ＶＳＳレベルを０Ｖと仮定した場合において、ＤＬ上のデータは約２Ｖであり、ＤＬＢ上のデータは１.９９Ｖ(約２Ｖ)程度として現れる。データライン上の電圧差は非常に小さいが、図４に図示されたように電流差は大きく現れる。各ノードトランジスターＭＰ４、ＭＰ５はＶＤＤからデータラインに電流を供給する。データラインＤＬからＭＯＳトランジスターＭＮ４、ＭＰ１、ＭＰ３を通じＶＳＳに流れる第１電流経路上の電流は小さく、第６ＮＭＯＳトランジスターＭＮ６を通じて流れる電流Ｉｄｓ１は大きい。ＤＬＢからＭＯＳトランジスターＭＮ５、ＭＮ２、ＭＮ３を通じＶＳＳに流れる第２電流経路は第１電流経路より長く、第７ＰＭＯＳトランジスターＭＰ７を通じて流れる電流Ｉｄｓ２は小さい。図４に図示されたように、第６ＰＭＯＳトランジスターＭＰ６のゲートノードとソースノードとの間の電圧差は０.５Ｖである。第７ＰＭＯＳトランジスターＭＰ７のゲートノードとソースノードとの間の電圧差は０.３Ｖである。したがって、ＣＳＡの出力ノードＤＤＬ、ＤＤＬＢは各々１.７Ｖ及び１.５Ｖである。ＶＳＡ２６０の出力電圧ＶＡＢ、ＶＡは各々ＣＳＡの出力ノードＤＤＬ、ＤＤＬＢの１.７Ｖ、１.５Ｖに各々応答して２.０Ｖ、０Ｖとなる。出力パッドＤＱはＭＣの感知されたロジックレベルに応じて２Ｖ電圧レベルのロジックハイを出力する。
【００２７】
図６は、メモリセルＭＣとビットラインセンスアンプＢＬＳＡとが連結される図２の第１ＤＳＡ Ｓ１１の回路図を示している。この回路図は図３の第２ＤＳＡ Ｓ１２の回路と、ＣＳＡ２４０を除いて、類似している。すなわち、ＤＬとＤＬＢは第１０及び第１１ＮＭＯＳトランジスターＭＮ１０、ＭＮ１１と直接連結される。
【００２８】
図７は、図６で説明された回路においてＭＣにロジックハイが保存されており、ＶＤＤ=２Ｖ、ＶＳＳ=０Ｖで仮定した場合における読出し動作期間のタイミング図を示す。このタイミング図は図３の回路図に対する図５のタイミング図からよく理解されうる。
【００２９】
図８は、本発明の第２実施形態によるＤＲＡＭアーキテクチャーを示している。図示されたように、ＤＲＡＭ２００は複数のメモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４を含む。各メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４は上端部バンクと下端部バンクとに分けられ、各上端部及び下端部バンクは図２の実施形態として具体的に説明されたメモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４構造と同一である。したがって、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の各上端部及び下端部はＤＬ及びＤＬＢに感知されたデータを出力する。
【００３０】
図８に図示されたように、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部及び下端部各々から出力されるデータラインはＤＳＡ及びＭＵＸアーキテクチャー５０２に連結され、ＤＳＡ及びＭＵＸアーキテクチャー５０２はデータライン上の信号をＤＲＡＭチップ２００の中央に沿って配置されるデータピンまたはパッドＤＱに提供する。メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の下端部のデータラインは、ＤＳＡ及びＭＵＸアーキテクチャー５０２とデータピンＤＱとが近いために、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部のデータラインより短い。結果的に、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部のデータラインに大きい負荷が存在する。
【００３１】
ＤＳＡ及びＭＵＸアーキテクチャー５０２は、第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の下端部データライン等と各々連結される第１ないし第４下端部マルチプレクサ２１１-２１４を含む。下端部マルチプレクサ２１１-２１４の各々は入力されたバンクアドレスＢＡ１〜ＢＡ４の各々に応答して、連結されたデータラインに伝えられた信号を選択的に出力する。第１ないし第４下端部マルチプレクサは第１ＤＳＡ Ｓ１１から出力される増幅されたデータをデータピンＤＱに提供する。
【００３２】
ＤＳＡ及びＭＵＸアーキテクチャー５０２は、第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部データラインと各々連結される第１ないし第４上端部マルチプレクサ２５１-２５４を含む。上端部マルチプレクサ２５１-２５４の各々は入力されたバンクアドレスＢＡ１〜ＢＡ４の各々に応答して、連結されたデータラインに伝えられた信号を選択的に出力する。第１ないし第４下端部マルチプレクサ２５１-２５４各々は第２ＤＳＡ Ｓ１２から出力される増幅されたデータをデータピンＤＱに提供する。
【００３３】
第１ＤＳＡ Ｓ１１はＶＳＡのみで構成され、第２ＤＳＡ Ｓ１２はＣＳＡ及びＶＳＡで構成される。第１及び第２ＤＳＡ Ｓ１１、Ｓ１２は図２の実施形態として説明された構造と同一構造を有する。
【００３４】
第１ＤＳＡ Ｓ１１は、データピンＤＱ及びＤＳＡ及びＭＵＸアーキテクチャー５０２の近くに配置されている第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の短い下端部データラインに伝えられた信号を増幅する。第２ＤＳＡ Ｓ１２は、データピンＤＱ及びＤＳＡ及びＭＵＸアーキテクチャー５０２の遠くに配置されている第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の長い上端部データラインに伝えられた信号を増幅する。すなわち、ＶＳＡは小さい負荷を有するデータライン上の信号を増幅するのに使われ、ＣＳＡ及びＶＳＡは大きい負荷を有するデータライン上の信号を増幅するのに使われる。
【００３５】
図９は、本発明の第３実施形態によるＤＲＡＭアーキテクチャーを示している。図示されたように、ＤＲＡＭ３００は多数のメモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４を含む。各メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４は上端部及び下端部に分けられ、上端部及び下端部メモリバンクの構造は図２の実施形態として説明したメモリバンクの構造と同様である。したがって、メモリバンクの上端部及び下端部は感知されたデータ値をＤＬ及びＤＬＢに出力する。
【００３６】
図９に図示されたように、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部及び下端部の各々から出力されるデータラインはＤＳＡ及びＭＵＸアーキテクチャー５０４に連結され、ＤＳＡ及びＭＵＸアーキテクチャー５０４はデータライン上の信号をＤＲＡＭチップ３００の中央に沿って配置されるデータピンまたはパッドＤＱに提供する。メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の下端部のデータラインは、ＤＳＡ及びＭＵＸアーキテクチャー５０４とデータピンＤＱとが近いために、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部のデータラインより短い。結果的に、メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部のデータラインに大きい負荷が存在する。
【００３７】
ＤＳＡ及びＭＵＸアーキテクチャー５０４は、第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の下端部データラインと各々連結される第１ないし第４下端部マルチプレクサ３１１-３１４を含む。下端部マルチプレクサ３１１-３１４の各々は、入力されたバンクアドレスＢＡ１〜ＢＡ４に応答してデータライン上の信号を出力する。第１及び第２下端部マルチプレクサ３１１-３１２は、第１ＤＳＡ Ｓ１１と連結され、第１ジョイントマルチプレクサ３１５に増幅された信号を提供する。第１ジョイントマルチプレクサ３１５は、ジョイントバンクアドレスＢＡ１２(第１バンクアドレスＢＡ１と第２バンクアドレスＢＡ２を論理的にＯＲ演算して得られたアドレス)に応答して、増幅された信号を出力ピンＤＱに選択的に出力する。第３及び第４下端部マルチプレクサ３１３-３１４は、他の第１ＤＳＡ Ｓ１１と連結され第２ジョイントマルチプレクサ３１６に増幅された信号を提供する。第２ジョイントマルチプレクサ３１６は、第１ジョイントマルチプレクサ３１５のようにジョイントバンクアドレスＢＡ３４(第３バンクアドレスＢＡ３と第４バンクアドレスＢＡ４を論理的にＯＲ演算して得られたアドレス)に応答して、増幅された信号を出力ピンＤＱに選択的に出力する。
【００３８】
ＤＳＡ及びＭＵＸアーキテクチャー５０４は、第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の上端部データラインと各々連結される第１ないし第４上端部マルチプレクサ３５１-３５４を含む。上端部マルチプレクサ３５１-３５４の各々は入力されたバンクアドレスに応答してデータライン上の信号を出力する。第１及び第２上端部マルチプレクサ３５１-３５２は、第２ＤＳＡ Ｓ１２と連結されて第３ジョイントマルチプレクサ３５５に増幅された信号を提供する。第３ジョイントマルチプレクサ３５５は、ジョイントバンクアドレスＢＡ１２(第１バンクアドレスＢＡ１と第２バンクアドレスＢＡ２を論理的にＯＲ演算して得られたアドレス)に応答して、増幅された信号を出力ピンＤＱに選択的に出力する。第３及び第４上端部マルチプレクサ３５３-３５４は、他の第２ＤＳＡ Ｓ１２と連結されて第４ジョイントマルチプレクサ３５６に増幅された信号を提供する。第４ジョイントマルチプレクサ３５６は、第３ジョイントマルチプレクサ３５５のようにジョイントバンクアドレスＢＡ３４(第３バンクアドレスＢＡ３と第４バンクアドレスＢＡ４とを論理的にＯＲ演算して得られたアドレス)に応答して、増幅された信号を出力ピンＤＱに選択的に出力する。
【００３９】
第１ＤＳＡ Ｓ１１は、ＶＳＡのみで構成され、第２ＤＳＡ Ｓ１２はＣＳＡ及びＶＳＡで構成される。第１及び第２ＤＳＡ Ｓ１１、Ｓ１２は、図２の実施形態として説明された構造と同様の構造を有する。
【００４０】
第１ＤＳＡ Ｓ１１は、データピンＤＱ及びＤＳＡ及びＭＵＸアーキテクチャー５０４の近くに配置されている第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の短い下端部データラインに伝えられた信号を増幅する。第２ＤＳＡ Ｓ１２は、データピンＤＱ及びＤＳＡ及びＭＵＸアーキテクチャー５０４の遠くに配置されている第１ないし第４メモリバンクＢＡＮＫ‐１〜ＢＡＮＫ-４の長い上端部データラインに伝えられた信号を増幅する。すなわち、ＶＳＡは小さい負荷を有するデータライン上の信号を増幅するのに使われ、ＣＳＡ及びＶＳＡは大きい負荷を有するデータライン上の信号を増幅するのに使われる。
【００４１】
図１０は、本発明の第４実施形態によるＤＲＡＭアーキテクチャーを示している。図１０の実施形態は、データパッドＤＱが半導体メモリ装置の中央に沿って配置されることを除いては図２の実施形態とほぼ同一である。
【００４２】
以上の実施形態では、メモリバンクの一つのメモリブロックのみが一つのＤＳＡ及びＭＵＸアーキテクチャーに連結されることを例示的に説明した。しかし、本発明の半導体メモリ装置或いはＤＲＡＭは半導体メモリ装置の大きさ及びデータパッドＤＱの数に応じて複数のブロックとＤＳＡ及びＭＵＸアーキテクチャーを含みうる。
【００４３】
本発明は図面に示された幾つかの実施形態を参考にして説明されたが、これは例示的なものにすぎず、本技術分野の当業者ならば多様な変形及び均等な他の実施形式が可能であることを理解できることであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想に基づいて決まるべきである。
【産業上の利用可能性】
【００４４】
本発明は、半導体メモリ装置に利用されるものであり、特にＤＲＡＭ、ＳＤＲＡＭ等に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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