(57)【要約】【課題】タイミング調整に係る冗長な構成を極力削減することによって、コスト、実装面積、及び故障発生の低減を図ることができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、ＤＵＴ４０から出力される信号と所定の比較信号とを比較するコンパレータ１６ａ，１６ｂが設けられたＩＯピンブロック１６と、コンパレータ１６ａ，１６ｂの比較結果と期待値パターンＥ１とが一致するか否かを所定のタイミングで判定する判定部１８と、判定部１８におけるタイミングの調整に用いられて、入力される信号と所定の比較信号とを比較する調整用コンパレータ部２２とを備えており、判定部１８はコンパレータ１６ａ，１６ｂの比較結果と調整用コンパレータ部２２の比較結果との何れか一方を選択する選択器３１ａ，３１ｂを備える。【選択図】図１
2010217044.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスから出力される信号と所定の比較信号とを比較する比較部と、当該比較部の比較結果と予め定められた期待値とが一致するか否かを所定のタイミングで判定する判定部とを少なくとも１つずつ備える半導体試験装置において、
前記判定部における前記タイミングの調整に用いられ、入力される信号と所定の比較信号とを比較する調整用比較部を備えており、
前記判定部の少なくとも１つは、前記比較部の比較結果と前記調整用比較部の比較結果との何れか一方を選択する選択部を備える
ことを特徴とする半導体試験装置。
【請求項２】
前記比較部及び前記調整用比較部は、入力される信号と上限比較信号とを比較する第１比較器と、入力される信号と下限比較信号とを比較する第２比較器とを備えており、
前記選択部は、前記比較部及び前記調整用比較部が備える前記第１比較器の比較結果の何れか一方を選択する第１選択器と、当該第１選択器に連動し、前記比較部及び前記調整用比較部が備える前記第２比較器の比較結果の何れか一方を選択する第２選択器とを備える
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記比較部は、入力される信号と上限比較信号とを比較する第１比較器と、入力される信号と下限比較信号とを比較する第２比較器とを備えており、
前記調整用比較部は、入力される信号と上限比較信号又は下限比較信号とを比較する第３比較器を備えており、
前記選択部は、前記比較部が備える前記第１比較器及び前記第２比較器の何れか一方の比較結果と、前記調整用比較部が備える前記第３比較器の比較結果との何れか一方を選択する第３選択器を備える
ことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記選択部は、前記比較部が備える前記第１比較器及び前記第２比較器の何れか他方の比較結果と、前記調整用比較部が備える前記第３比較器の比較結果の論理を反転したものとの何れか一方を選択する第４選択器を備えることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記半導体デバイスに印加する試験信号を生成する少なくとも１つの生成部を備えており、
前記生成部のうちの少なくとも１つの出力端には前記調整用比較部の入力端が接続されている
ことを特徴とする請求項３又は請求項４記載の半導体試験装置。
【請求項６】
前記判定部は、前記選択部によって前記比較部の比較結果が選択される場合に、前記判定のタイミングを規定するために用いられる第１遅延回路と、
前記選択部によって前記調整用比較部の比較結果が選択される場合に、前記判定のタイミングを調整するために用いられる第２遅延回路と
を備えることを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、周知の通り、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから出力される信号と予め定められた期待値とが一致するか否か（パス／フェイル）を判定することによりＤＵＴの良／不良を試験する。この半導体試験装置は、ＤＵＴのピンに対して電気的に接続される複数のピン（テスタピン）を備えており、テスタピンを介して上記の試験信号をＤＵＴに印加し、或いはＤＵＴから出力される信号をテスタピンを介して受信する。
【０００３】
上記のテスタピンは、ドライバピンとＩＯ（Input/Output）ピンとに大別される。ドライバピンは、ＤＵＴに印加する試験信号を生成するドライバを備えており、ＤＵＴに対する試験信号の印加に特化したテスタピンである。これに対し、ＩＯピンは、ドライバとＤＵＴから出力される信号と所定の判定電圧値（比較信号）とを比較するコンパレータとを備えており、ＤＵＴに対する試験信号の印加とＤＵＴから出力される信号の受信及び比較とを行うテスタピンである。上記のドライバピン及びＩＯピンのうち、ＩＯピンにのみ上記のパス／フェイルの判定を行う判定部が接続されている。
【０００４】
また、半導体試験装置は、上記のドライバピン、ＩＯピン、及び判定部とは別に、調整用ドライバ、調整用コンパレータ、及び調整用判定部を備えており、これらを用いて上記のドライバピン及びＩＯピンにおける試験信号の出力タイミング、及び上記判定部における判定タイミングを校正する。これら調整用ドライバ、調整用コンパレータ、及び調整用判定部を用いたタイミング調整方法の詳細については、例えば以下の特許文献２に開示されている。尚、従来の半導体試験装置の詳細については、以下の特許文献２に加えて以下の特許文献１を参照されたい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１６３９８９号公報
【特許文献２】特開２００８−１９７０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年においては、半導体メモリに代表される半導体デバイスの低価格化により、半導体試験装置のコストを極力低減することが要求されている。前述の通り、従来の半導体試験装置は、ＤＵＴの試験中に用いられるドライバピン、ＩＯピン、及び判定部以外に、タイミングの校正のためだけに用いられてＤＵＴの試験中には利用されない調整用ドライバ、調整用コンパレータ、及び調整用判定部を備えており、冗長な構成であると考えられる。
【０００７】
半導体試験装置のコストを低減するためには、このような冗長な構成を削減する必要があると考えられる。但し、単純に削減したのでは、ＤＵＴの試験を行う上で必要不可欠であるタイミング調整ができなくなるため、半導体試験装置が備える他の構成によって従来の機能を維持しつつ、冗長な構成を削減する必要がある。尚、冗長な構成を削減することができれば、コスト低減以外に、実装面積の低減及び故障発生の低減も期待することができる。
【０００８】
本発明は上記事情に鑑みてなされたものであり、タイミング調整に係る冗長な構成を極力削減することによって、コスト、実装面積、及び故障発生の低減を図ることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（４０）から出力される信号と所定の比較信号（Ｖ２Ｈ、Ｖ２Ｌ）とを比較する比較部（１６ａ、１６ｂ）と、当該比較部の比較結果と予め定められた期待値（Ｅ１）とが一致するか否かを所定のタイミングで判定する判定部（１８、５２、５３）とを少なくとも１つずつ備える半導体試験装置（１、２、２′）において、前記判定部における前記タイミングの調整に用いられ、入力される信号と所定の比較信号（Ｖ３Ｈ、Ｖ３Ｌ）とを比較する調整用比較部（２２、５１ａ）を備えており、前記判定部の少なくとも１つは、前記比較部の比較結果と前記調整用比較部の比較結果との何れか一方を選択する選択部（３１ａ〜３１ｃ）を備えることを特徴としている。
この発明によると、比較部における比較結果及び調整用比較部における比較結果の何れか一方が、少なくとも１つの判定部に設けられた選択部によって選択されて入力され、半導体デバイスの試験又は判定部における判定のタイミング調整に用いられる。
また、本発明の半導体試験装置は、前記比較部及び前記調整用比較部が、入力される信号と上限比較信号（Ｖ２Ｈ、Ｖ３Ｈ）とを比較する第１比較器（１６ａ、２２ａ）と、入力される信号と下限比較信号（Ｖ２Ｌ、Ｖ３Ｌ）とを比較する第２比較器（１６ｂ、２２ｂ）とを備えており、前記選択部は、前記比較部及び前記調整用比較部が備える前記第１比較器の比較結果の何れか一方を選択する第１選択器（３１ａ）と、当該第１選択器に連動し、前記比較部及び前記調整用比較部が備える前記第２比較器の比較結果の何れか一方を選択する第２選択器（３１ｂ）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記比較部が、入力される信号と上限比較信号（Ｖ２Ｈ）とを比較する第１比較器（１６ａ）と、入力される信号と下限比較信号（Ｖ２Ｌ）とを比較する第２比較器（１６ｂ）とを備えており、前記調整用比較部は、入力される信号と上限比較信号（Ｖ３Ｈ）又は下限比較信号（Ｖ３Ｌ）とを比較する第３比較器（５１ａ）を備えており、前記選択部は、前記比較部が備える前記第１比較器及び前記第２比較器の何れか一方の比較結果と、前記調整用比較部が備える前記第３比較器の比較結果との何れか一方を選択する第３選択器（３１ａ）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記選択部が、前記比較部が備える前記第１比較器及び前記第２比較器の何れか他方の比較結果と、前記調整用比較部が備える前記第３比較器の比較結果の論理を反転したものとの何れか一方を選択する第４選択器（３１ｃ）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記半導体デバイスに印加する試験信号を生成する少なくとも１つの生成部（１５ａ）を備えており、前記生成部のうちの少なくとも１つの出力端には前記調整用比較部の入力端が接続されていることを特徴としている。
また、本発明の半導体試験装置は、前記判定部が、前記選択部によって前記比較部の比較結果が選択される場合に、前記判定のタイミングを規定するために用いられる第１遅延回路（３４ａ、３４ｂ）と、前記選択部によって前記調整用比較部の比較結果が選択される場合に、前記判定のタイミングを調整するために用いられる第２遅延回路（３５ａ、３５ｂ）とを備えることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、比較部における比較結果と調整用比較部における比較結果との何れか一方を、少なくとも１つの判定部に設けられた選択部によって選択し、半導体デバイスの試験又は判定部における判定のタイミング調整に用いているため、タイミング調整に係る冗長な構成（具体的には、調整用判定部）を削減することができ、コスト、実装面積、及び故障発生の低減を図ることができるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。
【図３】本発明の第２実施形態による半導体試験装置の変形例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１３】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタコントローラ１１、パターン発生器１２、タイミング発生器１３、フォーマッタ１４、ドライバピンブロック１５、ＩＯピンブロック１６、リレー１７ａ，１７ｂ、判定部１８、フェイルメモリ１９、基準ドライバ部２０、リレー部２１、及び調整用コンパレータ部２２（調整用比較部）を備える。かかる構成の半導体試験装置１は、ＤＵＴ４０（半導体デバイス）に対して試験信号を印加するとともに、ＤＵＴ４０から出力される信号を用いてＤＵＴ４０の試験を行い、またＤＵＴ４０の試験を行うために必要となる各種タイミングの調整を行う。
【００１４】
テスタコントローラ１１は、半導体試験装置１の動作を統括して制御する。具体的には、ユーザによって作成されてＤＵＴ４０の試験手順及び試験条件が規定された試験プログラムに従って、パターン発生器１２、タイミング発生器１３、フォーマッタ１４、及び判定部１８等を制御してＤＵＴ４０の試験や各種タイミングの調整を実施する。また、フェイルメモリ１９に記憶されたＤＵＴ４０の試験結果であるフェイルデータを読み出して、ＤＵＴ４０の試験結果の解析を行う。
【００１５】
パターン発生器１２は、テスタコントローラ１１の制御の下で、ＤＵＴ４０に印加する試験信号を生成するために用いられる試験パターンＰ１、及びＤＵＴ４０から出力される信号のパス／フェイルを判定するために用いられる期待値パターンＥ１（期待値）を生成して出力する。タイミング発生器１３は、テスタコントローラ１１の制御の下で、ＤＵＴ４０に印加する試験信号の印加タイミングを規定するタイミング信号と、期待値パターンを用いて判定を行うタイミングを規定する判定タイミングを規定するタイミング信号とを生成する。そして、前者のタイミング信号に基づいて試験パターンＰ１のタイミングを調整して試験パターンＰ２として出力するとともに、後者のタイミング信号をストローブ信号ＳＴとして出力する。
【００１６】
フォーマッタ１４は、タイミング発生器１３から出力される試験パターンＰ２のフォーマット（波形フォーマット）を所定のフォーマットに変換して出力する。ここで、フォーマッタ１４が変換するフォーマットの代表的なものとしては、例えばＲＺ（Return to Zero）又はＮＲＺ（Non Return to Zero）等のフォーマットが挙げられる。尚、フォーマッタ１４で変換された試験パターンは、ドライバピンブロック１５及びＩＯピンブロック１６の少なくとも一方に入力される。
【００１７】
ドライバピンブロック１５はドライバ１５ａ（生成部）を備えており、フォーマッタ１４から出力される信号からＤＵＴ４０に印加する試験信号を生成する。このドライバ１５ａは、図１に示す通り、最大電圧が上限電圧Ｖ１Ｈであって最小電圧が下限電圧Ｖ１Ｌである試験信号を生成する。このドライバ１５ａの上限電圧Ｖ１Ｈ及び下限電圧Ｖ１Ｌは、テスタコントローラ１１によって設定される。尚、図１では、図面の簡略化のためにドライバピンブロック１５を１つのみ図示しているが、実際にはドライバピンブロック１５は複数設けられる。
【００１８】
ＩＯピンブロック１６は、コンパレータ１６ａ（比較部、第１比較器）、コンパレータ１６ｂ（比較部、第２比較器）、及びドライバ１６ｃを備えており、フォーマッタ１４から出力される信号からＤＵＴ４０に印加する試験信号を生成するとともに、ＤＵＴ４０から出力される信号と所定の比較信号とを比較する。ドライバ１６ｃは、ドライバピンブロック１５に設けられるドライバ１５ａと同様に、最大電圧及び最小電圧がテスタコントローラ１１によって設定される上限電圧Ｖ１Ｈ及び下限電圧Ｖ１Ｌである試験信号を生成する。
【００１９】
コンパレータ１６ａは、ＤＵＴ４０から出力される信号と上限電圧Ｖ２Ｈ（上限比較信号）とを比較してその比較結果を出力する。これに対し、コンパレータ１６ｂは、ＤＵＴ４０から出力される信号と下限電圧Ｖ２Ｌ（下限比較信号）とを比較してその比較結果を出力する。尚、図１では、図面の簡略化のためにＩＯピンブロック１６を１つのみ図示しているが、実際にはＩＯピンブロック１６は複数設けられる。リレー１７ａはドライパピンブロック１５の出力端とＤＵＴ４０との間を短絡又は開放し、リレー１７ｂはＩＯピンブロック１６の入出力端とＤＵＴ４０との間を短絡又は開放する。これらリレー１７ａ，１７ｂの短絡・開放の制御は、テスタコントローラ１１によって行われる。
【００２０】
判定部１８は、ＩＯピンブロック１６の比較結果及び調整用コンパレータ部２２の比較結果を入力としており、これらの比較結果の何れか一方と期待値パターンＥ１とが一致するか否かをストローブ信号ＳＴに基づく所定のタイミングで判定する。尚、判定部は、基本的にはＩＯピンブロック１６の各々に対応して設けられるものであり、図１に示す判定部１８のように、ＩＯピンブロック１６の比較結果と調整用コンパレータ部２２の比較結果との双方を入力とするのは、複数設けられる判定部の少なくとも１つ以上である。
【００２１】
この判定部１８は、選択器３１ａ（選択部、第１選択器）、選択器３１ｂ（選択部、第２選択器）、比較器３２ａ，３２ｂ、レジスタ３３ａ，３３ｂ、可変遅延回路３４ａ，３４ｂ、可変遅延回路３５ａ，３５ｂ、セレクタ３６ａ，３６ｂ、及び判定器３７を備える。尚、上記のレジスタ３３ａ，３３ｂはメモリであっても良い。選択器３１ａは、テスタコントローラ１１で設定される選択信号ＳＬに基づいて、ＩＯピンブロック１６に設けられたコンパレータ１６ａの比較結果と調整用コンパレータ部２２に設けられたコンパレータ２２ａの比較結果との何れか一方を選択する。選択器３１ｂは、テスタコントローラ１１で設定される選択信号ＳＬに基づいて、ＩＯピンブロック１６に設けられたコンパレータ１６ｂの比較結果と調整用コンパレータ部２２に設けられたコンパレータ２２ｂの比較結果との何れか一方を選択する。このように、選択器３１ｂは、選択器３１ａに連動して動作する。
【００２２】
比較器３２ａは選択器３１ａで選択された比較結果とパターン発生器１２から出力される期待値パターンＥ１とを比較し、比較器３２ｂは選択器３１ｂで選択された比較結果とパターン発生器１２から出力される期待値パターンＥ１とを比較する。これら比較器３２ａ，３２ｂは、例えばＥＸＯＲ（排他的論理和）回路で構成され、選択器３１ａ，３１ｂで選択される信号と期待値パターンＥ１とが異なる場合には値「１」を出力し、一致する場合には値「０」を出力する。
【００２３】
レジスタ３３ａは、比較器３２ａから出力される値を、セレクタ３６ａから出力されるストローブ信号ＳＴ１のタイミングで保持して出力する。同様に、レジスタ３３ｂは、セレクタ３６ｂから出力される値を、ストローブ信号ＳＴ２のタイミングで保持して出力する。つまり、これらレジスタ３３ａ，３３ｂは、比較器３２ａ，３２ｂから出力される値を、ストローブ信号ＳＴ１，ＳＴ２のタイミングでそれぞれサンプリングする。
【００２４】
可変遅延回路３４ａ，３４ｂ（第１遅延回路）及び可変遅延回路３５ａ，３５ｂ（第２遅延回路）は、テスタコントローラ１１の制御の下で、タイミング発生器１３から出力されるストローブ信号ＳＴを所定時間だけ遅延させる。可変遅延回路３４ａ，３４ｂは、選択器３１ａ，３１ｂによってＩＯピンブロック１６から出力される比較結果が選択される場合に、パス／フェイルの判定タイミングを規定するために用いられる。これに対し、可変遅延回路３５ａ，３５ｂは、選択器３１ａ，３１ｂによって調整用コンパレータ部２２から出力される比較結果が選択される場合に、判定部１８における判定タイミングを調整するために用いられる。
【００２５】
セレクタ３６ａは、テスタコントローラ１１で設定される選択信号ＳＬに基づいて、可変遅延回路３４ａで遅延されたストローブ信号ＳＴ及び可変遅延回路３５ａで遅延されたストローブ信号ＳＴの何れか一方を選択してストローブ信号ＳＴ１として出力する。セレクタ３６ｂは、テスタコントローラ１１で設定される選択信号ＳＬに基づいて、可変遅延回路３４ｂで遅延されたストローブ信号ＳＴ及び可変遅延回路３５ｂで遅延されたストローブ信号ＳＴの何れか一方を選択してストローブ信号ＳＴ２として出力する。
【００２６】
判定器３７は、レジスタ３３ａ，３３ｂの出力に基づいて、パス／フェイルを判定する。この判定器３７は、例えばレジスタ３３ａの出力が「１」であってレジスタ３３ａの出力が「０」の場合にはパスと判定する。逆に、例えばレジスタ３３ａの出力が「０」であってレジスタ３３ａの出力が「１」の場合にはフェイルと判定する。
【００２７】
フェイルメモリ１９は、判定部１８の判定結果をフェイルデータとして記憶するメモリであり、例えばＤＤＲ２ ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）等の大容量のメモリを用いて実現される。フェイルメモリ１９に記憶されたフェイルデータは必要に応じてテスタコントローラ１１によって読み出され、ＤＵＴ４０の試験結果の解析に用いられる。
【００２８】
基準ドライバ部２０は、ドライバ２０ａを備えており、ＤＵＴ４０の試験を行うために半導体試験装置１で必要となる各種タイミングの調整を行うための基準信号を生成する。ここで、ドライバ２０ａは、最大電圧が上限電圧Ｖ０Ｈであって最小電圧が下限電圧Ｖ０Ｌである基準信号を生成する。このドライバ２０ａの上限電圧Ｖ０Ｈ及び下限電圧がＶ０Ｌはテスタコントローラ１１によって設定される。
【００２９】
リレー部２１は、テスタコントローラ１１によって開閉状態が制御される複数のリレーを備えており、ドライバピンブロック１５の出力端、ＩＯピンブロック１６の入出力端、基準ドライバ部２０の出力端、及び調整用コンパレータ部２２の入力端の接続関係を任意に切り替え可能である。このリレー部２１は、主として、ドライバピンブロック１５の出力端及びＩＯピンブロック１６の入出力端から出力される試験信号の出力タイミングの調整、並びに判定部１８における判定タイミングの調整を実現するために設けられる。
【００３０】
調整用コンパレータ部２２は、コンパレータ２２ａ（第１比較器）及びコンパレータ２２ｂ（第２比較器）を備えており、リレー部２１を介して入力される信号と所定の比較信号とを比較する。コンパレータ２２ａは、入力される信号と上限電圧Ｖ３Ｈ（上限比較信号）とを比較してその比較結果を出力する。これに対し、コンパレータ２２ｂは、入力される信号と下限電圧Ｖ３Ｌ（下限比較信号）とを比較してその比較結果を出力する。これらコンパレータ２２ａ，２２ｂの上限電圧Ｖ３Ｈ及び下限電圧Ｖ３Ｌは、テスタコントローラ１１によって設定される。
【００３１】
次に、上記構成における半導体試験装置１のタイミング調整時の動作について簡単に説明する。半導体試験装置１のタイミング調整が開始されると、まずテスタコントローラ１１の制御の下で、判定部１８における判定タイミングの調整が行われる。判定部１８の判定タイミングを調整するにあたって、テスタコントローラ１１は、判定部１８に対してセレクタ信号ＳＬを設定し、調整用コンパレータ部２２から出力される比較結果を選択器３１ａ，３１ｂに選択させ、且つ可変遅延回路３５ａ，３５ｂを介したストローブ信号ＳＴをセレクタ３６ａ，３６ｂに選択させる。
【００３２】
次いで、テスタコントローラ１１はリレー部２１を制御して、基準ドライバ部２０の出力端とドライバピンブロック１５の出力端及びＩＯピンブロック１６の入出力端とを電気的に接続するとともに、ドライバピンブロック１５の出力端及びＩＯピンブロック１６の入出力端と調整用コンパレータ部２２の入力端とを電気的に接続する。以上の初期設定が終了すると、テスタコントローラ１１の制御の下で、基準ドライバ部２０から基準信号が出力される。
【００３３】
基準ドライバ部２０から出力された基準信号は、リレー部２１を介して 調整用コンパレータ部２２に入力され、調整用コンパレータ部２２に設けられたコンパレータ２２ａ，２２ｂで上限電圧Ｖ３Ｈ及び下限電圧Ｖ３Ｌとそれぞれ比較される。コンパレータ２２ａの比較結果は、判定部１８に設けられた選択器３１ａで選択され、比較器３２ａでパターン発生器１２から出力される期待値パターンＥ１と比較される。同様に、コンパレータ２２ｂの比較結果は、判定部１８に設けられた選択器３１ｂで選択され、比較器３２ｂでパターン発生器１２から出力される期待値パターンＥ１と比較される。
【００３４】
比較器３２ａ，３２ｂで比較して得られる値はレジスタ３３ａ，３３ｂに入力され、ストローブ信号ＳＴ１，ＳＴ２のタイミングでそれぞれ保持される。尚、ストローブ信号ＳＴ１はタイミング発生器１３から出力されるストローブ信号ＳＴを可変遅延回路３５ａで遅延して得られる信号であり、ストローブ信号ＳＴ２はタイミング発生器１３から出力されるストローブ信号ＳＴを可変遅延回路３５ｂで遅延して得られる信号である。レジスタ３３ａ，３３ｂで保持された値は、判定器３７に入力されてパス／フェイルが判定され、その判定結果はフェイルデータとしてフェイルメモリ１９に記憶される。
【００３５】
テスタコントローラ１１の制御の下で、可変遅延回路３５ａ，３５ｂの遅延量を変化させつつ以上の動作が繰り返され、判定器３７の判定結果が例えばフェイルからパスに変化するタイミング（以下、基準タイミングという）が求められる。そして、可変遅延回路３５ａ，３５ｂを介してレジスタ３３ａ，３３ｂに入力されるストローブ信号ＳＴ１，ＳＴ２が、基準タイミングと等しいタイミングになるように、可変遅延回路３５ａ，３５ｂの遅延量がテスタコントローラ１１によって設定される。以上の処理によって判定部１８の判定タイミングの調整は終了する。
【００３６】
以上の処理が終了すると、次にテスタコントローラ１１の制御の下で、ドライバピンブロック１５及びＩＯピンブロック１６における試験信号の出力タイミングの調整が行われる。試験信号の出力タイミングを調整するにあたって、テスタコントローラ１１は、リレー部２１を制御して、例えばドライバピンブロック１５の出力端と調整用コンパレータ部２２の入力端とを電気的に接続する。
【００３７】
以上の初期設定が終了すると、テスタコントローラ１１の制御の下で、パターン発生器１２〜フォーマッタ１４に制御信号が出力され、試験信号の生成に用いられる試験パターンが発生される。具体的には、パターン発生器１２から出力された試験パターンＰ１は、タイミング調整器１３でタイミングが調整されて試験パターンＰ２として出力され、フォーマッタ１４で所定のフォーマットに変化された後に、ドライバピンブロック１５のドライバ１５ａに入力される。そして、最大電圧が上限電圧Ｖ１Ｈであって最小電圧が下限電圧Ｖ１Ｌである試験信号がドライバ１５ａによって生成される。
【００３８】
ドライバ１５ａで生成された信号は、リレー部２１を介して調整用コンパレータ部２２に入力され、調整用コンパレータ部２２に設けられたコンパレータ２２ａ，２２ｂで上限電圧Ｖ３Ｈ及び下限電圧Ｖ３Ｌとそれぞれ比較される。コンパレータ２２ａ，２２ｂの比較結果は、判定部１８に設けられた選択器３１ａ，３１ｂでそれぞれ選択されて、比較器３２ａ，３２ｂでパターン発生器１２から出力される期待値パターンＥ１とそれぞれ比較される。比較器３２ａ，３２ｂで比較して得られる値はレジスタ３３ａ，３３ｂに入力され、ストローブ信号ＳＴ１，ＳＴ２のタイミングでそれぞれ保持される。この保持された値は判定器３７に入力されてパス／フェイルが判定される。尚、判定器３７の判定結果はフェイルデータとしてフェイルメモリ１９に記憶される。
【００３９】
テスタコントローラ１１の制御の下で、タイミング発生器１３における試験パターンＰ２の出力タイミングを変化させつつ以上の動作が繰り返され、判定器３７の判定結果が例えばフェイルからパスに変化するタイミングが、先に求めた基準タイミングと一致するタイミングを求める。つまり、ドライバピンブロック１５から出力される試験信号のタイミングを変化させつつ、判定部１８において判定結果が変化するタイミングを基準タイミングに一致させる処理が行われる。
【００４０】
次に、テスタコントローラ１１は、リレー部２１を制御して、例えばＩＯピンブロック１６の入出力端と調整用コンパレータ部２２の入力端とを電気的に接続する。そして、ドライバピン１５について行われた処理と同様の処理がＩＯピンブロック１６についても行われる。つまり、ＩＯピンブロック１６から出力される試験信号のタイミングを変化させつつ、判定部１８において判定結果が変化するタイミングを基準タイミングに一致させる処理が行われる。
【００４１】
以下、不図示の他のドライバピンブロック及びＩＯピンブロックについて順次同様の処理が行われる。尚、以上説明した一連のタイミング調整を終えた後であって、ＤＵＴ４０の試験を行う前に、テスタコントローラ１１によって可変遅延回路３５ａ，３５ｂに設定されている遅延長が可変遅延回路３４ａ，３４ｂにそれぞれ設定される。また、テスタコントローラ１１から判定部１８に対してセレクタ信号ＳＬが設定され、ＩＯピンブロック１６に設けられたコンパレータ１６ａ，１６ｂの比較結果を選択器３１ａ，３１ｂに選択させ、且つ可変遅延回路３４ａ，３４ｂを介したストローブ信号ＳＴをセレクタ３６ａ，３６ｂに選択させる処理が行われる。
【００４２】
以上説明した通り、本実施形態では、コンパレータ１６ａ，１６ｂを備えるＩＯピンブロック１６以外に、コンパレータ２２ａ，２２ｂを備える調整用コンパレータ部２２を設け、ＤＵＴ４０の試験を行う場合にはＩＯピンブロック１６に設けられたコンパレータ１６ａ，１６ｂの比較結果を判定部１８で選択し、タイミング調整を行う場合には調整用コンパレータ部２２に設けられたコンパレータ２２ａ，２２ｂの比較結果を判定部１８で選択するようにしている。このため、タイミング調整に係る冗長な構成を削減することができ、コスト、実装面積、及び故障発生の低減を図ることができる。
【００４３】
〔第２実施形態〕
図２は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図２に示す通り、本実施形態の半導体試験装置２は、図１に示す半導体試験装置１に設けられた調整用コンパレータ部２２を省略するとともに、ドライバピンブロック１５及び判定部１８に代えてドライバピンブロック５１及び判定部５２をそれぞれ備える構成である。
【００４４】
ドライバピンブロック５１は、ドライバ１５ａに加えて、コンパレータ５１ａ（調整用比較部）を備える。このコンパレータ５１ａは、入力端がドライバ１５ａの出力端に接続されており、入力される信号と上限電圧Ｖ３Ｈ（上限比較信号）とを比較してその比較結果を出力する。このコンパレータ５１ａは、図１に示す調整用コンパレータ部２２の機能を簡易的に実現するものである。尚、図２に示す通り、ドライバ１５ａ及びコンパレータ５１ａを備えるドライバピン５１は１以上で構成される。
【００４５】
判定部５２は、図１に示す判定部１８から選択器３１ｂ、可変遅延回路３５ｂ、及びセレクタ３６ｂを省略した構成である。選択器３１ａ（第３選択器）には、ＩＯピンブロック１６に設けられたコンパレータ１６ａの出力端と、ドライバピンブロック５１に設けられたコンパレータ５１ａの出力端とが接続されている。尚、ＩＯピンブロック１６に設けられたコンパレータ１６ｂの出力端は、比較器３２ｂの入力端に直接接続されている。
【００４６】
次に、上記構成における半導体試験装置２のタイミング調整時の動作について簡単に説明する。半導体試験装置２のタイミング調整が開始されると、まずテスタコントローラ１１の制御の下で、判定部５２における判定タイミングの調整が行われる。本実施形態では、基準ドライバ２０から出力される基準信号が、リレー部２１及びコンパレータ５１ａを介して判定部５２に至る経路を通過した場合の基準タイミング（以下、第１基準タイミング）と、リレー部２１及びコンパレータ１６ａ，１６ｂを介して判定部５２に至る経路を通過した場合の基準タイミング（以下、第２基準タイミング）とを求める処理が順に行われる。
【００４７】
第１基準タイミングを求める場合には、テスタコントローラ１１で設定されるセレクタ信号ＳＬによって、コンパレータ５１ａから出力される比較結果が選択器３１ａに選択されるとともに、可変遅延回路３５ａを介したストローブ信号ＳＴがセレクタ３６ａで選択されるように設定される。また、基準ドライバ部２０の出力端とドライバピンブロック５１の出力端とが電気的に接続されるようリレー部２１が設定される。以上の設定が終了すると、第１実施形態と同様に、テスタコントローラ１１の制御の下で、可変遅延回路３５ａ，３４ｂの遅延量を変化させつつ判定器３７の判定結果が例えばフェイルからパスに変化するタイミング（第１基準タイミング）が求められる。
【００４８】
第２基準タイミングを求める場合には、テスタコントローラ１１で設定されるセレクタ信号ＳＬによって、コンパレータ１６ａから出力される比較結果が選択器３１ａに選択されるとともに、可変遅延回路３５ａを介したストローブ信号ＳＴがセレクタ３６ａで選択されるように設定される。また、基準ドライバ部２０の出力端とＩＯピンブロック１６の出力端とが電気的に接続されるようリレー部２１が設定される。以上の設定が終了すると、第１基準タイミングを求める場合と同様に、テスタコントローラ１１の制御の下で、可変遅延回路３５ａ，３４ｂの遅延量を変化させつつ判定器３７の判定結果が例えばフェイルからパスに変化するタイミング（第２基準タイミング）が求められる。尚、第１基準タイミングと第２基準タイミングとの差は予め他の方法で測定してあり、既知であるとする。
【００４９】
以上の処理が終了すると、次にテスタコントローラ１１の制御の下で、ドライバピンブロック５１及びＩＯピンブロック１６における試験信号の出力タイミングの調整が行われる。本実施形態では、以上の処理で求めた第１基準タイミングを用いてドライバピンブロック５１における試験信号の出力タイミングの調整が行われ、第２基準タイミングを用いてＩＯピンブロック１６における試験信号の出力タイミングの調整が行われる。
【００５０】
ドライバピンブロック５１における試験信号の出力タイミングの調整を行う場合には、テスタコントローラ１１で設定されるセレクタ信号ＳＬによって、コンパレータ５１ａから出力される比較結果が選択器３１ａに選択されるとともに、可変遅延回路３５ａを介したストローブ信号ＳＴがセレクタ３６ａで選択されるように設定される。また、レジスタ３３ａ，３３ｂに入力されるストローブ信号ＳＴ１，ＳＴ２のタイミングが、第１基準タイミングと等しいタイミングになるように、可変遅延量３５ａ，３４ｂの遅延量がテスタコントローラ１１によって設定される。
【００５１】
以上の設定が終了すると、ドライバピンブロック５１から出力される試験信号（ドライバ１５ａから出力される信号）のタイミングを変化させつつ、判定部５２において判定結果が変化するタイミングを第１基準タイミングに一致させる処理が行われる。尚、ドライバ１５ａから出力される信号は、コンパレータ５１ａを介して判定部５２に入力される。
【００５２】
ＩＯピンブロック１６における試験信号の出力タイミングの調整を行う場合には、テスタコントローラ１１で設定されるセレクタ信号ＳＬによって、コンパレータ１６ａから出力される比較結果が選択器３１ａに選択されるとともに、可変遅延回路３５ａを介したストローブ信号ＳＴがセレクタ３６ａで選択されるように設定される。また、レジスタ３３ａ，３３ｂに入力されるストローブ信号ＳＴ１，ＳＴ２のタイミングが、第２基準タイミングと等しいタイミングになるように、可変遅延量３５ａ，３４ｂの遅延量がテスタコントローラ１１によって設定される。
【００５３】
以上の設定が終了すると、ＩＯピンブロック１６から出力される試験信号（ドライバ１６ｃから出力される信号）のタイミングを変化させつつ、判定部５２において判定結果が変化するタイミングを第２基準タイミングに一致させる処理が行われる。尚、ドライバ１６ｃから出力される信号は、コンパレータ１６ａ，１６ｂを介して判定部５２に入力される。
【００５４】
以上説明した通り、本実施形態においては、コンパレータ１６ａ，１６ｂを備えるＩＯピンブロック１６以外に、ドライバ１５ａを備えるドライバピンブロック１５にコンパレータ５１ａを設け、判定部５２における判定タイミングの調整及び試験信号の出力信号の出力タイミングの調整のために、コンパレータ５１ａの比較結果を選択して用いている。このため、第１実施形態と同様に、タイミング調整に係る冗長な構成を削減することができ、コスト、実装面積、及び故障発生の低減を図ることができる。
【００５５】
ここで、コンパレータ５１ａは、入力される信号と上限電圧Ｖ３Ｈとを比較するものであり、第１実施形態のように入力される信号と上限電圧Ｖ３Ｈとを比較するコンパレータ２２ａ、及び入力される信号と下限電圧Ｖ３Ｌとを比較するコンパレータ２２ｂの双方は必要ではない。このため、第１実施形態よりもコスト及び実装面積の低減が可能である。
【００５６】
図３は、本発明の第２実施形態による半導体試験装置の変形例を示すブロック図である。図３に示す半導体試験装置２′は、図２に示す半導体試験装置２が備える判定部５２に代えて判定部５３を備える。判定装置５３は、図２に示す判定部５２に対して、選択器３１ｃ（第４選択器）、可変遅延回路３５ｂ、及びセレクタ３６ｂを追加した構成である。言い換えると、判定装置５３は、図１に示す判定部１８の選択器３１ｂを選択器３１ｃに代えた構成である。
【００５７】
選択器３１ｃは、一方の入力端が非反転入力端、他方の入力端が反転入力端とされており、テスタコントローラ１１で設定される選択信号ＳＬに基づいて、何れか一方の入力端に入力される信号を選択する。選択器３１ｃの非反転入力端にはコンパレータ１６ｂの出力端が接続されており、反転入力端にはコンパレータ５１ａの出力端が接続されている。
【００５８】
前述した通り、コンパレータ５１ａは入力される信号と上限電圧Ｖ３Ｈとを比較するものであるが、このコンパレータ５１ａの比較結果を選択器３１ｃの反転入力端に入力することで、簡便的に下限電圧Ｖ３Ｌとの比較結果を得るようにしている。これにより、第１実施形態における選択器３１ｂと同様に、コンパレータ１６ｂにおける下限電圧Ｖ２Ｌとの比較結果と、コンパレータ５１ａにおける下限電圧Ｖ３Ｌとの比較結果との何れか一方を選択するものとして選択器３１ｃを扱うことが可能になる。
【００５９】
また、判定部５３に入力される信号（コンパレータ１６ａ，１６ｂの比較結果、コンパレータ５１ａの比較結果）は、選択器３１ａ、比較器３２ａ、及びレジスタ３３ａを順に介する経路、又は選択器３１ｂ、比較器３２ｂ、及びレジスタ３３ｂを順に介する経路を通過することになる。上記の選択器３１ｃを設けることで、両経路は対称的になるため、第２実施形態に比べて判定タイミングの精度を向上させることができる。
【００６０】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、第１実施形態及び第２実施形態の変形例では、ＤＵＴ４０の試験を行うために用いる可変遅延回路３４ａ，３４ｂと、判定部１８，５３における判定タイミングを調整するために用いる可変遅延回路３５ａ，３５ｂとを備える例について説明した。しかしながら、これらは必ずしも２つずつ設ける必要はなく、可変遅延回路３４ａ，３４ｂの何れか一方、及び可変遅延回路３５４ａ，３５ｂの何れか一方を省略した構成であっても良い。
【００６１】
また、第１実施形態では、タイミング発生器１３、フォーマッタ、及び判定部１８を異なるブロックとして説明していたが、これらを個別の素子として設けても良く、或いはこれらを１つにまとめて集積化してもよい。これらを１つに集積化することで、更なる実装面積、及び故障発生の低減を図ることも可能である。また、本発明の半導体試験装置は、メモリの試験を行うメモリテスタといわれる半導体試験装置、半導体論理回路を試験するロジックテスタといわれる半導体試験装置、及びＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタといわれる半導体試験装置、その他の各種の半導体試験装置に適用することが可能である。
【符号の説明】
【００６２】
１，２，２′      半導体試験装置
１５ａ            ドライバ
１６ａ，１６ｂ    コンパレータ
１８              判定部
２２              調整用コンパレータ部
２２ａ，２２ｂ    コンパレータ
３１ａ〜３１ｃ    選択器
３４ａ，３４ｂ    可変遅延回路
３５ａ，３５ｂ    可変遅延回路
４０              ＤＵＴ
５１ａ            コンパレータ
５２              判定部
５３              判定部
Ｅ１              期待値パターン
Ｖ２Ｈ，Ｖ３Ｈ    上限電圧
Ｖ２Ｌ，Ｖ３Ｌ    下限電圧
【図１】
2010217044.tif 000003
【図２】
2010217044.tif 000004
【図３】
2010217044.tif 000005