(57)【要約】【課題】基準電圧以上にプログラム完了したセルが発生する時点を確認すること。【解決手段】プログラム、またはプログラム禁止の可否に対するデータが格納される第１データラッチ部と、プログラム対象セルのしきい値電圧状態を設定するデータが格納される第２データラッチ部と、前記第１データラッチ部の第１ノードに設定されるデータ、及び感知ノードに印加されるデータによって第１検証信号出力端を接地、またはフローティングさせてプログラム対象セルが検証電圧以上にプログラムされたかどうかを判断する１ビットパス判断部と、を含むことを特徴とする不揮発性メモリ装置のページバッファ。【選択図】図１
2010182403.tif 000002
【特許請求の範囲】
【請求項１】
プログラム、またはプログラム禁止の可否に対するデータが格納される第１データラッチ部と、
プログラム対象セルのしきい値電圧状態を設定するデータが格納される第２データラッチ部と、
前記第１データラッチ部の第１ノードに設定されるデータ、及び感知ノードに印加されるデータによって第１検証信号出力端を接地、またはフローティングさせてプログラム対象セルが検証電圧以上にプログラムされたかどうかを判断する１ビットパス判断部と、を含むことを特徴とする不揮発性メモリ装置のページバッファ。
【請求項２】
前記１ビットパス判断部は、前記１ビットパス判断部は接地端子と前記第１検証信号出力端の間に直列接続された第１スイッチング素子、及び第２スイッチング素子を含み、前記第１スイッチング素子は、前記第１データラッチ部の第１ノードに設定されるデータによってターンオンされ、
前記第２スイッチング素子は前記感知ノードに設定されるデータによってターンオンされることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
【請求項３】
前記第１データラッチ部の第１ノードにはプログラム対象データとしてローレベルのデータが格納され、消去対象データとしてハイレベルのデータが格納されることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
【請求項４】
前記プログラム対象セルの中でしきい値電圧が第２基準電圧よりは低く第１基準電圧以上にプログラムさせようとするセルは前記第１データラッチ部の第１ノードにローレベルデータ、前記第２データラッチ部の第１ノードにはハイレベルデータが格納されることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
【請求項５】
前記感知ノードは、前記第２データラッチ部の第１ノードに格納されたデータによってハイレベル状態を持つようになることを特徴とする請求項１又は請求項４に記載の不揮発性メモリ装置のページバッファ。
【請求項６】
プログラム対象セルが検証電圧以上にプログラム完了した場合、前記第１データラッチ部の第１ノードに設定されるデータは、プログラム対象データを意味するデータで消去対象データを意味するデータに変換されることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
【請求項７】
プログラム対象セルが検証電圧以上にプログラム完了した場合、前記１ビットパス判断部は第２検証信号出力端を接地させることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
【請求項８】
プログラム対象セルが検証電圧以上にプログラム完了した場合、前記１ビットパス判断部の第１スイッチング素子及び第２スイッチング素子がターンオンされ、第１検証信号出力端が接地されることを特徴とする請求項２に記載の不揮発性メモリ装置のページバッファ。
【請求項９】
第１データラッチ部及び感知ノードに印加されるデータによってプログラム対象セルが検証電圧以上にプログラムされたかどうかを判断する１ビットパス判断部を含む複数のページバッファと、
前記各ページバッファの１ビットパス判断部の出力端と並列接続される第１検証信号出力端と、
前記第１検証信号出力端の状態によって検証電圧以上にプログラムされたセルが発生したかどうかを確認する信号を出力する１ビットパス信号出力部と、を含むことを特徴とする不揮発性メモリ装置。
【請求項１０】
前記１ビットパス判断部は、接地端子と前記第１検証信号出力端の間に直列接続された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含み、
前記第１ＮＭＯＳトランジスタは、前記第１データラッチ部に設定されるデータによってターンオンされ、前記第２ＮＭＯＳトランジスタは前記感知ノードに設定されるデータによってターンオンされることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記１ビットパス信号出力部は、前記第１検証信号出力端の信号とチェック信号の入力を受けて１ビットパス信号を出力する否定論理合ゲートと、
前記チェック信号によって前記第１検証信号出力端をプールアップさせるプールアップ部と、を含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１２】
前記プールアップ部は、電源電圧端子と前記第１検証信号出力端の間に接続され、前記チェック信号をゲートに入力を受けるＰＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
ローレベルのチェック信号の印加によって前記第１検証信号出力端がハイレベルでフリーチャージされた状態で、検証電圧以上にプログラムされたセルと接続されたページバッファの１ビットパス判断部によって前記第１検証信号出力端が接地されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記１ビットパス信号出力部は、検証電圧以上にプログラムされたセルが発生した場合、ハイレベルの１ビットパス信号を出力することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１５】
パスビット数に応じて開放される電流経路の数を調節する基準電流設定部と、
各ページバッファの１ビットパス判断部を経由する電流を前記基準電流設定部に反射させる電流ミラー部と、
前記電流ミラー部と基準電流設定部の接続ノードに印加される電圧によってパス信号を出力するパス信号出力部と、を含むことを特徴とする不揮発性メモリ装置のパスビット個数判断装置。
【請求項１６】
前記基準電流設定部は、前記電流ミラー部と並列接続される複数の電流放電部を含み、
各電流放電部は、前記電流ミラー部と接地の間に直列接続される第１スイッチング素子及び第２スイッチング素子を含み、
前記第１スイッチング素子は、電源電圧端子と接続されてターンオン状態を維持し、第２スイッチング素子はパス検出信号によってターンオンされることを特徴とする請求項１５に記載の不揮発性メモリ装置のパスビット個数判断装置。
【請求項１７】
前記基準電流設定部は、前記電流ミラー部と並列接続されて１／２×Ｉほどの電流を放電させる第１電流放電部と、
前記電流ミラー部と並列接続されてＩほどの電流をそれぞれ放電させる（Ｎ−１）個の電流放電部を含み、
各電流放電部は、前記電流ミラー部と接地の間に直列接続される第１スイッチング素子及び第２スイッチング素子を含み、
前記第１電流放電部の第１スイッチング素子及び第２スイッチング素子は、電源電圧端子と接続されてターンオン状態を維持し、
前記（Ｎ−１）個の電流放電部の第１スイッチング素子は電源電圧端子と接続されてターンオン状態を維持し、第２スイッチング素子はパス検出信号によってターンオンされることを特徴とする請求項１５に記載の不揮発性メモリ装置のパスビット個数判断装置。
【請求項１８】
Ｎビットパスを検出しようとする場合、前記第１電流放電部及び（Ｎ−１）個の電流放電部を駆動させて{（Ｎ−１）＋１／２}×Ｉほどの電流が放電するようにすることを特徴とする請求項１７に記載の不揮発性メモリ装置のパスビット個数判断装置。
【請求項１９】
Ｎビットパスを検出しようとする場合、前記（Ｎ−１）個の電流放電部にパス検出信号を印加して各電流放電部の第２スイッチング素子をターンオンさせることを特徴とする請求項１７に記載の不揮発性メモリ装置のパスビット個数判断装置。
【請求項２０】
前記電流ミラー部は駆動信号によって電源電圧を供給する駆動素子と、
前記電流ミラー部が１ビットパス判断部と接続される第１ノードと前記駆動素子の間に接続される第１ＰＭＯＳトランジスタと、
前記電流ミラー部が基準電流設定部と接続される第２ノードと前記駆動素子の間に接続される第２ＰＭＯＳトランジスタを含み、
前記第１ＰＭＯＳトランジスタはダイオード接続されて、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタのゲートが接続されることを特徴とする請求項１５に記載の不揮発性メモリ装置のパスビット個数判断装置。
【請求項２１】
前記パス信号出力部は、前記電流ミラー部が前記基準電流設定部と接続されるノードに印加される電圧と基準電圧の大きさを比べてパス信号を出力する比較部を含むことを特徴とする請求項１５に記載の不揮発性メモリ装置のパスビット個数判断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置のパスビットを判断する構成に関する。
【背景技術】
【０００２】
最近、電気的にプログラムと消去が可能であり、かつ一定の周期ごとにデータを再作成しなければならないリフレッシュ機能が必要でない不揮発性メモリ素子に対する需要が増加している。
【０００３】
前記不揮発性メモリセルは、電気的なプログラム／消去動作が可能な素子であり、薄い酸化膜に印加される強い電場によって電子が移動しながら、セルのしきい値電圧を変化させてプログラム及び消去動作を遂行する。前記不揮発性メモリセルのプログラム動作の時には、プログラム対象セルが基準電圧以上にプログラムされたかどうかを確認する検証動作を遂行するようになる。このような検証動作を遂行するにあたって、基準電圧以上にプログラムが完了したセルが発生する時点を確認する。また、基準電圧以上にプログラム完了したセルが選定された個数ほど発生する場合、その時点を確認する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、本発明は前記問題を鑑みてなされたものであって、その目的は、基準電圧以上にプログラム完了したセルが発生する時点を確認することができる不揮発性メモリ装置のページバッファ、それを含む不揮発性メモリ装置及びパスビット個数判断装置を提供することである。
【課題を解決するための手段】
【０００５】
前記目的を達成するための本発明の不揮発性メモリ装置のページバッファは、プログラムまたはプログラム禁止可否に対するデータが格納される第１データラッチ部と、プログラム対象セルのしきい値電圧状態を設定するデータが格納される第２データラッチ部と、第１データラッチ部の第１ノードに設定されるデータ、及び感知ノードに印加されるデータによって第１検証信号出力端を接地またはフローティングさせてプログラム対象セルが検証電圧以上にプログラムされたかどうかを判断する１ビットパス判断部とを有する。
【０００６】
また、前記目的を達成するための本発明の不揮発性メモリ装置は、第１データラッチ部及び感知ノードに印加されるデータによってプログラム対象セルが検証電圧以上にプログラムされたかどうかを判断する１ビットパス判断部を含む複数のページバッファと、前記各ページバッファの１ビットパス判断部の出力端と並列接続される第１検証信号出力端と、前記第１検証信号出力端の状態によって検証電圧以上にプログラムされたセルが発生したかどうかを確認する信号を出力する１ビットパス信号出力部とを有する。
【０００７】
また、前記目的を達成するための本発明の不揮発性メモリ装置のパスビット個数判断装置は、パスビット数に応じて開放される電流経路の数を調節する基準電流設定部と、各ページバッファの１ビットパス判断部を経由する電流を前記基準電流設定部に反射させる電流ミラー部と、前記電流ミラー部と基準電流設定部の接続ノードに印加される電圧によってパス信号を出力するパス信号出力部とを有する。
【発明の効果】
【０００８】
以上のように本発明によれば、基準電圧以上にプログラム完了したセルが発生する時点を確認することができるという効果がある。それによって、プログラム動作及び検証動作を遂行するにあたり、これを基準とする検証動作の形態を変更することができ、多様な用途に活用することができるという効果がある。
【図面の簡単な説明】
【０００９】
【図１】一実施例による不揮発性メモリ装置を示した図面。
【図２】不揮発性メモリ装置のマルチレベルセルプログラム方法の概念を示した図面。
【図３】一実施例による１ビットパス判断部の変形実施例を示した図面。
【図４】他の実施例による不揮発性メモリ装置のパスビット個数判断装置を図示した回路図。
【発明を実施するための形態】
【００１０】
以下、添付された図面を参照して本発明の好ましい実施例を詳しく説明する。
【００１１】
図１は、本発明の一実施例による不揮発性メモリ装置を示した図面である。不揮発性メモリ装置１００は、複数のページバッファ（１１０、１４０、１５０、１６０、１７０）、１ビットパス信号出力部１８０、メモリセルアレイ１９０を含む。
【００１２】
メモリセルアレイ１９０は、データを格納するメモリセル（ＭＣ０〜ＭＣＮ）と、前記メモリセルを選択して活性化するワードライン（ＷＬ<０：Ｎ>と、前記メモリセルのデータを入出力することができるビットラインＢＬｅ、ＢＬｏを含み、前記複数のワードライン及び複数のビットラインがマトリックス形態に配列された構造である。
【００１３】
メモリセルアレイ１９０は、ビットラインとメモリセルの間に接続されるドレイン選択トランジスタＤＳＴと、共通ソースラインとメモリセルの間に接続されるソース選択トランジスタＳＳＴとを含む。また、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの間に直列接続された複数のメモリセルを含むが、これをセルストリングと言う。
【００１４】
前記メモリセルのゲートは、ワードラインに連結され、同じワードラインに共通に連結されたメモリセルの集合をページ（Page）と言う。それぞれのビットラインに連結された複数個のストリングが共通ソースラインに並列連結されてブロックを構成する。
【００１５】
各ページバッファ（１１０、１４０、１５０、１６０、１７０）は、同じ構成を持っており、一つのページバッファを基準としてその詳細な構成を説明する。
【００１６】
ページバッファ１１０は、特定セルと接続されたビットラインを感知ノードと選択的に接続させるビットライン選択部１１２、感知ノードにハイレベルの電源電圧を印加する感知ノードフリーチャージ部１１６、特定セルにプログラムさせるデータを臨時格納するか、特定セルから読出したデータを臨時格納する第１データラッチ部１２２、第２データラッチ部１３４、第１データラッチ部１２２に格納させるデータを入力するデータ設定部１２０、前記感知ノードのレベルによって第１データラッチ部１２２の特定ノードに接地電圧を印加させる感知ノードセンシング部１１８、第１データラッチ部１２２に格納されたデータを感知ノードに印加する第１データ送信部１２４、第２データラッチ部１３４に格納されたデータを感知ノードに印加する第２データ送信部１３６、第１データラッチ部１２２に格納されたデータによってプログラム対象セルのプログラム完了の可否を判断するパス完了判断部１２６、第１データラッチ部１２２に格納されたデータ及び感知ノードＳＯに印加されるデータによって１ビットパスの可否を知らせる１ビットパス判断部１３０を含む。
【００１７】
一方、図示されなかったが、一つのセルが２ビット以上のデータを格納するマルチレベルセルプログラム動作を遂行する場合、そのビット数に応じて前記データラッチ部をより多く含むことができる。すなわち、各状態を区分するためいより多くのデータを格納しなければならないので、図示されたものよりより多くのデータラッチ部が接続されることが可能である。そして、各データラッチ部別にデータ設定部、データ送信部等がさらに接続されることが可能である。
【００１８】
ビットライン選択部１１２は、第１ビットライン選択信号ＢＳＬｅに応答してイーブンビットラインＢＬｅと感知ノードＳＯを接続させるＮＭＯＳトランジスタＮ１１２と、第２ビットライン選択信号ＢＳＬｏに応答してオードビットラインＢＬｏと感知ノードＳＯを接続させるＮＭＯＳトランジスタＮ１１３を含む。また、ビットライン選択部１１２は、特定レベルの可変電圧ＶＩＲＰＷＲを印加する可変電圧入力端、第１ディスチャージ信号ＤＩＳＣＨｅに応答してイーブンビットラインＢＬｅと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ１１４、第２ディスチャージ信号ＤＩＳＣＨｏに応答してオードビットラインＢＬｏと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ１１５を含む。
【００１９】
感知ノードフリーチャージ部１１６は、フリーチャージ信号Ｐｒｅｃｈｂに応答して感知ノードＳＯにハイレベル電圧ＶＣＣを印加する。このために、電源電圧ＶＣＣ端子と感知ノードの間に接続されたＰＭＯＳトランジスタＰ１１６を含む。したがって、ローレベルのフリーチャージ信号に応答して感知ノードＳＯにハイレベルの電源電圧を印加する。
【００２０】
第１データラッチ部１２２は、特定セルにプログラムさせるデータを臨時格納するか、特定セルから読出したデータを臨時格納する。このために、第１インバータＩＶ１２２の出力端子を第２インバータＩＶ１２３の入力端子に接続させて、第２インバータＩＶ１２３の出力端子を第１インバータＩＶ１２２の入力端子に接続させて構成する。この時、第１インバータＩＶ１２２の出力端子と第２インバータＩＶ１２３の入力端子が接続されるノードを第１ノードＭＢとし、第２インバータＩＶ１２３の出力端子と第１インバータＩＶ１２２の入力端子が接続されるノードを第２ノードＭＢｂとする。
【００２１】
例えば、第１ノードＭＢにハイレベルデータが印加された場合には、第２インバータによって該データが反転されて第２ノードＭＢｂにローレベルデータが印加され、これは再度第１インバータによって反転されて第１ノードＭＢに印加されたハイレベルデータがそのまま維持されるデータ格納效果が現われる。
【００２２】
逆に、第１ノードＭＢにローレベルデータが印加された場合には、第２インバータによって該データが反転されて第２ノードＭＢｂにハイレベルデータが印加され、これは再度第１インバータによって反転されて第１ノードＭＢに印加されたローレベルデータがそのまま維持されるデータ格納效果が現われる。
【００２３】
データ設定部１２０は、データラッチ部１２２の第１ノードＭＢに接地電圧を印加させる第１データ設定トランジスタＮ１２０と、第２ノードＭＢｂに接地電圧を印加させる第２データ設定トランジスタＮ１２１を含む。
【００２４】
第１データ設定トランジスタＮ１２０は、感知ノードセンシング部１１８と第１ノードＭＢの間に接続され、第１データ設定信号ＲＥＳＥＴに応答して感知ノードセンシング部１１８が伝達する接地電圧を第１ノードＭＢに印加させる。また、第２データ設定トランジスタＮ１２１は、感知ノードセンシング部１１８と第２ノードＭＢｂの間に接続され、第２データ設定信号ＳＥＴに応答して感知ノードセンシング部１１８が伝達する接地電圧を第２ノードＭＢｂに印加させる。
【００２５】
感知ノードセンシング部１１８は、感知ノードＳＯの電圧レベルによって接地電圧をデータ設定部１２０に印加させる。このために、データ設定部１２０と接地端子の間に接続されたＮＭＯＳトランジスタＮ１１８を含む。
【００２６】
したがって、感知ノードの電圧レベルによって接地電圧を前記データ設定部に印加する。感知ノードの電圧レベルがハイレベルの場合に限って、接地電圧を前記データ設定部に印加させるようになる。この時、ハイレベルの第１データ設定信号ＲＥＳＥＴが印加されれば、第１ノードＭＢに接地電圧が印加されるところ、これは、第１ノードＭＢにローレベルデータが印加されたことに見る。しかし、ハイレベルの第２データ設定信号ＳＥＴが印加されれば、第２ノードＭＢｂに接地電圧が印加され、これは第１ノードＭＢにハイレベルデータが印加されたことに見る。
【００２７】
第１データ送信部１２４は、データラッチ部１２２の第１ノードＭＢに格納されたデータを選択的に感知ノードに印加させる。このために、データ送信信号ＴＲＡＮＭによって第１ノードＭＢと感知ノードを選択的に接続させるデータ伝送トランジスタＮ１２４を含む。
【００２８】
パス完了判断部１２６は、電源電圧端子と第２検証信号出力端ＶＥＲＯＫの間に直列接続されたスイッチング素子Ｎ１２６を含む。この時、スイッチング素子Ｎ１２６は、データラッチ部１２２の第２ノードＭＢｂによってターンオンされる。データラッチ部１２２の第２ノードＭＢｂにハイレベルデータが印加された場合、第２検証信号出力端ＶＥＲＯＫに電源電圧が出力される。第２検証信号出力端ＶＥＲＯＫに電源電圧が印加される場合は、検証が完了しなかったことを意味するフェイル信号が出力されることに見る。
【００２９】
通常的にプログラム対象データの場合、第２ノードＭＢｂに‘１’データが格納され、プログラム対象データがプログラム完了すれば前記‘１’データが‘０’データに変換される。すなわち、すべてのセルが基準電圧以上にプログラムが完了すれば、第２ノードＭＢｂには‘０’データが格納される。したがって、すべてのセルのプログラムが完了すれば各パス完了判断部１２６のスイッチング素子Ｎ１２６がターンオフされるので、第２検証信号出力端ＶＥＲＯＫがフローティング状態になる。
【００３０】
第２データラッチ部１３４は、第１データラッチ部１２２のような構成で特定セルにプログラムさせるデータを臨時格納するか特定セルから読出したデータを臨時格納する。このために、第１インバータＩＶ１３４の出力端子を第２インバータＩＶ１３５の入力端子に接続させ、第２インバータＩＶ１３５の出力端子を第１インバータＩＶ１３４の入力端子に接続させて構成する。この時、第１インバータＩＶ１３４の出力端子と第２インバータＩＶ１３５の入力端子が接続されるノードを第１ノードＴＢとし、第２インバータＩＶ１３５の出力端子と第１インバータＩＶ１３４の入力端子が接続されるノードを第２ノードＴＢｂとする。本発明では、１ビットパス判断部１３０が第１ノードＭＢ、及び感知ノードＳＯのデータによって１ビットパス判断の可否を確認するが、第２データラッチ部１３４に格納されたデータによって感知ノードＳＯのデータが決定される。
【００３１】
第２データ送信部１３６は、第２データラッチ部１３４の第１ノードＴＢに格納されたデータを選択的に感知ノードに印加させる。このために、データ送信信号ＴＲＡＮＴによって第１ノードＴＢと感知ノードを選択的に接続させるデータ伝送トランジスタＮ１３６を含む。
【００３２】
１ビットパス判断部１３０は、ページバッファ１１０と接続されるプログラム対象セルが基準電圧以上にプログラムされたかの可否を判断する。このために、接地端子と第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫの間に直列接続された第１スイッチング素子Ｎ１３０、及び第２スイッチング素子Ｎ１３２を含む。この時、第１スイッチング素子Ｎ１３０は、第１データラッチ部１２２の第１ノードＭＢによってターンオンされ、第２スイッチング素子Ｎ１３２は感知ノードＳＯによってターンオンされる。
【００３３】
通常的にプログラム対象データの場合、第１データラッチ部１２２の第１ノードＭＢに‘０’データが格納され、プログラム対象データがプログラム完了すれば前記‘０’データが‘１’データに変換される。また、プログラム対象セルによって感知ノードＳＯに格納されるデータが変わる。図面を通じてより詳しく説明する。
【００３４】
図２は、本発明による不揮発性メモリ装置のマルチレベルセルプログラム方法の概念を示した図面である。
【００３５】
図示されたように、互いに異なる四つのしきい値電圧分布状態を持つようにプログラムしようとする。第１状態は、消去状態で消去動作が遂行されたセルに対してプログラム動作を遂行しない消去状態が維持される。したがって、第１データラッチ部１２２の第１ノードＭＢに‘１’データが格納されたセルは第１状態に維持される。
【００３６】
第２状態は、第１基準電圧ＰＶ１以上にプログラムさせようとするセルである。このセルは、第１データラッチ部１２２の第１ノードＭＢに‘０’データ、第２データラッチ部１３４の第１ノードＴＢに‘１’データが格納される。
【００３７】
第３状態は、第２基準電圧ＰＶ２以上にプログラムさせようとするセルである。このセルは、第１データラッチ部１２２の第１ノードＭＢに‘０’データ、第２データラッチ部１３４の第１ノードＴＢに‘０’データが格納される。
【００３８】
第４状態の場合、図示されなかったが、感知ノードＳＯにデータラッチ部をさらに追加した構成で追加されたデータラッチ部に格納されたデータによって区別される。そして、分布状態がもっと多くなる場合、それにあたるデータラッチ部がセンスノードに付加されることも可能である。
【００３９】
本発明では、第１基準電圧ＰＶ１以上にプログラムされたセルが発生する時点を判断しようとするところ、前記二つのデータラッチ部だけでもこのような機能を遂行することができる。すなわち、プログラム動作によって第１ノードＭＢに格納された‘０’データが‘１’データに変更され、第１ノードＴＢに格納された‘１’データが感知ノードＳＯに伝達されて感知ノードがハイレベル状態の場合、１ビットパス判断部１３０が動作して接地電圧が第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫに伝達される。
【００４０】
一方、実施例によって前記第２データラッチ部に格納されたデータに関係なく感知ノードＳＯのデータが設定されることが可能である。すなわち、メモリセルが第１基準電圧ＰＶ１以上にプログラムされれば、検証動作によって自動的に感知ノードＳＯの電圧がハイレベルに設定されうる。
【００４１】
前記検証動作を詳しく調べて見る。まず、検証対象セルと接続されるビットラインをハイレベルでフリーチャージさせる。次に、検証対象セルを除いた残りのセルはすべてターンオンをさせた状態で、検証対象セルのゲートには基準電圧を印加させる。各セルのしきい値電圧が基準電圧以上の場合には、該セルがターンオンされないのでビットラインの電圧レベルがハイレベルを維持する。
【００４２】
しかし、各セルのしきい値電圧が基準電圧より低い場合には該セルもターンオンされるので、セルストリング内のすべてのセルがターンオンされれば、該セルストリングを経由する電流経路が形成され、ビットラインの電圧が接地状態の共通ソースラインＣＳＬを介してすべて放電される。すなわち、検証対象セルのしきい値電圧が基準電圧以上の場合には、ビットラインの電圧がハイレベル状態を維持し、基準電圧より低い場合にはビットラインの電圧がディスチャージされる。
【００４３】
このようなビットラインの電圧レベルをセンシングして感知ノードＳＯに印加させるようになる。その結果、検証対象セルのしきい値電圧が基準電圧以上の場合には感知ノードＳＯがハイレベル状態を維持し、基準電圧より低い場合には感知ノードＳＯがローレベル状態を持つようになる。
【００４４】
したがって、いずれか一つのセルが基準電圧以上にプログラムになる場合、感知ノードＳＯの電圧レベルがハイレベルを維持するので、感知ノードセンシング部１１８が駆動されて接地電圧がデータ設定部１２０に伝達される。この時、第２データ設定信号ＳＥＴが印加されることによって、第１ノードＭＢに格納された‘０’データが‘１’データに変換される。したがって、プログラム対象セルが基準電圧以上にプログラムされれば、感知ノードＳＯにハイレベル電圧が印加され、第１データラッチ部１２２の第１ノードＭＢに‘１’データが印加されるので、第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫに接地電圧が出力される。
【００４５】
一方、消去状態に維持させようとするセル、すなわち、プログラム禁止対象セルの場合、初期動作の時から第１ノードＭＢに‘１’データが格納される。しかし、消去対象セルは読出し動作の時感知ノードの電圧レベルがローレベルを維持するはずなので、このセルによって１ビットパス判断部１３０が接地電圧を第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫに出力することはない。したがって、第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫに接地電圧が印加される場合は、基準電圧以上にプログラムされたセルが一つ以上発生したという、すなわち、１ビットパスが発生したという意味に解釈される。
【００４６】
このような１ビットパス判断部１３０を各ページバッファごとに接続させれば、単一ページ内で基準電圧以上にプログラムしたセルが発生したかどうかを確認することができる。このような動作は、１ビットパス信号出力部１８０が遂行する。
【００４７】
１ビットパス信号出力部１８０は、各ページバッファと接続された１ビットパス判断部１３０の出力をそれぞれ伝達してもらい、１ビットパス信号を出力する。このために、第１検証信号出力ＰＢＤ＿ＶＥＲＯＫの信号及びチェック信号ＣＨＥＣＫによって１ビットパス可否を確認する信号ＰＢＤ＿ＰＡＳＳを出力する。このために、チェック信号ＣＨＥＣＫによって第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫをハイレベルでフリーチャージさせるプールアップ部１８２、チェック信号ＣＨＥＣＫ、及び第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫの信号の入力を受けて１ビットパス信号ＰＢＤ＿ＰＡＳＳを出力する１ビットパス信号生成部１８４を含む。
【００４８】
プールアップ部１８２は、第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫと電源電圧端子の間に接続され、チェック信号ＣＨＥＣＫをゲートに入力を受けるＰＭＯＳトランジスタＰ１８２を含む。したがって、ローレベルのチェック信号ＣＨＥＣＫが印加されれば、プールアップ部１８２は第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫをハイレベルでプルアップさせる。
【００４９】
１ビットパス信号生成部１８４は、第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫの信号、及びチェック信号ＣＨＥＣＫを入力とするＮＯＲゲートＮＯＲ１８４を含む。
【００５０】
１ビットパス信号出力部１８０の動作を説明すれば、まず、ローレベルのチェック信号ＣＨＥＣＫの印加でプールアップ部１８２が第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫをハイレベルでフリーチャージさせる。また、ＮＯＲゲートＮＯＲ１８４にローレベル信号が入力される。したがって、ローレベルの１ビットパス信号ＰＢＤ＿ＰＡＳＳが出力される。
【００５１】
プログラム動作のために、第１ノードＭＢに‘０’または‘１’データが格納される。‘０’データがプログラム対象セルを示し、‘１’データがプログラム禁止対象セルを示す。また、図２の第２状態でプログラムさせようとするセルの場合、第２データラッチ部１３４の第１ノードＴＢに‘１’データが格納される。したがって、プログラム対象セルによって第１スイッチング素子Ｎ１３０はターンオフされ、各１ビットパス判断部１３０の出力端はフローティング状態になる。また、プログラム禁止対象セルの感知ノードはローレベル状態を維持するはずなので、第２スイッチング素子Ｎ１３２らがターンオフされて各１ビットパス判断部１３０の出力端はフローティング状態になる。すなわち、プログラム動作によって検証電圧以上にプログラムされたセルが発生する前までは第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫは、フローティング状態を維持する。
【００５２】
以後、プログラム対象セルの中で第１基準電圧以上にプログラムされたセルが発生すれば、第１データラッチ部１２２の第１ノードＭＢに‘１’データが格納され、感知ノードＳＯに‘１’データが格納される。したがって、該ページバッファの１ビットパス判断部１３０の出力端は接地状態になる。すなわち、第１スイッチング素子Ｎ１３０、及び第２スイッチング素子Ｎ１３２がターンオンされ、第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫが接地される。したがって、プールアップ部１８２によるフリーチャージレベルが第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫによって接地され、ＮＯＲゲートＮＯＲ１８４の一端子にローレベル信号が入力される。これによって、基準電圧以上にプログラムされたセルが一つ以上発生したというハイレベルの１ビットパス信号ＰＢＤ＿ＰＡＳＳが出力される。すなわち、ハイレベルの１ビットパス信号ＰＢＤ＿ＰＡＳＳが出力されれば、基準電圧以上にプログラムされたセルが一つ以上発生したという意味で、ローレベルの１ビットパス信号ＰＢＤ＿ＰＡＳＳが出力されれば、基準電圧以上にプログラムされたセルが発生しなかったという意味になる。このような論理組合部の詳細な構成は実施者の選択によって変更可能である。
【００５３】
図３は、本発明の一実施例による１ビットパス判断部の変形実施例を示した図面である。
【００５４】
左側の１ビットパス判断部３００は、接地端子と第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫの間に直列接続されたＰＭＯＳトランジスタＰ３００とＮＭＯＳトランジスタＮ３０２を含む。ＰＭＯＳトランジスタＰ３００は、第２ノードＭＢｂのデータによってターンオンの可否が決定される。したがって、図１に示された第１ノードＭＢのデータにターンオンの可否が決定される第１スイッチング素子Ｎ１３０（ＮＭＯＳトランジスタ）と実質的に同じ動作を遂行する。
【００５５】
中央に示された１ビットパス判断部３１０は、接地端子と第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫの間に直列接続されたＮＭＯＳトランジスタＮ３１０とＰＭＯＳトランジスタＰ３１２を含む。ＰＭＯＳトランジスタＰ３１２は、反転された感知ノード信号／ＳＯによってターンオンの可否が決定される。したがって、図１に示された感知ノードＳＯのデータにターンオンの可否が決定される第２スイッチング素子Ｎ１３２（ＮＭＯＳトランジスタ）と実質的に同じ動作を遂行する。
【００５６】
右側に示された１ビットパス判断部３２０は、接地端子と第１検証信号出力端ＰＢＤ＿ＶＥＲＯＫの間に直列接続されたＰＭＯＳトランジスタＰ３２０とＰＭＯＳトランジスタＰ３２２を含む。ＰＭＯＳトランジスタＰ３２０は第２ノードＭＢｂのデータによってターンオンの可否が決定される。また、ＰＭＯＳトランジスタＰ３２２は、反転された感知ノード信号／ＳＯによってターンオンの可否が決定される。したがって、図１の１ビットパス判断部１３０と実質的に同じ動作を遂行する。
【００５７】
図４は、本発明のまた他の実施例による不揮発性メモリ装置のパスビット個数判断装置を示した回路図である。
【００５８】
パスビット個数判断装置４００は、判読しようとするパスビット個数に応じて電流経路の個数を設定する基準電流設定部４４０、各ページバッファの１ビットパス判断部を経由する電流を基準電流設定部４４０に反射させる電流ミラー部４２０、電流ミラー部４２０と基準電流設定部４４０の接続ノードに印加される電圧によってパス信号を出力するパス信号出力部４３０を含む。
【００５９】
まず、各１ビットパス判断部（１３０、４１０、４１２、４１４）は、図１に示された１ビットパス判断部１３０と同じ構成を有する。各ページバッファに含まれた１ビットパス判断部が第１ノードＮ１に並列接続される。そして、各１ビットパス判断部が駆動されるたびに、Ｉほどの電流を放電させるようになる。すなわち、Ｎ個のビットがパスされてＮ個の１ビットパス判断部が駆動されれば、延べＮ×Ｉほどの電流が第１ノードＮ１を経由して流れるようになる。
【００６０】
電流ミラー部４２０は、駆動信号ＥＮによって電流ミラー部４２０に電源電圧ＶＣＣを供給する駆動素子Ｎ４２０、駆動素子と第１ノードＮ１の間に接続される第１ＰＭＯＳトランジスタＰ４２０、駆動素子と第２ノードＮ２の間に接続される第２ＰＭＯＳトランジスタＰ４２２を含む。この時、第１ＰＭＯＳトランジスタＰ４２０はダイオード接続されて正電圧源の機能を遂行する。そして、第１ＰＭＯＳトランジスタＰ４２０と第２ＰＭＯＳトランジスタＰ４２２のゲートが接続されて第１ＰＭＯＳトランジスタＰ４２０を経由して流れる電流と同じ電流が第２ＰＭＯＳトランジスタＰ４２２を経由して流れるようになる。すなわち、電流ミラー動作を遂行する。
【００６１】
基準電流設定部４４０は、電流ミラー部４２０のミラー電流が流れる端子、すなわち、第２ノードＮ２と接地の間に接続される複数の電流放電部（４４２、４４４、４４６、４４８、４５０）を含む。各電流放電部は、第２ノードＮ２と接地の間に直列接続される第１及び第２スイッチング素子を含む。第１スイッチング素子は電源電圧ＶＣＣ端子と接続されてターンオン状態を維持し、第２スイッチング素子は制御信号によってターンオンの可否が決定される。
【００６２】
第１電流放電部４４２は、ＮＭＯＳトランジスタで構成された第１スイッチング素子Ｎ４４２と第２スイッチング素子Ｎ４４３を含む。第１電流放電部４４２の各ＮＭＯＳトランジスタは、他の電流放電部と異なる大きさのＮＭＯＳトランジスタで構成される。すなわち、電流ミラー部４２０から供給される電流がＩであると仮定する時、第１電流放電部４４２は１／２Ｉほどのみ放電させるようにＮＭＯＳトランジスタを構成する。好ましくは、チャンネルの広さと長さの比Ｗ／Ｌの違うＮＭＯＳトランジスタの１／２になるトランジスタを接続させる。その結果、電流ミラー部４２０からＩほどの電流を供給する場合、第１電流放電部４４２のみ駆動される場合であれば、１／２Ｉほどの電流のみ放電され、第２ノードＮ２の電圧が１／２ＶＣＣより大きくなる。
【００６３】
第２電流放電部４４４は、ＮＭＯＳトランジスタで構成された第１スイッチング素子Ｎ４４４と第２スイッチング素子Ｎ４４５を含む。第１スイッチング素子Ｎ４４４は、電源電圧ＶＣＣによって常にターンオンされ、第２スイッチング素子Ｎ４４５は２ビットパス検出信号２ＢＩＴによって選択的にターンオンされる。
【００６４】
第３電流放電部４４６は、ＮＭＯＳトランジスタで構成された第１スイッチング素子Ｎ４４６と第２スイッチング素子Ｎ４４７を含む。第１スイッチング素子Ｎ４４６は電源電圧ＶＣＣによって常にターンオンされ、第２スイッチング素子Ｎ４４７は３ビットパス検出信号３ＢＩＴによって選択的にターンオンされる。
【００６５】
第４電流放電部４４８は、ＮＭＯＳトランジスタで構成された第１スイッチング素子Ｎ４４８と第２スイッチング素子Ｎ４４９を含む。第１スイッチング素子Ｎ４４８は電源電圧ＶＣＣによって常にターンオンされ、第２スイッチング素子Ｎ４４９は４ビットパス検出信号４ＢＩＴによって選択的にターンオンされる。
【００６６】
第５電流放電部４５０は、ＮＭＯＳトランジスタで構成された第１スイッチング素子Ｎ４５０と第２スイッチング素子Ｎ４５１を含む。第１スイッチング素子Ｎ４５０は電源電圧ＶＣＣによって常にターンオンされ、第２スイッチング素子Ｎ４５１は５ビットパス検出信号５ＢＩＴによって選択的にターンオンされる。前記第２ないし第５電流放電部それぞれは、第１電流放電部４４２と違って電流ミラー部４２０から供給されるＩ電流をすべて放電させることができる。
【００６７】
パス信号出力部４３０は、電流ミラー部４２０の第２ノードＮ２に印加される電圧と基準電圧（１／２ＶＣＣ）の大きさを比べてパス信号ＰＡＳＳを出力する比較部を含む。第２ノードＮ２に印加される電圧が基準電圧（１／２ＶＣＣ）より小さい場合、ハイレベルのパス信号ＰＡＳＳを出力する。そして、第２ノードＮ２に印加される電圧が基準電圧（１／２ＶＣＣ）より大きい場合、ローレベルのパス信号ＰＡＳＳを出力する。
【００６８】
本発明では、第２ノードＮ２に印加される電圧が基準電圧（１／２ＶＣＣ）より大きい場合、すなわち、ローレベルのパス信号ＰＡＳＳが出力される場合、パスされたものと判断する。
【００６９】
詳細な動作についてよく調べて見る。まず、判読しようとするパスビットの個数を設定する。１ビットがパスされたかどうかを確認する時には、パス検出信号を印加しない。すなわち、第１電流放電部４４２だけでも１ビットパスを確認することができる。１ビットがパスされる前には電流経路が形成されないので、第１電流放電部４４２によって第２ノードＮ２の電圧は接地に近くなり、これは基準電圧（１／２ＶＣＣ）より小さいので、ハイレベルのパス信号ＰＡＳＳが出力される。基準電圧以上にプログラムされたセル、すなわち、パスされたセルがないということを意味する。
【００７０】
１ビットがパスされたら、複数の１ビットパス判断部のうち、いずれか一つが電流経路を形成し、その時電流ミラー部４２０の正電圧源によってＩほどの電流が第１ノードＮ１及びパスされたセルと接続された１ビットパス判断部を経由して流れるようになる。この時、電流ミラー部４２０によって第２ノードＮ２にもＩほどの電流が流れるべきであるが、１／２Ｉほどの電流のみ流すことができる第１電流放電部４４２が動作されている状態なので、第２ノードＮ２の電圧が基準電圧（１／２ＶＣＣ）より大きくなる。それによって、ローレベルのパス信号ＰＡＳＳが出力される。基準電圧以上にプログラムされたセル、すなわち、パスされたセルが発生したことを意味する。この時、いずれのパス検出信号も印加されず、第１電流放電部４４２のみ駆動された状況なので１ビットがパスされたものと判断する。
【００７１】
２ビットパスを確認しようとする場合には、２ビットパス検出信号２ＢＩＴを印加して第２電流放電部４４４を駆動する。それによって、基準電流設定部４４０は述べ３／２Ｉほどの電流を放電することができるようになる。もしも、２ビットがパスされたら、複数の１ビットパス判断部のうち、二つの１ビットパス判断部が電流経路を形成し、その時、電流ミラー部４２０の正電圧源によって２Ｉほどの電流が第１ノードＮ１、及びパスされたセルと接続された１ビットパス判断部を経由して流れるようになる。この時、電流ミラー部４２０によって第２ノードＮ２にも２Ｉほどの電流が流れるべきであるが、３／２Ｉほどの電流のみを流すことができるので、第２ノードＮ２の電圧が基準電圧（１／２ＶＣＣ）より大きくなる。それによって、ローレベルのパス信号ＰＡＳＳが出力される。基準電圧以上にプログラムされたセル、すなわち、パスされたセルが発生したことを意味する。この時、２ビットパス検出信号が印加されており、第１電流放電部４４２、及び第２電流放電部４４４が駆動された状況なので、２ビットがパスされたものと判断する。
【００７２】
３ビットパスを確認しようとする場合には、２ビットパス検出信号２ＢＩＴ及び３ビットパス検出信号３ＢＩＴを印加して第２及び第３電流放電部４４４、４４６を駆動する。それによって、基準電流設定部４４０は延べ５／２Ｉほどの電流を放電することができるようになる。もしも、３ビットがパスされたら、複数の１ビットパス判断部のうち、三つの１ビットパス判断部が電流経路を形成し、その時電流ミラー部４２０の正電圧源によって３Ｉほどの電流が第１ノードＮ１及びパスされたセルと接続された１ビットパス判断部を経由して流れるようになる。この時、電流ミラー部４２０によって第２ノードＮ２にも３Ｉほどの電流が流れるべきであるが、５／２Ｉほどの電流のみを流すことができるので、第２ノードＮ２の電圧が基準電圧１／２ＶＣＣより大きくなる。それによって、ローレベルのパス信号ＰＡＳＳが出力される。基準電圧以上にプログラムされたセル、すなわち、パスされたセルが発生したことを意味する。この時、２ビットパス検出信号及び３ビットパス検出信号が印加されており、第１ないし第３電流放電部４４２、４４４、４４６が駆動された状況なので、３ビットがパスされたものと判断する。
【００７３】
同様に、４ビットパスを検出しようとする場合には２ビットパス検出信号２ＢＩＴ、３ビットパス検出信号３ＢＩＴ、及び４ビットパス検出信号４ＢＩＴを印加して第１ないし第４電流放電部を駆動する。また、５ビットパスを検出しようとする場合には２ビットパス検出信号２ＢＩＴ、３ビットパス検出信号３ＢＩＴ、４ビットパス検出信号４ＢＩＴ、及び５ビットパス検出信号５ＢＩＴを印加して第１ないし第５電流放電部を駆動する。
【００７４】
整理すれば、延べＮビットパスを検出しようとする場合、１／２Ｉほどの電流を放電させる１個の電流放電部と、Ｉほどの電流を放電させる（Ｎ−１）個の電流放電部を含ませる。そして、１ビットパスを検出しようとする場合には１／２Ｉほどの電流を放電させる１個の電流放電部のみを駆動させてパスの可否を確認する。Ｎビットパスを検出しようとする場合にはＮ個の電流放電部を駆動させて{（Ｎ−１）＋１／２}×Ｉほどの電流が放電されるようにする。Ｎ個のビットがパスされれば、第１ノードを介してＮ×Ｉほどの電流が流れ、第２ノードにもＮ×Ｉほどの電流が流れるべきであるが、電流放電部を介して{Ｎ−１＋１／２}×Ｉほどのみが放電される。したがって、ローレベルのパス信号、すなわち、Ｎ個のビットがパスされたことを知らせる信号が出力される。
【００７５】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００７６】
１００：不揮発性メモリ装置、
１１０、１４０、１５０、１６０、１７０：ページバッファ、
１８０：１ビットパス信号出力部、
１９０：メモリセルアレイ、
４００：パスビット個数判断装置、
４２０：電流ミラー部、
４３０：パス信号出力部、
４４０：基準電流設定部
【図１】
2010182403.tif 000003
【図２】
2010182403.tif 000004
【図３】
2010182403.tif 000005
【図４】
2010182403.tif 000006