(57)【要約】【課題】不揮発性メモリを有する半導体装置の生産性を向上させる。【解決手段】シリコン基板１を覆う層間絶縁膜ＩＬと、複数のメモリセルとを有する半導体装置であって、複数のメモリセルは、層間絶縁膜ＩＬ内に配置された記憶素子部ｍｒ１と、記憶素子部ｍｒ１に電気的に接続するようにして配置された下部電極ＢＥおよび上部電極ＴＥとを有する。下部電極ＢＥと上部電極ＴＥとは層間絶縁膜ＩＬ内において互いに交差するようにして配置され、その交差部に挟まれるようにして記憶素子部ｍｒ１が配置されている。記憶素子部ｍｒ１は、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリからなる。【選択図】図３
2010182849.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を覆う層間絶縁膜と、
前記半導体基板上に形成された複数のメモリセルとを有し、
前記複数のメモリセルは、
前記層間絶縁膜内に配置された記憶素子部と、
前記記憶素子部の下面に電気的に接続する第１電極と、
前記記憶素子部の上面に電気的に接続する第２電極とを有し、
前記第１電極と前記第２電極とは、前記半導体基板を平面的に見て互いに交差するようにして延在し、
前記記憶素子部は、互いに交差する前記第１電極と前記第２電極とが平面的に重なる位置において、前記第１電極と前記第２電極とに挟まれるようにして配置され、
前記第１電極と前記第２電極とは、互いに交差する領域以外では同じ面内に配置され、互いに交差する領域では、前記第２電極が前記第１電極を跨ぐようにして配置され、
前記記憶素子部は、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリであることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記記憶素子部の側壁には、窒化シリコンを主体とする側壁絶縁膜が形成され、
前記側壁絶縁膜によって、前記第１電極と前記第２電極とが電気的に絶縁され、
前記側壁絶縁膜によって、前記記憶素子部の側壁と前記第２電極とが電気的に絶縁されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１電極の下面であって前記層間絶縁膜との境界部、および、前記第２電極の上面であって前記層間絶縁膜との境界部には、ヨーク層が配置され、
前記ヨーク層は、ＮｉＦｅを主体とする磁性導体膜からなることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記半導体基板を平面的に見て、前記第１電極と前記第２電極とは、直交しないようにして、互いに交差して配置されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記複数のメモリセルは、更に、
前記半導体基板に形成された選択トランジスタを有し、
前記複数のメモリセルは、第１方向およびそれに交差する第２方向において行列状に配置され、
前記複数のメモリセルの前記第１電極は、前記層間絶縁膜内に配置された接続プラグによって、前記選択トランジスタのドレイン領域と電気的に接続され、
前記複数のメモリセル同士は、第１配線、第２配線、および、第３配線によって電気的に接続され、
前記第１配線は、前記第１方向に沿って並んで配置する前記複数のメモリセルの前記選択トランジスタが、そのゲート電極を共有することで構成され、
前記第１配線は前記第１方向に沿って延在し、
前記第２配線は、前記第２方向に沿って並んで配置する前記複数のメモリセルの前記第２電極同士を電気的に接続するようにして形成され、
前記第２配線は前記第２方向に沿って延在し、
前記第３配線は、前記第１方向または前記第２方向のいずれか一方に沿って並んで配置する前記複数のメモリセルの、前記選択トランジスタのソース領域同士を電気的に接続するようにして形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２電極と前記第２配線とは、同じ導体材料によって、一体的に形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第３配線は、前記第２方向に沿って並んで配置する前記複数のメモリセルの、前記選択トランジスタの前記ソース領域同士を電気的に接続するようにして形成され、
前記第３配線は、前記第２方向に沿って延在していることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第３配線は、前記第１方向に沿って並んで配置する前記複数のメモリセルの、前記選択トランジスタの前記ソース領域同士を電気的に接続するようにして形成され、
前記第３配線は、前記第１方向に沿って延在していることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
１つの前記メモリセルを構成する前記記憶素子部と前記選択トランジスタの位置関係において、前記記憶素子部は、前記選択トランジスタのゲート電極に対して平面的に重なる位置に配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３配線は、前記第１方向に沿って並んで配置する前記複数のメモリセルの前記選択トランジスタ同士がその前記ソース領域を共有することで構成され、
前記第３配線は、前記半導体基板において、前記第１方向に沿って延在するようにして形成されていることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第３配線は、前記第１方向に沿って並んで配置した複数の前記選択トランジスタの前記ソース領域に電気的に接続するようにして、前記層間絶縁膜内に配置された金属配線であることを特徴とする半導体装置。
【請求項１２】
請求項７、請求項１０、または、請求項１１のいずれか一項に記載の半導体装置において、
２つの前記メモリセルによって、１ビットの情報を記憶することを特徴とする半導体装置。
【請求項１３】
半導体基板を覆う層間絶縁膜と、
前記半導体基板上に形成された複数のメモリセルとを有し、
前記複数のメモリセルは、
前記層間絶縁膜内に配置された記憶素子部と、
前記記憶素子部の下面に電気的に接続する第１電極と、
前記記憶素子部の上面に電気的に接続する第２電極と、
前記記憶素子部および前記第１電極の下部に、絶縁膜を隔てて配置された制御用配線とを有し、
前記第１電極と前記第２電極とは、前記半導体基板を平面的に見て互いに交差するようにして延在し、
前記記憶素子部は、互いに交差する前記第１電極と前記第２電極とが平面的に重なる位置において、前記第１電極と前記第２電極とに挟まれるようにして配置され、
前記第１電極と前記第２電極とは、互いに交差する領域以外では同じ面内に配置され、互いに交差する領域では、前記第２電極が前記第１電極を跨ぐようにして配置され、
前記記憶素子部は、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記記憶素子部の側壁には、窒化シリコンを主体とする側壁絶縁膜が形成され、
前記側壁絶縁膜によって、前記第１電極と前記第２電極とが電気的に絶縁され、
前記側壁絶縁膜によって、前記記憶素子部の側壁と前記第２電極とが電気的に絶縁されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１電極の下面であって前記層間絶縁膜との境界部、および、前記第２電極の上面であって前記層間絶縁膜との境界部には、ヨーク層が配置され、
前記ヨーク層は、ＮｉＦｅを主体とする磁性導体膜からなることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記半導体基板を平面的に見て、前記第１電極と前記第２電極とは、直交しないようにして、互いに交差して配置されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記複数のメモリセルは、更に、
前記半導体基板に形成された選択トランジスタを有し、
前記複数のメモリセルは、第１方向およびそれに交差する第２方向において行列状に配置され、
前記メモリセルの前記第１電極は、前記層間絶縁膜内に配置された接続プラグによって、前記選択トランジスタのドレイン領域と電気的に接続され、
前記複数のメモリセル同士は、第１配線、第２配線、および、第３配線によって電気的に接続され、
前記第１配線は、前記第１方向に沿って並んで配置する前記複数のメモリセルの前記選択トランジスタが、そのゲート電極を共有することで構成され、
前記第１配線は前記第１方向に沿って延在し、
前記第２配線は、前記第２方向に沿って並んで配置する前記複数のメモリセルの前記第２電極同士を電気的に接続するようにして形成され、
前記第２配線は前記第２方向に沿って延在し、
前記第３配線は、前記第１方向または前記第２方向のいずれか一方に沿って並んで配置する前記複数のメモリセルの、前記選択トランジスタのソース領域同士を電気的に接続するようにして形成され、
前記制御用配線は、前記第１方向に沿って延在するようにして配置されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第２電極と前記第２配線とは、同じ導体材料によって、一体的に形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第１電極は延在する端部において、他の部分よりも平面的に幅広な引き出し部を有し、
前記第１電極の前記引き出し部の側方下部には前記第１電極の前記引き出し部と電気的に接続する接続配線が配置され、
前記接続配線は、前記層間絶縁膜内に配置された前記接続プラグによって、前記選択トランジスタの前記ドレイン領域と電気的に接続され、
前記第１電極は、前記引き出し部、前記接続配線、および、前記接続プラグを介して、前記選択トランジスタの前記ドレイン領域と電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第１電極の前記引き出し部と前記接続配線とは、両者の一部に平面的に重なるようにして一体的に形成された共有接続導体部によって電気的に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
２つの前記メモリセルによって、１ビットの情報を記憶することを特徴とする半導体装置。
【請求項２２】
（ａ）半導体基板に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、第１電極用導体膜および記憶素子用膜を順に形成する工程と、
（ｃ）前記記憶素子用膜および前記第１電極用導体膜を、前記半導体基板を平面的に見て同一形状に、一方向に延在するようにして加工する工程と、
（ｄ）前記記憶素子用膜の側壁を覆うようにして、窒化シリコンを主体とする絶縁膜からなる第１側壁絶縁膜を形成する工程と、
（ｅ）前記半導体基板上に、第２電極用導体膜を形成する工程と、
（ｆ）前記第２電極用導体膜を、前記半導体基板を平面的に見て、前記第１電極用導体膜と互いに交差するようにして延在するような形状に加工する工程と、
（ｇ）前記記憶素子用膜のうち、前記第２電極用導体膜に覆われていない部分を、除去する工程とを有し、
前記（ｃ）工程によって、前記第１電極用導体膜からなる第１電極を形成し、
前記（ｆ）工程によって、前記第２電極用導体膜からなる第２電極を形成し、
前記（ｇ）工程によって、前記記憶素子用膜からなる記憶素子部を形成し、
前記記憶素子部は、互いに交差する前記第１電極と前記第２電極とが平面的に重なる位置において、前記第１電極と前記第２電極とに挟まれるようにして配置し、
前記記憶素子部として、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリを形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記（ｅ）工程に至る前に、更に、
（ｈ）前記記憶素子用膜の側壁に配置された第１側壁絶縁膜の側壁を覆うようにして、窒化シリコンを主体とする絶縁膜からなる第２側壁絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に備えられるメモリとして、磁気抵抗メモリ（Magnetic Random Access Memory：ＭＲＡＭ）がある。磁気抵抗メモリは、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、Ｆｌａｓｈメモリなどに代わる不揮発性メモリの候補の一つである。特に、磁気抵抗メモリは、データ保持性能、動作速度、消費電力、書き換え耐性の観点から、他のメモリと比較して優れていると考えられ、注目されている。
【０００３】
そのような不揮発性メモリとして、他に、相変化メモリ（Phase-change Random Access Memory：ＰＲＡＭ）、抵抗変化メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）などがある。
【０００４】
例えば、Digest of Technical Papers, IEEE International Symposium on VLSI Circuits, 2002, pp158-161（非特許文献１）には、半導体基板上に磁気抵抗メモリを形成する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Digest of Technical Papers, IEEE International Symposium on VLSI Circuits, 2002, pp158-161.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
他の半導体素子とともに集積される磁気抵抗メモリを、より微細化、高集積化する技術を本発明者らが検討したところ、以下に示すような課題が見出された。即ち、磁気抵抗メモリを微細化、高集積化するに従って、記憶素子部を加工する際に、レジストの剥がれや、記憶素子部を構成する膜の剥がれが起こり易くなることが分かった。これは、磁気抵抗メモリのような不揮発性メモリを備えた半導体装置の製造歩留まりを低下させる原因となる。結果として、不揮発性メモリを備えた半導体装置の生産性を低下させることが分かった。
【０００７】
また、磁気抵抗メモリを半導体基板上に集積する工程では、従来のＣＭＯＳ（Complementary Metal Oxide Semiconductor）構成からなる集積回路を形成する工程に対して、追加する工程が多くなることも分かった。これは、磁気抵抗メモリのような不揮発性メモリを備えた半導体装置の製造コストを増加させる原因となる。また、磁気抵抗メモリのような不揮発性メモリを備えた半導体装置の、ＱＴＡＴ（Quickly Turn Around Time）での開発を妨げる原因となる。結果として、不揮発性メモリを備えた半導体装置の生産性を低下させることが分かった。
【０００８】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の生産性を向上させる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１１】
半導体基板を覆う層間絶縁膜と、半導体基板上に形成された複数のメモリセルとを有する半導体装置であって、複数のメモリセルは、層間絶縁膜内に配置された記憶素子部と、記憶素子部の下面、上面にそれぞれ電気的に接続する第１電極、第２電極とを有し、第１電極と第２電極とは、平面的に見て互いに交差するようにして延在し、その重なる位置に挟まれるようにして記憶素子部が配置され、第１電極と第２電極とは交差する領域以外では同じ面内に配置され、交差する領域では第２電極が第１電極を跨ぐようにして配置され、記憶素子部は、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリである。
【発明の効果】
【００１２】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００１３】
即ち、不揮発性メモリを有する半導体装置の生産性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置の説明図であって、（ａ）は記憶素子部の説明図、（ｂ）は書き込み動作原理の説明図、（ｃ）は消去動作原理の説明図である。
【図２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３】本発明の実施の形態１である半導体装置の要部断面図であって、図２のＡ１−Ａ１線およびＢ１−Ｂ１線に沿って矢印方向に見た要部断面図である。
【図４】本発明の実施の形態１である他の半導体装置の要部平面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中における要部断面図であって、図２のＡ１−Ａ１線およびＢ１−Ｂ１線に沿って矢印方向に見た箇所に該当する部分の要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の他の説明図である。
【図１４】本発明の実施の形態１である半導体装置の更に他の説明図である。
【図１５】本発明の実施の形態１である半導体装置の動作方法の説明図であって、（ａ）は書き込み動作の説明図、（ｂ）は消去動作の説明図、（ｃ）は読み出し動作の説明図である。
【図１６】本発明の実施の形態１である半導体装置におけるメモリセルの説明図である。
【図１７】図１６のメモリセルによって構成したメモリアレイの説明図である。
【図１８】本発明の実施の形態１である半導体装置における他のメモリセルの説明図である。
【図１９】図１８のメモリセルによって構成したメモリアレイの説明図である。
【図２０】図１８のメモリセルの要部平面図である。
【図２１】図２０のメモリセルを有する半導体装置の要部断面図であって、図２０のＡ２−Ａ２線およびＢ２−Ｂ２線に沿って矢印方向に見た要部断面図である。
【図２２】図２０のメモリセルを有する他の半導体装置の要部断面図であって、図２０のＡ２−Ａ２線およびＢ２−Ｂ２線に沿って矢印方向に見た要部断面図である。
【図２３】図２０のメモリセルを有する更に他の半導体装置の要部断面図であって、図２０のＡ２−Ａ２線およびＢ２−Ｂ２線に沿って矢印方向に見た要部断面図である。
【図２４】本発明の実施の形態１の半導体装置の説明図であって、（ａ）は直交する下部電極および上部電極の構造の説明図、（ｂ）は直交しない下部電極および上部電極の構造の説明図である。
【図２５】図２４（ｂ）の構造を適用したメモリセルを有する半導体装置の要部平面図である。
【図２６】図２４（ｂ）の構造を適用した他のメモリセルを有する半導体装置の要部平面図である。
【図２７】本発明の実施の形態１である更に他の半導体装置の要部断面図であって、図２のＡ１−Ａ１線およびＢ１−Ｂ１線に沿って矢印方向に見た要部断面図である。
【図２８】本発明の実施の形態１である半導体装置が有するメモリセルの説明図であって、（ａ）は図１６のメモリセルに該当する説明図、（ｂ）は図１８のメモリセルに該当する説明図である。
【図２９】本発明の実施の形態１である半導体装置が有する他のメモリセルの説明図であって、（ａ）は図２８（ａ）のメモリセルを複数用いて構成したメモリセルの説明図、（ｂ）は図２８（ｂ）のメモリセルを複数用いて構成したメモリセルの説明図である。
【図３０】本発明の実施の形態１である半導体装置の動作特性の説明図であって、（ａ）は図２８のメモリセルの動作特性の説明図、（ｂ）は図２９のメモリセルの動作特性の説明図である。
【図３１】本発明の実施の形態２である半導体装置の動作方法の説明図であって、（ａ）書き込み、消去動作の説明図、（ｂ）は読み出し動作の説明図である。
【図３２】本発明の実施の形態２である半導体装置の要部平面図である。
【図３３】本発明の実施の形態２である半導体装置の要部断面図であって、図３２のＡ５−Ａ５線、Ｂ５−Ｂ５線、および、Ｃ５−Ｃ５線に沿って矢印方向に見た要部断面図である。
【図３４】本発明の実施の形態２である他の半導体装置の要部断面図であって、図３２のＡ５−Ａ５線、Ｂ５−Ｂ５線、および、Ｃ５−Ｃ５線に沿って矢印方向に見た要部断面図である。
【図３５】本発明の実施の形態２である更に他の半導体装置の要部平面図である。
【図３６】本発明の実施の形態２である更に他の半導体装置の要部断面図であって、図３５のＣ６−Ｃ６線に沿って矢印方向に見た要部断面図である。
【図３７】本発明の実施の形態２である更に他の半導体装置の要部断面図であって、図３５のＣ６−Ｃ６線に沿って矢印方向に見た要部断面図である。
【図３８】本発明の実施の形態２である更に他の半導体装置の要部平面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
本実施の形態１の半導体装置に適用する不揮発性メモリの記憶素子部ｍｒ１に関して、図１を用いて説明する。以下では、記憶素子部ｍｒ１の一例として磁気抵抗メモリＭｍ１について説明するが、後に詳しく説明するように、本実施の形態１の記憶素子部ｍｒ１としては、相変化メモリや抵抗変化メモリなどを適用しても良い。
【００１７】
図１（ａ）に示すように、磁気抵抗メモリＭｍ１は２ｎｍ以下程度の薄い絶縁層Ｉａを厚い強磁性体層Ｆ１ともう一方の薄い強磁性体層Ｆ２とで挟んだ構造となっている。厚い強磁性体層Ｆ１のスピンの向きは一定で、薄い強磁性体層Ｆ２のスピンの向きは外部電流によって変化する。両磁性体層Ｆ１，Ｆ２のスピンの向きが同方向に平行な場合と逆方向に平行（反平行）な場合とで、０／１に対応させ、情報を保持する。例えば、両磁性体層Ｆ１，Ｆ２のスピンが同方向に平行な場合、磁気抵抗メモリ素子の抵抗値が小さく（０に対応）、反平行な場合、磁気抵抗メモリ素子の抵抗値が大きい（１に対応）。この抵抗値の違いを電流値によって読み出すことができる。本実施の形態１で適用する磁気抵抗メモリＭｍ１を構成する各材料についての詳細は、後に説明する。
【００１８】
以下では、磁気抵抗メモリＭｍ１の書き換え方式を説明する。
【００１９】
書き込み時には、図１（ｂ）に示すように、厚い強磁性体層Ｆ１の方から電子ｅを注入する。このとき、注入される電子ｅの中で、厚い強磁性体層Ｆ１と同一方向のスピンを持つ電子ｅはこの厚い強磁性体層Ｆ１を透過し、逆方向のスピンを持つ電子は反射される。そして、厚い強磁性体層Ｆ１を透過した電子ｅは、薄い絶縁層Ｉａおよび薄い強磁性体層Ｆ２をも透過する。ここで、薄い強磁性体層Ｆ２をスピン方向が局在化した電子が通過する際、薄い強磁性体層Ｆ２のスピンにトルクがかかり、薄い強磁性体層Ｆ２のスピンが電子ｅのスピンと同じ方を向くことが分かっている。
【００２０】
ここで、上記のように厚い強磁性体層Ｆ１の方から電子ｅを注入した場合、厚い強磁性体層Ｆ１と同じ方向に局在化したスピンを有する電子ｅが、薄い強磁性体層Ｆ２を透過することになる。従って、薄い強磁性体層Ｆ２のスピンは、透過してきた電子ｅのスピンと同じ方向、即ち、厚い強磁性体層Ｆ２と同じ方向に変化する。このようにして、両強磁性体層Ｆ１，Ｆ２のスピンを同方向に平行にすることができる。
【００２１】
また、消去時には、図１（ｃ）に示すように、薄い強磁性体層Ｆ２の方から電子ｅを注入する。このとき、上記と同様に、両強磁性体層Ｆ１，Ｆ２と同じ方向のスピンを有する電子ｅは透過し、逆方向のスピンを有する電子ｅは、厚い強磁性体層Ｆ１の境界面で反射される。そして、この、厚い強磁性体層Ｆ１と逆向きのスピンを持ち、反射される電子ｅが薄い強磁性体層Ｆ２のスピンにトルクを作用させ、反転させる。このようにして、両強磁性体層Ｆ１，Ｆ２のスピンを反平行にすることができる。
【００２２】
本実施の形態１の磁気抵抗メモリＭｍ１を構成する材料などについては、後に詳しく説明する。
【００２３】
以上のような磁気抵抗メモリＭｍ１の動作方式は、Spin Transfer Torque（ＳＴＴ）方式と称されることがある。本実施の形態１の記憶素子部ｍｒ１の磁気抵抗メモリＭｍ１は、ＳＴＴ方式である。
【００２４】
以下では、本実施形態１のメモリセルについて図２、図３を用いて説明する。図２は本実施の形態１の半導体装置のメモリセル部分の要部平面図を示している。図３は、図２のＡ１−Ａ１線に沿って矢印方向に見た断面図と、図２のＢ１−Ｂ１線に沿って矢印方向に見た断面図とを示している。本実施の形態１の半導体装置が有する構成要素に関して、以下で詳しく説明する。
【００２５】
シリコン基板（半導体基板）１は酸化シリコン膜などからなる層間絶縁膜ＩＬによって覆われている。後に詳しく説明するように、シリコン基板１上には、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以下、単にＭＩＳトランジスタ）などが形成されている。ここでは、ＭＩＳトランジスタなどの半導体素子の構成に関しては図示しないが、その詳しい構成と機能に関しては、後に説明する。層間絶縁膜ＩＬは、それらＭＩＳトランジスタなどを含むシリコン基板１上を覆うようにして形成されている。そして、このようなシリコン基板１上に複数のメモリセルが形成されている。
【００２６】
複数のメモリセルは、層間絶縁膜ＩＬ内に配置された記憶素子部ｍｒ１を有する。記憶素子部ｍｒ１とは、上述の磁気抵抗メモリＭｍ１とする。磁気抵抗メモリＭｍ１を構成する材料に関しては、後に詳しく説明する。複数のメモリセルは、記憶素子部ｍｒ１の下面に電気的に接続する下部電極（第１電極）ＢＥを有している。更に、複数のメモリセルは、記憶素子部ｍｒ１の上面に電気的に接続する上部電極（第２電極）ＴＥを有している。記憶素子部ｍｒ１の上面と上部電極ＴＥとの間には、キャップ導体膜ｅｃが配置されていても良い。
【００２７】
下部電極ＢＥおよび上部電極ＴＥは、Ｍｉｄｇａｐを有する金属材料が適している。このような金属材料として、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、窒化タングステン（ＷＮｘ）、チタンシリサイド（ＴｉＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）などがある。また、キャップ導体膜ｅｃも、上記下部電極ＢＥおよび上部電極ＴＥと同じく、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）に代表されるようなＭｉｄｇａｐを有する金属材料が適している。
【００２８】
下部電極ＢＥと上部電極ＴＥとは、シリコン基板１を平面的に見て互いに交差して延在するようにして、配置されている。両者が互いに交差する領域では、上部電極ＴＥが下部電極ＢＥを跨ぐようにして配置されている。両者が互いに交差する領域以外では、下部電極ＢＥと上部電極ＴＥとは同じ面内に配置されている。
【００２９】
記憶素子部ｍｒ１は、互いに交差する下部電極ＢＥと上部電極ＴＥとが平面的に重なる位置において、下部電極ＢＥと上部電極ＴＥとに挟まれるようにして配置されている。
【００３０】
ここで、本実施の形態１の半導体装置では、下部電極ＢＥおよび上部電極ＴＥの配線幅は、１００ｎｍ以下とすることができる。即ち、下部電極ＢＥと上部電極ＴＥとが重なる部分に配置されている記憶素子部ｍｒ１の平面的な寸法は、１００ｎｍ×１００ｎｍ以下となる。通常、このように微細な記憶素子部ｍｒ１を形成した場合、レジスト剥がれや膜剥がれが起こりやすく、プロセス耐性が低くなってしまう。
【００３１】
これに対し、本実施の形態１の半導体装置では、下部電極ＢＥと上部電極ＴＥとが互いに交差する領域に自己整合的に記憶素子部ｍｒ１を形成するため、記憶素子部ｍｒ１のみの微小なパターンを作ることがなく、レジスト剥がれや膜剥がれなどのプロセス耐性が高い。結果として、不揮発性メモリを有する半導体装置の生産性を向上させることができる。
【００３２】
また、本実施の形態１のメモリセルにおいて、記憶素子部ｍｒ１の側壁には、窒化シリコンを主体とする絶縁膜からなる側壁絶縁膜Ｉｓｗが形成されている。この側壁絶縁膜Ｉｓｗは、記憶素子部ｍｒ１を含む下部電極ＢＥからキャップ導体膜ｅｃまでの積層膜の側壁の一部を覆うようにして形成されている。そして、下部電極ＢＥと上部電極ＴＥとが交差する領域では、両者の間に側壁絶縁膜Ｉｓｗが配置されていることで、両者は絶縁されている。また、上部電極ＴＥが下部電極ＢＥおよび記憶素子部ｍｒ１を跨ぐ領域においても、記憶素子部ｍｒ１と上部電極ＴＥの間に側壁絶縁膜Ｉｓｗが配置されていることで、両者は絶縁されている。このような側壁絶縁膜Ｉｓｗを備えた構造とすることで、下部電極ＢＥと上部電極ＴＥとの間の絶縁性を確保し、同時に、記憶素子部ｍｒ１を水分などから保護することができる。
【００３３】
また、本実施の形態１のメモリセルでは、下部電極ＢＥの端部は、層間絶縁膜ＩＬ中に配置された導体膜である接続配線ＥＬ１に電気的に接続している。接続配線ＥＬは、更に、層間絶縁膜ＩＬ中に配置された導電部であるコンタクトプラグ（接続プラグ）ｃｐ１に電気的に接続している。このコンタクトプラグｃｐ１は、シリコン基板１上のＭＩＳトランジスタなどに導通している。このような配線構造によって、本実施の形態１のメモリセルの電気的な導通経路を実現している。本実施の形態１のメモリセルの電気的な配線構造においては、後に詳しく説明する。
【００３４】
また、本実施の形態１のメモリセルでは、上部電極ＴＥの端部は、層間絶縁膜ＩＬ中に配置された導体膜であるビット線（第２配線）ＢＬに電気的に接続している。ビット線ＢＬは、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属配線である。このビット線ＢＬは、複数のメモリセルの上部電極ＴＥに電気的に接続し、複数のメモリセルのアレイ構成を実現している。本実施の形態１の複数のメモリセルによるアレイ構成に関しては、後に詳しく説明する。
【００３５】
また、ビット線ＢＬのレイアウトのバリエーションとして、ビット線ＢＬに関しては、図４に示すような構成であっても良い。即ち、上部電極ＴＥとビット線ＢＬとは、同じ導体材料によって一体的に形成されていても良い。このように、本実施の形態１のメモリセルでは、電極とは異なる材料で形成したビット線ＢＬや、同一の材料で形成したビット線ＢＬなどを適用することができる。
【００３６】
以上が、本実施の形態１のメモリセルにおける、記憶素子部ｍｒ１周辺の構造である。以下では、その形成方法を、図５〜図１２を用いて説明する。各図５〜図１２は、上記図３に示した構造を完成図として、同様の箇所、即ち上記図２のＡ１−Ａ１線およびＢ１−Ｂ１線に沿って矢印方向に見た箇所における製造工程中を示す要部断面図である。
【００３７】
まず、シリコン基板１上にＭＩＳトランジスタなど、所望の半導体素子を形成する（図示しない）。その後、図５に示すように、シリコン基板１および半導体素子を覆うようにして、酸化シリコン膜を主体とする絶縁膜からなる層間絶縁膜ＩＬを形成する。これは、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成する。
【００３８】
その後、フォトリソグラフィ法や異方性エッチング法などによって、層間絶縁膜ＩＬにコンタクトホール２を形成する。そのコンタクトホール２を埋め込むようにして、スパッタリング法などによって導体膜３を形成する。その後、コンタクトホール２の外部の導体膜を異方性エッチング法（エッチバック）やＣＭＰ（Chemical Mechanical Polishing）法などによって除去することで、コンタクトプラグｃｐ１を形成する。コンタクトプラグｃｐ１は、導体膜３と層間絶縁膜ＩＬとの界面に、バリアメタルを有していても良い。
【００３９】
その後、層間絶縁膜ＩＬを積み増し、上記のコンタクトプラグｃｐ１と同様の方法によって、銅を主体とする導体膜からなる接続配線ＥＬ１およびビット線ＢＬを形成する。
【００４０】
次に、図６に示すように、層間絶縁膜ＩＬ上に、下部電極用導体膜（第１電極用導体膜）４、記憶素子用膜ＳＴ、キャップ導体膜５、および、キャップ絶縁膜６を形成する。下部電極用導体膜４としては、窒化チタンまたはタングステンを主体とする導体膜を形成する。記憶素子用膜ＳＴとしては、上記図１〜３を用いて説明した磁気抵抗メモリＭｍ１を形成する。キャップ導体膜５としては、窒化チタンまたはタングステンを主体とする導体膜を形成する。キャップ絶縁膜６としては、酸化シリコンを主体とする絶縁膜を形成する。
【００４１】
次に、図７に示すように、キャップ絶縁膜６を覆うようにしてフォトレジスト膜７を形成し、フォトリソグラフィ法などによってこれをパターニングする。ここでは、シリコン基板１を平面的に見て一方向に延在するように残るようにして、フォトレジスト膜７をパターニングする。特に、接続配線ＥＬ１に平面的に重なる位置に残るようにして、フォトレジスト膜７をパターニングする。
【００４２】
その後、フォトレジスト膜７をエッチングマスクとして、キャップ絶縁膜６、キャップ導体膜５、記憶素子用膜ＳＴ、および、下部電極用導体膜４に対して順に異方性エッチングを施す。これにより、フォトレジスト膜７で覆われた部分以外の各膜が除去される。その後、フォトレジスト膜７を除去する。
【００４３】
上記の工程によって、キャップ絶縁膜６、キャップ導体膜５、記憶素子用膜ＳＴ、および、下部電極用導体膜４を、シリコン基板１を平面的に見て同一形状に、一方向（図７では紙面に沿った方向）に延在するようにして加工したことになる。特に、最下層の下部電極用導体膜４は、平面的に重なる接続配線ＥＬ１と電気的に接続している。この工程によって、下部電極用導体膜４からなる下部電極ＢＥが形成されたことになる。下部電極ＢＥは、配線幅が１００ｎｍ以下となるように加工する。
【００４４】
次に、図８に示すように、下部電極ＢＥ、記憶素子用膜ＳＴ、キャップ導体膜５、および、キャップ絶縁膜６の側壁を覆うようにして、窒化シリコンを主体とする絶縁膜からなる第１側壁絶縁膜Ｉｓｗ１を形成する。ここでは、まず、シリコン基板１を覆うようにして、ＣＶＤ法などによって窒化シリコン膜を形成する。その後、窒化シリコン膜をエッチバックすると、凸部の段差部では窒化シリコン膜が見かけ上厚くなっているから、自己整合的にこの部分の窒化シリコン膜を残すことができる。このようにして、上記の積層膜からなる凸部の段差部、言い換えれば、上記の積層膜の側壁に窒化シリコン膜を残し、第１側壁絶縁膜Ｉｓｗ１を形成できる。
【００４５】
次に、図９に示すように、第１側壁絶縁膜Ｉｓｗ１の側壁を覆うようにして、窒化シリコンを主体とする絶縁膜からなる第２側壁絶縁膜Ｉｓｗ２を形成する。これには、上記図８を用いて説明した第１側壁絶縁膜Ｉｓｗ１を形成する工程と同様にして形成する。これら第１および第２側壁絶縁膜Ｉｓｗ１，Ｉｓｗ２からなる側壁絶縁膜Ｉｓｗを形成する。このように、本実施の形態１の半導体装置の製造方法において、二重の絶縁膜によって構成される側壁絶縁膜Ｉｓｗを形成することの効果に関しては、後に詳しく説明する。続く工程では、エッチングなどによってキャップ絶縁膜６を除去する。
【００４６】
次に、図１０に示すように、シリコン基板１上において上記の工程までに形成した構成を一体的に覆うようにして、上部電極用導体膜（第２電極用導体膜）８を形成する。上部電極用導体膜８としては、窒化チタンまたはタングステンを主体とする導体膜を形成する。
【００４７】
次に、図１１に示すように、上部電極用導体膜８を覆うようにしてフォトレジスト膜９を形成し、フォトリソグラフィ法などによってこれをパターニングする。ここでは、シリコン基板１を平面的に見て、下部電極用導体膜４からなる下部電極ＢＥと互いに交差して延在するように残るようにして、フォトレジスト膜９をパターニングする。
【００４８】
その後、フォトレジスト膜９をエッチングマスクとして、上部電極用導体膜８に対して異方性エッチングを施す。これにより、フォトレジスト膜９で覆われた部分以外の上部電極用導体膜８が除去される。このようにして、上部電極用導体膜８からなる上部電極ＴＥを形成する。言い換えれば、この工程によって、上部電極用導体膜８からなる上部電極ＴＥを、シリコン基板１を平面的に見て、下部電極用導体膜４からなる下部電極ＢＥと互いに交差するようにして延在するような形状に加工したことになる。上部電極ＴＥは、配線幅が１００ｎｍ以下となるように加工する。
【００４９】
続いて、フォトレジスト膜９をエッチングマスクとして、キャップ導体膜５および記憶素子用膜ＳＴに対して異方性エッチングを施す。これにより、フォトレジスト膜９に覆われた部分以外の、キャップ導体膜５および記憶素子用膜ＳＴが除去される。言い換えれば、上記の工程により、上部電極用導体膜８からなる上部電極ＴＥで覆われた部分以外の、キャップ導体膜５および記憶素子用膜ＳＴを除去したことになる。本工程のようにして、記憶素子用膜ＳＴからなる記憶素子部ｍｒ１を形成する。ここで、下部電極ＢＥおよび上部電極ＴＥの配線幅はともに１００ｎｍ以下となるように加工したから、例えば、これらが平面的に直交するように加工した場合、記憶素子部ｍｒ１の平面的な寸法は、１００ｎｍ×１００ｎｍ以下となる。また、本工程のようにして、キャップ導体膜５からなるキャップ導体膜ｅｃを形成する。
【００５０】
以上のようにして形成した記憶素子用膜ＳＴからなる記憶素子部ｍｒ１は、互いに交差する下部電極ＢＥと上部電極ＴＥとが平面的に重なる位置において、下部電極ＢＥと上部電極ＴＥとに挟まれるようにして配置される。これにより、記憶素子部ｍｒ１の下面は下部電極ＢＥに電気的に接続し、記憶素子部ｍｒ１の上面はキャップ導体膜ｅｃを介して上部電極ＴＥに電気的に接続した構造となる。
【００５１】
次に、図１２に示すように、上記の工程により形成した構成を覆うようにして、層間絶縁膜ＩＬを積み増す。続く工程では、上記図５を用いて説明した方法などと同様にして、所望の配線構造を形成する（図示しない）。以上のようにして、本実施の形態１の半導体装置が有するメモリセルを形成することができる。
【００５２】
本実施の形態１の製造方法によれば、上記のように、記憶素子部ｍｒ１の平面的な寸法は１００ｎｍ×１００ｎｍ以下となるように形成できる（例えば上記図１１参照）。通常、このように微細な記憶素子部ｍｒ１を形成した場合、レジスト剥がれや膜剥がれが起こりやすく、プロセス耐性が低くなってしまう。
【００５３】
これに対し、本実施の形態１の半導体装置では、下部電極ＢＥと上部電極ＴＥとが互いに交差する領域に挟まれるようにして記憶素子部ｍｒ１を形成する。従って、パターン剥がれが起こり難く、微細化に強い構造となっている。従って、本実施の形態１のような構成の記憶素子部ｍｒ１を有するメモリセルとすることで、製造歩留まりを向上させることができる。結果として、不揮発性メモリを有する半導体装置の生産性をより向上させることができる。
【００５４】
また、本実施の形態１の製造方法によれば、側壁絶縁膜Ｉｓｗを第１および第２側壁絶縁膜Ｉｓｗ１，Ｉｓｗ２の２重構造となるように形成している。こうすることで、下部電極ＢＥと上部電極ＴＥとの間の距離を確保し、絶縁性を向上させることができる。これにより、本実施の形態１のような構成の記憶素子部ｍｒ１を有するメモリセルとすることで、製造歩留まりを向上させることができる。結果として、不揮発性メモリを有する半導体装置の生産性をより向上させることができる。
【００５５】
また、上述の本実施の形態１の半導体装置およびその製造方法では、記憶素子部ｍｒ１として、厚い強磁性体層Ｆ１、絶縁層Ｉａ、薄い強磁性体層Ｆ２の積層構造からなるＳＴＴ方式の磁気抵抗メモリＭｍ１を適用する例を示した（上記図１参照）。この磁気抵抗メモリＭｍ１の詳しい構成を説明する。両強磁性体層Ｆ１，Ｆ２としては、鉄・ニッケル（ＮｉＦｅ）、鉄・コバルト（ＣｏＦｅ）、鉄・コバルト・ホウ素（ＣｏＦｅＢ）などを適用し得る。また、それらに挟まれる絶縁層Ｉａとしては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化マグネシウム（ＭｇＯ）などを適用し得る。
【００５６】
また、本実施の形態１の磁気抵抗メモリＭｍ１において、強磁性体層Ｆ１，Ｆ２に挟まれる材料として、絶縁膜Ｉａの代わりに、銅を主体とする導体膜を適用しても良い。このように、銅膜などを強磁性体層Ｆ１，Ｆ２で挟んだ構造の磁気抵抗メモリＭｍ１を、Spin Valve方式と称する。Spin Valve方式の磁気抵抗メモリＭｍ１では、書き込み消去動作の速度を向上できるという効果を有する。即ち、不揮発性メモリを有する半導体装置を更に高性能化できる。
【００５７】
また、本実施の形態１のメモリセルでは、記憶素子部ｍｒ１として、図１３に示すような相変化メモリＭｐ１を適用しても良い。相変化メモリＭｐ１は、構成材料の温度による結晶性の変化から生じる抵抗値の変化を、記憶状態に対応させる方式の不揮発性メモリである。相変化メモリＭｐ１としては、ゲルマニウム・アンチモン・テルル（ＧｅＳｂＴｅ，ＧＳＴ）、アンチモン・セレン（ＳｂＳｅ）、ゲルマニウム・テルル（ＧｅＴｅ）、窒素（Ｎ）ドープドＧＳＴ、インジウム（Ｉｎ）ドープドＧＳＴなどといった、所謂カルコゲナイド（Chalcogenide）材料を適用し得る。
【００５８】
また、本実施の形態１のメモリセルでは、記憶素子部ｍｒ１として、図１４に示すような抵抗変化メモリＭｑ１を適用しても良い。抵抗変化メモリＭｑ１は、構成材料への印加電圧の変化により生じる抵抗値の変化を、記憶状態に対応させる方式の不揮発性メモリである。抵抗変化メモリＭｑ１としては、２つの導体層Ｅ１によって、絶縁層Ｉｂを挟んだ構造をしている。抵抗変化メモリＭｑ１を構成する絶縁層Ｉｂとしては、酸化ニッケル（ＮｉＯ）、酸化銅（ＣｕｘＯ）、酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯｘ）などを適用し得る。また、抵抗変化メモリＭｑ１を構成する絶縁層Ｉｂとしては、酸化ストロンチウム・ジルコニウム（ＳｒＺｒＯ３）などといった、所謂ペロブスカイト（Perovskite）材料を適用し得る。また、抵抗変化メモリＭｑ１を構成する導体層Ｅ１は、ニッケルなどの金属膜を適用し得る。
【００５９】
本実施の形態１の半導体装置の製造工程では、記憶素子用膜ＳＴの形成工程（上記図６の工程）において、記憶素子用膜ＳＴとして、上述の各記憶素子部ｍｒ１を構成する材料を形成すれば、各種の記憶素子部ｍｒ１を有するメモリセルを形成できる。
【００６０】
以下では、上述した本実施の形態１のメモリセルをアレイ配置し、メモリアレイを実現させるための構成に関して詳しく説明する。
【００６１】
まず、本実施の形態１のメモリセルの動作制御方法を、図１５を用いて説明する。本実施の形態１のメモリセルは、上述の磁気抵抗メモリＭｍ１からなる記憶素子部ｍｒ１に電気的に接続する選択トランジスタＱｓを有する。選択トランジスタＱｓはＭＩＳトランジスタであり、そのドレインと記憶素子部ｍｒ１とが電気的に接続している。特に、磁気抵抗メモリＭｍ１のうち、上記図１で説明した厚い強磁性体層Ｆ１と選択トランジスタＱｓのドレインが電気的に接続している。そして、磁気抵抗メモリＭｍ１の薄い強磁性体層Ｆ２は、ビット線ＢＬに電気的に接続している。これらの接続状態の具体的な構造は、後に詳しく説明する。選択トランジスタＱｓのゲートは、メモリアレイを構成する他のメモリセルの選択トランジスタＱｓのゲートと一体的に形成されており、ワード線（第１配線）ＷＬを構成している。選択トランジスタＱｓのソースは接地されている。
【００６２】
図１５（ａ）は、本実施の形態１のメモリセルの書き込み動作を説明する説明図である。書き込み動作では、ワード線ＷＬ（選択トランジスタＱｓのゲート）に１．５Ｖの電圧を印加して、選択トランジスタＱｓをオン状態にする。そして、ビット線ＢＬに１．５Ｖの電圧を印加する。これにより、電子ｅは選択トランジスタＱｓからビット線ＢＬに向かって移動するため、磁気抵抗メモリＭｍ１においては厚い強磁性体層Ｆ１に電子ｅが注入される。これは、上記図１（ｂ）を用いて説明した状態と同義である。即ち、磁気抵抗メモリＭｍ１の両強磁性体層Ｆ１，Ｆ２のスピンは同方向に平行になり、書き込み状態となる。この書き込み方式では、１０ｎｓ以下の動作が可能である。
【００６３】
図１５（ｂ）は、本実施の形態１のメモリセルの消去動作を説明する説明図である。消去動作では、ワード線ＷＬ（選択トランジスタＱｓのゲート）に１．５Ｖの電圧を印加して、選択トランジスタＱｓをオン状態にする。そして、ビット線ＢＬに−１．５Ｖの電圧を印加する。これにより、電子ｅはビット線ＢＬから選択トランジスタＱｓに向かって移動するため、磁気抵抗メモリＭｍ１においては薄い強磁性体層Ｆ２に電子ｅが注入される。これは、上記図１（ｃ）を用いて説明した状態と同義である。即ち、磁気抵抗メモリＭｍ１の両強磁性体層Ｆ１，Ｆ２のスピンは反平行になり、消去状態となる。この消去方式では、１０ｎｓ以下の動作が可能である。
【００６４】
図１５（ｃ）は、本実施の形態１のメモリセルの読み出し動作を説明する説明図である。読み出し動作では、ワード線ＷＬ（選択トランジスタＱｓのゲート）に１．５Ｖの電圧を印加して、選択トランジスタＱｓをオン状態にする。そして、ビット線ＢＬに０．３Ｖの電圧を印加する。これにより、選択トランジスタＱｓおよび磁気抵抗メモリＭｍ１に微小電流を流す。この微小電流が流れるか流れないかによって、ビット線ＢＬに誘起される電位を判別し、記憶状態を判別する。より具体的には、上記図１５（ａ）の書き込み動作を受けた磁気抵抗メモリＭｍ１は抵抗値が小さく、上記図１５（ｂ）の消去動作を受けた磁気抵抗メモリＭｍ１は抵抗値が大きいから、これらの状態によって、微小電流の大きさを判別できる。
【００６５】
なお、上記では、厚い強磁性体層Ｆ１が選択トランジスタＱｓに接続され、薄い強磁性体層Ｆ２がビット線ＢＬに接続されているとして説明したが、これらの関係は逆でも良い。その場合、書き込み動作と消去動作とが入れ替わるだけで、動作原理は同様である。
【００６６】
図１６には、上述の制御方式によって動作する本実施の形態１のメモリセルの接続方法の一例を示す。破線で囲まれた領域は、１つのメモリセルＭＣを示す。メモリセルＭＣを構成する選択トランジスタＱｓのドレインは記憶素子部ｍｒ１に接続されている。また、記憶素子部ｍｒ１はビット線ＢＬにも接続されている。ここでは、磁気抵抗メモリＭｍ１からなる記憶素子部ｍｒ１のうち、厚い強磁性体層Ｆ１が選択トランジスタＱｓと接続され、薄い強磁性体層Ｆ２がビット線ＢＬと接続されている。また、選択トランジスタＱｓのゲートはワード線ＷＬを構成している。即ち、上記図１５と同様の接続となっている。
【００６７】
また、メモリセルＭＣを構成する選択トランジスタＱｓのソースはソース線（第３配線）ＳＬに接続されている。上記図１５では、選択トランジスタＱｓのソースは接地されているとして説明したが、本図１６の構成のように、ソース線ＳＬに接続されている方が、より好ましい。なぜなら、上記のようなソース線ＳＬを適用することで、上記図１５（ｂ）で説明した消去動作において、ビット線ＢＬに−１．５Ｖの電圧を印加する代わりに、ソース線ＳＬに１．５Ｖの電圧を印加することで、同様の動作を実現できるからである。これにより、全ての動作を１．５Ｖの単一電源で行うことが可能となり、電源回路を小さくできる。
【００６８】
ビット線ＢＬとソース線ＳＬとは、書き込み／消去パルスおよび読み出し電圧の生成機に接続されている。更に、ビット線ＢＬはセンスアンプＡｍｐに接続されている。
【００６９】
上記の構造のメモリセルをアレイ状に配置した構造を図１７に示す。図のように、複数のメモリセルは、第１方向Ｄ１およびそれに交差する第２方向Ｄ２において行列状に配置されている。そして、行列状に配置された複数のメモリセル同士は、ワード線ＷＬ０，ＷＬ１，・・・，ＷＬｎ−１（以下まとめてワード線ＷＬと呼ぶ）、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｍ−１（以下まとめてビット線ＢＬと呼ぶ）、および、ソース線ＳＬ０，ＳＬ１，・・・，ＳＬｍ−１（以下まとめてソース線ＳＬと呼ぶ）によって電気的に接続されている。
【００７０】
ワード線ＷＬは、第１方向Ｄ１に沿って並んで配置する複数のメモリセルの選択トランジスタＱｓが、そのゲート電極を共有することによって構成される。言い換えれば、第１方向Ｄ１に沿って並んで配置している選択トランジスタＱｓは、ゲート電極を共有する形で構成されるワード線ＷＬによって電気的に接続されている。従って、ワード線ＷＬ自体も、第１方向Ｄ１に沿って延在している。
【００７１】
ビット線ＢＬは、第２方向Ｄ２に沿って並んで配置する複数のメモリセルの記憶素子ｍｒ１に電気的に接続するようにして形成されている。言い換えれば、第２方向Ｄ２に沿って並んで配置している記憶素子ｍｒ１は、ビット線ＢＬによって電気的に接続されている。従って、ビット線自体も、第２方向Ｄ２に沿って延在している。
【００７２】
ソース線ＳＬに関しては、第１方向Ｄ１に沿って並んで配置する選択トランジスタＱｓのソース領域を接続する構成と、第２方向Ｄ２に沿って並んで配置する選択トランジスタＱｓのソース領域を接続する構成とが考えられる。本図１７では、後者の、第２方向Ｄ２に沿って並んで配置する複数のメモリセルの選択トランジスタＱｓのソース領域同士を電気的に接続するようにして形成されているソース線ＳＬの構造を説明する。この構造では、第２方向Ｄ２に沿って並んで配置している選択トランジスタＱｓは、そのソース領域を接続するソース線ＳＬによって電気的に接続されている。従って、ソース線ＳＬ自体も第２方向Ｄ２に沿って延在している。
【００７３】
以上のようにして本実施の形態１のメモリセルを配置、接続することで、大容量の情報を記憶し、高速での動作が可能なメモリセルアレイを実現できる。更に、図１７のメモリアレイでは、ソース線ＳＬを、ワード線ＷＬが延在する第１方向Ｄ１に交差し、かつ、ビット線ＳＬが延在する第２方向Ｄ２に沿って延在させた構造とした。従って、ワード線ＷＬとビット線ＢＬ、および、ワード線ＷＬとソース線ＳＬとを、１つのメモリセルに対して１対１で対応させることができる。これにより、１セルごとの書き込み、消去動作が可能である。
【００７４】
一方、ソース線ＳＬを、ワード線ＷＬが延在する第１方向Ｄ１に沿って、かつ、ビット線ＳＬが延在する第２方向Ｄ２に交差するように延在させた構造を図１８および図１９を用いて説明する。図１８および図１９において、ソース線ＳＬ０，・・・，ＳＬｐ−１（以下まとめてソース線ＳＬと呼ぶ）の延在方向以外は、それぞれ上記図１６および上記図１７の説明と同様である。
【００７５】
このようにしてソース線ＳＬを第２方向Ｄ２に延在させる形でメモリアレイを構成しても、メモリ動作は可能である。ただし、消去動作時に電源からの１．５Ｖバイアスが必要となるソース線ＳＬが、ワード線ＷＬと平行であることから、１つのメモリセルＭＣを消去対象として選択することはできない。即ち、本構成のメモリアレイは、一括消去型（Ｆｌａｓｈ型）の不揮発性メモリとなる。このような構成のメモリアレイでは一括消去型の動作に限定されるものの、セル面積を小さくできるという観点から利点を有する。この点に関して以下図２０，２１を用いて詳しく説明する。図２０は当該一括消去型のメモリセルの要部平面図を示し、図２１には図２０のＡ２−Ａ２線およびＢ２−Ｂ２線に沿って矢印方向に見た断面図を示している。
【００７６】
一括消去型に適用されるメモリセルの平面レイアウトは、以下の点を除いて、上記図２を用いて説明したメモリセルの平面レイアウトと同様である。一括消去型のメモリセルでは、第２方向Ｄ２に沿って隣り合うメモリセルが上部電極ＴＥを共有している。そして、共通の１つのビアプラグｖｐ１に電気的に接続している。これは、上層の配線層において第２方向に延在するビット線ＢＬに接続している。ビット線ＢＬの構造などに関しては、後に詳しく説明する。一括消去型のメモリセルでは、上記のような構造とすることで、選択トランジスタＱｓと記憶素子部ｍｒ１とを平面的に重なる位置に配置できる。この構造の詳細と、もたらされる効果に関して、以下で詳しく説明する。
【００７７】
メモリセルが有する選択トランジスタＱｓは、シリコン基板１上に形成されている。以下では、選択トランジスタＱｓの構成を簡単に説明する。選択トランジスタＱｓはシリコン基板１上において、ＳＴＩ（Shallow Trench Isolation）構造の分離部１０で既定された活性領域１１に形成されている。活性領域１１にはｐ型の半導体領域であるｐウェルｐｗが形成されている。選択トランジスタＱｓは、ｐウェルｐｗ上に順に形成されたゲート絶縁膜ＩＧおよびゲート電極ＥＧを有している。ゲート絶縁膜ＩＧは酸化シリコンを主体とする絶縁膜、ゲート電極ＥＧは多結晶シリコンを主体とする導体膜からできている。ゲート電極ＥＧは、シリコン基板１の第１方向に延在する形でワード線ＷＬを構成している。ゲート電極ＥＧの側壁には側壁酸化膜Ｉｓｗ３が形成されている。側壁酸化膜Ｉｓｗ３は酸化シリコンを主体とする絶縁膜からできている。
【００７８】
ゲート電極ＥＧの側方下部のｐウェルｐｗ内には、ｎ型の半導体領域であるｎ型ソース領域（ソース領域）ｎｓおよびｎ型ドレイン領域（ドレイン領域）ｎｄが形成されている。特に、ｎ型ソース領域ｎｓに関しては、第１方向Ｄ１に延在する複数の選択トランジスタＱｓのｎ型ソース領域ｎｓ同士を電気的に接続するようにして形成されている。即ち、ｎ型ソース領域ｎｓは、複数の選択トランジスタＱｓのｎ型ソース領域ｎｓを共有する形で第１方向Ｄ１に延在して、ソース線ＳＬを構成している。
【００７９】
ｎ型ソースおよびドレイン領域ｎｓ，ｎｄのゲート電極ＥＧ側の端部には、ｎ型の半導体領域であるｎ型エクステンション領域ｎｅが形成されている。ｎ型エクステンション領域ｎｅのｎ型不純物濃度は、ｎ型ソースおよびドレイン領域ｎｓ，ｎｄのｎ型不純物濃度よりも低い。ｎ型ソースおよびドレイン領域ｎｓ，ｎｄの表面と、ゲート電極ＥＧの表面とには、金属シリサイド層１２が形成されている。
【００８０】
メモリセルの下部電極ＢＥは、層間絶縁膜ＩＬ内に配置されたコンタクトプラグｃｐ１によって、選択トランジスタＱｓのｎ型ドレイン領域ｎｄ上の金属シリサイド層１２に電気的に接続されている。このようにして、金属シリサイド層１２を介して、選択トランジスタＱｓのｎ型ドレイン領域ｎｄと下部電極ＢＥとが電気的に接続されている。
【００８１】
メモリセルにおける記憶素子部ｍｒ１、下部電極ＢＥ、上部電極ＴＥなどの基本構造は、上記図３を用いて説明した構造と同様である。ただし、上述のように、第２方向Ｄ２において隣り合うメモリセル同士は上部電極ＴＥを共有し、それに電気的に接続するビアプラグを介して、第２方向Ｄ２に延在するビット線ＢＬに電気的に接続している。なお、上部電極ＴＥは、図２１において切断されているように見える箇所であっても、図面に現れない部分で一体的に形成され、電気的に接続されている。それを分かりやすくするために、図中に破線を付した。破線で結ばれた上部電極ＴＥどうしは、図面に現れない部分で電気的に接続している。
【００８２】
以上のように、一括消去型のメモリセルでは、第１方向Ｄ１に沿って配置する複数の選択トランジスタＱｓのｎ型ソース領域ｎｓを共有させてソース線ＳＬを構成することで、選択トランジスタＱｓと記憶素子部ｍｒ１の配置関係を単純化できる。より具体的には、１つのメモリセルを構成する記憶素子部ｍｒ１と選択トランジスタＱｓとの位置関係において、記憶素子部ｍｒ１は、選択トランジスタＱｓのゲート電極ＥＧに対して平面的に重なる位置に配置することができる。
【００８３】
例えば、上記図１７で説明したようにワード線ＷＬとソース線ＳＬとを交差させるように配置させたい場合、第１方向Ｄ１に延在するワード線ＷＬを回避させてソース線ＳＬを結線しなければならない。そのため、ｎ型ソース領域ｎｓを共有させるのではなく、上層配線を用いてソース線ＳＬを形成しなければならない。これにより、配線構造は複雑になり、ワード線ＷＬに重なる位置に記憶素子部ｍｒ１を配置するのは困難になる。
【００８４】
これに対して、一括消去型のメモリセルでは、上記図１９を用いて説明したように、ワード線ＷＬとソース線ＳＬとを平行に配置して良いから、上層の配線によらずとも、ｎ型ソース領域ｎｓを共有させることでソース線ＳＬを構成できる。これにより、記憶素子部ｍｒ１と選択トランジスタＱｓのゲート電極ＥＧとが平面的に重なるように配置できる。このように、記憶素子部ｍｒ１と選択トランジスタＱｓのゲート電極とを平面的に重ねて配置することで、メモリセルの占有面積を小さくすることができる。このように、一括消去型のメモリセルによれば、本実施の形態１で示した生産性の高いメモリ構造において、高集積化が可能となる。例えば、選択トランジスタＱｓのゲート長をＦとすれば、１つのメモリセルの平面的な寸法として、第１方向Ｄ１に沿った寸法を２Ｆ程度、第２方向Ｄ２に沿った寸法を３〜４Ｆ程度とすることができる。結果として、より高集積化し得る不揮発性メモリを備えた半導体装置の生産性をより向上できる。
【００８５】
また、図２２に示すように、上記の一括消去型のメモリセルにおいて、記憶素子部ｍｒ１に接続する下部電極ＢＥと上部電極ＴＥとの位置関係を入れ替えても良い。即ち、上部電極ＴＥを、接続配線ＥＬ１およびコンタクトプラグｃｐ１を介して、選択トランジスタＱｓのｎ型ドレイン領域ｎｄに接続させる。また、下部電極ＢＥを、第２方向Ｄ２に沿って隣り合うメモリセルで共有させ、ビアプラグｖｐ１を介してビット線ＢＬに接続させる。このような配線構造とすることで、上記図１５を用いて説明したように、書き込み動作と消去動作の電圧条件を入れ替えて動作する不揮発性メモリを実現できる。
【００８６】
また、図２３に示すように、上記の一括消去型のメモリセルにおいて、ソース線ＳＬとして金属配線を適用する方が、より好ましい。具体的には、第１方向Ｄ１に沿って並んで配置した選択トランジスタＱｓのｎ型ソース領域ｎｓの金属シリサイド１２にはコンタクトプラグｃｐ１が接続されている。そして、接続配線ＥＬ１と同じ配線層に、コンタクトプラグｃｐ１と接続するソース線ＳＬが配置されている。このソース線ＳＬは金属配線であり、層間絶縁膜ＩＬ内に配置されている。言い換えれば、当該メモリセルでは、ソース線ＳＬは、ｎ型ソース領域ｎｓを共有することで形成されるのではなく、金属配線を用いて構成する。このように金属配線を適用することで、ｎ型拡散層を用いた場合よりも抵抗値が下がり、より高速での動作が可能となる。また、素子分離によらず微細化を施せるので、狭ピッチ化による高集積化が可能となる。結果として、より高性能化し得る不揮発性メモリを備えた半導体装置の生産性をより向上できる。なお、上記のようにソース線ＳＬを金属配線として導入した場合、層間絶縁膜ＩＬ中の配線層が、一層増えることになる。
【００８７】
次に、図２４〜図２７を用いて、本実施の形態１のメモリセルにおける、他の態様の上部電極ＴＥまたは下部電極ＢＥを有する構造を説明する。
【００８８】
上述のように、本実施の形態１のメモリセルでは、記憶素子部ｍｒ１は、互いに交差する下部電極ＢＥと上部電極ＴＥとが平面的に重なる位置に挟まれるようにして配置される。これら下部電極ＢＥおよび上部電極ＴＥは、図２４（ａ）に示すように、平面的に見て互いに直交していても良いし、図２４（ｂ）に示すように、平面的に見て互いに直交しないように斜めに配置されていても良い。
【００８９】
本実施の形態１のメモリセルでは、下部電極ＢＥと上部電極ＴＥとが重なる位置に記憶素子部ｍｒ１が形成される。この重なり部分の面積は、下部電極ＢＥと上部電極ＴＥとが直交するときに最も大きくなり、斜めにするに従ってより小さくなっていく。即ち、図２４（ａ）の記憶素子部ｍｒ１よりも、図２４（ｂ）の記憶素子部ｍｒ１の方が、上下部電極ＢＥ，ＴＥに接続している磁区の面積は小さくなっている。ここで、記憶素子部ｍｒ１としては、上述のような特性を有するＳＴＴ方式の磁気抵抗メモリＭｍ１を適用している。このようなＳＴＴ方式の磁気抵抗メモリＭｍ１では、記憶素子部ｍｒ１に電流を流すことによって、書き込み・消去状態を変化させる。従って、磁区の面積が小さいほど、書き込み時のスイッチング電流を小さくすることができる。言い換えれば、下部電極ＢＥと上部電極ＴＥの交差を斜めにすればするほど磁区の面積が小さくなり、本実施の形態１のメモリセルをより低い消費電力で動作させることができる。結果として、より高性能化し得る不揮発性メモリを備えた半導体装置の生産性をより向上できる。
【００９０】
図２５には、上記図２を用いて説明した構造のメモリセルにおいて、上記の斜め接続方式を適用した構造を示している。上部電極ＴＥを下部電極ＢＥに対して直交させず、斜めになるように接続している。図２５のＡ３−Ａ３線およびＢ３−Ｂ３線に沿って矢印方向に見た断面図は、上記図２のＡ１−Ａ１線およびＢ１−Ｂ１線に沿って矢印方向に見た断面図３と同様である。
【００９１】
図２６には、上記図２０を用いて説明した一括消去型のメモリセルにおいて、上記の斜め接続方式を適用した構造を示している。上部電極ＴＥを下部電極ＢＥに対して直交させず、斜めになるように接続している。図２６のＡ４−Ａ４線およびＢ４−Ｂ４線に沿って矢印方向に見た断面図は、上記図２０のＡ２−Ａ２線およびＢ２−Ｂ２線に沿って矢印方向に見た断面図２１と同様である。
【００９２】
また、本実施の形態１のメモリセルにおいて、下部電極ＢＥと層間絶縁膜ＩＬとの境界部や、上部電極ＴＥと層間絶縁膜ＩＬとの境界部にヨーク層（クラッド層とも言う）を備えている方が、より好ましい。その構造の一例について図２７を用いて説明する。図２７は、本実施の形態１のメモリセルにおいて、上記図３と同じ箇所の断面を示している。
【００９３】
下部電極ＢＥの下面であって層間絶縁膜ＩＬとの境界部にはヨーク層ＹＫが配置されている。また、上部電極ＴＥの上面であって層間絶縁膜ＩＬとの境界部には同様のヨーク層ＹＫが配置されている。このヨーク層ＹＫは、鉄・ニッケル（ＮｉＦｅ）に代表されるようなパーマロイからできている。パーマロイは、抵抗が低い磁性材料（磁性導体膜と称する）である。このような磁性導体膜からなるヨーク層ＹＫによって、上下部電極ＢＥ，ＴＥを覆うことで、ローカル配線が更に低抵抗化され、かつ、磁気抵抗メモリＭｍ１の書き換え効率を向上できる。結果として、より高性能化し得る不揮発性メモリを備えた半導体装置の生産性をより向上できる。
【００９４】
なお、上述の斜め接続方式の上下部電極ＢＥ，ＴＥに対してこのヨーク層ＹＫを適用しても、より効果的である。
【００９５】
また、上記では、図２８（ａ）および（ｂ）に示すように、１つの記憶素子部ｍｒ１と１つの選択トランジスタＱｓとで構成される１つのメモリセルＭＣによって、１ビットの情報を記憶するとして説明した。これを、１Ｔ（Transistor）−１Ｒ（Resistor）方式と称する。一方、図２９（ａ）および（ｂ）に示すように、２つのメモリセルＭＣによって１ビットの情報を記憶するような構成であっても良い。これを２Ｔ−２Ｒ方式と称する。
【００９６】
磁気抵抗メモリＭｍ１の読み出し動作では、ビット線ＢＬに誘起された電位をセンスアンプＡｍｐで増幅して読み出す。１Ｔ−１Ｒ方式の読み出しでは、ビット線ＢＬに誘起された電位が高電位ＶＨであるか低電位ＶＬであるかの判別のために、両者の間の高さの電位である参照電位Ｖｒｅｆが必要になる。図３０（ａ）に示すように、１Ｔ−１Ｒ方式では、読み出し動作時にビット線に誘起された電位を参照電位Ｖｒｅｆと比較して、差分電位Ｖｄによって、記憶状態を読み出す。この場合、ＭＲ（Magneto-Resistance）比の小さいものでは、動作が不安定になる可能性がある。
【００９７】
これに対し、２Ｔ−２Ｒ方式では、１Ｔ−１Ｒ型メモリセルＭＣを２個組み合わせて、互いに逆のデータを保持する。そして、図３０（ｂ）に示すように、片方のメモリセルＭＣのビット線ＢＬ２を直接参照して、もう片方のメモリセルＭＣのビット線ＢＬ１に誘起された電位を差分電位Ｖｄとして読み出すから、参照電位を必要としない。従って、ＭＲ比の小さいものであっても、安定して動作させることができる。従って、メモリ動作をより安定化させるという観点からは、図２９のような２Ｔ−２Ｒ方式のメモリセルＭＣとした方が、より好ましい。ただし、メモリセルＭＣの小面積化の観点からは、１Ｔ−１Ｒ方式のメモリセルＭＣとした方が、より好ましい。なお、２Ｔ−２Ｒ方式のメモリセルＭＣで使用する素子は４素子であるから、通常６素子用いるＳＲＡＭのメモリセルと比較すれば、２Ｔ−２Ｒ方式のメモリセルＭＣであっても、セル面積は十分小さい。
【００９８】
（実施の形態２）
本実施の形態２では、他の動作方式による磁気抵抗メモリとして、制御線を用いた構造のメモリセルを説明する。
【００９９】
図３１には、本実施の形態２の磁気抵抗メモリＭｍ２の動作原理を説明するための説明図を示している。本実施の形態２の磁気抵抗メモリＭｍ２は、上記実施の形態１の磁気抵抗メモリＭｍ１の構成に加え、記憶素子部ｍｒ１に磁場の影響を与えることができる制御用配線ＤＬを有している。制御用配線ＤＬは、ビット線ＢＬと交差するようにして配置されており、ビット線ＢＬと制御用配線ＤＬとによって、１つのメモリセルを選択できる。本実施の形態２の磁気抵抗メモリＭｍ２の他の構成は、上記実施の形態１の磁気抵抗メモリＭｍ１と同様である。
【０１００】
書き込みおよび消去動作では、図３１（ａ）に示すように、交差する２つの電流線であるビット線ＢＬと制御用配線ＤＬに電流を流す。互いの電流線には磁場ｍｆが発生する。そして、互いの電流線が交差する地点のメモリセル（選択セル）には、合成磁場が生じることになる。この合成磁場によって、磁気抵抗メモリＭｍ２の磁化状態を変化させることができる。磁気抵抗メモリＭｍ２の両強磁性体層Ｆ１，Ｆ２のスピンが同方向に平行であれば抵抗値は小さく（書き込み状態）、反平行であれば抵抗値は高い（消去状態）。このようにして、記憶状態を制御することができる。通常は、ビット線ＢＬの電流の向きによって、薄い強磁性体層Ｆ２のスピンの向きを変える。
【０１０１】
読み出し動作は、上記図１５（ｃ）の説明と同様である。即ち、図３１（ｂ）に示すように、選択トランジスタＱｓをオン状態としてビット線ＢＬに０．３Ｖの電圧を印加することで、微小電流を流す。この微小電流が流れるか流れないかによって、ビット線ＢＬに誘起される電位を判断することで、記憶状態を読み出す。
【０１０２】
このような動作原理に基づく本実施の形態２のメモリセルの構造を、図３２，３３を用いて説明する。図３２は本実施の形態２のメモリセルの要部平面図を示し、図３３は図３２のＡ５−Ａ５線、Ｂ５−Ｂ５線、および、Ｃ５−Ｃ５線に沿って矢印方向に見た要部断面図を示す。本実施の形態２のメモリセルは、以下で説明する構成を除いて、上記実施の形態１のメモリセルと同様の構成を有している。
【０１０３】
本実施の形態２のメモリセルは、記憶素子部ｍｒ１および下部電極ＢＥの下部に、絶縁層Ｉｃを隔てて、制御用配線ＤＬを有している。言い換えれば、層間絶縁膜ＩＬ内において、下層から順に、制御用配線ＤＬ、絶縁層Ｉｃ、下部電極ＢＥ、記憶素子部ｍｒ１、および、上部電極ＴＥが積層された構造を有する。そして、その積層膜を跨ぐようにして、上部電極ＴＥが形成されている。積層膜の側壁と上部電極ＴＥとは、窒化シリコンを主体とする側壁絶縁膜Ｉｓｗによって絶縁されている。
【０１０４】
上部電極ＴＥの端部は、層間絶縁膜ＩＬ内において第２方向Ｄ２に延在するビット線ＢＬに電気的に接続している。このビット線ＢＬは、第２方向に沿って隣り合って配置する他のメモリセルの同様の上部電極ＴＥに電気的に接続している。このような構造を繰り返すことで、第２方向Ｄ２に沿って並んで配置するメモリセルの上部電極ＴＥ同士は、ビット線ＢＬによって電気的に接続されている。
【０１０５】
制御用配線ＤＬは、層間絶縁膜ＩＬ内において第１方向Ｄ１に延在している。特に、側壁絶縁膜Ｉｓｗに遮断されることなく、第１方向Ｄ１に沿って隣り合って配置する他のメモリセルの同様の制御用配線ＤＬにまで延在し、電気的に接続している。このような構造を繰り返すことで、第１方向Ｄ１に沿って並んで配置するメモリセルの制御用配線ＤＬ同士は電気的に接続されている。
【０１０６】
本実施の形態２のメモリセルにおいても、下部電極ＢＥと選択トランジスタ（図示しない）のドレイン領域とを電気的に接続する構造は、上記実施の形態１のメモリセルと同様である。ただし、上記実施の形態１のメモリセルと異なり、本実施の形態２のメモリセルでは、下部電極ＢＥの下には絶縁膜Ｉｃを介して制御用配線ＤＬが配置されているため、上記図３のように、下方から接続配線を介してコンタクトプラグｃｐ１によって選択トランジスタに接続することが困難である。
【０１０７】
そこで、本実施の形態２のメモリセルでは、下部電極ＢＥに引き出し部を備えることで、配線の引き出しを実現する。より具体的には、下部電極ＢＥは延在する端部において、他の部分よりも平面的に幅広な引き出し部ｓｈを有する。また、引き出し部ｓｈの側方下部の層間絶縁膜ＩＬ内には、コンタクトプラグｃｐ１を介して選択トランジスタのドレイン領域と電気的に接続している接続配線ＥＬ１が配置されている。そして、下部電極ＢＥの引き出し部ｓｈと、接続配線ＥＬ１とを電気的に接続する配線構造が配置されている。配線構造は、より具体的には、引き出し部ｓｈに接続し、層間絶縁膜ＩＬ内に配置されたビアプラグｖｐ２と、接続配線ＥＬ１に接続し、層間絶縁膜ＩＬ内に配置されたビアプラグｖｐ３と、両ビアプラグｖｐ２，ｖｐ３を接続する接続配線ＥＬ２からなる。このようにして、本実施の形態２のメモリセルの下部電極ＢＥは、引き出し部ｓｈ、ビアプラグｖｐ２、接続配線ＥＬ２、ビアプラグｖｐ３、接続配線ＥＬ１、および、コンタクトプラグｃｐ１を介して、選択トランジスタのドレイン領域に電気的に接続されている。
【０１０８】
その他のワード線ＷＬやソース線ＳＬなどの態様に関しても、上記実施の形態１で説明したものと同様である。
【０１０９】
以上が本実施の形態２のメモリセルの基本構造である。これにより、上記図３１で説明したメモリ動作を実現できる。
【０１１０】
ここで、本実施の形態２の半導体装置では、下部電極ＢＥおよび上部電極ＴＥの配線幅は、例えば１００ｎｍ以下とすることができる。即ち、下部電極ＢＥと上部電極ＴＥとが重なる部分に配置されている記憶素子部ｍｒ１の平面的な寸法は、１００ｎｍ×１００ｎｍ以下となる。通常、このように微細な記憶素子部ｍｒ１を形成した場合、レジスト剥がれや膜剥がれが起こりやすく、プロセス耐性が低くなってしまう。
【０１１１】
これに対し、本実施の形態１の半導体装置では、下部電極ＢＥと上部電極ＴＥとが互いに交差する領域に記憶素子部ｍｒ１を形成するため、パターン剥がれに強く、微細化に強い構造となっている。従って、本実施の形態１のような構成の記憶素子部ｍｒ１を有するメモリセルとすることで、製造歩留まりを向上させることができる。結果として、不揮発性メモリを有する半導体装置の生産性を向上させることができる。
【０１１２】
他の構成要素がもたらす効果に関しては、上記実施の形態１で同様の構成要素を有することでもたらされる効果と同様であり、ここでの重複した説明は省略する。
【０１１３】
また、図３４に示すように、本実施の形態２の半導体装置が有するメモリセルにおいても、上記実施の形態１で上記図２７を用いて説明したヨーク層ＹＫと同様のヨーク層ＹＫを備えている方が、より好ましい。その理由は、上記図２７を用いて説明した通りである。
【０１１４】
また、上述の下部電極ＢＥと選択トランジスタのドレイン領域との接続のための配線引き出し構造は、以下で図３５および図３６を用いて説明する構造にする方が、より好ましい。図３５は、上記図３２の平面図に対応する要部平面図であり、図３６は図３５のＣ６−Ｃ６線に沿って矢印方向に見た要部断面図である。この構造では、下部電極ＢＥの引き出し部ｓｈを、平面的に見て、接続配線ＥＬ１に近付く方向により幅広に形成されている。そして、下部電極ＢＥの引き出し部ｓｈと接続配線ＥＬ１とは、両者の一部に平面的に重なるようにして一体的に形成されたシェアードコンタクト（共有接続導体部）ｓｃによって、電気的に接続されている。
【０１１５】
このようなシェアードコンタクトｓｃを適用した構造とすることで、メモリセルの面積をより縮小することができる。更に、製造工程を簡略化できる。結果として、より高性能化し得る不揮発性メモリを備えた半導体装置の生産性をより向上できる。
【０１１６】
更に、本実施の形態２のメモリセルを有する半導体装置において、上記実施の形態１において説明したような、２重の側壁絶縁膜Ｉｓｗを適用することは、記憶素子部ｍｒ１周辺の導体部の接合リークを防ぐだけでなく、下記の観点からも有効である。
【０１１７】
上記図３６からも分かるように、下部電極ＢＥの引き出し部ｓｈ周辺では、側壁絶縁膜Ｉｓｗは、シェアードコンタクトｓｃと制御用配線ＤＬとを絶縁する役割も担っている。そこで、図３７に示すように、側壁絶縁膜Ｉｓｗを、第１側壁絶縁膜Ｉｓｗ１と第２側壁絶縁膜Ｉｓｗ２との２重構造とする。これにより、側壁絶縁膜Ｉｓｗは加工工程中の削れや剥がれなどが起こり難くなる。従って、シェアードコンタクトｓｃと制御用配線ＤＬとの間の絶縁性を向上させることができる。これにより、本実施の形態２のような構成の磁気抵抗メモリＭｍ２を有するメモリセルとすることで、製造歩留まりを向上させることができる。結果として、不揮発性メモリを有する半導体装置の生産性をより向上させることができる。
【０１１８】
また、図３８に示すように、上部電極ＴＥとビット線ＢＬとを同じ導体材料（ローカル配線）によって一体的に形成する方が、より好ましい。これにより、上部電極ＴＥおよびビット線ＢＬの延在方向と交差する第１方向Ｄ１において、メモリセルの面積をより縮小しやすい構造となる。結果として、より高性能化し得る不揮発性メモリを備えた半導体装置の生産性をより向上できる。
【０１１９】
上記図３８では、シェアードコンタクトｓｃを適用したメモリセルにおいて、上部電極ＴＥとビット線ＢＬとをローカル配線化した構造を示したが、これらの技術は独立して適用して、それぞれ効果的である。即ち、シェアードコンタクトｓｃを適用しない上記図３２の構造のメモリセルにおいて、ビット線ＢＬをローカル配線化しても、同様に効果的である。
【０１２０】
また、上記実施の形態１で上記図２４〜２６を用いて説明した上下部電極ＢＥ，ＴＥの斜め接続方式は、本実施の形態２のメモリセルに適用して、同様に効果的である。
【０１２１】
また、上記実施の形態１で上記図２８〜３０を用いて説明した２Ｔ−２Ｒ方式は、本実施の形態２のメモリセルに適用して、同様に効果的である。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２３】
例えば、上記実施の形態１および２では、ＭＩＳトランジスタのドレイン領域に磁気抵抗メモリを接続する構造を示した。このほかに、ＳＯＩ（Silicon On Insulator）基板を使ったＭＩＳトランジスタなどにも適用することが可能である。
【産業上の利用可能性】
【０１２４】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【符号の説明】
【０１２５】
１  シリコン基板（半導体基板）
２  コンタクトホール
３  導体膜
４  下部電極用導体膜（第１電極用導体膜）
５，ｅｃ  キャップ導体膜
６  キャップ絶縁膜
７，９  フォトレジスト膜
８  上部電極用導体膜（第２電極用導体膜）
１０  分離部
１１  活性領域
１２  金属シリサイド層
Ａｍｐ  センスアンプ
ＢＥ  下部電極（第１電極）
ＢＬ  ビット線（第２配線）
ｃｐ１  コンタクトプラグ（接続プラグ）
Ｄ１  第１方向
Ｄ２  第２方向
ＤＬ  制御用配線
ｅ  電子
Ｅ１  導体層
ＥＧ  ゲート電極
ＥＬ１  接続配線
Ｆ１  厚い強磁性体層
Ｆ２  薄い強磁性体層
Ｉａ，Ｉｂ，Ｉｃ  絶縁層
ＩＧ  ゲート絶縁膜
ＩＬ  層間絶縁膜
Ｉｓｗ  側壁絶縁膜
Ｉｓｗ１  第１側壁絶縁膜
Ｉｓｗ２  第２側壁絶縁膜
Ｉｓｗ３  側壁酸化膜
ＭＣ  メモリセル
ｍｆ  磁場
Ｍｍ１，Ｍｍ２  磁気抵抗メモリ
Ｍｐ１  相変化メモリ
Ｍｑ１  抵抗変化メモリ
ｍｒ１  記憶素子部
ｎｄ  ｎ型ドレイン領域（ドレイン領域）
ｎｅ  ｎ型エクステンション領域
ｎｓ  ｎ型ソース領域（ソース領域）
ｐｗ  ｐウェル
Ｑｓ  選択トランジスタ
ｓｃ  シェアードコンタクト（共有接続導体部）
ＳＬ  ソース線（第３配線）
ｓｈ  引き出し部
ＳＴ  記憶素子用膜
ＴＥ  上部電極（第２電極）
Ｖｄ  差分電位
ＶＨ  高電位
ＶＬ  低電位
ｖｐ１，ｖｐ２，ｖｐ３  ビアプラグ
Ｖｒｅｆ  参照電位
ＷＬ  ワード線（第１配線）
ＹＫ  ヨーク層
【図１】
2010182849.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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