(57)【要約】【課題】ＡＤ変換時のデジタル信号のビット数を可変設定できるようにすると共に、ＡＤ変換器全体としての消費電力を低減できるようにする。【解決手段】複数の基準電圧を発生する基準電圧発生部１１と、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、基準電圧発生部１１から供給される基準電圧とを比較して比較結果信号を出力する複数のコンパレータと、ここから出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力するエンコーダ１４と、ここから得られるデジタル信号のビット数の出力要求に対応して複数のコンパレータの中から選択される所定のコンパレータの動作を制限するスイッチ制御部１５とを備えるものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の基準電圧を発生する基準電圧発生部と、
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較して比較結果信号を出力する複数の比較部と、
前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、
前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを備えるアナログ・デジタル変換器。
【請求項２】
前記制御部は、
前記信号出力部から得られるデジタル信号のビット数の出力要求信号を入力し、
前記出力要求信号に対応して複数の比較部の中から所定の比較部を選択し、
選択した前記比較部を前記基準電圧発生部に接続して動作させ、残りの前記比較部の動作を停止する請求項１に記載のアナログ・デジタル変換器。
【請求項３】
複数の前記比較部の中から選択される所定の比較部と前記基準電圧を供給する基準電圧発生部とを接続するスイッチ部を備え、
前記制御部は、
前記信号出力部から得られるデジタル信号のビット数の出力要求信号に基づいて前記スイッチ部の切り換え制御を実行する請求項２に記載のアナログ・デジタル変換器。
【請求項４】
前記基準電圧発生部は、
複数の抵抗が直列に接続された抵抗分圧回路を有し、
前記抵抗分圧回路は、高電位側の電源と低電位側の電源との間に接続され、
前記抵抗分圧回路の抵抗と抵抗の接続点から基準電圧が前記スイッチ部に引き出される請求項３に記載のアナログ・デジタル変換器。
【請求項５】
前記スイッチ部は、
前記抵抗分圧回路に接続され、
前記制御部は、
前記抵抗分圧回路から前記スイッチ部へ引き出される基準電圧を切り換えて前記比較部に供給する請求項３に記載のアナログ・デジタル変換器。
【請求項６】
隣接する上位の前記比較部の比較結果信号と下位の前記比較部の比較結果信号とを論理演算して論理演算信号を出力する論理演算部を備える請求項１に記載のアナログ・デジタル変換器。
【請求項７】
複数の基準電圧を発生するステップと、
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された複数の前記基準電圧とを順次比較して比較結果信号を生成するステップと、
前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、
前記デジタル信号のビット数の出力要求を入力するステップと、
入力された前記ビット数の出力要求に対応して複数の比較動作の中から選択される所定の比較動作を制限するステップとを有するアナログ・デジタル変換方法。
【請求項８】
アナログ信号をデジタル信号に変換して出力するアナログ・デジタル変換部と、
前記アナログ・デジタル変換部から出力されるデジタル信号のビット数を判別して当該アナログ・デジタル変換部に対してビット数の出力を要求するための信号を出力する信号処理部とを備え、
前記アナログ・デジタル変換部は、
複数の基準電圧を発生する基準電圧発生部と、
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較する複数の比較部と、
前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、
前記信号処理部からビット数の出力要求信号を入力し、前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを有する信号処理システム。
【請求項９】
前記信号処理部は、
前記アナログ信号が無線受信される場合であって、
無線受信された前記アナログ信号の無線方式を判別し、当該無線方式に基づいて前記アナログ・デジタル変換部にビット数の出力要求信号を出力する請求項８に記載の信号処理システム。
【請求項１０】
前記アナログ信号の無線方式と前記アナログ・デジタル変換部のビット数とを対応付けた参照テーブルを格納した記憶部が備えられる請求項９に記載の信号処理システム。
【請求項１１】
前記信号処理部は、
前記アナログ信号が変調される場合であって、
変調された前記アナログ信号の変調方式を判別し、当該変調方式に基づいて前記アナログ・デジタル変換部にビット数の出力要求信号を出力する請求項８に記載の信号処理システム。
【請求項１２】
前記アナログ信号の変調方式と前記アナログ・デジタル変換部のビット数とを対応付けた参照テーブルを格納した記憶部が備えられる請求項１１に記載の信号処理システム。
【請求項１３】
前記信号処理部は、
前記アナログ信号の信号対雑音レベルを検出し、当該信号対雑音レベルに基づいて前記アナログ・デジタル変換部にビット数の出力要求信号を出力する請求項８に記載の信号処理システム。
【請求項１４】
前記アナログ信号の信号対雑音レベルと前記アナログ・デジタル変換部のビット数とを対応付けた参照テーブルを格納した記憶部が備えられる請求項１３に記載の信号処理システム。
【請求項１５】
アナログ信号をデジタル信号に変換して出力する信号処理システムが、
複数の基準電圧を発生するステップと、
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された前記基準電圧とを比較して比較結果信号を生成するステップと、
前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、
出力される前記デジタル信号のビット数を判別して当該ビット数の出力を要求するための信号を生成するステップと、
生成された前記ビット数の出力を要求するための信号に基づいて複数の比較動作の中から選択される所定の比較動作を制限するステップとを有する信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法に関する。そして、映画映像や、コンピュータ画像等を搬送する搬送周波数が３０ＧＨｚ乃至３００ＧＨｚのミリ波帯の信号を高速にアナログ・デジタル変換するミリ波信号処理システムに適用可能なものである。  
【背景技術】
【０００２】
近年、映画映像やコンピュータ画像等の情報量の膨大化に伴い、有線・無線に関わらず、高速で大容量のデジタル通信への要求が高まっている。このような高速で大容量のデジタル通信において、ミリ波等の変調信号を高速に伝送する装置が使用される場合が多くなってきた。この種の高速信号受信システムでは、ミリ波等の高速な変調信号をアナログ・デジタル変換器でＡＤ変換してＡＤ変換後のデジタル信号をデジタル処理部に出力する。デジタル処理部では、ＤＣ電圧を注入同期回路にフィードバックすることが要求される。この種のＡＤ変換器には高速動作可能なフラッシュ型のＡＤコンバータが使用される場合が多い。
【０００３】
図１４は従来例に係るＡＤコンバータ１０の構成例を示すブロック図である。図１４に示すｎビット構成のＡＤコンバータ１０は、基準電圧発生部１、コンパレータ群３及びエンコーダ４を備えて構成される。基準電圧発生部１は、ｎ種類の基準電圧Ｖref１〜Ｖrefｎを発生するラダー抵抗回路を成している。
【０００４】
基準電圧発生部１は、ｎ個の抵抗Ｒｉ（ｉ＝１〜ｎ）が直列に接続されて構成される。この基準電圧発生部１が高電位側の電源（Ｖref  High）と低電位側の電源（Ｖref  Ｌow）との間に接続される。基準電圧発生部１の抵抗Ｒ１とＲ２の接続点、抵抗Ｒ２とＲ３の接続点、抵抗ＲｉとＲｉ＋１の接続点、抵抗Ｒｎ−１とＲｎの接続点、抵抗Ｒｎと低電位側の電源の接続点を含めて合計でｎ種類の基準電圧Ｖref１〜Ｖrefｎが引き出される。
【０００５】
基準電圧発生部１にはコンパレータ群３が接続される。コンパレータ群３には、ｎ−１個のコンパレータＣＯｉ（ｉ＝１〜ｎ−１）が設けられる。コンパレータＣＯｉの各々はアナログ信号Ｓinを入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号Ｓinの電圧レベルＶinと、基準電圧発生部１から供給される基準電圧Ｖrefｉとを比較して比較結果信号を出力する。コンパレータ群３にはエンコーダ４が接続される。エンコーダ４は、コンパレータＣＯｉから出力される比較結果信号を”０”，”１”の二値に符号化したｎビットのデジタル信号Ｓoutを出力する。このようにＡＤコンバータ１０を構成すると、ミリ波のアナログ信号を高速にデジタル信号に変換できるというものである。
【０００６】
この種のミリ波のアナログ信号をデジタル信号に変換するＡＤコンバータに関連して、特許文献１には、ＡＤ変換装置、電子機器及び受信装置が開示されている。この電子機器はＡＤ変換装置、周波数制御手段及び電流制御手段を備え、このＡＤ変換装置によれば、複数のサブＡＤ変換回路、増幅器及び電流切換手段を備え、複数のサブＡＤ変換回路は直列に接続される。増幅器は、サブＡＤ変換回路間に挿設され、次段のサブＡＤ変換回路への入力信号を増幅する。電流切換回路は増幅器の動作周波数の切換に応じて発せられた電流制御信号を受けて、増幅器に供給する電流を切り換える。
【０００７】
これを前提にして、周波数制御手段は、ＡＤ変換装置が、複数の系列の入力信号を時分割で変換するとき、入力信号の系列の数に応じて動作周波数を切り換える。周波数制御手段は、入力信号の系列の数が多いほど、動作周波数を高くし、電流制御手段は、動作周波数が高いほど、増幅器に供給する電流を大きくするようにした。このように、電子機器を構成すると、増幅器を有する回路の消費電力を低減できるというものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０７２７４２号公報（第５頁１図）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来例に係るＡＤコンバータ及びこれを実装した無線通信システムによれば、次のような問題がある。
【００１０】
ｉ．フラッシュ型のＡＤコンバータ１０によれば、コンパレータ群３が消費電力の大部分を消費するので、この部分の電力を低減させることが大きな課題となっている。特許文献１に見られるようなＡＤ変換装置によれば、その回路の構成上、コンパレータをビット数分搭載しているので、フラッシュ型のＡＤコンバータ１０のビット数をｘだけ上げようとすると、２のｘ乗分の消費電力が増加してしまう。
【００１１】
ii．今後、ＡＤコンバータ１０を実装した無線通信システムによれば、マルチモード化及びマルチバンド化して行く傾向にある。また、無線通信システムの動作モードにより、通信速度や通信距離等が異なることは、周知の事実である。ＡＤコンバータ１０でいうと、必要となるビット数が動作モードによって大きく異なることを意味している。このような傾向の中で、それぞれの無線通信システムにおいて、その数分だけＡＤコンバータ１０を実装した受信ブロックを構成することは、現実的に困難である。そこで、ＡＤコンバータ１０を共有にしたいという要望がある。
【００１２】
iii．因みに、無線通信システムの中でＡＤコンバータ１０を共有した場合に、必要ビット数がそれぞれ大きく異なる場合が想定される。このような場合、一番要求の厳しいもの、すなわち、一番大きなビット数にＡＤ変換特性を合わせれば良いのであるが、全ての動作モードの中で最も大きなビット数で構成されたＡＤコンバータ１０を使用すると、消費電力が大きくなるという問題がある。
【００１３】
すなわち、現行のシステム設計によれば、異なる複数のビットでＡＤ変換装置を動作させる場合、それらのビットのうち、最も厳しい条件、つまり、最も大きなビット数に合わせてＡＤ変換装置を設計する場合が多い。しかしながら、このような設計によって製造されたＡＤ変換装置によれば、必要ビット数が少ない動作モードでＡＤ変換動作させる場合でも、必要以上のコンパレータが動作し、電流が供給されることになり、無駄な電力を消費してしまうこととなる。
【００１４】
そこで、本発明はこのような課題を解決したものであって、ＡＤ変換時のデジタル信号のビット数を可変設定できるようにすると共に、ＡＤ変換器全体としての消費電力を低減できるようにした。そのようなアナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題は、複数の基準電圧を発生する基準電圧発生部と、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較して比較結果信号を出力する複数の比較部と、前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを備えるアナログ・デジタル変換器によって解決される。
【００１６】
本発明に係るアナログ・デジタル変換器によれば、基準電圧発生部は、複数の基準電圧を発生する。複数の比較部は、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、基準電圧発生部から供給される基準電圧とを比較する。信号出力部は、比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する。これを前提にして、制御部が、信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の比較部の中から選択される所定の比較部の動作を制限するようになる。
【００１７】
従って、デジタル信号のビット数の出力要求に対応した比較部のみを動作させることができる。すなわち、必要ビット数分の比較部を動作させて、他の比較部の動作を停止できるので、当該ＡＤ変換器全体としての消費電力を低減できるようになる。
【００１８】
本発明に係るアナログ・デジタル変換方法は、複数の基準電圧を発生するステップと、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された複数の前記基準電圧とを順次比較して比較結果信号を生成するステップと、前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、前記デジタル信号のビット数の出力要求を入力するステップと、入力された前記ビット数の出力要求に対応して複数の比較動作の中から選択される所定の比較動作を制限するステップとを有するものである。
【００１９】
本発明に係る信号処理システムは、アナログ信号をデジタル信号に変換して出力するアナログ・デジタル変換部と、前記アナログ・デジタル変換部から出力されるデジタル信号のビット数を判別して当該アナログ・デジタル変換部に対してビット数の出力を要求するための信号を出力する信号処理部とを備え、前記アナログ・デジタル変換部は、複数の基準電圧を発生する基準電圧発生部と、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較する複数の比較部と、前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、前記信号処理部からビット数の出力要求信号を入力し、前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを有するものである。
【００２０】
本発明に係る信号処理方法は、アナログ信号をデジタル信号に変換して出力する信号処理システムが、複数の基準電圧を発生するステップと、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された前記基準電圧とを比較して比較結果信号を生成するステップと、前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、出力される前記デジタル信号のビット数を判別して当該ビット数の出力を要求するための信号を生成するステップと、生成された前記ビット数の出力を要求するための信号に基づいて複数の比較動作の中から選択される所定の比較動作を制限するステップとを有するものである。
【発明の効果】
【００２１】
本発明に係るアナログ・デジタル変換器及びアナログ・デジタル変換方法によれば、アナログ信号と基準電圧とを比較する複数の比較部から出力される比較結果信号を符号化したデジタル信号のビット数の出力要求に対応する。そして、制御部が複数の比較部の中から選択される所定の比較部の動作を制限するようになされる。
【００２２】
この構成によって、デジタル信号のビット数の出力要求に対応した比較部のみを動作させることができ、他の比較部の動作を停止できるので、当該ＡＤ変換器全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能が設定可能な汎用性に富んだビット可変型のＡＤコンバータを提供できるようになる。
【００２３】
本発明に係る信号処理システム及び信号処理方法によれば、本発明に係るアナログ・デジタル変換器及びアナログ・デジタル変換方法が備えられる。アナログ信号と基準電圧とを比較する複数の比較部から出力される比較結果信号を符号化したデジタル信号のビット数の出力要求に対応して、制御部が複数の比較部の中から選択される所定の比較部の動作を制限するようになされる。
【００２４】
この構成によって、デジタル信号のビット数の出力要求に対応した比較部のみを動作させることができ、他の比較部の動作を停止できるので、当該信号処理システム全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能が設定可能な汎用性に富んだビット可変型のＡＤコンバータを実装した信号処理システムを提供できるようになる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る第１の実施形態としてのＡＤコンバータ１００の構成例を示すブロック図である。
【図２】（Ａ）及び（Ｂ）は、コンパレータＣＯｉのシンボル記号及びその内部構成例を示す図である。
【図３】（Ａ）及び（Ｂ）は、他のコンパレータＣＯｉ’のシンボル記号及びその内部構成例を示す図である。
【図４】（Ａ）〜（Ｄ）は、スイッチ部ＳＷijの構成例及びそのシンボル記号を示す図である。
【図５】実施例としてのフラッシュ型の３ビット構成のＡＤコンバータ１０１の構成例を示す回路図である。
【図６】（Ａ）及び（Ｂ）は、３ビット構成のＡＤコンバータ１０１におけるビット設定例を示す回路図である。
【図７】（Ａ）及び（Ｂ）は、バブルエラー対策機能付きの第２の実施形態としてのＡＤコンバータ２００の構成例及びそのビット可変制御例を示す回路図である。
【図８】第３の実施形態としての無線通信システム３００の構成例を示すブロック図である。
【図９】（Ａ）及び（Ｂ）は、無線通信システム３００における信号処理例を示す動作フローチャートである。
【図１０】第４の実施形態としての無線通信システム４００の構成例を示すブロック図である。
【図１１】（Ａ）及び（Ｂ）は、無線通信システム４００における信号処理例を示す動作フローチャートである。
【図１２】第５の実施形態としての無線通信システム５００の構成例を示すブロック図である。
【図１３】（Ａ）及び（Ｂ）は、無線通信システム５００における信号処理例を示す動作フローチャートである。
【図１４】従来例に係るＡＤコンバータ１０の構成例を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照しながら、本発明に係るアナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法について説明する。  
第１の実施形態  （ＡＤコンバータ１００の構成例及びそのビット可変制御例）
実施例    （ＡＤコンバータ１０１の構成例及びそのビット設定例）
第２の実施形態  （バブルエラー対策機能付きのＡＤコンバータ２００の構成例
及びそのビット可変制御例）  
第３の実施形態（無線通信システム３００の構成例及びビット可変制御例）  
第４の実施形態（無線通信システム４００の構成例及びビット可変制御例）  
第５の実施形態（無線通信システム５００の構成例及びビット可変制御例）  
【００２７】
＜第１の実施形態＞
［ＡＤコンバータ１００の構成例］
図１に示すＮビットのフラッシュ型のＡＤコンバータ１００は、アナログ・デジタル変換器の一例を構成し、基準電圧発生部１１、スイッチアレイ１２、コンパレータ群１３、エンコーダ１４及びスイッチ制御部１５を備えて構成される。基準電圧発生部１１は、複数の基準電圧Ｖrefを発生する抵抗分圧回路の一例を構成するラダー抵抗回路を成している。
【００２８】
基準電圧発生部１１は、例えば、ｎ個の抵抗Ｒｉ（ｉ＝１〜ｎ）が直列に接続されて構成される。この基準電圧発生部１１が高電位側の電源（Ｖref  High）と低電位側の電源（Ｖref  Ｌow）との間に接続される。ここでは一例として、抵抗の数をｎ個としたが、抵抗の数はｎを超えることも可能であり、２ｎや３ｎまたはそれ以上の値を取ることも可能である。基準電圧発生用の抵抗を多く備えることで、色々な値の基準電圧Ｖrefを引き出すことができ、ＡＤコンバータ１００の可変レンジを広くすることができる。この例では、基準電圧発生部１１の抵抗Ｒ１とＲ２の接続点、抵抗Ｒ２とＲ３の接続点、抵抗ＲｉとＲｉ＋１の接続点、抵抗Ｒｎ−１とＲｎの接続点、抵抗Ｒｎと低電位側の電源の接続点から、合計でｎ種類の基準電圧Ｖrefｉ（ｉ＝１〜ｎ）が引き出される。
【００２９】
基準電圧発生部１１にはスイッチアレイ１２が接続される。図１の場合はスイッチアレイ１２は（ｎ−１）２個のスイッチ部ＳＷij（ｉ＝１〜ｎ−１、ｊ＝１〜ｎ−１）を有している。もちろん、ｊはｎ−１がＭＡＸの値とは限らない。スイッチ部ＳＷijの各々の一端は、基準電圧発生部１１の抵抗Ｒ１，Ｒ２の接続点、抵抗Ｒ２，Ｒ３の接続点、抵抗ＲｉとＲｉ＋１の接続点、抵抗Ｒｎ−１とＲｎの接続点、抵抗Ｒｎと低電位側の電源の接続点に接続されている。
【００３０】
スイッチ部ＳＷ1j〜ＳＷnjの他端は、第１のコンパレータＣＯ１に接続される。スイッチ部ＳＷ2j〜ＳＷnjの他端は、第２のコンパレータＣＯ２に接続される。スイッチ部ＳＷij〜ＳＷnjの他端は、第ｉのコンパレータＣＯｉに接続される。同様にしてスイッチ部ＳＷnj〜ＳＷnjの他端は、第ｎのコンパレータＣＯｎに接続される。スイッチ部ＳＷijは、例えば、２Ｎ−１個のコンパレータＣＯｉの中から選択される所定のコンパレータＣＯｉとｎ種類の基準電圧Ｖrefｉ（ｉ＝１〜ｎ）を供給する基準電圧発生部１１とを接続するように動作する。
【００３１】
スイッチアレイ１２にはコンパレータ群１３が接続される。コンパレータ群１３には、２Ｎ−１個のコンパレータＣＯｉ（ｉ＝１〜ｎ−１）が設けられる。コンパレータＣＯｉの各々はアナログ信号Ｓinを入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号Ｓinの電圧レベルＶinと、基準電圧発生部１１から供給される基準電圧Ｖrefｉとを比較して比較結果信号を出力する。
【００３２】
コンパレータ群１３には、例えば、フルビットでＮ＝３ビットのＡＤコンバータ１００を構成する場合、２Ｎ−１個（７個）のコンパレータＣＯ１〜ＣＯ７が備えられる。Ｎ＝４ビットのＡＤコンバータ１００を構成する場合、２４−１個（１５個）のコンパレータＣＯ１〜ＣＯ１５が備えられる。Ｎ＝８ビットのＡＤコンバータ１００を構成する場合、２８−１個（６３個）のコンパレータＣＯ１〜ＣＯ６３が備えられる。
【００３３】
コンパレータ群１３にはエンコーダ１４が接続される。エンコーダ１４は、コンパレータＣＯｉから出力される比較結果信号を”０”，”１”の二値に符号化した所定ビット数のデジタル信号Ｓoutを出力する。エンコーダ１４は、例えば、７個のコンパレータＣＯ１〜ＣＯ７から比較結果信号が得られる場合は、Ｎ＝３ビットのデジタル信号Ｓoutを出力する。また、１５個のコンパレータＣＯ１〜ＣＯ１５から比較結果信号が得られる場合は、Ｎ＝４ビットのデジタル信号Ｓoutを出力する。６３個のコンパレータＣＯ１〜ＣＯ６３から比較結果信号が得られる場合、Ｎ＝８ビットのデジタル信号Ｓoutを出力する。
【００３４】
上述のスイッチアレイ１２にはスイッチ制御部１５が接続される。スイッチ制御部１５は、出力要求信号Ｓｃを入力し、出力要求信号Ｓｃに基づいて複数のコンパレータＣＯｉの中から選択される所定のコンパレータＣＯｉの動作を制限する。ここに出力要求信号Ｓｃとは、エンコーダ１４から得られるデジタル信号Ｓoutのビット数の出力を要求する信号をいう。
【００３５】
例えば、スイッチ制御部１５は、当該ＡＤコンバータ１００の外部から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに対応して複数のコンパレータＣＯｉの中から所定のコンパレータＣＯｉを選択する。スイッチ制御部１５は、出力要求信号Ｓｃに基づいてｎ−１個のコンパレータＣＯ１〜ＣＯn-1のオン・オフするコンパレータイネーブル信号ＳＣｉ（ｉ＝１〜ｎ−１）を発生する。スイッチ制御部１５は、コンパレータイネーブル信号ＳＣｉに基づいて選択したコンパレータＣＯｉを基準電圧発生部１１に接続して動作させ、残りのコンパレータＣＯｉの動作を停止するようになされる。このようにＡＤコンバータ１００を構成すると、複数のコンパレータＣＯｉの中から使用するビットに応じて、必要最小限のコンパレータＣＯｉだけを動作させることができるので、無駄な電力を使用しないで済むようになる。
【００３６】
この例でスイッチ制御部１５は、エンコーダ１４から得られるデジタル信号Ｓoutのビット数の出力要求信号Ｓｃに基づいてスイッチ部ＳＷijの切り換え制御を実行する。この切り換え制御によれば、スイッチ制御部１５が基準電圧発生部１１から引き出されるｎ種類の基準電圧Ｖrefｉを切り換えて、当該基準電圧ＶrefｉをコンパレータＣＯｉに供給するようにスイッチアレイ１２を制御する。
【００３７】
例えば、スイッチ制御部１５は、出力要求信号Ｓｃに基づいて２（ｎ−１）種類のスイッチ切換信号ＳＳij（ｉ＝１〜ｎ−１，ｊ＝１〜ｎ−１）を発生する。このスイッチ切換信号ＳＳijをスイッチ部ＳＷijに対応して出力し、スイッチ部ＳＷijをオン・オフ制御する。スイッチ制御部１５は、基準電圧Ｖrefｉを供給して当該コンパレータＣＯｉを動作させる場合は、ハイ・レベルのスイッチ切換信号ＳＳijをスイッチ部ＳＷijに出力する。また、基準電圧Ｖrefｉの供給を止めて当該コンパレータＣＯｉの動作を停止させる場合は、ロー・レベルのスイッチ切換信号ＳＳijをスイッチ部ＳＷijに出力する。
【００３８】
このようにＡＤコンバータ１００を構成すると、複数のコンパレータＣＯｉの中から使用するビットに応じて選択された必要最小限のコンパレータＣＯｉだけに基準電圧Ｖrefｉを入力できるようになる。従って、基準電圧Ｖrefｉが入力されていないコンパレータＣＯｉの動作を停止でき、無駄な電力を使用しないで済むようになる。しかも、アナログ信号Ｓinのターゲットレンジを切り替えることができるようになる。
【００３９】
続いて、図２Ａ及びＢを参照して、コンパレータＣＯｉの内部構成例について説明する。図２Ａに示すシンボル記号のコンパレータＣＯｉは、静止時の電流を消費しないダイナミックコンパレータの例である。コンパレータＣＯｉは、差動入力端子２１，２２、差動出力端子２３，２４及びクロック入力端子２５を有している。コンパレータＣＯｉは高電位側の電源ＶＤＤと、低電位側の電源（以下接地線ＧＮＤという）とに接続して使用される。
【００４０】
差動入力端子２１には、差動の電圧レベルＶin−が入力され、差動入力端子２２には、差動の電圧レベルＶin＋が入力される。差動出力端子２３から差動の電圧レベルＶout−が出力され、差動出力端子２４から差動の電圧レベルＶout＋が出力される。クロック入力端子２５には、所定のサンプリング周波数のクロック信号ＣＬＫが供給される。このクロック信号ＣＬＫの供給を断つことでも、コンパレータＣＯｉの動作を停止できるものもある。
【００４１】
図２Ｂに示すＣＭＯＳ構成のコンパレータＣＯｉによれば、４個のｐ型の電界効果トランジスタ（以下単にトランジスタＴＰ11〜ＴＰ14という）、６個のｎ型の電界効果トランジスタ（以下単にトランジスタＴＮ11〜ＴＮ16という）から構成される。
【００４２】
この例で、トランジスタＴＰ11〜ＴＰ14の各々のソースは、高電位側の電源ＶＤＤに接続される。トランジスタＴＰ11のドレインと、トランジスタＴＰ12のドレインとが接続されてトランジスタＴＮ11のドレインに接続される。トランジスタＴＮ11のソースは、トランジスタＴＮ12のドレインに接続される。トランジスタＴＮ12のソースと、トランジスタＴＮ13のドレインとが接続される。
【００４３】
トランジスタＴＰ13のドレインと、トランジスタＴＰ14のドレインとが接続されてトランジスタＴＮ14のドレインに接続される。トランジスタＴＮ14のソースは、トランジスタＴＮ15のドレインに接続される。トランジスタＴＮ15のソースと、トランジスタＴＮ16のドレインとが接続される。トランジスタＴＮ13，ＴＮ16の各々のソースは接地線ＧＮＤに接続される。
【００４４】
トランジスタＴＮ16のゲートは、差動入力端子２１に接続され、トランジスタＴＮ13のゲートが差動入力端子２２に接続される。また、トランジスタＴＰ11のドレインと、トランジスタＴＰ12のドレインとの接続点は、差動出力端子２３に接続される。この差動出力端子２３には、トランジスタＴＰ13のゲートと、トランジスタＴＮ14のゲートが接続される。
【００４５】
トランジスタＴＰ13のドレインと、トランジスタＴＰ14のドレインとの接続点は、差動出力端子２４に接続される。この差動出力端子２４には、トランジスタＴＰ12のゲートと、トランジスタＴＮ11のゲートが接続される。トランジスタＴＰ11，ＴＰ14及びトランジスタＴＮ1２，ＴＮ1５の各々のゲートは、クロック入力端子２５に接続される。これにより、図１に示したコンパレータ群１３に適用可能なＣＭＯＳ型のコンパレータＣＯｉを構成できるようになる。
【００４６】
続いて、図３Ａ及びＢを参照して、コンパレータＣＯｉ’の内部構成例について説明する。図３Ａに示すシンボル記号のコンパレータＣＯｉ’は、常時電力を消費するコンパレータであって、高速動作可能なコンパレータである。コンパレータＣＯｉ’は、図２に示したコンパレータＣＯｉと同様にして、差動入力端子２１，２２、差動出力端子２３，２４及びクロック入力端子２５を有している。コンパレータＣＯｉ’は高電位側の電源ＶＤＤと、接地線ＧＮＤとに接続して使用される。
【００４７】
差動入力端子２１には、差動の電圧レベルＶin−が入力され、差動入力端子２２には、差動の電圧レベルＶin＋が入力される。差動出力端子２３から差動の電圧レベルＶout−が出力され、差動出力端子２４から差動の電圧レベルＶout＋が出力される。クロック入力端子２５には、所定のサンプリング周波数のクロック信号ＣＬＫが供給される。このクロック信号ＣＬＫの供給を断つことでも、コンパレータＣＯｉの動作を停止できるようになる。
【００４８】
図３Ｂに示すＣＭＯＳ構成のコンパレータＣＯｉ’によれば、３個のｐ型の電界効果トランジスタ（以下単にトランジスタＴＰ21〜ＴＰ23という）を有する。更に、６個のｎ型の電界効果トランジスタ（以下単にトランジスタＴＮ21〜ＴＮ26という）及び１個の定電流源２６から構成される。
【００４９】
トランジスタＴＮ21のゲートは差動入力端子２１に接続される。トランジスタＴＮ21のドレインは、トランジスタＴＰ22及びトランジスタＴＮ25のドレインに接続される。トランジスタＴＮ22のゲートは差動入力端子２２に接続される。トランジスタＴＮ22のドレインは、トランジスタＴＰ21及びトランジスタＴＮ24のドレインに接続される。トランジスタＴＮ21，ＴＮ22の各々のソースは、各々接続されて定電流源２６を介して接地線ＧＮＤに接続される。定電流源２６にはトランジスタＴＮ23のソースが接続される。トランジスタＴＮ23のドレインは、電源ＶＤＤに接続される。
【００５０】
また、トランジスタＴＮ24のゲートは、トランジスタＴＮ21、ＴＰ22のドレインの他にトランジスタＴＮ25のドレインに接続される。トランジスタＴＮ25のゲートは、トランジスタＴＮ22、ＴＰ21のドレインの他にトランジスタＴＮ24のドレインに接続される。トランジスタＴＮ24，ＴＮ25のソースはトランジスタＴＮ26のドレインに接続される。トランジスタＴＮ26のソースは、接地線ＧＮＤに接続される。
【００５１】
更に、トランジスタＴＰ21，ＴＰ22の各々のソースは、高電位側の電源ＶＤＤに接続される。トランジスタＴＰ21のドレインは、トランジスタＴＰ23のドレイン及び差動出力端子２３に接続される。トランジスタＴＰ21のゲートは、トランジスタＴＰ23のソース及びトランジスタＴＰ22のドレインに接続される。トランジスタＴＰ22のドレインは、トランジスタＴＰ23のソースの他に差動出力端子２４に接続される。トランジスタＴＰ22のゲートは、トランジスタＴＰ23のドレインに接続される。なお、上述のトランジスタＴＰ23のゲートとトランジスタＴＮ23、ＴＮ26のゲートは、クロック入力端子２５に接続される。これにより、図１に示したコンパレータ群１３に適用可能なＣＭＯＳ型のコンパレータＣＯｉ’を構成できるようになる。
【００５２】
ＡＤコンバータ１００では、コンパレータＣＯｉの入力部がゲート電極であるので、バイポーラトランジスタに比べて入力には電流が流れない。したがって、基準電圧発生部１１とコンパレータ群１３との間にスイッチアレイ１２を設けても、基準電圧発生部１１から発生されたｎ種類の基準電圧Ｖrefｉは変化しないので、ビット数だけでなく、ターゲットレンジを切り換えることもできるようになる。
【００５３】
続いて、図４Ａ〜Ｄを参照して、スイッチ部ＳＷijの構成例について説明する。図４Ａ〜Ｃに示すスイッチ部ＳＷijの構成例によれば、ｎ型の電界効果トランジスタ（以下トランジスタＴＮという）を使用したもの、ｐ型の電界効果トランジスタ（以下トランジスタＴＰという）を使用したものである。その両者を使用したものなど様々な形態を選ぶことができる。
【００５４】
図４Ａに示すスイッチ部ＳＷijは、トランジスタＴＮから構成され、そのドレインは、基準電圧発生部１１に接続され、そのソースはコンパレータＣＯｉに接続される。トランジスタＴＮのゲートには、スイッチ切換信号ＳＳijが入力される。この例では、ハイ・レベルのスイッチ切換信号ＳＳijをゲートに入力すると、トランジスタＴＮがオンする。ロー・レベルのスイッチ切換信号ＳＳijをゲートに入力すると、トランジスタＴＮがオフする。
【００５５】
図４Ｂに示すスイッチ部ＳＷijは、トランジスタＴＰから構成され、そのソースは、基準電圧発生部１１に接続され、そのドレインはコンパレータＣＯｉに接続される。トランジスタＴＰのゲートには、スイッチ切換信号ＳＳijが入力される。この例では、ハイ・レベルのスイッチ切換信号ＳＳijをゲートに入力すると、トランジスタＴＰがオフする。ロー・レベルのスイッチ切換信号ＳＳijをゲートに入力すると、トランジスタＴＰがオンする。
【００５６】
図４Ｃに示すスイッチ部ＳＷijは、トランジスタＴＮ，ＴＰ及びインバータ２７から構成され、トランジスタＴＮのドレイン及びトランジスタＴＰのソースは、基準電圧発生部１１に接続される。トランジスタＴＮのソース及びトランジスタＴＰのドレインはコンパレータＣＯｉに接続される。トランジスタＴＮのゲートには、スイッチ切換信号ＳＳijが入力され、トランジスタＴＰのゲートには、インバータ２７を介して反転スイッチ切換信号ＳＳij（上線バーを省略する）が入力される。
【００５７】
この例では、ハイ・レベルのスイッチ切換信号ＳＳijをトランジスタＴＮのゲートに入力すると、トランジスタＴＮがオンすると共に、トランジスタＴＰもオンする。これにより、基準電圧発生部１１で発生している基準電圧ＶrefｉをコンパレータＣＯｉに供給できるようになる。また、ロー・レベルのスイッチ切換信号ＳＳijをトランジスタＴＮのゲートに入力すると、トランジスタＴＮがオフすると共に、トランジスタＴＰもオフする。これにより、基準電圧発生部１１で発生している基準電圧ＶrefｉのコンパレータＣＯｉへの供給を阻止できるようになる。
【００５８】
なお、図４Ｄは、図４Ａ〜図４Ｃに示したスイッチ部ＳＷijのシンボル記号である。スイッチ切換信号ＳＳijは、スイッチ制御部１５からスイッチ部ＳＷijを構成するトランジスタＴＮ，ＴＰ及びインバータ２７等に供給される。このように、スイッチアレイ１２の中から実際のターゲットレンジに対応したスイッチ部ＳＷijをオンすることにより、ＡＤコンバータ１００のビットを可変できるようになる。
【００５９】
この例では、ラダー抵抗回路１１とコンパレータＣＯｉとの間に設けられたスイッチ部ＳＷijが、ラダー抵抗回路１１から得られる複数の基準電圧Ｖrefｉの中から選択される基準電圧ＶrefｉをコンパレータＣＯｉに供給する。これにより、基準電圧Ｖrefｉを可変設定できるので、ＡＤコンバータ１００に入力されるアナログ信号Ｓinのターゲットレンジを容易に切り替えることができる。
【００６０】
ターゲットレンジを容易に切り替え可能となったことで、当該ＡＤコンバータ１００が使用される無線通信機器等の動作モードにより、通信速度や通信距離等が異なった場合に対処できる。例えば、ビット数だけでなく、ＡＤコンバータ１００に求められるターゲットレンジも大きく可変設定できるようになり、多くのバリエーションに対処可能となった。
【実施例１】
【００６１】
［ＡＤコンバータ１０１の構成例］
続いて、図５を参照して、実施例としてのフラッシュ型の３ビット構成のＡＤコンバータ１０１の構成例について説明する。図５に示すフラッシュ型の３ビット構成のＡＤコンバータ１０１は、アナログ・デジタル変換器の一例を構成し、基準電圧発生部１１１、スイッチアレイ１１２、コンパレータ群１１３、エンコーダ１１４及びスイッチ制御部１１５を備えて構成される。ＡＤコンバータ１０１は、デジタル信号Ｓoutのビット数の出力要求を入力し、ここに入力されたビット数の出力要求に対応して複数の比較動作の中から選択される所定の比較動作を制限するようになされる。
【００６２】
基準電圧発生部１１１は、複数の基準電圧Ｖrefを発生するラダー抵抗回路を成している。基準電圧発生部１１１は、例えば、８個の抵抗Ｒｉ（ｉ＝１〜８）が直列に接続されて構成される。この基準電圧発生部１１１が高電位側の電源（Ｖref  High）と低電位側の電源（Ｖref  Ｌow）との間に接続される。基準電圧発生部１１１の抵抗Ｒ１とＲ２の接続点、抵抗Ｒ２とＲ３の接続点、抵抗ＲｉとＲｉ＋１の接続点、同様にして、抵抗Ｒ７とＲ８の接続点から合計で７種類の基準電圧Ｖref１〜Ｖref７が引き出される。
【００６３】
基準電圧発生部１１１にはスイッチアレイ１１２が接続される。スイッチアレイ１１２は４９個のスイッチ部ＳＷij（ｉ＝１〜７、ｊ＝１〜７）を有している。
スイッチ部ＳＷ11の一端は、基準電圧発生部１１１の抵抗Ｒ１，Ｒ２の接続点に接続され、スイッチ部ＳＷ22の一端は、その抵抗Ｒ２，Ｒ３の接続点に接続され、スイッチ部ＳＷ33の一端は、その抵抗Ｒ３，Ｒ４の接続点に接続される。同様にして、スイッチ部ＳＷ44の一端は、その抵抗Ｒ４と抵抗Ｒ５の接続点に接続される。スイッチ部ＳＷ55の一端は、その抵抗Ｒ５と抵抗Ｒ６の接続点に接続される。スイッチ部ＳＷ66の一端は、その抵抗Ｒ６と抵抗Ｒ７の接続点に接続される。スイッチ部ＳＷ77の一端は、その抵抗Ｒ７と抵抗Ｒ８の接続点に接続されている。
【００６４】
また、スイッチ部ＳＷ11の他端は、コンパレータＣＯ１に接続され、スイッチ部ＳＷ22の他端は、コンパレータＣＯ２に接続される。スイッチ部ＳＷ33の他端は、コンパレータＣＯ３に接続され、スイッチ部ＳＷ44の他端は、コンパレータＣＯ４に接続される。スイッチ部ＳＷ55の他端は、コンパレータＣＯ５に接続され、スイッチ部ＳＷ66の他端は、コンパレータＣＯ６に接続され、スイッチ部ＳＷ77の他端は、コンパレータＣＯ７に接続される。
【００６５】
スイッチ部ＳＷ11は、基準電圧発生部１１１から供給される基準電圧Ｖref１を選択してコンパレータＣＯ１に供給する。スイッチ部ＳＷ22は、基準電圧発生部１１１から供給される基準電圧Ｖref２を選択してコンパレータＣＯ２に供給する。スイッチ部ＳＷ33は、基準電圧発生部１１１から供給される基準電圧Ｖref３を選択してコンパレータＣＯ３に供給する。スイッチ部ＳＷ44は、基準電圧発生部１１１から供給される基準電圧Ｖref４を選択してコンパレータＣＯ４に供給する。
【００６６】
同様にして、スイッチ部ＳＷ55は、基準電圧発生部１１１から供給される基準電圧Ｖref５を選択してコンパレータＣＯ５に供給する。スイッチ部ＳＷ66は、基準電圧発生部１１１から供給される基準電圧Ｖref６を選択してコンパレータＣＯ６に供給する。スイッチ部ＳＷ77は、基準電圧発生部１１１から供給される基準電圧Ｖref７を選択してコンパレータＣＯ７に供給する。
【００６７】
スイッチアレイ１１２にはコンパレータ群１１３が接続される。コンパレータ群１１３には、７個（２３−１個）のコンパレータＣＯｉ（ｉ＝１〜７）が設けられる。コンパレータＣＯｉの各々はアナログ信号Ｓinを入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号Ｓinの電圧レベルＶinと、基準電圧発生部１１１から供給される基準電圧Ｖrefｉとを比較して比較結果信号を出力する。
【００６８】
コンパレータ群１１３にはエンコーダ１１４が接続される。エンコーダ１１４は、７個のコンパレータＣＯ１〜ＣＯ７から出力される比較結果信号を”０”，”１”の二値に符号化した所定ビット数のデジタル信号Ｓoutを出力する。エンコーダ１１４は、Ｎ＝３ビットのデジタル信号Ｓoutを出力する。上述のスイッチアレイ１１２にはスイッチ制御部１１５が接続される。スイッチ制御部１１５は出力要求信号Ｓｃに基づいて７個のコンパレータＣＯ１〜ＣＯ７の中から選択される所定のコンパレータＣＯｉの動作を制限する。ここに出力要求信号Ｓｃとは、エンコーダ１１４から得られるデジタル信号Ｓoutのビット数の出力を要求する信号をいう。スイッチ制御部１１５では、出力要求信号Ｓｃに基づいて７個のコンパレータイネーブル信号ＳＣｉが生成される。
【００６９】
続いて、図６Ａ及びＢを参照して、３ビット構成のＡＤコンバータ１０１を２ビットに設定例する場合について説明する。この例では、奇数番目のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７を停止して２ビットのＡＤコンバータ１０１を構築する場合を例に採る。
【００７０】
図６Ａに示すＡＤコンバータ１０１には、初期設定として、３ビットのＡＤコンバータ１０１を設定する出力要求信号Ｓｃが供給される。スイッチ制御部１１５は、出力要求信号Ｓｃに基づいてハイ・レベルのスイッチ切換信号ＳＳ11を発生し、スイッチ部ＳＷ11にハイ・レベルのスイッチ切換信号ＳＳ11を出力する。スイッチ部ＳＷ11は、スイッチ切換信号ＳＳ11に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ１に接続し、抵抗Ｒ１，Ｒ２の接続点に現れる基準電圧Ｖref１をコンパレータＣＯ１に供給する。
【００７１】
スイッチ制御部１１５は、同様にして、スイッチ部ＳＷ22にハイ・レベルのスイッチ切換信号ＳＳ22を出力する。スイッチ部ＳＷ22はスイッチ切換信号ＳＳ22に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ２に接続し、抵抗Ｒ２，Ｒ３の接続点に現れる基準電圧Ｖref２をコンパレータＣＯ２に供給する。
【００７２】
スイッチ制御部１１５は、スイッチ部ＳＷ33にハイ・レベルのスイッチ切換信号ＳＳ33を出力する。スイッチ部ＳＷ33は、スイッチ切換信号ＳＳ33に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ３に接続し、抵抗Ｒ３，Ｒ４の接続点に現れる基準電圧Ｖref３をコンパレータＣＯ３に供給する。
【００７３】
スイッチ制御部１１５は、スイッチ部ＳＷ44にハイ・レベルのスイッチ切換信号ＳＳ44を出力する。スイッチ部ＳＷ44は、スイッチ切換信号ＳＳ44に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ４に接続し、抵抗Ｒ４，Ｒ５の接続点に現れる基準電圧Ｖref４をコンパレータＣＯ４に供給する。
【００７４】
スイッチ制御部１１５は、スイッチ部ＳＷ55にハイ・レベルのスイッチ切換信号ＳＳ55を出力する。スイッチ部ＳＷ55は、スイッチ切換信号ＳＳ55に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ５に接続し、抵抗Ｒ５，Ｒ６の接続点に現れる基準電圧Ｖref５をコンパレータＣＯ５に供給する。
【００７５】
スイッチ制御部１１５は、スイッチ部ＳＷ66にハイ・レベルのスイッチ切換信号ＳＳ66を出力する。スイッチ部ＳＷ66は、スイッチ切換信号ＳＳ66に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ６に接続し、抵抗Ｒ６，Ｒ７の接続点に現れる基準電圧Ｖref６をコンパレータＣＯ６に供給する。
【００７６】
スイッチ制御部１１５は、スイッチ部ＳＷ77にハイ・レベルのスイッチ切換信号ＳＳ77を出力する。スイッチ部ＳＷ77は、スイッチ切換信号ＳＳ77に基づいてオンし、基準電圧発生部１１１をコンパレータＣＯ７に接続し、抵抗Ｒ７，Ｒ８の接続点に現れる基準電圧Ｖref７をコンパレータＣＯ７に供給する。これにより、３ビットフルのＡＤコンバータ１０１を構成できるようになる。
【００７７】
図６Ｂに示すＡＤコンバータ１０１には、３ビットのＡＤコンバータ１０１を２ビット構成に設定する出力要求信号Ｓｃが供給される。この出力要求信号Ｓｃは、例えば、奇数番目のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７の動作を停止して２ビットのＡＤコンバータ１０１を構築する信号である。図中、×を記したコンパレータＣＯ２，ＣＯ４，ＣＯ６の動作を停止する。スイッチ制御部１１５は、当該ＡＤコンバータ１０１の外部から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに対応して７個のコンパレータＣＯ１〜ＣＯ７の中から偶数番目のコンパレータＣＯ２，ＣＯ４，ＣＯ６を選択するように動作する。このとき、スイッチ制御部１１５は、コンパレータＣＯ２に出力を許可するためのコンパレータイネーブル信号ＳＣ２を出力する。コンパレータＣＯ４に出力を許可するためのコンパレータイネーブル信号ＳＣ４を出力する。コンパレータＣＯ６に出力を許可するためのコンパレータイネーブル信号ＳＣ６を出力する。
【００７８】
この例で、スイッチ制御部１１５は、出力要求信号Ｓｃに基づいてロー・レベルのスイッチ切換信号ＳＳ11を発生し、スイッチ部ＳＷ11にロー・レベルのスイッチ切換信号ＳＳ11を出力する。スイッチ部ＳＷ11はスイッチ切換信号ＳＳ11に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ１との間を非接続状態となされる。抵抗Ｒ１，Ｒ２の接続点に現れる基準電圧Ｖref１は、コンパレータＣＯ１に供給されない。
【００７９】
スイッチ制御部１１５は、出力要求信号Ｓｃに対応してスイッチ部ＳＷ22にハイ・レベルのスイッチ切換信号ＳＳ22を出力したままにする。スイッチ部ＳＷ22は、スイッチ切換信号ＳＳ22に基づいてオンしたまま、基準電圧発生部１１１の抵抗Ｒ２，Ｒ３の接続点に現れる基準電圧Ｖref２をコンパレータＣＯ２に供給し続ける。
【００８０】
スイッチ制御部１１５は、出力要求信号Ｓｃに基づいてロー・レベルのスイッチ切換信号ＳＳ33を発生し、スイッチ部ＳＷ33にロー・レベルのスイッチ切換信号ＳＳ33を出力する。スイッチ部ＳＷ33は、スイッチ切換信号ＳＳ33に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ３との間を非接続状態となされる。抵抗Ｒ３，Ｒ４の接続点に現れる基準電圧Ｖref３は、コンパレータＣＯ３に供給されない。
【００８１】
スイッチ制御部１１５は、スイッチ部ＳＷ44にハイ・レベルのスイッチ切換信号ＳＳ44を出力したままにする。スイッチ部ＳＷ44は、スイッチ切換信号ＳＳ44に基づいてオンしたまま、基準電圧発生部１１１の抵抗Ｒ４，Ｒ５の接続点に現れる基準電圧Ｖref４をコンパレータＣＯ４に供給し続ける。
【００８２】
スイッチ制御部１１５は、出力要求信号Ｓｃに基づいてロー・レベルのスイッチ切換信号ＳＳ55を発生し、スイッチ部ＳＷ55にロー・レベルのスイッチ切換信号ＳＳ55を出力する。スイッチ部ＳＷ55は、スイッチ切換信号ＳＳ55に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ５との間を非接続状態となされる。抵抗Ｒ５，Ｒ６の接続点に現れる基準電圧Ｖref５は、コンパレータＣＯ５に供給されない。
【００８３】
スイッチ制御部１１５は、スイッチ部ＳＷ66にハイ・レベルのスイッチ切換信号ＳＳ66を出力したままにする。スイッチ部ＳＷ66は、スイッチ切換信号ＳＳ66に基づいてオンしたまま、基準電圧発生部１１１の抵抗Ｒ６，Ｒ７の接続点に現れる基準電圧Ｖref６をコンパレータＣＯ６に供給し続ける。
【００８４】
スイッチ制御部１１５は、出力要求信号Ｓｃに基づいてロー・レベルのスイッチ切換信号ＳＳ77を発生し、スイッチ部ＳＷ77にロー・レベルのスイッチ切換信号ＳＳ77を出力する。スイッチ部ＳＷ77は、スイッチ切換信号ＳＳ７７に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ７との間を非接続状態となされる。抵抗Ｒ７，Ｒ８の接続点に現れる基準電圧Ｖref７は、コンパレータＣＯ７に供給されない。これにより、２ビットのＡＤコンバータ１０１を構成できるようになる。
【００８５】
このように、第１の実施形態としてのＡＤコンバータ１０１によれば、スイッチ制御部１１５が、エンコーダ１１４から得られるデジタル信号Ｓoutのビット数の出力要求に対応する。そして、複数のコンパレータＣＯｉの中から選択される所定のコンパレータＣＯｉの動作を制限するようになる。上述した実施例では、３ビットのＡＤコンバータ１０１を２ビット構成に設定する出力要求信号Ｓｃが供給される。この出力要求信号Ｓｃは、奇数番目のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７を停止して、偶数番目のコンパレータＣＯ２，ＣＯ４，ＣＯ６を動作させて２ビットのＡＤコンバータ１０１を構築する信号である。
【００８６】
スイッチ制御部１１５は、当該ＡＤコンバータ１０１の外部から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに対応して７個のコンパレータＣＯ１〜ＣＯ７の中から偶数番目のコンパレータＣＯ２，ＣＯ４，ＣＯ６を選択するように動作する。
【００８７】
従って、デジタル信号Ｓoutのビット数の出力要求に対応した必要最小限の３個のコンパレータＣＯ２，ＣＯ４，ＣＯ６のみに基準電圧Ｖref２，Ｖref４，Ｖref６を入力して動作させることができる。コンパレータＣＯ２，ＣＯ４，ＣＯ６には各々の動作をオンする、各々に対応したコンパレータイネーブル信号ＳＣ２，ＳＣ４，ＳＣ６が与えられる。他のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７には各々の動作をオフする、各々に対応したコンパレータイネーブル信号ＳＣ１，ＳＣ３，ＳＣ１，ＳＣ３を与える。
【００８８】
このようにコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７を動作させないような制御を実行できるので、コンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７における無駄な電力を削減できるようになり、当該ＡＤコンバータ１０１の全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能を３ビットから２ビットに設定可能な汎用性に富んだビット可変型のＡＤコンバータ１０１を提供できるようになる。
【００８９】
上述した実施例では、基準電圧Ｖrefの供給を断ち、かつ、コンパレータＣＯｉの出力を制限することで、奇数番目のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７の動作を停止する方法について説明したが、これに限られることはなく、偶数番目のコンパレータＣＯ２，ＣＯ４，ＣＯ６の動作を停止するようにしてもよい。例えば、図２Ｂや図３Ｂに示した差動増幅回路の定電流源と、接地線ＧＮＤとの間にスイッチ部を設けて、トランジスタ動作を直接停止してもよい。これにより、コンパレータＣＯ１〜ＣＯ７を交互にオンして、偶数番目のコンパレータＣＯ２，ＣＯ４，ＣＯ６を間引くことにより、ダイナミックレンジを変えずに、ビット数を削減することもできる。
【００９０】
＜第２の実施形態＞
［ＡＤコンバータ２００の構成例］  
続いて、図７Ａ及びＢを参照して、第２の実施形態としてのバブルエラー対策機能付きのＡＤコンバータ２００の構成例について説明する。図７Ａに示すバブルエラー対策機能付きの３ビット構成のフラッシュ型のＡＤコンバータ２００は、アナログ・デジタル変換器の一例を構成し、アナログ信号Ｓinをデジタル信号Ｓoutに変換して出力する。ここにバブルエラーとは、コンパレータＣＯｉの出力信号のレベルが変動して出力論理が確定せずに崩壊し、高精度なデジタル信号Ｓoutが得られない状態をいう。
【００９１】
コンパレータ群１１３の出力段にはバブルエラー対策回路１１６が接続される。バブルエラー対策回路１１６には、インバータ１６及び、論理演算部の一例となる複数の二入力否定論理積回路（以下ＮＡＮＤ回路＃ｉという）が設けられる。インバータ１６は、コンパレータＣＯｉの出力に接続され、コンパレータＣＯｉの比較結果信号を反転した反転比較結果信号をエンコーダ１１４に出力する。ＮＡＮＤ回路＃ｉは、隣接する上位のコンパレータＣＯｉの比較結果信号と下位のコンパレータＣＯｉ＋１の比較結果信号とを入力し、二入力否定論理積を演算して論理演算信号をエンコーダ１１４に出力する。
【００９２】
この例で、ＮＡＮＤ回路＃１は、その入力側に最上位のコンパレータＣＯ１及び、次位のコンパレータＣＯ２が接続される。ＮＡＮＤ回路＃１は、コンパレータＣＯ１の反転比較結果信号とコンパレータＣＯ２の非反転比較結果信号との二入力否定論理積を演算して論理演算信号Ｓ＃１をエンコーダ１１４に出力する。ＮＡＮＤ回路＃２は、その入力側にコンパレータＣＯ２及びコンパレータＣＯ３が接続される。ＮＡＮＤ回路＃２は、コンパレータＣＯ２の反転比較結果信号とコンパレータＣＯ３の非反転比較結果信号との二入力否定論理積を演算して論理演算信号Ｓ＃２をエンコーダ１１４に出力する。
【００９３】
ＮＡＮＤ回路＃３は、その入力側にコンパレータＣＯ３及びコンパレータＣＯ４が接続され、コンパレータＣＯ３の反転比較結果信号とコンパレータＣＯ４の非反転比較結果信号との二入力否定論理積を演算して論理演算信号Ｓ＃３をエンコーダ１１４に出力する。ＮＡＮＤ回路＃４は、その入力側にコンパレータＣＯ４及びコンパレータＣＯ５が接続され、コンパレータＣＯ４の反転比較結果信号とコンパレータＣＯ５の非反転比較結果信号との二入力否定論理積を演算して論理演算信号Ｓ＃４をエンコーダ１１４に出力する。
【００９４】
ＮＡＮＤ回路＃５は、その入力側にコンパレータＣＯ５及びコンパレータＣＯ６が接続され、コンパレータＣＯ５の反転比較結果信号とコンパレータＣＯ６の非反転比較結果信号との二入力否定論理積を演算して論理演算信号Ｓ＃５をエンコーダ１１４に出力する。ＮＡＮＤ回路＃６は、その入力側にコンパレータＣＯ６及びコンパレータＣＯ７が接続され、コンパレータＣＯ６の反転比較結果信号とコンパレータＣＯ７の非反転比較結果信号との二入力否定論理積を演算して論理演算信号Ｓ＃６をエンコーダ１１４に出力する。
【００９５】
ＮＡＮＤ回路＃７は、その入力側に、コンパレータＣＯ７及び、ハイ・レベルを生成する高電位側の電源ＶＤＤが接続され、コンパレータＣＯ６の反転比較結果信号と所定のレベルの信号との二入力否定論理積を演算して論理演算信号Ｓ＃７をエンコーダ１１４に出力する。なお、第１の実施形態と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【００９６】
この例では、コンパレータＣＯ１の出力信号「０」を反転したインバータ１６が出力信号「１」をエンコーダ１１４に出力する。ＮＡＮＤ回路＃１は、論理演算信号Ｓ＃１＝「１」をエンコーダ１１４に出力し、ＮＡＮＤ回路＃２が論理演算信号Ｓ＃２＝「１」をエンコーダ１１４に出力する。ＮＡＮＤ回路＃３が論理演算信号Ｓ＃３＝「１」をエンコーダ１１４に出力し、ＮＡＮＤ回路＃４が論理演算信号Ｓ＃４＝「１」をエンコーダ１１４に出力し、ＮＡＮＤ回路＃５が論理演算信号Ｓ＃５＝「０」をエンコーダ１１４に出力する。ＮＡＮＤ回路＃６が論理演算信号Ｓ＃６＝「１」をエンコーダ１１４に出力し、ＮＡＮＤ回路＃７が論理演算信号Ｓ＃７＝「１」をエンコーダ１１４に出力している。このようにＡＤコンバータ２００を構成すると、ＮＡＮＤ回路＃１〜＃７を備えない場合に比べてバブルエラーを防止できるようになる。
【００９７】
図７Ｂに示すバブルエラー対策機能付きのＡＤコンバータ２００によれば、ダイナミックレンジを半分に設定する場合であって、３ビット構成のＡＤコンバータ２００を２ビット構成に設定する例を挙げている。このようなエンコーダ１１４の出力ビットの設定を示す出力要求信号Ｓｃが外部から供給される。
【００９８】
この例で出力要求信号Ｓｃは、上位から４個のコンパレータＣＯ１〜ＣＯ４の動作を停止して２ビットのＡＤコンバータ２００を構築する信号である。図中、×を記したコンパレータＣＯ１〜ＣＯ４の動作を停止する。このコンパレータＣＯ１〜ＣＯ４の部分の電力を削減することができる。スイッチ制御部１１５は、当該ＡＤコンバータ２００の外部から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに対応して７個のコンパレータＣＯ１〜ＣＯ７の中から下位３個のコンパレータＣＯ５〜ＣＯ７を選択するように動作する。
【００９９】
この例で、スイッチ制御部１１５は、出力要求信号Ｓｃに対応してスイッチ部ＳＷ11〜ＳＷ44の各々に対応して、ロー・レベルのスイッチ切換信号ＳＳ11〜ＳＳ44を出力する。スイッチ部ＳＷ11は、スイッチ切換信号ＳＳ11に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ１との間を非接続状態となされる。その結果、基準電圧発生部１１１では、抵抗Ｒ１，Ｒ２の接続点に現れる基準電圧Ｖref１のコンパレータＣＯ１への供給動作が断たれる。
【０１００】
同様にして、スイッチ部ＳＷ22はスイッチ切換信号ＳＳ22に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ２との間を非接続状態となされる。基準電圧発生部１１１では、抵抗Ｒ２，Ｒ３の接続点に現れる基準電圧Ｖref２のコンパレータＣＯ２への供給動作が断たれる。
【０１０１】
また、スイッチ部ＳＷ33は、スイッチ切換信号ＳＳ33に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ３との間を非接続状態となされる。基準電圧発生部１１１では、抵抗Ｒ３，Ｒ４の接続点に現れる基準電圧Ｖref３のコンパレータＣＯ３への供給動作が断たれる。
【０１０２】
更に、スイッチ部ＳＷ44は、スイッチ切換信号ＳＳ44に基づいてオフし、基準電圧発生部１１１とコンパレータＣＯ４との間を非接続状態となされる。基準電圧発生部１１１では、抵抗Ｒ４，Ｒ５の接続点に現れる基準電圧Ｖref４のコンパレータＣＯ４への供給動作が断たれる。上述のスイッチ制御部１１５は、コンパレータＣＯ１〜ＣＯ４に出力を許可しない信号論理のコンパレータイネーブル信号ＳＣ１〜ＳＣ４をコンパレータＣＯ１〜ＣＯ４の各々に対応して出力する。これにより、コンパレータＣＯ１〜ＣＯ４の各々の出力信号を「０」に固定し、ＮＡＮＤ回路＃１〜＃３の出力信号を「１」に固定できるようになる。
【０１０３】
一方、スイッチ制御部１１５は、スイッチ部ＳＷ55，ＳＷ66，ＳＷ77の各々に対応してハイ・レベルのスイッチ切換信号ＳＳ55，ＳＳ66，ＳＳ77を出力したままにする。スイッチ部ＳＷ55は、スイッチ切換信号ＳＳ55に基づいてオンしたまま、基準電圧発生部１１１は、その抵抗Ｒ５，Ｒ６の接続点に現れる基準電圧Ｖref５をコンパレータＣＯ５に供給し続ける。
【０１０４】
また、スイッチ部ＳＷ66は、スイッチ切換信号ＳＳ66に基づいてオンしたまま、基準電圧発生部１１１は、その抵抗Ｒ６，Ｒ７の接続点に現れる基準電圧Ｖref６をコンパレータＣＯ６に供給したままにする。
【０１０５】
更に、スイッチ部ＳＷ77は、スイッチ切換信号ＳＳ77に基づいてオンしたまま、基準電圧発生部１１１は、その抵抗Ｒ７，Ｒ８の接続点に現れる基準電圧Ｖref７をコンパレータＣＯ７に供給したままにする。上述のスイッチ制御部１１５は、コンパレータＣＯ５〜ＣＯ７に出力を許可する信号論理のコンパレータイネーブル信号ＳＣ５〜ＳＣ７をコンパレータＣＯ５〜ＣＯ７の各々に対応して出力する。このスイッチ切換制御及びコンパレータ選択制御により、バブルエラー対策機能付きの２ビットのＡＤコンバータ２００を構成する。
【０１０６】
このように第２の実施形態としてのＡＤコンバータ２００によれば、コンパレータ群１１３の出力段に接続されたバブルエラー対策回路１１６を備える。バブルエラー対策回路１１６には、ＮＡＮＤ回路＃１〜＃７が設けられ、出力要求信号Ｓｃに基づいてスイッチ部ＳＷ11〜ＳＷ44及びＳＷ55〜ＳＷ77を切換制御するようになされる。
【０１０７】
従って、３ビット構成のＡＤコンバータ２００を出力要求信号Ｓｃに基づいて選択される２ビット構成に設定できるようになる。これにより、バブルエラー対策機能付きの２ビットのＡＤコンバータ２００を構成できるようになる。しかも、７個のコンパレータＣＯ１〜ＣＯ７の動作数を半分にしても、バブルエラー対策機能を保持したまま、図７Ａと同じ出力結果を得ることができる。
【０１０８】
この例では、バブルエラー対策機能付きの３ビット構成のＡＤコンバータ２００を２ビット構成に設定する例を説明したが、これに限られることはなく、使用するビットに応じて拡張して使用することができる。例えば、バブルエラー対策機能付きの８ビット構成のＡＤコンパレータを７，６，５，４，３ビット構成に設定することも可能となる。
【０１０９】
上述した例によれば、図５に示したＡＤコンバータ１０１のエンコーダ１１４と同じエンコーダ１１４をバブルエラー対策機能付きのＡＤコンバータ２００に使用する場合について説明した。このような構成を用いると、エンコーダ１１４の出力ビットを切り換えるための冗長な部分を流用できるので、設計時間の短縮及び回路規模の縮小を図れる等のメリットが得られる。
【０１１０】
＜第３の実施形態＞  
［無線通信システム３００の構成例］  
続いて、図８及び図９を参照して、第３の実施形態としての無線通信システム３００の構成例について説明する。図８に示す無線通信システム３００は信号処理システムの一例を構成し、第１及び第２の実施形態で説明したＡＤコンバータ１００，１０１又は２００が備えられるのである。無線通信システム３００は、例えば、ミリ波信号処理システムを構成し、アンテナ３１、アナログ受信部３２、ＡＤ変換部３３、信号処理部３４及び記憶部３５を有して構成される。
【０１１１】
アンテナ３１は所定の搬送周波数の無線信号（ミリ波の電磁波）を捕捉してアナログ信号Ｓinを出力する。アンテナ３１にはアナログ受信部３２が接続される。アナログ受信部３２は、アンテナ３１から得られるアナログ信号Ｓinに、例えば、局部発振周波数の信号を乗算してダウンコンバートし、ダウンコンバート後の復調信号Ｓin’を出力する。
【０１１２】
アナログ受信部３２にはＡＤ変換部３３が接続される。ＡＤ変換部３３はアナログ受信部３２から出力されるアナログの復調信号Ｓin’をデジタルの復調信号（以下復調データＤoutという）に変換して出力する。ＡＤ変換部３３には、第１及び第２の実施形態で説明したＡＤコンバータ１００，１０１又は２００が使用される。
【０１１３】
例えば、ＡＤ変換部３３にＡＤコンバータ１０１が使用される場合、図６Ａに示したように、基準電圧発生部１１１、７個のコンパレータＣＯ１〜ＣＯ７、エンコーダ１１４及びスイッチ制御部１１５とを有して構成される。基準電圧発生部１１１は７個の基準電圧Ｖref１〜Ｖref７を発生する。７個のコンパレータＣＯ１〜ＣＯ７の各々は、アナログの復調信号Ｓin’を入力し、所定の周波数のサンプリング信号に基づいて当該復調信号Ｓin’の電圧レベルＶinと、基準電圧発生部１１１から供給される基準電圧Ｖref１〜Ｖref７とを比較する。エンコーダ１１４は、コンパレータＣＯ１〜ＣＯ７から出力される比較結果信号を符号化した３ビットのデジタルの復調データＤoutを出力する。
【０１１４】
ＡＤ変換部３３には信号処理部３４が接続される。信号処理部３４は、ＡＤ変換部３３から出力される復調データＤoutのビット数を判別して当該ＡＤ変換部３３に対してビット数の出力を要求するための信号を出力する。例えば、信号処理部３４は、デジタル処理部３６、上位レイヤ部３７及びデータ処理ブロック３８を有して構成される。この例でＡＤ変換部３３には、デジタル処理部３６が接続される。デジタル処理部３６は、ＡＤ変換部３３から出力される復調データＤoutをデジタル処理する。
【０１１５】
デジタル処理部３６には上位レイヤ部３７が接続される。上位レイヤ部３７は、アナログ信号Ｓinが無線受信される場合であって、無線受信されたアナログ信号Ｓinの無線方式を判別し、当該無線方式に基づいてＡＤ変換部３３にビット数の出力要求信号Ｓｃを出力する。上位レイヤ部３７は、例えば、復調データＤoutをデコードして、無線方式コードを検出し、この無線方式コードと予め設定された被比較コードとを比較して無線方式判別信号Ｓ３７を発生する。被比較コードは無線方式を示すデータであって予め信号処理部３４の図示しないメモリに設定される。もちろん、これに限られることはなく、無線方式が既知であれば、比較処理を省略して、無線方式判別信号Ｓ３７をデータ処理ブロック３８に出力して出力要求信号Ｓｃを設定する方式を採ってもよい。
【０１１６】
上位レイヤ部３７にはデータ処理ブロック３８が接続される。データ処理ブロック３８は、上位レイヤ部３７から出力される無線方式判別信号Ｓ３７に基づいて出力要求信号Ｓｃを発生する。データ処理ブロック３８には記憶部３５が接続される。記憶部３５には、アナログ信号Ｓinの無線方式とＡＤ変換部３３のビット数とを対応付けたルックアップテーブル（Look up table：ＬＵＴ）が格納される。
【０１１７】
ルックアップテーブルの内容は、例えば、ＡＤ変換部３３が３ビット構成である場合であって、当該無線通信システム３００の無線方式がインジェクションロック（Injection Lock：注入同期）方式である場合である。この場合は、エンコーダ１１４の出力ビットを２ビットに設定する。ここにインジェクションロックとは、受信側の局部発振信号の局部発振周波数を送信側の搬送周波数（送信側の局部発振信号の局部発振周波数）と同一周波数に引き込んで送信側と受信側とで同期を採る方法をいう。
無線方式が非インジェクションロック方式である場合は、エンコーダ１１４の出力ビットを３ビットに設定するような出力要求コード等が記述される。記憶部３５にはＲＯＭや、ＥＥＰＲＯＭ等の不揮発性のメモリが使用される。この例で、出力要求信号Ｓｃは、記憶部３５から読み出された出力要求コードを制御信号に変換したものである。
【０１１８】
出力要求信号Ｓｃはデータ処理ブロック３８からＡＤ変換部３３に出力される。ＡＤ変換部３３では、データ処理ブロック３８から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに基づいて図１〜図７に示したようなスイッチ部ＳＷ11〜ＳＷ44及びＳＷ55〜ＳＷ77を切換制御するようになされる。図６Ａに示したスイッチ制御部１１５では、データ処理ブロック３８からビット数の出力要求信号Ｓｃを入力する。そして、エンコーダ１１４から出力されるデジタルの復調データＤoutのビット数の出力要求に対応して７個のコンパレータＣＯ１〜ＣＯ７の中から選択される所定のコンパレータＣＯｉの動作を制限するようになされる。
【０１１９】
続いて、図９Ａ及びＢを参照して、無線通信システム３００における信号処理方法について説明する。図９Ａは、無線通信システム３００における信号処理部３４の動作例を示し、図９Ｂは、ＡＤ変換部３３の動作例を各々示すフローチャートである。この実施例では、アナログ信号Ｓinをデジタルの復調データＤoutに変換して出力する場合を前提とする。ＡＤ変換部３３には３ビット構成のＡＤコンバータ１０１が備えられる場合であって、これをインジェクションロック方式において、２ビットに設定して使用する場合を例に挙げる。
【０１２０】
この例で、信号処理部３４は、ＡＤ変換部３３から出力されるデジタルの復調データＤoutから、インジェクションロック方式の無線方式を上位レイヤ部３７で判別する。そして、当該無線方式に対応したＡＤ変換部３３のビット数の出力を要求するための出力要求信号Ｓｃをデータ処理ブロック３８で生成する。信号処理部３４は、データ処理ブロック３８で生成されたビット数の出力を要求するための出力要求信号Ｓｃに基づいて７個の比較動作の中から選択される所定の比較動作を制限するようになされる。
【０１２１】
これらを信号処理条件にして、図８に示した信号処理部３４は、図９Ａに示すステップＳＴ１でデータ処理ブロック３８を介してＡＤ変換部３３にビット数ＭＡＸ＝３を設定し、ステップＳＴ２でアナログ信号Ｓinの入力を待機する。一方、ＡＤ変換部３３は、上述の設定を受けて、図９ＢのステップＳＴ１１でビット数ＭＡＸ＝３に設定し、ステップＳＴ１２でアナログ信号Ｓinの入力を待機する。
【０１２２】
そして、信号処理部３４はステップＳＴ２でアンテナ３１、アナログ受信部３２を介してアナログ信号ＳinがＡＤ変換部３３に入力されると、無線受信されたアナログ信号Ｓinの無線方式をステップＳＴ３で判別する。このとき、ステップＳＴ１３でＡＤ変換部３３はビット数ＭＡＸでアナログの復調信号Ｓin’をＡＤ変換処理する。ＡＤ変換部３３はステップＳＴ１４で出力要求信号Ｓｃを入力するまで、ビット数ＭＡＸ＝３のまま、ステップＳ１３でアナログの復調信号Ｓin’のＡＤ変換処理を継続する。
【０１２３】
ＡＤ変換部３３は７個の基準電圧Ｖref１〜Ｖref７を発生し、アナログの復調信号Ｓin’を入力する。そして、所定の周波数のサンプリング信号に基づいて当該復調信号Ｓin’の電圧レベルＶinと、基準電圧発生部１１１で発生された基準電圧Ｖrefｉとを比較して比較結果信号を生成する。比較結果信号は、各々のコンパレータＣＯ１〜ＣＯ７からエンコーダ１１４に出力される。エンコーダ１１４は、７個の比較結果信号を符号化して所定ビット数のデジタルの復調データＤoutを信号処理部３４に出力する。
【０１２４】
信号処理部３４はアナログ信号Ｓinが無線受信される場合であって、無線受信されたアナログの復調信号Ｓin’の無線方式を判別し、当該無線方式に基づいてＡＤ変換部３３にビット数の出力要求信号Ｓｃを出力する。信号処理部３４では、デジタル処理部３６がＡＤ変換部３３から出力される復調データＤoutをデジタル処理する。デジタル処理後の復調データＤoutは上位レイヤ部３７に出力される。
【０１２５】
上位レイヤ部３７では、デジタル処理後の復調データＤoutから無線方式が判別される。上位レイヤ部３７は、例えば、無線方式の仕様を示す仕様動作モードと、無線方式の設定を示す設定動作モードとを比較して無線方式がインジェクションロック方式であることを認識する。上位レイヤ部３７で無線方式＝インジェクションロック方式が判別されると、上位レイヤ部３７からデータ処理ブロック３８へ無線方式判別信号Ｓ３７が出力される。
【０１２６】
その後、ステップＳＴ４でデータ処理ブロック３８では、無線方式判別信号Ｓ３７（図中ではＳ３７信号という）に基づいて出力要求信号Ｓｃ（図中ではＳｃ信号という）を発生する。このとき、データ処理ブロック３８は、記憶部３５のルックアップテーブルを参照して、当該無線方式に対応した出力要求コードを読み出す。この例では、ＡＤ変換部３３が３ビット構成である場合であって、無線方式がインジェクションロック方式である場合は、エンコーダ１１４の出力ビットを２ビットに設定する。なお、無線方式が非インジェクションロック方式である場合は、エンコーダ１１４の出力ビットを３ビットのまま設定を変えないような出力要求コード等が読み出される。
【０１２７】
そして、ステップＳＴ５で、データ処理ブロック３８は、記憶部３５から読み出された出力要求コードを制御信号に変換して出力要求信号Ｓｃを生成する。データ処理ブロック３８は、当該ビット数＝２に対応した出力要求信号Ｓｃ（以下Ｓｃ信号ともいう）をＡＤ変換部３３に出力する。
【０１２８】
ＡＤ変換部３３はステップＳＴ１４でデータ処理ブロック３８から出力要求信号Ｓｃを入力すると、ステップＳＴ１５で、ビット数ＭＡＸ＝３からビット数Ｘ＝２に設定を変更する（ビット数を切り換える）。その後、ステップＳＴ１６でビット数切り換え後のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７でアナログの復調信号Ｓin’のＡＤ変換処理を実行する。これにより、エンコーダ１１４から２ビットの復調データＤout’を得られるようになる。
【０１２９】
このように第３の実施形態としての無線通信システム３００によれば、ＡＤ変換部３３から出力されるデジタルの復調データＤoutから、インジェクションロック方式の無線方式を上位レイヤ部３７で判別する。そして、当該無線方式に対応したＡＤ変換部３３のビット数の出力を要求するための出力要求信号Ｓｃをデータ処理ブロック３８で生成する。信号処理部３４は、データ処理ブロック３８で生成されたビット数の出力を要求するための出力要求信号Ｓｃに基づいて７つの比較動作の中から選択される３つの比較動作を制限するようになされる。
【０１３０】
従って、デジタルの復調データＤoutのビット数の出力要求に対応した必要最小限の４個のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７のみに基準電圧Ｖref１，Ｖref３，Ｖref５，Ｖref７を入力して動作させることができる。他のコンパレータＣＯ２，ＣＯ４，ＣＯ６には、基準電圧Ｖref２，Ｖref４，Ｖref６が入力されていないので、その動作を停止できる。この結果、無線方式がインジェクションロック方式を採る場合に、無駄な電力を使用しないで済むようになり、当該ＡＤ変換部３３の全体としての消費電力を低減できるようになる。
【０１３１】
また、同一の無線通信システム３００においても、通信状況などにより、ＡＤ変換部３３のビット数を変更したい場合等において柔軟に対処できるようになる。また、無線通信システム３００の動作モードにより、ＡＤ変換部３３のターゲットレンジを可変して使用したい場合があるが、この場合についても、スイッチ部ＳＷijを切り替えるだけで、ターゲットレンジを簡単に切り換えることができる。
【０１３２】
これにより、プログラマブルで、分解能をＮ＝３ビットからＮ−１＝２ビットに設定可能な汎用性に富んだビット可変型のＡＤ変換部３３を実装した低電力消費型の無線通信システム３００を提供できるようになる。なお、ＡＤ変換部３３におけるビット切り換えは、受信の最初だけの場合もあるし、また、その都度変更を行う場合もある。
【０１３３】
＜第４の実施形態＞  
［無線通信システム４００の構成例］  
続いて、図１０及び図１１を参照して、第４の実施形態としての無線通信システム４００の構成例について説明する。
【０１３４】
図１０に示す無線通信システム４００は信号処理システムの他の一例を構成し、第１及び第２の実施形態で説明したＡＤコンバータ１００，１０１又は２００が備えられる。無線通信システム４００は、アンテナ３１、アナログ受信部３２、ＡＤ変換部３３、信号処理部４１及び記憶部４４を有して構成される。なお、第３の実施形態と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【０１３５】
アンテナ３１は所定の変調方式（無線の種類）により変調された無線信号（電磁波）を捕捉して、変調されたアナログ信号Ｓinを出力する。上述の無線信号は、例えば、パケット化されており、そのヘッダ信号に変調方式が記述される。アンテナ３１にはアナログ受信部３２が接続される。アナログ受信部３２は、アンテナ３１から得られる変調されたアナログ信号Ｓinを復調して復調信号Ｓin’を出力する。
【０１３６】
アナログ受信部３２にはＡＤ変換部３３が接続される。ＡＤ変換部３３はアナログ受信部３２から出力されるアナログの復調信号Ｓin’をデジタルの復調データＤoutに変換して出力する。ＡＤ変換部３３には、第１及び第２の実施形態で説明したＡＤコンバータ１００，１０１又は２００が使用される。
【０１３７】
ＡＤ変換部３３には信号処理部４１が接続される。信号処理部４１は、アナログ信号Ｓinが変調される場合であって、変調されたアナログ信号Ｓinの変調方式を判別し、当該変調方式に基づいてＡＤ変換部３３にビット数の出力要求信号Ｓｃを出力する。例えば、信号処理部４１は、デジタル処理部４２及びデータ処理ブロック４３を有して構成される。この例でＡＤ変換部３３には、デジタル処理部４２が接続される。デジタル処理部４２は、ＡＤ変換部３３から出力される復調データＤoutをデジタル処理する。
【０１３８】
デジタル処理部４２にはデータ処理ブロック４３が接続される。データ処理ブロック４３は、デジタル処理部４２から出力される変調方式判別信号Ｓ４２に基づいて出力要求信号Ｓｃを発生する。データ処理ブロック４３には記憶部４４が接続される。記憶部４４には、アナログ信号Ｓinの変調方式とＡＤ変換部３３のビット数とを対応付けたルックアップテーブル（Look up table：ＬＵＴ）が格納される。
【０１３９】
ルックアップテーブルの内容は、例えば、ＡＤ変換部３３が３ビット構成である場合であって、当該無線通信システム４００の変調方式が位相変調方式である場合は、エンコーダ１１４の出力ビットを２ビットに設定する。変調方式が振幅変調方式である場合は、エンコーダ１１４の出力ビットを３ビットに設定するような出力要求コード等が記述される。記憶部４４にはＲＯＭや、ＥＥＰＲＯＭ等の不揮発性のメモリが使用される。この例で、出力要求信号Ｓｃは、記憶部４４から読み出された出力要求コードを制御信号に変換したものである。上述の変調方式は、振幅変調や、位相変調等のアナログ変調の他に、角度変調、周波数変調が対象となる。また、デジタル変調（位相偏移変調、周波数偏移変調、振幅偏移変調、直交振幅変調）及び、パルス変調（パルス符号変調、パルス幅変調 、パルス振幅変調、パルス位置変調、パルス密度変調）等も対象となる。
【０１４０】
出力要求信号Ｓｃはデータ処理ブロック４３からＡＤ変換部３３に出力される。ＡＤ変換部３３では、データ処理ブロック４３から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに基づいて図１〜図７に示したようなスイッチ部ＳＷ11〜ＳＷ44及びＳＷ55〜ＳＷ77を切換制御するようになされる。図６Ａに示したスイッチ制御部１１５では、データ処理ブロック４３からビット数の出力要求信号Ｓｃを入力する。そして、エンコーダ１１４から出力されるデジタルの復調データＤoutのビット数の出力要求に対応して７個のコンパレータＣＯ１〜ＣＯ７の中から選択される所定のコンパレータＣＯｉの動作を制限するようになされる。
【０１４１】
続いて、図１１Ａ及びＢを参照して、無線通信システム４００における信号処理方法について説明する。図１１Ａは、無線通信システム４００における信号処理部４１の動作例を示し、図１１Ｂは、ＡＤ変換部３３の動作例を各々示すフローチャートである。
【０１４２】
この実施例では、変調されたアナログ信号Ｓinをデジタルの復調データＤoutに変換して出力する場合を前提とする。ＡＤ変換部３３には３ビット構成のＡＤコンバータ１０１が備えられる場合であって、これを位相変調方式において、２ビットに設定して使用する場合を例に挙げる。
【０１４３】
この例で、信号処理部４１は、ＡＤ変換部３３から出力されるデジタルの復調データＤoutから、位相変調方式の変調方式を信号処理部４１で判別する。そして、当該変調方式に対応したＡＤ変換部３３のビット数の出力を要求するための出力要求信号Ｓｃをデータ処理ブロック４３で生成する。信号処理部４１は、データ処理ブロック４３で生成されたビット数の出力を要求するための出力要求信号Ｓｃに基づいて７個の比較動作の中から選択される所定の比較動作を制限するようになされる。
【０１４４】
これらを信号処理条件にして、図１０に示した信号処理部４１は、図１１Ａに示すステップＳＴ２１でデータ処理ブロック４３を介してＡＤ変換部３３にビット数ＭＡＸ＝３を設定し、ステップＳＴ２２でアナログ信号Ｓinの入力を待機する。一方、ＡＤ変換部３３は、上述の設定を受けて、図１１ＢのステップＳＴ１１でビット数ＭＡＸ＝３に設定し、ステップＳＴ１２でアナログ信号Ｓinの入力を待機する。
【０１４５】
そして、信号処理部４１はステップＳＴ２２でアンテナ３１、アナログ受信部３２を介してアナログ信号ＳinがＡＤ変換部３３に入力されると、無線受信されたアナログ信号Ｓinの変調方式をステップＳＴ２３で判別する。このとき、ステップＳＴ１３でＡＤ変換部３３はビット数ＭＡＸでアナログの復調信号Ｓin’をＡＤ変換処理する。ＡＤ変換部３３はステップＳＴ１４で出力要求信号Ｓｃを入力するまで、ビット数ＭＡＸ＝３のまま、ステップＳ１３でアナログの復調信号Ｓin’のＡＤ変換処理を継続する。
【０１４６】
ＡＤ変換部３３は７個の基準電圧Ｖref１〜Ｖref７を発生し、アナログの復調信号Ｓin’を入力する。そして、所定の周波数のサンプリング信号に基づいて当該復調信号Ｓin’の電圧レベルＶinと、基準電圧発生部１１１で発生された基準電圧Ｖrefｉとを比較して比較結果信号を生成する。比較結果信号は、各々のコンパレータＣＯ１〜ＣＯ７からエンコーダ１１４に出力される。エンコーダ１１４は、７個の比較結果信号を符号化して所定ビット数のデジタルの復調データＤoutを信号処理部４１に出力する。
【０１４７】
信号処理部４１では、アナログ信号Ｓinが変調されている場合であって、変調されたアナログ信号Ｓinの変調方式を判別し、当該変調方式に基づいてＡＤ変換部３３にビット数の出力要求信号Ｓｃを出力する。例えば、デジタル処理部４２は、ＡＤ変換部３３から出力される復調データＤoutをデジタル処理する。このデジタル処理では、復調データＤoutの中のヘッダ信号をデコードして変調方式を判別する。デジタル処理部４２で、例えば、変調方式＝位相変調方式が判別されると、デジタル処理部４２からデータ処理ブロック４３へ変調方式判別信号Ｓ４２が出力される。
【０１４８】
その後、ステップＳＴ２４でデータ処理ブロック４３では、変調方式判別信号Ｓ４２に基づいて出力要求信号Ｓｃを発生する。このとき、データ処理ブロック４３は、記憶部４４のルックアップテーブルを参照して、当該変調方式に対応した出力要求コードを読み出す。この例では、ＡＤ変換部３３が３ビット構成である場合であって、変調方式が位相変調方式である場合は、エンコーダ１１４の出力ビットを２ビットに設定する。なお、変調方式が振幅変調方式である場合は、エンコーダ１１４の出力ビットを３ビットのまま設定を変えないような出力要求コード等が読み出される。
【０１４９】
そして、ステップＳＴ２５で、データ処理ブロック４３は、記憶部４４から読み出された出力要求コードを制御信号に変換して出力要求信号Ｓｃを生成する。データ処理ブロック４３は、当該ビット数＝２に対応した出力要求信号Ｓｃ（以下Ｓｃ信号ともいう）をＡＤ変換部３３に出力する。
【０１５０】
ＡＤ変換部３３はステップＳＴ１４でデータ処理ブロック４３から出力要求信号Ｓｃを入力すると、ステップＳＴ１５で、ビット数ＭＡＸ＝３からビット数Ｘ＝２に設定を変更する（ビット数を切り換える）。その後、ステップＳＴ１６でビット数切り換え後のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７でアナログの復調信号Ｓin’のＡＤ変換処理を実行する。これにより、エンコーダ１１４から２ビットの復調データＤout’を得られるようになる。
【０１５１】
このように第４の実施形態としての無線通信システム４００によれば、ＡＤ変換部３３から出力されるデジタルの復調データＤoutから、位相変調方式の変調方式を信号処理部４１で判別する。そして、当該変調方式に対応したＡＤ変換部３３のビット数の出力を要求するための出力要求信号Ｓｃをデータ処理ブロック４３で生成する。信号処理部４１は、データ処理ブロック４３で生成されたビット数の出力を要求するための出力要求信号Ｓｃに基づいて７つの比較動作の中から選択される３つの比較動作を制限するようになされる。
【０１５２】
従って、デジタルの復調データＤoutのビット数の出力要求に対応した必要最小限の４個のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７のみに基準電圧Ｖref１，Ｖref３，Ｖref５，Ｖref７を入力して動作させることができる。他のコンパレータＣＯ２，ＣＯ４，ＣＯ６には、基準電圧Ｖref２，Ｖref４，Ｖref６が入力されていないので、その動作を停止できる。
【０１５３】
この結果、変調方式が位相変調方式を採る場合に、無駄な電力を使用しないで済むようになり、当該ＡＤ変換部３３の全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能を３ビットから２ビットに設定可能な汎用性に富んだビット可変型のＡＤ変換部３３を実装した低電力消費型の無線通信システム４００を提供できるようになる。なお、ＡＤ変換部３３におけるビット切り換えは、受信の最初だけの場合もあるし、また、その都度変更を行う場合もある。
【０１５４】
＜第５の実施形態＞  
［無線通信システム５００の構成例］  
続いて、図１２及び図１３を参照して、第５の実施形態としての無線通信システム５００の構成例について説明する。図１２に示す無線通信システム５００は信号処理システムの他の一例を構成し、第１及び第２の実施形態で説明したＡＤコンバータ１００，１０１又は２００が備えられるのである。無線通信システム５００は、アンテナ３１、アナログ受信部３２、ＡＤ変換部３３、信号処理部５１及び記憶部５４を有して構成される。なお、第３及び第４の実施形態と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【０１５５】
アンテナ３１は所定の搬送周波数の無線信号（電磁波）を捕捉して、アナログ信号Ｓinを出力する。アンテナ３１にはアナログ受信部３２が接続される。アナログ受信部３２は、アンテナ３１から得られるアナログ信号Ｓinを復調して復調信号Ｓin’を出力する。
【０１５６】
アナログ受信部３２にはＡＤ変換部３３が接続される。ＡＤ変換部３３はアナログ受信部３２から出力されるアナログの復調信号Ｓin’をデジタルの復調データＤoutに変換して出力する。ＡＤ変換部３３には、第１及び第２の実施形態で説明したＡＤコンバータ１００，１０１又は２００が使用される。
【０１５７】
ＡＤ変換部３３には信号処理部５１が接続される。信号処理部５１は、アナログ信号Ｓinの信号対雑音レベル（以下Ｓ／Ｎレベルという）を検出し、当該Ｓ／Ｎレベルに基づいてＡＤ変換部３３にビット数の出力要求信号Ｓｃを出力する。例えば、信号処理部５１は、デジタル処理部５２及びデータ処理ブロック５３を有して構成される。この例でＡＤ変換部３３には、デジタル処理部５２が接続される。デジタル処理部５２は、ＡＤ変換部３３から出力される復調データＤoutをデジタル処理して、アナログ信号ＳinのＳ／Ｎ特性（Ｓignal／Ｎise特性）を演算し、Ｓ／Ｎレベル検出信号Ｓ５２を発生する。
【０１５８】
デジタル処理部５２にはデータ処理ブロック５３が接続される。データ処理ブロック５３は、デジタル処理部５２から出力されるＳ／Ｎレベル検出信号Ｓ５２に基づいて出力要求信号Ｓｃを発生する。データ処理ブロック５３には記憶部５４が接続される。記憶部５４には、アナログ信号ＳinのＳ／ＮレベルとＡＤ変換部３３のビット数とを対応付けたルックアップテーブル（Look up table：ＬＵＴ）が格納される。
【０１５９】
ルックアップテーブルの内容は、例えば、ＡＤ変換部３３が３ビット構成である場合であって、当該無線通信システム５００のアナログ信号ＳinのＳ／ＮレベルがＡｘ［ｄＢ］である場合は、エンコーダ１１４の出力ビットを２ビットに設定する。そのＳ／ＮレベルがＡｙ［ｄＢ］（Ａｘ＜Ａｙ）である場合は、エンコーダ１１４の出力ビットを３ビットに設定するような出力要求コード等が記述される。記憶部５４にはＲＯＭや、ＥＥＰＲＯＭ等の不揮発性のメモリが使用される。この例で、出力要求信号Ｓｃは、記憶部５４から読み出された出力要求コードを制御信号に変換したものである。
【０１６０】
出力要求信号Ｓｃはデータ処理ブロック５３からＡＤ変換部３３に出力される。ＡＤ変換部３３では、データ処理ブロック５３から出力要求信号Ｓｃを入力し、この出力要求信号Ｓｃに基づいて、図１〜図７に示したようなスイッチ部ＳＷ11〜ＳＷ44及びＳＷ55〜ＳＷ77を切換制御するようになされる。図６Ａに示したスイッチ制御部１１５では、データ処理ブロック５３からビット数の出力要求信号Ｓｃを入力する。そして、エンコーダ１１４から出力されるデジタルの復調データＤoutのビット数の出力要求に対応して７個のコンパレータＣＯ１〜ＣＯ７の中から選択される所定のコンパレータＣＯｉの動作を制限するようになされる。
【０１６１】
続いて、図１３Ａ及びＢを参照して、無線通信システム５００における信号処理方法について説明する。図１３Ａは、無線通信システム５００における信号処理部５１の動作例を示し、図１３Ｂは、ＡＤ変換部３３の動作例を各々示すフローチャートである。
【０１６２】
この実施例では、ＡＤ変換部３３がアナログの復調信号Ｓin’をデジタルの復調データＤoutに変換して出力する場合を前提とする。ＡＤ変換部３３には３ビット構成のＡＤコンバータ１０１が備えられる場合であって、これをＳ／Ｎレベル検出信号Ｓ５２に基づいて２ビットに設定して使用する場合を例に挙げる。
【０１６３】
この例で、信号処理部５１は、ＡＤ変換部３３から出力されるデジタルの復調データＤoutから、Ｓ／Ｎレベルを信号処理部５１で検出する。そして、当該Ｓ／Ｎレベルの検出結果に対応したＡＤ変換部３３のビット数の出力を要求するための出力要求信号Ｓｃをデータ処理ブロック５３で生成する。信号処理部５１は、データ処理ブロック５３で生成されたビット数の出力を要求するための出力要求信号Ｓｃに基づいて７個の比較動作の中から選択される所定の比較動作を制限するようになされる。
【０１６４】
これらを信号処理条件にして、図１２に示した信号処理部５１は、図１３Ａに示すステップＳＴ３１でデータ処理ブロック５３を介してＡＤ変換部３３にビット数ＭＡＸ＝３を設定し、ステップＳＴ３２でアナログ信号Ｓinの入力を待機する。一方、ＡＤ変換部３３は、上述の設定を受けて、図１３ＢのステップＳＴ１１でビット数ＭＡＸ＝３に設定し、ステップＳＴ１２でアナログ信号Ｓinの入力を待機する。
【０１６５】
そして、信号処理部５１はステップＳＴ３２でアンテナ３１、アナログ受信部３２を介してアナログ信号ＳinがＡＤ変換部３３に入力されると、無線受信されたアナログ信号ＳinのＳ／ＮレベルをステップＳＴ３３で検出する。このとき、ステップＳＴ１３でＡＤ変換部３３はビット数ＭＡＸでアナログの復調信号Ｓin’をＡＤ変換処理する。ＡＤ変換部３３はステップＳＴ１４で出力要求信号Ｓｃを入力するまで、ビット数ＭＡＸ＝３のまま、ステップＳ１３でアナログの復調信号Ｓin’のＡＤ変換処理を継続する。
【０１６６】
ＡＤ変換部３３は７個の基準電圧Ｖref１〜Ｖref７を発生し、アナログの復調信号Ｓin’を入力する。そして、所定の周波数のサンプリング信号に基づいて当該復調信号Ｓin’の電圧レベルＶinと、基準電圧発生部１１１で発生された基準電圧Ｖrefｉとを比較して比較結果信号を生成する。比較結果信号は、各々のコンパレータＣＯ１〜ＣＯ７からエンコーダ１１４に出力される。エンコーダ１１４は、７個の比較結果信号を符号化して所定ビット数のデジタルの復調データＤoutを信号処理部５１に出力する。
【０１６７】
信号処理部５１は、アナログ信号ＳinのＳ／Ｎレベルを検出し、当該Ｓ／Ｎレベルに基づいてＡＤ変換部３３にビット数の出力要求信号Ｓｃを出力する。例えば、デジタル処理部５２は、ＡＤ変換部３３から出力される復調データＤoutをデジタル処理する。このデジタル処理では、デジタル処理部５２が復調データＤoutのＳ／ＮレベルＡｘ［ｄＢ］を検出する。ここで検出された復調データＤoutのＳ／ＮレベルＡｘ［ｄＢ］は、デジタル処理部５２からデータ処理ブロック５３へＳ／Ｎレベル検出信号Ｓ５２として出力される。
【０１６８】
その後、ステップＳＴ３４でデータ処理ブロック５３では、Ｓ／Ｎレベル検出信号Ｓ５２に基づいて出力要求信号Ｓｃを発生する。このとき、データ処理ブロック５３は、記憶部５４のルックアップテーブルを参照して、当該Ｓ／ＮレベルＡｘ［ｄＢ］に対応した出力要求コードを読み出す。この例では、ＡＤ変換部３３が３ビット構成である場合であって、Ｓ／ＮレベルがＡｘ［ｄＢ］である場合は、エンコーダ１１４の出力ビットを２ビットに設定する。なお、Ｓ／ＮレベルがＡｙ［ｄＢ］である場合は、エンコーダ１１４の出力ビットを３ビットのまま設定を変えないような出力要求コード等が読み出される。
【０１６９】
そして、ステップＳＴ３５で、データ処理ブロック５３は、記憶部５４から読み出された出力要求コードを制御信号に変換して出力要求信号Ｓｃを生成する。データ処理ブロック５３は、当該ビット数＝２に対応した出力要求信号Ｓｃ（以下Ｓｃ信号ともいう）をＡＤ変換部３３に出力する。ＡＤ変換部３３はステップＳＴ１４でデータ処理ブロック５３から出力要求信号Ｓｃを入力すると、ステップＳＴ１５で、ビット数ＭＡＸ＝３からビット数Ｘ＝２に設定を変更する（ビット数を切り換える）。その後、ステップＳＴ１６でビット数切り換え後のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７でアナログの復調信号Ｓin’のＡＤ変換処理を実行する。これにより、エンコーダ１１４から２ビットの復調データＤout’を得られるようになる。
【０１７０】
このように第５の実施形態としての無線通信システム５００によれば、ＡＤ変換部３３から出力されるデジタルの復調データＤoutのＳ／Ｎレベルを信号処理部５１で検出する。そして、当該Ｓ／Ｎレベルに対応したＡＤ変換部３３のビット数の出力を要求するための出力要求信号Ｓｃをデータ処理ブロック５３で生成する。信号処理部５１は、データ処理ブロック５３で生成されたビット数の出力を要求するための出力要求信号Ｓｃに基づいて７つの比較動作の中から選択される３つの比較動作を制限するようになされる。
【０１７１】
従って、デジタルの復調データＤoutのビット数の出力要求に対応した必要最小限の４個のコンパレータＣＯ１，ＣＯ３，ＣＯ５，ＣＯ７のみに基準電圧Ｖref１，Ｖref３，Ｖref５，Ｖref７を入力して動作させることができる。他のコンパレータＣＯ２，ＣＯ４，ＣＯ６には、基準電圧Ｖref２，Ｖref４，Ｖref６が入力されていないので、その動作を停止できる。
【０１７２】
この結果、アナログ信号ＳinのＳ／Ｎレベルに応じてＡＤ変換部３３の出力ビットを可変できるので、無駄な電力を使用しないで済むようになり、当該ＡＤ変換部３３の全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能を３ビットから２ビットに設定可能な汎用性に富んだビット可変型のＡＤ変換部３３を実装した低電力消費型の無線通信システム５００を提供できるようになる。なお、ＡＤ変換部３３におけるビット切り換えは、受信の最初だけの場合もあるし、また、その都度変更を行う場合もある。
【産業上の利用可能性】
【０１７３】
本発明は、映画映像や、コンピュータ画像等を搬送するための搬送周波数が３０ＧＨｚ乃至３００ＧＨｚのミリ波帯の信号を高速に伝送するミリ波誘電体内伝送システムに適用して極めて好適である。当該システムにはデジタル記録再生装置、地上波テレビ受像装置、携帯電話装置、ゲーム装置、コンピュータ、通信装置等が含まれる。
【符号の説明】
【０１７４】
１１，１１１・・・基準電圧発生部、１２，１１２・・・スイッチアレイ、１３，１１３・・・コンパレータ群、１４，１１４・・・エンコーダ、１５，１１５・・・スイッチ制御部、１６・・・インバータ、３１・・・アンテナ、３２・・・アナログ受信部、３３・・・ＡＤ変換部（ＡＤコンバータ：アナログ・デジタル変換部）、３４，４１，５１・・・信号処理部、３５，４４，５４・・・記憶部、３６，４２，５２・・・デジタル処理部、３７・・・上位レイヤ部、３８，４３，５３・・・データ処理ブロック、１００，１０１，２００・・・ＡＤコンバータ、１１６・・・バブルエラー対策回路、３００，４００，５００・・・無線通信システム（信号処理システム）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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