(57)【要約】【課題】伝播遅延時間の短縮を図り高速化に対応可能とした論理回路の提供。【解決手段】論理信号をそれぞれ入力とする第１及び第２の入力端子Ａ、Ｂを有し、ソースがそれぞれに対応する第１及び第２の入力端子Ａ、Ｂに接続され、ゲートが、第２及び第１の入力端子Ｂ、Ａに交差接続された第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２を備え、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインが共通接続され、第１の電源ＶＤＤと、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインの共通ノードＮ１との間に接続され、リセット信号／ＲＥＳＥＴをゲートに受けリセット時に導通するＭＯＳトランジスタＰＭ１を備え、さらに共通ノードＮ１を入力端に接続してなるインバータＩＮＶを備えている。【選択図】図２
2010259121.tif 000002
【特許請求の範囲】
【請求項１】
論理信号をそれぞれ入力とする第１及び第２の入力端子と、
ソースがそれぞれに対応する前記第１及び第２の入力端子に接続され、ゲートが前記第２及び第１の入力端子に交差接続され、ドレインが一のノード（「共通ノード」という）に共通接続された第１及び第２のＭＯＳトランジスタと、
第１の電源と前記共通ノードとの間に接続され、活性状態のリセット信号を制御端子に受けて導通する第３のＭＯＳトランジスタと、
前記共通ノードを入力端に接続してなる反転回路と、
を備えている、ことを特徴とする論理回路。
【請求項２】
前記第３のＭＯＳトランジスタは、前記第１及び第２のＭＯＳトランジスタと逆導電型である、ことを特徴とする請求項１記載の論理回路。
【請求項３】
論理信号をそれぞれ入力とする複数の入力端子を有し、第１の信号端子がそれぞれ対応する前記入力端子に接続され、制御端子が、前記第１の信号端子が接続されている前記入力端子とは別の前記入力端子に接続された複数のトランジスタを備え、
前記複数のトランジスタの各トランジスタの第２の信号端子は、別のトランジスタを介して一のノード（「共通ノード」という）に接続され、前記別のトランジスタの制御端子は、前記別のトランジスタに対応する前記各トランジスタの第１の信号端子が接続されている入力端子とは異なる入力端子に接続され、
第１の電源と前記共通ノード間に直列形態に接続され、リセット信号を制御端子に入力とし、オン・オフ制御されるスイッチを含み、
前記第１の電源と第２の電源間に直列に接続された２つの相補トランジスタの制御端子には、それぞれ、前記共通ノードと前記リセット信号の相補を入力する端子に接続され、
前記２つの相補トランジスタの接続点と第１電源間に直列形態に接続され、前記複数の入力端子からの信号を制御端子に入力としオン・オフ制御される複数のスイッチを含む、ことを特徴とする論理回路。
【請求項４】
論理信号をそれぞれ入力とする第１乃至第３の入力端子と、
ソースがそれぞれに対応する前記第１乃至第３の入力端子に接続され、ゲートが、それぞれ前記第３、第３、第２の入力端子にそれぞれ接続された第１乃至第３のＭＯＳトランジスタと、
ソースがそれぞれ前記第１乃至第３のＭＯＳトランジスタのドレインに接続され、ゲートがそれぞれ前記第２、第１、第１の入力端子に接続され、ドレインが一のノード（「共通ノード」という）に共通接続された第４乃至第６のＭＯＳトランジスタと、
第１の電源と前記共通ノードとの間に接続され、リセット端子にゲートが接続された第７のＭＯＳトランジスタと、
前記共通ノードにゲートが接続され、ソースが前記第１の電源に接続された第８のＭＯＳトランジスタと、
ソースが第２の電源に接続され、ドレインが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに、前記リセット端子に印加される信号の相補信号を入力する第９のＭＯＳトランジスタと、
前記第８及び第９のＭＯＳトランジスタのドレインの接続点と前記第１の電源間に直列に接続され、ゲートが第１乃至第３の入力端子にそれぞれ接続された第１０乃至第１２のＭＯＳトランジスタと、
前記第８及び第９のＭＯＳトランジスタのドレインの接続点に入力端が接続されたインバータと、
を備えている、ことを特徴とする論理回路。
【請求項５】
前記第７、第８、第１０乃至第１２のＭＯＳトランジスタは、前記第１乃至第６、第９のＭＯＳトランジスタと逆導電型である、ことを特徴とする請求項４記載の論理回路。
【請求項６】
論理信号をそれぞれ入力とする複数の入力端子を有し、第１の信号端子がそれぞれ対応する前記入力端子に接続され、制御端子が、前記第１の信号端子が接続されている前記入力端子とは別の前記入力端子に接続され、第２の信号端子が１つの共通ノードに接続された第１群のトランジスタと、
第１の電源と前記共通ノード間に直列に接続され、制御端子が対応する前記複数の入力端子にそれぞれ接続された第２群のトランジスタと、を備え、前記第２群のトランジスタは前記第１群のトランジスタと逆導電型とされ、
前記共通ノードに入力端が接続され、出力端が論理回路の出力端子に接続された論理ゲートと、
を備え、
前記複数の入力端子の信号を受け、前記複数の入力端子の値の組み合わせが予め定められた組み合わせであり前記共通ノードをフローティング状態とするときは、前論理回路の入力端を電源電位に設定することで、前論理回路の出力端子を所定の論路値に設定する回路と、
を備えている、ことを特徴とする論理回路。
【請求項７】
請求項１乃至６のいずれか一に記載の論理回路を、排他的論理和回路として備えている、ことを特徴とするＥＣＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路に関し、特に、データ比較回路、一致検出回路に適用して好適な論理回路に関する。
【背景技術】
【０００２】
図６は、従来のコンペア判定回路（排他的論理和回路）の構成の一例を示す図である（後記特許文献１参照）。この回路は、排他的論理和回路が、ＮＯＲゲート、ＡＮＤゲート等の複数段のゲート回路で構成されており、伝播遅延時間が長くなり高速化に対応できないという問題の解消を図るものであり、入力端子ＲＤと出力端子ＣＤ間に接続され、コンペアデータ信号φ１と、インバータＩＮＶによるコンペアデータ信号φ１の反転信号とをゲートにそれぞれ入力し、オン・オフ制御されるｎＭＯＳトランジスタＮＭ１１と、ｐＭＯＳトランジスタＰＭ１１からなるトランスファゲートを備え、さらに、電源ＶＤＤにソースが接続され、ゲートが入力端子ＲＤに接続されたｐＭＯＳトランジスタＰＭ１２と、ソースがｐＭＯＳトランジスタＰＭ１２のドレインと接続され、ゲートがインバータＩＮＶの出力に接続され、ドレインが出力端子ＣＤに接続されたｐＭＯＳトランジスタＰＭ１３と、ドレインが出力端子ＣＤに接続され、ゲートがコンペアデータ信号φ１の入力端子に接続されたｎＭＯＳトランジスタＮＭ１２と、ソースがグランドに接続され、ドレインがｎＭＯＳトランジスタＮＭ１２のソースに接続され、ゲートが入力端子ＲＤに接続されたｎＭＯＳトランジスタＮＭ１３を備えている。図６に示した回路は、排他的論理和の演算機能ＣＤ＝ＸＯＲ（φ１、ＲＤ）を実現している。
【０００３】
すなわち、コンペアデータ信号φ１がＬＯＷレベル、入力端子ＲＤがＬＯＷレベルのとき、トランスファゲートをなすトランジスタＰＭ１１、ＮＭ１１がオンし、出力端子ＣＤはＬＯＷレベルとされる。なお、このとき、トランジスタＰＭ１３、ＮＭ１２、ＮＭ１３はオフ状態とされる。
【０００４】
コンペアデータ信号φ１がＬＯＷレベル、入力端子ＲＤがＨＩＧＨレベルのとき、トランスファゲートをなすトランジスタＰＭ１１、ＮＭ１１がオンし、出力端子ＣＤはＨＩＧＨレベルとされる。このとき、トランジスタＰＭ１２、ＰＭ１３、ＮＭ１２はオフ状態とされる。
【０００５】
コンペアデータ信号φ１がＨＩＧＨレベル、入力端子ＲＤがＬＯＷレベルのとき、トランスファゲートをなすトランジスタＰＭ１１、ＮＭ１１はオフ状態とされ、出力端子ＣＤと電源ＶＤＤ間のトランジスタＰＭ１２、ＰＭ１３がオンし、出力端子ＣＤとグランドＧＮＤ間のトランジスタＮＭ１３はオフ状態とされ、出力端子ＣＤはＨＩＧＨレベルとされる。
【０００６】
コンペアデータ信号φ１がＨＩＧＨレベル、入力端子ＲＤがＨＩＧＨレベルのとき、トランスファゲートをなすトランジスタＰＭ１１、ＮＭ１１がオフし、出力端子ＣＤと電源ＶＤＤ間のトランジスタＰＭ１２、ＰＭ１３がオフし、出力端子ＣＤとグランドＧＮＤ間のトランジスタＮＭ１２、ＮＭ１３はオン状態とされ、出力端子ＣＤはＬＯＷレベルとされる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−３１４４号公報（第１図）
【非特許文献】
【０００８】
【非特許文献１】映像情報メディア学会編、江藤良純、金子敏信監修、「誤り訂正符号とその応用」、第２６頁、第３４頁、オーム社、平成１３年７月２０日刊
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、図６に示した排他的論理和回路において、コンペアデータ信号φ１がＬＯＷレベルのとき、相補のトランジスタＰＭ１１、ＮＭ１１よりなるトランスファゲートがオンし、入力端子ＲＤと出力端子ＣＤが電気的に導通状態とされる。このため、例えば図７（Ａ）に示すように、図６に示した排他的論理和回路を複数段接続してなる回路構成において、コンペアデータ信号φ１がＬＯＷレベルのときには、図７（Ｂ）に示すように、初段の排他的論理和回路ＸＯＲ１の入力端子ＲＤからは、トランスファゲートＴＧ１、ＴＧ２、ＴＧ３、…がオン状態のＸＯＲ１、ＸＯＲ２、ＸＯＲ３、…の信号経路が、長い負荷としてみえることになり（負荷が大となる）、信号の伝播遅延時間が増大する。そこで、図８に示したように、図６に示した回路の出力段に、２段のインバータＩＮＶ２、ＩＮＶ３よりなる正転バッファ回路を設ける必要がある。なお、図７（Ａ）において、ＸＯＲ１、ＸＯＲ２、ＸＯＲ３の３段構成の回路は、４入力一致検出回路を構成している。また、図７（Ｂ）のトランスファゲートＴＧ１、ＴＧ２、ＴＧ３は、図６のトランスファゲート（ＰＭ１１、ＮＭ１１）に対応している。
【００１０】
しかしながら、図８に示すように、排他的論理和回路の出力段にバッファ回路を設ける構成とした場合、ＥＣＣ（Error  Correcting  Code）回路のように排他的論理和回路を複数段接続する構成とした場合、少なくともインバータ２段分、伝播遅延時間が増大し、高速化への対応を著しく困難としている。なお、パリティ検査符号の符号器、復号器等（ＥＣＣ回路）は、複数の排他的論理和回路（ＸＯＲ）を複数段備えて構成される（上記非特許文献１参照）。
【００１１】
また、図６に示す回路においては、
・２入力排他的論理和回路の一方の入力である信号φ１の変化、
・２入力排他的論理和回路の他方の入力ＲＤの変化、
・２入力排他的論理和回路の両方の入力φ１とＲＤがともに変化、
のそれぞれの場合で、伝播遅延時間が異なり、このため、スキューが発生する。
【００１２】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、伝播遅延時間の短縮を図り高速化に対応可能とした論理回路を提供することにある。また本発明の他の目的は、一致検出等の論理演算において、スキューの発生を抑止可能とする構成の論理回路を提供することにある。
【課題を解決するための手段】
【００１３】
本願で開示される発明は、前記目的を達成するため概ね以下のように構成される。
【００１４】
本発明の１つの側面（アスペクト）に係る論理回路は、論理信号をそれぞれ入力とする複数の入力端子を有し、第１の信号端子がそれぞれ対応する入力端子に接続され、制御端子が、前記第１の信号端子が接続されている前記入力端子とは別の入力端子に接続された複数のトランジスタを備えている。
【００１５】
本発明において、前記複数のトランジスタの各トランジスタの第２の信号端子は、直接に又は別のトランジスタを介して一のノード（「共通ノード」という）に接続され、前記共通ノードは、制御端子に入力される信号に基づきオン・オフ制御されるスイッチを介して第１の電源に接続され、入力端が前記共通ノードに接続され、出力端が出力端子に接続されてなる、正転又は反転回路を備えた構成としてもよい。
【００１６】
本発明において、前記複数のトランジスタの第２の信号端子が、直接に又は別のトランジスタを介して一のノード（「共通ノード」という）に接続され、前記第１の電源と前記共通ノード間に直列形態に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、オン・オフ制御される第１群のスイッチを含む構成としてもよい。
【００１７】
本発明において、前記出力端子と第２の電源間に直列形態に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、前記第１群のスイッチとは相補にオン・オフ制御される第２群のスイッチを含む構成としてもよい。
【００１８】
本発明において、前記正転又は反転回路の電源側と、前記第１の電源間に、並列に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、オン・オフ制御される第３群のスイッチを含む構成としてもよい。
【００１９】
本発明において、前記複数のトランジスタの第２の信号端子が一のノード（「共通ノード」という）に接続され、前記共通ノードは、制御端子に入力されるリセット信号が活性状態のときオンとされ、非活性状態のときオフに制御されるスイッチを介して第１の電源に接続され、入力端が前記共通ノードに接続され、出力端が出力端子に接続されてなる、正転又は反転回路を備えた構成としてもよい。
【００２０】
本発明において、前記複数のトランジスタの各トランジスタの第２の信号端子は、別のトランジスタを介して一のノード（「共通ノード」という）に接続され、前記別のトランジスタの制御端子は、前記別のトランジスタに対応する前記各トランジスタの第１の信号端子が接続されている入力端子とは異なる入力端子に接続され、前記第１の電源と前記共通ノード間に直列形態に接続され、リセット信号を制御端子に入力とし、オン・オフ制御されるスイッチを含み、第１の電源と第２の電源間に直列に接続された２つの相補トランジスタの制御端子には、それぞれ、前記共通ノードと前記リセット信号の相補を入力する端子に接続され、前記２つの相補トランジスタの接続点と第１電源間に直列形態に接続され、前記複数の入力端子からの信号を制御端子に入力としオン・オフ制御される複数のスイッチを含む構成としてもよい。
【発明の効果】
【００２１】
本発明によれば、段数を縮減したことで、伝播遅延時間の短縮を図り高速化に対応可能としている。すなわち、本発明に係る論理回路を複数段接続してＥＣＣ回路を構成した場合に、ＥＣＣ演算処理の高速化を可能としている。
【００２２】
また、本発明によれば、回路における入力信号のパスの対称性により、複数の入力信号のそれぞれの遷移に関する出力信号の伝播遅延時間が同一とされ、スキューの発生を抑止可能としている。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】図２の回路を複数備えた構成を示す図である。
【図４】本発明の第３の実施例の構成を示す図である。
【図５】図４の回路を複数備えた構成を示す図である。
【図６】従来の排他的論理和回路の構成を示す図である。
【図７】（Ａ）は図６の排他的論理和回路を複数段接続した場合の構成、（Ｂ）はコンペア信号φ１がＨＩＧＨレベルのときの状態を説明するための図である。
【図８】図６の回路の変形を示す図である。
【発明を実施するための形態】
【００２４】
上記した本発明をさらに詳細に説述するため、添付図面を参照して以下に説明する。本発明に係る論理回路は、その好ましい一実施形態において、論理信号をそれぞれ入力とする入力端子Ａ、Ｂを有し、第１の信号端子（例えばソース）がそれぞれ対応する入力端子Ａ、Ｂに接続され、制御端子（例えばゲート）が、第１の信号端子が接続されている入力端子とは別の入力端子Ｂ、Ａにそれぞれ接続されたトランジスタＮＭ１、ＮＭ２を備えている。
【００２５】
本発明において、図１を参照すると、第１の電源ＶＤＤと共通ノードＮ１間に直列形態に接続され、入力端子Ａ、Ｂからの信号を制御端子に入力とし、オン・オフ制御される第１群のスイッチＰＭ１、ＰＭ２を含む構成としてもよい。出力端子ＯＵＴと第２の電源ＧＮＤ間に直列形態に接続され、入力端子Ａ、Ｂからの信号を制御端子に入力とし、第１群のスイッチとは相補にオン・オフ制御される第２群のスイッチＮＮ４、ＮＭ５を含み、反転回路（ＰＭ３、ＮＭ３）の電源端子と第１の電源ＶＤＤ間に、並列形態に接続され、入力端子Ａ、Ｂからの信号を制御端子にそれぞれ入力とし、オン・オフ制御される第３群のスイッチＰＭ４、ＰＭ５を含む構成としてもよい。
【００２６】
本発明において、図２を参照すると、複数のトランジスタＮＭ１、ＮＭ２の第２の信号端子は、共通ノードＮ１に接続され、共通ノードＮ１は、制御端子に入力される信号ＲＥＳＥＴに基づきオン・オフ制御されるトランジスタＰＭ１を介して第１の電源ＶＤＤに接続される。さらに、入力端が共通ノードＮ１に接続され、出力端が出力端子ＯＵＴに接続されてなる反転回路ＩＮＶを備えている。なお、論理に応じて、反転回路ＩＮＶの代わりに正転回路を具備してもよい。
【００２７】
本発明において、図４を参照すると、論理信号をそれぞれ入力とする入力端子Ａ、Ｂ、Ｃを有し、第１の信号端子がそれぞれ対応する入力端子Ａ、Ｂ、Ｃに接続され、制御端子（ゲート）が、第１の信号端子が接続されている入力端子とは別の入力端子Ｃ、Ｃ、Ｂに接続されたトランジスタＮＭ１、ＮＭ２、ＮＭ３を備えている。各トランジスタＮＭ１、ＮＭ２、ＮＭ３の第２の信号端子は、別のトランジスタＮＭ４、ＮＭ５、ＮＭ６を介して共通ノードＮ１に接続され、前記別のトランジスタＮＭ４、ＮＭ５、ＮＭ６の制御端子は、前記別のトランジスタに対応する前記各トランジスタの第１の信号端子が接続されている入力端子とは異なる入力端子Ｂ、Ａ、Ａに接続され、第１の電源ＶＤＤと共通ノードＮ１間に直列形態に接続されている。さらに、リセット信号／ＲＥＳＥＴを制御端子に入力とし、オン・オフ制御されるスイッチＰＭ１が設けられており、第１の電源ＶＤＤと第２の電源ＧＮＤ間に直列形態に接続された２つの相補トランジスタＰＭ２、ＮＭ７の制御端子には、それぞれ、共通ノードＮ１と、前記リセット信号／ＲＥＳＥＴの相補の信号を入力する端子ＲＥＳＥＴに接続され、前記２つの相補トランジスタＰＭ２、ＮＭ７の接続点と第１電源ＶＤＤ間に直列形態に接続され、入力端子Ａ、Ｂ、Ｃからの信号を制御端子に入力とし、オン・オフ制御される複数のスイッチＰＭ３、ＰＭ４、ＰＭ５を含み、２つの相補トランジスタＰＭ２、ＮＭ７の接続点に入力端が接続され、出力端が出力端子ＯＵＴに接続された反転回路を含む。以下、実施例に即して説明する。
【実施例】
【００２８】
図１は、本発明の一実施例の論理回路の構成を示す図である。図１を参照すると、本発明の一実施例は、論理信号をそれぞれ入力とする入力端子Ａ、Ｂを有し、ソースがそれぞれに対応する入力端子Ａ、Ｂに接続され、ゲートが、入力端子Ｂ、Ａに交差接続されたｎＭＯＳトランジスタＮＭ１、ＮＭ２を備え、ｎＭＯＳトランジスタＮＭ１、ＮＭ２のドレインは共通接続されている。そして、電源ＶＤＤと、ｎＭＯＳトランジスタＮＭ１、ＮＭ２のドレインの共通接続されたノード（「共通ノード」ともいう）Ｎ１との間に直列形態に接続され、ゲートが入力端子Ｂ、Ａにそれぞれ接続されたｐＭＯＳトランジスタＰＭ１、ＰＭ２を備え、さらに、ソースがグランドに接続されたｎＭＯＳトランジスタＮＭ３と、ドレインがｎＭＯＳトランジスタＮＭ３のドレインに接続され、ゲートがｎＭＯＳトランジスタＮＭ３のゲートとともに共通ノードＮ１に接続されたｐＭＯＳトランジスタＰＭ３とからなるインバータを備え、ｐＭＯＳトランジスタＰＭ３のソースと電源ＶＤＤ間に並列形態に接続され、ゲートが入力端子Ｂ、Ａに接続されたｐＭＯＳトランジスタＰＭ４、ＰＭ５と、出力端子ＯＵＴとグランドＧＮＤ間に直列形態に接続され、入力端子Ａ、Ｂにゲートが接続されているｎＭＯＳトランジスタＮＭ４、ＮＭ５を備えている。なお、ｐＭＯＳトランジスタＰＭ１、ＰＭ２のゲートを入力端子Ａ、Ｂにそれぞれ接続する構成としてもよい。また、ｐＭＯＳトランジスタＰＭ４、ＰＭ５のゲートを入力端子Ａ、Ｂにそれぞれ接続する構成としてもよい。次に、図１に示した回路の動作について説明する。
【００２９】
端子Ａ、端子ＢがともにＬＯＷレベルのとき、ｐＭＯＳトランジスタＰＭ１、ＰＭ２と、ｐＭＯＳトランジスタＰＭ４、ＰＭ５がいずれもオン状態とされ、ｎＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ４、ＮＭ５はオフ状態とされ、トランジスタＰＭ３、ＮＭ３よりなるインバータの入力電圧が電源電位ＶＤＤとなり、該インバータで反転されて、出力端子ＯＵＴはＬＯＷレベルとされる。
【００３０】
端子ＡがＬＯＷレベル、端子ＢがＨＩＧＨレベルのとき、ｐＭＯＳトランジスタＰＭ１、ＰＭ４、ｎＭＯＳトランジスタＮＭ２はオフ状態、ｎＭＯＳトランジスタＮＭ１はオン状態とされ、トランジスタＰＭ３、ＮＭ３よりなるインバータの入力電圧がＬＯＷレベルとなり、該インバータで反転され、出力端子ＯＵＴはＨＩＧＨレベルとされる。
【００３１】
端子ＡがＨＩＧＨレベル、端子ＢがＬＯＷレベルのとき、ｐＭＯＳトランジスタＰＭ２、ＰＭ５、ｎＭＯＳトランジスタＮＭ５はオフ状態、ｎＭＯＳトランジスタＮＭ２はオン状態とされ、トランジスタＰＭ３、ＮＭ３よりなるインバータの入力電圧がＬＯＷレベルとなり、該インバータで反転され、出力端子ＯＵＴはＨＩＧＨレベルとされる。
【００３２】
端子ＡがＨＩＧＨレベル、端子ＢがＨＩＧＨレベルのとき、ｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ４、ＰＭ５、ｎＭＯＳトランジスタＮＭ５はいずれもオフ状態、ｎＭＯＳトランジスタＮＭ４、ＮＭ５はオン状態とされ、出力端子ＯＵＴはＬＯＷレベルとされる。
【００３３】
このように、本実施例においては、端子Ａ、Ｂが同一の論理レベルのとき、出力端子ＯＵＴはＬＯＷレベルとされ、異なる論理レベルのとき、出力端子ＯＵＴはＨＩＧＨレベルとされ、排他的論理和回路（一致検出回路）として機能している。また、端子Ａ、ＢがともにＬＯＷレベルのときに、ｎＭＯＳトランジスタＮＭ１、ＮＭ２のドレインの共通ノードＮ１をＨＩＧＨレベルにリセットしており、共通ノードＮ１の初期化している。
【００３４】
本実施例においては、図６の回路のように、入力端子と出力端子間にオン状態となるトランスファゲート（パストランジスタ）は存在せず、排他的論理和回路を複数段接続した場合にも、初段の入力端子側から複数段の排他的論理和回路が負荷としてみえるようなことはない。
【００３５】
そして、本実施例においては、端子Ａ、端子Ｂの信号に関して回路が対称に構成されており、端子Ａ、端子Ｂの信号の遷移に応じて伝播遅延時間が異なるということはない。すなわち、端子Ａ、ＢをともにＬＯＷレベルの状態から、端子ＡをＨＩＧＨレベルとしたときの、端子Ａの入力信号の立ち上がりから出力端子ＯＵＴからの出力信号の立ち上がり遷移までの伝播遅延時間と、端子ＢをＨＩＧＨレベルとしたときの、端子Ｂの入力信号の立ち上がりから出力端子ＯＵＴからの出力信号の立ち上がり遷移までの伝播遅延時間は同一とされる。また端子Ａ、ＢはともにＨＩＧＨレベルとなるとき、出力端子ＯＵＴとグランド間に直列形態に接続されるｎＭＯＳトランジスタＮＭ４、ＮＭ５を介して、直接、出力端子ＯＵＴをＬＯＷレベルに設定しており、遅延時間を短縮している。
【００３６】
図２は、本発明の別の実施例の構成を示す図である。図２を参照すると、本実施例の論理回路は、ソースがそれぞれ対応する入力端子Ａ、Ｂに接続され、ゲートが、入力端子Ｂ、Ａに交差接続されたｎＭＯＳトランジスタＮＭ１、ＮＭ２を備え、ｎＭＯＳトランジスタＮＭ１、ＮＭ２のドレインは共通接続されている。さらに、ソースが電源ＶＤＤに接続され、ドレインが、ＭＯＳトランジスタＮＭ１、ＮＭ２の共通接続されたノード（「共通ノード」ともいう）に接続され、ゲートにリセット信号／ＲＥＳＥＴを受け、リセット時にオンするｐＭＯＳトランジスタＰＭ１と、共通ノードＮ１を入力端に接続してなるインバータＩＮＶを備えている。リセット信号／ＲＥＳＥＴの記号／はＬＯＷレベルでアクティブ状態（活性状態）であることを示す。なお、実現する論理演算機能に応じて、インバータ（反転回路）ＩＮＶの代わりに正転回路を具備してもよい。次に、図２に示した回路の動作について説明する。
【００３７】
まず、初期化として、端子Ａ、Ｂがともに同一レベル（例えばＬＯＷレベル）の状態で、ワンショットパルス等で与えられるリセット信号／ＲＥＳＥＴがＬＯＷレベル期間中、ｐＭＯＳトランジスタＰＭ１がオンし、オン状態のｐＭＯＳトランジスタＰＭ１を介して電源ＶＤＤより共通ノードＮ１が充電され、ＨＩＧＨレベルに設定され、共通ノードＮ１の電圧を受けるインバータＩＮＶで反転され、出力端子ＯＵＴはＬＯＷレベルとされる。つづいてリセット信号／ＲＥＳＥＴがＬＯＷレベルからＨＩＧＨレベルに設定されると、共通ノードＮ１はフローティング状態とされ（共通ノードＮ１は充電された電荷を蓄積保持している）、インバータＩＮＶを介して出力端子ＯＵＴはＬＯＷレベルに維持される。
【００３８】
リセット信号／ＲＥＳＥＴがＨＩＧＨレベル、共通ノードＮ１がＨＩＧＨレベルに充電された状態で、端子ＡがＬＯＷレベル、端子ＢがＬＯＷレベルのとき、ｎＭＯＳトランジスタＮＭ１、ＮＭ２はともにオフし（ゲート・ソース電位ＶＧＳは０Ｖであるため）、共通ノードＮ１はＨＩＧＨレベルとされ、インバータＩＮＶで反転されて出力端子ＯＵＴはＬＯＷレベルとされる。
【００３９】
リセット信号／ＲＥＳＥＴがＨＩＧＨレベル、共通ノードＮ１がＨＩＧＨレベルに充電された状態で、端子ＡがＬＯＷレベル、端子ＢがＨＩＧＨレベルのとき、ｎＭＯＳトランジスタＮＭ１がオンし、共通ノードＮ１はＬＯＷレベルとなり、インバータＩＮＶで反転されて出力端子ＯＵＴはＨＩＧＨレベルとなる。
【００４０】
リセット信号／ＲＥＳＥＴがＨＩＧＨレベル、共通ノードＮ１がＨＩＧＨレベルに充電された状態で、端子ＡがＨＩＧＨレベル、端子ＢがＬＯＷレベルのとき、ｎＭＯＳトランジスタＮＭ２がオンし、共通ノードＮ１はＬＯＷレベルとなり、インバータＩＮＶで反転されて出力端子ＯＵＴはＨＩＧＨレベルとなる。
【００４１】
リセット信号／ＲＥＳＥＴがＨＩＧＨレベル、共通ノードＮ１がＨＩＧＨレベルに充電された状態で、端子ＡがＨＩＧＨレベル、端子ＢがＨＩＧＨレベルのとき、ｎＭＯＳトランジスタＮＭ１、ＮＭ２はともにオフし（ゲート・ソース電位ＶＧＳは０Ｖであり閾値電圧未満）、共通ノードＮ１はＨＩＧＨレベルとなり、インバータＩＮＶで反転されて出力端子ＯＵＴはＬＯＷレベルとなる。このように、図２に示した構成も排他的論理和回路を構成している。
【００４２】
本実施例において、端子Ａの信号電圧の立ち上がりから出力端子ＯＵＴの出力電圧の立ち上がり（端子ＢはＬＯＷレベル固定）、端子Ｂの信号電圧の立ち上がりから出力端子ＯＵＴの出力電圧の立ち上がり（端子ＡはＬＯＷレベル固定）の伝播遅延時間は、信号経路の対称性により全く同じ値となる。これにより、スキューは０となる。
【００４３】
図３は、図２に示した排他的論理和回路を複数段接続した場合の構成を模式的に示す図である。複数の排他的論理和回路ＸＯＲ１〜ＸＯＲ４に入力されるリセット信号／ＲＥＳＥＴがＨＩＧＨレベルからＬＯＷレベルに変化すると、各排他的論理和回路の出力はＬＯＷレベルとされる。例えば排他的論理和回路ＸＯＲ１、ＸＯＲ２の出力を受ける排他的論理和回路ＸＯＲ３が、ＬＯＷレベル（ワンショットパルス）のリセット信号／ＲＥＳＥＴに応じてその出力をＬＯＷレベルとしたとき、ＬＯＷレベルのリセット信号／ＲＥＳＥＴを受けた排他的論理和回路ＸＯＲ１、ＸＯＲ２の出力はともにＬＯＷレベルであるため、排他的論理和回路ＸＯＲ３の出力は、リセット時、ＬＯＷレベル固定とされる。すなわち、各段の排他的論理和回路の出力はリセット時全てＬＯＷレベル固定とされる。なお、図３の左端の排他的論理和回路ＸＯＲ１、ＸＯＲ２の入力端子Ａ、Ｂは、リセット信号／ＲＥＳＥＴがＬＯＷレベルのとき（リセット時）に、ＬＯＷレベル又はＨＩＧＨレベルに設定される。この制御は、排他的論理和回路ＸＯＲ１、ＸＯＲ２の入力端子Ａ、Ｂの接続先を、リセット信号／ＲＥＳＥＴに基づき、グランド又は入力信号に切替える切替スイッチを設ける構成で実現してもよい。
【００４４】
図１、図２に示した構成の回路は、高速化に対応しており、スキューを抑制し、ＥＣＣ回路、あるいは、メモリ回路に搭載されるＥＣＣ回路に用いて好適とされる。特に、素子数の少ない図２の構成は、オンチップＥＣＣ回路（符号化回路、復号回路）に適用して好適とされる。
【００４５】
図４は、本発明のさらに別の実施例の構成を示す図であり、３入力の偶数（偶奇）検査回路である。図４を参照すると、本実施例に係る回路は、ソースがそれぞれに対応する入力端子Ａ、Ｂ、Ｃに接続され、ゲートが入力端子Ｃ、Ｃ、Ｂにそれぞれ接続されたｎＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３と、ソースがそれぞれＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３のドレインに接続され、ゲートが入力端子Ｂ、Ａ、Ａにそれぞれ接続されたｎＭＯＳトランジスタＮＭ４、ＮＭ５、ＮＭ６を備え、ｎＭＯＳトランジスタＮＭ４、ＮＭ５、ＮＭ６のドレインが共通にノード（「共通ノード」という）Ｎ１に接続されている。さらに、ソースが電源ＶＤＤに接続され、ドレインが共通ノードＮ１に接続され、ゲートがリセット端子／ＲＥＳＥＴに接続されたｐＭＯＳトランジスタＰＭ１と、ソースが電源ＶＤＤに接続され、ゲートが共通ノードＮ１に接続されたｐＭＯＳトランジスタＰＭ２と、ソースがグランドに接続され、ドレインがｐＭＯＳトランジスタＰＭ２のドレインに接続され、ゲートがリセット端子ＲＥＳＥＴ（／ＲＥＳＥＴの相補信号）に接続されたｎＭＯＳトランジスタＮＭ７と、ｐＭＯＳトランジスタＰＭ２のドレインとｎＭＯＳトランジスタＮＭ７のドレインの接続点と、電源ＶＤＤ間に直列形態に接続され、入力端子Ａ、Ｂ、Ｃにゲートがそれぞれ接続されたｐＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ５と、ｐＭＯＳトランジスタＰＭ２のドレインとｎＭＯＳトランジスタＮＭ７のドレインの接続点に入力端が接続されたインバータＩＮＶと、を備えている。なお、リセット端子ＲＥＳＥＴを設ける代わりに、リセット端子／ＲＥＳＥＴからの信号を不図示のインバータで反転した信号を、ｎＭＯＳトランジスタＮＭ７のゲートに供給してもよいことは勿論である。次に図４の回路の動作について説明する。
【００４６】
リセット信号／ＲＥＳＥＴがＬＯＷレベル、信号ＲＥＳＥＴがＨＩＧＨレベルとされ、共通ノードＮ１をＨＩＧＨレベルとし、ｐＭＯＳトランジスタＰＭ２をオフ、ｎＭＯＳトランジスタＮＭ７をオン状態とし、インバータＩＮＶを介して出力端子ＯＵＴをＨＩＧＨレベルとする。
【００４７】
以下では、リセット信号／ＲＥＳＥＴがＬＯＷレベルとされ、リセットが行われたあと、すなわち、リセット信号／ＲＥＳＥＴがＨＩＧＨレベル、信号ＲＥＳＥＴがＬＯＷレベルであるものとする。
【００４８】
端子Ａ、Ｂ、Ｃが、全てＬＯＷレベルの場合、ｐＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ５はオンし、ｐＭＯＳトランジスタＰＭ１、ｎＭＯＳトランジスタＮＭ１〜ＮＭ７はオフし、インバータＩＮＶを介して出力端子ＯＵＴをＬＯＷレベルとする。
【００４９】
端子Ａ、Ｂ、Ｃが、それぞれＬＯＷレベル、ＨＩＧＨレベル、ＨＩＧＨレベルの場合、ｎＭＯＳトランジスタＮＭ１、ＮＭ４がオン、ｎＭＯＳトランジスタＮＭ２、ＮＭ３、ＮＭ５〜ＮＭ７はオフし、共通ノードＮ１はＬＯＷレベルとなり、ｐＭＯＳトランジスタＰＭ２がオンし、出力端子ＯＵＴはＬＯＷレベルとなる。
【００５０】
端子Ａ、Ｂ、Ｃが、それぞれＨＩＧＨレベル、ＬＯＷレベル、ＨＩＧＨレベルの場合、ｎＭＯＳトランジスタＮＭ２、ＮＭ５がオン、ｎＭＯＳトランジスタＮＭ１、ＮＭ３、ＮＭ４、ＮＭ６、ＮＭ７はオフし、共通ノードＮ１はＬＯＷレベルとなり、ｐＭＯＳトランジスタＰＭ２がオンし、出力端子ＯＵＴはＬＯＷレベルとなる。
【００５１】
端子Ａ、Ｂ、Ｃが、それぞれＨＩＧＨレベル、ＨＩＧＨレベル、ＬＯＷレベルの場合、ｎＭＯＳトランジスタＮＭ３、ＮＭ６がオン、ｎＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ４、ＮＭ５、ＮＭ７はオフし、共通ノードＮ１はＬＯＷレベルとなり、ｐＭＯＳトランジスタＰＭ２がオンし、出力端子ＯＵＴはＬＯＷレベルとなる。
【００５２】
端子Ａ、Ｂ、Ｃが、全てＨＩＧＨレベルの場合、ｎＭＯＳトランジスタＮＭ１〜ＮＭ６はオフ状態とされ、ｐＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ５はオフ状態とされ、ｎＭＯＳトランジスタＮＭ７がオン状態であることから、出力端子ＯＵＴはＨＩＧＨレベルとされる。
【００５３】
端子Ａ、Ｂ、Ｃが、それぞれＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベルの場合、ｎＭＯＳトランジスタＮＭ１〜ＮＭ６はオフ状態とされ、共通ノードＮ１はＨＩＧＨレベルとされ、ｐＭＯＳトランジスタＰＭ２はオフ状態、ｎＭＯＳトランジスタＮＭ７もオフ状態とされ、ｐＭＯＳトランジスタＰＭ２のドレインとｎＭＯＳトランジスタＮＭ７のドレインのリセット時の電圧を入力とするインバータＩＮＶは、出力端子ＯＵＴにＨＩＧＨレベルを出力する。同様にして、端子Ａ、Ｂ、Ｃのレベルが、それぞれＬＯＷ、ＨＩＧＨ、ＬＯＷの場合、及び、それぞれＨＩＧＨ、ＬＯＷ、ＬＯＷの場合にも、出力端子ＯＵＴにはＨＩＧＨレベルが出力される。
【００５４】
すなわち、図４に示した回路は、３入力Ａ、Ｂ、Ｃの組み合わせのうち、ＨＩＧＨレベルの入力端子が偶数個（０個、又は２個）のとき、ＬＯＷレベルを出力し、これ以外のとき（奇数個のとき）、ＨＩＧＨレベルを出力する偶数判定回路であるなお、図４の回路は、メモリからの読出データ、又は受信語（received word）に、１が偶数個あるか奇数個あるかを検査する偶奇検査回路として用いることができる。
【００５５】
図５は、図４の回路を複数段配設した構成を示す図であり、図５の回路ＥＶＥＮ１〜ＥＶＥＮ４は、図４に示した３入力の偶数判定回路よりなる。リセット信号／ＲＥＳＥＴをＬＯＷレベル（したがって信号ＲＥＳＥＴはＨＩＧＨレベル）とすると、各回路ＥＶＥＮ１〜ＥＶＥＮ４とも、リセットされ、ＨＩＧＨレベルを出力する。例えば偶数判定回路ＥＶＥＮ３の出力が、ＬＯＷレベル（ワンショットパルス）のリセット信号／ＲＥＳＥＴにより、ＬＯＷレベルとされた場合、前段の偶数判定回路ＥＶＥＮ１、ＥＶＥＮ２等の出力はすべてＨＩＧＨレベルであるため、これを受ける偶数判定回路ＥＶＥＮ３の出力は、リセット時に、ＨＩＧＨレベル固定とされる。なお、図５の左端の偶数判定回路ＥＶＥＮ１、ＥＶＥＮ２の３つの入力端子Ａ、Ｂ、Ｃは、リセット時に（この時点では、信号は入力されない）、ＬＯＷレベル固定、又はＨＩＧＨレベル固定としておく。この制御は、偶数判定回路ＥＶＥＮ１、ＥＶＥＮ２の入力端子Ａ、Ｂ、Ｃの接続先を、リセット信号／ＲＥＳＥＴに基づき、グランド又は入力信号に切替える切替スイッチを設ける構成で実現してもよい。
【００５６】
なお、上記各実施例では、ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタよりなるＣＭＯＳ回路で構成された論理回路を例に説明したが、スイッチ・トランジスタをバイポーラトランジスタで構成してもよいことは勿論である。
【００５７】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
ＰＭ１〜ＰＭ５、ＰＭ１１、ＰＭ１２  ｐＭＯＳトランジスタ
ＮＭ１〜ＮＭ７、ＮＭ１１、ＮＭ１２  ｎＭＯＳトランジスタ
ＩＮＶ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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