(57)【要約】【課題】  電流ミラー比の大きなカレントミラー回路を内蔵する定電流回路において、電流ミラー比を調整可能とし、精度の高い出力電流が得られる定電流回路を提供する。【解決手段】  電流基準部ＣＲＳ１と電流出力部ＣＯＳ１の間に補正回路ＭＣＣを配置する。補正回路ＭＣＣの内部には、電流基準部ＣＲＳ１内のトランジスタＭ１１とカレントミラー回路を構成するトランジスタＭ０１と、電流出力部ＣＯＳ１内のトランジスタＭ１２とカレントミラー回路を構成するトランジスタＭ０２を設ける。各トランジスタＭ１１とＭ１２に直列にトランジスタＭ０３とＭ０４を接続する。直列接続されたトランジスタとトリム素子（例えばＭＡ１とＴＡ１）を一対としたトリム回路を形成し、トランジスタＭ０３の主電流に対して並列にｍ個のトリム回路を接続する。同様にトランジスタＭ０４の主電流に対して並列にｍ個のトリム回路を接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のトランジスタに基準となる入力電流を流通される電流基準部と、第２のトランジスタの出力側から該入力電流の数十倍の出力電流を得る電流出力部と、該電流基準部と該電流出力部の間に配置された補正回路とを具備し、
ここで該補正回路が、
カレントミラー回路の出力側トランジスタとして該第１のトランジスタとカレントミラー回路を構成する第３のトランジスタと、
カレントミラー回路の入力側トランジスタとして該第２のトランジスタとカレントミラー回路を構成する第４のトランジスタと、
該第３のトランジスタと直列接続された第５のトランジスタと、
該第４のトランジスタと直列に接続され、カレントミラー回路の出力側トランジスタとして該第５のトランジスタとカレントミラー回路を形成する第６のトランジスタと、
該第５のトランジスタの主電流に並列接続された少なくとも一つの第１のトリミング回路と、
該第６のトランジスタの主電流に並列接続された少なくとも一つの第２のトリミング回路と、を具える
ことを特徴とする定電流回路。
【請求項２】
前記第１のトリミング回路が、前記第５のトランジスタとカレントミラー回路を構成する第７のトランジスタと、該第７のトランジスタの主電流路に直列接続された第１のトリム素子から構成され、
前記第２のトリミング回路が、前記第６のトランジスタとカレントミラー回路を構成する第８のトランジスタと、該第８のトランジスタの主電流路に直列接続された第２のトリム素子から構成される
ことを特徴とする、請求項１に記載した定電流回路。
【請求項３】
前記第５のトランジスタが前記第７のトランジスタの一つと共用され、前記第６のトランジスタが前記第８のトランジスタの一つと共用されていることを特徴とする、請求項２に記載した定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
電流ミラー比の大きなカレントミラー回路を内蔵する定電流回路に関するものである。
【背景技術】
【０００２】
定電流回路は、ＩＣの内側にあってはバイアス供給源や負荷として、ＩＣの外側にあってはＬＥＤやモーターなどのドライバとして広く使用されている。
図２に最も基本的な定電流回路の構成を示した。
【０００３】
図２において、ＰチャネルＭＯＳＦＥＴによるトランジスタＭ２１、トランジスタＭ２２、トランジスタＭ２３、・・・、トランジスタＭ２ｎは、それぞれのゲート端子およびソース端子が共通接続されており、カレントミラー回路を構成している。ここでトランジスタＭ２１のゲート・ソース間は短絡され、その主電流路は電源供給ラインＶDDとグランドとの間で抵抗Ｒ２と直列に接続されている。一方、トランジスタＭ２２〜Ｍ２ｎは、それぞれのソース端子の共通接続点が電源供給ラインＶDDに接続され、それぞれのドレイン端子の共通接続点が外部の電流の供給先に接続されている。以上のトランジスタＭ２１と抵抗Ｒ２により電流基準部ＣＲＳ２が形成され、トランジスタＭ２２〜Ｍ２ｎにより電流出力部ＣＯＳ２が形成されている。
【０００４】
図２の定電流回路では、電源供給ラインＶDDの電圧が一定であれば、トランジスタＭ２１と抵抗Ｒ２を流れる入力電流Ｉin2も一定になる。なお、入力電流Ｉin2の値はトランジスタＭ２１のゲート・ソース間電圧、電源供給ラインＶDDの電圧および抵抗Ｒ２の電気抵抗によって決まる。トランジスタＭ２１〜Ｍ２ｎが全て同じ形状に形成されていると仮定すると、トランジスタＭ２２〜Ｍ２ｎの各ドレイン端子の共通接続点から得られる出力電流ＩO2は、理論上、電流基準部ＣＲＳ２と電流出力部ＣＯＳ２の各トランジスタの個数の比に応じた値となる。
【０００５】
具体的に図２の回路の場合、出力電流ＩO2は入力電流Ｉin2の（ｎ−１）倍の大きさとなる。このトランジスタの個数の比（ｎ−１）は、半導体装置の設計段階においては、便宜的に入力電流と出力電流の比を示す電流ミラー比として扱われる。なお、設計段階における電流ミラー比は、本来はトランジスタの個数の比という形でなく、トランジスタＭ２１とトランジスタＭ２２〜Ｍ２ｎの各トランジスタ内のチャネルの形状（特に長さＬと幅Ｗ）から算出された数値の比から求められる。（非特許文献１参照）（以下では、理解が容易なようにチャネルの形状が同一のトランジスタの個数で議論する。）
【０００６】
図２のような構成の定電流回路では、出力電流ＩO2の大きさが電源供給ラインＶDDからの供給電圧によって変化してしまう。そこで、供給電圧とは無関係に出力電流ＩO2の大きさを一定に維持したい場合には図３に示すような構成の定電流回路が使用される。
【０００７】
図３において、ＰチャネルＭＯＳＦＥＴによるトランジスタＭ３１、トランジスタＭ３２、トランジスタＭ３３、・・・、トランジスタＭ３ｎは、それぞれのゲート端子およびソース端子が共通接続されており、カレントミラー回路を構成している。トランジスタＭ３１のゲートは誤差増幅器３１に出力端子に接続され、その主電流路は電源供給ラインＶDDとグランドとの間で抵抗Ｒ３と直列に接続されている。誤差増幅器３１の非反転入力端子は抵抗Ｒ３のトランジスタＭ３１側端子に直接接続され、誤差増幅器３１の反転入力端子は抵抗Ｒ３のグランド側端子に基準電圧源Ｖref3を介して接続されている。
【０００８】
一方、トランジスタＭ３２〜Ｍ３ｎは、それぞれのソース端子の共通接続点が電源供給ラインＶDDに接続され、それぞれのドレイン端子の共通接続点が外部の電流の供給先に接続されている。以上のトランジスタＭ３１、抵抗Ｒ３、誤差増幅器Ａ３１および基準電圧源Ｖref3により電流基準部ＣＲＳ３が形成され、トランジスタＭ３２〜Ｍ３ｎにより電流出力部ＣＯＳ３が形成されている。
【０００９】
この図３の定電流回路においては、トランジスタＭ３１と抵抗Ｒ３を流れる入力電流Ｉin3は、抵抗Ｒ３の端子間電圧と基準電圧源Ｖref3の出力電圧を等しくするような値に制御される。そしてトランジスタＭ３１〜Ｍ３ｎが全て同じ形状に形成されている場合、出力電流ＩO3は図２の定電流回路と同様に入力電流Ｉin3の（ｎ−１）倍の大きさとなる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１７３７４１号
【特許文献２】特開２００１−１４８４６８号
【非特許文献】
【００１１】
【非特許文献１】グレイ／メイヤー  共著、永田穣  監訳、「超ＬＳＩのためのアナログ集積回路設計技術・下」培風館、１９９０年１２月１５日初版発行、Ｐ２８４
【発明の概要】
【発明が解決しようとする課題】
【００１２】
実際に半導体チップ上に定電流回路を形成する場合、パターンレイアウトの都合上、定電流回路を構成する各トランジスタ素子は、チップ上に二次元的に配置される。その際、カレントミラー回路を構成するトランジスタはそれぞれ同じ島領域の中に形成されるのが常である。しかし、同じ島領域内であっても、電流出力部のトランジスタ（Ｍ２２〜Ｍ２ｎやＭ３２〜Ｍ３ｎ）の中に、電流基準部のトランジスタ（Ｍ２１やＭ３１）から物理的距離の近いトランジスタと遠いトランジスタが形成されることは避けられない。
【００１３】
物理的距離の遠い位置のトランジスタは、物理的距離の近い位置のトランジスタに比べ、電流基準部のトランジスタ（Ｍ２１やＭ３１）とのペア性が悪化する。具体的には、それぞれのトランジスタの各部の形状・サイズが全て同一であっても、遠い位置のトランジスタを流れる電流と近い位置のトランジスタを流れる電流が僅かに異なってしまう。
【００１４】
例えば、大電流が必要で電流ミラー比を数１０倍に大きくしたい場合、当然、電流出力部のトランジスタの個数を多くする。この時、電流基準部のトランジスタ（Ｍ２１やＭ３１）から物理的距離の遠いトランジスタが多数形成されてしまう。すると、実際に得られる出力電流の値が入力電流にトランジスタの個数の比を乗じた値と異なってしまうという問題が有った。換言すると、設計段階における電流ミラー比の値と製品段階における電流ミラー比の値の誤差が大きくなるという問題が有った。
【００１５】
そこで本発明は、電流ミラー比の大きなカレントミラー回路を内蔵する定電流回路において、電流ミラー比を調整可能とし、精度の高い出力電流が得られる定電流回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明は、  第１のトランジスタに基準となる入力電流を流通される電流基準部と、第２のトランジスタの出力側から入力電流の数十倍の出力電流を得る電流出力部と、電流基準部と電流出力部の間に配置された補正回路とを具備し、  ここで該補正回路が、  カレントミラー回路の出力側トランジスタとして第１のトランジスタとカレントミラー回路を構成する第３のトランジスタと、  カレントミラー回路の入力側トランジスタとして第２のトランジスタとカレントミラー回路を構成する第４のトランジスタと、  第３のトランジスタと直列接続された第５のトランジスタと、  第４のトランジスタと直列に接続され、カレントミラー回路の出力側トランジスタとして第５のトランジスタとカレントミラー回路を形成する第６のトランジスタと、  第５のトランジスタの主電流に並列接続された少なくとも一つの第１のトリミング回路と、  第６のトランジスタの主電流に並列接続された少なくとも一つの第２のトリミング回路と、を具えることを特徴とする
【発明の効果】
【００１７】
本発明によれば、補正回路内に設けられたトリミング素子を適宜トリミングすることにより、電流基準部から電流出力部に伝達される電流を調整でき、定電流回路の電流ミラー比を調整できる。その結果、精度の高い出力電流の得られる定電流回路を提供することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明による定電流回路の回路図
【図２】従来の定電流回路の一例の回路図。
【図３】従来の定電流回路の別例の回路図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の実施例による定電流回路の構成を示している。
【００２０】
図１において、電源供給ラインＶDDとグランドとの間で直列接続されたトランジスタＭ１１と抵抗Ｒ１、出力端子がトランジスタＭ１１のゲートに接続され、非反転入力端子が抵抗Ｒ１のトランジスタＭ１１側端子に接続された誤差増幅器Ａ１１、そして誤差増幅器Ａ１１の反転入力端子に接続された基準電圧源Ｖref1により電流基準部ＣＲＳが構成されている。また、ゲート端子およびソース端子が共通接続されたトランジスタＭ１２、トランジスタＭ１３、・・・、トランジスタＭ１ｎ（ただしｎは１０を越える整数）により電流出力部ＣＯＳ１が構成されている。
【００２１】
これら電流基準部ＣＲＳ１と電流出力部ＣＯＳ１の回路構成については、図３に示す従来の定電流回路の電流基準部ＣＲＳ３や電流出力部ＣＯＳ３とほぼ同じであり、その各部の動作もほぼ同じである。図１の回路では、この電流基準部ＣＲＳ１と電流出力部ＣＯＳ１の間に補正回路ＭＣＣを配置している。この補正回路ＭＣＣの内部は以下のように構成されている。
【００２２】
先ず、電流基準部ＣＲＳ１内のトランジスタＭ１１とカレントミラー回路を構成するように、そのゲートをトランジスタＭ１１のゲートに接続し、そのソースをトランジスタＭ１１のソースに接続したＰチャネル型のトランジスタＭ０１を設ける。このトランジスタＭ０１のドレインとグランドの間にＮチャネルＭＯＳＦＥＴによるトランジスタＭ０３の主電流路を接続し、トランジスタＭ０３のゲートを誤差増幅器Ａ０１の出力端子に接続する。誤差増幅器０１の非反転入力端子はトランジスタＭ０３の主電流路のトランジスタＭ０１側端子（＝ドレイン）に接続し、誤差増幅器Ａ０１の反転入力端子は電流基準部ＣＲＳ１内の基準電圧源Ｖref1に接続する。
【００２３】
トランジスタＭ０３とカレントミラー回路を構成するよう、トランジスタＭＡ１、ＭＡ２、・・・、ＭＡｍの各ゲートをトランジスタＭ０３のゲートに共通接続し、その各ソースをトランジスタＭ０３のソースに共通接続する。トランジスタＭＡ１〜ＭＡｍの各ドレインは、それぞれトリム素子ＴＡ１〜ＴＡｍを介してトランジスタＭ０３のドレインに共通接続する。これにより、直列接続されたトランジスタとトリム素子（例えばＭＡ１とＴＡ１）を一対としたトリム回路を形成し、トランジスタＭ０３の主電流に対して並列にｍ個のトリム回路を接続した形態としている。
【００２４】
また、電流出力部ＣＯＳ１内のトランジスタＭ１２〜Ｍ１ｎとカレントミラー回路を構成するように、そのゲートをトランジスタＭ１２〜Ｍ１ｎのゲートに接続し、そのソースをトランジスタＭ１２〜Ｍ１ｎのソースに接続したＰチャネル型のトランジスタＭ０２を設ける。このトランジスタＭ０２のゲートを更に誤差増幅器Ａ０２の出力端子に接続する。誤差増幅器０２の非反転入力端子はトランジスタＭ０２のドレインに接続し、誤差増幅器Ａ０２の反転入力端子は電流基準部ＣＲＳ１内の基準電圧源Ｖref1に接続する。トランジスタＭ０２のドレインとグランドの間にＮチャネルＭＯＳＦＥＴによるトランジスタＭ０４の主電流路を接続し、トランジスタＭ０４のゲートをトランジスタＭ０３とカレントミラー回路を構成するようにトランジスタＭ０３のゲートに共通接続する。
【００２５】
トランジスタＭ０４とカレントミラー回路を構成するよう、トランジスタＭＢ１、ＭＢ２、・・・、ＭＢｍの各ゲートをトランジスタＭ０４のゲートに共通接続し、その各ソースをトランジスタＭ０４のソースに共通接続する。トランジスタＭＢ１〜ＭＢｍの各ドレインは、それぞれトリム素子ＴＢ１〜ＴＢｍを介してトランジスタＭ０４のドレインに共通接続する。これにより、直列接続されたトランジスタとトリム素子（例えばＭＢ１とＴＢ１）を一対としたトリム回路を形成し、トランジスタＭ０４の主電流に対して並列にｍ個のトリム回路を接続した形態としている。
【００２６】
以上のような回路構成を持つ図１の定電流回路では、入力電流Ｉin1に応じた電流が
（１）トランジスタＭ１１とトランジスタＭ０１からなるカレントミラー回路、
（２）トランジスタＭ０１と直列接続されたトランジスタＭ０３およびトランジスタＭＡ１〜ＭＡｍの並列回路
（３）トランジスタＭ０３、トランジスタＭＡ１〜ＭＡｍ、トランジスタＭ０４およびトランジスタＭＢ１〜ＭＢｍからなるカレントミラー回路、
（４）トランジスタＭ０４およびトランジスタＭＢ１〜ＭＢｍの並列回路と直列接続されたトランジスタＭ０２、
を経て電流出力部ＣＯＳ１に伝達される。そして、最終的にトランジスタＭ０２とカレントミラー回路を構成するトランジスタＭ１２〜Ｍ１ｎの各ドレインの共通接続点から入力電流Ｉin1の数１０倍の出力電流ＩO1が得られるようになっている。
【００２７】
具体的に、トランジスタＭ１１とＭ１２〜Ｍ１ｎが同じ形状、トランジスタＭ０１とＭ０４が同じ形状、トランジスタＭ０３、ＭＡ１〜ＭＡｍ、ＭＢ１〜ＭＢｍおよびＭ０４が同じ形状、だと仮定すると、理論的には出力電流ＩO1は、図３の回路と同様に入力電流Ｉin1の（ｎ−１）倍の大きさとなる。
【００２８】
ここで、実際に作成した定電流回路の出力電流ＩO1が入力電流Ｉin1の（ｎ−１）倍から外れた値である場合、トリミング素子ＴＡ１〜ＴＡｍ、ＴＢ１〜ＴＢｍを適切に切断あるいは接続維持することによって、出力電流ＩO1を入力電流Ｉin1の（ｎ−１）倍の値に合わせ込む。その具体的な手順は以下の通りである。
【００２９】
先ず、検査で入力電流Ｉin1と出力電流ＩO1を測定し、その二つの電流値から実際の製品の電流ミラー比を算出する。そして、実際の電流ミラー比と設計段階における電流ミラー比とのズレの大きさからトランジスタＭＡ１〜ＭＡｍとトランジスタＭＢ１〜ＭＢｍの個数の比率を決定する。その際、例えば実際の電流ミラー比が設計段階における電流ミラー比よりも小さく現れている場合にはトランジスタＭＡ１〜ＭＡｎの個数を相対的に少なくする。
【００３０】
先のトランジスタ個数の決定に応じて、トリミング素子ＴＡ１〜ＴＡｎ、ＴＢ１〜ＴＢｎのいずれを切断するか決定し、レーザートリミング法などで切断する。これにより、実際の電流ミラー比を設計段階の電流ミラー比に近似させ、出力電流ＩO1を入力電流Ｉin1の（ｎ−１）倍の値に高い精度で合わせ込むのである。
【００３１】
本発明のようにトランジスタＭ０３とＭ０４にそれぞれ複数のトリミング回路を接続した補正回路ＭＣＣで調整すると、従来のトリミング方式に比べて以下のような利点がある。
【００３２】
従来のトリミング方式の一例として、特許文献１に開示されているごとく、本願図３中の抵抗Ｒ３の部分にトリミング回路を設けるものがある。この従来方式の場合、トランジスタＭ３１〜Ｍ３ｎに生じた電流ミラー比のズレ（＝製品段階での実際の電流ミラー比と設計段階での電流ミラー比のズレ）はそのまま残ってしまうため、入力電流Ｉin3を変化させた時、入力電流Ｉin3の可変手段によっては出力電流ＩO3の値が目標値から外れた値になってしまう。これに対して本発明では、トリミングによって実際の電流ミラー比が設計段階の電流ミラー比に近似するため、入力電流Ｉin3をどのような手段で変化させても出力電流ＩO3の値を目標値に合わせることができる。
【００３３】
従来のトリミング方式の別例として、特許文献２に開示されているごとく、本願図３中のトランジスタＭ３２〜Ｍ３ｎに対して直接、図１のトランジスタＭＡ１とトリム素子ＴＡ１のようなトリミング回路を並列に設けるというものもある。この別例の従来方式の場合、電流ミラー比が数１０倍と大きいと、トリミング回路を構成するトランジスタの形成位置とどれを切断対象にするかによっては、トランジスタの位置関係や電流が乱れ、トリミング後の電流ミラー比や出力電流ＩO3が予定していた大きさにならない可能性がある。
【００３４】
また、従来方式の別例では、製品毎のバラツキも考慮した上で、トリミング処理によって出力電流ＩO3を目標値に合わせ込むよう、出力電流ＩO3を目標値よりも高くした状態で定電流回路を製作しておかなければならない。つまり、製品は必ずトリミングする必要があるし、出力電流ＩO3の検査時の値と目標値の差が大きくなるので、高い精度で出力電流ＩO3を目標値に合わせ込むのが容易でない。
【００３５】
これに対して本発明では、図１のトランジスタＭ０２とトランジスタＭ１２〜Ｍ１ｎの相対的な位置関係や電流が、トリミング回路を構成する各トランジスタＭＡ１〜ＭＡｎ、ＭＢ１〜ＭＢｎの形成位置や切断の有無によって乱されない。また、トランジスタＭＡ１〜ＭＡｍとトランジスタＭＢ１〜ＭＢｍの間の電流ミラー比は低く（実施例では１になっている）、ＭＡ１〜ＭＡｍとＭＢ１〜ＭＢｍの互いの形成位置を分散させることで物理的距離の近いトランジスタと遠いトランジスタが形成されるのを容易に防げる。このため、トリミング処理後の実際の製品の電流ミラー比や出力電流ＩO1は、高い精度で処理前に予定していた大きさにできる。
【００３６】
更に本発明では、初めから出力電流ＩO3を目標値となるよう定電流回路を製作でき、中にはトリミング不要の製品もあってトリミングに要する作業量を少なくできる。また、出力電流ＩO1の検査時の値と目標値の差が小さいので、高い精度で出力電流ＩO3を目標値に合わせ込むのが容易である。したがって、本発明によれば、精度の高い出力電流の得られる定電流回路を提供することが可能になる。
【００３７】
以上に説明した本発明の実施例（図１）において、トランジスタＭ０３とＭ０４ドレインはトランジスタＭ０１やＭ０２のドレインに直接接続されている。しかし、このトランジスタＭ０３とＭ０４のドレインをトリム素子を介してトランジスタＭ０１やＭ０２のドレインに接続し、トランジスタＭ０３とＭ０４をトリミング回路の一つとして使用するようにしても構わない。
【００３８】
また、図１に示す本発明の実施例において、カレントミラー回路を構成するトランジスタＭ１１、Ｍ０３、Ｍ０２に対するバイアスは、それぞれ誤差増幅器Ａ１１、Ａ０１、Ａ０２から供給されている。出力電流ＩO1にそれほど高い安定度を必要としない場合には、誤差増幅器Ａ１１、Ａ０１、Ａ０２を使用せず、その代わりに図２のトランジスタＭ２１のようにトランジスタＭ１１、Ｍ０３、Ｍ０２のゲート・ソース間を短絡するようにしても構わない。
【符号の説明】
【００３９】
ＣＯＳ１：電流出力部
ＣＲＳ１：電流基準部
Ｉin1 ：入力電流
ＩO1：出力電流
Ｍ０１：トランジスタ（第３のトランジスタ）
Ｍ０２：トランジスタ（第４のトランジスタ）
Ｍ０３：トランジスタ（第５のトランジスタ）
Ｍ０４：トランジスタ（第６のトランジスタ）
Ｍ１１：トランジスタ（第１のトランジスタ）
Ｍ１２〜Ｍ１ｎ：トランジスタ（第２のトランジスタ）
ＭＡ１〜ＭＡｎ：トランジスタ（第１のトリミング回路を構成するトランジスタ）
ＭＢ１〜ＭＢｎ：トランジスタ（第２のトリミング回路を構成するトランジスタ）
ＭＣＣ：補正回路
ＴＡ１〜ＴＡｎ：トリム素子（第１のトリミング回路を構成するトランジスタ）
ＴＢ１〜ＴＢｎ：トリム素子（第２のトリミング回路を構成するトランジスタ）
【図１】
2010217963.tif 000003
【図２】
2010217963.tif 000004
【図３】
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