(57)【要約】【課題】半導体基板から１層目メタル配線までの高さを低く抑えることにより、コンタクト形成時にアスペクト比を小さくできて、コンタクト形成時の不良による導通不良を抑制する。【解決手段】同一半導体基板１に、ＭＩＳ構造のトランジスタ１５と、下部電極５と上部電極８間にキャパシタ絶縁膜７を介在させたキャパシタ１６とが設けられている。コンタクト形成不良を防止するために、キャパシタ１６の形成前にキャパシタ形成領域３の素子分離膜２を予めエッチングにより掘り下げ、このキャパシタ１６は、この掘り下げられた素子分離膜２上に設けられている。【選択図】図１
2010147397.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板または半導体層上に、トランジスタと、下部電極と上部電極間にキャパシタ絶縁膜を介在させたキャパシタとを有し、該キャパシタは、掘り下げられた素子分離領域上に設けられている半導体装置。
【請求項２】
前記素子分離領域を掘り下げる量は、前記下部電極または前記上部電極の層厚の範囲内である請求項１に記載の半導体装置。
【請求項３】
前記トランジスタのゲート電極の上面の高さと、前記キャパシタの上部電極の上面の高さとが同等になるように前記素子分離領域を掘り下げる請求項１に記載の半導体装置。
【請求項４】
前記素子分離領域を掘り下げる量は、前記キャパシタ自体の高さと前記トランジスタのゲート電極自体の高さとの差の範囲内である請求項１に記載の半導体装置。
【請求項５】
前記素子分離領域を掘り下げる量は、１００〜５００ｎｍである請求項１に記載の半導体装置。
【請求項６】
前記素子分離領域を掘り下げる量は、１００〜２００ｎｍである請求項１に記載の半導体装置。
【請求項７】
前記トランジスタは、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタである請求項１に記載の半導体装置。
【請求項８】
半導体基板または半導体層上の素子間に素子分離領域を形成し、キャパシタ形成領域の素子分離領域をエッチングにより掘り下げる素子分離領域掘り下げ工程と、
掘り下げられた素子分離領域上にキャパシタを形成すると共に、該半導体基板または半導体層上にトランジスタを形成するキャパシタ・トランジスタ形成工程とを有する半導体装置の製造方法。
【請求項９】
前記キャパシタ・トランジスタ形成工程は、
前記半導体基板または半導体層の全面に、前記キャパシタの下部電極および前記トランジスタのゲート電極となる電極材料膜を成膜する電極材料膜成膜工程と、
該電極材料膜をパターニングして該キャパシタの下部電極および該トランジスタのゲート電極を形成する電極形成工程と、
該キャパシタの下部電極および該トランジスタのゲート電極が形成された全面にキャパシタ絶縁膜の材料膜を成膜し、その上に該キャパシタの上部電極となる電極材料膜を成膜するキャパシタ絶縁膜・電極材料膜成膜工程と、
該上部電極となる電極材料膜および該キャパシタ絶縁膜の材料膜をパターニングして該キャパシタの上部電極および該キャパシタ絶縁膜を形成するキャパシタ絶縁膜・電極形成工程とを有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記キャパシタ・トランジスタ形成工程は、
前記キャパシタ絶縁膜・電極形成工程の後に、前記ゲート電極をマスクの一部として、自己整合的なイオン注入によりＬＤＤ構造の低濃度拡散層を形成する低濃度拡散層形成工程と、
前記半導体基板または半導体層の全面に、酸化膜または窒素膜を積層しこれに対して異方性のエッチングを行って前記ゲート電極の側面にサイドウォールを形成するサイドウォール形成工程と、
該サイドウォールおよび該ゲート電極をマスクの一部として、自己整合的なイオン注入により高濃度拡散層を形成してソース／ドレインを形成する高濃度拡散層形成工程とを有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記キャパシタ・トランジスタ形成工程の後に、前記キャパシタの上部電極および前記トランジスタのゲート電極が形成された全面に層間絶縁膜を成膜し、該下部電極、該上部電極、該トランジスタのソース／ドレイン領域および該ゲート電極のうち少なくともいずれかに電気的に接続するためのコンタクト部を該層間絶縁膜に形成すると共に、該コンタクト部に電気的に接続する配線を該層間絶縁膜上に形成するコンタクト・配線形成工程とを更に有する請求項８または９に記載の半導体装置の製造方法。
【請求項１２】
前記素子分離領域掘り下げ工程のエッチングは等方性のウェットエッチングである請求項８に記載の半導体装置の製造方法。
【請求項１３】
請求項１〜７のいずれかに記載の半導体装置の前記トランジスタを少なくとも信号読み出し回路およびこれを駆動する駆動回路に用い、前記キャパシタを撮像信号出力部に用いた固体撮像素子。
【請求項１４】
ＣＭＯＳ型固体撮像素子である請求項１３に記載の固体撮像素子。
【請求項１５】
請求項１３または１４に記載の固体撮像素子を画像入力デバイスとして撮像部に用いた電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一半導体基板上に、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタと、下部電極と上部電極間にキャパシタ絶縁膜を介在したキャパシタとを有する半導体装置およびその製造方法、この半導体装置を用い、被写体からの画像光を光電変換して撮像する複数の受光部が２次元状に配設されたＣＭＯＳイメージセンサなどの固体撮像素子、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、車載カメラや監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器に関する。
【背景技術】
【０００２】
この種の従来の半導体装置の製造方法は、ＭＩＳ構造のトランジスタと、２層の多結晶シリコン膜からなる上下電極およびその間に挟持された絶縁膜からなるキャパシタとを同一半導体基板に備えている。このような従来の半導体装置の製造方法について、図８（ａ）〜図８（ｆ）および図９（ａ）〜図９（ｅ）を参照して詳細に説明する。
【０００３】
図８（ａ）〜図８（ｆ）は、特許文献１に開示されている従来の半導体装置の製造方法を説明するための要部の概略断面製造工程図である。
【０００４】
まず、図８（ａ）に示すように、ｐ型シリコン基板１０１上に素子分離領域１０２を形成して素子領域を規定する。得られたシリコン基板１０１上の全面に、シリコン酸化膜からなるゲート絶縁膜１０３、その上に、ＣＶＤ法により多結晶シリコン膜を堆積する。この多結晶シリコン膜を、フォトリソグラフィおよびエッチング工程により選択的にエッチングし、素子領域上にｎＭＯＳトランジスタ用のゲート電極１０４、ｐＭＯＳトランジスタ用のゲート電極１０５を、素子分離領域１０２にキャパシタの下部電極１０６を形成する。
【０００５】
次に、図８（ｂ）に示すように、ｎＭＯＳトランジスタ形成領域のみに開口を有するレジストマスクとゲート電極１０４とをマスクとして用いて、ｎ型不純物（リン、砒素等）を、注入ドーズ１．０×１０１３〜５．０×１０１４／ｃｍ２程度、注入エネルギー１０〜３０ｋｅＶ程度でイオン注入することにより、ＬＤＤ構造の低濃度不純物拡散層１０７を形成し、さらにｐＭＯＳトランジスタ形成領域のみに開口を有するレジストマスクとゲート電極１０５とをマスクとして用いて、ｐ型不純物（ボロン、ＢＦ２等）を、注入ドーズ１．０×１０１３〜５．０×１０１３／ｃｍ２程度、注入エネルギー５〜３０ｋｅＶ程度でイオン注入することにより、ＬＤＤ構造の低濃度不純物拡散層１０８を形成する。この際、同時にゲート電極にもｎ型またはｐ型不純物がイオン注入される。その後、得られたシリコン基板１０１上の全面に、シリコン酸化膜を堆積し、この酸化膜を異方性エッチングすることによりゲート電極１０４、１０５および下部電極１０６の各側壁にサイドウォールスペーサ１０９を形成する。
【０００６】
続いて、ｎＭＯＳトランジスタ形成領域のみに開口を有するレジストマスク（図示せず）、ゲート電極１０４およびそのサイドウォールスペーサ１０９をマスクとして用いて、ｎ型不純物（砒素）を、注入ドーズ１．０×１０１５〜５．０×１０１５／ｃｍ２程度、注入エネルギー３０〜６０ｋｅＶ程度でイオン注入して、高濃度不純物拡散層１１０を形成し、ｎＭＯＳトランジスタを形成すると共に、ｐＭＯＳトランジスタ形成領域のみに開口を有するレジストマスク（図示せず）、ゲート電極１０５およびそのサイドウォールスペーサ１０９をマスクとして用いて、ｐ型（ボロン、ＢＦ２等）不純物を、注入ドーズ１．０×１０１５〜５．０×１０１５／ｃｍ２程度、注入エネルギー３０〜６０ｋｅＶ程度でイオン注入して、高濃度不純物拡散層１１１を形成し、ｐＭＯＳトランジスタを形成する。この際、同時にゲート電極にもｎ型又はｐ型不純物がイオン注入される。
【０００７】
その後、図８（ｃ）に示すように、シリコン基板１０１の全面に、数百オングストローム程度のシリコン酸化膜１１２を堆積し、キャパシタが形成される領域のシリコン酸化膜１１２を選択的に除去する。ここで、シリコン酸化膜１１２をｎＭＯＳトランジスタおよびｐＭＯＳトランジスタ上に形成するのは、後工程でキャパシタ絶縁膜として不純物を含有する絶縁膜を堆積し、熱処理した際に、この不純物がゲート電極に拡散するのを防止するためである。
【０００８】
さらに、図８（ｄ）に示したように、得られたシリコン基板１０１の全面に、膜厚数百オングストローム程度のＰＳＧ膜（リンの膜内における濃度は１．０×１０２０〜１０２１／ｃｍ３程度）からなるキャパシタ絶縁膜１１３と、下部電極１０６と同じ膜厚の多結晶シリコン膜１１４をＣＶＤ法により形成する。
【０００９】
続いて、トランジスタの高濃度不純物拡散層１１０、１１１の活性化のために、摂氏８００〜９００度程度の温度で熱処理を行う。この熱処理により、キャパシタ絶縁膜１１３であるＰＳＧ膜から、多結晶シリコン膜１１４および下部電極１０６に不純物が上下対称に拡散される。
【００１０】
その後、図８（ｅ）に示すように、フォトリソグラフィおよびエッチング工程によって、多結晶シリコン膜１１４とキャパシタ絶縁膜１１３とをパターニングし、キャパシタの上部電極１１５を形成し、キャパシタを完成する。
【００１１】
続いて、図８（ｆ）に示すように、得られたシリコン基板１０１の全面に層間絶縁膜１１６を形成し、この層間絶縁膜１１６にコンタクトホールを形成し、導電膜を埋め込むことによりゲート電極１０４、１０５、ソース／ドレイン領域、上部電極１１５および下部電極１０６に対して配線１１７を接続する。このようにして、従来の半導体装置１００が製造される。
【００１２】
図９（ａ）〜図９（ｅ）は、特許文献２に開示されている従来の半導体装置の製造方法を説明するための要部の概略断面製造工程図である。
【００１３】
まず、図９（ａ）に示すように、半導体基板としてのｐ形シリコン基板２０１上の素子領域に薄い酸化膜２０２を形成し、同じシリコン基板２０１上の素子分離領域にはＬＯＣＯＳ酸化膜２０３を形成する。さらに、シリコン基板２０１の全面に、例えばＣＶＤ法により多結晶シリコン膜を堆積し、多結晶シリコン膜にリンドープまたはイオン注入によりｎ形不純物を導入する。ｎ形不純物を導入する理由は、主として後に形成されるゲート電極２０４の低抵抗化を図るためであるが、後に形成されるコンデンサの下部電極２０５の不純物濃度を高くするためでもある。その多結晶シリコン膜を公知のフォト・リソ工程により選択的にエッチングして、薄い酸化膜２０２上にＭＯＳトランジスタ用のゲート電極２０４を形成し、ＬＯＣＯＳ酸化膜２０３上に、後述するコンデンサ２０８の下部電極２０５を形成する。
【００１４】
次いで、図９（ｂ）に示すように、下部電極２０５の上面に、シリコン酸化膜の単層構造またはシリコン酸化膜−シリコン窒化膜の多層構造などからなるコンデンサの絶縁膜２０６と、多結晶シリコンからなるコンデンサの上部電極２０７とを、公知のフォト・リソ工程により形成する。このように、トランジスタが完成するよりも先に、絶縁膜２０６を下部電極２０５および上部電極２０７で挟み込んだ構造のコンデンサ２０８の外観が完成する。
【００１５】
続いて、図９（ｃ）に示すように、イオン注入により低濃度の例えばリンなどのｎ形不純物を打ち込んで、ＬＤＤ構造のＭＯＳトランジスタの低濃度拡散層となるｎ- 不純物層２０９を形成し、その後に、酸化膜を堆積しこれに対して異方性エッチングを行ってゲート電極２０４の側面にサイドウォール２０４ａを形成する。なお、このときには、必然的に下部電極２０５および上部電極２０７の側面にもサイドウォール２０５ａ，２０７ａが形成されるが、それらサイドウォール２０５ａ，２０７ａは絶縁体であり、そもそも後の工程で層間絶縁膜で覆われる部分であるから、特に問題はない。
【００１６】
その後、図９（ｄ）に示すように、高濃度の例えば砒素等のｎ形不純物をイオン注入により打ち込んで、高濃度拡散層となるｎ+ 不純物層２１０を形成して、ＭＯＳトランジスタのソース・ドレイン２１１を完成させる。なお、この時点で、ＬＤＤ構造のＭＯＳトランジスタ２１２が完成する。このイオン注入が行われると、この時点では既に形成されている上部電極２０７にもイオンが注入されるため、その上部電極２０７の不純物濃度も高くなる。しかも、上部電極２０７の厚さを、上述したように決定しているから、そこに打ち込まれたイオンは、略絶縁膜２０６との界面部分に集中するから、特に界面部分の不純物濃度が高くなる。
【００１７】
さらに、図９（ｅ）に示すように、ゲート酸化膜２０２ａのみを残して薄い酸化膜２０２を剥離し、層間絶縁膜となるＳＯＧ膜２１３を形成し、ゲート電極２０４、ソース・ドレイン２１１、上部電極２０７などに対して配線２１４を接続する。このようにして、従来の半導体装置２００が製造される。
【特許文献１】特開２００１−２３０３７８号公報
【特許文献２】特開平７−２７３２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記特許文献１、２では、共に、ＭＩＳ構造のトランジスタとキャパシタとを混載する半導体装置１００または２００の製造方法であるが、いずれもキャパシタを形成する素子分離領域を事前にエッチングせずに、素子分離膜形成時の高さで、その上に２層電極のキャパシタを形成するため、半導体基板表面から１層目メタル配線までの高さが不必要に高くなり、コンタクト形成時にアスペクト比が大きくなって、コンタクトエッチング不良やコンタクトホール埋め込み不良、即ち、コンタクト形成時の不良による導通不良が多発するという問題がある。特に、特許文献２のようにＬＯＣＯＳ法にて素子分離を行うと、素子分離膜表面が半導体基板表面より高い所に形成されるため、このコンタクト形成不良が一層起きやすくなる。
【００１９】
本発明は、上記従来の問題を解決するもので、半導体基板から１層目メタル配線までの高さを低く抑えることにより、コンタクト形成時にアスペクト比を小さくできて、コンタクト形成時の不良による導通不良を抑制することができる半導体装置およびその製造方法、この半導体装置を用い、被写体からの画像光を光電変換して撮像する複数の受光部が２次元状に配設されたＣＭＯＳイメージセンサなどの固体撮像素子、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、同一半導体基板または半導体層上に、トランジスタと、下部電極と上部電極間にキャパシタ絶縁膜を介在させたキャパシタとを有し、該キャパシタは、掘り下げられた素子分離領域上に設けられているものであり、そのことにより上記目的が達成される。
【００２１】
また、好ましくは、本発明の半導体装置における素子分離領域を掘り下げる量は、前記下部電極または前記上部電極の層厚の範囲内である。
【００２２】
さらに、好ましくは、本発明の半導体装置におけるトランジスタのゲート電極の上面の高さと、前記キャパシタの上部電極の上面の高さとが揃って同等になるように前記素子分離領域を掘り下げる。
【００２３】
さらに、好ましくは、本発明の半導体装置における素子分離領域を掘り下げる量は、前記キャパシタ自体の高さと前記トランジスタのゲート電極自体の高さとの差の範囲内である。
【００２４】
さらに、好ましくは、本発明の半導体装置における素子分離領域を掘り下げる量は、１００〜５００ｎｍである。
【００２５】
さらに、好ましくは、本発明の半導体装置における素子分離領域を掘り下げる量は、１００〜２００ｎｍである。
【００２６】
さらに、好ましくは、本発明の半導体装置におけるトランジスタは、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタである。
【００２７】
本発明の半導体装置の製造方法は、半導体基板または半導体層上の素子間に素子分離領域を形成し、キャパシタ形成領域の素子分離領域をエッチングにより掘り下げる素子分離領域掘り下げ工程と、掘り下げられた素子分離領域上にキャパシタを形成すると共に、該半導体基板または半導体層上にトランジスタを形成するキャパシタ・トランジスタ形成工程とを有するものであり、そのことにより上記目的が達成される。
【００２８】
また、好ましくは、本発明の半導体装置の製造方法におけるキャパシタ・トランジスタ形成工程は、前記半導体基板または半導体層の全面に、前記キャパシタの下部電極および前記トランジスタのゲート電極となる電極材料膜を成膜する電極材料膜成膜工程と、該電極材料膜をパターニングして該キャパシタの下部電極および該トランジスタのゲート電極を形成する電極形成工程と、該キャパシタの下部電極および該トランジスタのゲート電極が形成された全面にキャパシタ絶縁膜の材料膜を成膜し、その上に該キャパシタの上部電極となる電極材料膜を成膜するキャパシタ絶縁膜・電極材料膜成膜工程と、該上部電極となる電極材料膜および該キャパシタ絶縁膜の材料膜をパターニングして該キャパシタの上部電極および該キャパシタ絶縁膜を形成するキャパシタ絶縁膜・電極形成工程とを有する。
【００２９】
さらに、好ましくは、本発明の半導体装置の製造方法におけるキャパシタ・トランジスタ形成工程は、前記キャパシタ絶縁膜・電極形成工程の後に、前記ゲート電極をマスクの一部として、自己整合的なイオン注入によりＬＤＤ構造の低濃度拡散層を形成する低濃度拡散層形成工程と、前記半導体基板または半導体層の全面に、酸化膜または／および窒化膜を積層しこれに対して異方性のエッチングを行って前記ゲート電極の側面にサイドウォールを形成するサイドウォール形成工程と、該サイドウォールおよび該ゲート電極をマスクの一部として、自己整合的なイオン注入により高濃度拡散層を形成してソース／ドレインを形成する高濃度拡散層形成工程とを有する。
【００３０】
さらに、好ましくは、本発明の半導体装置の製造方法におけるキャパシタ・トランジスタ形成工程の後に、前記キャパシタの上部電極および前記トランジスタのゲート電極が形成された全面に層間絶縁膜を成膜し、該下部電極、該上部電極、該トランジスタのソース／ドレイン領域および該ゲート電極のうち少なくともいずれかに電気的に接続するためのコンタクト部を該層間絶縁膜に形成すると共に、該コンタクト部に電気的に接続する配線を該層間絶縁膜上に形成するコンタクト・配線形成工程とを更に有する。
【００３１】
さらに、好ましくは、本発明の半導体装置の製造方法における素子分離領域掘り下げ工程のエッチングは等方性のウェットエッチングである。
【００３２】
本発明の固体撮像素子は、本発明の上記半導体装置の前記トランジスタを少なくとも信号読み出し回路およびこれを駆動する駆動回路に用い、前記キャパシタを撮像信号出力部に用いたものであり、そのことにより上記目的が達成される。
【００３３】
また、好ましくは、本発明の固体撮像素子は、ＣＭＯＳ型固体撮像素子である。
【００３４】
本発明の電子情報機器は、本発明の上記固体撮像素子を画像入力デバイスとして撮像部に用いたものであり、そのことにより上記目的が達成される。
【００３５】
上記構成により、以下、本発明の作用を説明する。
【００３６】
本発明においては、同一半導体基板または半導体層上に、トランジスタと、下部電極と上部電極間にキャパシタ絶縁膜を介在させたキャパシタとを有し、このキャパシタは、掘り下げられた素子分離領域上に設けられている。
【００３７】
これによって、半導体基板または半導体層から１層目配線までの高さを低く抑えることが可能となって、コンタクト形成時にコンタクト部のアスペクト比が小さくなり、これによって、コンタクト形成時の不良による導通不良が抑制される。
【発明の効果】
【００３８】
以上により、本発明によれば、コンタクト形成不良を防止するために、キャパシタ形成前にキャパシタ形成領域の素子分離膜を予めエッチングにより掘り下げ、その上にキャパシタを形成する。このため、半導体基板から１層目メタル配線までの高さを低く抑えることができて、コンタクト形成時にアスペクト比を小さくでき、これによって、コンタクト形成時の不良による導通不良を抑制することができる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明の半導体装置およびその製造方法の実施形態１および、この半導体装置を用いた固体撮像素子の実施形態２、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器の実施形態３について図面を参照しながら詳細に説明する。
【００４０】
（実施形態１）
図１は、本発明の実施形態１に係る半導体装置の要部構成例を示す縦断面図である。
【００４１】
図１において、本実施形態１の半導体装置２０は、同一半導体基板１（または半導体層）上に、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタ１５と、下部電極５と上部電極８間にキャパシタ絶縁膜７を介在させたキャパシタ１６とが配設されている。
【００４２】
ＭＩＳ構造のトランジスタ１５は、イオン注入により低濃度の不純物イオンを打ち込んで、ＬＤＤ構造の低濃度拡散層（ＬＤＤ領域９）を形成し、さらに、酸化膜または窒化膜を積層しこれに対して異方性エッチングを行ってゲート電極の側面にサイドウォール１０を形成する。その後、高濃度の不純物イオンを打ち込んで、高濃度拡散層を形成してソース／ドレイン領域１１を形成している。
【００４３】
キャパシタ形成領域３の素子分離膜２（素子分離領域）が掘り下げられており（削り取られており）、その掘り下げられた素子分離膜２上に、上部と下部の２層電極からなるキャパシタ１６が設けられている。素子分離膜２を掘り下げる量は、下部電極５または上部電極８の１層分の層厚程度の範囲内であり、例えばトランジスタ１５のゲート電極６の上面の高さと、キャパシタ１６の上部電極８の上面の高さとが、破線で示すように揃って同等になる程度である。要するに、素子分離膜２を掘り込む量は、キャパシタ１６の上面の高さがトランジスタ１５のゲート電極６の上面の高さよりも低くなると、層間絶縁膜１２の膜厚はトランジスタ１５のゲート電極６の高さに左右されるので、半導体基板１（または半導体層）の表面から１層目メタル配線１４（配線）までの高さを低くできない。したがって、素子分離膜２を掘り込んで位置を下げる量は、キャパシタ１６自体の高さとトランジスタ１５のゲート電極６自体の高さとの差の範囲内であれば、素子分離膜２を掘り込むことによって、半導体基板１の表面から１層目メタル配線１４までの高さが低くなって（層間絶縁膜１２の膜厚が薄くなって）、コンタクト形成時に、コンタクト部１３のアスペクト比が改善されて、コンタクトエッチング不良やコンタクトホール埋め込み不良、即ち、コンタクト形成時の不良による導通不良を大幅に抑制することができる。なお、コンタクト部１３は、ゲート絶縁膜４を突き抜けてシリコン基板などの半導体基板１のソース／ドレイン領域１１に電気的に直接接続されている。
【００４４】
一方、素子分離膜２を掘り込んで位置を下げ過ぎると、素子分離膜２が薄くなって、上部電極８および下部電極５にイオン注入するときに、素子分離膜２下に不純物イオンが素子分離膜２を突き抜けて素子分離膜２下に拡散層を形成してしまい、この拡散層を通して導通するようになって素子間がショートしてしまう虞もある。
【００４５】
キャパシタ１６の上部電極８および下部電極５には、例えば多結晶シリコン膜が用いられる。また、キャパシタ１６は、外部との絶縁性を保つため、素子分離膜上（ＳｉＯ２膜上）に形成される。
【００４６】
上記構成の半導体装置２０の製造方法について図２〜図５を用いて詳細に説明する。
【００４７】
図２〜図５は、図１の半導体装置２０の製造方法を説明するための各製造工程を示す要部縦断面図である。
【００４８】
まず、図２の素子分離領域掘り下げ工程に示すように、半導体基板１（または半導体層）上に、素子間にＳＴＩの素子分離領域２を形成した後に、キャパシタ形成領域３の素子分離膜２を、バッファードフッ酸系の等方性のウエットエッチングにより間口が開くように掘り下げる。素子分離膜２を掘り下げる量は、下部電極５の厚さの範囲内であり、１００〜５００ｎｍ、好ましくは、１００〜２００ｎｍ程度である。
【００４９】
次に、図３のキャパシタ形成工程に示すように、ゲート絶縁膜４を形成した後に、第１層目のポリシリコン膜を成膜し、不純物注入および第１層目のポリシリコン膜のパターニングを行って、キャパシタの下部電極５とトランジスタのゲート電極６を形成する。さらに、キャパシタ絶縁膜７の材料膜と第２層目ポリシリコン膜をそれぞれ成膜し、第２層目ポリシリコン膜およびキャパシタ絶縁膜７の材料膜のパターニングをそれぞれ行って、キャパシタ１６の上部電極８およびキャパシタ絶縁膜７を形成する。さらに、ゲート電極６をマスクの一部として、自己整合的に不純物注入を行うことによって、トランジスタ１５の低濃度拡散層であるＬＤＤ領域９を形成する。
【００５０】
続いて、図４のトランジスタ形成工程に示すように、トランジスタ１５のゲート電極６、キャパシタ１６の上部電極８および下部電極５の側壁に保護膜１０を形成し、不純物注入によりトランジスタ１５のソース／ドレイン領域１１を形成する。このとき、キャパシタ１６の上部電極８にも不純物注入を行って導電性を確保する。
【００５１】
その後、図５のメタル配線形成工程に示すように、トランジスタ１５のゲート電極６およびキャパシタ１６の上部電極８が形成された基板全面に層間絶縁膜１２を形成し、続いて、層間絶縁膜１２にコンタクトホールを形成し、コンタクトホールに金属材料、例えばタングステンなどを埋め込んでコンタクト部１３を形成する。このコンタクト部１３に接続するようにアルミニュウムなどによって１層目メタル配線１４を形成する。
【００５２】
要するに、本実施形態１の半導体装置２０の製造方法は、半導体基板１（または半導体層）上の素子間に素子分離領域を形成し、キャパシタ形成領域３の素子分離領域２をエッチングにより掘り下げる素子分離領域掘り下げ工程と、  掘り下げられた素子分離領域２上にキャパシタ１６を形成すると共に、半導体基板１（または半導体層）上にトランジスタ１５を形成するキャパシタ・トランジスタ形成工程とを有している。
【００５３】
このキャパシタ・トランジスタ形成工程は、半導体基板１（または半導体層）の全面に、キャパシタ１６の下部電極５およびトランジスタ１５のゲート電極６となる電極材料膜を成膜する電極材料膜成膜工程と、この電極材料膜をパターニングしてキャパシタ１６の下部電極５およびトランジスタ１５のゲート電極６を形成する電極形成工程と、キャパシタ１６の下部電極５およびトランジスタ１５のゲート電極６が形成された全面にキャパシタ絶縁膜７の材料膜を成膜し、その上にキャパシタ１６の上部電極８となる電極材料膜を成膜するキャパシタ絶縁膜・電極材料膜成膜工程と、上部電極８となる電極材料膜およびキャパシタ絶縁膜７の材料膜をパターニングしてキャパシタ１６の上部電極８およびキャパシタ絶縁膜７を形成するキャパシタ絶縁膜・電極形成工程と、ゲート電極６をマスクの一部として、自己整合的にイオン注入によりＬＤＤ構造の低濃度拡散層を形成する低濃度拡散層形成工程と、半導体基板１（または半導体層）の全面に、酸化膜または窒化膜を積層しこれに対して異方性のエッチングを行って少なくともゲート電極６の側面にサイドウォール１０を形成するサイドウォール形成工程と、サイドウォール１０が形成されたゲート電極６をマスクの一部として、自己整合的なイオン注入により高濃度の高濃度拡散層を形成してソース／ドレインを形成する高濃度拡散層形成工程とを有している。
【００５４】
さらに、キャパシタ・トランジスタ形成工程の後に、キャパシタ１６の上部電極８およびトランジスタ１５のゲート電極６が形成された全面に層間絶縁膜１２を成膜し、下部電極５、上部電極８、トランジスタ１５のソース／ドレイン領域１１およびゲート電極６に電気的に接続するためのコンタクト部１３を層間絶縁膜１２に形成すると共に、コンタクト部１３に電気的に接続する配線としての１層目メタル配線１４を形成するコンタクト・配線形成工程とを更に有している。
【００５５】
以上のように、ＭＩＳ構造のトランジスタ１５と、下部電極５、キャパシタ絶縁膜７および上部電極８からなるキャパシタ１６とを混載するプロセスにおいて、半導体基板１と１層目メタル配線１４との距離が、キャパシタ１６の上部電極８表面の半導体基板１の表面からの高さで決定するため、キャパシタ１６を混載しない場合（電極層が１層で構成される半導体装置）に比べて、その分だけ半導体基板１と１層目メタル配線１４との距離が拡大する。このため、従来では、コンタクトアスペクト比が増大し、コンタクトエッチング不良やコンタクトホール埋め込み不良、即ち、コンタクト形成時の不良による導通不良が発生していた。これに対して、本実施形態１では、導通不良の発生を抑制するために、キャパシタ１６の形成前に、キャパシタ形成領域３の素子分離膜２（ＳｉＯ２膜）をエッチングにより掘り下げ、その上にキャパシタ１６を形成することにより、半導体基板１と１層目メタル配線１４との距離を短縮することができる。このため、コンタクトアスペクト比が低減して、コンタクトホール形成時やコンタクトホールへの金属材料の埋め込み時の不良による導通不良を大幅に抑制することができる。
【００５６】
このように、本実施形態１によれば、半導体基板１から１層目メタル配線１４までの高さを低く抑えることができて、コンタクト１３の形成時にアスペクト比を小さくすることができて、コンタクト形成時の不良による導通不良を大幅に抑制することができる。
（実施形態２）
本実施形態２では、上記実施形態１の半導体装置２０をＣＭＯＳ型固体撮像素子に用いた場合について説明する。
【００５７】
図６は、本発明の実施形態２に係るＣＭＯＳ型固体撮像素子の要部構成例を示す縦断面図である。
【００５８】
図６に示すように、本実施形態２のＣＭＯＳ型固体撮像素子３０は、そのＮ型半導体基板３１の表面側にｐウェル層３２が設けられ、ｐウェル層３２中に、入射光を光電変換する光電変換部（受光部）としてのフォトダイオード３３（ＰＤ）が形成されている。このフォトダイオード３３に隣接して、信号電荷がフローティングディヒュージョン部ＦＤに転送するための電荷転送トランジスタの電荷転送部３４が設けられている。この電荷転送部３４上には、ゲート絶縁膜３５を介してゲート電極３６が設けられている。さらに、このフォトダイオード３３毎にフローティングディフュージョン部ＦＤに電荷転送された信号電荷が電圧変換され、この変換電圧に応じて増幅されて各画素部毎の撮像信号として信号線に読み出すための信号読出回路が設けがれている。この信号読出回路は、複数のフォトダイオード３３（ＰＤ）が設けられた撮像領域の外周側に設けられた駆動回路により信号読み出し制御が為される。
【００５９】
このゲート電極３６の上方には、この信号読出回路の回路配線部として、第１絶縁膜３７が形成され、その上に第１配線３８が形成され、その上に第２絶縁膜３９が形成され、その上に第２配線４０が形成され、同様に、その上に、第３絶縁膜４１、第３配線４２さらに第４絶縁膜４３がこの順に順次形成されている。
【００６０】
また、これらの配線層３８と半導体基板３１間（図示せず）、配線層３８とゲート電極膜３６間および上下の各配線層３８、４０間や各配線層４０、４２間に、導電性材料からなるコンタクト部としてのコンタクトプラグ（図示せず）が形成されて、これによって互いに電気的に接続されている。
【００６１】
さらに、第４絶縁層４３上には、フォトダイオード３３毎に配置されたＲ，Ｇ，Ｂの各色のカラーフィルタ４４が形成され、その上に第５絶縁膜４５が形成され、その上には、フォトダイオード３３への集光用のマイクロレンズ４６が形成されている。
【００６２】
この場合、信号読出回路を構成するリセットトランジスタにより、フローティングディフュージョン部ＦＤが所定電圧にリセットされた後に、フォトダイオード３３からの電荷信号によりフローティングディフュージョン部ＦＤに発生した電圧に応じて、増幅トランジスタにより増幅されて信号線に読み出された撮像信号が、撮像信号出力部を構成する上記実施形態１の半導体装置２０におけるキャパシタ１６に一旦蓄えられた後に、キャパシタ１６から順次読み出されるようになっている。このキャパシタ１６は、列方向に配列された信号線毎に設けられている。
【００６３】
上記実施形態１の半導体装置２０におけるＭＩＳ構造のトランジスタ１５は、固体撮像素子３０において、信号読出回路を構成する転送トランジスタ、増幅トランジスタおよびリセットトランジスタの他、撮像領域の周辺の周囲回路部のドライバ（信号読出回路を駆動制御する駆動回路）や各種論理回路などを構成するトランジスタなどに対応している。
【００６４】
なお、キャパシタ１６は、本実施形態２の固体撮像素子３０の他に、フラッシュメモリ装置や、電源電圧を新たに作るための昇圧回路としてチャージポンプ回路などに用いることができる。
（実施形態３）
図７は、本発明の実施形態３として、上記実施形態２の固体撮像素子３０を含む固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【００６５】
図７において、本実施形態３の電子情報機器９０は、上記実施形態２の固体撮像素子３０をからの撮像信号を各種信号処理してカラー画像信号を得る固体撮像装置９１と、この固体撮像装置９１からのカラー画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部９２と、この固体撮像装置９１からのカラー画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示手段９３と、この固体撮像装置９１からのカラー画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信手段９４と、この固体撮像装置９１からのカラー画像信号を印刷用に所定の印刷信号処理をした後に印刷処理可能とするプリンタなどの画像出力手段９４とを有している。なお、この電子情報機器９０として、これに限らず、固体撮像装置９１の他に、メモリ部９２と、表示手段９３と、通信手段９４と、プリンタなどの画像出力手段９５とのうちの少なくともいずれかを有していてもよい。
【００６６】
この電子情報機器９０としては、前述したように例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載用後方監視カメラなどの車載用カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置および携帯端末装置（ＰＤＡ）などの画像入力デバイスを有した電子機器が考えられる。
【００６７】
したがって、本実施形態２によれば、この固体撮像装置９１からのカラー画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて画像出力手段９５により良好にプリントアウト（印刷）したり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部９２に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理を良好に行うことができる。
【００６８】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００６９】
本発明は、同一半導体基板上に、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタと、下部電極と上部電極間にキャパシタ絶縁膜を介在したキャパシタとを有する半導体装置およびその製造方法、この半導体装置を用い、被写体からの画像光を光電変換して撮像する複数の受光部が２次元状に配設されたＣＭＯＳイメージセンサなどの固体撮像素子、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、車載カメラや監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器の分野において、コンタクト形成不良を防止するために、キャパシタ形成前にキャパシタ形成領域の素子分離膜を予めエッチングにより掘り下げ、その上にキャパシタを形成するため、半導体基板から１層目メタル配線までの高さを低く抑えることができて、コンタクト形成時にアスペクト比を小さくでき、これによって、コンタクト形成時の不良による導通不良を抑制することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施形態１に係る半導体装置の要部構成例を示す縦断面図である。
【図２】図１の半導体装置の製造方法における素子分離領域掘り下げ工程を示す要部縦断面図である。
【図３】図１の半導体装置の製造方法におけるキャパシタ形成工程を示す要部縦断面図である。
【図４】図１の半導体装置の製造方法におけるトランジスタ形成工程を示す要部縦断面図である。
【図５】図１の半導体装置の製造方法におけるコンタクト・配線形成工程を示す要部縦断面図である。
【図６】本発明の実施形態２に係るＣＭＯＳ型固体撮像素子の要部構成例を示す縦断面図である。
【図７】本発明の実施形態３として、上記実施形態２の固体撮像素子を含む固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図８】（ａ）〜（ｆ）は、特許文献１に開示されている従来の半導体装置の製造方法を説明するための要部の概略断面製造工程図である。
【図９】（ａ）〜（ｅ）は、特許文献２に開示されている従来の半導体装置の製造方法を説明するための要部の概略断面製造工程図である。
【符号の説明】
【００７１】
１  半導体基板（または半導体層）
２  素子分離膜
３  キャパシタ形成領域
４  ゲート絶縁膜
５  下部電極
６  ゲート電極
７  キャパシタ絶縁膜
８  上部電極
９  ＬＤＤ領域
１０  サイドウォール
１１  ソース／ドレイン領域
１２  層間絶縁膜
１３  コンタクト部
１４  １層目メタル配線
１５  ＭＩＳ構造のトランジスタ
１６  キャパシタ
２０  半導体装置
３０  固体撮像素子
９０  電子情報機器
９１  固体撮像装置
９２  メモリ部
９３  表示手段
９４  通信手段
９５  画像出力手段
【図１】
2010147397.tif 000003
【図２】
2010147397.tif 000004
【図３】
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【図４】
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【図５】
2010147397.tif 000007
【図６】
2010147397.tif 000008
【図７】
2010147397.tif 000009
【図８】
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【図９】
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