(57)【要約】【課題】  送信データから送信フレームを生成して送信する通信制御装置では、送信する度に送信データを転送していたので、データの転送効率が低下し、また規定時間内に送信できず、通信が中断してしまうという課題を解決する。【解決手段】  送信データをデータメモリに格納し、送信データがどこに格納されているかを示すセグメント定義情報をセグメントメモリに格納して、送信する際に送信データに関するセグメント定義情報を特定するセグメント符号をセグメント符号レジスタに格納し、このセグメント符号を用いて送信データを取得するようにした。内容が変化しない送信データは一度データメモリに転送するだけでよいので、転送量を削減することができる。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
送信データが格納されるデータメモリと、
前記送信データが格納されている位置に関連するセグメント定義情報が格納されるセグメントメモリと、
前記セグメントメモリに格納されたセグメント定義情報を特定する符号が格納されるセグメント符号レジスタと、
送信トリガが入力されると、前記セグメント符号レジスタに格納されているセグメント符号が指定するセグメント定義情報に基づいて、前記データメモリに格納された送信データを読み込み、この送信データに制御コードを付加して送信フレームを生成する制御コード付加部と、
を具備したことを特徴とする通信制御装置。
【請求項２】
送信データが入力され、この送信データを前記データメモリに格納すると共に、セグメント定義情報を生成して、このセグメント定義情報を前記セグメントメモリに格納するインターフェイス部を具備したことを特徴とする請求項１記載の通信制御装置。
【請求項３】
前記セグメントメモリは、前記制御コード付加部からセグメント定義情報の要求があったときに、前記セグメント符号レジスタに格納されているセグメント符号を読み出し、このセグメント符号によって特定されたセグメント定義情報を出力するようにしたことを特徴とする請求項１若しくは請求項２記載の通信制御装置。
【請求項４】
前記セグメント定義情報は、送信データが格納された先頭アドレスおよび送信データの長さで構成されることを特徴とする請求項１乃至請求項３いずれかに記載の通信制御装置。
【請求項５】
前記データメモリおよび／またはセグメントメモリはデュアルポートメモリであることを特徴とする請求項１乃至請求項４いずれかに記載の通信制御装置。
【請求項６】
前記セグメント定義情報を特定するセグメント符号は、セグメント定義情報が格納されているアドレスであることを特徴とする請求項１乃至請求項５いずれかに記載の通信制御装置。
【請求項７】
前記制御コード付加部が生成した送信フレームをフィールドバスに出力するようにしたことを特徴とする請求項１乃至請求項６いずれかに記載の通信制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、転送効率を向上させることができる通信制御装置に関し、特にフィールドバス通信に用いて好適な通信制御装置に関するものである。
【背景技術】
【０００２】
図６に、フィールドバスで用いられる送信制御装置の構成を示す。図６において、インターフェイス部１０には、ＣＰＵバス１１を介してＣＰＵ（図示せず）から送信データやコマンドなどのデータが入力される。これらのデータにより、インターフェイス部１０はデータＦＩＦＯ１２に送信コードを、データ長レジスタ１４にデータ長を書き込み、また制御データ付加部１３に送信トリガを出力する。
【０００３】
データＦＩＦＯ１２は先入れ先出しバッファであり、送信データが書き込まれる。この書き込まれた送信データは制御コード付加部１３によって読み出される。また、データ長レジスタ１４には送信データの長さを表すデータ長が書き込まれる。このデータ長は制御コード付加部１３によって読み出される。
【０００４】
制御コード付加部１３は、送信トリガが入力されるとデータ長レジスタ１４から送信データのデータ長を読み出す。そして、通信プロトコルに従って制御コードを付加しながらこのデータ長の分だけデータＦＩＦＯ１２から送信データを読み出し、エンコード前送信フレームを生成して、マンチェスタエンコーダ１５に出力する。
【０００５】
マンチェスタエンコーダ１５は、入力されたエンコード前送信フレームをマンチェスタコードに変換してエンコード後送信フレームを生成し、ＰＨＹ１６に出力する。
【０００６】
ＰＨＹ１６は、入力されたエンコード後送信フレームを物理層信号に変換して物理層送信フレームを生成し、フィールドバスである通信バス１７に出力する。
【０００７】
このような構成にすることにより、ＣＰＵバス１１と通信バス１７の転送レート差を吸収することができる。この通信制御装置は、ＣＰＵから見たときのデータ転送の入口が１つのみであるので、ハードウエアおよびソフトウエアの構成を簡単にすることができるという特徴がある。
【０００８】
図７に、インターフェイス部１０の入力データと、制御データ付加部１３が生成する送信フレームの例を示す。なお、この例は４つの送信データで構成される送信フレームＡと、２つの送信データで構成される送信フレームＢを交互に送信する場合を示す。
【０００９】
図７において、（Ａ）は送信フレームＡを送信する場合であり、インターフェイス部１０には４つの送信データ１〜４と、送信データ長ＬＡ、送信トリガライトコマンドＴがこの順に入力される。制御データ付加部１３はこれらのデータからプリアンブルＰＲＥ、スタートデリミタＳＤ、送信データＤ１〜Ｄ４、フレームチェックシーケンスＦＣＳ、エンドデリミタＥＤからなるエンコード前送信フレームを生成、出力する。
【００１０】
なお、プリアンブルＰＲＥ、スタートデリミタＳＤ、送信データＤ１〜Ｄ４、フレームチェックシーケンスＦＣＳ、エンドデリミタＥＤは制御コード付加部１３が付加する制御コードである。
【００１１】
（Ｂ）は送信フレームＢを送信する場合である。インターフェイス部１０には送信データ５、６、送信データ長ＬＢ、送信トリガライトコマンドＴがこの順に入力される。制御データ付加部１３はこれらのデータからプリアンブルＰＲＥ、スタートデリミタＳＤ、送信データＤ５、Ｄ６、フレームチェックシーケンスＦＣＳ、エンドデリミタＥＤからなるエンコード前送信フレームを生成、出力する。
【００１２】
（Ｃ）でインターフェイス部１０には再度送信データ１〜４、送信データ長ＬＡ、送信トリガライトコマンドＴが入力され、制御コード付加部１３はこれらのデータから（Ａ）と同じエンコード前送信フレームを生成、出力する。
【００１３】
特許文献１には、他の構成の通信制御装置の発明が記載されている。図８を用いてこの発明の概要を説明する。
【００１４】
図８において、第１プロセッサインターフェイス２０、第２プロセッサインターフェイス２１、メディアインターフェイス２２には、それぞれデータリンク層制御プロセッサ、上位層制御プロセッサ、通信メディア制御部（いずれも図示せず）が接続される。
【００１５】
第１プロセッサインターフェイス２０、第２プロセッサインターフェイス２１、メディアインターフェイス２２の出力は第１〜第ｎマルチプレクサ２３ａ〜２３ｎに入力される。第１〜第ｎマルチプレクサ２３ａ〜２３ｎは、ページ管理部２４の出力に基づいて第１、第２プロセッサインターフェイス２０、２１、またはメディアインターフェイス２２の出力の１つを選択し、それぞれ共有メモリＲＡＭ１〜ＲＡＭｎに出力する。ページ管理部２４は、第１プロセッサインターフェイス２０に接続されたデータリンク層制御プロセッサで制御される。
【００１６】
共有メモリＲＡＭ１〜ＲＡＭｎの出力は第１〜第３セレクタ２５〜２７に入力されて選択される。この第１〜第３セレクタ２５〜２７の出力は、それぞれ第１、第２プロセッサインターフェイス２０、２１、メディアインターフェイス２２に入力される。
【００１７】
このような構成において、共有メモリＲＡＭ１〜ＲＡＭｎにはそれぞれページ番号が振られ、ページ管理部２４はこのページ番号で使用する共有メモリを指定し、送信フレームを格納する。
【００１８】
ページ番号だけで使用するメモリを指定できるので、構成が簡単になり、動作遅延が発生しない。また、短い送信フレーム専用の小容量メモリを用いることにより、共有メモリの使用効率を向上させることができる。
【特許文献１】特開平７−９９５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、このような通信制御装置には次のような課題があった。図６の通信制御装置は、送信する内容が同じであっても毎回ＣＰＵから送信データを転送して送信フレームを生成しなければならず、転送効率が低いという課題があった。例えば、図７の（Ａ）と（Ｃ）は同じ送信フレームであるが、その都度ＣＰＵから送信データを転送し、送信フレームを生成している。
【００２０】
また、送信フレームと送信フレームの間でしか送信データの転送を行うことができないという課題もあった。ＤＭＡ(Direct Memory Access)機能がないＣＰＵを使用すると、データ転送中は、ＣＰＵは転送処理に占有される。データ転送中に優先度の高い割り込みが入ると、ＣＰＵはこの割り込み処理に占有され、データ転送を行うことができない。そのため、規定時間内に送信を行うことができず、通信が中断してしまうという課題もあった。
【００２１】
図８の通信制御装置は転送データ毎に使用する共有メモリを分けることにより、転送効率を上げることはできる。しかし、共有メモリやマルチプレクサが複数個必要になり、構成が複雑になってしまうという課題があった。
【００２２】
従って本発明の目的は、構成が簡単で、かつ転送効率を高くすることができる通信制御装置を提供することにある。
【課題を解決するための手段】
【００２３】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
送信データが格納されるデータメモリと、
前記送信データが格納されている位置に関連するセグメント定義情報が格納されるセグメントメモリと、
前記セグメントメモリに格納されたセグメント定義情報を特定する符号が格納されるセグメント符号レジスタと、
送信トリガが入力されると、前記セグメント符号レジスタに格納されているセグメント符号が指定するセグメント定義情報に基づいて、前記データメモリに格納された送信データを読み込み、この送信データに制御コードを付加して送信フレームを生成する制御コード付加部と、
を具備したものである。同じ送信フレームの送信データを転送しないので、転送効率を向上させることができる。
【００２４】
請求項２記載の発明は、請求項１記載の発明において、
送信データが入力され、この送信データを前記データメモリに格納すると共に、セグメント定義情報を生成して、このセグメント定義情報を前記セグメントメモリに格納するインターフェイス部を具備したものである。ＣＰＵの負荷を低減することができる。
【００２５】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記セグメントメモリは、前記制御コード付加部からセグメント定義情報の要求があったときに、前記セグメント符号レジスタに格納されているセグメント符号を読み出し、このセグメント符号によって特定されたセグメント定義情報を出力するようにしたものである。ＣＰＵの負荷が軽くなる。
【００２６】
請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記セグメント定義情報を、送信データが格納された先頭アドレスおよび送信データの長さで構成したものである。必要かつ十分な情報を供給できる。
【００２７】
請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記データメモリおよび／またはセグメントメモリとして、デュアルポートメモリを用いたものである。送信中にも、送信フレーム以外のデータが格納された領域に書き込みが可能になる。
【００２８】
請求項６記載の発明は、請求項１乃至請求項５いずれかに記載の発明において、
前記セグメント定義情報を特定するセグメント符号として、セグメント定義情報が格納されているアドレスを用いたものである。セグメント符号そのものでセグメント定義情報にアクセスできる。
【００２９】
請求項７記載の発明は、請求項１乃至請求項６いずれかに記載の発明において、
前記制御コード付加部が生成した送信フレームをフィールドバスに出力するようにしたものである。固定長固定内容フレームが多いファウンデーションフィールドバスに用いて好適である。
【発明の効果】
【００３０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５、６および７の発明によれば、送信データをデータメモリに格納し、この送信データの格納位置に関連するセグメント定義情報をセグメントメモリに格納し、このセグメント定義情報を特定する符号をセグメント符号レジスタに格納して、送信トリガが入力されたときに、セグメント符号レジスタに格納されたセグメント符号からセグメント定義情報を特定し、この特定したセグメント定義情報を用いて送信データを取得して、この送信データに制御コードを付加して送信フレームを生成するようにした。
【００３１】
同じ送信フレームを送信する場合に、２回目以降はデータメモリに格納された送信データを用いて送信フレームを生成するので、送信データを転送する必要がない。そのため、送信データの転送量を少なくすることができ、転送効率を向上させることができるという効果がある。
【００３２】
また、送信データを一旦データメモリに格納してから送信フレームを生成するので、必ずしも送信の直前に送信データを転送する必要はない。例えば、固定的な送信フレームはＣＰＵの初期化時にデータメモリに送信データを転送し、また送信データが確定した時点でデータメモリに転送しておき、その後必要なタイミングでデータを送信することができる。このため、ＣＰＵバスが空いているときに送信データを転送することができるので、実質的な転送効率を更に向上させることができるという効果もある。
【発明を実施するための最良の形態】
【００３３】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係る通信制御装置の一実施例を示す構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。
【００３４】
図１において、３０はインターフェイス部であり、ＣＰＵバス１１を介してＣＰＵ（図示せず）から送信データ、コマンドなどが転送される。インターフェイス部３０は送信データ、セグメント定義情報、セグメント符号、および送信トリガを出力する。
【００３５】
３１はデュアルポートメモリで構成されたデータメモリであり、その一方のポートはインターフェイス部３０に接続される。インターフェイス部３０は、ＣＰＵから送られてきた送信データをデータメモリ３１に書き込む。
【００３６】
３２はデュアルポートメモリで構成されたセグメントメモリであり、その一方のポートはインターフェイス部３０に接続される。インターフェイス部３０は、送信データがデータメモリ３１のどこに格納されているかを表すセグメント定義情報をセグメントメモリ３２に書き込む。このセグメント定義情報はインターフェイス部１０が生成してもよく、またＣＰＵから転送するようにしてもよい。
【００３７】
デュアルポートメモリは読み出し、書き込みに必要な入出力ポートを２組持つメモリであり、これらの入出力ポートから同時に読み出し、書き込みを行うことができる。従って、送信中にも、送信フレーム以外のデータが格納された領域に書き込みが可能になる。
【００３８】
３３はセグメント符号レジスタであり、セグメント定義情報を特定するセグメント符号が書き込まれる。インターフェイス部３０は、データを送信するときに、送信すべき送信データに関するセグメント定義情報を特定するセグメントの符号をセグメント符号レジスタ３３に書き込む。
【００３９】
３４は制御コード付加部であり、データメモリ３１とセグメントメモリ３２の他方のポートが接続される。また、インターフェイス部３０が出力する送信トリガを受け取る。
【００４０】
制御コード付加部３４は、送信トリガが入力されるとセグメントメモリ３２からセグメント定義情報を読み出す。そして、通信プロトコルに従って制御コードを付加しながら読み出したセグメント定義情報に基づいてデータメモリ３１から送信データを順次読み出し、エンコード前送信フレームを生成して、マンチェスタエンコーダ１５に出力する。
【００４１】
セグメントメモリ３２は、制御コード付加部３４からセグメント定義情報の読み出し要求があったときに、セグメント符号レジスタ３３に格納されたセグメント符号を参照し、このセグメント符号のセグメント定義情報を制御コード付加部３４に出力する。制御コード付加部３４は、このセグメント定義情報に基づいてデータメモリ３１から送信データを読み出す。
【００４２】
マンチェスタエンコーダ１５は、入力されたエンコード前送信フレームをマンチェスタコードに変換してエンコード後送信フレームを生成し、ＰＨＹ１６に出力する。
【００４３】
ＰＨＹ１６は、入力されたエンコード後送信フレームを物理層信号に変換して物理層送信フレームを生成し、通信バス１７に出力する。
【００４４】
次に、この実施例の動作を説明する。図２はデータメモリ３１、セグメントメモリ３２の格納形式を表した図である。
【００４５】
図２において、（Ａ）はデータメモリ３１の格納形式を表した図であり、４０はこのメモリのアドレス、４１は格納された送信データである。この図では、アドレス０００〜００３に送信データ１〜４が格納され、アドレス００８〜００９に送信データ５、６が格納されている。送信データ１〜４は送信フレームＡのデータであり、送信データ５、６は送信フレームＢのデータである。
【００４６】
（Ｂ）はセグメントメモリ３２の格納形式を表した図である。セグメント定義情報は送信データが格納されている先頭アドレスと送信データの長さで構成され、１つのフレームで送信する送信データ毎に定義される。４２はこのメモリのアドレス、４３は送信データの先頭アドレス、４４は送信データの長さである。なお、アドレス４２はセグメント符号を兼ねている。
【００４７】
この例では、アドレス０００に送信フレームＡのセグメント定義情報が、アドレス００３に送信フレームＢのセグメント定義情報が格納されている。送信フレームＡの送信データはデータメモリ３１のアドレス０００から００３に、送信フレームＢの送信データはデータメモリ３１のアドレス００８と００９に格納されていることを表している。
【００４８】
送信フレームＡを送信するときは、インターフェイス部３０はセグメント符号レジスタ３３に０００を書き込んで送信トリガを制御コード付加部３４に出力する。制御コード付加部３４は、送信トリガが入力されるとセグメントメモリ３２にセグメント定義情報を要求する。
【００４９】
セグメントメモリ３２はセグメント符号レジスタ３３からセグメント符号（＝セグメント定義情報が書かれたアドレス）を読み込み、このアドレスに格納されているセグメント定義情報を制御コード付加部３４に出力する。制御コード付加部３４は、入力されたセグメント定義情報に基づいてデータメモリ３１から送信データ１〜４を取得する。
【００５０】
送信フレームＢを送信する場合も同じである。インターフェイス部３０はセグメント符号００３をセグメント符号レジスタ３３に書き込み、送信トリガを制御コード付加部３４に出力する。セグメントメモリ３２はセグメント符号レジスタ３３に格納されたセグメント符号に基づいてセグメント定義情報を制御コード付加部３４に出力し、制御コード付加部３４はこのセグメント定義情報に基づいてデータメモリ３１から送信データ５、６を取得する。
【００５１】
図３に、インターフェイス部３０に入力されるデータ、コマンドと、制御データ付加部３４が生成する送信フレームの例を示す。図３（Ａ）は送信フレームＡを送信する場合であり、送信データ１〜４、セグメント定義情報格納コマンドＡＡがこの順にインターフェイス部３０に入力される。インターフェイス部３０は送信データ１〜４をデータメモリ３１に格納し、セグメント定義情報を生成して、このセグメント定義情報をセグメントメモリ３２のアドレス０００に格納する。
【００５２】
続いて、インターフェイス部３０にセグメント符号格納コマンドＳＡと送信トリガライトコマンドＴが入力される。インターフェイス部３０はセグメント符号レジスタ３３にセグメント符号０００を書き込み、制御コード付加部３４に送信トリガを出力する。制御コード付加部３４はセグメントメモリ３２からセグメント定義情報を読み込み、このセグメント定義情報に基づいてデータメモリ３１から送信データを読み込んで、送信データに制御コードを付加して送信フレームを生成する。
【００５３】
（Ｂ）では、インターフェイス部３０には送信データ５、６、およびセグメント定義情報格納コマンドＡＢが入力される。インターフェイス部３０は送信データ５、６をデータメモリ３１に格納し、セグメント定義情報を生成してセグメントメモリ３２のアドレス００３に格納する。送信トリガライトコマンドＴが入力されないので、この段階では送信フレームを生成しない。
【００５４】
（Ｃ）では、インターフェイス部３０にはセグメント符号格納コマンドＳＢと送信トリガライトコマンドＴのみ入力される。インターフェイス部３０はセグメント符号格納コマンドを参照してセグメント符号００３をセグメント符号レジスタ３３に格納し、制御コード付加部３４に送信トリガを出力する。（Ｂ）でデータメモリ３１およびセグメントメモリ３２には送信データ、セグメント定義情報が格納されているので、制御コード付加部３４はこれらのデータを読み出すことにより、送信フレームを生成することができる。
【００５５】
（Ｄ）では、インターフェイス部３０にはセグメント符号格納コマンドＳＡと送信トリガライトコマンドＴのみ入力される。送信データとセグメント定義情報は既に（Ａ）で格納されているので、制御コード付加部３４はこれらのデータを読み出すことにより、送信フレームを生成することができる。
【００５６】
このように、送信データとセグメント定義情報を一旦データメモリ３１、セグメントメモリ３２に格納するようにする。そのため、２回目以降は生成する送信セグメントに対応するセグメント符号格納コマンドと送信トリガライトコマンドを入力するだけで送信フレームを生成することができるので、ＣＰＵからのデータ転送効率を大幅に向上させることができる。
【００５７】
また、１つのデータメモリに複数の送信データを格納することができ、１つのセグメントメモリに複数のセグメント定義情報を格納することができる。そのため、図８従来例に比べて構成を大幅に簡略化することができる。
【００５８】
なお、この実施例ではセグメントメモリ３２がセグメント符号レジスタ３３からセグメント符号を読み出すようにしたが、制御コード付加部３４がセグメント符号レジスタ３３からセグメント符号を読み出し、このセグメント符号を用いてセグメントメモリ３２からセグメント定義情報を読み出すようにしてもよい。
【００５９】
また、この実施例ではインターフェイス部３０がセグメント定義情報を生成してセグメントメモリ３２に書き込むようにしたが、ＣＰＵがセグメント定義情報を生成し、送信データ、セグメント定義情報、セグメント符号をそれぞれデータメモリ３１、セグメントメモリ３２、セグメント符号レジスタ３３に書き込むようにしてもよい。このようにすると、インターフェイス部３０を省略することができる。
【００６０】
また、この実施例ではデータメモリ３１、セグメントメモリ３２としてデュアルポートメモリを用いたが、シングルポートメモリを用いてもよい。
【００６１】
さらに、１つのメモリを２つの区画に分割し、これらの区画をデータメモリ３１、セグメントメモリ３２として用いてもよい。このようにすると、構成をさらに簡略化することができる。
【００６２】
図４、図５に、本発明をファウンデーションフィールドバスに用いた例を示す。ファウンデーションフィールドバスはフィールドバス協会が普及推進しているオープンな国際統一フィールドバスである。１つのバスに多数の機器を接続でき、かつバスに接続された全ての機器間で双方向の高速通信が可能であるという特徴がある。
【００６３】
ファウンデーションフィールドバスは、ＲＴやＣＴのように固定長で内容も固定なフレーム、ＣＬ、ＰＴ、ＰＮ、ＰＲ、ＣＤ２、ＲＩのように固定長で一部のみ内容が変化するフレームが含まれている。ＲＴやＣＴは送信頻度が高いので、本発明をファウンデーションフィールドバスに適用すると、転送効率を向上させることができる。
【００６４】
図４にデータメモリ３１における送信データの配置例を示す。このデータメモリは１ワードの長さが８ビットで、５１２ワードの大きさを有している。
【００６５】
図４において、５０、５１はそれぞれデータメモリ３１のアドレス（１６進法で記載）、送信データである。なお、送信データ５１内における［］内は送信データの長さ（バイト数）を表している。また、送信データの意味はこの発明と直接関係がないので、説明を省略する。
【００６６】
ＲＴ(Return Token)、ＣＴ(Compel Time)はそれぞれアドレス０００、００１に格納される。この送信データは固定なので、一度だけ転送すればよい。
【００６７】
ＣＬ(Claim LAS)、ＰＴ(Pass Token)、ＰＮ(Probe Node)、ＰＲ(Probe Response)、ＣＤ２(Compel Data)、ＲＩ(Request Interval)はそれぞれアドレス００２、００４、００８、０１０、０１９、０１Ｅに格納される。これらの送信データは長さが固定であり、内容の一部のみ変化する。従って、内容が変化したときのみ一部の送信データを再転送すればよい。
【００６８】
長さと内容の両方が変化する送信データはアドレス０４０と０Ｃ０に格納される。この実施例では、送信データの長さによって格納する領域を異ならせて、使用効率の向上を図っている。
【００６９】
長さと内容が変化する送信データは、基本的には送信フレームを生成する度にデータを送信しなければならないが、内容が同じであれば前回の送信データを用いることができる。
【００７０】
図５はセグメントメモリ３２の配置図である。このメモリは１ワードの長さが１８ビットであり、１６ワードの大きさを有している。
【００７１】
図５において、６０はセグメントメモリ３２のアドレス、６１、６２はそれぞれ送信データが格納されている先頭アドレス、送信データの長さ（バイト数）である。先頭アドレス６１と長さ６２は各９ビットの幅を有している。
【００７２】
アドレス０〜７には、それぞれＲＴ、ＣＴ、ＣＬ、ＰＴ、ＰＮ、ＰＲ、ＣＤ２、ＲＩフレームのセグメント定義情報が格納されている。また、アドレス８、９には可変長／可変内容フレームのセグメント定義情報が格納されている。
【００７３】
ファウンデーションフィールドバスの通信フレームのうち、約半分は固定長／固定内容、あるいは固定長／一部可変内容のフレームである。これらのフレームの送信データは変化しない、あるいは変化する頻度が低い。従って、本発明をファウンデーションフィールドバスに適用することにより、送信データの転送量を大幅に削減することができ、転送効率の向上を図ることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施例を示す構成図である。
【図２】データメモリ、セグメントメモリのデータ配置図である。
【図３】インターフェイス部の入力データと送信フレームの関係図である。
【図４】データメモリの配置図である。
【図５】セグメントメモリの配置図である。
【図６】従来の通信制御装置の構成図である。
【図７】従来のインターフェイス部の入力データと送信フレームの関係図である。
【図８】従来の通信制御装置の構成図である。
【符号の説明】
【００７５】
１１  ＣＰＵバス
１５  マンチェスタエンコーダ
１６  ＰＨＹ
１７  通信バス
３０  インターフェイス部
３１  データメモリ
３２  セグメントメモリ
３３  セグメント符号レジスタ
３４  制御コード付加部
４０、４２、５０、６０  アドレス
４１、５１  送信データ
４３、６１  送信データ先頭アドレス
４４、６２  送信データの長さ
【図１】
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【図２】
2010147729.tif 000004
【図３】
2010147729.tif 000005
【図４】
2010147729.tif 000006
【図５】
2010147729.tif 000007
【図６】
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【図７】
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【図８】
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