(57)【要約】【課題】高速信号を符号間干渉なく信号を受信することができる信号処理回路（コンパレータ回路）を提供することを課題とする。【解決手段】入力信号から出力信号への信号伝達特性がクロック信号により変化するように入力信号を処理して出力信号を出力する入力回路（３１１１）と、クロック信号により活性化状態になった期間に入力回路の出力信号を増幅する増幅回路（３１０２）とを有する信号処理回路が提供される。【選択図】図３２
2010035186.tif 000002
【特許請求の範囲】
【請求項１】
入力信号から出力信号への信号伝達特性がクロック信号により変化するように入力信号を処理して出力信号を出力する入力回路と、
クロック信号により活性化状態になった期間に前記入力回路の出力信号を増幅する増幅回路と
を有する信号処理回路。
【請求項２】
前記入力回路は、活性化状態では入力信号から出力信号への信号伝達が行われ、非活性化状態では信号伝達が行われない請求項１記載の信号処理回路。
【請求項３】
前記入力回路は、前記増幅回路が活性化状態になるときに非活性化状態になる請求項２記載の信号処理回路。
【請求項４】
前記入力回路は、前記増幅回路が活性化状態になるときに活性化状態になる請求項２記載の信号処理回路。
【請求項５】
前記入力回路は、活性化状態になってから所定時間後に非活性化状態にするための非活性化回路を含む請求項２記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関し、特にＬＳＩチップ間の信号伝送あるいはチップ内の複数の素子や回路ブロック間での信号伝送、ボード間や匡体間の信号伝送を高速で行うことができる信号処理回路に関する。
【背景技術】
【０００２】
（第１の背景技術）
コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。例えばSRAM、DRAM、プロセッサ、スイッチ用LSIの性能向上が挙げられる。これに伴いこれらの部品あるいは要素の間の信号伝送速度を向上させていかなければ、システムの性能を向上できないという事態になっている。例を挙げると、SRAMやDRAM等のメモリとプロセッサの間の速度のギャップは大きくなる傾向になり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの大型化に伴いチップ内の素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となってきている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する要素になっている。
【０００３】
また、通信基幹向けの装置においては、処理すべき信号バンド幅が1チャネルあたり10Gb/sから40Gb/sと大きな値となっている。これらの装置には複数のチャネルから信号が出入りするため、装置内部では必然的に特定の処理チップに出入りする信号帯域が数100Gb/sにも達する。このような大容量の信号を伝えるため、これらの装置内では信号線あたり数Gb/sから数10Gb/sの信号伝送速度が必要となる。
【０００４】
このような高速の信号を送受信する場合の大きな技術課題として、高速の信号を受信してより低速の並列信号に変換するための受信回路（demultiplexを行うのでデマルチプレクサと称される場合も多い）の設計があげられる。例えば40Gb/sという高速の信号を並列信号に変換するためには、高速のコンパレータを非常に短い時間間隔で動作させて信号を受信・判定する必要がある。
【０００５】
現在、数Gb/sから10Gb/sの速度に対する受信回路はCMOS回路技術を使って実現されている。より高速の領域では化合物半導体やSiGe混晶半導体素子を使うのが一般的であるが、コスト、及び大規模集積回路との集積化可能性から、CMOS回路で実現することが望まれている。
【０００６】
図４２は、従来技術によるデマルチプレクサの構成を示す。デマルチプレクサ回路４２０１、４２０２及び４２０３は、同じ構成を有し、１ビットの入力シリアル信号を２ビットのパラレル信号に変換する。入力信号は、マスタラッチ４２１１、スレーブラッチ４２１２及びマスタラッチ４２１３を介して第１の出力信号として出力され、マスタラッチ４２１４及びスレーブラッチ４２１５を介して第２の出力信号として出力される。ラッチ４２１１，４２１３，４２１５は、クロック信号の立ち上がりに同期してラッチする。ラッチ４２１２，４２１４は、クロック信号の立ち下がりに同期してラッチする。ラッチ４１１１〜４２１５の構成の詳細は、後に図４３を参照しながら説明する。
【０００７】
分周器４２０４は、１０ＧＨｚのクロック信号ＣＬＫ＿ＩＮを基に、５ＧＨｚのクロック信号ＣＬＫ１及び２．５ＧＨｚのクロック信号ＣＬＫ２，ＣＬＫ＿ＯＵＴを生成する。１０ＧＨｚのクロック信号ＣＬＫ＿ＩＮは、フリップフロップ４２３１のクロック端子に入力される。フリップフロップ４２３１の出力端子及び入力端子間にインバータ４２３２が接続される。フリップフロップ４２３１は、５ＧＨｚのクロック信号ＣＬＫ１を出力する。５ＧＨｚのクロック信号ＣＬＫ１は、フリップフロップ４２４１のクロック端子に入力される。フリップフロップ４２４１の出力端子及び入力端子間にインバータ４２４２が接続される。フリップフロップ４２４１は、２．５ＧＨｚのクロック信号ＣＬＫ２，ＣＬＫ＿ＯＵＴを出力する。
【０００８】
デマルチプレクサ回路４２０１は、５ＧＨｚのクロック信号ＣＬＫ１に同期して、１０Ｇｂ／ｓ（ビット／秒）の入力信号ＤＡＴＡ＿ＩＮを入力し、２ビットの出力信号Ｄ１０及びＤ１１を出力する。例えば、出力信号Ｄ１０は偶数番目、出力信号Ｄ１１は奇数番目のデータを含む。
【０００９】
デマルチプレクサ回路４２０２は、２．５ＧＨｚのクロック信号ＣＬＫ２に同期して、入力信号Ｄ１０を入力し、２ビットの出力信号Ｄ０及びＤ２を出力する。デマルチプレクサ回路４２０３は、２．５ＧＨｚのクロック信号ＣＬＫ２に同期して、入力信号Ｄ１１を入力し、２ビットの出力信号Ｄ１及びＤ３を出力する。すなわち、１ビットのシリアル信号ＤＡＴＡ＿ＩＮは、４ビットのパラレル信号Ｄ０，Ｄ１，Ｄ２，Ｄ３に変換される。入力信号ＤＡＴＡ＿ＩＮは、データＤ０，Ｄ１，Ｄ２，Ｄ３の順に変換される。
【００１０】
図４３は、ラッチ４２１１〜４２１５の構成を示す。このラッチは、差動ラッチ（ＣＭＬラッチ）であり、差動クロック信号ｃｌｋ及びｃｌｋｘに同期して、差動入力信号ｉｎ及びｉｎｘをラッチし、差動出力信号ｏｕｔ及びｏｕｔｘを出力する。
【００１１】
以下、ＭＯＳ電界効果トランジスタ（ＦＥＴ）を単にトランジスタという。ｐチャネルトランジスタ４３０１ｂは、ゲートがグランドに接続され、ソースが電源電位（正電位）に接続され、ドレインが出力信号ｏｕｔの線に接続される。トランジスタ４３０１ａは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインが出力信号ｏｕｔｘの線に接続される。ｎチャネルトランジスタ４３０２ｂは、ゲートが入力信号ｉｎｘの線に接続され、ドレインが出力信号ｏｕｔの線に接続され、ソースがｎチャネルトランジスタ４３０３のドレインに接続される。ｎチャネルトランジスタ４３０２ａは、ゲートが入力信号ｉｎの線に接続され、ドレインが出力信号ｏｕｔｘの線に接続され、ソースがｎチャネルトランジスタ４３０３のドレインに接続される。ｎチャネルトランジスタ４３０３は、ゲートがクロック信号ｃｌｋの線に接続され、ソースがｎチャネルトランジスタ４３０６のドレインに接続される。ｎチャネルトランジスタ４３０６は、ゲートが電圧ｖｂｎの線に接続され、ソースがグランドに接続される。
【００１２】
ｎチャネルトランジスタ４３０４ａは、ゲートが出力信号ｏｕｔｘの線に接続され、ドレインが出力信号ｏｕｔの線に接続され、ソースがｎチャネルトランジスタ４３０５のドレインに接続される。ｎチャネルトランジスタ４３０４ｂは、ゲートが出力信号ｏｕｔの線に接続され、ドレインが出力信号ｏｕｔｘの線に接続され、ソースがｎチャネルトランジスタ４３０５のドレインに接続される。ｎチャネルトランジスタ４３０５は、ゲートがクロック信号ｃｌｋｘの線に接続され、ソースがトランジスタ４３０６のドレインに接続される。
【００１３】
クロック信号ｃｌｋが高レベルのときには、入力信号ｉｎ，ｉｎｘが同じ論理で出力信号ｏｕｔ，ｏｕｔｘとして出力され、トランジスタ４３０４ａ，４３０４ｂの回路に記憶される。クロック信号ｃｌｋが低レベル（クロック信号ｃｌｋが高レベル）のときには、トランジスタ４３０４ａ，４３０４ｂの回路の記憶内容が維持されて、出力信号ｏｕｔ，ｏｕｔｘとして出力される。
【００１４】
一般的にCMOSで用いられている受信回路（デマルチプレクサ）は図４２に示すように高ゲイン増幅回路の後段に差動ラッチ（CML latch）を用いたtree型デマルチプレクサを配置することで実現される。Tree型デマルチプレクサでは初段のラッチが受信したい波形のBaud rateと同じ最高周波数で動作し、次段以降が最高周波数の1/2、1/4、1/8・・・で動作する。
【００１５】
従来技術のデマルチプレクサでは初段のラッチが受信信号のBaud rate（40Gb/sの信号なら40GHz）のトグル周波数で動作する必要がある。しかしながら、現在のCMOS技術では40GHzのくり返し周波数で動作するラッチを作ることは非常に困難である。それは回路動作の上限周波数がトランジスタの本質的な速度限界により決まっているからである。
【００１６】
これを解決する方法として、個々のラッチの繰り返し動作の周波数（繰り返し周波数あるいはトグル周波数）は回路の動く範囲の周波数に抑え、足りない分を多相のクロックを使って補うことが一般に行われる。例えば２相のクロック（つまり差動のクロック）を使ってそれぞれのクロックでラッチを動作させる。トグル周波数をf、相の数をnとするとnfの実効周波数でデータを判定することができる。
【００１７】
しかしながら、多相クロックを使って正しくデータ判定を行うためには、多相のクロックを位相間の時間関係を正確に保って発生させる技術が必要である。さらにはこの時間関係を保ってクロック分配を行う必要もある。つまり、周波数が1/nになっているかわりに正確な位相差のクロックを取り扱う技術が必要となる。
【００１８】
これは、高い周波数を扱うのと同程度に難しい技術である。なぜなら、位相間の時間差に含まれる誤差は、多位相クロックの発生に使われる遅延回路、クロック分配に用いる増幅回路などの要素回路の遅延の誤差で与えられ、これらの遅延はやはり使用されるトランジスタの遅延に比例した量になるからである。
【００１９】
多位相のクロックを発生する技術的困難さに加えて、多位相クロックを使用した受信回路には他の問題がある。それは入力に接続されるラッチやコンパレータの数がn倍になることである。ラッチ等の数がn倍となると入力容量がn倍になり信号の帯域が制限される。クロック配線の総容量もn倍となりクロック分配系の消費電力が増加する。
【００２０】
（第２の背景技術）
高速の信号を送受信する場合の大きな技術課題として、信号の受信のための高速コンパレータの設計が上げられる。このような高周波数の領域では信号線を伝わる信号振幅は小さな値となる。その小さな信号を論理回路で処理できるようなロジック振幅まで増幅するために、感度が高く、高速で動作するコンパレータ回路が必要となる。
【００２１】
現在、数Gb/sから10Gb/sの速度はCMOS回路技術を使って実現されている。より高速の領域では化合物半導体やSiGe混晶半導体素子を使うのが一般的であるが、コスト、及び大規模集積回路との集積化可能性から、CMOS回路で実現することが望まれている。
【００２２】
図４４は、一般的なCMOSで用いられているコンパレータ回路として、StrongARM latchと呼ばれる回路（及びその派生回路）を示す。このコンパレータ回路は、クロック信号ｃｌｋに同期して、差動入力信号ｉｎ及びｉｎｘを入力し、差動出力信号ｏｕｔ及びｏｕｔｘを出力する。
【００２３】
ｐチャネルトランジスタ４４０１ｂは、ゲートがクロック信号ｃｌｋの線に接続され、ソースが電源電位に接続され、ドレインが信号ｉｍの線に接続される。ｐチャネルトランジスタ４４０２ｂは、ゲートが信号ｉｍｘの線に接続され、ソースが電源電位に接続され、ドレインが信号ｉｍの線に接続される。ｐチャネルトランジスタ４４０１ａは、ゲートがクロック信号ｃｌｋの線に接続され、ソースが電源電位に接続され、ドレインが信号ｉｍｘの線に接続される。ｐチャネルトランジスタ４４０２ａは、ゲートが信号ｉｍの線に接続され、ソースが電源電位に接続され、ドレインが信号ｉｍｘの線に接続される。
【００２４】
ｎチャネルトランジスタ４４０３ｂは、ゲートが信号ｉｍｘの線に接続され、ドレインが信号ｉｍの線に接続され、ソースがｎチャネルトランジスタ４４０４ｂのドレインに接続される。ｎチャネルトランジスタ４４０３ａは、ゲートが信号ｉｍの線に接続され、ドレインが信号ｉｍｘの線に接続され、ソースがｎチャネルトランジスタ４４０４ａのドレインに接続される。ｎチャネルトランジスタ４４０４ｂは、ゲートが入力信号ｉｎｘの線に接続され、ソースがｎチャネルトランジスタ４４０５のドレインに接続される。ｎチャネルトランジスタ４４０４ａは、ゲートが入力信号ｉｎの線に接続され、ソースがｎチャネルトランジスタ４４０５のドレインに接続される。トランジスタ４４０５は、ゲートがクロック信号ｃｌｋの線に接続され、ソースがグランドに接続される。
【００２５】
否定論理積（ＮＡＮＤ）回路４４０６は、信号ｉｍｘ及び出力信号ｏｕｔｘのＮＡＮＤを演算し、出力信号ｏｕｔを出力する。ＮＡＮＤ回路４４０７は、信号ｉｍ及び出力信号ｏｕｔのＮＡＮＤを演算し、出力信号ｏｕｔｘを出力する。
【００２６】
この回路は、クロック信号ｃｌｋが立ち上がると正帰還による再生（regeneration）作用により信号が増幅される。入力の回路は、クロック信号ｃｌｋが低レベルの期間はｐチャネルトランジスタ４４０１ａ，４４０１ｂのプリチャージ素子によりリセット（プリチャージ）される。このプリチャージ期間に出力信号ｏｕｔ，ｏｕｔｘを保持するためCMOSのＮＡＮＤゲート４４０６，４４０７をクロスカップル（交差結合）したR-Sフリップフロップが使用されている。クロック信号ｃｌｋが低レベルのとき、信号ｉｍ及びｉｍｘは高レベルとなり、Ｒ−Ｓフリップフロップは前の状態を維持して出力する。
【００２７】
StrongARM latchは、クロックを用いるコンパレータとして使用することができ、CMOS回路としては高速で一段でフル振幅のCMOSレベルの信号が得られる特徴がある。しかし、動作をくり返す周波数を5GHz以上に上げようとするのは非常に困難であった。
【００２８】
その理由は、StrongARMがｎチャネルトランジスタとｐチャネルトランジスタを用いたpush-pull型回路でregenerationの動作を行うため、リセット状態からｎチャネルトランジスタ及びｐチャネルトランジスタの両方がアクティブに動作するまでに100ps以上の時間がかかってしまうからである。このため5GHz以上のクロックではregenerationが十分に行われず、信号の増幅ができない。またリセット期間でも完全に内部状態をリセットすることができず、入力信号にかかわらず出力が過去の履歴により決まる一定の値に固定されてしまうという問題が発生する。
【００２９】
くり返しの周波数（トグル周波数）が上げられないという問題の他にもう一つの重要な問題がある。それはregenerationのスピードが遅いため高速の入力データを受信する際に内部で符号間干渉が生じてしまうことである。正帰還をもつ増幅回路では、信号が指数関数的に増加する現象（再生）が生ずる。今、クロックにより回路がアクティブになった時間をt=0とすると、再生により信号増加は、次式で与えられる。
【００３０】
V(t) = V(0)exp[t/τ]
【００３１】
ここでτは再生回路の時定数である。この時定数はｐチャネルトランジスタとｎチャネルトランジスタのカットオフ周波数で決まり、30ps 前後の値である。このため例えば40Gb/sという高速信号を受信しようとするとクロックが入ったタイミングのビットの後続のビットの影響を受けて誤動作するという問題が生ずる。これは、入力に対する実効的なサンプリングapertureの幅が再生の時定数で決まるためである。
【００３２】
また、下記の特許文献１にはデマルチプレクサが記載され、特許文献２にはパルス同期回路が記載されている。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開昭５９−５２９１４号公報
【特許文献２】特開昭５８−３６０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００３４】
本発明の目的は、高速信号を符号間干渉なく信号を受信することができる信号処理回路（コンパレータ回路）を提供することである。
【課題を解決するための手段】
【００３５】
本発明の一観点によれば、入力信号から出力信号への信号伝達特性がクロック信号により変化するように入力信号を処理して出力信号を出力する入力回路と、クロック信号により活性化状態になった期間に入力回路の出力信号を増幅する増幅回路とを有する信号処理回路が提供される。
【発明の効果】
【００３６】
入力回路及び増幅回路の２つのステージに分けることにより、小さなアパーチャ時間と大きな増幅度を実現することができ、高速信号を符号間干渉なく信号を受信する回路が実現できる。
【図面の簡単な説明】
【００３７】
【図１】図１（Ａ）及び（Ｂ）は本発明の第１〜第１１の実施形態によるデマルチプレクサ（信号処理回路）の原理構成例を示す回路図である。
【図２】図１（Ａ）の回路の動作を説明するためのタイミング図である。
【図３】本発明の第１の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図４】本発明の第２の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図５】本発明の第３の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図６】図６（Ａ）は負性抵抗素子の構成例を示す回路図、図６（Ｂ）は移相回路の構成例を示す回路図である。
【図７】移相回路の構成例を示す回路図である。
【図８】本発明の第４の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図９】図８の回路の動作を説明するためのタイミング図である。
【図１０】本発明の第５の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図１１】本発明の第６の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図１２】図１１の回路の動作を説明するためのタイミング図である。
【図１３】本発明の第７の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図１４】本発明の第８の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図１５】図１４の回路の動作を説明するためのタイミング図である。
【図１６】本発明の第９の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図１７】本発明の第９の実施形態によるデマルチプレクサの変形例の構成を示す回路図である。
【図１８】図１７の回路の動作を説明するためのタイミング図である。
【図１９】本発明の第１０の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図２０】図１９の回路をより具体的に示した回路図である。
【図２１】図２０のＣＤＲのより具体的な回路を示す回路図である。
【図２２】図２１のエッジジェネレータの構成例を示す回路図である。
【図２３】図２１のＴａｌｌｙ＆Ｖｏｔｅ回路の構成例を示す回路図である。
【図２４】図２３のＴａｌｌｙコンパレータの構成例を示す回路図である。
【図２５】図２１のアップ／ダウンジェネレータの構成例を示す回路図である。
【図２６】図２１のアップ／ダウンカウンタの構成例を示す回路図である。
【図２７】図２７（Ａ）は図２１のセレクタコントローラの構成例を示す回路図、図２７（Ｂ）は図２１のセレクタの構成例を示す回路図である。
【図２８】図２１のチャージポンプの構成例を示す回路図である。
【図２９】正しい周波数の復元クロックを生成するための回路の回路図である。
【図３０】本発明の第１１の実施形態によるデマルチプレクサの構成例を示す回路図である。
【図３１】図３１（Ａ）及び（Ｂ）は本発明の第１２〜第２０の実施形態によるコンパレータ回路（信号処理回路）の原理構成例を示す図である。
【図３２】本発明の第１２の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図３３】本発明の第１３の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図３４】本発明の第１４の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図３５】本発明の第１５の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図３６】本発明の第１５の実施形態の変形例の構成を示す回路図である。
【図３７】本発明の第１６の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図３８】本発明の第１７の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図３９】本発明の第１８の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図４０】本発明の第１９の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図４１】本発明の第２０の実施形態によるコンパレータ回路の構成例を示す回路図である。
【図４２】従来技術によるデマルチプレクサの構成を示すブロック図である。
【図４３】ラッチの構成を示す回路図である。
【図４４】コンパレータ回路の回路図である。
【発明を実施するための形態】
【００３８】
（第１〜第１１の実施形態の原理）
図１（Ａ）は、本発明の第１〜第１１の実施形態によるデマルチプレクサ（信号処理回路）の原理構成例を示し、図２はその動作を説明するためのタイミングダイアグラムを示す。
【００３９】
高速の入力信号Ｄａｔａは、複数タップを有する遅延線１０１を伝播することにより遅延される。入力信号Ｄａｔａがデータ遅延線１０１の一端より入力され他端が該遅延線１０１の特性インピーダンス１０２で終端される。遅延線１０１は、図１（Ｂ）に示すようにインダクタＬ及び容量Ｃ，Ｃｉｎを含み、各タップ間はインダクタＬ及び容量Ｃｉｎ，Ｃで表される。この遅延線の特性インピーダンスＺ＝√（Ｌ／（Ｃ＋Ｃｉｎ））である。
【００４０】
クロック信号Ｃｌｏｃｋは、複数タップを有するクロック遅延線１０１を伝播することにより遅延される。クロック信号Ｃｌｏｃｋが遅延線１０１の一端より入力され他端が該遅延線１０１の特性インピーダンス１０２で終端される。遅延線１０１は、図１（Ｂ）に示すようにインダクタＬ及び容量Ｃ，Ｃｉｎを含み、各タップ間はインダクタＬ及び容量Ｃｉｎ，Ｃで表される。この遅延線の特性インピーダンスＺ＝√（Ｌ／（Ｃ＋Ｃｉｎ））である。
【００４１】
複数のラッチ１０３は、各々のデータ入力線が入力信号Ｄａｔａの遅延線１０１のタップに接続され、各々のクロック入力線がクロック信号Ｃｌｏｃｋの遅延線１０１のタップに接続される。複数のラッチ１０３に対して、入力信号Ｄａｔａが遅延線１０１を伝播する方向とクロック信号Ｃｌｏｃｋが遅延線１０１を伝播する方向とが異なる。その結果、ラッチ１０３毎に入力信号Ｄａｔａの遅延線による入力信号遅延時間とクロック信号Ｃｌｏｃｋの遅延線によるクロック信号遅延時間との差が異なる値を持つことになる。
【００４２】
入力差動信号Ｄａｔａは、例えば１ビットに相当する時間（１ＵＩ）が２５ｐｓである。信号Ｄ０〜Ｄ５は、それぞれ入力信号Ｄａｔａが時間ｔｄ（（２／１５）ＵＩ）ずつ遅延された各タップの信号である。クロック信号Ｃ０〜Ｃ５は、それぞれクロック信号Ｃｌｏｃｋが時間ｔｃ（（１／５）ＵＩ）ずつ遅延された各タップの信号である。
【００４３】
第１のラッチ１０３は、クロック信号Ｃ０に同期して、入力信号Ｄ５をラッチして出力信号ｏｕｔ０を出力する。第２のラッチ１０３は、クロック信号Ｃ１に同期して、入力信号Ｄ４をラッチして出力信号ｏｕｔ１を出力する。第３のラッチ１０３は、クロック信号Ｃ２に同期して、入力信号Ｄ３をラッチして出力信号ｏｕｔ２を出力する。第４のラッチ１０３は、クロック信号Ｃ３に同期して、入力信号Ｄ２をラッチして出力信号ｏｕｔ３を出力する。第５のラッチ１０３は、クロック信号Ｃ４に同期して、入力信号Ｄ１をラッチして出力信号ｏｕｔ４を出力する。第６のラッチ１０３は、クロック信号Ｃ５に同期して、入力信号Ｄ０をラッチして出力信号ｏｕｔ５を出力する。
【００４４】
１ビットの入力信号Ｄａｔａは、６ビットのパラレル信号ｏｕｔ０〜ｏｕｔ５に変換される。入力信号Ｄａｔａの１ＵＩ内に３回サンプリングする３倍オーバーサンプリングを実現している。
【００４５】
ラッチ１０３は、例えば図４２のマスタラッチ４２１４及びスレーブラッチ４２１５の接続回路で構成されるクロック制御コンパレータ（以下、クロックコンパレータという）である。本実施形態では、実効的に多位相のクロック信号を発生させるために多タップの遅延線を用いる。また多タップの遅延線を通してクロックコンパレータ１０３を駆動することにより入力容量の増加による帯域減少や消費電力増加を抑えることができる。
【００４６】
図１（Ｂ）に示すように多タップの遅延線の一端を終端し信号あるいはクロックを入力するとこれらの信号は遅延線を伝播していく。ここで遅延線はその微少区間の等価回路がインダクタＬ及び容量Ｃで表わされる伝送線路であるとする。タップ間隔が十分短い場合は、各タップに接続されている回路（クロックコンパレータの入力容量）の入力容量Ｃｉｎは容量Ｃ に組み入れて実効容量Ｃｅｆｆとして考えることができる。線路の一端から入力された信号（あるいはクロック）はこの遅延線を伝播し終端で整合インピーダンスに吸収される。信号入力端から見た線路は長さによらず終端抵抗（整合インピーダンス）に等しい。つまり遅延線は正確な時間差を発生させる仕掛けであると同時に、多数の素子を駆動しても帯域の減少や消費電力の増大をまねかないという特徴がある。
【００４７】
図１（Ａ）に示すように多数のクロックコンパレータ１０３のデータ入力端子及びクロック入力が多タップ遅延線で駆動される場合を考える。この場合、実効的なサンプリング間隔はデータ遅延線の遅延とクロック遅延線の遅延の差がコンパレータごとにどう変わっていくかで決定される。この図の場合はデータとクロックの走る方向が逆であるためデータ遅延線のタップ遅延間隔ｔｄとクロック遅延線のタップ間遅延間隔ｔｃの和ｔｄ＋ｔｃが実効的なサンプリング間隔となる。
【００４８】
各クロックコンパレータ１０３に供給される入力信号の遅延時間とクロック信号の遅延時間とが異なるので、サンプリングが可能になる。１ＵＩ内に３回以上サンプリングするオーバーサンプリングが好ましい。
【００４９】
本実施形態により、正確なサンプリング間隔の多位相クロックの発生、及びこれらのクロックによる多数のクロックコンパレータ１０３の低電力駆動が可能になり、また複数のクロックコンパレータ１０３による入力容量の増加による入力帯域の低減を防ぐことができるため、高速の信号受信回路（デマルチプレクサ）が実現される。
【００５０】
（第１の実施形態）
図３は、本発明の第１の実施形態によるデマルチプレクサの構成例を示す。本実施形態が図１（Ａ）と異なる点を説明する。本実施形態は、１ビットのシリアル信号Ｄａｔａを８ビットのパラレル信号ｏｕｔ０〜ｏｕｔ７に変換することができる。クロック信号Ｃｌｏｃｋは、ＤＬＬ（Delay Locked Loop）により遅延させる。クロック信号Ｃｌｏｃｋは、複数のバッファ３０１を介して抵抗１０２により終端される。各バッファ３０１間のタップは、各クロックコンパレータ１０３のクロック端子に接続される。位相検出器３０２は、入力クロック信号Ｃｌｏｃｋと最終段のバッファ３０１の出力クロック信号との位相差を検出する。チャージポンプ３０３は、その位相差に応じた制御電圧Ｖｃを各バッファ３０１に出力する。各バッファ３０１は、制御電圧Ｖｃに応じて遅延時間が調整される。このＤＬＬにより、クロック信号Ｃｌｏｃｋの遅延時間を調整することができる。
【００５１】
データ遅延線及びクロック遅延線はそれぞれ８つのタップをもつ。データ遅延線の８つのタップはクロックコンパレータのデータ入力端子に接続され、クロック遅延線の８つのタップはクロックコンパレータのクロック入力端子に接続される。本実施形態では入力信号Ｄａｔａは１０Ｇｂ／ｓである。
【００５２】
本実施形態ではデータ遅延線は、ＬＣ遅延ユニットを用いた遅延線で構成されている。これに対しクロック遅延線はＤＬＬを用いている能動遅延線である。クロック周波数は２．５ＧＨｚ、クロック遅延線は全体の遅延が１０Ｇｂ／ｓの２ＵＩ分つまり２００ｐｓである。クロック遅延線１段あたりの遅延は２５ｐｓで全体が８個の遅延ステージからなっている。ＬＣ遅延ユニットの遅延は１タップあたり２５ｐｓである。
【００５３】
本実施形態によると１０Ｇｂ／ｓのデータのbit cellの中央と境界でサンプリングを行う２倍オーバーサンプリングが２．５ＧＨｚのクロックを用いて実現される。本実施形態では８個のクロックコンパレータをデータ線から駆動するが、線路を通して駆動しているため、入力容量の増加による帯域の低下がなく高速の動作が可能になる。
【００５４】
（第２の実施形態）
図４は、本発明の第２の実施形態によるデマルチプレクサの構成例を示す。本実施形態が図１（Ａ）と異なる点は、１ビットのシリアル信号Ｄａｔａを８ビットのパラレル信号ｏｕｔ０〜ｏｕｔ７に変換することができる点である。
【００５５】
本実施形態と第１の実施形態で異なるのは、クロック遅延線もＬＣディスクリート線路で構成されていることである。この実施形態の場合、データは４０Ｇｂ／ｓ、クロック周波数は１０ＧＨｚである。クロックは多タップ遅延線の一端から注入され、他端で整合終端されている。タップ数は第１の実施形態と同じくデータ及びクロック各遅延線につき８である。本実施形態はクロックドライバ（ＶＣＯ）が線路の特性インピーダンスを駆動する必要があるものの、タップ間の遅延を非常に小さくすることが容易であるため、４０Ｇｂ／ｓという高速信号の受信が可能になる。
【００５６】
（第３の実施形態）
図５は、本発明の第３の実施形態によるデマルチプレクサの構成例を示す。本実施形態は、クロック信号Ｃ０〜Ｃ７の遅延線がリング状に接続されている。４個の負性抵抗素子５０１は、それぞれ、クロック信号Ｃ０及びＣ４間、クロック信号Ｃ１及びＣ５間、クロック信号Ｃ２及びＣ６間、クロック信号Ｃ３及びＣ７間に接続される。
【００５７】
図６（Ａ）は、負性抵抗素子５０１の構成例を示す。負性抵抗素子５０１は、互いに逆相のクロック信号６０１ａ及び６０１ｂを生成することができる。ｐチャネルトランジスタ６０２ａは、ゲートがクロック信号６０１ｂの線に接続され、ソースが電源電位に接続され、ドレインがクロック信号６０１ａの線に接続される。ｐチャネルトランジスタ６０２ｂは、ゲートがクロック信号６０１ａの線に接続され、ソースが電源電位に接続され、ドレインがクロック信号６０１ｂの線に接続される。ｎチャネルトランジスタ６０３ａはゲートがクロック信号６０１ｂの線に接続され、ドレインがクロック信号６０１ａの線に接続され、ソースがｎチャネルトランジスタ６０４ａのドレインに接続される。ｎチャネルトランジスタ６０３ｂはゲートがクロック信号６０１ａの線に接続され、ドレインがクロック信号６０１ｂの線に接続され、ソースがｎチャネルトランジスタ６０４ｂのドレインに接続される。ｎチャネルトランジスタ６０４ａ及び６０４ｂは、ゲートが電圧Ｖｂｎの線に接続され、ソースがグランドに接続される。
【００５８】
図６（Ｂ）は、移相回路の構成例を示す。移相回路は、図５のクロック信号Ｃ０〜Ｃ７の線に接続され、位相回転方向（クロック信号の伝播方向）を決める。ｎチャネルトランジスタ６１１は、ゲートがクロック信号Ｃ０の線に接続され、ドレインがクロック信号Ｃ１の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１２は、ゲートがクロック信号Ｃ１の線に接続され、ドレインがクロック信号Ｃ２の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１３は、ゲートがクロック信号Ｃ２の線に接続され、ドレインがクロック信号Ｃ３の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１４は、ゲートがクロック信号Ｃ３の線に接続され、ドレインがクロック信号Ｃ４の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１５は、ゲートがクロック信号Ｃ４の線に接続され、ドレインがクロック信号Ｃ５の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１６は、ゲートがクロック信号Ｃ５の線に接続され、ドレインがクロック信号Ｃ６の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１７は、ゲートがクロック信号Ｃ６の線に接続され、ドレインがクロック信号Ｃ７の線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ６１８は、ゲートがクロック信号Ｃ７の線に接続され、ドレインがクロック信号Ｃ０の線に接続され、ソースがグランドに接続される。クロック信号Ｃ０からＣ７に向かって、順に遅延していくことになる。
【００５９】
図７は、移相回路の他の構成例を示す。ｎチャネルトランジスタ７０１ａは、ゲートがクロック信号Ｃ７の線に接続され、ドレインがクロック信号Ｃ５の線に接続され、ソースがｎチャネルトランジスタ７０５のドレインに接続される。ｎチャネルトランジスタ７０１ｂは、ゲートがクロック信号Ｃ３の線に接続され、ドレインがクロック信号Ｃ１の線に接続され、ソースがｎチャネルトランジスタ７０５のドレインに接続される。ｎチャネルトランジスタ７０２ａは、ゲートがクロック信号Ｃ６の線に接続され、ドレインがクロック信号Ｃ４の線に接続され、ソースがｎチャネルトランジスタ７０６のドレインに接続される。ｎチャネルトランジスタ７０２ｂは、ゲートがクロック信号Ｃ２の線に接続され、ドレインがクロック信号Ｃ０の線に接続され、ソースがｎチャネルトランジスタ７０６のドレインに接続される。ｎチャネルトランジスタ７０３ａは、ゲートがクロック信号Ｃ５の線に接続され、ドレインがクロック信号Ｃ３の線に接続され、ソースがｎチャネルトランジスタ７０７のドレインに接続される。ｎチャネルトランジスタ７０３ｂは、ゲートがクロック信号Ｃ１の線に接続され、ドレインがクロック信号Ｃ７の線に接続され、ソースがｎチャネルトランジスタ７０７のドレインに接続される。ｎチャネルトランジスタ７０４ａは、ゲートがクロック信号Ｃ４の線に接続され、ドレインがクロック信号Ｃ２の線に接続され、ソースがｎチャネルトランジスタ７０８のドレインに接続される。ｎチャネルトランジスタ７０４ｂは、ゲートがクロック信号Ｃ０の線に接続され、ドレインがクロック信号Ｃ６の線に接続され、ソースがｎチャネルトランジスタ７０８のドレインに接続される。トランジスタ７０５〜７０８は、ドレインが所定電圧に接続され、ソースがグランドに接続される。
【００６０】
本実施形態も第２の実施形態と同様にデータとクロックの遅延線はどちらもＬＣディスクリート遅延線で構成されている。第２の実施形態と異なるのはクロックが遅延線の端から注入されて最後に終端されるという形になっていないことである。この実施形態の場合、遅延線はリング状に接続され、このリングの中をクロックが一方向に伝播する。遅延線によるクロックの減衰を補償するため正帰還を用いた負性抵抗素子５０１が遅延段ごとに挿入されている。クロックが一方向に伝播することを保証するため、サイズの小さなｎチャネルトランジスタの差動対素子（図７）が付加されている。本実施形態はクロックバッファ３０１（図３）の電力が終端抵抗１０２で消費されないため、クロックバッファ３０１の消費電力を大幅に減らすことができるという利点がある。
【００６１】
（第４の実施形態）
図８は、本発明の第４の実施形態によるデマルチプレクサの構成例を示し、図９は、その動作を説明するためのタイミングダイアグラムを示す。本実施形態では、入力信号Ｄａｔａ及びクロック信号Ｃｌｏｃｋの遅延線の遅延時間が不均一である。入力信号Ｄ１及びＤ２間の遅延時間が０．１ＵＩ、入力信号Ｄ２及びＤ３間の遅延時間が０．１ＵＩ、入力信号Ｄ３及びＤ４間の遅延時間が０．１５ＵＩ、入力信号Ｄ４及びＤ５間の遅延時間が０．１５ＵＩである。クロック信号Ｃ２及びＣ３間の遅延時間が０．１５ＵＩ、クロック信号Ｃ３及びＣ４間の遅延時間が０．１５ＵＩ、クロック信号Ｃ４及びＣ５間の遅延時間が０．１ＵＩ、クロック信号Ｃ５及びＣ６間の遅延時間が０．１ＵＩである。１ＵＩは２５ｐｓである。
【００６２】
本実施形態ではデータは４０Ｇｂ／ｓでクロックが１０ＧＨｚである。１ＵＩ当たりのコンパレータの数は４個である。そのうち３個がデータeyeの中央でデータをサンプリングし、１個がeyeの境界をサンプリングするのに使われる。
【００６３】
本実施形態では、データをサンプリングするコンパレータが３個あるため、例えクロックのジッター（jitter）が大きくデータサンプリングのタイミングが大きくずれたとしても３個のコンパレータの出力の多数決を取ることで正しいデータが受信できるという利点がある。
【００６４】
（第５の実施形態）
図１０は、本発明の第５の実施形態によるデマルチプレクサの構成例を示す。本実施形態では、データ遅延線のタップ遅延は４０Ｇｂ／ｓの（１／６）ＵＩ、クロック遅延線のタップ間遅延も（１／６）ＵＩに選ばれている。タップ数はそれぞれ１２個あり、コンパレータ１０３の数も１２である。
【００６５】
本実施形態では１ＵＩに３個のサンプリング、つまり３倍オーバーサンプリング（図２参照）が行われる。サンプリングを行って得られた判定結果を論理回路で処理することで正しいデータが得られる。１ＵＩ内のサンプリング数を多くするほど、正しいデータを得易い利点を有するが、その反面、回路が複雑になるという欠点がある。３倍オーバーサンプリングは、両者のバランスがとれたものである。
【００６６】
（第６の実施形態）
図１１は、本発明の第６の実施形態によるデマルチプレクサの構成例を示し、図１２は、その動作を説明するためのタイミングダイアグラムを示す。本実施形態は、複数のクロックコンパレータ１０３に対して、データ遅延線を入力信号Ｄａｔａが伝播する方向とクロック遅延線をクロック信号Ｃｌｏｃｋが伝播する方向とが同じである。データ遅延線の各タップ間の遅延時間は（１／３）ＵＩであり、クロック遅延線の各タップ間の遅延時間は（２／３）ＵＩである。
【００６７】
本実施形態では、第３の実施形態と同様にクロック信号Ｃｌｏｃｋはリング状に接続されたクロック遅延線を一方向に伝播し、データはデータ遅延線の一端から他端へ一方向伝播する。本実施形態が第３の実施形態と異なっているのは、クロックの伝播する方向とデータが伝播する方向が同じになっていることである。データ遅延線は全体で４０ＧＨｚの８ＵＩ分の遅延を生じ、タップ間の遅延は（２／３）ＵＩ、タップ総数は１２である。これに対しクロックはリング全体で４ＵＩの遅延を生じ、タップ間遅延は（１／３）ＵＩ、タップ総数は１２である。
【００６８】
本実施形態では、入力信号Ｄａｔａのタップ間遅延時間とクロック信号Ｃｌｏｃｋのタップ間遅延時間との時間差により実効的なサンプリング間隔が決まるため、同一の遅延線加工精度ならばより高いタイミング精度が得られる利点がある。一方、クロックとデータが逆方向に伝播する構成の場合は、データ及びクロック遅延線の遅延量が小さくて済むという別の利点が生じている。
【００６９】
（第７の実施形態）
図１３は、本発明の第７の実施形態によるデマルチプレクサの構成例を示す。本実施形態は、第６の実施形態と同様にクロックが伝播する方向とデータが伝播する方向が同じである。入力信号Ｄａｔａのタップ間遅延時間は（２／３）ＵＩであり、クロック信号Ｃｌｏｃｋのタップ間遅延時間は（１／３）ＵＩである。データとクロックの伝播方向が等しいため、コンパレータは分布定数増幅回路と同様の動作を行い、高い帯域を得ることができる。
【００７０】
クロックコンパレータ１０３は複数のクロックコンパレータ１０３が出力を共有する構成となっている。複数（例えば３つ）のクロックコンパレータ１０３の出力を接続することにより、３つのサンプル値の平均値に対応する出力を得ることができる。このような接続により、クロックコンパレータ１０３に等価的に大きなサイズの入力トランジスタを使っていることになり、素子バラツキによるオフセット電圧が小さく高感度にできる利点が発生する。また、等価的に大きなサイズの入力素子になるにもかかわらず入力容量による帯域低下が生じない利点がある。通常、入力トランジスタが大きいと入力容量が大きくなり、高周波数特性が劣化する。本実施形態では、ＬＣ遅延線を通してクロックコンパレータ１０３の入力容量を駆動するので、特性劣化はない。
【００７１】
（第８の実施形態）
図１４は、本発明の第８の実施形態によるデマルチプレクサの構成例を示し、図１５は、その動作を説明するためのタイミングダイアグラムを示す。この実施形態は第２の実施形態を変形して得られるものであり、異なっているのはクロック信号Ｃｌｏｃｋが単相ではなく４相であることである。このためデータ遅延線の１タップに４つのクロックコンパレータが接続されている。
【００７２】
４相クロック信号Ｃ０は、クロック信号ＣＫＡ２、ＣＫＢ２、ＣＫＣ２及びＣＫＤ２を有する。４相クロック信号Ｃ１は、クロック信号Ｃ０を（１／６）ＵＩ遅延させた信号であり、クロック信号ＣＫＡ１、ＣＫＢ１、ＣＫＣ１及びＣＫＤ１を有する。４相クロック信号Ｃ２は、クロック信号Ｃ１を（１／６）ＵＩ遅延させた信号であり、クロック信号ＣＫＡ０、ＣＫＢ０、ＣＫＣ０及びＣＫＤ０を有する。１ＵＩは２５ｐｓである。
【００７３】
４個のクロックコンパレータ１４０２は、それぞれ、クロック信号ＣＫＡ２、ＣＫＢ２、ＣＫＣ２及びＣＫＤ２に同期して、同じ入力信号Ｄ２をラッチして、出力信号ＤＴＡ２、ＤＴＢ２、ＤＴＣ２及びＤＴＤ２を出力する。
【００７４】
４個のクロックコンパレータ１４０１は、それぞれ、クロック信号ＣＫＡ１、ＣＫＢ１、ＣＫＣ１及びＣＫＤ１に同期して、同じ入力信号Ｄ１をラッチして、出力信号ＤＴＡ１、ＤＴＢ１、ＤＴＣ１及びＤＴＤ１を出力する。
【００７５】
４個のクロックコンパレータ１４００は、それぞれ、クロック信号ＣＫＡ０、ＣＫＢ０、ＣＫＣ０及びＣＫＤ０に同期して、同じ入力信号Ｄ０をラッチして、出力信号ＤＴＡ０、ＤＴＢ０、ＤＴＣ０及びＤＴＤ０を出力する。
【００７６】
本実施形態は遅延線の総遅延量を小さくできる（１／４となる）ため、遅延線の減衰による信号ひずみを小さくできるという利点がある。クロック信号は、３相以上が好ましい。
【００７７】
（第９の実施形態）
図１６は、本発明の第９の実施形態によるデマルチプレクサの構成例を示す。本実施形態は、第３の実施形態と同様にリング状に接続したクロック遅延線を用いている。第３の実施形態と異なるのは、データ遅延線の総タップ数がクロック遅延線の総タップ数の１／２であり、データ遅延線の１タップにつき２つのコンパレータが接続されている点である。図１６はクロック遅延線がリング状に接続され、図１７はクロック遅延線が終端されている点が異なり、その他の点は同じである。
【００７８】
図１６では、クロック遅延線をリング状に接続し、クロック信号Ｃｌｏｃｋを０°、９０°、１８０°及び２７０°に順に遅延させる。クロックコンパレータ１０３は、クロック信号の立ち上がりでラッチするクロックコンパレータ１０３ａ及びクロック信号の立ち下がりでラッチするクロックコンパレータ１０３ｂを有する。クロックコンパレータ１０３ａは、０°のクロック信号を用いてクロック信号の立ち上がりでラッチする。クロックコンパレータ１０３ｂは、１８０°のクロック信号を用いてクロック信号の立ち下がりでラッチする。なお、９０°及び２７０°のクロック遅延線には、クロックコンパレータ１０３と同等のダミー回路１６０３を接続する。
【００７９】
図１８は、図１７の回路の動作を説明するためのタイミングダイアグラムである。図１７では、６個のクロックコンパレータ１０３ａは、それぞれ、クロック信号Ｃ０〜Ｃ５の立ち上がりに同期して、入力信号Ｄ５〜Ｄ０をラッチして、出力信号ｏｕｔ０〜ｏｕｔ５を出力する。６個のクロックコンパレータ１０３ｂは、それぞれ、クロック信号Ｃ０〜Ｃ５の立ち下がりに同期して、入力信号Ｄ５〜Ｄ０をラッチして、出力信号ｏｕｔ６〜ｏｕｔ１１を出力する。データ遅延線及びクロック遅延線のタップ間遅延時間は（１／６）ＵＩであり、１ＵＩは２５ｐｓである場合、３倍オーバーサンプリングを実現できる。
【００８０】
本実施形態は第８の実施形態と同様にデータ遅延線の総遅延量が小さくなる（この場合は１／２）ので、データ遅延線の信号歪みが小さくなるという利点がある。図１７に示したようにクロックを終端した遅延線に通して図１６と同様の回路を構成することが可能である。
【００８１】
（第１０の実施形態）
図１９は、本発明の第１０の実施形態によるデマルチプレクサの構成例であり、第１〜第９の実施形態の回路の後段に接続される回路を示す。この実施形態では、複数のクロックコンパレータ１０３の出力を処理する論理回路が設けられている。この論理回路は、１６ＵＩを３倍オーバーサンプリングして得られた１６×３＝４８個のデータを処理する。仮に、この４８のデータｄｉｎに番号を１から４８までつけたとすると、１，４，７，…の系列（系列１）、２，５，８，…の系列（系列２）、３，６，９，…の系列（系列３）がある。系列１から系列３の中でどの系列を正しいデータとして選ぶかは、これらの系列の中で直前のサンプリング値から異なる値となったデータ数（データ遷移を検出したデータ数）が一番多いものが何かに基づいて行う。例えば系列１が最もデータ遷移が多いならば系列２を、系列２のデータ遷移が最も多ければ系列３、系列３がデータ遷移数最大ならば系列１を正しいデータとして選ぶ。
【００８２】
ソータ１９０１は、データｄｉｎをソートし、データｓを出力する。フリップフロップ１９０２により５４個のデータｃを生成する。セレクタ１９０４は、コントローラ１９０３により制御され、５４個のデータから正しい１６個のデータを選択する。フリップフロップ１９０５は、クロック信号ｃｌｋｉｎに同期して、１６個のデータｄｏｕｔを出力する。
【００８３】
図２９は、正しい周波数の復元クロックを生成するための回路例を示す。コンパレータ２９０１は、例えば第１〜第９の実施形態によるデマルチプレクサに相当し、４０Ｇｂ／ｓの入力信号Ｄａｔａを３倍オーバーサンプリングし、１０Ｇｂ／ｓの３×４ビットのパラレル信号を出力する。セレクタ２９０２は、１０Ｇｂ／ｓの３×４ビットの信号を２．５Ｇｂ／ｓの３×１６ビットの信号に変換し、３系列のうちの１系列を選択し、２．５Ｇｂ／ｓの正しい１６ビットの出力信号Ｏｕｔｐｕｔを出力すると共に、入力信号Ｄａｔａに対するクロック信号の位相差を表す信号Ｅ／Ｌ（early/late）を位相インターポレータ（ＰＩ）２９０４に出力する。ＰＬＬ（phase locked loop）２９０３は、リファレンスクロック信号を基に１０ＧＨｚの４相クロック信号を生成する。位相インターポレータ２９０３は、４相クロック信号を入力し、信号Ｅ／Ｌに応じて正しい周波数の復元クロックを調整して出力する。復元クロックは、出力信号Ｏｕｔｐｕｔと共に外部に出力される。
【００８４】
すなわち、セレクタ２９０２は、どの系列が選択されたかを過去と比較し、選択された系列数が増加した場合にアップ（内部クロックの遅延が増加傾向）、系列数が減少した場合はダウン（内部クロックの遅延が減少傾向）という信号Ｅ／Ｌを生成する。この信号Ｅ／Ｌは、復元クロックを発生するための位相インターポレータ２９０４の位相制御信号を調整し、正しい周波数の復元クロックを発生するために使用される。
【００８５】
本実施形態では、オーバーサンプリングで得られたデータから正しいデータ系列を取り出すと同時に復元クロック発生回路（図２９）の周波数を調整することができるため、受信回路（デマルチプレクサ）から出力されるデータのビット幅が常に一定に保たれるという利点がある。一般のオーバーサンプリング受信回路では復元クロックは存在せず、データを生成しているクロック周波数と内部クロックの周波数差に応じて受信回路が出力するデータのビット幅が１ビット増減することがあり得る。これは目的によっては非常に使いにくい性質である。
【００８６】
図２０は、図１９の回路をより具体的に示した回路を示す。フロントエンド２００１は、例えば第９の実施形態のデマルチプレクであり、４０Ｇｂ／ｓのシリアル信号を２４ビットのパラレル信号に変換し、ＶＣＯ２００３によりクロック信号の遅延時間が調整される。
【００８７】
ＣＤＲ２００２について説明する。デマルチプレクサ２０１１は、２４ビットの信号を４８ビットの信号に変換する。４８ビットの信号は、フリップフロップ２０１２によりビットが付加され、５４ビットの信号になる。５４ビットの信号は、複数のフリップフロップによりレイテンシが調整され、セレクタ２０１４に入力される。また、５４ビットの信号は、Ｔａｌｌｙ＆Ｖｏｔｅ回路２０１５、アップ／ダウンジェネレータ２０１６及びアップ／ダウンカウンタ２０１７を介して、セレクタコントローラ２０１８及びチャージポンプコントローラ２０１９に供給される。セレクタ２０１４は、セレクタコントローラ２０１８の制御により、３系列の５４ビットの信号から１系列の２．５Ｇｂ／ｓの１６ビットの信号を選択して出力する。チャージポンプ２０２０は、チャージポンプコントローラ２０１９の制御により、制御電圧ＶｃｎｔｌをＶＣＯ２００３に出力する。ＶＣＯ２００３は、制御電圧Ｖｃｎｔｌを基にクロック信号の遅延時間を適正値に調整する。
【００８８】
図２１は、図２０のＣＤＲ２００２のより具体的な回路を示す。５４ビットの信号Ｃ［０：５３］は、信号Ｃ［２：２６］及びＣ［２７：５１］に分けられる。信号Ｃ［２：２６］は、エッジジェネレータ２１０１ａ、Ｔａｌｌｙ＆Ｖｏｔｅ回路２０１５ａ、アップ／ダウンジェネレータ２０１６ａ、及びアップ／ダウンカウンタ２０１７を介して、セレクタコントローラ２０１８ａ及びチャージポンプ２０１９に供給される。信号Ｃ［２７：５１］は、エッジジェネレータ２１０１ｂ、Ｔａｌｌｙ＆Ｖｏｔｅ回路２０１５ｂ、アップ／ダウンジェネレータ２０１６ｂ、及びアップ／ダウンカウンタ２０１７を介して、セレクタコントローラ２０１８ｂに供給される。セレクタ２０１４ａは、セレクタコントローラ２０１８ａの制御により、２７ビットの信号を８ビットの信号に変換する。セレクタ２０１４ｂは、セレクタコントローラ２０１８ｂの制御により、２７ビットの信号を８ビットの信号に変換する。セレクタ２０１４ａ及び２０１４ｂの出力が、２．５Ｇｂ／ｓの１６ビット信号になる。
【００８９】
図２２は、図２１のエッジジェネレータ２１０１ａ及び２１０１ｂの構成例を示す。複数の排他的論理和（ＥｘＯＲ）回路２２０１は、２４ビットの入力信号ｉｎ［０］〜ｉｎ［２４］を基に排他的論理和を演算し、３組の８ビット信号ｅｄｇｅ０，ｅｄｇｅ１，ｅｄｇｅ２を出力する。
【００９０】
図２３は、図２１のＴａｌｌｙ＆Ｖｏｔｅ回路２０１５ａ及び２０１５ｂの構成例を示す。まず、Ｔａｌｌｙコンパレータ回路２３０１について説明する。Ｔａｌｌｙコンパレータ２３１１〜２３１３は、２つの入力信号Ａ及びＢを入力し、出力信号Ｄを出力するとする。この場合、Ａ＋０．５＞ＢであればＤ＝１になる。Ｔａｌｌｙコンパレータ２３１１は、８ビット信号ｅｄｇｅ０、ｅｄｇｅ１を入力し、信号Ｘを出力する。Ｔａｌｌｙコンパレータ２３１２は、８ビット信号ｅｄｇｅ１、ｅｄｇｅ２を入力し、信号Ｙを出力する。Ｔａｌｌｙコンパレータ２３１３は、８ビット信号ｅｄｇｅ２、ｅｄｇｅ０を入力し、信号Ｚを出力する。
【００９１】
Ｖｏｔｉｎｇロジック回路２３０２は、信号Ｘ、Ｙ及びＺを入力し、下記の論理に従い、信号Ｒ、Ｓ及びＴを出力する。
【００９２】
Ｘ  Ｙ  Ｚ          Ｒ  Ｓ  Ｔ
０  ０  ０          （前の値）
０  ０  １          ０  ０  １
０  １  ０          ０  １  ０
０  １  １          ０  １  ０
１  ０  ０          １  ０  ０
１  ０  １          ０  ０  １
１  １  ０          １  ０  ０
１  １  １          （前の値）
【００９３】
図２４は、図２３のＴａｌｌｙコンパレータ２３１１〜２３１３の構成例を示す。３つの入力信号Ａ、Ｂ及びＣが入力される。回路２４０１は、Ａ−Ｂを演算するための回路である。回路２４０２は、Ｃ／２を演算するための回路である。
【００９４】
図２５は、図２１のアップ／ダウンジェネレータ２０１６ａ及び２０１６ｂの構成例を示す。否定論理積（ＮＡＮＤ）回路２５０１は、信号Ｒ［ｎ］及びＴ［ｎ−１］を入力し、そのＮＡＮＤを出力する。ＮＡＮＤ回路２５０２は、信号Ｓ［ｎ］及びＲ［ｎ−１］を入力し、そのＮＡＮＤを出力する。ＮＡＮＤ回路２５０３は、信号Ｔ［ｎ］及びＳ［ｎ−１］を入力し、そのＮＡＮＤを出力する。ＮＡＮＤ回路２５０４は、ＮＡＮＤ回路２５０１〜２５０３の出力信号を入力し、そのＮＡＮＤを信号ＵＰとして出力する。
【００９５】
ＮＡＮＤ回路２５１１は、信号Ｓ［ｎ］及びＴ［ｎ−１］を入力し、そのＮＡＮＤを出力する。ＮＡＮＤ回路２５１２は、信号Ｒ［ｎ］及びＳ［ｎ−１］を入力し、そのＮＡＮＤを出力する。ＮＡＮＤ回路２５１３は、信号Ｔ［ｎ］及びＲ［ｎ−１］を入力し、そのＮＡＮＤを出力する。ＮＡＮＤ回路２５１４は、ＮＡＮＤ回路２５１１〜２５１３の出力信号を入力し、そのＮＡＮＤを信号ＤＯＷＮとして出力する。
【００９６】
図２６は、図２１のアップ／ダウンカウンタ２０１７の構成例を示す。セレクタ（シフタ）２６０１は、信号（Ｕ０，Ｄ０）が（０，１）のときには「１」、（０，０）のときにはフリップフロップ２６１２の出力信号、（１，０）のときには「０」を出力する。フリップフロップ２６０２は、２．５ＧＨｚのクロック信号に同期して、セレクタ２６０１の出力信号を入力し、上位８ビット信号を出力する。
【００９７】
セレクタ（シフタ）２６１１は、信号（Ｕ１，Ｄ１）が（０，１）のときには「１」、（０，０）のときにはセレクタ２６０１の出力信号、（１，０）のときには「０」を出力する。フリップフロップ２６１２は、２．５ＧＨｚのクロック信号に同期して、セレクタ２６１１の出力信号を入力し、下位８ビット信号を出力する。
【００９８】
図２７（Ａ）は、図２１のセレクタコントローラ２０１８ａ及び２０１８ｂの構成例を示す。アップ／ダウンカウンタ（図２６）のレジスタｑ０〜ｑ７のデータを論理演算し、制御信号ｎ０，ｎ１，ｎ２，ｍ０，ｍ１，ｍ２を出力する。
【００９９】
図２７（Ｂ）は、図２１のセレクタ２０１４ａ及び２０１４ｂの構成例を示す。複数の３系列スイッチは、制御信号ｎ０，ｎ１，ｎ２，ｍ０，ｍ１，ｍ２に応じて、３つの信号の中から１つを選択して出力する。
【０１００】
図２８は、図２１のチャージポンプ２０１９の構成例を示す。アップ／ダウンカウンタ（図２６）の上位８ビットのレジスタｑ０〜ｑ７のうちレジスタｑ０〜ｑ３のデータはチャージポンプのｐチャネルトランジスタに供給され、レジスタｑ４〜ｑ７のデータはチャージポンプのｎチャネルトランジスタに供給される。
【０１０１】
（第１１の実施形態）
図３０は、本発明の第１１の実施形態によるデマルチプレクサの構成例を示す。本実施形態では、第１０の実施形態で発生されたアップダウン信号Ｅ／Ｌに応じて内部クロック発生回路の出力周波数を制御する。
【０１０２】
第１０の実施形態と同様に、コンパレータ２９０１は、例えば第１〜第９の実施形態によるデマルチプレクサに相当し、４０Ｇｂ／ｓの入力信号Ｄａｔａを３倍オーバーサンプリングし、１０Ｇｂ／ｓの３×４ビットのパラレル信号を出力する。セレクタ２９０２は、１０Ｇｂ／ｓの３×４ビットの信号を２．５Ｇｂ／ｓの３×１６ビットの信号に変換し、３系列のうちの１系列を選択し、２．５Ｇｂ／ｓの正しい１６ビットの出力信号Ｏｕｔｐｕｔを出力すると共に、入力信号Ｄａｔａに対するクロック信号の位相差を表す信号Ｅ／Ｌ（early/late）をチャージポンプ３００１に出力する。ＶＣＯ３００２は、チャージポンプ３００１が出力する制御電圧に応じて、１０ＧＨｚの４相復元クロック信号を生成する。
【０１０３】
本実施形態は、アップダウン信号Ｅ／Ｌに応じて内部クロック発生回路の出力周波数を制御する。本実施形態では内部クロックがデータを生成しているクロックと同期する。オーバーサンプリングにより高い周波数のジッター成分があっても正しい信号受信が可能になるという利点があると同時に、通常のクロック復元回路と同様にジッターの小さな復元クロックが得られるという利点がある。
【０１０４】
以上のように、第１〜第１１の実施形態では、高速データ受信のために必要となる正確なサンプリング間隔を得ることができ、また多数のコンパレータを駆動することによる入力帯域の減少及びクロック駆動電力の増加を防ぐことができるため、高速でタイミングマージンが大きい低電力の受信回路が構成できる。
【０１０５】
（第１２〜第２０の実施形態の原理）
図３１（Ａ）及び（Ｂ）は、本発明の第１２〜第２０の実施形態によるコンパレータ回路（信号処理回路）の原理構成例を示す。
【０１０６】
図３１（Ａ）において、入力回路３１０１は、入力信号ｉｎから出力信号への信号伝達特性がクロック信号ｃｌｋにより変化するように入力信号ｉｎを処理して出力信号を出力する。具体的には、入力回路３１０１は、クロック信号ｃｌｋが低レベルのときに活性化状態になり入力信号ｉｎから出力信号への信号伝達を行い、クロック信号ｃｌｋが高レベルのときに非活性化状態になり入力信号ｉｎから出力信号への信号伝達を行わない。非活性状態では、出力信号をリセット又は保持し、好ましくはリセットする。クロックコンパレータ（増幅回路）３１０２は、クロック信号ｃｌｋの高レベルにより活性化状態になった期間に入力回路３１０１の出力信号を増幅し、出力信号ｏｕｔを出力する。
【０１０７】
クロック信号ｃｌｋが高レベルになると、入力回路３１０１は、非活性化状態になり、出力信号をリセットして出力する。これにより、前の入力信号ｉｎの状態をリセットし、次の入力信号ｉｎの処理の際に前の状態の影響をなくすことができ、高速な入力信号ｉｎの処理が可能になる。ただし、入力回路３１０１は、リセットを行うと、多少の遅延を伴って徐々に出力信号がリセットされる。クロック信号が高レベルになると、入力回路３１０１がリセットされ、クロックコンパレータ３１０２が活性化状態になる。クロックコンパレータ３１０２は、入力回路３１０１が完全にリセットされる前の出力信号を増幅し、適切な出力信号ｏｕｔを出力する。
【０１０８】
図３１（Ｂ）は、クロック信号ｃｌｋが高レベルになると入力回路３１１１が活性化状態になる点が図３１（Ａ）と異なる。入力回路３１１１は、クロック信号ｃｌｋが高レベルのときに活性化状態になり入力信号ｉｎから出力信号への信号伝達を行い、クロック信号ｃｌｋが低レベルのときに非活性化状態になり入力信号ｉｎから出力信号への信号伝達を行わない。非活性状態では、出力信号をリセットする。クロックコンパレータ（増幅回路）３１０２は、クロック信号ｃｌｋの高レベルにより活性化状態になった期間に入力回路３１０１の出力信号を増幅し、出力信号ｏｕｔを出力する。
【０１０９】
クロック信号ｃｌｋが低レベルになると、入力回路３１１１は、非活性化状態になり、出力信号をリセットして出力する。これにより、前の入力信号ｉｎの状態をリセットし、次の入力信号ｉｎの処理の際に前の状態の影響をなくすことができ、高速な入力信号ｉｎの処理が可能になる。その後、クロック信号が高レベルになると、入力回路３１０１及びクロックコンパレータ３１０２が活性化状態になる。すなわち、入力回路３１０１は導通状態になって出力信号を出力し、クロックコンパレータ３１０２は入力回路３１０１の出力信号を増幅し、適切な出力信号ｏｕｔを出力する。
【０１１０】
本実施形態では、再生作用により大きな増幅度を得るためのステージ３１０２の前に入力用の回路３１０１，３１１１を設ける。このような２段構成にすることで、後段の再生ステージ３１０２のサンプリングapertureとは別に入力に対するサンプリングapertureを小さな値とすることができる。つまり、入力回路３１０１，３１１１は実効的に小さなサンプリングapertureを得るような構成とし、後段３１０２で再生による大きなゲインを得る。
【０１１１】
小さなサンプリングapertureを実現するための入力回路は、図３１（Ａ）のように再生回路３１０２が活性化されると同時にオフになるサンプリングスイッチ回路３１０１や、図３１（Ｂ）のように再生回路３１０２が活性化されると同時にアクティブとなる回路３１１１がある。
【０１１２】
図３１（Ａ）の入力回路（サンプリングスイッチ）３１０１は、オン状態（導通状態）で十分大きな帯域をもつとする。このスイッチ３１０１を入力から出力への伝達が行われる状態と行われない状態をクロック信号ｃｌｋで切り替えることのできる増幅回路を使って実現する場合は、伝達が行われる状態でのゲインを小さくして帯域が十分大きくなるようにする必要がある。またこのスイッチ３１０１がオフ（伝達が行われない）となると逆に出力ノードの帯域は小さくなるようにしたい。そうしないと信号が保持されずにすぐに消えてしまう。出力ノードの帯域を導通状態で大きく、非導通状態で小さくするためには、出力ノードにクロックによりインピーダンスが変化する回路を設けるなどの方法がある。
【０１１３】
図３１（Ｂ）の入力回路３１１１の場合は、後段の回路３１０２が再生を始めると同時にアクティブになるようにクロックで制御される。この場合は、受信したビットより後のビットの影響を小さくするために、なるべく最初のビットによる信号が長続きするように周波数特性を選ぶ。例えば積分回路を使うことにより後続ビットの影響が低減される。
【０１１４】
入力回路３１０１，３１１１は、活性化状態において積分特性又は再生型の特性（信号が正帰還の作用で時間と共に増加）により増幅し、クロックコンパレータ３１０２は、入力回路３１０１，３１１１の出力信号を入力し、正帰還ループの再生作用により大きなゲインで増幅することができる。
【０１１５】
本実施形態により、高速でトグルでき入力サンプリングapertureの小さなコンパレータが実現できるため、より簡潔な回路アーキテクチャで高速、低電力な信号受信回路が実現される。
【０１１６】
（第１２の実施形態）
図３２は、本発明の第１２の実施形態によるコンパレータ回路の構成例を示す。コンパレータ回路は、差動クロック信号ｃｌｋ及びｃｌｋｘに同期して、差動入力信号ｉｎ及びｉｎｘを入力し、差動出力信号ｏｕｔ及びｏｕｔｘを出力する。
【０１１７】
まず、入力回路３１１１（図３１（Ｂ））の構成を説明する。ｐチャネルトランジスタ３２０１は、ゲートがクロック信号ｃｌｋｘの線に接続され、ソース及びドレインが入力信号ｉｎｘ及び信号ｉｍｘの線に接続される。ｎチャネルトランジスタ３２０２は、ゲートがクロック信号ｃｌｋの線に接続され、ソース及びドレインが入力信号ｉｎｘ及び信号ｉｍｘの線に接続される。ｐチャネルトランジスタ３２０３は、ゲートがクロック信号ｃｌｋｘの線に接続され、ソース及びドレインが入力信号ｉｎ及び信号ｉｍの線に接続される。ｎチャネルトランジスタ３２０４は、ゲートがクロック信号ｃｌｋの線に接続され、ソース及びドレインが入力信号ｉｎ及び信号ｉｍの線に接続される。ｐチャネルトランジスタ３２０５は、ゲートがクロック信号ｃｌｋの線に接続され、ソース及びドレインが信号ｉｍ及び信号ｉｍｘの線に接続される。ｎチャネルトランジスタ３２０６は、ゲートがクロック信号ｃｌｋｘの線に接続され、ソース及びドレインが信号ｉｍ及び信号ｉｍｘの線に接続される。
【０１１８】
次に、クロックコンパレータ３１０２の構成を説明する。ｐチャネルトランジスタ３２１１ｂは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインが出力信号ｏｕｔｘの線に接続される。ｐチャネルトランジスタ３２１１ａは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインが出力信号ｏｕｔの線に接続される。ｎチャネルトランジスタ３２１２ｂは、ゲートが信号ｉｍの線に接続され、ドレインが出力信号ｏｕｔｘの線に接続され、ソースがｎチャネルトランジスタ３２１３のドレインに接続される。ｎチャネルトランジスタ３２１２ａは、ゲートが信号ｉｍｘの線に接続され、ドレインが出力信号ｏｕｔの線に接続され、ソースがｎチャネルトランジスタ３２１３のドレインに接続される。ｎチャネルトランジスタ３２１３は、ゲートがクロック信号ｃｌｋの線に接続され、ソースがグランドに接続される。
【０１１９】
ｎチャネルトランジスタ３２２１ｂは、ゲートが出力信号ｏｕｔの線に接続され、ドレインが出力信号ｏｕｔｘの線に接続され、ソースがｎチャネルトランジスタ３２２２のドレインに接続される。ｎチャネルトランジスタ３２２１ａは、ゲートが出力信号ｏｕｔｘの線に接続され、ドレインが出力信号ｏｕｔの線に接続され、ソースがｎチャネルトランジスタ３２２２のドレインに接続される。ｎチャネルトランジスタ３２２２は、ゲートがクロック信号ｃｌｋの線に接続され、ソースがグランドに接続される。
【０１２０】
ｐチャネルトランジスタ３２０１及びｎチャネルトランジスタ３２０２の組み、及びｐチャネルトランジスタ３２０３及びｎチャネルトランジスタ３２０４の組みは、それぞれトランスファゲートスイッチを構成し、クロック信号ｃｌｋが高レベルになると、入力信号ｉｎ及びｉｍの線と信号ｉｎｘ及びｉｍｘの線をそれぞれ接続する。入力信号ｉｎ及びｉｎｘはそのまま信号ｉｍ及びｉｍｘとなる。クロック信号ｃｌｋが低レベルになると、上記のトランスファゲートスイッチは切断される。
【０１２１】
ｐチャネルトランジスタ３２０５及びｎチャネルトランジスタ３２０６の組みは、トランスファゲートスイッチを構成し、クロック信号ｃｌｋが低レベルになると、信号ｉｍの線と信号ｉｍｘの線とを接続する。信号ｉｍ及びｉｍｘは、同電位にリセットされる。クロック信号ｃｌｋが高レベルになると、このトランスファゲートスイッチは切断される。
【０１２２】
クロックコンパレータ３１０２は、ｎチャネルトランジスタ３２１２ａ，３２１２ｂの差動対を用いた入力素子３２３１、及びｎチャネルトランジスタ３２２１ａ，３２２１ｂのクロスカップル差動対を用いた再生型増幅回路３２３２で構成されている。クロックコンパレータ３１０２は、正帰還ループの再生作用により入力回路３１１１よりも大きなゲインで増幅する。入力回路３１１１では、クロック信号ｃｌｋがこれと相補の関係にあるクロック信号ｃｌｋｘより正になったときにトランスファゲートが導通し、信号ｉｎ，ｉｎｘの線と信号ｉｍ，ｉｍｘの線が接続される。これと同時に、クロックコンパレータの差動対トランジスタ３２１２ａ，３２１２ｂのソースに接続されたｎチャネルトランジスタ３２１３がクロック信号ｃｌｋにより導通し、クロックコンパレータ３１０２の動作が開始する。入力回路３１１１とクロックコンパレータ３１０２を制御するクロック信号ｃｌｋ，ｃｌｋｘの周波数は１０ＧＨｚであり、入力信号ｉｎ，ｉｎｘは４０Ｇｂ／ｓのＮＲＺ（non-return-to-zero）信号（振幅は相補のそれぞれのラインで３００ｍＶｐｐ）である。
【０１２３】
トランスファゲートを用いたスイッチを設けることにより０．１３ｕｍＣＭＯＳプロセスを用いた回路で、４０Ｇｂｐｓのデータが正しく受信されるようになる。これはスイッチを設けることにより、このスイッチがオンする前のデータビットからの符号間干渉がなくなること、スイッチのもつバンド制限の効果により判定したいビットの後のビットからの干渉も小さくなることの効果による。
【０１２４】
（第１３の実施形態）
図３３は、本発明の第１３の実施形態によるコンパレータ回路の構成例を示す。本実施形態と第１２の実施形態とで異なるのは、クロックコンパレータ３１０２を活性化するためのトランジスタがソース接地のトランジスタ３２１３，３２２２ではなく、ｎチャネルの差動対トランジスタ３３０１ａ，３３０１ｂ，３３１１ａ，３３１１ｂで構成されていることである。
【０１２５】
ｎチャネルトランジスタ３３０１ａは、ゲートがクロック信号ｃｌｋの線に接続され、ドレインがトランジスタ３２１２ａ，３２１２ｂのソースに接続され、ソースがｎチャネルトランジスタ３３０３のドレインに接続される。ダミー回路３３０２は、トランジスタ３２１１ａ，３２１１ｂ，３３１２ａ，３２１２ｂを含む回路と同等の回路である。ｎチャネルトランジスタ３３０１ｂは、ゲートがクロック信号ｃｌｋｘの線に接続され、ドレインがダミー回路３３０２に接続され、ソースがｎチャネルトランジスタ３３０３のドレインに接続される。ｎチャネルトランジスタ３３０３は、ゲートが電圧ｖｂｎの線に接続され、ソースがグランドに接続される。
【０１２６】
ダミー回路３３１２は、トランジスタ３２２１ａ，３２２１ｂを含む回路と同等の回路である。ｎチャネルトランジスタ３３１１ｂは、ゲートがクロック信号ｃｌｋｘの線に接続され、ドレインがダミー回路３３１２に接続され、ソースがｎチャネルトランジスタ３３１３のドレインに接続される。ｎチャネルトランジスタ３３１１ａは、ゲートがクロック信号ｃｌｋの線に接続され、ドレインがトランジスタ３２２１ａ，３２２１ｂのソースに接続され、ソースがｎチャネルトランジスタ３３１３のドレインに接続される。ｎチャネルトランジスタ３３１３は、ゲートが電圧ｖｂｎの線に接続され、ソースがグランドに接続される。
【０１２７】
差動対トランジスタ３３０１ａ，３３０１ｂ及び差動対トランジスタ３３１１ａ，３３１１ｂに相補のクロック信号ｃｌｋ及びｃｌｋｘを加えると電流がクロックコンパレータの差動対トランジスタ３２１２ａ，３２１２ｂに転流することでコンパレータ３１０２が活性化する。本実施形態は、クロックコンパレータ２１０２が活性化するタイミングが差動の二つのクロック信号ｃｌｋ及びｃｌｋｘの差で決まるため、素子ばらつきによるタイミングの変動が小さくなるという利点がある。
【０１２８】
（第１４の実施形態）
図３４は、本発明の第１４の実施形態によるコンパレータ回路の構成例を示す。本実施形態と第１２の実施形態とで異なるのは、入力回路３１１１がトランスファゲートスイッチではなく、クロック信号でtail電流が制御される差動増幅回路となっていることである。
【０１２９】
入力回路３１１１の構成を説明する。ｐチャネルトランジスタ３４０１ａ及び３４０１ｂは、ゲートがグランドに接続され、ソースが電源電位に接続される。トランジスタ３４０１ｂのドレインは信号ｉｍの線に接続され、トランジスタ３４０１ａのドレインは信号ｉｍｘの線に接続される。ｎチャネルトランジスタ３４０２ｂは、ゲートが入力信号ｉｎｘの線に接続され、ドレインが信号ｉｍの線に接続され、ソースがｎチャネルトランジスタ３４０３ａのドレインに接続される。ｎチャネルトランジスタ３４０２ａは、ゲートが入力信号ｉｎの線に接続され、ドレインが信号ｉｍｘの線に接続され、ソースがｎチャネルトランジスタ３４０３ａのドレインに接続される。ｎチャネルトランジスタ３４０３ａは、ゲートがクロック信号ｃｌｋの線に接続され、ソースがｎチャネルトランジスタ３４０５のドレインに接続される。ダミー回路３４０４は、トランジスタ３４０１ａ，３４０１ｂ，３４０２ａ，３４０２ｂを含む回路と同等の回路である。ｎチャネルトランジスタ３４０３ｂは、ゲートがクロック信号ｃｌｋｘの線に接続され、ドレインがダミー回路３４０４に接続され、ソースがｎチャネルトランジスタ３４０５のドレインに接続される。ｎチャネルトランジスタ３４０５は、ゲートが電圧ｖｂｎの線に接続され、ソースがグランドに接続される。
【０１３０】
この場合、入力回路３１１１は、第１２の実施形態のクロックコンパレータ３１０２と同様に差動対に接続されたソース接地トランジスタ３２１３により活性化されてもよいが、第１３の実施形態のクロックコンパレータ３１０２と同様に差動対の電流転送により活性化している。本実施形態ではトランスファゲートと異なり、入力回路３１１１が導通・非導通状態間をスイッチするタイミングが入力信号ｉｎ，ｉｎｘのレベルに依存しないため、データ依存性のタイミング誤差が発生しないという利点がある。
【０１３１】
実施形態では、入力回路３１１１は、tail電流が電流転送により切り替えられる差動対３４０２ａ，３４０２ｂが使われている。また入力回路３１１１は、後段のクロックコンパレータ３１０２が活性化されると同時に活性化される。入力回路３１１１のゲインは、３〜５倍程度であり、その出力波形は入力信号ｉｎ，ｉｎｘに対して帯域制限したものが得られる。すなわち入力回路３１１１は、不完全積分回路として動作する。
【０１３２】
本実施形態は次のような利点がある。まず入力回路３１１１がリセット状態ではゲインをもたないため、この状態での入力の影響を受けない（過去のビットからの符号間干渉がない）。また入力回路３１１１が活性化すると同時にクロックコンパレータ３１０２が増幅を開始するため、コンパレータ３１０２は活性化期間の最初のビットを判定する。積分回路があるため判定ビットとその後ろのビットが反転してもクロックコンパレータ３１０２の入力信号の符号は最初のビットで決まる値を維持するため、誤動作が生じない。このように、判定ビットの前のビット及び後ろのビットからの影響を受けない信号判定が可能になる利点がある。
【０１３３】
（第１５の実施形態）
図３５は、本発明の第１５の実施形態によるコンパレータ回路の構成例を示す。本実施形態は、入力回路３１０１（図３１（Ａ））が信号伝達を行う期間が第３の実施形態の入力回路３１１１（図３１（Ｂ））とは逆になっている。入力回路３１０１は、電流転送により活性化される差動対３４０２ａ，３４０２ｂと、これと逆相で活性化される差動対３５０１ａ，３０５１ｂで構成されている。
【０１３４】
トランジスタ３４０３ａのゲートはクロック信号ｃｌｋｘの線に接続され、トランジスタ３４０３ｂのゲートはクロック信号ｃｌｋの線に接続される。ｎチャネルトランジスタ３５０１ａは、ゲートが電源電位に接続され、ドレインが信号ｉｍの線に接続され、ソースがｎチャネルトランジスタ３４０３ｂのドレインに接続される。ｎチャネルトランジスタ３５０１ｂは、ゲートが電源電位に接続され、ドレインが信号ｉｍｘの線に接続され、ソースがｎチャネルトランジスタ３４０３ｂのドレインに接続される。
【０１３５】
第１の差動対３４０２ａ，３４０２ｂのゲートは入力信号ｉｎ，ｉｎｘに接続され、第２の差動対３５０１ａ，３５０１ｂのゲートは単に電源電位に接続されている。したがって、第１の差動対３４０２ａ，３４０２ｂが活性化しているときは入力回路３１０１は信号を伝達するが、第２の差動対３５０１ａ，３５０１ｂが活性化している期間では入力回路３１０１の出力は減衰していく。クロックコンパレータ３１０２は、この入力回路３１０１の出力が減衰するまでの期間を利用して信号を増幅する。
【０１３６】
本実施形態では、クロックコンパレータ３１０２が動作する期間は、入力回路３１０１は入力変化を出力に伝えず、コンパレータ３１０２の動作期間にはコンパレータ入力は減衰するだけで入力信号ｉｎ，ｉｎｘのビット変化を反映しない。このため、コンパレータ３１０２の内部で符号間の干渉が生ずることがないという利点が生ずる。
【０１３７】
図３６は、本発明の第１５の実施形態の一変形である。この実施形態では、図３５の実施形態で電源電位に接続されていた差動対３５０１ａ，３５０１ｂのゲート接続をクロスカップル型に替えている。トランジスタ３５０１ａのゲートは信号ｉｍｘの線に接続され、トランジスタ３５０１ｂのゲートは信号ｉｍの線に接続される。クロスカップルの正帰還（この実施形態ではゲインが１より小さい）は信号を増幅するほど大きくはないが、信号保持期間の信号減衰の速度を遅くできクロックコンパレータの出力振幅が図３５の実施形態に比べて大きくなるという利点がある。
【０１３８】
（第１６の実施形態）
図３７は、本発明の第１６の実施形態によるコンパレータ回路の構成例を示す。本実施形態では、入力回路３１０１のオン（信号伝達が行われる状態）での帯域を増加するため、入力回路３１０１の負荷インピーダンス（出力インピーダンス）を下げている。そのため、図３５の回路に対して、新たに差動信号ｉｍ，ｉｍｘ間に常時オンのｐチャネルトランジスタ３７０１を入れている。ｐチャネルトランジスタ３７０１は、ゲートがグランドに接続され、ソース及びドレインが信号ｉｍ及びｉｍｘの線に接続される。その結果、入力回路３１０１のゲインは減少するが、後段のクロックコンパレータ３１０２が大きな増幅度を持つため、全体としては十分な信号増幅が行われる。本実施形態では入力回路３１０１で発生する符号間干渉を減らすことができ、ゲインの減少は後段３１０２で補われるため、より高い周波数の信号を受信できる利点がある。
【０１３９】
（第１７の実施形態）
図３８は、本発明の第１７の実施形態によるコンパレータ回路の構成例を示す。本実施形態では、第１６の実施形態に対して、入力回路３１０１が信号伝達を行う期間の帯域を増加するために差動出力ｉｍ，ｉｍｘ間に接続したｐチャネルトランジスタ３７０１をクロック信号で駆動している点が異なる。ｐチャネルトランジスタ３７０１のゲートは、クロック信号ｃｌｋｘの線に接続される。このことで、信号伝達期間には入力回路３１０１の帯域は十分高くなり符号間干渉を最小にできる。一方、信号を保持する期間（実際は信号は減衰していく）にはインピーダンスが高くなるため減衰する速度が遅くなり、後段のクロックコンパレータ３１０２で十分に増幅する時間的余裕が生ずる。本実施形態は、入力回路３１０１の信号伝達期間での帯域を増加することと保持期間での減衰速度を遅くすることを両立できるため、小さな符号間干渉と高い増幅度の両立が可能という利点がある。
【０１４０】
（第１８の実施形態）
図３９は、本発明の第１８の実施形態によるコンパレータ回路の構成例を示す。本実施形態と第１４の実施形態とが異なるのは、入力回路３１１１の負荷がクロック信号ｃｌｋの入ったｐチャネルトランジスタ３９０１を追加していることである。ｐチャネルトランジスタ３９０１は、ゲートがクロック信号ｃｌｋの線に接続され、ソース及びドレインが信号ｉｍ及びｉｍｘの線に接続される。入力回路３１１１は、後段のクロックコンパレータ３１０２が活性化するのと同時に活性化される。入力回路３１１１は、非活性状態ではｐチャネルトランジスタ３９０１の負荷（出力）が低インピーダンスとなるためリセットされており、活性化されると同時にｐチャネルトランジスタ３９０１の負荷は高インピーダンスとなる。このため、入力回路３１１１は、integrate-and-dump型の積分回路として動作する。本実施形態は、入力回路３１１１の出力ノードのインピーダンスがリセット状態では低く保たれるために、過去のデータの影響を十分に小さくすることができるという利点がある。
【０１４１】
（第１９の実施形態）
図４０は、本発明の第１９の実施形態によるコンパレータ回路の構成例を示す。本実施形態では、第１８の実施形態において用いられていたｐチャネルトランジスタ３９０１のリセット回路に換えてｎチャネルトランジスタの差動対４００１ａ，４００１ｂを用いている。ｎチャネルトランジスタ４００１ａは、ゲートが信号ｉｍの線に接続され、ドレインが信号ｉｍの線に接続され、ソースがｎチャネルトランジスタ３４０３ｂのドレインに接続される。ｎチャネルトランジスタ４００１ｂは、ゲートが信号ｉｍｘの線に接続され、ドレインが信号ｉｍｘの線に接続され、ソースがｎチャネルトランジスタ３４０３ｂのドレインに接続される。
【０１４２】
リセット期間にはこの差動対４００１ａ，４００１ｂに電流が転送される。差動対４００１ａ，４００１ｂは負帰還になるようにゲートと出力が接続されており、この差動対４００１ａ，４００１ｂが活性化すると低いインピーダンスが入力側から観測される。この低いインピーダンスによりリセットが行われる。本実施形態ではｐチャネルトランジスタ３９０１（図３９）のゲートにクロック信号ｃｌｋを直接入れてリセットするのに比較して、差動クロック信号ｃｌｋ，ｃｌｋｘでリセットタイミングが決まるため、タイミングがプロセスばらつきに依存しないという利点がある。
【０１４３】
（第２０の実施形態）
図４１は、本発明の第２０の実施形態によるコンパレータ回路の構成例を示す。本実施形態は、第１４の実施形態に対して、以下の回路が入力回路３１１１に追加されている。ｐチャネルトランジスタ３４０１ｃは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインがｎチャネルトランジスタ４１０３ｂのドレインに接続される。ｎチャネルトランジスタ４１０３ｂは、ゲートがクロック信号ｃｌｋの線に接続され、ソースがｎチャネルトランジスタ４１０５のドレインに接続される。ダミー回路４１０４は、トランジスタ３４０１ｃと同等の回路である。ｎチャネルトランジスタ４１０３ａは、ゲートがクロック信号ｃｌｋｘの線に接続され、ドレインがダミー回路４１０４に接続され、ソースがｎチャネルトランジスタ４１０５のドレインに接続される。ｎチャネルトランジスタ４１０５は、ゲートが電圧ｖｂｎの線に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ４１０１ａ及び４１０１ｂは、ゲートがトランジスタ３４０１ｃ及び４１０３ｂのドレインに接続される。トランジスタ４１０１ｂは、ドレインが信号ｉｍの線に接続され、ソースがトランジスタ３４０２ｂのドレインに接続される。トランジスタ４１０１ａは、ドレインが信号ｉｍｘの線に接続され、ソースがトランジスタ３４０２ａのドレインに接続される。
【０１４４】
本実施形態では、入力回路３１１１は電流転送で活性化される差動対３４０２ａ，３４０２ｂを用いている。この差動対３４０２ａ，３４０２ｂのドレイン側にはｎチャネルトランジスタ４１０１ａ，４１０１ｂのカスコード接続のスイッチを介して負荷デバイスに接続される。カスコードスイッチのゲートは後段のクロックコンパレータ３１０２と同等のダミー回路３４０１ｃ，４１０３ａ，４１０３ｂ，４１０４，４１０５で駆動され、コンパレータ３１０２の出力が大きくなるのとほぼ同時にスイッチ４１０１ａ，４１０１ｂが切れ、入力回路３１１１の負荷と入力間の接続がなくなる。この出力信号ｉｍ，ｉｍｘは、入力回路３１１１が動作すると同時に活性化されるクロックコンパレータ３１０２で増幅される。本実施形態によると、クロックコンパレータ３１０２の出力が十分大きくなるタイミングで自動的に入力信号ｉｎ，ｉｎｘから再生ノード３１０２が切り離されるため、判定ビットの後ろのビットからの符号間干渉がないという利点がある。入力回路３１１１は、活性化状態になってから所定遅延時間後に非活性化状態にするための非活性化回路（トランジスタ４１０１ａ，４１０１ｂを含む）を有する。また、入力回路３１１１のゲインを下げて符号間干渉を小さくする必要がないため、増幅度を大きくできるという利点もある。
【０１４５】
以上のように、第１２〜第２０の実施形態では、コンパレータの作用（小さなaperturetimeと大きな増幅度）を入力回路及びクロックコンパレータの２つのステージに分けて実現するため、高速信号を符号間干渉なく受信する回路が実現される。
【０１４６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１４７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【０１４８】
（付記１）
入力信号を遅延させるための複数タップを有する第１の遅延線と、
クロック信号を遅延させるための複数タップを有する第２の遅延線と、
各々のデータ入力線が前記第１の遅延線のタップに接続され、各々のクロック入力線が前記第２の遅延線のタップに接続される複数のクロック制御コンパレータとを有し、
前記クロック制御コンパレータ毎に前記第１の遅延線による入力信号遅延時間と前記第２の遅延線によるクロック信号遅延時間との差が異なる値を持つ信号処理回路。
（付記２）
前記第１の遅延線は、入力信号が遅延線の一端より入力され他端が該遅延線の特性インピーダンスで終端され、
前記第２の遅延線は、クロック信号が遅延線の一端より入力され他端が該遅延線の特性インピーダンスで終端されている付記１記載の信号処理回路。
（付記３）
前記第１の遅延線は、入力信号が遅延線の一端より入力され他端が該遅延線の特性インピーダンスで終端され、
前記第２の遅延線は、リング状に接続される付記１記載の信号処理回路。
（付記４）
前記第１及び第２の遅延線のタップ間の遅延時間はそれぞれ不均一である付記１記載の信号処理回路。
（付記５）
前記複数のクロック制御コンパレータは、入力信号の１ビットに相当する時間内に３回以上サンプリングするオーバーサンプリングを実現する付記１記載の信号処理回路。
（付記６）
前記複数のクロック制御コンパレータに対して、前記第１の遅延線を入力信号が伝播する方向と前記第２の遅延線をクロック信号が伝播する方向とが異なる付記１記載の信号処理回路。
（付記７）
前記複数のクロック制御コンパレータに対して、前記第１の遅延線を入力信号が伝播する方向と前記第２の遅延線をクロック信号が伝播する方向とが同じである付記１記載の信号処理回路。
（付記８）
前記第２の遅延線は、３相以上のクロック信号を遅延させるための遅延線であり、
前記３相以上のクロックがそれぞれ前記第２の遅延線により遅延されたクロック信号が前記複数のクロック制御コンパレータに供給される付記１記載の信号処理回路。
（付記９）
前記第１の遅延線の１つのタップは複数のクロック制御コンパレータのデータ入力線に接続され、該複数のクロック制御コンパレータのクロック入力線は前記第２の遅延線の異なるタップに接続される付記８記載の信号処理回路。
（付記１０）
さらに、前記複数のクロック制御コンパレータの出力を基に正しい入力信号を選択するためのセレクタを有する付記１記載の信号処理回路。
（付記１１）
さらに、前記複数のクロック制御コンパレータの出力を基に前記入力信号と前記クロック信号との位相差を表わす信号を出力する位相差出力手段を有する付記１記載の信号処理回路。
（付記１２）
さらに、前記入力信号と前記クロック信号との位相差を表わす信号を基にクロック信号の周波数を調整するクロック信号調整手段を有する付記１１記載の信号処理回路。
（付記１３）
入力信号から出力信号への信号伝達特性がクロック信号により変化するように入力信号を処理して出力信号を出力する入力回路と、
クロック信号により活性化状態になった期間に前記入力回路の出力信号を増幅する増幅回路と
を有する信号処理回路。
（付記１４）
前記増幅回路は、クロック信号に応じて差動対の電流切り替え動作を行って電流を流すことにより活性化状態になる付記１３記載の信号処理回路。
（付記１５）
前記入力回路は、活性化状態では入力信号から出力信号への信号伝達が行われ、非活性化状態では信号伝達が行われない付記１３記載の信号処理回路。
（付記１６）
前記入力回路は、前記増幅回路が活性化状態になるときに非活性化状態になる付記１５記載の信号処理回路。
（付記１７）
前記入力回路は、前記増幅回路が活性化状態になるときに活性化状態になる付記１５記載の信号処理回路。
（付記１８）
前記増幅回路は、正帰還ループの再生作用により前記入力回路よりも大きなゲインで増幅する付記１５記載の信号処理回路。
（付記１９）
前記入力回路は、活性化状態では出力インピーダンスを低い値にするインピーダンス変更回路を含む付記１６記載の信号処理回路。
（付記２０）
前記入力回路は、活性化状態において積分特性又は再生型の特性により増幅する付記１８記載の信号処理回路。
（付記２１）
前記入力回路は、非活性化状態では出力インピーダンスを低い値にするインピーダンス変更回路を含む付記１７記載の信号処理回路。
（付記２２）
前記インピーダンス変更回路は、クロック信号に応じて出力インピーダンスを低い値にする付記１９記載の信号処理回路。
（付記２３）
前記入力回路は、活性化状態になってから所定時間後に非活性化状態にするための非活性化回路を含む付記１５記載の信号処理回路。
【符号の説明】
【０１４９】
１０１  遅延線
１０２  特性インピーダンス（抵抗）
１０３  クロックコンパレータ（ラッチ）
３０１  バッファ
３０２  位相検出器
３０３  チャージポンプ
３１０１，３１１１  入力回路
３１０２  クロックコンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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