(57)【要約】      （修正有）【課題】セル面積の増大なくソフトエラー対策用の電荷容量を付加することができる半導体記憶装置。【解決手段】アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、第１の活性層１１Ａと第１のゲート配線１２Ａから第１のドライバトランジスタが構成され、第１の活性層１１Ａと第３のゲート配線１２Ｃから第１のアクセストランジスタが構成され、第２の活性層１１Ｂと第１のゲート配線１２Ａから第１のロードトランジスタが構成され、第３の活性層１１Ｃと第４のゲート配線１２Ｄから第２のロードトランジスタが構成され、第４の活性層１１Ｄと第４のゲート配線１２Ｄから第２のドライバトランジスタが構成され、第４の活性層１１Ｄと第２のゲート配線１２Ｂから第２のアクセストランジスタが構成され、第５のコンタクト配線１３Ｅと導電膜、第６のコンタクト配線１３Ｆと導電膜により電荷容量体が構成される。【選択図】図２
2010153893.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、
上記各メモリセルは、
並列に配置された第１乃至第４の活性層と、
前記第１乃至第３の活性層を横切るように配置される第１のゲート配線と、
前記第４の活性層を横切るように配置される第２のゲート配線と、
前記第１の活性層を横切るように配置される第３のゲート配線と、
前記第２乃至第４の活性層を横切るように配置される第４のゲート配線と、
前記第１の活性層の一端部を接地電圧ラインへ導く第１のコンタクト配線と、
前記第２の活性層の一端部を電源電圧ラインへ導く第２のコンタクト配線と、
前記第４の活性層の一端部を第１のビットラインへ導く第３のコンタクト配線と、
前記第３のゲート配線の一端部をワードラインへ導く第４のコンタクト配線と、
前記第１のゲート配線と前記第３のゲート配線との間にある前記第１の活性層の途中部と前記第２の活性層の他端部と前記第４のゲート配線の一端部とを接続する第５のコンタクト配線と、
前記第２のゲート配線と前記第４のゲート配線との間にある前記第４の活性層の途中部と前記第３の活性層の一端部と第１のゲート配線の一端部とを接続する第６のコンタクト配線と、
前記第２のゲート配線の一端部を前記ワードラインへ導く第７のコンタクト配線と、
前記第１の活性層の他端部を第２のビットラインへ導く第８のコンタクト配線と、
前記第３の活性層の他端部を前記電源電圧ラインへ導く第９のコンタクト配線と、
前記第４の活性層の他端部を前記接地ラインへ導く第１０のコンタクト配線と、
前記第５と第６のコンタクト配線に接触し、前記第１、第３、第４、第７、第８、第１０のコンタクト配線に接触しないように設けられた絶縁膜と、
前記絶縁膜の表面にほぼ同じ形状で設けられた導電膜とを備え、
前記第１の活性層と前記第１のゲート配線から第１のドライバトランジスタが構成され、
前記第１の活性層と前記第３のゲート配線から第１のアクセストランジスタが構成され、
前記第２の活性層と前記第１のゲート配線から第１のロードトランジスタが構成され、
前記第３の活性層と前記第４のゲート配線から第２のロードトランジスタが構成され、
前記第４の活性層と前記第４のゲート配線から第２のドライバトランジスタが構成され、
前記第４の活性層と前記第２のゲート配線から第２のアクセストランジスタが構成され、
前記第５のコンタクト配線と前記導電膜、前記第６のコンタクト配線と前記導電膜により電化容量体が構成されることを特徴とする半導体記憶装置。
【請求項２】
前記導電膜及び前記第１乃至第４、第７乃至第１０のコンタクト配線が、隣接するメモリセルと共有可能に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第５及び第６のコンタクト配線の表面が、その周辺面から少なくとも一部で突出するように形成されることを特徴とする請求項１または２のいずれか１項に記載の半導体記憶装置。
【請求項４】
前記第５及び第６のコンタクト配線の表面が粗面状にされることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＩＣの集積化・低電圧化が進むにつれ、半導体記憶装置の記憶に際して保持される電荷の量は小さくなり、これに伴い、半導体記憶装置においては、記憶に際して保持する電荷の正負が、α線等の放射線やリーク電流による影響で変化する現象（所謂ソフトエラー）が発生しやすい傾向にある。このため、近年では、集積化・低電圧化を実現しつつ、ソフトエラー耐性に優れた半導体記憶装置が求められている。
【０００３】
これに関連して、書き込まれたデータが電源が供給されている限り保存されるスタティックＲＡＭ（以下、ＳＲＡＭと表記）では、一般に、高抵抗負荷型又はＴＦＴ負荷型のメモリセルを備えたＳＲＡＭと比較して、Ｈ側の記憶ノードが非常に低いインピーダンスで電源につながることから、フルＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを備えたＳＲＡＭがソフトエラー耐性に優れていることが知られている。このＳＲＡＭは、各メモリセルにおいて、ｎ型バルクアクセストランジスタとｎ型バルクドライバトランジスタとｐ型バルクロードトランジスタとを、それぞれ２つずつ備えた構造を有するものである。しかし、かかるＳＲＡＭにおいても、近年の低電圧化やセルサイズの微細化によって、メモリセル蓄積電荷（電圧×容量）が小さくなることから、ソフトエラーが問題となってきている。
【０００４】
図２４の（ａ）〜（ｄ）は、フルＣＭＯＳ型のメモリセルにおけるソフトエラーの発生プロセスに関する説明図である。このメモリセル９０は、一般的な６トランジスタ・セル構造を有するものである。図２４の（ａ）は、メモリセル９０における一般的なデータの保持状態を示しており、この状態では、第１及び第２のロードトランジスタ９３及び９５と第１及び第２のドライバトランジスタ９４及び９６とにより構成されるインバータのラッチ動作により、セルノードＮ１及びＮ２が、それぞれ、Ｈレベル及びＬレベルに保持される。このとき、ＨレベルにあるセルノードＮ１は、オン状態にある第１のロードトランジスタ９３を介して電源電圧（ＶＤＤ）が供給される入力端子９１に接続し、また、ＬレベルにあるセルノードＮ２は、オン状態にある第２のドライバトランジスタ９６を介して接地端子９２に接続する。
【０００５】
かかるデータ保持状態にあるメモリセル９０に対して、図２４の（ｂ）に示すように、ＨレベルにあるセルノードＮ１に瞬間的に大きな電荷が進入したとする。これにより、セルノードＮ１において、第１のロードトランジスタ９３による電源電圧（ＶＤＤ）から供給される電圧レベルへの駆動が追いつかなくなる。その結果、セルノードＮ１がＬレベルにシフトする。
【０００６】
更に、図２４の（ｃ）に示すように、セルノードＮ１のＬレベルへのシフトに伴い、第２のロードトランジスタ９４により、セルノードＮ２が、電源電圧（ＶＤＤ）から供給される電圧レベルに駆動される。その結果、オン状態にあった第２のドライバトランジスタ９６が、オフに切り替わる。
【０００７】
そして、セルノードＮ２が電源電圧（ＶＤＤ）から供給される電圧レベルに駆動されたことにより、図２４の（ｄ）に示すように、セルノードＮ１が接地レベルに駆動されるべく、オフ状態にあった第１のドライバトランジスタ９５がオンに切り替わり、接地端子９２とセルノードＮ１とが接続する。これにより、メモリセル９０は、誤データを保持し続けることとなる。
【０００８】
このようなソフトエラーの発生に対処して、フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭにおいては、特に０．１８μｍルール以降のデザインルールで、所定以上のソフトエラー耐性を確保することのできる対策を施すことが必要とされる。従来では、ソフトエラー耐性を確保すべく半導体記憶装置において採用される対策の１つとして、セルノードに電荷容量を付加することが知られている。
【０００９】
セルノードへの電荷容量の付加に関連して、複数のメモリセルを有する半導体記憶装置において、隣接するメモリセル同士のキャパシタが互いに異なる層に形成され、隣接するキャパシタの形成領域が平面的に重なる領域を有することにより、キャパシタ容量を多く確保する技術が知られている（例えば特許文献１参照）。また、スタティック型メモリセルにおいて、駆動用ＭＯＳＦＥＴのソース領域に接続するＧＮＤ配線が情報転送用ＭＯＳＦＥＴと駆動用ＭＯＳＦＥＴとを被覆して配設され、ＧＮＤ配線の上層に絶縁膜を介して負荷用薄膜トランジスタのソース領域，チャネル領域及びドレイン領域が設けられ、負荷用薄膜トランジスタのソース領域に接続する電源配線がワード線に平行に配設され、負荷用薄膜トランジスタのチャネルの方向がビット線に平行に形成され、負荷用薄膜トランジスタのドレイン領域がワード線方向とビット線方向とに曲折して形成され、ＧＮＤ配線と曲折したドレイン領域とを対向電極とする静電容量部が設けられる技術が知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−７７３２７号公報  （第２−３頁，第１図）
【特許文献２】特開平８−２３６６４５号公報  （第４頁，第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述した従来技術では、セルノードに対する電荷容量の付加に伴い、セル面積の増大が生じるという問題があった。特にフルＣＭＯＳ型のメモリセルでは、計６つのＭＯＳトランジスタが同一平面上にレイアウトされる構造であるため、そのセル面積が、高抵抗負荷型のメモリセルを備えたＳＲＡＭと比べても大きくなることからも、セル面積の抑制は一層求められるところである。
【００１２】
また、同時に、セルノードに対する電荷容量の付加に伴い、製造工程数の増加，工程数の増加に伴う歩留低下が生じるという問題があった。
【００１３】
本発明は、上記技術的課題に鑑みてなされたもので、セル面積の増大や製造工程数の増加，工程数の増加に伴う歩留低下を伴わずに、セルノードに電荷容量を付加して、ソフトエラー耐性に優れた半導体記憶装置を提供することを目的とする。
【００１４】
また、本発明は、セルノードに対する電荷容量の付加のために必要な製造工程数が少なく、電荷容量の付加に伴う歩留低下を抑制することができる半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本願の請求項１に係る発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧ラインと接地電圧ラインとの間に直列接続されるとともに、それらのゲートが同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、上記第１のドライバトランジスタと同様に上記電源電圧ラインと接地電圧ラインとの間に直列接続されるとともに、それらのゲートが同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタにおける活性領域と上記第１のドライバトランジスタにおける活性領域とを接続させ、更に、上記第２のロードトランジスタ及び第２のドライバトランジスタのゲートに接続する第１のセルノードと、上記第２のロードトランジスタにおける活性領域と上記第２のドライバトランジスタにおける活性領域とを接続させ、更に、上記第１のロードトランジスタ及び第１のドライバトランジスタのゲートに接続する第２のセルノードと、上記第１のセルノードと第１のビットラインとの間に接続され、そのゲートがワードラインに接続された第１のアクセストランジスタと、上記第２のセルノードと上記第１のビットラインと対をなす第２のビットラインとの間に接続され、そのゲートが上記ワードラインに接続された第２のアクセストランジスタと、上記第１及び第２のセルノードとともに電荷容量体を構成すべく、該第１及び第２のセルノードの上側に、該セルノードの両方を共通して覆い、第１及び第２のセルノードと導電膜との間に絶縁膜が挟まれるように形成される絶縁膜及び導電膜と、を有していることを特徴としたものである。
【００１６】
また、本願の請求項２に係る発明は、請求項１に係る発明において、上記各メモリセルでは、上記第１及び第２のドライバトランジスタが、それぞれ、半導体基板上の両側に形成された第１導電型ウェル領域のいずれか一方の上に構成されるとともに、上記第１及び第２のロードトランジスタが、共に、上記半導体基板上の中央に形成された第２導電型ウェル領域の上に構成されており、上記第１のセルノードが、上記第１のドライバトランジスタが構成される第１導電型ウェル領域と、上記第１のロードトランジスタが構成される第２の導電型のウェル領域とを掛け渡すように配設されるとともに、上記第２のセルノードが、上記第２のドライバトランジスタにおける活性領域が構成される第１の導電型のウェル領域と第２のロードトランジスタが構成される第２の導電型のウェル領域とを掛け渡すように配設されていることを特徴としたものである。
【００１７】
更に、本願の請求項３に係る発明は、請求項１又は２に係る発明において、上記第１及び第２のセルノードが、上記各トランジスタ上に堆積された層間絶縁膜に形成された溝に導電材が埋め込まれてなることを特徴としたものである。
【００１８】
また、更に、本願の請求項４に係る発明では、請求項１〜３に係る発明のいずれか一において、上記電荷容量体を構成する導電膜に対して電源電圧が印加され、上記導電膜と上記各ロードトランジスタにおける活性領域に接続する電源電圧供給用のコンタクト配線との間隔が、上記導電膜と上記各ビットラインに接続するコンタクト配線及び上記各ドライバトランジスタにおける活性領域に接続する接地電圧供給用のコンタクト配線との間隔より短く設定されていることを特徴としたものである。
【００１９】
また、更に、本願の請求項５に係る発明では、請求項１〜３に係る発明のいずれか一において、上記電荷容量体を構成する導電膜に対して電源電圧が印加され、上記導電膜が、上記各ロードトランジスタにおける活性領域に接続する電源電圧供給用のコンタクト配線に接続するように形成され、上記電源電圧ラインとして機能することを特徴としたものである。
【００２０】
また、更に、本願の請求項６に係る発明では、請求項１〜３に係る発明のいずれか一において、上記電荷容量体を構成する導電膜に対して接地電圧が印加され、上記導電膜と上記各ドライバトランジスタにおける活性領域に接続する接地電圧供給用のコンタクト配線との間隔が、上記導電膜と上記各ビットラインに接続するコンタクト配線及び上記各ロードトランジスタにおける活性領域に接続する電源電圧供給用のコンタクト配線との間隔より短く設定されていることを特徴としたものである。
【００２１】
また、更に、本願の請求項７に係る発明では、請求項１〜３に係る発明のいずれか一において、上記電荷容量体を構成する導電膜に対して接地電圧が印加され、上記導電膜が、上記各ドライバトランジスタにおける活性領域に接続する接地電圧供給用のコンタクト配線に接続するように形成され、上記接地電圧ラインとして機能することを特徴としたものである。
【００２２】
また、更に、本願の請求項８に係る発明では、請求項８に係る発明において、上記導電膜及び接地電圧供給用のコンタクト配線が、隣接するメモリセルと共有可能に形成されることを特徴としたものである。
【００２３】
また、更に、本願の請求項９に係る発明では、請求項１〜８に係る発明のいずれか一において、上記第１及び第２のセルノードの表面が、その周辺面から少なくとも一部で突出するように形成されることを特徴としたものである。
【００２４】
また、更に、本願の請求項１０に係る発明では、請求項１〜９に係る発明のいずれか一において、上記第１及び第２のセルノードの表面が粗面状にされることを特徴としたものである。
【発明の効果】
【００２５】
上記の説明から明らかなように、本願の請求項１に係る発明によれば、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧ラインと接地電圧ラインとの間に直列接続されるとともに、それらのゲートが同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、上記第１のドライバトランジスタと同様に上記電源電圧ラインと接地電圧ラインとの間に直列接続されるとともに、それらのゲートが同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタにおける活性領域と上記第１のドライバトランジスタにおける活性領域とを接続させ、更に、上記第２のロードトランジスタ及び第２のドライバトランジスタのゲートに接続する第１のセルノードと、上記第２のロードトランジスタにおける活性領域と上記第２のドライバトランジスタにおける活性領域とを接続させ、更に、上記第１のロードトランジスタ及び第１のドライバトランジスタのゲートに接続する第２のセルノードと、上記第１のセルノードと第１のビットラインとの間に接続され、そのゲートがワードラインに接続された第１のアクセストランジスタと、上記第２のセルノードと上記第１のビットラインと対をなす第２のビットラインとの間に接続され、そのゲートが上記ワードラインに接続された第２のアクセストランジスタと、上記第１及び第２のセルノードとともに電荷容量体を構成すべく、該第１及び第２のセルノードの上側に、該セルノードの両方を共通して覆い、第１及び第２のセルノードと導電膜との間に絶縁膜が挟まれるように形成される絶縁膜及び導電膜と、を有しているため、セル面積の増大なく、ソフトエラー対策用の電荷容量を付加することができ、これにより、ソフトエラー耐性に優れた半導体記憶装置を実現することができる。
【００２６】
また、本願の請求項２に係る発明によれば、上記各メモリセルでは、上記第１及び第２のドライバトランジスタが、それぞれ、半導体基板上の両側に形成された第１導電型ウェル領域のいずれか一方の上に構成されるとともに、上記第１及び第２のロードトランジスタが、共に、上記半導体基板上の中央に形成された第２導電型ウェル領域の上に構成されており、上記第１のセルノードが、上記第１のドライバトランジスタが構成される第１導電型ウェル領域と、上記第１のロードトランジスタが構成される第２の導電型のウェル領域とを掛け渡すように配設されるとともに、上記第２のセルノードが、上記第２のドライバトランジスタにおける活性領域が構成される第１の導電型のウェル領域と第２のロードトランジスタが構成される第２の導電型のウェル領域とを掛け渡すように配設されているため、上記各セルノードを比較的長く設定可能であり、容量の面積を大きくすることができる。
【００２７】
更に、本願の請求項３に係る発明によれば、上記第１及び第２のセルノードが、上記各トランジスタ上に堆積された層間絶縁膜に形成された溝に導電材が埋め込まれてなるため、各セルノードを連続的に太く形成することが可能であり、電荷容量体の電荷供給を安定化させることができる。
【００２８】
また、更に、本願の請求項４に係る発明によれば、上記電荷容量体を構成する導電膜に対して電源電圧が印加され、上記導電膜と上記各ロードトランジスタにおける活性領域に接続する電源電圧供給用のコンタクト配線との間隔が、上記導電膜と上記各ビットラインに接続するコンタクト配線及び上記各ドライバトランジスタにおける活性領域に接続する接地電圧供給用のコンタクト配線との間隔より短く設定されているため、導電膜をより大きく形成することができ、一層大きな電荷容量を確保することができる。
【００２９】
また、更に、本願の請求項５に係る発明によれば、上記電荷容量体を構成する導電膜に対して電源電圧が印加され、上記導電膜が、上記各ロードトランジスタにおける活性領域に接続する電源電圧供給用のコンタクト配線に接続するように形成され、上記電源電圧ラインとして機能するため、導電膜をより大きく形成することができ、一層大きな電荷容量を確保することができる。また、配線数を減らすことができ、製品の歩留を向上させることができる。
【００３０】
また、更に、本願の請求項６に係る発明によれば、上記電荷容量体を構成する導電膜に対して接地電圧が印加され、上記導電膜と上記各ドライバトランジスタにおける活性領域に接続する接地電圧供給用のコンタクト配線との間隔が、上記導電膜と上記各ビットラインに接続するコンタクト配線及び上記各ロードトランジスタにおける活性領域に接続する電源電圧供給用のコンタクト配線との間隔より短く設定されているため、導電膜をより大きく形成することができ、一層大きな電荷容量を確保することができる。
【００３１】
また、更に、本願の請求項７に係る発明によれば、上記電荷容量体を構成する導電膜に対して接地電圧が印加され、上記導電膜が、上記各ドライバトランジスタにおける活性領域に接続する接地電圧供給用のコンタクト配線に接続するように形成され、上記接地電圧ラインとして機能するため、導電膜をより大きく形成することができ、一層大きな電荷容量を確保することができる。また、配線数を減らすことができ、製品の歩留を向上させることができる。
【００３２】
また、更に、本願の請求項８に係る発明によれば、上記導電膜及び接地電圧供給用のコンタクト配線が、隣接するメモリセルと共有可能に形成されるため、一層大きな電荷容量を確保することができ、また、メモリセルのグラウンド接続を強化することができる。
【００３３】
また、更に、本願の請求項９に係る発明によれば、上記第１及び第２のセルノードの表面が、その周辺面から少なくとも一部で突出するように形成されるため、セルノードに接触する導電膜の面積を大きくすることができ、一層大きな電荷容量の付加を実現することができる。
【００３４】
また、更に、本願の請求項１０に係る発明によれば、上記第１及び第２のセルノードの表面が粗面状にされるため、セルノードに接触する導電膜の面積を更に大きくすることができ、一層大きな電荷容量の付加を実現することができる。
【図面の簡単な説明】
【００３５】
【図１】典型的な電荷容量付加タイプのフルＣＭＯＳ型メモリセルの回路図である。
【図２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における状態を示す第１の平面レイアウトである。            （ｂ）上記実施の形態１に係るメモリセルの製造工程における状態を示す第２の平面レイアウトである。            （ｃ）上記実施の形態１に係るメモリセルの製造工程における状態を示す第３の平面レイアウトである。            （ｄ）上記実施の形態１に係るメモリセルの製造工程における状態を示す第４の平面レイアウトである。            （ｅ）上記実施の形態１に係るメモリセルの製造工程における状態を示す第５の平面レイアウトである。
【図３】図２の（ｅ）中のＩ−Ｉ線に沿った断面において、上記メモリセルの製造工程における各状態を示す図である。
【図４】図２の（ｅ）中のＩＩ−ＩＩ線に沿った断面において、上記メモリセルの製造工程における各状態を示す図である。
【図５】図２の（ｅ）中のＩＩＩ−ＩＩＩ線に沿った断面において、上記メモリセルの製造工程における各状態を示す図である。
【図６】図２の（ｅ）中のＩＶ−ＩＶ線に沿った断面において、上記メモリセルの製造工程における各状態を示す図である。
【図７】上記メモリセルに含まれる電荷容量体の形成プロセスにおける各状態を示す縦断面説明図である。
【図８】（ａ）本発明の実施の形態２に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。            （ｂ）上記実施の形態２に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｅ）に対応した状態を示す平面レイアウトである。
【図９】図８の（ｂ）におけるＶ―Ｖ線に沿った縦断面説明図である。
【図１０】図８の（ｂ）におけるＶＩ―ＶＩ線に沿った縦断面説明図である。
【図１１】図８の（ｂ）におけるＶＩＩ―ＶＩＩ線に沿った縦断面説明図である。
【図１２】図８の（ｂ）におけるＶＩＩＩ―ＶＩＩＩ線に沿った縦断面説明図である。
【図１３】本発明の実施の形態３に係るメモリセルに含まれるセルノード及び電荷容量体の形成プロセスにおける各状態を示す図である。
【図１４】本発明の実施の形態４に係るメモリセルに含まれるセルノード及び電荷容量体の形成プロセスにおける各状態を示す図である。
【図１５】本発明の実施の形態５に係るセルノード及び電荷容量体の各種の変形例を示す図である。
【図１６】本発明の実施の形態６に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。
【図１７】上記実施の形態６に係るフルＣＭＯＳ型メモリセルの製造工程における図６の（ｇ）に対応した状態を示す縦断面説明図である。
【図１８】上記実施の形態６に係るＣＭＯＳ型メモリセルの回路図である。
【図１９】本発明の実施の形態７に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。
【図２０】上記実施の形態７に係るフルＣＭＯＳ型メモリセルの製造工程における図６の（ｇ）に対応した状態を示す縦断面説明図である。
【図２１】上記実施の形態７に係るＣＭＯＳ型メモリセルの回路図である。
【図２２】本発明の実施の形態８に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。
【図２３】隣接する４つの上記実施の形態８に係るフルＣＭＯＳ型メモリセルにおいて絶縁膜及び導電膜が共有される態様を示す平面レイアウトである。
【図２４】従来のフルＣＭＯＳ型メモリセルにおけるソフトエラーの発生プロセスを示す。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。なお、以下では、メモリセルとして、対称性の高いセルとして知られる横長型のメモリセルを取り上げて説明する。
【００３７】
実施の形態１．
図１の（ａ）及び（ｂ）は、ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。図１の（ａ）及び（ｂ）に示す両回路は等価回路であり、図１の（ａ）では、各構成部品が、横長型のメモリセルの実構造に対応して配置され、また、一方、図１の（ｂ）では、各構成部品が、回路図が簡略化・明瞭化されるように配置されている。
【００３８】
このメモリセル１０は、一般的な６トランジスタ・セル構造を有するもので、トランジスタとして、第１のｐ型バルクロードトランジスタ（以下、第１のロードトランジスタという）３と、第２のｐ型バルクロードトランジスタ（以下、第２のロードトランジスタという）４と、第１のｎ型バルクドライバトランジスタ（以下、第１のドライバトランジスタという）５と、第２のｎ型バルクドライバトランジスタ（以下、第２のドライバトランジスタという）６と、第１のｎ型バルクアクセストランジスタ（以下、第１のアクセストランジスタという）７と、第２のｎ型バルクアクセストランジスタ（以下、第２のアクセストランジスタという）８と、を有している。
【００３９】
第１のロードトランジスタ３及び第１のドライバトランジスタ５は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第１のロードトランジスタ３のドレインと第１のドライバトランジスタ５のソースとが接続され、また、第１のロードトランジスタ３のソースが電圧入力端子１に、第１のドライバトランジスタ５のドレインが接地端子２に接続され、更に、両トランジスタ３，５のゲートが同一の配線に対して共通に接続されている。
【００４０】
同様に、第２のロードトランジスタ４及び第２のドライバトランジスタ６は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第２のロードトランジスタ４のドレインと第２のドライバトランジスタ６のソースとが接続され、また、第２のロードトランジスタ４のソースが電圧入力端子１に、第２のドライバトランジスタ６のドレインが接地端子２に接続され、更に、両トランジスタ４，６のゲートが同一の配線に対して共通に接続されている。
【００４１】
また、第１のアクセストランジスタ７のドレインは、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースが接続される配線に対して接続され、また、そのソースは、第１のビットライン（ＢｉｔＬ）に接続され、更に、そのゲートは、ワードライン（ＷＬ）に接続されている。他方、第２のアクセストランジスタ８のドレインは、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースが接続される配線に対して接続され、また、そのソースは、第２のビットライン（Ｂｉｔ♯Ｌ）に接続され、更に、そのゲートは、ワードライン（ＷＬ）に接続されている。
【００４２】
また、メモリセル１０は、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースに接続し、また、第１のアクセストランジスタ７のドレインに接続し、更に、第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲートに接続するセルノードＮ１と、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースに接続し、また、第２のアクセストランジスタ８のドレインに接続し、更に、第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲートに接続するセルノードＮ２と、を有している。
【００４３】
更に、このメモリセル１０は、所定以上のソフトエラー耐性を確保するために、セルノードＮ１及びＮ２に対してそれぞれ接続される電荷容量コンデンサ９を有している。詳しくは後述するが、電荷容量コンデンサ９は、セルノードＮ１及びＮ２とこれらセルノードに対して形成される絶縁膜及び導電膜とにより構成されるもので、以下では、「電荷容量体」と呼ばれる。
【００４４】
図２の（ａ）〜（ｅ）は、それぞれ、本発明の実施の形態１に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。まず、図２の（ａ）は、メモリセルの製造工程における第１の状態を示しており、ここでは、半導体基板に対し、ウェル形成，フィールド形成，ゲート形成等が行なわれることにより、図１に示す６つのトランジスタが構成されている。より具体的には、第１，第２，第３及び第４の活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄがカラム方向（図中の上下方向）に沿って並列して配置されており、第１の活性層１１Ａが半導体基板平面上の両側に形成されたＰウェル領域（第１導電型ウェル領域）の一方（図中左側）において、また、第２及び第３の活性層１１Ｂ及び１１Ｃが半導体基板平面上の中央に形成されたＮウェル領域（第２導電型ウェル領域）において、更に、第４の活性層１１Ｄが半導体基板平面上の両側に形成されたＰウェル領域の他方（図中右）において配置されている。
【００４５】
また、図２の（ａ）に示すように、これら活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの上側には、第１，第２，第３，第４のゲート配線１２Ａ，１２Ｂ，１２Ｃ，１２Ｄがロウ方向（図中の左右方向）に沿って並列して形成される。第１のゲート配線１２Ａは、第１，第２，第３の活性層１１Ａ，１１Ｂ，１１Ｃを横切るように、第２のゲート配線１２Ｂは、第４の活性層１１Ｄを横切るように、また、第３のゲート配線１２Ｃは、第１の活性層１１Ａを横切るように、更に、第４のゲート配線１２Ｄは、第２，第３，第４の活性層１１Ｂ，１１Ｃ，１１Ｄを横切るように配置されている。
【００４６】
各構成部品の配置が実際の構造に対応する図１の（ａ）を参照して分かるように、活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄにおいては、それぞれ、トランジスタが構成される。すなわち、第１の活性層１１Ａでは、第１のドライバトランジスタ５及び第１のアクセストランジスタ７が構成され、第２の活性層１１Ｂでは、第１のロードトランジスタ３が構成される。また、第３の活性層１１Ｃでは、第２のロードトランジスタ４が構成され、更に、第４の活性層１１Ｄでは、第２のドライバトランジスタ６及び第２のアクセストランジスタ８が構成される。
【００４７】
このような構成によれば、第１のゲート配線１２Ａによって、活性層１１Ａ及び１１Ｂにてそれぞれ構成される第１のドライバトランジスタ５及び第１のロードトランジスタ３が同電位となり、また、第４のゲート配線１２Ｄによって、活性層１１Ｃ及び１１Ｄにてそれぞれ構成される第２のロードトランジスタ４及び第２のドライバトランジスタ６が同電位となる。更に、第２及び第３のゲート配線１２Ｂ及び１２Ｃは、それぞれ、第４及び第１の活性層１１Ｄ及び１１Ａとともに、第２及び第１のアクセストランジスタ８及び７を構成している。これら第２及び第３のゲート配線１２Ｂ及び１２Ｃは、また、第２及び第１のアクセストランジスタ８及び７のゲート（不図示）と共通である。
【００４８】
続いて、図２の（ｂ）は、メモリセルの製造工程における第２の状態を示しており、ここでは、タングステンダマシン配線（以下、Ｗダマシンと表記）からなるノード配線、及び、ワードライン（ＷＬ）／第１のビットライン（ＢｉｔＬ）／第２のビットライン（Ｂｉｔ＃Ｌ）／電源電圧ライン（ＶｄｄＬ）／接地電圧ライン（ＶｓｓＬ）に接続されるためのダマシン配線が形成されている。
【００４９】
具体的には、第１の活性層１１Ａの一端部（第１のドライバトランジスタ５のソース）を接地電圧ラインＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ａと、第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のソース）を電源電圧ラインＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｂと、第４の活性層１１Ｄの一端部（第２のアクセストランジスタ８のソース）を第２のビットラインＢｉｔ＃Ｌへ導くダマシン配線１３Ｃと、ゲート配線１２Ｃの一端部（第１のアクセストランジスタ７のゲート）を第１のビットラインＢｉｔＬへ導くダマシン配線１３Ｄと、第１の活性層１１Ａの途中部（第１のアクセストランジスタ７のドレイン及び第１のドライバトランジスタ５のドレイン）と第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のドレイン）とゲート配線１２Ｄ（第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲートを繋げるゲート配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｅと、第４の活性層１１Ｄの途中部（第２のアクセストランジスタ８のドレイン及び第２のドライバトランジスタ６のドレイン）と第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のドレイン）とゲート配線１２Ａ（第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲートを繋げるゲート配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｆと、ゲート配線１２Ｂの一端部（第２のアクセストランジスタ８のゲート）を第２のビットラインＢｉｔ＃Ｌへ導くダマシン配線１３Ｇと、第１の活性層１１Ａの一端部（第１のアクセストランジスタ７のソース）を第１のビットラインＢｉｔＬへ導くダマシン配線１３Ｈと、第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のソース）を電源電圧ラインＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｉと、第４の活性層１１Ｄの一端部（第２のドライバトランジスタ６のソース）を接地電圧ラインＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ｊとが形成されている。
【００５０】
略Ｌ字状のダマシン配線１３Ｅ及び１３Ｆは、それぞれ、図１に示すメモリセル１０におけるセルノードＮ１及びＮ２に対応するものであり、図２の（ｂ）からよく分かるように、ダマシン配線１３Ｅは、第１のロードトランジスタ３における活性領域（すなわち第２の活性層１１Ｂ）と第１のドライバトランジスタ５における活性領域（すなわち第１の活性層１１Ａ）とを接続させ、第１のドライバトランジスタ５が構成されるＰウェル領域と第１のロードトランジスタ３が構成されるＮウェル領域とを掛け渡すように配設され、他方、ダマシン配線１３Ｆは、第２のロードトランジスタ４における活性領域（すなわち第３の活性層１１Ｃ）と第２のドライバトランジスタ６における活性領域（すなわち第４の活性層１１Ｄ）とを接続させ、第２のドライバトランジスタ６が構成されるＰウェル領域と上記第２のロードトランジスタ４が構成されるＮウェル領域とを掛け渡すように配設されている。
【００５１】
なお、本発明に係るフルＣＭＯＳ型のメモリセルを備えたＳＲＡＭは、かかる配線構造を備えたメモリセルが複数配列されて構成されるものであるが、ダマシン配線１３Ｅ及び１３Ｆを除き、他のダマシン配線１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊは、隣接するメモリセル間で共有される。
【００５２】
図２の（ｃ）は、メモリセルの製造工程における第３の状態を示しており、ここでは、ソフトエラー対策用に、電荷容量が付加されている。具体的には、図２の（ｂ）に示す段階にあるメモリセルの上側に、セルノードＮ１及びＮ２であるＬ字状のダマシン配線１３Ｅ及び１３Ｆにのみ接触されるように、プレート状に形成された絶縁膜１４が設けられ、更に、この絶縁膜１４の表面に、絶縁膜１４とほぼ同じ形状をもつ導電膜１５が重ねられている。ここでは、導電膜１５がダマシン配線１３Ａ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｊに接触しないように、両者の間にはそれぞれ十分なマージンがとられている。
【００５３】
このように、本実施の形態１では、絶縁膜１４及び導電膜１５を、セルノードＮ１及びＮ２と導電膜１５との間に絶縁膜が挟まれるように、セルノードＮ１及びＮ２上に直接に形成することにより、電荷容量体が構成されており、これによって、ソフトエラー対策用の電荷容量が付加されることになる。
【００５４】
図２の（ｄ）は、メモリセルの製造工程における第４の状態を示しており、複数の１層金属配線が、ロウ方向に沿って設けられている。なお、この図２の（ｄ）では、図面の複雑化を避け、活性層及びゲート配線が省略されている。具体的には、１層金属配線１７Ａ，１７Ｂ，１７Ｃ，１７Ｅ，１７Ｆ，１７Ｇが、それぞれ、スタックドビアコンタクト（以下、ＳＶコンタクトと表記）１６Ａ，１６Ｂ，１６Ｃ，１６Ｆ，１６Ｇ，１６Ｈを介して、ダマシン配線１３Ａ，１３Ｂ，１３Ｃ，１３Ｈ，１３Ｉ，１３Ｊに接続されている。また、ワードラインＷＬをなす１層金属配線１７Ｄが、その両端近傍で、それぞれ、他の１層金属配線と同様に、ＳＶコンタクト１６Ｄ及び１６Ｅを介して、ダマシン配線１３Ｄ及び１３Ｇに接続されている。
【００５５】
１層金属配線１７Ａ，１７Ｂ，１７Ｃは、それぞれ、接地電圧ラインＶｓｓＬ，電源電圧ラインＶｄｄＬ，第２のビットラインＢｉｔ＃Ｌに接続される。また、ワードラインＷＬをなす１層金属配線１７Ｄは、その両端側で、それぞれ、ダマシン配線１３Ｄ及び１３Ｇを介して、第１及び第２のアクセストランジスタ７及び８のゲートをなすゲート配線１２Ｃ及び１２Ｂに接続される。更に、１層金属配線１７Ｅ，１７Ｆ，１７Ｇは、それぞれ、第１のビットラインＢｉｔＬ，電源電圧ラインＶｄｄＬ，接地電圧ラインＶｓｓＬに接続される。
【００５６】
なお、本発明に係るフルＣＭＯＳ型のメモリセルを備えたＳＲＡＭは、前述したように、かかる配線構造を備えたメモリセルが複数配列されて構成されるものであるが、全ての１層金属配線１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，１７Ｇは、隣接するメモリセル間で共有される。
【００５７】
図２の（ｅ）は、メモリセルの製造工程における第５の状態を示しており、ここでは、複数の２層金属配線が、カラム方向に沿って設けられている。具体的には、接地電圧ラインＶｓｓＬをなす２層金属配線１９Ａが、１層金属配線１７Ａ上を通過するように位置決めされ、ＳＶコンタクト１８Ａを介して、１層金属配線１７Ａに接続されている。また、第１のビットラインＢｉｔＬをなす２層金属配線１９Ｂが、１層金属配線１７Ｅ上を通過するように位置決めされ、ＳＶコンタクト１８Ｂを介して、１層金属配線１７Ｅに接続されている。更に、電源電圧ラインＶｄｄＬをなす２層金属配線１９Ｃが、１層金属配線１７Ｂ及び１７Ｆ上を通過するように位置決めされ、それぞれ、ＳＶコンタクト１８Ｃ及び１８Ｄにより、１層金属配線１７Ｂ及び１７Ｇに接続されている。また、更に、第２のビットラインＢｉｔ＃Ｌをなす２層金属配線１９Ｄが、第１層金属配線１７Ｃ上を通過するように位置決めされ、ＳＶコンタクト１８Ｅにより、１層金属配線１７Ｃに接続されている。また、更に、接地電圧ラインＶｓｓＬをなす２層金属配線１９Ｅが、１層金属配線１７Ｇ上を通過するように位置決めされ、ＳＶコンタクト１８Ｆにより、１層金属配線１７Ｇに接続されている。
【００５８】
なお、本発明に係るフルＣＭＯＳ型のメモリセルを備えたＳＲＡＭは、前述したように、かかる配線構造を備えたメモリセルが複数配列されて構成されるものであるが、全ての２層金属配線１９Ａ〜１９Ｅは、ＳＲＡＭ内の隣接するメモリセル間で共有される。
【００５９】
次に、図３〜６の断面図を参照しながら、かかる多層構造を備えたメモリセルの製造工程について詳しく説明する。図３，４，５及び６は、それぞれ、図２の（ｅ）におけるＩ−Ｉ線，ＩＩ−ＩＩ線，ＩＩＩ−ＩＩＩ線及びＩＶ−ＩＶ線に沿った縦断面図に示される状態に至るまでのフローを示す図である。なお、ここでは、カラム方向に沿った断面図である図４及び５は、隣接する複数のメモリセルにわたって図示されている。このフローでは、まず、半導体基板上で、活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが生成されるようにフィールド形成を行なう。このとき、活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ（図３では活性層１１Ｂは不図示）以外の部分には、素子分離用酸化膜２０を形成する。この工程までの各断面における状態を、図３〜６の（ａ）に示す。
【００６０】
続いて、不純物をイオン注入してウェルを形成する。そして、ゲート酸化膜の堆積後に、ポリシリコンを堆積させて、ゲート配線１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを形成する。その後、各トランジスタを形成するための注入及びパターニングを行なう。この工程までの各断面における状態を、図３〜５の（ｂ）に示す。
【００６１】
また、ゲート配線１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの側面側に、サイドウォール２１を形成する。このサイドウォール２１には、酸化膜エッチングに際してストッパとなる材料が使用される。その後、イオン注入により不純物を注入し、ソース／ドレインを形成する。更に、ＣｏＳｉ２膜２２を堆積させる。そして、ＳｉＮからなるエッチングストッパ膜２３をＣｏＳｉ２膜２２上に堆積させる。この工程までの各断面における状態を、図３〜５の（ｃ）及び図６の（ｂ）に示す。
【００６２】
続いて、平坦化絶縁膜２４を堆積させ、タングステンダマシン配線用マスクで平坦化絶縁膜２４をエッチングして、配線用溝２４ａを形成する。このエッチングはエッチングストッパ膜２３で制止される。そして、平坦化絶縁膜２４がエッチングされた後に露出するエッチングストッパ膜２３を除去する。この工程までの各断面における状態を、図３〜５の（ｄ）及び図６の（ｃ）に示す。
【００６３】
その後、タングステンを配線用溝２４ａに埋め込み、接続配線（タングステン配線）を形成する。次に、表面を平坦化し、配線用溝２４ａ内にのみタングステンが残るようにする。更に、絶縁膜１４を堆積させ、その絶縁膜１４の表面に導電膜１５を堆積させる。続いて、図２の（ｃ）に示す電荷容量体の平面形状を有するように、絶縁膜１４及び導電膜１５をエッチングする。この工程までの各断面における状態を、図３〜５の（ｅ）及び図６の（ｄ）に示す。
【００６４】
また、更に、エッチングストッパ層２６及び平坦化絶縁膜２７を堆積させる。更に、スタックドビアコンタクト用の孔を開ける。この孔開けは、エッチングストッパ膜２４で制止される。平坦化絶縁膜２７がエッチングされた後に露出するエッチングストッパ膜２６を除去する。この工程までの各断面における状態を、図３〜５の（ｆ）及び図６の（ｅ）に示す。
【００６５】
続いて、スタックドビアコンタクト１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，１６Ｅ，１６Ｆ，１６Ｇ，１６Ｈとしてタングステン（Ｗ）を孔に埋め込み、それ以外のタングステンを除去する。更に、全面に１層金属配線用のメタルを堆積させ、１層金属マスク（不図示）によって、１層金属配線以外をエッチングする。その後、層間膜２８を堆積させる。この工程までの各断面の状態を、図３〜５の（ｇ）及び図６の（ｆ）に示す。なお、この実施の形態１では、配線用溝２４ａやスタックドビア用の孔に埋め込む金属としてタングステンが用いられるが、これに限定されることなく、例えば銅などの他の金属が用いられてもよい。
【００６６】
その後、スタックドビアコンタクト用の孔（不図示）を開ける。そして、タングステンをこの孔に埋め込み、それ以外のタングステンをエッチングする。その後、２層金属配線用のメタルを堆積させ、エッチングする。この工程までの断面の状態を、図３の（ｈ）及び図６の（ｇ）に示す。
【００６７】
特に図示しないが、かかるプロセスの後には、更に層間膜を堆積させ、スタックドビアコンタクト用の孔を開ける。そして、スタックドビアコンタクト用の孔を開け、その孔に対するタングステンの埋込みを行なう。最後に、３層金属配線用のメタルの堆積及びエッチングを行なう。
【００６８】
図７（ａ）〜（ｆ）を参照して、セルノードＮ１及びＮ２とこれらセルノード上に形成された絶縁膜１４及び導電膜１５とにより構成される電荷容量体の形成フローを詳しく説明する。なお、図７は、図６の断面に対応するもので、ここでは、平坦化絶縁膜２４及びダマシン配線１３Ｅ，１３Ｆから上方にある層が示されている。図７の（ａ）に示すように、平坦化絶縁膜２４に設けられたタングステンダマシン配線用溝２４ａにタングステンが埋め込まれて、タングステンダマシン配線１３Ｅ，１３Ｆが形成されている。
【００６９】
電荷容量体の形成に際しては、まず、図７の（ｂ）に示すように、平坦化膜２４及びダマシン配線１３Ｅ，１３Ｆの表面に絶縁膜１４を形成する。次に、図７の（ｃ）に示すように、絶縁膜１４の表面に導電膜１５を形成する。
【００７０】
続いて、図７の（ｄ）に示すように、導電膜１５の表面に、図２の（ｃ）に示す電荷容量体の平面形状を有するレジストを形成する。そして、図７の（ｅ）に示すように、絶縁膜１４及び導電膜１５のエッチングを行なう。その後、図７の（ｆ）に示すように、レジストを除去することによって、図２の（ｃ）に示す電荷容量体の平面形状を有する絶縁膜１４及び導電膜１５を形成することが可能である。
【００７１】
以上のように、この実施の形態１では、セルノードＮ１及びＮ２とこれらセルノード上に形成された絶縁膜１４及び導電膜１５とにより構成される電荷容量体が、図１に示すセルノードＮ１及びＮ２であるダマシン配線１３Ｅ及び１３Ｆ上に直接形成され、メモリセル内に作り込まれることにより、セル面積の増大を伴わずに、ソフトエラー対策としての電荷容量を増やし、ソフトエラー耐性の高いメモリセルを実現することができる。この場合には、電荷容量の付加が１枚のマスクだけで実施可能であり、歩留りの低下や製造コストの増大を抑制することができる。
【００７２】
また、この実施の形態１では、セルノードＮ１が、第１のドライバトランジスタ５が構成されるＰウェル領域と第１のロードトランジスタ３が構成されるＮウェル領域とを掛け渡すように配設され、他方、セルノードＮ２が、第２のドライバトランジスタ６が構成されるＰウェル領域と第２のロードトランジスタ４が構成されるＮウェル領域とを掛け渡すように配設されるため、これらのセルノードが比較的長く設定可能であり、ソフトエラー対策としての電荷容量を大きくすることができる。
【００７３】
更に、この実施の形態１では、セルノードＮ１，Ｎ２が、各トランジスタ上に堆積された層間絶縁膜２４に形成された配線用溝２４ａに導電材が埋め込まれてなるものであるため、各セルノードを連続的に太く形成することが可能であり、電荷容量体の電荷供給を安定化させることができる。
【００７４】
また、更に、動作に際して、導電膜１５に対して、第１及び第２のロードトランジスタ３及び４のソース側の電源電圧Ｖｄｄが印加される場合には、導電膜１５と電源電圧ラインＶｄｄＬに接続されるダマシン配線１３Ｂ及び１３Ｉとの間隔をなくす、若しくは、導電膜１５と各接地電圧ライン又は各ビットラインに接続するダマシン配線との間隔より短く設定することが可能となり、これにより、導電膜１５をより大きく形成することができ、一層大きな電荷容量を付加することができる。
【００７５】
また、更に、この実施の形態１では、対称性の高いセルである横長型のメモリセルが適用され、トランジスタや電荷容量体を含む各種の構成部材が対称的に配置されるため、転写等の方向性を伴う作業に起因する歩留り低下を抑制することができる。
【００７６】
以下、本発明の他の実施の形態について説明する。なお、以下では、上記実施の形態１における場合と同じものには同一の符号を付し、それ以上の説明を省略する。
【００７７】
実施の形態２．
図８は、本発明の実施の形態２に係るフルＣＭＯＳ型のメモリセルの製造工程の各段階についての平面レイアウトであり、図８の（ａ）及び（ｂ）は、それぞれ、図２の（ｃ）及び（ｅ）に対応する。上記実施の形態１では、電荷容量体を構成する導電膜１５に対して電源電圧（Ｖｄｄ）が印加された場合について説明したが、これに限定されることなく、電荷容量体を構成する導電膜に対して接地電圧（Ｖｓｓ）を印加し、導電膜の電位を第１及び第２のドライバトランジスタ５及び６のソースと同電位としてもよい。この場合には、図８の（ａ）に示すように、導電膜３５と各電源電圧ライン又は各ビットラインに接続するダマシン配線１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｉとが接触しないよう両者の間に十分なマージンがとられる一方で、導電膜３５と接地電圧ライン（ＶｓｓＬ）に接続されるダマシン配線１３Ａ及び１３Ｊとの間隔をなくす、若しくは、導電膜３５と各電源電圧ライン又は各ビットラインに接続するダマシン配線との間隔より短く設定することが可能となり、これにより、導電膜３５をより大きく形成することができる。その結果、一層大きな電荷容量を付加することができる。図８の（ｂ）は、フルＣＭＯＳ型のメモリセルの製造工程のほぼ最終の段階についての平面レイアウトである。
【００７８】
図９〜１２は、それぞれ、図８の（ｂ）におけるＶ−Ｖ線，ＶＩ−ＶＩ線，ＶＩＩ−ＶＩＩ線およびＶＩＩＩ−ＶＩＩＩ線に沿った縦断面説明図である。なお、これらの図９〜１２は、それぞれ、実施の形態１に関する図３の（ｈ），図４の（ｇ），図５の（ｇ），図６の（ｇ）に対応するもので、図１１及び１２については、それぞれ、図５の（ｇ）及び図６の（ｇ）と同一であるため、これ以上の説明を省略する。
【００７９】
この実施の形態２では、接地電圧ライン（ＶｓｓＬ）に接続されるダマシン配線１３Ｊとの間のマージンを埋めるべく、セルノードとともに電荷容量体を構成する絶縁膜３４及び導電膜３５がダマシン配線１３Ｊに対して延びるように形成されており、この部分は、図９中の右側に示される絶縁膜３４及び導電膜３５に対応している。
【００８０】
また、この実施の形態２では、接地電圧ライン（ＶｓｓＬ）に接続されるダマシン配線１３Ａとの間のマージンを埋めるべく、セルノードとともに電荷容量体を構成する絶縁膜３４及び導電膜３５がダマシン配線１３Ａに対して延びるように形成されており、これは、図９中の絶縁膜３４及び導電膜３５がほぼ中央から左方に広がる態様にあらわれている。
【００８１】
このように、導電膜３５の電位が、第１及び第２のドライバトランジスタ５及び６のソース側の電位と同電位に設定される場合には、導電膜３５と接地電圧ライン（ＶｓｓＬ）に接続されるダマシン配線１３Ａ及び１３Ｊとの間にはマージンが必要でなく、このため、導電膜３５をより大きく形成することができ、一層大きな電荷容量を付加することができる。
【００８２】
なお、ＳＲＡＭ内のフルＣＭＯＳ型のメモリセルの配列に依っては、メモリセル内の電荷容量体ないし導電膜がロウ方向に連結される一方、カラム方向には分離されることが必要となる場合があるが、電荷容量体ないし導電膜を図８（ａ）に示すような形状にして導電膜の電位を接地電圧に設定すると、カラム方向に隣り合うメモリセル同士では、ダマシン配線１３Ａ，１３Ｊを介して電荷容量体ないし導電膜がカラム方向につながってしまう。このため、上記の場合には、電荷容量体ないし導電膜〜ダマシン配線１３Ｂ，１３Ｉ間に加え、電荷容量体ないし導電膜〜ダマシン配線１３Ａ，１３Ｊ間に十分なマージンをとることが必要である。
【００８３】
実施の形態３．
図１３（ａ）〜（ｆ）は、本発明の実施の形態３に係るメモリセルに含まれるセルノード及び電荷容量体の形成プロセスにおける各状態を示す図である。この実施の形態３では、前述した実施の形態１における場合と異なり、配線用溝及び該配線用溝に連通する凹部を形成した後、これらを同時に埋め込み、セルノード及び電荷容量体を形成する技術（所謂デュアルダマシンプロセス）が採用される。図１３の（ａ）に示す状態では、上記実施の形態１における場合と同様に、活性層１１Ａ，１１Ｂ，１１Ｃ及び１１Ｄが形成された後に、エッチングストッパ膜２３が形成されている。この状態から、表面全域に、図１３の（ｂ）に示すように、平坦化絶縁膜２４を形成した上で、更に、エッチングストッパ層４１及び平坦化絶縁膜４２を堆積させる。
【００８４】
その後、コンタクトマスク（不図示）を用いて、上層側の平坦化絶縁膜４２を、活性層１１Ａ，１１Ｂ，１１Ｃ及び１１Ｄに対応する部位でエッチングする。このエッチングをエッチングストッパ膜４１で制止する。そして、外部に露出したエッチングストッパ膜４１を除去する。このプロセスまでの状態を、図１３の（ｃ）に示す。更に、ノードマスク（不図示）を用いて、下層側の平坦化絶縁膜２４及び上層側の平坦化絶縁膜４２をエッチングする。それぞれのエッチングをエッチングストッパ膜２３及び４１で制止する。そして、外部に露出したエッチングストッパ膜２３及び４１を除去する。このプロセスまでの状態を、図１３の（ｄ）に示す。これにより、平坦化絶縁膜２４内に規定される配線用溝２４ａと、平坦化絶縁膜４２内に規定される該配線用溝２４ａに連通した凹部が形成される。
【００８５】
次に、タングステンを配線用溝２４ａ及び凹部に同時に埋め込み、表面を平坦化して、配線用溝２４ａ及び凹部内にのみタングステンが残るようにする。これにより、配線用溝２４ａ内の接続配線と凹部内のセルノードＮ１及びセルノードＮ２（共に図１参照）とが、それぞれ、タングステン４３Ｅ及び４３Ｆで一体的に形成されることになる。
【００８６】
続いて、表面全域に、絶縁膜１４及び導電膜１５を堆積させる。そして、タングステン４３Ｅ及び４３ＦからなるセルノードＮ１及びＮ２に接触するように、容量形成用マスク（不図示）を用いて、絶縁膜１４及び導電膜１５をエッチングする。
【００８７】
以上のように、この実施の形態３では、配線用溝内の接続配線とセルノードとが一体的に形成されるため、個々に形成する場合に比べ、工程数が少なくて済む。
【００８８】
実施の形態４．
図１４の（ａ）〜（ｅ）は、本発明の実施の形態４に係るメモリセルに含まれるセルノード及び電荷容量体の形成プロセスにおける各状態を示す図である。この実施の形態４では、セルノードＮ１及びＮ２を構成する材料として、タングステンの代わりに、他の導電材（金属材）が採用される。図１４の（ａ）に示す状態では、活性層１１Ａ，１１Ｂ，１１Ｃ及び１１Ｄが形成された後に、エッチングストッパ膜２３が形成されている。この状態から、表面全域に平坦化絶縁膜２４を形成した上で、活性層１１Ａ，１１Ｂ，１１Ｃ及び１１Ｄに対応する部位にて、平坦化絶縁膜２４をエッチングする。その後、外部に露出したエッチングストッパ膜２３を除去する。このプロセスまでの状態を、図１４の（ｂ）に示す。
【００８９】
その後、図１４の（ｃ）に示すように、エッチングされてなる配線用溝２４ａ内にタングステンを埋め込み、表面を平坦化し、配線用溝２４ａ内にのみタングステン５１Ａ，５１Ｂ，５１Ｃ，５１Ｄが残るようにする。更に、金属層を表面全域に堆積させ、ノードマスク（不図示）を用いて、タングステン５１Ａ及び５１Ｂに接続する金属層５３Ｅと、タングステン５１Ｃ及び５１Ｄに接続する金属層５３Ｆとが形成されるようにエッチングする。金属層５３Ｅ及び金属層５３Ｆは、それぞれ、セルノードＮ１及びＮ２をなす。このプロセスまでの状態を、図１４の（ｄ）に示す。
【００９０】
続いて、金属層５３Ｅ及び５３Ｆを含む表面全域に、絶縁膜５４及び導電膜５５を形成した上で、容量形成用マスク（不図示）を用いて、金属層５３Ｅ及び５３Ｆを覆う部分を残すように、絶縁膜５４及び導電膜５５をエッチングする。このプロセスまでの状態を、図１４の（ｅ）に示す。
【００９１】
以上のように、この実施の形態４では、セルノードＮ１及びＮ２が金属層５３Ｅ及び５３Ｆから形成されるため、比較的簡単にセルノードＮ１及びＮ２を構成することが可能である。
【００９２】
実施の形態５．
図１５の（ａ）〜（ｄ）には、それぞれ、本発明の実施の形態５として、メモリセルに含まれるセルノード及び電荷容量部材の第１〜４の変形例を示す。これらの変形例は、全体を通じて、セルノードと、該セルノードと絶縁膜及び導電膜とから構成される電荷容量体とにより決まる総電荷容量の増大を目的とするもので、まず、図１５の（ａ）に示す第１の変形例については、まず、セルノードＮ１及びＮ２をなすタングステン６３Ｅ及び６３Ｆが平坦化絶縁膜２４の上面から所定の高さだけ突出するように形成される。そして、セルノードＮ１及びＮ２とともに電荷容量体を構成する絶縁膜６４及び導電膜６５が、突出したタングステン６３Ｅ及び６３Ｆを完全に被覆するように形成される。このような構造によれば、タングステンが平坦化絶縁膜と面一に形成される場合と比較して、タングステン６３Ｅ及び６３Ｆと絶縁膜６４との接触面積が大きくなり、総電荷容量が大きくなる。
【００９３】
続いて、図１５の（ｂ）に示す第２の変形例については、まず、第１の変形例と同様に、セルノードＮ１及びＮ２をなすタングステン６７Ｅ，６７Ｆが平坦化絶縁膜２４の上面から所定の高さだけ突出するように形成される。更に、この突出した部分の表面が粗面化される。そして、セルノードＮ１及びＮ２とともに電荷容量体を構成する絶縁膜６８及び導電膜６９が、突出したタングステン６７Ｅ及び６７Ｆを完全に被覆するように形成される。このような構造によれば、タングステン６７Ｅ及び６７Ｆと絶縁膜６８との接触面積が、図１５の（ａ）に示す第１の変形例における場合よりも大きくなり、総電荷容量が一層大きくなる。
【００９４】
また、図１５の（ｃ）に示す第３の変形例については、まず、セルノードＮ１及びＮ２をなすタングステン７３Ｅ及び７３Ｆがその周縁部で平坦化絶縁膜２４の上面から所定の高さだけ突出するように形成される。そして、セルノードＮ１及びＮ２とともに電荷容量体を構成する絶縁膜６８及び導電膜６９が、突出した周縁部を含みつつ、タングステン７３Ｅ及び７３Ｆを完全に被覆するように形成される。このような構造によれば、タングステンが平坦化絶縁膜と面一に形成される場合と比較して、タングステン７３Ｅ及び７３Ｆと絶縁膜７４との接触面積が大きくなり、総電荷容量が大きくなる。
【００９５】
更に、図１５の（ｄ）に示す第４の変形例については、まず、第３の変形例と同様に、セルノードＮ１及びＮ２をなすタングステン７７Ｅ及び７７Ｆがその周縁部で平坦化絶縁膜２４の上面から所定の高さだけ突出するように形成される。更に、この突出した部分の表面が粗面化される。そして、セルノードＮ１及びＮ２とともに電荷容量体を構成する絶縁膜７８及び導電膜７９が、突出した周縁部を含みつつ、タングステン７７Ｅ及び７７Ｆを完全に被覆するように形成される。このような構造によれば、タングステン７７Ｅ及び７７Ｆと絶縁膜７８との接触面積が、図１５の（ｃ）に示す第１の変形例における場合よりも大きくなり、総電荷容量が一層大きくなる。
【００９６】
実施の形態６．
図１６は、本発明の実施の形態６に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。この実施の形態６では、上記実施の形態１と同様に電荷容量体を構成する導電膜に対して電源電圧（Ｖｄｄ）が印加される場合に、導電膜を大きく設定しつつ、各メモリセルを構成する配線の数を減らす態様が示される。
【００９７】
このメモリセルにおいては、電荷容量体が、セルノードＮ１，Ｎ２上に絶縁膜８５及び導電膜８６が形成されて構成されるが、図１６に示すように、導電膜８６は、ダマシン配線１３Ａ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｊとの間に十分なマージンをとる一方、電源電圧供給用のダマシン配線１３Ｂ及び１３Ｉの一部と接触して重なり合うように形成されている。これにより、導電膜８６をより大きく形成することができ、一層大きな電荷容量を付加することができる。
【００９８】
また、導電膜８６は、電源電圧供給用のダマシン配線１３Ｂ及び１３Ｉと接触することから、ダマシン配線１３Ｂ及び１３Ｉに対して電源電圧を供給する電源電圧ラインとして機能する。したがって、この実施の形態６では、実施の形態１について参照した図６の（ｇ）に示すようなメモリセルの上層部において電源電圧ラインをなす２層金属配線１９Ｃを設ける必要がない。図１７に、この実施の形態６に係るフルＣＭＯＳ型メモリセルの製造工程における図６の（ｇ）に対応した状態を示す。このように、電源電圧ラインをなす２層金属配線１９Ｃの必要をなくすることにより、メモリセルを構成する配線の数を減らすことができ、製品の歩留を向上させることができる。また、この場合には、メモリセルの上層部における残りの金属配線１９Ａ，１９Ｂ，１９Ｄ，１９Ｅ等の配線の幅や間隔の規制が緩和されるため、配線の電気特性を向上させることができる。なお、図１８は、この実施の形態６に係るＣＭＯＳ型メモリセルの回路図である。
【００９９】
実施の形態７．
図１９は、本発明の実施の形態７に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。この実施の形態７では、上記実施の形態２と同様に電荷容量体を構成する導電膜に対して接地電圧（Ｖｓｓ）が印加される場合に、導電膜を大きく設定しつつ、各メモリセルを構成する配線の数を減らす態様が示される。
【０１００】
このメモリセルにおいては、電荷容量体が、セルノードＮ１，Ｎ２上に絶縁膜８７及び導電膜８８が形成されて構成されるが、図１９に示すように、導電膜８８は、ダマシン配線１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｉとの間に十分なマージンをとる一方、接地電圧供給用のダマシン配線１３Ａ及び１３Ｊの一部と接触して重なり合うように形成されている。なお、この実施の形態７では、ダマシン配線１３Ａ及び１３Ｊが、ロウ方向に隣接するメモリセルの接地電圧供給用のダマシン配線と接触しない長さに設定されている。これにより、導電膜８８をより大きく形成することができ、一層大きな電荷容量を付加することができる。
【０１０１】
また、導電膜８８は、接地電圧供給用のダマシン配線１３Ａ及び１３Ｊと接触することから、ダマシン配線１３Ａ及び１３Ｊに対して電源電圧を供給する接地電圧ラインとして機能する。したがって、この実施の形態７では、実施の形態１について参照した図６の（ｇ）に示すようなメモリセルの上層部において接地電圧ラインをなす２層金属配線１９Ａ，１９Ｅを設ける必要がない。図２０に、この実施の形態７に係るフルＣＭＯＳ型メモリセルの製造工程における図６の（ｇ）に対応した状態を示す。このように、接地電圧ラインをなす２層金属配線１９Ａ，１９Ｅの必要をなくすることにより、メモリセルを構成する配線の数を減らすことができ、製品の歩留を向上させることができる。また、この場合には、メモリセルの上層部における残りの金属配線１９Ｂ，１９Ｃ，１９Ｄ等の配線の幅や間隔の規制が緩和されるため、配線の電気特性を向上させることができる。なお、図２１は、この実施の形態７に係るＣＭＯＳ型メモリセルの回路図である。
【０１０２】
実施の形態８．
図２２は、本発明の実施の形態８に係るフルＣＭＯＳ型メモリセルの製造工程における図２の（ｃ）に対応した状態を示す平面レイアウトである。この実施の形態８では、実施の形態７に係るフルＣＭＯＳ型メモリセルを、更に、その導電膜及び接地電圧供給用のダマシン配線が、隣接するメモリセルと共有可能であるように変形したものが提案されている。具体的には、図２２に示すように、電荷容量体が、セルノードＮ１，Ｎ２上に絶縁膜８１及び導電膜８２が形成されて構成され、ここでは、導電膜８２及び接地電圧供給用のダマシン配線１３Ａ，１３Ｂが互いに接触して重なり合いつつロウ方向に延びるよう形成されている。
【０１０３】
図２３には、隣接する４つのフルＣＭＯＳ型メモリセル８０Ａ，８０Ｂ，８０Ｃ，８０Ｄにおいて絶縁膜８１及び導電膜８２が共有される態様を示す。図の左上及び右下のメモリセル８０Ａ及び８０Ｄが、図２２に示すＣＭＯＳ型メモリセルと同じ各構成の配置構造を有しており、他方、図の右上及び左下のメモリセル８０Ｂ及び８０Ｃは、それぞれ、メモリセル８０Ａ及び８０Ｄと中央線Ｑを基準として線対称をなす配置構造を有している。電荷容量体を構成する絶縁膜８１及び導電膜８２は４つのメモリセル８０Ａ，８０Ｂ，８０Ｃ，８０Ｄにわたり一体化されて形成されている。
【０１０４】
これらのメモリセル８０Ａ，８０Ｂ，８０Ｃ，８０Ｄでは、ロウ方向に隣接して互いに線対称をなすメモリセル８０Ａと８０Ｂとの間で、第２のビットラインＢｉｔ♯Ｌ用のダマシン配線１３Ｇが共有されるとともに、絶縁膜８１，導電膜８２及び接地電圧供給用のダマシン配線１３Ｊが共有される。また、同様に、ロウ方向に隣接して互いに線対称をなすメモリセル８０Ｃと８０Ｄとの間では、第１のビットラインＢｉｔＬ用のダマシン配線１３Ｄが共有されるとともに、絶縁膜８１，導電膜８２及び接地電圧供給用のダマシン配線１３Ａが共有される。
【０１０５】
また、ここでは、カラム方向に隣接するメモリセル８０Ａと８０Ｃとの間で、ダマシン配線１３Ｈ，１３Ｃ及び電源電圧供給用のダマシン配線１３Ｉ，１３Ｂ，接地電圧供給用のダマシン配線１３Ｊ，１３Ａ，絶縁膜８１，導電膜８２が共有され、他方、カラム方向に隣接するメモリセル８０Ｂと８０Ｄとの間で、ダマシン配線１３Ｈ，１３Ｃ及び電源電圧供給用のダマシン配線１３Ｉ，１３Ｂ，接地電圧供給用のダマシン配線１３Ｊ，１３Ａ，絶縁膜８１，８２が共有される。
【０１０６】
以上のように、この実施の形態８では、導電膜８２及び接地電圧供給用のダマシン配線１３Ａ，１３Ｂが、ロウ方向及びカラム方向に隣接するメモリセルと共有可能に一体化されて形成されるため、一層大きな電荷容量を確保することができ、なおかつ、メモリセルのグラウンド接続を強化することができる。
【０１０７】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【符号の説明】
【０１０８】
１  入力端子，２  接地端子，３  第１のロードトランジスタ，４  第２のロードトランジスタ，５  第１のドライバトランジスタ，６  第２のドライバトランジスタ，７  第１のアクセストランジスタ，８  第２のアクセストランジスタ，９  電荷容量体，１０  メモリセル，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ  活性層，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ  ゲート配線，１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊ  ダマシン配線，１４  絶縁膜，１５  導電膜，１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，１６Ｄ，１６Ｅ，１６Ｆ，１６Ｇ，１６Ｈ  スタックドビアコンタクト，１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，１７Ｇ  １層金属配線，１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ  スタックドビアコンタクト，１９Ａ，１９Ｂ，１９Ｃ，１９Ｄ，１９Ｅ  ２層金属配線，Ｎ１  第１のセルノード，Ｎ２  第２のセルノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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