(57)【要約】【課題】読み出し時のリーク電流の低減を図る不揮発性メモリ装置を提供する。【解決手段】極性の異なる電圧を印加することで抵抗状態が変化する抵抗変化素子と印加電圧に応じて前記抵抗変化素子に流れる電流を制限する電流制限素子とを直列に接続してなるメモリセル１、２と、複数のワード線ＷＬ１〜ＷＬ５と、複数のビット線ＢＬ１〜ＢＬ４と、ワード線とビット線とが交差する点でお互いを接続するようにメモリセル１、２を配置してなるメモリアレイと、メモリセル２が接続されたワード線ＷＬ２〜ＷＬ５の１つを選択して読み出し電圧を印加しかつワード線ＷＬ１を接地電圧に接続するローデコーダ及びワード線ドライバ３と、前記読み出し電圧が印加されているワード線に接続されたメモリセル２とメモリセル１との分圧として各ビット線に現れる電圧を所定のしきい値電圧と比較するコンパレータ７とを備える。【選択図】図１
2010049776.tif 000002
【特許請求の範囲】
【請求項１】
極性の異なる電圧を印加することで高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する抵抗変化素子と、印加電圧に応じて前記抵抗変化素子に流れる電流を制限する電流制限素子とが直列に接続されたメモリセルと、
一方向に延設された複数の第１配線と、
前記一方向とは異なる方向に延設された複数の第２配線と、
前記第１配線と前記第２配線とが交差する点でお互いを接続するように前記メモリセルが配置されたメモリアレイと、
前記複数の第１配線の１つを選択し、選択された第１配線に第１電圧を印加するドライバと、
前記選択された第１配線に接続されたメモリセルを選択メモリセルとし、前記選択メモリセルを介して接続される各第２配線を前記第１電圧とは異なる第２電圧に接続する分圧用の抵抗と、
前記第１電圧と前記第２電圧の印加中に、前記分圧用の抵抗と前記選択メモリセルとの分圧として前記第２配線に現れる電圧を所定のしきい値電圧と比較する比較器と
を備える不揮発性メモリ装置。
【請求項２】
前記複数の第１配線のうちの特定の１つを分圧用第１配線とし、前記分圧用第１配線と各前記第２配線との間に接続されたメモリセルを前記分圧用の抵抗とし、
前記ドライバは、前記選択された第１配線に前記第１電圧を印加するとともに、さらに、前記分圧用第１配線に前記第２電圧を印加し、
前記分圧用の抵抗であるメモリセルは、任意の高抵抗状態に固定される
請求項１に記載の不揮発性メモリ装置。
【請求項３】
さらに、前記比較器による比較の結果と当該結果の期待値とが異なる場合に、前記分圧用の抵抗であるメモリセルの抵抗値を、高抵抗状態の範囲内で変更する調整部を備える
請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記メモリセルの電流制限素子は双方向ダイオードである
請求項１から請求項３のいずれか１項に記載の不揮発性メモリ装置。
【請求項５】
前記抵抗変化素子は、タンタルの酸化物を含む抵抗変化膜を一対の電極で挟んでなる
請求項４に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化する抵抗変化素子を用いて電気的にデータの書き込みまたは消去が可能なメモリセルからなる不揮発性メモリを複数個配列した不揮発性メモリ装置に関し、特に、個々のメモリセルが２端子の電流制限素子を有するクロスポイント型の不揮発性メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。そして近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性メモリ装置が強く要望され始めている。また、同時に携帯機器用途が多いため低消費電力への要求も、さらに強まっている。
【０００３】
このような要求に対して、近年、メモリセルがトランジスタのような選択用素子を備えず、記憶素子と電流制御素子（例えばダイオード）とを直列に接続した構成をなし、このメモリセルの両端が直接、ワード線（行選択線）とビット線（列選択線）に接続してメモリアレイを形成するクロスポイント型の不揮発性メモリ装置（以下、クロスポイントメモリともいう）の提案が増えている。
【０００４】
これは選択トランジスタを省くことから、トランジスタに必要なレイアウト面積と制御用配線が無くなり、配線ルールの最小ピッチの高密度なメモリアレイが可能となり、大容量化に適しているためである。特に電気パルスで高速に抵抗変化するＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）では、抵抗変化膜を一対の電極で挟んだシンプルな構造のため、半導体プロセスの配線層やプラグを利用して、非常に高密度なメモリ装置が実現可能であると期待されている。
【０００５】
図１２に示されるクロスポイントメモリ６５は、特許文献１に開示されるクロスポイントメモリであり、行選択線６２と列選択線６０とが交差するポイントにメモリセル６１が配置され、メモリセル６１は抵抗変化素子６４と電流制限素子（ダイオード）６６からなっている。
【０００６】
このダイオード６６は、よく知られた片方向（順方向）に電流が流れる特性を持つ。
図１３は横軸に電圧をとり、縦軸に電流をとった電圧−電流特性である。例えば、市販されている汎用ダイオードを例にとると、順方向電流（ａ）は０．２Ｖの電圧印加で約１００μＡ〜１ｍＡ程度流れる。
【０００７】
これに対し、逆方向電流（ｂ）は印加電圧がブレーク電圧に達するまではほぼ一定で、約１０ｎＡ〜１μＡ程度と極めて小さい。電流の絶対量はダイオード素子のサイズで変わるが順方向電流と逆方向電流の比はサイズによらず類似する。
【０００８】
このため図１４のように選択メモリセルの行選択線に電圧Ｖ、列選択線に−Ｖ、行非選択線に電圧−Ｖ、列非選択線に電圧Ｖを印加し、非選択メモリセルの両端の電圧を同電位または逆バイアスにすることで、非選択メモリセルにはほとんど電流が流れず、クロスポイントメモリのアレイサイズが大容量であってもリーク電流を微少に抑えることができる。
【０００９】
このような片方向のダイオードを用いる構成では、メモリセル内の抵抗変化素子６４が、非特許文献１に示された図１５のような変化特性でなければならない。つまり単極性の印加電圧の電圧値を制御することによって高抵抗への変化と低抵抗への変化の両方ができる単極性動作の抵抗変化素子である必要がある。そして単極性動作の抵抗変化素子は、多くの場合、リセットに要する時間が、セットに要する時間に比べて長いという特性を有する。
【００１０】
これに対し、特許文献２や本発明で用いるような両極性動作の抵抗変化素子、つまり正極性および負極性のうち一方の極性の電圧印加で高抵抗状態へ変化し他方の極性の電圧印加で低抵抗状態へ変化する抵抗変化素子では、一般に、リセット時もセット時と同様に高速動作が可能であるという優位な特徴を有する。しかしながら、前述したダイオードを用いるようなクロスポイント構造のメモリアレイに、両極性動作の抵抗変化素子を用いる場合には接続されるダイオードが双方向に電流を流せる（以降、双方向ダイオードとも言う）必要がある。
【００１１】
図１６に示したような一例の双方向ダイオードの順方向電流（ａ）および逆方向電流（ｂ）は、極性は反転するが絶対値はほぼ等しく、それぞれ±０．２Ｖの電圧印加で１００μＡ〜１ｍＡ程度（符号省略）流れる。
【００１２】
この場合は、図１４のようにメモリセルを非選択とするために逆バイアスを印加する方式を用いることができないから、例えば図１７のように、選択メモリセルの列選択線を接地電圧ＧＮＤとし、行選択線をリード電圧Ｖｒとし、行および列非選択線をいずれもハイインピーダンスに開放（ＨＺ）したときにも、実線で示される選択メモリセルの電流パスだけでなく、最短経路でメモリセルを３つ通るような点線で示される漏れ電流パス（リークパスともいう）が非常に多く存在することになる。
【００１３】
このようなリークパスは、読み出し時の感度を劣化させ、また消費電流を増大させるといった問題を引き起こす。
【００１４】
この問題に対して、例えば特許文献３で示されているような、クロスポイントの全メモリアレイのエリアをトランジスタスイッチなどでより小さなブロックに分割する技術を用いて、リークパスを許容できる量まで減少させることは可能である。
【特許文献１】特開２００５−１８２９８６号公報
【特許文献２】特開２００４−１８５７５５号公報
【特許文献３】特許第３９１３２５８号公報
【非特許文献１】「Ｈｉｇｈｌｙ  Ｓｃａｌａｂｌｅ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｓｉｍｐｌｅ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｄｒｉｖｅｎ  ｂｙ  Ａｓｙｍｍｅｔｒｉｃ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｐｕｌｓｅｓ」  ０−７８０３−８６８４−１／０４／＄２０．００  （ｃ）２００４  ＩＥＥＥ
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のように、両極性動作の抵抗変化素子と双方向ダイオードとを直列に接続したメモリセル（以降、双方向メモリセル）を用いてクロスポイントメモリを構成したときに、ダイオードの逆バイアスのオフ領域を用いてメモリセルを非選択とする方式が採れないため、クロスポイントのセル数が多くなるほどリーク電流が増える。
【００１６】
図１８に、両極性動作の抵抗変化素子が低抵抗状態で１ｋΩ、高抵抗状態で１０ｋΩに変化し、それに汎用ダイオードを双方向接続した双方向メモリセルを用いてクロスポイントメモリアレイ構成したときの、簡易シミュレーションを示す。
【００１７】
このシミュレーションでは、行及び列の選択線にリード電圧を印加し、その他の非選択線はフローティング（ハイインピーダンスに開放）されたときの、選択線に流れるリード電流を算出している。
【００１８】
図１８のＩ１は非選択メモリセルが全て低抵抗状態（以降、Ｒｌと記す）、選択メモリセルもＲｌで全てのメモリセルがＲｌにあるときのメモリアレイを構成する全メモリセル数とリード電流の変化であり、構成上最もリーク電流が多い場合である。一方、Ｉ２は非選択メモリセルが全て高抵抗状態（以降、Ｒｈと記す）、選択メモリセルもＲｈで全てのメモリセルがＲｈにあるときのメモリアレイを構成する全メモリセル数とリード電流の変化を示しており、構成上最もリーク電流が小さくなる場合である。
【００１９】
図１８に見られるように、１ビットの選択メモリセルを読み出すのに、最悪条件で１ｍＡ以上の電流が必要となる。
【００２０】
一般にメモリ装置から高速にデータを読み出すために複数のビットを並列で読み出すマルチビットリードがなされるが、その場合は並列数が大きくなるほどリーク電流が増加する。例えば２０ビットのマルチビットリードを行なえば２０ｍＡ以上の電流が必要となり、低消費電流化の要望を満足することができない。
【００２１】
このような問題に対する対策として、既に述べたように、クロスポイントのメモリアレイを小さいブロックに小分けすることが考えられる。
【００２２】
しかしながら、そのような対策を講じるには、メモリアレイをブロックに分離するためのトランジスタスイッチなどが必要になり、そのレイアウトエリアのためにメモリアレイの容量密度が減少してしまう。
【００２３】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、抵抗変化素子とダイオードとからなるメモリセルを用いたクロスポイントにおける非選択メモリセルへのリーク電流を、トランジスタを用いることなく減少せしめ、メモリアレイの有効面積サイズを減少させること無く、両極性動作の抵抗変化素子からなる双方向セルを用いたクロスポイント型のメモリアレイを有する半導体記憶装置において、良好な低消費電流化を図る点にある。
【課題を解決するための手段】
【００２４】
この目的を達成するため、本発明にかかる不揮発性メモリ装置は、極性の異なる電圧を印加することで高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する抵抗変化素子と、印加電圧に応じて前記抵抗変化素子に流れる電流を制限する電流制限素子とが直列に接続されたメモリセルと、一方向に延設された複数の第１配線と、前記一方向とは異なる方向に延設された複数の第２配線と、前記第１配線と前記第２配線とが交差する点でお互いを接続するように前記メモリセルが配置されたメモリアレイと、前記複数の第１配線の１つを選択し、選択された第１配線に第１電圧を印加するドライバと、前記選択された第１配線に接続されたメモリセルを選択メモリセルとし、前記選択メモリセルを介して接続される各第２配線を前記第１電圧とは異なる第２電圧に接続する分圧用の抵抗と、前記第１電圧と前記第２電圧の印加中に、前記分圧用の抵抗と前記選択メモリセルとの分圧として前記第２配線に現れる電圧を所定のしきい値電圧と比較する比較器とを備える。
【００２５】
このような構成によれば、選択メモリセルの状態を読み出す際に、必ず前記分圧用の抵抗を介して電圧が印加されるため、前記分圧用の抵抗の値に応じて、消費電流が削減される。
【００２６】
また、前記複数の第１配線のうちの特定の１つを分圧用第１配線とし、前記分圧用第１配線と各前記第２配線との間に接続されたメモリセルを前記分圧用の抵抗とし、前記ドライバは、前記選択された第１配線に前記第１電圧を印加するとともに、さらに、前記分圧用第１配線に前記第２電圧を印加し、前記分圧用の抵抗であるメモリセルは、任意の高抵抗状態に固定される。
【００２７】
この構成によれば、前記分圧用の抵抗であるメモリセルは、データ記憶には使用しない冗長なメモリセルで高抵抗状態に保たれている。前記分圧用の抵抗を、高抵抗化したメモリセルで構成することにより、ロットばらつきによりメモリアレイ全体の高抵抗値がシフトしても、それに応じて分圧用の抵抗の値も同じメモリセルを代用することから同様にシフトするため、そのバラツキを吸収できる。また、製造プロセスが更なる微細な構造に進み高抵抗値のレンジがシフトしても同様に対応できる。すなわち、この構成により、ばらつきの少ない前記分圧用抵抗を、メモリアレイの中に適宜に作りこむことが可能となる。
【００２８】
そして、前記ドライバが前記選択された第１配線と前記分圧用第１配線との間に所定の電圧を印加中に、前記比較器が前記第２配線に現れる電圧レベルをしきい値比較し、前記選択された第１配線に接続される前記選択メモリセルが高抵抗状態か低抵抗状態かを判別する。
【００２９】
このような方法でメモリセルの抵抗状態に応じて記憶されているデータを読み出すことで、読み出し電圧の印加で発生する全ての電流パスが前記分圧用の抵抗として高抵抗状態に固定されたメモリセルを通ることになり、消費電流が削減される。特に、選択された第１配線に接続される選択メモリセルを同時に並列して読み出すマルチビットリードを行なった場合でも電流量の増加は緩和され、良好な低消費電流化を図った不揮発性メモリ装置を提供できる。
【００３０】
また、前記不揮発性メモリ装置は、さらに、前記比較器による比較の結果と当該結果の期待値とが異なる場合に、前記分圧用の抵抗であるメモリセルの抵抗値を、高抵抗状態の範囲内で変更する調整部を備えてもよい。
【００３１】
この構成によれば、同一の第２配線に接続されデータ記憶に使用される前記メモリセルの中に、高抵抗状態に設定したにもかかわらず低抵抗状態が読み出されたエラーセル、および低抵抗状態に設定したにもかかわらず高抵抗状態が読み出されたエラーセルのうち、何れか一方のエラーセルが存在している場合に、前記第２配線に接続された前記分圧用の抵抗であるメモリセルの抵抗値を変更することで、分圧で得られる電圧を正しい方向へシフトせしめ、エラーセルの救済を図ることができる。
【００３２】
すなわち、これにより工場での検査工程でメモリセルのエラーにより不具合品となった不揮発性メモリ装置を救済し、歩留の向上が可能である。さらに、市場において後天的に発生したエラーセルに対しても、通常のメモリ動作以外の合間を利用して前記調整動作による救済を図ることによって、不揮発性メモリ装置の信頼性向上も図ることができる。
【００３３】
また、前記メモリセルのそれぞれは、抵抗変化素子と電流制限素子とを直列に接続してなるものであってもよく、前記抵抗変化素子は、タンタルの酸化物を含む抵抗変化膜を一対の電極で挟んでなることが望ましい。
【００３４】
この構成によれば、前記分圧用の抵抗であるメモリセルの抵抗値が、書き込みパルスの電圧値やパルス幅を制御することで正確に変更できるので、メモリ装置の更なる歩留や信頼性の向上が実現できる。
【発明の効果】
【００３５】
以上のように、本発明の不揮発性記憶装置によれば、分圧用の抵抗と読み出しの対象となる選択メモリセルとで読み出し電圧を分圧して得られる電圧を比較器で検出することで、前記選択メモリセルの抵抗状態に応じて保持されているデータの読み出しを行うので、前記読み出し電圧の印加で発生する全ての電流パスが、前記分圧用の抵抗を通ることとなる。
【００３６】
その結果、リーク電流を良好に低減するとともに、複数のメモリセルを同時に並列にデータリードした場合でもリーク電流の上昇を緩和し、低消費電流化を図った不揮発性メモリ装置を提供できる。
【００３７】
この構成は、抵抗変化素子を用いたクロスポイント型の不揮発性メモリ装置であって、前記抵抗変化素子が両極性の電圧を印加されることで高抵抗状態と低抵抗状態との間で変化するために、片方向特性のダイオードの挿入によりリーク電流を遮断できない場合に、とりわけ有効な低消費電流化を実現である。
【発明を実施するための最良の形態】
【００３８】
本発明に係る不揮発性メモリ装置の一実施の形態について、図面に基づいて説明する。
【００３９】
（第１の実施形態）
図１に、第１の実施形態に係る不揮発性メモリ装置１００のブロック図を示す。図１において、メモリセル１及びメモリセル２は、格子状に配置されたワード線ＷＬ１〜ＷＬ５とビット線ＢＬ１〜ＢＬ４とが交差する位置に設けられ、クロスポイント型のメモリアレイをなしている。
【００４０】
メモリセル１およびメモリセル２は、極性の異なる電圧を印加することで高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する抵抗変化素子５と双方向電流制限素子６（例えば双方向のダイオード）からなっており、メモリセル１は、後で説明する分圧用の抵抗であるメモリセルであり、抵抗変化素子が高抵抗状態に固定される。また、メモリセル２は通常のデータ記憶に用いるデータメモリセルで、抵抗変化素子が低抵抗状態および高抵抗状態のうち記憶するデータに応じた一方に設定される。
【００４１】
ローデコーダ及びワード線ドライバ３（以下適宜、ワード線ドライバと略す）は、システムコントローラ及びデータバッファ９（以下適宜、システムコントローラと略す）からの指示によって、ワード線に接続されたドライバの出力を所定の電圧に調整し、またはハイインピーダンスに開放する。
【００４２】
カラムデコーダ及びビット線ドライバ４（以下適宜、ビット線ドライバと略す）は、システムコントローラ９からの指示によって、ビット線に接続されたドライバの出力を所定の電圧に調整し、またはハイインピーダンスに開放する。
【００４３】
コンパレータ７は、ビット線ＢＬ１〜ＢＬ４の電圧を所定の参照電圧（図示せず）と比較し、比較結果を“Ｈ”、“Ｌ”のディジタル信号として読み出し用ワードレジスタ８に出力する電圧比較器として動作する。
【００４４】
読み出し用ワードレジスタ８は、入力された読み出しデータを内部のレジスタに蓄え、システムコントローラ９の指示に従って出力する。
【００４５】
ホストインターフェース１０は、不揮発性メモリ装置１００と外部装置との間でデータおよび制御コマンドを通信する。
【００４６】
システムコントローラ及びデータバッファ９は、前記外部装置からホストインターフェース１０を介して与えられるコマンドおよびデータに応じて、ワード線ドライバ３およびビット線ドライバ４を制御して、メモリアレイへのデータの書き込みや、メモリアレイからのデータの読み出しを行なう。
【００４７】
なお、図１ではワード線が５本、ビット線が４本のメモリアレイを例示したが、本発明はこの本数及び縦横比に限定されるものでない。
【００４８】
次に、不揮発性メモリ装置１００におけるデータの書き込み動作について説明する。
システムコントローラ９は、ホストインターフェース１０から与えられる書き込みコマンドと書き込みデータに従い、内部のデータバッファに書き込みデータを格納する。
【００４９】
さらにシステムコントローラ９は、書き込みデータを記録するアドレスに相当する選択メモリセルに書き込みパルスを印加する。
【００５０】
先に述べたように抵抗変化素子は、極性の異なる電圧を印加することで高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する特性を有し、低抵抗化電圧をＶｒｌ、高抵抗化電圧をＶｒｈとすると、メモリセルに対してＶｒｌとＶｒｈは互いに極性が異なるように印加される。
【００５１】
例えば、選択メモリセルの抵抗変化素子を低抵抗状態（Ｒｌ）に変化させる場合は、アレイの全てのメモリセルが接続されるワード線とビット線が１／２Ｖｒｌとなる電圧に予め印加される（以降、プリチャージ動作ともいう）。その後に選択メモリセルが接続されるビット線は接地電圧（ＧＮＤ）に、選択メモリセルが接続されるワード線は低抵抗化電圧Ｖｒｌへと変化させ、選択メモリセルにＶｒｌの電圧振幅が印加されて選択メモリセルのみが低抵抗状態へと変化する。
【００５２】
一方、選択メモリセルの抵抗変化素子を高抵抗状態（Ｒｈ）に変化させる場合は、アレイの全てのメモリセルが接続されるワード線とビット線が１／２Ｖｒｈとなる電圧にプリチャージした後、選択メモリセルが接続されるワード線は接地電圧に、選択メモリセルが接続されるビット線は高抵抗化電圧Ｖｒｈへと変化させ、選択メモリセルにＶｒｈの電圧振幅が印加されて選択メモリセルのみが高抵抗状態へと変化する。このように、それぞれの１／２電圧に予めプリチャージすることは、選択セルにＶｒｌやＶｒｈのパルスが印加されたときの過渡時に誤って非選択メモリセルにＶｒｌやＶｒｈに近い電圧振幅がかからないようにし、誤書き込みを防止するためである。
【００５３】
なお、この書き込み動作は双方向メモリセルを用いたクロスポイント型のメモリ装置における一般的な技術の一例であり、例えばプリチャージに用いる電圧値やプリチャージの方法や順序など、前述の内容に限定されるものでない。
【００５４】
次に、本発明の特徴である、不揮発性メモリ装置１００における読み出し動作について説明する。
【００５５】
読み出し動作に関する不揮発性メモリ装置１００の大きな特徴は、各ビット線を、分圧用の抵抗であるメモリセル１（以下適宜、冗長メモリセルと略す）を介して、基準電圧に接続する点にある。ここで、冗長メモリセルは、メモリセルの抵抗変化素子がＲｈに固定され、データを記憶しないメモリセルである。各ビット線の冗長メモリセルは、例えば分圧用の共通のワード線を介して基準電圧を発生する電圧源に接続されてもよく、また基準電圧は接地電圧であってもよい。
【００５６】
図１では、冗長メモリセル１は分圧用のワード線ＷＬ１に接続されている。
図２は、図１のメモリアレイ部のみを平面的に示し、読み出しのための各配線に印加する電圧およびパルス電圧を示した模式図である。
【００５７】
図２では、ビット線とワード線との交差点における円でメモリセルを示している。ＷＬ１に接続された斜線を付した円が、冗長メモリセルを表している。また、太線の円が選択メモリセルを表し、それ以外の円が非選択メモリセルを表している。
【００５８】
図２に示したように、冗長メモリセルが接続されるＷＬ１には接地電圧が印加され、選択メモリセルが接続されるＷＬ４には読み出し電圧Ｖｒが印加される。それ以外の非選択ワード線（ＷＬ２、ＷＬ３、ＷＬ５・・・）へのワード線ドライバの出力はハイインピーダンスとされている。これにより、各ビット線には、印加される読み出し電圧Ｖｒを冗長メモリセルと選択メモリセルとで分圧した電圧が現れることになる。
【００５９】
このことを、より分かりやすく説明するための説明図を図３及び図４に示した。
図３及び図４では、白い矩形がＲｌのデータメモリセルを表し、黒い矩形がＲｈのデータメモリセルを表している。斜線を付した矩形が、Ｒｈに固定された冗長メモリセルを表している。また、選択メモリセルを最前列に記載し、非選択メモリセルを２列目以降に記載している。
【００６０】
図３及び図４から、選択メモリセルに接続されたワード線に読み出し電圧Ｖｒの電圧パルスが印加され、冗長メモリセルに接続されたワード線に接地電圧が印加されるとき、各ビット線に、選択メモリセルと冗長メモリセルとで読み出し電圧Ｖｒを分圧した電圧が現れることが理解される。
【００６１】
このとき、リーク電流（選択メモリセル以外に流れる電流）は、全てのメモリセルがＲｌのとき最大となり、全てのメモリセルがＲｈのとき最小になる。
【００６２】
また、コンパレータ７に入力される各ビット線の電圧は、非選択メモリセルを通して、他のビット線の電圧から影響を受ける。この影響は、全ての非選択メモリセルがＲｌである場合に最も大きくなる。
【００６３】
例えば、図３に示すように、選択メモリセルのうち１つがＲｈで残りの全てがＲｌのとき、当該１つのＲｈの選択メモリセルに接続されたビット線の電圧は、他のＲｌの選択メモリセルに接続されたビット線の電圧によって押し上げられ、Ｒｈの選択メモリセルについて得られる電圧の最大値となる。
【００６４】
また、図４に示すように、選択メモリセルのうち１つがＲｌで残りの全てがＲｈのとき、当該１つのＲｌの選択メモリセルに接続されたビット線の電圧は、他のＲｈの選択メモリセルに接続されたビット線の電圧によって押し下げられ、Ｒｌの選択メモリセルについて得られる電圧の最小値となる。
【００６５】
ここで、ワード長が２０ビットの（つまり、２０個のメモリセルが並列に選択される）メモリアレイについて、メモリセル数を増加させていったときのビット線電圧とリーク電流とをシミュレーションにより求めた。ここで、抵抗変化素子の抵抗値は、Ｒｌのとき１ｋΩとし、Ｒｈのとき１０ｋΩとした。
【００６６】
図５は、Ｖｒとして６Ｖの読み出しパルスを選択ワード線に印加したときのビット線電圧の、メモリアレイを構成する総メモリセル数に対する推移を示すグラフである。ここでは非選択のメモリセルはすべてＲｌとしている。
【００６７】
図５において、Ｖ１は、１個の選択メモリセルがＲｈ、１９個の選択メモリセルがＲｌとなっているときの、Ｒｌの選択メモリセルに接続されたビット線の電圧を示している。
【００６８】
Ｖ２は、１個の選択メモリセルがＲｌ、１９個の選択メモリセルがＲｈとなっているときの、Ｒｌの選択メモリセルに接続されたビット線の電圧を示している。Ｖ２は、前述したように、Ｒｌの選択メモリセルについて得られる電圧の最小値である。
【００６９】
Ｖ３は、１個の選択メモリセルがＲｈ、１９個の選択メモリセルがＲｌとなっているときの、Ｒｈの選択メモリセルに接続されたビット線の電圧を示している。Ｖ３は、前述したように、Ｒｈの選択メモリセルについて得られる電圧の最大値である。
【００７０】
Ｖ４は、１個の選択メモリセルがＲｌ、１９個の選択メモリセルがＲｈとなっているときの、Ｒｈの選択メモリセルに接続されたビット線の電圧を示している。
【００７１】
Ｖ２がＶ３よりも大きい限り、Ｖ２とＶ３との間に設けたしきい値を用いて各メモリセルの抵抗状態を正しく判定することができる。
【００７２】
図５から、メモリアレイのサイズが１ｋビット以上でも良好な判定が可能であることがわかる。
【００７３】
図６は、メモリアレイに流れる電流値の、メモリアレイを構成する総メモリセル数に対する推移を示すグラフである。
【００７４】
図６において、Ｉ１は、メモリアレイ内の全てのメモリセルがＲｌであるときの電流値を示している。
【００７５】
Ｉ２は、全ての選択メモリセルがＲｈであり、全ての非選択メモリセルがＲｌであるときの電流値を示している。
【００７６】
図６から、２０ビットの複数ビットの並列リードでも、電流値が４ｍＡ以下に抑制されていることがわかる。
【００７７】
以上説明したように、不揮発性メモリ装置１００によれば、Ｒｈに固定された少量（例えば１ワード）の冗長メモリセルをメモリアレイ内に設け、冗長メモリセルに接続されたワード線と読み出しの対象となる選択メモリセルに接続されたワード線と間に所定のリード電圧を印加して、冗長メモリセルと選択メモリセルとでリード電圧を分圧した電圧をビット線から読み出すことにより、選択メモリセルの抵抗状態を判定する。
【００７８】
この構成では、全ての電流パスがＲｈに固定された冗長メモリセルを通過するため、リーク電流が大幅に削減される。
【００７９】
また、メモリアレイのサイズが例えば１ｋビット以上に大きくなった場合でも、Ｒｈの選択メモリセルおよびＲｌの選択メモリセルを区別可能な電圧がビット線から読み出され、各メモリセルの抵抗状態を正しく判定することができる。
【００８０】
ここでは、Ｖｒとして６Ｖの例を示したが、この電圧値に限定されるものでない。さらに各抵抗変化素子には、経路上の全てのダイオードと抵抗変化素子とによって分圧された電圧が素子に印加されることになるが、この素子に印加される分圧で各抵抗変化素子の抵抗状態が変化することがないように適切なＶｒの値が設定されることは言うまでもない。
【００８１】
（第１の変形例）
不揮発性メモリ装置１００には、図１に示したように、１ワードの冗長メモリセルが設けられている。
【００８２】
不揮発性メモリ装置１００を大容量化するために、例えばビット線の数（ワード長）を固定してワード線の数（ワード数）を増やすことによって、メモリアレイを構成する総メモリセル数を増やすことが考えられる。この場合、冗長メモリセルと選択メモリセルとの距離が離れるほど、ビット線の大きな配線抵抗がセル間に入ることになり、ビット線に現れる分圧電圧がオフセットされる選択メモリセルができてしまう。これにより選択メモリセルのＲｈとＲｌとを区別するための電圧幅が狭まる問題が発生する。
【００８３】
この問題の改善のために、図７に示すメモリアレイの構成を採ることが望ましい。図７は、図２と同じ表記法で表される。
【００８４】
図７に示すメモリアレイでは、（ｎ＋１）本のワード線のうちの１つに冗長メモリセルが設けられている。このように構成されるメモリアレイによれば、分圧電圧を生成するための冗長メモリセルと選択メモリセルとの距離は、ワード線の数で１／２ｎ以下に抑制できる。選択されたメモリセルに対し、どの冗長メモリセルが適切かを判断し用いるかは、システムコントローラにより決定される。
【００８５】
分圧電圧の生成に用いるべき、より近くにある冗長メモリセルが一意に定まるように、ｎは偶数であることが望ましい。なお、ｎの値は抵抗変化素子の抵抗変化率、変化レンジ、およびばらつき量、ならびに配線抵抗値に応じて、最適に設計される。
【００８６】
ここでは、分圧用の抵抗は冗長メモリセルで構成したが、もちろんその他の固定抵抗やトランジスタのオン抵抗などで構成されてもよい。ただし、冗長メモリセルで構成するほうが、製造におけるセル固有のバラツキや、微細化による抵抗値の変更に対応できると共に、歩留の点でも優れている。
【００８７】
（第２の変形例）
本発明の不揮発性メモリ装置で用いるメモリアレイは、図１に示されるような、１層に設けられたワード線、および１層に設けられたビット線で挟まれた１層のメモリセルで構成されたメモリアレイに限定されるものでない。例えば、図８に示されるような、メモリセルが３層に設けられたメモリアレイを用いた３次元階層構造のクロスポイント型の不揮発性メモリ装置も本発明に含まれる。
【００８８】
図８に示されるメモリアレイにおいて、第１層、第３層、および第５層の配線層に、ビット線ＢＬｍ−１、ＢＬｍ−３、ＢＬｍ−５（ｍは各層でのビット線の番号）が配置され、第２層、第４層、および第６層の配線層に、ワード線ＷＬｎ−２，ＷＬｎ−４，ＷＬｎ−６（ｎは各層でのワード線の番号）が配置される。そして対応する配線層に配置されたビット線とワード線との交点にメモリセルが設けられている。
【００８９】
各層の同じ番号ｎのワード線は積層方向に通る接続プラグ線ＷＬｎｐで互いに接続され、スイッチＷＬＳＷｎを介してグローバルワード線ＷＬｎｇに接続される。例えば図８中の最前面に示した各層のワード線ＷＬ１−１、ＷＬ１−２、ＷＬ１−３は積層方向に通る接続プラグ線ＷＬ１ｐによって互いに接続され、トランジスタなどで構成されるスイッチＷＬＳＷ１を介して、グローバルワード線ＷＬ１ｇに接続される。
【００９０】
グローバルワード線は既に説明したワード線ドライバ３に接続される。さらに各層のビット線も積層方向に通る接続プラグ線及びスイッチ（図示せず）を通じてグローバルビット線（図示せず）に接続され、さらにグローバルビット線を介してビット線ドライバ４とコンパレータ７に接続される。
【００９１】
そして、ＷＬ１−２、ＷＬ１−４、ＷＬ１−６に接続されるメモリセル（斜線を付した矩形で示される）が前述の冗長メモリセルである。
【００９２】
このように、図８のメモリアレイの構成は３次元の階層構造をなしているものの、回路構成としては図１のメモリアレイに展開でき、等価であることが容易に理解できる。
【００９３】
なお、本例では階層数が３層の構成を示したが、これに限定されるものではない。つまり、所定のワード線に接続される全てのメモリセルがＲｈに固定された冗長メモリセルを設ける設計思想となる構成であればよい。
【００９４】
（第２の実施形態）
次に、第２の実施の形態における不揮発性メモリ装置について、図９を用いて説明する。
【００９５】
図９の不揮発性メモリ装置２００が、図１の不揮発性メモリ装置１００と異なる点は、構成要素として、システムコントローラ９の内部に、冗長メモリセルの抵抗値をＲｈの範囲内で所望の値に調整する制御を行う冗長メモリセル調整部１１が含まれていることである。
【００９６】
そして、比較のための参照電圧を入力できるコンパレータ２０と、コンパレータ２０に入力する参照電圧をシステムコントローラ９の指示に従って切り替える可変出力ドライバ２１と、カラムデコーダ及びレベル可変ビット線ドライバ２３（以下適宜、レベル可変ビット線ドライバと略す）が具備される。
【００９７】
レベル可変ビット線ドライバ２３は、システムコントローラ９の指示に従い、選択メモリセルおよび冗長メモリセルに書き込みパルスを印加する。特に、冗長メモリセル調整部１１の指示に従い、冗長メモリセルに印加する書き込みパルスの電圧、パルス幅を可変に制御する。
【００９８】
冗長メモリセル調整部１１は、例えばマイクロプロセッサ等で構成されるシステムコントローラ９のプログラム処理の一つとして実現可能である。このプログラム処理は、不揮発性メモリ装置２００が製造される工程で実施され、また、出荷後の通常のメモリ動作の合間に実施されるもので、製品歩留の向上及び不良ビットセルの救済が目的である。
【００９９】
冗長メモリセル調整部１１にて行われる処理の流れについて、図１０のフローチャートを用いて説明する。
【０１００】
図１０の処理は、１組の冗長メモリセルとの組み合わせで分圧電圧を生成する全てのデータメモリセルを単位アレイとして、単位アレイごとに行われる。例えば、図７に示すメモリアレイの構成では、第ｋ列のワード線が分圧用のワード線であって冗長メモリセルが接続されているとき、当該冗長メモリセル、および両側のｎ本のワード線ＷＬ（ｋ−ｎ／２）〜ＷＬ（ｋ−１）、ＷＬ（ｋ＋１）〜ＷＬ（ｋ＋ｎ／２）に接続されるデータメモリセルが単位アレイをなす。また、図１に示すメモリアレイの構成では、メモリアレイ全体が１つの単位アレイをなす。
【０１０１】
図１０の処理を開始するまでに、冗長メモリセルを調整する前の検査データとして、データメモリセルをＲｈおよびＲｌの２種類の抵抗状態に設定した後にそれぞれ読み出された抵抗状態を収集しておく。検査データの収集処理については、説明を省略する。
【０１０２】
判断１で、設定した抵抗状態とは異なる抵抗状態が読み出されたメモリセルであるエラーセルがあるか否かを判断し、単位アレイ内にエラーセルが無ければ処理１６に移り、次の単位アレイの処理へ移行するか、または次の単位アレイがなければ、処理を終了する。
【０１０３】
判断１で、単位アレイ内にエラーセルがあれば、判断２でエラーの内容を分析する。
判断２で、同一のビット線に接続されている（つまり、分圧電圧を生成するために同一の冗長メモリセルと組み合わされる）データメモリセルの中に、Ｒｈに設定したにもかかわらずＲｌであると読み出されるエラー（以降、Ｅｒｈと記す）を起こしたエラーセルと、Ｒｌに設定したにもかかわらずＲｈであると読み出されるエラー（以降、Ｅｒｌと記す）を起こしたエラーセルの両方が存在した場合、処理１５に移り、救済不能と判断して、単位アレイを不良アレイとして記録し、代替アレイに置き換える処理を行う。
【０１０４】
一方、判断２で、同一のビット線に接続されている全てのエラーセルが、ＥｒｈとＥｒｌのうち何れか片方向のエラーしか起こしていなければ、救済の可能性があると判断して、処理３に移行する。
【０１０５】
処理３では、単位アレイ内の全てのデータメモリセルをＲｌに設定し、続く処理４にて可変出力ドライバ２１の出力をＥｒｌ検出電圧に設定する。
【０１０６】
このＥｒｌ検出電圧は、単位アレイ内の全てのデータメモリセルがＲｌに設定されたときに、データメモリセルと冗長メモリセルとで読み出し電圧を分圧して得られる電圧の、設計上要求される下限値である。
【０１０７】
処理５で再びデータを読み出すと、既にＥｒｌであったエラーセルを含め、マージンの少ないデータメモリセルも新たにＥｒｌのエラーセルとなる可能性がある。判断６で、Ｅｒｌのエラーセルの個数がゼロでなければ、判断７−処理８−処理５−判断６のループによって、エラーセルと同じビット線に接続されている冗長メモリセルの抵抗値を調整する。
【０１０８】
既に説明したとおり、ビット線には、選択メモリセルと冗長メモリセルとで読み出し電圧を分圧した電圧が現れることから、選択メモリセルの抵抗値が一定であれば、冗長メモリセルの抵抗値が小さくなるほどビット線電圧は低下し、逆に抵抗値が大きくなるほどビット線電圧は上昇する。
【０１０９】
すなわち、処理８では冗長メモリセルの抵抗値を１ステップ高い抵抗値に調整することで、コンパレータ２０に入力されるビット線電圧を１ステップ上昇させる。
【０１１０】
冗長メモリセルの抵抗値は、冗長メモリセルを一度Ｒｌに設定し、再度Ｒｈに設定するときに印加するパルスの電圧やパルス幅を制御することによって、Ｒｈに対応する抵抗値の範囲内で調整される。
【０１１１】
通常、高抵抗化電圧Ｖｒｈの印加により抵抗変化素子をＲｈに設定する場合、高抵抗化電圧Ｖｒｈが小さければ設定される抵抗値は小さくなり、逆に高抵抗化電圧Ｖｒｈが大きければ設定される抵抗値は大きくなる。また、印加するパルス幅による抵抗値の制御も可能であり、パルス幅が狭いと設定される抵抗値は小さくなり、逆にパルス幅が広ければ設定される抵抗値は大きくなる。
【０１１２】
抵抗値の調整のために、印加する高抵抗化電圧Ｖｒｈの電圧値を制御するか、パルス幅を制御するか、あるいは複合的に制御するかは、メモリセルに用いる抵抗変化素子の特性に応じて最適な方式を選択すればよい。
【０１１３】
なお、冗長メモリセルの各ステップの抵抗値、および対応する抵抗値を得るために印加すべき高抵抗化電圧Ｖｒｈの電圧値、パルス幅、パルス回数などのパラメータは、予め実験やシミュレーションなどで決定しておく。
【０１１４】
このように判断７−処理８−処理５−判断６のループによって、冗長メモリセルの抵抗値の調整により選択メモリセルから得られる電圧が上昇させられることにより、Ｅｒｌ検出電圧を下回っていたエラーセルからの電圧もまた高値にシフトすることとなり、Ｅｒｌのエラーの解消が図られる。
【０１１５】
但し、所定のステップ数、冗長メモリセルの抵抗値を調整してもなお、Ｅｒｌとなるエラーセルの個数がゼロとならない場合は、判断７によって処理１５に移行し、単位アレイを不良アレイとして記録する。
【０１１６】
次にＥｒｌのエラーセルの個数がゼロになれば、Ｅｒｈのエラーセルの救済工程に移り、処理９に移行する。処理９では処理３とは逆に単位アレイの全てのデータメモリセルをＲｈに設定し、続く処理１０にて可変出力ドライバ２１の出力をＥｒｈ検出電圧に設定する。
【０１１７】
このＥｒｈ検出電圧は、単位アレイ内の全てのデータメモリセルがＲｈに設定されたときに、データメモリセルと冗長メモリセルとで読み出し電圧を分圧して得られる電圧の、設計上要求される上限値である。
【０１１８】
処理１１で再びデータを読み出すと、既にＥｒｈであったエラーセルを含め、マージンの少ないデータメモリセルも新たにＥｒｈのエラーセルとなる可能性がある。判断１２で、Ｅｒｈのエラーセルの個数がゼロでなければ、判断１３−処理１４−処理１１−判断１２のループによって、エラーセルと同じビット線に接続されている冗長メモリセルの抵抗値を調整する。
【０１１９】
前述とは逆に、処理１４では、冗長メモリセルの抵抗値を１ステップ低い抵抗値に調整することで、コンパレータ２０に入力されるをビット線電圧を１ステップ低下させる。
【０１２０】
冗長メモリセルの抵抗値の調整により選択メモリセルから得られる電圧が低下させられることにより、Ｅｒｈ検出電圧を上回っていたエラーセルからの電圧もまた低値にシフトすることとなり、Ｅｒｈのエラーの解消が図られる。
【０１２１】
但し、所定のステップ数、冗長メモリセルの抵抗値を調整してもなお、Ｅｒｈとなるエラーセルの個数がゼロとならない場合は、判断１３によって処理１５に移行し、単位アレイを不良アレイとして記録する。
【０１２２】
判断１２でＥｒｈのエラーセルの個数がゼロとなれは、単位アレイ内のエラーセルが無くなり、単位アレイが救済できたことになる。
【０１２３】
なお、図１０のフローチャートでは、冗長メモリセルの抵抗値の調整を行ったあとに、再度エラーが無いことを検証する処理を記載していない。しかしながら、そのようなメモリの信頼性を確保するための検証処理は、一般的な設計事項である。使用する抵抗変化素子の性能によって適切に設計された検証処理を付加した冗長メモリセルの最適化方法も、本発明に含まれる。
【０１２４】
このような冗長メモリセルの抵抗値を最適に調整するには、メモリセルに用いる抵抗変化素子の抵抗値の制御性が優れている必要がある。発明者らが検討する抵抗変化素子はタンタルの酸化物を含む抵抗変化膜を、所定の材料（以下の例ではＰｔ）からなる一対の電極で挟んでなり、抵抗値の制御性にきわめて優れている。
【０１２５】
図１１に、その抵抗変化素子の抵抗変化特性の１例を示した。図１１は、横軸にパルス印加回数、縦軸にパルスを印加した後のＤＣ抵抗値を示している。また、三角点は負極性パルスを印加した後の抵抗値を示し、四角点は正極性パルスを印加した後の抵抗値を示す。
【０１２６】
図１１からわかるように、高抵抗状態への変化を起こさせる正極性パルスの印加において、印加する電圧を１３００ｍＶから１５００ｍＶに変えることで、高抵抗状態状態の範囲内で異なる抵抗値が得られる。
【０１２７】
さらに、パルス電圧を１５００ｍＶに固定し、パルス幅を１００ｎＳｅｃ、１０００ｎＳｅｃ、２０００ｎＳｅｃと変化させても、高抵抗状態の範囲内で異なる抵抗値が得られる。
【０１２８】
さらに１２００ｍＶの電圧パルスを複数回連続して印加することで、印加のつど徐々に抵抗値が上昇し微調整が可能なこともわかる。
【０１２９】
以上のように、第２の実施の形態における不揮発性メモリ装置よれば、単位メモリアレイの中で、設定した抵抗状態が正しく読み出せないエラーセルがあった場合、当該エラーセルと同一のビット線にある冗長メモリセルの抵抗値を調整することによって、前記エラーセルの救済を図ることができる。
【０１３０】
これにより不揮発性メモリ装置の歩留の向上がはかれるとともに、出荷後に市場でエラーセルが発生した場合の救済が可能となり、信頼性の向上にも役立つ。
【０１３１】
なお、不揮発性メモリ装置に含まれる抵抗変化素子には、タンタルの酸化物を含む抵抗変化膜を一対の電極で挟んでなる抵抗変化素子を用いることが望ましい。そのような抵抗変化素子は、高抵抗状態における抵抗値の制御性が高く、エラーセルの救済のために高精度な抵抗値の調整ができるため、より高い信頼性を持つ不揮発性メモリ装置を提供できる。
【産業上の利用可能性】
【０１３２】
本発明の不揮発性メモリ装置は、両極性動作の抵抗変化素子を用いたクロスポイント型不揮発性メモリ装置として有用であり、携帯機器のカード型メモリやマイクロプロセッサのデータ記憶メモリなどの、低消費電力化が求められるメモリ装置に幅広く利用できる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態における不揮発性メモリ装置の構成の一例を示すブロック図
【図２】本発明の第１の実施形態におけるメモリアレイの構成を示す図
【図３】本発明の第１の実施形態における読み出し電圧の生成原理を説明する図
【図４】本発明の第１の実施形態における読み出し電圧の生成原理を説明する図
【図５】本発明の第１の実施形態における読み出し電圧のシミュレーション結果を示す図
【図６】本発明の第１の実施形態における読み出し電流のシミュレーション結果を示す図
【図７】本発明の第１の変形例におけるメモリアレイの構成を示す図
【図８】本発明の第２の変形例におけるメモリアレイの構成を示す図
【図９】本発明の第２の実施形態における不揮発性メモリ装置の構成の一例を示すブロック図
【図１０】本発明の第２の実施形態における冗長メモリセルの調整手順の一例を示すフローチャート
【図１１】本発明に用いられる抵抗変化素子の抵抗変化特性の一例を示す図
【図１２】従来のクロスポイント型不揮発性メモリ装置の一例を示す構成図
【図１３】単方向ダイオードの電圧−電流特性の一般例を示す図
【図１４】従来のクロスポイント型不揮発性メモリ装置の読み出し動作を説明する図
【図１５】単極性動作の抵抗変化素子の電圧―電流特性の一例を示す図
【図１６】双方向ダイオードの電圧−電流特性の一般例を示す図
【図１７】従来のクロスポイント型不揮発性メモリ装置における読み出し電流のリークパスを説明する図
【図１８】従来のクロスポイント型不揮発性メモリ装置における読み出し電流のシミュレーション結果を示す図
【符号の説明】
【０１３４】
１  分圧用の抵抗であるメモリセル（冗長メモリセル）
２  データ記憶に用いるデータメモリセル
３  ローデコーダ及びワード線ドライバ
４  カラムデコーダ及びビット線ドライバ
５  抵抗変化素子
６  双方向電流制限素子
７  コンパレータ
８  読み出し用ワードレジスタ
９  システムコントローラ及びデータバッファ
１０  ホストインターフェース
１１  冗長メモリセル調整部
２０  コンパレータ
２１  可変出力ドライバ
２３  レベル可変ビット線ドライバ
６０  列選択線
６１  メモリセル
６２  行選択線
６４  抵抗変化素子
６５  クロスポイントメモリ
６６  ダイオード
１００、２００  不揮発性メモリ装置
【図１】
2010049776.tif 000003
【図２】
2010049776.tif 000004
【図３】
2010049776.tif 000005
【図４】
2010049776.tif 000006
【図５】
2010049776.tif 000007
【図６】
2010049776.tif 000008
【図７】
2010049776.tif 000009
【図８】
2010049776.tif 000010
【図９】
2010049776.tif 000011
【図１０】
2010049776.tif 000012
【図１１】
2010049776.tif 000013
【図１２】
2010049776.tif 000014
【図１３】
2010049776.tif 000015
【図１４】
2010049776.tif 000016
【図１５】
2010049776.tif 000017
【図１６】
2010049776.tif 000018
【図１７】
2010049776.tif 000019
【図１８】
2010049776.tif 000020