(57)【要約】【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。【選択図】図１３
2010153501.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に、前記第１ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｃ）前記半導体基板の主面に前記第１ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に第１導電型の第１半導体領域を形成する工程、
（ｆ）前記（ｄ）工程後、前記半導体基板に第１元素のイオン注入を行なう工程、
（ｇ）前記（ｅ）工程および前記（ｆ）工程後に、前記第１ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｈ）前記第１ゲート電極および前記側壁絶縁膜をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に前記第１半導体領域よりも不純物濃度が高い第１導電型の第２半導体領域を形成する工程、
を有し、
前記第１および第２半導体領域は、前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能し、
前記（ｆ）工程でイオン注入する前記第１元素は、炭素、窒素またはフッ素のうちの１種以上からなり、
前記（ｆ）工程で前記第１元素が導入された領域の少なくとも一部は、前記第１ＭＩＳＦＥＴのチャネル領域と前記第１半導体領域との間に位置することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１ＭＩＳＦＥＴのチャネル領域に不純物が導入されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｆ）工程では、
斜めイオン注入により、前記半導体基板に前記第１元素を導入することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程では、
前記第１元素が導入された領域が前記第１半導体領域を包み込むように、前記第１元素を前記半導体基板にイオン注入することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｄ）工程後で、前記（ｇ）工程前に、
（ｅ１）前記第１ゲート電極をマスクとしてイオン注入を行ない、前記第１半導体領域を包み込むような第２導電型の第１ハロー領域を形成する工程、
を更に有し、
前記（ｆ）工程で前記第１元素が導入された領域の少なくとも一部は、前記第１ＭＩＳＦＥＴのチャネル領域と前記第１ハロー領域との間に位置することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｆ）工程では、
前記第１元素が導入された領域が前記第１ハロー領域を包み込むように、前記第１元素を前記半導体基板にイオン注入することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程でイオン注入する元素は、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリ領域では、ＭＩＳＦＥＴを形成する際に前記（ｆ）工程を行い、
前記周辺回路領域の少なくとも一部では、ＭＩＳＦＥＴを形成する際に前記（ｆ）工程を行わないことを特徴とする半導体装置の製造方法。
【請求項９】
第１ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）炭素、窒素またはフッ素のうちの１種以上が導入された半導体層を上部に有する半導体基板を準備する工程、
（ｂ）前記半導体層に、前記第１ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｃ）前記半導体層の主面に前記第１ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｅ）前記半導体層に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記半導体層は、エピタキシャル成長またはイオン注入により形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記半導体層は、炭素、窒素またはフッ素のうちの１種以上が導入された単結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１ＭＩＳＦＥＴのチャネル領域に不純物が導入されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ）工程でイオン注入する元素は、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリ領域では、ＭＩＳＦＥＴは前記半導体層に形成され、
前記周辺回路領域の少なくとも一部では、ＭＩＳＦＥＴは、前記半導体層が形成されていない領域の前記半導体基板に形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
第１ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記（ａ）工程後に、前記半導体基板の主面に前記第１ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程後に、前記第１絶縁膜上に第１導電体層を形成する工程、
（ｄ）前記（ｃ）工程後に、前記半導体基板に、前記第１ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｅ）前記（ｄ）工程後に、前記第１導電体層上に第２導電体層を形成する工程、
（ｆ）前記第２導電体層および前記第１導電体層をパターニングして、前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１導電体層と前記第２導電体層とは、多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｂ）工程では、熱酸化法により前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程で形成される前記第１導電体層の厚みは、前記（ｅ）工程で形成される前記第２導電体層の厚みよりも薄いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１ＭＩＳＦＥＴのチャネル領域に不純物が導入されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｄ）工程でイオン注入する元素は、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものであることを特徴とする半導体装置の製造方法。
【請求項２１】
第１導電型の第１ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に、前記第１ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｃ）前記半導体基板の主面に前記第１ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｅ）前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を有し、
前記（ｂ）工程でイオン注入する元素は、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものであることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１ＭＩＳＦＥＴのチャネル領域に、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものが導入されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１ＭＩＳＦＥＴと第２導電型の第２ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記（ｃ）工程では、前記半導体基板の主面に前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成し、
更に、
（ｂ１）前記半導体基板に、前記第２ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｄ１）前記第１絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｅ１）前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を有し、
前記（ｂ１）工程でイオン注入する元素は、ヒ素またはアンチモンの一方または両方か、あるいはそれにリンを加えたものであることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリ領域では、ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう際に、ｐ型不純物をイオン注入する領域には、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものをイオン注入し、ｎ型不純物をイオン注入する領域には、ヒ素またはアンチモンの一方または両方か、あるいはそれにリンを加えたものをイオン注入し、
前記周辺回路領域の少なくとも一部では、ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう際に、ｐ型不純物をイオン注入する領域には、ホウ素のみをイオン注入し、ｎ型不純物をイオン注入する領域には、リンのみをイオン注入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴなどの半導体素子を半導体基板に形成し、更に半導体基板上に多層配線構造を形成して半導体素子間を結線することで、半導体装置が製造される。
【０００３】
特開２００８−４２０５９号公報（特許文献１）には、少なくともレトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置において、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置及びその製造方法を提供する技術が記載されている。
【０００４】
特開２００８−４７６９８号公報（特許文献２）には、微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することが可能な半導体記憶装置に関する技術が記載されている。
【０００５】
国際公開第２００４／０７７６７３号パンフレット（特許文献３）には、ＭＯＳトランジスタの基板電位を制御することによって、動作速度のばらつきを小さく抑制する技術が記載されている。
【０００６】
非特許文献１には、ＭＯＳＦＥＴのしきい値のばらつきに関する技術が記載されている。
【特許文献１】特開２００８−４２０５９号公報
【特許文献２】特開２００８−４７６９８号公報
【特許文献３】国際公開第２００４／０７７６７３号パンフレット
【非特許文献１】ケイ・タケウチ（K. Takeuchi），ティー・ツノムラ（T. Tsunomura），エイ・ティー・プトラ（A. T. Putra），エイ・ニシダ（A. Nishida），エス・カモハラ（S. Kamohara），ティー・ヒラモト（T. Hiramoto），“アンダースタンディング  ランダム  スレッシュホルド  ボルテージ  フラクチュエイション  バイ  コンペアリング  マルティプル  ファブス  アンド  テクノロジーズ（Understanding Random Threshold Voltage Fluctuation by Comparing Multiple Fabs and Technologies）”「２００７  インターナショナル  エレクトロン  デバイシズ  ミーティング（2007 INTERNATIONAL ELECTRON DEVICES MEETING（ＩＥＤＭ２００７）」，（米国），２００７年，ｐ．４６７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
ＭＩＳＦＥＴを有する半導体装置は、次のようにして製造することができる。すなわち、半導体基板に素子分離領域を形成し、素子分離領域で規定された活性領域に、ＭＩＳＦＥＴのしきい値を調整するためのチャネルドープイオン注入を行なってから、ゲート絶縁膜およびゲート電極を形成する。それから、ゲート電極をマスクにしてイオン注入によりＬＤＤ用のエクステンション領域と、ハロー領域を形成してから、ゲート電極の側壁上に側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマスクにしてイオン注入により、エクステンション領域よりも高不純物濃度のソース・ドレイン領域を形成する。その後、ソース・ドレイン領域の上部にサリサイドプロセスにより金属シリサイド層を形成する。
【０００９】
一般に、ｎ型不純物が添加された多結晶シリコンからなるゲート電極を用いたｎチャネル型のＭＩＳＦＥＴでは、チャネルドープイオン注入にはホウ素（Ｂ）を用いる。しかしながら、ホウ素（Ｂ）をチャネルドープイオン注入に用いた場合、実際に形成したＭＩＳＦＥＴのしきい値のばらつきは、チャネルドープ不純物の分布の離散性で計算されるしきい値のばらつきよりも大きな値を示すことが、上記非特許文献１により分かっている。
【００１０】
本発明者は、一般的な手法で形成したＭＩＳＦＥＴのしきい値のばらつきが、チャネルドープ不純物の分布の離散性で計算されるしきい値のばらつきよりも大きな値を示す理由について検討したところ、次のことが分かった。すなわち、半導体基板にチャネルドープイオン注入した場合、注入直後の段階では、注入された不純物はランダムに配置されているが、その後の種々の加熱工程で不純物が拡散（移動）すると、不純物のランダム配置が崩れ、注入直後に比べて不純物の分布に偏りが生じてしまう。換言すれば、チャネルドープイオン注入した直後の段階では、注入した不純物の配置のランダム性が高いが、その後の種々の加熱工程で不純物が拡散（移動）すると、不純物の配置のランダム性が低下してしまうのである。
【００１１】
なお、不純物の配置のランダム性が高い状態では、微視的（原子配列のレベル）には、不純物は均一（規則的）に配置されているのではなく、ばらばら（ランダム）に存在しているが、微視的にランダムであるが故に、巨視的（チャネル領域のレベル）には、不純物は偏りなく同じように分布している。このため、不純物の配置のランダム性が高い状態では、チャネル領域同士を比べたときの不純物分布の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布と他のＭＩＳＦＥＴのチャネル領域の不純物分布との差）が小さく、ＭＩＳＦＥＴのしきい値のばらつきが小さい。しかしながら、不純物配置のランダム性が低下すると、この状態が崩れ、巨視的な不純物の分布（チャネル領域のレベルでの不純物分布）に偏りが生じてしまう。このため、注入後に熱拡散によって不純物の配置のランダム性が低くなった状態では、チャネル領域同士を比べたときの不純物分布の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布と他のＭＩＳＦＥＴのチャネル領域の不純物分布との差）が大きく、ＭＩＳＦＥＴのしきい値のばらつきが大きくなってしまう。
【００１２】
このように、一般的な手法で形成したＭＩＳＦＥＴでは、チャネルドープイオン注入した不純物の配置が、注入後の熱拡散によってランダム性を低下させることにより、ＭＩＳＦＥＴのしきい値のばらつきが大きくなってしまう。ＭＩＳＦＥＴのしきい値のばらつきが大きいと、半導体装置の性能が低下してしまうため、ＭＩＳＦＥＴのしきい値のばらつきを抑制して半導体装置の性能を向上させることが望まれる。
【００１３】
上記特許文献１では、ＭＩＳＦＥＴの特性のばらつきを低減するために、チャネルドープイオン注入する不純物のプロファイルに変調を加えることで対策を行っている。半導体基板の表面近傍のチャネル不純物の分布が、ＭＩＳＦＥＴの特性のばらつきに最も影響するため、この手法は一部有効である。しかしながら、チャネル不純物の配置（分布）のランダム性を高める工夫をしないと、離散不純物分布で説明される特性（しきい値）のばらつきのレベルまで、実際のＭＩＳＦＥＴの特性のばらつきを低減させることは困難である。
【００１４】
上記特許文献２では、デバイスの特性のばらつきが問題となるメモリセルの最小トランジスタのゲート長やゲート幅を大きくすることで、トランジスタの特性のばらつきによる影響を回避している。しかしながら、この手法は、トランジスタの特性（しきい値）のばらつきを改善する根本的解決手段ではなく、トランジスタの微細化（半導体装置の小型化）を困難にする。
【００１５】
上記特許文献３では、しきい値の変動に対して、基板電位を制御することで対応している。しかしながら、離散不純物による特性のばらつきが問題になる場合、隣接するトランジスタ間での特性の差が大きく、多数のトランジスタが形成された半導体装置においては、基板電位を制御することによる個々のトランジスタの特性（しきい値）のばらつきを制御することは困難である。
【００１６】
本発明の目的は、ＭＩＳＦＥＴのしきい値のばらつきを抑制して半導体装置の性能を向上させることができる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板に、前記第１ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、（ｃ）前記半導体基板の主面に前記第１ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、（ｄ）前記第１絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、（ｅ）前記（ｄ）工程後、前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に第１導電型の第１半導体領域を形成する工程、（ｆ）前記（ｄ）工程後、前記半導体基板に第１元素のイオン注入を行なう工程、（ｇ）前記（ｅ）工程および前記（ｆ）工程後に、前記第１ゲート電極の側壁上に側壁絶縁膜を形成する工程、（ｈ）前記第１ゲート電極および前記側壁絶縁膜をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に前記第１半導体領域よりも不純物濃度が高い第１導電型の第２半導体領域を形成する工程、を有している。そして、前記第１および第２半導体領域は、前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能し、前記（ｆ）工程でイオン注入する前記第１元素は、炭素、窒素またはフッ素のうちの１種以上からなり、前記（ｆ）工程で前記第１元素が導入された領域の少なくとも一部は、前記第１ＭＩＳＦＥＴのチャネル領域と前記第１半導体領域との間に位置する。
【００２０】
また、他の代表的な実施の形態による半導体装置の製造方法は、炭素、窒素またはフッ素のうちの１種以上が導入された半導体層を上部に有する半導体基板を準備し、前記半導体層にＭＩＳＦＥＴを形成するものである。
【００２１】
また、他の代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記（ａ）工程後に前記半導体基板の主面に第１ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、（ｃ）前記（ｂ）工程後に前記第１絶縁膜上に第１導電体層を形成する工程、（ｄ）前記（ｃ）工程後に前記半導体基板に前記第１ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、（ｅ）前記（ｄ）工程後に前記第１導電体層上に第２導電体層を形成する工程、（ｆ）前記第２導電体層および前記第１導電体層をパターニングして前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、（ｇ）前記（ｆ）工程後に前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程を有するものである。
【００２２】
また、他の代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板にＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、（ｃ）前記半導体基板の主面にゲート絶縁膜用の第１絶縁膜を形成する工程、（ｄ）前記第１絶縁膜上にゲート電極を形成する工程、（ｅ）前記半導体基板にソースまたはドレイン用の半導体領域を形成する工程を有する。そして、前記（ｂ）工程でイオン注入する元素として、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものを用いる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
代表的な実施の形態によれば、ＭＩＳＦＥＴのしきい値のばらつきを抑制して半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２８】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１５は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２９】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）に埋め込まれた絶縁膜により、素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００３０】
次に、表面の汚染防止のための薄い絶縁膜（スルー膜）３を半導体基板１の表面（主面）に形成してから、図２に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ１ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＲＰ１ａでは覆われずに露出される。このフォトレジスト膜ＲＰ１ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。
【００３１】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の上層部分に、後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ａを行なう。なお、図２では、チャネルドープイオン注入ＩＭ１ａを矢印で模式的に示してある。
【００３２】
ＭＩＦＥＴのしきい値調整用のイオン注入は、チャネルドープイオン注入と呼ぶこともでき、このチャネルドープイオン注入（しきい値調整用のイオン注入）によって、ＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）される。すなわち、チャネルドープイオン注入では、ＭＩＳＦＥＴのチャネル領域を含む領域に、不純物（不純物イオン）が導入（ドープ）される。なお、ここでいう「ＭＩＳＦＥＴのチャネル領域」とは、チャネルドープイオン注入の段階ではＭＩＳＦＥＴは形成されていなくとも、その後ＭＩＳＦＥＴが形成されると、ＭＩＳＦＥＴのチャネル領域となる領域に対応する。このことは、本実施の形態１および以下の実施の形態２〜６で述べるチャネルドープイオン注入（しきい値調整用のイオン注入）に共通である。
【００３３】
しきい値調整用のイオン注入ＩＭ１ａ、すなわちチャネルドープイオン注入ＩＭ１ａでは、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ａが形成される。このチャネルドープ層４ａは、後でｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域となる領域を含んでいる。チャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａに導入される不純物は、例えばホウ素（Ｂ）などのｐ型の不純物を用いることができる。このチャネルドープイオン注入ＩＭ１ａでは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＲＰ１ａは、イオン注入阻止マスクとして機能するので、ｐＭＩＳ形成領域１Ｂの半導体基板１には、イオン注入されない。
【００３４】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＲＰ１ａをイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。なお、チャネルドープ層４ａは、半導体基板１の上層部分に浅く形成され、ｐ型ウエルＰＷは、半導体基板１において、チャネルドープ層４ａよりも深くまで形成されている。また、他の形態として、先にｐ型ウエルＰＷをイオン注入で形成してから、チャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａを形成することもでき、これは以下の実施の形態２〜４でも同様である。
【００３５】
次に、図３に示されるように、アッシングなどによりフォトレジスト膜ＲＰ１ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ１ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＲＰ１ｂでは覆われずに露出される。このフォトレジスト膜ＲＰ１ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。
【００３６】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の上層部分に、後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ｂを行なう。なお、図３では、チャネルドープイオン注入ＩＭ１ｂを矢印で模式的に示してある。
【００３７】
しきい値調整用のイオン注入ＩＭ１ｂ、すなわちチャネルドープイオン注入ＩＭ１ｂでは、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ｂが形成される。このチャネルドープ層４ｂは、後でｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域となる領域を含んでいる。チャネルドープイオン注入によってチャネルドープ層４ｂに導入される不純物は、例えばリン（Ｐ）などのｎ型の不純物を用いることができる。このチャネルドープイオン注入ＩＭ１ｂでは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＲＰ１ｂは、イオン注入阻止マスクとして機能するので、ｎＭＩＳ形成領域１Ａの半導体基板１には、イオン注入されない。
【００３８】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＲＰ１ｂをイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。なお、チャネルドープ層４ｂは、半導体基板１の上層部分に浅く形成され、ｎ型ウエルＮＷは、半導体基板１において、チャネルドープ層４ｂよりも深くまで形成されている。また、他の形態として、先にｎ型ウエルＮＷをイオン注入で形成してから、チャネルドープイオン注入ＩＭ１ｂによってチャネルドープ層４ｂを形成することもでき、これは以下の実施の形態２〜４でも同様である。更に他の形態として、先にｐＭＩＳ形成領域１Ｂにチャネルドープ層４ｂおよびｎ型ウエルＮＷを形成した後で、ｎＭＩＳ形成領域１Ａにチャネルドープ層４ａおよびｐ型ウエルＰＷを形成することもでき、これは以下の実施の形態２〜４でも同様である。
【００３９】
次に、図４に示されるように、アッシングなどによりフォトレジスト膜ＲＰ１ｂを除去してから、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより上記絶縁膜３を除去して半導体基板１の表面を清浄化（洗浄）した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜（第１絶縁膜）５を形成する。この絶縁膜５は、後でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜となる。絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４０】
次に、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜６を形成する。シリコン膜６のうちのｎＭＩＳ形成領域１Ａ（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６のうちのｐＭＩＳ形成領域１Ｂ（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００４１】
次に、図５に示されるように、シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。
【００４２】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ（の上部のチャネルドープ層４ａ）上に絶縁膜５を介して形成される。ゲート電極ＧＥ１の下に残存する絶縁膜５が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜５ａとなる。すなわち、ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの絶縁膜５（すなわちゲート絶縁膜５ａ）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ（の上部のチャネルドープ層４ｂ）上に絶縁膜５を介して形成される。ゲート電極ＧＥ２の下に残存する絶縁膜５が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜５ｂとなる。すなわち、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの絶縁膜５（すなわちゲート絶縁膜５ｂ）上に形成される。
【００４３】
次に、図６に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ２ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＲＰ２ａでは覆われずに露出される。このフォトレジスト膜ＲＰ２ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ２ａ，ＩＭ３ａ，ＩＭ４ａでは、フォトレジスト膜ＲＰ２ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。
【００４４】
次に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｎ−型半導体領域）７ａを形成する。エクステンション領域７ａはｎ型の半導体領域であり、後で形成するｎ＋型半導体領域１１ａよりも不純物濃度が低い。なお、図６では、エクステンション領域７ａを形成するためのイオン注入ＩＭ２ａを矢印で模式的に示してある。このイオン注入ＩＭ２ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域７ａは、ゲート電極ＧＥ１（の側壁）に整合して形成され、ゲート電極ＧＥ１の直下には、不純物は導入（イオン注入）されない。エクステンション領域７ａの深さ（接合深さ）は、後で形成されるｎ＋型半導体領域１１ａの深さ（接合深さ）よりも浅い。また、エクステンション領域７ａ形成のためのイオン注入ＩＭ２ａは、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００４５】
次に、図７に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物のイオン注入（ハローイオン注入）ＩＭ３ａを行ってハロー領域（ｐ型半導体領域）８ａを形成する。なお、図７では、ハロー領域８ａを形成するためのイオン注入（ハローイオン注入）ＩＭ３ａを矢印で模式的に示してある。ハロー領域８ａは、エクステンション領域７ａとは逆の導電型で、かつｐ型ウエルＰＷとは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域８ａは、短チャネル特性抑制のために形成される。ハロー領域８ａを形成するためのイオン注入ＩＭ３ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができる。ハロー領域８ａは、エクステンション領域７ａを包み込む（覆う）ように形成され、ｐ型ウエルＰＷよりも不純物濃度（ｐ型不純物濃度）が高い。ハロー領域８ａを形成するためのイオン注入ＩＭ３ａは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域７ａを包み込む（覆う）ようにハロー領域８ａを的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００４６】
次に、図８に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に第１元素のイオン注入ＩＭ４ａを行って拡散防止領域１０ａを形成する。なお、図８では、拡散防止領域１０ａを形成するためのイオン注入ＩＭ４ａを矢印で模式的に示してある。このイオン注入ＩＭ４ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができる。拡散防止領域１０ａは、第１元素が導入（ドープ）された領域である。拡散防止領域１０ａを形成するためのイオン注入ＩＭ４ａで半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。拡散防止領域１０ａにおける第１元素の濃度は、イオン注入ＩＭ４ａの注入量（ドーズ量）で例えば５×１０１４〜５×１０１５／ｃｍ２程度、体積濃度で例えば１×１０１８〜１×１０２０／ｃｍ３程度とすることができる。
【００４７】
拡散防止領域１０ａは、エクステンション領域７ａ、ハロー領域８ａ、および後述のｎ＋型半導体領域１１ａを形成する際のイオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に拡散するのを防止する機能を有している。このため、拡散防止領域１０ａは、その少なくとも一部が、エクステンション領域７ａ、ハロー領域８ａ、および後述のｎ＋型半導体領域１１ａと、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置する必要がある。従って、ハロー領域８ａを包み込む（覆う）ように拡散防止領域１０ａを形成することが好ましい。
【００４８】
このため、拡散防止領域１０ａ形成のためのイオン注入ＩＭ４ａでは、ハロー領域８ａよりも深い位置に上記第１元素をイオン注入することが好ましい。また、拡散防止領域１０ａ形成のためのイオン注入ＩＭ４ａは、斜めイオン注入（傾斜イオン注入）とすることが好ましい。これにより、ハロー領域８ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１０ａを的確に位置させることができるようになる。
【００４９】
また、拡散防止領域１０ａを形成するためのイオン注入ＩＭ４ａの傾斜角を、ハロー領域８ａを形成するためのイオン注入ＩＭ３ａの傾斜角よりも大きくすれば、更に好ましい。これにより、ハロー領域８ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１０ａを更に的確に位置させることができるようになる。ここで、イオン注入の傾斜角とは、イオン注入方向の半導体基板１の主面に垂直な方向からの傾斜角に対応し、半導体基板１の主面に垂直な方向に不純物イオンを打ち込む場合は、傾斜角は０°である。
【００５０】
次に、図９に示されるように、アッシングなどによりフォトレジスト膜ＲＰ２ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ２ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＲＰ２ｂでは覆われずに露出される。このフォトレジスト膜ＲＰ２ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ２ｂ，ＩＭ３ｂ，ＩＭ４ｂでは、フォトレジスト膜ＲＰ２ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【００５１】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｐ−型半導体領域）７ｂを形成する。エクステンション領域７ｂはｐ型の半導体領域であり、後で形成するｐ＋型半導体領域１１ｂよりも不純物濃度が低い。なお、エクステンション領域７ｂを形成するためのイオン注入ＩＭ２ｂと、後述するハロー領域８ｂを形成するためのイオン注入ＩＭ３ｂと、後述する拡散防止領域１０ｂを形成するためのイオン注入ＩＭ４ｂとは、それぞれ別々のイオン注入工程として行なわれるが、図９では、まとめて矢印で模式的に示してある。
【００５２】
エクステンション領域７ｂを形成するためのイオン注入ＩＭ２ｂでは、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域７ｂは、ゲート電極ＧＥ２（の側壁）に整合して形成され、ゲート電極ＧＥ２の直下には、不純物は導入（イオン注入）されない。エクステンション領域７ｂの深さ（接合深さ）は、後で形成されるｐ＋型半導体領域１１ｂの深さ（接合深さ）よりも浅い。また、エクステンション領域７ｂ形成のためのイオン注入ＩＭ２ｂは、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００５３】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｎ型不純物のイオン注入（ハローイオン注入）ＩＭ３ｂを行ってハロー領域（ｎ型半導体領域）８ｂを形成する。ハロー領域８ｂは、エクステンション領域７ｂとは逆の導電型で、かつｎ型ウエルＮＷとは同じ導電型であり、ここではｎ型（ｎ型の半導体領域）である。ハロー領域８ｂは、短チャネル特性抑制のために形成される。ハロー領域８ｂを形成するためのイオン注入ＩＭ３ｂの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。ハロー領域８ｂは、エクステンション領域７ｂを包み込む（覆う）ように形成され、ｎ型ウエルＮＷよりも不純物濃度（ｎ型不純物濃度）が高い。ハロー領域８ｂを形成するためのイオン注入ＩＭ３ｂは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域７ｂを包み込む（覆う）ようにハロー領域８ｂを的確に形成することができる。
【００５４】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に第１元素のイオン注入ＩＭ４ｂを行って拡散防止領域１０ｂを形成する。拡散防止領域１０ｂは、第１元素が導入（ドープ）された領域である。このイオン注入ＩＭ４ｂの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。拡散防止領域１０ｂを形成するためのイオン注入ＩＭ４ｂで注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。拡散防止領域１０ｂにおける第１元素の濃度は、イオン注入ＩＭ４ｂの注入量（ドーズ量）で例えば５×１０１４〜５×１０１５／ｃｍ２程度、体積濃度で例えば１×１０１８〜１×１０２０／ｃｍ３程度とすることができる。
【００５５】
拡散防止領域１０ｂは、エクステンション領域７ｂ、ハロー領域８ｂ、および後述のｐ＋型半導体領域１１ｂを形成する際のイオン注入で生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止する機能を有している。このため、拡散防止領域１０ｂは、その少なくとも一部が、エクステンション領域７ｂ、ハロー領域８ｂ、および後述のｐ＋型半導体領域１１ｂと、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置する必要がある。従って、ハロー領域８ｂを包み込む（覆う）ように拡散防止領域１０ｂを形成することが好ましい。
【００５６】
このため、拡散防止領域１０ｂ形成のためのイオン注入ＩＭ４ｂでは、ハロー領域８ｂよりも深い位置に上記第１元素をイオン注入することが好ましい。また、拡散防止領域１０ｂ形成のためのイオン注入ＩＭ４ｂは、斜めイオン注入（傾斜イオン注入）とすることが好ましい。これにより、ハロー領域８ｂとｎチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１０ｂを的確に位置させることができるようになる。
【００５７】
また、拡散防止領域１０ｂを形成するためのイオン注入ＩＭ４ｂの傾斜角を、ハロー領域８ｂを形成するためのイオン注入の傾斜角よりも大きくすれば、更に好ましい。これにより、ハロー領域８ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１０ｂを更に的確に位置させることができるようになる。
【００５８】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにエクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂを形成してから、ｎＭＩＳ形成領域１Ａにエクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａを形成することもでき、これは以下の実施の形態２〜４でも同様である。
【００５９】
また、ハロー領域８ａ，８ｂは、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略することもでき、これは以下の実施の形態２〜４でも同様である。
【００６０】
また、エクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａは、必ずしもこの順序で形成しなくともよいが、エクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａを形成する各イオン注入ＩＭ２ａ，ＩＭ３ａ，ＩＭ４ａは、少なくとも、ゲート電極ＧＥ１形成後で、かつ、ゲート電極ＧＥ１の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。同様に、エクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂは、必ずしもこの順序で形成しなくともよいが、エクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂを形成する各イオン注入ＩＭ２ｂ，ＩＭ３ｂ，ＩＭ４ｂは、少なくとも、ゲート電極ＧＥ２形成後で、かつ、ゲート電極ＧＥ２の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。
【００６１】
次に、図１０に示されるように、アッシングなどによりフォトレジスト膜ＲＰ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上に、絶縁膜（側壁絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。サイドウォールＳＷは、例えば、半導体基板１（の主面全面）上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチングすることによって形成することができる。
【００６２】
次に、図１１に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ３ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＲＰ３ａでは覆われずに露出される。このフォトレジスト膜ＲＰ３ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ５ａでは、フォトレジスト膜ＲＰ３ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。
【００６３】
次に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ＋型半導体領域１１ａ（ソース、ドレイン）を形成する。なお、図１１では、ｎ＋型半導体領域１１ａを形成するためのイオン注入ＩＭ５ａを矢印で模式的に示してある。このイオン注入ＩＭ５ａの際、ゲート電極ＧＥ１およびその側壁上のサイドウォールＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ｎ＋型半導体領域１１ａは、ゲート電極ＧＥ１の側壁上のサイドウォールＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ１およびサイドウォールＳＷの直下には、不純物は導入（イオン注入）されない。ｎ＋型半導体領域１１ａの深さ（接合深さ）は、エクステンション領域７ａの深さ（接合深さ）よりも深い。
【００６４】
ｎ＋型半導体領域（第２半導体領域）１１ａとエクステンション領域（第１半導体領域）７ａとは同じ導電型であるが、ｎ＋型半導体領域１１ａは、エクステンション領域７ａよりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）１１ａおよびエクステンション領域（ｎ−型半導体領域）７ａにより形成される。換言すれば、エクステンション領域７ａと、それよりも高不純物濃度のｎ＋型半導体領域１１ａとは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域７ａは、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域１１ａは、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールＳＷに対して自己整合的に形成される。
【００６５】
また、サイドウォールＳＷの形成後、ｎ＋型半導体領域１１ａ形成用のイオン注入の前または後に、半導体基板１に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる第１元素をイオン注入することもできる。この場合、このイオン注入で第１元素が注入された領域が、ｎ＋型半導体領域１１ａを包み込む（覆う）ようにすることが好ましい。これにより、ｎ＋型半導体領域１１ａに生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に拡散するのを、更に的確に防止することができる。
【００６６】
次に、図１２に示されるように、アッシングなどによりフォトレジスト膜ＲＰ３ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ３ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＲＰ３ｂでは覆われずに露出される。このフォトレジスト膜ＲＰ３ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ５ｂでは、フォトレジスト膜ＲＰ３ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【００６７】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。なお、図１２では、ｐ＋型半導体領域１１ｂを形成するためのイオン注入ＩＭ５ｂを矢印で模式的に示してある。このイオン注入ＩＭ５ｂの際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ｐ＋型半導体領域１１ｂは、ゲート電極ＧＥ２の側壁上のサイドウォールＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ２およびサイドウォールＳＷの直下には、不純物は導入（イオン注入）されない。ｐ＋型半導体領域１１ｂの深さ（接合深さ）は、エクステンション領域７ｂの深さ（接合深さ）よりも深い。
【００６８】
ｐ＋型半導体領域（第２半導体領域）１１ｂとエクステンション領域（第１半導体領域）７ｂとは同じ導電型であるが、ｐ＋型半導体領域１１ｂは、エクステンション領域７ｂよりも、不純物濃度（ｐ型不純物濃度）が高い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）１１ｂおよびエクステンション領域（ｐ−型半導体領域）７ｂにより形成される。換言すれば、エクステンション領域７ｂと、それよりも高不純物濃度のｐ＋型半導体領域１１ｂとは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域として機能する。従って、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。上述のように、エクステンション領域７ｂは、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域１１ｂは、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールＳＷに対して自己整合的に形成される。
【００６９】
また、サイドウォールＳＷの形成後、ｐ＋型半導体領域１１ｂ形成用のイオン注入の前または後に、半導体基板１に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる第１元素をイオン注入することもできる。この場合、このイオン注入で第１元素が注入された領域が、ｐ＋型半導体領域１１ｂを包み込む（覆う）ようにすることが好ましい。これにより、ｐ＋型半導体領域１１ｂに生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを、更に的確に防止することができる。
【００７０】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにｐ＋型半導体領域１１ｂを形成してから、ｎＭＩＳ形成領域１Ａにｎ＋型半導体領域１１ａを形成することもでき、これは以下の実施の形態２〜４でも同様である。
【００７１】
次に、アッシングなどによりフォトレジスト膜ＲＰ３ｂを除去する。それから、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のスパイクアニール処理にて行うことができる。
【００７２】
このようにして、ｎＭＩＳ形成領域１Ａ（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｐＭＩＳ形成領域１Ｂ（のｎ型ウエルＮＷ）に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図１３の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。
【００７３】
次に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面を露出させ、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）のような金属膜を堆積して熱処理することによって、図１４に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面に、それぞれ金属シリサイド層１２を形成する。これにより、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００７４】
次に、半導体基板１の主面上に絶縁膜２１を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２を覆うように、金属シリサイド層１２上を含む半導体基板１上に絶縁膜２１を形成する。絶縁膜２１は例えば窒化シリコン膜からなり、プラズマＣＶＤ法などを用いて形成することができる。それから、絶縁膜２１上に絶縁膜２１よりも厚い絶縁膜２２を形成する。絶縁膜２２は例えば酸化シリコン膜などからなり、ＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う）を用いてプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜２１，２２からなる層間絶縁膜が形成される。その後、絶縁膜２２の表面をＣＭＰ法により研磨するなどして、絶縁膜２２の上面を平坦化する。下地段差に起因して絶縁膜２１の表面に凹凸形状が形成されていても、絶縁膜２２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７５】
次に、絶縁膜２２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２２，２１をドライエッチングすることにより、絶縁膜２２，２１にコンタクトホール（貫通孔、孔）２３を形成する。この際、まず絶縁膜２１に比較して絶縁膜２２がエッチングされやすい条件で絶縁膜２２のドライエッチングを行い、絶縁膜２１をエッチングストッパ膜として機能させることで、絶縁膜２２にコンタクトホール２３を形成してから、絶縁膜２２に比較して絶縁膜２１がエッチングされやすい条件でコンタクトホール２３の底部の絶縁膜２１をドライエッチングして除去する。コンタクトホール２３の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面上の金属シリサイド層１２の一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層１２の一部などが露出される。
【００７６】
次に、コンタクトホール２３内に、タングステン（Ｗ）などからなるプラグ（接続用導体部）２４を形成する。プラグ２４を形成するには、例えば、コンタクトホール２３の内部（底部および側壁上）を含む絶縁膜２２上に、プラズマＣＶＤ法によりバリア導体膜２４ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜２４ｂをＣＶＤ法などによってバリア導体膜２４ａ上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要な主導体膜２４ｂおよびバリア導体膜２４ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２４を形成することができる。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａまたはｐ＋型半導体領域１１ｂ上に形成されたプラグ２４は、その底部でゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａまたはｐ＋型半導体領域１１ｂの表面上の金属シリサイド層１２と接して、電気的に接続される。
【００７７】
次に、図１５に示されるように、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜２５および配線形成用の絶縁膜２６を順次形成する。ストッパ絶縁膜２５は絶縁膜２６への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２６に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２５は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２６は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜２５と絶縁膜２６には、次に説明する第１層目の配線が形成される。
【００７８】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２６およびストッパ絶縁膜２５の所定の領域に配線溝２７を形成した後、半導体基板１の主面上（すなわち配線溝２７の底部および側壁上を含む絶縁膜２６上）にバリア導体膜（バリアメタル膜）２８を形成する。バリア導体膜２８は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜２８上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝２７の内部を埋め込む。図１５では、シード膜および銅めっき膜を合わせたものを銅の主導体膜２９として図示している。それから、配線溝２７以外の領域の主導体膜２９（銅めっき膜およびシード層）とバリアメタル膜２８をＣＭＰ法により除去して、配線溝２７に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。配線Ｍ１は、プラグ２４を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂやゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００７９】
次に、本実施の形態の効果について、より詳細に説明する。
【００８０】
半導体基板に不純物をイオン注入した場合、注入直後の段階では、注入された不純物はランダムに配置されているが、その後の種々の加熱工程で不純物が拡散（移動）すると、不純物のランダム配置が崩れ、注入直後に比べて不純物の分布に偏りが生じてしまう。すなわち、イオン注入した直後の段階では、注入した不純物の配置のランダム性が高いが、その後の種々の加熱工程で不純物が拡散（移動）すると、不純物の配置のランダム性が低下してしまう。このことは、イオン注入が、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入である場合でも同様である。従って、チャネルドープイオン注入した直後の段階では、チャネル領域にドープされた不純物の配置のランダム性が高いが、その後の種々の加熱工程で不純物が拡散（移動）すると、チャネル領域にドープされた不純物の配置のランダム性が低下してしまう。
【００８１】
なお、不純物の配置のランダム性が高い状態では、微視的（原子配列のレベル）には、不純物は均一（規則的）に配置されているのではなく、ばらばら（ランダム）に存在しているが、微視的にランダムであるが故に、巨視的（チャネル領域のレベル）には、不純物は偏りなく同じように分布している。このため、不純物の配置のランダム性が高い状態では、チャネル領域同士を比べたときの不純物分布の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布と他のＭＩＳＦＥＴのチャネル領域の不純物分布との差）が小さく、ＭＩＳＦＥＴのしきい値のばらつきが小さい。
【００８２】
しかしながら、不純物配置のランダム性が低下すると、この状態が崩れ、巨視的な不純物の分布（チャネル領域のレベルでの不純物分布）に偏りが生じてしまう。このため、チャネルドープイオン注入後に、熱拡散によってチャネルドープ不純物の配置のランダム性が低くなった状態では、チャネル領域同士を比べたときの不純物分布の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布と他のＭＩＳＦＥＴのチャネル領域の不純物分布との差）が大きくなり、ＭＩＳＦＥＴのしきい値のばらつきが大きくなってしまう。すなわち、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動してしまい、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうのである。半導体装置の性能を向上させるためには、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することが望まれる。
【００８３】
このため、チャネルドープイオン注入で導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのをできるだけ抑制して、注入直後のチャネルドープ不純物の配置（ランダム性が高い配置）を注入後もできるだけ維持することが、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制するために重要である。
【００８４】
また、半導体基板１にイオン注入を行なうと、半導体基板１の不純物イオンがドープされた領域に点欠陥も生成されてしまうが、点欠陥は拡散しやすい。このため、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成する際の各イオン注入で生成された点欠陥が、その後の種々の加熱工程でＭＩＳＦＥＴのチャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）にまで拡散してしまう可能性がある。特に、エクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂは、チャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）に近いため、イオン注入でエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂに生成された点欠陥が、チャネル領域にまで拡散しやすい。点欠陥がチャネル領域に拡散すると、チャネル領域における点欠陥の密度が大きくなるが、点欠陥の密度が大きいほど、チャネルドープイオン注入でチャネル領域に導入された不純物が移動（拡散）しやすくなる。これは、点欠陥が多いと、点欠陥を介して不純物が移動（拡散）しやすくなるためである。
【００８５】
このため、チャネルドープイオン注入で導入した不純物が、その後の種々の加熱工程の際に再配置（拡散）されるのをできるだけ抑制するためには、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成する際の各イオン注入で生成された点欠陥がチャネル領域にまで拡散してしまうのをできるだけ防止し、チャネル領域における点欠陥の密度を抑制することが有効である。
【００８６】
本発明者の検討によれば、単結晶シリコンからなる基板領域（半導体基板１）に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域（本実施の形態の拡散防止領域１０ａ，１０ｂに対応）は、点欠陥が拡散（移動）しにくく、点欠陥の拡散（移動）を防止する機能を有していることが分かった。
【００８７】
そこで、本実施の形態では、上述のように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）をイオン注入して、拡散防止領域１０ａを形成している。また、上述のように、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）をイオン注入して、拡散防止領域１０ｂを形成している。
【００８８】
炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域である拡散防止領域１０ａは、エクステンション領域７ａ、ハロー領域８ａ、およびｎ＋型半導体領域１１ａを形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（ゲート電極ＧＥ１の直下の領域）にまで拡散するのを防止する機能を有している。また、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域である拡散防止領域１０ｂは、エクステンション領域７ｂ、ハロー領域８ｂ、およびｐ＋型半導体領域１１ｂを形成する際の各イオン注入で生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ２の直下の領域）にまでに拡散するのを防止する機能を有している。
【００８９】
上述の機能を拡散防止領域１０ａが有するためには、拡散防止領域１０ａの少なくとも一部が、エクステンション領域７ａ、ハロー領域８ａおよびｎ＋型半導体領域１１ａと、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（ゲート電極ＧＥ１の直下の領域）との間に位置する必要がある。エクステンション領域７ａ、ハロー領域８ａおよびｎ＋型半導体領域１１ａのうち、ハロー領域８ａが最もｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に近いため、ハロー領域８ａを形成した場合は、拡散防止領域１０ａの少なくとも一部が、ハロー領域８ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置すればよい。このようにするためには、ハロー領域８ａを包み込む（覆う）ように拡散防止領域１０ａを形成することが好ましい。ハロー領域８ａの形成を省略した場合は、エクステンション領域７ａがチャネル領域に近いので、拡散防止領域１０ａの少なくとも一部が、エクステンション領域７ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置すればよく、このようにするためには、エクステンション領域７ａを包み込む（覆う）ように拡散防止領域１０ａを形成することが好ましい。
【００９０】
なお、拡散防止領域１０ａの少なくとも一部が、ハロー領域８ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置する場合には、必然的に、エクステンション領域７ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１０ａの少なくとも一部が位置することになる。このため、ハロー領域８ａを形成するか否かにかかわらず、エクステンション領域７ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１０ａの少なくとも一部を位置させ、ハロー領域８ａを形成した場合には、ハロー領域８ａとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１０ａの少なくとも一部が位置するようにすればよい。
【００９１】
また、上述の機能を拡散防止領域１０ｂが有するためには、拡散防止領域１０ｂの少なくとも一部が、エクステンション領域７ｂ、ハロー領域８ｂおよびｐ＋型半導体領域１１ｂと、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ２の直下の領域）との間に位置する必要がある。エクステンション領域７ｂ、ハロー領域８ｂおよびｐ＋型半導体領域１１ｂのうち、ハロー領域８ｂが最もｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に近いため、ハロー領域８ｂを形成した場合は、拡散防止領域１０ｂの少なくとも一部が、ハロー領域８ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置すればよい。このようにするためには、ハロー領域８ｂを包み込む（覆う）ように拡散防止領域１０ｂを形成することが好ましい。ハロー領域８ｂの形成を省略した場合は、エクステンション領域７ｂがチャネル領域に近いので、拡散防止領域１０ｂの少なくとも一部が、エクステンション領域７ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置すればよく、このようにするためには、エクステンション領域７ｂを包み込む（覆う）ように拡散防止領域１０ｂを形成することが好ましい。
【００９２】
なお、拡散防止領域１０ｂの少なくとも一部が、ハロー領域８ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置する場合には、必然的に、エクステンション領域７ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１０ｂの少なくとも一部が位置することになる。このため、ハロー領域８ｂを形成するか否かにかかわらず、エクステンション領域７ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１０ｂの少なくとも一部を位置させ、ハロー領域８ｂを形成した場合には、ハロー領域８ｂとｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１０ｂの少なくとも一部が位置するようにすればよい。
【００９３】
本実施の形態では、拡散防止領域１０ａ，１０ｂを形成したことで、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することできる。これにより、チャネルドープイオン注入でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、注入直後のチャネルドープ不純物の配置（ランダム性が高い配置）を維持することができる。従って、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができ、半導体装置の性能を向上させることができる。
【００９４】
また、拡散防止領域１０ａ，１０ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入されているが、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうち、点欠陥の拡散防止に最も有効なのは炭素（Ｃ）である。このため、拡散防止領域１０ａ，１０ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうち少なくとも炭素（Ｃ）を導入していればより好ましい。これにより、拡散防止領域１０ａ，１０ｂを設けたことによる上述の効果を、より的確に得ることができる。
【００９５】
また、本実施の形態では、半導体基板において、必要な領域のみに炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入して拡散防止領域１０ａ，１０ｂを形成することができる。このため、不要な領域に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）が導入されることを防止でき、不要な領域に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）が導入されることによる悪影響を排除できる。
【００９６】
また、チャネルドープイオン注入で導入した不純物の再配置（拡散）に起因したＭＩＳＦＥＴ毎のしきい値電圧のばらつきは、ｐチャネル型ＭＩＳＦＥＴに比べて、ｎチャネル型ＭＩＳＦＥＴの方が大きい。これは、一般に、ｎチャネル型ＭＩＳＦＥＴには、チャネルドープイオン注入でｐ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴには、チャネルドープイオン注入でｎ型不純物を注入するが、リン（Ｐ）などのｎ型不純物に比べて、ホウ素（Ｂ）などのｐ型不純物の方が、熱拡散しやすいためである。このため、本実施の形態（拡散防止領域１０ａ，１０ｂに相当するものを形成すること）は、ＣＭＩＳＦＥＴを有する半導体装置だけでなく、ｐチャネル型ＭＩＳＦＥＴまたはｎチャネル型ＭＩＳＦＥＴの一方だけを有する半導体装置に対しても適用できるが、少なくともｎチャネル型ＭＩＳＦＥＴを有する半導体装置に適用すれば、効果が大きい。このこと、以下の実施の形態２〜６においても同様である。
【００９７】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。図１６〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００９８】
本実施の形態では、まず、図１６に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１ａを準備し、半導体基板１ａ（の主面全面）上に半導体層（半導体領域）１ｂを形成する。
【００９９】
半導体層１ｂは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）が導入された半導体層（単結晶シリコン層）であり、具体的には、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）が導入（ドープ）された単結晶シリコン（Ｓｉ）で構成されている。
【０１００】
半導体層１ｂは、好ましくは、半導体基板１ａ上に半導体層１ｂをエピタキシャル成長させることで形成されている。半導体基板１ａとその上の半導体層１ｂとを合わせたものを、半導体基板ＳＵＢ１と称することとし、この半導体基板ＳＵＢ１は、いわゆるエピタキシャルウエハとみなすこともできる。半導体基板ＳＵＢ１の主面（表面）は、半導体層１ｂの主面（表面）に対応する。半導体層１ｂにおける第１元素の濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３程度とすることができる。半導体層１ｂの厚さは、後で形成されるｐ型ウエルＰＷおよびｎ型ウエルＮＷが半導体層１ｂ内に含まれ得るような厚さで形成され、例えば１〜１０μｍ程度の厚さを有している。
【０１０１】
他の形態として、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層（半導体領域）１ｂを、半導体基板１ａの上層部分に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することによって形成することもできる。
【０１０２】
次に、図１７に示されるように、半導体基板ＳＵＢ１の主面に素子分離領域２を形成する。素子分離領域２の形成法などは、上記実施の形態１と同様であるので、ここではその説明は省略する。素子分離領域２によって、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとが規定される。
【０１０３】
次に、上記実施の形態１と同様の絶縁膜３を半導体基板ＳＵＢ１の表面（すなわち半導体層１ｂの表面）に形成する。
【０１０４】
次に、図１８に示されるように、ｎＭＩＳ形成領域１Ａにおいて、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａと同様のチャネルドープイオン注入（後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入）ＩＭ１ａを行なって、半導体層１ｂの上層部分にチャネルドープ層４ａを形成する。それから、ｎＭＩＳ形成領域１Ａにおいて、半導体層１ｂにｐ型ウエルＰＷをイオン注入によって形成する。また、ｐＭＩＳ形成領域１Ｂにおいて、上記実施の形態１のチャネルドープイオン注入ＩＭ１ｂと同様のチャネルドープイオン注入（後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入）ＩＭ１ｂを行なって、半導体層１ｂの上層部分にチャネルドープ層４ｂを形成する。それから、ｐＭＩＳ形成領域１Ｂにおいて、半導体層１ｂにｎ型ウエルＮＷをイオン注入によって形成する。
【０１０５】
なお、図１８では、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを矢印で模式的に示してあるが、チャネルドープイオン注入ＩＭ１ａとチャネルドープイオン注入ＩＭ１ｂとは、それぞれ別工程で行なう。すなわち、上記実施の形態１と同様に本実施の形態においても、チャネルドープ層４ａを形成するためのチャネルドープイオン注入ＩＭ１ａと、ｐ型ウエルＰＷを形成するためのイオン注入とは、上記フォトレジスト膜ＲＰ１ａと同様のフォトレジスト膜（図示せず）でｐＭＩＳ形成領域１Ｂを覆った状態で行ない、ｐＭＩＳ形成領域１Ｂの半導体層１ｂにイオン注入されないようにする。一方、チャネルドープ層４ｂを形成するためのチャネルドープイオン注入ＩＭ１ｂと、ｎ型ウエルＮＷを形成するためのイオン注入とは、上記フォトレジスト膜ＲＰ１ｂと同様のフォトレジスト膜（図示せず）でｎＭＩＳ形成領域１Ａを覆った状態で行ない、ｎＭＩＳ形成領域１Ａの半導体層１ｂにイオン注入されないようにする。
【０１０６】
上記実施の形態１では、半導体基板１にチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成していた。それに対して、本実施の形態では、半導体層１ｂにチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成しているが、それ以外は、本実施の形態でのチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂおよびチャネルドープ層４ａ，４ｂの構成については、上記実施の形態１と同様である。また、上記実施の形態１では、半導体基板１にｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成していたのに対して、本実施の形態では、半導体層１ｂにｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成しているが、それ以外は、本実施の形態でのｐ型ウエルＰＷおよびｎ型ウエルＮＷの形成法と構成については、上記実施の形態１と同様である。
【０１０７】
次に、上記絶縁膜３を除去して半導体層１ｂの表面を清浄化した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体層１ｂの表面（ｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成する。上記実施の形態１では、半導体基板１に絶縁膜の表面に絶縁膜５を形成していたのに対して、本実施の形態では、半導体層１ｂに絶縁膜５を形成しているが、それ以外は、本実施の形態での絶縁膜５の形成法と構成については、上記実施の形態１と同様である。
【０１０８】
次に、ゲート電極ＧＥ１，ＧＥ２を形成する。上記実施の形態１では、半導体基板１上に絶縁膜５（ゲート絶縁膜５ａ，５ｂ）を介してゲート電極ＧＥ１，ＧＥ２を形成していたのに対して、本実施の形態では、半導体層１ｂ上に絶縁膜５（ゲート絶縁膜５ａ，５ｂ）を介してゲート電極ＧＥ１，ＧＥ２を形成している。それ以外は、本実施の形態でのゲート電極ＧＥ１，ＧＥ２の形成法と構成については、上記実施の形態１と同様である。これにより、図１９の構造が得られる。
【０１０９】
次に、図２０に示されるように、ｎＭＩＳ形成領域１Ａの半導体層１ｂ（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、エクステンション領域７ａを形成する。それから、ｎＭＩＳ形成領域１Ａの半導体層１ｂ（ｐ型ウエルＰＷ）に、イオン注入（ハローイオン注入）を行ってハロー領域８ａを形成する。また、ｐＭＩＳ形成領域１Ｂの半導体層１ｂ（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、上記実施の形態１と同様に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、エクステンション領域７ｂを形成する。それから、ｐＭＩＳ形成領域１Ｂの半導体層１ｂ（ｎ型ウエルＮＷ）に、イオン注入（ハローイオン注入）を行ってハロー領域８ｂを形成する。
【０１１０】
なお、上記実施の形態１と同様に本実施の形態２および以下の実施の形態３，４においても、エクステンション領域７ａを形成するためのイオン注入と、ハロー領域８ａを形成するためのイオン注入とは、上記フォトレジスト膜ＲＰ２ａと同様のフォトレジスト膜（図示せず）でｐＭＩＳ形成領域１Ｂを覆った状態で行ない、ｐＭＩＳ形成領域１Ｂの半導体層１ｂにイオン注入されないようにする。一方、上記実施の形態１と同様に本実施の形態２および以下の実施の形態３，４においても、エクステンション領域７ｂを形成するためのイオン注入と、ハロー領域８ｂを形成するためのイオン注入とは、上記フォトレジスト膜ＲＰ２ｂと同様のフォトレジスト膜（図示せず）でｎＭＩＳ形成領域１Ａを覆った状態で行ない、ｎＭＩＳ形成領域１Ａの半導体層１ｂにイオン注入されないようにする。
【０１１１】
上記実施の形態１では、半導体基板１にエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成していたのに対して、本実施の形態では、半導体層１ｂにエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成しているが、それ以外は、本実施の形態でのエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂの形成法と構成については、上記実施の形態１と同様である。
【０１１２】
次に、図２１に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。
【０１１３】
次に、ｎＭＩＳ形成領域１Ａの半導体層１ｂ（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１１ａ（ソース、ドレイン）を形成する。また、ｐＭＩＳ形成領域１Ｂの半導体層１ｂ（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。
【０１１４】
なお、上記実施の形態１と同様に本実施の形態２および以下の実施の形態３，４においても、ｎ＋型半導体領域１１ａを形成するためのイオン注入は、上記フォトレジスト膜ＲＰ３ａと同様のフォトレジスト膜（図示せず）でｐＭＩＳ形成領域１Ｂを覆った状態で行ない、ｐＭＩＳ形成領域１Ｂの半導体層１ｂにイオン注入されないようにする。一方、上記実施の形態１と同様に本実施の形態２および以下の実施の形態３，４においても、ｐ＋型半導体領域１１ｂを形成するためのイオン注入は、上記フォトレジスト膜ＲＰ３ｂと同様のフォトレジスト膜（図示せず）でｎＭＩＳ形成領域１Ａを覆った状態で行ない、ｎＭＩＳ形成領域１Ａの半導体層１ｂにイオン注入されないようにする。
【０１１５】
上記実施の形態１では、半導体基板１にｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成していたのに対して、本実施の形態では、半導体層１ｂにｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成しているが、それ以外は、本実施の形態でのｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの形成法と構成については、上記実施の形態１と同様である。
【０１１６】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１１７】
以降の工程は、上記実施の形態１と同様である。すなわち、図２２に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面にそれぞれ金属シリサイド層１２を形成し、半導体基板ＳＵＢ１の主面（すなわち半導体層１ｂの主面）上にゲート電極ＧＥ１，ＧＥ２を覆うように絶縁膜２１を形成し、絶縁膜２１上に絶縁膜２２を形成する。それから、絶縁膜２２，２１にコンタクトホール２３を形成し、コンタクトホール２３内にプラグ２４を形成する。その後、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜２５および絶縁膜２６を順に形成し、絶縁膜２６およびストッパ絶縁膜２５に配線溝２７を形成し、配線溝２７の底部および側壁上を含む絶縁膜２６上にバリア導体膜２８を形成し、配線溝２７を銅の主導体膜２９で埋め込んで配線Ｍ１を形成する。
【０１１８】
次に、本実施の形態の効果について、より詳細に説明する。
【０１１９】
上記実施の形態１では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された拡散防止領域１０ａ，１０ｂを形成することで、チャネル領域への点欠陥の拡散を防止し、それによって、チャネル領域における点欠陥の密度を抑制して、チャネルドープイオン注入でチャネル領域に導入された不純物の再配置（拡散）を抑制していた。
【０１２０】
それに対して、本実施の形態では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１ｂを上部に有する半導体基板ＳＵＢ１を準備し、この半導体層１ｂにｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成している。すなわち、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１ｂに形成されている。
【０１２１】
上述のように、単結晶シリコンに炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域（本実施の形態の半導体層１ｂに対応）は、点欠陥が拡散（移動）しにくく、点欠陥の拡散（移動）を防止する機能を有している。このため、本実施の形態では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１ｂ全体に渡って、点欠陥が拡散（移動）しにくい。このため、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）にまで拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することできる。これにより、チャネルドープイオン注入でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、注入直後のチャネルドープ不純物の配置（ランダム性が高い配置）を維持することができる。従って、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができ、半導体装置の性能を向上させることができる。
【０１２２】
また、半導体層１ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入されているが、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうち、点欠陥の拡散防止に最も有効なのは炭素（Ｃ）である。このため、半導体層１ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうち少なくとも炭素（Ｃ）を導入していればより好ましい。
【０１２３】
また、本実施の形態では、半導体基板１ａの主面上に半導体層１ｂをエピタキシャル成長などで形成したが、他の形態として、半導体基板１の上層部分に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することで、半導体基板１の上層部分に半導体層１ｂに相当する領域を形成することもできる。この場合、上記半導体基板ＳＵＢ１全体が上記半導体基板１に相当し、上記半導体基板ＳＵＢ１のうちの上記半導体層１ｂが、半導体基板１のうち、イオン注入で炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上を導入した半導体領域（半導体層）に相当する。すなわち、半導体基板１の上層部分に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することで、半導体層１ｂに相当する半導体領域（半導体層）を形成し、この半導体領域（半導体層）内に、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成するのである。この場合も、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成する際のイオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することができる。従って、チャネルドープイオン注入でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができ、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができる。
【０１２４】
また、本実施の形態では、半導体層１ｂ全体に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上を導入して、そこにｐ型ウエルＰＷ、ｎ型ウエルＮＷ、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂを形成している。このため、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上を導入したことによる、イオン注入時に生成された点欠陥の拡散を抑制する効果は、極めて大きい。
【０１２５】
（実施の形態３）
本実施の形態３の半導体装置の製造工程を図面を参照して説明する。図２３〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１２６】
本実施の形態では、上記実施の形態１と同様に、図２３に示されるように、まず、半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。
【０１２７】
次に、上記実施の形態１と同様の絶縁膜３を半導体基板１の表面に形成する。
【０１２８】
次に、ｎＭＩＳ形成領域１Ａにおいて、上記実施の形態１と同様にして、半導体基板１の主面から所定の深さに渡ってｐ型ウエルＰＷを形成し、また、ｐＭＩＳ形成領域１Ｂにおいて、上記実施の形態１と同様にして、半導体基板１の主面から所定の深さに渡ってｎ型ウエルＮＷを形成する。本実施の形態でのｐ型ウエルＰＷおよびｎ型ウエルＮＷの形成法と構成については、上記実施の形態１と同様である。
【０１２９】
なお、本実施の形態では、後述するゲート絶縁膜用の絶縁膜５を形成する前には、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のチャネルドープイオン注入ＩＭ１ａおよびｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のチャネルドープイオン注入ＩＭ１ｂは行なわないため、この段階では、チャネルドープ層４ａ，４ｂは形成されていない。
【０１３０】
次に、図２４に示されるように、上記実施の形態１と同様、上記絶縁膜３を除去して半導体基板１の表面を清浄化した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（ｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成する。本実施の形態での絶縁膜５の形成法と構成については、上記実施の形態１と同様である。
【０１３１】
次に、図２５に示されるように、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、導電体膜（導電体層）として、多結晶シリコン膜のようなシリコン膜（第１導電体層）６ａを形成する。また、シリコン膜６ａは、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。シリコン膜６ａの厚み（堆積膜厚）ｔ１は、例えば２０〜１００ｎｍ程度とすることができる。
【０１３２】
次に、図２６に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ４ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＲＰ４ａでは覆われずに露出される。このフォトレジスト膜ＲＰ４ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。
【０１３３】
次に、ｎＭＩＳ形成領域１Ａにおいて、上記実施の形態１と同様のチャネルドープイオン注入（後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入）ＩＭ１ａを行なって、半導体基板１（ｐ型ウエルＰＷ）の上層部分にチャネルドープ層４ａを形成する。なお、図２６では、チャネルドープイオン注入ＩＭ１ａを矢印で模式的に示してある。
【０１３４】
上記実施の形態１では、ゲート絶縁膜用の絶縁膜５の形成前に半導体基板１にチャネルドープイオン注入ＩＭ１ａを行なってチャネルドープ層４ａを形成していた。これに対して、本実施の形態では、ゲート絶縁膜用の絶縁膜５とシリコン膜６ａの形成後にチャネルドープイオン注入ＩＭ１ａを行なってチャネルドープ層４ａを形成しているが、それ以外は、本実施の形態でのチャネルドープイオン注入ＩＭ１ａおよびチャネルドープ層４ａの構成については、上記実施の形態１と同様である。
【０１３５】
次に、図２７に示されるように、フォトレジスト膜ＲＰ４ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＲＰ４ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＲＰ４ｂでは覆われずに露出される。このフォトレジスト膜ＲＰ４ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。
【０１３６】
次に、ｐＭＩＳ形成領域１Ｂにおいて、上記実施の形態１と同様のチャネルドープイオン注入（後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入）ＩＭ１ｂを行なって、半導体基板１（ｎ型ウエルＮＷ）の上層部分にチャネルドープ層４ｂを形成する。なお、図２７では、チャネルドープイオン注入ＩＭ１ｂを矢印で模式的に示してある。
【０１３７】
上記実施の形態１では、ゲート絶縁膜用の絶縁膜５の形成前に半導体基板１にチャネルドープイオン注入ＩＭ１ｂを行なってチャネルドープ層４ｂを形成していた。これに対して、本実施の形態では、ゲート絶縁膜用の絶縁膜５とシリコン膜６ａの形成後にチャネルドープイオン注入ＩＭ１ｂを行なってチャネルドープ層４ｂを形成しているが、それ以外は、本実施の形態でのチャネルドープイオン注入ＩＭ１ｂおよびチャネルドープ層４ｂの構成については、上記実施の形態１と同様である。他の形態として、ｐＭＩＳ形成領域１Ｂにチャネルドープイオン注入ＩＭ１ｂによってチャネルドープ層４ｂを形成した後で、ｎＭＩＳ形成領域１Ａにチャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａを形成することもできる。
【０１３８】
次に、図２８に示されるように、フォトレジスト膜ＲＰ４ａを除去してから、シリコン膜６ａ上に、導電体膜（導電体層）として、多結晶シリコン膜のようなシリコン膜（第２導電体層）６ｂを形成する。シリコン膜６ｂの厚み（堆積膜厚）ｔ２は、シリコン膜６ａの厚みｔ１よりも厚い（すなわちｔ２＞ｔ１）ことが好ましく、例えば８０〜１５０ｎｍ程度とすることができる。シリコン膜６ａとシリコン膜６ｂとの積層膜が、上記シリコン膜６に相当するものとなる。
【０１３９】
次に、図２９に示されるように、シリコン膜６ａとシリコン膜６ｂとの積層膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。すなわち、ｎＭＩＳ形成領域１Ａの絶縁膜５（すなわちゲート絶縁膜５ａ）上にゲート電極ＧＥ１を、ｐＭＩＳ形成領域１Ｂの絶縁膜５（すなわちゲート絶縁膜５ｂ）上にゲート電極ＧＥ２を形成する。
【０１４０】
このため、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２は、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜からなる。ゲート電極ＧＥ１の下に残存する絶縁膜５が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜５ａとなり、ゲート電極ＧＥ２の下に残存する絶縁膜５が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜５ｂとなる。
【０１４１】
以降の工程は、拡散防止領域１０ａ，１０ｂ形成工程（イオン注入ＩＭ５ａ，ＩＭ５ｂ）を省略すること以外は、上記実施の形態１と同様である。
【０１４２】
すなわち、図３０に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、エクステンション領域７ａおよびハロー領域８ａを形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、エクステンション領域７ｂおよびハロー領域８ｂを形成する。本実施の形態でのエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂの形成法と構成については、上記実施の形態１と同様である。
【０１４３】
次に、図３１に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成してから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域１１ａ（ソース、ドレイン）を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの形成法と構成については、上記実施の形態１と同様である。
【０１４４】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１４５】
その後、図３２に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面にそれぞれ金属シリサイド層１２を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２を覆うように絶縁膜２１を形成し、絶縁膜２１上に絶縁膜２２を形成し、絶縁膜２２，２１にコンタクトホール２３を形成し、コンタクトホール２３内にプラグ２４を形成する。それから、上記実施の形態１と同様に、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜２５および絶縁膜２６を順に形成し、絶縁膜２６およびストッパ絶縁膜２５に配線溝２７を形成し、配線溝２７の底部および側壁上を含む絶縁膜２６上にバリア導体膜２８を形成し、配線溝２７を銅の主導体膜２９で埋め込んで配線Ｍ１を形成する。
【０１４６】
次に、本実施の形態の効果について、より詳細に説明する。
【０１４７】
上記実施の形態１，２では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された拡散防止領域１０ａ，１０ｂまたは半導体層１ｂを形成することで、チャネル領域への点欠陥の拡散を防止し、それによって、チャネル領域における点欠陥の密度を抑制して、チャネルドープイオン注入でチャネル領域に導入された不純物の再配置（拡散）を抑制していた。
【０１４８】
それに対して、本実施の形態では、チャネルドープイオン注入の工程順を工夫することで、チャネルドープイオン注入でチャネル領域に導入された不純物の再配置（拡散）を抑制している。
【０１４９】
ゲート絶縁膜用の絶縁膜５を熱酸化で形成すると、熱酸化時の加熱温度が例えば７００〜９００℃程度と高いため、本実施の形態とは異なり、ゲート絶縁膜用の絶縁膜５形成前にチャネルドープイオン注入を行なった場合には、チャネルドープイオン注入でチャネル領域に導入された不純物が、ゲート絶縁膜用の絶縁膜５形成時の加熱（ゲート酸化時の加熱）により再配置（拡散）しやすい。
【０１５０】
そこで、本実施の形態では、ゲート絶縁膜用の絶縁膜５を形成した後で、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａおよびｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成している。ゲート絶縁膜用の絶縁膜５を形成した後にチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なうことで、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂでチャネル領域に導入された不純物が、ゲート絶縁膜用の絶縁膜５形成時の加熱（ゲート酸化時の加熱）により再配置（拡散）することがない。すなわち、たとえゲート絶縁膜用の絶縁膜５を熱酸化で形成することで半導体基板１が高温に加熱されても、その段階ではチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂが行なわれていないため、その後のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂでチャネル領域に導入された不純物が、熱酸化（ゲート酸化）時の加熱で再配置（拡散）することはない。これにより、チャネルドープイオン注入でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制することができるので、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができる。従って、半導体装置の性能を向上させることができる。
【０１５１】
また、本実施の形態では、ゲート絶縁膜用の絶縁膜５形成後、更にシリコン膜６ａを形成した後に、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａおよびｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成している。ゲート絶縁膜用の絶縁膜５がシリコン膜６ａで覆われた状態（すなわち絶縁膜５が露出していない状態）でチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なうため、チャネルドープイオン注入によってゲート絶縁膜用の絶縁膜５がダメージを受けるのを防止することができる。これにより、ゲート絶縁膜５ａ，５ｂの信頼性を向上することができ、半導体装置の信頼性を向上させることができる。
【０１５２】
また、ゲート電極の高さに相当する厚い導体膜（ゲート電極用の導体膜）を半導体基板の全面に形成した状態でチャネルドープイオン注入を行なった場合、ゲート電極用の導体膜が厚いことにより、半導体基板へのチャネルドープが的確に行えない虞がある。それに対して、本実施の形態では、シリコン膜６ａが形成された状態でチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行ない、その後シリコン膜６ａ上にシリコン膜６ｂを形成して、この積層膜をパターニングすることで、ゲート電極ＧＥ１，ＧＥ２を形成している。このため、ゲート電極ＧＥ１，ＧＥ２の高さよりも、シリコン膜６ａの厚みｔ１を薄くすることができる。従って、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なう際の、シリコン膜６ａの厚みｔ１を薄くすることができ、半導体基板へのチャネルドープを的確に行うことができる。
【０１５３】
また、シリコン膜６ａの厚み（堆積膜厚）ｔ１が、シリコン膜６ｂの厚み（堆積膜厚）ｔ２よりも薄いことが好ましい（すなわちｔ１＜ｔ２）。すなわち、ゲート電極ＧＥ１，ＧＥ２の高さは、シリコン膜６ａの厚みｔ１とシリコン膜６ｂの厚みｔ２とを足したもの（すなわちｔ１＋ｔ２）に相当するが、シリコン膜６ａの厚み（堆積膜厚）ｔ１を、ゲート電極ＧＥ１，ＧＥ２の高さの半分以下にすることが好ましい。これにより、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なう際のシリコン膜６ａの厚みｔ１を薄くすることができるため、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂをより的確に行うことができる。
【０１５４】
また、本実施の形態は、ゲート絶縁膜用の絶縁膜５の形成後にチャネルドープイオン注入を行なうことで、チャネル領域の不純物に対する絶縁膜５形成時の加熱の影響を防止しているため、ゲート絶縁膜用の絶縁膜５形成時の温度が高い場合に適用すれば、効果が大きい。このため、本実施の形態は、ゲート絶縁膜用の絶縁膜５を熱酸化法で形成する場合に適用すれば、効果が極めて大きい。
【０１５５】
また、本実施の形態３は、上記実施の形態１，２と組み合わせることもできる。すなわち、本実施の形態３において、上記実施の形態１と同様に拡散防止領域１０ａ，１０ｂを形成することもでき、この場合も、拡散防止領域１０ａ，１０ｂの構成と形成法については、上記実施の形態１と同様である。また、本実施の形態３において、上記実施の形態２と同様の半導体基板ＳＵＢ１（すなわち半導体基板１ａ上に半導体層１ｂを形成したもの）を用いることもできる。この場合、本実施の形態において、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１ｂに形成されることになる。これにより、ゲート絶縁膜用の絶縁膜５形成後にチャネルドープイオン注入を行なうことによる、チャネルドープ不純物の再配置（拡散）抑制効果と、拡散防止領域１０ａ，１０ｂまたは半導体層１ｂを設けたことでチャネル領域への点欠陥の拡散を防止したことによる、チャネルドープ不純物の再配置（拡散）抑制効果との両方を得ることができる。従って、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきをより的確に抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきをより的確に抑制することができ、半導体装置の性能を更に向上させることができる。
【０１５６】
（実施の形態４）
本実施の形態４の半導体装置の製造工程を図面を参照して説明する。図３３〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１５７】
本実施の形態では、図３３に示されるように、上記実施の形態１と同様に、まず、半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。
【０１５８】
次に、上記実施の形態１と同様に、絶縁膜３を半導体基板１の表面に形成してから、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＲＰ１ａを形成する。
【０１５９】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の上層部分に、後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ａを行なう。なお、図３４では、このチャネルドープイオン注入ＩＭ１ａを矢印で模式的に示してある。しきい値調整用のイオン注入ＩＭ１ａ、すなわちチャネルドープイオン注入ＩＭ１ａでは、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ａが形成されるため、このチャネルドープ層４ａは、後でｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域となる領域を含んでいる。
【０１６０】
本実施の形態において、このｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａに導入される元素（不純物）は、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方を用い、これに更にホウ素（Ｂ）を組み合わせることもできる。すなわち、本実施の形態でｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入工程でイオン注入する元素（不純物）は、インジウム（Ｉｎ）か、ガリウム（Ｇａ）か、インジウム（Ｉｎ）とガリウム（Ｇａ）か、ホウ素（Ｂ）とインジウム（Ｉｎ）か、ホウ素（Ｂ）とガリウム（Ｇａ）か、あるいはホウ素（Ｂ）とインジウム（Ｉｎ）とガリウム（Ｇａ）である。なお、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａでは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＲＰ１ａは、イオン注入阻止マスクとして機能するので、ｐＭＩＳ形成領域１Ｂの半導体基板１には、イオン注入されない。
【０１６１】
次に、ｎＭＩＳ形成領域１Ａにおいて、上記実施の形態１と同様にして、半導体基板１の主面から所定の深さに渡ってｐ型ウエルＰＷを形成する。本実施の形態でのｐ型ウエルＰＷの形成法と構成については、上記実施の形態１と同様である。
【０１６２】
次に、図３５に示されるように、アッシングなどによりフォトレジスト膜ＲＰ１ａを除去してから、上記実施の形態１と同様に、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＲＰ１ｂを形成する。
【０１６３】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の上層部分に、後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ｂを行なう。なお、図３５では、このチャネルドープイオン注入ＩＭ１ｂを矢印で模式的に示してある。このしきい値調整用のイオン注入ＩＭ１ｂ、すなわちチャネルドープイオン注入ＩＭ１ｂでは、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ｂが形成されるため、このチャネルドープ層４ｂは、後でｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域となる領域を含んでいる。
【０１６４】
本実施の形態において、このｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂによってチャネルドープ層４ｂに導入される元素（不純物）は、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方を用い、これに更にリン（Ｐ）を組み合わせることもできる。すなわち、本実施の形態でｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入工程でイオン注入する元素（不純物）は、ヒ素（Ａｓ）か、アンチモン（Ｓｂ）か、ヒ素（Ａｓ）とアンチモン（Ｓｂ）か、リン（Ｐ）とヒ素（Ａｓ）か、リン（Ｐ）とアンチモン（Ｓｂ）か、あるいはリン（Ｐ）とヒ素（Ａｓ）とアンチモン（Ｓｂ）かである。なお、ｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂでは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＲＰ１ａは、イオン注入阻止マスクとして機能するので、ｎＭＩＳ形成領域１Ａの半導体基板１には、イオン注入されない。
【０１６５】
次に、ｐＭＩＳ形成領域１Ｂにおいて、上記実施の形態１と同様にして、半導体基板１の主面から所定の深さに渡ってｎ型ウエルＮＷを形成する。本実施の形態でのｎ型ウエルＮＷの形成法と構成については、上記実施の形態１と同様である。
【０１６６】
以降の工程は、拡散防止領域１０ａ，１０ｂ形成工程（イオン注入ＩＭ５ａ，ＩＭ５ｂ）を省略すること以外は、上記実施の形態１と同様である。
【０１６７】
すなわち、図３６に示されるように、フォトレジスト膜ＲＰ１ｂを除去してから、上記絶縁膜３を除去して半導体基板１の表面を清浄化した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（ｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成し、絶縁膜５上にゲート電極ＧＥ１，ＧＥ２を形成する。それから、図３７に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、エクステンション領域７ａおよびハロー領域８ａを形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、エクステンション領域７ｂおよびハロー領域８ｂを形成する。本実施の形態での絶縁膜５、ゲート電極ＧＥ１，ＧＥ２、エクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂの形成法と構成については、上記実施の形態１と同様である。
【０１６８】
次に、図３８に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成してから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域１１ａ（ソース、ドレイン）を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの形成法と構成については、上記実施の形態１と同様である。
【０１６９】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１７０】
その後、図３９に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面にそれぞれ金属シリサイド層１２を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２を覆うように絶縁膜２１を形成し、絶縁膜２１上に絶縁膜２２を形成し、絶縁膜２２，２１にコンタクトホール２３を形成し、コンタクトホール２３内にプラグ２４を形成する。それから、上記実施の形態１と同様に、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜２５および絶縁膜２６を順に形成し、絶縁膜２６およびストッパ絶縁膜２５に配線溝２７を形成し、配線溝２７の底部および側壁上を含む絶縁膜２６上にバリア導体膜２８を形成し、配線溝２７を銅の主導体膜２９で埋め込んで配線Ｍ１を形成する。
【０１７１】
次に、本実施の形態の効果について、より詳細に説明する。
【０１７２】
上記実施の形態１〜３では、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで導入された不純物が、イオン注入後に拡散されにくいように工夫していた。それに対して、本実施の形態では、チャネルドープイオン注入後に拡散されにくいような元素（不純物）を、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで注入している。
【０１７３】
すなわち、イオン注入された元素（不純物）は、原子番号が大きい元素ほど（すなわち重い元素ほど）、イオン注入後の加熱によって移動（拡散）しにくく、イオン打ち込みで配置された位置に留まりやすい。このため、原子番号が小さな軽い不純物元素をイオン注入した場合、注入直後の段階では、注入された不純物元素はランダムに配置されていても、その後の種々の加熱工程で不純物元素が拡散（移動）して、不純物元素の配置のランダム性が低下しやすいのに比べて、原子番号が大きな重い不純物元素をイオン注入した場合、注入直後の不純物元素のランダムな配置は、その後の種々の加熱工程を経ても維持されやすい。
【０１７４】
そこで、本実施の形態では、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに、原子番号が大きい元素（すなわち重い元素）を用いる。
【０１７５】
ｎＭＩＳ形成領域１Ａ（ｎチャネル型ＭＩＳＦＥＴＱｎ）について具体的に説明すると、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａに用いる元素（すなわちチャネルドープイオン注入ＩＭ１ａでチャネルドープ層４ａに導入される不純物元素）として、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方を用いる。インジウム（Ｉｎ）およびガリウム（Ｇａ）は、ホウ素（Ｂ）と同様にｐ型の不純物として機能できるが、ホウ素（Ｂ）よりも原子番号が大きく重いため、ホウ素（Ｂ）に比べて、注入後の加熱によって移動（拡散）されにくい。このため、チャネルドープイオン注入ＩＭ１ａでチャネルドープ層４ａに導入された不純物（ここではインジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方）は、注入直後の不純物元素のランダムな配置が、その後の種々の加熱工程を経ても維持されやすい。これにより、チャネルドープイオン注入ＩＭ１ａでｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（チャネルドープ層４ａ）に導入された不純物（ここではインジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方）が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、ｎチャネル型ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制することができる。従って、ｎチャネル型ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができ、半導体装置の性能を向上させることができる。
【０１７６】
また、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａに用いる元素（すなわちチャネルドープイオン注入ＩＭ１ａでチャネルドープ層４ａに導入される不純物元素）としては、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方を用いることがより好ましいが、これに更にホウ素（Ｂ）を組み合わせることもできる。この場合、注入したホウ素（Ｂ）は、注入後の加熱により拡散（移動）してランダム配置が崩れても、注入したインジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方は、注入後の加熱を経てもランダム配置を維持しやすいため、チャネルドープイオン注入にホウ素（Ｂ）のみを用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制することができる。このため、チャネルドープイオン注入にホウ素（Ｂ）のみを用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができる。
【０１７７】
また、ｐＭＩＳ形成領域１Ｂ（ｐチャネル型ＭＩＳＦＥＴＱｐ）について具体的に説明すると、ｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂに用いる元素（すなわちチャネルドープイオン注入ＩＭ１ｂでチャネルドープ層４ｂに導入される不純物元素）として、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方を用いる。ヒ素（Ａｓ）およびアンチモン（Ｓｂ）は、リン（Ｐ）と同様にｎ型の不純物として機能できるが、リン（Ｐ）よりも原子番号が大きく重いため、リン（Ｐ）に比べて、注入後の加熱によって移動（拡散）されにくい。このため、チャネルドープイオン注入ＩＭ１ｂでチャネルドープ層４ｂに導入された不純物（ここではヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方）は、注入直後の不純物元素のランダムな配置が、その後の種々の加熱工程を経ても維持されやすい。これにより、チャネルドープイオン注入ＩＭ１ｂでｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（チャネルドープ層４ｂ）に導入された不純物（ここではヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方）が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、ｐチャネル型ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制することができる。従って、ｐチャネル型ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができ、半導体装置の性能を向上させることができる。
【０１７８】
また、ｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂに用いる元素（すなわちチャネルドープイオン注入ＩＭ１ｂでチャネルドープ層４ｂに導入される不純物元素）としては、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方を用いることがより好ましいが、これに更にリン（Ｐ）を組み合わせることもできる。この場合、注入したリン（Ｐ）は、注入後の加熱により拡散（移動）してランダム配置が崩れても、注入したヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方は、注入後の加熱を経てもランダム配置を維持しやすいため、チャネルドープイオン注入にリン（Ｐ）のみを用いた場合に比べて、ｐチャネル型ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制することができる。このため、チャネルドープイオン注入にリン（Ｐ）のみを用いた場合に比べて、ｐチャネル型ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができる。
【０１７９】
上記実施の形態１，２，３のそれぞれにおいて、あるいはそれらを組み合わせたものにおいても、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに用いる不純物元素の種類を、本実施の形態４と同様とすることもできる。
【０１８０】
例えば、上記実施の形態１において、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａに、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方か、あるいはこれに更にホウ素（Ｂ）を組み合わせたものを用い、ｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂに、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方か、あるいはこれに更にリン（Ｐ）を組み合わせたものを用いることができる。これにより、本実施の形態４と同様の不純物元素をチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで注入したことにより、注入された不純物元素自身が、注入後の加熱により移動（拡散）しにくくなり、更に上記実施の形態１のように拡散防止領域１０ａ，１０ｂを形成したことにより、チャネル領域における点欠陥の密度を抑制してチャネル領域で不純物元素が点欠陥を介して移動（拡散）しにくくすることができる。
【０１８１】
また、上記実施の形態２において、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａに、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方か、あるいはこれに更にホウ素（Ｂ）を組み合わせたものを用い、ｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂに、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方か、あるいはこれに更にリン（Ｐ）を組み合わせたものを用いることができる。これにより、本実施の形態４と同様の不純物元素をチャネルドープイオン注入で注入したことにより、注入された不純物元素自身が、注入後の加熱により移動（拡散）しにくくなる。更に上記実施の形態２のように炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１ｂにｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成したことにより、チャネル領域における点欠陥の密度を抑制してチャネル領域で不純物元素が点欠陥を介して移動（拡散）しにくくすることができる。
【０１８２】
また、上記実施の形態３において、ｎＭＩＳ形成領域１Ａへのチャネルドープイオン注入ＩＭ１ａに、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方か、あるいはこれに更にホウ素（Ｂ）を組み合わせたものを用い、ｐＭＩＳ形成領域１Ｂへのチャネルドープイオン注入ＩＭ１ｂに、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方か、あるいはこれに更にリン（Ｐ）を組み合わせたものを用いることができる。これにより、本実施の形態４と同様の不純物元素をチャネルドープイオン注入で注入したことにより、注入された不純物元素自身が、注入後の加熱により移動（拡散）しにくくなり、更に上記実施の形態３のように、ゲート絶縁膜用の絶縁膜５を形成した後にチャネルドープイオン注入を行なうことで、チャネルドープイオン注入後の加熱工程（ゲート酸化工程）を削減できる。
【０１８３】
また、例えば、上記実施の形態１と上記実施の形態３とを組み合わせたものにおいて、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに用いる不純物元素の種類を、本実施の形態４と同様とすることもでき、また、上記実施の形態２と上記実施の形態３とを組み合わせたものにおいて、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに用いる不純物元素の種類を、本実施の形態４と同様とすることもできる。
【０１８４】
このように、上記実施の形態１，２，３のそれぞれにおいて、あるいはそれらを組み合わせたものにおいて、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに用いる不純物元素の種類を、本実施の形態４と同様とすることで、チャネルドープイオン注入でチャネル領域に導入された不純物の、注入直後のランダム配置を、注入後も更に的確に維持することができる。このため、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきをより的確に抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきをより的確に抑制することができ、半導体装置の性能をより的確に向上させることができる。
【０１８５】
（実施の形態５）
図４０は、上記実施の形態１〜４またはそれらを組み合わせた製造工程により製造された半導体装置（半導体チップ）ＳＭ１の一例を示す平面図である。
【０１８６】
本実施の形態の半導体装置ＳＭ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）３１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域３２とを有している。周辺回路領域３２は、例えば、アナログ回路が形成されたアナログ回路領域や、制御回路が形成されたＣＰＵ領域などを含んでいる。メモリ領域３１と周辺回路領域３２との間や、周辺回路領域３２同士の間は、半導体装置ＳＭ１の内部配線層を介して必要に応じて電気的に接続されている。また、半導体装置ＳＭ１の主面（表面）の周辺部には、半導体装置ＳＭ１の主面の四辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＳＭ１の内部配線層を介してメモリ領域３１や周辺回路領域３２などに電気的に接続されている。
【０１８７】
本実施の形態では、半導体装置ＳＭ１を製造するにあたって、上記実施の形態１〜４の製造技術のいずれか、またはその組み合わせを用いることができる。ここで、上記実施の形態１の製造技術とは、上記拡散防止領域１０ａ，１０ｂを設けることに対応する。上記実施の形態２の製造技術とは、上記半導体層１ｂを設けてそこにＭＩＳＦＥＴを形成することに対応する。上記実施の形態３の製造技術とは、ゲート絶縁膜用の上記絶縁膜５および上記シリコン膜６ａの形成後に上記チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってからシリコン膜６ａ上に上記シリコン膜６ｂを形成し、この積層膜（シリコン膜６ａ，６ｂ）をパターニングしてゲート電極を形成することに対応する。上記実施の形態４の製造技術とは、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで注入する元素の種類を上記実施の形態４のように選択することに対応する。
【０１８８】
半導体装置ＳＭ１を製造するにあたって、上記実施の形態３の製造技術を適用する場合は、半導体装置ＳＭ１（半導体基板１）における全ての領域（メモリ領域３１および周辺回路領域３２の全て）のＭＩＳＦＥＴに対して適用することが好ましく、これにより、半導体装置の製造工程を簡略化できる。
【０１８９】
一方、半導体装置ＳＭ１を製造するにあたって、上記実施の形態１，２，４の製造技術（単独又は組合せ）を適用する場合は、半導体装置ＳＭ１における全ての領域（メモリ領域３１および周辺回路領域３２の全て）に対して適用するのではなく、メモリ領域３１について適用するが、周辺回路領域３２については、適用する周辺回路領域３２ａと適用しない周辺回路領域３２ｂとを混在させる。適用しない周辺回路領域３２ｂは、例えば、上記アナログ回路領域やＣＰＵ領域である。なお、図４０は平面図であるが、理解を簡単にするために、上記実施の形態１，２，４の製造技術（単独又は組合せ）を適用するメモリ領域３１および周辺回路領域３２ａにハッチングを付してある。
【０１９０】
まず、半導体装置ＳＭ１を製造するにあたって、上記実施の形態１の製造技術を適用する場合について説明する。この場合、メモリ領域３１と周辺回路領域３２ａにおいては、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する際に、上記拡散防止領域１０ａ，１０ｂに対応するものを形成する。それに対して、周辺回路領域３２ｂにおいては、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する際に、上記拡散防止領域１０ａ，１０ｂに対応するものを形成しない。
【０１９１】
次に、半導体装置ＳＭ１を製造するにあたって、上記実施の形態２の製造技術を適用する場合について説明する。この場合、メモリ領域３１と周辺回路領域３２ａにおいては、上記半導体層１ｂに相当する領域（炭素、窒素またはフッ素のうちの１種以上が導入された半導体層）をイオン注入で形成しておき、そこにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。それに対して、周辺回路領域３２ｂにおいては、上記半導体層１ｂに相当する領域を形成せずに、基板領域（炭素、窒素またはフッ素が導入されていない半導体基板領域）にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。
【０１９２】
次に、半導体装置ＳＭ１を製造するにあたって、上記実施の形態４の製造技術を適用する場合について説明する。この場合、メモリ領域３１と周辺回路領域３２ａにおいては、ｎチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、上記実施の形態４においてｎＭＩＳ形成領域１Ａに対して行ったチャネルドープイオン注入ＩＭ１ａと同種の元素を用い、ｐチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、上記実施の形態４においてｐＭＩＳ形成領域１Ｂに対して行ったチャネルドープイオン注入ＩＭ１ｂと同種の元素を用いる。それに対して、周辺回路領域３２ａにおいては、ｎチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、ホウ素（Ｂ）のみを用い、ｐチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、リン（Ｐ）のみを用いる。
【０１９３】
一例として、上記実施の形態１の製造技術と上記実施の形態４の製造技術とを適用して半導体装置ＳＭ１を製造する場合について、以下で図４１〜図４７を参照して具体的に説明する。この場合、メモリ領域３１と周辺回路領域３２ａについては、上記実施の形態１の製造技術と上記実施の形態４の製造技術とを適用するが、周辺回路領域３２ｂについては、上記実施の形態１の製造技術と上記実施の形態４の製造技術とを適用しない。
【０１９４】
図４１〜図４７は、本実施の形態の半導体装置ＳＭ１の製造工程中の要部断面図であり、上記実施の形態１と上記実施の形態４を適用して半導体装置ＳＭ１を製造する場合の要部断面図が示されている。
【０１９５】
本実施の形態では、上記実施の形態１と同様に、まず、半導体基板（半導体ウエハ）１を準備する。図４１には、半導体基板１のうち、メモリ領域３１の一部と周辺回路領域３２ａの一部と周辺回路領域３２ｂの一部とが示されている。
【０１９６】
メモリ領域３１のうち、図４１には、メモリ（メモリセル）を構成するｎチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｎＭＩＳ形成領域１Ｃと、メモリ（メモリセル）を構成するｐチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｐＭＩＳ形成領域１Ｄとが示されている。
【０１９７】
また、周辺回路領域３２には、耐圧が異なるＭＩＳＦＥＴが形成される。このため、図４１には、周辺回路領域３２ａにおいて低耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である低耐圧ｎＭＩＳ形成領域１Ｌ１が示されている。また、図４１には、周辺回路領域３２ｂにおいて低耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である低耐圧ｎＭＩＳ形成領域１Ｌ２と高耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である高耐圧ｎＭＩＳ形成領域１Ｈとが示されている。
【０１９８】
半導体装置ＳＭ１を製造するには、図４１に示されるように、まず、上記実施の形態１と同様に半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。
【０１９９】
次に、上記実施の形態１と同様の絶縁膜３を半導体基板１の表面に形成してから、図４２に示されるように、メモリｎＭＩＳ形成領域１Ｃにｐ型ウエルＰＷ１を、メモリｐＭＩＳ形成領域１Ｄにｎ型ウエルＮＷ１を、低耐圧ｎＭＩＳ形成領域１Ｌ１にｐ型ウエルＰＷ２を、低耐圧ｎＭＩＳ形成領域１Ｌ２にｐ型ウエルＰＷ３を、高耐圧ｎＭＩＳ形成領域１Ｈにｐ型ウエルＰＷ４を、それぞれ形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４およびｎ型ウエルＮＷ１は、それぞれフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる。ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入とｐ型ウエルＰＷ３を形成するためのイオン注入とｐ型ウエルＰＷ４を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。
【０２００】
次に、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ１、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈに、それぞれチャネルドープイオン注入（そこに形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入）ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆ，ＩＭ１ｇを行う。なお、図４２では、チャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆ，ＩＭ１ｇを矢印で模式的に示してある。
【０２０１】
チャネルドープイオン注入ＩＭ１ｃによって、メモリｎＭＩＳ形成領域１Ｃの半導体基板１（ｐ型ウエルＰＷ１）の上層部分にチャネルドープ層４ｃが形成される。また、チャネルドープイオン注入ＩＭ１ｄによって、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）の上層部分にチャネルドープ層４ｄが形成される。また、チャネルドープイオン注入ＩＭ１ｅによって、低耐圧ｎＭＩＳ形成領域１Ｌ１の半導体基板１（ｐ型ウエルＰＷ２）の上層部分にチャネルドープ層４ｅが形成される。また、チャネルドープイオン注入ＩＭ１ｆによって、低耐圧ｎＭＩＳ形成領域１Ｌ２の半導体基板１（ｐ型ウエルＰＷ３）の上層部分にチャネルドープ層４ｆが形成される。また、チャネルドープイオン注入ＩＭ１ｇによって、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ４）の上層部分にチャネルドープ層４ｇが形成される。チャネルドープ層４ｃ，４ｄ，４ｅ，４ｆ，４ｇは、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ１、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈに形成される各ＭＩＳＦＥＴのチャネル領域となる領域を含んでいる。
【０２０２】
本実施の形態では、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌ１へのチャネルドープイオン注入ＩＭ１ｅにおいては、上記実施の形態４においてｎＭＩＳ形成領域１Ａに対して行ったチャネルドープイオン注入ＩＭ１ａと同種の元素（不純物元素）をイオン注入する。すなわち、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌ１へのチャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｅで注入する元素（不純物元素）として、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方か、あるいはこれに更にホウ素（Ｂ）を組み合わせたものを用いる。
【０２０３】
また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄにおいては、上記実施の形態４においてｐＭＩＳ形成領域１Ｂに対して行ったチャネルドープイオン注入ＩＭ１ｂと同種の元素（不純物元素）をイオン注入する。すなわち、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄで注入する元素（不純物元素）として、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方か、あるいはこれに更にリン（Ｐ）を組み合わせたものを用いる。
【０２０４】
一方、低耐圧ｎＭＩＳ形成領域１Ｌ２へのチャネルドープイオン注入ＩＭ１ｆおよび高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｇおいては、上記実施の形態４とは異なり、ホウ素（Ｂ）のみをイオン注入する。すなわち、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｆ，ＩＭ１ｇで注入する元素（不純物元素）として、ホウ素（Ｂ）のみを用いる。また、図４２には示されていないが、周辺回路領域３２ｂにおいて、ｐチャネル型ＭＩＳＦＥＴを形成する領域にｎ型不純物をチャネルドープイオン注入する場合は、注入する元素（不純物元素）として、リン（Ｐ）のみを用いる。
【０２０５】
なお、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃを行なう際には、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄを行なう際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、低耐圧ｎＭＩＳ形成領域１Ｌ１へのチャネルドープイオン注入ＩＭ１ｅを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、低耐圧ｎＭＩＳ形成領域１Ｌ２へのチャネルドープイオン注入ＩＭ１ｆを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ１および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｇを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０２０６】
また、メモリｎＭＩＳ形成領域１Ｃにおけるチャネルドープイオン注入ＩＭ１ｃのドープ量と低耐圧ｎＭＩＳ形成領域１Ｌ１におけるチャネルドープイオン注入ＩＭ１ｅのドープ量が同じでよい場合は、メモリｎＭＩＳ形成領域１Ｃに対するチャネルドープイオン注入ＩＭ１ｃと低耐圧ｎＭＩＳ形成領域１Ｌ１に対するチャネルドープイオン注入ＩＭ１ｅとを、同じイオン注入工程で行なうこともできる。また、低耐圧ｎＭＩＳ形成領域１Ｌ２におけるチャネルドープイオン注入ＩＭ１ｆのドープ量と高耐圧ｎＭＩＳ形成領域１Ｈにおけるチャネルドープイオン注入ＩＭ１ｇのドープ量が同じでよい場合は、低耐圧ｎＭＩＳ形成領域１Ｌ２に対するチャネルドープイオン注入ＩＭ１ｆと高耐圧ｎＭＩＳ形成領域１Ｈに対するチャネルドープイオン注入ＩＭ１ｇとを、同じイオン注入工程で行なうこともできる。
【０２０７】
次に、絶縁膜３を除去して半導体基板１の表面を清浄化した後、図４３に示されるように、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１上にメモリ用のゲート絶縁膜５ｃを、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２の半導体基板１上に低耐圧用のゲート絶縁膜５ｄを、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１上に高耐圧用のゲート絶縁膜５ｅを、それぞれ形成する。高耐圧用のゲート絶縁膜５ｅは、メモリ用のゲート絶縁膜５ｃおよび低耐圧用のゲート絶縁膜５ｄよりも厚く、耐圧が高い。
【０２０８】
膜厚の異なるゲート絶縁膜５ｃ，５ｄ，５ｅは、例えば次のようにして形成することができる。
【０２０９】
すなわち、半導体基板１の主面全体にゲート絶縁膜５ｅ用の絶縁膜を熱酸化およびＣＶＤなどで形成してから、エッチングによりメモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２で、この絶縁膜を除去し、高耐圧ｎＭＩＳ形成領域１Ｈにこの絶縁膜を残す。それから、熱酸化により半導体基板の主面に酸化シリコン膜を形成する。これにより、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２の半導体基板１上に薄い酸化シリコン膜（熱酸化膜）からなるゲート絶縁膜５ｃ，５ｄが形成されるとともに、高耐圧ｎＭＩＳ形成領域１Ｈでゲート絶縁膜５ｅ用の絶縁膜の厚みが厚くなって、厚いゲート絶縁膜５ｅとなる。ゲート絶縁膜５ｃをゲート絶縁膜５ｄよりも薄くする必要がある場合は、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１の表面の酸化シリコン膜をエッチングにより除去してから、再度熱酸化により半導体基板の主面に酸化シリコン膜を形成すればよい。
【０２１０】
高耐圧用のゲート絶縁膜５ｅは、メモリ用のゲート絶縁膜５ｃおよび低耐圧用のゲート絶縁膜５ｄよりも厚いので、高耐圧ｎＭＩＳ形成領域１Ｈに形成されるＭＩＳＦＥＴの耐圧は、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２に形成されるＭＩＳＦＥＴの耐圧よりも高くなる。
【０２１１】
次に、半導体基板１の主面全面上に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜を形成し、このシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図４４に示されるように、ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６，ＧＥ７を形成する。なお、図４４および後述の図４５〜図４７においては、図面を見やすくするために、チャネルドープ層４ｃ，４ｄ，４ｅ，４ｆ，４ｇの図示を省略している。
【０２１２】
ゲート電極ＧＥ３は、メモリｎＭＩＳ形成領域１Ｃにおいて、ｐ型ウエルＰＷ１上にゲート絶縁膜５ｃを介して形成される。また、ゲート電極ＧＥ４は、メモリｐＭＩＳ形成領域１Ｄにおいて、ｎ型ウエルＮＷ１上にゲート絶縁膜５ｃを介して形成される。また、ゲート電極ＧＥ５は、低耐圧ｎＭＩＳ形成領域１Ｌ１において、ｐ型ウエルＰＷ２上にゲート絶縁膜５ｄを介して形成される。また、ゲート電極ＧＥ６は、低耐圧ｎＭＩＳ形成領域１Ｌ２において、ｐ型ウエルＰＷ３上にゲート絶縁膜５ｄを介して形成される。また、ゲート電極ＧＥ７は、高耐圧ｎＭＩＳ形成領域１Ｈにおいて、ｐ型ウエルＰＷ４上にゲート絶縁膜５ｅを介して形成される。
【０２１３】
次に、図４５に示されるように、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌ１の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に、上記実施の形態１と同様に、イオン注入によりエクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａを形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態１と同様に、イオン注入によりエクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂを形成する。また、低耐圧ｎＭＩＳ形成領域１Ｌ２の半導体基板１（ｐ型ウエルＰＷ３）に、イオン注入によりエクステンション領域７ａおよびハロー領域８ａを形成するが、上記拡散防止領域１０ａに対応するものは低耐圧ｎＭＩＳ形成領域１Ｌ２には形成しない。なお、図面の簡略化のために、図４５においては、ハロー領域８ａ，８ｂの図示を省略している。
【０２１４】
本実施の形態では、上記ゲート電極ＧＥ１がゲート電極ＧＥ３，ＧＥ５となり、上記ｐ型ウエルＰＷがｐ型ウエルＰＷ１，ＰＷ２となっていること以外は、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌ１におけるエクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａの形成法と構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。また、本実施の形態では、上記ゲート電極ＧＥ２がゲート電極ＧＥ４となり、上記ｎ型ウエルＮＷがｎ型ウエルＮＷ１となっていること以外は、メモリｐＭＩＳ形成領域１Ｄにおけるエクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂの形成法と構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。また、低耐圧ｎＭＩＳ形成領域１Ｌ２では上記拡散防止領域１０ａに対応するものを形成しないこと以外は、低耐圧ｎＭＩＳ形成領域１Ｌ２におけるエクステンション領域７ａおよびハロー領域８ａの形成法と構成については、低耐圧ｎＭＩＳ形成領域１Ｌ１におけるエクステンション領域７ａおよびハロー領域８ａと同様である。
【０２１５】
なお、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌ１にエクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａを形成する際には、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄにエクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂを形成する際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、低耐圧ｎＭＩＳ形成領域１Ｌ２にエクステンション領域７ａおよびハロー領域８ａを形成する際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０２１６】
次に、図４６に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６，ＧＥ７の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。
【０２１７】
次に、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４）に、上記実施の形態１と同様にイオン注入によりｎ＋型半導体領域１１ａ（ソース、ドレイン）を形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態１と同様にイオン注入によりｐ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。本実施の形態でのｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの形成法と構成については、上記実施の形態１と同様である。
【０２１８】
なお、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈにｎ＋型半導体領域１１ａを形成する際には、メモリｐＭＩＳ形成領域１Ｄを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄにｐ＋型半導体領域１１ｂを形成する際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌ１，１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０２１９】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０２２０】
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図４７に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ３〜ＧＥ７、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面にそれぞれ金属シリサイド層１２を形成し、半導体基板１の主面上にゲート電極ＧＥ３〜ＧＥ７を覆うように絶縁膜２１を形成し、絶縁膜２１上に絶縁膜２２を形成する。なお、図４７では、図面の簡略化のために、絶縁膜２１の図示を省略し、絶縁膜２１を絶縁膜２２に含めて図示している。それから、絶縁膜２２，２１にコンタクトホール２３を形成し、コンタクトホール２３内にプラグ２４を形成する。それから、上記実施の形態１と同様に、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜２５および絶縁膜２６を順に形成し、絶縁膜２６およびストッパ絶縁膜２５に配線溝２７を形成し、配線溝２７内に配線Ｍ１を形成する。なお、図４７では、図面の簡略化のために、ストッパ絶縁膜２５の図示を省略し、ストッパ絶縁膜２５を絶縁膜２６に含めて図示している。
【０２２１】
次に、メモリ領域３１および周辺回路領域３２ａで上記実施の形態１，２，４の製造技術を適用し、周辺回路領域３２ｂで上記実施の形態１，２，４の製造技術を適用しなかった理由について説明する。
【０２２２】
メモリ領域３１では、メモリセルを構成するＭＩＳＦＥＴが多数配列しているため、各ＭＩＳＦＥＴの寸法を縮小することが望まれる。しかしながら、上述したしきい値調整用のチャネルドープイオン注入で注入された不純物が、その後の加熱工程で再配置（拡散）されることによる影響（しきい値電圧の変動）は、ＭＩＳＦＥＴを微細化してゲート長（チャネル長）が短くなるほど大きくなる。これは、チャネルドープ不純物の拡散量（注入直後の位置からの移動量）のチャネル長に対する比率は、拡散量が同じであってもゲート長（チャネル長）が短くなるほど大きくなり、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）の変動量（ばらつき）を大きくするように作用するためである。このため、微細化してゲート長を短くしたＭＩＳＦＥＴでは、チャネルドープイオン注入で注入された不純物が、その後の加熱工程で再配置（拡散）されることによる影響（しきい値電圧への影響）を抑制することが、極めて重要である。また、メモリ領域３１以外の周辺回路領域３２においても、微細化してゲート長を短くしたＭＩＳＦＥＴが形成されている周辺回路領域３２ａでは、チャネルドープイオン注入で注入された不純物が、その後の加熱工程で再配置（拡散）されることによる影響（しきい値電圧への影響）を抑制することが、極めて重要である。また、メモリ領域３１の各ＭＩＳＦＥＴ（メモリセルを構成するＭＩＳＦＥＴ）のしきい値電圧のばらつきを低減させることは、メモリを動作させる上で、極めて重要である。
【０２２３】
そこで、本実施の形態では、ゲート長が短いＭＩＳＦＥＴが形成されているメモリ領域３１および周辺回路領域３２ａでは、上記実施の形態４の製造技術を適用する。すなわち、メモリ領域３１および周辺回路領域３２ａでは、ｐ型不純物をチャネルドープイオン注入する場合には、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方か、これに更にホウ素（Ｂ）を組み合わせたものを用い、ｎ型不純物をチャネルドープイオン注入する場合には、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方か、これに更にリン（Ｐ）を組み合わせたものを用いる。また、本実施の形態では、ゲート長が短いＭＩＳＦＥＴが形成されているメモリ領域３１および周辺回路領域３２ａでは、上記実施の形態１の製造技術を適用し、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入して拡散防止領域１０ａ，１０ｂを形成している。
【０２２４】
これにより、ゲート長が短いＭＩＳＦＥＴが形成されているメモリ領域３１及び周辺回路領域３２ａにおいて、本実施の形態４と同様の不純物元素をチャネルドープイオン注入したことにより、注入された不純物自身が移動（拡散）しにくくなり、更に上記実施の形態１のように拡散防止領域１０ａ，１０ｂを形成したことにより、チャネル領域の点欠陥の密度を抑制してチャネル領域で不純物が点欠陥を介して移動（拡散）しにくくなる。従って、チャネルドープされた不純物が、その後の加熱工程で再配置（拡散）されることによる影響を受けやすいメモリ領域３１および周辺回路領域３２ａにおいて、チャネルドープされた不純物の、注入直後のランダム配置を、注入後も的確に維持できるため、ＭＩＳＦＥＴ毎のチャネル領域の状態（不純物分布）のばらつきを抑制して、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができる。このため、半導体装置ＳＭ１の性能を向上させることができる。
【０２２５】
一方、メモリ領域３１や周辺回路領域３２ａのＭＩＳＦＥＴよりもゲート長が長いＭＩＳＦＥＴが形成されている周辺回路領域３２ｂでは、チャネルドープされた不純物が、その後の加熱工程で再配置（拡散）されることによる影響（しきい値電圧への影響）は、メモリ領域３１や周辺回路領域３２ｂに比べて小さい。
【０２２６】
そこで、本実施の形態では、ゲート長が長いＭＩＳＦＥＴが形成されている周辺回路領域３２ｂでは、上記実施の形態４の製造技術を適用せず、ｐ型不純物をチャネルドープイオン注入する場合には、ホウ素（Ｂ）のみを用い、ｎ型不純物をチャネルドープイオン注入する場合には、リン（Ｐ）のみを用いる。また、本実施の形態では、ゲート長が長いＭＩＳＦＥＴが形成されている周辺回路領域３２ｂでは、上記実施の形態１の製造技術を適用せず、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上を導入した拡散防止領域１０ａ，１０ｂを形成していない。
【０２２７】
ホウ素（Ｂ）に比べて、インジウム（Ｉｎ）およびガリウム（Ｇａ）は、拡散係数が小さく、イオン注入後の加熱により移動（拡散）しにくいが、活性化率は、インジウム（Ｉｎ）およびガリウム（Ｇａ）に比べてホウ素（Ｂ）の方が大きい。また、リン（Ｐ）に比べて、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）は、拡散係数が小さく、イオン注入後の加熱により移動（拡散）しにくいが、活性化率は、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）に比べてリン（Ｐ）の方が大きい。
【０２２８】
このため、本実施の形態では、周辺回路領域３２ｂにおいて、上記実施の形態４の製造技術を適用せず、ｐ型不純物をチャネルドープイオン注入する場合には、ホウ素（Ｂ）のみを用い、ｎ型不純物をチャネルドープイオン注入する場合には、リン（Ｐ）のみを用いたことにより、周辺回路領域３２ｂにチャネルドープイオン注入した不純物の活性化率を高めることができる。不純物の活性化率を高めたことにより、ＭＩＳＦＥＴの抵抗成分を低減することが可能になる。
【０２２９】
また、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上がイオン注入された基板領域に比べて、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）が導入されていない基板領域の方が、ｎ型不純物（例えばリンなど）またはｐ型不純物（例えばホウ素など）の活性化率を高めることができる。このため、本実施の形態では、周辺回路領域３２ｂにおいて、上記実施の形態１の製造技術を適用せず、拡散防止領域１０ａ，１０ｂを形成しないことにより、周辺回路領域３２ｂに導入したｎ型不純物（例えばリンなど）またはｐ型不純物（例えばホウ素など）の活性化率を高めることができるため、ＭＩＳＦＥＴの抵抗成分を下げやすい。
【０２３０】
また、上記図４１〜図４７では、半導体装置ＳＭ１を製造するにあたって、上記実施の形態１，４の製造技術を適用した場合について説明したが、図４８は、半導体装置ＳＭ１を製造するにあたって、上記実施の形態２の製造技術を適用した場合の半導体装置ＳＭ１の製造工程中の要部断面図であり、上記図４１に対応するものである。
【０２３１】
半導体装置ＳＭ１を製造するにあたって、上記実施の形態２の製造技術を適用する場合には、図４８に示されるように、メモリ領域３１と周辺回路領域３２ａ（図４０でハッチングが付されている領域）の全体にわたって、上記半導体層１ｂに相当する領域、すなわち炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体領域１ｂ１を、イオン注入で形成する。この半導体領域１ｂ１を形成するためのイオン注入（炭素、窒素またはフッ素のうちの１種以上のイオン注入）は、メモリ領域３１および周辺回路領域３２ａにのみ行い、他の領域（特に周辺回路領域３２ｂ）には炭素、窒素およびフッ素のいずれもイオン注入されないようにする。これにより、周辺回路領域３２ｂにおいては、上記半導体層１ｂに相当するこの半導体領域１ｂ１は形成されず、周辺回路領域３２ｂ全体を炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のいずれも導入されていない半導体基板領域とすることができる。それ以外の工程は、上記図４１〜図４７で説明したのと同様であるので、ここではその詳しい説明は省略するが、メモリ領域３１および周辺回路領域３２ａに半導体領域１ｂ１を設けたことにより、メモリ領域３１および周辺回路領域３２ａにおける上記拡散防止領域１０ａ，１０ｂの形成は省略することができる。また、メモリ領域３１および周辺回路領域３２ａにおける上記ｐ型ウエルＰＷ１，ＰＷ２、ｎ型ウエルＮＷ１、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂは、半導体領域１ｂ１内に形成されることになる。また、周辺回路領域３２ｂにおける上記ｐ型ウエルＰＷ３，ＰＷ４、エクステンション領域７ａ，７ｂ、ハロー領域８ａ，８ｂ、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂは、半導体領域１ｂ１ではなく、半導体基板１において、炭素、窒素およびフッ素のいずれも導入されていない基板領域に形成されることになる。
【０２３２】
このように、半導体装置ＳＭ１を製造するにあたって、上記実施の形態２の製造技術を適用する場合には、メモリ領域３１と周辺回路領域３２ａに、上記半導体層１ｂに相当する炭素、窒素またはフッ素のうちの１種以上が導入された半導体領域１ｂ１をイオン注入で形成しておき、この半導体領域１ｂ１にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。一方、周辺回路領域３２ｂにおいては、上記半導体層１ｂに相当する半導体領域１ｂ１を形成せずに、炭素、窒素およびフッ素のいずれも導入されていない半導体基板領域にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。これにより、メモリ領域３１および周辺回路領域３２ａにおいて、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができるとともに、周辺回路領域３２ｂにおいては、イオン注入した不純物の活性化率を高めることができる。
【０２３３】
（実施の形態６）
図４９は、上記実施の形態１〜４またはそれらを組み合わせた製造工程により製造された半導体装置（半導体チップ）ＳＭ１ａの一例を示す平面図である。
【０２３４】
本実施の形態の半導体装置ＳＭ１ａは、ＳＲＡＭなどのメモリセルアレイが形成されたメモリ領域３１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域３２とを有している。半導体装置ＳＭ１ａには、メモリ領域３１が主として形成されており、半導体装置ＳＭ１ａは、いわゆるメモリチップであり、上記実施の形態５の半導体装置ＳＭ１のようにアナログ回路領域やＣＰＵ領域は有していない。メモリ領域３１と周辺回路領域３２との間は、半導体装置ＳＭ１ａの内部配線層を介して必要に応じて電気的に接続されている。また、半導体装置ＳＭ１ａの主面（表面）の周辺部には、半導体装置ＳＭ１ａの主面の二辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＳＭ１ａの内部配線層を介してメモリ領域３１や周辺回路領域３２などに電気的に接続されている。
【０２３５】
本実施の形態では、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態１〜４の製造技術のいずれか、またはその組み合わせを用いることができる。
【０２３６】
上記実施の形態５と同様、本実施の形態においても、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態３の製造技術を適用する場合は、半導体装置ＳＭ１ａにおける全ての領域（メモリ領域３１および周辺回路領域３２の全て）のＭＩＳＦＥＴに対して適用することが好ましく、これにより、半導体装置の製造工程を簡略化できる。
【０２３７】
一方、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態１，２，４の製造技術（単独又は組合せ）を適用する場合は、半導体装置ＳＭ１ａにおける全ての領域（メモリ領域３１および周辺回路領域３２の全て）に対して適用するのではなく、メモリ領域３１について適用するが、周辺回路領域３２については適用しない。なお、図４９は平面図であるが、理解を簡単にするために、上記実施の形態１，２，４の製造技術（単独又は組合せ）を適用するメモリ領域３１にハッチングを付してある。
【０２３８】
上記実施の形態５では、周辺回路領域３２について、上記実施の形態１，２，４の製造技術（単独又は組合せ）を適用する周辺回路領域３２ａと適用しない周辺回路領域３２ｂとを混在させていたのに対して、本実施の形態では、周辺回路領域３２については上記実施の形態１，２，４の製造技術（単独又は組合せ）を適用しない点が異なっている。
【０２３９】
まず、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態１の製造技術を適用する場合について説明する。この場合、メモリ領域３１においては、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する際に、上記拡散防止領域１０ａ，１０ｂに対応するものを形成する。それに対して、周辺回路領域３２においては、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する際に、上記拡散防止領域１０ａ，１０ｂに対応するものを形成しない。
【０２４０】
次に、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態２の製造技術を適用する場合について説明する。この場合、メモリ領域３１においては、上記半導体層１ｂに相当する領域（炭素、窒素またはフッ素のうちの１種以上が導入された半導体層）をイオン注入で形成しておき、そこにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。それに対して、周辺回路領域３２においては、上記半導体層１ｂに相当する領域を形成せずに、基板領域（炭素、窒素またはフッ素が導入されていない基板領域）にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。
【０２４１】
次に、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態４の製造技術を適用する場合について説明する。この場合、メモリ領域３１においては、ｎチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、上記実施の形態４においてｎＭＩＳ形成領域１Ａに対して行ったチャネルドープイオン注入ＩＭ１ａと同種の元素を用い、ｐチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、上記実施の形態４においてｐＭＩＳ形成領域１Ｂに対して行ったチャネルドープイオン注入ＩＭ１ｂと同種の元素を用いる。それに対して、周辺回路領域３２においては、ｎチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、ホウ素（Ｂ）のみを用い、ｐチャネル型ＭＩＳＦＥＴのチャネルドープイオン注入には、リン（Ｐ）のみを用いる。
【０２４２】
一例として、上記実施の形態１の製造技術と上記実施の形態４の製造技術とを適用して半導体装置ＳＭ１ａを製造する場合について、以下で図５０〜図５５を参照して具体的に説明する。この場合、メモリ領域３１については、上記実施の形態１の製造技術と上記実施の形態４の製造技術とを適用するが、周辺回路領域３２については、上記実施の形態１の製造技術と上記実施の形態４の製造技術とを適用しない。
【０２４３】
図５０〜図５５は、本実施の形態の半導体装置ＳＭ１ａの製造工程中の要部断面図である。
【０２４４】
本実施の形態では、上記実施の形態１と同様に、まず、半導体基板（半導体ウエハ）１を準備する。図５０には、半導体基板１のうち、メモリ領域３１の一部と周辺回路領域３２の一部とが示されている。
【０２４５】
メモリ領域３１のうち、図５０には、メモリ（メモリセル）を構成するｎチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｎＭＩＳ形成領域１Ｃと、メモリ（メモリセル）を構成するｐチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｐＭＩＳ形成領域１Ｄとが示されている。
【０２４６】
また、周辺回路領域３２には、耐圧が異なるＭＩＳＦＥＴが形成される。このため、図５０には、周辺回路領域３２において低耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である低耐圧ｎＭＩＳ形成領域１Ｌ２と、周辺回路領域３２において高耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である高耐圧ｎＭＩＳ形成領域１Ｈとが示されている。すなわち、本実施の形態においては、上記低耐圧ｎＭＩＳ形成領域１Ｌ１に相当する領域が無い。
【０２４７】
半導体装置ＳＭ１ａを製造するには、まず、上記実施の形態５と同様に、半導体基板（半導体ウエハ）１を準備してから、半導体基板１の主面に素子分離領域２を形成する。
【０２４８】
次に、上記実施の形態５と同様に、絶縁膜３を半導体基板１の表面に形成してから、図５１に示されるように、メモリｎＭＩＳ形成領域１Ｃにｐ型ウエルＰＷ１を、メモリｐＭＩＳ形成領域１Ｄにｎ型ウエルＮＷ１を、低耐圧ｎＭＩＳ形成領域１Ｌ２にｐ型ウエルＰＷ３を、高耐圧ｎＭＩＳ形成領域１Ｈにｐ型ウエルＰＷ４を、それぞれ形成する。
【０２４９】
次に、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈに、それぞれチャネルドープイオン注入（そこに形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入）ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｆ，ＩＭ１ｇを行って、チャネルドープ層４ｃ，４ｄ，４ｆ，４ｇを形成する。なお、図５１では、チャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｆ，ＩＭ１ｇを矢印で模式的に示してある。
【０２５０】
チャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｆ，ＩＭ１ｇおよびそれによって形成されるチャネルドープ層４ｃ，４ｄ，４ｆ，４ｇについては、上記実施の形態５と同様である。
【０２５１】
すなわち、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃにおいては、上記実施の形態４においてｎＭＩＳ形成領域１Ａに対して行ったチャネルドープイオン注入ＩＭ１ａと同種の元素（不純物元素）を用い、具体的には、インジウム（Ｉｎ）とガリウム（Ｇａ）の一方または両方か、あるいはこれに更にホウ素（Ｂ）を組み合わせたものを用いる。また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄにおいては、上記実施の形態４においてｐＭＩＳ形成領域１Ｂに対して行ったチャネルドープイオン注入ＩＭ１ｂと同種の元素（不純物元素）を用い、具体的には、ヒ素（Ａｓ）とアンチモン（Ｓｂ）の一方または両方か、あるいはこれに更にリン（Ｐ）を組み合わせたものを用いる。一方、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｆ，ＩＭ１ｇおいては、上記実施の形態４とは異なり、ホウ素（Ｂ）のみを用いる。また、図５１には示されていないが、周辺回路領域３２において、ｐチャネル型ＭＩＳＦＥＴを形成する領域にｎ型不純物をチャネルドープイオン注入する場合は、注入する元素（不純物元素）として、リン（Ｐ）のみを用いる。
【０２５２】
なお、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈの各領域へのチャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｆ，ＩＭ１ｇの際には、他の領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０２５３】
次に、絶縁膜３を除去して半導体基板１の表面を清浄化した後、図５２に示されるように、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１上にゲート絶縁膜５ｃを、低耐圧ｎＭＩＳ形成領域１Ｌ２の半導体基板１上にゲート絶縁膜５ｄを、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１上にゲート絶縁膜５ｅを、それぞれ形成してから、ゲート電極ＧＥ３，ＧＥ４，ＧＥ６，ＧＥ７を形成する。ゲート絶縁膜５ｃ，５ｄ，５ｅの厚みと耐圧の関係は、上記実施の形態５で説明した通りである。また、膜厚の異なるゲート絶縁膜５ｃ，５ｄ，５ｅの形成法および構成とゲート電極ＧＥ３，ＧＥ４，ＧＥ６，ＧＥ７の形成法および構成は、上記実施の形態５と同様であるので、ここではその説明は省略する。なお、図５２および後述の図５３〜図５５においては、図面を見やすくするために、チャネルドープ層４ｃ，４ｄ，４ｆ，４ｇの図示を省略している。
【０２５４】
次に、図５３に示されるように、メモリｎＭＩＳ形成領域１Ｃの半導体基板１（ｐ型ウエルＰＷ１）に、上記実施の形態５と同様に、イオン注入によりエクステンション領域７ａ、ハロー領域８ａおよび拡散防止領域１０ａを形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態５と同様に、イオン注入によりエクステンション領域７ｂ、ハロー領域８ｂおよび拡散防止領域１０ｂを形成する。また、低耐圧ｎＭＩＳ形成領域１Ｌ２の半導体基板１（ｐ型ウエルＰＷ３）に、上記実施の形態５と同様に、イオン注入によりエクステンション領域７ａおよびハロー領域８ａを形成し、上記拡散防止領域１０ａに対応するものは低耐圧ｎＭＩＳ形成領域１Ｌ２には形成しない。なお、図面の簡略化のために、図５３においては、ハロー領域８ａ，８ｂの図示を省略している。
【０２５５】
次に、図５４に示されるように、上記実施の形態５と同様に、ゲート電極ＧＥ３，ＧＥ４，ＧＥ６，ＧＥ７の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。
【０２５６】
次に、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌ２および高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ３，ＰＷ４）に、上記実施の形態５と同様に、イオン注入によりｎ＋型半導体領域１１ａ（ソース、ドレイン）を形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態５と同様に、イオン注入によりｐ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。
【０２５７】
次に、上記実施の形態５と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０２５８】
その後、図５５に示されるように、上記実施の形態５と同様に、ゲート電極ＧＥ３，ＧＥ４，ＧＥ６，ＧＥ７、ｎ＋型半導体領域１１ａおよびｐ＋型半導体領域１１ｂの表面にそれぞれ金属シリサイド層１２を形成し、絶縁膜２１，２２を形成し、絶縁膜２２，２１にコンタクトホール２３を形成し、コンタクトホール２３内にプラグ２４を形成する。なお、上記図４７と同様、図５５でも、図面の簡略化のために、絶縁膜２１の図示を省略し、絶縁膜２１を絶縁膜２２に含めて図示している。それから、上記実施の形態５と同様に、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜２５および絶縁膜２６を順に形成し、絶縁膜２６およびストッパ絶縁膜２５に配線溝２７を形成し、配線溝２７内に配線Ｍ１を形成する。なお、上記図４７と同様、図５５でも、図面の簡略化のために、ストッパ絶縁膜２５の図示を省略し、ストッパ絶縁膜２５を絶縁膜２６に含めて図示している。
【０２５９】
また、上記図５０〜図５５では、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態１の製造技術を適用する場合について説明したが、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態２の製造技術を適用することもできる。この場合、メモリ領域３１においては、上記半導体層１ｂに相当する上記半導体領域１ｂ１をイオン注入で形成しておき、そこにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。一方、周辺回路領域３２においては、上記半導体層１ｂに相当する上記半導体領域１ｂ１を形成せずに、炭素、窒素およびフッ素のいずれも導入されていない半導体基板領域にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成すればよい。
【０２６０】
上記実施の形態５では、半導体装置ＳＭ１を製造するにあたって、上記実施の形態１，２，４の製造技術を適用する場合に、メモリ領域３１および周辺回路領域３２ａにおいては、上記実施の形態１，２，４の製造技術を適用し、周辺回路領域３２ｂにおいては、上記実施の形態１，２，４の製造技術を適用していなかった。それに対して、本実施の形態では、半導体装置ＳＭ１ａを製造するにあたって、上記実施の形態１，２，４の製造技術を適用する場合に、メモリ領域３１においては、上記実施の形態１，２，４の製造技術を適用し、周辺回路領域３２全体において、上記実施の形態１，２，４の製造技術を適用しない。その理由は、次の通りである。
【０２６１】
上記実施の形態５では、周辺回路領域３２のうち、メモリ領域３１におけるＭＩＳＦＥＴに匹敵するような微細化された（ゲート長が短い）ＭＩＳＦＥＴが形成された領域（すなわち周辺回路領域３２ａ）では、メモリ領域３１と同様に上記実施の形態１，２，４の製造技術を適用することで、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制している。
【０２６２】
しかしながら、本実施の形態の半導体装置ＳＭ１ａのように、周辺回路領域３２の全領域において、メモリ領域３１におけるＭＩＳＦＥＴのゲート長よりも長いゲート長を有するＭＩＳＦＥＴが形成されている場合や、あるいは、周辺回路領域３２に形成されたＭＩＳＦＥＴでは、しきい値電圧のばらつきをそれ程気にしなくともよい場合などがある。このような場合には、本実施の形態のように、メモリ領域３１で上記実施の形態１，２，４の製造技術を適用する一方で、周辺回路領域３２の全領域において、上記実施の形態１，２，４の製造技術を適用しないようにすることもできる。これにより、メモリ領域３１においては、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができ、周辺回路領域３２においては、イオン注入した不純物の活性化率を高めることができる。
【０２６３】
本発明者の実験によれば、上記実施の形態５および本実施の形態６においては、メモリ領域３１のＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できたことにより、例えば、ＳＲＡＭの下限電圧（メモリ領域３１のＳＲＡＭの全メモリセルを書換え可能な最低電圧）を２０％程度改善する（２０％程度引き下げる）ことができた。
【０２６４】
このように、上記実施の形態５および本実施の形態６においては、メモリが形成されたメモリ領域３１と、メモリ以外が形成された周辺回路領域３２とを有する半導体装置ＳＭ１，ＳＭ１ａを製造するにあたって、メモリ領域３１では、ＭＩＳＦＥＴを形成する際に上記実施の形態１，２，４（単独又は組み合わせ）の製造技術を適用する。一方、周辺回路領域３２の少なくとも一部（上記実施の形態５では周辺回路領域３２のうちの周辺回路領域３２ｂのみ、本実施の形態６では周辺回路領域３２の全領域）では、ＭＩＳＦＥＴを形成する際に上記実施の形態１，２，４（単独又は組み合わせ）の製造技術を適用しない。このように、上記実施の形態１，２，４（単独又は組み合わせ）を適用する領域を、半導体装置ＳＭ１，ＳＭ１ａの各回路領域の特性に合わせて使い分けることができる。
【０２６５】
具体的には、上記実施の形態１の製造技術を適用する場合、メモリ領域３１では、ＭＩＳＦＥＴを形成する際に、炭素、窒素またはフッ素のうちの１種以上をイオン注入する工程（すなわち上記イオン注入ＩＭ４ａ，ＩＭ４ｂ）を行なって拡散防止領域１０ａ，１０ｂを形成する。それに対して、周辺回路領域３２の少なくとも一部（上記実施の形態５では周辺回路領域３２ｂのみ、本実施の形態６では周辺回路領域３２全体）では、ＭＩＳＦＥＴを形成する際に、上記イオン注入ＩＭ４ａ，ＩＭ４ｂに相当する工程を行わない。
【０２６６】
また、上記実施の形態２の製造技術を適用する場合、メモリ領域３１では、ＭＩＳＦＥＴは、炭素、窒素またはフッ素のうちの１種以上が導入された半導体層（半導体領域１ｂ１）に形成される。それに対して、周辺回路領域３２の少なくとも一部（上記実施の形態５では周辺回路領域３２ｂのみ、本実施の形態６では周辺回路領域３２全体）では、ＭＩＳＦＥＴは、炭素、窒素またはフッ素のうちの１種以上が導入された半導体層（半導体領域１ｂ１）が形成されていない領域の半導体基板（すなわち炭素、窒素およびフッ素のいずれも導入またはドープされていない半導体基板領域）に形成される。
【０２６７】
また、上記実施の形態４の製造技術を適用する場合、メモリ領域３１では、ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう際に、ｐ型不純物をイオン注入する領域には、インジウムまたはガリウムの一方または両方か、あるいはそれにホウ素を加えたものをイオン注入し、ｎ型不純物をイオン注入する領域には、ヒ素またはアンチモンの一方または両方か、あるいはそれにリンを加えたものをイオン注入する。それに対して、周辺回路領域３２の少なくとも一部（上記実施の形態５では周辺回路領域３２ｂのみ、本実施の形態６では周辺回路領域３２全体）では、ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう際に、ｐ型不純物をイオン注入する領域には、ホウ素のみをイオン注入し、ｎ型不純物をイオン注入する領域には、リンのみをイオン注入する。
【０２６８】
上記実施の形態５および本実施の形態６においては、メモリ領域３１にＳＲＡＭのメモリセルアレイを形成した場合について説明したが、メモリ領域３１に形成するメモリはＳＲＡＭ以外でもよく、フラッシュメモリなど、他の種類のメモリセルアレイをメモリ領域３１に形成した場合にも適用できる。
【０２６９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２７０】
本発明は、ＭＩＳＦＥＴを有する半導体装置の製造技術に適用して有効である。
【図面の簡単な説明】
【０２７１】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】本発明の他の実施の形態である半導体装置の平面図である。
【図４１】図４０の半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態である半導体装置の平面図である。
【図５０】図４９の半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０２７２】
１，１ａ  半導体基板
１ｂ  半導体層
１ｂ１  半導体領域
１Ａ  ｎＭＩＳ形成領域
１Ｂ  ｐＭＩＳ形成領域
１Ｃ  メモリｎＭＩＳ形成領域
１Ｄ  メモリｐＭＩＳ形成領域
１Ｈ  高耐圧ｎＭＩＳ形成領域
１Ｌ１，１Ｌ２  低耐圧ｎＭＩＳ形成領域
２  素子分離領域
３  絶縁膜
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ  チャネルドープ層
５  絶縁膜
５ａ，５ｂ，５ｃ，５ｄ，５ｅ  ゲート絶縁膜
６，６ａ，６ｂ  シリコン膜
７ａ，７ｂ  エクステンション領域
８ａ，８ｂ  ハロー領域
１０ａ，１０ｂ  拡散防止領域
１１ａ  ｎ＋型半導体領域
１１ｂ  ｐ＋型半導体領域
１２  金属シリサイド層
２１，２２  絶縁膜
２３  コンタクトホール
２４  プラグ
２４ａ  バリア導体膜
２４ｂ  主導体膜
２５  ストッパ絶縁膜
２６  絶縁膜
２７  配線溝
２８  バリア導体膜
２９  主導体膜
３１  メモリ領域
３２，３２ａ，３２ｂ  周辺回路領域
ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６，ＧＥ７  ゲート電極
ＩＭ１ａ，ＩＭ１ｂ，ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆ，ＩＭ１ｇ  チャネルドープイオン注入（しきい値調整用のイオン注入）
ＩＭ２ａ，ＩＭ２ｂ，ＩＭ３ａ，ＩＭ３ｂ，ＩＭ４ａ，ＩＭ４ｂ，ＩＭ５ａ，ＩＭ５ｂ  イオン注入
Ｍ１  配線
ＮＷ，ＮＷ１  ｎ型ウエル
ＰＤ  パッド電極
ＰＷ，ＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４  ｐ型ウエル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＭ１，ＳＭ１ａ  半導体装置
ＳＵＢ１  半導体基板
ＳＷ  サイドウォール
【図１】
2010153501.tif 000003
【図２】
2010153501.tif 000004
【図３】
2010153501.tif 000005
【図４】
2010153501.tif 000006
【図５】
2010153501.tif 000007
【図６】
2010153501.tif 000008
【図７】
2010153501.tif 000009
【図８】
2010153501.tif 000010
【図９】
2010153501.tif 000011
【図１０】
2010153501.tif 000012
【図１１】
2010153501.tif 000013
【図１２】
2010153501.tif 000014
【図１３】
2010153501.tif 000015
【図１４】
2010153501.tif 000016
【図１５】
2010153501.tif 000017
【図１６】
2010153501.tif 000018
【図１７】
2010153501.tif 000019
【図１８】
2010153501.tif 000020
【図１９】
2010153501.tif 000021
【図２０】
2010153501.tif 000022
【図２１】
2010153501.tif 000023
【図２２】
2010153501.tif 000024
【図２３】
2010153501.tif 000025
【図２４】
2010153501.tif 000026
【図２５】
2010153501.tif 000027
【図２６】
2010153501.tif 000028
【図２７】
2010153501.tif 000029
【図２８】
2010153501.tif 000030
【図２９】
2010153501.tif 000031
【図３０】
2010153501.tif 000032
【図３１】
2010153501.tif 000033
【図３２】
2010153501.tif 000034
【図３３】
2010153501.tif 000035
【図３４】
2010153501.tif 000036
【図３５】
2010153501.tif 000037
【図３６】
2010153501.tif 000038
【図３７】
2010153501.tif 000039
【図３８】
2010153501.tif 000040
【図３９】
2010153501.tif 000041
【図４０】
2010153501.tif 000042
【図４１】
2010153501.tif 000043
【図４２】
2010153501.tif 000044
【図４３】
2010153501.tif 000045
【図４４】
2010153501.tif 000046
【図４５】
2010153501.tif 000047
【図４６】
2010153501.tif 000048
【図４７】
2010153501.tif 000049
【図４８】
2010153501.tif 000050
【図４９】
2010153501.tif 000051
【図５０】
2010153501.tif 000052
【図５１】
2010153501.tif 000053
【図５２】
2010153501.tif 000054
【図５３】
2010153501.tif 000055
【図５４】
2010153501.tif 000056
【図５５】
2010153501.tif 000057