(57)【要約】【課題】素子終端領域の占有面積を小さくして阻止特性の安定性を確保でき、必要に応じて、順方向／逆方向の電圧阻止能力を実現できる縦型半導体装置を提供する。【解決手段】縦型半導体装置は、ＩＧＢＴの素子機能を実現する素子活性領域１００と、素子活性領域１００を囲む素子終端領域２００とによって構成されている。素子終端領域２００には、基板表面に略垂直に、素子活性領域１００を取り囲む閉ループ状にトレンチ７００が形成されている。トレンチ７００は、その側壁に形成されたシリコン酸化膜７１０と、酸化膜間の隙間を充填する多結晶シリコン７２０とによって形成されている。さらに、素子終端領域２００は、トレンチ７００と所定距離を隔てたｐ−型低不純物濃度層５００で終端されている。これによって、素子終端領域２００の占有面積を大幅に低減するトレンチ構造において、薄膜の低応力な酸化膜を形成して高耐圧化を図ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方導電型の半導体層に設けられた素子活性領域と、その素子活性領域を囲んで形成される素子終端領域とを備えた縦型半導体装置であって、
前記素子終端領域は、
前記半導体層の主面に選択的に形成された他方導電型の低不純物濃度層と、
前記低不純物濃度層と所定の距離を隔てて前記主面に略垂直に形成され、前記素子活性領域を閉ループ状に囲むトレンチとを有し、
前記トレンチの内側の側面と底面は、
隙間部分を設けて形成される酸化膜と、その隙間部分を充填する多結晶シリコンとを備えていることを特徴とする縦型半導体装置。
【請求項２】
前記素子終端領域は、
阻止電圧を保持するｐｎ接合の空乏層内の等電位面が、前記トレンチの側面と底面に形成された前記酸化膜によって電位の高い方へ凸形状に閉じられていることを特徴とする請求項１に記載の縦型半導体装置。
【請求項３】
前記トレンチの内部の隙間部分に充填される多結晶シリコンは、導電性材料によってコレクタ電位、ドレイン電位、又はカソード電位と略同電位にバイアスされていることを特徴とする請求項１又は２に記載の縦型半導体装置。
【請求項４】
一方導電型の半導体層に設けられた素子活性領域と、その素子活性領域を囲んで形成される素子終端領域とを備えた縦型半導体装置であって、
前記半導体層の主面の前記素子終端領域側に選択的に形成された他方導電型の第１の低不純物濃度層と、
前記第１の低不純物濃度層を囲んで形成される一方導電型の第２の低不純物濃度層と、
前記第１の低不純物濃度層及び前記第２の低不純物濃度層から所定の距離を隔てて、前記素子終端領域の表面に略垂直に形成される閉ループ状のトレンチと、
前記トレンチの側面と底面にトレンチ幅より薄く形成された熱酸化膜と、
前記熱酸化膜によって生じた酸化膜間の隙間に充填された多結晶シリコンと、
前記トレンチが露出する主表面に該トレンチと接触して形成される一方導電型の第３の不純物濃度層とを備え、
順方向、逆方向のいずれの電圧印加状態においても電圧阻止能力を実現することを特徴とする縦型半導体装置。
【請求項５】
一方導電型の半導体層の主表面に略垂直にトレンチを形成する第１の工程と、
前記トレンチの内側の側面と底面に隙間部分を設けて酸化膜を形成する第２の工程と、
前記トレンチの隙間部分に多結晶シリコンを埋め込む第３の工程と、
前記酸化膜及び前記多結晶シリコンの充填された前記トレンチと所定の距離を隔てて前記半導体層の領域に低不純物濃度層を形成する第４の工程と、
前記低不純物濃度層及び前記トレンチに囲まれるように、前記半導体層の領域内に素子機能を実現する素子活性領域を形成する第５の工程と、
前記素子活性領域に電極を形成する第６の工程と
を含むことを特徴とする縦型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）層にトレンチを有する縦型半導体装置及びその製造方法に関し、特に、ダイオード、バイポーラトランジスタ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、あるいはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ；Insulated Gate Bipolar Transistor）などの縦型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的な縦型半導体装置は、スイッチング動作により電流をＯＮ／ＯＦＦさせて素子の活性動作を担う素子活性領域と、素子活性領域の周辺に存在し、高電圧を印加してもリーク電流を無視できるレベルに抑える阻止能力を高信頼度に実現する素子終端領域とによって構成されている。この素子終端領域は殆んど電流が流れない無効領域であるため、半導体チップに占める面積はできるだけ小さいことが望ましい。
【０００３】
図１６は、従来の縦型半導体装置をＩＧＢＴに適用したときの要部断面図である。図１６に示すように、従来の縦型半導体装置（ＩＧＢＴ）３１０ａは素子活性領域１００ａと素子終端領域２００ａとによって構成されている。図１６において、符号１ａはｎ−型低不純物濃度層のｎ−ベース層、符号２ａはコレクタ層の一つの面に積層されて形成されたｎ＋型高不純物濃度層でｎバッファ層と呼ばれる領域であり、符号３ａはｎバッファ層２ａに積層して形成されるｐ＋型高不純物濃度層のコレクタ層、符号４ａはコレクタ層３ａにオーミック接続される金属部材のコレクタ電極、符号５ａはｐ型不純物濃度層のチャネル層、符号６ａはチャネル層５ａの中に形成されるｎ＋型高不純物濃度のエミッタ層、符号７ａはエミッタ層６ａに隣接して形成されるｐ＋型高不純物濃度のチャネルコンタクト層、符号８ａは多結晶シリコンからなるゲート電極であって、薄いシリコン酸化膜８１ａ（以後、これをゲート酸化膜８１ａと呼ぶこともある）を介してｎ−ベース層１ａの他方の主表面に形成される。符号９ａはエミッタ層６ａとチャネルコンタクト層７ａとにオーミック接続された金属部材のエミッタ電極であり、絶縁膜８２ａによりゲート電極８ａと電気的に分離されて形成される。符号５１ａ〜５４ａはｐ型不純物濃度のフィールドリング層、符号９１ａ〜９４ａはフィールドリング層５１ａ〜５４ａにそれぞれオーミック接続された金属部材からなるフィールドリング電極、符号６１ａはｎ＋型高不純物濃度で素子最外周端に形成される寄生チャネルカット層、符号６２ａは寄生チャネルカット層６１ａにオーミック接続される金属部材の寄生チャネルカット電極である。
【０００４】
図１６に示す従来の縦型半導体装置（ＩＧＢＴ）３１０ａは、フィールドリング層５１ａ〜５４ａ及びフィールドリング電極９１ａ〜９４ａからなるフィールドリング領域が四重の領域で形成されている場合を示しているが、素子活性領域１００ａを囲む領域数は、縦型半導体装置（ＩＧＢＴ）３１０ａに要求される阻止電圧によって決まり、一例として、３００Ｖ前後での定格電圧に対しては、４重の領域からなるフィールドリング構造にする必要がある。したがって、図１６に示した縦型半導体装置（ＩＧＢＴ）３１０ａでは素子終端領域２００ａの面積が大きくなることは、半導体チップ面積を増大させ、縦型半導体装置（ＩＧＢＴ）３１０ａのコストアップを引き起こす要因となる。特に、素子活性領域１００ａの素子構造が高電流密度化され、その素子活性領域の面積が小さくなってきている現状においては、素子終端領域２００ａの占める面積を小さくすることが今後の大きな課題となる。そこで、図１６に示すフィールドリング構造を改善する素子終端構造が種々提案されているので、その具体的な一例を説明する。
【０００５】
図１７は、従来の縦型半導体装置をＭＯＳＦＥＴに適用したときの要部断面図である。図１７に示す縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂはトレンチ７００ｂを備えた素子終端構造の構成となっている。このようなトレンチ構造の縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂは、例えば、特許文献１などに開示されている。図１７の縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂにおいては素子はＭＯＳＦＥＴであって、ＩＧＢＴの場合と若干の構成が異なるが、素子終端領域２００ｂの基本的な動作はＩＧＢＴの場合と同様である。
【０００６】
図１７において、縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂは素子活性領域１００ｂと素子終端領域２００ｂとによって構成されている。符号１０ｂはｎ−型の低不純物濃度層のドリフト層、符号２０ｂはドリフト層１０ｂの一つの面に積層されて形成されたｎ＋型高不純物濃度のドレイン層、符号３０ｂはドレイン層２０ｂにオーミック接続される金属部材のドレイン電極、符号５０ｂはｐ型不純物濃度層のチャネル層、符号６０ｂはチャネル層５０ｂの中に形成されるｎ＋型高不純物濃度のソース層、符号７０ｂはソース層６０ｂに隣接して形成されるｐ＋型高不純物濃度のチャネルコンタクト層、符号８ｂは多結晶シリコンからなるゲート電極であって、薄いシリコン酸化膜８１ｂ（ゲート酸化膜８１ｂ）を介してドリフト層１０ｂの他方の主表面に形成される。符号９０ｂはソース層６０ｂとチャネルコンタクト層７０ｂとにオーミック接続された金属部材のソース電極であって、絶縁膜８２ｂによりゲート電極８ｂと電気的に分離されて形成される。
【０００７】
図１７の素子終端領域２００ｂでは、ドレイン層２０ｂに達する略垂直なトレンチ７００ｂが形成され、トレンチ７００ｂ内は酸化膜７１０ｂと多結晶シリコン７２０ｂとで充填されている。素子終端領域２００ｂでのチャネル層５０ｂは、トレンチ７００ｂまで延長されていて、トレンチ７００ｂ内に充填された酸化膜７１０ｂに突き当てて終端している。さらに、ソース電極９０ｂも素子終端領域２００ｂまで引き伸ばされ、トレンチ７００ｂ内の多結晶シリコン７２０ｂと接触される。
図１７に示すような縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂの構造では、素子終端領域２００ｂがトレンチ７００ｂで構成されるため、前記の図１６に示されるフィールドリング構造と比べて、素子終端領域２００ｂが短い距離でも、素子活性領域１００ｂに印加される電圧を阻止できるため、素子終端領域２００ｂの面積を縮小することが可能となる。
【特許文献１】特開２００６―１２０８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記図１７に示すような従来構造の縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂでは、ソース電極９０ｂがトレンチ７００ｂの終端領域まで延在し、ソース電位がトレンチ７００ｂの内部に充填されている多結晶シリコン７２０ｂに伝達されるため、縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂに印加される高電圧がトレンチ７００ｂ内の酸化膜７１０ｂに印加されて酸化膜７１０ｂに高電界が作用する。そのため、酸化膜７１０ｂの厚みを厚くして高電界による絶縁破壊が引き起こらないようにする必要がある。しかし、トレンチ７００ｂ内に設ける酸化膜７１０ｂの厚みを厚くすることは技術的に容易ではない。以下、これについて詳細に説明する。
【０００９】
縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂの阻止電圧が規定された場合、その阻止電圧によってｎ−型低不純物濃度のドリフト層１０ｂの厚さを決める必要がある。つまり、縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂの阻止電圧が高くなるほどドリフト層１０ｂを厚くすることになるが、素子終端領域２００ｂでは、このｎ−型低不純物濃度のドリフト層１０ｂよりも深いトレンチ７００ｂが形成される。つまり、高い阻止電圧の縦型半導体装置（ＭＯＳＦＥＴ）３１０ｂほど深さが深いトレンチ構造となる。このとき、深いトレンチ７００ｂの内側の側面と底面に酸化膜７１０ｂを厚く均一に被覆するためには、シリコン表面に熱処理の酸化反応で酸化膜７１０ｂを形成する方法が最善である。この熱酸化法によれば、例えば１００ｕｍ（ミクロンメートル）の深さのトレンチ７００ｂでも、熱処理時間の調整で厚い酸化膜７１０ｂを均一に形成することができる。
【００１０】
また、別の酸化膜形成方法として、化学気相堆積（ＣＶＤ）法と呼ばれる気相中での化学反応を利用して酸化膜を堆積させるプロセス技術があるが、このＣＶＤ法では、トレンチ７００ｂの深さが数十ｕｍ以上の深さになると酸化膜７１０ｂを均一に形成することができない。従って、深いトレンチ７００ｂに厚い酸化膜７１０ｂを形成する方法では前記の熱酸化法による以外に方法はないが、この熱酸化法で形成された酸化膜７１０ｂの場合、その酸化膜７１０ｂの厚みに応じて応力が大きくなり、酸化膜７１０ｂがある程度以上の厚みになるとシリコンに転位を発生させることが知られている。一般的に、酸化膜７１０ｂが１．５ｕｍ以上の厚みでトレンチ７００ｂの内側の側面と底面に熱酸化膜を形成する場合にはシリコンに転位が発生し、この転位によってリーク電流が増大して耐圧低下を引き起こすことになる。すなわち、酸化膜７１０ｂの厚みを必要以上に厚くすると、シリコンの転位に起因してリーク電流が増大して耐圧低下を引き起こす。
【００１１】
本発明は、このような問題点に鑑みてなされたものであり、一つの目的は、素子終端領域の占有面積を小さくでき、かつ阻止特性の安定性を確保できる縦型半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明の縦型半導体装置は、一方導電型の半導体層に設けられた素子活性領域と、その素子活性領域を囲んで形成される素子終端領域とを備えた縦型半導体装置であって、素子終端領域は、半導体層の主面に選択的に形成された他方導電型の低不純物濃度層と、低不純物濃度層と所定の距離を隔てて主面に略垂直に形成され、素子活性領域を閉ループ状に囲むトレンチとを有し、トレンチの内側の側壁と底面は、隙間部分を設けて形成される酸化膜と、その隙間部分を充填する多結晶シリコンとを備えていることを特徴とする。
【発明の効果】
【００１３】
本発明の縦型半導体装置によれば、素子終端領域の占有面積を小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る幾つかの実施形態について図面を参照しながら詳細に説明する。なお、各実施形態で用いる図面については、例えばＩＧＢＴとＭＯＳＦＥＴとでは構成要素が異なるが、同一又は類似の構成要素について図面ごとに符号を変えると煩雑になる場合があるので、同一又は類似の要素については原則として同一符号を付し、かつ重複する説明は省略することにする。例えば、ＩＧＢＴのコレクタはＭＯＳＦＥＴのドレインに相当し、ＩＧＢＴのエミッタはＭＯＳＦＥＴのソースに相当するので、原則それらに関係する構成要素は同一符号を付す。
【００１５】
《第１実施形態》
図１は、本発明の第１実施形態に係る縦型半導体装置をＩＧＢＴに適用したときの要部断面図である。図１に示すように、縦型半導体装置（ＩＧＢＴ）３００は、裏面にコレクタ電極４を有するｐ＋型高不純物濃度のコレクタ層３にはｎ＋型高不純物濃度のｎバッファ層２が積層されて形成され、その上にｎ−型低不純物濃度のｎ−ベース層１が形成されている。ｎ−ベース層１の表面には複数の領域にゲート電極８がゲート酸化膜８１を介して形成され、ゲート電極８の隣接するｎ−ベース層１の表面には、ｐ型不純物濃度のチャネル層５が複数の領域で形成され、このチャネル層５の中にはｎ＋型高不純物濃度のエミッタ層６がゲート電極８の側面でゲート電極８とオーバラップして形成されている。
【００１６】
さらに、チャネル層５の表面にはｐ＋型高不純物濃度のチャネルコンタクト層７も形成され、Ａｌ（アルミニウム）を主成分とする金属部材のエミッタ電極９がそれぞれのエミッタ層６とチャネルコンタクト層７とにオーミック接続されている。このように、エミッタ層６、エミッタ電極９、ゲート電極８、チャネル層５、ｎ−型ベース層１、ｎバッファ層２、コレクタ層３、及びコレクタ電極４から形成されている部分でＩＧＢＴとしてスイッチング動作を実施する素子活性領域１００が構成される。
【００１７】
一方、素子活性領域１００の最外周領域では、チャネル層５と連続してｐ−型低不純物濃度層５００が周辺領域へ向けて形成され、素子活性領域１００を囲んでいる。さらに、その先端の外周部分にｐ−型低不純物濃度層５００と所定の距離を隔てた閉ループ形状で、ｎ−ベース層１の表面からｎバッファ層２に到達する略垂直なトレンチ７００が形成されている。そのトレンチ７００のさらに外周には、半導体チップの終端であるダイシング境界７５０が露出している。
【００１８】
トレンチ７００は、その内側の側面と底面とに略均一な厚みの酸化膜（シリコン酸化膜）７１０が熱酸化法で形成されている。この酸化膜７１０はトレンチ７００の内部を充填するだけの厚みを持たず、トレンチ７００の両壁の酸化膜７１０の間に隙間が生じる厚みで形成されることが重要である。さらに、酸化膜７１０によって残った隙間へは多結晶シリコン７２０が充填される。すなわち、トレンチ７００の内部は酸化膜７１０と多結晶シリコン７２０とによって充填される。このようにして、素子終端領域２００はｐ−型不純物濃度層５００とトレンチ７００とで構成されている。
【００１９】
図２は、図１に示す縦型半導体装置（ＩＧＢＴ）３００を上面から見た平面パターンの概略図である。図２において、点線で示す複数の領域１１０は単位ＩＧＢＴの部分である。この単位ＩＧＢＴ１１０のユニット（以下、ユニットＩＧＢＴという）が並列に所定数レイアウトされて定格の電流仕様を実現する。符号８０はユニットＩＧＢＴのゲート電極である多結晶シリコンにオーミック接続された金属部材からなるゲート電極である。そして、縦型半導体装置（ＩＧＢＴ）３００は、エミッタ電極９、金属部材のゲート電極８０、及び複数の単位ＩＧＢＴ１１０のユニットからなる素子活性領域全体を囲むトレンチ７００が形成され、そのすぐ外側にチップの最外周となるダイシング境界７５０で終端される。
【００２０】
ダイシングとは、ダイヤモンド粉末を特殊な金属で固めたブレードを用いてウェハから半導体チップを切り出すことである。ダイシング工程は加工歪が発生して異物汚れの原因となる工程である。この汚染がチップ端から内部の素子活性領域１００（図１参照）に進展しないように、本実施形態では素子活性領域１００を垂直方向で遮蔽するためのトレンチ７００の領域があり、トレンチ７００がダイシング境界７５０での汚染を防御できるように構成されている。
【００２１】
図１、図２に示す第１実施形態でのトレンチ７００は幅２〜３ｕｍ、深さ５０〜６０ｕｍである。また、阻止電圧の定格は４００Ｖである。但し、トレンチ７００の深さは定格電圧によって調整する必要があり、高い阻止電圧が必要な場合はトレンチ７００の深さをさらに深くする必要がある。
【００２２】
図３は、図１に示す第１実施形態の縦型半導体装置（ＩＧＢＴ）３００と図１６に示す従来構造の縦型半導体装置（ＩＧＢＴ）３１０ａの阻止特性を示す比較図であり、横軸にコレクタ電圧（Ｖ）、縦軸にコレクタ電流（Ａ）を表わしている。すなわち、図３は、本実施形態の縦型半導体装置（ＩＧＢＴ）３００の効果を実証するために、従来構造の素子終端領域２００ａ（図１６参照）と本実施形態の素子終端領域２００（図１参照）の構造について、阻止状態のコレクタ電圧対コレクタ電流の特性を比較した結果を示している。
【００２３】
従来構造の素子終端領域２００ａは図１６に示した４重のフィールドリング構造のものであり、素子終端領域２００ａの幅は１１０ｕｍと大きなものである。一方、図１に示す本実施形態の縦型半導体装置（ＩＧＢＴ）３００では素子終端領域２００の幅は５０ｕｍであり、従来の半分以下の素子終端領域２００に短縮された構造である。
【００２４】
図３に示すように、従来構造（破線）と本実施形態構造（本願構造）（実線）のいずれも阻止状態のコレクタ電圧−コレクタ電流特性は両者同等の特性であり、いずれも約５００Ｖの耐圧を維持していることが分かる。つまり、本実施形態のＩＧＢＴは、従来のＩＧＢＴに比べて、阻止特性を損なわずに素子終端領域の面積を半減できたことが分かる。
【００２５】
図４は、図１に示す縦型半導体装置（ＩＧＢＴ）の阻止状態のポテンシャル（電位）分布を素子終端領域について数値解析した結果を示す概念図である。すなわち、図４は、本実施形態に係る縦型半導体装置（ＩＧＢＴ）３００の素子終端領域２００の作用効果を計算機シミュレーション手法で解析した結果を示す図である。なお、計算機シミュレーション手法による計算では、図１に示す素子終端領域２００の構造を図４のように模式化して、素子終端領域２００の動作について検討した。
【００２６】
図４では、コレクタ側にアバランシェ電圧に相当する正の電圧を印加した順方向阻止状態での等ポテンシャル分布を示している。すなわち、図４に示すように、等ポテンシャル線は、シリコン表面（主面）付近（図１のｎ−ベース層１の表面付近）においては、ｐ−型低不純物濃度層５００（図１参照）の中を表面にほぼ垂直に延びており、内部領域（図１のｎ−ベース層１の内部領域）においては、ｎ−ベース層１の厚み方向にほぼ平行に延びている。すなわち、等ポテンシャル線は、全体としてはトレンチ側面の酸化膜（図１のトレンチ７００における酸化膜７１０の左側部分）に抑制される形で、多結晶シリコン７２０の深さ方向（図４では下方向）に凸状態で形成される。
【００２７】
このとき、印加電圧の大部分は内部領域（図１のｎ−ベース層１の内部領域）のシリコン層で負担し、トレンチの側面に形成された酸化膜（図１のトレンチ７００における酸化膜７１０の左側部分）が負担する電圧は１／３程度になっている。このような印加電圧の特徴を有するために、図１に示すトレンチ７００の側面及び底面に形成すべき酸化膜７１０の膜厚を薄くすることができる。このような解析結果から、試作したＩＧＢＴではトレンチ７００の側壁の酸化膜７１０の膜厚を１ｕｍまで薄くしても、５００Ｖの耐圧を確保できることが分かった。
【００２８】
《第２実施形態》
次に、本発明の第２実施形態に係わる縦型半導体装置について説明する。図５は、本発明の第２実施形態に係る縦型半導体装置をＩＧＢＴに適用したときの要部断面図である。図５に示す第２実施形態の縦型半導体装置（ＩＧＢＴ）３００ａが図１に示す第１実施形態と異なる点は、金属部材９５がトレンチ７００より外周のｎ−ベース層１の表面に形成したｎ＋型高不純物濃度層７３０ともオーミック接続されている点である。図５では、金属部材９５は、エミッタ電極９と同一部材で形成されているものとしているが、エミッタ電極９とは異なる導電性材料で形成してもよい。
【００２９】
素子終端領域２００のトレンチ７００より外側のシリコン領域はコレクタ電位となっており、第２実施形態では金属部材９５とｎ＋型高不純物濃度層７３０とによりトレンチ充填部分の多結晶シリコン７２０はコレクタ電位に固定される。このようにコレクタ電位に固定された領域で素子終端領域２００が囲まれているため、チップ外からの水分やアルカリイオン等の不純物イオンによる素子内部への電位変動が防止でき、阻止特性が変動しない高信頼度なＩＧＢＴを実現することができる。
【００３０】
《第３実施形態》
次に、本発明の第３実施形態に係わる縦型半導体装置について説明する。図６は、本発明の第３実施形態に係る縦型半導体装置をトレンチゲート型ＭＯＳＦＥＴに適用したときの要部断面図である。図６の素子活性領域１００はＭＯＳＦＥＴであって、図１の素子活性領域１００のＩＧＢＴとは構成が異なるが、図６の素子終端領域２００の基本的な動作は図１の素子終端領域２００と同じである。
【００３１】
図６の縦型半導体装置（トレンチゲート型ＭＯＳＦＥＴ）３００ｂにおいて、符号１０はｎ−型の低不純物濃度層のドリフト層、符号２０はドリフト層１０の一つの面に積層されて形成されたｎ＋型高不純物濃度のドレイン層、符号３０はドレイン層２０にオーミック接続される金属部材のドレイン電極、符号５０はｐ型不純物濃度層のチャネル層、符号６０はチャネル層５０の中に形成されるｎ＋型高不純物濃度のソース層、符号７０はソース層６０に隣接して形成されるｐ＋型高不純物濃度のチャネルコンタクト層、符号８は多結晶シリコンからなるゲート電極、符号８１は薄いシリコン酸化膜のゲート酸化膜である。符号９０はソース層６０とチャネルコンタクト層７０とにオーミック接続された金属部材のソース電極であり、絶縁膜８２によってゲート電極８とは電気的に分離されて形成される。なお、符号９５０は、外部から水滴などが浸入するのを保護するためのパッシベーション膜である。
【００３２】
このように、ソース層６０、ソース電極９０、ゲート電極８、チャネル層５０、ドリフト層１０、ドレイン層２０、及びドレイン電極３０から形成されている部分でＭＯＳＦＥＴとしてスイッチング動作を実行する素子活性領域１００が構成される。
【００３３】
第３実施形態では、縦型半導体装置（トレンチゲート型ＭＯＳＦＥＴ）３００ｂを実現するために、図６に示すように、浅いトレンチ７０１がチップの素子活性領域１００に形成され、この浅いトレンチ７０１の中にゲート酸化膜８１と多結晶シリコンのゲート電極８が形成されている。このように、トレンチゲート型のＭＯＳＦＥＴとすることで、ゲート実効面積を増大させることができるため、ゲート電極８部分の電流密度が増加してＭＯＳＦＥＴの電流定格を高くすることができる。
【００３４】
一方、素子活性領域１００の最外周領域近傍（素子終端領域２００に接する側）では、チャネル層５０と連続してｐ−型不純物濃度層５００が周辺領域へ向けて形成され、素子活性領域１００を囲んでいる。さらにその先の外周部分にｐ−型不純物濃度層５００と所定の距離を隔てた閉ループ形状で、ドリフト層１０の表面からドレイン層２０に到達する略垂直なトレンチ７００が形成されて素子終端領域２００となっている。トレンチ７００のさらに外周には半導体チップの終端であるダイシング境界７５０が露出している。
【００３５】
なお、８０２は熱酸化法で形成された高品質のシリコン酸化膜であり、素子終端領域２００のドリフト層１０とｐ−型不純物濃度層５００などのシリコン表面が露出しないように保護・被覆している。すなわち、シリコン酸化膜８０２における熱酸化膜とシリコンとの界面は、ＣＶＤ酸化膜と異なり界面電荷の少ない境界を形成できるため、阻止特性の信頼度向上に著しく寄与することができる。また、このような熱酸化膜８０２で素子終端領域２００のシリコン表面をパッシベーション（保護）する構造の適用は、第３実施形態に限らず本発明のいずれの実施形態にも適用することができる。
【００３６】
《第４実施形態》
次に、本発明の第４実施形態に係わる縦型半導体装置について説明する。図７は、本発明の第４実施形態に係る縦型半導体装置をトレンチゲート型ＩＧＢＴに適用したときの要部断面図である。図７に示す縦型半導体装置（トレンチゲート型ＩＧＢＴ）３００ｃは、図６の第３実施形態で述べた縦型半導体装置（トレンチゲート型ＭＯＳＦＥＴ）３００ｂと比較して、ドレイン側にｎ＋型高不純物濃度層のｎバッファ層２及びｐ＋型高不純物濃度層のコレクタ層３を形成してコレクタ電極４を設け、ＩＧＢＴの動作を可能とした点が異なっている。
【００３７】
その他のトレンチゲート（ゲート電極８）の構造、及びソースをエミッタ、ドレインをコレクタとして呼称変更した点以外は基本的にはＭＯＳＦＥＴと同じである。なお、第４実施形態では図１のＩＧＢＴ素子と共通させて各部の呼称と番号を割り付けて示している。第４実施形態の縦型半導体装置（トレンチゲート型ＩＧＢＴ）３００ｃは、図１に示す第１実施形態の縦型半導体装置（ＩＧＢＴ）３００に比べて、トレンチゲート構造（浅いトレンチ７０１）を適用しているために電流密度が高くなって電流定格が大きくなり、かつ素子活性領域１００を大幅に縮小することができる。そのため、素子終端領域２００の占有面積の比率が必然的に高くならないようにするために、素子終端領域を低減できるトレンチ型素子終端領域を採用することが有効となる。
【００３８】
図８は、図７に示す第４実施形態に係わる縦型半導体装置（トレンチゲート型ＩＧＢＴ）の製造過程を表す工程断面図である。また、図９は、図８の続きの製造過程を表す工程断面図であり、図１０は、図９の続きの製造過程を表す工程断面図であり、図１１は、図１０の続きの製造過程を表す工程断面図であり、図１２は、図１１の続きの製造過程を表す工程断面図である。したがって、図８乃至図１２を用いて、図７に示す第４の実施形態に係わる縦型半導体装置（トレンチゲート型ＩＧＢＴ）３００ｃの製造工程の流れを説明する。
【００３９】
まず、図８（ａ）に示すように、ｐ＋／ｎ＋／ｎ−構造によってコレクタ層３、ｎバッファ層２、及びｎベース層１が形成されているシリコン基板を用意する。ここで、ｐ＋層はコレクタ層３として機能する層であるが、できるだけ薄いことが好ましい。しかし、製造過程でのハンドリング性を損なわないこと、及び、各製造装置への適用性を考えてその厚みを設定することが好ましく、本実施形態ではコレクタ層３の厚みは１００ｕｍとした。また、ｎ＋層はｎバッファ層２であり、その厚みは５〜１０ｕｍである。さらに、ｎ−層はｎ−ベース層１であるが、このｎ−ベース層１の濃度及び厚みはそれぞれ定格阻止電圧によって最適設計がなされる。例えば、定格阻止電圧が４００Ｖ〜７００Ｖ級のＩＧＢＴの場合は、抵抗率が３０〜６０Ω・ｃｍ、厚みが４０〜８０ｕｍである。
【００４０】
次に、図８（ｂ）において、まず、ｎ−ベース層１の表面に熱酸化膜１０１及びシリコンナイトライド膜（Ｓｉ３Ｎ４）１０２を順次積層形成する。このとき、ホトレジスト法とドライエッチング法を用いて素子終端領域（図７の素子終端領域２００参照）のシリコンナイトライド膜１０２を選択的に除去する。その後、ホトレジスト法とイオン注入法により、ボロンを所定の領域に注入してｐ−型低不純物濃度層５００を形成する。次に、ＣＶＤ酸化膜１０３をさらに積層形成し、ホトレジスト法とドライエッチング法を適用して素子終端領域にトレンチ７００を形成する。
【００４１】
トレンチ７００を形成する工程についてさらに詳述すると、まず、ホトレジスト法で幅２〜３ｕｍの溝パターンを形成する。次に、このレジストパターンをマスクとして前記のＣＶＤ酸化膜１０３をドライエッチングする。引き続き、同じレジストマスクを適用して、高度な異方性ドライエッチング法により、シリコンを垂直形状でｎバッファ層２に達するトレンチ７００の奥部まで形成する。なお、高度な異方性ドライエッチング法とは、レジストとシリコンとの選択比を少なくとも１：５０以上の比率を確保しながら、基板面に対して９０度の角度でシリコンを加工できるエッチング法である。
【００４２】
次に、図９（ｃ）において、図８（ｂ）のＣＶＤ酸化膜１０３を除去し、先に加工形成してあるシリコンナイトライド膜１０２を酸化のマスクとして、パイロジェニック方式の酸化により、トレンチ７００の側面、底面、および素子終端領域２００の主表面に熱酸化膜８０２（すなわち、酸化膜７１０）を形成する。このときトレンチ７００の側面に形成する熱酸化膜８０２（酸化膜７１０）はトレンチ７００の幅以下に限定する。言い換えると、トレンチ７００の側面にトレンチ７００の幅より厚い酸化膜（シリコン酸化膜）７１０を形成すると、トレンチ７００の側面において対向する側面での酸化膜７１０同士が接触して、さらに酸化が進むときに相互の体積膨張によって圧縮応力を作用し合うことになる。その結果、トレンチ７００の側面でシリコンへ大きな応力が作用してシリコン転位を発生させてしまう。
【００４３】
このシリコン転位の発生を回避するためには、トレンチ７００の側面で酸化膜７１０が接触しない程度の厚みにする。本実施形態のプロセスでは安全度を考慮してトレンチ７００の幅の１／４の膜厚の酸化膜７１０をプロセス仕様の中心条件と設定した。この酸化膜（シリコン酸化膜）７１０の隙間には多結晶シリコン７２０を成膜してエッチバックして充填する。このように熱酸化法によれば、深さが１００ｕｍ以上に深く、幅が２ｕｍ以下の狭いトレンチ形状の側壁にも均一な酸化膜７１０（つまり、熱酸化膜８０２）を形成することができる。さらに、酸化応力の低減を図るために、トレンチ７００に狭い隙間を発生させるが、多結晶シリコン７２０は成膜プロセスで問題なく充填することができる。
【００４４】
次に、図９（ｄ）において、図９（ｃ）に示したシリコンナイトライド膜１０２を除去し、酸化膜を再度成膜してから素子活性領域２００（図７参照）に複数の浅いトレンチ７０１を形成する。このとき浅いトレンチ７０１の幅は０．５〜１．０ｕｍで、深さは１〜３ｕｍである。
【００４５】
次に、図１０（ｅ）において、浅いトレンチ７０１の側面に、厚さが２０〜７０ｎｍのゲート酸化膜８１を形成する。その後、浅いトレンチ７０１の内部に多結晶シリコンを埋め込み、その浅いトレンチ７０１をゲート電極８とする。
【００４６】
次に、図１０（ｆ）において、浅いトレンチ７０１を形成した領域にボロンのｐ型不純物をイオン注入して熱処理し、チャネル層５を形成する。その後、チャネル層５の表面に、浅いトレンチ７０１に接するように砒素のｎ型不純物を形成し、その砒素のｎ型不純物によって挟まれた領域にボロンのｐ型不純物をそれぞれイオン注入して、ｎ＋型高不純物濃度のエミッタ層６とｐ＋型高不純物濃度のチャネルコンタクト層７とを形成する。なお、このときの単位面積当りのイオン注入量であるドーズ量は５×１０１５〜２×１０１６ｃｍ−２である。
【００４７】
次に、図１１（ｇ）において、浅いトレンチ７０１が形成されているエミッタ領域側に絶縁膜８２をＣＶＤ法で形成した後、そのエミッタ領域をホトレジスト法で開口させアルミニウムを主成分とする金属電極膜を成膜して加工しエミッタ電極９を形成する。次に、素子終端領域２００（図７参照）の端面に保護膜としてＰＩＱ等の高分子レジンでパッシベーション膜９５０を皮膜する。
【００４８】
次に、図１２（ｈ）において、ｐ＋型のコレクタ層３の裏面に皮膜されている各種の膜をエッチング法、ドライエッチング、及び研磨法により取り除き、さらにＡｌ、Ｔｉ、Ｎｉ、Ａｇ等の金属部材を積層成膜させコレクタ電極４を形成する。その後、状況により電子線を照射してＩＧＢＴのライフタイム制御を適用する場合もある。また、水素アニールによりシリコン界面電荷の安定化処理を施す等の工程を適宜適用して縦型半導体装置（トレンチゲート型ＩＧＢＴ）３００ｃを完成させる。
【００４９】
以上、第４実施形態に基づいて具体的に説明したが、本発明は前記実施形態による工程に限定されるものではなく、その要旨を逸脱しない範囲で種々の工程変更が可能であることはいうまでもない。
【００５０】
《第５実施形態》
次に、本発明の第５実施形態に係わる縦型半導体装置について説明する。図１３は、本発明の第５実施形態に係る縦型半導体装置をダイオード素子に適用したときの要部断面図である。素子終端領域２００は前記した各実施形態の構造と同じである。第５実施形態の縦型半導体装置（ダイオード）３００ｄの特徴は、素子活性領域１００の構造がｐｎ接合のダイオード構造となっている点にある。特に、素子活性領域１００の外周部分では深さ数ｕｍのｐ型拡散層がガードリング層５５として形成され、このガードリング層５５に囲まれた（周方向に囲まれた）領域に薄いｐ型不純物濃度層５５０が形成されている。この薄いｐ型不純物濃度層５５０の厚みとしては１ｕｍ以下とすることが好ましい。このような薄いｐ型不純物濃度層５５０を設けることにより、この領域での拡散電流成分が増加して機能的にはショットキ接合的な動作をすることになる。この結果、ダイオード素子としての逆回復電流が低減できることになる。
【００５１】
《第６実施形態》
次に、本発明の第６実施形態に係わる縦型半導体装置について説明する。図１４は、本発明の第６実施形態に係わる縦型半導体装置を順方向、逆方向共に阻止能力を有するＩＧＢＴに適用したときの要部断面図である。第６実施形態の縦型半導体装置（ＩＧＢＴ）３００ｅでは、逆方向での阻止能力を達成するために、図１で示した縦型半導体装置（ＩＧＢＴ）３００との違いは、まずｎ＋型のｎバッファ層２を削除した点である。次に、エミッタ領域に形成されるチャネルコンタクト層７とｐ−型低不純物濃度層５００をそれぞれ覆うように囲んで形成されるｎ−型低不純物濃度層６００を設けた点である。さらに、素子終端領域２００におけるトレンチ７００の形成部では、その周辺の表面領域にｎ型不純物濃度層６１０を形成している点である。
【００５２】
ＩＧＢＴの逆方向電圧とはコレクタ電極４に対してエミッタ電極９に正の電圧を印加する状態である。この逆バイアス状態では、コレクタ接合側にｎバッファ層２（図１参照）のようなｎ＋型高不純物濃度層が存在すると、アバランシェ電圧が低くなって阻止状態を確保することができない。そこで、このような問題を回避するために、図１の構成からｎバッファ層２を削除した。
【００５３】
しかし、ｎバッファ層２が取り除かれると、エミッタ電極９に対してコレクタ電極４に正の電圧を印加する順方向阻止電圧が印加された状況で、ｎ−型ベース層１に延びる空乏層を止めることができなくなり、コレクタ層３に容易にパンチスルー現象が生じて順方向阻止能力が低下する。したがって、これを回避するために、ｎ−型ベース層１を広くした。
【００５４】
具体的には、４００Ｖ級のＩＧＢＴ素子の場合、ｎバッファ層２があれば４０ｕｍの厚さですむｎ−型ベース層１を、ｎバッファ層２のない場合では９０ｕｍと広げることになる。そのため、素子終端領域に形成するトレンチ７００の深さが増大することになるので、加工性の難易度が増加する。そこで、このような欠点を改善するために、トレンチ幅を広げて深さと幅との比、すなわちアスペクト比を低下させることで加工性の問題を改善している。
【００５５】
次に、逆方向電圧が印加された阻止状態では、チャネル層５及びｐ−型低不純物濃度層５００がｐｎｐ構造でのエミッタ層６として働き、ホールの注入によりｐｎｐ構造のブレークオーバ電圧が低下することになる。そこで、第６実施形態では、チャネルコンタクト層７及びｐ−型低不純物濃度層５００をそれぞれ覆うように囲んで形成されるｎ−型低不純物濃度層６００を設けて注入効率を低下させ、ブレークオーバ電圧を向上させている。
【００５６】
次に、素子終端領域２００におけるトレンチ７００の表面に設けたｎ型不純物濃度層６１０の効果について説明する。図１４に示すＩＧＢＴに逆方向電圧が印加されている場合、トレンチ側壁に沿ったｐｎｐ構造のパスにおいて、ｎ−型ベース層１に広がる空乏層をある程度抑えないと容易にエミッタとして作用するｐ−型低不純物濃度層５００にパンチスルー現象を起こしやすくなる。そこで、トレンチ表面にｎ型不純物濃度層６１０を設けることによって、空乏層の延びを押さえられるので、トレンチの側面に沿うパンチスルー現象にともなうブレークオーバ電圧の低下を改善できた。
【００５７】
また、図５に示した第２実施形態の縦型半導体装置（ＩＧＢＴ）３００ａと同じくトレンチ７００の中に充填された多結晶シリコン７２０にコレクタ電位を供給する手段を設けることで外部電荷の悪影響を低減することも好ましい改善となる。
【００５８】
図１５は、第６実施形態で試作した逆阻止可能な縦型半導体装置（ＩＧＢＴ）３００ｅについて順方向と逆方向の阻止状態での電圧−電流特性の一例を示す特性図であり、横軸に印加電圧（リニア目盛：Ｖ）、縦軸に漏れ電流（対数目盛：Ａ）を示している。なお、図１５は、４００Ｖ級のＩＧＢＴを試作して検討した結果のデータである。図１５から分かるように、漏れ電流の大きさは、ピコアンペアのオーダで非常に小さく、順方向と逆方向とでは漏れ電流の差にほとんど違いがなく、順方向及び逆方向のいずれも５００Ｖの耐圧を維持している。
【００５９】
すなわち、第６実施形態に係る順方向、逆方向共に阻止能力を有するＩＧＢＴは、図１４に示すように、順方向と逆方向とで素子終端領域２００の構造を変えることなく、ほとんど同一の阻止電圧が得られている。しかも、素子終端領域２００の幅も狭い状態で耐圧上の問題はなく、素子終端領域２００の占有面積の低減効果が十分に得られている。
【００６０】
以上、各実施形態に基づいて具体的な例の幾つかを説明したが、本発明は前記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更は可能であることはいうまでもない。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る縦型半導体装置をＩＧＢＴに適用したときの要部断面図である。
【図２】図１に示すＩＧＢＴを上面から見た平面パターンの概略図である。
【図３】図１に示す第１実施形態のＩＧＢＴと従来構造のＩＧＢＴの阻止特性を示す比較図である。
【図４】図１に示すＩＧＢＴの阻止状態のポテンシャル分布を素子終端領域について数値解析した結果を示す概念図である。
【図５】本発明の第２実施形態に係る縦型半導体装置をＩＧＢＴに適用したときの要部断面図である。
【図６】本発明の第３実施形態に係る縦型半導体装置をトレンチゲート型ＭＯＳＦＥＴに適用したときの要部断面図である。
【図７】本発明の第４実施形態に係る縦型半導体装置をトレンチゲート型ＩＧＢＴに適用したときの要部断面図である。
【図８】図７に示す本発明の第４実施形態に係わるトレンチゲート型ＩＧＢＴの製造過程を表す工程断面図である。
【図９】図８の続きの製造過程を表す工程断面図である。
【図１０】図９の続きの製造過程を表す工程断面図である。
【図１１】図１０の続きの製造過程を表す工程断面図である。
【図１２】図１１の続きの製造過程を表す工程断面図である。
【図１３】本発明の第５実施形態に係る縦型半導体装置をダイオード素子に適用したときの要部断面図である。
【図１４】本発明の第６実施形態に係わる縦型半導体装置を順方向、逆方向共に阻止能力を有するＩＧＢＴに適用したときの要部断面図である。
【図１５】第６実施形態で試作した逆阻止可能なＩＧＢＴについて順方向と逆方向の阻止状態での電圧−電流特性の一例を示す特性図である。
【図１６】従来の縦型半導体装置をＩＧＢＴに適用したときの要部断面図である。
【図１７】従来の縦型半導体装置をＭＯＳＦＥＴに適用したときの要部断面図である。
【符号の説明】
【００６２】
１  ｎ−ベース層
２  ｎバッファ層
３  コレクタ層
４  コレクタ電極
５、５０  チャネル層
６  エミッタ層
７  チャネルコンタクト層
８  ゲート電極
９  エミッタ電極
１０  ドリフト層
２０  ドレイン層
３０  ドレイン電極
５１、５２、５３、５４  フィールドリング層
５５  ガードリング層
６０  ソース層
６１  寄生チャネルカット層
６２  寄生チャネルカット電極
８１  ゲート酸化膜
８２  絶縁膜
９０  ソース電極
９１、９２、９３、９４  フィールドリング電極
９５  金属部材
１００  素子活性領域
２００  素子終端領域
３００  縦型半導体装置
５００  ｐ−型低不純物濃度層
５５０  ｐ型不純物濃度層
６００  ｎ−型低不純物濃度層
６１０  ｎ型不純物濃度層
７００  トレンチ
７０１  狭いトレンチ
７１０  酸化膜（シリコン酸化膜）
７２０  多結晶シリコン
７３０  ｎ＋型高不純物濃度層
７５０  ダイシング境界
８０２  熱酸化膜
９５０  パッシベーション膜
【図１】
2010147065.tif 000003
【図２】
2010147065.tif 000004
【図３】
2010147065.tif 000005
【図４】
2010147065.tif 000006
【図５】
2010147065.tif 000007
【図６】
2010147065.tif 000008
【図７】
2010147065.tif 000009
【図８】
2010147065.tif 000010
【図９】
2010147065.tif 000011
【図１０】
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【図１１】
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【図１２】
2010147065.tif 000014
【図１３】
2010147065.tif 000015
【図１４】
2010147065.tif 000016
【図１５】
2010147065.tif 000017
【図１６】
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【図１７】
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