(57)【要約】【課題】シリコン結晶育成時にリンのような電気抵抗率降下用ドーパントとゲルマニウムが一緒に高濃度にドープされた低電気抵抗率のシリコン結晶基板をベースにしたエピタキシャルシリコンウェーハにおいて、ミスフィット転位とスタッキングフォルト（ＳＦ）の双方を抑制する。【解決手段】シリコン結晶育成時に例えばリンとゲルマニウムが一緒に高濃度ドープされたシリコン結晶基板上に、シリコンエピタキシャル層をＣＶＤ法で成長させるプロセスにおいて、そのプロセス温度を１０００〜１０９０℃の範囲内（より望ましくは、１０５０〜１０８０℃）の範囲内にする。これにより、ＳＦに起因してエピタキシャルシリコンウェーハの表面に生じるＬＰＤ（ＳＦに起因して生じる）の個数が大幅に減る。【選択図】図１
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【特許請求の範囲】
【請求項１】
エピタキシャルシリコンウェーハの製造方法において、
シリコン結晶育成時にＮ型又はＰ型の電気抵抗率降下用ドーパントとゲルマニウムが一緒にドープされたシリコン結晶基板を用意する第１ステップと、
前記シリコン結晶基板の表層から酸素をアニールアウトするため、および、表面改質を目的として前記シリコン結晶基板のプリベーク処理を行う第２ステップと、
前記第２ステップの後に、ＣＶＤ法により１０００〜１０９０℃の範囲内の温度で前記シリコン結晶基板上にシリコンエピタキシャル層を形成する第３ステップと
を含むことを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項２】
請求項１記載のエピタキシャルシリコンウェーハの製造方法において、
前記第１ステップで用意される前記シリコン結晶基板のゲルマニウムの濃度が７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲内である、ことを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項３】
請求項１又は２のいずれか１項記載のエピタキシャルシリコンウェーハの製造方法において、
前記第３ステップにおける前記温度が１０５０〜１０８０℃の範囲であることを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項４】
請求項１乃至３のいずれか１項記載のエピタキシャルシリコンウェーハの製造方法において、
前記第１ステップで用意される前記シリコン結晶基板の前記電気抵抗率降下用ドーパントの濃度が４．７×１０１９〜９．４７×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内である、ことを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項５】
請求項１乃至４の何れか１項に記載のエピタキシャルシリコンウェーハの製造方法において、
前記第１ステップで用意される前記シリコン結晶基板の電気抵抗率が０．８×１０−３〜１．５×１０−３ Ω／ｃｍの範囲内であることを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項６】
請求項１乃至５の何れか１項に記載のエピタキシャルシリコンウェーハの製造方法において、
前記第２ステップでは、水素ガス又は不活性ガスの雰囲気中で１１５０〜１２００℃の温度範囲で３５秒以上の時間に亘ってプリベーク処理を行うことを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項７】
請求項１乃至６の何れか１項に記載のエピタキシャルシリコンウェーハの製造方法において、
前記電気抵抗率降下用ドーパントとしてリンを用いることを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項８】
請求項１乃至６の何れか１項に記載のエピタキシャルシリコンウェーハの製造方法において、
前記電気抵抗率降下用ドーパントとしてボロンを用いることを特徴とするエピタキシャルシリコンウェーハの製造方法。
【請求項９】
シリコン結晶育成時にＮ型又はＰ型の電気抵抗率降下用ドーパントとゲルマニウムが一緒にドープされたシリコン結晶基板と、
前記シリコン結晶基板の表面に形成されたシリコンエピタキシャル層とを備え、
スタッキングフォルトによる前記シリコンエピタキシャル層の表面上のライト・ポイント・デフェクトの個数が、表面積１００ｃｍ２当り１０個以下であることを特徴とするエピタキシャルシリコンウェーハ。
【請求項１０】
請求項９記載のエピタキシャルシリコンウェーハにおいて、
前記シリコン結晶基板のゲルマニウムの濃度が７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲内である、ことを特徴とするエピタキシャルシリコンウェーハ。
【請求項１１】
請求項８記載のエピタキシャルシリコンウェーハにおいて、
前記シリコン結晶基板の前記電気抵抗率降下用ドーパントの濃度は４．７×１０１９〜９．４７×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内であり、ゲルマニウムの濃度は７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲内であることを特徴とするエピタキシャルシリコンウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に供されるエピタキシャルシリコンウェーハとその製造方法に関し、特に、シリコン結晶育成時にリンのような或る種の電気抵抗率降下用ドーパントとゲルマニウムとを一緒にドープしたシリコン結晶基板の表面に、シリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハとその製造方法に関する。
【背景技術】
【０００２】
例えばパワーＭＯＳトランジスタ用のエピタキシャルシリコンウェーハには、そのシリコン結晶基板の電気抵抗率が非常に低いことが要求される。シリコン結晶基板の電気抵抗率を十分に低くするために、ウェーハの素材であるシリコン結晶インゴットの引き上げ工程で（すなわち、シリコン結晶の育成時に）、溶融シリコンに抵抗率降下用ドーパントとして砒素（Ａｓ）をドープする技術が知られている。しかし、砒素は蒸発しやすいので、シリコン結晶中の砒素濃度を十分に高くすることが難しく、要求される程度に低い抵抗率をもつ砒素ドープのシリコン結晶基板を製造することが難しい。
【０００３】
そこで、砒素の代わりに、より揮発性の低い性質をもつＮ型又はＰ型の抵抗率降下用ドーパント、例えば揮発しにくいN型ドーパントの一つであるリン（Ｐ）、をドープすることにより、リンの濃度が非常に高くよって電気抵抗率が非常に低いシリコン結晶基板を製造する技術が知られている。
【０００４】
ところが、高濃度にリンがドープされたシリコン結晶基板上にシリコンのエピタキシャル層を形成すると、シリコン結晶基板とシリコンエピタキシャル層との界面部分でのリンの濃度差に起因する転位欠陥（ミスフィット転位）が発生するという問題がある。ミスフィット転位は、シリコン結晶基板の界面部分からシリコンエピタキシャル層の表面にまで伝播し、目視で細長く薄いラインが密集したものとして観測され、半導体素子の電気的性能を低下させる原因となる。ミスフィット転位の原因は、シリコンの原子半径が１．１７Å（オングストローム）であるのに対して、リンの原子半径はシリコンよりかなり小さい１．１０Åであり、このような両者の共有結合半径の大きな相違が結晶内に無用な歪を生じさせることにある（因みに、砒素の原子半径は、シリコンにかなり近い１．１８Åであるため、ミスフィット転位は非常に少ない）。この原因に鑑みれば、同様の問題は、電気抵抗降下用ドーパントとしてリンを用いる場合だけに限らず、他のドーパント物質を用いた場合でも生じる。
【０００５】
この問題を解決するために、インゴット引き上げ工程において、原子半径がシリコンより大きい１．２２Åであるゲルマニウム（Ｇｅ）をリンと同時にドーピングすることにより、リンによって生じたシリコン結晶格子の歪をゲルマニウムで緩和して、ミスフィット転位の発生を抑制する技術が知られている（特許文献１参照）。
【特許文献１】特開平９−７９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、シリコン結晶育成時に高濃度のリンとゲルマニウムを一緒にドープしたシリコン結晶基板上にＣＶＤ法によりシリコンエピタキシャル層を成長させた場合、上記のミスフィット転位は防止されるものの、別の副作用が新たに生じる。その副作用とは、積層欠陥（スタッキングフォルト、以下ＳＦ）がシリコンエピタキシャル層に発生し、そのＳＦが段差としてウェーハ表面に現れて、ウェーハ表面のＬＰＤ（Light Point Defect：ライト・ポイント・デフェクト）レベルが悪化する、ことである。例えば、直径２００ｍｍのエピタキシャルウェーハにおいて、ＳＦによるＬＰＤの総数は百個〜数千個程度と非常に多く、そのようなウェーハは実用に供することができない。このＳＦの原因は今のところ明確になっていないが、リンなどの電気抵抗率降下用ドーパントとゲルマニウムの高濃度ドープの場合の固有問題である。
【０００７】
従って、本発明の目的は、シリコン結晶育成時にリン（Ｐ）のような所定の電気抵抗率降下用ドーパントとゲルマニウム（Ｇｅ）がドープされたシリコン結晶基板をベースにしたエピタキシャルシリコンウェーハにおいて、ミスフィット転位とスタッキングフォルト（ＳＦ）の双方を抑制することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の側面に従えば、エピタキシャルシリコンウェーハの製造方法において、シリコン結晶育成時にＮ型又はＰ型の電気抵抗率降下用ドーパントとゲルマニウムが一緒にドープされたシリコン結晶基板を用意する第１ステップと、前記シリコン結晶基板の表層から酸素をアニールアウトするため、および、表面改質を目的として前記シリコン結晶基板のプリベーク処理を行う第２ステップと、前記第２ステップの後に、ＣＶＤ法により１０００℃〜１０９０℃の範囲内の温度で前記シリコン結晶基板上にシリコンエピタキシャル層を形成する第３ステップとを含むことを特徴とする方法が提供される。電気抵抗率降下用ドーパントの物質としては、シリコン結晶基板の電気抵抗率を十分に低下させ得る程に高濃度のドープが可能な物質、例えばＮ型ドーパントの一つであるリン（Ｐ）又はＰ型ドーパントの一つであるボロン（Ｂ）などが採用できる。
【０００９】
この製造方法によれば、第１のステップでシリコン結晶育成時に上記のような電気抵抗率降下用ドーパントとゲルマニウムが一緒に高濃度にドープされた電気抵抗率の低いシリコン結晶基板が用意される。そのような電気抵抗率降下用ドーパントとゲルマニウムの一緒のドーピングが、このシリコン結晶基板上にシリコンエピタキシャル層を形成するときのミスフィット転位の発生を抑制する。
【００１０】
さらに、第３ステップで１０００〜１０９０℃でシリコン結晶基板上にシリコンエピタキシャル層を形成することにより、スタッキングフォルト（ＳＦ）の発生が効果的に抑制され、エピタキシャル層表面（つまりウェーハ表面）上のライト・ポイント・デフォルト（ＬＰＤ）の個数が非常に少なくなる。典型的には、ウェーハの表面積１００ｃｍ２当りのＬＰＤの個数は１０個以下（つまり、直径２００ｍｍのウェーハのＬＰＤ総数が３０個以下）というように、非常に少なくなり、実用に供することができるウェーハが製造できる。
【００１１】
このような本発明の利点は、シリコン結晶基板のゲルマニウムの濃度が、ＳＦの問題を生じさせる程度に高い場合、例えば７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲程度に高い場合に、とりわけ実用価値が高いであろう。
【００１２】
一つの好適な実施形態では、第１ステップで用意されるシリコン結晶基板の電気抵抗率降下用ドーパントの濃度は４．７×１０１９〜９．４７×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内である。また、そのシリコン結晶基板の電気抵抗率は０．８×１０−３〜１．５×１０−３ Ω／ｃｍの範囲内である。また、上記第３ステップにてシリコン結晶基板上にシリコンエピタキシャル層を形成するときの温度は１０５０〜１０８０℃の範囲内である。これにより、ウェーハの表面積１００ｃｍ２当りのＬＰＤの個数は、０〜３個程度（つまり、直径２００ｍｍのウェーハのＬＰＤ総数が１０個以下）と、非常に少なくすることができる。
【００１３】
また、一つの好適な実施形態において、第２ステップでは、水素ガス又は不活性ガスの雰囲気中で１１５０〜１２００℃の範囲内の温度で３５秒以上の時間に亘ってプリベーク処理が行われる。
【００１４】
本発明の別の側面に従えば、シリコン結晶育成時にＮ型又はＰ型の電気抵抗率降下用ドーパントとゲルマニウムが一緒にドープされたシリコン結晶基板と、前記シリコン結晶基板の表面に形成されたシリコンエピタキシャル層とを備え、スタッキングフォルトによる前記シリコンエピタキシャル層の表面上のライト・ポイント・デフェクトの個数が、表面積１００ｃｍ２当り１０個以下であることを特徴とするエピタキシャルシリコンウェーハが提供される。
【００１５】
好適な実施形態によれば、シリコン結晶基板のゲルマニウムの濃度は７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲内である。また、そのシリコン結晶基板のリンなどの電気抵抗率降下用ドーパントの濃度は４．７×１０１９〜９．４７×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内である。そして、そのシリコン結晶基板の電気抵抗率は０．８×１０−３〜１．５×１０−３ Ω／ｃｍの範囲内である。
【００１６】
このような本発明に従うエピタキシャルシリコンウェーハは、従来技術に従う製造方法で製造することはできず、本発明に従う製造方法によって初めて製造することができる。すなわち、従来、上記のように電気抵抗率の非常に低いシリコン結晶基板の製品は商業的に開発されていなかった。最近になり、そのような製品の需要が生じたため、電気抵抗率が十分に低くなるよう、シリコン結晶育成時に電気抵抗率降下用ドーパントとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板上にシリコンエピタキシャル層を有するエピタキシャルシリコンウェーハを開発する必要が生じ、それに伴い、ゲルマニウムの高濃度ドープに固有の問題であるスタッキングフォルトを解消する必要性が初めて生じた。従来は、このようなエピタキシャルシリコンウェーハでのスタッキングフォルトの問題を解決する技術は全く開発されていなかった。従って、上記の本発明に従うエピタキシャルシリコンウェーハは従来にはない新規なものであって、これ製造するためには、上述した本発明の製造方法を使用せざるを得ない。
【発明の効果】
【００１７】
本発明によれば、シリコン結晶育成時にリンのような電気抵抗率降下用ドーパントとゲルマニウム（Ｇｅ）が一緒にドープされたシリコン結晶基板をベースにしたエピタキシャルシリコンウェーハにおいて、ミスフィット転位とスタッキングフォルト（ＳＦ）の双方が抑制されたエピタキシャルシリコンウェーハが提供される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係るエピタキシャルシリコンウェーハの製造方法について詳細に説明する。
【００１９】
従来技術では、前述したとおり、シリコン結晶育成時にリン（Ｐ）とゲルマニウム（Ｇｅ）が一緒にドープされた（特に、パワーＭＯＳトランジスタ用に要求されるような非常に低い電気抵抗率を実現できる程度の高濃度にリンとゲルマニウムがドープされた）シリコン結晶基板上にシリコンエピタキシャル層を成長させると、そのシリコンエピタキシャル層に多数のＳＦ（スタッキングフォルト）が発生する。この現象の原因は、シリコン結晶基板内に高濃度にドープされたリンなどの電気抵抗率降下用ドーパントとゲルマニウムが関連すると推測されるが、まだ明確ではない。
【００２０】
そこで、本発明者等は、上記のようなシリコン結晶育成時（例えば、シリコンインゴットの生成時に）にリンのような電気抵抗率降下用ドーパントとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板を用いてシリコンエピタキシャル層の成長を行う際に、エピタキシャル成長プロセスの条件を種々に変更しながら実験を積み重ねた結果、ミスフィット転位を抑制しながら、さらにＳＦの発生をも抑制することができる最適なエピタキシャル成長プロセスの条件が存在することを見出した。
【００２１】
以下、電気抵抗率降下用ドーパントの材料として、リンを採用した場合を例にとり説明する。しかし、本発明は、リンだけでなく、高濃度ドープが可能な他のドーパント物質、例えばボロンなどを、電気抵抗率降下用ドーパント採用した場合にも、同様に適用できるものである。
【００２２】
さて、上記実験から見出されたその最適なエピタキシャル成長プロセスの条件とは、シリコン結晶育成時に所定の電気抵抗率降下用ドーパント、例えばリン、とゲルマニウムが一緒にドープされた（特に、上記のように高濃度にドープされた）シリコン結晶基板上にＣＶＤ法によりシリコンエピタキシャル層を成長させる際に、エピタキシャル成長時のプロセス温度を１０００℃〜１０９０℃、好ましくは、エピタキシャル成長時の最適なプロセス温度を１０５０℃〜１０８０℃とする、ということである。因みに、従来技術では、上記プロセス温度は１１００℃程度である。この従来のプロセス温度からやや低温の上記の範囲のプロセス温度を採用することにより、ＳＦの発生量が大幅に低減するのである。尚、プロセス温度の１０００℃以下の範囲は実用的でない。そのようなプロセス温度では、シリコンエピタキシャル層の成長速度が遅くなるとともに品質が劣化するからである。
【００２３】
エピタキシャル層のベースとなるシリコン結晶基板のリンの濃度は４．７×１０１９〜９．４７×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内であり、ゲルマニウムの濃度が７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲内あることが好ましい。シリコン結晶基板の素材であるシリコンインゴットの引き上げプロセスにおいて、インゴットが引き上げられる元の溶融シリコンにリンとゲルマニウムを同時にドープするときのそれぞれの濃度を調整することにより、上記のような範囲内で高濃度のリンとゲルマニウムを含んだシリコン結晶基板を得ることができる。上記のような範囲内の高濃度のリンとゲルマニウムとがドープされたシリコン結晶基板の電気抵抗率は０．８×１０−３〜１．５×１０−３ Ω／ｃｍの範囲内であり、この電気抵抗率は、パワーＭＯＳトランジスタ用のウェーハに要求される抵抗率条件を満たすものである。  図１は、上記エピタキシャル成長時のプロセス温度とＳＦに起因してウェーハ表面に出現するＬＰＤの個数との関係を実験により調べた結果を示す。横軸は、エピタキシャル成長時のプロセス温度（ＥＰ成長実温度）を示し、縦軸は、ウェーハ１枚当りのＬＰＤ個数を示している。
【００２４】
ここで、縦軸に示されウェーハ１枚当りのＬＰＤ個数は、その一辺の寸法が０．１３μｍ以上であるＬＰＤを検出して計数した結果の個数を示している。因みに、ＳＦに起因して生じるＬＰＤの一辺の寸法は１０〜１５μｍ程度の範囲内であることが多いので、図1に示されたＬＰＤ個数には、実質的にＳＦに起因して生じるＬＰＤのすべての個数が含まれているといえる。
【００２５】
また、本実験では、シリコン結晶育成時に上述した濃度範囲でリンとゲルマニウムが一緒にドープされた直径２００ｍｍ（片面表面積が３１４ｃｍ２）のシリコン結晶基板が用いられた。プロセス温度毎に２５枚のシリコン結晶基板上にシリコンエピタキシャル層が形成された。図１に示される各プロセス温度でのＬＰＤ個数は、それらの２５枚のウェーハのＬＰＤ個数の平均値である。
【００２６】
図１から分かるように、プロセス温度の範囲は、１１００℃以上の範囲と、１１００〜１０９０℃の範囲と、１０９０℃以下（但し、１０００℃以上）の範囲に大別できる。１１００℃以上の範囲では、ＬＰＤ個数は一万個以上と非常に多い。プロセス温度を下げていくと、１１００〜１０９０℃の範囲でＬＰＤ個数急激に低下する。１０９０℃以下（但し、１０００℃以上）の範囲では、ＬＰＤ個数が多めに見ても３０個以下（ウェーハの表面積１００ｃｍ２当たり１０個以下）と非常に少ない。従って、エピタキシャル成長時のプロセス温度は１０００℃〜１０９０℃の範囲内が好ましい。特に、１０５０℃〜１０８０℃の範囲は、ＬＰＤ個数が数個以下（ウェーハの表面積１００ｃｍ２当たり２〜０個程度）と極めて少なく、かつ、プロセス温度が１０００℃以下の場合における上記の問題も少ないので、最適なプロセス温度範囲といえる。
【００２７】
なお、上記の温度範囲でＬＰＤ個数が非常に少ないことの理由は、今のところ明確になっていない。
【００２８】
図２は、本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造の流れを示す。
【００２９】
図２に示すように、先ず、シリコン結晶育成時にリンとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板を用意する（ステップＳ１）。その典型的な方法の一つは、リンとゲルマニウムが一緒に高濃度にドープされた溶融シリコンから、チョクラルスキー法を用いて、リンとゲルマニウムが一緒に高濃度にドープされたシリコンインゴットを引き上げ、そして、そのシリコンインゴットからシリコン結晶基板を切り出す、という方法である。
【００３０】
ここで、望ましくは、上述したように、シリコン結晶基板のリンの濃度は４．７×１０１９〜９．４７×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内であり、ゲルマニウムの濃度が７．０×１０１９〜１．０×１０２０ ａｔｏｍｓ／ｃｍ３の範囲内であり、電気抵抗率は０．８×１０−３〜１．５×１０−３ Ω／ｃｍの範囲内である。
【００３１】
リンとともにドープされたゲルマニウムの作用で、シリコンエピタキシャル層を成長させたときのミスフィット転位の発生が抑止される。
【００３２】
次に、そのシリコン結晶基板の表層から酸素をアニールアウトするために、シリコン結晶基板のプリベーク処理が行われる（ステップＳ２）。ここで、望ましくは、プリベーク処理は、１１５０〜１２００℃の水素ガス、又はアルゴンのような不活性ガス、の雰囲気中で行われ、プリベーク時間は３５秒以上（例えば最短の３５秒）である。
【００３３】
プリベーク処理の後に、ＣＶＤ法によりシリコン結晶基板上にシリコンエピタキシャル層が形成される（ステップＳ４）。ここで、エピタキシャル成長のプロセス温度は、１０００〜１０９０℃の範囲内であり、望ましくは、１０５０〜１０８０℃の範囲内である。この温度条件の採用により、ＳＦの発生が抑制される。
【００３４】
以上の製造プロセスにより、シリコン結晶基板の電気抵抗率が０．８×１０−３〜１．５×１０−３ Ω／ｃｍの範囲内で非常に低く、かつ、シリコンエピタキシャル層のミスフィット転位が極めて少なく、かつ、ＳＦ（スタッキングフォルト）に起因するＬＰＤの個数もウェーハ表面積１００ｃｍ２当たり１０個以下、好ましくはウェーハ表面積１００ｃｍ２当たり２〜０個程度、という、パワーＭＯＳトランジスタ用として十分に実用的であるシリコンエピタキシャルウェーハが製造される。
【００３５】
このようにシリコン結晶基板の電気抵抗率が非常に低く、かつ、ＳＦ（スタッキングフォルト）に起因するＬＰＤも非常に少ない高品質のシリコンエピタキシャルウェーハは、従来の製造方法では製造不可能であり、上述した本発明に従う製造方法によってのみ製造可能な、新規なものである。
【００３６】
以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。例えば、電気抵抗率降下用ドーパントの材料として、上記実施例ではリンを採用した。しかし、リンだけでなく、高濃度ドープが可能な他のドーパント物質、例えばボロンなどを、電気抵抗率降下用ドーパント採用した場合にも、本発明の製造方法は同様に有効である。
【図面の簡単な説明】
【００３７】
【図１】シリコン結晶育成時にリンとゲルマニウムが高濃度にドープされたシリコン結晶基板上でのエピタキシャル成長のプロセス温度とＬＰＤ個数との関係を実験的に調べた結果を示す特性図。
【図２】本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造の流れを示すフローチャート。
【図１】
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【図２】
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