(57)【要約】【課題】階層化メモリセルアレイにおける信号電圧の判定タイミングを適切に制御して消費電力を低減可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、メモリセルＭＣの信号を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの伝送信号を増幅して増幅素子を含む第１のセンスアンプ２１と、第１のビット線ＬＢＬと選択的に接続される第２のビット線ＧＢＬと、第２のビット線の信号電圧のレベルを判定する第２のセンスアンプ２２と、第１のセンスアンプ２１の増幅動作中に信号電圧の判定タイミングを制御するセンスアンプ制御回路としてのレプリカ回路１４を備えている。この判定タイミングは、通常動作時には第１のタイミングに設定され、リフレッシュ動作時には第１のタイミングより遅延した第２のタイミングに設定され、リフレッシュの間隔を長くして消費電力を低減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイに対し、データの読み出しと書き込みを実行する通常動作と、リフレッシュ動作とを切り換え制御する半導体記憶装置であって、
選択されたメモリセルの信号を伝送する第１のビット線と、
前記第１のビット線の信号電圧を増幅して出力電流に変換する増幅素子を含む第１のセンスアンプと、
前記第１のセンスアンプを介して前記第１のビット線と選択的に接続される第２のビット線と、
前記出力電流を供給された状態の前記第２のビット線の信号電圧のレベルを判定する信号電圧判定部を含む第２のセンスアンプと、
前記第１のセンスアンプによる増幅動作中に、前記信号電圧判定部における判定タイミングに応じて前記増幅素子と前記信号電圧判定部との間の接続を制御するセンスアンプ制御回路と、
を備え、前記センスアンプ制御回路は、前記通常動作時には、第１のタイミングで前記増幅素子と前記信号電圧判定部との間を接続状態から非接続状態に切り替え、前記リフレッシュ動作時には、前記第１のタイミングより遅延した第２のタイミングで前記増幅素子と前記信号電圧判定部との間を接続状態から非接続状態に切り替えることを特徴とする半導体記憶装置。
【請求項２】
前記リフレッシュ動作は、待機時のセルフリフレッシュ動作を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記リフレッシュ動作は、通常動作時のオートリフリフレッシュ動作を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のメモリセルを階層化して配置したメモリセルアレイが構成され、
前記第１のビット線としての所定数のローカルビット線が、前記第２のビット線としてのグローバルビット線の区分に対応して配置され、
各々の前記ローカルビット線に接続される前記第１のセンスアンプとしてのローカルセンスアンプと、各々の前記グローバルビット線に接続される前記第２のセンスアンプとしてのグローバルセンスアンプとが設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記増幅素子は、ゲートが前記ローカルビット線に接続され、ソースがグランド電位に接続された第１のＮＭＯＳトランジスタであり、前記出力電流として前記ローカルビット線の電位に応じたドレイン電流が流れることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ローカルセンスアンプは、前記グローバルビット線と前記第１のＮＭＯＳトランジスタとの間に挿入される第２のＮＭＯＳトランジスタを含み、
当該第２のＮＭＯＳトランジスタのゲートに入力される制御信号に応じて、前記ドレイン電流の導通が制御されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記センスアンプ制御回路は、前記メモリセルから前記信号電圧判定部に至る信号経路と同一の伝送特性を有するレプリカ回路を含み、
当該レプリカ回路が前記判定タイミングを規定する制御信号を出力することを特徴とする請求項１から６のいずれかに記載の半導体記憶装置。
【請求項８】
前記レプリカ回路は、伝送信号に所定の遅延時間を付与する遅延回路を備え、前記通常動作時には前記遅延回路をバイパスして前記第１のタイミングを規定する前記制御信号を出力し、前記リフレッシュ動作時には前記遅延回路を通して前記第２のタイミングを規定する前記制御信号を出力することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記レプリカ回路は、前記メモリセルのＮＭＯＳトランジスタのソースに対し、第１の電源電圧と当該第１の電源電圧より低い第２の電源電圧とを選択的に供給する電源切替回路を備え、前記通常動作時には前記電源切替回路により前記第１の電源電圧を供給し、前記リフレッシュ動作時には前記電源切替回路により前記第２の電源電圧を供給することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置の制御方法であって、
前記通常動作時は前記判定タイミングを前記第１のタイミングに設定し、前記リフレッシュ時は前記判定タイミングを前記第２のタイミングに設定し、
前記第１のビット線を所定の電位にプリチャージするとともに、前記第２のビット線を前記第１のビット線と逆極性でプリチャージし、
選択されたメモリセルに対応するワード線を駆動し、
前記第１のセンスアンプの前記増幅素子を動作させるとともに、前記第１のビット線を前記第１のセンスアンプを介して前記第２のビット線と選択的に接続し、
前記判定タイミングにおいて前記信号電圧判定部による前記信号電圧のレベルの判定を行う、
ことを特徴とする半導体記憶装置の制御方法。
【請求項１１】
前記センスアンプ制御回路は、前記メモリセルから前記信号電圧判定部に至る信号経路と同一の伝送特性を有するレプリカ回路を含み、
前記通常動作時は前記第１のタイミングに設定された制御信号を前記レプリカ回路から出力し、前記リフレッシュ時は前記第２のタイミングに設定された前記制御信号を前記レプリカ回路から出力し、
前記制御信号に応じて前記信号電圧判定部による前記信号電圧のレベルの判定を行うことを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶保持する複数のメモリセルと、選択されたメモリセルのデータを増幅するセンスアンプとを備えた半導体記憶装置に関し、特に、各々のビット線から読み出したデータを増幅するシングルエンド構成のセンスアンプを採用した半導体記憶装置とその制御方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置の大容量化に伴い、メモリセルアレイ内の各々のビット線に接続されるメモリセル数が膨大になり、ビット線の寄生容量や寄生抵抗の増加に起因する性能上の問題が生じている。こうした問題への対策として、ローカルビット線とグローバルビット線とに階層化されたメモリセルアレイを備えた半導体記憶装置が提案されている。このように階層化されたメモリセルアレイを採用すれば、グローバルビット線に比べてローカルビット線の長さを短縮し、接続されるメモリセル数を抑えて寄生容量や寄生抵抗を低減するために有利な構成を実現できる。また、ローカルビット線に接続されるメモリセル数が少ないため、差動構成のセンスアンプを用いることなく、シングルエンド構成のセンスアンプを採用できるので、回路規模の増加を抑制することができる。
【０００３】
一般にＤＲＡＭの待機時には、外部からのアクセスを遮断してメモリセルに記憶した情報を保持するためのセルフリフレッシュモードに移行する。通常動作時のリフレッシュに比べて、セルフリフレッシュ時にはリフレッシュを実行する時間間隔を長く設定して、消費電力を抑制することが望ましい。ＤＲＡＭのメモリセルはキャパシタに電荷として情報を記憶しているが、通常、キャパシタの蓄積電荷はリークによって失われていく。特にメモリセルにハイ情報が書き込まれている場合は、リークにより電荷が失われると信号電圧が減少し、センスアンプによるセンスマージンの低下を招く。従来から、セルフリフレッシュ時にハイ情報が書き込まれたメモリセルに対するセンスマージンを増大させる手法が提案されている（例えば、特許文献１、２参照）。
【特許文献１】特開平２−２９９８９号公報
【特許文献２】特開平１０−５５６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された手法は、セルフリフレッシュ時にセンスアンプの参照電位を通常動作時より低く設定してセンスマージンの増大を図るものであるが、参照電位が印加されないシングルエンド構成のセンスアンプを用いる場合は適用できないという問題がある。また、特許文献２の手法は、セルフリフレッシュ時にメモリセルのハイ情報を通常動作時より高く設定してセンスマージンの増大を図るものであるが、メモリセルのキャパシタに高い電界を印加するのでキャパシタの信頼性が低下するという問題がある。
【０００５】
このように従来の技術によれば、大容量の半導体記憶装置においてセルフリフレッシュ時の消費電力の低減を目的として、階層化されたビット線構成とシングルエンド構成のセンスアンプを採用しつつ、メモリセルの素子等の形態を変更することなくセンスマージンを確保し得る構成を実現することは困難であった。
【０００６】
そこで、本発明はこれらの問題を解決するためになされたものであり、階層化されたビット線構成とシングルエンド構成のセンスアンプにおいて、セルフリフレッシュ時と通常動作時で、それぞれのセンスアンプの制御タイミングを適切に変えることにより、メモリセルのハイ情報のリークによる影響を抑えて良好なセンスマージンを確保しつつ、低消費電力化が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイに対し、データの読み出しと書き込みを実行する通常動作と、リフレッシュ動作とを切り換え制御する半導体記憶装置であって、選択されたメモリセルの信号を伝送する第１のビット線と、前記第１のビット線の信号電圧を増幅して出力電流に変換する増幅素子を含む第１のセンスアンプと、前記第１のセンスアンプを介して前記第１のビット線と選択的に接続される第２のビット線と、前記出力電流を供給された状態の前記第２のビット線の信号電圧のレベルを判定する信号電圧判定部を含む第２のセンスアンプと、前記第１のセンスアンプによる増幅動作中に、前記信号電圧判定部における判定タイミングに応じて前記増幅素子と前記信号電圧判定部との間の接続を制御するセンスアンプ制御回路とを備え、前記センスアンプ制御回路は、前記通常動作時には、第１のタイミングで前記増幅素子と前記信号電圧判定部との間を接続状態から非接続状態に切り替え、前記リフレッシュ動作時には、前記第１のタイミングより遅延した第２のタイミングで前記増幅素子と前記信号電圧判定部との間を接続状態から非接続状態に切り替えるように構成される。
【０００８】
本発明の半導体記憶装置によれば、選択されたメモリセルから第１のビット線を伝送された信号が第１のセンスアンプで増幅され、増幅素子により出力電流に変換された後、第２のビット線の信号電圧として第２のセンスアンプに入力され、信号電圧判定部によりハイ又はローと判定される。そして、センスアンプ制御回路により、通常動作時には、比較的早い第１のタイミングで増幅素子と信号電圧判定部が非接続状態となり、リフレッシュ時には、第１のタイミングより遅延した第２のタイミングで増幅素子と信号電圧判定部が非接続状態となる。よって、特にセルフリフレッシュ時にメモリセルの信号電圧がリークにより失われ、増幅素子による出力電流が減少した場合、その分だけ第２のセンスアンプから出力されるデータの確定に要する時間を引き延ばすことができるため、リフレッシュの時間間隔を長く設定して消費電力の低減が可能となる。
【０００９】
本発明の半導体記憶装置は、特に階層化されたメモリセルアレイに対して適用することが有効である。すなわち、所定数のローカルビット線（第１のビット線）がローカルセンスアンプ（第１のセンスアンプ）を介してグローバルビット線(第２のビット線)と選択的に接続される構成において、差動構成を採用することなくシングルエンド構成のローカルセンスアンプを用いたとしても、センスマージンを十分に確保しつつセルフリフレッシュ時の消費電力を抑えることができる。
【００１０】
また、本発明の半導体記憶装置において、センスアンプ制御回路として、メモリセルから信号電圧判定部に至る信号経路と伝送特性が共通のレプリカ回路を用いることが望ましい。これにより、第１のタイミングと第２のタイミングをそれぞれ設定する際、トランジスタ等の素子のばらつきや変動を反映して、判定タイミングを適切に制御することが可能となる。
【発明の効果】
【００１１】
本発明によれば、選択されたメモリセルから第１のビット線を介して読み出した信号を第１のセンスアンプで増幅して第２のビット線に伝送させる際、その信号電圧の判定タイミングを適切に制御して、通常動作時に比べてセルフリフレッシュ時の判定タイミングを遅延させることができる。これにより、特にメモリセルのハイ情報がリークにより失われたとしても、増幅素子の出力電流が低下したときに判定タイミングを遅延させるように制御を行うことで、センスマージンを確保しつつリフレッシュの時間間隔を長く設定でき、消費電力を低減可能な半導体記憶装置を実現可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合について説明する。
【００１３】
図１は、本実施形態のＤＲＡＭの全体構成を示している。図１においては、複数のメモリセルアレイ１０と、複数のローカルセンスアンプ列１１と、１つのグローバルセンスアンプ列１２と、複数のワードドライバ１３と、１つのレプリカ回路１４とを含む要部の構成が示されている。
【００１４】
各々のメモリセルアレイ１０は、複数のワード線ＷＬとそれに交差する複数のローカルビット線ＬＢＬ（本発明の第１のビット線）との全ての交点に形成された複数のメモリセルＭＣを含んでいる。なお、図１では、１本のワード線ＷＬと１本のローカルビット線ＬＢＬの交点に形成された１つのメモリセルＭＣのみを例示している。例えば、１つのメモリセルアレイ１０内にＭ本のワード線ＷＬとＮ本のローカルビット線ＬＢＬを配列する場合、Ｍ×Ｎ個のメモリセルＭＣを含むメモリセルアレイ１０が構成される。また、図１の全体には、Ｌ個のメモリセルアレイ１０が含まれ、その全体に跨ってＮ本のグローバルビット線ＧＢＬ（本発明の第２のビット線）が配置されるとともに、各々のグローバルビット線ＧＢＬの区分に対応してＬ本のローカルビット線ＬＢＬが各々のグローバルビット線ＧＢＬと平行に配置される。
【００１５】
ローカルセンスアンプ列１１は、各々のメモリセルアレイ１０に隣接して配置され、Ｎ本のローカルビット線ＬＢＬに接続されるＮ個のローカルセンスアンプ２１（本発明の第１のセンスアンプ）を含んで構成される。メモリセルアレイ１０とローカルセンスアンプ列１１はペアとなって、ビット線方向に繰り返し配置されている。それぞれのローカルセンスアンプ２１は、選択されたワード線ＷＬに対応するメモリセルＭＣから読み出されてローカルビット線ＬＢＬを伝送される信号を増幅する。
【００１６】
グローバルセンスアンプ列１２は、ビット線方向に並ぶ複数のメモリセルアレイ１０と複数のローカルセンスアンプ列１１に対し、その一端に配置される。グローバルセンスアンプ列１２は、Ｎ本のグローバルビット線ＧＢＬに接続されるＮ個のグローバルセンスアンプ２２（本発明の第２のセンスアンプ）を含んで構成される。それぞれのグローバルセンスアンプ２２は、ローカルセンスアンプ２１からグローバルビット線ＧＢＬに伝送される信号をさらに増幅する。
【００１７】
各々のメモリセルアレイ１０に付随するワードドライバ１３は、駆動タイミング信号ＦＸに応じて選択されたワード線ＷＬを駆動する。この駆動タイミング信号ＦＸは、Ｌ個のメモリセルアレイ１０にそれぞれ供給され、駆動タイミング信号ＦＸに連動して各々のワード線ＷＬの駆動タイミングが制御される。
【００１８】
以上のように本実施形態のＤＲＡＭにおいては、階層ビット線構成及び階層センスアンプ構成が採用される。すなわち、１本のグローバルビット線ＧＢＬにはＬ本のローカルビット線ＬＢＬが対応付けられ、１個のグローバルセンスアンプ２２にはＬ個のローカルセンスアンプ２１が対応付けられる。これにより、１本のローカルビット線ＬＢＬに接続されるメモリセル数の増加を抑えることができる。各々のグローバルビット線ＧＢＬは、Ｌ個のメモリセルアレイ１０を跨いで配置され、選択されたメモリセルアレイ１０の所定のメモリセルＭＣのデータの読み出し又は書き込みを制御することができる。
【００１９】
一方、レプリカ回路１４（本発明のセンスアンプ制御回路）は、ローカルセンスアンプ２１及びグローバルセンスアンプ２２の動作タイミングを制御するための回路であり、上述の駆動タイミング信号ＦＸ、セルフリフレッシュ制御信号ＳＲＥ、オートリフレッシュ制御信号ＡＲＥをそれぞれ入力し、制御信号ＲＥと制御信号ＬＴＣを出力する。セルフリフレッシュ制御信号ＳＲＥとオートリフレッシュ制御信号ＡＲＥは、ＤＲＡＭの動作状態に応じて信号に付与する遅延量を変えるための制御信号として用いられる。レプリカ回路１４から出力される制御信号ＲＥは、Ｌ個のローカルセンスアンプ列１１に供給され、各々のローカルセンスアンプ２１の活性化期間が制御信号ＲＥに応じて制御される。また、レプリカ回路１４から出力される制御信号ＬＴＣは、グローバルセンスアンプ列１２に供給され、各々のグローバルセンスアンプ２２の活性化期間が制御信号ＬＴＣに応じて制御される。
【００２０】
次に、図１のメモリセルアレイ１０及びローカルセンスアンプ２１の具体的な構成について説明する。図２は、図１の構成のうち、１本のワード線ＷＬと１本のローカルビット線ＬＢＬと、それらの交点に配置される１つのメモリセルＭＣと、１つのローカルセンスアンプ２１と、グローバルセンスアンプ２２の入力側の回路とを含む範囲の回路構成の一例を示している。図２に示すように、メモリセルＭＣは、ＮＭＯＳトランジスタＱ０とキャパシタＣ０から構成され、ローカルセンスアンプ２１は、４つのＮＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３から構成され、グローバルセンスアンプ２２の入力側の回路は、１つのＰＭＯＳトランジスタＱ１４から構成される。
【００２１】
メモリセルＭＣのＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインがキャパシタＣ０の一方の端子に接続されている。キャパシタＣ０の他方の端子は、セルプレート電位ＶＰＬＴの配線に接続されている。図２では１つのメモリセルＭＣのみを示しているが、実際には各々のローカルビット線ＬＢＬに複数のメモリセルＭＣが接続される。これにより、各々のローカルビット線ＬＢＬには、図２に示すように寄生容量Ｃｂが形成される。この寄生容量Ｃｂは、例えば、１０ｆＦ程度の大きさである。なお、メモリセルＭＣのキャパシタＣ０の容量は、例えば、２０ｆＦ程度の大きさである。
【００２２】
ローカルセンスアンプ２１において、２つのＮＭＯＳトランジスタＱ１１、Ｑ１０は、グローバルビット線ＧＢＬとグランドの間に直列接続されている。ＮＭＯＳトランジスタＱ１０は、ゲートにローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬの信号電圧を増幅してドレイン電流に変換する。ＮＭＯＳトランジスタＱ１１は、ゲートに入力された制御信号ＲＥに応じて、ローカルセンスアンプ２１の読み出し時の出力ノードであるＮＭＯＳトランジスタＱ１０のドレインとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。
【００２３】
また、２つのＮＭＯＳトランジスタＱ１３、Ｑ１２もグローバルビット線ＧＢＬとグランドの間に直列接続され、両者の中間ノードがローカルビット線ＬＢＬに接続されている。ＮＭＯＳトランジスタＱ１２は、ゲートに入力されたプリチャージ信号ＰＣに応じてローカルビット線ＬＢＬをプリチャージする。プリチャージ信号ＰＣがハイに制御されると、ローカルビット線ＬＢＬがグランド電位にプリチャージされる。ＮＭＯＳトランジスタＱ１３は、ゲートに入力された制御信号ＲＷＥに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの間の接続を切り換え制御する。
【００２４】
図２の構成における読み出し動作に際し、メモリセルＭＣのキャパシタＣ０の容量Ｃｓと、ローカルビット線ＬＢＬの上述の寄生容量Ｃｂとからなる伝送路のチャージシェアにより、ローカルビット線ＬＢＬに信号電圧が読み出される。よって、読み出し動作時に、メモリセルＭＣのＮＭＯＳトランジスタＱ０をオンにしてチャージシェアが開始され、数ｎｓ後のローカルビット線ＬＢＬの電位にキャパシタＣ０に蓄積された電荷の有無で十分な差が得られる。そのため、ローカルセンスアンプ２１のセンス期間をこの数ｎｓまでの範囲内に設定することにより、ＮＭＯＳトランジスタＱ１０によるセンス増幅動作を完了させるのに十分なマージンを持たせることができる。このような動作原理から、ローカルビット線ＬＢＬに接続されるメモリセルＭＣの個数は、チャージシェアによって必要な信号電圧が得られる範囲内に設定することが望ましい。
【００２５】
グローバルセンスアンプ２１の入力側において、ＰＭＯＳトランジスタＱ１４は、電源電圧ＶＤＤとグローバルビット線ＧＢＬとの間に接続されている。ＰＭＯＳトランジスタＱ１４は、ゲートに入力された反転プリチャージ信号／ＰＣに応じてグローバルビット線ＧＢＬをプリチャージする。反転プリチャージ信号／ＰＣがローに制御されると、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされる。そして、グローバルビット線ＧＢＬはグローバルセンスアンプ２２に接続され、グローバルビット線ＧＢＬを伝送する信号がグローバルセンスアンプ２２にラッチされて外部回路（不図示）に出力される。
【００２６】
図２では１つのローカルセンスアンプ２１のみ示しているが、実際には１本のグローバルビット線ＧＢＬに複数のローカルセンスアンプ２１が接続される。そして、読み出し動作時に、選択されたメモリセルＭＣに対応するローカルセンスアンプ２１がグローバルビット線ＧＢＬと選択的に接続される。なお、グローバルビット線ＧＢＬには、図２に示すように寄生容量Ｃｇｂが形成される。この寄生容量Ｃｇｂは、例えば、４０ｆＦ程度の大きさである。
【００２７】
図３は、図１のグローバルセンスアンプ２２の回路構成の一例を示している。図３に示すように、グローバルセンスアンプ２２には、グローバルビット線ＧＢＬ、読み出し信号線／ＲＤＬ、書き込み信号線／ＷＤＬが接続され、６つのＮＭＯＳトランジスタＱ２０〜Ｑ２５と信号電圧判定ラッチ２３（本発明の信号電圧判定部）とを含んで構成される。
【００２８】
信号電圧判定ラッチ２３は、２つのノードＮＤ１、ＮＤ２の間に逆向きに並列接続された２つのインバータＩ１、Ｉ２からなり、グローバルビット線ＧＢＬの論理値を反転した出力信号ＲＤをノードＮＤ２に出力する。グローバルビット線ＧＢＬと一方のノードＮＤ１の間には、ゲートに制御信号ＬＴＣが入力されたＮＭＯＳトランジスタＱ２０が接続され、グローバルビット線ＧＢＬと他方のノードＮＤ２の間には、ゲートに制御信号ＲＥＳが入力されたＮＭＯＳトランジスタＱ２１が接続されている。読み出し信号線／ＲＤＬとグランドの間には、２つのＮＭＯＳトランジスタＱ２２、Ｑ２３が直列接続され、信号電圧判定ラッチ２３の出力信号ＲＤがＮＭＯＳトランジスタＱ２２のゲートに入力される。書き込み信号線／ＷＤＬとノードＮＤ１の間には、２つのＮＭＯＳトランジスタＱ２４、Ｑ２５が直列接続され、ＮＭＯＳトランジスタ２４のゲートに書き込み信号ＷＥが入力される。ＮＭＯＳトランジスタＱ２３、Ｑ２５の各ゲートには、グローバルセンスアンプ選択信号ＹＳが共通に入力される。
【００２９】
読み出し動作時には、制御信号ＬＴＣがハイとなってＮＭＯＳトランジスタＱ２０がオンし、グローバルビット線ＧＢＬに読み出された信号電圧は、信号電圧判定ラッチ２３によってハイ又はローと判定される。その結果、信号電圧判定ラッチ２３の出力信号ＲＤは、グローバルビット線ＧＢＬの論理値を反転した電圧となり、グローバルセンスアンプ選択信号ＹＳがハイになったときに上述のＮＭＯＳトランジスタＱ２２、Ｑ２３からなる読み出し回路を通して読み出し信号線／ＲＤＬに出力される。出力信号ＲＤの電圧が確定した後、制御信号ＬＴＣがロー、制御信号ＲＥＳがハイとなり、ＮＭＯＳトランジスタＱ２０がオフ、ＮＭＯＳトランジスタＱ２１がオンになる。これにより、信号電圧判定ラッチ２３はグローバルビット線ＧＢＬを出力信号ＲＤのデータで駆動し、ローカルセンスアンプ２１のＮＭＯＳトランジスタＱ１３（図２）を介してローカルビット線ＬＢＬを再書き込みデータで駆動し、メモリセルＭＣの蓄積電荷が再書き込みされる。
【００３０】
書き込み動作時には、制御信号ＬＴＣがロー、制御信号ＲＥＳがハイ、書き込み信号ＷＥがハイとなり、ＮＭＯＳトランジスタＱ２０がオフ、ＮＭＯＳトランジスタＱ２１がオン、ＮＭＯＳトランジスタＱ２４がオンになる。このとき、グローバルセンスアンプ選択信号ＹＳがハイになると、ＮＭＯＳトランジスタＱ２５がオンし、書き込み信号線／ＷＤＬの書き込みデータは、ＮＭＯＳトランジスタＱ２５、Ｑ２４、信号電圧判定ラッチ２３のインバータＩ１、ＮＭＯＳトランジスタＱ２１のパスを経由してグローバルビット線ＧＢＬに伝送される。これにより、グローバルビット線ＧＢＬが書き込みデータで駆動され、ローカルセンスアンプ２１を介してメモリセルＭＣに蓄積電荷が書き込まれる。
【００３１】
次に図４は、図１のレプリカ回路１４の回路構成の一例を示している。図４に示すように、レプリカ回路１４は、３つのレプリカＮＭＯＳトランジスタＱ０ｒ、Ｑ１０ｒ、Ｑ１１ｒと、ＮＭＯＳトランジスタＱ３０と、ＰＭＯＳトランジスタＱ３１と、６つのインバータＩ３、Ｉ４，Ｉ５、Ｉ６、Ｉ７、Ｉ１０と、３つのＮＡＮＤゲート３０、３１、３２と、遅延回路３３と、ＯＲゲート３４と、２つのレプリカ容量Ｃｂｒ、Ｃｇｂｒとを含んで構成されている。
【００３２】
図４において、レプリカＮＭＯＳトランジスタＱ１０ｒ、Ｑ１１ｒは、それぞれローカルセンスアンプ２１のＮＭＯＳトランジスタＱ１０、Ｑ１１のレプリカトランジスタとして機能し、対応するトランジスタとサイズ及び特性が同じになるように形成される。また、レプリカＮＭＯＳトランジスタＱ０ｒは、メモリセルＭＣのＮＭＯＳトランジスタＱ０のレプリカトランジスタとして機能し、ＮＭＯＳトランジスタＱ０とサイズ及び特性が同じになるように形成される。
【００３３】
電源電圧ＶＢＬとグランドの間には、レプリカＮＭＯＳトランジスタＱ０ｒとＮＭＯＳトランジスタＱ３０が直列接続されるとともに、電源電圧ＶＤＤとグランドの間には、ＰＭＯＳトランジスタＱ３１、レプリカＮＭＯＳトランジスタＱ１１ｒ、Ｑ１０ｒが直列接続される。そして、レプリカＮＭＯＳトランジスタＱ０ｒ、Ｑ１１ｒの各ゲートに駆動タイミング信号ＦＸが入力され、ＮＭＯＳトランジスタＱ３０のゲートにプリチャージ信号ＰＣが入力され、ＰＭＯＳトランジスタＱ３１のゲートに、インバータＩ３を介してプリチャージ信号ＰＣの反転信号が入力される。また、レプリカＮＭＯＳトランジスタＱ１０ｒのゲートは、レプリカＮＭＯＳトランジスタＱ０ｒとＮＭＯＳトランジスタＱ３０の中間のノードＮＤａに接続される。
【００３４】
ＰＭＯＳトランジスタＱ３１とレプリカＮＭＯＳトランジスタＱ１１ｒの中間のノードＮＤｂは、インバータＩ４、Ｉ５からなる信号電圧判定ラッチレプリカ２３ｒに接続されている。この信号電圧判定ラッチレプリカ２３ｒは、グローバルセンスアンプ２２の信号電圧判定ラッチ２３のレプリカ回路として機能し、同様に動作する。信号電圧判定ラッチレプリカ２３ｒの出力信号は、インバータＩ６により反転されてＮＡＮＤゲート３０の一端に入力されるとともに、ＮＡＮＤゲート３０の他端に駆動タイミング信号ＦＸが入力される。遅延回路３３は、インバータＩ７を介して反転されたＮＡＮＤゲート３０の出力を所定時間だけ遅延させ、ＮＡＮＤゲート３１には、遅延回路３３の遅延信号と、インバータＩ１０を介して反転されたＯＲゲート３４の出力が入力される。ＯＲゲート３４には、セルフリフレッシュ制御信号ＳＲＥとオートリフレッシュ制御信号ＡＲＥが入力される。ＮＡＮＤゲート３２は、ＮＡＮＤゲート３０、３１の各出力を入力し、制御信号ＲＥを出力する。
【００３５】
図４に示すように、ノードＮＤａとグランドの間にはレプリカ容量Ｃｂｒが接続されている。このレプリカ容量Ｃｂｒは、ローカルビット線ＬＢＬの寄生容量Ｃｂのレプリカ容量として機能し、寄生容量Ｃｂと同一の容量値を有する。また、ノードＮＤｂとグランドの間にはレプリカ容量Ｃｇｂｒが接続されている。このレプリカ容量Ｃｇｂｒは、グローバルビット線ＧＢＬの寄生容量Ｃｇｂのレプリカ容量として機能し、寄生容量Ｃｇｂと同一の容量値を有する。
【００３６】
プリチャージ動作時には、プリチャージ信号ＰＣがハイ、駆動タイミング信号ＦＸがローとなり、レプリカ回路１４から出力される制御信号ＲＥがローになる。このとき、ローカルビット線ＬＢＬ用のレプリカ容量Ｃｂｒはグランド電位に放電された状態となり、グローバルビット線ＬＢＬ用のレプリカ容量Ｃｇｂｒは電源電圧ＶＤＤに充電された状態となる。一方、読み出し動作時には、プリチャージ信号ＰＣがローとなり、続いて駆動タイミング信号ＦＸがハイとなり、その直後に制御信号ＲＥがハイになる。このとき、ハイとなった駆動タイミング信号ＦＸにより、レプリカＮＭＯＳトランジスタＱ１０ｒ、Ｑ０ｒがそれぞれオンし、ローカルビット線ＬＢＬ用のレプリカ容量Ｃｂｒが電源電圧ＶＢＬによって充電される。ここで、電源電圧ＶＢＬは、レプリカ回路１４の特性を最適化するために任意の正の電圧に設定可能である。
【００３７】
上述したようにレプリカ容量Ｃｂｒが電源電圧ＶＢＬによって充電されると、レプリカＮＭＯＳトランジスタＱ１０ｒがオンするので、グローバルビット線ＧＢＬ用のレプリカ容量Ｃｇｂｒの電荷をグランド電位に放電する。このとき、信号電圧判定ラッチレプリカ２３ｒにおいて信号電圧がローと判定されると、ノードＮＤｃがハイとなる。リフレッシュを実行しない場合、セルフリフレッシュ制御信号ＳＲＥ及びオートリフレッシュ制御信号ＡＲＥがともにローに制御されるので、遅延回路３３がバイパスされる結果、制御信号ＲＥが直ちにローとなる。一方、セルフリフレッシュ時にはセルフリフレッシュ制御信号ＳＲＥがハイに制御され、オートリフレッシュ時にはオートリフレッシュ信号ＡＲＥがハイに制御されるので、遅延回路３３を通る経路が用いられる結果、所定の遅延時間だけ遅延した後に制御信号ＲＥがローになる。このように、図４のレプリカ回路１４により、遅延回路３３を通るか否かに応じて、２通りの異なるタイミングで変化する制御信号ＲＥを生成することができる。
【００３８】
なお、図４では、制御信号ＲＥを出力するレプリカ回路１４を示したが、制御信号ＬＴＣを出力するレプリカ回路１４についてはＮＡＮＤゲート３０の一方の入力信号が駆動タイミング信号ＦＸからＶＤＤ固定に変更される。これにより制御信号ＬＴＣはプリチャージ時にはハイとされるが、読み出し動作時にローとなるタイミングは制御信号ＲＥと同じである。
【００３９】
次に、本実施形態のＤＲＡＭの読み出し動作について、図５を用いて説明する。図５は、メモリセルＭＣからハイを読み出す場合のセンス系の信号波形を示している。図５において、横軸は時間を表し、縦軸は電圧を表す。また、図５の上部には、読み出し動作の全体を、プリチャージ解除期間Ｔ１、セル選択期間Ｔ２、センス期間Ｔ３の３つの期間に細分化して示している。
【００４０】
まず、プリチャージ解除期間Ｔ１に至るまでは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬをプリチャージするために、プリチャージ信号ＰＣがハイ、反転プリチャージ信号／ＰＣがローの状態にある。そして、プリチャージ解除期間Ｔ１において、プリチャージ信号ＰＣがローに変化し、反転プリチャージ信号／ＰＣがハイに変化する。これにより、ローカルビット線ＬＢＬはグランド電位にプリチャージされた状態でフローティングとなり、グローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされた状態で保持される。
【００４１】
続いてセル選択期間Ｔ２において、駆動タイミング信号ＦＸがハイになると、選択されたワード線ＷＬの電位がグランドから正電圧ＶＰＰに上昇し、制御信号ＲＥはローからハイに変化する。これにより、メモリセルＭＣからハイの信号電圧がローカルビット線ＬＢＬに読み出され、これ以降はセンス期間Ｔ３に移行する。なお、ワード線の正電圧ＶＰＰは、ハイのレベル（電源電圧ＶＤＤ）より高く設定されている。
【００４２】
センス期間Ｔ３においては、ローカルビット線ＬＢＬの電位が所定のレベルまで上昇する。図５に示すように、ローカルビット線ＬＢＬの電位は、ＮＭＯＳトランジスタＱ１０のしきい値電圧Ｖｔの分布範囲Ｒｖｔ（図中網掛け表示で示す）の上限より高い値となるように設定される。よって、ローカルビット線ＬＢＬからＮＭＯＳトランジスタＱ１０に対して十分高いゲート電圧が供給される場合は大きなドレイン電流が流れるので、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷をＮＭＯＳトランジスＱ１１、Ｑ１０を介して短時間で引き抜くことができる。これにより、グローバルビット線ＧＢＬの電位は、電源電圧ＶＤＤからグランド電位に放電される。
【００４３】
なお、図５に示すしきい値電圧Ｖｔの分布範囲Ｒｖｔは、ＮＭＯＳトランジスタＱ１０の製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどに起因するしきい値電圧Ｖｔのプロセスばらつきや温度ばらつきを反映して所定の電圧幅に分布している。
【００４４】
グローバルビット線ＧＢＬの電位変化により、グローバルセンスアンプ２２の信号電圧判定ラッチ２３の判定結果がローとなり、出力信号ＲＤは、ローが反転されたハイに変化する。その後、制御信号ＲＥがハイからローに変化すると、ＮＭＯＳトランジスタＱ１１がオフとなってローカルビット線ＬＢＬとグローバルセンスアンプ２２が切り離され、これによりセンス期間Ｔ３が終了する。
【００４５】
なお、図５では、制御信号ＲＥを用いる場合の読み出し動作について説明したが、制御信号ＬＴＣを用いる読み出し動作については、プリチャージ解除期間Ｔ１及びセル選択期間Ｔ２においては制御信号ＬＴＣがハイであるが、センス期間Ｔ３にローとなるタイミングは制御信号ＲＥと同じである。
【００４６】
次に、本実施形態のＤＲＡＭの読み出し動作におけるタイミング制御の概要について説明する。図６は、メモリセルＭＣからハイを読み出す場合のグローバルビット線ＧＢＬの放電波形と読み出しデータの判定制御の関係を説明する図である。図６においては、横軸は時間、縦軸は電圧を表しており、通常動作時のグローバルビット線ＧＢＬの放電波形Ｗ１（実線）と、セルフリフレッシュ時のグローバルビット線ＧＢＬの放電波形Ｗ２（点線）を比較して示している。
【００４７】
読み出し動作の開始時点では、グレーバルビット線ＧＢＬがプリチャージされた状態にあり、電源電圧ＶＤＤを保っている。そして、読み出し動作によりローカルビット線ＬＢＬにハイの信号を読み出し、制御信号ＲＥをハイに制御すると、上述のＮＭＯＳトランジスタＱ１０を介してグローバルビット線ＧＢＬの放電が開始される。このとき、図７には、ローカルビット線ＬＢＬの信号電圧を増幅するＮＭＯＳトランジスタＱ１０に関し、ゲートソース間電圧Ｖｇｓとドレイン電流Ｉｄの関係を示している。
【００４８】
図７に示すように、ＮＭＯＳトランジスタＱ１０は、ゲートソース間電圧Ｖｇｓがしきい値電圧Ｖｔを上回る領域では、ゲートソース間電圧Ｖｇｓの増加に対してドレイン電流Ｉｄが直線的に増加する。通常動作時にはメモリセルＭＣのキャパシタＣ０に十分な電荷が蓄積されているので、比較的大きなゲート電圧Ｖｇ１が印加されるのに対し、リフレッシュ間隔が長いセルフリフレッシュ時にはメモリセルＭＣのキャパシタＣ０の蓄積電荷がリークによって減少するので、ゲート電圧Ｖｇ１より小さいゲート電圧Ｖｇ２が印加される。よって、ＮＭＯＳトランジスタＱ１０を流れるドレイン電流Ｉｄは、通常動作時のドレイン電流Ｉｄ１に比べて、セルフリフレッシュ時のドレイン電流Ｉｄ２が小さくなる。このようにドレイン電流Ｉｄの減少に起因して、セルフリフレッシュ時の放電電流は通常動作時に比べて小さくなる。
【００４９】
その結果、図６に示すように、セルフリフレッシュ時の放電波形Ｗ２の傾きは、通常動作時の放電波形Ｗ１の傾きに比べて緩やかになる。つまり、通常動作時にはグローバルビット線ＧＢＬが比較的短時間で放電されるのに対し、セルフリフレッシュ時には、グローバルビット線ＧＢＬの放電に要する時間が相対的に長くなる。図６においては、信号電圧判定ラッチ２３の論理しきい値電圧ＶＬＴを表記している。信号電圧判定ラッチ２３によるグローバルビット線ＧＢＬの信号電圧の判定タイミングは、放電波形Ｗ１、Ｗ２が論理しきい値電圧ＶＬＴを下回ることが条件となる。本実施形態では、レプリカ回路１４の動作により、放電波形Ｗ１、Ｗ２のそれぞれに対し、しきい値電圧ＶＬＴを下回った後にポイントＰ１、Ｐ２を、それぞれ信号電圧判定ラッチ２３の判定タイミングとして設定している。すなわち、通常動作時にはポイントＰ１（本発明の第１のタイミング）で制御信号ＲＥをローに制御し、セルフリフレッシュ時にはポイントＰ２（本発明の第２のタイミング）で制御信号ＲＥをローに制御する。これらのポイントＰ１、Ｐ２の時間差は、レプリカ回路１４の遅延回路３３によって制御信号ＲＥに付与される遅延時間に対応する。このように、ポイントＰ２をポイントＰ１よりも遅らせることにより、セルフリフレッシュ時のリフレッシュインターバルを長くして、消費電力を低減することができる。
【００５０】
図６においては、ＤＲＡＭの規格により定められる通常動作時の最大許容遅延Ｄｎ及びセルフリフレッシュ時の最大許容遅延Ｄｓをそれぞれ示している。通常動作時に信号の外部への読み出し動作を伴う最大許容遅延Ｄｎが比較的短く定められているが、セルフリフレッシュ時には外部からのアクセスが遮断されるので外部への読み出し動作が不要となり最大許容遅延Ｄｓは相対的に長く定められている。上記のポイントＰ１、Ｐ２は、ローカルセンスアンプ２１、グローバルセンスアンプ２２、レプリカ回路１４の設計条件に応じて変更可能であるが、少なくとも、最大許容遅延Ｄｎより先行してポイントＰ１を設定し、かつ最大許容遅延Ｄｓより先行してポイントＰ２を設定する必要がある。
【００５１】
なお、図６では、制御信号ＲＥを用いる場合の制御について説明したが、制御信号ＬＴＣを用いる場合も同様の制御となる。すなわち、制御信号ＲＥ、ＬＴＣは、ともにＮＭＯＳトランジスタＱ１０から信号電圧判定ラッチ２３との間の接続をオン／オフ制御する役割を担う点において共通する。
【００５２】
以上説明したように、本実施形態のＤＲＡＭによれば、特にメモリセルＭＣにハイ情報が書き込まれている状態でリークにより電荷が失われ、ローカルビット線ＬＢＬの信号電圧が低下した場合であっても、信号電圧判定ラッチ２３における誤判定を回避することができる。シングルエンド構成のローカルセンスアンプ２１を採用する場合、本来はセンス系のセンスマージンの面では不利になるが、本実施形態ではグローバルビット線ＧＢＬの信号電圧の確定するタイミングを、通常動作時とセルフリフレッシュ時でそれぞれ変更することにより、センスマージンを確保している。そして、特にセルフリフレッシュ時には、信号電圧判定ラッチ２３の判定タイミングを遅延させることにより、消費電力の低減に大きな効果がある。
【００５３】
本発明を適用する実施形態において、図１〜図７に基づき説明した構成及び動作に限られることなく、多様な変形例がある。図８は、図４のレプリカ回路１４の回路構成の変形例を示している。図８に示す変形例は、図４と同様のレプリカＮＭＯＳトランジスタＱ０ｒ、Ｑ１０ｒ、Ｑ１１ｒ、ＮＭＯＳトランジスタＱ３０、ＰＭＯＳトランジスタＱ３１、インバータＩ３、Ｉ４，Ｉ５、Ｉ６、ＮＡＮＤゲート３０と、レプリカ容量Ｃｂｒ、Ｃｇｂｒに加えて、２つのＰＭＯＳトランジスタＱ３２、Ｑ３３、インバータＩ８、Ｉ９を含んで構成されている。なお、図８の変形例には、図４のインバータＩ７、Ｉ１０、ＮＡＮＤゲート３１、３２、遅延回路３３、ＯＲゲート３４は設けられていない。
【００５４】
図８の変形例おいて、図４と同様の構成部分についての説明は省略する。一方、本変形例では、異なるタイミングで変化する制御信号ＲＥ（ＬＴＣ）を生成するために、２つの電源電圧ＶＢＬＨ、ＶＢＬＬを切り替える電源切替回路を用いる点が特徴である。すなわち、レプリカＮＭＯＳトランジスタＱ０ｒのソースには、一方の電源電圧ＶＢＬＨが供給されるＰＭＯＳトランジスタＱ３２と、他方の電源電圧ＶＢＬＬが供給されるＰＭＯＳトランジスタＱ３３がそれぞれ接続されている。これらの電源電圧ＶＢＬＨ、ＶＢＬＬの関係は、ＶＢＬＨ＞ＶＢＬＬとなるように設定されている。ＰＭＯＳトランジスタＱ３２のゲートにはセルフリフレッシュ制御信号ＳＲＥが入力され、ＰＭＯＳトランジスタＱ３３のゲートにはインバータＩ８を介してセルフリフレッシュ制御信号ＳＲＥの反転信号が入力されている。
【００５５】
通常動作時にはセルフリフレッシュ制御信号ＳＲＥがローに制御されるので、ＰＭＯＳトランジスタＱ３２がオン、ＰＭＯＳトランジスタＱ３３がオフになり、レプリカＮＭＯＳトランジスタＱ０ｒには高い電源電圧ＶＢＬＨが供給される。これに対し、セルフリフレッシュ時にはセルフリフレッシュ制御信号ＳＲＥがハイに制御されるので、ＰＭＯＳトランジスタＱ３２がオフ、ＰＭＯＳトランジスタＱ３３がオンになり、レプリカＮＭＯＳトランジスタＱ０ｒには低い電源電圧ＶＢＬＬが供給される。従って、通常動作時に比べると、セルフリフレッシュ時において、レプリカＮＭＯＳトランジスタＱ１０ｒのゲート電圧が低下し、レプリカＮＭＯＳトランジスタＱ１１ｒを介してレプリカ容量Ｃｇｂｒに蓄積された電荷を引き抜く時間が長くなり、その分だけ、後段の回路の動作を経て制御信号ＲＥの変化が遅くなる。なお、図８の後段の回路においては、図４のような２通りのパスを設ける必要がないので、ＮＡＮＤゲート３０の出力信号はインバータＩ９により反転され、制御信号ＲＥとして出力される。
【００５６】
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、階層化されたメモリセルアレイ１０内において所定数のローカルビット線ＬＢＬがグローバルビット線ＧＢＬと選択的に接続される構成を示したが、第１のビット線から第１のセンスアンプを介して選択的に第２のビット線に接続される多様な構成に対して、広く本発明を適用することができる。また、上記実施形態では、レプリカ回路１４を用いて制御信号ＲＥ、ＬＴＣを制御する構成を示したが、多様な回路構成のセンスアンプ制御回路を用いて、信号電圧の判定タイミングを制御する構成に対して、広く本発明を適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本実施形態のＤＲＡＭの全体構成を示す図である。
【図２】図１のメモリセルアレイ及びローカルセンスアンプの回路構成の一例を示す図である。
【図３】図１のグローバルセンスアンプの回路構成の一例を示す図である。
【図４】図１のレプリカ回路の回路構成の一例を示している。
【図５】本実施形態のＤＲＡＭの読み出し動作を説明する図であり、ハイを読み出した場合のセンス系の信号波形を示す図である。
【図６】メモリセルからハイを読み出す場合のグローバルビット線の放電波形と読み出しデータの判定制御の関係を説明する図である。
【図７】ローカルビット線の信号電圧を増幅するＮＭＯＳトランジスタに関し、ゲートソース間電圧Ｖｇｓとドレイン電流Ｉｄの関係を示す図である。
【図８】図４のレプリカ回路の回路構成の変形例を示す図である。
【符号の説明】
【００５８】
１０…メモリセルアレイ
１１…ローカルセンスアンプ列
１２…グローバルセンスアンプ列
１３…ワードドライバ
１４…レプリカ回路
２１…ローカルセンスアンプ
２２…グローバルセンスアンプ
２３…信号電圧判定ラッチ
３０、３１、３２…ＮＡＮＤゲート
３３…遅延回路
３４…ＯＲゲート
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｑ０、Ｑ１０〜Ｑ１４、Ｑ２０〜Ｑ２５、Ｑ３０〜Ｑ３３…ＭＯＳトランジスタ
Ｑ０ｒ、Ｑ１０ｒ、Ｑ１１ｒ…レプリカＮＭＯＳトランジスタ
Ｃ０…キャパシタ
Ｉ１〜Ｉ１０…インバータ
ＦＸ…駆動タイミング信号
ＰＣ…プリチャージ信号
／ＰＣ…反転プリチャージ信号
ＲＥ、ＬＴＣ、ＲＥＳ、ＲＷＥ…制御信号
ＳＲＥ…セルフリフレッシュ制御信号
ＡＲＥ…オートリフレッシュ制御信号
ＷＥ…書き込み信号
ＲＤ…出力信号
ＹＳ…グローバルセンスアンプ選択信号
／ＲＤＬ…読み出し信号線
／ＷＤＬ…書き込み信号線
ＶＤＤ、ＶＢＬ、ＶＢＬＬ、ＶＢＬＨ…電源電圧
ＶＰＬＴ…セルプレート電位
【図１】
2010055695.tif 000003
【図２】
2010055695.tif 000004
【図３】
2010055695.tif 000005
【図４】
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【図５】
2010055695.tif 000007
【図６】
2010055695.tif 000008
【図７】
2010055695.tif 000009
【図８】
2010055695.tif 000010