(57)【要約】【課題】同一のプロセス条件に基づいて製造された複数の素子を含む半導体集積回路の電気特性のばらつきを、回路シミュレーションによって高い精度で求めること。【解決手段】回路シミュレーション装置は、第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定するプロセスパラメータ決定部と、当該プロセスパラメータのばらつきを考慮しつつ第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって、第１の素子と第２の素子を含む半導体集積回路の電気特性のばらつきを算出する電気特性算出部と、を有している。【選択図】図１
2010182332.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定するプロセスパラメータ決定部と、
前記プロセスパラメータのばらつきを考慮しつつ前記第１の物理モデルと前記第２の物理モデルを含む回路シミュレーションを行うことによって、前記第１の素子と前記第２の素子を含む半導体集積回路の電気特性のばらつきを算出する電気特性算出部と、を備えている回路シミュレーション装置。
【請求項２】
前記第１の素子及び前記第２の素子は、それぞれ、ＭＯＳＦＥＴ、ＭＯＳバラクタ、抵抗素子、容量素子又はインダクタのいずれかである、請求項１に記載の回路シミュレーション装置。
【請求項３】
ＭＯＳＦＥＴを記述する物理モデルは、プロセスパラメータとして、ゲート絶縁膜厚、閾値電圧、ゲート抵抗、ゲート長、配線膜厚及び層間膜厚の少なくともいずれかを含む、請求項１又は２に記載の回路シミュレーション装置。
【請求項４】
ＭＯＳバラクタを記述する物理モデルは、プロセスパラメータとして、ゲート絶縁膜厚、閾値電圧、ゲート抵抗及び配線膜厚の少なくともいずれかを含む、請求項１乃至３のいずれか１項に記載の回路シミュレーション装置。
【請求項５】
抵抗素子を記述する物理モデルは、プロセスパラメータとして、シート抵抗及び基板までの距離の少なくともいずれかを含む、請求項１乃至４のいずれか１項に記載の回路シミュレーション装置。
【請求項６】
容量素子を記述する物理モデルは、プロセスパラメータとして、配線間距離、基板までの距離及び配線膜厚の少なくともいずれかを含む、請求項１乃至５のいずれか１項に記載の回路シミュレーション装置。
【請求項７】
インダクタを記述する物理モデルは、プロセスパラメータとして、基板までの距離及び配線膜厚の少なくともいずれかを含む、請求項１乃至６のいずれか１項に記載の回路シミュレーション装置。
【請求項８】
前記プロセスパラメータのばらつきは正規分布に従う、請求項１乃至７のいずれか１項に記載の回路シミュレーション装置。
【請求項９】
前記プロセスパラメータ決定部は、前記プロセスパラメータを乱数によって決定する、請求項１乃至８のいずれか１項に記載の回路シミュレーション装置。
【請求項１０】
第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定する工程と、
前記プロセスパラメータのばらつきを考慮しつつ前記第１の物理モデルと前記第２の物理モデルを含む回路シミュレーションを行うことによって、前記第１の素子と前記第２の素子を含む半導体集積回路の電気特性のばらつきを算出する工程と、を含む回路シミュレーション方法。
【請求項１１】
第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定する処理と、
前記プロセスパラメータのばらつきを考慮しつつ前記第１の物理モデルと前記第２の物理モデルを含む回路シミュレーションを行うことによって、前記第１の素子と前記第２の素子を含む半導体集積回路の電気特性のばらつきを算出する処理と、をコンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の回路シミュレーション装置、回路シミュレーション方法およびプログラムに関する。
【背景技術】
【０００２】
半導体集積回路の回路シミュレーションを行う際、各素子は、素子の電気的特性を数式によって表したもの（物理モデル）によって置き換えられる。ここで、物理モデルは、素子の形状及び製造条件を特徴付けるプロセスパラメータを含む（例えば、ＭＯＳＦＥＴを表す物理モデルは、プロセスパラメータとしてゲート絶縁膜厚を含む。）。回路シミュレーションによると、半導体集積回路を構成する素子の特性のばらつきによって生じる半導体集積回路の電気特性のばらつきを求めることができる。
【０００３】
従来、回路シミュレーションを行う場合には、素子の物理モデルに含まれるプロセスパラメータは、実測された素子のばらつきを再現するように、素子ごとに独立に振られていた。このとき、半導体集積回路に含まれる一の素子の電気特性のばらつきと他の素子の電気特性のばらつきとの間には相関が生じない。
【０００４】
特許文献１には、半導体集積回路のパス遅延のワースト値に近い値を少ない計算時間の増加のみで算出する設計方法及び装置が記載されている。また、パス遅延のワースト値の計算において、回路に含まれる複数の素子の電気特性のばらつきを互いに相関を持たせて変化させることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５７３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明者らによってなされたものである。半導体集積回路を構成する複数の素子が同一のプロセス条件に基づいて形成されときには、これらの素子の電気特性のばらつきの間には相関が生じる。図４は、素子の電気特性のばらつきの間に相関が生じることを説明するための図である。
【０００７】
図４は、配線の膜厚がｈである場合における導線ｗ１及びｗ２を示す。いま、図４における導線ｗ１の抵抗をＲ、導線ｗ１と導線ｗ２との間の静電容量をＣとする。このとき、抵抗Ｒは膜厚に反比例し、容量Ｃは膜厚ｈに比例することから、容量Ｃは抵抗Ｒに反比例する。すなわち、容量Ｃと抵抗Ｒの逆数は正の相関を有する。
【０００８】
図５は、素子の電気特性のばらつきを概略的に示す図である。上記の容量Ｃと抵抗Ｒの関係によると、配線膜厚ｈがばらつきを有する場合には、容量Ｃと抵抗Ｒ（の逆数）のばらつきは、図５（Ａ）の線分ｖ１に示すように直線状に分布する。
【０００９】
一方、半導体集積回路を構成する個々の素子の電気特性のばらつきを実測に基づいて素子ごとに独立に決定した場合には、これらの素子の電気特性のばらつきの間に相関があることが正しく反映されない。したがって、図４に示した例において、例えば、容量Ｃと抵抗Ｒは、図５（Ｂ）の領域ｖ２の範囲に相当するばらつきを有するものとして扱われる。
【００１０】
本来、図５（Ａ）の線分ｖ１のばらつきを有する抵抗素子および容量素子を、図５（Ｂ）の領域ｖ２のばらつきを有するものとして扱った場合には、ばらつきの効果が過大となり、導線ｗ１およびｗ２を含む半導体集積回路の電気特性（例えば、遅延時間）のばらつきを正しく求めることができない。
【００１１】
次に、ＭＯＳＦＥＴとＭＯＳバラクタが同一の基板上に形成された場合に、これらの素子の電気特性の間には相関が生じることについて、図面を参照して説明する。
【００１２】
図６は、Ｎ型ＭＯＳＦＥＴの断面を模式的に示す図である。図６を参照すると、Ｐ型基板上のＰ型ウェル内に、Ｎ型拡散層からなるソース（Ｓ）及びドレイン（Ｄ）領域が形成され、ソース及びドレイン間のチャネル上にゲート絶縁膜を介して、ゲート電極が形成されている。プロセスばらつきにより、例えばゲート絶縁膜（ゲート絶縁膜厚をＴｏｘとする。）が通常よりも厚く形成された場合には、オン電流が低下し、スピードも低下することにより、トランジスタ性能は低下する。逆に、ゲート絶縁膜厚Ｔｏｘが通常よりも薄く形成された場合には、トランジスタ性能は向上する。
【００１３】
図７（ａ）は、可変容量素子として用いられるＭＯＳバラクタの断面を模式的に示す図である。図７（ａ）を参照すると、Ｐ型基板上のＮ型ウェル内に、Ｎ型拡散層からなるウェル端子（Ｂと表記する）が形成され、これら拡散層間上にゲート絶縁膜を介して、ゲート電極が形成されている。
【００１４】
図７（ｂ）は、ＭＯＳバラクタの特性を示す図である。図７（ｂ）を参照すると、ゲート電極の端子Ｇの端子Ｂに対する電圧（ゲート電圧Ｖｇｂ）を変えることにより、チャネルの空乏層が変化し、端子Ｂと端子Ｇとの間の容量Ｃが変化する。プロセスばらつきにより、ゲート絶縁膜厚Ｔｏｘが通常よりも厚めに形成された場合には、ＭＯＳバラクタの容量Ｃは減少する。逆に、ゲート絶縁膜厚Ｔｏｘが通常より薄めに形成された場合には、ＭＯＳバラクタの容量Ｃは増大する。
【００１５】
ＭＯＳＦＥＴとＭＯＳバラクタが同一の基板上に形成された場合には、これらの素子に対するゲート絶縁膜厚Ｔｏｘ及びゲート長Ｌｇのばらつきには相関が生じる。ＭＯＳＦＥＴ及びＭＯＳバラクタは、同一のプロセスに基づいて形成されたゲート絶縁膜を有することから、ＭＯＳＦＥＴのゲート絶縁膜厚Ｔｏｘのばらつきは、ＭＯＳバラクタのゲート絶縁膜厚Ｔｏｘのばらつきと同程度となるからである。同様に、ＭＯＳＦＥＴのゲート長Ｌｇのばらつきも、ＭＯＳバラクタのゲート長Ｌｇのばらつきと同程度となるからである。
【００１６】
ゲート絶縁膜厚Ｔｏｘが厚く形成された場合には、ＭＯＳＦＥＴの性能は低下し、ＭＯＳバラクタの容量は小さくなる。逆に、ゲート絶縁膜厚Ｔｏｘが薄く形成された場合には、ＭＯＳＦＥＴの性能は向上し、ＭＯＳバラクタの容量は大きくなる。
【００１７】
また、ゲート長Ｌｇが長めに形成された場合には、ＭＯＳＦＥＴの性能は低下し、ＭＯＳバラクタの容量は大きくなる。なお、ＭＯＳＦＥＴのゲート長Ｌｇと、ＭＯＳバラクタのゲート長Ｌｇは必ずしも同一の寸法であるとは限られないことから、これらの相関の大小を考慮する必要がある。
【００１８】
したがって、同一の基板上に形成された複数の半導体素子からなる回路について、ばらつきを考慮した回路シミュレーションを行う際には、これらの半導体素子のばらつきの傾向を適切に反映する必要がある。
【００１９】
このように相関を考慮せず、ＭＯＳＦＥＴとＭＯＳバラクタのばらつきを独立とした場合には、回路シミュレーションにおいて、本来起こりえない組み合わせの半導体素子から成る半導体集積回路が電気特性を評価することとなり、ばらつきの影響が過大となり、回路設計のマージンもオーバーマージンとなり得る。
【００２０】
なお、特許文献１に記載された設計方法においては、複数の素子の電気特性のばらつきを互いに相関を持たせて変化させる際に、これらの素子に対するプロセス条件が反映されない。また、かかる方法によると、いずれの素子間に相関を持たせるべきか、又は、どの程度の相関をもたせるべきかを決定する指針もないという問題がある。
【００２１】
そこで、同一のプロセス条件に基づいて製造された複数の素子を含む半導体集積回路の電気特性のばらつきを、回路シミュレーションによって高い精度で求めることが課題となる。本発明の目的は、かかる課題を解決する回路シミュレーション装置、回路シミュレーション方法及びプログラムを提供することにある。
【課題を解決するための手段】
【００２２】
本発明の第１の視点に係る回路シミュレーション装置は、第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定するプロセスパラメータ決定部と、
当該プロセスパラメータのばらつきを考慮しつつ第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって、第１の素子と第２の素子を含む半導体集積回路の電気特性のばらつきを算出する電気特性算出部と、を有している。
【００２３】
本発明の第２の視点に係る回路シミュレーション方法は、第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定する工程と、
当該プロセスパラメータのばらつきを考慮しつつ第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって、第１の素子と第２の素子を含む半導体集積回路の電気特性のばらつきを算出する工程と、を含む。
【００２４】
本発明の第３の視点に係るプログラムは、第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定する処理と、
当該プロセスパラメータのばらつきを考慮しつつ第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって、第１の素子と第２の素子を含む半導体集積回路の電気特性のばらつきを算出する処理と、をコンピュータに実行させる。
【発明の効果】
【００２５】
本発明に係る回路シミュレーション装置、回路シミュレーション方法及びプログラムによると、同一のプロセス条件に基づいて製造された複数の素子を含む半導体集積回路の電気特性のばらつきを、回路シミュレーションによって高い精度で求めることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る半導体集積回路設計装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係る半導体集積回路設計方法を示すフローチャートである。
【図３】本発明の一実施形態における素子およびプロセスパラメータの一例を示す図である。
【図４】素子の電気特性のばらつきの間に相関が生じることを説明するための図である。
【図５】素子の電気特性のばらつきを概略的に示す図である。
【図６】Ｎ型ＭＯＳＦＥＴの断面を模式的に示す図である。
【図７】ＭＯＳバラクタの断面を模式的に示す図及びＭＯＳバラクタの特性を示す図である。
【図８】コンピュータのハードウェア構成を示すブロック図である。
【発明を実施するための形態】
【００２７】
第１の展開形態の回路シミュレーション装置は、上記第１の視点に係る回路シミュレーション装置であることが好ましい。
【００２８】
第２の展開形態の回路シミュレーション装置は、第１の素子及び第２の素子が、それぞれ、ＭＯＳＦＥＴ、ＭＯＳバラクタ、抵抗素子、容量素子又はインダクタのいずれかであってもよい。
【００２９】
第３の展開形態の回路シミュレーション装置は、ＭＯＳＦＥＴを記述する物理モデルが、プロセスパラメータとして、ゲート絶縁膜厚、閾値電圧、ゲート抵抗、ゲート長、配線膜厚及び層間膜厚の少なくともいずれかを含むことが好ましい。
【００３０】
第４の展開形態の回路シミュレーション装置は、ＭＯＳバラクタを記述する物理モデルが、プロセスパラメータとして、ゲート絶縁膜厚、閾値電圧、ゲート抵抗及び配線膜厚の少なくともいずれかを含むことが好ましい。
【００３１】
第５の展開形態の回路シミュレーション装置は、抵抗素子を記述する物理モデルが、プロセスパラメータとして、シート抵抗及び基板までの距離の少なくともいずれかを含むことが好ましい。
【００３２】
第６の展開形態の回路シミュレーション装置は、容量素子を記述する物理モデルが、プロセスパラメータとして、配線間距離、基板までの距離及び配線膜厚の少なくともいずれかを含むことが好ましい。
【００３３】
第７の展開形態の回路シミュレーション装置は、インダクタを記述する物理モデルが、プロセスパラメータとして、基板までの距離及び配線膜厚の少なくともいずれかを含むことが好ましい。
【００３４】
第８の展開形態の回路シミュレーション装置は、プロセスパラメータのばらつきが正規分布に従うことが好ましい。
【００３５】
第９の展開形態の回路シミュレーション装置は、プロセスパラメータ決定部が、上記プロセスパラメータを乱数によって決定することが好ましい。
【００３６】
第１０の展開形態の回路シミュレーション方法は、上記第２の視点に係る回路シミュレーション方法であることが好ましい。
【００３７】
第１１の展開形態のプログラムは、上記第３の視点に係るプログラムであることが好ましい。
【００３８】
本発明によると、第１の素子を記述する第１の物理モデルに含まれるプロセスパラメータと第２の素子を記述する第２の物理モデルに含まれる当該プロセスパラメータとが同一の値となるように決定されることから、これらの素子が同一のプロセス条件に基づいて製造されたことが、両素子を記述する物理モデルにそれぞれ反映される。
【００３９】
さらに、本発明によると、第１の素子と第２の素子を含む半導体集積回路の電気特性のばらつきは、上記のプロセスパラメータのばらつきを考慮しつつ、第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって算出される。
【００４０】
したがって、本発明の回路シミュレーション装置、回路シミュレーション方法及びプログラムによると、同一のプロセス条件に基づいて製造された複数の素子を含む半導体集積回路の電気特性のばらつきを、回路シミュレーションによって高い精度で求めることができる。
【００４１】
（実施形態）
本発明の一実施形態について、図面を参照して説明する。図１は、本実施形態に係る回路シミュレーション装置の構成を示すブロック図である。図１を参照すると、回路シミュレーション装置１０は、プロセスパラメータ決定部１１及び電気特性算出部１２を有している。回路シミュレーション装置１０は、第１の素子Ｄ１及び第２の素子Ｄ２を含む半導体集積回路の回路シミュレーション装置である。半導体集積回路に含まれる素子の個数は２個に限定されず、半導体集積回路は、任意の複数個の素子を含むものであってもよい。
【００４２】
プロセスパラメータ決定部１１は、第１の素子Ｄ１を記述する第１の物理モデルに含まれるプロセスパラメータｐと、第２の素子Ｄ２を記述する第２の物理モデルに含まれる当該プロセスパラメータｐとが同一の値となるように決定する。
【００４３】
電気特性算出部１２は、上記のプロセスパラメータｐのばらつきを考慮しつつ第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって、第１の素子Ｄ１と第２の素子Ｄ２を含む半導体集積回路の電気特性のばらつきを算出する。
【００４４】
本実施形態に係る回路シミュレーション装置１０の動作について、図面を参照して説明する。図２は、回路シミュレーション装置１０の動作を示すフローチャートである。
【００４５】
プロセスパラメータ決定部１１は、第１の素子Ｄ１を記述する第１の物理モデルに含まれるプロセスパラメータｐと、第２の素子Ｄ２を記述する第２の物理モデルに含まれる当該プロセスパラメータｐとが同一の値となるように決定する（ステップＳ１１）。
【００４６】
第１の物理モデル及び第２の物理モデルに共通に含まれるプロセスパラメータの個数は、複数であってもよい。また、素子を記述する物理モデルは、大学等の研究機関によって提供された物理モデル（例えば、カリフォルニア大学バークレー校で開発されたＢＳＩＭ（Ｂｅｒｋｅｌｅｙ  Ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ＩＧＦＥＴ  Ｍｏｄｅｌ））としてもよい。また、物理モデルは、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ベンダによって提供された物理モデルであってもよい。
【００４７】
次に、電気特性算出部１２は、上記プロセスパラメータｐのばらつきを考慮しつつ第１の物理モデルと第２の物理モデルを含む回路シミュレーションを行うことによって、第１の素子Ｄ１と第２の素子Ｄ２を含む半導体集積回路の電気特性のばらつきを算出する（ステップＳ１２）。
【００４８】
回路シミュレーションについても、大学等によって提供された既存の回路シミュレーションソフトウェアを用いてもよいし、ＥＤＡベンダによって提供された回路シミュレーションソフトウェアを用いてもよい。
【００４９】
本実施形態の回路シミュレーション装置１０によると、第１の素子および第２の素子が共通のプロセス条件に基づいて形成されたことが、プロセスパラメータｐを介して両素子の電気特性へ反映されるため、両素子の電気特性は相関をもってばらつく。したがって、回路シミュレーション装置１０によると、共通するプロセス条件に基づいて形成された複数の素子を含む半導体集積回路の電気特性のばらつきを高精度に求めることができる。
【００５０】
上記の第１の素子および第２の素子は、それぞれ、ＭＯＳＦＥＴ、ＭＯＳバラクタ、抵抗素子、容量素子またはインダクタのいずれかであってもよい。
【００５１】
第１の素子または第２の素子がＭＯＳＦＥＴである場合には、上記のプロセスパラメータは、ゲート絶縁膜厚、閾値電圧、ゲート抵抗、ゲート長、配線膜厚および層間膜厚の少なくともいずれかを含むことが好ましい。また、第１の素子または第２の素子がＭＯＳバラクタである場合には、上記のプロセスパラメータは、ゲート絶縁膜厚、閾値電圧、ゲート抵抗および配線膜厚の少なくともいずれかを含むことが好ましい。
【００５２】
さらに、第１の素子または第２の素子が抵抗素子である場合には、上記のプロセスパラメータは、シート抵抗および基板までの距離の少なくともいずれかを含むことが好ましい。また、第１の素子または第２の素子が容量素子である場合には、上記のプロセスパラメータは、配線間距離、基板までの距離および配線膜厚の少なくともいずれかを含むことが好ましい。さらに、第１の素子または第２の素子がインダクタである場合には、上記のプロセスパラメータは、基板までの距離および配線膜厚の少なくともいずれかを含むことが好ましい。
【００５３】
なお、上記の所定のばらつきは正規分布に従うものであってもよい。また、上記のステップＳ１１において、プロセスパラメータ決定部１１は、プロセスパラメータを乱数によって決定するようにしてもよい。
【００５４】
図３は、本実施形態における素子Ｄ１、Ｄ２およびプロセスパラメータｐの一例を示す図である。例えば、素子Ｄ１がＭＯＳＦＥＴ（図６）である場合には、プロセスパラメータｐの候補として、ゲート絶縁膜厚Ｔｏｘ、閾値電圧、ゲート抵抗、ゲート長Ｌｇ、配線膜厚、および、層間膜厚が挙げられる。また、素子Ｄ２がＭＯＳバラクタ（図７（ａ））である場合には、プロセスパラメータｐの候補として、ゲート絶縁膜厚Ｔｏｘ、閾値電圧、ゲート抵抗、配線膜厚が挙げられる。
【００５５】
素子Ｄ１がＭＯＳＦＥＴ（図６）であり、素子Ｄ２がＭＯＳバラクタ（図７（ａ））である場合には、これらの素子を記述する物理モデルにおいて共通するプロセスパラメータｐとして、例えば、ゲート絶縁膜厚Ｔｏｘが挙げられる。なお、物理モデルの間において共通するプロセスパラメータの個数は、複数個であってもよい。
【００５６】
プロセスパラメータｐをゲート絶縁膜厚Ｔｏｘとした場合におけるシミュレーション装置１０の動作について説明する。一例として、ＭＯＳＦＥＴは物理モデルＡによって表され、ＭＯＳバラクタはモデルＣによって表されるものとする（図３）。
【００５７】
図１及び図２を参照すると、プロセスパラメータ決定部１１は、ＭＯＳＦＥＴ（第１の素子）を記述する物理モデルＡ（第１の物理モデル）に含まれるゲート絶縁膜厚Ｔｏｘ（プロセスパラメータ）とＭＯＳバラクタ（第２の素子）を記述する物理モデルＣ（第２の物理モデル）に含まれるゲート絶縁膜厚Ｔｏｘ（当該プロセスパラメータ）とが同一の値となるように決定する（ステップＳ１１）。
【００５８】
電気特性算出部１２は、ゲート絶縁膜厚Ｔｏｘ（プロセスパラメータ）のばらつきを考慮しつつ物理モデルＡ（第１の物理モデル）と物理モデルＢ（第２の物理モデル）を含む回路シミュレーションを行うことによって、ＭＯＳＦＥＴ（第１の素子）とＭＯＳバラクタ（第２の素子）を含む半導体集積回路の電気特性のばらつきを算出する（ステップＳ１２）。
【００５９】
図３に示すように、各素子を記述する物理モデルとして、ユーザが選択することができる複数の物理モデルが提供されることが好ましい。
【００６０】
一例として、物理モデルＡにおいて、素子Ｄ１の電気特性が関数ｆ１によって記述され、素子Ｄ２の電気特性は関数ｆ２によって記述される場合には、関数ｆ１、ｆ２は、いずれもプロセスパラメータｐを含むことから、ｆ１＝ｆ１（ａ１、ｂ１、…、ｐ、…）、ｆ２＝ｆ２（ａ２、ｂ２、…、ｐ、…）と表すことができる。
【００６１】
プロセスパラメータｐが有する所定のばらつきは、一例として、正規分布に従うようにしてもよい。プロセスパラメータ決定部１１は、ばらつきに応じた乱数によってプロセスパラメータを決定してもよい。電気特性算出部１２は、決定されたプロセスパラメータに基づいて、回路シミュレーションを実施し、素子Ｄ１および素子Ｄ２を含む半導体集積回路の電気特性を決定する。これらの処理を多数回繰り返すこと（モンテカルロ法）により、半導体集積回路の電気特性のばらつきを求めることができる。
【００６２】
本実施形態の回路シミュレーション装置１０は、半導体集積回路の特性のばらつき解析に用いることができ、特に、チップ内、チップ間、さらには、ウエハ内、ウエハ間、ロット間における半導体集積回路の特性のばらつき（すなわち、ローカルばらつきおよびグローバルばらつき）を解析するために用いることができる。
【００６３】
なお、上記のプロセスパラメータ決定部１１および電気特性算出部１２における処理をプログラムのモジュールとして実現し、これらの処理をコンピュータのＣＰＵに実行させるようにしてもよい。
【００６４】
図８は、回路シミュレーション装置１０を、コンピュータによって実現する場合におけるコンピュータのハードウェア構成を示すブロック図である。図８を参照すると、コンピュータ７０は、ＣＰＵ７１、メモリ７２、ハードディスク７３、入力装置７４、及び出力装置７５を有している。
【００６５】
これらの各部は、バスラインに接続されていてもよい。入力装置７４は、マウス及びキーボードを含んでいてもよい。出力装置７５は、ディスプレイを有していてもよい。ハードディスク７３は、回路シミュレーション装置１０の各部における処理を実行するためのプログラムを記憶する。ＣＰＵ７１は、当該プログラムを読み込んで、回路シミュレーション装置１０の各部における処理を実行する。
【符号の説明】
【００６６】
１０  回路シミュレーション装置
１１  プロセスパラメータ決定部
１２  電気特性算出部
７０  コンピュータ
７１  ＣＰＵ
７２  メモリ
７３  ハードディスク
７４  入力装置
７５  出力装置
Ｃ  容量
ｈ  配線膜厚
Ｌｇ  ゲート長
Ｒ  抵抗
Ｔｏｘ  ゲート絶縁膜厚
ｖ１  線分
ｖ２  領域
ｗ１、ｗ２  導線
【図１】
2010182332.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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