(57)【要約】【課題】  高速、低消費電力、高信頼の相変化メモリシステムを実現する。【解決手段】  複数の第1メモリセルを有する第1領域と、複数の第2メモリセルを有する第2領域とを有する第1メモリアレイを有するメモリデバイスＰＣＭと、メモリデバイスＰＣＭに接続され、前記メモリデバイスへコマンドを発行するコントローラＣＯＮＴと、複数の試し書き条件が保持される条件テーブルＣＤＴＡＢＬＥとを具備し、コントローラＣＯＮＴは、条件テーブルＣＤＴＡＢＬＥに保持された複数の試し書き条件に基づいて複数の第2メモリセルへ複数回試し書きを行い、その結果に基づいて、複数の第1メモリセルへの書き込み条件を決定し、メモリデバイスＰＣＭは、コントローラＣＯＮＴから指示された書き込み条件により複数の第1メモリセルへの書き込みを行う。【選択図】  図１
2010055699.tif 000002
【特許請求の範囲】
【請求項１】
複数の第1メモリセルを有する第1領域と、複数の第2メモリセルを有する第2領域とを有する第1メモリアレイを有するメモリデバイスと、
前記メモリデバイスに接続され、前記メモリデバイスへコマンドを発行するコントローラと、
前記複数の試し書き条件が保持される条件管理テーブルとを具備し、
前記コントローラは、前記条件管理テーブルに保持された前記複数の試し書き条件に基づいて前記複数の第2メモリセルへ複数回試し書きを行い、その結果に基づいて、前記複数の第1メモリセルへの書き込み条件を決定し、
前記メモリデバイスは、前記コントローラから指示された前記書き込み条件により前記複数の第1メモリセルへの書き込みを行うことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記条件管理テーブルは、前記複数の第2メモリセルのアドレスを保持するとともに、前記複数の試し書き条件を実施する順序を保持することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記メモリアレイは、複数の第3メモリセルを有する第3領域を更に有し、
前記条件管理テーブルは、前記複数の第2メモリセルに対する前記複数の試し書き条件による書き込み結果と、前記複数の第3メモリセルに対する前記複数の試し書き条件による書き込み結果を保持することを特徴とする半導体装置。
【請求項４】
請求項１において、
前記メモリデバイスは、前記第1メモリアレイの上層に形成された第2メモリアレイを有し、
前記第2メモリアレイは、複数の第4メモリセルを有する第４領域と、複数の第５メモリセルを有する第5領域を有し、
前記メモリデバイスは、前記第1メモリアレイと前記第2メモリアレイの夫々に対して書き込み条件を保持することを特徴とする半導体装置。
【請求項５】
請求項１において、
前記コントローラは、周囲温度の変化を検出する温度計を更に有し、前記温度計により所定量の温度変化があった際に、前記複数の第2メモリセルに対して前記複数の試し書き条件により書き込みを行い、前記書き込み条件を再度決定することを特徴とする半導体装置。
【請求項６】
請求項１において、
前記複数の試し書き条件のそれぞれは、書き込み時の電流量及びパルス幅の少なくとも一方が異なることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記コントローラは、前記複数の試し書き条件に基づいて行った試し書きの結果の履歴を保持し、前記保持された履歴に基づいて、前記複数の試し書き条件のうち前記試し書きに使用する試し書き条件を決定することを特徴とする半導体装置。
【請求項８】
請求項１において、
前記条件管理テーブルは、前記複数の試し書き条件のうち、いずれの試し書き条件を用いるかを保持することを特徴とする半導体装置。
【請求項９】
請求項３において、
前記第2領域は、前記第1メモリアレイの端部に設けられ、前記第3領域は、前記第1メモリアレイの中央部に設けられることを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記試し書きは、前記メモリデバイス及び前記コントローラの電源投入時に行われることを特徴とする半導体装置。
【請求項１１】
請求項１において、
前記メモリデバイスは、前記複数の第1メモリセルへの書き込み際に、ベリファイ動作を行い、ベリファイに失敗した際に行う再書き込み時に供給される電圧を変化させ、
前記電圧の変化量は、前記メモリデバイスに含まれるレジスタにより設定されることを特徴とする半導体装置。
【請求項１２】
請求項１において、
前記コントローラは、周囲温度の変化を検出する温度計を更に有し、前記温度計により検出された温度と、前記試し書きの結果を関連付けて保持することを特徴とする半導体装置。
【請求項１３】
請求項１において、
前記コントローラは、前記複数の第1メモリセルへの書き込み回数を計数し、保持すると共に、前記書き込み回数に応じた書き込み条件を導出する式を用いて、前記書き込み条件を決定することを特徴とする半導体装置。
【請求項１４】
請求項１において、
前記複数の第1メモリセルの夫々は、相変化素子を有し、
前記書き込み条件は、前記相変化素子をセット状態とする場合とリセット状態とする場合の夫々の場合において、決定されることを特徴とする半導体装置。
【請求項１５】
請求項１において
前記条件管理テーブルは、前記メモリデバイスに保持され、
前記コントローラは、ＲＡＭを内蔵すると共に、前記条件管理テーブルを前記ＲＡＭに読み出して用いることを特徴とする半導体装置。
【請求項１６】
請求項１において、
前記コントローラは、ユーザー情報が書き込まれていない領域を管理すると共に、前記ユーザー情報が書き込まれていない領域を前記第2領域として用いることを特徴とする半導体装置。
【請求項１７】
請求項１において、
前記コントローラは、前記試し書きによって得られた情報を情報センターに送信することを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記コントローラは、前記情報センターから他のメモリデバイスの試し書き結果を受け取り、前記他のメモリデバイスの試し書き結果を用いて前記書き込み条件を決定することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相変化メモリあるいはＲＲＡＭなどの不揮発半導体メモリシステムと、そのコントローラに関する。
【背景技術】
【０００２】
カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化光ディスクがあり、これらに用いられる相変化材料として、Ｔｅ（テルル）を含むカルコゲナイド(chalcogenide)材料が知られている。
【０００３】
特許文献１には、記録層として［（ＧｅｙＴｅ１−ｙ）ａ（ＳｂｚＴｅ１−ｚ）１−ａ］１−ｂ（Ｉｎ１−ｘＴｅｘ）ｂ（ここで、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表されるカルコゲナイド材料を用いた光ディスク媒体が開示されている。これは、高速で結晶化が可能であるという特性を維持しつつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−ＴｅにＩｎ（インジウム）を添加したものである。
【０００４】
一方、特許文献２には、カルコゲナイド材料膜を用いた不揮発性メモリに関する詳述がなされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によるジュール熱と冷却速度とに応じて、相変化材料膜の原子配列が変化することによって、記憶情報が書き込まれる相変化メモリである。例えば、非晶質化（アモルファス化）する際には、ジュール熱で６００℃を越える温度を相変化材料膜に加え、一旦相変化材料膜を融解させるため、動作電流が大きくなり易いが、状態に応じて抵抗値が２桁から３桁も変化する。
【０００５】
上記した電気的な相変化メモリに関しては、カルコゲナイドとしてＧｅ２Ｓｂ２Ｔｅ５を用いたものを中心に研究が進められており、例えば、特許文献３には、ＧｅＳｂＴｅを用いた記録素子が開示されている。また、特許文献４には、カルコゲナイド材料を用いたメモリに関する技術が開示されている。さらに、非特許文献１には、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜を用いた相変化メモリで１０１２回の書換えが可能であることが示されており、非特許文献２には、結晶成長型材料を用いた相変化メモリに関する技術が開示されている。
【０００６】
また、特許文献５には、メモリ素子ごとの特性ばらつきに対処するため、各メモリ素子に書き込みテストをして、それぞれの素子に適したパルスで書換えをする方法が掲示されている。
【０００７】
この他、酸化物やＳｅ、Ｓを含む材料の膜に隣接してＡｕ、あるいはＡｇ、あるいはＣｕ、あるいはＮｉ、あるいはＺｎの電極を形成したＲＲＡＭと呼ばれるメモリ素子も知られている。メモリセル面積低減のために、メモリ素子を選択する素子にダイオードを適用した例が非特許文献３に記載されている。回路動作は類似しているので、相変化メモリあるいはＰＲＡＭにもダイオードを適用することが可能である。
【０００８】
一方、センサネットワークにおける特徴的な動作として、間欠動作がある。これは、センシングやデータ送信のようなタスクを実行する時のみ必要なハードウェアを駆動し、実行すべきタスクがない時は周辺ハードウェアを完全に停止し、マイコンも低電力モードでスリープさせるという動作である。間欠動作を行うことにより、コントローラは、低消費電力で長時間動作が可能となる。
【０００９】
【特許文献１】米国特許第５２５４３８２号公報
【特許文献２】米国特許第５８８３８２７号公報
【特許文献３】特開２００２−１０９７９７号公報
【特許文献４】特開２００３−１００９９１号公報
【特許文献５】特開２００５−０５０４２４号公報
【非特許文献１】IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2001年、p.803-806
【非特許文献２】Nature Materials, Vol.4, 2005年、p.347-351
【非特許文献３】IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2007年, p.771-774
【発明の開示】
【発明が解決しようとする課題】
【００１０】
相変化メモリは、高性能が期待できるが、多成分の非晶質状態が比較的安定な材料を用いるためにメモリ素子ごとに特性が大きくバラつく場合が多い。これに対して、特許文献５のように各素子の特性を予め調べれば最適な条件で書換えを行うことができるが、膨大な時間がかかってしまい、また素子ごとに異なる最適条件を記憶するのにメモリを消費してしまうため、実用的でない。
【００１１】
また、相変化メモリは熱履歴の影響によりメモリ特性が変化しやすい傾向がある。そのため、ベリファイ回数が多くなり、高速性が十分に発揮できない場合がある。これは、ウェハ中心と周辺部の温度差、膜厚差も影響する。
【００１２】
ここで、書き換え条件に影響を与える要因は下記のとおりである。
1.  製膜時基板温度・・・平均値と温度ムラ
2.  層間絶縁膜形成の温度条件
3.  選択ダイオード形成時のアニール条件
4.  周囲温度（周辺素子からの熱伝導も影響）：
・・・どの温度で何回 書き換えたか。
・・・温度が変わると抵抗が変わり、高抵抗状態から低抵抗状態に変化させるために必要な印加電圧（所謂しきい電圧）も変わる。
5. 過去の書き換え回数。
・・・回数が多いとセット(低抵抗化）しやすい傾向。
【００１３】
従って本発明の目的は、上記の従来技術の問題点を解消し、ばらつきや変動に対処し、安定に動作できるメモリシステムを提供することにある。
【００１４】
試し書き領域はメモリの平均的状態を検出する一種のセンサーであって、単独、または複数から構成される。これらの領域はメモリチップ内部に形成されるので、従来のメモリと同様に、自分からは情報を発信しない。よって、試し書きや読み出しの実行には、ポーリング、すなわちコントローラの指令が必要である。
【００１５】
同様に相変化を記憶原理とするＤＶＤ−ＲＡＭでは、従来から試し書き専用領域への試し書きが実施されている。ただし、半導体相変化メモリでは専用試し書き領域への試し書き方式を採用する際、メモリ領域と試し書き領域の書き換え済み回数の差が大きくなりやすい点の対策も重要である。
【００１６】
そこで本発明は上記問題点に鑑みてなされたものである。本発明は、試し書きによりデータメモリ領域へのばらつきの少ない、かつ変動しないデータ書き込み・書き換えを実現し、かつコントローラの低消費電力を実現する技術を開示することを目的とする。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
複数の第1メモリセルを有する第1領域と、複数の第2メモリセルを有する第2領域とを有する第1メモリアレイを有するメモリデバイスと、メモリデバイスに接続され、前記メモリデバイスへコマンドを発行するコントローラと、複数の試し書き条件が保持される条件管理テーブルとを具備し、コントローラは、条件管理テーブルに保持された複数の試し書き条件に基づいて複数の第2メモリセルへ複数回試し書きを行い、その結果に基づいて、複数の第1メモリセルへの書き込み条件を決定し、メモリデバイスは、コントローラから指示された書き込み条件により複数の第1メモリセルへの書き込みを行う。
【発明の効果】
【００１９】
本発明の実施により、メモリ素子またはメモリデバイスまたはメモリシステムの歩留まりが高まり、さらにはベリファイ回数を大幅に減らすか、ベリファイ無しにできるため、データの実効転送速度を向上させることができる。低消費電力も実現できる。また、ユーザー使用時において随時、動作条件の最適化が行われるため、高信頼なメモリシステムを構築することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２１】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【実施例１】
【００２２】
本実施例では、相変化メモリへの電源投入時にメモリアレイの所定の領域に書き込みを行い、書き込み条件の最適化を行うための構成及びその方法について説明する。
【００２３】
《全体のシステム構成》
図１は、本発明による実施例１の半導体装置において、システム全体図を示すものである。本実施例のシステムでは、中央処理装置ＣＰＵと、相変化メモリＰＣＭと中央処理装置ＣＰＵの指示を受け、相変化メモリＰＣＭを制御するメモリ・コントローラＭＥＭ−ＣＯＮＴを有する。中央処理装置ＣＰＵとメモリ・コントローラＭＥＭ＿ＣＯＮＴは、同一の半導体チップＳＯＣに形成される。メモリ・コントローラＭＥＭ−ＣＯＮＴは、管理テーブルＴＡＢＬＥ及びコントロールレジスタＣＯＮＴ−ＲＥＧを有している。また、管理テーブルＴＡＢＬＥは、条件テーブルＣＤＴＡＢＬＥを有する。中央処理装置ＣＰＵと相変化メモリＰＣＭとは、アドレスバスＰＡＤＤ及びデータバスＰＤＡＴＡで接続されており、中央処理装置ＣＰＵがコントロールレジスタＣＯＮＴ−ＲＥＧにアクセスすることによりメモリ・コントローラに動作指示を行う。コントローラＣＯＮＴは、コントロールレジスタＣＯＮＴ−ＲＥＧに書き込まれた情報に基づいて、相変化メモリＰＣＭに対して制御信号やアドレス信号等を出力する。また、管理テーブルＴＡＢＬＥは、不良セクタやアドレス代替のための情報を保持する。また、後述するが相変化メモリＰＣＭのどのアドレスが試し書き用のアドレスかを条件テーブルＣＤＴＡＢＬＥに保持する。メモリ・コントローラＭＥＭ−ＣＯＮＴと相変化メモリＰＣＭは、前述した制御を伝達する制御バスＭＣＯＮＴ、アドレスを伝達するアドレスバスＭＡＤＤの他、データを伝達するデータバスＭＤａｔａ及び相変化メモリＰＣＭが動作中か否かを示すレディー／ビジー信号ＲＢＢを伝達するビジー信号バスＭＲＢＢにより接続されている。なお、同一の信号線を用いて制御信号やアドレス、データを伝送することも可能である。信号線の本数を削減することにより、実装コストを削減することができる。
【００２４】
《相変化メモリの全体構成》
図２は、相変化メモリＰＣＭの要部構成例を示す回路ブロック図である。同図では、一例として、４Ｇｂｉｔのメモリ・プレーンＰＬ０〜ＰＬ１からなる８Ｇｂｉｔの場合の構成が示されている。各メモリ・プレーンは、メモリアレイＭＡ、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）、カラム選択ゲート（Ｙ−Ｇａｔｉｎｇ）、カラムデコーダＹＤＥＣ、第一のロウデコーダＸＤＥＣ１、第二のロウデコーダＸＤＥＣ２で構成される。メモリアレイＭＡは、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが二次元マトリックス状に配置された構成である。センスアンプ及び書き換えドライバは、メモリアレイからの記憶情報の読み出しと、メモリアレイへの記憶情報の書き込み動作を行う回路ブロックである。カラム選択ゲート（Ｙ−Ｇａｔｉｎｇ）は、１６８９６（＝２１４＋２９）本のデータ線対Ｄ［１６８９５：０］を介してセンスアンプ及び書き換えドライバに接続されると共に、プレーンデータバスＰＤＢＵＳを介して入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ  ＆  Ｌａｔｃｈｅｓ）に接続されて、記憶情報の授受を行う回路ブロックである。
【００２５】
各デコーダの動作は、メモリ・プレーンＰＬ０に注目して以下に説明する。カラムデコーダＹＤＥＣは、前述のセンスアンプ及び書き換えドライバと入出力線バッファ群及びラッチ回路群とを接続するカラム選択ゲートにおいて、活性化するゲートを選択するための回路ブロックである。第一及び第二のロウデコーダＸＤＥＣ１、ＸＤＥＣ２は、活性化するメモリセルの選択を行う回路ブロックである。第一のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２８：１２］に応じて、１３１０７２（＝２１７）本のワード線ＷＬ［１３１０７１：０］から一本を選択して、活性化する回路ブロックである。第二のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２９］に応じて、２本のビット線選択線ＢＳ［１：０］から一本を選択して、活性化する回路ブロックである。
【００２６】
アレイ電圧ＶＡＲＹは、相変化メモリＰＣＭの外部より、第一のロウデコーダＸＤＥＣ１及び書き換えドライバ（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）に供給される電圧である。ここで、アレイ電圧は後述するように、ベリファイ再書込み動作において、適宜変更される。
【００２７】
本実施例では、メモリアレイＭＡに試し書き領域ＴＲＹを有している。試し書き領域ＴＲＹは、電源投入時にメモリセルに流れる電流値、時間（パルス幅）を変化させることにより複数の条件下で書き込みが行われる（以下、複数の条件下で書き込みを行うことを”試し書き”と呼ぶ。また、試し書きで行われる条件を”試し書き条件”と呼ぶ。）。また、本実施例では、メモリアレイＭＡの上部、中央部、下部の夫々に試し書き領域ＴＲＹ＿Ｕ、ＴＲＹ＿Ｍ、ＴＲＹ＿Ｌを有している。例えば、上部の試し書き領域ＴＲＹ＿Ｕは、ワード線ＷＬ０上のメモリセルである。また、中央部の試し書き領域ＴＲＹ＿Ｍは、ワード線ＷＬ６５５３６上のメモリセルである。さらに、下部の試し書き領域ＴＲＹ＿Ｌは、ワード線ＷＬ１３１０７１上のメモリセルである。なお、この試し書き領域を用いた試し書き動作については、後述する。また、試し書き領域は、本実施例のように３箇所に設ける必要はなく１箇所にまとめておいても良い。
【００２８】
次に、周辺回路ブロックについて説明する。本発明による相変化メモリで扱う記憶情報、コマンド信号、アドレス信号の各々は、入出力線ＩＯ［７：０］からグローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）もしくは出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）を介して授受される。ここで、入出力線群ＩＯ[７：０]は、図１に記載の制御バスＭＣＯＮＴ、アドレスバスＭＡＤＤ、データバスＭＤａｔａを共通化した信号線群である。グローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）は、制御信号群ＣＴＬ１により制御される。記憶情報は、さらにグローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）もしくは出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）と入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ  ＆  Ｌａｔｃｈｅｓ）との間を、対応するグローバル・バスＧＢＵＳ１もしくはグローバル・バスＧＢＵＳ２を介して転送される。入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ  ＆  Ｌａｔｃｈｅｓ）は、制御信号群ＣＴＬ２により制御される。コマンド信号は、グローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）からチップ内部バスＩＢＵＳを介してコマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）に転送される。また、アドレス信号ＩＡ［３０：０］は、同じくチップ内部バスＩＢＵＳを介して、アドレス・バッファ群及びラッチ群に転送される。具体的には、アドレス信号ＩＡ［１１：０］は、カラム・アドレス・バッファ群及びラッチ群（Ｙ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送される。アドレス信号ＩＡ［３０：１２］は、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送される。
【００２９】
コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）は、さらに、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）から出力されたメモリ・プレーン選択信号ＰＳ［１：０］と、複数の制御信号に応じて、制御信号群ＣＴＬ１〜ＣＴＬ４を相変化メモリの各ブロックに分配する。複数の制御信号は、具体的には、コマンド・ラッチ起動信号ＣＬＥ、アドレス・ラッチ起動信号ＡＬＥ、チップ起動信号ＣＥＢ、読み出し起動信号ＲＥＢ、書き込み起動信号ＷＥＢ、書き込み保護信号ＷＰＢ、レディー／ビジー信号ＲＢＢである。コマンド・ラッチ起動信号ＣＬＥは、コマンド信号を一時的に格納する前述のコマンド・レジスタを活性化するための信号である。アドレス・ラッチ起動信号ＡＬＥは、アドレス信号を一時的に格納する前述のアドレス・バッファ群及びラッチ群を活性化するための信号である。チップ起動信号ＣＥＢは、相変化メモリ・チップを選択するための信号である。読み出し起動信号ＲＥＢは、チップ内部でカラム・アドレスを発生しながら、前述の出力ドライバを活性化して、記憶情報を出力するための信号である。書き込み起動信号ＷＥＢは、記憶情報、コマンド信号、アドレス信号を受信するための信号である。書き込み保護信号ＷＰＢは、電源立上げ時における不慮の書き込み動作を防ぐための信号である。レディー／ビジー信号ＲＢＢは、チップ内部の状態が読み出し動作や書き込み動作の最中であるか否かを通知する信号である。
【００３０】
コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）は、更に、ベリファイ回数レジスタＶＥＲＲＥＧ及び条件設定レジスタＣＤＲＥＧを有する。ベリファイ回数レジスタは、試し書き動作の際に、ある条件での書き込みにおいて、何回ベリファイを行ったかを示すレジスタである。また、条件設定レジスタＣＤＲＥＧは、書き込みの条件（メモリセルに流す電流量、期間）をどれくらいにするかを設定するレジスタである。
【００３１】
ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）は、メモリ・プレーン選択信号ＰＳ［１：０］に応じて、アドレス信号ＩＡ［２９：１２］をメモリ・プレーンＰＬ０〜ＰＬ１に転送するための回路ブロックである。転送先のメモリ・プレーンは内部アドレス信号ＰＡ０［１１：０］と同様に、内部アドレス信号ＰＡ［２９］に応じて発生されたメモリ・プレーン制御信号ＰＳ０、ＰＳ１によって選択される。
【００３２】
《メモリアレイの構成》
図３は、図１に示したメモリアレイＭＡの詳細な構成例を示す図である。ここでは、一回の読み出し動作や書き込み動作でアクセスされるメモリセルの単位を、以下ではページと呼ぶ。図３のメモリアレイＭＡは、２６２１４４（＝２１８）本のページを有する。それぞれのページは、２ｋＢｙｔｅのメイン領域と６４Ｂｙｔｅのスペア領域からなり、これらを合計すると２１１２ｋＢｙｔｅの規模である。このような特徴のメモリアレイＭＡについて、以下に詳細に説明する。
【００３３】
メモリアレイＭＡは、３３７９２（＝（２１４＋２９）×２）本のビット線と１３１０７２（＝２１７）本のワード線との交点に配置されたメモリセルＭＣ００〜ＭＣ（＝２１７−１）１６８９５１とマルチプレクサ群ＭＵＸＢで構成される。メモリセルの各々は、カルコゲナイド材料を用いた記録層の機能を有する相変化抵抗素子Ｒと、メモリセル選択用のダイオードＤが、対応するビット線とワード線との間で直列接続された構成である。なお、図３には試し書き領域が記載されていないが、メモリセルの構成は、同じである。
【００３４】
マルチプレクサ群ＭＵＸＢは、１６８９６（＝２１４＋２９）個のセンスアンプ（詳細は後述する）に対応する、マルチプレクサＭＵＸ０〜ＭＵＸ１６８９５で構成される。マルチプレクサＭＵＸ０〜ＭＵＸ１６８９５の各々は、例えばマルチプレクサＭＵＸ０のように、２本のビット線ＢＬ００〜ＢＬ０１から一本をビット線選択信号ＢＳ［１：０］に応じて選択して、共通データ線ＣＤ０に接続する回路である。
【００３５】
図３には、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）も記載されている。センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）は、１６８９６（＝２１４＋２９）個のマルチプレクサＭＵＸ０〜ＭＵＸ１６８９５に対応する、読み書き回路ＲＷ０〜ＲＷ１６８９５で構成される。読み書き回路ＲＷ０〜ＲＷ１６８９５の各々は、例えば読み書き回路ＲＷ０のように、共通データ線ＣＤ０とデータ線対Ｄ０Ｔ／Ｂとの間に配置される。読み書き回路ＲＷ０は、センスアンプＳＡと書換えドライバＷＤとで構成される。
【００３６】
<<センスアンプ及び書き換えドライバの構成>>
以下では、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）の具体的な構成例を説明する。図４は、一例として読み書き回路ＲＷ０内のセンスアンプＳＡが示されている。まず、センスアンプＳＡは、プリチャージ回路ＰＣＣ、クロスカップル型ラッチアンプＣＣＬ、伝達ゲートＲＧからなる公知の回路構成である。
【００３７】
プリチャージ回路ＰＣＣは、３つのＮＭＯＳトランジスタで構成され、待機時にデータ線イコライズ信号ＤＬＥＱが電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰに駆動されることにより活性化されて、データ線対Ｄ０Ｔ、Ｄ０Ｂを基準電圧ＶＤＲ（ここでは、例えばＶＤＤ／２）に駆動する。
【００３８】
クロスカップル型線ラッチアンプＣＣＬは、２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとで構成される。待機時において、共通ソース線ＣＳＰ、ＣＳＮはデータ線対Ｄ０Ｔ、Ｄ０Ｂと同じプリチャージ電圧（ここでは、基準電圧ＶＤＲ）に駆動される。一方、読み出し動作において、選択されたメモリセルが記憶する情報に応じた信号がデータ線Ｄ０Ｔに発生されると、共通ソース線ＣＳＰが電源電圧ＶＤＤ、共通ソース線ＣＳＮが接地電圧ＶＳＳに駆動されることにより活性化されて、データ線対Ｄ０Ｔ、Ｄ０Ｂに発生した微小信号を増幅する。
【００３９】
伝達ゲートＲＧは、クロスカップル型センスラッチとメモリセルアレイとの間に挿入された２つのＮＭＯＳトランジスタで構成される。読み出し動作において、伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２が昇圧電圧ＶＰＰに駆動されることにより活性化されて、共通データ線ＣＤ０及び参照電圧ＶＲＥＦ（ここでは、例えばＶＤＤ／２）とクロスカップル型ラッチアンプとを接続して、選択メモリセルから読み出した信号をクロスカップル型センスラッチに転送する。なお、データ線イコライズ信号ＤＬＥＱ、共通ソース線ＣＳＰ、ＣＳＮ、伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２は、制御信号群ＣＴＬ４の構成要素である。
【００４０】
図５は、書き換えドライバＷＤの構成を示している。この書き換えドライバは、試し書きに必要な複数の条件を作り出すことができるのが特徴である。まずリセット動作では、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）から供給される電流選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに応じてメモリセルに流れる電流Ｉｒｓｔの大きさを制御するとともに、同じくコマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）から設定された電流印加時間ＷＩＤＴＨ＿ＲＳＴに応じて流れる期間を制御することが可能である。また、セット動作においては、電流の大きさは変更せずに、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）から設定された電流印加時間ＷＩＤＴＨ＿ＳＥＴに応じて流れる期間のみを制御する。これは、セット動作は結晶化動作のため熱を与える期間を変更する方がより効果が大きいためである。しかしながら、結晶化温度も最適な値があるため、多少回路規模は大きくなるが、リセット動作と同様に、流れる電流の大きさを制御しても構わない。
【００４１】
この書換えドライバの基本構成は、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２、ＭＮ７３からなる２つのカレントミラー回路である。まず、カレントミラー回路の構成について説明する。
【００４２】
第１のカレントミラー回路は、トランジスタＭＮ７１とＭＮ７３の組み合わせで形成される構成である。トランジスタＭＮ７１とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７１０、ＭＰ７１１が直列に挿入される。トランジスタＭＰ７１０のゲートには、バイアス電圧ＶＢＩＡＳ１が入力される。また、トランジスタＭＰ７１１のゲートには、セット起動信号ＳＥＴ＿ＥＮとデータ線Ｄ０Ｔが入力された二入力ＮＡＮＤ回路ＮＤ７０の出力信号が入力される。このような構成により、メモリセルを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌをセット動作に必要な値Ｉｓｅｔに制御する。また、セット起動信号ＳＥＴ＿ＥＮは、セットタイマＴＩＭ＿ＳＥＴにより制御される。セットタイマＴＩＭ＿ＳＥＴは、内部書き込みイネーブル信号ＩＷＥが活性化された後、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）から設定された電流印加時間ＷＩＤＴＨ＿ＳＥＴをカウントし、その間、セット起動信号ＳＥＴ＿ＥＮを活性化する。これにより、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）から設定された電流印加時間ＷＩＤＴＨ＿ＳＥＴに応じた期間分、メモリセルにセット用の電流が流れるようになる。
【００４３】
第２のカレントミラー回路は、トランジスタＭＮ７２とＭＮ７３の組み合わせで形成される構成である。トランジスタＭＮ７２とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７２０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４と、ＭＰ７２１が直並列に挿入される。ここで、並列接続されたトランジスタのゲート幅は、トランジスタＭＰ７２０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４の順に大きく設定されている。トランジスタＭＰ７２０のゲートには、接地電圧ＶＳＳが入力される。また、トランジスタＭＰ７２２、ＭＰ７２３、ＭＰ７２４のゲートには、電流選択信号ＬＳ１Ｂ〜ＬＳ３Ｂが夫々入力される。さらに、トランジスタＭＰ７２１のゲートには、リセット起動信号ＲＳＴ＿ＥＮとデータ線Ｄ０Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７１の出力信号が入力される。このような構成により、メモリセルを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌを制御する。具体的には、図６に示されるようにリセット条件Ａとする場合には、トランジスタＭＰ７２０が導通することによりリセット電流Ｉｒｓｔは、Ｉｒｓｔ０に設定される。リセット条件Ｂにてメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２２が夫々導通することにより、リセット電流Ｉｒｓｔは、（ｍ＋１）×Ｉｒｓｔ０に設定される。リセット条件Ｃにて書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２３が夫々導通することにより、リセット電流Ｉｒｓｔは、（ｋ＋１）×Ｉｒｓｔ０に設定される。リセット条件Ｄにて書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２４が夫々導通することによりリセット電流Ｉｒｓｔは、（ｊ＋１）×Ｉｒｓｔ０に設定される。ここで、係数ｍ、ｋ、ｊは、ｍ＜ｋ＜ｊの関係に設定されている。よって、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）により指定されたリセット条件により様々な電流の大きさをメモリセルに流すことが可能となる。なお、リセット電流Ｉｒｓｔは、セット電流Ｉｓｅｔよりも大きな値となるように設定される。
【００４４】
また、第1のカレントミラー回路と同様にリセットタイマＴＩＭ＿ＲＳＴを用いてメモリセルに電流を流す期間を制御することが可能である。
【００４５】
以上のように、第２のカレントミラー回路は、ゲート幅の異なるトランジスタＭＰ７２０、７２２、７２３及び７２４を並列に接続し、電流選択信号に応じて導通させるトランジスタを選択する点に特徴がある。このような構成により、最適のリセット電流を供給することが可能となる。なお、トランジスタＭＰ７２０は導通状態であるため、取り除いても良い。
【００４６】
<<試し書き動作>>
続いて、図７を用いて試し書き動作について説明する。図７は、試し書き動作のフローチャートを示す。電源投入後、メモリ・コントローラＭＥＭ＿ＣＯＮＴと相変化メモリの初期設定を行う。この中で、試し書き領域への記憶情報‘１’書込み、すなわちセット動作を行い、試し書き領域のメモリ素子をセット状態とする。この後、メモリ・コントローラは、管理ＴＡＢＬＥ内の条件テーブルＣＤＴＡＢＬＥから記憶情報‘０’の試し書き条件、すなわちリセット試行条件を読み出す。
【００４７】
図８は、上述の試すべき条件を管理する条件テーブルＣＤＴＡＢＬＥの詳細図である。ここで、縦軸は、リセット電流、横軸は、期間を示している。ジグザグの矢印は、どのような順序で試し書きの条件を変化させるかを示しており、コントローラＣＯＮＴは、条件テーブルＣＤＴＡＢＥＬに従って、動作を行う。この例では、パルス幅300ns/リセット条件Ａから開始し、順にパルス幅400ns/リセット条件Ａ⇒パルス幅200ns/リセット条件Ｂといったように上述の動作を繰り返す。図示されるように、ここに示される条件のすべてを実行する必要はない。例えば、パルス幅が100nsでリセット条件Ａ(最も電流が小さい)では、明らかにリセットができないことがわかっている場合であれば、その部分を試す必要はない。また、条件テーブルＣＤＴＡＢＬＥは、複数の試し書き領域がある場合は、どの試し書き領域への試し書き動作が終了しているかを管理する。ここでは、最初のため、コントローラＣＯＮＴは、パルス幅300ns/リセット条件Ａを選択し、また、その条件を読み出す。（後の説明のため、TRY_Uが”未”となっていないがここでは、”未”となっているものとする)。
【００４８】
図７に戻り、試し書きの動作の続きを説明する。コントローラＣＯＮＴは、読み出した条件(300ns/条件Ａ)にて、相変化メモリＰＣＭに対し、上部試し書き領域ＴＲＹ＿Ｕへの試し書きコマンドを発行する。この発行方法は後述する。相変化メモリＰＣＭは、試し書きコマンドを受けた後、試し書きコマンドに含まれる条件で、上部試し書き領域ＴＲＹ＿Ｕに対してリセット動作を行う。また、相変化メモリＰＣＭは、リセット動作では、所望の抵抗値まで上がったか否かを判定するベリファイ動作を行う。このベリファイ動作は、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）により制御され、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）は、その条件下で何回ベリファイを行ったかをコマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）内に含まれるベリファイ回数レジスタＶＥＲＲＥＧに格納する。相変化メモリＰＣＭは、リセット動作が終了した時点でメモリ・コントローラＭＥＭ＿ＣＯＮＴに通知する。なお、記憶情報‘０’の再書込みは、毎回同じ動作条件で行っても良いし、図５に示されているアレイ電圧ＶＡＲＹを徐々に上げながら実行しても良い。
【００４９】
相変化メモリＰＣＭからの通知を受けて、メモリ・コントローラは、状態読み出しコマンドを発行し、ベリファイ回数レジスタＶＥＲＲＥＧから何回ベリファイを行ったかを読み出し、図８に示される条件テーブルＣＤＴＡＢＬＥに書き込む。この例では、５回であったことを示す（ＴＲＹ＿Ｕ：５）。これで、一つの書き込み条件についての試し書き動作が終了する（７００）。
【００５０】
続いて、次の書き込み条件が未実施であるかをチェックする。ここでは、次の400ns/条件Ａが未実施であるため、再度、試し書きを行うため、相変化メモリＰＣＭに対して、試し書きコマンドを発行する。以下、同様の動作７００を必要な条件について行う。
【００５１】
ここで、所定の条件下におけるベリファイ回数を条件テーブルＣＤＴＡＢＬＥに格納し、本実施例のように履歴を取るとよい。履歴を取り、学習することにより、明らかにリセットができない条件がわかり、試し書き動作で行うべき条件を少なくすることが可能となる。
【００５２】
このように上部試し書き領域ＴＲＹ＿Ｕに対する試すべきすべての条件が終了した後、他の領域が未実施でないかを確認する。ここでは、中央部試し書き領域ＴＲＹ＿Ｍが未実施のため、メモリ・コントローラＭＥＭ＿ＣＯＮＴは、中央部試し書き領域ＴＲＹ＿Ｍへの同様の動作を開始する。さらには、その後に下部試し書き領域ＴＲＹ＿Ｌに対して同様の試し書き動作を行う。
【００５３】
すべての試し書き領域ＴＲＹへの試し書き動作が終了した時点で、メモリ・コントローラＭＥＭ＿ＣＯＮＴは、管理テーブルにある各条件下でのベリファイ回数をチェックし、最も適切なリセット条件及び期間を決定する。その後、決定したリセット条件、期間を相変化メモリＰＣＭのコマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）内にある条件設定レジスタＣＤＲＥＧに登録するための条件設定コマンドを発行し、書き込み条件を設定する。これで、リセット動作検証及び動作条件最適化が終了する。
【００５４】
続いて、セット動作についてもリセット動作と同様に、上部、中央部、下部の試し書き領域ＴＲＹに対して行い、条件設定を行う。図９は、条件テーブルＣＤＴＡＢＬＥのうち、セット条件を管理するテーブルである。セット動作を行う場合は、入出力線Ｉ／Ｏ［７：０］を介して相変化メモリに、記憶情報”１”を出力すればよい。なお、本実施例では、セット動作は、期間のみで行っているので、その試し書き動作を行う期間を短くすることが可能である。セット動作が終了した段階で、試し書き動作が終了する。また、記憶情報‘１’の再書込みは、毎回同じ動作条件で行っても良いし、図５に示されているアレイ電圧ＶＡＲＹを徐々に上げながら実行しても良い。
【００５５】
図１０は、一例として上部試し書き領域に対するリセット動作の試し書き動作の各信号の波形を示している。まず、メモリ・コントローラは、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の試し書きコマンド信号ＰＲＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の試し書きコマンド信号ＰＲＧ１が相変化メモリＰＣＭに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、上部試し書き領域ＴＲＹ＿Ｕを示すアドレスをカラム・アドレスとして２回（ＣＡ１、ＣＡ２）、ロウ・アドレスとして３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動して、リセット動作に対応する”０”の記憶情報Ｄｉｎ（Ｎ）〜Ｄｉｎ（Ｍ）を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力する。続いて、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動して、第二の試し書きコマンド信号ＰＲＧ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の試し書きコマンド信号ＰＲＧ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、試し書き動作が行われる。なお、試し書き動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。書き換え動作を終えて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、状態読み出しコマンド信号ＲＤＳを入力する。状態読み出しコマンド信号ＲＤＳは、書き込み起動信号ＷＥＢの立ち上がりエッジにてチップ内部に取り込まれる。さらに、読み出し起動信号ＲＤＢに同期して、ベリファイを行った回数ＲＩＯ０が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）から出力される。
【００５６】
以上のように試し書きを行うことにより、製造時の条件や書き換え回数による熱履歴による書き換え条件の変化に合わせて最適なリセット条件・セット条件の設定が可能となり、結果としてベリファイ回数が少なくなり、安定動作・高速動作が可能となる。また、メモリアレイＭＡの上部、中央部、下部の3箇所に試し書きを行い、それぞれの結果をみるため、メモリアレイが大規模となった時も位置による書き換え条件の変化も考慮に入れることができ、全体として最も適切な条件とすることが可能となる。
【００５７】
なお、メモリアレイの位置による変動を考慮する必要がない場合は、試し書き領域を3箇所に設ける必要はなく、1箇所のみに設けてもいいことはいうまでもない。
【実施例２】
【００５８】
次に本発明の実施例２について説明する。相変化実施例２のシステムでは、図１１に示すようにメモリ・コントローラＭＥＭ＿ＣＯＮＴ内にアドレス代替回路ＲＥＰを有する。アドレス代替回路ＲＥＰは、相変化メモリＰＣＭへ書き込みを行った際に、書き込みが失敗したか否かをチェックし、失敗した場合に、そのアドレスを不良アドレスとして管理し、当該不良アドレスに対してどのアドレスに変換するかを管理する。アドレス代替回路ＲＥＰには、製造時のテストにより判別された不良アドレス及びその置換先アドレスも登録される。
【００５９】
相変化素子では、製造時は書き込みができない、すなわち不良メモリセルであっても、何回か書き込み電流を印加することにより、素子特性が変化し、抵抗変化が大きくなる、すなわち正常に動作する場合がある。本実施例では、その特性を生かし、中央処理装置ＣＰＵからのアクセスがない期間に、アドレス代替回路ＲＥＰで管理される不良アドレスに対して、書き込みを行い、書き込みが失敗したかを再チェックし、書き込みが成功した場合には、不良アドレスの管理から外して、使用可能にすることを特徴とする。
【００６０】
具体的な動作を図１２を用いて説明する。まず、メモリ・コントローラＭＥＭ＿ＣＯＮＴは、中央処理装置ＣＰＵからのアクセスがない期間に、アドレス代替回路で管理される不良アドレスを読み出し、第一の書き込みコマンド、アドレス、記憶情報を出力する。更に、続いて第二の書き込みコマンドを発行する。相変化メモリＰＣＭは、メモリ・コントローラＭＥＭ＿ＣＯＮＴからの出力を受けて、レディ／ビジー信号を立ち下げるとともに、当該不良アドレスに対し書き込み動作を行う。当該書き込み動作内には、ベリファイ動作を含み、その行った回数をベリファイ回数レジスタＶＥＲＲＥＧに格納する。その後、レディー／ビジー信号を立ち上げる。レディー／ビジー信号が立ち上がったのを受けて、コントローラＣＯＮＴは、状態読み出しコマンドを発行し、ベリファイ回数レジスタＶＥＲＲＥＧ内のベリファイ回数を読み出す。このベリファイ回数があらかじめ定められた回数より大きい場合は、書き込みに失敗したと判断し、その動作を終了する。一方、読み出したベリファイ回数が所定の回数より小さい場合は、書き込みに成功した（復活した）と判断する。ここで、単にアドレス代替回路ＲＥＰ内の不良アドレスとしての管理からはずすと、次回アクセスがきた場合に、アドレス代替処理が行われず、異なる情報が読み出されることになる。よって、書き込みに成功した場合は、コントローラＣＯＮＴは、アドレス代替回路ＲＥＰより置換先のアドレスに格納される情報を読み出すため、相変化メモリＰＣＭに読み出しコマンドを発行する。その後、読み出された情報を復活したメモリセルのアドレスに対する第一、第二の書き込みコマンドを発行し、情報を書き込む。この処理が終了した時点で、アドレス代替回路ＲＥＰの不良アドレスとしての管理から外す。
【００６１】
以上の動作により、出荷後にユーザーの手元において、不良メモリセルの特性改善が自動的に行われ、メモリ容量を補充することが可能となる。このような機能は、特に大容量のストレージ用途で有益である。大容量のストレージ用途では、ある程度の不良を許容してチップを出荷することが多い。このような形態のメモリは、Ｍｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙと呼んで認知されている。従来は、書換え回数の上限に達したメモリセルから使用不可能になるので、メモリ容量は減少の一途を辿る。しかし、本実施例の機能を用いれば、メモリセルを補填することが可能となり、メモリ容量の減少を抑制することが可能となる。
【００６２】
なお、本実施例では、書き込み動作を失敗したか否かをベリファイ回数レジスタＶＥＲＲＥＧに格納されたベリファイ回数にて判断したが、書き込みに成功したか否かを示すフラグを別途設け、それにより判断してもよい。
【実施例３】
【００６３】
続いて、本発明の実施例３について説明する。実施例３によるメモリステムを示す図１３の構成は、実施例１の図１に対して、メモリ・コントローラＭＥＭ＿ＣＯＮＴ内に温度計ＴＭＰを有している点が相違する。相変化メモリＰＣＭは、与えられた熱量にて相変化素子の状態を変化させるため、周囲温度の影響を受けやすい。すなわち、周囲温度の変化により最適な書き込み条件が変化する。本実施例では、温度計ＴＭＰにて、周囲温度を観測し、周囲温度が変化したことを検出した際に、温度計ＴＭＰよりコントローラＣＯＮＴへ通知がされる。コントローラＣＯＮＴは、その通知を受けた際に、実施例１に示した試し書きの動作を行い、最適な条件を再設定する。
【００６４】
このようにすることにより、システムが動作中であっても、最適な書き込み条件を維持することが可能となる。
【００６５】
なお、本実施例では、周囲温度の変化を温度計ＴＭＰにて管理して試し書き動作のトリガとしているが、タイマ等により定期的に試し書き動作を行うことにより、周囲温度の変化に対応することも可能である。
【００６６】
また、温度計ＴＭＰにて計測された温度と、その温度のときに行った試し書きの結果を関連付けて条件テーブルＣＤＴＡＢＬＥに保持することにより、各温度における最適条件の履歴が残り、その履歴を用いて、各温度における最適条件の設定を行うことが可能となる。
【実施例４】
【００６７】
続いて実施例４について説明する。実施例３は、メモリ・コントローラＭＥＭ＿ＣＯＮＴと相変化メモリＰＣＭが比較的近い位置に存在するシステムに適している一方、メモリ・コントローラＭＥＭ＿ＣＯＮＴと相変化メモリＰＣＭが離れた場所に位置している場合は、好ましくない。なぜならば、メモリ・コントローラＭＥＭ＿ＣＯＮＴ内で温度を検出したとしても、相変化メモリＰＣＭが離れた位置にある場合は、その周囲温度は異なっているためである。このような場合、周囲温度の影響を受ける相変化メモリＰＣＭ内に温度計を設けて、相変化メモリＰＣＭからメモリ・コントローラＭＥＭ＿ＣＯＮＴに温度変化を通知する構成としてもよいが、その場合、メモリ・コントローラＭＥＭ＿ＣＯＮＴとのインターフェースを変更したり、温度計を特別に設けるなど、汎用性が失われる可能性がある。そこで、本実施例では、図１４に示されるように相変化メモリＰＣＭと近い位置に別のチップに形成された温度センサーＴＭＰを配置する構成を採用する。ＳＯＣと温度センサーＴＭＰとは、センサ・インタフェイスＳＩＦで結ばれる。このセンサ・インタフェイスＳＩＦは、ＳＯＣと相変化メモリＰＣＭとの距離に応じて有線であっても良いし、無線であっても良い。これにより、相変化メモリＰＣＭにはなんら変更を加えることなく、実現することが可能となる。
【００６８】
具体的な動作を図１５を用いて説明する。まず、ＳＯＣより相変化メモリＰＣＭの近傍に位置する温度センサＴＭＰに対してセンシング指令を通知する。温度センサは、センシング指令を受けるまでは、インターフェース部以外の部分は、スリープモードとなっており、低消費電力を実現している。温度センサＴＭＰは、センシング指令を受けることにより、スリープモードから復帰し、周囲温度をセンスし、そのセンシング結果をＳＯＣに返答する。その後、再びインターフェース部以外の部分はスリープモードに入る。一方、センシング結果を受けたＳＯＣは、その温度変化を検出し、必要であれば、実施例１に示されるような試し書き動作を開始する。これにより、メモリ・コントローラＭＥＭ＿ＣＯＭＴと相変化メモリＰＣＭの位置が離れている場合であっても、相変化メモリＰＣＭの周囲温度の変化に対して最適な書き込み条件を設定可能となる。
【実施例５】
【００６９】
続いて実施例５について説明する。実施例１〜実施例４で述べた試し書き動作では、ベリファイ再書込み動作とは異なる制御因子の値を変化させていた。すなわち、リセット動作においては、ベリファイ再書込みの制御因子であるアレイ電圧ＶＡＲＹの設定が一意に設定されていたのに対して、試し書き動作では図８に示すように、リセット電流の駆動能力やパルス幅を変化させてきた。しかし、リセット電流の駆動能力やパルス幅が変化すれば、それに応じたアレイ電圧ＶＡＲＹの設定が存在する。本実施例では、アレイ電圧ＶＡＲＹの最適設定を実現する方法を提供する。
【００７０】
図１６は、本実施例による相変化メモリの要部回路のブロック図を示している。前述した図２の構成との相違点は、コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）に電圧設定レジスタＶＲＥＧと、その出力信号であるアレイ電圧制御信号ＶＡＣＳＩＧが入力されたアレイ電圧制御回路ＶＡＣＴＬを追加した点にある。アレイ電圧設定レジスタＶＡＲＥＧの値は、ベリファイ回数レジスタＶＥＲＲＥＧ及び条件設定レジスタＣＤＲＥＧの値に応じて設定される。このような構成により、より確実に書込み動作を実現することができる。
【００７１】
また、アレイ電圧制御回路ＶＡＣＴＬの階調は、一定である必要はなく、試し書き動作と通常動作とで、異なる値に設定することも可能である。例えば、試し書き動作では０．２ボルト以下、より好ましくは０．１ボルト以下の細かい電圧刻みで行って、抵抗値が変化する動作電圧を正確に求める。その上で、通常動作でのベリファイ再書込み動作では、それより少し小さい階調数、例えばベリファイ後は０．３ボルトの電圧刻みで電圧を上げながら書き込むと、ベリファイ回数を減らすことができる。このような制御により、書込み時間を短縮することが可能となる。
【００７２】
以上、実施例に従って説明してきたが、本発明の趣旨を逸脱しない限り、様々な変更が可能である。例えば、中央処理装置ＣＰＵとメモリ・コントローラＭＥＭ＿ＣＯＮＴは、異なるチップで形成してもよいし、さらには、メモリ・コントローラＭＥＭ＿ＣＯＮＴと相変化メモリＰＣＭを一つの装置とし、所謂、ＳＳＤ（ソリッド・ステート・ディスク）のような構成としてもよい。また、試し書きの順序を制御するコントローラ部分を相変化メモリＰＣＭ内に設け、管理テーブルＴＡＢＬＥ等のメモリを図２に示されるメモリアレイＭＡ内の素子を用いてもよい。ここで、管理テーブルＴＡＢＬＥを、ＳＯＣに内蔵されたＲＡＭ（ランダム・アクセス・メモリ）に一時的に構築することによって、管理テーブルへの読み書き動作時間を短縮することができる。より木目細かな制御を行うために大きな管理テーブル容量を必要とする場合は、内蔵ＲＡＭの他に、外付けのＲＡＭを追加すればよい。
【００７３】
また、図２のメモリアレイＭＡを積層構造とし、大容量を実現してもよい。その場合、製造時の各層の熱履歴が異なるため、層毎に試し書き領域ＴＲＹを設け、層毎に書き込み条件を変化させるとよい。
【００７４】
さらに、これまで説明してきた実施例では、動作条件や周囲温度を逐一監視しながら、管理テーブルに従って最適な動作条件を設定していたが、監視内容は、この限りではない。例えば図１の管理テーブルに、メモリセルへの書込み回数を計数する領域を設けると共に、コントローラが書込み回数に応じた最適動作条件を導出することによって、新たな書込み動作条件を設定することも可能である。このような制御によって、より高信頼な相変化メモリシステムを実現することが可能となる。なお、上記の最適動作条件の導出に用いる式を、相変化メモリＰＣＭに記憶するようにしておけば、このような機能追加による管理テーブル増大を抑制することができる。
実施例１の説明では、試し書き領域ＴＲＹ＿Ｕ、ＴＲＹ＿Ｍ、ＴＲＹ＿Ｌを固定としたが、特に制限はない。例えば、ユーザー情報が書き込まれていない領域を使って試し書きを行えば、メモリを効率良く使用することができる。
【００７５】
ＳＯＣと相変化メモリＰＣＭとの間で、試し書きの制御を行ってきたが、試し書き制御の範囲は、特に制限はない。昨今、大抵の情報端末はインターネット網に接続されているので、コントローラＣＯＮＴが試し書きによって得られた情報を特定のデータセンタに送ることにより、特定のデータセンタをマスタとして制御することも可能である。例えば、このデータセンタをチップベンダが運営するのであれば、顧客から得られた最適動作条件や不良情報を分析して、出荷したチップの不良が拡大する前に、試し書きの指令を全ユーザーに通知することができる。これによって、ユーザーは予期せぬ故障を未然に防ぐことが可能となり、高信頼なメモリシステムを構築することができる。また、コントローラＣＯＮＴが他のメモリシステムから特定のデータセンタに送信した試し書き情報を読み出し、自分自身の書き込み条件の決定に用いることも可能である。これにより、例えば、同じウェハ・ロットで製造された他の相変化メモリＰＣＭの情報も得ることができ、より高信頼のメモリシステムを構築することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１の半導体装置における相変化メモリシステムの構成の例を示す図である。
【図２】図１に記載の相変化メモリの構成の例を示す図である。
【図３】図２に記載の相変化メモリにおいて、メモリアレイの構成の例を示す図である。
【図４】図２に記載の相変化メモリにおいて、センスアンプの構成の例を示す図である。
【図５】図２に記載の相変化メモリにおいて、書き換えドライバの構成の例を示す図である。
【図６】図５に記載の書き換えドライバにおいて、リセット動作における動作の例を示す図である。
【図７】図１に記載の相変化メモリシステムにおいて、試し書き動作のシーケンスの例を示すフローチャートである。
【図８】図１に記載の条件テーブルＣＤＴＡＢＬＥの例を示す図である。
【図９】図１に記載の条件テーブルＣＤＴＡＢＬＥの例を示す図である。
【図１０】図１に記載の相変化メモリにおいて、上部試し書き領域に対するリセット動作の試し書き動作の信号波形の例を示す図である。
【図１１】本発明の実施例２の半導体装置における相変化メモリシステムの構成の例を示す図である。
【図１２】図１１に記載の相変化メモリシステムにおいて、不良アドレスへの試し書き動作のシーケンスの例を示すフローチャートである。
【図１３】本発明の実施例３の半導体装置における相変化メモリシステムの構成の例を示す図である。
【図１４】本発明の実施例４の半導体装置における相変化メモリシステムの構成の例を示す図である。
【図１５】図１４に記載の相変化メモリシステムにおいて、温度測定と試し書き動作のシーケンスの例を示すフローチャートである。
【図１６】本発明の実施例５の半導体装置における相変化メモリのアレイの構成の例を示す図である。
【符号の説明】
【００７７】
ＰＣＭ  相変化メモリ、
ＣＰＵ  中央処理装置、
ＭＥＭ−ＣＯＮＴ  メモリ・コントローラ、
ＳＯＣ  半導体チップ、
ＴＡＢＬＥ  管理テーブル、
ＣＤＴＡＢＬＥ  条件テーブル、
ＣＯＮＴ−ＲＥＧ  コントロールレジスタ、
ＰＡＤＤ  アドレスバス、
ＰＤＡＴＡ  データバス、
ＭＤａｔａ  データバス、
ＭＲＢＢ  ビジー信号バス、
ＰＬ０、ＰＬ１  メモリ・プレーン、
ＭＡ  メモリアレイ、
ＹＤＥＣ  カラムデコーダ、
ＸＤＥＣ１、ＸＤＥＣ２  ロウデコーダ、
Ｄ［１６８９５：０］、Ｄ０Ｔ／Ｂ〜Ｄ１６８９５Ｔ／Ｂ  データ線対、
ＩＡ［３０：０］  アドレス信号、
ＰＡ０［２９］、ＰＡ０［２８：１２］  内部アドレス信号、
ＷＬ［２１７−１：０］  ワード線、
ＢＳ［１：０］  ビット線選択線、
ＣＴＬ１〜ＣＴＬ４  制御信号群、
ＶＡＲＹ  アレイ電圧、
ＩＯ［７：０］  入出力線、
ＣＬＥ  コマンド・ラッチ起動信号、
ＡＬＥ  アドレス・ラッチ起動信号、
ＣＥＢ  チップ起動信号、
ＲＥＢ  読み出し起動信号、
ＷＥＢ  書き込み起動信号、
ＷＰＢ  書き込み保護信号、
ＲＢＢ  レディー／ビジー信号、
ＰＳ［１：０］  メモリ・プレーン選択信号、
ＭＵＸＢ  マルチプレクサ群、
ＴＲＹ＿Ｕ，ＴＲＹ＿Ｍ，ＴＲＹ＿Ｌ  試し書き領域、
ＶＥＲＲＥＧ  ベリファイ回数レジスタ、
ＣＤＲＥＧ  条件設定レジスタ、
ＶＡＲＥＧ  電圧設定レジスタ、
ＶＡＣＳＩＧ  アレイ電圧制御信号、
ＶＡＣＴＬ  アレイ電圧制御回路、
ＭＢ０〜ＭＢ１６８９５  マルチプレクサ、
ＭＣ００〜ＭＣ（２１７−１）１６８９５１  積層メモリセル群、
Ｒ  相変化抵抗素子、
Ｄ  メモリセル選択用のダイオード、
ＢＬ００〜ＢＬ１６８９５１  ビット、
ＣＤ０〜ＣＤ１６８９５  共通データ線、
ＲＷ０〜ＲＷ１６８９５  読み書き回路、
ＳＡ  センスアンプ、
ＷＤ  書換えドライバ、
ＰＣＣ  プリチャージ回路、
ＣＣＬ  クロスカップル型ラッチアンプ、
ＲＧ  伝達ゲート、
ＤＬＥＱ  データ線イコライズ信号、
ＣＳＰ、ＣＳＮ  共通ソース線、
ＲＧＥ１、ＲＧＥ２  伝達ゲート起動信号、
ＶＢＩＡＳ０、ＶＢＩＡＳ１  バイアス電圧、
ＭＮ７０、ＭＮ７１、ＭＮ７２、ＭＮ７３  ＮＭＯＳトランジスタ、
ＭＰ７００、ＭＰ７０１、ＭＰ７１０、ＭＰ７１１、ＭＰ７１０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４  ＰＭＯＳトランジスタ、
Ｉｃｅｌｌ、Ｉｓｅｔ、Ｉｒｓｔ  メモリセル電流、
ＬＳ１Ｂ〜ＬＳ３Ｂ  電流選択信号、
ＳＥＴ＿ＥＮ  セット起動信号、
ＮＤ７０、ＮＤ７１  二入力ＮＡＮＤ回路、
ＳＥＴ＿ＥＮ  セット起動信号、
ＲＳＴ＿ＥＮ  リセット起動信号、
ＴＩＭ＿ＳＥＴ  セットタイマ、
ＩＷＥ  内部書き込みイネーブル信号、
ＷＩＤＴＨ＿ＳＥＴ、ＷＩＤＴＨ＿ＲＳＴ  電流印加時間、
ＴＩＭ＿ＲＳＴ  リセットタイマ、
ＣＡ１、ＣＡ２  カラム・アドレス、
ＲＡ１、ＲＡ２、ＲＡ３  ロウ・アドレス、
ＰＲＧ１、ＰＲＧ２  書き込みコマンド信号、
ＲＤ１、ＲＤ２  読み出しコマンド信号、
ＲＥＰ  アドレス代替回路、
ＴＭＰ  温度計、
ＳＩＦ  センサ・インタフェイス。
【図１】
2010055699.tif 000003
【図２】
2010055699.tif 000004
【図３】
2010055699.tif 000005
【図４】
2010055699.tif 000006
【図５】
2010055699.tif 000007
【図６】
2010055699.tif 000008
【図７】
2010055699.tif 000009
【図８】
2010055699.tif 000010
【図９】
2010055699.tif 000011
【図１０】
2010055699.tif 000012
【図１１】
2010055699.tif 000013
【図１２】
2010055699.tif 000014
【図１３】
2010055699.tif 000015
【図１４】
2010055699.tif 000016
【図１５】
2010055699.tif 000017
【図１６】
2010055699.tif 000018