(57)【要約】      （修正有）【課題】液滴発生器の数が増加し液滴発生器の密度が増大しても、プリントヘッドダイのレイアウトが複雑化しない流体噴射装置の提供。【解決手段】第１の噴射セル群（１７０４ａ〜１７０４ｃ）及び第２の噴射セル群（１７０４ｄ〜１７０４ｅ）を含む噴射セルと、制御回路（１７００）とを有する流体噴射装置。制御回路（１７００）は、制御信号に応答し、第１の噴射セル群（１７０４ａ〜１７０４ｃ）をイネーブルし、作動させるように構成された第１のシーケンスと、第２の噴射セル群（１７０４ｄ〜１７０４ｅ）をイネーブルし、作動させるように構成された第２のシーケンスとを選択的に開始するように構成される。【選択図】図１９
2010188735.tif 000002
【特許請求の範囲】
【請求項１】
第１の噴射セルバンク及び第２の噴射セルバンクを含む噴射セルと、
制御信号に応答して前記第１の噴射セルバンクをイネーブルし、作動させるための第１のアドレス信号シーケンスと、前記第２の噴射セルバンクをイネーブルし、作動させるための第２のアドレス信号シーケンスとを選択的に生成するように構成された第１のアドレス発生器と
を含み、前記第２のアドレス信号シーケンスは、前記第１のアドレス信号とは無関係に選択的に生成される、流体噴射装置。
【発明の詳細な説明】
【背景技術】
【０００１】
［関連出願の相互参照］
本願は、「Fluid Ejection Device」と題する特許出願第［未割り当て］号、代理人整理番号２００２０９１６８−１、「Fluid Ejection Device With Address Generator」と題する特許出願第［未割り当て］号、代理人整理番号２００２０８７８０−１、「Device With Gates Configured In Loop Structures」と題する特許出願第［未割り当て］号、代理人整理番号２００３１１４８５−１、「Fluid Ejection Device」と題する特許出願第［未割り当て］号、代理人整理番号２００２１０１５２−１、及び「Fluid Ejection Device With Identification Cells」と題する特許出願第［未割り当て］号、代理人整理番号２００２０９２３７−１に関連する。これらの特許出願はいずれも本願と同じ譲受人に譲渡され、本願と同じ日に出願されたものであり、参照により本明細書に完全記載したものとしてその全体を援用する。
【０００２】
［背景］
流体噴射システムの一実施形態であるインクジェットプリントシステムは、プリントヘッド、液体インクをプリントヘッドに供給するインク供給源、及びプリントヘッドを制御する電子コントローラを有する。流体噴射装置の一実施形態であるプリントヘッドは、複数のオリフィス又はノズルを通してインク滴を噴射する。印刷媒体に向けてインクを発射することにより、用紙のような印刷媒体上に画像が印刷される。ノズルは通常、１以上のアレイを成すように構成され、プリントヘッドと印刷媒体が相対移動する際に、ノズルから適当な順番でインクを噴射することによって、文字その他の画像が印刷媒体上に印刷される。
【０００３】
典型的なサーマルインクジェットプリントシステムでは、プリントヘッドは、気化室にある少量のインクを急速に加熱することにより、ノズルを通してインク滴を噴射する。インクは、本明細書において噴射抵抗器と呼ばれる薄膜抵抗等の小型電気ヒータを使用して加熱される。インクを加熱するとインクは気化し、ノズルを通して噴射される。
【０００４】
一滴のインクを噴射するには、プリントヘッドを制御する電子コントローラが、プリントヘッド外部の電源から電流を流す。電流は選択された噴射抵抗器を流れ、対応する選択された気化室内のインクを加熱し、対応するノズルを通してインクを噴射する。既知の液滴発生器は、噴射抵抗器、対応する気化室、及び対応するノズルからなる。
【０００５】
インクジェットプリントヘッドの進化に伴ない、印刷速度及び／又は印刷品質を向上させるために、プリントヘッドの液滴発生器の数は増加している。プリントヘッド１個当たりの液滴発生器数が増加した結果、増加された数の噴射抵抗器に電圧を印加するために、プリントヘッドダイ上に必要とされる入力パッドの数も増加した。プリントヘッドによっては、各噴射抵抗器を対応する入力パッドに接続し、噴射抵抗器に電圧を印加するための電力を供給するものがある。噴射抵抗器の数の増加に伴ない、噴射抵抗器１個につき１個の入力パッドを設けることは不可能になりつつある。
【０００６】
プリミティブを備えた別のタイプのプリントヘッドは、入力パッド１個当たりの液滴発生器の数が大幅に増加されている。１本の電力線で、１つのプリミティブ内の全ての噴射抵抗器に電力が供給される。各噴射抵抗器は、電力線及び対応する電界効果トランジスタ（ＦＥＴ）のドレイン−ソースパスに直列接続される。１つのプリミティブ内の各ＦＥＴのゲートは、独立して電圧を印加することが可能な１本のアドレス線に接続され、そのアドレス線が、複数のプリミティブによって共用される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
製造業者等は、プリントヘッドダイ上の入力パッド数を減らし、液滴発生器数を増やし続けている。入力パッドの少ないプリントヘッドは一般に、入力パッドの多いプリントヘッドに比べてコストが低い。また、液滴発生器の多いプリントヘッドほど、一般に印刷品質及び／又は印刷速度は高くなる。コストを抑えつつ特定のスワス（走査帯）高さを得るためには、液滴発生器の数を増やしても、プリントヘッドダイのサイズを大きく変えることはできない。液滴発生器の密度が増大し、入力パッド数が減少するのにつれ、プリントヘッドダイのレイアウトは益々複雑になる可能性がある。
【０００８】
こうした理由、及び他の理由から、本発明は必要とされる。
【図面の簡単な説明】
【０００９】
【図１】インクジェットプリントシステムの一実施形態を示す図である。
【図２】プリントヘッドダイの一実施形態の一部を示す図である。
【図３】プリントヘッドダイの一実施形態においてインク供給スロットに沿って配置される液滴発生器のレイアウトを示す図である。
【図４】プリントヘッドダイの一実施形態において使用される噴射セルの一実施形態を示す図である。
【図５】インクジェットプリントヘッド噴射セルアレイの一実施形態を示す概略図である。
【図６】プリチャージ噴射セルの一実施形態を示す概略図である。
【図７】インクジェットプリントヘッド噴射セルアレイの一実施形態を示す概略図である。
【図８】噴射セルアレイの一実施形態の動作を示すタイミング図である。
【図９】プリントヘッドダイにおけるアドレス発生器の一実施形態を示す図である。
【図１０Ａ】シフトレジスタ内の１個のシフトレジスタセルを示す図である。
【図１０Ｂ】方向回路を示す図である。
【図１１】アドレス発生器の順方向動作を示すタイミング図である。
【図１２】アドレス発生器の逆方向動作を示すタイミング図である。
【図１３】プリントヘッドダイでの２個のアドレス発生器及び６個の噴射群の一実施形態を示すブロック図である。
【図１４】プリントヘッドダイにおけるアドレス発生器の順方向動作及び逆方向動作を示すタイミング図である。
【図１５】プリントヘッドダイにおけるアドレス発生器、ラッチ回路及び６個の噴射群の一実施形態を示す図である。
【図１５】プリントヘッドダイでのバンク選択アドレス発生器の一実施形態を示す図である。
【図１６】方向回路の一実施形態を示す図である。
【図１７】バンク選択アドレス発生器の一実施形態の順方向での動作を示すタイミング図である。
【図１８】バンク選択アドレス発生器の一実施形態の逆方向での動作を示すタイミング図である。
【図１９】プリントヘッドダイでの２つのバンク選択アドレス発生器及び６個の噴射群の一実施形態を示す図である。
【図２０】プリントヘッドダイでの２つのバンク選択アドレス発生器の一実施形態の順方向動作及び逆方向動作を示すタイミング図である。
【発明を実施するための形態】
【００１０】
［詳細な説明］
下記の詳細な説明では、本明細書の一部を形成する添付の図面を参照する。図面は、本発明を実施すること可能な幾つかの特定の実施形態を例として示している。これに関し、「上」、「下」、「前」、「後ろ」、「先行する」、「後続の」等の方向を示す用語は、説明中の図面（複数の場合もあり）の向きを基準として使用される。本発明の実施形態の構成要素は種々の異なる向きに配置することができるため、それらの方向を示す用語は、制限のためではなく例示のために使用される。また、本発明の範囲を外れることなく、他の実施形態を使用することもでき、また、構造的又は論理的変更を施すことも可能である。したがって、下記の詳細な説明を制限の意味で解釈してはならない。本発明の範囲は添付の特許請求の範囲により規定される。
【００１１】
図１は、インクジェットプリントシステム２０の一実施形態を示している。インクジェットプリントシステム２０は、インクジェットプリントヘッドアセンブリ２２等の流体噴射装置及びインク供給アセンブリ２４等の流体供給アセンブリを含む流体噴射システムの一実施形態である。インクジェットプリントシステム２０は、搭載アセンブリ２６、媒体搬送アセンブリ２８、及び電子コントローラ３０をさらに含む。少なくとも１つの電源３２が、インクジェットプリントシステム２０の種々の電子部品に電力を供給する。
【００１２】
一実施形態として、インクジェットプリントヘッドアセンブリ２２は、複数のオリフィス又はノズル３４を通してインク滴を印刷媒体３６に向けて噴射し、印刷媒体３６に印刷を行うための少なくとも１つのプリントヘッド又はプリントヘッドダイ４０を有する。プリントヘッド４０は、流体噴射装置の一実施形態である。印刷媒体３６には、任意の適当なシート材料が使用され、例えば、紙、カードストック、透明シート、マイラー（Ｍｙｌａｒ）、布等が使用される。通常、ノズル３４は１以上の列又はアレイを成すように構成され、インクジェットプリントヘッドアセンブリ２２と印刷媒体３６が相対移動する際に、ノズル３４から適切な順番でインクを噴射することにより、文字、記号、及び／又は他の図形、あるいは画像を印刷媒体３６上に印刷するように構成される。下記の説明では、プリントヘッドアセンブリ２２からのインクの噴射を例として説明するが、透明な流体を含めて、他の液体、流体、又は流動性材料をプリントヘッドアセンブリ２２から噴射してもよい。
【００１３】
流体供給アセンブリの一実施形態であるインク供給アセンブリ２４は、プリントヘッドアセンブリ２２にインクを供給する働きをするため、インクを格納するためのリザーバ３８を有する。したがって、インクはリザーバ３８からインクジェットプリントヘッドアセンブリ２２へ流れる。インク供給アセンブリ２４及びインクジェットプリントヘッドアセンブリ２２は、一方向インク搬送システムと循環インク搬送システムのいずれかを形成することができる。一方向インク搬送システムの場合、インクジェットプリントヘッドアセンブリ２２に供給されるインクは実質的に全て、印刷中に消費される。循環インク搬送システムの場合、プリントヘッドアセンブリ２２に供給されるインクは、そのうちの一部しか、印刷中に消費されない。したがって、印刷中に消費されなかったインクは、インク供給アセンブリ２４へ戻される。
【００１４】
一実施形態として、インクジェットプリントヘッドアセンブリ２２とインク供給アセンブリ２４は、いずれもインクジェットカートリッジ又はペンに収容される。インクジェットカートリッジ又はペンは、流体噴射装置の一実施形態である。他の実施形態として、インク供給アセンブリ２４は、インクジェットプリントヘッドアセンブリ２２とは別に設けられ、供給管（図示せず）等のインタフェース接続を通してインクジェットプリントヘッドアセンブリ２２にインクを供給する場合がある。いずれの実施形態も、インク供給アセンブリ２４のリザーバ３８は、取り外し、交換、及び／又は補充をすることができる。インクジェットプリントヘッドアセンブリ２２とインク供給アセンブリ２４がいずれもインクジェットカートリッジに収容される実施形態の場合、一実施形態として、リザーバ３８は、カートリッジ内に配置されるローカルリザーバだけでなく、カートリッジとは別の場所に、別の大型のリザーバを有する場合がある。その場合、その大型のリザーバは、ローカルリザーバを補充する働きをする。したがって、別個の大型のリザーバ、及び／又はローカルリザーバは、取り外し、交換、及び／又は補充をすることができる。
【００１５】
搭載アセンブリ２６は、インクジェットプリントヘッドアセンブリ２２を媒体搬送アセンブリ２８に対して位置決めし、媒体搬送アセンブリ２８は、印刷媒体３６をインクジェットプリントヘッドアセンブリ２２に対して位置決めする。したがって、インクジェットプリントヘッドアセンブリ２２と印刷媒体３６との間の領域には、ノズル３４の近くに印刷ゾーン３７が画定される。一実施形態として、インクジェットプリントヘッドアセンブリ２２は走査型プリントヘッドアセンブリである。その場合、搭載アセンブリ２６は、インクジェットプリントヘッドアセンブリ２２を媒体搬送アセンブリ２８に対して相対的に移動させ、印刷媒体３６を走査するためのキャリッジ（図示せず）を有する。他の実施形態として、インクジェットプリントヘッドアセンブリ２２は非走査型プリントヘッドアセンブリである場合がある。その場合、搭載アセンブリ２６は、インクジェットプリントヘッドアセンブリ２２を媒体搬送アセンブリ２８に対して所定の位置に固定する。そして、媒体搬送アセンブリ２８が、印刷媒体３６をインクジェットプリントヘッドアセンブリ２２に対して位置決めする。
【００１６】
電子コントローラ又はプリンタコントローラ３０は通常、インクジェットプリントヘッドアセンブリ２２、搭載アセンブリ２６、及び媒体搬送アセンブリ２８と通信し、それらを制御するためのプロセッサ、ファームウェア、及び他の電子回路、それらの任意の組み合わせを含む。電子コントローラ３０は、コンピュータ等のホストシステムからデータ３９を受信する。したがって、電子コントローラ３０は通常、データ３９を一時的に記憶するためのメモリを有する。データ３９は通常、電気、赤外線、光その他による情報伝送経路を介してインクジェットプリントシステム２０に伝送される。データ３９は、たとえば、印刷すべき文書及び／又はファイルを表す。したがって、データ３９は、インクジェットプリントシステム２０に対するプリントジョブを形成するために、１以上のプリントジョブコマンド、及び／又はコマンドパラメータを含む。
【００１７】
一実施形態として、電子コントローラ３０はインクジェットプリントヘッドアセンブリ２２を制御し、ノズル３４からインク滴を噴射させる。したがって、文字、記号、及び／又は他の図形、あるいは画像を印刷媒体３６上に形成する噴射インク滴のパターンは、電子コントローラ３０によって規定される。インク滴噴射パターンは、プリントジョブコマンド及び／又はコマンドパラメータによって決定される。
【００１８】
一実施形態として、インクジェットプリントヘッドアセンブリ２２は１つのプリントヘッド４０を有する。他の実施形態として、インクジェットプリントヘッドアセンブリ２２は、ワイドアレイ又はマルチヘッドのプリントヘッドアセンブリであってもよい。ワイドアレイ実施形態の場合、一実施形態として、インクジェットプリントヘッドアセンブリ２２は、プリントヘッドダイ４０を搭載するためのキャリアを有する。キャリアは、プリントヘッドダイ４０と電子コントローラ３０の間の電気通信を可能にするとともに、プリントヘッドダイ４０とインク供給アセンブリ２４の間の流体連通を可能にする。
【００１９】
図２は、プリントヘッドダイ４０の一実施形態の一部を示す図である。プリントヘッドダイ４０は、印刷素子又は流体噴射素子４２のアレイを有する。印刷素子４２は基板４４上に形成され、基板４４にはインク供給スロット４６が形成される。したがって、液体インクは、インク供給スロット４６により印刷素子４２に供給される。インク供給スロット４６は流体供給源の一実施形態である。流体供給源の他の実施形態としては、対応する気化室にインクを供給する個々のインク供給孔や、各インク供給溝が対応する一群の流体噴射素子にインクを供給するように構成された複数の比較的短いインク供給溝が挙げられる。ただし、それらに限定はしない。薄膜構造４８には、基板４４に形成されたインク供給スロット４６に連通するインク供給チャネル５４が形成される。オリフィス層５０の前面５０ａには、ノズル開口３４が形成される。また、オリフィス層５０には、ノズル開口３４、及び薄膜構造４８のインク供給チャネル５４に連通するノズルチャンバ又は気化室５６がさらに形成される。噴射抵抗器５２は気化室５６の中に配置され、噴射抵抗器５２は、リード５８により、選択された噴射抵抗器に電流を流すための制御回路に電気的に接続される。本明細書に記載する液滴発生器６０は、噴射抵抗器５２、ノズル室又は気化室５６、及びノズル開口３４からなる。
【００２０】
印刷の際、インクは、インク供給スロット４６からインク供給チャネル５４を通って気化室５６まで流れる。ノズル開口３４は噴射抵抗器５２と連携し、噴射抵抗器５２に電圧が印加されると、気化室５６内のインク滴はノズル開口３４を通して（たとえば、噴射抵抗器５２の平面に対してほぼ垂直に）印刷媒体３６に向けて噴射される。
【００２１】
プリントヘッドダイ４０の実施例としては、サーマルプリントヘッド、圧電プリントヘッド、静電プリントヘッドなどが挙げられ、当該技術分野で知られている他のタイプの流体噴射装置であっても、多層構造として一体成形可能なものであれば全てプリントヘッドダイであると言える。基板４４は、たとえば、シリコン、ガラス、セラミック、又は安定ポリマーで形成され、薄膜構造４８は、二酸化ケイ素、炭化ケイ素、窒化ケイ素、タンタル、ポリシリコンガラス、又は他の適当な材料からなる１以上のパッシベーション層又は絶縁層を含むように形成される。また、薄膜構造４８は、噴射抵抗器５２及びリード５８を画定する少なくとも１つの導電層をさらに含む。一実施形態として、この導電層は、たとえば、アルミニウム、金、タンタル、タンタルアルミニウム等の金属、あるいは合金からなる。一実施形態として、後で詳細に説明される噴射セル回路は、基板４４及び薄膜構造４８のような基板及び薄膜層に形成される。
【００２２】
一実施形態として、オリフィス層５０は、たとえばマサチューセッツ州ニュートンにあるMicro-Chemから販売されているＳＵ８と呼ばれるエポキシ樹脂のような感光性エポキシ樹脂からなる。ＳＵ８又は他のポリマーを使用してオリフィス層５０を製造する技術の例の詳細については、米国特許第６，１６２，５８９号に記載されており、この文献は参照により本明細書に援用される。一実施形態として、オリフィス層５０は、障壁層（たとえば、ドライフィルムフォトレジスト障壁層）と呼ばれる層と、該障壁層の上に形成される金属オリフィス層（たとえば、ニッケル層、銅層、鉄／ニッケル合金層、パラジウム層、金層、又はロジウム層）と呼ばれる層からなる、２つの別個の層から形成される。ただし、他の適当な材料を使用してオリフィス層５０を形成してもよい。
【００２３】
図３は、プリントヘッドダイ４０の一実施形態においてインク供給スロット４６に沿って配置される液滴発生器６０を示す図である。インク供給スロット４６は、対向するインク供給スロット側面４６ａ及び４６ｂを有する。液滴発生器６０は、対向するインク供給スロット側面４６ａ及び４６ｂのそれぞれに沿って配置される。総計でｎ個の液滴発生器６０がインク供給スロット４６に沿って配置され、そのうち、ｍ個の液滴発生器６０はインク供給スロット側面４６ａに沿って配置され、ｎ−ｍ個の液滴発生器６０はインク供給スロット側面４６ｂに沿って配置される。一実施形態において、ｎは、インク供給スロット４６に沿って配置される２００個の液滴発生器６０に相当し、ｍは、対向するインク供給スロット側面４６ａ及び４６ｂのそれぞれに沿って配置される１００個の液滴発生器６０に相当する。他の実施形態として、任意の適当な数の液滴発生器６０が、インク供給スロット４６に沿って配置される場合がある。
【００２４】
インク供給スロット４６は、インク供給スロット４６に沿って配置されるｎ個の液滴発生器６０のそれぞれにインクを供給する。ｎ個の液滴発生器６０はそれぞれ、噴射抵抗器５２、気化室５６、及びノズル３４からなる。ｎ個の気化室５６はそれぞれ、少なくとも１つのインク供給チャネル５４を介してインク供給スロット４６に流体連通する。液滴発生器６０の噴射抵抗器５２は、制御に従って順番に電圧が印加され、気化室５６からノズル３４を通して流体を噴射し、印刷媒体３６上に画像を印刷する。
【００２５】
図４は、プリントヘッドダイ４０の一実施形態において使用される噴射セル７０の一実施形態を示す図である。噴射セル７０は、噴射抵抗器５２、抵抗器駆動スイッチ７２、及び記憶回路７４を含む。噴射抵抗器５２は液滴発生器６０の一部である。駆動スイッチ７２及び記憶回路７４は、噴射抵抗器５２を通る電流の印加を制御する回路の一部である。噴射セル７０は、基板４４上の薄膜構造４８に形成される。
【００２６】
一実施形態として、噴射抵抗器５２は薄膜抵抗であり、駆動スイッチ７２は電界効果トランジスタ（ＦＥＴ）である。噴射抵抗器５２は、噴射線７６、及び駆動スイッチ７２のドレイン−ソースパスに電気的に接続される。また、駆動スイッチ７２のドレイン−ソースパスは、グラウンド等の基準電圧に結合された基準線７８にも電気的に接続される。駆動スイッチ７２のゲートは、駆動スイッチ７２の状態を制御する記憶回路７４に電気的に接続される。
【００２７】
記憶回路７４はデータ線８０及びイネーブル線８２に電気的に接続される。データ線８０は、画像部分に相当するデータ信号を受信し、イネーブル線８２は、記憶回路７４の動作を制御するイネーブル信号を受信する。記憶回路７４は、イネーブル信号によってイネーブルされている間、１ビットのデータを記憶する。駆動スイッチ７２の状態（たとえば、オン又はオフ、導通状態又は非導通状態）は、記憶回路７４に記憶されているデータビットの論理レベルによって決まる。イネーブル信号は、１以上のセレクト信号、及び１以上のアドレス信号を含む場合がある。
【００２８】
噴射線７６は、多数のエネルギーパルスからなるエネルギー信号を受信し、１つのエネルギーパルスを噴射抵抗器５２に供給する。一実施形態として、それらのエネルギーパルスは電子コントローラ３０によって生成され、液滴発生器６０の気化室５６内の流体を加熱して気化させるための適当な量のエネルギーを与えるための所定の開始時刻及び持続時間を有する。駆動スイッチ７２がオン（導通状態）であれば、エネルギーパルスは噴射抵抗器５２を加熱し、流体を加熱して液滴発生器６０から噴射させる。駆動スイッチ７２がオフ（非導通状態）のとき、エネルギーパルスは噴射抵抗器５２を加熱せず、流体は液滴発生器６０に留まる。
【００２９】
図５は、インクジェットプリントヘッド噴射セルアレイの一実施形態を示す（１００で示す）概略図である。噴射セルアレイ１００は、ｎ個の噴射群１０２ａ〜１０２ｎに編成された複数の噴射セル７０を含む。一実施形態において、噴射セル７０は６つの噴射群１０２ａ〜１０２ｎに編成される。他の実施形態において、噴射セル７０は、４又は５以上の噴射群１０２ａ〜１０２ｎのように、任意の適当な数の噴射群１０２ａ〜１０２ｎに編成される場合がある。
【００３０】
アレイ１００内の噴射セル７０は、図示のようにＬ行ｍ列に編成される。Ｌ行の噴射セル７０がイネーブル線１０４に電気的に接続され、イネーブル信号を受信する。噴射セル７０の各行（本明細書では噴射セル７０の行下位群又は下位群と呼ばれる）は、１組の下位群イネーブル線１０６ａ〜１０６Ｌに電気的に接続される。下位群イネーブル線１０６ａ〜１０６Ｌは、下位群イネーブル信号ＳＧ１、ＳＧ２、…、ＳＧＬを受信し、対応する下位群の噴射セル７０をイネーブルする。
【００３１】
ｍ個の列は、データ信号Ｄ１、Ｄ２、…、Ｄｍをそれぞれ受信するｍ本のデータ線１０８ａ〜１０８ｍに電気的に接続される。ｍ個の列はそれぞれ、ｎ個の噴射群１０２ａ〜１０２ｎにそれぞれ属する噴射セル７０を含み、噴射セル７０の各列（本明細書ではデータ線群又はデータ群と呼ばれる）は、データ線１０８ａ〜１０８ｍのうちの１本に電気的に接続される。換言すれば、各データ線１０８ａ〜１０８ｍは、１つの列内の噴射セル７０（噴射群１０２ａ〜１０２ｎにそれぞれ属する噴射セル７０を含む）のそれぞれに電気的に接続される。たとえば、データ線１０８ａは、一番左側の列（噴射群１０２ａ〜１０２ｎにそれぞれ属する噴射セル７０を含む）内の噴射セル７０にそれぞれ電気的に接続され、データ線１０８ｂは、隣りの列の噴射セル７０（噴射群１０２ａ〜１０２ｎにそれぞれ属する噴射セル７０を含む）にそれぞれ電気的に接続され、以下同様にデータ線１０８ｍまで続き、データ線１０８ｍは、一番右側の列（噴射群１０２ａ〜１０２ｎにそれぞれ属する噴射セル７０を含む）内の噴射セル７０にそれぞれ電気的に接続される。
【００３２】
一実施形態として、アレイ１００は６個の噴射群１０２ａ〜１０２ｎに編成され、６個の噴射群１０２ａ〜１０２ｎはそれぞれ、１３個の下位群、及び８個のデータ線群を有する。他の実施形態として、アレイ１００は、任意の適当な数の噴射群１０２ａ〜１０２ｎ、並びに、任意の適当な数の下位群及びデータ線群に編成される。いずれの実施形態においても、噴射群１０２ａ〜１０２ｎが、同数の下位群及びデータ線群を有している必要はない。むしろ、各噴射群１０２ａ〜１０２ｎは、他のいずれかの噴射群１０２ａ〜１０２ｎに比べて異なる数の下位群及び／又はデータ線群を有していてもよい。また、各下位群は、他の任意の下位群に比べて異なる数の噴射セル７０を有していてもよく、各データ線群は、他の任意のデータ線群に比べて異なる数の噴射セル７０を有していてもよい。
【００３３】
各噴射群１０２ａ〜１０２ｎ内の噴射セル７０は、噴射線１１０ａ〜１１０ｎのうちの１本に電気的に接続される。噴射群１０２ａでは、各噴射セル７０が噴射線１１０ａに電気的に接続され、噴射線１１０ａから噴射信号又はエネルギー信号ＦＩＲＥ１を受信する。噴射群１０２ｂでは、各噴射セル７０が噴射線１１０ｂに電気的に接続され、噴射線１１０ｂから噴射信号又はエネルギー信号ＦＩＲＥ２を受信する。以下同様に噴射群１０２ｎまで続き、噴射群１０２ｎでは、各噴射セル７０が噴射線１１０ｎに接続され、噴射線１１０ｎから噴射信号又はエネルギー信号ＦＩＲＥｎを受信する。さらに、各噴射群１０２ａ〜１０２ｎ内の各噴射セル７０は共通基準線１１２も電気的に接続され、共通基準線１１２はグラウンドに結合される。
【００３４】
動作として、下位群イネーブル信号ＳＧ１、ＳＧ２、…、ＳＧＬを下位群イネーブル線１０６ａ〜１０６Ｌに供給すると、噴射セル７０の１つの下位群がイネーブルされる。イネーブルされた噴射セル７０は、データ線１０８ａ〜１０８ｍから与えられたデータ信号Ｄ１、Ｄ２、…、Ｄｍを記憶する。データ信号Ｄ１、Ｄ２、…、Ｄｍは、イネーブルされた噴射セル７０の記憶回路７４に記憶される。記憶されたデータ信号Ｄ１、Ｄ２、…、Ｄｍはそれぞれ、イネーブルされた噴射セル７０のうちの１つにおける駆動スイッチ７２の状態を決定する。駆動スイッチ７２は、記憶されたデータ信号の値に基づいて、導通状態又は非導通状態にセットされる。
【００３５】
選択された駆動スイッチ７２の状態がセットされた後、選択された下位群の噴射セル７０を含む噴射群１０２ａ〜１０２ｎに対応する噴射線１１０ａ〜１１０ｎに、エネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎが供給される。エネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎはエネルギーパルスを含む。選択された噴射線１１０ａ〜１１０ｎにエネルギーパルスを供給すると、導通状態の駆動スイッチ７２を有する噴射セル７０内の噴射抵抗器５２に電圧が印加される。電圧が印加された噴射抵抗器５２はインクを加熱し、印刷媒体３６に向けて噴射し、データ信号Ｄ１、Ｄ２、…、Ｄｍによって表される画像を印刷する。噴射セル７０の下位群をイネーブルし、イネーブルされた下位群にデータ信号Ｄ１、Ｄ２、…、Ｄｍを記憶し、エネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎを供給し、イネーブルされた下位群内の噴射抵抗器５２に電圧を印加するというこのプロセスは、印刷が終了するまで続けられる。
【００３６】
一実施形態では、選択された噴射群１０２ａ〜１０２ｎにエネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎを供給する際に、下位群イネーブル信号ＳＧ１、ＳＧ２、…、ＳＧＬを変更し、別の噴射群１０２ａ〜１０２ｎ内の別の下位群を選択し、イネーブルする。新たにイネーブルされた下位群は、データ線１０８ａ〜１０８ｍによって与えられるデータ信号Ｄ１、Ｄ２、…、Ｄｍを記憶する。新たにイネーブルされた噴射セル７０内の噴射抵抗器５２に電圧を印加するために、エネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎが、噴射線１１０ａ〜１１０ｎのうちの１本に供給される。いずれの時点においても、下位群イネーブル信号ＳＧ１、ＳＧ２、…、ＳＧＬは、噴射セル７０の１個の下位群だけをイネーブルし、データ線１０８ａ〜１０８ｍによって与えられるデータ信号Ｄ１、Ｄ２、…、Ｄｍを記憶させる。この態様において、データ線１０８ａ〜１０８ｍ上のデータ信号Ｄ１、Ｄ２、…、Ｄｍは時分割多重データ信号である。また、選択された噴射群１０２ａ〜１０２ｎにエネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎが供給されている間は、選択された噴射群１０２ａ〜１０２ｎ内のただ１つの下位群だけが、導通状態に設定された駆動スイッチ７２を有する。ただし、異なる噴射群１０２ａ〜１０２ｎに供給されるエネルギー信号ＦＩＲＥ１〜ＦＩＲＥｎは重複してもよく、実際に重複する場合がある。
【００３７】
図６は、プリチャージ噴射セル１２０の一実施形態を示す概略図である。プリチャージ噴射セル１２０は噴射セル７０の一実施形態である。プリチャージ噴射セル１２０は、噴射抵抗器５２に電気的に接続された駆動スイッチ１７２を含む。一実施形態において、駆動スイッチ１７２は、一端が噴射抵抗器５２の一端に接続され、他端が基準線１２２に電気的に接続されたドレイン−ソースパスを有するＦＥＴである。基準線１２２は、グラウンド等の基準電圧に結合される。噴射抵抗器５２の他方の端子は噴射線１２４に電気的に接続され、エネルギーパルスを含む噴射信号又はエネルギー信号ＦＩＲＥを受信する。駆動スイッチ１７２がオン（導通状態）のとき、噴射抵抗器５２はエネルギーパルスによって電圧が印加される。
【００３８】
駆動スイッチ１７２のゲートは、プリチャージトランジスタ１２８及びセレクトトランジスタ１３０を逐次駆動するためのデータを記憶する記憶素子として機能するストレージノードキャパシタンス１２６を形成する。プリチャージトランジスタ１２８のドレイン−ソースパス及びゲートはプリチャージ線１３２に電気的に接続され、プリチャージ信号を受信する。駆動スイッチ１７２のゲートは、プリチャージトランジスタ１２８のドレイン−ソースパス、及びセレクトトランジスタ１３０のドレイン−ソースパスに電気的に接続される。セレクトトランジスタ１３０のゲートはセレクト線１３４に電気的に接続され、セレクト信号を受信する。ストレージノードキャパシタンス１２６は駆動スイッチ１７２の一部であるため、破線で描かれている。あるいは、記憶素子には、駆動スイッチ１７２とは別のコンデンサを使用してもよい。
【００３９】
データトランジスタ１３６、第１のアドレストランジスタ１３８、及び第２のアドレストランジスタ１４０のドレイン−ソースパスは、電気的に並列接続される。データトランジスタ１３６、第１のアドレストランジスタ１３８、及び第２のアドレストランジスタ１４０からなるこの並列結合は、セレクトトランジスタ１３０のドレイン−ソースパスと基準線１２２の間に電気的に接続される。データトランジスタ１３６、第１のアドレストランジスタ１３８、及び第２のアドレストランジスタ１４０からなる並列結合に接続されたセレクトトランジスタ１３０を含む直列回路は、駆動スイッチ１７２のノードキャパシタンス１２６の両端に電気的に接続される。データトランジスタ１３６のゲートはデータ線１４２に電気的に接続され、データ信号〜ＤＡＴＡを受信する。第１のアドレストランジスタ１３８のゲートはアドレス線１４４に電気的に接続され、アドレス信号〜ＡＤＤＲＥＳＳ１を受信し、第２のアドレストランジスタ１４０のゲートは第２のアドレス線１４６に電気的に接続され、アドレス信号〜ＡＤＤＲＥＳＳ２を受信する。データ信号「〜ＤＡＴＡ」、並びにアドレス信号「〜ＡＤＤＲＥＳＳ１」及び「〜ＡＤＤＲＥＳＳ２」は、信号名の先頭にチルダ（〜）で示すように、ローのときにアクティブである。ノードキャパシタンス１２６、プリチャージトランジスタ１２８、セレクトトランジスタ１３０、データトランジスタ１３６、並びにアドレストランジスタ１３８及び１４０によって、１つのメモリセルが形成される。
【００４０】
動作として、ノードキャパシタンス１２６は、高レベルの電圧パルスをプリチャージ線１３２に供給することにより、プリチャージトランジスタ１２８を通してプリチャージされる。一実施形態では、プリチャージ線１３２に高レベル電圧パルスを供給した後、データ信号〜ＤＡＴＡをデータ線１４２に供給することによって、データトランジスタ１３６の状態がセットされ、アドレス信号〜ＡＤＤＲＥＳＳ１及びＡＤＤＲＥＳＳ２をアドレス線１４４及び１４６に供給することによって、第１のアドレストランジスタ１３８及び第２のアドレストランジスタ１４０の状態がセットされる。データトランジスタ１３６、第１のアドレストランジスタ１３８、及び／又は第２のアドレストランジスタ１４０がオンのときに、十分な大きさの電圧パルスをセレクト線１３４に供給すると、セレクトトランジスタ１３０がオンになり、ノードキャパシタンス１２６は放電される。一方、データトランジスタ１３６、第１のアドレストランジスタ１３８、及び第２のアドレストランジスタ１４０が全てのオフであれば、ノードキャパシタンス１２６は帯電状態に留まる。
【００４１】
アドレス信号〜ＡＤＤＲＥＳＳ１と〜ＡＤＤＲＥＳＳ２が両方ともローであれば、そのプリチャージ噴射セル１２０はアドレス指定された噴射セルであり、ノードキャパシタンス１２６は、データ信号〜ＤＡＴＡがハイであれば放電され、データ信号〜ＤＡＴＡがローであれば帯電状態に留まる。アドレス信号〜ＡＤＤＲＥＳＳ１と〜ＡＤＤＲＥＳＳ２のうちの少なくとも一方がハイであれば、そのプリチャージ噴射セル１２０はアドレス指定された噴射セルではなく、ノードキャパシタンス１２６は、データ信号〜ＤＡＴＡの電圧レベルに関係なく放電される。第１のアドレストランジスタ１３６及び第２のアドレストランジスタ１３８はアドレスデコーダを含み、データトランジスタ１３６は、プリチャージ噴射セル１２０がアドレス指定されたものである場合、ノードキャパシタンス１２６の電圧レベルを制御する。
【００４２】
上記の動作関係が維持される限り、プリチャージ噴射セル１２０は、任意数の他のトポロジー又は構成を使用することができる。たとえば、アドレス線１４４及び１４６にＯＲゲートを接続し、その出力を単一のトランジスタに接続する場合がある。
【００４３】
図７は、インクジェットプリントヘッド噴射セルアレイ２００の一実施形態を示す概略図である。噴射セルアレイ２００は、６個の噴射群２０２ａ〜２０２ｆに編成された複数のプリチャージ噴射セル１２０を含む。各噴射群２０２ａ〜２０２において、プリチャージ噴射セル１２０は図示のように１３行８列に編成される。図面ではアレイ２００内の噴射群２０２ａ〜２０２ｆ及びプリチャージ噴射セル１２０が、７８行８列に編成されているが、プリチャージ噴射セルの数やレイアウトは、必要に応じて変更してもよい。
【００４４】
プリチャージ噴射セル１２０の８つの列は８本のデータ線２０８ａ〜２０８ｈに電気的に接続され、データ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８をそれぞれ受信する。これら８つの列はそれぞれ（本明細書ではデータ線群又はデータ群と呼ばれる）、６つの噴射群２０２ａ〜２０２ｆにそれぞれ属するプリチャージ噴射セル１２０を含む。プリチャージ噴射セル１２０の各列内の各噴射セル１２０は、データ線２０８ａ〜２０８ｈのうちの１本に電気的に接続される。１つのデータ線群内のプリチャージ噴射セル１２０は、全て同じデータ線２０８ａ〜２０８ｈに電気的に接続され、そのデータ線は、その列のプリチャージ噴射セル１２０内のデータトランジスタ１３６のゲートに電気的にそれぞれ接続される。
【００４５】
データ線２０８ａは、一番左側の列（噴射群２０２ａ〜２０２ｆにそれぞれ属するプリチャージ噴射セルを含む）内の各プリチャージ噴射セル１２０に電気的に接続され、データ線２０８ｂは、その隣りの列（噴射群２０２ａ〜２０２ｆにそれぞれ属するプリチャージ噴射セルを含む）内の各プリチャージ噴射セル１２０に電気的に接続され、以下同様にデータ線２０８ｈまで続き、データ線２０８ｈは、一番右側の列（噴射群２０２ａ〜２０２ｆにそれぞれ属するプリチャージ噴射セルを含む）内の各プリチャージ噴射セル１２０に電気的に接続される。
【００４６】
プリチャージ噴射セル１２０の各行はアドレス線２０６ａ〜２０６ｇに電気的に接続され、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７をそれぞれ受信する。ある行内のプリチャージ噴射セル１２０（本明細書ではプリチャージ噴射セル１２０の行下位群又は下位群と呼ばれる）はそれぞれ、アドレス線２０６ａ〜２０６ｇのうちの２本に電気的に接続される。ある行下位群内のプリチャージ噴射セル１２０は、全て同じ２本のアドレス線２０６ａ〜２０６ｇに電気的に接続される。
【００４７】
噴射群２０２ａ〜２０２ｆの下位群は次のように識別される。噴射群１（ＦＧ１）２０２ａでは、その下位群がＳＧ１−１〜ＳＧ１−１３として識別され、噴射群２（ＦＧ２）２０２ｂでは、その下位群がＳＧ２−１〜ＳＧ２−１３として識別され、以下同様に噴射群６まで続き、噴射群６（ＦＧ６）２０２ｆでは、その下位群がＳＧ６−１〜ＳＧ６−１３として識別される。他の実施形態として、各噴射群２０２ａ〜２０２ｆは、１４以上又は１５以上の下位群のように、任意の適当な数の下位群を有する場合がある。
【００４８】
プリチャージ噴射セル１２０の各下位群は、２本のアドレス線２０６ａ〜２０６ｇに電気的に接続される。ある下位群に対応する２本のアドレス線２０６ａ〜２０６ｇは、その下位群の中の全てのプリチャージ噴射セル１２０内の第１のアドレストランジスタ１３８及び第２のアドレストランジスタ１４０に電気的に接続される。一方のアドレス線２０６ａ〜２０６ｇは、第１のアドレストランジスタ１３８及び第２のアドレストランジスタ１４０のうちの一方のゲートに電気的に接続され、他方のアドレス線２０６ａ〜２０６ｇは、第１のアドレストランジスタ１３８及び第２のアドレストランジスタ１４０のうちの他方のゲートに電気的に接続される。アドレス線２０６ａ〜２０６ｇはアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を受信し、下記のようにアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７をアレイ２００の下位群に供給するように接続される。
【００４９】
【表１】
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【００５０】
プリチャージ噴射セル１２０の下位群は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７をアドレス線２０６ａ〜２０６ｇに供給することによってアドレス指定される。一実施形態では、アドレス線２０６ａ〜２０６ｇは、プリントヘッドダイ４０上に設けられた１以上のアドレス発生器に電気的に接続される。
【００５１】
プリチャージ線２１０ａ〜２１０ｆはプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６を受信し、対応する噴射群２０２ａ〜２０２ｆにプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６を供給する。プリチャージ線２１０ａは、ＦＧ１  ２０２ａ内の全てのプリチャージ噴射セル１２０に電気的に接続され、プリチャージ線２１０ｂは、ＦＧ２  ２０２ｂ内の全てのプリチャージ噴射セル１２０に電気的に接続され、以下同様にプリチャージ線２１０ｆまで続き、プリチャージ線２１０ｆは、ＦＧ６  ２０２ｆ内の全てのプリチャージ噴射セル１２０に電気的に接続される。各プリチャージ線２１０ａ〜２１０ｆは、対応する噴射群２０２ａ〜２０２ｆ内の全てのプリチャージトランジスタ１２８のゲート及びドレイン−ソースパスに電気的に接続され、噴射群２０２ａ〜２０２ｆ内の全てのプリチャージ噴射セル１２０は、１本のプリチャージ線２１０ａ〜２１０ｆのみに電気的に接続される。したがって、噴射群２０２ａ〜２０２ｆ内のプリチャージ噴射セル１２０のノードキャパシタンス１２６は全て、対応するプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６を対応するプリチャージ線２１０ａ〜２１０ｆに提供することによって充電される。
【００５２】
セレクト線２１２ａ〜２１２ｆはセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６を受信し、対応する噴射群２０２ａ〜２０２ｆにセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６を供給する。セレクト線２１２ａは、ＦＧ１  ２０２ａ内の全てのプリチャージ噴射セル１２０に電気的に接続され、セレクト線２１２ｂは、ＦＧ２  ２０２ｂ内の全てのプリチャージ噴射セル１２０に電気的に接続され、以下同様にセレクト線２１２ｆまで続き、セレクト線２１２ｆは、ＦＧ６  ２０２ｆ内の全てにプリチャージ噴射セルに電気的に接続される。各セレクト線２１２ａ〜２１２ｆは、対応する噴射群２０２ａ〜２０２ｆ内の全てのセレクトトランジスタ１３０のゲートに電気的に接続され、噴射群２０２ａ〜２０２ｆ内のプリチャージ噴射セル１２０は全て、１本のセレクト線２１２ａ〜２１２ｆのみに電気的に接続される。
【００５３】
噴射線２１４ａ〜２１４ｆは噴射信号又はエネルギー信号ＦＩＲＥ１、ＦＩＲＥ２、…、ＦＩＲＥ６を受信し、対応する噴射群２０２ａ〜２０２ｆにエネルギー信号ＦＩＲＥ１、ＦＩＲＥ２、…、ＦＩＲＥ６を供給する。噴射線２１４ａは、ＦＧ１  ２０２ａ内の全てのプリチャージ噴射セル１２０に電気的に接続され、噴射線２１４ｂは、ＦＧ２  ２０２ｂ内の全てのプリチャージ噴射セル１２０に電気的に接続され、以下同様に噴射線２１４ｆまで続き、噴射線２１４ｆは、ＦＧ６  ２０２ｆ内の全てのプリチャージ噴射セル１２０に電気的に接続される。各噴射線２１４ａ〜２１４ｆは、対応する噴射群２０２ａ〜２０２ｆ内の全ての噴射抵抗器５２に電気的に接続され、噴射群２０２ａ〜２０２ｆ内のプリチャージ噴射セル１２０は全て、１本の噴射線２１４ａ〜２１４ｆのみに電気的に接続される。噴射線２１４ａ〜２１４ｆは、適切なインタフェースパッドにより外部供給回路に電気的に接続される（図２５参照）。アレイ２００内のプリチャージ噴射セル１２０は全て基準線２１６に電気的に接続され、基準線２１６はグラウンド等の基準電圧に結合される。したがって、ある行下位群内のプリチャージ噴射セル１２０は、同じアドレス線２０６ａ〜２０６ｇ、プリチャージ線２１０ａ〜２１０ｆ、セレクト線２１２ａ〜２１２ｆ、及び噴射線２１４ａ〜２１４ｆに電気的に接続される。
【００５４】
動作として、一実施形態において、噴射群２０２ａ〜２０２ｆは連続噴射するように選択される。ＦＧ１  ２０２ａはＦＧ２  ２０２ｂよりも前に選択され、ＦＧ２  ２０２ｂはＦＧ３よりも前に選択され、以下同様に続き、ＦＧ６  ２０２ｆはＦＧ５  ２０２ｇよりも前に選択される。ＦＧ６  ２０２ｆが選択されると、噴射群サイクルは、ＦＧ１  ２０２ａから再開される。ただし、他の順序を使用したり、順番でない選択を行なってもよい。
【００５５】
アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１３個の行下位群アドレスを１サイクル循環した後、行下位群アドレスを繰り返す。噴射群２０２ａ〜２０２ｆを循環する各サイクルの間、アドレス線２０６ａ〜２０６ｇに供給されるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１つの行下位群アドレスにセットされる。噴射群２０２ａ〜２０２ｆを循環する各サイクルにおいて、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、各噴射群２０２ａ〜２０２ｆにおける１つの行下位群を選択する。噴射群２０２ａ〜２０２ｆを循環する次のサイクルでは、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を変更し、各噴射群２０２ａ〜２０２ｆにおける別の行下位群を選択する。これは、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７が噴射群２０２ａ〜２０２ｆ内の最後の行下位群を選択するまで継続される。最後の行下位群が選択された後、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は最初の行下位群を選択し、アドレスサイクルが再開される。
【００５６】
他の態様の動作として、噴射群２０２ａ〜２０２ｆのうちの１本のプリチャージ線２１０ａ〜２１０ｆにプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６を供給することにより、その１つの噴射群２０２ａ〜２０２ｆを動作させる場合がある。プリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６は、その噴射群２０２ａ〜２０２ｆ内の各駆動スイッチ１７２上のノードキャパシタンス１２６を高電圧レベルに充電して、その噴射群２０２ａ〜２０２ｆをプリチャージするためのプリチャージ時間間隔、又はプリチャージ時間を規定する。
【００５７】
各噴射群２０２ａ〜２０２ｆ内の１つの行下位群（プリチャージされた噴射群２０２ａ〜２０２ｆ内の１つの行下位群を含む）をアドレス指定するために、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７をアドレス線２０６ａ〜２０６ｇに供給する。全ての噴射群２０２ａ〜２０２ｆ（プリチャージされた噴射群２０２ａ〜２０２ｆ内のアドレス指定された行下位群を含む）にデータを供給するために、データ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８をデータ線２０８ａ〜２０８ｈに供給する。
【００５８】
次に、プリチャージされた噴射群２０２ａ〜２０２ｆのセレクト線２１２ａ〜２１２ｆにセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６を供給し、プリチャージされた噴射群２０２ａ〜２０２ｆを選択する。セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６は、選択された噴射群２０２ａ〜２０２ｆ内のアドレス指定されていない行下位群にあるプリチャージ噴射セル１２０、又は選択された噴射群２０２ａ〜２０２ｆ内のアドレス指定された行下位群にある高レベルデータ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８を受信したプリチャージ噴射セル１２０内の各駆動スイッチ１７２上のノードキャパシタンス１２６を放電させるための放電時間間隔を規定する。選択された噴射群２０２ａ〜２０２ｆ内のアドレス指定された行下位群にあるプリチャージ噴射セル１２０のうち、低電圧レベルのデータ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８を受信したプリチャージ噴射セル１２０内のノードキャパシタンス１２６は放電されない。ノードキャパシタンス１２６が高電圧レベルであると、駆動スイッチ１７２はオン（導通状態）になる。
【００５９】
選択された噴射群２０２ａ〜２０２ｆ内の駆動スイッチ１７２が導通状態又は非導通状態にセットされた後、選択された噴射群２０２ａ〜２０２ｆの噴射線２１４ａ〜２１４ｆに、エネルギーパルス又は電圧パルスを供給する。導通状態の駆動スイッチ１７２を有するプリチャージ噴射セル１２０は、噴射抵抗器５２に電流を流し、インクを加熱して、対応する液滴発生器６０からインクを噴射する。
【００６０】
噴射群２０２ａ〜２０２ｆを連続動作させる場合、ある噴射群２０２ａ〜２０２ｆのセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６は、次の噴射群２０２ａ〜２０２ｆのプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６として使用される。ある噴射群２０２ａ〜２０２ｆのプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６は、その噴射群２０２ａ〜２０２ｆのセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６、及びエネルギー信号ＦＩＲＥ１、ＦＩＲＥ２、…、ＦＩＲＥ６に先行して供給される。プリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６を供給した後、データ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８を時分割多重化し、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６によって選択された噴射群２０２ａ〜２０２ｆ内にあるアドレス指定された行下位群に記憶する。噴射群２０２ａ〜２０２ｆのセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６は、次の噴射群２０２ａ〜２０２ｆのプリチャージ信号ＰＲＥ１、ＰＲＥ２、…、ＰＲＥ６でもある。噴射群２０２ａ〜２０２ｆのセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６の供給が完了すると、次の噴射群２０２ａ〜２０２ｆを選択するためのセレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６が供給される。エネルギーパルスを含むエネルギー信号ＦＩＲＥ１、ＦＩＲＥ２、…、ＦＩＲＥ６を選択された噴射群２０２ａ〜２０２ｆに供給すると、選択された下位群にあるプリチャージ噴射セル１２０は、記憶されたデータ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８に基づいてインクを発射又は加熱する。
【００６１】
図８は、噴射セルアレイ２００の一実施形態の動作を示すタイミング図である。噴射群２０２ａ〜２０２ｆは連続的に選択され、３００で示すデータ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８に基づいてプリチャージ噴射セル１２０に電圧を印加する。３００で示すデータ信号〜Ｄ１、〜Ｄ２、…、〜Ｄ８は、３０２で示すように、行下位群アドレスと噴射群２０２ａ〜２０２ｆの組み合わせごとに、流体を噴射すべきノズルに応じて変化する。３０４で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、アドレス線２０６ａ〜２０６ｇに供給され、各噴射群２０２ａ〜２０２ｆにおける行下位群をアドレス指定する。３０４で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、３０６で示すように、噴射群２０２ａ〜２０２ｆを循環する１サイクルの間、１つのアドレスにセットされる。１サイクルが終了すると、３０４で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、３０８において、各噴射群２０２ａ〜２０２ｆにおける別の行下位群をアドレス指定するように変更される。３０４で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、行下位群の番号を順番に１つづつ増加させ、行下位群を１から１３まで、そして１３から１まで順番にアドレス指定する。他の実施形態として、３０４で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、任意の適当な順番で行下位群をアドレス指定するようにセットされる場合がある。
【００６２】
噴射群２０２ａ〜２０２ｆを循環する１サイクルの間、ＦＧ６  ２０２ｆに接続されたセレクト線２１２ｆ、及びＦＧ１  ２０２ａに接続されたプリチャージ線２１０ａは、ＳＥＬ６／ＰＲＥ１信号パルス３１０を含むＳＥＬ６／ＰＲＥ１信号３０９を受信する。一実施形態において、セレクト線２１２ｆとプリチャージ線２１０ａは互いに電気的に接続され、同じ信号を受信する。他の実施形態として、セレクト線２１２ｆとプリチャージ線２１０ａは互いに電気的に接続されないが、同様の信号を受信する場合がある。
【００６３】
プリチャージ線２１０ａ上の３１０で示すＳＥＬ６／ＰＲＥ１信号パルスは、ＦＧ１  ２０２ａ内の全ての噴射セル１２０をプリチャージする。ＦＧ１  ２０２ａ内の各プリチャージ噴射セル１２０のノードキャパシタンス１２６は、高電圧レベルに充電される。３１１で示す１つの行下位群ＳＧ１−Ｋ内のプリチャージ噴射セル１２０のノードキャパシタンス１２６は、３１２において高電圧レベルにプリチャージされる。３０６で示す行下位群アドレスが下位群ＳＧ１−Ｋを選択し、３１４においてセットされたデータ信号セットが、全ての噴射群２０２ａ〜２０２ｆの全てのプリチャージ噴射セル１２０（アドレス選択された行下位群ＳＧ１−Ｋを含む）内のデータトランジスタ１３６に供給される。
【００６４】
ＦＧ１  ２０２ａのセレクト線２１２ａ及びＦＧ２  ２０２ｂのプリチャージ線２１０ｂは、ＳＥＬ１／ＰＲＥ２信号パルス３１６を含むＳＥＬ１／ＰＲＥ２信号３１５を受信する。セレクト線２１２ａのＳＥＬ１／ＰＲＥ２信号パルス３１６は、ＦＧ１  ２０２ａ内の各プリチャージ噴射セル１２０内のセレクトトランジスタ１３０をオンにする。ＦＧ１  ２０２ａ内にあるプリチャージ噴射セル１２０のうち、アドレス選択された行下位群ＳＧ１−Ｋに属さないプリチャージ噴射セル１２０内のノードキャパシタンス１２６は、全て放電される。３１４にセットされたデータは、アドレス選択された行下位群ＳＧ１−Ｋ内の駆動スイッチ１７２のノードキャパシタンス１２６に３１８で示すように記憶され、そのデータによって、駆動スイッチ１７２がオン（導通状態）またはオフ（非導通状態）に切り替えられる。
【００６５】
プリチャージ線２１０ｂ上の３１６で示すＳＥＬ１／ＰＲＥ２信号パルスは、ＦＧ２  ２０２ｂ内の全ての噴射セル１２０をプリチャージする。ＦＧ２  ２０２ｂ内の各プリチャージ噴射セル１２０のノードキャパシタンス１２６は、高電圧レベルに充電される。１つの行下位群ＳＧ２−Ｋ内のプリチャージ噴射セル１２０のノードキャパシタンス１２６は、３１９に示すように、３２０で高電圧レベルにプリチャージされる。３０６で示す行下位群アドレスは下位群ＳＧ２−Ｋを選択し、３２８にセットされたデータ信号セットは、全ての噴射群２０２ａ〜２０２ｆの全てのプリチャージ噴射セル１２０（アドレス選択された行下位群ＳＧ２−Ｋを含む）内のデータトランジスタ１３６に供給される。
【００６６】
噴射線２１４ａは、３２２で示すエネルギーパルスを含む３２３で示すエネルギー信号ＦＩＲＥ１を受信し、ＦＧ１  ２０２ａ内のプリチャージ噴射セル１２０のうち、導通状態の駆動スイッチ１７２を有するプリチャージ噴射セル１２０内の噴射抵抗器５２に電圧を印加する。エネルギー信号ＦＩＲＥ１  ３２３において３２４で示すように、ＦＩＲＥ１のエネルギーパルス３２２がハイに変わるのは、ＳＥＬ１／ＰＲＥ２信号上のパルス３１６がハイであり、且つ、非導通状態の駆動スイッチ１７２上のノードキャパシタンス１２６が能動的にローに引き下げられている間である。ノードキャパシタンス１２６が能動的にローに引き下げられている間にエネルギーパルス３２２をハイすることによって、エネルギーパルス３２２がハイになるときに、ノードキャパシタンス１２６が駆動スイッチ１７２を誤って充電してしまうことを防止することができる。ＳＥＬ１／ＰＲＥ２信号３１５がローになった後、所定時間だけエネルギーパルス３２２をＦＧ１  ２０２ａに供給すると、インクは加熱され、導通状態のプリチャージ噴射セル１２０に対応するノズル３４を通してインクが噴射される。
【００６７】
ＦＧ２  ２０２ｂのセレクト線２１２ｂ、及びＦＧ３  ２０２ｃのプリチャージ線２１０ｃは、ＳＥＬ２／ＰＲＥ３信号パルス３２６を含むＳＥＬ２／ＰＲＥ３信号３２５を受信する。ＳＥＬ１／ＰＲＥ２信号パルス３１６がローになった後、且つエネルギーパルス３２２がハイである間に、セレクト線２１２ｂ上のＳＥＬ２／ＰＲＥ３信号パルス３２６は、ＦＧ２  ２０２ｂ内の各プリチャージ噴射セル１２０内のセレクトトランジスタ１３０をオンにする。ＦＧ２  ２０２ｂ内のプリチャージ噴射セル１２０のうち、アドレス選択された行下位群ＳＧ２−Ｋに属さないプリチャージ噴射セル１２０のノードキャパシタンス１２６は、全て放電される。下位群ＳＧ２−Ｋのデータ信号セット３２８は３３０で示すように、下位群ＳＧ２−Ｋのプリチャージ噴射セル１２０に記憶され、駆動スイッチ１７２をオン（導通状態）又はオフ（非導通状態）にする。プリチャージ線２１０ｃ上のＳＥＬ２／ＰＲＥ３信号パルスは、ＦＧ３  ２０２ｃ内のプリチャージ噴射セル１２０を全てプリチャージする。
【００６８】
噴射線２１４ｂは、エネルギーパルス３３２を含む３３１で示すエネルギー信号ＦＩＲＥ２を受信し、ＦＧ２  ２０２ｂ内のプリチャージ噴射セル１２０のうち、導通状態の駆動スイッチ１７２を有するプリチャージ噴射セル１２０内の噴射抵抗器５２に電圧を印加する。３３４で示すように、ＦＩＲＥ２エネルギーパルス３３２は、ＳＥＬ２／ＰＲＥ３信号パルス３２６がハイである間にハイになる。ＳＥＬ２／ＰＲＥ３信号パルス３２６がローになってもＦＩＲＥ２エネルギーパルス３３２はハイのままとなり、インクを加熱し、対応する液滴発生器６０から噴射させる。
【００６９】
ＳＥＬ２／ＰＲＥ３信号パルス３２６がローになった後、且つエネルギーパルス３３２がハイである間に、ＳＥＬ３／ＰＲＥ４信号が供給され、ＦＧ３  ２０２ｃが選択され、ＦＧ４  ２０２ｄがプリチャージされる。プリチャージし、選択し、エネルギーパルスを含むエネルギー信号を供給するというこのプロセスは、ＦＧ６  ２０２ｆまで続けられる（ＦＧ６  ２０２ｆも含む）。
【００７０】
プリチャージ線２１０ｆ上のＳＥＬ５／ＰＲＥ６信号パルスは、ＦＧ６  ２０２ｆ内の噴射セル１２０を全てプリチャージする。ＦＧ６  ２０２ｆ内の各プリチャージ噴射セル１２０のノードキャパシタンス１２６は、高電圧レベルに充電される。３３９で示す１つの行下位群ＳＧ６−Ｋ内のプリチャージ噴射セル１２０のノードキャパシタンス１２６は、３４１において高電圧レベルにプリチャージされる。３０６で示す行下位群アドレスは下位群ＳＧ６−Ｋを選択し、３３８で示すデータ信号セットが、全ての噴射群２０２ａ〜２０２ｆの全てのプリチャージ噴射セル１２０（アドレス選択された行下位群ＳＧ６−Ｋを含む）内のデータトランジスタ１３６に供給される。
【００７１】
ＦＧ６  ２０２ｆのセレクト線２１２ｆ及びＦＧ１  ２０２ａのプリチャージ線２１０ａは、３３６で示す第２のＳＥＬ６／ＰＲＥ１信号パルスを受信する。セレクト線２１２ｆ上の第２のＳＥＬ６／ＰＲＥ１信号パルス３３６は、ＦＧ６  ２０２ｆ内の各プリチャージ噴射セル１２０内のセレクトトランジスタ１３０をオンにする。ＦＧ６内のプリチャージ噴射セル１２０のうち、アドレス選択された行下位群ＳＧ６−Ｋに属さないプリチャージ噴射セル１２０のノードキャパシタンス１２６は、全て放電される。アドレス選択された行下位群ＳＧ６−Ｋでは、３４０において、３３８で示すデータが各駆動スイッチ１７２のノードキャパシタンス１２６に記憶され、駆動スイッチをオンまたはオフにする。
【００７２】
プリチャージ線２１０ａ上のＳＥＬ６／ＰＲＥ１信号は、３４２で示すように、ＦＧ１  ２０２ａ内の全ての噴射セル１２０（行下位群ＳＧ１−Ｋ内の噴射セル１２０を含む）のノードキャパシタンス１２６を高電圧レベルにプリチャージする。ＦＧ１  ２０２ａ内の噴射セル１２０は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ３０４によって行下位群ＳＧ１−Ｋ、ＳＧ２−Ｋ、…、又はＳＧ６−Ｋが選択された状態でプリチャージされる。
【００７３】
噴射線２１４ｆは、３４４で示すエネルギーパルスを含む３４３で示すエネルギー信号ＦＩＲＥ６を受信し、ＦＧ６  ２０２ｆ内にあるプリチャージ噴射セル１２０のうち、導通状態の駆動スイッチ１７２を有するプリチャージ噴射セル１２０内の噴射抵抗器５２に電圧を印加する。エネルギーパルス３４４は、３４６で示すように、ＳＥＬ６／ＰＲＥ１信号パルス３３６がハイであって、且つ非導通状態の駆動スイッチ１７２上のノードキャパシタンス１２６が能動的にローに引き下げられている間にハイになる。ノードキャパシタンス１２６が能動的にローに引き下げられている間にエネルギーパルス３４４をハイにすることにより、エネルギーパルス３４４がハイになるときにノードキャパシタンス１２６が駆動スイッチ１７２を誤って充電してしまうことが防止される。ＳＥＬ６／ＰＲＥ１信号パルス３３６がローになった後、所定時間だけエネルギーパルス３４４をハイに維持すると、インクは加熱され、導通状態のプリチャージ噴射セル１２０に対応するノズル３４を通してインクが噴射される。
【００７４】
ＳＥＬ６／ＰＲＥ１信号パルス３３６がローになった後、且つエネルギーパルス３４４がハイである間に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ３０４は３０８において変更され、次の下位群セットＳＧ１−Ｋ＋１、ＳＧ２−Ｋ＋１、…、又はＳＧ６−Ｋ＋１を選択する。ＦＧ１  ２０２ａのセレクト線２１２ａ、及びＦＧ２  ２０２ｂのプリチャージ線２１０ｂは、３４８で示すＳＥＬ１／ＰＲＥ２信号パルスを受信する。セレクト線２１２ａ上のＳＥＬ１／ＰＲＥ２信号パルス３４８は、ＦＧ１  ２０２ａ内の各プリチャージ噴射セル１２０のセレクトトランジスタ１３０をオンにする。ＦＧ１  ２０２ａ内のプリチャージ噴射セル１２０のうち、アドレス選択された下位群ＳＧ１−Ｋ＋１に属さないプリチャージ噴射セル１２０内のノードキャパシタンス１２６は、全て放電される。行下位群ＳＧ１−Ｋ＋１のデータ信号セット３５０は、下位群ＳＧ１−Ｋ＋１のプリチャージ噴射セル１２０に記憶され、駆動スイッチ１７２をオン又はオフにする。プリチャージ線２１０ｂ上のＳＥＬ１／ＰＲＥ２信号パルス３４８は、ＦＧ２  ２０２ｂ内の噴射セル１２０を全てプリチャージする。
【００７５】
噴射線２１４ａはエネルギーパルス３５２を受信し、ＦＧ１  ２０２ａ内のプリチャージ噴射セル１２０のうち、導通状態の駆動スイッチ１７２を有するプリチャージ噴射セル１２０内の噴射抵抗器５２に電圧を印加する。エネルギーパルス３５２は、ＳＥＬ１／ＰＲＥ２信号上に３４８で示すパルスがハイである間にハイになる。ＳＥＬ１／ＰＲＥ２信号のパルス３４８がローになってもエネルギーパルス３５２はハイのままであり、インクは加熱され、対応する液滴発生器６０からインクが噴射される。このプロセスは印刷が完了するまで続けられる。
【００７６】
図９は、プリントヘッドダイ４０におけるアドレス発生器４００の一実施形態を示す図である。アドレス発生器４００は、シフトレジスタ４０２、方向回路４０４、及びロジックアレイ４０６を含む。シフトレジスタ４０２は、方向制御線４０８を通して方向回路４０４に電気的に接続される。また、シフトレジスタ４０２は、シフトレジスタ出力線４１０ａ〜４１０ｍを通してロジックアレイ４０６に電気的に接続される。
【００７７】
以下で説明する実施形態では、アドレス発生器４００は噴射セル１２０にアドレス信号を供給する。一実施形態では、アドレス発生器４００は、制御信号ＣＳＹＮＣ及び６個のタイミング信号Ｔ１〜Ｔ６を含む外部信号を受信し（図２５参照）、これに応答して、７個のアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成する。各信号名の先頭にチルダで示すように、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、低電圧レベルであるときにアクティブな信号である。一実施形態では、タイミング信号Ｔ１〜Ｔ６が、セレクト線（たとえば、図７に示すセレクト線２１２ａ〜２１２ｆ）に供給される。アドレス発生器４００は、制御信号（たとえば、ＣＳＹＮＣ）に応答して、噴射セル１２０をイネーブルし、作動させるためのシーケンス（たとえば、順方向又は逆方向の順番でアドレス〜Ａ１、〜Ａ２、…、〜Ａ７のシーケンス）を開始するように構成された制御回路の一実施形態である。
【００７８】
アドレス発生器４００は、タイミング信号Ｔ２、Ｔ４、及びＴ６を受信する抵抗分割回路４１２、４１４、及び４１６を含む。抵抗分割回路４１２は、タイミング信号線４１８からタイミング信号Ｔ２を受信し、タイミング信号Ｔ２の電圧レベルを分割し、減圧された電圧レベルのＴ２タイミング信号を第１の評価信号線４２０に出力する。抵抗分割回路４１４は、タイミング信号線４２２からタイミング信号Ｔ４を受信し、タイミング信号Ｔ４の電圧レベルを分割し、減圧された電圧レベルのＴ４タイミング信号を第２の評価信号線４２４に出力する。抵抗分割回路４１６は、タイミング信号線４２６からタイミング信号Ｔ６を受信し、タイミング信号Ｔ６の電圧レベルを分割し、減圧された電圧レベルの６タイミング信号を第３の評価信号線４２８に出力する。
【００７９】
シフトレジスタ４０２は、制御信号線４３０から制御信号ＣＳＹＮＣを受信するとともに、方向信号線４０８から方向信号を受信する。また、シフトレジスタ４０２は、タイミング信号線４３２からタイミング信号Ｔ１を第１のプリチャージ信号ＰＲＥ１として受信する。減圧された電圧レベルのＴ２タイミング信号は、第１の評価信号線４２０を通して、第１の評価信号ＥＶＡＬ１として受信される。タイミング信号Ｔ３は、タイミング信号線４３４を通して、第２のプリチャージ信号ＰＲＥ２として受信され、減圧された電圧レベルのＴ４タイミング信号は、第２の評価信号線４２４を通して、第２の評価信号ＥＶＡＬ２として受信される。シフトレジスタ４０２は、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３をシフトレジスタ出力線４１０ａ〜４１０ｍに出力する。
【００８０】
シフトレジスタ４０２は１３個のシフトレジスタセル４０３ａ〜４０３ｍを有し、それらが１３個のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を出力する。各シフトレジスタセル４０３ａ〜４０３ｍが、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つを出力する。１３個のシフトレジスタセル４０３ａ〜４０３ｍは、順方向又は逆方向のシフトが可能となるように、電気的に直列に接続される。他の実施形態では、任意の適当な数のアドレス信号を生成するために、シフトレジスタ４０２は、任意の適当な数のシフトレジスタセル４０３を含み、任意の適当な数のシフトレジスタ出力信号を出力する場合がある。
【００８１】
シフトレジスタセル４０３ａは、シフトレジスタ出力信号ＳＯ１をシフトレジスタ出力線４１０ａに出力する。シフトレジスタセル４０３ｂは、シフトレジスタ出力信号ＳＯ２をシフトレジスタ出力線４１０ｂに出力する。シフトレジスタセル４０３ｃは、シフトレジスタ出力信号ＳＯ３をシフトレジスタ出力線４１０ｃに出力する。シフトレジスタセル４０３ｄは、シフトレジスタ出力信号ＳＯ４をシフトレジスタ出力線４１０ｄに出力する。シフトレジスタセル４０３ｅは、シフトレジスタ出力信号ＳＯ５をシフトレジスタ出力線４１０ｅに出力する。シフトレジスタセル４０３ｆは、シフトレジスタ出力信号ＳＯ６をシフトレジスタ出力線４１０ｆに出力する。シフトレジスタセル４０３ｇは、シフトレジスタ出力信号ＳＯ７をシフトレジスタ出力線４１０ｇに出力する。シフトレジスタセル４０３ｈは、シフトレジスタ出力信号ＳＯ８をシフトレジスタ出力線４１０ｈに出力する。シフトレジスタセル４０３ｉは、シフトレジスタ出力信号ＳＯ９をシフトレジスタ出力線４１０ｉに出力する。シフトレジスタセル４０３ｊは、シフトレジスタ出力信号ＳＯ１０をシフトレジスタ出力線４１０ｊに出力する。シフトレジスタセル４０３ｋは、シフトレジスタ出力信号ＳＯ１１をシフトレジスタ出力線４１０ｋに出力する。シフトレジスタセル４０３ｌは、シフトレジスタ出力信号ＳＯ１２をシフトレジスタ出力線４１０ｌに出力し、シフトレジスタセル４０３ｍは、シフトレジスタ出力信号ＳＯ１３をシフトレジスタ出力線４１０ｍに出力する。
【００８２】
方向回路４０４は、制御信号線４３０を介して制御信号ＣＳＹＮＣを受信する。タイミング信号Ｔ３は、タイミング信号線４３４を介して第４のプリチャージ信号ＰＲＥ４として受信される。減圧された電圧レベルのＴ４タイミング信号は、評価信号線４２４を介して第４の評価信号ＥＶＡＬ４として受信される。タイミング信号Ｔ５は、タイミング信号線４３６を介して第３のプリチャージ信号ＰＲＥ３として受信され、減圧された電圧レベルのＴ６タイミング信号は、評価信号線４２８を介して第３の評価信号ＥＶＡＬ３として受信される。方向回路４０４は、方向信号線４０８を介して方向信号をシフトレジスタ４０２に出力する。
【００８３】
ロジックアレイ４０６は、アドレス線プリチャージトランジスタ４３８ａ〜４３８ｇ、アドレス評価トランジスタ４４０ａ〜４４０ｍ、評価阻止トランジスタ４４２ａ及び４４２ｂ、並びにロジック評価プリチャージトランジスタ４４４を含む。また、ロジックアレイ４０６は、シフトレジスタ出力線４１０ａ〜４１０ｍ上のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３をデコードし、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成するアドレストランジスタ対４４６、４４８、…、４７０をさらに含む。ロジックアレイ４０６は、アドレス１トランジスタ４４６ａ及び４４６ｂ、アドレス２トランジスタ４４８ａ及び４４８ｂ、アドレス３トランジスタ４５０ａ及び４５０ｂ、アドレス４トランジスタ４５２ａ及び４５２ｂ、アドレス５トランジスタ４５４ａ及び４５４ｂ、アドレス６トランジスタ４５６ａ及び４５６ｂ、アドレス７トランジスタ４５８ａ及び４５８ｂ、アドレス８トランジスタ４６０ａ及び４６０ｂ、アドレス９トランジスタ４６２ａ及び４６２ｂ、アドレス１０トランジスタ４６４ａ及び４６４ｂ、アドレス１１トランジスタ４６６ａ及び４６６ｂ、アドレス１２トランジスタ４６８ａ及び４６８ｂ、並びにアドレス１３トランジスタ４７０ａ及び４７０ｂを含む。
【００８４】
アドレス線プリチャージトランジスタ４３８ａ〜４３８ｇは、Ｔ３信号線４３４及びアドレス線４７２ａ〜４７２ｇに電気的に接続される。アドレス線プリチャージトランジスタ４３８ａのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ａのドレイン−ソースパスの他方の側は、アドレス線４７２ａに電気的に接続される。アドレス線プリチャージトランジスタ４３８ｂのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ｂのドレイン−ソースパスの他方の側は、アドレス線４７２ｂに電気的に接続される。アドレス線プリチャージトランジスタ４３８ｃのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ｃのドレイン−ソースパスの他方の側は、アドレス線４７２ｃに電気的に接続される。アドレス線プリチャージトランジスタ４３８ｄのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ｄのドレイン−ソースパスの他方の側は、アドレス線４７２ｄに電気的に接続される。アドレス線プリチャージトランジスタ４３８ｅのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ｅのドレイン−ソースパスの他方の側は、アドレス線４７２ｅに電気的に接続される。アドレス線プリチャージトランジスタ４３８ｆのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ｆのドレイン−ソースパスの他方の側は、アドレス線４７２ｆに電気的に接続される。アドレス線プリチャージトランジスタ４３８ｇのゲート、及びドレイン−ソースパスの一方の側は、Ｔ３信号線４３４に電気的に接続される。アドレス線プリチャージトランジスタ４３８ｇのドレイン−ソースパスの他方の側は、アドレス線４７２ｇに電気的に接続される。一実施形態において、アドレス線プリチャージトランジスタ４３８ａ〜４３８ｇは、Ｔ３信号線４３４ではなくＴ４信号線４２２に電気的に接続される。Ｔ４信号線４２２は、各アドレス線プリチャージトランジスタ４３８ａ〜４３８ｇのゲート、及びドレイン−ソースパスの一方の側に電気的に接続される。
【００８５】
各アドレス評価トランジスタ４４０ａ〜４４０ｍのゲートは、ロジック評価信号線４７４に電気的に接続される。各アドレス評価トランジスタ４４０ａ〜４４０ｍのドレイン−ソースパスの一方の側は電気的に接地される。さらに、アドレス評価トランジスタ４４０ａのドレイン−ソースパスは、評価線４７６ａにも電気的に接続される。アドレス評価トランジスタ４４０ｂのドレイン−ソースパスは、評価線４７６ｂに電気的に接続される。アドレス評価トランジスタ４４０ｃのドレイン−ソースパスは、評価線４７６ｃに電気的に接続される。アドレス評価トランジスタ４４０ｄのドレイン−ソースパスは、評価線４７６ｄに電気的に接続される。アドレス評価トランジスタ４４０ｅのドレイン−ソースパスは、評価線４７６ｅに電気的に接続される。アドレス評価トランジスタ４４０ｆのドレイン−ソースパスは、評価線４７６ｆに電気的に接続される。アドレス評価トランジスタ４４０ｇのドレイン−ソースパスは、評価線４７６ｇに電気的に接続される。アドレス評価トランジスタ４４０ｈのドレイン−ソースパスは、評価線４７６ｈに電気的に接続される。アドレス評価トランジスタ４４０ｉのドレイン−ソースパスは、評価線４７６ｉに電気的に接続される。アドレス評価トランジスタ４４０ｊのドレイン−ソースパスは、評価線４７６ｊに電気的に接続される。アドレス評価トランジスタ４４０ｋのドレイン−ソースパスは、評価線４７６ｋに電気的に接続される。アドレス評価トランジスタ４４０ｌのドレイン−ソースパスは、評価線４７６ｌに電気的に接続される。アドレス評価トランジスタ４４０ｍのドレイン−ソースパスは、評価線４７６ｍに電気的に接続される。
【００８６】
ロジック評価プリチャージトランジスタ４４４のゲート、及びドレイン−ソースパスの一方の側は、Ｔ５信号線４３６に電気的に接続され、ドレイン−ソースパスの他方の側はロジック評価信号線４７４に電気的に接続される。評価阻止トランジスタ４４２ａのゲートは、Ｔ３信号線４３４に電気的に接続される。評価阻止トランジスタ４４２ａのドレイン−ソースパスの一方の側はロジック評価信号線４７４に電気的に接続され、他方の側は４７８において基準電圧に電気的に接続される。評価阻止トランジスタ４４２ｂのゲートは、Ｔ４信号線４２２に電気的に接続される。評価阻止トランジスタ４４２ｂのドレイン−ソースパスの一方の側は、ロジック評価信号線４７４に電気的に接続され、他方の側は４７８において基準電圧に電気的に接続される。
【００８７】
アドレストランジスタ対４４６、４４８、…、４７０のドレイン−ソースパスは、アドレス線４７２ａ〜４７２ｇと評価線４７６ａ〜４７６ｍの間に電気的に接続される。アドレストランジスタ対４４６、４４８、…、４７０のゲートは、シフトレジスタ出力信号線４１０ａ〜４１０ｍを介してシフトレジスタ出力信号ＳＯ１〜ＳＯ１３により駆動される。
【００８８】
アドレス１トランジスタ４４６ａ及び４４６ｂのゲートは、シフトレジスタ出力信号線４１０ａに電気的に接続される。アドレス１トランジスタ４４６ａのドレイン−ソースパスの一方の側はアドレス線４７２ａに電気的に接続され、他方の側は評価線４７６ａに電気的に接続される。アドレス１トランジスタ４４６ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｂに電気的に接続され、他方の側は評価線４７６ａに電気的に接続される。ロジック評価信号線４７４の高電圧レベル評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ａがオンになると、シフトレジスタ出力信号線４１０ａ上の高電圧レベルのシフトレジスタ出力信号ＳＯ１は、アドレス１トランジスタ４４６ａ及び４４６ｂをオンにする。アドレス１トランジスタ４４６ａ及びアドレス評価トランジスタ４４０ａは導通し、アドレス線４７２ａを能動的に低電圧レベルに引き下げる。アドレス１トランジスタ４４６ｂ及びアドレス評価トランジスタ４４０ａは導通し、アドレス線４７２ｂを能動的に低電圧レベルに引き下げる。
【００８９】
アドレス２トランジスタ４４８ａ及び４４８ｂのゲートは、シフトレジスタ出力線４１０ｂに電気的に接続される。アドレス２トランジスタ４４８ａのドレイン−ソースパスの一方の側はアドレス線４７２ａに電気的に接続され、他方の側は評価線４７６ｂに電気的に接続される。アドレス２トランジスタ４４８ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｃに電気的に接続され、他方の側は評価線４７６ｂに電気的に接続される。ロジック評価信号線４７４の高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｂがオンになると、シフトレジスタ出力信号線４１０ｂ上の高電圧レベルのシフトレジスタ出力信号ＳＯ２は、アドレス２トランジスタ４４８ａ及び４４８ｂをオンにする。アドレス２トランジスタ４４８ａ及びアドレス評価トランジスタ４４０ｂは導通し、アドレス線４７２ａを能動的に低電圧レベルに引き下げる。アドレス２トランジスタ４４８ｂ及びアドレス評価トランジスタ４４０ｂは導通し、アドレス線４７２ｃを能動的に低電圧レベルに引き下げる。
【００９０】
アドレス３トランジスタ４５０ａ及び４５０ｂのゲートは、シフトレジスタ出力信号線４１０ｃに電気的に接続される。アドレス３トランジスタ４５０ａのドレイン−ソースパスの一方の側はアドレス線４７２ａに電気的に接続され、他方の側は評価線４７６ｃに電気的に接続される。アドレス３トランジスタ４５０ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｄに電気的に接続され、他方の側は評価線４７６ｃに電気的に接続される。ロジック評価信号線４７４の高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｃがオンになると、シフトレジスタ出力信号線４１０ｃ上の高電圧レベルのシフトレジスタ出力信号ＳＯ３は、アドレス３トランジスタ４５０ａ及び４５０ｂをオンにする。アドレス３トランジスタ４５０ａ及びアドレス評価トランジスタ４４０ｃは導通し、アドレス線４７２ａを能動的に低電圧レベルに引き下げる。アドレス３トランジスタ４５０ｂ及びアドレス評価トランジスタ４４０ｃは導通し、アドレス線４７２ｄを能動的に低電圧レベルに引き下げる。
【００９１】
アドレス４トランジスタ４５２ａ及び４５２ｂのゲートは、シフトレジスタ出力信号線４１０ｄに電気的に接続される。アドレス４トランジスタ４５２ａのドレイン−ソースパスの一方の側はアドレス線４７２ａに電気的に接続され、他方の側は評価線４７６ｄに電気的に接続される。アドレス４トランジスタ４５２ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｅに電気的に接続され、他方の側は評価線４７６ｄに電気的に接続される。ロジック評価信号線４７４の高電圧のレベル評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｄがオンになると、シフトレジスタ出力信号線４１０ｄ上の高電圧レベルのシフトレジスタ出力信号ＳＯ４は、アドレス４トランジスタ４５２ａ及び４５２ｂをオンにする。アドレス４トランジスタ４５２ａ及びアドレス評価トランジスタ４４０ｄは導通し、アドレス線４７２ａを能動的に低電圧レベルに引き下げる。アドレス４トランジスタ４５２ｂ及びアドレス評価トランジスタ４４０ｄは導通し、アドレス線４７２ｅを能動的に低電圧レベルに引き下げる。
【００９２】
アドレス５トランジスタ４５４ａ及び４５４ｂのゲートは、シフトレジスタ出力信号線４１０ｅに電気的に接続される。アドレス５トランジスタ４５４ａのドレイン−ソースパスの一方の側はアドレス線４７２ａに電気的に接続され、他方の側は評価線４７６ｅに電気的に接続される。アドレス５トランジスタ４５４ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｆに電気的に接続され、他方の側は評価線４７６ｅに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｅがオンになると、シフトレジスタ出力信号線４１０ｅ上の高電圧レベルのシフトレジスタ出力信号ＳＯ５は、アドレス５トランジスタ４５４ａ及び４５４ｂをオンにする。アドレス５トランジスタ４５４ａ及びアドレス評価トランジスタ４４０ｅは導通し、アドレス線４７２ａを能動的に低電圧レベルに引き下げる。アドレス５トランジスタ４５４ｂ及びアドレス評価トランジスタ４４０ｅは導通し、アドレス線４７２ｆを能動的に低電圧レベルに引き下げる。
【００９３】
アドレス６トランジスタ４５６ａ及び４５６ｂのゲートは、シフトレジスタ出力信号線４１０ｆに電気的に接続される。アドレス６トランジスタ４５６ａのドレイン−ソースパスの一方の側はアドレス線４７２ａに電気的に接続され、他方の側は評価線４７６ｆに電気的に接続される。アドレス６トランジスタ４５６ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｇに電気的に接続され、他方の側は評価線４７６ｆに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｆがオンになると、シフトレジスタ出力信号線４１０ｆ上の高電圧レベルのシフトレジスタ出力信号ＳＯ６は、アドレス６トランジスタ４５６ａ及び４５６ｂをオンにする。アドレス６トランジスタ４５６ａ及びアドレス評価トランジスタ４４０ｆは導通し、アドレス線４７２ａを能動的に低電圧レベルに引き下げる。アドレス６トランジスタ４５６ｂ及びアドレス評価トランジスタ４４０ｆは導通し、アドレス線４７２ｇを能動的に低電圧レベルに引き下げる。
【００９４】
アドレス７トランジスタ４５８ａ及び４５８ｂのゲートは、シフトレジスタ出力信号線４１０ｇに電気的に接続される。アドレス６トランジスタ４５８ａのドレイン−ソースパスの一方の側はアドレス線４７２ｂに電気的に接続され、他方の側は評価線４７６ｇに電気的に接続される。アドレス６トランジスタ４５８ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｃに電気的に接続され、他方の側は評価線４７６ｇに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｇがオンになると、シフトレジスタ出力信号線４１０ｇ上の高電圧レベルのシフトレジスタ出力信号ＳＯ７は、アドレス６トランジスタ４５８ａ及び４５８ｂをオンにする。アドレス７トランジスタ４５８ａ及びアドレス評価トランジスタ４４０ｇは導通し、アドレス線４７２ｂを能動的に低電圧レベルに引き下げる。アドレス７トランジスタ４５８ｂ及びアドレス評価トランジスタ４４０ｇは導通し、アドレス線４７２ｃを能動的に低電圧レベルに引き下げる。
【００９５】
アドレス８トランジスタ４６０ａ及び４６０ｂのゲートは、シフトレジスタ出力信号線４１０ｈに電気的に接続される。アドレス８トランジスタ４６０ａのドレイン−ソースパスの一方の側はアドレス線４７２ｂに電気的に接続され、他方の側は評価線４７６ｈに電気的に接続される。アドレス８トランジスタ４６０ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｄに電気的に接続され、他方の側は評価線４７６ｈに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｈがオンになると、シフトレジスタ出力信号線４１０ｈ上の高電圧レベルのシフトレジスタ出力信号ＳＯ８は、アドレス８トランジスタ４６０ａ及び４６０ｂをオンにする。アドレス８トランジスタ４６０ａ及びアドレス評価トランジスタ４４０ｈは導通し、アドレス線４７２ｂを能動的に低電圧レベルに引き下げる。アドレス８トランジスタ４６０ｂ及びアドレス評価トランジスタ４４０ｈは導通し、アドレス線４７２ｄを能動的に低電圧レベルに引き下げる。
【００９６】
アドレス９トランジスタ４６２ａ及び４６２ｂのゲートは、シフトレジスタ出力信号線４１０ｉに電気的に接続される。アドレス９トランジスタ４６２ａのドレイン−ソースパスの一方の側はアドレス線４７２ｂに電気的に接続され、他方の側は評価線４７６ｉに電気的に接続される。アドレス９トランジスタ４６２ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｅに電気的に接続され、他方の側は評価線４７６ｉに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｉがオンになると、シフトレジスタ出力信号線４１０ｉ上の高電圧レベルのシフトレジスタ出力信号ＳＯ９は、アドレス９トランジスタ４６２ａ及び４６２ｂをオンにする。アドレス９トランジスタ４６２ａ及びアドレス評価トランジスタ４４０ｉは導通し、アドレス線４７２ｂを能動的に低電圧レベルに引き下げる。アドレス９トランジスタ４６２ｂ及びアドレス評価トランジスタ４４０ｉは導通し、アドレス線４７２ｅを能動的に低電圧レベルに引き下げる。
【００９７】
アドレス１０トランジスタ４６４ａ及び４６４ｂのゲートは、シフトレジスタ出力信号線４１０ｊに電気的に接続される。アドレス１０トランジスタ４６４ａのドレイン−ソースパスの一方の側はアドレス線４７２ｂに電気的に接続され、他方の側は評価線４７６ｊに電気的に接続される。アドレス１０トランジスタ４６４ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｆに電気的に接続され、他方の側は評価線４７６ｊに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｊがオンになると、シフトレジスタ出力信号線４１０ｊ上の高電圧レベルのシフトレジスタ出力信号ＳＯ１０は、アドレス１０トランジスタ４６４ａ及び４６４ｂをオンにする。アドレス１０トランジスタ４６４ａ及びアドレス評価トランジスタ４４０ｊは導通し、アドレス線４７２ｂを能動的に低電圧レベルに引き下げる。アドレス１０トランジスタ４６４ｂ及びアドレス評価トランジスタ４４０ｊは導通し、アドレス線４７２ｆを能動的に低電圧レベルに引き下げる。
【００９８】
アドレス１１トランジスタ４６６ａ及び４６６ｂのゲートは、シフトレジスタ出力信号線４１０ｋに電気的に接続される。アドレス１１トランジスタ４６６ａのドレイン−ソースパスの一方の側はアドレス線４７２ｂに電気的に接続され、他方の側は評価線４７６ｋに電気的に接続される。アドレス１１トランジスタ４６６ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｇに電気的に接続され、他方の側は評価線４７６ｋに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｋがオンになると、シフトレジスタ出力信号線４１０ｋ上の高電圧レベルのシフトレジスタ出力信号ＳＯ１１は、アドレス１１トランジスタ４６６ａ及び４６６ｂをオンにする。アドレス１１トランジスタ４６６ａ及びアドレス評価トランジスタ４４０ｋは導通し、アドレス線４７２ｂを能動的に低電圧レベルに引き下げる。アドレス１１トランジスタ４６６ｂ及びアドレス評価トランジスタ４４０ｋは導通し、アドレス線４７２ｇを能動的に低電圧レベルに引き下げる。
【００９９】
アドレス１２トランジスタ４６８ａ及び４６８ｂのゲートは、シフトレジスタ出力信号線４１０ｌに電気的に接続される。アドレス１２トランジスタ４６８ａのドレイン−ソースパスの一方の側はアドレス線４７２ｃに電気的に接続され、他方の側は評価線４７６ｌに電気的に接続される。アドレス１２トランジスタ４６８ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｄに電気的に接続され、他方の側は評価線４７６ｌに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｌがオンになると、シフトレジスタ出力信号線４１０ｌ上の高レベルシフトレジスタ出力信号ＳＯ１２は、アドレス１２トランジスタ４６８ａ及び４６８ｂをオンにする。アドレス１２トランジスタ４６８ａ及びアドレス評価トランジスタ４４０ｌは導通し、アドレス線４７２ｃを能動的に低電圧レベルに引き下げる。アドレス１２トランジスタ４６８ｂ及びアドレス評価トランジスタ４４０ｌは導通し、アドレス線４７２ｄを能動的に低電圧レベルに引き下げる。
【０１００】
アドレス１３トランジスタ４７０ａ及び４７０ｂのゲートは、シフトレジスタ出力信号線４１０ｍに電気的に接続される。アドレス１３トランジスタ４７０ａのドレイン−ソースパスの一方の側はアドレス線４７２ｃに電気的に接続され、他方の側は評価線４７６ｍに電気的に接続される。アドレス１３トランジスタ４７０ｂのドレイン−ソースパスの一方の側はアドレス線４７２ｅに電気的に接続され、他方の側は評価線４７６ｍに電気的に接続される。高電圧レベルの評価信号ＬＥＶＡＬによりアドレス評価トランジスタ４４０ｍがオンになると、シフトレジスタ出力信号線４１０ｍ上の高電圧レベルのシフトレジスタ出力信号ＳＯ１３は、アドレス１３トランジスタ４７０ａ及び４７０ｂをオンにする。アドレス１３トランジスタ４７０ａ及びアドレス評価トランジスタ４４０ｍは導通し、アドレス線４７２ｃを能動的に低電圧レベルに引き下げる。アドレス１３トランジスタ４７０ｂ及びアドレス評価トランジスタ４４０ｍは導通し、アドレス線４７２ｅを能動的に低電圧レベルに引き下げる。
【０１０１】
シフトレジスタ４０２は、あるシフトレジスタ出力信号線４１０ａ〜４１０ｍから次のシフトレジスタ出力信号線４１０ａ〜４１０ｍへと単一の高電圧レベルの出力信号をシフトさせる。シフトレジスタ４０２は、制御線４３０上の制御信号ＣＳＹＮＣ上の制御パルスを受信するとともに、タイミング信号Ｔ１〜Ｔ４から一連のタイミングパルスを受信し、受信した制御パルスをシフトレジスタ４０２の中にシフトインする。これに応答して、シフトレジスタ４０２は、単一の高電圧レベルのシフトレジスタ出力信号ＳＯ１又はＳＯ１３を生成する。残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て、低電圧レベルで生成される。シフトレジスタ４０２は、タイミング信号Ｔ１〜Ｔ４から次の一連のタイミングパルスを受信し、単一の高電圧レベルの出力信号をあるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３から次のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３へとシフトさせ、残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を全て低電圧レベルで生成する。シフトレジスタ４０２は、一連のタイミングパルスの繰り返しを受信し、各一連のタイミングパルスに応答して、単一の高電圧レベルの出力信号をシフトさせ、最大で１３個までの高電圧レベルのシフトレジスタ出力信号を含む一連の高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を生成する。各高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、２つのアドレストランジスタ対４４６、４４８、…、４７０をオンにし、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を噴射セル１２０に供給する。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１３個のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３に対応する１３個のアドレスタイムスロットにおいて生成される。他の実施形態として、シフトレジスタ４０２は、１４等の任意の適当な数のシフトレジスタ出力信号を有し、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１４個のアドレスタイムスロット等の任意の適当な数のアドレスタイムスロットにおいて生成される場合がある。
【０１０２】
シフトレジスタ４０２は、方向信号線４０８を介して方向回路４０４から方向信号を受信する。方向信号は、シフトレジスタ４０２のシフト方向を決定する。シフトレジスタ４０２は、シフトレジスタ出力信号ＳＯ１からシフトレジスタ出力信号ＳＯ１３へと順方向に高電圧レベルの出力信号をシフトさせるように構成してもよいし、あるいは、シフトレジスタ出力信号ＳＯ１３からシフトレジスタ出力信号ＳＯ１へと逆方向にシフトさせるように構成してもよい。
【０１０３】
順方向の場合、シフトレジスタ４０２は、制御信号ＣＳＹＮＣ上の制御パルスを受信し、高電圧レベルのシフトレジスタ出力信号ＳＯ１を生成する。残りのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３は全て、低電圧レベルで生成される。シフトレジスタ４０２は次の一連のタイミングパルスを受信し、高電圧レベルのシフトレジスタ出力信号ＳＯ２を生成する。残りのシフトレジスタ出力信号ＳＯ１、ＳＯ３〜ＳＯ１３は全て、低電圧レベルで生成される。シフトレジスタ４０２は次の一連のタイミングパルスを受信し、高電圧レベルのシフトレジスタ出力信号ＳＯ３を生成する。残りのシフトレジスタ出力信号ＳＯ１、ＳＯ２、ＳＯ４〜ＳＯ１３は全て、低電圧レベルで生成される。シフトレジスタ４０２は、高電圧レベルのシフトレジスタ出力信号ＳＯ１３が生成される（他のシフトレジスタ出力信号ＳＯ１〜ＳＯ１２は全て低電圧レベルで生成される）まで、各一連のタイミングパルスに応答して高電圧レベルの出力信号をシフトさせ続ける。高電圧レベルのシフトレジスタ出力信号ＳＯ１３が生成されると、シフトレジスタ４０２は次の一連のタイミングパルスを受信し、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３として全て低電圧レベルの信号を生成する。制御信号ＣＳＹＮＣ上の次の制御パルスが与えられると、シフトレジスタ４０２は、シフトレジスタ出力信号ＳＯ１からシフトレジスタ出力信号ＳＯ１３への一連の高電圧レベルの出力信号の順方向シフトをスタート、すなわち開始する。
【０１０４】
逆方向の場合、シフトレジスタ４０２は、制御信号ＣＳＹＮＣ上の制御パルスを受信し、高電圧レベルのシフトレジスタ出力信号ＳＯ１３を生成する。残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２は全て、低電圧レベルで生成される。シフトレジスタ４０２は次の一連のタイミングパルスを受信し、高電圧レベルのシフトレジスタ出力信号ＳＯ１２を生成する。残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１１、ＳＯ１３は全て、低電圧レベルで生成される。シフトレジスタ４０２は次の一連のタイミングパルスを受信し、高電圧レベルのシフトレジスタ出力信号ＳＯ１１を生成する。残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１０、ＳＯ１２、ＳＯ１３は全て、低電圧レベルで生成される。シフトレジスタ４０２は、高電圧レベルのシフトレジスタ出力信号ＳＯ１が生成される（他のシフトレジスタ出力信号ＳＯ２〜ＳＯ１３は全て低電圧レベルで生成される）まで、各一連のタイミングパルスに応答して高電圧レベルの出力信号をシフトさせ続ける。高電圧レベルのシフトレジスタ出力信号ＳＯ１が生成されると、シフトレジスタ４０２は次の一連のタイミングパルスを受信し、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３として全て低電圧レベルの信号を生成する。制御信号ＣＳＹＮＣ上の次の制御パルスが与えられると、シフトレジスタ４０２は、シフトレジスタ出力信号ＳＯ１３からシフトレジスタ出力信号ＳＯ１への一連の高電圧出力信号の逆方向シフトをスタート、すなわち開始する。
【０１０５】
方向回路４０４は、方向信号線４０８を介して２つの方向信号を出力する。これらの方向信号によって、シフトレジスタ４０２のシフト方向が、順方向または逆方向に設定される。また、これらの方向信号は、シフトレジスタ４０２から高電圧レベルの出力信号をクリアするためにも使用することができる。
【０１０６】
方向回路４０４は、タイミング信号Ｔ３〜Ｔ６から一連のタイミングパルスを繰り返し受信する。さらに、方向回路４０４は、制御線４３０上の制御信号ＣＳＹＮＣの制御パルスも受信する。方向回路４０４は、タイミング信号Ｔ４上のタイミングパルスと同時に制御パルスを受信することに応答して、順方向信号を出力する。この順方向信号は、シフトレジスタ４０２をシフトレジスタ出力信号ＳＯ１からシフトレジスタ出力信号ＳＯ１３への順方向のシフトに設定する。方向回路４０４は、タイミング信号Ｔ６上のタイミングパルスと同時に制御パルスを受信することに応答して、逆方向信号を出力する。逆方向信号は、シフトレジスタ４０２をシフトレジスタ出力信号ＳＯ１３からシフトレジスタ出力信号ＳＯ１への逆方向のシフトに設定する。方向回路４０４は、タイミング信号Ｔ４上のタイミングパルスとタイミング信号Ｔ６上のタイミングパルスの両方に同期した制御パルスの受信に応答して、シフトレジスタ４０２をクリアする方向信号を出力する。
【０１０７】
ロジックアレイ４０６は、シフトレジスタ出力信号線４１０ａ〜４１０ｍを介してシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を受信するとともに、タイミング信号線４３４、４２２、及び４３６上のタイミング信号Ｔ３〜Ｔ５からタイミングパルスを受信する。シフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちに１つだけある高電圧レベルの出力信号、及びタイミング信号Ｔ３〜Ｔ５上のタイミングパルスに応答して、ロジックアレイ４０６は、７個のアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７うちの２つの低電圧レベルのアドレス信号を生成する。
【０１０８】
ロジックアレイ４０６は、評価阻止トランジスタ４４２ａをオンにし、評価信号線４７４を低電圧レベルに引き下げ、アドレス評価トランジスタ４４０をオフにするためのタイミングパルスを、タイミング信号Ｔ３から受信する。また、タイミング信号Ｔ３から得られるこのタイミングパルスは、アドレス線プリチャージトランジスタ４３８を介してアドレス線４７２ａ〜４７２ｇを高電圧レベルに帯電させる。一実施形態において、タイミング信号Ｔ３から得られるタイミングパルスは、タイミング信号Ｔ４から得られるタイミングパルスで置き換えられ、アドレス線プリチャージトランジスタ４３８を介してアドレス線４７２ａ〜４７２ｇを高電圧レベルに帯電させる。
【０１０９】
タイミング信号Ｔ４から得られるタイミングパルスは、評価阻止トランジスタ４４２ｂをオンにし、評価信号線４７４を低電圧レベルに引き下げ、アドレス評価トランジスタ４４０をオフにする。タイミング信号Ｔ４上のそのようなタイミングパルスの持続時間中に、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、有効な出力信号として安定状態に達する。シフトレジスタ出力信号ＳＯ１〜ＳＯ１３の中に１つだけある高電圧レベルの出力信号は、ロジックアレイ４０６内のアドレストランジスタ対４４６、４４８、…、４７０のゲートに供給される。タイミング信号Ｔ５から得られるタイミングパルスは、評価信号線４７４を高電圧レベルに帯電させ、アドレス評価トランジスタ４４０をオンにする。アドレス評価トランジスタ４４０がオンに切り替わると、高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を受信するロジックアレイ４０６内のアドレストランジスタ対４４６、４４８、…、又は４７０は導通し、対応するアドレス線４７２を放電させる。対応するアドレス線４７２は、導通状態のアドレストランジスタ対４４６、４４８、…、４７０及び導通状態のアドレス評価トランジスタ４４０を通して能動的にローに引き下げられる。残りのアドレス線４７２は、高電圧レベルに帯電されたままとなる。
【０１１０】
ロジックアレイ４０６は、各アドレスタイムスロットにおいて７個のアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７のうちの２つの低電圧レベルのアドレス信号を生成する。シフトレジスタ出力信号ＳＯ１が高電圧レベルであれば、アドレス１トランジスタ４４６ａ及び４４６ｂは導通し、アドレス線４７２ａ及び４７２ｂは低電圧レベルに引き下げられ、アクティブなローアドレス信号〜Ａ１及び〜Ａ２が生成される。シフトレジスタ出力信号ＳＯ２が高電圧レベルであれば、アドレス２トランジスタ４４８ａ及び４４８ｂは導通し、アドレス線４７２ａ及び４７２ｃは低電圧レベルに引き下げられ、アクティブなローアドレス信号〜Ａ１及び〜Ａ３が生成される。シフトレジスタ出力信号ＳＯ３が高電圧レベルであれば、アドレス３トランジスタ４５０ａ及び４５０ｂは導通し、アドレス線４７２ａ及び４７２ｄは低電圧レベルに引き下げられ、アクティブなローアドレス信号〜Ａ１及び〜Ａ４が生成される。シフトレジスタ出力信号ＳＯ４〜ＳＯ１３についても以下同様である。シフトレジスタ出力信号ＳＯ１〜ＳＯ１３に関連する１３個のアドレスタイムスロットのそれぞれにおいて、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は下記のように設定される。
【０１１１】
【表２】
2010188735.tif 000004
【０１１２】
他の実施形態において、ロジックアレイ４０６は、１３個のアドレスタイムスロットのそれぞれにおいて、下記のようにアクティブなアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成することができる。
【０１１３】
【表３】
2010188735.tif 000005
【０１１４】
また、他の実施形態において、ロジックアレイ４０６は、各高電圧レベルの出力信号ＳＯ１〜ＳＯ１３に対し、任意の適当な数の低電圧レベルアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を任意の適当な順番で生成するアドレストランジスタを有する場合がある。これはたとえば、各トランジスタ対４４６、４４８、…、４７０を任意の２本の所望のアドレス線６７２ａ〜ｇを放電させるように適切に配置することによって達成することができる。
【０１１５】
さらに、他の実施形態では、任意の適当な数のアドレス線を有し、任意の適当な数のアドレスタイムスロットにおいて任意の適当な数のアドレス信号を生成する場合がある。
【０１１６】
動作として、タイミング信号Ｔ１〜Ｔ６から、一連の６個のタイミングパルスが繰り返し提供される。各一連の６個のタイミングパルスにおいて、タイミング信号Ｔ１〜Ｔ６はそれぞれ、１個のタイミングパルスを提供する。タイミング信号Ｔ１から得られるタイミングパルスの後、タイミング信号Ｔ２から得られるタイミングパルスが続き、その後にタイミング信号Ｔ３から得られるタイミングパルスが続き、その後にタイミング信号Ｔ４から得られるタイミングパルスが続き、その後にタイミング信号Ｔ５から得られるタイミングパルスが続き、その後にタイミング信号Ｔ６から得られるタイミングパルスが続く。一連の６個のタイミングパルスの繰り返しでは、このような一連の６個のタイミングパルスが繰り返される。
【０１１７】
一連の６個のタイミングパルスにおいて、方向回路４０４は、タイミング信号Ｔ３から得られる１つのタイミングパルスを第４のプリチャージ信号ＰＲＥ４として受信する。第４のプリチャージ信号ＰＲＥ４上のタイミングパルスは、方向線４０８のうちの第１の方向線を高電圧レベルに帯電させる。方向回路４０４は、タイミング信号Ｔ４から得られる減圧された電圧レベルのタイミングパルスを第４の評価信号ＥＶＡＬ４として受信する。方向回路４０４は、第４の評価信号ＥＶＡＬ４に同期して（同時に）制御信号ＣＳＹＮＣ上の制御パルスを受信した場合、第１の方向線４０８を放電させる。方向回路４０４は、第４の評価信号ＥＶＡＬ４上のタイミングパルスと同時に低電圧レベルの制御信号ＣＳＹＮＣを受信した場合、第１の方向線４０８を高電圧レベルの帯電状態のままにする。
【０１１８】
次に、方向回路４０４は、タイミング信号Ｔ５から得られるタイミングパルスを第３のプリチャージ信号ＰＲＥ３として受信する。第３のプリチャージ信号ＰＲＥ３上のタイミングパルスは、方向線４０８のうちの第２の方向線を帯電させる。方向回路４０４は、タイミング信号Ｔ６から得られる減圧された電圧レベルのタイミングパルスを第３の評価信号ＥＶＡＬ３として受信する。方向回路４０４は、第３の評価信号ＥＶＡＬ３上のタイミングパルスに同期して制御信号ＣＳＹＮＣ上の制御パルスを受信した場合、第２の方向線４０８を放電させ、低電圧レベルにする。方向回路４０４は、第３の評価信号ＥＶＡＬ３内のタイミングパルスに同期して低電圧レベルの制御信号ＣＳＹＮＣを受信した場合、第２の方向線４０８を高電圧レベルの帯電状態のままにする。
【０１１９】
第１の方向線４０８は放電され、低電圧レベルになり、第２の方向線４０８は高電圧レベルのままである場合、それらの第１の方向線４０８及び第２の方向線４０８上の信号レベルは、シフトレジスタ４０２を順方向シフトに設定する。第１の方向線４０８は高電圧レベルのままであり、第２の方向線４０８は放電され、低電圧レベルになった場合、それらの方向線４０８上の信号レベルは、シフトレジスタ４０２を逆方向シフトに設定する。第１の方向線４０８と第２の方向線４０８が両方とも放電され、低電圧レベルになった場合、シフトレジスタ４０２による高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３の生成は禁止される。方向線４０８上の方向信号は、各一連の６個のタイミングパルスの持続時間中に設定される。
【０１２０】
まず、一連の６個のタイミングパルスの持続時間中に方向を設定し、次の一連の６個のタイミングパルスの持続時間中にシフトレジスタ４０２を始動させる。シフトレジスタ４０２を始動させるために、シフトレジスタ４０２は、タイミング信号Ｔ１からタイミングパルスを第１のプリチャージ信号ＰＲＥ１として受信する。第１のプリチャージ信号ＰＲＥ１上のタイミングパルスは、４０３ａ〜４０３ｍで示す１３個のシフトレジスタセルのそれぞれにおいて内部ノードをプリチャージする。シフトレジスタ４０２は、タイミング信号Ｔ２から減圧された電圧レベルのタイミングパルスを第１の評価信号ＥＶＡＬ１として受信する。シフトレジスタ４０２は、制御信号ＣＳＹＮＣ上の制御パルスを第１の評価信号ＥＶＡＬ１上のタイミングパルスと同時に受信した場合、１３個のシフトレジスタセルのうちの１個の内部ノードを放電させ、放電された内部ノードは低電圧レベルになる。制御信号ＣＳＹＮＣが第１の評価信号ＥＶＡＬ１上のタイミングパルスと同じ低電圧レベルのままである場合、１３個のシフトレジスタセルのそれぞれにおける内部ノードは、高電圧レベルのままとなる。
【０１２１】
シフトレジスタ４０２は、タイミング信号Ｔ３からタイミングパルスを第２のプリチャージ信号ＰＲＥ２として受信する。第２のプリチャージ信号ＰＲＥ２上のタイミングパルスは、１３本のシフトレジスタ出力線４１０ａ〜４１０ｍをそれぞれプリチャージし、高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を生成する。シフトレジスタ４０２は、タイミング信号Ｔ４から減圧された電圧レベルのタイミングパルスを第２の評価信号ＥＶＡＬ２として受信する。第１の評価信号ＥＶＡＬ１上のタイミングパルスと同時に制御信号ＣＳＹＮＣから制御パルスを受信した場合のように、シフトレジスタセル４０３の内部ノードが低電圧レベルにある場合、シフトレジスタ４０２はシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を高電圧レベルに維持する。シフトレジスタセル４０３の内部ノードが、残りの全てのシフトレジスタセル４０３のように高電圧レベルにある場合、シフトレジスタ４０２はシフトレジスタ出力線４１０ａ〜４１０ｍを放電させ、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を出力する。シフトレジスタ４０２は、一連の６個のタイミングパルスの持続時間中に始動される。シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、第２の評価信号ＥＶＡＬ２として受信したタイミング信号Ｔ４からのタイミングパルスの持続時間中に有効化され、次の一連の６個のタイミングパルスにおいてタイミング信号Ｔ３からタイミングパルスを受信するまで有効状態に維持される。以後、一連の６個のタイミングパルスごとに、シフトレジスタ４０２は高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３をあるシフトレジスタセル４０３から次のシフトレジスタセル４０３へとシフトさせる。
【０１２２】
ロジックアレイ４０６は、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３を受信する。一実施形態として、ロジックアレイ４０６は、タイミング信号Ｔ３からのタイミングパルスを受信すると、アドレス線４７２をプリチャージし、アドレス評価トランジスタ４４０をオフにする。一実施形態として、ロジックアレイ４０６は、タイミング信号Ｔ３からのタイミングパルスを受信すると、アドレス評価トランジスタ４４０をオフにし、タイミング信号Ｔ４からのタイミングパルスを受信すると、アドレス線４７２をプリチャージする。
【０１２３】
シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が有効なシフトレジスタ出力信号ＳＯ１〜ＳＯ１３として安定状態に達すると、ロジックアレイ４０６は、タイミング信号Ｔ４からタイミングパルスを受信し、アドレス評価トランジスタ４４０をオフにする。タイミング信号Ｔ４からタイミングパルスを受信した後、シフトレジスタ４０２が始動しても、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つは高電圧レベルに留まる。ロジックアレイ４０６は、タイミング信号Ｔ５からタイミングパルスを受信すると、評価信号線４７４を帯電させ、アドレス評価トランジスタ４４０をオンにする。高電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を受信するアドレストランジスタ対４４６、４４８、…、４７０はオンになり、７本のアドレス線４７２ａ〜４７２ｇのうちの２本は低電圧レベルに引き下げられる。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７のうちのこの２つの低電圧レベルのアドレス信号は、噴射セル１２０及び噴射セル下位群をイネーブルし、作動させるために使用される。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、タイミング信号Ｔ５から得られるタイミングパルスの持続時間中に有効になり、タイミング信号Ｔ３から次の一連の６個のタイミングパルスにおいてタイミングパルスを受信するまで、有効状態に留まる。
【０１２４】
シフトレジスタ４０２を始動しない場合、シフトレジスタ出力線４１０を全て放電させ、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を生成する。この低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、アドレストランジスタ対４４６、４４８、…、４７０をオフにし、アドレス線４７２は帯電状態のままであり、高電圧レベルのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７が生成される。この高電圧レベルのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、噴射セル１２０及び噴射セル下位群がイネーブルされ、作動されることを防止する。
【０１２５】
図９はアドレス回路の一実施形態を記載しているが、別の論理素子や構成要素を使用した他の実施形態を使用してもよい。たとえば、上記の入力信号、たとえば信号Ｔ１〜Ｔ６を受信して、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を出力するコントローラを使用してもよい。
【０１２６】
図１０Ａは、シフトレジスタ４０２内の１個のシフトレジスタセル４０３ａを示す図である。シフトレジスタ４０２は、１３個のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を出力する１３個のシフトレジスタセル４０３ａ〜４０３ｍを有する。各シフトレジスタセル４０３ａ〜４０３ｍは、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つを出力しする。シフトレジスタセル４０３ａ〜４０３ｍはそれぞれ、シフトレジスタセル４０３ａと同様のものである。１３個のシフトレジスタセル４０３は電気的に直列接続され、順方向及び逆方向のシフトを行うことができる。他の実施形態では、任意の適当な数のシフトレジスタ出力信号を得るために、シフトレジスタ４０２は、任意の適当な数のシフトレジスタセル４０３を有する場合がある。
【０１２７】
シフトレジスタセル４０３ａは、破線５００で示されている入力段である第１の段と、破線５０２で示されている出力段である第２の段とを含む。第１の段５００は、第１のプリチャージトランジスタ５０４、第１の評価トランジスタ５０６、順方向入力トランジスタ５０８、逆方向入力トランジスタ５１０、順方向トランジスタ５１２、及び逆方向トランジスタ５１４を含む。第２の段５０２は、第２のプリチャージトランジスタ５１６、第２の評価トランジスタ５１８、及び内部ノードトランジスタ５２０を含む。
【０１２８】
第１の段５００では、第１のプリチャージトランジスタ５０４のゲート、及びドレイン−ソースパスの一方の側が、タイミング信号線４３２に電気的に接続される。タイミング信号線４３２は、タイミング信号Ｔ１を第１のプリチャージ信号ＰＲＥ１としてシフトレジスタ４０２に供給する。第１のプリチャージトランジスタ５０４のドレイン−ソースパスの他方の側は、第１の評価トランジスタ５０６のドレイン−ソースパスの一方の側に接続され、且つ内部ノード５２２を介して内部ノードトランジスタ５２０のゲートに電気的に接続される。段５００と段５０２との間では、内部ノード５２２により、シフトレジスタ内部ノード信号ＳＮ１が内部ノードトランジスタ５２０のゲートに供給される。
【０１２９】
第１の評価トランジスタ５０６のゲートは、第１の評価信号線４２０に電気的に接続される。第１の評価信号線４２０は、減圧された電圧レベルのＴ２タイミング信号を第１の評価信号ＥＶＡＬ１としてシフトレジスタ４０２に供給する。第１の評価トランジスタ５０６のドレイン−ソースパスの他方の側は、内部パス５２４を介して順方向入力トランジスタ５０８のドレイン−ソースパスの一方の側に接続され、且つ逆方向入力トランジスタ５１０のドレイン−ソースパスの一方の側に電気的に接続される。
【０１３０】
順方向入力トランジスタ５０８のドレイン−ソースパスの他方の側は、５２６において順方向トランジスタ５１２のドレイン−ソースパスの一方の側に電気的に接続され、逆方向入力トランジスタ５１０のドレイン−ソースパスの他方の側は、５２８において逆方向トランジスタ５１４のドレイン−ソースパスの一方の側に電気的に接続される。順方向トランジスタ５１２及び逆方向トランジスタ５１４のドレイン−ソースパスは、５３０においてグラウンド等の基準電圧に電気的に結合される。
【０１３１】
順方向トランジスタ５１２のゲートは方向線４０８ａに電気的に接続され、方向回路４０４から順方向信号ＤＩＲＦを受信する。逆方向トランジスタ５１４のゲートは方向線４０８ｂに電気的に接続され、方向回路４０４から逆方向信号ＤＩＲＲを受信する。
【０１３２】
第２の段５０２では、第２のプリチャージトランジスタ５１６のゲート、及びドレイン−ソースパスの一方の側が、タイミング信号線４３４に電気的に接続される。タイミング信号線４３４は、タイミング信号Ｔ３を第２のプリチャージ信号ＰＲＥ２としてシフトレジスタ４０２に供給する。第２のプリチャージトランジスタ５１６のドレイン−ソースパスの他方の側は、第２の評価トランジスタ５１８のドレイン−ソースパスの片側に接続され、且つシフトレジスタ出力線４１０ａに電気的に接続される。第２の評価トランジスタ５１８のドレイン−ソースパスの他方の側は、５３２において内部ノードトランジスタ５２０のドレイン−ソースパスの片側に電気的に接続される。第２の評価トランジスタ５１８のゲートは、第２の評価信号線４２４に電気的に接続され、減圧された電圧レベルのＴ４タイミング信号を第２の評価信号ＥＶＡＬ２としてシフトレジスタ４０２に供給する。内部ノードトランジスタ５２０のゲートは内部ノード５２２に電気的に接続され、内部ノードトランジスタ５２０のドレイン−ソースパスの他方の側は、５３４においてグラウンド等の基準電圧に電気的に結合される。内部ノードトランジスタ５２０のゲートは、５３６において、シフトレジスタセルの内部ノード信号ＳＮ１を記憶するためのキャパシタンスを備える。シフトレジスタ出力信号線４１０ａは、シフトレジスタ出力信号ＳＯ１を記憶するための５３８で示すキャパシタンスを備える。
【０１３３】
一連の１３個のシフトレジスタセル４０３として使用される各シフトレジスタセル４０３ａ〜４０３ｍは、シフトレジスタセル４０３ａと同様のものである。順方向シフトを行うために、各シフトレジスタセル４０３ａ〜４０３ｍの順方向トランジスタ５０８のゲートは、制御線４３０、又はシフトレジスタ出力線４１０ａ〜４１０ｌのうちの１本に電気的に接続される。逆方向シフトを行うために、各シフトレジスタセル４０３ａ〜４０３ｍの逆方向トランジスタ５１０のゲートは、制御線４３０、又はシフトレジスタ出力線４１０ｂ〜４１０ｍのうちの１本に電気的に接続される。シフトレジスタ出力信号線４１０は、シフトレジスタ出力信号線４１０ａ及び４１０ｍを除き、１個の順方向入力トランジスタ５０８及び１個の逆方向入力トランジスタ５１０に電気的に接続される。シフトレジスタ出力信号線４１０ａは、シフトレジスタセル４０３ｂ内の順方向入力トランジスタ５０８に電気的に接続されるが、逆方向入力トランジスタ５１０には電気的に接続されない。シフトレジスタ出力信号線４１０ｍは、シフトレジスタセル４０３ｌの逆方向入力トランジスタ５１０に電気的に接続されるが、順方向入力トランジスタ５０８には電気的に接続されない。
【０１３４】
シフトレジスタ４０２を順方向にシフトさせる場合、シフトレジスタセル４０３ａは、一連の１３個のシフトレジスタ４０３のうちの最初（１番目）のシフトレジスタ４０３となる。シフトレジスタセル４０３ａの順方向入力トランジスタ５０８のゲートは制御信号線４３０に電気的に接続され、制御信号ＣＳＹＮＣを受信する。２番目のシフトレジスタセル４０３ｂの順方向入力トランジスタのゲートはシフトレジスタ出力線４１０ａに電気的に接続され、シフトレジスタ出力信号ＳＯ１を受信する。３番目のシフトレジスタセル４０３ｃの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｂに電気的に接続され、シフトレジスタ出力信号ＳＯ２を受信する。４番目のシフトレジスタセル４０３ｄの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｃに電気的に接続され、シフトレジスタ出力信号ＳＯ３を受信する。５番目のシフトレジスタセル４０３ｅの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｄに電気的に接続され、シフトレジスタ出力信号ＳＯ４を受信する。６番目のシフトレジスタセル４０３ｆの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｅに電気的に接続され、シフトレジスタ出力信号ＳＯ５を受信する。７番目のシフトレジスタセル４０３ｇの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｆに電気的に接続され、シフトレジスタ出力信号ＳＯ６を受信する。８番目のシフトレジスタセル４０３ｈの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｇに電気的に接続され、シフトレジスタ出力信号ＳＯ７を受信する。９番目のシフトレジスタセル４０３ｉの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｈに電気的に接続され、シフトレジスタ出力信号ＳＯ８を受信する。１０番目のシフトレジスタセル４０３ｊの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｉに電気的に接続され、シフトレジスタ出力信号ＳＯ９を受信する。１１番目のシフトレジスタセル４０３ｋの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｊに電気的に接続され、シフトレジスタ出力信号ＳＯ１０を受信する。１２番目のシフトレジスタセル４０３ｌの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｋに電気的に接続され、シフトレジスタ出力信号ＳＯ１１を受信する。１３番目のシフトレジスタセル４０３ｍの順方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｌに電気的に接続され、シフトレジスタ出力信号ＳＯ１２を受信する。
【０１３５】
シフトレジスタ４０２を逆方向にシフトさせる場合、シフトレジスタセル４０３ａは、一連の１３個のシフトレジスタセル４０３のうちの最後のシフトレジスタセル４０３となる。シフトレジスタセル４０３ａの逆方向入力トランジスタ５１０のゲートは、前のシフトレジスタ出力線４１０ｂに電気的に接続され、シフトレジスタ出力信号ＳＯ２を受信する。シフトレジスタセル４０３ｂの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｃに電気的に接続され、シフトレジスタ出力信号ＳＯ３を受信する。シフトレジスタセル４０３ｃの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｄに電気的に接続され、シフトレジスタ出力信号ＳＯ４を受信する。シフトレジスタセル４０３ｄの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｅに電気的に接続され、シフトレジスタ出力信号ＳＯ５を受信する。シフトレジスタセル４０３ｅの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｆに電気的に接続され、シフトレジスタ出力信号ＳＯ６を受信する。シフトレジスタセル４０３ｆの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｇに電気的に接続され、シフトレジスタ出力信号ＳＯ７を受信する。シフトレジスタセル４０３ｇの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｈに電気的に接続され、シフトレジスタ出力信号ＳＯ８を受信する。シフトレジスタセル４０３ｈの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｉに電気的に接続され、シフトレジスタ出力信号ＳＯ９を受信する。シフトレジスタセル４０３ｉの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｊに電気的に接続され、シフトレジスタ出力信号ＳＯ１０を受信する。シフトレジスタセル４０３ｊの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｋに電気的に接続され、シフトレジスタ出力信号ＳＯ１１を受信する。シフトレジスタセル４０３ｋの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｌに電気的に接続され、シフトレジスタ出力信号ＳＯ１２を受信する。シフトレジスタセル４０３ｌの逆方向入力トランジスタのゲートは、シフトレジスタ出力線４１０ｍに電気的に接続され、シフトレジスタ出力信号ＳＯ１３を受信する。シフトレジスタセル４０３ｍの逆方向入力トランジスタのゲートは、制御信号線４３０に電気的に接続され、制御信号ＣＳＹＮＣを受信する。シフトレジスタ出力線４１０ａ〜４１０ｍはロジックアレイ４０６にも電気的に接続される。
【０１３６】
シフトレジスタ４０２は、制御信号ＣＳＹＮＣ上の１つの制御パルスを受信し、単一の高電圧レベルの出力信号を出力する。上記のように、また後で詳しく説明するように、シフトレジスタ４０２のシフト方向は、方向信号ＤＩＲＦ及びＤＩＲＲに応答して設定され、これらの方向信号は、タイミング信号Ｔ３〜Ｔ６上タイミングパルスの持続時間中に、制御信号線４３０上の制御信号ＣＳＹＮＣに基づいて生成される。シフトレジスタ４０２が順方向にシフトしている場合、シフトレジスタ４０２は、制御パルス、及びタイミング信号Ｔ１〜Ｔ４上のタイミングパルスに応答して、シフトレジスタ出力線４１０ａ及びシフトレジスタ出力信号ＳＯ１を高電圧レベルに設定する。シフトレジスタ４０２が逆方向にシフトしている場合、シフトレジスタ４０２は、制御パルス、及びタイミング信号Ｔ１〜Ｔ４上のタイミングパルスに応答して、シフトレジスタ出力線４１０ｍ及びシフトレジスタ出力信号ＳＯ１３を高電圧レベルに設定する。タイミング信号Ｔ１〜Ｔ４上のタイミングパルスに応答して、この高電圧レベルの出力信号ＳＯ１又はＳＯ１３は、あるシフトレジスタセル４０３から次のシフトレジスタセル４０３へとシフトレジスタ４０２の中をシフトされる。
【０１３７】
シフトレジスタ４０２は制御パルスを受信すると、２つのプリチャージ動作及び２つの評価動作により、その単一の高電圧の出力信号をあるシフトレジスタセル４０３から次のシフトレジスタセル４０３へとシフトさせる。各シフトレジスタセル４０３の第１の段５００は、順方向信号ＤＩＲＦ及び逆方向信号ＤＩＲＲを受信する。また、各シフトレジスタ４０３の第１の段５００は、順方向シフトレジスタ入力信号ＳＩＦ及び逆方向シフトレジスタ入力信号ＳＩＲも受信する。シフトレジスタ４０２内のシフトレジスタセル４０３は、全て同じ方向にシフトされるように設定され、また、タイミング信号Ｔ１〜Ｔ４上のタイミングパルスを受信するのと同時にシフトされるように設定される。
【０１３８】
各シフトレジスタセル４０３の第１の段５００は、順方向シフトレジスタ入力信号ＳＩＦと逆方向シフトレジスタ入力信号ＳＩＲのいずれかを受信する。高電圧レベル又は低電圧レベルの選択されたシフトレジスタ入力信号ＳＩＦ又はＳＩＲは、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３として出力される。各シフトレジスタセル４０３の第１の段５００は、タイミング信号Ｔ１から得られるタイミングパルスの持続時間中に内部ノード５２２をプリチャージし、タイミング信号Ｔ２から得られるタイミングパルスの持続時間中に選択されたシフトレジスタ入力信号ＳＩＦ又はＳＩＲを評価する。各シフトレジスタセル４０３の第２の段５０２は、タイミング信号Ｔ３から得られるタイミングパルスの持続時間中にシフトレジスタ出力線４１０ａ〜４１０ｍをプリチャージし、タイミング信号Ｔ４から得られるタイミングパルスの持続時間中に内部ノード信号ＳＮ（たとえば、ＳＮ１）を評価する。
【０１３９】
方向信号ＤＩＲＦ及びＤＩＲＲは、シフトレジスタ４０２内のシフトレジスタセル４０３ａ、及び他の全てのシフトレジスタセル４０３のシフト方向を順方向又は逆方向に設定する。順方向信号ＤＩＲＦが高電圧レベルであり、且つ逆方向信号ＤＩＲＲが低電圧レベルである場合、シフトレジスタ４０２は順方向にシフトする。逆方向信号ＤＩＲＲが高電圧レベルであり、且つ順方向信号ＤＩＲＦが低電圧レベルである場合、シフトレジスタ４０２は逆方向にシフトする。方向信号ＤＩＲＦとＤＩＲＲがいずれも低電圧レベルである場合、シフトレジスタ４０２はいずれの方向にもシフトせず、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て、非アクティブな低電圧レベルになるようにクリアされる。
【０１４０】
シフトレジスタセル４０３ａを順方向にシフトする動作の際、順方向信号ＤＩＲＦは高電圧レベルにセットされ、逆方向信号ＤＩＲＲは低電圧レベルにセットされる。この高電圧レベルの順方向信号ＤＩＲＦは順方向トランジスタ５１２をオンにし、低電圧レベル逆方向信号ＤＩＲＲは逆方向トランジスタ５１４をオフにする。タイミング信号Ｔ１から得られるタイミングパルスは、第１のプリチャージ信号ＰＲＥ１としてシフトレジスタ４０２に供給され、第１のプリチャージトランジスタ５０４を通して内部ノード５２２を高電圧レベルに帯電させる。次に、タイミング信号Ｔ２から得られるタイミングパルスが、抵抗分割回路４１２に供給され、抵抗分割回路４１２は、減圧された電圧レベルのＴ２タイミングパルスを第１の評価信号ＥＶＡＬ１としてシフトレジスタ４０２に出力する。第１の評価信号ＥＶＡＬ１上のタイミングパルスは、第１の評価トランジスタ５０６をオンにする。順方向シフトレジスタ入力信号ＳＩＦが高電圧レベルである場合、順方向入力トランジスタ５０８はオンになり、順方向トランジスタ５１２はすでにオンになっているため、内部ノード５２２は放電され、低電圧レベルの内部ノード信号ＳＮ１が出力される。内部ノード５２２は、第１の評価トランジスタ５０６、順方向入力トランジスタ５０８、及び順方向トランジスタ５１２を通して放電される。順方向シフトレジスタ入力信号ＳＩＦが低電圧レベルである場合、順方向入力トランジスタ５０８はオフになり、内部ノード５２２は帯電状態のままとなり、高電圧レベルの内部ノード信号ＳＮ１が出力される。逆方向シフトレジスタ入力信号ＳＩＲは、逆方向入力トランジスタ５１０を制御する。ただし、内部ノード５２２が逆方向入力トランジスタ５１０を通じて放電されないように、逆方向トランジスタ５１４はオフに切り替えられる。
【０１４１】
内部ノード５２２上の内部ノード信号ＳＮ１は内部ノードトランジスタ５２０を制御する。低電圧レベルの内部ノード信号ＳＮ１は、内部ノードトランジスタ５２０をオフにし、高電圧レベルの内部ノード信号ＳＮ１は、内部ノードトランジスタ５２０をオンにする。
【０１４２】
タイミング信号Ｔ３から得られるタイミングパルスは、第２のプリチャージ信号ＰＲＥ２としてシフトレジスタ４０２に供給される。第２のプリチャージ信号ＰＲＥ２上のタイミングパルスは、第２のプリチャージトランジスタ５１６を通してシフトレジスタ出力線４１０ａを高電圧レベルに帯電させる。次に、タイミング信号Ｔ４から得られるタイミングパルスが抵抗分割回路４１４に供給され、抵抗分割回路４１４は、減圧された電圧レベルのＴ４タイミングパルスを第２の評価信号ＥＶＡＬ２としてシフトレジスタ４０２に出力する。第２の評価信号ＥＶＡＬ２上のタイミングパルスは、第２の評価トランジスタ５１８をオンにする。内部ノードトランジスタ５２０がオフである場合、シフトレジスタ出力線４１０ａは高電圧レベルに帯電されたままとなる。内部ノードトランジスタ５２０をオンにすると、シフトレジスタ出力線４１０ａは放電され、低電圧レベルに変わる。シフトレジスタ出力信号ＳＯ１は、内部ノード信号ＳＮ１の高／低を逆にしたものであり、内部ノード信号ＳＮ１は、順方向シフトレジスタ入力信号ＳＩＦの高／低を逆にしたものであった。順方向シフトレジスタ入力信号ＳＩＦのレベルは、シフトレジスタ出力信号ＳＯ１にシフトされた。
【０１４３】
シフトレジスタセル４０３ａにおける順方向シフトレジスタ入力信号ＳＩＦは、制御線４３０上の制御信号ＣＳＹＮＣである。内部ノード５２２を放電し、低電圧レベルにするためには、第１の評価信号ＥＶＡＬ１上のタイミングパルスと同時に、制御信号ＣＳＹＮＣとして制御パルスを供給する。タイミング信号Ｔ２から得られるタイミングパルスに同期した制御信号ＣＳＹＮＣ上の制御パルスは、シフトレジスタ４０２に順方向シフトを開始させる。
【０１４４】
シフトレジスタセル４０３ａを逆方向にシフトさせる動作の場合、順方向信号ＤＩＲＦは低電圧レベルにセットされ、逆方向信号ＤＩＲＲは高電圧レベルにセットされる。低電圧レベルの順方向信号ＤＩＲＦは順方向トランジスタ５１２をオフにし、高電圧レベルの逆方向信号ＤＩＲＲは逆方向トランジスタ５１４をオンにする。タイミング信号Ｔ１から得られるタイミングパルスが第１のプリチャージ信号ＰＲＥ１として供給されると、内部ノード５２２は、第１のプリチャージトランジスタ５０４を通して高電圧レベルに帯電される。次に、タイミング信号Ｔ２から得られるタイミングパルスが、抵抗分割回路４１２に供給され、抵抗分割回路４１２は、減圧された電圧レベルのＴ２タイミングパルスを第１の評価信号ＥＶＡＬ１として出力する。第１の評価信号ＥＶＡＬ１上のタイミングパルスは、第１の評価トランジスタ５０６をオンにする。逆方向シフトレジスタ入力信号ＳＩＲが高電圧レベルである場合、逆方向入力トランジスタ５１０はオンになり、逆方向トランジスタ５１４はすでにオンになっているため、内部ノード５２２は放電され、低電圧レベルの内部ノード信号ＳＮ１が出力される。内部ノード５２２は、第１の評価トランジスタ５０６、逆方向入力トランジスタ５１０、及び逆方向トランジスタ５１４を通して放電される。逆方向シフトレジスタ入力信号ＳＩＲが低電圧レベルである場合、逆方向入力トランジスタ５１０はオフになり、内部ノード５２２は帯電状態のままとなり、高電圧レベルの内部ノード信号ＳＮ１が出力される。順方向シフトレジスタ入力信号ＳＩＦは、順方向入力トランジスタ５０８を制御する。ただし、内部ノード５２２が順方向入力トランジスタ５０８を通して放電されないように、順方向トランジスタ５１２はオフに切り替えられる。
【０１４５】
タイミング信号Ｔ３から得られるタイミングパルスは、第２のプリチャージ信号ＰＲＥ２として供給される。第２のプリチャージ信号ＰＲＥ２上のタイミングパルスは、第２のプリチャージトランジスタ５１６を通してシフトレジスタ出力線４１０ａを高電圧レベルに帯電させる。次に、タイミング信号Ｔ４から得られるタイミングパルスが、抵抗分割回路４１４に供給され、抵抗分割回路４１４は、減圧された電圧レベルのＴ４タイミングパルスを第２の評価信号ＥＶＡＬ２として出力する。第２の評価信号ＥＶＡＬ２上のタイミングパルスは、第２の評価トランジスタ５１８をオンにする。内部ノードトランジスタ５２０がオフである場合、シフトレジスタ出力線４１０ａは高電圧レベルに帯電したままとなる。内部ノードトランジスタ５２０がオンである場合、シフトレジスタ出力線４１０ａは放電され、低電圧レベルになる。シフトレジスタ出力信号ＳＯ１は、内部ノード信号ＳＮ１の高／低を逆にしたものであり、内部ノード信号ＳＮ１は、逆方向シフトレジスタ入力信号ＳＩＲの高／低を逆にしたものであった。逆方向シフトレジスタ入力信号ＳＩＲの電圧レベルは、シフトレジスタ出力信号ＳＯ１にシフトされた。
【０１４６】
シフトレジスタセル４０３ａにおける逆方向シフトレジスタ入力信号ＳＩＲは、シフトレジスタ出力線４１０ｂ上のシフトレジスタ出力信号ＳＯ２である。シフトレジスタセル４０３ｍにおける逆方向シフトレジスタ入力信号ＳＩＲは、制御線４３０上の制御信号ＣＳＹＮＣである。シフトレジスタセル４０３ｍ内の内部ノード５２２を放電し、低電圧レベルにするためには、制御信号ＣＳＹＮＣ上の制御パルスを第１の評価信号ＥＶＡＬ１上タイミングパルスと同時に供給する。タイミング信号Ｔ２から得られるタイミングパルスに同期した制御信号ＣＳＹＮＣ上の制御パルスは、シフトレジスタセル４０３ｍからシフトレジスタセル４０３ａへの逆方向シフトをシフトレジスタ４０２に開始させる。
【０１４７】
シフトレジスタ４０２内のシフトレジスタセル４０３ａ及び他の全てのシフトレジスタセル４０３をクリアする動作の場合、方向信号ＤＩＲＦ及びＤＩＲＲは低電圧レベルにセットされる。低電圧レベルの順方向信号ＤＩＲＦは順方向トランジスタ５１２をオフにし、低電圧レベルの逆方向信号ＤＩＲＲは逆方向トランジスタ５１４をオフにする。タイミング信号Ｔ１から得られるタイミングパルスは、第１のプリチャージ信号ＰＲＥ１として供給され、内部ノード５２２を帯電させ、高電圧レベルの内部ノード信号ＳＮ１を出力させる。タイミング信号Ｔ２から得られるタイミングパルスは、減圧された電圧レベルのＴ２タイミングパルスを第１の評価信号ＥＶＡＬ１として出力し、第１の評価トランジスタ５０６をオンにする。内部ノード５２２が順方向入力トランジスタ５０８又は逆方向入力トランジスタ５１０を通して放電されないように、順方向トランジスタ５１２と逆方向トランジスタ５１４は、いずれもオフに切り替えられる。
【０１４８】
高電圧レベルの内部ノード信号ＳＮ１は、内部ノードトランジスタ５２０をオンにする。タイミング信号Ｔ３から得られるタイミングパルスは、第２のプリチャージ信号ＰＲＥ２として供給され、シフトレジスタ出力信号線４１０ａ及び全てのシフトレジスタ出力信号線４１０を帯電させる。次に、減圧された電圧レベルのタイミングパルスのような、タイミング信号Ｔ４から得られるタイミングパルスが、第２の評価信号ＥＶＡＬ２として供給されると、第２の評価トランジスタ５１８はオンになり、シフトレジスタ出力線４１０ａは第２の評価トランジスタ５１８及び内部ノードトランジスタ５２０を通して放電され、低電圧レベルのシフトレジスタ出力信号ＳＯ１が出力される。また、他のシフトレジスタ出力線４１０は全て放電され、非アクティブな低電圧レベルのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３が出力される。
【０１４９】
図１０Ｂは方向回路４０４を示す図である。方向回路４０４は、順方向信号回路５５０及び逆方向信号回路５５２を含む。順方向信号回路５５０は、第３のプリチャージトランジスタ５５４、第３の評価トランジスタ５５６、及び第１の制御トランジスタ５５８を含む。逆方向信号回路５５２は、第４のプリチャージトランジスタ５６０、第４の評価トランジスタ５６２、及び第２の制御トランジスタ５６４を含む。
【０１５０】
第３のプリチャージトランジスタ５５４のゲート、及びドレイン−ソースパスの一方の側は、タイミング信号線４３６に電気的に接続される。タイミング信号線４３６は、タイミング信号Ｔ５を第３のプリチャージ信号ＰＲＥ３として方向回路４０４に供給する。第３のプリチャージトランジスタ５５４のドレイン−ソースパスの他方の側は、方向信号線４０８ａを通して第３の評価トランジスタ５５６のドレイン−ソースパスの一方の側に電気的に接続される。方向信号線４０８ａは、シフトレジスタセル４０３ａの順方向トランジスタ５１２のゲート等、シフトレジスタ４０２内の各シフトレジスタセル４０３の順方向トランジスタのゲートに順方向信号ＤＩＲＦを供給する。第３の評価トランジスタ５５６のゲートは、減圧された電圧レベルのＴ６タイミング信号を方向回路４０４に供給するための第３の評価信号線４２８に電気的に接続される。第３の評価トランジスタ５５６のドレイン−ソースパスの他方の側は、５６６において制御トランジスタ５５８のドレイン−ソースパスに電気的に接続される。制御トランジスタ５５８のドレイン−ソースパスはさらに、５６８においてグラウンド等の基準電圧にも電気的に結合される。制御トランジスタ５５８のゲートは制御線４３０に電気的に接続され、制御信号ＣＳＹＮＣを受信する。
【０１５１】
第４のプリチャージトランジスタ５６０のゲート、及びドレイン−ソースパスの一方の側は、タイミング信号線４３４に電気的に接続される。タイミング信号線４３４は、タイミング信号Ｔ３を第４のプリチャージ信号ＰＲＥ４として方向回路４０４に供給する。第４のプリチャージトランジスタ５６０のドレイン−ソースパスの他方の側は、方向信号線４０８ｂを通して第４の評価トランジスタ５６２のドレイン−ソースパスの一方の側に電気的に接続される。方向信号線４０８ｂは、シフトレジスタセル４０３ａの逆方向トランジスタ５１４のゲート等、シフトレジスタ４０２内の各シフトレジスタセル４０３の逆方向トランジスタのゲートに逆方向信号ＤＩＲＲを供給する。第４の評価トランジスタ５６２のゲートは、減圧された電圧レベルのＴ４タイミング信号を方向回路４０４に供給するための第４の評価信号線４２４に電気的に接続される。第４の評価トランジスタ５６２のドレイン−ソースパスの他方の側は、５７０において制御トランジスタ５６４のドレイン−ソースパスに電気的に接続される。制御トランジスタ５６４のドレイン−ソースパスはさらに、５７２においてグラウンド等の基準電圧にも電気的に結合される。制御トランジスタ５６４のゲートは制御線４３０に電気的に接続され、制御信号ＣＳＹＮＣを受信する。
【０１５２】
方向信号ＤＩＲＦ及びＤＩＲＲは、シフトレジスタ４０２におけるシフト方向をセットする。順方向信号ＤＩＲＦが高電圧レベルにセットされ、且つ逆方向信号ＤＩＲＲが低電圧レベルにセットされた場合、順方向トランジスタ５１２等の順方向トランジスタはオンになり、逆方向トランジスタ５１４等の逆方向トランジスタはオフになる。シフトレジスタ４０２は順方向にシフトする。順方向信号ＤＩＲＦが低電圧レベルにセットされ、且つ逆方向信号ＤＩＲＲが高電圧レベルにセットされた場合、順方向トランジスタ５１２等の順方向トランジスタはオフになり、逆方向トランジスタ５１４等の逆方向トランジスタはオンになる。シフトレジスタ４０２は逆方向にシフトする。シフトレジスタ４０２が順方向又は逆方向にアクティブにシフトを行う際、方向信号ＤＩＲＦ及びＤＩＲＲは、タイミング信号Ｔ３〜Ｔ６から得られる各一連のタイミングパルスの持続時間中にセットされる。シフトレジスタ４０２のシフトを停止、すなわち防止するためには、方向信号ＤＩＲＦ及びＤＩＲＲを低電圧レベルにセットする。その結果、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの単一の高電圧レベルの信号はクリアされ、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て低電圧レベルになる。この低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３によって、アドレストランジスタ対４４６、４４８、…、４７０は全てオフになり、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は高電圧レベルのままとなり、噴射セル１２０はイネーブルされない。
【０１５３】
動作として、タイミング信号線４３４は、タイミング信号Ｔ３から得られるタイミングパルスを第４のプリチャージ信号ＰＲＥ４として方向回路４０４に供給する。第４のプリチャージ信号ＰＲＥ４上のタイミングパルスは、逆方向信号線４０８ｂを高電圧レベルに帯電させる。タイミング信号Ｔ４から得られるタイミングパルスを抵抗分割回路４１４に供給すると、抵抗分割回路４１４は、減圧された電圧レベルのＴ４タイミングパルスを第４の評価信号ＥＶＡＬ４として方向回路４０４に出力する。第４の評価信号ＥＶＡＬ４上のタイミングパルスは、第４の評価トランジスタ５６２をオンにする。第４の評価信号ＥＶＡＬ４上のタイミングパルスが第４の評価トランジスタ５６２に供給されるのと同時に、制御信号ＣＳＹＮＣ上の制御パルスが制御トランジスタ５６４のゲートに提供された場合、逆方向信号線４０８ｂは放電され、低電圧レベルになる。第４の評価信号ＥＶＡＬ４上のタイミングパルスが第４の評価トランジスタ５６２に供給されたときに、制御信号ＣＳＹＮＣが低電圧レベルのままであれば、逆方向信号線４０８ｂは高電圧レベルのままとなる。
【０１５４】
タイミング信号線４３６は、タイミング信号Ｔ５から得られるタイミングパルスを第３のプリチャージ信号ＰＲＥ３として方向回路４０４に供給する。第３のプリチャージ信号ＰＲＥ３上のタイミングパルスは、順方向信号線４０８ａを高電圧レベルに帯電させる。タイミング信号Ｔ６から得られるタイミングパルスが抵抗分割回路４１６に供給されると、抵抗分割回路４１６は、減圧された電圧レベルのＴ６タイミングパルスを第３の評価信号ＥＶＡＬ３として方向回路４０４に出力する。第３の評価信号ＥＶＡＬ３上のタイミングパルスは、第３の評価トランジスタ５５６をオンにするる。第３の評価信号ＥＶＡＬ３上のタイミングパルスが第３の評価トランジスタ５５６に供給されるのと同時に、制御信号ＣＳＹＮＣ上の制御パルスが制御トランジスタ５５８のゲートに供給された場合、順方向信号線４０８ａは放電され、低電圧レベルになる。第３の評価信号ＥＶＡＬ３上のタイミングパルスが第３の評価トランジスタ５５６に供給されたときに、制御信号ＣＳＹＮＣが低電圧レベルのままであれば、順方向信号線４０８ａは高電圧レベルのままとなる。
【０１５５】
図１１は、アドレス発生器４００の順方向動作を示すタイミング図である。タイミング信号Ｔ１〜Ｔ６は、一連の６個のパルスの繰り返しを提供する。各タイミング信号Ｔ１〜Ｔ６が、一連の６個のパルスのうちの１個のパルスを提供する。
【０１５６】
一連の６個のパルスとして、６００で示すタイミング信号Ｔ１はタイミングパルス６０２を含み、６０４で示すタイミング信号Ｔ２はタイミングパルス６０６を含み、６０８で示すタイミング信号Ｔ３はタイミングパルス６１０を含み、６１２で示すタイミング信号Ｔ４はタイミングパルス６１４を含み、６１６で示すタイミング信号Ｔ５はタイミングパルス６１８を含み、６２０で示すタイミング信号Ｔ６はタイミングパルス６２２を含む。６２４で示す制御信号ＣＳＹＮＣは、シフトレジスタ４０２のシフト方向をセットするための制御パルス、及びシフトレジスタ４０２における６２５で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７の生成を開始させるための制御パルスを含む。
【０１５７】
６００で示すタイミング信号Ｔ１上のタイミングパルス６０２は、第１のプリチャージ信号ＰＲＥ１としてシフトレジスタ４０２に供給される。タイミングパルス６０２の持続時間中に、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノード５２２は充電され、高電圧レベルの内部ノード信号ＳＮ１〜ＳＮ１３が出力される。６２６で示すシフトレジスタ内部ノード信号ＳＮは全て、６２８で示すように高電圧レベルにセットされる。この高電圧レベルの内部ノード信号ＳＮ６２６は、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノードトランジスタ５２０をオンにする。この例では、一連の６個のタイミングパルスが、タイミングパルス６０２よりも先に供給され、シフトレジスタ４０２はまだ始動されていない。したがって、６３０で示すシフトレジスタ出力信号ＳＯは全て、６３２で示すように放電され、低電圧レベルにあり、６２５で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は全て、６３３で示すように高電圧レベルのままである。
【０１５８】
６０４で示すタイミング信号Ｔ２上のタイミングパルス６０６は、第１の評価信号ＥＶＡＬ１としてシフトレジスタ４０２に供給される。タイミングパルス６０６は、各シフトレジスタセル４０３ａ〜４０３ｍの第１の評価トランジスタ５０６をオンにする。制御信号ＣＳＹＮＣ６２４が、６３４で示すように低電圧レベルのままであり、且つシフトレジスタ出力信号ＳＯ６３０が全て、６３６で示すように低電圧レベルのままである間、各シフトレジスタセル４０３ａ〜４０３ｍ内の順方向入力トランジスタ５０８、及び逆方向入力トランジスタ５１０はオフになる。順方向入力トランジスタ５０８と逆方向入力トランジスタ５１０が非導通状態であることにより、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノード５２２が放電され、低電圧レベルになることが防止される。シフトレジスタ内部ノード信号ＳＮ６２６は全て、６３８で示すように高電圧レベルのままである。
【０１５９】
６０８で示すタイミング信号Ｔ３上のタイミングパルス６１０は、第２のプリチャージ信号ＰＲＥ２としてシフトレジスタ４０２に供給されるとともに、第４のプリチャージ信号ＰＲＥ４として方向回路４０４にも供給され、ロジックアレイ４０６内のアドレス線プリチャージトランジスタ４３８、及び評価阻止トランジスタ４２２ａに供給される。第２のプリチャージ信号ＰＲＥ２上のタイミングパルス６１０の持続時間中に、シフトレジスタ出力信号ＳＯ６３０は全て、６４０で示すように高電圧レベルに帯電される。また、第４のプリチャージ信号ＰＲＥ４上のタイミングパルス６１０の持続時間中に、逆方向信号ＤＩＲＲ６４２は、６４４で示すように高電圧レベルに帯電される。さらに、タイミングパルス６１０は、６４６で示すようにアドレス信号６２５を全て高電圧レベルに帯電させ、評価阻止トランジスタ４２２ａをオンにし、６５０で示すようにロジック評価信号ＬＥＶＡＬ６４８を低電圧レベルに引き下げる。
【０１６０】
６１２で示すタイミング信号Ｔ４上のタイミングパルス６１４は、第２の評価信号ＥＶＡＬ２としてシフトレジスタ４０２に供給されるとともに、第４の評価信号ＥＶＡＬ４として方向回路４０４にも供給され、更に、ロジックアレイ４０６内の評価阻止トランジスタ４２２ｂにも供給される。第２の評価信号ＥＶＡＬ２上のタイミングパルス６１４は、各シフトレジスタセル４０３ａ〜４０３ｍの第２の評価トランジスタ５１８をオンにする。高電圧レベルの内部ノード信号ＳＮ６２６が、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノードトランジスタ５２０をオンにすると、シフトレジスタ出力信号ＳＯ６３０は全て、６５２で示すように放電され、低電圧レベルになる。また、第４の評価信号ＥＶＡＬ４上のタイミングパルス６１４は、第４の評価トランジスタ５６２をオンにする。制御信号ＣＳＹＮＣ６２４上の制御パルス６５４は、制御トランジスタ５６４をオンにする。第４の評価トランジスタ５６２及び制御トランジスタ５６４がオンになると、６５６で示すように方向信号ＤＩＲＲ６４２は放電され、低電圧レベルになる。さらに、タイミングパルス６１４は評価阻止トランジスタ４４２ｂをオンにし、ロジック評価信号ＬＥＶＡＬ６４８を６５８で示すように低電圧レベルに維持する。この低電圧レベルのロジック評価信号ＬＥＶＡＬ６４８により、アドレス評価トランジスタ４４０はオフになる。
【０１６１】
６１６で示すタイミング信号のタイミングパルス６１８は、第３のプリチャージ信号ＰＲＥ３として方向回路４０４に供給され、また、ロジックアレイ４０６内のロジック評価プリチャージトランジスタ４４４にも供給される。第３のプリチャージ信号ＰＲＥ３上のタイミングパルス６１８の持続時間中に、順方向信号ＤＩＲＦ６５８は、６６０で示すように高電圧レベルに帯電される。高電圧レベルの順方向信号ＤＩＲＦ６５８は、各シフトレジスタセル４０３ａ〜４０３ｍの順方向トランジスタ５１２をオンにし、シフトレジスタ４０２を順方向でシフトするようにセットアップする。また、タイミングパルス６１８の持続時間中に、ロジック評価信号ＬＥＶＡＬ６４８は、６６２で示すように高電圧レベルに帯電され、それによってロジック評価トランジスタ４４０は全てオンになる。シフトレジスタ出力信号ＳＯ６３０が全て低電圧レベルになると、アドレストランジスタ対４４６、４４８、…、４７０は全てオフになり、アドレス信号〜Ａ１、〜Ａ２、…、Ａ７は全て、６２５で示すように高電圧レベルのままとなる。
【０１６２】
６２０で示すタイミング信号Ｔ６上のタイミングパルス６２２は、第３の評価信号ＥＶＡＬ３として方向回路４０４に供給される。タイミングパルス６２２は、第３の評価トランジスタ５５６をオンにする。制御信号ＣＳＹＮＣ６２４が６６４で示すように低電圧レベルのままであるため、制御トランジスタ５５８はオフになり、順方向信号ＤＩＲＦ６５８は高電圧レベルのままとなる。順方向信号ＤＩＲＦ６５８が高電圧レベルであり、逆方向信号ＤＩＲＲ６４２が低電圧レベルであるため、各シフトレジスタセル４０３ａ〜４０３ｍは、順方向にシフトするようにセットアップされる。
【０１６３】
次の一連の６個のタイミングパルスにおいて、タイミングパルス６６６は、内部ノード信号ＳＮ６２６を全て高電圧レベルに帯電させる。タイミングパルス６６８は、各シフトレジスタセル４０３ａ〜４０３ｍの第１の評価トランジスタ５０６をオンにする。制御信号ＣＳＹＮＣ６２４は、シフトレジスタセル４０３ａ内の順方向入力トランジスタ５０８に、６７０で示す制御パルスを供給する。順方向トランジスタ５１２はすでにオンになっているため、シフトレジスタセル４０３ａ内の内部ノード信号ＳＮ１は放電され、６７２で示すように低電圧レベルになる。シフトレジスタ出力信号ＳＯ６３０は６７４で示すように低電圧レベルにあるため、シフトレジスタセル４０３ｂ〜４０３ｍの順方向入力トランジスタはオフになる。順方向入力トランジスタがオフになるため、残り他のシフトレジスタセル４０３ｂ〜４０３ｍ内の内部ノード信号ＳＮ２〜ＳＮ１３は全て、６７６で示すように高電圧レベルのままとなる。
【０１６４】
タイミングパルス６７８の持続時間中に、シフトレジスタ出力信号ＳＯ６３０は全て、６８０で示すように高電圧レベルに帯電され、逆方向信号ＤＩＲＲ６４２は６８２で示すように高電圧レベルに帯電される。さらに、タイミングパルス６７８の持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ６２５は全て、６８４で示すように高電圧レベルに帯電され、ロジック評価信号ＬＥＶＡＬ６４８は、６８６で示すように放電され、低電圧レベルになる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ６４８は、アドレス評価トランジスタ４４０をオフにし、それによって、アドレストランジスタ対４４６、４４８、…、４７０がアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ６２５を低電圧レベルに引き下げることを防止する。
【０１６５】
タイミングパルス６８８の持続時間中に、シフトレジスタ出力信号ＳＯ２〜ＳＯ１３は６９０で示すように放電され、低電圧レベルになる。内部ノード信号ＳＮ１によってシフトレジスタセル４０３ａ内の内部ノードトランジスタ５２０が６７２で示すようにオフになっているため、シフトレジスタ出力信号ＳＯ１は、６９２で示すように高電圧レベルのままとなる。また、タイミングパルス６８８は第２の評価トランジスタ５６２をオンにし、制御パルス６９４は制御トランジスタ５６４をオンにし、逆方向信号ＤＩＲＲ６４２を６９６で示すように放電させ、低電圧レベルにする。さらに、タイミングパルス６８８は、評価阻止トランジスタ４４２ｂをオンにし、ロジック評価信号ＬＥＶＡＬ６４８を６９８で示すように低電圧レベルに引き下げ、評価トランジスタ４４０をオフの状態に維持する。
【０１６６】
タイミングパルス７００の持続時間中、順方向信号ＤＩＲＦ６５８は高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ６４８は、７０２で示すように高電圧レベルに帯電される。７０２で示す高電圧レベルのロジック評価信号ＬＥＶＡＬ６４８は、評価トランジスタ４４０をオンにする。６９２で示す高レベルのシフトレジスタ出力信号ＳＯ１は、アドレストランジスタ対４４６ａ及び４４６ｂをオンにし、６２５で示すアドレス信号〜Ａ１及び〜Ａ２は、７０４で示すように能動的に低電圧レベルに引き下げられる。残りのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３は、６９０で示すように低電圧レベルに引き下げられる。したがって、アドレストランジスタ４４８、４５０、…、４７０はオフになり、アドレス信号〜Ａ３、…、〜Ａ７は、７０６で示すように高電圧レベルのままとなる。６２５で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、６１６で示すタイミング信号Ｔ５上のタイミングパルス７００の持続時間中に有効にされる。タイミングパルス７０８は、第３の評価トランジスタ５５６をオンにする。ただし、制御信号ＣＳＹＮＣ６２４は、７１０で示すように低電圧レベルとし、順方向信号ＤＩＲＦ６５８は、７１２で示すように高電圧レベルのままとする。
【０１６７】
次の一連の６個のタイミングパルスにおいて、タイミングパルス７１４は、内部ノード信号ＳＮ６２６を全て７１６で示すように高電圧レベルに帯電させる。タイミングパルス７１８は、各シフトレジスタセル４０３ａ〜４０３ｍの第１の評価トランジスタ５０６をオンにし、各シフトレジスタセル４０３ａ〜４０３ｍにおける順方向入力信号ＳＩＦが高電圧レベルであれば、ノード５２２を放電できるようにする。シフトレジスタセル４０３ａにおける順方向入力信号ＳＩＦは制御信号ＣＳＹＮＣ６２４であり、この制御信号は７２０において低電圧レベルにある。残りのシフトレジスタセル４０３ｂ〜４０３ｍのそれぞれにおける順方向入力信号ＳＩＦは、前のシフトレジスタセル４０３のシフトレジスタ出力信号ＳＯ６３０である。シフトレジスタ出力信号ＳＯ１は６９２で示すように高電圧レベルにあり、シフトレジスタ出力信号ＳＯ１は第２のシフトレジスタセル４０３ｂの順方向入力信号ＳＩＦとなる。シフトレジスタ出力信号ＳＯ２〜ＳＯ１３は全て、６９０で示すように低電圧レベルにある。
【０１６８】
シフトレジスタセル４０３ａ及び４０３ｃ〜４０３ｍは、低電圧レベルの順方向入力信号ＳＩＦを受信すると、各シフトレジスタセル４０３ａ及び４０３ｃ〜４０３ｍ内の順方向入力トランジスタ５０８をオフにする。その結果、内部ノード信号ＳＮ１及びＳＮ３〜ＳＮ１３は、７２２で示すように高電圧レベルのままとなる。シフトレジスタセル４０３ｂは、高電圧レベルのシフトレジスタ出力信号ＳＯ１を順方向入力信号ＳＩＦとして受信すると、順方向入力トランジスタをオンにし、７２４で示すように内部ノード信号ＳＮ２を放電させる。
【０１６９】
タイミングパルス７２６の持続時間中に、シフトレジスタ出力信号ＳＯ６３０は全て７２８で示すように高電圧レベルに帯電され、逆方向信号ＤＩＲＲ６４２は７３０で示すように高電圧レベルに帯電される。また、タイミングパルス７２６は、７３２で示すようにアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ６２５を全て高電圧レベルに帯電させ、評価阻止トランジスタ４４２ａをオンにし、ＬＥＶＡＬ６４８を７３４で示すように低電圧レベルに引き下げる。
【０１７０】
アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ６２５は、７０４においてアドレス信号〜Ａ１及び〜Ａ２がローに引き下げられたときから、７３２においてアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ６２５がハイに引き上げられるまで有効状態にあった。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ６２５は、１つ前の一連の６個のタイミングパルスのうちの６２０で示すタイミング信号Ｔ６上のタイミングパルス７０８、並びに、現在の一連の６個のタイミングパルスのうちの６００で示すタイミング信号Ｔ１上のタイミング信号上のタイミングパルス７１４、及び６０４で示すタイミング信号Ｔ２上のタイミングパルス７１８の持続時間中に有効になる。
【０１７１】
タイミングパルス７３６は、内部ノード信号ＳＮ６２６を評価するために、各シフトレジスタセル４０３ａ〜４０３ｍ内の第２の評価トランジスタ５１８をオンにする。内部ノード信号ＳＮ１及びＳＮ３〜ＳＮ１３は７２２において高電圧レベルにあり、シフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３は７３８において放電され、低電圧レベルになる。内部ノード信号ＳＮ２は７２４において低電圧レベルにあり、シフトレジスタセル４０３ｂの内部ノードトランジスタをオフにし、７４０で示すようにシフトレジスタ出力信号ＳＯ２を高電圧レベルに維持する。
【０１７２】
タイミングパルス７３６によって第４の評価トランジスタ５６２がオンになり、ＣＳＹＮＣ６２４上の制御パルス７４２によって制御トランジスタ５６４がオンになると、逆方向信号ＤＩＲＲ６４２は７４４で示すように放電され、低電圧レベルになる。方向信号ＤＩＲＲ６４２及びＤＩＲＦ６５８は、各一連の６個のタイミングパルスの持続時間中にセットされる。さらに、タイミングパルス７３６は評価阻止トランジスタ４２２ｂをオンにし、ＬＥＶＡＬ６４８を７４６で示すように低電圧レベルに維持する。
【０１７３】
タイミングパルス７４８の持続時間中に、順方向信号ＤＩＲＦ６５８は７５０で示すように高電圧レベルに維持され、ＬＥＶＡＬ６４８は７５２で示すように高電圧レベルに帯電される。高電圧レベルのロジック評価信号ＬＥＶＡＬ６４８は、７５２において評価トランジスタ４４０をオンにする。高電圧レベルのシフトレジスタ出力信号ＳＯ２は、７４０においてアドレストランジスタ４４８ａ及び４４８ｂをオンにし、アドレス信号〜Ａ１及び〜Ａ３を７５４で示すように低電圧レベルに引き下げる。残りのアドレス信号〜Ａ２及び〜Ａ４、…、〜Ａ７は、７５６で示すように高電圧レベルに維持される。
【０１７４】
タイミングパルス７５８は、第３の評価トランジスタ５５６をオンにする。制御信号ＣＳＹＮＣ６２４は７６０において低電圧レベルのままであるため、制御トランジスタ５５８はオフになり、順方向信号ＤＩＲＦ６４２は高電圧レベルに維持される。
【０１７５】
次の一連の６個のタイミングパルスは、高電圧レベルのシフトレジスタ出力信号ＳＯ２を次のシフトレジスタセル４０３ｃにシフトさせ、シフトレジスタセル４０３ｃから高電圧レベルのシフトレジスタ出力信号ＳＯ３を出力させる。各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が一度はハイになるまで、各一連の６個のタイミングパルスを使用して、このシフトは続けられる。シフトレジスタ出力信号ＳＯ１３がハイになると、一連の高電圧レベルのシフトレジスタ出力信号ＳＯ６３０は停止される。シフトレジスタ４０２の再始動は、制御パルス６７０のような、６０４で示すタイミング信号Ｔ２上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに与えることによって、行うことができる。
【０１７６】
順方向動作の場合、シフト方向を順方向にセットするために、制御信号ＣＳＹＮＣ６２４上の制御パルスが、６１２で示すタイミング信号Ｔ４上のタイミングパルスと同時に供給される。また、制御信号ＣＳＹＮＣ６２４上の制御パルスが、６０４で示すタイミング信号Ｔ２上のタイミングパルスと同時に供給され、シフトレジスタ４０２によるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を通じた高電圧信号のシフトをスタート、すなわち開始させる。
【０１７７】
図１２は、アドレス発生器４００の逆方向動作を示すタイミング図である。タイミング信号Ｔ１〜Ｔ６は、一連の６個のパルスを繰り返し提供する。各タイミング信号Ｔ１〜Ｔ６が、一連の６個のパルスのうちの１個のパルスを提供する。一連の６個のパルスとして、８００で示すタイミング信号Ｔ１はタイミングパルス８０２を含み、８０４で示すタイミング信号Ｔ２はタイミングパルス８０６を含み、８０８で示すタイミング信号Ｔ３はタイミングパルス８１０を含み、８１２で示すタイミング信号Ｔ４はタイミングパルス８１４を含み、８１６で示すタイミング信号Ｔ５はタイミングパルス８１８を含み、８２０で示すタイミング信号Ｔ６はタイミングパルス８２２を含む。８２４で示す制御信号ＣＳＹＮＣは、シフトレジスタ４０２のシフト方向をセットする制御パルス、及び８２５で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７の生成をシフトレジスタ４０２に開始させるための制御パルスを含む。
【０１７８】
タイミングパルス８０２は、第１のプリチャージ信号ＰＲＥ１としてシフトレジスタ４０２に供給される。タイミングパルス８０２の持続時間中に、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノード５２２は帯電され、対応する高電圧レベル内部ノード信号ＳＮ１〜ＳＮ１３が出力される。シフトレジスタ内部ノード信号ＳＮ８２６は、８２８において高電圧レベルにセットされる。この高電圧レベルの内部ノード信号ＳＮ８２６は、シフトレジスタセル４０３の内部ノードトランジスタ５２０をオンにする。この例では、タイミングパルス８０２を供給する前に、シフトレジスタ４０２を始動させない状態で、一連の６個のタイミングパルスが既に供給されている。したがって、シフトレジスタ出力信号ＳＯ８３０は全て放電され、８３２で示すように低電圧レベルにあり、８２５で示すのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、８３３で示すように高電圧レベルのままとなっている。
【０１７９】
タイミングパルス８０６は、第１の評価信号ＥＶＡＬ１としてシフトレジスタ４０２に供給される。タイミングパルス８０６は、各シフトレジスタセル４０３ａ〜４０３ｍの第１の評価トランジスタ５０６をオンにする。制御信号ＣＳＹＮＣ８２４は８３４で示すように低電圧レベルのままであり、シフトレジスタ出力信号ＳＯ８３０は全て、８３６で示すように低電圧レベルのままであるため、各シフトレジスタセル４０３ａ〜４０３ｍの順方向入力トランジスタ５０８、及び逆方向入力トランジスタ５１０はオフになる。順方向入力トランジスタ５０８と逆方向入力トランジスタ５１０が非導通状態であることにより、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノード５２２が放電され、低電圧レベルになることが防止される。シフトレジスタ内部ノード信号ＳＮ８２６は全て、８３８で示すように高電圧レベルのままとなる。
【０１８０】
タイミングパルス８１０は、第２のプリチャージ信号ＰＲＥ２としてシフトレジスタ４０２に供給されるとともに、第４のプリチャージ信号ＰＲＥ４として方向回路４０４にも供給され、更に、ロジックアレイ４０６内のアドレス線プリチャージトランジスタ４３８、及び評価阻止トランジスタ４２２ａにも供給される。タイミングパルス８１０の持続時間中に、シフトレジスタ出力信号ＳＯ８３０は全て帯電され、８４０で示すように高電圧レベルになる。また、タイミングパルス８１０の持続時間中に、逆方向信号ＤＩＲＲ８４２は帯電され、８４４で示すように高電圧レベルになる。さらに、タイミングパルス８１０は、アドレス信号８２５を全て高電圧レベルに維持し、評価阻止トランジスタ４２２ａをオンにし、ロジック評価信号ＬＥＶＡＬ８４８を８５０で示すように低電圧レベルに引き下げる。
【０１８１】
タイミングパルス８１４は、第２の評価信号ＥＶＡＬ２としてシフトレジスタ４０２に提供され、第４の評価信号ＥＶＡＬ４として方向回路４０４にも供給され、更に、ロジックアレイ４０６内の評価阻止トランジスタ４２２ｂにも供給される。タイミングパルス８１４は、各シフトレジスタセル４０３ａ〜４０３ｍの第２の評価トランジスタ５１８をオンにする。高電圧レベルの内部ノード信号ＳＮ８２６が、各シフトレジスタセル４０３ａ〜４０３ｍの内部ノードトランジスタ５２０をオンすると、シフトレジスタ出力信号ＳＯ８３０は全て、８５２で示すように放電され、低電圧レベルになる。また、タイミングパルス８１４は第４の評価トランジスタ５６２をオンにし、制御信号ＣＳＹＮＣ８２４が低電圧レベルであるため、制御トランジスタ５６４はオフになる。制御トランジスタ５６４がオフになるため、逆方向信号ＤＩＲＲ８４２は高電圧レベルに帯電されたままとなる。さらに、タイミングパルス８１４は、評価阻止トランジスタ４４２ｂをオンにし、ロジック評価信号ＬＥＶＡＬ８４８を８５８で示すように低電圧レベルに維持する。この低電圧レベルのロジック評価信号ＬＥＶＡＬ８４８により、アドレス評価トランジスタ４４０はオフになる。
【０１８２】
タイミングパルス８１８は、第３のプリチャージ信号ＰＲＥ３として方向回路４０４に供給され、また、ロジックアレイ４０６内のロジック評価プリチャージトランジスタ４４４にも供給される。タイミングパルス８１８の持続時間中に、順方向信号ＤＩＲＦ８５８は８６０で示すように帯電され、高電圧レベルになる。また、タイミングパルス８１８の持続時間中に、ロジック評価信号ＬＥＶＡＬ８４８は８６２で示すように帯電され、高電圧レベルになり、ロジック評価トランジスタ４４０を全てオンにする。シフトレジスタ出力信号ＳＯ８３０が全て低電圧レベルであれば、アドレストランジスタ対４４６、４４８、…、４７０は全てオフになり、８２５で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は全て高電圧レベルのままとなる。
【０１８３】
タイミングパルス８２２は、第３の評価信号ＥＶＡＬ３として方向回路４０４に供給される。タイミングパルス８２２は、第３の評価トランジスタ５５６をオンする。制御信号ＣＳＹＮＣ８２４として供給される制御パルス８６４は、制御トランジスタ５５８をオンにし、順方向信号ＤＩＲＦ８５８は８６５で示すように放電され、低電圧レベルになる。これらの低電圧レベルの順方向信号ＤＩＲＦ８５８、及び高電圧レベルの逆方向信号ＤＩＲＲ８４２は、各シフトレジスタセル４０３ａ〜４０３ｍを逆方向にシフトさせるようにセットする。
【０１８４】
次の一連の６個のタイミングパルスにおいて、タイミングパルス８６６の持続時間中に、内部ノード信号ＳＮ８２６は全て、高電圧レベルに帯電される。タイミングパルス８６８は、各シフトレジスタセル４０３ａ〜４０３ｍの第１の評価トランジスタ５０６をオンにする。制御信号ＣＳＹＮＣ上の制御パルス８７０の持続時間中に、制御パルス８７０はシフトレジスタセル４０３ｍの逆方向入力トランジスタをオンにする。逆方向トランジスタがオンになると、内部ノード信号ＳＮ１３は放電され、８７２で示すように低電圧レベルになる。８７４において低電圧レベルにあるシフトレジスタ出力信号ＳＯ８３０は、シフトレジスタセル４０３ａ〜４０３ｌの逆方向入力トランジスタをオフにする。逆方向入力トランジスタをオフにすることにより、残りの内部ノード信号ＳＮ１〜ＳＮ１２は全て、８７６で示すように高電圧レベルのままとなる。
【０１８５】
タイミングパルス８７８の持続時間中に、シフトレジスタ出力信号ＳＯ８３０は全て帯電され、８８０で示すように高電圧レベルになり、逆方向信号ＤＩＲＲ８４２は８８２で示すように高電圧レベルに維持される。さらに、タイミングパルス８７８は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５を全て８８４で示すように高電圧レベルに維持し、また、ロジック評価信号ＬＥＶＡＬ８４８を８８６で示すように低電圧レベルに引き下げる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ８４８は評価トランジスタ４４０をオフにし、それによって、アドレストランジスタ対４４６、４４８、…、４７０がアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５を低電圧レベルに引き下げることを防止する。
【０１８６】
タイミングパルス８８８の持続時間中に、シフトレジスタ出力信号ＳＯ１〜ＳＯ１２は放電され、８９０で示すように低電圧レベルになる。８７２で示す低電圧レベルの内部ノード信号ＳＮ１３により、シフトレジスタセル４０３ｍの内部ノードトランジスタ５２０がオフになるため、シフトレジスタ出力信号ＳＯ１３は、８９２で示すように高電圧レベルのままとなる。また、タイミングパルス８８８は第２の評価トランジスタをオンにし、制御信号ＣＳＹＮＣ８２４は制御トランジスタ５６４をオフにし、逆方向信号ＤＩＲＲ８４２は８９６で示すように高電圧レベルに維持される。さらに、タイミングパルス８８８は、評価阻止トランジスタ４４２ｂをオンにすることで、ロジック評価信号ＬＥＶＡＬ８４８を８９８で示すように低電圧レベルに維持し、評価トランジスタ４４０をオフに維持する。シフトレジスタ出力信号ＳＯ８３０は、タイミングパルス８８８の持続時間中に安定状態に達し、１つのシフトレジスタ出力信号ＳＯ１３は高電圧レベルになり、残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２は全て低電圧レベルになる。
【０１８７】
タイミングパルス９００の持続時間中に、順方向信号ＤＩＲＦ８５８は９０１で示すように高電圧レベルに帯電され、ロジック評価信号ＬＥＶＡＬ８４８は９０２で示すように高電圧レベルに帯電される。９０２で示す高電圧レベルのロジック評価信号ＬＥＶＡＬ８４８は、評価トランジスタ４４０をオンにする。８９２で示す高電圧レベルのシフトレジスタ出力信号ＳＯ１３は、アドレストランジスタ４７０ａ及び４７０ｂをオンにし、アドレス信号〜Ａ３及び〜Ａ５を９０４で示すように能動的に低電圧レベルに引き下げる。残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２は、８９０で示すように低電圧レベルに引き下げられる。したがって、アドレストランジスタ対４４６、４４８、…、４６８はオフになり、アドレス信号〜Ａ１、〜Ａ２、〜Ａ４、〜Ａ６、及び〜Ａ７は９０６で示すように高電圧レベルのままとなる。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５は、タイミングパルス９００の持続時間中に有効になる。タイミングパルス９０８が第３の評価トランジスタ５５６をオンにし、制御信号ＣＳＹＮＣ８２４上の制御パルス９１０が制御トランジスタ５５８をオンにすると、順方向信号ＤＩＲＦ８５８は放電され、９１２で示すように低電圧になる。
【０１８８】
次の一連の６個のタイミングパルスにおいて、タイミングパルス９１４の持続時間中に、内部ノード信号ＳＮ８２６は全て、９１６で示すように高電圧レベルに帯電される。タイミングパルス９１８は、各シフトレジスタセル４０３ａ〜４０３ｍの第１の評価トランジスタ５０６をオンにし、各シフトレジスタセル４０３ａ〜４０３ｍの逆方向入力信号ＳＩＲが高電圧レベルにある場合、ノード５２２を放電させる。シフトレジスタセル４０３ｍにおける逆方向入力信号ＳＩＲは制御信号ＣＳＹＮＣ８２４であり、ＣＳＹＮＣ８２４は９２０において低電圧レベルにある。残りの各シフトレジスタセル４０３ａ〜４０３ｌにおける逆方向入力信号ＳＩＲは、次のシフトレジスタセル４０３のシフトレジスタ出力信号ＳＯ８３０である。シフトレジスタ出力信号ＳＯ１３は、８９２において高電圧レベルになり、この信号はシフトレジスタセル４０３ｌの逆方向入力信号ＳＩＲとなる。シフトレジスタ出力信号ＳＯ１〜ＳＯ１２は全て、８９０において低電圧レベルになる。シフトレジスタセル４０３ａ〜４０３ｋ及び４０３ｍの逆方向入力信号ＳＩＲは低電圧レベルとなり、逆方向入力トランジスタ５１０をオフにする。したがって、内部ノード信号ＳＮ１〜ＳＮ１１及びＳＮ１３は、９２２で示すように高電圧レベルのままとなる。シフトレジスタセル４０３ｌは、この高電圧レベルのシフトレジスタ出力信号ＳＯ１３を逆方向入力信号ＳＩＲとして受信すると、逆方向入力トランジスタをオンし、内部ノード信号ＳＮ１２を９２４で示すように放電させる。
【０１８９】
タイミングパルス９２６の持続時間中に、シフトレジスタ出力信号ＳＯ８３０は全て９２８で示すように高電圧レベルに帯電され、逆方向信号ＤＩＲＲ８４２は９３０で示すように高電圧レベルに維持される。また、タイミングパルス９２６の持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５は全て、９３２で示すように高電圧レベルに帯電され、評価阻止トランジスタ４４２ａはオンにされ、ＬＥＶＡＬ８４８は９３４で示すように低電圧レベルに引き下げられる。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５は、９０４においてアドレス信号〜Ａ３及び〜Ａ５がローに引き下げられたときから、９３２においてアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５が全てハイに引き上げられるまで有効であった。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７  ８２５は、タイミングパルス９０８、９１４、及び９１８の持続時間にわたって有効になる。
【０１９０】
タイミングパルス９３６は、内部ノード信号ＳＮ８２６を評価するために、各シフトレジスタセル４０３ａ〜４０３ｍの第２の評価トランジスタ５１８をオンにし、内部ノード信号ＳＮ１〜ＳＮ１１及びＳＮ１３は、９２２において高電圧レベルにあり、９３８においてシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３を放電させ、低電圧レベルにする。内部ノード信号ＳＮ１２は９２４において低電圧レベルになり、それによってシフトレジスタセル４０３ｌの内部ノードトランジスタをオフし、シフトレジスタ出力信号ＳＯ１２を９４０で示すように高電圧レベルに維持する。
【０１９１】
また、タイミングパルス９３６は、第４の評価トランジスタ５６２をオンにする。制御信号ＣＳＹＮＣ８２４が低電圧レベルであるため、制御トランジスタ５６４はオフになり、逆方向信号ＤＩＲＲ８４２は９４４で示すように高電圧レベルに維持される。さらに、タイミングパルス９３６は、評価阻止トランジスタ４４２ｂをオンにし、ＬＥＶＡＬ８４８を９４６で示すように低電圧レベルに維持する。
【０１９２】
タイミングパルス９４８の持続時間中に、順方向信号ＤＩＲＦ８５８は９５０で示すように高電圧レベルに帯電され、ＬＥＶＡＬ８４８は９５２で示すように高電圧レベルに帯電される。９５２で示すこの高電圧レベルのロジック評価信号ＬＥＶＡＬ８４８は、評価トランジスタ４４０をオンにする。９４０で示す高電圧レベルのシフトレジスタ出力信号ＳＯ１２は、アドレストランジスタ４６８ａ及び４６８ｂをオンにし、アドレス信号〜Ａ３及び〜Ａ４を９５４で示すように低電圧レベルに引き下げる。残りのアドレス信号〜Ａ１、〜Ａ２及び〜Ａ５、…、〜Ａ７は、９５６で示すように高電圧レベルに維持される。
【０１９３】
タイミングパルス９５８は、第３の評価トランジスタ５５６をオンにする。制御信号ＣＳＹＮＣ８２４上の制御パルス９６０は、制御トランジスタ５５８をオンにし、順方向信号ＤＩＲＦ８４２は９６２において放電され、低電圧レベルになる。
【０１９４】
次の一連の６個のタイミングパルスは、高電圧レベルのシフトレジスタ出力信号ＳＯ１２を次のシフトレジスタセル４０３ｋにシフトさせ、シフトレジスタセル４０３から高電圧レベルのシフトレジスタ出力信号ＳＯ１１を出力させる。シフトは、各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が一度はハイになるまで、各一連の６個のタイミングパルスを使用して続けられる。シフトレジスタ出力信号ＳＯ１がハイになった後、一連の高電圧レベルのシフトレジスタ出力信号ＳＯ８３０は停止される。シフトレジスタ４０２は、制御パルス８７０等の制御パルスを供給することにより、タイミング信号Ｔ２  ８０４上のタイミングパルスと同期して再始動させることができる。
【０１９５】
逆方向動作の場合、シフト方向を逆方向にセットするために、ＣＳＹＮＣ８２４上の制御パルスが、８２０で示すタイミング信号Ｔ６上のタイミングパルスに同期させて供給される。さらに、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３を通じた高電圧信号シフトをシフトレジスタ４０２にスタート、すなわち開始させるために、ＣＳＹＮＣ８２４上の制御パルスが、タイミング信号Ｔ２  ８０４上のタイミングパルスに同期させて供給される。
【０１９６】
図１３は、２個のアドレス発生器１０００及び１００２、並びに６個の噴射群１００４ａ〜１００４ｆの一実施形態を示すブロック図である。各アドレス発生器１０００及び１００２は、図９のアドレス発生器４００と同様のものであり、噴射群１００４ａ〜１００４ｆは図７に示す噴射群２０２ａ〜２０２ｆと同様のものである。アドレス発生器１０００は、第１のアドレス線１００６を通して噴射群１００４ａ〜１００４ｃに電気的に接続される。アドレス線１００６は、アドレス発生器１０００からのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を各噴射群１００４ａ〜１００４ｃに渡す。また、アドレス発生器１０００は制御線１０１０にも電気的に接続される。制御線１０１０は、制御信号ＣＳＹＮＣをアドレス発生器１０００に伝達する。一実施形態において、ＣＳＹＮＣ信号は、外部コントローラによりプリントヘッドダイに供給される。プリントヘッドダイ上には、２個のアドレス発生器１０００及び１００２、並びに６個の噴射群１００４ａ〜１００４ｆが設けられる。さらに、アドレス発生器１０００は、セレクト線１００８ａ〜１００８ｆにも電気的に接続される。セレクト線１００８ａ〜１００８ｆは、図７に示すセレクト線２１２ａ〜２１２ｆと同様のものである。セレクト線１００８ａ〜１００８ｆは、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６をアドレス発生器１０００に伝達すると共に、それｒを対応する噴射群１００４ａ〜１００４ｆ（図示せず）にも伝達する。
【０１９７】
セレクト線１００８ａはセレクト信号ＳＥＬ１をアドレス発生器１０００に伝達する。一実施形態において、セレクト信号ＳＥＬ１は、タイミング信号Ｔ３及びタイミング信号Ｔ６である。セレクト線１００８ｂはセレクト信号ＳＥＬ２をアドレス発生器１０００に伝達する。一実施形態において、セレクト信号ＳＥＬ２は、タイミング信号Ｔ３及びタイミング信号Ｔ１である。セレクト線１００８ｃはセレクト信号ＳＥＬ３をアドレス発生器１０００に伝達する。一実施形態において、セレクト信号ＳＥＬ３は、タイミング信号Ｔ３及びタイミング信号Ｔ２である。セレクト線１００８ｄはセレクト信号ＳＥＬ４をアドレス発生器１０００に伝達する。一実施形態において、セレクト信号ＳＥＬ４は、タイミング信号Ｔ３及びタイミング信号Ｔ３である。セレクト線１００８ｅはセレクト信号ＳＥＬ５をアドレス発生器１０００に伝達する。一実施形態において、セレクト信号ＳＥＬ５は、タイミング信号Ｔ３及びタイミング信号Ｔ４である。セレクト線１００８ｆはセレクト信号ＳＥＬ６をアドレス発生器１０００に伝達する。一実施形態において、セレクト信号ＳＥＬ６は、タイミング信号Ｔ３及びタイミング信号Ｔ５である。  
【０１９８】
アドレス発生器１００２は、第２のアドレス線１０１２を通して噴射群１００４ｄ〜１００４ｆに電気的に接続される。アドレス線１０１２は、アドレス発生器１００２からのアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を各噴射群１００４ｄ〜１００４ｆに渡す。また、アドレス発生器１００２は、制御信号ＣＳＹＮＣをアドレス発生器１００２に伝達するための制御線１０１０にも電気的に接続される。さらに、アドレス発生器１００２は、セレクト線１００８ａ〜１００８ｆにも電気的に接続される。セレクト線１００８ａ〜１００８ｆは、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６をアドレス発生器１００２に伝達すると共に、それらを対応する噴射群１００４ａ〜１００４ｆ（図示せず）にも伝達する。
【０１９９】
セレクト線１００８ａは、セレクト信号ＳＥＬ１をアドレス発生器１００２に伝達する。一実施形態においてセレクト信号ＳＥＬ１は、タイミング信号Ｔ３である。セレクト線１００８ｂはセレクト信号ＳＥＬ２をアドレス発生器１００２に伝達する。一実施形態において、セレクト信号ＳＥＬ２はタイミング信号Ｔ４である。セレクト線１００８ｃはセレクト信号ＳＥＬ３をアドレス発生器１００２に伝達する。一実施形態において、セレクト信号ＳＥＬ３はタイミング信号Ｔ５である。セレクト線１００８ｄはセレクト信号ＳＥＬ４をアドレス発生器１００２に伝達する。一実施形態において、セレクト信号ＳＥＬ４はタイミング信号Ｔ６である。セレクト線１００８ｅはセレクト信号ＳＥＬ５をアドレス発生器１００２に伝達する。一実施形態において、セレクト信号ＳＥＬ５はタイミング信号Ｔ１である。セレクト線１００８ｆはセレクト信号ＳＥＬ６をアドレス発生器１００２に伝達する。一実施形態において、セレクト信号ＳＥＬ６はタイミング信号Ｔ２である。
【０２００】
セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６は、繰り返される一連の６個のパルスのうちの一連の６個のパルスを含む。各セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６が、一連の６個のパルスのうちの１個のパルスを含む。一実施形態では、セレクト信号ＳＥＬ１上のパルスの後に、セレクト信号ＳＥＬ２上のパルスが続き、その後にセレクト信号ＳＥＬ３上のパルスが続き、その後にセレクト信号ＳＥＬ４上のパルスが続き、その後にセレクト信号ＳＥＬ５上のパルスが続き、その後にセレクト信号ＳＥＬ６上のパルスが続く。セレクト信号ＳＥＬ６上のパルスの後、セレクト信号ＳＥＬ１上のパルスから開始して、再び一連のパルスが繰り返される。制御信号ＣＳＹＮＣが、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上のパルスに同期したパルスを含む場合、その制御信号ＣＳＹＮＣは、アドレス発生器１０００及び１００２を始動させ、例えば、図１１及び図１２を参照して説明したように、アドレス発生器１０００におけるシフト方向、すなわちアドレス生成の方向をセットアップする。アドレス発生器１０００からのアドレス生成を開始させるためには、セレクト信号ＳＥＬ３上のタイミングパルスに対応するタイミング信号Ｔ２上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。
【０２０１】
アドレス発生器１０００は、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６、及び制御信号ＣＳＹＮＣに応答して、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成する。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、第１のアドレス線１００６を通して噴射群１００４ａ〜１００４ｃに供給される。
【０２０２】
アドレス発生器１０００は、セレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルスに対応するタイミング信号Ｔ６、Ｔ１、及びＴ２上のタイミングパルスの持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を有効にする。アドレス発生器１０００を順方向にシフトさせるようにセットアップするためには、セレクト信号ＳＥＬ５上のタイミングパルスに対応するタイミング信号Ｔ４上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。アドレス発生器１０００を逆方向にシフトさせるためには、セレクト信号ＳＥＬ１上のタイミングパルスに対応するタイミング信号Ｔ６上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。
【０２０３】
噴射群１００４ａ〜１００４ｃは、セレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のパルスの持続時間中に、有効なアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を受信する。１００４ａで示す噴射群１（ＦＧ１）は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７、及びセレクト信号ＳＥＬ１上のパルスを受信すると、噴射信号ＦＩＲＥ１により選択された行下位群ＳＧ１内の噴射セル１２０をイネーブルし、アクティブにする。１００４ｂで示す噴射群２（ＦＧ２）は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７、及びセレクト信号ＳＥＬ２上のパルスを受信すると、噴射信号ＦＩＲＥ２により選択された行下位群ＳＧ２内の噴射セル１２０をイネーブルし、アクティブにする。１００４ｃで示す噴射群３（ＦＧ３）は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７、及びセレクト信号ＳＥＬ３上のパルスを受信すると、噴射信号ＦＩＲＥ３により選択された行下位群ＳＧ３内の噴射セル１２０をイネーブルし、アクティブにする。
【０２０４】
アドレス発生器１００２は、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６、及び制御信号ＣＳＹＮＣに応答し、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、第２のアドレス線１０１２を通して噴射群１００４ｄ〜１００４ｆに供給される。アドレス発生器１００２は、セレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６上のタイミングパルスに対応するタイミング信号Ｔ６、Ｔ１、及びＴ２上のタイミングパルスの持続時間中に、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を有効にする。アドレス発生器１００２を順方向にシフトするようにセットアップするためには、セレクト信号ＳＥＬ２上のタイミングパルスに対応するタイミング信号Ｔ４上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。アドレス発生器１００２を逆方向でシフトするようにセットアップするためには、セレクト信号ＳＥＬ４上のタイミングパルスに対応するタイミング信号Ｔ６上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。アドレス発生器１００２にアドレス生成を開始させるためには、セレクト信号ＳＥＬ６上のタイミングパルスに対応するタイミング信号Ｔ２上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。
【０２０５】
噴射群１００４ｄ〜１００４ｆは、セレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６におけるパルスの持続時間中に、有効なアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を受信する。１００４ｄで示す噴射群４（ＦＧ４）は、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７、及びセレクト信号ＳＥＬ４上のパルスを受信する、噴射信号ＦＩＲＥ４により選択された行下位群ＳＧ４内の噴射セル１２０をイネーブルし、アクティブにする。１００４ｅで示す噴射群５（ＦＧ５）は、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７、及びセレクト信号ＳＥＬ５上のパルスを受信すると、噴射信号ＦＩＲＥ５により選択された行下位群ＳＧ５内の噴射セル１２０をイネーブルし、アクティブにする。１００４ｆで示す噴射群６（ＦＧ６）は、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７、及びセレクト信号ＳＥＬ６上のパルスを受信すると、噴射信号ＦＩＲＥ６により選択された行下位群ＳＧ６内の噴射セル１２０をイネーブルし、アクティブにする。
【０２０６】
一動作例として、制御信号ＣＳＹＮＣは、一連の６個のパルスにおいて、セレクト信号ＳＥＬ２及びＳＥＬ５上のタイミングパルスに同期した制御パルスを含む場合、アドレス発生器１０００及び１００２を順方向でシフトするようにセットアップする。セレクト信号ＳＥＬ２上のタイミングパルスに同期した制御パルスは、アドレス発生器１００２を順方向でシフトするようにセットアップする。セレクト信号ＳＥＬ５上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００を順方向でシフトするようにセットアップする。
【０２０７】
制御信号ＣＳＹＮＣは、次の一連の６個のパルスにおいて、セレクト信号ＳＥＬ２、ＳＥＬ３、ＳＥＬ５、及びＳＥＬ６上のタイミングパルスに同期した制御パルスを含む。セレクト信号ＳＥＬ２及びＳＥＬ５上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００及び１００２のシフト方向を順方向にセットする。セレクト信号ＳＥＬ３及びＳＥＬ６上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００及び１００２によるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７及び〜Ｂ１、〜Ｂ２、…、〜Ｂ７の生成を開始させる。セレクト信号ＳＥＬ３上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００を始動させ、セレクト信号ＳＥＬ６上のタイミングパルスに同期した制御パルスは、アドレス発生器１００２を始動させる。
【０２０８】
３回目の一連のタイミングパルスの持続時間において、アドレス発生器１０００は、セレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルスの持続時間中に、有効なアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成する。この有効なアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１００４ａ〜１００４ｃで示す噴射群ＦＧ１、ＦＧ２、及びＦＧ３における行下位群ＳＧ１、ＳＧ２、及びＳＧ３内の噴射セル１２０をイネーブルし、アクティブにするために使用される。３回目の一連のタイミングパルスの持続時間において、アドレス発生器１００２は、セレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６上のタイミングパルスの持続時間中に、有効なアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。この有効なアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１００４ｄ〜１００４ｆで示す噴射群ＦＧ４、ＦＧ５、及びＦＧ６の行下位群ＳＧ４、ＳＧ５、及びＳＧ６内の噴射セル１２０をイネーブルし、アクティブにするために使用される。
【０２０９】
セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の３回目の一連のタイミングパルスの持続時間において、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１３個のアドレスのうちの１つに対応する低電圧レベルの信号を含み、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１３個のアドレスのうちの同じ１つのアドレスに対応する低電圧レベルの信号を含む。セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の各一連のタイミングパルスの持続時間において、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７及びアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１３個のアドレスのうちの同じ１つのアドレスに対応する低電圧レベルの信号を含む。各一連のタイミングパルスは１つのアドレスタイムスロットである。したがって、各一連のタイミングパルスの持続時間中に、１３個のアドレスのうちの１つが出力される。
【０２１０】
順方向動作の場合、まず、アドレス発生器１０００及び１００２によってアドレス１が生成され、次にアドレス２が続き、以下同様に続き、アドレス１３が生成される。アドレス１３が生成された後、アドレス発生器１０００及び１００２は、高電圧レベルのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７及び〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。また、順方向の動作を継続するために、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の各一連のタイミングパルスの持続時間中に、セレクト信号ＳＥＬ２及びＳＥＬ５上のタイミングパルスに同期して制御パルスを供給する。
【０２１１】
別の動作例として、アドレス発生器１０００及び１００２を逆方向でシフトするようにセットアップする場合、一連の６個のパルスの持続時間中に、制御信号ＣＳＹＮＣは、セレクト信号ＳＥＬ１及びＳＥＬ４上のタイミングパルスに同期した制御パルスを有する。セレクト信号ＳＥＬ１上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００を逆方向でシフトするようにセットアップする。セレクト信号ＳＥＬ４上のタイミングパルスに同期した制御パルスは、アドレス発生器１００２を逆方向でシフトするようにセットアップする。
【０２１２】
次の一連の６個のパルスの持続時間において、制御信号ＣＳＹＮＣは、セレクト信号ＳＥＬ１、ＳＥＬ３、ＳＥＬ４、及びＳＥＬ６上のタイミングパルスに同期した制御パルスを有する。セレクト信号ＳＥＬ１及びＳＥＬ４上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００及び１００２のシフト方向を逆方向にセットする。セレクト信号ＳＥＬ３及びＳＥＬ６上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００及び１００２によるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７及び〜Ｂ１、〜Ｂ２、…、〜Ｂ７の生成を開始させる。セレクト信号ＳＥＬ３上のタイミングパルスに同期した制御パルスは、アドレス発生器１０００を始動させ、セレクト信号ＳＥＬ６上のタイミングパルスに同期した制御パルスはアドレス発生器１００２を開始させる。
【０２１３】
３回目の一連のタイミングパルスの持続時間において、アドレス発生器１０００は、セレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルスの持続時間中に、有効なアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成する。有効なアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１００４ａ〜１００４ｃで示す噴射群ＦＧ１、ＦＧ２、及びＦＧ３の行下位群ＳＧ１、ＳＧ２、及びＳＧ３内の噴射セル１２０をイネーブルし、アクティブにするために使用される。３回目の一連のタイミングパルスの持続時間において、アドレス発生器１００２は、セレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６のタイミングパルスの持続持続時間中に、有効なアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。有効なアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１００４ｄ〜１００４ｆで示す噴射群ＦＧ４、ＦＧ５、及びＦＧ６の行下位群ＳＧ４、ＳＧ５、及びＳＧ６内の噴射セル１２０をイネーブルし、アクティブにするために使用される。
【０２１４】
逆方向動作の場合、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の３回目の一連のタイミングパルスの持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１３個のアドレスのうちの１つに対応する低電圧レベルの信号を含み、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１３個のアドレスのうちの同じ１つのアドレスに対応する低電圧レベルの信号を有する。セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上のそれに続く各一連のタイミングパルスの持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７及び〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１３個のアドレスのうちの同じ１つのアドレスに対応する低電圧レベルの信号を有する。各一連のタイミングパルスは、各一連のタイミングパルスの持続時間中に、１３個のアドレスのうちの１つが生成されるようなアドレスタイムスロットである。
【０２１５】
逆方向動作の場合、アドレス発生器１０００及び１００２はまず、アドレス１３を生成し、次にアドレス１２を生成し、以下同様にアドレス１までアドレスを生成する。アドレス１を生成した後、アドレス発生器１０００及び１００２は、高電圧レベルのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７及び〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。また、逆方向シフトを継続するために、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の各一連のタイミングパルスの持続時間中に、セレクト信号ＳＥＬ１及びＳＥＬ４上のタイミングパルスに同期した信号を生成する。
【０２１６】
アドレスの生成を停止、又は防止するためには、セレクト信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ４、及びＳＥＬ５上のタイミングパルスに同期した制御パルスを制御信号ＣＳＹＮＣに含める。この制御パルスは、アドレス発生器１０００及び１００２内のシフトレジスタ４０２のようなシフトレジスタをクリアする。制御信号ＣＳＹＮＣが常に高電圧レベルであるか、又は制御信号ＣＳＹＮＣ上に一連の高電圧パルスがある場合も、アドレスの生成は停止、又は防止されるが、制御信号ＣＳＹＮＣが常に低電圧レベルであっても、アドレス発生器１０００及び１００２が開始されることはない。
【０２１７】
図１４は、アドレス発生器１０００及び１００２の順方向動作及び逆方向動作を示すタイミング図である。順方向シフトに使用される制御信号は１１２４で示すＣＳＹＮＣ（ＦＷＤ）であり、逆方向シフトに使用される制御信号は１１２６で示すＣＳＹＮＣ（ＲＥＶ）である。１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７はアドレス発生器１０００によって生成され、順方向動作と逆方向動作の両方のアドレス参照を含む。１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７はアドレス発生器１００２によって生成され、順方向動作と逆方向動作の両方のアドレス参照を含む。
【０２１８】
セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６は、一連の６個のパルスの繰り返しを提供する。各セレクト信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ６が、一連の６個のパルスのうちの１個のパルスを提供する。繰り返される一連の６個のパルスのうちの一連の６個のパルスとして、１１００で示すセレクト信号ＳＥＬ１はタイミングパルス１１０２を含み、１１０４で示すセレクト信号ＳＥＬ２はタイミングパルス１１０６を含み、１１０８で示すセレクト信号ＳＥＬ３はタイミングパルス１１１０を含み、１１１２で示すセレクト信号ＳＥＬ４はタイミングパルス１１１４を含み、１１１６で示すセレクト信号ＳＥＬ５はタイミングパルス１１１８を含み、１１２０で示すセレクト信号ＳＥＬ６はタイミングパルス１１２２を含む。
【０２１９】
順方向動作の場合、制御信号ＣＳＹＮＣ（ＦＷＤ）１１２４は、１１０４で示すセレクト信号ＳＥＬ２上のタイミングパルス１１０６に同期した制御パルス１１３２を有する。制御パルス１１３２は、アドレス発生器１００２を順方向でシフトするようにセットアップする。また、制御信号ＣＳＹＮＣ（ＦＷＤ）１１２４は、１１１６で示すセレクト信号ＳＥＬ５上のタイミングパルス１１１８に同期した制御パルス１１３４も有する。制御パルス１１３４は、アドレス発生器１０００を順方向でシフトするようにセットアップする。
【０２２０】
次の一連の６個のパルスとして、１１００で示すセレクト信号ＳＥＬ１はタイミングパルス１１３６を含み、１１０４で示すセレクト信号ＳＥＬ２はタイミングパルス１１３８を含み、１１０８で示すセレクト信号ＳＥＬ３はタイミングパルス１１４０を含み、１１１２で示すセレクト信号ＳＥＬ４はタイミングパルス１１４２を含み、１１１６で示すセレクト信号ＳＥＬ５はタイミングパルス１１４４を含み、１１２０で示すセレクト信号ＳＥＬ６はタイミングパルス１１４６を含む。
【０２２１】
制御信号ＣＳＹＮＣ（ＦＷＤ）１１２４は、アドレス発生器１００２を順方向シフトに引き続き設定するための、タイミングパルス１１３８に同期した制御パルス１１４８、及びアドレス発生器１０００を順方向シフトに引き続き設定するための、タイミングパルス１１４４に同期した制御パルス１１５２を含む。また、制御信号ＣＳＹＮＣ（ＦＷＤ）１１２４は、１１０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１１４０に同期した制御パルス１１５０をさらに含む。制御パルス１１５０は、アドレス発生器１０００による１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７の生成を開始させる。さらに、制御信号ＣＳＹＮＣ（ＦＷＤ）１１２４は、１１２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１１４６に同期した制御パルス１１５４を含む。制御パルス１１５４は、アドレス発生器１００２による１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７の生成を開始させる。
【０２２２】
次の一連の６個のパルス、すなわち３回目の一連の６個のパルスとして、１１００で示すセレクト信号ＳＥＬ１はタイミングパルス１１５６を含み、１１０４で示すセレクト信号ＳＥＬ２はタイミングパルス１１５８を含み、１１０８で示すセレクト信号ＳＥＬ３はタイミングパルス１１６０を含み、１１１２で示すセレクト信号ＳＥＬ４はタイミングパルス１１６２を含み、１１１６で示すセレクト信号ＳＥＬ５はタイミングパルス１１６４を含み、１１２０で示すセレクト信号ＳＥＬ６はタイミングパルス１１６６を含む。制御信号ＣＳＹＮＣ（ＦＷＤ）１１２４は、アドレス発生器１００２を順方向シフトに引き続き設定するための、タイミングパルス１１５８に同期した制御パルス１１６８、及びアドレス発生器１０００を順方向シフトに引き続き設定するための、タイミングパルス１１６４に同期した制御パルス１１７０を含む。
【０２２３】
アドレス発生器１０００は、１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７を生成する。順方向動作を開始すると、アドレス発生器１０００、及び１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１１７２で示すアドレス１を生成する。１１７２で示すアドレス１は、１１２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１１４６の持続時間中に有効になり、１１１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１１６２まで有効状態に留まる。１１７２で示すアドレス１は、１１００で示すセレクト信号ＳＥＬ１上のタイミングパルス１１５６、１１０４で示すＳＥＬ２上のタイミングパルス１１５８、及び１１０８で示すＳＥＬ３上のタイミングパルス１１６０の持続時間にわたって有効となる。
【０２２４】
アドレス発生器１００２は、１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。順方向動作を開始すると、アドレス発生器１００２、及び１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１１７４で示すアドレス１を生成する。１１７４で示すアドレス１は、１１０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１１６０の持続時間中に有効になり、１１００で示すセレクト信号ＳＥＬ１上のタイミングパルス１１７６まで有効状態に留まる。１１７４で示すアドレス１は、１１１２で示すセレクト信号ＳＥＬ４のタイミングパルス１１６２、１１１６で示すＳＥＬ５上のタイミングパルス１１６４、及び１１２０で示すＳＥＬ６上のタイミングパルス１１６６の持続時間にわたって有効となる。
【０２２５】
１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７、及び１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、同じアドレスであるアドレス１を１１７２及び１１７４において提供する。アドレス１は、タイミングパルス１１５６から始まりタイミングパルス１１６６で終わる一連の６個のタイミングパルスの持続時間中に生成される。この期間が、アドレス１のアドレスタイムスロットである。タイミングパルス１１７６から始まる次の一連の６個のパルスの持続時間において、１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１１７８で示すアドレス２を提供し、１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７もアドレス２を提供する。このようにして、アドレス発生器１０００及び１００２は、アドレス１からアドレス１３まで順方向にアドレスを生成する。アドレス１３が生成された後、アドレス発生器１０００及び１００２は再始動され、有効なアドレスの生成を再び同じ方法で繰り返す。
【０２２６】
逆方向動作の場合、制御信号ＣＳＹＮＣ（ＲＥＶ）１１２６は、１１００で示すセレクト信号ＳＥＬ１上のタイミングパルス１１０２に同期した制御パルス１１８０を有する。制御パルス１１８０は、アドレス発生器１０００を逆方向でシフトするようにセットアップする。また、制御信号ＣＳＹＮＣ（ＲＥＶ）１１２６は、１１１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１１１４に同期した制御パルス１１８２をさらに含む。制御パルス１１８２は、アドレス発生器１００２を逆方向にシフトするようにセットアップする。
【０２２７】
制御信号ＣＳＹＮＣ（ＲＥＶ）１１２６は、アドレス発生器１０００を逆方向シフトに引き続き設定するための、タイミングパルス１１３６に同期した制御パルス１１８４、及びアドレス発生器１００２を逆方向シフトに引き続き設定するための、タイミングパルス１１４２に同期した制御パルス１１８８を含む。また、制御信号ＣＳＹＮＣ（ＲＥＶ）１１２６は、１１０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１１４０に同期した制御パルス１１８６をさらに含む。制御パルス１１８６は、アドレス発生器１０００による１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７の生成を開始させる。さらに、制御信号ＣＳＹＮＣ（ＲＥＶ）１１２６は、１１２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１１４６に同期した制御パルス１１９０を含む。制御パルス１１９０は、アドレス発生器１００２による１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７の生成を開始させる。
【０２２８】
制御信号ＣＳＹＮＣ（ＲＥＶ）１１２６は、アドレス発生器１０００を逆方向シフトに設定するための、タイミングパルス１１５６に同期した制御パルス１１９２、及びアドレス発生器１００２を逆方向シフトに設定するための、タイミングパルス１１６２に同期した制御パルス１１９４を含む。
【０２２９】
アドレス発生器１０００は、１１２８で示すアドレス信号〜Ａ１〜Ａ７を生成する。逆方向動作を開始すると、アドレス発生器１０００、及び１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は、１１７２で示すアドレス１３を生成する。１１７２で示すアドレス１３は、タイミングパルス１１４６の持続時間中に有効になり、タイミングパルス１１６２まで有効状態に留まる。１１７２で示すアドレス１３は、１１００で示すセレクト信号ＳＥＬ１上のタイミングパルス１１５６、１１０４で示すＳＥＬ２上のタイミングパルス１１５８、及び１１０８で示すＳＥＬ３上のタイミングパルス１１６０の持続時間にわたって有効になる。
【０２３０】
アドレス発生器１００２は、１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７を生成する。逆方向動作を開始すると、アドレス発生器１００２及び１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１１７４においてアドレス１３を提供する。１１７４で示すアドレス１３は、タイミングパルス１１６０の持続時間中に有効になり、タイミングパルス１１７６までその有効を維持する。１１７４で示すアドレス１３は、１１１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１１６２、１１１６で示すＳＥＬ５上のタイミングパルス１１６４、及び１１２０で示すＳＥＬ６上のタイミングパルス１１６６の持続時間にわたって有効となる。
【０２３１】
１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７、及び１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７は、１１７２及び１１７４において同じアドレスであるアドレス１３を提供する。アドレス１３は、タイミングパルス１１５６から始まりタイミングパルス１１６６で終わる一連の６個のタイミングパルスの持続時間中に生成される。この期間が、アドレス１３のアドレスタイムスロットである。タイミングパルス１１７６から始まる次の一連の６個のパルスの持続時間中に、１１２８で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ７は１１７８においてアドレス１２を提供し、１１３０で示すアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ７もアドレス１２を提供する。このようにして、アドレス発生器１０００及び１００２は、アドレス１３からアドレス１まで逆方向にアドレスを生成する。アドレス１が生成された後、アドレス発生器１０００及び１００２は再始動され、有効なアドレスを再び生成する。
【０２３２】
図１５は、プリントヘッドダイ４０におけるバンク選択アドレス発生器１２００の一実施形態を示す図である。バンク選択アドレス発生器１２００は、プリントヘッドダイ４０における制御回路の一実施形態である。バンク選択アドレス発生器１２００は、８つのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８上に、アドレス１〜２６と呼ばれる２６個のアドレス信号の組み合わせを生成するように構成される。下位噴射セルバンクと呼ばれる第１の噴射セル群内の噴射セルをイネーブルした場合、下位バンクアドレス１〜１３と呼ばれる下位番号のアドレス１〜１３が生成される。上位噴射セルバンクと呼ばれる第２の噴射セル群内の噴射セルをイネーブルした場合、上位バンクアドレス１４〜２６と呼ばれる上位番号のアドレス１４〜２６が生成される。一実施形態では、２６個のアドレス１〜２６を生成するために、８つのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの２つが同時にアクティブにされる。
【０２３３】
バンク選択アドレス発生器１２００は、下位バンクシフトレジスタ１２０２、上位バンクシフトレジスタ１２０４、下位バンクロジック回路１２０６、上位バンクロジック回路１２０８、及び方向回路１２１０を含む。下位バンクシフトレジスタ１２０２はシフトレジスタ４０２（図９に示す）と同様のものであり、上位バンクシフトレジスタ１２０４もシフトレジスタ４０２と同様のものである。下位バンクシフトレジスタ１２０２は、シフトレジスタ４０２とは異なるタイミング信号を受信し、上位バンクシフトレジスタ１２０４は、シフトレジスタ４０２とは異なるタイミング信号を受信する。下位バンクロジック回路１２０６は、ロジック回路４０６（図９に示す）と同様に、下位バンクアドレス１〜１３を生成するためのトランジスタロジックを有し上位バンクロジック回路１２０８は、、ロジック回路４０６と同様に、上位バンクアドレス１４〜２６を生成するためのトランジスタロジックを有する。
【０２３４】
下位バンクシフトレジスタ１２０２は、シフトレジスタ出力線１２１２ａ〜１２１２ｍを通して下位バンクロジック回路１２０６に電気的に接続される。シフトレジスタ出力線１２１２ａ〜１２１２ｍは、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３をロジック回路入力信号ＡＩ１〜ＡＩ１３としてそれぞれ、ロジック回路１２０６に供給する。また、下位バンクシフトレジスタ１２０２は、制御信号ＣＳＹＮＣを受信するために、制御信号１２１４にも電気的に接続される。さらに、下位バンクシフトレジスタ１２０２は、バンクタイミング信号ＢＴ１、ＢＴ４、ＢＴ５、及びＢＴ６上のタイミングパルスを受信する。
【０２３５】
下位バンクシフトレジスタ１２０２はタイミング信号線１２１６に電気的に接続され、タイミング信号線１２１６からバンクタイミング信号ＢＴ６を第１のプリチャージ信号ＰＲＥ１として受信する。下位バンクシフトレジスタ１２０２は、第１の評価信号線１２２０を通して第１の抵抗分割回路１２１８に電気的に接続される。第１の抵抗分割回路１２１８はタイミング信号線１２２２に電気的に接続され、タイミング信号１２２２からバンクタイミング信号ＢＴ１を受信する。第１の抵抗分割回路１２１８は、第１の評価信号線１２２０を通して、減圧された電圧レベルのＢＴ１タイミング信号を第１の評価信号ＥＶＡＬ１として下位バンクシフトレジスタ１２０２に供給する。下位バンクシフトレジスタ１２０２はタイミング信号線１２２４に電気的に接続され、タイミング信号線１２２４からバンクタイミング信号ＢＴ４を第２のプリチャージ信号ＰＲＥ２として受信するとともに、第２の評価信号線１２２８を通して第２の抵抗分割回路１２２６にも電気的に接続される。第２の抵抗分割回路１２２６はタイミング信号線１２３０に電気的に接続され、タイミング信号線１２３０からバンクタイミング信号ＢＴ５を受信する。第２の抵抗分割回路１２２６は、第２の評価信号線１２２８を通して、減圧された電圧レベルのＢＴ４タイミング信号を第２の評価信号ＥＶＡＬ２として下位バンクシフトレジスタ１２０２に供給する。
【０２３６】
上位バンクシフトレジスタ１２０４は、シフトレジスタ出力線１２３２ａ〜１２３２ｍを通して上位バンクロジック回路１２０８に電気的に接続される。シフトレジスタ出力線１２３２ａ〜１２３２ｍは、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３をロジック回路入力信号ＡＩ１４〜ＡＩ２６としてそれぞれ、ロジック回路１２０８に渡す。また、上位バンクシフトレジスタ１２０４は制御信号線１２１４にも電気的に接続され、制御信号線１２１４から制御信号ＣＳＹＮＣを受信する。さらに、上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ３、ＢＴ４、ＢＴ５、及びＢＴ６上のタイミングパルスを受信する。
【０２３７】
上位バンクシフトレジスタ１２０４はタイミング信号線１２１６に電気的に接続され、タイミング信号線１２１６からバンクタイミング信号ＢＴ６を第１のプリチャージ信号ＰＲＥ１として受信する。上位バンクシフトレジスタ１２０４は、第１の評価信号線１２２１を通して第３の抵抗分割回路１２２７に電気的に接続される。第３の抵抗分割回路１２２７はタイミング信号線１２２９に電気的に接続され、タイミング信号線１２２９からバンクタイミング信号ＢＴ３を受信する。第３の抵抗分割回路１２２７は、第１の評価信号線１２２１を通して、減圧された電圧レベルのＢＴ３タイミング信号を第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給する。上位バンクシフトレジスタ１２０４はタイミング信号線１２２４に電気的に接続され、タイミング信号線１２２４からバンクタイミング信号ＢＴ４を第２のプリチャージ信号ＰＲＥ２として受信する。上位バンクシフトレジスタ１２０４は第２の評価信号線１２２８に電気的に接続され、第２の評価信号線１２２８から減圧された電圧レベルのタイミング信号ＢＴ５を第２の評価信号ＥＶＡＬ２として受信する。
【０２３８】
方向回路１２１０は、方向信号線１２４０を通して下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に電気的に接続される。方向信号線１２４０は、方向回路１２１０からの方向信号ＤＩＲＲ及びＤＩＲＦを下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に渡す。また、方向回路１２１０は制御信号線１２１４にも電気的に接続され、制御信号線１２１４から制御信号ＣＳＹＮＣを受信する。さらに、方向回路１２１０は、タイミング信号ＢＴ４〜ＢＴ６上のタイミングパルスを受信する。
【０２３９】
方向回路１２１０はタイミング信号線１２２４に電気的に接続され、タイミング信号線１２２４からタイミング信号ＢＴ４を第３のプリチャージ信号ＰＲＥ３として受信する。方向回路１２１０は第２の評価信号線１２２８に電気的に接続され、第２の評価信号線１２２８から減圧された電圧レベルのＢＴ５タイミング信号を第３の評価信号ＥＶＡＬ３として受信する。また、方向回路１２１０は、評価信号線１２４８を通して第４の抵抗分割回路１２４６にも電気的に接続される。第４の抵抗分割回路１２４６はタイミング信号線１２１６に電気的に接続され、タイミング信号線１２１６からバンクタイミング信号ＢＴ６を受信する。第４の抵抗分割回路１２４６は、減圧された電圧レベルのＢＴ６タイミング信号を第４の評価信号ＥＶＡＬ４として方向回路１２１０に供給する。
【０２４０】
下位バンクロジック回路１２０６はシフトレジスタ出力線１２１２ａ〜１２１２ｍに電気的に接続され、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３を入力信号ＡＩ１〜ＡＩ１３としてそれぞれ受信する。また、下位バンクロジック回路１２０６はアドレス線１２５２ａ〜１２５２ｈに電気的に接続され、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８をそれぞれ出力する。また、下位バンクロジック回路１２０６はタイミング信号線１２２４に電気的に接続され、タイミング信号線１２２４からタイミング信号ＢＴ４をタイミング信号Ｔ３として受信し、タイミング信号線１２３０に電気的に接続され、タイミング信号線１２３０からタイミング信号ＢＴ５をタイミング信号Ｔ４として受信し、さらに、タイミング信号線１２１６に電気的に接続され、タイミング信号線１２１６からタイミング信号ＢＴ６をタイミング信号Ｔ５として受信する。
【０２４１】
上位バンクロジック回路１２０８はシフトレジスタ出力線１２３２ａ〜１２３２ｍに電気的に接続され、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３を入力信号ＡＩ１４〜ＡＩ２６としてそれぞれ受信する。また、上位バンクロジック回路１２０８はアドレス線１２５２ａ〜１２５２ｈに電気的に接続され、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８をそれぞれ出力する。また、上位バンクロジック回路１２０８はタイミング信号線１２２４に接続され、タイミング信号線１２２４からタイミング信号ＢＴ４をタイミング信号Ｔ３として受信し、タイミング信号線１２３０に接続され、タイミング信号線１２３０からタイミング信号ＢＴ５をタイミング信号Ｔ４として受信し、さらに、タイミング信号線１２１６に接続され、タイミング信号線１２１６からタイミング信号ＢＴ６をタイミング信号Ｔ５として受信する。
【０２４２】
下位バンクシフトレジスタ１２０２及び下位バンクロジック回路１２０６は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として低電圧レベルの信号を生成し、１３個の下位バンクアドレス１〜１３を出力する。下位バンクシフトレジスタ１２０２及び下位バンクロジック回路１２０６は、下位バンクアドレス１〜１３をアドレス１からアドレス１３まで順方向に出力し、アドレス１３からアドレス１まで逆方向に出力する。上位バンクシフトレジスタ１２０４及び上位バンクロジック回路１２０８は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として低電圧レベル信号を生成し、１３個の上位バンクアドレス１４〜２６を出力する。上位バンクシフトレジスタ１２０４及び上位バンクロジック回路１２０８は、上位バンクアドレス１４〜２６をアドレス１４からアドレス２６まで順方向に出力し、アドレス２６からアドレス１４まで逆方向に出力する。方向回路１２１０は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の動作を順方向動作又は逆方向動作にセットするための方向信号ＤＩＲＦ及びＤＩＲＲを生成する。
【０２４３】
１３個のシフトレジスタセルはそれぞれ、第１のプリチャージ信号ＰＲＥ１、第１の評価信号ＥＶＡＬ１、第２のプリチャージ信号ＰＲＥ２、及び第２の評価信号ＥＶＡＬ２を受信するように電気的に接続される。下位バンクシフトレジスタ１２０２は、タイミング信号ＢＴ１上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスを受信することによって始動される。これに応答し、高電圧レベルの信号がＳＯ１又はＳＯ１３に供給される。続く各一連の６個のタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２は、その高電圧レベルの信号を次のシフトレジスタセル４０３にシフトさせ、その高電圧レベルの信号をシフトレジスタ出力信号ＳＯ１〜ＳＯ１３の１つとして使用する。順方向動作の場合、この高電圧レベルの信号はシフトレジスタ出力信号ＳＯ１からシフトレジスタ出力信号ＳＯ２へとシフトされ、以下同様にシフトレジスタ出力信号ＳＯ１３までシフトされる。逆方向動作の場合、この高電圧レベルの信号はシフトレジスタ出力信号ＳＯ１３からシフトレジスタ出力信号ＳＯ１２へとシフトされ、以下同様にシフトレジスタ出力信号ＳＯ１までシフトされる。１シーケンスの間に各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が高電圧レベルにセットされた後、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て、低電圧レベルにセットされる。
【０２４４】
下位バンクロジック回路１２０６は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として低電圧レベルのアドレス信号を生成するためのトランジスタロジックを有する。下位バンクロジック回路１２０６は、下位バンク入力信号ＡＩ１〜ＡＩ１３のうちの１つとして高電圧レベルの信号を受信し、対応する低電圧レベルのアドレス信号セットをアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。下位バンク入力信号ＡＩ１〜ＡＩ１３は、下位バンクアドレス１〜１３にそれぞれ対応する。一実施形態において、下位バンクロジック回路１２０６は、高電圧レベルの入力信号ＡＩ１に応答し、下位バンクアドレス１として使用されるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの例えば〜Ａ１及び〜Ａ２として、２つの低電圧レベルのアドレス信号を生成する。下位バンクロジック回路１２０６は、高電圧レベル入力信号ＡＩ２に応答し、下位バンクアドレス２におけるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの例えば〜Ａ１及び〜Ａ３として、２つの低電圧レベルのアドレス信号を生成する。これは、下位バンクロジック回路１２０６が高電圧レベル入力信号ＡＩ１３を受信し、下位バンクアドレス１３として使用されるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの２つの低電圧レベルのアドレス信号を生成するまで続けられる。
【０２４５】
上位バンクシフトレジスタ１２０４は、１３個のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を出力するための１３個のシフトレジスタセル４０３を有する。１３個のシフトレジスタセルはそれぞれ、第１のプリチャージ信号ＰＲＥ１、第１の評価信号ＥＶＡＬ１、第２のプリチャージ信号ＰＲＥ２、及び第２の評価信号ＥＶＡＬ２を受信するように電気的に接続される。上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ３上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスを受信することによって始動される。これに応答し、高電圧レベルの信号がＳＯ１又はＳＯ１３に供給される。続く各一連の６個のタイミングパルスの持続時間中に、上位バンクシフトレジスタ１２０４は、その高電圧レベル信号を次のシフトレジスタセル４０３にシフトさせ、その高電圧レベルの信号をシフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つとして使用する。順方向動作の場合、この高電圧レベルの信号はシフトレジスタ出力信号ＳＯ１からシフトレジスタ出力信号ＳＯ２へとシフトされ、以下同様にシフトレジスタ出力信号ＳＯ１３までシフトされる。逆方向動作の場合、この高電圧レベルの信号はシフトレジスタ出力信号ＳＯ１３からシフトレジスタ出力信号ＳＯ１２へとシフトされ、以下同様にシフトレジスタ出力信号ＳＯ１までシフトされる。各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が高電圧レベルにセットされた後、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て、低電圧レベルにセットされる。
【０２４６】
上位バンクロジック回路１２０８は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として低電圧レベルのアドレス信号を生成するためのトランジスタロジックを有する。上位バンクロジック回路１２０８は、上位バンク入力信号ＡＩ１４〜ＡＩ２６のうちの１つとして高電圧レベルの信号を受信し、対応する低電圧レベルのアドレス信号セットをアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。上位バンク入力信号ＡＩ１４〜ＡＩ２６は、上位バンクアドレス１４〜２６にそれぞれ対応する。一実施形態において、上位バンクロジック回路１２０８は、高電圧レベル入力信号ＡＩ１４に応答し、上位バンクアドレス１４として使用されるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの２つの低電圧レベルのアドレス信号を生成する。上位バンクロジック回路１２０８は、高電圧レベルの入力信号ＡＩ１５に応答し、上位バンクアドレス１５として使用されるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの２つの低電圧レベルのアドレス信号を生成する。これは、上位バンクロジック回路１２０８が高電圧レベルの入力信号ＡＩ２６を受信し、上位バンクアドレス２６におけるアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの２つの低電圧レベルのアドレス信号を生成するまで続けられる。
【０２４７】
シフト方向をセットするために、方向回路１２１０は、方向信号ＤＩＲＦ及びＤＩＲＲを下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給する。方向回路１２１０は、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスを受信した場合、低電圧レベルの方向信号ＤＩＲＲ及び高電圧レベルの方向信号ＤＩＲＦを出力することにより、アドレスのシフトや出力を順方向で行わせる。方向回路１２１０は、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した制御パルスを受信しない場合、低電圧レベルの方向信号ＤＩＲＦ及び高電圧レベルの方向信号ＤＩＲＲを出力することにより、アドレスのシフト及び出力を逆方向で行わせる。
【０２４８】
バンクタイミング信号ＢＴ１〜ＢＴ６は、一連の６個のパルスの繰り返しを提供する。各タイミング信号ＢＴ１〜ＢＴ６が、一連の６個のパルスのうちの１つのパルスを提供する。タイミング信号ＢＴ１〜ＢＴ６は、タイミング信号ＢＴ１からタイミング信号ＢＴ６へ向かう順番でパルスを提供する。
【０２４９】
下位バンクシフトレジスタ１２０２の順方向動作において、方向回路１２１０は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、方向信号ＤＩＲＲ及びＤＩＲＦを高電圧レベルにプリチャージする。方向回路１２１０は、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスを受信すると、方向信号ＤＩＲＲを放電させ、低電圧レベルにする。これらの高電圧レベルの方向信号ＤＩＲＦ及び低電圧レベルの方向信号ＤＩＲＲにより、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は順方向にシフトするようにセットされる。動作方向は、タイミング信号ＢＴ１〜ＢＴ６上の各一連のタイミングパルスの持続時間中にセットされる。また、タイミング信号ＢＴ６上のタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル４０３内の内部ノードＳＮは全て、高電圧レベルにプリチャージされる。
【０２５０】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のパルスの持続時間中に、下位バンクシフトレジスタ１２０２を始動するために、タイミング信号ＢＴ１上のタイミングパルスにほぼ同期した制御パルスを制御信号ＣＳＹＮＣとして供給する。タイミング信号ＢＴ１上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスの持続時間中に、下位バンクシフトレジスタ１２０２内の内部ノードＳＮ１は放電され、低電圧レベルになる。下位バンクシフトレジスタ１２０２内の内部ノードＳＮ２〜ＳＮ１３は高電圧レベルのままであり、上位バンクシフトレジスタ１２０４内の内部ノードＳＮ１〜ＳＮ１３は高電圧レベルのままとなる。上位バンクシフトレジスタ１２０４は開始されない。
【０２５１】
下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４はタイミング信号ＢＴ４上のタイミングパルスを受信する。このタイミング信号の持続時間中に、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て、高電圧レベルにプリチャージされる。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ５上のタイミングパルスを受信すると、このタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２のシフトレジスタ出力信号ＳＯ２〜ＳＯ１３と、上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は両方とも放電させる。内部ノード信号ＳＮ１が低電圧レベルであるため、下位バンクシフトレジスタ１２０２のシフトレジスタ出力信号ＳＯ１は、高電圧レベルのままとなる。下位バンクシフトレジスタ１２０２は、高電圧レベルの出力信号ＳＯ１を下位バンクロジック回路１２０６に出力する。
【０２５２】
下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、アドレス線１２５２ａ〜１２５２ｈをプリチャージする。タイミング信号ＢＴ５上のタイミングパルスは、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のロジック評価トランジスタがオンなることを防止する。一実施形態において、アドレス線１２５２ａ〜１２５２ｈがプリチャージされるのは、タイミング信号ＢＴ４上のタイミングパルスの持続時間中ではなく、タイミング信号ＢＴ５上のタイミングパルスの持続時間中である。
【０２５３】
次に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ上のタイミングパルスを受信すると、ロジック評価トランジスタをオンにする。下位バンクロジック回路１２０６は、高電圧レベルのシフトレジスタ出力信号ＳＯ１を下位バンク入力信号ＡＩ１として１つ受信するとともに、低電圧レベルのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３を下位バンク入力信号ＡＩ２〜ＡＩ１３として受信する。これに応答し、下位バンクロジック回路１２０６は、下位バンクアドレス１における低電圧レベルのアドレス信号に対応するアドレス線の電圧を能動的に引き下げる。上位バンクロジック回路１２０８は、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を上位バンク入力信号ＡＩ１４〜ＡＩ２６として受信し、アドレス線１２５２ａ〜１２５２ｈをいずれも放電させない。
【０２５４】
続く各一連の６個のパルスは、下位バンクシフトレジスタ１２０２における高電圧レベルの信号をシフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つから隣りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３へとシフトさせる。下位バンクロジック回路１２０６は、高電圧レベルの出力信号ＳＯ１〜ＳＯ１３をそれぞれ受信するたびに、対応する下位バンクアドレス１〜１３を下位バンクアドレス１から下位バンクアドレス１３へ向かう順番で、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。シフトレジスタ出力信号ＳＯ１３が高電圧レベルになると、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て低電圧レベルにセットされる。そして、ロジック回路の動作が再開されない限り、又はアドレス線が他方のバンクのロジック回路によって放電されない限り、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は高電圧レベルに帯電したままとなる。
【０２５５】
上位バンクシフトレジスタ１２０４の順方向動作では、方向回路１２１０は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、方向信号ＤＩＲＲ及びＤＩＲＦを高電圧レベルにプリチャージする。方向回路１２１０は、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスを受信すると、方向信号ＤＩＲＲを放電し、低電圧レベルにする。方向回路１２１０は、タイミング信号ＢＴ６上のタイミングパルスを受信すると、方向信号ＤＩＲＲを低電圧レベルにしたまま、方向信号ＤＩＲＦを高電圧レベルに維持する。これらの高電圧レベルの方向信号ＤＩＲＦ、及び低電圧レベルの方向信号ＤＩＲＲによって、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は順方向にシフトするようにセットされる。動作方向は、タイミング信号ＢＴ１〜ＢＴ６上の各一連のタイミングパルスの持続時間中にセットされる。また、タイミング信号ＢＴ６上のタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル４０３内の内部ノードＳＮは全て、高電圧レベルにプリチャージされる。
【０２５６】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のパルスの持続時間中に、上位バンクシフトレジスタ１２０４を始動させるために、タイミング信号ＢＴ３上のタイミングパルスにほぼ同期した制御パルスが、制御信号ＣＳＹＮＣに与えられる。制御信号ＣＳＹＮＣ上のこの制御パルスはタイミング信号ＢＴ３上のタイミングパルスにほぼ同期していて、その制御パルスの持続時間中に、上位バンクシフトレジスタ１２０４の内部ノードＳＮ１は放電され、低電圧レベルになる。上位バンクシフトレジスタ１２０４内の内部ノードＳＮ２〜ＳＮ１３は高電圧レベルのままであり、下位バンクシフトレジスタ１２０２の内部ノードＳＮ１〜ＳＮ１３も、高電圧レベルのままである。下位バンクシフトレジスタ１２０２は始動されない。
【０２５７】
下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、そのタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を高電圧レベルにプリチャージする。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ５上のタイミングパルスを受信すると、そのタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ２〜ＳＯ１３を、全て放電する。内部ノード信号ＳＮ１が低電圧レベルであるため、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１は、高電圧レベルのままである。上位バンクシフトレジスタ１２０４は、高電圧レベルの出力信号ＳＯ１を上位バンクロジック回路１２０８に供給する。
【０２５８】
下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、アドレス線１２５２ａ〜１２５２ｈをプリチャージする。タイミング信号ＢＴ５上のタイミングパルスは、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８においてロジック評価トランジスタがオンになることを防止する。一実施形態において、アドレス線１２５２ａ〜１２５２ｈのプリチャージは、タイミング信号ＢＴ４上のタイミングパルスの持続時間中ではなく、タイミング信号ＢＴ５上のタイミングパルスの持続時間中に行われる。
【０２５９】
次に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ６上のタイミングパルスを受信すると、ロジック評価トランジスタをオンにする。上位バンクロジック回路１２０８は、高電圧レベルのシフトレジスタ出力信号ＳＯ１を上位バンク入力信号ＡＩ１４として１つ受信するとともに、低電圧レベルのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３を上位バンク入力信号ＡＩ１５〜ＡＩ２６として受信する。これに応答し、上位バンクロジック回路１２０８は、上位バンクアドレス１４の低電圧レベルのアドレス信号に対応するアドレス線を能動的に低電圧レベルに引き下げる。下位バンクロジック回路１２０６は、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を下位バンク入力信号ＡＩ１〜ＡＩ１３として受信し、アドレス線１２５２ａ〜１２５２ｈをいずれも放電させない。
【０２６０】
続く各一連の６個のパルスは、上位バンクシフトレジスタ１２０４において、高電圧レベルの信号をシフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つから隣りのシフトレジスタ出力信号へとシフトさせる。上位バンクロジック回路１２０８は、高電圧レベルの出力信号ＳＯ１〜ＳＯ１３を受信するたびに、対応する上位バンクアドレス１４〜２６を上位バンクアドレス１４から上位バンクアドレス２６へ向かう順番でアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１３が高電圧レベルになると、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て低電圧レベルにセットされる。そして、ロジック回路の動作が再開されない限り、又はアドレス線が他方のバンクのロジック回路によって放電されない限り、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は高電圧レベルに帯電した状態に留まる。
【０２６１】
下位バンクシフトレジスタ１２０２を逆方向動作させる場合、方向回路１２１０は、タイミング信号ＢＴ１〜ＢＴ６上の一連の６個のパルスの１つとしてタイミング信号ＢＴ４上のタイミングパルスを受信すると、方向信号ＤＩＲＲ及びＤＩＲＦを高電圧レベルにプリチャージする。方向回路１２１０は、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した低電圧レベルの制御信号ＣＳＹＮＣを受信すると、方向信号ＤＩＲＲを高電圧レベルに維持する。方向回路１２１０は、タイミング信号ＢＴ６上のタイミングパルスを受信すると、方向信号ＤＩＲＲを高電圧レベルに維持したまま、方向信号ＤＩＲＦを放電し、低電圧レベルにする。これらの低電圧レベルの方向信号ＤＩＲＦ及び高電圧レベルの方向信号ＤＩＲＲにより、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は逆方向にシフトするようにセットされる。動作方向は、タイミング信号ＢＴ１〜ＢＴ６上の各一連のタイミングパルスの持続時間中にセットされる。また、タイミング信号ＢＴ６上のタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル４０３内の内部ノードＳＮは全て、高電圧レベルにプリチャージされる。
【０２６２】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のパルスの持続時間中に、下位バンクシフトレジスタ１２０２を始動させるために、タイミング信号ＢＴ１上のタイミングパルスにほぼ同期した制御パルスが制御信号ＣＳＹＮＣとして供給される。制御信号ＣＳＹＮＣ上のこの制御パルスは、タイミング信号ＢＴ１上のタイミングパルスにほぼ同期していて、下位バンクシフトレジスタ１２０２の内部ノードＳＮ１３は放電され、低電圧レベルになる。下位バンクシフトレジスタ１２０２の内部ノードＳＮ１〜ＳＮ１２は高電圧レベルのままであり、上位バンクシフトレジスタ１２０４の内部ノードＳＮ１〜ＳＮ１２も高電圧レベルのままとなる。上位バンクシフトレジスタ１２０４の動作は開始されない。
【０２６３】
下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、そのタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を全て、高電圧レベルにプリチャージする。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ５上のタイミングパルスを受信すると、そのタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を全て放電させる。内部ノード信号ＳＮ１３が低電圧レベルであるため、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１３は高電圧レベルのままとなる。下位バンクシフトレジスタ１２０２は、高電圧レベルの出力信号ＳＯ１３を下位バンクロジック回路１２０６に供給する。
【０２６４】
下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、アドレス線１２５２ａ〜１２５２ｈをプリチャージする。タイミング信号ＢＴ５上のタイミングパルスは、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８においてロジック評価トランジスタがオンになることを防止する。一実施形態として、アドレス線１２５２ａ〜１２５２ｈのプリチャージは、タイミング信号ＢＴ４上のタイミングパルスの持続時間中ではなく、タイミング信号ＢＴ５上のタイミングパルスの持続時間中に行われる。
【０２６５】
次に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ６上のタイミングパルスを受信すると、ロジック評価トランジスタをオンにする。下位バンクロジック回路１２０６は、高電圧レベルのシフトレジスタ出力信号ＳＯ１３を下位バンク入力信号ＡＩ１３として１つ受信するとともに、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２を下位バンク入力信号ＡＩ１〜ＡＩ１２として受信する。これに応答し、下位バンクロジック回路１２０６は、下位バンクアドレス１３における低電圧レベルのアドレス信号に対応するアドレス線を能動的に低電圧レベルに引き下げる。上位バンクロジック回路１２０８は、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を上位バンク入力信号ＡＩ１４〜ＡＩ２６として受信し、アドレス線１２５２ａ〜１２５２ｈをいずれも放電させない。
【０２６６】
続く各一連の６個のパルスは、下位バンクシフトレジスタ１２０２における高電圧レベルの信号をシフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つから隣りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３へとシフトさせる。下位バンクロジック回路１２０６は、高電圧レベルの出力信号ＳＯ１〜ＳＯ１３を受信するたびに、対応する下位バンクアドレス１〜１３を下位バンクアドレス１３から下位バンクアドレス１へ向かう順番で、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。シフトレジスタ出力信号ＳＯ１が高電圧レベルになると、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て低電圧レベルにセットされる。そして、ロジック回路の動作が再開されない限り、又はアドレス線が他方のバンクのロジック回路によって放電されない限り、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は高電圧レベルに帯電したままとなる。
【０２６７】
上位バンクシフトレジスタ１２０４の逆方向動作では、方向回路１２１０は、タイミング信号ＢＴ１〜ＢＴ６上の一連の６個のタイミングパルスの１つとしてタイミング信号ＢＴ４上のタイミングパルスを受信すると、方向信号ＤＩＲＲ及びＤＩＲＦを高電圧レベルにプリチャージする。方向回路１２１０は、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した低電圧レベルの制御信号ＣＳＹＮＣを受信すると、方向信号ＤＩＲＲを高電圧レベルに維持する。方向回路１２１０は、タイミング信号ＢＴ６上のタイミングパルスを受信すると、方向信号ＤＩＲＲを高電圧レベルに維持したまま、方向信号ＤＩＲＦを放電し、低電圧レベルにする。これらの低電圧レベル方向信号ＤＩＲＦ及び高電圧レベル方向信号ＤＩＲＲにより、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は逆方向にシフトするようにセットされる。動作方向は、タイミング信号ＢＴ１〜ＢＴ６上の各一連のタイミングパルスによってセットされる。また、タイミング信号ＢＴ６上のタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル４０３内の内部ノードＳＮは全て、高電圧レベルにプリチャージされる。
【０２６８】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のパルスの持続時間中に、上位バンクシフトレジスタ１２０４を始動させるために、タイミング信号ＢＴ３上のタイミングパルスにほぼ同期した制御パルスが、制御信号ＣＳＹＮＣ上として供給される。制御信号ＣＳＹＮＣ上のこの制御パルスはタイミング信号ＢＴ上のタイミングパルスにほぼ同期していて、その制御パルスの持続時間中に、上位バンクシフトレジスタ１２０４内の内部ノードＳＮ１３は放電され、低電圧レベルになる。上位バンクシフトレジスタ１２０４内の内部ノードＳＮ１〜ＳＮ１２は高電圧レベルのままであり、下位バンクシフトレジスタ１２０２内の内部ノードＳＮ１〜ＳＮ１３も高電圧レベルのままである。下位バンクシフトレジスタ１２０２は始動されない。
【０２６９】
下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、そのタイミングパルスの持続時間中に、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を全て放電し、高電圧レベルにする。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ５上のタイミングパルスを受信すると、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２を全て放電する。内部ノード信号ＳＮ１３が低電圧レベルであるため、上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ１３は高電圧レベルのままとなる。上位バンクシフトレジスタ１２０４は、高電圧レベルの出力信号ＳＯ１３を上位バンクロジック回路１２０８に供給する。
【０２７０】
下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ４上のタイミングパルスを受信すると、アドレス線１２５２ａ〜１２５２ｈをプリチャージする。タイミング信号ＢＴ５上のタイミングパルスは、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のロジック評価トランジスタがオンになることを防止する。一実施形態として、アドレス線１２５２ａ〜１２５２ｈのプリチャージは、タイミング信号ＢＴ４上のタイミングパルスの持続時間中ではなく、タイミング信号ＢＴ５上のタイミングパルスの持続時間中に行われる。
【０２７１】
次に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８は、タイミング信号ＢＴ６上のタイミングパルスを受信すると、ロジック評価トランジスタをオンにする。上位バンクロジック回路１２０８は、高電圧レベルのシフトレジスタ出力信号ＳＯ１３を上位バンク入力信号ＡＩ２６として１つ受信するとともに、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２を上位バンク入力信号ＡＩ１４〜ＡＩ２５として受信する。これに応答し、上位バンクロジック回路１２０８は、上位バンクアドレス２６とにおける低電圧レベルのアドレス信号に対応するアドレス線を能動的に低電圧レベルに引き下げる。下位バンクロジック回路１２０６は、低電圧レベルのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を下位バンク入力信号ＡＩ１〜ＡＩ１３として受信し、アドレス線１２５２ａ〜１２５２ｈをいずれも放電させない。
【０２７２】
続く各一連の６個のパルスは、上位バンクシフトレジスタ１２０４における高電圧レベルの信号をシフトレジスタ出力信号ＳＯ１〜ＳＯ１３のうちの１つから隣りのシフトレジスタスタ出力信号ＳＯ１〜ＳＯ１３へとシフトさせる。上位バンクロジック回路１２０８は、高電圧レベルの出力信号ＳＯ１〜ＳＯ１３を受信するたびに、対応する上位バンクアドレス１４〜２６を上位バンクアドレス２６から上位バンクアドレス１４へ向かう順番で、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１が高電圧レベルになると、シフトレジスタ出力信号ＳＯ１〜ＳＯ１３は全て低電圧レベルにセットされる。そして、ロジック回路が再び開始されない限り、又はアドレス線が他方のバンクのロジック回路によって放電されない限り、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は高電圧レベルに帯電したままとなる。
【０２７３】
動作として、下位バンクシフトレジスタ１２０２は、上位バンクシフトレジスタ１２０４とは無関係に始動され、下位バンクアドレス１〜１３を順方向又は逆方向にアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力し、上位バンクシフトレジスタ１２０４は、下位バンクシフトレジスタ１２０２とは無関係に始動され、上位バンクアドレス１４〜２６を順方向又は逆方向にアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力する。また、下位バンクシフトレジスタ１２０２の動作が終了するたびに下位バンクシフトレジスタ１２０２を始動させることにより、下位バンクアドレス１〜１３をアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として繰り返し生成することができ、上位バンクシフトレジスタ１２０４の動作が終了するたびに上位バンクシフトレジスタ１２０４を始動させることにより、上位バンクアドレス１４〜２６をアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として繰り返し生成することができる。さらに、下位バンクシフトレジスタ１２０２を始動させ、下位バンクアドレス１〜１３を生成した後に、上位バンクシフトレジスタ１２０４を始動させ、上位バンクアドレス１４〜２６を生成することもでき、あるいはその逆を行うこともできる。
【０２７４】
なお、一実施形態として、下位バンクシフトレジスタ１２０２、下位バンクロジック回路１２０６と、上位バンクシフトレジスタ１２０４、上位バンクロジック回路１２０８とは、プリントヘッドダイ４０上で互いに近い位置に配置される場合がある。他の実施形態として、下位バンクシフトレジスタ１２０２、下位バンクロジック回路１２０６と、上位バンクシフトレジスタ１２０４、上位バンクロジック回路１２０８とは、プリントヘッドダイ４０上で互いに近い位置に配置されない場合がある。後者の実施形態の場合、下位バンクシフトレジスタ１２０２、下位バンクロジック回路１２０６と、上位バンクシフトレジスタ１２０４、上位バンクロジック回路１２０８とのそれぞれの近くに１つづつ、あわせて２つの方向回路１２１０が設けられる。
【０２７５】
図１６は方向回路１２１０を示す図である。方向回路１２１０は、逆方向信号段１２６０及び順方向信号段１２６２を含む。逆方向信号段１２６０は、プリチャージトランジスタ１２６４、評価トランジスタ１２６６、及び制御トランジスタ１２６８を含む。順方向信号段１２６２は、プリチャージトランジスタ１２７０、評価トランジスタ１２７２、及び制御トランジスタ１２７４を含む。
【０２７６】
プリチャージトランジスタ１２６４のゲート、及びドレイン−ソースパスの一方の側は、タイミング信号線１２２４に電気的に接続される。タイミング信号線１２２４は、タイミング信号ＢＴ４を第３のプリチャージ信号ＰＲＥ３として方向回路１２１０に供給する。プリチャージトランジスタ１２６４のドレイン−ソースパスの他方の側は、方向信号線１２４０ｂを介して評価トランジスタ１２６６のドレイン−ソースパスの一方の側に電気的に接続される。方向信号線１２４０ｂは、逆方向信号ＤＩＲＲを、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の各シフトレジスタセル内の逆方向トランジスタのゲートに供給する。評価トランジスタ１２６６のゲートは評価信号線１２２８に電気的に接続され、評価信号線１２２８から、減圧された電圧レベルのＢＴ５タイミング信号を第３の評価信号ＥＶＡＬ３として受信する。評価トランジスタ１２６６のドレイン−ソースパスの他方の側は、１２７６において制御トランジスタ１２６８のドレイン−ソースパスに電気的に接続される。制御トランジスタ１２６８のドレイン−ソースパスはさらに、１２７８においてグラウンド等の基準電圧にも電気的に接続される。制御トランジスタ１２６８のゲートは制御線１２１４に電気的に接続され、制御信号ＣＳＹＮＣを受信する。
【０２７７】
プリチャージトランジスタ１２７０のゲート、及びドレイン−ソースパスの一方の側は、タイミング信号線１２２４に電気的に接続される。プリチャージトランジスタ１２７０のドレイン−ソースパスの他方の側は、方向信号線１２４０ａを介して評価トランジスタ１２７２のドレイン−ソースパスの一方の側に電気的に接続される。方向信号線１２４０ａは、順方向信号ＤＩＲＦを、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の各シフトレジスタ内の順方向トランジスタのゲートに供給する。評価トランジスタ１２７２のゲートは評価信号線１２４８に電気的に接続され、評価信号線１２４８から、減圧された電圧レベルのＢＴ６タイミング信号を第４の評価信号ＥＶＡＬ４として受信する。評価トランジスタ１２７２のドレイン−ソースパスの他方の側は、１２８０において制御トランジスタ１２７４のドレイン−ソースパスに電気的に接続される。制御トランジスタ１２７４のドレイン−ソースパスはさらに、１２８２においてグラウンド等の基準電圧にも電気的に接続される。制御トランジスタ１２７４のゲートは方向信号線１２４０ｂに電気的に接続され、逆方向信号ＤＩＲＲを受信する。      
【０２７８】
方向信号ＤＩＲＦ及びＤＩＲＲは、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフト方向をセットする。順方向信号ＤＩＲＦが高電圧レベルにセットされ、逆方向信号ＤＩＲＲが低電圧レベルにセットされている場合、順方向トランジスタ５１２等の順方向トランジスタはオンになり、逆方向トランジスタ５１４等の逆方向トランジスタはオフになる。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、順方向にシフトすることになる。順方向信号ＤＩＲＦが低電圧レベルにセットされ、逆方向信号ＤＩＲＲが高電圧レベルにセットされている場合、順方向トランジスタ５１２等の順方向トランジスタはオフになり、逆方向トランジスタ５１４等の逆方向トランジスタはオンになる。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、逆方向にシフトすることになる。方向信号ＤＩＲＦ及びＤＩＲＲは、タイミング信号ＢＴ４、ＢＴ５、及びＢＴ６のタイミングパルスの持続時間中にセットされる。
【０２７９】
動作として、タイミング信号線１２２４は、タイミング信号ＢＴ４上のタイミングパルスを第３のプリチャージ信号ＰＲＥ３として方向回路１２１０に供給する。第３のプリチャージ信号ＰＲＥ３上のタイミングパルスの持続時間中に、順方向信号線１２４０ａ及び逆方向信号線１２４０ｂは帯電され、高電圧レベルになる。タイミング信号ＢＴ５上のタイミングパルスは抵抗分割回路１２２６に供給され、抵抗分割回路１２２６は、減圧された電圧レベルのＢＴ５タイミングパルスを第３の評価信号ＥＶＡＬ３として方向回路１２１０に出力する。第３の評価信号ＥＶＡＬ３上のタイミングパルスは、評価トランジスタ１２６６をオンにする。第３の評価信号ＥＶＡＬ３上のタイミングパルスが評価トランジスタ１２６６に供給されるのと同時に、制御信号ＣＳＹＮＣ上の制御パルスが制御トランジスタ１２６８のゲートに供給された場合、逆方向信号線１２４０ｂは放電され、低電圧レベルになる。第３の評価信号ＥＶＡＬ３上のタイミングパルスが評価トランジスタ１２６６に供給されたときに、制御信号ＣＳＹＮＣが低電圧レベルのままである場合、逆方向信号線１２４０ｂは高電圧レベルに帯電した状態に留まる。
【０２８０】
タイミング信号ＢＴ６上のタイミングパルスは抵抗分割回路１２４６に供給されると、抵抗分割回路１２４６は、減圧された電圧レベルのＢＴ６タイミングパルスを第４の評価信号ＥＶＡＬ４として方向回路１２１０に出力する。第４の評価信号ＥＶＡＬ４上のタイミングパルスは、評価トランジスタ１２７２をオンにする。逆方向信号ＤＩＲＲが高電圧レベルである場合、順方向信号線１２４０ａは放電され、低電圧レベルになる。逆方向信号ＤＩＲＲが低電圧レベルである場合、順方向信号線１２４０ａは高電圧レベルに帯電された状態に留まる。
【０２８１】
図１７は、バンク選択アドレス発生器１２００の順方向動作を示すタイミング図である。タイミング信号ＢＴ１〜ＢＴ６は、一連の６個のパルスの繰り返しを提供する。各タイミング信号ＢＴ１〜ＢＴ６が、一連の６個のパルスのうちの１つのパルスを提供する。
【０２８２】
一連の６個のパルスとして、１３００で示すタイミング信号ＢＴ１はタイミングパルス１３０２を含み、１３０４で示すタイミング信号ＢＴ２はタイミングパルス１３０６を含み、１３０８で示すタイミング信号ＢＴ３はタイミングパルス１３１０を含み、１３１２で示すタイミング信号ＢＴ４はタイミングパルス１３１４を含み、１３１６で示すタイミング信号ＢＴ５はタイミングパルス１３１８を含み、１３２０で示すタイミング信号ＢＴ６はタイミングパルス１３２２を含む。１３２４で示す制御信号ＣＳＹＮＣは、バンク選択アドレス発生器１２００におけるシフト方向をセットするための制御パルス、及び下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４によるアドレス１〜２６の生成を開始させるための制御パルスを含む。
【０２８３】
始めは、下位バンクシフトレジスタ１２０２も上位バンクシフトレジスタ１２０４も、シフトを行っておらず、方向回路１２１０は、制御信号ＣＳＹＮＣ１３２４上の制御パルスによってセットされていない。１３２６で示す逆方向信号ＤＩＲＲは高電圧レベルに帯電され、制御トランジスタ１２７４をオンにしている。したがって、順方向信号ＤＩＲＦ１３２８は放電され、低電圧レベルになっている。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４のシフトレジスタセル内の１３３０で示す内部ノード信号ＳＮは、高電圧レベルに帯電したままである。したがって、１３３２で示すシフトレジスタ出力信号ＳＯは全て放電され、低電圧レベルになっている。下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８のロジック評価信号ＬＥＶＡＬ１３３４は、１３２０で示すタイミング信号ＢＴ６上の１つ前のパルスから高電圧レベルに帯電したままである。また、シフトレジスタ出力信号ＳＯ１３３２が低電圧レベルであるため、ロジック回路が再び開始されない限り、又はアドレス線が他方のバンクのロジック回路によって放電されない限り、１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、高電圧レベルに帯電したままとなる。
【０２８４】
１３００で示すタイミング信号ＢＴ１上のタイミングパルス１３０２は、第１の評価信号ＥＶＡＬ１として下位バンクシフトレジスタ１２０２に供給される。タイミングパルス１３０２は、下位バンクシフトレジスタ１２０２のシフトレジスタセル内の第１の評価トランジスタをそれぞれオンにする。制御信号ＣＳＹＮＣ１３２４は低電圧レベルのままであり、シフトレジスタ出力信号ＳＯ１３３２は全て低電圧レベルである。したがって、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４のシフトレジスタセル内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の内部ノード信号ＳＮ１３３０が放電され、低電圧レベルになることを防止する。シフトレジスタ内部ノード信号ＳＮ１３３０は全て、高電圧レベルのままである。１３０４で示すタイミング信号ＢＴ２上のタイミングパルス１３０６は、バンク選択アドレス発生器１２００に供給されず、タイミングパルス１３０６の持続時間中に、各信号が変化することはない。
【０２８５】
次に、１３０８で示すタイミング信号ＢＴ３上のタイミングパルス１３１０が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給されると、上位バンクシフトレジスタ１２０４内の第１の評価トランジスタはそれぞれオンになる。制御信号ＣＳＹＮＣ１３２４は低電圧レベルのままであり、シフトレジスタ出力信号ＳＯ１３３２は全て低電圧レベルである。したがって、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の内部ノード信号ＳＮ１３３０が放電され、低電圧レベルになることを防止する。シフトレジスタ内部ノード信号ＳＮ１３３０は全て、高電圧レベルのままである。
【０２８６】
１３１２で示すタイミング信号ＢＴ４上のタイミングパルス１３１４は、第２のプリチャージ信号ＰＲＥ２として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第３のプリチャージ信号として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８にも供給される。第２のプリチャージ信号ＰＲＥ２上のタイミングパルス１３１４の持続時間中に、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１３３２は全て、１３３８で示すように高電圧レベルに帯電される。また、第３のプリチャージ信号ＰＲＥ３上のタイミングパルス１３１４の持続時間中に、順方向信号ＤＩＲＦ１３２８は１３４０で示すように高電圧レベルに帯電され、逆方向信号ＤＩＲＲ１３２６は高電圧レベルに維持される。タイミングパルス１３１４は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレス線プリチャージトランジスタ及び評価阻止トランジスタにそれぞれ供給される。タイミングパルス１３１４は、１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８を高電圧レベルに維持するとともに、評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１３３４を１３４２で示すように低電圧レベルに引き下げる。
【０２８７】
１３１６で示すタイミング信号ＢＴ５上のタイミングパルス１３１８は、第２の評価信号ＥＶＡＬ２として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第３の評価信号ＥＶＡＬ３として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８にも供給される。第２の評価信号ＥＶＡＬ２上のタイミングパルス１３１８は、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の各第２の評価トランジスタをオンにする。高電圧レベルの内部ノード信号ＳＮ１３３０によって下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の各内部ノードトランジスタがオンになると、シフトレジスタ出力信号ＳＯ１３３２は全て、１３４４で示すように放電され、低電圧レベルになる。また、第３の評価信号ＥＶＡＬ３上のタイミングパルス１３１８は評価トランジスタ１２６６をオンにする。制御信号ＣＳＹＮＣ１３２４上の制御パルス１３４６は、制御トランジスタ１２６８をオンにする。評価トランジスタ１２６６と制御トランジスタ１２６８がオンになると、方向信号ＤＩＲＲ１３２６は１３４８で示すように放電され、低電圧レベルになる。タイミングパルス１３１８は、下位バンクロジック回路１２０６内、及び上位バンクロジック回路１２０８内の各評価阻止トランジスタに供給される。タイミングパルス１３１８は各評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１３３４を低電圧レベルに固定する。低電圧レベルのロジック評価信号ＬＥＶＡＬ１３３４は、アドレス評価トランジスタをオフにする。
【０２８８】
１３２０で示すタイミング信号ＢＴ６上のタイミングパルス１３２２は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８におけるロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１３２２は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１３３０を全て、高電圧レベルに維持する。第４の評価信号ＥＶＡＬ４上のタイミングパルス１３２２は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。低電圧レベルの逆方向信号ＤＩＲＲ１３２６は、制御トランジスタ１２７４をオフにする。制御トランジスタ１２７４がオフになるため、方向信号ＤＩＲＦ１３２８は高電圧レベルに帯電したままとなる。タイミングパルス１３２２の持続時間中に、下位バンクロジック回路１２０６内、及び上位バンクロジック回路１２０８内の各ロジック評価信号ＬＥＶＡＬ１３３４は、１３５０で示すように帯電され、高電圧レベルになる。シフトレジスタ出力信号ＳＯ１３３２が全て低電圧レベルになると、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８におけるアドレストランジスタは全てオフになり、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は高電圧レベルのままとなる。これらの高電圧レベルの順方向信号ＤＩＲＦ１３２８及び低電圧レベルの逆方向信号ＤＩＲＲ１３２６により、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は、順方向にシフトするようにセットされる。
【０２８９】
次の一連の６個のタイミングパルスとして、１３００で示すタイミング信号ＢＴ１はタイミングパルス１３５２を含み、１３０４で示すタイミング信号ＢＴ２はタイミングパルス１３５４を含み、１３０８で示すタイミング信号ＢＴ３はタイミングパルス１３５６を含み、１３１２で示すタイミング信号ＢＴ４はタイミングパルス１３５８を含み、１３１６で示すタイミング信号ＢＴ５はタイミングパルス１３９６を含み、１３２０で示すタイミング信号ＢＴ６はタイミングパルス１３６２を含む。
【０２９０】
タイミングパルス１３５２は、下位バンクシフトレジスタ１２０２におけるシフトレジスタセル内の各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１３２４上の制御パルス１３６４は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における第１のシフトレジスタセル内の各順方向入力トランジスタをオンにする。また、順方向信号ＤＩＲＦ１３２８により、順方向トランジスタもオンになる。下位バンクシフトレジスタ１２０２の第１の評価トランジスタがオンになり、第１のシフトレジスタセル内の順方向入力トランジスタがオンになり、順方向トランジスタがオンになると、下位バンクシフトレジスタ１２０２の第１のシフトレジスタセル内の内部ノード信号ＳＮ１は１３６６で示すように放電され、低電圧レベルになる。
【０２９１】
上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１３５２によってオンにされることはなく、上位バンクシフトレジスタ１２０４内の内部ノード信号ＳＮ１３３０は全て、高電圧レベルのままとなる。また、シフトレジスタ出力信号ＳＯ１３３２が低電圧レベルであるため、他のシフトレジスタセル内の順方向入力トランジスタは全てオフになる。順方向入力トランジスタがオフになるため、下位バンクシフトレジスタ１２０２内の他の内部ノード信号ＳＮ２〜ＳＮ１３はそれぞれ、高電圧レベルのままとなる。１３０４で示すタイミング信号ＢＴ２上のタイミングパルス１３５４はバンク選択アドレス発生器１２００に供給されず、タイミングパルス１３５４の持続時間中に、各信号が変化することはない。
【０２９２】
次に、１３０８で示すタイミング信号ＢＴ３上のタイミングパルス１３５６が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１３２４は低電圧レベルのままであり、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１３３２は低電圧レベルにある。したがって、上位バンクシフトレジスタ１２０４内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１３３０が放電され、低電圧レベルになることを防止する。上位バンクシフトレジスタ１２０４におけるシフトレジスタ内部ノード信号ＳＮ１３３０は全て、高電圧レベルのままとなる。
【０２９３】
１３１２で示すタイミング信号ＢＴ４上のタイミングパルス１３５８の持続時間中に、シフトレジスタ出力信号ＳＯ１３３２は全て、１３６８で示すように帯電され、高電圧レベルになる。また、タイミングパルス１３５８の持続時間中に、逆方向信号ＤＩＲＲ１３２６は１３７０で示すように帯電され、高電圧レベルになり、順方向信号ＤＩＲＦ１３２８は高電圧レベルに維持される。さらに、タイミングパルス１３５８は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６を全て高電圧レベルに維持するとともに、ロジック評価信号ＬＥＶＡＬ１３３４を１３７２で示すように低電圧レベルに引き下げる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１３３４は、アドレス評価トランジスタをオフにし、アドレストランジスタによってアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６が低電圧レベルに引き下げられることを防止する。
【０２９４】
１３１６で示すタイミング信号ＢＴ５上のタイミングパルス１３６０は、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ２〜ＳＮ１３が高電圧レベルであり、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルである場合、タイミングパルス１３６０の持続時間中に、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ２〜ＳＯ１３及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は１３７４で示すように放電され、低電圧レベルになる。下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１が低電圧レベルである場合、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１は、１３７６で示すように高電圧レベルのままである。
【０２９５】
また、タイミングパルス１３６０は評価トランジスタ１２６６をオンにし、制御信号ＣＳＹＮＣ１３２４上の制御パルス１３７８は制御トランジスタ１２６８をオンにし、逆方向信号ＤＩＲＲ１３２６を１３８０で示すように放電させ、低電圧レベルにする。さらに、タイミングパルス１３６０は、下位バンクロジック回路１２０６内、及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにすることにより、ロジック評価信号ＬＥＶＡＬ１３３４を低電圧レベルに維持し、評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１３３２はタイミングパルス１３６０の持続時間中に安定状態に達し、下位バンクシフトレジスタ１２０２における１つのシフトレジスタ出力信号ＳＯ１は高電圧レベルになり、下位バンクシフトレジスタ１２０２における残りの全てのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３、及び上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルになる。
【０２９６】
１３２０で示すタイミング信号ＢＴ６上のタイミングパルス１３６２は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１３６２の持続時間中に、下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮ１は１３８２で示すように帯電され、高電圧レベルになり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１３３０は全て高電圧レベルに留まる。第４の評価信号ＥＶＡＬ４上のタイミングパルス１３６２は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。低電圧レベルの逆方向信号ＤＩＲＲ１３２６は制御トランジスタ１２７４をオフにし、方向信号ＤＩＲＦ１３２８は高電圧レベルに帯電したままとなる。また、タイミングパルス１３６２の持続時間中に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１３３４は、１３８４で示すように帯電され、高電圧レベルになる。下位バンクシフトレジスタ１２０２からの高電圧レベルのシフトレジスタ出力信号ＳＯ１は、下位バンクロジック回路１２０６において入力信号ＡＩ１として受信される。この高電圧レベルの入力信号ＡＩ１は、下位バンクロジック回路１２０６内のアドレストランジスタをオンにし、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的にローに引き下げ、１３８６で示す下位バンクアドレス１を出力させる。下位バンクシフトレジスタ１２０２における残りのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３、及び上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルであるため、下位ロジック回路１２０６内、及び上位ロジック回路１２０８内のアドレストランジスタはオフになり、したがって、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１３６２の持続時間中に有効値として安定状態に達する。
【０２９７】
次の一連の６個のタイミングパルスとして、１３００で示すタイミング信号ＢＴ１はタイミングパルス１３８８を含み、１３０４で示すタイミング信号ＢＴ２はタイミングパルス１３９０を含み、１３０８で示すタイミング信号ＢＴ３はタイミングパルス１３９２を含み、１３１２で示すタイミング信号ＢＴ４はタイミングパルス１３９４を含み、１３１６で示すタイミング信号ＢＴ５はタイミングパルス１３９６を含み、１３２０で示すタイミング信号ＢＴ６はタイミングパルス１３９８を含む。
【０２９８】
タイミングパルス１３８８は、下位バンクシフトレジスタ１２０２内のシフトレジスタセルの各順方向入力信号ＳＩＦ（図１０Ａに示す）を評価するために、下位バンクシフトレジスタ１２０２内のシフトレジスタセル内の各第１の評価トランジスタをオンにする。第１のシフトレジスタセルの順方向入力信号ＳＩＦは制御信号ＣＳＹＮＣ１３２４であり、制御信号ＣＳＹＮＣ１３２４は低電圧レベルにある。残りの各シフトレジスタセルにおける順方向入力信号ＳＩＦは、１つ前のシフトレジスタ出力信号ＳＯ１３３２である。下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１は高電圧レベルにセットされ、この出力信号が、下位バンクシフトレジスタ１２０２における第２のシフトレジスタセルの順方向入力信号ＳＩＦとなる。
【０２９９】
下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１は、下位バンクシフトレジスタ１２０２内の第２のシフトレジスタセル内の順方向入力トランジスタをオンにする。また、それらの順方向トランジスタは、順方向信号ＤＩＲＦ１３２８によってオンになる。下位バンクシフトレジスタ１２０２内の第１の評価トランジスタがオンになり、第２のシフトレジスタセル内の順方向入力トランジスタがオンになり、順方向トランジスタがオンになると、下位バンクシフトレジスタ１２０２内の第２のシフトレジスタセル内の内部ノード信号ＳＮ２は、１４００で示すように放電され、低電圧レベルになる。
【０３００】
上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の第１の評価トランジスタがタイミングパルス１３８８によってオンにされることはなく、上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１３３０は全て、高電圧レベルのままとなる。また、制御信号ＣＳＹＮＣ１３２４、及び下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ２〜ＳＯ１３が低電圧レベルであるため、下位バンクシフトレジスタ１２０２内の残りのシフトレジスタセル内の順方向入力トランジスタはオフになる。順方向入力トランジスタがオフになるため、下位バンクシフトレジスタ１２０２における残りの内部ノード信号ＳＮ１及びＳＮ３〜ＳＮ１３は、高電圧レベルのままとなる。タイミング信号ＢＴ２  １３０４上のタイミングパルス１３９０はバンク選択アドレス発生器１２００に供給されず、タイミングパルス１３９０の持続時間中に、各信号が変化することはない。
【０３０１】
次に、１３０８で示すタイミング信号ＢＴ３上のタイミングパルス１３９２が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給されると、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタはオンになる。制御信号ＣＳＹＮＣ１３２４は低電圧レベルのままであり、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１３３２は低電圧レベルであるため、上位バンクシフトレジスタ１２０４内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１３３０が放電され、低電圧レベルになることを防止する。上位バンクシフトレジスタ１２０４におけるシフトレジスタ内部ノード信号ＳＮ１３３０は全て、高電圧レベルのままである。
【０３０２】
１３１２で示すタイミング信号ＢＴ４上のタイミングパルス１３９４の持続時間中に、シフトレジスタ出力信号ＳＯ１３３２は帯電され、１４０２で示すように高電圧レベルになり、及び／又は高電圧レベルに維持される。また、タイミングパルス１３９４の持続時間中に、逆方向信号ＤＩＲＲ１３２６は、１４０４で示すように高電圧レベルに帯電され、順方向信号ＤＩＲＦ１３２８は高電圧レベルに維持される。さらに、タイミングパルス１３９４の持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６は１４０６で示すように高電圧レベルに帯電され、及び／又は高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ１３３４は、１４０８で示すように低電圧レベルに引き下げられる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１３３４は、アドレス評価トランジスタをオフにすることにより、アドレストランジスタがアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６を低電圧レベルに引き下げることを防止する。１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの下位バンクアドレス１アドレス信号は、タイミングパルス１３８８、１３９０、及び１３９２の持続時間中に有効になった。
【０３０３】
１３１６で示すタイミング信号ＢＴ５上のタイミングパルス１３９６は、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１及びＳＮ３〜ＳＮ１３が高電圧レベルであり、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルであるため、タイミングパルス１３９６は、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３、並びに上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を１４１０で示すように放電させ、低電圧レベルにする。下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ２が低電圧レベルであるため、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ２は、１４１２で示すように高電圧レベルのままとなる。
【０３０４】
また、タイミングパルス１３９６は評価トランジスタ１２６６をオンにし、制御信号ＣＳＹＮＣ１３２４上の制御パルス１４１４は制御トランジスタ１２６８をオンにし、逆方向信号ＤＩＲＲ１３２６を１４１６で示すように放電させ、低電圧レベルにする。さらに、タイミングパルス１３６０は、下位バンクロジック回路１２０６内、及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１３３４を低電圧レベルに維持することにより、評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１３３２はタイミングパルス１３９６の持続時間中に安定状態に達し、下位バンクシフトレジスタ１２０２における１つのシフトレジスタ出力信号ＳＯ２は高電圧レベルになり、下位バンクシフトレジスタ１２０２における残りの全てのシフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３、並びに上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、低電圧レベルになる。
【０３０５】
１３２０で示すタイミング信号ＢＴ６上のタイミングパルス１３９８は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック１２０６内、及び上位バンクロジック回路１２０８内のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１３９８の持続時間中に、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ２は帯電され、１４１８で示すように高電圧レベルになり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１３３０は全て、高電圧レベルに維持される。第４の評価信号ＥＶＡＬ４上のタイミングパルス１３９８は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。低電圧レベルの逆方向信号ＤＩＲＲ１３２６は、制御トランジスタ１２７４をオフにする。方向信号ＤＩＲＦ１３２８は高電圧レベルに帯電されたままである。タイミングパルス１３９８の持続時間中に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１３３４は、１４２０で示すように帯電され、高電圧レベルになる。下位バンクシフトレジスタ１２０２における高電圧レベルのシフトレジスタ出力信号ＳＯ２は、下位バンクロジック回路１２０６において入力信号ＡＩ２として受信される。この高電圧レベルの入力信号ＡＩ２は、下位バンクロジック回路１２０６内のアドレストランジスタをオンにし、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的にローに引き下げ、１４２２で示すように下位バンクアドレス２を出力させる。下位バンクシフトレジスタ１２０２における残りのシフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３、並びに上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルであるため、下位バンクロジック回路１２０６内、及び上位バンクロジック回路１２０８内のアドレストランジスタはオフになり、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１３９８の持続時間中に有効値として安定状態に達する。
【０３０６】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のタイミングパルスは、下位バンクシフトレジスタ１２０２における高電圧レベルのシフトレジスタ出力信号ＳＯ２を次のシフトレジスタセルにシフトさせ、下位バンクシフトレジスタ１２０２から高電圧レベルのシフトレジスタ出力信号ＳＯ３を出力させることにより、下位バンクアドレス３を１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として生成させる。シフトは一連の６個のタイミングパルスを使用して行われ、下位バンクシフトレジスタ１２０２における各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が一度はハイになるまで継続される。この一連のタイミングパルスの供給は、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１３がハイになり、下位バンクアドレス１３が１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力された後、停止される。次の一連のタイミングパルスを開始するためには、下位バンクシフトレジスタ１２０２又は上位バンクシフトレジスタ１２０４を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に出力させる。この動作例では、１４２４の時点で下位バンクアドレス１３が１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力されたときに、上位バンクシフトレジスタ１２０４は始動され、上位バンクアドレス１４〜２６を順方向に出力し始める。
【０３０７】
一連の６個のタイミングパルスとして、１３００で示すタイミング信号ＢＴ１はタイミングパルス１４２６を含み、１３０４で示すタイミング信号ＢＴ２はタイミングパルス１４２８を含み、１３０８で示すタイミング信号ＢＴ３はタイミングパルス１４３０を含み、１３１２で示すタイミング信号ＢＴ４はタイミングパルス１４３２を含み、１３１６で示すタイミング信号ＢＴ５はタイミングパルス１４３４を含み、１３２０で示すタイミング信号ＢＴ６はタイミングパルス１４３６を含む。
【０３０８】
タイミングパルス１４２６は、下位バンクシフトレジスタ１２０２内のシフトレジスタセル内の各第１の評価トランジスタをオンにし、順方向信号ＤＩＲＦ１３２８は、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内の各順方向トランジスタをオンにする。制御信号ＣＳＹＮＣ１３２４が低電圧レベルであるため、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における第１のシフトレジスタセル内の各順方向入力トランジスタはオフになる。また、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２が低電圧レベルであるため、下位バンクシフトレジスタ１２０２内の残りのシフトレジスタセル内の順方向入力トランジスタもオフになる。順方向入力トランジスタがオフになるため、下位バンクシフトレジスタ１２０２における各内部ノード信号ＳＮ１〜ＳＮ１３は高電圧レベルのままとなる。さらに、上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１３５２によってオンにされることはなく、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままとなる。１３０４で示すタイミング信号ＢＴ２上のタイミングパルス１４２８は、バンク選択アドレス発生器１２００に供給されず、タイミングパルス１４２８の持続時間中に、各信号が変化することはない。
【０３０９】
次に、１３０８で示すタイミング信号ＢＴ３上のタイミングパルス１４３０が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４における各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１３２４上の１４３８で示す制御パルスは、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における第１のシフトレジスタセル内の各順方向入力トランジスタをオンにする。また、順方向トランジスタは、順方向信号ＤＩＲＦ１３２８によってオンされる場合もある。上位バンクシフトレジスタ１２０４における第１の評価トランジスタがオンになり、第１のシフトレジスタセル内の順方向入力トランジスタがオンになり、順方向トランジスタがオンになると、上位バンクシフトレジスタ１２０４における第１のシフトレジスタセルにおける内部ノード信号ＳＮ１は放電され、１４４０で示すように低電圧レベルになる。
【０３１０】
下位バンクシフトレジスタ１２０２内のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１４３０によってオンにされることはなく、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままとなる。また、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２が低電圧レベルであるため、他のシフトレジスタセル内の順方向入力トランジスタは全てオフになる。順方向入力トランジスタがオフになるため、上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ２〜ＳＮ１３はそれぞれ、高電圧レベルのままとなる。
【０３１１】
１３１２で示すタイミング信号ＢＴ４上のタイミングパルス１４３２の持続時間中に、シフトレジスタ出力信号ＳＯ１３３２は全て帯電され、１４４２で示すように高電圧レベルになる。また、タイミングパルス１４３２の持続時間中に、逆方向信号ＤＩＲＲ１３２６は１４４４で示すように帯電され、高電圧レベルになり、順方向信号ＤＩＲＦ１３２８は高電圧レベルに維持される。さらに、タイミングパルス１４３２の持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６は、１４４６で示すように高電圧レベルに帯電され、及び／又は高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ１３３４は１４４８で示すように低電圧レベルに引き下げられる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１３３４は、アドレス評価トランジスタをオフにすることにより、アドレストランジスタがアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６を低電圧レベルに引き下げることを防止する。
【０３１２】
１３１６で示すタイミング信号ＢＴ５上のタイミングパルス１４３４は、下位バンクシフトレジスタ１２０２内、及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ２〜ＳＮ１３が高電圧レベルであり、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルである場合、タイミングパルス１４３４の持続時間中に、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ２〜ＳＯ１３、及び下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は放電され、１４５０で示すように低電圧レベルになる。上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１が低電圧レベルである場合、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１は、１４５２で示すように高電圧レベルのままとなる。
【０３１３】
また、タイミングパルス１４３４が評価トランジスタ１２６６をオンにし、制御信号ＣＳＹＮＣ１３２４上の制御パルス１４５４が制御トランジスタ１２６８をオンにすると、逆方向信号ＤＩＲＲ１３２６は１４５６で示すように放電され、低電圧レベルになる。さらに、タイミングパルス１４３４は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における評価阻止トランジスタをオンにすることにより、ロジック評価信号ＬＥＶＡＬ１３３４を低電圧レベルに維持し、評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１３３２はタイミングパルス１４３４の持続時間中に安定状態に達し、上位バンクシフトレジスタ１２０４における１つのシフトレジスタ出力信号ＳＯ１は高電圧レベルになり、上位バンクシフトレジスタ１２０４における残りの全てのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３、及び下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、低電圧レベルになる。
【０３１４】
１３２０で示すタイミング信号ＢＴ６上のタイミングパルス１４３６は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６内、及び上位バンクロジック回路１２０８内のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１４３６の持続時間中に、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１は、１４５８で示すように帯電され、高電圧レベルになり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１３３０は全て、高電圧レベルに維持される。第４の評価信号ＥＶＡＬ４上のタイミングパルス１４３６は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。低電圧レベルの逆方向信号ＤＩＲＲ１３２６は制御トランジスタ１２７４をオフにし、方向信号ＤＩＲＦ１３２８は高電圧レベルに帯電されたままである。また、タイミングパルス１４３６の持続時間中に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１３３４は帯電され、１４６０で示すように高電圧レベルになる。上位バンクシフトレジスタ１２０４からの高電圧レベルのシフトレジスタ出力信号ＳＯ１は、上位バンクロジック回路１２０８において入力信号ＡＩ１４として受信される。この高電圧レベルの入力信号ＡＩ１４は、上位バンクロジック回路１２０８内のアドレストランジスタをオンにし、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的にローに引き下げ、１４６２で示すような上位バンクアドレス１４を出力させる。上位シフトレジスタ１２０４における残りのシフトレジスタ出力信号ＳＯ２〜ＳＯ１３、及び下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、低電圧レベルである。したがって、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレストランジスタはオフになり、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１４３６の持続時間中に有効値として安定状態に達する。
【０３１５】
タイミングパルス１４６４は、下位バンクシフトレジスタ１２０２内のシフトレジスタセルにおいて各順方向入力信号ＳＩＦ（図１０Ａに示す）を評価するために、下位バンクシフトレジスタ１２０２内のシフトレジスタセル内の各第１の評価トランジスタをオンにする。第１のシフトレジスタセルの順方向入力信号ＳＩＦは制御信号ＣＳＹＮＣ１３２４であり、この制御信号ＣＳＹＮＣは低電圧レベルにある。残りのシフトレジスタセルのそれぞれにおける順方向入力信号ＳＩＦは、１つ前のシフトレジスタ出力信号ＳＯ１〜ＳＯ１２（これらも低電圧レベルである）のうちの１つである。制御信号ＣＳＹＮＣ１３２４、及び下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３が低電圧レベルであるため、下位バンクシフトレジスタ１２０２の順方向入力トランジスタはオフになり、下位バンクシフトレジスタ１２０２の各内部ノード信号ＳＮ１〜ＳＮ１３は、高電圧レベルのままとなる。上位バンクシフトレジスタ１２０４内のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１４６４によってオンになることはなく、上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１〜ＳＮ１３は、高電圧レベルのままとなる。１３０４で示すタイミング信号ＢＴ２上のタイミングパルス１４６６は、バンク選択アドレス発生器１２００には供給されず、タイミングパルス１４６６の持続時間中に各信号が変化することはない。
【０３１６】
次に、１３０８で示すタイミング信号ＢＴ３上のタイミングパルス１４６８が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給されると、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタはオンになり、上位バンクシフトレジスタ１２０４内の各シフトレジスタセルにおいて順方向入力信号ＳＩＦ（図１０Ａに示す）が評価される。第１のシフトレジスタセルにおける順方向入力信号ＳＩＦは、制御信号ＣＳＹＮＣ１３２４であり、制御信号ＣＳＹＮＣ１３２は低電圧レベルにある。残りの各シフトレジスタセルにおける順方向入力信号ＳＩＦは、１つ前のシフトレジスタ出力信号ＳＯ１〜ＳＯ１２である。上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１は高電圧レベルにあり、この出力信号ＳＯ１が、上位バンクシフトレジスタ１２０４内の第２のシフトレジスタセルにおける順方向入力信号ＳＩＦとなる。
【０３１７】
上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ１は、上位バンクシフトレジスタ１２０４内の第２のシフトレジスタセル内の順方向入力トランジスタをオンにする。さらに、順方向信号ＤＩＲＦ１３２８により、順方向トランジスタがオンにされる。上位バンクシフトレジスタ１２０４内の第１の評価トランジスタがオンであり、第２のシフトレジスタセル内の順方向入力トランジスタがオンであり、順方向トランジスタがオンである場合、上位バンクシフトレジスタ１２０４の第２のシフトレジスタセルの内部ノード信号ＳＮ２は放電され、１４７６で示すように低電圧レベルになる。
【０３１８】
下位バンクシフトレジスタ１２０２のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１４６８によってオンになることはなく、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１〜ＳＮ１３は全て、１４７８で示すように高電圧レベルのままとなる。また、制御信号ＣＳＹＮＣ１３２４、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ２〜ＳＯ１３は低電圧レベルであるため、上位バンクシフトレジスタ１２０４の残りのシフトレジスタセル内の順方向入力トランジスタはオフになる。順方向入力トランジスタがオフになるため、上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１及びＳＮ３〜ＳＮ１３はそれぞれ、１４７８で示すように高電圧レベルのままとなる。
【０３１９】
１３１２で示すタイミング信号ＢＴ４上のタイミングパルス１４７０の持続時間中に、シフトレジスタ出力信号ＳＯ１３３２は、１４８０で示すように高電圧レベルに帯電され、及び／又は高電圧レベルに維持される。また、タイミングパルス１４７０の持続時間中に、逆方向信号ＤＩＲＲ１３２６は１４８２で示すように帯電され、高電圧レベルになり、順方向信号ＤＩＲＦ１３２８は高電圧レベルに維持される。さらに、タイミングパルス１４７０の持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６は、１４８４で示すように高電圧レベルに帯電され、及び／又は高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ１３３４は、１４８６で示すように低電圧レベルに引き下げられる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１３３４は、アドレス評価トランジスタをオフにし、アドレストランジスタがアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６を低電圧レベルに引き下げることを防止する。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １３３６のうちの上位バンクアドレス１４のアドレス信号は、タイミングパルス１４６４、１４６６、及び１４６８の持続時間にわたって有効になる。  
【０３２０】
１３１６で示すタイミング信号ＢＴ５上のタイミングパルス１４７２は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１及びＳＮ３〜ＳＮ１３が高電圧レベルであり、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルであると、タイミングパルス１４７２の持続時間中に、上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３、並びに下位バンクシフトレジスタ１２０２のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は１４８８で示すように放電され、低電圧レベルになる。上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ２が低電圧レベルである場合、上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ２は、１４９０で示すように高電圧レベルのままとなる。
【０３２１】
また、タイミングパルス１４７２が評価トランジスタ１２６６をオンにし、制御信号ＣＳＹＮＣ１３２４上の制御パルス１４９２が制御トランジスタ１２６８をオンにすると、逆方向信号ＤＩＲＲ１３２６は放電され、１４９４で示すように低電圧レベルになる。さらに、タイミングパルス１４７２は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１３３４を低電圧レベルに維持することにより、評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１３３２はタイミングパルス１４７２の持続時間中に安定状態に達し、上位バンクシフトレジスタ１２０４における１つのシフトレジスタ出力信号ＳＯ２だけが高電圧レベルになり、上位バンクシフトレジスタ１２０４における残りの全てのシフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３、並びに下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルになる。
【０３２２】
１３２０で示すタイミング信号ＢＴ６上のタイミングパルス１４７４は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１４７４の持続時間中に、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ２は帯電され、１４９６で示すように高電圧レベルになり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１３３０は全て、高電圧レベルに維持される。第４の評価信号ＥＶＡＬ４上のタイミングパルス１４７４は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。低電圧レベルの逆方向信号ＤＩＲＲ１３２６は制御トランジスタ１２７４をオフにし、方向信号ＤＩＲＦ１３２８は高電圧レベルに帯電されたままである。タイミングパルス１４７４の持続時間中に、下位バンクロジック回路１２０６内及び上位バンクロジック回路１２０８内の各ロジック評価信号ＬＥＶＡＬ１３３４は帯電され、４９７で示すように高電圧レベルになる。上位バンクシフトレジスタ１２０４における高電圧レベルのシフトレジスタ出力信号ＳＯ２は、上位バンクロジック回路１２０８において入力信号ＡＩ１５として受信される。この高電圧レベルの入力信号ＡＩ１５は、上位バンクロジック回路１２０８内のアドレストランジスタをオンにし、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的に低電圧レベルに引き下げ、１４９８で示すように上位バンクアドレス１５を出力させる。上位シフトレジスタ１２０４における残りのシフトレジスタ出力信号ＳＯ１及びＳＯ３〜ＳＯ１３、並びに下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルにある。したがって、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレストランジスタはオフになり、１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１４７４の持続時間中に、有効値として安定状態に達する。
【０３２３】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のタイミングパルスは、上位バンクシフトレジスタ１２０４における高電圧レベルのシフトレジスタ出力信号ＳＯ２を次のシフトレジスタセルにシフトさせ、上位バンクシフトレジスタ１２０４から高電圧レベルのシフトレジスタ出力信号ＳＯ３を出力させ、上位バンクアドレス１６を１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力させる。シフトは各一連の６個のタイミングパルスを使用して行われ、上位バンクシフトレジスタ１２０４における各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が１度はハイになるまで継続される。上位バンクシフトレジスタ１２０４においてシフトレジスタ出力信号ＳＯ１３がハイになり、上位バンクアドレス２６が１３３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力された後、この一連のタイミングパルスは停止される。次の一連のアドレスを開始するために、下位バンクシフトレジスタ１２０２又は上位バンクシフトレジスタ１２０４を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向でそれぞれ生成することができる。
【０３２４】
下位バンクシフトレジスタ１２０２の順方向動作において下位バンクアドレス１〜１３を生成する場合、制御信号ＣＳＹＮＣ１３２４上の制御パルスを１３１６で示すタイミング信号ＢＴ５上のタイミングパルスにほぼ同期させて供給することにより、シフト方向が順方向にセットされる。また、制御信号ＣＳＹＮＣ１３２４上の制御パルスを１３００で示すタイミング信号ＢＴ１上のタイミングパルスにほぼ同期させて供給することにより、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を通した高電圧レベル信号のシフトがスタート、すなわち開始される。
【０３２５】
上位バンクシフトレジスタ１２０４の順方向動作において上位バンクアドレス１４〜２６を生成する場合、制御信号ＣＳＹＮＣ１３２４上の制御パルスを１３１６で示すタイミング信号ＢＴ５上のタイミングパルスにほぼ同期させて供給することにより、シフト方向が順方向にセットされる。また、制御信号ＣＳＹＮＣ１３２４上の制御パルスを１３０８で示すタイミング信号ＢＴ３上のタイミングパルスにほぼ同期させて供給することにより、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を通した高電圧レベル信号のシフトがスタート、すなわち開始される。
【０３２６】
図１８は、バンク選択アドレス発生器１２００の逆方向動作を示すタイミング図である。タイミング信号ＢＴ１〜ＢＴ６は、一連の６個のパルスの繰り返しとして一連の６個のパルスを提供する。各タイミング信号ＢＴ１〜ＢＴ６が、一連の６個のパルスのうちの１つのパルスを提供する。
【０３２７】
一連の６個のパルスとして、１５００で示すタイミング信号ＢＴ１はタイミングパルス１５０２を含み、１５０４で示すタイミング信号ＢＴ２はタイミングパルス１５０６を含み、１５０８で示すタイミング信号ＢＴ３はタイミングパルス１５１０を含み、１５１２で示すタイミング信号ＢＴ４はタイミングパルス１５１４を含み、１５１６で示すタイミング信号ＢＴ５はタイミングパルス１５１８を含み、１５２０で示すタイミング信号ＢＴ６はタイミングパルス１５２２を含む。１５２４で示す制御信号ＣＳＹＮＣは、バンク選択アドレス発生器１２００のシフト方向をセットするための制御パルスや、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４のアドレス１〜２６の生成を開始させる制御パルスを含む。
【０３２８】
始めは、下位バンクシフトレジスタ１２０２も上位バンクシフトレジスタ１２０４もシフトを行ってなく、方向回路１２１０も、制御信号ＣＳＹＮＣ１５２４上の制御パルスによりセットされていない。１５２６で示す逆方向信号ＤＩＲＲは高電圧レベルに帯電されているため、制御トランジスタ１２７４はオンとなり、それによって、順方向信号ＤＩＲＦ１５２８は放電され、低電圧レベルになっている。下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の１５３０で示す内部ノード信号ＳＮは、高電圧レベルに帯電したままであるため、１５３２で示すシフトレジスタ出力信号ＳＯは全て放電され、低電圧レベルになっている。下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８のロジック評価信号ＬＥＶＡＬ１５３４は、１５２０で示すタイミング信号ＢＴ６上の１つ前のパルスから高電圧レベルに帯電された状態にある。また、シフトレジスタ出力信号ＳＯ１５３２が低電圧レベルである場合、ロジック回路が再び始動されない限り、又はアドレス線が他方のバンクのロジック回路によって放電されない限り、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、高電圧レベルに帯電したままとなる。
【０３２９】
１５００で示すタイミング信号ＢＴ１上のタイミングパルス１５０２は、第１の評価信号ＥＶＡＬ１として下位バンクシフトレジスタ１２０２に供給される。タイミングパルス１５０２は、下位バンクシフトレジスタ１２０２のシフトレジスタセル内の第１の評価トランジスタをそれぞれオンにする。制御信号ＣＳＹＮＣ１５２４は低電圧レベルのままであり、シフトレジスタ出力信号ＳＯ１５３２も全て低電圧レベルのままである。したがって、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の内部ノード信号ＳＮ１５３０が放電され、低電圧レベルになることを防止する。シフトレジスタ内部ノード信号ＳＮ１５３０は全て高電圧レベルのままとなる。１５０４で示すタイミング信号ＢＴ２上のタイミングパルス１５０６はバンク選択アドレス発生器１２００には供給されず、タイミングパルス１５０６の持続時間中に各信号が変化することはない。
【０３３０】
次に、１５０８で示すタイミング信号ＢＴ３上のタイミングパルス１５１０は、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタはオンになる。制御信号ＣＳＹＮＣ１５２４は低電圧レベルのままであり、シフトレジスタ出力信号ＳＯ１５３２も全て低電圧レベルである。したがって、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタセル内の内部ノード信号ＳＮ１５３０が放電され、低電圧レベルになることを防止する。シフトレジスタ内部ノード信号ＳＮ１５３０は全て高電圧レベルのままである。
【０３３１】
１５１２で示すタイミング信号ＢＴ４上のタイミングパルス１５１４は、第２のプリチャージ信号ＰＲＥ２として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第３のプリチャージ信号ＰＲＥ３として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８にも供給される。第２のプリチャージ信号ＰＲＥ２上のタイミングパルス１５１４の持続時間中に、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１５３２は全て、１５３８で示すように高電圧レベルに帯電される。また、第３のプリチャージ信号ＰＲＥ３上のタイミングパルス１５１４の持続時間中に、順方向信号ＤＩＲＦ１５２８は１５４０で示すように高電圧レベルに帯電され、逆方向信号ＤＩＲＲ１５２６は高電圧レベルに維持される。タイミングパルス１５１４は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレス線プリチャージトランジスタ及び評価阻止トランジスタにそれぞれ供給される。タイミングパルス１５１４は、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８を高電圧レベルに維持し、評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１５３４を１５４２で示すように低電圧レベルに引き下げる。
【０３３２】
１５１６で示すタイミング信号ＢＴ５上のタイミングパルス１５１８は、第２の評価信号ＥＶＡＬ２として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第３の評価信号ＥＶＡＬ３として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８にも供給される。第２の評価信号ＥＶＡＬ２上のタイミングパルス１５１８は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４のシフトレジスタセル内の各第２の評価トランジスタをオンにする。内部ノード信号ＳＮ１５３０が高電圧レベルであり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４のシフトレジスタセル内の各内部ノードトランジスタがオンであると、シフトレジスタ出力信号ＳＯ１５３２は全て、１５４４で示すように放電され、低電圧レベルになる。また、第３の評価信号ＥＶＡＬ３上のタイミングパルス１５１８は評価トランジスタ１２６６をオンにする。制御信号ＣＳＹＮＣ１５２４が低電圧レベルであるため、制御トランジスタ１２６８はオフになり、方向信号ＤＩＲＲ１５２６は高電圧レベルに帯電したままである。タイミングパルス１５１８は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内の各評価阻止トランジスタに供給される。タイミングパルス１５１８は各評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１５３４を低電圧レベルに維持する。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１５３４は、アドレス評価トランジスタをオフにする。
【０３３３】
１５２０で示すタイミング信号ＢＴ６上のタイミングパルス１５２２は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１５２２は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１５３０を全て、高電圧レベルに維持する。第４の評価信号ＥＶＡＬ４上のタイミングパルス１５２２は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。高電圧レベルの逆方向信号ＤＩＲＲ１５２６は制御トランジスタ１２７４をオンにし、順方向信号ＤＩＲＦ１５２８を放電させ、１５４８で示すように低電圧レベルにする。タイミングパルス１５２２の持続時間中に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１５３４は、１５５０で示すように帯電され、高電圧レベルになる。シフトレジスタ出力信号ＳＯ１５３２が全て低電圧レベルである場合、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレストランジスタは全てオフになり、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は高電圧レベルのままである。これらの低電圧レベル順方向信号ＤＩＲＦ１５２８及び高電圧レベル逆方向信号ＤＩＲＲ１５２６により、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４は逆方向にシフトするようにセットされる。
【０３３４】
次の一連の６個のタイミングパルスとして、１５００で示すタイミング信号ＢＴ１はタイミングパルス１５５２を含み、１５０４で示すタイミング信号ＢＴ２はタイミングパルス１５５４を含み、１５０８で示すタイミング信号ＢＴ３はタイミングパルス１５５６を含み、１５１２で示すタイミング信号ＢＴ４はタイミングパルス１５５８を含み、１５１６で示すタイミング信号ＢＴ５はタイミングパルス１５９６を含み、１５２０で示すタイミング信号ＢＴ６はタイミングパルス１５６２を含む。
【０３３５】
タイミングパルス１５５２は、下位バンクシフトレジスタ１２０２のシフトレジスタセル内の各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１５２４上の制御パルス１５６４は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における最後の、すなわち第１３のシフトレジスタセル内の各逆方向入力トランジスタをオンにする。さらに、逆方向信号ＤＩＲＲ１５２６により、逆方向トランジスタもオンにされる。下位バンクシフトレジスタ１２０２の第１の評価トランジスタがオンになり、最後のシフトレジスタセル内の逆方向入力トランジスタがオンになり、逆方向トランジスタがオンになると、下位バンクシフトレジスタ１２０２の第１３のシフトレジスタセル内の内部ノード信号ＳＮ１３は、１５６６で示すように放電され、低電圧レベルになる。
【０３３６】
上位バンクシフトレジスタ１２０４のシフトレジスタセル内の第１の評価トランジスタがタイミングパルス１５５２によってオンにされることはなく、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままである。また、シフトレジスタ出力信号ＳＯ１５３２は低電圧レベルである。したがって、残りのシフトレジスタセル、たとえば下位バンクシフトレジスタ１２０２のシフトレジスタセル４０３ａ〜４０３ｌ内の逆方向入力トランジスタは全てオフになる。逆方向入力トランジスタがオフになるため、下位バンクシフトレジスタ１２０２内の内部ノード信号ＳＮ１〜ＳＮ１２はそれぞれ高電圧レベルのままとなる。１５０４で示すタイミング信号ＢＴ２上のタイミングパルス１５５４はバンク選択アドレス発生器１２００に供給されず、タイミングパルス１５５４の持続時間中に、各信号がタイ変化することはない。
【０３３７】
次に、１５０８で示すタイミング信号ＢＴ３上のタイミングパルス１５５６が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１５２４は低電圧レベルのままであり、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１５３２は低電圧レベルである。したがって、上位バンクシフトレジスタ１２０４内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。これらの非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、上位バンクシフトレジスタ１２０４内の内部ノード信号ＳＮ１〜ＳＮ１３が放電され、低電圧レベルになることを防止する。上位バンクシフトレジスタ１２０４内のシフトレジスタ内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままである。
【０３３８】
１５１２で示すタイミング信号ＢＴ４上のタイミングパルス１５５８の持続時間中に、シフトレジスタ出力信号ＳＯ１５３２は全て、１５６８で示すように帯電され、高電圧レベルになる。また、タイミングパルス１５５８の持続時間中に、逆方向信号ＤＩＲＲ１５２６が高電圧レベルに維持され、順方向信号ＤＩＲＦ１５２８は１５７０で示すように帯電され、高電圧レベルになる。さらに、タイミングパルス１５５８の持続時間中に、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １５３６は全て高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ１５３４は１５７２で示すように低電圧レベルに引き下げられる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１５３４は、アドレス評価トランジスタをオフにし、アドレストランジスタがアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １５３６を低電圧レベルに引き下げることを防止する。
【０３３９】
１５１６で示すタイミング信号ＢＴ５上のタイミングパルス１５６０は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。下位バンクシフトレジスタ１２０２内の内部ノード信号ＳＮ１〜ＳＮ１２が高電圧レベルであり、上位バンクシフトレジスタ１２０４内の内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルである場合、タイミングパルス１５６０の持続時間中に、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は、１５７４で示すように放電され、低電圧レベルになる。下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮ１３が低電圧レベルの場合、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１３は、１５７６で示すように高電圧レベルのままとなる。
【０３４０】
また、タイミングパルス１５６０は、方向回路１２１０内の評価トランジスタ１２６６をオンにする。制御信号ＣＳＹＮＣ１５２４が低電圧レベルであるため、制御トランジスタ１２６８はオフになり、逆方向信号ＤＩＲＲ１５２６は高電圧レベルのままである。タイミングパルス１５６０はさらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１５３４を低電圧レベルに維持することにより評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１５３２は、タイミングパルス１５６０の持続時間中に安定状態に達し、下位バンクシフトレジスタ１２０２における１つのシフトレジスタ出力信号ＳＯ１３は高電圧レベルになり、下位バンクシフトレジスタ１２０２における残りの全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルになる。
【０３４１】
１５２０で示すタイミング信号ＢＴ６上のタイミングパルス１５６２は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８のロジック評価プリチャージトランジスタにも提供される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１５６２の持続時間中に、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１３は帯電され、１５８２で示すように高電圧レベルになり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１５３０は全て高電圧レベルに維持される。第４の評価信号ＥＶＡＬ４上のタイミングパルス１５６２は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。高電圧レベルの逆方向信号ＤＩＲＲ１５２６は、制御トランジスタ１２７４をオフにする。この時、方向信号ＤＩＲＦ１５２８は１５８０で示すように放電され、低電圧レベルになる。また、タイミングパルス１５６２の持続時間中に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１５３４は、１５８４で示すように帯電され、高電圧レベルになる。下位バンクシフトレジスタ１２０２における高電圧レベルのシフトレジスタ出力信号ＳＯ１３は、下位バンクロジック回路１２０６において入力信号ＡＩ１３として受信される。この高電圧レベルの入力信号ＡＩ１３は、下位バンクロジック回路１２０６のアドレストランジスタをオンにし、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的にローに引き下げ、１５８６で示す下位バンクアドレス１３を出力させる。下位バンクシフトレジスタ１２０２における残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルである。したがって、下位ロジック回路１２０６内、及び上位ロジック回路１２０８内のアドレストランジスタはオフになり、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１５６２の持続時間中に、有効値として安定状態に達する。
【０３４２】
次の一連の６個のタイミングパルスとして、１５００で示すタイミング信号ＢＴ１はタイミングパルス１５８８を含み、１５０４で示すタイミング信号ＢＴ２はタイミングパルス１５９０を含み、１５０８で示すタイミング信号ＢＴ３はタイミングパルス１５９２を含み、１５１２で示すタイミング信号ＢＴ４はタイミングパルス１５９４を含み、１５１６で示すタイミング信号ＢＴ５はタイミングパルス１５９６を含み、１５２０で示すタイミング信号ＢＴ６はタイミングパルス１５９８を含む。
【０３４３】
タイミングパルス１５８８は、下位バンクシフトレジスタ１２０２のシフトレジスタセルの各逆方向入力信号ＳＩＲ（図１０Ａに示す）を評価するために、下位バンクシフトレジスタ１２０２のシフトレジスタセル内の各第１の評価トランジスタをオンにする。最後のシフトレジスタセルにおける逆方向入力信号ＳＩＲは制御信号ＣＳＹＮＣ１５２４であり、制御信号ＣＳＹＮＣは低電圧レベルである。残りのシフトレジスタセルのそれぞれにおける逆方向入力信号ＳＩＲは、次のシフトレジスタ出力信号ＳＯ２〜ＳＯ１３である。下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１３は高電圧レベルであり、出力信号ＳＯ１３は、下位バンクシフトレジスタ１２０２における最後から２番目、すなわち第１２のシフトレジスタセルにおける逆方向入力信号ＳＩＲとなる。
【０３４４】
下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１３は、下位バンクシフトレジスタ１２０２における第１２のシフトレジスタセル内の逆方向入力トランジスタをオンにする。さらに、逆方向信号ＤＩＲＲ１５２６により、逆方向トランジスタもオンにされる。下位バンクシフトレジスタ１２０２内の第１の評価トランジスタがオンになり、第１２のシフトレジスタセル内の逆方向入力トランジスタがオンになり、逆方向トランジスタがオンになると、下位バンクシフトレジスタ１２０２における第１２のシフトレジスタセルの内部ノード信号ＳＮ１２は、１６００で示すように放電され、低電圧レベルになる。
【０３４５】
上位バンクシフトレジスタ１２０４のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１５８８によってオンにされることはなく、上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままである。また、制御信号ＣＳＹＮＣ１５２４、及び下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２は低電圧レベルであるため、下位バンクシフトレジスタ１２０２における残りのシフトレジスタセル内の逆方向入力トランジスタはオフになる。逆方向入力トランジスタがオフであるため、下位バンクシフトレジスタ１２０２における残りの内部ノード信号ＳＮ１〜ＳＮ１１及びＳＮ１３は高電圧レベルのままとなる。タイミング信号ＢＴ２  １５０４上のタイミングパルス１５９０は、バンク選択アドレス発生器１２００には供給されず、タイミングパルス１５９０の持続時間中に各信号が変化することはない。
【０３４６】
次に、１５０８で示すタイミング信号ＢＴ３上のタイミングパルス１５９２が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１５２４は低電圧レベルのままであり、上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルである。したがって、上位バンクシフトレジスタ１２０４内の各順方向入力トランジスタ及び各逆方向入力トランジスタはオフになる。非導通状態の順方向入力トランジスタ及び逆方向入力トランジスタは、上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１〜ＳＮ１３が放電され、低電圧レベルになることを防止する。上位バンクシフトレジスタ１２０４におけるシフトレジスタ内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままとなる。
【０３４７】
１５１２で示すタイミング信号ＢＴ４上のタイミングパルス１５９４の持続時間中に、シフトレジスタ出力信号ＳＯ１５３２は、１６０２で示すように帯電され、高電圧レベルになり、及び／又は高電圧レベルに維持される。また、タイミングパルス１５９４の持続時間中に、逆方向信号ＤＩＲＲ１５２６は高電圧レベルに維持され、順方向信号ＤＩＲＦ１５２８は１６０４で示すように帯電され、高電圧レベルになる。さらに、タイミングパルス１５９４の持続時間中に、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、１６０６で示すように高電圧レベルに帯電され、及び／又は高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ１５３４を１６０８で示すように低電圧レベルに引き下げる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１５３４はアドレス評価トランジスタをオフにし、アドレストランジスタが１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８を低電圧レベルに引き下げることを防止する。１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８上の下位バンクアドレス１３アドレス信号は、タイミングパルス１５８８、１５９０、及び１５９２の持続時間にわたって有効になる。
【０３４８】
１５１６で示すタイミング信号ＢＴ５上のタイミングパルス１５９６は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１〜ＳＮ１１及びＳＮ１３が高電圧レベルであり、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルであるため、タイミングパルス１５９６の持続時間中に、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３、並びに上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は１６１０で示すように放電され、低電圧レベルになる。下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１２が低電圧レベルであると、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１２は、１６１２で示すように高電圧レベルのままとなる。
【０３４９】
タイミングパルス１５９６はさらに、方向回路１２１０内の評価トランジスタ１２６６をオンにする。制御信号ＣＳＹＮＣ１５２４が低電圧レベルであるため、制御トランジスタ１２６８はオフになり、逆方向信号ＤＩＲＲ１５２６は高電圧レベルのままである。さらに、タイミングパルス１５６０は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１５３４を低電圧レベルに維持することにより評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１５３２はタイミングパルス１５９６の持続時間中に安定状態に達し、下位バンクシフトレジスタ１２０２における１つのシフトレジスタ出力信号ＳＯ１２は高電圧レベルになり、下位バンクシフトレジスタ１２０２における残りの全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３、並びに上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルになる。
【０３５０】
１５２０で示すタイミング信号ＢＴ６上のタイミングパルス１５９８は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック１２０６及び上位バンクロジック回路１２０８のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１５９８の持続時間中に、下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮ１２は１６１８で示すように帯電され、高電圧レベルになり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１５３０を全て、高電圧レベルに維持する。第４の評価信号ＥＶＡＬ４上のタイミングパルス１５９８が、方向回路１２１０内の評価トランジスタ１２７２をオンにし、高電圧レベルの逆方向信号ＤＩＲＲ１５２６が、制御トランジスタ１２７４をオンにすると、方向信号ＤＩＲＦ１５２８は１６１６で示すように放電され、低電圧レベルになる。タイミングパルス１５９８の持続時間中に、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１５３４は、１６２０で示すように帯電され、高電圧レベルになる。下位バンクシフトレジスタ１２０２の高レベルシフトレジスタ出力信号ＳＯ１２は、下位バンクロジック回路１２０６において入力信号ＡＩ１２として受信される。この高電圧レベルの入力信号ＡＩ１２は、下位バンクロジック回路１２０６内のアドレストランジスタをオンにし、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的にローに引き下げ、１６２２で示す下位バンクアドレス１２を出力させる。下位バンクシフトレジスタ１２０２における残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３、並びに上位バンクシフトレジスタ１２０４における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルにある。したがって、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレストランジスタはオフになり、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １５３６が放電されることはない。１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１５９８の持続時間中に、有効値として安定状態に達する。
【０３５１】
タイミング信号ＢＴ１〜ＢＴ６における次の一連の６個のタイミングパルスは、下位バンクシフトレジスタ１２０２において高電圧レベルのシフトレジスタ出力信号ＳＯ１１を生成させ、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として下位バンクアドレス１１を得るために、下位バンクシフトレジスタ１２０２における高電圧レベルのシフトレジスタ出力信号ＳＯ１２を１つ前のシフトレジスタセルにシフトさせる。シフトは、各一連の６個のタイミングパルスを使用して行われ、下位バンクシフトレジスタ１２０２内の各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が一度はハイになるまで継続される。下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１がハイになり、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として下位バンクアドレス１が生成された後、この一連のタイミングパルスは停止される。次の一連のタイミングパルスを開始するために、下位バンクシフトレジスタ１２０２又は上位バンクシフトレジスタ１２０４を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に生成することができる。この動作例では、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として、１６２４で示す下位バンクアドレス１が出力されると、上位バンクシフトレジスタ１２０４は、上位バンクアドレス１４〜２６を逆方向に出力し始める。
【０３５２】
一連の６個のタイミングパルスとして、１５００で示すタイミング信号ＢＴ１はタイミングパルス１６２６を含み、１５０４で示すタイミング信号ＢＴ２はタイミングパルス１６２８を含み、１５０８で示すタイミング信号ＢＴ３はタイミングパルス１６３０を含み、１５１２で示すタイミング信号ＢＴ４はタイミングパルス１６３２を含み、１５１６で示すタイミング信号ＢＴ５はタイミングパルス１６３４を含み、１５２０で示すタイミング信号ＢＴ６はタイミングパルス１６３６を含む。
【０３５３】
タイミングパルス１６２６は、下位バンクシフトレジスタ１２０２のシフトレジスタセル内の各第１の評価トランジスタをオンにし、逆方向信号ＤＩＲＲ１５２６は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４内の各逆方向トランジスタをオンにする。制御信号ＣＳＹＮＣ１５２４は低電圧レベルであり、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の第１３のシフトレジスタセル内の各逆方向入力トランジスタをオフにする。また、下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ２〜ＳＯ１３は低電圧レベルである。したがって、下位バンクシフトレジスタ１２０２における残りの全てのシフトレジスタセル、たとえばシフトレジスタセル４０３ａ〜４０３ｌ内の逆方向入力トランジスタはオフになる。逆方向入力トランジスタがオフになるため、下位バンクシフトレジスタ１２０２の各内部ノード信号ＳＮ１〜ＳＮ１３は、高電圧レベルのままとなる。さらに、上位バンクシフトレジスタ１２０４のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１５５２によってオンにされることはなく、上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままとなる。１５０４で示すタイミング信号ＢＴ２上のタイミングパルス１６２８は、バンク選択アドレス発生器１２００には供給されず、タイミングパルス１６２８の持続時間中に各信号が変化することはない。
【０３５４】
次に、１５０８で示すタイミング信号ＢＴ３上のタイミングパルス１６３０が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタをオンにする。制御信号ＣＳＹＮＣ１５２４上の１６３８で示す制御パルスは、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の第１３のシフトレジスタセル内の各逆方向入力トランジスタをオンにする。さらに、逆方向信号ＤＩＲＲ１５２６により、逆方向トランジスタがオンにされる。上位バンクシフトレジスタ１２０４内の第１の評価トランジスタがオンになり、第１３のシフトレジスタセル内の逆方向入力トランジスタがオンになり、逆方向トランジスタがオンになると、上位バンクシフトレジスタ１２０４内の第１３のシフトレジスタセルの内部ノード信号ＳＮ１３は１６４０で示すように放電され、低電圧レベルになる。
【０３５５】
下位バンクシフトレジスタ１２０２のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１６３０によってオンにされることはなく、下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮ１〜ＳＮ１３は全て、高電圧レベルのままとなる。また、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルである。したがって、上位バンクシフトレジスタ１２０４の残りの全てのシフトレジスタセル内の逆方向入力トランジスタはオフになる。逆方向入力トランジスタがオフになるため、上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１〜ＳＮ１２はそれぞれ、高電圧レベルのままとなる。
【０３５６】
１５１２で示すタイミング信号ＢＴ４上のタイミングパルス１６３２の持続時間中に、シフトレジスタ出力信号ＳＯ１５３２は全て、１６４２で示すように帯電され、高電圧レベルになる。また、タイミングパルス１６３２の持続時間中に、逆方向信号ＤＩＲＲ１５２６が高電圧レベルに維持され、順方向信号ＤＩＲＦ１５２８は１６４４で示すように帯電され、高電圧レベルになる。さらに、タイミングパルス１６３２の持続時間中に、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は１６４６で示すように高電圧レベルに帯電され、及び／又は高電圧レベルに維持され、ロジック評価信号ＬＥＶＡＬ１５３４は、１６４８で示すように低電圧レベルに引き下げられる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１５３４は、アドレス評価トランジスタをオフにし、アドレストランジスタがアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １５３６を低電圧レベルに引き下げることを防止する。
【０３５７】
１５１６でのタイミング信号ＢＴ５中のタイミングパルス１６３４は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１〜ＳＮ１２が高電圧レベルであり、下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルであるため、タイミングパルス１６３４は、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は１６５０で示すように放電され、低電圧レベルになる。上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１３が低電圧レベルであるため、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１３は、１６５２で示すように高電圧レベルのままとなる。
【０３５８】
タイミングパルス１６３４はさらに、方向回路１２１０内の評価トランジスタ１２６６をオンにする。制御信号ＣＳＹＮＣ１５２４は低電圧レベルであり、制御トランジスタ１２６８はオフになる。逆方向信号ＤＩＲＲ１５２６は高電圧レベルのままである。タイミングパルス１６３４はさらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１５３４を低電圧レベルに維持することにより評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１５３２はタイミングパルス１６３４の持続時間中に安定状態に達し、上位バンクシフトレジスタ１２０４における１つのシフトレジスタ出力信号ＳＯ１３は高電圧レベルになり、上位バンクシフトレジスタ１２０４における残りの全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルになる。
【０３５９】
１５２０で示すタイミング信号ＢＴ６上のタイミングパルス１６３６は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１６３６は、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１３を１６５８で示すように帯電させ、高電圧レベルにし、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの全ての内部ノード信号ＳＮ１５３０を高電圧レベルに維持する。第４の評価信号ＥＶＡＬ４上のタイミングパルス１６３６は、方向回路１２１０内の評価トランジスタ１２７２をオンにする。高電圧レベルの逆方向信号ＤＩＲＲ１５２６は制御トランジスタ１２７４をオンにし、方向信号ＤＩＲＦ１５２８は１６５６で示すように放電され、低電圧レベルになる。タイミングパルス１６３６はさらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１５３４を１６６０で示すように帯電させ、高電圧レベルにする。上位バンクシフトレジスタ１２０４における高電圧レベルのシフトレジスタ出力信号ＳＯ１３は、上位ロジック回路１２０８において入力信号ＡＩ２６として受信される。この高電圧レベルの入力信号ＡＩ２６は、上位バンクロジック回路１２０８内のアドレストランジスタをオンにし、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を能動的にローに引き下げ、１６６２で示す上位バンクアドレス２６を生成する。上位シフトレジスタ１２０４における残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１２、及び下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルである。したがって、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレストランジスタはオフになり、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１６３６の持続時間中に、有効値として安定状態に達する。
【０３６０】
次の一連の６個のタイミングパルスとして、１５００で示すタイミング信号ＢＴ１はタイミングパルス１６６４を含み、１５０４で示すタイミング信号ＢＴ２はタイミングパルス１６６６を含み、１５０８で示すタイミング信号ＢＴ３はタイミングパルス１６６８を含み、１５１２で示すタイミング信号ＢＴ４はタイミングパルス１６７０を含み、１５１６で示すタイミング信号ＢＴ５はタイミングパルス１６７２を含み、１５２０で示すタイミング信号はタイミングパルス１６７４を含む。
【０３６１】
タイミングパルス１６６４は、下位バンクシフトレジスタ１２０２内のシフトレジスタセルにおける各逆方向入力信号ＳＩＲ（図１０Ａに示す）を評価するために、下位バンクシフトレジスタ１２０２のシフトレジスタセル内の各第１の評価トランジスタをオンにする。最後のシフトレジスタセルにおける逆方向入力信号ＳＩＲは制御信号ＣＳＹＮＣ１５２４であり、この制御信号は低電圧レベルにある。残りのシフトレジスタセルのそれぞれにおける逆方向入力信号ＳＩＲは、次のシフトレジスタ出力信号ＳＯ２〜ＳＯ１３のうちの１つであり、シフトレジスタ出力信号ＳＯ２〜ＳＯ１３も低電圧レベルにある。制御信号ＣＳＹＮＣ１５２４、及び下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３が低電圧レベルであるため、下位バンクシフトレジスタ１２０２の逆方向入力トランジスタはオフになり、下位バンクシフトレジスタ１２０２における各内部ノード信号ＳＮ１〜ＳＮ１３は、高電圧レベルのままとなる。上位バンクシフトレジスタ１２０４のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１６６４によってオンにされることはなく、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１３は、高電圧レベルのままとなる。１５０４で示すタイミング信号ＢＴ２上のタイミングパルス１６６６は、バンク選択アドレス発生器１２００には供給されず、タイミングパルス１６６６の持続時間中に各信号が変化することはない。
【０３６２】
次に、上位バンクシフトレジスタ１２０４のシフトレジスタセル内の各逆方向入力信号ＳＩＲ（図１０Ａに示す）を評価するために、１５０８で示すタイミング信号ＢＴ３上のタイミングパルス１６６８が、第１の評価信号ＥＶＡＬ１として上位バンクシフトレジスタ１２０４に供給され、上位バンクシフトレジスタ１２０４内の各第１の評価トランジスタをオンにする。最後のシフトレジスタセルにおける逆方向入力信号ＳＩＲは制御信号ＣＳＹＮＣ１５２４であり、この制御信号は低電圧レベルにある。残りの各シフトレジスタセルにおける逆方向入力信号ＳＩＲは、次のシフトレジスタ出力信号ＳＯ２〜ＳＯ１３である。上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１３は高電圧レベルにあり、上位バンクシフトレジスタ１２０４の最後から２番目のシフトレジスタセルにおける逆方向入力信号ＳＩＲとなる。
【０３６３】
上位バンクシフトレジスタ１２０４のシフトレジスタ出力信号ＳＯ１３は、その上位バンクシフトレジスタ１２０４の最後から２番目のシフトレジスタセル内の逆方向入力トランジスタをオンにする。さらに、逆方向信号ＤＩＲＲ１５２６によって、逆方向トランジスタもオンされる。上位バンクシフトレジスタ１２０４内の第１の評価トランジスタがオンになり、最後から２番目のシフトレジスタセル内の逆方向入力トランジスタがオンになり、逆方向トランジスタがオンになると、上位バンクシフトレジスタ１２０４内の最後から２番目、すなわち第１２のシフトレジスタセルの内部ノード信号ＳＮ１２は、１６７６で示すように放電され、低電圧レベルになる。
【０３６４】
下位バンクシフトレジスタ１２０２のシフトレジスタセル内の第１の評価トランジスタが、タイミングパルス１６６８によってオンにされることはなく、下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮ１〜ＳＮ１３は全て、１６７８で示すように高電圧レベルのままとなる。また、制御信号ＣＳＹＮＣ１５２４、及び上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１２は低電圧レベルである。したがって、上位バンクシフトレジスタ１２０４における残りのシフトレジスタセル内の逆方向入力トランジスタはオフになる。残りの逆方向入力トランジスタがオフになるため、上位バンクシフトレジスタ１２０４における残りの各内部ノード信号ＳＮ１〜ＳＮ１１及びＳＮ１３は、１６７８で示すように高電圧レベルのままとなる。
【０３６５】
１５１２で示すタイミング信号ＢＴ４上のタイミングパルス１６７０は、シフトレジスタ出力信号ＳＯ１５３２を１６８０で示すように高電圧レベルに帯電させ、及び／又は高電圧レベルに維持する。また、タイミングパルス１６７０は、逆方向信号ＤＩＲＲ１５２６を高電圧レベルに維持し、順方向信号ＤＩＲＦ１５２８を１６８２で示すように高電圧レベルに帯電させる。さらに、タイミングパルス１６７０は、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８を１６８４で示すように高電圧レベルに帯電させ、及び／又は高電圧レベルに維持し、ロジック評価信号ＬＥＶＡＬ１５３４を１６８６で示すように低電圧レベルに引き下げる。この低電圧レベルのロジック評価信号ＬＥＶＡＬ１５３４は、アドレス評価トランジスタをオフにし、アドレストランジスタがアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １５３６を低電圧レベルに引き下げることを防止する。アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８  １５３６上の上位バンクアドレス２６のアドレス信号は、タイミングパルス１６６４、１６６６、及び１６６８の持続時間にわたって有効になる。
【０３６６】
１５１６で示すタイミング信号ＢＴ５上のタイミングパルス１６７２は、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４内の第２の評価トランジスタをオンにする。上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１〜ＳＮ１１及びＳＮ１３が高電圧レベルであり、下位バンクシフトレジスタ１２０２における内部ノード信号ＳＮ１〜ＳＮ１３が高電圧レベルであるため、タイミングパルス１６７２は、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３、並びに下位バンクシフトレジスタ１２０２におけるシフトレジスタ出力信号ＳＯ１〜ＳＯ１３を１６８８で示すように放電させ、低電圧レベルにする。上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮ１２が低電圧レベルであると、上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１２は、１６９０で示すように高電圧レベルのままとなる。
【０３６７】
タイミングパルス１６７２はさらに、方向回路１２１０内の評価トランジスタ１２６６をオンにする。制御信号ＣＳＹＮＣ１５２４は低電圧レベルであり、制御トランジスタ１２６８はオフになり、逆方向信号ＤＩＲＲ１５２６は高電圧レベルに帯電されたままとなる。さらに、タイミングパルス１６７２は、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内の評価阻止トランジスタをオンにし、ロジック評価信号ＬＥＶＡＬ１５３４を低電圧レベルに維持することにより評価トランジスタをオフにする。シフトレジスタ出力信号ＳＯ１５３２は、タイミングパルス１６７２の持続時間中に安定状態に達し、上位バンクシフトレジスタ１２０４における１つのシフトレジスタ出力信号ＳＯ１２は高電圧レベルになり、上位バンクシフトレジスタ１２０４における残りの全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３、並びに下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルになる。
【０３６８】
１５２０で示すタイミング信号ＢＴ６上のタイミングパルス１６７４は、第１のプリチャージ信号ＰＲＥ１として下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４に供給され、第４の評価信号ＥＶＡＬ４として方向回路１２１０にも供給され、さらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のロジック評価プリチャージトランジスタにも供給される。第１のプリチャージ信号ＰＲＥ１上のタイミングパルス１６７４は、上位バンクシフトレジスタ１２０４における内部ノード信号ＳＮ１２を１６９６に示すように高電圧レベルに帯電させ、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４における残りの内部ノード信号ＳＮ１５３０を全て、高電圧レベルに維持する。第４の評価信号ＥＶＡＬ４上のタイミングパルス１６７４が、方向回路１２１０内の評価トランジスタ１２７２をオンにし、高電圧レベルの逆方向信号ＤＩＲＲ１５２６が、制御トランジスタ１２７４をオンにすると、方向信号ＤＩＲＦ１５２８は１６９４で示すように放電され、低電圧レベルになる。タイミングパルス１６７４はさらに、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８における各ロジック評価信号ＬＥＶＡＬ１５３４を１６９７で示すように高電圧レベルに帯電させる。上位バンクシフトレジスタ１２０４の高電圧レベルのシフトレジスタ出力信号ＳＯ１２は、上位バンクロジック回路１２０８において入力信号ＡＩ２５として受信される。この高電圧レベルの入力信号ＡＩ２５は、上位バンクロジック回路１２０８内のアドレストランジスタをオンにし、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８のうちの幾つかのアドレス信号を低電圧レベルに能動的に引き下げ、１６９８で示す上位バンクアドレス２５を生成する。上位バンクシフトレジスタ１２０４における残りのシフトレジスタ出力信号ＳＯ１〜ＳＯ１１及びＳＯ１３、並びに下位バンクシフトレジスタ１２０２における全てのシフトレジスタ出力信号ＳＯ１〜ＳＯ１３は低電圧レベルである。したがって、下位バンクロジック回路１２０６及び上位バンクロジック回路１２０８内のアドレストランジスタはオフになり、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８が放電されることはない。１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、タイミングパルス１６７４の持続時間中に、有効値として安定状態に達する。
【０３６９】
タイミング信号ＢＴ１〜ＢＴ６上の次の一連の６個のタイミングパルスは、上位バンクシフトレジスタ１２０４において高電圧レベルのシフトレジスタ出力信号ＳＯ１１を生成させ、１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として上位バンクアドレス２４を得るために、上位バンクシフトレジスタ１２０４における高電圧レベルのシフトレジスタ出力信号ＳＯ１２を１つ前のシフトレジスタセルにシフトさせる。シフトは、各一連の６個のタイミングパルスを使用して行われ、上位バンクシフトレジスタ１２０４の各シフトレジスタ出力信号ＳＯ１〜ＳＯ１３が一度はハイになるまで継続される。上位バンクシフトレジスタ１２０４におけるシフトレジスタ出力信号ＳＯ１がハイになり、上位バンクアドレス１４が１５３６で示すアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８として出力されると、この一連のタイミングパルスは停止される。次の一連のタイミングパルスを開始するために、下位バンクシフトレジスタ１２０２又は上位バンクシフトレジスタ１２０４を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に出力させることができる。
【０３７０】
下位バンクシフトレジスタ１２０２の逆方向動作において下位バンクアドレス１３〜１を生成する場合、シフト方向を逆方向にセットするために、低電圧レベルの制御信号ＣＳＹＮＣ１５２４が、１５１６で示すタイミング信号ＢＴ５上のタイミングパルスにほぼ同期して供給される。また、下位バンクシフトレジスタ１２０２によるシフトレジスタ出力信号ＳＯ１３〜ＳＯ１を通じた高電圧信号シフトをスタート、すなわち開始させるために、制御信号ＣＳＹＮＣ１５２４上の制御パルがは、１５００で示すタイミング信号ＢＴ１上のタイミングパルスにほぼ同期して供給される。
【０３７１】
上位バンクシフトレジスタ１２０４の逆方向動作において上位バンクアドレス２６〜１４を生成する場合、シフト方向を逆方向にセットするために、低電圧レベルの制御信号ＣＳＹＮＣ１５２４は、１５１６で示すタイミング信号ＢＴ５上のタイミングパルスにほぼ同期して供給される。また、上位バンクシフトレジスタ１２０４によるシフトレジスタ出力信号ＳＯ１３〜ＳＯ１を通じた高電圧信号シフトをスタート、すなわち開始するために、制御信号ＣＳＹＮＣ１５２４上の制御パルスは、１５０８で示すタイミング信号ＢＴ３上のタイミングパルスにほぼ同期して供給される。
【０３７２】
制御信号ＣＳＹＮＣは、プリントヘッドダイにおける１以上のアドレス発生器の動作を制御する。動作方向を設定し、動作を開始させるために、各アドレス発生器は、タイミング信号上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスによって制御される。一実施形態では、６個の噴射信号に対応する６個のセレクト信号上の６個のタイミングパルスの持続時間中に、２つのアドレス発生器が有効なアドレス信号を生成する。一方のアドレス発生器は、６個のタイミングパルスのうちの３つのタイミングパルスの持続時間中に有効なアドレス信号を生成し、他方のアドレス発生器は、６個のタイミングパルスのうちの残りの３つのタイミングパルスの持続時間中に有効なアドレス信号を生成する。一実施形態において、これら２つのアドレス発生器はいずれも、図９のアドレス発生器４００と同様のものである。他の実施形態として、２つのアドレス発生器はいずれも、図１５のバンク選択アドレス発生器１２００と同様のものである。
【０３７３】
図９のアドレス発生器４００を制御する制御信号ＣＳＹＮＣ上の制御パルスのタイミングは、図１５のバンク選択アドレス発生器１２００を制御する制御信号ＣＳＹＮＣ上の制御パルスのタイミングとは異なる。タイミング信号Ｔ３（図９に示す）上のタイミングパルス、及びタイミング信号ＢＴ４（図１５に示す）上のタイミングパルスは、アドレス発生器４００及びバンク選択アドレス発生器１２０のそれぞれにおける第２段のシフトレジスタセルをプリチャージする。第２段のシフトレジスタセルのプリチャージは、シフトレジスタ出力信号ＳＯを高電圧レベルに帯電させ、能動的に駆動された有効なアドレス信号を破壊する可能性がある。次の有効なアドレス信号を生成するために、シフトレジスタ出力信号ＳＯが有効値であるか否かが評価され、アドレス信号が有効なアドレス信号であるか否かが評価される。シフトレジスタ出力信号ＳＯが有効値であるか否かの評価は、アドレス発生器４００の場合、タイミング信号Ｔ４上のタイミングパルスの持続時間中に行われ、バンク選択アドレス発生器１２００の場合、タイミング信号ＢＴ５上のタイミングパルスの持続時間中に行われる。有効なシフトレジスタ出力信号ＳＯはロジック回路に供給され、有効なアドレス信号を生成するために、アドレス発生器４００の場合はタイミング信号Ｔ５上のタイミングパルスの持続時間中に、また、バンク選択アドレス発生器１２００の場合はタイミング信号ＢＴ６上のタイミングパルスの持続時間中に、アドレス信号が有効値であるか否かの評価が行われる。したがって、次のような手順になる。
【０３７４】
【表４】
2010188735.tif 000006
【０３７５】
アドレス信号のプリチャージは、タイミング信号Ｔ３又はＢＴ４においてシフトレジスタ出力信号ＳＯをプリチャージするときに行ってもよい。タイミング信号Ｔ５又はＢＴ６においてアドレス信号が有効なアドレス信号であるか否かを評価する前に、それらのアドレス信号はプリチャージされる。したがって、アドレス信号のプリチャージは、アドレス発生器４００の場合はタイミング信号Ｔ３又はＴ４のタイミングパルスの持続時間中に行われ、また、バンク選択アドレス発生器１２００の場合はタイミング信号ＢＴ４又はＢＴ５のタイミングパルスの持続時間中に行うことができる。アドレス発生器４００の場合はタイミング信号Ｔ３及びＴ４上のタイミングパルスの持続時間中に、また、バンク選択アドレス発生器１２００の場合はタイミング信号ＢＴ４及びＢＴ５上のタイミングパルスの持続時間中に、ロジック評価信号ＬＥＶＡＬは、アドレス発生器４００及びバンク選択アドレス発生器１２００内のロジック評価トランジスタをオフにし、同時に、シフトレジスタ出力信号ＳＯを高電圧レベルに帯電させ、シフトレジスタ出力信号ＳＯが有効値であるか否かを評価させる。アドレス信号のプリチャージを追加すると次の手順になる。
【０３７６】
【表５】
2010188735.tif 000007
【０３７７】
シフトレジスタ出力信号ＳＯが有効値であるか否かを評価している間、シフトレジスタセルの内部ノード信号ＳＮは有効でなければならない。シフトレジスタ出力信号ＳＯが有効になった後、内部ノード信号ＳＮを最も早くプリチャージすることができるタイミングは、タイミング信号Ｔ５又はＢＴ６上のタイミングパルスの持続時間中である。アドレス発生器４００及び１２００において、シフトレジスタ出力信号ＳＯは１つ前のシフトレジスタセル、又は次のシフトレジスタセルへの入力信号として使用されるため、内部ノード信号ＳＮは、タイミング信号Ｔ３又はＢＴ４のタイミングパルスの持続時間中に、且つシフトレジスタ出力信号ＳＯが高電圧レベルにプリチャージされる前に評価される。内部ノード信号ＳＮは、タイミング信号Ｔ２又はＢＴ３上のタイミングパルスよりも前に、又はそれらのタイミングパルスの持続時間中に評価される。また、内部ノード信号ＳＮは、シフトレジスタを始動するための制御信号ＣＳＹＮＣ上の制御パルスとほぼ同時に評価される。内部ノード信号がプリチャージされ、評価される可能性を追加すると、次の手順になる。
【０３７８】
【表６】
2010188735.tif 000008
【０３７９】
アドレス発生器４００の場合、内部ノード信号ＳＮは、タイミング信号Ｔ１上のタイミングパルスの持続時間中にプリチャージされ、タイミング信号Ｔ２上のタイミングパルスの持続時間中に評価される。アドレス発生器４００を始動させるために、タイミング信号Ｔ２上のタイミングパルスの持続時間中に、制御信号ＣＳＹＮＣ上の制御パルスが供給される。
【０３８０】
バンク選択アドレス発生器１２００の場合、下位バンクシフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮは、タイミング信号ＢＴ６上のタイミングパルスの持続時間中にプリチャージされる。下位バンクシフトレジスタ１２０２の内部ノード信号ＳＮは、タイミング信号ＢＴ１上のタイミングパルスの持続時間中に評価され、上位バンクシフトレジスタ１２０４の内部ノード信号は、タイミング信号ＢＴ３上のタイミングパルスの持続時間中に評価される。下位バンクシフトレジスタ１２０２を始動するためには、タイミング信号ＢＴ１上のタイミングパルスの持続時間中に制御信号ＣＳＹＮＣ上の制御パルスが供給され、上位バンクシフトレジスタ１２０４を始動するためには、タイミング信号ＢＴ３上のタイミングパルスの持続時間中に、制御信号ＣＳＹＮＣ上の制御パルスが供給される。
【０３８１】
内部ノード信号ＳＮを評価している間、方向信号ＤＩＲＲ及びＤＩＲＦは有効にされる。アドレス発生器４００の場合、方向信号ＤＩＲＲは、タイミング信号Ｔ３上のタイミングパルスの持続時間中にプリチャージされる。このタイミングは内部ノード信号ＳＮが評価された直後である。逆方向信号ＤＩＲＲは、タイミング信号Ｔ４上のタイミングパルスの持続時間中に評価される。有効な方向信号ＤＩＲＲ及びＤＩＲＦは、タイミング信号Ｔ１及びＴ２上のタイミングパルスの持続時間中に生成される。有効な方向信号ＤＩＲＦ及びＤＩＲＦを得るために、順方向信号ＤＩＲＦは、タイミング信号Ｔ５上のタイミングパルスの持続時間中にプリチャージされ、タイミング信号Ｔ６上のタイミングパルスの持続時間中に評価される。
【０３８２】
バンク選択アドレス発生器１２００の場合、方向信号ＤＩＲＲ及びＤＩＲＦは、各一連の６個のタイミングパルスの持続時間中に、制御信号ＣＳＹＮＣ上の１つの制御パルスを使用してセットされる。制御信号ＣＳＹＮＣ上の別の２つの制御パルスは、下位シフトレジスタ１２０２及び上位バンクシフトレジスタ１２０４を始動させる。また、内部ノード信号ＳＮは、タイミング信号ＢＴ１及びＢＴ３上のタイミングパルスの持続時間中に評価されるため、タイミング信号ＢＴ１及びＢＴ３上のタイミングパルスの持続時間中は、方向信号ＤＩＲＲ及びＤＩＲＦが有効でなければならない。
【０３８３】
バンク選択アドレス発生器１２００及び図１６の方向回路１２１０において、方向信号ＤＩＲＲ及びＤＩＲＦは、タイミング信号ＢＴ４上のタイミングパルスの持続時間において上位バンクシフトレジスタ１２０４の内部ノード信号ＳＮが評価された直後にプリチャージされる。方向信号ＤＩＲＲは、タイミング信号ＢＴ５上のタイミングパルスの持続時間中に評価され、方向信号ＤＩＲＦは、タイミング信号ＢＴ６上のタイミングパルスの持続時間中に評価される。方向信号ＤＩＲＲ及びＤＩＲＦは、タイミング信号ＢＴ１、ＢＴ２、及びＢＴ３上のタイミングパルスの持続時間にわたって有効になる。タイミング信号ＢＴ５上のタイミングパルスの持続時間中に制御信号ＣＳＹＮＣ上の制御パルスが供給されると、アドレス信号のシフト方向及び供給方向がセットされる。
【０３８４】
一実施形態において、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の６個のタイミングパルスは、６個の噴射群に供給される６個の噴射信号に対応する。セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６上の６個のタイミングパルスは、アドレス発生器４００やバンク選択アドレス発生器１２００のようなアドレス発生器を制御するための制御信号ＣＳＹＮＣ上の制御パルスに対応して６個の位置を取りうる。アドレス発生器４００の場合、制御信号ＣＳＹＮＣ上の１つの制御パルスを使用して、シフトレジスタ４０２が始動され、制御信号ＣＳＹＮＣ上の２つの制御パルスを使用して、方向信号ＤＩＲＲ及びＤＩＲＦがセットされる。シフトレジスタ４０２を始動するための制御信号ＣＳＹＮＣ上の制御パルスは、タイミング信号Ｔ２上のタイミングパルスの持続時間中に供給される。方向信号ＤＩＲＲをセットするための制御信号ＣＳＹＮＣ上の制御パルスは、タイミング信号Ｔ４上のタイミングパルスの持続時間中に供給され、方向信号ＤＩＲＦをセットするための制御信号ＣＳＹＮＣ上の制御パルスは、タイミング信号Ｔ６上のタイミングパルスの持続時間中に供給される。
【０３８５】
バンク選択アドレス発生器１２００の場合、方向信号ＤＩＲＲ及びＤＩＲＦは、タイミング信号ＢＴ５上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の１つの制御パルス又は低電圧レベルを使用してセットされる。バンク選択アドレス発生器１２００は、制御信号ＣＳＹＮＣ上の２つの制御パルスを使用して始動される。制御信号ＣＳＹＮＣ上の１つの制御パルスは下位バンクシフトレジスタ１２０２を始動させ、制御信号ＣＳＹＮＣ上の別の制御パルスは上位バンクシフトレジスタ１２０４を始動させる。下位バンクシフトレジスタ１２０２は、タイミング信号ＢＴ１上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスによって始動され、上位バンクシフトレジスタ１２０４は、タイミング信号ＢＴ３上のタイミングパルスにほぼ同期した制御信号ＣＳＹＮＣ上の制御パルスによって始動される。タイミング信号ＢＴ１、ＢＴ３、及びＢＴ５上のタイミングパルスの持続時間中に供給された制御信号ＣＳＹＮＣ上の制御パルスは、バンク選択アドレス発生器１２００の動作を制御する。
【０３８６】
一実施形態では、プリントヘッドダイ４０において２つのバンク選択アドレス発生器１２００が使用される。２つのバンク選択アドレス発生器１２００のうちの一方は、噴射群１〜３にアドレス信号を供給し、他方のバンク選択アドレス発生器１２００は、噴射群４〜６にアドレス信号を供給する。第２のバンク選択アドレス発生器１２００を制御するためには、制御信号ＣＳＹＮＣ上の制御パルスを３パルス分だけシフトさせ、それらの制御パルスをタイミング信号ＢＴ２、ＢＴ４、及びＢＴ６上のタイミングパルスにほぼ同期させる。
【０３８７】
図１９は、プリントヘッドダイ４０における２つのバンク選択アドレス発生器１７００及び１７０２、並びに６個の噴射群１７０４ａ〜１７０４ｆの一実施形態を示す図である。バンク選択アドレス発生器１７００及び１７０２は、プリントヘッドダイ４０における制御回路の一実施形態である。バンク選択アドレス発生器１７００及び１７０２はそれぞれ、バンク選択アドレス発生器１２００と同様のものであり、噴射群１７０４ａ〜１７０４ｆは、図７に示す噴射群２０２ａ〜２０２ｆと同様のものである。
【０３８８】
バンク選択アドレス発生器１７００は、アドレス線１７１２を通して噴射群１７０４ａ〜１７０４ｃに電気的に接続される。アドレス線１７１２は、バンク選択アドレス発生器１７００からのアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８を各噴射群１７０４ａ〜１７０４ｃ内の噴射セル１２０に供給する。また、バンク選択アドレス発生器１７００は、制御線１７１０にも電気的に接続される。制御線１７１０は制御信号ＣＳＹＮＣを受信し、制御信号ＣＳＹＮＣをバンク選択アドレス発生器１７００に供給する。さらに、バンク選択アドレス発生器１７００は、セレクト線１７０８ａ〜１７０８ｆにも電気的に接続される。セレクト線１７０８ａ〜１７０８ｆは、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６を受信し、それらをバンク選択アドレス発生器１７００及び対応する噴射群１７０４ａ〜１７０４ｆに供給する。
【０３８９】
セレクト線１７０８ａは、セレクト信号ＳＥＬ１をタイミング信号ＢＴ１としてバンク選択アドレス発生器１７００に供給する。セレクト線１７０８ｂは、セレクト信号ＳＥＬ２をタイミング信号ＢＴ２としてバンク選択アドレス発生器１７００に供給する。セレクト線１７０８ｃは、セレクト信号ＳＥＬ３をタイミング信号ＢＴ３としてバンク選択アドレス発生器１７００に供給する。セレクト線１７０８ｄは、セレクト信号ＳＥＬ４をタイミング信号ＢＴ４としてバンク選択アドレス発生器１７００に供給する。セレクト線１７０８ｅは、セレクト信号ＳＥＬ５をタイミング信号ＢＴ５としてバンク選択アドレス発生器１７００に供給し、セレクト線１７０８ｆは、セレクト信号ＳＥＬ６をタイミング信号ＢＴ６としてバンク選択アドレス発生器１７００に供給する。
【０３９０】
バンク選択アドレス発生器１７０２は、アドレス線１７１６を通して噴射群１７０４ｄ〜１７０４ｆに電気的に接続される。アドレス線１７１６は、バンク選択アドレス発生器１７０２からのアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ８を各噴射群１７０４ｄ〜１７０４ｆ内の噴射セル１２０に供給する。また、バンク選択アドレス発生器１７０２は、制御線１７１０にも電気的に接続される。制御線１７１０は制御信号ＣＳＹＮＣを受信し、制御信号ＣＳＹＮＣをバンク選択アドレス発生器１７０２に供給する。さらに、バンク選択アドレス発生器１７０２は、セレクト線１７０８ａ〜１７０８ｆにも電気的に接続される。セレクト線１７０８ａ〜１７０８ｆは、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６をバンク選択アドレス発生器１７０２及び対応する噴射群１７０４ａ〜１７０４ｆに供給する。
【０３９１】
セレクト線１７０８ａは、セレクト信号ＳＥＬ１をタイミング信号ＢＴ４としてバンク選択アドレス発生器１７０２に供給する。セレクト線１７０８ｂは、セレクト信号ＳＥＬ２をタイミング信号ＢＴ５としてバンク選択アドレス発生器１７０２に供給する。セレクト線１７０８ｃは、セレクト信号ＳＥＬ３をタイミング信号ＢＴ６としてバンク選択アドレス発生器１７０２に供給する。セレクト線１７０８ｄは、セレクト信号ＳＥＬ４をタイミング信号ＢＴ１としてバンク選択アドレス発生器１７０２に供給する。セレクト線１７０８ｅは、セレクト信号ＳＥＬ５をタイミング信号ＢＴ２としてバンク選択アドレス発生器１７０２に供給し、セレクト線１７０８ｆは、セレクト信号ＳＥＬ６をタイミング信号ＢＴ３としてバンク選択アドレス発生器１７０２に供給する。
【０３９２】
動作として、１７０４ａで示す噴射群１（ＦＧ１）は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８と、噴射セル１２０をイネーブルし、噴射信号ＦＩＲＥ１により作動させるための、セレクト信号ＳＥＬ１上のパルスとを受信する。１７０４ｂで示す噴射群２（ＦＧ２）は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８と、噴射セル１２０をイネーブルし、噴射信号ＦＩＲＥ２により作動させるための、セレクト信号ＳＥＬ２上のパルスとを受信する。１７０４ｃで示す噴射群３（ＦＧ３）は、アドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８と、噴射セル１２０をイネーブルし、噴射信号ＦＩＲＥ３により作動させるための、セレクト信号ＳＥＬ３中のパルスとを受信する。
【０３９３】
１７０４ｄで示す噴射群４（ＦＧ４）は、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ８と、噴射セル１２０をイネーブルし、噴射信号ＦＩＲＥ４により作動させるための、セレクト信号ＳＥＬ４上のパルスを受信する。１７０４ｅで示す噴射群５（ＦＧ５）は、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ８と、噴射セル１２０をイネーブルし、噴射信号ＦＩＲＥ５により作動させるための、セレクト信号ＳＥＬ５上のパルスとを受信する。１７０４ｆで示す噴射群６（ＦＧ６）は、アドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ８と、噴射セル１２０をイネーブルし、噴射信号ＦＩＲＥ６により作動させるための、セレクト信号ＳＥＬ６上のパルスを受信する。
【０３９４】
バンク選択アドレス発生器１７００と１７０２はそれぞれ個別に始動させることができ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に生成させることができる。バンク選択アドレス発生器１７０２を始動させずに、バンク選択アドレス発生器１７００を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に生成させたり、バンク選択アドレス発生器１７００を始動させずに、バンク選択アドレス発生器１７０２を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に生成させることも可能である。また、バンク選択アドレス発生器１７０２を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に生成させるとともに、バンク選択アドレス発生器１７００も始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に生成させることも可能である。
【０３９５】
有効なアドレス信号〜Ａ１、〜Ａ２、…、〜Ａ８は、１７０４ａ〜１７０４ｃで示す噴射群ＦＧ１、ＦＧ２、及びＦＧ３内の下位バンク噴射セル１２０をイネーブルし、作動させるために使用される。有効なアドレス信号〜Ｂ１、〜Ｂ２、…、〜Ｂ８は、１７０４ｄ〜１７０４ｆで示す噴射群ＦＧ４、ＦＧ５、及びＦＧ６内の下位バンク噴射セル１２０をイネーブルし、作動させるために使用される。
【０３９６】
一実施形態において、下位バンク噴射セル又は上位バンク噴射セルは、同じセレクト線下位群に接続された噴射セルである。他の実施形態として、下位バンク噴射セル又は上位バンク噴射セルは、物理的に互いに近くに配置される場合がある。さらに別の実施形態として、バンク選択アドレス発生器１７００の下位バンク回路は、バンク選択アドレス発生器１７００の上位バンク回路とは別の噴射セルに電気的に接続される場合がある。このレイアウトは、バンク選択アドレス発生器１７０２の場合にも使用することができる。
【０３９７】
一実施形態において、バンク選択アドレス発生器１７００及び１７０２は、下位バンクシフトレジスタ及び下位バンクロジック回路、上位バンクシフトレジスタ及び上位バンクロジック回路、並びに方向回路を有し、それらが互いに近くに配置される。他の実施形態として、バンク選択アドレス発生器１７００及び１７０２はそれぞれ２つの部分に分割され、第１の部分は、下位バンクシフトレジスタ、下位バンクロジック回路、及び方向回路を含み、第２の部分は、上位バンクシフトレジスタ、上位バンクロジック回路、及び方向回路を含む場合がある。この場合、第１の部分と第２の部分が互いに近くに配置される必要はないが、それらは互いに電気的に接続されなければならない。
【０３９８】
図２０は、プリントヘッドダイ４０におけるバンク選択アドレス発生器１７００及び１７０２の順方向動作及び逆方向動作を示すタイミング図である。順方向シフトのための制御信号は１８２４で示すＣＳＹＮＣ（ＶＷＤ）であり、逆方向シフトのための制御信号は１８２６で示すＣＳＹＮＣ（ＲＥＶ）である。１８２８で示すアドレス信号〜Ａ１−〜Ａ８は、バンク選択アドレス発生器１７００によって生成されるアドレスを表わし、順方向動作及び逆方向動作のアドレス参照を含む。１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８は、バンク選択アドレス発生器１７０２によって生成されるアドレスを表わし、順方向動作及び逆方向動作のアドレス参照を含む。
【０３９９】
セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６は、一連の６個のパルスの繰り返しとして一連の６個のパルスを提供する。各セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６が、一連の６個のパルスのうちの１つのパルスを提供する。一連の６個のパルスとして、１８００で示すセレクト信号ＳＥＬ１はタイミングパルス１８０２を含み、１８０４で示すセレクト信号ＳＥＬ２はタイミングパルス１８０６を含み、１８０８で示すセレクト信号ＳＥＬ３はタイミングパルス１８１０を含み、１８１２で示すセレクト信号ＳＥＬ４はタイミングパルス１８１４を含み、１８１６で示すセレクト信号ＳＥＬ５はタイミングパルス１８１８を含み、１８２０で示すセレクト信号ＳＥＬ６はタイミングパルス１８２２を含む。
【０４００】
順方向動作において、制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、１８０４で示すセレクト信号ＳＥＬ２上のタイミングパルス１８０６にほぼ同期した制御パルス１８３２を提供する。制御パルス１８３２は、バンク選択アドレス発生器１７０２を順方向シフトにセットする。また、制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、１８１６で示すセレクト信号ＳＥＬ５上のタイミングパルス１８１８にほぼ同期した制御パルス１８３４を提供する。制御パルス１８３４は、バンク選択アドレス発生器１７００を順方向シフトにセットする。
【０４０１】
次の一連の６個のパルスとして、１８００で示すセレクト信号ＳＥＬ１はタイミングパルス１８３６を含み、１８０４で示すセレクト信号ＳＥＬ２はタイミングパルス１８３８を含み、１８０８で示すセレクト信号ＳＥＬ３はタイミングパルス１８４０を含み、１８１２で示すセレクト信号ＳＥＬ４はタイミングパルス１８４２を含み、１８１６で示すセレクト信号ＳＥＬ５はタイミングパルス１８４４を含み、１８２０で示すセレクト信号ＳＥＬ６はタイミングパルス１８４６を含む。
【０４０２】
制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、バンク選択アドレス発生器１７０２を順方向シフトに引き続き設定するための、タイミングパルス１８３８にほぼ同期した制御パルス１８４８、及びバンク選択アドレス発生器１７００を順方向シフトに引き続き設定するための、タイミングパルス１８４４にほぼ同期した制御パルス１８５０を有する。また、制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、１８００で示すセレクト信号ＳＥＬ１上のタイミングパルス１８３６にほぼ同期した制御パルス１８５２をさらに有する。制御パルス１８５２は、バンク選択アドレス発生器１７００内の下位バンクシフトレジスタにアドレス１〜１３の生成を開始させ、アドレス１〜１３を１８２８で示すアドレス信号〜Ａ１−〜Ａ８として生成させる。さらに、制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、１８１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１８４２にほぼ同期した制御パルス１８５４を提供する。制御パルス１８５４は、バンク選択アドレス発生器１７０２内の下位バンクシフトレジスタにアドレス１〜１３の生成を開始させ、アドレス１〜１３を１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８として生成させる。
【０４０３】
次の一連の６個のパルス、又は第３の一連の６個のパルスとして、１８００で示すセレクト信号ＳＥＬ１はタイミングパルス１８５６を含み、１８０４で示すセレクト信号ＳＥＬ２はタイミングパルス１８５８を含み、１８０８で示すセレクト信号ＳＥＬ３はタイミングパルス１８６０を含み、１８１２で示すセレクト信号ＳＥＬ４はタイミングパルス１８６２を含み、１８１６で示すセレクト信号ＳＥＬ５はタイミングパルス１８６４を含み、１８２０で示すセレクト信号ＳＥＬ６はタイミングパルス１８６６を含む。
【０４０４】
１８２０で示す制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、バンク選択アドレス発生器１７０２を順方向シフトに引き続き設定するための、タイミングパルス１８５８にほぼ同期した制御パルス１８６８、及びバンク選択アドレス発生器１７００を順方向シフトに引き続き設定するための、タイミングパルス１８６４にほぼ同期した制御パルス１８７０を有する。
【０４０５】
バンク選択アドレス発生器１７００は、１８２８で示すアドレス信号〜Ａ１−〜Ａ８として、１８７２で示す下位バンクアドレス１を生成する。１８７２で示す下位バンクアドレス１は、１８２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１８４６の持続時間中に有効になり、１８１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１８６２まで有効なままとなる。１８７２で示す下位バンクアドレス１は、１８００、１８０４、及び１８０８で示すセレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルス１８５６、１８５８、及び１８６０の持続時間にわたって有効になる。
【０４０６】
バンク選択アドレス発生器１７０２は、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８として、１８７４で示す下位バンクアドレス１を生成する。１８７４で示す下位バンクアドレス１は、１８０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１８６０の持続時間中に有効になり、１８００で示すセレクト信号ＳＥＬ１上のタイミングパルス１８７６まで有効なままとなる。１８７４で示す下位バンクアドレス１は、１８１２、１８１６、及び１８２０で示すセレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６上のタイミングパルス１８６２、１８６４、及び１８６６の持続時間にわたって有効になる。
【０４０７】
１８２８示すアドレス信号〜Ａ１−〜Ａ８と１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８は、１８７２及び１８７４において同じアドレス、すなわち下位バンクアドレス１を提供する。下位バンクアドレス１は、タイミングパルス１８５６から始まりタイミングパルス１８６６で終わる一連の６個のタイミングパルスの持続時間中に提供される。この期間が、下位バンクアドレス１のアドレスタイムスロットである。タイミングパルス１８７６から始まる次の一連の６個のパルスにおいて、１８２８で示すアドレス信号〜Ａ１−〜Ａ８は、１８７８で示すように下位バンクアドレス２を提供し、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８は下位バンクアドレス２を提供する。バンク選択アドレス発生器１７００及び１７０２は引き続きシフトを続け、下位バンクアドレス１から下位バンクアドレス１３へ向かう順番で、下位バンクアドレス１〜１３を順方向に生成する。下位バンクアドレス１３が生成されると、バンク選択アドレス発生器１７００及び／又はバンク選択アドレス発生器１７０２を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６が順方向又は逆方向に生成することができる。
【０４０８】
この例では、１８８０で示す下位バンクアドレス１３が、１８２８で示すアドレス信号〜Ａ１−〜Ａ８として提供され、１８８２で示す下位バンクアドレス１３が、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８として提供され、１８００で示すセレクト信号ＳＥＬ１はタイミングパルス１８８４を含み、１８０４で示すセレクト信号ＳＥＬ２はタイミングパルス１８８６を含み、１８０８で示すセレクト信号ＳＥＬ３はタイミングパルス１８８８を含み、１８１２で示すタイミング信号ＳＥＬ４はタイミングパルス１８９０を含み、１８１６で示すセレクト信号ＳＥＬ５はタイミングパルス１８９２を含み、１８２０で示すセレクト信号ＳＥＬ６はタイミングパルス１８９４を含む。
【０４０９】
制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、バンク選択アドレス発生器１７０２を順方向にシフトするように引き続きセットするための、タイミングパルス１８８６にほぼ同期した制御パルス１８９６と、バンク選択アドレス発生器１７００を順方向にシフトするように引き続きセットするための、タイミングパルス１８９２にほぼ同期した制御パルス１８９８とを有する。また、制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、１８０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１８８８にほぼ同期した制御パルス１９００を有する。制御パルス１９００は、バンク選択アドレス発生器１７００の上位バンクシフトレジスタに、１８２８で示すアドレス信号〜Ａ１−〜Ａ８上への上位バンクアドレス１４〜２６の生成を開始させる。さらに、制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、１８２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１８９４にほぼ同期した制御パルス１９０２を有する。制御パルス１９０２は、バンク選択アドレス発生器１７０２の上位バンクシフトレジスタに、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８上への上位バンクアドレス１４〜２６の生成を開始させる。
【０４１０】
次の一連の６個のパルスとして、１８００で示すセレクト信号ＳＥＬ１はタイミングパルス１９０４を含み、１８０４で示すセレクト信号ＳＥＬ２はタイミングパルス１９０６を含み、１８０８で示すセレクト信号ＳＥＬ３はタイミングパルス１９０８を含み、１８１２で示すセレクト信号ＳＥＬ４はタイミングパルス１９１０を含み、１８１６で示すセレクト信号ＳＥＬ５はタイミングパルス１９１２を含み、１８２０で示すセレクト信号ＳＥＬ６はタイミングパルス１９１４を含む。
【０４１１】
制御信号ＣＳＹＮＣ（ＦＷＤ）１８２４は、バンク選択アドレス発生器１７０２を順方向にシフトするように引き続きセットするための、タイミングパルス１９０６にほぼ同期した制御パルス１９１６、及びバンク選択アドレス発生器１７００を順方向にシフトするように引き続きセットするための、タイミングパルス１９１２にほぼ同期した制御パルス１９１８を有する。
【０４１２】
バンク選択アドレス発生器１７００は、１９２０で示す上位バンクアドレス１４を１８２８で示すアドレス信号〜Ａ１−〜Ａ８として生成する。１９２０で示す上位バンクアドレス１４は、１８２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１８９４の持続時間中に有効になり、１８１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１９１０まで有効状態に留まる。１９２０で示す上位バンクアドレス１４は、１８０４、１８０４、及び１８０８で示すセレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルス１９０４、１９０６、及び１９０８の持続時間にわたって有効になる。
【０４１３】
バンク選択アドレス発生器１７０２は、上位バンクアドレス１４を１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８として生成する。１９２２で示す上位バンクアドレス１４は、１８０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１９０８の持続時間中に有効になり、１８００で示すセレクト信号ＳＥＬ１上のタイミングパルス１９２４まで有効状態に留まる。１９２２で示す上位バンクアドレス１４は、１８１２、１８１６、及び１８２０で示すセレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６上のタイミングパルス１９１０、１９１２、及び１９１４の持続時間にわたって有効になる。
【０４１４】
１８２８で示すアドレス信号〜Ａ１−〜Ａ８と、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８は、１９２０及び１９２２において同じアドレス、すなわち上位バンクアドレス１４を有する。上位バンクアドレス１４は、タイミングパルス１９０４から始まりタイミングパルス１９１４で終わる一連の６個のタイミングパルスの持続時間中に生成される。この期間が、上位バンクアドレス１４のアドレスタイムスロットである。タイミングパルス１９２４から始まる次の一連の６個のパルスの持続時間中に、１８２８で示すアドレス信号〜Ａ１−〜Ａ８は、１９２６で示す上位バンクアドレス１５を有し、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８も上位バンクアドレス１５を有する。バンク選択アドレス発生器１７００及び１７０２はシフトを継続し、上位バンクアドレス１４から上位バンクアドレス２６へ向かう順番で、上位バンクアドレス１４〜２６を順方向に生成する。
【０４１５】
逆方向動作の場合、バンク選択アドレス発生器１７０２を逆方向シフトにセットするために、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、セレクト信号ＳＥＬ１、ＳＥＬ２、…、ＳＥＬ６で示す一連の６個のパルスの持続時間中に、１８０４で示すセレクト信号ＳＥＬ２上のタイミングパルス１８０６にほぼ同期した低電圧レベルを１９３０において有する。また、バンク選択アドレス発生器１７００を逆方向にシフトするようにセットするために、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、１８１６で示すセレクト信号ＳＥＬ５上のタイミングパルス１８１８にほぼ同期した低電圧レベルを１９３２において有する。
【０４１６】
次の一連の６個のパルスの持続時間中に、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、バンク選択アドレス発生器１７０２を逆方向シフトに引き続きセットするために、タイミングパルス１８３８にほぼ同期した低電圧レベルを１９３４において有し、また、バンク選択アドレス発生器１７００を逆方向シフトに引き続きセットするために、タイミングパルス１８４４にほぼ同期した低電圧レベルを１９３６において有する。また、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、１８００で示すセレクト信号ＳＥＬ１上のタイミングパルス１８３６にほぼ同期した制御パルス１９３８も有する。制御パルス１９３８は、バンク選択アドレス発生器１７００内の下位バンクシフトレジスタに、１８２８で示すアドレス信号〜Ａ１−〜Ａ８上への下位バンクアドレス１３〜１の生成を開始させる。さらに、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、１８１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１８４２にほぼ同期した制御パルス１９４０を有する。制御パルス１９４０は、バンク選択アドレス発生器１７０２内の下位バンクシフトレジスタに、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８上への下位バンクアドレス１３〜１の生成を開始させる。
【０４１７】
次の一連の６個のパルス、すなわち３回目の一連の６個のパルスにおいて、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、バンク選択アドレス発生器１７０２を逆方向シフトに引き続きセットするために、タイミングパルス１８５８にほぼ同期した低電圧レベルを１９４２において有し、また、バンク選択アドレス発生器１７００を逆方向シフトに引き続きセットするために、タイミングパルス１８６４にほぼ同期した制御パルス１９４４を有する。
【０４１８】
バンク選択アドレス発生器１７００は、１８２８で示すアドレス信号〜Ａ１−〜Ａ８として、１８７２において下位バンクアドレス１３を生成する。１８７２で示す下位バンクアドレス１３は、１８２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１８４６の持続時間中に有効になり、１８１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１８６２まで有効状態に留まる。１８７２で示す下位バンクアドレス１３は、１８０４、１８０４、及び１８０８で示すセレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルス１８５６、１８５８、及び１８６０の持続時間にわたって有効になる。
【０４１９】
バンク選択アドレス発生器１７０２は、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８として１８７４において下位バンクアドレス１３を生成する。１８７４で示す下位バンクアドレス１３は、１８０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１８６０の持続時間中に有効になり、１８００で示すセレクト信号ＳＥＬ１上のタイミングパルス１８７６まで有効状態に留まる。１８７４で示す下位バンクアドレス１３は、１８１２、１８１６、及び１８２０で示すセレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６上のタイミングパルス１８６２、１８６４、及び１８６６の持続時間にわたって有効になる。
【０４２０】
１８２８で示すアドレス信号〜Ａ１−〜Ａ８と、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８は、１８７２及び１８７４において同じアドレス、すなわち下位バンクアドレス１３を有する。下位バンクアドレス１３は、タイミングパルス１８５６から始まりタイミングパルス１８６６で終わる一連の６個のタイミングパルスの持続時間中に生成される。この期間が、下位バンクアドレス１３のアドレスタイムスロットである。タイミングパルス１８７６から始まる次の一連の６個のパルスの持続時間において、１８２８で示すアドレス信号〜Ａ１−〜Ａ８は１８７８において下位バンクアドレス１２を有し、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８も下位バンクアドレス１２を有する。バンク選択アドレス発生器１７００及び１７０２はシフトを継続し、下位バンクアドレス１３から下位バンクアドレス１へ向かう順番で、下位バンクアドレス１〜１３を生成する。下位バンクアドレス１が生成されると、バンク選択アドレス発生器１７００及び／又はバンク選択アドレス発生器１７０２を始動させ、下位バンクアドレス１〜１３又は上位バンクアドレス１４〜２６を順方向又は逆方向に出力させることができる。
【０４２１】
この例では、下位バンクアドレス１が、１８２８で示すアドレス信号〜Ａ１−〜Ａ８及び１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８上に生成されると、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、バンク選択アドレス発生器１７０２を逆方向シフトに引き続きセットするために、１９４６で示すように、タイミングパルス１８８６にほぼ同期して低電圧レベルを有し、またバンク選択アドレス発生器１７００を逆方向シフトに引き続きセットするために、１９４８で示すように、タイミングパルス１８９２にほぼ同期して低電圧レベルを有する。また、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、１８０８で示すセレクト信号ＳＥＬ３上のタイミングパルス１８８８にほぼ同期した制御パルス１９５０も有する。制御パルス１９５０は、バンク選択アドレス発生器１７００の上位バンクシフトレジスタに、１８２８で示すアドレス信号〜Ａ１−〜Ａ８上へのアドレス２６〜１４の生成を開始させる。さらに、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、１８２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１８９４にほぼ同期した制御パルス１９５２も有する。制御パルス１９５２は、バンク選択アドレス発生器１７０２の上位バンクシフトレジスタに、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８上へのアドレス２６〜１４の生成を開始させる。
【０４２２】
次の一連の６個のパルスにおいて、制御信号ＣＳＹＮＣ（ＲＥＶ）１８２６は、バンク選択アドレス発生器１７０２を逆方向シフトに引き続きセットするために、１９５４で示すように、タイミングパルス１９０６にほぼ同期して低電圧レベルを有し、また、バンク選択アドレス発生器１７００を逆方向シフトに引き続きセットするために、タイミングパルス１９１２にほぼ同期した低電圧レベルの制御パルス１９５６を有する。
【０４２３】
バンク選択アドレス発生器１７００は、１８２８で示すアドレス信号〜Ａ１−〜Ａ８上に、１９２０で示す上位バンクアドレス２６を生成する。１９２０で示す上位バンクアドレス２６は、１８２０で示すセレクト信号ＳＥＬ６上のタイミングパルス１８９４の持続時間中に有効になり、１８１２で示すセレクト信号ＳＥＬ４上のタイミングパルス１９１０まで有効状態に留まる。１９２０で示す上位バンクアドレス２６は、１８００、１８０４、及び１８０８で示すセレクト信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３上のタイミングパルス１９０４、１９０６、及び１９０８の持続時間にわたって有効となる。
【０４２４】
バンク選択アドレス発生器１７０２は、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８上に１９２２において上位バンクアドレス２６を生成する。１９２２で示す上位バンクアドレス２６は、１８０８で示すセレクト信号ＳＥＬ３のタイミングパルス１９０８の持続時間中に有効になり、１８００で示すセレクト信号ＳＥＬ１のタイミングパルス１９２４まで有効状態に留まる。１９２２で示す上位バンクアドレス２６は、１８１２、１８１６、及び１８２０で示すセレクト信号ＳＥＬ４、ＳＥＬ５、及びＳＥＬ６上のタイミングパルス１９１０、１９１２、及び１９１４の持続時間にわたって有効となる。
【０４２５】
１８２８で示すアドレス信号〜Ａ１−〜Ａ８及び１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８は、１９２０及び１９２２において同じアドレス、すなわち上位バンクアドレス２６を有する。上位バンクアドレス２６は、タイミングパルス１９０４から始まりタイミングパルス１９１４で終わる一連の６個のタイミングパルスの持続時間中に生成される。この期間が、上位バンクアドレス２６のアドレスタイムスロットである、タイミングパルス１９２４から始まる次の一連の６個のパルスにおいて、１８２８で示すアドレス信号〜Ａ１−〜Ａ８は、１９２６において上位バンクアドレス２５を有し、１８３０で示すアドレス信号〜Ｂ１−〜Ｂ８も、上位バンクアドレス２５を有する。バンク選択アドレス発生器１７００及び１７０２はシフトを継続し、上位バンクアドレス２６から上位バンクアドレス１４へ向かう順番で、上位バンクアドレス１４〜２６を生成する。
【０４２６】
本明細書では幾つかの特定の実施形態を図示説明しているが、本発明の範囲から外れることなく、それらの図示説明した実施形態に代えて、種々の代替及び／又は均等の実施形態を使用することも可能であることは、当業者には明らかであろう。本願は、本明細書に記載したそれらの実施形態の変形や変更も全て発明の範囲に含めることを意図している。したがって本願は、本発明を特許請求の範囲及びその均等によってのみ規定することを意図している。
【０４２７】
本発明の例示的実施形態を以下に列挙する。
１．第１の噴射セルバンク及び第２の噴射セルバンクを含む噴射セルと、
制御信号に応答して前記第１の噴射セルバンクをイネーブルし、作動させるための第１のアドレス信号シーケンスと、前記第２の噴射セルバンクをイネーブルし、作動させるための第２のアドレス信号シーケンスとを選択的に生成するように構成された第１のアドレス発生器と
を含み、前記第２のアドレス信号シーケンスは、前記第１のアドレス信号とは無関係に選択的に生成される、流体噴射装置。
２．前記制御信号のうちの１つは制御パルスを有し、前記第１のアドレス発生器は、前記制御パルスに応答して前記第１のシーケンスを開始し、さらに前記第２のシーケンスを開始するように構成される、１に記載の流体噴射装置。
３．前記制御信号は一連のタイミングパルスを含み、前記第１のアドレス発生器は、前記一連のタイミングパルスに応答して、前記第１のアドレス信号及び前記第２のアドレス信号を生成するように構成される、１に記載の流体噴射装置。
４．前記制御信号は制御パルス及び一連のタイミングパルスを含み、前記第１のアドレス発生器は、前記一連のタイミングパルスのうちの幾つかのタイミングパルスにほぼ同期した制御パルスを受信することに応答して前記第１のシーケンスを開始し、さらに前記第２シーケンスを開始するように構成される、１に記載の流体噴射装置。
５．前記制御信号は制御パルス及び一連のタイミングパルスを含み、前記第１のアドレス発生器は、前記一連のタイミングパルスのうちの第１のタイミングパルスにほぼ同期した第１の制御パルスを前記制御パルスの１つとして受信することに応答して、前記第１のシーケンスを開始するように構成される、１に記載の流体噴射装置。
６．前記第１のアドレス発生器は、前記一連のタイミングパルスのうちの第２のタイミングパルスとほぼ同時に第２の制御パルスを前記制御パルスの１つとして受信することに応答して前記第２シーケンスを開始するように構成される、５に記載の流体噴射装置。
７．前記第１のアドレス発生器は、前記一連のタイミングパルスのうちの第３のタイミングパルスとほぼ同時に第３の制御パルスを前記制御パルスの１つとして受信することに応答して第１の方向信号をセットするように構成された方向回路をさらに含む、５に記載の流体噴射装置。
８．前記噴射セルは、第３の噴射セルバンク及び第４の噴射セルバンクを含み、
前記流体噴射装置は、前記制御信号に応答して前記第３の噴射セルバンクをイネーブルし、作動させるように構成された第３のアドレス信号シーケンスと、前記第４の噴射セルバンクをイネーブルし、作動させるように構成された第４のアドレス信号シーケンスとを選択的に生成するように構成された第２のアドレス発生器をさらに含み、前記第３のアドレス信号シーケンスは、前記第４のアドレス信号シーケンスとは無関係に選択的に生成される、１に記載の流体噴射装置。
９．第１の流体噴射素子群及び第２の流体噴射素子群を含む複数の噴射セルと、アドレス発生器とを有する流体噴射装置であって、前記アドレス発生器は、
一連のタイミングパルスから第１のタイミングパルス群を受信し、該タイミングパルスに応答して前記第１の流体噴射素子群をイネーブルするための第１のアドレス信号セットを生成するように構成された第１の回路と、
前記一連のタイミングパルスから第２のタイミングパルス群を受信し、受信したタイミングパルスに応答して前記第２の流体噴射素子群をイネーブルするための第２のアドレス信号セットを生成するように構成された第２のバンク回路と
を含む、流体噴射装置。
１０．前記第１の回路は、第１の出力信号を生成するように構成された第１のシフトレジスタを含む、９に記載の流体噴射装置。
１１．前記第２の回路は、第２の出力信号を生成するように構成された第２のシフトレジスタを含む、１０に記載の流体噴射装置。
１２．前記第１の回路は、前記第１の出力信号に基づいて前記第１のアドレス信号セットを生成するように構成された第１のロジック回路を含み、前記第２の回路は、前記第２の出力信号に基づいて前記第２のアドレス信号セットを生成するように構成された第２のロジック回路を含む、１１に記載の流体噴射装置。
１３．前記アドレス発生器は、前記一連のタイミングパルスから第３のタイミングパルス群を受信し、受信したタイミングパルスに応答して方向信号を生成するように構成された方向回路を含む、１１に記載の流体噴射装置。
１４．前記第１のシフトレジスタ及び前記第２のシフトレジスタは、前記方向信号を受信し、該方向信号に基づいて選択された方向にシフトする、１３に記載の流体噴射装置。
１５．前記第１の回路は、前記第１の出力信号に基づいて前記第１のアドレス信号セットを生成するように構成された第１のロジック回路を含む、請求項１０に記載の流体噴射装置。
１６．前記第１の回路は、受信した前記タイミングパルスに応答して前記第１のアドレス信号セットを生成するように構成された第１のロジック回路を含む、請求項９に記載の流体噴射装置。
１７．前記アドレス発生器は、前記一連のタイミングパルスから第３のタイミングパルス群を受信し、受信したタイミングパルスに応答して方向信号を生成するように構成された方向回路を含む、９に記載の流体噴射装置。
１８．前記第１の回路及び前記第２の回路は、前記方向信号を受信し、該方向信号に基づいて選択された順番で前記第１のアドレス信号セット及び前記第２のアドレス信号セットを生成する、１７に記載の流体噴射装置。
１９．流体噴射装置から流体を噴射する方法であって、
制御信号を受信するステップと、
前記制御信号に応答して第１の噴射セルバンクをイネーブルし、作動させるための第１のアドレス信号シーケンスを選択的に生成するステップと、
前記制御信号に応答して第２の噴射セルバンクをイネーブルし、作動させるためのた第２のアドレス信号シーケンスを選択的に生成するステップと
を含み、
前記第２のアドレス信号シーケンスは、前記第１のアドレス信号シーケンスとは無関係に選択的に生成される、方法。
２０．前記選択的に生成するステップは、前記制御信号のうちの１つにおける制御パルスに応答して前記第１のシーケンスを開始し、さらに前記第２のシーケンスを開始することからなる、１９に記載の方法。
２１．前記選択的に生成するステップは、前記制御信号上の一連のタイミングパルスに応答して前記第１のアドレス信号及び前記第２のアドレス信号を生成することからなる、請求項１９に記載の方法。
２２．前記選択的に生成するステップは、
前記制御信号のうちの１つにおける制御パルスを受信するステップと、
前記制御信号における一連のタイミングパルスを受信するステップと、
前記一連のタイミングパルスのうちの幾つかのタイミングパルスにほぼ同時に受信された制御パルスに応答して前記第１シーケンスを開始し、さらに前記第２シーケンスを開始するステップと
を含む、１９に記載の方法。
２３．前記選択的に生成するステップは、
前記制御信号のうちの１つにおける制御パルスを受信するステップと、
前記制御信号における一連のタイミングパルスを受信するステップと、
前記一連のタイミングパルスのうちの第１のタイミングパルスとほぼ同時に受信された第１の制御パルスに応答して前記第１シーケンスを開始するステップと
を含む、１９に記載の方法。
２４．前記選択的に生成するステップは、前記一連のタイミングパルスのうちの第２のタイミングパルスとほぼ同時に受信された第２の制御パルスに応答して前記第２シーケンスを開始するステップを含む、２３に記載の方法。
２５．前記選択的に生成するステップは、前記一連のタイミングパルスのうちの第３のタイミングパルスとほぼ同時に受信された第３の制御パルスに応答して方向信号をセットするステップを含む、２４に記載の方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図１０Ｂ】
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