(57)【要約】【課題】高周波信号の基板での損失を低減し、高周波出力、及び出力電力の線形性を向上させることが可能なIII−Ｖ族窒化物半導体からなる半導体装置を提供することを目的とする。【解決手段】III−Ｖ族窒化物半導体からなる半導体装置であって、パッケージング用蓋１１６と、パッケージング用蓋１１６の底面上に形成された接地導体層１１８と、接地導体層１１８の上に形成された高誘電率膜１１４と、高誘電率膜１１４の上に形成され接地導体層１１８とは接していない裏面電極１１３と、裏面電極１１３の上に配置されたシリコンからなる基板１０１と、基板１０１の上に形成されたチャネル層１０３及びショットキー層１０４と、パッケージング用蓋１１６の底面上に形成され、接地導体層１１８と接していないバイアス電極１１９とを備え、裏面電極１１３はバイアス電極１１９と電気導通するよう接続されている。【選択図】図１
2010182741.tif 000002
【特許請求の範囲】
【請求項１】
高周波動作するトランジスタ素子を有する半導体装置であって、
基板と、
前記基板の表面上に形成された前記トランジスタ素子と、
前記基板の裏面上に形成された接地用の第１導体層と、
前記第１導体層上に形成された誘電体層と、
前記誘電体層上に形成され、前記第１導体層とは絶縁された第２導体層とを備える
半導体装置。
【請求項２】
前記基板は、シリコン基板であり、
前記トランジスタ素子は、III−Ｖ族窒化物半導体からなる
請求項１記載の半導体装置。
【請求項３】
さらに、
前記トランジスタ素子をパッケージングするための蓋体を備え、
前記第２導体層上には、前記蓋体の内面が接合されている
請求項１または２に記載の半導体装置。
【請求項４】
前記蓋体は、
前記内面上に形成され前記第２導体層と絶縁された第３導体層を備え、
前記第１導体層は、前記第３導体層と電気導通するよう接続されている
請求項３記載の半導体装置。
【請求項５】
前記第２導体層は、少なくとも、前記蓋体の前記内面上に形成された凹部に配置され、
前記第３導体層は、前記凹部以外の前記内面上の一部に配置され、
前記第１導体層は、少なくとも、面方向における一の外周辺が当該外周辺と同方向の前記凹部の外周辺より長く、
前記誘電体層は、面方向における全ての外周辺が、当該外周辺と同方向の前記凹部の外周辺より短い
請求項４記載の半導体装置。
【請求項６】
前記蓋体は、前記基板及び前記トランジスタ素子からなる半導体ダイを囲む側壁を有し、
前記第２導体層及び第３導体層は、それぞれ、前記側壁の内面及び縁の一部まで形成され、
前記半導体装置は、さらに、
前記蓋体の前記縁と接することにより、前記蓋体とともに前記半導体ダイを覆うパッケージング用基板を備え、
前記パッケージング用基板には、前記蓋体の前記縁上に形成された前記第２導体層及び前記第３導体層のパターン位置に合わせた導体層用電極が形成され、かつ、前記トランジスタ素子の有する複数の電極のパターン位置に合わせた半導体層用電極が形成され、
前記半導体層用電極は、前記複数の電極とバンプにより接続されている
請求項４または５に記載の半導体装置。
【請求項７】
前記蓋体は、半導体を基材として形成されている
請求項１〜６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記第２導体層には、接地電位が与えられ、
前記第３導体層には、基板バイアス電位が与えられ、
前記半導体装置は、さらに、
前記基板バイアス電位を印加するバイアス電位印加回路と、
前記トランジスタ素子から出力される高周波電力を検波する検波回路と、
前記検波回路からの出力信号に基づき、前記基板バイアス電位を調整するバイアス電位調整回路とを備える
請求項４〜７のうちいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III−Ｖ族窒化物半導体からなる半導体装置に関し、特に高周波半導体チップの実装技術に関する。
【背景技術】
【０００２】
III−Ｖ族窒化物半導体は、その物理的特徴である広いバンドギャップと直接遷移型バンド構造という物理的特徴を有する。具体的には、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の、一般式がＡｌxＧａ1-x-yＩｎyＮ(但し、０≦ｘ≦１、０≦ｙ≦１)で表わされる混晶物がそれに当たる。この材料系は、上記特徴により、短波長光学素子へ応用の他、高い破壊電界と飽和電子速度という特長から電子デバイスへの応用も検討されている。
【０００３】
特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌxＧａ1-xＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現われる二次元電子ガス（２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：以下、２ＤＥＧと呼ぶ）を利用するヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＦＥＴと呼ぶ)は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電荷の供給があるため、その電子密度は１０13ｃｍ-2を超える。これは、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて１桁程度も大きい。このように、III−Ｖ族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（非特許文献１参照）。さらに、III−Ｖ族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）に起因した高い耐圧特性を示す。よって、III−Ｖ族窒化物半導体を用いたＨＦＥＴでは、ゲート−ドレイン間の耐圧を１００Ｖ以上とすることが可能である（非特許文献１参照）。このように、高耐圧かつ高電流密度を示すIII−Ｖ族窒化物半導体を用いたＨＦＥＴは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
【０００４】
さらに、近年、エピタキシャル成長させる成膜技術の進展により、格子整合がとり易いシリコンカーバイド（ＳｉＣ）やサファイアのみならず、安価なシリコン（Ｓｉ）基板上にエピタキシャル成長させる技術開発が精力的に行われている。ここで、Ｓｉ基板上の高出力素子である従来のＦＥＴについて説明する。
【０００５】
図１１は、従来のバイアホール（基板貫通孔）構造を有する半導体装置の構造断面図である。同図に記載された半導体装置５００は、ＨＦＥＴであり、Ｓｉからなる導電性基板５０１と、導電性基板５０１の上に形成されたバッファ層５０２と、バッファ層５０２の上に形成されたIII−Ｖ族窒化物半導体からなるチャネル層５０３と、チャネル層５０３の上に形成されたIII−Ｖ族窒化物半導体からなるショットキー層５０４とを備える。ショットキー層５０４の上には、ゲート電極５０８と、その両側方に位置するオーミック性のソース電極５０７及びドレイン電極５０６と、絶縁層５０５とが形成されている。ソース電極５０７の下に位置する導電性基板５０１及び半導体層の一部にはバイアホール５０９が選択的に形成されている。また、導電性基板５０１の裏面には裏面電極５１０が形成されている。裏面電極５１０は、バイアホール５０９にも導体が充填されることにより、接地電源と接続されている。
【０００６】
このように、ソース電極５０７が裏面電極５１０とバイアホール５０９を介して接地されるＨＦＥＴは、ソース電極がワイヤにより接地される構成のＨＦＥＴと比べ、ソースインダクタンスを低減できるため、線形利得で約２ｄＢの改善が見られることが報告されている（非特許文献２参照）。
【０００７】
また、他の従来例として、ソース電極又はエミッタ電極が、バイアホールを介して接地された導電性のｐ＋型基板と接続された構造が知られている（特許文献１参照）。この構造を得るために、例えば、特許文献２では、基板を薄く研磨し、研磨された基板の裏面からバイアホールをエッチングにより形成する技術が報告されている。
【０００８】
しかしながら、従来のＳｉ基板を用いた半導体装置では、以下の観点で、高周波印加時の基板の高周波損失が大きく、ＳｉＣ基板を用いた半導体素子に比べて高周波出力が低下してしまうという問題がある。
【０００９】
（１）Ｓｉ基板の絶縁性がＳｉＣ基板に比べて劣る（基板の比抵抗が低い）。
（２）Ｓｉ基板とＳｉ基板上にエピタキシャル成長する半導体層との界面の結晶性が、ＳｉＣ基板とＳｉＣ基板上にエピタキシャル成長する半導体層との界面の結晶性より劣り、界面に低抵抗層が生じてしまう。
【００１０】
上記低抵抗層は、チャネル層５０３を流れるドレイン電流に影響し、高周波出力を減衰させてしまう。この高周波出力の減衰を抑制するため、基板に直流バイアス電圧を印加して界面における電荷分布を制御することにより、低抵抗層を絶縁層に変化させる方法がとられている。
【００１１】
図１２は、従来の半導体装置の飽和出力電力等の基板バイアス電圧依存性を示すグラフである。同図において、縦軸は、高周波出力が飽和する電力（Ｐｓａｔ）及び利得が３ｄＢ圧縮された時の電力（Ｐ３ｄＢ）を示している。また、横軸は、基板に印加される直流基板バイアス電圧を示している。基板バイアス電圧を正の方向に印加していくにつれ、Ｐｓａｔ及びＰ３ｄＢが増加していくことが解る。これは、上述した低抵抗層が、基板バイアス電圧の増加に伴い絶縁化していくことによるものである。このように、従来の半導体装置では、基板バイアス電圧を印加することにより、高周波出力電力の向上及び線形性改善を図っている。
【特許文献１】特開２００６−８６３９８号公報
【非特許文献１】安藤祐二、外５名、「高耐圧ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴの評価」、信学技報、２００２年１０月、ＥＤ２００２-２１４、ＣＰＭ２００２-１０５、ｐ．２９−３４
【非特許文献２】福田益美、外１名、「ＧａＡｓ電界効果トランジスタの基礎」電子情報通信学会、１９９２年、ｐ．２１４
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置では、前述した基板バイアス電圧を印加するための引き出し配線が必要となる。この引き出し配線には、寄生インダクタンスが発生する。この寄生インダクタンスは、ゲート電極に印加される高周波入力信号やドレイン−ソース間に発生する高周波出力信号に影響し、トランジスタ動作を不安定にする。また、この結果、トランジスタ動作が発振してしまうなどの不具合が生じてしまう場合がある。
【００１３】
これにより、基板バイアス電圧を印加しても、所望の高周波出力、及び出力電力の線形性が得られないといった事態が発生する。
【００１４】
本発明は上記の課題に鑑みてなされたものであり、高周波信号の基板での損失を低減し、高周波出力、及び出力電力の線形性を向上させることが可能な低コストの半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明の半導体装置は、高周波動作するトランジスタ素子を有する半導体装置であって、基板と、前記基板の表面上に形成された前記トランジスタ素子と、前記基板の裏面上に形成された接地用の第１導体層と、前記第１導体層上に形成された誘電体層と、前記誘電体層上に形成され、前記第１導体層とは絶縁された第２導体層とを備えることを特徴とする。
【００１６】
この構成によれば、基板裏面に形成された誘電体層と導体層が基板直下にて形成されているので、基板バイアス電圧を印加するための引き出し配線による寄生インダクタンスが存在しても、当該インダクタンス成分により発生する不要な高周波成分が、基板の直下にて排除される。よって、基板バイアス電圧を印加しても、高周波入力信号及び高周波出力信号が、不要な高周波成分に影響されず、トランジスタ動作が不安定になることがないので、高周波出力、及び出力電力の線形性を向上させることが可能となる。
【００１７】
また、前記基板は、シリコン基板であり、前記トランジスタ素子は、III−Ｖ族窒化物半導体からなることが好ましい。
【００１８】
III−Ｖ族半導体をエピタキシャル成長させる観点では、基板としてはIII−Ｖ族半導体と格子整合度の高いシリコンカーバイドが用いられるが、シリコン基板を用いることにより材料コストを低減することが可能となる。また、広いバンドギャップと直接遷移型バンド構造という物理的特徴を有するIII−Ｖ族窒化物半導体は、高周波デバイスに有用であり、高耐圧かつ高電流密度を有するので高出力デバイスにも有用である。
【００１９】
また、さらに、前記トランジスタ素子をパッケージングするための蓋体を備え、前記第２導体層上には、前記蓋体の内面が接合されていてもよい。
【００２０】
これにより、基板が誘電体層を介して蓋体と接続されるので、上述した寄生インダクタンス成分により発生する不要な高周波成分が、基板裏面から蓋体を介して排除される。また、蓋体内部にバイパスキャパシタが形成されるので、小型化及び高出力化が図られる。
【００２１】
また、前記蓋体は、前記内面上に形成され前記第２導体層と絶縁された第３導体層を備え、前記第１導体層は、前記第３導体層と電気導通するよう接続されていることが好ましい。
【００２２】
これにより、第３導体層を、基板バイアス電圧を印加するための配線として用いることが可能となる。この第３導体層は第２導体層とは蓋体内面上にて電気導通しないように形成されているので、上述した不要な高周波成分の除去及び寄生インダクタンス成分の少ない基板バイアス電圧印加が、蓋体内部にて実現される。
【００２３】
また、前記第２導体層は、少なくとも、前記蓋体の前記内面上に形成された凹部に配置され、前記第３導体層は、前記凹部以外の前記内面上の一部に配置され、前記第１導体層は、少なくとも、面方向における一の外周辺が当該外周辺と同方向の前記凹部の外周辺より長く、前記誘電体層は、面方向における全ての外周辺が、当該外周辺と同方向の前記凹部の外周辺より短いことが好ましい。
【００２４】
これにより、第２導体層及び誘電体層は蓋体の凹部内で蓋体と接続される。また、第１導体層は蓋体の凹部内に挿入されないので、第１導体層と第３導体層とは当該凹部の外で接続される。よって、不要な高周波成分を除去するパスの一部として機能する第２導体層と、直流の基板バイアス電圧を印加する配線として機能する第３導体層とが絶縁され、小型化及び高出力化が図られる。
【００２５】
また、前記蓋体は、前記基板及び前記トランジスタ素子からなる半導体ダイを囲む側壁を有し、前記第２導体層及び第３導体層は、それぞれ、前記側壁の内面及び縁の一部まで形成され、前記半導体装置は、さらに、前記蓋体の前記縁と接することにより、前記蓋体とともに前記半導体ダイを覆うパッケージング用基板を備え、前記パッケージング用基板には、前記蓋体の前記縁上に形成された前記第２導体層及び前記第３導体層のパターン位置に合わせた導体層用電極が形成され、かつ、前記トランジスタ素子の有する複数の電極のパターン位置に合わせた半導体層用電極が形成され、前記半導体層用電極は、前記複数の電極とバンプにより接続されていてもよい。
【００２６】
これにより、蓋体及びパッケージング用基板で覆われた内部に不要な高周波成分を除去する構成及び基板バイアス電圧を印加する構成が実現される。また、パッケージング用基板と複数の電極とはバンプにて接続されているので、ワイヤボンディングにより接続される場合に比べ、パッケージング用基板と当該複数の電極との距離を小さくすることが可能となる。よって、半導体ダイが実装されたパッケージ品として小型化、低コスト化、高性能化及び、高出力化を図ることが可能となる。
【００２７】
また、前記蓋体は、半導体を基材として形成されていてもよい。
これにより、半導体ダイとその蓋体を実装した半導体装置を作製する方法として、以下のような方法が挙げられる。まず、ウェハ基板の両面上に、それぞれ、トランジスタ素子及びバイパスキャパシタが作製された半導体素子ウェハと、半導体からなり蓋体加工された蓋体ウェハとを、ウェハレベルで貼り合せる。その後、ダイシングレーンに応じて個々のパッケージにダイシングカットする。本方法によれば、ウェハレベルでの工程が多く、個片レベルでの工程が少ないので、簡素化され低コスト化された量産工程を実現することが可能となる。
【００２８】
また、前記第２導体層には、接地電位が与えられ、前記第３導体層には、基板バイアス電位が与えられ、前記半導体装置は、さらに、前記基板バイアス電位を印加するバイアス電位印加回路と、前記トランジスタ素子から出力される高周波電力を検波する検波回路と、前記検波回路からの出力信号に基づき、前記基板バイアス電位を調整するバイアス電位調整回路とを備えてもよい。
【００２９】
これにより、半導体ダイが実装されたパッケージ品から出力される高周波信号を最適化することができるので、高機能化が図られる。
【発明の効果】
【００３０】
本発明の半導体装置によれば、基板バイアス電圧を印加する配線のインダクタンス成分によりトランジスタ動作が不安定になることがないので、高周波出力、及び出力電力の線形性を向上させることが可能となる。また、上記効果を奏するための構成として、シリコン基板と蓋体底面との間に形成された導体層及び誘電体層が用いられているので、小型化及び低コスト化が図られる。
【発明を実施するための最良の形態】
【００３１】
（実施の形態１）
本実施の形態における半導体装置は、シリコン基板の表面上に形成されたトランジスタ素子と、シリコン基板の裏面上に形成された第１導体層と、当該第１導体層上に形成された誘電体層と、当該誘電体層の上に形成された第２導体層と、当該第２導体層の上に接合されトランジスタ素子をパッケージングする蓋体と、当該蓋体の内面上に形成され第２導体層と絶縁された第３導体層とを備え、第１導体層と第３導体層とは電気導通するよう接続されている。これにより、第３導体層は、基板バイアス電圧を印加するための配線として用いられ、これに寄生インダクタンスが存在しても、第１導体層、誘電体層及び第２導体層により不要な高周波成分が、基板裏面から蓋体を介して排除される。よって、高周波出力、及び出力電力の線形性を向上させることが可能となる。
【００３２】
以下、本発明の実施の形態１について、図面を参照しながら詳細に説明する。
図１（ａ）は、本発明の実施の形態１に係る半導体装置の構造を示す上面透視図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿って切断した構造断面図である。また、図２は、図１（ａ）のＢ−Ｂ’線に沿って切断した構造断面図である。また、図３は、図１（ａ）のＣ−Ｃ’線に沿って切断した構造断面図である。図１（ｂ）、図２及び図３に記載された半導体装置１０は、基板１０１と、バッファ層１０２と、チャネル層１０３と、ショットキー層１０４と、絶縁層１０６及び１１１と、ソース電極１０７と、ドレイン電極１０８と、ゲート電極１０９と、バンプ１１０と、裏面電極１１３と、高誘電率膜１１４と、接地導体層１１５及び１１８と、パッケージング用蓋１１６と、バイアス電極１１９と、パッケージング用基板１２０とを備える。
【００３３】
図１〜図３に記載された半導体チップは、本発明の実装構造を説明するため、ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＦＥＴと記す。）機能を有する構成を簡素化して記載している。図４（ａ）は、本発明の半導体装置の有するマルチフィンガ型トランジスタチップの構成を示す上面図であり、図４（ｂ）は、本発明の半導体装置の有するＴ字ゲート引出し型トランジスタチップの構成を示す上面図である。両図に記載されたトランジスタは、ともにゲート電極及びゲートパッド１２７、ソース電極及びソースパッド１２８、ドレイン電極及びドレインパッド１２９を備えたＨＦＥＴである。図４（ａ）に記載されたマルチフィンガ型トランジスタチップでは、ゲート電極、ソース電極及びドレイン電極で表わされたユニット構造が、並列に接続されている。この場合、トランジスタサイズを現す総ゲート幅（Ｗｇ）は、ユニット数（Ｎｆ）×単位フィンガー長（Ｌｆ）で定義される。また、図４（ｂ）に記載されたＴ字ゲート引出し型トランジスタチップでは、ゲート電極がＴ字の形状であり、Ｗｇは単位フィンガーが２本分となる。両トランジスタチップとも、トランジスタが形成された主面上で、ゲートパッド１２７、ソースパッド１２８が同一方向に引出され、ドレインパッド１２９はこれらとは反対方向に引出される。
【００３４】
図１、図２及び図３に記載された半導体チップは、全て、ゲート電極、ソース電極及びドレイン電極のユニット部のみが示されている。
【００３５】
なお、本発明の半導体装置が、図４（ａ）に記載されたマルチフィンガ型トランジスタチップのように、ユニット部が並列配置された半導体チップを構成要素として備えていても、図１〜図３に記載された半導体装置と同様の効果を奏する。
【００３６】
以下、図１〜図３に記載された半導体装置の構成及び機能について説明する。
半導体装置１０は、ＨＦＥＴを構成する。まず、ＨＦＥＴの主要構成要素について、その構造及び機能を説明する。なお、図１（ｂ）、図２及び図３に記載された半導体チップの断面図では、基板１０１の表面が下側に、また、基板１０１の裏面が上側に配置されている。基板１０１の表面への各層の積層関係については、図１の下側方向の積層を、下層の上に積層されると表現する。また、基板１０１の裏面への各層の積層関係については、図１の上側方向の積層を、下層の上に積層されると表現する。
【００３７】
基板１０１は、例えば、シリコン（Ｓｉ）からなる厚さ５００μｍの高抵抗基板である。ここで、上記「高抵抗」とは、ＨＦＥＴの通常動作時に電流が流れないという意味で用いられ、いわゆる半絶縁性層も高抵抗層と呼ぶ。
【００３８】
バッファ層１０２は、基板１０１の上に積層され、例えば、高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０＜ｘ≦１））からなる厚さ５００ｎｍの層である。バッファ層１０２は、基板１０１とチャネル層１０３及びショットキー層１０４との格子不整合を緩和するために形成されている。
【００３９】
チャネル層１０３は、バッファ層１０２の上に積層され、例えば、アンドープの窒化ガリウム（ＧａＮ）からなる厚さ１０００ｎｍの半導体層である。ＧａＮは、バンドギャップの大きいIII−Ｖ族窒化物半導体である。
【００４０】
ショットキー層１０４は、チャネル層１０３の上に積層され、例えば、ｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ（０＜ｙ≦１））からなる厚さ２５ｎｍの半導体層である。ＡｌyＧａ1-yＮは、下層の構成要素であるＧａＮよりさらにバンドギャップの大きいIII−Ｖ族窒化物半導体である。
【００４１】
チャネル層１０３は、ショットキー層１０４との界面に、１０13（ｃｍ-2）オーダーの高いシートキャリア濃度の二次元電子ガス（２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：以下、２ＤＥＧと呼ぶ）を誘起させる。また、ショットキー層１０４は、上記界面に電子を供給する電子供給層としての機能を有する。
【００４２】
絶縁層１０６は、ショットキー層１０４の上に積層され、例えば、窒化珪素（ＳｉＮ）からなる厚さ１００ｎｍの層である。また、絶縁層１０６には、複数の開口部が互いに離間して設けられている。
【００４３】
上記複数の開口部には電極部として、それぞれ、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９が設けられている。ゲート電極１０９は、ｎ型のＡｌyＧａ1-yＮからなるショットキー層１０４に対してショットキー性を示すように、例えば、ニッケル（Ｎｉ）と金（Ａｕ）との積層体からなる。また、ソース電極１０７及びドレイン電極１０８は、ショットキー層１０４に対してオーミック性を示すように、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体で形成される。
【００４４】
絶縁層１１１は、絶縁層１０６の上及び各電極の周囲に形成されている。なお、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９の電極パッドは、絶縁層１１１の上に設けられており、それぞれ、金メッキなどの手法を用いてバンプ１１０が形成されている。バンプ１１０の高さは、例えば、１５μｍ以上である。なお、バンプ１１０は、上記各電極パッド上に形成されている代わりに、後述するパッケージング用基板１２０上に予め形成されていてもよい。
【００４５】
チャネル層１０３、ショットキー層１０４、ソース電極１０７、ドレイン電極１０８及びゲート電極１０９は、トランジスタ素子を構成する。
【００４６】
上記構成により、半導体装置１０は、ハイパワー用の電界効果型トランジスタとしての機能を有する。例えば、閾値電圧以上でゲート電極１０９に印加する電圧を正方向に増加させていくと、チャネル層１０３を流れるドレイン電流が増加する。
【００４７】
なお、バッファ層１０２は、基板１０１との界面に導電層１０５を有する。これは、Ｓｉからなる基板１０１とＡｌyＧａ1-yＮからなるバッファ層１０２との格子不整合により界面に発生する低抵抗層である。上記低抵抗層は、チャネル層１０３を流れるドレイン電流に影響を及ぼし、高周波出力であるドレイン電流を減衰させてしまう。この高周波出力の減衰を抑制するため、基板に直流バイアス電圧を印加して界面における電荷分布を制御することにより、低抵抗層を絶縁層に変化させる方法がとられる。
【００４８】
以下では、上述したＨＦＥＴの主要構成要素による高周波出力性能を向上させるための構成及び機能について説明する。
【００４９】
上述したＨＦＥＴの主要構成要素である基板１０１、バッファ層１０２、チャネル層１０３、ショットキー層１０４、絶縁層１０６及び１１１、及び各電極は、半導体ダイを構成している。
【００５０】
裏面電極１１３は、この半導体ダイの裏面、つまり、基板１０１の裏面上に、例えば、チタン（Ｔｉ）と金（Ａｕ）との積層体や、クロム（Ｃｒ）と金（Ａｕ）との積層体として形成されている第１導体層である。上記半導体ダイ及び裏面電極１１３は、少なくとも、積層面方向における一の外周辺が、当該外周辺と同方向にあるパッケージング用蓋１１６の凹部１１７の外周辺より長い。これにより、上記半導体ダイ及び裏面電極１１３は、パッケージング用蓋１１６の凹部１１７領域には挿入されない。
【００５１】
高誘電率膜１１４は、裏面電極１１３の上であって、基板１０１と反対側に形成された誘電体層であり、後述するパッケージング用蓋１１６の凹部１１７内に納まるように形成される。高誘電率膜１１４は、例えば、バリウム・ストロンチウム・チタン化合物（ＢＳＴ）、ストロンチウム・チタン・酸化物（ＳＴＯ）などの材料が適用される。これらはスピンコート法などにより形成する。上述した、パッケージング用蓋１１６の凹部１１７と裏面電極１１３及び高誘電率膜１１４との配置関係を実現するために、裏面電極１１３上に高誘電率膜１１４を全面に形成した後、高誘電率膜１１４をパターニングしてもよい。また、所望の形状となるように高誘電率膜１１４をリフトオフ法により形成してもよい。
【００５２】
接地導体層１１５は、高誘電率膜１１４の上であって、裏面電極１１３と反対側に形成された導体層である。ここで、接地導体層１１５と裏面電極１１３とは接しておらず絶縁されている。接地導体層１１５は、例えば、チタン（Ｔｉ）と金（Ａｕ）などからなる。
【００５３】
裏面電極１１３、高誘電率膜１１４及び接地導体層１１５のサンドイッチ構造により、金属−絶縁体−金属（ＭＩＭ）型のキャパシタ構造が構成される。このキャパシタ構造は、基板１０１の裏面に直接形成されており、基板バイアス電圧印加用のバイパスキャパシタとして機能する。
【００５４】
次に、上記半導体ダイ及び上記バイパスキャパシタのパッケージング構造及び機能について説明する。半導体装置１０は、パッケージング構造の構成要素として、パッケージング用蓋１１６と、パッケージング用基板１２０とを有する。
【００５５】
パッケージング用蓋１１６は、例えば、セラミック、絶縁性の樹脂などを材料とし、底板および側壁を備えた蓋体であり、底板の一部に凹部１１７が形成されている。凹部１１７は、上記バイパスキャパシタを構成する高誘電率膜１１４及び接地導体層１１５のパターンに合わせて形成されている。
【００５６】
接地導体層１１８は、パッケージング用蓋１１６の内面上であって、凹部１１７の内部領域および凹部１１７の一部外部領域に、形成された第２導体層である。ここで、接地導体層１１８は、接地導体層１１５と凹部１１７内で接合されており、裏面電極１１３とは接しておらず絶縁されている。接地導体層１１８は、例えば、チタン（Ｔｉ）と金（Ａｕ）などからなる。また、接地導体層１１８は、パッケージング用基板１２０と電気的に接続させるための所望のパターニングがなされている。
【００５７】
なお、接地導体層１１５は形成されなくてもよく、接地導体層１１８が高誘電率膜１１４と直接接合している構造であってもよい。この場合、基板１０１の直下に形成されるＭＩＭ型のキャパシタは、裏面電極１１３、高誘電率膜１１４及び接地導体層１１８のサンドイッチ構造により形成される。
【００５８】
バイアス電極１１９は、パッケージング用蓋１１６の内面上であって、凹部１１７の一部外部領域に形成された第３導体層であり、基板１０１の裏面に直流のバイアス電圧を印加するための配線として機能する。さらに、バイアス電極１１９は、接地導体層１１８と絶縁され、裏面電極１１３と凹部１１７の領域外で接合されることにより電気導通されている。例えば、図１（ａ）に記載されたレイアウトでは、バイアス電極１１９と接地導体層１１８とは、パッケージング用蓋１１６の内面上で交差しないように形成されている。
【００５９】
また、バイアス電極１１９は、パッケージング用基板１２０と電気的に接続させるための所望のパターニングがなされている。よって、バイアス電極１１９は、パッケージング用蓋１１６の底面上だけでなく、パッケージング用蓋１１６の側壁内面にも形成されていてもよい。
【００６０】
なお、図１（ａ）に記載されたバイアス電極１１９は、半導体ダイの左右両側、つまり、複数箇所に形成されているが、片方のみ形成されていてもよい。
【００６１】
パッケージング用基板１２０は、例えば、セラミック、絶縁性の樹脂などを材料とする。パッケージング用基板１２０の表面には、バンプ１１０、接地導体層１１８及びバイアス電極１１９のパターンに合わせてパッケージング用基板上電極１２１が形成されている。パッケージング用蓋１１６とパッケージング用基板１２０との接着は、例えば、バンプ１１０、接地導体層１１８及びバイアス電極１１９が溶融する温度に加熱して行う。また、パッケージング用蓋１１６とパッケージング用基板１２０とが接着される際に、バイアス電極１１９と裏面電極１１３とを同時に接合してもよい。
【００６２】
パッケージとしての外部端子は、パッケージング用基板１２０にスルーホール１２２を形成して、パッケージング用基板１２０の裏面にパッケージング用基板裏面電極１２３を形成することにより実現される。
【００６３】
上記構造では、半導体ダイをフリップチップ実装し、基板１０１の裏面とパッケージング用蓋１１６の凹部１１７との間にバイパスキャパシタを備えたバイアス印加構造を有する。この構造によれば、バイパスキャパシタをパッケージの外付けで実装して使用する場合に比べて、実装面積の低減と、部品点数の削減による低コスト化が実現できる。
【００６４】
また、フリップチップ実装を用いたパッケージングによる小型化と、パッケージ端子を介した基板バイアス電圧の印加による高周波動作の安定化とを図ることができ、高性能化（信頼性向上）が可能となる。
【００６５】
なお、パッケージング用蓋１１６は、半導体を基材として形成されていてもよい。これにより、半導体ダイとパッケージング用蓋１１６を実装した半導体装置を製造する方法として、以下のような方法が挙げられる。
【００６６】
まず、ウェハ基板表面上に上記トランジスタ素子が、また、裏面上に上記バイパスキャパシタが形成された半導体素子ウェハと、半導体からなり蓋体加工された蓋体ウェハとを、ウェハレベルで貼り合せる。その後、ダイシングレーンに応じて個々のパッケージにダイシングカットする。本方法によれば、ウェハレベルでの工程が多く、個片レベルでの工程が少ないので、簡素化され低コスト化された量産工程を実現することが可能となる。
【００６７】
以上の構成において、本発明の実施の形態に係る半導体装置の主要な構成要素は、裏面にキャパシタ構造を有する半導体ダイと、これを実装してパッケージングするためのパッケージング用蓋（もしくはキャップ、Ｌｉｄ）と、パッケージング用基板である。つまり、半導体ダイの基板裏面へのバイアス電圧印加のために必要なバイパスキャパシタをパッケージ内に内蔵する構成を適用している。この構成により得られる効果について図５を用いて説明する。
【００６８】
図５（ａ）は、本発明の半導体装置の等価回路図であり、図５（ｂ）は、従来の半導体装置の等価回路図である。図５（ｂ）に記載された従来の半導体装置の等価回路図のように、基板上のバイアス印加点Ｐから離れた距離にバイパスキャパシタが装荷された場合、バイアス印加点Ｐとバイパスキャパシタとの間にインダクタンス成分が発生する。この場合には、上記インダクタンス成分によりトランジスタの高周波動作時の安定性が損なわれるとともに、不要な雑音をトランジスタに誘起させる要因となる。
【００６９】
これに対し、図５（ａ）に記載された本発明の半導体装置の等価回路図のように、トランジスタの基板上のバイアス印加点Ｐの近傍にバイパスキャパシタが配置されることにより、トランジスタの高周波動作時の安定性を確保できるともに、不要な雑音の除去も可能となる。
【００７０】
以上、本実施の形態の半導体装置は、（１）半導体ダイを搭載収納するパッケージング用蓋１１６の底面に凹部１１７を有しており、その凹部１１７の内部に形成された接地導体層１１８と半導体ダイの裏面電極１１３との間に形成された高誘電率膜１１４が、半導体ダイの裏面バイアス印加用のバイパスキャパシタとして機能する。ここで凹部１１７の内部に形成された接地導体層１１８は接地電位に保たれる。
【００７１】
（２）また、パッケージング用蓋１１６の底面の凹部１１７以外の領域、すなわち接地導体層１１８と高誘電率膜１１４が形成されていない領域には、半導体ダイの裏面電極１１３が露出しており、この裏面電極１１３がパッケージング用蓋１１６の底面の凹部１１７以外の領域に形成されたバイアス電極１１９と電気的に接続される。ここでバイアス電極１１９は基板バイアス電位に保たれる。
【００７２】
上記構造により、基板バイアス電圧印加用の配線に寄生インダクタンスが存在しても基板直下に形成されたバイパスキャパシタにより不要な高周波成分が、基板の直下にて排除される。よって、高周波出力、及び出力電力の線形性を向上させることが可能となる。
【００７３】
上述した半導体装置１０に印加すべき基板バイアス電圧を変化させることにより、高周波増幅器としての出力電力（利得）の制御を行うことが可能となる。これを実現するには、パッケージ化された半導体装置１０と、半導体装置１０から出力される電力を検波する回路と、検波する回路からの信号に基づき基板バイアス電位を制御する回路とが必要となる。これにより、携帯電話などの通信機器のセットに搭載した際に付加価値を与え、高機能化に寄与することができる。以下、この構成および機能について図６を用いて説明する。
【００７４】
図６（ａ）は、本発明の実施の形態１に係る第１の変形例を示す半導体装置の機能ブロック図である。また、図６（ｂ）は、電力モニタ部の回路構成図である。図６（ａ）に記載された半導体装置は、ＲＦ部１３４と、ＩＦ信号処理部１３５と、アンテナ１３７と、フィードバック制御部１４３と、ベースバンド部１４９と、ＣＰＵメモリ部１５０と、電源部１５１とを備える。
【００７５】
高周波信号の送受信と信号処理に関わる部分は、 ＲＦ部１３４、 ＩＦ信号処理部１３５、ベースバンド部１４９である。
【００７６】
ＲＦ部１３４は、高周波信号の送受信に用いられるアンテナ１３７、アンテナ共用器（デュプレクサ）あるいはスイッチ１２４、そしてフロントエンド部１３９を有しており、フロントエンド部１３９は、さらに送信部１４０、受信部１４１を有する。
【００７７】
送信部１４０は、変調器から送られてくる中間周波数（ＩＦ）信号を高周波信号に変換する送信ミキサ（アップコンバータ）とその電圧制御発振器（ＶＣＯ）、そして高周波信号を増幅する電力増幅器（ここでは小信号の高周波増幅器を含める）で主に構成される。ここで、送信部１４０の前段高周波増幅器１４４及び最終段電力増幅器１４５は、本発明の半導体装置１０を含んでいる。
【００７８】
受信部１４１は、アンテナ１３７から送られてくる高周波信号の増幅を行う低雑音増幅器（ＬＮＡ）とＩＣでの信号処理が行えるように、高周波信号を低周波数のＩＦ信号に変換する受信ミキサ（ダウンコンバータ）で主に構成される。ここで、受信部１４１の低雑音増幅器１４８は、本発明の半導体装置１０を含んでいる。
【００７９】
ＩＦ信号処理部１３５は、送信部のベースバンド信号の変調部、受信部のフロントエンド部からＩＦ信号をさらに変換、増幅する部分（ミキサ、ＩＦ増幅器）で主に構成される。
【００８０】
このようなブロックからなる通信機器において、使用する通信方式、変調方式により出力電力が異なる場合や、高周波信号の送受信状況が変化している場合には、出力電力を変化させる、あるいは、一定に保つ必要がある。このため、送信用の電力増幅器の機能として、一定の出力電力を保持し、安定化させるための利得制御機能は必須である。また、受信用として、アンテナからの受信信号を低雑音増幅器で増幅する際に、その受信信号の強弱に応じて受信検波可能な適正な信号レベルを得るための利得制御機能を兼ね備えることは有用である。
【００８１】
ベースバンド部１４９は、デジタル方式では音声、データ、映像信号の符号・復号処理を行うコーデック、伝送の多重化方式に対するチャネルの選局などを行うためのコーデック、ベースバンド信号の変調部とＩＦ信号の復調部で主に構成される。アナログ方式では復調部、変調器、音声、データ、信号処理部により主に構成される。ベースバンド部では通信方式によりアナログ信号、デジタル信号のいずれかを扱うことになり、それぞれに応じてアナログ専用処理ＩＣとデジタル信号専用処理ＩＣを別々に用いるか、アナログ／デジタル信号処理を行う一体型ＩＣを用いる。
【００８２】
この他に、上記各部を制御するためのＣＰＵメモリ部１５０と、電源部１５１がある。ＣＰＵメモリ部１５０は所望の通信方式に応じて上記のＲＦ部１３４、ＩＦ信号処理部１３５及びベースバンド部１４９の制御などを行う。電源部１５１は、電池、商用電源などからＤＣ−ＤＣコンバータ、レギュレータなどを用いて、各部の回路の動作電圧に応じて正電源あるいは負電源を発生させる。
【００８３】
次に、図６（ａ）に記載された半導体装置の制御方法について説明する。
送信側では電力増幅器の出力電力を電力モニタ部１４２でモニタし、その電圧信号をフィードバック制御部１４３を介して、前段高周波増幅器１４４、あるいは最終段電力増幅器１４５の有する半導体装置１０の基板バイアス印加用端子にフィードバックして出力電力を制御することができる。出力電力のモニタ回路は、例えば、図６（ｂ）に記載された回路が用いられる。方向性結合器１４６のアイソレーションポートで得られた電力レベルを容量結合し、検波ダイオード１４７にて直流電圧へ変換され、フィードバック制御部１４３へ送られる。
【００８４】
一方、受信側では、ＩＦ信号処理部１３５で受信検波可能な適正な信号レベル、ベースバンド部１４９での適正な信号レベルを得るために、受信側のフィードバック制御部１４３を介し、多段で構成される低雑音増幅器１４８の後段に位置する半導体装置１０の基板バイアス印加用端子にフィードバックして出力レベル、つまり利得を調整する。
【００８５】
上記構成及び機能により、半導体装置１０を含む各増幅器から出力される高周波信号を最適化することができるので、半導体装置の高機能化を図ることが可能となる。
【００８６】
（実施の形態２）
以下、本発明の実施の形態２に係る半導体装置について、図面を参照しながら詳細に説明する。
【００８７】
図７は、本発明の実施の形態２に係る半導体装置の構造断面図である。同図に記載された半導体装置２０は、基板１０１と、バッファ層１０２と、チャネル層１０３と、ショットキー層１０４と、絶縁層１０６、１１１及び１３１と、ソース電極１０７と、図示されていないドレイン電極１０８と、ゲート電極１０９と、バンプ１１０と、裏面電極１１３と、高誘電率膜１１４と、接地導体層１１５、１１８及び１３２と、パッケージング用蓋１１６と、バイアス電極１１９と、パッケージング用基板１２０と、貫通孔１３０とを備える。同図に記載された半導体装置２０は、図２に記載された半導体装置１０と比較して、ソース電極１０７が、貫通孔１３０を介して基板裏面の接地導体層と接続されている点のみが構造として異なる。以下、半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
【００８８】
以下、上述したＨＦＥＴの主要構成要素による高周波出力性能を向上させるための構成及び機能について説明する。
【００８９】
接地導体層１３２は、半導体ダイの裏面、つまり、基板１０１の裏面に、例えば、チタン（Ｔｉ）と金（Ａｕ）との積層体や、クロム（Ｃｒ）と金（Ａｕ）との積層体として形成される。
【００９０】
貫通孔１３０は、基板１０１、バッファ層１０２、チャネル層１０３及びショットキー層１０４との絶縁性を保つため、内壁には絶縁層１３１が形成されている。また、貫通孔１３０は、絶縁層１３１が形成された内壁の内側に導体が充填されている。
【００９１】
ソース電極１０７は、この貫通孔１３０を介して、接地導体層１３２と電気導通される。
【００９２】
接地導体層１３２は、ソース電極１０７の直下領域を含む領域に形成され、基板バイアス電圧印加用の裏面電極１１３及びバイアス電極１１９とは、電気的に絶縁される間隔を保って形成されている。
【００９３】
上記構造は、図８に示された半導体チップの構成に対しても適用できる。図８（ａ）は、本発明の実施の形態２に係る半導体装置の有するマルチフィンガ型トランジスタチップの構成を示す上面図であり、図８（ｂ）は、本発明の実施の形態２に係る半導体装置の有するＴ字ゲート引出し型トランジスタチップの構成を示す上面図である。両図に記載されたトランジスタは、ともに受動素子回路１３３、ゲート電極及びゲートパッド１２７、ソース電極及びソースパッド１２８、ドレイン電極及びドレインパッド１２９を備えたＨＦＥＴである。
【００９４】
ゲートパッド１２７と電気的接続されるように、入力インピーダンス整合用の受動素子回路１３３が形成され、受動素子回路１３３が接地導体層１３２を接地電極としたマイクロストリップ線路構造として機能する場合である。ここで、接地導体層１３２は、ゲートパッド１２７、受動素子回路１３３の直下領域を含む領域に形成される。ドレイン側についてもドレインパッド１２９側にソースパッドを引出すことにより、同様の受動素子回路構成が可能である。
【００９５】
これにより、同一半導体チップ内に高周波複合機能を有することが可能となるので、半導体装置の高機能化を図ることが可能となる。
【００９６】
また、実施の形態１では、半導体ダイの各電極と基板裏面とを電気導通させる貫通孔が形成されていない構造が示されているが、本実施の形態のように、半導体ダイ内に貫通孔が形成される構造においても、実施の形態１に係る半導体装置１０と同様の効果を奏する。
【００９７】
（実施の形態３）
以下、本発明の実施の形態３に係る半導体装置について、図面を参照しながら詳細に説明する。
【００９８】
図９は、本発明の実施の形態３に係る半導体装置の構造断面図である。同図に記載された半導体装置３０は、基板１０１と、バッファ層１０２と、チャネル層１０３と、ショットキー層１０４と、絶縁層１０６、及び１１１と、ソース電極１０７と、図示されていないドレイン電極１０８と、ゲート電極１０９と、バンプ１１０と、裏面電極１１３と、高誘電率膜１１４と、接地導体層１１５及び１１８と、パッケージング用蓋１１６と、バイアス電極１１９と、パッケージング用基板１２０とを備える。同図に記載された半導体装置３０は、図２に記載された半導体装置１０と比較して、パッケージング用蓋１１６の底面に凹部が形成されていない点のみが構造として異なる。以下、半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
【００９９】
パッケージング用蓋１１６は、例えば、セラミック、絶縁性の樹脂などを材料とし、底板および側壁を備えた蓋体である。また、パッケージング用蓋１１６の底面には凹部が形成されていない。
【０１００】
図９に記載されたように、パッケージング用蓋１１６の底面に形成されたバイアス電極１１９の膜厚と、高誘電率膜１１４、接地導体層１１５及び１１８の合計膜厚とを同程度に調整することにより、実施の形態１に係る半導体装置１０と同様の機能を有することが可能となる。ここで、裏面電極１１３とバイアス電極１１９とは電気接続され、バイアス電極１１９と接地導体層１１５及び１１８とは電気絶縁されている。
【０１０１】
本実施の形態に係る半導体装置３０においても、実施の形態１に係る半導体装置１０と同様の効果を奏する。
【０１０２】
（実施の形態４）
以下、本発明の実施の形態４に係る半導体装置について、図面を参照しながら詳細に説明する。
【０１０３】
図１０（ｂ）は、本発明の実施の形態４に係る半導体装置の構造を示す上面透視図である。また、図１０（ａ）は、図１０（ｂ）のＢ−Ｂ’線に沿って切断した構造断面図である。同図に記載された半導体装置４０は、基板１０１と、バッファ層１０２と、チャネル層１０３と、ショットキー層１０４と、絶縁層１０６、及び１１１と、ソース電極１０７と、図示されていないドレイン電極１０８と、ゲート電極１０９と、ボンディングワイヤ１５５、１５６及び１５７と、裏面電極１１３と、高誘電率膜１１４と、接地導体層１１５及び１６２と、パッケージング用蓋１１６と、バイアス電極１６１と、パッケージング用基板１６０とを備える。同図に記載された半導体装置４０は、図２に記載された半導体装置１０と比較して、パッケージング用蓋１１６の底面に凹部が形成されておらず、半導体ダイの基板裏面に形成されたバイパスキャパシタがパッケージング用基板１６０に形成された凹部１６７に接続されている点が構造として異なる。さらに、実施の形態１〜３ではバンプ１１０を形成してフリップチップ実装を用いたパッケージングであるのに対して、本実施の形態では、トランジスタのゲート、ソース、ドレイン電極パッドに、バンプの代わりにボンディングワイヤが接続されている点が異なる。以下、半導体装置１０と同じ点は説明を省略し、異なる点のみ説明する。
【０１０４】
なお、図１０（ｂ）に記載された半導体チップの断面図では、基板１０１の表面が上側に、また、基板１０１の裏面が下側に配置されている。基板１０１の表面への各層の積層関係については、図１の上側方向の積層を、下層の上に積層されると表現する。また、基板１０１の裏面への各層の積層関係については、図１の下側方向の積層を、下層の上に積層されると表現する。
【０１０５】
ソース電極１０７と接続されたソース電極用パッド１５２、ドレイン電極１０８と接続されたドレイン電極用パッド１５４及びゲート電極１０９と接続されたゲート電極用パッド１５３は、それぞれ、絶縁層１１１の上に設けられている。各パッドには、例えば、金線のボンディングワイヤ１５５、１５７及び１５６がボンディングされている。
【０１０６】
ソース電極１０７にボンディングされたボンディングワイヤ１５５は、パッケージング用基板１６０の内面の接地導体層１６２上にボンディングされ、スルーホール１２２を介して、接地として機能するパッケージング用基板裏面電極１２３と電気的に接続される。
【０１０７】
ゲート電極１０９にボンディングされたボンディングワイヤ１５６は、パッケージング用基板上電極１５８上にボンディングされ、スルーホール１２２を介して、ゲート端子として機能するパッケージング用基板裏面電極１２３と電気的に接続される。
【０１０８】
ドレイン電極１０８にボンディングされたボンディングワイヤ１５７は、パッケージング用基板上電極１５９上にボンディングされ、スルーホール１２２を介して、ドレイン端子として機能するパッケージング用基板裏面電極１２３と電気的に接続される。
【０１０９】
上記構成により、半導体装置４０は、ハイパワー用の電界効果型トランジスタとしての機能を有する。例えば、閾値電圧以上でゲート電極１０９に印加する電圧を正方向に増加させていくと、チャネル層１０３を流れるドレイン電流が増加する。
【０１１０】
なお、バッファ層１０２は、基板１０１との界面に導電層１０５を有する。これは、Ｓｉからなる基板１０１とＡｌyＧａ1-yＮからなるバッファ層１０２との格子不整合により界面に発生する低抵抗層である。上記低抵抗層は、チャネル層１０３を流れるドレイン電流に影響を及ぼし、高周波出力であるドレイン電流を減衰させてしまう。この高周波出力の減衰を抑制するため、基板に直流バイアス電圧を印加して界面における電荷分布を制御することにより、低抵抗層を絶縁層に変化させる方法がとられる。
【０１１１】
以下、上述したＨＦＥＴの主要構成要素による高周波出力性能を向上させるための構成及び機能について説明する。
【０１１２】
上述したＨＦＥＴの主要構成要素である基板１０１、バッファ層１０２、チャネル層１０３、ショットキー層１０４、絶縁層１０６及び１１１、及び各電極は、半導体ダイを構成している。
【０１１３】
裏面電極１１３は、この半導体ダイの裏面、つまり、基板１０１の裏面上に、例えば、チタン（Ｔｉ）と金（Ａｕ）との積層体や、クロム（Ｃｒ）と金（Ａｕ）との積層体として形成されている第１導体層である。上記半導体ダイ及び裏面電極１１３は、少なくとも、積層面方向における一の外周辺が、当該外周辺と同方向にあるパッケージング用基板１６０の凹部１６７の外周辺より長い。これにより、上記半導体ダイ及び裏面電極１１３は、パッケージング用基板１６０の凹部１６７領域には挿入されない。
【０１１４】
高誘電率膜１１４は、裏面電極１１３の上であって、基板１０１と反対側に形成された誘電体層であり、パッケージング用基板１６０の凹部１６７内に納まるように形成される。高誘電率膜１１４は、例えば、バリウム・ストロンチウム・チタン化合物（ＢＳＴ）、ストロンチウム・チタン・酸化物（ＳＴＯ）などの材料が適用される。これらはスピンコート法などにより形成する。上述した、パッケージング用基板１６０の凹部１６７と裏面電極１１３及び高誘電率膜１１４との配置関係を実現するために、裏面電極１１３上に高誘電率膜１１４を全面に形成した後、高誘電率膜１１４をパターニングしてもよい。また、所望の形状となるように高誘電率膜１１４をリフトオフ法により形成してもよい。
【０１１５】
接地導体層１１５は、高誘電率膜１１４の上であって、裏面電極１１３と反対側に形成された導体層である。ここで、接地導体層１１５と裏面電極１１３とは接しておらず絶縁されている。接地導体層１１５は、例えば、チタン（Ｔｉ）と金（Ａｕ）などからなる。
【０１１６】
裏面電極１１３、高誘電率膜１１４及び接地導体層１１５のサンドイッチ構造により、金属−絶縁体−金属（ＭＩＭ）型のキャパシタ構造が構成される。このキャパシタ構造は、基板１０１の裏面に直接形成されており、基板バイアス電圧印加用のバイパスキャパシタとして機能する。
【０１１７】
次に、上記半導体ダイ及び上記バイパスキャパシタのパッケージング構造及び機能について説明する。半導体装置４０は、パッケージング構造の構成要素として、パッケージング用蓋１１６と、パッケージング用基板１６０とを有する。
【０１１８】
パッケージング用蓋１１６は、例えば、セラミック、絶縁性の樹脂などを材料とし、底板および側壁を備えている。
【０１１９】
パッケージング用基板１６０は、例えば、セラミック、絶縁性の樹脂、金属材料のリードフレームなどを材料とする蓋体である。パッケージング用基板１６０の内表面の一部には、凹部１６７が形成されている。凹部１６７は、上記バイパスキャパシタを構成する高誘電率膜１１４及び接地導体層１１５のパターンに合わせて形成されている。
【０１２０】
接地導体層１６２は、パッケージング用基板１６０の内面上であって、凹部１６７の内部領域および凹部１６７の一部外部領域に、形成された第２導体層である。ここで、接地導体層１６２は、接地導体層１１５と凹部１６７内で接合されており、裏面電極１１３とは接しておらず絶縁されている。接地導体層１６２は、例えば、チタン（Ｔｉ）と金（Ａｕ）などからなる。また、接地導体層１６２は、パッケージング用基板１６０と電気的に接続させるための所望のパターニングがなされている。
【０１２１】
なお、接地導体層１１５は形成されなくてもよく、接地導体層１６２が高誘電率膜１１４と直接接合している構造であってもよい。この場合、基板１０１の直下に形成されるＭＩＭ型のキャパシタは、裏面電極１１３、高誘電率膜１１４及び接地導体層１６２のサンドイッチ構造により形成される。
【０１２２】
バイアス電極１６１は、パッケージング用基板１６０の内面上であって、凹部１６７の一部外部領域に形成された第３導体層であり、基板１０１の裏面に直流のバイアス電圧を印加するための配線として機能する。さらに、バイアス電極１６１は、接地導体層１６２と絶縁され、裏面電極１１３と凹部１６７の領域外で接合されることにより電気導通されている。例えば、図１０（ｂ）に記載されたレイアウトでは、バイアス電極１６１と接地導体層１６２とは、パッケージング用基板１６０の内面上で交差しないように形成されている。
【０１２３】
また、バイアス電極１６１は、パッケージング用基板１６０と電気的に接続させるための所望のパターニングがなされている。
【０１２４】
なお、図１０（ｂ）に記載されたバイアス電極１６１は、半導体ダイの左右両側、つまり、複数箇所に形成されているが、片方のみ形成されていてもよい。
【０１２５】
パッケージとしての外部端子は、パッケージング用基板１６０にスルーホール１２２を形成して、パッケージング用基板１６０の外表面にパッケージング用基板裏面電極１２３を形成することにより実現される。
【０１２６】
なお、パッケージング用蓋１１６とパッケージング用基板１６０が加熱接着される際に、バイアス電極１６１と半導体ダイの裏面電極１１３とを接合してもよい。
【０１２７】
上記構造では、半導体ダイをワイヤボンディング実装し、基板１０１の裏面とパッケージング用基板１６０の凹部との間にバイパスキャパシタを備えたバイアス印加構造を有する。この構造によれば、バイパスキャパシタをパッケージの外付けで実装して使用する場合に比べて、実装面積の低減と、部品点数の削減による低コスト化が実現できる。
【０１２８】
なお、パッケージング用蓋１１６は、半導体を基材として形成されていてもよい。これにより、バイパスキャパシタを有する上記半導体ダイが実装されたウェハ状のパッケージング用基板１６０と、半導体からなりパッケージ加工されたウェハとを、ウェハレベルで貼り合せる。その後、ダイシングレーンに応じて個々のパッケージにダイシングカットする。本方法によれば、ウェハレベルでの工程が多く、個片レベルでの工程が少ないので、簡素化され低コスト化された量産工程を実現することが可能となる。
【０１２９】
上記構造により、基板バイアス電圧印加用の配線に寄生インダクタンスが存在しても基板直下に形成されたバイパスキャパシタにより不要な高周波成分が、基板の直下にて排除される。よって、高周波出力、及び出力電力の線形性を向上させることが可能となる。
【０１３０】
以上、本発明の半導体装置について、実施の形態に基づいて説明してきたが、本発明に係る半導体装置は、上記実施の形態に限定されるものではない。実施の形態１〜４及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜４及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。
【０１３１】
例えば、実施の形態２〜４に係る半導体装置２０、３０及び４０を、実施の形態１に係る第１の変形例を示す半導体装置に適用してもよい。つまり、図６（ａ）に記載された前段高周波増幅器１４４、最終段電力増幅器１４５及び低雑音増幅器１４８が、半導体装置２０〜４０のいずれかを含む形態においても、実施の形態１に係る第１の変形例を示す半導体装置と同様の効果を奏する。
【０１３２】
また、実施の形態４に係る半導体装置４０において、パッケージング用基板１６０の内面上に凹部１６７が形成されていなくてもよい。この場合、パッケージング用基板１６０の底面に形成されたバイアス電極１６１の膜厚と、高誘電率膜１１４、接地導体層１１５及び１６２の合計膜厚とを同程度に調整することにより、本発明の半導体装置と同様の機能を有することが可能となる。ここで、裏面電極１１３とバイアス電極１６１とは電気接続され、バイアス電極１６１と接地導体層１１５及び１６２とは電気絶縁されている。
【産業上の利用可能性】
【０１３３】
本発明は、III−Ｖ族窒化物半導体を実装する場合に有用であり、特に、小型、低コスト、高性能が要求されるＧａＮ系パワーデバイスに用いるのに最適である。
【図面の簡単な説明】
【０１３４】
【図１】（ａ）は、本発明の実施の形態１に係る半導体装置の構造を示す上面透視図である。（ｂ）は、図１（ａ）のＡ−Ａ’線に沿って切断した構造断面図である。
【図２】図１（ａ）のＢ−Ｂ’線に沿って切断した構造断面図である。
【図３】図１（ａ）のＣ−Ｃ’線に沿って切断した構造断面図である。
【図４】（ａ）は、本発明の半導体装置の有するマルチフィンガ型トランジスタチップの構成を示す上面図である。（ｂ）は、本発明の半導体装置の有するＴ字ゲート引出し型トランジスタチップの構成を示す上面図である。
【図５】（ａ）は、本発明の半導体装置の等価回路図である。（ｂ）は、従来の半導体装置の等価回路図である。
【図６】（ａ）は、本発明の実施の形態１に係る第１の変形例を示す半導体装置の機能ブロック図である。（ｂ）は、電力モニタ部の回路構成図である。
【図７】本発明の実施の形態２に係る半導体装置の構造断面図である。
【図８】（ａ）は、本発明の実施の形態２に係る半導体装置の有するマルチフィンガ型トランジスタチップの構成を示す上面図である。（ｂ）は、本発明の実施の形態２に係る半導体装置の有するＴ字ゲート引出し型トランジスタチップの構成を示す上面図である。
【図９】本発明の実施の形態３に係る半導体装置の構造断面図である。
【図１０】（ａ）は、図１０（ｂ）のＢ−Ｂ’線に沿って切断した構造断面図である。（ｂ）は、本発明の実施の形態４に係る半導体装置の構造を示す上面透視図である。
【図１１】従来のバイアホール（基板貫通孔）構造を有する半導体装置の構造断面図である。
【図１２】従来の半導体装置についての飽和出力電力等の基板バイアス電圧依存性を示すグラフである。
【符号の説明】
【０１３５】
１０、２０、３０、４０    半導体装置
１０１    基板
１０２    バッファ層
１０３    チャネル層
１０４    ショットキー層
１０５    導電層
１０６、１１１、１３１    絶縁層
１０７    ソース電極
１０８    ドレイン電極
１０９    ゲート電極
１１０    バンプ
１１３    裏面電極
１１４    高誘電率膜
１１５、１１８、１３２、１６２    接地導体層
１１６    パッケージング用蓋
１１７、１６７    凹部
１１９、１６１    バイアス電極
１２０    パッケージング用基板
１２１    パッケージング用基板上電極
１２２    スルーホール
１２３    パッケージング用基板裏面電極
１２４    スイッチ
１２７    ゲートパッド
１２８    ソースパッド
１２９    ドレインパッド
１３０     貫通孔
１３３    受動素子回路
１３４    ＲＦ部
１３５    ＩＦ信号処理部
１３７    アンテナ
１３９    フロントエンド部
１４０    送信部
１４１    受信部
１４２    電力モニタ部
１４３    フィードバック制御部
１４４    前段高周波増幅器
１４５    最終段電力増幅器
１４６    方向性結合器
１４７    検波ダイオード
１４８    低雑音増幅器
１４９    ベースバンド部
１５０    ＣＰＵメモリ部
１５１    電源部
１５２    ソース電極用パッド
１５３    ゲート電極用パッド
１５４    ドレイン電極用パッド
１５５、１５６、１５７    ボンディングワイヤ
１５８、１５９    パッケージング用基板上電極
１６０    パッケージング用基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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