(57)【要約】【課題】    新規なフィン形電界効果トランジスタの製造方法を提供する。【解決手段】    支持基板上方に頂部水平面と垂直側面を有し、第１の方向に延在するフィン型シリコン領域を形成し、フィン型シリコン領域上に、第１の方向とは異なる第２の方向に延在するダミーゲート電極を形成し、ダミーゲート電極、フィン型シリコン領域を埋め込む第１の絶縁膜を形成し、ダミーゲート電極が露出するまで第１の絶縁膜を研磨し、ダミーゲート電極の頂部と垂直部の少なくとも一部とを除去してフィン型シリコン領域表面を露出するトレンチを形成し、トレンチ内でフィン型シリコン領域表面上にゲート電極構造を形成する。【選択図】  図２
2010153689.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上方に頂部水平面と垂直側面を有し、第１の方向に延在するフィン型シリコン領域を形成し、
前記フィン型シリコン領域上に、前記第１の方向とは異なる第２の方向に延在するダミーゲート電極を形成し、
前記ダミーゲート電極、前記フィン型シリコン領域を埋め込む第１の絶縁膜を形成し、
前記ダミーゲート電極が露出するまで前記第１の絶縁膜を研磨し、
前記ダミーゲート電極の頂部と垂直部の少なくとも一部とを除去して前記フィン型シリコン領域表面を露出するトレンチを形成し、
前記トレンチ内で前記フィン型シリコン領域表面上にゲート電極構造を形成する、
半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜表面と前記ゲート電極構造頂面とが面一である請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲート電極を形成する前に、前記フィン型シリコン領域頂部表面を覆う絶縁キャップ層を形成し、前記ダミー電極構造を形成する際前記キャップ層もパターニングする、
請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲート電極を形成した後、両側の前記フィン型シリコン領域側面にソース／ドレイン領域を形成する、
請求項１〜３のいずれか1項記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極構造を形成した後、前記第１の絶縁膜を除去し、
前記ゲート電極構造両側の前記フィン型シリコン領域側面にソース／ドレイン領域を形成する、
請求項１〜３のいずれか1項記載の半導体装置の製造方法。
【請求項６】
前記ソース／ドレイン領域形成後、前記ゲート電極構造、前記フィン型シリコン領域を覆う第２の絶縁膜を形成し、
前記ゲート電極構造頂面が露出するまで前記第２の絶縁膜を研磨する、
請求項５記載の半導体装置の製造方法。
【請求項７】
前記ソース／ドレイン領域を形成する際、
エクステンション領域形成用の斜めイオン注入を行ない、
垂直面上に絶縁サイドウォールスペーサを形成し、
低抵抗領域形成用の斜めイオン注入を行なう、
請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記ソース／ドレイン領域を形成した後、前記ソース／ドレイン領域表面にシリサイド層を形成する、
請求項４〜７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
支持基板と、
前記支持基板上方に形成され、頂部平坦面、垂直側面を有するフィン形シリコン領域と、
前記フィン型シリコン領域中間部の頂部平坦面上に形成された絶縁キャップ層と、
前記フィン型シリコン領域中間部の垂直側面、前記キャップ層の側面、上面を覆って形成されたゲート電極構造と、
前記ゲート電極構造の両側の前記フィン型シリコン領域側面に形成されたソース／ドレイン領域と、
前記フィン型シリコン領域、前記キャップ層、前記ゲート電極構造を囲み、前記ゲート電極構造の頂面と面一の表面を有する絶縁膜と、
を有する半導体装置。
【請求項１０】
前記ゲート電極構造下部に連続し、前記支持基板表面方向に沿う部分を有するダミーゲート電極と、
前記フィン型シリコン領域、前記ゲート電極構造の垂直側面上に形成された絶縁サイドウォールスペーサと、
をさらに有する、請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法と半導体装置に関し、特にフィン形構造を持つ電界効果トランジスタを含む半導体装置の製造方法と半導体装置に関する。
【背景技術】
【０００２】
フィン形構造を持つ電界効果トランジスタの開発が行なわれている。フィン形構造を持つ電界効果トランジスタとは、一般的にＦｉｎ−ＦＥＴまたはダブルゲートＦｉｎ−ＦＥＴと呼ばれ、基板の表面に対してチャネルの面が垂直になっている３次元型の電界効果トランジスタであって、基板の面に対して垂直な薄い壁（フィン）状の突起があり、フィンの両側面上にゲート絶縁膜、ゲート電極が形成され、ゲート両側のフィンにソース／ドレイン領域が形成されている構造を有する。
【０００３】
フィン形構造を持つ電界効果トランジスタは、チャネル面を基板表面に垂直に配置するため、基板上の占有面積を低減でき、誘電体分離を容易とし、微細化、高速動作化に対する適応性が高い。絶縁膜上にシリコン層を配置したＳＯＩ（semiconductor on insulator)基板のシリコン層上に酸化膜や、酸化膜／窒化膜積層等のキャップ層を設け、パターニングしてシリコンのフィンを形成する。フィン表面に酸化シリコン、窒化酸化シリコン等のゲート絶縁膜を形成した後、ポリシリコン層を堆積し、パターニングして絶縁ゲート電極を形成する。ゲート電極両側のフィン領域をドープしてソース／ドレイン領域を形成すれば、基本的なＦＥＴ構造を形成できる。
【０００４】
フィン形電界効果トランジスタ（ＦＥＴ）の構成例を、図５に示す。図５において、ＳＯＩ基板のシリコン層をパターニングして、フィン５１とその両側で幅を広げたコンタクト領域５２，５３が形成される。シリコン層の上にはキャップ層６１が残る。フィン側壁に一旦犠牲酸化膜を形成し除去した後、ゲート絶縁膜６２を酸化、窒化などにより形成する。基板上にポリシリコン層を堆積し、パターニングしてゲート電極７１を形成する。ゲート電極７１の端部には幅を広げたコンタクト領域７２が形成される。イオン注入などで不純物を添加してソース／ドレイン領域を形成する。層間絶縁膜でトランジスタ構造を埋め込んだ後、コンタクト領域に達するコンタクトホールを開口し、タングステンプラグ等の導電性プラグ８０をコンタクトホール内に埋め込む。ゲート電極をポリシリコン層とシリサイド層の積層とすること、メタルゲート電極を採用することによりゲート抵抗を低減化することもできる。
【０００５】
フィン形ＦＥＴのチャネルは、ゲート絶縁膜を介してゲート電極と対向する側面に形成される。チャネル長は、ゲート電極の幅で決定される。チャネル幅はフィンの高さで決定される。フィンの長さはプロセス精度などによって決定される。幅狭のソース／ドレインの引き出し部は、ソース／ドレインの抵抗を高くし易い。フィンの端部を拡げず、フィンを切断して金属層を埋め込み、ショットキコンタクトを形成する提案もある。
【０００６】
ゲート電極と半導体基板が広い面積で対向すると、ゲート電極の寄生容量を大きくし、高速動作の妨げとなる。ゲート電極の寄生容量を小さくするには、半導体基板とゲート電極の対向面積を小さくすることが望ましい。
【０００７】
ゲート電極が半導体基板と広い面積で対向しない構成も提案されている。この方法では、ハードマスクを用いてＳｉフィンをエッチングする。ハードマスク、Ｓｉフィンを酸化膜ライナ、窒化膜ライナで覆った後、絶縁膜で埋め込む。窒化膜ライナが露出するまで化学機械研磨（ＣＭＰ）を行い、絶縁膜の一部厚さをエッチバックして絶縁膜上面を窒化膜ライナより下方に下げる。基板対向部分を残して両ライナをエッチングしてトレンチを形成し、露出したＳｉフィン表面にゲート絶縁膜を形成し、ポリシリコンゲート電極層をトレンチに埋め込む。平坦化してハードマスクを露出する。上面を引き下げられた絶縁膜上には広くポリシリコンゲート電極層が残る。メタルゲート電極層を形成し、その上にゲートエッチングマスクを形成する。ゲートエッチングマスクを用いて、メタルゲート電極層、ポリシリコンゲート電極層をエッチングして、ゲート電極をパターニングする。エッチングで形成された、Ｓｉフィンと絶縁膜の間の空間を介して、ポリシリコンゲート電極層に不純物をイオン注入する。
【０００８】
【特許文献１】特開２００２−２８９８７１号公報
【特許文献２】特開２００５−１５０７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の１目的は、新規なフィン形電界効果トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の１観点によれば、
支持基板上方に頂部水平面と垂直側面を有し、第１の方向に延在するフィン型シリコン領域を形成し、
前記フィン型シリコン領域上に、前記第１の方向とは異なる第２の方向に延在するダミーゲート電極を形成し、
前記ダミーゲート電極、前記フィン型シリコン領域を埋め込む第１の絶縁膜を形成し、
前記ダミーゲート電極が露出するまで前記第１の絶縁膜を研磨し、
前記ダミーゲート電極の頂部と垂直部の少なくとも一部とを除去して前記フィン型シリコン領域表面を露出するトレンチを形成し、
前記トレンチ内で前記フィン型シリコン領域表面上にゲート電極構造を形成する、
半導体装置の製造方法
が提供される。
【発明の効果】
【００１１】
寄生容量が小さく、寸法精度の高いゲート電極を備えたフィン形トランジスタを製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して実施例による半導体装置の製造方法を説明する。
【００１３】
図１ＡＰ〜１ＨＰは実施例１によるフィン形トランジスタの製造方法の主要工程を示すＳＯＩ基板の平面図、図１ＡＸ〜１ＨＸは同ＳＯＩ基板のＸ−Ｘ方向に沿う断面図、図１ＡＹ〜１ＨＹは同ＳＯＩ基板のＹ−Ｙ方向に沿う断面図である。図番中のＰは平面図、ＸはＸ−Ｘ方向に沿う断面図、ＹはＹ−Ｙ方向に沿う断面図を表わす。
【００１４】
図１ＡＰ，１ＡＸ，１ＡＹに示すように、フィン形半導体領域を形成する。ＳＯＩ基板を用いてｎ型ＭＯＳＦＥＴを形成する場合を例にとって説明する。ｐＭＯＳＦＥＴの場合は導電型を反転する。ＳＯＩ基板は、平坦表面を有する支持半導体基板１１の上に酸化シリコン層１２が配置され、その上にｐ型シリコン層（ｐ型ＭＯＳＦＥＴの場合はｎ型シリコン層）１３が配置されている。シリコン層１３の厚さが作成するフィンの高さ４０ｎｍ〜６０ｎｍに一致する場合を例として説明する。
【００１５】
ｐ型シリコン層１３の上に酸化シリコン膜１４を、熱酸化または熱ＣＶＤにより、厚さ２０ｎｍ〜５０ｎｍ程度形成する。酸化シリコン層１４は、エッチングにおいてハードマスクとして機能し、その後は、フィン形シリコン領域のキャップ層として機能する。キャップ層１４の上にフィンの平面形状を画定するレジストパターンＲＰ１をホトリソグラフィまたは電子線リソグラフィにより形成する。レジストパターンＲＰ１は、例えばフィン幅２０ｎｍ〜３０ｎｍ、フィン長さ数百ｎｍを画定する。フィン形状の寸法は、これらに限らない。
【００１６】
プレーナ構造のＳＯＩ型ＭＯＳＦＥＴの場合、最適フィン幅は、不純物濃度で多少変化するが、シリコンチャネルの厚さがゲート長の１／３以下の時ＭＯＳＦＥＴは完全空乏動作を示し、シリコンチャネルの厚さがゲート長の１／３を超える時ＭＯＳＦＥＴは部分完全空乏動作を示すと言われる。完全空乏動作は、短チャネル効果を抑制し、トランジスタのオフリーク電流を小さくして電力消費を低減するのに適している。完全空乏動作をさせる場合、チャネル長が３０ｎｍであると、チャネル厚さ１０ｎｍ以下となる。フィン形ＭＯＳＦＥＴの場合はフィン両側面にチャネルが形成されるので、フィン幅はチャネル厚さの２倍となる。すなわち、フィン幅がゲート長の２／３を超える時ＭＯＳＦＥＴは部分完全空乏動作を示すことになる。ゲート長４５ｎｍの場合、完全空乏動作をさせるフィン幅は３０ｎｍ以下、ゲート長３０ｎｍの場合、完全空乏動作をさせるフィン幅は２０ｎｍ以下となる。
【００１７】
レジストパターンＲＰ１をエッチングマスクとして、例えばＣ４Ｆ６／ＣＯ／Ａｒ／Ｏ２の混合ガスをエッチャントとしたリアクティブイオンエッチング（ＲＩＥ）により、キャップ層をパターニングし、例えばＨＢｒ／Ｏ２の混合ガスをエッチャントとしたＲＩＥによりシリコン層をパターニングする。ほぼ垂直な側面を有するシリコンフィン領域１３が形成される。レジストパターンＲＰ１は、ハードマスク形成後に除去しても、エッチング中に消滅しても、エッチング後も残っている場合はエッチング工程後に除去してもよい。図２Ａは、パターニングされたフィン構造を概略的に示す。シリコンフィン領域１３の上面がキャップ層１４で覆われている。
【００１８】
図１ＢＰ，１ＢＸ，１ＢＹに示すように、フィンを覆って、基板全面上にダミーゲート電極層を堆積し、レジストパターンを用いてパターニングする。ダミーゲート電極層は、キャップ層とは異なるエッチング特性を有する絶縁材料で形成する。例えば、ジクロルシランとアンモニアをソースガスとした熱ＣＶＤ（化学気相堆積）により、窒化シリコン膜１６を厚さ２０ｎｍ〜５０ｎｍ程度等方的に堆積する。窒化シリコン膜１６上に、シリコンフィン１３を横断するように、レジストパターンＲＰ２を形成する。レジストパターンの平面形状は、ダミーゲート電極の平面形状を画定する。ゲート電極は、ダミーゲート電極の頂部水平部分、垂直部分を置換して形成される。レジストパターンＲＰ２の幅は、チャネル長を画定する。レジストパターンＲＰ２の幅は、例えば３０ｎｍ〜４５ｎｍである。レジストパターンＲＰ２の長さは、フィン幅より大であれば、特に制限されない。
【００１９】
レジストパターンＲＰ２をマスクとして、例えばＣＨ２Ｆ２／Ａｒ／Ｏ２の混合ガスをエッチャントとしたＲＩＥにより、窒化シリコン膜１６をパターニングする。必要に応じてエッチャントガスを変更し、酸化シリコンのキャップ層１４もパターニングする。その後、レジストパターンＲＰ２は除去する。図２Ｂは、レジストパターンＲＰ２を除去した状態の構造を概略的に示す。シリコンフィン領域１３の側面、キャップ層１４の側面、上面を横断してダミーゲート電極１６が形成されている。
【００２０】
図１ＣＰ，１ＣＸ，１ＣＹに示すように、シリコンフィン領域１３に対してエクステンション領域Ｅｘｔ形成用のイオン注入を行なう。ｎ型ＭＯＳＦＥＴの場合は、例えば、ｎ型不純物としてＡｓを加速エネルギ４ｋｅＶ、ドーズ量１Ｅ１５（１×１０１５を表わす）ｃｍ−２、注入角度基板法線から１０度〜２０度の複数方向、で注入する。シリコンフィン領域１３上面は酸化シリコンのキャップ層１４で覆われているので、不純物はフィン側面に注入される。ｐ型ＭＯＳＦＥＴの場合は、ｐ型不純物Ｂを加速エネルギ０．６ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２でイオン注入する。なお、エクステンション領域は必須構成要件ではない。
【００２１】
図１ＤＰ，１ＤＸ，１ＤＹに示すように、基板上に絶縁膜を堆積し、異方性エッチングにより平坦部上から除去してサイドウォールスペーサ１８を形成する。例えば、シランと酸素をソースガスとした熱ＣＶＤによって酸化シリコン膜を厚さ５ｎｍ〜２０ｎｍ程度堆積し、異方性エッチングをＣ４Ｆ６／ＣＯ／Ａｒ／Ｏ２の混合ガスをエッチャントとしたＲＩＥで行なう。３次元構造の垂直面、すなわち図１ＤＰに示すようにダミーゲート電極１６の側面、シリコンフィン領域１３の側面の上にサイドウォールスペーサ１８が残る。エクステンション領域を省略した時は、サイドウォールスペーサも省略できる。
【００２２】
ソース／ドレイン領域の低抵抗拡散領域Ｄｉｆ用のイオン注入を行なう。ｎ型ＭＯＳＦＥＴの場合、例えば、ｎ型不純物としてＡｓを、加速エネルギ２５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２、注入角度１０度〜２０度でイオン注入する。ｐ型ＭＯＳＦＥＴの場合は、ｐ型不純物ＢＦ２を加速エネルギ１５ｋｅＶ、ドーズ量３Ｅ１５〜５Ｅ１５ｃｍ−２、注入角度１０度〜２０度でイオン注入する。イオン注入後、例えば１０５０℃のスパイクアニールを行い、不純物を活性化する。
【００２３】
必要に応じて、Ｎｉ、Ｃo等のシリサイド反応可能な金属層を基板上に堆積し、アニール処理を行なってシリコン表面上にシリサイド層ＳＬを形成する。ＮｉＳｉの場合、アニール温度は約４５０℃である。シリコンフィンのソース／ドレイン領域上面上にシリサイド層ＳＬが形成される。サイドウォールスペーサ１８に覆われたソース／ドレイン領域の側面には、シリサイド層ＳＬは形成されない。以後、加熱工程の温度は制限される。
【００２４】
図１ＥＰ，１ＥＸ，１ＥＹに示すように、基板全面上に酸化シリコン膜などの絶縁膜２０を堆積し、ＣＭＰを行なって表面を平坦化すると共に、ダミーゲート電極１６の頂部表面を露出する。図２Ｃは、ＣＭＰ後の半導体基板の外観を概略的に示す。絶縁膜２０表面内に、サイドウォールスペーサ１８によって囲まれたダミーゲート電極１６が露出している。
【００２５】
図１ＦＰ，１ＦＸ，１ＦＹに示すように、熱燐酸を用いて窒化シリコンのダミーゲート電極１６をエッチングする。エッチングは、ダミーゲート電極１６の底部水平部分を残すようにして終了させる。絶縁膜２０の表面から深さ方向に、延在するトレンチＴが形成される。トレンチＴ内でダミーゲート電極１６に覆われていたシリコンフィン（チャネル領域）表面が露出する。トレンチＴの側方はサイドウォールスペーサ１８、シリコンフィン領域１３で囲まれている。
【００２６】
図１ＧＰ，１ＧＸ，１ＧＹに示すように、２７０℃程度の基板温度で、オゾン（Ｏ３）を用いた酸化処理により、露出したシリコンフィン領域表面に、厚さ０．５ｎｍ〜０．７ｎｍ程度の酸化シリコン膜を形成する。続いて、ハイｋ絶縁膜を堆積する。例えば２７０℃程度の基板温度で、テトラターシャルブトキシハフニウム（ＨＴＢ、Ｈｆ（ｔ−ＯＣ４Ｈ９）４）とＳｉ２Ｈ６との混合ガスを流して、厚さ１．５ｎｍ〜２．０ｎｍ程度のＨｆＳｉＯ膜を堆積させる。さらに窒素ガスプラズマ中で窒化させＨｆＳｉＯＮ膜を形成してもよい。酸化シリコン膜とハイｋ膜の積層によるゲート絶縁膜２１が形成される。なお、ハイｋ膜として、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜の代わりに、ＨｆＯ２膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＬａＯ２膜、ＬａＳｉＯ膜、ＬａＡｌＯ膜等を形成してもよい。
【００２７】
ゲート絶縁膜２１の上に、スパッタリングによりＴｉＮ膜、Ｗ膜を堆積し、ゲート電極２２を形成する。ＴｉＮ膜は、ＡｒとＮ２の混合ガス雰囲気中でＴｉターゲットをスパッタリングすることで厚さ５ｎｍ〜３０ｎｍ程度形成する。Ｗ膜は、Ａｒ雰囲気中でＷターゲットをスパッタリングして厚さ１０ｎｍ〜５０ｎｍ程度形成し、トレンチを埋め戻す。ＴｉＮ／Ｗ構造のメタルゲート電極２２が成膜される。絶縁膜２０上の不要金属層はＣＭＰで除去する。このようにして、ゲート絶縁膜２１とゲート電極２２を積層したゲート電極構造Ｇが形成される。この状態の外観は、再び図２Ｃに示すものとなる。
【００２８】
図１ＨＰ，１ＨＸ，１ＨＹに示すように、基板上に酸化シリコン膜等の層間絶縁膜２４を堆積し、コンタクトホールをエッチングしてゲート電極２２、ソースドレイン領域Ｓ／Ｄ表面を露出し、導電性プラグ２６を埋め込む。導電性プラグは、例えばＴｉＮ膜とＷ膜の積層で形成する。図２Ｄは、導電性プラグ２６を形成した状態の外観を概略的に示す。
【００２９】
本実施例によれば、シリコンフィンの表面にゲート電極構造と同一形状のダミーゲート電極を形成し、ソース／ドレイン領域を形成する。下地上に独立して立ち上がっているシリコンフィン領域に対してソース／ドレイン領域形成のイオン注入工程を行うことができ、自由度が高い。ダミーゲート電極を包む絶縁膜を形成後、ダミーゲート電極を除去して、トレンチを埋め込んでゲート電極構造を形成するので、ゲート電極構造を高精度にすることができる。
【００３０】
図３ＡＰ〜３ＨＰは実施例２によるフィン形トランジスタの製造方法の主要工程を示すＳＯＩ基板の平面図、図３ＡＸ〜３ＨＸは同ＳＯＩ基板のＸ−Ｘ方向に沿う断面図、図３ＡＹ〜３ＨＹは同ＳＯＩ基板のＹ−Ｙ方向に沿う断面図である。
【００３１】
図３ＡＰ，３ＡＸ，３ＡＹに示すように、レジストパターンＲＰ１を用いて、キャップ層１４を備えたフィン形シリコン領域１３を形成する。図１ＡＰ，１ＡＸ，１ＡＹに示す工程と同様の工程である。以下実施例１と同様の工程は、適宜説明を省略する。
【００３２】
図３ＢＰ，３ＢＸ，３ＢＹに示すように、フィン形シリコン領域１３上にダミーゲート電極１６を形成する。図１ＢＰ，１ＢＸ，１ＢＹに示す工程と同様の工程である。
【００３３】
図３ＣＰ，３ＣＸ，３ＣＹに示すように、基板全面上に酸化シリコン膜などのダミー絶縁膜２８を堆積し、ＣＭＰを行なって表面を平坦化すると共に、ダミーゲート電極１６の頂部表面を露出する。図１ＥＰ，１ＥＸ，１ＥＹに示す工程と同様の工程であるが、サイドウォールスペーサ、ソース／ドレイン領域は未だ形成されておらず、絶縁膜２０の代わりにダミー絶縁膜２８が形成される。ダミー絶縁膜２８はその後除去される膜である。
【００３４】
図３ＤＰ，３ＤＸ，３ＤＹに示すように、熱燐酸を用いて窒化シリコンのダミーゲート電極１６をエッチングする。ダミー絶縁膜２８内にトレンチが形成される。図１ＦＰ，１ＦＸ，１ＦＹに示す工程と同様の工程である。
【００３５】
図３ＥＰ，３ＥＸ，３ＥＹに示すように、ダミー絶縁膜２８で囲まれたトレンチ内にゲート絶縁膜２１、ゲート電極２２を含むゲート電極構造Ｇを形成する。図１ＧＰ，１ＧＸ，１ＧＹに示す工程同様の工程である。
【００３６】
図３ＦＰ，３ＦＸ，３ＦＹに示すように、ダミー絶縁膜２８を除去する。酸化シリコンのダミー絶縁膜の場合は、希弗酸でエッチングする。ゲート電極構造を形成したシリコンフィンが露出する。図１ＣＰ，１ＣＸ，１ＣＹに示す構造同様の構造であるが、ダミーゲート電極１６の代わりに、ゲート電極構造Ｇが形成されている。ゲート電極構造Ｇ両側のシリコンフィン領域に、エクステンション領域用のイオン注入を行なう。図１ＣＰ，１ＣＸ，１ＣＹに示す工程同様の工程である。
【００３７】
図３ＧＰ，３ＧＸ，３ＧＹに示すように、絶縁膜を堆積し、異方性エッチングにより平坦部上から除去してサイドウォールスペーサ１８を形成する。続いて、ソース／ドレインの低抵抗領域Ｄｉｆ用のイオン注入を行なう。必要に応じてシリサイド層ＳＬを形成する。図１ＤＰ，１ＤＸ，１ＤＹに示す工程同様の工程である。
【００３８】
図３ＨＰ，３ＨＸ，３ＨＹに示すように、絶縁膜２０を堆積し、ＣＭＰで平坦化してゲート電極２２の頂部表面を露出する。結果として得られる構造は、図１ＧＰ，１ＧＸ，１ＧＹに示す工程後に得られる構造と同様となる。その後、図１ＨＰ，１ＨＸ，１ＨＹに示す層間絶縁膜形成工程、導電性プラグ形成工程を行って各電極を層間絶縁膜表面に引き出す。
【００３９】
本実施例によれば、ゲート電極形成時には不純物注入領域、シリサイド層は形成されておらず、加熱工程の温度制限が大幅に緩和される。１０００℃以上の高温プロセスを行なうことが可能となる。例えば、ゲート絶縁膜形成後に、１０００℃、５秒程度のアニールを行って、ゲート絶縁膜を高品質化することができる。
【００４０】
図４Ａは、フィン形ＣＭОＳ半導体装置の構成例を示す。ｎチャネルＭＯＳトランジスタｎＭＯＳおよびｐチャネルＭＯＳトランジスタｐＭＯＳは、基本的に実施例１または実施例２の構造を有し、導電型が逆である。両トランジスタのゲート電極は接続され、入力信号Ｖｉｎが印加される。ｎＭＯＳトランジスタのソースは接地され、ｐＭＯＳトランジスタのソースは電源電圧に接続される。ｎＭＯＳトランジスタのドレインとｐＭＯＳトランジスタのドレインは相互接続され、出力電圧Ｖｏｕｔを供給する。
【００４１】
図４Ｂは、図４Ａに示すフィン形半導体装置の等価回路図である。ｎＭＯＳトランジスタとｐＭＯＳトランジスタが直列接続され、ゲートが相互接続されている。入力信号Ｖｉｎがゲートに入力され、出力が相互接続点から供給される。
【００４２】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ゲート電極は、ＴａＮ，ＴａＣ，ＴａＣＮ，ＴａＣＮＯ，ＴａＳｉ，ＴａＳｉＮ，ＴａＡｌＮ，ＴｉＳｉ，ＴｉＡｌＮ，ＭｏＮ，ＭｏＡｌＮとＷの積層あるいはＳｉとの積層としてもよい。また、ｎＭＯＳトランジスタとｐＭＯＳトランジスタでゲート電極に異なる材料を使ってもよい。絶縁膜として、酸化シリコンに代え、ポーラスシリカ等の酸化シリコンより低い誘電率を有する低誘電率絶縁膜を用いることができる。その他、種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４３】
【図１−１】と、
【図１−２】と、
【図１−３】と、
【図１−４】図１ＡＰ〜１ＨＰは実施例１によるフィン形半導体装置の製造方法の主要工程を示す半導体基板の平面図、図１ＡＸ〜１ＨＸはＸ−Ｘ方向に沿う半導体基板の断面図、１ＡＹ〜１ＨＹはＹ−Ｙ方向に沿う半導体基板の断面図である。
【図２】図２Ａ〜２Ｄは実施例１の製造方法における幾つかの時点における半導体装置の構成を概略的に示す斜視図である。
【図３−１】と、
【図３−２】と、
【図３−３】と、
【図３−４】図３ＡＰ〜３ＨＰは実施例２によるフィン形半導体装置の製造方法の主要工程を示す半導体基板の平面図、図３ＡＸ〜３ＨＸはＸ−Ｘ方向に沿う半導体基板の断面図、３ＡＹ〜３ＨＹはＹ−Ｙ方向に沿う半導体基板の断面図である。
【図４】図４Ａ，４ＢはＣＭＯＳ構成を有する半導体装置の外観を示す斜視図、及び等価回路図である。
【図５】従来技術によるフィン形半導体装置の構成を概略的に示す斜視図である。
【符号の説明】
【００４４】
１１    支持半導体基板、
１２    酸化シリコン層、
１３    シリコンフィン領域、
１４    キャップ層、
１６    窒化シリコン膜（ダミーゲート電極）、
１８    サイドウォールスペーサ、
２０    絶縁膜、
２１    ゲート絶縁膜、
２２    ゲート電極、
２４    層間絶縁膜、
２６    導電性プラグ、
ＲＰ    レジストパターン、
ＳＬ    シリサイド層。
【図１−１】
2010153689.tif 000003
【図１−２】
2010153689.tif 000004
【図１−３】
2010153689.tif 000005
【図１−４】
2010153689.tif 000006
【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図４】
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【図５】
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