(57)【要約】【課題】従来の半導体装置では、電源スイッチ回路の回路規模が大きくなる問題があった。【解決手段】本発明にかかる半導体装置は、グローバル電源配線とローカル電源配線との導通状態を制御信号に応じて制御するスイッチトランジスタと、制御信号を遅延させて後段に接続されるスイッチトランジスタに伝達する遅延回路と、を備える複数のスイッチセルを有する半導体装置であって、外部から制御信号を受け、直列に接続された遅延回路により制御信号を伝達し、スイッチトランジスタを順次導通させるチェーン部と、チェーン部の最終段に配置されるスイッチセルを介して制御信号が与えられ、並列に接続された遅延回路により制御信号を複数の系列に分配し、分配された制御信号によりスイッチトランジスタを並列して導通させるツリー部と、を有する。【選択図】図４
2010153535.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路領域に対して電源を供給するグローバル電源配線と前記複数の回路領域のうち１つの回路領域に前記電源を供給するローカル電源配線との導通状態を制御信号に応じて制御するスイッチトランジスタと、
前記制御信号を遅延させて後段に接続される前記スイッチトランジスタに伝達する遅延回路と、を備える複数のスイッチセルを有する半導体装置であって、
外部から前記制御信号を受け、直列に接続された前記遅延回路により前記制御信号を伝達し、前記スイッチトランジスタを順次導通させるチェーン部と、
前記チェーン部の最終段に配置される前記スイッチセルを介して前記制御信号が与えられ、並列に接続された前記遅延回路により前記制御信号を複数の系列に分配し、分配された前記制御信号により前記スイッチトランジスタを並列して導通させるツリー部と、
を有する半導体装置。
【請求項２】
前記ツリー部は、並列に接続された前記遅延回路の後段に直列に接続された前記遅延回路を有する請求項１に記載の半導体装置。
【請求項３】
前記遅延回路は、グローバル電源配線から電源の供給を受ける請求項１又は２に記載の半導体装置。
【請求項４】
前記グローバル電源配線は、前記半導体装置内に設けられる回路全体に対する電源配線と接地配線のいずれか一方として用いられ、
前記ローカル電源配線は、前記半導体装置内に設けられる回路のうち部分的な回路に対する電源配線と接地配線のいずれか一方として用いられる請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
複数の回路領域に対して電源を供給するグローバル電源配線と前記複数の回路領域のうち１つの回路領域に前記電源を供給するローカル電源配線との導通状態を制御信号に応じて制御するスイッチトランジスタと、
前記制御信号を遅延させて後段に接続される前記スイッチトランジスタに伝達する遅延回路と、を備えるスイッチセルを有する半導体装置であって、
前記スイッチセルの前記遅延回路が直列に接続される複数の第１のスイッチセルを有するチェーン部と、
前記チェーン部の最終段に配置される前記スイッチセルを介して前記制御信号が与えられ、前記スイッチセルの前記遅延回路が互いに並列に接続される少なくとも２つの第２のスイッチセルを含むツリー部と、
を有する半導体装置。
【請求項６】
前記第２のスイッチセルの後段には、前記第２のスイッチセルの前記遅延回路と直列に接続される前記遅延回路を含むスイッチセルが接続される請求項５に記載の半導体装置。
【請求項７】
前記遅延回路は、グローバル電源配線から電源の供給を受ける請求項５又は６に記載の半導体装置。
【請求項８】
前記グローバル電源配線は、前記半導体装置内に設けられる回路全体に対する電源配線と接地配線のいずれか一方として用いられ、
前記ローカル電源配線は、前記半導体装置内に設けられる回路のうち部分的な回路に対する電源配線と接地配線のいずれか一方として用いられる請求項５乃至７のいずれか１項に記載の半導体装置。
【請求項９】
複数の回路領域に対して電源を供給するグローバル電源配線と前記複数の回路領域のうち１つの回路領域に前記電源を供給するローカル電源配線との導通状態を制御信号に応じて制御する複数のスイッチトランジスタを有する半導体装置におけるスイッチトランジスタの制御方法であって、
前記制御信号がアサートされることに応じて開始される第１の期間において前記制御信号を直列的に伝搬させて前記スイッチトランジスタを順次導通させ、
前記第１の期間に続く第２の期間において前記第１の期間に伝搬された前記制御信号を分岐させて並列的に伝搬させ、並列的に伝搬する前記制御信号によって複数の前記スイッチトランジスタを並列的に導通させるスイッチトランジスタの制御方法。
【請求項１０】
前記第２の期間において、導通した状態となる前記スイッチトランジスタの増加数は、前記第１の期間において導通した状態となるスイッチトランジスタの増加数よりも大きい請求項９に記載のスイッチトランジスタの制御方法。
【請求項１１】
前記第２の期間において、導通した状態となる前記スイッチトランジスタは、多次関数的に増加する請求項９に記載のスイッチトランジスタの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのスイッチトランジスタの制御方法に関し、特にグローバル電源配線とローカル電源配線とを接続するスイッチトランジスタを有する半導体装置及びそのスイッチトランジスタの制御方法に関する。
【背景技術】
【０００２】
半導体装置では、高集積化に伴い消費電力が増大している。そこで、近年、半導体装置では、チップ内に配置される回路を回路ブロックごとに複数の領域に分けて、利用しないブロックに対する電源の供給を部分的に遮断するなどの制御が行われる。このような電源制御に用いられる回路の１つに電源スイッチ回路がある。電源スイッチ回路は、チップに配置される回路の全体に対して設けられるグローバル電源配線と、電源制御領域に設けられる回路に対して設けられるローカル電源配線と、の接続状態を制御するスイッチトランジスタを有する。そして、電源スイッチ回路は、電源供給が制御される領域（以下電源制御領域と称す）に配置される回路への電源供給をスイッチトランジスタのオン・オフを切り替えることで制御する。
【０００３】
この電源スイッチ回路を用いた場合、半導体装置では、電源が遮断された電源制御領域への電源の供給を再開すると、電源制御領域に流れ込む電流が増加する事によってグローバル電源配線の電圧が低下する。一方、近年の半導体装置では、低消費電力化のために電源電圧を低く設定することが多い。このような低い電源電圧に基づき動作する半導体装置では、動作が可能な電源電圧の幅が狭くなる傾向がある。つまり、低い電源電圧に基づく半導体装置では、動作を保証できる電源電圧の変動幅が小さい。そのため、低い電源電圧に対して電源スイッチ回路の動作に伴う電圧変動が生じると半導体装置の動作が不安定になる問題が生じる。そこで、このような電源スイッチ回路による電源電圧の変動を防止する技術が特許文献１、２に開示されている。
【０００４】
特許文献１に記載の電源スイッチ回路のブロック図を図１４に示す。図１４に示すように、特許文献１に記載の電源スイッチ回路は、複合スイッチ回路５０５が縦続接続される。そして、先頭に配置される複合スイッチ回路５０５に制御信号ＰＯＮに入力される。制御信号ＰＯＮは、縦続接続される複合スイッチ回路５０５を伝搬し、末尾に配置される複合スイッチ５０５において折り返される。折り返された制御信号ＰＯＮ（以下折り返される制御信号をＰＧＯＯＤとする）は、再度、縦続接続される複合スイッチ回路５０５を伝搬し、先頭に配置される複合スイッチ回路５０５から制御信号ＰＧＯＯＤとして出力される。
【０００５】
また、複合スイッチ回路５０５の回路図を図１５に示す。図１５に示すように、複合スイッチ回路５０５は、反転バッファ回路６１５、６１７、６２０、６２２と、プリチャージスイッチ６０５と、ヘッダースイッチ６１０を有する。複合スイッチ回路５０５は、反転バッファ回路６１５、６１７を介して制御信号ＰＯＮを伝搬する。そして、反転バッファ回路６１５の出力によりプリチャージスイッチ６０５をオンさせる。また、複合スイッチ回路５０５は、反転バッファ回路６２０、６２２を介して制御信号ＰＧＯＯＤを伝搬する。そして、反転バッファ回路６２０の出力によりヘッダースイッチ６０５をオンさせる。また、プリチャージスイッチ６０５及びヘッダースイッチ６１０は、グローバル電源配線ＶＤＤＣとローカル電源配線ＶＤＤとの間に並列に接続される。プリチャージスイッチ６０５は、ヘッダースイッチ６１０よりも小さなトランジスタサイズを有する。
【０００６】
特許文献１では、制御信号ＰＯＮの入力に応じてまずプリチャージスイッチ６０５を順次導通させ、その後、ヘッダースイッチ６１０を順次導通させる。プリチャージスイッチ６０５及びヘッダースイッチ６１０をこのように制御することで、ローカル電源配線ＶＤＤに電源を供給する最初の段階はローカル電源配線ＶＤＤに与える電流を制限する。そして、プリチャージスイッチ６０５が全て導通した後にヘッダースイッチ６１０による電源供給を開始する。このような制御を行うことで、グローバル電源配線ＶＤＤＣからローカル電源配線ＶＤＤに流れる電流の最大値を抑制することができる。また、電流の最大値を抑制することで、グローバル電源配線ＶＤＤＣの電圧降下を抑制することができる。
【０００７】
特許文献２に記載の分散型供給電流スイッチ回路のブロック図を図１６に示す。分散型供給電流スイッチ回路は、複数の供給電流スイッチ１３１〜１３９を用いて、ドメイン回路領域１２０、１２８、１３０への電流の供給状態を制御する。複数の供給電流スイッチ１３１〜１３９は制御回路１１０によって導通状態が制御される。また、供給電流スイッチ１３１〜１３９は、グローバル供給バスＧＧＮＤとローカル供給バスＬＧＮＤとの間に設けられる。分散型供給電流スイッチ回路では、ドメイン回路領域１２０、１２８、１３０に電流を供給する場合、まず、制御回路１１０が出力するイネーブル信号ＥＮ１をアサートし、供給電流スイッチ１３１をオンさせる。その後、制御回路１１０が出力するイネーブル信号ＥＮ２をアサートし、供給電流スイッチ１３２〜１３９を順次オンさせる。これにより、ドメイン回路領域１２０、１２８、１３０に急激に電流が供給されることを防止し、グローバル・バス（例えば、ＧＰＷＲ）の電源の低下を防止する。
【特許文献１】米国特許出願公開公報  ＵＳ２００７／０１０３２０２号
【特許文献２】特表２００８−５３２２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の方法では、複合スイッチ回路に独立した動作が可能な複数のトランジスタを配置しなければならず、回路面積が大きくなる問題がある。また、特許文献２に記載の方法においても、制御回路を設けなければならず、回路面積が大きくなる問題がある。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置の一態様は、複数の回路領域に対して電源を供給するグローバル電源配線と前記複数の回路領域のうち１つの回路領域に前記電源を供給するローカル電源配線との導通状態を制御信号に応じて制御するスイッチトランジスタと、前記制御信号を遅延させて後段に接続される前記スイッチトランジスタに伝達する遅延回路と、を備える複数のスイッチセルを有する半導体装置であって、外部から前記制御信号を受け、直列に接続された前記遅延回路により前記制御信号を伝達し、前記スイッチトランジスタを順次導通させるチェーン部と、前記チェーン部の最終段に配置される前記スイッチセルを介して前記制御信号が与えられ、並列に接続された前記遅延回路により前記制御信号を複数の系列に分配し、分配された前記制御信号により前記スイッチトランジスタを並列して導通させるツリー部と、を有する。
【００１０】
本発明にかかる半導体装置の別の態様は、複数の回路領域に対して電源を供給するグローバル電源配線と前記複数の回路領域のうち１つの回路領域に前記電源を供給するローカル電源配線との導通状態を制御信号に応じて制御するスイッチトランジスタと、前記制御信号を遅延させて後段に接続される前記スイッチトランジスタに伝達する遅延回路と、を備えるスイッチセルを有する半導体装置であって、前記スイッチセルの前記遅延回路が直列に接続される複数の第１のスイッチセルを有するチェーン部と、前記チェーン部の最終段に配置される前記スイッチセルを介して前記制御信号が与えられ、前記スイッチセルの前記遅延回路が互いに並列に接続される少なくとも２つの第２のスイッチセルを含むツリー部と、を有する。
【００１１】
本発明にかかるスイッチトランジスタの制御方法は、複数の回路領域に対して電源を供給するグローバル電源配線と前記複数の回路領域のうち１つの回路領域に前記電源を供給するローカル電源配線との導通状態を制御信号に応じて制御する複数のスイッチトランジスタを有する半導体装置におけるスイッチトランジスタの制御方法であって、前記制御信号がアサートされることに応じて開始される第１の期間において前記制御信号を直列的に伝搬させて前記スイッチトランジスタを順次導通させ、前記第１の期間に続く第２の期間において前記第１の期間に伝搬された前記制御信号を分岐させて並列的に伝搬させ、並列的に伝搬する前記制御信号によって複数の前記スイッチトランジスタを並列的に導通させる。
【００１２】
本発明にかかる半導体装置及びスイッチトランジスタの制御方法では、制御信号の入力に応じて、まず、複数のスイッチトランジスタが直列的に順次導通する。その後、複数のスイッチトランジスタが並列的に導通する。つまり、本発明にかかる半導体装置及びスイッチトランジスタの制御方法では、１つのスイッチトランジスタを有する複数個のスイッチセルを段階的に制御することができる。本発明にかかる半導体装置及びスイッチトランジスタの制御方法では、スイッチセルが導通する順序及び導通するスイッチセルの個数を段階的に制御することで、電源制御の対象となる領域への電源供給に伴う電源電圧の変動を抑制する。
【発明の効果】
【００１３】
本発明にかかる半導体装置及びスイッチトランジスタの制御方法によれば、回路面積の増大を防止しながら、電源電圧の変動を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置の模式図を示す。図１に示すように、本実施の形態にかかる半導体装置は、Ｉ／Ｏ領域、第１の領域（例えば、電源制御領域）、第２の領域（例えば、常時電源供給領域）を有する。
【００１５】
Ｉ／Ｏ領域は、半導体装置における外部インタフェース回路が配置される領域である。外部インタフェース回路は、例えば、入出力回路及びパッドを有する。電源制御領域及び常時電源供給領域には、ともに半導体装置に実装される各種機能を実現する機能回路が配置される。本実施の形態では、機能回路は回路の最小機能を実現するセル（以下、スタンダードセルと称す）を組み合わせることで構成されるものとする。
【００１６】
また、電源制御領域は、スイッチ回路（以下、スイッチセルと称す）を有する。電源制御領域に配置されるスタンダードセルは、スイッチセルを介して電源が供給される。つまり、電源制御領域に配置されたスタンダードセルは、スイッチセルがオン状態のときには電源が供給されて動作可能な状態となり、スイッチセルがオフ状態のときには電源の供給が遮断されて停止状態となる。
【００１７】
一方、常時電源供給領域に配置されるスタンダードセルは、スイッチセルを介さずに外部から供給される電源がそのまま供給される。つまり、常時電源供給領域に配置されるスタンダードセルは、半導体装置に外部から電源が供給されている期間は常に電源が供給される。
【００１８】
ここで、図２に、図１に示すＩＩ−ＩＩ線に沿った半導体装置の断面図の模式図を示す。図２に示すように、半導体装置は、半導体基板１と半導体基板１の上層に設けられる複数の配線層を有する。図２に示す例では、配線層を３層としたが、本発明を実施するに当たり、配線層の層数は任意に設定できる。
【００１９】
半導体基板１において常時電源供給領域に相当する領域には、半導体装置内に設けられるスタンダードセルを構成するトランジスタ（図２では単にセルと表記した）が形成され、電源制御領域に相当する領域にはスタンダードセル及びスイッチセルＳＷＣが形成される。
【００２０】
また、図２に示す例では、グローバル電源配線ＧＶＤＤが配線層のうち最上層に設けられる。グローバル電源配線ＧＶＤＤは、半導体装置の回路形成領域（電源制御領域と常時電源供給領域とを含む領域）に形成される回路に対して電源を供給する。グローバル電源配線ＧＶＤＤは、回路形成領域の全体に亘って形成される。このグローバル電源配線ＧＶＤＤは、Ｉ／Ｏ領域に設けられる電源パッドに接続され、外部から電源の供給を受ける。
【００２１】
また、図２に示す例では、グローバル電源配線ＧＶＤＤの下層にローカル電源配線ＬＶＤＤが設けられる。ローカル電源配線ＬＶＤＤは、電源制御領域と常時電源供給領域とで分離して形成される。ローカル電源配線ＬＶＤＤのうち電源制御領域に対応して設けられるローカル電源配線ＬＶＤＤは、スイッチセルＳＷＣを介してグローバル電源配線ＧＶＤＤに接続される。また、ローカル電源配線ＬＶＤＤのうち電源制御領域に対応して設けられるローカル電源配線ＬＶＤＤは、電源制御領域に設けられる回路に対して電源供給を行う。ローカル電源配線ＬＶＤＤのうち常時電源供給領域に対応して設けられるローカル電源配線ＬＶＤＤは、直接グローバル電源配線ＧＶＤＤに接続される。また、ローカル電源配線ＬＶＤＤのうち常時電源供給領域に対応して設けられるローカル電源配線ＬＶＤＤは、常時電源供給領域に設けられる回路に対して電源供給を行う。
【００２２】
また、図２に示す例では、ローカル電源配線ＬＶＤＤの下層にセル配線が設けられる。セル配線は、半導体基板１上に形成されるスタンダードセル間、又は、回路を構成する素子の間を接続する配線である。なお、セル配線の一部をローカル電源配線ＬＶＤＤとして利用することも可能である。この場合、ローカル電源配線ＬＶＤＤとして利用するセル配線はスイッチセルＳＷＣに直接接続される形態となる。
【００２３】
なお、本実施の形態にかかる半導体装置においては、常時電源供給領域のグローバル電源配線ＧＶＤＤとローカル電源配線ＬＶＤＤはビア配線により接続される。また、ローカル電源配線ＬＶＤＤとセル配線とはビア配線により接続される。セル配線とスタンダードセルとはコンタクト配線によりと接続される。
【００２４】
ここで、本実施の形態にかかるスイッチセルＳＷＣの詳細について説明する。スイッチセルの回路図を図３に示す。図３に示すようにスイッチセルＳＷＣは、遅延素子（遅延回路ＤＬＹ）、制御信号入力端子ＳＩＮ、制御信号出力端子ＳＯＵＴ、スイッチトランジスタＳＷＴｒを有する。遅延回路ＤＬＹは、制御信号入力端子ＳＩＮから入力された制御信号を遅延させて制御信号出力端子ＳＯＵＴに出力する。遅延回路ＤＬＹは、グローバル電源配線ＧＶＤＤと接地配線との間に接続され、電源制御領域に供給される電源に依存することなく動作する。また、本実施の形態では、遅延回路ＤＬＹは、同一セル内のスイッチトランジスタＳＷＴｒを駆動するものとする。つまり、遅延回路ＤＬＹは、制御信号の遅延回路としての機能とスイッチトランジスタＳＷＴｒに対して設けられる駆動バッファとしての機能を併せ持つ。なお、遅延回路ＤＬＹは、次段に配置されるスイッチセル内のスイッチトランジスタＳＷＴｒを駆動するものとしても良い。スイッチトランジスタＳＷＴｒは、例えば、ＰＭＯＳトランジスタにより構成される。スイッチトランジスタＳＷＴｒのソースはグローバル電源配線ＧＶＤＤに接続され、ドレインはローカル電源配線ＬＶＤＤに接続される。また、スイッチトランジスタＳＷＴｒのゲートには制御信号入力端子ＳＩＮから入力される制御信号が与えられる。そして、スイッチトランジスタＳＷＴｒは、制御信号の論理レベルに応じてグローバル電源配線ＧＶＤＤとローカル電源配線ＬＶＤＤとの導通状態を制御する。
【００２５】
なお、スイッチトランジスタＳＷＴｒは、ＮＭＯＳトランジスタにより構成することも可能である。この場合、スイッチトランジスタＳＷＴｒはスタンダードセルの接地側に設けられる。より具体的には、電源制御領域に接地電位を供給するローカル接地配線と、チップ全体に対して接地電位を供給するグローバル接地配線との間に設けられる。そして、ＮＭＯＳトランジスタのドレインはローカル接地配線に接続され、ソースはグローバル接地配線に接続される。また、スイッチトランジスタＳＷＴｒは、スイッチトランジスタＳＷＴｒをＰＭＯＳトランジスタにより構成した場合とは反転した論理の制御信号により導通（オン）した状態となる。
【００２６】
本実施の形態にかかる半導体装置は、電源制御領域に図３において示したスイッチセルＳＷＣを複数個配置する。そして、オンさせたいスイッチセルの順序に応じてスイッチセルＳＷＣの遅延回路ＤＬＹの接続を変更する。そこで、図４に電源制御領域に配置するスイッチセルＳＷＣの概略図を示す。図４に示すように、本実施の形態では、電源制御領域にマトリックス上にスイッチセルＳＷＣを配置する。そして、スイッチセルＳＷＣがオンするシーケンスに応じてスイッチセルＳＷＣをチェーン部とツリー部とに分類する。本実施の形態におけるツリー部は、チェーン部の後段に配置される。なお、図４に示した矢印は、制御信号ＣＯＮＴの伝搬方向を示すものである。また、図４では、スイッチセルＳＷＣを示す符号の後ろにスイッチセルを特定するための番号を付した。
【００２７】
図４に示すように、チェーン部は、複数の第１のスイッチセル（例えば、スイッチセルＳＷＣ１〜ＳＷＣ１０）を有する。スイッチセルＳＷＣ１〜ＳＷＣ１０は、スイッチセル内の遅延回路ＤＬＹが互いに直列に接続される。そのため、チェーン部に含まれるスイッチセルには、遅延回路ＤＬＹが接続される経路に応じて外部から入力される制御信号ＣＯＮＴが順次伝搬する。そして、スイッチセルＳＷＣに含まれるスイッチトランジスタＳＷＴｒは、制御信号ＣＯＮＴが伝播する順にオンした状態となる。なお、チェーン部に含まれるスイッチセルのうち初段に配置されるスイッチセルＳＷＣ１を特にスタートセルと称す。
【００２８】
また、ツリー部は、チェーン部の最終段に配置されるスイッチセルＳＷＣ１０を介して制御信号ＣＯＮＴが与えられる。そして、チェーン部のスイッチセルのうちスイッチセルＳＷＣ１１は、複数のスイッチセル（例えば、スイッチセルＳＷＣ１２、ＳＷＣ１６）に制御信号ＣＯＮＴを分配する。本実施の形態では、スイッチセルＳＷＣ１２、ＳＷＣ１６は、遅延回路ＤＬＹが互いに並列に接続される関係にある。そして、ツリー部では、並列に接続された遅延回路により制御信号ＣＯＮＴを分配し、分配された制御信号ＣＯＮＴにより並列的にスイッチトランジスタをオンした状態とする。
【００２９】
図４に示す例では、スイッチセルＳＷＣ１２、ＳＷＣ１６の遅延回路ＤＬＹが並列に接続され、スイッチセルＳＷＣ１７、２１の遅延回路ＤＬＹが並列に接続され、スイッチセルＳＷＣ２２、２６が並列に接続される。そして、スイッチセルＳＷＣ１２、ＳＷＣ１６は、スイッチセルＳＷＣ１１が出力する制御信号ＣＯＮＴを受け、スイッチセルＳＷＣ１７、ＳＷＣ２１は、スイッチセルＳＷＣ１６が出力する制御信号ＣＯＮＴを受け、スイッチセルＳＷＣ２２、ＳＷＣ２６は、スイッチセルＳＷＣ２１が出力する制御信号ＣＯＮＴを受ける。つまり、本実施の形態では、スイッチセルを並列に接続することで、制御信号を複数の系列に分配する、図４に示す例は、制御信号ＣＯＮＴは、スイッチセルＳＷＣ１１〜ＳＷＣ１５を有する系列、スイッチセルＳＷＣ１６〜ＳＷＣ２０を有する系列、スイッチセルＳＷＣ２１〜ＳＷＣ２５を有する系列、スイッチセルＳＷＣ２５〜ＳＷＣ３０を有する系列に分配される。
【００３０】
また、スイッチセルＳＷＣ１２の後段にはスイッチセルＳＷＣ１３〜１５が接続され、スイッチセルＳＷＣ１２〜ＳＷＣ１５は、遅延回路ＤＬＹが直列に接続される。スイッチセルＳＷＣ１７の後段にはスイッチセルＳＷＣ１８〜２０が接続され、スイッチセルＳＷＣ１７〜ＳＷＣ２０は、遅延回路ＤＬＹが直列に接続される。スイッチセルＳＷＣ２２の後段にはスイッチセルＳＷＣ２３〜２５が接続され、スイッチセルＳＷＣ２２〜ＳＷＣ２５は、遅延回路ＤＬＹが直列に接続される。スイッチセルＳＷＣ２６の後段にはスイッチセルＳＷＣ２７〜３０が接続され、スイッチセルＳＷＣ２６〜ＳＷＣ３０は、遅延回路ＤＬＹが直列に接続される。
【００３１】
遅延回路ＤＬＹを図４において説明した接続とした場合における制御信号ＣＯＮＴの伝播順序を図５に示す。図５に示すように制御信号ＣＯＮＴは、チェーン部を伝播する場合は、スイッチセルＳＷＣ１〜ＳＷＣ１０に順に伝播する。一方、ツリー部では、複数のスイッチセルに並列して伝播する。また、ツリー部において遅延回路ＤＬＹが直列に接続される部分については、遅延回路ＤＬＹの接続に応じて順に伝播する。
【００３２】
ここで、本実施の形態にかかる半導体装置においてスイッチセルをオンさせる場合のオンしたスイッチトランジスタＳＷＴｒの個数の時間変化と、スイッチセル全体の合成抵抗の時間変化のグラフを図６に示す。図６の上段のグラフは、オンしたスイッチトランジスタＳＷＴｒの個数の時間変化を示すものである。図６の上段のグラフに示すように、本実施の形態の半導体装置では、第１の期間（例えば、チェーン部のオン動作期間）は制御信号ＣＯＮＴの入力により開始される。そして、チェーン部のオン動作期間では、オンしたスイッチトランジスタＳＷＴｒの個数は時間と共に１つずつ増加する。そのためチェーン部のオン動作期間におけるオンしたスイッチトランジスタＳＷＴｒの個数の増加関数は一次関数となる。一方、第２の期間（例えば、ツリー部のオン動作期間）は、チェーン部のオン動作期間の完了後に開始される。ツリー部のオン動作期間では、オンしたスイッチトランジスタＳＷＴｒの個数は、同時にオンするスイッチトランジスタＳＷＴｒの個数が時間と共に変化する（並列してオンするスイッチトランジスタＳＷＴｒの個数が変化する）。そのため、ツリー部のオン動作期間におけるオンしたスイッチトランジスタの個数の増加関数は、多次関数となる。
【００３３】
また、図６の下段のグラフは、スイッチトランジスタＳＷＴｒ全体の合成抵抗の時間変化を示すものである。図６の下段のグラフに示すように、チェーン部のオン動作期間では、スイッチトランジスタＳＷＴｒ全体の合成抵抗はオンしたスイッチトランジスタＳＷＴｒの個数に応じて減少する。このとき、チェーン部のオン動作期間における合成抵抗の減少関数は、一次関数となる。一方、ツリー部のオン動作期間では、並列してスイッチトランジスタＳＷＴｒがオンするため、合成抵抗の減少は、チェーン部のオン動作期間よりも急峻に低下する。このとき、ツリー部のオン動作期間では、並列してスイッチトランジスタＳＷＴｒがオンするため、合成抵抗の減少関数は、多次関数となる。そして、全スイッチトランジスタＳＷＴｒが全てオンすると、合成抵抗は実質的にゼロになる。
【００３４】
また、スイッチトランジスタＳＷＴｒによって電源制御領域に電源を供給した場合におけるグローバル電源配線ＧＶＤＤの電位変化とローカル電源配線ＬＶＤＤの電位変化のブラフを図７に示す。図７に示すように、チェーン部のオン動作期間が開始されると、ローカル電源配線ＬＶＤＤの電位は徐々に大きくなる。このとき、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに電流が流れ込むため、グローバル電源配線ＧＶＤＤの電位が不安定になる。しかし、チェーン部のオン動作期間では、スイッチトランジスタＳＷＴｒが１つずつ順にオンする。そのため、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに急に多くの電流が流れ込むことを防止し、グローバル電源配線ＧＶＤＤの電位変化を極わずかにとどめることができる。つまり、図７に示す例では、チェーン部のオン動作期間において、グローバル電源配線ＧＶＤＤの電位が電源電圧の下限値ＭＩＮを下回ることはない。
【００３５】
また、ツリー部のオン動作期間においては、複数のスイッチトランジスタＳＷＴｒが並列してオンするため、チェーン部のオン動作期間よりも急峻にローカル電源配線ＬＶＤＤの電位が上昇する。そして、ツリー部のオン動作期間が完了するタイミングではローカル電源配線ＬＶＤＤの電位は標準電圧ＴＹＰに達する。また、ツリー部のオン動作期間では、並列してスイッチトランジスタＳＷＴｒがオンするため、チェーン部のオン動作期間に比べてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに流れる電流量は多くなる。しかし、チェーン部のオン動作期間において、ローカル電源配線ＬＶＤＤに接続される回路に寄生する容量への充電が進んでいるため、ローカル電源配線ＬＶＤＤに電流が急激に流れ込むことはない。そのため、本実施の形態にかかる半導体装置では、ツリー部のオン動作期間においてもグローバル電源配線ＧＶＤＤの電位が急激に低下することを防止する。図７に示す例では、ツリー部のオン動作期間においてもグローバル電源配線ＧＶＤＤの電位が電源電圧の下限値ＭＩＮを下回ることはない。
【００３６】
上記説明より、本実施の形態にかかる半導体装置では、電源制御領域に対して電源の供給を開始する場合、スイッチトランジスタＳＷＴｒをオンさせる。このとき、本実施の形態にかかる半導体装置では、チェーン部とツリー部とでスイッチセルＳＷＣの遅延回路ＤＬＹの接続方法を変更することで、制御信号ＣＯＮＴの伝搬順序を変更する。これにより、本実施の形態にかかる半導体装置では、チェーン部のオン動作期間において１つずつスイッチトランジスタＳＷＴｒが順次オンする。そして、チェーン部のスイッチトランジスタＳＷＴｒが全てオンした時点でツリー部のオン動作期間が開始され、ツリー部のオン動作期間では複数のスイッチトランジスタＳＷＴｒが並列してオンする。つまり、本実施の形態にかかる半導体装置では、チェーン部のオン動作期間において徐々にスイッチトランジスタＳＷＴｒ全体の合成抵抗を低下させながら、ツリー部のオン動作期間においてスイッチトランジスタＳＷＴｒ全体の合成抵抗の減少を加速させる。
【００３７】
これにより、本実施の形態にかかる半導体装置では、チェーン部のオン動作期間においてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに流れ込む電流量に制限を設け、グローバル電源配線ＧＶＤＤの電位変動を抑制する。また、ツリー部のオン動作期間において並列して複数のスイッチトランジスタＳＷＴｒをオンさせることで、スイッチトランジスタＳＷＴｒ全体がオンする時間を短くする。このとき、ツリー部のオン動作期間の前にチェーン部のオン動作期間を設けることで、ツリー部のオン動作期間が開始される前にローカル電源配線ＬＶＤＤに接続される寄生容量への充電を進めることができる。これにより、本実施の形態にかかる半導体装置では、ツリー部のオン動作期間においてもグローバル電源配線ＧＶＤＤの電位変動を抑制することができる。
【００３８】
また、本実施の形態にかかる半導体装置は、チェーン部の後段にツリー部を設けることで、電源制御領域に配置された回路の起動不良を回避することができる。電源制御領域に対して電源を供給するスイッチトランジスタＳＷＴｒを全て直列的にオンさせることで、ローカル電源配線ＬＶＤＤに流れ込む電流量を制限し、グローバル電源配線ＧＶＤＤの電位変動を抑制することが可能となる。しかし、全てのスイッチトランジスタＳＷＴｒを順次オンさせた場合（以降、このようなスイッチトランジスタの制御方法をスロースタート制御と称す）、全てのスイッチトランジスタＳＷＴｒがオンするまでの期間が延び、かつ、ローカル電源配線ＬＶＤＤの電位の上昇が緩やかになる。
【００３９】
一般的にトランジスタは電源の供給が開始されてからオン／オフの切り替え動作が正しく行われるまでの間に一時的にリーク電流が増加する状態が発生する。そのため、全てのスイッチトランジスタをスロースタート制御した場合、ローカル電源配線ＬＶＤＤの電位がトランジスタのリーク電流が増大する電位に達した時点で、それ以上電位が上昇しない現象が発生する。これは、リーク電流が増大し、リーク電流の総和が大きくなりすぎるとそこ後にスイッチトランジスタを介して供給される電流が全てリーク電流として消費されてしまうからである。
【００４０】
しかしながら、本実施の形態にかかる半導体装置では、チェーン部のオン動作期間にスロースタート制御によってスイッチトランジスタＳＷＴｒを制御すると共に、その後のツリー部のオン動作期間においてローカル電源配線ＬＶＤＤの電位を急峻に上昇させる。そのため、本実施の形態にかかる半導体装置では、リーク電流が増大する前に、ローカル電源配線ＬＶＤＤの電位をトランジスタが正常に動作する電位まで上昇させることができる。これにより、本実施の形態にかかる半導体装置では、電源制御領域に配置される回路の起動不良を防ぐことができる。
【００４１】
なお、スイッチセルＳＷＣの遅延回路ＤＬＹの接続方法は、上記において説明した形態だけに限られるものではない。そこで、チェーン部に配置されるスイッチセルの個数を減らした接続例を図８に示す。図８に示す例では、チェーン部に配置されるスイッチセルＳＷＣの個数が１０個から５個に減らされている。このように、チェーン部に配置するスイッチセルの個数を変更することで、グローバル電源配線ＧＶＤＤの電位変動、ローカル電源配線ＬＶＤＤの電位変動、及び、全スイッチセルがオンするまでの時間を制御することが可能である。
【００４２】
実施の形態２
実施の形態２では、ツリー部に配置されるスイッチセルの接続方法の変形例について説明する。実施の形態１にかかる半導体装置では、ツリー部に配置されるスイッチトランジスタがオン動作を開始する個数は、時間と共に増加又は減少する。これに対して、実施の形態２にかかる半導体装置では、ツリー部のオン動作期間の間オン動作を開始するスイッチトランジスタの個数は一定に保たれる。なお、実施の形態２にかかる半導体装置においても、チェーン部のスイッチトランジスタは１つずつオンするのに対して、ツリー部のスイッチトランジスタは複数個が並列してオンする。
【００４３】
ここで、図９に実施の形態２の半導体装置の電源制御領域に配置するスイッチセルＳＷＣの概略図を示す。図９に示すように、実施の形態２においても、チェーン部は、複数の第１のスイッチセル（例えば、スイッチセルＳＷＣ１〜ＳＷＣ１０）を有する。スイッチセルＳＷＣ１〜ＳＷＣ１０は、スイッチセル内の遅延回路ＤＬＹが互いに直列に接続される。そのため、チェーン部に含まれるスイッチセルには、遅延回路ＤＬＹが接続される経路に応じて外部から入力される制御信号ＣＯＮＴが順次伝搬する。そして、スイッチセルＳＷＣに含まれるスイッチトランジスタＳＷＴｒは、制御信号ＣＯＮＴが伝播する順にオンした状態となる。なお、チェーン部に含まれるスイッチセルのうち初段に配置されるスイッチセルＳＷＣ１を特にスタートセルと称す。
【００４４】
また、実施の形態２にかかる半導体装置では、ツリー部は、チェーン部の最終段に配置されるスイッチセルＳＷＣ１０を介して制御信号ＣＯＮＴが与えられる。そして、この制御信号ＣＯＮＴは、スイッチセルＳＷＣ１１、ＳＷＣ１６、ＳＷＣ２１、ＳＷＣ２６に与えられる。つまり、実施の形態２では、スイッチセルＳＷＣ１１、ＳＷＣ１６、ＳＷＣ２１、ＳＷＣ２６の遅延回路ＤＬＹが互いに並列して接続される。そして、ツリー部では、並列に接続された遅延回路ＤＬＹにより制御信号ＣＯＮＴを分配し、分配された制御信号ＣＯＮＴにより並列的にスイッチトランジスタをオンした状態とする。
【００４５】
また、スイッチセルＳＷＣ１１の後段にはスイッチセルＳＷＣ１２〜１５が接続され、スイッチセルＳＷＣ１１〜ＳＷＣ１５は、遅延回路ＤＬＹが直列に接続される。スイッチセルＳＷＣ１６の後段にはスイッチセルＳＷＣ１７〜２０が接続され、スイッチセルＳＷＣ１６〜ＳＷＣ２０は、遅延回路ＤＬＹが直列に接続される。スイッチセルＳＷＣ２１の後段にはスイッチセルＳＷＣ２２〜２５が接続され、スイッチセルＳＷＣ２１〜ＳＷＣ２５は、遅延回路ＤＬＹが直列に接続される。スイッチセルＳＷＣ２６の後段にはスイッチセルＳＷＣ２７〜３０が接続され、スイッチセルＳＷＣ２６〜ＳＷＣ３０は、遅延回路ＤＬＹが直列に接続される。
なお、実施の形態２にかかる半導体装置においても、チェーン部に配置されるスイッチセルの個数を変更することが可能である。そこで、チェーン部に配置されるスイッチセルの個数を減らしたスイッチセルの配置例を図１０に示す。
【００４６】
ここで、実施の形態２にかかる半導体装置においてスイッチセルをオンさせる場合のオンしたスイッチトランジスタＳＷＴｒの個数の時間変化と、スイッチセル全体の合成抵抗の時間変化のグラフを図１１に示す。図１１の上段のグラフは、オンしたスイッチトランジスタＳＷＴｒの個数の時間変化を示すものである。図１１の上段のグラフに示すように、実施の形態２の半導体装置では、第１の期間（例えば、チェーン部のオン動作期間）は制御信号ＣＯＮＴの入力により開始される。そして、チェーン部のオン動作期間では、オンしたスイッチトランジスタＳＷＴｒの個数は時間と共に１つずつ増加する。そのためチェーン部のオン動作期間におけるオンしたスイッチトランジスタＳＷＴｒの個数の増加関数は一次関数となる。一方、第２の期間（例えば、ツリー部のオン動作期間）は、チェーン部のオン動作期間の完了後に開始される。ツリー部のオン動作期間では、オンしたスイッチトランジスタＳＷＴｒの個数は、同時に４つのスイッチトランジスタがオンする。そのため、ツリー部のオン動作期間におけるオンしたスイッチトランジスタの個数の増加関数は、一次関数となる。つまり、実施の形態２では、チェーン部のオン動作期間及びツリー部のオン動作期間の両期間でオンしたスイッチトランジスタの個数はともに一次関数で増加するが、ツリー部のオン動作期間の方がチェーン部のオン動作期間よりも傾きが急になる。
【００４７】
また、図１１の下段のグラフは、スイッチトランジスタＳＷＴｒ全体の合成抵抗の時間変化を示すものである。図１１の下段のグラフに示すように、チェーン部のオン動作期間では、スイッチトランジスタＳＷＴｒ全体の合成抵抗はオンしたスイッチトランジスタＳＷＴｒの個数に応じて減少する。このとき、チェーン部のオン動作期間における合成抵抗の減少関数は、一次関数となる。一方、ツリー部のオン動作期間では、４つのスイッチトランジスタが並列してオンするため、合成抵抗の減少は、チェーン部のオン動作期間よりも急峻に低下する。このとき、ツリー部のオン動作期間では、並列してオンするスイッチトランジスタＳＷＴｒの個数が一定であるため、合成抵抗の減少関数は、一次関数となる。つまり、実施の形態２では、チェーン部のオン動作期間及びツリー部のオン動作期間の両期間でスイッチトランジスタの合成抵抗はともに一次関数で減少するが、ツリー部のオン動作期間の方がチェーン部のオン動作期間よりも傾きが急になる。
【００４８】
上記説明より、実施の形態２においても、チェーン部とツリー部を設けることで、スイッチトランジスタ全体の合成抵抗の減少に変化を設けることができる。これにより、実施の形態２においても、グローバル電源配線ＧＶＤＤの電位の安定化、全てのスイッチトランジスタがオンするまでの時間の短縮、及び、電源制御領域に配置される回路の起動不良の回避が可能となる。
【００４９】
実施の形態３
実施の形態３では、ツリー部に配置されるスイッチセルの接続方法の変形例について説明する。実施の形態１にかかる半導体装置では、ツリー部が１つであったが、実施の形態３ではツリー部を２つ有する。この２つのツリー部は、並列してオンするスイッチトランジスタの個数が異なる。
【００５０】
ここで、図１２に実施の形態３の半導体装置の電源制御領域に配置するスイッチセルＳＷＣの概略図を示す。図１２に示すように、実施の形態３では、ツリー部１の後段にツリー部２が接続される。ツリー部１では、３つのスイッチトランジスタが並列してオンする。一方、ツリー部２では２つのスイッチトランジスタが並列してオンする。
【００５１】
実施の形態３にかかる半導体装置においてスイッチセルをオンさせる場合のオンしたスイッチトランジスタＳＷＴｒの個数の時間変化と、スイッチセル全体の合成抵抗の時間変化のグラフを図１３に示す。図１３の上段のグラフは、オンしたスイッチトランジスタＳＷＴｒの個数の時間変化を示すものである。図１３の上段のグラフに示すように、実施の形態３の半導体装置では、第１の期間（例えば、チェーン部のオン動作期間）は制御信号ＣＯＮＴの入力により開始される。そして、チェーン部のオン動作期間では、オンしたスイッチトランジスタＳＷＴｒの個数は時間と共に１つずつ増加する。そのためチェーン部のオン動作期間におけるオンしたスイッチトランジスタＳＷＴｒの個数の増加関数は一次関数となる。一方、第２の期間（例えば、ツリー部１のオン動作期間）は、チェーン部のオン動作期間の完了後に開始される。ツリー部１のオン動作期間では、時間と共にオンするスイッチトランジスタＳＷＴｒの個数が増加し、この増加の傾きはチェーン部の３倍まで増加する。続いて、第３の期間に（例えば、ツリー部２のオン動作期間）は、ツリー部のオン動作期間の完了後に開始される。ツリー部２のオン動作期間では、２つのスイッチトランジスタＳＷＴｒの個数が並列してオンする。そのため、オンするスイッチトランジスタの増加の傾きはチェーン部の２倍となる。
【００５２】
また、図１３の下段のグラフは、スイッチトランジスタＳＷＴｒ全体の合成抵抗の時間変化を示すものである。図１３の下段のグラフに示すように、チェーン部のオン動作期間では、スイッチトランジスタＳＷＴｒ全体の合成抵抗はオンしたスイッチトランジスタＳＷＴｒの個数に応じて減少する。このとき、チェーン部のオン動作期間における合成抵抗の減少関数は、一次関数となる。一方、ツリー部１のオン動作期間では、３つのスイッチトランジスタが並列してオンするため、合成抵抗の減少の傾きは、チェーン部の３倍となる。ツリー部２のオン動作期間では、２つのスイッチトランジスタが並列してオンするため、合成抵抗の減少の傾きは、チェーン部の２倍となる。
【００５３】
このように、ツリー部を多段構成とすることで、スイッチトランジスタ全体の合成抵抗の減少の傾きを変更することが可能になる。実施の形態３においてもスイッチトランジスタの合成抵抗の減少は多段になるため、グローバル電源配線ＧＶＤＤの電位の安定化、全てのスイッチトランジスタがオンするまでの時間の短縮、及び、電源制御領域に配置される回路の起動不良の回避が可能となる。
【００５４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【図面の簡単な説明】
【００５５】
【図１】実施の形態１にかかる半導体装置の平面レイアウトを示す概略図である。
【図２】実施の形態１にかかる半導体装置の配線レイアウトを示す概略図である。
【図３】実施の形態１にかかるスイッチセルの回路図である。
【図４】実施の形態１にかかる電源制御領域に配置されるスイッチトランジスタの配置及びスイッチトランジスタを伝搬する制御信号の伝搬順序を示す概略図である。
【図５】実施の形態１にかかる電源制御領域に配置されるスイッチトランジスタを伝搬する制御信号の伝搬順序を示す概略図である。
【図６】実施の形態１おいてオンするスイッチトランジスタの個数の時間変化及びスイッチトランジスタ全体の合成抵抗の時間変化を示すグラフである。
【図７】実施の形態１おけるグローバル電源配線の電位変化とローカル電源配線の電位変化を示すグラフである。
【図８】実施の形態１にかかる電源制御領域に配置されるスイッチトランジスタの配置の変形例の概略図である。
【図９】実施の形態２にかかる電源制御領域に配置されるスイッチトランジスタの配置及びスイッチトランジスタを伝搬する制御信号の伝搬順序を示す概略図である。
【図１０】実施の形態２にかかる電源制御領域に配置されるスイッチトランジスタの配置の変形例の概略図である。
【図１１】実施の形態２おいてオンするスイッチトランジスタの個数の時間変化及びスイッチトランジスタ全体の合成抵抗の時間変化を示すグラフである。
【図１２】実施の形態３にかかる電源制御領域に配置されるスイッチトランジスタの配置及びスイッチトランジスタを伝搬する制御信号の伝搬順序を示す概略図である。
【図１３】実施の形態３おいてオンするスイッチトランジスタの個数の時間変化及びスイッチトランジスタ全体の合成抵抗の時間変化を示すグラフである。
【図１４】特許文献１に記載の電源スイッチ回路のブロック図である。
【図１５】特許文献１に記載の複合スイッチ回路の回路図である。
【図１６】特許文献２に記載の分散型供給電流スイッチ回路のブロック図である。
【符号の説明】
【００５６】
ＳＷＴｒ    スイッチトランジスタ
ＤＬＹ        遅延回路
ＳＷＣ        スイッチセル
ＳＷＣ１〜３５    スイッチセル
ＧＶＤＤ    グローバル電源配線
ＬＶＤＤ    ローカル電源配線
ＣＯＮＴ    制御信号
【図１】
2010153535.tif 000003
【図２】
2010153535.tif 000004
【図３】
2010153535.tif 000005
【図４】
2010153535.tif 000006
【図５】
2010153535.tif 000007
【図６】
2010153535.tif 000008
【図７】
2010153535.tif 000009
【図８】
2010153535.tif 000010
【図９】
2010153535.tif 000011
【図１０】
2010153535.tif 000012
【図１１】
2010153535.tif 000013
【図１２】
2010153535.tif 000014
【図１３】
2010153535.tif 000015
【図１４】
2010153535.tif 000016
【図１５】
2010153535.tif 000017
【図１６】
2010153535.tif 000018