(57)【要約】【課題】アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置を提供することである。【解決手段】本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路３と、遅延回路３により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部７、８、９を有する。更に、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値を比較する比較器４と、比較器４の比較結果１０に基づき、遅延回路３を用いてデータストローブ信号の遅延時間を制御する制御回路３を有する。そして、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。【選択図】図１
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【特許請求の範囲】
【請求項１】
データストローブ信号を遅延させる遅延回路と、
前記遅延回路により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部と、
前記少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値を比較する比較器と、
前記比較器の比較結果に基づき前記データストローブ信号の遅延時間を制御する制御回路と、を有し、
前記少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される、
メモリ制御装置。
【請求項２】
前記遅延されたデータストローブ信号は、第１の遅延時間遅れた第１のデータストローブ信号、第２の遅延時間遅れた第２のデータストローブ信号、及び第３の遅延時間遅れた第３のデータストローブ信号であり、
前記ＦＩＦＯバッファ部は、第１のデータストローブ信号に基づき前記データ値を格納する第１のＦＩＦＯバッファ部、第２のデータストローブ信号に基づき前記データ値を格納する第２のＦＩＦＯバッファ部、及び第３のデータストローブ信号に基づき前記データ値を格納する第３のＦＩＦＯバッファ部である請求項１に記載のメモリ制御装置。
【請求項３】
前記第１のデータストローブ信号の位相は、前記データ信号の有効領域の中心点に設定されており、
前記第２のデータストローブ信号の位相は、前記データ信号の有効領域のセットアップ側境界点に設定されており、
前記第３のデータストローブ信号の位相は、前記データ信号の有効領域のホールド側境界点に設定されており、
前記第１のＦＩＦＯバッファ部に格納されたデータ値は通常動作にも使用される、請求項２に記載のメモリ制御装置。
【請求項４】
前記制御回路は、
前記第１のＦＩＦＯバッファ部に格納されたデータ値と前記第２のＦＩＦＯバッファ部に格納されたデータ値とが異なる場合は、前記第２のデータストローブ信号の遅延時間を変更し、
前記第１のＦＩＦＯバッファ部に格納されたデータ値と前記第３のＦＩＦＯバッファ部に格納されたデータ値とが異なる場合は、前記第３のデータストローブ信号の遅延時間を変更する、請求項３に記載のメモリ制御装置。
【請求項５】
初期調整時における、前記データ信号の有効領域の中心点、セットアップ側境界点、及びホールド側境界点を格納する初期調整結果格納レジスタを更に有する請求項３または４に記載のメモリ制御装置。
【請求項６】
前記遅延回路はＤＬＬで構成されている請求項１乃至５のいずれか一項に記載のメモリ制御装置。
【請求項７】
少なくとも２つの遅延されたデータストローブ信号を生成し、
前記遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納し、
前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御すると共に、前記データ値のうちの一つを通常動作にも使用する、
メモリ制御方法。
【請求項８】
第１の遅延時間遅れた第１のデータストローブ信号、第２の遅延時間遅れた第２のデータストローブ信号、及び第３の遅延時間遅れた第３のデータストローブ信号を生成し、
前記第１のデータストローブ信号に基づき前記データ値を格納し、前記第２のデータストローブ信号に基づき前記データ値を格納し、前記第３のデータストローブ信号に基づき前記データ値を格納する、請求項７に記載のメモリ制御方法。
【請求項９】
前記第１のデータストローブ信号の位相を前記データ信号の有効領域の中心点に設定し、
前記第２のデータストローブ信号の位相を前記データ信号の有効領域のセットアップ側境界点に設定し、
前記第３のデータストローブ信号の位相を前記データ信号の有効領域のホールド側境界点に設定し、
前記第１のデータストローブ信号に基づき格納された前記データ値を通常動作にも使用する、請求項８に記載のメモリ制御方法。
【請求項１０】
前記第１のデータストローブ信号に基づき格納された前記データ値と前記第２のデータストローブ信号に基づき格納された前記データ値とが異なる場合は、前記第２のデータストローブ信号の遅延時間を変更し、
前記第１のデータストローブ信号に基づき格納された前記データ値と前記第３のデータストローブ信号に基づき格納された前記データ値とが異なる場合は、前記第３のデータストローブ信号の遅延時間を変更する、請求項９に記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ制御装置、及びメモリ制御方法に関し、特にＤＤＲ−ＳＤＲＡＭのメモリ制御装置、及びメモリ制御方法に関する。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）は、クロック信号に同期して信号を入出力するシンクロナスＤＲＡＭの一種であり、クロックの立ち上がり（前縁）と立下り（後縁）の双方のエッジに同期してデータを入出力することにより、クロック周波数の倍の転送レートを実現している。
【０００３】
ＤＤＲ−ＳＤＲＡＭからデータを読み出す際のコントローラ側のタイミング調整は、メモリスピードの向上と共にその役割が大きくなり、現在では自動調整によるキャリブレーション機能が主流になってきている。
ＤＤＲ２−ＳＤＲＡＭのコントローラでは、まず期待値データをＤＲＡＭに書き込み、続いてＤＲＡＭからデータ信号（ＤＱ信号）とデータストローブ信号(ＤＱＳ信号)をコントローラに取り込み、データストローブ信号（ＤＱＳ信号）のタイミング調整を行う方式が代表的である。
【０００４】
この方式では、システムの電源がＯＮになりＤＲＡＭの初期化が完了した直後にタイミング調整がコントローラ側で実施され、その後は通常動作（メモリアクセス）が行われる。実際に調整する際は、特定のアドレスに特定のデータ（期待値）を読み書きするように動作させており、コントローラ内部では備え付けの遅延素子の制御と、そのリードデータの期待値照合結果とを連携させることで、データストローブ信号がデータ信号をキャプチャーする最適なポイントを設定している。
【０００５】
図４に、特許文献１に開示されているメモリアクセス回路１０２を示す。図４に示されるメモリアクセス回路１０２は、メモリ１１２と基準クロック信号１１３を生成するクロック生成回路１１０と、基準クロック信号１１３を遅延して遅延クロック信号１１４を生成するクロック遅延調整回路１１１とを有している。ここで、クロック遅延調整回路１１１は遅延値の異なる複数の遅延クロック信号１１４を生成するものである。
【０００６】
さらにメモリアクセス回路１０２は、テストデータを生成するテストデータ生成回路１０５と、外部同期信号１１５に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路１０３とを具備する。そして、テストデータ生成回路１０５は、メモリテストスタート信号に応答してテストデータを生成し、テストデータを基準クロックに同期してメモリ１１２に書き込むと共に、基準クロックに同期してテストデータに対応する書き込みデータを出力する。メモリアクセステスト制御回路１０３は、遅延クロック信号１１４に同期してメモリ１１２からテストデータを読み出し、読み出したテストデータと書き込みデータを比較し、比較に対応してメモリアクセス回路１０２のメモリアクセスタイミング調整を実行する。
【０００７】
メモリアクセス回路１０２において、外部同期信号１１５は、図５に示すような信号である。そして、外部同期信号１１５は、第１信号、第２信号を含み、第１信号と第２信号の中間に、データ信号を含まないブランキング期間１１６を有する。メモリアクセステスト制御回路１０３は、ブランキング期間中１１６にメモリアクセス回路１０２のメモリアクセスタイミング調整を実行する。このように、ブランキング期間１１６を有する外部信号を利用してメモリアクセスタイミングの調整を行うことで、通常メモリアクセスが行われない期間を有効に使用することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１４１７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１にかかるメモリアクセス回路１０２は、アプリケーションの中でブランキング期間があることを前提としている。そのため、メモリアクセスタイミング調整を行うためにブランキング期間という帯域を低下させる要素が必須となる。また、ブランキング期間がないアプリケーション（例えば、サーバ）では、電源をオンにしたときの初期状態でのメモリアクセスタイミング調整以降、メモリアクセスタイミング調整ができない。このため、温度・電圧変動による環境条件の変化に対応して、メモリアクセスタイミング調整を調整することができない。
【課題を解決するための手段】
【００１０】
本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路と、  前記遅延回路により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部と、  前記少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値を比較する比較器と、  前記比較器の比較結果に基づき前記データストローブ信号の遅延時間を制御する制御回路と、を有する。そして、前記少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
【００１１】
本発明にかかるメモリ制御装置では、実際のメモリアクセス動作に平行して、遅延された少なくとも２つのデータストローブ信号に基づくデータ値を比較し、当該比較結果により遅延時間を制御できるため、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができる。
【００１２】
また、本発明にかかるメモリ制御方法は、少なくとも２つの遅延されたデータストローブ信号を生成し、前記遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納し、前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御すると共に、前記データ値のうちの一つを通常動作にも使用する。
【００１３】
本発明にかかるメモリ制御方法では、実際のメモリアクセス動作に平行して、遅延された少なくとも２つのデータストローブ信号に基づくデータ値を比較し、当該比較結果により遅延時間を制御できるため、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができる。
【発明の効果】
【００１４】
本発明により、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置及びメモリ制御方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態にかかるメモリ制御装置を示す図である。
【図２】実施の形態にかかるメモリ制御装置のＤＱ有効領域を説明するための図である（ａ）。ＤＱＳ信号の位相位置の修正を説明するための図である（ｂ）。ＤＱＳ信号の位相位置の修正を説明するための図である（ｃ）。
【図３】実施の形態にかかるメモリ制御装置の動作を説明するためのフローチャートである。
【図４】背景技術にかかるメモリアクセス回路を示す図である。
【図５】背景技術にかかるメモリアクセス回路の同期信号とメモリアクセステストタイミングを示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。図１は本実施の形態にかかるメモリ制御装置を示す図である。本実施の形態にかかるメモリ制御装置１は、データストローブ信号（ＤＱＳ信号）を遅延させる遅延回路３と、遅延回路３により遅延された少なくとも２つのデータストローブ信号に基づき、メモリ２からのデータ信号（ＤＱ信号）のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部７、８、９と、を有する。
更に、少なくとも２つのＦＩＦＯバッファ部７、８、９に格納されたデータ値を比較する比較器４と、比較器４の比較結果１０に基づき、遅延回路３を用いてデータストローブ信号（ＤＱＳ信号）の遅延時間を制御する制御回路６と、を有する。
【００１７】
以下、本実施の形態にかかるメモリ制御装置について詳細に説明する。尚、本実施の形態にかかるメモリ制御回路１は、少なくとも２つのＦＩＦＯバッファ部を有することで実現することができるが、以下ではＦＩＦＯバッファ部が３つの場合について説明をする。
【００１８】
遅延回路３は、ＤＱＳ信号を所定の時間遅延させ遅延させたＤＱＳ信号をＦＩＦＯバッファ部７、８、９に出力する。ここで、遅延回路３は制御回路６により遅延時間を変更できる可変遅延回路であり、例えばＤＬＬ回路で構成する。また、図１では遅延回路３は１つであるが、複数の遅延回路を用いてもよい。
遅延回路３は、第１の遅延時間（第１の位相）遅れた第１のＤＱＳ信号、第２の遅延時間（第２の位相）遅れた第２のＤＱＳ信号、及び第３の遅延時間（第３の位相）遅れた第３のＤＱＳ信号を生成し、それぞれの信号を、第１のＦＩＦＯバッファ部（Ａ）７、第２のＦＩＦＯバッファ部（Ｂ）８、第３のＦＩＦＯバッファ部（Ｃ）９に出力する。
【００１９】
ＦＩＦＯバッファ部７、８、９は、読込んだデータを一時的に格納するＦＩＦＯ（First In First Out）メモリで構成される。ＦＩＦＯバッファ部には、遅延されたＤＱＳ信号のタイミングに基づき、メモリ２からのデータ信号（ＤＱ信号）のデータ値（期待値）が格納される。
つまり、第１のＦＩＦＯバッファ部（Ａ）７には、第１の遅延時間遅れた第１のＤＱＳ信号に基づき、データ信号（ＤＱ信号）のデータ値（期待値）が格納される。また、第２のＦＩＦＯバッファ部（Ｂ）８には、第２の遅延時間遅れた第２のＤＱＳ信号に基づき、データ信号（ＤＱ信号）のデータ値が格納される。第３のＦＩＦＯバッファ部（Ｃ）９には、第３の遅延時間遅れた第３のＤＱＳ信号に基づき、データ信号（ＤＱ信号）のデータ値が格納される。
【００２０】
ここで、遅延時間（位相）は以下のように設定される。
図２（ａ）は、本実施の形態にかかるメモリ制御装置のＤＱ有効領域を説明するための図である。第１の遅延時間（第１の位相）は、初期化時のメモリアクセスタイミング調整で決定したＤＱ信号の有効領域の中心点である最適位相点２０に設定される。
また、第２の遅延時間（第２の位相）は、図２（ａ）に示すＤＱ信号の有効領域のセットアップ境界点２１に設定される。このセットアップ境界点２１は、初期化時のメモリアクセスタイミング調整で判定したセットアップ側の限界点である。
また、第３の遅延時間（第３の位相）は、図２（ａ）に示すＤＱ信号の有効領域のホールド境界点２２に設定される。このホールド境界点２２は、初期化時のメモリアクセスタイミング調整で判定したホールド側の限界点である。
【００２１】
尚、遅延されたデータストローブ信号が２つ生成され、２つのＦＩＦＯバッファ部にデータ値が格納される場合の遅延時間は、例えば次のように設定される。第１の遅延時間（第１の位相）は、初期化時のメモリアクセスタイミング調整で決定したＤＱ信号の有効領域の中心点である最適位相点２０に設定される。また、第２の遅延時間（第２の位相）は、図２（ａ）に示すＤＱ信号の有効領域のセットアップ境界点２１、または、ホールド境界点２２に設定される。
上記遅延時間は一例であり、遅延時間はＤＱ信号の有効領域内において任意に設定することができる。
【００２２】
また、初期調整時における、データ信号の有効領域の中心点２０、セットアップ側境界点２１、及びホールド側境界点２２についての情報は、初期調整結果格納レジスタ５に格納される。初期調整結果格納レジスタ５に格納されたこれらの情報は、制御回路６に出力され、制御回路６はこれらの情報に基づき各遅延時間を制御する。
【００２３】
比較器４は、ＦＩＦＯバッファ部７、８、９に格納されたデータ値を比較し、当該比較結果を制御回路６に出力する。つまり比較器４は、第１のＦＩＦＯバッファ部７に格納されたデータ値と第２のＦＩＦＯバッファ部８に格納されたデータ値を比較する。また、比較器４は、第１のＦＩＦＯバッファ部７に格納されたデータ値と第３のＦＩＦＯバッファ部９に格納されたデータ値を比較する。そしてこれらの比較結果１０を制御回路６へ出力する。ここで、比較結果１０は各データ値が「一致」であるか「不一致」であるかを示す信号である。
尚、第１のＦＩＦＯバッファ部（Ａ）７から出力されるＤＱ信号は、第２のＦＩＦＯバッファ部（Ｂ）、第３のＦＩＦＯバッファ部（Ｃ）から出力されるＤＱ信号との照合データとして使用されると共に、通常動作にも使用される。つまり、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
【００２４】
制御回路６は、比較器４の比較結果１０に基づき遅延回路３の遅延時間を変更する。信号１１は第１のＦＩＦＯバッファ部（Ａ）７へ出力するＤＱＳ信号の遅延時間を制御するための信号である。信号１２は第２のＦＩＦＯバッファ部（Ｂ）８へ出力するＤＱＳ信号の遅延時間を制御するための信号である。信号１３は第３のＦＩＦＯバッファ部（Ｃ）９へ出力するＤＱＳ信号の遅延時間を制御するための信号である。
【００２５】
具体的には、制御回路６は、第１のＦＩＦＯバッファ部（Ａ）７に格納されたデータ値と第２のＦＩＦＯバッファ部（Ｂ）８に格納されたデータ値とが異なる場合は、第２のＤＱＳ信号の遅延時間（位相）を変更する。この場合は図２（ｂ）に示すようにＤＱＳ信号の位相を内側（矢印の方向）にシフトする。制御回路６は、ＤＱＳ信号をこのようにシフトする信号１２を第２のＦＩＦＯバッファ部（Ｂ）８へ出力する。
一方、第１のＦＩＦＯバッファ部（Ａ）７に格納されたデータ値と第２のＦＩＦＯバッファ部（Ｂ）８に格納されたデータ値とが一致する場合は、セットアップ側の動作マージンに変化がないことを示している。
【００２６】
また、第１のＦＩＦＯバッファ部（Ａ）７に格納されたデータ値と第３のＦＩＦＯバッファ部（Ｃ）９に格納されたデータ値とが異なる場合は、第３のＤＱＳ信号の遅延時間を変更する。この場合は図２（ｃ）に示すようにＤＱＳ信号の位相を内側（矢印の方向）にシフトする。制御回路６は、ＤＱＳ信号をこのようにシフトする信号１３を第３のＦＩＦＯバッファ部（Ｃ）９へ出力する。
一方、第１のＦＩＦＯバッファ部（Ａ）７に格納されたデータ値と第３のＦＩＦＯバッファ部（Ｃ）９に格納されたデータ値とが一致する場合は、ホールド側の動作マージンに変化がないことを示している。
【００２７】
このような動作により、リード中のＤＱ信号有効領域をリアルタイムで確認することができる。つまり、本実施の形態にかかるメモリ制御装置では、通常のメモリアクセス中において、ＤＱ有効領域を認識することができ、このＤＱ有効領域から最適な位相点を随時算出し更新することができる。
【００２８】
また、これらのデータ値の比較はリードデータに対して実施するため、リードコマンドをトリガとして、ＤＲＡＭで決定されるリードレイテンシー後にバースト長の半分のクロックサイクル期間実施される。それ以外の期間ではリードデータが存在しないため、期待値の比較動作は行わない。
【００２９】
次に、図３を用いて本実施の形態にかかるメモリ制御装置の動作について説明する。
まず、メモリ制御装置１の電源をＯＮにする（Ｓ１）。メモリ制御装置１の電源がＯＮになることで、ＤＲＡＭが初期化され、ＤＱＳスキューの自動調整が実施される（Ｓ２）。この時の初期調整結果の情報は、初期調整結果格納レジスタ５に格納される。この時、Ｃａｌｐ＝０、ＥｃｎｔＢ＝０、ＥｃｎｔＣ＝０である。ここで、Ｃａｌｐは最適値からの位相シフトステップ数、ＥｃｎｔＢは第２のＦＩＦＯバッファ部（Ｂ）８に格納されたデータ値のエラーカウント変数、ＥｃｎｔＣは第３のＦＩＦＯバッファ部（Ｃ）９に格納されたデータ値のエラーカウント変数である。
【００３０】
リードコマンドが制御回路６に出力されると（Ｓ３）、各ＦＩＦＯバッファ部７、８、９に格納されたデータ値（期待値）が比較器４で比較される（Ｓ４）。第１のＦＩＦＯバッファ部７に格納されたデータ値と第２のＦＩＦＯバッファ部８に格納されたデータ値が一致している場合は、Ｐａｓｓ判定される。一方、これらのデータ値が一致しない場合はＦａｉｌ判定となる（Ｓ５）。同様に、第１のＦＩＦＯバッファ部７に格納されたデータ値と第３のＦＩＦＯバッファ部９に格納されたデータ値が一致している場合は、Ｐａｓｓ判定される。一方、これらのデータ値が一致しない場合はＦａｉｌ判定となる（Ｓ５）。
【００３１】
Ｓ６及びＳ７では、（１）第２のＦＩＦＯバッファ部８に格納されたデータ値がＦａｉｌ判定、（２）第３のＦＩＦＯバッファ部９に格納されたデータ値がＦａｉｌ判定、（３）第２のＦＩＦＯバッファ部８及び第３のＦＩＦＯバッファ部９に格納されたデータ値がＦａｉｌ判定、のいずれであるかが判定される。
（１）の場合、エラー数であるＥｃｎｔＢの値が１増加する（Ｓ９）。また、（２）の場合、エラー数であるＥｃｎｔＣの値が１増加する（Ｓ８）。また、（３）の場合、ＥｃｎｔＢおよびＥｃｎｔＣの値が１増加する（Ｓ１０）。
【００３２】
次に、ＥｃｎｔＢ−ＥｃｎｔＣが＋２であるか判定される（Ｓ１１）。ＥｃｎｔＢ−ＥｃｎｔＣ＝＋２である場合、Ｃａｌｐ＝１となる（Ｓ１３）。ＥｃｎｔＢ−ＥｃｎｔＣが＋２でない場合は、ＥｃｎｔＢ−ＥｃｎｔＣが−２であるか判定される（Ｓ１２）。ＥｃｎｔＢ−ＥｃｎｔＣ＝−２である場合、Ｃａｌｐ＝−１となる（Ｓ１４）。
ここで、最適位相位置２０は、ＤＱ信号の有効領域のセットアップ境界点２１とＤＱ信号の有効領域のホールド境界点２２の位相位置の中心を採用するため、第２、第３のＦＩＦＯバッファ部のエラーカウント差が２になった時に始めて更新動作が実行される。
【００３３】
次に、Ｓ１５でＣａｌｐ＝１であるか判定される。Ｃａｌｐ＝１である場合は、遅延回路の最適値をプラス１シフトする（Ｓ１６）。一方、Ｃａｌｐ＝１でない場合（つまり、Ｃａｌｐ＝−１の場合）は、遅延回路の最適値をマイナス１シフトする（Ｓ１７）。
Ｓ１６、Ｓ１７の工程が終了したら、Ｃａｌｐ＝０、ＥｃｎｔＢ＝０、ＥｃｎｔＣ＝０とし（Ｓ１８）、再度Ｓ３の工程へと移る。
【００３４】
次に、本実施の形態にかかるメモリ制御方法について説明する。
本実施の形態にかかるメモリ制御方法は、少なくとも２つの遅延されたデータストローブ信号を生成し、前記遅延された少なくとも２つのデータストローブ信号に基づきメモリからのデータ信号のデータ値を各々格納し、前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御する。
このメモリ制御方法は、例えば本実施の形態で説明したメモリ制御装置で実施することができる。
【００３５】
また、本実施の形態にかかるメモリ制御方法は、第１の遅延時間遅れた第１のＤＱＳ信号、第２の遅延時間遅れた第２のＤＱＳ信号、及び第３の遅延時間遅れた第３のＤＱＳ信号を生成し、前記第１のＤＱＳ信号に基づき前記データ値を格納し、前記第２のＤＱＳ信号に基づき前記データ値を格納し、前記第３のＤＱＳ信号に基づき前記データ値を格納してもよい。
【００３６】
また、本実施の形態にかかるメモリ制御方法は、前記第１のＤＱＳ信号の位相を前記データ信号の有効領域の中心点に設定し、前記第２のＤＱＳ信号の位相を前記データ信号の有効領域のセットアップ側境界点に設定し、前記第３のＤＱＳ信号の位相を前記データ信号の有効領域のホールド側境界点に設定してもよい。
【００３７】
また、本実施の形態にかかるメモリ制御方法は、前記第１のＤＱＳ信号に基づき格納された前記データ値と前記第２のＤＱＳ信号に基づき格納された前記データ値とが異なる場合は、前記第２のＤＱＳ信号の遅延時間を変更し、前記第１のＤＱＳ信号に基づき格納された前記データ値と前記第３のＤＱＳ信号に基づき格納された前記データ値とが異なる場合は、前記第３のＤＱＳ信号の遅延時間を変更してもよい。
【００３８】
本発明により、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置を提供することができる。
また、特許文献１にかかるメモリアクセス回路はメモリアクセスタイミング調整用のパターンを直接メモリへ書き込み／読み出しすることで実現している。そのため、ブランキング期間終了後は、今まで記憶されていたメモリのデータを全て破棄する必要があった。しかし、上記構成を有する本発明ではメモリのデータを全て破棄するという動作が不要となる。
【００３９】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【産業上の利用可能性】
【００４０】
本発明は、メモリを用いる電子機器等の技術分野において広く適用することができる。
【符号の説明】
【００４１】
１  メモリ制御装置
２  メモリ
３  遅延回路
４  比較器
５  初期調整結果格納レジスタ
６  制御回路
７  第１のＦＩＦＯバッファ部
８  第２のＦＩＦＯバッファ部
９  第３のＦＩＦＯバッファ部
１０  比較結果
１１  遅延時間制御信号
１２  遅延時間制御信号
１３  遅延時間制御信号
２０  データ信号の有効領域の中心点
２１  データ信号の有効領域のセットアップ側境界点
２２  データ信号の有効領域のホールド側境界点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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