(57)【要約】【課題】画像信号の出力電圧範囲を増大することなく、コントラストを向上させることが可能な画像表示装置及び画像表示装置の駆動方法を提供する。【解決手段】画像信号線への画像信号の供給に先がけて、当該画像信号に応じた電位を保持する容量素子の前記画像信号線との接続側極板に対向する対向極板の電位を所定の電位まで上昇させた後、前記画像信号線に画像信号を供給し、前記容量素子に画像信号に応じた電位を保持させた後に、前記容量素子における前記対向極板側の電位を従前の電位まで降下させ、この容量素子の両端電位の電位差に応じた電流により発光素子を発光させる。【選択図】        図３
2010055008.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、
制御端子、第１端子及び第２端子を有し、該第１端子又は第２端子の一方と発光素子とが電気的に接続され、第１端子と第２端子との間に流れる電流を制御するドライバ素子と、
前記ドライバ素子の前記制御端子と、前記第１端子又は前記第２端子のうち前記発光素子が電気的に接続された側の端子と、の間に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、
前記画像信号が供給される画像信号線と、
前記ドライバ素子の第１端子又は第２端子と電気的に接続される前記発光素子に所定の電源電圧が供給される電源線と、
を有する複数の画素回路と、
前記各画素回路に対して、前記画像信号線に供給する前記画像信号の電位及び供給タイミングを制御するとともに、前記電源線に供給する電源電位及び供給タイミングを制御する駆動制御部と、
を備え、
前記駆動制御部は、前記画像信号の供給に際して、前記容量素子における電源線側の電位が前記ドライバ素子側の電位よりも変動するように、前記電源線に供給する電源電位を制御することを特徴とする画像表示装置。
【請求項２】
アノード電極及びカソード電極を有する発光素子と、
制御端子、第１端子及び前記発光素子のアノード電極に電気的に接続される第２端子を有し、前記第１端子と第２端子との間に流れる電流を制御するドライバ素子と、
前記ドライバ素子の前記制御端子と前記第２端子との間に電気的に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、
前記画像信号が供給される画像信号線と、
前記ドライバ素子の第１端子と、前記発光素子のカソード電極との夫々に電気的に接続され、所定の電源電圧が供給される電源線と、
を有する複数の画素回路と、
前記各画素回路に対して、前記画像信号線に供給する前記画像信号の電位及び供給タイミングを制御するとともに、前記電源線に供給する電源電位及び供給タイミングを制御する駆動制御部と、
を備え、
前記駆動制御部は、前記画像信号の供給に際して、前記容量素子における前記第２端子との接続側の電位が変動するよう、前記電源線に供給する電源電位を制御することを特徴とする画像表示装置。
【請求項３】
前記駆動制御部は、前記画像信号線への画像信号の供給に先がけて、前記容量素子における前記第２端子との接続側の電位を所定の電位まで上昇させ、前記画像信号線に画像信号を供給し、前記容量素子に当該画像信号に応じた電位を保持させた後に、前記容量素子における前記第２端子との接続側の電位を従前の電位まで降下させることを特徴とする請求項２に記載の画像表示装置。
【請求項４】
前記電源線は、前記ドライバ素子の第１端子に接続された第１電源線と、前記発光素子のカソード電極に接続された第２電源線とを有し、
前記駆動制御部は、前記画像信号線への画像信号の供給に先がけて、前記第１電源線を基準電位とするとともに、前記第２電源線の電位を前記第１電源線の電位よりも高い第１電位とすることを特徴とする請求項２又は３に記載の画像表示装置。
【請求項５】
前記駆動制御部は、前記画像信号線への画像信号の供給を停止した後に、前記第２電源線の電位を前記第１電源線の基準電位まで降下させることを特徴とする請求項４に記載の画像表示装置。
【請求項６】
前記駆動制御部は、前記第２電源線の電位を前記第１電源線の基準電位まで降下させた後、当該第１電源線に所定の電源電圧を供給することで、前記ドライバ素子を駆動させることを特徴とする請求項５に記載の画像表示装置。
【請求項７】
発光素子と、
制御端子、第１端子及び第２端子を有し、該第１端子又は第２端子の一方と発光素子とが電気的に接続され、第１端子と第２端子との間に流れる電流を制御するドライバ素子と、
前記ドライバ素子の前記制御端子と、前記第１端子又は前記第２端子のうち前記発光素子が電気的に接続された側の端子と、の間に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、
前記画像信号が供給される画像信号線と、
を有する複数の画素回路を備えた画像表示装置の駆動方法であって、
前記画像信号線への画像信号の供給に先がけて、前記容量素子における前記ドライバ素子よりも電源線側の電位を所定電位まで上昇させるプリチャージ工程と、
前記画像信号線に画像信号を供給し、前記容量素子に当該画像信号に応じた電位を保持させる書き込み工程と、
前記画像信号の供給を停止した後、前記容量素子における前記ドライバ素子よりも電源線側の電位を従前の電位まで降下させる発光準備工程と、
前記ドライバ素子に所定の電源電圧を供給し、当該ドライバ素子を駆動する発光工程と、
を含むことを特徴とする画像表示装置の駆動方法。
【請求項８】
アノード電極及びカソード電極を有する発光素子と、
制御端子、第１端子及び前記発光素子のアノード電極に電気的に接続される第２端子を有し、前記第１端子と第２端子との間に流れる電流を制御するドライバ素子と、
前記ドライバ素子の前記制御端子と前記第２端子との間に電気的に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、
前記画像信号が供給される画像信号線と、
前記ドライバ素子の第１端子と、前記発光素子のカソード電極との夫々に電気的に接続され、所定の電源電圧が供給される電源線と、
を有する複数の画素回路を備えた画像表示装置の駆動方法であって、
前記画像信号線への画像信号の供給に先がけて、前記容量素子における前記第２端子との接続側の電位を所定の電位まで上昇させるプリチャージ工程と、
前記画像信号線に画像信号を供給し、前記容量素子に当該画像信号に応じた電位を保持させる書き込み工程と、
前記画像信号の供給を停止した後、前記容量素子における前記第２端子との接続側の電位を従前の電位まで降下させる発光準備工程と、
前記ドライバ素子に所定の電源電圧を供給し、当該ドライバ素子を駆動する発光工程と、
を含むことを特徴とする画像表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等の画像表示装置及び画像表示装置の駆動方法に関する。
【背景技術】
【０００２】
従来から、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro  Luminescence）素子を用いた画像表示装置が提案されている。この種の画像表示装置では、例えばアモルファスシリコンや多結晶シリコン等で形成された薄膜トランジスタ（Thin  Film  Transistor；以下「ＴＦＴ」という）や有機ＥＬ素子の一つである有機発光ダイオード（Organic  Light  Emitting  Diode；以下「ＯＬＥＤ」という）等が各画素を構成しており、各画素がマトリクス状に配置されている。そして、各画素に適切な電流値が設定されることにより、各画素の輝度が制御され所望の画像が表示される。
【０００３】
また、従来、ソースフォロワー式と呼ばれる画素回路が提案されている（例えば、特許文献１参照）。この画素回路では、発光素子のＩ−Ｖ（電流−電圧）特性が経時変化し、発光時の電位（Ｖｏｌｅｄ）が変動したとしても、この変動に追従したＶｏｌｅｄを供給する「ソースフォロワー」動作が可能となっている。
【０００４】
【特許文献１】特開２００４−３４７９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記画像表示装置においては、コントラストを向上させるために、各画素を駆動する駆動電圧の振り幅を大きくすることが行われる。この点については、画像信号自体の出力電圧範囲を増大することが挙げられるが、この場合、画像信号を出力するデータドライバの耐圧を高くする必要があるため、回路サイズの増大や回路の複雑化を招き、コスト増加に繋がるという問題がある。また、ソースフォロワー式の画素回路では、低階調側の階調特性が高階調側の階調特性に比べて緩慢となるため、コントラストが低下するという問題がある。以下、図２、５、６、７を参照し、この問題が発生する要因について説明する。
【０００６】
図２は、ソースフォロワー式の画素回路（１画素）の一例を示した図である。図５は、図２に示した画素回路における、従来の駆動方法を示したシーケンス図である。なお、図２では、有機ＥＬ素子ＯＬＥＤの容量を有機ＥＬ素子容量Ｃｏｌｅｄとして等価的に表している。また、図６、７は、図２に示した画素回路における、従来の駆動方法による階調特性を示した図である。図６において、横軸が階調を示しており、画像信号電圧と同義である。また、縦軸が有機ＥＬ素子の発光輝度の平方根を示している。
【０００７】
図６、７において、破線で示すグラフは、理想的な階調特性を示している。理想的な階調特性では階調と輝度の平方根との関係が比例関係となる。すなわち、輝度(Luminance)をＬ［ｃｄ］、発光効率をρ［ｃｄ／Ａ］、電流をＩ［Ａ］とすると、下記式（１）が成立する。
Ｌ＝ρ・Ｉ      (１)
【０００８】
また、図２の回路構成において、駆動トランジスタＴｄの特性に応じて定まる係数をα、駆動トランジスタのゲート電極−ソース電極間の電位差をＶｇｓ、閾値電圧をＶｔｈとすると、電流Ｉは駆動トランジスタＴｄにより、下記式（２）で表される。
Ｉ＝α・(Ｖｇｓ−Ｖｔｈ)２      (２)
【０００９】
したがって、上記の式(１)に式(２)を代入すると、下記式（３）となるため、輝度Ｌの平方根は下記式（４）で表される。
Ｌ＝ρ・α・(Ｖｇｓ−Ｖｔｈ)２      (３)
√Ｌ＝√(ρ・α)・(Ｖｇｓ−Ｖｔｈ)      (４)
【００１０】
また、ゲート電極−ソース電極間の電位差Ｖｇｓは画像信号Ｖｄａｔａ（階調）に応じた値をとり、書き込み効率をβとすると、下記式（５）で表すことができる。
Ｖｇｓ＝β・Ｖｄａｔａ      （５）
そのため、輝度Ｌの平方根√Ｌは、下記式（６）となり、階調Ｖｄａｔａに比例していることが分かる。
√Ｌ＝√(ρ・α)・(β・Ｖｄａｔａ−Ｖｔｈ)      （６）
【００１１】
しかし、図２に示すようなソースフォロワー式の画素回路においては、図５に示した書き込み期間にＶｄａｔａ＞Ｖｔｈの画像信号を与えると、駆動トランジスタＴｄがオンとなるため、点Ｂの電位Ｖｂは、高階調側では第１電源線１１１と同電位になる。このとき、第１電源線を基準電位（リセット期間において、容量素子Ｃｓに蓄えられる電圧をオフセットする電圧、ここでは０Ｖ）とすると、容量素子Ｃｓに印加される電位Ｖｃｓは、下記式（７）となる。
Ｖｃｓ＝Ｖａ（点Ａの電位）−Ｖｂ＝Ｖｄａｔａ−０＝Ｖｄａｔａ      （７）
【００１２】
この状態で走査線１１３を低電位ＶｇＬにして、スイッチングトランジスタＴｓをオフすると、容量素子Ｃｓには、Ｖｄａｔａが電荷として蓄えられる。つまり、画像信号線の信号Ｖｄａｔａに対して、容量素子Ｃｓに蓄えられた電位もＶｄａｔａであるため、書き込み効率は１となる。このとき、式（６）は、下記式（８）となり、階調グラフの傾き（比例係数）は√(ρ・α)となる。
√Ｌ＝√(ρ・α)・(Ｖｄａｔａ−Ｖｔｈ)      （８）
【００１３】
一方、低階調側では、図５に示した書き込み期間にＶｄａｔａ＜Ｖｔｈの画像信号を与えると、駆動トランジスタＴｄがオフとなるため、第１電源線１１１と容量素子Ｃｓとは電気的に接続されていない。このとき、画像信号線からみて、容量素子Ｃｓの先にはＣｏｌｅｄが直列に接続されているように見える。この状態で、画像信号線をＶｄａｔａとすると、容量素子ＣｓとＣｏｌｅｄの容量がカップリングされ、点Ｂにおける電位Ｖｂは、下記式（９）となる。
Ｖｂ＝Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）      （９）
【００１４】
そのため、容量素子Ｃｓの両端の電位Ｖｃｓは、下記式（１０）となる。このときの書き込み効率は、Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）＜１となる。
Ｖｃｓ＝Ｖａ−Ｖｂ
＝Ｖｄａｔａ−Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）
＝Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）・Ｖｄａｔａ      （１０）
【００１５】
また、式（６）は下記式（１１）となるため、階調グラフの傾き（比例係数）は、√(ρ・α)・βとなる。ここで、β＜１であるため、低階調側での書き込み効率（β＜１）は、高階調側での書き込み効率（β＝１）と比べて小さくなる。
√Ｌ＝√(ρ・α)・(β・Ｖｄａｔａ−Ｖｔｈ)      （１１）
【００１６】
したがって、ソースフォロワー式の画素回路においては、理想階調特性のグラフに近づけるため、高階調側を基準に調整すると、図６における実線のグラフで示すように高階調側では理想階調特性のグラフに近いものの、低階調側では理想階調特性のグラフと比べて、その傾きが緩慢になるという特性を有している。
【００１７】
しかし、このようなソースフォロワー式の画素回路において優れたコントラストを実現するためには、黒色の輝度が低いことが好ましい。この要請を満たすため、図７に示すように黒色を表すＶｄａｔａ＝０の場合の輝度を０ｎｉｔとなるように調整することが考えられる。ところが、当該輝度の調整により、高輝度側での最大輝度が低下するため、高輝度パネルの実現が困難になるという問題がある。
【００１８】
本発明は、上記に鑑みてなされたものであって、画像信号の出力電圧範囲を増大することなく、コントラストを向上させることが可能な画像表示装置及び画像表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、発光素子と、制御端子、第１端子及び第２端子を有し、該第１端子又は第２端子の一方と発光素子とが電気的に接続され、第１端子と第２端子との間に流れる電流を制御するドライバ素子と、前記ドライバ素子の前記制御端子と、前記第１端子又は前記第２端子のうち前記発光素子が電気的に接続された側の端子と、の間に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、前記画像信号が供給される画像信号線と、前記ドライバ素子の第１端子又は第２端子と電気的に接続される前記発光素子に所定の電源電圧が供給される電源線と、を有する複数の画素回路と、前記各画素回路に対して、前記画像信号線に供給する前記画像信号の電位及び供給タイミングを制御するとともに、前記電源線に供給する電源電位及び供給タイミングを制御する駆動制御部と、を備え、前記駆動制御部は、前記画像信号の供給に際して、前記容量素子における電源線側の電位が前記ドライバ素子側の電位よりも変動するように、前記電源線に供給する電源電位を制御することを特徴とする。
【００２０】
また、請求項２にかかる発明は、アノード電極及びカソード電極を有する発光素子と、制御端子、第１端子及び前記発光素子のアノード電極に電気的に接続される第２端子を有し、前記第１端子と第２端子との間に流れる電流を制御するドライバ素子と、前記ドライバ素子の前記制御端子と前記第２端子との間に電気的に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、前記画像信号が供給される画像信号線と、前記ドライバ素子の第１端子と、前記発光素子のカソード電極との夫々に電気的に接続され、所定の電源電圧が供給される電源線と、を有する複数の画素回路と、前記各画素回路に対して、前記画像信号線に供給する前記画像信号の電位及び供給タイミングを制御するとともに、前記電源線に供給する電源電位及び供給タイミングを制御する駆動制御部と、を備え、前記駆動制御部は、前記画像信号の供給に際して、前記容量素子における前記第２端子との接続側の電位が変動するよう、前記電源線に供給する電源電位を制御することを特徴とする。
【００２１】
また、請求項３にかかる発明は、請求項２にかかる発明において、前記駆動制御部は、前記画像信号線への画像信号の供給に先がけて、前記容量素子における前記第２端子との接続側の電位を所定の電位まで上昇させ、前記画像信号線に画像信号を供給し、前記容量素子に当該画像信号に応じた電位を保持させた後に、前記容量素子における前記第２端子との接続側の電位を従前の電位まで降下させることを特徴とする。
【００２２】
また、請求項４にかかる発明は、請求項２又は３にかかる発明において、前記電源線は、前記ドライバ素子の第１端子に接続された第１電源線と、前記発光素子のカソード電極に接続された第２電源線とを有し、前記駆動制御部は、前記画像信号線への画像信号の供給に先がけて、前記第１電源線を基準電位とするとともに、前記第２電源線の電位を前記第１電源線の電位よりも高い第１電位とすることを特徴とする。
【００２３】
また、請求項５にかかる発明は、請求項４にかかる発明において、前記駆動制御部は、前記画像信号線への画像信号の供給を停止した後に、前記第２電源線の電位を前記第１電源線の基準電位まで降下させることを特徴とする。
【００２４】
また、請求項６にかかる発明は、請求項５にかかる発明において、前記駆動制御部は、前記第２電源線の電位を前記第１電源線の基準電位まで降下させた後、当該第１電源線に所定の電源電圧を供給することで、前記ドライバ素子を駆動させることを特徴とする。
【００２５】
また、請求項７にかかる発明は、発光素子と、制御端子、第１端子及び第２端子を有し、該第１端子又は第２端子の一方と発光素子とが電気的に接続され、第１端子と第２端子との間に流れる電流を制御するドライバ素子と、前記ドライバ素子の前記制御端子と、前記第１端子又は前記第２端子のうち前記発光素子が電気的に接続された側の端子と、の間に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、前記画像信号が供給される画像信号線と、を有する複数の画素回路を備えた画像表示装置の駆動方法であって、前記画像信号線への画像信号の供給に先がけて、前記容量素子における前記ドライバ素子よりも電源線側の電位を所定電位まで上昇させるプリチャージ工程と、前記画像信号線に画像信号を供給し、前記容量素子に当該画像信号に応じた電位を保持させる書き込み工程と、前記画像信号の供給を停止した後、前記容量素子における前記ドライバ素子よりも電源線側の電位を従前の電位まで降下させる発光準備工程と、前記ドライバ素子に所定の電源電圧を供給し、当該ドライバ素子を駆動する発光工程と、を含むことを特徴とする。
【００２６】
また、請求項８にかかる発明は、アノード電極及びカソード電極を有する発光素子と、制御端子、第１端子及び前記発光素子のアノード電極に電気的に接続される第２端子を有し、前記第１端子と第２端子との間に流れる電流を制御するドライバ素子と、前記ドライバ素子の前記制御端子と前記第２端子との間に電気的に接続され、表示の対象となる画像信号に応じた電位を保持する容量素子と、前記画像信号が供給される画像信号線と、前記ドライバ素子の第１端子と、前記発光素子のカソード電極との夫々に電気的に接続され、所定の電源電圧が供給される電源線と、を有する複数の画素回路を備えた画像表示装置の駆動方法であって、前記画像信号線への画像信号の供給に先がけて、前記容量素子における前記第２端子との接続側の電位を所定の電位まで上昇させるプリチャージ工程と、前記画像信号線に画像信号を供給し、前記容量素子に当該画像信号に応じた電位を保持させる書き込み工程と、前記画像信号の供給を停止した後、前記容量素子における前記第２端子との接続側の電位を従前の電位まで降下させる発光準備工程と、前記ドライバ素子に所定の電源電圧を供給し、当該ドライバ素子を駆動する発光工程と、を含むことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、画像信号の供給タイミングと連動して、当該画像信号に応じた電位を蓄積する容量素子の電位を変動させることで、実質的に画像信号の出力電圧範囲以上の電圧を容量素子に保持させることができるため、画像信号の出力電圧範囲を増大することなく、コントラストを向上させた状態でパネルを駆動させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施の形態にかかる画像表示装置を図面に基づいて詳細に説明する。なお、以下の実施形態によって本発明が限定されるものではない。
【００２９】
まず、以下に説明する各実施形態に好適な画像表示装置について説明する。図１は、以下に説明する各実施形態に好適な画像表示装置の概略構成を示した図である。同図に示したように、画像表示装置は、タイミングコントローラ１と、表示パネル２とを備えている。
【００３０】
表示パネル２には、後述する第１電源線１１１や第２電源線１１２、走査線１１３、Ｔｔｈ制御線１１４、マージ線１１５等の制御線１１と、画像信号線１２とが配設された表示部３が設けられている。制御線１１は、表示部３における所定方向（図１の例では横方向）に配設され、表示パネル２に設けられたラインドライバ２１に接続されている。一方、画像信号線１２は、制御線１１と異なる方向（概略直行方向）に沿って配設され、表示パネル２に設けられたデータドライバ２２に接続されている。
【００３１】
表示パネル２の外部には、タイミングコントローラ１が設けられている。タイミングコントローラ１は、例えば、演算回路、論理回路等を内部に含む駆動用ＩＣやカウンタ等の制御機器を用いて構成することができ、入力された画像データや、当該画像データを表示部３に表示させるための電源入力として発光制御用電源（例えば、後述するＶＤＤ、Ｖｐ１、ＶｇＨ、ＶｇＬ等）を、ラインドライバ２１又はデータドライバ２２に供給するタイミングを制御する。ここで、ラインドライバ２１、データドライバ２２及びタイミングコントローラ１は、本発明における駆動制御部に対応する構成部である。
【００３２】
図１では図示を省略したが、表示パネル２は、有機ＥＬ素子を具備し、且つ、マトリクス状に配列された複数の画素回路を有しており、これらの各画素回路には制御線１１及び画像信号線１２が夫々接続されている。なお、画素回路については、後述する第１〜第３の各実施形態において詳細に説明する。
【００３３】
ラインドライバ２１は、例えばスイッチング素子等を内部に含む駆動用ＩＣ等を用いて構成することができ、タイミングコントローラ１から入力されるクロック信号に基づき、自己の内部で生成した各種信号を制御線１１に印加するタイミングを制御する。
【００３４】
データドライバ２２は、例えば演算回路等を内部に含む駆動用ＩＣ等を用いて構成することができ、タイミングコントローラ１から入力される画像信号に基づき、当該画像信号に対応する電位（以下、「画像信号電圧」という）を生成するとともに、タイミングコントローラ１から入力されるクロック信号に基づき、生成した画像信号電圧を画像信号線１２に供給するタイミングを制御する。
【００３５】
なお、タイミングコントローラ１、制御線１１、画像信号線１２、ラインドライバ２１及びデータドライバ２２に関する図１のレイアウトは、その一例を示すものであり、このレイアウトに限定されるものではない。例えば、図１では、ラインドライバ２１及びデータドライバ２２を表示パネル２上に配置しているが、表示パネル２の外部に配置するようにしてもよい。また、図１では、タイミングコントローラ１を表示パネル２の外部に配置するようにしているが、表示パネル２の内部に配置するようにしてもよい。
【００３６】
［第１の実施形態］
図２は、第１の実施形態にかかる画像表示装置の１画素に対応する画素回路の構成の一例を示した図である。なお、図２では、有機ＥＬ素子ＯＬＥＤの容量を有機ＥＬ素子容量Ｃｏｌｅｄとして等価的に表している。
【００３７】
この図２に示される画素回路は、発光素子である有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子ＯＬＥＤを駆動するためのドライバ素子である駆動トランジスタＴｄと、画像信号電圧を保持する容量素子Ｃｓと、画像信号電圧の印加を制御するスイッチング素子としてのスイッチングトランジスタＴｓとを備える。なお、図２に示す構成は、有機ＥＬ素子等を制御する画素回路の１画素の回路構成を示すものであり、画像表示装置としては、この画素回路をマトリクス状に複数配列した構成を有している。
【００３８】
駆動トランジスタＴｄは、制御端子、第１端子、第２端子を備え、制御端子はゲート電極に、第１端子及び第２端子は、一方がドレイン電極に、他方がソース電極に夫々対応している。駆動トランジスタＴｄの第１端子と第２端子との相対的な電位関係は、以下に説明する各期間に応じて変動する。なお、「ドレイン電極」及び「ソース電極」は、トランジスタの導電型及び相対的な電位関係によって定義される。本実施形態に使用されるｎ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子（すわなち、第１端子と第２端子）のうち、高電位側の端子が「ドレイン電極」となり、低電位側の端子が「ソース電極」となる。また、ｐ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子のうち、低電位側の端子が「ドレイン電極」となり、高電位側の端子が「ソース電極」となる。そして、駆動トランジスタＴｄは、ゲート電極とソース電極との間に与えられる電位差に応じて有機ＥＬ素子ＯＬＥＤに流れる電流量を制御する機能を有する。駆動トランジスタＴｄの第１端子には制御線１１としての第１電源線１１１が接続されている。
【００３９】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることによって、アノード電極とカソード電極との間に電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、アルミニウム、銀、銅又は金等の金属或いはこれらの合金などによって形成されたアノード電極層及びインジウム錫酸化膜（ＩＴＯ）、錫酸化膜等の光透過性を有する導電材料、又は、マグネシウム、銀、アルミニウム、カルシウム等の材料などによって形成されたカソード電極層と、これらのアノード電極層とカソード電極層との間に発光体層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する。
【００４０】
発光体層としては、例えば、（ポリ）フルオレン誘導体（ＰＦ）、（ポリ）パラフェニレンビニレン誘導体（ＰＰＶ）、ポリフェニレン誘導体（ＰＰ）、ポリパラフィニレン誘導体（ＰＰＰ）、ポリビニルカルバゾール（ＰＶＫ）、ポリチオフェン誘導体やポリメチルフェニルシラン（ＰＭＰＳ）等のポリシラン系等を用いることができる。また、これらの高分子材料に、ペリレン系色素、クマリン系色素、ローダミン系色素等の高分子材料や、ルブレン、ペリレン、テトラフェニルブタジエン、キナクリドン、ナイルレッド等の低分子材料をドープすることも可能である。ここでは、有機ＥＬ素子ＯＬＥＤのアノード電極は、駆動トランジスタＴｄの第２端子と接続され、カソード電極は、制御線１１としての第２電源線１１２と接続される。また、本実施の形態では、有機ＥＬ素子ＯＬＥＤのカソード電極を、画像表示装置を構成する各画素で共通するコモンカソード型となっている。
【００４１】
スイッチングトランジスタＴｓは制御端子、第１端子及び第２端子を備えている。スイッチングトランジスタＴｓは、自身がオン状態となるとともに画像信号線１２の画像信号電圧が０Ｖのときに、駆動トランジスタＴｄの制御端子（ゲート電極）に電圧を印加したり、自身がオン状態になるとともに画像信号線１２に画像信号電圧が入力されたときに、容量素子Ｃｓに画像信号電圧を印加したりする機能を有する。なお、スイッチングトランジスタＴｓの第１端子（ソース電極）は、駆動トランジスタＴｄの制御端子と接続される。また、スイッチングトランジスタＴｓの第２端子（ドレイン電極）は、画像信号線１２と接続され、スイッチングトランジスタＴｓの制御端子（ゲート電極）には制御線１１としての走査線１１３が接続されている。
【００４２】
容量素子Ｃｓは、書き込み時に駆動トランジスタＴｄに印加する画像信号電圧に対応する電荷量を保持する機能を有し、スイッチングトランジスタＴｓの第１端子（ソース電極）と駆動トランジスタＴｄの制御端子（ゲート電極）とを結ぶ配線と、駆動トランジスタＴｄの第２端子との間に配置される。なお、以下では、容量素子Ｃｓを構成する二つの極板のうち、スイッチングトランジスタＴｓの第１端子（ソース電極）側に接続された極板の電位、即ち、図中点Ａの電位をＶａと表し、駆動トランジスタＴｄの第２端子に接続された極板の電位、即ち、図中点Ｂの電位をＶｂと表す。
【００４３】
駆動トランジスタＴｄ及びスイッチングトランジスタＴｓは、例えばＴＦＴによって構成される。なお、以下で参照する各図面においては、ＴＦＴのチャネルについて、そのタイプ（ｎ型又はｐ型）を明示していないが、ｎ型又はｐ型の何れかであり、本実施の形態では、ｎ型のＴＦＴであるものとする。
【００４４】
第１電源線１１１と第２電源線１１２とは、駆動トランジスタＴｄに所定電圧を供給する。また、本実施の形態では、コモンカソード型であり、画像表示装置上では、有機ＥＬ素子ＯＬＥＤの上部電極であるカソードが第２電源線１１２となり、共通電極として形成される。走査線１１３は、スイッチングトランジスタＴｓをオン／オフ制御するための信号を供給する。画像信号線１２は、画像信号電圧を容量素子Ｃｓに供給する。
【００４５】
＜画素回路の動作＞
次に、図２に示した画素回路の駆動方法について説明する。図３は、図２に示した画素回路の駆動方法の一例を示したシーケンス図である。この図３に示したように、画素回路は、リセット期間、プリチャージ期間、書き込み期間、書き込み終了期間、発光準備期間、発光期間及び消光期間という７つの期間を経て動作する。各画素回路では、駆動制御部による制御の下、これら７つの期間の動作を画像信号のフレーム毎に行うことで、当該画像信号が表す画像を表示パネル２上に表示する。以下、各期間について説明する。
【００４６】
まず、リセット期間では、第１電源線１１１がゼロ電位（０Ｖ）、第２電源線１１２がゼロ電位（０Ｖ）、画像信号線１２の画像信号電圧（Ｖｄａｔａ）がゼロ電位（０Ｖ）とされる。また、走査線１１３が高電位（ＶｇＨ）とされる。この制御によって、スイッチングトランジスタＴｓがオン、駆動トランジスタＴｄがオンとされる。その結果、容量素子Ｃｓ、有機ＥＬ素子容量Ｃｏｌｅｄに蓄積されていた前のフレーム分の電荷が放電されるため、点Ａの電位Ｖａ及び点Ｂの電位Ｖｂはともにゼロ電位（０Ｖ）となる。
【００４７】
なお、第１電源線１１１及び第２電源線における電位をゼロ電位（０Ｖ）としているが、リセット期間において、容量素子Ｃｓに蓄えられる電圧をオフセットする電圧（＝電源線の基準電位）であればよく、これに限定されるものではない（以下、第１の実施形態の各期間の説明において、第１電源線１１１又は第２電源線１１２として「ゼロ電位」と記載するものについては、同様に「電源線の基準電位」であればよい）。さらに、画像信号電圧（Ｖｄａｔａ）をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位（＝画像信号線の基準電位）であればよく、これに限定されるものではない（以下、第１の実施形態の各期間の説明において、画像信号線として「ゼロ電位」と記載するものについては、同様に「画像信号線の基準電位」であればよい）。
【００４８】
続く、プリチャージ期間では、第１電源線１１１及び画像信号線１２のゼロ電位、走査線１１３の高電位状態が維持される。また、第２電源線１１２の電位が予め定められた値（Ｖｐ）だけ上昇される。以下「Ｖｐ」をプリチャージ電圧という。この制御によって、電位Ｖｐに応じた電荷が有機ＥＬ素子容量Ｃｏｌｅｄに蓄積されることになり、点Ｂの電位ＶｂはＶｂ≒Ｖｐとなる。
【００４９】
なお、プレチャージ期間では、第１電源線１１１の電位が常にＶｂ以下となり、駆動トランジスタＴｄの第１端子よりも第２端子が高電位となる。したがって、駆動トランジスタＴｄの第１端子側がソース電極となり、第２端子側がドレイン電極となる。この場合、駆動トランジスタＴｄの電流はゲート電極とソース電極の電位差Ｖｇｓに応じた値となる。また、このときＶａ＝０Ｖであるため、駆動トランジスタＴｄのゲート電極−ソース電極間の電位差Ｖｇｓは、Ｖｇｓ＝Ｖａ−第１電源線の電位＝０Ｖとなる。つまり、駆動トランジスタＴｄのＶｇｓと、この駆動トランジスタＴｄの閾値電圧Ｖｔｈとの関係はＶｇｓ＜Ｖｔｈとなり、駆動トランジスタＴｄはオフ状態であるため、Ｖｂ≒Ｖｐの状態が保たれる。
【００５０】
このように、プリチャージ期間では、容量素子Ｃｓが有する極板のうち、画像信号線１２と電気的に接続された極板に対向する極板（以下、対向極板という）の電位、即ち、点Ｂの電位Ｖｂを、画像信号電圧Ｖｄａｔａの印加に先がけてＶｐに変化させる。
【００５１】
書き込み期間では、第１電源線１１１のゼロ電位（０Ｖ）、第２電源線１１２のＶｐ、走査線１１３の高電位状態が維持される。一方、画像信号線１２には、画像信号に応じたレベルの画像信号電圧（Ｖｄａｔａ）が供給される。この書き込み期間においては、駆動トランジスタＴｄの第２端子側が、第１端子側よりも高電位となる。そのため、第１端子がソース電極、第２端子がドレイン電極となる。なお、Ｖｄａｔａの値は駆動トランジスタＴｄの閾値電圧Ｖｔｈを上回るものとする。この制御によって、点Ａの電位ＶａはＶｄａｔａとなる。
【００５２】
一方、駆動トランジスタＴｄのＶｇｓは、Ｖｇｓ＝Ｖａ−第１電源線の電位（０Ｖ）＝Ｖｄａｔａ＞Ｖｔｈとなるため、駆動トランジスタＴｄはオン状態となり、点Ｂから第１電源線１１１に向けて電流が流れる。このとき、駆動トランジスタＴｄの流す電流Ｉは、飽和領域の下では下記式（１２）に従う。なお、「α」は駆動トランジスタＴｄの特性に応じて定まる係数である。
Ｉ＝α・（Ｖｇｓ−Ｖｔｈ）2      （１２）
【００５３】
また、点Ｂの電位Ｖｂは下記式（１３）で表される。なお、式（１３）において「Ｑｂ」は点Ｂに蓄えられている全電荷を意味し、「Ｃａｌｌ」は点Ｂに接続された全てのコンデンサ（容量素子Ｃｓ、有機ＥＬ素子容量Ｃｏｌｅｄ等）の全容量（キャパシタンス）を意味する。
Ｖｂ＝Ｑｂ／Ｃａｌｌ      （１３）
【００５４】
１ラインあたりの書き込み時間をΔｔとすると、この書き込み期間中に駆動トランジスタＴｄを通り点Ｂから第１電源線１１１に流れる電流量Ｉ・Δｔは、下記式（１４）で表される。よって、書き込み期間後の点Ｂの電位Ｖｂは、下記式（１５）により求めることができる。
Ｉ・Δｔ＝α・（Ｖｇｓ−Ｖｔｈ）2・Δｔ      （１４）
Ｖｂ＝（Ｑｂ−Ｉ・Δｔ）／Ｃａｌｌ
＝（Ｑｂ−α・（Ｖｇｓ−Ｖｔｈ）2・Δｔ）／Ｃａｌｌ      （１５）
【００５５】
また、上述したように、書き込み期間時の画像信号電圧がＶｄａｔａ、第１電源線１１１の電位がゼロ電位であることから、駆動トランジスタＴｄのＶｇｓはＶｄａｔａとなる。そのため、上記式（１５）は下記式（１６）で表される。
Ｖｂ＝（Ｑｂ−α・（Ｖｄａｔａ−Ｖｔｈ）2・Δｔ）／Ｃａｌｌ      （１６）
【００５６】
式（１６）から明らかなように、点Ｂから駆動トランジスタＴｄを通り第１電源線１１１に流れる電流量は、Ｖｄａｔａの値に依存している。つまり、Ｖｄａｔａの値に応じて点Ｂから第１電源線１１１に流れる電流量は変動し、書き込み期間終了時の点Ｂの電位Ｖｂは、Ｖｄａｔａの値に応じて変動することになる。また、この書き込み期間において、容量素子ＣｓにはＶａとＶｂとの電位差に応じた電荷が蓄積されることになる。
【００５７】
なお、書き込み期間の開始直前、即ち、プリチャージ期間の終了時では、Ｖｄａｔａの値がＶｔｈを下回り、駆動トランジスタＴｄはオフ状態となるため、駆動トランジスタＴｄを通って点Ｂから第１電源線１１１に電荷が抜けることは無い。
【００５８】
例えば、駆動トランジスタＴｄの閾値電圧Ｖｔｈが２Ｖ、Ｖｄａｔａが０Ｖ（後述する低階調状態）、Ｖｐが４Ｖの場合を考える。このとき、Ｖｄａｔａ＜ＶｔｈであるためＩ＝０とすると、上述したＶｂ≒Ｖｐの関係式と式（１３）とから、Ｖｂ＝４＝Ｑｂ／Ｃａｌｌとなる。そのため、この式を変形することでＱｂ＝４・Ｃａｌｌを導出することができる。また、このときのＶａ、Ｖｂの値はＶａ＝０Ｖ、Ｖｂ＝４Ｖであり、容量素子Ｃｓの両端電位ＶｃｓがＶｃｓ＝Ｖａ−Ｖｂで求まるため、プリチャージ期間の終了時には、Ｖｃｓ＝Ｖａ−Ｖｂ＝−４Ｖとなり、−４Ｖ分の電荷が容量素子Ｃｓに蓄積されることになる。
【００５９】
さらに、書き込み期間において、画像信号電圧Ｖｄａｔａが６Ｖであったとすると、上記式（１２）からＩ＝α・（６−２）2が求まり、この電流Ｉが点Ｂから第１電源線１１１に向けて流れる。上述したように、プリチャージ期間の終了時（Ｖｄａｔａ＝０Ｖ）での点Ｂの全電荷はＱｂ＝４・Ｃａｌｌであったため、Ｖｄａｔａ＝６Ｖの書き込み期間終了時における容量素子ＣｓのＶｂは、Ｖｂ＝（４・Ｃａｌｌ−α・（６−２）2・Δｔ）／Ｃａｌｌとなる。また、このときのＶａの値はＶａ＝Ｖｄａｔａであるため、容量素子Ｃｓの両端電位Ｖｃｓ（＝Ｖａ−Ｖｂ）は、Ｖｃｓ＝６−Ｖｂとなる。
【００６０】
また、書き込み期間中のＶｄａｔａが１０Ｖ（後述する高階調）であったとすると、上記式（１２）からＩ＝α・（６−２）2が求まり、この電流Ｉが点Ｂから第１電源線１１１に向けて流れる。上述したように、Ｖｄａｔａ＝０Ｖでの点Ｂの全電荷はＱｂ＝４・Ｃａｌｌであるため、Ｖｄａｔａ＝１０Ｖの書き込み期間終了時における点Ｂの電位Ｖｂは、Ｖｂ＝（４・Ｃａｌｌ−α・（１０−２）2・Δｔ）／Ｃａｌｌとなる。このとき、駆動トランジスタＴｄを通って第１電源線１１１に抜ける電荷量が十分大きいと、プリチャージ期間時に点Ｂに貯められた電荷は全て第１電源線１１１に抜けてしまうため、第１電源線１１１と同じ０Ｖまで低下する。この結果、容量素子Ｃｓの両端電位Ｖｃｓは、Ｖｃｓ＝１０−０＝１０Ｖ＝Ｖｄａｔａとなる。
【００６１】
以上、Ｖｄａｔａ＝０Ｖ、Ｖｄａｔａ＝６Ｖ、Ｖｄａｔａ＝１０Ｖの場合における、容量素子Ｃｓの両端電位を導出したが、このときの階調特性は図４のグラフで表される。ここで図４は、図３に示した駆動方法により実現される画素回路の階調特性を示した図であって、Ｖｄａｔａと有機ＥＬ素子ＯＬＥＤの発光輝度との関係を示している。ここで、横軸は階調を表し、画像信号電圧と同義である。また、縦軸は有機ＥＬ素子ＯＬＥＤの発光輝度の平方根を表している。なお、図４中実線で示すグラフは本実施形態の駆動方法により実現された階調特性を示しており、破線で示すグラフは後述する従来の駆動方法により実現された階調特性を示している。
【００６２】
上述した本実施形態の駆動方法を行うと、プリチャージ期間により点Ｂに蓄積（プリチャージ）された電荷の分だけ容量素子Ｃｓの両端電位は小さくなるため、低階調側の輝度は従来の駆動方法による輝度特性よりも低くなる。一方、高階調側では点Ｂにプリチャージされた電荷が全て第１電源線に抜けてしまうため、容量素子Ｃｓの両端電位は画像信号電圧（Ｖｄａｔａ）となり、従来の駆動方法による階調特性と一致することになる。つまり、図４に示したように、本実施形態の駆動方法により実現される階調特性は、階調（Ｖｄａｔａ）と輝度の平方根との関係が比例関係となり、従来の駆動方法による階調特性よりも傾きが急峻となった形を呈する。
【００６３】
図３に戻り、書き込み終了期間では、第１電源線１１１のゼロ電位、第２電源線１１２のＶｐが維持され、走査線１１３が低電位状態（ＶｇＬ）とされる。また、Ｖｄａｔａは画像信号に応じたレベルの信号電位となるが、この書き込み終了期間中に書き込みは終了し、ゼロ電位とされる。この制御によって、画像信号線１２からはその画素に応じた画像信号電圧Ｖｄａｔａが供給され、画像信号線→スイッチングトランジスタＴｓ→容量素子Ｃｓという経路で電荷が移動し、さらに容量素子Ｃｓ→駆動トランジスタＴｄ→第１電源線１１１という経路で電荷が移動する。そして、容量素子Ｃｓには画像信号電圧Ｖｄａｔａに応じた電荷が保持されることになる。
【００６４】
発光準備期間では、第２電源線１１２がゼロ電位とされ、次以降の列の画素にデータが順次書き込まれる。なお、この間Ｖｄａｔａは不定となるが、既にＶｄａｔａと点ＡはスイッチングトランジスタＴｓによって分断されているのでＶｄａｔａの影響は受けず、下記も終了期間時に確定した電位が保持される。
【００６５】
続く発光期間では、第１電源線１１１が電源電位（ＶＤＤ）まで上昇されると、第１電源線１１１→駆動トランジスタＴｄ→有機ＥＬ素子ＯＬＥＤ→第２電源線１１２という経路で、容量素子Ｃｓに蓄積された電荷に応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。また、消光期間では、第１電源線１１１がゼロ電位とされることで、有機ＥＬ素子ＯＬＥＤの順方向に流れる電流が停止される。これにより、当該有機ＥＬ素子ＯＬＥＤは消光する。
【００６６】
以下、本実施形態の駆動方法の特徴について、従来の技術による駆動方法と比較しながら説明する。まず、図５を参照して、従来の駆動方法について説明する。ここで、図５は、ソースフォロワー式の画素回路における従来の駆動方法を示したシーケンス図である。なお、本シーケンス図に対応する画素回路は図２と同様であるため、説明は省略する。
【００６７】
図５に示したように、従来の駆動方法では、画素回路は、リセット期間、書き込み期間、書き込み終了期間、発光準備期間、発光期間、消光期間という６つの期間を経て動作する。以下、各期間について説明する。
【００６８】
まず、リセット期間では、第１電源線１１１がゼロ電位（０Ｖ）、第２電源線１１２がゼロ電位（０Ｖ）、画像信号線１２の画像信号電圧（Ｖｄａｔａ）がゼロ電位（０Ｖ）とされるとともに、走査線１１３が高電位（ＶｇＨ）とされる。この制御により、スイッチングトランジスタＴｓがオン、駆動トランジスタがオンとなる。その結果、容量素子Ｃｓ、有機ＥＬ素子容量Ｃｏｌｅｄに蓄積されていた前のフレーム分の電荷が放電され、Ｖａ＝Ｖｂ＝０Ｖとなる。
【００６９】
書き込み期間では、第１電源線１１１のゼロ電位、第２電源線１１２のゼロ電位が維持され、走査線１１３が高電位とされる。画像信号線１２では画像信号に応じた所定のレベルの画像信号電圧Ｖｄａｔａが供給され、このＶｄａｔａ分の電荷が容量素子Ｃｓに蓄えられる。なお、容量素子Ｃｓに蓄えられる電圧を「Ｖｗｒｉｔｅ」と定義すると、Ｖｗｒｉｔｅ＝Ｖａ−Ｖｂとなる。
【００７０】
このとき、Ｖｄａｔａ≧Ｖｔｈならば、Ｖａ＝Ｖｄａｔａ、Ｖｂ＝０Ｖであるため、Ｃｓの両端にはＶｄａｔａの電位が印加され、当該Ｖｄａｔａ分の電荷が容量素子Ｃｓに蓄えられることになる。
【００７１】
また、Ｖｄａｔａ＜Ｖｔｈならば、点Ａの電位は低くなるので駆動トランジスタＴｄはオン状態とならず、容量素子Ｃｓと有機ＥＬ素子容量Ｃｏｌｅｄが直列に接続される。このとき、容量素子Ｃｓの両端電位Ｖｃｓ、即ちＶａ−Ｖｂは、下記式（１７）となる。つまり、Ｖｄａｔａは、容量素子Ｃｓと有機ＥＬ素子容量Ｃｏｌｅｄとにより分圧される。
Ｖａ−Ｖｂ＝Ｖｄａｔａ・Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）      （１７）
【００７２】
続く、書き込み終了期間では、第１電源線１１１のゼロ電位、第２電源線１１２のゼロ電位が維持され、走査線１１３が低電位状態（ＶｇＬ）とされる。また、Ｖｄａｔａは画像信号に応じたレベルの信号電位となるが、この書き込み終了期間中に書き込みは終了し、ゼロ電位とされる。この制御により、画像信号線１２からはその画素に応じた画像信号電圧Ｖｄａｔａが供給され、スイッチングトランジスタＴｓ→容量素子Ｃｓという経路で電荷が移動し、さらに容量素子Ｃｓ→駆動トランジスタＴｄ→第１電源線１１１という経路で電荷が移動する。
【００７３】
発光準備期間では、第２電源線１１２がゼロ電位とされ、次以降の列の画素にデータが順次書き込まれる。なお、この間Ｖｄａｔａは不定となるが、Ｖｄａｔａと点ＡとはスイッチングトランジスタＴｓにより、既に分断されているのでＶｄａｔａの影響は受けず、書き込み終了期間時に確定した電位が保持される。
【００７４】
続く発光期間では第１電源線１１１の電位が電源電位（ＶＤＤ）まで上昇されると、第１電源線１１１→駆動トランジスタＴｄ→有機ＥＬ素子ＯＬＥＤ→第２電源線１１２という経路で、容量素子Ｃｓに蓄積された電荷に応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。このとき、容量素子Ｃｓによるブートストラップにより、Ｖａ＝Ｖｗｒｉｔｅ＋Ｖｂ＝Ｖｗｒｉｔｅ＋Ｖｏｌｅｄとなり、Ｖｂ＝Ｖｏｌｅｄとなる。このとき、駆動トランジスタＴｄの電位差Ｖｇｓは、Ｖｇｓ＝Ｖａ−Ｖｂ＝Ｖｗｒｉｔｅ＋Ｖｏｌｅｄ−Ｖｏｌｅｄ＝Ｖｗｒｉｔｅとなり、書き込み期間終了時の電位差がそのまま保持されていることが分かる。
【００７５】
消光期間では、第１電源線１１１がゼロ電位とされることで、有機ＥＬ素子ＯＬＥＤの順方向に流れる電流が停止される。これにより、当該有機ＥＬ素子ＯＬＥＤは消光する。
【００７６】
図６は、図５に示した従来の駆動方法（ソースフォロワー式）により実現される画素回路の階調特性を示したグラフである。ここで、横軸は階調を表しており、画像信号電圧と同義である。また、縦軸は有機ＥＬ素子ＯＬＥＤの発光輝度の平方根を表している。なお、図６中実線で示すグラフは従来の駆動方法により実現される階調特性を示しており、図４に示した破線のグラフに対応している。また、図６中破線で示すグラフは理想的な階調特性（以下、理想階調特性）を示している。
【００７７】
図６に示したように、理想階調特性では階調（Ｖｄａｔａ）と輝度の平方根との関係が、比例関係となる。この理由は、輝度が電流に比例し、この電流値が駆動トランジスタＴｄの電位差Ｖｇｓの２乗に比例し、そして電位差Ｖｇｓが画像信号電圧Ｖｄａｔａと一致するからである。
【００７８】
従来の駆動方法により実現される階調特性では、高階調側では理想階調特性のグラフに近いものの、低階調側、即ちＶｄａｔａ＜Ｖｔｈの場合では、電位差Ｖｇｓ（＝Ｖａ−Ｖｂ）は、上記式（１７）に示したように、Ｖｄａｔａを容量素子Ｃｓと有機ＥＬ素子容量Ｃｏｌｅｄとで分圧したものとなる。そのため、電流Ｉの平方根は下記式（１８）で表されることになるため、図６に示したように低階調側では理想的な階調特性に比べて、その傾きが緩慢になるという特性を有している。
√Ｉ＝√（α・Ｖｇｓ2）
＝（Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ））・Ｖｄａｔａ・√α      （１８）
【００７９】
ところで、優れたコントラストを実現するためには、黒色の輝度を下げることが求められる。この要請を満たすため、従来の駆動方法では、図７に示したように、黒の輝度を下げるため、黒色を表すＶｄａｔａ＝０の場合の輝度が０ｎｉｔになるよう調整することが行われている。しかしながら、０ｎｉｔへの調整量に応じて高輝度側での最大輝度が低下するため（図中矢印参照）、高輝度パネルの実現が困難であるという問題がある。
【００８０】
一方、本実施形態の駆動方法により実現される輝度特性では、図４に示したように、階調（Ｖｄａｔａ）と輝度の平方根とが比例関係となっており、理想階調特性と同様直線的な輝度特性を呈することになる。
【００８１】
また、図４で説明したように、本実施形態の駆動方法による輝度特性によれば、低階調側では従来技術での輝度レベルよりも低い値となり、高輝度側では従来技術での輝度レベルと同じとなる。しかしながら、上述したように従来技術では黒色の輝度を下げるため、Ｖｄａｔａ＝０での輝度が０ｎｉｔになるよう調整する必要があり、この調整分だけ最大輝度レベルが低下することになる。そのため、本実施形態の駆動方法では従来の駆動方法と比べ、より大きなコントラスト比を表すことが可能となる。
【００８２】
以上のように、第１の実施形態によれば、画像信号電圧の印加に先がけて、画像信号線１２と電気的に接続された容量素子Ｃｓの電位を変動させることで、実質的に画像信号電圧範囲以上の電圧を容量素子Ｃｓに保持する。これにより、理想階調特性と同様の階調特性を実現することができるため、画像信号電圧の範囲を増大することなく、また、最大輝度を損なうことなくパネルを駆動させることができ、コントラストを向上させた状態でパネルを駆動させることが可能となる。また、本実施形態の駆動方法は、既存の画素回路に適用することができるため、既存のパネルにおいてもコントラストを向上させることが可能となり、結果としてパネルの生産性を向上させることができる。
【００８３】
［第２の実施形態］
次に、第２の実施形態にかかる画像表示装置について説明する。上述した第１の実施形態では、駆動トランジスタＴｄとスイッチングトランジスタＴｓとの二つのトランジスタを備えた画素回路の駆動方法について説明した。本実施形態では、駆動トランジスタＴｄ及びスイッチングトランジスタＴｓに、閾値電圧検出用トランジスタＴｔｈを加えた、三つのトランジスタを備える画素回路の駆動方法について説明する。なお、上述した第１の実施形態と同様の構成要素については、同じ符号を付与し説明を省略する。
【００８４】
図８は、第２の実施形態にかかる画像表示装置の１画素に対応する画素回路の一例を示した図である。同図に示される画素回路は、有機ＥＬ素子ＯＬＥＤと、駆動トランジスタＴｄと、駆動トランジスタＴｄの閾値電圧を検出する際に主として用いる閾値電圧検出用トランジスタＴｔｈと、画像信号電圧を保持する第１容量素子Ｃｓ１と、駆動トランジスタＴｄの閾値電圧を保持する第２容量素子Ｃｓ２と、スイッチングトランジスタＴｓと、を備える。なお、図８に示す構成は、有機ＥＬ素子等を制御する画素回路の１画素の回路構成を示すものであり、画像表示装置としては、この画素回路をマトリクス状に複数配列した構成を有している。
【００８５】
閾値電圧検出用トランジスタＴｔｈは、制御端子、第１端子及び第２端子を有しており、制御端子がゲート電極に、第１端子と第２端子の一方がソース電極に、他方がドレイン電極にそれぞれ対応する。閾値電圧検出トランジスタＴｔｈは、自身がオン状態となったときに、駆動トランジスタＴｄのゲート電極とドレイン電極とを電気的に接続する機能を有するとともに、駆動トランジスタＴｄのゲート電極とソース電極との間の電位差が駆動トランジスタＴｄの閾値電圧Ｖｔｈとなるまで駆動トランジスタＴｄのゲート電極からドレイン電極に向かって電流を流すことによって、駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出する機能を有している。つまり、駆動トランジスタＴｄが閾値電圧Ｖｔｈとなったときに、駆動トランジスタＴｄには電流が流れなくなるので、このときのゲート電極とソース電極との間の電位差すなわちＶｔｈが、第２容量素子Ｃｓ２に印加される。また、閾値電圧検出用トランジスタＴｔｈのゲート電極には、制御線１１としてのＴｔｈ制御線１１４が接続されている。なお、Ｔｔｈ制御線１１４は、閾値電圧検出用トランジスタＴｔｈをオン／オフ制御するための信号を供給する。なお、本実施形態において、閾値電圧検出トランジスタＴｔｈの第１端子は駆動トランジスタＴｄの制御電極と第２容量素子Ｃｓ２との間に電気的に接続されている。また、第２端子は、駆動トランジスタＴｄの第２端子と第１容量素子Ｃｓ１との間に電気的に接続されている。
【００８６】
第１容量素子Ｃｓ１は、書き込み時に駆動トランジスタＴｄに印加する画像信号電圧に対応する電荷量を保持する機能を有し、駆動トランジスタＴｄの第２端子と、スイッチングトランジスタＴｓの第１端子（ソース電極）と第２容量素子Ｃｓ２とを結ぶ配線と、の間に配置される。
【００８７】
第２容量素子Ｃｓ２は、閾値電圧の検出時に駆動トランジスタＴｄの閾値電圧Ｖｔｈに対応する電荷量を保持する機能を有し、駆動トランジスタＴｄの制御端子（ゲート電極）とスイッチングトランジスタＴｓの第１端子（ソース電極）との間に配置される。
【００８８】
つまり、第２容量素子Ｃｓ２に閾値電圧Ｖｔｈが印加され、第１容量素子Ｃｓ１に画像信号電圧Ｖｄａｔａが印加された状態で、スイッチングトランジスタＴｓがオフ状態にあるときに、駆動トランジスタＴｄのゲートから見ると、第１容量素子Ｃｓ１と第２容量素子Ｃｓ２とは直列接続となる。
【００８９】
なお、駆動トランジスタＴｄ、スイッチングトランジスタＴｓ及び閾値電圧検出用トランジスタＴｔｈは、例えばＴＦＴによって構成される。なお、以下で参照する各図面においては、ＴＦＴのチャネルについて、そのタイプ（ｎ型又はｐ型）を明示していないが、ｎ型又はｐ型の何れかであり、本実施の形態では、ｎ型のＴＦＴであるものとする。
【００９０】
＜画素回路の動作＞
次に、図８に示した画素回路の駆動方法について説明する。図９は、図８に示した画素回路の駆動方法の一例を示したシーケンス図である。この図９に示したように、画素回路は、第１容量素子リセット期間、第２容量素子リセット期間、閾値電圧検出期間、検出終了期間、Ｃｏｌｅｄリセット期間、プリチャージ期間、書き込み期間、書き込み終了期間、発光準備期間、発光期間及び消光期間という１１の期間を経て動作する。各画素回路では、駆動制御部による制御の下、これら１１の期間の動作を画像信号のフレーム毎に行うことで、当該画像信号が表す画像を表示パネル２上に表示する。以下、各期間について説明する。
【００９１】
まず、第１容量素子リセット期間では、第１電源線１１１がゼロ電位（０Ｖ）、第２電源線１１２がゼロ電位（０Ｖ）、画像信号線１２の画像信号電圧（Ｖｄａｔａ）がゼロ電位（０Ｖ）とされる。また、走査線１１３が高電位（ＶｇＨ）とされるとともに、Ｔｔｈ制御線１１４が低電位（ＶｇＬ）とされる。この制御により、スイッチングトランジスタＴｓがオンとされ、この結果、第１容量素子Ｃｓ１に蓄積されていた前のフレーム分の電荷が放電されることで、図８に示した点Ｃの電位Ｖｃと、点Ｂの電位Ｖｂとはともに０Ｖとなる（Ｖｃ＝Ｖｂ＝０Ｖ）。
【００９２】
なお、第１電源線１１１及び第２電源線１１２をゼロ電位としているが、第２の実施形態においては閾値電圧検出用トランジスタＴｔｈによって検出される閾値電圧をオフセットする電圧（＝電源線の基準電位）であればよい（以下、第２の実施形態の各期間において、第１電源線１１１又は第２電源線１１２として「ゼロ電位」と記載するものについては、同様に「電源線の基準電位」であればよい）。さらに、画像信号電圧（Ｖｄａｔａ）をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位（＝画像信号線の基準電位）であればよく、これに限定されるものではない（以下、第２の実施形態の各期間の説明において、画像信号線として「ゼロ電位」と記載するものについては、同様に「画像信号線の基準電位」であればよい）。
【００９３】
続く第２容量素子リセット期間では、第１電源線１１１、第２電源線１１２、走査線１１３及び画像信号線１２の電位が維持されるとともに、Ｔｔｈ制御線１１４が高電位（ＶｇＨ）とされることで、閾値電圧検出用トランジスタＴｔｈがオンとされる。この結果、第２容量素子Ｃｓ２に蓄積されていた電荷が放電され、図８に示した点Ａの電位Ｖａは０Ｖとなる。
【００９４】
閾値電圧検出期間では、第２電源線１１２が所定の電位Ｖｐ１とされることで、点Ｂの電位が上昇される。このとき、閾値電圧検出用トランジスタＴｔｈはオン状態であるため、点Ａの電位も上昇し、駆動トランジスタＴｄがオンとなる。そのため、点Ａ→点Ｂ→第１電源線１１１の経路で電荷が抜けるため、点Ａの電位は徐々に低下し、この点Ａの電位が駆動トランジスタＴｄの閾値電圧Ｖｔｈに達すると（Ｖａ＝Ｖｔｈ）、駆動トランジスタＴｄはオフとなる。
【００９５】
検出終了期間では、Ｔｔｈ制御線１１４が低電位（ＶｇＬ）とされることで、閾値電圧検出用トランジスタＴｔｈがオフとされる。これにより、駆動トランジスタＴｄの閾値電圧Ｖｔｈに相当する電荷が第２容量素子Ｃｓ２に蓄積される。なお、閾値電圧検出用トランジスタＴｔｈの寄生容量のため、第２容量素子Ｃｓ２の両端電位は閾値電圧Ｖｔｈよりも若干小さくなる。
【００９６】
続くＣｏｌｅｄリセット期間では、第２電源線１１２がゼロ電位とされる。この結果、有機ＥＬ素子容量Ｃｏｌｅｄにより点Ｂの電位が一時的に低下するが、駆動トランジスタＴｄを通じて第１電源線１１１から点Ｂに電荷が流入し、点Ｂの電位Ｖｂは徐々に第１電源線１１１の電位０Ｖに近づくため、有機ＥＬ素子容量Ｃｏｌｅｄがリセットされる。
【００９７】
プリチャージ期間では、第２電源線１１２が所定の電位Ｖｐ２（但し、Ｖｐ２＜Ｖｐ１）とされ、点Ｂの電位が上昇される。例えば、Ｖｐ２＝４Ｖとすると、有機ＥＬ素子容量ＣｏｌｅｄのキャパシタンスによりＶｂ≒４Ｖとなる。このとき、閾値電圧Ｖｔｈが２Ｖであるとすると、Ｖａ＝Ｖｔｈ≒２Ｖであり、駆動トランジスタＴｄはオフ状態となるため、点Ｂの電位Ｖｂは略４Ｖに保たれる。
【００９８】
このように、プリチャージ期間では、第１容量素子Ｃｓ１が有する極板のうち、画像信号線１２と電気的に接続された極板に対向する対向極板の電位、即ち、点Ｂの電位Ｖｂを、画像信号電圧Ｖｄａｔａの印加に先がけてＶｐ２に変化させる。なお、このＶｐ２が、第１の実施形態で説明したプリチャージ電圧に相当する。
【００９９】
書き込み期間では、画像信号に応じた所定のレベルの画像信号電圧Ｖｄａｔａが画像信号線１２に供給され、このＶｄａｔａ分の電荷が第１容量素子Ｃｓ１に蓄えられる。この場合、駆動トランジスタＴｄの第２端子側が、第１端子側と比べ高電位となる。そのため、書き込み期間においては、駆動トランジスタＴｄの第１端子がソース電極となり、第２端子がドレイン電極となる。したがって、駆動トランジスタＴｄのゲート電極−ソース電極間の電位差Ｖｇｓは、Ｖｇｓ＝Ｖｃ＋Ｖｔｈ−第１電源線の電位（０Ｖ）＞Ｖｔｈとなるため、点Ｂから駆動トランジスタＴｄを通じ、Ｉ・Δｔ＝α・（Ｖｇｓ−Ｖｔｈ）2・Δｔだけ電荷が抜ける。このとき、Ｖｂの値は上記式（１５）で求まり、第１容量素子Ｃｓ１には当該第１容量素子Ｃｓ１の両端電位Ｖｃｓ（Ｖｃｓ＝Ｖｃ−Ｖｂ）に応じた電荷が蓄えられることになる。
【０１００】
書き込み終了期間では、第１電源線１１１のゼロ電位、第２電源線１１２のＶｐ２が維持され、走査線１１３が低電位状態（ＶｇＬ）とされる。また、画像信号線１２の画像信号電圧Ｖｄａｔａが維持されるとともに、Ｔｔｈ制御線１１４の低電位状態（ＶｇＬ）が維持される。この制御により、容量素子Ｃｓには画像信号電圧Ｖｄａｔａに応じた電荷が保持されることになる。
【０１０１】
書き込み終了期間では、第１電源線１１１のゼロ電位、第２電源線１１２のＶｐ２、Ｔｔｈ制御線１１４の低電位状態（ＶｇＬ）及び画像信号線１２の画像信号電圧（Ｖｄａｔａ）が維持されるとともに、走査線１１３が低電位状態（ＶｇＬ）とされる。この制御によって、画像信号線１２からはその画素に応じた画像信号電圧Ｖｄａｔａが供給され、画像信号線→スイッチングトランジスタＴｓ→第１容量素子Ｃｓ１という経路で電荷が移動し、さらに第１容量素子Ｃｓ１→駆動トランジスタＴｄ→第１電源線１１１という経路で電荷が移動する。そして、第１容量素子Ｃｓ１には画像信号電圧Ｖｄａｔａに応じた電荷が保持される。
【０１０２】
発光準備期間では、第１電源線１１１のゼロ電位、走査線１１３の低電位状態（ＶｇＬ）及びＴｔｈ制御線１１４の低電位状態（ＶｇＬ）が維持されるとともに、画像信号線１２の電位がゼロ電位とされる。また、この発光準備期間中に第２電源線１１２の電位がゼロ電位とされる。次以降の列の画素にデータが順次書き込まれる。
【０１０３】
発光期間では、第１電源線１１１が電源電位（ＶＤＤ）とされる一方で、第２電源線１１２がゼロ電位に維持され、Ｔｔｈ制御線１１４は低レベル（ＶｇＬ）に維持される。また、走査線１１３が低レベル（ＶｇＬ）に維持されるとともに、画像信号線１２のゼロ電位が維持される。この場合、駆動トランジスタＴｄの第１端子側が、第２端子側よりも高電位になる。したがって、発光期間においては、駆動トランジスタＴｄの第１端子がドレイン電極、第２端子がソース電極となる。このとき、駆動トランジスタＴｄの閾値電圧Ｖｔｈを保持する第２容量素子Ｃｓ２と画像信号に応じた画像信号電圧Ｖｄａｔａを保持する第１容量素子Ｃｓ１とが直列に接続され、両者の電圧の和（Ｖｔｈ＋Ｖｄａｔａ）が駆動トランジスタＴｄのゲート電極とソース電極との間に印加される。その結果、駆動トランジスタＴｄがオンとなり、第１電源線１１１→駆動トランジスタＴｄ→有機ＥＬ素子ＯＬＥＤ→第２電源線１１２という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０１０４】
最後に消光期間では、第１電源線１１１の電位がゼロ電位に戻されることで、有機ＥＬ素子ＯＬＥＤへの電流流入が停止し、消光状態とされる。
【０１０５】
本実施形態の駆動方法においても、上述したプリチャージ電圧の作用により、その階調特性は図４と同様のグラフで表される。即ち、階調（Ｖｄａｔａ）と輝度の平方根とが比例関係となり、理想階調特性と同様の直線的な輝度特性を呈するため、上述した第１の実施形態の駆動方法と同様の効果を奏する。
【０１０６】
以上のように、第２の実施形態によれば、画像信号電圧の印加に先がけて、画像信号線１２と電気的に接続された第１容量素子Ｃｓ１の電位を変動させることで、実質的に画像信号電圧範囲以上の電圧を第１容量素子Ｃｓ１に保持する。これにより、理想階調特性と同様の階調特性を実現することができるため、画像信号電圧の範囲を増大することなく、また、最大輝度を損なうことなくパネルを駆動させることができ、コントラストを向上させた状態でパネルを駆動させることが可能となる。また、本実施形態の駆動方法は、既存の画素回路に適用することができるため、既存のパネルにおいてもコントラストを向上させることが可能となり、結果としてパネルの生産性を向上させることができる。
【０１０７】
［第３の実施形態］
次に、第３の実施形態にかかる画像表示装置について説明する。上述した第１の実施形態では、駆動トランジスタＴｄとスイッチングトランジスタＴｓとの二つのトランジスタを備える画素回路の駆動方法について説明した。本実施形態では、上記駆動トランジスタＴｄに、閾値電圧検出用トランジスタＴｔｈ、第１スイッチングトランジスタＴｓ１及び第２スイッチングトランジスタＴｓ２を加えた、四つのトランジスタを備える画素回路での駆動方法について説明する。なお、上述した第１、第２の実施形態と同様の構成要素については、同じ符号を付与し説明を省略する。
【０１０８】
図１０は、第３の実施形態にかかる画像表示装置の１画素に対応する画素回路の一例を示した図である。この図１０に示される画素回路は、有機ＥＬ素子ＯＬＥＤと、駆動トランジスタＴｄと、閾値電圧検出用トランジスタＴｔｈと、第１容量素子Ｃｓ１と、第２容量素子Ｃｓ２と、第１スイッチングトランジスタＴｓ１と、第２スイッチングトランジスタＴｓ２とを備える。なお、図１０に示す構成は、有機ＥＬ素子等を制御する画素回路の１画素の回路構成を示すものであり、画像表示装置としては、この画素回路をマトリクス状に複数配列した構成を有している。
【０１０９】
第１スイッチングトランジスタＴｓ１は、画像信号線１２の電気的接続を制御するスイッチング素子であり、制御端子、第１端子及び第２端子を備えている。この第１スイッチングトランジスタＴｓ１の第２端子（ソース電極）は、第１容量素子Ｃｓ１の一端、第２容量素子Ｃｓ２の一端及び第２スイッチングトランジスタＴｓ２のソース電極との接続端となる点Ｃに接続される。また、第１スイッチングトランジスタＴｓ１の第１端子（ドレイン電極）は、画像信号線１２と接続され、制御端子（ゲート電極）には走査線１１３が接続されている。
【０１１０】
第２スイッチングトランジスタＴｓ２は、第１電源線１１１の電気的接続を制御するスイッチング素子であり、制御端子、第１端子及び第２端子を備えている。この第２スイッチングトランジスタＴｓ２の第２端子（ソース電極）は点Ｃに接続される。また、第２スイッチングトランジスタＴｓ２の第１端子（ドレイン電極）は、第１電源線１１１と接続され、制御端子（ゲート電極）には制御線１１としてのマージ線１１５が接続されている。ここで、マージ線１１５は、第２スイッチングトランジスタＴｓ２を制御するための制御信号を供給する。
【０１１１】
なお、駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、第１スイッチングトランジスタＴｓ１及び第２スイッチングトランジスタＴｓ２は、例えばＴＦＴによって構成される。なお、以下で参照する各図面においては、ＴＦＴのチャネルについて、そのタイプ（ｎ型又はｐ型）を明示していないが、ｎ型又はｐ型の何れかであり、本実施の形態では、ｎ型のＴＦＴであるものとする。
【０１１２】
＜画素回路の動作＞
次に、図１０に示した画素回路の処理動作について説明する。図１１は、図１０に示した画素回路の駆動方法の一例を示したシーケンス図である。この図１１に示したように、画素回路は、第１容量素子リセット期間、第２容量素子リセット期間、閾値電圧検出期間、検出終了期間、Ｃｏｌｅｄリセット期間、プリチャージ期間、書き込み準備期間、書き込み期間、書き込み終了期間、発光準備期間、発光期間及び消光期間という１２の期間を経て動作する。各画素回路では、駆動制御部による制御の下、これら１２の期間の動作を画像信号のフレーム毎に行うことで、当該画像信号が表す画像を表示パネル２上に表示する。以下、各期間について説明する。
【０１１３】
まず、第１容量素子リセット期間では、第１電源線１１１がゼロ電位（０Ｖ）、第２電源線１１２がゼロ電位（０Ｖ）、画像信号線１２の画像信号電圧（Ｖｄａｔａ）がゼロ電位（０Ｖ）とされる。また、走査線１１３が低電位（ＶｇＬ）、Ｔｔｈ制御線１１４が低電位（ＶｇＬ）とされ、マージ線１１５が高電位（ＶｇＨ）とされる。これにより、第２スイッチングトランジスタＴｓ２がオンとされる。この結果、第１容量素子Ｃｓ１に蓄積されていた前のフレーム分の電荷が放電され、図１０に示した点Ｃの電位Ｖｃと、点Ｂの電位Ｖｂとはともに０Ｖとなる（Ｖｃ＝Ｖｂ＝０Ｖ）。
【０１１４】
なお、第１電源線１１１及び第２電源線１１２をゼロ電位としているが、第３の実施形態においては閾値電圧検出用トランジスタＴｔｈによって検出される閾値電圧をオフセットする電圧（＝電源線の基準電位）であればよい（以下、第３の実施形態の各期間において、第１電源線１１１又は第２電源線１１２として「ゼロ電位」と記載するものについては、同様に「電源線の基準電位」であればよい）。さらに、画像信号電圧（Ｖｄａｔａ）をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位（＝画像信号線の基準電位）であればよく、これに限定されるものではない（以下、第３の実施形態の各期間の説明において、画像信号線として「ゼロ電位」と記載するものについては、同様に「画像信号線の基準電位」であればよい）。
【０１１５】
続く第２容量素子リセット期間では、Ｔｔｈ制御線１１４が高電位（ＶｇＨ）とされることで、閾値電圧検出用トランジスタＴｔｈがオンとされる。この結果、第２容量素子Ｃｓ２に蓄積されていた電荷が放電され、点Ａの電位Ｖａは０Ｖとなる。
【０１１６】
閾値電圧検出期間では、第２電源線１１２が所定の電位Ｖｐ１とされることで、点Ｂの電位が上昇される。このとき、閾値電圧検出用トランジスタＴｔｈはオン状態であるため、点Ａの電位も上昇し、駆動トランジスタＴｄがオンとなる。そのため、点Ａ→点Ｂ→第１電源線１１１の経路で電荷が抜けるため、点Ａの電位は徐々に低下し、この点Ａの電位が駆動トランジスタＴｄの閾値電圧Ｖｔｈに達すると（Ｖａ＝Ｖｔｈ）、駆動トランジスタＴｄはオフとなる。
【０１１７】
検出終了期間では、Ｔｔｈ制御線１１４が低電位（ＶｇＬ）とされることで、閾値電圧検出用トランジスタＴｔｈがオフとされる。これにより、第２容量Ｃｓ２に閾値電圧Ｖｔｈ分の電荷が蓄積される。なお、閾値電圧検出用トランジスタＴｔｈの寄生容量のため、第２容量素子Ｃｓ２の両端電位は、閾値電圧Ｖｔｈよりも若干小さくなる。
【０１１８】
続くＣｏｌｅｄリセット期間では、第２電源線１１２がゼロ電位とされる。この結果、有機ＥＬ素子容量Ｃｏｌｅｄにより点Ｂの電位が一時的に低下するが、駆動トランジスタＴｄを通じて第１電源線１１１から点Ｂに電荷が流入し、点Ｂの電位Ｖｂは徐々に第１電源線１１１の電位０Ｖに近づくため、有機ＥＬ素子容量Ｃｏｌｅｄがリセットされる。
【０１１９】
プリチャージ期間では、第２電源線１１２が所定の電位Ｖｐ２（但し、Ｖｐ２＜Ｖｐ１）とされ、点Ｂの電位が上昇される。例えば、Ｖｐ２＝４Ｖとすると、有機ＥＬ素子容量ＣｏｌｅｄのキャパシタンスによりＶｂ≒４Ｖとなる。このとき、閾値電圧Ｖｔｈが２Ｖであるとすると、Ｖａ＝Ｖｔｈ≒２Ｖであり、駆動トランジスタＴｄはオフ状態となるため、点Ｂの電位Ｖｂは略４Ｖに保たれる。
【０１２０】
このように、プリチャージ期間では、第１容量素子Ｃｓ１が有する極板のうち、画像信号線１２と電気的に接続された極板に対向する対向極板の電位、即ち、点Ｂの電位Ｖｂを、画像信号電圧Ｖｄａｔａの印加に先がけてＶｐ２に変化させる。なお、このＶｐ２が、第１の実施形態で説明したプリチャージ電圧に相当する。
【０１２１】
書き込み準備期間では、マージ線１１５が低電位（ＶｇＬ）とされ、第２スイッチングトランジスタＴｓ２がオフとされる。これにより、点Ｃが第１電源線１１１から切り離され、次の書き込み期間でのＶｄａｔａの入力に備える。
【０１２２】
書き込み期間では、画像信号に応じた所定のレベルの画像信号電圧Ｖｄａｔａが画像信号線１２に供給される。また、この書き込み期間中に走査線１１３の電位が高電位状態（ＶｇＨ）とされ、第１スイッチングトランジスタＴｓ１がオンとされる。これにより、Ｖｄａｔａ分の電荷が第１容量素子Ｃｓ１に蓄えられる。この場合、駆動トランジスタＴｄの第２端子側は、第１端子側よりも高電位となる。そのため、書き込み期間においては、第１端子がソース電極、第２端子がドレイン電極となる。したがって、駆動トランジスタＴｄのゲート電極−ソース電極間の電位差Ｖｇｓは、Ｖｇｓ＝Ｖｃ＋Ｖｔｈ−第１電源線の電位（０Ｖ）＞Ｖｔｈとなるため、点Ｂから駆動トランジスタＴｄを通じ、Ｉ・Δｔ＝α・（Ｖｇｓ−Ｖｔｈ）2・Δｔだけ電荷が抜ける。このとき、Ｖｂの値は上記式（１５）で求まり、第１容量素子Ｃｓ１には当該第１容量素子Ｃｓ１の両端電位Ｖｃｓ（Ｖｃｓ＝Ｖｃ−Ｖｂ）に応じた電荷が蓄えられることになる。
【０１２３】
書き込み終了期間では、走査線１１３の電位が低電位状態（ＶｇＬ）に戻され、第１スイッチングトランジスタＴｓ１がオフとされる。
【０１２４】
発光準備期間では、第１電源線１１１のゼロ電位、走査線１１３の低電位状態（ＶｇＬ）及びＴｔｈ制御線１１４の低電位状態（ＶｇＬ）、マージ線１１５の低電位状態（ＶｇＬ）が維持されるとともに、画像信号線１２の電位がゼロ電位とされる。また、この発光準備期間中に第２電源線１１２の電位がゼロ電位とされる。
【０１２５】
発光期間では、第１電源線１１１が電源電位（ＶＤＤ）とされる一方で、第２電源線１１２及び画像信号線１２がゼロ電位に維持され、走査線１１３、Ｔｔｈ制御線１１４及びマージ線１１５が低電位状態（ＶｇＬ）に維持される。このとき、駆動トランジスタＴｄの第１端子側が、第２端子側よりも高電位となる。そのため、発光期間においては、第１端子がドレイン電極、第２端子がソース電極となる。したがって、駆動トランジスタＴｄの閾値電圧Ｖｔｈを保持する第１容量素子Ｃｓ１と画像信号に応じた画像信号電圧Ｖｄａｔａを保持する第２容量素子Ｃｓ２とが直列に接続され、両者の電圧の和（Ｖｔｈ＋Ｖｄａｔａ）が駆動トランジスタＴｄのゲート電極とソース電極との間に印加される。その結果、駆動トランジスタＴｄがオンとなり、第１電源線１１１→駆動トランジスタＴｄ→有機ＥＬ素子ＯＬＥＤ→第２電源線１１２という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０１２６】
最後に消光期間では、第１電源線１１１の電位がゼロ電位に戻されることで、有機ＥＬ素子ＯＬＥＤへの電流流入が停止し、消光状態とされる。
【０１２７】
本実施形態の駆動方法においても、上述したプリチャージ電圧の作用により、その階調特性は図４と同様のグラフで表される。即ち、階調（Ｖｄａｔａ）と輝度の平方根とが比例関係となり、理想階調特性と同様の直線的な輝度特性を呈するため、上述した第１の実施形態の駆動方法と同様の効果を奏する。
【０１２８】
以上のように、第３の実施形態によれば、画像信号電圧の印加に先がけて、画像信号線１２と電気的に接続された第１容量素子Ｃｓ１の電位を変動させることで、実質的に画像信号電圧範囲以上の電圧を第１容量素子Ｃｓ１に保持する。これにより、理想階調特性と同様の階調特性を実現することができるため、画像信号電圧の範囲を増大することなく、また、最大輝度を損なうことなくパネルを駆動させることができ、コントラストを向上させた状態でパネルを駆動させることが可能となる。また、本実施形態の駆動方法は、既存の画素回路に適用することができるため、既存のパネルにおいてもコントラストを向上させることが可能となり、結果としてパネルの生産性を向上させることができる。
【０１２９】
以上、本発明にかかる第１〜第３の実施形態について説明したが、これに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。例えば、本実施形態の変形例として、第１の実施形態と同様に、第１電源線１１１と駆動トランジスタＴｄの第１端子の間に有機ＥＬ素子ＯＬＥＤを配置し、駆動トランジスタＴｄとしてｐ型のものを用いることが可能である。当該画素回路構成によっても本実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【０１３０】
以上のように、本発明にかかる画像表示装置及び駆動方法は、コントラストの向上に特に有用である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の好適な実施形態にかかる画像表示装置の構成を示した図である。
【図２】第１の実施形態にかかる画素回路（１画素）の一例を示した図である。
【図３】図２に示す画素回路の駆動方法を説明するためのシーケンス図である。
【図４】図３に示した駆動方法による画素回路の階調特性を示した図である。
【図５】従来の駆動方法を説明するためのシーケンス図である。
【図６】従来の駆動方法による画素回路の階調特性を示した図である。
【図７】従来の駆動方法による画素回路の階調特性を示した図である。
【図８】第２の実施形態にかかる画素回路（１画素）の一例を示した図である。
【図９】図８に示す画素回路の駆動方法を説明するためのシーケンス図である。
【図１０】第３の実施形態にかかる画素回路（１画素）の一例を示した図である。
【図１１】図１０に示す画素回路の駆動方法を説明するためのシーケンス図である。
【符号の説明】
【０１３２】
１  タイミングコントローラ
２  表示パネル
３  表示部
１１  制御線
１１１  第１電源線
１１２  第２電源線
１１３  走査線
１１４  Ｔｔｈ制御線
１１５  マージ線
１２  画像信号線
２１  ラインドライバ
２２  データドライバ
Ｃｏｌｅｄ  有機ＥＬ素子容量
Ｃｓ  容量素子
Ｃｓ１  第１容量素子
Ｃｓ２  第２容量素子
ＯＬＥＤ  有機ＥＬ素子
Ｔｄ  駆動トランジスタ
Ｔｓ  スイッチングトランジスタ
Ｔｓ１  第１スイッチングトランジスタ
Ｔｓ２  第２スイッチングトランジスタ
Ｔｔｈ  閾値電圧検出用トランジスタ
【図１】
2010055008.tif 000003
【図２】
2010055008.tif 000004
【図３】
2010055008.tif 000005
【図４】
2010055008.tif 000006
【図５】
2010055008.tif 000007
【図６】
2010055008.tif 000008
【図７】
2010055008.tif 000009
【図８】
2010055008.tif 000010
【図９】
2010055008.tif 000011
【図１０】
2010055008.tif 000012
【図１１】
2010055008.tif 000013