(57)【要約】【課題】  信頼性が高く、読み出しが容易な不揮発性可変抵抗素子を提供する。【解決手段】  第１電極１２と、第２電極１４と、第１電極１２及び第２電極１４の双方と電気的に接続する可変抵抗体１３と、誘電層１５を介して可変抵抗体１２と対向する制御電極１６と、を備えた三端子型の不揮発性可変抵抗素子で、可変抵抗体１３は、可変抵抗体内部に電界が誘起されることにより、当該不揮発性可変抵抗素子の遷移後の一の抵抗状態における抵抗特性が変化する材料で構成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、
前記第１電極及び前記第２電極の双方と電気的に接続する可変抵抗体を備え、
電圧を印加することにより前記第１電極と前記第２電極間の抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子であって、
誘電層を介して前記可変抵抗体と対向する制御電極を備え、
前記制御電極に電圧を印加することにより前記遷移後の一の抵抗状態における抵抗特性が一時的に変調されることを特徴とする不揮発性可変抵抗素子。
【請求項２】
絶縁膜上に前記第１電極が形成され、
前記第１電極の上面に前記可変抵抗体が、前記可変抵抗体の上面に前記第２電極が形成され、
前記可変抵抗体の側壁を被覆する前記誘電層が形成され、
前記誘電層を介して前記可変抵抗体の側壁と対向する前記制御電極が形成されていることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項３】
前記制御電極上に、前記制御電極を被覆する前記誘電層が形成され、
前記誘電層上に前記可変抵抗体が前記誘電層を跨いで形成され、
前記可変抵抗体上に、前記第１電極と前記第２電極が、前記制御電極上面と平行な方向に離間して形成されていることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項４】
前記制御電極上に、前記制御電極を被覆する前記誘電層が形成され、
前記誘電層上に、前記第１電極と前記第２電極が、前記制御電極上面と平行な方向に離間して形成され、
前記第１電極上、前記第２電極上、及び前記第１電極と前記第２電極間に露出した前記誘電層上に、前記可変抵抗体が形成されていることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項５】
前記制御電極は、絶縁体上に形成されていることを特徴とする請求項３又は４に記載の不揮発性可変抵抗素子。
【請求項６】
前記可変抵抗体が遷移金属酸化物により構成されていることを特徴とする請求項１〜５の何れか一項に記載の不揮発性可変抵抗素子。
【請求項７】
請求項２に記載の不揮発性可変抵抗素子を複数、マトリクス状に配置し、
同一行に属する前記不揮発性可変抵抗素子の前記第１電極同士が相互接続し、
同一列に属する前記不揮発性可変抵抗素子の前記第２電極同士が相互接続し、
同一列に属する前記不揮発性可変抵抗素子の前記制御電極同士が相互接続していることを特徴とするメモリセルアレイ。
【請求項８】
請求項１から６の何れかに記載の不揮発性可変抵抗素子を備え、
読み出し対象の前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の間に所定の読み出し電圧を印加する時に、読み出し対象の前記不揮発性可変抵抗素子の前記制御電極に所定の制御電圧を印加することにより前記可変抵抗体の抵抗特性を一時的に低抵抗化させ、前記不揮発性可変抵抗素子の抵抗状態として記憶されている情報を読み出すことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１から６の何れかに記載の不揮発性可変抵抗素子を複数備え、
前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の何れか一方が相互接続し、
前記第１電極と前記第２電極の間に前記所定の読み出し電圧が印加される読み出し対象でない前記不揮発性可変抵抗素子の前記制御電極に前記所定の制御電圧を印加せず、一時的に低抵抗化させないことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記可変抵抗体がｐ型半導体で構成され、
前記第１電極及び前記第２電極に印加される電圧の双方よりも低い、前記所定の制御電圧を前記制御電極に印加することにより読み出し対象の前記可変抵抗体の抵抗特性を一時的に低抵抗化させることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記可変抵抗体がｎ型半導体で構成され、
前記第１電極及び前記第２電極に印加される電圧の双方よりも高い、前記所定の制御電圧を前記制御電極に印加することにより読み出し対象の前記可変抵抗体の抵抗特性を一時的に低抵抗化させることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置。
【請求項１２】
請求項１〜６の何れか一項に記載の不揮発性可変抵抗素子の前記遷移後の一の抵抗状態の読み出し方法であって、
前記第１電極と前記第２電極の間に所定の読み出し電圧を印加する時に、前記制御電極に所定の制御電圧を印加することにより前記可変抵抗体の抵抗特性を低抵抗化させ、前記可変抵抗体の前記遷移後の一の抵抗状態の読み出しを行うことを特徴とする不揮発性可変抵抗素子の抵抗状態の読み出し方法。
【請求項１３】
前記可変抵抗体がｐ型半導体であり、
前記所定の読み出し電圧の印加時に、前記第１電極及び前記第２電極に印加される電圧の双方よりも低い、前記所定の制御電圧を前記制御電極に印加することを特徴とする請求項１２に記載の不揮発性可変抵抗素子の抵抗状態の読み出し方法。
【請求項１４】
前記可変抵抗体がｎ型半導体であり、
前記所定の読み出し電圧の印加時に、前記第１電極及び前記第２電極に印加される電圧の双方よりも高い、前記所定の制御電圧を前記制御電極に印加することを特徴とする請求項１２に記載の不揮発性可変抵抗素子の抵抗状態の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧印加によって抵抗特性が変動する不揮発性可変抵抗素子に関する。又、本発明はこのような不揮発性可変抵抗素子の読み出し方法に関する。
【背景技術】
【０００２】
フラッシュメモリやＦｅＲＡＭ、ＭＲＡＭなどの電源をオフにしても記録された情報が保持できる不揮発性メモリは、音楽や動画や文章などの記録メディアとして利用可能である。近年、カルコゲナイド等を用いたＰＣＲＡＭ（特許文献１，２参照）や金属酸化物を用いたＲＲＡＭ（非特許文献１参照）、硫化金属を用いたＣＢＲＡＭなど電圧や電流を印加することで抵抗値の変化する可変抵抗体を用いた可変抵抗素子の開発が進められている。
【０００３】
これらの素子では、書き換え、及び読み出し共に電圧パルスを素子の電極間に印加することによってなされることが特徴としてあげられる。例えば、２Ｖ〜４Ｖのパルスで抵抗状態を変化させて書き換えを行い、１Ｖ程度のパルスを印加して印加時の電流の大小を検出することで読み出しとする。
【０００４】
【特許文献１】米国特許第3,271,591号明細書
【特許文献２】米国特許第3,530,441号明細書
【特許文献３】特開２００６−２４５５８９号公報
【特許文献４】特開２００６−３１９３４２号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他、“Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ）”、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した書き込み、読み出し方法には読み出し精度と信頼性に課題がある。即ち、読み出し時において、書き換え電圧の絶対値に近い比較的大きな電圧パルスを用いて繰り返し読み出し動作を行うと、可変抵抗素子の抵抗値が書き換わってしまう、つまり読み出しディスターブの問題がある。読み出しディスターブを避けるためには、書き換え時と読み出し時で印加電圧を数倍以上変えなければならないが、メモリセルに直列接続された負荷回路、デコーダ回路等の回路素子の制約により書き換え電流の上限が決まっているため、読み出し電圧の方を小さくする必要がある。
【０００６】
しかしながら、読み出し電圧を小さく設定した場合、出力される電流値が小さくなるため、センスマージンを十分取ることができず、読み出し時間を長くする必要があり、読み出し動作性能が低下するという問題が生じる。
【０００７】
本発明は、電圧印加によって抵抗特性が変化する可変抵抗素子の情報の読み出しにおける上記問題点に鑑みてなされたものであり、その目的は、上述の問題点を克服できる、信頼性が高く、読み出しが容易な不揮発性可変抵抗素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性可変抵抗素子は、第１電極と、第２電極と、前記第１電極及び前記第２電極の双方と電気的に接続する可変抵抗体を備え、電圧を印加することにより前記第１電極と前記第２電極間の抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子であって、誘電層を介して前記可変抵抗体と対向する制御電極を備え、前記制御電極に電圧を印加することにより前記遷移後の一の抵抗状態における抵抗特性が一時的に変調されることを第１の特徴とする。
【０００９】
更に、本発明に係る不揮発性可変抵抗素子は、上記第１の特徴に加えて、絶縁膜上に前記第１電極が形成され、前記第１電極の上面に前記可変抵抗体が、前記可変抵抗体の上面に前記第２電極が形成され、前記可変抵抗体の側壁を被覆する前記誘電層が形成され、前記誘電層を介して前記可変抵抗体の側壁と対向する前記制御電極が形成されていることを第２の特徴とする。
【００１０】
更に、本発明に係る不揮発性可変抵抗素子は、上記第１の特徴に加えて、前記制御電極上に、前記制御電極を被覆する前記誘電層が形成され、前記誘電層上に前記可変抵抗体が前記誘電層を跨いで形成され、前記可変抵抗体上に、前記第１電極と前記第２電極が、前記制御電極上面と平行な方向に離間して形成されていることを第３の特徴とする。
【００１１】
更に、本発明に係る不揮発性可変抵抗素子は、上記第１の特徴に加えて、前記制御電極上に、前記制御電極を被覆する前記誘電層が形成され、前記誘電層上に、前記第１電極と前記第２電極が、前記制御電極上面と平行な方向に離間して形成され、前記第１電極上、前記第２電極上、及び前記第１電極と前記第２電極間に露出した前記誘電層上に、前記可変抵抗体が形成されていることを第４の特徴とする。
【００１２】
更に、本発明に係る不揮発性可変抵抗素子は、上記第３から第４の何れかの特徴に加えて、前記制御電極は、絶縁体上に形成されていることを第５の特徴とする。
【００１３】
更に、本発明に係る不揮発性可変抵抗素子は、上記第１から第５の何れかの特徴に加えて、前記可変抵抗体が遷移金属酸化物により構成されていることを第６の特徴とする。
【００１４】
本発明に係るメモリセルアレイは、上記第２の特徴の不揮発性可変抵抗素子を複数、マトリクス状に配置し、同一行に属する前記不揮発性可変抵抗素子の前記第１電極同士が相互接続し、同一列に属する前記不揮発性可変抵抗素子の前記第２電極同士が相互接続し、  同一列に属する前記不揮発性可変抵抗素子の前記制御電極同士が相互接続していることを第１の特徴とする。
【００１５】
本発明に係る不揮発性半導体記憶装置は、上記第１から第６の何れかの特徴の不揮発性可変抵抗素子を備え、読み出し対象の前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の間に所定の読み出し電圧を印加する時に、読み出し対象の前記不揮発性可変抵抗素子の前記制御電極に所定の制御電圧を印加することにより前記可変抵抗体の抵抗特性を一時的に低抵抗化させ、前記不揮発性可変抵抗素子の抵抗状態として記憶されている情報を読み出すことを第１の特徴とする。
【００１６】
また、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、上記第１から第６の何れかの特徴の不揮発性可変抵抗素子を複数備え、前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の何れか一方が相互接続し、前記第１電極と前記第２電極の間に前記所定の読み出し電圧が印加される読み出し対象でない前記不揮発性可変抵抗素子の前記制御電極に前記所定の制御電圧を印加せず、一時的に低抵抗化させないことを第２の特徴とする。
【００１７】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１から第２の何れかの特徴に加えて、前記可変抵抗体がｐ型半導体で構成され、前記第１電極及び前記第２電極に印加される電圧の双方よりも低い、前記所定の制御電圧を前記制御電極に印加することにより読み出し対象の前記可変抵抗体の抵抗特性を一時的に低抵抗化させることを第３の特徴とする。
【００１８】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１から第２の何れかの特徴に加えて、前記可変抵抗体がｎ型半導体で構成され、前記第１電極及び前記第２電極に印加される電圧の双方よりも高い、前記所定の制御電圧を前記制御電極に印加することにより読み出し対象の前記可変抵抗体の抵抗特性を一時的に低抵抗化させることを第４の特徴とする。
【００１９】
本発明に係る不揮発性可変抵抗素子の抵抗状態の読み出し方法は、上記第１から第６の何れかの特徴の不揮発性可変抵抗素子の前記遷移後の一の抵抗状態の読み出し方法であって、前記第１電極と前記第２電極の間に所定の読み出し電圧を印加する時に、前記制御電極に所定の制御電圧を印加することにより前記可変抵抗体の抵抗特性を低抵抗化させ、前記可変抵抗体の前記遷移後の一の抵抗状態の読み出しを行うことを第１の特徴とする。
【００２０】
更に、本発明に係る不揮発性可変抵抗素子の抵抗状態の読み出し方法は、上記第１の特徴に加えて、前記可変抵抗体がｐ型半導体であり、前記所定の読み出し電圧の印加時に、前記第１電極及び前記第２電極に印加される電圧の双方よりも低い、前記所定の制御電圧を前記制御電極に印加することを第２の特徴とする。
【００２１】
更に、本発明に係る不揮発性可変抵抗素子の抵抗状態の読み出し方法は、上記第１の特徴に加えて、前記可変抵抗体がｎ型半導体であり、前記所定の読み出し電圧の印加時に、前記第１電極及び前記第２電極に印加される電圧の双方よりも高い、前記所定の制御電圧を前記制御電極に印加することを第３の特徴とする。
【発明の効果】
【００２２】
ここで、本発明の効果について説明する前に、本願発明者により新規に発見された可変抵抗素子の抵抗変化現象について説明する。
【００２３】
本願発明者は、第１電極と第２電極間に可変抵抗体である遷移金属酸化物（例えば、コバルト酸化物）が挟持された不揮発性可変抵抗素子を作製し、第１電極と第２電極間の電流経路上の可変抵抗体の一部の領域を誘電体層で被覆し、可変抵抗体の両端に設けられた第１及び第２電極を介して電圧を印加して電流を流すと同時に、当該誘電体層を介して電圧を印加したところ、当該可変抵抗体の一部の領域に電界が作用することにより可変抵抗体の抵抗値が一時的に変調され、当該誘電体層を介して電界を作用させるのを止めると元の抵抗値に戻るということを発見した。
【００２４】
上記の抵抗変化のメカニズムについての詳細は現在解明中であるが、発明者の独自研究によって複数のメカニズムが挙げられている。先ず、可変抵抗体に誘電体層を介して電圧を印加することにより、抵抗変化領域内部に電界が作用し、蓄積層が形成されることにより抵抗値が変化する場合が考えられている。一方、可変抵抗体がフォーミング処理を行ったフィラメント型の可変抵抗体である場合には、フィラメント部分が通常の導電パスを形成するところ、フィラメント部分以外の領域に電界が主に作用し、フィラメント部分以外の領域に別の導電パスが発生することにより低抵抗化すると考えられている。
【００２５】
上記の低抵抗化のメカニズムが前者の蓄積層形成型か後者のフィラメント型になるかは可変抵抗体の材料のみならず、可変抵抗体の構造や製造方法にも強く依存することが分かっているが、詳細は未だ明らかになっていない。
【００２６】
本発明は、この新規な抵抗変化現象を技術思想として、発明者の独創的な着想に基づきなされたものであり、当該新規な抵抗変化現象を利用して可変抵抗素子の情報の読み出しにおける問題点を解決するものである。
【００２７】
尚、類似の素子構造としては、絶縁体上に形成されたソース‐ドレイン電極間に物性変換層（金属‐半導体遷移を有する層）を形成し、当該物性変換層上に積層された誘電膜上に制御電極を設け、制御電極に電圧を印加することによりトランジスタ動作をさせるものが上記特許文献３及び４に開示されているが、当該素子を二以上の抵抗状態が情報として記憶されている不揮発性可変抵抗素子に用いる本発明とは技術思想が全く異なる。
【００２８】
本発明の不揮発性可変抵抗素子は、第１電極と第２電極間に可変抵抗体を挟持して形成され、第１電極と第２電極間に電圧を印加することにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される従来型の二端子構造の不揮発性可変抵抗素子に、誘電層を介して可変抵抗体と対向する制御電極を更に備えた三端子構造の不揮発性可変抵抗素子である。ここで、可変抵抗体は、当該可変抵抗体内部に電界が誘起されることにより当該可変抵抗体の一の抵抗状態における抵抗特性が変化する材料で構成されていれば良く、望ましくは、遷移金属酸化物である。第１電極と第２電極間に読み出し用の電圧を印加し、電流量を測定することにより不揮発性可変抵抗素子の抵抗特性を算出し、不揮発性可変抵抗素子が保持している抵抗状態を読み出す。この時、同時に制御電極に電圧を印加して、誘電層を介して可変抵抗体の電流経路上に電界を作用させることにより、可変抵抗体の抵抗特性を一時的に変調させ、低抵抗化させることができる。
【００２９】
尚、抵抗変調のメカニズムが上述の蓄積層形成型の場合には、蓄積層が誘電層近傍の抵抗変化領域に形成されるように、可変抵抗体がｐ型半導体の場合には第１及び第２電極に直接、或いは、負荷回路等を介して間接的に印加される電圧の双方よりも低い電圧を、ｎ型半導体の場合には第１及び第２電極に直接、或いは、負荷回路等を介して間接的に印加される電圧の双方よりも高い電圧を、制御電極を介して印加すると良い。
【００３０】
尚、上記の不揮発性可変抵抗素子は、制御電極への電圧印加を止めると当該電圧印加前の元の抵抗状態で規定される抵抗特性を保持し、当該不揮発性可変抵抗素子の記憶状態が書き換えられることはない。
【００３１】
この結果、不揮発性可変抵抗素子の抵抗状態の読み出し時において、第１電極と第２電極間に読み出し用電圧を印加すると同時に制御電極にも電圧を印加し、不揮発性可変抵抗素子の抵抗特性を変調し、低抵抗化させることにより、低い読み出し電圧であっても大きな読み出し電流を得ることができるので、本発明の不揮発性可変抵抗素子を有するメモリセルをマトリクス状に配列して不揮発性半導体記憶装置を構成することで、読み出し動作における電源電圧マージンが大きく、アクセス速度が高速で、読み出しディスターブが抑制され、信頼性が高い不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００３２】
〈第１実施形態〉
以下において、本発明に係る不揮発性可変抵抗素子の第１実施形態（以下、適宜「本発明素子１」と称する）につき、図面を参照して説明する。尚、以降の図面では素子各部の寸法比と実際の寸法比とは必ずしも一致せず、適宜、要部を強調して示す場合がある。
【００３３】
図１は、本発明素子１の素子構造を示す断面図である。シリコン基板１０上に層間絶縁膜１１（例えば、二酸化シリコン膜）が形成されている。層間絶縁膜１１上に第１電極となる下部電極１２が、下部電極１２の上面に可変抵抗体１３が、可変抵抗体１３の上面に第２電極となる上部電極１４が形成されている。可変抵抗体１３の側壁を被覆する誘電層１５が形成され、誘電層１５上に制御電極１６が形成されている。即ち本発明素子１は、下部電極１２と、上部電極１４と、誘電層１５を介して制御電極１６とが可変抵抗体１３に配置されている三端子型の不揮発性可変抵抗素子である。
【００３４】
下部電極１２と上部電極１４は、可変抵抗体１３と電気的に接続し、両電極間に閾値以上の電圧を印加して電流を流すことにより不揮発性可変抵抗素子の抵抗状態を遷移させることができる。
【００３５】
可変抵抗体１３は、上述の可変抵抗体内部への電界の作用により自身の抵抗特性が一時的に変調される材料で構成され、例えば、遷移金属酸化物で構成されている。
【００３６】
制御電極１６は、誘電層１５を介して可変抵抗体１３の側壁と対向し、可変抵抗体１３中に電界を作用させることにより、不揮発性可変抵抗素子の抵抗状態における抵抗特性を変調させ、低抵抗化することができる。
【００３７】
上記の構造の本発明素子１を実際に試作し、抵抗特性の評価を行った結果を以下に示す。
【００３８】
先ず、図２（ａ）に示されるように、シリコン基板１０上に層間絶縁膜１１として二酸化シリコン膜を１００ｎｍ、熱酸化により形成し、次に、下部電極１２としてＴｉ（３０ｎｍ）とＴｉＮ（１００ｎｍ）の積層膜を成膜した。続いて可変抵抗体１３としてコバルト酸化物を１０ｎｍ、スパッタ法で成膜した。更に上部電極１４としてアルミニウムを７０ｎｍ、可変抵抗体１３上に成膜した。
【００３９】
続いて、フォトグラフィ技術によりパターニングしたレジストを用いて上部電極１４と可変抵抗体１３を一括して加工し、更に下部電極１２を、同様に異なるレジストを用いて加工することにより、図２（ｂ）で示される素子形状とした。評価に用いた素子の寸法は５０μｍの正方形であるが、１〜０．５μｍ程度の大きさにまで微細化することが可能である。
【００４０】
更に、誘電層１５としてアルミナを８ｎｍ、スパッタ法により成膜し、誘電層１５上に制御電極１６としてアルミニウムを７０ｎｍ、スパッタ法により成膜した。続いてフォトグラフィ技術により制御電極１６と誘電層１５を一括して加工し、図１に示される本発明素子１が作製された。
【００４１】
作製した素子に、下部電極１２、上部電極１４、制御電極１６の夫々に測定用針を接触し、市販の半導体パラメータアナライザー（Ａｇｉｌｅｎｔ社４１５６Ｂ）と市販のパルス発生器を用いて電気特性の評価を行った。以下にその方法とその結果を示す。
【００４２】
先ず、制御電極１６に０Ｖの電圧を印加し、下部電極１２と上部電極１４間に＋２．６Ｖの書き込み電圧パルスを印加して本発明素子１の抵抗状態を低抵抗状態にした。続いて制御電極に０Ｖを印加して本発明素子１の下部電極１２、及び上部電極１４間のＩ−Ｖ測定、つまり読み出しを行った結果を図３に示す。尚、以下の記載では素子の抵抗値を測定する場合は下部電極１２を接地し、上部電極１４側に正の電圧を印加した場合、＋の表記をし、逆の電圧を印加する場合−の表記を行う。図３（ａ）に示される通り、＋１Ｖの電圧印加により約７μＡの電流が出力された。
【００４３】
続いて、制御電極１６に−２．５Ｖの電圧を印加し、Ｉ−Ｖ測定を行った結果を図３（ｂ）に示す。＋１Ｖの電圧印加によって約１３０μＡの電流が出力された。
【００４４】
続いて、制御電極１６に０Ｖの電圧を印加し、下部電極１２と上部電極１４間に−３Ｖの消去電圧パルスを印加して本発明素子１の抵抗状態を高抵抗状態に遷移させた後に読み出しを行った結果を図４に示す。制御電極１６に０Ｖを印加して測定を行った場合、図４（ａ）に示されるとおり、＋１Ｖの電圧印加で約０．１μＡの電流が出力された。続いて、制御電極１６に−２．５Ｖの電圧を印加し、Ｉ−Ｖ測定を行った結果を図４（ｂ）に示す。＋１Ｖの電圧印加によって約６μＡの電流が出力された。読み出し電圧として＋１Ｖの電圧を印加し、制御電極１６に−２．５Ｖ又は０Ｖの電圧を印加した場合の夫々において、高抵抗状態と低抵抗状態の抵抗値の高低の関係は維持されており、高抵抗状態の抵抗値が低抵抗状態よりも低抵抗化するということは無かった。
【００４５】
この結果、制御電極１６に電圧を印加することで下部電極１２と上部電極１４間に印加する電圧は十分低くしたままで、大きな読み出し電流を出力できる。読み出し速度は読み出し電流が大きいほど高速にできるため、本発明を用いることで高速読み出しが可能となる。
【００４６】
次に、制御電極１６に−２．５Ｖの電圧を印加した状態のまま、＋１Ｖ３０ナノ秒の読み出し電圧パルスを１０１２回印加して、抵抗値の変動があるか調査した結果を図５に示す。測定は高抵抗状態と低抵抗状態の夫々に対して行った。１０１２回の読み出し動作後も抵抗変動はほとんどなく、良好な読み出しディスターブを示した。
【００４７】
以上の結果は次のようなメカニズムに基づいていると考えられる。即ち、ｐ型半導体的性質を有する可変抵抗体であるコバルト酸化物に対し、誘電層を介して制御電極に負の電圧を印加することで、コバルト酸化物中の抵抗変化領域内部に蓄積層が形成され、低抵抗化し、下部電極と上部電極間に印加される比較的低い読み出し電圧に対して大きな読み出し電流を流すことが可能になったと考えられる。しかし、読み出し時に印加する電圧は書き換え電圧と比較して十分小さいため、本発明素子１の抵抗状態が別の状態に遷移することはなかった。
【００４８】
〈第２実施形態〉
上述の本発明素子１を複数マトリクス状に配置し、メモリセルアレイを構成することにより、読み出し動作における電源電圧マージンが大きく、アクセス速度が高速で、読み出しディスターブが抑制され、信頼性が高い不揮発性半導体記憶装置を提供できる。図６に当該メモリセルアレイの構造断面図、図７に等価回路図を、図８にその書き換え・読み出しにおける当該不揮発性半導体記憶装置の回路ブロック図を示す。尚、図７の等価回路図においては、二端子型の可変抵抗素子を示す記号に、ＭＯＳＦＥＴのゲート端子と同様の記号を付し、制御端子を有する三端子型の不揮発性可変抵抗素子であることを示している。
【００４９】
本実施形態に係るメモリセルアレイ（以下、適宜「本メモリセルアレイ２」と称する）は、上述の本発明素子１からなるメモリセルを行方向及び列方向に夫々複数、マトリクス状に配置して構成されたクロスポイント型のメモリセルアレイで、図６に示す構造となっている。
【００５０】
シリコン基板１０上に絶縁膜１１（例えば、二酸化シリコン膜）が形成され、絶縁膜上に行方向の溝が形成され、当該溝に電極材料が充填されることで下部電極１２を形成し、同一行に属する当該下部電極１２同士が相互接続することでワード線（ＷＬ）を形成している。絶縁膜１１及びワード線上に、列方向に延伸する可変抵抗体１３が形成され、可変抵抗体１３上に上部電極１４が形成され、同一列に属する上部電極１４同士が相互接続することでビット線（ＢＬ）を形成している。ビット線に並行に、可変抵抗体１３の側壁を被覆する誘電層１５が形成され、誘電層１５上に電極材料が形成されることで制御電極１６が形成され、同一列に属する制御電極１６同士が相互接続することで制御ゲート線（ＣＧＬ）を形成している。
【００５１】
本メモリセルアレイ２は、例えば以下のように作製できる。（１）シリコン基板上に絶縁膜１１として、例えば二酸化シリコンを２００ｎｍ堆積させる。（２）電極材料（例えば、チタンと窒化チタンの積層膜）を堆積させ、行方向にストライプ状のレジストパターンを形成後、ドライエッチングによりレジストパターンが形成されていない領域の電極材料を取り除く。これにより、第１電極１２が形成され、当該第１電極１２は行方向に延伸することでワード線を形成する。（３）レジストパターンを取り除いた後、再び二酸化シリコン膜１１を第１電極１２が埋まるまで堆積させ、ＣＭＰ法により第１電極１２の上面が露出するまで研磨する。これにより、二酸化シリコン膜１１上に行方向の溝が、当該溝に第１電極１２が充填されて形成される。尚、当該溝の大きさは、例えば、深さ１００ｎｍ、幅６００ｎｍ程度であれば良い。（４）可変抵抗体１３（例えば、コバルト酸化物を１０ｎｍ）及び電極材料（例えば、アルミニウムを７０ｎｍ）を成膜後、フォトリソグラフィ技術によりパターニングしたレジストを用いて可変抵抗体１３と第２電極１４を一括して加工する。第２電極１４は列方向に延伸することでビット線を形成する。（５）異なるレジストパターンを用いて、誘電膜（例えば、アルミナを８ｎｍ）及び制御電極材料（例えば、アルミニウムを７０ｎｍ）を堆積させた後、レジストパターンを取り除き、制御ゲート線１６を形成する。尚、ここで挙げた電極材料、可変抵抗体、誘電膜の夫々の材料及び膜厚については単なる例示にすぎず、適宜、好ましい材料及び膜厚の組み合わせを選択すれば良い。
【００５２】
本メモリセルアレイ２の書き換え、読み出しの各メモリ動作は、外部からのアドレス入力信号に基づき、制御回路（図示せず）により制御され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができるように構成されている。
【００５３】
具体的には、図８に示すように、各メモリ動作において、当該動作の対象となる選択メモリセルに接続する選択ワード線、選択ワード線以外の非選択ワード線、選択メモリセルに接続する選択ビット線、選択ビット線以外の非選択ビット線、選択メモリセルに接続する選択制御ゲート線、及び、選択制御ゲート線以外の非選択制御ゲート線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御が、電圧発生回路１０１、ワード線デコーダ１０２、ビット線デコーダ１０３、制御ゲート線デコーダ１０４等に対して実行される。電圧発生回路１０１は、本メモリセルアレイ２の当該動作時に必要な電圧を、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線、選択制御ゲート線、及び、非選択ゲート線の夫々に印加する。
【００５４】
書き換え動作時においては、選択ワード線には選択メモリセルの本発明素子１に分圧される電圧を制御するための負荷回路１０５とワード線デコーダ１０２とを介して書き換え用の電圧Ｖｐｐ（例えば、２．６Ｖ）を、非選択ワード線にはワード線デコーダ１０２を介して電圧Ｖｐｐ／２を、選択ビット線にはビット線デコーダ１０３を介して接地電圧Ｖｓｓを、非選択ビット線にはビット線デコーダ１０３を介して電圧Ｖｐｐ／２を、夫々印加して、本メモリセルアレイの書き換え動作を行う。尚、選択及び非選択制御ゲート線には電圧は印加されない。即ち、本メモリセルアレイ２は書き換え動作については従来の二端子構造のメモリセルに対する書き換え動作と同じである。従って非選択ワード線と非選択ビット線に対してＶｐｐ／３、２Ｖｐｐ／３を夫々印加するバイアス条件も採用できる。
【００５５】
読み出し動作時においては、選択ワード線にはワード線デコーダ１０２を介して接地電圧Ｖｓｓを、選択ビット線にはビット線デコーダ１０３を介して所定の読み出し用の電圧Ｖｒ（例えば、１Ｖ）を、非選択ワード線にはワード線デコーダ１０２を介して読み出し電圧Ｖｒを、非選択ビット線にはビット線デコーダ１０３を介して読み出し電圧Ｖｒを、選択制御ゲート線には制御ゲートデコーダ１０４を介して所定の制御電圧Ｖｇ（例えば、−２．５Ｖ）を、非選択制御ゲート線には制御ゲートデコーダ１０４を介して接地電圧Ｖｓｓを印加し、選択ビット線に流れた電流量だけを選択的に検出する。読み出し回路１０６は、ビット線デコーダを介して出力された選択ビット線の読み出し電流量からデータの状態を判定し、その結果を出力回路（図示せず）に送る。
【００５６】
この時、メモリセルの読み出し時において、選択メモリセルの制御電極に選択制御ゲート線１６を介して制御電圧Ｖｇが印加され、誘電層１５を介して可変抵抗体内部に電界が作用することにより、当該可変抵抗体の抵抗特性が低抵抗化しているので、小さな読み出し電圧Ｖｒで大きな読み出し電流を得ることができ、不揮発性可変抵抗素子の抵抗状態を読み出しディスターブ無く、高速に識別することができる。
【００５７】
また、メモリセルの読み出し時において、選択ワード線に接続する非選択の読み出し対象でないメモリセルの第１電極と第２電極間にも読み出し電圧Ｖｒが印加されているが、読み出し対象でないメモリセルは、制御電極に制御電圧Ｖｇが印加されず、接地電圧Ｖｓｓが印加されることにより一時的に低抵抗化されず、選択メモリセルよりも高抵抗化しているため、同一行の非選択メモリセルを介した廻り込み電流の影響を大幅に低減でき、従来のクロスポイント型のメモリセルアレイと比べて廻り込み電流による読み出しマージンの劣化を大幅に抑制できる。
【００５８】
〈第３実施形態〉
以下において、本発明に係る不揮発性可変抵抗素子の第３実施形態（以下、適宜「本発明素子３」と称する）につき、図面を参照して説明する。図９は、本発明素子３の素子構造を示す断面図である。
【００５９】
本発明素子３は、絶縁体１７上に制御電極１６が、制御電極１６上に誘電層１５が形成され、誘電層１５上に可変抵抗体１３が誘電層１５を跨いで形成され、可変抵抗体１３上に第１電極１２と第２電極１４が制御電極１６の上面と平行な方向に離間して形成された、三端子構造の不揮発性可変抵抗素子である。
【００６０】
第１電極１２と第２電極１４は、可変抵抗体１３と電気的に接続し、両電極間に閾値以上の電圧を印加して電流を流すことにより不揮発性可変抵抗素子の抵抗状態を遷移させることができる。
【００６１】
可変抵抗体１３は、第１実施形態と同様、可変抵抗体内部への電界の作用により自身の抵抗特性が一時的に変調される材料で構成され、例えば遷移金属酸化物で構成されている。
【００６２】
制御電極１６は、第１電極１２と第２電極１４の間の、可変抵抗体１３の電流経路上に、誘電層１５を介して対向して配置され、可変抵抗体中に電界を作用させることにより、不揮発性可変抵抗素子の抵抗状態における抵抗特性を一時的に変調させ、低抵抗化することができる。
【００６３】
上記の本発明素子３は、絶縁体（例えば、二酸化シリコン）上に形成されていれば良いが、ガラス基板上に作製することにより、以下に示されるように液晶パネル作製において良く用いられるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）プロセスにより作製することができる。上記の構造の本発明素子３を実際に試作し、抵抗特性の評価を行った結果を以下に示す。尚、評価に用いた素子の寸法は５０μｍの正方形であるが、１〜０．５μｍ程度の大きさにまで微細化することが可能である。
【００６４】
まず、図１０（ａ）に示されるように、ガラス基板１７上に、タンタル（１５０ｎｍ）と窒化タンタル（５０ｎｍ）の積層膜をスパッタ法により成膜し、フォトリソグラフィ技術及びエッチングを用いて加工し、制御電極１６を形成した。続いて、タンタルの表面を陽極酸化法で酸化し膜厚が５０ｎｍの酸化タンタル層１８を形成した。
【００６５】
更に、図１０（ｂ）に示されるように、その上に誘電層として窒化シリコン膜１９を１５０ｎｍ、ＣＶＤ法で成膜した。酸化タンタルと窒化シリコンの積層膜は絶縁性が高く、高誘電率のため、これにより良好な誘電層１５が形成される。引き続き、スパッタ法を用いてｎ型半導体的性質を有する可変抵抗体１３として酸化チタンを５ｎｍ成膜した。続いて、フォトリソグラフィ技術及びエッチングにより図１０（ｃ）に示されるように酸化チタン１３と窒化シリコン膜１９をパターン化した。
【００６６】
次に、図１０（ｄ）に示されるように、プラズマＣＶＤ法によりキャリアをドープしたアモルファスシリコン膜２０を５０ｎｍ成膜し、更に電極としてアルミニウム２１を真空蒸着法で２００ｎｍ成膜した。最後に、図１０（ｅ）に示されるように、アルミニウム２１とアモルファスシリコン膜２０をフォトリソグラフィ技術及びエッチングを用いて加工し、第１電極１２、第２電極１４を分離形成した。
【００６７】
第１電極１２、第２電極１４、制御電極１６にそれぞれ書き換え、読み出し用の電圧パルス印加回路を接続し、第２電極に読み出し時の可変抵抗素子の抵抗値に従って決まる電流値を感知する読み出し回路を接続し、読み出し評価を行った。尚、読み出し回路にはセンスアンプを用い、出力された読み出し電流に応じて変動する読み出し電位と、別途任意に設定できる参照電位とを比較し、可変抵抗素子が高抵抗状態であるか、低抵抗状態であるかを判定する。
【００６８】
上記の本発明素子３は、第１電極１２を介して＋４Ｖ、３０ｎｓの書き換え電圧パルスを印加することで低抵抗状態に、第２電極１４を介して＋４Ｖ、３０ｎｓの書き換え電圧パルスを印加することで高抵抗状態に遷移した。図１１は低抵抗状態、高抵抗状態に書き込んだ可変抵抗素子、夫々１００ビットを、読み出し前に毎回書き換えを行いながら、２Ｖの読み出し電圧パルスを印加して、読み出し時間２０ｎｓ、５０ｎｓ、１００ｎｓ、４００ｎｓで１０回連続して読み出しを行い、正しく読み出すことができたビット率を示す。結果、制御電極１６の印加電圧が０Ｖの場合は、１０回連続して高抵抗状態、低抵抗状態を間違いなく読み出すためには４００ナノ秒以上の読み出し時間が必要であった。一方、制御電極に＋２Ｖの電圧を印加して、同様の読み出しテストを行った場合は、読み出し時間が２０ナノ秒であっても問題なく読み出せることが確認できた。
【００６９】
〈第４実施形態〉
以下において、本発明に係る不揮発性可変抵抗素子の第４実施形態（以下、適宜「本発明素子４」と称する）につき、図面を参照して説明する。図１２は、本発明素子４の素子構造を示す図である。本発明素子４は、可変抵抗体が第１電極１２上、第２電極１４上、及び、第１電極１２と第２電極１４間に露出した誘電層１５上に形成されることを除いて、本発明素子３と類似の構造である。
【００７０】
上記の本発明素子４は、絶縁体（例えば、二酸化シリコン）上に形成されていれば良いが、ガラス基板上に作製することにより、以下に示されるように液晶パネル作製において良く用いられるＴＦＴプロセスにより作製することができる。上記の構造の本発明素子４を実際に試作し、抵抗特性の評価を行った結果を以下に示す。尚、評価に用いた素子の寸法は５０μｍの正方形であるが、１〜０．５μｍ程度の大きさにまで微細化することが可能である。
【００７１】
まず、図１３（ａ）に示されるように、ガラス基板１７上に、タンタル（１５０ｎｍ）と窒化タンタル（５０ｎｍ）の積層膜をスパッタ法により成膜し、フォトリソグラフィ技術及びエッチングを用いて加工し、制御電極１６を形成した。続いて、タンタルの表面を陽極酸化法で酸化し膜厚が５０ｎｍの酸化タンタル層１８を形成した。
【００７２】
更に、図１３（ｂ）に示されるように、その上に誘電層として窒化シリコン膜１９を１５０ｎｍ、ＣＶＤ法で成膜した。酸化タンタルと窒化シリコンの積層膜は絶縁性が高く、高誘電率のため、これにより良好な誘電層１５が形成される。次に、プラズマＣＶＤ法によりキャリアをドープしたアモルファスシリコン膜２０を１５０ｎｍ成膜した。
【００７３】
続いて、アモルファスシリコン膜２０と窒化シリコン膜１９をフォトリソグラフィ技術及びエッチングによりパターン化し、図１３（ｃ）に示されるように加工した。更に、図１３（ｄ）に示されるように、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜２２と、タンタル（１００ｎｍ）と窒化タンタル（５０ｎｍ）の積層膜２３をスパッタ法により成膜し、続いて、図１３（ｅ）に示されるように、アモルファスシリコン膜２０とＩＴＯ膜２２と積層膜２３をフォトリソグラフィ技術及びエッチングを用いて加工し、パターン化して第１電極１２と第２電極１４を分離形成し、第１電極１２と第２電極１４間の窒化シリコン膜１９表面を露出させた。
【００７４】
次に、可変抵抗体１３として例えば酸化物タンタル層をリアクティブスパッタ法で４０ｎｍ成膜し、フォトリソグラフィ技術及びエッチングを用いて図１３（ｆ）に示されるようにパターン化した。酸化物タンタル層１３は成膜時の状態では絶縁体であるが、比較的強い電圧を印加することで電流パスが形成され、電流パスの抵抗値が印加電圧の履歴に応じて変化することでｎ型半導体的性質を有する可変抵抗体として動作する。
【００７５】
第１電極１２、第２電極１４、制御電極１６にそれぞれ書き換え、読み出し用の電圧パルス印加回路を接続し、第３実施形態と同様の読み出し評価を行ったところ、良好な読み出し特性を示した。図１４にその結果を示す。
【００７６】
上記の本発明素子４は、第１電極１２を介して＋４Ｖ、３０ｎｓの書き換え電圧パルスを印加することで低抵抗状態に、第２電極１４を介して＋４Ｖ、３０ｎｓの書き換え電圧パルスを印加することで高抵抗状態に遷移した。図１１は低抵抗状態、高抵抗状態に書き込んだ可変抵抗素子、夫々１００ビットを、読み出し前に毎回書き換えを行いながら、２Ｖの読み出し電圧パルスを印加して、読み出し時間２０ｎｓ、５０ｎｓ、１００ｎｓ、４００ｎｓで１０回連続して読み出しを行い、正しく読み出すことができたビット率を示す。結果、制御電極１６の印加電圧が０Ｖの場合は、１０回連続して高抵抗状態、低抵抗状態を間違いなく読み出すためには４００ナノ秒以上の読み出し時間が必要であった。一方、制御電極に＋２Ｖの電圧を印加して、同様の読み出しテストを行った場合は、読み出し時間が２０ナノ秒であっても問題なく読み出せることが確認できた。
【００７７】
尚、上記本発明素子４の作製工程においてＩＴＯ膜２２を成膜しているが、周辺回路製造プロセスにおいてＩＴＯ膜を形成する必要が無い場合には、当該工程は割愛可能である。
【００７８】
〈別実施形態〉
〈１〉以上、上述の第１〜第４実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。例えば、第１、第３、第４及び別実施形態において本発明の不揮発性可変抵抗素子の望ましい素子構造を複数例示したが、本発明はこの構成に限られるものではない。
〈２〉同様に、第２実施形態において、第１実施形態に係る不揮発性可変抵抗素子を複数マトリクス状に配置してメモリセルアレイを構成した、読み出しマージンの大きい不揮発性半導体記憶装置を開示したが、本発明の不揮発性半導体記憶装置に係るメモリセルアレイの素子構造についてはこの構造に限定されるものではない。第３及び第４実施形態、或いは他のメモリセル構造を採用してメモリセルアレイを構成し、読み出しマージンの大きい不揮発性半導体記憶装置として使用することも可能である。
〈３〉以上、第１〜第４実施形態及び別実施形態に示した実施例では、可変抵抗体として遷移金属の酸化物を例示したが、本発明はこれに限定される物では無く、同様の性質を示す他の材料を使用することも可能である。例えば、アルミニウムの酸化物やポリマー、ＧｅＳｂＴｅ等の相変化メモリに用いる材料であっても、誘電層を介して電界を作用させることによって抵抗値が変調され、その電気伝導が半導体的性質を有していれば同様の効果が得られることは言うまでもない。また、電極材料、誘電膜の材料、素子構造（素子寸法及び各材料の膜厚を含む）、及び、印加電圧に関しても、限定されるものではなく、本発明にある思想に基づいて上記効果が得られるように適宜選択することができることは言うまでもない。
〈４〉また、上述の実施形態においては、不揮発性可変抵抗素子がバイポーラ型のスイッチング特性を示す構成を例示したが、本発明はモノポーラ型のスイッチング特性を示す可変抵抗素子の読み出しにも適用可能である。
〈５〉第２実施形態において、選択されたメモリセルの読み出し時において選択ワード線を接地（印加電圧Ｖｓｓ）して選択ビット線に所定の電圧Ｖｒを印加し、選択制御ゲート線を介して所定の電圧を制御電極に印加して選択メモリセルの抵抗状態を読み出す方法を開示したが、選択ビット線を接地して、選択ワード線を介して所定の電圧Ｖｒを印加して選択メモリセルの抵抗状態を読み出すようにしても構わない。また、読み出し時において非選択の制御ゲート線は接地電圧を印加するとしたが、小さなバイアス電圧を基準電圧として印加しても良いし、ノイズ対策がされている場合は制御電極に電圧を印加せず、フローティングとしても構わない。
【産業上の利用可能性】
【００７９】
本発明は、不揮発性可変抵抗素子に適用でき、特に不揮発性可変抵抗素子の抵抗状態を情報の記憶に用いる不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明素子１の素子構造を示す断面図。
【図２】本発明素子１の作製方法を示す図。
【図３】本発明素子１の読み出し電流特性を示す図。
【図４】本発明素子１の読み出し電流特性を示す図。
【図５】本発明素子１の読み出しディスターブ特性を示す図。
【図６】本メモリセルアレイ２の構造断面図。
【図７】本メモリセルアレイ２の等価回路図。
【図８】本メモリセルアレイ２を用いた不揮発性半導体記憶装置の回路ブロック図。
【図９】本発明素子３の素子構造を示す断面図。
【図１０】本発明素子３の作製方法を示す図。
【図１１】本発明素子３の読み出し特性を示す図。
【図１２】本発明素子４の素子構造を示す断面図。
【図１３】本発明素子４の作製方法を示す図。
【図１４】本発明素子４の読み出し特性を示す図。
【符号の説明】
【００８１】
１、３、４：  本発明素子
２：      本メモリセルアレイ
１０：    シリコン基板
１１：    層間絶縁膜
１２：    第１電極（ワード線）
１３：    可変抵抗体
１４：    第２電極（ビット線）
１５：    誘電層
１６：    制御電極（制御ゲート線）
１７：    絶縁体（ガラス基板）
１８：    酸化タンタル層
１９：    窒化シリコン膜
２０：    アモルファスシリコン膜
２１：    金属電極（アルミニウム）
２２：    ＩＴＯ膜
２３：    金属電極（タンタル／窒化タンタルの積層膜）
１０１：  電圧発生回路
１０２：  ワード線デコーダ（行デコーダ）
１０３：  ビット線デコーダ
１０４：  制御ゲート線デコーダ
１０５：  負荷回路
１０６：  読み出し回路
１０７：  列デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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