(57)【要約】【課題】本発明は、高密度化を可能とする不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１１と、前記半導体基板上に設けられた積層構造体であって、前記半導体基板の主面に対して垂直な第１方向に積層された複数の要素積層体を有し、前記複数の要素積層体のそれぞれは、前記主面に対して平行に設けられた電極膜ＷＬと、第１絶縁膜１４と、前記電極膜と前記第１絶縁膜との間に設けられた電荷蓄積層２３ａと、前記電荷蓄積層と前記電極膜との間に設けられた第２絶縁膜２４ａと、を有する積層構造体ＭＬと、前記積層構造体を前記第１方向に貫通する半導体ピラーＳＰと、前記半導体ピラーと前記電極膜との間に設けられた第３絶縁膜２５と、前記半導体ピラーと前記電荷蓄積層との間に設けられた第４絶縁膜２２と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。【選択図】図１
2010182947.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた積層構造体であって、前記半導体基板の主面に対して垂直な第１方向に積層された複数の要素積層体を有し、前記複数の要素積層体のそれぞれは、前記主面に対して平行に設けられた電極膜と、第１絶縁膜と、前記電極膜と前記第１絶縁膜との間に設けられた電荷蓄積層と、前記電荷蓄積層と前記電極膜との間に設けられた第２絶縁膜と、を有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記半導体ピラーと前記電極膜との間に設けられた第３絶縁膜と、
前記半導体ピラーと前記電荷蓄積層との間に設けられた第４絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記主面に対して平行な方向における前記半導体ピラーと前記電極膜との距離は、前記半導体ピラーと前記電荷蓄積層との距離よりも長いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
前記第２半導体ピラーと前記電極膜との間に設けられた第５絶縁膜と、
前記第２半導体ピラーと前記電荷蓄積層との間に設けられた第６絶縁膜と、
前記第１半導体ピラーと前記第２半導体ピラーとを前記半導体基板の側で電気的に接続する第１接続部と、
前記第１半導体ピラーの前記半導体基板とは反対の側の第１端部と接続され、前記第２方向に延在するビット線と、
前記第２半導体ピラーの前記半導体基板とは反対の側の第２端部と接続され、前記第１方向及び前記第２方向と直交する第３方向に延在するソース線と、
をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２方向において、前記第２半導体ピラーの前記第１半導体ピラーとは反対の側で前記第２半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第３半導体ピラーと、
前記第３半導体ピラーと前記電極膜との間に設けられた第７絶縁膜と、
前記第３半導体ピラーと前記電荷蓄積層との間に設けられた第８絶縁膜と、
前記第２方向において、前記第３半導体ピラーの前記第２半導体ピラーとは反対の側で前記第３半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第４半導体ピラーと、
前記第４半導体ピラーと前記電極膜との間に設けられた第９絶縁膜と、
前記第４半導体ピラーと前記電荷蓄積層との間に設けられた第１０絶縁膜と、
前記第３半導体ピラーと前記第４半導体ピラーとを前記半導体基板の側で電気的に接続する第２接続部と、
をさらに備え、
前記ビット線は、前記第４半導体ピラーの前記半導体基板とは反対の側の第４端部と接続され、
前記ソース線は、前記第３半導体ピラーの前記半導体基板とは反対の側の第３端部と接続されることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
基板の主面の上に、電極膜、第１絶縁膜、第２絶縁膜及び電荷蓄積層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記電極膜の積層工程と、前記第１絶縁層の積層工程と、前記電極膜の積層工程と前記第１絶縁層の積層工程との間に実施される前記電荷蓄積層の積層工程と、前記電極膜の積層工程と前記電荷蓄積の積層工程との間に実施される前記第２絶縁層の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、
前記主面に対して垂直な第１方向において前記積層構造体を貫通する貫通ホールを形成する工程と、
前記貫通ホールの内側の面に露出した前記電極膜を酸化して第３絶縁膜を形成する工程と、
前記貫通ホールの内壁に第４絶縁膜を形成する工程と、
前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリの記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図ることが必要だが、近年、その微細化もコスト的、技術的に困難になってきている。
【０００３】
この問題を解決するため、素子を３次元的に集積する方法が多数提案されている。中でも、特に、生産性が高い一括加工型３次元積層メモリが有望視されている（特許文献１参照）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。また、積層体の端部を階段状に加工し、積層体の周囲に、階段状の端部に乗り上げるように層間絶縁膜を設け、層間絶縁膜中に各電極膜の端部に接続されるようにコンタクトを埋設する。そして、層間絶縁膜の上方に複数本の金属配線を敷設し、コンタクトを介して各電極膜の端部に接続する。これにより、金属配線及びコンタクトを介して、各電極膜の電位を相互に独立して制御することができる。
【０００４】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを形成することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００５】
この一括加工型３次元積層メモリにおいては、貫通ホールの内側に、トンネル絶縁膜、電荷蓄積層及びブロック絶縁膜の３つの層が設けられるので、貫通ホールの径を微細化することに制約があり、さらなる高密度化のためには改良の余地がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高密度化を可能とする不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた積層構造体であって、前記半導体基板の主面に対して垂直な第１方向に積層された複数の要素積層体を有し、前記複数の要素積層体のそれぞれは、前記主面に対して平行に設けられた電極膜と、第１絶縁膜と、前記電極膜と前記第１絶縁膜との間に設けられた電荷蓄積層と、前記電荷蓄積層と前記電極膜との間に設けられた第２絶縁膜と、を有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた第３絶縁膜と、前記半導体ピラーと前記電荷蓄積層との間に設けられた第４絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明の他の一態様によれば、基板の主面の上に、電極膜、第１絶縁膜、第２絶縁膜及び電荷蓄積層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記電極膜の積層工程と、前記第１絶縁膜の積層工程と、前記電極膜の積層工程と前記第１絶縁膜の積層工程との間に実施される前記電荷蓄積層の積層工程と、前記電極膜の積層工程と前記電荷蓄積の積層工程との間に実施される前記第２絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、前記主面に対して垂直な第１方向において前記積層構造体を貫通する貫通ホールを形成する工程と、前記貫通ホールの内側の面に露出した前記電極膜を酸化して第３絶縁膜を形成する工程と、前記貫通ホールの内壁に第４絶縁膜を形成する工程と、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、高密度化を可能とする不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図４】比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図５】別の比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図６】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式的断面図である。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図９】本発明の実施例に係る不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。
【図１０】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１１】図１０に続く図である。
【図１２】図１１に続く図である。
【図１３】図１２に続く図である。
【図１４】図１３に続く図である。
【図１５】図１４に続く図である。
【図１６】図１５に続く図である。
【図１７】図１６に続く図である。
【図１８】図１７に続く図である。
【図１９】図１８に続く図である。
【図２０】図１９に続く図である。
【図２１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
なお、図１は、図２のＡ−Ａ’線断面の一部を例示している。また、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１４】
図１、図２及び図３に示すように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。後述するように、不揮発性半導体記憶装置１１０においては、セルトランジスタが３次元マトリクス状に配列されている。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１５】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。半導体基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図１及び図２は、メモリアレイ領域の構成を例示しており、回路領域の図示は省略されている。
【００１６】
メモリアレイ領域においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが形成されている。積層構造体ＭＬは、後述する要素積層体ＭＬ１を複数層有している。すなわち、積層構造体ＭＬにおいては、要素積層体ＭＬ１が、主面１１ａに垂直な方向に複数層積層されている。
【００１７】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＹ軸方向（第３方向）とする。
【００１８】
積層構造体ＭＬにおける要素積層体ＭＬ１の積層方向は、Ｚ軸方向である。  
図１に表したように、要素積層体ＭＬ１のそれぞれは、主面１１ａに対して平行方向に設けられた電極膜ＷＬと、第１絶縁膜１４と、電極膜ＷＬと第１絶縁膜１４との間に設けられた電荷蓄積層２３ａと、電荷蓄積層２３ａと電極膜ＷＬとの間に設けられた第２絶縁膜２４ａと、を有する。
【００１９】
電極膜ＷＬ、第１絶縁膜１４、電荷蓄積層２３ａ及び第２絶縁膜２４ａは、主面１１ａ対して平行に設けられる。
【００２０】
なお、本具体例においては、電荷蓄積層２３ａ及び第２絶縁膜２４ａが電極膜ＷＬの上側（半導体基板１１とは反対の側）に設けられているが、電荷蓄積層２３ａ及び第２絶縁膜２４ａは、電極膜ＷＬの下側（半導体基板１１の側）に設けられても良い。
【００２１】
さらに、本具体例においては、電極膜ＷＬどうしの間に１つずつの電荷蓄積層２３ａ及び第２絶縁膜２４ａが設けられているが、後述するように、電極膜ＷＬどうしの間に複数の電荷蓄積層及び第２絶縁膜を設けても良い。  
なお、図２においては、電極膜ＷＬが４枚描かれており、すなわち、積層構造体ＭＬは、要素積層体ＭＬ１を４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる要素積層体ＭＬ１の積層数は任意である。
【００２２】
そして、不揮発性半導体記憶装置１１０は、半導体基板１１と、上記の積層構造体ＭＬと、Ｚ軸方向において積層構造体ＭＬを貫通する半導体ピラーＳＰと、半導体ピラーＳＰと電極膜ＷＬとの間に設けられた第３絶縁膜２５と、半導体ピラーＳＰと電荷蓄積層２３ａとの間に設けられた第４絶縁膜２２と、を備える。半導体ピラーＳＰは、Ｚ軸方向に延在する。
【００２３】
本具体例では、第４絶縁膜２２は、第１絶縁膜１４、第２絶縁膜２４ａ及び第３絶縁膜２５と、電極膜ＷＬと、の間に延在して設けられている。
【００２４】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２５】
一方、第１絶縁膜１４、第２絶縁膜２４ａ、第３絶縁膜２５及び第４絶縁膜２２には、例えばシリコン酸化物が用いられる。  
第１絶縁膜１４は、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。半導体ピラーＳＰと各電極膜ＷＬとが対向する部分の近傍領域においてメモリセルが形成され、第４絶縁膜２２がトンネル絶縁膜として機能し、第２絶縁膜２４ａがブロック絶縁膜として機能する。
【００２６】
電荷蓄積層２３ａには、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、記憶層として機能する。電荷蓄積層２３ａは単層膜でも良く、また積層膜であっても良い。
【００２７】
図２に表したように、積層構造体ＭＬの上方には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極ＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に沿って分断されている。すなわち、選択ゲート電極ＳＧは、Ｘ軸方向に延在する複数本の配線状の導電部材である。
【００２８】
一方、電極膜ＷＬは、ＸＹ平面に平行な導電膜であり、例えば、消去ブロック単位で分断される。なお、電極膜ＷＬも、選択ゲート電極ＳＧと同様に、例えばＸ軸方向に延在するように分断されていても良い。
【００２９】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に第４絶縁膜２２が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。
【００３０】
本具体例においては、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する第１接続部ＣＰ１をさらに備える。すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。
【００３１】
ただし、本発明は、これに限らず、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で接続部ＣＰによって接続されなくても良い。この場合には、積層構造体ＭＬの上部及び下部に各半導体ピラーＳＰを選択するための選択ゲート電極がそれぞれ設けられる。以下では、２本の半導体ピラーＳＰが第１接続部ＣＰ１によって接続される場合として説明する。
【００３２】
なお、ここで、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、接続部の全体または任意の接続部を指す場合には、「接続部ＣＰ」と言い、特定の接続部を指す場合に「第ｎ接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。
【００３３】
図２に表したように、第１接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００３４】
そして、図３に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。すなわち、電極膜ＷＬＡ及び電極膜ＷＬＢは、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有している。
【００３５】
そして、図３では図示しないが、Ｘ軸方向における両端において、電極膜ＷＬＡ及び電極膜ＷＬＢは、例えば半導体基板１１に設けられる周辺回路と電気的に接続される。すなわち、例えば、特許文献１に記載されている「階段構造」のように、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられており、Ｘ軸方向の一方の端では電極膜ＷＬＡによって周辺回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって周辺回路との電気的接続が行われる。
【００３６】
これにより、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。そして、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４とで、異なる電位を設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００３７】
なお、電極膜ＷＬＡと電極膜ＷＬＢとの組み合を１つの消去ブロックとすることができ、消去ブロックごとに、電極膜ＷＬＡ及び電極膜ＷＬＢと、別の電極膜ＷＬＡ及び電極膜ＷＬＢと、が分断される。  
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００３８】
ここで、図１に例示したように、第３絶縁膜２５は、半導体ピラーＳＰと電極膜ＷＬとの間に設けられ、第４絶縁膜２２は、半導体ピラーＳＰと電荷蓄積層２３ａとの間に設けられるが、第４絶縁膜２２は、第３絶縁膜２５と電極膜ＷＬとの間に延在しても良い。さらに、第４絶縁膜２２は、第１絶縁膜１４と電極膜ＷＬとの間に延在しても良い。さらに、第４絶縁膜２２は、第２絶縁膜２４ａと電極膜ＷＬとの間に延在しても良い。すなわち、第４絶縁膜２２は、貫通ホールＴＨの内側に連続して設けられても良い。
【００３９】
また、半導体ピラーＳＰと電極膜ＷＬとの間に設けられる絶縁膜を第３絶縁膜２５とし、半導体ピラーＳＰと電荷蓄積層２３ａとの間に設けられる絶縁膜を第４絶縁膜２２としているが、第３絶縁膜２５と第４絶縁膜２２とは、区別なく、一体として設けられても良い。
【００４０】
後述するように、貫通ホールＴＨの内側の面に露出した電極膜ＷＬを酸化することによって第３絶縁膜２５を形成し、その後、貫通ホールＴＨの内部の側壁に絶縁膜を形成することで第４絶縁膜２２を形成することができる。
【００４１】
不揮発性半導体記憶装置１１０においては、貫通ホールＴＨの内側には第４絶縁膜２２（トンネル絶縁膜）と半導体ピラーＳＰが設けられ、電荷蓄積層２３ａ及び第２絶縁膜２４ａ（ブロック絶縁膜）は、電極膜ＷＬと積層され、貫通ホールＴＨの内側には設けられない。これにより、貫通ホールＴＨの径を小さくすることが可能であり、高密度化を可能とする不揮発性半導体記憶装置が提供できる。
【００４２】
なお、Ｙ軸方向において隣接する２つの半導体ピラーＳＰの間には、分断絶縁層ＩＬが設けられ、電極膜ＷＬ、第１絶縁膜１４、電荷蓄積層２３ａ及び第２絶縁膜２４ａを、分断している。
【００４３】
（比較例）
図４は、比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図５は、別の比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。同  すなわち、図４（ａ）、図４（ｂ）及び図５は、第１、第２及び第３の比較例の不揮発性半導体記憶装置１１９ａ、１１９ｂ及び１１９ｃの構造を例示している。
【００４４】
図４（ａ）に表したように、第１の比較例の不揮発性半導体記憶装置１１９ａにおいては、貫通ホールＴＨの内側に、ブロック絶縁膜６４、電荷蓄積層６３及びトンネル絶縁膜６２が設けられ、その内側に半導体ピラーＳＰが設けられている。このため、貫通ホールＴＨの径を小さくすることが困難である。そして、これらの膜の厚さや半導体ピラーＳＰの太さに制約がある。
【００４５】
また、図４（ｂ）に表したように、第２の比較例の不揮発性半導体記憶装置１１９ｂにおいては、電荷蓄積層６３が分断されて設けられている。すなわち、電荷蓄積層６３は、半導体ピラーＳＰと電極膜ＷＬとの間に局在するように設けられる。この場合も、貫通ホールＴＨの内側に、ブロック絶縁膜６４、電荷蓄積層６３及びトンネル絶縁膜６２が設けられるので、貫通ホールＴＨの径を小さくすることが困難であり、また、これらの膜の厚さや半導体ピラーＳＰの太さに制約があり、また、製造工程における制約も多く製造が困難である。
【００４６】
図５に表したように、第３の比較例の不揮発性半導体記憶装置１１９ｃにおいては、電荷蓄積層６３が電極膜ＷＬどうしの間の第１絶縁膜１４の半導体ピラーＳＰに対向する部分に設けられている。電荷蓄積層６３と電極膜ＷＬとの間の絶縁膜がブロック絶縁膜６４となり、電荷蓄積層６３と半導体ピラーＳＰとの間の絶縁膜がトンネル絶縁膜６２となっている。不揮発性半導体記憶装置１１９ｃにおいては、ブロック絶縁膜６４、電荷蓄積層６３及びトンネル絶縁膜６２が積層されるのではなく、電荷蓄積層６３が、電極膜ＷＬどうしの間に局在して設けられるので、不揮発性半導体記憶装置１１９ａ及び１１９ｂに比べて貫通ホールＴＨの径を小さくすることが可能である。しかしながら、不揮発性半導体記憶装置１１９ｃの構造は複雑であり、製造は困難である。
【００４７】
これに対し、既に説明したように、本実施形態に係る不揮発性半導体記憶装置１１０においては、貫通ホールＴＨの内側には第４絶縁膜２２と半導体ピラーＳＰだけが設けられるので、貫通ホールＴＨの径を小さくすることが可能であり、高密度化が可能であり、また、構造も複雑でないため生産性は高い。
【００４８】
なお、第４絶縁膜２２は、電荷蓄積層２３ａと電極膜ＷＬとの間の他に、第１絶縁膜１４、第２絶縁膜２４ａ及び第３絶縁膜２５と、電極膜ＷＬと、の間に延在して連続的に設けられても良く、また、第４絶縁膜２２は、例えば第３絶縁膜２５によって分断され、不連続に設けられても良い。
【００４９】
図６は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図６に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２０においては、電極膜ＷＬどうしの間に複数の電荷蓄積層及びブロック絶縁膜が設けられている。
【００５０】
すなわち、不揮発性半導体記憶装置１２０の積層構造体ＭＬの要素積層体ＭＬ１のそれぞれにおいて、電荷蓄積層は、電極膜ＷＬの上及び下の両方に設けられ、第２絶縁膜は、電極膜ＷＬの上及び下に設けられた電荷蓄積層それぞれと電極膜ＷＬの間のそれぞれに設けられている。
【００５１】
すなわち、複数の要素積層体ＭＬ１のそれぞれは、主面１１ａに対して平行方向に設けられた電極膜ＷＬと、第１絶縁膜１４と、電極膜ＷＬと第１絶縁膜１４との間に設けられた上側の電荷蓄積層２３ａと、電荷蓄積層２３ａと電極膜ＷＬとの間に設けられた上側の第２絶縁膜２４ａと、電極膜ＷＬの第１絶縁膜１４とは反対の側に設けられた下側の電荷蓄積層２３ｂと、電荷蓄積層２３ｂと電極膜ＷＬとの間に設けられた下側の第２絶縁膜２４ｂと、を有する。
【００５２】
このように、要素積層体ＭＬ１は、例えば、半導体基板１１の側から順に並んだ、電荷蓄積層２３ｂ、第２絶縁膜２４ｂ、電極膜ＷＬ、第２絶縁膜２４ａ、電荷蓄積層２３ａ及び第１絶縁膜１４の積層体とすることができる。また、要素積層体ＭＬ１は、例えば、半導体基板１１の側から順に並んだ、電極膜ＷＬ、第２絶縁膜２４ａ、電荷蓄積層２３ａ、第１絶縁膜１４、電荷蓄積層２３ｂ及び第２絶縁膜２４ｂの積層体としても良く、積層構造における要素積層体ＭＬ１の区切りは任意である。ただし、１つの電極膜ＷＬの上下に配置される電荷蓄積層２３ａ及び２３ｂが１つのメモリセルとして動作するので、要素積層体ＭＬ１は、半導体基板１１の側から順に並んだ、電荷蓄積層２３ｂ、第２絶縁膜２４ｂ、電極膜ＷＬ、第２絶縁膜２４ａ、電荷蓄積層２３ａ及び第１絶縁膜１４の積層体と見なすことが便利である。ただし、この場合においても、第１絶縁膜１４は、電極膜ＷＬの下側に配置されるとみなしても良く、また上側に配置されるとみなしても良い。
【００５３】
不揮発性半導体記憶装置１２０においても、貫通ホールＴＨの内側に第４絶縁膜２２及び半導体ピラーＳＰだけが設けられるので、貫通ホールＴＨの径を小さくすることが可能であり、高密度化が可能であり、生産性を向上させることができる。
【００５４】
さらに、不揮発性半導体記憶装置１２０においては、１つの電極膜ＷＬの上側と下側に電荷蓄積層２３ａ及び２３ｂが設けられるので、１つのメモリセルにおいて２つの記憶部が形成される。これにより、１つのメモリセルにおいて２ビットの情報を記憶させることもできる。
【００５５】
なお、電荷蓄積層２３ｂには、電荷蓄積層２３ａと同様に、例えばシリコン窒化膜を用いることができる。電荷蓄積層２３ｂには、電荷蓄積層２３ａと同様の材料を用いることもでき、または、電荷蓄積層２３ｂとは異なる材料や層構成を用いることができる。そして、電荷蓄積層２３ｂは単層でも良く、また積層膜でも良い。
【００５６】
また、不揮発性半導体記憶装置１２０においては、１つの電極膜ＷＬあたり、上側と下側にそれぞれ１つずつの電荷蓄積層２３ａ及び２３ｂが設けられているが、上側及び下側の少なくともいずれかにおいて、それぞれ複数の電荷蓄積層を設けても良い。
【００５７】
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式的断面図である。  
すなわち、同図（ａ）及び（ｂ）は、それぞれ不揮発性半導体記憶装置１１０及び１２０の動作を例示している。
【００５８】
図７（ａ）に表したように、不揮発性半導体記憶装置１１０においては、電極膜ＷＬの上の電荷蓄積層２３ａに対して、第４絶縁膜２２を介して電荷を書き込む。すなわち、経路Ａの電界によって電荷蓄積層２３ａに電荷が書き込まれる。すなわち、経路Ｂに従って、半導体ピラーＳＰから第４絶縁膜２２を介して電荷蓄積層２３ａに電荷が書き込まれる。
【００５９】
また、図７（ｂ）に表したように、不揮発性半導体記憶装置１２０においては、電極膜ＷＬの上側及び下側の電荷蓄積層２３ａ及び２３ｂに対して、第４絶縁膜２２を介して電荷を書き込む。すなわち、経路Ａ１及びＡ２の電界によって電荷蓄積層２３ａ及び２３ｂに電荷が書き込まれる。すなわち、経路Ｂ１及びＢ２に従って、半導体ピラーＳＰから第４絶縁膜２２を介して電荷蓄積層２３ａ及び２３ｂに電荷が書き込まれる。
【００６０】
この時、経路Ｃのように、半導体ピラーＳＰと電極膜ＷＬとの間で直接電荷が移動しないようにすることが望ましい。
【００６１】
このために、主面１１ａに対して平行な方向における半導体ピラーＳＰと電極膜ＷＬとの間の距離ｔ１は、半導体ピラーＳＰと電荷蓄積層２３ａとの間の距離ｔ２よりも長いことが望ましい。
【００６２】
本具体例では、第３絶縁膜２５と半導体ピラーＳＰとの間に第４絶縁膜２２が延在して設けられているので、第２絶縁膜２５の厚さｔ３の分だけ、半導体ピラーＳＰと電極膜ＷＬとの間の絶縁膜の厚さ（距離ｔ１）は、半導体ピラーＳＰと電荷蓄積層２３ａとの間の距離ｔ２よりも厚くなる。従って、第３絶縁膜２５と半導体ピラーＳＰとの間に第４絶縁膜２２が延在する場合には、第３絶縁膜２５の厚さｔ３は任意である。
【００６３】
すなわち、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界（例えば経路Ｃの電界）は、半導体ピラーＳＰと電荷蓄積層２３ａとの間に印加される電界（例えば経路Ｂ、Ｂ１、Ｂ２の電界）よりも低いことが望ましい。トンネル絶縁膜、電荷蓄積層及びブロック絶縁膜に印加される電界よりも、第３絶縁膜２５及び第４絶縁膜２２に印加される電界の方が低い（小さい）ことが望ましい。これにより、安定した動作が実現できる。
【００６４】
（実施例）
以下、本実施形態に係る実施例として、不揮発性半導体記憶装置１２０の構造を有する不揮発性半導体記憶装置１２１について説明する。  
図８は、本発明の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図９は、本発明の実施例に係る不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。  
図８に表したように、本実施例に係る不揮発性半導体記憶装置１２１においては、半導体基板１１に素子分離１１ｂが設けられ、その上にバックゲート部ＢＧが設けられている。そしてバックゲート部ＢＧの上に、既に説明した積層構造体ＭＬが設けられている。
【００６５】
積層構造体ＭＬには、既に説明した半導体ピラーＳＰがＸ軸方向及びＹ軸方向にマトリクス状に設けられている。そして、Ｙ軸方向に隣接する２本の半導体ピラーＳＰがバックゲート部ＢＧの部分で電気的に接続されている。
【００６６】
すなわち、図９に表したように、不揮発性半導体記憶装置１２１は、すでに説明した半導体基板１１と、積層構造体ＭＬと、第１半導体ピラーＳＰ（半導体ピラーＳＰ）と、第３絶縁膜４３（第３絶縁膜２５）と、第４絶縁膜４４（第４絶縁膜２２）と、を備え、さらに、Ｙ軸方向において第１半導体ピラーＳＰ１と隣接し、Ｚ軸方向において積層構造体ＭＬを貫通する第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第２半導体ピラーＳＰ２と電極膜ＷＬとの間に設けられた第５絶縁膜４５と、第２半導体ピラーＳＰ２と電荷蓄積層２３ａ及び２３ｂとの間に設けられた第６絶縁膜４６と、を備えている。
【００６７】
第２半導体ピラーＳＰ２において設けられる第５絶縁膜４５及び第６絶縁膜４６は、すでに説明した第３絶縁膜２５及び第４絶縁膜２２と同様の構造を有することができる。
【００６８】
そして、不揮発性半導体記憶装置１２１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する第１接続部ＣＰ１をさらに備える。  すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。
【００６９】
なお、第１接続部ＣＰ１の材料には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と実質的に同じ材料を用いることができる。
【００７０】
そして、図８に表したように、１つのＮＡＮＤストリングの一方の端はビット線ＢＬに接続され、他端はソース線ＳＬに接続される。  
すなわち、不揮発性半導体記憶装置１２１は、第１半導体ピラーＳＰ１の半導体基板とは反対の側の第１端部と接続され、Ｙ軸方向に延在するビット線ＢＬと、第２半導体ピラーＳＰ２の半導体基板１１とは反対の側の第２端部と接続され、Ｘ軸方向に延在するソース線と、をさらに備える。  
なお、ソース線ＳＬとビット線ＢＬとの間には、層間絶縁膜１９が設けられている。
【００７１】
そして、第１及び第２半導体ピラーＳＰ１において、ＮＡＮＤストリングとなる積層構造体ＭＬの部分と、ビット線ＢＬ及びソース線ＳＬと、の間に選択ゲート電極ＳＧが設けられる。
【００７２】
すなわち、図９に表したように、不揮発性半導体記憶装置１２１は、積層構造体ＭＬの半導体基板１１とは反対の側において、Ｘ軸方向に延在し、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２によってそれぞれ貫通された第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２と、第１半導体ピラーＳＰ１と第１選択ゲート電極ＳＧ１との間に設けられた第１ゲート絶縁膜ＧＩ１と、第２半導体ピラーＳＰ２と第２選択ゲート電極ＳＧ２との間に設けられた第２ゲート絶縁膜ＧＩ２と、をさらに備える。
【００７３】
そして、Ｕ字形状のＮＡＮＤストリングとなる第１及び第２半導体ピラーＳＰ１及びＳＰ２の間において、電極膜ＷＬは分断されている。  
すなわち、不揮発性半導体記憶装置１２１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との間に設けられ、電極膜ＷＬを第１半導体ピラーＳＰ１に対向する側の第１領域ＷＲ１と、第２半導体ピラーＳＰ２に対向する側の第２領域ＷＲ２と、に分断する第１分断絶縁層ＩＬ１をさらに備える。なお、第１分断絶縁層ＩＬ２は、電極膜ＷＬの他に、第１絶縁膜１４、第２絶縁膜２４ａ及び２４ｂ、並びに、電荷蓄積層２３ａ及び２３ｂも分断する。
【００７４】
この構造により、選択ゲート電極ＳＧによってＮＡＮＤスリングが選択され不揮発性半導体記憶装置１２１は所定のＮＡＮＤストリングに所望のデータを記憶させ、また読み出すことができる。
【００７５】
さらに、図８に表したように、不揮発性半導体記憶装置１２１においては、Ｙ軸方向において隣接する２つのＮＡＮＤストリングが１つのソース線ＳＬ及び１つのビット線ＢＬに接続されている。
【００７６】
すなわち、不揮発性半導体記憶装置１２１は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、Ｚ軸方向において積層構造体ＭＬを貫通する第３半導体ピラーＳＰ３と、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、Ｚ軸方向において積層構造体ＭＬを貫通する第４半導体ピラーＳＰ４と、をさらに備える。
【００７７】
そして、第３半導体ピラーＳＰ３と電極膜ＷＬとの間に設けられた第７絶縁膜４７と、第３半導体ピラーＳＰ３と電荷蓄積層２３ａ及び２３ｂとの間に設けられた第８絶縁膜４８と、第４半導体ピラーＳＰ４と電極膜ＷＬとの間に設けられた第９絶縁膜４９と、第４半導体ピラーＳＰ４と電荷蓄積層２３ａ及び２３ｂとの間に設けられた第１０絶縁膜５０と、が設けられる。
【００７８】
第７及び第９絶縁膜４７及び４９は、すでに説明した第３絶縁膜２５と同様の構造を有することができる。また、第８及び第１０絶縁膜４８及び５０は、すでに説明した第４絶縁膜２２と同様の構造を有することができる。
【００７９】
そして、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とを半導体基板１１の側で電気的に接続する第２接続部ＣＰ２がさらに設けられる。すなわち、第３及び第４半導体ピラーＳＰ３及びＳＰ４は、第２接続部ＣＰ２によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。なお、第２接続部ＣＰ２の材料にも、第３及び第４半導体ピラーＳＰ３及びＳＰ４と実質的に同じ材料を用いることができる。
【００８０】
そして、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４との間に設けられ、電極膜ＷＬを第３半導体ピラーＳＰ３に対向する側の第３領域ＷＲ３と、第４半導体ピラーＳＰ４に対向する側の第４領域ＷＲ４と、に分断する第２分断絶縁層ＩＬ２がさらに設けられる。
【００８１】
そして、積層構造体ＭＬの半導体基板１１とは反対の側において、Ｘ軸方向に延在し、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４によってそれぞれ貫通された第３選択ゲート電極ＳＧ３及び第４選択ゲート電極ＳＧ４と、第３半導体ピラーＳＰ３と第３選択ゲート電極ＳＧ３との間に設けられた第３ゲート絶縁膜ＧＩと、第４半導体ピラーＳＰ４と第４選択ゲート電極ＳＧ４との間に設けられた第４ゲート絶縁膜ＧＩ４と、がさらに設けられている。
【００８２】
そして、ビット線ＢＬは、第４半導体ピラーの半導体基板１１とは反対の側の第４端部と接続され、ソース線ＳＬは、第３半導体ピラーＳＰ３の半導体基板１１とは反対の側の第３端部と接続されている。
【００８３】
このように、不揮発性半導体記憶装置１２１においては、Ｙ軸方向において隣接する２つのＮＡＮＤストリングにおいてソース線ＳＬ及びビット線ＢＬが共有されている。
【００８４】
なお、第２選択ゲート電極ＳＧ２及び第３選択ゲート電極ＳＧ３との間に第３分断絶縁層ＩＬ３が設けられ、第２選択ゲート電極ＳＧ２及び第３選択ゲート電極ＳＧ３が絶縁される。
【００８５】
さらに、第１及び第２半導体ピラーＳＰ１及びＳＰ２との間の位置において、第１及び第２選択ゲート電極ＳＧ１及びＳＧ２を分断する第４分断絶縁層ＩＬ４が設けられる。第４分断絶縁層ＩＬ４は、例えば、第１分断絶縁層ＩＬ１の上方に設けられる。
【００８６】
また、第３及び第４半導体ピラーＳＰ３及びＳＰ４との間の位置において、第３及び第４選択ゲート電極ＳＧ３及びＳＧ４を分断する第５分断絶縁層ＩＬ５が設けられる。第５分断絶縁層ＩＬ５は例えば、第２分断絶縁層ＩＬ２の上方に設けられる。
【００８７】
以下、不揮発性半導体記憶装置１２１の製造方法の一例について説明する。  
図１０〜２０は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
なお、これらの図は、図２のＡ−Ａ’線断面に相当する断面図である。  
まず、図１０（ａ）に表したように、半導体基板１１に素子分離１１ｂを形成し、その上にバックゲート部ＢＧを形成する。そして、第１及び第２接続部ＣＰ１及びＣＰ２となる部分を例えばシリコン窒化膜により形成する。
【００８８】
そして、図１０（ｂ）に表したように、その上に第１絶縁膜１４、電荷蓄積層２３ｂ、第２絶縁膜２４ｂ、電極膜ＷＬ、第２絶縁膜２４ａ及び電荷蓄積層２３ａを複数繰り返して形成し、積層構造体ＭＬを形成する。そして、その上にさらに層間絶縁膜１５を形成する。
【００８９】
そして、図１１（ａ）に表したように、積層構造体ＭＬ及び層間絶縁膜１５に貫通ホールＴＨを形成する。このとき、貫通ホールＴＨは、第１及び第２接続部ＣＰ１及びＣＰ２に達するまで形成する。すなわち、貫通ホールＴＨは、半導体基板１１の厚みの途中まで形成され、第１及び第２接続部ＣＰ１及びＣＰ２に達する。
【００９０】
そして、図１１（ｂ）に表したように、貫通ホールＴＨの内壁にシリコン酸化膜７１を成膜し、貫通ホールＴＨの底のシリコン酸化膜７１を例えばドライエッチングによって除去する。
【００９１】
そして、図１２（ａ）に表したように、貫通ホールＴＨの内部に犠牲膜７２として、例えばシリコン窒化膜を埋め込み、ＣＭＰ等で表面を平坦化する。
【００９２】
そして、図１２（ｂ）に表したように、第１接続部ＣＰ１に連結し、Ｙ軸方向で隣接する２つの貫通ホールＴＨ１及びＴＨ２との間、及び、第２接続部ＣＰ２に連結し、Ｙ軸方向で隣接する２つの貫通ホールＴＨ３及びＴＨ４との間、において、層間絶縁膜１５及び積層構造体ＭＬを分断するトレンチＴＲ１及びＴＲ２を形成する。トレンチＴＲ１及びトレンチＴＲ２は、積層構造体ＭＬの一番下層（半導体基板１１に一番近い側）の電荷蓄積層２３ｂまでを分断するように形成され、一番下層の電荷蓄積層２３ｂと、第１及び第２接続部ＣＰ１及びＣＰ２と、の間の絶縁膜（例えば第１絶縁膜１４や他の層間絶縁膜）は分断しないように形成される。トレンチＴＲ１及びＴＲ２によって、電極膜ＷＬは分断され、第１領域ＷＲ１、第２領域ＷＲ２、第３領域ＷＲ３及び第４領域ＷＲ４が形成される。
【００９３】
そして、図１３（ａ）に表したように、トレンチＴＲ１及びＴＲ２の内部に、例えばシリコン酸化膜を埋め込んで、それぞれ第１及び第２分断絶縁層ＩＬ１及びＩＬ２を形成する。
【００９４】
そして、図１３（ｂ）に表したように、層間絶縁膜１５の上に、層間絶縁膜１６、選択ゲート電極ＳＧとなる導電膜ＳＧｆ、及び層間絶縁膜１７を形成する。
【００９５】
そして、図１４（ａ）に表したように、層間絶縁膜１７、導電膜ＳＧｆ及び層間絶縁膜１６をＺ軸方向に貫通し、貫通ホールＴＨ（貫通ホールＴＨ１、ＴＨ２、ＴＨ３及びＴＨ４）の犠牲膜７２に達する選択ゲート貫通ホールＴＨＳＧを形成する。
【００９６】
そして、図１４（ｂ）に表したように、犠牲膜７２をエッチングして除去する。このとき、貫通ホールＴＨの側壁のシリコン酸化膜７１も除去する。ただし、シリコン酸化膜７１は除去せず、最後まで残しても良い。
【００９７】
そして、図１５（ａ）に表したように、貫通ホールＴＨの内側において露出している電極膜ＷＬを酸化する。これにより、電極膜ＷＬの貫通ホールＴＨに対向する部分に第３絶縁膜２５（すなわち、第３絶縁膜４３、４５、４７、４９）が形成される。そして、貫通ホールＴＨの内壁に、第４絶縁膜２２（すなわち、第４絶縁膜４４、４６、４８及び５０）として、例えばシリコン酸化膜を成膜する。  
なお、上記の電極膜ＷＬの酸化の際に選択ゲート貫通ホールＴＨＳＧの内側において露出している選択ゲート電極ＳＧも酸化される。また、上記の第４絶縁膜２２の成膜の際に、選択ゲート貫通ホールＴＨＳＧの内壁にも成膜される。この選択ゲート電極ＳＧが酸化された部分及び、選択ゲート貫通ホールＴＨＳＧの内壁に成膜された絶縁膜が、第１〜第４ゲート絶縁膜ＧＩ１〜ＧＩ４となる。
【００９８】
そして、図１５（ｂ）に表したように、貫通ホールＴＨ１〜ＴＨ４の内部の空間に、例えばアモルファスシリコンを埋め込んで、第１〜第４半導体ピラーＳＰ１〜ＳＰ４を形成する。そして、表面に堆積したアモルファスシリコンをエッチバックして除去する。
【００９９】
そして、図１６（ａ）に表したように、第１及び第２半導体ピラーＳＰ１及びＳＰ２の間、第２及び第３半導体ピラーＳＰ２及びＳＰ３の間、第３及び第４半導体ピラーＳＰ３及びＳＰ４の間、のそれぞれに、トレンチＴＲ４、ＴＲ３及びＴＲ５を形成する。トレンチＴＲ４、ＴＲ３及びＴＲ５は、層間絶縁膜１７、導電膜ＳＧｆ及び層間絶縁膜１６をＹ軸方向において分断するように形成される。
【０１００】
そして、図１６（ｂ）に表したように、トレンチＴＲ３、ＴＲ４及びＴＲ５の内部に例えばシリコン酸化膜を埋め込み、第３〜第５分断絶縁膜ＩＬ３〜ＩＬ５を形成し、その後、その上に層間絶縁膜１８として、例えばシリコン酸化膜を成膜する。  
この後、図示しないが、素子分離１１ｂ、電極膜ＷＬ、及び選択ゲート電極ＳＧと連結されるコンタクトホールを形成する。
【０１０１】
そして、図１７（ａ）に表したように、層間絶縁膜１８にソース線ＳＬとなる配線層の溝７３を形成する。溝７３は、例えば第２及び第３半導体ピラーＳＰ２及びＳＰ３の上方に設けられる。すなわち、溝７３は、第２及び第３選択ゲート電極ＳＧ２及びＳＧ３に対応する半導体ピラーの上に形成される。
【０１０２】
そして、図１７（ｂ）に表したように、溝７３の内部に金属膜等の導電材料を埋め込み、ソース線ＳＬを形成する。
【０１０３】
そして、図１８（ａ）に表したように、層間絶縁膜１８の上に層間絶縁膜１９を形成する。
【０１０４】
そして、図１８（ｂ）に表したように、層間絶縁膜１８及び１９にビアホールＶＨを形成する。ビアホールＶＨは、例えば、第１及び第４半導体ピラーＳＰ１及びＳＰ４に対応した位置に形成される。
【０１０５】
そして、図１９（ａ）に表したように、ビアホールＶＨの内部に金属膜等の導電材料を埋め込み、第１及び第４半導体ピラーＳＰ１及ＳＰ４とそれぞれ連結する第１及び第２ビアＶ１及びＶ２を形成する。
【０１０６】
そして、図１９（ｂ）に表したように、層間絶縁膜１９の上、並びに、第１及び第２ビアＶ１及びＶ２の上に層間絶縁膜２０を形成する。
【０１０７】
そして、図２０（ａ）に表したように、層間絶縁膜２０に、ビット線ＢＬとなる配線層の溝７４を形成する。溝７４は、Ｙ軸方向に延在する溝である。
【０１０８】
そして、図２０（ｂ）に表したように、溝７４に金属膜等の導電材料を埋め込み、ビット線ＢＬを形成して、図８及び図９に例示した不揮発性半導体記憶装置１２１を形成することができる。
【０１０９】
既に説明したように、不揮発性半導体記憶装置１２１は、高密度化を可能とする不揮発性半導体記憶装であり、隣接する電極膜ＷＬどうしにおける干渉もない良好な性能を発揮する。
【０１１０】
（第２の実施の形態）
本発明の第２の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。図２１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図２１に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板（例えば半導体基板１１）の主面１１ａの上に、電極膜ＷＬ、第２絶縁膜、電荷蓄積層及び第１絶縁膜１４を含む要素積層体ＭＬ１を複数層積層して積層構造体ＭＬを形成する（ステップＳ１１０）。
【０１１１】
すなわち、この工程は、基板の主面の上で実施される、前記電極膜ＷＬの積層工程と、前記第１絶縁膜１４の積層工程と、前記電極膜ＷＬの積層工程と前記第１絶縁膜１４の積層工程との間に実施される前記電荷蓄積層の積層工程と、前記電極膜ＷＬの積層工程と前記電荷蓄積の積層工程との間に実施される前記第２絶縁膜の積層工程と、を有する前記要素積層体ＭＬ１の形成工程を複数回繰り返して前記積層構造体ＭＬを形成する工程である。
【０１１２】
第２絶縁膜には上記の第２絶縁膜２４ａ及び２４ｂの少なくともいずれかを用いることができ、また、電荷蓄積層には上記の電荷蓄積層２３ａ及び２３ｂの少なくともいずれかを用いることができる。
【０１１３】
電極膜ＷＬの上下に電荷蓄積層を形成する場合には、要素積層体ＭＬ１の形成工程は、前記電極膜ＷＬの積層工程の前記第１絶縁膜１４の積層工程の側の順とは逆の順で実施される２層目の電荷蓄積層の積層工程と、前記２層目の電荷蓄積層の積層工程と前記電極膜ＷＬの積層工程との間に実施される２層目の第２絶縁膜の積層工程と、をさらに有する。  ステップＳ１１０には、例えば、図１０（ｂ）に関して説明した方法を採用することができる。
【０１１４】
そして、主面１１ａに対して垂直なＺ軸方向において積層構造体ＭＬを貫通する貫通ホールＴＨを形成する（ステップＳ１２０）。これには、例えば、図１１（ａ）に関して説明した方法を採用することができる。
【０１１５】
そして、貫通ホールＴＨの内側の面に露出した電極膜ＷＬを酸化して第３絶縁膜を形成する（ステップＳ１３０）。これには、例えば、図１５（ａ）に関して説明した方法を採用することができる。なお、第３絶縁膜は、上記の第３絶縁膜４３（２５）、４５、４７及び４９に相当する。
【０１１６】
そして、貫通ホールＴＨの内壁に第４絶縁膜２２を形成する（ステップＳ１４０）。これには、例えば、図１５（ａ）に関して説明した方法を採用することができる。なお、第４絶縁膜は、上記の第４絶縁膜４４（２２）、４６、４８及び５０に相当する。
【０１１７】
そして、貫通ホールＴＨの内側の残余の空間に半導体材料を埋め込んで半導体ピラーＳＰを形成する（ステップＳ１５０）。これには、例えば、図１５（ｂ）に関して説明した方法を採用することができる。
【０１１８】
なお、既に説明したように、第４絶縁膜２２は第３絶縁膜２５の貫通ホールＴＨ側にも設けられる。これにより、主面１１ａに対して平行な方向における半導体ピラーＳＰと電極膜ＷＬとの間の距離ｔ１を、半導体ピラーＳＰと電荷蓄積層２３ａとの間の距離ｔ２よりも長くすることができ、不揮発性半導体記憶装置において安定した動作を可能とする。
【０１１９】
本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、高密度化を可能とする不揮発性半導体記憶装置の製造方法が提供できる。
【０１２０】
なお、前記要素積層体ＭＬ１の積層工程は、電極膜ＷＬ、第２絶縁膜２４ａ、電荷蓄積層２３ａ、第１絶縁膜１４、２層目の電荷蓄積層２３ｂ及び２層目の第２絶縁膜２４ｂをこの順で順次積層する工程とすることができる。これにより、電極膜ＷＬの上下に電荷蓄積を配置した構造を実現できる。
【０１２１】
また、積層構造体ＭＬの形成の前に、前記基板の上に、隣接する２本の前記半導体ピラー（例えば第１及び第２半導体ピラーＳＰ１及びＳＰ２）と接続される接続部（例えば第１接続部ＣＰ１）を形成するができる。これにより、Ｕ字形状のＮＡＮＤストリングの連結部を形成することができる。
【０１２２】
また、主面１１ａに平行な平面内のＹ軸方向において隣接する２本の半導体ピラー（例えば第１及び第２半導体ピラーＳＰ１及びＳＰ２）の間において、Ｘ軸方向及びＺ軸方向を含む平面で積層構造体ＭＬを分断するトレンチをさらに形成し、このトレンチの内部に絶縁材料を埋め込んで、分断絶縁層（例えば第１分断絶縁層ＩＬ１）を形成することができる。これにより、Ｕ字形状のＮＡＮＤストリングを形成することができる。
【０１２３】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１２４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、要素積層体、積層構造体、電荷蓄積層、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２５】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１２７】
１１  半導体基板
１１ａ  主面
１１ｂ  素子分離
１４  絶縁膜
１５、１６、１７、１８、１９、２０  層間絶縁膜
２２  第４絶縁膜
２３ａ、２３ｂ  電荷蓄積層
２４ａ、２４ｂ  第２絶縁膜
２５、４３、４５、４７、４９  第３絶縁膜
４４、４６、４８、５０  第４絶縁膜
６２  トンネル絶縁膜
６３  電荷蓄積層
６４  ブロック絶縁膜
７１  シリコン酸化膜
７２  犠牲膜
７３、７４  溝
１１０、１１１、１１９ａ〜ｃ、１２０、１２１  不揮発性半導体記憶装置
Ａ、Ａ１、Ａ２、Ｂ、Ｂ１、Ｂ２、Ｃ  経路
ＢＧ  バックゲート部
ＢＬ  ビット線
ＣＰ  接続部
ＣＰ１、ＣＰ２  第１及び第２接続部
ＧＩ  ゲート絶縁膜
ＧＩ１〜ＧＩ４  第１〜第４ゲート絶縁膜
ＩＬ  分断絶縁層
ＩＬ１〜ＩＬ５  第１〜第５分断絶縁層
ＭＬ  積層構造体
ＭＬ１  要素積層体
ＳＧ  選択ゲート電極
ＳＧ１〜ＳＧ４  第１〜第４選択ゲート電極
ＳＧｆ  導電膜
ＳＬ  ソース線
ＳＰ  半導体ピラー
ＳＰ１〜ＳＰ４  第１〜第４半導体ピラー
ＴＨ  貫通ホール
ＴＨ１〜ＴＨ４  第１〜第４貫通ホール
ＴＨＳＧ  選択ゲート貫通ホール
ＴＲ１〜ＴＲ４  トレンチ
Ｖ１、Ｖ２  第１及び第２ビア
ＶＨ  ビアホール
ＷＬ、ＷＬＡ、ＷＬＢ  電極膜
ＷＲ１〜ＷＲ４  第１〜第４領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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