(57)【要約】【課題】トランジスタのリーク電流の低減。【解決手段】半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、保護絶縁膜は、シリコンおよび窒素を含有できる。保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。【選択図】図１
2010147346.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、
前記複数の電気素子要素を覆い、前記電気素子要素に含まれる前記金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、
を備える半導体装置。
【請求項２】
前記保護絶縁膜は、シリコンおよび窒素を含有する、
請求項１に記載の半導体装置。
【請求項３】
前記保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜である、
請求項２に記載の半導体装置。
【請求項４】
前記保護絶縁膜は、１００℃以下の温度で薄膜形成した窒化シリコン膜である、
請求項２に記載の半導体装置。
【請求項５】
前記複数の電気素子要素の少なくとも１つは、
前記半導体材料の表面に形成した能動素子もしくは受動素子を構成する電極もしくは端子、または、前記能動素子もしくは前記受動素子に接続する引出部、
である請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記複数の電気素子要素は、ＭＩＳ型電界効果トランジスタのゲート電極、ソース電極およびドレイン電極を含む、
請求項５に記載の半導体装置。
【請求項７】
前記複数の電気素子要素は、前記ゲート電極、前記ソース電極および前記ドレイン電極から延伸するゲート延伸部、ソース延伸部およびドレイン延伸部をさらに含む、
請求項６に記載の半導体装置。
【請求項８】
前記半導体材料と前記電気素子要素の少なくとも１つとの間に配置した、比誘電率が１０以上の高誘電体層を有する要素間絶縁膜をさらに備えた、
請求項１から請求項７の何れか一項に記載の半導体装置。
【請求項９】
前記要素間絶縁膜は、前記複数の電気素子要素の間の前記半導体材料の表面にも配置され、
前記半導体材料に対してドナーまたはアクセプタになる不純物が前記半導体材料に接触することを阻害する、
請求項８に記載の半導体装置。
【請求項１０】
前記電気素子要素の少なくとも１つは、ＭＩＳ型電界効果トランジスタのゲート電極であり、
前記要素間絶縁膜は、前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜である、
請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記ＭＩＳ型電界効果トランジスタの、ゲート幅が１ｍｍにおけるリーク電流が、５００ｐＡ以下であり、
前記ＭＩＳ型電界効果トランジスタの、オン抵抗が、２Ωｍｍ以下である、
請求項６、請求項７または請求項１０に記載の半導体装置。
【請求項１２】
半導体材料の表面に沿って互いに隣接するように、シリサイド化される金属を含有する複数の電気素子要素を形成する段階と、
前記複数の電気素子要素を覆うシリコンを含む保護絶縁膜を、前記電気素子要素に含まれる前記金属が実質的にシリサイド化しない温度で薄膜形成する段階と、
を備えた半導体装置の製造方法。
【請求項１３】
スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、
前記半導体装置は、
半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、
前記複数の電気素子要素を覆い、前記電気素子要素に含まれる前記金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、
を備えるスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法およびスイッチ回路に関する。
【背景技術】
【０００２】
特開２００２−３２４８１３号公報は、ヘテロ構造電界効果トランジスタを開示する。当該ヘテロ構造電界効果トランジスタは、半導体基板上に、エピタキシャル成長されたバッファ層、チャネル層、スペーサ層、キャリア供給層、エッチングストッパ層およびキャップ層を有する。表面に形成されたソース電極およびドレイン電極は、チャンネル層に形成される２次元電子ガスに電気的に接続される。キャップ層を除去した開口部に高誘電体材料を有する絶縁層を堆積して、更にゲート電極が形成される。
【０００３】
特開２００６−２４５３１７号公報は、半導体装置およびその製造方法を開示する。当該半導体装置は、３−５族窒化物半導体からなる半導体装置であって、３−５族窒化物半導体からなる半導体層と、半導体層表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備える。ゲート絶縁膜は、Ｔａ（タンタル）酸化物，Ｈｆ（ハフニウム）酸化物，ＨｆＡｌ（ハフニウムアルミニウム）酸化物，Ｌａ（ランタン）酸化物，又はＹ（イットリウム）酸化物からなることが開示されている。
【特許文献１】特開２００２−３２４８１３号公報
【特許文献２】特開２００６−２４５３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１または特許文献２に開示される電界効果トランジスタでは、ゲート絶縁層として、高誘電体材料が適用されている。その結果、電界効果トランジスタのゲートリーク電流をある程度低く抑えることができる。しかし、窒化ガリウム系の電界効果トランジスタ等の高速応答に適する半導体デバイスでは、高機能なスイッチング特性が期待されており、更なるリーク電流の低減が望まれている。この場合に、同時にある程度のオン抵抗の低さも要求される。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備える半導体装置が提供される。
【０００６】
上記半導体装置において、保護絶縁膜は、シリコンおよび窒素を含有できる。保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。
【０００７】
上記半導体装置において、複数の電気素子要素の少なくとも１つは、半導体材料の表面に形成した能動素子もしくは受動素子を構成する電極もしくは端子、または、能動素子もしくは受動素子に接続する引出部であってよい。複数の電気素子要素は、ＭＩＳ型電界効果トランジスタのゲート電極、ソース電極およびドレイン電極を含んでよい。複数の電気素子要素は、ゲート電極、ソース電極およびドレイン電極から延伸するゲート延伸部、ソース延伸部およびドレイン延伸部をさらに含んでよい。
【０００８】
上記半導体装置において、半導体材料と電気素子要素の少なくとも１つとの間に配置した、比誘電率が１０以上の高誘電体層を有する要素間絶縁膜をさらに備えてよい。要素間絶縁膜は、複数の電気素子要素の間の半導体材料の表面にも配置され、半導体材料に対してドナーまたはアクセプタになる不純物が半導体材料に接触することを阻害できる。電気素子要素の少なくとも１つは、ＭＩＳ型電界効果トランジスタのゲート電極であり、要素間絶縁膜は、ＭＩＳ型電界効果トランジスタのゲート絶縁膜であってよい。
【０００９】
ＭＩＳ型電界効果トランジスタの、ゲート幅が１ｍｍにおけるリーク電流が、５００ｐＡ以下であり、ＭＩＳ型電界効果トランジスタのオン抵抗が、２Ωｍｍであってよい。
【００１０】
本発明の第２の態様においては、半導体材料の表面に沿って互いに隣接するように、シリサイド化される金属を含有する複数の電気素子要素を形成する段階と、複数の電気素子要素を覆うシリコンを含む保護絶縁膜を、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成する段階と、を備えた半導体装置の製造方法が提供される。
【００１１】
本発明の第３の態様においては、スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、半導体装置は、半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備えるスイッチ回路が提供される。
【００１２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本実施形態である半導体装置１０の断面例を概略的に示す。半導体装置１０は、半導体基板１２と、電気素子要素１４と、保護絶縁膜１６とを備える。
【００１５】
半導体基板１２は、半導体材料の一例である。半導体基板１２は、３−５族半導体であってよい。半導体基板１２の例として、ＧａＮ半導体、ＡｌＧａＮ半導体、ＧａＡｓ半導体、ＩｎＧａＡｓ半導体、ＡｌＧａＡｓ半導体等が挙げられる。
【００１６】
複数の電気素子要素１４は、半導体基板１２の表面に沿って互いに隣接して配置される。複数の電気素子要素１４の少なくとも一つは、シリサイド化される金属を含有してよい。シリサイド化される金属として、Ｎａ、Ｍｇ、Ｋ、Ｃａ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｒｂ、Ｚｒ、Ｒｕ、Ｐｄ、Ｃｓ、Ｗ、Ｐｔ、Ａｕ、Ｔｉが例示できる。
【００１７】
電気素子要素１４は、半導体基板１２の表面に形成した能動素子もしくは受動素子を構成する電極もしくは端子、または、能動素子もしくは受動素子に接続する引出部であってよい。能動素子の例として、トランジスタ、ダイオードが挙げられる。受動素子の例として、コンデンサ、コイル、抵抗が挙げられる。抵抗の材料として、ニッケルクロムが例示できる。電極もしくは端子の例として、ゲート、ソース、ドレイン、ベース、エミッタ、コレクタ、アノード、カソードが挙げられる。引出部は、配線、コンタクトパッドを含む。
【００１８】
保護絶縁膜１６は、複数の電気素子要素１４を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜であってよい。保護絶縁膜１６は、シリコンおよび窒素を含有できる。例えば、窒化シリコン、窒化酸化シリコンであってよい。保護絶縁膜１６は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。窒化シリコンは、その緻密性によって、絶縁効果のみならず、湿気、不純物等から電気素子要素１４を保護することができる。
【００１９】
保護絶縁膜１６は、シリサイド化しない温度で薄膜形成されるので、保護絶縁膜１６と電気素子要素１４との間のシリサイド化を防止できる。シリサイド化の防止によって、シリサイド化によって発生する悪影響、例えば、複数の電気素子要素１４の間におけるリーク電流の発生を抑制できる。
【００２０】
半導体装置１０は、以下のプロセスによって製造できる。すなわち、半導体材料の一例である半導体基板１２の表面に沿って互いに隣接するように、複数の電気素子要素１４を形成する。その後、複数の電気素子要素１４を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜１６を形成する。半導体装置１０によれば、複数の電気素子要素１４の間のリーク電流を低減できる。
【００２１】
図２は、図１の半導体装置１０の具体例である高電子移動度トランジスタおよびコンデンサを含む半導体装置１００の上面の例を示す。図３は、図２に示す半導体装置１００の断面の例を示す。図３のａ部は、図２のＡ−Ａ線に沿った断面例であり、図３のｂ部は、図２のＢ−Ｂ線に沿った断面例である。図３のａ部およびｂ部は、半導体装置１００に含まれる高電子移動度トランジスタを示す。図３のｂ部において、ソース配線の記載は省略している。図３のｃ部は、コンデンサの断面例である。図２において、コンデンサの図示は省略している。
【００２２】
本実施態様では、能動素子として、高電子移動度トランジスタを例示するが、ＭＯＳ型電界効果トランジスタ、バイポーラトランジスタが適用されてもよい。受動素子として、コンデンサを例示するが、抵抗、コイルが適用されてもよい。
【００２３】
半導体装置１００は、ソース電極１０２と、ドレイン電極１０４と、ゲート電極１０６と、ゲート延伸部１０７と、ソース引出配線１０８と、ドレイン引出配線１１０と、ゲートパッド１１２と、ソース配線１１４と、ドレイン配線１１６と、ゲート配線１１８と、支持基板１２２と、バッファ層１２４と、チャンネル層１２６と、スペーサ層１２８と、キャリア供給層１３０と、キャップ層１３２と、絶縁層１３４と、保護絶縁膜１３６と、素子分離領域１４０と、コンデンサ下部電極１４２と、コンデンサ絶縁層１４４と、コンデンサ上部電極１４６と、を備える。
【００２４】
ソース電極１０２およびドレイン電極１０４は、電気素子要素の一例であってよい。ソース電極１０２およびドレイン電極１０４は、キャリア供給層１３０に接して配置され、高電子移動度トランジスタの入出力電極を構成する。ソース電極１０２およびドレイン電極１０４を組成する材料としては、Ｎｉ、Ａｕ、Ｔｉ、Ｗ、Ａｌの遷移金属が例示できる。ソース電極１０２およびドレイン電極１０４の材料は、上記金属の単体元素、または上記金属の合金であってよい。ソース電極１０２およびドレイン電極１０４は、上記金属の単体元素または合金の積層構造を有してよい。
【００２５】
ゲート電極１０６は、電気素子要素の一例であってよい。ゲート電極１０６は、絶縁層１３４に接して配置される。ゲート電極１０６を組成する材料として、Ａｕ、Ｎｉ、Ｐｔ、Ｗが例示できる。ゲート電極１０６の材料は、上記金属の単体、または上記金属の合金であってよい。ゲート電極１０６は、上記金属の積層構造を有してよい。
【００２６】
ゲート延伸部１０７は、電気素子要素の一例であってよい。ゲート延伸部１０７は、ゲート電極の延長部分であって、ゲート配線１１８と共に、ゲート電極１０６をゲートパッド１１２に接続する。ゲート延伸部１０７は、素子分離領域１４０の上に配置される。
【００２７】
ソース引出配線１０８は、電気素子要素の一例であってよい。ソース引出配線１０８は、ソース配線１１４を通じてソース電極１０２に接続される。ソース引出配線１０８は、ソース電極１０２を半導体装置１００の外部と接続する端子である。ソース引出配線１０８は、ソース電極１０２と同じ材料を有してよい。
【００２８】
ドレイン引出配線１１０は、電気素子要素の一例であってよい。ドレイン引出配線１１０は、ドレイン配線１１６を通じてドレイン電極１０４に接続される。ドレイン引出配線１１０は、ドレイン電極１０４を半導体装置１００の外部と接続する端子である。ドレイン引出配線１１０は、ドレイン電極１０４と同じ材料を有してよい。
【００２９】
ゲートパッド１１２は、電気素子要素の一例であってよい。ゲートパッド１１２は、ゲート配線１１８およびゲート延伸部１０７を通じてゲート電極１０６に接続される。ゲートパッド１１２は、ゲート電極１０６を半導体装置１００の外部と接続する端子である。ゲートパッド１１２は、ゲート電極１０６と同じ材料を有してよい。
【００３０】
ソース配線１１４は、電気素子要素の一例であってよい。ソース配線１１４は、複数のソース電極１０２をソース引出配線１０８に接続する。ソース配線１１４は、ソース電極１０２と同じ材料を有してよい。
【００３１】
ドレイン配線１１６は、電気素子要素の一例であってよい。ドレイン配線１１６は、複数のドレイン電極１０４をドレイン引出配線１１０に接続する。ドレイン配線１１６は、ドレイン電極１０４と同じ材料を有してよい。
【００３２】
ゲート配線１１８は、電気素子要素の一例であってよい。ゲート配線１１８は、複数のゲート電極１０６をゲートパッド１１２に接続する。ゲート配線１１８は、ゲート電極１０６と同じ材料を有してよい。
【００３３】
支持基板１２２は、半導体材料の一例であってよく、薄膜を支持する。支持基板１２２としては、単結晶アルミナ、ＳｉC、Ｓｉウェハが例示できる。
【００３４】
バッファ層１２４は、半導体材料の一例であってよい。バッファ層１２４は、チャンネル層１２６の結晶質を確保するほか、支持基板１２２の表面に残留する不純物による半導体装置１００の特性劣化を防ぐ。バッファ層１２４は、チャンネル層１２６からのリーク電流を抑制する役割を果たす。バッファ層１２４は、上層に形成されるチャンネル層１２６と、支持基板１２２との格子間距離を整合させる緩衝層としても機能する。バッファ層１２４材料として、ＧａＮ、ＡｌＧａＮが例示できる。
【００３５】
チャンネル層１２６は、半導体材料の一例であってよい。チャンネル層１２６は、スペーサ層１２８との界面において２次元電子ガスを形成して、ソース電極とドレイン電極との間の電流チャンネルを形成する。チャンネル層１２６材料として、ｉ型ＧａＮが例示できる。
【００３６】
スペーサ層１２８は、半導体材料の一例であってよい。スペーサ層１２８は、チャンネル層１２６とキャリア供給層１３０との間に形成され、２次電子ガスをキャリア供給層１３０から離れた位置に形成するよう作用する。スペーサ層１２８の材料として、ｉ型ＡｌＧａＮが例示できる。
【００３７】
キャリア供給層１３０は、半導体材料の一例であってよい。キャリア供給層１３０は、チャンネル層１２６にキャリアを供給する。キャリア供給層１３０の材料として、ｎ型ＡｌＧａＮが例示できる。
【００３８】
キャップ層１３２は、半導体材料の一例であってよい。キャップ層１３２は、キャップ層１３２より下に形成される層のストレスを調整する機能、特に、キャリア供給層１３０を安定化する機能を有する。キャップ層１３２の材料として、ｎ型ＧａＮが例示できる。
【００３９】
絶縁層１３４は、要素間絶縁膜の一例であってよい。図３のａ部において、絶縁層１３４は、半導体材料であるキャップ層１３２とゲート電極１０６との間に配置され、ＭＩＳ型電界効果トランジスタのゲート絶縁膜を構成する。絶縁層１３４は、比誘電率が１０以上の高誘電体層を有してよい。絶縁層１３４として、例えば、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイド、ランタンオキサイド、イットリウムオキサイド、チタンオキサイド、バリウムストロンチウムチタンオキサイド（ＢＳＴ）、ストロンチウムチタンオキサイド（ＳＴＯ）、チタン酸ジルコン酸塩（ＰＺＴ）、ストロンチウムビスマスタンタルオキサイド（ＳＢＴ）などが挙げられる。比誘電率が１０以上の高誘電体層を絶縁層１３４に採用することによって、ゲートリーク電流を低減することができる。
【００４０】
絶縁層１３４は、ソース電極１０２とゲート電極１０６との間、またゲート電極１０６とドレイン電極１０４との間にあるキャップ層１３２の表面にも配置される。絶縁層１３４は、半導体材料のキャップ層１３２に対してドナーまたはアクセプタになる不純物がキャップ層１３２に接触することを阻害できる。その結果、不純物浸入によるリーク電流の発生を防ぐことができる。
【００４１】
図３のｂ部に示すとおり、絶縁層１３４は、ゲート延伸部１０７と素子分離領域１４０との間に配置される。絶縁層１３４は、ソース電極１０２とゲート延伸部１０７との間、またゲート延伸部１０７とドレイン電極１０４との間にある、素子分離領域１４０の表面にも配置される。上記の配置により、絶縁層１３４は、半導体材料に対してドナーまたはアクセプタになる不純物が素子分離領域１４０に接触することを阻害できる。
【００４２】
絶縁層１３４は、半導体材料と他の電気素子要素との間にも配置されてよい。絶縁層１３４は、複数の電気素子要素の間にある半導体材料の表面にも配置されてよい。このような配置により、絶縁層１３４は、半導体材料に対してドナーまたはアクセプタになる不純物が半導体材料に接触することを阻害でき、不純物浸入によるリーク電流の発生を防ぐことができる。
【００４３】
保護絶縁膜１３６は、図１における保護絶縁膜１６の一例であってよい。保護絶縁膜１３６は、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜であってよい。保護絶縁膜１３６は、シリコンおよび窒素を含有できる。例えば、窒化シリコン、窒化酸化シリコンであってよい。保護絶縁膜１３６は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。窒化シリコンは、その緻密性によって、絶縁効果のほか、湿気、不純物等から電気素子要素を保護することができる。
【００４４】
保護絶縁膜１３６は、シリサイド化しない温度で薄膜形成されるので、保護絶縁膜１３６と電気素子要素との間のシリサイド化を防止できる。シリサイド化の防止によって、シリサイド化によって発生する悪影響、例えば、複数の電気素子要素１４の間におけるリーク電流の発生を抑制できる。
【００４５】
素子分離領域１４０は、支持基板１２２、バッファ層１２４、チャンネル層１２６、スペーサ層１２８、キャリア供給層１３０およびキャップ層１３２等の半導体材料において、素子分離処理により形成された領域である。素子分離領域１４０は、上記半導体材料にイオンを注入することによって、結晶構造を破壊することにより形成できる。
【００４６】
コンデンサ下部電極１４２は、電気素子要素の一例であってよい。コンデンサ下部電極１４２は、シリサイド化される金属を含有してよい。シリサイド化される金属の例としては、Ｎｉ、Ａｕ、Ｔｉ、Ｗが挙げられる。
【００４７】
コンデンサ絶縁層１４４は、コンデンサ下部電極１４２とコンデンサ上部電極１４６とを絶縁する。コンデンサ絶縁層１４４の材料として、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイドなどが例示できる。
【００４８】
コンデンサ上部電極１４６は、電気素子要素の一例であってよい。コンデンサ上部電極１４６は、シリサイド化される金属を含有してよい。シリサイド化される金属の例としては、Ｎｉ、Ａｕ、Ｔｉ、Ｗが挙げられる。
【００４９】
図１に示すとおり、複数のソース電極１０２と、複数のドレイン電極１０４と、複数のゲート電極１０６とは、互いに隣接して配置されてよい。複数のソース電極１０２は、ソース配線１１４によってソース引出配線１０８に接続される。複数のドレイン電極１０４は、ドレイン配線１１６によってドレイン引出配線１１０に接続される。複数のゲート電極１０６は、ゲート延伸部１０７およびゲート配線１１８によってゲートパッド１１２に接続される。
【００５０】
図３のａ部は、能動素子の高電子移動度トランジスタの構造を示す。当該高電子移動度トランジスタにおいて、ゲート幅が１ｍｍにおけるリーク電流が、５００ｐＡ以下であってよく、オン抵抗が、２Ωｍｍ以下であってよい。ここで「リーク電流」は、ゲートと他の電気素子要素または半導体基板との間のゲートリーク電流およびトランジスタがオフ時に発生するソースとドレイン間のオフリーク電流を含んでよい。
【００５１】
図４から図９は、半導体装置１００の製造過程における断面例を概略的に示す。以下、図面を用いて半導体装置１００の製造方法について説明する。
【００５２】
図４に示すとおり、支持基板１２２と、バッファ層１２４と、チャンネル層１２６と、スペーサ層１２８と、キャリア供給層１３０と、キャップ層１３２とを含む半導体材料基板を用意する。半導体材料基板は、電気素子要素を形成できる半導体層を有していればよい。例えば、半導体材料基板は、支持基板１２２と、チャンネル層１２６と、キャリア供給層１３０とによって構成されてよい。
【００５３】
上記半導体材料基板は、支持基板１２２に、順次バッファ層１２４、チャンネル層１２６、スペーサ層１２８、キャリア供給層１３０およびキャップ層１３２をエピタキシャル成長して形成できる。エピタキシャル成長法として、有機金属気相成長法（ＭＯＣＶＤ法）、分子線エピタキシー法（ＭＢＥ法）が例示できる。
【００５４】
図５に示すとおり、キャップ層１３２の上に、絶縁層１３４を形成する。絶縁層１３４
は、スパッタ法、化学気相成長法（ＣＶＤ法）、ＭＯＣＶＤ法等を使用して形成できる。
【００５５】
図６に示すように、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２を形成する。ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２の形成は、まず、絶縁層１３４表面に、ソース電極１０２およびドレイン電極１０４の作成部位に開口を有するフォトレジスト膜を形成する。当該フォトレジスト膜をマスクにしてエッチングすることにより、ソース電極１０２およびドレイン電極１０４の作成部位における絶縁層１３４およびキャップ層１３２を除去する。その後、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２となる導電膜を堆積した後、フォトレジスト膜をリフトオフすることによって、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２を形成する。絶縁層１３４をエッチングする方法として、Ｆ系混合ガスによるドライエッチングが例示できる。キャップ層１３２をエッチングする方法としては、塩素ガスまたは塩素系ガスによるドライエッチングが例示できる。ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２の形成の後、シンタリング等を目的として、ソース電極１０２、ドレイン電極１０４およびコンデンサ下部電極１４２をアニール処理してよい。アニール処理の方法として、例えば、Ｎ２雰囲気において７５０℃で３分の熱処理が例示できる。
【００５６】
図６のａ部は、図２のＡ−Ａ部の断面例であって、図３のａ部に対応する部分の製造過程における断面を概略的に示す。図６のｂ部は、図２のＢ−Ｂ部の断面例であり、図３のｂ部に対応する部分の製造過程における断面を概略的に示す。図６のｃ部は、図３のｃ部に対応するコンデンサを形成する製造過程における断面を概略的に示す。以下、図７から図９までにおけるａ、ｂ、ｃ各部分も同様である。
【００５７】
図７に示すように、素子分離領域１４０を形成する。素子分離領域１４０は、素子分離領域１４０を形成する予定領域に開口を有するフォトレジスト膜をたとえばフォトリソグラフィ法により形成し、当該フォトレジスト膜をマスクにして、たとえばボロンのイオン注入により形成できる。なお、アルゴンのイオン注入によっても形成できる。
【００５８】
図５の説明において、キャップ層１３２をエピタキシャル成長した後に、絶縁層１３４を形成する例を示したが、素子分離領域１４０を形成した後に、絶縁層１３４を形成してもよい。この場合、絶縁層１３４がソース電極１０２とドレイン電極１０４とを覆うことになり、ソース電極１０２とドレイン電極１０４とのシリサイド化を抑制して、リーク電流を低減できる。
【００５９】
図８に示すように、コンデンサ絶縁層１４４を、たとえばスパッタ法により形成し、図９に示すように、絶縁層１３４の表面に、ゲート電極１０６およびゲート延伸部１０７を形成する。同時に、コンデンサ絶縁層１４４の表面にコンデンサ上部電極１４６を形成する。ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６は、たとえばゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６を形成する予定領域に開口を有するフォトレジスト膜を形成した後、導電膜を堆積し、フォトレジスト膜をリフトオフして形成できる。ゲート電極１０６等の形成後に、シンタリング等を目的としてアニール処理をしてよい。アニール処理の方法として、例えば、Ｎ２雰囲気において３６０℃で６０ｍｉｎ処理が例示できる。
【００６０】
なお、素子分離領域１４０の絶縁性の向上を目的として、素子分離領域１４０に、再度イオン注入をしてよい。再度のイオン注入によりリーク電流を効果的に抑制できる。
【００６１】
図３に示すとおり、電気素子要素の一例である、ソース電極１０２、ドレイン電極１０４、コンデンサ下部電極１４２、ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６を覆う、保護絶縁膜１３６を形成する。保護絶縁膜１３６は、スパッタ法、ＣＶＤ法等を使用して形成できる。この後、ソース電極１０２、ドレイン電極１０４、コンデンサ下部電極１４２、ゲート電極１０６、ゲート延伸部１０７およびコンデンサ上部電極１４６のいずれかに接続するコンタクトホールを保護絶縁膜１３６に形成し、形成したコンタクトホールを介して電極配線を形成できる。更に、最終保護膜を形成することによって、最終的な製品とすることができる。
【００６２】
本実施態様において、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜１３６を形成することによって、保護絶縁膜１３６が、電気素子要素とシリサイドを形成することなく、パッシベーション効果に加えて、優れたリーク電流を抑制する効果が得られる。
【実施例】
【００６３】
（実施例１）
図３のａ部およびｂ部に示す構造を有する高電子移動度トランジスタを製作した。支持基板１２２は、ＳｉＣウェハを使用した。ＳｉＣウェハの上に、ＧａＮのバッファ層１２４、ｉ型ＧａＮのチャンネル層１２６、ｉ型ＡｌＧａＮのスペーサ層１２８、ｎ型ＡｌＧａＮのキャリア供給層１３０、ｎ型ＧａＮのキャップ層１３２を、ＭＯＣＶＤ法を用いたエピタキシャル成長により順次形成して半導体材料基板を準備した。
【００６４】
キャップ層１３２の上に、スパッタ法によって、膜厚２０ｎｍのタンタルオキサイドからなる絶縁層１３４を形成した。フォトリソグラフィ法およびＦ系混合ガスによるドライエッチング法を用いてソース電極１０２およびドレイン電極１０４の作成部位における絶縁層１３４を除去した。さらに、塩素ガスまたは塩素系ガスによるドライエッチング法をもちいてキャップ層１３２を除去した。チタンと、アルミニウムと、ニッケルと、金とからなる積層膜を形成した後、リフトオフにより、不要な積層膜を除去して、ソース電極１０２およびドレイン電極１０４を形成した。その後、Ｎ２雰囲気において７５０℃で３ｍｉｎアニール処理をした。
【００６５】
素子分離領域１４０を形成した。素子分離領域１４０は、素子分離領域１４０を形成する予定領域に開口を有するフォトレジスト膜をフォトリソグラフィ法により形成し、当該フォトレジスト膜をマスクにして、ボロンのイオン注入により形成した。
【００６６】
フォトリソグラフィ法により、ゲート電極１０６の作成部位に開口を有するフォトレジスト膜を形成し、ニッケル膜を堆積した後、不要なニッケル膜をリフトオフにより除去して、ニッケルのゲート電極１０６を形成した。その後、Ｎ２雰囲気において３６０℃で６０ｍｉｎのアニールをした。素子分離領域１４０の絶縁性を向上する目的で、素子分離領域１４０に、再度ボロンイオンを注入した。
【００６７】
ＣＶＤ法により、電気素子要素に含まれる金属が実質的にシリサイド化しない温度である１００℃で、膜厚２００ｎｍの窒化シリコンを保護絶縁膜１３６として形成した。更に、配線等を形成することで、本実施例に使用した高電子移動度トランジスタを作製した。なお、比較例として、３５０℃で形成した窒化シリコンを保護絶縁膜１３６に適用した高電子移動度トランジスタを作製した。本実施例１で作製した高電子移動度トランジスタにおいて、ゲート電極の長さが１μｍであって、ゲート電極の幅が１００μｍである。ソース電極およびドレインの電極は、ゲート電極長方向の幅が１５μｍであって、ゲート電極幅方向の幅が１００μｍである。また、ソース電極とドレイン電極との間隔は、３μｍである。
【００６８】
図１０は、作製した高電子移動度トランジスタについて、ゲートリーク電流を測定した結果である。横軸はゲート電圧を示し、縦軸はゲート電流を示す。曲線２０２は、比較例として、３５０℃で窒化シリコン保護絶縁膜によるパッシベーションを行った高電子移動度トランジスタについて、測定した結果である。曲線２０４は、本実施形態であって、電気素子要素に含まれる金属が実質的にシリサイド化しない温度である１００℃で、窒化シリコン保護絶縁膜によるパッシベーションを行った高電子移動度トランジスタについて、測定した結果である。
【００６９】
ゲート電極に−２０Ｖの電圧を印加した場合に、３５０℃パッシベーションの高電子移動度トランジスタでは、約１ｘ１０−１０Ａ／ｍｍのリーク電流が観察された（曲線２０２）のに対して、本実施態様の１００℃パッシベーションの高電子移動度トランジスタでは、その十分の一である１ｘ１０−１１Ａ／ｍｍのリーク電流が観察された（曲線２０４）。この結果は、本実施形態であるシリサイド化しない温度で行った窒化シリコンのパッシベーションが、効果的にゲートリーク電流を低減できることを示す。
【００７０】
また、前述の半導体材料基板の素子分離領域に、ソースおよびドレイン電極と同じ方法で、複数電極を作成した。そして、前述の窒化シリコン保護絶縁膜１３６を形成して、各温度においてアニール処理を行ってから、電極間のリーク電流を測定して、リーク電流の及ぼすアニール温度の影響を調べた。
【００７１】
図１１はその測定結果である。横軸は電極間に印加した電圧であって、縦軸は電極間に発生したリーク電流である。曲線２０６は、比較の目的で、アニールされていないサンプルについて測定した結果であり、曲線２０８、曲線２１０および曲線２１２は、それぞれ２６０℃、３６０℃および４６０℃においてアニールされたサンプルについて測定した結果である。図１１の結果は、２６０℃から４６０℃の間では、アニール温度が高いほど、リーク電流が大きくなることを示す。
【００７２】
その原因として、素子分離処理において、イオン注入によって破壊された半導体材料の結晶構造が、アニールによって回復され、かつ注入されたボロンがアクセプタとなって半導体材料の伝導性を上げたことが挙げられる。この結果は、シリサイド化しない温度で行った窒化シリコンのパッシベーション効果を維持するのには、その後のアニールの温度も低く抑える必要があることを示す。
【００７３】
（実施例２）
図１２は、スイッチ回路の構成の一例を概略的に示す。スイッチ回路３００は、ＤＣ／ＲＦスイッチであってよい。スイッチ回路３００は、トランジスタ３０２と、トランジスタ３０４と、トランジスタ３０６と、入力端子３０８と、出力端子３１０と、ＤＣ端子３１２と、ＤＣ端子３１４と、制御端子３２２と、制御端子３２４と、制御端子３２６とを備える。
【００７４】
スイッチ回路３００は、入力端子３０８、ＤＣ端子３１２およびＤＣ端子３１４から入力された入力信号を切り替えて、いずれか１つの信号を出力端子３１０から出力する。スイッチ回路３００は、入力端子３０８から高周波信号（以下、ＲＦ信号と称する場合がある。）が入力され、ＤＣ端子３１２およびＤＣ端子３１４から直流信号が入力される。
【００７５】
トランジスタ３０２、トランジスタ３０４およびトランジスタ３０６は、それぞれ、制御端子３２２、制御端子３２４または制御端子３２６に入力される制御信号に従って、ＯＮとＯＦＦとを切り替える。これにより、スイッチ回路は、入力端子３０８、ＤＣ端子３１２およびＤＣ端子３１４から入力される入力信号のうち、いずれか１つの信号を出力できる。
【００７６】
トランジスタ３０２、トランジスタ３０４およびトランジスタ３０６は、実施例１に示す構造を有する高電子移動度トランジスタであってよい。これにより、高周波数帯においても、挿入損失の少ないスイッチ回路が得られる。
【００７７】
使用した実施例１に示す構造を有する高電子移動度トランジスタのオン抵抗の値は、２Ωｍｍ以下であった。スイッチ回路３００の特性を調べる目的で、スイッチ回路の挿入損失を測定した。
【００７８】
図１３は、入力端子３０８から入力されたＲＦ信号の周波数と、スイッチ回路３００の挿入損失との関係を示す。図１３において、縦軸は挿入損失［ｄＢ］を示し、横軸は上記ＲＦ信号の周波数［ＧＨｚ］を示す。図１３に示すとおり、スイッチ回路３００は、入力信号の周波数が３０ＧＨｚの場合であっても、挿入損失は−３ｄＢであった。これにより、以上のとおり、上記の構成を採用した半導体装置をスイッチ回路に適用することで、挿入損失特性に優れたスイッチ回路が得られた。
【００７９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８０】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【図面の簡単な説明】
【００８１】
【図１】本実施態様である半導体装置１０の断面例を概略的に示す。
【図２】他の実施態様である半導体装置１００の上面を概略的に示す。
【図３】図２に示す半導体装置１００の断面を概略的に示す。
【図４】半導体装置１００の製造過程における断面を概略的に示す。
【図５】半導体装置１００の製造過程における断面を概略的に示す。
【図６】半導体装置１００の製造過程における断面を概略的に示す。
【図７】半導体装置１００の製造過程における断面を概略的に示す。
【図８】半導体装置１００の製造過程における断面を概略的に示す。
【図９】半導体装置１００の製造過程における断面を概略的に示す。
【図１０】ゲートリーク電流の測定結果を示す。
【図１１】リーク電流に及ぼすアニール温度の影響を示す。
【図１２】一実施形態であるスイッチ回路を概略的に示す。
【図１３】図１２の回路の挿入損失を測定した結果を示す。
【符号の説明】
【００８２】
１０  半導体装置
１２  半導体基板
１４  電気素子要素
１６  保護絶縁膜
１００  半導体装置
１０２  ソース電極
１０４  ドレイン電極
１０６  ゲート電極
１０７  ゲート延伸部
１０８  ソース引出配線
１１０  ドレイン引出配線
１１２  ゲートパッド
１１４  ソース配線
１１６  ドレイン配線
１１８  ゲート配線
１２２  支持基板
１２４  バッファ層
１２６  チャンネル層
１２８  スペーサ層
１３０  キャリア供給層
１３２  キャップ層
１３４  絶縁層
１３６  保護絶縁膜
１４０  素子分離領域
１４２  コンデンサ下部電極
１４４  コンデンサ絶縁層
１４６  コンデンサ上部電極
２０２  曲線
２０４  曲線
２０６  曲線
２０８  曲線
２１０  曲線
２１２  曲線
３００  スイッチ回路
３０２  トランジスタ
３０４  トランジスタ
３０６  トランジスタ
３０８  入力端子
３１０  出力端子
３１２  ＤＣ端子
３１４  ＤＣ端子
３２２  制御端子
３２４  制御端子
３２６  制御端子
【図１】
2010147346.tif 000003
【図２】
2010147346.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010147346.tif 000010
【図９】
2010147346.tif 000011
【図１０】
2010147346.tif 000012
【図１１】
2010147346.tif 000013
【図１２】
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【図１３】
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