(57)【要約】【課題】  パッケージング工程後の製品状態においても欠陥検出試験を行うことができる半導体装置を提供する。【解決手段】  半導体装置は、内部回路との接続を持たない一対のパッドを含む複数の接続パッドを有する半導体チップと、複数の接続パッドに各々対応する複数の外部端子を有するパッケージ基板とを備える。半導体チップは、内部回路から電気的に独立し、かつ一対のパッド間に接続された配線を含む。一対のパッドは、複数の外部端子のうち対応する端子に電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路との接続を持たない一対のパッドを含む複数の接続パッドを有する半導体チップと、
前記複数の接続パッドに各々対応する複数の外部端子を有するパッケージ基板とを備え、
前記半導体チップは、前記内部回路から電気的に独立し、かつ前記一対のパッド間に接続された配線を含み、
前記一対のパッドは、前記複数の外部端子のうち対応する端子に電気的に接続されている、
ことを特徴とする半導体装置。
【請求項２】
前記配線の少なくとも一部が、前記半導体チップの外周縁に沿うように形成されていることを特徴とする請求項１に記載された半導体装置。
【請求項３】
前記配線が、多層配線であることを特徴とする請求項１又は２に記載された半導体装置。
【請求項４】
前記配線が、各配線層に含まれる複数の島状配線膜と、互いに異なる配線層の前記島状配線膜間を接続するスルーホールと、を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
内部回路との接続を持たない一対のパッドを含む複数の接続パッドを有するとともに、前記内部回路から電気的に独立し、かつ前記一対のパッド間に接続された配線を有する半導体チップを用意し、
前記複数の接続パッドに各々対応する複数の外部端子を有するパッケージ基板上に前記半導体チップを搭載し、
前記複数の接続パッドと前記複数の外部端子との間を電気的に接続し、
前記一対のパッドに接続された一対の外部端子間の電気的特性を測定する、
ことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体装置の製造では、ダイシング工程によりウエハー状態の半導体チップを個片化する。その際、各半導体チップには、機械的ストレスによるクラック等の欠陥が生じることがある。
【０００３】
上記欠陥を検出する方法として、特許文献１に記載された方法がある。その方法は、内部配線及び電極パッドが設けられた半導体装置の表面に、内部配線に連結されていない少なくとも２つの電極パッドに接続された周辺配線を設け、その電気的特性を測定することにより、欠陥をするというものである。同様の方法は、特許文献２にも記載されている。
【０００４】
【特許文献１】特開昭６０−１０３６３５号公報
【特許文献２】特開平７−１９３１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
発明者は、特許文献１や２に記載された方法が、チップ状態で試験を行うものであり、その後のパッケージング工程（モールド工程）における熱応力や、水分の浸入等により発生する欠陥については、検出することができないものであることを見出した。
【０００６】
本発明は、パッケージング工程後においても欠陥検出試験を行うことができる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、内部回路との接続を持たない一対のパッドを含む複数の接続パッドを有する半導体チップと、前記複数の接続パッドに各々対応する複数の外部端子を有するパッケージ基板とを備え、前記半導体チップは、前記内部回路から電気的に独立し、かつ前記一対のパッド間に接続された配線を含み、前記一対のパッドは、前記複数の外部端子のうち対応する端子に電気的に接続されている、ことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の実施の形態によれば、内部回路との接続を持たない一対のパッドを含む複数の接続パッドを有するとともに、前記内部回路から電気的に独立し、かつ前記一対のパッド間に接続された配線を有する半導体チップを用意し、前記複数の接続パッドに各々対応する複数の外部端子を有するパッケージ基板上に前記半導体チップを搭載し、前記複数の接続パッドと前記複数の外部端子との間を電気的に接続し、前記一対のパッドに接続された一対の外部端子間の電気的特性を測定する、ことを特徴とする半導体装置の試験方法が提供される。
【発明の効果】
【０００９】
内部回路との接続を持たない一対のパッド間に接続された配線を含む半導体チップをパッケージ基板に搭載し、一対のパッドを外部端子に接続するようにしたことで、パッケージ組立後であっても、クラック等の欠陥を検出する試験を行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１１】
図１に本発明の第１の実施の形態に係る半導体装置の断面図を示す。図示の半導体装置は、半導体チップ１１と、半導体チップ１１を搭載するパッケージ基板１２と、半導体チップ１１に形成された接続パッド（図２参照）とパッケージ基板１２の外部端子（ここでは半田ボール）１３とを、貫通電極１４を介して接続するワイヤ１５と、半導体チップ１１をワイヤ１５とともにパッケージ基板１２上に封止する樹脂１６と、を有している。
【００１２】
図１の半導体装置は、半導体チップ１１を用意し、用意した半導体チップ１１をパッケージ基板に搭載し、半導体チップ１１の接続パッドと対応する貫通電極との間をワイヤ１５接続した後、半導体チップ１１とワイヤ１５とを樹脂１６で封止（モールド）することで製造される。
【００１３】
図２は、図１の半導体装置の樹脂１６による封止前の状態を示す平面図である。半導体チップ１１の表面には、複数の接続パッド２１が配列形成されている。複数の接続パッド２１のうち、黒四角形で表されるパッドは、半導体チップ１１の内部に形成された内部回路の動作に関与するパッドであり、内部回路（図示せず）に電気的に接続されている。一方、白四角形で表されるパッドは、内部回路の動作には関与しないパッドであって、内部回路から電気的に独立している（いわゆるノンコネパッドである）。
【００１４】
図２では、簡略化のため、６個の接続パッドを一列に並べた例を示しているが、接続パッドの数及び配置は、各種規格に基づいて定められる。通常、２００個前後の接続パッドが２次元に配列され、そのうち、内部回路から独立しているパッドは、十数個程度以上存在する。パッケージ基板１２の複数の貫通電極１４（及び半導体ボール１３）は、これら接続パッド２１の各々に対応させて設けられる。
【００１５】
内部回路から独立している２つのパッド（一対のパッド）の間には、配線２２が接続されている。内部回路から独立している接続パッド２１が３以上存在する場合は、任意の２つの接続パッド２１を一対のパッドとして、それらの間に配線２２を接続するようにしてよい。通常、内部回路から独立している接続パッド２１とそれに対応する貫通電極１４との間には、ワイヤ１５は接続されない。しかし、配線２２が接続された一対のパッドは、対応する貫通電極１４にそれぞれワイヤ１５で接続される。
【００１６】
配線２２は、接続パッド２１への接続部分（端部）を除き、半導体チップ１１の外周縁に沿って形成される。換言すると、配線２２は、半導体チップ１１がウエハー状態のとき、図３に示すように、スクライブエリア３１に沿って、回路領域３２の最外周領域（例えば、ガードリング領域）に形成される。配線２２は、半導体チップの全周に形成されることが望ましいが、一部であっても効果は得られる。なお、図２及び図３において、配線２２は、多層配線層の最上層に相当する部分のみが示されている。
【００１７】
図４に、図３のＡ−Ａ’線断面の部分拡大図を示す。図示のように、配線２２は、半導体チップ１１の多層構造を利用して立体的に形成される。即ち、配線層４１と絶縁層（層間絶縁膜）４２とが交互に積層された多層配線構造において、各配線層４１に、島状の配線膜（導電体）４３を複数形成し、これら島状配線層を積層方向に電気的に接続するスルーホール（導電体）４４を形成して構成される。なお、「島状の」は、周囲を絶縁層４２により囲まれた小さな配線層領域を指す。また、導電体の材料としては、例えば銅が使用できる。
【００１８】
配線２２を含む半導体チップ１１の製造は、公知の方法により実現することができる。
【００１９】
上記のように、回路領域３２の最外周領域に配線２２を設けたことで、回路領域３２の外周縁の強度が向上する。この強度向上は、スクライブエリアが狭く、ダイシング工程において大きな機械的ストレスが加わる場合や、層間絶縁膜の密着性が低く、機械的ストレスに弱い場合に、特に有効である。
【００２０】
また、上記構成では、配線２２の電気的特性を測定することにより、半導体チップに生じた欠陥を検出することができる。配線の電気的特性の測定試験は、例えば、テスターの探針を、配線２２が接続されたパッドに対応する半田ボール１３に接触させる等することにより行うことができる。配線２２の電気的特性として、抵抗値がある。配線２２の抵抗値は、配線層や絶縁層に生じたクラックや、腐食等の欠陥の影響により増大する（高抵抗モードになる）。
【００２１】
同様の試験を、パッケージ工程の前、例えばダイシング工程の前後に、半導体チップ１１に対して行っておくことにより、パッケージ工程による熱応力やその後の水分の浸入により生じた腐食等の欠陥を識別することができる。パッケージ工程前の試験は、テスターの探針を配線２２が接続された一対のパッドに接触させることにより行うことができる。
【００２２】
さらに、上記構成では、既存の半導体装置の場合にノンコネクトとなるパッド及び外部端子を利用するので、試験専用のパッドや外部端子を設ける必要がなく、パッケージサイズの増大もない。また、内部回路の実際の動作への影響もない。
【００２３】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、配線層が３層の場合について説明したが、それ以上の配線層を有する多層配線構造の場合でも同様に本発明は適用できる。図５に配線層が６層の場合の例を示しておく。
【００２４】
また、上記実施の形態では外部端子として半田ボールを示したが、他の構成でもよい。他の構成においては、ワイヤに代えてリードフレームを用いてもよい。
【００２５】
さらに、本発明は半導体チップとパッケージ基板との組み合わせのみならず、切断により個片かされるもの、例えばプリント基板等にも適用可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図２】図１の半導体装置の封止前の状態を示す平面図である。
【図３】図１の半導体装置に含まれる半導体チップのウエハー状態を示す図である。
【図４】図３のＡ−Ａ’線断面の部分拡大図である。
【図５】半導体チップの他の構成例を示す部分断面拡大図である。
【符号の説明】
【００２７】
１１    半導体チップ
１２    パッケージ基板
１３    外部端子
１４    貫通電極
１５    ワイヤ
１６    樹脂
２１    接続パッド
３１    スクライブ領域
３２    回路領域
４１    配線層
４２    絶縁層
４３    島状配線膜
４４    スルーホール
【図１】
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【図２】
2010147375.tif 000004
【図３】
2010147375.tif 000005
【図４】
2010147375.tif 000006
【図５】
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