(57)【要約】【課題】オン電流が大きく、かつ電気的特性のばらつきが小さな薄膜トランジスタおよびその製造方法を提供する。【解決手段】周辺ＴＦＴ１１０のチャネル層１４１を形成するシリコンの結晶粒径は、微結晶シリコンによって形成されているので、閾値電圧のばらつきをある程度抑えながら、オン電流を大きくすることができる。しかし、多結晶シリコンからなるチャネル層を有する周辺ＴＦＴと比べて、小さなオン電流しか流すことができない。そこで、周辺ＴＦＴ１１０のゲート電極１２５と対向する窒化シリコン膜１８０の表面に、さらにゲート電極１９５を形成する。この結果、チャネル層３４１を流れるオン電流は、２つのゲート電極１２５、１９５によって制御されるので、オン電流の不足分を補うことができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁性基板上に形成された第１ゲート電極と、
前記第１ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第１薄膜トランジスタであって、
前記第１ゲート電極と対向する前記保護膜の表面に形成された第２ゲート電極をさらに備え、
前記半導体膜は微結晶半導体からなることを特徴とする、第１薄膜トランジスタ。
【請求項２】
絶縁性基板上に形成された第１ゲート電極と、
前記第１ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記第１ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第１薄膜トランジスタであって、
前記第１ゲート電極と対向する前記保護膜の表面に形成された第２ゲート電極をさらに備え、
前記半導体膜の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいことを特徴とする、第１薄膜トランジスタ。
【請求項３】
前記半導体膜の結晶粒径は、略１０〜１００ｎｍであることを特徴とする、請求項２に記載の第１薄膜トランジスタ。
【請求項４】
請求項１または２に記載の第１薄膜トランジスタと、第２薄膜トランジスタとを備える半導体装置であって、
前記第２薄膜トランジスタは、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備えることを特徴とする、半導体装置。
【請求項５】
表示すべき画像を階調表示するアクティブマトリクス型の表示装置であって、
２次元状に配置された複数の画素形成部と、
前記画素形成部の動作を制御する周辺回路とを備え、
前記画素形成部は、請求項１または２に記載の第１薄膜トランジスタを画素駆動用スイッチング素子として動作させ、
前記周辺回路は、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜と、
前記第１ゲート電極と対向する前記保護膜の表面に形成された第２ゲート電極とを有する、第２薄膜トランジスタによって構成されていることを特徴とする、表示装置。
【請求項６】
絶縁性基板上に形成された第１ゲート電極を形成する工程と、
前記第１ゲート電極を含む前記絶縁性基板を覆うようにゲート絶縁膜を形成する工程と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記第１ゲート電極の上方にチャネル層を形成する工程と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるようにソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように保護膜を形成する工程と、
前記第１ゲート電極と対向する前記保護膜の表面に第２ゲート電極を形成する工程とを備える、第１薄膜トランジスタの製造方法であって、
前記チャネル層を形成する工程は、前記微結晶半導体膜に半導体レーザのレーザ光を照射することにより、前記微結晶半導体膜の結晶粒径を微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さくする工程を含むことを特徴とする、第１薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、その製造方法、半導体装置および表示装置に関し、特に、アクティブマトリクス型表示装置に好適な薄膜トランジスタ、その製造方法、半導体装置および表示装置に関する。
【背景技術】
【０００２】
液晶表示装置の絶縁性基板に形成される薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）には、画素形成部のスイッチング素子として用いられる薄膜トランジスタと、各画素形成部に接続された走査信号線およびデータ信号線をそれぞれ駆動する走査信号線駆動回路およびデータ信号線駆動回路（以下、まとめて「周辺回路」という）を構成する薄膜トランジスタとがある。
【０００３】
これらの薄膜トランジスタのうち、画素形成部のスイッチング素子として用いられるＴＦＴ（以下、「画素ＴＦＴ」という）では、ＴＦＴがオフ状態の時のドレイン電流（以下、「オフ電流」という）に対するオン状態の時のドレイン電流（以下、「オン電流」という）の比（以下、「オン／オフ比」という）が大きいことが要求される。一方、周辺回路を構成するＴＦＴ（以下、「周辺ＴＦＴ」という）では、オン電流が大きく、かつ電気的特性（特に閾値電圧）のばらつきが小さいことが要求される。このように、絶縁性基板に形成されるＴＦＴは、それが使用される回路によって要求される電気的特性が異なる。そこで、使用される回路に応じた電気的特性とするため、ＴＦＴの構成を変える必要がある。
【０００４】
特許文献１には、画素ＴＦＴと周辺ＴＦＴのチャネル層の構成が異なる半導体装置が開示されている。具体的には、周辺ＴＦＴのチャネル層を、多結晶シリコン層上に非晶質シリコン層を積層した構成とし、画素ＴＦＴのチャネル層を非晶質シリコン層のみからなる構成とする半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−５５５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載された周辺ＴＦＴのチャネル層を構成する多結晶シリコン層は、非晶質シリコン層にエキシマレーザを照射することにより形成されている。エキシマレーザの出力は安定性に欠け、出力強度のばらつきが±３％と大きい。このため、非晶質シリコン層にエキシマレーザを照射して再結晶化した多結晶シリコン層をチャネル層の一部とする周辺ＴＦＴでは、オン電流を大きくすることができるが、同時に閾値電圧のばらつきも大きくなる。閾値電圧のばらつきが大きくなると、そのような周辺ＴＦＴを用いて構成された周辺回路の動作が不安定になるという問題がある。
【０００７】
一方、このような閾値電圧のばらつきを抑えるため、チャネル層を非晶質シリコン層によって構成すると、オン電流が小さくなる。この場合、小さなオン電流しか流れない周辺ＴＦＴを用いて動作の安定した周辺回路を構成するために、周辺ＴＦＴのサイズを大きくする必要がある。しかし、周辺ＴＦＴのサイズを大きくすると、周辺回路も大きくなるので、額縁部が広くなるとともに、周辺回路の消費電力も大きくなるという問題がある。なお、画素ＴＦＴのチャネル層を非晶質シリコン層のみで構成しても、オン／オフ比を大きく保つことができるので、画素ＴＦＴの動作に問題は生じない。
【０００８】
本発明は、上記のような問題に鑑みてなされたものであり、オン電流が大きく、かつ電気的特性のばらつきが小さな薄膜トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、絶縁性基板上に形成された第１ゲート電極と、
前記第１ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第１薄膜トランジスタであって、
前記第１ゲート電極と対向する前記保護膜の表面に形成された第２ゲート電極をさらに備え、
前記半導体膜は微結晶半導体からなることを特徴とする。
【００１０】
第２の発明は、絶縁性基板上に形成された第１ゲート電極と、
前記第１ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記第１ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第１薄膜トランジスタであって、
前記第１ゲート電極と対向する前記保護膜の表面に形成された第２ゲート電極をさらに備え、
前記半導体膜の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいことを特徴とする。
【００１１】
第３の発明は、第２の発明において、
前記半導体膜の結晶粒径は、略１０〜１００ｎｍであることを特徴とする。
【００１２】
第４の発明は、第１または第２の発明に係る第１薄膜トランジスタと、第２薄膜トランジスタとを備える半導体装置であって、
前記第２薄膜トランジスタは、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備えることを特徴とする。
【００１３】
第５の発明は、表示すべき画像を階調表示するアクティブマトリクス型の表示装置であって、
２次元状に配置された複数の画素形成部と、
前記画素形成部の動作を制御する周辺回路とを備え、
前記画素形成部は、第１または第２の発明に係る第１薄膜トランジスタを画素駆動用スイッチング素子として動作させ、
前記周辺回路は、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜と、
前記第１ゲート電極と対向する前記保護膜の表面に形成された第２ゲート電極とを有する、第２薄膜トランジスタによって構成されていることを特徴とする。
【００１４】
第６の発明は、絶縁性基板上に形成された第１ゲート電極を形成する工程と、
前記第１ゲート電極を含む前記絶縁性基板を覆うようにゲート絶縁膜を形成する工程と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記第１ゲート電極の上方にチャネル層を形成する工程と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるようにソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように保護膜を形成する工程と、
前記第１ゲート電極と対向する前記保護膜の表面に第２ゲート電極を形成する工程とを備える、第１薄膜トランジスタの製造方法であって、
前記チャネル層を形成する工程は、前記微結晶半導体膜に半導体レーザのレーザ光を照射することにより、前記微結晶半導体膜の結晶粒径を微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さくする工程を含むことを特徴とする。
【発明の効果】
【００１５】
上記第１の発明によれば、微結晶半導体からなるチャネル層を有する第１薄膜トランジスタは、多結晶半導体からなるチャネル層を有する薄膜トランジスタと比べて、閾値電圧のばらつきを小さくすることができるが、同時にオン電流も小さくなる。そこで、第１ゲート電極と対向する保護膜の表面に第２ゲート電極を設け、チャネル層を流れるオン電流を第１ゲート電極と第２ゲート電極とによって制御することにより、オン電流の不足分を補う。このように、第１薄膜トランジスタでは、閾値電圧のばらつきを小さくするとともに、多結晶半導体からなるチャネル層を有する薄膜トランジスタと同程度のオン電流を流すことができる。
【００１６】
上記第２の発明によれば、チャネル層の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいので、微結晶半導体からなるチャネル層を有する薄膜トランジスタと比べて、閾値電圧のばらつきは少し大きくなるが、オン電流を大きくすることができる。しかし、多結晶半導体からなるチャネル層を有する薄膜トランジスタと比べて、オン電流がまだ小さい。そこで、第１ゲート電極と対向する保護膜の表面に第２ゲート電極を設けることによって、オン電流の不足分を補う。このように、第１薄膜トランジスタでは、閾値電圧のばらつきをある程度抑えるとともに、多結晶半導体からなるチャネル層を有する薄膜トランジスタと同程度のオン電流を流すことができる。
【００１７】
上記第３の発明によれば、半導体膜の結晶粒径が略１０〜１００ｎｍであるため、第１薄膜トランジスタは、閾値電圧のばらつきとオン電流の減少とをある程度抑えることができる。
【００１８】
上記第４の発明によれば、半導体装置は、第１薄膜トランジスタの他に、微結晶半導体からなるチャネル層を有する第２薄膜トランジスタを含むので、閾値電圧のばらつきを抑えながら大きなオン電流を必要とする用途には第１薄膜トランジスタを使用し、高いオン／オフ比を必要とする用途には第２薄膜トランジスタを使用することができる。
【００１９】
上記第５の発明によれば、半導体装置をアクティブマトリクス型の表示装置に用いる場合、第１薄膜トランジスタによって周辺回路を構成し、第２薄膜トランジスタを画素駆動用スイッチングとして使用することができる。
【００２０】
上記第６の発明によれば、微結晶半導体からなる半導体膜に光出力の安定した半導体レーザのレーザ光を照射することにより、結晶粒径が微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さく、そのばらつきが小さい半導体膜を容易に形成することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体装置が適用される液晶表示装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図３】ＴＦＴのチャネル層に含まれるシリコンの結晶粒径の大きさとゲート電極との関係を示す模式図である。
【図４】図２に示す半導体装置の各製造工程を示す工程断面図である。
【図５】図２に示す半導体装置の各製造工程を示す工程断面図である。
【図６】図２に示す半導体装置の各製造工程を示す工程断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図８】図７に示す半導体装置の製造工程の一部を示す工程断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明を適用した実施形態を図面に基づいて詳細に説明する。
【００２３】
＜１．液晶表示装置の構成＞
図１は、本発明の薄膜トランジスタが適用される液晶表示装置の構成を示すブロック図である。図１に示すように、液晶表示装置１０は、液晶パネル２０と、表示制御回路３０と、走査信号線駆動回路４０と、データ信号線駆動回路５０とを含む。
【００２４】
液晶パネル２０は、ｍ（ｍは１以上の整数）本の走査信号線Ｇ１〜Ｇｍ、ｎ（ｎは１以上の整数）本のデータ信号線ＳＲ１〜ＳＲｎ、および（ｍ×ｎ）個の画素形成部６０を備えている。走査信号線Ｇ１〜Ｇｍは、互いに平行に配置され、データ信号線Ｓ１〜Ｓｎは、走査信号線Ｇ１〜Ｇｍと交差するように互いに平行に配置されている。
【００２５】
画素形成部６０は、走査信号線Ｇ１〜Ｇｍとデータ信号線Ｓ１〜Ｓｎの交点近傍に１個ずつ設けられている。画素形成部６０は、列方向（図１では縦方向）にｍ個ずつ、行方向（図１では横方向）にｎ個ずつ、マトリクス状に配置されている。
【００２６】
各画素形成部６０は、ＴＦＴ７０と液晶容量８０を含んでいる。ＴＦＴ７０のゲート端子は走査信号線Ｇｉ（ｉは１以上ｍ以下の整数）に接続され、ソース端子はデータ信号線ＳＲｊ（ｊは１以上ｎ以下の整数）に接続され、ドレイン端子は液晶容量８０の一方の電極に接続される。
【００２７】
画素形成部６０の光透過率は、画素形成部６０に書き込まれた電圧によって定まる。走査信号線Ｇｉとデータ信号線Ｓｊに接続された画素形成部６０にある電圧を書き込むためには、走査信号線Ｇｉを活性化し、データ信号線Ｓｊに書き込むべき電圧を印加すればよい。
【００２８】
液晶パネル２０の周辺には、走査信号線Ｇ１〜Ｇｍを順に活性化する走査信号線駆動回路４０、画素形成部６０に書き込むべき電圧をデータ信号線Ｓ１〜Ｓｎに印加するデータ信号線駆動回路５０およびそれらを制御する表示制御回路３０が設けられている。表示制御回路は、外部から画像データＤＡおよび制御信号ＣＳを受け取ると、走査信号線駆動回路４０に制御信号ＣＳ１を与え、データ信号線駆動回路５０に制御信号ＣＳ２およびデジタル画像データＤＶを与える。なお、走査信号線駆動回路４０およびデータ信号線駆動回路５０は、ＴＦＴによって構成された回路で、液晶パネル２０上に形成されている。なお、以下の説明では、走査信号線駆動回路４０とデータ信号線駆動回路５０をまとめて周辺回路ということがある。
【００２９】
＜２．第１の実施形態＞
＜２．１  半導体装置の構成＞
図２は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。半導体装置１００は、周辺回路を構成する周辺ＴＦＴ１１０と画素形成部のスイッチング素子として機能する画素ＴＦＴ２１０とを含む。そこで、図２の右側に周辺ＴＦＴ１１０を示し、左側に画素ＴＦＴ２１０を示す。
【００３０】
まず、周辺ＴＦＴ１１０の構成について説明する。図２に示すように、周辺ＴＦＴ１１０は、ボトムゲート型ＴＦＴであり、石英、ガラス等からなる絶縁性基板１２０上にゲート電極１２５が形成されている。ゲート電極１２５上には、ゲート電極１２５を覆うように形成されたゲート絶縁膜１３５と、ゲート絶縁膜１３５上に周辺ＴＦＴ１１０の活性層となるチャネル層１４１とが順に積層されている。なお、ゲート絶縁膜１３５は、窒化シリコン膜（ＳｉＮｘ）１３１の上面に、酸化シリコン膜（ＳｉＯ2）１３２を積層した積層膜である。
【００３１】
チャネル層１４１は、不純物を含まないシリコンによって形成されている。チャネル層１４１の中央上部には、酸化シリコン膜からなるエッチングストッパ層１５１が形成されている。エッチングストッパ層１５１は、後述するエッチングによってソース層１６２ａおよびドレイン層１６２ｂを形成するときに、オーバエッチングによってチャネル層１４１の表面がエッチングされないように保護している。
【００３２】
チャネル層１４１の左右の上部には、その一端がエッチングストッパ層１５１の上面の両端分近傍とそれぞれ重なり、左方向に延在するソース層１６２ａと、右方向に延在するドレイン層１６２ｂとが形成されている。このソース層１６２ａおよびドレイン層１６２ｂには、ｎ型の不純物が高濃度にドープされている。さらに、ソース層１６２ａおよびドレイン層１６２ｂの上面には、ソース層１６２ａおよびドレイン層１６２ｂとそれぞれ重なり、左方向に延在するソース電極１７１ａと、右方向に延在するドレイン電極１７１ｂとが形成されている。さらに、周辺ＴＦＴ１１０の全体を覆うように、パッシベーション膜（保護膜）として機能する窒化シリコン膜１８０が形成され、ゲート電極１２５と対向する窒化シリコン膜１８０の表面にゲート電極１９５が形成されている。
【００３３】
一般に、周辺ＴＦＴ１１０のチャネル層１４１を形成するシリコンの結晶粒径を大きくすると、単位ゲート幅当たりのオン電流（以下、単に「オン電流」という）も増加する。しかし、同時に閾値電圧のばらつきも大きくなるという問題が生じる。
【００３４】
この場合、オン電流が増加するのは、次の理由によると考えられる。シリコンの結晶粒径が大きくなれば、単位面積に含まれる結晶粒界の長さが短くなるので、結晶粒界に存在する格子欠陥の個数が少なくなる。格子欠陥は、キャリア（ｎ型シリコン中の電子、ｐ型シリコン中有の正孔）をトラップするトラップ準位となるので、格子欠陥の個数が少なくなれば、トラップ準位は少なくなり、キャリアはトラップされにくくなる。したがって、キャリアの移動度が大きくなり、オン電流が増加すると考えられる。
【００３５】
また、閾値電圧のばらつきが生じるのは、次の理由によると考えられる。シリコンの結晶粒径が大きくなれば、単位面積に含まれる結晶粒の個数が少なくなるので、結晶粒ごとに特定の方向を向いている結晶方位は十分に均一化されず、全体として特定の結晶方位を示すようになる。この結果、閾値電圧のばらつきが大きくなると考えられる。
【００３６】
これらの関係を図３を用いて説明する。図３は、ボトムゲート型ＴＦＴのチャネル層を形成するシリコンの結晶粒径の大きさとゲート電極との関係を示す模式図である。図３（ａ）に示すように、チャネル層１４１を形成するシリコンの結晶粒径が大きい場合には、ゲート電極１２５の上方に位置する結晶粒１４５の個数（斜線部）が少なくなる。このため、斜線部の結晶粒界の長さも短くなり、オン電流が増加する。一方、図３（ｂ）に示すように、チャネル層１４１を形成するシリコンの結晶粒径が小さい場合には、ゲート電極１２５の上方に位置する結晶粒１４５の個数（斜線部）が多くなる。このため、斜線部の結晶粒界の長さも図３（ａ）の場合と比べて長くなり、オン電流が減少する。
【００３７】
例えば、ゲート長とゲート幅がそれぞれ４μｍであるＴＦＴでは、チャネル層１４１が微結晶シリコンからなる場合、ゲート電極１２５の上部に位置する結晶粒１４５の個数は４００００〜１０００００個程度である。このため、結晶粒界の長さをある程度短くすることができるとともに、各結晶粒１４５の示す結晶方向を十分に均一化することができる。その結果、チャネル層１４１を非晶質シリコンによって形成したＴＦＴと比べて、オン電流をある程度大きくすると同時に、閾値電圧のばらつきを小さくすることができる。
【００３８】
これに対して、チャネル層１４１が多結晶シリコンからなる場合、ゲート電極１２５の上部に位置する結晶粒１４５の個数は２００〜４００個程度である。この場合、結晶粒界の長さをさらに短くすることができるので、オン電流を十分に大きくすることができる。しかし、斜線部の結晶粒１４５の個数が少ないため、各結晶粒１４５の示す結晶方向の均一化が不十分となる。その結果、チャネル層１４１を非晶質シリコンによって形成したＴＦＴと比べて、オン電流を大きくすることができるが、同時に閾値電圧のばらつきも大きくなる。
【００３９】
そこで、上述の検討結果に基づいて、本実施形態では、周辺ＴＦＴ１１０のチャネル層１４１を、結晶粒径１０〜２０ｎｍの微結晶シリコンによって形成する。この場合、既に説明したように、結晶方位を十分に均一化することができるので、周辺ＴＦＴ１１０の閾値電圧のバラツキを小さくすることができる。しかし、オン電流は、多結晶シリコンを用いた場合に比べて小さくなる。そこで、オン電流の不足分を補うため、ゲート電極１９５を、ゲート電極１２５と対向する窒化シリコン膜１８０の表面に設ける。この結果、チャネル層１４１に流れるオン電流は、ゲート電極１２５とゲート電極１９５とによって制御されるので、多結晶シリコンからなるチャネル層１４１と同程度のオン電流を流すことができる。
【００４０】
次に、画素ＴＦＴ２１０の構成について説明する。図２に示すように、画素ＴＦＴ２１０もボトムゲート型ＴＦＴである。画素ＴＦＴ２１０は、周辺ＴＦＴ１１０とほぼ同じ構成であるため、画素ＴＦＴ２１０の構成要素のうち、周辺ＴＦＴ１１０の構成要素と対応するものについては、対応する参照符号を付し、周辺ＴＦＴ１１０と異なる構成要素を中心に説明する。
【００４１】
画素ＴＦＴ２１０のチャネル層２４１も、周辺ＴＦＴ１１０のチャネル層１４１と同じく、微結晶シリコンからなる。微結晶シリコンからなるチャネル層を有するＴＦＴは、多結晶シリコンからなるチャネル層を有するＴＦＴと比べて、オン電流は小さくなるが、オン／オフ比を高く保つことができる。上述のように、画素ＴＦＴ２１０では、オン／オフ比が高いことを要求されるが、大きなオン電流は要求されない。そこで、周辺ＴＦＴ１１０と異なり、画素ＴＦＴ２１０では、チャネル層２４１の上方にゲート電極を設ける必要はない。なお、周辺ＴＦＴ１１０と異なり、窒化シリコン膜１８０上に、さらにアクリル樹脂からなる有機膜２９０が形成されている。さらに、有機膜２９０の表面に、画素ＴＦＴ２１０のドレイン電極２７１ｂに接続され、液晶容量８０の一方の電極となる画素電極２９１が形成されている。
【００４２】
なお、オン／オフ比をより高くするため、微結晶シリコンの代わりに、非晶質シリコンからなるチャネル層を用いて画素ＴＦＴ２１０を形成することが好ましい。しかし、上述のように、周辺ＴＦＴ１１０のチャネル層１４１を微結晶シリコンによって形成するので、画素ＴＦＴ２１０のチャネル層２４１だけを非晶質シリコンによって形成しようとすれば、微結晶シリコン膜を成膜する工程だけでなく、非晶質シリコン膜を成膜する工程が必要となり、製造方法が複雑になるという問題が生じる。そこで、本実施形態では、画素ＴＦＴ２１０のチャネル層２４１も微結晶シリコンによって形成することとした。
【００４３】
＜２．２  半導体装置の製造方法＞
図４〜図６は、本実施形態に係る半導体装置の各製造工程を示す工程断面図である。上述のように、周辺ＴＦＴ１１０と画素ＴＦＴ２１０の構成がほぼ同じなので、以下の説明では、特に断らない限り、周辺ＴＦＴ１１０と画素ＴＦＴ２１０とに共通する製造工程ではそれらをまとめて説明し、異なる製造工程ではそれらを別々に説明する。
【００４４】
図４（Ａ）に示すように、まず、絶縁性基板１２０上にモリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等のいずれかからなる金属膜をスパッタ法によって成膜する。この金属膜の膜厚は、例えば１００〜５００ｎｍ程度である。次に、フォトリソグラフィ技術を用いて、金属膜の表面に形成されたレジスト膜を所定の形状にパターニングして、レジストパターン（図示しない）を形成する。そして、レジストパターンをマスクとして金属膜をエッチングし、ゲート電極１２５、２２５を形成する。
【００４５】
図４（Ｂ）に示すように、レジストパターンを剥離し、ゲート電極１２５、２２５が形成された絶縁性基板１２０上に、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、膜厚１００〜３００ｎｍの窒化シリコン膜１３１を成膜し、さらに膜厚１００〜２００ｎｍの酸化シリコン膜１３２を成膜する。これらの窒化シリコン膜１３１と酸化シリコン膜１３２は、ゲート絶縁膜１３５として機能する。このように、ゲート絶縁膜１３５として窒化シリコン膜１３１を用いたのは、ガラス製の絶縁性基板１２０を使用する場合、ガラスに含まれるナトリウムイオン等の可動性イオンがチャネル層１４１の表面まで拡散することを防ぐためであり、窒化シリコン膜１３１とシリコン膜１４０との間に酸化シリコン膜１３２を形成したのは、シリコンの未結合手によって形成される界面準位を少なくするためである。なお、窒化シリコン膜１３１を成膜するための原料ガスとして、モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とを含む混合ガスを使用する。また、酸化シリコン膜１３２を成膜するための原料ガスとしてテトラエチルオルソシリケート（Tetra Ethyl Ortho Silicate：以下「ＴＥＯＳ」という）ガス等を使用する。
【００４６】
さらに、酸化シリコン膜１３２の表面に、プラズマＣＶＤ法により、微結晶シリコンからなるシリコン膜１４０を成膜する。シリコン膜１４０は、微結晶シリコンとするため、高密度プラズマＣＶＤ法を用いて成膜される。高密度プラズマＣＶＤ法は、モノシランの分解率を高くすることができるので、シリコン膜１４０を微結晶シリコンによって形成するのに適している。本実施形態では、高密度プラズマＣＶＤ法の１つであるＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）法を用いて成膜される。成膜されるシリコン膜１４０の膜厚は３０〜１００ｎｍであり、本実施形態では５０ｎｍとする。
【００４７】
ＩＣＰ法によるシリコン膜１４０の主な成膜条件は次のとおりである。原料ガスとしてモノシランと水素ガス（Ｈ2）とを用い、その流量比を１：５０〜１：１、好ましくは１：１とし、ＲＦ（Radio Frequency）パワーを０．１〜１０Ｗ／ｃｍ2、好ましくは１Ｗ／ｃｍ2とし、チャンバ内の圧力を１〜２００ｍＴｏｒｒ、好ましくは２０ｍＴｏｒｒとし、基板温度を３００℃とする。なお、シリコン膜１４０を、ＩＣＰ法の代わりに、ＥＣＲ（Electron Cyclotron Resonance Plasma：電子サイクロトロン共鳴プラズマ）法やＳＷＰ（Surface Wave Plasma：プラズマ（表面波プラズマ）法等、他の高密度プラズマＣＶＤ法によって成膜してもよい。
【００４８】
そして、シリコン膜１４０の表面に、酸化シリコン膜１５０を成膜する。酸化シリコン膜１５０の成膜にも、原料ガスとしてＴＥＯＳガスが使用され、その膜厚は、例えば５０〜１５０ｎｍである。
【００４９】
図４（Ｃ）に示すように、酸化シリコン膜１５０の表面に形成されたレジスト膜をフォトリソグラフィ法により所定の形状にパターニングして、レジストパターン１５５を形成する。そして、レジストパターン１５５をマスクにして酸化シリコン膜１５０をエッチングし、周辺ＴＦＴ１１０および画素ＴＦＴ２１０のシリコン膜１４０上にエッチングストッパ層１５１、２５１をそれぞれ形成する。
【００５０】
図５（Ａ）に示すように、レジストパターン１５５を剥離した後、エッチングストッパ層１５１、２５１が形成された絶縁性基板１２０の全体を覆うように、プラズマＣＶＤ法によって、高濃度のｎ型の不純物を含むｎ+シリコン膜１６０を成膜する。ｎ+シリコン膜１６０を成膜するときの原料ガスとして、モノシランとｎ型の不純物（例えばリン）を含むホスフィン（ＰＨ3）からなる混合ガスが使用される。
【００５１】
図５（Ｂ）に示すように、ｎ+シリコン膜１６０の表面に形成されたレジスト膜をフォトリソグラフィ法により所定の形状にパターニングして、レジストパターン１６５を形成する。そして、レジストパターン１６５をマスクとして、ｎ+シリコン膜１６０およびシリコン膜１４０をエッチングする。その結果、周辺ＴＦＴ１１０にｎ+シリコン層１６１およびチャネル層１４１が形成され、画素ＴＦＴ２１０にｎ+シリコン層２６１およびチャネル層２４１が形成される。
【００５２】
図５（Ｃ）に示すように、レジストパターン１６５を剥離した後に、スパッタ法により、絶縁性基板１２０上に、膜厚５０〜２００ｎｍのチタン（Ｔｉ）膜、膜厚２００〜１０００ｎｍのアルミニウム（Ａｌ）膜、膜厚５０〜２００ｎｍのチタン膜の順に成膜した積層金属膜１７０を形成する。次に、積層金属膜１７０の表面に形成されたレジスト膜をフォトリソグラフィ法により所定の形状にパターニングして、エッチングストッパ層１５１、２５１上に開口部を有するレジストパターン１７５を形成する。
【００５３】
図６（Ａ）に示すように、レジストパターン１７５をマスクとして、積層金属膜１７０およびｎ+シリコン層１６１、２６１を連続してエッチングする。その結果、ｎ+シリコン層１６１は、レジストパターン１７５の開口部によって左右に分離され、ソース層１６２ａとドレイン層１６２ｂが形成される。また、ｎ+シリコン層２６１も、同様にして左右に分離され、ソース層２６２ａとドレイン層２６２ｂが形成される。このとき、チャネル層１４１、２４１の表面はそれぞれエッチングストッパ層１５１、２５１で覆われているので、ｎ+シリコン層１６１、２６１のオーバエッチング時に、チャネル層１４１、２４１の表面がエッチングされることはない。また、積層金属膜１７０は、エッチングされることにより、周辺ＴＦＴ１１０では、ソース層１６２ａに電気的に接続され、左方向に延在するソース電極１７１ａと、ドレイン層１６２ｂに電気的に接続され、右方向に延在するドレイン電極１７１ｂが形成される。画素ＴＦＴ２１０でも、同様にして、ソース層２６２ａに電気的に接続され、左方向に延在するソース電極２７１ａと、ドレイン層１６２ｂに電気的に接続され、右方向に延在するドレイン電極２７１ｂが形成される。
【００５４】
図６（Ｂ）に示すように、レジストパターン１７５を剥離した後に、絶縁性基板１２０の全体を覆うように、プラズマＣＶＤ法によってパッシベーション膜となる窒化シリコン膜１８０を形成し、周辺ＴＦＴ１１０および画素ＴＦＴ２１０を保護する。なお、積層金属膜１７０を構成するアルミニウム膜の代わりに、アルミニウムとシリコンからなる合金（Ａｌ−Ｓｉ）膜を用いてもよい。
【００５５】
絶縁性基板１２０の全体を覆うように、感光性アクリル樹脂をスピンコート法によって塗布し、フォトマスクを用いて露光することにより、周辺ＴＦＴ１１０の上方の感光性アクリル樹脂に光を照射するとともに、画素ＴＦＴ２１０の上方の感光性アクリル樹脂に光が照射されないように遮光する。次に、アルカリ性の現像液で現像することにより、周辺ＴＦＴ１１０の上方の感光性アクリル樹脂を除去する。このとき、画素ＴＦＴ２１０の上方の感光性アクリル樹脂は、遮光されていたので、現像液に溶解せずにそのまま残り、有機膜２９０を形成する。
【００５６】
絶縁性基板１２０の全体を覆うように、ＩＴＯ等の透明金属膜をスパッタ法等によって成膜する。そして、透明金属膜の表面に形成したレジストをフォトリソグラフィ法によりパターニングし、レジストパターン（図示しない）を形成する。そして、レジストパターンをマスクとして、透明金属膜をエッチングする。その結果、画素ＴＦＴ２１０では、ドレイン電極２７１ｂに電気的に接続された画素電極２９１が形成され、周辺ＴＦＴ１１０では、ゲート電極１２５と対向する窒化シリコン膜１８０の表面にゲート電極１９５が形成される。
【００５７】
＜効果＞
上記第１の実施形態によれば、周辺ＴＦＴ１１０および画素ＴＦＴ２１０のチャネル層を微結晶シリコンによって形成するので、閾値電圧のばらつきを小さくすることができる。このとき、オン電流も小さくなる。しかし、周辺ＴＦＴ１１０のゲート電極１２５と対向する窒化シリコン膜１８０の表面に、ゲート電極１９５を形成し、チャネル層１４１に流れるオン電流を２つのゲート電極１２５、１９５によって制御するので、オン電流の不足分を補うことができる。また、画素ＴＦＴ２１０では、大きなオン電流は必要とされず、オン／オフ比が高ければよい。このため、チャネル層２４１が微結晶シリコンによって形成されていても、問題はない。
【００５８】
＜３．第２の実施形態＞
＜３．１  半導体装置の構成＞
図７は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置３００のうち、図２に示す第１の実施形態に係る半導体装置１００と同一または対応する構成要素については同一の参照符号を付し、半導体装置１００と異なる構成要素を中心に説明する。
【００５９】
図７に示すように、半導体装置３００は、半導体装置１００と同様に、ボトムゲート型の周辺ＴＦＴ３１０と画素ＴＦＴ４１０とを含む。そこで、図７の右側に周辺ＴＦＴ３１０を示し、左側に画素ＴＦＴ４１０を示す。このうち、周辺ＴＦＴ３１０のチャネル層３４１は、結晶粒径が微結晶シリコンと同等またはそれよりも大きく、かつ多結晶シリコンよりも小さい結晶粒からなる。具体的には、周辺ＴＦＴ３１０のチャネル層３４１の結晶粒径は、１０〜１００ｎｍ程度であり、微結晶シリコンの結晶粒径１０〜２０ｎｍを含み、多結晶シリコンの結晶粒径１００ｎｍ〜１０００ｎｍよりも小さい。
【００６０】
このように、周辺ＴＦＴ３１０のチャネル層３４１を形成するシリコンの結晶粒径が１０〜１００ｎｍ程度と、微結晶シリコンの結晶粒径よりも大きい。このため、そのような結晶粒径のシリコンからなるチャネル層３４１を有する周辺ＴＦＴ３１０は、微結晶シリコンからなるチャネル層を有する周辺ＴＦＴと比べて、大きなオン電流を流すことができる。しかし、多結晶シリコンからなるチャネル層を有する周辺ＴＦＴと比べると、流すことができるオン電流は小さい。そこで、オン電流の不足分を補うため、ゲート電極１２５と対向する窒化シリコン膜１８０の表面に、さらにゲート電極３９５を設け、チャネル層３４１に流れるオン電流をゲート電極１２５とゲート電極３９５とによって制御する。この結果、周辺ＴＦＴ３１０には、多結晶シリコンを用いる場合と同程度のオン電流を流すことができるので、周辺回路の動作に悪影響を与えることはない。
【００６１】
また、チャネル層３４１を形成するシリコンの結晶粒径を１０〜１００ｎｍとすれば、微結晶シリコンを用いる場合と比べて、結晶方位の均一化が不十分になるので、閾値電圧のばらつきが少し大きくなる。しかし、多結晶シリコンを用いる場合に比べると、結晶方位の均一化が十分に行われていると考えられるので、閾値電圧のばらつきも実用上あまり問題にならない程度であると考えられる。
【００６２】
なお、画素ＴＦＴ４１０では、オン電流の大きさは問題にならないので、チャネル層４４１を結晶粒径１０〜１００ｎｍのシリコンとする必要はない。このため、画素ＴＦＴ４１０のチャネル層４４１は、第１の実施形態の画素ＴＦＴ２１０のチャネル層２４１と同様に、微結晶シリコンによって形成されている。この結果、画素ＴＦＴ４１０は、高いオン／オフ比を保つことができる。
【００６３】
＜３．２  半導体装置の製造方法＞
図８は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図であり、第１の実施形態に係る半導体装置１００の製造工程を示す工程断面図のうち、図４（Ｂ）に示す工程断面図に対応する図である。なお、図８の説明では、図４（Ｂ）に付した参照符号と同一の参照符号を用いて説明する。また、図４（Ｂ）を除く、他の製造工程は、半導体装置１００の製造工程と同一であるため、工程断面図を省略する。
【００６４】
エッチングストッパ層となる酸化シリコン膜１５０を成膜するまでの工程は、第１の実施形態に示す製造工程と同一である。そこで、ゲート絶縁膜１３５を形成するまでの製造工程の説明を省略し、シリコン膜１４０および酸化シリコン膜１５０の成膜工程を簡単に説明する。シリコン膜１４０は、微結晶シリコンからなり、ＩＣＰ法によって成膜される。成膜された結晶シリコン膜１４０の結晶粒径は１０〜２０ｎｍであり、膜厚は３０〜１００ｎｍであればよく、本実施形態では５０ｎｍとする。また、シリコン膜１４０の表面に形成された酸化シリコン膜１５０の膜厚は５０〜１５０ｎｍである。
【００６５】
次に、周辺ＴＦＴ３１０のシリコン膜１４０中の微結晶シリコンの結晶粒径１０〜２０ｎｍを１０〜１００ｎｍ程度にするため、酸化シリコン膜１５０の上面から、チャネル層３４１が形成されるシリコン膜１４０にレーザ光を照射して微結晶シリコンを再結晶化させる。この再結晶化は、レーザ光をシリコン膜１４０に照射したとき、微結晶シリコン膜の表面付近だけが完全に溶融するような条件で行われる。このとき、シリコン膜１４０の温度は、完全に溶融した表面付近では融点（１４１０℃）と同じ温度になるが、厚み方向に徐々に低くなり、シリコン膜１４０の底面では、表面よりも１００℃程度低い温度になっていると推測される。このとき、表面付近の溶融した微結晶シリコンが冷却されて種結晶となり、厚み方向の微結晶シリコンが徐々に再結晶化され、結晶粒径が大きくなる。
【００６６】
このような再結晶化に必要な条件について検討する。従来、再結晶化にはＸｅＣｌレーザやＸｅＦレーザ等のエキシマレーザが使用されていた。しかし、エキシマレーザの出力は不安定で、出力強度が±３％の範囲で変動する。このため、エキシマレーザを使用して再結晶化させると、再結晶化されたシリコンの結晶粒径もばらつくという問題がある。その結果、閾値電圧のばらつきも大きくなり、周辺回路の動作が不安定になる。そこで、出力が安定し、出力強度のばらつきが１％以下と小さな半導体レーザを使用すれば、再結晶化されたシリコンからなる結晶粒の結晶方位のばらつきを均一化できるので、閾値電圧のばらつきを小さくすることができる。
【００６７】
次に、半導体レーザのレーザ光の波長について考察する。シリコン膜の再結晶化を効率的に行うためには、レーザ光の波長は、シリコン膜１４０によるレーザ光の吸収率が５０％以上となるような波長であることが好ましい。そこで、本実施形態で使用されるシリコン膜１４０の膜厚について、レーザ光の波長を求める。微結晶シリコンからなるシリコン膜１４０の膜厚５０ｎｍ、吸収率５０％としたときの吸収係数を求めると、１４０００ｃｍ-1となる。これは、レーザ光の波長が３９０ｎｍである場合に相当する。このような波長は、窒化ガリウム（ＧａＮ）系の半導体レーザの波長に相当するので、窒化ガリウム（ＧａＮ）系の半導体レーザを用いて再結晶化すればよいことがわかる。この再結晶化において、半導体レーザのエネルギー密度を２００〜５００ｍＪ／ｃｍ2、好ましくは３００ｍＪ／ｃｍ2とし、レーザ光のスキャン速度を５００〜３０００ｍｍ／ｓｅｃ、好ましくは１０００ｍｍ／ｓｅｃとする。
【００６８】
なお、レーザ光の吸収率を５０％よりも高くしたい場合には、吸収係数を１４０００ｃｍ-1よりも大きく、すなわちレーザ光の波長を３９０ｎｍよりも短くすればよい。また、シリコン膜１４０の膜厚が３０ｎｍの場合、吸収率を５０％としたときのレーザ光の波長は３８０ｎｍとなる。同様に、シリコン膜１４０の膜厚が１００ｎｍの場合、吸収率を５０％としたときのレーザ光の波長は４１０ｎｍとなる。これらの波長はいずれも窒化ガリウム系の半導体レーザの波長に相当するので、本実施形態ではシリコン膜１４０の膜厚にかかわらず、窒化ガリウム系の半導体レーザを用いてシリコン膜１４０を再結晶化することができる。
【００６９】
シリコン膜１４０の再結晶化に使用されるレーザ装置は、所定の波長のレーザ光を照射する照射ヘッドを１つだけ有する装置であってもよく、あるいは特開２００４−６４０６６号公報の図２に記載されたような、複数の照射ヘッドをマトリクス状に配列した装置であってもよい。
【００７０】
また、画素ＴＦＴ４１０のシリコン膜１４０は微結晶シリコンのままでよく、結晶粒径を大きくする必要はないので、周辺ＴＦＴ３１０のように、レーザ光を照射して再結晶化を行う必要はない。
【００７１】
周辺ＴＦＴ３１０の微結晶シリコンからなるシリコン膜１４０を再結晶化し、結晶粒径が１０〜１００ｎｍのシリコン膜とした後に、第１の実施形態と同様に、フォトレジストパターンをマスクにして酸化シリコン膜１５０をエッチングし、エッチングストッパ層１５１、２５１を形成する。以後、第１の実施形態の半導体装置１００と同じ製造工程を経て、半導体装置３００を製造する。
【００７２】
＜３．３  効果＞
上記第１の実施形態によれば、周辺ＴＦＴ３１０のチャネル層３４１を形成するシリコンの結晶粒径は、微結晶シリコンの結晶粒径以上であって、多結晶シリコンの結晶粒径よりも小さいので、閾値電圧のばらつきをある程度抑えながら、オン電流を大きくすることができる。しかし、多結晶シリコンからなるチャネル層を有する周辺ＴＦＴよりもオン電流が小さいので、周辺ＴＦＴ３１０のゲート電極１２５と対向する窒化シリコン膜１８０の表面に、さらにゲート電極３９５を形成する。この結果、チャネル層３４１を流れるオン電流を２つのゲート電極１２５、３９５によって制御するので、オン電流の不足分を補うことができる。また、画素ＴＦＴ４１０では、大きなオン電流は必要とされず、オン／オフ比が高ければよい。このため、チャネル層４４１を形成する微結晶シリコンは再結晶化されなくてもよい。
【００７３】
また、微結晶シリコンを再結晶化するために、微結晶シリコンにレーザ光を照射する半導体レーザとして半導体レーザを使用すれば、その出力強度が安定しているので、微結晶シリコンの結晶粒径以上であって、多結晶シリコンの結晶粒径よりも小さな結晶粒径を有するシリコンを容易に形成することができる。
【００７４】
＜３．４  変形例＞
微結晶シリコンからなるシリコン膜１４０を成膜した後に、シリコン膜１４０の表面を大気に晒さないように、真空状態を保った状態で、シリコン膜１４０にレーザ光を照射して再結晶化してもよい。この場合も、シリコン膜１４０と酸化シリコン膜１５０との界面に、不純物が付着しにくくなるので、周辺ＴＦＴ３１０や画素ＴＦＴ４１０の閾値電圧が変動することを防止することができる。
【００７５】
第２の実施形態に係る半導体装置３００に含まれる画素ＴＦＴ４１０のシリコン膜１４０を、微結晶シリコンとする代わりに、非晶質シリコンとしてもよい。このように、シリコン膜１４０を非晶質シリコンとすることにより、画素ＴＦＴ４１０のオン／オフ比をより一層高くすることができる。この場合、周辺ＴＦＴ３１０のチャネル層３４１となるシリコン膜１４０も非晶質シリコンになるので、レーザ光を照射して非晶質シリコンを再結晶化する必要がある。そこで、非晶質シリコンに照射するレーザ光を最適化すれば、微結晶シリコンを再結晶化した場合と同様に、非晶質シリコンからなるシリコン膜１４０を結晶粒径が１０〜１００ｎｍ程度のシリコン膜１４０とすることができる。
＜４  その他＞
【００７６】
周辺ＴＦＴ１１０、３１０のチャネル層１４１、３４１および画素ＴＦＴ２１０、４１０のチャネル層２４１、４４１をシリコンによって形成する代わりに、例えばゲルマニウム（Ｇｅ）等、シリコン以外の半導体材料によって形成してもよい。
【符号の説明】
【００７７】
４０…走査信号線駆動回路
５０…データ信号線駆動回路
６０…画素形成部
１００、３００…半導体装置
１１０、３１０…周辺ＴＦＴ
１２０…絶縁性基板
１２５、２２５…（第１）ゲート電極
１４１、３４１…周辺ＴＦＴのチャネル層
１７１ａ、１７１ｂ…周辺ＴＦＴのソース電極／ドレイン電極
１８０…窒化シリコン膜（パッシベーション膜）
１９５、３９５…（第２）ゲート電極
２１０、４１０…画素ＴＦＴ
２４１、４４１…画素ＴＦＴのチャネル層
２７１ａ、２７１ｂ…画素ＴＦＴのソース電極／ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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