(57)【要約】      （修正有）【課題】狭ピッチのペリフェラル状の電極配置であっても、はんだ溜りが良好に形成でき、半導体素子等の電子部品のフリップチップ接合を効率よく行うことが可能となるフリップチップ実装用回路基板とそれを用いた電子部品を提供する。【解決手段】フリップチップ実装用回路基板１の、断面が略矩形の接続部導体パターン５の、中央部分近傍に形成する接続パッド部６は、その上面部と側面部を露出させ、一方接続パッド部以外の接続部導体パターンは、上面は露出させ側面部は被覆材料７で被覆させるように作製する。こうしたフリップチップ実装用回路基板の接合領域にはんだペーストを印刷し、リフロー処理を行うと、はんだ溜り８は、接合パッド部に集中し、かつ十分なはんだ量をもって形成できる。【選択図】図１
2010147345.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成され、並列配列された複数の導体パターンと、
前記複数の導体パターンの側面を被覆する被覆材料と、を有し、
前記複数の導体パターンは、側面が露出する接続パッド部を有することを特徴とするフリップチップ実装用回路基板。
【請求項２】
前記接続パッド部の側面部高さ（ｔ）と上面部幅（Ｗ）との比（ｔ／Ｗ）は、０．１以上、１．２以下（０．１≦ｔ／Ｗ≦１．２）であることを特徴とする請求項１記載のフリップチップ実装用回路基板。
【請求項３】
前記被覆材料は、絶縁性材料であることを特徴とする請求項１または２記載のフリップチップ実装用回路基板。
【請求項４】
前記絶縁性材料は、ゾルダーレジストまたは層間絶縁膜のいずれかであることを特徴とする請求項３記載のフリップチップ実装用回路基板。
【請求項５】
前記接続部導体パターンの材料は、少なくとも銅（Ｃｕ）を含むことを特徴とする請求項１ないし４のいずれかに記載のフリップチップ実装用回路基板。
【請求項６】
請求項１記載のフリップチップ実装用回路基板に半導体チップが搭載されたことを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ実装を行うための回路基板とそれに半導体チップが搭載された電子部品に関し、特に、狭ピッチペリフェラル状の電極配置であっても、半導体素子等の電子部品のフリップチップ接合を効率よく行うことが可能となるフリップチップ実装用回路基板とそれに半導体チップが搭載された電子部品に関する。
【背景技術】
【０００２】
近年、電子機器の小型化・高性能化に伴い、それらに用いられる回路が形成された配線基板（回路基板）に半導体素子などの電子部品を高密度に実装することや、また基板の配線自体の微細化することへの要求がますます高まっている。これらの要求に対応するために、半導体素子などを回路基板に直接実装する、フリップチップ実装が多用されるようになってきた。このフリップチップ実装においては、半導体素子などの電子部品の電極部と、これを実装するフリップチップ実装用回路基板の接続用電極、すなわち、実装用回路基板の配線パターンから導出された接続用の導体パターンに設置された接続用電極パッド部（接続部導体パターンに設置された接続パッド部）と接続することにより、半導体素子などの実装が行われる。
【０００３】
図１０に、フリップチップ実装用回路基板の模式的な斜視図を示す。本図は、一つの半導体素子を実装する範囲の基板を示している。実際の実装用回路基板は、これが複数個配列した構成をとる。ここに示した実装回路基板の場合、外周にペリフェラル状に配列した多数の電極端子を有する半導体素子などを実装するのに適した、フリップチップ実装用回路基板例を示す。図１０（ａ）において、全体の斜視図を示す。本図において、フリップチップ実装用回路基板１０１は、たとえば、樹脂からなるプリント基板などの表面が絶縁状態である絶縁基板１０２上に、内側の四角形領域と外周額縁形領域からなる、それぞれのソルダーレジスト層１０３の領域の中間帯である露出領域で、フリップチップ接合が実施される接合領域１０４が画定される。その接合領域１０４において、図示するように接続部導体パターン１０５が、４周の各露出領域に、同一幅の導体がライン・アンド・スペースをなして、ペリフェラル状の半導体素子の電極配置に対応して形成されている。各接続部導体パターン１０４の両端部は、先述の内側の四角形領域と外周額縁形領域のソルダーレジスト１０３層で覆われている。
【０００４】
図中の、接合領域のＡ部を拡大した図を、図１０（ｂ）に示す。図に示すように、絶縁基板１０２上の同一幅の導体のライン・アンド・スペース状に接続部導体パターン１０５が形成されており、両端はソルダーレジスト層１０３で覆われる。各接続部導体パターン１０５の断面は略矩形（ないし台形）をしており、このパターン内の所定の長さの部分を接続パッド部１０６とし、この部分に、図示されない半導体素子の、点線で示された様な半導体素子などの端子電極１０７が接続される。
【０００５】
このとき、半導体素子などの、たとえば金の端子電極と実装用回路基板の接続用電極とを接続する方法として、実装用回路基板における接続部の導体パターンの接続パッド部に予めはんだをプリコートしておき、接合時の加熱により、半導体素子の金端子電極との間に金属結合を生成する、金−はんだ接合がある。こうした、はんだを基板にプリコートするする方法としては、たとえば、接続部導体パターンの表面に粘着性付与化合物を反応させてはんだ粉末を付着させる方法が提案されている。
【０００６】
金―はんだ接合方式においては、半導体素子をフリップチップ実装用回路基板に確実に接続するためには、接続パッド部に均一なはんだ溜まりを形成する必要がある。その際、接続パッド部の面積を、他の部分より広くすることが提案されている。
【０００７】
図１１は、このような接続パッド部を拡張した、フリップチップ実装用回路基板１０１の例を示したものである。図１１（ａ）にその主要部の模式的な斜視図を示す。図示するように、絶縁基板１０２上の、両端をソルダーレジスト層１０３で覆われた、幅Ｗｂの接続部導体パターン１０５の中ほどに、幅Ｗｂより広い幅の幅Ｗａ（Ｗｂ＜Ｗａ）の接続パッド部１０６が所定長をもって形成されている。こうした接続パッド部１０６では、付着するはんだの量が多くなり、接続部導体パターン内でのはんだの量のばらつきの影響が少なくなるため、図１０（ｂ）に模式的に示すように、その接続パッド部１０６に効率良くはんだ溜り１０８が形成され、より確実な接続が実現する。
【０００８】
このような方法の実施例として、たとえば、接続パッド部のピッチが７０〜１３０μｍ（パターン幅３５〜６５μｍ）の場合に，両者の幅の差（Ｗ１−Ｗ２）を１０〜３０μｍとすることで，接続パッド部が最も高くなるようにはんだ溜りを形成することが可能になるとされている。
【特許文献１】特許第２５９２７５７号公報
【特許文献２】特許第３４２００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体素子の小型化・高機能化に伴い、接続端子もより高密度化・多数化するため、端子電極はより狭ピッチ化（たとえば、４０μｍないしそれ以下のピッチ）される。これに接続する接続パッドを有する接続部導体パターンも同様に狭ピッチ化する必要がある。したがって，図１０（ｂ）に示したような、ストレート型の接続部導体パターンにおいても、その幅寸法がより狭ピッチ化することになる。この場合、接続パッド部の面積を広くし、その場所以外の接続部導体パターン領域はより狭くする、といった手法は、パターン作製をより困難化することを意味し、この方法の適用は困難となる。
【００１０】
そこで、接続部導体パターンの面積をより広くし、はんだ量を増し、接合を行いやすくするために，たとえば、接続部導体パターンの長さを長くすることも考えられる。しかし，接続部導体パターンの幅寸法を小さくしつつ，かつその長さを長くすると，はんだが溶融した際にできるはんだ溜まりが，接続導体パターン上で不規則に発生し，接続パッド部が最も高くなるようにはんだ溜まりが形成されない現象が発生し、有効な接続パッド部が得られない。
【００１１】
以上のことから、本発明の課題は、半導体素子などの端子電極の狭ピッチ化に対応して、これに接続する接続パッドを有する接続部導体パターンの狭ピッチ化をしても、はんだ接続が良好に行える、フリップチップ実装用回路基板を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のフリップチップ実装用回路基板は、
絶縁基板と、
前記絶縁基板上に形成され、並列配列された複数の導体パターンと、
前記複数の導体パターンの側面を被覆する被覆材料と、を有し、
前記複数の導体パターンは、側面が露出する接続パッド部を有することを特徴とする。
【００１３】
また、本発明の電子部品は、
本発明のフリップチップ実装用回路基板に半導体チップが搭載されたことを特徴とする。
【発明の効果】
【００１４】
本発明のフリップチップ実装用回路基板は、その接続部導体パターンの狭ピッチ化が進んで場合でも、接続部導体パターンに形成する接続パッド部の上面部と側面部を露出させ、一方接続パッド部以外の接続部導体パターンは、上面は露出させ側面部は被覆材料で被覆させるようにする。
【００１５】
こうしたフリップチップ実装用回路基板のパターンが形成されている接合領域にはんだペーストを印刷後、リフローしてはんだ溜り形成をおこなったとき、半導体素子などの電子部品の実装に十分なはんだ量をもったはんだ溜りが接続パッド部に形成され、フリップチップ実装が良好かつ効率よく行える。またこの回路基板に半導体チップの良好なフリップチップ実装がなされた電子部品を得ることはできるといった効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施の形態を、添付図を参照しつつ説明する。
【００１７】
（本発明の基本的な構成）
図１に、本発明の基本的な構成の模式的な斜視図を示す。図１（ａ）において、本発明のフリップチップ実装用回路基板１は、下層に絶縁基板２（この絶縁基板は、表面部が絶縁層となっているたとえばプリント回路基板などでも勿論良い。）を有し、その上の、上方と下方に図示されている積層膜３の間の露出領域である、フリップチップ接合が行われる接合領域４において、断面が略矩形の並列配列された接続部導体パターン５が形成されている。図示されているように、接続部導体パターン５の略中心の領域などに、半導体素子などの電極端子が接合される領域である接続パッド部６が、接続部導体パターン５内の所定長領域が画定されて形成される。この接続パッド部６は、断面が略矩形の導体の上面部と側面部とが露出している。接続パッド部６以外の接続部導体パターン５の断面が略矩形の導体は、上面部は露出しているが、側面部は被覆材料７で被覆されている。
【００１８】
こうすることで、接続パッド部６での実質表面積が、接続パッド部６以外の接続部導体パターン５の表面積に比べ大きくなる。たとえば、この様に作製された接続部導体パターン５表面全域を含む接合領域４に、はんだペーストを印刷し、リフロー処理することによって、図１（ｂ）に示すように、はんだ溜り８が、接続パッド部６の箇所に集中するように形成される。こうして、半導体素子などの電子部品の金などの電極端子をフリップチップ接合するのに好適な、はんだ溜り８が得られるフリップチップ実装用回路基板を得ることができる。
【００１９】
図２は、このようなフリップチップ実装用回路基板の、一本の接続部導体パターン５の構造を模式的に示したものである。図１と同様に、絶縁基板２上の、両端の積層膜３から露出している、断面が略矩形の接合部導体パターン５（幅；Ｗ２、露出部の長さ；Ｌ２）の、たとえば中心部などの所定領域に接合パッド部６（幅；Ｗ１、長さ；Ｌ１）が形成されており、接合パッド部６以外の接合部導体パターン５は、その側面部が被覆材料７で被覆されているようにする。
【００２０】
このとき、接合部導体パターン５の断面が略矩形パターンの高さ（側面部の高さ；ｔ）は接合パッド部６の断面が略矩形パターンの高さと同一でよい。また、接合部導体パターン５の幅Ｗ２と、接合部導体パターン５の幅Ｗ２は、同一（Ｗ２＝Ｗ１）でもよいし、そうでなくとも良い。接合部導体パターン５の露出部の長さＬ２は、フリップチップ実装における所定要件によって、設計される。また、この長さＬ１と、幅Ｗ１、高さｔおよび印刷されるはんだペーストの種類、量との関係で、良好なはんだ溜まりを形成可能な接合パッド部６の長さＬ１は設計される。
【００２１】
（第１の実施例）
図３〜図５の、作製工程を表す模式的な斜視図を用いて、本発明のフリップチップ実装用基回路板の第１の実施例を説明する。この図で示す領域は、たとえば、図１０（ａ）に示した、フリップチップ実装用回路基板が有する、４周辺にある接合領域の一部の典型的領域で、図１（ａ）に示された領域と同じ領域を示す斜視図である。
【００２２】
先ず、図３（ａ）に示すように、プリント基板などの絶縁基板９の表面上に、プリプレグパターン１０を形成する。これは、絶縁基板９の表面に、熱硬化性であるプリプレグシート（たとえば、品名ＰｒｅＭＸ３０２０、デュポンＭＲＣドライフィルム社製、厚さ２０μｍ）をラミネートし、このシートを、フォトリソグラフィー法を用いてパターニングし、次いで、加熱し硬化させる。こうして、たとえば、２０μｍ幅、２０μｍスペースの４０μｍピッチの、プリプレグパターン１０を形成する。このとき、図示する様に、プリプレグパターン１０を、所定の幅の空隙領域１１のギャップを設けて形成する。
【００２３】
次に、図３（ｂ）に示すように、この基板の表面全体にドライフィルムレジスト（たとえば、フォテックＨ−９６２０、日立化成工業社製）をラミネートし、乾燥（たとえば、８０℃、３０分）させ、ドライフィルムレジスト膜１２を形成する。
【００２４】
そして、図３（ｃ）に示すように、フォトリソグラフィー法により、プリプレグパターン１０と同一幅で、プリプレグパターン１０上と空隙領域１１内とに、連続するように、レジストパターン１３を形成する。
【００２５】
次いで，図４（ｄ）に示すように、基板表面に、無電解銅めっき膜１４を，例えば，０．１μｍの厚みで形成する。さらに，図４（e）に示すように電解銅めっき膜１５を例えば１０μｍの厚みで形成する。
【００２６】
そして、例えば０．１％水酸化ナトリウム水溶液に浸漬することにより、図４（ｆ）に示すように、フォトレジストパターン１３を除去することで、レジストパターン１３上の銅めっき層が除去され、基板上の電解銅めっき層１５，ならびに基板上とプリプレグ上の無電解銅めっき層１４が残る。
【００２７】
さらに，０．５ｍｏｌ／Ｌの過硫酸アンモニウム溶液を用いて，図４（ｇ）に示すように基板上とプリプレグ上の無電解銅メッキ層１４をエッチングして除去する。これにより，リフトオフ銅パターン１６とプリプレグパターン１０が交互に配置された交互パターン領域１７が形成される。ただし、各々の膜厚は、上記形成法から、同じ厚さ(側面部の高さは同じ)となっている。
【００２８】
こうして、交互パターン領域１７のリフトオフ銅パターン１６の上面部は露出され、側面部はプリプレグパターン１０によって、埋められて（すなわち、被覆されて）いる。一方、空隙領域にある空隙領域銅パターン１８は、上面部、側面部ともに露出している。
【００２９】
そして、図５（ｈ）に示すように、２つの交互パターン領域１７の各端部にソルダーレジスト層１９を積層する。これは、たとえば、ドライフィルムレジストシート（ＡＵＳ４１０、太陽インキ社製、厚み２０μｍ）をラミネートして形成する。このソルダーレジスト層１９の全体像については、図１０（ａ）の２つのソルダーレジスト１０３の領域（四角領域と額縁領域）のそれぞれの一部に相当することになる。
【００３０】
こうして本発明のフリップチップ実装用回路基板が完成し、エッチング銅パターン１８の領域が接続パッド部２０であり、交互パターン領域１７のソルダーレジスト１９で積層されない領域が、接続部導体パターンの側面被覆領域２１（言い換えれば、接続部導体パターンのうちで、接続パッド部２０以外の領域）となる。
【００３１】
（第２の実施例）
図６〜図８の、作製工程を表す模式的な斜視図を用いて、本発明のフリップチップ実装用回路基板の第２の実施例を説明する。この図で示す領域は、第１の実施例と同様に、たとえば、図１０（ａ）に示した、フリップチップ実装用基板が有する、４周辺にある接合領域の一部の典型的領域で、図１（ａ）に示された領域を示す斜視図である。
【００３２】
先ず、図６（ａ）に示すように、絶縁基板９の表面上に、無電解銅めっき層１４を形成する。
そして、図６（ｂ）に示すように、基板上にめっきレジスト（例えば、日立化成工業社製、フォテックＨ−９６２０、１９μｍ厚）をラミネート形成後、フォトリソグラフィー法を用いてパターニングし、たとえば、２０μｍ幅、２０μｍスペースの４０μｍピッチの、めっきレジストパターン２２を形成する。このとき、第１の実施例と同様に、図示する様に、めっきレジストパターン２２を、所定の幅の空隙領域１１のギャップを設けて形成する。
次に、図６（ｃ）に示すように、無電解銅めっき層１４上に、電解銅めっき層２３を例えば１０μｍの厚みに形成する。
そして、図７（ｄ）に示すように、例えば０．１％水酸化ナトリウム水溶液に浸漬することにより、めっきレジストパターン２２を除去することで、基板上の電解銅めっき層が残る結果、空隙領域１１に相当する、電解銅めっきべた形成領域２４と、電解銅めっき埋め込みパターン２５の領域とが形成される。そして電解銅めっき埋め込みパターン２５のパターン間には、下地の無電解銅めっき層１４が表出する。
【００３３】
そして、図７（ｅ）に示すように、銅エッチング液（たとえば、０．５ｍｏｌ／Ｌの過硫酸アンモニウム溶液）を用いて、下地の無電解銅めっき層１４を除去し、絶縁基板９の表面を表出させる。
【００３４】
次に、図７（ｆ）に示すように、基板表面全体に、ドライフィルムソルダーレジスト層２６を積層する。これは、たとえば、太陽インキ社製のドライフィルムシートをラミネートし、１５０℃、６０分間の加熱条件により硬化させる。
【００３５】
そして、この表面全体を、ベルトグラインダー（アミテックス社製）による湿式研磨法により平面研磨して、図８（ｇ）に示すように、電解銅めっきべた形成領域２４と電解銅めっき埋め込みパターン２５の上面部を露出させる。こうして、電解銅めっきべた形成領域２４と、電解銅めっき埋め込みパターン２５のパターン間にはドライフィルムソルダーレジスト層２６は挟まっている交互パターン領域１７が形成される。
【００３６】
次に、図８（ｈ）に示すように、電解銅めっきべた形成領域２４をフォトリソグラフィー法と銅のエッチング（たとえば、０．５ｍｏｌ／Ｌの過硫酸アンモニウム溶液を適用）によって、図示するようにエッチング電解銅パターン２７を形成する。このとき、エッチング電解銅パターン２７のパターン幅を電解銅めっき埋め込みパターン２５のそれと略同じ程度の、たとえば２０μｍ幅としているが、必ずしも同じである必要は無い。ただし、各々の膜厚は、上記形成法から、同じ厚さ(側面部の高さは同じ)となっている。
【００３７】
こうして、交互パターン領域１７の電解銅めっき埋め込みパターン２５の上面部は露出され、側面部はドライフィルムソルダーレジスト層２６によって、埋められて（すなわち、被覆されて）いる。一方、エッチング電解銅パターン２７は、上面部、側面部ともに露出している。
【００３８】
そして、図８（ｉ）に示すように、２つの交互パターン領域１７の各端部に、新たに、ソルダーレジスト層２８を積層する。これは、たとえば、太陽インキ社製のドライフィルムシートＡＵ−４１０をラミネートし、１５０℃、６０分の加熱条件に硬化させて形成する。このソルダーレジスト２８の全体像については、第１の実施例におけると同様に、図１０（ａ）の２つのソルダーレジスト１０３の領域（四角領域と額縁領域）のそれぞれの一部に相当することになる。
【００３９】
こうして本発明のフリップチップ実装用回路基板が完成し、第１の実施例の場合と同様に、この場合も、エッチング電解銅パターン２７の領域が接続パッド部２０であり、交互パターン領域１７のソルダーレジスト層２８で積層されない領域が、接続部導体パターンの側面被覆領域２１（言い換えれば、接続部導体パターンのうちで、接続パッド部２０以外の領域）となる。
【００４０】
（はんだ溜り形成実験）
上記の実施例で作製した、本発明のフリップチップ実装用回路基板を用いて、はんだ溜り形成実験を行った。
【００４１】
図９（ａ）に示すように、本発明のフリップチップ実装用回路基板である、絶縁基板２（９）上に形成された接続パッド部６（２０）と、その両側にある接続部導体パターン側面部被覆領域２１（接続部導体パターン５のうちで、接続パッド部６（２０）以外の領域）とを含んで、一部ソルダーレジスト層１９（２７）の領域にわたり、その表面に、はんだペースト層２９を形成する。はんだペーストは、例えば、平均粒径5μｍのＳｎ−３．５重量％Ａｇはんだ粒子（三井金属社製）を、最大粒径が４μｍ以下となるよう湿式分級した後に、フラックス（ＲＭ５３００、クックソンエレクトロニクス社製)を混合し、分級時に用いた溶剤（例えばエタノール）をロータリーエバポレータを用いて揮発させて、Ｓｎが７０重量％となるよう混合することにより作製する。
【００４２】
そして、図９（ｂ）に示すように、リフロー処理（２５０℃、３０秒）を行うことにより、溶融したはんだは、はんだの表面張力により、接続パッド部６（２０）上のはんだが最も厚くなるように、はんだ溜り８が形成される。
【００４３】
上記のような、本発明のフリップチップ実装用回路基板の構成を採用しない場合を検討する。図１を参照して、たとえば、接続部導体パターン５の両端部において、その側面部に形成された被覆材料７（第１の実施例ではプリプレグパターン１０、第２の実施例ではドライフィルムソルダーレジスト層２６）が無い場合、すなわち、接続部導体パターン５全体が接続パッド部６に相当する、側面部・上面部ともに露出する場合であるが、このとき、上記のように、接合領域全体にはんだペースト層２９を形成し、リフロー処理をすると、形成されるはんだ溜りは、一つの領域（たとえば、接続部導体パターン５の中央部などの所望領域）に集中しては形成されず、接続部導体パターン上の各所に形成されたり、また、異なる接続部導体パターン間で、その場所が一定しない。
【００４４】
逆に、接続部導体パターン５全長にわたって、その側面部が被覆された場合、つまり、接続パッド部がない場合であるが、同様に接合領域全体にはんだペースト層２９を形成し、リフロー処理をすると、はんだ溜りは、やはり接続部導体パターン上の各所に形成され、また、各パターンで場所が一定しない。かつ、基本的に半導体素子などの接合実施のためのはんだ量が不足する。
【００４５】
つまり、本発明の基板は、側面部と上面部が露出した接続パッド部を設け、かつそれ以外の場所の側面部は被覆されているので、はんだ溜りが集中する場所を設定することができ、かつ、リフロー処理ではんだ溜りに集まるはんだは、上面部のみならず側面部に付着するはんだペーストをも取り込む形となり、接合用はんだとして量的な面でも確保されることとなる。
【００４６】
さらに、図２を参照して、接合部導体パターンの幅Ｗ１と接合パッド部Ｗ２は同一とし、これを２０μｍ（Ｗ１＝Ｗ２＝２０μｍ）とし、かつ両領域の高さｔも同一とし、このｔを変化させて、本発明のフリップチップ実装用回路基板を、前述の実施例の方法により形成した。そして、形成された各フリップチップ実装用回路基板に対し、前述と同様に、はんだペーストを印刷し、これにリフロー処理を行い、形成されたはんだ溜りの形成状況を比較した。その結果を、表１に示す。
【００４７】
【表１】
2010147345.tif 000003
表１において、一番左の欄において幅Ｗ１は一定（Ｗ１＝Ｗ２＝２０μｍ）であり、二番目の欄で、高さｔを、２０μｍから１．６μｍまでの５段階に形成したことを示す。これにより、三番目の欄のｔ／Ｗで、「高さ」対「幅」の比（つまりアスペクト比に相当）を示し、四番目の欄で、はんだ溜りの形成状況を示す。ここでは、はんだ溜りの偏析（不特定位置へ偏在して析出すること）の有無で表現している。偏析が「有」の場合は、勿論、接合に適しない結果を表すこととなる。
【００４８】
この表１が示すように、幅が２０μｍｍのとき、高さｔが２０．０μｍ、１２．８μｍ、６．４μm、３．２μｍの場合には、はんだは接続パッド部６に集中し、また接続パッド部中心付近が最も厚くなるようにはんだ溜まり８を形成して集まった（図１参照）。これに対し、側面長さｔが１．６umの場合（ｔ／Ｗの比で、０．０８）には、溶融したはんだは接続パッド部６に集まらず、はんだ溜まりは接続部導体パターン上の不特定位置に偏在した。
【００４９】
つまり、略矩形パターンのパターン幅に比べてパターン高さ（膜厚）が一定程度より低く（薄く）なると側面部の面積が減少し、接続パッド部の上面部と側面部も含めたはんだ供給量が少なくなり、かつ接続パッド部へのはんだ集中効果も無くなってきて、その結果、はんだ溜まりは接続部導体パターン上の不特定位置に偏在するものと考えられる。この効果は、ｔ／Ｗの比で、ほぼ０．１より少なくなると、この偏在が顕著に現れることが解った。
【００５０】
一方、ｔ／Ｗの比をより大きくした場合について検討した。接続パッド部の幅寸法Ｗ１を２０μm、側面長さｔが２５μm（ｔ／Ｗの比で、１．２５）の寸法形状を有する接続部導体パターン作製を、本発明の第１および第２の実施例を用いて試みた。
【００５１】
すなわちリフトオフ法と無電解銅めっき層のエッチングによって、エッチング空隙領域銅パターン１８を形成する工程（図４（ｆ））、および、電解銅めっきべた形成領域２４をフォトリソグラフィー法と銅のエッチングによって、エッチング電解銅パターン２７を形成する工程（図８（ｉ））を用いて、それぞれ、接続パッド部形成を実施した。その結果、パターニングされた銅パターンの断面は、いずれも逆テーパー形状であり、頂上部の接続パッド部長さが２０μmであるのに対し、絶縁基板と接する底辺部の長さは、たとえば１２μm程度に減少していたものもあった。
【００５２】
つまり、一定程度以上のアスペクト比が大きいパターンを有する略断面が矩形の接続パッド部を形成しようとすると、逆テーパーの断面を有するようにならざるを得ない。これによって、エッチング液を除去する洗浄プロセス工程において，頂上部に比べ細くなった底辺部の一部が樹脂基板から剥離するといった現象が発生する。パターンの剥離に至らないまでも、このような逆テーパーを有する接続パッド部では、その側面部へのはんだペースト付着量が実質的に減少する現象や付着の偏在現象が発生し、はんだ量の増加量をこのパッド部の側面部に存在するはんだペーストで着実に確保するといった効果は大きく減じる。このことは、接合に必要なはんだ量が不足することにもつながり、好ましくないことは言うまでも無い。このような逆テーパー発生による、不適格な接合パッド部の発生は、実質的に、ｔ／Ｗの比で、ほぼ１．２を越えると生じるようになることが解った。
【００５３】
上記の実施例においては、接続部導体パターン５や導体パッド部６（図１参照）を、無電解銅めっきや電解銅めっきで形成したが、それに限らない。例えば、少なくとも銅（Ｃｕ）を含む材料を適用できる。また、被覆材料７として、プリプレグ材料やソルダーレジスト膜を用いたが、勿論、それらに限られず、たとえば、ポリイミドを初めとする各種樹脂も適用できる。そして、積層膜３として、ソルダーレジストを用いたが、それ以外に、たとえば、ポリイミドを初めとする各種樹脂も適用可能である。
【００５４】
また、以上の説明で明らかのように、本発明のフリップチップ実装用回路基板を用い、例えば、上記のような方法ではんだ溜りを形成して半導体チップを搭載することで、良好な実装特性を有する半導体チップがフリップチップ実装された電子部品を得ることが可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の基本的構成を説明する図（その１）
【図２】本発明の基本的構成を説明する図（その２）
【図３】本発明の第１の実施例を説明する図（その１）
【図４】本発明の第１の実施例を説明する図（その２）
【図５】本発明の第１の実施例を説明する図（その３）
【図６】本発明の第２の実施例を説明する図（その１）
【図７】本発明の第２の実施例を説明する図（その２）
【図８】本発明の第２の実施例を説明する図（その３）
【図９】本発明のフリップチップ実装用回路基板によるはんだ溜り形成を説明する図
【図１０】従来のフリップチップ実装用回路基板を説明する図（その１）
【図１１】従来のフリップチップ実装用回路基板を説明する図（その２）
【符号の説明】
【００５６】
１、１０１  フリップチップ実装用回路基板
２、９、１０２  絶縁基板
３  積層膜
４、１０４  接合領域
５、１０５  接続部導体パターン
６、２０、１０６  接続パッド部
７  被覆材料
８、１０８  はんだ溜り
１０  プリプレグパターン
１１  空隙領域
１２  ドライフィルムレジスト膜
１３  レジストパターン
１４  無電解銅めっき層
１５  電解銅めっき層
１６  リフトオフ銅パターン
１７  交互パターン領域
１８  空隙領域銅パターン
１９、２８、１０３  ソルダーレジスト層
２１  接続部導体パターン部の側面被覆領域
２２  めっきレジストパターン
２３  電解銅めっき層
２４  電解銅めっきべた形成領域
２５  電解銅めっきパターン形成領域
２６  ドライフィルムソルダーレジスト層
２７  エッチング電解銅パターン
２９  はんだペースト層
１０７  半導体素子端子電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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