(57)【要約】【課題】制御信号として使われる電源パルスの電圧降下を引き起こす恐れのない表示装置を提供する。【解決手段】電源パルス生成回路は、一対の電源線と、制御用スキャナに電源パルスを供給する出力端子ＶＤＤＷＳ２と、一方の電源線ＶＤＤＷＳと出力端子ＶＤＤＷＳ２との間に接続した第１トランジスタＴｒ１と、他方の電源線と出力端子ＶＤＤＷＳ２との間に接続した第２トランジスタＴｒ２及び第３トランジスタＴｒ３と、第１トランジスタＴｒ１をオフした後、第２トランジスタＴｒ２及び第３トランジスタＴｒ３をオンして電源パルスの波形に傾斜をつける制御部と、第１トランジスタＴｒ１をオフしてから第２トランジスタＴｒ２及び第３トランジスタＴｒ３をオンするまでに生じる出力端子ＶＤＤＷＳ２のフローティング時間を短縮する調整用のトランジスタＴｒ０とを含む。【選択図】図７
2010122604.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備え、
前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備え、
前記画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含み、
前記サンプリングトランジスタは、そのゲートが該走査線に接続し、そのソース／ドレインの一方が該信号線に接続し、他方が該ドライブトランジスタのゲートに接続し、
前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成し、
前記画素容量は、該ドライブトランジスタのゲートと該発光素子の間に接続しており、
前記駆動部は、該制御信号の波形の元になる電源パルスを生成して該スキャナに供給する電源パルス生成回路を含み、
前記スキャナは、順次該電源パルスからその波形を取り出し、該制御信号の波形として各走査線に供給し、その際前記スキャナが供給する制御信号は、該サンプリングトランジスタをオフする際の波形に傾斜をもち、
前記電源パルス生成回路は、一対の電源線と、該スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタと、
第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタをオンして電源パルスの波形に前記傾斜をつける制御部と、
第１トランジスタをオフしてから第２トランジスタ及び第３トランジスタをオンするまでに生じる該出力端子のフローティング時間を短縮する調整部とを含む
表示装置。
【請求項２】
前記調整部は、第１トランジスタをオン状態に置くオン電位が第１トランジスタのゲートから解除された後、第１トランジスタを強制的にオフ状態にするオフ電位を第１トランジスタのゲートに印加する請求項１記載の表示装置。
【請求項３】
前記制御部は、該制御信号に応じて該サンプリングトランジスタがオンする前に、第１トランジスタをオン状態に保持しているオン電位を第１トランジスタのゲートから解除する請求項２記載の表示装置。
【請求項４】
前記制御部は、該制御信号に応じて該サンプリングトランジスタがオンした後、第１トランジスタをオン状態に保持していたオン電位を第１トランジスタのゲートから解除する請求項２記載の表示装置。
【請求項５】
前記調整部は、第１トランジスタを強制的にオフ状態にするオフ電位をゲートに印加した後、該第２トランジスタ及び第３トランジスタがオンした後も該オフ電位を維持する請求項２記載の表示装置。
【請求項６】
情報を処理する本体部と、該本体部に入力する情報若しくは該本体部から出力された情報を表示する表示部とを含み、
前記表示部は、画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備え、
前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備え、
前記画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含み、
前記サンプリングトランジスタは、そのゲートが該走査線に接続し、そのソース／ドレインの一方が該信号線に接続し、他方が該ドライブトランジスタのゲートに接続し、
前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成し、
前記画素容量は、該ドライブトランジスタのゲートと該発光素子の間に接続しており、
前記駆動部は、該制御信号の波形の元になる電源パルスを生成して該スキャナに供給する電源パルス生成回路を含み、
前記スキャナは、順次該電源パルスからその波形を取り出し、該制御信号の波形として各走査線に供給し、その際前記スキャナが供給する制御信号は、該サンプリングトランジスタをオフする際の波形に傾斜をもち、
前記電源パルス生成回路は、一対の電源線と、該スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタと、
第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタをオンして電源パルスの波形に前記傾斜をつける制御部と、
第１トランジスタをオフしてから第２トランジスタ及び第３トランジスタをオンするまでに生じる該出力端子のフローティング時間を短縮する調整部とを含む
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動して画像を表示する表示装置に関する。またこのような表示装置をディスプレイに用いた電子機器に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【０００３】
有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし７に記載されている。
【特許文献１】特開２００３−２５５８５６公報
【特許文献２】特開２００３−２７１０９５公報
【特許文献３】特開２００４−１３３２４０公報
【特許文献４】特開２００４−０２９７９１公報
【特許文献５】特開２００４−０９３６８２公報
【特許文献６】特開２００７−３１０３１１公報
【特許文献７】特開２００８−００９１９８公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブマトリクス型の平面自発光装置は、基本的に画素アレイ部とこれを駆動する周辺の駆動部とからなる。画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備えている。周辺駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備えている。各画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含む。サンプリングトランジスタは、そのゲートが走査線に接続し、そのソース／ドレインの一方が信号線に接続し、他方がドライブトランジスタのゲートに接続している。ドライブトランジスタ及び発光素子は、電源ラインと接地ラインとの間で直列に接続して電流路を形成している。画素容量は、ドライブトランジスタのゲートと発光素子の間に接続している。
【０００５】
駆動部は、制御信号の波形の元になる電源パルスを生成してスキャナに供給する電源パルス生成回路を含んでいる。スキャナは、順次電源パルスからその波形を取り出し、制御信号の波形として各走査線に供給する。その際、スキャナが供給する制御信号は、サンプリングトランジスタをオフする立下り波形に傾斜を持つ。
【０００６】
サンプリングトランジスタは、スキャナから供給される制御信号に応じてオンし、信号線から映像信号をサンプリングして画素容量に書き込む。ドライブトランジスタは、画素容量に書き込まれた映像信号のレベルに応じて駆動電流を発光素子に流す。発光素子は、映像信号のレベルに応じた輝度で発光する。
【０００７】
従来の表示装置は、スキャナから供給される制御信号がサンプリングトランジスタのゲートに印加される。サンプリングトランジスタは、制御信号のパルス波形が立ち上がってから立ち下がるまでの間にオンし、映像信号をサンプリングして画素容量に書き込んでいる。特許文献７に記載された表示装置は、スキャナから供給される制御信号が、サンプリングトランジスタをオフする際の波形に傾斜を持っている。立ち下り波形に傾斜を持たせることで、サンプリングトランジスタがオンしている時間（即ち信号書き込み時間）に変化を付けることができる。映像信号のレベルが高い時は書き込み時間が短くなる一方、映像信号のレベルが低い時（低輝度の場合）信号書き込み時間が長くなる。このように、映像信号のレベルに応じて書き込み時間を調整することで、表示装置の画質を改善することができる。
【０００８】
従来の表示装置は、電源パルス生成回路を含んでおり、制御信号の波形の元になる電源パルスを生成してスキャナに供給する。その際、電源パルス生成回路は、立ち下がり波形に所望の傾斜を持たせた電源パルスを生成している。スキャナは、順次電源パルスから傾斜波形を取り出し、制御信号の立ち下がり波形として各走査線に供給している。
【０００９】
しかしながら、従来の表示装置の周辺駆動部は、電源パルス生成回路から出力された電源パルスをスキャナで抜き取り制御信号として走査線に供給する際、制御信号の電圧降下を引き起こす場合があった。この制御信号の電圧降下により、表示装置の画質が損なわれるという課題があった。
【課題を解決するための手段】
【００１０】
上述した従来の技術の課題に鑑み、本発明は制御信号の電圧降下を引き起こす恐れのない表示装置を提供することを目的とする。係る目的を達成するために以下の手段を講じた。即ち本発明に係る表示装置は、画素アレイ部とこれを駆動する駆動部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備え、前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備えている。前記画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含む。前記サンプリングトランジスタは、そのゲートが該走査線に接続し、そのソース／ドレインの一方が該信号線に接続し、他方が該ドライブトランジスタのゲートに接続している。前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成している。前記画素容量は、該ドライブトランジスタのゲートと該発光素子の間に接続している。前記駆動部は、該制御信号の波形の元になる電源パルスを生成して該スキャナに供給する電源パルス生成回路を含む。前記スキャナは、順次該電源パルスからその波形を取り出し、該制御信号の波形として各走査線に供給し、その際前記スキャナが供給する制御信号は、該サンプリングトランジスタをオフする際の波形に傾斜をもつ。前記電源パルス生成回路は、一対の電源線と、該スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタと、第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタをオンして電源パルスの波形に前記傾斜をつける制御部と、第１トランジスタをオフしてから第２トランジスタ及び第３トランジスタをオンするまでに生じる該出力端子のフローティング時間を短縮する調整部とを含む。
【００１１】
具体的には前記調整部は、第１トランジスタをオン状態に置くオン電位が第１トランジスタのゲートから解除された後、第１トランジスタを強制的にオフ状態にするオフ電位を第１トランジスタのゲートに印加する。一態様では前記制御部は、該制御信号に応じて該サンプリングトランジスタがオンする前に、第１トランジスタをオン状態に保持しているオン電位を第１トランジスタのゲートから解除する。他の態様では前記制御部は、該制御信号に応じて該サンプリングトランジスタがオンした後、第１トランジスタをオン状態に保持していたオン電位を第１トランジスタのゲートから解除する。好ましくは前記調整部は、第１トランジスタを強制的にオフ状態にするオフ電位をゲートに印加した後、該第２トランジスタ及び第３トランジスタがオンした後も該オフ電位を維持する。
【発明の効果】
【００１２】
電源パルス生成回路は、一対の電源線の一方と出力端子との間に接続した第１トランジスタと、一対の電源線の他方と出力端子との間に接続した第２、第３のトランジスタを備えている。電源パルス生成回路の制御部は、第１トランジスタをオフした後、第２及び第３トランジスタを順次オンして電源パルスの立ち下がり波形に所望の傾斜を付けている。その際、第１トランジスタをオフしてから第２及び第３トランジスタを順次オンするまでに生じる出力端子のフローティング時間を短縮するために調整部を備えている。この調整部を備えることで、フローティング時間を可能な限り短縮し、以って制御信号の電圧降下を防止している。制御信号の電圧降下を抑制することで、画質の劣化を防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る表示装置の全体構成を示すブロック図である。図示する様に本表示装置は、画素アレイ部１とこれを駆動する駆動部とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、両者が交差する部分に配された行列状の画素２と、画素２の各行に対応して配された給電線ＤＳとを備えている。駆動部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するライトスキャナ４と、この線順次走査に合わせて各給電線ＤＳに高電位と低電位で切換わる電源電圧を供給するドライブスキャナ５と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する水平セレクタ３とを備えている。
【００１４】
個々の画素２は、サンプリングトランジスタＴｒｓとドライブトランジスタＴｒｄと画素容量Ｃｓと発光素子ＥＬとで構成されている。個々の発光素子ＥＬはＲＧＢ三原色のいずれかの色で発光するようになっている。赤色発光素子を備えた画素と緑色発光素子を備えた画素と青色発光素子を備えた画素とで画素トリオを構成している。この画素トリオを画素アレイ部１上でマトリクス状に配列することによりカラー表示ができる。
【００１５】
図２は、図１に示した表示装置に含まれる画素２の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素２は、有機ＥＬデバイスなどで代表される発光素子ＥＬと、サンプリングトランジスタＴｒｓと、ドライブトランジスタＴｒｄと、画素容量Ｃｓとを含む。サンプリングトランジスタＴｒｓはそのゲートが対応する走査線ＷＳに接続し、そのソース及びドレインの一方が対応する信号線ＳＬに接続し、他方がドライブトランジスタＴｒｄのゲートＧに接続する。ドライブトランジスタＴｒｄは、そのソースＳが発光素子ＥＬに接続し、ドレインが対応する給電線ＤＳに接続している。発光素子ＥＬのカソードは接地電位Ｖｃａｔｈに接続している。なおこの接地配線は全ての画素２に対して共通に配線されている。画素容量Ｃｓは、ドライブトランジスタＴｒｄのソースＳとゲートＧとの間に接続している。
【００１６】
基本的に各画素２は、少なくともサンプリングトランジスタＴｒｓとドライブトランジスタＴｒｄと発光素子ＥＬと画素容量Ｃｓとを含む。サンプリングトランジスタＴｒｓは、その制御端（ゲート）が走査線ＷＳに接続し、その一対の電流端（ソース及びドレイン）が信号線ＳＬとドライブトランジスタＴｒｄの制御端との間に接続している。ドライブトランジスタＴｒｄは一対の電流端（ソース及びドレイン）の一方が発光素子ＥＬに接続し、他方が給電線ＤＳに接続している。画素容量Ｃｓは、ドライブトランジスタＴｒｄの制御端（ゲートＧ）とドライブトランジスタＴｒｄの一対の電流端（ソース及びドレイン）の片方（ソースＳ）との間に接続している。
【００１７】
図３は、図２に示した画素２の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線ＷＳの電位変化、給電線ＤＳの電位変化及び信号線ＳＬの電位変化を表してある。またこれらの電位変化と並行に、ドライブトランジスタＴｒｄのゲートＧ及びソースＳの変化も表してある。
【００１８】
このタイミングチャートは、画素２の動作の遷移に合わせて期間を（０）〜（７）まで便宜的に区切ってある。まず発光期間（０）では、給電線ＤＳが高電位Ｖｃｃｐにあり、ドライブトランジスタＴｒｄが駆動電流Ｉｄｓを発光素子ＥＬに供給している。駆動電流Ｉｄｓは高電位Ｖｃｃｐにある給電線ＤＳからドライブトランジスタＴｒｄを介して発光素子ＥＬを通り、共通接地配線Ｖｃａｔｈに流れ込んでいる。
【００１９】
続いて期間（１）に入ると、給電線ＤＳを高電位Ｖｃｃｐから低電位Ｖｉｎｉに切換える。これにより給電線ＤＳはＶｉｎｉまで放電され、さらにドライブトランジスタＴｒｄのソース電位はＶｉｎｉに近い電位まで遷移する。給電線ＤＳの配線容量が大きい場合は比較的早いタイミングで給電線ＤＳを高電位Ｖｃｃｐから低電位Ｖｉｎｉに切換えると良い。
【００２０】
次に期間（２）に進むと、走査線ＷＳを低レベルから高レベルに切換えることで、サンプリングトランジスタＴｒｓが導通状態になる。このとき信号線ＳＬは基準電位Ｖｏｆｓにある。よってドライブトランジスタＴｒｄのゲート電位は導通したサンプリングトランジスタＴｒｓを通じて信号線ＳＬの基準電位Ｖｏｆｓとなる。これと同時にドライブトランジスタＴｒｄのソース電位は即座に低電位Ｖｉｎｉに固定される。以上によりドライブトランジスタＴｒｄのソース電位が映像信号線ＳＬの基準電位Ｖｏｆｓより十分低い電位Ｖｉｎｉに初期化（リセット）される。具体的にはドライブトランジスタＴｒｄのゲート／ソース間電圧Ｖｇｓ（ゲート電位とソース電位の差）がドライブトランジスタＴｒｄの閾電圧Ｖｔｈより大きくなるように、給電線ＤＳの低電位Ｖｉｎｉを設定する。
【００２１】
以上の説明から明らかなように、期間（１）と期間（２）が閾電圧補正動作の準備過程となっている。即ちこの準備過程では、ドライブトランジスタＴｒｄのゲートＧである制御端を基準電位Ｖｏｆｓに保持する一方、ドライブトランジスタＴｒｄのソースＳとなる電流端の間のゲート／ソース間電圧Ｖｇｓを閾電圧Ｖｔｈより大きく設定して、ドライブトランジスタＴｒｄをオン状態にする。
【００２２】
次にＶｔｈキャンセル期間（３）に進むと、給電線ＤＳが低電位ｉｎｉから高電位Ｖｃｃｐに遷移し、ドライブトランジスタＴｒｄのソース電位が上昇を開始する。やがてドライブトランジスタＴｒｄのゲート／ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにしてドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧が画素容量Ｃｓに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら画素容量Ｃｓ側に流れ、発光素子ＥＬ側には流れないようにするため、発光素子ＥＬがカットオフとなるように共通接地配線Ｖｃａｔｈの電位を設定しておく。
【００２３】
以上の説明から明らかなように、このＶｔｈキャンセル期間（３）が閾電圧補正動作の通電過程となっている。この通電過程では、ゲートＧを基準電位Ｖｏｆｓに維持したままドライブトランジスタＴｒｄに通電しドライブトランジスタＴｒｄがカットオフしたときそのゲート／ソース間に現れる閾電圧相当の電圧を画素容量Ｃｓに保持する。
【００２４】
期間（４）に進むと、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒｓが一端オフ状態になる。このときドライブトランジスタＴｒｄのゲートＧはフローティングになるが、ゲート／ソース間電圧ＶｇｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに等しいためカットオフ状態であり、ドレイン電流Ｉｄｓは流れない。但しこれは理想状態であって、実際にはドライブトランジスタＴｒｄに電流リークがあるため、わずかではあるがドレイン電流Ｉｄｓが流れる。これによりドライブトランジスタＴｒｄのソース電位が変動し、これに伴ってフローティング状態にあるゲートＧの電位も変動する、いわゆるブートストラップ現象が生じる。
【００２５】
続いて期間（５）に進むと、信号線ＳＬの電位が基準電位Ｖｏｆｓからサンプリング電位（信号電位）Ｖｓｉｇに遷移する。これにより次のサンプリング動作及び移動度補正動作（信号書込み及び移動度μキャンセル）の準備が完了する。
【００２６】
信号書込み／移動度μキャンセル期間（６）に入ると、走査線ＷＳが高電位側に遷移してサンプリングトランジスタＴｒｓがオン状態となる。従ってドライブトランジスタＴｒｄのゲート電位は信号電位Ｖｓｉｇとなる。ここで発光素子ＥＬは始めカットオフ状態（ハイインピーダンス状態）にあるため、ドライブトランジスタＴｒｄのドレイン‐ソース間電流Ｉｄｓは発光素子容量に流れ込み、充電を開始する。したがってドライブトランジスタＴｒｄのソース電位は上昇を開始し、やがてドライブトランジスタＴｒｄのゲート／ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位Ｖｓｉｇのサンプリングと補正量ΔＶの調整が同時に行われる。Ｖｓｉｇが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｓｉｇを一定とした場合、ドライブトランジスタＴｒｄの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。
【００２７】
最後に発光期間（７）になると、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒｓはオフ状態となる。これによりドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。同時にドレイン電流Ｉｄｓが発光素子ＥＬを流れ始める。これにより発光素子ＥＬのアノード電位は駆動電流Ｉｄｓに応じて上昇する。発光素子ＥＬのアノード電位の上昇は、即ちドライブトランジスタＴｒｄのソース電位の上昇に他ならない。ドライブトランジスタＴｒｄのソース電位が上昇すると、画素容量Ｃｓのブートストラップ動作により、ドライブトランジスタＴｒｄのゲート電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間（７）中ドライブトランジスタＴｒｄのゲート／ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶで一定に保持される。
【００２８】
図４は、本発明に係る表示装置の周辺駆動部の回路構成を示す模式的なブロック図である。図示するように、表示装置は、基本的に画素アレイ部とこれを駆動する周辺の駆動部とからなる。前述したように画素アレイ部は、行状の走査線ＷＳと、列状の信号線ＳＬと、これらが交差する部分に配された行列状の画素２と、各画素２に給電する電源ラインＤＳ及び接地ラインＶｃａｔｈとを備えている。これに対し駆動部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するスキャナ４を備えている。
【００２９】
画素２の回路は、少なくとも発光素子ＥＬと、サンプリングトランジスタＴｒｓと、ドライブトランジスタＴｒｄと、画素容量Ｃｓとを含んでいる。サンプリングトランジスタＴｒｓは、そのゲートが走査線ＷＳに接続し、そのソース／ドレインの一方が信号線ＳＬに接続し、他方がドライブトランジスタＴｒｄのゲートに接続している。ドライブトランジスタＴｒｄ及び発光素子ＥＬは、電源ラインＤＳと接地ラインＶｃａｔｈとの間で直列に接続して電流路を形成している。画素容量Ｃｓは、ドライブトランジスタＴｒｄのゲートと発光素子ＥＬの間に接続している。
【００３０】
駆動部は、サンプリングトランジスタＴｒｓのゲートに印加する制御信号の波形の元になる電源パルスを生成してスキャナ４に供給する電源パルス生成回路（電源回路）７を含んでいる。スキャナ４は、順次電源パルスからその波形を取り出し、制御信号の波形として各走査線ＷＳに供給する。その際スキャナ４の回路が走査線ＷＳに供給する制御信号は、サンプリングトランジスタＴｒｓをオフする際の立ち下り波形に傾斜を持っている。
【００３１】
スキャナ４の回路は、各走査線ＷＳに対応して出力バッファを備えている。この出力バッファは互いに直列接続された前後２段のインバータからなる。前段のインバータは電源ラインＶＤＤＷＳと接地ラインＶｓｓとの間に接続している。図示しないが、スキャナ回路４はシフトレジスタを備えている。このシフトレジスタは走査線ＷＳの線順次走査に同期してシフトパルスＷＳＥＮを順次出力する。出力バッファの前段インバータはこのシフトパルスＷＳＥＮを反転して後段のインバータに供給する。後段インバータは電源回路７の出力端子ＶＤＤＷＳ２と接地ラインＶｓｓとの間に接続している。この後段インバータは前段インバータから入力される反転シフトパルスＷＳＥＮに応じて動作し、電源回路７の出力端子ＶＤＤＷＳ２から供給される電源パルスを抜き取り、制御信号パルスとして各走査線ＷＳに供給する。
【００３２】
電源回路７は、立ち下がりに傾斜を持った電源パルスを出力端子ＶＤＤＷＳ２に出力する。スキャナ回路４は電源回路７から供給される電源パルスの傾斜を持った立ち下がり波形を取り出し、制御信号の立ち下がり波形としてサンプリングトランジスタＴｒｓのゲートに印加する。
【００３３】
画素回路２に含まれるサンプリングトランジスタＴｒｓは、走査線ＷＳに印加される制御信号に応じてオンし、信号線ＳＬから映像信号の信号電位Ｖｓｉｇをサンプリングし、これを画素容量Ｃｓに書き込む。ドライブトランジスタＴｒｄは画素容量Ｃｓに書き込まれた信号電位Ｖｓｉｇに応じて駆動電流を発光素子ＥＬに流す。発光素子ＥＬは信号電位Ｖｓｉｇに応じた輝度で発光する。
【００３４】
サンプリングトランジスタＴｒｓのゲートに印加される制御信号のパルスは、立ち上がりが急峻で且つ立ち下がりに傾斜を持たせた波形となっている。サンプリングトランジスタＴｒｓは制御信号の立ち上がり波形に応じてオンし、立ち下がり波形に応じてオフする。サンプリングトランジスタＴｒｓはオンしてからオフするまでの時間に、信号電位Ｖｓｉｇをサンプリングして画素容量Ｃｓに書き込む。制御信号の立ち下がり波形に傾斜を付けたため、サンプリングトランジスタＴｒｓがオフするタイミングは、信号電位Ｖｓｉｇに依存することになる。信号電位Ｖｓｉｇが比較的高い場合（高輝度の場合）サンプリングトラジスタＴｒｓは比較的速くオフする一方、信号電位Ｖｓｉｇが低レベルの時（低輝度の場合）オフタイミングは後方にシフトする。これにより、信号電位Ｖｓｉｇに応じて書き込み時間を調整することができる。Ｖｓｉｇが高い時書き込み時間は短くなる一方、Ｖｓｉｇが低くなると書き込み時間が長くなる。このようにＶｓｉｇのレベルに応じて書き込み時間を調整することで、画質を改善することができる。
【００３５】
図５は、図４に示した電源パルス生成回路（電源回路）７の基本的な構成を示す回路図である。図示するように、電源回路７は一対の電源線（ＶＤＤＷＳと接地ライン）と、スキャナに電源パルスを供給する出力端子ＶＤＤＷＳ２と、一方の電源線ＶＤＤＷＳと出力端子ＶＤＤＷＳ２との間に接続した第１トランジスタＴｒ１と、他方の電源線（接地ライン）と出力端子ＶＤＤＷＳ２との間に接続した第２トランジスタＴｒ２及び第３トランジスタＴｒ３を含んでいる。更に電源回路７は、図示しないが制御部を備えており、タイミングパルスＤＣＰ１，ＤＣＰ２，ＤＣＰ３を供給している。制御部はタイミングパルスＤＣＰ１で第１トランジスタＴｒ１をオフした後、タイミングパルスＤＣＰ２，ＤＣＰ３で第２トランジスタＴｒ２，第３トランジスタＴｒ３を順次オンして電源パルスの波形に前述した傾斜を付けている。
【００３６】
第１トランジスタＴｒ１のゲートＡと、電源線ＶＤＤＷＳとの間には、時定数調整用の容量Ｃ１及び抵抗Ｒ１が並列に接続されている。また、Ａ点と接地ラインの間には第１トランジスタＴｒ１のゲート電位制御用のトランジスタＴｒａが接続している。このトランジスタＴｒａのゲートには前述したタイミングパルスＤＣＰ１が制御部（図示せず）から供給されている。
【００３７】
図６は、図５に示した電源回路の動作説明に供するタイミングチャートである。電源回路の制御部から出力されるタイミングパルスＤＣＰ１，ＤＣＰ２，ＤＣＰ３を表してある。これと併せて電源回路の出力端子ＶＤＤＷＳ２の電位変動と第１トランジスタのゲートＡの電位変動を表している。更に線順次走査の基本となるシフトパルスＷＳＥＮも時間基準として表してある。前述したＤＣＰ１，ＤＣＰ２，ＤＣＰ３はＷＳＥＮに同期して制御部から出力される。加えて最終的に走査線ＷＳに出力される制御信号波形も表してある。この制御信号波形は、シフトパルスＷＳＥＮによって出力端子ＶＤＤＷＳ２に表れるパルス波形を切り取ったものである。
【００３８】
まずタイミングパルスＤＣＰ１を立ち下げる。これによりトランジスタＴｒａがオフし、ゲートＡの電位は抵抗Ｒ１を介してＶＤＤＷＳ側に引かれていく。ＤＣＰ１が立ち下がった後ゲートＡの電位は抵抗Ｒ１を通して上昇し、トランジスタＴｒ１の閾電圧ＶｔｈＴｒ１を超えたところで第１トランジスタＴｒ１はオフする。この結果出力端子ＶＤＤＷＳ２はフローティング状態となる。なおタイミングパルスＤＣＰ１が立ち下がってから第１トランジスタＴｒ１がカットオフするまでの時間はＲ１及びＣ１で決まる時定数に依存しているため、ある程度の時間がかかる。
【００３９】
この後タイミングパルスＤＣＰ２に応じて第２トランジスタＴｒ２がオンし、出力端子ＶＤＤＷＳ２の電位がローレベル側に引き込まれる。タイミングパルスＤＣＰ２が解除されて第２トランジスタＴｒ２がオフした後直ちにタイミングパルスＤＣＰ３に応じて第３トランジスタＴｒ３がオンする。これにより出力端子ＶＤＤＷＳ２の電位は更にローレベルに引き込まれる。これにより、電源パルスの立ち下がり波形に２段階で所望の傾斜を付けることが可能である。第２トランジスタＴｒ２のオン抵抗を第３トランジスタのオン抵抗よりも低くすることで、初めに傾斜が急でその後傾斜が緩くなる波形を作ることができる。
【００４０】
第１トランジスタＴｒ１がオフしてから第２トランジスタＴｒ２がＤＣＰ２に応じてオンするまでの間、Ｔｒ１とＴｒ２は共にオフしているので、出力端子ＶＤＤＷＳ２はフローティング電位となる。図6のタイミングチャートでは、ＶＤＤＷＳ２がフローティング電位になる期間を、ｔｆで表してある。このフローティング期間ｔｆの間にシフトパルスＷＳＥＮが立ち上がると、ＶＤＤＷＳ２の電圧降下（ΔＶＤＤＷＳ２）を引き起こす場合がある。またこの電圧降下は走査線ＷＳの負荷によって異なる。走査線ＷＳの負荷は信号線ＳＬ側から入力される映像信号により変動する。つまり、映像信号によってＷＳ負荷は変動し、これによりＶＤＤＷＳ２電圧が変化するため、画面にウィンドウを表示した場合などクロストーク（スジ状に見える輝度ムラ）が発生する恐れがある。
【００４１】
図５に示した電源回路において問題となるフローティング期間ｔｆを削減するためには、ＤＣＰ１の立ち下がりタイミングを後方にシフトすることが考えられる。しかしながらＤＣＰ１の立ち下がりタイミングを後方シフトすると第１トランジスタＴｒ１と第２トランジスタＴｒ２が同時にオンして貫通電流が流れる恐れがある。またＤＣＰ２で決められる電源パルスの立ち上がり波形の形状が乱れたりして、画面にスジやムラなどが表れる恐れがある。
【００４２】
またＤＣＰ１が立ち下がってから実際に第１トランジスタＴｒ１がカットオフするまでの時間を短縮するためＲ１やＣ１を削減すると、ＤＣＰ２以降のパルスが印加され第２トランジスタＴｒ２がオンした際に、第１トランジスタＴｒ１の寄生容量によってゲートＡの電位が変動し、第１トランジスタＴｒ１がオンになり、電源パルスの立ち下がり波形が乱れ画面にスジやムラなどが表れる恐れがある。
【００４３】
上述した弊害を生じることなくフローティング期間ｔｆを短縮化するために、本発明では図５の電源回路の基本構成を改良して、図７の電源回路構成を得ている。図7に示すように、本発明に係る電源回路は、図５に示した基本構成に加え、第１トランジスタＴｒ１をオフしてから第２トランジスタＴｒ２及び第３トランジスタＴｒ３を順次オンするまでに生じる出力端子ＶＤＤＷＳ２のフローティング時間ｔｆを短縮する調整部を含んでいる。この調整部は、トランジスタＴｒ０とＴｒｂで構成されている。トランジスタＴｒ０は電源線ＶＤＤＷＳと接地との間に接続されている。トランジスタＴｒ０のゲートには制御部からタイミングパルスＤＣＰ０が印加される。トランジスタＴｒｂはＶＤＤＷＳと第１トランジスタＴｒ１のゲートＡとの間に接続されている。トランジスタＴｒｂのゲートにはトランジスタＴｒ０のドレインが接続している。トランジスタＴｒ０は第１トランジスタＴｒ１のゲートＡを電源電位ＶＤＤＷＳに固定するために追加されている。なお図５に示した基本回路でゲートＡに接続していた容量Ｃ１は、時定数削減のため図７の回路では廃止している。
【００４４】
図７に示した電源回路の特徴は、第１トランジスタＴｒ１のゲートＡを電源電位ＶＤＤＷＳに上げるため、タイミングパルスＤＣＰ０を追加したことである。ＤＣＰ０を印加するとゲートＡはすばやくＶＤＤＷＳ電位となるため、第１トランジスタＴｒ１をカットオフさせることができ、この結果フローティング期間ｔｆを短くできる。よってクロストークの発生原因となるＶＤＤＷＳ２の電圧降下を抑制することできる。
【００４５】
図８は図７に示した電源回路の動作説明に供するタイミングチャートである。理解を容易にするため、図６に示した先のタイミングチャートと同様の表記を採用している。異なる点は、制御部から供給されるタイミングパルスＤＣＰ１，ＤＣＰ２，ＤＣＰ３に加え、更にＤＣＰ０が制御部から供給されていることである。ＤＣＰ０はＤＣＰ１が立ち下がった後、ＤＣＰ２が供給されるまでの間に、トランジスタＴｒ０のゲートに印加される。
【００４６】
タイミングチャートに示すように、まずＤＣＰ１を立ち下げて第１トランジスタＴｒ１をオフ状態にもっていく。この時、第１トランジスタＴｒ１のゲートＡの電位は抵抗Ｒ１とＴｒ１の寄生容量で決まる時定数で上昇していく。ＤＣＰ１を立ち下げた後ＤＣＰ０をトランジスタＴｒ０のゲートに供給することで、第１トランジスタＴｒ１のゲートＡの電位を急速且つ確実にＶＤＤＷＳ側に固定し、Ｔｒ１をカットオフさせることができる。その後ＤＣＰ２を第２トランジスタＴｒ２のゲートに印加して、電源パルスの立ち下がり波形の形成に進む。このようにＤＣＰ０を介在させることで、ＤＣＰ１の立ち下がりからＤＣＰ２の立ち上がりまでの時間を短くでき、出力端子ＶＤＤＷＳ２のフローティング期間ｔｆを最小にできる。これによりＶＤＤＷＳ２の電圧降下（ΔＶＤＤＷＳ２）を大幅に抑制でき、クロストークを防ぐことが可能である。
【００４７】
なお図８の動作シーケンスでは、第１トランジスタＴｒ１をオン状態に置くオン電位が第１トランジスタＴｒ１のゲートＡから解除された後（即ちＤＣＰ１が立ち下がった後）、第１トランジスタＴｒ１を強制的にオフ状態にする電位を第１トランジスタＴｒ１のゲートＡに印加している。この第１トランジスタＴｒ１を強制的にオフ状態にするオフ電位は、図８のタイミングチャートに示すようにＤＣＰ０に応じてＴｒ１のゲートＡに印加されている。本実施形態では、制御部はサンプリングトランジスタがオンする前に（即ちシフトパルスＷＳＥＮが立ち上がる前に）、第１トランジスタＴｒ１をオン状態に保持しているオン電位を第１トランジスタＴｒ１のゲートＡから解除している。換言すると、ＷＳＥＮが立ち上がる前にＤＣＰ１を立ち下げている。
【００４８】
図９は、図８に示したタイミングチャートの変形例である。図８と異なる点は、シフトパルスＷＳＥＮが立ち上がった後に、ＤＣＰ１を立ち下げていることである。換言するとサンプリングトランジスタがオンした後、第１トランジスタＴｒ１をオン状態に保持していたオン電位を第１トランジスタＴｒ１のゲートＡから解除している。このようにすることでＶＤＤＷＳ２の電位が更にＷＳＥＮのレベル切り替えで影響を受けにくくしている。
図１０は、図８に示したタイミングチャートの別の変形例である。図８のタイミングチャートでは、ＤＣＰ２に応じて、第２トランジスタＴｒ２がオンした後、ＤＣＰ３に応じて第３トランジスタＴｒ３がオンしている。このとき第２トランジスタＴｒ２はオフする。これに対し図１０に示したタイミングチャートでは、ＤＣＰ２及びＤＣＰ３が同時に立ち上がり、第２トランジスタＴｒ２及び第３トランジスタＴｒ３が同時にオンする。これにより出力端子ＶＤＤＷＳ２の電位は急激に低下する。その後ＤＣＰ２のみが立ち下がり、第２トランジスタＴｒ２がオフする一方ＤＣＰ３は引き続きハイレベルにあり第３トランジスタＴｒ３はオンしている。この結果ＶＤＤＷＳ２の電位低下は緩やかになる。このようにして最初は急峻でその後なだらかに立ち下がる波形が得られる。
【００４９】
図１１は、図１０に示したタイミングチャートの変形例である。図１０に示したタイミングチャートでは、ＷＳＥＮが立ち上がる前に、ＤＣＰ１が立ち下がっている。これに対し、図１１に示した実施例では、ＷＳＥＮが立ち上がった後、ＤＣＰ１を立ち下げている。図示するように電源フローティング期間ｔｆはＤＣＰ１が立ち下がってからＤＣＰ２が立ち上がるまでの間である。この間にＷＳＥＮは変動しないため、ＶＤＤＷＳ２の電位が変動する恐れが一層少なくなる。
【００５０】
図１２は、図７に示した本発明に係る電源回路の動作説明に供するタイミングチャートである。基本的には、図８に示したタイミングチャートと同じである。本タイミングチャートは、図７に示した電源回路の改良すべき点を表している。タイミングパルスＤＰＣ１がハイレベルにあるとき、第１トランジスタＴｒ１はオン状態にある。ＤＣＰ１をローレベルに切り替えることで、第１トランジスタＴｒ１はオフ状態に移行する。基本的にＤＣＰ１がローレベルにある間、第１トランジスタＴｒ１のゲートＡの電位は閾電圧ＶｔｈＴｒ１よりも上にあり、Ｐチャネル型の第１トランジスタＴｒ１はオフ状態となる。
【００５１】
しかしながら、図７に示した電源回路は、タイミングパルスＤＣＰ２及びＤＣＰ３が印加されると、容量カップリングの影響を受けて、第１トランジスタＴｒ１のゲートＡの電位が一瞬低下する。これによりゲートＡの電位がＶｔｈＴｒ１を下回り、第１トランジスタＴｒ１がオンしてしまう。Ｔｒ１がオンすることで、出力端子ＶＤＤＷＳ２に表れる傾斜波形にノイズが乗る場合がある。このノイズにより画面のユニフォミティが損なわれる恐れがある。
【００５２】
図１３は、図１２のタイミングチャートに示した問題点に対処した第2実施形態を表している。図１２に示した実施例ではＤＣＰ１が立ち下がった後、ＤＣＰ０を出力しているが、これはＤＣＰ２及びＤＣＰ３を出力する前に解除している。一方図１３のタイミングチャートでは、ＤＣＰ０をローレベルからハイレベルに立ち上げた後、これを維持している。つまり第１トランジスタＴｒ１のゲートＡの電位をＶＤＤＷＳ側に固定した状態で、ＤＣＰ２及びＤＣＰ３を印加する。ＤＣＰ２及びＤＣＰ３の印加によりカップリングが第１トランジスタＴｒ１のゲートＡに入るが、ゲートＡはＶＤＤＷＳと近い側に固定されているため、ゲートＡの電位がＶｔｈＴｒ１を下回る恐れがなくなる。よってＤＣＰ２及びＤＣＰ３が印加された時Ｔｒ１はオンにならないため、ＶＤＤＷＳ２の出力波形にノイズが乗ることがない。このように本実施形態はＤＣＰ０をハイレベルに維持して第１トランジスタＴｒ１のゲートＡの電位をホールドし、安定して駆動できる。その反面、ＤＣＰ１をローレベルからハイレベルに戻して第１トランジスタＴｒ１をオン状態とするとき、ある程度時間が掛かるため、出力ＶＤＤＷＳ２を電源電位ＶＤＤＷＳに戻すまでに時間が多く必要になる。以上のように本実施形態では、第１トランジスタＴｒ１を強制的にオフ状態にするオフ電位をゲートＡに印加した後、第２トランジスタＴｒ２及び第３トランジスタＴｒ３がオンした後もオフ電位を維持している。換言すると、ＤＣＰ１が立ち下がった後ＤＣＰ０を立ち上げ、その後ＤＣＰ２及びＤＣＰ３が立ち上がった後もＤＣＰ０のハイレベルを維持している。
【００５３】
図１４は、図１３に示したタイミングチャートの変形例である。図１３のタイミングチャートでは、ＷＳＥＮの立ち上がる前にＤＣＰ１を立ち下げている。これに対し本実施例では、ＷＳＥＮが立ち上がった後、ＤＣＰ１を立ち下げている。
図１５は、図８に示した本発明に係る電源回路の回路定数の一例を表している。図８に示す電源回路が所定の動作シーケンスに従って電源パルスを生成するために、回路に含まれる各抵抗素子の抵抗値を適切に設定する必要がある。抵抗値の設定例を図１５が表している。
【００５４】
図１６は、本発明に係る電源回路の他の実施形態を示す回路ブロック図である。図７に示した先の実施形態と異なる点は、電源パルスの立ち下がり波形に傾斜をつけるためのトランジスタが、第２トランジスタＴｒ２，第３トランジスタＴｒ３及び第４トランジスタＴｒ４と一つ増えていることである。図８の電源回路は２個のトランジスタＴｒ２，Ｔｒ３で立ち上がり波形を２段階で形成している。これに対し、図１６に示した実施形態では３個のトランジスタＴｒ２，Ｔｒ３，Ｔｒ４を用いることで、立ち下がり波形を３段階で調整している。
【００５５】
引き続き図１７乃至図２０を参照して、図４に示した表示装置の信号書き込み動作を詳細に説明する。図１７は、信号書き込み期間における画素２の状態を示す回路図である。本画素回路は信号書き込み期間で同時にドライブトランジスタＴｒｄの移動度補正動作も行っている。よって、信号書き込み期間は移動度補正期間と呼ぶ場合がある。図示するように、移動度補正期間では、サンプリングトランジスタＴｒｓがオンしている。この状態でドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｏｆｓ−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。Ｖｏｆｓ−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。
【００５６】
図１８はドライブトランジスタの特性をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。図１８のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。
【００５７】
そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１８のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
【００５８】
ところで最適な移動度補正時間ｔは画素の輝度レベル（映像信号の信号電位Ｖｓｉｇ）によって異なる傾向がある。この点につき、図１９を参照して説明する。図１９のグラフは、横軸に移動度補正時間ｔをとり、縦軸に輝度（信号電位）をとってある。高輝度（ホワイト階調）の場合、移動度大のドライブトランジスタと移動度小のドライブトランジスタとで、移動度補正時間をｔ１に取った時、ちょうど輝度レベルが等しくなる。すなわち入力信号電位がホワイト階調の時は、移動度補正時間ｔ１が最適補正時間となる。一方信号電位が中間輝度（グレー階調）の時、移動度補正時間ｔ１では移動度大のトランジスタと移動度小のトランジスタで輝度に差があり、完全な補正はできない。ｔ１より長い補正時間ｔ２を確保すると、ちょうど移動度大と移動度小のトランジスタで輝度が同レベルとなる。したがって信号電位がグレー階調のとき、最適補正時間ｔ２はホワイト階調の時の最適補正時間ｔ１よりも長くなる。
【００５９】
仮に輝度レベルによらず移動度補正時間ｔを固定すると、全階調で完全に移動度補正を行うことができなくなり、スジムラが生じる。たとえば移動度補正時間ｔを白階調の最適補正期間ｔ１にあわせると、入力映像信号がグレー階調の時スジが画面に残る。逆にグレー階調の最適補正期間ｔ２に固定すると、映像信号が白階調のとき画面にスジムラが現れる。すなわち移動度補正時間ｔを固定すると、白からグレー階調まですべての階調に渡って移動度ばらつきを同時に補正することはできない。
【００６０】
そこで本発明は入力映像信号のレベルに応じて移動度補正期間を最適に自動調整可能にしている。この点につき、図２０を参照して詳細に説明する。図２０は制御信号ＷＳの立下り波形を示している。この制御信号ＷＳはサンプリングトランジスタＴｒｓのゲートに印加される。前述したように本実施形態ではサンプリングトランジスタＴｒｓがＮチャネル型なので、制御信号ＷＳが立下がった時点でサンプリングトランジスタＴｒｓがオフし移動度補正期間が終わる。
【００６１】
本発明の特徴事項として制御信号ＷＳの波形をオフする際に、最初適当な電位まで急峻に波形を落とし、そこから最終電位までなまらせてパルスを落としている。これにより所望の電位で決まる階調を境として二以上の移動度補正期間を設けることができる。説明の都合上、急峻に落とした最初の電圧を１ｓｔ電圧、なまらせて落とした最終電位を２ｎｄ電圧と呼ぶことにする。ここでモデルとして、制御信号ＷＳの波形を、１ｓｔ電圧＝８Ｖ、２ｎｄ電圧＝４Ｖとして動作を考える。またサンプリングトランジスタＴｒｓの閾電圧をＶｔｈ（Ｔｒｓ）＝２Ｖとする。
【００６２】
白階調Ｖｓｉｇ１＝８Ｖを書き込んだ場合、サンプリングトランジスタＴｒｓは制御信号ＷＳがＶｓｉｇ１＋Ｖｔｈ（Ｔｒｓ）＝１０Ｖまで下がった時点でカットオフする。即ちサンプリングトランジスタＴｒｓのソースに対して信号線からＶｓｉｇ＝８Ｖが印加されたとき、サンプリングトランジスタＴｒｓのゲート電位がソース電位より閾電圧２Ｖだけ高いところで、サンプリングトランジスタＴｒｓはカットオフする。このようにして白階調の場合、制御信号ＷＳオンタイミングから制御信号ＷＳが１ｓｔ電圧まで急峻に立ち下がるまでのポイントまでで、移動度補正期間ｔ１が決まる。
【００６３】
一方グレー階調Ｖｓｉｇ２＝４Ｖを書き込んだ場合、サンプリングトランジスタＴｒｓのカットオフ電圧はＶｓｉｇ２＋Ｖｔｈ（Ｔｒｓ）＝６Ｖとなる。制御信号ＷＳがカットオフ電圧の６Ｖまで下がる時点は後方にシフトする。グレー階調の場合、制御信号ＷＳのオンタイミングから、ＷＳ波形オフの１ｓｔ電圧から２ｎｄ電圧までの間のなまらせているポイントで補正時間ｔ２が決まる。すなわち白階調の時の補正時間ｔ１よりもグレー階調の時の補正期間ｔ２は長く取れることになる。
【００６４】
さらに低階調、たとえばＶｓｉｇ＝３Ｖとしたとき、同様にサンプリングトランジスタＴｒｓのカットオフ電圧は５Ｖとなり、波形がなまっているためカットオフタイミングはさらに後方にずれ、移動度補正時間が長くなる。このように低階調になるほど移動度補正時間ｔをより長く取ることができる駆動方式である。
【００６５】
このように白階調の最適補正時間ｔ１に合わせて制御信号ＷＳオンから制御信号ＷＳオフの最初の急峻に１ｓｔ電圧に落とすまでの時間を設定し、もって白階調の補正時間を最適化している。白階調で確実に急峻なポイントでサンプリングトランジスタＴｒｓがカットオフするようにその閾電圧Ｖｔｈ（Ｔｒｓ）を考慮して、１ｓｔ電圧を設定すればよい。また、低階調に関しては各階調で最適な補正時間ｔ２を見つけ出し、それに合わせて２ｎｄ電圧を設定するとともに制御信号ＷＳの立下り波形のなまり具合を決めることで、対応できる。このようにして高階調から低階調までそれぞれのレベルに合った最適補正時間ｔを自動的に調整し、これにより移動度のばらつきをキャンセルすることで全階調においてスジムラをなくすことが可能になる。
【００６６】
本発明にかかる表示装置は、図２１に示すような薄膜デバイス構成を有する。図２１はＴＦＴ部分がＢｏｔｔｏｍゲート構造（ゲート電極がチャネルＰＳ層に対して下にある）であるが、この他にＴＦＴ部分に関してはＳａｎｄｗｉｃｈゲート構造（チャネルＰＳ層を上下のゲート電極ではさむ）、Ｔｏｐゲート構造（ゲート電極がチャネルＰＳ層に対して上にある）のようなバリエーションがある。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスタ部（図では１個のＴＦＴを例示）、画素容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスタ部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【００６７】
本発明にかかる表示装置は、図２２に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００６８】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した駆動信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。これらの電子機器は、基本的な構成として情報を処理する本体部と、本体部に入力する情報若しくは本体部から出力された情報を表示する表示部とを含む。
【００６９】
図２３は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００７０】
図２４は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００７１】
図２５は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００７２】
図２６は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００７３】
図２７は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００７４】
【図１】本発明にかかる表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置に組み込まれる画素の構成を示す回路図である。
【図３】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図４】本発明に係る表示装置の駆動部の構成を示すブロック図である。
【図５】駆動部に含まれる電源回路の基本的な構成を示す回路図である。
【図６】図５に示した電源回路の動作説明に供するタイミングチャートである。
【図７】本発明に係る電源回路の構成を示す回路図である。
【図８】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図９】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図１０】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図１１】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図１２】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図１３】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図１４】図７に示した電源回路の動作説明に供するタイミングチャートである。
【図１５】図７に示した電源回路の具体的な構成を示す回路図である。
【図１６】本発明に係る電源回路の他の実施形態を示す回路図である。
【図１７】本発明に係る表示装置の動作説明に供する模式的な回路図である。
【図１８】本発明に係る表示装置の動作説明に供するグラフである。
【図１９】本発明に係る表示装置の動作説明に供するグラフである。
【図２０】本発明に係る表示装置の動作説明に供する波形図である。
【図２１】本発明にかかる表示装置のデバイス構成を示す断面図である。
【図２２】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図２３】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図２４】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図２５】本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図２６】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図２７】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【００７５】
１：画素アレイ部  ２：画素  ３：水平セレクタ  ４：ライトスキャナ  ５：ドライブスキャナ  ７：電源回路  Ｔｒｓ：サンプリングトランジスタ  Ｔｒｄ：ドライブトランジスタ  Ｔｒ０：調整用トランジスタ  Ｔｒ１：第１トランジスタ  Ｔｒ２：第２トランジスタ  Ｔｒ３：第３トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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