(57)【要約】【課題】従来の電圧モードＤＡＣよりも、線形性が改善され、スイッチエリアの全体が小さく、そして寄生電気抵抗に鈍感なデジタル／アナログ変換器(ＤＡＣ)を提供する。【解決手段】デジタル／アナログ変換器(ＤＡＣ)は、それぞれハイ基準電圧またはロー基準電圧のそれぞれに結合された第１入力をそれぞれ有するオペアンプ対を具備する。前記ＤＡＣは、複数のスイッチ制御されるセルを具備し、それぞれ、抵抗器および２つのフォース/センススイッチ対を具備する。それぞれのセル内において、４つの全てのスイッチは、抵抗器と結合されている。第１フォーススイッチは、第１オペアンプの出力と結合されるとともに、結合されているセンススイッチは、第１オペアンプの反転入力に結合されている。第２フォーススイッチは、第２オペアンプの出力に結合されるとともに、結合されているセンススイッチは、第２オペアンプの反転入力に結合されている。【選択図】図１
2010288247.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが電源電圧に結合された第１入力をそれぞれ備えるオペアンプ対と、スイッチ制御される複数のセルと、を備えるデジタル／アナログ変換器(ＤＡＣ)であって、
それぞれのセルは、
抵抗器と、
互いに直列に結合されるとともに制御信号の第１状態に応じて伝導性を帯びる第１フォース／センススイッチ対，前記抵抗器に結合されている第１スイッチ対の中間ノード，第１アンプの出力と結合された第１対のフォーススイッチ，および第１オペアンプの第２入力と結合された第１対のセンススイッチと、
互いに直列に結合されるとともに制御信号の第２状態に応じて伝導性を帯びる第２フォース／センススイッチ対，第１スイッチ対の中間ノードと結合された第２スイッチ対の中間ノード，第２アンプの出力と結合された第２対のフォーススイッチ，および第２オペアンプの第２入力と結合された第２対のセンススイッチと、
を具備することを特徴とするデジタル／アナログ変換器(ＤＡＣ)。
【請求項２】
前記第１対内のセンススイッチは、加重にしたがってスケールする伝導性電気抵抗を有し、前記センススイッチのセルは、起動された場合に前記ＤＡＣの出力電圧に寄与し、
前記第２対内のセンススイッチは、加重にしたがってスケールする伝導性電気抵抗を有し、前記センススイッチのセルは、起動された場合に前記ＤＡＣの出力電圧に寄与することを特徴とする請求項１に記載のＤＡＣ。
【請求項３】
動作中は、複数の第１フォース／センス対は、第１オペアンプに、複数の第２フォース／センス対は第２オペアンプに同時に切り替え可能であることを特徴とする請求項１に記載のＤＡＣ。
【請求項４】
前記ＤＡＣは、セグメント化アーキテクチャを有することを特徴とする請求項１に記載のＤＡＣ。
【請求項５】
すべてのセルの抵抗器の電気抵抗は、互いに等しいことを特徴とする請求項４に記載のＤＡＣ。
【請求項６】
前記第１対のセンススイッチの電気抵抗は、第１フォーススイッチの電気抵抗と等しく、前記第２対のすべてのセンススイッチの電気抵抗は、第２フォーススイッチの電気抵抗と等しいことを特徴とする請求項４に記載のＤＡＣ。
【請求項７】
前記ＤＡＣは、２進加重R2Rアーキテクチャを有することを特徴とする請求項１に記載のＤＡＣ。
【請求項８】
第１対のセンススイッチの電気抵抗は、スイッチのセル割り当ての２進加重にしたがって増加し、
第２対のセンススイッチの電気抵抗は、スイッチのセル割り当ての２進加重にしたがって増加することを特徴とする請求項１に記載のＤＡＣ。
【請求項９】
全てのセルの抵抗器の電気抵抗は、抵抗器のセル割り当ての２進加にしたがって増加することを特徴とする請求項７に記載のＤＡＣ。
【請求項１０】
前記ＤＡＣは、２進加重R2Rアーキテクチャとセグメント化アーキテクチャのハイブリッドであるアーキテクチャを有することを特徴とする請求項１に記載のＤＡＣ。
【請求項１１】
第１スイッチ対は、ＰＭＯＳトランジスタであり、第２スイッチ対はＮＭＯＳトランジスタであることを特徴とする請求項１に記載のＤＡＣ。
【請求項１２】
それぞれが、第１オペアンプ対のうちの１つのそれぞれの入力に結合されている第１入力を有する第２オペアンプ対と、
第２複数のスイッチ制御されるセルと、
をさらに具備し、
それぞれのセルは、
抵抗器と、
互いに直列に結合されるとともに制御信号の第１状態に応じて伝導性を帯びる第１フォース／センススイッチ対、前記抵抗器と結合されている第１スイッチ対の中間ノード、第２オペアンプ対のうちの１つの第１出力と結合されている第１対のフォーススイッチ、および第２オペアンプ対のうちの１つの第２入力と結合されている第１対のセンススイッチと、
互いに直列に結合されるとともに制御信号の第２状態に応じて伝導性を帯びる第２フォース／センススイッチ対、前記第１スイッチ対の中間ノードと結合されている前記第２スイッチ対の中間ノード、第２の第２オペアンプ対のうちの１つの出力に結合されている第２対のフォーススイッチ、および第２の第２オペアンプ対のうちの１つの第２入力に結合されている第２対のセンススイッチと、
を具備することを特徴とする請求項１に記載のＤＡＣ。
【請求項１３】
第１オペアンプ対および第２オペアンプ対がそれぞれのレンジを規定し、
それぞれのレンジにおいて、前記セルの選択第１センススイッチの電気抵抗は、起動された場合のＤＡＣの出力電圧へのセルの寄与に対応する２進加重に従って増加し、
それぞれのレンジにおいて、選択第２センススイッチの電気抵抗は、起動された場合のＤＡＣの出力電圧へのセルの寄与に対応する２進加重に従って増加することを特徴とする請求項１２に記載のＤＡＣ。
【請求項１４】
デジタル／アナログ変換器(ＤＡＣ)であって、
それぞれの対が前記ＤＡＣのそれぞれのレンジを規定する複数のオペアンプ対と、
それぞれのレンジのためのスイッチ制御される複数のセルと、
を具備し、
それぞれのセルは、
抵抗器と、
互いに直列に結合されるとともにそれぞれの制御信号の第１状態に応じて伝導性を帯びる第１フォース／センススイッチ対、前記抵抗器と結合されている第１スイッチ対の中間ノード、それぞれのレンジにおいて第１オペアンプの出力と結合されている第１対のフォーススイッチ、およびそれぞれのレンジにおいて第１オペアンプの第２入力と結合されている第１対のセンススイッチと、
互いに直列に結合されるとともに制御信号の第２状態に応じて伝導性を帯びる第２フォース／センススイッチ対、第１スイッチ対の中間ノードと結合されている第２スイッチ対の中間ノード、それぞれのレンジにおいて第２オペアンプの出力と結合されている第２対のフォーススイッチ、およびそれぞれのレンジにおいて第２オペアンプの第２入力と結合されている第２対のセンススイッチと、
を具備することを特徴とするデジタル／アナログ変換器。
【請求項１５】
少なくともレンジのうちの１つの全てのセルにわたり、
第１センススイッチの電気抵抗は、起動された場合のＤＡＣの出力電圧へのセルのそれぞれの寄与に対応する２進加重に従って増加し、
第２センススイッチの電気抵抗は、起動された場合のＤＡＣの出力電圧へのセルのそれぞれの寄与に対応する２進加重に従って増加することを特徴とする請求項１４に記載のＤＡＣ。
【請求項１６】
少なくともレンジのうちの１つの選択セルにわたり、
第１センススイッチの電気抵抗は、起動された場合のＤＡＣの出力電圧へのセルのそれぞれの寄与に対応する２進加重に従って増加し、
第２センススイッチの電気抵抗は、起動された場合のＤＡＣの出力電圧へのセルのそれぞれの寄与に対応する２進加重に従って増加することを特徴とする請求項１４に記載のＤＡＣ。
【請求項１７】
第１センススイッチのベース電気抵抗および第２センススイッチのベース電気抵抗は、それぞれのレンジにおいてリセットすることを特徴とする請求項１５に記載のＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、従来の電圧モードＤＡＣよりも、線形性が改善され、スイッチエリアの全体が小さく(low)、そして寄生電気抵抗(parasitic resistance)に鈍感な(insensitivity)デジタル／アナログ変換器(ＤＡＣ)に関する。特に、ＤＡＣ内のそれぞれ個別にスイッチされる抵抗器のための個別のフォーススイッチおよびセンススイッチを有するＤＡＣに関する。
【背景技術】
【０００２】
インテグレーテッド電圧モードデジタル／アナログ変換器は、抵抗器およびスイッチのネットワークから成る。ネットワークの１つのノードは、出力電圧であり、他の２つのノードは、基準電圧である。前記アナログ出力電圧は、デジタル入力コードにより決定される２つの基準電圧間のどこかの電圧である。高精度電圧モードＤＡＣのための通常の設計は、２進加重(binary weighted)R2Rアーキテクチャおよび均等加重(equally weighted)セグメントを含むセグメント化アーキテクチャまたは均等セグメント化アーキテクチャとR2Rアーキテクチャとのハイブリッドを具備する。これらのアーキテクチャは、Wiley-IEEE Pressにより1994年に出版されたRazaviのPrinciples of Data Conversion System Designにより論じられている。これらの設計はアーキテクチャにより異なるが、それぞれの設計は、ＤＡＣに入力されるデジタルコードに基づき起動する複数の切換可能なセルを提供する。起動したセルは、ＤＡＣ出力で生成されるアナログ電圧に寄与する。それぞれのセルの寄与率は、少なくともセル自身の電気抵抗と前記セルと前記出力端子間のカップリング抵抗の一部に基づき決定される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Razavi著、「Principles of Data Conversion System Design」、Wiley-IEEE Press、1994年
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積回路において、抵抗器は、たいてい高精度薄膜処理により製造されるが、スイッチは一般的にはＣＭＯＳトランジスタである。すべての抵抗器は、値および大きさにおいて非常に類似しているのが普通であるが、ＣＭＯＳスイッチは、ＤＡＣの積分非直線性(INL)エラーへの寄与を減少させるためのいくつかの比率で調整される。しかし、前記ＣＭＯＳトランジスタは、いろいろな理由によって、いまだ理想的でない。特に、それらは自身に関係する線形でないいくつかの電気抵抗を有している。この電気抵抗による電圧降下は、ＩＮＬエラーの一因となる。さらに、これらのＣＭＯＳスイッチに関係する前記電気抵抗は、２つの異なる基準電圧へのスイッチがあるため、それらの動作する電圧に応じて変化し、そして異なるスイッチ設定における異なる電気抵抗を有するであろうことが十分予期されうる。ＩＮＬエラーのこの原因を最小にするために、これらのスイッチ電気抵抗を均一にするいくつかの試みがなされたが、その方法の精度に起因して通常いくらかの残余エラーが残留する。ＣＭＯＳトランジスタは、またバックゲートへの漏れ電流も有し、特に高温時において、ＩＮＬエラーのさらなる原因を提供しうる。
【０００５】
ＣＭＯＳトランジスタに関する問題は、高精度、高電圧ＤＡＣ（例えば、５Ｖを超える電圧で動作する16ビットＤＡＣ）を配慮したさらなる重要な設計となる。ＣＭＯＳスイッチのエラー寄与は、許容最大エラーよりも大きい。大きいＣＭＯＳトランジスタスイッチは、同一エリアのための小さいＣＭＯＳスイッチと比べて高電圧に耐えうるが、それはスイッチでの電圧降下を増加させ、ＩＮＬ寄与を増加させる高い電気抵抗を提供する。高電圧スイッチもまたさらなる漏れを有する。
【０００６】
通常、高精度の電圧モードＤＡＣを提供するために、回路設計者は大きなＣＭＯＳスイッチを使用する。一般に大きいスイッチほど低いスイッチ電気抵抗を有し、関連するＩＮＬエラーを減少させる。しかし、大きいスイッチの使用は、より大きいシリコンダイを必要とし、寄生容量を増加させるとともに高温時において漏れ電流を増加させ(ＩＮＬエラーの他の原因である)、新たなデジタルコードがＤＡＣにロードされる際の遷移電流(transition current)を増加させ、およびＤＡＣ抵抗器間の相互接続の異なる長さに起因するレイアウト／ルーティング問題という帰結をもたらす。また、大きいスイッチは、さらなるシリコンエリアが必要となり、コストの追加になり、また、大きい物理的サイズが小型化を困難にする。
【０００７】
したがって、電圧モードＤＡＣに大きいスイッチを使用することを避ける必要がある。
【課題を解決するための手段】
【０００８】
本発明の実施形態が提供するデジタル／アナログ変換器は、それぞれ高または低基準電圧に接続されている第１入力をそれぞれ備える１対のオペアンプ(operational amplifier)を具備する。前記ＤＡＣは、抵抗器および２つのフォース/センススイッチ対をそれぞれ備えるスイッチ制御される複数のセルを具備する。それぞれのセルにおいて、４つのスイッチの全ては、抵抗器に接続されている。第１フォーススイッチは、第１オペアンプの出力に接続され、関連するセンススイッチは、第１オペアンプの反転入力に接続されている。第２フォーススイッチは、第２オペアンプの出力に接続され、関連するセンススイッチは、第２オペアンプの逆転入力に接続されている。それゆえ、前記フォーススイッチは、オペアンプがおのおのの所与のセルを駆動可能となるように伝導性パスを選択的に提供する。オペアンプが、特定のセルを駆動する場合、センススイッチは、駆動しているオペアンプへのフィードバックパスを生成する。前記フィードバックパスは、オペアンプに、関連するフォーススイッチにより誘起される任意の電圧損失を克服する電圧で前記セルを駆動することを可能にする。
【図面の簡単な説明】
【０００９】
【図１】本発明における一実施形態に従うデジタル／アナログ変換器の回路図である。
【図２】本発明における一実施形態に従うデジタル／アナログ変換器の回路図である。
【図３】本発明における一実施形態に従うデジタル／アナログ変換器の回路図である。
【図４】本発明における一実施形態に従うデジタル／アナログ変換器の回路図である。
【発明を実施するための形態】
【００１０】
以下の考察は、電圧モードＤＡＣで使用されるスイッチ制御されるセルのための種々の構成を説明する。本発明の原理は、２進加重R2Rアーキテクチャ、均等加重(均等加重)セグメントアーキテクチャまたはR2Rおよびセグメントアーキテクチャの混合であるハイブリッドアーキテクチャを含むいろいろなＤＡＣアーキテクチャに応用できる。この明細書を通し、それぞれの回路内のトランジスタスイッチの“電気抵抗”は、そのようなスイッチのインピーダンスを意味する。考察を簡素化するために、トランジスタスイッチは、スイッチの電気抵抗値で代表されるラベルにより参照される。したがって、共通した記号、例えば“Ｒｐｓ”を有する２つのスイッチは、共通の電気抵抗を有するものと理解されうる。関連する記号を有する２つまたはそれ以上のスイッチは、示されるようにお互いに関係する電気抵抗を有するものと理解されうる(例えば、“Ｒｐｓ”，“2*Ｒｐｓ”および“4*Ｒｐｓ”は、それぞれ、ベース電気抵抗，２倍のベース電気抵抗，および４倍のベース電気抵抗を有するスイッチを表す)。
【００１１】
本明細書で説明されているＤＡＣなどの回路が集積回路として製造される場合、集積回路ダイ上のトランジスタスイッチのサイズを同一にしようとするのが通常である。トランジスタのサイズは、先に述べたＲｐｓおよびＲｎｓ電気抵抗といったトランジスタ電気抵抗の指標である。本明細書で提案されるように、トランジスタ電気抵抗をスケール(scale)するには、全体の電気抵抗を増加させるために、共通に制御される複数の、互いに直列のトランジスタを提供するか、または、全体の電気抵抗を減少させるために、共通に制御される複数の、互いに並列のトランジスタを提供するのが便利であろう。附属の図面および以下の文章において混乱を避けるために、直列および／または並列スイッチ接続などは、図示していない。
【００１２】
図１は、本発明の一実施形態におけるＤＡＣ１００の回路図である。前記ＤＡＣ１００は、差動増幅器対(オペアンプ)１１０，１２０およびスイッチ制御される複数のセル１３０．１−１３０．Ｎを備えている。基準電圧ＶＨＩおよびＶＬＯは、オペアンプ１１０，１２０それぞれの非反転入力に供給される。それぞれのセル１３０．１−１３０．Ｎは、２つのスイッチ制御されるトランジスタ対および抵抗器Ｒを具備している。ビット幅ＷのＤＡＣのために N=2W のセル１３０．１−１３０．Ｎがある。前記ＤＡＣ１００は、入力制御コードにより決定される、ほぼＶＬＯからのＶＨＩ間の振幅を有するアナログ電圧を生成する。したがって、起動された場合、それぞれのセル１３０．１−１３０．Ｎは、ＯＵＴ端子におけるＬＳＢ(least significant bit)ステップサイズに対応する電圧の増加に寄与する。
【００１３】
図１は、前記セル１３０．１−１３０．Ｎの構成を図解している。示されているように、それぞれのセルの抵抗器Ｒは、共通の出力端子ＯＵＴと接続されている。それぞれの抵抗器Ｒのヘッドエンド(head end)は、それぞれのセルにＲｐｆ，Ｒｐｓ，ＲｎｆおよびＲｎｓとラベルされている４つのスイッチトランジスタに接続されている。ラベリング目的のために、前記トランジスタＲｐｆおよびＲｎｆは、“フォース”スイッチと呼ばれ、またトランジスタＲｐｓおよびＲｎｓは、“センス”スイッチと呼ばれる。トランジスタＲｐｆ，Ｒｐｓは、トランジスタのゲートに適用される制御入力がローに駆動される場合に、伝導性となるＰＭＯＳトランジスタで提供されうる。そしてトランジスタＲｎｆ，Ｒｎｓは、トランジスタのゲートに適用される制御入力がハイに駆動される場合に、伝導性となるＮＭＯＳデバイスで提供されうる。動作中は、１つのトランジスタ対だけが、一度に伝導性でありうる。フォーススイッチＲｐｆおよびＲｎｆの端子は、第１および第２オペアンプ１１０，１２０のそれぞれの出力と接続されている。センススイッチＲｐｓおよびＲｎｓの端子は、第１および第２オペアンプ１１０，１２０のそれぞれの反転入力と接続されている。
【００１４】
動作中は、それぞれのセル(セル１３０．１に信号Ｃ１が適用されたとする)に適用される制御信号によりスイッチがオープンまたはクローズする。従って、１つのスイッチ対(Ｒｐｆ，Ｒｐｓ)または他方(Ｒｎｓ，Ｒｎｆ)は、制御信号Ｃ１に応じてクローズするとともに他のスイッチ対はオープンする。スイッチ対(ＲｐｆおよびＲｐｓとする)をクローズすることで、結合されたオペアンプ１１０が、伝導性フォーススイッチ(Ｒｐｆ)を通って前記セルの抵抗器Ｒと接続される。したがって、前記結合されている増幅器(オペアンプ１１０)は、前記セル１３０．１を介し前記ＤＡＣの出力電圧に寄与する。接続された増幅器１１０または１２０からの電流は、接続されているフォーススイッチを通り、結合されているセルの抵抗器を通って、ＯＵＴ端子へ流れうる。
【００１５】
前記制御信号は、結合されているセンススイッチＲｐｓまたはＲｎｓもクローズする。前記クローズされたセンススイッチは、抵抗器Ｒのヘッドエンドを、結合されているオペアンプ１１０または１２０の入力端子へ接続する。そしてそれは、前記オペアンプ１１０，１２０へのフィードバックループを生成する。
【００１６】
ただ１つのセル１３０．１のＰＭＯＳスイッチＲｐｆ，Ｒｐｓは、制御信号Ｃ１に応じてクローズされるとともに他の全てのセル１３０．２−１３０．Ｎは、そのＰＭＯＳスイッチＲｐｆ，Ｒｐｓをオープンのままにしておくように制御されているという一例を検討する。そのような場合、オペアンプ１１０の出力は、前記フォーススイッチＲｐｆおよび前記１つのセル１３０．１の結合されている抵抗器Ｒを通って出力端子ＯＵＴを駆動する。センススイッチＲｐｓは、クローズされているけれども、電流は、前記センススイッチを通って流れない。なぜなら、前記スイッチを通るただ１つの電気経路は、オペアンプ１１０の入力端子まで延びており、非常に高インピーダンスだからである。したがって、前記センススイッチＲｐｓによる電圧損失はない。反転入力端子に与えられる電圧は、抵抗器Ｒのヘッドエンドでの電圧である。それの入力端子へ与えられる電圧のバランスをとるために、前記オペアンプ１１０は、前記抵抗器Ｒのヘッドエンドでの電圧をＶＨＩに持っていく(bring)のに十分なレベルの出力電圧を生成する。したがって、フォーススイッチＲｐｆでの電圧損失が未確定にもかかわらず、前記抵抗器Ｒのヘッドエンドでの電圧は、ＶＨＩに維持される。
【００１７】
いくつかのセル１３０．１−１３０．ＸのＰＭＯＳスイッチＲｐｆ，Ｒｐｓが制御信号に応じてクローズされるという一例を検討する(この例では、Ｘは、ハイに駆動されているセルの数を表す)。そのような場合、オペアンプ１１０の出力は、フォーススイッチＲｐｆおよび前記Ｘ個のセルの結合されている抵抗器Ｒを通って出力端子ＯＵＴを駆動する。このような場合、オペアンプ１１０の反転入力に電流が流れることはできないが、Ｘ個のセルのセンススイッチＲｐｓの間には流れうる。したがって、電圧損失が、これらのセルのセンススイッチＲｐｓにより生じうる。これらの電圧損失は、それぞれのセル間で異なりうる。特に、前記フォーススイッチＲｐｆの電気抵抗が、よく整合されていない場合である。
【００１８】
このような場合、第１オペアンプ１１０の反転入力で確定される電圧は、Ｘ個の起動されたセルの抵抗器Ｒのヘッドエンドでの電圧とセンススイッチＲｐｓの電気抵抗による電圧との平均を表す。その入力端子での電圧のバランスをとるために、前記オペアンプ１１０は、この平均をＶＨＩに持っていくのに十分なレベルの出力電圧を生成する。起動されたセル１３０．１−１３０．Ｘに分配される場合、この構成は、ＶＨＩにおいてそれぞれの抵抗器Ｒのヘッドエンドでの電圧の確定に均等な効果を有する。フォーススイッチＲｐｆおよびセンススイッチＲｐｓでの電圧降下は、個々のセルにより異なるが、フィードバック構成が、これらのばらつきをほとんど相殺する。この構成は、したがって、高分解能ＤＡＣの精度を改善する。
【００１９】
制御信号Ｃ１−ＣＮによりローに駆動されるそれらのセルに同様の効果が発生しうる。１つの単一セル１３０．ＮだけがＮＭＯＳスイッチＲｎｓ，Ｒｎｆをクローズに駆動する場合、第２オペアンプ１２０の出力は、結合されているフォーススイッチＲｎｆおよびセル１３０．Ｎの抵抗器Ｒを介し出力端子ＯＵＴを駆動する。結合されているセンススイッチＲｎｓもまたクローズし、第２オペアンプ１２０の反転端子への電気経路を確立する。反転端子は、有効な入力電流を受け入れない。したがって、無視できる電圧損失がセンススイッチＲｎｓにおいて発生する。前記オペアンプ１２０は、フォーススイッチにおける任意の電圧損失を克服する(overcome)ように出力を生成し、接続されている抵抗器ＲのヘッドエンドにおいてＶＬＯ電圧を確立する。もし、複数のセルがローに駆動された場合、接続されているセルの抵抗器Ｒのヘッドエンドに生成される電圧の平均を表す電圧が反転入力において確立される。その入力において電圧のバランスをとるために、第２オペアンプ１２０は、セルのフォーススイッチＲｎｆにおける任意の電圧損失を克服するのに十分な出力電圧を生成し、前記平均をＶＬＯ電圧にマッチさせる。フォーススイッチＲｎｆおよびセンススイッチＲｎｓにおける電圧降下は、個々のセルにより異なるが、フィードバック構成が、これらのばらつきをほとんど相殺する。また、この構成は、高分解能ＤＡＣの精度を改善する。
【００２０】
図２は、本発明の一実施形態における２進加重ＤＡＣ２００の回路図である。前記ＤＡＣ２００は、オペアンプ対２１０，２２０および複数の２進加重セル２３０．１−２３０．Ｎを具備する。基準電圧ＶＨＩおよびＶＬＯは、オペアンプ２１０，２２０それぞれの非反転入力に供給される。それぞれのセルは、２つのスイッチ制御トランジスタ対および、抵抗器を具備し、双方とも加重されている。図２の構成において、ビット幅ＷのＤＡＣは、 N=W のセルを有する。前記ＤＡＣ２００は、入力制御コードにより決定される、ほぼＶＨＩとＶＬＯの間の振幅を有するアナログ電圧を生成する。したがって、起動された場合、それぞれのセルは、ＯＵＴ端子における電圧への増加に寄与し、いわば、その２進加重に反比例する。
【００２１】
図２は、セル２３０．１−２３０．Ｎの構成を例示している。図示するように、前記トランジスタおよびそれぞれのセル２３０．１−２３０．Ｎの抵抗器は、それぞれの電気抵抗にしたがってラベル付けされている。前記抵抗器に関し、第１セル２３０．１は、ベース電気抵抗Ｒで提供される抵抗器を具備し、他のセル２３０．２−２３０．Ｎの抵抗器は、2*R，4*R，8*R，など２進指数に従って漸増していき、最終セル２３０．Ｎの電気抵抗２Ｎ−１*Ｒで終わる。前記ＤＡＣは、終端抵抗器２４０も具備してよく、前記終端抵抗器は、最下位ビットに対応する終端セル２３０．Ｎの加重と等しい電気抵抗を有する。図２において、前記終端抵抗器は、自身のＮＭＯＳフォースおよびセンススイッチと結合するように示されており、それは、永久に第２オペアンプに切り替えられている。
【００２２】
それぞれのセル２３０．１−２３０．Ｎの抵抗器は、共通出力端子ＯＵＴに結合されうる。それぞれのセル２３０．１−２３０．Ｎは、第１ＰＭＯＳトランジスタ対および第２ＮＭＯＳトランジスタ対を具備し、２進指数に従って漸増する電気抵抗も備える。それぞれのセル２３０．１−２３０．ＮからのＰＭＯＳフォーススイッチＲｐｆ，2*Ｒｐｆ，...，２Ｎ−１*Ｒｐｆは、第１オペアンプ２１０の出力と接続されており、そしてそれぞれのセル２３０．１−２３０．ＮのＮＭＯＳフォーススイッチＲｎｆ，2*Ｒｎｆ，...，２Ｎ−１*Ｒｎｆは、前記第２オペアンプ２２０の出力に接続されている。それぞれのセル２３０．１−２３０．ＮからのＰＭＯＳセンススイッチＲｐｓ，2*Ｒｐｓ，...，２Ｎ−１*Ｒｐｓは、前記第１オペアンプ２１０の反転入力と接続されており、そして、それぞれのセル２３０．１−２３０．ＮのＮＭＯＳセンススイッチＲｎｓ，2*Ｒｎｓ，...，２Ｎ−１*Ｒｎｓは、前記第２オペアンプ２２０の反転入力と接続されている。それぞれのセル２３０．１−２３０．Ｎの前記フォースおよびセンススイッチは、それぞれの制御信号Ｃ１−ＣＮにより制御される。
【００２３】
動作中は、それぞれのセルに適用される制御信号により(信号Ｃ１がセル２３０．１に適用されるとする)、スイッチのオープンまたはクローズを生ずる。したがって１つのスイッチ対(Ｒｐｆ，Ｒｐｓ)または他の(Ｒｎｓ，Ｒｎｆ)は、制御信号Ｃ１に応じてクローズし、他のスイッチ対はオープンする。前記スイッチ対(ＲｐｆおよびＲｐｓとする)をクローズすることにより、接続されているオペアンプ２１０が伝導性フォーススイッチ(Ｒｐｆ)を通ってセルの抵抗器Ｒと結合される。したがって、接続されている増幅器(オペアンプ２１０)は、セル２３０．１を介してＤＡＣの出力電圧に寄与する。それぞれのセルのＤＡＣの出力電圧への寄与率は、セル全体の電気抵抗に応じて逆比例で加重される。図２の構成において、それぞれのセルの電気抵抗は、セルの抵抗器(例えば、R，2*Rなど)および制御信号Ｃによりクローズされている２つのフォーススイッチうちのいずれか１つ(例えば、ＲｐｓまたはＲｎｓ，2*Ｒｐｓまたは2*Ｒｎｓ,など)から生じる。接続されている増幅器２１０または２２０からの電流は、接続されているフォーススイッチを通り、結合されているセルの抵抗器を通り、ＯＵＴ端子へと流れることができる。
【００２４】
前記制御信号Ｃ１は、結合されているセンススイッチＲｐｓまたはＲｎｓもクローズする。前記クローズされたセンススイッチは、抵抗器Ｒのヘッドエンドを、結合されているオペアンプ２１０または220の入力端子と接続し、前記オペアンプ２１０，２２０へのフィードバックループを生成する。
【００２５】
２進加重ＤＡＣ２００の動作は、図１の加重されないＤＡＣ１００の動作に類似する。しかし、この実施形態において、起動されたセル２３０．１−２３０．Ｎは、出力端子ＯＵＴにおける電圧へ加重寄与を提供する。それらのセルのために、ＰＭＯＳフォーススイッチがクローズされていると(例えば、Ｒｐｆおよび4*Ｒｐｆ)、結合されているセンススイッチＲｐｓおよび4*Ｒｐｓもクローズする。それにより、セルの抵抗器Ｒおよび4*Rのヘッドエンドのノードがオペアンプ２１０の反転入力に接続される。前記オペアンプ２１０の反転入力における前記電圧は、結合されている抵抗器Ｒおよび4*Rのヘッドエンドにおいて与えられる電圧の加重平均である。前記オペアンプ２１０は、それの２つの入力端子における電圧をバランスする(ＶＨＩにもっていく)のに必要な出力電圧を生成する。平均を生成する加重は、この例では4:1加重であり、オペアンプ２１０がＲｐｆおよび4*Ｒｐｆにより誘起される電圧損失を克服する出力電圧を生成するためのものである。フォーススイッチＲｐｆ，4*ＲｐｆおよびセンススイッチＲｐｓ，4*Ｒｐｓにおける電圧降下は、個々のセルにより異なるが、前記フィードバック構成は、これらのばらつきをほとんど相殺する。先の実施形態と同様に、この構成は、ＤＡＣ２００の精度を改善する。
【００２６】
同様に、それらのセルのために、ＮＭＯＳフォーススイッチがクローズされていると(例えば、2*Ｒｎｆおよび2N-1*Ｒｎｆ)，結合されているセンススイッチ2*Ｒｎｓおよび2N-1*Ｒｎｓもまたクローズする。それにより、セルの抵抗器２*Ｒおよび２Ｎ−１*Rのヘッドエンドのノードがオペアンプ２２０の反転入力に接続される。オペアンプ２２０の反転入力における電圧は、結合されている抵抗器２*Ｒ，２Ｎ−１*Ｒのヘッドエンドにおいて与えられる電圧の加重平均である。前記オペアンプ２２０は、それの２つの入力端子における電圧をバランスする(ＶＬＯにもっていく)のに必要な出力電圧を生成する。したがって、前記オペアンプ２２０は、２*Ｒｎｆおよび２Ｎ−１*Ｒｎｆにより誘起される電圧損失を克服する出力電圧を生成する。ここでもまた、この構成は、前記ＤＡＣ２００の精度を改善する。
【００２７】
図３は、本発明の一実施形態における他の２進加重ＤＡＣ３００の回路図である。前記ＤＡＣ３００は、オペアンプ対３１０，３２０および複数のセル３３０．１−３３０．Ｎを具備する。ビット幅ＷのＤＡＣ３００は、N=Wのセルを有する。基準電圧ＶＨＩおよびＶＬＯは、それぞれのオペアンプ３１０，３２０の非反転入力に供給される。それぞれのセル３３０．１−３３０．Ｎは、２つのスイッチ制御されるトランジスタ対および抵抗器340.1-340.Nを具備する。前記セル３３０．１−３３０．Ｎは、カップリング抵抗器３５０．１から３５０．Ｎを介して出力端子ＯＵＴと結合されている。第１セル３３０．１は、出力端子に直接接続されているがセルＮ−１は、Ｎ−１個の抵抗器を介してＯＵＴ端子に接続されている。このアーキテクチャにおいて、前記セル抵抗器３４０．１−３４０．Ｎは、カップリング抵抗器３５０．１から３５０．Ｎ−１の２倍の電気抵抗を有する。図３は、このタイプの２進加重ＤＡＣアーキテクチャに共通する終端抵抗器を図示している。前記ＤＡＣ３００は、入力制御コードにより決定される、ほぼＶＨＩからＶＬＯの間の振幅を有するアナログ電圧を生成しうる。したがって、起動された場合、それぞれのセル３３０．１−３３０．Ｎは、ＯＵＴ端子における電圧に増加的に寄与し、いわば、それの２進加重に反比例する。
【００２８】
図３は、セル３３０．１−３３０．Ｎの構成を例示したものである。図示するように、それぞれのセル３３０．１−３３０．Ｎのトランジスタは、それぞれの電気抵抗に従ってラベル付けされている。この構成において、すべてのセル３３０．１−３３０．Ｎの前記フォーススイッチＲｐｆ，Ｒｎｆは、共通の電気抵抗を有しうる。しかし、前記センススイッチの電気抵抗は、示すように２進加重方式により提供してもよい。前記ＰＭＯＳフォーススイッチＲｐｆは、第１オペアンプ３１０の出力に接続されており、ＮＭＯＳフォーススイッチＲｎｆは、第２オペアンプ３２０の出力に接続されている。それぞれのセル３３０．１−３３０．ＮからのＰＭＯＳセンススイッチＲｐｆ，2*Ｒｐｆ，...，２Ｎ−１*Ｒｐｆは、第１オペアンプ３１０の反転入力に接続されており、それぞれのセル３３０．１−３３０．ＮのＮＭＯＳセンススイッチＲｎｆ，2*Ｒｎｆ，...，２Ｎ−１*Ｒｎｆは、第２オペアンプ３２０の反転入力に接続されている。それぞれのセル３３０．１−３３０．Ｎの前記フォースおよびセンススイッチは、それぞれの制御信号Ｃ１−ＣＮにより制御されうる。
【００２９】
動作中は、それぞれのセルに適用される制御信号(信号Ｃ１がセル３３０．１に適用されるとする)により、スイッチをオープンまたはクローズする。したがって、制御信号Ｃ１に応じて１つのスイッチ対(Ｒｐｆ，Ｒｐｓ)または他の(Ｒｎｓ，Ｒｎｆ)は、クローズし、他のスイッチ対はオープンする。前記スイッチ対(ＲｐｆおよびＲｐｓとする)をクローズすることは、結合されているオペアンプ３１０が伝導性のフォーススイッチ(Ｒｐｆ)を通ってセルの抵抗器３４０．１に接続されることになる。したがって、接続されているオペアンプ３１０は、セル３３０．１を介しＤＡＣの出力電圧に寄与する。図３の構成において、セルのインピーダンスは、セルの抵抗器３４０．１および制御信号Ｃ１によりクローズされている２つのフォーススイッチのうちのどちらの１つ(この例においてはＲｐｆ)から生じる。接続されている増幅器３１０からの電流は、接続されているフォーススイッチＲｐｆを通り、結合されているセルの抵抗器３４０．１を通り、出力端子ＯＵＴへ流れることができる。他のセル３３０．２−３３０．Ｎのために、電流は、それぞれのセルを通り、さらにセルに接続されている任意のカップリング抵抗器３５０．１から３５０．Ｎ−１を通ってＯＵＴ端子へと流れる。
【００３０】
前記制御信号Ｃ１は、結合されているセンススイッチＲｐｓまたはＲｎｓもクローズする。前記クローズされたセンススイッチは、抵抗器３４０．１のヘッドエンドを、結合されているオペアンプ３１０または３２０の入力端子と接続し、これがオペアンプ３１０，３２０へのフィードバックループを生成する。
【００３１】
２進加重ＤＡＣ３００の動作は、図２における加重されたＤＡＣ２００の動作と類似する。起動されたセル３３０．１−３３０．Ｎは、加重された寄与率を出力端子ＯＵＴにおける電圧に提供する。それらのセルのために、ＰＭＯＳフォーススイッチがクローズされる(例えば、セル１および３)と、結合されているセンススイッチもまたクローズする。これは、セル抵抗器３４０．１−３４０．３のヘッドエンドにおけるノードをオペアンプ３１０の反転入力と結合する。オペアンプ３１０の反転入力における電圧は、結合されている抵抗器３４０．１，３４０．３のヘッドエンドにおいて与えられる電圧の加重平均である。加重は、異なるフォーススイッチの電圧損失がＤＡＣの全体の線形性の上に持ちうる効果と一致する。前記オペアンプ３１０は、それの２つの入力端子における電圧をバランスする(ＶＨＩにもっていく)のに必要な出力電圧を生成する。したがって、前記オペアンプ３１０は、それぞれのセルのフォーススイッチＲｐｆにより励起される電圧損失を克服する出力電圧を生成する。先の実施形態と同様に、この構成においてもＤＡＣ３００の精度が改善される。
【００３２】
同様に、それらのセルのために、ＮＭＯＳフォーススイッチがクローズされる(例えば、セル３３０．２および３３０．Ｎ)と、結合されているセンススイッチもクローズする。これにより、抵抗器３４０．２，３４０．Ｎのヘッドエンドにおけるノードが、オペアンプ３２０の反転入力と結合する。前記オペアンプ３２０の反転入力における電圧は、結合されている抵抗器３４０．２，３４０．Ｎに与えられる電圧の加重平均である。前記オペアンプ３２０は、それの２つの入力端子における電圧をバランスする(ＶＬＯにもっていく)のに必要な出力電圧を生成する。したがって、前記オペアンプ３２０は、対応するセル３３０．２，３３０．Ｎからのフォーススイッチにより励起される電圧損失を克服する出力電圧を生成する。ここでも、この構成により、ＤＡＣ３００の精度が改善される。
【００３３】
図４は、本発明の一実施形態における他のＤＡＣ４００の回路図である。前記ＤＡＣ４００は、複数の分岐回路(本明細書では、“レンジ(range)”と呼ぶ)で構成されており、それぞれ、オペアンプ対４１０．１／４２０．１，４１０．２／４２０．２のそれぞれと、複数のセルを具備する。図４には２つのレンジが図示されているが、前記ＤＡＣ４００は、さらなるレンジを望むだけ具備してよい。第１レンジ内の前記オペアンプ４１０．１，４２０．１は、それぞれオペアンプの非反転入力におけるＶＨＩ電圧とＶＬＯ電圧に結合されている。他のレンジのオペアンプ(例えば、オペアンプ４１０．２，４２０．２)の非反転入力は、第１オペアンプ対４１０．１，４２０．１の反転入力と結合してもよい。図４は、終端レンジにおける終端抵抗器も図示している。
【００３４】
動作中は、それぞれのオペアンプ４１０．１，４２０．２は、それの入力に与えられる入力電圧をバランスするための出力電圧を生成する。したがって、オペアンプ４１０．１は、それの非反転入力における電圧をＶＨＩにもっていくための電圧を生成するとともにオペアンプ４１０．２は、この電圧をそれの基準電圧として使用する。同様に、オペアンプ４２０．１は、それの非反転入力における電圧をＶＬＯにもっていくための電圧を生成するとともにオペアンプ４２０．２は、この電圧をそれの基準電圧として使用する。この構成は、ＶＨＩおよびＶＬＯを前記ＤＡＣ４００のすべてのオペアンプに広げる(extend)。
【００３５】
または、この代わりに、オペアンプ４２０．１，４２０．２の前記非反転入力は、それぞれ直接ＶＨＩおよびＶＬＯに接続されてもよい（図示せず）。すべてのオペアンプ４１０．１，４２０．２を接続することは、４１０．１，４２０．２の非線形性を導く(introduce)が、しかし、オペアンプオフセットの影響により、図４における一実施形態においては、導かれない。
【００３６】
それぞれのセル４３０．１−４３０．Ｎは、相補型の２対(例えば、ＰＭＯＳおよびＮＭＯＳ)のフォース/センススイッチ対および結合されている抵抗器２Ｒを具備してもよい。それぞれのレンジ内の前記ＰＭＯＳフォーススイッチは、結合されている第１オペアンプの出力と結合されており、そして結合されているＰＭＯＳセンススイッチは、同じオペアンプの反転入力端子と結合されている。例えば、セル４３０．１−４３０．５の前記ＰＭＯＳフォーススイッチは、オペアンプ４１０．１の出力と結合されるように図示されており、そして、セル４３０．６−４３０．Ｎの前記ＰＭＯＳフォーススイッチは、オペアンプ４１０．２の出力と結合されるように図示されている。それぞれのセルのセンススイッチは、結合されているフォーススイッチが接続されているオペアンプ４１０．１，４１０．２の反転入力と接続されうる。同様にそれぞれのレンジ内の前記ＮＭＯＳフォーススイッチは、そのレンジにある第２オペアンプ４２０．１または４２０．２の出力と接続され、そしてそれぞれのレンジ内の前記ＮＭＯＳセンススイッチは、そのレンジにあるオペアンプ４２０．１または４２０．２の反転入力端子と接続されうる。
【００３７】
ＤＡＣ４００内において複数のレンジの使用は、回路設計者にそれぞれのレンジ内のトランジスタ電気抵抗をリセットすることを可能にする。図４に示すように、それぞれのレンジは、少なくとも１つのセル４３０．１(レンジ１)，４３０．５(レンジ２)をベース電気抵抗ＲｐｓおよびＲｎｓを設定するＰＭＯＳおよびＮＭＯＳセンススイッチとともに具備しうる。それぞれのレンジ内において、２進加重アーキテクチャの一部であるセル４３０．４−４３０．５および４３０．７−４３０．８は、相対的な加重に従って設定される電気抵抗を有するセンススイッチを具備しうる。ＤＡＣ４００内におけるレンジの使用は、例えば１６−２０ビットＤＡＣといった高ビット幅ＤＡＣの設計者にとり都合がよい。レンジの使用無しでは、センススイッチの電気抵抗は、ベース電気抵抗Ｒから(２１６−１)*R (32768*R)または(２２０−１)*R (524,288*R)まで異なりうる。したがって、レンジの使用は、ＤＡＣ内のフォーススイッチの手段を簡素化しうる。
【００３８】
示したように、それぞれのレンジは、複数のセルを具備し、それぞれのセルは、２つの相補型フォース/センススイッチ対を備える。それぞれのレンジとともに、前記セルは、２進加重ＤＡＣまたは、均等加重セグメント化ＤＡＣおよび２進加重ＤＡＣのアーキテクチャを混合したハイブリッド構成で、インテグレーテッドされている。したがって、レンジ１は、均等加重セル４３０．１−４３０．３(セル０−３として図示)の第１セットおよび２進加重構成(セル４からＫ)が提供されているセル４３０．４−４３０．５の第２セットを有するように図示されている。レンジ２は、純粋な２進加重構成が提供されるように図示されている。
【００３９】
下位のレンジにおける複数のオペアンプのオフセットにより生ずるＩＮＬエラーが無視できるくらいに、(１つ又は複数の)下位のレンジで使用される複数のオペアンプのためのオペアンプオフセット電圧が、十分に大きい量により減衰されるように最上位レンジにおけるビット数は、十分に大きく作成されうる。例えば、もし上位レンジに９ビットある場合、次に高順位のレンジで使用されるオペアンプのオペアンプオフセット電圧は、出力のＩＮＬエラーに寄与するが、このエラーは、２９により減衰されることになる(512による除算)。この技術を使用することにより、小さく、安い、低精度のオペアンプが入力デジタルコードの下位ビットに対応するレンジ内で使用することが可能となる。上位レンジにおけるビット数へのＩＮＬエラーの小さな感度があるので、このレンジに更なるビットが追加されるとＩＮＬエラーは、わずかに増加しうる。このオペアンプオフセットに対するトレードオフは、ＩＮＬに寄与するので、一実施形態における上位レンジにおける９ビットというのはまずまずの妥協案である。
【００４０】
セグメント化ＤＡＣアーキテクチャにより消費されたエリアにより、比較的小さい数のセルをセグメント化構成に、そして残りのセルを２進加重アーキテクチャに割り当てることは利点となりうる。セグメント化構成は、入力デジタルワードの比較的少ない数のビット位置に対応する(最上位ビット位置から最初の３ビットとする)。そのような構成は、ＤＡＣが集積回路により製造された場合、動作中の精度とエリアの保持(conservation)間の適切なバランスを提供する。
【００４１】
図１から図３の実施形態と比較して図４の構成は異なりうるが、動作の一般論は類似する。起動されたセル４３０．１−４３０．Ｎはそれぞれ、その加重に応じて出力端子ＯＵＴにおける電圧に寄与する。例えば、レンジ１を検討する。それらのセル(例えば、セル４３０．１および４３０．５)のために、ＰＭＯＳフォーススイッチは、クローズされると、結合されているセンススイッチＲｐｓ，4*Ｒｐｓもまたクローズする。これにより、セル抵抗器２Ｒのヘッドエンドにおけるノードがオペアンプ４１０の反転入力と結合する。前記オペアンプ４１０の反転入力における前記電圧は、結合されている抵抗器２Ｒのヘッドエンドにおける与えられる電圧の加重平均である。前記オペアンプ４１０．１は、それの２つの入力端子における電圧をバランスする(ＶＨＩにもっていく)のに必要な出力電圧を生成する。したがって、前記オペアンプ４１０．１は、起動されたセル４３０．１，４３０．５のフォーススイッチＲｐｆにより励起された電圧損失を克服する出力電圧を生成する。同様に、第２レンジ内におけるクローズされたＰＭＯＳフォーススイッチおよびセンススイッチは、オペアンプ４１０．２の反転入力において、クローズされたＰＭＯＳスイッチと結合されている抵抗器のヘッドエンドにおいて与えられる電圧の加重平均である電圧を与える。オペアンプ４１０．２は、それの２つの入力端子における電圧をバランスする(ＶＨＩにもっていく)のに必要な出力電圧を生成する。これにより、クローズされたＰＭＯＳフォーススイッチによる電圧損失を相殺する。
【００４２】
同様に、それらのセルのために、ＮＭＯＳフォーススイッチがクローズされる(例えば、セル４３０．２−４３０．４)と、結合されているセンススイッチＲｎｓもまたクローズする。これにより、セル抵抗器２Ｒのヘッドエンドにおけるノードが、オペアンプ４２０の反転入力と結合する。オペアンプ４２０の反転入力における前記電圧は、クローズされたＮＭＯＳフォーススイッチに結合されている抵抗器のヘッドエンドにおいて与えられる電圧の加重平均である。前記オペアンプ４２０は、それの２つの入力端子における電圧をバランスする(ＶＬＯにもっていく)のに必要な出力電圧を生成する。したがって、前記オペアンプ４２０は、クローズされたＮＭＯＳフォーススイッチにより励起される電圧損失を克服する出力電圧を生成する。同様に、第２レンジにおけるクローズされるＮＭＯＳフォーススイッチおよびセンススイッチは、オペアンプ４２０．２の反転入力において、クローズされるＮＭＯＳスイッチと結合されている抵抗器のヘッドエンドにおいて与えられる電圧の加重平均である電圧を与える。オペアンプ４２０．２は、それの２つの入力端子における電圧をバランスする(ＶＬＯにもっていく)のに必要な出力電圧を生成する。これにより、クローズされるＮＭＯＳフォーススイッチにおける電圧損失が相殺される。上記のように、この構成は、ＤＡＣ４００の精度を改善する。
【００４３】
論じたように前述のアーキテクチャは、スイッチ電気抵抗およびデバイスの不整合による電圧損失にからむ多くの問題を軽減する。しかし、好適な実施形態においては、他の実用的なステップが有益である：
【００４４】
・最上位ビットに対応するセルにおいて(最加重の抵抗器およびスイッチ)、フォーススイッチの大きさは、センススイッチよりも数倍大きく作られうる。スイッチの所与の全エリアのために、これは全体のＩＮＬエラーを減少するとともにスイッチ，抵抗器およびオペアンプ間経路の寄生電気抵抗への感度を減少する。
【００４５】
・任意のレンジ内での最大のＤＡＣデジタルコードにおいて、１つの型の全てのスイッチ(ＰＭＯＳスイッチと仮定する)は作動しており、他の型のスイッチは１つも作動していない。ＤＡＣは、この状態を検出するとともに作動していないオペアンプへのフォースおよびセンス接続間のさらなるスイッチをクローズする回路構成を備えうる。このようにすることは、作動していないオペアンプへのフィードバックループを終了させ、最大より少ないコードにおいて使用されていない場合におけるそのオペアンプの飽和を防ぎ、これによりシステムが他に移行する場合に復帰待ち時間(recovery latency)を生ぜしめることが可能である。
【００４６】
・小さなキャパシタがそれぞれのオペアンプへのフォースおよびセンス接続間に付加されうる。１つのオペアンプに接続されているスイッチがほとんどなく、また、したがって少数のスイッチを介す電気抵抗が大きい場合に、前記キャパシタは、過渡動作(transient performance)を改善する。
【００４７】
・ソース／ドレインから前記バックゲートへのシリコンＰＮ接合においてわずかな負電圧があるようにそれぞれのスイッチへのバックゲート接続が選択される。これは、フォーススイッチにおける電圧降下が、他の方法でこのＰＮ接合のようにわずかな順方向バイアスできる場合の特に高温時において、漏れ(leakage)エラーを減少させる。
【００４８】
・低入力バイアス電流(Ib)のオペアンプが選択されうる。この入力バイアス電流は、前述のＤＡＣアーキテクチャとともに、ＩＮＬエラーのあらたな原因であるが、しかしこの原因は、ＭＯＳ入力のオペアンプを使用することで無視しうる。これとは別に、Ｉｂが最小化されるように設計されたバイポーラ入力オペアンプでもこのエラーを無視しうる。
【００４９】
前述の実施形態は、相補型の二つのフォース/センススイッチ対(１つのＰＭＯＳデバイス対および第２ＮＭＯＳデバイス対)のセルを例示した。相補的な装置は、共通の制御信号に応じて当然異なる導電特性を有するため、この構成は、動作において利点となりそうである。通常ＰＭＯＳデバイスは、その制御信号に関し、高電圧において信号を導くのに有利であり、通常ＮＭＯＳデバイスは、その制御信号に関し、低電圧において信号を導くのに有利である。本発明の原理は、そのように限定されない。共通デバイスタイプの２つのフォース/センススイッチ対を提供することが可能である。例えば、ＰＭＯＳまたはＮＭＯＳデバイスの両方の対であってもよい。そのような実施形態において、補足的な動作を提供するために、１つのフォース／スイッチ対が、インバータを介して制御信号に接続されうる。
【００５０】
本発明のいくつかの実施形態は、特定のものが図示されるとともに本明細書において説明された。しかし、本発明の変形および変更が、上記の技術および添付の特許請求の範囲により、本発明の精神および範囲から逸脱することなくカバーされる。
【符号の説明】
【００５１】
１１０，１２０      オペアンプ
１３０．１−１３０．Ｎ      セル
【図１】
2010288247.tif 000003
【図２】
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【図３】
2010288247.tif 000005
【図４】
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