(57)【要約】【課題】パイプライン処理などを行う画像処理装置において、不足分のクロックを内部的に自動生成するクロック発生回路を提供する。【解決手段】クロック発生回路は、入力クロック信号に対して追加クロック信号を生成するために使用される。１つの方法では、遅延回路により、必要なクロック数に対応する遅延時間分入力クロック信号を遅延させて遅延クロック信号を生成し、入力クロック信号及び遅延クロック信号を出力することにより、クロック数を増加させる。他の方法では、必要なクロック数に応じた段数だけ追加クロックパルス生成部を設けることにより、追加のクロックパルスを生成する。さらに他の方法では、入力クロック信号中にクロックパルスが存在しなくなると、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわたって内部クロック信号が追加クロックとして出力される。【選択図】図２
2010035225.tif 000002
【特許請求の範囲】
【請求項１】
内部クロック信号を発生する内部クロック発生回路と、
外部クロック信号中にクロックパルスが存在する期間を示すイネーブル信号に基づいて
、前記外部クロック信号中のクロックパルスが終了した後、前記内部クロックパルスの数
を計数するカウンタと、
前記カウンタのカウント値が所定の追加クロック数に到るまでの間、前記内部クロック
信号のクロックパルスを追加クロックパルスとして出力する追加クロックパルス発生回路
と、を備えることを特徴とするクロック発生回路。
【請求項２】
前記イネーブル信号に基づいて、前記外部クロック信号中にクロックパルスが存在する
期間には前記外部クロック信号を出力し、前記外部クロック信号中にクロックパルスが存
在しない期間には前記追加クロックパルスを出力する切替出力回路を備えることを特徴と
する請求項１に記載のクロック発生回路。
【請求項３】
請求項１または請求項２に記載のクロック発生回路から供給される前記追加クロックパ
ルスと、画像データと、当該画像データの同期信号と、に基づいて画像補正を行う画像表
示装置であって、
前記画像表示装置に入力される外部クロック信号にクロックパルスが存在しない場合、
前記追加クロックパルスにより出力された前記追加クロックパルスを前記外部クロック信
号として供給することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発生回路に関し、特にパイプライン処理を行う画像処理装置などに
おいて不足するクロックパルスを内部で生成する回路に関する。
【背景技術】
【０００２】
液晶パネルその他の表示パネルを備え、静止画や動画を表示する画像表示装置において
、入力画像データに対して自動画像補正処理や色変換処理などを行ってから画像を表示す
る手法が知られている。自動画像補正処理とは、入力される動画像の情報から自動的に画
像補正のための統計情報を取得し、現在入力さえている動画像に適した画像補正を自動で
行う手法である（特許文献１を参照）。また、色変換処理とは、液晶表示パネルなどの表
示デバイスの特性に応じて入力画像データの特性を調整する手法である（特許文献２を参
照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２７４６４１号公報
【特許文献２】特開平９−２７１０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これらの処理は一般的にパイプライン処理により行われるため、処理の段数分のクロッ
クパルスが必要とされる。しかし、インタフェースによっては、処理の対象となる画像デ
ータの画素に対応する数のクロックパルスしか入力されないことがあり、そのような場合
には外部からダミークロック信号を供給する必要がある。
【０００５】
本発明は、パイプライン処理を行う画像処理装置において、外部からのダミークロック
信号入力の必要なく、不足分のクロックパルスを内部的に自動生成するクロック生成回路
を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の１つの観点では、クロック発生回路は、必要なクロック数に応じた遅延時間に
渡り入力クロック信号を遅延させて遅延クロック信号を生成する遅延回路と、前記入力ク
ロック信号と前記遅延クロック信号とに基づいて追加クロックパルスを出力する出力回路
と、を備え、前記出力回路は、前記入力クロック信号中にクロックパルスが存在する期間
を示すイネーブル信号に基づいて、前記クロックパルスが存在しない期間のみ前記遅延ク
ロック信号を前記追加クロックパルスとして出力する。
【０００７】
上記のクロック発生回路は、入力クロック信号に対して追加クロック信号を生成するた
めに使用される。例えば、画像表示装置における自動画像補正回路や色変換回路などのパ
イプライン処理を行う構成において、入力画像データ分の入力クロックではクロックが不
足する場合に、追加クロック信号を生成するために好適に用いられる。遅延回路により、
必要なクロック数に対応する遅延時間分入力クロック信号を遅延させて遅延クロック信号
を生成し、入力クロック信号と遅延クロック信号とに基づいて追加クロックパルスを出力
することにより、クロック数を増加させる。
【０００８】
具体的には、出力回路は、入力クロック信号中にクロックパルスが存在する間は入力ク
ロック信号を出力し、入力クロック信号中にクロックパルスが存在しない期間のみ遅延回
路により生成したクロック信号を出力する。これにより、遅延回路によりノイズや不要信
号が生成された場合に、その影響を最小限にとどめることができる。
【０００９】
本発明の他の観点では、クロック発生回路は、入力クロック信号中のクロックパルスを
所定時間遅延させた追加クロックパルスを生成する複数段の追加クロックパルス生成部と
、前記複数の追加クロックパルス生成部から出力された追加クロックパルスを順に出力す
る出力回路と、を備え、第１段の前記追加クロックパルス生成部は、入力クロック信号に
含まれる最後のクロックパルスを示す最終クロック信号を入力信号とし、前記第１段に続
く第２段以降の前記追加クロックパルス生成部は、それぞれ前段の追加クロックパルス生
成部からの出力信号を入力信号とする。
【００１０】
上記のクロック発生回路は、必要なクロック数に応じた段数だけ追加クロックパルス生
成部を設けることにより、追加のクロックパルスを生成する。追加クロックパルス生成部
の初段には、入力クロック信号の最後のクロックパルスを示す信号が入力され、それに基
づいて、各追加クロックパルス生成部毎に１つの追加クロックパルスを生成し、出力する
。
【００１１】
上記のクロック発生回路の一態様は、前記入力クロック信号中にクロックパルスが存在
する期間を示すイネーブル信号に基づいて、前記クロックパルスが存在する期間には前記
入力クロック信号を出力し、前記クロックパルスが存在しない期間には前記出力回路から
の前記追加クロックパルスを出力する切替出力回路を備える。これにより、入力クロック
信号中にクロックパルスが存在する間は入力クロック信号が出力され、入力クロック信号
中にクロックパルスが存在しない期間には追加クロックパルスが出力される。
【００１２】
本発明の他の観点では、クロック発生回路は、内部クロック信号を発生する内部クロッ
ク発生回路と、外部クロック信号中にクロックパルスが存在する期間を示すイネーブル信
号に基づいて、前記外部クロック信号中のクロックパルスが終了した後、前記内部クロッ
クパルスの数を計数するカウンタと、前記カウンタのカウント値が所定の追加クロック数
に到るまでの間、前記内部クロック信号のクロックパルスを追加クロックパルスとして出
力する追加クロックパルス発生回路と、を備える。
【００１３】
上記のクロック発生回路では、入力クロック信号中にクロックパルスが存在しなくなる
と、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわ
たって内部クロック信号が出力される。これにより、外部クロック信号中にクロックパル
スが存在しなくなった後に、追加クロックパルスを出力することができる。
【００１４】
上記のクロック発生回路の一態様は、前記イネーブル信号に基づいて、前記外部クロッ
ク信号中にクロックパルスが存在する期間には前記外部クロック信号を出力し、前記外部
クロック信号中にクロックパルスが存在しない期間には前記追加クロックパルスを出力す
る切替出力回路を備える。これにより、入力クロック信号中にクロックパルスが存在する
間は入力クロック信号が出力され、入力クロック信号中にクロックパルスが存在しない期
間には追加クロックパルスが出力される。
【００１５】
本発明の他の観点では、上記のクロック発生回路から供給される前記追加クロックパル
スと、画像データと、当該画像データの同期信号と、に基づいて画像補正を行う画像表示
装置は、前記画像表示装置に入力される外部クロック信号にクロックパルスが存在しない
場合、前記追加クロックパルスにより出力された前記追加クロックパルスを前記外部クロ
ック信号として供給する。
【００１６】
上記の画像表示装置によれば、画像データ分の同期信号しか入力されない場合でも、ク
ロック発生回路が供給する追加クロックパルスを外部クロック信号として使用し、画像の
補正及び表示を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明を適用した画像表示装置の概略構成を示すブロック図である。
【図２】Ｘドライバの内部構成を示すブロック図である。
【図３】ＡＭＥ回路の内部構成を示すブロック図である。
【図４】パイプライン処理における必要クロック数を説明する図である。
【図５】第１実施例の追加クロック生成回路の概略構成を示す。
【図６】第１実施例の変形例に係る追加クロック生成回路の概略構成を示す。
【図７】第２実施例による追加クロック生成回路の概略構成を示す。
【図８】第２実施例による追加クロック生成回路のタイミングチャートである。
【図９】第３実施例による追加クロック生成回路の概略構成を示す。
【図１０】色変換回路の一例の内部構成を示すブロック図である
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
【００１９】
［画像表示装置］
図１に、本発明を適用した画像表示装置の概略構成を示す。画像表示装置１は、ＭＰＵ
２、ＭＰＵバス３、ＬＣＤ（Liquid Crystal Display）パネル４、Ｘドライバ５及びＹド
ライバ６を備える。画像表示装置１は、例えば携帯電話、デジタルスチルカメラなどの電
子機器に、動画又は静止画の表示部として搭載される。
【００２０】
ＭＰＵバス３は図示しない画像ソースなどに接続されており、画像ソースから画像デー
タ（例えばＲＧＢデータ、以下「画像データＲＧＢ」と記す。）が入力される。また、Ｍ
ＰＵバス３には、図示しないクロック発生回路により生成された外部クロック信号ＣＬＫ
が入力されている。ＭＰＵ２は、ＭＰＵバス３を介して各構成要素とコマンドの授受を行
うことにより、各構成要素を制御する。ＬＣＤパネル４は表示部として機能し、ＭＰＵバ
ス３に供給された画像データＲＧＢが表示される。Ｘドライバ５は、表示すべき画像デー
タＲＧＢに対応する表示電圧をＬＣＤパネル４のセグメント電極に供給する。Ｙドライバ
６は、ＬＣＤパネル４のコモン電極に走査電圧を印加する。
【００２１】
図２に、Ｘドライバ５の内部構成を示す。Ｘドライバ５は、ＭＰＵＩ／Ｏ１２を介して
ＭＰＵバス３と接続されている。ＭＰＵＩ／Ｏ１２はＸドライバ５とＭＰＵバス３との間
の入出力を行うものであり、ＭＰＵバス３及び内部バス１０に接続されている。Ｘドライ
バ５内では、各構成要素が内部バス１０を介して相互に接続されている。なお、Ｘドライ
バ５の外部にあるＭＰＵバス３と、Ｘドライバ５内部にある内部バス１０とを区別するた
め、ＭＰＵバス３を「外部バス」と呼ぶこともある。
【００２２】
具体的には、内部バス１０は、バスホルダ１４、コマンドデコーダ１５、ＭＰＵ制御回
路２０などに接続されている。バスホルダ１４は、内部バス１０上の情報を保持する役割
を有する。コマンドデコーダ１５は、ＭＰＵＩ／Ｏ１２から入力されたデータをデコード
し、Ｘドライバ５の内部にある各制御回路の制御パラメータを設定、変更する。コマンド
デコーダ１５はＥＥＰＲＯＭ１６に接続されている。ＥＥＰＲＯＭ１６は、電源立ち上が
り直後などに、外部から各制御回路のパラメータ設定を行うためのデータを保持する。
【００２３】
ＭＰＵ制御回路２０は、Ｘドライバ５の内部のＭＰＵであり、Ｘドライバ５の内部の各
制御回路の制御を行う。具体的には、画像データの表示タイミングの制御、データの変換
及び制御などを行う。また、ＭＰＵ制御回路は、自動画像補正回路としてのＡＭＥ（Auto
Movie Enhancement）回路２２、色変換回路などを備える。ＬＣＤパネル４に表示される
画像データＲＧＢは、外部のＭＰＵバス３からＭＰＵＩ／Ｏ１２を介して内部バス１０に
供給され、さらにＭＰＵ制御回路２０へ供給される。ＭＰＵバス３上の外部クロック信号
ＣＬＫも同様にＭＰＵＩ／Ｏ１２、内部バス１０を介してＭＰＵ制御回路２０へ供給され
る。また、ＭＰＵ制御回路２０は、追加クロック生成回路２４を有する。追加クロック生
成回路２４は、ＡＭＥ回路２２などで行われるパイプライン処理のために不足するクロッ
クパルスを生成する機能を有するが、詳細は後述する。
【００２４】
内部バス１０からＭＰＵ制御回路２０へ入力された画像データＲＧＢは、ＡＭＥ回路２
２などで処理された後、カラムアドレス制御回路３１によるアドレス制御下でＩ／Ｏバッ
ファ３３へ書き込まれ、Ｉ／Ｏバッファ３３から表示データＲＡＭ３５へ書き込まれる。
カラムアドレス制御回路３１は、表示データＲＡＭ３５のカラム（列）方向のアドレスを
制御する。具体的には、ＭＰＵ制御回路２０からＩ／Ｏバッファ３３に入力された画像デ
ータＲＧＢを、表示データＲＡＭ３５内のどの位置に入力するかを制御する。ページアド
レス制御部３２は、表示データＲＡＭ３５のページアドレスを制御する。具体的には、表
示データＲＡＭ３５のページアドレス線を選択し、画像データＲＧＢの書き込み位置を制
御する。
【００２５】
ラインアドレス制御部３４は、ブロック４０から供給されるライン選択信号SELに基づ
いて、表示データＲＡＭ３５の読み出しラインを制御する。即ち、ラインアドレス制御部
３４により指定されたラインの画像データが表示データＲＡＭ３５からグレー制御デコー
ダ３６へ読み出される。グレー制御デコーダ３６は、画像データＲＧＢの表示階調の制御
回路であり、表示データＲＡＭ３５から読み出された１ライン分の画像データのグレーレ
ベルに基づいて、画像データの階調値に対応する電圧レベルを決定する。なお、グレー制
御デコーダ３６は、ＰＷＭ、ＦＲＣなどの制御も行う。ＬＣＤドライバ回路３７は、グレ
ー制御デコーダ３６により決定された電圧レベルを、ＬＣＤパネル４のセグメント電極に
接続された端子ＳＥＧ１〜ＳＥＧ７２０へ出力する。
【００２６】
ブロック４０内のＸドライバ制御回路４１はＸドライバの制御回路であり、複数のＸド
ライバを使用して表示を行う場合に、他のＸドライバの制御を行う。Ｙドライバ制御回路
４２はＹドライバ６の制御を行う。また、Ｙドライバ６を制御することにより、画像デー
タのＬＣＤパネル４上での表示位置の制御も行う。
【００２７】
発振回路４３はＸドライバ５の内部の発振回路であり、内部クロック信号ＣＬＫ_INを
発生する。表示制御が主目的であるため、内部クロック信号ＣＬＫ_INは数百ＫＨｚ程度
の低周波数である。これに対し、Ｘドライバ５外部のＭＰＵバス３で使用する外部クロッ
ク信号ＣＬＫは通常数ＭＨｚ程度である。内部クロック信号ＣＬＫ_INはＭＰＵ制御回路
２０へ供給される。また、ラインアドレス制御部３４へ供給されるライン選択信号SELな
どは内部クロック信号ＣＬＫ_INに基づいて生成される。
【００２８】
［追加クロック生成回路］
次に、本発明の特徴点である追加クロック生成回路について説明する。まず、追加クロ
ックパルスの必要性について説明する。図４にＡＭＥ処理などのパイプライン処理の様子
を模式的に示す。図示のように、入力データに対してＰ１〜Ｐｎのｎ段のパイプライン処
理を実行するものとする。外部との入出力にＭＰＵインタフェースを使用する場合、外部
のＭＰＵバス３からの外部クロック信号ＣＬＫは入力データ分のクロックパルスしか含ま
ない。よって、追加のクロックパルスを生成しないとｎ段のパイプライン処理を実行する
ことができないという問題が生じる。そこで、本発明では、以下の方法により、追加クロ
ック生成回路２４により追加クロックパルスを生成し、ＡＭＥ回路２２などにおけるパイ
プライン処理に使用する。
【００２９】
（第１実施例）
次に、追加クロック生成回路の第１実施例について説明する。第１の生成方法は、ｎ段
分のディレイ（遅延回路）を設け、外部から供給される外部クロック信号ＣＬＫを遅延さ
せて追加クロックパルスを生成する。
【００３０】
図５に、第１実施例の追加クロック生成回路の概略構成を示す。図５（ａ）は第１実施
例の追加クロック生成回路２４の回路構成を示し、図５（ｂ）はタイミングチャートを示
す。図５（ａ）に示すように、追加クロック生成回路２４は、ディレイ（遅延回路）２０
１と、ＯＲ回路２０２により構成される。外部クロック信号ＣＬＫはディレイ２０１及び
ＯＲ回路２０２へ入力される。ディレイ２０１の遅延時間は必要な追加クロックパルスの
数に応じて決定される。つまり、ｎ段分のパイプライン処理のためにｎ個のクロックパル
スを生成する必要がある場合、ディレイ２０１の遅延時間はクロックパルスｎ個分に対応
する。図５（ｂ）に示すようにディレイ２０１から出力される遅延クロック信号Ｄ_CLKは
外部クロック信号ＣＬＫ中のクロックパルスが終了した後にクロックパルスを有している
。よって、ＯＲ回路２０２からの出力クロック信号Ｏ_CLKは外部クロック信号ＣＬＫにお
けるクロックパルスの終了後にもクロックパルスを有するようになる。外部クロック信号
ＣＬＫにおけるクロックパルスの終了後に出力されるクロックパルスが追加分のクロック
パルスに相当する。よって、上記の画像表示装置における外部クロック信号ＣＬＫに基づ
いて、パイプライン処理に必要な不足分の追加クロックパルスを生成することができる。
【００３１】
図６に、第１実施例の変形例に係る追加クロック生成回路２４ａの概略構成を示す。こ
の変形例はノイズ除去機能を有するものである。図５に示す追加クロック生成回路２４で
は、ディレイ２０１内でノイズや不要信号が発生するとそれがそのまま出力に現れてしま
う。そこで、変形例では、外部クロック信号ＣＬＫ中にクロックパルスが存在する間はそ
れを出力し、外部クロック信号ＣＬＫ中にクロックパルスが存在しなくなった後にのみデ
ィレイで生成したクロックパルスを出力する。
【００３２】
具体的には、変形例による追加クロック生成回路２４ａは、ディレイ２１１と、ＡＮＤ
回路２１２と、ＯＲ回路２１３とを備える。外部クロック信号ＣＬＫはディレ２１１及び
ＯＲ回路２１３へ入力される。また、ディレイ２１１から出力される遅延クロック信号D_
ＣＬＫはＡＮＤ回路２１２へ入力される。ＡＮＤ回路２１２の反転入力端子には、図６（
ｂ）に示すように、外部クロック信号ＣＬＫ中にクロックパルスが存在する期間を示すイ
ネーブル信号Ｄ_Enbが入力される。ディレイ２１１から出力される遅延クロック信号Ｄ_C
LKはＡＮＤ回路２１２によりゲートされ、ＯＲ回路２１３へ出力される。これにより、外
部クロック信号ＣＬＫ中にクロックパルスが存在する期間中は、ディレイ２１１から出力
される遅延クロック信号Ｄ_CLKの出力はＡＮＤ回路２１２により停止され、外部クロック
信号ＣＬＫがＯＲ回路２１３から出力クロック信号Ｏ_CLKとして出力される。一方、外部
クロック信号ＣＬＫ中にクロックパルスが存在しなくなると、遅延クロック信号Ｄ_CLKは
ＡＮＤ回路２１２を通過し、ＯＲ回路２１３から出力クロック信号Ｏ_CLKとして出力され
る。このように、外部クロック信号ＣＬＫにクロックパルスが存在する間は遅延クロック
信号Ｄ_CLKを使用しないことにより、ノイズに強い回路とすることができる。
【００３３】
（第２実施例）
次に、第２実施例による追加クロック生成回路の概略構成を図７に示す。第２実施例に
よる追加クロック回路は、イベントドリブンタイプの回路構成であり、３段の構成により
３個の追加クロックパルスを生成する。図７に示すように、追加クロック回路２４ｂは、
３つのＳＲラッチ回路ＳＲ１〜ＳＲ３と、ディレイ２２１〜２２５と、ＯＲ回路２２６に
より構成される。ＳＲラッチ回路とディレイの組み合わせを３段設けることにより、３個
の追加クロックパルスを生成する。具体的には、ＳＲラッチ回路の出力を、ディレイを介
して入力へ戻す構成とする。ＳＲラッチ回路の入出力を図８（ｂ）に示す。
【００３４】
図８（ａ）に追加クロック生成回路２４ｂのタイミングチャートを示す。初段のＳＲ回
路ＳＲ１の入力を、外部クロック信号ＣＬＫの最後のクロックパルスを示す信号（「最終
クロック信号」と呼ぶ。）とすることにより、ディレイ２２１の遅延時間だけ遅れた位置
にクロックパルスを有する追加クロック信号ＣＬＫ_ADD1が得られる。追加クロック信号
ＣＬＫ_ADD1を、ディレイ２２２を介して次段のＳＲラッチ回路ＳＲ２の入力とし、追加
クロック信号ＣＬＫ_ADD2を生成する。さらに、追加クロック信号ＣＬＫ_ADD2を次段のＳ
Ｒラッチ回路ＳＲ３の入力とし、追加クロック信号ＣＬＫ_ADD3を生成する。ＯＲ回路２
２６は、追加クロック信号ＣＬＫ_ADD1〜ＣＬＫ_ADD3に含まれる全てのクロックパルスを
含む追加クロック信号Ａ_CLKを出力する。なお、図７では、ＳＲラッチ回路の３段構成に
より３個の追加クロックパルスを生成する例を示したが、同様にＳＲラッチ回路をｎ段構
成とすれば、ｎ個の追加クロックパルスが得られる。
【００３５】
上記の追加クロック生成回路２４ｂをＭＰＵ制御回路２０に適用した場合、外部クロッ
ク信号ＣＬＫにクロックパルスが存在する期間を示すイネーブル信号Ｄ_Enbに基づいて最
終クロック信号を生成し、これを追加クロック生成回路２４ｂへ入力し、追加クロック信
号Ａ_CLKを得る。そして、ＭＰＵ制御回路２０は、イネーブル信号Ｄ_Enbに基づいて、外
部クロック信号ＣＬＫにクロックパルスが存在しなくなった時点で、追加クロック信号Ａ
_CLKに出力を切り換えればよい。
【００３６】
（第３実施例）
第３実施例による追加クロック生成回路の概略構成を図９に示す。第３実施例は、内部
クロック信号を用いて追加クロックパルスを生成するものである。前述のように、図２に
示すＭＰＵ制御回路２０には、外部のＭＰＵバス３から外部クロック信号ＣＬＫが入力さ
れるとともに、内部の発振回路４０により生成された内部クロック信号ＣＬＫ_INが入力
されている。よって、外部クロック信号ＣＬＫ中にクロックパルスが存在しなくなった後
は、内部クロック信号ＣＬＫ_INを利用して追加クロックパルスを生成する。
【００３７】
図９（ａ）に示すように、第３実施例による追加クロック生成回路２４ｃは、発振回路
２３１と、カウンタ２３２と、デコーダ２３３と、ＡＮＤ回路２３４とを備える。なお、
図２に示すＸドライバ５に適用した場合、発振回路２３１は図２に示す内部発振回路４３
により構成される。発振回路２３１が生成する内部クロック信号ＣＬＫ_INはＡＮＤ回路
２３４へ入力され、その反転信号がカウンタ２３２へ入力される。図９（ｂ）のタイミン
グチャートに示すように、カウンタ２３２はイネーブル信号Ｄ_Enbを受けてカウントを開
始する。イネーブル信号Ｄ_Enbは外部クロック信号ＣＬＫ中にクロックパルスが存在する
期間を示しているので、カウンタ２３２は、外部クロック信号ＣＬＫにクロックパルスが
存在しなくなったときに、内部クロック信号ＣＬＫ_INの反転信号/ＣＬＫ_INのカウント
を開始する。デコーダ２３３は、必要な追加クロック数ｎを予め記憶しており、カウンタ
２３２によるカウント値（Counter_Address）が追加クロック数ｎ（図９（ｂ）の例では
「４」）に達すると、カウンタ２３２のカウント動作を停止させるとともに、カウンタ２
３２のカウント動作を行った期間を示すゲート信号GATE_CをＡＮＤ回路２３４へ供給する
。よって、ＡＮＤ回路２３４は、外部クロック信号ＣＬＫにクロックパルスが無くなった
後、所定の追加クロック数ｎに対応する数だけ内部クロック信号ＣＬＫ_INのクロックパ
ルスを含む追加クロック信号ＡＤＤ_CLKを出力する。よって、ＭＰＵ制御回路２０は、外
部クロック信号ＣＬＫにクロックパルスが無くなった時点で、追加クロック信号ＡＤＤ_C
LKに出力を切り換えればよい。
【００３８】
［ＡＭＥ回路］
次に、図２に示すＡＭＥ回路２２の例を説明する。上記の追加クロック生成回路はＡＭ
Ｅ回路２２によるパイプライン処理で不足するｎ個のクロックパルスを生成するものであ
り、生成された追加クロックパルスはＡＭＥ回路２２内で使用される。
【００３９】
図３にＡＭＥ回路２２の内部構成を示す。ＡＭＥ回路２２は、レジスタ部１１３と、統
計値算出部１１７と、画像補正ブロック１５０ａ、１５０ｂと、マルチプレクサ（Multip
lexer）１２１と、を備えている。ＡＭＥ回路２２は、静止画や動画などの画像データを
取得し、これらの画像データをフレームごとに自動的に画像補正する回路である。ＡＭＥ
回路２２は、主に、表示される画像を強調（エンハンス）する画像補正を行う。
【００４０】
ＡＭＥ回路２２に対しては、ＭＰＵ制御回路２０からクロック信号ＣＬＫ１が入力され
る。ここで、クロック信号ＣＬＫ１は、上述の追加クロックパルスを含む信号である。即
ち、ＭＰＵ制御回路２０は、外部クロック信号ＣＬＫにクロックパルスが存在する期間中
はそのクロックパルスをクロック信号ＣＬＫ１としてＡＭＥ回路２２へ供給し、外部クロ
ック信号ＣＬＫにクロックパルスが存在しなくなると、追加クロック生成回路２４により
生成した追加クロックパルスをクロック信号ＣＬＫ１としてＡＭＥ回路２２へ供給する。
【００４１】
また、ＡＭＥ回路２２には、画像データｄ１及び当該画像データの同期信号ＳＹ１（垂
直同期信号と水平同期信号を含む）も入力される。ＡＭＥ回路２２内の処理部は、基本的
に同期信号ＳＹ１に対応するタイミングにて処理を行う。なお、入力される画像データｄ
１はＲＧＢ形式のデータであり、例えば２４ビット／画素のデータであるものとする。
【００４２】
入力された画像データｄ１は、画像データｄ２ａと画像データｄ２ｂに分割され、それ
ぞれ画像補正ブロック１５０ａと画像補正ブロック１５０ｂに供給される。また、クロッ
ク信号ＣＬＫ１はクロック信号ＣＬＫ２ａとクロック信号ＣＬＫ２ｂに分配され、画像補
正ブロック１５０ａ、１５０ｂに供給される。
【００４３】
レジスタ部１１３は、レジスタを有しており、レジスタ内に画像補正量を設定値として
記憶している。そして、レジスタ部１１３は、供給される同期信号ＳＹ１のタイミングに
て、画像補正ブロック１５０ａ、５０ｂ内の複数の処理部、及びマルチプレクサ１２１に
、画像補正量に対応する設定値を出力する。
【００４４】
ＡＭＥ回路２２は、２グループに分割された画像データｄ２ａ、ｄ２ｂを画像補正ブロ
ック１５０ａと画像補正ブロック１５０ｂの２ブロックにて画像補正する。具体的には、
画像補正ブロック１５０ａと画像補正ブロック１５０ｂは、入力された画像データｄ２ａ
、ｄ２ｂの各々に対して階調値のヒストグラム、輝度総和、及び彩度総和（即ち、「総和
データ」）を算出し、総和データを統計値算出部１１７に供給する。統計値算出部１１７
は、総和データから画像データの統計値を算出し、算出した統計値を画像補正ブロック１
５０ａ、１５０ｂのそれぞれに供給する。そして、画像補正ブロック１５０ａと画像補正
ブロック１５０ｂは、統計値算出部１１７から供給された統計値に基づいて画像補正量を
求め、この画像補正量を用いて画像データに対して画像補正を行う。画像補正ブロック１
５０ａと画像補正ブロック１５０ｂにて画像補正された画像データｄ６ａ、ｄ６ｂは、マ
ルチプレクサ１２１に供給される。
【００４５】
マルチプレクサ１２１は、２つの画像データｄ６ａ、ｄ６ｂを１つにまとめた画像デー
タＳ２を生成し、生成した画像データＳ２を出力する。この画像データＳ２はＭＰＵ制御
回路２０内で必要な処理を施された後、Ｉ／Ｏバッファ３３へ供給される。
【００４６】
次に、画像補正ブロック１５０ａ、５０ｂ、及び統計値算出部１７にて実行される画像
処理を詳細に説明する。
【００４７】
画像補正ブロック１５０ａは、ＹＵＶ変換部１１５ａと、総和データ算出部１１６ａと
、補正量算出部１１８ａと、画像補正部１１９ａと、ＲＧＢ変換部１２０ａと、を備えて
いる。同様に、画像補正ブロック１５０ｂは、ＹＵＶ変換部１１５ｂと、総和データ算出
部１１６ｂと、補正量算出部１１８ｂと、画像補正部１１９ｂと、ＲＧＢ変換部１２０ｂ
と、を備えている。
【００４８】
ＹＵＶ変換部１１５ａ、１１５ｂには、それぞれ画像データｄ２ａ、ｄ２ｂと、クロッ
ク信号ＣＬＫ２ａ、ＣＬＫ２ｂと、が入力される。ＹＵＶ変換部１１５ａ、１１５ｂは、
ＲＧＢ形式の画像データｄ２ａ、ｄ２ｂをＹＵＶ形式に変換する（ＹＵＶ変換）。ＹＵＶ
変換部１１５ａ、１１５ｂは、ＹＵＶ変換した画像データｄ３ａ、ｄ３ｂを画像補正部１
１９ａ、１１９ｂに供給すると共に、ＹＵＶ変換した画像データｄ４ａ、ｄ４ｂを総和デ
ータ算出部１１６ａ、１１６ｂに供給する。なお、ＹＵＶ変換部１１５ａ、１１５ｂは、
画面の一部の領域（サンプリングエリアとも呼ぶ。）を抽出したデータを画像データｄ４
ａ、ｄ４ｂとして総和データ算出部１１６ａ、１１６ｂに供給することができる。
【００４９】
総和データ算出部１１６ａ、１１６ｂは、取得した画像データｄ４ａ、ｄ４ｂに係る総
和データを算出する。具体的には、総和データ算出部１１６ａ、１１６ｂは、階調値のヒ
ストグラムを生成すると共に、輝度総和と彩度総和を算出する。また、総和データ算出部
１１６ａ、１１６ｂは、供給される同期信号ＳＹ３ａ、ＳＹ３ｂのタイミングにてフレー
ム期間中に上記の処理を行う。このように算出された総和データＳｕｍ＿ａ、Ｓｕｍ＿ｂ
は、統計値算出部１１７に出力される。
【００５０】
統計値算出部１１７は、取得した総和データＳｕｍ＿ａ、Ｓｕｍ＿ｂに基づいて、画像
データｄ４ａ、ｄ４ｂの輝度及び彩度に係る統計値を算出する。具体的には、統計値算出
部１１７は統計値として、輝度の最大値／最小値と、輝度及び彩度の平均値と、輝度の標
準偏差と、を算出する。統計値算出部１１７は、供給される同期信号ＳＹ４のタイミング
にて上記の処理を行うと共に、総和データ算出部１１６ａ、１１６ｂによる１つのフレー
ムの処理が終了した後に処理を行う。
【００５１】
また、統計値算出部１１７は、レジスタ部１１３から供給される信号Ｓｅｔ１に基づい
て、総和データＳｕｍ＿ａ、Ｓｕｍ＿ｂから統計値Ｓｔａ＿ａ、Ｓｔａ＿ｂを算出する。
具体的には、信号Ｓｅｔ１は、統計値算出部１１７が総和データ算出部１１６ａ及び１１
６ｂから出力された総和データＳｕｍ＿ａ及びＳｕｍ＿ｂの各々を、後段の画像補正部１
１９ａ、１１９ｂにおいて使用する統計値とする（以下、「統計値独立モード」とも呼ぶ
。）か、それらの総計を画像補正部１１９ａ、１１９ｂにおいて使用する統計値とする（
以下、「統計値総計モード」とも呼ぶ。）か、を示すモード情報を含んでいる。信号Ｓｅ
ｔ１が統計値総計モードを示している場合、統計値算出部１１７は、総和データＳｕｍ＿
ａ、Ｓｕｍ＿ｂの各々から算出した統計値を総計した値を統計値として出力する。この場
合、統計値算出部１１７から出力される統計値Ｓｔａ＿ａと統計値Ｓｔａ＿ｂは同一の値
となる。
【００５２】
一方、信号Ｓｅｔ１が統計値独立モードを示している場合、統計値算出部１１７は、総
和データＳｕｍ＿ａ、Ｓｕｍ＿ｂの各々から算出された統計値をそれぞれ画像補正部１１
９ａ及び１１９ｂへ出力する。即ち、統計値算出部１１７は、総和データＳｕｍ＿ａ及び
Ｓｕｍ＿ｂの各統計値を総計しない。よって、統計値算出部１１７から出力される統計値
Ｓｔａ＿ａと統計値Ｓｔａ＿ｂは異なる値となる。
【００５３】
以上のように算出された統計値Ｓｔａ＿ａ、Ｓｔａ＿ｂは、補正量算出部１１８ａ、１
１８ｂに供給される。補正量算出部１１８ａ、１１８ｂは、取得した統計値Ｓｔａ＿ａ、
Ｓｔａ＿ｂに基づいて画像データに対して補正する強さ（即ち、画像補正量）を算出する
。具体的には、補正量算出部１１８ａ、１１８ｂは、レベル補正係数と、ガンマ補正量と
、コントラスト補正量と、彩度補正量と、を算出する。この際、補正量算出部１１８ａ、
１１８ｂは、レジスタ部１１３から供給される設定値Ｓｅｔ２ａ、２ｂに基づいて画像補
正量を調整する。即ち、コントラスト補正などの各画像補正は、レジスタ部１１３に設定
された設定値に応じた強度で実行されることになる。こうして算出された画像補正量に対
応する信号Ｃｏｒｒ＿ａ、Ｃｏｒｒ＿ｂは、画像補正部１１９ａ、１１９ｂに出力される
。
【００５４】
画像補正部１１９ａ、１１９ｂには、レジスタ部１１３から供給される設定値Ｓｅｔ３
ａ、Ｓｅｔ３ｂと、補正量算出部１１８ａ、１１８ｂから供給される補正量Ｃｏｒｒ＿ａ
、Ｃｏｒｒ＿ｂと、ＹＵＶ変換部１１５ａ、１１５ｂにてＹＵＶ変換された画像データｄ
３ａ、ｄ３ｂと、が供給される。画像補正部１１９ａ、１１９ｂは、画像データｄ３ａ、
ｄ３ｂに対して、補正量Ｃｏｒｒ＿ａ、Ｃｏｒｒ＿ｂ及び設定値Ｓｅｔ３ａ、Ｓｅｔ３ｂ
に基づいて画像補正を行う。具体的には、画像補正部１１９ａ、１１９ｂは、レベル補正
と、ガンマ補正と、コントラスト補正と、彩度補正と、を画像データｄ３ａ、ｄ３ｂに対
して行う。こうして画像補正された画像データｄ５ａ、ｄ５ｂは、ＲＧＢ変換部１２０ａ
、１２０ｂに出力される。
【００５５】
ＲＧＢ変換部１２０ａ、１２０ｂは、供給されたＹＵＶ形式の画像データｄ５ａ、ｄ５
ｂをＲＧＢ形式のデータに変換する（即ち、「ＲＧＢ変換」）。ＲＧＢ変換部１２０ａ、
１２０ｂは、ＲＧＢ変換した画像データｄ６ａ、ｄ６ｂをマルチプレクサ１２１に供給す
る。そして、マルチプレクサ１２１は、２つの画像データｄ６ａ、ｄ６ｂを１つにまとめ
た画像データｄ７を出力する。
【００５６】
［他の適用例］
上記の実施形態では、本発明による追加クロック生成回路２４を用いてクロックパルス
が追加されたクロック信号をＡＭＥ回路２２に供給している。これ以外に、ＭＰＵ制御回
路２０が色変換回路を備える場合、クロックパルスが追加されたクロック信号を色変換回
路におけるパイプライン処理に使用することもできる。
【００５７】
図１０（ａ）は、色変換回路３００の一例の内部構成を示すブロック図である。図示の
ように、色変換回路３００は、色変換演算部３１０と、階調補正部３２０と、減色処理部
３３０とを備える。色変換回路３００へは、クロック信号ＣＬＫ２と、画像データＤ１と
、レジスタ制御信号Ｓｃとが入力されている。ここで、クロック信号ＣＬＫ２としては、
本発明の追加クロック生成回路によりクロックパルスが追加されたクロック信号が入力さ
れる。
【００５８】
色変換演算部３１０は、外部から入力される画像データＤ１に対して所望の色特性への
色変換処理を施し、色変換後の画像データＤ２を階調補正部３２０へ供給する。入力され
る画像データＤ１は例えばＲＧＢ各色８ビットのデジタルデータであり、色変換演算部３
１０は図１０（ｂ）に示す３×３のマトリクス演算により色変換処理を行う。
【００５９】
階調補正部３２０は、色変換後の画像データＤ２に対して階調特性補正としてのガンマ
補正を行い、補正後の画像データＤ３を減色処理部３３０へ供給する。なお、階調補正部
２０へは、レジスタ制御信号Ｓｃが入力されている。
【００６０】
減色処理部３３０は、ガンマ補正後の画像データＤ３に対して減色処理を行う。ガンマ
補正後の画像データＤ３はＲＧＢ各色８ビットのデータであり、減色処理部３０は例えば
その上位６ビットをビットスライスすることによりＲＧＢ各色６ビットのデータとし、下
位２ビットのデータに基づいてディザ処理を適用してＲＧＢ各色６ビット（ディザ処理に
より各色８ビット相当となっている）の画像データＤ１０を画像表示装置１０２へ供給す
る。
【符号の説明】
【００６１】
１０  表示装置、  １２  画像処理部、  １４  液晶表示パネル、  １６  ドライバ、
１８  液晶表示部、２０  ＲＧＢ信号、  ２２  ４色信号。
【図１】
2010035225.tif 000003
【図２】
2010035225.tif 000004
【図３】
2010035225.tif 000005
【図４】
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【図５】
2010035225.tif 000007
【図６】
2010035225.tif 000008
【図７】
2010035225.tif 000009
【図８】
2010035225.tif 000010
【図９】
2010035225.tif 000011
【図１０】
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