(57)【要約】【課題】半導体基板上に形成された絶縁膜をドライエッチングする場合に、その終点検出の精度を向上させる。【解決手段】ポリシリコンからなるゲート層７，８と、ＬＯＣＯＳ３上にポリシリコンからなる終点検出補助用のダミー層９を形成する。ゲート層７，８とダミー層９を形成した後、シリコン基板１上に、ゲート層７，８とダミー層９を覆って、ＴＥＯＳ膜１４を形成する。その後、ＴＥＯＳ膜１４、薄いゲート酸化膜５及び厚いゲート酸化膜６をドライエッチングすることにより、ゲート層７，８の側壁にサイドウォール１５を形成すると共に、ＬＯＣＯＳ３に囲まれた領域におけるシリコン基板１のＰウエル２の表面を露出させる。このドライエッチング時に、終点検出補助用のダミー層９が露出することにより、終点検出を補ってその検出精度を向上させることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成する第１工程と、
前記素子分離膜に囲まれた領域にゲート絶縁膜を介してゲート層を形成する第２工程と、
前記ゲート層及び前記半導体基板上を覆って絶縁層を形成する第３工程と、
前記絶縁層及び前記ゲート絶縁膜をドライエッチングすることにより、前記ゲート層の側壁にサイドウォールを形成すると共に、前記素子分離膜に囲まれた領域における前記半導体基板の表面を露出する第４工程と、を含み、
前記第３工程の前に、前記ドライエッチングにおける終点検出補助用のダミー層を、前記素子分離膜上に形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ドライエッチングの際に、前記ゲート層及び前記サイドウォールをマスクとして前記ゲート絶縁膜をパターニングすることにより、前記半導体基板の表面を露出することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ドライエッチング時に生じるプラズマの特定の発光スペクトル線の発光強度を検出することにより、前記ドライエッチングにおける終点検出を行うことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２工程では、前記ゲート層として、第１領域に、第１ゲート絶縁膜を介して第１ゲート層が形成されると共に、前記第１領域と電気的に分離された第２領域に、前記第１ゲート絶縁膜と膜厚の異なる第２ゲート絶縁膜を介して第２ゲート層が形成されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ゲート層と前記ダミー層は、前記半導体基板上に形成された同一の導電層がパターニングされることにより形成されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、絶縁膜のドライエッチングの終点検出に関する。
【背景技術】
【０００２】
従来、半導体プロセスにおいては半導体基板上に形成された絶縁膜をドライエッチングして半導体基板を露出させるプロセスがある。この場合、オーバーエッチングにより半導体基板にダメージが加わり、トランジスタ特性を劣化させる等の問題がある。そのような問題を抑えるためには、エッチングの終点検出を正確に行い、オーバーエッチング量をできる限り少なくすることが重要である。
【０００３】
ドライエッチングの終点検出方法としては、ドライエッチング時にプラズマの特定のスペクトル線を観測し、そのスペクトル線の発光強度（発光量）の変化に基づいて終点検出を行う方法が知られている。即ち、上述の場合、被エッチング膜である絶縁膜のエッチングを開始すると、絶縁膜がエッチングされることに起因して、ある一定の発光強度が得られる。次に、絶縁膜の下地の半導体基板が露出してエッチングされると、その発光強度は変化する。したがって、発光強度のレベル差に基づいて、エッチングの終点を検出することができる。
【０００４】
上述のドライエッチングの終点検出方法については、特許文献１、２に記載されている。
【特許文献１】特開平６−２３２０９０号公報
【特許文献２】特開平８−２５０４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の終点検出方法では、絶縁膜の下地に露出する半導体基板（活性化領域）の面積が小さい場合には、プラズマの特定のスペクトル線の発光強度が小さくなり、発光強度のレベル差を識別できなくなるという問題があった。
【０００６】
特に、膜厚が異なる絶縁膜を同時にドライエッチングする場合には、厚い方の絶縁膜の半導体基板が露出した時点で終点検出をしてエッチングを停止する必要がある。即ち、エッチングを開始すると、先ず、薄い絶縁膜がエッチング除去されて下地の半導体基板が露出する。この時点では厚い絶縁膜はまだ残っている。その後、厚い絶縁膜がエッチング除去されて下地の半導体基板が露出する。
【０００７】
したがって、薄い絶縁膜の下地の半導体基板は長い時間エッチングされるため、そのオーバーエッチ量を抑えることが重要である。しかしながら、上述の終点検出方法では、そのような終点検出を正確に行うことが困難であった。
【課題を解決するための手段】
【０００８】
そこで、本発明の半導体装置の製造方法は、半導体基板に素子分離膜を形成する第１工程と、素子分離膜に囲まれた領域にゲート絶縁膜を介してゲート層を形成する第２工程と、ゲート層及び半導体基板上を覆って絶縁層を形成する第３工程と、絶縁層及びゲート絶縁膜をドライエッチングすることにより、ゲート層の側壁にサイドウォールを形成すると共に、素子分離膜に囲まれた領域における半導体基板の表面を露出する第４工程と、を含み、第３工程の前に、ドライエッチングにおける終点検出補助用のダミー層を、素子分離膜上に形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、素子分離膜上に終点検出補助用のダミー層を形成して、ドライエッチングの終点検出を行うようにしたので、ドライエッチングにより露出される半導体基板の面積が小さい場合でも、それを終点検出補助用のダミー層で補って終点検出の精度を向上させることができる。
【００１０】
特に、本発明は、膜厚の異なる２種類の絶縁膜を同時にドライエッチングする場合に適用して好適であり、厚い方の絶縁膜の半導体基板が露出した時点で終点検出することが可能になる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明の実施形態について図面に基づいて説明する。本発明は、１種類の絶縁膜をドライエッチングする場合にも適用でき、終点検出精度を向上することができるが、ここでは先ず本発明を適用して好適である例として、膜厚の異なる２種類の絶縁膜を同時にドライエッチングする場合について説明する。
【００１２】
先ず、図１に基づいて、シリコン基板上に膜厚の異なる２種類のゲート絶縁膜を形成する方法について説明する。この場合、薄いゲート絶縁膜は低耐圧ＭＯＳトランジスタに用いられ、厚いゲート絶縁膜は高耐圧ＭＯＳトランジスタに用いられる。
【００１３】
図１（ａ）に示すように、Ｎ型のシリコン基板１の表面に、イオン注入及び熱拡散によりＰウエル２を形成する。そして、局所酸化法により、例えば膜厚約５００ｎｍのＬＯＣＯＳ３を形成する。ＬＯＣＯＳ３は素子分離膜の一例であって、その代わりにシャロウトレンチ絶縁膜（ＳＴＩ）等の他の素子分離構造を用いてもよい。ＬＯＣＯＳ３によって囲まれたＰウエル２部分が素子形成領域（活性化領域）となる。その後、熱酸化により、Ｐウエル２の表面にシリコン酸化膜４を形成する。
【００１４】
次に、図１（ｂ）に示すように、例えばフォトリソグラフィ工程により形成した不図示のマスクを用いて、エッチング工程を行うことにより、低耐圧のＭＯＳトランジスタ形成領域のシリコン酸化膜４を選択的にエッチングして除去する。
【００１５】
次に、図１（ｃ）に示すように、２回目の熱酸化を行う。すると、低耐圧ＭＯＳトランジスタ形成領域（図の左側）には薄いゲート酸化膜５（シリコン酸化膜）が形成され、その隣の高耐圧のＭＯＳトランジスタ形成領域（図の右側）には厚いゲート酸化膜６（シリコン酸化膜）が形成される。薄いゲート酸化膜５の膜厚は例えば７ｎｍであり、厚いゲート酸化膜６の膜厚は例えば４５ｎｍである。
【００１６】
次に、図２（ａ）に示すように、シリコン基板上の全面にＣＶＤ法によりポリシリコン膜を約４００ｎｍの膜厚に堆積し、これを、例えばフォトリソグラフィ工程により形成した不図示のマスクを介してエッチングすることにより、低耐圧ＭＯＳトランジスタ形成領域の薄いゲート酸化膜５上にゲート層７を形成し、高耐圧ＭＯＳトランジスタ形成領域の厚いゲート酸化膜６上にゲート層８を形成すると同時に、ＬＯＣＯＳ３上にポリシリコンからなる終点検出補助用のダミー層９を形成する。この終点検出補助用のダミー層９は、ゲート層７，８を含めた半導体集積回路の配線やデバイスとは電気的に接続されず、パターン的に孤立した層である。このため、ダミー層９と同層のゲート層７，８の設計レイアウトを変更することなく、ダミー層９を容易にＬＯＣＯＳ３上に配置することができる。
【００１７】
なお、ゲート層７，８及びダミー層９は、それぞれ異なる材料を用いて別工程で形成されてもよいが、上述のように同一の材料を用いて同一の工程で形成することにより、製造工程の簡略化及び製造コストの低下を図ることができる。
【００１８】
その後、ゲート層７、８をマスクにしてＮ型不純物（例えば、燐）を低濃度イオン注入し、低耐圧ＭＯＳトランジスタのＮ−型のソース層１０、ドレイン層１１を形成すると共に、高耐圧ＭＯＳトランジスタのＮ−型のソース層１２、ドレイン層１３を形成する。その後、シリコン基板上の全面に、ＣＶＤ法により、シリコン酸化膜であるＴＥＯＳ膜１４を約６００ｎｍの膜厚に堆積する。
【００１９】
次に、図２（ｂ）に示すように、ＴＥＯＳ膜１４をドライエッチングし、ゲート層７，８の側壁にＴＥＯＳからなるサイドウォール１５を形成する。なお、サイドウォール１５は、シリコン窒化膜からなるものであってもよく、その場合、ＴＥＯＳ膜１４の替わりにシリコン窒化膜が形成され、そのシリコン窒化膜がドライエッチングされる。そして、図２（ｃ）に示すように、このドライエッチングを更に継続して、ＴＥＯＳ膜１４の下地の薄いゲート酸化膜５及び厚いゲート酸化膜６を同時にエッチングする。ここで、薄いゲート酸化膜５及び厚いゲート酸化膜６をエッチングするのは、後述するＮ＋型のソースドレイン層形成のためのイオン注入の制御性向上のためである。つまり、薄いゲート酸化膜５及び厚いゲート酸化膜６を残した状態でイオン注入を行い、Ｎ＋型ソースドレイン層を形成すると、膜厚差に起因して、低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとでＮ＋型ソースドレイン層のシート抵抗値が異なってくる等の問題が生じるからである。また、同時エッチングするのは、工程合理化のためである。この場合、ドライエッチングのエッチングガスは、例えば、ＣＨＦ３とＣＦ４の混合ガスである。
【００２０】
薄いゲート酸化膜５及び厚いゲート酸化膜６を同時にドライエッチングする場合、先ず、薄いゲート酸化膜５が除去されて低耐圧ＭＯＳトランジスタ形成領域のシリコン基板１（Ｐウエル２）が露出され、その後、厚いゲート酸化膜６が除去されて高耐圧ＭＯＳトランジスタ形成領域のシリコン基板１（Ｐウエル２）が露出されることになる。したがって、低耐圧ＭＯＳトランジスタ形成領域のシリコン基板のオーバーエッチング量を抑えるためには、厚いゲート酸化膜６の下地のシリコン基板１（Ｐウエル２）が露出した時点での終点検出が必要になる。
【００２１】
この点、本実施形態にあっては、ＬＯＣＯＳ３上にポリシリコンからなる終点検出補助用のダミー層９を形成しているので、これがドライエッチングの時に露出することにより、上述の終点検出を補ってその検出精度を向上させることができると考えられる。
【００２２】
実際、本発明者の実験によれば、終点検出補助用のダミー層９を形成することにより、厚いゲート酸化膜６の下地のシリコン基板１（Ｐウエル２）が露出した時点のおけるプラズマの特定のスペクトル線（この場合、約４８２．５ｎｍ波長のスペクトル線）の発光強度の変化を大きくすることができた。
【００２３】
以下、この実験結果について図４を基づいて説明する。この実験においては、終点検出補助用のダミー層９を形成することにより、シリコン基板１上の全面積に対するシリコン領域の面積比を（ａ）１９．８％、（ｂ）２６．３％、（ｃ）３９．３％、（ｄ）５０．１％、というように変化させたサンプルを準備し、上述のドライエッチング時のスペクトル線の時間変化を観測した。なお、上述のシリコン領域には、ゲート層７，８及びダミー層９を構成するポリシリコン部分と、厚いゲート酸化膜６のドライエッチングによって露出されたシリコン基板１（Ｐウエル２）の部分が含まれるものとする。
【００２４】
時刻ｔｘにおける発光強度の低下は、厚いゲート酸化膜６が除去されて高耐圧ＭＯＳトランジスタ形成領域のシリコン基板１（Ｐウエル２）が露出された時点に対応していると考えられる。
【００２５】
これから明らかなように、シリコン領域の面積比が増加するにつれて、時刻ｔｘにおける発光強度の減少が大きくなり、時刻ｔｘより前の発光強度と時刻ｔｘでの発光強度とのレベル差が拡大している。このことは、ＬＯＣＯＳ３上へのダミー層９の配置が、シリコン基板１の全領域に占めるシリコン領域の割合を確実に増加させることにより、ドライエッチング時の終点検出精度を向上させるのに有効であることを示している。
【００２６】
ここで、仮に、本実施形態とは異なる構成として、ダミー層９をＬＯＣＯＳ３上以外の領域に配置した場合、例えば、ダミー層９を薄いゲート酸化膜５や厚いゲート酸化膜６の上に配置した場合には、ドライエッチング時に露出するシリコン基板１（Ｐウエル２）の部分が、ダミー層９を構成するポリシリコン部分に置換されるだけで、シリコン領域の増加とはならない。このため、本実施形態のような効果を享受することができない。
【００２７】
なお、上述の終点検出の方法は、図４のようなドライエッチング時のスペクトル線の時間変化を計測する際、任意のＢＯＸを作っておき、そのＢＯＸの左真横から入った波形がそのままＢＯＸの右横から抜けるか、あるいはＢＯＸの下側へ抜けるかを区別して終点検出を行う方法であってもよい。
【００２８】
以上のように、本実施形態によれば、ＬＯＣＯＳ３上にダミー層９を配置したことで、厚いゲート酸化膜６が除去されて高耐圧ＭＯＳトランジスタ形成領域のシリコン基板１（Ｐウエル２）が露出された時点（時刻ｔｘ）を正確に検出することができる。
【００２９】
このように、薄いゲート酸化膜５及び厚いゲート酸化膜６をエッチング除去した後は、図３に示すように、Ｎ型不純物（例えば、ヒ素）を高濃度イオン注入し、低耐圧ＭＯＳトランジスタのＮ＋型のソース層１６、ドレイン層１７を形成すると共に、高耐圧ＭＯＳトランジスタのＮ＋型のソース層１８、ドレイン層１９を形成する。
【００３０】
尚、上述の実施形態においては、Ｎチャネル型ＭＯＳトランジスタを例としているが、本発明はＰチャネル型ＭＯＳトランジスタの形成にも同様に適用することができる。
【００３１】
また、上述の実施形態においては、薄いゲート酸化膜５及び厚いゲート酸化膜６という２種類の酸化膜があるが、本発明は３種類以上の酸化膜がある場合にも同様に適用することができる。
【００３２】
さらに、本発明はＬＯＣＯＳ３上にポリシリコンからなる終点検出補助用のダミー層９を形成し、このダミー層９がドライエッチングの時に露出することにより、終点検出を補ってその検出精度を向上させるという技術思想に根ざしているので、本発明は、１種類のゲート絶縁膜をドライエッチングしてシリコン基板１（Ｐウエル２）を露出させる場合にも適用でき、その終点検出精度の向上が期待できる。さらにいえば、１種類のゲート絶縁膜を介して形成されたゲート層に、他の絶縁層からなるサイドウォールを形成する場合にも適用でき、その終点検出精度の向上が期待できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態による半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態による半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態による半導体装置の製造方法を説明する断面図である。
【図４】ドライエッチングの終点検出を説明する図である。
【符号の説明】
【００３４】
１  シリコン基板                  ２  Ｐウエル
３  ＬＯＣＯＳ                    ４  シリコン酸化膜
５  薄いゲート酸化膜              ６  厚いゲート酸化膜
７，８  ゲート層                  ９  ダミー層
１０，１２  Ｎ−型のソース層      １１，１３  Ｎ−型のドレイン層
１４  ＴＥＯＳ膜                  １５  サイドウォール
１６，１８  Ｎ＋型のソース層      １７，１９  Ｎ＋型のドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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