(57)【要約】【課題】ＥＬＯＧ法を用いて形成された開口面積の大きい空洞を半導体層内部に導入することにより成長用基板をウェットエッチング処理または外力印加によって容易に剥離することができる半導体素子の製造方法を提供する。【解決手段】  成長用基板上を部分的に覆う選択成長用のマスクを成長用基板上に形成する。次に、成長用基板上のマスクで覆われていない非マスク部において、マスクの膜厚よりも厚い緩衝層を成長させた後、緩衝層の表面に所定のファセットを表出させる。次に、緩衝層を起点として半導体膜を横方向成長させてマスク上部に空洞を形成しつつマスクを覆う横方向成長層を形成する。横方向成長層の上にデバイス機能層をエピタキシャル成長させる。空洞形成工程は、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する。【選択図】図２
2010147166.tif 000002
【特許請求の範囲】
【請求項１】
有機金属気相成長法を用いた半導体素子の製造方法であって、
成長用基板上を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、
前記成長用基板上の前記マスクで覆われていない非マスク部において、前記マスクの膜厚よりも厚く、且つ表面にファセットを有する緩衝層を形成する工程と、
前記緩衝層上に横方向成長層を成長させて前記マスク上部に空洞を形成する空洞形成工程と、
前記横方向成長層の上にデバイス機能層をエピタキシャル成長させる工程と、を含み、
前記空洞形成工程は、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記緩衝層、前記横方向成長層、前記デバイス機能層はIII族窒化物半導体からなり、前記緩衝層のファセットは前記III族窒化物半導体結晶の｛１１−２２｝面であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記緩衝層のファセットは、前記緩衝層の成長後に熱処理を行って形成されることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記成長用基板はＣ面サファイア基板であり、
前記マスクは、前記サファイア基板の結晶方位の＜１１−２０＞方向と平行な辺を有するように形成されることを特徴とする請求項１乃至３のいずれか１つに記載の半導体素子の製造方法。
【請求項５】
前記マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有していることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第１ステップと前記第２ステップにおける半導体膜の成長速度の比率は、１：１．５〜１：４であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記デバイス機能層は、発光層を含む発光動作層であることを特徴とする請求項１乃至６のいずれか１つに記載の半導体素子の製造方法。
【請求項８】
前記デバイス機能層に支持基板を接着する工程と、
前記空洞間の隔壁部を起点として機械的に前記成長用基板を除去する工程と、を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記緩衝層を形成する前に前記マスクの構成材料を脱離させて前記成長用基板上の前記非マスク部に再付着させた再付着層を形成する工程と、
前記デバイス機能層に支持基板を接着する工程と、
前記空洞にエッチャントを流入させて前記マスクおよび前記再付着層を除去し、前記成長用基板を剥離する工程と、を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
成長用基板上にIII族窒化物半導体からなるデバイス機能層が形成された半導体素子であって、
前記成長用基板と前記デバイス機能層との間に複数の空洞を含むIII族窒化物半導体からなる空洞含有層を有し、
前記空洞の各々は、前記III族窒化物半導体結晶の｛１１−２２｝面からなる側壁を有することを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体発光素子は、近年の技術の進歩により高効率、高出力化されている。しかし、高出力化に伴って半導体発光素子から発せられる熱量も増加し、これによる半導体発光素子の効率低下および半導体膜の劣化等、信頼性の低下が問題となっている。これを解決するために比較的熱伝導性の低い成長用基板を除去し、これに替えて比較的熱伝導性の高い金属で半導体膜を支持する構成がとられている。かかる構造とすることにより、半導体発光素子の放熱性が改善される他、成長用基板を除去することにより発光効率、特に光取り出し効率の向上も期待できる。すなわち、成長用基板を光が通過する際に起る光吸収や半導体膜と成長用基板の屈折率差に起因してその界面で全反射される光の成分を減じることが可能となる。成長用基板の剥離は、レーザリフトオフ（ＬＬＯ）法が用いられるのが一般的である。
【０００３】
特許文献１および特許文献２には、レーザリフトオフ法を用いることなく成長用基板を剥離する方法が記載されている。特許文献１に記載の半導体素子の製造方法は以下のとおりである。まず、成長用基板上にストライプ状に配置されたＳｉＯ２からなるマスクを形成する。次に、このマスクの開口部においてＧａＮ膜を選択成長させる。次に、マスクを挟んで互いに隣接するＧａＮ膜同士が完全に融合する前にウエハをＨＶＰＥ装置から取り出し、マスクをエッチング除去することによりＧａＮ膜内部に空洞を形成する。次に、ウエハを再びＨＶＰＥ装置にセットし、空隙を維持したままＧａＮ膜を更に成長させる。その後、雰囲気温度降下時にＧａＮ膜とサファイア基板の熱膨張係数差を利用してサファイア基板をＧａＮ膜から剥離する。
【０００４】
一方、特許文献２に記載の半導体素子の製造方法は以下のとおりである。サファイア基板と半導体結晶層との間に窒化アルミニウム等が島状に分散配置されてなる分離層を形成する。その後、分離層に形成された空洞にエッチャントを流入させて、分離層をエッチングすることによりサファイア基板を剥離する。
【０００５】
ところで、ＧａＮ等のIII族窒化物半導体の結晶とサファイア基板との格子状数には大きな差があるため、サファイア基板の上に成長させたIII族窒化物半導体の結晶には多数の結晶欠陥が生じていた。かかる問題に対して、横方向成長法（ELOG：Epitaxial Lateral Overgrowth）が有効である。この方法は、例えば、開口部を設けたＳｉＯ２等からなる選択成長用マスクをサファイア基板上に形成し、マスクの開口部からIII族窒化物半導体の結晶を横方向に成長させて転位を曲げることにより、貫通転位の上層への伝搬を遮断するものである（特許文献３）。
【特許文献１】特開２００６−３１５８９５号
【特許文献２】特開２００１−３６１３９号
【特許文献３】特許第３９３０１６１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＬＬＯ法を用いて成長用基板を剥離する場合、レーザ光を吸収した窒化物半導体が分解されてＮ２ガスを発生させ、このガス圧により半導体膜にクラックが生じたり、レーザ光の吸収によって生じた熱が半導体膜の結晶品質の劣化を引き起こしたりする場合がある。また、ＬＬＯ法を実施するためには、高価な専用の装置を導入する必要があるため、コストアップを招く。更に、ＬＬＯ法では、多数のウエハを一括処理することが困難であり、レーザ光をウエハ全面に亘って走査させていく処理となるため、比較的長い処理時間を要する。ウエハの大口径化が進むと処理時間は更に長くなる。従って、成長用基板をウェットエッチングまたは外力印加によって容易に剥離することができれば、品質、コスト、処理時間等の観点から有利となる場合が多いと考えられる。
【０００７】
特許文献１および２に記載の製法によれば、ＬＬＯ法を用いることなく成長用基板の剥離が可能となる。しかしながら、特許文献１に記載の製法においては、ＧａＮ膜内部に空洞を形成するために一旦ウエハをＨＶＰＥ装置から取り出してマスクをエッチングした後、再度ＨＶＰＥ装置にセットしてＧａＮ膜の成長を行うといった処理となるため、工程が複雑となり、多大な処理時間を要する。また、特許文献２に記載の製法においては、半導体結晶層は、分離層から成長させることとなるため、分離層の材料および成膜条件によっては、バッファ層を介しても分離層上にＧａＮ系半導体結晶層をエピタキシャル成長させるのは容易ではない。
【０００８】
また、選択成長を伴うＥＬＯＧ法においては、マスク上に空洞が形成される場合があるが、この空洞を成長用基板剥離のためのエッチャント導入路として用いる方法が考えられる。しかし、これまでＧａＮ結晶の横方向成長の結果として得られる空洞をエッチャントの導入路として利用する試みがなされていなかったために、空洞の開口面積や開口形状等の制御方法については殆ど検討されていなかった。すなわち、従来の横方向成長法によって得られる空洞は、エッチャントの導入路として十分機能するために必要な開口面積および開口幅を有するものではなかった。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、ＥＬＯＧ法により開口面積の大きい空洞を半導体層内部に形成することによりウェットエッチング処理または外力印加によって成長用基板を容易に剥離することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体素子の製造方法は、有機金属気相成長法を用いた半導体素子の製造方法であって、成長用基板上を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、前記成長用基板上の前記マスクで覆われていない非マスク部において、前記マスクの膜厚よりも厚く、且つ表面にファセットを有する緩衝層を形成する工程と、前記緩衝層上に横方向成長層を成長させて前記マスク上部に空洞を形成する空洞形成工程と、前記横方向成長層の上にデバイス機能層をエピタキシャル成長させる工程と、を含み、前記空洞形成工程は、互いに異なる成長速度で半導体膜の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含むことを特徴とする。
【００１１】
また、本発明の半導体素子は、成長用基板上にIII族窒化物半導体からなるデバイス機能層が形成された半導体素子であって、前記成長用基板と前記デバイス機能層との間に複数の空洞を含むIII族窒化物半導体からなる空洞含有層を有し、前記空洞の各々は、前記III族窒化物半導体結晶の｛１１−２２｝面からなる側壁を有することを特徴としている。
【発明の効果】
【００１２】
本発明の半導体素子の製造方法によれば、成長用基板の剥離に好適な開口面積および開口幅の広い空洞を有する層を形成することが可能となり、ＬＬＯ法以外の方法を用いて成長用基板の剥離を容易に行うことができる。
【発明の実施の形態】
【００１３】
以下、本発明の実施例について図面を参照しつつ説明する。図１は、本発明の実施例である半導体発光素子の製造工程フロー図である。図２〜図４は、本発明の実施例である半導体発光素子の各製造工程毎の断面図である。
【００１４】
（選択成長用マスク形成工程  ステップＳ１）
はじめに、成長用基板を用意する。本実施例では、ＭＯＣＶＤ法（有機金属気相成長法）によりＧａＮ系の半導体エピタキシャル層を形成することができるＣ面を結晶成長面とするＣ面サファイア基板１０を成長用基板として用いた。
【００１５】
次に、サファイア基板１０上にＧａＮ膜の選択成長を行うためのマスク層を形成する。マスク層は、サファイア基板１０上にストライプ状に配列されたＳｉＯ２マスク２０によって構成される。マスク層の形成手順は以下のとおりである。まず、ＥＢ（電子ビーム）法等によりサファイア基板１０上に膜厚１５０ｎｍ程度のＳｉＯ２膜を堆積させる。続いて、このＳｉＯ２膜上にレジストマスクを形成した後、例えばＣＨＦ３を用いたドライエッチングによりＳｉＯ２膜を選択的に除去することによりストライプ状のパターニングを施す。本実施例では、１μｍ幅でＳｉＯ２膜を除去し、３μｍ幅のＳｉＯ２を残すことによりマスク部２１と非マスク部２２とが交互に配されたストライプパターンを形成した。すなわち、サファイア基板１０上には、３μｍ幅のＳｉＯ２マスクが４μｍピッチで形成される。ここで、マスク部２１の伸張方向がサファイア基板１０の結晶方位の＜１１−２０＞（ａ軸）方向に平行となるようにパターニングするのが好ましい。このようにＳｉＯ２マスクを配置することにより、ＧａＮ膜の横方向成長が促進される（図２（ａ））。
【００１６】
尚、本実施例では、ＳｉＯ２によりマスク層を形成することとしたが、ＧａＮ膜の選択成長を行うことが可能な材料であればよく、例えばＴｉＯ２、ＳｉＮ、ＴｉＮを用いることもできる。また、ＳｉＯ２膜の膜厚は例えば１００〜５００ｎｍの範囲で形成することができるが、成膜時間及びその後のＧａＮ膜の成長容易性を考慮して１００〜２００ｎｍであることが好ましい。
【００１７】
また、ＳｉＯ２の成膜方法は、ＥＢ法に限らず、例えばスパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法を用いてもよい。また、ＳｉＯ２膜のエッチングはＣＨＦ３を用いたドライエッチングに限らず、ＣＦ４及びＣ２Ｆ８等を用いたドライエッチングでも良く、また、ＨＦ、ＢＨＦ、ＮＨ４Ｆ＋ＨＦ、ＫＯＨ、ＮａＯＨ（酸化物）、熱リン酸及、リン酸＋硫酸（窒化物）等を用いたウェットエッチングでも良い。
【００１８】
また、ＳｉＯ２マスクは、サファイア基板１０上に適当な間隔をもって離散的に形成されていればよく、図５（ａ）〜（ｄ）に示すように、ストライプ状の他、ＧａＮ結晶の結晶方位＜１０−１０＞に平行な軸およびこれと同等の軸に平行な辺を有する三角形、六角形、ひし形等の多角形状が格子状に配列されたパターンであっても良い。尚、ミラー指数＜＞は、等価な方向の総称を示す表記である。
【００１９】
また、ＳｉＯ２マスクは、はじめにサファイア基板１０上にフォトレジストでパターンを形成しておき、その後ＳｉＯ２膜を堆積し、レジストマスク上に堆積された不要部分をリフトオフして形成してもよい。
【００２０】
また、成長用基板はサファイア基板に限らず、ＳｉまたはＳｉＣ基板等の半導体層の成長に適したものであればよい。
【００２１】
（再付着層形成工程  ステップＳ２）
次に、ＳｉＯ２マスク２０が形成されたサファイア基板１０を１０００℃に制御されたＭＯＣＶＤ装置にセットし、還元雰囲気下（水素流量１０ＬＭ、窒素流量７ＬＭ）で７分間処理する。ＳｉＯ２マスク２０を構成するＳｉＯ２は、高温の還元雰囲気化に曝されることによりマスク部２１から分解・脱離する。脱離したＳｉＯ２は、還元雰囲気中を飛散して、その一部は非マスク部２２であるサファイア基板１０上に再付着する。この熱処理を適当な時間行うことにより、非マスク部２２上には、厚さ数Å程度のＳｉＯ２の再付着物２３が島状に分布するように堆積した再付着層が形成される（図２（ｂ））。
【００２２】
この再付着物２３およびＳｉＯ２マスク２０は、後の成長用基板剥離工程（ステップＳ７）においてエッチングされて消失する犠牲膜として機能する。サファイア基板１０とＧａＮ膜との間に介在することとなるこのＳｉＯ２の再付着物２３が後にエッチングされ、消失することにより、サファイア基板１０の剥離が容易となる。
【００２３】
再付着物２３が犠牲膜として機能してサファイア基板１０の剥離を良好に行うためには、マスク部２１から脱離したＳｉＯ２を非マスク部２２上に均一に分布させることが重要となる。これは、非マスク部２２上においてＳｉＯ２の再付着が起らない領域が大きくなると、サファイア基板とＧａＮ膜との接合部面積が大きくなり、サファイア基板１０の剥離に至らない場合があるからである。尚、「ＳｉＯ２を均一に分布させる」とは、ＳｉＯ２の再付着物２３の島が非マスク部２２上に偏りなく分散している状態を含み、必ずしも非マスク部２２上にＳｉＯ２薄膜が形成していることを要しない。
【００２４】
ＳｉＯ２の再付着物２３を非マスク部２２上に均一に分布させるためには、ＳｉＯ２マスク２０のパターン構成、すなわちマスク部２１と非マスク部２２の幅寸法を適切に設定することが重要となる。つまり、脱離したＳｉＯ２の飛散距離は限られているため、マスク部２１の離間距離、すなわち非マスク部２２の幅が５μｍ以上となると、非マスク部２２の幅方向中央部は、マスク部２１からの距離が長くなるためＳｉＯ２の再付着物２３が堆積しにくくなる。従って、非マスク部２２の幅は５μｍ以下、より好ましくは１μ以下に設定する。一方、マスク部２１の幅は、加工精度および後の工程においてマスク部２１上に空洞４１を形成することを考慮して１〜５μｍとすることが好ましい。マスク部２１の幅は非マスク部２２の幅よりも広く、その比率が概ね３：１乃至４：１となっていることが好ましい。
【００２５】
また、本工程による熱処理は、ＳｉＯ２の分解・脱離が促進される条件で行うことが好ましく、１０００℃以上の水素リッチの還元雰囲気下で処理することが好ましい。また、後の工程において非マスク部２２において露出したサファイア基板１０上にＧａＮ膜の選択成長を行うところ、再付着物２３の膜厚が厚くなりすぎると上層の半導体エピタキシャル層５０の結晶性に悪影響を及ぼすこととなる。従って、非マスク部２２上に堆積させるＳｉＯ２の再付着物２３の膜厚は、上層のＧａＮ膜の結晶性を害さないように１ｎｍ以下とすることが好ましい。従って、処理時間は、雰囲気温度やＳｉＯ２マスク２０のパターン等に応じて再付着層３０の膜厚が適切となるように、１〜２０分の範囲に適宜設定すればよい。
【００２６】
また、本実施例では、高温の水素還元雰囲気中にウエハを曝すことによりＳｉＯ２の分解・脱離を促進して非マスク部２２上へこれを再付着させることとしたが、水素存在下のプラズマ雰囲気による処理や、水素存在下における電子照射によっても、これを行うことが可能である。
【００２７】
（低温バッファ層形成工程  ステップＳ３）
次に、ＳｉＯ２マスク２０が形成されたサファイア基板１０上にＧａＮからなる低結晶性の低温バッファ層３０を形成する。低温バッファ層３０は、サファイア基板１０とＧａＮ膜との間の格子不整合を緩和する緩衝層として機能する。本発明者らの研究によれば、この低温バッファ層３０の膜厚によって、後の工程においてマスク部２１上に形成される空洞４１の形状および開口面積を制御できることが明らかとなった。この空洞４１は、成長用基板剥離工程（ステップＳ７）において、ウェットエッチングによりサファイア基板１０を剥離するためのエッチャントの導入路として機能する。空洞４１がエッチャントの導入路として機能する場合、空洞４１の開口面積および開口幅はある程度広いほうが、エッチングが促進されるため好ましい。このような開口面積および開口幅の広い空洞を形成しようとする場合、低温バッファ層３０の膜厚をＳｉＯ２マスク２０の膜厚よりも厚くするとよいことが明らかとなった。
【００２８】
具体的には、ＭＯＣＶＤ装置内の温度を５２５℃に制御し、窒素（流量１３．５ＬＭ）および水素（流量７ＬＭ）の混合雰囲気下でトリメチルガリウム（ＴＭＧ）（流量１０μｍｏｌ／ｍｉｎ）およびアンモニア（ＮＨ３）（流量３．３ＬＭ）を供給して（この場合Ｖ／III比は１４０００程度となる）、ＳｉＯ２マスク２０の膜厚（１５０ｎｍ）よりも厚い膜厚４００ｎｍ程度の低温バッファ層３０を形成した。
【００２９】
かかる条件でＳｉＯ２マスク２０が形成されたサファイア基板１０上にＧａＮ膜の成長を行うと、マスク部２１上にはＧａＮ単結晶膜は成長せずに多結晶が成長し、非マスクから露出したサファイア基板１０上にのみＧａＮの核成長が起る。その後、雰囲気温度を次の空洞形成工程（ステップＳ４）における成長温度である８００℃まで昇温する。このとき、サファイア基板１０上に成長した低温バッファ層３０の表面に安定なＧａＮ結晶のファセット｛１１−２２｝が表出する。かかるファセットは後の横方向成長層４０の成長過程においても維持され、このファセットが空洞４１の側壁を構成することとなる（図２（ｃ））。尚、ミラー指数｛  ｝は等価な面の代表値を示している。
【００３０】
尚、本工程において、雰囲気温度は４２５〜６２５℃の範囲に設定することができる。また、ＴＭＧ流量は３〜４５μｍｏｌ／ｍｉｎの範囲に設定することができるが、バッファ層３０の成膜均一性および上層のデバイス機能層５０の結晶性を高めるために９〜２３μｍｏｌの範囲に設定するのが好ましい。またＶ／III比は３０００〜２５０００の範囲に設定することができるが、デバイス機能層５０の結晶性を高くするために６０００〜１４０００の範囲に設定するのが好ましい。上記Ｖ／III比の範囲においてＮＨ３流量は、３．３〜５．５ＬＭの範囲に設定することができる。
【００３１】
（空洞形成工程  ステップＳ４）
先の工程で形成したバッファ層３０を起点として成長速度が比較的低い条件でＧａＮ成長を行う処理（第１ステップと称する）と成長速度が比較的高い条件でＧａＮ膜の成長を行う処理（第２ステップと称する）とを交互に複数回繰り返してＧａＮ膜の横方向成長を行うことにより、マスク部２１上に空洞４１を形成する膜厚４００ｎｍ程度の横方向成長層４０をサファイア基板１０上に形成する。
【００３２】
具体的には、ＭＯＣＶＤ装置内部の温度を８００℃に制御し、窒素流量６ＬＭ、水素流量１３ＬＭの雰囲気下で、上記第１ステップにおいては、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量２．２ＬＭで供給し、成長速度２３ｎｍ／ｍｉｎでＧａＮ膜を成長させる。この第１ステップでは、成長速度が比較的低いため、供給された原料種の脱離が促進されることとなる。そうすると、低温バッファ層３０上に成長し始めた横方向成長層４０の構成部分においてＧａＮ結晶のファセット｛１１−２２｝が表出する（図２（ｄ））。
【００３３】
一方、上記第２ステップにおいては、ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量４．４ＬＭで供給し、成長速度４５ｎｍ／ｍｉｎでＧａＮ膜を成長させる。この第２ステップでは、成長速度が比較的高いため、上記第１ステップで形成されたファセット｛１１−２２｝が横方向に拡がるように成長する（図２（ｅ））。このように、第２ステップではＧａＮ膜の横方向成長が促進されるため、サファイア基板１０とＧａＮ膜との界面で発生した転位が屈曲して上方への転位の伝搬が抑えられ、上層の転位密度の低減を図ることができる。
【００３４】
上記第１ステップおよび第２ステップを交互に４セット繰り返すことにより、隣接するＧａＮ結晶同士が融合し、マスク部２１の各々の上部に空洞４１を形成する横方向成長層４０が形成される（図３（ｆ））。
【００３５】
ここで、上記第１ステップおよび第２ステップを繰り返しＧａＮ膜の横方向成長を行う過程において、以下のような反応が起る。横方向成長層４０を構成するＧａＮ膜は、供給されるＧａ原子およびＮ原子が基板上に吸着および分解・脱離を繰り返しながら成長していく。第２ステップにおいて横方向成長が進行するに従って、マスク部２１上部が横方向成長層４０によって覆われ空洞４１の原型が形成されていく。隣接するＧａＮ結晶同士が完全に融合する直前においては、空洞４１上部の開口部の幅が小さくなり、空洞４１内部に原料ガスが侵入しにくい状態となる。一方、空洞４１内部の結晶性の弱い部分では分解・脱離が進みガス状の窒素は、空洞４１内部から上記開口部を通じて抜けていく。これにより、空洞４１のサイズは次第に大きくなり、マスク部２１の幅よりも広い幅の断面が略台形形状の空洞４１が形成されることとなる。先の低温バッファ層形成工程で形成された安定なファセット｛１１−２２｝は、維持されて空洞４１の側壁面を構成する。
【００３６】
空洞４１の各々は、後の成長用基板剥離工程（ステップＳ７）においてウェットエッチングによりサファイア基板１０を剥離する際にエッチャントをＧａＮ膜内部に導入するためのエッチャント導入路として機能する。
【００３７】
尚、本工程において成長温度は７００〜９００℃の範囲に設定することができる。また、上記第１ステップにおいては、ＧａＮ膜の成長速度を１０〜３０ｎｍ／ｍｉｎの範囲に設定することができる。また上記第２ステップにおいてはＧａＮ膜の成長速度を３０〜７０ｎｍ／ｍｉｎの範囲に設定することができる。この場合、第１ステップにおける成長速度と第２ステップにおける成長速度の比率は、概ね１：１．５〜１：４の範囲に保つことが好ましい。
【００３８】
（デバイス機能層形成工程  ステップＳ５）
次に、ＭＯＣＶＤ法により横方向成長層４０の上にＧａＮ系半導体からなるｎ層５１、発光層５２およびｐ層５３を含む発光動作層によって構成されるデバイス機能層５０を形成する（図３（ｇ））。
【００３９】
具体的には、雰囲気温度を１０００℃とし、ＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ４を供給し、Ｓｉが５×１０１８ａｔｏｍ／ｃｍ３ドープされた膜厚１〜１０μｍ程度のｎ層５１を形成する。尚、ＴＭＧの流量は、１０〜７０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。また、ＮＨ３は３．３〜５．５ＬＭの範囲で変更することが可能である。また、Ｖ／III比は、２０００〜２２５００、より好ましくは３０００〜８０００の範囲に設定することが可能である。
【００４０】
次に、雰囲気温度を７６０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、トリメチルインジウム（ＴＭＩ）（流量３．６μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ／ＩｎｙＧａ１−ｙＮ（各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示ぜず）を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成がｙ＝０．２程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ＧａＮに代えてＩｎｘＧａ１−ｘＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように、流量調整が必要となる。また、歪緩和層の膜厚は、ＧａＮ/ＩｎｙＧａ１−ｙＮの各層の膜厚やペア数を変更することにより５０〜３００ｎｍの範囲で変更することが可能である。また、歪緩和層には、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。
【００４１】
次に、雰囲気温度を７３０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（流量１０μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ障壁層／ＩｎｚＧａ１−ｚＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の発光層５２を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成がｙ＝０．３５程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、発光層５２には、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。
【００４２】
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量８．１μｍｏｌ／ｍｉｎ）、トリメチルアルミニウム（ＴＭＡ）（流量７．６μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０２０ａｔｏｍ／ｃｍ３ドープされた膜厚４０ｎｍ程度のｐＡｌｗＧａ１−ｗＮ層（図示せず）を形成する。尚、ＴＭＧの流量は４〜２０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ａｌの組成がｗ＝０．２程度となるようにＴＭＧとＴＭＡの流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐＡｌｗＧａ１−ｗＮ層の膜厚は２０〜６０ｎｍの範囲で変更することが可能である。
【００４３】
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０２０ａｔｏｍ／ｃｍ３ドープされた膜厚２００ｎｍ程度のｐ層７３を形成する。尚、ＴＭＧの流量は８〜３６μｍｏｌ／ｍｉｎの範囲で変更することが可能である。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ層３３の膜厚は１００〜３００ｎｍの範囲で変更することが可能である。続いて、約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ層５３を活性化させる。
【００４４】
尚、デバイス機能層としては、上記の如く発光動作層によって構成されるもの限らず、トランジスタ等からなる回路動作層によって構成されるものであってもよい。ここで、本明細書において、デバイス機能層とは、半導体素子がその機能を発揮するために含まれるべき半導体で構成される層を指すこととする。例えば、単純なトランジスタであればｎ型半導体、ｐ型半導体及びｎ型半導体（又はｐ型半導体、ｎ型半導体及びｐ型半導体）のｐｎ接合によって構成される構造層を含む。尚、ｐ型半導体層、発光層及びｎ型半導体層によって構成され、注入されたキャリアの再結合によって発光動作をなす半導体層を特に発光動作層という。
【００４５】
（支持基板接着工程  ステップＳ６）
次に、ＥＢ法等により、ｐ層５３上にＰｔ（１ｎｍ）およびＡｇ（３００ｎｍ）をこの順番で堆積し、電極層６１を形成する。Ｐｔ層によりｐ層５３との間でオーミック接触が確保され、Ａｇ層により高反射率が確保される。続いて、Ｔｉ（１００ｎｍ）、Ｐｔ（２００ｎｍ）およびＡｕ（２００ｎｍ）をこの順番で堆積し、接着層６２を形成する。接合層６２は後述する支持基板７０との接着部を構成する（図３（ｈ））。
【００４６】
次に、サファイア基板１０に代えて半導体エピタキシャル層５０を支持するための支持基板７０を用意する。支持基板７０としては、例えばＳｉ単結晶基板や銅などの金属基板を用いることができる。支持基板７０上には、Ｐｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎがこの順番で積層された接着層７１がＥＢ法等により形成される。続いて、この接着層７１と半導体エピタキシャル層５０上に形成された接着層６２とを密着させ真空又はＮ２雰囲気中で熱圧着することにより、半導体エピタキシャル層５０のｐ層５３側に支持基板７０を貼り付ける（図４（ｉ））。尚、支持基板７０は、半導体エピタキシャル層５０上にＣｕ等の金属膜をめっき成長させることにより形成されるものであってもよい。
【００４７】
（成長用基板除去工程  ステップＳ７）
次に、上記各工程を経たウエハをフッ酸（ＨＦ）水溶液に浸漬し、ＳｉＯ２マスク２０および非マスク部２２に堆積したＳｉＯ２の再付着物２３をエッチングしてサファイア基板１０を剥離する。このウェットエッチング処理においては空洞４１にエッチャントが流入する。ＨＦを用いたウェットエッチング処理においては、ＳｉＯ２が選択的にエッチングされ、ＧａＮ膜はそのまま残る。このウェットエッチング処理により、ＳｉＯ２マスク２０と、サファイア基板１０とＧａＮ膜との間に介在するＳｉＯ２の再付着物２３とが選択的にエッチングされて消失すると、サファイア基板１０が剥離する。この段階で剥離に至らない場合であっても、その後、機械的衝撃、熱的衝撃、超音波等の外力を印加することによりサファイア基板１０は容易に剥離に至る（図４（ｊ））。空洞４１は、エッチャントの導入路として十分な開口面積が確保されていることから、本工程におけるウェットエッチング処理が促進され、短時間での処理が可能となる。
【００４８】
尚、本ウェットエッチング処理に用いるエッチャントとしては、ＳｉＯ２が溶解するものであればよく、例えば、ＢＨＦ、ＮＨ４ＦとＨＦの混合液、熱リン酸、ＫＯＨ、ＮａＯＨ等を用いることができる。
【００４９】
また、本工程の後、サファイア基板１０を剥離することによって表出したＧａＮ膜の表面をＫＯＨ等を用いてエッチングして、この剥離面にＧａＮの結晶構造に由来する六角錐状突起（所謂マイクロコーン）を多数形成する表面処理を施してもよい。光取り出し面に多数の凹凸を形成することにより光取り出し効率の向上を図ることができる。かかる表面処理は、Ａｒプラズマや塩素系プラズマを用いたドライエッチングで行ってもよい。
【００５０】
（電極形成工程  ステップＳ８）
次に、サファイア基板１０を剥離することによって表出したＧａＮ膜の表面にＥＢ法等によりＴｉおよびＡｌを順次堆積し、更にボンディング性向上のため、最表面にＴｉ／Ａｕを堆積することによりｎ電極８０を形成する（図４（ｋ））。尚、電極材料としてはＴｉ／Ａｌ以外に、Ａｌ／Ｒｈ、Ａｌ／Ｉｒ、Ａｌ／Ｐｔ、Ａｌ／Ｐｄ等を用いることとしてもよい。
【００５１】
（チップ分離工程  ステップＳ９）
次に、ｎ電極８０が形成された支持基板付き半導体エピタキシャル層５０を個別のチップに分離する。この工程は、まず、半導体エピタキシャル層５０表面に各チップ間に溝を設けるようにしたパターンをレジストによりパターニングする。次に、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて半導体エピタキシャル層５０表面から電極層６１に達する深さまで溝を形成する。その後、支持基板７０等をダイシングし、各チップに分離する。また、レーザスクライブ等の技術を用いてもよい。以上の各工程を経ることにより半導体発光素子が完成する。
【００５２】
尚、上記した実施例においては、空洞４１をエッチャントの導入路として機能させ、ウェットエッチングによりＳｉＯ２マスク２０および再付着物２３をエッチングすることによりサファイア基板１０の剥離を行うこととしたが、互いに隣接する空洞４１を隔てる隔壁部の幅が狭くなれば、ＧａＮ膜とサファイア基板１０との接合面積も小さくなるため、外力を印加することによって機械的にサファイア基板１０を剥離することも可能である。例えば、成長用基板１０に軽い衝撃を与えることにより成長用基板１０を剥離することができる。また、超音波等を用いてウエハに振動を与えることにより成長用基板１０を剥離することもできる。また、空洞４１に液体を浸透させ、これを加熱することにより生じる水蒸気圧を利用して成長用基板１０を剥離することもできる。空洞４１間の隔壁部の面積を小さくするためには、図６（ａ）に示すように、ＧａＮ膜成長の開始点である非マスク部２２の幅を狭くすればよい。これにより、非マスク部２２から成長を開始する低温バッファ層３０の幅が狭くなるため接合面積も小さくなる。また、図６（ｂ）に示すように、低温バッファ層３０の膜厚を厚くすることにより、接合部の面積を小さくすることができる。これは低温バッファ層３０の表面に表出したファセット｛１１−２２｝の傾斜角度は一定であるため、膜厚が厚くなるに従って、その先端部の幅が狭くなるからである。
【００５３】
ウェットエッチングによらず外力印加によって機械的にサファイア基板１０を剥離するためには、デバイス機能層５０や支持基板７０の膜厚を考慮する必要があるが、接合部面積の面内占有率が概ね１０％程度となるようにＳｉＯ２マスク幅や低温バッファ層の膜厚を調整すればよい。このように、外力印加によって機械的にサファイア基板１０の剥離を行うことができる場合、上記した実施例における再付着層形成工程（ステップＳ２）および成長用基板剥離工程（ステップＳ７）におけるウェットエッチング処理は省略することができる。
【００５４】
（検討結果）
図７に、上記した本実施例に係る各パラメータと空洞４１の断面形状との関係を示す。グラフの横軸に低温バッファ層３０の膜厚をとり、縦軸にマスク部２１の幅と非マスク部２２の幅の比（以下マスク比と称する）をとり、これらのパラメータを振って作製したサンプルの空洞形状をプロット形状に対応づけてプロットした。尚、ＳｉＯ２マスクの厚さはいずれも１５０ｎｍとした。
【００５５】
同図に示すように、マスク比が高くなるにつれて、空洞４１の形状が三角形、矩形、台形へと変化する傾向が確認された。また、バッファ層３０の膜厚が厚くなるにつれて空洞４１の断面形状が三角形、矩形、台形へと変化する傾向が確認された。尚、バッファ層のマスク比が高くなりすぎると、マスク上にＧａＮ多結晶が生成され、空洞４１がこのＧａＮ多結晶によって塞がってしまう現象が確認された。これは、マスク幅が広くなると、マスク上部を覆うＧａＮ結晶が成長する比較的長い期間にマスク上に原料種が多量に供給され、ＧａＮ多結晶の生成速度が脱離速度を上回るためと考えられる。
【００５６】
上記したように、空洞４１をサファイア基板１０の剥離に利用する場合、空洞４１の形状は、開口面積および開口幅を最も大きくすることができる台形形状であることが好ましい。上記したように、バッファ層３０の膜厚をＳｉＯ２マスク２０の膜厚よりも厚くしてファセット｛１１−２２｝を表出させた後、成長速度が比較的低い条件で行うＧａＮ膜成長と、成長速度が比較的高い条件で行うＧａＮ膜成長とを交互に繰り返すことにより、ウェットエッチングおよび機械的処理のいずれにおいてもサファイア基板の剥離に好適な台形形状の空洞を形成することが可能となる。図８に本実施例の製造方法を用いて作成された半導体発光素子の断面を撮影したＳＥＭ像を示す。
【００５７】
（比較例）
以下、本実施例の製造方法に基づく作用・効果を明らかにするために、比較例として上記した本実施例の製造方法とは異なる製造方法で作製された半導体発光素子について説明する。
【００５８】
上記本実施例の製造方法は、低温バッファ層の膜厚をＳｉＯ２マスクの膜厚よりも厚くしてＧａＮ結晶のファセット｛１１−２２｝を表出させることにより、空洞の形状を略台形形状とし、空洞の開口面積を確保した。これに対して、低温バッファ層の膜厚をＳｉＯ２マスクの膜厚よりも薄くした場合について図９を参照しつつ説明する。
【００５９】
図９（ａ）は、サファイア基板１０上にＳｉＯ２マスク２０の膜厚よりも薄い低温バッファ層３０が形成された状態である。
【００６０】
この状態から、上記した本実施例の空洞形成工程（ステップＳ４）と同じ条件でＧａＮ膜の成長を行うと、はじめに、低温バッファ層３０ａの縦方向の成長が起る（図９（ｂ））。その後、ＧａＮ膜がＳｉＯ２マスク２０の膜厚を超える高さまで成長すると、横方向成長を開始する。このとき空洞側壁部に相当する部分に本実施例の如きファセットは表出しない。また、横方向成長層４０ａの下面部分は結晶性が弱いため脱離が起る（図９（ｃ））。さらに成長を続けると、マスク部２１を挟んで隣接するＧａＮ結晶同士が融合し、マスク部２１上に略三角形の空洞４１ａが形成されることとなる（図９（ｄ））。図１０に本比較例に係る半導体発光素子の断面を撮影したＳＥＭ像を示す。このように、低温バッファ層の膜厚が、ＳｉＯ２マスクの膜厚よりも薄いと空洞形状が略三角形となり、空洞の開口面積および開口幅が本実施例の場合と比較して小さくなる。
【００６１】
一方、上記した本実施例の製造方法においては、低温バッファ層３０をＳｉＯ２マスク２０の膜厚よりも厚く形成し、その後の熱処理によってＧａＮのファセット｛１１−２２｝を表出させた後、横方向成長を行う。このファセットは横方向成長過程においても維持されるので、空洞形状が略台形となり、空洞の開口面積および開口幅を確保することが可能となる。
【００６２】
次に、空洞形成工程において、ＧａＮ膜の成長速度を一定とした場合について図１１を参照しつつ説明する。
【００６３】
図１１（ａ）は、本実施例の低温バッファ層形成工程（ステップＳ３）と同じ処理を経てサファイア基板１０上に低温バッファ層３０が形成されている状態を示している。この状態から成長速度が比較的高い本実施例のステップ２に対応する処理のみでＧａＮ膜の成長を行う。この場合、原料種の脱離が促進される本実施例の第１ステップに対応する処理が実施されないため、横方向に拡がるＧａＮ結晶の端面にはファセット｛１１−２２｝が現れない（図１１（ｂ）、（ｃ））。更に成長を続けると隣接するＧａＮ結晶同士が融合し、空洞４１ｂが形成されることとなるが、空洞４１ｂは、中央部に突起状の凹部を有する形状となる（図１１（ｄ））。ＧａＮ結晶同士が融合する直前では結晶間の隙間が狭くなっており、そのため原料種がＧａＮ膜の下部に到達しにくくなる。その結果、この原料種が供給されにくい部分では成長が促進されないため、上部のみが融合してＧａＮ膜中にこのような突起状の凹部が形成される。このような突起状凹部がＧａＮ膜内に形成されると、機械的強度が低下して突起先端部を起点としてクラックが生じやすい。
【００６４】
一方、本実施例の製造方法では、成長速度が比較的低い条件で成長を行う処理（第１ステップ）と成長速度が比較的高い条件で成長を行う処理（第２ステップ）とを交互に複数回繰り返すことにより、ＧａＮ膜の横方向成長を行う。上記第１ステップでは、原料種の脱離が促進されるため、横方向に拡がるＧａＮ結晶の端面にファセット｛１１−２２｝が表出する。これにより、ＧａＮ膜の下部が先に融合するため（図２（ｅ））、空洞に突起状凹部が形成されることはない。
【００６５】
以上の説明から明らかなように、本発明の半導体素子の製造方法によれば、開口面積および開口幅の広い空洞をＧａＮ膜内部に形成することが可能となり、エッチャントの導入路としての機能が十分に発揮されるだけでなく、成長用基板の機械的な剥離も可能となる。従って、ＬＬＯ法によらずウェットエッチングまたは外力印加によってサファイア基板の剥離を行うことが可能となり、高価なＬＬＯ装置の導入が不要となり、ＬＬＯ法を用いた成長用基板の剥離に起因して生じる半導体膜のクラック等の問題を回避することができる。更に、成長用基板の剥離工程において複数ウエハの一括処理が容易となり、生産性の向上を図ることが可能となる。
【００６６】
また、空洞は、ＧａＮ膜の成長過程で行われるので、処理が煩雑となることはなく、処理時間の増大を回避できる。また、ＳｉＯ２の除去によりサファイア基板を剥離することできるので、エッチャントとしてＨＦ等を用いることができ、ＧａＮ膜をエッチングすることなく、サファイア基板を剥離することが可能となる。従って、ＧａＮ膜のエッチングを見越してＧａＮ膜の膜厚を厚くする必要がなく、処理時間の増大を伴うこともない。また、ＳｉＯ２の再付着物をサファイア基板上に島状に分散させ、これを犠牲膜として機能させることによりサファイア基板の剥離を行う本発明の手法によれば、サファイア基板からＧａＮ膜の成長を行うことが可能となるので、既存の成長条件をそのまま適用することが可能であり、特許文献２に記載の如き分離層から成長を行う場合と比較して結晶性の高いＧａＮ膜の形成が容易である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例である半導体素子の製造工程フロー図である。
【図２】図２（ａ）〜（ｅ）は、本発明の実施例である半導体素子の製造工程毎の断面図である。
【図３】図３（ｆ）〜（ｈ）は、本発明の実施例である半導体素子の製造工程毎の断面図である。
【図４】図４（ｉ）〜（ｋ）は、本発明の実施例である半導体素子の製造工程毎の断面図である。
【図５】図５（ａ）〜（ｅ）は、本発明の実施例であるＳｉＯ２マスクパターンの構成例を示す平面図である。
【図６】図６（ａ）および（ｂ）は、本発明の実施例であるサファイア基板とＧａＮ膜の接合部面積が縮小された半導体素子の断面図である。
【図７】空洞形状と製造条件との関係を示す図である。
【図８】本発明に係る製造方法を用いて作成された半導体発光素子の断面を撮影したＳＥＭ像である。
【図９】図９（ａ）〜（ｄ）は、本発明に係る製造方法とは異なる方法で作製された半導体発光素子の製造工程毎の断面図である。
【図１０】本発明に係る製造方法とは異なる方法で作製された半導体発光素子の断面を撮影したＳＥＭ像である。
【図１１】図１１（ａ）〜（ｄ）は、本発明に係る製造方法とは異なる方法で作製された半導体発光素子の製造工程毎の断面図である。
【符号の説明】
【００６８】
１０  サファイア基板
２０  ＳｉＯ２マスク
２１  マスク部
２２  非マスク部
２３  再付着物
３０  低温バッファ層
４０  横方向成長層
４１  空洞
５０  デバイス機能層
７０  支持基板
【図２】
2010147166.tif 000003
【図３】
2010147166.tif 000004
【図４】
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【図５】
2010147166.tif 000006
【図６】
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【図７】
2010147166.tif 000008
【図９】
2010147166.tif 000009
【図１】
2010147166.tif 000010
【図８】
2010147166.tif 000011
【図１０】
2010147166.tif 000012
【図１１】
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