(57)【要約】【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。【解決手段】  ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。【選択図】図３
2010147032.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、ゲート電極の直下にチャネル領域が形成されてなるＭＩＳトランジスタの製造方法であって、前記チャネル領域の形成を前記ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡによるアニールで行い、さらに、その後導入された不純物の活性化を、拡散レスアニールで行うことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成された、ゲート電極の直下にチャネル領域が形成されてなるＭＩＳトランジスタの製造方法であって、前記チャネル領域の形成を前記ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向にプラスマイナス３０％の変動の範囲内になるように、ＲＴＡによるアニールで行い、さらに、その後導入された不純物の活性化を、拡散レスアニールで行うことを特徴とする半導体装置の製造方法。
【請求項３】
ＣＭＯＳトランジスタの製造方法であって、ｎ型ＦＥＴのチャネル不純物をイオン注入する角度とｐ型ＦＥＴのチャネル不純物をイオン注入する角度が異なることを特徴とする請求項１または２記載の半導体装置製造方法。
【請求項４】
ＣＭＯＳトランジスタの製造方法であって、ｐ型ＦＥＴのチャネル不純物をｎ型ＦＥＴのチャネル不純物より前にイオン注入し、かつｐ型ＦＥＴのチャネル不純物のイオン注入後とｎ型ＦＥＴのチャネル不純物のイオン注入後の２回、ＲＴＡによるアニールを行うことを特徴とする請求項１または２記載の半導体装置製造方法。
【請求項５】
ＲＴＡによるアニールとして、９５０℃以上のスパイクアニールを用いることを特徴とする請求項１から４の何れか一の請求項に記載の半導体装置製造方法。
【請求項６】
拡散レスアニールとして、炭酸ガスレーザーによるレーザーアニール、半導体レーザーによるレーザーアニール、フラッシュランプアニールのいずれかを用いることを特徴とする請求項１から４のいずれか一の請求項に記載の半導体装置製造方法。
【請求項７】
ＭＩＳＦＥＴの作製プロセスの内、Ｓ／Ｄエクステンション電極領域を先に作製し、その後に深いＳ／Ｄ電極領域を作製するプロセス（通常Ｓ／Ｄプロセス）において、そのチャネル領域の形成に適用される、請求項１から６の何れか一の請求項に記載の半導体装置の製造方法。
【請求項８】
ＭＩＳＦＥＴの作製プロセスの内、深いＳ／Ｄ電極領域を先に作製し、その後にＳ／Ｄエクステンション電極領域を作製するプロセス（逆転Ｓ／Ｄプロセス）において、そのチャネル領域の形成に適用される、請求項１から６の何れか一の請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、基板表面付近のチャネルの不純物濃度を減少させることで高いオン電流が得られる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの微細化を進めていく上で、ストッパー窒化膜などによる歪みを用いたオン電流向上技術が研究されている。しかしながら、歪みによるオン電流向上技術は、トランジスタの素の特性が良いことが前提であり、トランジスタの真性性能が良くなければ、歪みによるオン電流向上技術も十分生かされない。このような理由で、トランジスタの真性性能としてのオン電流（歪みをかける前のオン電流）を高めることは、今、なお重要である。
【０００３】
そのような技術の一つとして、レトログレード・チャネルに見られるような、チャネルの最上面付近の不純物濃度をさげて、イオン化不純物散乱を抑制し、オン電流を向上させようとする試みがある。このような試みとしては、例えば、特許文献１に示されるように、イオン注入によってチャネルの深さ方向のドーピング・プロファイルを制御する例、特許文献２に示されるように、シリコンのエピタキシャル成長によって、低不純物濃度の（真性の）チャネルを作ろうとする例がある。
【０００４】
一方、チャネルに不純物を導入するタイミングについては、特許文献１や２のように、ゲート絶縁膜形成前にイオン注入を行うのが一般的であるが、ゲート電極形成後にチャネルに不純物をイオン注入する例もある。例えば、特許文献３から６の例である。これらは、ゲート電極形成後にチャネル不純物を斜めイオン注入している。
【０００５】
特許文献３では、ゲート中央部下のチャネル不純物濃度を濃くするために、ｐ型のＭＯＳトランジスタにおいて、３０度ないし４５度でエネルギー１００ｋｅＶのＡｓを、ゲート電極を貫通させてイオン注入している。特許文献４では、ゲート下にチャネル不純物を拡散させる長時間の熱処理にかえて、ｎ型のＭＯＳトランジスタにおいて、４５度でエネルギー１５０〜２００ｋｅＶのＢをイオン注入している。特許文献５では、微細ゲートトランジスタでの短チャネル効果による閾値電圧低下を防ぐ目的で、逆短チャネル効果を引き起こすように、ｎ型のＭＯＳトランジスタにおいて、５０度でエネルギー５０ｋｅＶのＢをイオン注入する例が記述されている。特許文献６では、ｐ型のＭＯＳトランジスタにおいて、角度４０度でエネルギー３００ｋｅＶのＰをイオン注入している。
【特許文献１】特開平１１―２１４６８６号公報
【特許文献２】特開２００６―４９８９７号公報
【特許文献３】特開２０００―３４０６７１号公報
【特許文献４】特開平１０―３２３３０号公報
【特許文献５】特開平７―２２６５０８号公報
【特許文献６】特開平１０―１７３０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１や２に開示された半導体装置の製造方法では、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを形成した後に、ゲート絶縁膜を形成する工程を行っている。このため、ゲート絶縁膜形成工程でチャネル不純物が大きな熱負荷（サーマル・バジェット）を受け、基板上方に拡散し再分布してしまう。結果として、特許文献１や２の方法では、意図した不純物分布を得ることができなかった。もしくは、その効果（表面の不純物濃度をさげることによるオン電流の向上）が十分得られなかった。
【０００７】
特許文献３から６には、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを形成することとは別の目的で、チャネル不純物のイオン注入をゲート電極形成後に行う方法が開示されている。このような方法を用いると、ゲート絶縁膜形成工程の熱負荷を避けることができる。しかし、特許文献３から６の方法では、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを形成することは難しい。なぜなら、イオン注入の角度が大きいために、チャネル注入直後の不純物分布において、既に相当量の不純物が基板表面付近に分布しているからである。その結果、オン電流を向上させることはできない。
【０００８】
本発明の目的は、ゲート絶縁膜形成工程の大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
［発明の特徴］
本発明の半導体装置の製造方法は、チャネル不純物がＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）で活性化される際に拡散する距離の２倍以下のゲート長を有するＭＯＳトランジスタの製造方法であること、ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物のイオン注入を行うこと、その後、このイオン注入で導入された不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニール（例えば、スパイクアニール、目的の温度に昇温した後、その温度で０秒維持し、降温させるアニール）で行うこと、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ（ソース／ドレイン）注入の後の活性化を、拡散レスアニール（例えば、レーザーアニールやフラッシュランプアニール）、もしくは拡散が非常に小さいアニール（例えば、低温アニール）で行うことを特徴とする。
【００１０】
［作用］
本発明の半導体装置の製造方法では、ゲート電極をマスクにして角度１０度以下でチャネル不純物のイオン注入を行うので、特許文献３から６の角度の大きいチャネル不純物のイオン注入のように、注入直後の不純物分布において、相当量の不純物がゲート電極下の基板表面付近に位置することはない。ただし、ゲート電極下の深いところにもチャネル不純物が導入されていない状態なので、これを防ぐために、熱負荷の小さいＲＴＡ（スパイクアニール）で拡散させる。本発明で対象としている半導体装置は、このときの活性化アニールでチャネルの不純物が拡散する距離の２倍以下のゲート長を有するＭＯＳトランジスタなので、ＲＴＡを行うと、イオン注入直後にはチャネル不純物が存在しなかった、ゲート電極下の深いところにチャネル不純物が導入される。また、このチャネル不純物の濃度が高くなりすぎると、しきい値電圧の上昇がおこり、オン電流が得られないので、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になることを目安とする。このようなプロセスを行うことで、ゲート絶縁膜作製工程の後で、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現できる。さらに、このプロファイルを作製した後、ゲート絶縁膜作製工程を経ず、またエクステンション／ハロー注入、深いＳ／Ｄ（ソース／ドレイン）注入の後の活性化でも、拡散をほとんど生じさせないので、チャネルのプロファイルは維持されたまま、ＭＯＳトランジスタが作製できる。
【発明の効果】
【００１１】
本発明によれば、ＭＯＳトランジスタの真性性能としてのオン電流（歪みをかける前のオン電流）を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
［発明の第１の実施の形態］
次に、本発明の第１の実施の形態の製造方法について図面を参照して詳細に説明する。
【００１３】
図１から図４は、本発明のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造工程の各段階の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、２つのＭＩＳＦＥＴが示されているが、左側がｎ型のＭＩＳＦＥＴ、右側がｐ型のＭＩＳＦＥＴである。本発明の第１の実施形態は、通常Ｓ／Ｄプロセス（深いＳ／Ｄの形成をエクステンション／ハロー形成後に行うプロセス）で形成されるＭＩＳＦＥＴに、本発明に特徴的な製造方法を用いた例である。
【００１４】
最初に、図１（ａ）に示すように、Ｓｉ基板１上に、素子分離構造２を作製する。この際には、ＭＩＳＦＥＴの素子分離を作製する際の一般的な手法であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いる。ないしはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いてもよい。なお、本発明は、通常、Ｓｉ（１００）面を用いることを想定しているが、基板の面方位には限定されないので、Ｓｉ（１１０）面などの異なる面を有するＳｉ基板を用いてもよい。またＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板やＳＧＯＩ（Ｓｉｌｉｃｏｎ  Ｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板でもかまわない。さらにトランジスタのチャネル方向にも限定されない。素子分離構造を作製した後は、リソグラフィーを行って、ｎ型のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）となる領域に、ｐウェル注入を行う。例えば、ｐウェル注入として、１価のＢイオンをエネルギー１５０ｋｅＶで８×１０１２ｃｍ−２注入する。注入後には、レジストを剥離し、再びリソグラフィーを行って、ｐ型のＦＥＴとなる領域に、ｎウェル注入を行う。例えば、１価のＰイオンをエネルギー３５０ｋｅＶで１．５×１０１３ｃｍ−２注入する。その後、レジストを剥離すると、図１（ａ）の断面形状となる。
【００１５】
次に、図１（ｂ）に示すように、シリコン基板１上にゲート絶縁膜５とゲート電極層６を作製する。例えばゲート絶縁膜として、膜厚１．２ｎｍの酸窒化膜を形成する。ゲート絶縁膜５としては、この他に、酸化膜、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜などを使用してもよい。また、これらの積層膜を用いる場合もある。本実施形態では、以後、ゲート絶縁膜５を酸窒化膜であるとして、説明していく。ゲート絶縁膜５の形成後は、ゲート電極材料を堆積させる。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ポリシリコン１３０ｎｍを堆積させる。ゲート電極層６の材料としては、ポリＳｉの他に、ポリＳｉＧｅ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属、ＮｉＳｉ等を用いたフルシリサイドなどを用いることもできる。また、これらの材料の積層構造としてもよい。本実施形態では、以後、ゲート電極材料をポリＳｉであるとして、説明していく。
【００１６】
その後、図１（ｃ）、（ｄ）に示されるように、ゲート電極材料にプリドーピングを行う。まず、図１（ｃ）に示すように、リソグラフィーを行い、ｎ型ＦＥＴのゲート電極となる領域に、プレドーピングを行う。プレドーピングは、例えば、１価のＰイオンをエネルギー６ｋｅＶで４×１０１５ｃｍ−２注入することで行う。その後、レジスト１８を剥離し、再びリソグラフィーを行って、図１（ｄ）に示すように、ｐ型ＦＥＴのゲート電極となる領域に、プレドーピングを行う。このプレドーピングは、例えば、１価のＢイオンをエネルギー２ｋｅＶで４×１０１５ｃｍ−２注入することで行う。注入後、レジスト１８を剥離する。
【００１７】
プレドーピング後は、リソグラフィーを行い、レジストをマスクにＨＢｒ／Ｏ２系のガスを用いて、ゲート電極層６のエッチングを行う。エッチング後、レジストを剥離する。そうすると、図１（ｅ）に示すように、ｎ型ＦＥＴのゲート電極７、ｐ型ＦＥＴのゲート電極８が形成された状態となる。
【００１８】
その後、ＲＴＡにより、ゲートにプレドーピングした不純物を活性化させる。例えば、１０３０℃のスパイクアニールによって、活性化させる。このＲＴＡは、ゲート電極とゲート絶縁膜の界面に、ゲート空乏化を防ぐだけの十分な不純物を存在させるためである。後述するように、後のプロセスで、チャネルの不純物を活性化させるためにＲＴＡによるアニールを行うが、このアニールは、ゲート電極下のチャネルの不純物濃度を制御するように条件が設定され、ゲート電極の不純物をゲート絶縁膜界面付近にまで拡散させるのには十分でないことがあるので、この段階でアニールを行う。なお、理想的には、後のプロセスで行う、チャネルの不純物を活性化させるためのＲＴＡとあわせた熱負荷で、ゲート電極とゲート絶縁膜の界面にゲート空乏化を防ぐだけの十分な不純物量となるように、このアニールを設定するのがよい。なお、必要であれば、アニールの前に、ゲートにドーピングされた不純物の抜けを防ぐために、オフセットスペーサーを形成する場合がある（未図示）。
【００１９】
次に、チャネル部分に不純物を導入し、本発明に特徴的な手法で、チャネルの最上部付近の不純物濃度を薄くした、深さ方向のチャネル・プロファイルを作製する。
まず、図２（ｆ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのチャネル不純物を導入するために、イオン注入を行う。例えば、１価のＢイオンをエネルギー１０ｋｅＶで８×１０１２ｃｍ−２注入する。その後、レジスト１８を剥離する。
【００２０】
次に、図２（ｇ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｎ型ＦＥＴのチャネル不純物を導入するために、イオン注入を行う。例えば、１価のＡｓイオンをエネルギー７０ｋｅＶで３×１０１２ｃｍ−２注入する。その後、レジスト１８を剥離する。
【００２１】
そして、図２（ｈ）に示すように、これらの不純物を１０００℃のスパイクアニールで活性化させる。また、このスパイクアニール時に、不純物はゲート電極下のチャネル領域に拡散していく。
【００２２】
本発明では、図２（ｆ）から（ｈ）に示すように、深さ方向のチャネル・プロファイルの作製をゲート絶縁膜形成後に行う。また、後述するように、このプロファイルを作製した後、このプロファイルがくずれないように、拡散レスのアニール（もしくは拡散の小さなアニール）を用いることを原則とする。そのため、特許文献１や２のように、意図したチャネル・プロファイルがその後のプロセスの大きな熱負荷でくずれてしまうことを回避できる。
【００２３】
本発明では、ｎ型ＦＥＴとｐ型ＦＥＴのチャネル不純物を導入する際に、特許文献３から６とは異なり、そのイオン注入の角度を１０度以下とし、垂直、もしくは垂直に近い角度でイオン注入する。この理由を、図５（ａ）から（ｃ）に模式的に示す（図５ではｎ型のＦＥＴを例に示す）。イオン注入の角度だけを垂直から斜めに変えていくと、ゲート電極７をマスクにイオン注入しても、ゲート電極７下の領域にチャネル不純物が導入されるようになり、かつ、その深さが浅くなっていく。本発明の目的は、オン電流向上のために、チャネル領域の最上面付近の不純物濃度を薄くすることである。角度の大きいイオン注入を行うと、注入直後の不純物分布において、既にチャネル領域の最上面付近に相当量の不純物が存在してしまい、目的とする深さ方向のドーピング・プロファイルを作製できない。したがって、本発明では、チャネル不純物を導入する際のイオン注入の注入角度を１０度以下とする。ただし、角度１０度以下のイオン注入を行った直後の不純物分布では、図５（ａ）に示すように、ゲート電極７下の領域の浅いところにも深いところにも、（ｐウェル形成のための導入した不純物を除いて）不純物が存在せず、このままの状態では、短チャネル効果が顕著に現れ、微細なＭＯＳトランジスタが動作しない。このため、ゲート電極７下の領域の深いところには、不純物を導入する必要がある。
【００２４】
このために、図２（ｈ）でスパイクアニールを行い、不純物を活性化させるとともに、拡散させる。その結果、本発明では、図６（ａ）のようなチャネル不純物の分布を実現する。
【００２５】
図６（ａ）は、ｎ型のＦＥＴを例に、図２（ｈ）後の不純物プロファイルを模式的に示したものである。図６（ａ）断面図中のＡ、Ｂ、Ｃ、Ｄの各点は、図６（ａ）の不純物濃度を示す各グラフの位置に対応する。Ａ、Ｂの各点は、ソース側、もしくはドレイン側の領域において、深さ方向にチャネル不純物濃度が最大になる点を示している。Ｃ点は、ゲート電極７の中央直下のチャネル領域でゲート絶縁膜５に接する部分、Ｄ点は、ゲート７の中央直下のチャネル領域で深い部分を示している。
【００２６】
本発明では、図２（ｈ）で適当な熱負荷のアニールを行うことで、図６（ａ）に示すように、ゲート電極７下の深いところの不純物濃度がゲート長方向（Ａ点からＢ点の方向）にほぼ一定になるような不純物分布を実現する（発明者らの実験では、例えばｐＭＯＳでＡ点からＢ点の方向のゲート電極７の中央下で５０％、不純物濃度が高まると、しきい値電圧の絶対値が０．０５Ｖ以上大きくなり、本発明がねらっているオン電流向上の効果が得られないので、  Ａ点からＢ点の方向の不純物濃度の変化は、少なくとも＋−３０％以内とし、できるかぎり一定になるような不純物分布に近づけることが好ましい）。このとき、ゲート電極７下の深さ方向（Ｃ点からＤ点の方向）のチャネル・プロファイルは、チャネル領域の最上面付近の不純物濃度が薄くなったプロファイルとなる。このようなプロファイルを作製し、後述のプロセスを行うことで、本発明の目的であるオン電流の向上が実現される。
【００２７】
本発明では、図２（ｈ）で行うアニールの拡散距離とゲート長の関係が重要である。
【００２８】
図２（ｈ）で行うアニールの拡散距離がゲート長の１／２よりもずっと小さい場合、図６（ｂ）のようになる（図６（ｂ）は、ゲート長の方を大きくして、アニールによる拡散距離とゲート長の相関関係を図示している）。この場合、ゲート電極７下の領域に不純物が存在せず、短チャネル効果が顕著になり、しきい値電圧の大幅な低下が生じてしまう。
【００２９】
一方、図２（ｈ）で行うアニールの拡散距離がゲート長の１／２よりずっと大きい場合、図６（ｃ）のような不純物分布となる（図６（ｃ）は、ゲート長の方を小さくして、アニールによる拡散距離とゲート長の相関関係を図示している）。この場合、ゲート電極下のチャネル領域の最上面付近の不純物濃度が濃くなりすぎて、しきい値電圧が上昇し、ゲート電極７にかける電圧を所定の電源電圧と同じ電圧としたときのオン電流が低下してしまう。したがって、図６（ａ）のような状況を実現することが重要である。
【００３０】
特開昭６０―０５８６７３号公報においては、アニールによってゲート電極７下にチャネル不純物を拡散させる方法が記述されている。特開昭６０―０５８６７３号公報では、図３において、本発明の図６（ｃ）に相当する不純物分布を実現することが記述され、短チャネル効果によるしきい値電圧の低下を抑制できることが述べられている。しかしながら、特開昭６０―０５８６７３号公報の場合、上記で説明したように、ゲート下のチャネル領域の最上面付近の不純物濃度が高くなり、本発明のようにオン電流を向上させることができない。本発明では、短チャネル効果によるしきい値電圧の低下は、後述のプロセスのエクステンション注入の低エネルギー化、もしくはハロー注入の採用により抑制し、チャネル不純物の分布は、特開昭６０―０５８６７３号公報の図３（本発明の図６（ｃ））のようなプロファイルではなく、本発明の図６（ａ）のようなプロファイルとし、これにより、オン電流の増加という、特開昭６０―０５８６７３号公報では得られない効果を実現する。
【００３１】
上記の説明から推測されるように、同じチップ内に異なるゲート長のＭＯＳトランジスタが存在する場合、そのすべてに本発明の方法を適用することはできない。一般的に、集積回路のチップには、コアのトランジスタとＩ／Ｏのトランジスタの２種類のトランジスタが存在しており、それぞれのゲート長はチップ内で同じであり、回路の主要部を構成するコアのトランジスタのゲート長の方が小さい。このような場合、本発明は、このコアのトランジスタに適用される。Ｉ／Ｏのトランジスタについては、そのチャネル不純物の注入は、従来の作成方法と同様に、図１（ｃ）、（ｄ）のウェル注入時に同時に実施される。
【００３２】
なお、ＣＭＯＳ集積回路においては、ｎ型ＦＥＴとｐ型ＦＥＴが存在し、これらのチャネルに用いられる不純物は異なる。したがって、図２（ｈ）のスパイクアニールで拡散する距離は、ｎ型ＦＥＴのチャネルに用いられる不純物とｐ型ＦＥＴのチャネルに用いられる不純物で異なる。このため、次に示すような方法で、図２（ｆ）、（ｇ）のイオン注入直後のプロファイルを調整する。例として、ｎ型ＦＥＴのチャネルに用いられる不純物がＢでｐ型ＦＥＴのチャネルに用いられる不純物がＡｓの場合を考える。
【００３３】
まず、最初の方法は、図２（ｆ）、（ｇ）のイオン注入の角度を変えることである。ＢとＡｓでは、拡散定数はＢの方が大きいので、例えば、図２（ｆ）のＡｓのイオン注入は５度の斜め注入とし、図２（ｇ）のＢのイオン注入は垂直注入とする。２番目の方法は、ｎ型ＦＥＴのチャネルに用いられる不純物とｐ型ＦＥＴのチャネルに用いられる不純物でＲＴＡ（スパイクアニール）の条件を変えることである。このためには、図２（ｆ）のように、ｐ型ＦＥＴのチャネルに用いられるチャネル不純物のＡｓを先に注入し、この後、一度ＲＴＡ（スパイクアニール）を行う（未図示）。次に、図２（ｇ）のように、ｎ型ＦＥＴのチャネルに用いられるチャネル不純物のＢを注入し、ＲＴＡ（スパイクアニール）を行う。ＢのＲＴＡ（スパイクアニール）条件にあわせると、Ａｓの拡散距離が不足するので、あらかじめこの不足分に相当する拡散を、ｐ型ＦＥＴのチャネルに用いられるチャネル不純物のＡｓを注入した後のＲＴＡ（スパイクアニール）で補っておく。３番目の方法は、ｎ型ＦＥＴとｐ型ＦＥＴのオフセットスペーサーの厚みを変えることである。例えば、図２（ｆ）で、ｐ型ＦＥＴのチャネル不純物をイオン注入しレジスト剥離した後、膜厚４ｎｍのオフセットスペーサーを作製する。こうすることで、ｐ型ＦＥＴのチャネル不純物（Ａｓ）のイオン注入の際は、オフセットスペーサー０ｎｍで注入し、ｎ型ＦＥＴのチャネル不純物（Ｂ）のイオン注入の際は、オフセットスペーサー４ｎｍで注入することができる。ただし、オフセットスペーサーは、エクステンション設計の際にも用いられる重要なパラメータである。本発明のチャネル注入の際のオフセットスペーサーの条件と、エクステンション設計の際のオフセットスペーサーの条件とは、必ずしも一致しないため、これらの３つの手法では、１番目と２番目の方法のいずれか、もしくは１番目と２番目の方法の組み合わせが好ましい。
【００３４】
図２（ｆ）から（ｈ）のようにして、チャネル部分に不純物を導入し、本発明に特徴的な手法で、チャネルの最上部付近の不純物濃度を薄くした、深さ方向のチャネル・プロファイルを作製した後は、通常の方法で、ＭＯＳトランジスタのプロセスを進める。なお、以下の図３と図４では、図面を見やすくするため、図２（ｈ）で示したチャネルの不純物分布は、省略する。
【００３５】
まず、図３（ｉ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う。例えば、１価のＡｓイオンをエネルギー２ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジスト１８を剥離する。なお、図３（ｎ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２イオンを２×１０１３ｃｍ−２イオン注入する。
【００３６】
次に、図３（ｊ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う。例えば、１価のＢイオンをエネルギー０．５ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジスト１８を剥離する。なお、図３（ｏ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓイオンを２×１０１３ｃｍ−２イオン注入する。
【００３７】
それから、図３（ｋ）で示すように、レーザーアニールにより、図３（ｉ）、（ｊ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。
【００３８】
その後、図３（ｌ）で示すように、サイドウォール９を作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば、ＣＶＤ法を用いて酸化膜５０ｎｍを堆積させる。その後、サイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール９を形成する。なお、サイドウォール絶縁膜としては、窒化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。なお、サイドウォール絶縁膜を堆積させる際には、その温度を７５０℃以下、好ましくは６５０℃以下、さらに可能ならば５５０℃以下にする。これは、レーザーアニールによって高活性化された不純物の不活性化を防ぐためである。
【００３９】
その後、図４（ｍ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う。例えば、１価のＡｓイオンをエネルギー１２ｋｅＶで３×１０１５ｃｍ−２注入する。その後、レジスト１８を剥離する。
【００４０】
次に、図４（ｎ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、イオン注入を行う。例えば、１価のＢイオンをエネルギー２ｋｅＶで３×１０１５ｃｍ−２注入する。その後、レジスト１８を剥離する。
【００４１】
それから、図４（ｏ）で示すように、レーザーアニールにより、図７（ｍ）、（ｎ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。
【００４２】
最後に、図４（ｐ）で示すように、深いＳ／Ｄ電極領域に、シリサイドを形成する。例えば、膜厚２０ｎｍのＮｉシリサイドを形成する。なお、シリサイドは、Ｎｉシリサイドに限定されるものでなく、ＴｉシリサイドやＣｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドであってもかまわない。また、金属合金のシリサイド（例えばＮｉＰｔシリサイド）でもよい。その後、ストッパー絶縁膜、層間絶縁膜を堆積させて、リソグラフィーとエッチングを行い、コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する（未図示）。コンタクトに用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｃｕや、これら金属の積層膜を用いる。その後、配線工程を４００℃以下の温度で行い、デバイスが完成する。
【００４３】
このようにして形成したＭＯＳトランジスタのオン電流は、チャネル注入をゲート絶縁膜形成前に行い、均一な不純物チャネル濃度を持つＭＯＳトランジスタと比較して、オン電流が５−１０％程度増加した。
【００４４】
なお、本発明の手法は、不純物の種類により限定されない。例えば、上記の説明でｎ型ＦＥＴのチャネル領域に導入するする不純物として、Ｂを例に説明したが、Ｉｎでも可能であるし、ＢとＩｎの両方の不純物を同時に用いることも可能である。またＢ１０Ｈ１４やＢ１８Ｈ２２などのクラスターをイオン注入してもよい。
【００４５】
また、上記では、図３（ｋ）と図４（ｏ）のアニールとして、炭酸ガスレーザーによるレーザーアニールを用いた例を説明したが、アニールの種類はこれに限定されない。例えば、波長８１０ｎｍの半導体レーザーを用いたレーザーアニールや、波長１０６４ｎｍのＹＡＧレーザーを用いたレーザーアニール、フラッシュランプアニール、ＲＴＡを用いた低温アニール（例えば６００℃３０秒）などでも可能である。また、これらのアニールの組み合わせ（例えば、低温アニールを実施した後レーザーアニールを行うアニール処理）でもよい。さらに、図３（ｋ）と図４（ｏ）で同じ種類のアニールを用いる必要もない。重要なのは、図３（ｋ）と図４（ｏ）のアニールにおいて、図２で作製したプロファイルを崩さないような、拡散レスのアニール、もしくは拡散のきわめて小さいアニールを用いることである。
【００４６】
以上のようなプロセスを経て、ＣＭＯＳトランジスタを作製することにより、従来の製造方法（ゲート絶縁膜形成前にチャネル注入を行い、均一なチャネル不純物密度を有する場合）に比較して、５％以上のオン電流の向上が得られる。
【００４７】
［発明の第２の実施の形態］
次に、本発明の第２の実施の形態の製造方法について図面を参照して詳細に説明する。
【００４８】
図７から図８は、本発明のＭＩＳＦＥＴの製造工程の各段階の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、２つのＭＩＳＦＥＴが示されているが、左側がｎ型のＭＩＳＦＥＴ、右側がｐ型のＭＩＳＦＥＴである。本発明の第２の実施形態は、逆転Ｓ／Ｄプロセス（深いＳ／Ｄの形成をエクステンション／ハロー形成前に行うプロセス）で形成されるＭＩＳＦＥＴに、本発明に特徴的な製造方法を用いた例である。
【００４９】
本実施形態の製造方法では、まず、第１の実施形態の図１（ａ）から（ｅ）までの工程を行う。
【００５０】
次に、図７（ｆ）に示すように、ゲートサイドウォールを作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば、窒化膜５０ｎｍを堆積させる。その後、サイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール９を形成する。なお、サイドウォール絶縁膜としては、酸化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。
【００５１】
この後、図７（ｇ）〜（ｉ）に示すように、深いＳ／Ｄ電極領域の形成と活性化を行う。
まず、図７（ｇ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う。例えば、１価のＡｓイオンをエネルギー８ｋｅＶで３×１０１５ｃｍ−２注入する。その後、レジスト１８を剥離する。
【００５２】
次に、図７（ｈ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、イオン注入を行う。例えば、１価のＢイオンをエネルギー１．２ｋｅＶで３×１０１５ｃｍ−２注入する。その後、レジスト１８を剥離する。
【００５３】
深いＳ／Ｄ電極領域を形成した後は、図７（ｉ）に示すように、サイドウォール絶縁膜９を除去する。サイドウォール絶縁膜９として、窒化膜を用いている場合には、リン酸を用いて除去する。
【００５４】
この後、第１の実施形態の図２（ｆ）から図２（ｈ）と同様に、チャネル部分に不純物を導入し、本発明に特徴的な手法で、チャネルの最上部付近の不純物濃度を薄くした、深さ方向のチャネル・プロファイルを作製する。必要であれば、図２（ｆ）の前にオフセットスペーサーを作製することもある。図２（ｈ）では、第１の実施形態の場合、チャネルの不純物を活性化していたが、本実施形態では、このアニールで、深いＳ／Ｄ電極の不純物も同時に活性化させる。
【００５５】
それから図８（ｊ）〜（ｌ）に示すように、エクステンション電極領域の形成と活性化を行う。
【００５６】
まず、図８（ｊ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う。例えば、１価のＡｓイオンをエネルギー２ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジスト１８を剥離する。なお、図８（ｊ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２イオンを１×１０１３ｃｍ−２イオン注入する。
【００５７】
次に、図８（ｋ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジスト１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う。例えば、１価のＢイオンをエネルギー０．５ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジスト１８を剥離する。なお、図８（ｋ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓイオンを１×１０１３ｃｍ−２イオン注入する。
【００５８】
その後、図８（ｌ）で示すように、レーザーアニールにより、図８（ｊ）、（ｋ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。
【００５９】
この後、図８（ｍ）で示すように、第２のサイドウォール１４を作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば、酸化膜５０ｎｍを堆積させる。その後、サイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール１４を形成する。なお、サイドウォール絶縁膜としては、窒化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。なお、サイドウォール絶縁膜を堆積させる際には、その温度を７５０℃以下、好ましくは６５０℃以下、さらに可能ならば５５０℃以下にする。これは、レーザーアニールによって高活性化された不純物の不活性化を防ぐためである。
【００６０】
最後に、図８（ｎ）で示すように、深いＳ／Ｄ電極領域に、シリサイドを形成する。例えば、膜厚２０ｎｍのＮｉシリサイドを形成する。なお、シリサイドは、Ｎｉシリサイドに限定されるものでなく、ＴｉシリサイドやＣｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドであってもかまわないし、ＮｉＰｔシリサイドのように、これらの金属合金のシリサイドであってもかまわない。その後、ストッパー絶縁膜、層間絶縁膜を堆積させて、リソグラフィーとエッチングを行い、コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する（未図示）。コンタクトに用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｃｕや、これら金属の積層膜を用いる。その後、配線工程を４００℃以下の温度で行い、デバイスが完成する。
【００６１】
本実施形態の場合、逆転プロセスを用いているので、工程数は若干増加するものの、第２のサイドウォール１４形成のための絶縁膜の堆積が低温で行えるため、その分、ＭＯＳトランジスタのエクステンションのプロファイルが深くなりにくく、短チャネル効果を抑制しやすい。また、同様の理由でチャネルのプロファイルもくずれにくいので、高いオン電流も可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態の半導体装置の製造方法を示す工程図。
【図２】本発明の第１の実施の形態の半導体装置の製造方法を示す工程図。
【図３】本発明の第１の実施の形態の半導体装置の製造方法を示す工程図。
【図４】本発明の第１の実施の形態の半導体装置の製造方法を示す工程図。
【図５】本発明の第１の実施の形態の半導体装置の製造方法において、チャネルの不純物をイオン注入する際の、注入角度による不純物分布の違いを表す模式図。
【図６】本発明の第１の実施の形態の半導体装置の製造方法において、チャネルの不純物をイオン注入し、活性化させた後の、不純物分布の違いを表す模式図。
【図７】本発明の第２の実施の形態の半導体装置の製造方法を示す工程図。
【図８】本発明の第２の実施の形態の半導体装置の製造方法を示す工程図。
【符号の説明】
【００６３】
１  シリコン基板
２  素子分離絶縁膜
３  ｐウェル
４  ｎウェル
５  ゲート絶縁膜
６  ゲート電極層
７  ｎ型ＦＥＴのゲート電極
８  ｐ型ＦＥＴのゲート電極
９  サイドウォール絶縁膜（第１のサイドウォール絶縁膜）
１０  ｎ型ＦＥＴの深いＳ／Ｄ電極
１１  ｐ型ＦＥＴの深いＳ／Ｄ電極
１２  ｎ型ＦＥＴのＳ／Ｄ・エクステンション電極
１３  ｐ型ＦＥＴのＳ／Ｄ・エクステンション電極
１４  サイドウォール絶縁膜（第２のサイドウォール絶縁膜）
１５  シリサイド
１６  ランプ光
１７  レーザー光
１８  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010147032.tif 000008
【図７】
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【図８】
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