(57)【要約】【課題】従来の積層デバイスでは、焼成時の収縮により周波数特性のバラツキが大きかった。【解決手段】本発明の積層デバイスは、誘電体シート層１、２、３、４に対して略平行に配置された複数のグランド電極層１１、１２の間に設けられ、誘電体シート層に対して略垂直に設けられた複数の垂直ビアインダクタ３１、３２、３３を備えた構成であり、複数のグランド電極層は誘電体シート層の焼成時に実質的に収縮しない材料で形成され、複数の垂直ビアインダクタの間に誘電体シート層の焼成時に実質的に収縮しない材料で構成された電極パターン３４を配置したもので、周波数特性のバラツキを抑制できる。【選択図】図１
2010147217.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体シート層を積層して構成された絶縁体と、前記絶縁体の内部又は表面において前記誘電体シート層に対して略平行に配置された複数のグランド電極層と、前記複数のグランド電極層の間に設けられ、前記誘電体シート層に対して略垂直に設けられた複数の垂直ビアインダクタとを備えた構成であり、前記複数のグランド電極層は前記誘電体シート層の焼成時に実質的に収縮しない材料で形成され、前記複数の垂直ビアインダクタの間に前記誘電体シート層の焼成時に実質的に収縮しない材料で構成された電極パターンを配置した積層デバイス。
【請求項２】
誘電体シート層の焼成時に実質的に収縮しない材料は、メッキにより形成されたものである請求項１記載の積層デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信機器等に使用される複数の誘電体シート層を積層して構成された積層デバイスに関するものである。
【背景技術】
【０００２】
従来からセラミクスを積層した絶縁体に複数の共振器を内蔵した積層デバイスが種々提案されている。
【０００３】
以下、従来の積層デバイスについて図３を用いて説明する。図３は従来の積層デバイスの分解斜視図である。
【０００４】
図３において、誘電体シート層１を積層して絶縁体が構成される。絶縁体の内部又は表面において誘電体シート層１に対して略平行に配置されたグランド電極層１１と、絶縁体の側面に配置された側面グランド電極層１３と、絶縁体に形成された複数の共振器を有する積層デバイスである。
【０００５】
そして、複数の共振器のうち第１共振器は、誘電体シート層に略平行に配置された第１容量電極層２１と、一方の端が第１容量電極層２１に接続されると共に誘電体シート層に対し略垂直に設けられた第１垂直ビアインダクタ３１を備えた構成である。
【０００６】
また、第２共振器は、誘電体シート層に略平行に配置された第２容量電極層２２と、一方が第２容量電極層２２に接続されると共に誘電体シート層に対し略垂直に設けられた第２垂直ビアインダクタ３２とを備えている。ここで第１垂直ビアインダクタ３１、第２垂直ビアインダクタ３２の磁界結合の結合係数の値の組み合わせを適当にすることで所望の特性を得ることができる。
【０００７】
なお、この出願の発明に関連する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特開平０９−２３８０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、セラミクスを用いた積層体では、焼結時の収縮により特性のバラツキが生じるという問題が生じる。特にデバイスを小型化すると、その影響が大きくなってくる。
【０００９】
これに対し本発明は、焼結時の収縮によるビア導体の相対位置のズレを抑制し、小型化しても特性のバラツキの少ない積層デバイスを得ることを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、複数の誘電体シート層を積層して構成された絶縁体と、絶縁体の内部又は表面において誘電体シート層に対して略平行に配置された複数のグランド電極層と、複数のグランド電極層の間に設けられ、誘電体シート層に対して略垂直に設けられた複数の垂直ビアインダクタとを備えた構成であり、複数のグランド電極層は誘電体シート層の焼成時に実質的に収縮しない材料で形成され、複数の垂直ビアインダクタの間に誘電体シート層の焼成時に実質的に収縮しない材料で構成された電極パターンを配置したものである。
【発明の効果】
【００１１】
本発明によると、垂直ビアインダクタの相対位置バラツキによる相互インダクタンスのバラツキを抑制し、また垂直ビアインダクタの直線性も確保できるため、結果として特性のバラツキを低減できるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
以下、実施の形態１の積層デバイスについて図１および図２を用いて説明する。図１は、実施の形態１の積層デバイスの分解斜視図である。また図２は実施の形態１の積層デバイスの断面模式図である。
【００１３】
実施の形態１の積層デバイスは、低温焼結セラミクス材料からなる複数の誘電体シート層１、２、３、４を積層して構成された絶縁体５１と、絶縁体５１の内部又は表面において誘電体シート層に対して略平行に配置されたグランド電極層１１、１２と、絶縁体５１の向かい合う側面に配置された側面グランド電極層１３、１４と、絶縁体５１に形成された複数の共振器６１、６２、６３を有する。
【００１４】
そして、複数の共振器６１、６２、６３は、それぞれ誘電体シート層に略平行に配置され、グランド電極層１１または１２と約０．０１２ｍｍ離れて対向する容量電極層２１、２２、２３と、一方の端が容量電極層２１、２２、２３にそれぞれ接続されると共に誘電体シート層に対し略垂直に設けられた垂直ビアインダクタ３１、３２、３３を備えた構成であり、垂直ビアインダクタ３１、３２、３３の直径を約０．０８ｍｍ、垂直ビアインダクタ３１、３３の長さを約０．３６ｍｍ、垂直ビアインダクタ３２の長さを約０．１６ｍｍとしている。なお垂直ビアインダクタ３２の容量電極層２２とは反対側の端部は電極パターン３４と接続され、電極パターン３４の他端は側面グランド電極層１３に接続されている。ここで容量電極層２１と入力端子４１を接続することにより、信号ラインから垂直ビアインダクタ３１を通じてグランド電極層１１に、さらにこれと並列に容量電極層２１とグランド電極層１２の間に静電容量が形成されるため、ＬＣ並列共振回路となり、共振器６１を構成する。
【００１５】
同様に垂直ビアインダクタ３２と電極パターン３４が接続されることで一つのインダクタを構成し、これに容量電極層２２が接続されることで、共振器６２を構成し、さらに垂直ビアインダクタ３３と容量電極層２３およびこれに接続された出力端子４２により共振器６３を構成する。
【００１６】
ここで、垂直ビアインダクタ３１と垂直ビアインダクタ３２、および垂直ビアインダクタ３２と垂直ビアインダクタ３３は、それぞれ間隔約０．５１ｍｍの位置で並行配置され、また垂直ビアインダクタ３１と垂直ビアインダクタ３３は間隔約０．９７ｍｍの位置で並行配置されているため、これらの間で磁界結合が発生し、それぞれの共振器の間で結合が発生し、バンドパスフィルタを構成することができる。このとき垂直ビアインダクタ３１、３２、３３の相対位置がずれると、この間の相互インダクタンスの値にバラツキが生じ、結果として周波数特性のバラツキにつながる。このような構成をとる場合、通常絶縁体５１として低温焼結セラミクス、電極材料として銀ペーストを用いるが、銀ペーストの焼成時の収縮率は１５％程度と大きく、また低温焼結セラミクスが収縮を始めるときに完全に硬化しているわけではないため、インダクタ導体間の相対距離にズレが生じやすくなる。
【００１７】
これに対して本実施の形態１では、グランド電極層１１、１２および電極パターン３４を誘電体シート層の焼成時に実質的に収縮しない材料で構成している。ここで実質的に収縮しないとは、誘電体シート層の焼成温度での収縮率が５％以下のものをいう。このような材料としては、メッキあるいはスパッタ等で形成した金属体が挙げられる。本実施の形態１では支持基板にレジストでパターン化したものの上に銀電極をメッキにより形成したものを、誘電体シート層に転写することにより形成した。このように誘電体シート層と電極層を積層したものを炉に入れて焼成した場合、誘電体シート層は収縮しようとするが、電極層の方は収縮しないため、誘電体シート層の収縮が抑制され、グランド電極層１１、１２に挟まれた部分はほとんど収縮せずに垂直ビアインダクタ３１、３２、３３の間の距離も変わらず、また垂直ビアインダクタ３１、３２、３３の直線性も確保することができる。さらに垂直ビアインダクタ３１、３３間に電極パターン３４を配置しているためさらにその効果を大きくすることができる。
【００１８】
なお、電極の厚さが薄いと、誘電体シート層の収縮を抑制しようとする力も小さくなるため、その厚さは５〜３０μｍ程度とすることが望ましい。スパッタではこのような厚さを得ることが難しくなってくるため、メッキにより形成することがより望ましい。
【００１９】
また、グランド電極層１１、１２の面積が小さすぎると、収縮抑制の効果も少なくなるため、この面積は積層デバイスの底面積の５０％以上、より望ましくは７０％以上とすることが好ましい。
【００２０】
以上のように、グランド電極層およびビア間に設けた電極により収縮を抑制することにより、ビア間の距離のバラツキを低減し、周波数特性のバラツキをなくすと共に、メッキ電極等の抵抗値の低い電極によりグランド電極層あるいは電極パターンを構成することができるため、共振器のＱ値を向上させ、デバイスとしての性能をも向上させることができる。
【産業上の利用可能性】
【００２１】
本発明の積層デバイスは、周波数特性のバラツキを低減させると共に周波数特性を向上させることができるため、フィルタ等の高周波デバイスに広く適用することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１の積層デバイスの分解斜視図
【図２】本発明の実施の形態１の積層デバイスの断面模式図
【図３】従来の積層デバイスの分解斜視図
【符号の説明】
【００２３】
１、２、３、４  誘電体シート層
１１、１２  グランド電極層
１３、１４  側面グランド電極層
２１、２２、２３  容量電極層
３１、３２、３３  垂直ビアインダクタ
３４  電極パターン
４１  入力端子
４２  出力端子
５１  絶縁体
６１、６２、６３  共振器
【図１】
2010147217.tif 000003
【図２】
2010147217.tif 000004
【図３】
2010147217.tif 000005