(57)【要約】【課題】ＭＯＮＯＳ型不揮発性メモリーの消去を行う場合には、ＦＮ電流を用いた消去法を用いる場合でも、バンド間トンネリングホットホールを用いた消去を行う場合においても、負電源を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。【解決手段】接合深さとして、１０ｎｍ以上５００ｎｍ以下の値となるようドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成した。ドレイン領域２０３Ｄ、ソース領域２０３Ｓでの電界強度が大きくとれることから、バンド間トンネリングホットホールをゲート電極２０６を接地し、ドレイン領域２０３Ｄに５［Ｖ］程度の電位を供給することで発生させることができ、負電源を用いることなく消去を行うことが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、
前記ゲート絶縁層上に配置されたゲート電極と、を含み、
前記半導体層は、Ｎ型導電型を発生させる不純物を含むソース領域と、
Ｎ型導電型を発生させる不純物を含むドレイン領域と、
前記ゲート絶縁層を介して前記ゲート電極下側に配置され、前記半導体層の平面視にて、前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、
前記ドレイン領域は、前記半導体層の平面視にて、前記ゲート電極と前記ドレイン領域とが重なる位置で、７×１０20ｃｍ-3以上、１×１０22ｃｍ-3以下の濃度でのＮ型導電型を発生させる不純物を含む不揮発性メモリー素子を備えることを特徴とする不揮発性メモリー装置。
【請求項２】
半導体層と、
前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、
前記ゲート絶縁層上に配置されたゲート電極と、を含み、
前記半導体層は、Ｐ型導電型を発生させる不純物を含むソース領域と、
Ｐ型導電型を発生させる不純物を含むドレイン領域と、
前記半導体層の表面に、前記半導体層の平面視にて前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、
前記チャネル領域上には前記ゲート絶縁層と前記ゲート電極とが配置され、
前記ドレイン領域は、前記半導体層の平面視にて、前記ゲート電極と前記ドレイン領域と重なる位置で７×１０20ｃｍ-3以上、１×１０22ｃｍ-3以下の濃度でのＰ型導電型を発生させる不純物を含む不揮発性メモリー素子を備えることを特徴とする不揮発性メモリー装置。
【請求項３】
請求項１または２に記載の不揮発性メモリー装置であって、前記不揮発性メモリー素子への書き込み方法として、チャネルホットキャリアを用いて電荷蓄積層に電荷を注入することを特徴とする不揮発性メモリー装置。
【請求項４】
請求項１〜３のいずれか一項に記載の不揮発性メモリー装置であって、前記ゲート絶縁層の層厚は、１０ｎｍ以上、１６ｎｍ以下であることを特徴とする不揮発性メモリー装置。
【請求項５】
請求項１〜４のいずれか一項に記載の不揮発性メモリー装置であって、
前記ソース領域および前記ドレイン領域は、前記半導体層の平面視にて、前記ゲート電極端での接合深さが１０ｎｍ以上５００ｎｍ以下であることを特徴とする不揮発性メモリー装置。
【請求項６】
請求項１〜５のいずれか一項に記載の不揮発性メモリー装置であって、前記ソース領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ソース領域と同一導電型を示し、前記ソース領域のシート抵抗を低減するソースコンタクト領域と、
前記ドレイン領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ドレイン領域と同一導電型を示し、前記ドレイン領域のシート抵抗を低減するドレインコンタクト領域と、を含み、
前記ソースコンタクト領域と前記ドレインコンタクト領域との間には、空乏化していない逆導電型を示す領域が挟まれていることを特徴とする不揮発性メモリー装置。
【請求項７】
請求項１〜６のいずれか一項に記載の不揮発性メモリー装置であって、
前記ドレイン領域と反対導電型を構成する第１不純物の濃度が、前記チャネル領域に含まれる前記第１不純物の濃度よりも高く、前記ドレイン領域と同一導電型を構成する第２不純物の濃度よりも低い空乏抑制領域を備え、
かつ前記空乏抑制領域は、前記半導体層の平面視にて前記ゲート電極の内側では、前記ドレイン領域を覆っていることを特徴とする不揮発性メモリー装置。
【請求項８】
請求項１〜７のいずれか一項に記載の不揮発性メモリー装置であって、前記第１絶縁層および前記第２絶縁層が酸化珪素で構成され、前記電荷蓄積層が窒化珪素で構成されていることを特徴とする不揮発性メモリー装置。
【請求項９】
請求項１〜７のいずれか一項に記載の不揮発性メモリー装置であって、前記第２絶縁層に窒化珪素を用いたことを特徴とする不揮発性メモリー装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の不揮発性メモリー装置であって、前記第１絶縁層となる酸化珪素層の層厚が２ｎｍ以上５ｎｍ以下の層厚であることを特徴とする不揮発性メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリー装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリー装置として、工程の簡易性から記憶素子として平板型のＭＯＮＯＳ(Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型記憶素子を用いたものが採用されてきている。平板型ＭＯＮＯＳ記憶素子は、大きく分けて、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流を制御して電荷の書き込み・消去を行うものと、ホットキャリアを用いて電荷の書き込み・消去を行うものと２つのタイプがある。ＦＮ電流を用いる平板型ＭＯＮＯＳ記憶素子については、たとえば特許文献１に記載されている。特許文献１に示すように、ＦＮ電流を用いて消去するには、ゲート電極に−７［Ｖ］、基板に８［Ｖ］程度の電位が用いられている。
【０００３】
一方、ホットキャリアを用いて電荷の書き込み・消去を行うタイプでは、後述するように、ＦＮ電流を制御するタイプと比べ低いバイアス電圧で電荷の書き込み・消去が行えるため、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：等価酸化シリコン膜厚）をＦＮ電流を制御するタイプのものと比べ薄く設定することができる。
【０００４】
そのため、低いゲートバイアスを用いた場合においても、読み出しの電流値をＦＮ電流を制御するタイプのものと比べ高い状態に設定でき、寄生容量等を速やかに充電できることから、高速動作に適しているという特徴を有している。
【０００５】
平板型のＭＯＮＯＳ型記憶素子では、消去動作を行わせる場合に、ドレイン／ソース間の耐圧以上の電圧をドレインに印加することはできないため、ドレイン領域に正電位、ゲート電極に負電位を与えることで消去動作を行う方法が知られている。具体例をあげると、特許文献２に示されるように、ドレイン領域に４〜７［Ｖ］程度の電位を与え、ゲート電極（特許文献２中ではコントロールゲートと記載されている）に−４．５［Ｖ］程度の電位を与えることでバンド間トンネリングホットホール（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｈｏｔ−Ｈｏｌｅ：ＢＴＢＴＨＨ）を発生させ、この電荷により消去動作を行わせている。これは、不揮発性メモリー素子にＰ型のものを用い、消去動作として、バンド間トンネリングホットエレクトロン（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｈｏｔ−Ｅｌｅｃｔｒｏｎ：ＢＴＢＴＨＥ）を用いる場合でも同様の課題となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１８４３８０号公報（段落：００８９）
【特許文献２】特開２００８−２６９７２７号公報（段落：００３９（表１））
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＦＮ電流を用いた消去法を用いる場合でも、ＢＴＢＴＨＨを用いた消去を行う場合においても、負電源（Ｐ型の場合には正電源）を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。また、特許文献２で、ドレイン領域にかける電圧を６．５［Ｖ］程度とすると、ＭＯＮＯＳ型記憶素子のＯＮＯ層の耐圧として１１［Ｖ］の耐圧が必要となる。必然的にＯＮＯ層は耐圧を高くすべく厚くする必要があり、ＯＮＯ層の厚層化に伴いデータ読み出し時の電流値が小さくなる。そのため、小さい電流を検出すべくセンスアンプの構成に制約が加わるという課題がある。
【０００８】
また、負電源を供給すべく不揮発性メモリー装置内に負電源発生回路を組み込む必要が生じ、この面積に対応して不揮発性メモリー装置のメモリー領域が減少するため、不揮発性メモリー装置の単位ビットあたりのコストが上昇するという課題がある。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態または適用例として実現することが可能である。ここで、「半導体層」とは、「半導体基板そのもの」、「絶縁層の少なくとも一部を覆う半導体層」を指すものと定義する。また、「上」とは、半導体層からゲート電極方向に向かう、半導体層の法線方向を指すものと定義する。
【００１０】
［適用例１］本適用例にかかる不揮発性メモリー装置は、半導体層と、前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、を含み、前記半導体層は、Ｎ型導電型を発生させる不純物を含むソース領域と、Ｎ型導電型を発生させる不純物を含むドレイン領域と、前記ゲート絶縁層を介して前記ゲート電極下側に配置され、前記半導体層の平面視にて、前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、前記ドレイン領域は、前記半導体層の平面視にて、前記ゲート電極と前記ドレイン領域とが重なる位置で、７×１０20ｃｍ-3以上、１×１０22ｃｍ-3以下の濃度でのＮ型導電型を発生させる不純物を含む不揮発性メモリー素子を備えることを特徴とする。
【００１１】
これによれば、Ｎ型導電型を発生させる不純物を７×１０20ｃｍ-3以上含むことで、ゲート電極の端部に強いドレイン電界を発生させることが可能となる。そのため、バンド間トンネリングホットホール（ＢＴＢＴＨＨ：Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｈｏｔ−Ｈｏｌｅ）が小さな電位差を用いた場合でも発生する。具体的には、ソース領域とゲート電極を接地させ、ドレイン領域のみに５［Ｖ］程度の電位を印加することで、ＢＴＢＴＨＨが発生し、電荷蓄積層に蓄えられた電荷を相殺、消去することが可能となる。また、１×１０22ｃｍ-3以下に抑えることで、半導体の性質を保たせることが可能となる。
【００１２】
また、ドレイン領域に発生する電界強度を低い駆動電圧でもきわめて高くできるため、チャネルホットエレクトロン書き込みを高い効率を持って行うことが可能となり、たとえばゲート電極に７［Ｖ］の電位を与え、ドレイン領域に５［Ｖ］の電位を与えることで書き込みが可能となる。
【００１３】
［適用例２］本適用例にかかる不揮発性メモリー装置は、半導体層と、前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、を含み、前記半導体層は、Ｐ型導電型を発生させる不純物を含むソース領域と、Ｐ型導電型を発生させる不純物を含むドレイン領域と、前記半導体層の表面に、前記半導体層の平面視にて前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、前記チャネル領域上には前記ゲート絶縁層と前記ゲート電極とが配置され、前記ドレイン領域は、前記半導体層の平面視にて、前記ゲート電極と前記ドレイン領域と重なる位置で７×１０20ｃｍ-3以上、１×１０22ｃｍ-3以下の濃度でのＰ型導電型を発生させる不純物を含む不揮発性メモリー素子を備えることを特徴とする。
【００１４】
これによれば、Ｐ型導電型を発生させる不純物を７×１０20ｃｍ-3以上含むことで、ゲート電極の端部に強いドレイン電界を発生させることが可能となる。そのため、バンド間トンネリングホットエレクトロン（ＢＴＢＴＨＥ：Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）が小さな電位差を用いた場合でも発生する。ソース領域とゲート電極を接地させ、ドレイン領域のみに−５［Ｖ］程度の電位を印加することで、ＢＴＢＴＨＥが発生し、電荷蓄積層に蓄えられた電荷を相殺、消去することが可能となる。また、１×１０22ｃｍ-3以下に抑えることで、半導体の性質を保たせることが可能となる。
【００１５】
また、ドレイン領域に発生する電界強度をきわめて高くできるため、チャネルホットホール書き込みを高い効率を持って行うことが可能となり、たとえばゲート電極に−７［Ｖ］の電位を与え、ドレイン領域に−５［Ｖ］の電位を与えることで書き込みが可能となる。この場合には、不揮発性メモリー素子の動作に負電源を使用することとなるが、不揮発性メモリー素子が備えられた領域内では、正電源を必要としないことから正負電源を電気的に分離する構成は不要であるため、配線パターンに与える制約は生じない。
【００１６】
［適用例３］上記した適用例にかかる不揮発性メモリー装置であって、前記不揮発性メモリー素子への書き込み方法として、チャネルホットキャリアを用いて電荷蓄積層に電荷を注入することを特徴とする。
【００１７】
上記した適用例によれば、ドレイン領域に発生する電界強度をきわめて高くできるため、チャネルホットキャリア（エレクトロンまたはホール）書き込みを高い効率を持って行うことが可能となる。そのため、たとえばゲート電極に７［Ｖ］の電位を与え、ドレイン領域に５［Ｖ］の電位を与えることで書き込みが可能となり、ゲート絶縁層に掛ける電位差をＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流を用いて書き込みを行う場合と比べてゲート絶縁層に印加する電位差を小さく抑えることが可能となる。また、チャネルホットキャリアを用いて電荷蓄積層に電荷を注入する場合、平面視にて電荷蓄積層のドレイン側近傍に書き込まれる。一方、バンド間トンネリングホットキャリアを用いた場合、電荷蓄積層のドレイン側近傍で消去効率が高くなるため、消去残りの発生を抑制することが可能となる。
【００１８】
［適用例４］上記した適用例にかかる不揮発性メモリー装置であって、前記ゲート絶縁層の層厚は、１０ｎｍ以上、１６ｎｍ以下であることを特徴とする。
【００１９】
上記した適用例によれば、ゲート絶縁層に１０ｎｍ以上の厚さがあれば、書き込み時に印加される、たとえば７［Ｖ］程度の電位差に耐えることができる。また、１６ｎｍ以下の層厚であれば、７×１０20ｃｍ-3以上、１×１０22ｃｍ-3以下程度の濃度を有するドレイン領域−ソース領域間での短チャネル効果による漏れ電流増加を抑えることが可能となる。また、１６ｎｍ以下の層厚とすることで、ゲート・ドレイン間に印加する電位差が５［Ｖ］程度の小さい値を用いた場合でも、強い電界を発生させることが可能となり、バンド間トンネリングホットキャリアを効率良く発生させることが可能となる。
【００２０】
［適用例５］上記した適用例にかかる不揮発性メモリー装置であって、前記ソース領域および前記ドレイン領域は、前記半導体層の平面視にて、前記ゲート電極端での接合深さが１０ｎｍ以上５００ｎｍ以下であることを特徴とする。
【００２１】
上記した適用例によれば、１０ｎｍ以上の接合深さを備えることで、ソース領域およびドレイン領域の電気抵抗の増大を抑え、速い速度での読み出しが可能となる。また、５００ｎｍ以下の接合深さとすることでソース領域とドレイン領域とのパンチスルーを抑制することが可能となり、書き込みや消去を行う場合に効率よく電界を供給することが可能となる。なお、半導体層として、「絶縁層の少なくとも一部を覆う半導体層」を用いた場合には、半導体層の厚みにより接合深さは制限される。
【００２２】
［適用例６］上記した適用例にかかる不揮発性メモリー装置であって、前記ソース領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ソース領域と同一導電型を示し、前記ソース領域のシート抵抗を低減するソースコンタクト領域と、前記ドレイン領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ドレイン領域と同一導電型を示し、前記ドレイン領域のシート抵抗を低減するドレインコンタクト領域と、を含み、前記ソースコンタクト領域と前記ドレインコンタクト領域との間には、空乏化していない逆導電型を示す領域が挟まれていることを特徴とする。
【００２３】
上記した適用例によれば、ゲート電極と接触せぬ領域にドレインコンタクト領域、ソースコンタクト領域を設けることで、ソース領域またはドレイン領域の少なくとも片側に、低抵抗領域が並列に配置されるため、電気抵抗値を低減することが可能となり、読み出し動作を高速化することが可能となる。また、半導体層の平面視におけるゲート電極近傍を避けて、ドレインコンタクト領域やソースコンタクト領域が配置されるため、バンド間トンネリングホットキャリアの発生に与える影響は小さく抑えられ、５［Ｖ］程度の低い電圧で消去動作を行うことが可能となる。さらに、リーク電流を発生させる短チャネル効果の発生を抑制することも可能となる。
【００２４】
［適用例７］上記した適用例にかかる不揮発性メモリー装置であって、前記ドレイン領域と反対導電型を構成する第１不純物の濃度が、前記チャネル領域に含まれる前記第１不純物の濃度よりも高く、前記ドレイン領域と同一導電型を構成する第２不純物の濃度よりも低い空乏抑制領域を備え、かつ前記空乏抑制領域は、前記半導体層の平面視にて前記ゲート電極の内側では、前記ドレイン領域を覆っていることを特徴とする。
【００２５】
上記した適用例によれば、空乏抑制領域を設けることで、ドレイン領域における空乏層の伸びを抑えることが可能となる。そのため、不揮発性メモリー素子の電荷蓄積層の電荷に依存する電流を検知する場合に、パンチスルーによる誤差電流の発生を抑制することが可能となる。
【００２６】
加えて、バンド間トンネリングホットキャリア注入により電荷蓄積層中に含まれる電荷を相殺、消去する場合、空乏層の伸びが抑えられることからより効率的にバンド間トンネリングホットキャリア注入を行うことが可能となる。
【００２７】
［適用例８］上記した適用例にかかる不揮発性メモリー装置であって、前記第１絶縁層および前記第２絶縁層が酸化珪素で構成され、前記電荷蓄積層が窒化珪素で構成されていることを特徴とする。
【００２８】
上記した適用例によれば、酸化珪素はヤング率が低く、半導体で構成される領域に与える応力が抑えられる。加えて、酸化珪素の電気絶縁率は高く、電荷蓄積層からの電荷の流出を止めることが可能となる。また、窒化珪素は適度な中間準位を持つため、注入された電荷を効率的に蓄え、かつ放出することが可能となる。このように、蓄積電荷量の制御を可能とするゲート絶縁層が得られることから不揮発性メモリー素子を構成することが可能となり、不揮発性メモリー素子を備えた不揮発性メモリー装置を提供することが可能となる。
【００２９】
［適用例９］上記した適用例にかかる不揮発性メモリー装置であって、前記第２絶縁層に窒化珪素を用いたことを特徴とする。
【００３０】
上記した適用例によれば、電荷蓄積層と第２絶縁層とを兼ねて層を形成することが可能となり、不揮発性メモリー装置の構成要素を減らすことが可能となり、ばらつき等を低減することが可能となる。また、製造工程を短縮することができ、コスト低減を可能とする不揮発性メモリー装置を提供することが可能となる。
【００３１】
［適用例１０］上記した適用例にかかる不揮発性メモリー装置であって、前記第１絶縁層となる酸化珪素層の層厚が２ｎｍ以上５ｎｍ以下の層厚であることを特徴とする。
【００３２】
上記した適用例によれば、２ｎｍ以上の層厚を確保することで、電荷蓄積層から半導体で構成される領域への電荷の流出を抑えることが可能となる。そして、５ｎｍ以下の層厚を用いることで電荷蓄積層に蓄積された電荷によりチャネル領域の電流制御効率を高めることが可能となり、読み出し誤りが少ない不揮発性メモリー装置を提供することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】不揮発性メモリー素子を４つ並べて記載した不揮発性メモリー装置と等価な回路の配置例。
【図２】不揮発性メモリー素子の断面図。
【図３】ＳＯＩ基板を用いた場合の不揮発性メモリー素子を示す構造の断面図。
【図４】ガラス基板上に配置された多結晶珪素層を用いた半導体層を用いて不揮発性メモリー素子を形成した場合の断面図。
【発明を実施するための形態】
【００３４】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。
【００３５】
（第１の実施形態：不揮発性メモリー装置の構成）
以下、本実施形態にかかる不揮発性メモリー装置の構成について図面を用いて説明する。図１は、不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１を４つ並べて記載した不揮発性メモリー装置１００と等価な回路の配置例を示すものである。ここでは動作説明を行うために、４つの素子を並べた例について説明しているが、実際には多数の素子を一つのブロックとして備えている。不揮発性メモリー装置には、この他にも、昇圧回路や、センスアンプ等が搭載されているが、説明については省略する。不揮発性メモリー素子ＭＣ００は、ドレイン領域としてのドレインＤ００、ソース領域としてのソースＳ００、ゲート電極としてのゲートＧ００を含む。そして、不揮発性メモリー素子ＭＣ０１は、ドレイン領域としてのドレインＤ０１、ソース領域としてのソースＳ０１、ゲート電極としてのゲートＧ０１を含む。そして、不揮発性メモリー素子ＭＣ１０は、ドレイン領域としてのドレインＤ１０、ソース領域としてのソースＳ１０、ゲート電極としてのゲートＧ１０を含む。そして、不揮発性メモリー素子ＭＣ１１は、ドレイン領域としてのドレインＤ１１、ソース領域としてのソースＳ１１、ゲート電極としてのゲートＧ１１を含む。
【００３６】
不揮発性メモリー素子ＭＣ１０のドレインＤ１０側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む（注入する）場合には以下に示すバイアス条件を用いることができる。バイアス条件は、たとえば、ビット線ＢＬ０の電位を０［Ｖ］、ビット線ＢＬ１の電位を３［Ｖ］、ソース線ＳＬ０の電位を０［Ｖ］、ソース線ＳＬ１の電位を５［Ｖ］、ワード線ＷＬ０の電位を７［Ｖ］、ワード線ＷＬ１の電位を０［Ｖ］に設定することが好適である。
【００３７】
以下、このバイアス条件を用いた場合の、各不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１にかかる電位と、当該電位の印加による動作について説明する。
【００３８】
不揮発性メモリー素子ＭＣ００には、ドレインＤ００に０［Ｖ］、ソースＳ００に０［Ｖ］、ゲートＧ００に０［Ｖ］の電位が与えられているため、書き込みや消去は行われない。
【００３９】
不揮発性メモリー素子ＭＣ０１には、ドレインＤ０１に０［Ｖ］、ソースＳ０１に３［Ｖ］、ゲートＧ０１に０［Ｖ］の電位が与えられている。ソースＳ０１の電位が３［Ｖ］であるため、ホットキャリアが発生せず、書き込みや消去は行われない。
【００４０】
不揮発性メモリー素子ＭＣ１１には、ドレインＤ１１に５［Ｖ］、ソースＳ１１に３［Ｖ］、ゲートＧ１１に７［Ｖ］の電位が与えられている。ドレインＤ１１の電位からソースＳ１１の間に与えられる電位差は２［Ｖ］であるため、ホットキャリアが発生せず、書き込みや消去は行われない。
【００４１】
不揮発性メモリー素子ＭＣ１０には、ドレインＤ１０に５［Ｖ］、ソースＳ１０に０［Ｖ］、ゲートＧ１０に７［Ｖ］の電位が与えられている。そのため、ホットキャリアによる書き込みが行われる。
【００４２】
また、不揮発性メモリー素子ＭＣ１０、ＭＣ１１のドレインＤ１０側の電荷蓄積層にある電荷の有無を読み出す場合のバイアス条件としては、以下に示すバイアス条件を用いることができる。たとえば、ソース線ＳＬ０の電位を０［Ｖ］、ソース線ＳＬ１の電位を１［Ｖ］、ワード線ＷＬ０の電位を２［Ｖ］、ワード線ＷＬ１の電位を０［Ｖ］に設定することが好適である。
【００４３】
以下、このバイアス条件を用いた場合の、各不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１にかかる電位と、当該電位の印加による動作について説明する。
【００４４】
不揮発性メモリー素子ＭＣ００には、ドレインＤ００に０［Ｖ］、ゲートＧ００に０［Ｖ］の電位が与えられているため不揮発性メモリー素子ＭＣ００は遮断される。そのため、ソースＳ００はフロート状態となる。
【００４５】
不揮発性メモリー素子ＭＣ０１には、ドレインＤ０１に０［Ｖ］、ゲートＧ０１に０［Ｖ］の電位が与えられているため不揮発性メモリー素子ＭＣ０１は遮断される。そのため、ソースＳ０１はフロート状態となる。
【００４６】
不揮発性メモリー素子ＭＣ１１には、ドレインＤ１１に１［Ｖ］、ゲートＧ１１に２［Ｖ］の電位が与えられている。多数の不揮発性メモリー素子が接続されていても、ゲートＧ１１以外のゲート電位を０［Ｖ］としておくことで、不揮発性メモリー素子ＭＣ１１を選択することができる。この出力はビット線ＢＬ１に出力される。不揮発性メモリー素子ＭＣ１１の出力は、不揮発性メモリー素子ＭＣ１１の荷電状態で変動するため、ビット線ＢＬ１の信号から不揮発性メモリー素子ＭＣ１１の荷電状態を検出することができる。
【００４７】
不揮発性メモリー素子ＭＣ１０には、ドレインＤ１０に１［Ｖ］、ゲートＧ１０に２［Ｖ］の電位が与えられている。多数の不揮発性メモリー素子が接続されていても、ゲートＧ１０以外のゲート電位を０［Ｖ］としておくことで、不揮発性メモリー素子ＭＣ１０を選択することができる。この出力はビット線ＢＬ０に出力される。不揮発性メモリー素子ＭＣ１０の出力は、不揮発性メモリー素子ＭＣ１０の荷電状態で変動するため、ビット線ＢＬ０の信号からＭＣ１０の荷電状態を検出することができる。すなわち、ワード線（本実施形態ではＷＬ０）により選択された情報を１ワード線分読み出すことが可能となる。
【００４８】
また、セクター消去により、不揮発性メモリー素子ＭＣ００、不揮発性メモリー素子ＭＣ１０、不揮発性メモリー素子ＭＣ０１、不揮発性メモリー素子ＭＣ１１の電荷蓄積層にあるドレインＤ００、ドレインＤ１０、ドレインＤ０１、ドレインＤ１１側の電荷を消去する場合のバイアス条件としては、以下に示すバイアス条件を用いることができる。たとえば、ソース線ＳＬ０の電位を５［Ｖ］、ソース線ＳＬ１の電位を５［Ｖ］、ビット線ＢＬ０の電位を０［Ｖ］、ビット線ＢＬ１の電位を０［Ｖ］、ワード線ＷＬ０の電位を０［Ｖ］、ワード線ＷＬ１の電位を０［Ｖ］に設定することが好適である。
【００４９】
不揮発性メモリー素子ＭＣ００には、ドレインＤ００に５［Ｖ］、ゲートＧ００に０［Ｖ］、ソースＳ００に０［Ｖ］の電位が与えられる。そのため、ドレインＤ００とゲートＧ００との間に与えられた電位差によりバンド間トンネリングホットホール（ＢＴＢＴＨＨ）による消去が行われる。
【００５０】
同様に、不揮発性メモリー素子ＭＣ１０には、ドレインＤ１０に５［Ｖ］、ゲートＧ１０に０［Ｖ］、ソースＳ１０に０［Ｖ］の電位が与えられているため、電荷は消去される。
【００５１】
また、不揮発性メモリー素子ＭＣ０１には、ドレインＤ０１に５［Ｖ］、ゲートＧ０１に０［Ｖ］、ソースＳ０１に０［Ｖ］の電位が与えられているため、電荷は消去される。
【００５２】
また、不揮発性メモリー素子ＭＣ１１には、ドレインＤ１１に５［Ｖ］、ゲートＧ１１に０［Ｖ］、ソースＳ１１に０［Ｖ］の電位が与えられているため、電荷は消去される。
【００５３】
以上、書き込み、読み出し、消去という不揮発性メモリー装置１００の基本動作について説明した。これらのことから、負電位を用いない場合でも、基本動作に支障をきたすことはないことが示される。そのため、負電位を用いるために発生する配線パターンの制約を避けることができる。また負電源を供給するための負電源発生回路を不揮発性メモリー装置１００内に組み込む必要がなくなることから、不揮発性メモリー装置１００は面積に対応して不揮発性メモリー装置のメモリー領域を大きく取れ、不揮発性メモリー装置の単位ビットあたりのコストを低減することが可能となる。
【００５４】
なお、本実施形態では、Ｎ型の不揮発性メモリー素子を用いた場合について説明したが、これは極性を切り替えることで、容易にＰ型の不揮発性メモリー素子を用いた不揮発性メモリー装置としても適用可能である。その場合には、上記した電圧の絶対値を揃えた負電圧を印加することで対応可能である。なお、エレクトロンとホールではホットキャリア化させるための電界強度に差があり、ホールの方がホットキャリア化しにくい。そのため、印加電圧の絶対値を高くするなどして補償することも好適である。
【００５５】
（第２の実施形態：不揮発性メモリー装置に用いる不揮発性メモリー素子の構造）
以下、本実施形態にかかる不揮発性メモリー装置を構成する不揮発性メモリー素子の構造について図面を用いて説明する。図２は、不揮発性メモリー素子の断面図である。不揮発性メモリー素子ＭＣ１０は、半導体層としての基板２００、浅溝絶縁（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：以下ＳＴＩと記載する）領域２０１、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓ、ドレイン領域２０３Ｄ、ソース領域２０３Ｓ、酸化珪素を用いた第１絶縁層２０４Ａ、窒化珪素を用いた電荷蓄積層２０４Ｂ、酸化珪素を用いた第２絶縁層２０４Ｃ、およびこれらをまとめたゲート絶縁層２０４、空乏抑制領域２０５、ポリシリコンを用いたゲート電極２０６、サイドウォール２０７、チャネル領域２０８と、を含む。
【００５６】
基板２００は、たとえば単結晶珪素基板を用いることが好適である。また、ドレインコンタクト領域２０２Ｄとソースコンタクト領域２０２Ｓとの間に空乏化していない領域を残せるよう、Ｐ型を形成する不純物が添加されていることが好ましい。基板２００は、上記した要素を支えるためのものとして機能している。
【００５７】
ＳＴＩ領域２０１は、隣接する素子と電気的に分離する（素子分離）機能を有している。ＳＴＩ領域２０１を用いて素子分離を行うことで、ＬＯＣＯＳ領域やセミリセスＬＯＣＯＳ領域を用いる場合と比べ、素子分離領域を狭くできるため、高集積化に適した素子分離を行うことが可能となる。
【００５８】
ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、後述するドレイン領域２０３Ｄ、ソース領域２０３Ｓの接合位置を浅くすることで生じる電気抵抗の上昇を抑制するために設けられている。ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、基板２００での平面視にて、ゲート電極２０６と接触せぬ領域に形成されている。本実施形態では、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、ドレイン領域２０３Ｄ、ソース領域２０３Ｓよりも深い接合位置を有している。この場合、電流が流れる領域を深さ方向に大きくすることが可能である。電流が流れる領域が広くなることで電気的な抵抗が低くなり、ドレイン領域２０３Ｄ、ソース領域２０３Ｓと並列にドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓが配置されることで、ドレイン領域２０３Ｄ、ソース領域２０３Ｓに少ない電圧降下で電位を供給することが可能となる。
【００５９】
ゲート絶縁層２０４は、酸化珪素を用いた第１絶縁層２０４Ａ、窒化珪素を用いた電荷蓄積層２０４Ｂ、酸化珪素を用いた第２絶縁層２０４Ｃにより構成されている。第１絶縁層２０４Ａは電荷蓄積層２０４Ｂから半導体で構成される領域への電荷の流出を抑える機能と、窒化珪素よりも低いヤング率を有することから窒化珪素を用いた電荷蓄積層２０４Ｂと基板２００との間に生じる応力を緩和する機能を有している。電荷蓄積層２０４Ｂは、適度な中間準位を持つことから、注入された電荷を効率的に蓄え、かつ放出することを可能としている。第２絶縁層２０４Ｃは、電荷蓄積層２０４Ｂの電荷が上側に逃げることを防止する機能を有している。
【００６０】
空乏抑制領域２０５は、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓ間のパンチスルーや、ドレイン領域２０３Ｄ、ソース領域２０３Ｓ間のパンチスルーを防止すべく配置されている。ゲート電極２０６は、ゲート電極２０６に加えられた電位に基づき基板２００表面に位置するチャネル領域２０８にキャリアを誘起・排除する機能を有している。サイドウォール２０７が果たす役割については後述する。
【００６１】
本実施形態では、不揮発性メモリー素子ＭＣ１０のドレインコンタクト領域２０２Ｄとソースコンタクト領域２０２Ｓ、ドレイン領域２０３Ｄとソース領域２０３Ｓと、が対称な構成を有するものとして図示しているが、これは対称な構成に限定されるものではなく、たとえばソース領域２０３Ｓの不純物分布を緩やかなものとしても良い。この場合、ソース領域２０３Ｓ側からのゲート絶縁層２０４へのキャリアの注入が生じにくくなり、不要な電荷がゲート絶縁層２０４へ侵入することを抑制することができ、信頼性を向上させることが可能となる。
【００６２】
次に、各構成要素について説明を行う。ＳＴＩ領域２０１は、たとえば３００ｎｍ程度の深さで基板２００に溝を設け、化学気相堆積（ＣＶＤ）法を用いて酸化珪素を溝内部に充填し、その後化学機械研磨（ＣＭＰ）法で平坦化することで形成されている。
【００６３】
ドレイン領域２０３Ｄ、ソース領域２０３Ｓの接合深さとしては、基板２００における平面視でゲート電極２０６との端部と重なる領域において１０ｎｍ以上５００ｎｍ以下であることが好ましい。１０ｎｍ以上の接合深さを備えることで、ソース領域２０３Ｓおよびドレイン領域２０３Ｄの電気抵抗の増大を抑え、速い速度での読み出しが可能となる。また、５００ｎｍ以下の接合深さとすることでソース領域２０３Ｓとドレイン領域２０３Ｄとのパンチスルーを抑制することが可能となる。また不純物の濃度として、７×１０20ｃｍ-3以上、１×１０22ｃｍ-3程度の範囲におさめることが好適である。この条件を満たすための製造条件としては、たとえばゲート電極２０６をマスクとして、ドーズ量を２×１０15ｃｍ-2、加速エネルギーを５〜１０ＫｅＶ程度に制御してイオン注入を行う条件を選択することができる。空乏抑制領域２０５は、同じくゲート電極２０６をマスクとして、１０°〜３０°程度傾けて硼素やデカボラン、弗化硼素等を用いてイオン注入を行うことで形成することができる。
【００６４】
Ｎ型導電型を発生させる不純物を７×１０20ｃｍ-3以上含むことで、ゲート電極２０６の端部に強いドレイン電界を発生させることが可能となる。そのため、バンド間トンネリングホットホール（ＢＴＢＴＨＨ：Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｈｏｔ−Ｈｏｌｅ）が小さな電位差を用いた場合でも発生する。具体的には、ソース領域２０３Ｓとゲート電極２０６を接地させ、ドレイン領域２０３Ｄのみに５［Ｖ］程度の電位を印加することで、ＢＴＢＴＨＨが発生し、電荷蓄積層に蓄えられた電荷を相殺、消去することが可能となる。また、１×１０22ｃｍ-3以下に抑えることで、半導体の性質を保たせることが可能となる。また、このように浅い接合を有することで、ドレイン領域２０３Ｄのゲート電極２０６側の端部ではチャネルホットキャリアが効率的に発生するようになり、電荷蓄積層２０４Ｂへの電荷注入を効率良く行うことが可能となる。
【００６５】
サイドウォール２０７は、ＣＶＤ法を用いて酸化珪素層を形成し、異方性エッチングを行うことで形成され、ゲート電極２０６の側面に自己整合的に形成されるスペーサーとして機能する。ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、ゲート電極２０６とサイドウォール２０７をマスクとしてイオン注入を行うことで形成される。そのため、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓとは基板２００の平面視にてゲート電極２０６と接触せぬ領域に位置するよう形成することが可能となる。また、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓの間には、空乏抑制領域２０５が挟まれており、空乏化していない逆導電型を示す領域が形成される。そのため、ドレイン領域２０３Ｄ、ソース領域２０３Ｓの接合深さよりも深くドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓを形成しても、ドレイン領域２０３Ｄのゲート電極２０６端側では接合深さが浅い状態となるため、効率的にＢＴＢＴＨＨを発生させることができ、低い電圧で消去動作を行うことが可能となる。さらに、リーク電流を発生させる短チャネル効果の発生を抑制することも可能となる。
【００６６】
ここで、ゲート絶縁層２０４の厚さは１０ｎｍ以上、１６ｎｍ以下であることが好ましい。ゲート絶縁層２０４に１０ｎｍ以上の厚さがあれば、書き込み時に印加される、たとえば７［Ｖ］程度の電位差に耐えることができる。また、１６ｎｍ以下の厚さであれば、短チャネル効果によるドレイン領域２０３Ｄ−ソース領域２０３Ｓ間の漏れ電流増加を抑えることが可能となる。そして、第１絶縁層２０４Ａの厚さとしては２ｎｍ以上５ｎｍ以下の層厚であることが好適で、２ｎｍ以上の層厚を確保することで、電荷蓄積層２０４Ｂから基板２００（チャネル領域２０８）への電荷の流出を抑えることが可能となる。そして、５ｎｍ以下の層厚を用いることで電荷蓄積層２０４Ｂに蓄積された電荷によりチャネル領域２０８の電流制御効率を高めることが可能となり、読み出し誤りを防ぐことが可能となる。
【００６７】
なお、本実施形態では、Ｎ型の不揮発性メモリー素子の構造について説明したが、これはＰ型の不揮発性メモリー素子に対しても容易に応用可能である。この場合、砒素を不純物として用いた領域については硼素を用い、硼素を用いた領域については砒素または燐を用いることで対応可能である。この場合、原子量の違いを考慮して、硼素を用いる場合には、イオン注入を行う場合に加速エネルギーを１１／７５倍（質量比）にし、砒素を用いる場合には逆に７５／１１倍にすることで対応可能である。デカボラン、弗化硼素等を用いる場合には、これらの分子量に対応した加速エネルギーを用いることで対応可能である。なお、硼素の熱拡散係数は砒素よりも大きいことから、イオン注入後に行われるアニール条件によっては、この熱拡散係数差を補正するようイオン注入の加速エネルギーを調整することも好適である。
【００６８】
（変形例：第２の実施形態）
第２の実施形態では、図２に示すように第２絶縁層２０４Ｃに酸化珪素を用いた例について説明したが、これは窒化珪素を用いても良い。この場合、電荷蓄積層と第２絶縁層とを兼ねて層を形成することが可能となり、不揮発性メモリー装置の構成要素を減らすことが可能となり、ばらつき等を低減することが可能となる。また、製造工程を短縮することができ、コスト低減を可能とする不揮発性メモリー装置を提供することが可能となる。
【００６９】
また、第２の実施形態では、半導体層として基板そのものを用いた場合について説明したが、これは基板そのものを半導体層として用いる場合に代えて、絶縁層の少なくとも一部を覆う半導体層として単結晶珪素層を配置した、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた場合には、前述したＳＴＩ領域を形成せずに、素子分離を行うことができる。図３は、ＳＯＩ基板を用いた場合の不揮発性メモリー素子ＭＣ１０＿ＳＯＩを示す構造の断面図である。素子分離は、半導体層３００を島状に切り離すことで実現している。
【００７０】
珪素層３０１Ａ上に酸化珪素層３０１Ｂを備えた基板３０１上には、単結晶珪素層を用いた半導体層３００が配置されている。そして、ドレイン領域２０３Ｄ、ソース領域２０３Ｓ、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、半導体層３００の厚み以下の深さで形成されている。この場合、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓと深さ方向に対して容量を形成する導体や半導体がないため、寄生容量を低減することが可能となり、消費電力の低減や、より高速での動作が可能となる。他の構成は第２の実施形態に順ずるものとする。
【００７１】
また、半導体層として単結晶珪素層に限らず、多結晶珪素層を用いることも可能である。図４は、ガラス基板４０１上に配置された多結晶珪素層を用いた半導体層４００を用いて不揮発性メモリー素子ＭＣ１０＿ＰＯＬＹを形成した場合の断面図である。多結晶珪素層の移動度は、単結晶珪素層の移動度より若干低いが、十分にホットキャリアを発生させることが可能となる。この場合、アモルファス珪素層を多結晶珪素層に改質するレーザーアニールが行える層厚が厚さの上限となり、たとえば１００ｎｍ程度の値が上限となる。そのため、前述したＳＯＩ基板を用いる場合と同様、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓ、ドレイン領域２０３Ｄ、ソース領域２０３Ｓは半導体層４００の厚み以下の深さで形成される。
【００７２】
この場合においても、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓと深さ方向に対して容量を形成する導体や半導体がないため、寄生容量を低減することが可能となり、消費電力の低減や、より高速での動作が可能となる。加えて、多結晶珪素層を用いた半導体層４００は単結晶珪素基板を用いる場合と比べ、より大面積の基板を用いることが可能となるため、多数の不揮発性メモリー装置を一枚の基板から取ることが可能となり、コスト的にも有利な不揮発性メモリー装置が得られる。
【符号の説明】
【００７３】
ＭＣ００…不揮発性メモリー素子、ＭＣ０１…不揮発性メモリー素子、ＭＣ１０…不揮発性メモリー素子、ＭＣ１１…不揮発性メモリー素子、ＭＣ１０＿ＳＯＩ…不揮発性メモリー素子、ＭＣ１０＿ＰＯＬＹ…不揮発性メモリー素子、ＳＬ０…ソース線、ＳＬ１…ソース線、ＷＬ０…ワード線、ＷＬ１…ワード線、ＢＬ０…ビット線、ＢＬ１…ビット線、Ｇ００…ゲート電極としてのゲート、Ｇ０１…ゲート電極としてのゲート、Ｇ１０…ゲート電極としてのゲート、Ｇ１１…ゲート電極としてのゲート、Ｓ００…ソース領域としてのソース、Ｓ０１…ソース領域としてのソース、Ｓ１０…ソース領域としてのソース、Ｓ１１…ソース領域としてのソース、Ｄ００…ドレイン領域としてのドレイン、Ｄ０１…ドレイン領域としてのドレイン、Ｄ１０…ドレイン領域としてのドレイン、Ｄ１１…ドレイン領域としてのドレイン、１００…不揮発性メモリー装置、２００…基板、２０１…ＳＴＩ領域、２０２Ｄ…ドレインコンタクト領域、２０２Ｓ…ソースコンタクト領域、２０３Ｄ…ドレイン領域、２０３Ｓ…ソース領域、２０４…ゲート絶縁層、２０４Ａ…第１絶縁層、２０４Ｂ…電荷蓄積層、２０４Ｃ…第２絶縁層、２０５…空乏抑制領域、２０６…ゲート電極、２０７…サイドウォール、２０８…チャネル領域、３００…半導体層、３０１…基板、３０１Ａ…珪素層、３０１Ｂ…酸化珪素層、４００…半導体層、４０１…ガラス基板。
【図１】
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【図２】
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【図３】
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【図４】
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