(57)【要約】【課題】シングルエンド型の複数のセンスアンプ回路を流れる電流を測定し、そのしきい値電圧のばらつきを容易に判別可能な半導体記憶装置とそのテスト方法を提供する。【解決手段】本発明の半導体記憶装置は、選択されたメモリセルＭＣから読み出された信号を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの信号電圧を増幅して出力電流に変換する増幅素子Ｑ１を含むシングルエンド型の第１のセンスアンプ回路２１と、第１のセンスアンプ回路を流れる電流（独立の接地電位ＶＳＳＬを経由する電流）を、他の回路部分を流れる電流とは独立に測定するテスト動作を制御する制御回路とを備えている。【選択図】図２
2010055697.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイを備える半導体記憶装置であって、
前記メモリセルアレイのうちの選択されたメモリセルから読み出された信号を伝送する第１のビット線と、
前記第１のビット線の信号電圧を増幅して出力電流に変換する増幅素子を含むシングルエンド型の第１のセンスアンプ回路と、
前記第１のセンスアンプ回路を流れる電流を、他の回路部分を流れる電流とは独立に測定するテスト動作を制御する制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
複数の前記第１のビット線と、複数の前記第１のセンスアンプ回路とが設けられ、前記制御回路は、複数の前記第１のセンスアンプ回路を流れる総電流を測定する前記テスト動作を制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１のセンスアンプ回路は、他の回路部分に接続される接地電位とは独立した第１の接地電位に接続され、当該第１の接地電位が端子を介して外部と接続可能に構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記増幅素子は、ゲートが前記第１のビット線に接続され、ソースが前記第１の接地電位に接続されたＮＭＯＳトランジスタであり、前記出力電流として前記第１のビット線の電位に応じたドレイン電流が流れることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
各々の前記第１のセンスアンプ回路は、前記第１のビット線を前記第１の接地電位にプリチャージする第１のプリチャージ回路を含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
各々の前記第１のセンスアンプ回路は、前記第１のビット線を所定の制御電圧にプリチャージする第２のプリチャージ回路を含み、
前記制御回路は、前記第１のビット線が前記所定の制御電圧にプリチャージされた状態で前記テスト動作を制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１のセンスアンプ回路を介して前記第１のビット線と選択的に接続される第２のビット線をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記出力電流を供給された状態の前記第２のビット線の信号電圧のレベルを判定する第２のセンスアンプ回路をさらに備えることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記制御回路に入力されるテスト信号が活性化されたとき、前記第２のビット線を所定電位の電源にプリチャージする第３のプリチャージ回路を含むことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
前記制御回路に入力されるテスト信号が活性化されたとき、前記第２のビット線を前記増幅素子に接続して前記出力電流が流れる状態にするスイッチ回路を含むことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
複数のメモリセルを階層化して配置したメモリセルアレイが構成され、
前記第１のビット線としての所定数のローカルビット線が、前記第２のビット線としてのグローバルビット線の区分に対応して配置され、
各々の前記ローカルビット線に接続される前記第１のセンスアンプ回路としての複数のローカルセンスアンプと、各々の前記グローバルビット線に接続される前記第２のセンスアンプ回路としてのグローバルセンスアンプとが設けられていることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１２】
複数のメモリセルを含むメモリセルアレイのうちの選択されたメモリセルから読み出された信号を伝送する複数の第１のビット線と、前記第１のビット線の信号電圧を増幅して出力電流に変換する増幅素子を含むシングルエンド型の複数の第１のセンスアンプ回路と、前記複数の第１のセンスアンプ回路を流れる電流を、他の回路部分を流れる電流とは独立に測定するテスト動作を制御する制御回路とを備える半導体記憶装置のテスト方法であって、
Ｎ（Ｎは２以上の整数）個の前記メモリセルから読み出した各信号をＮ本の前記第１のビット線に伝送させ、当該Ｎ本の第１のビット線の各信号電圧をＮ個の前記第１のセンスアンプ回路により増幅し、当該Ｎ個全ての第１のセンスアンプ回路を流れる総電流を測定し、測定された総電流値に基づいて前記増幅素子のしきい値電圧の平均値を算出する、ことを特徴とする半導体記憶装置のテスト方法。
【請求項１３】
請求項６に記載の半導体記憶装置のテスト方法であって、
Ｎ本の前記第１のビット線をそれぞれ前記第２のプリチャージ回路により前記所定の制御電圧にプリチャージし、当該Ｎ本の第１のビット線の各信号電圧をＮ個の前記第１のセンスアンプ回路により増幅し、当該Ｎ個全ての前記第１のセンスアンプ回路を流れる総電流を測定し、測定された総電流値に基づいて前記増幅素子のしきい値電圧の平均値を算出する、ことを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを保持する複数のメモリセルを含むメモリセルアレイと、選択されたメモリセルから読み出されてビット線を伝送される信号を増幅するセンスアンプ回路とを備えた半導体記憶装置に関し、特に、センスアンプ回路に含まれるＭＯＳトランジスタのしきい値電圧を測定するためのテストを実行する半導体記憶装置とそのテスト方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置の大容量化に伴い、メモリセルアレイ内の各々のビット線に接続されるメモリセル数が膨大になり、ビット線の寄生容量や寄生抵抗の増加に起因する性能上の問題が生じている。こうした問題への対策として、ビット線構成が階層化されたメモリセルアレイの採用が提案されている（例えば、特許文献１〜４参照）。このように階層化されたメモリセルアレイを採用すれば、ビット線の長さを短縮して接続されるメモリセル数を抑え、寄生容量や寄生抵抗を低減するために有利な構成を実現できる。また、ビット線に接続されるメモリセル数が少なくなるため、差動構成のセンスアンプ回路を用いることなく、シングルエンド型のセンスアンプ回路を採用できるので、回路規模の増加を抑制することができる。
【０００３】
一方、シングルエンド型のセンスアンプ回路では、ビット線を増幅素子としてのＭＯＳトランジスタのゲートに接続してドレイン電流に変換する構成が一般的であるため、ＭＯＳトランジスタのしきい値電圧の変動による影響を受けやすい。例えば、製造プロセスの変動などにより、センスアンプ回路の増幅素子のしきい値電圧がばらつく場合、動作マージンの低下などの問題を生じる。よって、製造時において、それぞれのセンスアンプ回路の増幅素子のしきい値電圧を求め、良品を選別しておくことが重要となる。そのためには、多数のセンスアンプ回路について、増幅素子となるＭＯＳトランジスタのしきい値電圧の平均値を求め、それを基準に各々の増幅素子の個別のしきい値電圧が適切か否かを判断すればよい。
【特許文献１】特許第３５２１９７９号公報
【特許文献２】特許第３５２９５３４号公報
【特許文献３】特表平１０−５１２０８５号公報
【特許文献４】特開２０００−５７７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シングルエンド型のセンスアンプ回路を採用する場合、メモリセルアレイに配置されたビット線の本数に対応する多数のセンスアンプ回路が設けられる。大容量のＤＲＡＭのテストの際には、多数のセンスアンプ回路に対し、増幅素子しきい値電圧のばらつきの基準として、その平均値を求める必要がある。例えば、１個から数個のセンスアンプ回路に対し、増幅素子のしきい値電圧を求めたとしても正確な平均値を得ることはできない。一方、多数のセンスアンプ回路に対し、増幅素子のしきい値電圧を求める場合、そのための構成と制御が複雑になり、現実的なテストとして実行することは困難である。このように、シングルエンド型のセンスアンプ回路を多数設けたＤＲＡＭに対し、その増幅素子のしきい値電圧の正確な平均値を得るための現実的なテストが困難であるという問題があった。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、簡単な構成と制御により、多数のシングルエンド型のセンスアンプ回路に対し、各々の増幅素子のしきい値電圧のばらつきの基準となる平均値を求めることが可能な半導体記憶装置及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える半導体記憶装置であって、前記メモリセルアレイのうちの選択されたメモリセルから読み出された信号を伝送する第１のビット線と、前記第１のビット線の信号電圧を増幅して出力電流に変換する増幅素子を含むシングルエンド型の第１のセンスアンプ回路と、前記第１のセンスアンプ回路を流れる電流を、他の回路部分を流れる電流とは独立に測定するテスト動作を制御する制御回路と、を備えて構成される。
【０００７】
本発明の半導体記憶装置によれば、テスト動作を実行する際、例えばＮ個のメモリセルを選択し、Ｎ本の第１のビット線を介して読み出した各信号をＮ個の第１のセンスアンプ回路を増幅するときに流れるトータルの電流を、他の回路部分を流れる電流とは独立して測定することができる。よって、このときの測定された電流値から、各々の増幅素子に流れる平均電流を求め、これにより増幅素子のしきい値電圧のばらつきの基準を得ることができる。従って、複雑な構成と制御が不要であって、チップ面積を増加させることなく、多数のシングルエンド型の第１のセンスアンプ回路に対し、その増幅素子のしきい値電圧の分布を判別し、製造時に良品を的確に選別可能となる。
【０００８】
本発明において、上記のテスト動作を制御するために、例えば、複数の第１のセンスアンプ回路に接続される第１の接地電位を、他の回路部分の接地電位と独立に設けてもよい。これにより、第１の接地電位用の端子を経由する電流経路に流れる電流を測定すれば、容易に上記テスト動作を実現することができる。
【０００９】
また、本発明において、第１のセンスアンプ回路に第１のプリチャージ回路を設け、ビット線を第１の接地電位にプリチャージする構成を採用してもよい。あるいは、第１のセンスアンプ回路に第２のプリチャージ回路を設け、ビット線を所定の制御電圧にプリチャージする構成を採用してもよい。後者の構成によれば、メモリセルから第１のビット線に信号を読み出すことなく、所望のテスト動作を行うことが可能となる。
【発明の効果】
【００１０】
本発明によれば、半導体記憶装置のテスト動作として、複数の第１のセンスアンプ回路を流れる電流を、他の電流とは独立に測定し、その電流値に基づき複数の第１のセンスアンプ回路に流れる平均電流を求めることができる。よって、ングルエンド構成の第１のセンスアンプ回路に対し、その増幅素子のしきい値電圧のばらつきを容易に判別することができ、簡単な構成と制御でチップ面積の増加を招くことなく、製造時に良品を的確に判別可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態について図面を参照しながら説明する。以下では、例えば、半導体記憶装置としてのＤＲＡＭ(Dynamic Random Access Memory)に対して本発明を適用する場合についての２つの実施形態を説明する。
【００１２】
［第１実施形態］
図１は、第１実施形態のＤＲＡＭ１の全体構成を示している。図１においては、複数のメモリセルアレイ１０と、複数のローカルセンスアンプ列１１と、１つのグローバルセンスアンプ列１２と、制御回路１３とを含んで構成されるＤＲＡＭ１と、ＤＲＡＭ１に対するテストを実行するテスタ２が示されている。
【００１３】
各々のメモリセルアレイ１０は、複数のワード線ＷＬとそれに交差する複数のローカルビット線ＬＢＬ（本発明の第１のビット線）との全ての交点に形成された複数のメモリセルＭＣを含んでいる。図１では、一部のメモリセルＭＣのみを例示しているが、例えば、１つのメモリセルアレイ１０内にＭ本のワード線ＷＬとＮ本のローカルビット線ＬＢＬを配列する場合、Ｍ×Ｎ個のメモリセルＭＣを含むメモリセルアレイ１０が構成される。また、図１の全体には、Ｌ個のメモリセルアレイ１０が含まれ、その全体に跨ってＮ本のグローバルビット線ＧＢＬ（本発明の第２のビット線）が配置されるとともに、各々のグローバルビット線ＧＢＬの区分に対応してＬ本のローカルビット線ＬＢＬが各々のグローバルビット線ＧＢＬと平行に配置される。
【００１４】
ローカルセンスアンプ列１１は、各々のメモリセルアレイ１０に隣接して配置され、Ｎ本のローカルビット線ＬＢＬに接続されるＮ個のローカルセンスアンプ２１（本発明の第１のセンスアンプ回路）を含んで構成される。メモリセルアレイ１０とローカルセンスアンプ列１１はペアとなって、ビット線方向に繰り返し配置されている。それぞれのローカルセンスアンプ２１は、選択されたワード線ＷＬに対応するメモリセルＭＣから読み出されてローカルビット線ＬＢＬを伝送する信号を増幅する。
【００１５】
グローバルセンスアンプ列１２は、ビット線方向に並ぶ複数のメモリセルアレイ１０と複数のローカルセンスアンプ列１１に対し、その一端に配置される。グローバルセンスアンプ列１２は、Ｎ本のグローバルビット線ＧＢＬに接続されるＮ個のグローバルセンスアンプ２２（本発明の第２のセンスアンプ回路）を含んで構成される。それぞれのグローバルセンスアンプ２２は、ローカルセンスアンプ２１からグローバルビット線ＧＢＬに伝送する信号をさらに増幅する。
【００１６】
このように、第１実施形態のＤＲＡＭ１においては、階層ビット線構成及び階層センスアンプ構成が採用される。すなわち、１本のグローバルビット線ＧＢＬにはＬ本のローカルビット線ＬＢＬが対応付けられ、１個のグローバルセンスアンプ２２にはＬ個のローカルセンスアンプ２１が対応付けられる。これにより、１本のローカルビット線ＬＢＬに接続されるメモリセル数の増加を抑えることができ、回路規模の小さいシングルエンド型のローカルセンスアンプ２１を採用することができる。各々のグローバルビット線ＧＢＬは、選択されたメモリセルアレイ１０の所定のメモリセルＭＣのデータの読み出し又は書き込みを制御することができる。
【００１７】
一方、制御回路１３は、複数のメモリセルアレイ１０、複数のローカルセンスアンプ列１１、複数のグローバルセンスアンプ列１２のそれぞれの動作を制御する。制御回路１３は、ＤＲＡＭ１の各部に制御信号を送出するととともに、テスタ２との間でテストモード時に必要となる各種信号をやり取りする。テスタ２は、ＤＲＡＭ１の製造時にテストモードを起動し、ＤＲＡＭ１の制御回路１３に対し所定のコマンドを、必要なアドレス及びデータとともに送出する。第１実施形態では、ＤＲＡＭ１に対して実行されるテストとして、ローカルセンスアンプ２１に含まれる後述のＭＯＳトランジスタのしきい値電圧の測定テストがあるが、詳しくは後述する。
【００１８】
次に、図１のローカルセンスアンプ２１とその周辺部の具体的な構成について説明する。図２は、図１の構成のうち、１本のワード線ＷＬと１本のローカルビット線ＬＢＬと、それらの交点に配置される１つのメモリセルＭＣと、１つのローカルセンスアンプ２１と、１本のグローバルビット線ＧＢＬと、グローバルセンスアンプ２２とを含む範囲の回路構成の一例を示している。図２に示すように、メモリセルＭＣは、ＮＭＯＳトランジスタＱ０とキャパシタＣｓから構成され、ローカルセンスアンプ２１は、４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４から構成される。
【００１９】
メモリセルＭＣのＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインがキャパシタＣｓの一方の端子に接続されている。キャパシタＣｓの他方の端子は、セルプレート電位ＶＰＬＴの配線に接続されている。図２では１つのメモリセルＭＣのみを示しているが、実際には各々のローカルビット線ＬＢＬに複数のメモリセルＭＣが接続される。これにより、各々のローカルビット線ＬＢＬには、図２に示すように寄生容量Ｃｂが形成される。
【００２０】
ローカルセンスアンプ２１において、２つのＮＭＯＳトランジスタＱ３、Ｑ１は、グローバルビット線ＧＢＬと接地電位ＶＳＳＬ（本発明の第１の接地電位）の間に直列接続されている。ＮＭＯＳトランジスタＱ１（本発明の増幅素子）は、ゲートにローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬの信号電圧を増幅してドレイン電流に変換する。ＮＭＯＳトランジスタＱ３（本発明のスイッチ回路）は、ゲートに入力された制御信号ＲＴに応じて、ＮＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。
【００２１】
また、２つのＮＭＯＳトランジスタＱ４、Ｑ２もグローバルビット線ＧＢＬと接地電位ＶＳＳＬの間に直列接続され、両者の中間ノードがローカルビット線ＬＢＬに接続されている。ＮＭＯＳトランジスタＱ２（本発明の第１のプリチャージ回路）は、ゲートに入力されたプリチャージ信号ＰＣに応じてローカルビット線ＬＢＬをプリチャージする。プリチャージ信号ＰＣがハイに制御されると、ローカルビット線ＬＢＬが接地電位ＶＳＳＬにプリチャージされる。ＮＭＯＳトランジスタＱ４は、ゲートに入力された制御信号ＷＴに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの間の接続を切り換え制御する。
【００２２】
第１実施形態においては、ローカルセンスアンプ２１に含まれるＮＭＯＳトランジスタＱ１、Ｑ２の各ソースを接地電位ＶＳＳＬに接続し、他の回路部分の接地電位（例えば、図３の接地電位ＶＳＳ）とは分離している点が特徴的である。接地電位ＶＳＳＬは、チップ内で他の接地電位のパッド（端子）とは異なるパッドに接続され、独立して外部接続が可能となっている。そして、テスト動作に際しては、接地電位ＶＳＳＬを通るパスを流れる電流を測定することにより、ローカルセンスアンプ２１のしきい値電圧のばらつきを判別しているが、詳しくは後述する。なお、図２では１つのローカルセンスアンプ２１のみ示しているが、実際にはメモリセルアレイ１０内にＮ個のローカルセンスアンプ２１が設けられているので、これらＮ個のローカルセンスアンプ２１のＮＭＯＳトランジスタＱ１、Ｑ２の各ソースを共通に上記接地電位ＶＳＳＬに接続し、トータルの電流を測定可能な構成となっている。
【００２３】
図３は、図１のグローバルセンスアンプ２２の回路構成の一例を示している。図３に示すようにグローバルセンスアンプ２２は、ＰＭＯＳトランジスタＱ１０と、２つのＮＭＯＳトランジスタＱ１１、Ｑ１２と、信号電圧判定ラッチ２２ａとを含んで構成される。また、グローバルセンスアンプ２２と読み出し信号線ＲＢＵＳの間には、２つのＮＭＯＳトランジスタＱ１７、Ｑ１８が設けられ、グローバルセンスアンプ２２と書き込み信号線ＷＢＵＳの間には、２つのＮＭＯＳトランジスタＱ１９、Ｑ２０が設けられている。
【００２４】
ＰＭＯＳトランジスタＱ１０は、電源電圧ＶＡＲＹとグローバルビット線ＧＢＬとの間に接続され、ゲートに入力されたプリチャージ信号ＰＣＧに応じてグローバルビット線ＧＢＬをプリチャージする。プリチャージ信号ＰＣＧがローに制御されると、グローバルビット線ＧＢＬが電源電圧ＶＡＲＹにプリチャージされる。ＮＭＯＳトランジスタＱ１１は、ゲートに印加される制御信号ＬＴＣに応じて、グローバルビット線ＧＢＬとノードＮ１との間の接続を制御する。ＮＭＯＳトランジスタＱ１２は、ゲートに印加される制御信号ＲＥＳに応じて、グローバルビット線ＧＢＬとノードＮ２との間の接続を制御する。
【００２５】
信号電圧判定ラッチ２２ａは、センス用インバータを構成するＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１４と、ラッチ用インバータを構成するＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ１６からなる。信号電圧判定ラッチ２２ａは、グローバルビット線ＧＢＬからＮＭＯＳトランジスタＱ１１を通ってノードＮ１に伝送された信号電位を２値で判定してラッチし、グローバルビット線ＧＢＬの論理を反転した出力信号ＳＤをノードＮ２に出力する。信号電圧判定ラッチ２２ａにおいて、ＰＭＯＳトランジスタＱ１３、Ｑ１５の各ソースが電源電圧ＶＡＲＹに接続され、ＮＭＯＳトランジスタＱ１４、Ｑ１６の各ソースが接地電位ＶＳＳに接続されている。
【００２６】
読み出し動作時は、制御信号ＬＴＣがハイ、かつ選択信号ＹＳがハイになり、ノードＮ２の出力信号ＳＤがＮＭＯＳトランジスタＱ１７のゲートに入力され、直列接続されたＮＭＯＳトランジスタＱ１７、Ｑ１８を通って読み出し信号線ＲＢＵＳに出力される。読み出し動作後のメモリセルＭＣへの再書き込み動作時は、制御信号ＬＴＣがロー、制御信号ＲＥＳがハイとなり、出力信号ＳＤはＮＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力される。
【００２７】
一方、書き込み動作時は、選択信号ＹＳがハイ、制御信号ＷＥがハイになり、書き込み信号線ＷＢＵＳから書き込みデータが入力される。この書き込みデータは、ＮＭＯＳトランジスタＱ２０、Ｑ１９を通ってノードＮ１に達し、信号電圧判定ラッチ２２ａの上述のセンス用インバータにより反転され、ＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力される。
【００２８】
次に、第１実施形態のＤＲＡＭ１の動作について、図４及び図５を用いて説明する。図４は、ＤＲＡＭ１の通常時の読み出し動作の信号波形を示し、図５は、ＤＲＡＭ１のテスト動作時の信号波形を示している。まず、図４の初期時点において、メモリセルＭＣにハイが保持されている状態で、プリチャージ信号ＰＣがハイに保持され、ローカルビット線ＬＢＬが接地電位ＶＳＳＬにプリチャージされている。そして、制御回路１３にＡＣＴコマンドが入力されると、プリチャージ信号ＰＣがローに制御され、ローカルビット線ＬＢＬのプリチャージ状態が解除される。次いで、選択されたワード線ＷＬが駆動されてハイになると、メモリセルＭＣに保持されているハイ情報がローカルビット線ＬＢＬに読み出される。このとき、ローカルビット線ＬＢＬは、キャパシタＣｓの容量とローカルビット線ＬＢＬの寄生容量Ｃｂとの比で定まる電位まで上昇する。これにより、ローカルセンスアンプ２１のＮＭＯＳトランジスタＱ１がオンする。
【００２９】
このとき、制御信号ＲＴがハイに制御されるとともに、プリチャージ信号ＰＣＧがハイに制御され、電源電圧ＶＡＲＹにプリチャージされているグローバルビット線ＧＢＬのプリチャージ状態が解除される。これにより、グローバルビット線ＧＢＬに充電されている電荷は、ＮＭＯＳトランジスタＱ３、Ｑ１を介して引き抜かれ、グローバルビット線ＧＢＬの電位が低下していく。そして、グローバルセンスアンプ２２の信号電圧判定ラッチ２２ａの動作により、ノードＮ２の出力信号ＳＤは、ローが反転されたハイに変化する。以上の動作により、メモリセルＭＣのハイ情報を読み出すことができる。
【００３０】
次に、図５のテスト動作においては、あらかじめ読み出し対象のＮ個のメモリセルＭＣにハイ情報が書き込まれる。そして、テストモードに移行し、制御回路１３にテスト用のコマンドが入力されると、プリチャージ信号ＰＣがローに制御され、ローカルビット線ＬＢＬのプリチャージ状態が解除される。次いで、選択されたワード線ＷＬが駆動されてハイになると、読み出し対象のＮ個のメモリセルＭＣに保持されているハイ情報が読み出されてＮ本のローカルビット線ＬＢＬに伝送される。これにより、Ｎ個のローカルセンスアンプ２１の各ＮＭＯＳトランジスタＱ１がオンする。
【００３１】
このとき、制御信号ＲＴがハイに制御されるが、プリチャージ信号ＰＣＧはローの状態に保たれる。そのため、ＰＭＯＳトランジスタＱ１０を介して電源電圧ＶＡＲＹが供給されている状態のグローバルビット線ＧＢＬから、ＮＭＯＳトランジスタＱ３、Ｑ１を介して接地電位ＶＳＳＬに電流が流れる。ここで、ローカルビット線ＬＢＬからＮＭＯＳトランジスタＱ１のゲートに十分高い電圧が印加されるので、ＮＭＯＳトランジスタＱ１のオン抵抗は、ＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ３のオン抵抗に比べて十分小さくなる。よって、電源電圧ＶＡＲＹから、ＰＭＯＳトランジスタＱ１０、ＮＭＯＳトランジスタＱ３、Ｑ１を介して接地電位ＶＳＳＬに流れる電流は、ＮＭＯＳトランジスタＱ１の駆動能力に律速される。その結果、Ｎ個のローカルセンスアンプ２１の全体において、電源電圧ＶＡＲＹから接地電位ＶＳＳＬに流れるトータルの電流は、各々のＮＭＯＳトランジスタＱ１のドレイン電流ＩｄのＮ倍となる。
【００３２】
このとき、接地電位ＶＳＳＬのパッドに接続されるテスタ２では、この際のトータルの電流が測定され、その電流値の１／Ｎがドレイン電流Ｉｄとして算出される。ここで、ドレイン電流Ｉｄに対し、以下の関係が成り立つ。
【数１】
2010055697.tif 000003
ただし、Ｋ：プロセスに依存する係数
Ｗｇ：実効ゲート幅
Ｌｇ：実効ゲート長
Ｖｔ：しきい値
Ｖｇｓ：ゲートソース間電圧
【００３３】
従って、しきい値電圧Ｖｔは、次式で求められる。
【数２】
2010055697.tif 000004
【００３４】
以上から、ＮＭＯＳトランジスタＱ１のしきい値電圧のばらつきの基準となる値を得ることができる。なお、第１実施形態においては、接地電位ＶＳＳＬ用のパッドを経由して流れる電流を測定する場合を説明したが、接地電位ＶＳＳＬと他の接地電位が共通のパッドに接続される場合であっても本発明の適用が可能である。この場合、Ｎ個のローカルセンスアンプ２１に関し、増幅動作を行わない場合の電流値に対し、増幅動作を行う場合の電流値の増加分を求めることにより、上記と同様のしきい値電圧Ｖｔを算出することができる。
【００３５】
次に、図４及び図５の動作を制御するための制御回路１３の構成と動作について説明する。図６は、制御回路１３における要部の回路構成の一例を示す図であり、図７は、図４の読み出し動作に対応する図６の各部の動作波形を示す図であり、図８は、図５のテスト動作に対応する図６の各部の動作波形を示す図である。図６に示すように、制御回路１３は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、ディレイ素子Ｄを組み合わせた論理回路と、２つの信号ラッチ３０、３１とを含んでいる。図５の構成においては、入力されたアドレスデコード信号、制御信号Ｒ１ＡＣＴ、Ｒ２ＡＣＴ、テスト信号に基づき、ワード線制御信号ＷＬＣ、プリチャージ信号ＰＣ、ＰＣＧ、制御信号ＲＴ、ＬＴＣを生成して出力する。
【００３６】
図７に示すように読み出し動作時には、図６のアドレスデコード信号が入力されてハイになり、同時に制御信号Ｒ１ＡＣＴがハイに制御される。これにより、ローカルセンスアンプ２１のプリチャージ状態を解除するためにプリチャージ信号ＰＣがハイからローに変化する。その後、制御信号Ｒ２ＡＣＴがハイに制御されると、グローバルセンスアンプ２２のプリチャージ状態を解除するためにプリチャージ信号ＰＣＧがローからハイに変化する。同時にワード線制御信号ＷＬＣに連動してワード線ＷＬがハイになり、制御信号ＲＴがハイなる。そして、図６のディレイ素子Ｄの遅延に応じた所定時間の経過後に、制御信号ＲＴがローに戻り、制御信号ＬＴＣがハイからローに変化する。
【００３７】
一方、図８に示すようにテスト動作時には、図６のアドレスデコード信号が入力されてハイになるとともに、テスト信号が入力されてハイになる。これにより、図７と同様、プリチャージ信号ＰＣがハイからローに変化するが、プリチャージ信号ＰＣＧはローを保持する。従って、図５により説明したテスト動作が実現される。このとき、ワード線ＷＬはハイになるとともに、制御信号ＲＴがローからハイに変化し、かつ制御信号ＬＴＣがハイからローに変化する。これ以降、テスト動作の終了まで、上記各信号の状態が保たれる。
【００３８】
［第２実施形態］
次に、第２実施形態のＤＲＡＭ１について説明する。第２実施形態のＤＲＡＭ１の全体構成については、第１実施形態の図１と共通であるので、説明を省略する。図９は、第２実施形態のローカルセンスアンプ２１とその周辺部の具体的な構成を示している。図９における回路構成は、ほぼ第１実施形態と共通しているが、ローカルセンスアンプ２１のＮＭＯＳトランジスタＱ２（本発明の第２のプリチャージ回路）のソースが制御電圧ＶＰＬＣに接続されている点が変更されている。なお、他の点については図２と同様であり、グローバルセンスアンプ２２の回路構成についても図３と同様であるため、説明を省略する。
【００３９】
第２実施形態においては、プリチャージ信号ＰＣがハイに制御されたとき、ローカルビット線ＬＢＬが制御電圧ＶＰＬＣにプリチャージされる。この場合、制御電圧ＶＰＬＣは、第１実施形態の場合とは異なり、任意の電圧値に設定することができる。従って、第２実施形態においては、ワード線ＷＬを駆動してローカルビット線ＬＢＬにメモリセルＭＣを読み出すことなく、制御電圧ＶＰＬＣに依存する所望の電圧をＮＭＯＳトランジスタＱ１のゲートに印加することができ、所望の条件でローカルセンスアンプ２１のしきい値電圧のテストを実行することができる。
【００４０】
図１０は、第２実施形態のＤＲＡＭ１におけるテスト動作時の信号波形を示している。図１０に示すように、ＤＲＡＭ１はスタンバイ状態に維持され、プリチャージ信号ＰＣがハイ、プリチャージ信号ＰＣＧがロー、制御信号ＲＥＳ、ＷＴがともにローにそれぞれ保たれる。また、初期時点では、制御電圧ＶＰＬＣがロー（接地電位ＶＳＳＬ）に制御されているので、ローカルビット線ＬＢＬは、接地電位ＶＳＳＬにプリチャージされている。この状態から、所定のタイミングで制御電圧ＶＰＬＣが電位Ｖｘに制御されると、ローカルビット線ＬＢＬが電位Ｖｘに上昇し、ＮＭＯＳトランジスタＱ１のゲートに電位Ｖｘが印加される。その後、制御信号ＲＴはハイに制御され、かつ制御信号ＬＴＣがローに制御される。これにより、電源電圧ＶＡＲＹから、ＰＭＯＳトランジスタＱ１０、ＮＭＯＳトランジスタＱ３、Ｑ１を介して接地電位ＶＳＳＬに電流が流れる。その結果、Ｎ個のローカルセンスアンプ２１の全体において、電源電圧ＶＡＲＹから接地電位ＶＳＳＬに流れるトータルの電流は、各々のＮＭＯＳトランジスタＱ１のドレイン電流ＩｄのＮ倍となる。このときのテスタ２における測定と算出に関しては、第１実施形態の場合と共通し、上記の数１、数２に基づいて行われる。
【００４１】
次に、図１０の動作を制御するための制御回路１３の構成と動作について説明する。図１１は、制御回路１３における要部の回路構成の一例を示す図である。図１１に示すように、制御回路１３は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、ディレイ素子Ｄ’を組み合わせた論理回路と、２つの信号ラッチ３２、３３とを含んでいる。図１１の構成においては、入力されたアドレスデコード信号、制御信号Ｒ１ＡＣＴ、Ｒ２ＡＣＴ、テスト信号に基づき、ワード線制御信号ＷＬＣ、プリチャージ信号ＰＣ、ＰＣＧ、制御信号ＲＴ、ＬＴＣを生成して出力する。図１１において、図１０のテスト動作を開始するタイミングで、ハイのテスト信号が入力され、制御信号ＲＴがハイに、制御信号ＬＴＣがローにそれぞれ制御される。
【００４２】
以上、２つの実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、階層化されたメモリセルアレイ１０内において所定数のローカルビット線ＬＢＬがグローバルビット線ＧＢＬと選択的に接続される構成を示したが、第１のビット線がシングルエンド型の第１のセンスアンプ回路に接続される多様な構成に対して、広く本発明を適用することができる。
【図面の簡単な説明】
【００４３】
【図１】第１実施形態のＤＲＡＭ１の全体構成を示す図である。
【図２】図１のローカルセンスアンプ２１とその周辺部の具体的な構成を説明する図である。
【図３】図１のグローバルセンスアンプ２２の回路構成の一例を示す図である。
【図４】第１実施形態のＤＲＡＭ１の通常の読み出し動作時の信号波形を示す図である。
【図５】第１実施形態のＤＲＡＭ１のテスト動作時の信号波形を示す図である。
【図６】第１実施形態の制御回路１３における要部の回路構成の一例を示す図である。
【図７】図４の読み出し動作に対応する図６の各部の動作波形を示す図である。
【図８】図５のテスト動作に対応する図６の各部の動作波形を示す図である。
【図９】第２実施形態のローカルセンスアンプ２１とその周辺部の具体的な構成を説明する図である。
【図１０】第２実施形態のＤＲＡＭ１のテスト動作時の信号波形を示す図である。
【図１１】第２実施形態の制御回路１３における要部の回路構成の一例を示す図である。
【符号の説明】
【００４４】
１…ＤＲＡＭ
２…テスタ
１０…メモリセルアレイ
１１…ローカルセンスアンプ列
１２…グローバルセンスアンプ列
１３…制御回路
２１…ローカルセンスアンプ
２２…グローバルセンスアンプ
２２ａ…信号電圧判定ラッチ
３０〜３３…ラッチ回路
Ｄ、Ｄ’…ディレイ素子
ＭＣ…メモリセル
ＷＬ…ワード線
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
Ｑ０、Ｑ１〜Ｑ５、Ｑ１１、Ｑ１２、Ｑ１４、Ｑ１６〜Ｑ２０…ＮＭＯＳトランジスタ
Ｑ１０、Ｑ１３、Ｑ１５…ＰＭＯＳトランジスタ
ＶＳＳＬ…接地電位
ＶＤＤ、ＶＡＲＹ…電源電圧
ＶＰＬＴ…セルプレート電位
ＰＣ、ＰＣＧ…プリチャージ信号
ＲＴ、ＷＴ、ＬＴＣ、ＲＥＳ、ＷＥ、Ｒ１ＡＣＴ、Ｒ２ＡＣＴ…制御信号
ＹＳ…選択信号
ＳＤ…出力信号
ＲＢＵＳ…読み出し信号線
ＷＢＵＳ…書き込み信号線
【図１】
2010055697.tif 000005
【図２】
2010055697.tif 000006
【図３】
2010055697.tif 000007
【図４】
2010055697.tif 000008
【図５】
2010055697.tif 000009
【図６】
2010055697.tif 000010
【図７】
2010055697.tif 000011
【図８】
2010055697.tif 000012
【図９】
2010055697.tif 000013
【図１０】
2010055697.tif 000014
【図１１】
2010055697.tif 000015