(57)【要約】【課題】直列接続されたスイッチング素子の貫通電流を防止するとともに、オンオフ切替時に生じる両スイッチング素子の同時オフ期間を短縮する。【解決手段】ＭＯＳＦＥＴ７に電流が流れると、ＭＯＳＦＥＴ１３および抵抗１５を通して電流が流れ、抵抗１５に電圧が発生する。この電圧によりトランジスタ２４、カレントミラー回路２７、２８に電流が流れ、トランジスタ３２がオンして駆動回路１０の出力端子を電源線３の電位付近にまで引き下げるので、ゲート駆動信号ＳG1はオフ駆動の信号状態となる。同様に、ＭＯＳＦＥＴ６に電流が流れると、トランジスタ３９がオンして駆動回路１１の出力端子を電源線３の電位付近にまで引き下げるので、ゲート駆動信号ＳG2はオフ駆動の信号状態となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１および第２の直流電源線の間に出力端子を挟んで直列に接続された第１および第２のスイッチング素子の駆動装置であって、
前記第１のスイッチング素子の制御端子に駆動信号を出力する第１の駆動回路と、
前記第２のスイッチング素子の制御端子に駆動信号を出力する第２の駆動回路と、
前記出力端子を接地電位として動作する第１のカレントミラー回路と、
前記第２の電源線を接地電位として動作する第２のカレントミラー回路と、
前記第１のカレントミラー回路の入力側トランジスタと前記出力端子との間に前記第１のスイッチング素子に流れる電流に応じた電圧を生じさせる第１の電流−電圧変換回路と、
前記第２のカレントミラー回路の入力側トランジスタと前記第２の電源線との間に、前記第２のスイッチング素子に流れる電流に応じた電圧を生じさせる第２の電流−電圧変換回路と、
前記第２のカレントミラー回路の出力側トランジスタに電流が流れている時に、前記第１の駆動回路から出力される駆動信号をオフ駆動の信号状態とする第１の信号制御回路と、
前記第１のカレントミラー回路の出力側トランジスタに電流が流れている時に、前記第２の駆動回路から出力される駆動信号の状態をオフ駆動の信号状態とする第２の信号制御回路とを備えていることを特徴とする駆動装置。
【請求項２】
前記第１の信号制御回路は、
前記第１の電源線を接地電位として動作し、前記第２のカレントミラー回路の出力電流を入力とする第３のカレントミラー回路と、
前記第２の電源線を接地電位として動作し、前記第３のカレントミラー回路の出力電流を入力とし、出力側トランジスタが前記第１の駆動回路の出力線と前記第２の電源線との間に接続された第４のカレントミラー回路とから構成され、
前記第２の信号制御回路は、
前記第１の電源線を接地電位として動作し、前記第１のカレントミラー回路の出力電流を入力とする第５のカレントミラー回路と、
前記第２の電源線を接地電位として動作し、前記第５のカレントミラー回路の出力電流を入力とし、出力側トランジスタが前記第２の駆動回路の出力線と前記第２の電源線との間に接続された第６のカレントミラー回路とから構成されていることを特徴とする請求項１記載の駆動装置。
【請求項３】
前記第１、第２の信号制御回路は、それぞれ前記第１、第２の駆動回路に内蔵されていることを特徴とする請求項１記載の駆動装置。
【請求項４】
前記第１の電流−電圧変換回路は、前記第１のスイッチング素子と制御端子同士が接続された第１の電流検出用トランジスタと、この第１の電流検出用トランジスタと前記出力端子との間に接続された第１の抵抗との直列回路により構成され、前記第１のカレントミラー回路の入力側トランジスタは前記第１の抵抗を介して前記出力端子に接続されており、
前記第２の電流−電圧変換回路は、前記第２のスイッチング素子と制御端子同士が接続された第２の電流検出用トランジスタと、この第２の電流検出用トランジスタと前記第２の電源線との間に接続された第２の抵抗との直列回路により構成され、前記第２のカレントミラー回路の入力側トランジスタは前記第２の抵抗を介して前記第２の電源線に接続されていることを特徴とする請求項１ないし３の何れかに記載の駆動装置。
【請求項５】
前記第１の電流−電圧変換回路は、前記第１のスイッチング素子と前記出力端子との間に接続された第１の抵抗により構成され、
前記第２の電流−電圧変換回路は、前記第２のスイッチング素子と前記第２の電源線との間に接続された第２の抵抗により構成されていることを特徴とする請求項１ないし３の何れかに記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１および第２の直流電源線の間に出力端子を挟んで直列に接続された第１および第２のスイッチング素子の駆動装置に関する。
【背景技術】
【０００２】
この種の接続形態は、Ｈブリッジ回路などで用いられている。Ｈブリッジ回路では、第１および第２のスイッチング素子を相補的にオンオフ駆動するが、両スイッチング素子が同時にオンする期間があると貫通電流が流れる。貫通電流が増大すると、消費電流、電源電圧変動、ノイズなどが増加し、スイッチング素子自体やその駆動回路が故障する虞がある。そこで、両スイッチング素子が同時にオフとなる期間を確保するためデッドタイムを設けている。
【０００３】
特許文献１記載の発明では、制御信号のＨレベル／Ｌレベルに応じてコンデンサを定電流で充電／放電させ、そのコンデンサの電圧を電圧クランプ回路により下限電圧から上限電圧までの間に制限する。そして、第２判定電圧＞第１判定電圧の関係の下で、コンデンサの電圧が第１判定電圧以下の場合に第１のスイッチング素子をオンさせ、コンデンサの電圧が第２判定電圧以上の場合に第２のスイッチング素子をオンさせる。その結果、制御信号の変化に伴いコンデンサの電圧が変化し、コンデンサの電圧が第１判定電圧と第２判定電圧との範囲内にある間、第１、第２のスイッチング素子を共にオフさせ、貫通電流の発生を抑制できる。
【特許文献１】特開平１０−５６７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スイッチング素子は、駆動回路からオフ制御信号が出力されてから電流が実際に遮断されるまでに遅れが生じる。この遅れは、駆動回路の電流出力能力、ＦＥＴのゲート容量などに依存する。特許文献１記載の切替回路を用いる場合でも、スイッチング素子のターンオン時間およびターンオフ時間のばらつきを考慮して、余裕を持ったデッドタイムを設定する必要がある。そのため、コンデンサの容量値を大きくせざるを得ず、第１判定電圧と第２判定電圧との範囲内にある期間が長くなって高速動作の妨げとなる。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、直列接続された第１、第２のスイッチング素子の貫通電流を防止するとともに、オンオフ切替時に生じる両スイッチング素子の同時オフ期間を短縮できる駆動装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載した手段によれば、第１、第２のスイッチング素子は、第１、第２の直流電源線の間に出力端子を挟んで直列接続されており、それぞれ第１、第２の駆動回路から出力される駆動信号により駆動される。第２のスイッチング素子に電流が流れていると、第２の電源線を接地電位として動作する第２のカレントミラー回路の入力側トランジスタと第２の電源線との間に、第２の電流−電圧変換回路によって電流に応じた電圧が発生する。この電圧により、第２のカレントミラー回路の出力側トランジスタに、ミラー比に従った電流よりも大きい電流が流れ、第１の信号制御回路は、第１の駆動回路から出力される駆動信号をオフ駆動の信号状態とする。同様にして、第１のスイッチング素子に電流が流れていると、第２の信号制御回路は、第２の駆動回路から出力される駆動信号をオフ駆動の信号状態とする。
【０００７】
このように、直列接続された第１、第２のスイッチング素子は、相手側のスイッチング素子に実際に電流が流れている時、第１、第２の駆動回路からの駆動信号にかかわらず強制的にオフ駆動状態となる。従って、駆動信号相互間のデッドタイムの設定が不要となり、スイッチング素子のターンオフ時間の大小やばらつきにかかわらず、一方のスイッチング素子がオフして実際に電流が遮断されると同時に他方のスイッチング素子をオンさせることが可能となる。これにより、貫通電流を防止できるとともに、オンオフ切替時に生じる両スイッチング素子の同時オフ期間を短くできる。
【０００８】
請求項２に記載した手段によれば、第２のスイッチング素子に電流が流れていると、第２のカレントミラー回路を介して第３のカレントミラー回路、さらには第４のカレントミラー回路に電流が流れる。このとき、第４のカレントミラー回路の出力側トランジスタにより、第１の駆動回路の出力線と第２の電源線との間が短絡され、第１の駆動回路から出力される駆動信号はオフ駆動の信号状態となる。同様にして、第１のスイッチング素子に電流が流れていると、第１、第５、第６のカレントミラー回路に電流が流れ、第２の駆動回路から出力される駆動信号はオフ駆動の信号状態となる。
【０００９】
請求項３に記載した手段によれば、第１、第２の信号制御回路は、それぞれ第１、第２の駆動回路に内蔵されており、駆動回路の構成に適した種々の構成を採用することができる。
【００１０】
請求項４に記載した手段によれば、第１のスイッチング素子に電流が流れると、第１の電流−電圧変換回路において、第１のスイッチング素子と制御端子同士が接続された第１の電流検出用トランジスタに電流が流れ、その電流を第１の抵抗に流すことより電流−電圧変換が行われる。第２の電流−電圧変換回路も同様である。
【００１１】
請求項５に記載した手段によれば、第１の電流−電圧変換回路は、第１のスイッチング素子と出力端子との間に接続された第１の抵抗により構成され、第２の電流−電圧変換回路は、第２のスイッチング素子と第２の電源線との間に接続された第２の抵抗により構成されている。本手段によれば、請求項４に記載した手段と比べ電流−電圧変換回路を構成する素子数を低減できる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図２は、ＩＣに内蔵されたＨブリッジ回路の構成図である。ＩＣ１内の電源線２、３（第１、第２の直流電源線）には、例えばバッテリ電圧ＶＢに基づいて生成された一定の制御電圧Ｖccが与えられている。Ｈブリッジ回路４の各アーム４ａ、４ｂは、それぞれ、電源線２、３間に出力端子５ａ、５ｂを挟んで直列に接続されたハイサイド側、ロウサイド側のＮチャネル型ＭＯＳＦＥＴ６、７（第１、第２のスイッチング素子）から構成されている。これらＭＯＳＦＥＴ６、７は、後述する駆動装置８により駆動される。ＩＣ１の出力端子５ａ、５ｂ間には、外部の負荷９例えばアンテナが接続されるようになっている。
【００１３】
図１は、一対のＭＯＳＦＥＴ６、７とその駆動装置８（１アーム分）の構成を示している。ＭＯＳＦＥＴ６、７は、それぞれ第１、第２の駆動回路１０、１１から出力されるゲート駆動信号ＳG1、ＳG2により駆動される。駆動回路１０は、チャージポンプ回路等からなる昇圧回路を備えており、制御電圧Ｖccよりも少なくともＭＯＳＦＥＴ６のしきい値電圧Ｖthだけ高いゲート駆動信号ＳG1を出力可能である。
【００１４】
ＭＯＳＦＥＴ６、７には、それぞれ電流センス用のＭＯＳＦＥＴ１２、１３（第１、第２の電流検出用トランジスタ）が接続されている。ＭＯＳＦＥＴ６、１２のゲート同士およびドレイン同士並びにＭＯＳＦＥＴ７、１３のゲート同士およびドレイン同士は接続されている。ＭＯＳＦＥＴ１２と出力端子５ａの間、ＭＯＳＦＥＴ１３と電源線３との間にはそれぞれ第１、第２の抵抗１４、１５が接続されており、ＭＯＳＦＥＴ１２と抵抗１４、ＭＯＳＦＥＴ１３と抵抗１５により、それぞれ第１、第２の電流−電圧変換回路１６、１７が構成されている。
【００１５】
第１のカレントミラー回路１８は、出力端子５ａを接地電位として動作するもので、上記抵抗１４を介して出力端子５ａに接地された入力側トランジスタ１９と出力端子５ａに直接接地された出力側トランジスタ２０とから構成されている。入力側トランジスタ１９のコレクタ（ベース）と電源線２との間には定電流回路２１が接続されている。同様に、第２のカレントミラー回路２２は、電源線３を接地電位として動作するもので、上記抵抗１５を介して電源線３に接地された入力側トランジスタ２３と電源線３に直接接地された出力側トランジスタ２４とから構成されている。入力側トランジスタ２３のコレクタ（ベース）と電源線２との間には定電流回路２５が接続されている。
【００１６】
第１の信号制御回路２６は、カレントミラー回路２２の出力側トランジスタ２４に電流が流れている時に、駆動回路１０から出力されるゲート駆動信号ＳG1をオフ駆動の信号状態とするもので、第３のカレントミラー回路２７と第４のカレントミラー回路２８とから構成されている。第３のカレントミラー回路２７は、電源線２を接地電位として動作するもので、電源線２と出力側トランジスタ２４との間に接続された入力側ＭＯＳＦＥＴ２９と、電源線２と入力側トランジスタ３１（後述）との間に接続された出力側ＭＯＳＦＥＴ３０とから構成されている。また、第４のカレントミラー回路２８は、電源線３を接地電位として動作するもので、出力側ＭＯＳＦＥＴ３０と電源線３との間に接続された入力側トランジスタ３１と、駆動回路１０の出力端子と電源線３との間に接続された出力側トランジスタ３２とから構成されている。
【００１７】
同様に、第２の信号制御回路３３は、カレントミラー回路１８の出力側トランジスタ２０に電流が流れている時に、駆動回路１１から出力されるゲート駆動信号ＳG2をオフ駆動の信号状態とするもので、第５のカレントミラー回路３４と第６のカレントミラー回路３５とから構成されている。カレントミラー回路３４は、電源線２を接地電位として動作するもので、電源線２と出力側トランジスタ２０との間に接続された入力側ＭＯＳＦＥＴ３６と、電源線２と入力側トランジスタ３８（後述）との間に接続された出力側ＭＯＳＦＥＴ３７とから構成されている。また、第６のカレントミラー回路３５は、電源線３を接地電位として動作するもので、出力側ＭＯＳＦＥＴ３７と電源線３との間に接続された入力側トランジスタ３８と、駆動回路１１の出力端子と電源線３との間に接続された出力側トランジスタ３９とから構成されている。
【００１８】
次に、本実施形態の作用および効果について説明する。
図３（ａ）および（ｂ）は、それぞれ駆動装置８および従来の駆動装置で用いるハイサイド側とロウサイド側の駆動信号Ｓin1、Ｓin2の一例である。駆動回路１０、１１は、それぞれ駆動信号Ｓin1、Ｓin2をＭＯＳＦＥＴ６、７のゲート駆動電圧に適したレベルに変換してゲート駆動信号ＳG1、ＳG2として出力する。図中に示すしきい値電圧Ｖａは、ＭＯＳＦＥＴ６、７のしきい値電圧Ｖthに対応するレベルである。
【００１９】
図３（ａ）に示す駆動信号Ｓin1、Ｓin2はデッドタイムのない完全なる相補信号であり、従来の駆動装置であれば少なくとも期間Ｔ１、Ｔ２においてＭＯＳＦＥＴ６、７を同時にオン駆動してしまうものである。ＭＯＳＦＥＴ６、７をオフさせるには、ゲート容量に応じたターンオフ時間も必要であるため、従来の駆動装置は、図３（ｂ）に示すようにターンオフ時間まで含めた余裕のあるデッドタイム（デッドオフ）を確保していた。
【００２０】
図３（ａ）に示す期間Ｔ１における駆動装置８の動作は以下のようになる。
期間Ｔ１の間、駆動信号Ｓin2はしきい値電圧Ｖａよりも高いので、ロウサイド側のＭＯＳＦＥＴ７に電流が流れ続ける。ＭＯＳＦＥＴ７に電流が流れると、ＭＯＳＦＥＴ１３および抵抗１５を通して検出電流が流れ、抵抗１５にＭＯＳＦＥＴ７に流れる電流に応じた電圧が発生する。この電圧の発生により、カレントミラー回路２２の出力側トランジスタ２４には、定電流回路２５の出力電流とミラー比とで定まる電流よりも大きい電流が流れる。
【００２１】
この電流は、第３のカレントミラー回路２７を介して第４のカレントミラー回路２８の入力側トランジスタ３１に流れ、その出力側トランジスタ３２がオンする。その結果、駆動回路１０の出力端子はトランジスタ３２を介して電源線３の電位（０Ｖ）付近にまで引き下げられ、ゲート駆動信号ＳG1はオフ駆動の信号状態となる。つまり、ハイサイド側の駆動回路１０にオン指令の駆動信号Ｓin1が入力されても、ロウサイド側のＭＯＳＦＥＴ７に実際に電流が流れている限り、ハイサイド側のＭＯＳＦＥＴ６はオンすることがない。
【００２２】
一方、図３（ａ）に示す期間Ｔ２における駆動装置８の動作は以下のようになる。
期間Ｔ２の間、駆動信号Ｓin1はしきい値電圧Ｖａよりも高いので、ハイサイド側のＭＯＳＦＥＴ６に電流が流れ続ける。ＭＯＳＦＥＴ６に電流が流れると、ＭＯＳＦＥＴ１２および抵抗１４を通して検出電流が流れ、抵抗１４にＭＯＳＦＥＴ６に流れる電流に応じた電圧が発生する。この電圧の発生により、カレントミラー回路１８の出力側トランジスタ２０には、定電流回路２１の出力電流とミラー比とで定まる電流よりも大きい電流が流れる。
【００２３】
この電流は、第５のカレントミラー回路３４を介して第６のカレントミラー回路３５の入力側トランジスタ３８に流れ、その出力側トランジスタ３９がオンする。その結果、駆動回路１１の出力端子はトランジスタ３９を介して電源線３の電位（０Ｖ）付近にまで引き下げられ、ゲート駆動信号ＳG2はオフ駆動の信号状態となる。つまり、ロウサイド側の駆動回路１１にオン指令の駆動信号Ｓin2が入力されても、ハイサイド側のＭＯＳＦＥＴ６に実際に電流が流れている限り、ロウサイド側のＭＯＳＦＥＴ７はオンすることがない。
【００２４】
以上説明したように、本実施形態の駆動装置８は、駆動信号Ｓin1、Ｓin2に従ってＭＯＳＦＥＴ６、７を駆動するが、互いに相手側のＭＯＳＦＥＴ７、６に電流が流れている時には、インターロックをかけてＭＯＳＦＥＴ６、７へのゲート駆動信号ＳG1、ＳG2をオフ駆動の信号状態とする。その結果、駆動信号Ｓin1、Ｓin2のオン期間が重なることによりまたはターンオフ時間が存在することにより、従来構成であればＭＯＳＦＥＴ６、７が同時にオンする場合であっても、駆動装置８を用いれば貫通電流の発生を確実に防止することができる。
【００２５】
しかも、デッドタイムを付加しない駆動信号Ｓin1、Ｓin2を用いることにより、ＭＯＳＦＥＴ６、７のうち一方のＭＯＳＦＥＴが実際にオフになるのとほぼ同時に他方のＭＯＳＦＥＴがオンするので、オンオフ切替時に生じるＭＯＳＦＥＴ６、７の同時オフ期間が短くなり、無駄のない（デッドオフの短い）高速駆動が可能となる。また、素子のターンオン時間、ターンオフ時間などのばらつきを考慮する必要もなくなる。
【００２６】
（第２の実施形態）
図４は、本発明の第２の実施形態であって、図１と同一部分には同一符号を付している。以下、図１と異なる構成について説明する。ＩＣ４１に形成された駆動装置４２は、ＭＯＳＦＥＴ６、７を駆動する駆動回路４３、４４を備えている。駆動回路４３は、出力側トランジスタ２４のコレクタを電源線２にプルアップする抵抗４５、当該コレクタの電圧を入力とするヒステリシス付きのバッファ回路４６、および駆動信号Ｓin1とバッファ回路４６の出力信号を入力とするＡＮＤゲート４７を備えている。ＡＮＤゲート４７の出力信号は、図中省略されたレベルシフト回路を経てゲート駆動信号ＳG1として出力される。
【００２７】
同様に、駆動回路４４は、出力側トランジスタ２０のコレクタ電位のレベルシフト回路（図中省略）、レベルシフトされた出力側トランジスタ２０のコレクタ電位を電源線２にプルアップする抵抗４８、当該コレクタの電圧を入力とするヒステリシス付きのバッファ回路４９、および駆動信号Ｓin2とバッファ回路４９の出力信号を入力とするＡＮＤゲート５０を備えている。ＡＮＤゲート５０の出力信号は、必要に応じてレベルシフトされゲート駆動信号ＳG2として出力される。
【００２８】
駆動回路４３、４４は、本発明でいう第１、第２の信号制御回路としての機能も備えている。すなわち、ＭＯＳＦＥＴ７に電流が流れている期間、電源線２から抵抗４５および出力側トランジスタ２４を介して電流が流れるのでバッファ回路４６の出力信号はＬレベルとなり、駆動信号Ｓin1のレベルにかかわらずゲート駆動信号ＳG1はオフ駆動の信号状態となる。同様に、ＭＯＳＦＥＴ６に電流が流れている期間もゲート駆動信号ＳG2はオフ駆動の信号状態となる。従って、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。
【００２９】
（第３の実施形態）
図５は、本発明の第３の実施形態であって、図１と同一部分には同一符号を付している。ＩＣ５１に形成された駆動装置５２は、上述した各実施形態の第１、第２の電流−電圧変換回路１６、１７に替えて、それぞれＭＯＳＦＥＴ６と出力端子５ａとの間に接続された第１の抵抗５３、ＭＯＳＦＥＴ７と電源線３との間に接続された第２の抵抗５４を備えている。抵抗５３、５４には負荷９の電流が流れるので、損失を減らすために低抵抗のシャント抵抗を用いる。本実施形態によっても第１の実施形態と同様の作用および効果が得られる他、電流−電圧変換回路を構成する素子数を低減できる。
【００３０】
（第４の実施形態）
図６は、本発明の第４の実施形態であって、図１と実質的に同一な部分には同一符号を付している。ＩＣ６１にはＭＯＳ製造プロセスが採用されており、駆動装置６２を構成するトランジスタは全てＭＯＳＦＥＴにより形成されている。本実施形態によっても第１の実施形態と同様の作用および効果が得られる。
【００３１】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第２、第３の実施形態においても、バイポーラトランジスタをＦＥＴに置き替えてもよい。また、各実施形態において、ＦＥＴをバイポーラトランジスタに置き替えてもよい。
駆動信号Ｓin1、Ｓin2は、図３（ａ）に示した台形波に限らず、例えば立ち上がり時間および立ち下がり時間がほぼゼロの方形波であってもよい。この場合でも、デッドタイムを設ける必要はない。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態を示す駆動装置の構成図
【図２】Ｈブリッジ回路の構成図
【図３】（ａ）はハイサイド側、ロウサイド側の駆動信号Ｓin1、Ｓin2を示す図で、（ｂ）は従来構成における駆動信号Ｓin1、Ｓin2を示す図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】本発明の第４の実施形態を示す図１相当図
【符号の説明】
【００３３】
図面中、２、３は電源線（第１、第２の直流電源線）、５ａ、５ｂは出力端子、６、７はＭＯＳＦＥＴ（第１、第２のスイッチング素子）、８、４２、５２、６２は駆動装置、１０、１１は第１、第２の駆動回路、１２、１３はＭＯＳＦＥＴ（第１、第２の電流検出用トランジスタ）、１４、１５は第１、第２の抵抗、１６、１７は第１、第２の電流−電圧変換回路、１８、２２は第１、第２のカレントミラー回路、２６、３３は第１、第２の信号制御回路、２７、２８、３４、３５は第３、第４、第５、第６のカレントミラー回路、４３は駆動回路（第１の信号制御回路）、４４は駆動回路（第２の信号制御回路）、５３は第１の抵抗（第１の電流−電圧変換回路）、５４は第２の抵抗（第２の電流−電圧変換回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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