(57)【要約】【課題】オフ状態でのリーク電流を抑制したＭＯＳトランジスタを有する回路領域と、オン状態でのドレイン電流を大きいＭＯＳトランジスタを有する回路領域と、を備えた半導体装置を提供する。【解決手段】第１のＭＯＳトランジスタは、第１の不純物領域として、半導体基板内に設けられた第１の領域及び第１の領域の上方に突出するように設けられた第２の領域からなる第１のソース／ドレイン領域を有する。第２のＭＯＳトランジスタは、半導体基板内に設けられた第２の不純物領域と、第２の不純物領域に接触して半導体基板の上方に突出する第３の不純物領域と、第３の不純物領域上に第４の不純物領域とを有する第２のソース／ドレイン領域を有する。第３の不純物領域は、第４の不純物領域よりも不純物濃度を低くし、第１の不純物領域は、第２の不純物領域よりも不純物濃度を低くする。【選択図】図３
2010147392.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に設けられた第１の回路領域及び第２の回路領域と、を備えた半導体装置であって、
前記第１の回路領域は、
第１の不純物領域として、前記半導体基板内に設けられた第１の領域及び前記第１の領域の上方に突出するように設けられた第２の領域からなる第１のソース／ドレイン領域を、備えた第１のＭＯＳトランジスタを有し、
前記第２の回路領域は、
前記半導体基板内に設けられた第２の不純物領域と、前記第２の不純物領域に接触すると共に前記半導体基板の上方に突出するように設けられた第３の不純物領域と、前記第３の不純物領域上に設けられた第４の不純物領域とを有する第２のソース／ドレイン領域を、備えた第２のＭＯＳトランジスタを有し、
前記第３の不純物領域中の不純物量は、前記第４の不純物領域中の不純物量よりも少なく、
前記第１の不純物領域中の不純物量は、前記第２の不純物領域中の不純物量よりも少ない、
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられた第１の回路領域であって、第１の不純物領域からなる第１のソース／ドレイン領域を備えた第１のＭＯＳトランジスタを有する第１の回路領域と、
前記半導体基板に設けられた第２の回路領域であって、第２の不純物領域と、第３の不純物領域と、第４の不純物領域と、をこの順に有する第２のソース／ドレイン領域を備えた第２のＭＯＳトランジスタを有する第２の回路領域と、
を有し、
前記第１の不純物領域は、前記半導体基板の表面部分に形成された第１の領域及び前記第１の領域上に前記半導体基板から突出するように設けられた第２の領域からなり、
前記第３及び第４の不純物領域は、前記半導体基板上の領域からなり、
前記第３の不純物領域中の不純物量は、前記第４の不純物領域中の不純物量よりも少なく、
前記第１の不純物領域中の不純物量は、前記第２の不純物領域中の不純物量よりも少ない、
ことを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板内に設けられた第２の不純物領域と、前記第２の不純物領域に接触すると共に前記半導体基板の上方に突出するように設けられた第３の不純物領域と、前記第３の不純物領域上に設けられた第４の不純物領域とを有する第２のソース／ドレイン領域と、
を備えた第２のＭＯＳトランジスタを有する半導体装置。
【請求項４】
前記第１の不純物領域に導入された不純物量が、１×１０13〜６×１０13ａｔｏｍｓ／ｃｍ2であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の回路領域は更に、前記第１のソース／ドレイン領域の一方に接続されたキャパシタと、前記第１のソース／ドレイン領域の他方に接続されたビット線とを備えたメモリセルを有し、
前記第１の回路領域は、メモリセル領域を構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を構成することを特徴とする請求項１、２又は４に記載の半導体装置。
【請求項６】
前記第１のＭＯＳトランジスタは、溝型のゲート電極を備えたＭＯＳトランジスタ、プレーナ型のＭＯＳトランジスタ、又はリセスチャネル型のＭＯＳトランジスタであることを特徴とする請求項１、２、４又は５に記載の半導体装置。
【請求項７】
前記第２のＭＯＳトランジスタは、プレーナ型のＭＯＳトランジスタであることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記第２の不純物領域に導入された不純物量が、１×１０14〜１×１０15ａｔｏｍｓ／ｃｍ2であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記第３の不純物領域に導入された不純物量が、１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2であることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記第４の不純物領域に導入された不純物量が、１×１０15〜６×１０15ａｔｏｍｓ／ｃｍ2であることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
前記第２のソース／ドレイン領域は更に、前記半導体基板内において、前記第２の不純物領域の周囲を覆うように設けられ、第２の不純物領域とは導電型が異なる第５の不純物領域を有することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
前記第５の不純物領域に導入された不純物量が、１×１０13〜８×１０13ａｔｏｍｓ／ｃｍ2であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
（１）第１の回路領域及び第２の回路領域を有する半導体基板を準備する工程と、
（２）第１及び第２の回路領域にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
（３）第２の回路領域において、前記半導体基板内のゲート電極を挟んだ両側の部分に、不純物を注入して第２の不純物領域を形成する工程と、
（４）第１の回路領域における半導体基板内のゲート電極を挟んだ両側の部分上、及び第２の回路領域の第２の不純物領域上に、前記半導体基板の上方に突出するように半導体領域を形成する工程と、
（５）第２の不純物領域上の前記半導体領域の下部に不純物を注入して、第２の不純物領域に接するように第３の不純物領域を形成する工程と、
（６）第２の不純物領域上の前記半導体領域の上部に不純物を注入して、第３の不純物領域に接するように第４の不純物領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、
（７）第１の回路領域において、前記半導体基板内のゲート電極を挟んだ両側の部分及び前記両側の部分上の前記半導体領域に不純物を注入して、第１の不純物領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（７）において、
前記不純物としてリン（Ｐ）を、エネルギー２５〜４０ＫｅＶ、ドーズ量１×１０13〜６×１０13ａｔｏｍｓ／ｃｍ2の条件で注入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（３）において、
前記不純物としてヒ素（Ａｓ）を、エネルギー２〜１０ＫｅＶ、ドーズ量１×１０14〜１×１０15ａｔｏｍｓ／ｃｍ2の条件で注入することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（５）において、
前記不純物としてリン（Ｐ）を、エネルギー１０〜２５ＫｅＶ、ドーズ量１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2の条件で注入することを特徴とする請求項１３〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（６）において、
前記不純物としてヒ素（Ａｓ）を、エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０15〜６×１０15ａｔｏｍｓ／ｃｍ2の条件で注入することを特徴とする請求項１３〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（７）の後に更に、
前記第１の回路領域において、前記ゲート電極を挟んで形成された前記第１の不純物領域の一方に接続されたキャパシタを形成する工程と、
前記第１の回路領域において、前記ゲート電極を挟んで形成された前記第１の不純物領域の他方に接続されたビット線を形成する工程と、
を有し、
前記半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を形成することを特徴とする請求項１３〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１のＭＯＳトランジスタとして、溝型のゲート電極を備えたＭＯＳトランジスタ、プレーナ型のＭＯＳトランジスタ、又はリセスチャネル型のＭＯＳトランジスタを形成することを特徴とする請求項１３〜１８の何れか１項に記載の半導体装置の製造方法。
【請求項２０】
前記第２のＭＯＳトランジスタとして、プレーナ型のＭＯＳトランジスタを形成することを特徴とする請求項１３〜１９の何れか１項に記載の半導体装置の製造方法。
【請求項２１】
前記工程（３）と（４）の間に更に、
（８）第２の回路領域において、前記半導体基板内の前記ゲート電極を挟んだ両側の部分に不純物を注入することにより、前記第２の不純物領域の周囲を覆うように、前記第２の不純物領域とは導電型が異なる第５の不純物領域を形成することを特徴とする請求項１３〜２０の何れか１項に記載の半導体装置の製造方法。
【請求項２２】
前記工程（８）において、
前記不純物としてボロン（Ｂ）を、エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０13〜８×１０13ａｔｏｍｓ／ｃｍ2の条件で注入することを特徴とする請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
（１）半導体装置に使用されるＭＯＳトランジスタの微細化の進展に伴い、短チャネル効果を抑制することが重要となっている。その手段の１つとして、ＭＯＳトランジスタの活性領域上に、選択的エピタキシャル成長法によって形成したシリコン層（せり上げシリコン層）を設け、このシリコン層をソース・ドレイン領域として利用する技術が知られている（特許文献１）。
【０００３】
図１４に、活性領域上にせり上げシリコン層を形成して短チャネル効果を抑制した、従来のＭＯＳトランジスタの断面図を示す。このＭＯＳトランジスタでは、半導体基板２０１上にゲート絶縁膜２０５ａを介してゲート電極２０５が形成されている。２０３は素子分離領域を表す。この半導体基板２０１には、ソース／ドレイン領域の一部として機能する低濃度の不純物領域２０８ａが設けられている。不純物領域２０９は不純物を導入せずに形成した、せり上げシリコン領域である。不純物領域２０９ｂは、電気抵抗低減のためにせり上げシリコン層の表面近傍に形成した高濃度の不純物を含有する領域である。
【０００４】
また、微細化して高密度に配置した場合にも短チャネル効果の抑制作用が大きいＭＯＳトランジスタとして、溝型のゲート電極（トレンチゲート電極）を備えたＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタが知られている（特許文献２、３）。
【０００５】
（２）半導体装置の高性能化の要求に応じるために、異なる特性を有するＭＯＳトランジスタを１つの半導体チップ上に混在して形成することが一般的に行われている。
【０００６】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子においては、メモリセル領域にはオフ状態でリーク電流を抑制したＭＯＳトランジスタを高密度に配置する。また、メモリセル以外の領域（周辺回路領域）には、オン状態でのドレイン電流の大きいＭＯＳトランジスタを配置する。これにより、良好な情報の保持特性（リフレッシュ特性）と、高速動作特性を備えた高性能なＤＲＡＭを形成することができる。
【特許文献１】特開平５−１８２９８１号公報
【特許文献２】特開２００６−３３９４７６号公報
【特許文献３】特開２００７−１５８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１４のＭＯＳトランジスタでは、不純物領域２０９の表面近傍に、高濃度の不純物領域２０９ｂを形成することで、短チャネル効果の抑制作用を大きくすることができる。しかし、不純物領域２０９内には、不純物の導入されていない領域が形成される。このため、不純物領域２０９内の不純物の導入されていない領域と、高濃度の不純物領域２０９ｂとの境界部分が高電界状態となり、ホットキャリアに起因した特性の劣化が起き易くなる。従って、このＭＯＳトランジスタは、長期使用の信頼性において問題が有った。
【０００８】
逆に、図１４のＭＯＳトランジスタにおいて、高濃度の不純物層２０９ｂを、低濃度の不純物領域２０８ａと接触するように、せり上げシリコン領域の表面から深い位置まで形成すると、高濃度の不純物の半導体基板内での拡散によって、ＭＯＳトランジスタの短チャネル効果抑制が困難になると言う問題が有った。
【０００９】
また、図１４のＭＯＳトランジスタ以外にも、特許文献２には接合リーク耐圧を向上させた溝型ゲート電極構造のＭＯＳトランジスタが開示されている。しかし、高性能化のためには、オフ状態でのより一層のリーク電流の低減が必要であった。
【００１０】
このように、異なる特性のＭＯＳトランジスタを１つの半導体チップ上に配置する場合には、すべてのＭＯＳトランジスタについて、短チャネル効果を抑制すると共に、特性の向上および長期使用の信頼性を確保する必要があることを、本発明者は明らかにした。
【００１１】
そこで、本発明者は、各回路領域にそれぞれ、半導体基板内の領域と、半導体基板上に突出した領域からなるソース／ドレイン領域を有するＭＯＳトランジスタを設け、各回路領域内のソース／ドレイン領域中の不純物量を部分的に制御すれば、上記課題を解決できることを発見した。
【課題を解決するための手段】
【００１２】
本発明は、１以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
【００１３】
一実施形態は、
半導体基板と、前記半導体基板に設けられた第１の回路領域及び第２の回路領域と、を備えた半導体装置であって、
前記第１の回路領域は、
第１の不純物領域として、前記半導体基板内に設けられた第１の領域及び前記第１の領域の上方に突出するように設けられた第２の領域からなる第１のソース／ドレイン領域を、備えた第１のＭＯＳトランジスタを有し、
前記第２の回路領域は、
前記半導体基板内に設けられた第２の不純物領域と、前記第２の不純物領域に接触すると共に前記半導体基板の上方に突出するように設けられた第３の不純物領域と、前記第３の不純物領域上に設けられた第４の不純物領域とを有する第２のソース／ドレイン領域を、備えた第２のＭＯＳトランジスタを有し、
前記第３の不純物領域中の不純物量は、前記第４の不純物領域中の不純物量よりも少なく、
前記第１の不純物領域中の不純物量は、前記第２の不純物領域中の不純物量よりも少ない、
ことを特徴とする半導体装置に関する。
【００１４】
他の一実施形態は、
半導体基板と、
前記半導体基板に設けられた第１の回路領域であって、第１の不純物領域からなる第１のソース／ドレイン領域を備えた第１のＭＯＳトランジスタを有する第１の回路領域と、
前記半導体基板に設けられた第２の回路領域であって、第２の不純物領域と、第３の不純物領域と、第４の不純物領域と、をこの順に有する第２のソース／ドレイン領域を備えた第２のＭＯＳトランジスタを有する第２の回路領域と、
を有し、
前記第１の不純物領域は、前記半導体基板の表面部分に形成された第１の領域及び前記第１の領域上に前記半導体基板から突出するように設けられた第２の領域からなり、
前記第３及び第４の不純物領域は、前記半導体基板上の領域からなり、
前記第３の不純物領域中の不純物量は、前記第４の不純物領域中の不純物量よりも少なく、
前記第１の不純物領域中の不純物量は、前記第２の不純物領域中の不純物量よりも少ない、
ことを特徴とする半導体装置に関する。
【００１５】
他の一実施形態は、
半導体基板と、
前記半導体基板内に設けられた第２の不純物領域と、前記第２の不純物領域に接触すると共に前記半導体基板の上方に突出するように設けられた第３の不純物領域と、前記第３の不純物領域上に設けられた第４の不純物領域とを有する第２のソース／ドレイン領域と、
を備えた第２のＭＯＳトランジスタを有する半導体装置に関する。
【００１６】
他の一実施形態は、
（１）第１の回路領域及び第２の回路領域を有する半導体基板を準備する工程と、
（２）第１及び第２の回路領域にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
（３）第２の回路領域において、前記半導体基板内のゲート電極を挟んだ両側の部分に、不純物を注入して第２の不純物領域を形成する工程と、
（４）第１の回路領域における半導体基板内のゲート電極を挟んだ両側の部分上、及び第２の回路領域の第２の不純物領域上に、前記半導体基板の上方に突出するように半導体領域を形成する工程と、
（５）第２の不純物領域上の前記半導体領域の下部に不純物を注入して、第２の不純物領域に接するように第３の不純物領域を形成する工程と、
（６）第２の不純物領域上の前記半導体領域の上部に不純物を注入して、第３の不純物領域に接するように第４の不純物領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、
（７）第１の回路領域において、前記半導体基板内のゲート電極を挟んだ両側の部分及び前記両側の部分上の前記半導体領域に不純物を注入して、第１の不純物領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１７】
なお、第１から第５の不純物領域中の不純物量とは、「ａｔｏｍｓ／ｃｍ2」の単位で表される各不純物領域中の不純物の含量を表す。
【発明の効果】
【００１８】
第１の回路領域のＭＯＳトランジスタはオフ状態でのリーク電流を抑制できる。第２の回路領域のＭＯＳトランジスタはオン状態でのドレイン電流を大きくすることができる。また、微細化が進んでも、第１の回路領域、第２の回路領域に共に、短チャネル抑制効果を備え、かつ長期使用の信頼性が高いＭＯＳトランジスタを形成できる。
【発明を実施するための最良の形態】
【００１９】
以下の例示した実施例を参照して本発明を説明する。下記実施例では、オフ状態でのリーク電流を抑制したＭＯＳトランジスタを配置する領域（第１の回路領域）と、オン状態でのドレイン電流の大きいＭＯＳトランジスタを配置する領域（第２の回路領域）を備えた半導体装置の具体例として、ＤＲＡＭ素子に適用した場合について説明する。なお、下記実施例は本発明の説明のために示すものであり、本発明の範囲には下記実施例の変形例が含まれる。また、本発明は、下記実施例に限定されるものではない。
【００２０】
（第１実施例）
図１は、本実施例の半導体装置であるＤＲＡＭ素子のメモリセル部の平面構造を示す概念図である。メモリセル部は、オフ状態でのリーク電流を抑制した第１のＭＯＳトランジスタを配置する領域（第１の回路領域）に対応している。
図２は、本実施例の半導体装置であるＤＲＡＭ素子の周辺回路部の要部の平面構造を示す概念図である。周辺回路部はオン状態でのドレイン電流の大きい第２のＭＯＳトランジスタを配置する領域（第２の回路領域）に対応している。
図３Ａは、図１（メモリセル部）のＡ−Ａ’線に対応する断面模式図であり、図３Ｂは、図２（周辺回路部）のＢ−Ｂ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００２１】
本実施例の半導体装置に係るＤＲＡＭ素子は、メモリセル部と周辺回路部とから概略構成されている。メモリセル部と周辺回路部は、半導体装置の用途に応じて所望の配置とすることができる。例えば、メモリセル部を囲むように周辺回路部を配置することができる。
【００２２】
最初に、メモリセル部について図１、及び図３Ａを用いて説明する。メモリセル部は、複数のメモリセルから構成されている。各メモリセルは、図３Ａに示すように、メモリセル用の第１のＭＯＳトランジスタＴｒ１と、第１のＭＯＳトランジスタＴｒ１に、コンタクトプラグ４Ａおよび２１Ａを介して接続された容量部（キャパシタ素子）２４とから概略構成されている。なお、図３Ａでは、２つの第１のＭＯＳトランジスタＴｒ１の間で、第１のソース領域８Ｓが共通化されており、２つのメモリセルが示されている。
【００２３】
図１、及び図３Ａにおいて、半導体基板１は所定濃度のＰ型不純物を含有する半導体であり、例えば、シリコンにより形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、活性領域Ｋ以外の部分に半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、形成されている。この素子分離領域３は、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００２４】
本実施例では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して形成されている。各活性領域Ｋの両端部と中央部には個々に不純物領域が配置されている。本実施例では、各活性領域Ｋの中央部に第１のソース領域８Ｓ、両端部に第１のドレイン領域８Ｄが形成され、それらの真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃが形成されている。
【００２５】
なお、図１のような平面形状の活性領域Ｋの配列は本実施例に特有の形状であり、活性領域Ｋの形状や整列方向は、特に限定されるわけではない。図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状であれば良く、本実施例の形状に限定されるものではない。また、第１のソース領域と、第１のドレイン領域を互いに入れ替えてもよい。
【００２６】
図１の横（Ｘ）方向には、折れ線形状にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線７が配置されている。ワード配線７は図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線７は各活性領域Ｋと交差する部分において、図３Ａに示されるゲート電極５を含むように構成されている。
【００２７】
図３Ａの断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋに第１のソース領域８Ｓ及び第１のドレイン領域８Ｄが離間して形成され、第１のソース領域８Ｓと第１のドレイン領域８Ｄとの間には、溝型のゲート電極５が形成されている。
【００２８】
ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されている。多結晶シリコン膜は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン等の不純物を含有させることにより形成することができる。なお、多結晶シリコン膜は、成膜時に不純物を含有しないように形成した多結晶のシリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入しても形成しても良い。金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２９】
また、図３Ａに示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成されている。
【００３０】
第１のソース領域８Ｓ及び第１のドレイン領域８Ｄは、半導体基板１の表面部分に設けられた不純物領域８ａ（第１の領域に相当する）と、不純物領域８ａに接触するように形成され不純物をイオン注入されたシリコン層８（第２の領域に相当する）からなる、第１の不純物領域から構成されている。すなわち、第１の不純物領域はシリコン層８内部にも形成されると共に半導体基板１の表面部分にも拡散し、シリコン層８内部と半導体基板１の表面部に一体となって形成されている。シリコン層８は、選択エピタキシャル成長法によって形成されている。第１の不純物領域には、例えばＮ型不純物としてリンが導入されている。
【００３１】
図１５Ａは第１のＭＯＳトランジスタＴｒ１の動作状態を説明する断面図、図１５Ｂは図１５ＡのＡ−Ａ’方向の断面図である。図１５に示すように、このＭＯＳトランジスタでは、ゲート絶縁膜に沿って矢印３６の方向にチャネル領域が形成される。
【００３２】
また、図３Ａに示すように、半導体基板１上には第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するように基板コンタクトプラグ４Ａが形成されている。この基板コンタクトプラグ４Ａは、図１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、第１のソース領域８Ｓ及び第１のドレイン領域８Ｄの一部として形成されたシリコン層８と接続するように形成されている。基板コンタクトプラグ４Ａは、例えば、リンを含有した多結晶シリコン層から形成される。
【００３３】
更に、第１の層間絶縁膜４の上には第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０には基板コンタクトプラグ４Ａに接続されるビット線コンタクトプラグ１０Ａが形成されている。ビット線コンタクトプラグ１０Ａは、窒化チタン（ＴｉＮ）およびチタン（Ｔｉ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００３４】
ビット配線６を覆うように、第３の層間絶縁膜２１が形成されている。第２の層間絶縁膜１０および第３の層間絶縁膜２１を貫通して、基板コンタクトプラグ４Ａに接続するように容量コンタクトプラグ２１Ａが形成されている。第３の層間絶縁膜２１上には第４の層間絶縁膜２２が形成され、容量コンタクトプラグ２１Ａに接続するように容量部（キャパシタ素子）２４が形成されている。
【００３５】
容量部２４上には第５の層間絶縁膜３０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層３１、表面保護膜３２が形成されている。
【００３６】
本実施例では、第１のＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。しかし、第１のＭＯＳトランジスタＴｒ１としては、溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したリセスチャネル型のＭＯＳトランジスタ（特許文献３）を使用することも可能である。
【００３７】
図１６は、リセスチャネル型の第１のＭＯＳトランジスタの動作状態を説明する図である。図１６Ｂに示すように、このＭＯＳトランジスタでは、活性領域Ｋ内に、ゲート電極の側面に対向するように半導体領域からなる側部が設けられている。ＭＯＳトランジスタがＯＮ状態のときには、この側部にチャネル領域３５が形成される。すなわち、チャネル領域３５を介して、第１のソース領域８Ｓと第１のドレイン領域８Ｄ間にチャネル電流が流れる。
【００３８】
次に、図２、図３Ｂを用いて周辺回路部について説明する。周辺回路部には、図３Ｂに示すように、プレーナ型のＭＯＳトランジスタＴｒ２が設けられている。図３Ｂの断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋに第２のソース領域１０８Ｓ及び第２のドレイン領域１０８Ｄが離間して形成され、第２のソース領域１０８Ｓ及び第２のドレイン領域１０８Ｄとの間には、プレーナ型のゲート電極１０５が形成されている。ゲート電極１０５は、前述したメモリセル内のゲート電極５と同様に、多結晶シリコン膜と金属膜との積層膜により形成されている。
【００３９】
また、図３Ｂに示すように、ゲート電極１０５と半導体基板１との間にはゲート絶縁膜５ａが形成され、ゲート電極１０５の側壁には窒化シリコンなどの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極１０５上には窒化シリコンなどの絶縁膜５ｃが形成されている。
【００４０】
第２のソース領域１０８Ｓ及び第２のドレイン領域１０８Ｄは、半導体基板１内に形成された第２の不純物領域１０８ａと、第２の不純物領域１０８ａ上に形成されたシリコン層１０９からなる。このシリコン層１０９は、シリコン層１０９内の下層部分に設けられた第３の不純物領域１０９ａと、シリコン層１０９内の上層部分に設けられた第４の不純物層１０９ｂから構成されている。第２、第３、第４の不純物領域１０８ａ、１０９ａ、１０９ｂには、例えばＮ型不純物としてリンまたはヒ素が拡散されている。第２の不純物領域１０８ａの不純物量は、メモリセル部の第１の不純物領域の不純物量よりも多くなるように設定されている。第３の不純物領域１０９ａの不純物量は、第４の不純物領域１０９ｂの不純物量よりも少なくなるように設定されている。また、シリコン層１０９は、選択エピタキシャル成長法によって形成されている。
【００４１】
図３Ｂに示すように、半導体基板１上には第１の層間絶縁膜４および第２の層間絶縁膜１０が形成され、第１の層間絶縁膜４および第２の層間絶縁膜１０を貫通してコンタクトプラグ１０Ｂが形成されている。コンタクトプラグ１０Ｂは、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）等を積層して形成されている。コンタクトプラグ１０Ｂとメモリセル部のビット線コンタクトプラグ１０Ａを同時に形成してもよい。
【００４２】
コンタクトプラグ１０Ｂに接続するように、ビット線６と同一の配線層で形成した第１の配線層６Ｂが設けられている。第１の配線層６Ｂは、周辺コンタクトプラグ２２Ｂを介して上層の配線層３１と接続している。
【００４３】
次に、本実施例の半導体装置の製造方法について、図４〜図１２を参照して説明する。図４〜図１２は、本実施例の半導体装置の製造方法を説明する図であって、各図においてＡはメモリセル部（図１）のＡ−Ａ’線に対応する断面模式図であり、Ｂは周辺回路部（図２）のＢ−Ｂ’線に対応する断面模式図である。尚、以下の説明では、特に断らない限り、メモリセル用のＭＯＳトランジスタＴｒ１の製造工程及び周辺回路用のＭＯＳトランジスタＴｒ２の製造工程を同時に説明する。
【００４４】
図４Ａ、Ｂに示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の全ての部分に形成する。
【００４５】
メモリセル部には図４Ａに示したように、ゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジスト（図示せず）をマスクとしてエッチングすることによって形成する。
【００４６】
次に、図５Ａ、Ｂに示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。「Ｈｉｇｈ−Ｋ膜（高誘電体膜）」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００４７】
ゲート電極は、ポリシリコンにより形成しても良い。また、金属材料により形成することにより、メタルゲート電極としても良い。この場合、メタルゲート電極は単一又は複数の金属材料の合金等から構成することができる。メタルゲート電極を合金から形成する場合、例えば、ゲート電極材料としてシリサイドを用いることができる。このシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
【００４８】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びフォスヒン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を形成する。この際にメモリセル部において、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。なお、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【００４９】
次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５、１０５に形成される。
【００５０】
次に、ゲート電極５、１０５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ3）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にレジスト（図示せず）を塗布し、ゲート電極５、１０５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５、１０５形成用のフォトレジストパターンを形成する。
【００５１】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５、１０５を形成する。
【００５２】
この後に、メモリセル部全体をフォトレジストのパターンで覆い、周辺回路部は露出させた状態でＮ型不純物としてリンまたはヒ素（Ａｓ）のイオン注入を行い、周辺回路部の半導体基板１の表面に第２の不純物領域１０８ａを形成する。イオン注入の条件としては、例えばヒ素を使用する場合には、エネルギー２〜１０ＫｅＶ、ドーズ量１×１０14〜１×１０15ａｔｏｍｓ／ｃｍ2とすることができる。
【００５３】
次に、図６Ａ、Ｂに示したように、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５、１０５の側壁にサイドウォール５ｂを形成する。
【００５４】
この後に、半導体基板１に設けた活性領域Ｋの表面に清浄なシリコン層を露出させた状態で、選択エピタキシャル成長法を用いて３０〜５０ｎｍ程度の厚さのシリコン層８、１０９を形成する。選択エピタキシャル成長法としては、例えば、塩化水素（ＨＣｌ）とジクロルシラン（ＳｉＨ2Ｃｌ2）を反応ガスとし、雰囲気を８００℃の高温雰囲気の水素（Ｈ2）とする選択ＣＶＤ法を例示できる。シリコン層８、１０９は活性領域Ｋのゲート電極で覆われていない領域上に形成され、上方に堆積すると同時に横方向にも多少の広がりを持つように形成される（図１、図２）。
【００５５】
次に、図７Ａ、Ｂに示したように、メモリセル部をフォトレジストのパターン（図示せず）で覆い、周辺回路部を露出させた状態でＮ型不純物としてヒ素またはリン（Ｐ）のイオン注入を行い、周辺回路部に形成したシリコン層１０９の下層部分に第３の不純物領域１０９ａを形成する。イオン注入の条件としては、例えばリンを使用する場合には、エネルギー１０〜２５ＫｅＶ、ドーズ量１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とすることができる。
【００５６】
この後に続けてＮ型不純物としてヒ素またはリンのイオン注入を行い、周辺回路部に形成したシリコン層１０９の上層部分に第４の不純物領域１０９ｂを形成する。イオン注入の条件としては、例えばヒ素を使用する場合には、エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０15〜６×１０15ａｔｏｍｓ／ｃｍ2とすることができる。シリコン層１０９内において第３の不純物領域１０９ａが下層となり、第４の不純物領域１０９ｂが上層となるようにイオン注入のエネルギーを調節する。また、第３の不純物領域１０９ａの不純物量が第４の不純物領域１０９ｂの不純物量よりも少なくなるように設定する。更に、第２の不純物領域１０８ａと第４の不純物領域１０９ｂが第３の不純物領域１０９ａを介して導通するようにイオン注入のエネルギーを設定する。これにより周辺回路部のＭＯＳトランジスタ（Ｔｒ２）の第２のソース領域１０８Ｓと第２のドレイン領域１０８Ｄが形成される。
【００５７】
次に、図８Ａ、Ｂに示すように、ＬＰＣＶＤ法（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）により、ゲート電極５、１０５及びシリコン層８、１０９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ゲート電極５、１０５等に由来する凹凸を平坦化するため、ＣＭＰ法により、第１の層間絶縁膜４を例えば２００ｎｍ程度の厚みになるまで研磨する。
【００５８】
この後、メモリセル部（図１）の基板コンタクト２０５ａ、２０５ｂ、２０５ｃの位置に開口（コンタクトホール）４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを形成し、メモリセル部のシリコン層８の表面を一部露出させる。開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃの形成にはＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法を用いることができる。
【００５９】
この後に開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを介してＮ型不純物のイオン注入を行いシリコン層８および半導体基板１の表面に第１の不純物領域を形成する。イオン注入の条件としては、例えばリンを使用する場合には、エネルギー２５〜４０ＫｅＶ、ドーズ量１×１０13〜６×１０13ａｔｏｍｓ／ｃｍ2とすることができる。第１の不純物領域の不純物量は、周辺回路部の第２の不純物領域１０８ａの不純物量よりも少なくなるように設定する。第１の不純物領域を、シリコン層８内と半導体基板１の表面の両方に形成するのに、エネルギーを変えたイオン注入を複数回行ってもよい。また、後の製造工程での熱処理の影響を考慮し、シリコン層８からの熱拡散によって半導体基板１の表面部分に第１の不純物領域が形成されるようにしてもよい。これによりメモリセル部のＭＯＳトランジスタ（Ｔｒ１）の第１のソース領域８Ｓと第１のドレイン領域８Ｄが形成される。
【００６０】
次に、図９Ａ、Ｂに示すように、開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを充填するように基板コンタクトプラグ４Ａを形成する。基板コンタクトプラグ４Ａは、リンを導入した多結晶シリコン膜を全面に形成した後、ＣＭＰ法により第１の層間絶縁膜４の表面が露出するまで研磨することにより形成する。
【００６１】
この後に、例えばＬＰＣＶＤ法により、基板コンタクトプラグ４Ａ及び第１の層間絶縁膜４を覆うように、酸化シリコンからなる第２の層間絶縁膜１０を例えば２００ｎｍ程度の厚みで形成する。
【００６２】
この後に、開口を形成し、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を開口内に充填することにより、ビット線コンタクトプラグ１０Ａ、およびコンタクトプラグ１０Ｂを形成する。ビット線コンタクトプラグ１０Ａはメモリセル部で基板コンタクトプラグ４Ａ（活性領域中央２０５ａのプラグ）と接続し、コンタクトプラグ１０Ｂは周辺回路部でシリコン層１０９と接続する。コンタクトプラグ１０Ａと１０Ｂは同時に形成しても、別々の工程で形成しても、どちらでもよい。
【００６３】
次に、図１０Ａ、Ｂに示すように、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜を堆積した後にパターニングを行い、メモリセル部側においてはビット線コンタクトプラグ１０Ａに接続するビット配線６を形成すると同時に、周辺回路部側においてはコンタクトプラグ１０Ｂに接続する配線層６Ｂを形成する。次に、ビット配線６および周辺回路部の配線層６Ｂを覆うように酸化シリコン等で第３の層間絶縁膜２１を形成する。この後に、メモリセル部において基板コンタクトプラグ４Ａ（活性領域の端部２０５ｂ、２０５ｃのプラグ）と接続する容量コンタクトプラグ２１Ａを形成する。容量コンタクトプラグ２１ＡはＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を開口内に充填することにより形成できる。
【００６４】
次に、図１１Ａ、Ｂに示すように、酸化シリコン等で第４の層間絶縁膜２２を形成する。この後に、メモリセル部において容量部（キャパシタ素子）２４を形成する。容量部２４は窒化チタン（ＴｉＮ）等で形成した下部電極２４ａと上部電極２４ｃの間に、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）等の高誘電体膜を挟むことで形成できる。
【００６５】
次に、図１２Ａ、Ｂに示すように、酸化シリコン等で第５の層間絶縁膜３０を形成する。この後に周辺回路部において、配線層６Ｂと接続する周辺コンタクトプラグ６Ｂを形成する。メモリセル部では、容量部２４の上部電極２４ｃに電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層３１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。配線層３１は周辺回路部では周辺コンタクトプラグ２２Ｂと接続する。
【００６６】
この後に、図３Ａ、Ｂに示したように、表面の保護膜を酸窒化シリコン（ＳｉＯＮ）等で形成すれば半導体装置としてのＤＲＡＭ素子が完成する。
【００６７】
以上説明したように、本実施例の半導体装置としてのＤＲＡＭ素子によれば、オフ状態でのリーク電流を抑制した第１のＭＯＳトランジスタを配置する第１の回路領域（メモリセル部に相当）において、第１のＭＯＳトランジスタの第１のソース／ドレイン領域中の第１の不純物領域を十分に低い濃度に設定することができる。
【００６８】
また、ＤＲＡＭ素子においては、本発明の適用に加えて、第１の回路領域（メモリセル部に相当）に配置される第１のＭＯＳトランジスタのしきい値電圧を、第２の回路領域（周辺回路部に相当）に配置される第２のＭＯＳトランジスタのしきい値電圧よりも高くなるように設定することが好ましい。第１の回路領域の第１のＭＯＳトランジスタは、第１のソース／ドレイン領域中の第１の不純物領域の不純物量が少なくなっているので、第１のソース／ドレイン領域におけるＰＮ接合のリーク電流を抑制できる。また、第１の不純物領域の底部が半導体基板表面から浅い位置にあり、不純物量が少ないので、熱拡散による広がりを防止し、短チャンネル効果を抑制することができる。このため、しきい値電圧を高めに設定するのが容易であり、しきい値電圧制御のためにチャンネル領域に導入する不純物量を多くする必要がない。これにより、第１のソース／ドレイン領域におけるＰＮ接合のリーク電流をさらに抑制することが可能となる。また、しきい値電圧を高く設定することで、オフ状態のチャンネル電流を抑制することも容易である。従って、第１の回路領域の第１のＭＯＳトランジスタにおいては、オフ状態で、第１のソース／ドレイン領域からのリーク電流を低減できるのみならず、チャンネル電流も低減することができるので、その相乗効果によってオフ電流を低減した第１のＭＯＳトランジスタを容易に形成することが可能となる。
【００６９】
オン状態でのドレイン電流の大きい第２のＭＯＳトランジスタを配置する第２の回路領域（周辺回路部に相当）において、せり上げたシリコン層８の上層部に設けた不純物量の多い第４の不純物領域１０９ｂの下に、第４の不純物領域１０９ｂよりも不純物量の少ない第３の不純物領域１０９ａを設けた。これにより高濃度の不純物の熱拡散による広がりを防止し、短チャンネル効果を抑制することができるので、しきい値電圧を所望の値に設定するのが容易となる。従って上述したように、第１の回路領域の第１のＭＯＳトランジスタよりも、しきい値電圧を低くなるように設定することで、オン電流を増加させることが容易となる。また、短チャンネル抑制効果によって、しきい値電圧が低くなりすぎて回路動作に悪影響を与えることも無い。
【００７０】
また、第２のＭＯＳトランジスタの第２のソース／ドレイン領域として機能する第２、第３、第４の不純物領域１０８ａ、１０９ａ、１０９ｂが電気的に導通し、シリコン層８内には不純物の導入されていない領域が存在しない。このため、大きなオン電流を流してもホットキャリアに起因した特性の劣化を抑制することができる。また、第２の回路領域の第２のＭＯＳトランジスタをプレーナ型とすることで、溝型ゲート電極の場合に比べてゲート電極の寄生容量を抑えることができるので、高速化に適した回路を構成することができる。
【００７１】
このように、本発明を適用して形成したＤＲＡＭ素子では、データの保持特性（リフレッシュ特性）に優れ、高速応答性および長期の信頼性を備えた高性能のＤＲＡＭを、容易に製造することができる。
【００７２】
（第２実施例）
本発明の別の実施例について図１３（周辺回路部Ｂ−Ｂ’断面に対応）を参照して説明する。
【００７３】
第１実施例の図５まで形成した状態で、周辺回路部の、半導体基板内の第２の不純物領域１０８ａの外側を囲んで位置するように、半導体基板１と同じ導電型（Ｐ型）の第５の不純物領域１０８ｂをイオン注入法にて形成する。イオン注入の条件としては、例えばボロン（Ｂ）を使用する場合には、エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０13〜８×１０13ａｔｏｍｓ／ｃｍ2とすることができる。本実施例では、ドーズ量は半導体基板１のＰ型不純物濃度よりも高くなるように設定する。
【００７４】
この第５の不純物領域１０８ｂは、第２のＭＯＳトランジスタ（Ｔｒ２）の第２のソース／ドレイン領域のポケット注入領域として機能する。この後は、第１実施例と同様の工程を行うことで、半導体装置が完成する。
【００７５】
本実施例では、第２のＭＯＳトランジスタ（Ｔｒ２）の第２のソース／ドレイン領域に逆導電型の第５の不純物領域１０８ｂを形成したことにより、第２の不純物領域１０８ａの横方向への熱拡散による広がりを防止する効果が得られる。このため、周辺回路部（第２の回路領域）のＭＯＳトランジスタの短チャンネル効果を、より一層抑制することが可能となる。第５の不純物領域１０８ｂの形成は第２、第３、第４の不純物領域（１０８ａ、１０９ａ、１０９ｂ）の構造に影響を及ぼさないので、ホットキャリアに起因した特性劣化の防止効果は備えたままで、周辺回路部のＭＯＳトランジスタの短チャンネル効果を、より一層抑制することが可能となる。
【００７６】
本実施例においては、さらに微細化が進んだ場合においても、短チャネル効果の抑制効果が高いので、周辺回路部のＭＯＳトランジスタのしきい値電圧を最適な値となるように低めに設定することが容易である。
【００７７】
以上の実施例では、第１および第２の回路領域に共にＮチャンネル型のＭＯＳトランジスタを形成する場合について説明したが、第１〜第４の不純物領域に注入する不純物の導電型をＰ型に変更し、第５の不純物領域においてはＮ型に変更することで、Ｐチャンネル型のＭＯＳトランジスタを形成してもよい。
【００７８】
（本発明の半導体装置の用途）
上記第１及び第２実施例では、ＤＲＡＭ素子を備えた半導体装置に関して説明した。しかし、本発明はＤＲＡＭ素子を備えた半導体装置に限定されるものではなく、１つの半導体チップ上に、オフ状態でのリーク電流を抑制したＭＯＳトランジスタを配置する第１の回路領域と、オン状態でのドレイン電流の大きいＭＯＳトランジスタを配置する第２の回路領域を備えた半導体装置に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の半導体装置の一例を説明する上面図である。
【図２】本発明の半導体装置の一例を説明する上面図である。
【図３】本発明の半導体装置の一例を説明する断面図である。
【図４】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図６】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図９】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１０】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１１】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１２】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１３】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１４】関連する半導体装置を説明する断面図である。
【図１５】第１のＭＯＳトランジスタの動作状態を説明する図である。
【図１６】第１のＭＯＳトランジスタの動作状態を説明する図である。
【符号の説明】
【００８０】
１  半導体基板
２  溝パターン
３  素子分離領域
４  第１の層間絶縁膜
４Ａ、６Ｂ、１０Ａ、１０Ｂ、２１Ａ、２１Ｂ、２２Ｂ  コンタクトプラグ
５  ゲート電極
５ａ  ゲート絶縁膜
５ｂ  サイドウォール
５ｃ  絶縁膜
６  ビット線
６Ｂ  第１の配線層
７  ワード配線
８  シリコン層
８ａ  第１の領域
８Ｓ  ソース領域
８Ｄ  ドレイン領域
１０  第２の層間絶縁膜
２１  第３の層間絶縁膜
２２  第４の層間絶縁膜
２４  キャパシタ素子
２４ａ  下部電極
２４ｂ  上部電極
３０  第５の層間絶縁膜
３１  配線層
３２  表面保護膜
３５  側部
１０５  ゲート電極
１０８ａ  第２の不純物領域
１０８Ｓ  ソース領域
１０８Ｄ  ドレイン領域
１０９  シリコン層
１０９ａ  第３の不純物領域
１０９ｂ  第４の不純物層
２０１  半導体基板
２０３  素子分離領域
２０５  ゲート電極
２０５ｄ  ゲート絶縁膜
２０５ａ、２０５ｂ、２０５ｃ  基板コンタクト部
２０８ａ、２０９、２０９ｂ  不純物領域
Ｋ  活性領域
Ｔｒ１  ＭＯＳトランジスタ
Ｔｒ２  プレーナ型のＭＯＳトランジスタ
【図１】
2010147392.tif 000003
【図２】
2010147392.tif 000004
【図３】
2010147392.tif 000005
【図４】
2010147392.tif 000006
【図５】
2010147392.tif 000007
【図６】
2010147392.tif 000008
【図７】
2010147392.tif 000009
【図８】
2010147392.tif 000010
【図９】
2010147392.tif 000011
【図１０】
2010147392.tif 000012
【図１１】
2010147392.tif 000013
【図１２】
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【図１３】
2010147392.tif 000015
【図１４】
2010147392.tif 000016
【図１５】
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【図１６】
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