(57)【要約】【課題】特性を維持しつつ素子占有面積を低減することのできる半導体装置を提供する。【解決手段】半導体装置は、Ｐ型半導体領域１０と、ＭＯＳトランジスタＰＱとを備えている。ＭＯＳトランジスタＰＱは、ゲート電極２１と、コレクタ電極２３と、ドレイン電極２４と、Ｎ型不純物領域１２ａと、Ｐ型不純物領域１９ａおよび１９ｂとを含んでいる。Ｎ型不純物領域１２ａはドレイン電極２４と電気的に接続されている。Ｐ型不純物領域１９ａはコレクタ電極２３に電気的に接続されている。Ｐ型不純物領域１９ｂはドレイン電極２４と電気的に接続されている。半導体装置はさらに、Ｎ型不純物領域１２ｂと、電極２７とを備えている。Ｎ型不純物領域１２ｂはゲート電極２１と電気的に接続されている。電極２７は、Ｐ型半導体領域１０上に絶縁膜２８を介して形成され、かつゲート電極２１と電気的に接続されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１半導体領域と、
前記半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備え、
前記第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、前記ゲート電極と前記ソース電極との電位差によってチャネルが形成され、かつ前記第１半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域内に形成され、かつ前記ソース電極に電気的に接続された第１導電型の第３半導体領域と、前記第２半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第１導電型の第４半導体領域とを含み、
前記第１半導体領域内に形成され、かつ前記第１半導体領域を隔てて前記第２半導体領域と対向し、かつ前記ゲート電極と電気的に接続された第２導電型の第５半導体領域と、
前記第２半導体領域と前記第５半導体領域とに挟まれた前記第１半導体領域上に絶縁膜を介して形成され、かつ前記ゲート電極と電気的に接続された電極とをさらに備えた、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１半導体領域と、
前記半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備え、
前記第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、前記ゲート電極と前記ソース電極との電位差によってチャネルが形成され、かつ前記第１半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域内に形成され、かつ前記ソース電極に電気的に接続された第１導電型の第３半導体領域と、前記第２半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第１導電型の第４半導体領域とを含み、
前記第１半導体領域内に形成され、かつ前記第１半導体領域を隔てて前記第２半導体領域と対向し、かつ前記ゲート電極と電気的に接続された第２導電型の第５半導体領域をさらに備え、
前記第１半導体領域は、前記第２半導体領域と前記第５半導体領域とに挟まれた前記半導体基板表面に形成された高濃度領域と、前記高濃度領域よりも第１導電型の不純物濃度が低い低濃度領域とを含む、半導体装置。
【請求項３】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１半導体領域と、
前記半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備え、
前記第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、前記ゲート電極と前記ソース電極との電位差によってチャネルが形成され、かつ前記第１半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域内に形成され、かつ前記ソース電極に電気的に接続された第１導電型の第３半導体領域と、前記第２半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第１導電型の第４半導体領域とを含み、
前記第１半導体領域内に形成され、かつ前記第１半導体領域を隔てて前記第２半導体領域と対向し、かつ前記ゲート電極と電気的に接続された第２導電型の第５半導体領域をさらに備え、
前記第２半導体領域および前記第５半導体領域はいずれも不純物を注入することによって形成されており、かつ前記第５半導体領域の拡散深さは前記第２半導体領域の拡散深さよりも浅い、半導体装置。
【請求項４】
前記第１半導体領域は、前記第２半導体領域と前記第５半導体領域とに挟まれた前記半導体基板表面に形成された高濃度領域と、前記高濃度領域よりも第１導電型の不純物濃度が低い低濃度領域とを含む、請求項３に記載の半導体装置。
【請求項５】
前記第２半導体領域は、深い領域と、前記深い領域の拡散深さよりも浅い拡散深さを有し、かつ前記第５半導体領域と対向する浅い領域とを含み、かつ前記第５半導体領域の拡散深さは前記深い領域の拡散深さよりも浅い、請求項３または４に記載の半導体装置。
【請求項６】
前記浅い領域および前記第５不純物領域の不純物濃度は、いずれも前記深い領域の不純物濃度よりも高い、請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１半導体領域と、
前記半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備え、
前記第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、前記ゲート電極と前記ソース電極との電位差によってチャネルが形成され、かつ前記第１半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域内に形成され、かつ前記ソース電極に電気的に接続された第１導電型の第３半導体領域と、前記第２半導体領域内に形成され、かつ前記ドレイン電極と電気的に接続された第１導電型の第４半導体領域とを含み、
前記半導体基板内に形成され、かつ前記ゲート電極と電気的に接続された第２導電型の第５半導体領域と、
前記第１半導体領域内に形成され、かつ前記第２半導体領域と前記第５半導体領域とを隔てる絶縁膜とをさらに備えた、半導体装置。
【請求項８】
前記絶縁膜内に埋め込まれ、かつ前記ゲート電極と電気的に接続された埋込電極をさらに備えた、請求項７に記載の半導体装置。
【請求項９】
前記第１導電型のＭＯＳトランジスタの前記ソース電極に電気的に接続された第１の導通ノードと、第２の電極ノードに接続される第２の導通ノードと、前記第１導電型のＭＯＳトランジスタの前記ドレイン電極に電気的に接続されたベースノードとを含むバイポーラトランジスタと、
前記第２の電極ノードと前記バイポーラトランジスタの前記ベースノードとの間に接続され、制御信号に従って選択的に導通し、導通時、前記第２の電極ノードと前記バイポーラトランジスタの前記ベースノードとを電気的に接続する第２導電型のＭＯＳトランジスタと、
前記第２導電型のＭＯＳトランジスタのゲート電極に電気的に接続されたカソードと、前記第２の電極ノードに電気的に接続されたアノードとを有する、ＰＮ接合ダイオードとをさらに備えた、請求項１〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のターンオフ特性を改善するために設けられるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を備える半導体装置に関する。より特定的には、本発明は、ＩＧＢＴを内蔵する半導体装置の構成に関する。
【背景技術】
【０００２】
大電力を取扱うパワーデバイスとして、ＩＧＢＴが知られている。このＩＧＢＴは、等価回路的に、バイポーラトランジスタのベース電流を、ＭＯＳトランジスタで制御する。ＩＢＧＴは、ＭＯＳトランジスタの高速スイッチング特性とバイポーラトランジスタの高電圧／大電流処理能力の両方の特徴を併せ持つ。
【０００３】
ＩＧＢＴは、電力損失を低減するために、低オン電圧および低スイッチング損失が要求される。通常、ＩＧＢＴにおいては、ターンオン時、Ｐ型コレクタ層からＮ型ベース層（ドリフト層）へ少数キャリアのホール（正孔）が注入され、Ｎドリフト層の伝導度変調によりドリフト層の抵抗が低下する。このＮ型ベース層（ドリフト層）の伝道度変調によりその抵抗が低下すると、エミッタ層から電子が多く注入され、高速で、ＩＧＢＴがオン状態へ移行する。
【０００４】
オン状態においては、コレクターエミッタ間電圧（オン電圧）は、ほぼこのＮ型ベース層に印加される。このオン電圧を低下させるためには、ドリフト層における多数キャリア電流を増加させ、このドリフト層の抵抗値を下げる。しかしながら、ターンオフ時においては、このドリフト層における過剰キャリアをすべてＩＧＢＴ外部に放出するかまたは、電子−正孔の再結合により消滅させる必要がある。したがって、過剰キャリアが多い場合、キャリア放出までに電流が流れ、ターンオフ損失が増加することになる。
【０００５】
このＩＧＢＴのターンオフ損失を低減し、高速でターンオフさせることを図る構成が、特許文献１（特開２００３−１５８２６９号公報）および特許文献２（特開２００５−１０９３９４号公報）に示されている。
【０００６】
特許文献１（特開２００３−１５８２６９号公報）においては、ＩＧＢＴのドリフト層表面に、絶縁ゲート型制御電極を設ける。ＩＧＢＴのターンオフ時、この絶縁ゲート型制御電極の電位を調整し、ドリフト層に生成されるホールを吸収し、ターンオフ時のテイル電流の発生を抑制することを図る。
【０００７】
この特許文献１における絶縁ゲート型制御電極においては、ゲート絶縁膜の膜厚として、たとえば５ｎｍ〜３０ｎｍゲートの膜厚に設定し、トンネル現象またはアバランシェ現象によりホールを強制的に引抜いている。
【０００８】
また、特許文献２（特開２００５−１０９３９４号公報）に示される構成においては、コレクタ電極ノードとバイポーラトランジスタのベースとの間にＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を設ける。このＰチャネルＭＯＳトランジスタと直列に、バイポーラトランジスタのベース電流制御用のＮチャネルＭＯＳトランジスタが設けられる。 
【０００９】
ＩＧＢＴの動作中（オン状態の間）、ＰチャネルＭＯＳトランジスタを非導通状態に維持し、ターンオフ時にこのＰチャネルＭＯＳトランジスタを導通状態に設定し、バイポーラトランジスタにコレクタ電極から流入する正孔電流をバイパスする。ターンオフ時にコレクタ電極ノードからベース層に正孔が注入されるのを防止し、バイポーラトランジスタのドリフト層（ベース層）の残留キャリア（ホール）の排出を高速化し、スイッチング損失を低減する。これにより、ターンオフ時における低スイッチング損失および高速動作を実現し、かつＩＧＢＴの低オン電圧を維持することを図る。
【００１０】
この特許文献２に示される構成においては、ＰチャネルＭＯＳトランジスタのゲート絶縁膜の膜厚は、オフ時の耐圧を保障するために、たとえばフィールド絶縁膜などの素子耐圧以上のゲート耐圧を有するように構成される。
【特許文献１】特開２００３−１５８２６９号公報
【特許文献２】特開２００５−１０９３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の特許文献１においては、ドリフト層（ベース層）表面に設けられる絶縁ゲート型制御電極を用い、ターンオフ時にトンネル現象またはアバランシェ現象を利用して正孔を排出する。この場合、制御電極下部の５〜３０ｎｍの膜厚の絶縁膜に高圧が印加され、この絶縁膜の耐圧特性が劣化しやすくなるという問題が生じる。
【００１２】
また、特許文献１に示される構成においては、絶縁ゲート型制御電極が、ＩＧＢＴのターンオフおよびターンオンを制御する制御電極（ＭＯＳトランジスタのゲート）と別途設けられる。したがって、この場合、ＩＧＢＴのターンオフ／ターンオン時のタイミングと絶縁ゲート型制御電極に印加される電圧のタイミングの調整が困難になるという問題が、生じる。
【００１３】
また、上述の特許文献２に示される構成においては、ＰチャネルＭＯＳトランジスタのゲート電極を接地レベルに固定するかまたはＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ両者のゲート電圧を同じ制御回路の出力信号に従って制御する。
【００１４】
ＩＧＢＴの非導通状態の間、ＰチャネルＭＯＳトランジスタは導通状態に維持される。この場合、ＰチャネルＭＯＳトランジスタのゲート電極にはエミッタ電極の電圧と同程度の電圧が印加され、従って、このＰチャネルＭＯＳトランジスタの導通時には、コレクタ−エミッタ間電圧Ｖｃｅと同程度の高電圧が印加される。このため、ＰチャネルＭＯＳトランジスタのゲート絶縁膜としては、その耐圧を保障するために、たとえばフィールド絶縁膜以上の膜厚を有するように厚い絶縁膜が用いられている。この結果、このＰチャネルＭＯＳトランジスタの高さが、周辺のＮチャネルＭＯＳトランジスタの高さより高くなり、ＩＧＢＴにおける段差が大きくなるという問題が生じる。また、このＰチャネルＭＯＳトランジスタに高電圧が印加されるため、周囲の不純物領域に対する絶縁を保障するために、不純物領域間に十分な距離を確保する必要があり、素子の占有面積が増大するという問題が生じる。
【００１５】
それゆえ、この発明の一の目的は、ＩＧＢＴの低オン抵抗および低スイッチング損失および耐圧特性を維持しつつ素子占有面積を低減することのできる半導体装置を提供することである。
【００１６】
また、この発明の他の目的は、特性を維持しつつ素子占有面積を低減することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一の局面に従う半導体装置は、半導体基板と、半導体基板内に形成された第１導電型の第１半導体領域と、半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備える。第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第１導電型の第４半導体領域とを含む。第２半導体領域は、ゲート電極とソース電極との電位差によってチャネルが形成され、かつ第１半導体領域内に形成され、かつドレイン電極と電気的に接続される。第３半導体領域は、第２半導体領域内に形成され、かつソース電極に電気的に接続される。第４半導体領域は、第２半導体領域内に形成され、かつドレイン電極と電気的に接続される。半導体装置は、第２導電型の第５半導体領域と、電極とをさらに備える。第５半導体領域は、第１半導体領域内に形成され、かつ第１半導体領域を隔てて第２半導体領域と対向し、かつゲート電極と電気的に接続される。電極は、第２半導体領域と第５半導体領域とに挟まれた第１半導体領域上に絶縁膜を介して形成され、かつゲート電極と電気的に接続される。
【００１８】
本発明の他の局面に従う半導体装置は、半導体基板と、半導体基板内に形成された第１導電型の第１半導体領域と、半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備える。第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第１導電型の第４半導体領域とを含む。第２半導体領域は、ゲート電極とソース電極との電位差によってチャネルが形成され、かつ第１半導体領域内に形成され、かつドレイン電極と電気的に接続される。第３半導体領域は、第２半導体領域内に形成され、かつソース電極に電気的に接続される。第４半導体領域は、第２半導体領域内に形成され、かつドレイン電極と電気的に接続される。半導体装置は、第２導電型の第５半導体領域をさらに備える。第５半導体領域は、第１半導体領域内に形成され、かつ第１半導体領域を隔てて第２半導体領域と対向し、かつゲート電極と電気的に接続される。第１半導体領域は、第２半導体領域と第５半導体領域とに挟まれた半導体基板表面に形成された高濃度領域と、高濃度領域よりも第１導電型の不純物濃度が低い低濃度領域とを含む。
【００１９】
本発明のさらに他の局面に従う半導体装置は、半導体基板と、半導体基板内に形成された第１導電型の第１半導体領域と、半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備える。第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第１導電型の第４半導体領域とを含む。第２半導体領域は、ゲート電極とソース電極との電位差によってチャネルが形成され、かつ第１半導体領域内に形成され、かつドレイン電極と電気的に接続される。第３半導体領域は、第２半導体領域内に形成され、かつソース電極に電気的に接続される。第４半導体領域は、第２半導体領域内に形成され、かつドレイン電極と電気的に接続される。半導体装置は、第２導電型の第５半導体領域をさらに備える。第５半導体領域は、第１半導体領域内に形成され、かつ第１半導体領域を隔てて第２半導体領域と対向し、かつゲート電極と電気的に接続される。第２半導体領域および第５半導体領域はいずれも不純物を注入することによって形成されており、かつ第５半導体領域の拡散深さは第２半導体領域の拡散深さよりも浅い。
【００２０】
本発明の別の局面に従う半導体装置は、半導体基板と、半導体基板内に形成された第１導電型の第１半導体領域と、半導体基板表面に形成された第１導電型のＭＯＳトランジスタとを備える。第１導電型のＭＯＳトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第１導電型の第４半導体領域とを含む。第２半導体領域は、ゲート電極とソース電極との電位差によってチャネルが形成され、かつ第１半導体領域内に形成され、かつドレイン電極と電気的に接続される。第３半導体領域は、第２半導体領域内に形成され、かつソース電極に電気的に接続される。第４半導体領域は、第２半導体領域内に形成され、かつドレイン電極と電気的に接続される。半導体装置は、第５半導体領域と、絶縁膜とをさらに備える。第５半導体領域は、半導体基板内に形成され、かつゲート電極と電気的に接続される。絶縁膜は、第１半導体領域内に形成され、かつ第２半導体領域と第５半導体領域とを隔てる。
【発明の効果】
【００２１】
本発明の半導体装置によれば、ＩＧＢＴの低オン抵抗および低スイッチング損失および耐圧特性を維持しつつ素子占有面積を低減することができる。また、特性を維持しつつ素子占有面積を低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面に基づいて説明する。なお、図面における「Ｐ-」と示す領域は、Ｐ型の導電型を有し、かつ「Ｐ」と示す領域よりもＰ型不純物の不純物濃度が低い領域を意味している。同様に、「Ｎ-」と示す領域は、Ｎ型の導電型を有し、かつ「Ｎ」と示す領域よりもＮ型不純物の不純物濃度が低い領域を意味している。さらに、「Ｐ+」と示す領域は、Ｐ型の導電型を有し、かつ「Ｐ」と示す領域よりもＰ型不純物の不純物濃度が高い領域を意味している。
【００２３】
（実施の形態１）
図１は、この発明の実施の形態１に従う半導体装置の電気的等価回路を示す図である。図１において、半導体装置は、ＰＮＰバイポーラトランジスタ（バイポーラトランジスタ）ＢＴと、バイポーラトランジスタＢＴのベース電流を制御するＮチャネルＭＯＳトランジスタ（第２導電型のＭＯＳトランジスタ）ＮＱと、バイポーラトランジスタＢＴのターンオフ時キャリア注入を遮断するＰチャネルＭＯＳトランジスタ（第１導電型のＭＯＳトランジスタ）ＰＱと、ＰＮ接合ダイオードＤｉとを含む。
【００２４】
バイポーラトランジスタＢＴは、そのエミッタ（第１の導通ノード）が、コレクタ電極ノード３に接続され、そのコレクタ（第２の導通ノード）がエミッタ電極ノード４に接続される。ＭＯＳトランジスタＮＱは、エミッタ電極ノード４とバイポーラトランジスタＢＴのベース電極ノード５との間に接続される。具体的には、ＭＯＳトランジスタＮＱは、そのソースがエミッタ電極ノード４に結合され、そのドレインがバイポーラトランジスタＢＴのベース電極ノード５に接続され、そのゲート電極ノード７に制御信号Ｖｇ１を受ける。ＭＯＳトランジスタＮＱは、そのバックゲート（基板）とソースとが相互接続される。ＭＯＳトランジスタＮＱは、エミッタ電極ノード４とバイポーラトランジスタのベース電極ノード５との間を制御信号Ｖｇ１に従って選択的に導通する。導通時には、エミッタ電極ノード４とバイポーラトランジスタのベース電極ノード５とを電気的に接続する。
【００２５】
ＭＯＳトランジスタＰＱは、そのソースがコレクタ電極ノード３に接続され、その基板およびドレインがバイポーラトランジスタＢＴのベース電極ノード５に接続される。バイポーラトランジスタＢＴおよびＭＯＳトランジスタＮＱで構成される回路部分２が、通常のＩＧＢＴの電気的等価回路に対応する。以下の説明において、ＩＧＢＴと称する場合には、このブロック２で示す部分を参照する。
【００２６】
この図１に示す半導体装置は、さらに、ＭＯＳトランジスタＰＱのゲート電極ノード６とエミッタ電極ノード４の間に接続されるＰＮ接合ダイオードＤｉを含む。このダイオードＤｉは、そのカソードがＭＯＳトランジスタＰＱのゲート電極ノード６に電気的に接続され、アノードがエミッタ電極ノード４に電気的に接続される。このダイオードＤｉにより、ＭＯＳトランジスタＰＱの非導通状態時に、そのゲート絶縁膜に印加される電圧を緩和する。
【００２７】
いま、この半導体装置のコレクタ電極ノード３に、図２に示すように、誘導性負荷ＬＬが接続されている場合を考える。この誘導性負荷ＬＬは、ハイ側電圧Ｖｈを供給する電源ノードとコレクタ電極ノード３の間に接続される。ＭＯＳトランジスタＰＱのゲート電極ノード６とコレクタ電極ノード３の間には、ゲート容量Ｃｇが存在し、また、ダイオードＤｉにおいても、そのＰＮ接合による接合容量Ｃｄが存在する。
【００２８】
この図２に示す構成において、ＩＧＢＴ２がターンオンすると、この誘導性負荷ＬＬのＬ・（ｄｉ／ｄｔ）成分により、ハイ側電圧Ｖｈの大部分が誘導性負荷ＬＬに印加され、コレクタ電極ノード３のコレクタ電位Ｖｃは急激に低下する。一方、ＩＧＢＴ２のターンオフ時においては、コレクタ電極ノード３のコレクタ電位Ｖｃは、ハイ側電圧Ｖｈとほぼ同等のレベルとなる。今、ＭＯＳトランジスタＰＱが、そのしきい値電圧の絶対値（以下、単にしきい値電圧と称す）Ｖｔｈｐを有するとする。また、エミッタ電極ノード４のエミッタ電位Ｖｅは、通常、半導体装置に印加される電圧のうちの最低電位に設定される。
【００２９】
なお、以下の説明において、「導通状態」および「非導通状態」は、それぞれ、「オン状態」および「オフ状態」と同一の意味で用いる。特に、電流の有無を強調する場合には、「導通状態」および「非導通状態」の用語を用いる。
【００３０】
ＩＧＢＴ２のターンオン時、ＭＯＳトランジスタＮＱのゲート電極ノード７に印加される制御信号Ｖｇ１の電圧が、Ｈレベルに設定され、ＭＯＳトランジスタＮＱが導通状態となる。応じて、バイポーラトランジスタＢＴにベース電流が供給され、バイポーラトランジスタＢＴが導通状態となり、ＩＧＢＴ２がターンオンする。ＩＧＢＴ２がターンオンすると、コレクタ電極ノード３のコレクタ電位Ｖｃの低下につれ、容量ＣｇおよびＣｄの容量値に応じて、ＭＯＳトランジスタＰＱのゲート電極ノード６の電位Ｖｇ２が低下する。ゲート電極ノード６のゲート電位Ｖｇ２が、エミッタ電極ノード４のエミッタ電位Ｖｅに到達すると、ダイオードＤｉの順バイアス動作により、ゲート電極ノード６のゲート電位Ｖｇ２の電位低下が抑制されて、ダイオードＤｉにより、ゲート電位Ｖｇ２の最低電位がクランプされる。
【００３１】
このＩＧＢＴ２のターンオン時において、コレクタ電極ノード３のコレクタ電位Ｖｃとゲート電極ノード６のゲート電位Ｖｇ２の差（Ｖｃ−Ｖｇ２）が、ＭＯＳトランジスタＰＱのしきい値電圧Ｖｔｈｐ以下となると（Ｖｃ−Ｖｇ２＜Ｖｔｈｐとなると）、ＭＯＳトランジスタＰＱがオフ状態となる。したがって、このターンオン動作時においては、ＰＮＰバイポーラトランジスタＢＴに対するホール注入に対する制限動作は、行なわれない。
【００３２】
一方、ＩＧＢＴ２のターンオフ動作時においては、ＭＯＳトランジスタＮＱのゲート電極ノード７へ与えられる制御信号Ｖｇ１の電圧がたとえば０Ｖに設定され、ＭＯＳトランジスタＮＱがオフ状態となる。応じて、バイポーラトランジスタＢＴへのベース電流の供給が停止され、バイポーラトランジスタＢＴがオフ状態へ移行する。このバイポーラトランジスタＢＴのオフ状態への移行に応じて、コレクタ電極ノード３のコレクタ電位Ｖｃが上昇する。また、コレクタ電位Ｖｃの上昇に応じて、寄生容量ＣｇおよびＣｄにより、ゲート電位Ｖｇ２の電位も上昇する。
【００３３】
このＩＧＢＴ２のターンオフ時、コレクタ電位Ｖｃとゲート電位Ｖｇ２の差（Ｖｃ−Ｖｇ２）が、ＭＯＳトランジスタＰＱのしきい値電圧よりも大きくなると、ＭＯＳトランジスタＰＱがオン状態となり、バイポーラトランジスタＢＴのエミッタ領域とベース領域（ベース電極ノード５）とが短絡される。これにより、コレクタ電極ノード３から注入される電流が、ＭＯＳトランジスタＰＱにより排出され、バイポーラトランジスタＢＴへの正孔の供給を遮断する。
【００３４】
このターンオフ時、バイポーラトランジスタＢＴのエミッタ領域に対する正孔の供給が遮断されるため、バイポーラトランジスタＢＴのベース領域のキャリア排出が完了すると、高速でコレクタ電極ノード３のコレクタ電位Ｖｃが上昇する。これにより、テール電流が流れる期間を短くすることができ、ターンオフ時のスイッチング損失を低減することができ、高速動作を実現することができる。また、このＩＧＢＴ２のオン状態（導通状態）時においては、バイポーラトランジスタＢＴのコレクタ−エミッタ間電圧Ｖｃｅは十分低く、低オン電圧を実現することができる。
【００３５】
このターンオフ過程などの過渡状態時においては、ダイオードＤｉの接合容量ＣｄとＭＯＳトランジスタＰＱのゲート容量Ｃｇとで決定される電圧レベルに、ゲート電位Ｖｇ２が設定される。このゲート電位Ｖｇ２の電圧レベルは、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間の電圧レベルである。
【００３６】
ターンオフ状態となり、ＩＧＢＴ２がオフ状態（非導通状態）の場合には、ダイオードＤｉは、逆バイアス状態である。この場合、ダイオードＤｉのリーク電流などにより、最終的には、ゲート電位Ｖｇ２が、エミッタ電位Ｖｅと同一電位となる。しかしながら、以下に説明するように、実デバイス構成時においては、このゲート電極ノード６とコレクタ電極ノード３の間に流れる電流およびこのゲート容量Ｃｇおよびダイオードの接合容量Ｃｄに印加される電圧のバランスなどにより、ゲート電位Ｖｇ２は、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間にある電圧（一例として、パンチスルー電圧）でバランスして、ほぼ安定に維持される。
【００３７】
したがって、ＭＯＳトランジスタＰＱのゲート電極ノード６のゲート電位Ｖｇ２は、エミッタ電位Ｖｅよりも高い電圧レベルに設定することができ、ＭＯＳトランジスタＰＱのゲート絶縁膜に印加される電圧を低減することができ、そのゲート絶縁膜を薄くすることができる。また、非導通状態時において、ゲート絶縁膜に印加される電圧が低減されるため、他の周辺領域との耐圧を保障するための周辺領域（電極層など）に対する距離を十分に取る必要がなく、素子（セル）の占有面積を低減することができる。
【００３８】
図３は、この発明の実施の形態１に従う半導体装置の断面構造を概略的に示す図である。図３において、半導体基板ＳＵＢ内にＰ型半導体領域１０（第１半導体領域）が形成され、半導体基板ＳＵＢ表面にＰチャネルＭＯＳトランジスタＰＱが形成される。また、半導体基板ＳＵＢ表面におけるＰ型半導体領域１０内には、Ｎ型不純物領域１２ａ（第２半導体領域）および１２ｂ（第５半導体領域）が設けられる。Ｎ型不純物領域１２ａは、半導体基板ＳＵＢ表面においてＰ型半導体領域１０を隔ててＮ型不純物領域１２ｂと隣接している。
【００３９】
このＮ型不純物領域１２ａの一部（図３中左部）を取囲むように、Ｐ型不純物領域１３が設けられる。ここで、この半導体装置においては、平面レイアウトは示していないが、図３の右側に示す端部ＬＩを中心として、同心円状に各領域が形成される。このため、Ｐ型不純物領域１３が、Ｎ型不純物領域１２ａを取囲むように形成されるとして説明する。Ｐ型不純物領域１３は、ＩＧＢＴターンオフ時に正孔をエミッタ電極ノードへ排出する機能を有する。
【００４０】
このＰ型不純物領域１３上およびＮ型不純物領域１２ａの一部の表面に、Ｐ型不純物領域１４が設けられ、このＰ型不純物領域１４内部に、高濃度のＮ型不純物領域１５が設けられる。Ｐ型不純物領域１４は、Ｎ型不純物領域１５を取囲むように形成され、Ｐ型不純物領域１４およびＮ型不純物領域１５両者に接するように、エミッタ電極ノード４に接続されるエミッタ電極１６が設けられる。このエミッタ電極１６により、図１に示すＭＯＳトランジスタＮＱのバックゲートおよびソースが相互接続されかつエミッタ電極ノード４に電気的に接続される。
【００４１】
Ｐ型不純物領域１４表面上に、ゲート電極ノード７に電気的に接続されるゲート電極１８がゲート絶縁膜１７を介して形成される。このゲート絶縁膜１７およびゲート電極１８は、Ｎ型不純物領域１２ａ上にまでわたって延在して形成され、制御信号Ｖｇ１の電圧に従って、Ｎ型不純物領域１５とＮ型不純物領域１２ａの間のＰ型不純物領域１４表面にチャネルを形成する。
【００４２】
半導体基板ＳＵＢ表面におけるＮ型不純物領域１２ａ内に、Ｐ型不純物領域１９ａ（第３半導体領域）および１９ｂ（第４半導体領域）が形成される。Ｐ型不純物領域１９ａおよび１９ｂは、Ｐ型不純物領域１４と離れて、かつ半導体基板ＳＵＢ表面においてＮ型不純物領域１２ａを挟んで形成される。Ｐ型不純物領域１９ａおよび１９ｂに挟まれたＮ型不純物領域１２ａ上に、ゲート絶縁膜２０を介してゲート電極２１が形成される。ゲート電極２１は図１のゲート電極ノード６と電気的に接続される。また、Ｐ型不純物領域１９ａ表面に、図１に示すコレクタ電極ノード３に接続されるコレクタ電極２３（第１導電型のＭＯＳトランジスタのソース電極）が形成される。Ｐ型不純物領域１９ａはコレクタ電極２３と電気的に接続される。また、Ｐ型不純物領域１９ｂに隣接してＮ型不純物領域２２（第２半導体領域）が形成され、Ｐ型不純物領域１９ｂおよびＮ型不純物領域２２両者の表面上に、図１に示すベース電極ノード５を構成するドレイン電極２４が形成される。ドレイン電極２４はＰ型不純物領域１９ｂおよびＮ型不純物領域２２と電気的に接続される。
【００４３】
半導体基板ＳＵＢ表面におけるＮ型不純物領域１２ｂ内に高濃度のＮ型不純物領域２５（第５半導体領域）が形成される。このＮ型不純物領域２５表面に、ゲート電極２１に電気的に接続される電極２６が形成される。これにより、Ｎ型不純物領域１２ｂおよび２５はゲート電極２１と電気的に接続される。電極２６が図１に示すダイオードＤｉのカソードに対応し、Ｐ型半導体領域１０がアノードに対応する。ダイオードＤｉの非導通状態のときには、Ｎ型不純物領域１２ａおよび１２ｂの間のＰ型半導体領域１０にパンチスルーを生じさせ（ＰＮ接合にパンチスルー降伏を生じさせ）、このパンチスルー電圧によりゲート電極２１に印加される電圧を制限する。
【００４４】
すなわち、このＮ型不純物領域１２ａとＰ型半導体領域１０の間の電圧がパンチスルー電圧に到達すると、Ｎ型不純物領域１２ａとＰ型不純物領域１０との境界から空乏層がＮ型不純物領域１２ｂの方へ延び、Ｎ型不純物領域１２ｂとＰ型不純物領域１０との境界の空乏層と接触し、パンチスルー降伏が生じる。このパンチスルー降伏により、Ｐ型半導体領域１０表面において、空乏層を介してＮ型不純物領域１２ａおよび１２ｂの間が導通し、Ｎ型不純物領域２２からの電圧が、Ｎ型不純物領域２５および電極２６を介してゲート電極２１に伝達され、ゲート電位Ｖｇ２の低下が抑制される。ゲート電位Ｖｇ２が上昇するとＭＯＳトランジスタＰＱのチャネル抵抗が大きくなり、Ｎ型不純物領域２２の電圧レベルが低くなり、Ｐ型半導体領域１０表面のＰＮ接合のパンチスルー降伏がなくなり、ゲート電位Ｖｇ２の上昇が停止される。これにより、ゲート電極２１の電圧レベルは、エミッタ電極１６のエミッタ電位Ｖｅよりも高い、パンチスルー電圧により決定される電圧レベルに維持される。
【００４５】
さらに、Ｎ型不純物領域１２ａと１２ｂとに挟まれたＰ型半導体領域１０の真上の半導体基板ＳＵＢ上には、絶縁膜２８を介して電極２７（フィールドプレート）が形成される。電極２７はゲート電極２１と電気的に接続される。電極２７および絶縁膜２８の両端部は、Ｎ型不純物領域１２ａおよび１２ｂの真上にまで延在している。
【００４６】
図３に示す構造において、ＭＯＳトランジスタＮＱは、基本的に、Ｐ型不純物領域１４、Ｎ型不純物領域１５、ゲート絶縁膜１７、ゲート電極１８およびＮ型不純物領域１２ａで構成される。ＭＯＳトランジスタＮＱのバックゲートが、Ｐ型不純物領域１４により形成され、そのバックゲートおよびソース（Ｎ型不純物領域１５）が、エミッタ電極１６により電気的に接続される。
【００４７】
ＭＯＳトランジスタＰＱは、基本的に、Ｐ型不純物領域１９ａおよび１９ｂと、Ｎ型不純物領域１２ａと、ゲート絶縁膜２０と、ゲート電極２１とにより構成される。ＰチャネルＭＯＳトランジスタＰＱのバックゲートを構成するＮ型不純物領域１２ａは、Ｎ型不純物領域２２を介してドレイン電極２４に結合される。これにより、ベース電極ノード５に電気的に接続されるドレイン電極２４に、ＭＯＳトランジスタＰＱのバックゲートおよびドレインが相互接続される構成が実現される。
【００４８】
ダイオードＤｉは、基本的に、Ｎ型不純物領域２５、Ｎ型不純物領域１２ｂ、Ｐ型半導体領域１０、およびＰ型不純物領域１３および１４により構成される。Ｎ型不純物領域１２ｂとＰ型半導体領域１０との間のＰＮ接合の容量を利用して、容量分割によりゲート電極ノード６の電位Ｖｇ２を、ＩＧＢＴのターンオフ時に低下させる。
【００４９】
バイポーラトランジスタＢＴは、Ｐ型不純物領域１９ａと、Ｎ型不純物領域１２ａと、Ｐ型不純物領域１３および１４により基本的に形成され、このＮ型不純物領域１２ａが、バイポーラトランジスタのベース領域として機能する。
【００５０】
図３に示す構成において、ＩＧＢＴのターンオン時には、ゲート電極１８に印加される制御信号Ｖｇ１が正の電圧レベルに設定され、Ｎ型不純物領域１５とＮ型不純物領域１２ａの間のＰ型不純物領域１４表面にチャネルが形成され、電子がエミッタ電極１６からＮ型不純物領域１２ａへ流れる。このとき、また、コレクタ電極２３からＰ型不純物領域１９ａを介してＮ型不純物領域１２ａに正孔が流れ込む。応じて、Ｎ型不純物領域１２ａにおいて伝導度変調が生じ、その抵抗値が低下し、さらに多くの電流が、このＮ型不純物領域１２ａを流れる。応じて、バイポーラトランジスタＢＴのベース電流が大きくなり、バイポーラトランジスタＢＴがオン状態となる。このターンオン時において、コレクタ電極２３の電位が低下しても、Ｐ型不純物領域１９ａとゲート電極２１の間の電位差は、ＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ以下であり、ＰチャネルＭＯＳトランジスタはオフ状態に維持される。従って、コレクタ電極２３からＮ型不純物領域１２ａへの正孔の供給に対しては、何ら悪影響を及ぼさない。
【００５１】
このターンオン時において、Ｐ型不純物領域１９ａ、１９ｂ、およびＮ型不純物領域２２は、Ｎ型不純物領域１２ａの電位レベルであり、ほぼ、エミッタ電位Ｖｅレベルである。また、Ｐ型半導体領域１０は、エミッタ電位Ｖｅレベルである。ダイオードＤｉにおいては、Ｎ型不純物領域１２ｂおよびＰ型半導体領域１０の間のＰＮ接合は、逆バイアス状態であり、オフ状態に維持される。
【００５２】
ＩＧＢＴのターンオフ時においては、ゲート電極１８に対する制御信号Ｖｇ１が、たとえば０Ｖに設定され、Ｐ型不純物領域１４表面のチャネル（反転層）が消失する。これにより、Ｎ型不純物領域１２ａへの電流経路が遮断され、バイポーラトランジスタＢＴがターンオフ状態へ移行する。コレクタ電極２３の電位Ｖｃが上昇すると、このＰ型不純物領域１９ａとゲート電極２１の間の電位差が、ＭＯＳトランジスタＰＱのしきい値電圧Ｖｔｈｐよりも大きくなり、ＭＯＳトランジスタＰＱがオン状態となる。Ｐ型不純物領域１９ａおよび１９ｂの間のＮ型不純物領域１２ａ表面にチャネルが形成され、コレクタ電極２３から供給される正孔およびＮ型不純物領域１２ａに残存するキャリア（正孔）が、Ｐ型不純物領域１９ｂにより吸収され、Ｎ型不純物領域１２ａへの正孔の供給が遮断される。
【００５３】
Ｎ型不純物領域１２ａにおける残存キャリア（正孔）の排出が完了すると、バイポーラトランジスタがオフ状態となり、ＩＧＢＴがオフ状態となる。このオフ状態においては、Ｎ型不純物領域１２ａとＰ型半導体領域１０の間のＰＮ接合が逆バイアス状態とされ、空乏層が、Ｐ型半導体領域１０からＮ型不純物領域１２ａに広がり、最終的に、Ｎ型不純物領域１２ａの表面にまで空乏層が到達する。これにより、Ｎ型不純物領域１２ａの表面における電界集中を緩和し、高耐圧構造を実現する。
【００５４】
また、このＩＧＢＴのターンオフ時においては、ゲート電極２１上のゲート電位Ｖｇ２は、コレクタ電位Ｖｃの上昇に従って、ゲート容量を介した容量結合により、その電圧レベルが上昇する。このとき、Ｎ型不純物領域１２ｂとＰ型半導体領域１０との間のＰＮ接合の容量による容量結合により、ゲート電位Ｖｇ２の上昇は抑制される。電圧差Ｖｃ−Ｖｇ２がしきい値電圧Ｖｔｈｐ以下となると、ゲート電極２１下部にチャネルが形成され、チャネルを介して、Ｐ型不純物領域１９ａおよび１９ｂとＮ型不純物領域１２ａとが同一電位となり、Ｎ型不純物領域１２ａへのコレクタ電極２３からの正孔の供給が遮断される。
【００５５】
Ｐ型不純物領域１９ｂ、ドレイン電極２４およびＮ型不純物領域２２により、コレクタ電位ＶｃがＮ型不純物領域１２ａに伝達される。応じてＮ型不純物領域１２ａとＰ型半導体領域１０の間のＰＮ接合が逆バイアス状態となり、Ｎ型不純物領域１２ａおよび１２ｂの間のＰＮ接合にパンチスルー降伏が生じ、Ｎ型不純物領域１２ａおよび１２ｂの間がパンチスルー状態となる。応じて、このパンチスルー電圧により、ゲート電位Ｖｇ２の電圧レベルの低下が抑制され、この電圧レベルでゲート電位Ｖｇ２の電位レベルが維持される。
【００５６】
ゲート電極２１上のゲート電位Ｖｇ２は、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間の電位レベルである。したがって、ゲート絶縁膜２０に印加される電圧、すなわち、コレクタ電極２３の電位Ｖｃとゲート電極２１の電位Ｖｇ２の差は、コレクタ−エミッタ間電圧よりも小さくなる。したがって、ゲート絶縁膜２０の膜厚を薄くすることができる。またこのゲート絶縁膜２０に印加される電圧は緩和することができ、このコレクタ電極２３とゲート電極２１の間の距離を離す、またはゲート電極２１とドレイン電極２４との間の距離およびゲート電極２１とコレクタ電極２３の間の距離を大きくするなどの耐圧を確保するための構成が不要となり、応じて、この半導体装置の全体のレイアウト面積を低減することができる。
【００５７】
また、コレクタ電極２３からのコレクタ電圧に従って、Ｎ型不純物領域１２ａおよび１２ｂの間にパンチスルーが生じると、ゲート電位Ｖｇ２は、このパンチスルー電圧により低下が抑制される。したがって、このＮ型不純物領域１２ａおよび１２ｂの間の距離は、パンチスルーが生じる程度の距離に設定される。
【００５８】
以上のように、この発明の実施の形態１に従えば、ターンオフ損失を低減するためのＰチャネルＭＯＳトランジスタのゲート電極ノードとエミッタ電極ノードとの間にダイオード素子を電圧緩和素子として接続している。これにより、ＰチャネルＭＯＳトランジスタのオンおよびオフ動作に悪影響を及ぼすことなく、このＰチャネルＭＯＳトランジスタのターンオフ時にゲート絶縁膜に印加される電圧を緩和することができる。これにより、小占有面積かつ高耐圧構造かつ低損失の半導体装置を実現することができる。
【００５９】
加えて、この発明の実施の形態１に従えば、パンチスルー特性を維持しつつ素子占有面積を低減することができる。これについて以下に説明する。
【００６０】
図４は、図３の構造において、電極２７を形成しない場合の空乏層の延び方を模式的に示す図であり、図５は、図３の構造（電極２７を形成した場合）における空乏層の延び方を模式的に示す図である。図４および図５は、図３中Ｂで示す部分を拡大した図である。
【００６１】
図４を参照して、上述のように、ＩＧＢＴのターンオフ時においては、Ｎ型不純物領域１２ａとＰ型半導体領域１０の間のＰＮ接合が逆バイアス状態となる。これにより、Ｎ型不純物領域１２ａとＰ型半導体領域１０との境界部分に空乏層が形成される。空乏層は、Ｎ型不純物領域１２ａとＰ型半導体領域１０との間の逆バイアスが大きくなるに従って、空乏層１４０ａ→空乏層１４０ｂ→空乏層１４０ｃ→空乏層１４０ｄという順序で延びる。最終的に、Ｎ型不純物領域１２ａと１２ｂとの間のＰ型半導体領域１０が全て空乏層化され、Ｎ型不純物領域１２ａと１２ｂとの間がパンチスルー降伏する。従って、Ｎ型不純物領域１２ａと１２ｂとの間のパンチスルー電圧はＮ型不純物領域１２ａと１２ｂとの間隔によって決まり、このパンチスルー電圧がＩＧＢＴのターンオフ時におけるＭＯＳトランジスタＰＱのゲート電位Ｖｇ２の最大値を制限する。そこで、ＭＯＳトランジスタＰＱのゲート電位Ｖｇ２の最大値を効果的に制限するためには、Ｎ型不純物領域１２ａと１２ｂとの距離Ｄ１（つまり、ドレイン電極２４に電気的に接続されたＮ型半導体領域とゲート電極２１に電気的に接続されたＮ型半導体領域との距離Ｄ１）を大きくする必要がある。しかし、距離Ｄ１を大きくすると、１つの半導体装置当たりの占有面積が大きくなるため、半導体装置の実効オン抵抗（オン抵抗×占有面積）が悪化する。
【００６２】
図５を参照して、本実施の形態においては、電極２７が半導体基板ＳＵＢ表面に及ぼす電界によって、Ｎ型不純物領域１２ａとＰ型半導体領域１０との境界部分の空乏層の延びが半導体基板ＳＵＢ表面において抑えられる。すなわち、電極２７の電位は、ゲート電位Ｖｇ２と同電位であり、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間の電圧レベルとなる。このような電位を有する電極２７が半導体基板ＳＵＢ表面に電界を及ぼすと、Ｎ型不純物領域１２ａとＰ型半導体領域１０との間の逆バイアスが大きくなるに従って、Ｎ型不純物領域１２ａとＰ型半導体領域１０との境界部分の空乏層は、空乏層４０ａ→空乏層４０ｂ→空乏層４０ｃ→空乏層４０ｄという順序で延びる。空乏層４０ａ〜４０ｄでは、半導体基板ＳＵＢ表面において空乏層の延びが抑えられている。その結果、Ｎ型不純物領域１２ａと１２ｂとの間のパンチスルー電圧を維持しつつ距離Ｄ１を小さくすることができ、特性を維持しつつ素子占有面積を低減することができる。そして、半導体装置の実効オン抵抗を向上することができる。
【００６３】
なお、本発明の半導体装置は、図３で示される構成に限られるものでなく、少なくとも図３中Ｂ部に示す構成を含んでいればよい。図３中Ｂ部に示す半導体装置は、半導体基板ＳＵＢと、半導体基板ＳＵＢ内に形成されたＰ型半導体領域１０と、半導体基板ＳＵＢ表面に形成されたＭＯＳトランジスタＰＱとを備えている。ＭＯＳトランジスタＰＱは、ゲート電極２１と、コレクタ電極２３と、ドレイン電極２４と、Ｎ型不純物領域１２ａと、Ｐ型不純物領域１９ａおよび１９ｂとを含んでいる。Ｎ型不純物領域１２ａは、ゲート電極２１とコレクタ電極２３との電位差によってチャネルが形成され、かつＰ型半導体領域１０内に形成され、かつドレイン電極２４と電気的に接続されている。Ｐ型不純物領域１９ａは、Ｎ型不純物領域１２ａ内に形成され、かつコレクタ電極２３に電気的に接続されている。Ｐ型不純物領域１９ｂは、Ｎ型不純物領域１２ａ内に形成され、かつドレイン電極２４と電気的に接続されている。半導体装置はさらに、Ｎ型不純物領域１２ｂと、電極２７とを備えている。Ｎ型不純物領域１２ｂは、Ｐ型半導体領域１０内に形成され、かつＰ型半導体領域１０を隔ててＮ型不純物領域１２ａと対向し、かつゲート電極２１と電気的に接続されている。電極２７は、Ｎ型不純物領域１２ａと１２ｂとに挟まれたＰ型半導体領域１０上に絶縁膜２８を介して形成され、かつゲート電極２１と電気的に接続されている。
【００６４】
また、本発明の半導体装置は、図３中Ｂ部に示す構成に加えて、図３中Ｂ部以外の部分に示す構成をさらに備えていることが好ましい。この場合、半導体装置は、バイポーラトランジスタＢＴと、ＭＯＳトランジスタＮＱと、ダイオードＤｉとをさらに備えている。バイポーラトランジスタＢＴは、ＭＯＳトランジスタＰＱのコレクタ電極ノード３に電気的に接続されたエミッタと、エミッタ電極ノード４に接続されるコレクタと、ＭＯＳトランジスタＰＱのドレイン電極２４に電気的に接続されたベース電極ノード５とを含んでいる。ＭＯＳトランジスタＮＱは、エミッタ電極ノード４とベース電極ノード５との間に接続され、制御信号Ｖｇ１に従って選択的に導通し、導通時、エミッタ電極ノード４とベース電極ノード５とを電気的に接続する。ダイオードＤｉは、ＭＯＳトランジスタＰＱのゲート電極２１に電気的に接続されたカソードと、エミッタ電極ノード４に電気的に接続されたアノードとを有している。
【００６５】
（実施の形態２）
図６は、この発明の実施の形態２に従う半導体装置の断面構造を概略的に示す図である。図６を参照して、本実施の形態における半導体装置は、図３に示す実施の形態１の半導体装置と比較して、電極２７および絶縁膜２８（図３）の代わりに、Ｐ型不純物領域３０が形成されている点において異なっている。Ｐ型不純物領域３０は、Ｎ型不純物領域１２ａと１２ｂとに挟まれた半導体基板ＳＵＢ表面におけるＰ型半導体領域１０内に形成される。Ｐ型不純物領域３０はＮ型不純物領域１２ａおよび１２ｂと接触していてもよいし、Ｐ型半導体領域１０によってＮ型不純物領域１２ａおよび１２ｂから分離されていてもよい。
【００６６】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態１における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００６７】
本実施の形態における半導体装置によれば、Ｐ型半導体領域１０よりも不純物濃度が高濃度であるＰ型不純物領域３０が、Ｎ型不純物領域１２ａと１２ｂとに挟まれた半導体基板ＳＵＢ表面に形成されているので、Ｎ型不純物領域１２ａとＰ型不純物領域３０との境界部分の空乏層の延びが半導体基板ＳＵＢ表面において局所的に抑えられる。その結果、Ｎ型不純物領域１２ａと１２ｂとの間のパンチスルー電圧を維持しつつ距離Ｄ１を小さくすることができ、特性を維持しつつ素子占有面積を低減することができる。その結果、実施の形態１と同様の効果を得ることができる。
【００６８】
（実施の形態３）
図７は、この発明の実施の形態３に従う半導体装置の断面構造を概略的に示す図である。図７を参照して、本実施の形態における半導体装置は、図３に示す実施の形態１の半導体装置と比較して、電極２７、絶縁膜２８、およびＮ型不純物領域１２ｂ（図３）が形成されていない点において異なっている。Ｎ型不純物領域２５はＰ型半導体領域１０を隔ててＮ型不純物領域１２ａと対向する。その結果、Ｎ型不純物領域２５は、電極２６のコンタクト抵抗を下げる役割を果たすとともに、Ｐ型半導体領域１０との間でダイオードＤｉ（図１）のＰＮ接合を構成する。パンチスルー電圧はＮ型不純物領域１２ａと２５との距離Ｄ１（つまり、ドレイン電極２４に電気的に接続されたＮ型半導体領域とゲート電極２１に電気的に接続されたＮ型半導体領域との距離Ｄ１）によって決まる。また、Ｎ型不純物領域１２ａおよび２５はいずれも不純物を注入することによって形成される。Ｎ型不純物領域２５の拡散深さＤ２（つまり、ゲート電極２１に電気的に接続されたＮ型半導体領域の拡散深さＤ２）は、Ｎ型不純物領域１２ａの拡散深さＤ３（つまり、ドレイン電極２４に電気的に接続されたＮ型半導体領域の拡散深さＤ３）よりも浅い。
【００６９】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態１における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００７０】
たとえば図３に示す構成のように半導体装置がＮ型不純物領域１２ｂを含む場合には、Ｎ型不純物領域１２ａおよび１２ｂは、Ｎ型不純物領域１２ａと１２ｂとの距離Ｄ１（図４）を正確に制御するために、通常、一つのマスクを用いてＮ型不純物を注入することにより形成される。その結果、図３におけるＮ型不純物領域１２ａおよび１２ｂは、同一の拡散深さを有している。一方、図７に示す本実施の形態では、拡散深さＤ２がＮ型不純物領域２５の拡散深さに等しくなるため、拡散深さＤ２がＮ型不純物領域１２ａの拡散深さＤ３よりも浅くなる。拡散深さが浅くなれば、不純物領域の図３中横方向への拡散が抑えられる。したがって、Ｎ型不純物領域１２ｂが無い分だけ半導体装置の占有面積を低減することができる。その結果、実施の形態１と同様の効果を得ることができる。加えて、実用上は、既に存在するＮ型不純物領域２５をダイオードＤｉ（図１）のＰＮ接合として用いたことになるため、製造工程は増加しないというメリットも存在する。
【００７１】
なお、本実施の形態においては、Ｎ型不純物領域２５の不純物濃度がＮ型不純物領域１２ａの不純物濃度よりも高い場合について示したが、Ｎ型不純物濃度２５の不純物濃度に特に制限はなく、たとえばＮ型不純物領域１２ａの不純物濃度と同程度であってもよい。
【００７２】
（実施の形態４）
図８は、この発明の実施の形態４に従う半導体装置の断面構造を概略的に示す図である。図８を参照して、本実施の形態における半導体装置は、図７に示す実施の形態３の半導体装置と比較して、Ｐ型不純物領域３０が形成されている点において異なっている。Ｐ型不純物領域３０は、半導体基板ＳＵＢ表面におけるＰ型半導体領域１０内に形成される。Ｐ型不純物領域３０はＮ型不純物領域１２ａおよび１２ｂと接触していてもよいし、Ｐ型半導体領域１０によってＮ型不純物領域１２ａおよび１２ｂから分離されていてもよい。
【００７３】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態３における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００７４】
本実施の形態における半導体装置によれば、実施の形態３と同様の効果を得ることができる、加えて、Ｐ型半導体領域１０よりも不純物濃度が高濃度であるＰ型不純物領域３０が、半導体基板ＳＵＢ表面に形成されているので、Ｎ型不純物領域１２ａとＰ型不純物領域３０との境界部分の空乏層の延びが半導体基板ＳＵＢ表面において局所的に抑えられる。その結果、Ｎ型不純物領域１２ａと２５との間のパンチスルー電圧を維持しつつ距離Ｄ１をさらに小さくすることができ、特性を維持しつつ素子占有面積を一層低減することができる。
【００７５】
（実施の形態５）
図９は、この発明の実施の形態５に従う半導体装置の断面構造を概略的に示す図である。図９を参照して、本実施の形態における半導体装置は、図７に示す実施の形態３の半導体装置と比較して、Ｎ型不純物領域１２ｂおよび３１が形成されている点において異なっている。Ｎ型不純物領域３１は、Ｎ型不純物領域１２ａと接触しており、Ｐ型半導体領域１０を隔ててＮ型不純物領域１２ｂと対向する。Ｎ型不純物領域１２ｂは、Ｎ型不純物領域２５を取り囲むようにＰ型半導体領域１０内に形成され、Ｐ型半導体領域１０との間でダイオードＤｉ（図１）のＰＮ接合を構成する。また、Ｎ型不純物領域１２ｂおよび３１はいずれも不純物を注入することによって形成される。Ｎ型不純物領域３１の拡散深さＤ４およびＮ型不純物領域１２ｂの拡散深さＤ２は、Ｎ型不純物領域１２ａの拡散深さＤ３よりも浅くなっている。特に、Ｎ型不純物領域１２ｂおよび３１は、同一工程によって形成されてもよい。この場合には、拡散深さＤ２とＤ４とは、図９に示すように等しくなり、また、Ｎ型不純物領域１２ｂおよび３１を形成する際に用いるマスクにより、距離Ｄ１を正確に規定することができる。
【００７６】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態３における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００７７】
本実施の形態における半導体装置によれば、実施の形態３と同様の効果を得ることができる、加えて、Ｎ型不純物領域３１の拡散深さＤ４がＮ型不純物領域１２ａの拡散深さＤ３よりも浅いので、ドレイン電極２４に電気的に接続されたＮ型半導体領域（Ｎ型不純物領域１２ａ、２２、および３１）のＮ型不純物領域１２ｂの方への拡散が抑えられる。したがって、ドレイン電極２４に電気的に接続されたＮ型半導体領域の占有面積が減少し、半導体装置の占有面積を一層低減することができる。
【００７８】
（実施の形態６）
図１０は、この発明の実施の形態６に従う半導体装置の断面構造を概略的に示す図である。図１０を参照して、本実施の形態における半導体装置は、図７に示す実施の形態３の半導体装置と比較して、Ｎ型不純物領域２２（浅い領域）がＰ型半導体領域１０内に突き出している点において異なっている。Ｎ型不純物領域２２は、Ｎ型不純物領域１２ａ（深い領域）と接触しており、Ｐ型半導体領域１０を隔ててＮ型不純物領域２５と対向している。Ｎ型不純物領域２２および２５の不純物濃度は、いずれもＮ型不純物領域１２ａの不純物濃度よりも高くなっている。また、Ｎ型不純物領域２２および２５はいずれも不純物を注入することによって形成される。Ｎ型不純物領域２２の拡散深さＤ４およびＮ型不純物領域２５の拡散深さＤ２は、Ｎ型不純物領域１２ａの拡散深さＤ３よりも浅くなっている。特に、Ｎ型不純物領域２２および２５は同一工程によって形成されてもよい。この場合には、拡散深さＤ２とＤ４とは、図１０に示すように等しくなる。また、Ｎ型不純物領域２２および２５を形成する際に用いるマスクにより、距離Ｄ１を正確に規定することができる。
【００７９】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態３における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００８０】
本実施の形態における半導体装置によれば、実施の形態３と同様の効果を得ることができる、加えて、Ｎ型不純物領域２２の拡散深さＤ４がＮ型不純物領域１２ａの拡散深さＤ３よりも浅いので、ドレイン電極２４に電気的に接続されたＮ型半導体領域（Ｎ型不純物領域１２ａおよび２２）のＮ型不純物領域１２ｂの方への拡散が抑えられる。したがって、ドレイン電極２４に電気的に接続されたＮ型半導体領域の占有面積が減少し、半導体装置の占有面積を一層低減することができる。
【００８１】
（実施の形態７）
図１１は、この発明の実施の形態７に従う半導体装置の断面構造を概略的に示す図である。図１１を参照して、本実施の形態における半導体装置は、図３に示す実施の形態１の半導体装置と比較して、電極２７および絶縁膜２８（図３）の代わりに、Ｎ型不純物領域１２ａと１２ｂとを隔てる絶縁膜３４が半導体基板ＳＵＢ内に形成されている点において異なっている。絶縁膜３４は半導体基板ＳＵＢ表面から下方に延びており、Ｎ型半導体領域１２ａおよび１２ｂの下部に存在するＰ型半導体領域１０に達している。
【００８２】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態１における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００８３】
本実施の形態における半導体装置によれば、Ｎ型不純物領域１２ａと１２ｂとが絶縁膜３４によって隔てられているので、Ｎ型不純物領域１２ａと１２ｂとの間がパンチスルー降伏する際には、Ｎ型不純物領域１２ａとＰ型半導体領域１０との境界の空乏層が、図１２中矢印Ｃで示すように絶縁膜３４の下端部を回って、Ｎ型不純物領域１２ｂまで延びる必要がある。つまり、パンチスルー電圧を規定する距離Ｄ１が、実質的に、Ｎ型不純物領域１２ａの下端部から絶縁膜３４の下端部までの距離Ｄ５と、Ｎ型不純物領域１２ｂの下端部から絶縁膜３４の下端部までの距離Ｄ６との和（Ｄ５＋Ｄ６）となる。これにより、Ｎ型不純物領域１２ａと１２ｂとの間のパンチスルー電圧を維持しつつＮ型不純物領域１２ａと１２ｂとの距離を小さくすることができ、特性を維持しつつ素子占有面積を低減することができる。その結果、実施の形態１と同様の効果を得ることができる。
【００８４】
（実施の形態８）
図１２は、この発明の実施の形態８に従う半導体装置の断面構造を概略的に示す図である。図１２を参照して、本実施の形態における半導体装置は、図１１に示す実施の形態７の半導体装置と比較して、埋込電極３５が形成されている点において異なっている。埋込電極３５は、絶縁膜３４内に埋め込まれ、ゲート電極２１と電気的に接続される。これにより、埋込電極３５はＮ型不純物領域１２ａおよび１２ｂと絶縁される。埋込電極３５は、Ｐ型半導体領域１０とＮ型不純物領域１２ａおよび１２ｂとの境界よりも図１２中下方に延在していることが好ましい。
【００８５】
なお、本実施の形態における半導体装置の上記以外の構成は、実施の形態７における半導体装置の構成と同様であるので、同一の部材には同一の符号を記し、その説明は繰り返さない。
【００８６】
本実施の形態における半導体装置によれば、実施の形態７と同様の効果を得ることができる。加えて、ＩＧＢＴのターンオフ時における埋込電極３５の電位は、ゲート電位Ｖｇ２と同電位であり、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間の電圧レベルとなる。このような電位を有する埋込電極３５が半導体基板ＳＵＢ内部に電界を及ぼすと、Ｎ型不純物領域１２ａとＰ型半導体領域１０との境界部分の空乏層の延びが半導体基板ＳＵＢ内部において抑えられる。その結果、Ｎ型不純物領域１２ａと１２ｂとの間のパンチスルー電圧を向上することができる。
【００８７】
実施の形態１〜８で説明した構成は、適宜組み合わせることが可能である。具体的には、たとえば図６〜図１０に示す半導体装置の構成に、図３に示す半導体装置の電極２７および絶縁膜２８を付加してもよい。
【００８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８９】
この発明は、一般に、電力スイッチングを行なう半導体装置に適用することにより、耐圧特性に優れた高速スイッチング動作をする低オン電圧の小占有面積の半導体装置を得ることができる。この半導体装置は、ディスクリートな単体のトランジスタであってもよく、またモジュールなどの集積回路装置に内蔵されてもよい。
【図面の簡単な説明】
【００９０】
【図１】この発明の実施の形態１に従う半導体装置の電気的等価回路を示す図である。
【図２】この発明の実施の形態１に従う半導体装置の寄生成分を概略的に示す図である。
【図３】この発明の実施の形態１に従う半導体装置の断面構造を概略的に示す図である。
【図４】図３の構造において、電極２７を形成しない場合の空乏層の延び方を模式的に示す、図３中Ｂで示す部分を拡大した図である。
【図５】図３の構造における空乏層の延び方を模式的に示す、図３中Ｂで示す部分を拡大した図である。
【図６】この発明の実施の形態２に従う半導体装置の断面構造を概略的に示す図である。
【図７】この発明の実施の形態３に従う半導体装置の断面構造を概略的に示す図である。
【図８】この発明の実施の形態４に従う半導体装置の断面構造を概略的に示す図である。
【図９】この発明の実施の形態５に従う半導体装置の断面構造を概略的に示す図である。
【図１０】この発明の実施の形態６に従う半導体装置の断面構造を概略的に示す図である。
【図１１】この発明の実施の形態７に従う半導体装置の断面構造を概略的に示す図である。
【図１２】この発明の実施の形態８に従う半導体装置の断面構造を概略的に示す図である。
【符号の説明】
【００９１】
２  ＩＧＢＴ、３  コレクタ電極ノード、４  エミッタ電極ノード、５  ベース電極ノード、６，７  ゲート電極ノード、１０  Ｐ型半導体領域、１２ａ，１２ｂ，１５，２２，２５，３１  Ｎ型不純物領域、１３，１４，１９ａ，１９ｂ，３０  Ｐ型不純物領域、１６  エミッタ電極、１７，２０  ゲート絶縁膜、１８，２１  ゲート電極、２３  コレクタ電極、２４  ドレイン電極、２６，２７  電極、２８，３４  絶縁膜、３５  埋込電極、４０ａ〜４０ｄ，１４０ａ〜１４０ｄ  空乏層、ＢＴ  ＰＮＰバイポーラトランジスタ、Ｃｄ  接合容量、Ｃｇ  ゲート容量、Ｄ１，Ｄ５，Ｄ６  距離、Ｄ２〜Ｄ４  拡散深さ、Ｄｉ  ＰＮ接合ダイオード、ＬＩ  端部、ＬＬ  誘導性負荷、ＮＱ  ＮチャネルＭＯＳトランジスタ、ＰＱ  ＰチャネルＭＯＳトランジスタ、ＳＵＢ  半導体基板、Ｖｃ  コレクタ電位、Ｖｃｅ  コレクタ−エミッタ間電圧、Ｖｅ  エミッタ電位、Ｖｇ１  制御信号、Ｖｇ２  ゲート電位、Ｖｈ  ハイ側電圧、Ｖｔｈｐ  しきい値電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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