(57)【要約】【課題】動作速度が低下する問題があった。【解決手段】本発明は、外部負荷回路にＬＶＤＳ信号を出力する駆動回路であって、前記外部負荷回路が接続される第１、第２のノードと、前記第１のノードを共通ノードとし、直列接続された第１及び第２のスイッチング素子を有する第１の直列回路と、前記第２のノードを共通ノードとし、直列接続された第３及び第４のスイッチング素子を有する第２の直列回路と、前記第１、第２の直列回路に所定の電流を出力する第１の電流源と、を有し、前記第１及び第２のスイッチング素子、もしくは、前記第１の電流源の少なくともどれかが備える第１導電型のトランジスタのバックゲートが順バイアスとなっている駆動回路である。【選択図】図１
2010288004.tif 000002
【特許請求の範囲】
【請求項１】
外部負荷回路にＬＶＤＳ信号を出力する駆動回路であって、
前記外部負荷回路が接続される第１、第２のノードと、
前記第１のノードを共通ノードとし、直列接続された第１及び第２のスイッチング素子を有する第１の直列回路と、
前記第２のノードを共通ノードとし、直列接続された第３及び第４のスイッチング素子を有する第２の直列回路と、
前記第１、第２の直列回路に所定の電流を出力する第１の電流源と、を有し、
前記第１及び第３のスイッチング素子、もしくは、前記第１の電流源の少なくともどれかが備える第１導電型のトランジスタのバックゲートが順バイアスとなっている
駆動回路。
【請求項２】
第１の電源電圧を供給する第１の電源端子と、
前記第１及び第２の直列回路が接続される第３のノードと、を有し、
前記第１の電流源は、前記第１の電源端子と前記第３のノードとの間に接続され、
前記第１及び第３のスイッチング素子、もしくは、前記第１の電流源の少なくともどれかが備える第１導電型のトランジスタのバックゲートに、前記第１の電源電圧から所定の電位差を有する電圧を印加する
請求項１に記載の駆動回路。
【請求項３】
前記第１の電流源は、第１導電型の第１および第２のトランジスタを有し、
前記第１のトランジスタと前記第２のトランジスタは、前記第１のトランジスタを入力トランジスタとするカレントミラーを構成し、前記第２のトランジスタが前記第１の端子と前記第３のノードとの間に接続され、
前記第１及び第２のトランジスタのバックゲートに、前記第１の電源電圧から所定の電位差を有する電圧を印加する
請求項２に記載の駆動回路。
【請求項４】
前記第１のスイッチング素子は、第１導電型の第３のトランジスタにより構成され、
前記第３のスイッチング素子は、第１導電型の第４のトランジスタにより構成され、
前記第２のトランジスタが、前記第３のノードと前記第１のノードとの間に接続され、
前記第４のトランジスタが、前記第３のノードと前記第２のノードとの間に接続され、
前記第３及び第４のトランジスタのバックゲートに、前記第１の電源電圧から所定の電位差を有する電圧を印加する
請求項２または請求項３に記載の駆動回路。
【請求項５】
前記第１の電流源は、ソースフォロアとして機能する第１導電型の第５のトランジスタを有し、
前記第５のトランジスタは、バックゲートが順バイアスとなっている
請求項１に記載の駆動回路。
【請求項６】
第１の電源電圧を供給する第１の電源端子と、
第２の電源電圧を供給する第２の電源端子と、
前記第１及び第２の直列回路に所定の電流を出力する第２の電流源と、を有し、
前記第１及び第２の直列回路が、第４のノードと、第５のノードとの間に並列接続され、
前記第２の電流源が前記第１の電源端子と前記第４のノードとの間に接続され、
前記第１の電流源が前記第２の電源端子と前記第３のノードとの間に接続され、
前記第５のトランジスタのバックゲートに、前記第１の電源電圧から所定の電位差を有する電圧を印加する
請求項５に記載の駆動回路。
【請求項７】
第１の電源電圧を供給する第１の電源端子と、
第２の電源電圧を供給する第２の電源端子と、
前記第１及び第２の直列回路に所定の電流を出力する第２の電流源と、を有し、
前記第１及び第２の直列回路が、第４のノードと、第５のノードとの間に並列接続され、
前記第２の電流源が前記第１の電源端子と前記第４のノードとの間に接続され、
前記第１の電流源が前記第２の電源端子と前記第３のノードとの間に接続され、
前記第５のトランジスタのバックゲートに、前記第３のノードの電圧から所定の電位差を有する電圧を印加する
請求項５に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関する。
【背景技術】
【０００２】
近年、小振幅信号の高速伝送用インターフェイスであるＬＶＤＳ（Low Voltage Differential Signals）が採用されている。このようなＬＶＤＳの駆動回路１（以下、ＬＶＤＳ駆動回路１と称す）を図７に示す。図７に示すように、ＬＶＤＳ駆動回路１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４とを有する。
【０００３】
ＰＭＯＳトランジスタＭＰ１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＡ１、ゲートがノードＡ３に接続される。ＰＭＯＳトランジスタＭＰ４は、ソースが電源電圧端子ＶＤＤ、ドレイン及びゲートがノードＡ３に接続される。ＮＭＯＳトランジスタＭＮ４は、ドレインがノードＡ３、ソースが接地電圧端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭＮ４のゲートには、所定のバイアス電圧Ｖｂが印加されている。
【０００４】
ＰＭＯＳトランジスタＭＰ２は、ソースがノードＡ１、ドレインが外部出力端子Ｔｏｕｔ２に接続される。ＮＭＯＳトランジスタＭＮ２は、ドレインが外部出力端子Ｔｏｕｔ２、ソースがノードＡ２に接続される。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のゲートには、図示しない制御回路からの制御信号Ｓ２が入力される。
【０００５】
ＰＭＯＳトランジスタＭＰ３は、ソースがノードＡ１、ドレインが外部出力端子Ｔｏｕｔ１に接続される。ＮＭＯＳトランジスタＭＮ３は、ドレインが外部出力端子Ｔｏｕｔ１、ソースがノードＡ２に接続される。ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３のゲートには、図示しない制御回路からの制御信号Ｓ１が入力される。
【０００６】
ＮＭＯＳトランジスタＭＮ１は、ドレインがノードＡ２、ソースが接地電圧端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭＮ１のゲートには、所定のバイアス電圧Ｖｂが印加されている。なお、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のバックゲート端子は、電源電圧ＶＤＤが印加されている。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲート端子は、接地電圧ＶＳＳが印加されている。
【０００７】
外部出力端子Ｔｏｕｔ１、Ｔｏｕｔ２の間には、等価的に抵抗ＲＴ１で表す外部回路の終端抵抗（以下、終端抵抗ＲＴ１と称す）が接続される。
【０００８】
ＬＶＤＳ駆動回路１の動作について簡単に説明する。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１は、ゲートに定電圧が印加されており、電流源として機能している。制御信号Ｓ１、Ｓ２は、互いに位相の異なるハイレベル／ロウレベルの信号（差動信号）である。例えば、制御信号Ｓ１がロウレベル、制御信号Ｓ２がハイレベルの場合、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２がオン、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３がオフとなる。よって、ノードＡ１、ＰＭＯＳトランジスタＭＰ３、終端抵抗ＲＴ１、ＮＭＯＳトランジスタＭＮ２、ノードＡ２を経由した図７の実線で示す電流経路Ｐ１により電流が流れる。このとき、外部回路は、終端抵抗ＲＴ１の外部端子Ｔｏｕｔ１側の電位が外部端子Ｔｏｕｔ２側の電位より高くなるため、ハイレベルのＬＶＤＳ信号として受信する。
【０００９】
これとは逆に、制御信号Ｓ１がハイレベル、制御信号Ｓ２がロウレベルの場合、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２がオフ、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３がオンとなる。よって、ノードＡ１、ＰＭＯＳトランジスタＭＰ２、終端抵抗ＲＴ１、ＮＭＯＳトランジスタＭＮ３、ノードＡ２を経由した図７の破線で示す電流経路Ｐ２により電流が流れる。このとき、外部回路は、終端抵抗ＲＴ１の外部端子Ｔｏｕｔ１側の電位が外部端子Ｔｏｕｔ２側の電位より低くなるため、ロウレベルのＬＶＤＳ信号として受信する。
【００１０】
しかし、このようなＬＶＤＳ駆動回路１には以下のような問題点がある。まず、ＰＭＯＳトランジスタＭＰ４は、ＰＭＯＳトランジスタＭＰ１とカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ１は、電流源として動作するため、カレントミラー回路を構成するＰＭＯＳトランジスタＭＰ４も飽和領域で動作する。このため、ＰＭＯＳトランジスタＭＰ４と、このＰＭＯＳトランジスタＭＰ４に直列接続されているＮＭＯＳトランジスタＭＮ４との動作電圧は、以下に示す式（１）のようになる。但し、ＰＭＯＳトランジスタＭＰ４の飽和電圧をＶｄｓａｔＭＰ４、ＮＭＯＳトランジスタＭＮ４の飽和電圧をＶｄｓａｔＭＮ４とする。
ＶｄｓａｔＭＰ４＋ＶｔｈＭＰ４＋ＶｄｓａｔＭＮ４＜ＶＤＤ−ＶＳＳ…（１）
【００１１】
式（１）の中で、ＶｔｈＭＰ４は、ＰＭＯＳトランジスタＭＰ４のスレッショルド電圧である。ＶｔｈＭＰ４の値は、製造プロセスに依存する。そして、一般的にゲート酸化膜の耐圧が高いほど、ＶｔｈＭＰ４の値も大きくなる。ＬＶＤＳは、外部回路とのインターフェイスであるため、構成トランジスタに大きな電流を流すことが多く、耐圧の高いトランジスタを使用する場合が多い。このため、式（１）の左辺の項のうち、ＶｔｈＭＰ４が最も大きな割合を占めており、このＶｔｈＭＰ４の値を削減しないことには、電源電圧ＶＤＤの低減化が難しい。
【００１２】
ここで、電源電圧ＶＤＤの低減化のための技術が特許文献１に開示されている。図８に特許文献１の回路構成を簡略化した構成を示す。図８に示すように、特許文献１のＬＶＤＳの駆動回路２（以下、ＬＶＤＳ駆動回路２と称す）は、図７のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に相当するトランジスタを削除している。また、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のオン動作時にゲートにスイッチ回路ＳＷ１１〜ＳＷ１４を介してバイアス電圧供給回路１１からバイアス電圧、オフ動作のときには電源電圧ＶＤＤが印加される。同様に、ＮＭＯＳトランジスタＭＮ２、ＭＮ３のオン動作時にゲートにスイッチ回路ＳＷ１５〜ＳＷ１８を介してバイアス電圧供給回路１２からバイアス電圧、オフ動作のときには接地電圧ＶＳＳが印加される。このため、ＰＭＯＳトランジスタＭＰ１とカレントミラーを構成するＰＭＯＳトランジスタＭＰ４も削除される。
【００１３】
ゲートにバイアス電圧が印加されるときには、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３は電流源として動作し、所定の出力電流Ｉｏｕｔを出力する。この出力電流Ｉｏｕｔが、ＬＶＤＳ駆動回路１の場合と同様、外部回路の終端抵抗ＲＴ１の両端に電位差を生じさせ、外部回路はその電位差に応じた論理信号をＬＶＤＳの受信信号として利用する。
【００１４】
このような構成のＬＶＤＳ駆動回路２では、図７のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に相当するトランジスタを削除している。よって、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１により生じる電圧降下分を削減でき、その分の電源電圧ＶＤＤを低下させることが可能となる。また、式（１）で指摘した問題も生じない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−５４０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ここで、ＬＶＤＳ駆動回路２は、スイッチ回路ＳＷ１１〜ＳＷ１８を有しており、これらスイッチ回路を実現するためのトランジスタが使用される。このトランジスタのオン時のオン抵抗と、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３が有するゲート容量によるＲＣ時定数の影響で、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３のオン動作の移行速度が制限される。このため、ＬＶＤＳ信号の立ち上がり、立ち下がり波形がなまってしまい、ＬＶＤＳで規定されている立ち上がり時間、立ち下がり時間を満足できない可能性がある。このようにＬＶＤＳ駆動回路２は、スイッチ回路によるＲＣ時定数の影響で動作速度が低下する可能性がある。
【００１７】
また、ＬＶＤＳ駆動回路２では、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３は電流源として動作する。ＬＶＤＳ駆動回路２の構成上、ＰＭＯＳトランジスタＭＰ２、ＭＰ３はソースが電源電圧端子ＶＤＤ、ＮＭＯＳトランジスタＭＮ２、ＭＮ３はソースが接地電圧端子ＶＳＳに接続される。このため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３がオン時に流す定電流は、電源ノイズに弱くなってしまう。このため、電源ノイズの耐性を上げるためにＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３は、ゲート長Ｌを太くする必要がある。しかし、ゲート長Ｌを太くするとゲート容量も大きくなる。結果として、トランジスタのコンダクタンスｇｍが小さくなり、オン動作の立ち上がり時間、オフ動作の立ち下がり時間が長くなり、やはりＬＶＤＳ駆動回路２の動作速度が低下する。
【課題を解決するための手段】
【００１８】
本発明は、外部負荷回路にＬＶＤＳ信号を出力する駆動回路であって、前記外部負荷回路が接続される第１、第２のノードと、前記第１のノードを共通ノードとし、直列接続された第１及び第２のスイッチング素子を有する第１の直列回路と、前記第２のノードを共通ノードとし、直列接続された第３及び第４のスイッチング素子を有する第２の直列回路と、前記第１、第２の直列回路に所定の電流を出力する第１の電流源と、を有し、前記第１及び第２のスイッチング素子、もしくは、前記第１の電流源の少なくともどれかが備える第１導電型のトランジスタのバックゲートが順バイアスとなっている駆動回路である。
【００１９】
本発明にかかる駆動回路は、第１及び第２のスイッチング素子、もしくは、第１の電流源の少なくともどれかが備える第１導電型のトランジスタのバックゲートが順バイアスとなっている。バックゲートが順バイアスとなっているため、その第１導電型のトランジスタのしきい値電圧を減少させることができる。このため、第１及び第２のスイッチング素子のオン抵抗、もしくは、第１の電流源の飽和電圧を減少させることができる。よって、スイッチ回路を用いることによる動作速度の問題を回避しつつ、動作電圧を低減化させることが可能となる。
【発明の効果】
【００２０】
本発明にかかる駆動回路は、動作速度の低下を防ぎつつ、電源電圧の低減化が可能となる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１にかかるＬＶＤＳ駆動回路の構成である。
【図２】実施の形態２にかかるＬＶＤＳ駆動回路の構成である。
【図３】実施の形態２にかかるＬＶＤＳ駆動回路の他の構成である。
【図４】実施の形態３にかかるＬＶＤＳ駆動回路の構成である。
【図５】実施の形態３にかかるＬＶＤＳ駆動回路の他の構成である。
【図６】その他の実施の形態にかかるＬＶＤＳ駆動回路の構成である。
【図７】従来のＬＶＤＳ駆動回路の構成である。
【図８】従来のＬＶＤＳ駆動回路の構成である。
【発明を実施するための形態】
【００２２】
発明の実施の形態１
【００２３】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＬＶＤＳの駆動回路（以下、ＬＶＤＳ駆動回路と称す）に適用したものである。図１に本実施の形態１にかかるＬＶＤＳ駆動回路１００の構成を示す。
【００２４】
図１に示すように、ＬＶＤＳ駆動回路１００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４と、バイアス電圧生成部１１０とを有する。
【００２５】
ＰＭＯＳトランジスタＭＰ１０１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１、ゲートがノードＮ３に接続される。ＰＭＯＳトランジスタＭＰ１０４は、ソースが電源電圧端子ＶＤＤ、ドレイン及びゲートがノードＮ３に接続される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインがノードＮ３、ソースが接地電圧端子ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ１０４のゲートには、所定のバイアス電圧Ｖｂが印加されている。
【００２６】
ＰＭＯＳトランジスタＭＰ１０１とＭＰ１０４は、ＰＭＯＳトランジスタＭＰ１０４を入力トランジスタとするカレントミラーを構成する。このため、ＰＭＯＳトランジスタＭＰ１０１には、ＰＭＯＳトランジスタＭＰ１０４に流れる電流に応じたミラー電流が流れる。よって、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０４とで、ノードＮ１側に出力電流を出力する電流源を構成する。ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のバックゲート端子は、ノードＮ４と接続される。
【００２７】
バイアス電圧生成部１１０は、抵抗Ｒ１０１と、ＮＭＯＳトランジスタＭＮ１１０とを有する。抵抗Ｒ１０１は、一方の端子が電源電圧端子ＶＤＤ、他方の端子がノードＮ４に接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ４、ソースが接地電圧端子ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ１１０のゲートには、所定のバイアス電圧Ｖｂが印加されている。ＮＭＯＳトランジスタＭＮ１１０は電流源として動作する。このため、抵抗Ｒ１０１の電圧降下により所定の電位分電源電圧ＶＤＤから低下した電圧が、ノードＮ４に印加される。このノードＮ４に印加される電圧をバイアス電圧Ｖｂｇ１とする。つまり、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のバックゲートに上記バイアス電圧Ｖｂｇ１が印加されることになる。また、ＮＭＯＳトランジスタＭＮ１１０を抵抗に置き換えてもよい。
【００２８】
ＰＭＯＳトランジスタＭＰ１０２は、ソースがノードＮ１、ドレインが外部出力端子Ｔｏｕｔ１０２に接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインが外部出力端子Ｔｏｕｔ１０２、ソースがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ１０２及びＮＭＯＳトランジスタＭＮ１０２のゲートには、図示しない制御回路からの制御信号Ｓ１０２が入力される。
【００２９】
ＰＭＯＳトランジスタＭＰ１０３は、ソースがノードＮ１、ドレインが外部出力端子Ｔｏｕｔ１０１に接続される。ＮＭＯＳトランジスタＭＮ１０３は、ドレインが外部出力端子Ｔｏｕｔ１０１、ソースがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ１０３及びＮＭＯＳトランジスタＭＮ１０３のゲートには、図示しない制御回路からの制御信号Ｓ１０１が入力される。なお、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のバックゲートには電源電圧ＶＤＤが印加されている。ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０３は、スイッチング素子として機能する。
【００３０】
ＮＭＯＳトランジスタＭＮ１０１は、ドレインがノードＮ２、ソースが接地電圧端子ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ１０１のゲートには、所定のバイアス電圧Ｖｂが印加されている。
【００３１】
外部出力端子Ｔｏｕｔ１０１、Ｔｏｕｔ１０２の間には、等価的に抵抗ＲＴ１０１で表す外部回路の終端抵抗（以下、終端抵抗ＲＴ１０１と称す）が接続される。
【００３２】
ＬＶＤＳ駆動回路１００の動作について簡単に説明する。まず、ＰＭＯＳトランジスタＭＰ１０１及びＮＭＯＳトランジスタＭＮ１０１は、電流源として機能する。制御信号Ｓ１０１、Ｓ１０２は、互いに位相の異なるハイレベル／ロウレベルの信号（差動信号）である。例えば、制御信号Ｓ１０１がロウレベル、制御信号Ｓ１０２がハイレベルの場合、ＰＭＯＳトランジスタＭＰ１０３及びＮＭＯＳトランジスタＭＮ１０２がオン、ＰＭＯＳトランジスタＭＰ１０２及びＮＭＯＳトランジスタＭＮ１０３がオフとなる。よって、ノードＮ１、ＰＭＯＳトランジスタＭＰ１０３、終端抵抗ＲＴ１０１、ＮＭＯＳトランジスタＭＮ１０２、ノードＮ２を経由して電流が流れる。このとき、外部負荷回路の終端抵抗ＲＴ１０１は、外部出力端子Ｔｏｕｔ１０１側の電位が外部出力端子Ｔｏｕｔ１０２側の電位より高くなるため、ハイレベルのＬＶＤＳ信号として受信する。
【００３３】
これとは逆に、制御信号Ｓ１０１がハイレベル、制御信号Ｓ１０２がロウレベルの場合、ＰＭＯＳトランジスタＭＰ１０３及びＮＭＯＳトランジスタＭＮ１０２がオフ、ＰＭＯＳトランジスタＭＰ１０２及びＮＭＯＳトランジスタＭＮ１０３がオンとなる。よって、ノードＮ１、ＰＭＯＳトランジスタＭＰ１０２、終端抵抗ＲＴ１０１、ＮＭＯＳトランジスタＭＮ１０３、ノードＮ２を経由して電流が流れる。このとき、外部負荷回路の終端抵抗ＲＴ１０１は、外部出力端子Ｔｏｕｔ１０１側の電位が外部出力端子Ｔｏｕｔ１０２側の電位より低くなるため、ロウレベルのＬＶＤＳ信号として受信する。
【００３４】
このように、ＬＶＤＳ駆動回路１００の基本的な動作は、図７のＬＶＤＳ駆動回路１と同様である。ＰＭＯＳトランジスタＭＰ１０１は一定の電流をノードＮ１に出力する電流源として動作する。そして、このＰＭＯＳトランジスタＭＰ１０１とカレントミラーを構成するＰＭＯＳトランジスタＭＰ１０１とＭＰ１０４は、ＬＶＤＳ駆動回路１のＰＭＯＳトランジスタＭＰ１とＭＰ４と同様、飽和領域で動作する必要がある。但し、ＬＶＤＳ駆動回路１００は、ＬＶＤＳ駆動回路１とは異なりＰＭＯＳトランジスタＭＰ１、ＭＰ４に相当するＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のバックゲートにバイアス電圧Ｖｂｇ１が印加されている。バイアス電圧Ｖｂｇ１は、上述したように電源電圧ＶＤＤから所定の電位低下した電圧である。つまり、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のバックゲートを順バイアスとしている。但し、バイアス電圧Ｖｂｇ１は、ソース−バックゲート間にリーク電流が流れない程度の電圧とする。
【００３５】
ここで、従来のＬＶＤＳ駆動回路１では、電源電圧ＶＤＤを低減化できなかった理由の１つとして、ＶｔｈＭＰ４の値が大きいことが指摘されていた。しかし、ＬＶＤＳ駆動回路１００では、電源電圧ＶＤＤから所定の電位低下したバイアス電圧Ｖｂｇ１がＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のバックゲートに印加されている。このため、ＰＭＯＳトランジスタＭＰ１０４と、このＰＭＯＳトランジスタＭＰ１０４に直列接続されているＮＭＯＳトランジスタＭＮ１０４との動作電圧は、以下に示す式（２）のようになる。但し、ＰＭＯＳトランジスタＭＰ１０４の飽和電圧をＶｄｓａｔＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０４の飽和電圧をＶｄｓａｔＭＮ１０４、ＰＭＯＳトランジスタＭＰ４のスレッショルド電圧をＶｔｈＭＰ４とする。
ＶｄｓａｔＭＰ１０４＋ＶｔｈＭＰ１０４−ΔＶｔｈＭＰ１０４＋ＶｄｓａｔＭＮ１０４
＜ＶＤＤ−ＶＳＳ…（２）
【００３６】
ここで、ΔＶｔｈＭＰ１０４は、ＰＭＯＳトランジスタＭＰ１０４のバックゲートにバイアス電圧Ｖｂｇ１が印加されることによるスレッショルド電圧の変化分である。
【００３７】
ここで、ＬＶＤＳ駆動回路１では、ＰＭＯＳトランジスタＭＰ４のＮウェルの電位が電源電圧ＶＤＤであった。このため、ＰＭＯＳトランジスタＭＰ４のＮウェルの電位はソース電圧を同電位であり、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４との動作電圧は、式（１）のようになっていた。
【００３８】
しかし、ＬＶＤＳ駆動回路１００では、ＰＭＯＳトランジスタＭＰ１０４のＮウェルの電位を電源電圧ＶＤＤではなく、電源電圧ＶＤＤから所定の電位低いバイアス電圧Ｖｂｇ１としている。このため、Ｎウェルの電位がソース電圧を同電位の場合と比較して、ＰＭＯＳトランジスタＭＰ１０４のしきい値電圧が、上述したΔＶｔｈＭＰ１０４だけ小さくなっている。よって、式（２）の左辺に示すように、ＬＶＤＳ駆動回路１００の動作電圧をΔＶｔｈＭＰ１０４だけ小さくできる。このことから、電源電圧ＶＤＤをΔＶｔｈＭＰ１０４の分だけ低下させることが可能となり、電源電圧ＶＤＤの低減化が可能となる。
【００３９】
よって、電源電圧ＶＤＤを下げるためにＬＶＤＳ駆動回路２のようにスイッチ回路を用いる必要がなく、上述したＲＣ時定数よるトランジスタのオン動作の遅れを考慮する必要がない。更に、ＬＶＤＳ駆動回路２では、電源ノイズの影響を低減するためにＬＶＤＳ駆動回路２のＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３のゲート長Ｌを太くする必要があった。しかし、ＬＶＤＳ駆動回路１００では、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０３は、単にスイッチング素子として機能する。よって、電源ノイズの影響を低減するためにＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０３のゲート長Ｌを太くする必要がない。よって、ＬＶＤＳ駆動回路２で課題となっていた動作速度が低下する問題が発生しない。また、トランジスタのゲート長Ｌを太くするとトランジスタサイズが大きくなり、回路規模も増大を招く問題が発生するが、ＬＶＤＳ駆動回路１００ではこの問題も発生しない。
【００４０】
発明の実施の形態２
【００４１】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明をＬＶＤＳ駆動回路に適用したものである。図２に本実施の形態２にかかるＬＶＤＳ駆動回路２００の構成を示す。
【００４２】
図２に示すように、ＬＶＤＳ駆動回路２００は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４、ＭＰ１０２、ＭＰ１０３と、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４と、バイアス電圧生成部２１０とを有する。なお、図２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。
【００４３】
実施の形態２が実施の形態１と異なるのは、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のバックゲート電位と、バイアス電圧生成部２１０である。以下では、その相違点を重点的に説明し、その他の実施の形態１と同様の箇所は説明を省略する。
【００４４】
バイアス電圧生成部２１０は、抵抗Ｒ１０１、Ｒ２０１と、ＮＭＯＳトランジスタＭＮ１１０とを有する。抵抗Ｒ１０１は、一方の端子が電源電圧端子ＶＤＤ、他方の端子がノードＮ４に接続される。抵抗Ｒ２０１は、一方の端子がノードＮ４、他方の端子がノードＮ５に接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ５、ソースが接地電圧端子ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ１１０のゲートには、所定のバイアス電圧Ｖｂが印加されている。
【００４５】
バイアス電圧生成部２１０がバイアス電圧生成部１１０と異なるのは、抵抗Ｒ２０１が、抵抗Ｒ１０１の他方の端子とＮＭＯＳトランジスタＭＮ１１０のドレインとの間に接続される点である。このため、抵抗Ｒ１０１及びＲ２０１による合成抵抗の電圧降下により所定の電位分電源電圧ＶＤＤから低下した電圧が、ノードＮ５に印加される。このノードＮ５に印加される電圧をバイアス電圧Ｖｂｇ２とする。
【００４６】
ＰＭＯＳトランジスタＭＰ１０２は、ソースがノードＮ１、ドレインが外部出力端子Ｔｏｕｔ１０２に接続される。また、ゲートには制御信号Ｓ１０２が入力される。ＰＭＯＳトランジスタＭＰ１０３は、ソースがノードＮ１、ドレインが外部出力端子Ｔｏｕｔ１０１に接続される。また、ゲートには制御信号Ｓ１０１が入力される。また、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のバックゲートは、ノードＮ５と接続される。
【００４７】
つまり、実施の形態１のＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３では、バックゲートの電位を電源電圧ＶＤＤとしていたが、実施の形態２では、電源電圧ＶＤＤから所定の電位低下したバイアス電圧Ｖｂｇ２を印加している。これは、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のバックゲート電圧を順バイアスとしていることになる。但し、バイアス電圧Ｖｂｇ２は、ソース−バックゲート間にリーク電流が流れない程度の電圧とする。
【００４８】
以上のようなＬＶＤＳ駆動回路２００の動作は、制御信号Ｓ１０１、Ｓ１０２に対して、基本的にＬＶＤＳ駆動回路１００の動作と同様であり、ここでは動作の説明は省略する。
【００４９】
ここで、線形領域で動作するＭＯＳトランジスタのオン抵抗Ｒｏｎは、一般的に以下に示す式（３）のように表される。
Ｒｏｎ＝１／（μ・Ｃ０・Ｗ／Ｌ・（Ｖｇｓ−Ｖｔｈ））…（３）
【００５０】
なお、μはキャリア移動度、Ｃ０は単位面積あたりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈはスレッショルド電圧である。この式（３）からわかるように、しきい値電圧Ｖｔｈが小さいほどオン抵抗Ｒｏｎの値も小さくなる。
【００５１】
ここで、実施の形態１のＬＶＤＳ駆動回路１００のＰＭＯＳトランジスタＭＰ１０２のオン抵抗Ｒｏｎ１を考える。ＰＭＯＳトランジスタＭＰ１０２のスレッショルド電圧をＶｔｈＭＰ１０２、ホールのキャリア移動度をμｐとすると、ＰＭＯＳトランジスタＭＰ１０２のオン抵抗Ｒｏｎ１は、式（３）から、
Ｒｏｎ１＝１／（μｐ・Ｃ０・Ｗ／Ｌ・（Ｖｇｓ−ＶｔｈＭＰ１０２））
となる。
【００５２】
しかし、本実施の形態２のＰＭＯＳトランジスタＭＰ１０２のバックゲートにバイアス電圧Ｖｂｇ２が供給されている。つまり、ＰＭＯＳトランジスタＭＰ１０２のバックゲートに順バイアスがかかっている。そして、このバックゲートにバイアス電圧Ｖｂｇ２を印加することによるＰＭＯＳトランジスタＭＰ１０２のスレッショルド電圧の変化分をΔＶｔｈＭＰ１０２とすると、ＰＭＯＳトランジスタＭＰ１０２のオン抵抗Ｒｏｎ２は、
Ｒｏｎ２＝１／（μｐ・Ｃ０・Ｗ／Ｌ・（Ｖｇｓ−（ＶｔｈＭＰ１０２−ΔＶｔｈＭＰ１０２）））
となる。
【００５３】
よって、Ｒｏｎ１とＲｏｎ２を比較すると、本実施の形態２のＰＭＯＳトランジスタＭＰ２のオン抵抗Ｒｏｎ２の方が、スレッショルド電圧の変化分ΔＶｔｈＭＰ１０２に応じた値だけ小さくなることがわかる。
【００５４】
ここで、ＰＭＯＳトランジスタＭＰ１０１、ＮＭＯＳトランジスタＭＮ１０１は、上述のように電流源として動作するため、飽和領域で動作する。ここで、ＰＭＯＳトランジスタＭＰ１０１の飽和電圧をＶｄｓａｔＭＰ１０１、ＮＭＯＳトランジスタＭＮ１０１の飽和電圧をＶｄｓａｔＭＮ１０１、ＰＭＯＳトランジスタＭＰ１０１及びＮＭＯＳトランジスタＭＮ１０１の出力電流をＩｏｕｔ、ＰＭＯＳトランジスタＭＰ１０２のオン抵抗をＲｏｎＭＰ１０２、ＮＭＯＳトランジスタＭＰ１０３のオン抵抗をＲｏｎＭＮ１０３とすると、ＬＶＤＳ駆動回路１００の動作電圧は、以下に示す式（４）のようになる。但し、制御信号Ｓ１０１がハイレベル、制御信号Ｓ１０２がロウレベルの場合を想定する。
ＶｄｓａｔＭＰ１０１＋（ＲｏｎＭＰ１０２＋ＲｏｎＭＮ１０３＋ＲＴ１０１）×Ｉｏｕｔ＋ＶｄｓａｔＭＮ１０１＜ＶＤＤ−ＶＳＳ…（４）
【００５５】
ここで、式（４）で示したＲｏｎＭＰ１０２の値は、実施の形態１で言うところのＲｏｎ１、もしくは、本実施の形態２で言うところのＲｏｎ２の値と同じものである。よって、式（４）で示した、ＲｏｎＭＰ１０２の値を、実施の形態１と本実施の形態２で比較すると、本実施の形態２のＲｏｎＭＰ１０２の値の方が、ΔＶｔｈＭＰ１０２に応じた値だけ小さくなる。オン抵抗であるＲｏｎＭＰ１０２の値が小さくなると、この抵抗により生じる電圧降下も小さくなる。結果として、ＬＶＤＳ駆動回路２００の動作電圧を、小さくなったＲｏｎＭＰ１０２に応じた値分だけ減少させることができる。つまり、電源電圧ＶＤＤを実施の形態１よりも低下させることが可能である。
【００５６】
なお、本実施の形態２のＰＭＯＳトランジスタＭＰ１０３も、ＰＭＯＳトランジスタＭＰ１０２と同様、バックゲートにバイアス電圧生成部２１０からのバイアス電圧Ｖｂｇ２が供給されている。よって、ＰＭＯＳトランジスタＭＰ１０３のバックゲートにバイアス電圧Ｖｂｇ２を印加することによるスレッショルド電圧の変化分ΔＶｔｈＭＰ１０３をΔＶｔｈＭＰ１０２と同じ値とすると、ＰＭＯＳトランジスタＭＰ１０３のオン抵抗も、やはりＲｏｎ２と同様の値となる。また、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のコンダクタンスｇｍも大きくできる。このため、トランジスタの動作速度も速くなる。
【００５７】
また、図２のＬＶＤＳ駆動回路２００では、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４のバックゲートにバイアス電圧Ｖｂｇ１、Ｖｂｇ２を印加しているが、図３に示すＬＶＤＳ駆動回路２０１のように、ＰＭＯＳトランジスタＭＰ２０２、ＭＰ２０３のバックゲートにのみ、バイアス電圧生成部２２０からのバイアス電圧Ｖｂｇ２を印加してもよい。
【００５８】
バイアス電圧生成部２２０は、抵抗Ｒ２０２と、ＮＭＯＳトランジスタＭＮ１１０とを有する。バイアス電圧生成部２２０は、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のバックゲートにバイアス電圧Ｖｂｇ２を印加する。このバイアス電圧Ｖｂｇ２は、抵抗Ｒ２０２の電圧降下により、電源電圧ＶＤＤから所定の電位低下した電圧である。つまり、図２のＬＶＤＳ駆動回路２００と同様、ＰＭＯＳトランジスタＭＰ２０２、ＭＰ２０３のバックゲート電圧を順バイアスとしている。但し、当然このバイアス電圧Ｖｂｇ２も、ソース−バックゲート間にリーク電流が流れない程度の電圧とする。
【００５９】
発明の実施の形態３
【００６０】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態２と同様、本発明をＬＶＤＳ駆動回路に適用したものである。図４に本実施の形態３にかかるＬＶＤＳ駆動回路３００の構成を示す。
【００６１】
図４に示すように、ＬＶＤＳ駆動回路３００は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４、ＭＰ１０２、ＭＰ１０３、ＭＰ３０１と、ＮＭＯＳトランジスタＭＮ１０２〜ＭＮ１０４と、バイアス電圧生成部３１０とを有する。なお、図４に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。
【００６２】
実施の形態３が実施の形態２と異なるのは、ＰＭＯＳトランジスタＭＰ３０１と、バイアス電圧生成部３１０である。以下では、その相違点を重点的に説明し、その他の実施の形態２と同様の箇所は説明を省略する。
【００６３】
バイアス電圧生成部３２０は、抵抗Ｒ１０１、Ｒ２０１、Ｒ３０１と、ＮＭＯＳトランジスタＭＮ１１０とを有する。抵抗Ｒ１０１は、一方の端子が電源電圧端子ＶＤＤ、他方の端子がノードＮ４に接続される。抵抗Ｒ２０１は、一方の端子がノードＮ４、他方の端子がノードＮ５に接続される。抵抗Ｒ３０１は、一方の端子がノードＮ５、他方の端子がノードＮ６に接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ６、ソースが接地電圧端子ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ１１０のゲートには、所定のバイアス電圧Ｖｂが印加されている。
【００６４】
バイアス電圧生成部３１０がバイアス電圧生成部２１０と異なるのは、抵抗Ｒ３０１が、抵抗Ｒ２０１の他方の端子とＮＭＯＳトランジスタＭＮ１１０のドレインとの間に接続される点である。このため、抵抗Ｒ１０１、Ｒ２０１、Ｒ３０１による合成抵抗の電圧降下により所定の電位分電源電圧ＶＤＤから低下した電圧が、ノードＮ６に印加される。このノードＮ６に印加される電圧をバイアス電圧Ｖｂｇ３とする。但し、このバイアス電圧Ｖｂｇ３は、ノードＮ２の電位Ｖｎ２よりも低い値となるよう調整されている。なお、このノードＮ６の電位は、ノードＮ２の電位Ｖｎ２がＡＣコモンとなっているため、容易に調整することが可能である。
【００６５】
ＰＭＯＳトランジスタＭＰ３０１は、ソースがノードＮ２、ドレインが接地電圧端子ＶＳＳに接続される。また、ゲートには所定のバイアス電圧Ｖｂが印加されている。更に、ＰＭＯＳトランジスタＭＰ３０１のバックゲートにはバイアス電圧生成部３１０からのバイアス電圧Ｖｂｇ３が入力される。このように、ＬＶＤＳ駆動回路３００では、ＰＭＯＳトランジスタＭＰ３０１のＮウェルの電位をバイアス電圧Ｖｂｇ３としている。このため、Ｎウェルの電位がソース電圧を同電位の場合と比較して、ＰＭＯＳトランジスタＭＰ３０１のしきい値電圧が、ΔＶｔｈＭＰ３０１だけ小さくなっている。
【００６６】
なお、ＰＭＯＳトランジスタＭＰ３０１は、実施の形態２のＭＮ１０１と同様、電流源として動作する。そして更に、ＰＭＯＳトランジスタＭＰ３０１は、ソースフォロワ回路として動作する。ＰＭＯＳトランジスタＭＰ３０１をソースフォロワ回路として使う効果として、電源電圧ＶＤＤに電源ノイズが発生した場合であっても、外部回路の終端抵抗ＲＴ１０１に流れる電流を一定に保持することができる。
【００６７】
例えば、電源ノイズにより、電源電圧ＶＤＤが上昇した場合、ＰＭＯＳトランジスタＭＰ１０１のゲート−ソース電圧Ｖｇｓが大きくなり、ＰＭＯＳトランジスタＭＰ１０１はドレイン電流を増加させようとする。しかし、ソースフォロワ回路として動作するＰＭＯＳトランジスタＭＰ３０１が流す電流はほとんど変化しない。このため、外部回路の終端抵抗ＲＴ１０１に流れる電流を一定に保持することができる。この結果、外部回路が受信するＬＶＤＳ信号の振幅の中心電位（コモン電圧）を一定に保つことができる。但し、ＰＭＯＳトランジスタＭＰ３０１を電流源として動作させるためには、ゲート−ソース電位Ｖｇｓを一定以上に保持する必要がある。
【００６８】
以上のようなＬＶＤＳ駆動回路３００の動作は、制御信号Ｓ１０１、Ｓ１０２に対して、基本的にＬＶＤＳ駆動回路２００の動作と同様であり、ここでは動作の説明は省略する。
【００６９】
ＰＭＯＳトランジスタＭＰ３０１は、上述したように電流源として一定の電流を流す。このため、ＰＭＯＳトランジスタＭＰ３０１は、飽和領域で動作する必要がある。よって、ソース−ドレイン間の電圧Ｖｄｓは、ＭＯＳトランジスタの飽和電圧Ｖｄｓａｔよりも大きくする必要がある。
【００７０】
ここで、ＰＭＯＳトランジスタＭＰ３０１のゲート−ソース電圧をＶｇｓＭＰ３０１とし、ＰＭＯＳトランジスタＭＰ１０１及びＰＭＯＳトランジスタＭＰ３０１の出力電流をＩｏｕｔとすると、ＬＶＤＳ駆動回路３００の動作電圧は、以下に示す式（５）のようになる。但し、制御信号Ｓ１がハイレベル、制御信号Ｓ２がロウレベルの場合を想定する。
ＶｄｓａｔＭＰ１０１＋（ＲｏｎＭＰ１０２＋ＲｏｎＭＮ１０３＋ＲＴ１０１）×Ｉｏｕｔ
＋ＶｇｓＭＰ３０１＋Ｖｂ＜ＶＤＤ−ＶＳＳ…（５）
【００７１】
但し、実施の形態２と同様、ＰＭＯＳトランジスタＭＰ１０１の飽和電圧をＶｄｓａｔＭＰ１０１、ＰＭＯＳトランジスタＭＰ１０２のオン抵抗をＲｏｎＭＰ１０２、ＮＭＯＳトランジスタＭＮ１０３のオン抵抗をＲｏｎＭＮ１０３とする。
【００７２】
更に、式（５）は、式（６）のようになる。但し、ＰＭＯＳトランジスタＭＰ３０１の飽和電圧をＶｄｓａｔＭＰ３０１、スレッショルド電圧をＶｔｈＭＰ３０１、バックゲートにバイアス電圧Ｖｂｇ３が印加されることによるＰＭＯＳトランジスタＭＰ３０１の飽和電圧の変化分をΔＶｔｈＭＰ３０１とする。
ＶｄｓａｔＭＰ１０１＋（ＲｏｎＭＰ１０２＋ＲｏｎＭＮ１０３＋ＲＴ１０１）×Ｉｏｕｔ＋ＶｄｓａｔＭＰ３０１＋ＶｔｈＭＰ３０１−ΔＶｔｈＭＰ３０１＜ＶＤＤ−ＶＳＳ…（６）
【００７３】
ここで、上述したうように、ＰＭＯＳトランジスタＭＰ３０１を電流源として動作させるためには、ＰＭＯＳトランジスタＭＰ３０１のゲート−ソース電位Ｖｇｓを一定以上に保持する必要がある。ここで、ＰＭＯＳトランジスタＭＰ３０１を、バックゲートに逆バイアスをかけた通常のＰＭＯＳトランジスタとした場合を考える。つまり、ＰＭＯＳトランジスタＭＰ３０１のバックゲート電圧（Ｎウェルの電位）をソース電圧と同電位とする。この場合、ゲート−ソース電位Ｖｇｓを一定以上に保持する必要があり、実施の形態２のようなＮＭＯＳトランジスタＭＮ１０１を使用した場合と比較して、ＬＶＤＳ駆動回路３００の動作電圧を低下させる点で不利となる。
【００７４】
しかし、本実施の形態３のＬＶＤＳ駆動回路３００では、ＰＭＯＳトランジスタＭＰ３０１のＮウェルの電位を、バイアス電圧Ｖｂｇ３としている。このため、Ｎウェルの電位がソース電圧を同電位の場合と比較して、式（６）に示すように、ＰＭＯＳトランジスタＭＰ３０１のしきい値電圧を、ΔＶｔｈＭＰ３０１だけ小さくできる。よって、ＬＶＤＳ駆動回路３００は、動作電圧を低下させることができ、更にＰＭＯＳトランジスタＭＰ３０１をソースフォロワとして利用する利点も得ることができる。
【００７５】
また、図４のＬＶＤＳ駆動回路３００では、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４及びＭＰ３０１のバックゲートにバイアス電圧Ｖｂｇ１、Ｖｂｇ２、Ｖｂｇ３を印加しているが、図５に示すＬＶＤＳ駆動回路３０１のように、ＰＭＯＳトランジスタＭＰ３０１のバックゲートにのみ、バイアス電圧生成部３２０からのバイアス電圧Ｖｂｇ３を印加してもよい。
【００７６】
バイアス電圧生成部３２０は、抵抗Ｒ３０２と、ＮＭＯＳトランジスタＭＮ１１０とを有する。バイアス電圧生成部３２０は、ＰＭＯＳトランジスタＭＰ３０１のバックゲートにバイアス電圧Ｖｂｇ３を印加する。このバイアス電圧Ｖｂｇ３は、抵抗Ｒ３０２の電圧降下により、電源電圧ＶＤＤから所定の電位低下した電圧である。つまり、ＬＶＤＳ駆動回路３００と同様、ＰＭＯＳトランジスタＭＰ３０１のバックゲートを順バイアスとしている。但し、バイアス電圧Ｖｂｇ３は、ソース−バックゲート間にリーク電流が流れない程度の電圧とする。
【００７７】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１〜３のＭＯＳトランジスタの導電型を逆とした構成としてもよい。つまり、実施の形態１〜３では、ＰＭＯＳトランジスタのバックゲート電位を電源電圧ＶＤＤから所定の電位低い電圧（順バイアス）としているが、ＮＭＯＳトランジスタのバックゲートを接地電圧ＶＳＳから所定の電位高い電位としてもよい。換言すると、ＮＭＯＳトランジスタのバックゲートに順バイアスをかけることになる。
【００７８】
更に、実施の形態３では、ＰＭＯＳトランジスタＭＰ３０１のバックゲート電圧をバイアス電圧生成部３１０もしくは３２０で生成しているが、それ以外の方法でバックゲート電圧を生成してもよい。例えば、図６に示すようなＬＶＤＳ駆動回路３０２のバイアス電圧生成部３３０でバックゲート電圧を生成してもよい。
【００７９】
バイアス電圧生成部３３０は、バッファ回路ＢＵＦ３０１と、中間電位生成回路３２１とを有する。バッファ回路ＢＵＦ３０１は、電流バッファリングし、ノードＮ２の電位と同じ電位を出力する。なお、バッファ回路ＢＵＦ３０１は、ノードＮ２に接続されることでノードＮ２の電位Ｖｎ２に影響を与えないよう入力インピーダンスが十分に高く設定されている。中間電位生成回路３２１は、電位Ｖｎ２から接地電圧ＶＳＳの間で、所定の電位Ｖｂｇ３を生成する。
【００８０】
なお、ノードＮ２の電位Ｖｎ２は、上述したようにＡＣコモンとなっている。よって、ノードＮ２の電位Ｖｎ２は、ほぼ変動がなく一定の電位となる。つまり、電位Ｖｎ２は電源電圧ＶＤＤから所定の電圧低下した電位であり、更に中間電位生成回路３２１により電位Ｖｎ２から更に所定の電位低下したバイアス電圧Ｖｂｇ３が、ＰＭＯＳトランジスタＭＰ３０１のバックゲートに印加されていることになる。よって、ＬＶＤＳ駆動回路３００と同様、ＰＭＯＳトランジスタＭＰ３０１のバックゲートを順バイアスとしている。
【００８１】
また、ＰＭＯＳトランジスタＭＰ３０１のバックゲートにのみ、バイアス電圧生成部３３０からのバイアス電圧Ｖｂｇ３を印加してもよい。
【符号の説明】
【００８２】
１００、２００、２０１、３００、３０１、３０２  ＬＶＤＳ駆動回路
ＭＰ１０１〜ＭＰ１０４、ＭＰ３０１  ＰＭＯＳトランジスタ
ＭＮ１０１〜ＭＮ１０４、ＭＮ１１０  ＮＭＯＳトランジスタ
Ｒ１０１、Ｒ２０１、Ｒ２０２、Ｒ３０１、Ｒ３０２  抵抗
ＲＴ１０１  終端抵抗
１１０、２１０、２２０、３１０、３２０  バイアス電圧生成部
【図１】
2010288004.tif 000003
【図２】
2010288004.tif 000004
【図３】
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【図４】
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【図５】
2010288004.tif 000007
【図６】
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【図７】
2010288004.tif 000009
【図８】
2010288004.tif 000010