(57)【要約】【課題】大規模な被測定トランジスタの特性を高精度に測定する。【解決手段】ｎ行ｍ列のマトリクス状に配列される被測定トランジスタを有する評価セルと、被測定トランジスタのドレイン及びソースにストレス電圧を印加するためのドレイン電源線と、ゲートにストレス電圧を印加するためのゲート電源線と、評価セルを選択するための行選択信号供給用の行選択線と、列選択信号供給用の列選択線と、入力端子が行選択線と列選択線と接続されていると共に、接続された行選択信号と列選択信号に応じて被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、評価セルに対応して設けられ、ドレイン端子とドレイン電源線との接続／非接続を切り替える第１のスイッチと、ソース端子とドレイン電源線との接続／非接続を切り替える第２のスイッチと、ゲート端子とゲート電源線との接続／非接続を切り替える第３のスイッチとを備える。【選択図】図１
2010147224.tif 000002
【特許請求の範囲】
【請求項１】
被測定トランジスタの特性を評価するための半導体評価回路であって、
ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されていると共に被測定トランジスタを有するｎ×ｍ個の評価セルと、
前記被測定トランジスタ用のドレイン端子及びソース端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線と、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、
前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ドレイン端子と前記ドレイン電源線との接続／非接続を切り替える第１のスイッチと、
前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ソース端子と前記ドレイン電源線との接続／非接続を切り替える第２のスイッチと、
前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ゲート端子と前記ゲート電源線との接続／非接続を切り替える第３のスイッチと、
を備えることを特徴とする半導体評価回路。
【請求項２】
被測定トランジスタの特性を評価するための半導体評価回路であって、
ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されていると共に被測定トランジスタを有するｎ×ｍ個の評価セルと、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線と、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、
前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ドレイン端子と前記ドレイン電源線との接続／非接続を切り替える第１のスイッチと、
前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ソース端子と前記ソース電源線との接続／非接続を切り替える第２のスイッチと、
前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ゲート端子と前記ゲート電源線との接続／非接続を切り替える第３のスイッチと、
を備えることを特徴とする半導体評価回路。
【請求項３】
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線との接続／非接続を切り替えるソース電源線切替回路と、
を備えることを特徴とする請求項１または２記載の半導体評価回路。
【請求項４】
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線との接続／非接続を切り替えるドレイン電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線との接続／非接続を切り替えるゲート電源線切替回路と、
を備えることを特徴とする請求項３記載の半導体評価回路。
【請求項５】
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線との接続／非接続を切り替えるドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線との接続／非接続を切り替えるソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線との接続／非接続を切り替えるゲート検出線切替回路と、
を備えることを特徴とする請求項３または４に記載の半導体評価回路。
【請求項６】
前記評価セルの各々は、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子との接続／非接続を切り替える第４のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子との接続／非接続を切り替える第５のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子との接続／非接続を切り替える第６のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子との接続／非接続を切り替える第７のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子との接続／非接続を切り替える第８のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子との接続／非接続を切り替える第９のスイッチと、
を備えることを特徴とする請求項５記載の半導体評価回路。
【請求項７】
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路を備え、
前記選択信号供給回路は、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、テストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記列アドレス信号及び行アドレス信号を基に前記行選択信号及び前記列選択信号を生成し、
前記テストモードでは、全ての評価セルを選択するための前記行選択信号及び前記列選択信号を生成する、
ことを特徴とする請求項１〜６のいずれか一項に記載の半導体評価回路。
【請求項８】
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、テストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記行選択信号及び前記列選択信号を生成する第１のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記行選択信号及び前記列選択信号を生成する第２のアドレスモードとを切り替え、
前記テストモードでは、全ての評価セルを選択するための前記行選択信号及び前記列選択信号を生成する、
ことを特徴とする請求項１〜６のいずれか一項に記載の半導体評価回路。
【請求項９】
被測定トランジスタの特性を評価するための半導体評価方法であって、請求項３に記載の半導体評価回路を使用し、評価対象となる評価セルの列に属する列選択線に当該評価対象となる評価セルを選択するための列選択信号を供給すると共に、行に属する行選択線に当該評価対象となる評価セルを選択するための行選択信号を供給する第１の工程と、少なくとも前記主ソース電源線に所望のソース電圧を供給する第２の工程と、前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体評価方法。
【請求項１０】
被測定トランジスタの特性を評価するための半導体評価方法であって、請求項４〜６のいずれか一項に記載の半導体評価回路を使用し、評価対象となる評価セルの列に属する列選択線に当該評価対象となる評価セルを選択するための列選択信号を供給すると共に、行に属する行選択線に当該評価対象となる評価セルを選択するための行選択信号を供給する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体評価方法。
【請求項１１】
被測定トランジスタの特性を評価するための半導体評価方法であって、請求項７に記載の半導体評価回路を使用し、前記通常評価モードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体評価方法。
【請求項１２】
被測定トランジスタの特性を評価するための半導体評価方法であって、請求項８に記載の半導体評価回路を使用し、前記通常評価モードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第１のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体評価方法。
【請求項１３】
被測定トランジスタの特性を評価するための半導体評価方法であって、請求項８に記載の半導体評価回路を使用し、前記通常評価モードの第２のアドレスモードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第２のアドレスモードに対応する状態に設定する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体評価方法。
【請求項１４】
被測定トランジスタの特性を評価するための半導体評価方法であって、請求項７または８に記載の半導体評価回路を使用し、前記テストモードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態をテストモードに対応する状態に設定する第１の工程と、前記ドレイン電源線に所望のストレス電圧を印加し、前記ソース電源線に所望のストレス電圧を印加し、前記ゲート電源線に所望のストレス電圧を印加して、全ての被測定トランジスタのストレステストを行う第２の工程と、を有することを特徴とする半導体評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体評価回路に関し、特にＤＵＴ(Device Under Test）である被測定トランジスタの特性を評価するための半導体評価回路及び半導体評価方法に関する。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
【０００３】
従来、大規模な素子評価を行うＴＥＧとして、例えば図１３（ａ）に示すように複数個の被測定トランジスタをｎ行ｍ列のマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
同図を参照して従来技術におけるＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。１行目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続されている。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続されている。また、共通ドレイン線Ｄ１の電圧をモニターするために、副ドレインセンス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続されている。
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続されている。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続されている。なお、上記のスイッチＳＷ１〜ＳＷ３は、図１３（ｂ）に示す回路構成をしており、ここでは図示しないデコーダの出力信号によって制御される。
【０００４】
これらのセットを一組として、上述と同様な接続でｎ行目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、１列目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にしてｍ列目に属する被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続されている。
また、共通ゲート線Ｇ１にはゲート選択回路５００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｎ×ｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
【０００５】
一方、近年、特にＰチャネル型ＭＯＳトランジスタにおいて、ストレス変動による特性劣化と、その回復が時々刻々と変化する、いわゆるＮＢＴＩ（Negative Bias Temparature Instability）の問題が顕著になっており、この解明を行う評価が盛んになっている。しかしながら、この特性は、ストレス時間、回復時間に依存しており、従来は単体トランジスタでのみ評価しており、大規模な評価方法がなかった。
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and  Kenji Taniguchi,“Test structure for precise statistical characteristics  measurement of MOSFETs”, IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
【非特許文献２】Sanjay Rangan, Neal Mielke, and Everett C.C.Yeh, “Universal Recovery Behavior of Negative Bias Temperature Instability”,IEEE 2003
【非特許文献３】M.Denais, A.Bravaix, V.Huard, C.parthasarathy, G.Ribed, F.Perrier, Y.Rey-Tauriac, and N.Revil,“On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET’s”,IEDM 2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによりＮＢＴＩ試験を行うこととした場合、全ての被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍにストレス電圧印加後、個々の被測定トランジスタの特性を順番に測定することになるので、測定が後になる被測定トランジスタの特性が回復してしまい、高精度な測定が出来ないという問題があった。
また、特性回復による測定の精度の劣化を避けるために、各被測定トランジスタにストレス電圧印加後すぐに特性を測定することも可能であるが、膨大な評価時間を要してしまう問題があった。また、被測定トランジスタの選択に使用される各信号線も評価のたびに充放電を要し、消費電流の増加を招く問題があった。さらには、消費電流の増加により、測定系の内部電位安定のためある程度時間も要してしまい、評価時間がさらに伸びてしまうという問題があった。
本発明は、上述した事情に鑑みてなされたものであり、大規模な被測定トランジスタの特性を高精度かつ短時間に測定することが可能な半導体評価回路及び半導体評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、半導体評価回路に係わる第１の解決手段として、被測定トランジスタの特性を評価するための半導体評価回路であって、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されていると共に被測定トランジスタを有するｎ×ｍ個の評価セルと、前記被測定トランジスタ用のドレイン端子及びソース端子にストレス電圧を印加するためのドレイン電源線と、前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線と、各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線と、一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ドレイン端子と前記ドレイン電源線との接続／非接続を切り替える第１のスイッチと、前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ソース端子と前記ドレイン電源線との接続／非接続を切り替える第２のスイッチと、前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ゲート端子と前記ゲート電源線との接続／非接続を切り替える第３のスイッチと、を備えることを特徴とする。
【０００８】
また、半導体評価回路に係わる第２の解決手段として、被測定トランジスタの特性を評価するための半導体評価回路であって、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されていると共に被測定トランジスタを有するｎ×ｍ個の評価セルと、前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線と、各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線と、一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ドレイン端子と前記ドレイン電源線との接続／非接続を切り替える第１のスイッチと、前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ソース端子と前記ソース電源線との接続／非接続を切り替える第２のスイッチと、前記評価セルに対応して設けられ、前記行選択信号及び前記列選択信号に応じて、前記ゲート端子と前記ゲート電源線との接続／非接続を切り替える第３のスイッチと、を備えることを特徴とする。
【０００９】
また、半導体評価回路に係わる第３の解決手段として、上記第１または第２の解決手段において、前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにソース電圧を供給するための副ソース電源線と、各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線と、各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線と、前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線との接続／非接続を切り替えるソース電源線切替回路と、を備えることを特徴とする。
【００１０】
また、半導体評価回路に係わる第４の解決手段として、上記第３の解決手段において、前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための副ソース電源線と、各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線との接続／非接続を切り替えるドレイン電源線切替回路と、前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線との接続／非接続を切り替えるゲート電源線切替回路と、を備えることを特徴とする。
【００１１】
また、半導体評価回路に係わる第５の解決手段として、上記第３または第４の解決手段において、前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線との接続／非接続を切り替えるドレイン検出線切替回路と、前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線との接続／非接続を切り替えるソース検出線切替回路と、前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線との接続／非接続を切り替えるゲート検出線切替回路と、を備えることを特徴とする。
【００１２】
また、半導体評価回路に係わる第６の解決手段として、上記第５の解決手段において、前記評価セルの各々は、前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子との接続／非接続を切り替える第１のスイッチと、前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子との接続／非接続を切り替える第２のスイッチと、前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子との接続／非接続を切り替える第３のスイッチと、前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子との接続／非接続を切り替える第４のスイッチと、前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子との接続／非接続を切り替える第５のスイッチと、前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子との接続／非接続を切り替える第６のスイッチと、を備えることを特徴とする。
【００１３】
また、半導体評価回路に係わる第７の解決手段として、上記第１〜第６いずれかの解決手段において、各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路を備え、前記選択信号供給回路は、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、前記テスト信号の状態に応じて、通常評価モード、テストモードのいずれかのモードに移行し、前記通常評価モードでは、前記列アドレス信号及び行アドレス信号を基に前記行選択信号及び前記列選択信号を生成し、前記テストモードでは、全ての評価セルを選択するための前記行選択信号及び前記列選択信号を生成する、ことを特徴とする。
【００１４】
また、半導体評価回路に係わる第８の解決手段として、上記第１〜第６いずれかの解決手段において、各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路を備え、前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、前記テスト信号の状態に応じて、通常評価モード、テストモードのいずれかのモードに移行し、前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記行選択信号及び前記列選択信号を生成する第１のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記行選択信号及び前記列選択信号を生成する第２のアドレスモードとを切り替え、前記テストモードでは、全ての評価セルを選択するための前記行選択信号及び前記列選択信号を生成する、ことを特徴とする。
【００１５】
一方、本発明は、半導体評価方法に係わる第１の解決手段として、被測定トランジスタの特性を評価するための半導体評価方法であって、上記第３の解決手段を有する半導体評価回路を使用し、評価対象となる評価セルの列に属する列選択線に当該評価対象となる評価セルを選択するための列選択信号を供給すると共に、行に属する行選択線に当該評価対象となる評価セルを選択するための行選択信号を供給する第１の工程と、少なくとも前記主ソース電源線に所望のソース電圧を供給する第２の工程と、前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１６】
また、本発明は、半導体評価方法に係わる第２の解決手段として、被測定トランジスタの特性を評価するための半導体評価方法であって、上記第４〜６のいずれかの解決手段を有する半導体評価回路を使用し、評価対象となる評価セルの列に属する列選択線に当該評価対象となる評価セルを選択するための列選択信号を供給すると共に、行に属する行選択線に当該評価対象となる評価セルを選択するための行選択信号を供給する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１７】
また、本発明は、半導体評価方法に係わる第３の解決手段として、被測定トランジスタの特性を評価するための半導体評価方法であって、上記第７の解決手段を有する半導体評価回路を使用し、前記通常評価モードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１８】
また、本発明は、半導体評価方法に係わる第４の解決手段として、被測定トランジスタの特性を評価するための半導体評価方法であって、上記第８の解決手段を有する半導体評価回路を使用し、前記通常評価モードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第１のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００１９】
また、本発明は、半導体評価方法に係わる第４の解決手段として、被測定トランジスタの特性を評価するための半導体評価方法であって、上記第８の解決手段を有する半導体評価回路を使用し、前記通常評価モードの第２のアドレスモードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第２のアドレスモードに対応する状態に設定する第１の工程と、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第２の工程と、前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより当該評価対象の被測定トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００２０】
また、本発明は、半導体評価方法に係わる第５の解決手段として、被測定トランジスタの特性を評価するための半導体評価方法であって、上記第７または第８の解決手段を有する半導体評価回路を使用し、前記テストモードを用いて特性評価を行う場合は、前記選択信号供給回路に入力するテスト信号の状態をテストモードに対応する状態に設定する第１の工程と、前記ドレイン電源線に所望のストレス電圧を印加し、前記ソース電源線に所望のストレス電圧を印加し、前記ゲート電源線に所望のストレス電圧を印加して、全ての被測定トランジスタのストレステストを行う第２の工程と、を有することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ｎ行ｍ列のマトリクス状に配列された評価セルの被測定トランジスタのソース、ドレイン、ゲートの各端子にストレス電圧を印加するためのスイッチを設け、スイッチの開閉を行選択信号及び列選択信号が入力される選択回路で行うこととした。
これにより、ｎ×ｍ個の評価セルのうちの一つの評価セルの被測定トランジスタを測定評価している間、残りの評価セルの被測定トランジスタにおいてストレス電圧印加状態を維持することができるため、全評価セルの被測定トランジスタのストレス電圧印加時間を等しくでき、高精度かつ短時間に特性評価が可能な半導体評価回路を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る半導体評価回路の回路構成図である。この図１に示すように、本実施形態に係る半導体評価回路は、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリックス状に配列されたｎ×ｍ個の評価セルＣ１１〜Ｃｎｍ内に設けられた被測定トランジスタの特性を評価するためのＤＭＡ−ＴＥＧであり、１つの評価セル内には４５ｎｍの微細プロセスで作製されたＰチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである被測定トランジスタＤＵＴが設けられている。なお、この評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成については後述する。
第１実施形態に係る半導体評価回路は、その動作モードとして、ノーマルモードとテストモードを有している。ノーマルモードにおいては、上述したｎ×ｍ個の評価セルのうち、任意の評価セル内の被測定トランジスタを測定評価することができ、テストモードにおいては全評価セルの被測定トランジスタにストレス電圧を印加することができる。さらに、ノーマルモードにおいては、一つの評価セルの被測定トランジスタを測定評価している間、残りの評価セルの被測定トランジスタにストレス電圧を印加することができる。
図１において、主ドレインフォース線ＤＦ（主ドレイン電源線）は、被測定トランジスタ用のドレイン電圧を供給するための電源線であり、その一端は外部の電源供給装置（図示省略）と接続するためのドレイン電源端子ＤＦＰと接続されている。
主ゲートフォース線ＧＦ（主ゲート電源線）は、被測定トランジスタ用のゲート電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのゲート電源端子ＧＦＰと接続されている。
主ソースフォース線ＳＦ（主ソース電源線）は、被測定トランジスタ用のソース電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのソース電源端子ＳＦＰと接続されている。
ドレインストレス線ＤＶＳ（ドレイン電源線）は、被測定トランジスタ用のドレインにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのドレインストレス端子ＤＶＳＰと接続されている。
ゲートストレス線ＧＶＳ（ゲート電源線）は、被測定トランジスタ用のゲートにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのゲートストレス端子ＧＶＳＰと接続されている。
【００２３】
副ドレインフォース線ＤＦ１〜ＤＦｍ（副ドレイン電源線）は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための電源線である。具体的には、副ドレインフォース線ＤＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ドレインフォース線ＤＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
副ゲートフォース線ＧＦ１〜ＧＦｍ（副ゲート電源線）は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための電源線である。具体的には、副ゲートフォース線ＧＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ゲートフォース線ＧＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
副ソースフォース線ＳＦ１〜ＳＦｍ（副ソース電源線）は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにソース電圧を供給するための電源線である。具体的には、副ソースフォース線ＳＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ソースフォース線ＳＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００２４】
主ドレインセンス線ＤＳ（主ドレイン電圧検出線）は、被測定トランジスタのドレイン電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器（図示省略）と接続するためのドレインセンス端子ＤＳＰと接続されている。
主ゲートセンス線ＧＳ（主ゲート電圧検出線）は、被測定トランジスタのゲート電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのゲートセンス端子ＧＳＰと接続されている。
主ソースセンス線ＳＳ（主ソース電圧検出線）は、被測定トランジスタのソース電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのソースセンス端子ＳＳＰと接続されている。
【００２５】
副ドレインセンス線ＤＳ１〜ＤＳｎ（副ドレイン電圧検出線）は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのドレイン電圧を検出するための電圧検出線である。具体的には、副ドレインセンス線ＤＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ドレインセンス線ＤＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
副ゲートセンス線ＧＳ１〜ＧＳｎ（副ゲート電圧検出線）は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのゲート電圧を検出するための電圧検出線である。具体的には、副ゲートセンス線ＧＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ゲートセンス線ＧＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
副ソースセンス線ＳＳ１〜ＳＳｎ（副ソース電圧検出線）は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのソース電圧を検出するための電圧検出線である。具体的には、副ソースセンス線ＳＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ソースセンス線ＳＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
【００２６】
列選択線Ｙ１〜Ｙｍは、各列毎に設けられ、各列に属する評価セルを選択するための選択線である。各列選択線Ｙ１〜Ｙｍの一端はＹセレクト用メインデコーダＭＤＹ（図３におけるＹセレクト用メインデコーダＭＤＹに相当する）と接続されている。このＹセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号（列選択信号）ＹＳ１〜ＹＳｍは、各列選択線Ｙ１〜Ｙｍを介して各列に属する評価セルに入力する。具体的には、例えば１列目の列選択線Ｙ１は１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、Ｙセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号ＹＳ１は列選択線Ｙ１を介して評価セルＣ１１〜Ｃｎ１に入力する。同様に、例えばｍ列目の列選択線Ｙｍはｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されており、Ｙセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号ＹＳｍは列選択線Ｙｍを介して評価セルＣ１ｍ〜Ｃｎｍに入力する。
【００２７】
行選択線Ｘ１〜Ｘｎは、各行毎に設けられ、各行に属する評価セルを選択するための選択線である。各行選択線Ｘ１〜Ｘｎの一端はＸセレクト用メインデコーダＭＤＸ（図３におけるＸセレクト用メインデコーダＭＤＸに相当する）と接続されている。このＸセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号（行選択信号）ＸＳ１〜ＸＳｎは各行選択線Ｘ１〜Ｘｎを介して各行に属する評価セルに入力する。具体的には、例えば１行目の行選択線Ｘ１は１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、Ｘセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号ＸＳ１は行選択線Ｘ１を介して評価セルＣ１１〜Ｃ１ｍに入力する。同様に、例えばｎ行目の行選択線Ｘｎはｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されており、Ｘセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号ＸＳｎは行選択線Ｘｎを介して評価セルＣｎ１〜Ｃｎｍに入力する。
【００２８】
電源線切替回路ＰＳＷ１〜ＰＳＷｍは、各列毎に設けられ、各列に属する列選択線に供給されるＹセレクト信号に応じて、当該列に属する副ドレインフォース線と主ドレインフォース線ＤＦとの接続／非接続、当該列に属する副ソースフォース線と主ソースフォース線ＳＦとの接続／非接続、及び当該列に属する副ゲートフォース線と主ゲートフォース線ＧＦとの接続／非接続を切り替える回路である。
各電源線切替回路ＰＳＷ１〜ＰＳＷｍは、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１列目に属する電源線切替回路ＰＳＷ１は、ＤＦ用トランジスタ（ドレイン電源線切替回路）ＤＦＴ１、ＧＦ用トランジスタ（ゲート電源線切替回路）ＧＦＴ１及びＳＦ用トランジスタ（ソース電源線切替回路）ＳＦＴ１から構成されている。ＤＦ用トランジスタＤＦＴ１のドレイン端子は主ドレインフォース線ＤＦと接続され、ソース端子は１列目に属する副ドレインフォース線ＤＦ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。ＧＦ用トランジスタＧＦＴ１のドレイン端子は主ゲートフォース線ＧＦと接続され、ソース端子は１列目に属する副ゲートフォース線ＧＦ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。ＳＦ用トランジスタＳＦＴ１のドレイン端子は主ソースフォース線ＳＦと接続され、ソース端子は１列目に属する副ソースフォース線ＳＦ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。
同様に、ｍ列目に属する電源線切替回路ＰＳＷｍは、ＤＦ用トランジスタＤＦＴｍ、ＧＦ用トランジスタＧＦＴｍ及びＳＦ用トランジスタＳＦＴｍから構成されている。ＤＦ用トランジスタＤＦＴｍのドレイン端子は主ドレインフォース線ＤＦと接続され、ソース端子はｍ列目に属する副ドレインフォース線ＤＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｙｍと接続されている。ＧＦ用トランジスタＧＦＴｍのドレイン端子は主ゲートフォース線ＧＦと接続され、ソース端子はｍ列目に属する副ゲートフォース線ＧＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｙｍと接続されている。ＳＦ用トランジスタＳＦＴｍのドレイン端子は主ソースフォース線ＳＦと接続され、ソース端子はｍ列目に属する副ソースフォース線ＳＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｙｍと接続されている。
【００２９】
検出線切替回路ＳＳＷ１〜ＳＳＷｎは、各行毎に設けられ、各行に属する行選択線に供給されるＸセレクト信号に応じて、当該行に属する副ドレインセンス線と主ドレインセンス線ＤＳとの接続／非接続、当該行に属する副ソースセンス線と主ソースセンス線ＳＳとの接続／非接続、及び当該行に属する副ゲートセンス線と主ゲートセンス線ＧＳとの接続／非接続を切り替える回路である。
各検出線切替回路ＳＳＷ１〜ＳＳＷｎは、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１行目に属する検出線切替回路ＳＳＷ１は、ＤＳ用トランジスタ（ドレイン検出線切替回路）ＤＳＴ１、ＧＳ用トランジスタ（ゲート検出線切替回路）ＧＳＴ１及びＳＳ用トランジスタ（ソース検出線切替回路）ＳＳＴ１から構成されている。ＤＳ用トランジスタＤＳＴ１のソース端子は主ドレインセンス線ＤＳと接続され、ドレイン端子は１行目に属する副ドレインセンス線ＤＳ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。ＧＳ用トランジスタＧＳＴ１のソース端子は主ゲートセンス線ＧＳと接続され、ドレイン端子は１行目に属する副ゲートセンス線ＧＳ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。ＳＳ用トランジスタＳＳＴ１のソース端子は主ソースセンス線ＳＳと接続され、ドレイン端子は１行目に属する副ソースセンス線ＳＳ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。
同様に、ｎ行目に属する検出線切替回路ＳＳＷｎは、ＤＳ用トランジスタＤＳＴｎ、ＧＳ用トランジスタＧＳＴｎ及びＳＳ用トランジスタＳＳＴｎから構成されている。ＤＳ用トランジスタＤＳＴｎのソース端子は主ドレインセンス線ＤＳと接続され、ドレイン端子はｎ行目に属する副ドレインセンス線ＤＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｘｎと接続されている。ＧＳ用トランジスタＧＳＴｎのソース端子は主ゲートセンス線ＧＳと接続され、ドレイン端子はｎ行目に属する副ゲートセンス線ＧＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｘｎと接続されている。ＳＳ用トランジスタＳＳＴｎのソース端子は主ソースセンス線ＳＳと接続され、ドレイン端子はｎ行目に属する副ソースセンス線ＳＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｘｎと接続されている。
【００３０】
続いて、評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成について説明する。なお、各評価セルＣ１１〜Ｃｎｍにおける内部回路構成は共通であるため、以下では評価セルＣ１１を代表として、図１から評価セルＣ１１に関連する回路部分のみ抽出した図２を用いて説明する。
図２に示すように、評価セルＣ１１は、被測定トランジスタＤＵＴ、選択回路１０、第１のトランジスタ（第４のスイッチ）Ｔ１、第２のトランジスタ（第５のスイッチ）Ｔ２、第３のトランジスタ（第６のスイッチ）Ｔ３、第４のトランジスタ（第７のスイッチ）Ｔ４、第５のトランジスタ（第８のスイッチ）Ｔ５、第６のトランジスタ（第９のスイッチ）Ｔ６、第７のトランジスタ（第１のスイッチ）Ｔ７、第８のトランジスタ（第２のスイッチ）Ｔ８及び第９のトランジスタ（第３のスイッチ）Ｔ９から構成されている。
上述したように、被測定トランジスタＤＵＴは、４５ｎｍの微細プロセスで作製されたＰチャネル型ＭＯＳトランジスタである。また、第１のトランジスタＴ１〜第９のトランジスタＴ９は、特性の安定した３Ｖ系のＮチャネル型ＭＯＳトランジスタであり、選択回路１０も同一プロセスによって作製された３Ｖ系のＭＯＳトランジスタから構成されている。
【００３１】
選択回路１０は、一方の入力端子が自己の行に属する行選択線（ここではＸ１）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＹ１）と接続されていると共に、当該接続された行選択線Ｘ１に供給されるＸセレクト信号ＸＳ１及び列選択線Ｙ１に供給されるＹセレクト信号ＹＳ１に応じて自己の被測定トランジスタＤＵＴの選択／非選択を表す選択信号を出力する。具体的には、この選択回路１０は、ＮＡＮＤ回路１０ａ及びインバータ回路１０ｂから構成されている。
ＮＡＮＤ回路１０ａは、一方の入力端子が自己の行に属する行選択線（ここではＸ１）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＹ１）と接続されており、行選択線Ｘ１に供給されるＸセレクト信号ＸＳ１と列選択線Ｙ１に供給されるＹセレクト信号ＹＳ１との否定論理積信号をインバータ回路１０ｂに出力する。インバータ回路１０ｂは、ＮＡＮＤ回路１０ａの出力信号の論理反転信号を選択信号として出力する。
【００３２】
第１のトランジスタＴ１は、上記選択信号に応じて、自己の列（ここでは１列目）に属する副ドレインフォース線ＤＦ１と自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替えるものであり、そのドレイン端子は副ドレインフォース線ＤＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
第２のトランジスタＴ２は、上記選択信号に応じて、自己の列（ここでは１列目）に属する副ソースフォース線ＳＦ１と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替えるものであり、そのソース端子は副ソースフォース線ＳＦ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
第３のトランジスタＴ３は、上記選択制御信号に応じて、自己の列（ここでは１列目）に属する副ゲートフォース線ＧＦ１と自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替えるものであり、そのドレイン端子は副ゲートフォース線ＧＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００３３】
第４のトランジスタＴ４は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ドレインセンス線ＤＳ１と自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替えるものであり、そのソース端子は副ドレインセンス線ＤＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
第５のトランジスタＴ５は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ソースセンス線ＳＳ１と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替えるものであり、そのソース端子は副ソースセンス線ＳＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
第６のトランジスタＴ６は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ゲートセンス線ＧＳ１と自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替えるものであり、そのソース端子は副ゲートセンス線ＧＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００３４】
第７のトランジスタＴ７は、上記選択信号に応じて、ドレインストレス線ＤＶＳと自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替えるものであり、そのソース端子はドレインストレス線ＤＶＳと接続され、ドレイン端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細にはＮＡＮＤ回路１０ａ）の出力端子と接続されている。
第８のトランジスタＴ８は、上記選択信号に応じて、ドレインストレス線ＤＶＳと自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替えるものであり、そのソース端子はドレインストレス線ＤＶＳと接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細にはＮＡＮＤ回路１０ａ）の出力端子と接続されている。
第９のトランジスタＴ９は、上記選択信号に応じて、ゲートストレス線ＧＶＳと自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替えるものであり、そのソース端子はゲートストレス線ＧＶＳと接続され、ドレイン端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細にはＮＡＮＤ回路１０ａ）の出力端子と接続されている。
【００３５】
このように、本実施形態に係る半導体評価回路では、評価セルの回路構成として、１つの被測定トランジスタ毎にケルビンセンス評価を行うことができる完全分離型ケルビンセンス方式を採用している。ここで、本実施形態に係る半導体評価回路の動作を説明する前に、その前提となる完全分離型ケルビンセンス方式について、図１２を参照して予備説明を行う。なお、図１２では、図１に対応する部分を省略しており、電源線切替回路ＰＳＷ１及び検出線切替回路ＳＳＷ１に相当する回路を省略し、第１のトランジスタＴ１のドレイン端子と主ドレインフォース線ＤＦとを直結し、第２のトランジスタＴ２のソース端子と主ソースフォース線ＳＦとを直結し、第３のトランジスタＴ３のドレイン端子と主ゲートフォース線ＧＦとを直結し、第４のトランジスタＴ４のソース端子と主ドレインセンス線ＤＳとを直結し、第５のトランジスタＴ５のソース端子と主ソースセンス線ＳＳとを直結し、第６のトランジスタＴ６のソース端子と主ゲートセンス線ＧＳとを直結した場合を図示している。
図１２において、列選択線Ｙ１及び行選択線Ｘ１に「１」を示すＹセレクト信号ＹＳ１及びＸセレクト信号ＸＳ１が供給されて評価セルＣ１１が選択されると、選択回路１０のうち、ＮＡＮＤ回路１０ａから「０」を示す信号、インバータ回路１０ｂから「１」を示す信号が出力される。これにより、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、被測定トランジスタＤＵＴのドレイン端子は主ドレインフォース線ＤＦ及び主ドレインセンス線ＤＳと接続され、ソース端子は主ソースフォース線ＳＦ及び主ソースセンス線ＳＳと接続され、ゲート端子は主ゲートフォース線ＧＦ及び主ゲートセンス線ＧＳと接続される。
【００３６】
このような状態で、外部の電源供給装置から主ドレインフォース線ＤＦにドレイン電圧を供給し、主ソースフォース線ＳＦにソース電圧を供給し、主ゲートフォース線ＧＦにゲート電圧を供給することで被測定トランジスタＤＵＴを駆動させ、主ドレインセンス線ＤＳに生じるドレイン電圧を検出すると共に主ソースセンス線ＳＳに生じるソース電圧、主ゲートセンス線ＧＳに生じるゲート電圧を検出することにより、被測定トランジスタＤＵＴの特性評価を行う。
一方、列選択線Ｙ１及び行選択線Ｘ１の少なくとも一方に「０」を示すＹセレクト信号ＹＳ１またはＸセレクト信号ＸＳ１が出力されて評価セルＣ１１が非選択とされると、選択回路１０の出力は「０」となる。この場合、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となり、被測定トランジスタＤＵＴは非選択状態となる。
このように完全分離型ケルビンセンス方式を採用した評価セルでは、個々の被測定トランジスタに対してスイッチ（トランジスタ）が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能である。
【００３７】
しかしながら、例えば、図１２に示す評価セルをｎ＝ｍ＝１２８のマトリクス状に配置し、１６Ｋ個の被測定トランジスタＤＵＴの評価が可能な中規模のＤＭＡ−ＴＥＧを構成する場合において、一つの被測定トランジスタＤＵＴの特性評価に約１０μ秒要すると仮定する。すると、ストレス電圧印加後最後の被測定トランジスタＤＵＴの評価を行うまでに大凡１２８×１２８×１０μｓｅｃ≒０．１６ｓｅｃ要する。この間、被測定トランジスタＤＵＴは、非選択状態にありストレス電圧が印加されない。一般に、ＮＢＴＩ試験では、ＰＭＯＳトランジスタの特性はｍ秒オーダーで回復してしまうと言われているので、高精度な測定ができないという問題が生じる。
また、かかる問題を回避するために、被測定トランジスタＤＵＴにストレス電圧印加後、直ちに特性評価を行うことも考えられるが、大凡ストレス時間を１６Ｋ倍した時間をストレス電圧印加に要してしまい、測定時間が増加する問題が生じる。
また、被測定トランジスタＤＵＴの１６Ｋ個の被測定トランジスタＤＵＴをストレス電圧印加状態にするには、上述の第１のトランジスタＴ１〜第６のトランジスタＴ６のゲートを全て選択する必要があるので、ゲート容量の充放電及び選択回路１０等の充放電に大電流を消費してしまう問題も生じる。また、全選択時の消費電流により、選択回路等の内部電位安定のため、被測定トランジスタＤＵＴの測定をある時間待たなければならないという問題も生じる。
【００３８】
そこで、本実施形態では、完全分離型ケルビンセンス方式を採用した評価セルをマトリクス状に配置してＤＭＡ−ＴＥＧを構成する場合において、図２を用いて説明したように、各列に属する列選択線に供給されるＹセレクト信号及び各行に属する行選択線に供給されるＸセレクト信号に応じて、
副ドレインフォース線ＤＦ１と自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替える第１のトランジスタＴ１、
副ソースフォース線ＳＦ１と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替える第２のトランジスタＴ２、
副ゲートフォース線ＧＦ１と自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替える第３のトランジスタＴ３、
副ドレインセンス線ＤＳ１と自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替える第４のトランジスタＴ４、
副ソースセンス線ＳＳ１と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替える第５のトランジスタＴ５、
副ゲートセンス線ＧＳ１と自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替える第６のトランジスタＴ６、
ドレインストレス線ＤＶＳと自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替える第７のトランジスタＴ７、
ドレインストレス線ＤＶＳと自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替える第８のトランジスタＴ８、
ゲートストレス線ＧＶＳと自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替える第９のトランジスタＴ９を設けている。
これにより、１つの評価セルの被測定トランジスタＤＵＴを評価中に、残りの評価セルの被測定トランジスタＤＵＴが非選択状態とならないように、上記問題を解決している。
【００３９】
以下、図１に示す本実施形態に係る半導体評価回路の動作説明において、本実施形態では、被測定トランジスタＤＵＴが非選択とならない原理について説明する。なお、以下では、評価セルＣ１１の被測定トランジスタＤＵＴを評価対象として選択する場合を例示して説明する。
まず、列選択線Ｙ１及び行選択線Ｘ１に「１」を示すＹセレクト信号ＹＳ１及びＸセレクト信号ＸＳ１が供給されて評価セルＣ１１が選択されると、１列目に属する電源線切替回路ＰＳＷ１におけるＤＦ用トランジスタＤＦＴ１、ＧＦ用トランジスタＧＦＴ１及びＳＦ用トランジスタＳＦＴ１が全てオン状態となるため、１列目に属する副ドレインフォース線ＤＦ１と主ドレインフォース線ＤＦとが接続され、副ゲートフォース線ＧＦ１と主ゲートフォース線ＧＦとが接続され、副ソースフォース線ＳＦ１と主ソースフォース線ＳＦとが接続される。
一方、他の列（２列目〜ｍ列目）に属する列選択線Ｙ２〜Ｙｍには、「０」を示すＹセレクト信号ＹＳ２〜ＹＳｍが供給されるため、２列目〜ｍ列目に属する電源線切替回路ＰＳＷ２〜ＰＳＷｍにおける各トランジスタはオフ状態となり、２列目〜ｍ列目に属する副ドレインフォース線ＤＦ２〜ＤＦｍ、副ゲートフォース線ＧＦ２〜ＧＦｍ及び副ソースフォース線ＳＦ２〜ＳＦｍは、主ドレインフォース線ＤＦ、主ゲートフォース線ＧＦ及び主ソースフォース線ＳＦと非接続状態となる。
【００４０】
また、この時、１行目に属する検出線切替回路ＳＳＷ１におけるＤＳ用トランジスタＤＳＴ１、ＧＳ用トランジスタＧＳＴ１及びＳＳ用トランジスタＳＳＴ１が全てオン状態となるため、１行目に属する副ドレインセンス線ＤＳ１と主ドレインセンス線ＤＳとが接続され、副ゲートセンス線ＧＳ１と主ゲートセンス線ＧＳとが接続され、副ソースセンス線ＳＳ１と主ソースセンス線ＳＳとが接続される。
一方、他の行（２行目〜ｎ行目）に属する行選択線Ｘ２〜Ｘｎには、「０」を示すＸセレクト信号ＸＳ２〜ＸＳｎが供給されるため、２行目〜ｎ行目に属する検出線切替回路ＳＳＷ２〜ＳＳＷｎにおける各トランジスタはオフ状態となり、２行目〜ｎ行目に属する副ドレインセンス線ＤＳ２〜ＤＳｍ、副ゲートセンス線ＧＳ２〜ＧＳｍ及び副ソースセンス線ＳＳ２〜ＳＳｍは、主ドレインセンス線ＤＳ、主ゲートセンス線ＧＳ及び主ソースセンス線ＳＳと非接続状態となる。
【００４１】
そして、評価セルＣ１１では、選択回路１０のインバータ回路１０ｂから「１」を示す選択信号が出力され、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、被測定トランジスタＤＵＴのドレイン端子は副ドレインフォース線ＤＦ１（つまり主ドレインフォース線ＤＦ）及び副ドレインセンス線ＤＳ１（つまり主ドレインセンス線ＤＳ）と接続され、ソース端子は副ソースフォース線ＳＦ１（つまり主ソースフォース線ＳＦ）及び副ソースセンス線ＳＳ１（つまり主ソースセンス線ＳＳ）と接続され、ゲート端子は副ゲートフォース線ＧＦ１（つまり主ゲートフォース線ＧＦ）及び副ゲートセンス線ＧＳ１（つまり主ゲートセンス線ＧＳ）と接続される。
このような状態で、外部の電源供給装置からドレイン電源端子ＤＦＰ（主ドレインフォース線ＤＦ）にドレイン電圧ＶＤを供給し、ソース電源端子ＳＦＰ（主ソースフォース線ＳＦ）にソース電圧ＶＳを供給し、ゲート電源端子ＧＦＰ（主ゲートフォース線ＧＦ）にゲート電圧ＶＧを供給することで評価セルＣ１１の被測定トランジスタＤＵＴを駆動させる。この時、外部の電圧測定器によって、ドレインセンス端子ＤＳＰ（主ドレインセンス線ＤＳ）の電圧を測定すると共にソースセンス端子ＳＳＰ（主ソースセンス線ＳＳ）の電圧、ゲートセンス端子ＧＳＰ（主ゲートセンス線ＧＳ）の電圧を測定することにより、被測定トランジスタＤＵＴのドレイン端子電圧、ソース端子電圧及びゲート端子電圧を監視し、各端子電圧が所望の電圧になるように電源供給装置から供給するドレイン電圧ＶＤ、ソース電圧ＶＳ及びゲート電圧ＶＧを調整する。そして、例えば、ドレイン電圧ＶＤ及びソース電圧ＶＳを固定し、ゲート電圧ＶＧを所望の範囲で振った場合のドレイン−ソース間に流れる電流を測定することにより、被測定トランジスタＤＵＴの特性評価を行う。なお、ドレイン電流またはソース電流を測定するためには、ドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に電流計を接続すれば良い。
【００４２】
このように評価セルＣ１１が選択されて被測定トランジスタＤＵＴの特性評価が行われている間、他の評価セルＣ２１〜Ｃｎｍにおける第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となる。しかし、第７のトランジスタＴ７〜第９のトランジスタＴ９の全てはオン状態にあるため、Ｃ２１〜Ｃｎｍにおける被測定トランジスタＤＵＴは、ドレイン端子及びソース端子がドレインストレス線ＤＶＳと、ゲート端子がゲートストレス線ＧＶＳと電気的に接続されている状態となる。すなわち、評価セルＣ２１〜Ｃｎｍの被測定トランジスタＤＵＴが非選択状態となることはない。
【００４３】
続いて、図３〜図７を参照して、本実施形態に係る半導体評価回路の構成、動作及び被測定トランジスタの評価方法について詳細に説明する。
図３は、列選択線Ｙ１〜ＹｍにＹセレクト信号ＹＳ１〜ＹＳｍを供給し、行選択線Ｘ１〜ＸｎにＸセレクト信号ＸＳ１〜ＸＳｎを供給する回路の全体回路図である。この図３に示すように、本実施形態に係る半導体評価回路は、Ｘセレクト信号及びＹセレクト信号を供給するための回路として、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えている。なお、図３では、ｎ＝ｍ＝１２８の場合を想定している。また、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹは、本発明における選択信号供給回路を構成するものである。
【００４４】
セルテスト回路２０は、７ビットのＹアドレス信号（列アドレス信号）ＡＹ０〜ＡＹ６、７ビットのＸアドレス信号（行アドレス信号）ＡＸ０〜ＡＸ６、テスト信号ＴＥＳＴを入力とし、これら各信号を基にＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞を生成して、Ｘセレクト用プリデコーダＰＤＸに出力する。また、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＡＹＤＥＣＢ＜６：０＞を生成して、Ｙセレクト用プリデコーダＰＤＹに出力する。なお、ＡＸＤＥＣ＜６：０＞とは、７ビットの信号であるＡＸＤＥＣ０〜ＡＸＤＥＣ６を統合して表記したものであり、ＡＸＤＥＣＢ＜６：０＞とはＡＸＤＥＣ＜６：０＞の論理反転信号である。ＡＹＤＥＣ＜６：０＞及びＡＹＤＥＣＢ＜６：０＞についても同様である。
【００４５】
図４は、セルテスト回路２０の内部回路構成図である。この図４に示すように、セルテスト回路２０は、１４個のデコード信号出力回路ＤＣ０〜ＤＣ１３から構成されている。
デコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴの論理反転信号及びＹアドレス信号ＡＹ０を入力とし、ＴＥＳＴ信号が「０」の場合は、Ｙアドレス信号ＡＹ０を１ビット目のＹアドレスデコード信号ＡＹＤＥＣ０として出力すると共に、その論理反転信号をＡＹＤＥＣＢ０として出力する。また、このデコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴが「１」の場合、Ｙアドレス信号ＡＹ０のレベルに関係なく、Ｙアドレスデコード信号ＡＹＤＥＣ０として「０」を出力する（ＡＹＤＥＣＢ０も「０」）。
デコード信号出力回路ＤＣ１〜ＤＣ６も同様である。すなわち、例えば、デコード信号出力回路ＤＣ６は、テスト信号ＴＥＳＴの論理反転信号及びＹアドレス信号ＡＹ６を入力とし、ＴＥＳＴ信号のレベルに応じて、出力信号「０」または「１」のいずれかを７ビット目のＹアドレスデコード信号ＡＹＤＥＣ６（ＡＹＤＥＣＢ６）として出力する。
【００４６】
デコード信号出力回路ＤＣ７は、テスト信号ＴＥＳＴの論理反転信号及びＸアドレス信号ＡＸ０を入力とし、ＴＥＳＴ信号が「０」の場合は、Ｘアドレス信号ＡＸ０を１ビット目のＸアドレスデコード信号ＡＸＤＥＣ０として出力すると共に、その論理反転信号をＡＸＤＥＣＢ０として出力する。また、このデコード信号出力回路ＤＣ７は、テスト信号ＴＥＳＴが「１」の場合、Ｘアドレス信号ＡＸ０のレベルに関係なく、Ｘアドレスデコード信号ＡＸＤＥＣ０として「０」を出力する（ＡＸＤＥＣＢ０も「０」）。
デコード信号出力回路ＤＣ８〜ＤＣ１３も同様である。すなわち、例えば、デコード信号出力回路ＤＣ１３は、テスト信号ＴＥＳＴの論理反転信号及びＸアドレス信号ＡＸ６を入力とし、ＴＥＳＴ信号のレベルに応じて、出力信号「０」または「１」のいずれかを７ビット目のＸアドレスデコード信号ＡＸＤＥＣ６（ＡＸＤＥＣＢ６）として出力する。
【００４７】
以上のようなセルテスト回路２０の入力信号と出力信号との関係を表す真理値表を、図５に示す。この図５に示すように、テスト信号ＴＥＳＴが「０」の場合、セルテスト回路２０はノーマルモード（ランダムアクセス：通常評価モード）状態となり、入力されるＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞（ＡＹＤＥＣＢ＜６：０＞）及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞（ＡＸＤＥＣＢ＜６：０＞）として出力される。
また、テスト信号ＴＥＳＴが「１」の場合、セルテスト回路２０はテストモード（全ＤＵＴストレス印加モード：テストモード）状態となり、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞は全て「０」となる（ＡＹＤＥＣＢ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞も全て「０」となる）。
以上がセルテスト回路２０の説明であり、以下では図３に戻って説明を続ける。
【００４８】
Ｙセレクト用プリデコーダＰＤＹは、セルテスト回路２０から入力されるＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＡＹＤＥＣＢ＜６：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＹセレクト用メインデコーダＭＤＹに出力する。Ｙセレクト用メインデコーダＭＤＹは、Ｙセレクト用プリデコーダＰＤＹから入力されるプリデコード信号を基にＹセレクト信号ＹＳ１〜ＹＳｍ（ｍ＝１２８）を生成して列選択線Ｙ１〜Ｙｍに供給する。
Ｘセレクト用プリデコーダＰＤＸは、セルテスト回路２０から入力されるＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＸセレクト用メインデコーダＭＤＸに出力する。Ｘセレクト用メインデコーダＭＤＸは、Ｘセレクト用プリデコーダＰＤＸから入力されるプリデコード信号を基にＸセレクト信号ＸＳ１〜ＸＳｎ（ｎ＝１２８）を生成して行選択線Ｘ１〜Ｘｎに供給する。
【００４９】
続いて、上記のようにセルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えた半導体評価回路の動作及び被測定トランジスタＤＵＴの評価方法について説明する。
図６は、ノーマルモード時及びテストモード時における各信号の時間的関係を表すタイミングチャートである。また、図７は、各モード時における被測定トランジスタのバイアス状態を表したものである。
ここで、図６においては、主ドレインフォース線ＤＦに０．９５Ｖ、主ソースフォース線ＳＦに１．０Ｖ、主ゲートフォース線ＧＦに０．６Ｖ、ドレインストレス線ＤＶＳに３．０Ｖ、ゲートストレス線ＧＶＳに０Ｖを供給する場合を表している。また、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞は１６進法でそれぞれアドレスを表している。例えば、Ｙアドレス信号ＡＹ０〜ＡＹ６が全て「０」の場合は「００」と表し、全て「１」の場合は「７Ｆ」と表している。Ｘアドレス信号ＡＸ０〜ＡＸ６についても同様に、「０」の場合は「００」と表し、全て「１」の場合は「７Ｆ」と表している。また、説明の都合上、ＡＹ＜６：０＞＝００かつＡＸ＜６：０＞＝００で選ばれる評価セルを評価セルＡ０とし、評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧をＶＤ（Ａ０）、ソース端子電圧をＶＳ（Ａ０）、ゲート端子電圧をＶＧ（Ａ０）と表している。同様に、ＡＹ＜６：０＞＝００かつＡＸ＜６：０＞＝０１で選ばれる評価セルを評価セルＡ１とし、評価セルＡ１の被測定トランジスタＤＵＴのドレイン端子電圧をＶＤ（Ａ１）、ソース端子電圧をＶＳ（Ａ１）、ゲート端子電圧をＶＧ（Ａ１）と表し、ＡＹ＜６：０＞＝７ＦかつＡＸ＜６：０＞＝７Ｆで選ばれる評価セルを評価セルＡ２とし、評価セルＡ２の被測定トランジスタＤＵＴのドレイン端子電圧をＶＤ（Ａ２）、ソース端子電圧をＶＳ（Ａ２）、ゲート端子電圧をＶＧ（Ａ２）と表している。
また、図７においては、ノーマルモード時における選択された評価セルの被測定トランジスタＤＵＴのバイアス状態は、ドレイン端子電圧ＶＤは０．９５Ｖ、ソース端子電圧ＶＳは１．０Ｖ、ゲート端子電圧ＶＧは０．６Ｖであり、この状態でソース端子からドレイン端子へ流れる電流を測定評価する。また、テストモード時における全ての評価セルの被測定トランジスタＤＵＴのバイアス状態は、ドレイン端子電圧ＶＤ及びソース端子電圧は３．０Ｖ、ゲート端子電圧ＶＧは０Ｖであり、この状態はＮＢＴＩ試験におけるストレス電圧が印加されている状態である。
【００５０】
図６に示すように、ノーマルモード時（時刻ｔ１〜ｔ２及びｔ３〜ｔ４）において、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞として出力される。すなわち、この場合、ユーザがＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を自由に設定することにより、所望のＸＹ座標（行及び列）に配置されている評価セルの被測定トランジスタを選択することができる（ランダムアクセス）。
例えば、評価セルＡ０が時刻ｔ１において選択された場合、主ドレインフォース線ＤＦに０．９５Ｖ、主ソースフォース線ＳＦに１．０Ｖ、主ゲートフォース線ＧＦに０．６Ｖが供給されているので、評価セルＡ０の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ（Ａ０）は０．９５Ｖ、ソース端子電圧ＶＳ（Ａ０）は１．０Ｖ、ゲート端子電圧ＶＧ（Ａ０）は０．６Ｖとなり、ソース端子からドレイン端子へ電流が流れる（図７におけるノーマルモードにおける電流を測定評価しているＤＵＴのバイアス状態に相当する）。
【００５１】
一方、評価セルＡ０以外の（１６Ｋ−１）個の評価セルについては、選択回路１０のうちインバータ回路１０ｂの出力が「０」であるので、主ドレインフォース線ＤＦ、主ソースフォース線ＳＦ、主ゲートフォース線ＧＦに電気的に接続されない。
従って、上述の通りドレイン電源端子ＤＦＰまたはソース電源端子ＳＦＰと電源供給装置との間に直列に接続された電流計により、評価セルＡ０のみの電流を測定できる。
また、評価セルＡ０以外の（１６Ｋ−１）個の評価セルについては、選択回路１０のうちＮＡＮＤ回路１０ａの出力が「１」であり、ドレインストレス線ＤＶＳに３．０Ｖ、ドレインストレス線ＤＶＳに０Ｖが供給されているので、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、被測定トランジスタＤＵＴはＮＢＴＩ試験におけるストレス電圧が印加されていることになる（図７におけるノーマルモードにおける電流を測定評価しているＤＵＴ以外のＤＵＴのバイアス状態に相当する）。
【００５２】
次に、ＡＹ＜６：０＞＝００かつＡＸ＜６：０＞＝０１にアドレスが切り替わると、評価セルは評価セルＡ０から評価セルＡ１となり、評価セルＡ１の被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ（Ａ１）は０．９５Ｖ、ソース端子電圧ＶＳ（Ａ１）は１．０Ｖ、ゲート端子電圧ＶＧ（Ａ１）は０．６Ｖとなり、被測定トランジスタＤＵＴのソース端子からドレイン端子へ電流が流れる。（図７におけるノーマルモードにおけるドレイ電流を測定評価しているＤＵＴのバイアス状態に相当する）。
一方、評価セルＡ０は、被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、ＮＢＴＩ試験におけるストレス電圧が印加されることになる（図７におけるノーマルモードにおける電流を測定評価しているＤＵＴ以外のＤＵＴのバイアス状態に相当する）。
このように、時刻ｔ１〜ｔ２の間において、ＡＹ＜６：０＞＝００及びＡＸ＜６：０＞を順番に変化させていき、最後にアドレスをＡＹ＜６：０＞＝７ＦかつＡＸ＜６：０＞＝７Ｆとして評価セルＡ２の被測定トランジスタＤＵＴの電流を測定評価することで、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全ての電流を測定評価できる。
【００５３】
次に、テストモード時（時刻ｔ２〜ｔ３）において、時刻ｔ２にテスト信号ＴＥＳＴが「１」になると、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞は、すべて「０」となる（ＡＹＤＥＣＢ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞も全て「０」となる）。従って、全ての評価セルの選択回路１０のうちＮＡＮＤ回路１０ａの出力が「１」、インバータ回路１０ｂの出力が「０」として出力される。この場合、全ての評価セルの被測定トランジスタＤＵＴのドレイン端子電圧ＶＤ及びソース端子電圧ＶＳは３．０Ｖ、ゲート端子電圧ＶＧは０Ｖとなり、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全てに、ＮＢＴＩ試験のストレス電圧が印加されることになる（図７におけるテストモードにおける全てのＤＵＴのバイアス状態に相当する）。
【００５４】
次に、時刻ｔ３において、テスト信号ＴＥＳＴが「０」になると、テストモードは終了し、ノーマルモードに移行する。ノーマルモード時（時刻ｔ３〜ｔ４）において、Ｙアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞を、先の時刻ｔ１〜ｔ２におけるアドレスと同じ順番で切り替えていくことで、１６Ｋ個の評価セルの被測定トランジスタＤＵＴ全てのドレイン電流を測定できる。また、時刻ｔ３〜ｔ４において、電流を測定評価しているＤＵＴ以外のＤＵＴは全てストレス電圧が印加された状態とすることができる。
【００５５】
以上のように、本実施形態に係る半導体評価回路を用いることにより、ノーマルモード時においては、任意の評価セルの被測定トランジスタＤＵＴのトランジスタ特性を評価でき、その他の評価セルの被測定トランジスタＤＵＴにはストレス電圧を印加できる。また、テストモード時においては、すべての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加できる。従って、全テスト期間を通じて、評価セルの被測定トランジスタＤＵＴが非選択になることはないため、上述した問題は解決できる。
また、全ての評価セルに加わるストレス時間を同一にできる。先の図６に戻って説明すると、最初のノーマルモードの時間（時刻ｔ１〜ｔ２）の間に１６Ｋ全ての評価セルの被測定トランジスタＤＵＴの測定を順番に行い、テストモードの時間（時刻ｔ２〜ｔ３）で全ての評価セルの被測定トランジスタＤＵＴにストレス電圧を印加する。次に、続くノーマルモードの時間（時刻ｔ３〜ｔ４）の間に、先の時刻ｔ１〜ｔ２と同じ順番で全ての評価セルの被測定トランジスタＤＵＴの測定を行う。こうすれば、全ての評価セルの被測定トランジスタＤＵＴのストレス電圧印加時間を、１個の評価セルに要する時間×（１６Ｋ−１）＋テストモード時間（ｔ３−ｔ２の時間の相当する）とすることができる。従って、本実施形態に係る半導体評価回路を用いることにより、全評価セルの被測定トランジスタのストレス電圧印加時間を等しくでき、高精度のＴＥＧを提供できる。
【００５６】
なお、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述した例においては、被測定トランジスタがＰチャネル型ＭＯＳトランジスタを例に説明したが、被測定トランジスタはＮチャネル型ＭＯＳトランジスタであってもよい。また、被測定トランジスタの個数は上述した例に限定されず、行と列の関係を入れ替えても良い。また、上記実施形態では、副ドレインフォース線、副ソースフォース線及び副ゲートフォース線の３本を列方向に設け、副ドレインセンス線、副ソースセンス及び副ゲートセンス線の３本を行方向に設けた場合を例示したが、これらフォース線とセンス線は、行方向と列方向のどちらに設けるか決まっているわけではなく、例えば、フォース線とセンス線の全て（６本）を行方向または列方向の一方に設けても良いし、または、フォース線とセンス線とペアにして、ドレインフォースとドレインセンス、ゲートフォースとゲートセンス、ソースフォースとソースセンスというような組み合わせで、行方向２本、列方向４本としても良い。
【００５７】
〔第２実施形態〕
また、上記実施形態では、評価セルの内部回路構成として図２に示す回路を例示して説明したが、これに限定されず、例えば図８に示すような評価セルの変形例を採用しても良い。
図８においては、第８のトランジスタＴ８は、Ｘセレクト信号ＸＳ１及び列選択線Ｙ１に供給されるＹセレクト信号ＹＳ１に応じて、ソースストレス線ＳＶＳ（ソース電源線）と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替えるものである。
また、図９は、図８における評価セルを搭載した半導体評価回路の回路構成図であり、ソースストレス線ＳＶＳ（ソース電源線）は、被測定トランジスタ用のソース端子にストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのソースストレス端子ＳＶＳＰと接続されている。
本実施形態によれば、評価セルの被測定トランジスタのドレイン端子及びソース端子に異なるストレス電圧を印加することが可能となる。例えば、被測定トランジスタをＮチャネル型ＭＯＳトランジスタとして、ストレス電圧が印加されるテストモードでのドレイン端子電圧ＶＤを３．０Ｖ、ソース端子電圧ＶＳを０Ｖ、ゲート端子電圧ＶＧを１．５Ｖとして、ホットキャリアによる特性劣化の評価を行うこともできる。
【００５８】
〔第３実施形態〕
また、上記実施形態では、セルテスト回路２０の回路構成としてＸアドレス信号ＡＸ０〜ＡＸ６及びＹアドレス信号ＡＹ０〜ＡＹ６を入力する構成としたが、カウンタ回路ＣＴを利用することもできる。図１０においては、アドレス信号とカウンタ回路の出力をセレクタ制御信号を用いて切り替える回路構成をとっている。
図１０におけるセルテスト回路２０は、カウンタ回路ＣＴ、１４個のセレクタ回路ＳＴ０〜ＳＴ１３、１４個のデコード信号出力回路ＤＣ０〜ＤＣ１３から構成されている。
また、セルテスト回路２０は、セレクタ制御信号（選択制御信号）ＳＥＬＣＯＮＴ、クロック信号ＣＬＫ、７ビットのＹアドレス信号（列アドレス信号）ＡＹ０〜ＡＹ６、７ビットのＸアドレス信号（行アドレス信号）ＡＸ０〜ＡＸ６、テスト信号ＴＥＳＴを入力とし、これら各信号を基にＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞を生成してＸセレクト用プリデコーダＰＤＸに出力すると共に、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＡＹＤＥＣＢ＜６：０＞を生成してＹセレクト用プリデコーダＰＤＹに出力する。
【００５９】
カウンタ回路ＣＴは、セレクタ制御信号ＳＥＬＣＯＮＴ及びクロック信号ＣＬＫを入力とし、セレクタ制御信号ＳＥＬＣＯＮＴが「１」の場合に、クロック信号ＣＬＫの立ち上りエッジに同期してカウント動作を行い、そのカウント結果を１４ビットのカウンタアドレス信号ＣＡ０〜ＣＡ１３として出力する。なお、１ビット目のカウンタアドレス信号ＣＡ０はセレクタ回路ＳＴ０に出力され、２ビット目のカウンタアドレス信号ＣＡ１はセレクタ回路ＳＴ１に出力され、以下同様に、１４ビット目のカウンタアドレス信号ＣＡ１３はセレクタ回路ＳＴ１３に出力される。
【００６０】
セレクタ回路ＳＴ０は、セレクタ制御信号ＳＥＬＣＯＮＴの論理反転信号であるＳＥＬ信号と、１ビット目のカウンタアドレス信号ＣＡ０と、１ビット目のＹアドレス信号ＡＹ０とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ０とＹアドレス信号ＡＹ０とのいずれか一方を選択的に出力する。具体的には、ＳＥＬ信号が「０」（つまりセレクタ制御信号ＳＥＬＣＯＮＴが「１」）の場合に、カウンタアドレス信号ＣＡ０が出力され、ＳＥＬ信号が「１」（つまりセレクタ制御信号ＳＥＬＣＯＮＴが「０」）の場合に、Ｙアドレス信号ＡＹ０が出力される。
【００６１】
セレクタ回路ＳＴ１〜ＳＴ１３も同様である。すなわち、例えば、セレクタ回路ＳＴ１３は、ＳＥＬ信号と、１４ビット目のカウンタアドレス信号ＣＡ１３と、７ビット目のＸアドレス信号ＡＸ６とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ１３とＸアドレス信号ＡＸ６とのいずれか一方を選択的に出力する。
このように、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜１３：０＞のうち、ＣＡ＜６：０＞はＹアドレス信号ＡＹ＜６：０＞と対応関係にあり、ＣＡ＜１３：７＞はＸアドレス信号ＡＸ＜６：０＞と対応関係にある。
【００６２】
デコード信号出力回路ＤＣ０は、セレクタ回路ＳＴ０の出力信号と、テスト信号ＴＥＳＴの論理反転信号ＴＥＳＴＢとを入力とし、ＴＥＳＴＢが「１」の場合（つまりテスト信号ＴＥＳＴが「０」の場合）は、セレクタ回路ＳＴ０の出力信号（ＣＡ０とＡＹ０のいずれか）を１ビット目のＹアドレスデコード信号ＡＹＤＥＣ０として出力すると共に、その論理反転信号をＡＹＤＥＣＢ０として出力する。また、このデコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴが「１」（ＴＥＳＴＢが「０」）の場合、Ｙアドレスデコード信号ＡＹＤＥＣ０として「０」を出力する（ＡＹＤＥＣＢ０も「０」）。
【００６３】
デコード信号出力回路ＤＣ１〜ＤＣ１３も同様である。すなわち、例えば、デコード信号出力回路ＤＣ１３は、セレクタ回路ＳＴ１３の出力信号と、ＴＥＳＴＢ信号を入力とし、ＴＥＳＴＢ信号のレベルに応じて、セレクタ回路ＳＴ１３の出力信号（ＣＡ１３とＡＸ６のいずれか）、「０」または「１」のいずれかを６ビット目のＸアドレスデコード信号ＡＸＤＥＣ６（ＡＸＤＥＣＢ６）として出力する。
【００６４】
以上のようなセルテスト回路２０の入力信号と出力信号との関係を表す真理値表を図１１に示す。この図１１に示すように、テスト信号ＴＥＳＴが「０」で、かつセレクタ制御信号ＳＥＬＣＯＮＴが「０」の場合、セルテスト回路２０はノーマルモード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）状態となり、入力されるＹアドレス信号ＡＹ＜６：０＞及びＸアドレス信号ＡＸ＜６：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞（ＡＹＤＥＣＢ＜６：０＞）及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞（ＡＸＤＥＣＢ＜６：０＞）として出力される。
【００６５】
また、テスト信号ＴＥＳＴが「０」で、かつセレクタ制御信号ＳＥＬＣＯＮＴが「１」の場合、セルテスト回路２０はノーマルモード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）状態となり、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜６：０＞がＹアドレスデコード信号ＡＹＤＥＣ＜６：０＞（ＡＹＤＥＣＢ＜６：０＞）として出力され、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜１３：７＞がＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞（ＡＸＤＥＣＢ＜６：０＞）として出力される。
【００６６】
また、テスト信号ＴＥＳＴが「１」の場合、セルテスト回路２０はテストモード（全ＤＵＴストレス印加モード：テストモード）状態となり、Ｙアドレスデコード信号ＡＹＤＥＣ＜６：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜６：０＞は全て「０」となる（ＡＹＤＥＣＢ＜６：０＞及びＡＸＤＥＣＢ＜６：０＞も全て「０」となる）。
このようにノーマルモード時では、セレクタ制御信号ＳＥＬＣＯＮＴのレベルによってランダムアクセスとカウンタアクセスとのいずれか一方を用いることができるが、どちらのアクセス方式であっても、選択された評価セルの被測定トランジスタの評価方法は同じである。また、本実施例においては、アドレス信号とカウンタ回路の出力をセレクタ制御信号を用いて切り替える回路構成をとったが、カウンタアクセスモードのみで評価することが可能であり、そのときは、アドレス入力ピンが必要なくなる。従って、例えば本発明の実施形態に係わる半導体評価回路をパッケージ組み立て後に多数同時に測定評価する場合などは、評価用のピン数を大幅に削減することができる効果を奏する。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係る半導体評価回路の回路構成図である。
【図２】本発明の一実施形態に係る半導体評価回路に関する補足説明図である。
【図３】本発明の一実施形態に係る半導体評価回路に関する補足説明図である。
【図４】本発明の一実施形態に係る半導体評価回路のセルテスト回路２０の回路構成図である。
【図５】本発明の一実施形態に係る半導体評価回路のセルテスト回路２０の動作に関する真理値表である。
【図６】本発明の一実施形態に係る半導体評価回路の動作に関するタイミングチャートである。
【図７】本発明の一実施形態に係る半導体評価回路を用いた被測定トランジスタのバイアス状態を示す表である。
【図８】本発明の一実施形態に係る半導体評価回路の評価セルの変形例である。
【図９】本発明の一実施形態に係る半導体評価回路の回路構成図である。
【図１０】本発明の一実施形態に係る半導体評価回路のセルテスト回路２０の回路構成図である。
【図１１】本発明の一実施形態に係る半導体評価回路のセルテスト回路２０の動作に関する真理値表である。
【図１２】本発明の一実施形態に係る半導体評価回路に関する補足説明図である。
【図１３】従来の半導体評価回路の回路構成図である。
【符号の説明】
【００６８】
Ｃ１１，Ｃ２１，Ｃｎ１，Ｃ１ｍ，Ａ０，Ａ１，Ａ２…評価セル、
ＤＦ…主ドレインフォース線、ＧＦ…主ゲートフォース線、ＳＦ…主ソースフォース線、ＤＦ１，ＤＦ２，ＤＦｍ…副ドレインフォース線、
ＧＦ１，ＧＦ２，ＧＦｍ…副ゲートフォース線、
ＳＦ１，ＳＦ２，ＳＦｍ…副ソースフォース線、
ＤＳ…主ドレインセンス線、ＧＳ…主ゲートセンス線、ＳＳ…主ソースセンス線、
ＤＳ１，ＤＳ２，ＤＳｎ…副ドレインセンス線、
ＧＳ１，ＧＳ２，ＧＳｎ…副ゲートセンス線、
ＳＳ１，ＳＳ２，ＳＳｎ…副ソースセンス線、
ＤＶＳ…ドレインストレス線、ＧＶＳ…ゲートストレス線、ＳＶＳ…ソースストレス線、
Ｘ１，Ｘ２，Ｘｎ…行選択線、Ｙ１，Ｙ２，Ｙｍ…列選択線、
ＰＳＷ１，ＰＳＷ２，ＰＳＷｍ…電源線切替回路、
ＳＳＷ１，ＳＳＷ２，ＳＳＷｎ…検出線切替回路、
ＤＵＴ，ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴｎ１…被測定トランジスタ、
１０…選択回路、２０…セルテスト回路、
ＡＹ，ＡＹ０，ＡＹ６…Ｙアドレス信号、ＡＸ，ＡＸ０，ＡＸ６…Ｘアドレス信号、
ＳＥＬＣＯＮＴ…セレクタ制御信号、ＣＬＫ…クロック信号、ＴＥＳＴ…テスト信号、
Ｔ１…第１のトランジスタ、Ｔ２…第２のトランジスタ、Ｔ３…第３のトランジスタ、
Ｔ４…第４のトランジスタ、Ｔ５…第５のトランジスタ、Ｔ６…第６のトランジスタ、
Ｔ７…第７のトランジスタ、Ｔ８…第８のトランジスタ、Ｔ９…第９のトランジスタ、
ＰＤＸ…Ｘセレクト用プリデコーダ、ＰＤＹ…Ｙセレクト用プリデコーダ、
ＭＤＸ…Ｘセレクト用メインデコーダ、ＭＤＹ…Ｙセレクト用メインデコーダ、
５００…ゲート選択回路、
ＤＦＰ…ドレイン電源端子、ＳＦＰ…ソース電源端子、ＧＦＰ…ゲート電源端子、
ＤＳＰ…ドレインセンス端子、ＳＳＰ…ソースセンス端子、ＧＳＰ…ゲートセンス端子、
ＤＶＳＰ…ドレインストレス端子、ＳＶＳＰ…ソースストレス端子、ＧＶＳＰ…ゲートストレス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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