(57)【要約】【課題】キャパシタを用いたサンプルホールド回路において、サンプリング時におけるキャパシタの充電状態をホールド状態とするためにオフされるべきスイッチにリーク電流が生じる。【解決手段】サンプルホールド回路１０は、オペアンプ１２の反転入力端子ＩＮ−に一方端を接続されたキャパシタＣ１にサンプリング電圧に応じた電荷を蓄積する。その際、Ｃ１のＩＮ−側の端子はスイッチ回路１４を介して出力端子ＶＯＵＴに接続し、所定電位に設定する。ホールド状態ではスイッチ回路１４はオフされ、それが接続されたＣ１の端子をフローティング状態とする。スイッチ回路１４は、ＩＮ−とＶＯＵＴとの間に直列に接続され同相でオン・オフされるＭＯＳトランジスタスイッチＳ１１，Ｓ１２と、それら相互の接続点と接地電位との間に接続されたキャパシタＣ２とからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
非反転入力端子を所定電位に接続された演算増幅器と、
前記演算増幅器の反転入力端子とサンプリング電圧の入力端子との間に直列に接続されたホールドキャパシタと、
前記反転入力端子と前記演算増幅器の出力端子との間に直列に接続されたスイッチ回路と、
前記ホールドキャパシタと前記入力端子との間に直列に接続されたサンプリング電圧入力スイッチ素子と、
前記サンプリング電圧入力スイッチ素子及び前記ホールドキャパシタの接続点と前記出力端子との間に接続されたホールド電圧出力スイッチ素子と、
を有し、
前記スイッチ回路は、
前記反転入力端子と前記出力端子との間に直列に接続され、互いに同相でオン・オフ動作を行うＭＯＳトランジスタである第１のスイッチ素子及び第２のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点と、所定電位との間に直列に接続されたバッファキャパシタと、
を有し、
前記第１のスイッチ素子及び前記第２のスイッチ素子は、前記サンプリング電圧入力スイッチ素子と同相でオン・オフ動作を行い、
前記ホールド電圧出力スイッチ素子は、前記サンプリング電圧入力スイッチ素子のオフ期間内にオンして、前記ホールドキャパシタによりホールドされた電圧を前記出力端子へ出力すること、
を特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧をサンプル・ホールドすることができるサンプルホールド回路に関する。
【背景技術】
【０００２】
図２は従来のサンプルホールド回路の回路図である。このサンプルホールド回路２は、集積回路として形成される。サンプルホールド回路２は、オペアンプ４の反転入力端子ＩＮ−に一方端を接続されたキャパシタＣ１を有する。当該Ｃ１の一方端の電位は、スイッチ素子Ｓ１をオンすることにより、オペアンプ２の出力端子ＶＯＵＴの電位ｖＯＳに設定可能である。Ｓ１をオンした状態でスイッチ素子Ｓ２をオンしてＣ１の他方端をサンプリング電圧の入力端子ＶＩＮに接続すると、Ｃ１にはＶＩＮへの入力電位に応じた電荷が充電される。サンプリング時刻ｔＳにてＳ１，Ｓ２をオフすると、Ｃ１は充電されている電荷を保持し、Ｃ１の他方端の電位は時刻ｔＳにおける入力電位ｖＨにホールドされる。このＣ１の他方端の電位ｖＨは、スイッチ素子Ｓ３をオンすることでＶＯＵＴに取り出される。
【０００３】
集積回路にて、各スイッチ素子Ｓ１〜Ｓ３はＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成することができ、ソース、ドレインをスイッチの両端とし、ゲート電圧によりソース−ドレイン間の電流の導通を制御する。
【特許文献１】特開平６−３３４４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スイッチ素子Ｓ１，Ｓ２をオフし、スイッチ素子Ｓ３をオンしてホールド電圧ｖＨをＶＯＵＴに出力している状態では、オペアンプ４の入力端子ＩＮ−に接続されたＣ１の一方端は基本的にはフローティングとなり、時刻ｔＳにおける電位ｖＯＳとなる。すなわち、Ｓ１を構成するＭＯＳトランジスタのソース−ドレイン間には電位差が存在する。そのため、Ｓ１をオフしている状態でも、そのＭＯＳトランジスタのソース−ドレイン間にて電荷がドリフトしリーク電流が流れ得る。このリーク電流がＣ１の一方端側に蓄積された電荷量を変化させる結果、Ｃ１の他方端の電位が時刻ｔＳにおける値ｖＨからずれ、ＶＯＵＴから出力されるホールド電圧に誤差を生じる。
【０００５】
本発明は上記問題点を解決するためになされたものであり、ＭＯＳトランジスタにおけるリーク電流に起因するホールド電圧の変化が低減されるサンプルホールド回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るサンプルホールド回路は、非反転入力端子を所定電位に接続された演算増幅器と、前記演算増幅器の反転入力端子とサンプリング電圧の入力端子との間に直列に接続されたホールドキャパシタと、前記反転入力端子と前記演算増幅器の出力端子との間に直列に接続されたスイッチ回路と、前記ホールドキャパシタと前記入力端子との間に直列に接続されたサンプリング電圧入力スイッチ素子と、前記サンプリング電圧入力スイッチ素子及び前記ホールドキャパシタの接続点と前記出力端子との間に接続されたホールド電圧出力スイッチ素子と、を有し、前記スイッチ回路が、前記反転入力端子と前記出力端子との間に直列に接続され、互いに同相でオン・オフ動作を行うＭＯＳトランジスタである第１のスイッチ素子及び第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点と、所定電位との間に直列に接続されたバッファキャパシタと、を有し、前記第１のスイッチ素子及び前記第２のスイッチ素子が、前記サンプリング電圧入力スイッチ素子と同相でオン・オフ動作を行い、前記ホールド電圧出力スイッチ素子が、前記サンプリング電圧入力スイッチ素子のオフ期間内にオンして、前記ホールドキャパシタによりホールドされた電圧を前記出力端子へ出力するものである。
【発明の効果】
【０００７】
スイッチ回路及びサンプリング電圧入力スイッチ素子をオフするサンプリング時刻ｔＳでのホールドキャパシタの演算増幅器側の端子電位をｖＯＳとすると、バッファキャパシタの第１のスイッチ素子及び第２のスイッチ素子に接続された端子の電位もｖＯＳに設定される。ホールド電圧出力スイッチ素子がオンすると、出力端子に、ホールドキャパシタの入力端子側の電位ｖＨが取り出される。第１のスイッチ素子及び第２のスイッチ素子のうち出力端子側のスイッチ素子（ここでは第２のスイッチ素子とする）の両端には電位差（ｖＨ−ｖＯＳ）が印加されるが、第１のスイッチ素子の両端の電位は共にｖＯＳとなる。すなわち、ホールドキャパシタに接続される第１のスイッチ素子のリーク電流が低減され、ホールドキャパシタの演算増幅器側の端子電位がサンプリング時刻ｔＳで設定されたｖＯＳからずれることが抑制される。その結果、出力端子の電圧もｖＨからずれることが抑制され、ホールド電圧の誤差の低減が図られる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【０００９】
図１は、本発明の実施形態であるサンプルホールド回路１０の概略の回路図である。サンプルホールド回路１０は、オペアンプ１２、キャパシタＣ１（ホールドキャパシタ）、スイッチ回路１４、スイッチ素子Ｓ２（サンプリング電圧入力スイッチ素子）、スイッチ素子Ｓ３（ホールド電圧出力スイッチ素子）を含み、集積回路として半導体チップ上に形成される。
【００１０】
オペアンプ１２は、非反転入力端子（ＩＮ＋）を接地電位ＧＮＤに接続され、反転入力端子ＩＮ−をキャパシタＣ１の一方端及びスイッチ回路１４の一方端に接続される。オペアンプ１２の出力端子は、サンプルホールド回路１０の出力端子ＶＯＵＴに接続される。
【００１１】
キャパシタＣ１は、上述のように一方端をオペアンプ１２に接続され、他方端をスイッチ素子Ｓ２に接続される。
【００１２】
スイッチ回路１４は、オペアンプ１２の入力端子ＩＮ−と出力端子ＶＯＵＴとの間を断続を制御する機能を有し、スイッチ素子Ｓ１１，Ｓ１２と、キャパシタＣ２（バッファキャパシタ）と含んで構成される。スイッチ素子Ｓ１１，Ｓ１２は端子ＩＮ−と出力端子ＶＯＵＴとの間に直列に接続される。スイッチ素子Ｓ１１の一方端は端子ＩＮ−に接続され、スイッチ素子Ｓ１２の一方端は出力端子ＶＯＵＴに接続される。スイッチ素子Ｓ１１，Ｓ１２は互いに同相でオン・オフ動作を行うＭＯＳトランジスタで構成される。キャパシタＣ２は、一方端をスイッチ素子Ｓ１１，Ｓ１２の接続点Ａに接続され、他方端をＧＮＤに接続される。
【００１３】
スイッチ素子Ｓ２はＣ１の他方端とサンプルホールド回路１０の入力端子ＶＩＮとの間に直列に接続され、それらの間の断続を制御する。スイッチ素子Ｓ２はＭＯＳトランジスタで構成され、スイッチ素子Ｓ１１，Ｓ１２と同相でオン・オフ動作を行う。
【００１４】
スイッチ素子Ｓ３はＣ１の他方端と出力端子ＶＯＵＴとの間に直列に接続され、それらの間の断続を制御する。スイッチ素子Ｓ３はＭＯＳトランジスタで構成され、スイッチ回路１４及びスイッチ素子Ｓ２のオフ期間内にオンして、キャパシタＣ１によりホールドされた電圧を出力端子ＶＯＵＴへ出力する。
【００１５】
サンプルホールド回路１０は、サンプリング対象信号をＶＩＮに入力される。サンプリング動作では、Ｓ３はオフ状態とされ、Ｓ２及びスイッチ回路１４（Ｓ１１及びＳ１２）をオン状態とする。スイッチ回路１４がオン状態となることで、オペアンプ１２の端子ＩＮ−の電位は、端子ＩＮ＋と同電位となる。すなわち、端子ＩＮ−に接続されるＣ１の一方端の電位ｖＯＳはＧＮＤに設定される。一方、Ｃ１の他方端の電位はＶＩＮへの入力電位ｖＩに設定される。このときＣ１の充電電荷量をＱで表すと、
Ｑ＝Ｃ１（ｖＩ−ｖＯＳ）
となる。なお、上式中のＣ１はキャパシタＣ１の容量値を表している。例えば、ＶＩＮ側のＣ１の電極に蓄積される電荷をＱとすると、端子ＩＮ−側のＣ１の電極に蓄積される電荷は−Ｑとなる。
【００１６】
サンプリング時刻ｔＳにて、Ｓ２及びスイッチ回路１４（Ｓ１１及びＳ１２）をオフ状態とすると、Ｃ１は充電された電荷を保持し、ＶＩＮ側のＣ１の電位は時刻ｔＳにおけるｖＩである電位ｖＨにホールドされる。
【００１７】
ホールドされた電位ｖＨを出力するために、Ｓ２及びスイッチ回路１４（Ｓ１１及びＳ１２）のオフ状態にて、Ｓ３をオンし、Ｃ１のＶＩＮ側をＶＯＵＴに接続する。このとき、端子ＩＮ−側のＣ１の電極はスイッチ回路１４のオフによりフローティング状態となっており、これに蓄積された電荷量（−Ｑ）は基本的に変化しない。これに対応して、ＶＩＮ側のＣ１の電極に蓄積された電荷量Ｑもサンプリング時刻ｔＳでの値に保たれ、ＶＯＵＴの出力電位はサンプリング時刻ｔＳにおけるｖＨに維持される。
【００１８】
なお、各スイッチ素子Ｓ１１，Ｓ１２，Ｓ２，Ｓ３のオン・オフの制御は、それらを構成するＭＯＳトランジスタのゲートに制御回路（図示せず）から供給される制御信号により行われる。
【００１９】
サンプルホールド回路１０は、出力端子ＶＯＵＴからオペアンプ１２の端子ＩＮ−への帰還経路を上述スイッチ回路１４を介して接続することで当該経路のリーク電流を抑制する。これにより、Ｃ１のＩＮ−側端子の電位がサンプリング時刻ｔＳでのｖＯＳから変化しにくくなり、ＶＯＵＴの出力電位が当初の値ｖＨに好適に保たれる。これは、端子ＩＮ−と出力端子ＶＯＵＴとの間の電位差（ｖＨ−ｖＯＳ）が、Ｓ１２及びＣ２によりバッファされ、端子ＩＮ−に接続されたＳ１１の両端には直接には印加されず、Ｓ１１を構成するＭＯＳトランジスタのリーク電流が抑制されるからである。
【００２０】
なお、Ｓ１２及びＣ２は基本的にはＲＣ積分回路と同様に機能し、Ｓ１２のリーク電流により点Ａの電位は当初のｖＯＳからｖＨに向けて次第に変化し得る。その結果、Ｓ１１に端子間電圧が生じてＳ１１にもリーク電流が発生し得るが、その発生までの時間はＳ１２及びＣ２における積分時定数に応じた期間遅延させることができ、ＶＯＵＴの出力電位を従来よりも長時間にわたり良好に維持することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態であるサンプルホールド回路の概略の回路図である。
【図２】従来のサンプルホールド回路の回路図である。
【符号の説明】
【００２２】
１０  サンプルホールド回路、１２  オペアンプ、１４  スイッチ回路、Ｃ１  キャパシタ（ホールドキャパシタ）、Ｓ２  サンプリング電圧入力スイッチ素子、，Ｓ３  ホールド電圧出力スイッチ素子、Ｓ１１，Ｓ１２  スイッチ素子、Ｃ２  バッファキャパシタ。
【図１】
2010055684.tif 000003
【図２】
2010055684.tif 000004