(57)【要約】【課題】コストダウンが可能となる、表示用駆動素子、走査線選択素子及び表示装置を提供する。【解決手段】データバス５１と第２辺１４との間に、第２辺１４と直交する方向に伸張する第１の駆動信号生成回路５と、上記第１の駆動信号生成回路５と第３辺１５との間に、第２辺１４と直交する方向に伸張する第２の駆動信号生成回路５と、上記第２の駆動信号生成回路５と第３辺１５との間に、第２辺１４と直交する方向に伸張する第３の駆動信号生成回路５と、データバス５１と第４辺１６との間に、第４辺１６と直交する方向に伸張する第４の駆動信号生成回路５と、上記第４の駆動信号生成回路５と第３辺１５との間に、第４辺１６と直交する方向に伸張する第５の駆動信号生成回路５と、上記第５の駆動信号生成回路５と第３辺１５との間に、第４辺１６と直交する方向に伸張する第６の駆動信号生成回路５とを備える。【選択図】図４
2010182846.tif 000002
【特許請求の範囲】
【請求項１】
短辺である第１の辺及び第３の辺、並びに長辺である第２の辺及び第４の辺がそれぞれ対向する矩形状であり、集積回路である表示用駆動素子であって、
上記第１の辺の内側に沿った部分に配置され、色データを入出力する、第１ないし第３の入出力回路と、
上記第３の辺の内側に沿った部分に配置され、上記色データを入出力する、第５ないし第７の入出力回路と、
上記第１の辺の内側に沿った部分に配置され、制御信号を入出力する、第４の入出力回路と、
上記第３の辺の内側に沿った部分に配置され、制御信号を入出力する、第８の入出力回路とを備え、
上記第１ないし第４の入出力回路が入力の場合、上記第５ないし第８の入出力回路を出力とし、
上記第１ないし第４の入出力回路が出力の場合、上記第５ないし第８の入出力回路を入力とする表示用駆動素子において、
上記矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と上記第２の辺とが平行である第１シフトレジスタ領域と、
上記第３の入出力回路と上記第７の入出力回路とを接続すると共に上記第１シフトレジスタ領域の２つの長辺の外側に配置されている第３のデータバスと、
上記第２の入出力回路と上記第６の入出力回路とを接続すると共に、上記第１シフトレジスタ領域の２つの長辺の外側に配置された上記第３のデータバスのさらに外側に配置されている第２のデータバスと、
上記第１の入出力回路と上記第５の入出力回路とを接続すると共に、上記第３のデータバスの外側に配置された上記第２のデータバスのさらに外側に配置されている第１のデータバスと、
上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第１のデータバスと上記第２の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第１の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第２の辺との間、上記第１のデータバスと上記第２の辺との間かつ上記第１の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第２の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第２の辺との間、上記第１のデータバスと上記第２の辺との間かつ上記第２の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第３の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第１のデータバスと上記第４の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第４の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第４の辺との間、上記第１のデータバスと上記第４の辺との間かつ上記第４の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第５の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第４の辺との間、上記第１のデータバスと上記第４の辺との間かつ上記第５の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第６の駆動信号生成回路と、
上記第１のデータバスから入力される上記色データをラッチし、上記第１の駆動信号生成回路へ出力する第１の色データラッチ回路と、
上記第２のデータバスから入力される上記色データをラッチし、上記第２の駆動信号生成回路へ出力する第２の色データラッチ回路と、
上記第３のデータバスから入力される上記色データをラッチし、上記第３の駆動信号生成回路へ出力する第３の色データラッチ回路と、
上記第１のデータバスから入力される上記色データをラッチし、上記第４の駆動信号生成回路へ出力する第４の色データラッチ回路と、
上記第２のデータバスから入力される上記色データをラッチし、上記第５の駆動信号生成回路へ出力する第５の色データラッチ回路と、
上記第３のデータバスから入力される上記色データをラッチし、上記第６の駆動信号生成回路へ出力する第６の色データラッチ回路とを備え、
上記第１シフトレジスタ領域には、上記第４の入出力回路及び上記第８の入出力回路に接続される第１シフトレジスタ回路が配置されていることを特徴とする表示用駆動素子。
【請求項２】
短辺である第１の辺及び第３の辺、並びに長辺である第２の辺及び第４の辺がそれぞれ対向する矩形状であり、集積回路である表示用駆動素子であって、
上記第１の辺の内側に沿った部分に配置され、色データを入出力する、第１ないし第３の入出力回路と、
上記第３の辺の内側に沿った部分に配置され、上記色データを入出力する、第５ないし第７の入出力回路と、
上記第１の辺の内側に沿った部分に配置され、制御信号を入出力する、第４の入出力回路と、
上記第３の辺の内側に沿った部分に配置され、制御信号を入出力する、第８の入出力回路とを備え、
上記第１ないし第４の入出力回路が入力の場合、上記第５ないし第８の入出力回路を出力とし、
上記第１ないし第４の入出力回路が出力の場合、上記第５ないし第８の入出力回路を入力とする表示用駆動素子において、
上記矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と上記第２の辺とが平行である第１シフトレジスタ領域と、
上記第１の入出力回路と上記第５の入出力回路とを接続すると共に上記第１シフトレジスタ領域の２つの長辺の外側に配置されている第１のデータバスと、
上記第２の入出力回路と上記第６の入出力回路とを接続すると共に、上記第１シフトレジスタ領域の２つの長辺の外側に配置された上記第１のデータバスのさらに外側に配置されている第２のデータバスと、
上記第３の入出力回路と上記第７の入出力回路とを接続すると共に、上記第１のデータバスの外側に配置された上記第２のデータバスのさらに外側に配置されている第３のデータバスと、
上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第１のデータバスと上記第２のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第１の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第２のデータバスと上記第３のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第２の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第３のデータバスと上記第２の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第３の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第１のデータバスと上記第２のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第４の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第２のデータバスと上記第３のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第５の駆動信号生成回路と、
上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第３のデータバスと上記第４の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第６の駆動信号生成回路と、
上記第１のデータバスから入力される上記色データをラッチし、上記第１の駆動信号生成回路へ出力する第１の色データラッチ回路と、
上記第２のデータバスから入力される上記色データをラッチし、上記第２の駆動信号生成回路へ出力する第２の色データラッチ回路と、
上記第３のデータバスから入力される上記色データをラッチし、上記第３の駆動信号生成回路へ出力する第３の色データラッチ回路と、
上記第１のデータバスから入力される上記色データをラッチし、上記第４の駆動信号生成回路へ出力する第４の色データラッチ回路と、
上記第２のデータバスから入力される上記色データをラッチし、上記第５の駆動信号生成回路へ出力する第５の色データラッチ回路と、
上記第３のデータバスから入力される上記色データをラッチし、上記第６の駆動信号生成回路へ出力する第６の色データラッチ回路とを備え、
上記第１シフトレジスタ領域には、上記第４の入出力回路及び上記第８の入出力回路に接続される第１シフトレジスタ回路が配置されていることを特徴とする表示用駆動素子。
【請求項３】
ガラス基板上にチップ・オン・ガラスにより実装され、
入力に設定された上記第４の入出力回路から入力される制御信号により、上記第１シフトレジスタ回路を動作させ、
上記第１シフトレジスタ回路が発生する第１のタイミング信号にて、上記第１ないし第３の入出力回路から入力され、上記第１ないし第３のデータバスに伝送されるｎビットの上記色データを、上記第１ないし第３の色データラッチ回路に取り込み、
上記第１シフトレジスタ回路が発生する第２のタイミング信号にて、上記第１ないし第３のデータバスに伝送される上記色データを、上記第４ないし第６の色データラッチ回路に取り込み、
上記第１ないし第３の駆動信号生成回路は、上記第１ないし第３の色データラッチ回路の色データに対応した駆動信号をそれぞれ生成し、上記第１ないし第３の駆動信号生成回路に接続されるガラス基板上の３本の第１の配線群により、３本の信号線を駆動し、
上記第４ないし第６の駆動信号生成回路は、上記第４ないし第６の色データラッチ回路の色データに対応した駆動信号をそれぞれ生成し、上記第４ないし第６の駆動信号生成回路に接続され、上記第１の配線群と隣接して配置される上記ガラス基板上の３本の第２配線群により３本の上記信号線を駆動し、
出力に設定された上記第５ないし第７の入出力回路から、上記色データ及び上記制御信号が出力され、
出力された、上記色データ及び上記制御信号が、上記表示用駆動素子とは別の表示用駆動素子に入力され、
上記表示用駆動素子と上記別の表示用駆動素子とは、上記ガラス基板上の配線で接続されていることを特徴とする請求項１または２に記載の表示用駆動素子。
【請求項４】
上記第１ないし第３のデータバスは、上記第２の辺及び上記第４の辺と平行に伸張することを特徴とする請求項１ないし３のいずれか１項に記載の表示用駆動素子。
【請求項５】
上記駆動信号生成回路は、
上記第１ないし第３のデータバスからの上記色データを保持する保持ラッチ回路と、
上記保持ラッチ回路が保持した上記色データをアナログ値に変換するディジタル−アナログ変換回路とを備えることを特徴とする請求項１から４のいずれか１項に記載の表示用駆動素子。
【請求項６】
上記駆動信号生成回路は、上記ディジタル−アナログ変換回路の出力を入力とするバッファ回路をさらに備えることを特徴とする請求項５に記載の表示用駆動素子。
【請求項７】
上記ディジタル−アナログ変換回路は、階調電圧生成回路で生成した複数の電圧を選択することによりアナログ値を出力し、上記階調電圧生成回路は、上記第１の辺と上記第３の辺との間に配置され、上記第２の辺及び上記第４の辺に直交する方向に伸張することを特徴とする請求項５に記載の表示用駆動素子。
【請求項８】
上記階調電圧生成回路の基準となる電圧を与える基準端子は、上記第１の辺の内側に沿った部分と上記第３の辺の内側に沿った部分とに設けられ、
上記第１の辺の内側に沿った部分に設けられた上記基準端子と、上記第３の辺の内側に沿った部分に設けられた上記基準端子とは、同電位を与える１対の端子であることを特徴とする請求項７に記載の表示用駆動素子。
【請求項９】
上記階調電圧生成回路には、ドット反転駆動に対応した正側の階調電圧生成回路と、ドット反転駆動に対応した負側の階調電圧生成回路とがあり、
上記正側の階調電圧生成回路は、上記第１シフトレジスタ領域と上記第２の辺との間に配置され、
上記負側の階調電圧生成回路は、上記第１シフトレジスタ領域と上記第４の辺との間に配置されていることを特徴とする請求項７に記載の表示用駆動素子。
【請求項１０】
複数の上記駆動信号生成回路が、それぞれに対応する接続用端子に接続され、
上記接続用端子とガラス基板上の配線とが接続されることを特徴とする請求項１〜９のいずれか１項に記載の表示用駆動素子。
【請求項１１】
走査線選択素子であって、
ガラス基板上にチップ・オン・ガラスにより実装され、短辺である第５の辺及び第７の辺、並びに長辺である第６の辺及び第８の辺がそれぞれ対向する矩形状であり、集積回路である走査線選択素子であって、
上記第５の辺の内側に沿った部分に配置され、動作開始信号を入出力する、第９の入出力回路と、
上記第７の辺の内側に沿った部分に配置され、動作開始信号を入出力する、第１０の入出力回路と、
上記第５の辺の内側に沿った部分に配置され、動作クロックを入出力する、第１１の入出力回路と、
上記第７の辺の内側に沿った部分に配置され、動作クロックを入出力する、第１２の入出力回路と、
上記走査線選択素子の中央に位置する矩形上の領域であって、上記第６の辺と上記第８の辺との間に配置され、長辺が上記第６の辺と平行に伸張する第２シフトレジスタ領域と、
上記第２シフトレジスタ領域と、上記第６の辺の間に配置され、上記第５の辺方向に沿って平行に配置されており、上記第６の辺と交差する方向に伸張する、第１の走査線選択信号出力回路と、
上記第２シフトレジスタ領域と、上記第８の辺との間に配置され、上記第７の辺方向に沿って平行に配置されており、上記第８の辺と交差する方向に伸張する、第２の走査線選択信号出力回路とを備え、
上記第２シフトレジスタ領域には、上記第９ないし第１２の入出力回路に接続される第２シフトレジスタ回路が配置されており、
上記走査線選択素子は、
入力に設定された上記第９の入出力回路から入力される上記動作開始信号と、入力に設定された上記第１１の入出力回路から入力される上記動作クロックとにより上記第２シフトレジスタ回路を動作させ、
上記第１の走査線選択信号出力回路は、上記第２シフトレジスタ回路が発生する第３のタイミング信号を使用して、上記ガラス基板上の配線を介して上記第１の走査線選択信号出力回路に接続される第１の走査線を駆動し、
上記第２の走査線選択信号出力回路は、上記第２シフトレジスタ回路が発生する第４のタイミング信号を使用して、上記ガラス基板上の配線を介して上記第２の走査線選択信号出力回路に接続される第２の上記走査線を駆動し、
出力に設定された上記第１０の入出力回路から上記動作開始信号を出力し、
出力に設定された上記第１２の入出力回路から上記動作クロックを出力し、
出力された、上記動作開始信号及び上記動作クロックは、上記走査線選択素子とは別の走査線選択素子に入力され、
上記走査線選択素子と上記別の走査線選択素子とは、上記ガラス基板上の配線で接続されていることを特徴とする走査線選択素子。
【請求項１２】
上記第１の走査線選択信号出力回路及び上記第２の走査線選択信号出力回路は、レベル変換回路と、バッファ回路とを備えることを特徴とする請求項１１に記載の走査線選択素子。
【請求項１３】
上記ガラス基板上に縦横に列設される信号線及び走査線と、
上記信号線及び上記走査線の各交点付近に形成される表示素子と、
上記ガラス基板上に形成され上記走査線を駆動する複数の、請求項１２に記載の走査線選択素子と、
上記ガラス基板上に形成され上記信号線を駆動する複数の、請求項１０に記載の表示用駆動素子とを備えることを特徴とする表示装置。
【請求項１４】
液晶表示装置であることを特徴とする請求項１３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示用駆動素子のレイアウト形状を工夫することにより、駆動素子のコストダウンを図るものである。
【背景技術】
【０００２】
液晶表示用駆動素子（液晶ドライバ）のデータライン駆動回路（ソースドライバ）の構成について説明する。図１２は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能な液晶ドライバ１０１の概念を示すブロック図である。
【０００３】
図１２の液晶ドライバ１０１は、外部にクロック入力端子１０２、複数の信号入力端子を備えた階調データ入力端子１０３、データＬＯＡＤ信号入力端子１０４、基準電源端子である、Ｖ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９を備えている。
【０００４】
また、図１２の液晶ドライバ１０１は、ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎを備えている（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子１１１と称する。）。加えて、液晶ドライバ１０１は、基準電源補正回路１２１、ポインタ用第１シフトレジスタ回路１２３、ラッチ回路部１２４、ホールド回路部１２５、Ｄ／Ａコンバータ（Digital Analog Converter：以下、ＤＡＣと称する。）回路１２６、及び出力バッファ部１２７を備えている。
【０００５】
ポインタ用第１シフトレジスタ回路１２３は、ｎ段のシフトレジスタ１２３−１〜１２３−ｎにより構成される。また、ラッチ回路部１２４は、ｎ個のラッチ回路１２４−１〜１２４−ｎにより構成される。さらに、ホールド回路部１２５は、ｎ個のホールド回路１２５−１〜１２５−ｎにより構成される。さらに、ＤＡＣ回路１２６は、ＤＡＣ１２６−１〜１２６−ｎにより構成される。そして、出力バッファ部１２７は、オペアンプにより構成される出力バッファ１２７−１〜１２７−ｎにより構成される。
【０００６】
ポインタ用第１シフトレジスタ回路１２３は、クロック入力端子１０２から入力されたシフトクロック入力信号に応じて、ラッチ回路１２４−１〜１２４−ｎから１つのラッチ回路を選択する。そして、階調データ入力端子１０３から入力された階調データが、選択されたラッチ回路に格納される。
【０００７】
また、ポインタ用第１シフトレジスタ回路１２３から出力されるラッチ回路選択信号は、クロック入力端子１０２から入力されるシフトクロック入力信号により、１個目のラッチ回路１２４−１からｎ個目のラッチ回路１２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路１２４−１〜１２４−ｎにデータを記憶させることができる。
【０００８】
さらに、ラッチ回路１２４−１〜１２４−ｎは、それぞれ異なる値のデータを記憶することが可能である。ラッチ回路１２４−１〜１２４−ｎに記憶されたデータは、データＬＯＡＤ信号入力端子１０４から入力されるデータＬＯＡＤ信号により、それぞれ対応するｎ個のホールド回路１２５−１〜１２５−ｎへ転送される。ホールド回路１２５−１〜１２５−ｎへ転送されたデータは、ＤＡＣ１２６−１〜１２６−ｎのディジタル入力データとなる。
【０００９】
さらに、ＤＡＣ回路１２６−１〜１２６−ｎは、上記ディジタル入力データにより、ｍ種類の階調電圧から１つの階調電圧を選択し、出力する。ｍ種類の階調電圧は、Ｖ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９から入力された電圧と、基準電源補正回路１２１とによって生成される。
【００１０】
そして、ＤＡＣ回路１２６−１〜１２６−ｎから出力された各階調電圧は、対応する出力バッファ１２７−１〜１２７−ｎにおいてインピーダンス変換される。これにより、液晶駆動用信号出力端子１１１−１〜１１１−ｎから液晶パネル駆動用信号として階調電圧が出力される。
【００１１】
表示用駆動素子は、表示パネルの狭額縁化や薄型化を図るため、図１３に示す、特許文献１の図１のような細長い形状が採用されている。
【００１２】
図１３において、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃａｇｅ）４１は、テープ基板４２にＩＣチップ４３を搭載している。また、ＴＣＰ４１は、配線パターン４７ａ，４７ｂにより、ＴＣＰ４１と表示パネルの表示信号線との接続、及びＴＣＰ４１と表示パネルの制御信号入力基板との接続を容易にするパッケージである。
【００１３】
配線パターン４７ａは、表示パネル上に平行に備えられる信号線に接続される。このため、ＴＣＰ４１と表示パネルとが接続される部分においては、配線パターン４７ａはＴＣＰ４１の一辺に配置される必要がある。また、配線パターン４７ａの配線領域を大きくしないために、ＩＣチップ４３の出力パッドは、長辺の１つと２つの短辺とに配置される。
【００１４】
ＩＣチップ４３の短辺が長くなると、その分ＴＣＰ４１の入出力間におけるテープ基板の長さが長くなる。このため、ＩＣチップ４３の短辺もできるだけ短くするようにする。従って、ＩＣチップ４３は短辺が短く、長辺が非常に長い形状を備えることになる。
【００１５】
また、近年では、表示用駆動素子の制御信号を表示用駆動素子間で転送することにより、コントローラから駆動素子への制御用信号線を配置する基板を省略することも行われるようになっている。この技術は例えば特許文献２において開示されている。
【００１６】
さらに、特許文献３では、チップレイアウトを改善することにより、配線スペースの広げずに、各セルについての配線インピーダンスのバラツキを抑制して各入力又は出力特性の均一化を実現した半導体装置、及びチップ実装面の縮小化を実現したデータ入出力装置が開示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平４−２４２９４５号公報（平成４年８月３１日公開）
【特許文献２】特開平６−３６８４号公報（平成６年１月１４日公開）
【特許文献３】特開２０００−３０７００９号公報（２０００年１１月２日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）は、略円形のウエハ上に形成されるため、１ウエハ上にＬＳＩが形成される数（乗り数）を多くするには、ＬＳＩを正方形に近い形にすることが有効である。
【００１９】
しかしながら、背景技術のように、表示用駆動素子を細長い形状にした場合、ＬＳＩ化された駆動回路部分（ＩＣチップ）は、縦横の長さの比が極端に大きなものとなっている。このため、ウエハ上の乗り数が少なくなり、コストアップの一因となっている。
【００２０】
また、特許文献１に示されるドライバの実装は、ＴＣＰを使用しており、ドライバのコストダウンを行うため、ＴＣＰを使用しない方法を求められている。
【００２１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、コストダウンが可能となる、表示用駆動素子、走査線選択素子及び表示装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の表示用駆動素子は、上記課題を解決するために、短辺である第１の辺及び第３の辺、並びに長辺である第２の辺及び第４の辺がそれぞれ対向する矩形状であり、集積回路である表示用駆動素子であって、上記第１の辺の内側に沿った部分に配置され、色データを入出力する、第１ないし第３の入出力回路と、上記第３の辺の内側に沿った部分に配置され、上記色データを入出力する、第５ないし第７の入出力回路と、上記第１の辺の内側に沿った部分に配置され、制御信号を入出力する、第４の入出力回路と、上記第３の辺の内側に沿った部分に配置され、制御信号を入出力する、第８の入出力回路とを備え、上記第１ないし第４の入出力回路が入力の場合、上記第５ないし第８の入出力回路を出力とし、上記第１ないし第４の入出力回路が出力の場合、上記第５ないし第８の入出力回路を入力とする表示用駆動素子において、上記矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と上記第２の辺とが平行である第１シフトレジスタ領域と、上記第３の入出力回路と上記第７の入出力回路とを接続すると共に上記第１シフトレジスタ領域の２つの長辺の外側に配置されている第３のデータバスと、上記第２の入出力回路と上記第６の入出力回路とを接続すると共に、上記第１シフトレジスタ領域の２つの長辺の外側に配置された上記第３のデータバスのさらに外側に配置されている第２のデータバスと、上記第１の入出力回路と上記第５の入出力回路とを接続すると共に、上記第３のデータバスの外側に配置された上記第２のデータバスのさらに外側に配置されている第１のデータバスと、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第１のデータバスと上記第２の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第１の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間、上記第１のデータバスと上記第２の辺との間かつ上記第１の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第２の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間、上記第１のデータバスと上記第２の辺との間かつ上記第２の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第３の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第１のデータバスと上記第４の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第４の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間、上記第１のデータバスと上記第４の辺との間かつ上記第４の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第５の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間、上記第１のデータバスと上記第４の辺との間かつ上記第５の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第６の駆動信号生成回路と、上記第１のデータバスから入力される上記色データをラッチし、上記第１の駆動信号生成回路へ出力する第１の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第２の駆動信号生成回路へ出力する第２の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第３の駆動信号生成回路へ出力する第３の色データラッチ回路と、上記第１のデータバスから入力される上記色データをラッチし、上記第４の駆動信号生成回路へ出力する第４の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第５の駆動信号生成回路へ出力する第５の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第６の駆動信号生成回路へ出力する第６の色データラッチ回路とを備え、上記第１シフトレジスタ領域には、上記第４の入出力回路及び上記第８の入出力回路に接続される第１シフトレジスタ回路が配置されていることを特徴とする。
【００２３】
上記発明によれば、上記第１シフトレジスタ領域の一方の長辺側に、上記第１シフトレジスタ領域の上記長辺と直交して上記第１ないし第３の駆動信号生成回路が配置される。同様に、上記第１シフトレジスタ領域の他方の長辺側に、上記第１シフトレジスタ領域の上記長辺と直交して上記第４ないし第６の駆動信号生成回路が配置される。
【００２４】
このため、本発明の表示用駆動素子のチップ形状は、上記第１シフトレジスタ領域の上記一方の長辺側にのみ駆動信号生成回路を配置する従来の表示用駆動素子よりも正方形に近い長方形にすることができる。
【００２５】
よって、表示用駆動素子を本発明のレイアウト形状とすることにより、１ウエハ上にＬＳＩが形成される数であるウエハ上での乗り数が向上し、１ウエハで製造出来るＬＳＩの数がより多くなる。従って、表示用駆動素子のコストダウンが可能となる。
【００２６】
また、本発明のチップの形状では（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃａｇｅ）を使用することは困難であり、ＴＣＰを使用する利点も無い。理由を以下に示す。
【００２７】
ＴＣＰはチップ上の突起（バンプ）にＴＣＰの銅配線を圧着させることにより接続する。ＴＣＰの銅配線は切れやすく接続部をあまり長く出来ない（実装後は樹脂等で固めるため問題ない）。このため、チップの周辺にバンプを配置してＴＣＰの銅配線と接続することが多い。
【００２８】
本発明のチップの形状によると、チップの２つの長辺に沿って設けられたバンプから１方向へ配線を行い、液晶ソースラインへ接続する必要がある。よって、現状の技術ではＴＣＰを使用することは出来ない。今後技術的にできるようになったとしても、ＴＣＰを使用することによりコストアップするので、ＴＣＰを使用する利点も無い。
【００２９】
従って、本発明の表示用駆動素子は、ＴＣＰを使用しなくてもよいので、レイアウトによるコストダウンに加えてさらにコストダウンできる。
【００３０】
また、本発明の表示用駆動素子は、上記課題を解決するために、短辺である第１の辺及び第３の辺、並びに長辺である第２の辺及び第４の辺がそれぞれ対向する矩形状であり、集積回路である表示用駆動素子であって、上記第１の辺の内側に沿った部分に配置され、色データを入出力する、第１ないし第３の入出力回路と、上記第３の辺の内側に沿った部分に配置され、上記色データを入出力する、第５ないし第７の入出力回路と、上記第１の辺の内側に沿った部分に配置され、制御信号を入出力する、第４の入出力回路と、上記第３の辺の内側に沿った部分に配置され、制御信号を入出力する、第８の入出力回路とを備え、上記第１ないし第４の入出力回路が入力の場合、上記第５ないし第８の入出力回路を出力とし、上記第１ないし第４の入出力回路が出力の場合、上記第５ないし第８の入出力回路を入力とする表示用駆動素子において、上記矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と上記第２の辺とが平行である第１シフトレジスタ領域と、上記第１の入出力回路と上記第５の入出力回路とを接続すると共に上記第１シフトレジスタ領域の２つの長辺の外側に配置されている第１のデータバスと、上記第２の入出力回路と上記第６の入出力回路とを接続すると共に、上記第１シフトレジスタ領域の２つの長辺の外側に配置された上記第１のデータバスのさらに外側に配置されている第２のデータバスと、上記第３の入出力回路と上記第７の入出力回路とを接続すると共に、上記第１のデータバスの外側に配置された上記第２のデータバスのさらに外側に配置されている第３のデータバスと、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第１のデータバスと上記第２のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第１の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第２のデータバスと上記第３のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第２の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第３のデータバスと上記第２の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第３の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第１のデータバスと上記第２のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第４の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第２のデータバスと上記第３のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第５の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第３のデータバスと上記第４の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第６の駆動信号生成回路と、上記第１のデータバスから入力される上記色データをラッチし、上記第１の駆動信号生成回路へ出力する第１の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第２の駆動信号生成回路へ出力する第２の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第３の駆動信号生成回路へ出力する第３の色データラッチ回路と、上記第１のデータバスから入力される上記色データをラッチし、上記第４の駆動信号生成回路へ出力する第４の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第５の駆動信号生成回路へ出力する第５の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第６の駆動信号生成回路へ出力する第６の色データラッチ回路とを備え、上記第１シフトレジスタ領域には、上記第４の入出力回路及び上記第８の入出力回路に接続される第１シフトレジスタ回路が配置されていることを特徴とする。
【００３１】
上記発明によれば、上記第１シフトレジスタ領域の一方の長辺側に、上記第１シフトレジスタ領域の上記長辺と直交して上記第１ないし第３の駆動信号生成回路が、上記第１の辺と平行に３段並んで配置される。同様に、上記第１シフトレジスタ領域の他方の長辺側に、上記第１シフトレジスタ領域の上記長辺と直交して上記第４ないし第６の駆動信号生成回路が、上記第１の辺と平行に３段並んで配置される。
【００３２】
このため、本発明の表示用駆動素子のチップ形状は、上記第１シフトレジスタ領域の上記一方の長辺側にのみ駆動信号生成回路を配置する従来の表示用駆動素子よりも正方形に近い長方形にすることができる。
【００３３】
よって、表示用駆動素子を本発明のレイアウト形状とすることにより、１ウエハ上にＬＳＩが形成される数であるウエハ上での乗り数が向上し、１ウエハで製造出来るＬＳＩの数がより多くなる。従って、表示用駆動素子のコストダウンが可能となる。
【００３４】
上記いずれかの表示用駆動素子では、ガラス基板上にチップ・オン・ガラスにより実装され、入力に設定された上記第４の入出力回路から入力される制御信号により、上記第１シフトレジスタ回路を動作させ、上記第１シフトレジスタ回路が発生する第１のタイミング信号にて、上記第１ないし第３の入出力回路から入力され、上記第１ないし第３のデータバスに伝送されるｎビットの上記色データを、上記第１ないし第３の色データラッチ回路に取り込み、上記第１シフトレジスタ回路が発生する第２のタイミング信号にて、上記第１ないし第３のデータバスに伝送される上記色データを、上記第４ないし第６の色データラッチ回路に取り込み、上記第１ないし第３の駆動信号生成回路は、上記第１ないし第３の色データラッチ回路の色データに対応した駆動信号をそれぞれ生成し、上記第１ないし第３の駆動信号生成回路に接続されるガラス基板上の３本の第１の配線群により、３本の信号線を駆動し、上記第４ないし第６の駆動信号生成回路は、上記第４ないし第６の色データラッチ回路の色データに対応した駆動信号をそれぞれ生成し、上記第４ないし第６の駆動信号生成回路に接続され、上記第１の配線群と隣接して配置される上記ガラス基板上の３本の第２配線群により３本の上記信号線を駆動し、出力に設定された上記第５ないし第７の入出力回路から、上記色データ及び上記制御信号が出力され、出力された、上記色データ及び上記制御信号が、上記表示用駆動素子とは別の表示用駆動素子に入力され、
上記表示用駆動素子と上記別の表示用駆動素子とは、上記ガラス基板上の配線で接続されてもよい。
【００３５】
また、上記いずれかの表示用駆動素子では、上記第１ないし第３のデータバスは、上記第２の辺及び上記第４の辺と平行に伸張してもよい。
【００３６】
さらに、上記いずれかの表示用駆動素子では、上記駆動信号生成回路は、上記第１ないし第３のデータバスからの上記色データを保持する保持ラッチ回路と、上記保持ラッチ回路が保持した上記色データをアナログ値に変換するディジタル−アナログ変換回路とを備えてもよい。
【００３７】
さらに、上記表示用駆動素子では、上記駆動信号生成回路は、上記ディジタル−アナログ変換回路の出力を入力とするバッファ回路をさらに備えてもよい。
【００３８】
さらに、上記表示用駆動素子では、上記ディジタル−アナログ変換回路は、階調電圧生成回路で生成した複数の電圧を選択することによりアナログ値を出力し、上記階調電圧生成回路は、上記第１の辺と上記第３の辺との間に配置され、上記第２の辺及び上記第４の辺に直交する方向に伸張してもよい。
【００３９】
さらに、上記表示用駆動素子では、上記階調電圧生成回路の基準となる電圧を与える基準端子は、上記第１の辺の内側に沿った部分と上記第３の辺の内側に沿った部分とに設けられ、上記第１の辺の内側に沿った部分に設けられた上記基準端子と、上記第３の辺の内側に沿った部分に設けられた上記基準端子とは、同電位を与える１対の端子であってもよい。
【００４０】
さらに、上記表示用駆動素子では、上記階調電圧生成回路には、ドット反転駆動に対応した正側の階調電圧生成回路と、ドット反転駆動に対応した負側の階調電圧生成回路とがあり、上記正側の階調電圧生成回路は、上記第１シフトレジスタ領域と上記第２の辺との間に配置され、上記負側の階調電圧生成回路は、上記第１シフトレジスタ領域と上記第４の辺との間に配置されてもよい。
【００４１】
さらに、上記表示用駆動素子では、複数の上記駆動信号生成回路が、それぞれに対応する接続用端子に接続され、上記接続用端子とガラス基板上の配線とが接続されてもよい。
【００４２】
これらの構成により、本発明の表示用駆動素子のチップ形状は、上記第１シフトレジスタ領域の上記一方の長辺側にのみ駆動信号生成回路を配置する従来の表示用駆動素子よりも正方形に近い長方形にすることができる。
【００４３】
また、本発明の走査線選択素子は、上記課題を解決するために、走査線選択素子であって、ガラス基板上にチップ・オン・ガラスにより実装され、短辺である第５の辺及び第７の辺、並びに長辺である第６の辺及び第８の辺がそれぞれ対向する矩形状であり、集積回路である走査線選択素子であって、上記第５の辺の内側に沿った部分に配置され、動作開始信号を入出力する、第９の入出力回路と、上記第７の辺の内側に沿った部分に配置され、動作開始信号を入出力する、第１０の入出力回路と、上記第５の辺の内側に沿った部分に配置され、動作クロックを入出力する、第１１の入出力回路と、上記第７の辺の内側に沿った部分に配置され、動作クロックを入出力する、第１２の入出力回路と、上記走査線選択素子の中央に位置する矩形上の領域であって、上記第６の辺と上記第８の辺との間に配置され、長辺が上記第６の辺と平行に伸張する第２シフトレジスタ領域と、上記第２シフトレジスタ領域と、上記第６の辺の間に配置され、上記第５の辺方向に沿って平行に配置されており、上記第６の辺と交差する方向に伸張する、第１の走査線選択信号出力回路と、上記第２シフトレジスタ領域と、上記第８の辺との間に配置され、上記第７の辺方向に沿って平行に配置されており、上記第８の辺と交差する方向に伸張する、第２の走査線選択信号出力回路とを備え、上記第２シフトレジスタ領域には、上記第９ないし第１２の入出力回路に接続される第２シフトレジスタ回路が配置されており、上記走査線選択素子は、入力に設定された上記第９の入出力回路から入力される上記動作開始信号と、入力に設定された上記第１１の入出力回路から入力される上記動作クロックとにより上記第２シフトレジスタ回路を動作させ、上記第１の走査線選択信号出力回路は、上記第２シフトレジスタ回路が発生する第３のタイミング信号を使用して、上記ガラス基板上の配線を介して上記第１の走査線選択信号出力回路に接続される第１の走査線を駆動し、上記第２の走査線選択信号出力回路は、上記第２シフトレジスタ回路が発生する第４のタイミング信号を使用して、上記ガラス基板上の配線を介して上記第２の走査線選択信号出力回路に接続される第２の上記走査線を駆動し、出力に設定された上記第１０の入出力回路から上記動作開始信号を出力し、出力に設定された上記第１２の入出力回路から上記動作クロックを出力し、出力された、上記動作開始信号及び上記動作クロックは、上記走査線選択素子とは別の走査線選択素子に入力され、上記走査線選択素子と上記別の走査線選択素子とは、上記ガラス基板上の配線で接続されていることを特徴とする。
【００４４】
上記発明によれば、上記第２シフトレジスタ領域の一方の長辺側に、上記第２シフトレジスタ領域の上記長辺と直交して上記第１の走査線選択信号出力回路が配置される。同様に、上記第２シフトレジスタ領域の他方の長辺側に、上記第２シフトレジスタ領域の上記長辺と直交して上記第２の走査線選択信号出力回路が配置される。
【００４５】
このため、本発明の表示用駆動素子のチップ形状は、上記第２シフトレジスタ領域の上記一方の長辺側にのみ走査線選択信号出力回路を配置する走査線選択素子よりも正方形に近い長方形にすることができる。
【００４６】
よって、走査線選択素子を本発明のレイアウト形状とすることにより、１ウエハ上にＬＳＩが形成される数であるウエハ上での乗り数が向上し、１ウエハで製造出来るＬＳＩの数がより多くなる。従って、走査線選択素子のコストダウンが可能となる。
【００４７】
上記走査線選択素子では、上記第１の走査線選択信号出力回路及び上記第２の走査線選択信号出力回路は、レベル変換回路と、バッファ回路とを備えてもよい。
【００４８】
本発明の表示装置は、上記ガラス基板上に縦横に列設される信号線及び走査線と、上記信号線及び上記走査線の各交点付近に形成される表示素子と、上記ガラス基板上に形成され上記走査線を駆動する複数の、上記走査線選択素子と、上記ガラス基板上に形成され上記信号線を駆動する複数の、上記表示用駆動素子とを備えるので、コストダウンが可能となる。
【００４９】
本発明の表示装置は、液晶表示装置であってもよい。
【発明の効果】
【００５０】
本発明の表示用駆動素子は、以上のように、矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と第２の辺とが平行である第１シフトレジスタ領域と、第３の入出力回路と第７の入出力回路とを接続すると共に上記第１シフトレジスタ領域の２つの長辺の外側に配置されている第３のデータバスと、第２の入出力回路と第６の入出力回路とを接続すると共に、上記第１シフトレジスタ領域の２つの長辺の外側に配置された上記第３のデータバスのさらに外側に配置されている第２のデータバスと、第１の入出力回路と第５の入出力回路とを接続すると共に、上記第３のデータバスの外側に配置された上記第２のデータバスのさらに外側に配置されている第１のデータバスと、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第１のデータバスと上記第２の辺との間に、第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第１の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間、上記第１のデータバスと上記第２の辺との間かつ上記第１の駆動信号生成回路と第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第２の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間、上記第１のデータバスと上記第２の辺との間かつ上記第２の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第３の駆動信号生成回路と、上記第１シフトレジスタ領域と第４の辺との間かつ上記第１のデータバスと上記第４の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第４の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間、上記第１のデータバスと上記第４の辺との間かつ上記第４の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第５の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間、上記第１のデータバスと上記第４の辺との間かつ上記第５の駆動信号生成回路と上記第３の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第６の駆動信号生成回路と、上記第１のデータバスから入力される色データをラッチし、上記第１の駆動信号生成回路へ出力する第１の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第２の駆動信号生成回路へ出力する第２の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第３の駆動信号生成回路へ出力する第３の色データラッチ回路と、上記第１のデータバスから入力される上記色データをラッチし、上記第４の駆動信号生成回路へ出力する第４の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第５の駆動信号生成回路へ出力する第５の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第６の駆動信号生成回路へ出力する第６の色データラッチ回路とを備え、上記第１シフトレジスタ領域には、第４の入出力回路及び第８の入出力回路に接続される第１シフトレジスタ回路が配置されているものである。
【００５１】
また、本発明の表示用駆動素子は、以上のように、矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と第２の辺とが平行である第１シフトレジスタ領域と、第１の入出力回路と第５の入出力回路とを接続すると共に上記第１シフトレジスタ領域の２つの長辺の外側に配置されている第１のデータバスと、第２の入出力回路と第６の入出力回路とを接続すると共に、上記第１シフトレジスタ領域の２つの長辺の外側に配置された上記第１のデータバスのさらに外側に配置されている第２のデータバスと、第３の入出力回路と第７の入出力回路とを接続すると共に、上記第１のデータバスの外側に配置された上記第２のデータバスのさらに外側に配置されている第３のデータバスと、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第１のデータバスと上記第２のデータバスとの間に、第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第１の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第２のデータバスと上記第３のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第２の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第２の辺との間かつ上記第３のデータバスと上記第２の辺との間に、上記第１の辺に対して平行に配置されており、上記第２の辺と直交する方向に伸張する第３の駆動信号生成回路と、上記第１シフトレジスタ領域と第４の辺との間かつ上記第１のデータバスと上記第２のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第４の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第２のデータバスと上記第３のデータバスとの間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第５の駆動信号生成回路と、上記第１シフトレジスタ領域と上記第４の辺との間かつ上記第３のデータバスと上記第４の辺との間に、上記第１の辺に対して平行に配置されており、上記第４の辺と直交する方向に伸張する第６の駆動信号生成回路と、上記第１のデータバスから入力される色データをラッチし、上記第１の駆動信号生成回路へ出力する第１の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第２の駆動信号生成回路へ出力する第２の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第３の駆動信号生成回路へ出力する第３の色データラッチ回路と、上記第１のデータバスから入力される上記色データをラッチし、上記第４の駆動信号生成回路へ出力する第４の色データラッチ回路と、上記第２のデータバスから入力される上記色データをラッチし、上記第５の駆動信号生成回路へ出力する第５の色データラッチ回路と、上記第３のデータバスから入力される上記色データをラッチし、上記第６の駆動信号生成回路へ出力する第６の色データラッチ回路とを備え、上記第１シフトレジスタ領域には、第４の入出力回路及び第８の入出力回路に接続される第１シフトレジスタ回路が配置されているものである。
【００５２】
さらに、本発明の走査線選択素子は、以上のように、走査線選択素子であって、ガラス基板上にチップ・オン・ガラスにより実装され、短辺である第５の辺及び第７の辺、並びに長辺である第６の辺及び第８の辺がそれぞれ対向する矩形状であり、集積回路である走査線選択素子であって、上記第５の辺の内側に沿った部分に配置され、動作開始信号を入出力する、第９の入出力回路と、上記第７の辺の内側に沿った部分に配置され、動作開始信号を入出力する、第１０の入出力回路と、上記第５の辺の内側に沿った部分に配置され、動作クロックを入出力する、第１１の入出力回路と、上記第７の辺の内側に沿った部分に配置され、動作クロックを入出力する、第１２の入出力回路と、上記走査線選択素子の中央に位置する矩形上の領域であって、上記第６の辺と上記第８の辺との間に配置され、長辺が上記第６の辺と平行に伸張する第２シフトレジスタ領域と、上記第２シフトレジスタ領域と、上記第６の辺の間に配置され、上記第５の辺方向に沿って平行に配置されており、上記第６の辺と交差する方向に伸張する、第１の走査線選択信号出力回路と、上記第２シフトレジスタ領域と、上記第８の辺との間に配置され、上記第７の辺方向に沿って平行に配置されており、上記第８の辺と交差する方向に伸張する、第２の走査線選択信号出力回路とを備え、上記第２シフトレジスタ領域には、上記第９ないし第１２の入出力回路に接続される第２シフトレジスタ回路が配置されており、上記走査線選択素子は、入力に設定された上記第９の入出力回路から入力される上記動作開始信号と、入力に設定された上記第１１の入出力回路から入力される上記動作クロックとにより上記第２シフトレジスタ回路を動作させ、上記第１の走査線選択信号出力回路は、上記第２シフトレジスタ回路が発生する第３のタイミング信号を使用して、上記ガラス基板上の配線を介して上記第１の走査線選択信号出力回路に接続される第１の走査線を駆動し、上記第２の走査線選択信号出力回路は、上記第２シフトレジスタ回路が発生する第４のタイミング信号を使用して、上記ガラス基板上の配線を介して上記第２の走査線選択信号出力回路に接続される第２の上記走査線を駆動し、出力に設定された上記第１０の入出力回路から上記動作開始信号を出力し、出力に設定された上記第１２の入出力回路から上記動作クロックを出力し、出力された、上記動作開始信号及び上記動作クロックは、上記走査線選択素子とは別の走査線選択素子に入力され、上記走査線選択素子と上記別の走査線選択素子とは、上記ガラス基板上の配線で接続されているものである。
【００５３】
それゆえ、コストダウンが可能となる、表示用駆動素子、走査線選択素子及び表示装置を提供するという効果を奏する。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例に係るドライバのブロック図である。
【図２】図１のドライバにおける制御回路の詳細を記載したブロック図である。
【図３】図１のドライバ及び図２のドライバ及びゲートドライバを表示用ガラス基板に実装した表示装置を示す平面図である。
【図４】本発明の実施例に係るソースドライバのレイアウトを示す図である。
【図５】階調電圧生成回路を構成するラダー抵抗の回路図である。
【図６】表示用ガラス基板において複数の配線が並列に配置されていることを示す図である。
【図７】表示用ガラス基板において複数の配線が並列に配置されていることを示す図である。
【図８】本発明の実施例に係る他のソースドライバのレイアウトを示す図である。
【図９】本発明の他の実施例に係るドライバのブロック図である。
【図１０】本発明の他の実施例に係るソースドライバのレイアウトを示す図である。
【図１１】本発明のさらに別の実施例に係るゲートドライバのレイアウトを示す図である。
【図１２】ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能な液晶ドライバの概念を示すブロック図である。
【図１３】従来のＴＣＰの平面図である。
【発明を実施するための形態】
【００５５】
本発明の一実施形態について実施例１〜実施例３、及び図１〜図１１に基づいて説明すると以下の通りである。
【００５６】
〔実施例１〕
本発明の実施例について図１〜図８に基づいて説明すれば、以下の通りである。図１は、本実施例１に係るドライバ（チップ）１のブロック図である。ドライバ１の両端にはＩ／Ｏ端子２が配置される。Ｉ／Ｏ端子２の一方の端にはドライバの制御信号やデータ信号がコントロール回路１１から入力され、Ｉ／Ｏ端子２の他方の端からは信号が出力される。
【００５７】
ドライバ１の中央には、両端のＩ／Ｏ端子２をつなぐ信号配線３が配置される。信号配線３の両脇には、信号配線３からの信号を処理する制御回路４が少なくとも１つ配置される。制御回路４の外側には、制御回路４で生成された信号を基に液晶駆動信号を生成し出力する駆動信号生成回路（駆動信号出力回路）５が、１つの制御回路４に対応して１つ配置される。よって、ドライバ１がＸ個の制御回路４を備える場合（Ｘは１以上の整数）、ドライバ１はＸ個の駆動信号生成回路５も備えており、制御回路４と駆動信号生成回路５とがそれぞれ１対１で対応している。
【００５８】
図２は、図１のドライバ１における制御回路４の詳細を記載したブロック図である。制御回路４は、信号配線領域６に含まれるデータ信号線からデータをサンプリングするタイミングを発生するシフトレジスタ（データサンプリングタイミング発生回路）７と、シフトレジスタ７からのタイミング信号により、上記データをラッチするサンプリングラッチ回路（ラッチ回路）８とにより構成される。
【００５９】
色データがＲ・Ｇ・Ｂの３色である場合、３出力毎にデータをサンプリングする必要がある。よって、サンプリングラッチ回路８を構成するフリップフロップは、３出力毎に１個でよい。このため図２のように、シフトレジスタ７と、サンプリングラッチ回路８とを分けることも可能である。
【００６０】
図３は、図１のドライバ１及び図２のドライバ１及びゲートドライバを表示用ガラス基板９に実装した表示装置９２を示す平面図である。
【００６１】
ドライバ１であるソースドライバ１０＿１，１０＿２（これ以降単にドライバ１０＿１，１０＿２と称する）は、表示用ガラス基板９上にフェイスダウンで実装される。チップであるドライバ１０＿１，１０＿２上に設けられた金属上の突起（バンプ）と、表示用ガラス基板９上の複数の配線（信号線８０）とは、ＡＣＦ（Anisotropic Conductive Film：異方性導電膜）等の接続剤により接続されている。信号線８０は表示パネル１２にも形成されている。
【００６２】
実施例３にて詳述するゲートドライバ４０＿１（４０＿２）は、表示用ガラス基板９上にフェイスダウンで実装される。チップであるゲートドライバ４０＿１（４０＿２）上に設けられた金属上の突起（バンプ）と、表示用ガラス基板９上の複数の配線（走査線９０）とは、ＡＣＦ等の接続剤により接続されている。走査線９０は表示パネル１２にも形成されている。
【００６３】
ソースドライバ１０＿１，１０＿２及びゲートドライバ４０＿１（４０＿２）は、ＣＯＧ（Chip On Glass：チップ・オン・ガラス）により実装される。
【００６４】
表示パネル１２における、信号線８０と走査線９０との交点には表示素子９１が形成されている。
【００６５】
信号Ａは、コントロール回路１１から出力され、ドライバ１０＿１の一方のＩ／Ｏ端子２に入力される。信号Ａには、ドライバ１０＿１，１０＿２を制御する制御信号、及び表示データが含まれる。ドライバ１０＿１内の各々の制御回路４は、入力された制御信号を使用して、ドライバ１０＿１の所定の出力端子に対応する表示データを取り込み保持する。
【００６６】
ドライバ１０＿１の一方のＩ／Ｏ端子２に入力された信号Ａは、ドライバ１０＿１の他方のＩ／Ｏ端子２から信号Ｂとして出力され、ドライバ１０＿２の一方のＩ／Ｏ端子２に入力される。ドライバ１０＿２内の各々の制御回路４も、ドライバ１０＿１内の各々の制御回路４と同様に、信号Ｂを使用して表示データを取り込み保持する。信号Ｂは、ドライバ１０＿２の他方のＩ／Ｏ端子２から信号Ｃとして出力され、次段のソースドライバのＩ／Ｏ端子２に入力される。
【００６７】
全てのソースドライバの制御回路４にデータが保持された後、各ソースドライバの各駆動信号生成回路５は、保持されたデータに対応する駆動信号を生成し、表示パネル１２に出力する。
【００６８】
図４は、本実施例１に係るドライバ１０＿１，１０＿２のレイアウトを示す図である。
【００６９】
ドライバ１０＿１（１０＿２）は、矩形のチップである。図４において、ドライバ１０＿１（１０＿２）の左の辺を第１辺１３、該第１辺に対向する右の辺を第３辺１５と呼ぶことにする。同様に、ドライバ１０＿１（１０＿２）の上の辺を第２辺１４、該第２辺に対向する下の辺を第４辺１６と呼ぶことにする。なお、後述する、ホールドラッチ回路２１、レベルシフタ２２、ＤＡＣ回路２３及び出力バッファ２４は、駆動信号生成回路５を構成している。
【００７０】
短辺である第１辺１３の内側及び短辺である第３辺１５の内側に沿って、入出力信号用の接続端子２８と電源用の接続端子２８がそれぞれ形成されている。第１辺１３及び第３辺１５は対向している。第１辺１３及び第３辺１５に隣り合い、長辺である第２辺１４の内側及び長辺である第４辺１６の内側に沿って、駆動信号出力用の接続端子がそれぞれ形成されている。
【００７１】
第１辺１３の内側及び第３辺１５の内側に沿って、入出力信号であると共に色データの信号（色信号）であるＲＤＡＴＡ，ＧＤＡＴＡ，ＢＤＡＴＡの接続端子２８、ドライバの動作開始を示す信号ＳＰの接続端子２８、動作クロックＣＬＫの接続端子２８、及び駆動信号の出力タイミングを示す信号ＬＳの接続端子２８が配置されている。
【００７２】
これらの信号の内、色データの信号であるＲＤＡＴＡ，ＧＤＡＴＡ，ＢＤＡＴＡは、それぞれｋビットの階調を示す信号である。６４階調であれば６ビット、２５６階調であれば８ビットである。本回路はｋビットの色データがパラレルに入力されるものとする。
【００７３】
第１辺１３の内側及び第３辺１５の内側に沿って、電源ＶＤＤ，ＶＬＳ用の接続端子２８、ＧＮＤ用の接続端子２８、及び基準電源の接続端子２８がさらに配置されている。ＶＤＤはロジック回路の動作電圧であり、例えば３Ｖである。ＶＬＳは液晶駆動用の電圧であり、例えば１０Ｖである。ＧＮＤは接地電圧であり、０Ｖである。基準電圧は、ドライバ１０＿１（１０＿２）の内部に備えられる階調電圧生成回路１７の規準となる電圧である。
【００７４】
第１辺１３に設けられた入力端子と第３辺１５に設けられた出力端子とは、対応するＩ／Ｏバッファ１８にそれぞれ接続される。Ｉ／Ｏバッファ１８は、図示しない左右切替信号により、Ｉ／Ｏバッファ１８の入出力の方向が決められる。
【００７５】
ＳＰ信号に対応するＩ／Ｏバッファ１８以外は、第２辺１４及び第４辺１６に対して中央付近に設けられた信号配線を使用して対応する回路に接続される。ＳＰ信号に対応するＩ／Ｏバッファ１８は、シフトレジスタ１９＿１の入力とシフトレジスタ１９＿１の出力とに接続される。シフトレジスタ１９＿１も、上記信号配線と同様に第２辺１４と第４辺１６とに対して中央付近の領域５０＿１（第１シフトレジスタ領域）に配置され、第１辺１３及び第３辺１５に対して垂直な方向に伸張するようなレイアウトが行われる。また、領域５０＿１は矩形状であり、その長辺と第２辺１４とが平行である。
【００７６】
シフトレジスタ１９＿１は、フリップフロップＤＦＦ１〜ＤＦＦｎから構成されている（ｎは１以上の整数）。図４のドライバ１０＿１（１０＿２）において、フリップフロップＤＦＦ１〜ＤＦＦｎは、第２辺１４及び第４辺１６に対して並列にこの順番で配置されている。より具体的には、第１辺１３に最も近い所にフリップフロップＤＦＦ１が配置され、続いてフリップフロップＤＦＦ２，ＤＦＦ３，ＤＦＦ４・・・と配置され、第３辺に最も近い所に最後のフリップフロップＤＦＦｎが配置されている。第１辺１３及び第２辺１５に対して中央付近のフリップフロップをＤＦＦｍとする（ｎ＞ｍ）。
【００７７】
シフトレジスタ１９＿１の両側（図４では上下）には、色データの信号であるＲＤＡＴＡ，ＧＤＡＴＡ，ＢＤＡＴＡが伝送される信号配線（データバス）が配置され、該信号配線の外側には、色データの信号ＲＤＡＴＡ，ＧＤＡＴＡ，ＢＤＡＴＡを入力とするサンプリングラッチ回路２０が配置されている。
【００７８】
データバス５３は、ＢＤＡＴＡに対応し、第１辺１３側のＩ／Ｏバッファ１８と、ＢＤＡＴＡに対応し、第３辺１５側のＩ／Ｏバッファ１８とを接続する。また、データバス５３は、領域５０＿１の２つの長辺の外側に配置されている。
【００７９】
データバス５２は、ＧＤＡＴＡに対応し、第１辺１３側のＩ／Ｏバッファ１８と、ＧＤＡＴＡに対応し、第３辺１５側のＩ／Ｏバッファ１８とを接続する。また、データバス５２は、領域５０＿１の２つの長辺の外側に配置されたデータバス５３のさらに外側に配置されている。
【００８０】
データバス５１は、ＲＤＡＴＡに対応し、第１辺１３側のＩ／Ｏバッファ１８と、ＲＤＡＴＡに対応し、第３辺１５側のＩ／Ｏバッファ１８とを接続する。また、データバス５１は、データバス５３の外側に配置されたデータバス５２のさらに外側に配置されている。
【００８１】
サンプリングラッチ回路２０のゲートには、シフトレジスタからのタイミング信号が入力される。サンプリングラッチ回路２０は、上記タイミング信号により、上記色データをサンプリングする。サンプリングラッチ回路２０も、上記色データのビット数と同様に、１出力毎にｋビット分配置されている。
【００８２】
サンプリングラッチ回路２０の外側（第２辺１４側または第４辺１６側）には、サンプリングラッチ回路２０の出力Ｑを入力とするホールドラッチ回路２１が配置されている。ホールドラッチ回路２１は、信号ＬＳによりサンプリングラッチ回路２０の出力Ｑからのデータをラッチする。ホールドラッチ回路２１も、上記色データのビット数と同様に、１出力毎にｋビット分配置されている。
【００８３】
ホールドラッチ回路２１の外側には、レベルシフタ２２がｋビット分配置され、ロジック電圧ＶＤＤの信号を液晶駆動電圧ＶＬＳの信号に変換するレベル変換を行う。
【００８４】
レベルシフタ２２の外側には、ＤＡＣ（Digital to Analog Converter：ディジタル−アナログ変換）回路２３が１出力毎に配置されている。ＤＡＣ回路２３は、ホールドラッチ回路２１のデータに従った階調電圧を選択する。この階調電圧は、第１辺１３及び第３辺１５に対して中央付近に配置された階調電圧生成回路１７で生成される。階調電圧生成回路１７は、正極性用の電圧２ｋ個と、負極性用の電圧２ｋ個とを生成する。
【００８５】
階調電圧生成回路１７は、例えば図５のようなラダー抵抗２９により構成される。図５において、ＶＨは正極性用の階調電圧の“Ｈ”側の基準電圧であり、液晶駆動電圧ＶＬＳと同じ電圧値もしくは若干低い電圧値に設定される。ＶＭは、正極性用の階調電圧の“Ｌ”側の基準電圧、及び負極性側の“Ｈ”側の基準電圧であり、（ＶＨ−ＶＬ）／２の電圧値が与えられる。ＶＬは負極性側の“Ｌ”側の基準電圧であり、ＧＮＤ電位と同じ電圧値もしくは、若干高い電圧値が与えられる。
【００８６】
正極性側の階調電圧生成回路１７は、基準電圧ＶＨと基準電圧ＶＭとの差の電圧を、２ｋ個の抵抗で電圧を分割して２ｋ個の階調電圧を生成する。電圧Ｖ０，Ｖ１は、γ調整のためにラダー抵抗２９の途中に与えられる基準電圧である。
【００８７】
負極性側の階調電圧生成回路１７は、基準電圧ＶＭと基準電圧ＶＬとの差の電圧を、２ｋ個の抵抗で電圧を分割して２ｋ個の階調電圧を生成する。電圧Ｖ２，Ｖ３は、γ調整のためにラダー抵抗２９の途中に与えられる基準電圧である。
【００８８】
ＤＡＣ回路２３の外側には出力バッファ２４が配置され、ＤＡＣ回路２３で選択したアナログ電圧をバッファーリングして駆動信号出力端子２５から出力する。駆動信号出力端子２５は、各色に対してｎ個ずつ用意されている。駆動信号出力端子２５は、第２辺１４付近かつ第１辺１３から第３辺１５に向かってＲ１、Ｇ１、Ｂ１、Ｒ３、Ｇ３、Ｂ３、・・・Ｒｎ−１、Ｇｎ−１、Ｂｎ−１とこの順番で配置されている。同様に、駆動信号出力端子２５は、第４辺１６付近かつ第１辺１３から第３辺１５に向かってＲ２、Ｇ２、Ｂ２、Ｒ４、Ｇ４、Ｂ４、・・・Ｒｎ、Ｇｎ、Ｂｎとこの順番で配置されている。
【００８９】
説明の便宜上、図４において駆動信号出力端子２５は出力バッファ２４の外側に記載しているが、接続端子２８は、金や半田のバンプでドライバ１０＿１（１０＿２）の保護膜上に形成されている。よって、駆動信号出力端子２５は、出力バッファ２４からの配線と、保護膜の開口とが可能な場所において形成可能である。
【００９０】
尚、表示パネル１２の表示画素とドライバ１０＿１（１０＿２）との接続は、表示用ガラス基板９上の配線で行われる。例えば、図６及び図７に示すように配線を行う事により、ドライバ１０＿１（１０＿２）の出力端子が一辺に配置されていなくても、表示用ガラス基板９において複数の配線を並列に配置することができる。
【００９１】
以下の記載ではドライバ１０＿１（１０＿２）動作について説明する。図４においてシフトレジスタ１９＿１のシフト方向が、左から行われる場合、即ち第１辺１３から第３辺１５に向かって行われる場合を考える。
【００９２】
この場合、フリップフロップＤＦＦ１は、１番目のデータサンプリング信号を出力し、出力端子Ｒ１、Ｂ１、Ｇ１に対応するサンプリングラッチ回路２０が上記色データを上記データバスから取り込む。
【００９３】
次に、フリップフロップＤＦＦ２は、２番目のデータサンプリング信号を出力し、出力端子Ｒ２，Ｇ２，Ｂ２に対応するサンプリングラッチ回路２０が上記色データを上記データバスから取り込む。
【００９４】
以上のような動作が、フリップフロップＤＦＦ１〜ＤＦＦｎについて行われる。最後のフリップフロップＤＦＦｎによるサンプリングが行われ、出力端子Ｒｎ，Ｇｎ，Ｂｎに対応するサンプリングラッチ回路２０のデータラッチが完了する。
【００９５】
フリップフロップＤＦＦｎのデータサンプリング信号は、フリップフロップＤＦＦｎからデータサンプリング信号が出力されるサンプリングラッチ回路２０のデータラッチが完了すると同時に、フリップフロップＤＦＦｎと第３辺１５との間に設けられたＩ／Ｏバッファ１８から出力される。これにより、カスケード接続した次段のドライバの動作を開始させることが可能となる。
【００９６】
カスケード接続されたドライバ全てについてデータサンプリングが終了した後に、端子ＬＳからホールドラッチ回路２１にデータ取り込み信号ＬＳが入力される。データ取り込み信号ＬＳが入力されたドライバは、ホールドラッチ回路２１へデータ取り込み信号ＬＳを出力した端子と反対の辺にある端子ＬＳから、カスケード接続された次段のドライバにデータ取り込み信号ＬＳを出力する。これにより、カスケード接続された全てのドライバのホールドラッチ回路２１がデータを取り込み、上述したようにＤＡＣ回路２３により階調電圧が選択され、出力バッファ２４を介して駆動信号出力端子２５より出力される。
【００９７】
図４ではデータバス等の信号配線をシフトレジスタ１９＿１の両側に配置しているが、図８に示すドライバ２６のようにデータバス等の信号配線をシフトレジスタ１９＿１の片側に配置し、データバス等の信号配線が配置されていない側の各ラッチ回路には、配線により信号を供給することも可能である。多層配線が可能なプロセスで作製する場合には図８のようなレイアウトの方が効率的である。
【００９８】
以上のように、本実施例１に係るドライバ１０＿１（１０＿２）は、短辺である第１辺１３及び第３辺１５、並びに長辺である第２辺１４及び第４辺１６がそれぞれ対向する矩形状であり、集積回路であるドライバ（表示用駆動素子）であって、第１辺１３の内側に沿った部分に配置され、色データを入出力するＩ／Ｏバッファ１８と、第３辺１５の部に配置され、上記色データを入出力するＩ／Ｏバッファ１８と、第１辺１３の内側に沿った部分に配置され、制御信号を入出力するＩ／Ｏバッファ１８と、第３辺１５の内側に沿った部分に配置され、制御信号を入出力する、Ｉ／Ｏバッファ１８とを備え、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８が入力の場合、第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８を出力とし、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８が出力の場合、第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８を入力とするドライバにおいて、上記矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と第２辺１４とが平行である領域５０＿１と、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８と第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８とを接続すると共に領域５０＿１の２つの長辺の外側に配置されているデータバス５３と、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８と第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８とを接続すると共に、領域５０＿１の２つの長辺の外側に配置されたデータバス５３のさらに外側に配置されているデータバス５２と、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８と第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８とを接続すると共に、データバス５３の外側に配置されたデータバス５２のさらに外側に配置されているデータバス５１と、領域５０＿１と第２辺１４との間かつデータバス５１と第２辺１４との間に、第１辺１３に対して平行に配置されており、第２辺１４と直交する方向に伸張する第１の駆動信号生成回路５と、領域５０＿１と第２辺１４との間、データバス５１と第２辺１４との間かつ上記第１の駆動信号生成回路５と第３辺１５との間に、第１辺１３に対して平行に配置されており、第２辺１４と直交する方向に伸張する第２の駆動信号生成回路５と、領域５０＿１と第２辺１４との間、データバス５１と第２辺１４との間かつ上記第２の駆動信号生成回路５と第３辺１５との間に、第１辺１３に対して平行に配置されており、第２辺１４と直交する方向に伸張する第３の駆動信号生成回路５と、領域５０＿１と第４辺１６との間かつデータバス５１と第４辺１６との間に、第１辺１３に対して平行に配置されており、第４辺１６と直交する方向に伸張する第４の駆動信号生成回路５と、領域５０＿１と第４辺１６との間、データバス５１と第４辺１６との間かつ上記第４の駆動信号生成回路５と第３辺１５との間に、第１辺１３に対して平行に配置されており、第４辺１６と直交する方向に伸張する第５の駆動信号生成回路５と、領域５０＿１と第４辺１６との間、データバス５１と第４辺１６との間かつ上記第５の駆動信号生成回路５と第３辺１５との間に、第１辺１３に対して平行に配置されており、第４辺１６と直交する方向に伸張する第６の駆動信号生成回路５と、データバス５１から入力される上記色データをラッチし、上記第１の駆動信号生成回路５へ出力する第１のサンプリングラッチ回路２０と、データバス５２から入力される上記色データをラッチし、上記第２の駆動信号生成回路５へ出力する第２のサンプリングラッチ回路２０と、データバス５３から入力される上記色データをラッチし、上記第３の駆動信号生成回路５へ出力する第３のサンプリングラッチ回路２０と、データバス５１から入力される上記色データをラッチし、上記第４の駆動信号生成回路５へ出力する第４のサンプリングラッチ回路２０と、データバス５２から入力される上記色データをラッチし、上記第５の駆動信号生成回路５へ出力する第５のサンプリングラッチ回路２０と、データバス５３から入力される上記色データをラッチし、上記第６の駆動信号生成回路５へ出力する第６のサンプリングラッチ回路２０とを備え、領域５０＿１には、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８及び第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８に接続される第１シフトレジスタ回路が配置されている。
【００９９】
上記構成によれば、領域５０＿１の一方の長辺側に、領域５０＿１の上記長辺と直交して上記第１ないし第３の駆動信号生成回路５が配置される。同様に、領域５０＿１の他方の長辺側に、領域５０＿１の上記長辺と直交して上記第４ないし第６の駆動信号生成回路５が配置される。
【０１００】
このため、ドライバ１０＿１（１０＿２）の形状は、領域５０＿１の上記一方の長辺側にのみ駆動信号生成回路５を配置する従来のドライバよりも正方形に近い長方形にすることができる。
【０１０１】
よって、ドライバ１０＿１（１０＿２）を本実施例１に係るレイアウト形状とすることにより、１ウエハ上にＬＳＩが形成される数であるウエハ上での乗り数が向上し、１ウエハで製造出来るＬＳＩの数がより多くなる。従って、ドライバのコストダウンが可能となる。
【０１０２】
また、本実施例１に係るドライバ１０＿１（１０＿２）では（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃａｇｅ）を使用することは困難であり、ＴＣＰを使用する利点も無い。理由を以下に示す。
【０１０３】
ＴＣＰはチップ上の突起（バンプ）にＴＣＰの銅配線を圧着させることにより接続する。ＴＣＰの銅配線は切れやすく接続部をあまり長く出来ない（実装後は樹脂等で固めるため問題ない）。このため、チップの周辺にバンプを配置してＴＣＰの銅配線と接続することが多い。
【０１０４】
本実施例１に係るドライバ１０＿１（１０＿２）のチップの形状によると、チップの２つの長辺に沿って設けられたバンプから１方向へ配線を行い、液晶ソースラインへ接続する必要がある。よって、現状の技術ではＴＣＰを使用することは出来ない。今後技術的にできるようになったとしても、ＴＣＰを使用することによりコストアップするので、ＴＣＰを使用する利点は無い。
【０１０５】
従って、本発明の表示用駆動素子は、ＴＣＰを使用しなくてもよいので、レイアウトによるコストダウンに加えてさらにコストダウンできる。
【０１０６】
さらに、カスケード接続する信号と、駆動信号生成回路５とをブロック化してレイアウトすることにより、出力数の変更や、駆動信号生成回路５の変更等に対するレイアウトの変更が容易になり、また自動レイアウトにも対応しやすく拡張性が大きくなる。
【０１０７】
ドライバ１０＿１では、では、表示用ガラス基板９上にチップ・オン・ガラス（ＣＯＧ）により実装され、入力に設定されたＩ／Ｏバッファ１８から入力される制御信号により、シフトレジスタ１９＿１を動作させ、シフトレジスタ１９＿１が発生する第１のタイミング信号にて、３つのＩ／Ｏバッファ１８から入力され、データバス５１〜５３に伝送されるｎビットの上記色データを、第１ないし第３のサンプリングラッチ回路２０に取り込み、シフトレジスタ１９＿１が発生する第２のタイミング信号にて、データバス５１〜５３に伝送される上記色データを、上記第４ないし第６のサンプリングラッチ回路２０に取り込み、上記第１ないし第３の駆動信号生成回路５は、上記第１ないし第３のサンプリングラッチ回路２０の色データに対応した駆動信号をそれぞれ生成し、上記第１ないし第３の駆動信号生成回路５に接続される表示用ガラス基板９上の３本の第１の配線群により、３本の信号線８０を駆動し、上記第４ないし第６の駆動信号生成回路５は、上記第４ないし第６のサンプリングラッチ回路２０の色データに対応した駆動信号をそれぞれ生成し、上記第４ないし第６の駆動信号生成回路５に接続され、上記第１の配線群と隣接して配置される表示用ガラス基板９上の３本の第２配線群により３本の信号線８０を駆動し、出力に設定された３つのＩ／Ｏバッファ１８から、上記色データ及び上記制御信号が出力され、出力された、上記色データ及び上記制御信号が、ドライバ１０＿１とは別のドライバ１０＿２に入力され、
ドライバ１０＿１とドライバ１０＿２とは、表示用ガラス基板９上の配線で接続されてもよい。
【０１０８】
ドライバ１０＿１（１０＿２）では、データバス５１〜５３は、第２辺１４及び第４辺１６と平行に伸張してもよい。データバス５１〜５３をまとめて配置してもよいし、第１から第３の駆動信号生成回路５を１群としてまとめてシフトレジスタＤＦＦ１〜ＤＦＦｎの伸張方向に並べてもよい。データバスのみだけでなく、制御信号等の信号配線もまとめてブロック化しても良い。
【０１０９】
ドライバ１０＿１（１０＿２）では、駆動信号生成回路５は、データバス５１〜５３からの色データを保持するホールドラッチ回路２１と、ホールドラッチ回路２１が保持した色データをアナログ値に変換するＤＡＣ回路２３とを備えてもよい。
【０１１０】
ドライバ１０＿１（１０＿２）では、駆動信号生成回路５は、ＤＡＣ回路２３の出力を入力とする出力バッファ２４をさらに備えてもよい。
【０１１１】
ドライバ１０＿１（１０＿２）では、ＤＡＣ回路２３は、階調電圧生成回路１７で生成した複数の電圧を選択することによりアナログ値を出力し、階調電圧生成回路１７は、第１辺１３と第３辺１５との間に配置され、第２辺１４及び第４辺１６に直交する方向に伸張してもよい。
【０１１２】
ドライバ１０＿１（１０＿２）では、階調電圧生成回路１７の基準となる電圧を与える接続端子２８は、第１辺１３の内側に沿った部分と第３辺１５の内側に沿った部分とに設けられ、第１辺１３の内側に沿った部分に設けられた接続端子２８と、第３辺１５の内側に沿った部分に設けられた接続端子２８とは、同電位を与える１対の端子であってもよい。
【０１１３】
ドライバ１０＿１（１０＿２）では、階調電圧生成回路１７には、ドット反転駆動に対応した正側の階調電圧生成回路１７と、ドット反転駆動に対応した負側の階調電圧生成回路１７とがあり、上記正側の階調電圧生成回路１７は、領域５０＿１と第２辺１４との間に配置され、上記負側の階調電圧生成回路１７は、領域５０＿１と第４辺１６との間に配置されてもよい。
【０１１４】
ドライバ１０＿１（１０＿２）では、複数の駆動信号生成回路５が、それぞれに対応する駆動信号出力端子２５に接続され、駆動信号出力端子２５と表示用ガラス基板９上の配線とが接続されてもよい。
【０１１５】
〔実施例２〕
本発明の他の実施例について図９，１０に基づいて説明すれば、以下の通りである。なお、本実施例２において説明すること以外の構成は、前記実施例１と同じである。また、説明の便宜上、前記実施例１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１１６】
実施例１の図４のドライバ１０＿１（１０＿２）では、シフトレジスタ１９＿１を中心として信号配線を両側に設け、さらにその外側に駆動信号生成回路５を１段配置した構造を示した。これに対して、駆動信号生成回路５を多段にすることも可能である。図９は、本実施例２に係るドライバ２７のブロック図である。図９のドライバ２７は、駆動信号生成回路５を多段としている。このため、サンプリングラッチ回路８は、対応するデータバス５１〜５３からのデータをラッチする。
【０１１７】
図１０は、本実施例２に係るドライバ２７のレイアウトを示す図である。図１０のドライバ２７では、シフトレジスタ１９＿１のフリップフロップの並び方向に対して、駆動信号生成回路５を垂直方向に３段設けている。
【０１１８】
ドライバ２７は、矩形のチップ（集積回路）である。図１０において、ドライバ２７の左の辺を第１辺３１、該第１辺に対向する右の辺を第３辺３３と呼ぶことにする。同様に、ドライバ２７の上の辺を第２辺３２、該第２辺に対向する下の辺を第４辺３４と呼ぶことにする。
【０１１９】
図４と同様に、図１０において短辺である第１辺３１の内側及び短辺である第３辺３３の内側に沿って、入出力信号用の接続端子（Ｉ／Ｏ端子）２８と電源用の接続端子２８がそれぞれ形成されている。上記Ｉ／Ｏ端子から、３個の色データの信号ＲＤＡＴＡ，ＧＤＡＴＡ，ＢＤＡＴＡが入出力される。第２辺３２及び第４辺３４が長辺である。
【０１２０】
信号ＲＤＡＴＡを伝送する信号配線であるデータバス５１は、領域５０＿１の２つの長辺の外側に配置され、第１段の出力のサンプリングラッチ回路２０に接続されている。
【０１２１】
第２段の駆動信号生成回路５は、第１段の駆動信号生成回路５の外側に配置され、第１段の駆動信号生成回路５と第２段の駆動信号生成回路５との間には、信号ＧＤＡＴＡの信号配線であるデータバス５２が配置されている。
【０１２２】
第３段の駆動信号生成回路５は、第２段の駆動信号生成回路５の外側に配置され、第２段の駆動信号生成回路５と第３段の駆動信号生成回路５との間には、信号ＢＤＡＴＡの信号配線であるデータバス５３が配置されている。
【０１２３】
説明の便宜上、図１０において駆動信号出力端子２５は出力バッファ２４の外側に記載しているが、接続端子２８は、金や半田のバンプでドライバ２７の保護膜上に形成されている。よって、駆動信号出力端子２５は、出力バッファ２４からの配線と、保護膜の開口とが可能な場所において形成可能である。
また、表示パネル１２の表示画素とドライバ２７との接続は、表示用ガラス基板９上の配線で行われる。図７のように配線を行う事により、ドライバ２７の出力端子が一辺に配置されていなくても、表示用ガラス基板９において複数の配線を並列に配置することができる。
【０１２４】
以上のように、本実施例２に係るドライバ２７は、短辺である第１辺３１及び第３辺３３、並びに長辺である第２辺３２及び第４辺３４がそれぞれ対向する矩形状であり、集積回路である表示用駆動素子であって、第１辺３１の内側に沿った部分に配置され、色データを入出力するＩ／Ｏバッファ１８と、第３辺３３の内側に沿った部分に配置され、上記色データを入出力するＩ／Ｏバッファ１８と、第１辺３１の内側に沿った部分に配置され、制御信号を入出力するＩ／Ｏバッファ１８と、第３辺３３の内側に沿った部分に配置され、制御信号を入出力するＩ／Ｏバッファ１８とを備え、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファが入力の場合、第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８を出力とし、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファが出力の場合、第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８を入力とする表示用駆動素子において、上記矩形の中央に位置する矩形の領域であって、該矩形の領域の長辺と第２辺３２とが平行である領域５０＿１と、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８と第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８とを接続すると共に領域５０＿１の２つの長辺の外側に配置されているデータバス５１と、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８と第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８とを接続すると共に、領域５０＿１の２つの長辺の外側に配置されたデータバス５１のさらに外側に配置されているデータバス５２と、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８と第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８とを接続すると共に、データバス５１の外側に配置されたデータバス５２のさらに外側に配置されているデータバス５３と、領域５０＿１と第２辺３２との間かつデータバス５１とデータバス５２との間に、第１辺３１に対して平行に配置されており、第２辺３２と直交する方向に伸張する第１の駆動信号生成回路５と、領域５０＿１と第２辺３２との間かつデータバス５２とデータバス５３との間に、第１辺３１に対して平行に配置されており、第２辺３２と直交する方向に伸張する第２の駆動信号生成回路５と、領域５０＿１と第２辺３２との間かつデータバス５３と第２辺３２との間に、第１辺３１に対して平行に配置されており、第２辺３２と直交する方向に伸張する第３の駆動信号生成回路５と、領域５０＿１と第４辺３４との間かつデータバス５１とデータバス５２との間に、第１辺３１に対して平行に配置されており、第４辺３４と直交する方向に伸張する第４の駆動信号生成回路５と、領域５０＿１と第４辺３４との間かつデータバス５２とデータバス５３との間に、第１辺３１に対して平行に配置されており、第４辺３４と直交する方向に伸張する第５の駆動信号生成回路５と、領域５０＿１と第４辺３４との間かつデータバス５３と第４辺３４との間に、第１辺３１に対して平行に配置されており、第４辺３４と直交する方向に伸張する第６の駆動信号生成回路５と、データバス５１から入力される上記色データをラッチし、上記第１の駆動信号生成回路５へ出力する第１のサンプリングラッチ回路２０と、データバス５２から入力される上記色データをラッチし、上記第２の駆動信号生成回路５へ出力する第２のサンプリングラッチ回路２０と、データバス５３から入力される上記色データをラッチし、上記第３の駆動信号生成回路５へ出力する第３のサンプリングラッチ回路２０と、データバス５１から入力される上記色データをラッチし、上記第４の駆動信号生成回路５へ出力する第４のサンプリングラッチ回路２０と、データバス５２から入力される上記色データをラッチし、上記第５の駆動信号生成回路５へ出力する第５のサンプリングラッチ回路２０と、データバス５３から入力される上記色データをラッチし、上記第６の駆動信号生成回路５へ出力する第６のサンプリングラッチ回路２０とを備え、領域５０＿１には、第１辺１３の内側に沿った部分に配置されるＩ／Ｏバッファ１８及び第３辺１５の内側に沿った部分に配置されるＩ／Ｏバッファ１８に接続される第１シフトレジスタ回路が配置されていることを特徴とする。
【０１２５】
上記構成によれば、領域５０＿１の一方の長辺側に、領域５０＿１の上記長辺と直交して上記第１ないし第３の駆動信号生成回路５が、第１辺３１と平行に３段並んで配置される。同様に、領域５０＿１の他方の長辺側に、領域５０＿１の上記長辺と直交して上記第４ないし第６の駆動信号生成回路５が、第１辺３１と平行に３段並んで配置される。
【０１２６】
このため、本実施例２に係るドライバ２７のチップ形状は、領域５０＿１の上記一方の長辺側にのみ駆動信号生成回路を配置する従来のドライバよりも正方形に近い長方形にすることができる。
【０１２７】
よって、ドライバ２７を本実施例２に係るレイアウト形状とすることにより、１ウエハ上にＬＳＩが形成される数であるウエハ上での乗り数が向上し、１ウエハで製造出来るＬＳＩの数がより多くなる。従って、ドライバのコストダウンが可能となる。
【０１２８】
ドライバ２７では、データバス５１〜５３は、第２辺３２及び第４辺３４と平行に伸張してもよい。
【０１２９】
なお、ドライバ２７は、ドライバ１０＿１（１０＿２）と同様に、表示装置９２に用いても良い。
【０１３０】
〔実施例３〕
本発明のさらに別の実施例について図１１に基づいて説明すれば、以下の通りである。なお、本実施例３において説明すること以外の構成は、前記実施例１，２と同じである。また、説明の便宜上、前記実施例１，２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３１】
図１１は、本実施例３に係るゲートドライバ４０＿１（４０＿２）のレイアウトを示す図である。ゲートドライバ４０＿１（４０＿２）は、走査線選択信号を生成するものであり、走査方法により機能は異なるが、図１１ではノンインターレースで順次走査線９０を駆動する場合のゲートドライバ４０＿１（４０＿２）について、基本的な回路部分を示している。
【０１３２】
順次走査用の駆動パルスは、シフトレジスタ１９＿２で生成することができる。シフトレジスタ１９＿２は、後述する第２辺４２と第４辺４４とに対して中央付近の領域５０＿２（第２シフトレジスタ領域）に配置され、第１辺４１及び第３辺４３に対して垂直な方向に伸張するようなレイアウトが行われる。また、領域５０＿２は矩形状であり、その長辺と第２辺４２とが平行である。
この場合、動作クロックＧＣＫには、１ラインの期間を示す水平同期信号、または水平同期信号に準じた信号が用いられる。また、スタート信号ＧＳＰには、１画面の期間を示す垂直同期信号もしくは、垂直同期信号に準じた信号が用いられる。
【０１３３】
図１１のゲートドライバ４０＿１（４０＿２）は、矩形のチップである。図１１において、ゲートドライバ４０＿１（４０＿２）の左の辺を第１辺４１、該第１辺に対向する右の辺を第３辺４３と呼ぶことにする。同様に、ゲートドライバ４０＿１（４０＿２）の上の辺を第２辺４２、該第２辺に対向する下の辺を第４辺４４と呼ぶことにする。
【０１３４】
短辺である第１辺４１の内側及び短辺である第３辺４３の内側に沿って、入出力信号用の接続端子２８と電源用の接続端子２８とがそれぞれ形成されている。第１辺４１及び第３辺４３は対向している。第１辺４１及び第３辺４３に隣り合い、長辺である第２辺４２の内側及び長辺である第４辺４４の内側に沿って、駆動信号出力用の接続端子がそれぞれ形成されている。
【０１３５】
第１辺４１の内側及び第３辺４３の内側に沿って、ドライバの動作開始を示すＧＳＰ、動作クロックＧＣＫ、及び、液晶のゲート電圧であり、ゲートドライバの駆動信号の出力電圧になる電源端子ＶＧ、ゲートドライバの動作電源端子Ｖｃｃ、接地電圧端子ＧＮＤの各接続端子２８が設けられている。スタート信号ＧＳＰと動作クロックＧＣＫとは、Ｉ／Ｏバッファ１８を経由して、第２辺４２と第４辺４４との略中央に設けられたシフトレジスタ１９＿２に接続されている。
【０１３６】
シフトレジスタ１９＿２に対して、第１辺４１と平行に、それぞれ走査線選択信号出力回路４５が設けられる。走査線選択信号出力回路４５は、レベルシフタ２２及び出力バッファ２４で構成される。レベルシフタ２２は、Ｖｃｃレベルである、シフトレジスタ１９＿２の出力パルスの電圧を、ＶＧレベルへレベル変換を行う。
【０１３７】
レイアウトの構成順は、シフトレジスタ１９＿２から、第２辺４２、または第４辺４２に向かって、レベルシフタ２２、出力バッファ２４の順である。出力バッファ２４は、駆動信号出力端子２５に接続される。駆動信号出力端子２５は、表示用ガラス基板９上の配線を経由して、表示装置９２の走査線９０に接続される。
【０１３８】
説明の便宜上、図１１において駆動信号出力端子２５は出力バッファ２４の外側に記載しているが、接続端子２８は、金や半田のバンプでドライバ１０＿１（１０＿２）の保護膜上に形成されている。よって、駆動信号出力端子２５は、出力バッファ２４からの配線と、保護膜の開口とが可能な場所において形成可能である。
【０１３９】
電源端子ＶＧ，Ｖｃｃ、及びＧＮＤの配線については、図１１に記載していないが、ゲートドライバ４０＿１（４０＿２）の各回路において必要なブロックに各電圧を供給すると共に、第１辺４１の内側と第３辺４３の内側とに沿って設けられた端子同士を接続するように配線を行う。
【０１４０】
具体的には、例えば第１辺４１の内側に沿って設けられたＶＧと、第３辺４３の内側に沿って設けられたＶＧとを、最上層のメタル配線にて低インピーダンスで接続する。各回路ブロックには、最上層から一つ下の階層のメタル配線にて、最上層のメタル配線から接続するようにする。このようにすることにより、カスケード接続したゲートドライバ同士で、同じ電圧を共有できる。このため、電源を与えるのは、カスケード接続したゲートドライバの内の１個だけでよくなる。電源端子Ｖｃｃ及びＧＮＤについても同様である。
【０１４１】
次にゲートドライバの動作を説明する。第１辺４１側の、スタート信号ＧＳＰの接続端子２８及び動作クロックＧＣＫの接続端子２８から信号が入力されるように、第１辺４１側のＩ／Ｏバッファ１８は入力に設定されている。また、第３辺４３側のＩ／Ｏバッファ１８は出力に設定されている。
【０１４２】
第１辺４１側のスタート信号ＧＳＰの接続端子２８に動作開始信号、第１辺４１側の動作クロックＧＣＫの接続端子２８に動作クロックが入力されると、シフトレジスタ１９＿２は動作を開始し、フリップフロップＤＦＦ１から順に動作クロックＧＣＫに同期してパルスを出力する。
【０１４３】
このパルスは前述のようにレベルシフタ２２によりレベル変換され、出力バッファ２４でバッファーリングされ、駆動信号出力端子２５に接続される走査線９０を駆動する。
【０１４４】
シフトレジスタ１９＿２の動作が最終段まで行われ、フリップフロップＤＦＦｎからパルスが出力されると、第３辺４３側のＧＳＰからパルスが出力され、カスケード接続された次段のゲートドライバが動作を開始する。
【０１４５】
以上のように、本実施例３に係るゲートドライバ４０＿１（４０＿２）は、ゲートドライバであって、表示用ガラス基板９上にチップ・オン・ガラスにより実装され、短辺である第１辺４１及び第３辺４３、並びに長辺である第２辺４２及び第４辺４４がそれぞれ対向する矩形状であり、集積回路であるゲートドライバであって、第１辺４１の内側に沿った部分に配置され、動作開始信号を入出力するＩ／Ｏバッファ１８と、第３辺４３の内側に沿った部分に配置され、動作開始信号を入出力するＩ／Ｏバッファ１８と、第１辺４１の内側に沿った部分に配置され、動作クロックを入出力するＩ／Ｏバッファ１８と、第３辺４３の内側に沿った部分に配置され、動作クロックを入出力するＩ／Ｏバッファ１８と、上記ゲートドライバの中央に位置する矩形上の領域であって、第２辺４２と第４辺４４との間に配置され、長辺が第２辺４２と平行に伸張する領域５０＿２と、領域５０＿２と、第２辺４２の間に配置され、第１辺４１方向に沿って平行に配置されており、第２辺４２と交差する方向に伸張する、第１の走査線選択信号出力回路４５と、領域５０＿２と、第４辺４４の間に配置され、第３辺４３方向に沿って平行に配置されており、第４辺４４と交差する方向に伸張する、第２の走査線選択信号出力回路４５とを備え、領域５０＿２には、４つのＩ／Ｏバッファ１８に接続されるシフトレジスタ１９＿２が配置されており、上記ゲートドライバは、入力に設定されたＩ／Ｏバッファ１８から入力される上記動作開始信号と、入力に設定されたＩ／Ｏバッファ１８から入力される上記動作クロックとによりシフトレジスタ１９＿２を動作させ、上記第１の走査線選択信号出力回路４５は、シフトレジスタ１９＿２が発生する第３のタイミング信号を使用して、表示用ガラス基板９上の配線を介して上記第１の走査線選択信号出力回路４５に接続される第１の走査線９０を駆動し、上記第２の走査線選択信号出力回路４５は、シフトレジスタ１９＿２が発生する第４のタイミング信号を使用して、表示用ガラス基板９上の配線を介して上記第２の走査線選択信号出力回路４５に接続される第２の走査線９０を駆動し、出力に設定されたＩ／Ｏバッファ１８から上記動作開始信号を出力し、出力に設定されたＩ／Ｏバッファ１８から上記動作クロックを出力し、出力された、上記動作開始信号及び上記動作クロックは、ゲートドライバ４０＿１とは別のゲートドライバ４０＿２に入力され、ゲートドライバ４０＿２と別のゲートドライバ４０＿２とは、表示用ガラス基板９上の配線で接続されている。
【０１４６】
上記構成によれば、領域５０＿２の一方の長辺側に、領域５０＿２の上記長辺と直交して上記第１の走査線選択信号出力回路４５が配置される。同様に、領域５０＿２の他方の長辺側に、領域５０＿２の上記長辺と直交して上記第２の走査線選択信号出力回路４５が配置される。
【０１４７】
このため、本実施例３に係るゲートドライバ４０＿１（４０＿２）のチップ形状は、領域５０＿２の上記一方の長辺側にのみ走査線選択信号出力回路を配置するゲートドライバよりも正方形に近い長方形にすることができる。
【０１４８】
よって、ゲートドライバ４０＿１（４０＿２）を本実施例３に係るレイアウト形状とすることにより、１ウエハ上にＬＳＩが形成される数であるウエハ上での乗り数が向上し、１ウエハで製造出来るＬＳＩの数がより多くなる。従って、ゲートドライバのコストダウンが可能となる。
【０１４９】
本実施例３に係るゲートドライバ４０＿１（４０＿２）では、上記第１の走査線選択信号出力回路４５及び上記第２の走査線選択信号出力回路４５は、レベルシフタ２２と、出力バッファ２４とを備えてもよい。
【０１５０】
本発明の実施形態に係る表示装置９２は、表示用ガラス９基板上に縦横に列設される信号線８０及び走査線９０と、信号線８０及び走査線９０の各交点付近に形成される表示素子９１と、走査線９０を駆動する複数の、ゲートドライバ４０＿１（４０＿２）と、表示用ガラス基板上に形成され信号線８０を駆動する複数の、ドライバ１０＿１（１０＿２）とを備えるので、コストダウンが可能となる。また、本発明の実施形態に係る表示装置９２は、液晶表示装置であってもよい。
【０１５１】
なお、本実施の形態では、色データがＲ・Ｇ・Ｂの３色である場合について述べたが、色データがＸ色（Ｘは１以上の整数）である場合でも同様に実施できる。
【０１５２】
例えば、色データがＲ・Ｇ・Ｂ・Ｗ（白）の４色である場合、図４においてＲ１・Ｇ１・Ｂ１に対応し、第２辺３２と平行に並ぶ３つの回路は、Ｒ１・Ｇ１・Ｂ１・Ｗ１に対応、第２辺３２と平行に並ぶ４つの回路となる。
【０１５３】
また、図１０において色データがＲ・Ｇ・Ｂ・Ｗ（白）の４色である場合、データバス５３と第２辺３２との間には、２段の駆動信号生成回路５が設けられる。該２段の駆動信号生成回路５の間には、Ｗに対応するデータバスが配置される。データバス５３と第４辺３４との間にも、２段の駆動信号生成回路５及びＷに対応するデータバスが配置される。
【産業上の利用可能性】
【０１５４】
本発明の表示用駆動素子は、コストダウンが行われているので、液晶表示装置に好適に用いることが出来る。
【符号の説明】
【０１５５】
１  ドライバ
２  Ｉ／Ｏ端子
３  信号配線
４  制御回路
５  駆動信号生成回路（第１ないし第６の駆動信号生成回路）
６  信号配線領域
７  シフトレジスタ
８  サンプリングラッチ回路
９  表示用ガラス基板（ガラス基板）
１０＿１，１０＿２  ソースドライバ（表示用駆動素子）
１１  コントロール回路
１２  表示パネル
１３，３１  第１辺（第１の辺）
１４，３２  第２辺（第２の辺）
１５，３３  第３辺（第３の辺）
１６，３４  第４辺（第４の辺）
１７  階調電圧生成回路
１８  Ｉ／Ｏバッファ（第１ないし第８の入出力回路）
１９＿１  シフトレジスタ（第１シフトレジスタ回路）
１９＿２  シフトレジスタ（第２シフトレジスタ回路）
２０  サンプリングラッチ回路（第１ないし第６の色データラッチ回路）
２１  ホールドラッチ回路（保持ラッチ回路）
２２  レベルシフタ（レベル変換回路）
２３  ＤＡＣ回路（ディジタル−アナログ変換回路）
２４  出力バッファ（バッファ回路）
２５  駆動信号出力端子（接続用端子）
２６，２７  ドライバ
２８  接続端子
２９  ラダー抵抗
４０＿１，４０＿２  ゲートドライバ（走査線駆動素子）
４１  第１辺（第５の辺）
４２  第２辺（第６の辺）
４３  第３辺（第７の辺）
４４  第４辺（第８の辺）
４５  走査線選択信号出力回路（第１の走査線選択信号出力回路、第２の走査線選択信号出力回路）
５０＿１  領域（第１シフトレジスタ領域）
５０＿２  領域（第２シフトレジスタ領域）
５１  データバス（第１のデータバス）
５２  データバス（第２のデータバス）
５３  データバス（第３のデータバス）
８０  信号線
９０  走査線
９１  表示素子
９２  表示装置
ＣＬＫ  動作クロック
ＤＦＦ１〜ＤＦＦｎ，ＤＦＦｍ  フリップフロップ
ＧＣＫ  動作クロック
ＧＳＰ  スタート信号
ＬＳ  データ取り込み信号
ＶＤＤ  ロジック電圧
ＶＨ，ＶＬ，ＶＭ  基準電圧
ＶＬＳ  液晶駆動電圧
【図１】
2010182846.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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