(57)【要約】【課題】ＥＳＤ耐量の低下を抑制し、静電容量を低減可能な双方向ダイオード構造を有する半導体装置を提供する。【解決手段】ｐ型半導体基板１１の表面にあるｎ型共通カソード領域１３、共通カソード領域１３の表面にあり、キャリア濃度が半導体基板１１より高く且つツェナー降伏が支配的に起こる程度に高いｐ型第１アノード領域１６、第１アノード領域１６と離間して共通カソード領域１３の表面にあり、第１アノード領域１６とキャリア濃度が同等のｐ型第２アノード領域１７、第１アノード領域１６と離間し、第２アノード領域１７に接し、共通カソード領域１３の表面にあり、第２アノード領域１７よりキャリア濃度が低いｐ型第３アノード領域１８、半導体基板１１と第１アノード領域１６とを接続する共通カソード領域１３にあるｐ型表裏導通領域１５、第２及び第３アノード領域１７、１８上の表面電極２５、及び半導体基板１１裏面の裏面電極２６を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の表面に選択的に設けられ、キャリア濃度が前記第１半導体層より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有する第１導電型の第３半導体層と、
前記第１半導体層と前記第３半導体層とを接続し、前記第２半導体層に接して設けられ、前記第３半導体層よりキャリア濃度が低い第１導電型の第４半導体層と、
前記第３半導体層と離間して前記第２半導体層の表面に選択的に設けられ、前記第３半導体層とキャリア濃度が同等の第１導電型の第５半導体層と、
前記第３半導体層と離間し、前記第５半導体層に接し、前記第２半導体層の表面に選択的に設けられ、前記第５半導体層よりキャリア濃度が低い第１導電型の第６半導体層と、
前記第５半導体層及び前記第６半導体層の表面に接続する第１電極と、
前記第１半導体層の裏面に接続する第２電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１半導体層の表面に平行な面による断面において、内側から外側に向かって、前記第６半導体層、前記第５導体層、前記第２半導体層、及び前記第３半導体層の順に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層の表面に平行な面による断面において、前記第６半導体層は円形、前記第５導体層は前記第６半導体層を取り巻くドーナツ状、前記第２半導体層は前記第５半導体層を取り巻くドーナツ状、前記第３半導体層は前記第２半導体層を取り巻く配置をなしていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３半導体層は、前記第４半導体層に対してひさし状に第５半導体層側に張り出していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３半導体層は、表面に導電膜を接続していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向ダイオード構造を有する半導体装置に関する。
【背景技術】
【０００２】
ツェナーダイオード（定電圧ダイオード）は、被保護回路等に並列に接続され、被保護回路等を、静電気放電（ＥＳＤ、Electrostatic Discharge）から保護したり、入力側の電圧変動に対して、一定の電圧以上の電圧がかからないように保護するために使用される。
【０００３】
ツェナーダイオードは、２個のダイオードが逆直列、例えば、ｐｎｐ構造またはｎｐｎ構造、に接続されて、正逆の双方向に電圧阻止能力を有する構成として使用されることがあり、更に、部品点数の削減、組み立て工数の削減等のために、２個の逆直列のダイオードを一個の半導体装置とした双方向ツェナーダイオードが製品化されている。
【０００４】
双方向ツェナーダイオード構造の半導体装置は、例えば、ｐ＋形（型）半導体基板の表面にｎ−形半導体層が、例えばエピタキシャル成長により設けられ、そのｎ形半導体層表面に所定間隔でｐ形の第１拡散領域及び第２拡散領域が設けられ、第１拡散領域および第２拡散領域の外周部にｎ−形半導体層の表面からｐ形半導体基板に達するｐ形のアイソレーション拡散領域が形成され、第１拡散領域とアイソレーション拡散領域とが接続電極により電気的に接続されている（例えば、特許文献１参照。）。
【０００５】
しかしながら、開示された半導体装置は、ｐｎ接合をなすｐ型半導体層が、１×１０１９ｃｍ−３またはそれ以上の高い不純物濃度に設定されているために、逆バイアス時、ｐｎ接合部にできる空乏層の幅（間隔）が相対的に小さくなり、アノードとカソードとの間に寄生する静電容量が大きくなるという問題が発生する。静電容量の増大は、開示された半導体装置が、高速に変化する入力信号電圧に対しては、対応できないという問題となって表れる。そして、例えば、高周波信号に対応するように、ｐｎ接合面積を小さくするとＥＳＤ耐量が低下し、また、不純物濃度を低減すると所定の降伏電圧（ツェナー電圧）を得られないという問題が発生する。
【特許文献１】特開２００４−１７９５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＥＳＤ耐量の低下を抑制し、静電容量を低減可能な双方向ダイオード構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の表面に選択的に設けられ、キャリア濃度が前記第１半導体層より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有する第１導電型の第３半導体層と、前記第１半導体層と前記第３半導体層とを接続し、前記第２半導体層に接して設けられ、前記第３半導体層よりキャリア濃度が低い第１導電型の第４半導体層と、前記第３半導体層と離間して前記第２半導体層の表面に選択的に設けられ、前記第３半導体層とキャリア濃度が同等の第１導電型の第５半導体層と、前記第３半導体層と離間し、前記第５半導体層に接し、前記第２半導体層の表面に選択的に設けられ、前記第５半導体層よりキャリア濃度が低い第１導電型の第６半導体層と、前記第５半導体層及び前記第６半導体層の表面に接続する第１電極と、前記第１半導体層の裏面に接続する第２電極とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＥＳＤ耐量の低下を抑制し、静電容量を低減可能な双方向ダイオード構造を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。
【実施例】
【００１０】
本発明の実施例に係る半導体装置について、図１乃至図３を参照しながら説明する。図１は半導体装置を構成する双方向ダイオード構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。図２は半導体装置の回路構成を模式的に示す図で、図２（ａ）は断面構造と素子を対応させた図、図２（ｂ）は等価回路図である。図３は半導体装置の動作を説明するための模式的な図である。なお、半導体基板に対してｐｎ接合が形成される側を上または表、対向する側を下または裏面という。
【００１１】
図１に示すように、半導体装置１は、半導体基板１１の上面の共通カソード領域１３を共有して、互いに逆方向を向いたダイオード５及びダイオード６を有している。共通カソード領域１３の表面中央部に配置されたほぼ円形のｐｎ接合に接して周囲にツェナー電圧（降伏電圧）を規定するｐｎ接合を有するダイオード５、及びダイオード５のｐｎ接合を離間して取り巻く共通カソード領域１３の表面の周囲にツェナー電圧を規定するｐｎ接合を有するダイオード６を有している。半導体装置１は、概略、直方体をなし、表面の中央部に表面電極２５、裏面のほぼ全域に裏面電極２６を有している。
【００１２】
半導体装置１は、より詳しくは、第１導電型であるｐ型の第１半導体層である半導体基板１１と、半導体基板１１の表面に設けられた第２導電型であるｎ型の第２半導体層である共通カソード領域１３と、共通カソード領域１３の表面に選択的に設けられ、キャリア濃度が半導体基板１１より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有するｐ型の第３半導体層である第１アノード領域１６と、第１アノード領域１６と離間して共通カソード領域１３の表面に選択的に設けられ、第１アノード領域１６とキャリア濃度が同等のｐ型の第５半導体層である第２アノード領域１７と、第１アノード領域１６と離間し、第２アノード領域１７に接し、共通カソード領域１３の表面に選択的に設けられ、第２アノード領域１７よりキャリア濃度が低いｐ型の第６半導体層である第３アノード領域１８と、半導体基板１１と第１アノード領域１６とを接続する共通カソード領域１３の側部に設けられた第４半導体層であるｐ型表裏導通領域１５と、第２アノード領域１７及び第３アノード領域１８の表面に接続する第１電極である表面電極２５と、半導体基板１１の裏面に設けられた第２電極である裏面電極２６とを備えている。
【００１３】
半導体基板１１は、ｐ型の不純物がドープされたシリコン基板である。半導体基板１１は、例えば、キャリア濃度が約８×１０１８ｃｍ−３であり、厚さが約１００〜１３０μｍである。半導体基板１１の裏面は、Ａｕを主成分として有する金属層からなる裏面電極２６が形成されている。なお、半導体基板１１は、少なくとも、裏面電極２６とオーミック接触がとれる程度のキャリア濃度を有し、第１アノード領域１６より低いキャリア濃度を有している。
【００１４】
共通カソード領域１３は、半導体基板１１の表面に、ｎ型の不純物がドープされてエピタキシャル成長されたシリコン結晶である。共通カソード領域１３は、例えば、キャリア濃度が約１〜３×１０１８ｃｍ−３であり、厚さが約２０μｍである。
【００１５】
ｐ型表裏導通領域１５は、共通カソード領域１３の平面図周辺部で、半導体基板１１を共通カソード領域１３の表面側と電気的接続を取るために、ｐ型の不純物がドープされた領域である。ｐ型表裏導通領域１５は、例えば、キャリア濃度が約１〜３×１０１８ｃｍ−３であり、共通カソード領域１３の膜厚方向（上下方向）に貫通している。ｐ型の不純物は、イオン注入または熱拡散法等により形成され、他の第１乃至第３アノード領域１６、１７、１８においても同様である。
【００１６】
第１アノード領域１６は、共通カソード領域１３の表面にあり、ｐ型表裏導通領域１５と電気的接続をとって、ｐ型表裏導通領域１５より内側、すなわち第２アノード領域１７の側に、第２アノード領域１７との距離を一定に保って張り出している。第１アノード領域１６は、ｐ型表裏導通領域１５に対してひさし（庇）状をなし、第２アノード領域１７に対向する側面がほぼ円形をなしている。第１アノード領域１６は、例えば、キャリア濃度が約１〜３×１０１９ｃｍ−３であり、厚さが約０．５μｍである。
【００１７】
第１アノード領域１６と共通カソード領域１３との間のｐｎ接合で、ダイオード６の降伏電圧が規定されている。つまり、第１アノード領域１６、ｐ型表裏導通領域１５、及び半導体基板１１は、互いに接続され、共通カソード領域１３との間でｐｎ接合を形成しているが、第１アノード領域１６は、ｐ型表裏導通領域１５及び半導体基板１１より、キァリア濃度が高く設定されている。なお、第１アノード領域１６は、要求される降伏電圧に従って、キャリア濃度が適切に選択される。
【００１８】
第２アノード領域１７は、共通カソード領域１３の表面にあり、第１アノード領域１６の側面に対向する側面がほぼ円形をなし、この円の中心側の側面もほぼ同心状の円形をなしている。つまり、第２アノード領域１７はドーナツ状をなしている。第２アノード領域１７は、例えば、第１アノード領域１６と実質的に同じキャリア濃度及び厚さを有している。実質的に同じとは、例えば、第１アノード領域１６と第２アノード領域１７は、同一工程で、イオン注入または熱拡散法等により形成される程度であることを意味する。
【００１９】
第３アノード領域１８は、共通カソード領域１３の表面にあり、ドーナツ状をなす円の中心部を埋めるように第２アノード領域１７に接して配置されている。第３アノード領域１８の半導体基板１１に対向する側の面（下面）と、第２アノード領域１７の半導体基板１１に対向する側の面（下面）とは、ほぼ面一、つまり、対向する半導体基板１１からの距離がほぼ同じである。なお、第３アノード領域１８の下面が、第２アノード領域１７の下面より上の位置に、つまり、対向する半導体基板１１から離れた位置にあることは可能である。
【００２０】
第３アノード領域１８は、例えば、キャリア濃度が第２アノード領域１７に対して、約１桁乃至それ以上低く設定されている。キャリア濃度は、半導体装置１に必要な高速対応性及び電流導通能力等により決めることが可能である。なお、第３アノード領域１８は、膜厚方向にキャリア濃度差を設けて、共通カソード領域１３に接する側で、第２アノード領域１７に対して、約１桁乃至それ以上低い濃度とすることは可能である。
【００２１】
第２アノード領域１７と共通カソード領域１３との間のｐｎ接合で、ダイオード５の降伏電圧が規定されている。つまり、第２アノード領域１７と第３アノード領域１８は、互いに接続され、共通カソード領域１３との間でｐｎ接合を形成しているが、第２アノード領域１７は、第３アノード領域１８よりキァリア濃度が高く設定されている。
【００２２】
第１アノード領域１６と第２アノード領域１７との間には、共通カソード領域１３が存在している。この離間部をなす共通カソード領域１３の表面は、例えば、シリコン酸化膜からなる絶縁膜２１で被われている。
【００２３】
半導体基板１１の表面に平行な第１乃至第３アノード領域１６、１７、１８を通る面による断面をとると、内側から外側に向かって、第３アノード領域１８、第２アノード領域１７、共通カソード領域１３、及び第１アノード領域１６の順に配置されている。そして、第３アノード領域１８は円形、第２アノード領域１７は第３アノード領域１８を取り巻くドーナツ状、共通カソード領域１３は第２アノード領域１７を取り巻くドーナツ状、第１アノード領域１６は共通カソード領域１３を取り巻いて配置されている（図１（ａ）参照）。
【００２４】
このような同心円に基づく平面配置とすることにより、降伏電圧を規定する第１アノード領域１６と第２アノード領域１７とを、接近して対向させることができ、双方向における特性のばらつきを抑制することが可能となる。そして、第１アノード領域１６は、ｐ型表裏導通領域１５に対して張り出すことにより特性のばらつき抑制がより良く達成できる。なお、第２アノード領域１７の第１アノード領域１６側側面の外形は、同心の円の他に、例えば、中心を共通とした楕円形、角のとれた矩形、角のとれた３角形、５角形以上の多角形等とすることは可能である。
【００２５】
表面導通層２３は、第１アノード領域１６の表面を被うように形成されている。表面導通層２３は、例えば、Ａｌを主成分として有する金属層からなり、第１アノード領域１６とオーミック接触をなしている。
【００２６】
表面電極２５は、第２アノード領域１７及び第３アノード領域１８を、一体的に被うように形成されている。表面電極２５は、表面導通層２３と同じ金属層からなり、第２アノード領域１７及び第３アノード領域１８とオーミック接触をなしている。
【００２７】
表面導通層２３と表面電極２５は、互いに絶縁膜２１上で離間されている。表面導通層２３と表面電極２５は、同一工程で、同じ金属層により形成されることが可能である。表面電極２５は、ボンディングパッドとして使用される。表面導通層２３は、第１アノード領域１６と一体化して、低抵抗層を形成して、電流の流れを促進する。なお、表面導通層２３は、第１アノード領域１６だけで必要な電流を流すことが可能ならば、なくてもよい。表面導通層２３のない第１アノード領域１６の表面は、絶縁膜２１を延在した構成とすることが可能である。
【００２８】
次に、半導体装置１の動作及び効果について説明する。図２に示すように、ダイオード５は、キァリア濃度が高い第２アノード領域１７及び低い第３アノード領域１８と共通カソード領域１３の間に、それぞれ、ｐｎ接合３１及びｐｎ接合３２を有している。ダイオード６は、キァリア濃度が最も高い第１アノード領域１６、低いｐ型表裏導通領域１５、及び低い半導体基板１１と共通カソード領域１３の間に、それぞれ、ｐｎ接合３５、ｐｎ接合３６、及びｐｎ接合３７を有している。
【００２９】
ダイオード５は、ツェナーダイオード記号で示した降伏電圧が規定されたｐｎ接合３１、ダイオード６は、ツェナーダイオード記号で示した降伏電圧が規定されたｐｎ接合３５を有する。ｐｎ接合３１及びｐｎ接合３５は、共通カソード領域１３を共有し、第１アノード領域１６及び第２アノード領域１７のキャリア濃度が実質的に同じなので、方向がそれぞれ逆ながら、絶対値が同じ降伏電圧（例えば、約１０Ｖ乃至それ以下程度）を有するｐｎｐ構造の双方向ツェナーダイオードを構成している。
【００３０】
その結果、半導体装置１は、図３に示すように、並列に接続された被保護回路４３に、入力端子４１ａ、４１ｂを通して、正逆両方向から降伏電圧を超える電圧がかかることを抑制する。つまり、半導体装置１が入力電圧に並列に接続されると、入力側コネクタ等から入るＥＳＤサージや電磁波ノイズ等のサージが半導体装置１を流れて、被保護回路４３は、降伏電圧以上の電圧がかからないように保護される。
【００３１】
また、半導体装置１は、正逆両方向のキャリア濃度構成が同じなので、正逆両方向の立ち上がり電圧も実質的に同じとなるので、被保護回路４３の極性を気にすることなく接続が可能である。被保護回路４３に接続するとき、半導体装置１の極性判別が不要となり、その上、組立工程の歩留の低下を抑制可能である。
【００３２】
半導体装置１は、ｐｎ接合３１及びｐｎ接合３５が、双方向ツェナーダイオードとして、低く設定された必要な降伏電圧で動作する。比較例として、第２アノード領域１７及び第３アノード領域１８が、同じキャリア濃度を有する１つのアノード領域とする半導体装置（図示略）を想定する。比較例の半導体装置は、例えば、特許文献１と同様な構成のアノード領域を有する半導体装置と見なすことが可能である。
【００３３】
その結果、半導体装置１は、比較例の半導体装置に対して、第２アノード領域１７を高キャリア濃度として、降伏電圧を維持すると共に、第３アノード領域１８をより低いキャリア濃度にして、ｐｎ接合３２の空乏層の幅を大きくして、静電容量を低減することが可能である。そのため、半導体装置１は、入力される周波数のより高い信号に及ぼす影響を抑制し、入力端子４１ａ、４１ｂから入力するサージをダイオード５、６を通して、すなわち、ｐｎ接合３１及びｐｎ接合３５を通して除去することが可能である。
【００３４】
ｐｎ接合３１及びｐｎ接合３５を通して除去し切れない程度のサージが印加されると、半導体装置１は、次のように動作する。図２（ｂ）に示すように、半導体装置１は、ツェナーダイオードとして動作するｐｎ接合３１及びｐｎ接合３５の他に、ｐｎ接合３１に並列にｐｎ接合３２が接続され、ｐｎ接合３５に並列にｐｎ接合３６、３７が接続されている。例えば、ｐｎ接合３１またはｐｎ接合３５の処理能力を超えるＥＳＤサージが印加されると、電圧は降伏電圧を超えて高くなる。
【００３５】
その結果、半導体装置１は、高くなった電圧（例えば、約１０Ｖ〜数十Ｖ程度）により、ｐｎ接合３２またはｐｎ接合３６、３７が降伏電圧に達して、逆電流が流れて、被保護回路４３は保護される。被保護回路４３には、瞬間的に、ｐｎ接合３２またはｐｎ接合３６、３７の降伏電圧程度の電圧がかかるが、ｐｎ接合３２またはｐｎ接合３６、３７の降伏電圧は被保護回路４３のサージ耐量より小さく設定されているので、被保護回路４３は保護される。
【００３６】
上述したように、半導体装置１は、ｎ型の共通カソード領域１３を共有して、ｐｎ接合３１及びｐｎ接合３２を有するダイオード５と、ｐｎ接合３５、ｐｎ接合３６、及びｐｎ接合３７を有するダイオード６とを備えた、双方向ダイオード構成をなす。ｐｎ接合３１とｐｎ接合３５は、それぞれのｐ型領域（第２アノード領域１７、第１アノード領域１６）が同等のキャリア濃度を有して、同等の降伏電圧を有するツェナーダイオードとなっている。ダイオード５のｐ型領域を構成する第３アノード領域１８は第２アノード領域１７より、低いキャリア濃度を有している。上記比較例の半導体装置に対して、半導体装置１は、合計のｐｎ接合面積を同等にして同程度に近いＥＳＤ耐量を有し、同様のツェナー電圧を有し、且つ静電容量が抑制されてより高い周波数の信号を伝送可能となる。
【００３７】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００３８】
例えば、実施例では、ｐｎｐ構造の双方向ダイオードを構成している例を示したが、ｎｐｎ構造の双方向ダイオードを構成することは可能である。
【００３９】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の表面に選択的に設けられ、キャリア濃度が前記第１半導体層より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有する第１導電型の第３半導体層と、前記第１半導体層と前記第３半導体層とを接続し、前記第２半導体層に接して設けられ、前記第３半導体層よりキャリア濃度が低い第１導電型の第４半導体層と、前記第３半導体層と離間して前記第２半導体層の表面に選択的に設けられ、前記第３半導体層とキャリア濃度が同等の第１導電型の第５半導体層と、前記第３半導体層と離間し、前記第５半導体層に接し、前記第２半導体層の表面に選択的に設けられ、前記第５半導体層よりキャリア濃度が低い第１導電型の第６半導体層と、前記第５半導体層及び前記第６半導体層の表面に接続する第１電極と、前記第１半導体層の裏面に接続する第２電極とを備えている半導体装置。
【００４０】
（付記２）  前記第３乃至第６半導体層は、不純物がイオン注入または熱拡散によって形成されている付記１に記載の半導体装置。
【００４１】
（付記３）  前記第３半導体層と前記第５半導体層は、同等の膜厚を有する付記１に記載の半導体装置。
【００４２】
（付記４）  前記第３半導体層は、１×１０１９ｃｍ−３乃至それ以上の濃度である付記１に記載の半導体装置。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例に係る半導体装置を構成する双方向ダイオード構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。
【図２】本発明の実施例に係る半導体装置の回路構成を模式的に示す図で、図２（ａ）は断面構造と素子を対応させた図、図２（ｂ）は等価回路図。
【図３】本発明の実施例に係る半導体装置の動作を説明するための模式的な図。
【符号の説明】
【００４４】
１  半導体装置
５、６  ダイオード
１１  半導体基板
１３  共通カソード領域
１５  ｐ型表裏導通領域
１６  第１アノード領域
１７  第２アノード領域
１８  第３アノード領域
２１  絶縁膜
２３  表面導電層
２５  表面電極
２６  裏面電極
３１、３２、３５、３６、３７  ｐｎ接合
４１ａ、４１ｂ  入力端子
４３  被保護回路
【図１】
2010147240.tif 000003
【図２】
2010147240.tif 000004
【図３】
2010147240.tif 000005