(57)【要約】【課題】入力端子または出力端子の再配線による抵抗値の異常を簡単な構成で短時間に検査することができる半導体装置とその検査方法を提供する。【解決手段】半導体チップ１０上の入力パッドまたは出力パッドＰ２と電源パッドＰ１間（入力パッドまたは出力パッドＰ２と接地パッドＰ３間でもよい）に接続された保護用ＭＯＳトランジスタＭ１を有し、半導体装置２０の外部端子Ｔ４から入力されるテスト信号を保護用ＭＯＳトランジスタＭ１のゲートに印加することにより、入力パッドまたは出力パッドＰ２を電源パッドＰ１に接続するかを制御する。また、半導体装置２０は半導体チップ１０のパッドＰ１〜Ｐ４と半導体装置の外部端子Ｔ１〜Ｔ４間を接続する再配線手段を備える。半導体装置２０はＣＳＰまたはＷＬＣＳＰで製造されたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップ上の入力パッドまたは出力パッドと電源パッド間、または、入力パッドまたは出力パッドと接地パッド間に接続された保護用ＭＯＳトランジスタを備えた半導体装置であって、
前記半導体装置の外部端子から入力されるテスト信号を前記保護用ＭＯＳトランジスタのゲートに印加することにより、前記入力パッドまたは出力パッドを前記電源パッドに接続するか、あるいは、前記入力パッドまたは出力パッドを前記接地パッドに接続するかを制御するようにしたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体装置は、前記半導体チップのパッドと前記半導体装置の外部端子間を接続する再配線手段を備えることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記半導体装置は、ＣＳＰもしくはＷＬＣＳＰで製造されたものであることを特徴とする半導体装置。
【請求項４】
半導体チップ上の入力パッドまたは出力パッドと電源パッド間、または、入力パッドまたは出力パッドと接地パッド間に接続された保護用ＭＯＳトランジスタを備えるとともに、前記半導体チップの入力パッドまたは出力パッドと前記半導体装置の入力端子または出力端子の間、前記半導体チップの電源パッドと前記半導体装置の電源端子の間、および、前記半導体チップの接地パッドと前記半導体装置の接地端子の間を接続する再配線手段を備えた半導体装置の検査方法であって、
前記半導体装置の外部端子から入力されるテスト信号を前記保護用ＭＯＳトランジスタのゲートに印加して該保護用ＭＯＳトランジスタをオンした状態で、前記半導体装置の入力端子もしくは出力端子と電源端子もしくは接地端子間の抵抗値を測定することにより前記再配線手段の異常を検査するようにしたことを特徴とする半導体装置の検査方法。
【請求項５】
請求項４記載の半導体装置の検査方法において、
前記半導体装置は、ＣＳＰもしくはＷＬＣＳＰで製造されたものであることを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＳＰもしくはＷＬＣＳＰで製造された半導体装置に関し、特に再配線手段における再配線抵抗値の検査を可能にした半導体装置とその検査方法に関する。
【背景技術】
【０００２】
半導体チップ上のボンディングパッドをボンディングワイヤで半導体パッケージの外部端子に接続する従来の半導体装置では、ボンディングパッドと外部端子間の抵抗が極めて小さく、その抵抗値が問題になることはほとんど無かった。なお、電流容量が大きくボンディングワイヤの電流容量を超えるような電源端子など特に大電流が流れる場合はワイヤーボンディングの本数を増やすなどの対策を講じているものもある。
【０００３】
近年、半導体装置の小型化が進み、半導体チップとほぼ同じサイズを有するＣＳＰ(Chip Size Package または Chip Scale Package)や、ＷＬＣＳＰ(Wafer Level CSP)が普及してきた。以下、両方をまとめて単にＣＳＰとする。
【０００４】
ＣＳＰは、通常、ＢＧＡ(Ball Grid Array)と呼ばれる外部端子を有している。ＢＧＡは、その名前の通り、パッケージ下面に規則正しく升目の交点にボール上の端子が形成されているため、半導体チップ上のボンディングパッドとは異なる位置に配置されている。そのため、半導体チップのボンディングパッドとＢＧＡの外部端子を接続するための再配線手段が設けられているのが一般的である。
【０００５】
再配線は、チップ絶縁膜上にアルミなどの導電金属を蒸着し、エッチングにより形成するので、非常に薄く断面積が小さい。このためをワイヤーボンディングに比べて配線抵抗が高くなる。
【０００６】
また、再配線が長くなった場合や、エッチング工程において線幅全体が細くなったり、線幅の一部が欠けたりした場合は配線抵抗がさらに高くなり、半導体チップに納められている回路の特性に悪影響を与える場合がある。
【０００７】
先に本願出願人は、特許文献１（特許第３８５６３０４号公報「ＣＳＰにおける抵抗素子およびＣＳＰを備えた半導体装置」）において、再配線に依る抵抗を回路の一部として用いた技術を提案している。このように再配線を回路の一部として用いる場合は、再配線に依る抵抗値を正確に検査する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来は、再配線の抵抗値の異常を検出する手段が存在しなかった。ただし、例外的には、定電圧回路の出力端子のように、外部端子が出力端子で、しかもその端子と電源端子または接地端子間にオン抵抗の小さいトランジスタが接続され、そのトランジスタを何らかの条件を与えることでオンさせることができる場合は、その出力端子と電源端子または接地端子間の抵抗を測定することで再配線抵抗の抵抗値異常を検出することは可能である。
【０００９】
しかし、通常の場合は、再配線の抵抗値異常は検査できないため、再配線の抵抗値が何らかの不具合で高くなり、回路の電気的性能を低下させているかどうかは、半導体装置を動作させてその電気的特性を測定しなければならず、そのため半導体装置の検査に多くの時間を費やさなければならなかった。
【００１０】
本発明は、上述した事情を考慮してなされたもので、入力端子または出力端子の再配線による抵抗値の異常を簡単な構成で短時間に検査することができる半導体装置とその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、次のような構成を採用した。
ａ）本発明の半導体装置は、半導体チップ上の入力パッドまたは出力パッドと電源パッド間、または、入力パッドまたは出力パッドと接地パッド間に接続された保護用ＭＯＳトランジスタを備えた半導体装置であって、前記半導体装置の外部端子から入力されるテスト信号を前記保護用ＭＯＳトランジスタのゲートに印加することにより、前記入力パッドまたは出力パッドを前記電源パッドに接続するか、あるいは、前記入力パッドまたは出力パッドを前記接地パッドに接続するかを制御するようにしたこと、また、前記半導体装置が、半導体チップのパッドと半導体装置の外部端子間を接続する再配線手段を備えること、さらに、前記半導体装置が、ＣＳＰもしくはＷＬＣＳＰで製造されたものであることを特徴としている。
【００１２】
ｂ）また、本発明に係る半導体装置の検査方法は、半導体チップ上の入力パッドまたは出力パッドと電源パッド間、または、入力パッドまたは出力パッドと接地パッド間に接続された保護用ＭＯＳトランジスタを備えるとともに、前記半導体チップの入力パッドまたは出力パッドと前記半導体装置の入力端子または出力端子の間、前記半導体チップの電源パッドと前記半導体装置の電源端子の間、および、前記半導体チップの接地パッドと前記半導体装置の接地端子の間を接続する再配線手段を備えた半導体装置の検査方法であって、前記半導体装置の外部端子から入力されるテスト信号を前記保護用ＭＯＳトランジスタのゲートに印加して該保護用ＭＯＳトランジスタをオンした状態で、前記半導体装置の入力端子もしくは出力端子と電源端子もしくは接地端子間の抵抗値を測定することにより前記再配線手段の異常を検査するようにしたこと、また前記半導体装置が、ＣＳＰもしくはＷＬＣＳＰで製造されたものであることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、再配線抵抗の検査に際し、外部端子のパッドと、電源側あるいは接地側に接続されている保護用トランジスタを、テスト信号を用いてオンオフ制御するようにしたので、簡単な構成で外部端子と電源あるいは接地間の抵抗の測定ができるようになり、その測定結果から再配線の抵抗値異常を検査できるようになった。その結果、従来のように回路を実際に動作させて電気的特性を測る必要がなくなったので、簡単な構成でテスト時間の大幅な短縮が可能となった。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係るＣＳＰ半導体装置の構成例を示す図である。
【図２】本発明の第２の実施例に係るＣＳＰ半導体装置の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施例）
図１は、本発明の第１の実施例に係る半導体装置２０の構成例を示す図である。半導体装置２０は、本例ではＣＳＰもしくはＷＬＣＳＰで製造されている。半導体装置２０は、半導体チップ１０を内蔵している。また電源端子Ｔ１、接地端子Ｔ３、外部端子Ｔ２、Ｔ４を備えている。
【００１６】
半導体チップ１０は、テスト信号制御回路１１、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、ダイオードＤ１、Ｄ２を備えている。また、電源パッドＰ１、接地パッドＰ３、ボンディングパッドＰ２、Ｐ４を有している。
【００１７】
電源パッドＰ１と電源端子Ｔ１間に接続されている抵抗Ｒ１は再配線抵抗を示している。同様に、抵抗Ｒ２および抵抗Ｒ３も、それぞれ、ボンディングパッドＰ２と外部端子Ｔ２、接地パッドＰ３と接地端子Ｔ３間の再配線抵抗である。
【００１８】
ＰＭＯＳトランジスタＭ１は、入力パッドもしくは出力パッドであるボンディングパッドＰ２に静電気などのノイズが入力された際に、ボンディングパッドＰ２に接続されている半導体チップ１０内の内部回路（図示せず）を保護するための保護トランジスタである。ＮＭＯＳトランジスタＭ２も同様の働きをする保護トランジスタである。
【００１９】
ダイオードＤ１は、ＰＭＯＳトランジスタＭ１を半導体チップ１０に形成する際に生成される寄生ダイオードである。ボンディングパッドＰ２に入力された正電圧の静電気などのノイズは、このダイオードＤ１を通って電源用パッドＰ１と電源端子Ｔ１を介して放電され、半導体チップ１０を静電破壊から保護している。
【００２０】
同様に、ダイオードＤ２は、ＮＭＯＳトランジスタＭ２を半導体チップ１０に形成する際に生成される寄生ダイオードである。ボンディングパッドＰ２に入力された負電圧の静電気などのノイズは、このダイオードＤ２を通って接地パッドＰ３と接地端子Ｔ３を介して放電され、半導体チップ１０を静電破壊から保護する。
【００２１】
ＰＭＯＳトランジスタＭ１のソースは、電源ラインＶddを介して電源パッドＰ１に接続され、さらに再配線抵抗Ｒ１を介して電源端子Ｔ１に接続されている。ＰＭＯＳトランジスタＭ１のドレインは、ボンディングパッドＰ２に接続され、さらに再配線抵抗Ｒ２を介して外部端子Ｔ２に接続されている。ＰＭＯＳトランジスタＭ１のゲートは、テスト信号制御回路１１の出力に接続されている。テスト信号制御回路１１の入力は、ボンディングパッドＰ４に接続され、さらに再配線を介して外部端子Ｔ４に接続されている。
【００２２】
ＮＭＯＳトランジスタＭ２のソースは、接地ラインＧＮＤを介して接地パッドＰ３に接続され、さらに再配線抵抗Ｒ３を介して接地端子Ｔ３に接続されている。ＮＭＯＳトランジスタＭ２のドレインは、ボンディングパッドＰ２に接続され、さらに再配線抵抗Ｒ２を介して外部端子Ｔ２に接続されている。ＮＭＯＳトランジスタＭ２のゲートは、ＮＭＯＳトランジスタＭ２のソース（接地）に接続されている。
【００２３】
電源端子Ｔ１は、テスト装置３０を介して電源Ｖddに接続されている。また外部端子Ｔ２は、テスト装置３０に接続されている。接地端子Ｔ３は、オープンになっている。
【００２４】
今、外部端子Ｔ４に入力されるテスト信号をローレベルにすると、テスト信号制御回路１１からローレベルの信号が出力され、ＰＭＯＳトランジスタＭ１はオンになる。この状態で、テスト装置３０から所定の電流Ｉ１を外部端子Ｔ２に供給し、電源端子Ｔ１と外部端子Ｔ２間の電圧降下を測定する。または、テスト装置３０から所定の電圧Ｖ１を外部端子Ｔ２に供給し、電源端子Ｔ１と外部端子Ｔ２間の電流を測定する。この測定結果から、電源端子Ｔ１と外部端子Ｔ２間の抵抗値を求める。
【００２５】
求めた抵抗値が、設計目標値の範囲を超えた高い抵抗値になっている場合は、再配線抵抗Ｒ１またはＲ２、もしくは両方に異常が発生していると判断し、半導体装置２０を不良と判定することができる。
【００２６】
テストを行なわないときは、外部端子Ｔ４に入力されるテスト信号をハイレベルにしておく。すると、テスト信号制御回路１１の出力もハイレベルとなり、ＰＭＯＳトランジスタＭ１をオフするので、ＰＭＯＳトランジスタＭ１は通常の保護用トランジスタとして働くことになる。
【００２７】
（第２の実施例）
図２は、本発明の第２の実施例に係る半導体装置２０の構成例を示す図である。図１と同様、半導体装置２０は、ＣＳＰもしくはＷＬＣＳＰで製造されている。図１と異なる点は、テスト信号制御回路１１の出力がＮＭＯＳトランジスタＭ２のゲートに接続され、ＰＭＯＳトランジスタＭ１のゲートが電源ラインＶdd（ＰＭＯＳトランジスタＭ１のソース）に接続されている点である。
【００２８】
また、テスト装置３０には、外部端子Ｔ２と接地端子ＧＮＤが接続されている。電源端子Ｔ１はオープンになっている。
【００２９】
今、外部端子Ｔ４に入力されるテスト信号をハイレベルにすると、テスト信号制御回路１１からハイレベルの信号が出力され、ＮＭＯＳトランジスタＭ２はオンになる。
【００３０】
この状態で、テスト装置３０から所定の電流Ｉ１を外部端子Ｔ２に供給し、外部端子Ｔ２と接地端子Ｔ３間の電圧降下を測定する。または、テスト装置３０から所定の電圧Ｖ１を外部端子Ｔ２に供給し、外部端子Ｔ２と接地端子Ｔ３間の電流を測定する。
【００３１】
この測定結果から、外部端子Ｔ２と接地端子Ｔ３間の抵抗値を求める。この抵抗値が設計目標値の範囲を超えた高い抵抗値になっている場合は、再配線抵抗Ｒ２またはＲ３、もしくは両方に異常が発生していると判断し、半導体装置２０を不良と判定することができる。
【００３２】
テストを行なわないときは、外部端子Ｔ４に入力されるテスト信号をローレベルにしておく。すると、テスト信号制御回路１１の出力もローレベルとなり、ＮＭＯＳトランジスタＭ２をオフするので、ＮＭＯＳトランジスタＭ２は通常の保護用トランジスタとして働くことになる。
【００３３】
上述したように、本発明によれば、テスト信号を用いて電源側（第１の実施例）あるいは接地側（第２の実施例）に接続されている保護用トランジスタをオンすることにより、電源端子もしくは接地端子と外部端子間の抵抗値を測定するようにしたので、簡単に再配線抵抗の異常検出ができるようになり、従来のように回路を動作させて電気的特性を測る必要がなくなったので、テスト時間の大幅な短縮が可能となった。
【００３４】
なお、上記実施例ではテスト信号制御回路１１で制御している保護トランジスタは１つだけであるが、実際には、検査する外部端子とそれに接続されている再配線抵抗が複数ある場合は、その外部端子のパッドに接続されている保護トランジスタ全てを制御するようにすればよい。
【符号の説明】
【００３５】
１０：半導体チップ、
１１：テスト信号制御回路、
２０：（ＣＳＰ）半導体装置、
３０：テスト装置、
Ｍ１：ＰＭＯＳトランジスタ(保護用トランジスタ)、
Ｍ２：ＮＭＯＳトランジスタ(保護用トランジスタ)、
Ｄ１、Ｄ２：ダイオード、
Ｒ１からＲ３：再配線抵抗、
Ｐ１〜Ｐ４：パッド
Ｔ１〜Ｔ４：外部端子
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】特許第３８５６３０４号公報
【図１】
2010216996.tif 000003
【図２】
2010216996.tif 000004