(57)【要約】【課題】誤差補正データを内部に長期間保持する必要がなく、外部から定期的に更新することができるパイプライン型ＡＤＣを提供する。【解決手段】シリーズ接続されたステージ２，３はそれぞれ、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する。オフセット補正回路１５、第１ステージ誤差補正回路１６、第２ステージ誤差補正回路２０、加算回路１８、１９、２２、Ｄ−ＦＦ１８、１９は、メモリ１２から受けた誤差補正データによって第１、第２ステージ２，３から出力されるディジタルデータを補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージと、
外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正する補正手段と、
を具備することを特徴とするパイプライン型アナログ・ディジタル変換器。
【請求項２】
前記補正手段は、出力ディジタルデータのオフセット補正を行なうオフセット補正手段と、各ステージ内のサンプリングキャパシタの容量ミスマッチを補正する容量ミスマッチ補正手段とを具備することを特徴とする請求項１に記載のパイプライン型アナログ・ディジタル変換器。
【請求項３】
前記オフセット補正手段は、出力ディジタルデータから補正量を計算して補正を実行することを特徴とする請求項２に記載のパイプライン型アナログ・ディジタル変換器。
【請求項４】
前記容量ミスマッチ補正手段は、前記複数のステージの各ディジタル出力データに応じて補正データを決定し、決定した補正データによって補正を実行することを特徴とする請求項２に記載のパイプライン型アナログ・ディジタル変換器。
【請求項５】
シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージを具備するパイプライン型アナログ・ディジタル変換器において、
外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正することを特徴とするパイプライン型アナログ・ディジタル変換器の誤差補正方法。
【請求項６】
前記補正処理は、出力ディジタルデータのオフセット補正を行なうと共に、各ステージ内のサンプリングキャパシタの容量ミスマッチを補正する処理であることを特徴とする請求項５に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。
【請求項７】
前記オフセット補正処理は、出力ディジタルデータから補正量を計算して補正を実行する処理であることを特徴とする請求項６に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。
【請求項８】
前記容量ミスマッチ補正処理は、前記複数のステージの各ディジタル出力データに応じて補正データを決定し、決定した補正データによって補正を実行する処理であることを特徴とする請求項６に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル誤差補正処理の改良を図ったパイプライン型アナログ・ディジタル変換器（analog-to-digital converter）およびその補正方法に関する。
【背景技術】
【０００２】
パイプライン型アナログ・ディジタル変換器（以下、パイプライン型ＡＤＣと略称する）においては、電源電圧、温度、プロセスばらつきによりオフセット誤差が発生し、また、サンプリングキャパシタの容量ミスマッチによる誤差が発生する。このため、パイプライン型ＡＤＣにおいては、ディジタル出力値に対してディジタル演算により誤差補正を行なう必要がある。この誤差補正を行なう場合、予めパイプライン型ＡＤＣの内部記憶素子に誤差補正データを記憶しておく必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３０６０８３号公報
【特許文献２】特開２００４−１３３４９６号公報
【特許文献３】特開２００４−２６６６１４号公報
【特許文献４】特開２００８−１４７７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、人工衛星など宇宙空間で使用するパイプライン型ＡＤＣは、宇宙放射線によるシングルイベント・アップセット現象により誤差補正データのビット反転を引き起こし、このため、誤差補正が正しく行われない課題があった。
本発明は、このような事情に鑑みてなされたもので、その目的は、誤差補正データを内部に長期間保持する必要がなく、外部から定期的に更新することができるパイプライン型ＡＤＣおよびその補正方法を提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明は、シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージと、外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正する補正手段とを具備することを特徴とする。
【０００６】
また、本発明は、シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージを具備するパイプライン型アナログ・ディジタル変換器において、外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、誤差補正データを定期的に外部から入力することができるので、誤差補正データをＡＤＣ内部に長期間保持する必要がない。これにより、宇宙放射線によるビット反転の対策が実施されている記憶素子、例えばエラー訂正回路付きメモリシステムに誤差補正データを保持しておき、ＡＤＣ外部から誤差補正データを定期的にＡＤＣへ供給することで、ＡＤＣでのビット反転の影響を最小限とすることができる効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態によるパイプライン型ＡＤＣの構成を示すブロック図である。
【図２】同パイプライン型ＡＤＣの第１ステージ２における比較器基準電圧のオフセット誤差発生時のロバートソンプロットの事例を示す図である。
【図３】同パイプライン型ＡＤＣの第１ステージ２における増幅器のオフセット誤差発生時のロバートソンプロットの事例を示す図である。
【図４】同パイプライン型ＡＤＣの第１ステージ２における容量ミスマッチ有りの時のロバートソンプロットの事例を示す図である。
【図５】同パイプライン型ＡＤＣの第１ステージ２における容量ミスマッチ誤差補正時の入出力特性を示す図である。
【図６】同パイプライン型ＡＤＣの第１ステージ２、第２ステージ３それぞれの入出力電圧（第１ステージのＣｓ／Ｃｆ＝1.1の場合）の誤差補正前後での入出力電圧関係を示す図である。
【図７】同パイプライン型ＡＤＣにおいて、補正値Ｄｃ１=１０１１１ｂｉｎ設定時の補正前後のディジタル値を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し本発明の実施形態について説明する。
図１は本発明の一実施形態による４ビットパイプライン型ＡＤＣの構成を示すブロック図である。この図において、符号１はサンプルホールド回路であり、アナログ入力電圧を一時保持して第１ステージ２へ出力する。第１ステージ２は、内部に１．５ｂｉｔＳｕｂ−ＡＤＣおよび１．５ｂｉｔＳｕｂ−ＤＡＣ（Digital-to-Analog converter）を有し、サンプルホールド回路１の出力を２ビットディジタルデータに変換し、データＤ１１〜Ｄ１０として出力すると共に、そのデータＤ１１〜Ｄ１０を再びアナログ電圧に変換し、さらに、入力されたアナログ電圧（サンプルホールド回路１の出力）との差をとって第２ステージ３へ出力する。
【００１０】
第２ステージ３は第１ステージ２と同様に構成されており、第２ステージ２の出力を２ビットディジタルデータに変換し、データＤ２１〜Ｄ２０として出力すると共に、そのデータＤ２１〜Ｄ２０を再びアナログデータに変換し、さらに、入力されたアナログ電圧（第１ステージ２の出力）との差をとって第３ステージ４へ出力する。第３ステージ４は、２ビット出力のFlash型ＡＤコンバータであり、内部に３個のコンパレータを有し、２ビット（４値）出力分を同時に比較し出力する。
【００１１】
符号５はクロック分配回路であり、各回路１〜４へクロックΦ１、Φ２を出力する。ここで、クロックΦ１はアナログデータ読み込みのタイミングであり、クロックΦ２はＳｕｂ−ＤＡＣにおけるデータ読み込みのタイミングである。Ｄ−ＦＦ６〜８はディレイフリップフロップであり、Ｄ−ＦＦ６はクロックΦ１のタイミングで入力されるデータを読み込み、Ｄ−ＦＦ７、８はクロックΦ２のタイミングで入力されるデータを読み込む。
【００１２】
符号１１はマイクロプロセッサ、１２はマイクロプロセッサ１１によって読み出し／書き込みが制御されるメモリである。このメモリ１２は、宇宙放射線によるビット反転の対策が実施されている記憶素子であり、エラー訂正回路付きメモリシステムである。このメモリ１２に誤差補正データＤｃ１、Ｄｃ２、Ｄｏｓが記憶されている。
【００１３】
オフセット誤差補正回路１５は、パイプライン型ＡＤＣの出力から補正量を計算し、メモリ１２から出力される誤差補正データＤｏｓをオンラインで入力し、両者に基づいて補正値を求め、加算回路１７へ出力する。第１ステージ誤差補正回路１６はメモリ１２から出力される誤差補正データＤｃ１を受けて補正データを生成し、加算回路１７へ出力する（詳細は後述する）。加算回路１７はオフセット誤差補正回路１５および第１ステージ誤差補正回路１６の出力を加算し、Ｄ−ＦＦ１８へ出力する。Ｄ−ＦＦ１８は加算回路１７の出力をクロックΦ２のタイミングで読み込み、加算回路１９へ出力する。第２ステージ誤差補正回路２０はメモリ１２から出力される誤差補正データＤｃ２を受けて補正データを生成し、加算回路１９へ出力する（詳細は後述する）。加算回路１９は第２ステージ誤差補正回路２０の出力およびＤ−ＦＦ１８の出力を加算し、Ｄ−ＦＦ２１へ出力する。Ｄ−ＦＦ２１は加算回路１９の出力をクロックΦ１のタイミングで読み込み、加算回路２２へ出力する。
【００１４】
冗長２進−非冗長２進数変換回路２６は、各ステージ２、３、４からの出力される冗長２進数形式のデータを通常の２進数である非冗長２進数形式に変換し出力する。具体的には、各ステージの出力値を桁合わせ後、加算する加算回路である。各ステージ２，３，４は、理想的には１ビットのＡＤ値を出力すれば、パイプライン型ＡＤＣとして機能するが、実際にはコンパレータのオフセット誤差やアンプのゲイン誤差の影響により間違った値を出力する可能性がある。その対策として下位１ビットの確定したビットと、上位０．５ビットの、桁上げの可能性を残し前段ステージの確定ビットとの和で確定する未確定ビットとを出力する計１．５ビット出力構成となっている。これらを「冗長２進−非冗長２進数変換」することで、ディジタル出力値に対する誤差の影響を除去している。
【００１５】
Ｄ−ＦＦ２７は冗長２進−非冗長２進数変換回路２６の出力をクロックΦ２のタイミングで読み込む。読み込まれたデータに下位３ビットが追加されて加算回路２２へ出力される。ここで、下位３ビットは、このパイプライン型ＡＤＣの出力４ビット分解能に対し、外部に出力されない、さらに下位の分解能の高いビットに対しても補正を実施するためのデータであり、分解能の高い誤差補正データと桁あわせするための、便宜的な下位のビット０００bin（ここでは下位３ビット追加）を指す。
【００１６】
加算回路２２は、下位３ビットが追加されたＤ−ＦＦ２７の出力にＤ−ＦＦ２１から出力される誤差補正データを加算し、Ｄ−ＦＦ２９へ出力する。Ｄ−ＦＦ２９は加算回路２２から出力される補正後のデータをクロックΦ２のタイミングで読み込み、変換後のディジタルデータとして出力する。
【００１７】
次に、上述した４ビットパイプライン型ＡＤＣのディジタル誤差補正動作を説明する。
このパイプライン型ＡＤＣは、次のディジタル誤差補正を行う。 
（１）オフセット補正
（２）サンプリングキャパシタの容量ミスマッチ補正
【００１８】
（１）のオフセットの補正は、パイプライン型ＡＤＣの出力から補正量を計算し、マイクロプロセッサ１１からの制御指令によりオンラインで補正データを入力することにより実施する。
（２）の容量ミスマッチは、オフラインで取得された補正データを元に、各制御周期毎に外部から補正データを上書きする。補正データに基づきディジタル演算を実施する。
【００１９】
＜オフセット誤差補正＞ 
前述したステージ２、３に使用される比較器と増幅器のオフセット電圧は、変換精度自体には影響を与えない（非直線性誤差は生じず、入力信号にオフセットがあるように見える）。比較器の基準電圧のオフセット発生により、ロバートソンプロットの折り返し点がＶｉｎ軸に対して左右にずれるが、ディジタル値として値はつながる。リファレンス電圧のオフセット量がＶｒｅｆ／４以下であれば、特に補正処理は必要ない（図２）。一方、ステージ２、３内の増幅器のオフセット発生により、ロバートソンプロットの出力電圧がＶｏｕｔ軸に対して上下にずれるが、ディジタル値として値はつながる。この場合、出力値には加法的にオフセットが載るので、出力値に対する（−オフセット値）の加算を実施して誤差補正する（図３）。
【００２０】
＜サンプリングキャパシタの容量ミスマッチ補正＞ 
パイプライン型ＡＤＣのスタティックな変換精度を決める主要なバイアス誤差成分としては、以下の要因が挙げられる。 
（１）サンプリングキャパシタの容量ミスマッチ 
（２）不十分なＯＰアンプ利得 
（３）スイッチ回路のフィードスルー誤差・電荷注入誤差 
【００２１】
サンプリングキャパシタの容量ミスマッチは、各ステージに２個あるサンプリングキャパシタのソース側Ｃｓとフィードバック側Ｃｆとの容量差に起因する変換誤差である。パイプライン型ＡＤＣにおいて、その誤差要因としては容量ミスマッチが支配的である。そこで、このパイプライン型ＡＤＣでは容量ミスマッチの補正を行うものとする。
サンプル−ホールド回路においてソース側、フィードバック側のサンプリングキャパシタの容量にミスマッチがあり、本来の利得仕様とならないゲインの誤差はディジタル値の誤差とならない。単純にゲインが小さく、あるいは大きくなるのみである。ここで挙げる誤差補正の対象とはならない。本項で挙げる誤差補正の対象となるのは、比較器による量子化と増幅器による２倍利得との不整合が発生する状況におけるものであり、第１ステージ２、第２ステージ３に対してである。ロバートソンプロットの折り返し点における段付き量δは（ΔＣ／Ｃ）Ｖｒｅｆ となる（図４）。ステージ２、３の状態に応じ、δを出力値から加減算することにより補正することが可能となる（図５）。
【００２２】
＜第1ステージ２の容量ミスマッチの誤差補正アルゴリズム＞ 
Ｖｉｎ＝ＶＤＡＣの点では容量変化に不感であり、Ｖｉｎ＝０(Ｖｉｎｐ−Ｖｉｎｍ＝０)の時を基準点として、変換値に誤差分を加算、減算して補正を行う。第１ステージ２におけるＯＴＡの容量ミスマッチの影響は、第1ステージ２のＡＤＣ出力のみではなく、第２ステージ３のＡＤＣ出力にも加算されるので、第１ステージ２、第２ステージ３の両出力分の補正を行う。
【００２３】
以下、具体的に説明する。なお、Ｄｃ１はメモリ１２から出力される補正データである。
（１）  −Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−１／４）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。 
補正値（第１ステージ分） = −Ｄｃ１ 
補正値（第２ステージ分） = −Ｄｃ１ 
補正値 ＝ 補正値（第１ステージ分）＋補正値（第２ステージ分） = −２Ｄｃ１
（２）  −１／４ Ｖｒｅｆ ≦ Ｖｉｎ ＜ ＋１／４ Ｖｒｅｆのとき 
補正無し （補正値＝０）
【００２４】
（３）  ＋１／４ Ｖｒｅｆ ≦ Ｖｉｎ ＜ ＋Ｖｒｅｆのとき、以下の補正値（Ｄｃ１）を加算する。 
補正値（第１ステージ分） = Ｄｃ１ 
補正値（第２ステージ分） = Ｄｃ１ 
補正値 ＝ 補正値（第１ステージ分）+補正値（第２ステージ分） = ＋２ Ｄｃ１
【００２５】
Ｖｉｎの範囲判定は、第１ステージ２の比較器出力ディジタル値Ｄ１１〜Ｄ１０を直接観測することにより比較器出力オフセットの影響もキャンセルも可能となる。すなわち、Ｖｉｎの範囲判定を以下の通り置き換える。
（１）  −Ｖｒｅｆ ≦ Ｖｉｎ ＜ −１／４ Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)のとき 
（２）  −１／４ Ｖｒｅｆ ≦ Ｖｉｎ ＜ ＋１／４ Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)のとき 
（３）  ＋１／４ Ｖｒｅｆ ≦ Ｖｉｎ ＜ ＋Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)のとき 
【００２６】
＜第１ステージ２の誤差補正アルゴリズム＞ 
Ｄ１１〜Ｄ１０の値により、出力値に以下の補正値を加算する。 
（１）  Ｄ１１〜Ｄ１０=００(ｂｉｎ)のとき 
補正値 ＝ −２ Ｄｃ１ 
（２）  Ｄ１１〜Ｄ１０=０１(ｂｉｎ)のとき 
補正値 ＝ ０
（３）  Ｄ１１〜Ｄ１０=１０(ｂｉｎ)のとき 
補正値 ＝ ＋２Ｄｃ１ 
【００２７】
＜第２ステージ３の容量ミスマッチの誤差補正アルゴリズム＞ 
第１ステージ２と同様に、第２ステージ３でもＶｉｎ = ０(Ｖｉｎｐ − Ｖｉｎｍ = 0)の時を基準点として、変換値に誤差分を加算、減算して補正を行う。ただし、第２ステージ３では入力に対する出力の折り返し点が多いことから以下の場合分けが必要となる。なお、Ｄｃ２はメモリ１２から出力される補正データである。
【００２８】
（１）  −Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−５／８） Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値 ＝ 補正値（第２ステージ分） = −２Ｄｃ２ 
（２）  （−５／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−３／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値 ＝ 補正値（第２ステージ分） = −Ｄｃ２ 
（３）  （−３／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−２／８）Ｖｒｅｆのとき 
補正無し（補正値＝０） 
（４）  （−２／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜（−１／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値 ＝ 補正値（第２ステージ分） = −Ｄｃ２ 
（５）  （−１／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋１／８）Ｖｒｅｆのとき 
補正無し（補正値＝０） 
【００２９】
（６）  （＋１／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋２／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。
補正値 ＝ 補正値（第２ステージ分） = ＋Ｄｃ２ 
（７）  （＋２／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋３／８）Ｖｒｅｆのとき 
補正無し （補正値＝０） 
（８）  （＋３／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋５／８）Ｖｒｅｆのとき、出力値に以下の補正値を加算する。 
補正値 ＝ 補正値（第２ステージ分） = ＋Ｄｃ２ 
（９）  （＋５／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ ＋Ｖｒｅｆのとき、出力値に以下の補正値を加算する。 
補正値 ＝ 補正値（第２ステージ分） = ＋２Ｄｃ２
【００３０】
Ｖｉｎの範囲判定は、ステージ２、３の比較器出力ディジタル値を直接観測することにより比較器出力オフセットの影響もキャンセル可能となる。すなわち、Ｖｉｎの範囲判定を以下の通り置き換える。
（１） −Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−５／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき 
（２） （−５／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−３／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき 
（３） （−３／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−２／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき 
（４） （−２／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （−１／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき 
（５） （−１／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋１／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき 
（６） （＋１／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋２／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき 
（７） （＋２／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋３／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき 
（８） （＋３／８）Ｖｒｅｆ ≦ Ｖｉｎ ＜ （＋５／８）Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき 
（９）  ＋５／８Ｖｒｅｆ ≦ Ｖｉｎ ＜ ＋Ｖｒｅｆのとき →Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき 
【００３１】
＜第２ステージの誤差補正アルゴリズム＞ 
Ｄ１１〜Ｄ１０及びＤ２１〜Ｄ２０の値により、出力値に以下の補正値を加算する。 
（１）  Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき 
補正値 ＝ −２ Ｄｃ２
（２）  Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき 
補正値 ＝ −Ｄｃ２ 
（３）  Ｄ１１〜Ｄ１０=００(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき 
補正値 ＝ ０
（４）  Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき 
補正値 ＝ −Ｄｃ２ 
（５）  Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき 
補正値 ＝ ０
【００３２】
（６）  Ｄ１１〜Ｄ１０=０１(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき 
補正値 ＝ ＋Ｄｃ２ 
（７）  Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=００(ｂｉｎ)のとき 
補正値 ＝ ０
（８）  Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=０１(ｂｉｎ)のとき 
補正値 ＝ ＋Ｄｃ２ 
（９）  Ｄ１１〜Ｄ１０=１０(ｂｉｎ)かつＤ２１〜Ｄ２０=１０(ｂｉｎ)のとき 
補正値 ＝ ＋２ Ｄｃ２ 
第１ステージにおいてＣｓ／Ｃｆ ＝１．１の場合の容量ミスマッチがある場合の第１ステージ２、第２ステージ３それぞれの入出力電圧関係を図６に示す。また、補正値としてＤｃ１=１０１１１ｂｉｎを設定したときのディジタル出力値を図７に示す。
【００３３】
以上がこの発明の一実施形態の詳細である。この発明は、主として放射線環境の厳しいビットエラーが頻繁に発生することが予測される人工衛星など宇宙機の搭載機器に用いられるＡＤＣへ適用される。また同様の理由により原子力発電施設内に使用する装置に用いられるＡＤＣへも適用される。なお、この発明の実施形態は、上記実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲において種々の設計等も含まれる。
【符号の説明】
【００３４】
1…サンプルホールド回路
２…第1ステージ
３…第２ステージ
６〜８、１８、２１、２７、２９…Ｄ−ＦF
１１…マイクロプロセッサ
１２…メモリ
１５…オフセット誤差補正回路
１６…第１ステージ誤差補正回路
２０…第２ステージ誤差補正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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