(57)【要約】【課題】コストの増加を抑制して異なる開口幅の溝状絶縁部を形成可能な半導体装置の製造方法を提供する。【解決手段】波長λの照射光４３を遮る遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＳがλ未満の素子分離溝３５と、遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＷがλ以上の素子分離溝３６であって、照射光３３に感光する感光性膜４１で素子分離溝３５、３６の少なくとも内部を埋めて、開口幅ＤＳの方向に振動する偏光した照射光３３を感光性膜４１に照射し、感光性膜４１を現像して、露光した感光性膜４１を溶解除去し、感光性膜４１が全て除去された素子分離溝３６及び残された素子分離溝３５の内部及び上部にＣＶＤ絶縁膜を形成し、感光性膜４１の上面が露出するように加工し、素子分離溝３５の感光性膜４１を除去し、素子分離溝３５に塗布絶縁膜を形成する。【選択図】図１
2010153623.tif 000002
【特許請求の範囲】
【請求項１】
波長λの照射光を遮る第１の上端部から下方の基板方向に開けられ、１の方向の開口幅が波長λ未満である第１の溝と、前記照射光を遮る第２の上端部から下方の前記基板方向に開けられ、前記１の方向の開口幅が波長λ以上である第２の溝であって、
前記照射光に感光する感光性膜を前記第１の溝及び前記第２の溝の少なくとも内部を埋めるように形成し、前記１の方向に振動する偏光した前記照射光を前記感光性膜に照射する工程と、
前記感光性膜を現像して、前記照射光が照射されて露光した前記感光性膜を溶解除去する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記感光性膜が全て除去された前記第２の溝及び前記感光性膜が残された前記第１の溝の内部及び上部に第１の絶縁膜を形成し、前記第１の溝の前記感光性膜の上面が露出するように加工する工程と、
前記第１の溝の前記感光性膜を除去し、前記第１の溝に第２の絶縁膜を形成する工程と、
を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記感光性膜が全て除去された前記第２の溝及び前記感光性膜が残された前記第１の溝の内部及び上部に第１の絶縁膜が露出するように加工する工程と、
前記第１の溝の前記感光性膜を除去し、前記第１の溝に空隙を残して、前記第１の溝の開口部を塞ぐ第３の絶縁膜を形成する工程と、
を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記照射光は、紫外光であり、前記第１の上端部及び前記第２の上端部は、シリコンであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の溝はメモリセル部の素子分離領域をなし、前記第２の溝はメモリセル部の周辺領域の素子分離領域をなすことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、開口幅の異なる溝を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離方法として、平坦性および微細化に優れるＳＴＩ（Shallow Trench Isolation）法が使用されることが多い。最小加工寸法で形成される素子分離溝の幅が約５０ｎｍ乃至それ以下まで微細化が進み、ＳＴＩ法による素子分離領域の埋め込み材として広く用いられるＨＤＰ（High Density Plasma）−ＣＶＤ法によるシリコン酸化膜は、埋め込み時のアスペクト比（深さの幅に対する比）が高い素子分離溝を充填することが困難となって来た。
【０００３】
この問題を解決するため、例えば、塗布型のポリシラザン（poly-silazane）系シリコン酸化膜を用いる技術が用いられる。例えば、シリコン基板に狭い開口幅の素子分離用溝と広い開口幅の素子分離用溝を形成し、これらの素子分離用溝内にＨＴＯ（High Temperature Oxide）膜を形成すると共に、狭い素子分離用溝内が埋まる程度の膜厚でポリシラザン膜を形成しＲＩＥ法でエッチバックして平面部のポリシラザン膜を除去し、広い素子分離用溝内にＨＤＰ−ＣＶＤ法によるシリコン酸化膜を埋め込み形成し、ＣＭＰ（Chemical Mechanical Polishing）法で研磨して開口幅の異なる素子分離領域を形成する方法が開示されている（例えば、特許文献１参照。）。
【０００４】
この開示された方法は、膜収縮率が比較的大きいポリシラザン系シリコン酸化膜が、広い開口幅の素子分離用溝の側面に残されているので、歩留の改善はあると予想されるものの、剥がれ等の問題は残ったままである。
【０００５】
そして、特許文献１には、広い開口幅の素子分離用溝の側面にポリシラザン膜を残さないように、フォトリソグラフィ法を用いてエッチング用のマスクを形成し、広い開口幅の素子分離用溝の側面から湿式エッチングを追加する実施例が開示されているが、ステッパを使用したフォトリソグラフィ工程が必要で、コスト低減が難しいという問題がある。
【特許文献１】特開２００６−１９６８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、コストの増加を抑制して異なる開口幅の溝状絶縁部を形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、波長λの照射光を遮る第１の上端部から下方の基板方向に開けられ、１の方向の開口幅が波長λ未満である第１の溝と、前記照射光を遮る第２の上端部から下方の前記基板方向に開けられ、前記１の方向の開口幅が波長λ以上である第２の溝であって、前記照射光に感光する感光性膜を前記第１の溝及び前記第２の溝の少なくとも内部を埋めるように形成し、前記１の方向に振動する偏光した前記照射光を前記感光性膜に照射する工程と、前記感光性膜を現像して、前記照射光が照射されて露光した前記感光性膜を溶解除去する工程とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、コストの増加を抑制して異なる開口幅の溝状絶縁部を形成可能な半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、以下の実施例において、半導体基板の外側から表面、更には内部に向かう方向を下または下方といい、逆方向を上または上方という。
【実施例１】
【００１０】
本発明の実施例１に係る半導体装置の製造方法について、図１乃至図５を参照しながら説明する。図１乃至図５は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable Read Only Memory）（以下、フラッシュメモリという）に適用した例である。図１乃至図４は、半導体装置の製造方法を工程順に模式的に示すメモリセル部及び周辺回路部の構造断面図である。図５は半導体装置の図１乃至図４とは９０度異なる図４（ｂ）のメモリセル部のＡ−Ａ線に沿った方向の構造を模式的に示す断面図である。
【００１１】
本実施例１においては、半導体基板の表層部に形成されたアスペクト比が異なる複数の凹部（溝）を絶縁膜で埋め込む技術について説明する。具体的には、フラッシュメモリが備える半導体基板の表層部に形成された複数の溝のうち、メモリセル部の形成領域内において開口幅の小さい素子分離溝の内部を、成膜時に流動性を有するポリシラザン系シリコン酸化膜で上部まで埋め込む。これに対して、メモリセル部以外の周辺回路部の形成領域内において開口幅の大きな素子分離溝の内部は、ポリシラザン系シリコン酸化膜を設けることなく、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法等のプラズマ励起ＣＶＤ（Plasma Enhanced CVD、ＰＥ−ＣＶＤ）法により成膜される絶縁膜で埋め込む。以下、詳しく説明する。
【００１２】
図１（ａ）に示すように、シリコン基板からなる半導体基板１１の表面上にシリコン酸化膜からなるトンネル絶縁膜２１、多結晶シリコンからなる浮遊ゲート膜２３、加工マスクあるいはエッチングストッパとなるシリコン窒化膜からなるストッパ膜３１、及び照射光を遮断する第１及び第２の上端部である多結晶シリコンからなる遮光膜３３が積層されている。
【００１３】
紙面左側のメモリセル部５にアスペクト比が大きい複数の第１の溝である素子分離溝３５、紙面右側の周辺回路部６にアスペクト比が小さい複数の第２の溝である素子分離溝３６を、エッチング工程を含むリソグラフィ工程により形成する。素子分離溝３５、３６の深さはほぼ同じである。ここで、加工マスクとして使用したマスク膜は除去されて、図示が省略されている。
【００１４】
素子分離溝３５は、例えば、ほぼ最小加工寸法で加工されて、開口幅ＤＳが約５０ｎｍである。一方、素子分離溝３６は、例えば、耐圧等を考慮して、開口幅ＤＷが約３００ｎｍ乃至それ以上である。素子分離溝３５、３６は、半導体基板１１の表面から内部に底面を有している。素子分離溝３５は、紙面に垂直な方向には、少なくとも１ブロックを構成するメモリセルが直列に接続された長さ、例えば、ほぼ最小加工寸法で形成されたメモリセルの配設ピッチの１６倍程度の長さを有して、素子分離溝３５の上方から見た平面視において、ほぼ矩形をなしている。開口幅ＤＳは矩形の短辺にあたる。
【００１５】
素子分離溝３５、３６の側面をなす半導体基板１１、トンネル絶縁膜２１、浮遊ゲート膜２３、ストッパ膜３１、及び遮光膜３３、並びに遮光膜３３の上面を被って熱ＣＶＤ法により、シリコン酸化膜からなるライナ膜１３が形成される。なお、ライナ膜１３は、なくてもよい。
【００１６】
素子分離溝３５、３６は、いわゆるＳＴＩをなす溝である。各素子分離溝３５は、通常はデザインルールの範囲内において最小のピッチで形成される。一方、素子分離溝３６は、メモリセル部５以外の周辺回路部６にある図示を省略した高耐圧トランジスタ等の周辺回路の形成された領域に形成されて、周辺回路とメモリセル部５とを分離するための溝であり、開口幅及びピッチ共により大きい。また、素子分離溝３６は、周辺回路の高耐圧トランジスタ間に同様な大きいピッチで形成されて、素子分離溝として使用されることは可能である。
【００１７】
図１（ｂ）に示すように、ライナ膜１３の上を被うように、露光された部分が現像により溶解除去されるポジ型の感光性ポリイミドである感光性膜４１を形成する。つまり、素子分離溝３５、３６は、感光性膜４１により埋め込まれ、素子分離溝３５、３６の上部及び遮光膜３３の上面は、感光性膜４１で被われる。なお、ポジ型の感光性材料は、ポリイミド以外の材料を主成分とした、例えば、ｉ線レジスト、ＫｒＦレジスト等であることは可能である。
【００１８】
感光性膜４１は、塗布され、周知の前処理が施された後、照射光４３により全面に照射される。照射光４３は、開口幅ＤＳより大きく、開口幅ＤＷより小さい波長の光であって、開口幅ＤＳの方向、すなわち素子分離溝３５の開口の短辺方向、に振動する振動成分４５を有する偏光である。照射光４３は、例えば、水銀ランプを使用可能であるが、縮小露光装置（ステッパ）の光源等に使用されるＡｒＦレーザ（λ＝１９３ｎｍ）、ＫｒＦレーザ（λ＝２４８ｎｍ）等、また、開口幅ＤＷの大きさがより大きければ、より波長の長い光を使用することも可能である。
【００１９】
照射光４３を発する装置は、微細なパターンを転写する必要がなく、また、下地との合わせを行う必要もなく、照射面内の光量を均一に制御ができて、偏光を形成できればよいので、ステッパに比較して桁違いに簡単な機構とすることが可能である。
【００２０】
開口幅ＤＳ、ＤＷの側面の上端部は、紫外光を実質的に遮光する多結晶シリコンからなる遮光膜３３が形成され、マスクされるので、開口幅ＤＳ、ＤＷ方向にのみ振動する照射光４３は、波長よりずっと小さい素子分離溝３５の中に入射することができない。すなわち、素子分離溝３５の遮光膜３３の上面から幾分下がった位置に染み出した光に露光されるに過ぎない。一方、素子分離溝３６は、波長より大きな開口幅ＤＷを有しているので、素子分離溝３６の底面まで露光される。なお、素子分離溝３６は、振動方向の開口幅ＤＷが照射光４３の波長より大きけば良く、他の方向、例えば、紙面に垂直な方向の間隔は、照射光４３の波長より小さくすることが可能である。また、遮光膜３３は、照射光４３に対して必ずしも不透明膜である必要はなく、膜厚及び屈折率をパラメータとして、単層の透光性の誘電体膜、半導体膜、もしくは導電膜等、または、積層した透光性の誘電体膜、半導体膜、もしくは導電膜等により形成された反射膜でもよい。
【００２１】
図１（ｃ）に示すように、感光性膜４１は、現像処理により、露光された部分が溶解除去される。感光性膜４１は、素子分離溝３５の底面と遮光膜３３の上面から幾分下がった位置との間、すなわち上面が遮光膜３３の側面にあたる位置まで残され、他の部分では、残ることなく除去される。素子分離溝３６では、感光性膜４１が全て除去される。
【００２２】
図２（ａ）に示すように、素子分離溝３６の底面部を含むライナ膜１３上、及び素子分離溝３５の上端部の感光性膜４１上に、第１の絶縁膜であるＨＤＰ−ＣＶＤ法によりシリコン酸化膜からなるＣＶＤ絶縁膜１５を形成する。
【００２３】
図２（ｂ）に示すように、ＣＭＰ法により、ＣＶＤ絶縁膜１５をストッパ膜３１の上面が露出するまで研磨する。表面には、ストッパ膜３１、素子分離溝３５にライナ膜１３及び感光性膜４１、並びに素子分離溝３６にライナ膜１３及びＣＶＤ絶縁膜１５が露出する。
【００２４】
図２（ｃ）に示すように、アッシング法により、感光性膜４１を除去する。素子分離溝３５に、新たにライナ膜１３が露出する。
【００２５】
図３（ａ）に示すように、ストッパ膜３１、素子分離溝３５のライナ膜１３、及びＣＶＤ絶縁膜１５の上に、第２の絶縁膜である成膜時に流動性を有するポリシラザン系の膜、すなわち、過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）を主成分とする塗布材料から形成される塗布絶縁膜１７を塗布する。なお、塗布絶縁膜１７は、他のＳＯＧ（Spin on Glass）膜、例えば、水素シルセスキオキサン（（ＨＳｉＯ３／２）ｎ、但しｎは整数）を主成分とする塗布材料から形成、あるいは非プラズマＣＶＤである凝縮ＣＶＤ法によるＳｉＨ４Ｏ４、ＳｉＨ４Ｏ２、ＳｉＨ４Ｏ等を含有する流動性を有するシラノールを主成分とする材料から形成される絶縁膜等を使用することは可能である。
【００２６】
図３（ｂ）に示すように、キュア及び組成転換等の処理を行った後、ＣＭＰ法により、塗布絶縁膜１７を、ストッパ膜３１の上面が露出するまで研磨する。表面には、ストッパ膜３１、素子分離溝３５にライナ膜１３及び塗布絶縁膜１７、並びに素子分離溝３６にライナ膜１３及びＣＶＤ絶縁膜１５が露出する。
【００２７】
図３（ｃ）に示すように、ＲＩＥ（Reactive Ion Etching）法により、ライナ膜１３、ＣＶＤ絶縁膜１５、及び塗布絶縁膜１７をエッチバックする。ライナ膜１３、ＣＶＤ絶縁膜１５、及び塗布絶縁膜１７の上面は、素子分離溝３５、３６の側面の浮遊ゲート膜２３の位置に設定される
図４（ａ）に示すように、ホット燐酸中でストッパ膜３１を除去する。素子分離溝３５の中に、ライナ膜１３と塗布絶縁膜１７からなる素子分離領域６１、素子分離溝３６の中に、ライナ膜１３とＣＶＤ絶縁膜１５からなる素子分離領域６２が形成される。ここで、図示を省略するが、ホット燐酸中では、塗布絶縁膜１７のエッチングがライナ膜１３及びＣＶＤ絶縁膜１５より少し速く進み、塗布絶縁膜１７の上部が少し多く後退する。
【００２８】
図４（ｂ）に示すように、表面に、シリコン酸化膜（Ｏ）及びシリコン窒化膜（Ｎ）を積層したＯＮＯ構成のゲート間絶縁膜２５を形成し、その上に、Ｐがドープされた多結晶シリコンからなる制御ゲート膜２７を形成する。紙面に垂直な方向に延在する素子分離領域６１の間に、トランジスタが形成される活性領域６３が並行して配設される。
【００２９】
制御ゲート膜２７を形成した後は、周知のＲＩＥを含むリソグラフィ、不純物導入、配線等の工程を経て、半導体装置１が完成する。つまり、図５に示すように、半導体装置１は、図４（ｂ）に対応した制御ゲート膜２７までの工程の後、更に、拡散層１９、層間絶縁膜５１、拡散層１９に接続されたコンタクトプラグ５３及びビット線５４が追加される。ソースまたはドレインとなる拡散層１９を介して直列に接続された複数のメモリトランジスタ６５が配置され、メモリトランジスタ６５の列の端部に選択トランジスタ６７を配して、選択トランジスタ６７の拡散層１９がコンタクトプラグ５３を介してビット線５４に接続されている。
【００３０】
上述したように、半導体装置１は、リソグラフィ工程等を経てほぼ最小加工寸法で形成されたトランジスタが配設されたメモリセル部５、及びメモリセル部５を駆動するより高電圧で駆動されるトランジスタが配設された周辺回路等からなる周辺回路部６を有している。メモリセル部５は、ほぼ最小加工寸法で形成された素子分離領域６１を有し、周辺回路部６は、周辺回路とメモリセル部５とを分離するための溝であって、開口幅のより大きい素子分離領域６２を有している。
【００３１】
素子分離領域６１は、平面視でほぼ細長い矩形をなし、短辺をなす開口幅ＤＳが約５０ｎｍの素子分離溝３５の中に、側面及び底面に沿ってライナ膜１３、ライナ膜１３の内側を塗布絶縁膜１７で埋め込んだ構成をなしている。素子分離領域６２は、開口幅ＤＳと同方向の開口幅ＤＷが、開口幅ＤＳの約６倍乃至それ以上に大きく形成された素子分離溝３６の中に、側面及び底面に沿ってライナ膜１３、ライナ膜１３の内側をＣＶＤ絶縁膜１５で埋め込んだ構成をなしている。
【００３２】
素子分離溝３５及び素子分離溝３６に異なる原料から作製される絶縁部を形成するために、素子分離溝３５、３６の側面を形成して上端部に、紫外光に対して遮光性を有する多結晶シリコンからなる遮光膜３３を配設し、感光性膜４１を全面に塗布した後、開口幅ＤＳより大きく、開口幅ＤＷより小さい波長であり且つ開口幅ＤＳの方向に振動する偏光である照射光４３を、全面に照射することによって、より小さい開口幅ＤＳの素子分離溝３５の内部の感光性膜４１のみを選択的に残す方法が採られている。
【００３３】
その結果、素子分離溝３５及び素子分離溝３６のライナ膜１３の内側に、それぞれ、塗布絶縁膜１７及びＣＶＤ絶縁膜１５を配設することが可能となる。素子分離溝３６の内面に塗布絶縁膜１７が形成されることはない。従って、素子分離溝３６は、開口幅ＤＷが大きくアスペクト比が小さいが、ＣＶＤ絶縁膜１５のみが形成されているので、塗布絶縁膜１７に比較して収縮応力が小さく、半導体装置１は電気的な特性が損なわれることが少なく、また、収縮応力の減少に関連して、剥がれやクラックの発生が抑制されて、半導体装置１は機械的、電気的な特性が損なわれることが少ない。
【００３４】
一方、素子分離溝３５は、塗布絶縁膜１７でボイド等を発生することなく埋め込まれる。素子分離溝３５は、開口幅ＤＳが小さくアスペクト比が大きいので、塗布絶縁膜１７であっても、収縮応力の半導体装置１に及ぼす影響が抑制され、半導体装置１は機械的、電気的な特性が損なわれることが少ない。
【００３５】
また、素子分離溝３５、３６が形成された後、絶縁膜が埋め込まれるまでの工程において、フォトマスク及びマスクアライナ等を必要としない。代わりに、偏光した紫外光を全面に照射する工程が必要であるが、波長こそ縮小露光装置の光源と同様であるものの、機構はずっと簡単なものでよいので、半導体装置１のコストの及ぼす影響を低減することが可能となる。
【実施例２】
【００３６】
本発明の実施例２に係る半導体装置の製造方法について、図６を参照しながら説明する。図６は、上記実施例１の図３（ａ）に示した塗布絶縁膜１７の代わりに、プラズマ密度の低いプラズマＣＶＤ法により、ＣＶＤ絶縁膜を形成した断面図である。実施例１とは、素子分離溝に空隙を有することが異なる。なお、上記実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３７】
上記実施例１と同様に進めて来て、図２（ａ）に示す工程の後、図２（ｂ）に示した断面図に相当する工程において、ＣＭＰ法により、ＣＶＤ絶縁膜１５をストッパ膜３１の上面が露出するまで研磨した後、更に、ストッパ膜３１を除去するまで研磨する。その後、図２（ｃ）に示すように、アッシング法により、感光性膜４１を除去する。素子分離溝３５に、ライナ膜１３が露出する。そして、ＣＭＰ法により露出した浮遊ゲート膜２３の表面のダメージ軽減処理を行う。
【００３８】
図６に示すように、図３（ａ）に示した塗布絶縁膜１７の代わりに、ＨＤＰ−ＣＶＤに比較して段差被覆性の劣る、すなわちプラズマ密度の低いプラズマＣＶＤ法を用いて、シリコン酸化膜からなるＣＶＤ絶縁膜７５を形成する。開口幅ＤＳの素子分離溝３５の内側にライナ膜１３があり、開口幅がより小さい状態では、ＣＶＤ絶縁膜７５は、素子分離溝３５の底部に堆積することが少なくなり、ライナ膜１３の内側に空隙７１を残したまま、ライナ膜１３の上端部にオーバーハングを形成して、開口を塞ぐことになる。
【００３９】
その後、図示を省略するが、図４（ｂ）に示した工程を少し変形して、表面に、シリコン窒化膜及びシリコン酸化膜を積層したＯＮＯ構成のゲート間絶縁膜を形成し、その上に、Ｐがドープされた多結晶シリコンからなる制御ゲート膜を形成する。
【００４０】
本実施例２の半導体装置は、上記実施例１の半導体装置１が有する、製造工程上の効果を同様に有している。その上、素子分離溝３５は、塗布絶縁膜１７に代えて空隙７１が形成されているので、塗布絶縁膜１７が有する収縮応力による電気的な特性劣化、塗布絶縁膜１７があることによって生じる剥がれやクラックの発生をなくすことが可能となる。また、空隙７１は塗布絶縁膜１７に比較して比誘電率が小さいので、本実施例２の半導体装置は、素子分離溝３５に形成される素子分離溝の寄生容量の影響も軽減できる。
【００４１】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００４２】
例えば、実施例では、照射光の波長λより開口幅が大きい溝と、小さい溝がＮＡＮＤ型フラッシュメモリの素子分離溝にある例を示したが、照射光の波長λと開口幅の関係が同様な溝を有する他のメモリ、ロジック等の半導体装置に適用することは可能である。
【００４３】
また、実施例では、ＮＡＮＤ型フラッシュメモリの素子分離溝であるために、積層構造の上端部に多結晶シリコンからなる遮光膜を形成しているが、例えば、シリコン基板に形成した開口幅が異なる溝に対しては、遮光膜を形成する必要がないことは言うまでもない。
【００４４】
また、実施例では、矩形の溝の開口が波長λより小さい短辺と大きい長辺を有する場合を示したが、溝の開口幅が照射光に対して全ての方向で波長λより小さい場合には、照射光が偏光である必要は必ずしもない。
【００４５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  波長λの照射光を遮る第１の上端部から下方の基板方向に開けられ、１の方向の開口幅が波長λ未満である第１の溝と、前記照射光を遮る第２の上端部から下方の前記基板方向に開けられ、前記１の方向の開口幅が波長λ以上である第２の溝であって、前記照射光に感光する感光性膜を前記第１の溝及び前記第２の溝の少なくとも内部を埋めるように形成し、前記１の方向に振動する偏光した前記照射光を前記感光性膜に照射する工程と、前記感光性膜を現像して、前記照射光が照射されて露光した前記感光性膜を溶解除去する工程とを備えている半導体装置の製造方法。
【００４６】
（付記２）  前記感光性膜が全て除去された前記第２の溝及び前記感光性膜が残された前記第１の溝の内部及び上部に第１の絶縁膜を形成し、前記第１の溝の前記感光性膜の上面が露出するように加工する工程と、前記第１の溝の前記感光性膜を除去し、前記第１の溝に第２の絶縁膜を形成する工程とを更に有する付記１に記載の半導体装置の製造方法。
【００４７】
（付記３）  前記第１の溝は、平面視で矩形である付記１に記載の半導体装置の製造方法。
【００４８】
（付記４）  前記感光性膜は感光性ポリイミドである付記１に記載の半導体装置の製造方法。
【００４９】
（付記５）  前記第１の絶縁膜は高密度プラズマＣＶＤ法により形成された絶縁膜、及び前記第２の絶縁膜は成膜時に流動性を有する絶縁膜である付記２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図２】本発明の実施例１に係る半導体装置の図１に続く製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例１に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例１に係る半導体装置の図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例１に係る半導体装置の図１乃至図４とは９０度異なり、図４（ｂ）のメモリセル部のＡ−Ａ線に沿った方向を模式的に示す構造断面図。
【図６】本発明の実施例２に係る半導体装置の製造方法を模式的に示す構造断面図。
【符号の説明】
【００５１】
１  半導体装置
５  メモリセル部
６  周辺回路部
１１  半導体基板
１３  ライナ膜
１５、７５  ＣＶＤ絶縁膜
１７  塗布絶縁膜
２１  トンネル絶縁膜
２３  浮遊ゲート膜
２５  ゲート間絶縁膜
２７  制御ゲート膜
３１  ストッパ膜
３３  遮光膜
３５、３６  素子分離溝
４１  感光性膜
４３  照射光
４５  振動成分
５１  層間絶縁膜
５３  コンタクトプラグ
５４  ビット線
６１、６２  素子分離領域
６３  活性領域
６５  メモリトランジスタ
６７  選択トランジスタ
７１  空隙
ＤＳ、ＤＷ  開口幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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