(57)【要約】【課題】通信装置において任意の情報を自律的に取得して、装置内外の制御対象に対して制御を行うプログラマブルな自律制御ユニットと、これを用いた受信機を提供する。【解決手段】入力段レジスタ部３１は、例えば、ＡＧＣ制御値等の受信機本体内部の情報をイネーブル信号Ｅ１のタイミングにおいて取得する。取得した値を基に、次段の演算部３２にて決まったレイテンシにて演算が行われ、この演算結果が出力段レジスタ部３３へ送られる。出力段レジスタ部３３では、イネーブル信号Ｅ２に基づき、演算部３２の演算結果を制御出力（例えば、ＬＮＡ制御信号及びＯＦＤＭ部制御信号を所定のタイミングで出力）する。【選択図】図１
2010035034.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力段レジスタを有し、到来信号の任意の受信状態を示す情報を、所定の第１のタイミングで取得する入力段レジスタ部と、
前記入力段レジスタ部で取得した前記情報に対して比較演算を行い、この比較演算結果に対し、逐次制御の定サイクル数のロジック演算を行ってロジック演算結果を求める演算部と、
１つ又複数の出力段レジスタを有し、所定の第２のタイミングで前記ロジック演算結果から制御値を出力する出力段レジスタ部と、
を有することを特徴とする自律制御ユニット。
【請求項２】
前記第１のタイミングは、前記到来信号を受信する際の基準フレームタイミングや基準シンボルタイミングの任意の時間シフトした位置に指定が行えることを特徴とする請求項１記載の自律制御ユニット。
【請求項３】
前記入力段レジスタ部において、ある前記入力段レジスタは、他の前記入力段レジスタの値を取得する構成になっていることを特徴とする請求項１又は２記載の自律制御ユニット。
【請求項４】
前記入力段レジスタ部において、ある前記入力段レジスタは、前記出力段レジスタから出力された前記制御値を取得する構成になっていることを特徴とする請求項１又は２記載の自律制御ユニット。
【請求項５】
請求項１〜４のいずれか１項に記載の自律制御ユニットは、更に、
前記ロジック演算結果をカウントして所定のタイミングで制御値を出力するカウンタを有することを特徴とする自律制御ユニット。
【請求項６】
前記出力段レジスタは、出力する前記制御値を前記第２のタイミングで更新する構成になっていることを特徴とする請求項１〜５のいずれか１項に記載の自律制御ユニット。
【請求項７】
前記カウンタは、インクリメント、デクリメント、ロードイネーブル、及びリセット制御入力を有し、前記演算部により制御されて多ビットの前記制御値を出力することを特徴とする請求項５又は６記載の自律制御ユニット。
【請求項８】
請求項７記載の自律制御ユニットは、更に、
ランダムな制御値が格納され、前記多ビットの制御値をアドレスとして前記ランダムな制御値が読み出される１つ又は複数のメモリ手段を有することを特徴とする自律制御ユニット。
【請求項９】
前記入力段レジスタ部において、ある前記入力段レジスタは、前記多ビットの制御値を取得する構成になっていることを特徴とする請求項７記載の自律制御ユニット。
【請求項１０】
請求項１〜６のいずれか１項に記載の自律制御ユニットの機能は、
外部から指定可能なプログラマブル構成になっていることを特徴とする自律制御ユニット。
【請求項１１】
請求項７〜９のいずれか１項に記載の自律制御ユニットの機能は、
外部から指定可能なプログラマブル構成になっていることを特徴とする自律制御ユニット。
【請求項１２】
請求項１〜６、１０のいずれか１項に記載の自律制御ユニットが１つ配置され、又は複数並列に配置され、
前記自律制御ユニットから出力される前記制御値により受信状態が制御されることを特徴とする受信機。
【請求項１３】
請求項７〜９、１１のいずれか１項に記載の自律制御ユニットが１つ配置され、又は複数並列に配置され、
前記自律制御ユニットから出力される前記制御値により受信状態が制御されることを特徴とする受信機。
【請求項１４】
請求項１２記載の受信機は、更に、
前記自律制御ユニットから出力される前記制御値に基づき、前記到来信号を増幅する低雑音増幅器に対するオン／オフ動作切り替え用の制御信号を出力する汎用入／出力ポートを有することを特徴とする受信機。
【請求項１５】
請求項１３記載の受信機は、更に、
前記自律制御ユニットから出力される前記制御値に基づき、前記到来信号を増幅する低雑音増幅器に対するオン／オフ動作切り替え用の制御信号を出力する汎用入／出力ポートを有することを特徴とする受信機。
【請求項１６】
請求項１５記載の受信機は、更に、
前記自律制御ユニットから出力される前記多ビットの制御値をパルス変調し、アナログ制御信号生成用のデジタル信号を出力するパルス変調部を有することを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、通信装置において任意の情報を自律的に取得して、装置内外の制御対象に対して制御を行うプログラマブルな自律制御ユニットと、これを用いた受信機に関するものである。
【背景技術】
【０００２】
現在、無線を利用するシステムは、利用する形態として、携帯電話機、携帯型オーディオ装置等、バッテリ駆動で動作している機器にも搭載される範囲が広がってきている。以下このような機器を「モバイル機器」と呼ぶ。又、これらモバイル機器は容易に持ち運び可能であることが要求され、送受信機に対しても非常に小型であること、時には無線機として送受信特性に大きな影響を与えるアンテナの形状も大きな制約を受ける。そのため、送受信機単体として単に特性に優れることだけでなく、これら制約の中でいかにバランス良く送受信機を動作させるかが大変重要になってきている。
【０００３】
このようなモバイル機器に搭載される受信機に関する技術は、例えば、次のような文献に記載されている。
【０００４】
【特許文献１】特開２００６−２７０５８２号公報
【０００５】
図１０は、特許文献１等に記載された従来の受信機を示す概略の構成図である。
【０００６】
この受信機は、例えば、モバイル機器に搭載される地上デジタル放送用の受信機であり、アンテナ１を有し、このアンテナ１にオン／オフ制御付の低雑音増幅器（Low  Noise  Amplifier、以下「ＬＮＡ」という。）２が接続されている。ＬＮＡ２は、イネーブル制御信号ＥＮによりオン／オフ動作する回路であり、この出力側に、帯域フィルタ３を介して受信機本体４が接続されている。
【０００７】
受信機本体４は、高周波受信部（以下「ＲＦ部」という。）４ａと、直交周波数分割多重（Orthogonal  Frequency  Division  Multiplexing、以下「ＯＦＤＭ」という。）の復調及び前方誤り訂正（Forward  Error  Correction、以下「ＦＥＣ」という。）等を行うＯＦＤＭ復調及びＦＥＣ部（以下「ＯＦＤＭ・ＦＥＣ部」という。）４ｂと、複数のレジスタ（ＲＥＧ）を有するレジスタ部４ｃと、汎用入／出力ポート（General  Purpose  Input/Output  port  、以下「ＧＰＩＯ」という。）ポート４ｄ等とを有している。ＯＦＤＭ・ＦＥＣ部４ｂは、ＲＦ部４ａの出力信号を復調し、誤り訂正等を行ってトランスポートストリーム（Transport  Stream、以下「ＴＳ」という。）信号を出力するものである。ＧＰＩＯ４ｄは、レジスタ部４ｃの出力信号に基づいてイネーブル制御信号ＥＮを出力し、ＬＮＡ２をオン／オフ動作させる回路である。
【０００８】
ＯＦＤＭ・ＦＥＣ部４ｂの出力側には、バックエンドデバイス（ＢＥ）５が接続され、更に、レジスタ部４ｃに対し、外部バスインターフェイス（例えば、シリアル・バスであるＩ２Ｃインタフェース）７を介してアプリケーションプロセッサ６が接続されている。バックエンドデバイス５は、ＴＳデコーダ及び動画圧縮規格（Ｈ．２６４）のＡＡＣデコーダ等を有している。アプリケーションプロセッサ６は、アプリケーション全体の制御を行うホスト（ＨＯＳＴ）中央処理装置（以下「ＣＰＵ」という。）としての機能を有している。
【０００９】
このような構成の受信機では、以下のように動作する。
アンテナ１から受信したＲＦ信号は、受信機本体４の前段にあるＬＮＡ２で、後段の受信機本体４が受信処理しやすい受信電力に増幅、スルー又は減衰された後、帯域フィルタ３によって所望の帯域のみが取り出され、受信機本体４に入力される。
【００１０】
これら前段のデバイス（ＬＮＡ２及び帯域フィルタ３）は、受信機本体４の中に含まれても良いが、受信機本体４には多くのデジタル処理回路が存在するため、デジタル処理に適し低消費電力、小型に作れるプロセスを用いることが一般的である。そのため、初段のＬＮＡ２への非常に高い雑音指数（ＮＦ）要求や、受信機本体４に含んだ上で良好な特性を実現しようとすると非常に大きくなってしまう帯域フィルタ３等は、現実的な構成として別デバイスとして存在している。又、商品企画上このような前段のデバイスが同じように存在しないこともある。
【００１１】
受信機本体４内のＲＦ部４ａにおいて、ＲＦ信号からベースバンドへの周波数変換が行われた後、所望帯域のみ取り出せるようフィルタリングが行われてデジタル変換され、ＯＦＤＭ・ＦＥＣ部４ｂへ送られる。ＯＦＤＭ・ＦＥＣ部４ｂでは、ＯＦＤＭ復調、送信側で施された符号化に対する誤り訂正（復号）、及び、デ・インタリーブ演算を行い、ＴＳ信号をバックエンドデバイス５へ出力する。バックエンドデバイス５では、映像・音声信号の再生、データ信号処理等を行う。受信機本体４の制御は、アプリケーションプロセッサ６よりＩ２Ｃインタフェース７を介して行われることが一般的である。
【００１２】
又、受信感度の向上と電力消費を抑えるために、受信機本体４の前段にオン／オフ制御付きＬＮＡ２が存在するが、このオン／オフの制御は、アプリケーションプロセッサ６が受信機本体４内の受信電力を推定できるレジスタ部４ｃ中のレジスタを読み出すことにより、受信電力が大きいときにはオフ、受信電力が小さく受信感度の向上を行う領域と判断したときはオンするよう、受信機本体４のレジスタ部４ｃ中のレジスタ経由でＧＰＩＯ４ｄより、オン／オフ制御するよう電圧を変化させる場合や、アプリケーションプロセッサ６のＧＰＩＯ４ｄよりオン／オフ制御するよう電圧を変化させている。
【００１３】
以下では、より一般的に使われている受信機本体４内のＧＰＩＯ４ｄを使うという前提で、説明を進める。
【００１４】
この構成では、以下の手順（１）〜（４）で制御が行われる。
（１）  受信機本体４のレジスタ部４ｃ中のレジスタより、内部の情報を表示するレジスタ部４ｃ中のレジスタから読み出しを行う。
【００１５】
（２）  アプリケーションプロセッサ６にて、そのデータを演算可能な時に演算を行う。
【００１６】
（３）  受信機本体４内のＧＰＩＯ４ｄより、イネーブル制御信号ＥＮを発生するレジスタ部４ｃ中のレジスタに書き込みを行う
【００１７】
（４）  ＧＰＩＯ４ｄからのイネーブル制御信号ＥＮに従い、オン／オフ制御付きＬＮＡ２の制御利得（ゲイン）が切り替わる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、従来の図１０の受信機では、以下の（ａ）〜（ｃ）のような課題が存在している。これらの課題は、送受信機で用いられるフィードバックがあるようなクローズドループでは性能的な問題を引き起こす要因となる。
【００１９】
（ａ）  アプリケーションプロセッサ６による制御では、演算タイミングを決めることができず、そのタイミングにおいて適切な演算である保証がない。即ち、適切な入力値であることの保証がない。
【００２０】
（ｂ）  アプリケーションプロセッサ６による制御では、演算後に制御を行うタイミングが受信機にとって適切なタイミングである保証がない。即ち、適切な制御値出力であることの保証がない。
【００２１】
（ｃ）  受信中にアプリケーションプロセッサ６−受信機本体４間のＩ２Ｃインタフェース７を頻繁に動作させることは、ＲＦ部４ａのＲＦ信号へのかぶりの影響が懸念され望ましくない。
【００２２】
又、特許文献１に記載された受信機では、アプリケーションプロセッサ６からの制御信号に基づいてＬＮＡ２のゲインが制御される構成になっているが、前述したように、ＬＮＡ２は通常、受信機本体４の外にあるということから考えると、特定のＬＮＡ２の特性に合わせ込んだ仕組みでは、そのＬＮＡ２とは別の製造会社、製品には対応することができない。更に、それらＬＮＡ２の応答特性のために受信経路の別の箇所に影響を与えるために、そちらも合わせて制御を行う必要があるケースも存在する。しかし、特許文献１に記載された受信機では、拡張性を有さないため、そのような課題への対処は不可能である。
【００２３】
本発明は、このような状況下において適切に制御を行う自律制御ユニット及びこれを用いた受信機を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の自律制御ユニットは、複数の入力段レジスタを有し、到来信号の任意の受信状態を示す情報を、所定の第１のタイミングで取得する入力段レジスタ部と、前記入力段レジスタ部で取得した前記情報に対して比較演算を行い、この比較演算結果に対し、逐次制御（シーケンス制御）の定サイクル数のロジック演算を行ってロジック演算結果を求める演算部と、１つ又複数の出力段レジスタを有し、所定の第２のタイミングで前記ロジック演算結果から制御値を出力する出力段レジスタ部とを備えている。
【００２５】
本発明の受信機は、前記発明の自律制御ユニットが１つ配置され、又は複数並列に配置され、前記自律制御ユニットから出力される前記制御値により受信状態が制御される構成になっている。
【発明の効果】
【００２６】
本発明の自律制御ユニットによれば、次の（ｉ）〜（ｉｉｉ）のような効果がある。
【００２７】
（ｉ）  制御を行うための値を任意の決まったタイミングで取得することが可能となり、制御演算が入力に対して必ず意図した結果を得ることができる。
【００２８】
（ｉｉ）  演算結果を更新し、制御を行うタイミングを単数又は複数を任意のタイミングで制御できるため、受信処理中の最良のタイミングで受信系の動作を変更させることが可能となる。
【００２９】
（ｉｉｉ）  定レイテンシ（サイクル数）の演算となるため、制御するための値を取得してから制御を行うタイミングが必ず一定となるため、演算及び制御が必ず意図したものとなる。
【００３０】
本発明の受信機によれば、自律制御ユニットを有するので、従来のようなアプリケーションプロセッサの制御を要さず、自律的に最適の電力・受信状態を作り出すことができる。
【発明を実施するための最良の形態】
【００３１】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００３２】
（実施例１の受信機）
図２（ａ）、（ｂ）は、本発明の実施例１における受信機を示す概略の構成図であり、同図（ａ）は全体の構成図、及び、同図（ｂ）は同図（ａ）中のＯＦＤＭ・ＦＥＣ部の構成図である。
【００３３】
この受信機は、例えば、モバイル機器に搭載される地上デジタル放送用の受信機であり、ＯＦＤＭ変調されたＲＦ信号を受信するアンテナ１１を有し、このアンテナ１１にオン／オフ制御付ＬＮＡ１２が接続されている。オン／オフ制御付ＬＮＡ１２は、イネーブル制御信号ＥＮによりオン／オフ動作し、受信されたＲＦ信号に対して増幅、スルー又は減衰を行う回路であり、この出力側に、帯域フィルタ１３が接続されている。帯域フィルタ１３は、ＬＮＡ１２の出力信号から所望の帯域のＲＦ信号のみを取り出す回路であり、この出力側に、受信機本体２０が接続されている。
【００３４】
受信機本体２０は、ＲＦ部２１、ＯＦＤＭ・ＦＥＣ部２２、自律制御ユニット（ＳＣＵ）３０、及びＧＰＩＯ２３等により構成されている。
【００３５】
ＲＦ部２１は、帯域フィルタ１３の出力信号を入力し、物理チャンネルを選択し、自動利得制御（以下「ＡＧＣ」という。）の制御値Ｓ２２ｄに基づき信号増幅を実施し、アナログのベースバンド信号をＯＦＤＭ部２２へ出力する回路であり、この出力側にＯＦＤＭ・ＦＥＣ部２２が接続されている。
【００３６】
ＯＦＤＭ・ＦＥＣ部２２は、アナログのベースバンド信号をデジタル信号のベースバンド信号に変換するアナログ／デジタル変換部（以下「Ａ／Ｄ変換部」という。）２２ａと、多ビットのＯＦＤＭ部制御信号Ｓ３０ｂに基づき、デジタル信号のベースバンド信号に対して高速フーリエ変換（Fast  Fourier  transform、以下「ＦＦＴ」という。）処理により復調してＴＳ信号に変換するＯＦＤＭ部２２ｂと、ＴＳ信号の誤り訂正を行うＦＥＣ部２２ｃと、増幅度の制御を行うためのＡＧＣ制御値Ｓ２２ｄを出力するＡＧＣ部２２ｄ等とにより構成されている。このＯＦＤＭ・ＦＥＣ部２２には、本実施例１の特徴である自律制御ユニット（ＳＣＵ）３０が接続されている。
【００３７】
自律制御ユニット３０は、ＡＧＣ制御値Ｓ２２ｄ等に基づき、ＬＮＡ１２をオン／オフ制御するための１ビットのＬＮＡ制御信号Ｓ３０ａ及び１ビットのＯＦＤＭ部制御信号Ｓ３０ｂ等を出力するものであり、この出力側にＧＰＩＯ２３が接続されている。ＧＰＩＯ２３は、ＬＮＡ制御信号Ｓ３０ａに基づきイネーブル制御信号ＥＮを出力し、ＬＮＡ１２をオン／オフ動作させる回路である。
【００３８】
受信機本体２０内のＯＦＤＭ・ＦＥＣ部２２の出力側には、バックエンドデバイス（ＢＥ）４１が接続され、更に、アプリケーションプロセッサ４２が、外部バスインターフェイス（例えば、シリアル・バスであるＩ２Ｃインタフェース）４３を介して受信機本体２０に接続されている。バックエンドデバイス４１は、ＴＳデコーダ及びＨ．２６４規格のＡＡＣデコーダ等を有し、ＳＴ信号をデコード（復号）して映像・音声信号の再生、データ信号処理等を行う回路である。アプリケーションプロセッサ４２は、受信機本体２０を含めた受信機全体のアプリケーションプログラムの制御を行うホスト（ＨＯＳＴ）ＣＰＵとしての機能を有している。
【００３９】
このような構成の受信機では、以下のように動作する。
例えば、地上デジタルテレビジョン放送において、ＯＦＤＭ変調されたＯＦＤＭ信号が到来すると、このＲＦ信号がアンテナ１１で受信され、受信機本体２０の前段にあるオン／オフ制御付きＬＮＡ１２で、後段の受信機本体２０が受信処理しやすい受信電力に増幅、スルー又は減衰された後、帯域フィルタ１３によって所望の帯域のみが取り出され、受信機本体２０に入力される。
【００４０】
受信機本体２０内において、ＲＦ部２１により、帯域フィルタ１３の出力信号から物理チャンネルが選択され、信号増幅が実施されてアナログのベースバンド信号が出力される。このアナログのベースバンド信号は、ＯＦＤＭ・ＦＥＣ部２２内のＡ／Ｄ変換部２２ａにより、デジタルなベースバンド信号に変換され、ＯＦＤＭ部２２ｂにより、ＦＦＴ処理されて復調され、ＳＴ信号に変換される。更に、ＦＥＣ部２２ｃにより、ＳＴ信号の誤り訂正等が行われ、バックエンドデバイス４１へ出力される。バックエンドデバイス４１により、映像・音声信号の再生、データ信号処理等が行われる。
【００４１】
図３は、例えば、地上デジタルテレビジョン放送において伝送されるＯＦＤＭ信号に対する図２の受信処理の特徴を示すタイミングチャートである。
【００４２】
地上デジタル放送は、ＯＦＤＭを利用した放送方式であり、このＯＦＤＭ信号には、ガードインターバルＧＩ部分とＯＦＤＭシンボルデータＤＡＴＡ部分とが存在している。ＯＦＤＭ復調の性質上、ガードインターバルＧＩ部とＯＦＤＭシンボルデータＤＡＴＡ部では、受信部の復調に与える影響が異なるケースが多い。そのため、受信系に影響を与えるような制御には細かなタイミング調整が必要である。又、取得タイミングにより演算に影響を与えるものもあり、こちらについても確実に決まったタイミングで取得できることにより制御が安定する。
【００４３】
そこで、本実施例１の自律制御ユニット３０では、ＯＦＤＭ・ＦＥＣ部２２から取得したタイミング（例えば、ＡＧＣ部２２ｄから取得したＡＧＣ制御値Ｓ２２ｄのタイミング）で、所定の演算結果を算出し、ＬＮＡ制御信号Ｓ３０ａをＧＰＩＯ２３へ出力し、このＧＰＩＯ２３からイネーブル制御信号ＥＮを出力させてＬＡＮ１２のオン／オフ制御を行わせた後、その後段への影響が出るタイミングで、ＯＦＤＭ部制御信号Ｓ３０ｂをＯＦＤＭ部２２ｂへ出力し、別要素のＯＦＤＭ部２２ｂの制御を決まった遅延後に実施している。つまり、自律制御ユニット３０では、ＡＧＣ制御値Ｓ２２ｄの取得タイミング、ＬＮＡ制御、及びＯＦＤＭ部制御それぞれを簡易なプログラムにより調整することが可能である。
【００４４】
通常、このような詳細に取得タイミングを規定すること、制御タイミングを決めることを、外部バスインターフェイス（例えば、Ｉ２Ｃインタフェース）のバス経由で処理を行うアプリケーションプロセッサ４２では行えない。又、取得した後に、他の処理によって、制御タイミングまでのレイテンシ（latency、遅延時間）が一定でないことや、間に合わないということが起こる。このような不都合を本実施例１の自律制御ユニット３０により解決している。
【００４５】
（実施例１の自律制御ユニット）
図１は、本発明の実施例１における図２中の自律制御ユニット３０を示す概略の構成図である。
【００４６】
この自律制御ユニット３０は、イネーブル信号Ｅ１によりそれぞれシフト動作を行う複数のレジスタ（ＲＥＧ）３１−１〜３１−ｎを有する入力段レジスタ部３１と、このレジスタ部３１の出力信号に対してそれぞれ定レイテンシにてロッジク演算を行う複数の演算器３２−１〜３２−ｎを有する演算部３２と、イネーブル信号Ｅ２により、演算部３２の演算結果をそれぞれシフトする複数の出力段レジスタ３３−１〜３３−ｎを有する出力段レジスタ部３３とにより、構成されている。
【００４７】
入力段レジスタ３１−１〜３１−ｎは、例えば、ＡＧＣ制御値Ｓ２２ｄ等の受信機本体２０内部の情報をイネーブル信号Ｅ１の第１のタイミングにおいて取得する役割を持つ。このイネーブル信号Ｅ１の生成は、例えば、受信機本体２０内にある１シンボルの基準タイミングや、１フレームの基準タイミング等の受信機で必ず持つ基準タイミングから一定時間をシフトできる機能を有することにより、図３のような取得タイミングを持つことが可能となる。
【００４８】
具体的には、基準タイミングを選択して入力し、それを基に設定された時間シフトした基準タイミングを入力段レジスタ部３１へ制御する構成となる。このとき、複数ある入力段レジスタ３１−１〜３１−ｎは、同一のタイミングのイネーブル信号Ｅ１にも別個のタイミングのイネーブル信号Ｅ１のいずれでもかまわない。取得した値を基に、次段の演算部３２にて決まったレイテンシにて演算が行われ、この演算結果が出力段レジスタ部３３へ送られる。出力段レジスタ部３３では、イネーブル信号Ｅ２に基づき、演算部３２の演算結果を制御出力（例えば、ＬＮＡ制御信号Ｓ３０ａ及びＯＦＤＭ部制御信号Ｓ３０ｂを所定のタイミングで出力）する。
【００４９】
図４は、図２中の自律制御ユニット３０を示す詳細な構成図である。
この自律制御演算ニット３０は、図１と同様の複数の入力段レジスタ３１−１〜３１−ｎを有する入力段レジスタ部３１と、このレジスタ部３１に接続された演算部３２と、この演算部３２に接続された２つの出力段レジスタ３３−１，３３−２を有する出力段レジスタ部３３とにより構成されている。演算部３２は、入力段レジスタ３１−１〜３１−ｎ間におけるレジスタ値の比較を行う複数の比較器３２−１１〜３２−１ｊ（但し、ｊ＝ｎ／２）と、この比較器３２−１１〜３２−１ｊにツリー状に接続された複数のロッジク演算器３２−２１〜３２−２ｋとを有している。
【００５０】
演算部３２における最終段の２つのロジック演算器３２−２（ｋ−１），３２−２ｋの出力側に、出力段レジスタ部３３における２つの出力段レジスタ３３−１，３３−２がそれぞれ接続されている。２つの出力段レジスタ３３−１，３３−２からは、制御出力信号（例えば、ＬＮＡ制御信号Ｓ３０ａ及びＯＦＤＭ部制御信号Ｓ３０ｂ）が出力される構成になっている。
【００５１】
このような図４の自律制御ユニット３０の動作では、入力段レジスタ３１−１〜３１−ｎにおいて、例えば、ＡＧＣ制御値Ｓ２２ｄ等の受信機本体２０内部の情報をイネーブル信号Ｅ１のタイミングにおいて取得する。この取得された値を基に、演算部３２にて決まったレイテンシにて演算が行われる。この演算は、例えば、ある値との比較演算（≦、≧、＝、＞、＜）や、それに続く論理積（以下「ＡＮＤ」という。）、論理和（以下「ＯＲ」という。）、排他的論理和（以下「ＥＸ−ＯＲ」という。）、反転（以下「ＩＮＶ」等のロジック演算である。これら演算により、非常に短いレイテンシにてＬＮＡ制御向けのようなＧＰＩＯ２３を使った制御出力のための演算結果を得ることができる。
【００５２】
又、入力段レジスタ（例えば、３１−３）は、他の入力段レジスタ（例えば、３１−１）より値を取得することも可能であり、これにより、例えば、１取得タイミング前の状態との比較が可能である。更に、出力段レジスタ（例えば、３３−２）の出力信号を入力段レジスタ（例えば、３１−ｎ）は取得できるため、現在の制御状態が論理０／１のいずれかによりアルゴリズムや比較する値を変えるようなことができる。
【００５３】
各レジスタ３１−１〜３１−ｎ，３３−１，３３−２、及び各ロジック演算器３２−２１〜３２−２ｋの振る舞いを外部のアプリケーションプロセッサ４２から指定できるようプログラマブル構成にすることにより、本実施例１におけるオン／オフ可能なＬＮＡの制御以外の実装や、あるいは、別のアルゴリズムでの制御等が容易に実装できる。更に、自律制御ユニット３０における縦方向の各シーケンスは、前段の任意の出力信号を選択して入力できるため、任意の演算を行うことが可能である。
【００５４】
自律制御ユニット３０において演算結果を制御出力する出力段レジスタ３３−１，３３−２には、入力段のイネーブル信号Ｅ１とは別タイミングのイネーブル信号Ｅ２を与えることにより、例えば、１つはＬＮＡ制御信号Ｓ３０ａの出力、１つはＯＦＤＭ部制御信号Ｓ３０ｂの出力のように割り振り、それぞれのタイミングで切り替え制御することが可能である。これにより、例えば、図５のような動作が可能となる。
【００５５】
図５は、図２中の自律制御ユニット３０の制御例を示すタイミングチャートである。
【００５６】
図５の横軸はＬＮＡ１２におけるオン／オフの切り替え時刻ｔ、縦軸は受信機本体２０の入力電力値である。開始時は、ＬＮＡ１２はオフ状態とする。この図５では、ＬＮＡ１２のオン時にＬＮＡ１２をオフへ切り替えて行くための閾値ＴＨ１と、ＬＮＡ１２のオフ時にＬＮＡ１２をオンへ切り替えて行くための閾値ＴＨ２とが図示されている。２つの閾値ＴＨ１，ＴＨ２の差は、ＬＮＡ１２のゲイン分Δｇである。
【００５７】
図５の横軸の時刻ｔのそれぞれの計測期間において、現在動作しているモードにおける閾値ＴＨ１，ＴＨ２と比較し、その計測期間の半分以上で動作モード遷移条件を満たすか否かを判定し、次の計測期間の動作モードを決定する。自律制御ユニット３０のＬＮＡ制御によりＬＮＡ１２をオン／オフ制御すると、そのゲイン分Δｇだけ受信機本体２０の入力電界が変化する。閾値が１つの値であると、閾値付近にＬＮＡ入力電界がある場合に、ＬＮＡ１２のオン／オフがチャタリング状態になってしまうため、オン時の閾値ＴＨ２とオフ時の閾値ＴＨ１を持ち、ヒステリシスを持たせることが可能である。
【００５８】
（実施例１の効果）
本実施例１によれば、自律制御ユニット３０を用いることにより、次の（１）〜（４）のような効果がある。
【００５９】
（１）  制御を行うための値を任意の決まったタイミングで取得することが可能となり、制御演算が入力に対して必ず意図した結果を得ることができる。
【００６０】
（２）  演算結果を更新し、制御を行うタイミングを単数又は複数を任意のタイミングで制御できるため、受信処理中の最良のタイミングで受信系の動作を変更させることが可能となる。又、出力段レジスタ３３−１，３３−２は、指定するタイミングで制御値の出力を更新することが可能であり、このタイミングは、ＡＧＣ制御値取得タイミングとも、他のレジスタ３１−１〜３１−ｎとも関連づけても関連づけなくても指定が可能である。
【００６１】
（３）  定レイテンシ（サイクル数）の演算となるため、制御するための値を取得してから制御を行うタイミングが必ず一定となるため、演算及び制御が必ず意図したものとなる。
【００６２】
（４）  各構成要素は、受信機製造後（例えば、集積回路（ＬＳＩ）完成後）、装置に実装された後でも、そのプログラムを書き替えることにより、容易に任意の動作を行わせることが可能となる。
【００６３】
このような効果により、例えば、ＧＰＩＯ２３で外部のオン／オフ制御付きＬＮＡ１２のオン／オフを適応的且つ都度アプリケーションプロセッサ４２の制御を要さず、自律的に最適の電力・受信状態を作り出すことができる。
【実施例２】
【００６４】
（実施例２の受信機）
図６は、本発明の実施例２における受信機を示す概略の構成図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。
【００６５】
本実施例２の受信機は、実施例１と同様に、例えば、モバイル機器に搭載される地上デジタル放送用の受信機であり、実施例１の通常のアンテナ１１に代えて、チューナブルアンテナ１１Ａ及びこの指向性を制御するチューナブルフィルタ１１Ｂと、このチューナブルフィルタ１１Ｂをアナログ制御信号Ｓ１４により制御するためのローパスフィルタ（以下「ＬＰＦ」という。）１４とが設けられ、更に、実施例１の受信機本体２０に代えて、これとは構成の異なる受信機本体２０Ａが設けられている。
【００６６】
チューナブルアンテナ１１Ａは、入力されるアナログ電位に応じて、任意の指向性を持って動作するものである。このチューナブルアンテナ１１Ａを制御するチューナブルフィルタ１１Ｂは、受信周波数設定に依存して所望の周波数に対するＱ値を高くし、それ以外の周波数のＱ値を低くして、所望のチャネルに対するフィルタとして動作するものである。
【００６７】
受信機本体２０Ａは、実施例１の受信機本体２０の構成に加え、自律制御ユニット３０に多ビットの制御を行う機能を持たせる共に、チューナブルアンテナ１１Ａの指向性を制御するためのパルス変調部２４を追加している。パルス変調部２４は、自律制御ユニット３０から与えられる多ビットの制御信号Ｓ３０ｃをパルス幅変調（以下「ＰＷＭ」という。）又はパルス密度変調（以下「ＰＤＭ」という。）してＬＰＦ１４へ与える回路である。ＬＰＦ１４は、パルス変調部２４から出力される多ビット分解能を持ったデジタル信号をアナログ制御信号Ｓ１４に変換し、チューナブルフィルタ１１Ｂをアナログ制御する回路である。
【００６８】
即ち、本実施例２の受信機本体２０Ａでは、自律制御ユニット３０から受信経路への制御（ＯＦＤＭ部２２ｂ、ＦＥＣ部２２ｃへの制御、及び図示しないＲＦ部２１への制御）と、パルス変調部２４の出力信号をＬＰＦ１４を通して多ビット分可能を持ったデジタル信号をアナログ制御信号Ｓ１４に変換し、チューナブルフィルタ１１Ｂへの制御を行う内容が追加された構成になっている。
【００６９】
なお、ＧＰＩＯ２３は、実施例１とほぼ同様に、自律制御ユニット３０から与えられる多ビットの制御信号Ｓ３０ｃのうちの１ビットの制御信号を用いてイネーブル制御信号ＥＮを出力し、ＬＮＡ１２を制御する機能を有している。又、自律制御ユニット３０から出力されるＯＦＭＤ部制御信号Ｓ３０ｂは、多ビットの情報を有し、ＯＦＤＭ部２２ｂ内の多ビット制御要素（例えば、調整用レジスタ設定値等）を制御する信号である。
【００７０】
図７は、例えば、地上デジタルテレビジョン放送において伝送されるＯＦＤＭ信号に対する図６の受信処理の特徴を示すタイミングチャートであり、実施例１の図３中の要素と共通の要素には共通の符号が付されている。
【００７１】
この図７のタイミングチャートでは、ＬＮＡ制御タイミングの前に、チューナブルアンテナ制御タイミングが存在している。これは、チューナブルアンテナ１１Ａ及びチューナブルフィルタ１１Ｂが、ＬＮＡ１２の前段に設けられているからである。
【００７２】
本実施例２の自律制御ユニット３０では、ＯＦＤＭ・ＦＥＣ部２２から取得したタイミング（例えば、ＡＧＣ部２２ｄから取得したＡＧＣ制御値Ｓ２２ｄのタイミング）で、所定の演算結果を算出し、多ビットのＯＦＤＭ部制御信号Ｓ３０ｂ及び制御信号Ｓ３０ｃを出力する。多ビットのＯＦＤＭ部制御信号Ｓ３０ｂは、ＯＦＤＭ部２２ｂへ与えられる。多ビットの制御信号Ｓ３０ｃは、パルス変調部２４へ与えられると共に、その多ビットの制御信号Ｓ３０ｃの内の１ビットの制御信号が、ＧＰＩＯ２３へ与えられる。
【００７３】
すると、パルス変調部２４からＬＰＦ１４を通してアナログ制御信号Ｓ１４が出力され、チューナブルフィルタ１１Ｂによりチューナブルアンテナ１１Ａの指向性が制御される。次に、実施例１と同様に、ＧＰＩＯ２３からイネーブル制御信号ＥＮが出力されてＬＡＮ１２がオン／オフ制御された後、その後段への影響が出るタイミングで、ＯＦＤＭ部制御信号Ｓ３０ｂによりＯＦＤＭ部２２ｂが制御される。
【００７４】
従って、自律制御ユニット３０では、ＡＧＣ制御値Ｓ２２ｄの取得タイミング、チューナブルアンテナ制御、ＬＮＡ制御、及びＯＦＤＭ部制御それぞれを簡易なプログラムにより調整することが可能である。
【００７５】
（実施例２の自律制御ユニット）
図８は、図６の自律制御ユニット３０を示す詳細な構成図であり、実施例１の自律制御ユニット３０を示す図４中の要素と共通の要素には共通の符号が付されている。
【００７６】
この自律制御演算ニット３０は、図４と同様の複数の入力段レジスタ３１−１〜３１−ｎを有する入力段レジスタ部３１と、このレジスタ部３１に接続された演算部３２と、この演算部３２に接続された１つの出力段レジスタ３３−１を有する出力段レジスタ部３３とにより構成されている。
【００７７】
演算部３２は、図４とほぼ同様に、入力段レジスタ３１−１〜３１−ｎ間におけるレジスタ値の比較を行う複数の比較器３２−１１〜３２−１ｊと、この比較器３２−１１〜３２−１ｊにツリー状に接続された複数のロッジク演算器３２−２１〜３２−２（ｋ＋２）とを有しているが、新たに、最終段のロジック演算器３２−２（ｋ−１）〜３２−２（ｋ＋２）の出力側に、カウンタ３２−３１が追加されている。カウンタ３２−３１は、インクリメント（増分）、デクリメント（減分）、ロードイネーブル、及びリセット制御入力により動作し、このカウンタ出力が、例えば、多ビットのＯＦＤＭ部制御信号Ｓ３０ｂ、及び制御信号Ｓ３０ｂの制御タイミングとなる。出力段レジスタ部３３を構成する出力段レジスタ３３−１は、図４と同様に、多ビットの制御信号Ｓ３０ｃ中の１ビットの信号（例えば、ＬＮＡ制御信号）を出力する機能を有している。
【００７８】
このような図８の自律制御ユニット３０は、入力段レジスタ部３１、出力段レジスタ部３３へのイネーブル、及び演算部３２について、実施例１の図４に示す自律制御ユニット３０と同様の動作原理である。又、追加されたカウンタ３２−３１のイネーブルについても、同様に考えることができる。
【００７９】
即ち、図８の自律制御ユニット３０の動作では、入力段レジスタ３１−１〜３１−ｎにおいて、例えば、ＡＧＣ制御値Ｓ２２ｄ等の受信機本体２０Ａ内部の情報をイネーブル信号Ｅ１の第１のタイミングにおいて取得する。この取得された値を基に、演算部３２にて決まったレイテンシにて演算が行われる。この演算は、例えば、ある値との比較演算や、それに続くＡＮＤ、ＯＲ、ＥＸ−ＯＲ、ＩＮＶ等のロジック演算である。これら演算により、非常に短いレイテンシにてＬＮＡ制御向けのようなＧＰＩＯ２３を使った制御出力の他に、チューナブルアンテナ制御向けのようなパルス変調部２４を使った制御出力のための演算結果を得ることができる。従って、各レジスタ３１−１〜３１−ｎ，３３−１、及び各ロジック演算器３２−２１〜３２−２（ｋ＋２）の振る舞いを外部のアプリケーションプロセッサ４２から指定できるようプログラマブル構成にすることにより、オン／オフ可能なＬＮＡ制御や、チューナブルアンテナ制御等が容易に実装できる。
【００８０】
自律制御ユニット３０において演算結果を制御出力する出力段レジスタ３３−１やカウンタ３２−３１には、入力段イネーブル信号Ｅ１とは別の第２のタイミングのイネーブル信号Ｅ２を与えることにより、例えば、１つはＬＮＡ制御信号の出力、１つはＯＦＤＭ部制御信号Ｓ３０ｂ及び制御信号Ｓ３０ｃの出力のように割り振り、それぞれのタイミングで切り替え制御することが可能である。
【００８１】
但し、カウンタ３２−３１の場合、インクリメントの他、デクリメント、ロードイネーブル、及びリセットによる制御を持ち、それらにより制御タイミングを決めることができる。これにより、初期値の指定やＮ進カウンタ（＋方向、−方向）の機能を持ち多ビットの数値を制御することが可能となる。又、実施例１の０／１の２値制御機能がない構成も実現可能である。
【００８２】
（実施例２の他の自律制御ユニット）
図９は、図６中の他の自律制御ユニット３０を示す詳細な構成図であり、図８の自律制御ユニット３０中の要素と共通の要素には共通の符号が付されている。
【００８３】
図９の自律制御ユニット３０では、図８のカウンタ３２−３１の出力側に、ハードウェア又はソフトウェアで構成されるメモリ手段（例えば、メモリ）３３−３が接続され、カウンタ３２−３１の出力がメモリ３３−３のアドレッシングとして作用し、メモリ３３−３はカウンタ３２−３１より指定されたアドレスＡＤのデータを制御出力信号として出力する構成になっている。その他の構成は、図８と同様である。
【００８４】
そのため、図８の構成では、カウンタ値自体の関係は一次関数的にしか制御できないが、図９の構成では、ランダムな並びにも対応が可能である。
【００８５】
例えば、図８の構成では、カウンタ３２−３１が１，２，３，・・・とインクリメントされていった場合、カウンタ出力値も１，２，３，・・・もしくは、ｎ，２＊ｎ，３＊ｎ，・・・と遷移するが、図９の構成では、メモリ３３−３にランダムに値を設定しておくことにより、例えば、１３，０，２，・・・等とランダム値が出力可能である。又、別の使い方として、カウンタ３３−３の数値を入力段レジスタ部３１にフィードバックし、演算することにより、以下のような動作が可能になる。
【００８６】
・演算タイミング＊Ｎ（正の整数）毎に演算させることが可能となる。
・カウンタ３３−１の結果と閾値の比較により、それぞれの計測期間において、現在動作しているモードにおける閾値と比較し、その計測期間の半分以上で動作モード遷移条件を満たすか否かを判定し、次の計測期間の動作モードを決定するというような動作も可能となる（即ち、状態の積分を行い、判定を下す）。
【００８７】
（実施例２の効果）
本実施例２によれば、実施例１の効果に加え、次の（ａ）〜（ｅ）のような効果がある。
【００８８】
（ａ）  多ビットの制御が可能となり、０／１の２値による動作切り替え以外の制御を行うことができ、より詳細な制御が可能となる。又、ＬＰＦ１４等によりアナログ値に変換し、アナログ電位で制御されるデバイスを制御可能となる。
【００８９】
（ｂ）  カウンタ３２−３１によるアドレッシングにより制御値を選択できるため、定レイテンシ（サイクル数）の条件下において、一様に設定する以外の制御も可能となる。アナログデバイスは、特性が１次の直線になるものばかりではなく、飽和、周波数特性等により曲線になる場合が多い。このような事象にも対応可能である。従って、使用条件が変わった場合や、別のデバイスに変更し特性が変わった際にも容易に対応可能である。
【００９０】
（ｃ）  カウンタ３２−３１の出力値を、値を取得する入力段レジスタ３１−１〜３１−ｎへフィードバックさせることにより、演算過程による更なる条件演算が可能となる。
【００９１】
（ｄ）  前記（ａ）〜（ｃ）により、例えば、特性への影響だけでなく、電流量の調整による低消費電力化等も可能となる。
【００９２】
（ｅ）  又、ハードウェアを作り込んだ後に、受信状態により調整レジスタ値を調整等する、といったこれまでの用途とは別の、設計時には想定できない箇所への対応も行うことができ、非常に広範な効果を得ることができる。
【００９３】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。
【００９４】
（ｉ）  受信機の構成は、図示以外の構成に変更してもよい。例えば、自律制御ユニット３０を複数並列に設け、これらの自律制御ユニット３０から出力される制御値により受信状態を制御する構成にすれば、同時の並行処理や、無関係の制御を同時に実装可能となる。
【００９５】
（ｉｉ）  本発明は、通信装置において任意の情報を自律的に取得して、装置内外の制御対象に対して制御を行うすべてのものに適用可能である。実施例では、地上デジタル放送を例にとって説明したが、送受信機を持った通信装置において、送信側の歪み、送信電力、指向性等を制御することも可能であり、一般的な通信装置に適用可能である。特に、得られた情報を、的確な数値、的確なタイミングにて制御することにより良好な特性を得ることのできるような制御ループを持つ装置への適用は非常に効果的である。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施例１における図２中の自律制御ユニット３０を示す概略の構成図である。
【図２】本発明の実施例１における受信機を示す概略の構成図である。
【図３】ＯＦＤＭ信号に対する図２の受信処理の特徴を示すタイミングチャートである。
【図４】図２中の自律制御ユニット３０を示す詳細な構成図である。
【図５】図２中の自律制御ユニット３０の制御例を示すタイミングチャートである。
【図６】本発明の実施例２における受信機を示す概略の構成図である。
【図７】ＯＦＤＭ信号に対する図６の受信処理の特徴を示すタイミングチャートである。
【図８】図６中の自律制御ユニット３０を示す詳細な構成図である。
【図９】図６中の他の自律制御ユニット３０を示す詳細な構成図である。
【図１０】従来の受信機を示す概略の構成図である。
【符号の説明】
【００９７】
１１      アンテナ
１１Ａ      チューナブルアンテナ
１１Ｂ      チューナブルフィルタ
１２      ＬＮＡ
２０，２０Ａ      受信機本体
２１      ＲＦ部
２２      ＯＦＤＭ・ＦＥＣ部
２３      ＧＰＩＯ
２４      パルス変調部
３０      自律制御ユニット
４１      バックエンドデバイス
４２      アプリケーションプロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010035034.tif 000009
【図８】
2010035034.tif 000010
【図９】
2010035034.tif 000011
【図１０】
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