(57)【要約】【課題】複数のプロセッサを有する画像処理装置において、各プロセッサのプログラム実行に必要なメモリ容量を削減することのできる画像処理装置を提供する。【解決手段】ＲＯＭローダ２はＣＰＵコア４Ａ、４Ｂの実行用プログラムをプログラムＲＯＭ１から読み出してデュアルポートメモリ３Ａ、３Ｂに格納し、ＣＰＵコア４Ａ、４Ｂは、デュアルポートメモリ３Ａ、３Ｂに格納されたプログラムを実行する。描画エンジン６はプログラムＲＯＭ１に格納された画像データを直接読み出して伸張処理を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
画像伸張処理を行う描画処理ロジック回路と、
前記描画処理ロジック回路の制御を行う第１のＣＰＵコアと、
１又は複数の第２のＣＰＵコアと、
前記描画処理ロジック回路が処理する画像データ、前記第１のＣＰＵコアが実行するプログラム、及び前記第２のＣＰＵコアが実行するプログラムを格納する第１の記憶手段と、
前記第１のＣＰＵコア及び第２のＣＰＵコアにそれぞれ接続された複数の第２の記憶手段と、
前記第１の記憶手段から前記第１のＣＰＵコアが実行するプログラム及び前記第２のＣＰＵコアが実行するプログラムを読み出して、前記第２の記憶手段へ格納するロード手段とを有し、
前記ロード手段は、初期化時に、前記第１のＣＰＵコア及び第２のＣＰＵコアがそれぞれ実行するプログラムを、前記第１の記憶手段から読み出して前記第２の記憶手段に格納し、
前記第１のＣＰＵコア及び第２のＣＰＵコアは、前記第２の記憶手段に格納されたプログラムを実行し、
前記描画処理ロジック回路は、画像伸張処理を行う際に前記第１の記憶手段から画像データを読み出して画像伸張処理を行う
ことを特徴とする画像処理装置。
【請求項２】
前記第１の記憶手段は、シリアルアクセスの不揮発メモリである
ことを特徴とする請求項１記載の画像処理装置。
【請求項３】
画像伸張処理を行う描画処理ロジック回路と、
前記描画処理ロジック回路の制御を行う第１のＣＰＵコアと、
１又は複数の第２のＣＰＵコアと、
前記描画処理ロジック回路が処理する画像データ及び前記第１のＣＰＵコアが実行するプログラムを格納する第１の記憶手段と、
前記第１の記憶手段へのバスアクセスを調停する調停手段とを有し、
前記調停手段は、前記第１のＣＰＵコアによる前記第１の記憶手段へのバスアクセスと、前記描画処理ロジック回路による前記第１の記憶手段へのバスアクセスとの調停を行い、
前記第１のＣＰＵコアは、前記第１の記憶手段に格納されたプログラムを実行し、
前記描画処理ロジック回路は、画像伸張処理を行う際に前記第１の記憶手段から画像データを読み出して画像伸張処理を行う
ことを特徴とする画像処理装置。
【請求項４】
画像伸張処理を行う描画処理ロジック回路と、
前記描画処理ロジック回路の制御を行う第１のＣＰＵコアと、
１又は複数の第２のＣＰＵコアと、
前記描画処理ロジック回路が処理する画像データ及び第１のＣＰＵコアが実行するプログラムを格納する第１の記憶手段と、
前記第１のＣＰＵコアに接続された第２の記憶手段とを有し、
前記第２のＣＰＵコアのうち一のＣＰＵコアは、前記第１のＣＰＵコアが実行するプログラムを、前記第１の記憶手段から読み出して前記第２の記憶手段に格納し、
前記第１のＣＰＵコアは、前記第２の記憶手段に格納されたプログラムを実行し、
前記描画処理ロジック回路は、画像伸張処理を行う際に前記第１の記憶手段から画像データを読み出して画像伸張処理を行う
ことを特徴とする画像処理装置。
【請求項５】
前記第２のＣＰＵコアのうち一のＣＰＵコアは、前記第１のＣＰＵコアが実行すべき処理内容に応じて、前記第１の記憶手段から読み出すプログラムを切り換える
ことを特徴とする請求項４記載の画像処理装置。
【請求項６】
前記第１のＣＰＵコアはマイクロコードを実行する形式であり、
前記第２のＣＰＵコアのうち一のＣＰＵコアは、自らの処理結果に応じたマイクロコードを前記第２の記憶手段に格納する
ことを特徴とする請求項４記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理に特化したプロセッサ及びその他の処理を行うプロセッサを備えた画像処理装置に関する。
【背景技術】
【０００２】
従来より、複数のプロセッサを有する半導体集積装置において、各プロセッサが実行するプログラムのダウンロード方式についての提案がなされている。そして、複数のＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を有する回路における従来技術として、「音声符号／復号化回路として用いられる複数のディジタルシグナルプロセッサ各々へプログラムをダウンロードするためのＤＳＰプログラムダウンロードシステムであって、前記複数のディジタルシグナルプロセッサ各々にダウンロードするプログラムを格納するプログラムダウンロード用メモリと、前記複数のディジタルシグナルプロセッサ各々から前記プログラムダウンロード用メモリへのダイレクトメモリアクセスを制御する制御手段とを備え」たものが提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００２−７３３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に記載された技術によれば、プログラムダウンロード用メモリを介して複数のＤＳＰにプログラムをダウンロードしているが、プログラムを格納するための多くのメモリが必要となってしまう。すなわち、予めプログラムを格納しておくためのメモリと、プログラムダウンロード用メモリ、そして、ＤＳＰがプログラムを実行するために必要となる内蔵メモリが必要であり、半導体集積装置全体としては各ＤＳＰが実行するプログラム容量の総和の３倍のメモリ容量が必要となる。
【０００５】
本発明は、上記のような課題を解決するためになされたもので、複数のプロセッサを有する画像処理装置において、各プロセッサのプログラム実行に必要なメモリ容量を削減することのできる画像処理装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明に係る画像処理装置は、
画像伸張処理を行う描画処理ロジック回路と、
前記描画処理ロジック回路の制御を行う第１のＣＰＵコアと、
１又は複数の第２のＣＰＵコアと、
前記描画処理ロジック回路が処理する画像データ、前記第１のＣＰＵコアが実行するプログラム、及び前記第２のＣＰＵコアが実行するプログラムを格納する第１の記憶手段と、
前記第１のＣＰＵコア及び第２のＣＰＵコアにそれぞれ接続された複数の第２の記憶手段と、
前記第１の記憶手段から前記第１のＣＰＵコアが実行するプログラム及び前記第２のＣＰＵコアが実行するプログラムを読み出して、前記第２の記憶手段へ格納するロード手段とを有し、
前記ロード手段は、初期化時に、前記第１のＣＰＵコア及び第２のＣＰＵコアがそれぞれ実行するプログラムを、前記第１の記憶手段から読み出して前記第２の記憶手段に格納し、
前記第１のＣＰＵコア及び第２のＣＰＵコアは、前記第２の記憶手段に格納されたプログラムを実行し、
前記描画処理ロジック回路は、画像伸張処理を行う際に前記第１の記憶手段から画像データを読み出して画像伸張処理を行う
ことを特徴とするものである。
【発明の効果】
【０００７】
本発明に係る複数のＣＰＵコアを有する画像処理装置によれば、第１の記憶手段に格納されたプログラムを読み出して各ＣＰＵコアに接続された第２の記憶手段に格納し、各ＣＰＵコアは第２の記憶手段に格納されたプログラムを直接実行するようにしたので、各ＣＰＵコアのプログラム実行に必要なメモリ容量を削減することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態１に係る画像処理装置の構成を示すブロック図である。図１において、画像処理装置２０は、ＡＳＩＣやＦＰＧＡ等で構成される半導体集積装置１０と、プログラムＲＯＭ１とを備えている。
【０００９】
半導体集積装置１０は、ＲＯＭローダ２、デュアルポートメモリ（図では、ＤＰＭＥＭと記す）３Ａ、３Ｂ、ＣＰＵコア４Ａ、４Ｂ、ＲＡＭ５Ａ、５Ｂ、描画エンジン６、ＶＲＡＭ（Ｖｉｄｅｏ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）７、ＬＣＤコントローラ（図では、ＬＣＤＣと記す）８、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）９を有する。なお、ＲＯＭローダ２は本発明のロード手段に相当し、デュアルポートメモリ３Ａ、３Ｂは本発明の第２の記憶手段に相当する。
【００１０】
半導体集積装置１０には、フラッシュメモリ等の不揮発メモリであるプログラムＲＯＭ１が接続されている。プログラムＲＯＭ１には、ＣＰＵコア４Ａ、４Ｂが実行するプログラムと、圧縮された画像データやフォントデータなどの描画データが格納されている。なお、プログラムＲＯＭ１は、本発明の第１の記憶手段に相当する。
【００１１】
ＣＰＵコア４Ａは表示制御を行うプロセッサであり、描画エンジン６の制御を司るものである。ＣＰＵコア４Ｂは、通信制御を行うプロセッサであり、通信インタフェース（図では、通信Ｉ／Ｆと記す）１２と接続されている。ＣＰＵコア４ＡとＣＰＵコア４Ｂは互いに接続されており、処理結果や処理の指示などの授受を行う。なお、本発明の第１のＣＰＵコアは本実施の形態１のＣＰＵコア４Ａに、第２のＣＰＵコアはＣＰＵコア４Ｂに相当する。また、本実施の形態１ではＣＰＵコア４Ｂが１つである場合の例について説明するが、実行する機能に応じて複数のＣＰＵコア４Ｂを設ける構成としてもよい。
【００１２】
ＣＰＵコア４Ａ、４Ｂには、デュアルポートメモリ３Ａ、３Ｂがそれぞれ接続されている。デュアルポートメモリ３Ａ、３Ｂは、ＣＰＵコア４Ａ、４Ｂが実行するプログラムを格納する。そして、ＲＡＭ５Ａ、５Ｂは、ＣＰＵコア４Ａ、４Ｂが処理を行うときの作業用のメモリである。
【００１３】
描画エンジン６は、圧縮画像データの伸張処理やフォントデータの展開や、線描画、円描画、矩形描画、図形の塗りつぶしなど、描画データの表示処理を行う回路である。描画エンジン６は、ＣＰＵコア４Ａによって指定されたデータをＶＲＡＭ７に書き込む。ＶＲＡＭ７は、画像データを展開するためのバッファメモリである。ＬＣＤコントローラ８は、ＶＲＡＭ７に書き込まれたデータをＬＣＤ９に出力する。なお、描画エンジン６は、本発明の描画処理ロジック回路に相当する。また、本発明では、圧縮画像の伸張処理やフォントデータの展開を含めて、画像伸張処理と称している。また、本発明の画像データには、圧縮された画像データ及びフォントデータを含む。
【００１４】
図２は、プログラムＲＯＭ１のデータ格納例である。図２において、データの先頭には、「格納内容」と、これに対応する「格納アドレス」として先頭アドレスと終点アドレスが格納されている。そして、ＣＰＵコア４Ａの実行プログラム、ＣＰＵコア４Ｂの実行プログラム、圧縮画像データ、フォントデータが格納されている。
【００１５】
上記のような構成において、半導体集積装置１０の動作について説明する。
半導体集積装置１０のリセットが解除されると、ＲＯＭローダ２は、プログラムＲＯＭ１の先頭アドレスからデータを読み出し、「格納内容」と「格納アドレス」を確認する。そして、ＣＰＵコア４Ａ、４Ｂのプログラムが格納された先頭アドレスと終点アドレスを取得し、取得した格納アドレスに格納されたプログラムを読み出してデュアルポートメモリ３Ａ、３Ｂにそれぞれ格納する。このとき、プログラムＲＯＭ１に格納された圧縮画像データやフォントデータの読み出し・格納は行わない。
【００１６】
デュアルポートメモリ３Ａ、３Ｂへのプログラムのロードが完了すると、ＲＯＭローダ２は、ＣＰＵコア４Ａ、４Ｂのリセットを解除する。リセットが解除されると、ＣＰＵコア４Ａ、４Ｂは、デュアルポートメモリ３Ａ、３Ｂに格納されたプログラムを直接読み込み、実行を開始する。
【００１７】
例えば、図示しないタッチパネルやスイッチなどの入力インタフェースへの入力が行われると、ＣＰＵコア４Ｂは、通信インタフェース１２を介してこの情報を取得し、デュアルポートメモリ３Ｂに格納されたプログラムに従って必要な制御処理を行う。そして、ＬＣＤ９の表示更新が必要な場合には、ＣＰＵコア４Ｂは、ＣＰＵコア４Ａに対して表示更新を要求する。
【００１８】
ＣＰＵコア４Ａは、ＣＰＵコア４Ｂの要求に応じて表示制御を行う。
圧縮画像データを表示する際は、ＣＰＵコア４Ａは、表示する画像データを指定して圧縮画像データの伸張を描画エンジン６に対して要求する。描画エンジン６は、指定された圧縮画像データをプログラムＲＯＭ１から直接読み出し、この画像データを伸張してＶＲＡＭ７に書き込む。また、フォントデータを表示する際は、ＣＰＵコア４Ａは、描画するフォントデータを指定してフォントデータの展開を描画エンジン６に対して要求する。描画エンジン６は、指定されたフォントデータをプログラムＲＯＭ１から直接読み出し、このフォントデータをＶＲＡＭ７に書き込む。そして、ＶＲＡＭ７に書き込まれた画像データやフォントデータは、ＬＣＤコントローラ８によってＬＣＤ９に表示される。
【００１９】
このように本実施の形態１によれば、ＲＯＭローダ２はＣＰＵコア４Ａ、４Ｂの実行用プログラムをプログラムＲＯＭ１から読み出してデュアルポートメモリ３Ａ、３Ｂに格納し、ＣＰＵコア４Ａ、４Ｂは、デュアルポートメモリ３Ａ、４Ｂに格納されたプログラムを実行するようにしたので、半導体集積装置１０に搭載するメモリ容量を低減することができる。また、圧縮画像データやフォントデータなどの描画データはプログラムＲＯＭ１に格納しておき、描画エンジン６がプログラムＲＯＭ１から直接読み出して伸張処理や展開処理などを行うようにしたので、画像処理装置２０全体で備えるべきメモリ容量を低減することができる。
【００２０】
なお、プログラムＲＯＭ１は、シリアルフラッシュメモリなどの、アクセス速度の遅いメモリを使用することも可能である。このようにすることで、画像処理装置２０を、安価で小型に構成することが可能となる。なお、ＣＰＵコア４Ａ、４Ｂはデュアルポートメモリ３Ａ、３Ｂにロードされたプログラムを実行するので、ＣＰＵコア４Ａ、４Ｂの処理速度が低下することはない。
【００２１】
実施の形態２．
図３は、本発明の実施の形態２に係る画像処理装置の構成を示すブロック図である。本実施の形態２と前述の実施の形態１との違いは、ＲＯＭアービタ１１を備え、ＣＰＵコア４Ａはプログラム実行用のデュアルポートメモリを備えていない点にある。以下、相違点を中心に説明する。
【００２２】
図３において、プログラムＲＯＭ１は、ＲＯＭアービタ１１を介して、ＣＰＵコア４Ａ及び描画エンジン６と接続されている。ＲＯＭアービタ１１は、プログラムＲＯＭ１へのＣＰＵコア４Ａからのアクセスと、描画エンジン６からのアクセスの優先順位を切り替えるものである。ここで、ＲＯＭアービタ１１は、本発明の調停手段に相当する。
【００２３】
ＣＰＵコア４Ａは、ＣＰＵコア４Ｂとは異なり、プログラム実行用のデュアルポートメモリを有していない。ＣＰＵコア４Ａがプログラムを実行する際は、ＲＯＭアービタ１１を介してプログラムＲＯＭ１からプログラムを直接読み出して実行する。ＲＯＭアービタ１１は、ＣＰＵコア４Ａがプログラム実行中は、常にＣＰＵコア４Ａからのアクセスを優先させるよう制御する。
【００２４】
次に、ＬＣＤ９への表示を行う際の動作について、圧縮画像データを表示する場合を例に説明する。
ＣＰＵコア４Ａは、描画する画像データを指定して圧縮画像データの展開を描画エンジン６に対して要求する。そうするとＲＯＭアービタ１１は、ＣＰＵコア４Ａを一旦停止させ、描画エンジン６がプログラムＲＯＭ１に接続されるよう制御する。描画エンジン６は、ＣＰＵコア４Ａが停止したことを確認すると、指定された圧縮画像データをプログラムＲＯＭ１から取り出して伸張処理を行う。そして伸張処理が完了すると、ＲＯＭアービタ１１に伸張処理の完了を通知する。ＲＯＭアービタ１１は、描画エンジン６がプログラムＲＯＭ１の使用を完了したことを確認すると、ＣＰＵコア４Ａを停止したときのプログラムカウンタ値のアドレスから、ＣＰＵコア４Ａの動作を再開させる。
【００２５】
このように本実施の形態２によれば、描画エンジン６の制御を行うＣＰＵコア４Ａは、プログラムＲＯＭ１からプログラムを直接読み出して実行するようにしたので、ＣＰＵコア４Ａのプログラム実行用のデュアルポートメモリを設ける必要はなく、半導体集積装置１０に搭載するメモリ容量を削減することができる。また、描画データはプログラムＲＯＭ１に格納しておき、描画エンジン６がプログラムＲＯＭ１から直接読み出すようにしたので、半導体集積装置１０には描画データを格納するためのメモリを搭載しなくてよい。そして、ＲＯＭアービタ１１により、ＣＰＵコア４Ａ及び描画エンジン６からのプログラムＲＯＭ１へのアクセスを制御するようにしたので、ＣＰＵコア４Ａ及び描画エンジン６はいずれも必要なタイミングでプログラムＲＯＭ１へアクセスすることができる。
【００２６】
実施の形態３．
図４は、本発明の実施の形態３に係る画像処理装置の構成を示すブロック図である。本実施の形態３と前述の実施の形態１との違いは、ＣＰＵコア４Ａのプログラム実行用のデュアルポートメモリ３ＡがＣＰＵコア４Ｂ−１に接続されている点、及びＣＰＵコア４Ｂ−１の制御動作にある。以下、相違点を中心に説明する。
【００２７】
図４において、ＣＰＵコア４Ｂ−１はＲＯＭアービタ１１を介して、プログラムＲＯＭ１に接続されており、プログラムＲＯＭ１にはＣＰＵコア４Ａ、４Ｂが実行するプログラムと、圧縮された画像データやフォントデータなどの描画データが格納されている。ＲＯＭアービタ１１は、プログラムＲＯＭ１のバスを調停する機能を有する。
【００２８】
半導体集積装置１０のリセットが解除されると、ＣＰＵコア４Ｂ−１はプログラムＲＯＭ１からＣＰＵコア４Ｂ−１の実行用プログラムをＲＯＭアービタ１１を介して、読み込み、実行する。ＣＰＵコア４Ｂ−１の実行用プログラムには、プログラムＲＯＭ１に格納されたＣＰＵコア４Ａの実行用プログラムを読み出して、デュアルポートメモリ３Ａに格納するプログラムが含まれている。したがって、ＣＰＵコア４Ｂ−１が自身の実行用プログラムを実行することにより、ＣＰＵコア４Ａの実行用プログラムがプログラムＲＯＭ１からＲＯＭアービタ１１を介して、読み出されてデュアルポートメモリ３Ａへと格納される。このとき、ＣＰＵコア４Ｂ−１は、デュアルポートメモリ３Ａへのプログラムのロードが完了するまで、ＣＰＵコア４Ａに対してリセット状態を保持する。デュアルポートメモリ３Ａへのプログラムのロードが完了すると、ＣＰＵコア４Ｂ−１はＣＰＵコア４Ａのリセット状態を解除し、ＣＰＵコア４Ａを起動させる。
【００２９】
ＣＰＵコア４Ａは、デュアルポートメモリ３Ａにロードされたプログラムを直接読み込んで実行する。ＬＣＤ９への表示を行う際は、前述の実施の形態１と同様に、ＣＰＵコア４Ａから指示を受けた描画エンジン６が圧縮画像データなどをＲＯＭアービタ１１を介して、プログラムＲＯＭ１から読み出し、伸張等の処理を行ってＶＲＡＭ７に書き込む。そして、ＶＲＡＭ７に書き込まれた画像データやフォントデータは、ＬＣＤコントローラ８によってＬＣＤ９に表示される。
【００３０】
このように本実施の形態３によれば、ＣＰＵコア４Ａの実行用プログラムのデュアルポートメモリ３Ａへのロード処理を、ＣＰＵコア４Ｂ−１の実行用プログラムにより行うようにしたので、ＲＯＭローダ回路を設ける必要がない。このため、半導体集積装置１０を構成するＡＳＩＣやＦＰＧＡの論理回路のボリュームを削減することができる。
また、ＣＰＵコア４Ｂ−１は、プログラムＲＯＭ１からＲＯＭアービタ１１を介して読み出してプログラムを実行するようにしたので、ＣＰＵコア４Ｂ−１用のデュアルポートメモリを設ける必要はなく、半導体集積装置１０に搭載するメモリ容量を削減することができる。また、描画データはプログラムＲＯＭ１に格納しておき、描画エンジン６はプログラムＲＯＭ１からＲＯＭアービタ１１を介して読み出すようにしたので、前述の実施の形態１と同様に半導体集積装置１０には描画データを格納するためのメモリを搭載しなくてよい。
【００３１】
なお、本実施の形態３では、ＣＰＵコア４Ｂ−１はプログラムＲＯＭ１からＲＯＭアービタ１１を介して実行用プログラムを読み出して実行する構成としたが、前述の実施の形態２と同様に、ＣＰＵコア４Ｂ−１のプログラム実行用のデュアルポートメモリとＲＯＭローダを半導体集積装置１０に設ける構成としてもよい。
【００３２】
実施の形態４．
本実施の形態４では、前述の実施の形態３と同様の基本構成において、ＣＰＵコア４Ａの実行用プログラムを分割してプログラムＲＯＭ１に格納しておく場合の例について説明する。本実施の形態４では、図４を参照しつつ、前述の実施の形態３と異なる点を中心に説明する。
【００３３】
プログラムＲＯＭ１に格納されたＣＰＵコア４Ａの実行用プログラムは、機能ごとに分割されて格納されている。すなわち、機能ごとに分割されたＣＰＵコア４Ａの実行用プログラムは、それぞれ別個の格納アドレスに格納されている。
【００３４】
半導体集積装置１０のリセットが解除されると、ＣＰＵコア４Ｂ−１はプログラムＲＯＭ１からＣＰＵコア４Ｂの実行用プログラムをＲＯＭアービタ１１を介して読み込み、実行する。そして、ＣＰＵコア４Ｂ−１は、ＣＰＵコア４Ａが実行する機能のプログラムのみをプログラムＲＯＭ１から取得し、デュアルポートメモリ３Ａへロードする。ＣＰＵコア４Ａのリセットが解除されると、ＣＰＵコア４Ａは、デュアルポートメモリ３Ａから直接読み出してプログラムを実行する。
【００３５】
ＣＰＵコア４Ａの機能を切り替える場合には、ＣＰＵコア４Ｂ−１は、ＣＰＵコア４Ａの動作を一旦停止させてリセット状態にする。そして、プログラムＲＯＭ１からＣＰＵコア４Ａの別の機能のプログラムをデュアルポートメモリ３Ａにロードする。ロードが完了すると、ＣＰＵコア４Ｂ−１はＣＰＵコア４Ａのリセットを解除し、ＣＰＵコア４Ａはデュアルポートメモリ３Ａにロードされたプログラムを実行する。これによりＣＰＵコア４Ａは、別の機能を実行することができる。
【００３６】
また、ＬＣＤ９への表示を行う際は、前述の実施の形態１と同様に、ＣＰＵコア４Ａから指示を受けた描画エンジン６が圧縮画像データなどをプログラムＲＯＭ１から読み出し、伸張等の処理を行ってＶＲＡＭ７に書き込む。そして、ＶＲＡＭ７に書き込まれた画像データやフォントデータは、ＬＣＤコントローラ８によってＬＣＤ９に表示される。
【００３７】
このように本実施の形態４によれば、ＣＰＵコア４Ａの実行用プログラムを機能ごとに分割し、そのとき実行するものだけをデュアルポートメモリ３Ａにロードするようにしたので、デュアルポートメモリ３Ａに必要なメモリ容量は少なくてよい。したがって、半導体集積装置１０に備えるデュアルポートメモリ３Ａの容量を削減することができる。また、前述の実施の形態３で得られる効果も同様に得ることができる。
【００３８】
実施の形態５．
本実施の形態５では、前述の実施の形態３と同様の基本構成において、ＣＰＵコア４Ａがマイクロコードを実行するＣＰＵコアである場合の例について説明する。なお、マイクロコードを実行するＣＰＵコアとは、マイクロコードで記述された実行用プログラムをそのまま実行するＣＰＵをいう。本実施の形態５では、図４を参照しつつ、前述の実施の形態３と異なる点を中心に説明する。
【００３９】
プログラムＲＯＭ１には、ＣＰＵコア４Ａの実行用プログラムとして、マイクロコードで記述されたプログラムが格納されている。そのほか、ＣＰＵコア４Ｂ−１が実行するプログラムと、圧縮された画像データやフォントデータなどの描画データが格納されている点は前述の実施の形態３と同様である。
【００４０】
半導体集積装置１０のリセットが解除されると、ＣＰＵコア４Ｂ−１はプログラムＲＯＭ１からＣＰＵコア４Ｂの実行用プログラムをＲＯＭアービタ１１を介して読み込み、実行する。そして、ＣＰＵコア４Ｂ−１は、ＬＣＤ９の表示更新が必要な場合、例えば、ＣＰＵコア４Ｂ−１による通信処理に伴ってＬＣＤ９の画面表示を変更したい場合には、ＣＰＵコア４Ａに対して表示更新を要求する。このとき、ＣＰＵコア４Ａへの要求はマイクロコードとしてシーケンシャルに逐次デュアルポートメモリ３Ａへと送信される。そしてＣＰＵコア４Ａは、デュアルポートメモリ３Ａに格納されたマイクロコードを逐次読み出して実行する。
【００４１】
デュアルポートメモリ３Ａへ送信されるマイクロコードは、ＣＰＵコア４Ｂ−１の処理実行に伴ってＣＰＵコア４Ａが実行すべきプログラムのみである。したがって、デュアルポートメモリ３Ａのメモリ容量は少なくてよい。より具体的に説明すると、同様の処理を行う場合においてマイクロコードを使用する場合と固定プログラムを使用する場合とで比較するに、固定プログラムを使用する場合には条件分岐などの処理プログラムが必要となるのでデュアルポートメモリ３Ａに格納すべき実行用プログラムのサイズが大きくなる。例えば、ＣＰＵコア４Ｂ−１の処理に応じた処理をＣＰＵコア４Ａが行う場合、固定プログラムであるＣＰＵコア４Ａの実行用プログラムには、ＣＰＵコア４Ｂ−１の処理内容に対応する条件分岐プログラムが含まれることとなる。これに対しマイクロコードを使用する場合、ＣＰＵコア４Ａに必要なのはＣＰＵコア４Ｂ−１の処理実行に伴って実行すべきマイクロコードのみである。すなわち、固定プログラムにおける条件分岐処理をＣＰＵコア４Ｂ−１が行うこととなるため、ＣＰＵコア４Ａが実行するプログラムには条件分岐処理は不要となり、ＣＰＵコア４Ａの実行に必要なプログラムサイズが小さくなる。
【００４２】
このように本実施の形態５によれば、マイクロコードを実行するＣＰＵコア４Ａを使用する場合において、ＣＰＵコア４Ｂ−１の処理内容に応じたマイクロコードのみをデュアルポートメモリ３Ａに格納するようにしたので、デュアルポートメモリ３Ａに必要なメモリ容量は少なくてよい。したがって、半導体集積装置１０に備えるデュアルポートメモリ３Ａの容量を削減することができる。また、前述の実施の形態３で得られる効果も同様に得ることができる。
【００４３】
なお、上述の実施の形態１〜実施の形態５において、第１の記憶手段としてプログラムＲＯＭ１を用いた例について説明したが、同様の機能を持つ他の記憶手段を用いても良い。また、第２の記憶手段としてデュアルポートメモリを設ける場合の例について説明したが、シングルポートのリードライト可能なＳＲＡＭ、その他同様な機能を持つ記憶手段で構成してもよい。
【図面の簡単な説明】
【００４４】
【図１】実施の形態１に係る画像処理装置の回路構成を示すブロック図である。
【図２】実施の形態１に係る画像処理装置のプログラムＲＯＭの構成を示すものである。
【図３】実施の形態２に係る画像処理装置の回路構成を示すブロック図である。
【図４】実施の形態３〜５に係る画像処理装置の回路構成を示すブロック図である。
【符号の説明】
【００４５】
１  プログラムＲＯＭ、２  ＲＯＭローダ、３Ａ  デュアルポートメモリ（ＤＰＭＥＭ）、３Ｂ  デュアルポートメモリ（ＤＰＭＥＭ）、４Ａ  ＣＰＵコア、４Ｂ、４Ｂ−１  ＣＰＵコア、６  描画エンジン、７  ＶＲＡＭ、８  ＬＣＤコントローラ（ＬＣＤＣ）、９  ＬＣＤ、１０  画像処理装置、１１  ＲＯＭアービタ、１２  通信インタフェース（通信Ｉ／Ｆ）、２０  画像処理装置。
【図１】
2010049556.tif 000003
【図２】
2010049556.tif 000004
【図３】
2010049556.tif 000005
【図４】
2010049556.tif 000006