(57)【要約】【課題】センサチップに対して、面積を大幅に増加させることなく、かつ画質を低ノイズに保ったまま、リセットレベル、及びシグナルレベルのサンプリング期間が各々短縮でき、トータルの画素の読み出し期間を短縮でき、高速フレームレートで、且つ光量を正確にＡ／Ｄ変換可能なＣＭＯＳイメージセンサを得る。【解決手段】アナログ入力信号電圧とランプ波信号電圧とを保持するサンプルホールド部３Ａ１と、該サンプルホールド部３Ａ１からの出力を入力として自身の反転レベルとを比較する比較部３Ａ２とを有し、サンプルホールド部３Ａは、該アナログ入力信号が該サンプリング容量素子の一端に印加されたときに、該サンプリング容量素子の一端の電位レベルが所定電圧に落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に安定化促進電圧を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ入力信号の電圧レベルを、一定の電圧幅で段階的に変化するランプ波信号の電圧レベルと比較する比較部を有し、該比較部での比較結果に基づいて該アナログ入力信号の電圧レベルをデジタルデータに変換するＡ／Ｄ変換器であって、
少なくとも１つの容量素子をサンプリング容量素子として含み、該アナログ入力信号が該サンプリング容量素子の一端に印加されたとき、該アナログ入力信号の電圧レベルが該サンプリング容量素子にサンプルホールドされるよう構成したサンプルホールド部を有し、
該サンプルホールド部は、該アナログ入力信号が該サンプリング容量素子の一端に印加されたときに、該サンプリング容量素子の一端の電位レベルが所定電圧に落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に安定化促進電圧を印加する、Ａ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、
前記サンプルホールド部は、少なくとも２つの容量素子を第１及び第２のサンプリング容量素子として含み、該アナログ入力信号が該第１のサンプリング容量素子の一端に印加されたとき、該アナログ入力信号の第１の電圧レベルが該第１のサンプリング容量素子にサンプルホールドされ、該アナログ入力信号が該第２のサンプリング容量素子の一端に印加されたとき、該アナログ入力信号の第２の電圧レベルが該第２のサンプリング容量素子にサンプルホールドされるよう構成されており、
前記比較部は、該アナログ入力信号の第１の電圧レベルと第２の電圧レベルとの差電圧レベルを、前記ランプ波信号の電圧レベルと比較するよう構成されており、
前記デジタルデータは、該差電圧レベルをＡ／Ｄ変換したものであり、
該サンプルホールド部の第１及び第２のサンプリング容量素子の少なくとも一方のサンプリング容量素子は、その一端に該アナログ入力信号が印加されたときに、該サンプリング容量素子の一端の電位レベルが落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に安定化促進電圧が印加される、Ａ／Ｄ変換器。
【請求項３】
請求項２に記載のＡ／Ｄ変換器において、
前記アナログ入力信号は、固体撮像素子を構成する、被写体からの光を光電変換して出力する画素からのアナログ画素信号であり、
該アナログ入力信号の第１の電圧レベルは、該画素の基準電位であるリセット電圧レベルであり、該アナログ入力信号の第２の電圧レベルは、該画素での光電変換により得られた信号電圧レベルである、Ａ／Ｄ変換器。
【請求項４】
請求項３に記載のＡ／Ｄ変換器において、
前記サンプルホールド部の第１のサンプリング容量素子は、
その一端に前記アナログ入力信号が印加されたときに、該第１のサンプリング容量素子の一端の電位レベルが前記リセット電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第１の初期電圧が印加される、Ａ／Ｄ変換器。
【請求項５】
請求項３に記載のＡ／Ｄ変換器において、
前記サンプルホールド部の第２のサンプリング容量素子は、
その一端に前記アナログ入力信号が印加されたときに、該第２のサンプリング容量素子の一端の電位レベルが前記信号電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第２の初期電圧が印加される、Ａ／Ｄ変換器。
【請求項６】
請求項３に記載のＡ／Ｄ変換器において、
前記サンプルホールド部の第１のサンプリング容量素子は、
その一端に前記アナログ入力信号が印加されたときに、該第１のサンプリング容量素子の一端の電位レベルが前記リセット電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第１の初期電圧が印加され、
前記サンプルホールド部の第２のサンプリング容量素子は、
その一端に前記アナログ入力信号が印加されたときに、該第２のサンプリング容量素子の一端の電位レベルが前記信号電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第２の初期電圧が印加される、Ａ／Ｄ変換器。
【請求項７】
請求項２に記載のＡ／Ｄ変換器において、
前記サンプルホールド部は、前記デジタルデータに変換すべきアナログ入力信号の電圧レベルと、該デジタルデータにおけるビット数に対応したステップで段階的にレベル変化するランプ波信号電圧とを保持するサンプルホールド回路である、Ａ／Ｄ変換器。
【請求項８】
請求項７に記載のＡ／Ｄ変換器において、
前記比較部は、
前記サンプルホールド回路からの出力のみを入力として自身の反転レベルとを比較する単一入力比較回路である、Ａ／Ｄ変換器。
【請求項９】
請求項７に記載のＡ／Ｄ変換器において、
前記比較部は、
前記サンプルホールド回路からの出力と前記ランプ波形信号とを入力とする２入力比較回路である、Ａ／Ｄ変換器。
【請求項１０】
請求項９に記載のＡ／Ｄ変換器において、
前記第１のサンプリング容量素子の第１の端子が前記比較部の入力ノードであり、
前記サンプルホールド部は、
前記安定化促進電位として第１の初期電圧が印加される第１の初期電圧端子と、該第１のサンプリング容量素子の第２の端子との間に接続された第１のスイッチを有している、Ａ／Ｄ変換器。
【請求項１１】
請求項１０に記載のＡ／Ｄ変換器において、
前記第１のサンプリング容量素子の第２の端子に印加する安定化促進電圧が、前記アナログ入力信号の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値である、Ａ／Ｄ変換器。
【請求項１２】
請求項１に記載のＡ／Ｄ変換器において、
前記第１のスイッチは、オン期間を、該第１のスイッチの第２の端子の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値になった時にオフするように制御されるＡ／Ｄ変換器。
【請求項１３】
請求項７に記載のＡ／Ｄ変換器において、
前記第２のサンプリング容量素子の第１の端子が前記ランプ波信号の入力端子であり、
前記サンプルホールド部は、
前記アナログ入力信号が印加される入力端子と、該第２のサンプリング容量素子の第２の端子との間に接続された第２のスイッチを有している、Ａ／Ｄ変換器。
【請求項１４】
請求項１３に記載のＡ／Ｄ変換器において、
前記安定化促進電位として第２の初期電圧が印加される第２の初期電圧端子と、該第２のサンプリング容量素子の第２の端子との間に接続された第３のスイッチを有している、Ａ／Ｄ変換器。
【請求項１５】
請求項１４に記載のＡ／Ｄ変換器において、
前記第２の初期電圧は、前記第２のスイッチがオンした際に、電荷分配後に安定する前記第２のサンプリング容量素子の第２の端子の電圧レベルが、前記アナログ入力信号の過渡的に安定する第１の電圧レベルに非常に近い電圧レベルである、Ａ／Ｄ変換器。
【請求項１６】
請求項１４に記載のＡ／Ｄ変換器において、
前記第３のスイッチは、オン期間を、前記第２のサンプリング容量素子の第２の端子の電圧が、前記の第２のスイッチがオンした際に、電荷分配後に安定する前記第２のサンプリング容量素子の第２の端子の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値になる時にオフするように制御される、Ａ／Ｄ変換器。
【請求項１７】
請求項２から１６のいずれかに記載のＡ／Ｄ変換器において、
前記第１のサンプリング容量素子の第２の端子に対して前記第１の初期電圧を印加するための第１の初期電圧端子をグランドレベルに固定する、Ａ／Ｄ変換器。
【請求項１８】
請求項２から１６のいずれかに記載のＡ／Ｄ変換器において、
前記第１のサンプリング容量素子の第２の端子に対して前記第２の初期電圧を印加するための前記第２の初期電圧端子をグランドレベルに固定する、Ａ／Ｄ変換器。
【請求項１９】
請求項１から１８のいずれかに記載のＡ／Ｄ変換器を具備する固体撮像装置。
【請求項２０】
被写体の撮像を行う撮像部を備えた電子情報機器であって、
該撮像部は、請求項１９に記載の固体撮像装置を備えたものである電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器、固体撮像装置、及び電子情報機器に関し、特に、アナログ信号をデジタルデータに変換するＡ／Ｄ変換器、およびこれを具備した固体撮像装置、さらに、この固体撮像装置を用いた電子情報機器に関するものであり、本発明は、光電変換素子等に代表されるエネルギーを電子に変換する素子を一単位画素とし、その画素を行列状に並べたＣＣＤ、ＣＭＯＳイメージセンサ、近赤外・遠赤外イメージセンサ等で用いられる、サンプルホールド部や比較部などが列毎に配置された列並列型Ａ／Ｄ変換器を前提技術とするものである。
【背景技術】
【０００２】
今日のＣＭＯＳイメージセンサに代表される固体撮像装置においては、ＣＭＯＳロジックプロセスとイメージセンサプロセスの融合により、ＣＭＯＳイメージセンサチップ上に複雑なアナログ回路やデジタル回路、及び信号処理部を搭載することが可能であり、固体撮像装置には、センサチップ上にＡ／Ｄ変換器を搭載したものがある。
【０００３】
特に固体撮像装置でよく用いられるＡ／Ｄ変換器のアーキテクチャとしては、列並列型Ａ／Ｄ変換器の構成がある。
【０００４】
列並列型Ａ／Ｄ変換器とは、行列状に並べられた固体撮像素子（以下、画素という。）に対して、画素の列ごとにＡ／Ｄ変換器の主要部（サンプルホールド部及び比較部など）が設けられている方式のＡ／Ｄ変換器である。このようなＡ／Ｄ変換器では、変換レートを１行の読み出しレートまで落とし、総合的に消費電力を下げることができる点や読み出しレートの高速化が容易な点の長所がある。
【０００５】
列並列型Ａ／Ｄ変換器の中でもランプ波信号を用いる方式は一般的であり、この方式のＡ／Ｄ変換器は、１０ビット精度の解像度の場合、１０２４ステップでランプ波信号のレベルを段階的に上昇（又は、下降）させると同時に、カウンタ回路がカウントアップ（又はカウントダウン）を行い、ランプ波信号レベルと画素信号レベルとを比較する比較器の出力が反転した時点でのカウンタ値を、アナログ画素信号のデジタル画素データとしてデジタルメモリに記憶する方式を用いている。
【０００６】
図１１は、従来技術として、特許文献１に代表されるＣＭＯＳイメージセンサ等の固体撮像装置のシステム構成図を示す。
【０００７】
図１１に示す固体撮像装置２００ａは、行列状に配列された複数の画素２００と、各画素行を選択する垂直デコーダ回路２０１と、各画素列からのアナログ画素信号をサンプルホールドしてランプ波形と比較するサンプルホールド回路及び比較回路部（以下、ＳＨＣ回路部とも略記する。）４Ａと、該ランプ波形を生成するランプ波生成回路２０２とを有している。また、固体撮像装置２００ａは、Ｎビットのカウント値を生成するカウンタ回路２０３と、該Ｎビットのカウント値を受け、上記ＳＨＣ回路部４Ａからの比較出力に応じて、Ｎビットカウント値を、上記アナログ画素信号に対応するデジタル画素データとして記憶するデジタルメモリ回路（Ｎ−ｂｉｔ）２０６と、各デジタルメモリ回路２０６に記憶されたデジタル画素データが順次出力されるようデジタルメモリ回路２０６を制御する水平デコーダ回路２０６とを有している。
【０００８】
また、図１２は、前記固体撮像装置に具備された従来技術の並列型Ａ／Ｄ変換器を説明する図であり、並列型Ａ／Ｄ変換器における、容量とスイッチからなるサンプルホールド回路及び比較回路部（以下、ＳＨＣ回路部とも略記する。）を、画素を構成する画素回路とともに示している。
【０００９】
このＳＨＣ回路部４Ａの１つの入力は、画素からの入力信号Ｖｐｉｘであり、もう１つの入力は、ランプ波生成回路２０２からの出力信号Ｖｒである。このランプ波生成回路２０２は、リセットレベルＶｒｓｔと光量に応じて変化するシグナルレベルＶｓｉｇとの差分電圧ΔＶと比較するためのランプ波を生成する回路である。
【００１０】
また、画素２００は画素回路４Ｂにより構成されている。この画素回路４Ｂは、入射光の光電変換を行うフォトダイオードＰＤと、該フォトダイオードＰＤでの光電変換により得られた信号電荷を蓄積する電荷蓄積部（フローティングデフュージョン）ＦＤと、該フォトダイオードＰＤから信号電荷を電荷蓄積部ＦＤに転送する転送トランジスタＴｔｒと、電源ＶＤと電荷蓄積部ＦＤとの間に接続され、該電荷蓄積部ＦＤの電位を電源電圧にリセットするリセットトランジスタＴｒと、電荷蓄積部ＦＤの電位を増幅する増幅トランジスタＴａと、該増幅トランジスタＴａと読み出し信号線（以下、画素信号線ともいう。）Ｌとの間に接続され、画素を選択する選択トランジスタＴｓとを有している。上記リセットトランジスタＴｒのゲートには画素リセット信号ＲＳＴが入力され、転送トランジスタＴｔのゲートには転送信号ＴＸが入力され、選択トランジスタＴｓのゲートには水平ライン選択信号ＳＥＬが入力されるようになっている。
【００１１】
上記読み出し信号線（画素信号線）Ｌは、画素列毎に設けられており、定電流源４０３に接続されている。また、この画素信号線Ｌに読み出されたアナログ画素信号は、サンプルホールド回路および比較回路としてのＳＨＣ回路部４Ａに供給されるようになっている。
【００１２】
このＳＨＣ回路部４Ａは、図１２に示すように、その内の第１ノードＮ４１と上記読み出し信号線Ｌとの間に接続されたスイッチ（ＳＷ１）４０１ａと、該第１ノードＮ４１と回路部内の第２ノードＮ４２との間に接続された第１の容量素子（Ｃ１）４０２ａと、該第１ノードＮ４１とランプ波形入力ノードＮｒとの間に直列に接続された第２のスイッチ（ＳＷ２）４０１ｂおよび第２の容量素子（Ｃ２）４０２ｂと、該第２ノードＮ４２と出力ノード（ＣＰＯＵＴ）Ｎｃｐとの間に接続された比較回路４００と、該比較回路４００と並列に接続された第３のスイッチ（ＳＷ１）４０１ｃとを有している。上記第１〜第３のスイッチ４０１ａ〜４０１ｃは、制御信号ＳＷ１〜ＳＷ３によりオンオフ制御されるものである。
【００１３】
ここで、ＳＨＣ回路部４Ａは、サンプルホールド回路４Ａ１及び比較回路４Ａ２を含み、サンプルホールド回路４Ａ１は、前記２つのスイッチ４０１ａ及び４０１ｂと２つの容量素子４０２ａ及び４０２ｂをから構成されており、また、比較部４Ａ２は、比較回路４００と第３のスイッチ４０１ｃとから構成されている。
【００１４】
そして、この固体撮像装置２００では、前記ＳＨＣ回路部４Ａ、デジタルメモリ回路２０６、カウンタ回路２０３、及びランプ波生成回路２０２が、Ａ／Ｄ変換器２２０ａを構成している。
【００１５】
なお、ここでは説明の都合上、第１〜第３のスイッチ（ＳＷ１〜ＳＷ３）４０１ａ〜４０１ｃは、制御信号ＳＷ１〜ＳＷ３により制御されるものであり、これらの制御信号は画素の駆動信号とともに制御部１１０から供給される。
【００１６】
次に動作について説明する。
【００１７】
図１３は、画素を駆動する各駆動信号ＳＥＬ，ＲＴＳ，ＴＸのレベル変化と、ＳＨＣ回路部（サンプルホールド回路及び比較回路）４Ａを制御する各制御信号ＳＷ１〜ＳＷ３のレベル変化と、画素からの入力信号Ｖｐｉｘの電圧変化を示している。
【００１８】
まず始めに、時間ｔ１にて、画素駆動信号である水平ライン選択信号ＳＥＬがオンすると同時に、画素リセット信号ＲＳＴがオンすることで、画素のフローティングディフュージョンＦＤの電位レベルが画素電源ＶＤへプルアップすると同時に、画素信号Ｖｐｉｘの電圧、つまり、選択された画素につながる画素信号線Ｌの電圧も上昇する。
【００１９】
次に、時間ｔ２にて、サンプルホールド回路への画素信号Ｖｐｉｘの入力を制御するスイッチ４０１ａと、比較回路のオートゼロスイッチ４０１ｃとが、それぞれの制御信号ＳＷ１及びＳＷ３によりオンする。なお、画素信号Ｖｐｉｘの電圧レベルは、これらのスイッチがオンした際のフィードスルーの影響で少し降下する。
【００２０】
時間ｔ３にて、画素のリセット信号ＲＳＴがオフすると、サンプルホールド回路４Ａ１内の第１のサンプリング容量４０２ａ（容量値Ｃ１）と、画素信号線Ｌの付加容量と、画素内のトランジスタ及び定電流源から構成されるソースフォロワ回路のアンプ動作にて、画素信号Ｖｐｉｘの電圧が画素のリセットレベルＶｒｓｔへセトリングする。
【００２１】
時間ｔ４にて、前記比較回路のオートゼロスイッチ４０１ｃがオフすることで、前記第１のサンプリング容量４０１ａに、画素のリセットレベルＶｒｓｔと、前記比較回路の反転レベルＶｔｈとの電圧差が保持される。ここで、比較回路の反転レベルＶｔｈは比較回路の閾値電圧である。
【００２２】
次に、時間ｔ５にて、画素のトランスファーゲート（転送トランジスタ）Ｔｔがオンすることで、フォトダイオードＰＤから前記フローティングディフュージョンＦＤへ電荷が転送され、フローティングディフュージョンＦＤの電圧が降下するが、図１３に示すように暗時の場合は、前記トランスファーゲート（転送トランジスタのゲート）とフローティングディフュージョンＦＤとの容量カップリングにより、フローティングディフュージョンＦＤの電圧が上昇して、同時に画素信号Ｖｐｉｘの電圧も上昇する。
【００２３】
時間ｔ６にて、前記トランスファーゲート（転送トランジスタ）Ｔｒがオフすると、画素信号Ｖｐｉｘの電圧が下降し、時間ｔ７にて、サンプルホールド回路４Ａ１のランプ波信号Ｖｒの入力を制御するスイッチ４０２ｂがオンすると、第２のサンプリング容量４０２ｂの、前記スイッチ４０１ｂと接続される一端の端子Ｎｂ’の電圧が下がり、同時に画素信号Ｖｐｉｘの電圧も降下する。
【００２４】
その後は、前記リセットサンプリング期間Ｔｒｓと同様に、第２のサンプリング容量４０２ｂの容量値Ｃ２と、画素信号線Ｌの付加容量と、画素内のトランジスタ及び定電流源から構成されるソースフォロワ回路のアンプ動作とにより、画素信号Ｖｐｉｘの電圧がシグナルレベルＶｓｉｇへセトリングする。
【００２５】
時間ｔ８にて、前記サンプルホールド回路の画素信号Ｖｐｉｘの入力を制御するスイッチ４０１ａがオフすることで、前記第２のサンプリング容量４０２ｂに、画素のシグナルレベルＶｓｉｇと、前記ランプ波の初期レベルＶｒ０の電圧差が保持される。
【００２６】
最後に、時間ｔ９にて画素駆動信号の水平ライン選択信号ＳＥＬがオフすることで、画素信号Ｖｐｉｘは上昇して初期の電圧レベルへ戻る。
【００２７】
このとき、比較回路（例えば、インバータ）４００の入力電圧Ｖｉｎを見ると、
Ｖｉｎ＝Ｖｒｍｐ＋（Ｖｓｉｇ−Ｖｒ０）−（Ｖｒｓｔ−Ｖｔｈ）
となる。
【００２８】
ここで、Ｖｒｍｐはランプ波形の電圧レベル、Ｖｒ０はランプ波形の初期電圧レベルである。
【００２９】
この式を変形すると、
Ｖｉｎ＝Ｖｔｈ−（Ｖｒｓｔ−Ｖｓｉｇ）＋（Ｖｒｍｐ−Ｖｒ０）
となる。つまり比較回路４００の入力電圧Ｖｉｎは、その閾値電圧Ｖｔｈと、入力電圧を２時点でサンプリングした電圧の電位差−（Ｖｒｓｔ−Ｖｓｉｇ）と、基準電圧の変化幅（Ｖｒｍｐ−Ｖｒ０）との和となる。ここで基準電圧の変化幅（Ｖｒｍｐ−Ｖｒ０）と，電位差（Ｖｒｓｔ−Ｖｓｉｇ）との差がゼロとなったときに、Ｖｉｎ＝Ｖｔｈ（閾値電圧）となり、比較回路の出力は反転することができる。
【００３０】
ランプ波形電圧の変化幅（Ｖｒｍｐ−Ｖｒ０）と，電位差（Ｖｒｓｔ−Ｖｓｉｇ）との差がゼロとなることは、（Ｖｒｍｐ−Ｖｒ０）−（Ｖｒｓｔ−Ｖｓｉｇ）＝０であり、（Ｖｒｓｔ−Ｖｓｉｇ）＝（Ｖｒｍｐ−Ｖｒ０）と表わせる。
【００３１】
比較回路の出力は反転したとき、デジタルメモリ回路２０６では、カウンタ回路２０３のカウント値をラッチする。このデジタルメモリ回路２０６にラッチされたカウンタ出力がアナログ画素信号のデジタル画素データとして固体撮像装置から出力される。
【００３２】
ところで、前記スイッチ４０１ｃがオンしてからオフするまでのリセットサンプリング期間Ｔｒｓと、前記スイッチ４０１ｂがオンしてから前記スイッチ４０１ａがオフするまでのシグナルサンプリング期間Ｔｓｓが、十分に長い場合は、画素からの入力信号（画素信号）Ｖｐｉｘが安定した後の電圧レベルを、列型Ａ／Ｄ変換器内のサンプルホールド回路４Ａ１がサンプリングするため、正確な暗時、及び明時のリセット電圧とシグナル電圧の差分電圧がＡ／Ｄ変換される。
【００３３】
一方、図１３のタイミングチャートに示すように、従来技術のＡ／Ｄ変換器における、画素信号Ｖｐｉｘに対するリセットサンプリング期間Ｔｒｓ及びシグナルサンプリング期間Ｔｓｓが共に非常に短い時間である場合は、画素信号Ｖｐｉｘが十分にセトリングしていない状態で、サンプルホールド回路４Ａ１で画素信号Ｖｐｉｘのサンプリングが行われることとなる。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２０００−２８６７０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
以上説明したように、前述の従来技術の場合、画素からの入力信号Ｖｐｉｘが安定するまでの時間は、画素内のトランジスタと、定電流源で構成されるソースフォロワ回路のアンプ動作と、非選択画素に代表される画素による、入力信号（Ｖｐｉｘ）に対する寄生容量（負荷容量）と、列型Ａ／Ｄ変換器内のサンプルホールド回路における各サンプリング容量等で決定される。
【００３６】
従って、画素信号Ｖｐｉｘを短時間でセトリングさせるためには、定電流源の電流を増加するか、画素側の非選択画素に代表される負荷容量を減らすか、サンプルホールド回路側のサンプリング容量の容量値を減らす等の選択肢がある。
【００３７】
前記定電流源の電流を増加させる場合、図１５に示すように全光量の領域にて画素信号Ｖｐｉｘの電圧レベルの絶対値が下がり、また、この電圧レベルの絶対値は、定電流源が必要とする電圧範囲以下には下がらないことから、画素信号Ｖｐｉｘのサンプリングレベルの線形性を確保できる電圧範囲が狭くなるという問題がある。
【００３８】
図１５のグラフ（ａ）は定電流源の電流が小さい場合の画素信号電圧Ｖｐｉｘの輝度に対する変化を示し、図１５のグラフ（ｂ）は定電流源の電流が大きい場合の画素信号電圧Ｖｐｉｘの輝度に対する変化を示す。図１５の電位差（ｄ）は、定電流源が必要とする画素信号線の電圧範囲を示しており、定電流源の電流が大きい場合の実際の画素信号電圧Ｖｐｉｘの輝度に対する変化は、図１５の点線グラフ（ｃ）で示すような特性となり、照度が一定値より大きい領域では、照度が変化しても画素信号電圧Ｖｐｉｘが変化せず、線形性が損なわれる。
【００３９】
ところで、特開２００８−２１１５４０号公報には、各種駆動モードに応じて、定電流源の電流値を切り替える技術が紹介されている。
【００４０】
この技術は、高速読み出しモード時には、定電流源が大電流設定になり、短時間で画素信号をセトリングさせて、低速読み出しモード時には、定電流源が小電流設定になり、長時間で画素信号をセトリングさせる技術であるが、高速に画素信号を読みだし、しかも定電流源の電流値を小さく抑えることはできない。
【００４１】
また、その他に、消費電流の増加に起因した発熱による熱雑音（ｋＴ／Ｃノイズ）が増加するという問題が発生する。前記サンプルホールド回路側のサンプリング容量の容量値を減らす場合も、ｋＴ／Ｃノイズが大きくなり画質に影響がでる問題が発生する。
【００４２】
一方、前記画素側の非選択画素に代表される負荷容量を減らす方法の一例として、特開２００７−２４３２６５号公報にて、１列の画素の負荷を２列に分離して、２列の何れかを選択するスイッチを備えた構成にて負荷容量を半分に減らす技術が紹介されている。しかしこの公報に開示の技術では、隣接する画素を行方向もしくは列方向にずらして配列する必要があるため、画素信号の読み出しの高速化が図れ、フレームレートが向上する一方で、必要な画素数を実現するためのレイアウト面積が大きくなるといった短所が新たに発生する。
【００４３】
また、前述までの課題とは別に、高速に画素信号を読み出す場合の問題として、画素からの入力信号ＶｐｉｘのリセットレベルＶｒｓｔと、光量に応じて変化するそのシグナルレベル（Ｖｓｉｇ）との差分電圧（ΔＶ）が、正確に光量に応じた値にならない問題がある。
【００４４】
具体的には、前回に読み出した画素の光量に依存して、前記図１２における第１コンデンサ４０２ａの一方の端子Ｎａ’（内部ノードＮ４１）やスイッチ４０１ｂの第２コンデンサ４０２ｂとの接続端子Ｎｂ’の電圧が、前回の読み出し時に変化した電圧状態で維持されている。
【００４５】
従って、今回読み出す時に、コンデンサにおける異電位間のチャージシェアにより、画素信号の初期電圧（コンデンサにおける充電開始時の端子間電圧）が変化するため、セトリング時間が変わり、結果として短時間でサンプリングした場合に、正確な電圧レベルを保持できないという問題が発生する。
【００４６】
以下この問題について具体的に説明する。
【００４７】
図１４に従来技術における画素信号Ｖｐｉｘの詳細な波形を示す。
【００４８】
前記図１４の波形（Ａ’）は、前回の読み出し画素が暗時で、今回の読み出し画素も暗時の場合の波形である。前記図１４の波形（Ｂ’）は、前回の読み出し画素が明時で、今回の読み出し画素は暗時の場合の波形である。画素信号Ｖｐｉｘの波形（Ａ’）と（Ｂ’）を比較した時、リセットレベルＶｒｓｔのサンプリングにおいても、シグナルレベルＶｓｉｇのサンプリングにおいても、波形（Ｂ’）の電圧の方が低く、前回の読み出し画素が明時の場合の方が、多少は、セトリングが良いことが分る。更に、リセットサンプリング期間のセトリングとシグナルサンプリング期間のセトリングに差異があった場合には、波形（Ａ’）と（Ｂ’）の各々場合で差分電圧（ΔＶ）が異なり、今回の読み出し画素が同じ光量の暗時で有るのにも関わらず、Ａ／Ｄ変換結果のデジタル値が異なることとなる。
【００４９】
同様にして、前記図１４の波形（Ｃ’）は、前回の読み出し画素が暗時で、今回の読み出し画素は明時の場合の波形である。前記図１４の波形（Ｄ’）は、前回の読み出し画素が明時で、今回の読み出し画素も明時の場合の波形である。画素信号Ｖｐｉｘの波形（Ｃ’）と（Ｄ’）を比較した時、リセットレベルＶｒｓｔのサンプリングにおいても、シグナルレベルＶｓｉｇのサンプリングにおいても、波形（Ｄ’）の電圧の方が低く、前回の読み出し画素が明時の場合の方が、多少はセトリングが良いことが分る。更に、リセットサンプリング期間のセトリングとシグナルサンプリング期間のセトリングに差異があった場合には、波形（Ｃ’）と（Ｄ’）の各々の場合の差分電圧（ΔＶ）が異なり、今回の読み出し画素が前回の読み出し画素と同じ光量の明時で有るのにも関わらず、Ａ／Ｄ変換結果のデジタル値が異なることとなる。
【００５０】
以上の問題は、画素信号Ｖｐｉｘの電圧値を介して、光量を正確にデジタル値に変換するイメージセンサの本来の目的からすると本質的な課題となっている。
【００５１】
本発明は、上記のような問題点を解決するためになされたもので、センサチップに対して、面積を大幅に増加させることなく、しかも画質を低ノイズに保ったまま、リセットレベルのサンプリング期間及びシグナルレベルのサンプリング期間を各々短縮してトータルの画素の読み出し期間を短縮することができ、これにより高速フレームレートで、光量を正確にＡ／Ｄ変換可能することができる固体撮像装置、およびこのような固体撮像装置を用いた電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００５２】
本発明に係るＡ／Ｄ変換器は、アナログ入力信号の電圧レベルを、一定の電圧幅で段階的に変化するランプ波信号の電圧レベルと比較する比較部を有し、該比較部での比較結果に基づいて該アナログ入力信号の電圧レベルをデジタルデータに変換するＡ／Ｄ変換器であって、少なくとも１つの容量素子をサンプリング容量素子として含み、該アナログ入力信号が該サンプリング容量素子の一端に印加されたとき、該アナログ入力信号の電圧レベルが該サンプリング容量素子にサンプルホールドされるよう構成したサンプルホールド部を有し、該サンプルホールド部は、該アナログ入力信号が該サンプリング容量素子の一端に印加されたときに、該サンプリング容量素子の一端の電位レベルが所定電圧に落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に安定化促進電圧を印加するものであり、そのことにより上記目的が達成される。
【００５３】
本発明は、上記Ａ／Ｄ変換器において、前記サンプルホールド部は、少なくとも２つの容量素子を第１及び第２のサンプリング容量素子として含み、該アナログ入力信号が該第１のサンプリング容量素子の一端に印加されたとき、該アナログ入力信号の第１の電圧レベルが該第１のサンプリング容量素子にサンプルホールドされ、該アナログ入力信号が該第２のサンプリング容量素子の一端に印加されたとき、該アナログ入力信号の第２の電圧レベルが該第２のサンプリング容量素子にサンプルホールドされるよう構成されており、前記比較部は、該アナログ入力信号の第１の電圧レベルと第２の電圧レベルとの差電圧レベルを、前記ランプ波信号の電圧レベルと比較するよう構成されており、前記デジタルデータは、該差電圧レベルをＡ／Ｄ変換したものであり、該サンプルホールド部の第１及び第２のサンプリング容量素子の少なくとも一方のサンプリング容量素子は、その一端に該アナログ入力信号が印加されたときに、該サンプリング容量素子の一端の電位レベルが落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に安定化促進電圧が印加されることが好ましい。
【００５４】
本発明は、上記Ａ／Ｄ変換器において、前記アナログ入力信号は、固体撮像素子を構成する、被写体からの光を光電変換して出力する画素からのアナログ画素信号であり、該アナログ入力信号の第１の電圧レベルは、該画素の基準電位であるリセット電圧レベルであり、該アナログ入力信号の第２の電圧レベルは、該画素での光電変換により得られた信号電圧レベルであることが好ましい。
【００５５】
本発明は、上記Ａ／Ｄ変換器において、前記サンプルホールド部の第１のサンプリング容量素子は、その一端に前記アナログ入力信号が印加されたときに、該第１のサンプリング容量素子の一端の電位レベルが前記リセット電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第１の初期電圧が印加されることが好ましい。
【００５６】
本発明は、上記Ａ／Ｄ変換器において、前記サンプルホールド部の第２のサンプリング容量素子は、その一端に前記アナログ入力信号が印加されたときに、該第２のサンプリング容量素子の一端の電位レベルが前記信号電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第２の初期電圧が印加されることが好ましい。
【００５７】
本発明は、上記Ａ／Ｄ変換器において、前記サンプルホールド部の第１のサンプリング容量素子は、その一端に前記アナログ入力信号が印加されたときに、該第１のサンプリング容量素子の一端の電位レベルが前記リセット電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第１の初期電圧が印加され、前記サンプルホールド部の第２のサンプリング容量素子は、その一端に前記アナログ入力信号が印加されたときに、該第２のサンプリング容量素子の一端の電位レベルが前記信号電圧レベルに落ち着いて安定するのが促進されるよう、該サンプリング容量素子の一端に前記安定化促進電圧として第２の初期電圧が印加されることが好ましい。
【００５８】
本発明は、上記Ａ／Ｄ変換器において、前記サンプルホールド部は、前記デジタルデータに変換すべきアナログ入力信号の電圧レベルと、該デジタルデータにおけるビット数に対応したステップで段階的にレベル変化するランプ波信号電圧とを保持するサンプルホールド回路であることが好ましい。
【００５９】
本発明は、上記Ａ／Ｄ変換器において、前記比較部は、前記サンプルホールド回路からの出力のみを入力として自身の反転レベルとを比較する単一入力比較回路であることが好ましい。
【００６０】
本発明は、上記Ａ／Ｄ変換器において、前記比較部は、前記サンプルホールド回路からの出力と前記ランプ波形信号とを入力とする２入力比較回路であることが好ましい。
【００６１】
本発明は、上記Ａ／Ｄ変換器において、前記第１のサンプリング容量素子の第１の端子が前記比較部の入力ノードであり、前記サンプルホールド部は、前記安定化促進電位として第１の初期電圧が印加される第１の初期電圧端子と、該第１のサンプリング容量素子の第２の端子との間に接続された第１のスイッチを有していることが好ましい。
【００６２】
本発明は、上記Ａ／Ｄ変換器において、前記第１のサンプリング容量素子の第２の端子に印加する安定化促進電圧が、前記アナログ入力信号の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値であることが好ましい。
【００６３】
本発明は、上記Ａ／Ｄ変換器において、前記第１のスイッチは、オン期間を、該第１のスイッチの第２の端子の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値になった時にオフするように制御されることが好ましい。
【００６４】
本発明は、上記Ａ／Ｄ変換器において、前記第２のサンプリング容量素子の第１の端子が前記ランプ波信号の入力端子であり、前記サンプルホールド部は、前記アナログ入力信号が印加される入力端子と、該第２のサンプリング容量素子の第２の端子との間に接続された第２のスイッチを有していることが好ましい。
【００６５】
本発明は、上記Ａ／Ｄ変換器において、前記安定化促進電位として第２の初期電圧が印加される第２の初期電圧端子と、該第２のサンプリング容量素子の第２の端子との間に接続された第３のスイッチを有していることが好ましい。
【００６６】
本発明は、上記Ａ／Ｄ変換器において、前記第２の初期電圧は、前記第２のスイッチがオンした際に、電荷分配後に安定する前記第２のサンプリング容量素子の第２の端子の電圧レベルが、前記アナログ入力信号の過渡的に安定する第１の電圧レベルに非常に近い電圧レベルであることが好ましい。
【００６７】
本発明は、上記Ａ／Ｄ変換器において、前記第３のスイッチは、オン期間を、前記第２のサンプリング容量素子の第２の端子の電圧が、前記の第２のスイッチがオンした際に、電荷分配後に安定する前記第２のサンプリング容量素子の第２の端子の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値になる時にオフするように制御されることが好ましい。
【００６８】
本発明は、上記Ａ／Ｄ変換器において、前記第１のサンプリング容量素子の第２の端子に対して前記第１の初期電圧を印加するための第１の初期電圧端子をグランドレベルに固定することが好ましい。
【００６９】
本発明においては、上記Ａ／Ｄ変換器において、前記第１のサンプリング容量素子の第２の端子に対して前記第２の初期電圧を印加するための前記第２の初期電圧端子をグランドレベルに固定することが好ましい。
【００７０】
本発明に係る固体撮像装置は、上述したＡ／Ｄ変換器を具備するものであり、そのことにより上記目的が達成される。
【００７１】
本発明に係る電子情報機器は、被写体の撮像を行う撮像部を備えた電子情報機器であって、該撮像部は、上述した固体撮像装置を備えたものであり、そのことにより上記目的が達成される。
【００７２】
以下、本発明の作用について説明する。
【００７３】
本発明においては、従来技術における列型Ａ／Ｄ変化器に対して、２つの信号線と３つのスイッチを構成要素として新たに追加するだけで、付加容量とソースフォロアアンプ動作とにより安定していくセトリング時間に比べて、劇的に短時間でセトリングすることを可能とする。その結果、画素信号の読み出し期間の短縮が可能となり、熱ノイズによる画質の低下を防ぎつつ、フレームレートの向上が実現できる。
【００７４】
すなわち、本発明においては、デジタルデータに変換すべきアナログ入力信号電圧と、該デジタルデータにおけるビット数に対応したステップで変化するランプ波信号電圧とを保持し、保持した２つの電圧の比較結果に基づいて、アナログ入力信号電圧をデジタルデータに変換するＡ／Ｄ変換器において、前記アナログ入力信号の電圧レベルをサンプルホールドするサンプリング容量素子を備え、該サンプリング容量素子でアナログ入力信号の電圧レベルが落ち着くのが促進されるよう該サンプリング容量素子に所定の初期電圧を印加することで、サンプリング容量素子で電圧レベルのセトリングを短時間で行うことが可能となる。
【００７５】
本発明においては、Ａ／Ｄ変換器を構成するサンプルホールド回路において、サンプリング容量素子に印加する初期電圧を、サンプリング容量素子にホールドされる第１の電圧レベルに非常に近い電圧値とすることで、前記サンプルホールド回路が、アナログ入力信号の電圧レベルをサンプリングする期間が短時間であっても、電圧印加によりアナログ入力信号を強制的に、ホールドする第１の電圧レベル付近へ設定した後にセトリングさせるため、高速に、ホールドする第１の電圧レベルへの安定化がなされる。
【００７６】
本発明においては、第１のサンプリング容量素子に第１の初期電圧を印加するための第１のスイッチのオン期間を可変にし、その該サンプリング容量素子の初期電圧が印加される端子の電圧レベルが、過渡的に安定する第１の電圧レベルに非常に近い電圧値になった時に該スイッチをオフするように制御することで、より短時間にてアナログ入力信号の第１の電圧レベルをサンプルホールドするように最適化が可能となる。
【００７７】
本発明においては、前記アナログ入力信号の第２の電圧レベルをサンプルホールドする第２のサンプリング容量素子を持ち、その容量素子にアナログ入力信号を印加するための第２のスイッチを持つので、第１のサンプリング容量素子と第２のサンプリング容量素子とで、各々独立して、アナログ入力信号を印加することができる。
【００７８】
本発明においては、第２のサンプリング容量素子に第２の初期電圧を印加するための第３のスイッチを持つことで、第２のサンプリング容量素子での第２の電圧レベルのセトリングを第２の初期電圧により促進することができる。
【００７９】
本発明においては、前記の第２のスイッチがオンした際に、電荷分配後に安定する第２のサンプリング容量素子の、アナログ入力信号が印加される端子の電圧レベルが、前記アナログ入力信号の過渡的に安定する第１の電圧レベルに非常に近い電圧値であるので、前記サンプルホールド回路が、アナログ入力信号の第２の電圧レベルをサンプリングする期間が短時間であっても、前記の第２のスイッチがオンした際に、第２のサンプリング容量素子の、アナログ入力信号が印加される端子の電圧レベルが、第１の電圧レベル付近へ設定した後にセトリングさせるため、高速に第１の電圧レベルへ安定する。ここで言う第２の電圧レベルは、第１の電圧レベル同じであるかそれよりか低い電圧レベルであるとする。
【００８０】
本発明においては、前記第３のスイッチがオンする期間を可変にして、第２のサンプリング容量素子の、アナログ入力信号が印加される端子の電圧が、前記の第２のスイッチがオンした際に、電荷分配後に安定する端子（第２のサンプリング容量素子の、アナログ入力信号が印加される端子）の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値になるようにオフするよう、該第３のスイッチを制御することで、より短時間にてアナログ入力信号の第２の電圧レベルをサンプルホールドするように最適化が可能となる。
【００８１】
本発明においては上記第１のサンプリング容量素子の、アナログ入力信号が印加される端子に対して、第１の初期電圧を印加する端子をグランドに固定することで、外部から第１の初期電圧を印加する必要がないため、第１の初期電圧の参照電圧生成回路が必要なくなり、消費電力削減と、Ａ／Ｄ変換器のレイアウト面積低減効果が図れる。
【００８２】
本発明においては、サンプリング容量素子の、アナログ入力信号が印加される端子に対して、第２の初期電圧を印加するための端子をグランドに固定することで、前記同様に外部から第２の初期電圧を印加する必要がないため、第２の初期電圧の参照電圧生成回路が必要なくなり、消費電力削減と、Ａ／Ｄ変換器のレイアウト面積低減効果が図れる。
【発明の効果】
【００８３】
本発明によれば、従来技術を用いたセンサチップに対して、面積を大幅に増加させることなく、かつ画質を低ノイズに保ったまま、リセットレベル、及びシグナルレベルのサンプリング期間を各々短縮でき、トータルの画素の読み出し期間を短縮でき、高速フレームレートで、かつ光量を正確にＡ／Ｄ変換可能なＡ／Ｄ変換器、及びこのようなＡ／Ｄ変換器を用いたＣＭＯＳイメージセンサに代表される固体撮像装置、並びにこのような固体撮像装置を用いた電子情報機器を得ることができる。
【図面の簡単な説明】
【００８４】
【図１】図１は、本発明の実施形態１によるＡ／Ｄ変換器を具備したＣＭＯＳイメージセンサのシステム構成を示す図である。
【図２】図２は、本発明の実施形態１のＡ／Ｄ変換器におけるサンプルホールド回路及び比較回路部を画素の構成ともに示す図である。
【図３】図３は、本発明の実施形態１の画素及びＡ／Ｄ変換器の動作をタイミングチャートを用いて説明する図である。
【図４】図４は、本発明の実施形態１のＡ／Ｄ変換器を説明する図であり、該Ａ／Ｄ変換器における、画素からサンプルホールド回路及び比較回路部に入力される入力信号の詳細な波形を示す図である。
【図５】図５は、本発明の実施形態１のＡ／Ｄ変換器を説明する図であり、画素リセットレベル用初期電圧を印加するための制御信号のタイミングと、画素信号の波形との関係を示している。
【図６】図６は、本発明の実施形態１のＡ／Ｄ変換器を説明する図であり、画素シグナルレベル用初期電圧を印加するための制御信号のタイミングと、画素信号の波形との関係を示す図である。
【図７】図７は、本発明の実施形態２によるＡ／Ｄ変換器を具備したＣＭＯＳイメージセンサのシステム構成を示す図である。
【図８】図８は、本発明の実施形態２による固体撮像装置におけるＡ／Ｄ変換器を説明する図であり、該Ａ／Ｄ変換器におけるサンプルホールド回路及び比較回路部を画素の構成とともに示している。
【図９】図９は、本発明の実施形態２のＡ／Ｄ変換器の動作をタイミングチャートを用いて説明する図である。
【図１０】図１０は、本発明の実施形態３として、上記実施形態１および２のいずれかの固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図１１】図１１は、従来のＡ／Ｄ変換器を具備したＣＭＯＳイメージセンサのシステム構成を示す図である。
【図１２】図１２は、従来のＡ／Ｄ変換器におけるサンプルホールド回路及び比較回路部の構成を示す図である。
【図１３】図１３は、従来のＡ／Ｄ変換器の動作をタイミングチャートを用いて説明する図である。
【図１４】図１４は、従来のＡ／Ｄ変換器における、画素からサンプルホールド回路及び比較回路部に入力される入力信号の詳細な波形を示す図である。
【図１５】図１５は、一般的な光量とシグナルサンプリングレベルの関係の線形性を示す図である。
【発明を実施するための形態】
【００８５】
以下、本発明の実施形態について図面を参照しながら説明する。
【００８６】
すなわち、本発明の実施形態によるＡ／Ｄ変換器、及びそれを具備した固体撮像装置について説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるＡ／Ｄ変換器を具備したＣＭＯＳイメージセンサのシステム構成を説明する図であり、図２は、本発明の実施形態１のＡ／Ｄ変換器におけるサンプルホールド回路及び比較回路部を画素の構成とともに示す図である。
【００８７】
なお、本実施の形態１、及び以降で説明するその他の実施の形態において、特に説明の必要がない限りにおいて、スイッチや、比較回路や、デジタルメモリ回路はモデル化して図示することとする。さらに、以降に示すＣＭＯＳイメージセンサの構成例は、本発明の実施の形態をそれらに限定するものではないことは言うまでもない。
【００８８】
この実施形態１のＣＭＯＳイメージセンサ１００ａは、行列状に配置された複数の画素１００と、行列状に配置された複数の画素１００の画素行を選択する垂直デコーダ回路１０１と、Ａ／Ｄ変換に用いるランプ波信号（Ｖｒ）を生成するランプ波生成回路１０２とを有している。ここで、複数の画素の配列として、３行×４列の配列を示しているが、これは、説明の都合上、図の簡略化のため、画素の数を限定したものであり、実際のデバイスでは、その用途に応じて、水平方向および垂直方向の画素数が設定される。
【００８９】
なお、本実施形態１のＣＭＯＳイメージセンサ１００ａにおいても、画素１００は画素回路３Ｂにより構成されている。この画素回路３Ｂは、従来のＣＭＯＳイメージセンサ２００ａと同様、入射光の光電変換を行うフォトダイオードＰＤと、該フォトダイオードＰＤでの光電変換により得られた信号電荷を蓄積する電荷蓄積部（フローティングデフュージョン）ＦＤと、該該フォトダイオードＰＤから信号電荷を電荷蓄積部ＦＤに転送する転送トランジスタＴｔｒと、電源ＶＤと電荷蓄積部ＦＤとの間に接続され、該電荷蓄積部ＦＤの電位を電源電圧にリセットするリセットトランジスタＴｒと、電荷蓄積部ＦＤの電位を増幅する増幅トランジスタＴａと、増幅トランジスタＴａと読み出し信号線（画素信号線）Ｌとの間に接続され、画素を選択する選択トランジスタＴｓとを有している。上記リセットトランジスタＴｒのゲートにはリセット信号ＲＳＴが入力され、転送トランジスタＴｔのゲートには転送信号ＴＸが入力され、選択トランジスタＴｓのゲートには選択信号ＳＥＬが入力されるようになっている。
【００９０】
また、このＣＭＯＳイメージセンサ１００ａは、スイッチと容量素子から構成されるサンプルホールド回路３Ａ１と、該サンプルホールド回路３Ａ１が該画素からの信号を高速に読み出すために用いる２つの参照電圧Ｖｉｒ、Ｖｉｓを生成する参照電圧生成回路１０７と、該サンプルホールド回路からの出力のみを入力とする比較回路３００と、該比較回路３００から出力される信号が変化した時点で、Ｎビットのカウンタ回路１０３から出力される各ビット信号の“Ｈｉｇｈ”もしくは“Ｌｏｗ”の状態を記憶する、Ｎビットに対応したデジタルメモリ回路１０６と、該デジタルメモリ回路１０６を列方向に選択する水平デコーダ回路１０４と、Ａ／Ｄ変換器１２０ａ及び画素回路３Ｂを制御する制御部１１０とを有している。
【００９１】
図２は、本発明の実施の形態１によるＡ／Ｄ変換器における、サンプルホールド回路及び比較回路部の構成を詳細に示す図である。
【００９２】
図２に示す本発明の第１の実施形態のＡ／Ｄ変換器におけるサンプルホールド回路及び比較回路部３Ａは、リセットレベルとシグナルレベルとの差分電圧をサンプルホールドするサンプルホールド回路３Ａ１と、該差分電圧とランプ波信号レベルとを比較する比較部３Ａ２とを有している。
【００９３】
ここで、サンプルホールド回路３Ａ１は、２つの容量素子３０２ａ、３０２ｂ（以下、各々の容量をＣ１、Ｃ２と記す）と、６つのスイッチ（ＳＷ１）３０１ａ、（ＳＷ２）３０１ｂ、（ＳＷ４）３０１ｄ、（ＳＷ５）３０１ｅ、（ＳＷ６）３０１ｆ（以下、各々のスイッチの制御信号をＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６と記す）から構成されている。また、比較部３Ａ２は、チョッパ型の単一入力比較回路３００と、その入出力を短絡させるスイッチ（ＳＷ３）３０１ｃ（以下、スイッチの制御信号をＳＷ３と記す）とから構成される。
【００９４】
つまり、サンプルホールド回路３Ａ１は、第１の内部ノード（Ａ端子）Ｎ３１と上記読み出し信号線Ｌとの間に接続されたスイッチ（第１のスイッチ）３０１ａと、該第１の内部ノードＮ３１と第２の内部ノードＮ３２との間に接続されたコンデンサ（第１のサンプリング容量素子Ｃ１）３０２ａと、第１の内部ノードＮ３１と第３の内部ノードＮ（Ｂ端子）３３との間に接続されたスイッチ（第２のスイッチ）３０１ｂと、該第３の内部ノードＮ３３とランプ信号入力端Ｎｒ０との間に接続されたコンデンサ（第２のサンプリング容量素子Ｃ２）３０２ｂと、該第３の内部ノードＮ３３と参照信号（第２の参照信号）Ｖｉｓの入力端Ｎｒ２との間に接続されたスイッチ（第６のスイッチ）３０２ｆと、上記第１の内部ノードＮ３１と参照信号（第１の参照信号）Ｖｉｒの入力端Ｎｒ１との間に接続されたスイッチ（第５のスイッチ）３０１ｅと、該第３の内部ノードＮ３３と読み出し信号線Ｌとの間に接続されたスイッチ（第４のスイッチ）３０１ｄとを有している。
【００９５】
また、上記比較部３Ａ２は、第２の内部ノードＮ３２と比較出力ノードＮｃｐとの間に接続された単一入力比較回路３００と、該比較回路３００に並列に接続されたスイッチ（第３のスイッチ）３０１ｃとを有している。
【００９６】
なお、上記スイッチ３０１ａ〜３０１ｆは、制御信号ＳＷ１〜ＳＷ６によりオンオフ制御されるものである。
【００９７】
ここで、この固体撮像装置１００ａでは、前記ＳＨＣ回路部３Ａ、デジタルメモリ回路１０６、カウンタ回路１０３、ランプ波生成回路１０２、参照電圧生成回路１０７が、Ａ／Ｄ変換器１２０ａを構成している。
【００９８】
なお、ここでは説明の都合上、第１〜第６のスイッチ（ＳＷ１〜ＳＷ６）３０１ａ〜３０１ｆは、制御信号ＳＷ１〜ＳＷ６により制御されるものであり、これらの制御信号は画素の駆動信号とともに制御部１１０から供給される。
【００９９】
次に動作について説明する。
【０１００】
図２に示すサンプルホールド回路及び比較回路部（ＳＨＣ回路部）３Ａの動作の詳細を、図３のタイミングチャートを用いて説明する。
【０１０１】
まず始めに、時間ｔ１にて、画素駆動信号の水平ライン選択信号ＳＥＬがオンすると同時に、画素リセット信号ＲＳＴがオンすることで、画素のフローティングディフュージョン（ＦＤ）が画素電源ＶＤへプルアップさせると同時に、画素信号Ｖｐｉｘの電圧も上昇する。ここまでの動作は従来技術を同じである。
【０１０２】
次に、時間ｔ２にて、サンプルホールド回路３Ａ１の画素信号Ｖｐｉｘの入力を制御するスイッチ（ＳＷ１）３０１ａと比較部３Ａ２のオートゼロスイッチ（ＳＷ３）３０１ｃがオンする。更に、画素のリセットレベル用の初期電圧Ｖｉｒを印加するためのスイッチ（ＳＷ５）３０１ｅと、画素のシグナルレベル用の初期電圧Ｖｉｓを印加するためのスイッチ（ＳＷ６）３０１ｆも同時にオンする。その際のフィードスルーの影響で画素信号Ｖｐｉｘの電圧が少し降下する。この時の電圧低下量は、既存回路に比べて大きくなる。画素回路側の画素リセット信号ＲＳＴがオン状態であることと、前記スイッチ（ＳＷ１）３０１ａとスイッチ（ＳＷ５）３０１ｅが共にオン状態であることより、画素信号Ｖｐｉｘを画素のリセットレベル用の初期電圧Ｖｉｒへ下げる働きと、画素信号Ｖｐｉｘをソースフォロワ回路で安定させる働きとが同時に起きて安定する電圧で決まる。
【０１０３】
次に、時間ｔ３にて、画素のリセット信号ＲＳＴがオフすると、画素のソースフォロワ回路の入力であるフローティングディフュージョンＦＤがフローティング状態となるため、画素信号Ｖｐｉｘは前記スイッチＳＷ１とスイッチＳＷ５を介して、急峻に画素のリセットレベル用の初期電圧Ｖｉｒへ引き込まれる。この時に同時に、画素信号Ｖｐｉｘの電位レベルと、画素信号ＶｐｉｘとフローティングディフュージョンＦＤとの間の寄生容量とにより、前記フローティングディフュージョンＦＤが急速に安定する働きが起きる。ここで説明する前記リセットレベル用初期電圧Ｖｉｒは、リセットレベル読み出し期間内で画素信号Ｖｐｉｘが最終的に安定するリセットレベルＶｒｓｔより少しだけ低い近しい電圧であるとする。
【０１０４】
更に、時間ｔ４にて、前記スイッチ（ＳＷ５）３０１ｅがオフする。ここで、前記の画素のリセットレベル用の初期電圧Ｖｉｒを印加するためのスイッチ（ＳＷ５）３０１ｅの制御を、図５に示すスイッチ制御信号ＳＷ５（Ａ）、ＳＷ５（Ｂ）、ＳＷ５（Ｃ）の様に変化させて、各々のオフするタイミングを、ｔａ，ｔｂ，ｔｃとすると、画素信号Ｖｐｉｘは、各々信号波形（Ａ１）、（Ｂ１）、（Ｃ１）のように、画素信号Ｖｐｉｘのレベルが一定レベルに落ち着く直前で過渡変化する。
【０１０５】
但し、信号波形（Ｂ１）に示すオフタイミングで、スイッチＳＷ５をオフした際の画素信号電圧Ｖｐｉｘが画素リセットレベルＶｒｓｔにぴったり等しいとした時、信号波形（Ａ１）では信号波形（Ｂ１）に示すオフタイミングより早いタイミングでスイッチＳＷ５をオフしているため、高い電圧側から徐々に画素リセットレベルＶｒｓｔまで変化して安定する。逆に、信号波形（Ｃ１）では信号波形（Ｂ１）に示すオフタイミングより遅いタイミングでオフしているため、低い電圧側から徐々に画素リセットレベルＶｒｓｔまで変化して安定する。
【０１０６】
何れの場合においても、画素信号電圧Ｖｐｉｘを一旦画素リセットレベルＶｒｓｔに近い初期電圧に設定した後に、セトリングさせているため、非常に短時間で画素リセットレベルＶｒｓｔへ安定する。
【０１０７】
次に、時間ｔ５にて、画素のシグナルレベル用の初期電圧Ｖｉｓを第２の容量素子３０２ｂに印加するためのスイッチ（ＳＷ６）３０１ｆがオフする。
【０１０８】
図３では、画素のリセットレベル用の初期電圧Ｖｉｒを第１のコンデンサ３０２ａの一端（Ａ端子）に印加するためのスイッチ（ＳＷ５）３０１ｅのオフタイミングより、遅れて前記スイッチ（ＳＷ６）３０１ｆがオフしているが、これに限った訳ではない。
【０１０９】
スイッチ（ＳＷ６）３０１ｆのオン期間には、ランプ波信号の入力を制御するスイッチ（ＳＷ２）３０１ｂと、画素のシグナルレベルＶｓｉｇをサンプリングする期間に画素信号Ｖｐｉｘの入力を制御するスイッチ（ＳＷ４）３０１ｄとが、共にオフ状態であるため、第２のサンプリング容量（Ｃ２）の一端である端子Ｂへ画素のシグナルレベル用の初期電圧Ｖｉｓが印加された状態に設定される。
【０１１０】
前述の前記スイッチ（ＳＷ５）３０１ｅと同様にして、前記の画素のシグナルレベル用の初期電圧Ｖｉｓを印加するためのスイッチ（ＳＷ６）３０１ｆのオンオフ制御を、図６に示す制御信号ＳＷ６（Ａ２）、ＳＷ６（Ｂ２）、ＳＷ６（Ｃ２）のように変化させて行い、各々の第６のスイッチ３０１ｆをオフするタイミングを、タイミングｔａ，ｔｂ，ｔｃとすると、つまり、第２のサンプリング容量（Ｃ２）３０２ｂがシグナルレベル用の初期電圧Ｖｉｓにより充電される時間を変化させると、その後の時間ｔ９でスイッチＳＷ４がオンしてこの第２のサンプリング容量の一端Ｂが画素信号線Ｌとショートしたときの画素信号線の電位（画素信号）Ｖｐｉｘは、各々電圧波形（Ａ２）、（Ｂ２）、（Ｃ２）のように過渡変化する。
【０１１１】
つまり、第６のスイッチ３０１ｆが制御信号ＳＷ６（Ｂ）で示すタイミングでオフした場合は、その後スイッチ（ＳＷ４）３０１ｄがオンしたときの画素信号電圧Ｖｐｉｘが、画素リセットレベルＶｒｓｔにぴったり等しいとした時とする。すると、電圧波形（Ａ２）では電圧波形（Ｂ２）より早いタイミングでオフしているため、その後、スイッチ（ＳＷ４）３０１ｄがオンしたときには、画素信号電圧Ｖｐｉｘは高い電圧側から画素リセットレベルＶｒｓｔへ安定する。逆に、電圧波形（Ｃ２）では電圧波形（Ｂ２）より遅いタイミングでオフしているため、その後、スイッチ（ＳＷ４）３０１ｄがオンしたときには、画素信号電圧Ｖｐｉｘは低い電圧側から画素リセットレベルＶｒｓｔへ安定する。
【０１１２】
何れの場合においても、画素信号電圧Ｖｐｉｘを一旦画素リセットレベルＶｒｓｔに近い初期電圧に設定した後に、セトリングさせているため、非常に短時間で画素リセットレベルＶｒｓｔへ安定する。前記の画素のシグナルレベル用の初期電圧（Ｖｉｓ）の理想的な電圧値に関しては、後に説明する。
【０１１３】
次に、時間ｔ６にて、前記比較回路のオートゼロスイッチ（ＳＷ３）３０１ｃがオフすることで、前記第１のサンプリング容量（Ｃ１）３０２ａに、画素のリセットレベルＶｒｓｔと前記比較回路の反転レベルＶｔｈとの電圧差（Ｖｒｓｔ−Ｖｔｈ）が保持される。
【０１１４】
次に、時間ｔ７にて、画素のトランスファーゲート（ＴＸ）がオンすることで、フォトダイオード（ＰＤ）から前記フローティングディフュージョン（ＦＤ）へ電荷が転送され、フローティングディフュージョン（ＦＤ）の電圧が降下するが、図３に示すように暗時の場合は、前記トランスファーゲート（ＴＸ）とフローティングディフュージョン（ＦＤ）との容量カップリングにより、フローティングディフュージョン（ＦＤ）の電圧が上昇して、同時に画素信号Ｖｐｉｘの電圧も上昇する。
【０１１５】
時間ｔ８にて、前記トランスファーゲート（ＴＸ）がオフすると、画素信号Ｖｐｉｘの電圧が下降し、時間ｔ９にて、サンプルホールド回路の画素のシグナルレベルＶｓｉｇをサンプリングするために画素信号Ｖｐｉｘの入力を制御するスイッチ（ＳＷ４）がオンすると、第２のサンプリング容量（Ｃ２）３０２ｂの、前記第４のスイッチ（ＳＷ４）３０１ｄと接続される一端の端子Ｂの電圧が、下記の式１に示す電圧（Ｖｂ）となる。
【０１１６】
【数１】
2010288218.tif 000003
上記の式１のＶｂへＶｒｓｔを代入して、画素のシグナルレベル用の初期電圧Ｖｉｓに対して解き、求められる電圧値を、前記シグナル用初期電圧Ｖｉｓとして設定すると、前記スイッチ（ＳＷ４）３０１ｄがオンした時に、画素信号Ｖｐｉｘが、画素リセットレベルＶｒｓｔ付近の電圧に設定される。一般的に、画素側の付加容量Ｃｐｉｘは、Ａ／Ｄ変換器側の付加容量に比べて大きいため、画素のシグナルレベル用の初期電圧Ｖｉｓは、グラント（０Ｖ）に近い低い電圧とすることが望ましい。
【０１１７】
なお、上記式（１）における初期電圧Ｖｉｓは厳密には、時刻ｔ９での端子（Ｎｂ）での電圧である。
【０１１８】
次に、時間ｔ１０にて、前記画素のシグナルレベルＶｓｉｇをサンプリングする期間に、画素信号Ｖｐｉｘの入力を制御するスイッチ（ＳＷ４）３０１ｄがオフすることで、前記第２のサンプリング容量（Ｃ２）３０２ｂに、画素のシグナルレベルＶｓｉｇと、前記ランプ波の初期レベルＶｒ０との電圧差（Ｖｓｉｇ−Ｖｒ０）が保持される。
【０１１９】
次に、時間ｔ１１にて、画素駆動信号の水平ライン選択信号ＳＥＬがオフすることで、画素信号Ｖｐｉｘは初期の電圧レベルへ戻り、最後に、時間ｔ１２にて、ランプ波信号の入力を制御する第２のスイッチ（ＳＷ２）３０１ｂがオンすることで、ランプ波信号ＶｒがＡ／Ｄ変換器内の前記サンプルホールド回路３Ａ１を介して、前記比較部３Ａ２へ入力され、Ａ／Ｄ変換が開始される。
【０１２０】
なお、比較部３Ａ２及びメモリ回路でのＡＤ変換は従来の固体撮像装置におけるものと同様に行われる。
【０１２１】
リセットサンプリング期間Ｔｒｓ及びシグナルサンプリング期間Ｔｓｓが共に非常に短い時間である場合は、図１１に示す従来技術のＡ／Ｄ変換器のタイミングチャートと、図３に示す本発明のＡ／Ｄ変換器のタイミングチャートとを比較すると、本発明では、画素信号（Ｖｐｉｘ）は非常に短時間で安定していることがわかる。
【０１２２】
つまり、図１３に示す従来技術のＡ／Ｄ変換器のタイミングチャートでは、リセットサンプリング期間Ｔｒｓ及びシグナルサンプリング期間Ｔｓｓが共に非常に短い時間である場合、画素信号Ｖｐｉｘが十分にセトリングしていない。これに比べて、図３に示す本発明のＡ／Ｄ変換器のタイミングチャートでは、画素信号（Ｖｐｉｘ）は非常に短時間でセトリングしている。
【０１２３】
また、前述にて説明した本発明のＡ／Ｄ変換器のタイミングチャート（図３）で、毎水平期間同じ動作をするため、毎画素読み出し期間にて、前述にて説明したＡ／Ｄ変換器のサンプルホールド回路３Ａ１における端子Ｎａと端子Ｎｂとが各々リセットレベル用の初期電圧Ｖｉｒと、シグナルレベル用初期電圧Ｖｉｓへ設定される。
【０１２４】
従って、画素信号Ｖｐｉｘの変化は、前回に読み出した画素の光量に依存せずに、今回の読み出し画素の光量を正確に反映した変化となる。
【０１２５】
図４は、本発明のＡ／Ｄ変換器における画素信号（Ｖｐｉｘ）の詳細な波形を示す。
【０１２６】
前記図４の波形（Ａ）は、前回の読み出し画素が暗時で、今回の読み出し画素も暗時である場合の画素信号Ｖｐｉｘの変化を示す波形である。前記図４の波形（Ｂ）は、前回の読み出し画素が明時で、今回の読み出し画素は暗時である場合の波形である。画素信号Ｖｐｉｘの波形（Ａ）と（Ｂ）を比較した時、リセットレベルＶｒｓｔのサンプリングにおいても、シグナルレベルＶｓｉｇのサンプリングにおいても一致する。
【０１２７】
同様にして、前記図４の波形（Ｃ）は、前回の読み出し画素が暗時で、今回の読み出し画素は明時である場合の画素信号Ｖｐｉｘの変化を示す波形である。前記図４の波形（Ｄ）は、前回の読み出し画素が明時で、今回の読み出し画素も明時である場合の画素信号Ｖｐｉｘの変化を示す波形である。
【０１２８】
画素信号Ｖｐｉｘの波形（Ｃ）と（Ｄ）を比較した時、リセットレベルＶｒｓｔのサンプリングにおいても、シグナルレベルＶｓｉｇのサンプリングにおいても一致する。
【０１２９】
尚且つ、前記図２に示した本発明のＡ／Ｄ変換器におけるサンプルホールド回路における端子Ｎｂが、非常に低い電圧であるシグナルレベル用の初期電位Ｖｉｓへ設定された状態で、前記スイッチ（ＳＷ４）３０１ｄがオンすることより、明時の動作においても従来技術の場合に比べて、セトリングが良く、短時間でシグナルレベルＶｓｉｇへ安定する。
【０１３０】
従って、本発明のＡ／Ｄ変換器を具備したＣＭＯＳイメージセンサに代表される固体撮像装置によれば、画素信号Ｖｐｉｘを短時間で読み出すことができるだけでなく、画素信号Ｖｐｉｘの電圧値を介して、低ノイズで光量を正確にデジタル値に変換するイメージセンサを実現可能となる。
【０１３１】
このような構成の本実施形態１では以下の効果が得られる。
【０１３２】
本実施形態１のＡ／Ｄ変換器１２０ａでは、デジタルデータに変換すべきアナログ入力信号電圧と、該デジタルデータにおけるビット数に対応したステップで変化するランプ波信号電圧とを保持するサンプルホールド部３Ａ１と、該サンプルホールド部からの出力のみを入力として自身の反転レベルとを比較する比較部３Ａ２と、該比較部の出力を入力として、前記比較部の比較結果が変化した時に、Ａ／Ｄ変換結果を記憶するための前記ビット数対応したデジタルメモリ回路１０６とを有し、前記サンプルホールド回路は、前記アナログ入力信号の第１の電圧レベルをサンプルホールドするための第１の容量素子３０２ａを持ち、その容量素子の一端が前記比較部の入力端Ｎ３２であり、他方の端子（Ｎａ）Ｎ３１に対して、第１の初期電圧を印加するための端子Ｎｒ１と端子（Ｎａ）Ｎ３１の接続を制御するスイッチ（ＳＷ５）３０１ｅを有している。このため、端子（Ｎａ）Ｎ３１に対して第１の初期電圧設定を行うことが可能となる。
【０１３３】
また、本実施形態１のＡ／Ｄ変換器１２０ａが有するサンプルホールド部３Ａ１において、端子（Ｎａ）Ｎ３１に印加する電圧は、前記アナログ入力信号の電圧レベルが過渡的に安定する第１の電圧レベル（リセットレベル）に非常に近い電圧値であるので、前記サンプルホールド部３Ａ１が、アナログ入力信号の第１の電圧レベルをサンプリングする期間Ｔｒｓが短時間であっても、電圧印加によりアナログ入力信号を強制的に、第１の電圧レベル付近へ設定した後にセトリングさせる。このため、アナログ入力信号が印加されたときの端子（Ｎａ）Ｎ３１の電位は、高速に第１の電圧レベルへ安定する。
【０１３４】
また、本実施形態１のＡ／Ｄ変換器１２０ａが有するサンプルホールド部３Ａ１において、端子（Ｎａ）Ｎ３１に電圧印加する期間を制御するための前記スイッチＳＷ５がオンする期間を可変にして、端子（Ｎａ）Ｎ３１の電圧が、前記アナログ入力信号の第１の電圧レベル（リセットレベル）が過渡的に安定する電圧レベルに非常に近い電圧値になった時にオフするように制御するので、より短時間にてアナログ入力信号の第１の電圧レベルをサンプルホールドするように最適化が可能となる。
【０１３５】
また、本実施形態１のＡ／Ｄ変換器１２０ａが有するサンプルホールド部３Ａ１において、更に前記アナログ入力信号の第２の電圧レベル（画素信号レベル）をサンプルホールドするための第２の容量素子（Ｃ２）３０２ｂを持ち、その容量素子の一端Ｎｒ０が前記ランプ波信号Ｖｒの入力端子であり、他方の端子（Ｎｂ）Ｎ３３に対して、前記アナログ入力信号の入力端子と端子（Ｎｂ）との接続を制御するスイッチ（ＳＷ４）３０１ｄを有しているので、前記の端子（Ｎａ）Ｎ３１と端子（Ｎｂ）Ｎ３３を各々独立して電圧設定することが可能となる。
【０１３６】
また、本実施形態１のＡ／Ｄ変換器１２０ａが有する前記サンプルホールド部３Ａ１において、前記端子（Ｎｂ）Ｎ３３に対して、第２の初期電圧Ｖｉｓを印加するための端子Ｎｒ２と端子（Ｎｂ）Ｎ３３の接続を制御するスイッチＳＷ６を有するので、端子（Ｎｂ）Ｎ３３に対して第２の初期電圧設定を行うことが可能となる。
【０１３７】
また、本実施形態１のＡ／Ｄ変換器が有する前記サンプルホールド部３Ａ１において、端子（Ｎｂ）Ｎ３３に印加する電圧が、前記スイッチＳＷ４がオンした際に、電荷分配後に安定する端子（Ｎｂ）Ｎ３３の電圧レベルが、前記アナログ入力信号の過渡的に安定する第１の電圧レベルに非常に近い電圧値であるので、前記サンプルホールド部３Ａ１が、アナログ入力信号の第２の電圧レベルをサンプリングする期間Ｔｓｓが短時間であっても、前記のスイッチ（ＳＷ４）３０１ｄがオンした際に端子（Ｎｂ）Ｎ３３の電圧レベルが、第１の電圧レベル付近へ設定した後にセトリングさせるため、高速に第１の電圧レベルへ安定する。ここで言う第２の電圧レベルは、第１の電圧レベル同じであるかそれよりか低い電圧レベルであるとする。
【０１３８】
さらに、本実施形態１のＡ／Ｄ変換器１２０ａが有する前記サンプルホールド部３Ａ１において、端子（Ｎｂ）Ｎ３３に電圧印加する期間を制御するための前記スイッチ（ＳＷ６）３０１ｆがオンする期間を可変にして、端子（Ｎｂ）Ｎ３３の電圧が、前記スイッチ（ＳＷ４）３０１ｄがオンした際に、電荷分配後に安定する端子（Ｎｂ）Ｎ３３の電圧レベルが過渡的に安定する第１の電圧レベルに非常に近い電圧値になるようにオフするよう、該スイッチ（ＳＷ６）３０１ｆを制御することで、より短時間にてアナログ入力信号の第２の電圧レベルをサンプルホールドするように最適化が可能となる。
（実施の形態２）
図７は、本発明の実施形態２による固体撮像装置を説明する図であり、該固体撮像装置におけるＡ／Ｄ変換器を構成するサンプルホールド回路及び比較回路部の構成要素を具体的に示している。図８は、本発明の実施形態２による固体撮像装置におけるＡ／Ｄ変換器を説明する図であり、該Ａ／Ｄ変換器におけるサンプルホールド回路及び比較回路部を画素の構成とともに示している。
【０１３９】
この実施形態２のＡ／Ｄ変換器では、サンプルホールド回路及び比較回路部（ＳＨＣ回路部）１２Ａにおけるサンプルホールド回路１２Ａ１は、２つの容量素子１２０２ａ、１２０２ｂ（以下、各々をＣ１、Ｃ２と記す）と６つのスイッチ１２０１ａ、１２０１ｂ、１２０１ｄ、１２０１ｅ、１２０１ｆ（以下、各々をＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６と記す）を有している。また、ＳＨＣ回路部１２Ａにおける比較部１２Ａ２は、チョッパ型の単一入力比較回路１２００とその入出力を短絡させるためのスイッチ１２０１ｃ（以下、ＳＷ３と記す）とを有している。
【０１４０】
この実施形態２のＡ／Ｄ変換器のサンプルホールド回路及び比較回路部１２Ａは、実施形態１のサンプルホールド回路及び比較回路部３Ａ（図３）との差異は、該サンプルホールド回路が該画素からの信号を高速に読み出すために用いる２つの参照電圧Ｖｉｒ、Ｖｉｓが、共に実施形態２のＡ／Ｄ変換器においては、グランドに接地されている点である。
【０１４１】
このことにより、並列型Ａ／Ｄ変換器をレイアウトする面積が縮小できる効果と、前記実施形態１のＡ／Ｄ変換器を具備したＣＭＯＳイメージセンサのシステム構成を示す図１における２つの参照電圧（Ｖｉｒ＆Ｖｉｓ）を生成する参照電圧生成回路１０７が必要なくなり、チップ面積や消費電力の低減効果が生まれる。
【０１４２】
この実施形態２の固体撮像装置は、実施形態１の固体撮像装置におけるサンプルホールド回路及び比較回路部３Ａに代えて、その参照電圧Ｖｉｒ及びＶｉｓを接地電圧としたサンプルホールド回路及び比較回路部１２Ａを用いたものである。
【０１４３】
従って、この実施形態２の固体撮像装置における画素回路１２Ｂは、実施形態１の固体撮像装置１００ａにおける画素回路３Ｂと同一の構成を有している。
【０１４４】
また、この実施形態２の固体撮像装置におけるサンプルホールド回路及び比較回路部１２Ａは、第１の内部ノードＮ１２１と上記読み出し信号線Ｌとの間に接続されたスイッチ１２０１ａと、該第１の内部ノードＮ１２１と第２の内部ノードＮ１２２との間に接続されたコンデンサ（Ｃ１）１２０２ａと、第１の内部ノードＮ１２１と第３の内部ノードＮ１２３との間に接続されたスイッチ１２０１ｂと、該第３の内部ノードＮ１２３とランプ信号入力端Ｎｒ０との間に接続されたコンデンサ１２０２ｂと、該第３の内部ノードＮ１２３と接地電位との間に接続されたスイッチ１２０１ｆと、上記第１の内部ノードＮ１２１と接地電位との間に接続されたスイッチ１２０１ｅと、該第３の内部ノードＮ１２３と読み出し信号線Ｌとの間に接続されたスイッチ１２０１ｄとを有している。
【０１４５】
また、上記比較部は、第２の内部ノードＮ１２２と比較出力ノードＮｃｐとの間に接続された単一入力比較回路１２００と、該比較回路１２００に並列に接続されたスイッチ１２０１ｃとを有している。
【０１４６】
ここで、この固体撮像装置１００ｂでは、前記ＳＨＣ回路部１２Ａ、デジタルメモリ回路１０６、カウンタ回路１０３、ランプ波生成回路１０２が、Ａ／Ｄ変換器１２０ｂを構成している。
【０１４７】
なお、ここでは説明の都合上、第１〜第６のスイッチ（ＳＷ１〜ＳＷ６）１２０１ａ〜１２０１ｆは、制御信号ＳＷ１〜ＳＷ６により制御されるものであり、これらの制御信号は画素の駆動信号とともに制御部１１０から供給される。
【０１４８】
次に、図８に示す回路の動作の詳細を、図９のタイミングチャートを用いて説明する。
【０１４９】
先に説明した図３に示す本発明の実施形態１のＡ／Ｄ変換器のタイミングチャートとの差異のみを説明する。
【０１５０】
図３に示す本発明の実施形態１のＡ／Ｄ変換器のタイミングチャートにおいては、時間ｔ２にて、サンプルホールド回路の画素信号Ｖｐｉｘの入力を制御するスイッチ（ＳＷ１）と比較回路のオートゼロスイッチ（ＳＷ３）がオンしていたのに対して、図９に示す本発明の実施形態２のＡ／Ｄ変換器１２０ｂのタイミングチャートにおいては、時間ｔ４にて、前記スイッチ（ＳＷ１）１２０１ａとスイッチ（ＳＷ３）１２０１ｃをオンしている。
【０１５１】
その理由は、画素のリセットレベル用の初期電位Ｖｉｒをグランドにしているからであり、前記リセットレベル用初期電圧Ｖｉｒを印加するためのスイッチ（ＳＷ５）１２０１ａがオンしている期間中（時間ｔ２〜ｔ４）に、前記スイッチ（ＳＷ１）１２０１ａをオンしてしまうと、画素信号Ｖｐｉｘが画素のリセットレベルＶｒｓｔよりも遥かに低い電圧に設定されてしまうからである。
【０１５２】
つまり、前記スイッチ（ＳＷ５）１２０１ｅがオフした後に、前記スイッチ（ＳＷ１）１２０１ａをオンする必要があるため、時間ｔ４へ遅らせている。画素のリセットレベルサンプリング期間の開始が、その時間ｔ４から開始するため、実質的な期間は短くなる。
【０１５３】
なお、図３に示す本発明の実施形態１のＡ／Ｄ変換器のタイミングチャートにおいては、画素信号Ｖｐｉｘと、画素信号Ｖｐｉｘとフローティングディフュージョン（ＦＤ）との間の寄生容量とにより、前記フローティングディフュージョン（ＦＤ）が急速に安定する働きと、その効果は得られない。
【０１５４】
また、時間ｔ４にてサンプルホールド回路の画素のリセットレベルＶｉｒをサンプリングする期間に画素信号Ｖｐｉｘの入力を制御するスイッチ（ＳＷ１）１２０１ａがオンすると、第１のサンプリング容量（Ｃ１）１２０２ａの前記スイッチ（ＳＷ１）１２０１ａと接続される一端の端子（Ｎａ）Ｎ１２１の電圧が、下記の式２に示す電圧（Ｖａ）となる。
【０１５５】
【数２】
2010288218.tif 000004
上記の式１のＶａへＶｒｓｔを代入して、画素のリセットレベル用の初期電圧Ｖｉｒに対して解き、求められる電圧値を、前記リセット用初期電圧Ｖｉｒとして設定すると、前記スイッチ（ＳＷ１）１２０１ａがオンした時に、画素信号Ｖｐｉｘが、画素リセットレベルＶｒｓｔ付近の電圧に設定される。
【０１５６】
前述の様に、一般的に、画素側の付加容量Ｃｐｉｘは、Ａ／Ｄ変換器側の付加容量に比べて大きいため、画素のリセットレベル用の初期電圧Ｖｉｒも、画素のシグナルレベル用の初期電圧Ｖｉｓと同様に、グラント（０Ｖ）に近い低い電圧とすることが望ましい。なお、上記式（２）における初期電圧Ｖｉｒは厳密には、時刻ｔ４での端子（Ｎａ）での電圧である。
【０１５７】
このような構成の本実施形態２では、上記実施形態１の効果に加えて、以下の効果が得られる。
【０１５８】
本実施形態２のＡ／Ｄ変換器１２０ｂが有する前記サンプルホールド回路１２Ａ１において、端子Ｎａに対して、第１の初期電圧を印加するための端子をグランドに固定しているので、外部から第１の初期電圧を印加する必要がなく、このため、第１の初期電圧の参照電圧生成回路が必要なくなり、消費電力削減と、Ａ／Ｄ変換器のレイアウト面積低減効果が図れる。
【０１５９】
また、本実施形態２のＡ／Ｄ変換器１２０ｂが有する前記サンプルホールド回路１２０ｂにおいて、前記端子Ｎｂに対して、第２の初期電圧を印加するための端子をグランドとしているので、前記同様に外部から第２の初期電圧を印加する必要がなく、このため、第２の初期電圧の参照電圧生成回路が必要なくなり、消費電力削減と、Ａ／Ｄ変換器のレイアウト面積低減効果が図れる。
【０１６０】
なお、上記実施形態１及び２では、比較部を構成する比較回路は、前記サンプルホールド回路からの出力のみを入力として自身の反転レベルとを比較する単一入力比較回路としているが、比較回路はこれに限るものではなく、例えば、比較部を構成する比較回路は、前記サンプルホールド回路からの出力と前記ランプ波形信号とを入力とする２入力比較回路であってもよい。
【０１６１】
また、上記実施形態１及び２では、第１及び第２のサンプリング容量素子に、初期電圧を与えるようにしているが、上記第１及び第２のサンプリング容量素子のいずれか一方にのみ初期電圧を与えるようにしてもよい。つまり、第１サンプリング容量素子には初期電圧（安定化促進電圧）Ｖｉｒを与え、第２のサンプリング容量素子には初期電圧（安定化促進電圧）Ｖｉｓを与えないようにしてもよく、あるいは第１サンプリング容量素子には初期電圧（安定化促進電圧）Ｖｉｒを与えないようにし、第２のサンプリング容量素子には初期電圧（安定化促進電圧）Ｖｉｓを与えるようにしてもよい。
【０１６２】
さらに、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２の固体撮像装置の少なくともいずれかを撮像部に用いた、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの、画像入力デバイスを有した電子情報機器について以下簡単に説明する。
（実施形態３）
図１０は、本発明の実施形態３として、実施形態１あるいは２の固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【０１６３】
図１０に示す本発明の実施形態３による電子情報機器９０は、本発明の上記実施形態１および２の固体撮像装置の少なくともいずれかを、被写体の撮影を行う撮像部９１として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信部９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
【０１６４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１６５】
本発明は、アナログ信号をデジタルデータに変換するＡ／Ｄ変換器、およびこれを具備した固体撮像装置、さらに、この固体撮像装置を用いた電子情報機器の分野において、面積を大幅に増加させること無く、且つ画質を低ノイズに保ったまま、リセットレベル、及びシグナルレベルのサンプリング期間が各々短縮でき、トータルの画素の読み出し期間を短縮でき、高速フレームレートで、且つ光量を正確にＡ／Ｄ変換可能なＣＭＯＳイメージセンサに代表される固体撮像装置、並びにこのような固体撮像装置を用いた電子情報機器を得ることができる。
【符号の説明】
【０１６６】
１００，２００  画素
１００ａ、１００ｂ  固体撮像装置
１０１，２０１  垂直デコーダ回路
１０２，２０２  ランプ波生成回路
１０３，２０３  カウンタ回路
１０４，２０４  水平デコーダ回路
１０５，２０５  比較回路
１０６，２０６  デジタルメモリ回路
１０７  参照電圧生成回路
３０３，４０３，１２０３  定電流源
３Ａ，４Ａ，１２Ａ  サンプルホールド部及び比較部
３００，４００，１２００  比較回路
３０１ａ，３０１ｂ，３０１ｃ，
３０１ｄ，３０１ｅ，３０１ｆ，
４０１ａ，４０１ｂ，４０１ｃ，
１２０１ａ，１２０１ｂ，１２０１ｃ，
１２０１ｄ，１２０１ｅ，１２０１ｆ  スイッチ
３０２ａ，３０２ｂ，４０２ａ，４０２ｂ，１２０２ａ，１２０２ｂ  容量素子
３Ａ，１２Ａ  ＳＨＣ回路部（サンプルホールド部及び比較回路部）
３Ａ１，１２Ａ１  サンプルホールド部
３Ａ２，１２Ａ２  比較部
３Ｂ，１２Ｂ  画素回路
【図１】
2010288218.tif 000005
【図２】
2010288218.tif 000006
【図３】
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【図４】
2010288218.tif 000008
【図５】
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【図６】
2010288218.tif 000010
【図７】
2010288218.tif 000011
【図８】
2010288218.tif 000012
【図９】
2010288218.tif 000013
【図１０】
2010288218.tif 000014
【図１１】
2010288218.tif 000015
【図１２】
2010288218.tif 000016
【図１３】
2010288218.tif 000017
【図１４】
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【図１５】
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