(57)【要約】【課題】アナログ回路から信号を取り出すことなく、アナログ回路の動作に影響を及ぼすデジタル回路のノイズの発生を抑制することのできる半導体集積回路を提供する。【解決手段】アナログ回路１０とデジタル回路２０を混載している半導体集積回路１０００は、推定部１が、デジタル回路用クロックＣＫＤのクロック数をカウントしてアナログ回路用クロックＣＫＡのアクティブエッジの生起タイミングを推定し、阻止部２が、推定部１により推定された上述の生起タイミングを含む期間はデジタル回路２０へのデジタル回路用クロックＣＫＤの供給を阻止する。【選択図】図１
2010055565.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路用クロックで動作するアナログ回路と、前記アナログ回路用クロックよりも周波数の高いデジタル回路用クロックで動作するデジタル回路を混載する半導体集積回路であって、
前記デジタル回路用クロックのクロック数をカウントし、前記アナログ回路用クロックと前記デジタル回路用クロックの周端数比にもとづいて前記アナログ回路用クロックのアクティブエッジの生起タイミングを推定する推定手段と、
前記推定手段により推定された前記生起タイミングを含む期間は前記デジタル回路への前記デジタル回路用クロックの供給を阻止する阻止手段と
を有することを特徴とする半導体集積回路。
【請求項２】
前記推定手段は、
前記アナログ回路用クロックをリセット信号とし、前記デジタル回路用クロックをカウント用クロックとして、前記アナログ回路用クロックのインアクティブの期間をカウントするカウンタを備える
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記阻止手段は、
前記生起タイミングを含む期間、前記デジタル回路用クロックの出力をゲートするゲート回路を備える
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
アナログ回路用クロックで動作するアナログ回路と、前記アナログ回路用クロックよりも周波数の高いデジタル回路用クロックで動作するデジタル回路を混載する半導体集積回路であって、
前記アナログ回路用クロックを前記デジタル回路用クロックでストローブを掛けて前記アナログ回路用クロックのアクティブエッジを検出するアクティブエッジ検出手段と、
前記アクティブエッジ検出手段により検出された前記アクティブエッジ後の前記デジタル回路用クロックの1周期間は前記デジタル回路への前記デジタル回路用クロックの供給を阻止するクロック供給阻止手段と、
前記デジタル回路への前記デジタル回路用クロックの供給が阻止されている期間に前記アクティブエッジが前記アナログ回路へ供給されるように前記アナログ回路用クロックを遅延させる遅延手段と
を有することを特徴とする半導体集積回路。
【請求項５】
前記阻止手段は、
前記アクティブエッジ後の前記デジタル回路用クロックの1周期間、前記デジタル回路用クロックの出力をゲートするゲート回路を備える
ことを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にアナログ回路とデジタル回路を混載する半導体集積回路に関する。
【背景技術】
【０００２】
アナログ回路とデジタル回路を混載する半導体集積回路では、デジタル回路の動作がノイズ源となって、ノイズに敏感なアナログ回路の動作特性に影響を及ぼすことがある。特に、デジタル回路のクロックに同期してデジタル回路の多くの信号が同時に変化するような場合、電源電流が大きく変化し、これがアナログ回路に対する電源ノイズとなる。このような電源ノイズが発生している時間帯にアナログ回路のクロックが入力されると、アナログ回路の特性が劣化する。例えば、アナログ回路としてＡ／Ｄ変換器を搭載している場合、Ａ／Ｄ変換の変換精度が劣化するなどの問題が発生する。
【０００３】
従来、このような問題に対して、Ａ／Ｄ変換回路の内部で用いられるチョッパ型増幅器のフィードバック用トランジスタの制御信号を利用して、この制御信号がアクティブからインアクティブに変化するときだけ、システムバス制御系回路に供給されるクロック信号をクロック停止制御手段により停止させ、デジタル系回路からのＡ／Ｄ変換回路へのノイズを排除することが提案されている（例えば、特許文献１参照。）。
【０００４】
上述の提案の回路では、Ａ／Ｄ変換回路から制御信号を取り出して、システムバス制御系回路のクロック停止信号を生成することが行われる。
【０００５】
ところが、近年の多ビット高精度のＡ／Ｄ変換器などは１つのＩＰセルとして提供されることが多く、所定の性能を得るためには、提供された形態のままで半導体集積回路のチップに組み込む必要がある。そのため、上述の提案のようなＡ／Ｄ変換回路からの制御信号の取り出しができない、という問題が発生する。
【特許文献１】特開平６−５９８１５号公報  （第３ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、アナログ回路から信号を取り出すことなく、アナログ回路の動作に影響を及ぼすデジタル回路のノイズの発生を抑制することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、アナログ回路用クロックで動作するアナログ回路と、前記アナログ回路用クロックよりも周波数の高いデジタル回路用クロックで動作するデジタル回路を混載する半導体集積回路であって、前記デジタル回路用クロックのクロック数をカウントし、前記アナログ回路用クロックと前記デジタル回路用クロックの周端数比にもとづいて前記アナログ回路用クロックのアクティブエッジの生起タイミングを推定する推定手段と、前記推定手段により推定された前記生起タイミングを含む期間は前記デジタル回路への前記デジタル回路用クロックの供給を阻止する阻止手段とを有することを特徴とする半導体集積回路が提供される。
【０００８】
また、本発明の別の一態様によれば、アナログ回路用クロックで動作するアナログ回路と、前記アナログ回路用クロックよりも周波数の高いデジタル回路用クロックで動作するデジタル回路を混載する半導体集積回路であって、前記アナログ回路用クロックを前記デジタル回路用クロックでストローブを掛けて前記アナログ回路用クロックのアクティブエッジを検出するアクティブエッジ検出手段と、前記アクティブエッジ検出手段により検出された前記アクティブエッジ後の前記デジタル回路用クロックの1周期間は前記デジタル回路への前記デジタル回路用クロックの供給を阻止するクロック供給阻止手段と、前記デジタル回路への前記デジタル回路用クロックの供給が阻止されている期間に前記アクティブエッジが前記アナログ回路へ供給されるように前記アナログ回路用クロックを遅延させる遅延手段とを有することを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、アナログ回路から信号を取り出すことなく、アナログ回路の動作に影響を及ぼすデジタル回路のノイズの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る半導体集積回路の構成の例を示すブロック図である。
【００１２】
本実施例の半導体集積回路１０００は、アナログ回路用クロックＣＫＡで動作するアナログ回路１０と、アナログ回路用クロックＣＫＡよりも周波数の高いデジタル回路用クロックＣＫＤで動作するデジタル回路２０を混載している。
【００１３】
この半導体集積回路１０００は、デジタル回路用クロックＣＫＤのクロック数をカウントしてアナログ回路用クロックＣＫＡのアクティブエッジの生起タイミングを推定する推定部１と、推定部１により推定された上述の生起タイミングを含む期間はデジタル回路２０へのデジタル回路用クロックＣＫＤの供給を阻止する阻止部２と、を有する。
【００１４】
本実施例では、図２に示すように、アナログ回路１０に、Ａ／Ｄ変換回路１０１と、このＡ／Ｄ変換回路１０１へ入力するアナログデータをサンプリングして保持するサンプルホールド回路１０２と、を含んでいるものとする。
【００１５】
ここで、アナログ回路１０は、アナログ回路用クロックＣＫＡの立ち上りをアクティブエッジとし、サンプルホールド回路１０２のサンプリングを制御するサンプリング信号の立ち上りが、アナログ回路用クロックＣＫＡの立ち上りに同期しているものとする。
【００１６】
また、デジタル回路２０も、デジタル回路用クロックＣＫＤの立ち上りをアクティブエッジとして動作するものとする。
【００１７】
したがって、アナログ回路用クロックＣＫＡの立ち上りのタイミング近くで、デジタル回路用クロックＣＫＤが立ち上がると、デジタル回路２０の動作に伴って電源変動が生じ、これが電源ノイズとなって、サンプルホールド回路１０２のサンプリングデータに誤差を生じる恐れがある。この場合、アナログ回路用クロックＣＫＡとデジタル回路用クロックＣＫＤが非同期であっても、その立ち上りが接近していると、アナログ回路１０の動作に悪影響を及ぼす。
【００１８】
そこで、本実施例では、アナログ回路用クロックＣＫＡとデジタル回路用クロックＣＫＤの周端数比が既知であることを利用して、デジタル回路用クロックＣＫＤのカウント値からアナログ回路用クロックＣＫＡの立ち上りタイミングを推定し、アナログ回路用クロックＣＫＡの立ち上り近傍では、デジタル回路用クロックＣＫＤのパルスが出力しないようにする。
【００１９】
図１には、推定部１および阻止部２の内部回路の例も併せて示す。
【００２０】
推定部１は、アナログ回路用クロックＣＫＡをリセット信号とし、デジタル回路用クロックＣＫＤをカウント用クロックとして、アナログ回路用クロックＣＫＡのインアクティブ（‘Ｌ’）の期間をカウントするカウンタＣＮＴと、カウンタＣＮＴのキャリー出力ＣＡをデジタル回路用クロックＣＫＤの立ち下り（インバータＩＶ１の出力）でラッチし、反転出力端子ＱＮからゲート信号ＧＴとして出力するフリップフロップＦＦ１と、を備える。
【００２１】
阻止部２は、推定部１から出力されるゲート信号ＧＴによりデジタル回路用クロックＣＫＤをゲートするＡＮＤゲートＡＮ１を備える。ＡＮＤゲートＡＮ１の出力が、ゲーティングされたデジタル回路用クロックｇＣＫＤとして、デジタル回路２０へ供給される。
【００２２】
図３に、本実施例の推定部１および阻止部２の動作の例を波形図で示す。
【００２３】
ここで、デジタル回路用クロックＣＫＤの周期をＴとすると、アナログ回路用クロックＣＫＡの‘Ｌ’の期間はｋＴと表されるものとする。また、カウンタＣＮＴは、カウント値が（ｋ−１）になったとき、キャリー出力ＣＡを出力するものとする。
【００２４】
カウンタＣＮＴは、デジタル回路用クロックＣＫＤが‘Ｈ’から‘Ｌ’へ変化するとリセットが解除され、カウントを開始する。その後、カウント値が（ｋ−１）に達すると、カウンタＣＮＴは、キャリー出力ＣＡに‘Ｈ’を出力する。
【００２５】
キャリー出力ＣＡに‘Ｈ’が出力されると、フリップフロップＦＦ１は、このキャリー出力をデジタル回路用クロックＣＫＤの半周期分遅らせて反転させた‘Ｌ’を出力する。したがって、この‘Ｌ’の期間中に、アナログ回路用クロックＣＫＡの立ち上りエッジが生起するものと推定される。
【００２６】
そこで、推定部１は、このフリップフロップＦＦ１の反転出力信号をゲート信号ＧＴとして出力する。
【００２７】
阻止部２では、ＡＮＤゲートＡＮ１が、推定部１から出力されるゲート信号ＧＴによりデジタル回路用クロックＣＫＤをゲートし、デジタル回路用クロックｇＣＫＤとして出力する。
【００２８】
すなわち、デジタル回路用クロックｇＣＫＤは、アナログ回路用クロックＣＫＡの立ち上りエッジが生起すると推定される期間、パルス出力がゲートされる。
【００２９】
このデジタル回路用クロックｇＣＫＤをデジタル回路２０へ供給することにより、アナログ回路用クロックＣＫＡの立ち上りエッジが生起すると推定される期間、デジタル回路２０の動作に起因する電源ノイズの発生が抑制される。したがって、この期間にアナログ回路用クロックＣＫＡの立ち上がった場合、アナログ回路１０の動作に、デジタル回路２０の動作に起因する電源ノイズが影響を及ぼすことを防止できる。
【００３０】
このような本実施例によれば、アナログ回路用クロックＣＫＡとデジタル回路用クロックＣＫＤの周端数比が既知であることを利用して、デジタル回路用クロックＣＫＤのカウント値からアナログ回路用クロックＣＫＡの立ち上りタイミングを推定し、アナログ回路用クロックＣＫＡの立ち上り近傍では、デジタル回路用クロックＣＫＤのパルスが出力しないようにする。これにより、アナログ回路用クロックＣＫＡの立ち上り近傍における、デジタル回路２０の動作に起因する電源ノイズの発生を抑制することができる。
【００３１】
すなわち、アナログ回路１０から信号を取り出すことなく、アナログ回路１０の動作に影響を及ぼすデジタル回路２０のノイズの発生を抑制することができる。
【実施例２】
【００３２】
実施例１では、アナログ回路用クロックＣＫＡの‘Ｌ’の期間をカウントすることによりアナログ回路用クロックＣＫＡの立ち上りタイミングを推定している。この場合、アナログ回路用クロックＣＫＡとデジタル回路用クロックＣＫＤの周端数比が高いと、カウンタのカウント期間が長くなる。カウント期間が長いと、カウンタのカウント精度はデジタル回路用クロックＣＫＤのジッタの影響を受けやすくなる。デジタル回路用クロックＣＫＤのジッタが大きい場合、アナログ回路用クロックＣＫＡの立ち上りタイミングの推定に誤差が生じる可能性がある。
【００３３】
そこで、本実施例では、デジタル回路用クロックＣＫＤのジッタが大きくても、アナログ回路用クロックＣＫＡの立ち上りで、安定的にデジタル回路用クロックＣＫＤのゲートを行うことのできる半導体集積回路の例を示す。
【００３４】
図４は、本発明の実施例２に係る半導体集積回路の構成の例を示すブロック図である。なお、本実施例においても、実施例１と同様、アナログ回路用クロックＣＫＡおよびデジタル回路用クロックＣＫＤのアクティブエッジが立ち上りエッジである場合を例にとって説明する。
【００３５】
本実施例の半導体集積回路２０００は、実施例１と同様、アナログ回路１０と、デジタル回路２０と、阻止部２と、を有し、また、アナログ回路用クロックＣＫＡをデジタル回路用クロックＣＫＤでストローブを掛けてアナログ回路用クロックＣＫＤのアクティブエッジである立ち上りエッジを検出する立ち上りエッジ検出部３と、アナログ回路用クロックＣＫＡを遅延させたｄＣＫＡを生成してアナログ回路１０へ供給する遅延部４と、を有する。
【００３６】
図４には、立ち上りエッジ検出部３および阻止部２の内部回路の例も併せて示す。
【００３７】
立ち上りエッジ検出部３は、デジタル回路用クロックＣＫＤを反転させるインバータＩＶ２と、インバータＩＶ２の出力、すなわちデジタル回路用クロックＣＫＤの立ち下りでアナログ回路用クロックＣＫＡをラッチするフリップフロップＦＦ２と、フリップフロップＦＦ２の出力Ｑをデジタル回路用クロックＣＫＤの立ち下りでラッチするフリップフロップＦＦ３と、フリップフロップＦＦ２の出力ＱとフリップフロップＦＦ３の反転出力ＱＮとが入力され、エッジ検出信号ＥＤを出力するＮＡＮＤゲートＮＤ１と、を備える。
【００３８】
阻止部２は、実施例１と同様、ＡＮＤゲートＡＮ１を備え、立ち上りエッジ検出部３から出力されるエッジ検出信号ＥＤによりデジタル回路用クロックＣＫＤをゲートする。
【００３９】
図５に、本実施例の立ち上りエッジ検出部３および阻止部２の動作の例を波形図で示す。
【００４０】
図５（ａ）は、デジタル回路用クロックＣＫＤの立ち上りがアナログ回路用クロックＣＫＡの立ち上りよりも早い場合を示し、図５（ｂ）は、デジタル回路用クロックＣＫＤの立ち上りがアナログ回路用クロックＣＫＡの立ち上りよりも遅い場合を示す。
【００４１】
いずれの場合においても、アナログ回路用クロックＣＫＡの立ち上り後の最初のデジタル回路用クロックＣＫＤの立ち下りｔ１でフリップフロップＦＦ２のＱ出力が‘Ｈ’に立ち上がり、その次のデジタル回路用クロックＣＫＤの立ち下りｔ２でフリップフロップＦＦ３のＱＮ出力が‘Ｌ’に立ち下がる。したがって、このｔ１からｔ２の期間、ＮＡＮＤゲートＮＤ１から出力されるエッジ検出信号ＥＤは、‘Ｌ’となる。
【００４２】
阻止部２は、このエッジ検出信号ＥＤによりデジタル回路用クロックＣＫＤをゲートするので、阻止部２から出力されるデジタル回路用クロックｇＣＫＤは、ｔ１からｔ２の期間、パルス出力がゲートされる。
【００４３】
そこで、このパルスが出力されない期間にアナログ回路１０へ供給するアナログ回路用クロックｄＣＫＡの立ち上りが生起するように遅延部４の遅延量を設定する。
【００４４】
これにより、デジタル回路用クロックｇＣＫＤにパルスが出力されない期間にアナログ回路１０へ供給するアナログ回路用クロックｄＣＫＡが立ち上り、アナログ回路１０の動作に、デジタル回路２０の動作に起因する電源ノイズが影響を及ぼすことを防止することができる。
【００４５】
このような本実施例によれば、アナログ回路用クロックＣＫＡの立ち上がりエッジを検出したとき、直ちにデジタル回路用クロックＣＫＤをゲートするため、デジタル回路用クロックＣＫＤのジッタが大きくても、デジタル回路用クロックＣＫＤを安定的にゲートすることができる。
【００４６】
また、本実施例においても、アナログ回路１０から信号を取り出すことなく、アナログ回路１０の動作に影響を及ぼすデジタル回路２０のノイズの発生を抑制することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１に係る半導体集積回路の構成の例を示すブロック図。
【図２】実施例１の半導体集積回路のアナログ回路に含まれる回路の例を示す図。
【図３】実施例１の半導体集積回路の動作の例を示す波形図。
【図４】本発明の実施例２に係る半導体集積回路の構成の例を示すブロック図。
【図５】実施例２の半導体集積回路の動作の例を示す波形図。
【符号の説明】
【００４８】
１  推定部
２  阻止部
３  立ち上がりエッジ検出部
４  遅延部
ＣＮＴ  カウンタ
ＦＦ１、ＦＦ２、ＦＦ３  フリップフロップ
ＩＶ１、ＩＶ２  インバータ
ＡＮ１  ＡＮＤゲート
ＮＤ１  ＮＡＮＤゲート
【図１】
2010055565.tif 000003
【図２】
2010055565.tif 000004
【図３】
2010055565.tif 000005
【図４】
2010055565.tif 000006
【図５】
2010055565.tif 000007