(57)【要約】【課題】信頼性を損なうことなくゲート駆動の高速化を実現することができるゲート駆動回路を得る。【解決手段】インダクタＬ１にプリチャージした電流を、スイッチ素子Ｓ１，Ｓ６〜Ｓ９及びボディダイオードＢＤｉを備えたスイッチ素子Ｓ２〜Ｓ５をスイッチングさせることによってＮＭＯＳトランジスタＱ１及びＱ２の各ゲートＨＶＧ及びＬＶＧに供給することにより、ＮＭＯＳトランジスタＱ１をオン又はオフさせるゲート遷移と、ＮＭＯＳトランジスタＱ２をオフ又はオンさせるゲート遷移とを連続して行うようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源電圧と接地電圧との間に２個のＭＯＳトランジスタが直列に接続され、該各ＭＯＳトランジスタの接続部を出力端とする出力回路の該各ＭＯＳトランジスタのゲート駆動を行うゲート駆動回路において、
前記第１電源電圧よりも小さい第２電源電圧でプリチャージされるインダクタと、
前記第２電源電圧で前記インダクタをプリチャージし、該インダクタにプリチャージした電流を前記各ＭＯＳトランジスタのゲートに供給するための複数のスイッチ素子からなるスイッチ回路部と、
前記出力回路の動作を指示するために外部から入力された制御信号に応じて、該スイッチ回路部の各スイッチ素子のスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、一方の前記ＭＯＳトランジスタをオンさせるゲート遷移と、他方の前記ＭＯＳトランジスタをオフさせるゲート遷移が連続して行われるように、該ゲート遷移の際に前記インダクタにプリチャージされた電流が所望の前記ＭＯＳトランジスタのゲートに供給されるように前記スイッチ回路部の各スイッチ素子の動作制御を行うことを特徴とするゲート駆動回路。
【請求項２】
前記制御回路部は、一方の前記ＭＯＳトランジスタのゲート遷移が終了してからもう一方の前記ＭＯＳトランジスタのゲート遷移を開始するまでの時間をデッドタイムとして確保するために、該デッドタイムの期間、前記インダクタ電流が前記出力回路の各ＭＯＳトランジスタのゲートに供給されずに還流される経路を設けるように、前記スイッチ回路部の各スイッチ素子の動作制御を行うことを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートの電圧を制限するために該ゲートと接地電圧との間に接続されたツェナーダイオードを備えることを特徴とする請求項１又は２記載のゲート駆動回路。
【請求項４】
前記スイッチ回路部は、
前記第２電源電圧と前記インダクタの一端Ｎ１との間に接続された第１スイッチ素子と、
前記第２電源電圧と前記インダクタの他端Ｎ２との間に接続された第２スイッチ素子と、
前記インダクタの一端Ｎ１と接地電圧との間に接続された第３スイッチ素子と、
前記インダクタの他端Ｎ２と接地電圧との間に接続された第４スイッチ素子と、
前記インダクタの一端Ｎ１と、前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートとの間に接続された第５スイッチ素子と、
前記インダクタの他端Ｎ２と、接地電圧側に接続された前記ＭＯＳトランジスタのゲートとの間に接続された第６スイッチ素子と、
前記第２電源電圧と、接地電圧側に接続された前記ＭＯＳトランジスタのゲートとの間に接続された第７スイッチ素子と、
接地電圧側に接続された前記ＭＯＳトランジスタのゲートと接地電圧との間に接続された第８スイッチ素子と、
前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートと接地電圧との間に接続された第９スイッチ素子と、
を備えることを特徴とする請求項１、２又は３記載のゲート駆動回路。
【請求項５】
前記第２スイッチ素子は、前記インダクタの他端Ｎ２から前記第２電源電圧の方向が順方向となるようにダイオードが並列に接続され、前記第３スイッチ素子は、接地電圧から前記インダクタの一端Ｎ１の方向が順方向となるようにダイオードが並列に接続され、前記第４スイッチ素子は、接地電圧から前記インダクタの他端Ｎ２の方向が順方向となるようにダイオードが並列に接続され、前記第５スイッチ素子は、前記インダクタの一端Ｎ１から前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートの方向が順方向となるようにダイオードが並列に接続されること特徴とする請求項４記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧と接地電圧との間に２個のＭＯＳトランジスタが直列接続され、該各ＭＯＳトランジスタの接続部を出力端とする出力回路における該各ＭＯＳトランジスタのゲートを駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
従来、ゲート駆動を高速に行うために、絶対最大定格値を超える電圧を生成し、ゲート駆動のタイミングで印加するようにしたものがあった（例えば、特許文献１参照。）。
また、インダクタにプリチャージした電流を用いて１個のパワーＭＯＳトランジスタを駆動するようにしたものがあり、通常のＣＭＯＳ駆動回路と比較して、パワーＭＯＳトランジスタのゲート遷移時間が短くなる利点があった（例えば、特許文献２及び非特許文献１参照。）。このようにしたものは、接地電圧ＧＮＤ側に接続されたパワーＭＯＳトランジスタを駆動することに適しており、パワーＭＯＳトランジスタのゲート遷移が完了した後に、余ったインダクタ電流は電源に回生していた。
【特許文献１】特開２００８−１８２３８１号公報
【特許文献２】特開平６−２９８０９号公報
【非特許文献１】Ａ Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ Ｇａｔｅ Ｄｒｉｖｅｒ Ａｃｈｉｅｖｉｎｇ Ｓｗｉｔｃｈｉｎｇ Ｌｏｓｓ Ｓａｖｉｎｇｓ ａｎｄ Ｇａｔｅ Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｙ ａｔ １−ＭＨｚ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＰＯＷＥＲ ＥＬＥＣＴＲＯＮＩＣＳ，ＶＯＬ.２３，ＮＯ.２，ＭＡＲＣＨ ２００８，Ｐ.６７８−６９１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、前記のように、一時的にでも絶対最大定格値を超える電圧を印加することは、ＭＯＳ素子の劣化につながり、信頼性を損なうという問題があった。
また、ブートストラップ方式で高電圧側素子のゲートを駆動する場合は、高電圧側素子のゲート立ち上がり時間が出力の立ち上がり時間に依存し、すなわち出力の負荷にも依存するという問題があった。
【０００４】
本発明は、このような問題を解決するためになされたものであり、信頼性を損なうことなくゲート駆動の高速化を実現することができるゲート駆動回路を得ることを目的とする。
【課題を解決するための手段】
【０００５】
この発明に係るゲート駆動回路は、第１電源電圧と接地電圧との間に２個のＭＯＳトランジスタが直列に接続され、該各ＭＯＳトランジスタの接続部を出力端とする出力回路の該各ＭＯＳトランジスタのゲート駆動を行うゲート駆動回路において、
前記第１電源電圧よりも小さい第２電源電圧でプリチャージされるインダクタと、
前記第２電源電圧で前記インダクタをプリチャージし、該インダクタにプリチャージした電流を前記各ＭＯＳトランジスタのゲートに供給するための複数のスイッチ素子からなるスイッチ回路部と、
前記出力回路の動作を指示するために外部から入力された制御信号に応じて、該スイッチ回路部の各スイッチ素子のスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、一方の前記ＭＯＳトランジスタをオンさせるゲート遷移と、他方の前記ＭＯＳトランジスタをオフさせるゲート遷移が連続して行われるように、該ゲート遷移の際に前記インダクタにプリチャージされた電流が所望の前記ＭＯＳトランジスタのゲートに供給されるように前記スイッチ回路部の各スイッチ素子の動作制御を行うものである。
【０００６】
また、前記制御回路部は、一方の前記ＭＯＳトランジスタのゲート遷移が終了してからもう一方の前記ＭＯＳトランジスタのゲート遷移を開始するまでの時間をデッドタイムとして確保するために、該デッドタイムの期間、前記インダクタ電流が前記出力回路の各ＭＯＳトランジスタのゲートに供給されずに還流される経路を設けるように、前記スイッチ回路部の各スイッチ素子の動作制御を行うようにした。
【０００７】
また、第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートの電圧を制限するために該ゲートと接地電圧との間に接続されたツェナーダイオードを備えるようにした。
【０００８】
具体的には、前記スイッチ回路部は、
前記第２電源電圧と前記インダクタの一端Ｎ１との間に接続された第１スイッチ素子と、
前記第２電源電圧と前記インダクタの他端Ｎ２との間に接続された第２スイッチ素子と、
前記インダクタの一端Ｎ１と接地電圧との間に接続された第３スイッチ素子と、
前記インダクタの他端Ｎ２と接地電圧との間に接続された第４スイッチ素子と、
前記インダクタの一端Ｎ１と、前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートとの間に接続された第５スイッチ素子と、
前記インダクタの他端Ｎ２と、接地電圧側に接続された前記ＭＯＳトランジスタのゲートとの間に接続された第６スイッチ素子と、
前記第２電源電圧と、接地電圧側に接続された前記ＭＯＳトランジスタのゲートとの間に接続された第７スイッチ素子と、
接地電圧側に接続された前記ＭＯＳトランジスタのゲートと接地電圧との間に接続された第８スイッチ素子と、
前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートと接地電圧との間に接続された第９スイッチ素子と、
を備えるようにした。
【０００９】
この場合、前記第２スイッチ素子は、前記インダクタの他端Ｎ２から前記第２電源電圧の方向が順方向となるようにダイオードが並列に接続され、前記第３スイッチ素子は、接地電圧から前記インダクタの一端Ｎ１の方向が順方向となるようにダイオードが並列に接続され、前記第４スイッチ素子は、接地電圧から前記インダクタの他端Ｎ２の方向が順方向となるようにダイオードが並列に接続され、前記第５スイッチ素子は、前記インダクタの一端Ｎ１から前記第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートの方向が順方向となるようにダイオードが並列に接続されるようにした。
【発明の効果】
【００１０】
本発明のゲート駆動回路によれば、前記インダクタにプリチャージした電流を、前記スイッチ回路部の各スイッチ素子をスイッチングさせることによって前記出力回路における所望のＭＯＳトランジスタのゲートに供給することにより、前記出力回路における一方のＭＯＳトランジスタをオンさせるゲート遷移と、他方のＭＯＳトランジスタをオフさせるゲート遷移とを連続して行うようにしたことから、信頼性を損なうことなくゲート駆動の高速化を図ることができる。
【００１１】
また、前記出力回路における各ＭＯＳトランジスタのゲートを駆動する際に、一方の該ＭＯＳトランジスタのゲートにおける放電時のエネルギーを電源ラインに放出せずに、他方の該ＭＯＳトランジスタのゲートにおける充電時のエネルギーとして利用することができ、消費電力の低減を図ることができる。
【００１２】
また、前記出力回路における各ＭＯＳトランジスタのゲートを駆動する際に、一方の該ＭＯＳトランジスタにおけるゲートの放電が完了してから、もう一方の該ＭＯＳトランジスタにおけるゲートの充電を確実に開始することができるため、デッドタイムを必要最小限にすることができ、スイッチング電源装置に使用した際に変換効率を向上させることができる。
【００１３】
また、インダクタに蓄えたエネルギーを使用して第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートを立ち上げる場合、出力の立ち上がりに依存せずに高速に立ち上げることができ、該ＭＯＳトランジスタのスイッチング損失を低減させることができる。
【００１４】
また、第１電源電圧側に接続された前記ＭＯＳトランジスタのゲートの電圧を制限するために該ゲートと接地電圧との間に接続されたツェナーダイオードを備えたことから、インダクタ電流を使用して高速にゲート駆動する際に、絶対最大定格値を超えない動作を行うことができ、信頼性を確保することができる。
【発明を実施するための最良の形態】
【００１５】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるゲート駆動回路の回路例を示した図である。
図１において、ゲート駆動回路１は、電源電圧ＶＣＣを電源にして作動しており、外部から入力された制御信号に応じて、電源電圧ＶＣＣよりも大きい電源電圧ＨＶと接地電圧ＧＮＤとの間に直列に接続されたＮＭＯＳトランジスタＱ１及びＱ２の各ゲートを駆動するものであり、ＮＭＯＳトランジスタＱ１及びＱ２は、ＮＭＯＳトランジスタＱ１とＱ２との接続部が出力端をなす出力回路１１をなしている。
【００１６】
ゲート駆動回路１は、前記外部からの制御信号（図示せず）が入力される制御回路２と、制御回路２から出力された制御信号に応じてスイッチングを行うスイッチ素子Ｓ１〜Ｓ９と、インダクタＬ１と、ツェナーダイオードＺＤとで構成されている。スイッチ素子Ｓ２〜Ｓ５は、ボディダイオードＢＤｉを有しており、例えばＭＯＳトランジスタである場合は、寄生ダイオードが該ボディダイオードＢＤｉをなしている。スイッチ素子Ｓ１及びＳ６〜Ｓ９は、前記ボディダイオードＢＤｉを有していないトランジスタか、又はボディダイオードＢＤｉと直列にかつ逆方向にダイオードを付加してボディダイオードＢＤｉが順方向にオンしない構成をなすトランジスタである。
【００１７】
なお、図では、スイッチ素子Ｓ１〜Ｓ９の各制御電極と制御回路２との接続の図示は省略している。また、スイッチ素子Ｓ１〜Ｓ９がスイッチ回路部を、制御回路２が制御回路部をそれぞれなし、スイッチ素子Ｓ１が第１スイッチ素子を、スイッチ素子Ｓ２が第２スイッチ素子を、スイッチ素子Ｓ３が第３スイッチ素子を、スイッチ素子Ｓ４が第４スイッチ素子を、スイッチ素子Ｓ５が第５スイッチ素子を、スイッチ素子Ｓ６が第６スイッチ素子を、スイッチ素子Ｓ７が第７スイッチ素子を、スイッチ素子Ｓ８が第８スイッチ素子を、スイッチ素子Ｓ９が第９スイッチ素子をそれぞれなす。また、電源電圧ＨＶは第１電源電圧を、電源電圧ＶＣＣは第２電源電圧をそれぞれなす。
【００１８】
電源電圧ＨＶ側に接続されたＮＭＯＳトランジスタＱ１のゲートＨＶＧとインダクタＬ１の一端との間にスイッチ素子Ｓ５が接続され、インダクタＬ１とスイッチ素子Ｓ５との接続部をＮ１とする。また、接地電圧ＧＮＤ側に接続されたＮＭＯＳトランジスタＱ２のゲートＬＶＧとインダクタＬ１の他端との間にスイッチ素子Ｓ６が接続され、インダクタＬ１とスイッチ素子Ｓ６との接続部をＮ２とする。ゲートＨＶＧと接地電圧ＧＮＤとの間にスイッチ素子Ｓ９が接続され、ゲートＨＶＧにはツェナーダイオードＺＤのカソードが接続され、ツェナーダイオードＺＤのアノードは接地電圧ＧＮＤに接続されている。
【００１９】
電源電圧ＶＣＣとゲートＬＶＧとの間にはスイッチ素子Ｓ７が接続され、ゲートＬＶＧと接地電圧ＧＮＤとの間にスイッチ素子Ｓ８が接続されている。電源電圧ＶＣＣと接続部Ｎ１との間にはスイッチ素子Ｓ１が、接続部Ｎ１と接地電圧ＧＮＤとの間にスイッチ素子Ｓ３がそれぞれ接続されている。また、電源電圧ＶＣＣと接続部Ｎ２との間にはスイッチ素子Ｓ２が、接続部Ｎ２と接地電圧ＧＮＤとの間にスイッチ素子Ｓ４がそれぞれ接続されている。スイッチ素子Ｓ１〜Ｓ９の各制御電極には、制御回路２からの対応する制御信号がそれぞれ入力されている。
【００２０】
このような構成において、図２は、図１のゲート駆動回路１の動作例を示したタイミングチャートであり、図２を参照しながらゲート駆動回路１の動作について説明する。なお、図２において、Ｓ１〜Ｓ９と示した各信号は、スイッチ素子Ｓ１〜Ｓ９の各制御電極に入力された制御回路２からの制御信号を示しており、スイッチ素子Ｓ１〜Ｓ９は、制御電極にハイレベルの信号が入力されるとオンして導通状態になり、制御電極にローレベルの信号が入力されるとオフして遮断状態になる。以下、インダクタＬ１に流れる電流をインダクタ電流と呼び、各スイッチ素子Ｓ１〜Ｓ９は、説明を省略しているが外部からの制御信号に応じて制御回路２によりスイッチング制御されている。
図２において、時刻ｔ２〜ｔ３の間では、スイッチ素子Ｓ７及びＳ９のみがオンしており、ゲートＬＶＧがハイレベルであり、ゲートＨＶＧがローレベルである。
【００２１】
ここで、図３は、時刻ｔ３〜ｔ４のときのゲート駆動回路１の動作を示した図である。
図３から分かるように、時刻ｔ３〜ｔ４では、スイッチ素子Ｓ７及びＳ９に加えてスイッチ素子Ｓ２及びＳ３がそれぞれオンしており、インダクタＬ１に接続部Ｎ２から接続部Ｎ１の方向にインダクタ電流が流れる。該インダクタ電流が、ゲートＬＶＧを駆動するためのプリチャージ電流になる。
【００２２】
次に、図４は、時刻ｔ４〜ｔ５のときのゲート駆動回路１の動作を示した図である。
図４から分かるように、スイッチ素子Ｓ２及びＳ７がそれぞれオフし、スイッチ素子Ｓ６がオンする。このため、ゲートＬＶＧをハイレベルに維持していた電荷がインダクタ電流で放電され、ゲートＬＶＧはローレベルになる。
【００２３】
図５は、時刻ｔ５〜ｔ６のときのゲート駆動回路１の動作を示した図である。
図５から分かるように、スイッチ素子Ｓ６及びＳ９がそれぞれオフし、スイッチ素子Ｓ８がオンしてゲートＬＶＧは接地電圧ＧＮＤに接続される。インダクタ電流によって接続部Ｎ２がボディダイオードＢＤｉの順方向電圧のマイナス値−ＶＦまで低下したところで、スイッチ素子Ｓ４のボディダイオードＢＤｉを経由して電流が流れ、インダクタ電流が還流される経路が設けられる。時刻ｔ５〜ｔ６の間は、ＮＭＯＳトランジスタＱ１及びＱ２が共にオフするデッドタイムをなしている。
【００２４】
図６は、時刻ｔ６〜ｔ７のときのゲート駆動回路１の動作を示した図である。
図６から分かるように、スイッチ素子Ｓ５がオンしスイッチ素子Ｓ３がオフするとインダクタ電流がスイッチ素子Ｓ５を通ってＮＭＯＳトランジスタＱ１のゲートに流れ込み、ゲートＨＶＧの電圧がツェナーダイオードＺＤの逆方向耐圧まで上昇する。ツェナーダイオードＺＤの耐圧は、ＮＭＯＳトランジスタＱ１が十分にオンする電圧以上であると共に、ＮＭＯＳトランジスタＱ１及びスイッチ素子Ｓ１，Ｓ３，Ｓ５，Ｓ９の各絶対最大定格値以内の値になるようにする。ゲートＨＶＧを所望の電圧まで充電するために、時刻ｔ３〜ｔ４のプリチャージ時間を調整し、例えば該所望の電圧が大きいほど、プリチャージ時間が長くなるようにする。
【００２５】
図７は、時刻ｔ７〜ｔ８のときのゲート駆動回路１の動作を示した図である。
図７から分かるように、スイッチ素子Ｓ１がオンすると共にスイッチ素子Ｓ５がオフし、インダクタ電流がスイッチ素子Ｓ１を通って電源電圧ＶＣＣに流れ込み回生電流になる。この後、ゲートＨＶＧの電圧は、ＮＭＯＳトランジスタＱ１のゲート容量により保持される。
【００２６】
図８は、時刻ｔ９〜ｔ１０のときのゲート駆動回路１の動作を示した図である。
時刻ｔ８の状態からインダクタ電流がなくなり、時刻ｔ９に至っている。スイッチ素子Ｓ４がオンして接続部Ｎ１から接続部Ｎ２の方向にインダクタ電流が流れる。該インダクタ電流が、ゲートＨＶＧを放電するためのプリチャージ電流になる。
【００２７】
図９は、時刻ｔ１０〜ｔ１１のときのゲート駆動回路１の動作を示した図である。
スイッチ素子Ｓ５がオンしてスイッチ素子Ｓ１がオフすると、ゲートＨＶＧをハイレベルに維持していた電荷がインダクタ電流で放電される。接続部Ｎ１が接地電圧ＧＮＤに低下するまでこの状態が維持される。
【００２８】
図１０は、時刻ｔ１１〜ｔ１２のときのゲート駆動回路１の動作を示した図である。
スイッチ素子Ｓ９がオンしてスイッチ素子Ｓ５がオフすると、接続部Ｎ１は−ＶＦまで低下し、スイッチ素子Ｓ３のボディダイオードＢＤｉからインダクタＬ１を経てスイッチ素子Ｓ４を流れる経路で電流が流れ続け、インダクタ電流が還流される経路が設けられる。時刻ｔ１１〜ｔ１２の間は、ＮＭＯＳトランジスタＱ１及びＱ２が共にオフするデッドタイムをなしている。
【００２９】
図１１は、時刻ｔ１２〜ｔ１３のときのゲート駆動回路１の動作を示した図である。
スイッチ素子Ｓ８がオフし、スイッチ素子Ｓ６がオンし、スイッチ素子Ｓ４がオフすると、インダクタ電流がスイッチ素子Ｓ６を通ってＮＭＯＳトランジスタＱ２のゲートに流れ込み、ゲートＬＶＧの電圧が、最大で（ＶＣＣ＋ＶＦ）まで上昇する。ゲートＬＶＧの電圧が（ＶＣＣ＋ＶＦ）を超えると、スイッチ素子Ｓ２のボディダイオードＢＤｉを介して電流が流れるため、電圧（ＶＣＣ＋ＶＦ）でクランプされることになる。
【００３０】
図１２は、時刻ｔ１３〜ｔ１４のときのゲート駆動回路１の動作を示した図である。
ゲートＬＶＧの電圧が電源電圧ＶＣＣに達したタイミングでスイッチ素子Ｓ７がオンし、スイッチ素子Ｓ６がオフする。インダクタ電流はスイッチ素子Ｓ２のボディダイオードＢＤｉを通って電源電圧ＶＣＣに回生される。
【００３１】
装置の電源投入直後である時刻ｔ０以前では、スイッチ素子Ｓ８及びＳ９のみがオンしており、ゲートＨＶＧ及びＬＶＧともにローレベルである。時刻ｔ０〜ｔ１では、スイッチ素子Ｓ１及びＳ４がそれぞれオンしてプリチャージ状態を作っている。時刻ｔ１〜ｔ２では、スイッチ素子Ｓ１をオンしたままにしてインダクタ電流を維持しているが、他のスイッチ素子の動作は、時刻ｔ１２〜ｔ１３のときと同様である。
ＮＭＯＳトランジスタＱ１，Ｑ２、スイッチ素子Ｓ１，Ｓ３，Ｓ５，Ｓ９及びツェナーダイオードＺＤは、絶対最大定格値が電圧（ＨＶ＋ＶＧ）に耐えられるような仕様にする。ＶＧは、ＮＭＯＳトランジスタＱ１のオン抵抗を十分に下げるだけのＮＭＯＳトランジスタＱ１のゲート電圧である。
【００３２】
このように、本第１の実施の形態におけるゲート駆動回路は、インダクタＬ１にプリチャージした電流を、スイッチ素子Ｓ１〜Ｓ９をスイッチングさせることによってＮＭＯＳトランジスタＱ１及びＱ２の各ゲートＨＶＧ及びＬＶＧに供給することにより、ＮＭＯＳトランジスタＱ１をオン又はオフさせるゲート遷移と、ＮＭＯＳトランジスタＱ２をオフ又はオンさせるゲート遷移とを連続して行うようにした。このことから、信頼性を損なうことなくゲート駆動の高速化を図ることができると共に、消費電流の小さい回路動作を行うことができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施の形態におけるゲート駆動回路の回路例を示した図である。
【図２】図１のゲート駆動回路１の動作例を示したタイミングチャートである。
【図３】図２における時刻ｔ３〜ｔ４のときのゲート駆動回路１の動作を示した図である。
【図４】図２における時刻ｔ４〜ｔ５のときのゲート駆動回路１の動作を示した図である。
【図５】図２における時刻ｔ５〜ｔ６のときのゲート駆動回路１の動作を示した図である。
【図６】図２における時刻ｔ６〜ｔ７のときのゲート駆動回路１の動作を示した図である。
【図７】図２における時刻ｔ７〜ｔ８のときのゲート駆動回路１の動作を示した図である。
【図８】図２における時刻ｔ９〜ｔ１０のときのゲート駆動回路１の動作を示した図である。
【図９】図２における時刻ｔ１０〜ｔ１１のときのゲート駆動回路１の動作を示した図である。
【図１０】図２における時刻ｔ１１〜ｔ１２のときのゲート駆動回路１の動作を示した図である。
【図１１】図２における時刻ｔ１２〜ｔ１３のときのゲート駆動回路１の動作を示した図である。
【図１２】図２における時刻ｔ１３〜ｔ１４のときのゲート駆動回路１の動作を示した図である。
【符号の説明】
【００３４】
１  ゲート駆動回路
２  制御回路
１１  出力回路
Ｓ１〜Ｓ９  スイッチ素子
Ｌ１  インダクタ
ＺＤ  ツェナーダイオード
Ｑ１，Ｑ２  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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