(57)【要約】【課題】ＩＶ変換アンプの出力電圧のリニアリティを良好にし、ＴＨＤ特性を向上することができるＤＡ変換器を提供する。【解決手段】差動スイッチ部２６のオン状態の差動スイッチにより電流が流れる電流経路ｘ１及びオフ状態の差動スイッチにより電流が流れる電流経路ｙ１がＩＶ変換アンプＡ１の出力側に接続されている。デコード信号ＳＰｘ及びＳＰｙに基づき差動スイッチがオン状態では電流経路ｘ１に電流が流れ、オフ状態では電流経路ｙ１に電流が流れる。電流経路ｘ１には電流Iｘが流れ、電流経路ｙ１には電流Iｙが流れる。ＩＶ変換アンプＡ１の増幅段には電流量が一定である電流Ｉｘ＋Ｉｙが引き込まれる。【選択図】図１
2010035090.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号であるデコーダ入力信号を、第１の電流経路に第１の電流を流すための第１のデコード信号及び第２の電流経路に第２の電流を流すための第２のデコード信号にデコードするデコーダと、
前記デコーダから出力された前記第１のデコード信号及び前記第２のデコード信号に基づいて、電流源から出力された電流を第１の電流経路及び第２の電流経路のいずれか一方に出力する差動スイッチと、
前記第１の電流経路から入力された電流に応じた電圧レベルのアナログ信号を出力する電流電圧変換手段と、
を備え、
前記第１の電流経路が帰還抵抗を介して前記電流電圧変換手段の出力に接続されており、かつ、前記第２の電流経路が前記電流電圧変換手段の出力に接続されている、ＤＡ変換器。
【請求項２】
前記電流電圧変換手段の出力の後段にバッファ回路をさらに備えた、請求項１に記載のＤＡ変換器。
【請求項３】
前記差動スイッチを複数備え、
前記デコーダは、前記デコーダ入力信号を、前記差動スイッチの数に応じた複数の第１のデコード信号及び前記差動スイッチの数に応じた複数の第２のデコード信号にデコードして、複数の前記差動スイッチに各々出力する、請求項１または請求項２に記載のＤＡ変換器。
【請求項４】
前記差動スイッチがＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びバイポーラトランジスタの少なくとも一種類のトランジスタを複数含んで成る、請求項１から請求項３のいずれか１項に記載のＤＡ変換器。
【請求項５】
前記第１の電流経路上の前記差動スイッチの出力と前記電流電圧変換手段の入力との間に第１の抵抗が接続されており、前記第２の電流経路上の前記差動スイッチの出力と前記電流電圧変換手段の出力との間に第２の抵抗が接続されている、請求項１から請求項４のいずれか１項に記載のＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するデジタル−アナログ変換器（ＤＡ変換器と称する）、特に電流セル型ＤＡ変換器に関する。
【背景技術】
【０００２】
一般に、半導体集積回路の電流セル型ＤＡ変換器は、デジタルのデコーダ入力信号がデコードされたデコード信号に基づいて差動スイッチのオン及びオフが制御される。差動スイッチにより調整された電流セルからの出力電流をＩＶ（電流電圧）変換アンプにより、電流に応じた電圧レベルに変換する。
【０００３】
このようなＤＡ変換器として、図８に示すＤＡ変換器がある。図８に示す従来のＤＡ変換器１００は、デコーダ１１２と、電流源１２２、電流セルアレイ１２４、及び差動スイッチ部１２６を含む電流セル１２０と、２つのＩＶ変換アンプＡ１０１及びＡ１０２を含む電流電圧変換部１２８と、を備えている。
【０００４】
Ｎビットのデコーダ入力信号Ｄ１００がデコードされたデコード信号Ｓ０Ｐｗ〜ＳｎＰｗ及びＳ０Ｐｚ〜ＳｎＰｚ（ｎ＝２Ｎ−１）により差動スイッチ部１２６のＰＭＯＳトランジスタＰｗ０〜Ｐｗｎ、Ｐｚ０〜Ｐｚｎ（ｎ＝２Ｎ−１）が制御され、差動スイッチがオン状態の場合はＰチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタＳ０Ｐｗ〜ＳｎＰｗがオンする。差動スイッチがオン状態のときに電流経路となるノード同士は、電流経路ｗ１で束ねられ、電流経路ｗ１はＩＶ変換アンプＡ１０１の−端子に接続され、また、帰還抵抗Ｒ１０２を介してＩＶ変換アンプＡ１０１の出力側に接続される。
【０００５】
同様に差動スイッチがオフ状態の場合はＰＭＯＳトランジスタＳ０Ｐｚ〜ＳｎＰｚがオンする。差動スイッチがオフ状態のときに電流経路となるノード同士は、電流経路ｚ１で束ねられ、電流経路ｚ１はＩＶ変換アンプＡ１０２の−端子に接続され、また、帰還抵抗Ｒ１０３を介してＩＶ変換アンプＡ１０２の出力側に接続される。
【０００６】
電流経路ｗ１及びｚ１を流れる電流セル出力電流Ｉｗ及びＩｚは、各々ＩＶ変換アンプＡ１０１及びＡ１０２の帰還抵抗Ｒ１０２及びＲ１０３を介してＩＶ変換アンプＡ１０１及びＡ１０２の増幅段１４４及び１４５に引き込まれる。
【０００７】
このＤＡ変換器１００では、デコード信号Ｓ０Ｐｗ〜ＳｎＰｗ及びＳ０Ｐｚ〜ＳｎＰｚの変化による電流セル出力電流Ｉｗ及びＩｚの増減に伴い、ＩＶ変換アンプＡ１０１及びＡ１０２の増幅段１４４及び１４５に引きこまれる電流量が大きく変化する。これにより、ＩＶ変換アンプＡ１０１及びＡＡ１０２の出力のリニアリティが損なわれ、ＩＶ変換アンプＡ１０１０及びＡ１０２の出力電圧波形に歪みが生じ、従って、ＴＨＤ（Ｔｏｔａｌ  Ｈａｒｍｏｎｉｃ  Ｄｉｓｔｏｒｔｉｏｎ、全高調波歪）特性が悪化する。
【０００８】
良好なリニアリティを得るために、電流セルとＩＶ変換アンプとの間に電流折り返し回路を設けた差動出力型ＤＡ変換器が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１６４７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献１に記載の技術では、折り返し回路を設けることにより回路構成が複雑化したり、ＤＡ変換器の規模が大きくなったり、消費電流が増加したりするという問題が生じる。
【００１０】
本発明は、上記問題点を解消するためになされたもので、折り返し回路を設けることなく、ＩＶ変換アンプの出力電圧のリニアリティを良好にし、ＴＨＤ特性を向上することができるＤＡ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載のＤＡ変換器は、デジタル信号であるデコーダ入力信号を、第１の電流経路に第１の電流を流すための第１のデコード信号及び第２の電流経路に第２の電流を流すための第２のデコード信号にデコードするデコーダと、前記デコーダから出力された前記第１のデコード信号及び前記第２のデコード信号に基づいて、電流源から出力された電流を第１の電流経路及び第２の電流経路のいずれか一方に出力する差動スイッチと、前記第１の電流経路から入力された電流に応じた電圧レベルのアナログ信号を出力する電流電圧変換手段と、を備え、前記第１の電流経路が帰還抵抗を介して前記電流電圧変換手段の出力に接続されており、かつ、前記第２の電流経路が前記電流電圧変換手段の出力に接続されている。
【００１２】
請求項２に記載のＤＡ変換器は、請求項１に記載のＤＡ変換器において、前記電流電圧変換手段の出力の後段にバッファ回路をさらに備える。
【００１３】
請求項３に記載のＤＡ変換器は、請求項１または請求項２に記載のＤＡ変換器において、前記差動スイッチを複数備え、前記デコーダは、前記デコーダ入力信号を、前記差動スイッチの数に応じた複数の第１のデコード信号及び前記差動スイッチの数に応じた複数の第２のデコード信号にデコードして、複数の前記差動スイッチに各々出力する。
【００１４】
請求項４に記載のＤＡ変換器は、請求項１から請求項３のいずれか１項に記載のＤＡ変換器において、前記差動スイッチがＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びバイポーラトランジスタの少なくとも一種類のトランジスタを複数含んで成る。
【００１５】
請求項５に記載のＤＡ変換器は、請求項１から請求項４のいずれか１項に記載のＤＡ変換器において、前記第１の電流経路上の前記差動スイッチの出力と前記電流電圧変換手段の入力との間に第１の抵抗が接続されており、前記第２の電流経路上の前記差動スイッチの出力と前記電流電圧変換手段の出力との間に第２の抵抗が接続されている。
【発明の効果】
【００１６】
本発明によれば、折り返し回路を設けることなく、ＩＶ変換アンプの出力電圧のリニアリティを良好にし、ＴＨＤ特性を向上することができるＤＡ変換器を提供することができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１７】
［第１の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本実施の形態のＤＡ変換器１０の概略構成の一例を示す回路図である。本実施の形態のＤＡ変換器１０は、デコーダ１２と、電流セル２０と、電流電圧変換部２８と、バッファ回路３０と、ＤＡ変換された出力電圧（アナログ信号）を外部に出力するための出力端子３２と、を備えて構成されている。
【００１８】
デコーダ１２は、Ｎビットのデコーダ入力信号Ｄ０がデコードされたデコード信号Ｓ０Ｐｘ〜ＳｎＰｘ（以下、総称する場合はデコード信号ＳＰｘという）及びＳ０Ｐｙ〜ＳｎＰｙ（以下、総称する場合はデコード信号ＳＰｙという）（ｎ＝２Ｎ−１）を出力する。デコード信号ＳＰｘ及びＳＰｙは差動スイッチをオンまたはオフさせるための信号であり、すなわち、差動スイッチ部２６に含まれる差動スイッチのオン、オフの割合を調整するものである。
【００１９】
電流セル２０は、電流源２２、電流セルアレイ２４、及び差動スイッチ部２６を含んで構成されている。
【００２０】
電流源２２は、オペアンプＯＰ１、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタＮ１、及び抵抗Ｒ１を含んで構成されており、外部参照電圧を電流にし、ＰＭＯＳトランジスタＰ１を介して電流セルアレイ２４に供給する。
【００２１】
電流セルアレイ２４は、複数（本実施の形態ではｎ個、ｎ＝０以外の自然数）のＰＭＯＳトランジスタＰａ０〜Ｐａｎ（以下、総称する場合はＰＭＯＳトランジスタＰａという）を含んで構成されている。
【００２２】
差動スイッチ部２６は、ｎ個の差動スイッチを含んで構成されている。差動スイッチは、１対のＰＭＯＳトランジスタＰｘ０〜Ｐｘｎ（以下、総称する場合はＰＭＯＳトランジスタＰｘという）及びＰｙ０〜Ｐｙｎ（以下、総称する場合はＰＭＯＳトランジスタＰｙという）により構成されている。ＰＭＯＳトランジスタＰｘ及びＰＭＯＳトランジスタＰｙのソースは、ＰＭＯＳトランジスタＰａのドレインに接続されている。ＰＭＯＳトランジスタＰｘのゲートには、デコード信号ＳＰｘが入力し、ＰＭＯＳトランジスタＰｙのゲートにはデコード信号ＳＰｙが入力する。デコード信号ＳＰｘ及びＳＰｙにより、差動スイッチがオン状態の場合は、ＰＭＯＳトランジスタＰｘのゲートがオンし、ＰＭＯＳトランジスタＰｙのゲートがオフする。ＰＭＯＳトランジスタＰｘのドレインは、電流経路ｘ１に接続されている。一方、差動スイッチがオフ状態の場合は、ＰＭＯＳトランジスタＰｘのゲートがオフし、ＰＭＯＳトランジスタＰｙのゲートがオンする。ＰＭＯＳトランジスタＰｙのドレインは、電流経路ｙ１に接続されている。
【００２３】
ＩＶ変換部２８は、ＯＰアンプであるＩＶ変換アンプＡ１及び帰還抵抗Ｒ２を含んで構成されている。ＩＶ変換アンプＡ１の＋端子には、基準電圧としてシグナルグランドが接続されており、−端子には、電流経路ｘ１が接続されている。帰還抵抗Ｒ２は、ＩＶ変換アンプＡ１の−端子と出力側の間に接続されている。ＩＶ変換アンプＡ１の出力はバッファ回路３０の＋端子に接続されており、−端子はバッファ回路３０の出力側と接続され、バッファ回路３０から出力された出力電圧（アナログ信号）は、出力端子３２から外部に出力される。
【００２４】
ＩＶ変換アンプＡ１の具体的構成の一例を、図２を参照して詳細に説明する。図２は、ＩＶ変換アンプＡ１の概略構成の一例を示す回路図である。本実施の形態のＩＶ変換アンプＡ１は、バッファ４０、差動アンプ４２、増幅段４４、抵抗Ｒ３、及び位相補償用キャパシタＣ３を含んで構成されている。
【００２５】
バッファ４０は、ＰＭＯＳトランジスタＰ１０及びゲートがＩｂｉａｓに接続された、ＰＭＯＳトランジスタＰ１０と直列に接続されたＮＭＯＳトランジスタＮ１０を含んで構成されている。
【００２６】
差動アンプ４２は、ＰＭＯＳトランジスタＰ１２、Ｐ１４、及びＰ１６と、ＮＭＯＳトランジスタＮ１４及びＮ１６と、を含んで構成されている。ＮＭＯＳトランジスタＮ１４及びＮ１６はカレントミラーを形成している。ＰＭＯＳトランジスタＰ１４のゲートには電流経路ｘ１が接続されており、また、ＰＭＯＳトランジスタＰ１６のゲートにはシグナルグランドが接続されている。ＰＭＯＳトランジスタの一方の電極はＰＭＯＳトランジスタＰ１４、Ｐ１６の一方の電極と接続されている。ＰＭＯＳトランジスタＰ１４の他方の電極はＮＭＯＳトランジスタＮ１４の一方の電極及びゲート電極に接続され、ＰＭＯＳトランジスタＰ１６の他方の電極はＮＭＯＳトランジスタＮ１６の一方の電極に接続されている。出力電圧が抵抗Ｒ３及び位相補償用キャパシタＣ３を介して増幅段４４に出力される。
【００２７】
増幅段４４は、ＰＭＯＳトランジスタＰ１８と、ＰＭＯＳトランジスタＰ１８のドレインにソースが接続されたＮＭＯＳトランジスタ１８と、を含んで構成されている。直列に接続されたＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ１８との間に、差動アンプ４２からの出力が接続されている。ＮＭＯＳトランジスタ１８のゲート電極はＮＭＯＳトランジスタＮ１６の一方の電極に接続されている。なお、ＰＭＯＳトランジスタＰ１０、Ｐ１２、Ｐ１８のゲート電極はＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０との間に接続されている。差動アンプ４２から出力された出力電圧は、増幅段４４で増幅され、ＩＶ変換アンプ４４の外部に出力される。
【００２８】
なお、ＩＶ変換アンプＡ１は図２に示した構成に限らず、その他の構成のＯＰアンプであってもよく、具体的構成は特に限定されない。
【００２９】
次に、本実施の形態のＤＡ変換器１０の動作について詳細に説明する。
【００３０】
電流源２２から出力された電流により、電流セルアレイ２４のＰＭＯＳトランジスタＰａのソースに電流が供給される。また、ゲートがオンし、電流Ｉａ０〜Ｉａｎ（以下、総称する場合は電流Ｉａという）がドレインから差動スイッチ部２６に出力される。
【００３１】
デコーダ１２は、Ｎビットのデジタル信号であるデコーダ入力信号Ｄ０が入力するとデコードして、入力コードに対応したデコード信号ＳＰｘ及びＳＰｙを差動スイッチ部２６に出力する。
【００３２】
差動スイッチ部２６のＰＭＯＳトランジスタＳＰｘ及びＳＰｙのゲートにデコード信号ＳＰｘ及びＳ０Ｐｙが入力され、入力信号によりいずれか一方のゲートがオンする。差動スイッチがオン状態の場合は、ＳＰｘのゲートがオンし、オフ状態の場合は、ＳＰｙのゲートがオンする。即ち、差動スイッチのいずれか一方のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタＰｘまたはＰｙ）のゲートがオンし、そのドレインから電流Ｉａが出力される。
【００３３】
差動スイッチがオン状態の場合に出力された電流Ｉａは、差動スイッチがオン状態の場合の電流経路（ＰＭＯＳトランジスタＰｘのドレイン）となるノードを束ねた電流経路ｘ１に出力される。即ち、オン状態の差動スイッチの数だけ電流Ｉａが加算された電流Ｉｘが電流経路ｘ１により電流電圧変換部２８に出力される。また、同様に、差動スイッチがオフ状態の場合に出力された電流Ｉａは、差動スイッチがオフ状態の場合の電流経路（ＰＭＯＳトランジスタＰｙのドレイン）となるノードを束ねた電流経路ｙ１に出力される。即ち、オフ状態の差動スイッチの数だけ電流Ｉａが加算された電流Ｉｙが電流経路ｙ１により電流電圧変換部２８に出力される。
【００３４】
電流Ｉｘが、帰還抵抗Ｒ２を介して電流電圧変換部２８のＩＶ変換アンプＡ１の出力側に流入する。また、電流Ｉｙが、電流電圧変換部２８のＩＶ変換アンプＡ１の出力側に流入する。従って、電流Ｉｘ＋ＩｙがＩＶ変換アンプＡ１の増幅段４４に引き込まれる。電流Ｉｘ＋Ｉｙは、差動スイッチ部２６のオン状態及びオフ状態の差動スイッチの割合によらず、差動スイッチからの出力電流の総和であるため、電流Ｉａ×ｎの一定値である。従って、増幅段４４に引き込まれる電流Ｉｘ＋Ｉｙ（電流量）は、一定になる。
【００３５】
このように、本実施の形態のＩＶ変換アンプＡ１では、デコード信号ＳＰｘ及びＳＰｙに関わらず、ＩＶ変換アンプＡ１の増幅段４４に引き込まれる電流量は一定になる。
【００３６】
電流電圧変換部２８からは、電流Ｉｘ及び帰還抵抗Ｒ２の抵抗値に比例した電圧が出力電圧として出力される。
【００３７】
電流電圧変換部２８から出力された出力電圧は、ボルテージフォロワであるバッファ回路３０により安定化され、出力端子３２からＤＡ変換器３２の外部に出力される。
【００３８】
本実施の形態のＤＡ変換器１０では、ＩＶ変換アンプＡ１の出力側に電流経路ｘ１及びｙ１を接続しているが、出力電圧の電圧値は帰還抵抗Ｒ２を介して接続される電流経路ｘ１を流れる電流Ｉｘに比例し、電流経路ｙ１を流れる電流Ｉｙには比例しない。そのため、電流Iｙの変化による影響は問題にならない。
【００３９】
以上説明したように、本実施の形態のＤＡ変換器１０では、差動スイッチ部２６のオン状態の差動スイッチにより電流が流れる電流経路ｘ１及びオフ状態の差動スイッチにより電流が流れる電流経路ｙ１がＩＶ変換アンプＡ１の出力側に接続されているため、デコード信号ＳＰｘ及びＳＰｙに関わらずＩＶ変換アンプＡ１の増幅段に引き込まれる電流量が一定（電流Ｉｘ＋Ｉｙ）となる。これにより、折り返し回路を設けるか否かにかかわらず、ＩＶ変換アンプＡ１の出力電圧のリニアリティが損なわれることなく、出力電圧波形の歪みを抑えることができる。従ってＴＨＤ特性を向上することができる。具体的一例としては、電流Ｉｘ＋Ｉｙが０〜３００μＡ（電流Ｉｘ及びＩｙが０〜３００μＡの間で変化）のとき、図８に示した従来のＤＡ変換器１００のＩＶ変換アンプＡ１０１の出力電圧のＴＨＤ特性は−６１．７４ｄＢであったが、本実施の形態のＤＡ変換器１０のＩＶ変換アンプＡ１の出力電圧のＴＨＤ特性は−１０８．６ｄＢであり、ＴＨＤ特性を向上することができる。
【００４０】
なお、本実施の形態のＤＡ変換器１０により差動出力を得る場合は、例えば、ＩＶ変換アンプＡ１の出力電圧を一方の出力とし、オペアンプ等で構成される反転回路によりＩＶ変換アンプＡ１の出力電圧を反転した反転電圧を他方の出力電圧とする構成等にすればよい。
【００４１】
なお、上記のＤＡ変換器１０の構成に限らず、電流経路ｘ１及びｙ１がＩＶ変換アンプＡ１の出力側に接続されており、ＩＶ変換アンプＡ１の増幅段に引き込まれる電流量が一定（電流Ｉｘ＋Ｉｙ）となる構成であれば、他の構成のＤＡ変換器であってもよい。
【００４２】
例えば、図３に示したＤＡ変換器１０Ａの様に、差動スイッチ部２６の差動スイッチがオフ状態の場合に電流経路となるノード同士を束ねた電流経路ｙ１がＩＶ変換アンプＡ１の−端子及び帰還抵抗Ｒ２を介してＩＶ変換アンプＡ１の出力側に接続されており、差動スイッチ部２６の差動スイッチがオン状態の場合に電流経路となるノード同士を束ねた電流経路ｘ１がＩＶ変換アンプＡ１の出力側に接続されている構成としてもよい。この場合、出力電圧は電流Ｉｙに比例した電圧値になる。
【００４３】
また、差動スイッチ部２６は、図４に示した差動スイッチ部２６Ｂの様に、ＮＭＯＳトランジスタ（ＮＭＯＳトランジスタＮｘ、Ｎｙ）で構成してもよいし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成した差動スイッチ部（図示省略）としてもよい。さらに、差動スイッチ部２６は、バイポーラトランジスタで構成してもよい。図５にＰＮＰ接合のバイポーラトランジスタＱｘ及びＱｙで差動スイッチ部２６Ｃを構成した場合を示す。バイポーラトランジスタＱｘ及びＱｙのベースにデコード信号ＳＱｘ及びＳＱｙが入力され、エミッタに電流セルアレイ２４が接続され、バイポーラトランジスタＱｘのコレクタに電流経路ｘ１が接続され、バイポーラトランジスタＱｙのコレクタに電流経路ｙ１が接続されている。なお、ＮＰＮ接合のバイポーラトランジスタで構成した差動スイッチ部（図示省略）としてもよい。
【００４４】
なお、図３〜図５の様に差動スイッチ部を構成した場合は、それぞれデコーダのデコードの仕方をデコーダ入力信号に応じた差動スイッチがオン（またはオフ）するように定めればよい。
【００４５】
さらに、ＩＶ変換アンプＡ１の構成も上記の構成に限定されない。例えば、本実施の形態ではＩＶ変換アンプＡ１の基準電圧となる＋端子にはシグナルグランドが接続されているが、図６に示すように、バイアス電圧を与えるバイアスグランドが接続されていてもよく、特に限定されない。また、電流源２２も上記の構成に限定されない。例えば、電流源２２は、トランジスタによりカレントミラーを構成し、外部からの参照電流を電流セルアレイ２４に出力する構成等であってもよく、特に限定されない。また、電流セルアレイ２４も上記の構成に限定されない。例えば、電流セルアレイ２４は、ＮＭＯＳトランジスタやバイポーラトランジスタ等で構成してもよく、特に限定されない。
【００４６】
［第２の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。図７は、本実施の形態に係るＤＡ変換器１１の概略構成の一例を示す回路図である。なお、本実施の形態は、第１の実施の形態と略同様の構成及び動作であるので、同一部分には、同一符号を付して詳細な説明は省略する。
【００４７】
本実施の形態のＤＡ変換器１１は、電流セルアレイ２０と電流電圧変換部２８との間の電流経路ｘ１に抵抗Ｒｘを、電流経路ｙ１に抵抗Ｒｙを挿入したものである。電流Ｉｘは抵抗Ｒｘ及び帰還抵抗Ｒ２を介してＩＶ変換アンプＡ１の出力側に流入する。電流Ｉｙは抵抗Ｒｙを介してＩＶ変換アンプＡ１の出力側に流入する。ＩＶ変換アンプＡ１の増幅段４４には電流Ｉｘ＋Ｉｙが引き込まれるため、電流量は一定になる。
【００４８】
また、差動スイッチ部２６のＰＭＯＳトランジスタＰｘに生じる寄生容量が抵抗ＲｘによりＩＶ変換アンプＡ１の出力容量負荷としてみえなくなる。同様に、ＰＭＯＳトランジスタＰｙに生じる寄生容量が抵抗ＲｙによりＩＶ変換アンプＡ１の出力容量負荷としてみえなくなる。このようにＰＭＯＳトランジスタＰｘ及びＰｙの寄生容量がＩＶ変換アンプＡ１の出力に与える影響を抑えることができる。従って、ＩＶ変換アンプＡ１の位相余裕の減少を抑えることができる。
【００４９】
以上説明したように、本実施の形態のＤＡ変換器１１では、電流経路ｘ１及び電流経路ｙ１がＩＶ変換アンプＡ１の出力側に接続されているため、デコード信号ＳＰｘ及びＳＰｙに関わらずＩＶ変換アンプＡ１の増幅段に引き込まれる電流量が一定となる。これにより、ＩＶ変換アンプＡ１の出力電圧のリニアリティが損なわれることなく、出力電圧波形の歪みを抑えることができる。従ってＴＨＤ特性を向上することができる。具体的一例としては、電流Ｉｘ＋Ｉｙが０〜３００μＡ（電流Ｉｘ及びＩｙが０〜３００μＡの間で変化）のときの本実施の形態のＤＡ変換器１１のＩＶ変換アンプＡ１の出力電圧のＴＨＤ特性は−１０８．５ｄＢであり、ＴＨＤ特性を向上することができる。
【００５０】
また、本実施の形態のＤＡ変換器１１では、電流経路ｘ１に抵抗Ｒｘが挿入されており、電流Ｉｘは抵抗Ｒｘを介して、電流電圧変換部２８に流入する。これにより差動スイッチ部２６のＰＭＯＳトランジスタＰｘの寄生容量がＩＶ変換アンプＡ１の出力に与える影響を抑えることができる。また同様に、電流経路ｙ１に抵抗Ｒｙが挿入されており、電流Ｉｙは抵抗Ｒｙを介して、電流電圧変換部２８に流入する。これにより、差動スイッチ部２６のＰＭＯＳトランジスタＰｙの寄生容量がＩＶ変換アンプＡ１の出力に与える影響を抑えることができる。従って、位相余裕の減少を抑えることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態に係るＤＡ変換器の概略構成の一例を示す回路図である。
【図２】ＩＶ変換アンプＡ１の概略構成の一例を示す回路図である。
【図３】ＤＡ変換器のその他の構成例の一例を説明するための回路図である。
【図４】差動スイッチ部のその他の構成例の一例を説明するための回路図である。
【図５】差動スイッチ部のその他の構成例の一例を説明するための回路図である。
【図６】ＩＶ変換アンプのその他の構成例の一例を説明するための回路図である。
【図７】本発明の第２の実施の形態に係るＤＡ変換器の概略構成の一例を示す回路図である。
【図８】従来のＤＡ変換器の概略構成の一例を示す回路図である。
【符号の説明】
【００５２】
１０、１０Ａ、１１  ＤＡ変換器
１２、１２Ａ  デコーダ
２０  電流セル
２２  電流源
２４  電流セルアレイ
２６、２６Ｂ、２６Ｃ  差動スイッチ部
２８、２８Ｄ  電流電圧変換部
３０  バッファ回路
Ａ１  ＩＶ変換アンプ
Ｐｘ０〜Ｐｘｎ、Ｐｙ０〜Ｐｙｎ  ＰＭＯＳトランジスタ
Ｓ０Ｐｘ〜ＳｎＰｘ、Ｓ０Ｐｙ〜ＳｎＰｙ  デコード信号
ｘ１、ｙ１  電流経路
Ｒ２  帰還抵抗
Ｒｘ、Ｒｙ  抵抗
【図１】
2010035090.tif 000003
【図２】
2010035090.tif 000004
【図３】
2010035090.tif 000005
【図４】
2010035090.tif 000006
【図５】
2010035090.tif 000007
【図６】
2010035090.tif 000008
【図７】
2010035090.tif 000009
【図８】
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