(57)【要約】【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。【選択図】図５Ａ
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【特許請求の範囲】
【請求項１】
基板上の素子領域の第１端部から離隔されている前記素子領域内のセンター部分で互に離隔された状態で第１方向に沿って相互平行に延びている複数のラインパターンと、
前記複数のラインパターンのうち、前記第１方向に直交する第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記素子領域の第１端部にさらに近い各端部に比べて前記素子領域の第１端部からさらに遠く位置する第１端部を有する複数の第１ラインパターンと、
前記複数のラインパターンのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記素子領域の第１端部にさらに近い各端部より、前記素子領域の第１端部からさらに近く位置する第２端部を有する複数の第２ラインパターンと、を含むことを特徴とする半導体素子。
【請求項２】
前記複数のラインパターンで前記第１ラインパターン及び第２ラインパターンが１つずつ交互に配されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記複数の第１ラインパターンの第１端部は、各々前記素子領域の第１端部から第１距離に位置され、
前記複数の第２ラインパターンの第２端部は、各々前記素子領域の第１端部から前記第１距離よりさらに近い第２距離に位置することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記複数のラインパターンは、最外側に位置する最外側ラインパターンをさらに含み、
前記最外側ラインパターンは、それに隣接するラインパターンの両端部のうち、前記素子領域の第１端部にさらに近い端部より、前記素子領域の第１端部からさらに遠く位置する最外側端部を有することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記素子領域は、前記センター部分を挟んで前記素子領域の第１端部の反対側に位置する第２端部を含み、
前記複数の第１ラインパターンは、前記第１端部の反対側に位置する第３端部を有し、前記第３端部は、前記第１ラインパターンの両側で各々隣接している２つの第２ラインパターンの両端部のうち、前記素子領域の第２端部にさらに近い各端部より前記素子領域の第２端部からさらに遠く位置し、
前記複数の第２ラインパターンは、前記第２端部の反対側に位置する第４端部を有し、前記第４端部は、前記第２ラインパターンの両側で各々隣接している２つの第１ラインパターンの両端部のうち、前記素子領域の第２端部にさらに近い各端部より前記素子領域の第２端部からさらに近く位置することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記素子領域のセンター部分で前記複数の第１ラインパターンのうちから選択された第１ラインパターンから前記第１方向に沿って第１距離ほど離隔された状態で、前記選択された第１ラインパターンと前記第１方向に隣接している第３ラインパターンと、
前記素子領域のセンター部分で前記複数の第２ラインパターンのうちから選択された第２ラインパターンから前記第１方向に沿って第２距離ほど離隔された状態で、前記選択された第２ラインパターンと前記第１方向に隣接している第４ラインパターンと、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第１距離は、前記第２距離よりさらに大きいことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第１距離及び第２距離は、各々前記複数のラインパターンで前記第２方向に沿うそれぞれの幅より広いことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記素子領域のセンター部分が、前記複数のラインパターンで前記第２方向に沿うそれぞれの幅より長い前記第１方向に沿って延び、前記ラインパターンのない非パターン領域を含み、
前記非パターン領域は、前記選択された第１ラインパターン及び前記第３ラインパターンと、前記選択された第２ラインパターン及び前記第４ラインパターンにより前記第１方向に沿う幅が限定され、前記複数のラインパターンのうちから選択された２つのラインパターンにより前記第２方向に沿う幅が限定されることを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記選択された２つのラインパターン間には、前記第３ラインパターン及び第４ラインパターンのうちから選択される少なくとも１つのラインパターンが複数個存在することを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第１ラインパターン及び第２ラインパターンは、前記第２方向に沿って相互等間隔に配されていることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記素子領域は、前記半導体素子の単位記憶素子が形成されるセルアレイ領域であることを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記複数のラインパターンは、各々前記素子領域に活性領域を定義するための素子分離膜であることを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記素子領域のセンター部分では、前記複数のラインパターンにより前記複数のラインパターンそれぞれの間に位置する複数のラインタイプ活性領域が定義されることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記素子領域のセンター領域で前記複数の第１ラインパターンのうちから選択された第１ラインパターンから前記第１方向に沿って第１距離ほど離隔された状態で、前記選択された第１ラインパターンと前記第１方向に隣接している第３ラインパターンと、
前記素子領域のセンター領域で前記複数の第２ラインパターンのうちから選択された第２ラインパターンから前記第１方向に沿って第２距離ほど離隔された状態で、前記選択された第２ラインパターンと前記第１方向に隣接している第４ラインパターンと、をさらに含み、
前記素子領域のセンター部分で前記第１ラインパターン、第２ラインパターン、第３ラインパターン及び第４ラインパターンによりアイランド型活性領域の一部が定義されることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記アイランド型活性領域は、前記第１方向に沿う幅が互に異なる部分を含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記アイランド型活性領域は、電位制御用ウェル形成領域を含むことを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記複数のラインパターンは、各々絶縁物質からなることを特徴とする請求項１に記載の半導体素子。
【請求項１９】
前記複数のラインパターンは、導電物質からなることを特徴とする請求項１に記載の半導体素子。
【請求項２０】
前記複数のラインパターンは、前記半導体素子の単位記憶素子を構成する複数のビットラインであることを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記複数のラインパターンは、前記半導体素子の金属配線層を構成する複数の配線ラインであることを特徴とする請求項１９に記載の半導体素子。
【請求項２２】
センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、
前記第１層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターンと、前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する第２マスクパターンを含むマスクパターンを形成する段階と、
前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階と、
前記第１マスクパターンを除去する段階と、
前記第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階と、を含むことを特徴とする半導体素子のパターン形成方法。
【請求項２３】
前記第１層のエッチングにより、前記第１層には前記センター部分で、前記第２方向で前記第１間隔よりさらに小さな第２間隔を挟んで互に離隔された状態で、前記第１方向に沿って相互平行に延びている複数のラインパターンが転写され、
前記複数のラインパターンは、
前記複数のラインパターンのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記エッジ部分にさらに近い各端部に比べて前記エッジ部分からさらに遠く位置する第１端部を有する複数の第１ラインパターンと、
前記複数のラインパターンのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記エッジ部分にさらに近い各端部より、前記エッジ部分からさらに近く位置する第２端部を有する複数の第２ラインパターンと、を含むことを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項２４】
前記第１層に転写された複数のラインパターンは、各々前記第１層に形成された複数の開口により形成され、
前記複数の開口を通じて前記基板が露出されることを特徴とする請求項２３に記載の半導体素子のパターン形成方法。
【請求項２５】
前記複数の開口を通じて露出された基板をエッチングして前記基板に複数のトレンチを形成する段階と、
前記複数のトレンチを満たす複数の素子分離膜を形成する段階と、をさらに含むことを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２６】
前記複数の素子分離膜は、
前記複数の素子分離膜のうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つの素子分離膜の両端部のうち、前記エッジ部分にさらに近い各端部に比べて、前記エッジ部分からさらに遠く位置する第１端部を有する複数の第１素子分離膜と、
前記複数の素子分離膜のうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つの素子分離膜の両端部のうち、前記エッジ部分にさらに近い各端部より、前記エッジ部分からさらに近く位置する第２端部を有する複数の第２素子分離膜と、を含むことを特徴とする請求項２５に記載の半導体素子のパターン形成方法。
【請求項２７】
前記エッジ部分から前記第１端部までの前記第１方向に沿う第１距離は前記第２スペーサの前記第１方向に沿う幅と同じであることを特徴とする請求項２６に記載の半導体素子のパターン形成方法。
【請求項２８】
前記エッジ部分から前記第１端部までの前記第１方向に沿う第１距離と、前記エッジ部分から前記第２端部までの前記第１方向に沿う第２距離との差は、前記第２スペーサの前記第１方向に沿う幅と同じであることを特徴とする請求項２６に記載の半導体素子のパターン形成方法。
【請求項２９】
前記エッジ部分から前記第１端部までの前記第１方向に沿う第１距離と、前記エッジ部分から前記第２端部までの前記第１方向に沿う第２距離との差は、前記第２スペーサの前記第１方向に沿う幅より小さいことを特徴とする請求項２６に記載の半導体素子のパターン形成方法。
【請求項３０】
前記複数の開口内に導電物質を満たして前記導電物質からなる複数の導電ラインを形成する段階をさらに含むことを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項３１】
前記複数の導電ラインは、
前記複数の導電ラインのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２本の導電ラインの両端部のうち、前記エッジ部分にさらに近い各端部に比べて前記エッジ部分からさらに遠く位置する第１端部を有する複数の第１導電ラインと、
前記複数の導電ラインのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２本の導電ラインの両端部のうち、前記エッジ部分にさらに近い各端部より前記エッジ部分からさらに近く位置する第２端部を有する複数の第２導電ラインを含むことを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３２】
前記エッジ部分から前記第１端部までの前記第１方向に沿う第１距離は前記第２スペーサの前記第１方向に沿う幅と同じであることを特徴とする請求項３１に記載の半導体素子のパターン形成方法。
【請求項３３】
前記エッジ部分から前記第１端部までの前記第１方向に沿う第１距離と、前記エッジ部分から前記第２端部までの前記第１方向に沿う第２距離との差は、前記第２スペーサの前記第１方向に沿う幅と同じであることを特徴とする請求項３１に記載の半導体素子のパターン形成方法。
【請求項３４】
前記エッジ部分から前記第１端部までの前記第１方向に沿う第１距離と、前記エッジ部分から前記第２端部までの前記第１方向に沿う第２距離との差は、前記第２スペーサの前記第１方向に沿う幅より小さいことを特徴とする請求項３１に記載の半導体素子のパターン形成方法。
【請求項３５】
前記マスクパターンを形成する段階は、
前記センター部分に位置する第１可変マスクパターンと、前記エッジ部分に位置する第２可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、
前記可変マスクパターンをエッチングマスクとして前記デュアルマスク層をエッチングし、前記第１可変マスクパターンにより覆われる第１上面を有する前記第１マスクパターンと、前記第２可変マスクパターンにより覆われる第２上面を有する前記第２マスクパターンと、を同時に形成する段階と、を含むことを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項３６】
前記マスクパターンが形成された後、前記スペーサを形成する前に、前記可変マスクパターンのうち、第１可変マスクパターンを除去して、前記第１マスクパターンの第１上面を露出させる段階を含むことを特徴とする請求項３５に記載の半導体素子のパターン形成方法。
【請求項３７】
前記スペーサを形成する段階は、
前記第１マスクパターンの側壁及び前記第１上面、前記第２マスクパターンの側壁及び前記第２可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、
前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記スペーサを形成する段階と、を含むことを特徴とする請求項３６に記載の半導体素子のパターン形成方法。
【請求項３８】
前記スペーサを形成した後、前記第１マスクパターンを除去する前に、前記可変マスクパターンのうち、第１可変マスクパターンを除去して、前記第１マスクパターンの第１上面を露出させる段階を含むことを特徴とする請求項３５に記載の半導体素子のパターン形成方法。
【請求項３９】
前記第１マスクパターンを除去する段階は、前記第２可変マスクパターンが前記第２マスクパターンの第２上面を覆っている状態で行われることを特徴とする請求項３５に記載の半導体素子のパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子のパターン形成方法に係り、特に、多様な幅を有するパターンを同時に形成するための高密度パターン形成用の狭幅（ｎａｒｒｏｗ−ｗｉｄｔｈ）ラインパターンとそれに連結されている広幅（ｗｉｄｅ−ｗｉｄｔｈ）パターンとを利用することによって得られる構造を有する半導体素子と、前記狭幅ラインパターン及び広幅パターンを含むパターンを利用して半導体素子に必要な多様なパターンを形成する半導体素子のパターン形成方法に関する。
【背景技術】
【０００２】
高度にスケーリングされた高集積半導体素子を製造するに当たって、微小幅を有し、微小ピッチで反復形成される微細パターンと比較的広幅のパターンを同時に利用して半導体素子の微細パターンを形成するために、フォトリソグラフィー工程の適用回数を減らしつつ、多様なパターンを同時に形成する技術が必要である。また、このような技術を適用しうる新たな配置構造を有する半導体素子が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、互に異なる幅を有するパターンを利用してフォトリソグラフィー工程での解像限界を超える微細パターンを形成するに当たって、パターンの幅差によるフォトリソグラフィー工程を追加せずとも具現可能な構造を有する半導体素子を提供することである。
【０００４】
本発明の他の目的は、互に異なる幅を有するパターンを利用してフォトリソグラフィー工程での解像限界を超える微細パターンをダブルパターニング（ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ）工程により具現するに当たって、パターンの幅差によるフォトリソグラフィー工程の追加が不要な半導体素子のパターン形成方法を提供することである。
【課題を解決するための手段】
【０００５】
前記目的を達成するための本発明による半導体素子は、基板上の素子領域の第１端部から離隔されている前記素子領域内のセンター部分で互に離隔された状態で第１方向に沿って相互平行に延びている複数のラインパターンと、前記複数のラインパターンのうち、前記第１方向に直交する第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記第１端部にさらに近い各端部に比べて前記第１端部からさらに遠く位置する第１端部を有する複数の第１ラインパターンと、前記複数のラインパターンのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記第１端部にさらに近い各端部より前記第１端部からさらに近く位置する第２端部を有する複数の第２ラインパターンを含む。
【０００６】
本発明による半導体素子において、前記複数のラインパターンで前記第１ラインパターン及び第２ラインパターンが１つずつ交互に配されうる。
【０００７】
前記複数の第１ラインパターンの第１端部は、各々前記素子領域の第１端部から第１距離に位置され、前記複数の第２ラインパターンの第２端部は、各々前記素子領域の第１端部から前記第１距離よりさらに近い第２距離に位置されうる。
【０００８】
前記複数のラインパターンは、最外側に位置する最外側ラインパターンをさらに含みうる。前記最外側ラインパターンは、それに隣接するラインパターンの両端部のうち、前記第１端部にさらに近い端部よりも、前記第１端部からさらに遠く位置する最外側端部を有することができる。
【０００９】
前記素子領域は、前記センター部分を挟んで前記第１端部の反対側に位置する第２端部を含みうる。そして、前記複数の第１ラインパターンは、前記第１端部の反対側に位置する第３端部を有し、前記第３端部は、前記第１ラインパターンの両側で各々隣接している２つの第２ラインパターンの両端部のうち、前記第２端部にさらに近い各端部より前記第２端部からさらに遠く位置しうる。また、前記複数の第２ラインパターンは、前記第２端部の反対側に位置する第４端部を有し、前記第４端部は、前記第２ラインパターンの両側で各々隣接している２つの第１ラインパターンの両端部のうち、前記第２端部にさらに近い各端部より前記第２端部からさらに近く位置しうる。
【００１０】
本発明による半導体素子は、前記素子領域のセンター領域で前記複数の第１ラインパターンのうちから選択された第１ラインパターンから前記第１方向に沿って第１距離ほど離隔された状態で、前記選択された第１ラインパターンと前記第１方向に隣接している第３ラインパターンと、前記素子領域のセンター領域で前記複数の第２ラインパターンのうちから選択された第２ラインパターンから前記第１方向に沿って第２距離ほど離隔された状態で、前記選択された第２ラインパターンと前記第１方向に隣接している第４ラインパターンとをさらに含みうる。前記第１距離は、前記第２距離よりさらに大きくありえる。また、前記第１距離及び第２距離は、各々前記複数のラインパターンで前記第２方向に沿うそれぞれの幅より大きくありえる。
【００１１】
前記素子領域のセンター部分には、前記複数のラインパターンで前記第２方向に沿うそれぞれの幅より長く前記第１方向に沿って延び、前記ラインパターンのない非パターン領域を含みうる。前記非パターン領域は、前記選択された第１ラインパターン及び前記第３ラインパターンと、前記選択された第２ラインパターン及び前記第４ラインパターンにより前記第１方向に沿う幅が限定され、前記複数のラインパターンのうちから選択された２つのラインパターンにより前記第２方向に沿う幅が限定されうる。前記選択された２つのラインパターン間には、前記第３ラインパターン及び第４ラインパターンのうちから選択される少なくとも１つのラインパターンが複数個存在しうる。
【００１２】
本発明による半導体素子で、前記第１ラインパターン及び第２ラインパターンは、前記第２方向に沿って相互等間隔に配されうる。
【００１３】
前記複数のラインパターンは、各々前記素子領域に活性領域を定義するための素子分離膜でありうる。前記素子領域のセンター部分では前記複数のラインパターンにより前記複数のラインパターンそれぞれの間に位置する複数のラインタイプ活性領域が定義されうる。そして、前記素子領域のセンター領域で前記複数の第１ラインパターンのうちから選択された第１ラインパターンから前記第１方向に沿って第１距離ほど離隔された状態で、前記選択された第１ラインパターンと前記第１方向に隣接している第３ラインパターンと、前記素子領域のセンター領域で前記複数の第２ラインパターンのうちから選択された第２ラインパターンから前記第１方向に沿って第２距離ほど離隔された状態で、前記選択された第２ラインパターンと前記第１方向に隣接している第４ラインパターンとをさらに含みうる。前記素子領域のセンター部分で前記第１ラインパターン、第２ラインパターン、第３ラインパターン及び第４ラインパターンによりアイランド型活性領域の一部が定義されうる。前記アイランド型活性領域は、前記第１方向に沿う幅が互に異なる部分を含みうる。
【００１４】
前記他の目的を達成するための本発明による半導体素子のパターン形成方法では、センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する。前記第１層上にデュアルマスク層を形成する。前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターンと、前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有し、前記複数の第１マスクパターンの第１マスク端部に各々連結されている第２マスクパターンを含むマスクパターンを形成する。前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記第２マスクパターンの側壁を覆う複数の第２スペーサを含むスペーサを形成する。前記第１マスクパターンを除去する。前記第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用して前記素子領域で前記第１層をエッチングする。
【００１５】
前記複数の第１マスクパターンのうちから選択される互に隣接する２つの第１マスクパターン間には互に隣接する２つの第１スペーサと１つの第２スペーサが形成され、前記互に隣接する２つの第１スペーサは前記１つの第２スペーサを通じて互に連結されうる。前記スペーサを形成した後、前記互に隣接する２つの第１マスクパターン間の空間を通じて前記第１層の露出上面が露出されうる。前記第１層の露出上面は、前記第２方向で前記第１幅と同じ幅を有することができる。
【００１６】
前記マスクパターンを形成する段階で、前記マスクパターンが前記複数の第１マスクパターンと、前記第２マスクパターンと、前記センター部分のうち、一部領域に位置され、前記第２方向で前記第１幅より広い第３幅を有し、前記複数の第１マスクパターンのうちから選択された一部の第１マスクパターンと相互連結されている第３マスクパターンを含むように前記デュアルマスク層をパターニングしうる。ここで、前記第３マスクパターンは、前記エッジ部分に対面する第３マスク端部を有し、前記第３マスクパターンは前記第３マスク端部で前記複数の第１マスクパターンのうちから選択される１つの第１マスクパターンと相互連結されうる。または、前記第３マスクパターンは、前記エッジ部分に対面する第３マスク端部を有し、前記第３マスクパターンは前記第３マスク端部で前記複数の第１マスクパターンのうちから選択される複数の第１マスクパターンと相互連結されうる。
【００１７】
本発明による半導体素子のパターン形成方法で、前記第１層のエッチングにより前記第１層には、前記センター部分で前記第２方向で前記第１間隔よりさらに小さな第２間隔を挟んで互に離隔された状態で、前記第１方向に沿って相互平行に延びている複数のラインパターンが転写され、前記複数のラインパターンは前記複数のラインパターンのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記エッジ部分にさらに近い各端部に比べて前記エッジ部分からさらに遠く位置する第１端部を有する複数の第１ラインパターンと、前記複数のラインパターンのうち、前記第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、前記エッジ部分にさらに近い各端部より、前記エッジ部分からさらに近く位置する第２端部を有する複数の第２ラインパターンと、を含みうる。
【発明の効果】
【００１８】
本発明による半導体素子は、互に異なる幅を有する複数のパターンを同時に形成するに当たって、パターンの幅差によって要求されるフォトリソグラフィー工程を追加せずとも前記パターンを容易に具現しうる構造を有する。
【００１９】
本発明によるパターン形成方法によれば、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差による別途のフォトリソグラフィー工程を追加する必要がない。したがって、互に異なる幅及び互に異なるパターン密度を有する多様なパターンを単純化された工程により容易に形成し、工程コストを下げることによって、生産性を高めうる。
【図面の簡単な説明】
【００２０】
【図１】本発明によるパターン形成方法を適用して具現する例示的な半導体素子のメモリシステムを概略的に示すブロック図である。
【図２】本発明による半導体素子のパターン形成方法を具現するのに用いられる工程を説明するための一例による半導体素子の一部構成のレイアウトである。
【図３Ａ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｂ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｃ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｄ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｅ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｆ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｇ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図３Ｈ】本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示す断面図である。
【図４Ａ】本発明による半導体素子の製造に用いられる第２工程を説明するために工程順序によって示す断面図である。
【図４Ｂ】本発明による半導体素子の製造に用いられる第２工程を説明するために工程順序によって示す断面図である。
【図４Ｃ】本発明による半導体素子の製造に用いられる第２工程を説明するために工程順序によって示す断面図である。
【図４Ｄ】本発明による半導体素子の製造に用いられる第２工程を説明するために工程順序によって示す断面図である。
【図５Ａ】本発明の第１実施例による半導体素子の一部構成を示すレイアウトである。
【図５Ｂ】本発明の方法によって、図５Ａのレイアウトを有する活性領域をセルアレイ領域に定義するに当たって、セルアレイ領域のセンター部分でダブルパターニング工程を利用して、パターン密度が倍加された活性領域を定義するために、フォトリソグラフィー工程により１次的に形成可能なマスクパターンの形状を例示した平面図である。
【図６Ａ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域を示す平面図である。
【図６Ｂ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図６ＡのＸ１−Ｘ１’線の断面図である、
【図６Ｃ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図６ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図７Ａ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域を示す平面図である。
【図７Ｂ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図７ＡのＸ１−Ｘ１’線の断面図である、
【図７Ｃ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図７ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図８Ａ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域を示す平面図である。
【図８Ｂ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図８ＡのＸ１−Ｘ１’線の断面図である、
【図８Ｃ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図８ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図９Ａ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域を示す平面図である。
【図９Ｂ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図９ＡのＸ１−Ｘ１’線の断面図である、
【図９Ｃ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図９ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図１０Ａ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域を示す平面図である。
【図１０Ｂ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図１０ＡのＸ１−Ｘ１’線の断面図である、
【図１０Ｃ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図１０ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図１１Ａ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域を示す平面図である。
【図１１Ｂ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図１１ＡのＸ１−Ｘ１’線の断面図である、
【図１１Ｃ】図３Ａないし図３Ｈの第１工程を利用して、図５Ａの半導体素子を製造する方法を説明するための図面であって、図１１ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図１２Ａ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域のうち、図６Ａで‘ＬＯＣＡＬ１’及び‘ＬＯＣＡＬ２’で表示した領域に対応する部分の平面図である。
【図１２Ｂ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図１２ＡのＸ１−Ｘ１’線の断面図である。
【図１２Ｃ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図１２ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図１３Ａ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域のうち、図６Ａで‘ＬＯＣＡＬ１’及び‘ＬＯＣＡＬ２’で表示した領域に対応する部分の平面図である。
【図１３Ｂ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図１３ＡのＸ１−Ｘ１’線の断面図である。
【図１３Ｃ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図１３ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図１４Ａ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図５Ａに示す半導体素子の一部領域のうち、図６Ａで‘ＬＯＣＡＬ１’及び‘ＬＯＣＡＬ２’で表示した領域に対応する部分の平面図である。
【図１４Ｂ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図１４ＡのＸ１−Ｘ１’線の断面図である。
【図１４Ｃ】第２工程を利用して図５Ａの半導体素子を製造する方法を説明するための図面であって、図１４ＡのＹ１−Ｙ１’線及びＹ２−Ｙ２’線の断面図である。
【図１５】本発明の第２実施例による半導体素子の一部構成を示すレイアウトである。
【図１６】本発明の第３実施例による半導体素子の一部構成を示すレイアウトである。
【図１７】本発明の方法によって図１６のレイアウトを有する複数の配線ラインをセルアレイ領域に形成するに当たって、セルアレイ領域のセンター部分でダブルパターニング工程を利用して、パターン密度が倍加された配線ラインを形成するためにフォトリソグラフィー工程により１次的に形成可能なマスクパターンの形状を例示した平面図である。
【図１８Ａ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【図１８Ｂ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【図１８Ｃ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【図１８Ｄ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【図１８Ｅ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【図１８Ｆ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【図１８Ｇ】図１６の半導体素子を製造する方法を説明するために工程順序によって示す断面図である。
【発明を実施するための形態】
【００２１】
次いで、本発明の望ましい実施例について添付図面を参照して詳細に説明する。しかし、本発明の実施例は多様な形態に変形でき、本発明の範囲が後述する実施例に限定されると解釈されてはならない。本発明の実施例は、本発明をさらに完全に説明するために提供されるものである。添付図面において、層及び領域それぞれの厚さ及び幅は、明細書の明確性のために誇張されている。添付図面で、同じ符号は同じ要素を示す。また、図面での多様な要素と領域は、概略的に示されたものである。したがって、本発明は、添付した図面に描かれた相対的な大きさや間隔により制限されない。
【００２２】
図１は、本発明によるパターン形成方法を適用して具現しうる例示的な半導体素子のメモリシステム１００を概略的に示すブロック図である。
【００２３】
図１を参照すれば、半導体素子のメモリシステム１００は、ホスト１０、メモリコントローラ２０、及びフラッシュメモリ３０を備える。
【００２４】
前記メモリコントローラ２０は、ホスト１０とフラッシュメモリ３０との間のインターフェースの役割を行い、バッファメモリ２２を含む。図示していないが、前記メモリコントローラ２０は、ＣＰＵ、ＲＯＭ、ＲＡＭ及びインターフェースブロックをさらに含みうる。
【００２５】
前記フラッシュメモリ３０は、セルアレイ３２、デコーダ３４、ページバッファ３６、ビットライン選択回路３８、データバッファ４２、及び制御ユニット４４をさらに含みうる。
【００２６】
前記ホスト１０からデータ及び書込み命令（ｗｒｉｔｅ  ｃｏｍｍａｎｄ）がメモリコントローラ２０に入力され、前記メモリコントローラ２０では入力された命令によってデータがセルアレイ３２に書き込まれるようにフラッシュメモリ３０を制御する。また、メモリコントローラ２０は、ホスト１０から入力される読出し命令（ｒｅａｄ  ｃｏｍｍａｎｄ）によって、セルアレイ３２に保存されているデータが読出されるようにフラッシュメモリ３０を制御する。前記バッファメモリ２２は、ホスト１０とフラッシュメモリ３０との間で伝送されるデータを臨時保存する役割を行う。
【００２７】
前記フラッシュメモリ３０のセルアレイ３２は、複数のメモリセルで構成される。前記デコーダ３４は、ワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを通じてセルアレイ３２と連結されている。前記デコーダ３４は、メモリコントローラ２０からアドレスを入力され、１つのワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを選択するか、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを選択するように選択信号Ｙｉを発生させる。ページバッファ３６は、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを通じてセルアレイ３２と連結される。
【００２８】
図２は、本発明による半導体素子のパターン形成方法を具現するのに用いられる工程を説明するための半導体素子２００の一部構成のレイアウトである。
【００２９】
図２で、第１領域Ａは、単位記憶素子が形成されるセルアレイ領域のセンター部分でありうる。例えば、第１領域Ａには、図１に例示されたセルアレイ３２が形成されうる。第２領域Ｂは、セルアレイ領域のエッジ部分になりうる。または、第２領域Ｂは、第１領域Ａに形成された単位記憶素子を駆動させるための周辺回路が形成される周辺回路領域またはコア領域でありうる。または、第２領域Ｂは、セルアレイ領域の一部として比較的広幅のパターンが形成される部分でありうる。
【００３０】
図２で、第１領域Ａは、比較的小さな寸法の第１幅Ｗ１を有する２つの第１パターン２１０が比較的小さな寸法の第１間隔Ｄを挟んで互に隣接しているパターンを含む。前記第１領域Ａで、形成しようとする単位素子の種類及び所望の特性によって第１幅Ｗ１及び第１間隔Ｄは任意に設計されうる。例えば、前記第１幅Ｗ１及び第１間隔Ｄは、同一でありえる。または、前記第１幅Ｗ１は、前記第１間隔Ｄより大きいか、小さくあり得る。
【００３１】
前記第２領域Ｂには比較的大きな寸法の第２幅Ｗ２を有する第２パターン２２０が含まれている。
【００３２】
例えば、前記第１パターン２１０は、セルアレイ領域のセンター部分の活性領域または導電層を構成しうる。前記第２パターン２２０は、セルアレイ領域のエッジ部分の活性領域、または周辺回路領域の活性領域を構成しうる。または、第２パターン２２０は、周辺回路領域またはセルアレイ領域の導電パターンを構成しうる。または、前記第２パターン２２０はアラインキー（ａｌｉｇｎ  ｋｅｙ）を構成しうる。前記第１パターン２１０及び第２パターン２２０は、図２に例示されたように、相互分離された配置とすることができる。または、図示していないが、前記第１パターン２１０及び第２パターン２２０がそれらの間に位置する連結部（図示せず）を通じて互に連結されて一体型構造にもなりうる。
【００３３】
図３Ａないし図３Ｈは、本発明による半導体素子の製造に用いられる第１工程を説明するために工程順序によって示した断面図である。図３Ａないし図３Ｈで、第１領域Ａには、図２のＩＩＩＡ−ＩＩＩＡ’線の断面に対応する部分が示されており、第２領域Ｂには図２のＩＩＩＢ−ＩＩＩＢ’線の断面に対応する部分が示されている。
【００３４】
図３Ａを参照すれば、基板３００上の第１領域Ａ及び第２領域Ｂに被エッチング膜３１０、デュアルマスク層３２０、及びエッチングマスク層３３０を順次に形成する。その後、前記エッチングマスク層３３０上にマスクパターン３４０を形成する。前記マスクパターン３４０は、前記第１領域Ａで最終的に形成しようとする複数のパターン２１０（図２参照）のうち、相互隣接した２つのパターン間の第１間隔Ｄに対応する微細幅ＷＤ１を有する第１マスク部分３４０Ａと、前記第２領域Ｂで最終的に形成しようとする第２パターン２２０の第２幅Ｗ２より小さな第３幅Ｗ３を有する第２マスク部分３４０Ｂとを含む。前記第１マスク部分３４０Ａ及び第２マスク部分３４０Ｂは、１つのフォトマスクを利用する１回のフォトリソグラフィー工程を利用して同時に形成されうる。
【００３５】
ここで、前記第３幅Ｗ３と前記微細幅ＷＤ１との差は、図３Ｄを参照して後述するような結果が得られる程度ならば十分である。前記第３幅Ｗ３と前記微細幅ＷＤ１との差が大きいほど、図３Ｄを参照して後述するような結果を得るのに有利である。
【００３６】
前記基板３００は、シリコン基板のような通常の半導体基板からなりうる。
【００３７】
前記被エッチング膜３１０は、導電膜または絶縁膜であり、例えば、金属、半導体、または絶縁物質からなりうる。図２で、前記第１パターン２１０及び第２パターン２２０が各々基板３００に形成される活性領域パターンである場合、前記被エッチング膜３１０は省略されうる。
【００３８】
前記デュアルマスク層３２０は、前記第１領域Ａ及び第２領域Ｂで相異なる役割を行う。前記デュアルマスク層３２０のうち、第１領域Ａに形成される部分は、第１領域Ａで、パターン密度が倍加された複数のエッチングマスクパターンを形成するための犠牲膜として用いられる。前記デュアルマスク層３２０のうち、第２領域Ｂに形成される部分は、第２領域Ｂで所望のパターンを形成するのに必要なエッチングマスクの一部を形成する。
【００３９】
前記デュアルマスク層３２０は、被エッチング膜３１０の種類によって多様な膜質からなりうる。例えば、前記デュアルマスク層３２０は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）または炭素含有膜からなりうる。または、前記デュアルマスク層３２０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質のうちから選択されるいずれか１つの物質からなりうる。
【００４０】
前記デュアルマスク層３２０を形成するためにスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）またはＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用しうる。例えば、前記デュアルマスク層３２０を炭素含有膜で形成するための工程を例示すれば、次の通りである。まず、前記被エッチング膜３１０上に約１０００〜５０００Åの厚さの有機化合物層を形成する。この際、必要によってスピンコーティング工程または他の蒸着工程を利用しうる。前記有機化合物は、フェニル、ベンゼン、またはナフタレンのような芳香族環を含む炭化水素化合物またはその誘導体からなりうる。前記有機化合物は、その総重量を基準に約８５〜９９重量％の比較的高い炭素含有量を有する物質からなりうる。前記有機化合物層を約１５０〜３５０℃の温度下で１次ベーク（ｂａｋｅ）して炭素含有膜を形成しうる。前記１次ベークは、約６０秒間行われる。その後、前記炭素含有膜を約３００〜５５０℃の温度下で２次ベークして硬化させる。前記２次ベークは、約３０〜３００秒間行われる。このように、前記炭素含有膜を２次ベーク工程により硬化させることによって、前記炭素含有膜上に他の膜質を形成する時、約４００℃以上の比較的高温下で蒸着工程を行っても、蒸着工程中に前記炭素含有膜に悪影響を及ぼすことはない。
【００４１】
前記エッチングマスク層３３０は、比較的広幅のパターンが形成される第２領域Ｂでのみエッチングマスクの役割を行うために形成するものである。前記エッチングマスク層３３０は、前記第１領域Ａ及び第２領域Ｂで互に同じ厚さを有するように形成されうる。または、図示していないが、必要によって前記エッチングマスク層３３０の厚さが第２領域Ｂより第１領域Ａでさらに小さくなるように、前記エッチングマスク層３３０を形成しても良い。前記エッチングマスク層３３０の厚さは、前記エッチングマスク層３３０を構成する材料、図３Ｃを参照して後述する後続のデュアルマスク層３２０エッチング工程時のエッチング条件、前記第１マスク部分３４０Ａの幅ＷＤ１、及び前記第２マスク部分３４０Ｂの第３幅Ｗ３を考慮し、図３Ｄを参照して後述するような等方性エッチング工程の結果を得るのに十分な条件に設定しうる。これについてのさらに詳細な説明は図３Ｃ及び図３Ｄを参照して後述する。
【００４２】
前記エッチングマスク層３３０は、前記デュアルマスク層３２０に対してエッチングマスクとして利用されるように、前記デュアルマスク層３２０とは異なるエッチング選択比を有する物質からなりうる。例えば、前記エッチングマスク層３３０は、ＳｉＯＮ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質のうちから選択されるいずれか１つの物質からなりうる。または、前記エッチングマスク層３３０は、金属または有機物からなりうる。例えば、前記デュアルマスク層３２０は、ポリシリコンからなり、前記エッチングマスク層３３０はＳｉＯ２からなりうる。または、前記デュアルマスク層３２０は、炭素含有膜からなり、前記エッチングマスク層３３０は、ＳｉＯ２からなりうる。または、前記デュアルマスク層３２０は炭素含有膜からなり、前記エッチングマスク層３３０はＳｉＯＮからなりうる。
【００４３】
前記マスクパターン３４０は、フォトリソグラフィー工程を利用して形成されうる。前記マスクパターン３４０はフォトレジスト膜からなりうる。または、前記マスクパターン３４０は、有機物または無機物からなる反射防止膜とフォトレジスト膜の積層構造からなりうる。
【００４４】
前記マスクパターン３４０で、第１領域Ａに形成される第１マスク部分３４０Ａの幅ＷＤ１は、形成しようとする半導体素子の最小フィーチャーサイズ（ｆｅａｔｕｒｅ  ｓｉｚｅ：１Ｆ）に対応し、第２領域Ｂに形成される第２マスク部分３４０Ｂの第３幅Ｗ３は、前記最小フィーチャーサイズより広幅でありうる。例えば、前記第１マスク部分３４０Ａの幅ＷＤ１は、数ｎｍないし数十ｎｍの寸法を有することができる。
【００４５】
図３Ｂを参照すれば、第１領域Ａ及び第２領域Ｂで、前記マスクパターン３４０をエッチングマスクとして利用して前記エッチングマスク層３３０をエッチングし、第１領域Ａには犠牲膜エッチングマスクパターン３３０Ａを形成し、前記第２領域Ｂには前記広幅エッチングマスクパターン３３０Ｂを形成する。その結果、前記エッチングマスク層３３０に前記マスクパターン３４０の幅が転写され、第１領域Ａに形成される犠牲膜エッチングマスクパターン３３０Ａは、前記第１マスクパターン３４０Ａの幅ＷＤ１に対応する幅を有し、第２領域Ｂに形成される広幅エッチングマスクパターン３３０Ｂは、第２マスク部分３４０Ｂの第３幅Ｗ３に対応する幅を有する。
【００４６】
前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂの形成のためのエッチングマスク層３３０のエッチングがなされる間、前記マスクパターン３４０の厚さが減少しうる。
【００４７】
図３Ｃを参照すれば、第１領域Ａ及び第２領域Ｂで、前記マスクパターン３４０、犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂをエッチングマスクとして利用し、被エッチング膜３１０が露出されるまでデュアルマスク層３２０をエッチングし、第１領域Ａには第１マスク部分３４０Ａの微細幅ＷＤ１に対応する幅を有する第１マスクパターン３２０Ａを形成し、第２領域Ｂには第２マスク部分３４０Ｂの第３幅Ｗ３に対応する幅を有する第２マスクパターン３２０Ｂを形成する。
【００４８】
前記デュアルマスク層３２０がエッチングされる間、前記マスクパターン３４０は消耗されて除去される。図示していないが、前記デュアルマスク層３２０がエッチングされた後、第２領域Ｂでは前記広幅エッチングマスクパターン３３０Ｂ上に前記第２マスク部分３４０Ｂの一部が残留しうる。
【００４９】
第１領域Ａにある犠牲膜エッチングマスクパターン３３０Ａ及び第２領域Ｂにある広幅エッチングマスクパターン３３０Ｂは、前記デュアルマスク層３２０がエッチングされる間、図３Ｃで矢印ａ１、ｂ１、ｃ１、ａ２、ｂ２、ｃ２で示したように、基板３００の主面（ｍａｉｎ  ｓｕｒｆａｃｅ）の延長方向に対して垂直方向から水平方向まで多様な方向でエッチング雰囲気による影響を受ける。その結果、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂでは、各々矢印ｃ１及びｃ２で示したような基板３００に対して垂直方向のみならず、矢印ａ１及びｂ１、ａ２及びｂ２で示したような傾斜方向にもエッチング雰囲気による影響を受け、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂそれぞれの側壁には図３Ｃに図示されたように、傾斜したエッチング面Ｓ１、Ｓ２が形成される。この際、犠牲膜エッチングマスクパターン３３０Ａは、その微細幅ＷＤ１が広幅エッチングマスクパターン３３０Ｂの第３幅Ｗ３より狭いために、前記傾斜したエッチング面Ｓ１が形成された後、前記傾斜したエッチング面Ｓ１で矢印ａ１及びｂ１方向またはそれに近接した傾斜方向への消耗が進んでいくことによって、前記犠牲膜エッチングマスクパターン３３０Ａの両側壁の傾斜したエッチング面Ｓ１が前記犠牲膜エッチングマスクパターン３３０Ａの上面で短時間内に互に合い、前記犠牲膜エッチングマスクパターン３３０Ａの両側壁での消耗量が増加しつつ、上面で矢印ｃ１方向への消耗量増加が加速される効果（以下、‘３次元エッチング効果’と称する）が得られる。一方、広幅エッチングマスクパターン３３０Ｂは、その第３幅Ｗ３が前記犠牲膜エッチングマスクパターン３３０Ａの微細幅ＷＤ１より大きいために、前記傾斜したエッチング面Ｓ２が形成された後、前記傾斜したエッチング面Ｓ２で矢印ａ２及びｂ２方向またはそれに近接した傾斜方向への消耗が進んでいっても、前記デュアルマスク層３２０のエッチングが完了するまでの前記広幅エッチングマスクパターン３３０Ｂの上面から矢印ｃ２方向への消耗量は、前記犠牲膜エッチングマスクパターン３３０Ａでの３次元エッチング効果によるｃ１方向への消耗量に比べてはるかに少ない。
【００５０】
したがって、第１領域Ａ及び第２領域Ｂで互に同じ厚さを有するエッチングマスク層３３０を形成した場合にも、第１領域Ａ及び第２領域Ｂに各々第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂが形成された後には、前記第１マスクパターン３２０Ａ上に残っている犠牲膜エッチングマスクパターン３３０Ａの厚さＴＡ１が前記第２マスクパターン３２０Ｂ上に残っている広幅エッチングマスクパターン３３０Ｂの厚さＴＢ１に比べて小さくなる結果が得られる。前記第３幅Ｗ３と前記微細幅ＷＤ１との差が大きいほど、前記犠牲膜エッチングマスクパターン３３０Ａの厚さＴＡ１と広幅エッチングマスクパターン３３０Ｂの厚さＴＢ１との差はさらに大きくなりうる。
【００５１】
図３Ｃで、前記デュアルマスク層３２０をエッチングするためにドライエッチング工程を利用しうる。例えば、前記デュアルマスク層３２０が図３Ａを参照して説明した炭素含有膜からなる場合、前記デュアルマスク層３２０をエッチングするために、Ｏ２及びＡｒの混合ガスを利用するプラズマエッチング工程を行える。
【００５２】
前記第１マスクパターン３２０Ａは、第１領域Ａで微細パターン形成用ダブルパターニングのための犠牲膜として利用され、前記第２マスクパターン３２０Ｂは第２領域Ｂで比較的広幅である広幅パターンを形成するためのエッチング工程時にエッチングマスクの一部として用いられる。
【００５３】
図３Ｃで、第２領域Ｂにある広幅エッチングマスクパターン３３０Ｂの第１厚さＴＢ１を第１領域Ａにある犠牲膜エッチングマスクパターン３３０Ａの幅ＷＤ１の１／２（すなわち、ＷＤ１／２）よりも大きくするために、図３Ａを参照して説明した工程で、前記エッチングマスク層３３０の厚さを決定しうる。
【００５４】
図３Ｄを参照すれば、前記第１マスクパターン３２０Ａ上には犠牲膜エッチングマスクパターン３３０Ａが残っており、前記第２マスクパターン３２０Ｂ上には広幅エッチングマスクパターン３３０Ｂが残っている状態で、第１領域Ａにある前記犠牲膜エッチングマスクパターン３３０Ａを除去する。このために、前記犠牲膜エッチングマスクパターン３３０Ａが完全に除去されるまで前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂのみを選択的に等方性エッチングしうる。前記等方性エッチングは、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂがそれらの周辺の他の膜に対して高いエッチング選択比を有し、選択的にエッチングされうる条件下で行う。前記等方性エッチングのためにウェットまたはドライエッチングを利用しうる。例えば、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０ＢがＳｉＯ２またはＳｉＯＮからなる場合、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂのみを選択的に等方性エッチングするためにＨＦ洗浄液を使用しうる。
【００５５】
第１領域Ａにある前記犠牲膜エッチングマスクパターン３３０Ａが完全に除去されるまで前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂを等方性エッチングした結果、図３Ｄで点線及び矢印Ｒで示したように、第１領域Ａ及び第２領域Ｂで、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂそれぞれの上面及び側壁から均一な厚さほどエッチングされる。すなわち、第１領域Ａにある前記犠牲膜エッチングマスクパターン３３０Ａが完全に除去された時点で第２領域Ｂにある広幅エッチングマスクパターン３３０Ｂはその露出面から所定厚さ、例えば、少なくとも第１領域Ａにある犠牲膜エッチングマスクパターン３３０Ａの幅ＷＤ１の１／２（すなわち、ＷＤ１／２）に該当する厚さほど消耗される。その結果、第１領域Ａでは犠牲膜エッチングマスクパターン３３０Ａが完全に除去され、その下に位置する第１マスクパターン３２０Ａの上面が露出され、第２領域Ｂでは前記第２マスクパターン３２０Ｂ上に広幅エッチングマスクパターン３３０Ｂで等方性エッチングにより消耗されて残った部分からなる残留エッチングマスクパターン３３０Ｃが残る。前記残留エッチングマスクパターン３３０Ｃは、前記広幅エッチングマスクパターン３３０Ｂの第１厚さＴＢ１より小さな第２厚さＴＢ２を有する。
【００５６】
図３Ｅを参照すれば、第１領域Ａにある第１マスクパターン３２０Ａの露出面と、第２領域にある第２マスクパターン３２０Ｂ及び残留エッチングマスクパターン３３０Ｃの露出面と、前記被エッチング膜３１０の露出面とを覆うスペーサマスク層３５０を形成する。前記スペーサマスク層３５０は、第１領域Ａ及び第２領域Ｂで均一な厚さを有することができる。
【００５７】
前記スペーサマスク層３５０の厚さは、第１領域Ａで形成しようとする第１パターン２１０（図２参照）の第１幅Ｗ１によって決定されうる。場合によって、前記スペーサマスク層３５０の厚さは、前記第１幅Ｗ１と同じ厚さで形成しうる。または、前記スペーサマスク層３５０の厚さは前記第１幅Ｗ１より小さいか、大きく形成しうる。
【００５８】
前記スペーサマスク層３５０は、残留エッチングマスクパターン３３０Ｃ、第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂ、そして被エッチング膜３１０に対して相異なるエッチング選択比を有する物質からなりうる。例えば、前記スペーサマスク層３５０は、酸化膜からなりうる。前記基板３００上に前記スペーサマスク層３５０を均一な厚さで形成させるためにＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用しうる。
【００５９】
図３Ｆを参照すれば、第１領域Ａで、前記第１マスクパターン３２０Ａの上面と前記被エッチング膜３１０の上面とが露出されるまで前記スペーサマスク層３５０をエッチングし、第１領域Ａには前記第１マスクパターン３２０Ａの側壁を覆う第１スペーサ３５０Ａを形成し、第２領域Ｂには前記第２マスクパターン３２０Ｂの側壁を覆う第２スペーサ３５０Ｂを形成する。図３Ｆに図示されたように、前記残留エッチングマスクパターン３３０Ｃの側壁にも第３スペーサ３５０Ｃが形成されうる。
【００６０】
前記第１スペーサ３５０Ａは、第１領域Ａで、パターン密度を倍加させるためのエッチングマスクとして利用され、前記第２スペーサ３５０Ｂは第２領域Ｂに前記第１領域Ａでのパターンの幅より広幅である広幅パターンを形成するためのエッチングマスクの一部として使われうる。
【００６１】
図３Ｆの工程で、前記スペーサマスク層３５０をエッチングするために、例えばメインエッチングガスとしてＣｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）またはＣＨｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）を使用しうる。または、前記メインエッチングガスにＯ２ガス及びＡｒのうちから選択される少なくとも１つのガスを混合して使用しうる。ＣｘＦｙガスとして例えばＣ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、またはＣ５Ｆ８を使用しうる。ＣＨｘＦｙガスとして、例えばＣＨＦ３またはＣＨ２Ｆ２を使用しうる。ここで、前記エッチングガスに添加されるＯ２はエッチング工程のうち、発生するポリマ副産物を除去する役割と、ＣｘＦｙエッチングガスを分解させる役割とを行う。また、前記エッチングガスに添加されるＡｒはキャリアガスとして利用され、またイオン衝突（ｉｏｎ  ｂｏｍｂａｒｄｉｎｇ）を起こす役割を行う。前記スペーサマスク層３５０をエッチングするに当たって、エッチングチャンバ内で前記例示されたエッチングガスのうちから選択されるエッチングガスのプラズマを発生させ、前記プラズマ雰囲気でエッチングを行いうる。または、場合によって前記エッチングチャンバ内でプラズマを発生させず、イオンエネルギーのない状態で前記選択されたエッチングガス雰囲気でエッチングを行いうる。例えば、前記スペーサマスク層３５０をエッチングするためにＣ４Ｆ６、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスをエッチングガスとして使用しうる。この場合、Ｃ４Ｆ６：ＣＨＦ３：Ｏ２：Ａｒの体積比が約１：６：２：１４になるように、それぞれのガスを供給しつつ、約３０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒ないし数十秒間行いうる。
【００６２】
図３Ｇを参照すれば、第１領域Ａで露出されている前記第１マスクパターン３２０Ａを除去し、第１領域Ａで相互隣接した２つの第１スペーサ３５０Ａ間の空間を通じて被エッチング膜３１０を露出させる。
【００６３】
第２領域Ｂで、前記第２マスクパターン３２０Ｂはその側壁が第２スペーサ３５０Ｂにより覆われており、その上面は残留エッチングマスクパターン３３０Ｃ及び第３スペーサ３５０Ｃにより覆われているので、第１領域Ａで、前記第１マスクパターン３２０Ａを除去するためのエッチング工程がなされる間、第２領域Ｂにある第２マスクパターン３２０Ｂは前記残留エッチングマスクパターン３３０Ｃ、第２スペーサ３５０Ｂ及び第３スペーサ３５０Ｃにより保護されてエッチング雰囲気による消耗を抑制しうる。前記第３スペーサ３５０Ｃが形成されず、前記第２マスクパターン３２０Ｂの側壁及び上面が第２スペーサ３５０Ｂ及び残留エッチングマスクパターン３３０Ｃのみで覆われた場合でも、前記第１マスクパターン３２０Ａの等方性エッチング後、前記第２マスクパターン３２０Ｂは後続工程で下部膜エッチング時にエッチングマスクとして使用するのに十分な厚さを保持しうる。
【００６４】
前記第１マスクパターン３２０Ａの除去工程は、第１領域Ａにある前記第１スペーサ３５０Ａと、第２領域Ｂにある前記残留エッチングマスクパターン３３０Ｃ及び第２スペーサ３５０Ｂと、前記被エッチング膜３１０のエッチングが抑制される条件下で行いうる。
【００６５】
前記第１マスクパターン３２０Ａが図３Ａを参照して説明した炭素含有膜からなる場合、前記第１マスクパターン３２０Ａを除去するために、例えば、アッシング（ａｓｈｉｎｇ）及びストリップ工程を利用しうる。または、前記第１マスクパターン３２０Ａの構成材料によって前記第１マスクパターン３２０Ａをドライまたはウェットエッチング工程で除去することもできる。例えば、前記第１マスクパターン３２０Ａをドライエッチング工程で除去するために、Ｏ２及びＡｒの混合ガスをエッチングガスとして利用しうる。一例として、Ｏ２：Ａｒの体積比が約１：４〜８になるように、Ｏ２及びＡｒを供給しつつ、約１〜３０ｍＴの圧力及び約−１０〜４０℃の温度下で数秒ないし数十秒間プラズマ方式のドライエッチング工程を行いうる。この場合、約４００Ｗのソースパワー及び約１５０Ｗのバイアスパワーを利用しうる。
【００６６】
図３Ｈを参照すれば、第１領域Ａでは、複数の第１スペーサ３５０Ａをエッチングマスクとして利用し、第２領域Ｂでは前記第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ３５０Ｂをエッチングマスクとして利用して前記被エッチング膜３１０をエッチングし、第１領域Ａ及び第２領域Ｂで相異なる幅を有する第１パターン３１０Ａ及び第２パターン３１０Ｂを形成する。必要によって、前記第１パターン３１０Ａ及び第２パターン３１０Ｂ上に残っている不要な膜を除去する。前記第１パターン３１０Ａ及び第２パターン３１０Ｂは、各々図２のレイアウトに例示された第１パターン２１０及び第２パターン２２０を構成しうる。
【００６７】
図３Ａないし図３Ｈを参照して説明した第１工程によれば、パターン幅が比較的小さな領域である第１領域Ａでは、第１マスクパターン３２０Ａの側壁に形成される第１スペーサ３５０Ａをエッチングマスクとして利用するダブルパターニング工程によりパターン密度を倍加させて狭幅の第１パターン３１０Ａを形成しうる。また、第２領域Ｂでは、第１領域Ａに形成されるパターンに比べて広幅である広幅のパターンを形成するに当たって、前記第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、前記第１スペーサ３５０Ａと同時に形成される第２スペーサ３５０Ｂとをエッチングマスクとして利用して広幅の第２パターン３１０Ｂを形成する。この際、第１領域Ａ及び第２領域Ｂで相異なる幅を有するパターンを同時に形成するに当たって、第１領域Ａでは不要な犠牲膜エッチングマスクパターン３３０Ａを除去し、第２領域Ｂではエッチングマスクとして用いられる第２マスクパターン３２０Ｂを保護するための残留マスクパターン３３０Ｃを残すために、前記犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂを等方式エッチングする工程を利用する。したがって、第１領域Ａ及び第２領域Ｂで相異なる幅を有するパターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されない。
【００６８】
図４Ａないし図４Ｄは、本発明による半導体素子の製造に用いられる工程のうち、他の１つである第２工程を説明するために工程順序によって示した断面図である。図４Ａないし図４Ｄで、第１領域Ａには図２のＩＩＩＡ−ＩＩＩＡ’線の断面に対応する部分が示されており、第２領域Ｂには図２のＩＩＩＢ−ＩＩＩＢ’線の断面に対応する部分が示されている。
【００６９】
図４Ａを参照すれば、図３Ａないし図３Ｃを参照して説明したような一連の工程を行った後、図３Ｅを参照して説明したような方法でスペーサマスク層３５０を形成する。但し、本工程では、前記スペーサマスク層３５０の形成工程は、前記第１マスクパターン３２０Ａ上には犠牲膜エッチングマスクパターン３３０Ａが残っており、前記第２マスクパターン３２０Ｂ上には広幅エッチングマスクパターン３３０Ｂが残っている状態で行われ、前記スペーサマスク層３５０は前記第１マスクパターン３２０Ａ、犠牲膜エッチングマスクパターン３３０Ａ、第２マスクパターン３２０Ｂ、及び広幅エッチングマスクパターン３３０Ｂの露出面と、前記被エッチング膜３１０の露出面とを均一な厚さに覆うように形成される。
【００７０】
図４Ｂを参照すれば、前記被エッチング膜３１０の上面が露出されるまで前記スペーサマスク層３５０をエッチングし、第１領域Ａには前記第１マスクパターン３２０Ａの側壁を覆う第１スペーサ３５０Ａを形成し、第２領域Ｂには前記第２マスクパターン３２０Ｂの側壁を覆う第２スペーサ３５０Ｂを形成する。
【００７１】
前記第１スペーサ３５０Ａは、第１領域Ａで、パターン密度を倍加させるためのエッチングマスクとして利用され、前記第２スペーサ３５０Ｂは第２領域Ｂに前記第１領域Ａでのパターンの幅より広幅である広幅パターンを形成するためのエッチングマスクの一部として使われうる。
【００７２】
前記スペーサマスク層３５０をエッチバックする間、第１領域Ａでは前記スペーサマスク層３５０の傾斜面３５０Ｓによりスペーサマスク層３５０のエッチング速度が加速されて、第１領域Ａでのスペーサマスク層３５０のエッチング率が第２領域Ｂでのスペーサマスク層３５０のエッチング率より大きくなりうる。そして、前記第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂが形成された後、前記第１マスクパターン３２０Ａ上に残っている犠牲膜エッチングマスクパターン３３０Ａの厚さ減少率が前記第２マスクパターン３２０Ｂ上に残っている広幅エッチングマスクパターン３３０Ｂの厚さ減少率より大きくなって、前記広幅エッチングマスクパターン３３０Ｂの厚さＴＢ２と犠牲膜エッチングマスクパターン３３０Ａの厚さＴＡ２との差がさらに大きくなりうる。また、第１領域Ａで被エッチング膜３１０上に形成された第１スペーサ３５０Ａの高さＨ１は第２領域Ｂに形成された第２スペーサ３５０Ｂの高さＨ２より低くなりうる。これにより、第１領域Ａでは犠牲膜エッチングマスクパターン３３０Ａと第１スペーサ３５０Ａとの間に離隔距離ＤＡ１が存在し、前記離隔距離ＤＡ１を通じて前記犠牲膜エッチングマスクパターン３３０Ａと第１スペーサ３５０Ａとの間で、前記第１マスクパターン３２０Ａが露出されうる。
【００７３】
一方、第２領域Ｂでは、前記広幅エッチングマスクパターン３３０Ｂの側壁付近での前記スペーサマスク層３５０のエッチング速度が第１領域Ａでの傾斜面３５０Ｓ部分に比べて遅いので、第２領域Ｂで被エッチング膜３１０の上面から第２スペーサ３５０Ｂの高さＨ２は、被エッチング膜３１０の上面から広幅エッチングマスクパターン３３０Ｂの底面までの距離ＤＭより大きくなり、図４Ｂで点線‘Ｃ２’で示したように、前記第２スペーサ３５０Ｂと広幅エッチングマスクパターン３３０Ｂが互に接している部分が存在しうる。これにより、第２領域Ｂでは前記第２マスクパターン３２０Ｂが第２スペーサ３５０Ｂと広幅エッチングマスクパターン３３０Ｂにより完全に覆われて外部に露出されなくなる。
【００７４】
図４Ｂの工程で、前記スペーサマスク層３５０をエッチングするために、例えば、図３Ｆを参照して説明したようなエッチング条件を適用しうる。
【００７５】
図４Ｃを参照すれば、第１領域Ａにある第１マスクパターン３２０Ａ及び第２領域Ｂにある第２マスクパターン３２０Ｂのうち、前記第１マスクパターン３２０Ａのみその上面を外部に露出させるために、犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂのうち、第１領域Ａにある犠牲膜エッチングマスクパターン３３０Ａのみを選択的に除去する。
【００７６】
前記犠牲膜エッチングマスクパターン３３０Ａを除去する時、前記第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂと、前記第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂと、前記被エッチング膜３１０とに対する前記犠牲膜エッチングマスクパターン３３０Ａのエッチング選択比差を利用する。
【００７７】
前記犠牲膜エッチングマスクパターン３３０Ａは、前記広幅エッチングマスクパターン３３０Ｂに比べて、そのパターンサイズがさらに小さく、厚さもさらに小さいので、犠牲膜エッチングマスクパターン３３０Ａ及び広幅エッチングマスクパターン３３０Ｂが同じ物質からなっても、前記犠牲膜エッチングマスクパターン３３０Ａのエッチング率が前記広幅エッチングマスクパターン３３０Ｂのエッチング率より大きい。したがって、第１領域Ａにおける前記犠牲膜エッチングマスクパターン３３０Ａが完全に除去された時点で、第２領域Ｂにおける広幅エッチングマスクパターン３３０Ｂはその厚さが大きく減少することなく前記第２マスクパターン３２０Ｂの上面上に残るようになる。
【００７８】
本工程で、前記犠牲膜エッチングマスクパターン３３０Ａを除去するためにドライまたはウェットエッチング工程を利用しうる。例えば、前記犠牲膜エッチングマスクパターン３３０ＡがＳｉＯＮまたはＳｉ３Ｎ４からなる場合、前記犠牲膜エッチングマスクパターン３３０Ａを除去するためにＣＨｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）をメインエッチングガスとして使用しうる。または、ＣｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）とＣＨｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）の混合ガスをメインエッチングガスとして使用しうる。必要によって、Ｏ２、Ａｒ、またはハロゲン族化合物をもさらに含みうる。例えば、前記犠牲膜エッチングマスクパターン３３０Ａを除去するために、ＣＨ２Ｆ２、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスをエッチングガスとして使用しうる。この場合、ＣＨ２Ｆ２：ＣＨＦ３：Ｏ２：Ａｒの体積比が約４：１：５：９になるように、それぞれのガスを供給しつつ、約４０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒ないし数十秒間行いうる。
【００７９】
前記犠牲膜エッチングマスクパターン３３０Ａを除去するために、図３Ｅを参照して説明した第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの形成のためのスペーサマスク層３５０のエッチング工程に続いて連続して前記犠牲膜エッチングマスクパターン３３０Ａを除去しうる。この際、スペーサマスク層３５０のエッチング工程時のエッチング条件と同じエッチング条件下で同一チャンバ内でインサイチュ（ｉｎ−ｓｉｔｕ）で前記犠牲膜エッチングマスクパターン３３０Ａを除去することもできる。この場合にも、図３Ｆを参照して説明したような効果が得られる。
【００８０】
図４Ｄを参照すれば、第１領域Ａで露出されている前記第１マスクパターン３２０Ａを除去し、第１領域Ａで相互隣接した２つの第１スペーサ３５０Ａ間の空間を通じて被エッチング膜３１０を露出させる。
【００８１】
図４Ｄで点線‘Ｃ３’で示したように、第２領域Ｂでは前記第２スペーサ３５０Ｂと広幅エッチングマスクパターン３３０Ｂとが互に接している部分があるので、第２領域Ｂでは前記第２マスクパターン３２０Ｂが第２スペーサ３５０Ｂと広幅エッチングマスクパターン３３０Ｂにより完全に覆われて外部に露出されない。したがって、第１領域Ａで、前記第１マスクパターン３２０Ａが除去される間、第２領域Ｂにある第２マスクパターン３２０Ｂはその上面及び側壁が各々前記広幅エッチングマスクパターン３３０Ｂ及び第２スペーサ３５０Ｂにより保護されうる。
【００８２】
前記第１マスクパターン３２０Ａの除去工程は、第１領域Ａにある前記第１スペーサ３５０Ａと、第２領域Ｂにある前記広幅エッチングマスクパターン３３０Ｂ及び第２スペーサ３５０Ｂと、前記被エッチング膜３１０とのエッチングが抑制される条件下で行える。
【００８３】
前記第１マスクパターン３２０Ａが図３Ａを参照して説明した炭素含有膜からなる場合、前記第１マスクパターン３２０Ａを除去するために、例えば、アッシング及びストリップ工程を利用しうる。または、前記第１マスクパターン３２０Ａの構成材料によって、前記第１マスクパターン３２０Ａをドライまたはウェットエッチング工程で除去することもできる。例えば、前記第１マスクパターン３２０Ａをドライエッチング工程で除去するために、Ｏ２及びＡｒの混合ガスをエッチングガスとして利用しうる。一例として、Ｏ２：Ａｒの体積比が約１：４〜８になるように、Ｏ２及びＡｒを供給しつつ、約１〜３０ｍＴの圧力及び約−１０〜４０℃の温度下で数秒ないし数十秒間プラズマ方式のドライエッチング工程を行いうる。この場合、約４００Ｗのソースパワー及び約１５０Ｗのバイアスパワーを利用しうる。
【００８４】
その後、図３Ｈを参照して説明したように、第１領域Ａでは前記第１スペーサ３５０Ａをエッチングマスクとして利用し、第２領域Ｂでは前記第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ３５０Ｂをエッチングマスクとして利用して前記被エッチング膜３１０をエッチングし、第１領域Ａ及び第２領域Ｂで相異なる幅を有する第１パターン３１０Ａ及び第２パターン３１０Ｂを形成する。
【００８５】
図４Ａないし図４Ｄを参照して説明した第２工程によれば、パターンの幅が比較的小さな領域である第１領域Ａでは、第１マスクパターン３２０Ａの側壁に形成される第１スペーサ３５０Ａをエッチングマスクとして利用するダブルパターニング工程によりパターン密度を倍加させて狭幅の第１パターン３１０Ａを形成しうる。また、第２領域Ｂでは第１領域Ａに形成されるパターンに比べて広幅である広幅のパターンを形成するに当たって、前記第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、前記第１スペーサ３５０Ａと同時に形成される第２スペーサ３５０Ｂをエッチングマスクとして利用して広幅の第２パターン３１０Ｂを形成する。この際、第１領域Ａ及び第２領域Ｂで相異なる幅を有するパターンを同時に形成するに当たって、比較的狭幅である第１パターン３１０Ａが形成される第１領域Ａでは、パターン幅が狭いために３次元エッチング効果の影響を受けやすく、一方、比較的広幅の第２パターン３１０Ｂが形成される第２領域Ｂでは３次元エッチング効果の影響をほとんど受けないという差を利用する。したがって、第１領域Ａ及び第２領域Ｂで相異なる幅を有するパターンを同時に形成するに当たって、別途のフォトリソグラフィー工程を追加する必要がない。
【００８６】
図５Ａは、本発明の第１実施例による半導体素子５００の一部構成を示すレイアウトである。
【００８７】
図５Ａには、図１に例示したメモリシステム１００のセルアレイ３０が形成されるセルアレイ領域５３０のうち一部領域で素子分離膜５４０により定義される活性領域５３２のレイアウトが例示されている。
【００８８】
図５Ａで、セルアレイ領域５３０は、前記セルアレイ領域５３０の端部で、前記セルアレイ領域５３０を取り囲むエッジ部分５３０Ｅと、前記エッジ部分５３０Ｅにより囲まれるセンター部分５３０Ｃとを含む。ここで、前記セルアレイ領域５３０の端部は図５Ａでセルアレイ領域５３０の外郭線に該当しうる。図５Ａには、前記セルアレイ領域５３０の上下部両端部と図５Ａの右側から見られる右側方向端部を含む前記セルアレイ領域５３０の一部が示されている。
【００８９】
セルアレイ領域５３０のセンター部分５３０Ｃ及びエッジ部分５３０Ｅでは、各々活性領域５３２が複数の素子分離膜５４０により定義されている。
【００９０】
前記複数の素子分離膜５４０は、一定方向、例えば、図５Ａでｙ方向に相互平行に延びる複数のラインパターン形状からなりうる。前記複数の素子分離膜５４０は各々前記ラインタイプ活性領域５３２Ｌの幅ＡＤ１と同じ幅ＩＤ１、ＩＤ２を有することができる。しかし、本発明は、これに限定されるものではなく、所望の配置設計によって前記ラインタイプ活性領域５３２Ｌの幅及び前記複数の素子分離膜５４０の幅を多様に設計しうる。
【００９１】
前記複数の素子分離膜５４０は、前記セルアレイ領域５３０のエッジ部分５３０Ｅで、前記セルアレイ領域５３０の端部から比較的遠い距離Ｄ１ほど離隔されている第１端部５４２Ｅを有する複数の第１素子分離膜５４２と、前記第１素子分離膜５４２の第１端部５４２Ｅに比べて前記セルアレイ領域５３０の端部から比較的近い距離Ｄ２ほど離隔されている第２端部５４４Ｅを有する複数の第２素子分離膜５４４を含む。セルアレイ領域５３０で、前記第１素子分離膜５４２及び第２素子分離膜５４４は１つずつ交互に配されつつ、相互平行に延びている。
【００９２】
前記複数の第１素子分離膜５４２は一定方向、例えば、図５Ａでｙ方向に一直線上に配されて所定距離ＡＹ１ほど離隔された状態で隣接している２つの第１素子分離膜５４２を含みうる。前記複数の第２素子分離膜５４４は一定方向、例えば、図５Ａでｙ方向に一直線上に配されて所定距離ＡＹ２ほど離隔された状態で隣接している２つの第２素子分離膜５４４を含みうる。前記複数の第１素子分離膜５４２の間及び複数の第２素子分離膜５４４間で離隔された所定距離ＡＹ１、ＡＹ２に該当する領域は前記素子分離膜５４０が形成されていない非パターン領域になりうる。ここで、前記距離ＡＹ２は前記距離ＡＹ１よりさらに小さくあり得る。
【００９３】
前記セルアレイ領域５３０のエッジ部分５３０Ｅには、エッジ活性領域５３２Ｅが定義されうる。
【００９４】
前記セルアレイ領域５３０のセンター部分５３０Ｃのうち、少なくとも一部領域には、前記複数の素子分離膜５４０により各々定義され、それらの間でライン状にｙ方向に線形に延びる複数のラインタイプ活性領域５３２Ｌが定義されうる。前記複数のラインタイプ活性領域５３２Ｌは互に等間隔に配されうる。前記複数のラインタイプ活性領域５３２Ｌは、セルアレイ領域５３０のセンター部分５３０Ｃで素子分離膜５４０を挟んで均一な幅ＡＤ１、ＡＤ２で微細ピッチＰで反復形成されうる。
【００９５】
前記複数のラインタイプ活性領域５３２Ｌ上には、複数のワードライン（図示せず）が延びている。前記複数のワードライン（図示せず）は、前記ラインタイプ活性領域５３２Ｌの延長方向と直交方向（図５Ａでｘ方向）に延びうる。前記複数のラインタイプ活性領域５３２Ｌは、各々その上に位置する複数のワードライン（図示せず）により複数のセルストリングを形成しうる。
【００９６】
また、前記セルアレイ領域５３０の他の一部領域、例えば、前記複数の第１素子分離膜５４２の間及び複数の第２素子分離膜５４４の間で離隔された所定距離ＡＹ１、ＡＹ２に該当する非パターン領域で、互に隣接する複数の第１素子分離膜５４２及び複数の第２素子分離膜５４４によりアイランド型活性領域５３２Ｉが定義されうる。前記アイランド型活性領域５３２Ｉは、前記複数のラインタイプ活性領域５３２Ｌの一部と相互連結されうる。前記アイランド型活性領域５３２Ｉは、前記複数の第１素子分離膜５４２のうち、ｙ方向で一直線上に所定距離ＡＹ１を挟んで互に隣接して配された２つの第１素子分離膜５４２のそれぞれの互に対向する端部によりその幅（図５ＡでＡＹ１）が制限されうる。また、前記アイランド型活性領域５３２Ｉは、前記複数の第２素子分離膜５４４のうち、ｙ方向で一直線上に所定距離ＡＹ２を挟んで互に隣接して配された２つの第２素子分離膜５４４のそれぞれの互に対向する端部によりその幅（図５ＡでＡＹ２）が制限されうる。したがって、前記アイランド型活性領域５３２Ｉは、所定方向（図５Ａではｙ方向）に沿って互に異なる幅ＡＹ１、ＡＹ２を有する部分を含みうる。
【００９７】
前記アイランド型活性領域５３２Ｉには、セルアレイ領域５３０内で複数のセルストリングが形成されるウェル（ｗｅｌｌ）の電位を制御するための電位制御用ウェル（図示せず）が形成されうる。前記アイランド型活性領域５３２Ｉに形成される電位制御用ウェル（図示せず）には、電位制御線（図示せず）に連結されるコンタクト（図示せず）が形成されうる。図５Ａのレイアウトを有する活性領域５３２を定義するに当たって、図６Ａ、図６Ｂ及び図６Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃを参照して後述するような工程、または図１２Ａ、図１２Ｂ及び図１２Ｃないし図１４Ａ、図１４Ｂ及び図１４Ｃを参照して後述するような工程に前記活性領域５３２を定義することで、複雑なトリミング工程を行わずとも、電位制御用ウェルを形成するためのアイランド型活性領域５３２Ｉを簡単な工程により容易に定義しうる。
【００９８】
図５Ｂは、本発明の方法によって図５Ａのレイアウトを有する活性領域５３２をセルアレイ領域５３０に定義するに当たって、セルアレイ領域５３０のセンター部分５３０Ｃでダブルパターニング工程を利用してパターン密度が倍加された活性領域５３２を定義するためにフォトリソグラフィー工程により１次的に形成しうるマスクパターン３４０の形状を例示した平面図である。
【００９９】
図５Ｂには、本発明の理解を助けるために、図５Ａに例示した最終的に形成しようとする素子分離膜５４０が共に図示されている。
【０１００】
セルアレイ領域５３０のセンター部分５３０Ｃで、メモリセルでの最小フィーチャーサイズ（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）である１Ｆの幅を各々有する複数のラインタイプ活性領域５３２Ｌを定義するために、前記セルアレイ領域５３０のセンター部分５３０Ｃで１Ｆの幅を有し、前記微細ピッチＰの２倍であるピッチ２Ｐで反復形成される複数の第１マスク部分３４０Ａを含むマスクパターン３４０を形成しうる。また、前記マスクパターン３４０は、前記セルアレイ領域５３０のエッジ部分５３０Ｅと前記アイランド型活性領域５３２Ｉが定義される部分に位置されて比較的広幅の第２マスク部分３４０Ｂを含みうる。
【０１０１】
図５Ｂに例示したマスクパターン３４０の構成は、図３Ａないし図３Ｈを参照して説明した第１工程による方法と図４Ａないし図４Ｄを参照して説明した第２工程による方法に対して各々同様に適用されうる。
【０１０２】
図６Ａ、図６Ｂ及び図６Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃは、図３Ａないし図３Ｈを参照して説明した第１工程を利用して図５Ａの半導体素子５００を製造する方法を説明するための図面である。特に、図６Ａ、図７Ａ、．．．、図１１Ａは、図５Ａに示す半導体素子５００の一部領域を示す平面図で、図６Ｂ、図７Ｂ、．．．、図１１Ｂは、各々図６Ａ、図７Ａ、．．．、図１１ＡのＸ１−Ｘ１’線の断面図であり、図６Ｃ、図７Ｃ、．．．、図１１Ｃは、各々図６Ａ、図７Ａ、．．．、図１１ＡのＹ１−Ｙ１’線の断面図及びＹ２−Ｙ２’線の断面図である。図６Ａ、図６Ｂ及び図６Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃにおいて、図３Ａないし図３Ｈと同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明を省略する。
【０１０３】
図６Ａ、図６Ｂ及び図６Ｃを参照すれば、素子領域を有する基板６００を準備する。本例で、前記素子領域は、図５Ａに例示されたセルアレイ領域５３０に対応しうる。前記セルアレイ領域５３０は、エッジ部分５３０Ｅと、前記エッジ部分５３０Ｅにより取り囲まれるセンター部分５３０Ｃとを含む。
【０１０４】
前記基板６００のセルアレイ領域５３０（図５Ａ参照）上にパッド酸化膜６０２を形成する。そして、前記パッド酸化膜６０２上に第１ハードマスク層６０４、第２ハードマスク層６０６及びバッファマスク層６１０を順次に形成する。
【０１０５】
前記基板６００は、シリコン基板のような通常の半導体基板からなりうる。
【０１０６】
前記第１ハードマスク層６０４及び第２ハードマスク層６０６は、各々単一層からなりうる。または、前記第１ハードマスク層６０４及び第２ハードマスク層６０６は、各々所定のエッチング条件下で互に異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層構造を有することもできる。例えば、前記第１ハードマスク層６０４は、シリコン窒化膜からなり、前記第２ハードマスク層６０６は、シリコン酸化膜からなりうる。場合によって、前記バッファマスク層６１０は省略可能である。前記バッファマスク層６１０を形成する場合、前記バッファマスク層６１０はシリコン窒化膜またはポリシリコン膜からなりうる。
【０１０７】
その後、図３Ａの説明と同様に、前記バッファマスク層６１０上にデュアルマスク層３２０及びエッチングマスク層３３０を順次に形成し、前記エッチングマスク層３３０上にマスクパターン３４０を形成する。
【０１０８】
例えば、前記バッファマスク層６１０がシリコン窒化膜からなる場合、前記デュアルマスク層３２０はポリシリコン膜からなり、前記エッチングマスク層３３０はシリコン酸化膜からなりうる。または、前記バッファマスク層６１０がポリシリコン膜からなる場合、前記デュアルマスク層６２０は図３Ａを参照して説明したような炭素含有膜からなり、前記エッチングマスク層３３０はシリコン酸化膜からなりうる。
【０１０９】
本発明の範囲内で、前記第１ハードマスク層６０４、第２ハードマスク層６０６、バッファマスク層６１０、デュアルマスク層３２０及びエッチングマスク層３３０それぞれの構成材料は、前記例示された材料に限定されるものではない。それぞれの膜で、相互隣接した膜同士で所定のエッチング条件に対して互に異なるエッチング選択比を有する物質からなれば十分である。
【０１１０】
前記マスクパターン３４０は、図５Ｂに例示したマスクパターン３４０の構造を有することができる。前記マスクパターン３４０は、複数の第１マスク部分３４０Ａ及び複数の第２マスク部分３４０Ｂを含む。前記複数の第１マスク部分３４０Ａは、セルアレイ領域５３０のセンター部分で基板６００に最終的に形成しようとする素子分離用トレンチのピッチＰより２倍大きいピッチ２Ｐを有するように形成されうる。そして、複数の第２マスク部分３４０Ｂは、セルアレイ領域５３０のエッジ部分５３０Ｅと、セルアレイ領域５３０のセンター部分５３０Ｃのうち、アイランド型活性領域５３２Ｉが定義される部分を覆うように形成されうる。
【０１１１】
また、複数の第１マスク部分３４０Ａそれぞれの幅ＷＤ１は、基板６００に形成しようとする素子分離膜５４０のｘ方向での幅ＩＤ１、ＩＤ２（図５Ａ参照）と同一に形成されうる。または、必要によって複数の第１マスク部分３４０Ａそれぞれの幅ＷＤ１は、基板６００に形成しようとする素子分離膜５４０の幅ＩＤ１、ＩＤ２（図５Ａ参照）より大きいか、小さく形成しうる。第２マスク部分３４０Ｂは、ｘ方向及びｙ方向で各々その形成位置によってセルアレイ領域５３０のエッジ部分５３０Ｅに形成されるエッジ活性領域５３２Ｅの幅ＥＷ１、ＥＷ２より小さな幅ＷＤ２、ＷＤ３を有するように形成されうる。そして、前記アイランド型活性領域５３２Ｉの幅ＡＹ１より小さな幅ＷＤ４を有するように形成されうる。
【０１１２】
ここで、前記第１マスク部分３４０Ａの幅ＷＤ１と前記第２マスク部分３４０Ｂの幅ＷＤ２、ＷＤ３、ＷＤ４との差は、図３Ｄを参照して説明したように、第１領域Ａにある犠牲膜エッチングマスクパターン３３０Ａが等方性エッチング工程により完全に除去されても、第２領域Ｂにある広幅エッチングマスクパターン３３０Ｂはその露出面から一部厚さだけ消耗されて、第２領域Ｂで第２マスクパターン３２０Ｂ上に残留エッチングマスクパターン３３０Ｃが残る結果が得られる程度ならば十分である。前記第１マスク部分３４０Ａの幅と前記第２マスク部分３４０Ｂの幅との差が大きいほど、図３Ｄの説明と同様にパターン幅差によるエッチング結果を得るのに有利である。
【０１１３】
図７Ａ、図８Ａ、．．．、図１１Ａには、図６Ａで‘ＬＯＣＡＬ１’及び‘ＬＯＣＡＬ２’で表示した領域に対応する部分の平面図を示す。
【０１１４】
図７Ａ、図７Ｂ及び図７Ｃを参照すれば、図３Ｂないし図３Ｆの説明と同様に、前記複数の第１マスクパターン３２０Ａの側壁を覆う複数の第１スペーサ３５０Ａと、前記複数の第２マスクパターン３２０Ｂの側壁を覆う複数の第２スペーサ３５０Ｂとを形成する。
【０１１５】
この際、図３Ｆに示したように、前記残留エッチングマスクパターン３３０Ｃの側壁にも第３スペーサ３５０Ｃが形成されうる。図３Ｄを参照して説明したような犠牲膜エッチングマスクパターン３３０Ａの等方性エッチング時、広幅エッチングマスクパターン３３０Ｂの側壁から除去される量、すなわち、側方向除去厚さＥＴは、図３Ｄを参照して説明する等方性エッチング工程での目標エッチング量（ｅｔｃｈ  ｔａｒｇｅｔ）により決定されうる。したがって、前記第２マスクパターン３２０Ｂの上面上で残留エッチングマスクパターン３３０Ｃの側壁を覆う第３スペーサ３５０Ｃの幅は、前記目標エッチング量による側方向除去厚さＥＴに依存する。
【０１１６】
前記第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂは、各々前記バッファマスク層６１０を幅ＳＰ１ほど覆うように形成されうる。
【０１１７】
セルアレイ領域５３０に形成される複数の第１スペーサ３５０Ａは、前記第１ピッチ２Ｐ（図６Ａ参照）の１／２の微細ピッチＰで反復形成される構造を有することができる。
【０１１８】
前記第２マスクパターン３２０Ｂは、その側壁が第２スペーサ３５０Ｂにより覆われており、その上面は、残留エッチングマスクパターン３３０Ｃ及び第３スペーサ３５０Ｃにより覆われている。
【０１１９】
セルアレイ領域５３０のエッジ部分５３０Ｅにより取り囲まれるセンター部分５３０Ｃで、前記複数の第１スペーサ３５０Ａ間のギャップ（ｇａｐ）と第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂ間のギャップを通じて複数の第１マスクパターン３２０Ａそれぞれの上面と前記バッファマスク層６１０の上面とが交互に露出される。前記複数の第１スペーサ３５０Ａ間のギャップを通じて交互に露出される複数の第１マスクパターン３２０Ａの露出部及びバッファマスク層６１０の露出部は、一定方向、すなわち図７Ａでｙ方向に相互平行に延びる形態を有する。そして、複数の第１マスクパターン３２０Ａの露出部のｙ方向での端部とバッファマスク層６１０の露出部のｙ方向での端部との垂直距離ｄＬは、前記バッファマスク層６１０を覆う第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの幅ＳＰ１と同一になりうる。
【０１２０】
図８Ａ、図８Ｂ及び図８Ｃを参照すれば、図３Ｇの説明と同様に、前記複数の第１マスクパターン３２０Ａを除去し、相互隣接した２つの第１スペーサ３５０Ａ間の空間を通じてバッファマスク層６１０を露出させる。
【０１２１】
セルアレイ領域５３０のエッジ部分５３０Ｅにより取り囲まれるセンター部分５３０Ｃで前記複数の第１スペーサ３５０Ａ間のギャップと第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂ間のギャップを通じてバッファマスク層６１０の上面が露出される。前記バッファマスク層６１０の複数の露出部は、一定方向、すなわち図８Ａでｙ方向に相互平行に延びる形態を有する。また、前記バッファマスク層６１０の複数の露出部は、それぞれのｙ方向での長さが交互に異なる。そして、ｙ方向でバッファマスク層６１０の複数の露出部のうち、互に隣接する２つの露出部の各端部の垂直距離ｄＬが第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの幅ＳＰ１と同一になりうる。
【０１２２】
図９Ａ、図９Ｂ及び図９Ｃを参照すれば、セルアレイ領域５３０のエッジ部分５３０Ｅでエッジ活性領域５３２Ｅが形成される領域の周囲と、セルアレイ領域５３０のセンター部分５３０Ｃでアイランド型活性領域５３２Ｉが形成される領域の周囲では、前記第２マスクパターン３２０Ｂとその側壁を覆っている複数の第２スペーサ３５０Ｂをエッチングマスクとして利用し、セルアレイ領域５３０のセンター部分５３０Ｃで複数のラインタイプ活性領域５３２Ｌが形成される領域の周囲では、複数の第１スペーサ３５０Ａをエッチングマスクとして利用して、前記バッファマスク層６１０をエッチングする。その結果、前記第２ハードマスク層６０６を露出させる複数の開口を有するバッファマスクパターン６１０Ａが形成される。
【０１２３】
図示していないが、前記バッファマスクパターン６１０Ａが形成された後、バッファマスクパターン６１０Ａ上には、前記複数の第１スペーサ３５０Ａの残留層と、前記第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｂの残留層が残りうる。
【０１２４】
前記バッファマスクパターン６１０Ａの開口を通じて露出される前記第２ハードマスク層６０６の複数の露出部は、前記前記バッファマスクパターン６１０Ａの複数の開口の形状と同一に、一定方向、すなわち、図９Ａでｙ方向に相互平行に延びる形態を有する。また、前記第２ハードマスク層６０６の複数の露出部はそれぞれのｙ方向での長さが交互に異なる。そして、ｙ方向で第２ハードマスク層６０６の複数の露出部のうち、相互隣接する２つの露出部の各端部の垂直距離ｄＬが第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの幅ＳＰ１と同一になりうる。
【０１２５】
図１０Ａ、図１０Ｂ及び図１０Ｃを参照すれば、前記バッファマスクパターン６１０Ａをエッチングマスクとして利用して前記第２ハードマスク層６０６及び第１ハードマスク層６０４を順次にエッチングし、第１ハードマスクパターン６０４Ａ及び第２ハードマスクパターン６０６Ａを形成する。ここで、前記第１ハードマスク層６０４をエッチングする時、前記第２ハードマスクパターン６０６Ａがエッチングマスクの役割を行いうる。前記第１ハードマスク層６０４のエッチング時、前記パッド酸化膜６０２もエッチングされてパッド酸化膜パターン６０２Ａが形成され、前記第１ハードマスクパターン６０４Ａ及び第２ハードマスクパターン６０６Ａを通じて基板６００が露出されうる。
【０１２６】
図示していないが、前記第１ハードマスクパターン６０４Ａ及び第２ハードマスクパターン６０６Ａが形成された後、前記第２ハードマスクパターン６０６Ａの上にはバッファマスクパターン６１０Ａの残留層が残りうる。
【０１２７】
前記第２ハードマスクパターン６０６Ａを通じて露出される前記基板６００の複数の露出部は、一定方向、すなわち図１０Ａでｙ方向に相互平行に延びる形態を有する。また、前記基板６００の複数の露出部は、それぞれのｙ方向での長さが交互に異なる。そして、ｙ方向で基板６００の複数の露出部のうち、相互隣接する２つの露出部の各端部の垂直距離ｄＬが第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの幅ＳＰ１と同一になりうる。
【０１２８】
図１１Ａ、図１１Ｂ及び図１１Ｃを参照すれば、前記第１ハードマスクパターン６０４Ａ及び第２ハードマスクパターン６０６Ａをエッチングマスクとして使用して露出された基板６００をエッチングして前記基板６００に複数のトレンチ６７０を形成する。
【０１２９】
その後、前記複数のトレンチ６７０内部が完全に充填されるのに十分な厚さで前記基板６００上に絶縁物質を蒸着した後、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程により平坦化する工程を利用して前記複数のトレンチ６７０内に素子分離膜５４０を形成する。その後、前記基板６００の上面が露出されるように、基板６００上に残っている不要な膜を除去する。
【０１３０】
前記素子分離膜５４０は、一定方向、すなわち図１１Ａでｙ方向に相互平行に延びる複数のラインパターン形状からなる。また、前記素子分離膜５４０は、前記セルアレイ領域５３０のエッジ部分５３０Ｅで、前記セルアレイ領域５３０の端部から比較的遠い第１端部５４２Ｅを有する第１素子分離膜５４２と、前記第１素子分離膜５４２の第１端部５４２Ｅに比べて前記セルアレイ領域５３０の端部から比較的近く位置する第２端部５４４Ｅを有する第２素子分離膜５４４とを含む。セルアレイ領域５３０で、前記第１素子分離膜５４２及び第２素子分離膜５４４は１つずつ交互に配される。
【０１３１】
前記セルアレイ領域５３０のセンター部分５３０Ｃで互に隣接する第１素子分離膜５４２及び第２素子分離膜５４４により複数のラインタイプ活性領域５３２Ｌ（図５Ａ参照）が定義される。また、前記セルアレイ領域５３０のセンター部分５３０Ｃで互に隣接する複数の第１素子分離膜５４２及び複数の第２素子分離膜５４４によりアイランド型活性領域５３２Ｉ（図５Ａ参照）が定義されうる。前記アイランド型活性領域５３２Ｉは、前記複数のラインタイプ活性領域５３２Ｌのうち、一部のラインタイプ活性領域５３２Ｌと相互連結されている。
【０１３２】
前記第１素子分離膜５４２及び第２素子分離膜５４４は、ｙ方向でこれらそれぞれの長さが交互に異なる。そして、ｙ方向で前記第１素子分離膜５４２の第１端部５４２Ｅと第２素子分離膜５４４の第２端部５４４Ｅとの垂直距離ｄＬが第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの幅ＳＰ１と同一になりうる。
【０１３３】
図１２Ａ、図１２Ｂ及び図１２Ｃないし図１４Ａ、図１４Ｂ及び図１４Ｃは、図４Ａないし図４Ｄを参照して説明した第２工程を利用して図５Ａの半導体素子５００を製造する方法を説明するための図面である。特に、図１２Ａ、図１３Ａ及び図１４Ａは、図５Ａに示す半導体素子５００の一部領域に対応する部分を示す図面であって、図６Ａで‘ＬＯＣＡＬ１’及び‘ＬＯＣＡＬ２’で表示した領域に対応する部分の平面図である。図１２Ｂ、図１３Ｂ及び図１４Ｂは、各々図１２Ａ、図１３Ａ及び図１４ＡのＸ１−Ｘ１’線の断面図であり、図１２Ｃ、図１３Ｃ及び図１４Ｃは、各々図１２Ａ、図１３Ａ及び図１４ＡのＹ１−Ｙ１’線の断面図及びＹ２−Ｙ２’線の断面図である。図１２Ａ、図１２Ｂ及び図１２Ｃないし図１４Ａ、図１４Ｂ及び図１４Ｃにおいて、図３Ａないし図３Ｈ及び図４Ａないし図４Ｄと同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明を省略する。
【０１３４】
図１２Ａ、図１２Ｂ及び図１２Ｃを参照すれば、図６Ａ、図６Ｂ及び図６Ｃを参照して説明したような方法で基板６００のセルアレイ領域５３０上にパッド酸化膜６０２、第１ハードマスク層６０４、第２ハードマスク層６０６及びバッファマスク層６１０を順次に形成した後、前記バッファマスク層６１０上にデュアルマスク層３２０及びエッチングマスク層３３０を順次に形成する。
【０１３５】
その後、図７Ａ、図７Ｂ及び図７Ｃの説明と同様に、複数の第１スペーサ３５０Ａ及び複数の第２スペーサ３５０Ｂを形成する。但し、本例では、前記複数の第１スペーサ３５０Ａ及び複数の第２スペーサ３５０Ｂを形成するために、図４Ａないし図４Ｃを参照して説明したような第２工程を利用する。その結果、第１工程を利用する図７Ａ、図７Ｂ及び図７Ｃの結果物とは異なって、第２マスクパターン３２０Ｂ上には、前記第２マスクパターン３２０Ｂとほぼ同じ幅を有する広幅エッチングマスクパターン３３０Ｂが残る。そして、前記第１マスクパターン３２０Ａの上面のうち、セルアレイ領域５３０のエッジ部分５３０Ｅに隣接した領域では、前記広幅エッチングマスクパターン３３０Ｂの側壁に第４スペーサ３５０Ｄが形成されうる。したがって、複数の第１マスクパターン３２０Ａの露出部のｙ方向での端部とバッファマスク層６１０の露出部のｙ方向での端部との垂直距離ｄＬ２は、図７Ａ、図７Ｂ及び図７Ｃに例示した垂直距離ｄＬに比べて前記第４スペーサ３５０Ｄの幅ＳＰ４ほどさらに小さくなる。
【０１３６】
図１３Ａ、図１３Ｂ及び図１３Ｃを参照すれば、図８Ａ、図８Ｂ及び図８Ｃの説明と同様に、前記複数の第１マスクパターン３２０Ａを除去し、相互隣接した２つの第１スペーサ３５０Ａ間の空間を通じてバッファマスク層６１０を露出させる。
【０１３７】
その結果、セルアレイ領域５３０のセンター部分５３０Ｃで、前記複数の第１スペーサ３５０Ａ間のギャップと第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂ間のギャップを通じてバッファマスク層６１０の上面が露出される。前記バッファマスク層６１０の複数の露出部は、一定方向、すなわち図１３Ａでｙ方向に相互平行に延びる形態を有する。また、前記バッファマスク層６１０の複数の露出部は、それぞれのｙ方向での長さが交互に異なる。そして、ｙ方向でバッファマスク層６１０の複数の露出部のうち、相互隣接する２つの露出部の各端部の垂直距離ｄＬ２は図８Ａ、図８Ｂ及び図８Ｃに例示した垂直距離ｄＬに比べて前記第４スペーサ３５０Ｄの幅ＳＰ４ほどさらに小さくなる。
【０１３８】
図１４Ａ、図１４Ｂ及び図１４Ｃを参照すれば、図１３Ａ、図１３Ｂ及び図１３Ｃの結果物に対して、図９Ａ、図９Ｂ及び図９Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃを参照して説明したような一連の工程を行って基板６００に複数の素子分離膜５４０’を形成する。
【０１３９】
図１４Ａ、図１４Ｂ及び図１４Ｃでの素子分離膜５４０’は、一定方向、すなわち図１４Ａでｙ方向に相互平行に延びる複数のラインパターン形状からなる。また、前記素子分離膜５４０’は、前記セルアレイ領域５３０のエッジ部分５３０Ｅで、前記セルアレイ領域５３０の端部から比較的遠い第１端部５４２Ｅを有する第１素子分離膜５４２と、前記第１素子分離膜５４２の第１端部５４２Ｅに比べて前記セルアレイ領域５３０の端部から比較的近い第２端部５４４Ｅ’を有する第２素子分離膜５４４’を含む。セルアレイ領域５３０で、前記第１素子分離膜５４２及び第２素子分離膜５４４’は１つずつ交互に配される。
【０１４０】
図１４Ａ、図１４Ｂ及び図１４Ｃでの素子分離膜５４０’は、図１１Ａ、図１１Ｂ及び図１１Ｃを参照して説明した素子分離膜５４０と類似した構成を有する。但し、第２端部５４４Ｅ’を有する第２素子分離膜５４４’は、ｙ方向での両端部で図１１Ａ、図１１Ｂ及び図１１Ｃでの第２素子分離膜５４４に比べて、前記第４スペーサ３５０Ｄの幅ＳＰ４ほどさらに短い長さを有する。したがって、前記第１素子分離膜５４２及び第２素子分離膜５４４’は、ｙ方向でこれらそれぞれの長さが交互に異なり、ｙ方向で前記第１素子分離膜５４２の第１端部５４２Ｅと第２素子分離膜５４４’の第２端部５４４Ｅ’との垂直距離ｄＬ２が、図１１Ａに例示した垂直距離ｄＬに比べて前記第４スペーサ３５０Ｄの幅ＳＰ４ほどさらに小さくなる。
【０１４１】
図１５は、本発明の第２実施例による半導体素子７００の一部構成を示すレイアウトである。
【０１４２】
図１５には、図１に例示したメモリシステム１００のセルアレイ３０が形成されるセルアレイ領域５３０のうち、一部領域に形成される複数の導電ライン７４０のレイアウトが例示されている。例えば、前記複数の導電ライン７４０は、セルアレイ３０を構成する複数のビットラインでありうる。
【０１４３】
図１５で、セルアレイ領域５３０は、前記セルアレイ領域５３０の端部で、前記セルアレイ領域５３０を取り囲むエッジ部分５３０Ｅと、前記エッジ部分５３０Ｅにより囲まれるセンター部分５３０Ｃとを含む。
【０１４４】
セルアレイ領域５３０のセンター部分５３０Ｃには、複数の導電ライン７４０が形成されている。
【０１４５】
前記複数の導電ライン７４０は、一定方向、例えば、図１５でｙ方向に相互平行に延びている複数のラインパターンからなりうる。前記複数の導電ライン７４０は、各々同じ幅Ｍ１を有することができる。前記複数の導電ライン７４０は、相互一定の長さの間隔Ｇ１を挟んで相互離隔されうる。しかし、本発明は、図１５の開示内容に限定されるものではなく、所望の配置設計によって前記導電ライン７４０の幅及びそれらの間の間隔を多様に設計しうる。
【０１４６】
前記複数の導電ライン７４０は、前記セルアレイ領域５３０のエッジ部分５３０Ｅで、前記セルアレイ領域５３０の端部から比較的遠い距離ＭＤ１ほど離隔されている第１端部７４２Ｅを有する第１導電ライン７４２と、前記第１導電ライン７４２の第１端部７４２Ｅに比べて前記セルアレイ領域５３０の端部から比較的近い距離ＭＤ２ほど離隔されている第２端部７４４Ｅを有する第２導電ライン７４４を含む。セルアレイ領域５３０で、前記第１導電ライン７４２及び第２導電ライン７４４は１つずつ交互に配されつつ、相互平行に延びている。
【０１４７】
図１５に例示した本発明の第２実施例による半導体素子７００を構成する複数の導電ライン７４０を形成するために、図６Ａ、図６Ｂ及び図６Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃを参照して説明したような第１工程を利用する一連の工程、または図１２Ａ、図１２Ｂ及び図１２Ｃないし図１４Ａ、図１４Ｂ及び図１４Ｃを参照して説明したような第２工程を利用する一連の工程を利用しうる。但し、基板６００上に図１５に例示した複数の導電ライン７４０の形成のための導電層形成工程を行う必要がある。
【０１４８】
基板６００上に図１５に例示した複数の導電ライン７４０を形成するための工程について当業者は、図６Ａ、図６Ｂ及び図６Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃの工程、または図１２Ａ、図１２Ｂ及び図１２Ｃないし図１４Ａ、図１４Ｂ及び図１４Ｃの工程を参照して容易に実施しうる。したがって、ここではそれらについての詳細な説明は省略する。
【０１４９】
図１６は、本発明の第３実施例による半導体素子８００の一部構成を示すレイアウトである。
【０１５０】
図１６には、図１に例示したメモリシステム１００のセルアレイ３０が形成されるセルアレイ領域５３０のうち、一部領域に形成される配線層（ｍｅｔａｌｌｉｚａｔｉｏｎ  ｌａｙｅｒ）構造のレイアウトが例示されている。
【０１５１】
図１６で、セルアレイ領域５３０は、前記セルアレイ領域５３０の端部で、前記セルアレイ領域５３０を取り囲むエッジ部分５３０Ｅと、前記エッジ部分５３０Ｅにより囲まれるセンター部分５３０Ｃとを含む。
【０１５２】
セルアレイ領域５３０のセンター部分５３０Ｃ及びエッジ部分５３０Ｅには、各々複数の配線ライン８４０が形成されている。前記複数の配線ライン８４０は、一定方向、例えば、図１６でｙ方向に相互平行に延びる複数のラインパターン形状からなりうる。前記複数の配線ライン８４０は、各々同じ幅Ｍ３、Ｍ４を有することができる。しかし、本発明は、これに限定されるものではなく、所望の配置設計によって多様な幅を有する配線ラインを形成しうる。
【０１５３】
前記複数の配線ライン８４０は、前記セルアレイ領域５３０のエッジ部分５３０Ｅで、前記セルアレイ領域５３０の端部から比較的遠い距離ＭＤ３ほど離隔されている第１端部８４２Ｅを有する複数の第１配線ライン８４２と、前記第１配線ライン８４２の第１端部８４２Ｅに比べて前記セルアレイ領域５３０の端部から比較的近い距離ＭＤ４ほど離隔されている第２端部８４４Ｅを有する複数の第２配線ライン８４４を含む。セルアレイ領域５３０で、前記第１配線ライン８４２及び第２配線ライン８４４は１つずつ交互に配されつつ、相互平行に延びている。
【０１５４】
前記複数の第１配線ライン８４２は、一定方向、例えば、図１６でｙ方向に一直線上に配されて所定距離ＭＹ１ほど離隔された状態で隣接している２本の第１配線ライン８４２を含みうる。前記複数の第２配線ライン８４４は、一定方向、例えば図１６でｙ方向に一直線上に配されて所定距離ＭＹ２ほど離隔された状態で隣接している２本の第２配線ライン８４４を含みうる。
【０１５５】
前記複数の配線ライン８４０は、セルアレイ領域５３０のセンター部分５３０Ｃで一定間隔Ｇ２を挟んで均一な幅Ｍ３、Ｍ４を有し、微細ピッチＰで反復形成されうる。
【０１５６】
図１７は、本発明の方法によって、図１６のレイアウトを有する複数の配線ライン８４０をセルアレイ領域５３０に形成するに当たって、セルアレイ領域５３０のセンター部分５３０Ｃでダブルパターニング工程を利用してパターン密度が倍加された配線ライン８４０を形成するためにフォトリソグラフィー工程により１次的に形成しうるマスクパターン１３４０の形状を例示した平面図である。
【０１５７】
図１７は、本発明の理解を助けるために図１６に例示した最終的に形成しようとする複数の配線ライン８４０を共に図示している図面である。
【０１５８】
セルアレイ領域５３０のセンター部分５３０Ｃでメモリセルでの最小フィーチャーサイズである１Ｆの幅を各々有する複数のラインパターン形状の配線ライン８４０を形成するために、前記セルアレイ領域５３０のセンター部分５３０Ｃのうち、一部領域で１Ｆの幅を有し、前記微細ピッチＰの２倍であるピッチ２Ｐで反復形成される複数の第１マスク部分１３４０Ａを含むマスクパターン１３４０を形成しうる。また、前記マスクパターン１３４０は、前記セルアレイ領域５３０のセンター部分５３０Ｃのうち、他の一部領域で前記配線ライン８４０が形成されていない領域に位置され、比較的大幅で前記第１マスク部分１３４０Ａと連結されている第２マスク部分１３４０Ｂを含みうる。
【０１５９】
図１７に例示したマスクパターン１３４０の構成は、図３Ａないし図３Ｈを参照して説明した第１工程による方法と図４Ａないし図４Ｄを参照して説明した第２工程による方法に対して各々同様に適用されうる。
【０１６０】
図１８Ａないし図１８Ｇは、図１６の半導体素子８００を製造する方法を説明するために工程順序によって示した断面図である。
【０１６１】
図１８Ａないし図１８Ｇには、図３Ａないし図３Ｈを参照して説明した第１工程を利用して半導体素子８００を具現する工程を例示した。しかし、本発明は、これに限定されない。本発明の範囲内で、例えば、図４Ａないし図４Ｄを参照して説明した第２工程による方法によっても、本発明による半導体素子８００が得られる。
【０１６２】
図１８Ａないし図１８Ｇを参照して説明する半導体素子８００の製造工程では、基板９００上に均一な幅を有し、一定の間隔に配される複数のダマシン配線ラインを形成する工程について説明する。本例による方法により形成されるダマシン配線ラインは、例えば、半導体素子８００で複数のビットラインまたは複数の金属配線層を構成しうる。図１８Ａないし図１８Ｇには、図１７の１８Ａ−１８Ａ’線の断面図と１８Ｂ−１８Ｂ’の断面図とが共に図示されている。図１８Ａないし図１８Ｇにおいて、図３Ａないし図３Ｈと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のためにそれらについての詳細な説明を省略する。
【０１６３】
図１８Ａを参照すれば、所定の単位素子、例えば複数のワードライン及びこれらを覆う層間絶縁膜が形成されている基板９００上にエッチング停止層９０２を形成する。そして、前記エッチング停止層９０２上にモールド層９０４を形成する。例えば、前記エッチング停止層９０２は、シリコン窒化膜からなり、前記モールド層９０４は酸化膜からなりうる。
【０１６４】
前記モールド層９０４上にバッファマスク層９１０を形成する。前記バッファマスク層９１０は、図６Ａ、図６Ｂ及び図６Ｃを参照して説明したバッファマスク層６１０と同じ構成を有しうる。図３Ａの説明と同様に、前記バッファマスク層９１０上にデュアルマスク層３２０及びエッチングマスク層３３０を順次に形成する。そして、前記エッチングマスク層３３０上に図１７に例示したようなマスクパターン１３４０を形成する。前記マスクパターン１３４０は、その平面形状を除いて図３Ａでのマスクパターン３４０と同じ構成を有することができる。
【０１６５】
前記マスクパターン１３４０は、セルアレイ領域５３０のセンター部分５３０Ｃのうち、一部領域で１Ｆの幅を有し、前記微細ピッチＰの２倍であるピッチ２Ｐで反復形成される複数の第１マスク部分１３４０Ａを含む。また、前記マスクパターン１３４０は、セルアレイ領域５３０のセンター部分５３０Ｃのうち、他の一部領域で比較的大幅で前記第１マスク部分１３４０Ａと連結されている第２マスク部分１３４０Ｂを含む。セルアレイ領域５３０のセンター部分５３０Ｃで、１８Ａ−１８Ａ’線の断面図のように、第１マスク部分１３４０Ａと第２マスク部分１３４０Ｂとが３Ｆの間隔をおいて離隔された部分を含みうる。また、１８Ｂ−１８Ｂ’線の断面図のように、第１マスク部分１３４０Ａと第２マスク部分１３４０Ｂが２Ｆ未満（＜２Ｆ）の間隔をおいて離隔された部分を含みうる。第２マスク部分１３４０Ｂは、必要によって多様な幅を有することができる。図１８Ａで、１８Ａ−１８Ａ’線の断面図には、第２マスク部分１３４０Ｂが５Ｆの幅を有する場合を、そして１８Ｂ−１８Ｂ’線の断面図には第２マスク部分１３４０Ｂが３Ｆより大きな（＞３Ｆ）幅を有する場合を各々例示した。
【０１６６】
図１８Ｂを参照すれば、図３Ｂないし図３Ｆの説明と同様に、前記バッファマスク層９１０上に複数の第１、第２及び第３スペーサ３５０Ａ、３５０Ｂ、３５０Ｃを形成する。複数の第１スペーサ３５０Ａは、第１マスクパターン３２０Ａの側壁を覆うように形成され、複数の第２スペーサ３５０Ｂは、第２マスクパターン３２０Ｂの側壁を覆うように形成される。
【０１６７】
前記第１及び第２スペーサ３５０Ａ、３５０Ｂは、各々１Ｆの幅で前記バッファマスク層９１０を覆うように形成されうる。
【０１６８】
前記第１、第２及び第３スペーサ３５０Ａ、３５０Ｂ、３５０Ｃを形成した結果、第１及び第２スペーサ３５０Ａ、３５０Ｂが各々１Ｆの幅を有する時、図１８Ｂの１８Ａ−１８Ａ’線の断面図で、第１マスク部分１３４０Ａと第２マスク部分１３４０Ｂとが３Ｆの間隔をおいて離隔された部分では、互に隣接する第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂが互に１Ｆの間隔を挟んで互に離隔されうる。前記１Ｆの間隔を通じて前記バッファマスク層９１０が露出されうる。しかし、図１８Ｂの１８Ｂ−１８Ｂ’線の断面図でのように、第１マスク部分１３４０Ａと第２マスク部分１３４０Ｂとが２Ｆ未満（＜２Ｆ）の間隔をおいて離隔された部分では、互に隣接する第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂ間で、前記バッファマスク層９１０が露出されないように、前記第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂが互に融合された形態を有することができる。
【０１６９】
図１８Ｃを参照すれば、図３Ｇの説明と同様に、前記複数の第１マスクパターン３２０Ａを除去し、相互隣接した２つの第１スペーサ３５０Ａ間の空間を通じてバッファマスク層９１０を露出させる。
【０１７０】
図１８Ｄを参照すれば、複数の第１スペーサ３５０Ａ、第２マスクパターン３２０Ｂ及びその側壁を覆っている複数の第２スペーサ３５０Ｂを各々エッチングマスクとして利用して前記バッファマスク層９１０をエッチングして前記モールド層９０４を露出させるバッファマスクパターン９１０Ａを形成する。
【０１７１】
図１８Ｅを参照すれば、前記バッファマスクパターン９１０Ａをエッチングマスクとして利用して、前記エッチング停止層９０２をエッチング終了点として利用して、前記モールド層９０４をエッチングして複数のモールドパターン９０４Ａ及びエッチング停止層パターン９０２Ａを形成する。前記複数のモールドパターン９０４Ａ間の空間Ｓ１を通じて基板９００の上面が露出される。
【０１７２】
図示していないが、前記複数のモールドパターン９０４Ａが形成された後、前記複数のモールドパターン９０４Ａの上には、前記複数のバッファマスクパターン９１０Ａの残留層が残りうる。
【０１７３】
図１８Ｆを参照すれば、ダマシン工程により複数のモールドパターン９０４Ａ間の空間Ｓ１を満たす導電層を形成し、前記基板９００上に複数の配線ライン８４０を形成する。
【０１７４】
ダマシン工程により前記複数の配線ライン８４０を形成するための詳細な工程を例示すれば、次の通りである。まず、前記空間Ｓ１の内壁及び前記モールドパターン９０４Ａの表面にバリア膜（図示せず）を形成する。その後、前記バリア膜（図示せず）上に前記空間Ｓ１を完全に満たす金属膜（図示せず）を形成する。前記バリア膜は、例えば前記空間Ｓ１の内部を満たす前記金属膜の金属原子が、その周囲の他の膜へ拡散することを防止するために形成するものである。前記バリア膜の形成は、本発明において必須な工程ではなく、場合によって前記バリア膜の形成工程は省略されうる。前記金属膜は、例えばＣｕ、Ｗ及びＡｌからなる群から選択されるいずれか１つの金属からなりうる。望ましくは、前記金属膜は比較的小さな比抵抗を有するＣｕからなる。前記金属膜を形成するためにＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程または電気メッキ工程を利用しうる。その後、前記モールドパターン９０４Ａの上面が露出されるまで、前記金属膜の一部及び前記バリア膜の一部を除去し、前記複数のモールドパターン９０４Ａ間の空間Ｓ１内に前記バリア膜及び金属膜からなる複数の配線ライン８４０を形成する。
【０１７５】
図１８Ｇを参照すれば、前記複数のモールドパターン９０４Ａ及び複数のエッチング停止層パターン９０２Ａを除去する。場合によって、図１８Ｇの工程は省略しうる。
【０１７６】
以上、本発明を望ましい実施例に基づいて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想及び特許請求の範囲内で当業者によって、多様な変形及び変更が可能である。
【符号の説明】
【０１７７】
３２０  デュアルマスク層
３２０Ａ  第１マスクパターン
３２０Ｂ  第２マスクパターン
３３０  エッチングマスク層
３３０Ａ  犠牲膜エッチングマスクパターン
３３０Ｂ  広幅エッチングマスクパターン
３３０Ｃ  残留エッチングマスクパターン
３４０  マスクパターン
３４０Ａ  第１マスク部分
３４０Ｂ  第２マスク部分
３５０  スペーサマスク層
３５０Ａ  第１スペーサ
３５０Ｂ  第２スペーサ
３５０Ｃ  第３スペーサ
３５０Ｄ  第４スペーサ
５００、７００、８００  半導体素子
５３０  セルアレイ領域
５３０Ｃ  センター部分
５３０Ｅ  エッジ部分
５３２  活性領域
５３２Ｅ  エッジ活性領域
５３２Ｉ  アイランド型活性領域
５３２Ｌ  ラインタイプ活性領域
５４０  素子分離膜
５４２  第１素子分離膜
５４４  第２素子分離膜
６００  基板
６０２  パッド酸化膜
６０４  第１ハードマスク層
６０６  第２ハードマスク層
６１０  バッファマスク層
６７０  トレンチ
７４０  導電ライン
７４２  第１導電ライン
７４４  第２導電ライン
８４０  配線ライン
８４２  第１配線ライン
８４４  第２配線ライン
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１８Ｇ】
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