(57)【要約】【課題】従来のアナログデジタル変換器では校正処理のために、別途校正処理を行う期間を設ける必要があった。【解決手段】本発明のアナログデジタル変換器は、基準電圧（ＲＥＦＡ及びＲＥＦＢ）を出力する基準電圧生成回路と、基準電圧と入力信号ＡＩＮの電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第１、第２の比較器（ＣＭＰＡ及びＣＭＰＢ）と、第１の比較器ＣＭＰＡの出力と第２の比較器ＣＭＰＢの出力とを比較し、第１、第２のオフセット制御信号（ＡＤＪＡ及びＡＤＪＢ）を出力するキャリブレーション回路ＤＣＭＰと、を有し、第１の比較器ＣＭＰＡは、第１のオフセット制御信号ＡＤＪＡに基づき、出力反転閾値レベルに正又は負のオフセット量を設定し、第２の比較器ＣＭＰＢは、第２のオフセット制御信号ＡＤＪＢに基づき、出力反転閾値レベルに第１の比較器ＣＭＰＡと逆の極性のオフセット量を設定する。【選択図】図１
2010035140.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を出力する基準電圧生成回路と、
前記基準電圧と入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第１、第２の比較器と、
前記第１の比較器の出力と前記第２の比較器の出力とを比較し、第１、第２のオフセット制御信号を出力するキャリブレーション回路と、
を有し、
前記第１の比較器は、前記第１のオフセット制御信号に基づき、出力反転閾値レベルに正又は負のオフセット量を設定し、
前記第２の比較器は、前記第２のオフセット制御信号に基づき、出力反転閾値レベルに前記第１、第２の比較器と逆の極性のオフセット量を設定する
アナログデジタル変換器。
【請求項２】
前記第１の比較器は、前記第１のオフセット制御信号が示す極性に基づき出力する第１の調整係数の値を増減させる第１のカウンタを有し、前記第１の調整係数の値に基づき前記オフセット量を設定し、
前記第２の比較器は、前記第２のオフセット制御信号が示す極性に基づき出力する第２の調整係数の値を増減させる第２のカウンタを有し、前記第２の調整係数の値に基づき前記オフセット量を設定する
請求項１に記載のアナログデジタル変換器。
【請求項３】
前記キャリブレーション回路は、前記第１の比較器の出力と前記第２の比較器の出力とが異なる論理値を示す場合は異なる極性を示す前記第１、第２のオフセット制御信号を出力し、前記前記第１の比較器の出力と前記第２の比較器の出力とが同じ論理値を示す場合は無極性を示す前記第１、第２のオフセット制御信号を出力し、
前記第１のカウンタは、前記第１のオフセット制御信号が極性を示す場合は前記極性に応じて前記第１の調整係数の値を増減させ、前記第１のオフセット制御信号が無極性を示す場合は前記第１の調整係数の値を保持し、
前記第２のカウンタは、前記第２のオフセット制御信号が極性を示す場合は前記極性に応じて前記第２の調整係数の値を増減させ、前記第２のオフセット制御信号が無極性を示す場合は前記第２の調整係数の値を保持する
請求項２に記載のアナログデジタル変換器。
【請求項４】
前記オフセット量は、前記アナログデジタル変換器の分解能よりも小さな電圧値を有するステップ幅単位で調整される請求項１乃至３のいずれか１項に記載のアナログデジタル変換器。
【請求項５】
前記第１の比較器は、少なくとも２つ以上の比較器を含み、
前記基準電圧生成回路は、異なる電圧値を有する複数の前記基準電圧を出力し、
前記アナログデジタル変換器は、
複数の前記基準電圧の１つを一方の前記第１の比較器に入力するか、他方の前記第１の比較器に入力するかを切り替える第１の切り替え回路と、
一方の前記第１の比較器と他方の前記第１の比較器とのいずれを前記第３の比較器に接続するかを切り替える第２の切り替え回路と、
を有する請求項１乃至４のいずれか１項に記載のアナログデジタル変換器。
【請求項６】
前記第１の切り替え回路と前記第２の切り替え回路は、第１のスイッチ制御信号に基づき、ともに同じ前記第１の比較器を選択する請求項５に記載のアナログデジタル変換器。
【請求項７】
前記第２の比較器は、少なくとも２つ以上の比較器を含み、
前記アナログデジタル変換器は、
複数の前記基準電圧の１つを一方の前記第２の比較器に入力するか、他方の前記第２の比較器に入力するかを切り替える第３の切り替え回路と、
一方の前記第２の比較器と他方の前記第２の比較器とのいずれを前記第３の比較器に接続するかを切り替える第４の切り替え回路と、
を有する請求項１乃至６のいずれか１項に記載のアナログデジタル変換器。
【請求項８】
前記第３の切り替え回路と前記第４の切り替え回路は、第２のスイッチ制御信号に基づき、ともに同じ前記第２の比較器を選択する請求項７に記載のアナログデジタル変換器。
【請求項９】
前記キャリブレーション回路は、複数のキャリブレーション回路を含み、
前記基準電圧生成回路は、異なる電圧値を有する複数の前記基準電圧を出力し、
前記アナログデジタル変換器は、
複数の前記基準電圧のいずれを前記第１の比較器に入力するかを切り替える第１の切り替え回路と、
前記第１の比較器をいずれの前記キャリブレーション回路に接続するかを切り替える第２の切り替え回路と、
を有する請求項１乃至４のいずれか１項に記載のアナログデジタル変換器。
【請求項１０】
前記第１、第２の比較器は、
前記基準電圧と前記入力信号との差分電圧を増幅した差動信号を出力する第１の差動増幅器と、
前記差動信号の極性に応じて前記デジタル信号を出力する第２の差動増幅器とを有し、
前記第２の差動増幅器は、前記第１のオフセット制御信号又は前記第２のオフセット信号に基づき前記デジタル信号の論理値が反転する出力反転閾値レベルに正又は負の前記オフセット量を設定する
請求項１乃至８のいずれか１項に記載のアナログデジタル変換器。
【請求項１１】
前記第１、第２の比較器は、
前記基準電圧と前記入力信号との差分電圧を増幅した差動信号を出力する第１の差動増幅器と、
前記差動信号の極性に応じて前記デジタル信号を出力する第２の差動増幅器とを有し、
前記第１の差動増幅器は、前記第１のオフセット制御信号又は前記第２のオフセット信号に基づき前記差動信号の極性が反転する出力反転閾値レベルに正又は負の前記オフセット量を設定する
請求項１乃至８のいずれか１項に記載のアナログデジタル変換器。
【請求項１２】
第１の入力信号が前記第１の比較器に入力される第１の経路と、
第２の入力信号が前記第２の比較器に入力される第２の経路に設けられる第１のスイッチと、
前記第１、第２の比較器の入力端子間を接続する第２のスイッチと、
前記第１、第２のスイッチのオン・オフ状態を制御する制御回路と、を有し、
前記制御回路は、第１の動作モードにおいて前記第１のスイッチをオフし、前記第２のスイッチをオンさせ、第２の動作モードにおいて前記第１のスイッチをオンし、前記第２のスイッチをオフする請求項１乃至１１のいずれか１項に記載のアナログデジタル変換器。
【請求項１３】
前記第１の経路上に設けられる第３のスイッチを有し、
前記制御回路は、前記第１、第２の動作モードにおいて前記第３のスイッチをオンし、第３の動作モードにおいて前記第３のスイッチをオフし、前記第１、第２のスイッチをオンさせる請求項１２に記載のアナログデジタル変換器。
【請求項１４】
入力信号が入力される入力端子と、
同一の電圧値となる基準電圧が入力される第１、第２の基準電圧入力端子と、
前記第１の基準電圧入力端子から入力される前記基準電圧と前記入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第１の比較器と、
前記第２の基準電圧入力端子から入力される前記基準電圧と前記入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第２の比較器と、
前記第１の比較器に対応して設けられる第１のカウンタと、
前記第２の比較器に対応して設けられる第２のカウンタと、
前記第１の比較器の出力と前記第２の比較器の出力とを比較し、互いに極性が反転する第１、第２のオフセット制御信号を出力するキャリブレーション回路と、
を有し、
前記第１のカウンタは、前記第１のオフセット制御信号が示す極性に基づき第１の調整係数の値を増減させ、
前記第１の比較器は、前記第１の調整係数の値に基づき出力反転閾値レベルのオフセット量を設定し、
前記第２のカウンタは、前記第２のオフセット制御信号が示す極性に基づき第２の調整係数の値を増減させ、
前記第２の比較器は、前記第２の調整係数の値に基づき出力反転閾値レベルのオフセット量を設定する
アナログデジタル変換器。
【請求項１５】
前記キャリブレーション回路は、前記第１の比較器の出力と前記第２の比較器の出力とが同じ論理値である場合、無極性を示す前記第１、第２のオフセット制御信号を出力し、
前記第１、第２のカウンタは、前記第１、第２のオフセット制御信号が無極性を示す場合、前記第１、第２の調整係数の値を保持する
請求項１４に記載のアナログデジタル変換器。
【請求項１６】
前記オフセット量は、前記アナログデジタル変換器の分解能よりも小さな電圧値を有するステップ幅単位で調整される請求項１４又は１５に記載のアナログデジタル変換器。
【請求項１７】
前記第１の比較器は、少なくとも２つ以上の比較器を含み、
前記基準電圧生成回路は、異なる電圧値を有する複数の前記基準電圧を出力し、
前記アナログデジタル変換器は、
複数の前記基準電圧の１つを一方の前記第１の比較器に入力するか、他方の前記第１の比較器に入力するかを切り替える第１の切り替え回路と、
一方の前記第１の比較器と他方の前記第１の比較器とのいずれを前記第３の比較器に接続するかを切り替える第２の切り替え回路と、
を有する請求項１４乃至１６のいずれか１項に記載のアナログデジタル変換器。
【請求項１８】
前記第１の切り替え回路と前記第２の切り替え回路は、第１のスイッチ制御信号に基づき、ともに同じ前記第１の比較器を選択する請求項１７に記載のアナログデジタル変換器。
【請求項１９】
前記第２の比較器は、少なくとも２つ以上の比較器を含み、
前記アナログデジタル変換器は、
複数の前記基準電圧の１つを一方の前記第２の比較器に入力するか、他方の前記第２の比較器に入力するかを切り替える第３の切り替え回路と、
一方の前記第２の比較器と他方の前記第２の比較器とのいずれを前記第３の比較器に接続するかを切り替える第４の切り替え回路と、
を有する請求項１４乃至１７のいずれか１項に記載のアナログデジタル変換器。
【請求項２０】
前記第３の切り替え回路と前記第４の切り替え回路は、第２のスイッチ制御信号に基づき、ともに同じ前記第２の比較器を選択する請求項１９に記載のアナログデジタル変換器。
【請求項２１】
前記キャリブレーション回路は、複数のキャリブレーション回路を含み、
前記基準電圧生成回路は、異なる電圧値を有する複数の前記基準電圧を出力し、
前記アナログデジタル変換器は、
複数の前記基準電圧のいずれを前記第１の比較器に入力するかを切り替える第１の切り替え回路と、
前記第１の比較器をいずれの前記キャリブレーション回路に接続するかを切り替える第２の切り替え回路と、
を有する請求項１４乃至１６のいずれか１項に記載のアナログデジタル変換器。
【請求項２２】
第１の入力信号が前記第１の比較器に入力される第１の経路と、
第２の入力信号が前記第２の比較器に入力される第２の経路に設けられる第１のスイッチと、
前記第１、第２の比較器の入力端子間を接続する第２のスイッチと、
前記第１、第２のスイッチのオン・オフ状態を制御する制御回路と、を有し、
前記制御回路は、第１の動作モードにおいて前記第１のスイッチをオフし、前記第２のスイッチをオンさせ、第２の動作モードにおいて前記第１のスイッチをオンし、前記第２のスイッチをオフする請求項１４乃至２１のいずれか１項に記載のアナログデジタル変換器。
【請求項２３】
前記第１の経路上に設けられる第３のスイッチを有し、
前記制御回路は、前記第１、第２の動作モードにおいて前記第３のスイッチをオンし、第３の動作モードにおいて前記第３のスイッチをオフし、前記第１、第２のスイッチをオンさせる請求項２２に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換器に関し、特に、アナログ値をデジタル値に変換する比較器の校正機能を有するアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、信号処理分野では、デジタル信号に基づく信号処理が主流となってきている。このとき、外部から得られる信号がアナログ値を有する信号（以下、アナログ信号と称す）である場合、アナログ信号をデジタル信号に変換して処理を行うことが行われる。このような変換処理を行う回路の１つにアナログデジタル変換器がある。アナログデジタル変換器は、比較器を有し、入力されるアナログ信号の値と基準信号の値とを比較し、アナログ信号をデジタル信号に変換する。しかしながら、この比較器は、一般的にオフセットを有する。比較器は、このオフセットによって出力信号の論理レベルを反転させる閾値が基準電圧の電圧値からずれる問題がある。そのため、高精度にアナログデジタル変換処理を行うためには、この閾値のずれを少なくする必要がある。閾値ずれを解消する１つの方法として、校正処理によって比較器の閾値ずれを小さくする方法がある。
【０００３】
このような、校正処理を行う技術の一例が特許文献１に開示されている。特許文献１に開示されるアナログデジタル変換器１００のブロック図を図２０に示す。図２０に示すアナログデジタル変換器１００は、キャリブレーション基準電圧発生回路１３０、セレクタ１４５、サンプルホールド回路１６０、変換回路１２１、１２２、制御回路１４０を有する。そして、アナログデジタル変換器１００は、キャリブレーション期間において、キャリブレーション基準電圧発生回路１３０が生成するキャリブレーション基準電圧ＣＡＬＲＥＦを用いて変換器１００の校正処理を行う。これにより、アナログデジタル変換器１００は、変換器１００の誤差を補正することで、変換精度を向上させる。
【０００４】
なお、特許文献２には、校正処理を行うことなく変換精度を向上させるアナログデジタル変換器の一例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許７，０４６，１７９号公報
【特許文献２】特開２００８−５４２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されたアナログデジタル変換器１００では、校正処理を行うために通常の動作とは別にキャリブレーション期間を設ける必要がある。しかしながら、アナログデジタル変換器の変換精度は、電源電圧の変動や半導体装置の温度等の動作環境の変化により変化する。そのため、アナログデジタル変換器１００において変換精度を保つためには、動作環境に応じて適時にキャリブレーション期間を設けなければならない。つまり、アナログデジタル変換器１００では、継続してアナログデジタル変換処理を行うと動作環境の変化に対応できないため、変換精度を保つことができない問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかるアナログデジタル変換器の一態様は、基準電圧を出力する基準電圧生成回路と、前記基準電圧と入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第１、第２の比較器と、前記第１の比較器の出力と前記第２の比較器の出力とを比較し、第１、第２のオフセット制御信号を出力するキャリブレーション回路と、を有し、前記第１の比較器は、前記第１のオフセット制御信号に基づき、出力反転閾値レベルに正又は負のオフセット量を設定し、前記第２の比較器は、前記第２のオフセット制御信号に基づき、出力反転閾値レベルに前記第１、第２の比較器と逆の極性のオフセット量を設定するものである。
【０００８】
本発明にかかるアナログデジタル変換器の別の態様は、入力信号が入力される入力端子と、同一の電圧値となる基準電圧が入力される第１、第２の基準電圧入力端子と、前記第１の基準電圧入力端子から入力される前記基準電圧と前記入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第１の比較器と、前記第２の基準電圧入力端子から入力される前記基準電圧と前記入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する第２の比較器と、前記第１の比較器に対応して設けられる第１のカウンタと、前記第２の比較器に対応して設けられる第２のカウンタと、前記第１の比較器の出力と前記第２の比較器の出力とを比較し、互いに極性が反転する第１、第２のオフセット制御信号を出力するキャリブレーション回路と、を有し、前記第１のカウンタは、前記第１のオフセット制御信号が示す極性に基づき第１の調整係数の値を増減させ、前記第１の比較器は、前記第１の調整係数の値に基づき出力反転閾値レベルのオフセット量を設定し、前記第２のカウンタは、前記第２のオフセット制御信号が示す極性に基づき第２の調整係数の値を増減させ、前記第２の比較器は、前記第２の調整係数の値に基づき出力反転閾値レベルのオフセット量を設定するものである。
【０００９】
本発明にかかるアナログデジタル変換器は、同一の電圧値を有する基準電圧と同一の入力信号とを受けてデジタル信号を出力する第１、第２の比較器によりアナログ信号をデジタル信号に変換する。このとき、本発明にかかるアナログデジタル変換器では、変換処理と並行してキャリブレーション回路が動作し、第１、第２の比較器の出力反転閾値レベルのオフセット量を設定するための第１、第２のオフセット制御信号を出力し、第１、第２の比較器の校正処理を行う。つまり、本実施の形態にかかるアナログデジタル変換器では、変換処理と校正処理とを並行して行うことができる。
【発明の効果】
【００１０】
本発明にかかるアナログデジタル変換器によれば、アナログデジタル変換処理と比較器の校正処理とを並行して行うことができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかるアナログデジタル変換器のブロック図である。
【図２】実施の形態１にかかるアナログデジタル変換器の詳細なブロック図である。
【図３】実施の形態１にかかるアナログデジタル変換器における１ビット変換器の構成形態うち第１の状態を示す図である。
【図４】実施の形態１にかかるアナログデジタル変換器における１ビット変換器の構成形態うち第２の状態を示す図である。
【図５】実施の形態１にかかるアナログデジタル変換器における動作を示すタイミングチャートである。
【図６】実施の形態１にかかるアナログデジタル変換器における校正処理の動作を示すタイミングチャートである。
【図７】実施の形態１にかかるアナログデジタル変換器における校正処理の動作を示すタイミングチャートである。
【図８】実施の形態１にかかるアナログデジタル変換器における校正処理の動作を示すタイミングチャートである。
【図９】実施の形態１にかかるアナログデジタル変換器の線形性の初期状態を示すグラフである。
【図１０】実施の形態１にかかるアナログデジタル変換器の線形性の校正処理後の状態を示すグラフである。
【図１１】実施の形態２にかかるアナログデジタル変換器のブロック図を示す図である。
【図１２】実施の形態２にかかるアナログデジタル変換器における１ビット変換器の構成形態うち第３の状態を示す図である。
【図１３】実施の形態２にかかるアナログデジタル変換器における１ビット変換器の構成形態うち第４の状態を示す図である。
【図１４】実施の形態３にかかるアナログデジタル変換器のブロック図である。
【図１５】実施の形態４にかかるアナログデジタル変換器のブロック図である。
【図１６】実施の形態４にかかるアナログデジタル変換器の変形例を示すブロック図である。
【図１７】実施の形態４にかかるアナログデジタル変換器の変形例を示すブロック図である。
【図１８】実施の形態５にかかるアナログデジタル変換器のブロック図である。
【図１９】実施の形態６にかかるアナログデジタル変換器のブロック図である。
【図２０】従来のアナログデジタル変換器のブロック図である。
【発明を実施するための形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下の説明では、所定ビットの分解能を有するアナログデジタル変換器を例に本実施の形態にかかるアナログデジタル変換器を説明する。なお、以下の説明においてｎは整数とし、各構成要素を示す符号の末尾に付される数字によりその構成要素が受け持つ変換処理のビット値を示す。また、以下の説明では、ｘを１〜ｎ＋１のいずれかを示す値として用いる。さらに、以下の説明では、構成要素の符号は、対応するビット値を特定する必要がない場合は、ビット値を特定する数字を付すことなく説明する。
【００１３】
まず、図１に本実施の形態にかかるアナログデジタル変換器１のブロック図を示す。図１に示すように、アナログデジタル変換回路１は、第１のアナログデジタル変換回路（ＡＤＣ：Analog Digital Converter）、第２のアナログデジタル変換回路、キャリブレーション回路２０、エンコーダ１０を有する。本実施の形態では、第１、第２のアナログデジタル変換回路として複数の比較器によりアナログ値をデジタル化して、そのデジタル値を温度計コードとして出力するフラッシュ型アナログデジタル変換回路を用いる。そこで、図１に示すアナログデジタル変換器１の詳細なブロック図を図２に示す。
【００１４】
図２に示すように、アナログデジタル変換器１は、第１のアナログデジタル変換回路として複数の比較器ＣＭＰＡ及び基準電圧ＲＥＦＡを生成する基準電圧生成回路を有し、第２のアナログデジタル変換回路として複数の比較器ＣＭＰＢ及び基準電圧ＲＥＦＢを生成する基準電圧生成回路を有する。また、アナログデジタル変換器１のキャリブレーション回路２０は、少なくともデジタル比較器ＤＣＭＰを含むもととする。実施の形態１では、キャリブレーション回路２０は、デジタル比較器ＤＣＭＰとデジタル比較器ＤＣＭＰの出力する信号により調整係数値を増減するカウンタＣＮＴＡ及びカウンタＣＮＴＢを含むものとすが、カウンタＣＮＴＡ、ＣＮＴＢは、比較器ＣＭＰＡ、ＣＭＰＢの一部として実装されていても構わない。なお、後述する他の実施の形態では、キャリブレーション回路２０を特に明示しないが、他の実施の形態においてもキャリブレーション回路２０は、デジタル比較器ＤＣＭＰ、カウンタＣＮＴＡ、ＣＮＴＢを含むものとする。また、図１では、後述する切り替え回路を含むが、切り替え回路は、キャリブレーション回路と比較器ＣＭＰＡと比較器ＣＭＰＢのいずれに属していても構わない。
【００１５】
アナログデジタル変換器１では、１つの第１の比較器ＣＭＰＡ、１つの第２の比較器ＣＭＰＢ、１つのキャリブレーション回路（例えば、デジタル比較器ＤＣＭＰ）により１ビットの変換器を構成する。そして、本実施の形態では、Ｎビットのアナログデジタル変換器を構成するために、２Ｎ＋１個（以下の説明では、ｎ＋１個とする）の変換器を用いる。そのため、アナログデジタル変換器１は、第１の比較器ＣＭＰＡ１〜ＣＭＰＡｎ＋１、第２の比較器ＣＭＰＢ１〜ＣＭＰＢｎ＋１、デジタル比較器ＤＣＭＰ１〜ＤＣＭＰｎ＋１を有する。また、第１の比較器ＣＭＰＡ１〜ＣＭＰＡｎ＋１のそれぞれに対応して第１のカウンタＣＮＴＡ１〜ＣＮＴＡｎ＋１が設けられ、第２の比較器ＣＭＰＢ１〜ＣＭＰＢｎ＋１のそれぞれに対応して第２のカウンタＣＮＴＢ１〜ＣＮＴＢｎ＋１が設けられる。さらに、第１の比較器ＣＭＰＡ１〜ＣＭＰＡｎ＋１の出力及び第２の比較器ＣＭＰＢ１〜ＣＭＰＢｎ＋１の出力には、それぞれ出力値を所定の期間保持するラッチ回路Ｄ−ＦＦが接続される。
【００１６】
また、アナログデジタル変換器１は、基準電圧生成回路を有する。図２に示す例では、第１の比較器ＣＭＰＡと第２の比較器ＣＭＰＢのそれぞれに対応して別個に基準電圧生成回路が設けられる。基準電圧生成回路は、正極側定電圧ＶＲＴと負極側定電圧ＶＲＢとの間に直列に接続されるｎ＋１個の抵抗（図２に示す抵抗ＲＡ１〜ＲＡｎ＋１及び抵抗ＲＢ１〜ＲＢｎ＋１）を有する。そして、基準電圧生成回路は、抵抗列によって正極側定電圧ＶＲＴと負極側定電圧ＶＲＢとを分圧した複数の基準電圧を出力する。図２に示す例では、第１の比較器ＣＭＰＡに対応して設けられる基準電圧生成回路が基準電圧ＲＥＦＡ１〜ＲＥＦＡｎ＋１を出力し、第２の比較器ＣＭＰＢに対応して設けられる基準電圧生成回路が基準電圧ＲＥＦＢ１〜ＲＥＦＢｎ＋１を出力する。なお、第１の比較器ＣＭＰＡに対応して設けられる基準電圧生成回路、及び、第２の比較器ＣＭＰＢに対応して設けられる基準電圧生成回路は、同じ抵抗分圧比を有する。本実施の形態では、基準電圧を示す符号の末尾の数字が同じ基準電圧は、同じ電圧値を有するものとする。例えば、基準電圧ＲＥＦＡ１と基準電圧ＲＥＦＢ１は、同じ電圧値である。なお、基準電圧生成回路は、第１の比較器と第２の比較器とで共通に用いられる１つの回路であっても構わない。
【００１７】
また、アナログデジタル変換器１は、第１の切り替え回路（以下、第１のバレルシフト網と称す）と第２の切り替え回路（以下、第２のバレルシフト網と称す）を有する。第１のバレルシフト網は、スイッチ回路ＳＷａａ及びスイッチ回路ＳＷａｂから構成される。第２のバレルシフト網は、スイッチ回路ＳＷｂａ及びスイッチ回路ＳＷｂｂから構成される。そして、第１のバレルシフト網は、基準電圧生成回路と第１の比較器ＣＭＰＡとの間に設けられる。第２のバレルシフト網は、第１の比較器ＣＭＰＡとデジタル比較器ＤＣＭＰとの間に設けられる。
【００１８】
スイッチ回路ＳＷａａ及びスイッチ回路ＳＷｂａは、開閉状態がスイッチ制御信号Ｓ１に基づき制御される。また、スイッチ回路ＳＷａｂ及びスイッチ回路ＳＷｂｂは、開閉状態がスイッチ制御信号Ｓ２に基づき制御される。ここで、スイッチ制御信号Ｓ１、Ｓ２は、疑似乱数発生回路１１により出力され、互いに反転する論理値を有する。つまり、スイッチ回路ＳＷａａ、ＳＷｂａとスイッチ回路ＳＷａｂ、ＳＷｂｂは、排他的に制御される。また、スイッチ制御信号Ｓ１、Ｓ２は、疑似乱数発生回路１１により生成されることで、値がランダムに遷移する信号となる。
【００１９】
第１のバレルシフト網は、複数の基準電圧のうち一の基準電圧を第１の比較器ＣＭＰＡに含まれる２つの比較器のうち一方の比較器に与えるか、他方の比較器に与えるかを切り替える。本実施の形態にかかるスイッチ回路ＳＷａａは、ｘビット目の基準電圧値ＲＥＦＡｘとｘビット目の第１の比較器ＣＭＰＡｘとの間に設けられる。一方、スイッチ回路ＳＷａｂは、ｘビット目の基準電圧ＲＥＦＡｘとｘ−１ビット目の第１の比較器ＣＭＰＡｘ−１との間に設けられる。
【００２０】
第２のバレルシフト網は、複数の第１の比較器ＣＭＰＡのうち一方の第１の比較器と他方の第１の比較器のうちいずれを一のデジタル比較器ＤＣＭＰに接続するかを切り替える。本実施の形態にかかるスイッチ回路ＳＷｂａは、ｘビット目の第１の比較器ＣＭＰＡｘとｘビット目のデジタル比較器ＤＣＭＰｘとの間に設けられる。一方、スイッチ回路ＳＷｂｂは、ｘ−１ビット目の第１の比較器ＣＭＰＡｘ−１とｘビット目のデジタル比較器ＤＣＭＰｘとの間に設けられる。なお、第１のバレルシフト網、第２のバレルシフト網は、スイッチ制御信号Ｓ１、Ｓ２により接続状態が制御されるが、第２のバレルシフト網に入力されるスイッチ制御信号Ｓ１、Ｓ２は、遅延回路ＤＥを介して入力される。そのため、第２のバレルシフト網の接続状態の切り替わりタイミングは、第１のバレルシフト網の接続状態の切り替わりタイミングよりも遅れる。例えば、比較器等の動作クロックを基準とした場合、第２のバレルシフト網の切り替わりタイミングは、第１のバレルシフト網の切り替わりタイミングの１クロック後に行われる。
【００２１】
続いて、第１の比較器ＣＭＰＡ、第２の比較器ＣＭＰＢ、デジタル比較器ＤＣＭＰ、第１のカウンタＣＮＴＡ、第２のカウンタＣＮＴＢについてさらに詳細に説明する。
【００２２】
第１の比較器ＣＭＰＡは、入力端子から入力される入力信号ＡＩＮを正転端子に受け、基準電圧入力端子（例えば、反転端子）に第１のバレルシフト網を介して入力される基準電圧を受ける。入力信号ＡＩＮはアナログ値を有する信号である。第１の比較器ＣＭＰＡは、基準電圧を出力反転閾値レベルとする。そして、第１の比較器ＣＭＰＡは、基準電圧よりも入力信号の電圧が高ければ第１の論理値（例えば、ハイレベル）を出力し、基準電圧よりも入力信号の電圧が低ければ第２の論理値（例えば、ロウレベル）を出力する。
【００２３】
第２の比較器ＣＭＰＢは、入力端子から入力される入力信号ＡＩＮを正転端子に受け、基準電圧入力端子（例えば、反転端子）に基準電圧を受ける。第２の比較器ＣＭＰＢは、基準電圧を出力反転閾値レベルとする。そして、第２の比較器ＣＭＰＢは、基準電圧よりも入力信号の電圧が高ければハイレベルを出力し、基準電圧よりも入力信号の電圧が低ければ第２の論理値を出力する。
【００２４】
ここで、第１の比較器ＣＭＰＡはオフセット電圧ＯＦＦＡを有し、第２の比較器ＣＭＰＢはオフセット電圧ＯＦＦＢを有する。そのため、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢは、入力される基準電圧とオフセット電圧の和を実際の出力反転閾値レベルとする。なお、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢには、クロック信号（不図示）が入力されており、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢはクロック信号に同期して入力信号の比較動作を行う。
【００２５】
ラッチ回路Ｄ−ＦＦは、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢのそれぞれの出力に対応して設けられる。本実施の形態では、ラッチ回路Ｄ−ＦＦとして、Ｄ型のフリップフロップを用いる。Ｄ型のフリップフロップは、クロック信号（不図示）に同期して入力信号を取り込み、次のクロック信号が入力されるまでの間取り込んだ値の出力を継続する。第１の比較器ＣＭＰＡに対応して設けられるラッチ回路Ｄ−ＦＦの出力ＤＯＡ１〜ＤＯＡｎ＋１は、第１の比較器ＣＭＰＡ１〜ＣＭＰＡｎ＋１の出力に対応し、第２の比較器ＣＭＰＢに対応して設けられるラッチ回路Ｄ−ＦＦの出力ＤＯＢ１〜ＤＯＢｎ＋１は、第２の比較器ＣＭＰＢ１〜ＣＭＰＢｎ＋１の出力に対応する。本実施の形態では、入力信号の電圧値が大きくなると、出力ＤＯＡ１〜ＤＯＡｎ＋１及び出力ＤＯＢ１〜ＤＯＢｎ＋１は、下位ビット側から値を１（例えば、ハイレベル）とする。そのため、本実施の形態では、出力ＤＯＡ１〜ＤＯＡｎ＋１又は出力ＤＯＢ１〜ＤＯＢｎ＋１により示される値を温度計コードと称す。そして、本実施の形態にかかるアナログデジタル変換器１では、この温度計コードをエンコードするエンコーダ１０を有する。
【００２６】
デジタル比較器ＤＣＭＰは、第１の比較器ＣＭＰＡの出力と第２の比較器ＣＭＰＢの出力とを比較し、第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢを出力する。第１のオフセット制御信号ＡＤＪＡは、第１の比較器ＣＭＰＡに対応した制御信号であり、第２のオフセット制御信号ＡＤＪＢは第２の比較器ＣＭＰＢに対応した制御信号である。第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢは、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢのオフセット量を増減少させる必要がある場合は正又は負の極性を示す。また、第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢは、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢのオフセット量を増減させる必要がない場合は無極性を示す。第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢのオフセット量を増加させるか減少させるかを示す極性を示す。
【００２７】
より具体的には、デジタル比較器ＤＣＭＰは、第１の比較器ＣＭＰＡの出力と第２の比較器ＣＭＰＢの出力とが異なる論理値を場合、極性を示す第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢを出力する。このとき、ハイレベルを出力する比較器に対するオフセット制御信号は負の極性を示し、ロウレベルを出力する比較器に対するオフセット制御信号は正の極性を示す。一方、第１の比較器ＣＭＰＡの出力と第２の比較器ＣＭＰＢの出力とが同じ論理値を場合、第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢはともに無極性を示す。
【００２８】
第１のカウンタＣＮＴＡは、第１のオフセット制御信号ＡＤＪＡを受けて、第１の調整係数ＯＳＡの値を増減させる。より具体的には、第１のオフセット制御信号ＡＤＪＡが正の極性を示す場合は第１の調整係数ＯＳＡは増加し、第１のオフセット制御信号ＡＤＪＡが負の極性を示す場合は第１の調整係数ＯＳＡは減少する。また、第１のカウンタＣＮＴＡは、第１のオフセット制御信号ＡＤＪＡが無極性を示す場合、現時点における第１の調整係数ＯＳＡの値を維持する。
【００２９】
第１のカウンタＣＮＴＡが出力する第１の調整係数ＯＳＡは、第１の比較器ＣＭＰＡに与えられる。第１の比較器ＣＭＰＡは、予め設定された調整幅ＣＡＬＡのステップ単位で出力反転閾値レベルを変更するオフセット調整機能を有している。そして、第１の比較器ＣＭＰＡは、調整幅ＣＡＬＡと第１の調整係数ＯＳＡとに基づき決まるオフセット量で出力反転閾値レベルを変更する。本実施の形態におけるオフセット量は、調整幅ＣＡＬＡと第１の調整係数ＯＳＡとの積に決まる。つまり、第１の比較器ＣＭＰＡは、第１のオフセット制御信号ＡＤＪＡに基づき出力反転閾値レベルに正又は負のオフセット量を設定する。
【００３０】
第２のカウンタＣＮＴＢは、第２のオフセット制御信号ＡＤＪＢを受けて、第２の調整係数ＯＳＢの値を増減させる。より具体的には、第２のオフセット制御信号ＡＤＪＢが正の極性を示す場合は第２の調整係数ＯＳＢは増加し、第２のオフセット制御信号ＡＤＪＢが負の極性を示す場合は第２の調整係数ＯＳＢは減少する。また、第２のカウンタＣＮＴＢは、第２のオフセット制御信号ＡＤＪＢが無極性を示す場合、現時点における第２の調整係数ＯＳＢの値を維持する。
【００３１】
第２のカウンタＣＮＴＢが出力する第２の調整係数ＯＳＢは、第２の比較器ＣＭＰＢに与えられる。第２の比較器ＣＭＰＢは、予め設定された調整幅ＣＡＬＢのステップ単位で出力反転閾値レベルを変更するオフセット調整機能を有している。そして、第２の比較器ＣＭＰＢは、調整幅ＣＡＬＢと第１の調整係数ＯＳＢとに基づき決まるオフセット量で出力反転閾値レベルを変更する。本実施の形態におけるオフセット量は、調整幅ＣＡＬＢと第２の調整係数ＯＳＢとの積に決まる。つまり、第２の比較器ＣＭＰＢは、第２のオフセット制御信号ＡＤＪＢに基づき出力反転閾値レベルに正又は負のオフセット量を設定する。
【００３２】
ここで、本実施の形態にかかるアナログデジタル変換器１は、第１のバレルシフト網及び第２のバレルシフト網の接続状態に応じて、１ビットの変換器を構成する比較器を切り替える。そこで、アナログデジタル変換器１における１ビット変換器の構成を図３、図４に示す。なお、図３、図４に示す例では、２ビット目のデジタル比較器ＤＣＭＰ２に対して接続される第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢを示した。
【００３３】
図３に示す例は、スイッチ制御信号Ｓ１がオン（閉）状態であって、スイッチ制御信号Ｓ２がオフ（開）状態である第１の状態における１ビットの変換器の構成を示す。第１の状態では、スイッチ回路ＳＷａａ及びスイッチ回路ＳＷｂａがオンしており、スイッチ回路ＳＷａｂ及びスイッチ回路ＳＷｂｂがオフした状態である。そのため、デジタル比較器ＤＣＭＰ２には、第１の比較器ＣＭＰＡ２と第２の比較器ＣＭＰＢ２が接続される。また、第１の比較器ＣＭＰＡ２の反転端子には基準電圧ＲＥＦＡ２が与えられる。なお、第２の比較器ＣＭＰＢ２の反転端子には基準電圧ＲＥＦＢ２が与えられる。
【００３４】
また、第１の状態では、デジタル比較器ＤＣＭＰ２が出力する第１のオフセット制御信号ＡＤＪＡは、第１のカウンタＣＮＴＡ２に与えられ、第２のオフセット制御信号ＡＤＪＢは第２のカウンタＣＮＴＢ２に与えられる。そして、第１の比較器ＣＭＰＡ２には、第１のカウンタＣＮＴＡ２から第１の調整係数ＯＳＡ２が与えられる。また、第２の比較器ＣＭＰＢ２には、第２のカウンタＣＮＴＢ２から第２の調整係数ＯＳＢ２が与えられる。
【００３５】
図４に示す例は、スイッチ制御信号Ｓ１がオフ（開）状態であって、スイッチ制御信号Ｓ２がオン（閉）状態である第２の状態における１ビットの変換器の構成を示す。第２の状態では、スイッチ回路ＳＷａａ及びスイッチ回路ＳＷｂａがオフし、スイッチ回路ＳＷａｂ及びスイッチ回路ＳＷｂｂがオンした状態である。そのため、デジタル比較器ＤＣＭＰ２には、第１の比較器ＣＭＰＡ１と第２の比較器ＣＭＰＢ２が接続される。また、第１の比較器ＣＭＰＡ１の反転端子には基準電圧ＲＥＦＡ２が与えられる。なお、第２の比較器ＣＭＰＢ２の反転端子には基準電圧ＲＥＦＢ２が与えられる。
【００３６】
また、第２の状態では、デジタル比較器ＤＣＭＰ２が出力する第１のオフセット制御信号ＡＤＪＡは、第１のカウンタＣＮＴＡ１に与えられ、第２のオフセット制御信号ＡＤＪＢは第２のカウンタＣＮＴＢ１に与えられる。そして、第１の比較器ＣＭＰＡ１には、第１のカウンタＣＮＴＡ１から第１の調整係数ＯＳＡ１が与えられる。また、第２の比較器ＣＭＰＢ２には、第２のカウンタＣＮＴＢ２から第２の調整係数ＯＳＢ２が与えられる。
【００３７】
上記したように、アナログデジタル変換器１は、第１、第２のバレルシフト網により２つの接続状態の変換器を構成する。アナログデジタル変換器１では、いずれの接続状態であっても同じ変換動作及び校正動作を行う。ここで、アナログデジタル変換器１の動作を示すタイミングチャートを図５に示す。
【００３８】
図５に示すように、タイミングＴ１においてスイッチ制御信号Ｓ１、Ｓ２の値が切り替わり、アナログデジタル変換器１は接続状態を第１の状態又は第２の状態とする。また、タイミングＴ１で第１の調整係数ＯＳＡ及び第２の調整係数ＯＳＢの値が更新される。この更新処理によって、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢは出力反転閾値レベルを更新する。
【００３９】
そして、更新された出力反転閾値レベルに基づき、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢは、タイミングＴ２における比較器用クロック信号の立ち上がりエッジに同期して入力信号ＡＩＮの電圧と基準電圧との比較動作を行う。続いて、タイミングＴ３におけるＤ−ＦＦ用クロック信号の立ち上がりエッジに同期してラッチ回路Ｄ−ＦＦは、対応する比較器の値を取り込み、取り込んだ値を出力する。
【００４０】
続いて、タイミングＴ４においてデジタル比較器ＤＣＭＰは、ラッチ回路Ｄ−ＦＦを介して与えられる第１の比較器ＣＭＰＡの出力と第２の比較器ＣＭＰＢの出力とを比較し、第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢを新たに出力する。タイミングＴ４で更新された第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢの値は、それぞれ第１のカウンタＣＮＴＡ及び第２のカウンタＣＮＴＢに与えられる。そして、タイミングＴ５において第１のカウンタＣＮＴＡ及び第２のカウンタＣＮＴＢは、第１の調整係数ＯＳＡ及び第２の調整係数ＯＳＢをそれぞれ更新する。
【００４１】
なお、アナログデジタル変換器１は、タイミングＴ１〜Ｔ５を校正処理の１サイクルとする。また、アナログデジタル変換器１では、比較器用クロックとＤ−ＦＦ用クロックは同じ周波数を有し、互いに同期するクロック信号とする。そして、アナログデジタル変換器１は、比較器用クロック又はＤ−ＦＦ用クロックの１サイクルを変換処理の１サイクルとする。図５に示すように、アナログデジタル変換器１では、入力信号のアナログ値からデジタル値への変換処理と比較器の校正処理が並列して実行される。
【００４２】
続いて、アナログデジタル変換器１における校正処理について詳細に説明する。アナログデジタル変換器１に用いられる第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢは、上述したオフセット調整機能を有する。そして、第１の比較器ＣＭＰＡ及び第２の比較器ＣＭＰＢにおける出力反転閾値レベルの調整幅ＣＡＬＡ、ＣＡＬＢは、アナログデジタル変換器１の分解能（１ＬＳＢ）の幅より小さな値を有する。以下の説明では、調整幅ＣＡＬＡ、ＣＡＬＢの一単位をΔで示し、第１の比較器ＣＭＰＡが有するオフセット電圧をＯＦＦＡで示し、第２の比較器ＣＭＰＢが有するオフセット電圧をＯＦＦＢで示し、出力反転閾値レベルの校正処理について説明する。
【００４３】
まず、第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＡと第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢとの差が６Δであった場合の校正処理のタイミングチャートを図６に示す。図６に示すタイミングチャートでは、横軸に校正処理のサイクル数ＣＹを示し、縦軸にオフセットの大きさΔを示した。図６に示す例では、初期状態において第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＡが正のオフセット量を有し、第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢが負のオフセット量を有する。そして、第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＢは校正処理のサイクルが進む毎に１Δずつ減少し、第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢは校正処理のサイクルが進む毎に１Δずつ増加する。そして、４回目のサイクルＣＹ４においてオフセット電圧ＯＦＦＡ及びオフセット電圧ＯＦＦＢが一致する。つまり、図６に示す校正処理では、第１の比較器ＣＭＰＡと第２の比較器ＣＭＰＢのオフセット電圧の差が０になる。
【００４４】
次いで、第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＡと第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢとの差が６．９Δであった場合の校正処理のタイミングチャートを図７に示す。図７に示すタイミングチャートでは、横軸に校正処理のサイクル数ＣＹを示し、縦軸にオフセットの大きさΔを示した。図７に示す例では、初期状態において第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＡが正のオフセット量を有し、第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢが負のオフセット量を有する。そして、第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＢは校正処理のサイクルが進む毎に１Δずつ減少し、第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢは校正処理のサイクルが進む毎に１Δずつ増加する。しかし、オフセット電圧ＯＦＦＡとオフセット電圧ＯＦＦＢの差が０．９Δになると、それ以降校正処理のサイクルを進めても互いにオフセット値が反転してしまい、次の校正処理のサイクルでは、再度その差が１．１Δとなってしまう。そのため、図７に示す校正処理では、第１の比較器ＣＭＰＡと第２の比較器ＣＭＰＢのオフセット電圧の差を１．１Δ以下とすることが可能である。
【００４５】
次いで、第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＡと第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢとの差が６．１Δであった場合の校正処理のタイミングチャートを図８に示す。図８に示すタイミングチャートでは、横軸に校正処理のサイクル数ＣＹを示し、縦軸にオフセットの大きさΔを示した。図８に示す例では、初期状態において第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＡが正のオフセット量を有し、第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢが負のオフセット量を有する。そして、第１の比較器ＣＭＰＡのオフセット電圧ＯＦＦＢは校正処理のサイクルが進む毎に１Δずつ減少し、第２の比較器ＣＭＰＢのオフセット電圧ＯＦＦＢは校正処理のサイクルが進む毎に１Δずつ増加する。しかし、オフセット電圧ＯＦＦＡとオフセット電圧ＯＦＦＢの差が０．１Δになると、次の校正処理のサイクルでは、再度その差が１．９Δとなってしまう。図８に示す校正処理では、第１の比較器ＣＭＰＡと第２の比較器ＣＭＰＢのオフセット電圧の差を１．９Δ以下とすることが可能である。
【００４６】
図６〜図８に示す例は、バレルシフト網による変換器の構成の切り替え処理を行わない場合である。この場合であっても、図６〜図８で示したように、アナログデジタル変換器１における校正処理では、第１の比較器ＣＭＰＢのオフセット電圧ＯＦＦＡと第２のオフセット電圧ＯＦＦＢとの差を２Δ未満とすることが可能である。
【００４７】
しかしながら、バレルシフト網による変換器の構成を行わない場合、アナログデジタル変換器１の入力信号の電圧値と出力信号のデジタル値との線形性を改善することはできない。これは、バレルシフト網による変換器の構成の切り替えを行わない場合、第１の比較器ＣＭＰＡ１〜ＣＭＰＡｎ＋１における相互のオフセット調整、又は、第２の比較器ＣＭＰＢ１〜ＣＭＰＢｎ＋１における相互のオフセット調整を行っていないためである。
【００４８】
そこで、本実施の形態にかかるアナログデジタル変換器１では、バレルシフト網による変換器の構成の切り替えを行う。バレルシフト網により、変換器の構成を第１の状態として校正処理を行う。これにより、ｘ番目の第１の比較器ＣＭＰＡｘのオフセットとｘ番目の第２の比較器ＣＭＰＢｘのオフセットとをキャンセルする。続いて、バレルシフト網により、変換器の構成を第２の状態とする。これにより。ｘ−１番目の第１の比較器ＣＭＰＡｘ−１のオフセットとｘ番目の第２の比較器ＣＭＰＢｘのオフセットとがキャンセルされる。このとき、第２の比較器ＣＭＰＢｘのオフセットには、第１の比較器ＣＭＰＡｘのオフセットの影響が反映されているため、第１の比較器ＣＭＰＡｘ−１のオフセットに第１の比較器ＣＭＰＡｘのオフセットの影響も反映される。
【００４９】
そして、バレルシフト網により変換器の構成を第１の状態と第２の状態とで切り替えながら校正処理を行うことで、第１の比較器ＣＭＰＡｘ−１のオフセットと第１の比較器ＣＭＰＡｘのオフセットとが互いにキャンセルされる。つまり、アナログデジタル変換器１では、第２の比較器を介して複数の第１の比較器間のオフセットがキャンセルされ、アナログデジタル変換器１の入力信号の電圧値と出力信号のデジタル値との線形性が改善される。
【００５０】
上記説明より、本実施の形態にかかるアナログデジタル変換器１は、同一の入力信号及び同一の電圧値を有する基準電圧が入力される２つの比較器と２つの比較器の出力値を比較して２つの比較器間のオフセットを制御するデジタル比較器を有する。これにより、アナログデジタル変換器１は、入力信号のデジタル値への変換処理と並行して比較器の校正処理を行うことができる。つまり、アナログデジタル変換器１は、変換処理を行っている期間に電源電圧の変化や半導体基板の温度変化等の動作環境の変化が生じた場合であっても、変換処理を中断することなく校正処理を実行することができる。つまり、アナログデジタル変換器１は、変換処理を中断することで処理能力を低下させることなく変換精度を向上させることができる。
【００５１】
また、本実施の形態にかかるアナログデジタル変換器１は、バレルシフト網により変換器の構成を切り替えることで、複数の第１の比較器間のオフセットをキャンセルすることができる。これによりアナログデジタル変換器１は、入力信号の電圧値と出力信号のデジタル値との線形性を改善することができる。
【００５２】
ここで、アナログデジタル変換器１における線形性の改善効果の例を示すグラフを図９、図１０に示す。図９、図１０では、横軸に温度計コードの値を示し、縦軸にオフセット量を示す。図９は、アナログデジタル変換器１における変換精度の初期状態を示すものである。一方、図１０は、１０万回の校正サイクルを終えた後の状態を示すものである。図９に示すように、初期状態においてアナログデジタル変換器１は最大で１０ＬＳＢ程度のオフセットを有する。一方、図１０に示すように、校正処理を行うことで、アナログデジタル変換器１は、温度計コードがいずれの値を示す場合においても１ＬＳＢ以下のオフセット量しかない。なお、バレルシフト網による変換器の構成の切り替えを行わない場合、図９に示す第１の比較器のオフセット量と第２の比較器のオフセット量との差が小さくなるのみである。
【００５３】
また、本実施の形態にかかるアナログデジタル変換器１では、校正処理により、出力結果の線形性を改善させることができるため、変換器を構成する比較器の精度を向上させることができる。高精度の比較器は、一般的に消費電力が大きくなる傾向がある。しかし、アナログデジタル変換器１では、低精度の比較器であっても十分な線形性を確保できることから、低消費電力な比較器を用いることができる。つまり、アナログデジタル変換器１では、消費電力を低減しながら高い変換精度を実現することが可能になる。
【００５４】
なお、上記実施の形態では、第１のカウンタＣＮＴＡ及び第２のカウンタＣＮＴＢを比較器に付随させたが、第１のカウンタＣＮＴＡ及び第２のカウンタＣＮＴＢをキャリブレーション回路側に組み込み、第１のオフセット制御信号ＡＤＪＡ及び第２のオフセット制御信号ＡＤＪＢを用いて第１の調整係数ＯＳＡ及び第２の調整係数ＯＳＢを比較器に与えても良い。
【００５５】
実施の形態２
実施の形態２にかかるアナログデジタル変換器２のブロック図を図１１に示す。図１１に示すようにアナログデジタル変換器２は、実施の形態１にかかるアナログデジタル変換器１にスイッチ回路ＳＷｃａ、ＳＷｃｂにより構成される第３の切り替え回路（例えば、第３のバレルシフト網）、スイッチ回路ＳＷｄａ、ＳＷｄｂにより構成される第４の切り替え回路（例えば、第４のバレルシフト網）及び疑似乱数発生回路１２を追加したものである。なお、実施の形態２においても、第４のバレルシフト網と疑似乱数発生回路１２との間には遅延回路ＤＥが設けられる
【００５６】
第３のバレルシフト網は、基準電圧生成回路と第２の比較器ＣＭＰＢとの間に設けられる。第４のバレルシフト網は、第２の比較器ＣＭＰＢとデジタル比較器ＤＣＭＰとの間に設けられる。
【００５７】
スイッチ回路ＳＷｃａ及びスイッチ回路ＳＷｄａは、開閉状態がスイッチ制御信号Ｓ３に基づき制御される。また、スイッチ回路ＳＷｃｂ及びスイッチ回路ＳＷｄｂは、開閉状態がスイッチ制御信号Ｓ４に基づき制御される。ここで、スイッチ制御信号Ｓ３、Ｓ４は、疑似乱数発生回路１２により出力され、互いに反転する論理値を有する。つまり、スイッチ回路ＳＷｃａ、ＳＷｄａとスイッチ回路ＳＷｃｂ、ＳＷｄｂは、排他的に制御される。また、スイッチ制御信号Ｓ３、Ｓ４は、疑似乱数発生回路１２により生成されることで、値がランダムに遷移する信号となる。
【００５８】
第３のバレルシフト網は、複数の基準電圧のうち一の基準電圧を第２の比較器ＣＭＰＢに含まれる２つの比較器のうち一方の比較器に与えるか、他方の比較器に与えるかを切り替える。本実施の形態にかかるスイッチ回路ＳＷｃａは、ｘビット目の基準電圧値ＲＥＦｘとｘビット目の第２の比較器ＣＭＰＢｘとの間に設けられる。一方、スイッチ回路ＳＷｃｂは、ｘビット目の基準電圧ＲＥＦｘとｘ＋２ビット目の第１の比較器ＣＭＰＢｘ＋２との間に設けられる。
【００５９】
第４のバレルシフト網は、複数の第２の比較器ＣＭＰＢのうち一方の第２の比較器と他方の第２の比較器のうちいずれを一のデジタル比較器ＤＣＭＰに接続するかを切り替える。本実施の形態にかかるスイッチ回路ＳＷｄａは、ｘビット目の第２の比較器ＣＭＰＢｘとｘビット目のデジタル比較器ＤＣＭＰｘとの間に設けられる。一方、スイッチ回路ＳＷｄｂは、ｘ＋２ビット目の第２の比較器ＣＭＰＢｘ＋２とｘビット目のデジタル比較器ＤＣＭＰｘとの間に設けられる。
【００６０】
実施の形態２にかかるアナログデジタル変換器２は、第３、第４のバレルシフト網を備えることで、変換器の構成として図３に示した第１の状態と図４に示した第２の状態とに加え、図１２に示す第３の状態と図１３に示す第４の状態を実現することができる。なお、実施の形態において第１の状態又は第２の状態の接続形態とするためには、スイッチ制御信号Ｓ３がオン状態であって、スイッチ制御信号Ｓ４がオフ状態である必要がある。
【００６１】
図１２に示す第３の状態では、スイッチ制御信号Ｓ１がオン状態、スイッチ制御信号Ｓ２がオフ状態、スイッチ制御信号Ｓ３がオフ状態、スイッチ制御信号Ｓ４がオン状態である。第３の状態では、スイッチ回路ＳＷａａ、ＳＷｂａ、ＳＷｃｂ、ＳＷｄｂがオンしており、スイッチ回路ＳＷａｂ、ＳＷｂｂ、ＳＷｃａ、ＳＷｄａがオフした状態である。そのため、デジタル比較器ＤＣＭＰ２には、第１の比較器ＣＭＰＡ２と第２の比較器ＣＭＰＢ４が接続される。また、第１の比較器ＣＭＰＡ２の反転端子には基準電圧ＲＥＦＡ２が与えられる。第２の比較器ＣＭＰＢ４の反転端子には基準電圧ＲＥＦＢ２が与えられる。
【００６２】
また、第３の状態では、デジタル比較器ＤＣＭＰ２が出力する第１のオフセット制御信号ＡＤＪＡは、第１のカウンタＣＮＴＡ２に与えられ、第２のオフセット制御信号ＡＤＪＢは第２のカウンタＣＮＴＢ４に与えられる。そして、第１の比較器ＣＭＰＡ２には、第１のカウンタＣＮＴＡ２から第１の調整係数ＯＳＡ２が与えられる。また、第２の比較器ＣＭＰＢ４には、第２のカウンタＣＮＴＢ４から第２の調整係数ＯＳＢ４が与えられる。
【００６３】
図１３に示す例は、スイッチ制御信号Ｓ１がオフ状態、スイッチ制御信号Ｓ２がオン状態、スイッチ制御信号Ｓ３がオフ状態、スイッチ制御信号Ｓ４がオン状態である。第４の状態では、スイッチ回路ＳＷａａ、ＳＷｂａ、ＳＷｃａ、ＳＷｄａがオフし、スイッチ回路ＳＷａｂ、ＳＷｂｂ、ＳＷｃｂ、ＳＷｄｂがオンした状態である。そのため、デジタル比較器ＤＣＭＰ２には、第１の比較器ＣＭＰＡ１と第２の比較器ＣＭＰＢ４が接続される。また、第１の比較器ＣＭＰＡ１の反転端子には基準電圧ＲＥＦＡ２が与えられる。第２の比較器ＣＭＰＢ４の反転端子には基準電圧ＲＥＦＢ２が与えられる。
【００６４】
また、第４の状態では、デジタル比較器ＤＣＭＰ２が出力する第１のオフセット制御信号ＡＤＪＡは、第１のカウンタＣＮＴＡ１に与えられ、第２のオフセット制御信号ＡＤＪＢは第２のカウンタＣＮＴＢ４に与えられる。そして、第１の比較器ＣＭＰＡ１には、第１のカウンタＣＮＴＡ１から第１の調整係数ＯＳＡ１が与えられる。また、第２の比較器ＣＭＰＢ４には、第２のカウンタＣＮＴＢ４から第２の調整係数ＯＳＢ４が与えられる。
【００６５】
上記したように、実施の形態２にかかるアナログデジタル変換器２では、第１の比較器の接続形態のみならず、第２の比較器の接続形態をも切り替えることができる。これにより、複数の第２の比較器間のオフセットもキャンセルすることができる。したがって、アナログデジタル変換器２は、アナログデジタル変換器１よりもより変換器の線形性を向上させることが可能である。
【００６６】
なお、実施の形態１、２における第１〜第２のバレルシフト網では、切り替え可能な変換器の構成として２種類としたが、バレルシフト網の構成によりより多くの切り替え形態に対応することも可能である。例えば、バレルシフト網によるシフト値（スイッチの切り替えにより何ビットはなれた回路を接続するかを示す値）は、ｎビットの変換器においては０〜２ｎ−１ビットの範囲で可能である。
【００６７】
実施の形態３
実施の形態３にかかるアナログデジタル変換器３のブロック図を図１４に示す。図１４に示すように、アナログデジタル変換器は、１つの第１の比較器ＣＭＰＡと、１つの第１のカウンタＣＮＴＡ、１つのＤＦＦと、スイッチ回路ＳＷｅから構成される第５の切り替え回路（例えば、第５のバレルシフト網）と、スイッチ回路ＳＷｆから構成される第６の切り替え回路（例えば、第６のバレルシフト網）とを有する。なお、アナログデジタル変換器３においてアナログデジタル変換器１と同じ構成要素についてはアナログデジタル変換器１と同一の符号を付して説明を省略する。
【００６８】
第５のバレルシフト網は、基準電圧生成回路と第１の比較器ＣＭＰＡとの間に設けられる。第６のバレルシフト網は、第１の比較器ＣＭＰＡとデジタル比較器ＤＣＭＰ１〜ＤＣＭＰｎ＋１との間に設けられる。
【００６９】
スイッチ回路ＳＷｅ及びスイッチ回路ＳＷｆは、開閉状態がスイッチ制御信号Ｓ５に基づき制御される。また、スイッチ制御信号Ｓ５は、疑似乱数発生回路１３により生成されることで、値がランダムに遷移する信号となる。
【００７０】
第５のバレルシフト網は、複数の基準電圧のうちいずれの基準電圧を第１の比較器ＣＭＰＡに与えるかを切り替える。また、第６のバレルシフト網は、第１の比較器ＣＭＰＡいずれのデジタル比較器ＤＣＭＰに接続するかを切り替える。
【００７１】
アナログデジタル変換器３は、アナログデジタル変換器１における第１の比較器の構成を簡略化したものである。しかしながら、複数の第２の比較器ＣＭＰＢのオフセットは第１の比較器ＣＭＰＡを介して互いにキャンセルされる。これにより、アナログデジタル変換器３においても、変換器の直線性を改善する効果は保たれる。一方、アナログデジタル変換器３は、第１の比較器の構成が簡略化されるため、アナログデジタル変換器１よりも回路規模を小さくすることができ、さらに消費電力も低減することができる。
【００７２】
なお、アナログデジタル変換器３において複数の第１の比較器を用いることも可能である。例えば、ｎビットのアナログデジタル変換器を構成する場合、第１の変換器の個数は１個〜２ｎ個のいずれの個数であっても構わない。
【００７３】
実施の形態４
実施の形態４にかかるアナログデジタル変換器４のブロック図を図１５に示す。図１５に示すようにアナログデジタル変換器４は、アナログデジタル変換器１の第１の比較器ＣＭＰＡの前段に設けられるプリアンプＡＭＰＡと、第２の比較器ＣＭＰＢの前段に設けられるプリアンプＡＭＰＢと、を追加したしたものである。
【００７４】
プリアンプＡＭＰＡは、第１の比較器ＣＭＰＡのそれぞれに対応して設けられる。プリアンプＡＭＰＡの正転端子には入力端子から入力信号ＡＩＮが入力される。また、プリアンプＡＭＰＡの反転端子には、スイッチ回路ＳＷａａ又はスイッチ回路ＳＷａｂを介して基準電圧ＲＥＦＡが入力される。プリアンプＡＭＰＡは、基準電圧ＲＥＦＡと入力信号ＡＩＮとの電圧差を増幅して差動信号として出力する。この差動信号は第１の比較器ＣＭＰＡの正転端子と反転端子とに入力される。そして、第１の比較器ＣＭＰＡは、差動信号を構成する一対の信号間の電圧を比較してデジタル信号を出力する。
【００７５】
プリアンプＡＭＰＢは、第２の比較器ＣＭＰＢのそれぞれに対応して設けられる。プリアンプＡＭＰＢの正転端子には入力端子から入力信号ＡＩＮが入力される。また、プリアンプＡＭＰＢの反転端子には、基準電圧ＲＥＦＢが入力される。プリアンプＡＭＰＢは、基準電圧ＲＥＦＢと入力信号ＡＩＮとの電圧差を増幅して差動信号として出力する。この差動信号は第２の比較器ＣＭＰＢの正転端子と反転端子とに入力される。そして、第２の比較器ＣＭＰＢは、差動信号を構成する一対の信号間の電圧を比較してデジタル信号を出力する。
【００７６】
このように比較器の前段にプリアンプを設けることで、比較器が比較する入力信号ＡＩＮの電圧レベルと基準電圧との電圧差が増幅される。そのため、比較器は、より精度良く入力信号ＡＩＮの電圧レベルと基準電圧を比較することが可能になる。
【００７７】
なお、プリアンプは比較器のすべてに対応して設ける必要はない。比較器の個数よりも少ない個数のプリアンプによってアナログデジタル変換器４と同等の回路を実現したアナログデジタル変換器５のブロック図を図１６に示す。
【００７８】
図１６に示すように、アナログデジタル変換器５では、奇数ビットに対応した比較器に対してプリアンプＡＭＰＡが設けられる。そして、アナログデジタル変換器５は、隣接するプリアンプの間に抵抗Ｒを直列に接続した補間回路を有する。そして、直列に接続される抵抗Ｒの間に偶数ビットに対応した比較器の入力を接続する。このような構成とすることで、偶数ビットに対応した比較器に対して、アナログデジタル変換器４における偶数ビットに対応した比較器の入力と同等の入力を与えることができる。また、アナログデジタル変換器５では、プリアンプの個数を削減できるため、アナログデジタル変換器４よりも回路規模を小さくすることができる。
【００７９】
また、図１６に示すアナログデジタル変換器５を更に変形したアナログデジタル変換器６を図１７に示す。図１７に示すように、アナログデジタル変換器６では、アナログデジタル変換器５から偶数番目のビットに対応するデジタル比較器ＤＣＭＰを削除したものである。また、アナログデジタル変換器６は、第１の調整係数ＯＳＡをプリアンプＡＭＰＡに与え、第２の調整係数ＯＳＢをプリアンプＡＭＰＢに与える。つまり、アナログデジタル変換器６では、プリアンプＡＭＰＡ及びプリアンプＡＭＰＢの出力反転閾値レベルを校正する。プリアンプＡＭＰＡ及びプリアンプＡＭＰＢの出力反転閾値レベルを校正することで、入力信号の信号レベルを精度よく判定することができるため、アナログデジタル変換器においても変換精度を向上させることが可能である。また、アナログデジタル変換器６は、アナログデジタル変換器５よりも回路規模を小さくすることができる。なお、アナログデジタル変換器６の第２のバレルシフト網は、回路構成に応じてその接続状態を最適化することが好ましい。
【００８０】
実施の形態５
上記実施の形態では、２つのアナログデジタル変換回路を用いて１つのアナログデジタル変換器を構成するが、実施の形態５、６では、２つのアナログデジタル変換回路を２つのアナログデジタル変換器として利用する形態について説明する。つまり、本発明にかかるアナログデジタル変換器は、複数のアナログデジタル変換回路を利用するが、これにより構成されるアナログデジタル変換回路は、２チャンネル以上の変換処理を行うものを含む。
【００８１】
そこで、図１８に実施の形態５にかかるアナログデジタル変換器７のブロック図を示す。図１８に示すように、実施の形態５にかかるアナログデジタル変換器７は、第１のアナログデジタル変換回路、第２のアナログデジタル変換回路、キャリブレーション回路２０、エンコーダ１０を有する。ここで、アナログデジタル変換器７における第１のアナログデジタル変換回路、第２のアナログデジタル変換回路、キャリブレーション回路２０は、実施の形態１、２、４において説明したものを用いる。また、エンコーダ１０は、実施の形態５の動作に応じて、２つのＡＤＣ出力と１つのＡＤＣ出力とを切り替えられる構成を有するものとする。また、キャリブレーション回路２０は、２チャンネルのアナログデジタル変換処理が独立して行われる状態では、キャリブレーション動作を停止するものとする。
【００８２】
そして、アナログデジタル変換器７では、第１のアナログデジタル変換回路に第１の経路を介して第１の入力信号ＡＩＮ＿Ａが入力され、第２のアナログデジタル変換回路に第２の経路を介して第２の入力信号ＡＩＮ＿Ｂが入力される。また、アナログデジタル変換器７は、第１、第２のスイッチ（例えば、スイッチ回路ＳＷ１、ＳＷ２）、制御回路３０を有する。
【００８３】
スイッチ回路ＳＷ１は、第２のアナログデジタル変換回路に第２の入力信号ＡＩＮ＿Ｂが伝達される第２の経路上に設けられる。スイッチ回路ＳＷ２は、第１のアナログデジタル変換回路と第２のアナログデジタル変換回路との入力端子を接続する位置に設けられる。制御回路３０は、スイッチ回路ＳＷ１、ＳＷ２のオン・オフ状態を制御する。アナログデジタル変換器７では、実施の形態１、２、４において説明したキャリブレーション動作と、第１、第２のアナログデジタル変換回路による複数チャネルのアナログデジタル変換処理とを制御回路３０により切り替える。
【００８４】
そこで、制御回路３０の動作について詳細に説明する。まず、実施の形態１、２、４において説明したキャリブレーション動作を行う第１のモードの制御回路３０の動作について説明する。第１のモードでは、制御回路３０は、スイッチ回路ＳＷ１をオフし、スイッチ回路ＳＷ２をオンさせる。これにより、第１のモードでは、第１、第２のアナログデジタル変換回路に共に第１の入力信号ＡＩＮ＿Ａが入力される。つまり、第１のモードでは上記したキャリブレーション動作が行われる。
【００８５】
一方、第１、第２のアナログデジタル変換器が独立してアナログデジタル変換処理を行う第２のモードでは、制御回路３０は、スイッチ回路ＳＷ１をオンさせ、スイッチ回路ＳＷ２をオフする。また、第２のモードでは、キャリブレーション回路２０は動作を停止し、エンコーダ１０は、２つの変換結果をそれぞれ出力する。つまり、第２のモードでは、第１、第２のアナログデジタル変換回路には、第１の入力信号ＡＩＮ＿Ａと第２の入力信号ＡＩＮ＿Ｂとが独立して入力されるため、第１のアナログデジタル変換回路と第２のアナログデジタル変換回路は、それぞれ独立した変換処理を行うことになる。
【００８６】
上記説明より、実施の形態５にかかるアナログデジタル変換器７は、実施の形態１、２、４にかかるアナログデジタル変換器におけるキャリブレーション動作により高精度な変換処理を実現した第１、第２のアナログデジタル変換回路を用いて、複数チャネル（本実施の形態では２チャンネル）の変換処理を実行することができる。
【００８７】
また、実施の形態１、２、４にかかるアナログデジタル変換器により、複数チャネルの変換処理を行う場合、チャネル毎に実施の形態１、２、４にかかるアナログデジタル変換器を設けなければならない。しかし、実施の形態５にかかるアナログデジタル変換器では、キャリブレーション動作に用いる２つの変換器をそれぞれ独立して用いることができるため、チャネル増加に合わせて回路を追加する必要がない。つまり、実施の形態５にかかるアナログデジタル変換器７では、スイッチ回路ＳＷ１、ＳＷ２及び制御回路３０を設けることで、アナログデジタル変換器のチャネル数に対する回路規模を削減することができる。
【００８８】
実施の形態６
実施の形態６にかかるアナログデジタル変換器８のブロック図を図１９に示す。図１９に示すように、実施の形態６にかかるアナログデジタル変換器８は、実施の形態５にかかるアナログデジタル変換器７に第３のスイッチ（例えば、スイッチ回路ＳＷ３）を追加したものである。また、アナログデジタル変換器８では、スイッチ回路ＳＷ１〜ＳＷ３の制御に対応した制御回路３１を有する。スイッチ回路ＳＷ３は、第１のアナログデジタル変換回路に第１の入力信号ＡＩＮ＿Ａが伝達される第１の経路上に設けられる。
【００８９】
実施の形態６にかかるアナログデジタル変換器８では、３つの動作モードを有する。この３つの動作モードのうち第１の動作モード及び第２の動作モードは、実施の形態５における第１の動作モード及び第２の動作モードに対応するものである。この第１、第２の動作モードでは、スイッチ回路ＳＷ３は、制御回路３１によりオンされる。そして、アナログデジタル変換器８の第３の動作モードでは、入力信号ＡＩＮ＿Ｂによるキャリブレーション動作を行う。この場合、スイッチ回路ＳＷ１及びスイッチ回路ＳＷ２がオンし、スイッチ回路ＳＷ３がオフするように、制御回路３１は制御を行う。これにより、第３の動作モードでは、第２の入力信号ＡＩＮ＿Ｂが第１、第２のアナログデジタル変換回路に入力され、第１、第２のアナログデジタル変換回路は、第２の入力信号ＡＩＮ＿Ｂに基づくキャリブレーション動作を行う。
【００９０】
上記説明より、実施の形態６にかかるアナログデジタル変換器９は、実施の形態５にかかるアナログデジタル変換器８の機能を拡張するものである。アナログデジタル変換器９は、アナログデジタル変換器８よりもキャリブレーション動作に用いる入力信号の自由度を高めることができる。
【００９１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、入力信号ＡＩＮが差動信号である場合、比較器又はプリアンプを差動信号の入力に対応した形式に変更することが可能である。また、実施の形態５、６では、第１、第２のアナログデジタル変換回路として実施の形態１、２、４で説明したアナログデジタル変換回路を用いたが、複数のアナログデジタル変換回路によりキャリブレーション動作を行うアナログデジタル変換回路を用いることもできる。例えば、このようなキャリブレーション動作を行うアナログデジタル変換回路としては、逐次比較型、サイクリック型、及びパイプライン型のアナログデジタル変換回路がある。
【符号の説明】
【００９２】
１〜８    アナログデジタル変換器
１０    エンコーダ
１１〜１３    疑似乱数発生回路
２０    キャリブレーション回路
３０、３１    制御回路
ＡＤＪＡ、ＡＤＪＢ    オフセット制御信号
ＡＩＮ    入力信号
ＡＭＰＡ、ＡＭＰＢ    プリアンプ
ＣＭＰＡ、ＣＭＰＡ１〜ＣＭＰＡｎ＋１    第１の比較器
ＣＭＰＢ、ＣＭＰＢ１〜ＣＭＰＢｎ＋１    第２の比較器
ＣＮＴＡ、ＣＮＴＡ１〜ＣＮＴＡｎ＋１    第１のカウンタ
ＣＮＴＢ、ＣＮＴＢ１〜ＣＮＴＢｎ＋１    第２のカウンタ
Ｄ−ＦＦ    ラッチ回路
ＤＥ    遅延素子
ＤＣＭＰ、ＤＣＭＰ１〜ＤＣＭＰｎ＋１    デジタル比較器
ＤＯＡ１〜ＤＯＡｎ＋１、ＤＯＢ１〜ＤＯＢｎ＋１    出力
ＯＦＦＡ、ＯＦＦＢ    オフセット電圧
ＯＳＡ、ＯＳＡ１〜ＯＳＡｎ＋１    第１の調整係数
ＯＳＢ、ＯＳＢ１〜ＯＳＢｎ＋１    第１の調整係数
Ｒ、ＲＡ１〜ＲＡｎ＋１、ＲＢ１〜ＲＢｎ＋１    抵抗
ＲＥＦＡ、ＲＥＦＡ１〜ＲＥＦＡｎ＋１    基準電圧
ＲＥＦＢ、ＲＥＦＢ１〜ＲＥＦＢｎ＋１    基準電圧
Ｓ１〜Ｓ５    スイッチ制御信号
ＳＷａａ、ＳＷａｂ、ＳＷｂａ、ＳＷｂｂ    スイッチ回路
ＳＷｃａ、ＳＷｃｂ、ＳＷｄａ、ＳＷｄｂ    スイッチ回路
ＳＷｅ、ＳＷｆ    スイッチ回路
ＳＷ１〜ＳＷ３    スイッチ回路
ＶＲＢ    負極側定電圧
ＶＲＴ    正極側定電圧
【図１】
2010035140.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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