(57)【要約】【課題】オン抵抗低減と耐圧向上の双方を図ることができる反転型のトレンチゲート構造のＳｉＣ半導体装置を提供する。【解決手段】トレンチ７の側面から所定距離離れた位置に、ｎ+型ソース領域４よりも深く、かつ、ｐ型ベース領域３よりも高濃度となるｐ+型ボデー層６を備える。ｐ+型ボデー層６を備えることによって、ｐ型ベース領域３（ｐ+型ボデー層６）とｎ-型ドリフト層２の間より広がる空乏層により、パンチスルーしないようにでき、耐圧を向上できる。これにより、ｐ型ベース領域３の不純物濃度を薄くできるため、ｐ型ベース領域３が容易に反転し、広いチャネル領域を形成することが可能となってチャネル移動度が高くなる。このため、ｐ+型ボデー層６を備えていない場合と比較して、オン抵抗の低減を図ることが可能となる。【選択図】図１
2010147228.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域（４）と前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）まで達し、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成される一方向を長手方向とするトレンチ（７）と、
前記トレンチ（７）の表面に形成されたゲート絶縁膜（８）と、
前記トレンチ（７）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（７）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（７）よりも深い位置まで配置され、前記トレンチ（７）の長手方向に対して交差する方向、かつ、基板平面に平行方向に延設された第２導電型のディープ層（１０）と、
前記トレンチ（７）の側面から離間するように配置され、前記ソース領域（４）よりも深く、かつ、前記ベース領域（３）よりも高濃度とされた第２導電型のボデー層（６）と、が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ディープ層の幅が１．５μｍ、前記ディープ層同士の間の間隔が２．０μｍとされ、前記トレンチ（７）の側面から前記ボデー層（６）までの距離が０．４〜０．９μｍ離れていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ベース領域（３）の第２導電型不純物の濃度が５．０×１０15〜５．０×１０16／ｃｍ3、前記ボデー層（６）の第２導電型不純物の濃度が１．０×１０18〜１．０×１０20／ｃｍ3とされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表層部に、一方向に延設されるように第２導電型のディープ層（１０）を形成する工程と、
前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ソース領域（４）よりも深い位置に第２導電型不純物をイオン注入することにより、前記ベース領域（３）よりも高濃度の第２導電型の炭化珪素にて構成されたボデー領域（６）を所定距離離間した間隔で形成する工程と、
前記ボデー領域（６）が離されている場所において、前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるように、前記ディープ層（１０）が延設された方向と交差する方向、かつ、基板平面に平行方向を長手方向とするトレンチ（７）を形成する工程と、
前記トレンチ（７）の表面にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（７）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。これについてシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜には４．９ＭＶ／ｃｍの電界が集中していた。実際の使用に耐えるには３ＭＶ／ｃｍ以下にする必要があり、長期の信頼性まで考えると２ＭＶ／ｃｍ以下にすることが望まれる。
【０００４】
このような問題を解決するものとして、特許文献１に示されるＳｉＣ半導体装置がある。このＳｉＣ半導体装置では、トレンチゲートの底部を側面より厚くなるように設計することにより、トレンチの底部での電界集中を緩和している。具体的には、４Ｈ−ＳｉＣの（０００−１）ｃ面基板を用いてａ（１１２０）面のトレンチゲート構造を作製する。このようにｃ面基板を用いてトレンチ側面がａ面で底面がｃ面となるトレンチ内にゲート絶縁膜を熱酸化で作製した場合、ｃ面の酸化レートはａ面の５倍であるため、トレンチ底部の酸化膜は側面と比べて、膜厚を５倍にできる。これにより、トレンチ底部での電界集中を緩和することが可能となる。
【特許文献１】特開平９−１９９７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようにトレンチ底部においてゲート絶縁膜を厚くした構造において、例えば、トレンチ側面の膜厚を４０ｎｍとし、トレンチ底部の膜厚を２００ｎｍに設計してシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜の電界集中を３．９ＭＶ／ｃｍに低減できることが確認できたが、まだ十分ではなく、更なる電界緩和が必要であることが判った。
【０００６】
そこで、本発明者らは更なる電界緩和が行える構造であり、かつ、製品特性のバラツキを防止できて歩留まり向上を図ることが可能なＳｉＣ半導体装置として、先に、トレンチゲートの長手方向に対する法線方向、かつ、基板平面と平行方向にｐ型ディープ層が延設されるようにした構造を出願している（特願２００８−３１７０４参照）。
【０００７】
この先の出願では、ＳｉＣ半導体装置として、トレンチゲートの側面を含めた周囲にｎ型チャネル層を形成した蓄積型のＭＯＳＦＥＴとｎ型チャネル層が形成されない反転型のＭＯＳＦＥＴを提案している。これらのうちの蓄積型のＭＯＳＦＥＴでは、トレンチゲートを構成するためのトレンチ表面にｎ型層をエピタキシャル成長させることによってｎ型チャネルを形成しているため、エピタキシャル成長速度の面内バラツキが生じると、結果としてＭＯＳＦＥＴのオン抵抗も面内バラツキが発生する可能性がある。
【０００８】
これを考慮すると、反転型のＭＯＳＦＥＴの場合には、エピタキシャル成長によるｎ型チャネル層を形成する必要が無いため、ＭＯＳＦＥＴのオン抵抗の面内バラツキが発生する心配もない。
【０００９】
ところが、反転型のＭＯＳＦＥＴの場合、ｐ型ベース領域が耐圧を決める一構成となる。すなわち、反転型のＭＯＳＦＥＴの場合、基本的には、トレンチゲート構造部におけるトレンチに沿ってｎ-型ドリフト層側に伸びる空乏層とｐ型ディープ層からｎ-型ドリフト層に伸びる空乏層によって耐圧が決まる。しかし、トレンチゲート構造から離れた位置ではｐ型ディープ層の間においてｎ-型ドリフト層への空乏層の伸び量が少なくなり、ｐ型ベース領域からｎ-型ドリフト層に伸びる空乏層によって耐圧が決まることになる。
【００１０】
このため、ｐ型ベース領域の不純物濃度が濃ければｐ型ベース領域からｎ-型ドリフト層に伸びる空乏層が広くなり、例えばｐ型ベース領域のｐ型不純物濃度を１×１０17ｃｍ-3程度の高濃度にすると逆バイアス時にパンチスルーしてしまわないため、耐圧向上を図ることが可能となる。その反面、ｐ型ベース領域はチャネル領域を形成する際に反転させられることになるため、ｐ型ベース領域のｐ型不純物濃度が濃いとチャネル移動度が低くなってオン抵抗が高くなる。逆に、ｐ型ベース領域のｐ型不純物濃度を薄くし、例えばｐ型ベース領域のｐ型不純物濃度を１×１０16ｃｍ-3程度の低濃度にすると、チャネル移動度が高くなってオン抵抗の低減が図れるものの、ｐ型ベース領域からｎ-型ドリフト層に伸びる空乏層が狭くなって逆バイアス時にパンチスルーしてしまい、耐圧低下を引き起こす。
【００１１】
本発明は上記点に鑑みて、オン抵抗低減と耐圧向上の双方を図ることができる反転型のトレンチゲート構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置において、ベース領域（３）の下方に配置されると共にトレンチ（７）よりも深い位置まで配置され、トレンチ（７）の長手方向に対して交差する方向、かつ、基板平面に平行方向に延設された第２導電型のディープ層（１０）と、トレンチ（７）の側面から離間するように配置され、ソース領域（４）よりも深く、かつ、ベース領域（３）よりも高濃度とされた第２導電型のボデー層（６）とを備えていることを特徴としている。
【００１３】
このように、ディープ層（１０）に加えてベース領域（３）よりも高濃度とされたボデー層（６）を備えた構造にしているため、トレンチゲート構造から離れた位置においても、ドリフト層（２）側に伸びる空乏層の伸び量を大きくできる。このため、空乏層のほとんどがドリフト層（２）側に伸びるようにできる。したがって、ディープ層（１０）が形成されていない位置においてもトレンチゲート構造から離れた位置で高耐圧を持たせることが可能となる。
【００１４】
また、ボデー層（６）を備えたことによって耐圧が確保できるため、ベース領域（３）の濃度を薄くできる。このため、ベース領域（３）が容易に反転し、広いチャネル領域を形成することが可能となってチャネル移動度が高くなる。これにより、オン抵抗低減と耐圧向上の双方を図ることができる反転型のトレンチゲート構造のＳｉＣ半導体装置とすることが可能となる。
【００１５】
請求項２に記載の発明では、ディープ層の幅が１．５μｍ、ディープ層同士の間の間隔が２．０μｍとされ、トレンチ（７）の側面からボデー層（６）までの距離が０．４〜０．９μｍ離れていることを特徴としている。
【００１６】
このようにすれば、製造時のマスクズレを考慮してもボデー層（６）でベース領域（３）が反転し難くなることもない。このため、ボデー層（６）を備えていない場合と比較して、オン抵抗の低減を図ることが可能となる。
【００１７】
例えば、請求項３に記載したように、ベース領域（３）の第２導電型不純物の濃度を５．０×１０15〜５．０×１０16／ｃｍ3、ボデー層（６）の第２導電型不純物の濃度を１．０×１０18〜１．０×１０20／ｃｍ3に設定することができる。
【００１８】
以上のようなＳｉＣ半導体装置は、例えば以下に示す製造方法によって製造される。例えば、請求項４に記載したように、炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、ドリフト層（２）の表層部に、一方向に延設されるように第２導電型のディープ層（１０）を形成する工程と、ディープ層（１０）およびドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に、ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、ソース領域（４）よりも深い位置に第２導電型不純物をイオン注入することにより、ベース領域（３）よりも高濃度の第２導電型の炭化珪素にて構成されたボデー領域（６）を所定距離離間した間隔で形成する工程と、ボデー領域（６）が離されている場所において、ソース領域（４）の表面からベース領域（３）を貫通してドリフト層（２）に達し、かつ、ディープ層（１０）よりも浅くなるように、ディープ層（１０）が延設された方向と交差する方向、かつ、基板平面に平行方向を長手方向とするトレンチ（７）を形成する工程と、トレンチ（７）の表面にゲート絶縁膜（８）を形成する工程と、トレンチ（７）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（４）およびベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んだ製造方法により、上記請求項１に示した反転型のＳｉＣ半導体装置を製造できる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
図１は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２−ａ〜図２−ｄは、図１のＭＯＳＦＥＴの断面図であり、図２−ａは、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２−ｂは、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２−ｃは、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２−ｄは、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
【００２２】
図１および図２−ａ〜図２−ｄに示すＭＯＳＦＥＴは、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のＳｉＣからなるｎ+型基板１が半導体基板として用いられており、このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２３】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、ｐ型ベース領域３の上層部分には、ｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。さらに、ｐ型ベース領域３内において、ｎ+型ソース領域４およびｐ+型コンタクト層５よりも深い位置にｐ+型ボデー層６が形成されている。
【００２４】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。また、ｐ+型ボデー層６は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０18〜１．０×１０20／ｃｍ3、厚さ０．７〜１．１μｍ程度で構成されている。
【００２５】
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。また、ｐ+型ボデー層６は、トレンチゲート構造の両側に配置されており、トレンチゲート構造を構成するためのトレンチ７の側面から所定距離、例えば０．４〜０．９μｍ程度離間するように形成されている。
【００２６】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ７が形成されている。トレンチ７は、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）となるように形成されている。このトレンチ７の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００２７】
さらに、トレンチ７の表面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。ゲート酸化膜８は、トレンチ７の内壁表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ７の側面側と底部側共に例えば１００ｎｍ程度となっている。
【００２８】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられた構造とされている。また、上述したｎ+型ソース領域４、ｐ+型コンタクト層５およびｐ型ボデー層６もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００２９】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ７の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ７の長手方向に対する垂直方向に延設されたｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ７の底部よりも深くされており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０の幅（図１中のｙ方向寸法）は、０．６〜１．５μｍとされ、本実施形態では１．５μｍとしている。このｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。このｐ型ディープ層１０は、トレンチゲート構造の長手方向に沿って複数本平行に並べられており、隣り合うｐ型ディープ層１０同士の間隔は、例えば１．５〜３μｍとされ、本実施形態では２．０μｍとしている。
【００３０】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３１】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３２】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
【００３３】
まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３のうちトレンチ７の側面に位置する部分にチャネル領域が形成されない。このため、ドレイン電極１３に正の電圧を加えたとしても、ｎ-型ドリフト層２とｐ型ベース領域３およびｎ+型ソース領域４によるＰＮＰ接合構造によって電子が移動できず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００３４】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３やｐ型ディープ層１０とｎ-型ドリフト層２の間、および、トレンチゲート構造とｎ-型ドリフト層２との間より、空乏層が広がる。このとき、ｐ型ベース領域３の濃度が薄いとｎ-型ドリフト層２側に広がる空乏層の伸び量が少なくなる。
【００３５】
しかしながら、本実施形態の場合、ｐ型ベース領域３よりも高濃度となるｐ+型ボデー層６を形成してあるため、ｎ-型ドリフト層２側に広がる空乏層の伸び量がｐ型ベース領域３だけの場合よりも多くなる。このため、ｐ型ディープ層１０とｎ-型ドリフト層２の間やトレンチゲート構造とｎ-型ドリフト層２との間より広がる空乏層に加えて、ｐ型ベース領域３（ｐ+型ボデー層６）とｎ-型ドリフト層２の間より広がる空乏層により、パンチスルーしないようにすることが可能となる。したがって、ｐ型ベース領域３よりも高濃度となるｐ+型ボデー層６を形成を形成することにより、耐圧向上を図ることができる。
【００３６】
なお、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ７よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、ｐ型ディープ層１０の不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
【００３７】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、トレンチ７の側面においてｐ型ベース領域３が反転してチャネル領域が形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３におけるチャネル領域を通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
【００３８】
このとき、本実施形態では、ｐ+型ボデー層６を備えることによってｐ型ベース領域３の不純物濃度を薄くできるため、ｐ型ベース領域３が容易に反転し、広いチャネル領域を形成することが可能となってチャネル移動度が高くなる。また、ｐ+型ボデー層６の形成場所がｐ型ベース領域３のうちトレンチ７から離間した位置となっているため、ｐ+型ボデー層６の影響でｐ型ベース領域３が反転し難くなることもない。このため、ｐ+型ボデー層６を備えていない場合と比較して、オン抵抗の低減を図ることが可能となる。
【００３９】
例えば、ｐ+型ボデー層６を備えていないＭＯＳＦＥＴにおいてｐ型ベース領域３によって耐圧を持たせる場合には、ｐ型ベース領域３のｐ型不純物濃度を１×１０17／ｃｍ3程度にする必要であったため、チャネル移動度が１２０ｃｍ2／Ｖ・ｓと低く、その結果オン抵抗が５．１ｍΩ・ｃｍ2になっていた。これに対し、本実施形態のようにｐ+型ボデー層６を備えた場合、ｐ型ベース領域３のｐ型不純物濃度を例えば１×１０16／ｃｍ3程度にできる。その場合、チャネル移動度が２１０ｃｍ2／Ｖ・ｓと高くなり、オン抵抗が３．５ｍΩ・ｃｍ2まで低減することが可能となる。
【００４０】
参考として、オフ時の場合の動作についてシミュレーションで確認した。図３は、紙面左側に示したようにｐ型ディープ層１０を長手方向に対する垂直方向に切断した断面（図１のＤ−Ｄ断面に相当）において等電位線分布を調べた結果を示す図である。また、図４は、ｐ型ディープ層１０が備えられた反転型のトレンチゲート構造のＭＯＳＦＥＴにおいて、ｐ+型ボデー層６を形成した場合と形成していない場合それぞれの等電位線分布と電流密度分布を示した図である。なお、図４の等電位分布および電流密度分布については、ｐ型ディープ層１０同士の間においてトレンチ７の側面の法線方向における断面での分布を調べたものである。
【００４１】
例えば、ｐ型ベース領域３の不純物濃度がｎ-型ドリフト層２の不純物濃度の２倍程度であった場合、ｐ+型ボデー層６とｐ型ディープ層１０がいずれもなければ、ｎ-型ドリフト層２側に空乏層が４μｍ伸びれば、ｐ型ベース領域３側には空乏層が２μｍ伸びることになる。この場合であれば、簡単にパンチスルーしてしまう。
【００４２】
これに対し、ｐ型ディープ層１０が備えられている場合には、ｐ型ディープ層１０からも空乏層が伸びる。例えば、ｐ型ディープ層１０の不純物濃度がｎ-型ドリフト層２の不純物濃度の１００倍程度であった場合、空乏層はほとんどｎ-型ドリフト層２側に伸びることになる。このため、図３におけるｐ型ディープ層１０の下方の等電位線分布から確認できるように、高耐圧を持たせることが可能となる。
【００４３】
しかしながら、図３におけるｐ型ディープ層１０の両側部分や図４の等電位線分布から分かるように、ｐ型ディープ層１０が形成されていない部分（ｐ型ディープ層１０同士の間）においては、ｐ+型ボデー層６が形成されていないとｎ-型ドリフト層２側への空乏層の伸び量が少ないために、等電位線分布から確認できるように、高耐圧を持たせることができない。さらに、トレンチゲート構造におけるトレンチ７からもゲート酸化膜８とＳｉＣとの仕事関数差に基づいて空乏層が伸びるため、トレンチゲート構造の近傍においては耐圧を持たせることができるが、そこから離れた位置において耐圧を持たせることができなくなる。つまり、ｐ型ディープ層１０およびトレンチゲート構造からｎ-型ドリフト層２側に伸びる空乏層だけではパンチスルーを防ぐことができない。このため、図４中の電流密度分布に示されるように、パンチスルー電流が流れるのである。
【００４４】
ところが、本実施形態の場合には、ｐ型ディープ層１０に加えてｐ+型ボデー層６を備えた構造にしているため、トレンチゲート構造から離れた位置においても、ｎ-型ドリフト層２側に伸びる空乏層の伸び量を大きくできる。例えば、ｐ+型ボデー層６の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０００倍程度にできるため、空乏層のほとんどがｎ-型ドリフト層２側に伸びるようにできる。このため、図４中の等電位線分布から分かるように、ｐ型ディープ層１０が形成されていない位置においてもトレンチゲート構造から離れた位置で高耐圧を持たせることが可能となる。実験によれば、１２００Ｖ以上の高耐圧を達成できることを確認している。
【００４５】
このように、ｐ型ディープ層１０とトレンチゲート構造からｎ-型ドリフト層２側に伸びる空乏層に加えて、ｐ+型ボデー層６およびｐ型ベース領域３からｎ-型ドリフト層２側に伸びる空乏層により、トレンチゲート構造近辺やｐ型ディープ層１０が形成されている位置だけでなく、トレンチゲート構造から離れた位置についても高耐圧を持たせることができる。そして、パンチスルーを防止でき、図４の電流密度分布からも分かるようにパンチスルー電流が流れることを防止することが可能となる。
【００４６】
なお、本実施形態のように、ｐ型ディープ層１０をトレンチゲート構造におけるトレンチ７の側面のうちチャネル領域が構成される部分に対する法線方向に形成した場合、ｐ型ディープ層１０が形成されている位置においてトレンチゲート構造のトレンチ７の側面にチャネル領域が形成されなくなる。このため、オン抵抗増大の要因にもなり得るが、オン抵抗の増加は大きくなく、かつ、ｐ型ディープ層１０の幅や間隔に応じて調整可能なものであるため、問題になるものではない。そして、本実施形態のように、ｐ型ディープ層１０が形成されている構造においてｐ+型ボデー層６を備えることにより、ｐ型ディープ層１０の間隔を空けることも可能になるため、よりオン抵抗低減に寄与することが可能となる。
【００４７】
次に、図１に示す反転型のトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図５〜図６は、図１に示す反転型のトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。図５および図６中、左側に図１中のＡ−Ａ線においてｘｚ平面と平行に切断した断面図（図２−ａと対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
【００４８】
〔図５（ａ）に示す工程〕
まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の裏面側にドレイン電極１３を形成したのち、ｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００４９】
〔図５（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3、厚さが０．６〜１．０μｍ程度、幅が０．６〜１．５μｍ程度（例えば１．５μｍ）、間隔が２．０〜３．０μｍ（例えば２．０μｍ）となるｐ型ディープ層１０を形成する。その後、マスク２０を除去する。
【００５０】
〔図５（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００５１】
〔図６（ａ）に示す工程〕
ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｐ+型ボデー層６の形成予定領域上、つまりトレンチ７の幅およびトレンチ７の側面からｐ+型ボデー層６までの距離を見込んで所定距離離間した間隔でマスクを開口させる。その後、ｐ型不純物（例えばボロンもしくはアルミニウム）をイオン注入する。
【００５２】
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
【００５３】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えば窒素）をイオン注入する。
【００５４】
そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。また、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０18〜１．０×１０20／ｃｍ3、厚さ０．７〜１．１μｍ程度のｐ+型ボデー層６を形成する。その後、マスクを除去する。
【００５５】
〔図６（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ７の形成予定領域、具体的にはｐ+型ボデー層６同士が離されている場所においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。これにより、ｐ+型ボデー層６までの距離が０．４〜０．９μｍとなるようにトレンチ７が形成される。この後、エッチングマスクを除去する。
【００５６】
ここで、このトレンチ７の形成工程および上述したｐ+型ボデー層６の形成のためのイオン注入工程において、マスクズレが発生するため、ｐ+型ボデー層６とトレンチ７との形成位置関係がずれる可能性がある。具体的には、両工程を考慮したマスクズレによる形成位置関係のズレ量の最大値は０．２μｍ程度見込まれ、ｐ+型ボデー層６とトレンチゲート構造との距離がその最大値分ずれる可能性がある。
【００５７】
また一方で、ｐ型ベース領域３がｐ+型ボデー層６の不純物濃度による影響を受けて反転できなくなったりチャネル移動度が低くならないようにするためには、ｐ+型ボデー層６がトレンチ７の側面から０．１μｍ以上離れている必要がある。
【００５８】
しかしながら、本実施形態では、トレンチ７の側面からのｐ+型ボデー層６までの距離を０．４μｍ以上にしているため、マスクズレが生じても、その距離が０．２μｍ未満になることはない。このため、ｐ型ベース領域３がｐ+型ボデー層６の不純物濃度による影響を受けて反転できなくなったりチャネル移動度が低くなったりすることを防止することができる。
【００５９】
なお、ｐ型ディープ層１０を形成せずにｐ+型ボデー層６を形成することも考えられるが、その場合、トレンチゲート構造とｐ+型ボデー層６から伸びる空乏層のみによって耐圧を持たせなければならなくなる。このため、トレンチゲート構造からｐ+型ボデー層６が離れていると、トレンチゲート構造とｐ+型ボデー層６から伸びる空乏層によってこれらの間の耐圧を持たせることができないため、トレンチ７の側面からｐ+型ボデー層６が離れられる距離には限度がある。実験ではその距離は０．３μｍ程度であることが確認されている。しかしながら、トレンチ７の側面からｐ+型ボデー層６の距離を０．３μｍに設定しても上記マスクズレにより、その距離が０．１〜０．５μｍの間でばらつく。したがって、ｐ型ベース領域３がｐ+型ボデー層６の不純物濃度による影響を受けて反転できなくなったりチャネル移動度が低くなったりすることもあれば、トレンチゲート構造とｐ+型ボデー層６から伸びる空乏層によってこれらの間の耐圧を持たせることができなくなることもある。したがって、本実施形態のＭＯＳＦＥＴのように、ｐ+型ボデー層６とｐ型ディープ層１０の双方を共に備えた構造にすることが重要である。
【００６０】
〔図６（ｃ）に示す工程〕
ゲート酸化膜形成工程を行うことにより、トレンチ７内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。
【００６１】
続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残す。
【００６２】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００６３】
以上説明した製造方法によれば、トレンチを掘ってｐ型層をエピタキシャル成長させて埋め込むというようなトレンチ埋込によってｐ型ディープ層１０を形成していないため、トレンチ内を埋め込んだ後の平坦化工程によって結晶欠陥が発生することを防止することができる。
【００６４】
また、ｐ型ベース領域３の表面からイオン注入することでｐ型ディープ層１０を形成することもできるが、ｐ型ディープ層１０の形成するためのイオン注入をｎ-型ドリフト層２の表面から行うようにしている。このため、高いエネルギーによる高速イオン注入にてｐ型ディープ層１０を形成しなくても済み、高速イオン注入による欠陥発生を抑制することが可能となる。
【００６５】
さらに、トレンチ７の長手方向とｐ型ディープ層１０の長手方向とを平行にした場合、これらの間隔が一定にならないとデバイス特性に影響を与えることになるため、トレンチ７の形成の際に用いられるマスクとｐ型ディープ層１０の形成の際に用いられるマスクの位置合わせが重要になる。しかしながら、一定量のマスクずれは必然的に発生するため、完全にマスクずれによるデバイス特性の影響を排除することはできない。これに対し、本実施形態のＳｉＣ半導体装置によれば、トレンチ７の長手方向とｐ型ディープ層１０の長手方向とが垂直とされているため、これらを形成するためのマスクずれがデバイス特性に影響を与えることはない。これにより、製品特性のバラツキを防止でき、歩留まり向上を図ることができる。したがって、本実施形態のような構造とすることにより、製品特性のバラツキを防止でき、歩留まり向上を図ることができる構造のＳｉＣ半導体装置とすることが可能となる。
【００６６】
（他の実施形態）
（１）上記第１実施形態では、トレンチゲート構造を構成するトレンチ７の側面からｐ型ボデー層６までの距離を０．４〜０．９μｍとした。これは、ｐ型ディープ層１０の幅を１．５μｍ、間隔を２．０μｍとした場合に、耐圧向上とオン抵抗低減を両立できる距離として選択したものであり、トレンチ７の側面からｐ型ボデー層６までの距離は、ｐ型ディープ層１０の幅と間隔に応じて変わる。図７、図８は、ｐ型ディープ層１０の幅を１．５μｍ、間隔を２．０μｍとした場合と、幅を１．５、間隔を３．０μｍとした場合に、トレンチゲート構造を構成するトレンチ７の側面からｐ型ボデー層６までの距離を変更したときの耐圧［Ｖ］とオン抵抗［ｍΩ・ｃｍ2］を調べた結果を示すグラフである。
【００６７】
ｐ型ディープ層１０の幅を１．５μｍ、間隔を２．０μｍとした場合、図７に示されるように、１２００Ｖ以上の耐圧を得るためにはトレンチ７の側面からｐ型ボデー層６までの距離が０．９μｍ以下であれば良く、図８に示されるように、オン抵抗が４ｍΩ・ｃｍ2程度となるようにするためにはトレンチ７の側面からｐ型ボデー層６までの距離が０．４μｍ以上であれば良い。
【００６８】
一方、ｐ型ディープ層１０の幅を１．５μｍ、間隔を３．０μｍとした場合、図７に示されるように、１２００Ｖ以上の耐圧を得るためにはトレンチ７の側面からｐ型ボデー層６までの距離が０．５μｍ以下であれば良く、図８に示されるように、オン抵抗が４ｍΩ・ｃｍ2程度となるようにするためにはトレンチ７の側面からｐ型ボデー層６までの距離が０．４μｍ以上であれば良い。
【００６９】
このように、ｐ型ボデー層１０の幅と間隔に応じて、トレンチ７の側面からｐ型ボデー層６までの距離を変えることにより、耐圧向上とオン抵抗低減の両立を実現することが可能である。
【００７０】
（２）上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造として、ＭＯＳＦＥＴをゲート部に組み込んだＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、第１実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては第１実施形態と同様である。
【００７１】
（３）第１実施形態では、トレンチ７を形成する前にｐ型ベース領域３やｎ+型ソース領域４およびｐ+型ボデー層６等を形成したが、トレンチ７を形成した後にｐ型ベース領域３やｎ+型ソース領域４やｐ+型ボデー層６等をイオン注入にて形成しても良い。
【００７２】
（４）上記第１実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成後などとしても構わない。
【００７３】
（５）上記第１実施形態では、ｐ型ディープ層１０がトレンチ７の側面の法線方向に伸びる形態について説明したが、トレンチ７の側面に対して一方向に傾斜させたｐ型ディープ層１０を複数本並べた構造、もしくは、トレンチ７の側面の法線方向を中心として一方向に傾斜させたｐ型ディープ層１０を複数本並べたストライプ状にすると共に、その反対方向に傾斜させたｐ型ディープ層１０を複数本並べてストライプ状にし、各ストライプが交差することで格子状とした構造としても構わない。すなわち、少なくともトレンチ７の長手方向に対してｐ型ディープ層１０の長手方向が交差する関係となっていれば良い。
【００７４】
（６）第１実施形態では、ｐ+型ボデー層６がｎ+型ソース領域４よりも深く、かつ、ｐ型ベース領域３よりも浅くなるような場合を例に挙げているが、ｐ型ベース領域３よりも深くなっていても構わない。また、ｐ+型ボデー層６がｐ+型コンタクト層５と接していなくても良い。
【００７５】
（７）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。
【図２−ａ】図１のＡ−Ａ断面図である。
【図２−ｂ】図１のＢ−Ｂ断面図である。
【図２−ｃ】図１のＣ−Ｃ断面図である。
【図２−ｄ】図１のＤ−Ｄ断面図である。
【図３】ｐ型ディープ層１０を長手方向に対する垂直方向に切断した断面において等電位線分布を調べた結果を示す図である。
【図４】ｐ型ディープ層１０が備えられた反転型のトレンチゲート構造のＭＯＳＦＥＴにおいて、ｐ+型ボデー層６を形成した場合と形成していない場合それぞれの等電位線分布と電流密度分布を示した図である。
【図５】図１に示す反転型のトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図６】図５に続く反転型のトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図７】ｐ型ディープ層１０の幅および間隔を変えて、トレンチ７の側面からｐ型ボデー層６までの距離を変更したときの耐圧［Ｖ］を調べた結果を示すグラフである。
【図８】ｐ型ディープ層１０の幅および間隔を変えて、トレンチ７の側面からｐ型ボデー層６までの距離を変更したときのオン抵抗［ｍΩ・ｃｍ2］を調べた結果を示すグラフである。
【符号の説明】
【００７７】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型コンタクト層
６    ｐ+型ボデー層
７    トレンチ
８    ゲート酸化膜
９    ゲート電極
１０  ｐ型ディープ層
１１  ソース電極
１２  層間絶縁膜
１３  ドレイン電極
２０  マスク
【図１】
2010147228.tif 000003
【図２−ａ】
2010147228.tif 000004
【図２−ｂ】
2010147228.tif 000005
【図２−ｃ】
2010147228.tif 000006
【図２−ｄ】
2010147228.tif 000007
【図３】
2010147228.tif 000008
【図４】
2010147228.tif 000009
【図５】
2010147228.tif 000010
【図６】
2010147228.tif 000011
【図７】
2010147228.tif 000012
【図８】
2010147228.tif 000013