(57)【要約】【課題】  ＩＧＢＴのターンオフ時のｄｖ／ｄｔが過大になることによる、ＩＧＢＴの破壊を防止するため、チップに外付けでゲート抵抗を接続する回路が採用されている。しかし、ＩＧＢＴのチップをユーザに供給する場合、ユーザ側でｄｖ／ｄｔが定格外となる抵抗値のゲート抵抗が接続される場合もあり、これによるＩＧＢＴの破壊が発生する問題があった。【解決手段】  ダイオードと抵抗を並列接続してＩＧＢＴと同一チップに集積化し、ダイオードのカソードをＩＧＢＴのゲートに接続することにより、ターンオン特性を劣化させずにＩＧＢＴのチップ内でｄｖ／ｄｔの値を制限できる。ＩＧＢＴのｄｖ／ｄｔ破壊が防止できる抵抗値を有する抵抗を内蔵することにより、チップの供給先（ユーザ側）でのｄｖ／ｄｔの増大によるＩＧＢＴの破壊を防止できる。【選択図】    図２
2010153636.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層表面に設けられた絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、
該素子領域外の前記逆導電型半導体層表面に設けられ、前記絶縁ゲート型半導体素子のゲート電極にカソードが接続し、ゲート駆動回路との接続端にアノードが接続するダイオードと、
前記素子領域外の前記逆導電型半導体層表面に設けられ、前記ダイオードの両端と並列に接続する抵抗と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記絶縁ゲート型半導体素子のターンオフ時の電圧変化率を所望の値以下に制限したことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記ゲート電極に接続するゲートパッド部を有し、該ゲートパッド部下方に前記ダイオードおよび前記抵抗が配置されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記素子領域外の前記逆導電型半導体層表面に、前記ゲート電極と前記ゲートパッド部とを接続するゲート配線部が設けられ、該ゲート配線部に他のダイオードを設けることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記絶縁ゲート型半導体素子は、発光管の電流制御を行うＩＧＢＴであることを特徴とする請求項１から請求項４に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、特に発光管の電流制御に用いられる絶縁ゲート型半導体素子の電圧変化率の増大による破壊を防止する絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
デジタルスチルカメラや、携帯電話のカメラ機能に用いられる発光装置（フラッシュ）の電流制御等を行うスイッチング素子として、絶縁ゲート型バイポーラトランジスタ（Insulated  Gate  Bipolar  Transistor：以下ＩＧＢＴ）が用いられている（例えば特許文献１参照）。
【０００３】
図９を参照して、従来の発光装置の一例を示す。図９は、発光装置の全体の回路構成図であり、発光管としてキセノン放電管を用いる場合を例に説明する。
【０００４】
図９を参照して、回路の主な動作を説明する。昇圧トランス３６により電源電池３８を所定の電圧に昇圧し、メインコンデンサ３５に電荷を蓄積する。ゲート駆動回路３７によってスイッチング素子６０がオンし、発光管４０であるキセノン放電管にトリガー回路３０からトリガー電圧を印加すると発光管４０が発光を開始する。所定のタイミングでスイッチング素子６０をオフにすることにより、発光管４０は発光を停止する。
【０００５】
スイッチング素子６０は、主として発光停止を高精度に制御するもので、大電力且つ応答特性に優れたＩＧＢＴである。スイッチング素子（ＩＧＢＴ）６０のゲートＧはゲート抵抗Ｒｇを介して、ゲート駆動回路３７に接続しており、ゲート駆動回路３７からの信号によりＩＧＢＴ６０のオン／オフが制御される。
【０００６】
図１０は、ＩＧＢＴ６０のチップの一部分を示す平面図である。ＩＧＢＴ６０（のチップ）には、トランジスタセルが配置される素子領域（二点鎖線）６０ｅと、ゲート−エミッタ間保護ダイオード６０ｄが設けられる。素子領域６０ｅは、例えばゲート絶縁膜（不図示）で内壁が被覆されたトレンチ６３と、トレンチ６３に埋設されたゲート電極６４と、トレンチ６３に隣接して設けられたエミッタ領域６６を有し、トレンチ６３で囲まれた領域がトランジスタセルとなる。素子領域６０ｅ上は絶縁膜（不図示）を介してエミッタ電極６７が設けられ、エミッタ電極６７は、エミッタコンタクト領域６５を通してコンタクトする。素子領域６０ｅ外の例えばチップのコーナー部に、保護ダイオード６０ｄが配置される。素子領域６０ｅのゲート電極６４は、ゲート配線部６８を介してゲートパッド部６９に接続する。
【０００７】
図１１は、ＩＧＢＴ６０のターンオン時およびターンオフ時の、コレクタ−エミッタ間電圧ＶＣＥとコレクタ電流ＩＣ、ゲート電圧ＶＧ、ターンオフ損失の関係を示す図である。
【０００８】
ターンオン区間（ライズ時間ｔｒ）は、コレクタ−エミッタ間電圧ＶＣＥが９０％から１０％になる区間（時間）であり、ターンオフ区間（フォール時間ｔｆ）は、コレクタ電流ＩＣが９０％から１０％になる区間（時間）である。ターンオン区間、ターンオフ区間の損失（電流×電圧）をそれぞれ、ターンオン損失、ターンオフ損失という。図１１では、ターンオフ区間のコレクタ−エミッタ間電圧ＶＣＥの傾きが、ｄｖ／ｄｔであり、図１１のハッチング部分がターンオフ損失の値である。
【０００９】
ゲート抵抗Ｒｇは、ＩＧＢＴ６０のチップに外付けされ（図９）、その抵抗値によってＩＧＢＴ６０のターンオフ時のコレクタ−エミッタ間電圧ＶＣＥの電圧変化率（以下、ｄｖ／ｄｔ）が調整される。また、ゲート抵抗Ｒｇの値によって、ＩＧＢＴ６０がオンするまでの時間（ライズ時間ｔｒ）が決定する。
【００１０】
ＩＧＢＴはその特性上、ターンオフ時のｄｖ／ｄｔの値が大きいと、トランジスタセルが不均一動作し一部のセルに熱が集中し、破壊に至る（以下ｄｖ／ｄｔ破壊）。このため一般的には、図９の如く、ＩＧＢＴ６０のゲートＧにゲート抵抗Ｒｇを接続する回路構成が採用される。ゲート抵抗Ｒｇはその抵抗値を大きくするほどｄｖ／ｄｔの値を小さくできるため、これによってＩＧＢＴ６０のｄｖ／ｄｔ破壊を防止できる。
【００１１】
しかし、ゲート抵抗Ｒｇの抵抗値を必要以上に増加すると、つまり、ターンオフ時のｄｖ／ｄｔの値を小さくしすぎると、それに伴いハッチング部分の面積が増加するため、ターンオフ損失が増加してしまう（図１１）。ターンオフ損失が大きすぎる場合には、その熱によってＩＧＢＴ６０が破壊する（以下ターンオフ損失による破壊を熱破壊）。したがって、ｄｖ／ｄｔ破壊と熱破壊はトレードオフの関係にあり、ゲート抵抗Ｒｇは最適な値に調整する必要がある。
【００１２】
図１２は、スイッチング素子６０およびそれに接続するゲート抵抗の他の回路例を示す図である。
【００１３】
図９は、一つのゲート抵抗ＲｇがＩＧＢＴ６０のゲートＧに接続する構成であり、ターンオン時のゲートチャージ電流およびターンオフ時のゲートディスチャージ電流のいずれも同じゲート抵抗Ｒｇを通過する。従って、ターンオフ時の特性（例えばｄｖ／ｄｔ）およびターンオン時の特性（例えばライズ時間）を個別に制御することができない。
【００１４】
一方、図１２（Ａ）から図１２（Ｃ）の回路は、ゲート抵抗Ｒｇｏｎと整流ダイオード７０が直列接続してＩＧＢＴ６０のゲートＧに接続し、整流ダイオード７０とゲート抵抗Ｒｇｏｆｆが並列接続する構成である。この構成により、ターンオン時はゲートチャージ電流が抵抗Ｒｇｏｎと整流ダイオード２３を介してＩＧＢＴ６０のゲートＧに流れ、ターンオフ時にはゲートディスチャージ電流が抵抗Ｒｇｏｆｆ（および抵抗Ｒｇｏｎ）を介して流れる。そして抵抗Ｒｇｏｎと抵抗Ｒｇｏｆｆとは個別に設定できるため、ターンオン時の特性と、ターンオフ時の特性を独立して制御することができる。
【特許文献１】特開２００５−３０２３８０号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記の如くＩＧＢＴでは、ターンオン時の特性とターンオフ時の特性は独立して制御できる方が望ましく、図１２の如く、ＩＧＢＴ６０のチップに外付けでゲート抵抗Ｒｇｏｎ、Ｒｇｏｆｆおよび整流ダイオード７０を接続し、ターンオン時のゲートチャージ電流と、ターンオフ時のゲートディスチャージ電流が異なるゲート抵抗Ｒｇｏｎ、Ｒｇｏｆｆを流れる構成にするとよい。
【００１６】
特に、ＩＧＢＴを発光装置の電流制御用のスイッチング素子に用いる場合において、ＩＧＢＴをｄｖ／ｄｔ破壊から防止するためには、ＩＧＢＴが安全に動作し、所望の特性が得られる範囲の抵抗値を有するゲート抵抗Ｒｇｏｆｆを適宜選択することが重要となる。
【００１７】
このため、ＩＧＢＴのチップあるいはチップを樹脂等で封止したパッケージ製品をユーザに供給する際には、ＩＧＢＴの動作を保証する定格内での使用（例えば、ｄｖ／ｄｔが４００Ｖ／μｓ以下となるような抵抗値を有するゲート抵抗Ｒｇｏｆｆの接続）を勧めている。
【００１８】
しかし、図１２の如く、ＩＧＢＴ６０のチップに外付けでゲート抵抗Ｒｇｏｆｆを接続する構成（図９のゲート抵抗Ｒｇも同様）では、ユーザ側でｄｖ／ｄｔが定格外となる抵抗値のゲート抵抗Ｒｇｏｆｆが接続される場合もあり、これによるＩＧＢＴ６０のｄｖ／ｄｔ破壊が発生する問題があった。
【課題を解決するための手段】
【００１９】
本発明はかかる課題に鑑み成されたものであり、一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層表面に設けられた絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、該素子領域外の前記逆導電型半導体層表面に設けられ、前記絶縁ゲート型半導体素子のゲート電極にカソードが接続し、ゲート駆動回路との接続端にアノードが接続するダイオードと、前記素子領域外の前記逆導電型半導体層表面に設けられ、前記ダイオードの両端と並列に接続する抵抗と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本発明によれば、第１に、整流ダイオードと抵抗を並列接続してＩＧＢＴと同一チップに集積化し、整流ダイオードのカソードをＩＧＢＴのゲートに接続することにより、ＩＧＢＴのチップ内で、ターンオフ時のｄｖ／ｄｔの値を制限できる。すなわち、ＩＧＢＴの破壊が防止できる抵抗値を有する抵抗（ゲート抵抗Ｒｇｏｆｆ）を内蔵することにより、チップあるいはチップを樹脂等で封止したパッケージ製品の供給先（ユーザ側）でのｄｖ／ｄｔの増大によるＩＧＢＴの破壊を防止できる。
【００２１】
ユーザ側で外付け抵抗が接続されない場合においてもｄｖ／ｄｔ破壊に至るようなｄｖ／ｄｔの値にならないゲート抵抗Ｒｇｏｆｆを決定することにより、ＩＧＢＴの破壊を防止できる。
【００２２】
第２に、デバイス内にモノリシックに整流ダイオードと抵抗を作りこむことにより、外付けで同じ抵抗値のゲート抵抗および整流ダイオードを接続する場合と比較して、スイッチング素子としての小型化に寄与できる。
【００２３】
第３に、整流ダイオードと抵抗は、ＩＧＢＴのゲートパッド部の下方に配置するため、チップサイズの大幅な拡大をすることなく、ターンオフ時のｄｖ／ｄｔの増大による破壊を回避するＩＧＢＴを提供できる。
【００２４】
第４に、ゲート−エミッタ間の保護ダイオードを素子領域外のゲート配線部に設け、ゲートパッド部下方にダイオードと抵抗を配置することにより、従来のチップサイズを維持しつつ、ｄｖ／ｄｔの増大による破壊を回避するＩＧＢＴを提供できる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の形態を、図１から図８を参照して説明する。
【００２６】
まず、図１から図５を参照して、第１の実施形態について説明する。図１は、第１の実施形態の絶縁ゲート型半導体装置を、発光装置の発光管の電流制御用のスイッチング素子部に採用した一例を示す図であり、図１（Ａ）が発光装置の回路概要図であり、図１（Ｂ）が第１の実施形態の絶縁ゲート型半導体装置を示す回路図である。
【００２７】
図１（Ａ）を参照して、発光装置は、電源電池３８、昇圧トランス３６、メインコンデンサ３５、トリガー回路３０、発光管４０、スイッチング素子１００、ゲート駆動回路３７などにより構成される。尚、図９の回路概要図と同一構成要素は同一符号で示す。
【００２８】
この回路の主な動作は以下の通りである。昇圧トランス３６は、電源電池３８を数百ボルト程度の高電圧に昇圧し、この電流をメインコンデンサ３５に流して電荷を蓄積する。
【００２９】
ゲート駆動回路３７によってスイッチング素子１００がオンするとトリガー回路３０内のトランス３１によって発光管（キセノン放電管）４０の側面が数千ボルト程度まで昇圧され、発光管（キセノン放電管）４０が励起される。これによりメインコンデンサ３５の放電経路が形成され、発光管４０が放電発光を開始する。発光量を調整する場合には、所定のタイミングでスイッチング素子１００をオフにすることにより、発光管４０が放電発光を停止する。調光しない場合は、メインコンデンサの放電終了ともに発光が終了する。
【００３０】
図１（Ｂ）を参照して、図１（Ａ）のスイッチング素子１００となる、第１の実施形態の絶縁ゲート型半導体装置を説明する。
【００３１】
絶縁ゲート型半導体装置１００は、ＩＧＢＴ１１と、整流ダイオード１３と、抵抗１４を有する。ＩＧＢＴ１１はコレクタＣが発光管４０の一端に接続し、エミッタＥがトリガー回路３０内のトランス３１の一端に接続する。ダイオード１３は、整流ダイオードであり、カソードＣＡがＩＧＢＴ１１のゲートＧと直列接続する。整流ダイオード１３のアノードＡは、ゲート駆動回路２７との接続端と接続する。整流ダイオード１３のカソードＣＡとアノードＡに抵抗１４が並列接続する。ＩＧＢＴ１１は詳細には、ゲートＧとエミッタＥ間に双方向ツェナーダイオードであるゲート過電圧保護ダイオード（以下保護ダイオード）１１ｄが接続される。
【００３２】
図２から図５を参照して、絶縁ゲート型半導体装置１００の構造を説明する。図２および図３は、絶縁ゲート型半導体装置１００のチップの一部を示す平面図であり、図２では、基板ＳＢ表面の構造を示し、電極層は破線で示した。図３では、表面の電極層のパターンを示した。図４は、図２および図３のａ−ａ線断面図であり、図５は、図２および図３のｂ−ｂ線断面図（図５（Ａ））、ｃ−ｃ線断面図（図５（Ｂ））、ｄ−ｄ線断面図（図５（Ｃ））である。尚、図５（Ｂ）、図５（Ｃ）において基板ＳＢの構造は図５（Ａ）と同様であるので、図示は省略した。
【００３３】
図２を参照して、絶縁ゲート型半導体装置１００は、ＩＧＢＴ１１と、ダイオード１３と、抵抗１４を１チップ（同一基板）に集積化したものである。
【００３４】
ＩＧＢＴ１１は、基板ＳＢの一主面に、ＩＧＢＴのトランジスタセルが多数配置された素子領域１１ｅ（二点鎖線）と、保護ダイオード１１ｄを有する。尚、ここでは一例としてｎチャネル型ＩＧＢＴの場合を示す。
【００３５】
素子領域１１ｅの外周には、ゲート電極６とゲートパッド部１６とを接続するゲート配線部１５が設けられる。ゲート配線部１５は、基板表面に設けられたポリシリコン層からなる第１ゲート配線１５１と、第１ゲート配線１５１と一部重畳して延在する第２ゲート配線１５２からなる。第２ゲート配線１５２は、素子領域１１ｅのエミッタ電極１０、およびゲートパッド部１６と同様の金属層である（図３）。
【００３６】
図４を参照して、ＩＧＢＴ１１の素子領域１１ｅの構造を説明する。
【００３７】
例えば、ｐ＋＋型シリコン半導体基板１上に、ｎ＋型半導体層２ａおよびｎ−型半導体層２ｂを積層した基板ＳＢ表面に、ｐ型不純物領域であるチャネル層３を設ける。チャネル層３を貫通するトレンチ４を設け、トレンチ４内壁をゲート絶縁膜５で被覆する。トレンチ４内に不純物を導入したポリシリコン層などの導電層を埋設し、ゲート電極６を設ける。ゲート電極６に隣接したチャネル層３表面には、ｎ型不純物領域であるエミッタ領域７を設ける。エミッタ領域７間のチャネル層３表面には、ボディ領域８を設ける。ゲート電極６上を層間絶縁膜９で被覆し、基板ＳＢ表面にエミッタ電極１０を設ける。エミッタ電極１０は、ゲートパッド部１６や第２ゲート配線１５２と同様の、アルミニウム（Ａｌ）などの金属層であり、層間絶縁膜９間のコンタクトホールＣＨを介して、エミッタ領域７とコンタクトする。これにより、トレンチ４に囲まれた領域がトランジスタセルとなり、これが多数配列して素子領域１１ｅが構成される。尚、本実施形態では、説明の便宜上、チャネル層３の形成領域を素子領域１１ｅとする。
【００３８】
エミッタ電極１０は、素子領域１１ｅ外の保護ダイオード１１ｄの上まで延在し、保護ダイオード１１ｄの一端とコンタクトする（図２、図３参照）。
【００３９】
ゲート電圧は、ゲートパッド部１６から抵抗１４、整流ダイオード１３、およびゲート配線部１５を介して、ＩＧＢＴ１１のゲート電極６に印加される。
【００４０】
図２および図５（Ａ）を参照して、素子領域１１ｅ外のたとえばチップコーナー部のｎ−型半導体層２ｂの表面にはｐ型不純物領域であるガードリングＧＤが設けられ、その表面を覆う絶縁膜５を介して基板ＳＢ表面に、抵抗１３、整流ダイオード１４、および保護ダイオード１１ｄが設けられる。
【００４１】
抵抗１３、整流ダイオード１４および保護ダイオード１１ｄは、第１ゲート配線１５１および、ゲート電極６と同じポリシリコン層からなる。抵抗１３、整流ダイオード１４、および保護ダイオード１１ｄ上には、絶縁膜９’が設けられ、その上に、抵抗１３、整流ダイオード１４、および保護ダイオード１１ｄのそれぞれの一部分を連続して覆うゲートパッド部１６が設けられる。
【００４２】
また、抵抗１３、整流ダイオード１４、および保護ダイオード１１ｄのそれぞれの他の部分の上には、絶縁膜９’を介して第２ゲート配線１５２が延在する。
【００４３】
保護ダイオード１１ｄは、ポリシリコン層にｎ型不純物を導入したｎ型不純物領域１１ｄｎおよびｐ型不純物を導入したｐ型半導体領域１１ｄｐを例えば同心円状に配置して、複数のｐｎ接合を形成した双方向ツェナーダイオードである。中心の例えばｎ型半導体領域１１ｄｎが絶縁膜９’に設けたコンタクトホールＣＨを介してゲートパッド部１６とコンタクトし、最外周のｎ型半導体領域１１ｄｎがコンタクトホールＣＨを介してエミッタ電極１０とコンタクトする。これにより、ＩＧＢＴ１１のゲート−エミッタ間に外部から印加される電圧によってゲート絶縁膜５が破壊されることを防止する。尚、保護ダイオード１１ｄのｐｎ接合の直列接続数は一例であり、ブレークダウン電圧に応じて適宜選択する。
【００４４】
図２および図５（Ｂ）を参照して、整流ダイオード１３は、ポリシリコン層にｐ型不純物およびｎ型不純物をそれぞれ導入したｎ型半導体領域１３１とｐ型半導体領域１３２を有する。アノードＡとなるｐ型半導体領域１３２は、絶縁膜９’に設けたコンタクトホールＣＨを介してゲートパッド部１６とコンタクトし、カソードＣＡとなるｎ型半導体領域１３１は、コンタクトホールＣＨを介して第２ゲート配線１５２とコンタクトする。
【００４５】
図２および図５（Ｃ）を参照して、抵抗１４は、ポリシリコン層に例えばｎ型不純物を導入してなり、シート抵抗６ohm／square〜数十ohm／squareの抵抗値を有する。抵抗１４の一端は絶縁膜９’に設けたコンタクトホールＣＨを介してゲートパッド部１６とコンタクトし、抵抗１４の他端はコンタクトホールＣＨを介して第２ゲート配線１５２とコンタクトする。
【００４６】
これにより、整流ダイオード１３と抵抗１４が並列接続され、整流ダイオード１３のカソードＣＡおよび抵抗１４の一端がゲート配線部１５を介して、ＩＧＢＴ１１のゲート（ゲート電極６）と接続する。整流ダイオードのアノードＡと抵抗１４の他端は、ゲートパッド部１６およびこれに接続する不図示の外部接続手段（例えばボンディングワイヤや金属プレートなど）を介して、絶縁ゲート型半導体装置（ＩＧＢＴのチップ）１００の外部のゲート駆動回路（図１参照）との接続端に接続する。
【００４７】
この構成により、ＩＧＢＴ１１のターンオン時にはゲートチャージ電流がチップ１００内の整流ダイオード１３を介してＩＧＢＴ１１のゲートＧに流れる。一方、ターンオフ時には、ゲートディスチャージ電流が、チップ１００内の抵抗１４を介してゲート駆動回路２７との接続端に流れる（図１（Ｂ）参照）。
【００４８】
従って、ＩＧＢＴ１１のターンオフ時のｄｖ／ｄｔの値を、独立して（ターンオン時のライズ時間ｔｒに対する影響を考慮することなく）、設定することが可能となる。更に、抵抗１４の値を、同一チップに集積化されるＩＧＢＴ１１の用途（ここでは、発光装置のスイッチング素子部）に応じて選択し、ＩＧＢＴ１１のターンオフ時のｄｖ／ｄｔの値を所望の値以下に制限することができる。
【００４９】
つまり、ターンオフ時のｄｖ／ｄｔを制限する機能を備えたＩＧＢＴのチップ１００を提供できるので、チップあるいはチップを樹脂等で封止したパッケージ製品の供給先（ユーザ側）で例えばゲート抵抗が外付けで接続されなかった場合であっても、ｄｖ／ｄｔの過大によるＩＧＢＴ１１の破壊を防止できる。
【００５０】
具体的には、発光装置に用いる場合のターンオフ時のｄｖ／ｄｔの保証値は、一般的に３００Ｖ／μｓ〜４００Ｖ／μｓである。本実施形態では、一例として、抵抗１４の抵抗値を５０Ω〜１００Ωにすることにより、ｄｖ／ｄｔの値を４００Ｖ／μｓ以下に制限したＩＧＢＴのチップ１００を提供できる。
【００５１】
第１の実施形態では、ＩＧＢＴ１１のターンオフ時のｄｖ／ｄｔの過大を防止する整流ダイオード１３と抵抗１４が、ゲートパッド部１６の下方に設けられる。従って、ＩＧＢＴ１１のチップ１００として、ｄｖ／ｄｔの過大によるＩＧＢＴ１１の破壊を保護する機能を内蔵し、且つゲート抵抗を外付けしてスイッチング素子として利用する従来構造（図１２）と比較して、装置の小型化に寄与できる。
【００５２】
図６から図８を参照して、第２の実施形態について、説明する。第２の実施形態は、ＩＧＢＴ１１のゲート配線部１５に、保護ダイオード１１ｄを設けるものである。図6および図７は、第２の実施形態を示す平面図であり、図６は、基板ＳＢ表面の構造を示し、電極層を破線で示した。図７は、表面の電極層のパターンを示した。図８は、第２の実施形態の絶縁ゲート型半導体装置１００を示す回路図である。尚、第１の実施形態と同一構成要素は同一符号で示す。
【００５３】
ゲート配線部１５の第１ゲート配線１５１は、例えばｎ型不純物を導入して導電体としたポリシリコン層であり、第２の実施形態では第１ゲート配線１５１の一部にｎ型半導体領域１１ｄｎとｐ型半導体領域１１ｄｐを交互に配置して双方向ツェナーダイオードを形成し、保護ダイオード１１ｄとする。
【００５４】
保護ダイオード１１ｄの上には、絶縁膜（不図示）を介して第２ゲート配線１５２が延在する。そして、例えば保護ダイオード１１ｄの両端のｎ型半導体領域１１ｄｎは、絶縁膜に設けられたコンタクトホールＣＨを介して、第２ゲート配線１５２とコンタクトする。また、保護ダイオード１１ｄの中央部のｎ型半導体領域１１ｄｎは、絶縁膜に設けられたコンタクトホールＣＨを介して、ＩＧＢＴ１１のエミッタ電極１０と接続する。エミッタ電極１０は、突起部ＰＭが設けられ、突起部ＰＭが保護ダイオード１１ｄ上まで延在してこれとコンタクトする。
【００５５】
これ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【００５６】
これにより、保護ダイオード１１ｄをＩＧＢＴ１１のゲート−エミッタ間に接続することができる（図８）。尚、保護ダイオード１１ｄのｐｎ接合の直列接続数および、第２ゲート配線１５２及びエミッタ電極１０とのコンタクト位置は一例であり、これらはブレークダウン電圧に応じて適宜選択する。
【００５７】
保護ダイオード１１ｄを第１ゲート配線１５１の一部に設けることにより、ゲートパッド部１６下方には整流ダイオード１３と抵抗１４のみを配置できる。これにより、従来のＩＧＢＴ６０のチップ（図１０参照）のサイズおよび、素子領域６０ｅの面積を維持しつつ、ｄｖ／ｄｔの過大によるＩＧＢＴの破壊防止機能を備えた絶縁ゲート型半導体装置１００を提供できる。
【００５８】
尚、抵抗１４は、図２および図６に示す如く短冊状の形状に限らず、曲折したパターンであってもよい。抵抗１４を曲折して例えばＬ字形状や折り返し形状にすることにより、チップ上の空き領域を活用して抵抗１４を配置できる。
【００５９】
以上、本発明の実施の形態は、ｎチャネル型ＩＧＢＴを例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明するための（Ａ）発光装置の回路図、（Ｂ）絶縁ゲート型半導体装置の回路図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図３】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図４】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図５】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図６】本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図７】本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図８】本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する回路図である。
【図９】従来技術を説明する回路図である。
【図１０】従来技術を説明する平面図である。
【図１１】従来技術を説明する特性図である。
【図１２】従来技術を説明する回路図である。
【符号の説明】
【００６１】
１    ｐ＋＋型半導体基板
２ａ  ｎ＋型半導体層
２ｂ  ｎ−型半導体層
３    チャネル層
４    トレンチ
５    ゲート絶縁膜
６    ゲート電極
７    エミッタ領域
８    ボディ領域
９    層間絶縁膜
９’  絶縁膜
１０  エミッタ電極
１１、６０    ＩＧＢＴ
１１ｅ、６０ｅ  素子領域
１１ｄ、６０ｄ  保護ダイオード
１３、７０    整流ダイオード
１４    抵抗
１５    ゲート配線部
１６    ゲートパッド部
６０、１００  絶縁ゲート型半導体装置
【図１】
2010153636.tif 000003
【図２】
2010153636.tif 000004
【図３】
2010153636.tif 000005
【図４】
2010153636.tif 000006
【図５】
2010153636.tif 000007
【図６】
2010153636.tif 000008
【図７】
2010153636.tif 000009
【図８】
2010153636.tif 000010
【図９】
2010153636.tif 000011
【図１０】
2010153636.tif 000012
【図１１】
2010153636.tif 000013
【図１２】
2010153636.tif 000014