(57)【要約】      （修正有）【課題】トータルの書き込み電流量を減らしながらプログラムスループットを向上する。【解決手段】メモリセルの駆動回路は、Ｎビットに対応するメモリセルを一つの書き込みセル単位としてデータのベリファイ書き込み動作のサイクルを、全セルが検証パスとなるまで繰り返す。このとき、検証にパスしていないメモリセルを動作対象として、複数のベリファイ書き込み動作を同時に実行する。また、書き込み開始を１サイクル以上遅らせるように制御する。これにより同時に書き込みされるメモリセル数のサイクル間での差が縮まるため消費電流ピークが抑制される。【選択図】図５
2010182373.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルの配列内で、所定数のメモリセルを一つの書き込みセル単位として、当該所定数のメモリセルにデータを一括して書き込み、当該書き込み後の記憶データを検証し、前記書き込みと前記検証を１サイクルとするベリファイ書き込み動作を、前記書き込みセル単位内の全てのメモリセルが検証をパスするまで繰り返し実行する駆動回路と、
を備え、
前記駆動回路は、前記複数のメモリセルの配列内で選択される複数の前記書き込みセル単位において、検証にパスしていないメモリセルを動作対象として、複数の前記ベリファイ書き込み動作を同時に実行し、当該実行に際し、一の書き込みセル単位の前記書き込みを開始してから１サイクル以上遅らせて、他の書き込みセル単位の前記書き込みを開始する
不揮発性半導体メモリデバイス。
【請求項２】
前記駆動回路は、前記複数の書き込みセル単位において、最初に書き込みが実行される書き込みセル単位のメモリセル数を最大とし、書き込み開始が遅延するに従って書き込みセル単位のメモリセル数を可変させる
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項３】
前記駆動回路は、ベリファイ書き込み動作が同時に実行される１サイクル内のメモリセル数が、最初に前記書き込みがされる書き込みセル単位の最大のメモリセル数を超えないように、各書き込みセル単位内のメモリセル数を制御する
請求項２に記載の不揮発性半導体メモリデバイス。
【請求項４】
前記一の書き込みセル単位と、当該一の書き込みセル単位から書き込み開始が１サイクル以上遅れる前記他の書き込みセル単位とは、前記複数のメモリセルの配列内で連続したアドレスを持つ
請求項３に記載の不揮発性半導体メモリデバイス。
【請求項５】
前記複数のメモリセルは、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを、第１共通線と第２共通線との間に直列接続させて各々が形成されている
請求項４に記載の不揮発性半導体メモリデバイス。
【請求項６】
前記一の書き込みセル単位と、当該一の書き込みセル単位から書き込み開始が１サイクル以上遅れる前記他の書き込みセル単位とは、前記複数のメモリセルの配列内で連続したアドレスを持つ
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項７】
前記複数のメモリセルは、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを、第１共通線と第２共通線との間に直列接続させて各々が形成されている
請求項６に記載の不揮発性半導体メモリデバイス。
【請求項８】
複数のメモリセルの配列内で、所定数のメモリセルを一つの書き込みセル単位として、当該所定数のメモリセルにデータを一括して書き込み、当該書き込み後の記憶データを検証し、前記書き込みと前記検証を１サイクルとするベリファイ書き込み動作を、前記書き込みセル単位内の全てのメモリセルが検証をパスするまで繰り返し実行するステップを含み、
前記ベリファイ書き込み動作の実行ステップでは、複数のメモリセルの配列内で選択される複数の前記書き込みセル単位において、検証にパスしていないメモリセルを動作対象として、複数の前記ベリファイ書き込み動作を同時に実行し、当該実行に際し、一の書き込みセル単位の前記書き込みを開始してから１サイクル以上遅らせて、他の書き込みセル単位の前記書き込みを開始する
不揮発性半導体メモリデバイスのベリファイ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルを所定の配列で有する不揮発性半導体メモリデバイスと、そのベリファイ書き込み方法とに関する。
【背景技術】
【０００２】
例えばＮＯＲ型の不揮発性半導体メモリ（フラッシュメモリ）デバイスにおいて、書き込み速度を上げるために、同時にプログラムするビット数を増やす方法が知られている（例えば、特許文献１参照）。
この方法では、プログラムベリファイ読み出し時に多数ビットを同時ベリファイ読み出しすることにより、書き込み速度の向上を達成している。
【０００３】
このようなプログラムの高速化技術は、現行の不揮発性メモリデバイスに限らず、例えば特許文献２に記載されているような抵抗変化型のメモリデバイス等、他のタイプの不揮発性メモリデバイスにも広く適用可能な技術である。
【０００４】
特許文献１の背景技術に記載されているように、一般に、例えばＮＯＲ型フラッシュメモリでは１ビットあたりの書き込み速度が１００μ秒程度、書き込み電流が１００μＡ程度である。プログラム時に８〜３２ビット程度同時に書き込みを行うことにより、８〜３２ビット／１０μ秒＝１００ｋバイト／秒〜４００ｋバイト／秒のプログラムスループットを達成する。その際に必要な書き込み電流は８００μＡ〜３．２ｍＡ程度である。
【０００５】
上記特許文献１は、同時にプログラムするビット数を増やすに際して、大きな電流を供給する際に発生する配線での電圧ドロップが小さい電流経路を確保する手段を提案しており、これによりプログラムスループットを向上させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２４２１９１号公報
【特許文献２】特開２００５−２３５３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のように同時ベリファイのビット数を増やすと、書き込み電流も増加するため、電流経路の確保も重要である。
ところが一般には、電流経路の確保よりも電源に関する制限緩和が、より重要である。つまり、大きな電流を供給する電源をチップ内にコンパクトに内蔵するには、チップ内で電源電圧を昇圧した昇圧電源電圧を用いて、この電流を発生する必要があるため、チップ内で大電流を供給すること自体が困難である。
よって、書き込み時間の短縮と最大書き込み電流の削減とを両立することが、実用的なプログラムスループット向上の技術を確立するには、より重要である。
【０００８】
このことは、ＮＯＲ型以外のフラッシュメモリ、特許文献２などの他の不揮発性メモリでも同様である。
【０００９】
以上より、現在知られているプログラム方法では、プログラムスループットの向上はできても、書き込み電流の抑制が考慮されていないため、実用的な方法とは言いがたい。
【００１０】
本発明は、プログラムスループットの向上を書き込み電流の抑制を考慮しながら達成できる駆動回路を有する不揮発性半導体メモリデバイスを提供する。
本発明は、プログラムスループットの向上を書き込み電流の抑制を考慮しながら達成できる、不揮発性半導体メモリデバイスのベリファイ書き込み方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の第１の観点に関わる不揮発性半導体メモリデバイスは、複数のメモリセルと、これを駆動する駆動回路とを有する。
前記駆動回路は、前記複数のメモリセルの配列内で、所定数のメモリセルを一つの書き込みセル単位として、当該所定数のメモリセルにデータを一括して書き込む。前記駆動回路は、続いて、当該書き込み後の記憶データを検証する。そして、前記駆動回路は、前記書き込みと前記検証を１サイクルとするベリファイ書き込み動作を、前記書き込みセル単位内の全てのメモリセルが検証をパスするまで繰り返し実行する。
また前記駆動回路は、前記複数のメモリセルの配列内で選択される複数の前記書き込みセル単位において、検証にパスしていないメモリセルを動作対象として、複数の前記ベリファイ書き込み動作を同時に実行する。そして、当該実行に際し、前記駆動回路は、一の書き込みセル単位の前記書き込みを開始してから１サイクル以上遅らせて、他の書き込みセル単位の前記書き込みを開始する。
【００１２】
上記構成によれば、駆動回路が複数のメモリセルの書き込みベリファイ動作を制御する。より詳細には、複数のメモリセル内で所定数のメモリセルを一つの書き込みセル単位とする。ベリファイ書き込み動作は、書き込みと、当該書き込み後の記憶データの検証とを１サイクルとして、このサイクルを、書き込みセル単位内の全てのメモリセルが検証をパスするまで繰り返し実行する。
【００１３】
このサイクルの繰り返し実行過程で、前記駆動回路は、書き込みセル単位の最初の書き込み開始を、以下のように制御する。
前記複数のメモリセルから複数の前記書き込みセル単位を構成するメモリセルを選択して、これを同時に書き込みベリファイ動作する。このときの動作対象セルは、未検証または検証にパスしていないメモリセルである。また、複数の前記ベリファイ書き込み動作を同時に実行するに際して、一の書き込みセル単位の前記書き込みを開始してから１サイクル以上遅らせて、他の書き込みセル単位の前記書き込みを開始する。
【００１４】
このように複数の書き込みセル単位を同時に書き込む場合に、２つ目以降の書き込みセル単位では、その最初の書き込み開始を、従前の書き込みセル単位の最初の書き込み開始よりも、１サイクル以上遅らせる。このため、ベリファイ書き込み動作が１サイクル以上経過した古い書き込みセル単位は、そのメモリセル数より少ない動作対象セルとなる。
ここで仮に、各書き込みセル単位のメモリセル数が同じとする。また、本発明では、検証にパスしていないメモリセルのみ動作対象とする。
【００１５】
上記のような書き込み開始のシフトを行わないとすると、最初の書き込みは全ての書き込みセル単位で全てのメモリセルの書き込みが最初で、当然、検証が１度でも行われたメモリセルが含まれない。したがって、全てのメモリセルが動作対象となるため、そのメモリセル数だけ書き込み電流が必要となる。書き込みデータが“1”か“0”に応じて書き込み電流も異なるが、確率的には、この最初の書き込みで非常に大きな書き込み電流が消費される。そして、書き込みの回を追うごとに検証パスのメモリセルが増えるため、確率的にみても書き込み電流の平均消費値も徐々に減っていく。
【００１６】
これに対し、本発明では、最初のサイクルでは、一つの書き込みセル単位が確率的に最大の電流消費となる可能性があるが、単位数が１なので全体としては大した電流値とならない。
次の第２サイクルでは、最大の電流消費の可能性がある書き込みセル単位がシフトにより新たに加わった２番目の書き込みセル単位に移る。第２サイクルでは、この電流に、１番目の書き込みセル単位の２回目の書き込み電流が加わったのがトータル電流となる。すなわち、第２サイクルでは、１番目の書き込みセル単位の中で最初のサイクルでパスしなかった未検証セルの書き込み電流に、２番目の書き込みセル単位の書き込み電流が加わったのがトータル電流となる。第２サイクルのトータル電流は第１サイクルのそれより大きくなる可能性が高いが、２倍未満であることは確実である。
次の第３サイクル以降でも、書き込みセル単位数が一つずつ増えるだけで、残りの古い書き込みセル単位はサイクル数が増えるほど電流値が減って行く。
【００１７】
本発明が非適用の場合、最初のサイクルのトータル電流量が最大で、サイクル数が増えるとトータルの電流量が比較的早く減っていく。
これに対し、本発明の適用によって、トータル電流量のピークが抑えられ、サイクルごとのトータル電流量が平均化される可能性が高い。
【００１８】
本発明に関わる不揮発性半導体メモリデバイスのベリファイ書き込み方法は、ベリファイ書き込み動作の実行ステップで、上述したメモリデバイスの駆動回路による制御と同様に、書き込みと検証を１サイクルとする。そして、このサイクルのベリファイ書き込み動作を、書き込みセル単位内の全てのメモリセルが検証をパスするまで繰り返す。
ベリファイ書き込み動作の実行ステップでは、複数のメモリセルの配列内で選択される複数の前記書き込みセル単位において、検証にパスしていないメモリセルを動作対象とする。複数の前記ベリファイ書き込み動作を同時に実行し、当該実行に際し、一の書き込みセル単位の前記書き込みを開始してから１サイクル以上遅らせて、他の書き込みセル単位の前記書き込みを開始する。
【発明の効果】
【００１９】
本発明によれば、トータルの書き込み電流量を減らしながらプログラムスループットの向上が可能な不揮発性半導体メモリデバイスと、そのベリファイ書き込み方法とを提供できる。
【図面の簡単な説明】
【００２０】
【図１】第１および第２の実施の形態に関わる不揮発性半導体メモリデバイスのブロック図
【図２】第１および第２の実施の形態に関わるメモリセルアレイの構成図
【図３】第１および第２の実施の形態に関わるメモリセルの等価回路図
【図４】書込み電流と素子抵抗の逆数（コンダクタンス）との関係を示すメモリセルの書き込み特性図
【図５】第１の実施の形態に関わるベリファイ書き込み制御の概念図
【図６】第１の実施の形態に関わるベリファイ書き込み制御例の動作フロー図
【図７】第２の実施の形態に関わるベリファイ書き込み制御の概念図
【図８】第２の実施の形態に関わるベリファイ書き込み制御例の動作フロー図
【発明を実施するための形態】
【００２１】
本発明の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：書き込み開始のサイクル単位のシフト
２．第２の実施の形態：（サイクル単位のシフト）＋（追加メモリセル数の可変）
３．変形例
【００２２】
＜１．第１の実施の形態＞
［全体構成］
図１に、不揮発性半導体メモリデバイスのブロック図を示す。図２に、メモリセルアレイの構成図を示す。
図１に図解する不揮発性半導体メモリデバイスは、図２に示すように、メモリセルをマトリクス状に行（ロウ）方向にＲ個、列（カラム）方向にＰ個配置しているメモリセルアレイ１を有する。ここで“Ｒ”と“Ｐ”は比較的大きな自然数であり、その具体的値は任意に設定される。
【００２３】
図１に示されているように、メモリセルアレイ１に対して、いわゆる周辺回路が配置されている。図１に示す全ての周辺回路（メモリセルアレイ１以外のブロック）の総計が、本発明の駆動回路の構成例に該当する。
メモリセルアレイ１の周辺回路として、プレートドライバ８と、符号“４”により示す回路と、符号“７”に示す回路が接続されている。
符号“４”の回路は、ロウデコーダやロウドライバを含むため、この回路を、以下、“ロウ駆動回路４”とよぶ。一方、符号“７”の回路は、センスアンプやカラムドライバ（書き込みや読み出しのためのドライバ）を含むため、この回路を、以下、“カラム駆動回路７”と呼ぶ。
【００２４】
メモリセルアレイ１、プレートドライバ８、ロウ駆動回路４、カラム駆動回路７は、図１では一つずつしか図示していないが、通常、それぞれが複数個、存在する。メモリセルアレイ１、プレートドライバ８、ロウ駆動回路４、カラム駆動回路７のグループを一つのサブアレイとして、少なくとも一つ以上のサブアレイから、図１に示す不揮発性半導体メモリデバイスは構成される。
ここで、プレートドライバ８、ロウ駆動回路４、カラム駆動回路７は一つのサブアレイごとに単独（非共有の意味）で存在する場合も有るし、隣り合った複数のサブアレイで共有される場合もある。
【００２５】
図２には、一つのサブアレイにおいて、メモリセルアレイ１に対する、ロウ駆動回路４とカラム駆動回路７の接続を示す。
図２に示すように、メモリセルアレイ１は、メモリセルＭＣがマトリクス配置され、メモリセルＭＣ間がロウ方向でワード線ＷＬにより接続され、カラム方向でビット線ＢＬにより接続されている。ロウ駆動回路４にワード線ＷＬが接続され、カラム駆動回路７にビット線ＢＬが接続されている。
メモリセルＭＣは、詳細は後述するが、一つのトランジスタと一つの可変抵抗（記憶素子）からなる可変抵抗型のメモリセルである。なお、このメモリセルのタイプは好ましい一例であり、他のタイプの不揮発性メモリセルに対しても本発明の適用が可能である。
【００２６】
図２は、後述する所定数のメモリセルＭＣからなる書き込みセル単位の選択説明図も兼ねている。このため、図２はメモリセルアレイ１のメモリセル配列を、ロウ方向にブロック分割している。ブロック分割は仮想的なものであり（物理的なものでないとの意味）、カラム駆動回路７にとって単にメモリセルのアドレスが異なるに過ぎない。このためブロック分割は、カラム駆動回路７に入力されるアドレスに応じて図２に示される以外の態様（ブロックの大きさや数）に変更可能である。
図２においては具体的に、ロウ方向のメモリセル数がＲであり、これをＮ個のブロックＩＯ[n(=0,1,…,N-1)]に分割している。このときカラム方向のブロック分割はない。各ブロックはＭ×Ｐ個のメモリセルＭＣから構成されている。
【００２７】
図２において、Ｎ個のブロックＩＯ[n]において、最初のビット線ＢＬに共通接続された第１列のメモリセルの集合を第１カラムＣＬＭ[0]と呼ぶ。同様に、第２列のメモリセルの集合を第２カラムＣＬＭ[1]と呼ぶ。以下、同様にして、最終列のメモリセルの集合を第ＭカラムＣＬＭ[M-1]と呼ぶ。
【００２８】
本実施の形態において、書き込みセル単位とは、図２に示すＮ個のブロックＩＯ[n]から一つずつ選択された物理的に離散的なＮ個のメモリセルから構成されたメモリセルの集合と定義される。
以下、この書き込みセル単位（または、その書き込みセル単位に対応するＮ個のデータ）を、“ワード”と呼ぶ。多値メモリでは、各メモリセルが２ビット以上のデータを記憶可能であるが、ここでは２値メモリを例とするため、各書き込みセル単位に対応するＮビットをワードと呼ぶこともある。
【００２９】
第１ワードは、１本のワード線ＷＬに接続されたＲ個のメモリセルのうち、Ｎ個の第１カラムＣＬＭ[0]に属するＮ個のメモリセルの集合である。第２ワードは、１本のワード線ＷＬに接続されたＲ個のメモリセルのうち、Ｎ個の第２カラムＣＬＭ[1]に属するＮ個のメモリセルの集合である。以下、同様にして、第Ｍワードは、１本のワード線ＷＬに接続されたＲ個のメモリセルのうち、Ｎ個の第ＭカラムＣＬＭ[M-1]に属するＮ個のメモリセルの集合である。
このように１本のワード線ＷＬに接続するＲ個のメモリセルがＭワードから構成される。このＭワードをページとも呼ぶ。センスアンプ構成に応じて、Ｍワードが１ページを構成する場合と、Ｍワードが２ページを構成する場合がある。
【００３０】
図１に示す他の周辺回路は、これらメモリセルアレイ１を直接駆動する回路（ロウ駆動回路４、カラム駆動回路７およびプレートドライバ８）を制御するための回路を含む。これら制御のための回路には、アドレス回路２、カラムデコーダ５、データ入出力（Ｉ／Ｏ）回路６、コントローラ１１を含む。なお、電源回路やクロック信号の発生、制御のための回路は図示を省略している。
【００３１】
アドレス回路２は、いわゆるプリデコーダの機能を有し、入力されるアドレス信号(Address)をロウ駆動回路４に入力すべき上位または下位ビットのＸアドレスと、カラムデコーダ５に入力すべき残りのビットのＹアドレスに分離する。また、アドレス回路２は、コントローラ１１の制御によりアドレス信号を保持して所定のタイミングで出力するアドレスレジスタの機能を有してもよい。
【００３２】
ロウ駆動回路４は、アドレス回路２およびコントローラ１１からの信号や制御により動作する回路である。ロウ駆動回路４は、外部から入力されるアドレス信号からアドレス回路２で抽出されて発生したＸアドレスを入力し、これに基づいて指定される１本のワード線ＷＬを選択し、所定の電圧で所定の期間駆動する。
ワード線ＷＬの電圧は、ワード線ＷＬに接続されたメモリセルＭＣを書き込みまたは読み出し可能な状態にするための電圧である。この電圧はワード線電圧、ゲート電圧、書き込み電圧と呼ばれ、本実施の形態ではハイレベル（“Ｈ”）でアクティブとなる。ロウ駆動回路４は、書き込み電圧としての波高値を持つパルス（書き込みパルス）の印加タイミングと持続時間、及び印加電圧を制御する回路である。なお、書き込みパルスによるセル駆動力は書き込みごとに同じとしてもよいが、可変としてもよい。なお、セル駆動力の制御手法は、メモリセルの種類によって適、不適がある。例えば、本実施の形態のようにメモリセルが抵抗変化型の場合、書き込みパルスによるセル駆動力を可変とする方法としては、印加電圧を制御する方法と、パルスの持続時間を一定としてパルス数を制御する方法と、パルスの持続時間を制御する方法と、及びそれらを組み合わせて制御する方法の何れかの方法が採られる。
【００３３】
カラム駆動回路７は、書き込みドライバや読み出しドライバなどのカラムドライバを含む。また、カラム駆動回路７は、ビット線ＢＬの電位を読み出す（２値の電圧に増幅する）センスアンプを含む。
カラム駆動回路７は内部のデータバス１０に接続されている。
【００３４】
カラムデコーダ５は、アドレス回路２から入力されるＹアドレスに基づいて、所定のメモリセルに対応したセンスアンプや各種カラムドライバを活性化する回路である。
【００３５】
図２のメモリブロック分割の仕方では、ブロックＩＯ[n]ごとに少なくとも一つのセンスアンプを有する。
ここでメモリセルアレイのカラム数と同じだけセンスアンプを有してもよい。ただし、センスアンプの搭載密度を高めると回路規模が大きくなる。このため、メモリセルＭ個に一つの割合でセンスアンプを設け、一つのブロック内で、どのカラムとセンスアンプを接続するかをカラム駆動回路７内のスイッチで制御する構成が望ましい。
【００３６】
カラムドライバ（書き込みドライバや読み出しドライバ）もカラム数と同じだけ設けてもよいし、同様な理由から、カラムドライバをブロックの分割数だけ設けてもよい。この場合、カラムドライバとビット線ＢＬとの接続を制御するスイッチが、カラム駆動回路７内に含まれる。
さらに、ビット線ＢＬ自体をカラム駆動回路７やカラムデコーダ５等の周辺回路の負荷から切り離して、ビット線駆動を容易にするカラムスイッチもカラム駆動回路７内に含まれる。
カラムスイッチ、カラムドライバとビット線ＢＬとの接続を制御するスイッチは、カラムデコーダ５からのＹアドレスに基づいてカラム駆動回路７で内部発生されるスイッチ制御信号、あるいは、コントローラ１１からの制御信号で駆動される。
【００３７】
コントローラ１１は、書き込み信号、消去信号、読み出し信号等の各種動作の制御信号を入力し、これらの制御信号に基づいて、他の周辺回路の構成ブロックを制御する。また、コントローラ１１は、チップ（不揮発性半導体メモリデバイス）が読み出し又は書き込みのレディ（準備）状態にあるか、ビジー状態にあるかを示すステータスフラグ（Ready/Busy Flag）をチップ外部に出力する機能も併せ持つ。
【００３８】
コントローラ１１に制御される電圧ドライバとして、プレートドライバ８が設けられている。
プレートドライバ８は、詳しくは次に説明するが、抵抗変化型のメモリセルのセル電流を流すためのプレート電圧を制御する。プレート電圧は、ビット線ＢＬの電圧との電圧差でメモリセル電流の向きを決める。そのため、プレートドライバ８は、プレート電圧のビット線電圧に対する大小関係を、書き込み時と消去時で反転させる制御を行う。この制御は、コントローラ１１による書き込みか消去かを示す制御信号に基づいて行われる。
【００３９】
［メモリセル構成］
図３に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。
図３に図解するメモリセルＭＣは、“記憶素子”としての一つの可変セル抵抗Ｒcellと、一つのアクセストランジスタとを有する。
可変セル抵抗Ｒcellの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
【００４０】
プレート線ＰＬは、図２に示すようにビット線ＢＬに平行配置としてもよいし、また、ビット線ＢＬと直交配置してもよい。プレート線ＰＬは、ある時間で見るとメモリセルアレイ１内で同じ電圧で駆動されるため、可能であればプレート線ＰＬを導電性板（プレート）で置き換えてもよい。
プレート線ＰＬ（またはプレート）は、コントローラ１１およびプレートドライバ８により制御される。
【００４１】
アクセストランジスタＡＴは、半導体基板に形成され、ソースとドレインとなる２つの不純物領域を有する。２つの不純物領域間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成される。ゲート電極がワード線を構成するか、ゲート電極が別の配線であるワード線に接続される。片方の不純物領域が上層配線層からなるビット線に接続され、他の不純物領域が、上層の可変セル抵抗Ｒcellに接続される。
【００４２】
可変セル抵抗Ｒcellは、下部電極と、プレート線ＰＬとなる上部電極との間に、絶縁体膜と導体膜を持つ膜構成になっている。
絶縁体膜の材料としては、例えば、ＳｉＮ,ＳｉＯ２，Ｇｄ２Ｏ３等の絶縁体が挙げられる。
導体膜の材料としては、例えば、Ｃｕ,Ａｇ,Ａｌから選ばれる一つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ａｌ以外の金属元素を用いてもよい。導体膜は、“導電性イオンの供給層”として形成されている。
【００４３】
可変セル抵抗Ｒcellは、例えば、書き込み時にビット線ＢＬよりプレート線ＰＬ側を一定電圧以上にすると、導体膜に含まれるＣｕ，Ａｇ，Ａｌが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜に注入される。そのため、絶縁体膜の絶縁性が低下し、その低下とともに導電性を持つようになる。
これとは逆に、プレート線ＰＬよりビット線ＢＬの電圧を上げていくと、絶縁体膜に注入されていた導電性イオンが導体膜に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）という。
【００４４】
図４に、書込み電流と素子抵抗の逆数（コンダクタンス）との関係を示す。書き込み電流に対して、可変セル抵抗Ｒcellの抵抗値がほぼ逆比例することが図４から分かる。
図４においてドットは測定値であり、離散的なドットの集まりになっているのは、測定においてアクセストランジスタＡＴのゲート電圧値をステップ状に変化させたためである。つまり、このグラフから、例えば、アクセストランジスタＡＴのゲート電圧（書き込み電圧）の大きさで可変セル抵抗Ｒcellの抵抗値が非常に高い精度で制御できることが分かる。
【００４５】
なお、書き込みと消去の違いは、入力データに応じて個々のメモリセルに対して行うか、一括して行うかの違いもあるが、定義上の違いである。例えば、導電性イオンを絶縁体に十分注入することを、一般に“書き込み”というが、これを消去といってもよい。逆に、導電性イオンを絶縁体からイオン供給層に戻すことを一般に“消去”というが、これを書き込みといってもよい。
同じことは、ＦＧ型やＭＯＮＯＳ型等でも言える。
本発明の実施の形態では、導電性イオンを絶縁体に注入して抵抗値を下げることを書き込み、導電性イオンを絶縁体から引き抜くことを消去と呼ぶが、本発明は、この逆の定義においても適用可能である。書き込みと消去の定義が逆でも本発明の適用を妨げないことは、ＦＧ型やＭＯＮＯＳ型でも同様である。
【００４６】
所定のメモリセルＭＣに対し、書き込みと消去を繰り返すことにより、可変セル抵抗Ｒcellの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
次に、このうち書き込み時の駆動制御について説明する。
【００４７】
［ベリファイ書き込み制御］
図５（Ａ）〜図５（Ｃ）に、第１の実施の形態におけるベリファイ書き込み制御の概念図を示す。
図５（Ａ）は、あるｋアドレスによって指定される１ワード（一つの書き込みセル単位）に対する書き込み手順の時間推移を模式的に示す。同様に、図５（Ｂ）は、ｋアドレスとは異なる（好ましくは、メモリセルが重複しない）他のｊアドレスによって指定される１ワードに対する書き込み手順の時間推移を模式的に示す。図５（Ｃ）は、ｋアドレスとｊアドレスの両方に対し異なる（好ましくは、メモリセルが重複しない）他のｉアドレスに対する書き込み手順の時間推移を模式的に示す。ここで、図５（Ａ）〜図５（Ｃ）に示すｋアドレス、ｊアドレス、ｉアドレスは、同一行に対してのものであるかを問わない。
【００４８】
ここで“同一行であるかを問わない”とは、図５に示す３つのアドレスが、同一のワード線に接続されているか、別々のワード線に接続されているかを問わないとの意味である。ただし、１本ずつワード線を駆動することが、ワード線の充放電電力の抑制から有利である等の理由から、通常は、順次ワード線を駆動する。以下、この順次ワード線を駆動する場合を前提とし、さらに、３つのアドレスがメモリ空間を規定するアドレス順位、例えばアドレス信号中の配列でも連続したアドレスであるとする。この場合、センスアンプはカラムごとの配置とする必要がある。
【００４９】
また、同時にベリファイ書き込み動作する複数のワード数は、“３”に限定されない。ただし、「メモリセルが重複しない」ことを条件とする場合、同時にベリファイ書き込み動作する複数のワードにおいて、物理的に同じメモリセルが２度以上選択されることはない。
【００５０】
図６に、４ワードの書き込みに絞って、その書き込み開始からの動作フローを示す。
なお、図６はあくまでもプログラム手順の説明であって、周辺回路が実際に回数や終了を判断して処理の仕方を適用的に変えることまでは要求しない。つまり、所定の回数が予めプリセットされたシーケンスにしたがって周辺回路が動作することは、この図６に示すフローの実行例の一つとみなしてよい。例えば、終了を判断するステップにおいて、回数が予めプリセットされているため、終了の判断をしなくとも予定の書き込みが終了すれば自動的に処理フローが次に進むように、実際は動作してよい。
【００５１】
最初のステップＳＴ１１にて第１ワードの書き込みが実行され、つぎのステップＳＴ１２にて書き込みベリファイ（読み出しと検証動作）が実行される。なお、検証は、例えば、カラム駆動回路７が書き込みデータと読み出しデータの自動照合を行い、その照合がとれた場合に書き込み禁止（インヒビット）の設定を行うことによって実行される。
【００５２】
ステップＳＴ１２の後は、ステップＳＴ１３とＳＴ１４の並列実行となる。
ステップＳＴ１３では、第１ワードの１回目の書き込みが終了したかが判断される。このステップは、１回目の書き込みが終了したら第２ワードの書き込みがスタートするために設けている。つまり、シフトするサイクル数を規定している。よって、２サイクルずつのシフトの場合は、このステップＳＴ１３の判断は「第１ワードの２回目の書き込みが終了？」となる。
本例ではステップＳＴ１３の判断が「Ｙｅｓ」となり、第２ワードの書き込みが始まる。
【００５３】
その一方、ステップＳＴ１４の判断では、プログラムの完了が判断される。全てのビット（メモリセル）検証が終了したことをもってプログラムの完了と判断される。
よってステップＳＴ１４の判断は、最初は「Ｎｏ」となる確率が高く、ステップＳＴ１５に進む。
ステップＳＴ１５では書き込みが規定回数以内かが判断される。規定回数以内の判断ステップ（ＳＴ１５）がないと、メモリセル不良の場合、ステップＳＴ１４からステップＳＴ１１に戻るループが回り、処理フローがループから抜けることができなくなる。ステップＳＴ１５を設けたのは、これを防止する趣旨である。
規定回数を超えるようであれば、ステップＳＴ１６で未完了フラグを立てて第１ワードの書き込みを終了する。
【００５４】
第１ワードの２回目以降の書き込み、ベリファイサイクルが実行されている最中に、図５のように同期して、シフトして開始された第２ワードの書き込みが開始される。
この処理ステップ、すなわちステップＳＴ２１〜ＳＴ２６は、第１ワードに対するステップＳＴ１１〜ＳＴ１６と同様である。
ここでもステップＳＴ２２の１回目の書き込み終了がステップＳＴ２３にて検出され、同様に、第３ワードの書き込み（ＳＴ３１〜ＳＴ３６）が開始される。
以下同様に、第３ワードの開始に１サイクル遅れて第４ワードの書き込み（ＳＴ４１〜ＳＴ４６）が開始される。
なお、第４ワードが最終の場合は、図示のようにステップＳＴ４２から１回目の書き込み終了を判断して並列動作を後続させるための処理（ＳＴ１３,ＳＴ２３,ＳＴ３３と同等な処理）は存在しない。
ステップＳＴ４６の終了後は、４ワードページのプログラムが完了する。
【００５５】
以上の動作フローでは、ステップＳＴ１３,ＳＴ２３,ＳＴ３３,ＳＴ３４の判断が「Ｎｏ」の場合、後続の処理（ステップＳＴ１３の場合は、ステップＳＴ２１〜ＳＴ２６の処理）を行わない。このことを図６では“ＮＯＰ”と表記する。
【００５６】
ステップＳＴ１４,ＳＴ２４,ＳＴ３４,ＳＴ４４の書き込み（プログラム）の完了を判断するステップでは、その直前の書き込みベリファイの結果に基づいて、次に制御すべきゲート電圧値を決定するようにしてよい。
これは、図４のように電流と抵抗変化の相関が強い抵抗変化型のメモリセルでは、ゲート電圧により抵抗制御ができることと無関係ではない。図４のような特性を有する場合、ある抵抗規格値に対して、ゲート電圧の設定値を適切に選ぶことで書き込み成功率を制御できる。このため、入力データの確率的な推移を考慮しても、欠陥がないメモリセルでは、何回目で書き込みが完了するかはほぼ予測できる。したがって、書き込みベリファイ結果から次に制御すべきゲート電圧値を決めるようにした場合、同一のステップずつゲート電圧値を変化させる制御に比べると、より迅速なプログラムが可能である。
【００５７】
以上の第１の実施形態では、ｋアドレスのプログラム終了を待たず、１サイクル（または数サイクル）遅らせてｊアドレスのプログラムを開始する。プログラム終了までの平均ベリファイサイクルをＱ回とすると、プログラムスループットは約Ｑ倍に増大する。
【００５８】
本実施の形態によれば、１回の書き込みでのプログラム成功率を高く設定すれば（例えば、８０％以上）、消費電流のピーク電流の増大は１．２倍以内に抑えて、複数アドレスの並列プログラムが可能となる。
【００５９】
＜２．第２の実施の形態＞
図７（Ａ）〜図７（Ｄ）に、第２の実施の形態におけるベリファイ書き込み制御の概念図を示す。
図５と同様に、図２に示すブロックＩＯ[n]ごとに一つずつメモリセルを選択して書き込みセル単位を構成してもよいが、ここでは他の構成例を示す。つまり、あるワード線ＷＬに接続された、あるＳ個のメモリセルを一の書き込みセル単位とする。このような変形は第１の実施の形態でも可能である。
この点は、任意で本質的でない相違点である。
【００６０】
図７の手法が図５の手法と異なる本質的な点は、新たにベリファイ書き込み動作に加わるビット数（メモリセル数）が、サイクルごとに変動することである。
具体的に、第２サイクルで新たに加わるＡビットは、最初のＳビットより少ない。同様に、第３サイクルで新たに加わるＢビットはＳビットより少なく、第４サイクルで新たに加わるＣビットはＳビットより少ない。ただし、Ａ，Ｂ，Ｃの値は一定ではなくサイクルごとに変動する。
また、各サイクルで同時処理されるビット数はＳビット以下に揃えられている。
【００６１】
このような制御が可能なことは、図４に示すような制御性の高さをもつメモリセルでは、検証時におけるパスの確率（プログラム成功率）をほぼ一定とすることができるからである。
【００６２】
図８に、第２の実施の形態に関わる動作フローを示す。
最初にあるワード線を活性化してロウを選択する（ステップＳＴ５１）。続いて、そのワード線に接続されたＲ個のメモリセルから、あるＳ本のビット線（Ｓ本のカラム）に接続された書き込みセル単位を選択する（ステップＳＴ５２）。
【００６３】
ステップＳＴ５３とＳＴ５４において書き込みと書き込みベリファイ（読み出しおよび検証）を、選択した書き込みセル単位（Ｓビット）に対して行う。
ステップＳＴ５５では、プログラムが完了した検証パスのビット数ｑ（ｑ≦Ｓ）を集計する。例えばＳ＝１６、プログラム成功率が７５[%]の設定では、ｑ＝１２となる。この１２本のカラムを、次のステップＳＴ５６で非選択として、次のステップＳＴ５７ではページプログラム完了が判定される。Ｒ個全てのビットの検証が終了し全カラムが非選択となったことをもってプログラムの完了が判断される。
現時点では、この判断がＮｏとなり、次のステップＳＴ５８、前回の成功ビット数であるｑ本だけ新規のカラムを、他の未選択のカラムから選択する。どのカラムを優先して選択するかは、その順番が予め決められている。
【００６４】
その後、ステップＳＴ５３に戻り、前回でプログラムに失敗した（Ｓ−ｑ）本のカラムに、新規にｑ本のカラムを選択して加える。この追加選択により得られた合計Ｓ本のカラムについて、書き込みと書き込みベリファイを実行し（ＳＴ５３,ＳＴ５４）する。また、プログラム完了数の集計（ＳＴ５５）、非選択化（ＳＴ５６）、ページプログラムの完了の判断（ＳＴ５７）を再度実行する。
【００６５】
成功率７５[%]の場合、２回目のサイクルでも１２ビットが成功、４ビットが失敗となるが、その失敗した４ビット中の１ビットは、１回目のサイクルから引き継いだビットである場合もある。
【００６６】
この操作を、３回目以降も同様に繰り返す。１ページの最後の方のサイクルでは、ステップＳＴ５８で追加するビットが足りなくなるが、その場合、Ｓビット未満での書き込みとなる。そして、最後には、１ページ全てがプログラム完了となった時点で、ステップＳＴ５９にて当該ロウの非選択となって１ページの書き込みが終了する。
【００６７】
この動作では、最後の数サイクルを除くと、安定して常にＳビットの書き込みがなされるため、書き込み電流の消費量が、第１の実施の形態より均一化している。
そのため、電源回路の能力が最大書き込み数Ｓに対応して低くても動作が実行できる。そのため、電源回路の規模を小さくし、あるいは、逆に電源回路の駆動能力を大きくして動作速度をより向上させる余地が生まれる。
【００６８】
以上の動作を、換言すると、以下の箇条書きに示すごとくである。
（１）Ｒビットで構成されるページプログラムにおいて、１回目のベリファイサイクルは、Ｓ＜ＲからなるＳビットの書込みとベリファイを実施する。
（２）２回目のベリファイサイクルでは、１回目のベリファイで書込み完了した個数以下の、新たなビットのベリファイサイクルを開始する。
（３）３回目のベリファイサイクルでは、２回目のベリファイで書込み完了した個数以下の、新たなビットのベリファイサイクルを開始する。
（４）以下同様な処理を繰り返す。
（５）上記（１）から(４)は、一般化すると、「Ｋ回目のベリファイサイクルでは、Ｋ−１回目のベリファイで書き込みが完了した個数以下の、新たなビットのベリファイサイクルを開始する」となる。
【００６９】
第２の実施の形態では、同時にベリファイサイクルを実施するビット数を常にＳ個以下に制限する。
これによりピーク消費電流をＳ個分の書き込み電流に制限して最大のプログラムスループットを得ることが可能となる。
【００７０】
第２の実施の形態は、一括消去されて予め消去状態になっているページに、書き込みデータに従って選択的にプログラム（書き込み）する場合により適する。その場合、書き込みデータに従って、予めプログラム（書き込み）しないビット（カラム）にはインヒビットの処理をして、選択しないようにするとよい。
【００７１】
＜３．変形例＞
本発明が適用可能な不揮発性メモリセルは、抵抗変化型のメモリセルＭＣに限定されない。
既に述べたように本実施の形態で書き込みベリファイ動作では、トータルのセル電流の抑圧を目的とする。そのトータルのセル電流が抑圧できるという技術的裏づけは、図４に示すようにメモリセル抵抗の制御性が高いことに基づくものである。
よって、本発明の実施の形態（特に第２の実施の形態）では、抵抗変化型のメモリセルで本発明の適用が威力を発揮する。
【００７２】
ただし、セル電流を流す、流さないを制御するという意味では、電圧制御型のメモリセルでもトータルの消費電流抑制に十分な効果がある。
よってＦＧ型、ＭＯＮＯＳ型など（ＮＡＮＤ、ＯＲ等）、あるいは、ＭＲＡＭ、ＲｅＲＡＭ等のすべての不揮発性メモリに対して本発明が適用できる。
【符号の説明】
【００７３】
１…メモリセルアレイ、２…アドレス回路、４…ロウ駆動回路、５…カラムデコーダ、６…データ入出力回路、７…カラム駆動回路、８…プレートドライバ、１０…データバス、１１…コントローラ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、Ｒcell…可変セル抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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