(57)【要約】【課題】熱ＣＶＤ法で素子分離溝に絶縁膜を埋め込む際に、アクティブエリアの変形を防止する。【解決手段】本発明の半導体装置の製造方法は、シリコン基板１上に被加工膜を形成し、シリコン基板１及び被加工膜を加工して素子分離溝５を形成し、素子分離溝５に熱ＣＶＤ法により絶縁膜６を埋め込む製造方法であって、絶縁膜６を埋め込む工程の熱ＣＶＤ法の成膜条件を、素子分離溝５のうちのシリコン基板１の上面１ａの高さ以下の部分を埋め込む絶縁膜６ａの空孔率が５％以上となると共に、素子分離溝５のうちのシリコン基板１の上面１ａの高さを越える部分を埋め込む絶縁膜６ｂの堆積速度が素子分離溝５のうちのシリコン基板１の上面１ａの高さ以下の部分を埋め込む絶縁膜６ａの堆積速度よりも小さくなる条件に設定した。【選択図】図７
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【特許請求の範囲】
【請求項１】
シリコン基板上に少なくともポリシリコン膜、アモルファスシリコン膜、シリコン酸化膜及びシリコン窒化膜から選択される被加工膜を形成する工程と、
前記シリコン基板及び前記被加工膜を加工して素子分離溝を形成する工程と、
前記素子分離溝に熱ＣＶＤ法により絶縁膜を埋め込む工程とを備えた半導体装置の製造方法であって、
前記絶縁膜を埋め込む工程における熱ＣＶＤ法の成膜条件を、前記素子分離溝のうちの前記シリコン基板の上面の高さ以下の部分を埋め込む絶縁膜の空孔率が５％以上となると共に、前記素子分離溝のうちの前記シリコン基板の上面の高さを越える部分を埋め込む絶縁膜の堆積速度が前記素子分離溝のうちの前記シリコン基板の上面の高さ以下の部分を埋め込む絶縁膜の堆積速度よりも小さくなる条件に設定したことを特徴とする半導体装置の製造方法。
【請求項２】
前記熱ＣＶＤ法の原料ガスとしてテトラエトキシシラン（ＴＥＯＳ）、Ｏ３、Ｈ２Ｏを用いると共に、ＴＥＯＳ流量を０．３〜５ｇ／ｍｉｎ、Ｏ３流量を５〜５０ｓｌｍ、Ｈ２Ｏ流量を1ｇ／ｍｉｎ以上とし、且つ、成膜温度を２５０〜４００℃としたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
シリコン基板と、
前記シリコン基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷蓄積膜と、
前記シリコン基板、前記トンネル絶縁膜及び前記電荷蓄積膜を加工して形成された素子分離溝と、
前記素子分離溝に熱ＣＶＤ法により埋め込まれた絶縁膜とを備え、
前記絶縁膜は、前記素子分離溝のうちの前記シリコン基板の上面の高さ以下の部分に埋め込まれた第１の絶縁膜と、前記素子分離溝のうちの前記シリコン基板の上面の高さを越える部分に埋め込まれ前記電荷蓄積層の側面の少なくとも一部を被覆する第２の絶縁膜とから構成され、
前記第２の絶縁膜における前記シリコン基板の上面からの高さが略均一に構成され、
前記第１の絶縁膜の密度が前記第２の絶縁膜の密度よりも小さくなるように構成されていることを特徴とする半導体装置。
【請求項４】
前記第１の絶縁膜の空孔率が５％以上に設定されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記シリコン基板のアクティブエリアの幅寸法が４０ｎｍ以下に設定されていることを特徴とする請求項３または４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離溝に熱ＣＶＤ法で絶縁膜を埋め込む構成を備えた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造において、素子分離溝等のナローギャップへ絶縁膜を埋め込む場合、熱ＣＶＤ（chemical vapor deposition）法や、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法や、塗布法等の手法が用いられている。熱ＣＶＤ法で絶縁膜を埋め込む場合、一般的には下地形状に依存した成膜形状となるため、埋め込み性に限界があり、特に逆テーパー形状やオーバーハングを有する形状の凹部に対する埋め込みが困難であるといった問題がある。
【０００３】
また、半導体装置の高集積化に伴って素子分離溝により区画されたアクティブエリアが今後さらに微細化されると、熱ＣＶＤ膜の成膜条件によっては、素子分離溝に埋め込まれる絶縁膜起因の応力がアクティブエリアに印加されてアクティブエリアの変形が生じたり、変形したアクティブエリア上に形成されたデバイスの電気的特性の劣化を引き起こすおそれがあった。尚、素子分離溝に熱ＣＶＤ法で絶縁膜を埋め込む構成の一例を、特許文献１に示す。
【特許文献１】特開２００８−１４７４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、熱ＣＶＤ法で素子分離溝に絶縁膜を埋め込む際に、アクティブエリアの変形を防止することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法は、シリコン基板上に少なくともポリシリコン膜、アモルファスシリコン膜、シリコン酸化膜及びシリコン窒化膜から選択される被加工膜を形成する工程と、前記シリコン基板及び前記被加工膜を加工して素子分離溝を形成する工程と、前記素子分離溝に熱ＣＶＤ法により絶縁膜を埋め込む工程とを備えた半導体装置の製造方法であって、前記絶縁膜を埋め込む工程における熱ＣＶＤ法の成膜条件を、前記素子分離溝のうちの前記シリコン基板の上面の高さ以下の部分を埋め込む絶縁膜の空孔率が５％以上となると共に、前記素子分離溝のうちの前記シリコン基板の上面の高さを越える部分を埋め込む絶縁膜の堆積速度が前記素子分離溝のうちの前記シリコン基板の上面の高さ以下の部分を埋め込む絶縁膜の堆積速度よりも小さくなる条件に設定したところに特徴を有する。
【０００６】
本発明の一態様の半導体装置は、シリコン基板と、前記シリコン基板上に形成されたトンネル絶縁膜と、前記シリコン基板、前記トンネル絶縁膜及び前記電荷蓄積膜を加工して形成された素子分離溝と、前記素子分離溝に熱ＣＶＤ法により埋め込まれた絶縁膜とを備え、前記絶縁膜は、前記素子分離溝のうちの前記シリコン基板の上面の高さ以下の部分に埋め込まれた第１の絶縁膜と、前記素子分離溝のうちの前記シリコン基板の上面の高さを越える部分に埋め込まれ前記電荷蓄積層の側面の少なくとも一部を被覆する第２の絶縁膜とから構成され、前記第２の絶縁膜における前記シリコン基板の上面からの高さが略均一に構成され、前記第１の絶縁膜の密度が前記第２の絶縁膜の密度よりも小さくなるように構成されているところに特徴を有する。
【発明の効果】
【０００７】
本発明によれば、素子分離溝に熱ＣＶＤ法で絶縁膜を埋め込む際に、アクティブエリアの変形を防止することができる。
【発明を実施するための最良の形態】
【０００８】
（第１実施形態）
以下、本発明を例えばフラッシュメモリーの素子分離溝に絶縁膜を埋め込む構成に適用した場合の第１実施形態について、図１ないし図９を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
まず、図１に従って、フラッシュメモリーの素子分離溝を形成する工程について説明する。図１に示すように、シリコン基板１上に、トンネル絶縁膜（シリコン酸化膜）２、電荷蓄積層（浮遊ゲート電極）となるリンドープのポリシリコン膜３、および、加工用犠牲膜であるシリコン窒化膜４を堆積する。この場合、トンネル絶縁膜２、ポリシリコン膜３及びシリコン窒化膜４から被加工膜が構成されている。この後、リソグラフィーとＲＩＥ（reactive ion etching）によって素子分離溝５を形成する。この構成の場合、シリコン基板１のアクティブエリアＳａの幅寸法は、例えば４０ｎｍ以下に設定されている。尚、Ｓｂは素子分離領域（例えばＳＴＩ（shallow trench isolation））の幅を示す。
【００１０】
次に、この素子分離溝５に絶縁膜例えばシリコン酸化膜を、熱ＣＶＤ（chemical vapor deposition）法によって埋め込む。この熱ＣＶＤ法の具体的な成膜条件は、次の通りである。即ち、原料ガスとしてテトラエトキシシラン（ＴＥＯＳ）、Ｏ３、Ｈ２Ｏを用い、各ガスの流量を０．６ｇ／ｍｉｎ、２７ｓｌｍ、８ｇ／ｍｉｎとし、成膜温度を３５０℃とした。そして、成膜時間を調整することにより、メモリーセルとなる領域の素子分離溝５について、シリコン基板１の上面１ａの高さ以上であって、ポリシリコン膜３の途中の高さまでシリコン酸化膜６を成膜した（図７参照）。
【００１１】
ここで、上記した成膜条件を規定するために、以下に説明する各種の実験を実行した。まず、成膜温度および原料ガスであるＴＥＯＳ、Ｏ３、Ｈ２Ｏの各流量を変化させて、アクティブエリアの歪み角度を変化させた。このアクティブエリアの歪み角度とは、シリコン基板１の上面に直交する線Ｌ（図１参照）に対する素子分離溝５の内側面５ａの傾斜角度のことであり、ＳＥＭ画像（走査型電子顕微鏡で撮影した素子分離溝の断面画像）から計測した。
【００１２】
アクティブエリアの歪み角度の計測結果を、図２、図３、図４、図５に示す。図２は、成膜温度を変化させたときのアクティブエリアの歪み角度の変化を示すグラフである。この場合、ＴＥＯＳの流量を４．８ｇ／ｍｉｎ、Ｏ３の流量を３０ｓｌｍ、Ｈ２Ｏの流量を４ｇ／ｍｉｎに固定している。また、図３は、ＴＥＯＳの流量を変化させたときのアクティブエリアの歪み角度の変化を示すグラフである。この場合、成膜温度を３００℃、Ｏ３の流量を３０ｓｌｍ、Ｈ２Ｏの流量を４ｇ／ｍｉｎに固定している。
【００１３】
更に、図４は、Ｏ３の流量を変化させたときのアクティブエリアの歪み角度の変化を示すグラフである。この場合、成膜温度を３００℃、ＴＥＯＳの流量を４．８ｇ／ｍｉｎ、Ｈ２Ｏの流量を４ｇ／ｍｉｎに固定している。また、図５は、Ｈ２Ｏの流量を変化させたときのアクティブエリアの歪み角度の変化を示すグラフである。この場合、成膜温度を３００℃、ＴＥＯＳの流量を４．８ｇ／ｍｉｎ、Ｏ３の流量を３０ｓｌｍに固定している。
【００１４】
さて、アクティブエリアの歪み角度が５度よりも大きいときに、セル間の閾値電圧の変動によって書き込みと消去の誤作動が発生した。従って、アクティブエリアの歪み角度が５度以下であれば、書き込みや消去の誤作動が発生しないことがわかる。このようなアクティブエリアの歪み角度が５度以下となる成膜条件の範囲は、成膜温度が２５０〜４００℃（図２）、ＴＥＯＳ流量が０．３〜５ｇ／ｍｉｎ（図３）、Ｏ３流量が５〜５０ｓｌｍ（図４）、Ｈ２Ｏ流量が1ｇ／ｍｉｎ以上（図５）であることを、本発明者らは見出した。換言すると、上記した成膜条件の範囲内で熱ＣＶＤを実行すれば、アクティブエリアの歪みを制御しつつ、熱ＣＶＤ膜（シリコン酸化膜）を形成できることがわかった。
【００１５】
そして、上記した成膜条件とすることで、素子分離溝５の側壁に露出した各膜種のうち、シリコン基板１の側壁からの堆積速度が最も大きくなり、シリコン基板１の表面の状態のばらつきを敏感に反映してシリコン基板１の側壁上に堆積する膜は表面が荒れた状態となる。この成膜条件で埋め込みを行うことで、シリコン基板１の上面１ａ（図６参照）の高さ以下の素子分離溝５（シリコン溝）内では材質が一様であるため、埋め込みシリコン酸化膜はシリコン溝の内面全体でほぼ一様に成膜される。このとき、上述のようにシリコン基板１の表面の状態のばらつきを敏感に反映して表面が荒れた状態となるため、シリコン溝内は完全には充填されないで、空孔率が約１０％のシリコン酸化膜６ａで充填される（図６参照）。
【００１６】
一方、シリコン基板１の上面１ａの高さを越える部分においては、シリコン酸化膜の堆積速度がシリコン基板１の上面１ａの高さ以下に比較して遅くなるため、緻密なシリコン酸化膜６ｂが形成されると共に、複数の素子分離溝５の間で体積にばらつきがある場合でも、高さが略均一となって堆積される（図７参照）。なお、シリコン溝の内面に多少の自然酸化膜が生成しても、上記したシリコン酸化膜の堆積速度の下地選択性は十分保持される。
【００１７】
この結果、上記成膜条件の熱ＣＶＤによって、シリコン基板１の上面１ａの高さまでは空孔率が大きな（例えば空孔率が１０％の）シリコン酸化膜（第１の絶縁膜）６ａが形成され（図６参照）、その後、シリコン基板１の上面１ａよりも上部では成膜が表面荒れに敏感でないため、シリコン基板１の上面１ａ以下のシリコン酸化膜６ａと比較して緻密な（例えば空孔率がほぼ０％の）シリコン酸化膜（第２の絶縁膜）６ｂが形成される（図７参照）。ここで、空孔率とは、素子分離溝５の断面をＳＥＭ観察したときに、空孔の占める面積率として計測された数値である。
【００１８】
このようにして埋め込まれた素子分離溝５においては、シリコン基板１の上面１ａの高さ以下ではシリコン酸化膜６ａの膜密度が小さくなるために膜応力が小さくなる。また、隣接する素子分離溝５の間での埋め込み高さ（即ち、シリコン酸化膜６ｂにおけるシリコン基板１の上面１ａからの高さ）が比較的揃うので、素子に作用する応力が相殺され、素子自体の微細化による機械強度の低下や素子分離溝５の形状ばらつきがあるときに、特に問題となるアクティブエリアの変形を抑制することができる。
【００１９】
ところで、アクティブエリアに印加される応力の均衡がくずれると、アクティブエリアの変形という問題を引き起こすが、素子分離溝中の埋め込み膜の引っ張り応力によって、アクティブエリアを構成する半導体結晶格子に歪みが生じて電子の移動度が向上するという特性が生ずる。このため、このように応力の均衡がくずれるように形成した半導体装置はＮ型トランジスタの動作速度が向上するという効果が得られる。そして、半導体記憶装置のセルトランジスタは通常Ｎ型トランジスタであるので、半導体記憶装置の書き込み／読み出し速度が向上するという効果が得られる。熱ＣＶＤ膜の成膜条件を種々変化させることにより、印加される応力の大きさを変化させたときの、書き込み速度の変化を図９に示す。
【００２０】
上記図９から、素子の変形や破壊が起こらない限りにおいては、応力を加えてアクティブエリアを構成する半導体結晶格子に歪みを発生させることにより、書き込み速度が速くなるという結果が得られることがわかる。尚、−１００ＭＰａの応力が得られる成膜条件は、成膜温度が３７５℃、ＴＥＯＳ流量が４．８ｇ／ｍｉｎ、Ｏ３流量が３０ｓｌｍ、Ｈ２Ｏ流量が４ｇ／ｍｉｎである。また、−８０ＭＰａの応力が得られる成膜条件は、成膜温度が３５０℃、ＴＥＯＳ流量が４．８ｇ／ｍｉｎ、Ｏ３流量が３０ｓｌｍ、Ｈ２Ｏ流量が４ｇ／ｍｉｎである。また、−６０ＭＰａの応力が得られる成膜条件は、成膜温度が３２５℃、ＴＥＯＳ流量が４．８ｇ／ｍｉｎ、Ｏ３流量が３０ｓｌｍ、Ｈ２Ｏ流量が４ｇ／ｍｉｎである。
【００２１】
なお、上記した熱ＣＶＤ膜（シリコン酸化膜）６の成膜において、原料ガスの流量や、温度等の条件を変えることにより、シリコン基板１の上面１ａの高さ以下に形成される熱ＣＶＤ膜６ａの空孔率を種々変化させてみた。この場合、空孔率が５％未満では、膜の持つ応力が十分に小さくならないために、素子の微細化が進むと、アクティブエリアの変形が懸念されることがわかった。従って、空孔率を５％以上に設定する。また、空孔率の上限値は２５％程度であれば、上記した一様な成膜を行うことができる。
【００２２】
さて、上記したようにメモリーセル部の素子分離溝５の埋め込みを行った後は、周辺回路部等のより大きな開口幅を有する素子分離溝の埋め込みを行う。この場合、塗布法によってポリシラザン膜を埋め込み、水蒸気酸化を行ってシリコン酸化膜８に転換することにより、素子分離溝５の埋め込みを完了する（図８参照）。
【００２３】
なお、本実施形態では、大きな開口幅を有する素子分離溝を充填するためにポリシラザン膜を埋め込んだが、これに代えて、ＨＤＰ(high density plasma)−ＣＶＤ法によって形成されるＨＤＰ−ＣＶＤ膜（シリコン酸化膜）で溝を充填して素子分離溝の埋め込みを行っても良い。
【００２４】
この後は、ＣＭＰ(chemical mechanical polish)による平坦化、ＷＥＴ処理による加工用犠牲膜の除去、素子分離領域のエッチバック等を行い、さらにインターポリ絶縁膜９およびゲート電極１０を形成する（図８参照）。そして引き続き、拡散層やコンタクトホール、配線層などの形成を行い、半導体記憶装置を形成する。
【００２５】
（第２実施形態）
図１０ないし図１２は、本発明の第２実施形態を示すものである。尚、第１実施形態と同一構成には同一符号を付している。この第２実施形態は、第１実施形態のフラッシュメモリーとゲート電極の積層構造が異なるフラッシュメモリー（例えばＭＯＮＯＳ型フラッシュメモリー）の素子分離溝に絶縁膜を埋め込む構成に本発明を適用した実施形態である。
【００２６】
まず、図１０に従って、フラッシュメモリーの素子分離溝を形成する工程について説明する。図１０に示すように、シリコン基板１上に、トンネル酸化膜２と、電荷蓄積層となるシリコン窒化膜１１を堆積し、更に、加工用犠牲膜として、シリコン酸化膜１２、シリコン窒化膜１３及びシリコン酸化膜１４を堆積する。この後、リソグラフィーとＲＩＥによって素子分離溝１５を形成する。
【００２７】
次に、上記素子分離溝１５に絶縁膜例えばシリコン酸化膜を、熱ＣＶＤ法によって埋め込む。この熱ＣＶＤ法の具体的な成膜条件は、次の通りである。即ち、原料ガスとしてＴＥＯＳ、Ｏ３、Ｈ２Ｏを用い、それぞれの流量を、第１実施形態で説明したような理由から、２．４ｇ／ｍｉｎ、２７ｓｌｍ、８ｇ／ｍｉｎとし、成膜温度を３７５℃とした。そして、図１１に示すように、成膜時間を制御して熱ＣＶＤ膜（シリコン酸化膜）１６を形成して、シリコン酸化膜１４の上部の高さまで成膜して、素子分離溝１５の埋め込みを完了する。
【００２８】
上記シリコン酸化膜（熱ＣＶＤ膜）１６のうちの、シリコン基板１の側壁上に堆積する膜１６ａは、第１実施形態と同様に表面が荒れた状態となる。そして、第１実施形態に記載した理由により、素子分離溝１５の中のシリコン基板１の上面１ａの高さ以下の部分には、空孔率が約１３％のシリコン酸化膜１６ａが充填される。
【００２９】
一方、素子分離溝１５の中のシリコン基板１の上面１ａの高さを越える部分には、緻密なシリコン酸化膜１６ｂが形成されると共に、複数の素子分離溝１５の間で体積にばらつきがあるような場合でも、シリコン酸化膜１６ｂの高さが比較的揃うことによって、第１実施形態と同様に、アクティブエリアの変形や電気的特性の劣化を抑制することができる。
【００３０】
また、熱ＣＶＤ膜１６（１６ａ、１６ｂ）の成膜において、原料ガスの流量や、成膜温度等の条件を変えることにより、シリコン基板１の上面１ａの高さ以下に形成される膜１６ａの空孔率を種々変化させた。この結果、第１実施形態と同様に、空孔率が５％未満では、膜１６ａの持つ応力が十分に小さくならないために、アクティブエリアの変形や、電気的特性の劣化が観察された。
【００３１】
さて、図１１に示す状態まで製造工程を実行した後は、ＣＭＰによる平坦化、Ｗｅｔ処理による加工用犠牲膜の除去、素子分離領域のエッチバック等を行い、さらに電極ブロック膜１８およびゲート電極１９を形成する（図１２参照）。そして引き続き、拡散層やコンタクトホール、配線層などの形成を行い、半導体記憶装置を形成する。
【００３２】
（第３実施形態）
図１３ないし図１５は、本発明の第３実施形態を示すものである。尚、第１実施形態と同一構成には同一符号を付している。この第３実施形態は、ロジックデバイスの素子分離溝に絶縁膜を埋め込む構成に本発明を適用した実施形態である。
【００３３】
まず、図１３に従って、ロジックデバイスの素子分離溝を形成する工程について説明する。図１３に示すように、シリコン基板１上に犠牲酸化膜となるシリコン酸化膜２０、加工用犠牲膜であるシリコン窒化膜２１を堆積し、リソグラフィーとＲＩＥによって素子分離溝２２を形成する。
【００３４】
次に、上記素子分離溝２２に絶縁膜例えばシリコン酸化膜を、熱ＣＶＤ法によって埋め込む。この熱ＣＶＤ法の具体的な成膜条件は、次の通りである。即ち、原料ガスとしてＴＥＯＳ、Ｏ３、Ｈ２Ｏを用い、それぞれの流量を、第１実施形態で説明したような理由から、２ｇ／ｍｉｎ、２７ｓｌｍ、４ｇ／ｍｉｎとし、成膜温度を３００℃とした。そして、図１４に示すように、成膜時間を制御して熱ＣＶＤ膜（シリコン酸化膜）２３（２３ａ、２３ｂ）を形成して、シリコン窒化膜２１の上部の高さまで成膜して、素子分離溝２２の埋め込みを完了する。
【００３５】
上記シリコン酸化膜（熱ＣＶＤ膜）２３のうちの、シリコン基板１の側壁上に堆積する膜２３ａは、第１実施形態と同様に表面が荒れた状態となる。そして、第１実施形態に記載した理由により、素子分離溝２２の中のシリコン基板１の上面１ａの高さ以下の部分には、空孔率が約９％のシリコン酸化膜２３ａが充填される。
【００３６】
一方、素子分離溝２２の中のシリコン基板１の上面１ａの高さを越える部分には、緻密なシリコン酸化膜２３ｂが形成されると共に、複数の素子分離溝２２の間で体積にばらつきがある場合にも、高さが比較的揃うことによって、第１実施形態と同様に、アクティヴエリアの変形や電気的特性の劣化を抑制することができる。
【００３７】
また、熱ＣＶＤ膜２３の成膜において、原料ガスの流量や、成膜温度等の条件を変えることにより、シリコン基板１の上面１ａの高さ以下に形成される膜２３ａの空孔率を種々変化させた。この結果、第１実施形態と同様に、空孔率が５％未満では、膜２３ａの持つ応力が十分に小さくならないために、アクティヴエリアの変形や、電気的特性の劣化が観察された。
【００３８】
上記したように素子分離溝２２の埋め込みを行った後、ＲＩＥや希佛酸処理、アニールを行い、熱ＣＶＤ法で成膜した膜２３ｂの上部にさらにＨＤＰ−ＣＶＤ法によってシリコン酸化膜２５を形成して埋め込みを行う（図１４参照）。その後、ＣＭＰによる平坦化、Ｗｅｔ処理による加工用犠牲膜の除去、素子分離領域のエッチバック等を行い。更に、ゲート絶縁膜２６、ゲート電極２７、サイドウォールスペーサ２８、拡散層２９を形成して、トランジスタ（ロジックデバイス）を形成する（図１５参照）。
【００３９】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００４０】
例えば上記第１実施形態においては、電荷蓄積膜としてポリシリコン膜を形成したが、アモルファスシリコン膜であっても同様の熱ＣＶＤ法により絶縁膜を素子分離溝に埋め込むことが可能である。また、上記第２実施形態では、電荷トラップ型のセル構造（ＭＯＮＯＳと称される）を具備するフラッシュメモリーに適用したが、その他のＳＯＮＯＳと称されるセル構造を具備するフラッシュメモリーに適用しても良い。更に、本発明は、アクティブエリアの機械的強度が大きく低下するハーフピッチ４０ｎｍ世代以降のデバイス全般に特に有効に適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態を示すもので、製造工程の一段階を模式的に示す図（その１）
【図２】成膜温度とアクティブエリアの歪み角度との関係を示す特性図
【図３】ＴＥＯＳ流量とアクティブエリアの歪み角度との関係を示す特性図
【図４】Ｏ３流量とアクティブエリアの歪み角度との関係を示す特性図
【図５】Ｈ２Ｏ流量とアクティブエリアの歪み角度との関係を示す特性図
【図６】製造工程の一段階を模式的に示す図（その２）
【図７】製造工程の一段階を模式的に示す図（その３）
【図８】製造工程の一段階を模式的に示す図（その４）
【図９】応力と書き込み速度との関係の表を示す図
【図１０】本発明の第２実施形態を示すもので、製造工程の一段階を模式的に示す図（その１）
【図１１】製造工程の一段階を模式的に示す図（その２）
【図１２】製造工程の一段階を模式的に示す図（その３）
【図１３】本発明の第３実施形態を示すもので、製造工程の一段階を模式的に示す図（その１）
【図１４】製造工程の一段階を模式的に示す図（その２）
【図１５】製造工程の一段階を模式的に示す図（その３）であって、異なる方向に沿う断面図
【符号の説明】
【００４２】
図面中、１はシリコン基板、２はトンネル絶縁膜、３はポリシリコン膜（電荷蓄積膜）、４はシリコン窒化膜（加工用犠牲膜）、５は素子分離溝、６はシリコン酸化膜（絶縁膜）、１１はシリコン窒化膜（電荷蓄積膜）、１２はシリコン酸化膜（加工用犠牲膜）、１３はシリコン窒化膜（加工用犠牲膜）、１４はシリコン酸化膜（加工用犠牲膜）、１５は素子分離溝、１６はシリコン酸化膜（絶縁膜）、２１はシリコン窒化膜（加工用犠牲膜）、２２は素子分離溝、２３はシリコン酸化膜（絶縁膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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