(57)【要約】【課題】ＳＳＣのジッタを抑制し、ＳＳＣの変調度を滑らかに遷移させることが可能なＳＳＣ生成機能を有するＰＬＬ回路を提供する。【解決手段】ＳＳＣコントローラ１８は、ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器１５を制御し、出力クロック信号Ｃ＿ＯＵＴの変調度を周期的に変更させる。さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴを位相補間器１５の位相分解能Ｎｒで除算した値（つまり、Ｔ＿ＯＵＴ／Ｎｒ）である。【選択図】図１
2010035015.tif 000002
【特許請求の範囲】
【請求項１】
スペクトラム拡散クロック（ＳＳＣ）を生成するＰＬＬ回路であって、
基準クロック信号及び帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差に応じた制御電圧を生成する位相比較部と、
前記制御電圧に対応した発振周波数で発振し、前記ＳＳＣとしての出力クロック信号を生成する電圧制御発振器と、
前記出力クロック信号を入力し、基本遅延量の整数倍ずつ異なる複数の位相シフト量の中から選択された１の位相シフト量だけ前記出力クロック信号を位相シフトさせた信号を出力する位相補間器と、
前記位相シフトさせた信号を分周して前記帰還クロック信号を生成し、前記位相比較器に供給する分周回路と、
前記ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう前記位相補間器を制御し、前記出力クロックの変調度を周期的に変更させる制御部と、
を備え、
前記制御部は、前記帰還クロック信号の一周期内において前記位相シフトさせた信号に与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に前記基本遅延量１つ分以下となるよう制御する、ＰＬＬ回路。
【請求項２】
前記制御部は、前記基本遅延量ｋ個分に相当する第１の位相シフト量によって規定される第１の変調度から前記基本遅延量（ｋ＋１）個分に相当する第２の位相シフト量によって規定される第２の変調度に前記出力クロックの変調度を切り替えるに際して、前記帰還クロックの一周期内において前記位相シフトさせた信号に与える総位相シフト量を前記第１の位相シフト量と前記第２の位相シフト量との間で規則的に増減させる、請求項１に記載のＰＬＬ回路。
【請求項３】
前記分周回路は、前記位相シフトされた信号を分周して制御クロック信号を生成する第１の分周器と、前記制御クロック信号をさらに分周して前記帰還クロック信号を生成する第２の分周器を備え、
前記制御部は、前記制御クロック信号のパルス数を計数することによって、前記位相シフト量の変更タイミングを決定する、請求項１又は２に記載のＰＬＬ回路。
【請求項４】
（ａ）基準クロック信号及び帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差に応じた制御電圧を生成する位相比較部、
（ｂ）前記制御電圧に対応した発振周波数で発振し、スペクトラム変調された出力クロック信号を生成する電圧制御発振器、
（ｃ）前記出力クロック信号を入力し、前記出力クロック信号を位相シフトさせた信号を生成する位相補間器、
（ｄ）前記位相シフトさせた信号又はこれを分周した信号を前記帰還クロック信号として前記位相比較器に供給するフィードバック経路、及び
（ｅ）前記ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう前記位相補間器を制御し、前記出力クロックの変調度を周期的に変更させる制御部、
を含むＰＬＬ回路と、
前記出力クロック信号の供給を受けて動作する信号受信部と、
前記位相シフトされた信号又はこれを波形整形した整形クロック信号と前記出力クロック信号とを共に受信可能であり、選択的に供給される前記位相シフトされた信号若しくは前記整形クロック信号又は前記出力クロック信号によって動作する信号送信部と、
を備える通信装置。
【請求項５】
請求項４に記載の通信装置の折り返し試験方法であって、
前記信号送信部を前記位相シフトされた信号又は前記整形信号によって動作させ、情報信号を送信させること、及び
前記情報信号を折り返して前記信号受信部に入力すること、
を含む通信装置の折り返し試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトラム拡散クロックを生成するＰＬＬ（Phase Locked Loop）回路とこれを用いた通信装置に関する。
【背景技術】
【０００２】
電子装置によるＥＭＩ（ElectroMagnetic Interference）の発生を抑制するために、スペクトラム拡散クロック（ＳＳＣ：Spread Spectrum Clocking）が利用されている。例えば、ＳＳＣは、ＰＬＬ回路等によって生成されるクロック信号を所定の変調周波数及び変調度に従って周波数変調することにより生成される。特許文献１〜５には、ＳＳＣを生成する装置が開示されている。
【０００３】
特許文献１に開示されたＳＳＣ生成装置は、ＰＬＬ回路等のクロック生成回路により生成された出力クロック信号の位相を位相補間器によって進めたり遅らせたりすることによって、周波数変調されたＳＳＣを生成する。
【０００４】
一方、特許文献２〜５には、ＳＳＣ生成機能を有するＰＬＬ回路が開示されている。このうち、特許文献２及び３に開示されたＰＬＬ回路は、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）の出力クロック信号を基準信号との位相比較のために位相比較器又は位相周波数比較器へ供給するフィードバック経路上に配置された位相補間器を有する。当該位相補間器が出力クロック信号の位相を周期的に進めたり遅らせたりすることによってＶＣＯの出力クロック信号が周波数変調され、これによりＳＳＣが得られる。また、特許文献４に開示されたＰＬＬ回路は、ＰＬＬ回路のフィードバック経路上に配置された遅延回路によって帰還クロック信号に与える遅延量を周期的に変更することによってＳＳＣを生成する。また、特許文献５に開示されたＰＬＬ回路は、ＰＬＬ回路のフィードバック経路上に配置された分周器の分周率を周期的に変更することによってＳＳＣを生成する。
【特許文献１】特開２００６−１６６０４９号公報
【特許文献２】米国特許第６８８８４１２号明細書
【特許文献３】特許第４０７４１６６号公報
【特許文献４】特開２００７−６１２１号公報
【特許文献５】特開２００６−２１１４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された方式でクロック生成回路の出力を周波数変調する場合、位相補間器の位相制御により発生する高周波ジッタ成分がＳＳＣに重畳されるために、ＳＣＣのジッタが大きくなる傾向がある。これに対して、特許文献２及び３に開示されているＰＬＬ回路は、周波数変調のための構成要素である位相補間器をフィードバック経路上に配置することによってＶＣＯの制御電圧を周期的に増減させ、この周期変動する制御電圧によってＶＣＯの出力クロック信号を周波数変調する。このため、特許文献２〜５に開示されているＰＬＬ回路によって生成されるＳＳＣは、位相補間器の位相制御により発生する高周波ジッタ成分が、ＰＬＬの閉ループ周波数特性（つまり、ローパスフィルタ特性）によって減衰されるため、ＳＳＣのジッタ特性の改善が期待できる。
【０００６】
ところで、ＰＬＬ回路では、基準クロック信号の周波数を低く抑えるために、ＶＣＯの出力クロック信号を分周器によって分周した後に位相比較器にフィードバック供給する構成が一般的である。なお、以下では、位相比較器にフィードバックされる分周後の出力クロック信号を「帰還クロック信号」と呼ぶ。
【０００７】
本願の発明者は、特許文献２及び３に開示されたＰＬＬ回路のように、ＳＳＣの変調度を変更するために帰還クロック信号の位相を変更する場合、帰還クロックの位相変化量を適切に制御しなければ、ＰＬＬの過渡応答によってＶＣＯ出力、つまりＳＳＣのジッタを十分に抑制できない問題があることを見出した。
【０００８】
なお、特許文献２は、（１）ＰＬＬフィードバック経路に位相補間器を挿入し、ＶＣＯの出力クロック信号からそれぞれ異なる位相シフト量だけ位相シフトされたｎ個のクロック信号ＣＬＫ０〜ＣＬＫ（ｎ−１）を生成すること、（２）ｎ個のクロック信号ＣＬＫ０〜ＣＬＫ（ｎ−１）を増加順、減少順で順番に選択して位相比較器に供給すること、を開示している。しかしながら、特許文献１は、位相シフトされたクロック信号を分周器を介して位相比較器にフィードバックする構成を開示しておらず、上述した問題点を解決するための示唆はなされていない。
【０００９】
一方、特許文献３は、ＶＣＯの出力クロック信号の位相を位相補間器によって周期的に変更するとともに、位相シフトされたクロック信号を分周して得られる帰還クロック信号を位相比較器に供給する構成を開示している。しかしながら、特許文献３の図１６に示される変調波形及びこれを説明するための明細書の記述から明らかであるように、特許文献３に開示されたＰＬＬ回路は、帰還クロック信号の一周期の間に帰還クロック信号に与える総位相シフト量を、直前の一周期前における総位相シフト量と比べて１Δ（特許文献３では１ｄｔ）増減したり２Δ増減したりする。このような位相シフト量の制御では、ＰＬＬの過渡応答のためにＳＳＣのジッタを十分に抑制できないおそれがある。ここで、Δは、位相補間器の基本遅延量（特許文献３では基本遅延時間）である。基本遅延量は、位相補間器によって生成されるｎ通りのクロック信号間の最小時間差に相当する。よって、本明細書で使用する"位相シフト量"は、時間の次元を持つ。
【課題を解決するための手段】
【００１０】
本発明の第１の態様は、スペクトラム拡散クロック（ＳＳＣ）を生成するＰＬＬ回路である。当該ＰＬＬ回路は、位相比較部、電圧制御発振器（ＶＣＯ）、位相補間器、分周回路、及び制御部を有する。前記位相比較部は、基準クロック信号及び帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差に応じた制御電圧を生成する。前記ＶＣＯは、前記制御電圧に対応した発振周波数で発振し、前記ＳＳＣとしての出力クロック信号を生成する。前記位相補間器は、前記出力クロック信号を入力し、基本遅延量の整数倍ずつ異なる複数の位相シフト量の中から選択された１の位相シフト量だけ前記出力クロック信号を位相シフトさせた信号を出力する。前記分周回路は、前記位相シフトさせた信号を分周して前記帰還クロック信号を生成し、前記位相比較器に供給する。前記制御部は、前記ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう前記位相補間器を制御し、前記出力クロックの変調度を周期的に変更させる。さらに、前記制御部は、前記帰還クロック信号の一周期内において前記位相シフトさせた信号に与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に前記基本遅延量１つ分以下となるよう制御する。
【００１１】
本発明の第１の態様にかかるＰＬＬ回路によれば、前記出力クロック信号を分周して前記帰還クロック信号を生成する場合において、ＳＳＣ変調度の変更のために前記帰還クロックに発生する位相ステップ幅（前記帰還クロックの一周期における総位相シフト量と直前の一周期における総位相シフト量との差分）が、前記基本遅延量１つ分以下となるように抑えることができる。これにより、ＳＳＣのジッタを抑制しつつ、ＳＳＣの変調度を滑らかに遷移させることができる。
【発明の効果】
【００１２】
本発明により、ＳＳＣのジッタを抑制し、ＳＳＣの変調度を滑らかに遷移させることが可能なＳＳＣ生成機能を有するＰＬＬ回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００１４】
＜実施の形態１＞
図１は、本実施の形態にかかるＰＬＬ回路１の構成を示すブロック図である。スペクトラム拡散された出力クロック信号Ｃ＿ＯＵＴを生成するためのＰＬＬ回路１の動作の概要は以下の通りである。ＰＬＬ回路１は、フィードバック経路上に配置された位相補間器１５によってＶＣＯ１４の出力クロック信号Ｃ＿ＯＵＴの位相を進めたり遅らせたりすることにより、位相比較部１０に入力される帰還クロック信号Ｃ＿ＦＢと参照クロック信号Ｃ＿ＲＥＦとの位相差を周期的に増減させる。この位相差の周期的な変動に応じて、位相比較部１０からＶＣＯ１４に供給される制御電圧Ｖｃが周期的に増減し、出力クロック信号Ｃ＿ＯＵＴが周波数変調される。以下では、図１に示した各構成要素について順に説明する。
【００１５】
位相比較部１０は、Ｃ＿ＲＥＦとＣ＿ＦＢを受信し、Ｃ＿ＲＥＦとＣ＿ＦＢとの間の位相差に応じた制御電圧Ｖｃを生成する。図１の構成例では、位相比較部１０は、位相比較器１１、チャージポンプ１２及びループフィルタ１３を有する。位相比較器１１は、Ｃ＿ＲＥＦとＣ＿ＦＢの位相差を示す位相差信号を生成する。なお、位相比較器１１は、周波数引き込み可能な位相周波数比較器としてもよい。チャージポンプ１２は、位相差信号に応じて動作し、ループフィルタ１３への電荷供給又はループフィルタ１３からの電荷引き込みを行なう。ループフィルタ１３は、チャージポンプ１２から供給される電荷（電流）を積分し、制御電圧Ｖｃを生成する。
【００１６】
電圧制御発振器（ＶＣＯ）１４は、制御電圧Ｖｃに対応した発振周波数で発振し、出力クロック信号Ｃ＿ＯＵＴを生成する。Ｃ＿ＲＥＦとＣ＿ＦＢとの位相差の変動に伴って周期的に増減を繰り返す制御電圧ＶｃがＶＣＯ１４に供給されることによって、ＶＣＯ１４の出力クロック信号Ｃ＿ＯＵＴの周波数が変調される。
【００１７】
位相補間器１５は、ＶＣＯ１４から出力される出力クロック信号Ｃ＿ＯＵＴを受信し、基本遅延量Δの整数倍ずつ異なるＮｒ個の位相シフト量ΔＰ０〜ΔＰ（Ｎｒ−１）の中から選択された１の位相シフト量だけＣ＿ＯＵＴを位相シフトさせる。そして、位相補間器１５は、位相シフトさせたクロック信号（以下、位相シフト信号）Ｃ＿ＰＳを第１分周器１６に供給する。ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴをＮｒで除算した値（Ｔ＿ＯＵＴ／Ｎｒ）である。つまり、基本遅延量Δは、位相補間器１５の位相分解能に相当する。
【００１８】
また、位相補間器１５は、ＳＳＣコントローラ１８から供給される制御信号Ｓ＿ＵＤに応じて動作する。制御信号Ｓ＿ＵＤは、Ｃ＿ＯＵＴに対して与えるべき位相シフト量を指示するための信号である。例えば、制御信号Ｓ＿ＵＤは、その信号値によって位相シフト量を示すデジタル信号とすればよい。また、制御信号Ｓ＿ＵＤはパルス信号としても良く、この場合、パルス数又はパルス幅によって位相シフト量を表せばよい。
【００１９】
制御信号Ｓ＿ＵＤが位相を進めることを指示するＵＰ信号である場合、位相補間器１５は、位相シフト信号Ｃ＿ＰＳの位相を進める。位相シフト信号Ｃ＿ＰＳの位相が進むと、帰還クロック信号Ｃ＿ＦＢの位相も進むため、ＶＣＯ１４の発振周波数が参照クロック信号Ｃ＿ＲＥＦの周波数（以下、参照クロック周波数）Ｆ＿ＲＥＦに比べて高いと位相比較部１０が判定して制御電圧Ｖｃを低下させる。これにより、ＶＣＯ１４の発振周波数が低下し、ダウンスプレッドのＳＳＣが生成される。一方、制御信号Ｓ＿ＵＤが位相を遅らせることを指示するＤＯＷＮ信号である場合、位相補間器１５は、位相シフト信号Ｃ＿ＰＳの位相を遅らせる。位相シフト信号Ｃ＿ＰＳの位相が遅れると、帰還クロック信号Ｃ＿ＦＢの位相も遅れるため、ＶＣＯ１４の発振周波数が参照クロック周波数Ｆ＿ＲＥＦに比べて低いと位相比較部１０が判定して制御電圧Ｖｃを上昇させる。これにより、ＶＣＯ１４の発振周波数が上昇し、アップスプレッドのＳＳＣが生成される。
【００２０】
ところで、位相補間器１５の具体的な構成は、公知の構成のいずれかとすればよい。例えば、特許文献１の図１０又は１１に開示されている構成を位相補間器１５に適用すればよい。また、特許文献２及び３に開示されるように、ＶＣＯ１４をリング発振器として構成し、ＶＣＯ１４によって各々位相の異なるＮｒ個のクロック信号Ｃ０〜Ｃ（Ｎｒ−１）を生成してもよい。この場合、位相補間器１５は、制御信号Ｓ＿ＵＤに応じて、ＶＣＯ１４によって生成されたＮｒ個のクロック信号Ｃ１〜Ｃ（Ｎｒ−１）の中から１つのクロック信号を選択すればよい。
【００２１】
第１分周器１６及び第２分周器１７は、位相シフト信号Ｃ＿ＰＳを分周して帰還クロック信号Ｃ＿ＦＢを生成する。より具体的に述べると、第１分周器１６は、位相シフト信号Ｃ＿ＰＳを分周して制御クロック信号Ｃ＿ＣＮＴを生成する。第２分周器１７は、制御クロック信号Ｃ＿ＣＮＴをさらに分周して帰還クロック信号Ｃ＿ＦＢを生成する。よって、第１分周器１６の分周数をｍ、第２の分周器１７の分周数をｎとすると、帰還クロック信号Ｃ＿ＦＢの周期は、位相シフト信号Ｃ＿ＰＳの周期のｍ×ｎ倍である。
【００２２】
ＳＳＣコントローラ１８は、予め定められたＳＳＣの変調プロファイルに従って制御信号Ｓ＿ＵＤを生成して位相補間器１５に供給し、位相補間器１５による位相シフト動作を制御する。なお、ＳＳＣの変調プロファイルとは、変調周波数Ｆ＿ＳＳＣ及び最大変調度Ｄ＿ＳＳＣなどを含み、ＳＳＣとしての出力クロック信号Ｃ＿ＯＵＴの波形、スペクトラムを規定する。なお、制御信号Ｓ＿ＵＤによるＵＰ／ＤＯＷＮの指示頻度は、分周器１６及び１７の分周数ｍ×ｎに応じて決定される。後述するように、ＳＳＣコントローラ１８によるＵＰ／ＤＯＷＮの指示頻度は、帰還クロック信号Ｃ＿ＦＢの周期Ｔ＿ＦＢを指標として行なわれるためである。なお、帰還クロック信号Ｃ＿ＦＢの周期は分周数ｍ×ｎによって定まる。
【００２３】
ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期Ｔ＿ＦＢ内において位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。具体例を示すと、ある一周期Ｔ＿ＦＢ（ｊ）内において位相シフト信号Ｃ＿ＰＳに与える総位相シフト量が基本遅延量Δの１１個分（１１Δ）であった場合、次の一周期Ｔ＿ＦＢ（ｊ＋１）内において位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を基本遅延量Δの１２個分（１２Δ）又は１０個分（１０Δ）とする。
【００２４】
続いて以下では、ＳＳＣコントローラ１８の構成例について説明する。ＳＳＣコントローラ１８の構成例を図２に示す。図２において、ステージカウンタ１８０は、制御クロック信号Ｃ＿ＣＮＴのパルス数を計数し、現在のステージ数ＳＣ（ｋ）を出力するカウンタである。ステージカウンタ１８０は、制御クロック信号Ｃ＿ＣＮＴのパルス数が規定数に到達した場合に、ステージ数ＳＣ（ｋ）を１だけ増加又は減少させる。
【００２５】
ここで、ステージとは、出力クロック信号Ｃ＿ＯＵＴに対して１つの変調度が適用される期間であり、ステージ毎に出力クロック信号Ｃ＿ＯＵＴの変調度が変更される。つまり、１つのステージの継続時間及び合計ステージ数によって、出力クロック信号Ｃ＿ＯＵＴの変調周波数Ｆ＿ＳＳＣが規定される。例えば、１ステージの継続期間が帰還クロック信号Ｃ＿ＦＢの周期（以下、帰還クロック周期）Ｔ＿ＦＢの３０倍であり、第２分周器１７の分周数ｎが１０である場合、ステージカウンタ１８０は、制御クロック信号Ｃ＿ＣＮＴを３００パルス計数する毎にステージ数ＳＣ（ｋ）を１だけ増加又は減少させればよい。
【００２６】
制御信号発生器１８１は、ステージカウンタ１８０からステージ数ＳＣ（ｋ）を受信し、ステージ数ＳＣ（ｋ）に対応した位相シフト量を示す制御信号Ｓ＿ＵＤを出力する。先の例と同様に、第２分周器１７の分周数ｎが１０である場合を考えると、帰還クロック周期Ｔ＿ＦＢは、制御クロック信号Ｃ＿ＣＮＴの周期Ｔ＿ＣＮＴの１０倍である。よってこの例の場合、制御信号発生器１８１は、制御クロック信号Ｃ＿ＣＮＴの１０パルス毎にステージ数ＳＣ（ｋ）に対応した位相シフト量を示す制御信号Ｓ＿ＵＤを出力すればよい。
【００２７】
ところで、分周器は、一般的にカウンタを用いて構成される。カウンタを用いた分周器は、入力クロック信号のパルス数をカウンタによって計数し、カウンタ値が分周数に応じた規定数に到達したことに応じて、カウンタ値をリセットするとともに、パルス信号を出力する。よって、第２分周器１７に内蔵されるカウンタ１７１のカウンタ値をＳＳＣコントローラ１８に供給してもよい。これにより、ＳＳＣコントローラ１８の回路規模を縮小することができる。ただし、この回路構成は第２分周器１７に内蔵されるカウンタ１７１とＳＳＣコントローラ１８のリセット周期が同期系であることが一つの構成要件になる。
【００２８】
また、ＳＳＣコントローラ１８が高速クロックに対応可能であるならば、第１分周器１６を省略し、ＳＳＣコントローラ１８を位相シフト信号Ｃ＿ＰＳによって動作させてもよい。
【００２９】
続いて、図３のタイミングチャートを参照しながら、ＰＬＬ回路１の動作について説明する。なお、図３に関する説明では、各パラメータの具体例として以下の値を使用する。
・参照クロック周波数Ｆ＿ＲＥＦ：３０ＭＨｚ
・参照クロック周期Ｔ＿ＲＥＦ：３３．３３ｎｓ
・出力クロックの基準周波数Ｆ＿ＯＵＴ０：１．５ＧＨｚ
・ＳＳＣ変調周波数Ｆ＿ＳＳＣ：３２．１５ｋＨｚ
・ＳＳＣ変調周期Ｔ＿ＳＳＣ：３２μｓ
・ＳＳＣ最大変調度Ｄ＿ＳＳＣ：−５０００ｐｐｍ
・１ステージ期間：１μｓ＝３０×Ｔ＿ＲＥＦ
・位相補間器１５の分解能Ｎｒ：６４
・第１分周器１６の分周数ｍ：５
・第２分周器１７の分周数ｎ：１０
【００３０】
図３（Ａ）は、スペクトラム拡散された出力クロック信号Ｃ＿ＯＵＴの周波数（出力クロック周波数）Ｆ＿ＯＵＴを示している。図３（Ｂ）は、ステージ期間に対応したマイクロ秒単位の時刻を示している。１ステージ期間である１マイクロ秒は、帰還クロック周期Ｔ＿ＦＢの３０倍である。言い換えると、１ステージ期間には、帰還クロック信号Ｃ＿ＦＢの３０パルスが含まれる。
【００３１】
図３の例では、変調度が最大となる第１６ステージにおける位相シフト量は、基本遅延量Δの１６倍（１６Δ）である。当該ステージでは、帰還クロック周期Ｔ＿ＦＢ毎、言い換えると位相シフト信号Ｃ＿ＰＳの５０パルス毎に、位相シフト信号Ｃ＿ＰＳの位相が１６／Ｎｒだけ進められる。したがって、第１６ステージでの変調度は、以下の（１）式に示すとおり、−５０００ｐｐｍとなる。図３（Ｃ）は、制御信号Ｓ＿ＵＤで指定されるステージ毎の位相シフト量（ＵＰ／ＤＯＷＮ数）を示している。
【数１】
2010035015.tif 000003
【００３２】
ところで、本実施の形態では、ＳＳＣコントローラ１８が、出力クロック信号Ｃ＿ＯＵＴの変調度を変更するために帰還クロック信号Ｃ＿ＦＢに発生する位相ステップ幅の最大値を１基本遅延量Δに抑制する。具体的には、ＳＳＣコントローラ１８は、制御クロック信号Ｃ＿ＣＮＴの１０パルス期間内で位相シフト信号Ｃ＿ＰＳに与える総位相シフト量と、直前の１０パルス期間内で位相シフト信号Ｃ＿ＰＳに与える総位相シフト量との差が１Δ又はゼロとなるよう制御する。なお、制御クロック信号Ｃ＿ＣＮＴの１０パルス期間は、帰還クロック信号Ｃ＿ＦＢの１パルス期間（１周期）に相当する。
【００３３】
また、図３（Ｄ）及び（Ｅ）は、第１０〜１２ステージ周辺での制御信号Ｓ＿ＵＤ（図３（Ｃ））の拡大図を示している。図３（Ｆ）及び（Ｇ）は、ステージ変化時のＣ＿ＲＥＦ及びＣ＿ＦＢの位相差を示している。つまり、図３（Ｄ）〜（Ｇ）に示すように、隣接するステージ間での帰還クロック信号Ｃ＿ＦＢの位相シフト量の差は、Δ以下である。なお、隣接するステージ間での帰還クロック信号Ｃ＿ＦＢの位相差は、２πΔ／（ｍ×ｎ×Ｔ＿ＯＵＴ）＝２π／（Ｎｒ×ｍ×ｎ）ラジアンである。
【００３４】
上述したように、ＰＬＬ回路１によれば、出力クロック信号Ｃ＿ＯＵＴを分周して帰還クロック信号Ｃ＿ＦＢを生成する場合において、スペクトラム拡散される出力クロック信号Ｃ＿ＯＵＴの変調度を変更するために帰還クロック信号Ｃ＿ＦＢに発生する位相ステップ幅の最大値を、基本遅延量Δに抑えることができる。これにより、ＳＳＣとしての出力クロック信号Ｃ＿ＯＵＴのジッタを抑制し、その変調度を滑らかに遷移させることができる。
【００３５】
図４は、ＰＬＬ回路１の出力クロック信号Ｃ＿ＯＵＴのジッタ分布シミュレーションの結果を示すグラフである。シミュレーション条件は以下の通りである。
・参照クロック周波数Ｆ＿ＲＥＦ：３０ＭＨｚ
・分周器１６及び１７の分周数ｍ×ｎ：５０
・出力クロックの基準周波数Ｆ＿ＯＵＴ０：１．５ＧＨｚ
・位相補間器１５の分解能Ｎｒ：６４
・ＳＳＣ変調周波数Ｆ＿ＳＳＣ：３２．１５ｋＨｚ
・ＳＳＣ最大変調度Ｄ＿ＳＳＣ：−２５００ｐｐｍ
図４のグラフは、ＳＳＣ１周期分に含まれるジッタ成分の計算結果であり、ジッタ分布としてＳＳＣ変調周波数の低周波数成分を除去するためのハイパスフィルタ（−３ｄＢ＠２ＭＨｚ，−４０ｄＢ／ｄｅｃ）処理後の値である。結果は、Ｐｅａｋ−ｔｏ−Ｐｅａｋジッタが約１３．８ｐｓである。この値は、位相補間器１５の位相分解能（約１０．４ｐｓ）に近い値である。
【００３６】
＜実施の形態２＞
本実施の形態では、先に説明したＳＳＣコントローラ１８による位相シフト制御の改良について説明する。なお、本実施の形態にかかるＰＬＬ回路の構成は、図１に示したＰＬＬ回路１と同様とすればよい。このため、本実施の形態にかかるＰＬＬ回路の全体ブロック図の記載及びその説明は省略する。以下では、本実施の形態にかかるＰＬＬ回路が有するＳＳＣコントローラ２８の構成例及び動作について説明する。
【００３７】
図５は、ＳＳＣコントローラ２８の構成例を示すブロック図である。図２において、ステージカウンタ１８０及び制御信号発生器１８１は、図２に示したものと同様である。フラクショナル・カウンタ２８０は、ステージカウンタ１８０と制御信号発生器１８１との間に配置されている。フラクショナル・カウンタ２８０は、ステージカウンタ１８０から供給されるステージ数ＳＣ（ｋ）に応じてフラクショナル・ステージ数ＳＣＦ（ｋ）を生成する。制御信号発生器１８１は、ＳＣＦ（ｋ）で指定されるステージ数に対応した位相シフト量を示す制御信号Ｓ＿ＵＤを出力する。
【００３８】
フラクショナル・カウンタ２８０は、ＳＣ（ｋ−１）、ＳＣ（ｋ）、ＳＣ（ｋ＋１）の間でＳＣＦ（ｋ）の値を規則的に変化させる。ＳＣＦ（ｋ）の変化例を図６のタイミングチャートを用いて説明する。図６の例では、１ステージを参照クロック周期Ｔ＿ＲＥＦの３２周期分としている。なお実施の形態１で述べたとおり、ステージとは、出力クロック信号Ｃ＿ＯＵＴに対して１つの変調度が適用される期間である。図６の例では、１ステージをさらに４つのサブステージに分割している（図６（Ｃ））。各ステージは、参照クロック周期Ｔ＿ＲＥＦの８周期分である。また、隣接ステージとの境界部分では、ステージ間を跨いでサブステージが設定されている。
【００３９】
フラクショナル・カウンタ２８０は、サブステージごとにＳＣＦ（ｋ）の決定アルゴリズムを変更する。例えば、第４ステージ（不図示）と第５ステージに跨って設定されたサブステージＰ１では、ＳＣＦ（５）は、第４ステージを示す値ＳＣ（４）及び第５ステージを示す値ＳＣ（５）を、交互に１対１の割合で含む。続くサブステージＰ２では、ＳＣＦ（５）に含まれるＳＣ（４）及びＳＣ（５）の比率は、１：３である。サブステージＰ３では、ＳＣＦ（５）は、第５ステージを示す値ＳＣ（５）のみを含む。さらに、サブステージＰ４では、ＳＣＦ（５）に含まれるＳＣ（５）及びＳＣ（６）の比率は、３：１である。第５ステージと第６ステージに跨って設定されたサブステージＰ５では、ＳＣＦ（５）は、第５ステージを示す値ＳＣ（５）及び第６ステージを示す値ＳＣ（６）を、交互に１対１の割合で含む。
【００４０】
上述したように、第ｋステージから第ｋ＋１ステージへの切り替え点の周囲において、ＳＳＣコントローラ２８は、制御信号発生器１８１に供給するステージ数をＳＣ（ｋ）とＳＣ（ｋ＋１）との間で規則的に変化させる。これにより、位相シフト信号Ｃ＿ＰＳに与えられる位相シフト量も、規則的に変更されるステージ数に応じて変更される。このような制御によって、規則的に変化する位相シフト量の平均値がＳＳＣのクロック周波数に反映されるため、ＳＳＣの変調度を一層滑らかに遷移させることができる。例えば、図６の場合、サブステージ間の位相ステップ幅は擬似的にΔ／４となる。
【００４１】
＜実施の形態３＞
本実施の形態にかかる通信装置３０の構成を図７に示す。図７において、ＰＬＬ回路３は、上述した発明の実施の形態１にかかるＰＬＬ回路１と同様の構成を有する。ただし、図８に示すように、ＰＬＬ回路３は、位相補間器１５によって生成される位相シフト信号Ｃ＿ＰＳを送信部３０１に供給するための配線及び端子を有する。
【００４２】
送信部３０１は、例えばＳＡＴＡ（Serial ATA）等のデータ信号を送信する。送信部３０１は、ＰＬＬ回路３から供給されるＣ＿ＯＵＴ及びＣ＿ＰＳを受信できるよう配置されており、選択的に供給されるこれら２つのクロック信号のいずれかにより動作する。送信部３０１に供給される動作クロック信号の切り替えは、例えば、通信装置３０の外部から操作可能なジャンパーピン、スイッチ等により行なえるよう構成してもよい。また、通信装置３０の外部から入力されるモード切替信号に応じて送信部３０１に供給される動作クロック信号の切り替えを行ってもよい。一方、受信部３０２は、例えばＳＡＴＡ（Serial ATA）等のデータ信号を受信する。受信部３０２は、ＰＬＬ回路３から供給されるＣ＿ＯＵＴにより動作する。なお、図７では、差動信号を送受信するものとして送信部３０１及び３０２を図示している。しかしながら、送信部３０１及び３０２は、シングルエンド信号を送受信するものでもよい。
【００４３】
図９及び１０は、回路シミュレータによって得られたＣ＿ＯＵＴ及びＣ＿ＰＳの波形図である。図１０は、図９の２１マイクロ秒付近を拡大して得た波形図である。図９及び図１０から明らかであるように、Ｃ＿ＯＵＴの周波数が所定の変調周期で変調されているのに対して、Ｃ＿ＰＳの周波数は変調されておらず、Ｃ＿ＰＳの平均周波数が概ねＣ＿ＯＵＴの基準周波数Ｃ＿ＯＵＴ０（１．５ＧＨｚ）に存在する。これは、出力クロック信号Ｃ＿ＯＵＴの負方向への変調度が大きいほど、位相補間器１５がＣ＿ＯＵＴの位相を大きく進めて位相シフト信号Ｃ＿ＰＳを生成するためである。言い換えると、位相補間器１５による位相シフト操作が、出力クロック信号Ｃ＿ＯＵＴの周波数変化を打ち消すように作用するためである。
【００４４】
送信部３０１を位相シフト信号Ｃ＿ＰＳによって動作させる動作モードは、通信装置３０の折り返し試験を行なう場合に有効である。通信装置３０は、スペクトラム拡散されたクロック信号Ｃ＿ＯＵＴと、これと同時に生成されるスペクトラム拡散されていないクロック信号Ｃ＿ＰＳを利用して折り返し試験を実行する。
【００４５】
折り返し試験を行なう際には、送信部３０１にスペクトラム拡散されていないクロック信号Ｃ＿ＰＳを供給して動作させる。一方、受信部３０２は、スペクトラム拡散されたクロック信号Ｃ＿ＯＵＴによって動作させる。そして、送信部３０１の出力信号を折り返して受信部３０２に受信させる。
【００４６】
折り返し試験の実行時に、送信部３０１及び受信部３０２をともにスペクトラム拡散されたＣ＿ＯＵＴで動作させたのでは、送信部３０１及び受信部３０２の動作クロックが同一周波数である同期系の評価しか行うことができない。これに対して、通信装置３０は、送信部３０１をスペクトラム拡散されていないクロック信号Ｃ＿ＰＳで動作させることができる。このため、受信部３０２の動作クロックが送信側と同期していない非同期系での受信部３０２の評価を容易に実行することができる。
【００４７】
なお、送信部３０１に対しては、位相シフト信号Ｃ＿ＰＳそのものでなく、ローパスフィルタ等によって波形整形を行った後の信号を供給してもよい。
【００４８】
ところで、実施の形態３で示した通信装置３０において新規に採用された構成、すなわちスペクトラム拡散された出力クロック信号Ｃ＿ＯＵＴ又は位相補間器１５によって出力される位相シフト信号Ｃ＿ＰＳを選択的に送信部３０１に供給する構成は、特許文献２及び３に開示されたＰＬＬ回路を含めて、ＰＬＬフィードバック経路に配置された位相補間器を有するＰＬＬ回路を有する通信装置に広く適用可能である。言い換えると、通信装置３０において新規に採用された構成は、発明の実施の形態１及び２で述べた位相シフト量の制御を行わないＰＬＬ回路を有する通信装置にも適用可能である。
【００４９】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１にかかるＰＬＬ回路のブロック図である。
【図２】図１に示すＰＰＬ回路が有するＳＳＣコントローラの構成例を示すブロック図である。
【図３】図１に示すＰＰＬ回路に関するタイミングチャートである。
【図４】図１に示すＰＰＬ回路によって生成されるＳＳＣのジッタ分布シミュレーション結果を示すグラフである。
【図５】本発明の実施の形態２にかかるＰＬＬ回路が有するＳＳＣコントローラの構成例を示す図である。
【図６】本発明の実施の形態２にかかるＰＬＬ回路のタイミングチャートである。
【図７】本発明の実施の形態１にかかる通信装置のブロック図である。
【図８】図６に示す通信装置が有するＰＬＬ回路のブロック図である。
【図９】図７に示すＰＬＬ回路から出力されるクロック信号の波形図である。
【図１０】図７に示すＰＬＬ回路から出力されるクロック信号の波形図である。
【符号の説明】
【００５１】
１、３  ＰＬＬ回路
１０  位相比較部
１１  位相比較器
１２  チャージポンプ
１３  ループフィルタ
１４  電圧制御発振器（ＶＣＯ）
１５  位相補間器
１６  第１分周器
１７  第２分周器
１８、２８  ＳＳＣコントローラ
１７１  カウンタ
１８０  ステージカウンタ
１８１  制御信号発生器
２８０  フラクショナル・カウンタ
３０  通信装置
３０１  送信部
３０２  受信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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