(57)【要約】【課題】比較的少ないフェーズ数で、通常の読み出し動作を行うことなくＭＲＡＭからデータを読み出し可能な読み出し回路を提供する。【解決手段】第１のフェーズにおいてメモリセル１００にデータを書き込み、第２のフェーズにおいてメモリセル１００に第１のフェーズと同一のデータを書き込むように書き込み回路を制御する制御回路１２０と、第１のフェーズにおいてメモリセル１００の一端の電圧を積分して第１の積分電圧を生成し、第２のフェーズにおいてメモリセル１００の一端の電圧を積分して第２の積分電圧を生成する積分回路１３０と、第２のフェーズの終了時において積分回路１３０からの第２の積分電圧と、記憶回路１５０に保持されている第１のフェーズ終了時における第１の積分電圧とを大小比較し、比較結果に応じたデジタル信号を記憶データとして出力する比較器１６０とを具備する。【選択図】      図１
2010055692.tif 000002
【特許請求の範囲】
【請求項１】
磁性体素子を含むメモリセルの記憶データを読み出す読み出し回路において、
前記メモリセルに対してデータ書き込みを行う書き込み回路と、
第１のフェーズにおいて前記メモリセルにデータを書き込み、前記第１のフェーズに連続する第２のフェーズにおいて前記メモリセルに前記第１のフェーズと同一のデータを書き込むように前記書き込み回路を制御する制御回路と、
前記第１のフェーズにおいて前記メモリセルの一端の電圧を積分して第１の積分電圧を生成し、前記第２のフェーズにおいて前記メモリセルの一端の電圧を積分して第２の積分電圧を生成する積分回路と、
前記第１のフェーズの終了時における前記第１の積分電圧を保持する記憶回路と、
前記第２のフェーズの終了時において前記積分回路からの前記第２の積分電圧と、前記記憶回路に保持されている第１の積分電圧とを大小比較し、比較結果に応じたデジタル信号を前記記憶データとして出力する比較器と
を具備することを特徴とする読み出し回路。
【請求項２】
前記積分回路の前段に配置される高入力インピーダンスかつ低出力インピーダンスのインピーダンス変換器を更に具備することを特徴とする請求項１記載の読み出し回路。
【請求項３】
前記書き込み回路は、前記メモリセルに書き込むデータに応じた方向の一定電流を流すことにより、前記データ書き込みを行うことを特徴とする請求項１記載の読み出し回路。
【請求項４】
前記書き込み回路が前記データ書き込みを行っている間に、前記メモリセルに対し特定方向の一定電流を出力する電流源を更に具備し、
前記書き込み回路は外部磁場を利用して前記データ書き込みを行うことを特徴とする請求項１記載の読み出し回路。
【請求項５】
前記積分器は、
前記メモリセルの一端の電圧を電流に変換する抵抗と、
前記電流に応じた電荷を蓄積するキャパシタと、
前記キャパシタを帰還素子として接続し、前記第１のフェーズにおいて前記第１の積分電圧を出力し、前記第２のフェーズにおいて前記第２の積分電圧を出力するオペアンプと、
前記第１のフェーズ及び前記第２のフェーズの開始時に前記キャパシタの両端を一時的に短絡するスイッチと
を含むことを特徴とする請求項１記載の読み出し回路。
【請求項６】
前記電圧記憶回路は、前記第１のフェーズにおいてサンプルモード、前記第２のフェーズにおいてホールドモードで動作するサンプルホールド回路であることを特徴とする請求項１記載の読み出し回路。
【請求項７】
前記インピーダンス変換器は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース端子に直列接続される定電流源とを含み、前記ＭＯＳトランジスタのゲート端子が入力端子として機能し、前記ＭＯＳトランジスタのソース端子が出力端子として機能することを特徴とする請求項１記載の読み出し回路。
【請求項８】
磁性体素子を含むメモリセルの記憶データを読み出す読み出し方法において、
第１のフェーズにおいて前記メモリセルにデータを書き込むことと、
前記第１のフェーズにおいて前記メモリセルの一端の電圧を積分して第１の積分電圧を生成することと、
前記第１のフェーズに連続する第２のフェーズにおいて前記メモリセルに前記第１のフェーズと同一のデータを書き込むことと、
前記第２のフェーズにおいて前記メモリセルの一端の電圧を積分して第２の積分電圧を生成することと、
前記第１のフェーズ終了時における前記第１の積分電圧と、前記第２のフェーズ終了時における前記第２の積分電圧とを大小比較し、比較結果に応じたデジタル信号を前記記憶データとして出力することと
を具備することを特徴とする読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗ランダムアクセスメモリの読み出し回路及び読み出し方法に関する。
【背景技術】
【０００２】
近年、書き換え耐性が高くアクセス速度の速い記憶装置として、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ；Magnetoresistive Random Access Memory）が注目されている。ＭＲＡＭは、マトリクス状に配線されたビットライン及びワードラインの交点にメモリセルが配置され、当該メモリセル単位でデータが記憶される。
【０００３】
各メモリセルは、磁気トンネル接合（ＭＴＪ；Magnetic Tunneling Junction）素子と呼ばれる磁気変化型抵抗素子と、メモリセル選択のためのスイッチトランジスタとにより構成される。具体的には、ＭＴＪ素子の一端とスイッチトランジスタ（ＭＯＳトランジスタ）のドレイン端子とが接続される。ＭＴＪ素子の他端は上記ビットライン、スイッチトランジスタのゲート端子は上記ワードライン、ソース端子はグラウンドに夫々接続される。メモリセルの記憶データに応じて、ＭＴＪ素子の抵抗値が異なる。例えば、「０」がメモリセルに書き込まれている場合におけるＭＴＪ素子の抵抗値Ｒ0は、「１」がメモリセルに書き込まれている場合におけるＭＴＪ素子の抵抗値Ｒ1に比べて小さくなるように定めることができる。
【０００４】
各メモリセルに記憶されているデータを読み出す際には、上記ワードラインを介してスイッチトランジスタをＯＮとして、ＭＴＪ素子に流れる電流を測定する。上記ビットラインは、定電圧回路に接続されているため、ＭＴＪ素子に流れる電流値に基づきメモリセルに記憶されているデータが「１」及び「０」のいずれであるかを判定することが可能となる。上記例であれば、「０」がメモリセルに書き込まれている場合にＭＴＪ素子に流れる電流Ｉ0は、「１」がメモリセルに書き込まれている場合にＭＴＪ素子に流れる電流Ｉ1に比べて大きくなる。従来のＭＲＡＭの読み出し回路には、予め設定した基準電流値と各メモリセル中のＭＴＪ素子に流れる電流値との大小比較によって、データの読み出しを行うものがある。
【０００５】
上記読み出し回路は、各メモリセル中のＭＴＪ素子の素子ばらつきに対する耐性に欠ける問題がある。上記例は、「０」がメモリセルに書き込まれている場合におけるＭＴＪ素子の抵抗値Ｒ0は、「１」がメモリセルに書き込まれている場合におけるＭＴＪ素子の抵抗値Ｒ1に比べて小さくなるように定めている。しかしながら、ＭＴＪ素子の素子ばらつきによって、あるメモリセル中のＭＴＪ素子が示す抵抗値Ｒ0が、別のメモリセル中のＭＴＪ素子が示す抵抗値Ｒ1に比べて大きくなることが起こり得る。従って、基準電流値を一律に適用する上記読み出し回路は、データを誤って読み出す（即ち、ビットエラーが生じる）可能性がある。
【０００６】
前述したように、ＭＴＪ素子間では抵抗値特性のばらつきが生じるものの、個々のＭＴＪ素子に着目すると、２倍以上の抵抗値変化を示すことが知られている。そこで、個々のＭＴＪ素子の抵抗値特性を利用した読み出し方式として、自己参照読み出し方式が提案されている。
【０００７】
特許文献１記載の自己参照読み出し方式は、（１）メモリセルからデータ読み出し、（２）メモリセルへ「０」（「１」でもよい）の書き込み、（３）メモリセルからデータ読み出し、（４）メモリセルへ読み出し前のデータを再書き込みの４つのフェーズで構成される。即ち、（１）及び（３）における読み出し結果が一致或いは十分近ければ、メモリセルに記憶されていたデータは（２）において書き込まれたデータに等しいものと判定できる。また、（１）及び（３）における読み出し結果が異なれば、メモリセルに記憶されていたデータは（２）において書き込まれたデータとは異なるものと判定できる。従って、上記自己参照読み出し方式は、個々のＭＴＪ素子の抵抗値特性を利用できるため、ＭＴＪ素子間の素子ばらつきが問題とならない。
【特許文献１】米国特許第６，８４２，３６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１記載の自己参照読み出し方式は、前述したように最大４フェーズが必要となる。また、上記読み出し方式を実行するための読み出し回路が別途必要となり回路規模が増大する。更に、書き込み電流に比べて大きな読み出し電流をメモリセルに流した際に当該メモリセルの両端に生じる電圧値に基づいてデータ読み出しを実現する、いわゆる通常の読み出し動作を１度行うだけで記憶データが破壊される（いわゆる読み出しディスターブが生じる）可能性のあるメモリセルに対して上記自己参照読み出し方式を適用すると、欠陥ビットが生じる問題がある。
【０００９】
従って、本発明は比較的少ないフェーズ数で、通常の読み出し動作を行うことなくMRAMからデータを読み出し可能な読み出し回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る読み出し回路は、磁性体素子を含むメモリセルの記憶データを読み出す読み出し回路において、前記メモリセルに対してデータ書き込みを行う書き込み回路と、第１のフェーズにおいて前記メモリセルにデータを書き込み、前記第１のフェーズに連続する第２のフェーズにおいて前記メモリセルに前記第１のフェーズと同一のデータを書き込むように前記書き込み回路を制御する制御回路と、前記第１のフェーズにおいて前記メモリセルの一端の電圧を積分して第１の積分電圧を生成し、前記第２のフェーズにおいて前記メモリセルの一端の電圧を積分して第２の積分電圧を生成する積分回路と、前記第１のフェーズの終了時における前記第１の積分電圧を保持する記憶回路と、前記第２のフェーズの終了時において前記積分回路からの前記第２の積分電圧と、前記記憶回路に保持されている第１の積分電圧とを大小比較し、比較結果に応じたデジタル信号を前記記憶データとして出力する比較器とを具備する。
【００１１】
本発明の他の態様に係る読み出し方法は、磁性体素子を含むメモリセルの記憶データを読み出す読み出し方法において、第１のフェーズにおいて前記メモリセルにデータを書き込むことと、前記第１のフェーズにおいて前記メモリセルの一端の電圧を積分して第１の積分電圧を生成することと、前記第１のフェーズに連続する第２のフェーズにおいて前記メモリセルに前記第１のフェーズと同一のデータを書き込むことと、前記第２のフェーズにおいて前記メモリセルの一端の電圧を積分して第２の積分電圧を生成することと、前記第１のフェーズ終了時における前記第１の積分電圧と、前記第２のフェーズ終了時における前記第２の積分電圧とを大小比較し、比較結果に応じたデジタル信号を前記記憶データとして出力することとを具備する。
【発明の効果】
【００１２】
本発明によれば、比較的少ないフェーズ数で、通常の読み出し動作を行うことなくMRAMからデータを読み出し可能な読み出し回路を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
本発明の第１の実施形態に係る読み出し回路は、図１に示すように、ＭＲＡＭ中の各メモリセル１００に記憶されているデータを読み出す回路である。図１の読み出し回路は、スイッチ１１０、１１１及び１１２、定電流源１１３、スイッチ１１４及び１１５、定電流源１１６、ＮＯＴゲート（インバータ）１１７及び１１８、制御回路１２０、積分器１３０、スイッチ１４０、電圧記憶回路１５０、比較器１６０及びラッチ回路１７０を有する。
【００１４】
メモリセル１００は、ＭＴＪ素子１０１と、スイッチトランジスタ１０２としてのＭＯＳトランジスタとにより構成される。ＭＴＪ素子１０１の一端は、ビットラインに接続される。ＭＴＪ素子１０１の他端は、スイッチトランジスタ１０２のドレイン端子に接続され、当該スイッチトランジスタ１０２のゲート端子はワードラインに接続される。スイッチトランジスタ１０２のソース端子は、制御信号ＷＥによってＯＮ／ＯＦＦ制御されるスイッチ１１０に接続される。図１の読み出し回路がメモリセル１００のデータを読み出している期間においてスイッチ１１０はＯＮとなり、それ以外の期間においてスイッチ１１０はＯＦＦとなる。
【００１５】
尚、図１においてメモリセル１００と、読み出し回路とが一対一対応しているかのように描かれているが、実際には上記読み出し回路が読み出しを行うメモリセル１００はマトリクス状に配線されたビットライン及びワードラインの交点に夫々配置されている。図１の読み出し回路は、読み出し対象のメモリセル１００を順次切り替えることにより複数のメモリセル１００から読み出しを行うことができる。
【００１６】
スイッチ１１１及び１１２は、制御回路１２０からの制御信号ＣＣＴＲＬの反転信号をＮＯＴゲート１１７及び１１８を介して夫々受ける。また、スイッチ１１４及び１１５は、制御回路１２０からの制御信号ＣＣＴＲＬを夫々受ける。即ち、スイッチ１１１及び１１２と、スイッチ１１４及び１１５とは、相補的にＯＮ／ＯＦＦとなる。定電流源１１３及び１１６は、メモリセル１００にデータを書き込むために、一定量の書き込み電流を出力する。
【００１７】
メモリセル１００には、いわゆるスピン注入書き込み方式が適用され、ＭＴＪ素子１０１に流す電流の方向に応じたデータの書き込みが実現される。即ち、スイッチ１１１及び１１２がＯＮとなれば定電流源１１３の作用によってＭＴＪ素子１０１の一端側から他端側に向かう一定電流が流れ、スイッチ１１４及び１１５がＯＮとなれば定電流源１１６の作用によってＭＴＪ素子１０１の他端側から一端側に向かう一定電流が流れる。以下の説明において、スイッチ１１１及び１１２がＯＮとなればメモリセル１００には「１」が書き込まれ、スイッチ１１５及び１１６がＯＮとなればメモリセル１００には「０」が書き込まれるものとする。以下の説明において、「０」がメモリセル１００に書き込まれている場合におけるＭＴＪ素子１０１の抵抗値Ｒ0は、「１」がメモリセル１００に書き込まれている場合におけるＭＴＪ素子１０１の抵抗値Ｒ1に比べて小さくなるものとする。
【００１８】
制御回路１２０は、制御信号ＷＢＥ（Write Back Enable）と後述するラッチ回路１７０の出力信号とに所定の論理演算を行って得られる制御信号ＣＣＴＲＬを出力する。前述したように、制御信号ＣＣＴＲＬは、メモリセル１００に対して書き込むデータを定める。
【００１９】
後述するように、図１の読み出し回路による読み出し処理は、３つのフェーズで構成される。積分器１３０は、第１のフェーズ及び第２のフェーズにおいてＭＴＪ素子１０１の一端の電圧Ｖxに対し時間積分を行う。尚、第１のフェーズ及び第２のフェーズの開始時点において制御信号ΦRESが立ち上がり、これによって積分器１３０の積分電圧がリセットされる。
【００２０】
スイッチ１４０は、制御信号ＲＳによってＯＮ／ＯＦＦ制御される。スイッチ１４０は、第１のフェーズにおいてＯＮ、それ以外の期間においてＯＦＦとなる。電圧記憶回路１５０は、スイッチ１４０を介して積分器１３０に接続される。即ち、電圧記憶回路１５０には、第１のフェーズにおける積分器１３０の積分電圧が記憶される。
【００２１】
比較器１６０は、積分器１３０及び電圧記憶回路１５０に接続され、両者から入力される電圧信号の大小比較を行って、比較結果を示す１ビットデジタル信号をラッチ回路１７０に入力する。即ち、第２のフェーズの終了時点において、比較器１６０には、積分器１３０から第２のフェーズにおける積分電圧が入力され、電圧記憶回路１５０から第１のフェーズにおける積分電圧が入力される。比較器１６０は、第２のフェーズにおける積分電圧を参照電圧として利用し、第１のフェーズにおける積分電圧が当該参照電圧未満であれば「０」、当該参照電圧以上であれば「１」を夫々出力する。
【００２２】
ラッチ回路１７０は、制御信号ΦLAT及びResetによって制御される。ラッチ回路１７０は、制御信号ΦLATの立ち上がり時点における入力信号を制御信号Resetの立ち上がり時点まで保持すると共に、当該入力信号を出力し続ける。制御信号Resetの立ち上がりによって、ラッチ回路１７０の出力信号はリセットされる。ラッチ回路１７０の出力信号は、制御回路１２０に入力されると共にメモリセル１００のデータ読み出し結果として利用される。
【００２３】
以下、図２を用いて図１の読み出し回路による読み出し処理の各フェーズを説明する。  
第１のフェーズでは、メモリセル１００へ「１」が書き込まれる。図２において、第１のフェーズは、Hi Write(1)として示されている。第１のフェーズが開始するとき、制御信号ＲＳ、ＷＥ及びΦRESが立ち上がる。制御信号ΦRESの立ち上がりによって積分器１３０の積分電圧がリセットされる。制御信号ＷＥの立ち上がりによってスイッチ１１０がＯＮとなり、メモリセル１００への書き込みが行われる。制御信号ＲＳの立ち上がりによってスイッチ１４０がＯＮとなり、積分器１３０による積分電圧が電圧記憶回路１５０に記憶される。
【００２４】
第１のフェーズにおいて、制御信号ＣＣＴＲＬは「０」なので、スイッチ１１１及び１１２がＯＮとなり、定電流源１１３の作用によってメモリセル１００へ「１」が書き込まれる。「１」が書き込まれている期間におけるメモリセル１００の一端の電圧Ｖxが積分器１３０によって積分され、積分電圧が電圧記憶回路１５０に記憶される。
【００２５】
第２のフェーズでは、第１のフェーズと同様に、メモリセル１００へ「１」が書き込まれる。図２において、第２のフェーズは、Hi Write(2)として示されている。尚、第１のフェーズ及び第２のフェーズにおいて、メモリセル１００に書き込まれるデータは「０」であってもよい。第２のフェーズの期間は、第１のフェーズの期間に一致するものとする。上記第１のフェーズ及び第２のフェーズの期間は、図１の読み出し回路が適用されるＭＲＡＭデバイスの製造条件によって定まるパラメータであり、実際の製造ラインが確定すれば定数として扱うことが可能となる。具体的には、書き込みエラー対策のためのマージンを考慮し、例えば数十nsec程度が上記期間として設定される。
【００２６】
第２のフェーズが開始するとき、制御信号ＲＳが立ち下がり、制御信号ΦRESが立ち上がる。制御信号ΦRESの立ち上がりによって積分器１３０の積分電圧がリセットされる。制御信号ＷＥは「１」のままであるからスイッチ１１０はＯＮのままであり、メモリセル１００への書き込みが引き続き行われる。制御信号ＲＳの立ち下がりによってスイッチ１４０がＯＦＦとなり、積分器１３０による第１のフェーズにおける積分電圧が電圧記憶回路１５０に保持され、比較器１６０に入力される。
【００２７】
第２のフェーズにおいても、制御信号ＣＣＴＲＬは「０」なので、スイッチ１１１及びスイッチ１１２はＯＮのままであり、定電流源１１３の作用によってメモリセル１００へ「１」が書き込まれる。「１」が書き込まれている期間におけるメモリセル１００の一端の電圧Ｖxが積分器１３０によって積分され、積分電圧が参照電圧として比較器１６０に入力される。
【００２８】
第２のフェーズが終了するとき、制御信号ΦLATがＯＮとなり、比較器１６０の出力信号はラッチ回路１７０によって保持され、メモリセル１００の読み出し結果として出力される。
【００２９】
第３のフェーズでは、メモリセル１００の読み出し結果を再度メモリセル１００に書き込む。図２において、第３のフェーズは、Write Backとして示されている。即ち、第２のフェーズにおいてメモリセル１００は強制的に「１」が書き込まれているため、特に、メモリセル１００の読み出し結果が「０」であった場合に、本フェーズによって原状回復させておく必要がある。尚、メモリセル１００の読み出し結果が「１」であれば、本フェーズは省略されてもよい。第３フェーズが開始するとき、制御信号ＷＢＥが立ち上がる。制御信号ＷＢＥが立ち上がると、ラッチ回路１７０から出力されるメモリセル１００の読み出し結果が「０」であれば、制御回路１２０は制御信号ＣＣＴＲＬを「１」として出力する。従って、スイッチ１１４及び１１５がＯＮとなり、定電流源１１６の作用によってメモリセル１００に「０」が書き込まれる。即ち、第３のフェーズによって、メモリセル１００の読み出し前後における記憶内容が整合する。
【００３０】
以下、上記第１のフェーズ及び第２のフェーズによって実現されるメモリセル１００の自己参照読み出し方式の原理を説明する。  
第１のフェーズでは、前述したように「１」がメモリセル１００に書き込まれる。メモリセルに「１」が記憶されている場合におけるＭＴＪ素子１０１の抵抗値Ｒ1は、「０」が記憶されている場合におけるＭＴＪ素子１０１の抵抗値Ｒ0に比べて大きい。従って、もしメモリセル１００に「０」が記憶されていたとすれば、第１のフェーズにおいて上記ＭＴＪ素子１０１の抵抗値は徐徐に増大し、Ｒ1に近づく。前述したようにメモリセル１００への書き込みは定電流源１１３または１１６によって行われるため、スイッチトランジスタ１０２の出力抵抗を無視すればＭＴＪ素子１０１には抵抗値によらずに一定電流Ｉが流れ、メモリセル１００の一端の電圧Ｖxは図２において実線で示すように変化する。通常、抵抗値Ｒ1は抵抗値Ｒ0の２倍程度であるから、上記電圧Ｖxも２倍程度大きくなる。一方、メモリセル１００に「１」が記憶されていたとすれば、第１のフェーズにおいて上記ＭＴＪ素子１０１の抵抗値は変化せず、メモリセル１００の一端の電圧は図２において破線で示すように一定である。
【００３１】
第２のフェーズでは、第１のフェーズに引き続き「１」がメモリセル１００に書き込まれる。メモリセル１００には、第１のフェーズにおいて「１」が書き込まれているから、ＭＴＪ素子１０１の抵抗値は変化せず電圧Ｖxも図２において実線及び破線で示すように一定である。
【００３２】
図２から明らかなように、第１のフェーズにおいて、メモリセル１００に「１」が書き込まれていた場合の積分電圧に比べ、「０」が書き込まれていた場合における積分電圧は小さくなる。一方、第２のフェーズにおける積分電圧は、上記メモリセル１００に「１」が書き込まれていた場合の積分電圧に略一致する。従って、第２のフェーズにおける積分電圧を参照電圧として利用し、第１のフェーズにおける積分電圧と大小比較することにより、実質的にメモリセル１００からデータを読み出すことが可能となる。
【００３３】
尚、図２では、メモリセル１００に異なるデータを書き込む際にＭＴＪ素子１０１の抵抗値は線形に変化しているが、実際には非線形に変化する。また、ＭＴＪ素子１０１の抵抗値の変化開始時間及び変化遷移時間にはばらつきが生じる。しかしながら、ＭＴＪ素子１０１の抵抗値の変化はメモリセル１００に対する書き込み開始以降に生じ、変化後の抵抗値は略一定である。故に、メモリセル１００に「１」が書き込まれていた場合と、「０」が書き込まれていた場合とで第１のフェーズにおける積分電圧に有意差が生じることは明らかである。
【００３４】
以上説明したように、本実施形態に係る読み出し回路は、第１のフェーズにおいてメモリセルに対し「１」または「０」を書き込み、第２のフェーズにおいて当該メモリセルに対し上記第１のフェーズと同一のデータを書き込む。そして、本実施形態に係る読み出し回路は、第１のフェーズ及び第２のフェーズにおいて上記メモリセルの一端の電圧を積分し、両者を比較することにより当該メモリセルの記憶データを読み出している。従って、本実施形態に係る読み出し回路によれば、通常の読み出し動作を行うことなく、比較的少ないフェーズ数でＭＲＡＭから記憶データを読み出すことが可能となる。
【００３５】
また、本実施形態に係る読み出し回路は、いわゆるスピン注入方式の書き込み回路と構成を一部共有することができる。従って、メモリセルへのデータ書き込みをスピン注入方式で行うようにすれば回路規模を比較的小さく抑えられる。一方、メモリセルへの外部磁場の付加によってデータ書き込みを行ういわゆる誘導磁場方式の書き込み回路が使用される場合であっても本実施形態に係る読み出し回路は適用可能である。即ち、誘導磁場方式によるデータ書き込みが行われている間に、メモリセルに一定電流を流して当該メモリセルの一端の電圧を積分するような構成にすればよい。
【００３６】
（第２の実施形態）  
図３に示すように、本発明の第２の実施形態に係る読み出し回路は、上記図１の読み出し回路においてインピーダンス変換器２８０を追加している。以下の説明では、図３において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００３７】
インピーダンス変換器２８０は、積分器１３０の前段に配置される。インピーダンス変換器２８０は、高入力インピーダンスかつ低出力インピーダンスであって連続時間で動作する。
【００３８】
前述した第１の実施形態に係る読み出し回路では、積分器１３０の入力インピーダンスが小さい場合に、定電流源１１３からの書き込み電流がメモリセル１００と積分器１３０とに分流することによる問題が生じる。メモリセル１００中のＭＴＪ素子１０１の抵抗値は当該メモリセル１００の記憶データによって異なるから、当該メモリセル１００に流れる書き込み電流量が上記記憶データによって異なることになる。即ち、メモリセル１００への書き込み電流が上記分流によって規定電流を下回り、書き込みエラーが生じるおそれがある。
【００３９】
インピーダンス変換器２８０の入力インピーダンスは、上記分流を抑える観点からすると高いほどよいが、当該分流により生じる書き込みエラー率が許容される範囲内で低く設計されてもよい。上記許容範囲は、Ｒ0及びＲ1の抵抗値比、比較器１６０の許容誤差及び電圧記憶回路１５０の誤差等により決定されるパラメータである。
【００４０】
インピーダンス変換器２８０の出力インピーダンスは、ドライブ能力を決定するパラメータであり、積分器１３０の入力インピーダンスに対して十分小さくなるように設計されることが望ましい。インピーダンス変換器２８０の時間応答の遅れは、後段の比較器１６０によるビット判定における判定誤差に影響を与えるため、当該判定誤差の許容される範囲内で小さく抑えることが望ましい。
【００４１】
以上説明したように、本実施形態に係る読み出し回路は、前述した第１の実施形態に係る読み出し回路において、積分器の前段に高入力インピーダンスかつ低出力インピーダンスのインピーダンス変換器を配置するようにしている。従って、本実施形態に係る読み出し回路によれば、積分器への書き込み電流の分流を抑え、メモリセルへの書き込みエラーを防止することができる。
【００４２】
（第３の実施形態）  
本発明の第３の実施形態に係る読み出し回路は、図４に示すように、ＭＲＡＭ中の各メモリセル１００に記憶されているデータを読み出す回路である。図４の読み出し回路は、スイッチ１１０、１１１及び１１２、定電流源１１３、スイッチ１１４及び１１５、定電流源１１６、ＮＯＴゲート１１７及び１１８、制御回路３２０、積分器３３０、スイッチ１４０、キャパシタ３５０、比較器３６０及びラッチ回路１７０を有する。以下の説明では、図４において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４３】
制御回路３２０は、制御信号ＷＢＥとラッチ回路１７０の出力信号とに所定の論理演算を行って得られる制御信号ＣＣＴＲＬを出力する。上記所定の論理演算は、例えば制御信号ＷＢＥと、ＮＯＴゲート３２１によって反転されたラッチ回路１７０の出力信号とのＡＮＤ演算である。
【００４４】
積分器３３０は、第１のフェーズ及び第２のフェーズにおいてＭＴＪ素子１０１の一端の電圧Ｖxに対し時間積分を行う。尚、第１のフェーズ及び第２のフェーズの開始時点において制御信号ΦRESが立ち上がり、これによって積分器３３０の積分電圧がリセットされる。積分器３３０は、図４に示すように、スイッチ３３１、抵抗３３２、オペアンプ３３３、キャパシタ３３４及びスイッチ３３５を含む。
【００４５】
スイッチ３３１は、制御信号Senseによって一端の接続先が制御される。スイッチ３３１の他端は抵抗３３２の一端に接続されている。スイッチ３３１の一端は、制御信号Senseに応じてスイッチ１１１を介してメモリセル１００の一端に接続され、或いは、接地される。即ち、スイッチ３３１は積分器３３０の電圧Ｖxに対する積分処理のＯＮ／ＯＦＦを制御するものであり、第１のフェーズ及び第２のフェーズの期間においてスイッチ３３１の一端はスイッチ１１１を介してメモリセル１００の一端に接続され、それ以外の期間においてスイッチ３３１の一端は接地される。
【００４６】
抵抗３３２は、積分器３３０の入力電圧Ｖxを電流に変換するために設けられる。抵抗３３２の他端は、オペアンプ３３３の入力端子、キャパシタ３３４の一端及びスイッチ３３５の一端に共通に接続される。オペアンプ３３３の入出力端子間には、キャパシタ３３４が帰還素子として接続される。オペアンプ３３３の出力電圧は、抵抗３３２によって入力電圧Ｖxを変換した電流値の時間積分結果に応じた値となる。
【００４７】
キャパシタ３３４には、抵抗３３２によって入力電圧Ｖxを変換した電流によって電荷が蓄積される。キャパシタ３３４の両端は、スイッチ３３５の両端に接続されている。スイッチ３３５は、スイッチΦRESによってＯＮ／ＯＦＦ制御される。スイッチΦRESがＯＮとなると、キャパシタ３３４の両端は短絡されて蓄積電荷がリセットされ、これによって積分器３３０の積分電圧がリセットされる。
【００４８】
キャパシタ３５０の一端は、比較器３６０の入力端子に接続されると共に、スイッチ１４０を介して積分器３３０の出力端子に選択的に接続される。キャパシタ３５０の他端は接地される。キャパシタ３５０には、前述した電圧記憶回路１５０と同様に、スイッチ１４０を介して第１のフェーズにおける積分器３３０の積分電圧が記憶される。即ち、スイッチ１４０及びキャパシタ３５０は、いわゆるサンプルホールド回路を構成し、第１のフェーズの期間においてサンプルモード、それ以外の期間においてホールドモードで動作する。キャパシタ３５０は、リーク電流が生じなければ第１のフェーズの期間においてサンプルした電圧を保持可能である。
【００４９】
比較器３６０は、前述した比較器１６０と同様に積分器３３０及びキャパシタ３５０の一端に接続され、両者から入力される電圧信号の大小比較を行って、比較結果を示す１ビットデジタル信号をラッチ回路１７０に入力する。比較器３６０として、例えば図４に示すようなヒステリシスコンパレータが使用される。
【００５０】
図５は、図４の読み出し回路のタイミングチャートを示しているが、制御信号Sense以外の部分は図２と同様であるため、これらの説明を省略する。前述したように制御信号Senseは積分器３３０の電圧Ｖxに対する積分処理のＯＮ／ＯＦＦを制御するために利用されるので、第１のフェーズ及び第２のフェーズにおいて「１」となり、スイッチ３３１の一端をスイッチ１１１を介してメモリセル１００の一端に接続させる。一方、第３のフェーズにおいて制御信号Senseは「０」となり、スイッチ３３１の一端を接地させる。
【００５１】
以上説明したように、本実施形態に係る読み出し回路は、前述した第１の実施形態に係る読み出し回路と同様に、第１のフェーズにおいてメモリセルに対し「１」または「０」を書き込み、第２のフェーズにおいて当該メモリセルに対し上記第１のフェーズと同一のデータを書き込む。そして、本実施形態に係る読み出し回路は、第１のフェーズ及び第２のフェーズにおいて上記メモリセルの一端の電圧を積分し、両者を比較することにより当該メモリセルの記憶データを読み出している。従って、本実施形態に係る読み出し回路によれば、通常の読み出し動作を行うことなく、比較的少ないフェーズ数でＭＲＡＭから記憶データを読み出すことが可能となる。
【００５２】
（第４の実施形態）  
図６に示すように、本発明の第４の実施形態に係る読み出し回路は、上記図４の読み出し回路においてインピーダンス変換器４８０を追加している。以下の説明では、図６において図４と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００５３】
インピーダンス変換器４８０は、ＭＯＳ（ＮＭＯＳ）トランジスタ４８１及び定電流源４８２を含む。ＭＯＳトランジスタ４８１のゲート端子はインピーダンス変換器４８０の入力端子として機能し、ソース端子は定電流源４８２に接続されると共にインピーダンス変換器４８０の出力端子として機能する。
【００５４】
インピーダンス変換器４８０の入力インピーダンスは、ＭＯＳトランジスタ４８１のゲート抵抗に近く、比較的高い値が得られる。また、インピーダンス変換器４８０の出力インピーダンスは、定電流源４８２の出力インピーダンスを無限大と仮定すれば、ＭＯＳトランジスタのトランスコンダクタンス値の逆数に近く、比較的小さな値が得られる。従って、インピーダンス変換器４８０によれば、高入力インピーダンスかつ低出力インピーダンスのインピーダンス変換器を実現できる。
【００５５】
以上説明したように、本実施形態に係る読み出し回路は、前述した第３の実施形態に係る読み出し回路において、積分器の前段に高入力インピーダンスかつ低出力インピーダンスのインピーダンス変換器を配置するようにしている。従って、本実施形態に係る読み出し回路によれば、積分器への書き込み電流の分流を抑え、メモリセルへの書き込みエラーを防止することができる。
【００５６】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係る読み出し回路を示すブロック図。
【図２】図１の読み出し回路のタイミングチャートの一例を示す図。
【図３】第２の実施形態に係る読み出し回路を示すブロック図。
【図４】第３の実施形態に係る読み出し回路を示すブロック図。
【図５】図４の読み出し回路のタイミングチャートの一例を示す図。
【図６】第４の実施形態に係る読み出し回路を示すブロック図。
【符号の説明】
【００５８】
１００・・・メモリセル
１０１・・・ＭＴＪ
１０２・・・スイッチトランジスタ
１１０、１１１、１１２・・・スイッチ
１１３・・・定電流源
１１４、１１５・・・スイッチ
１１６・・・定電流源
１１７、１１８・・・ＮＯＴゲート
１２０・・・制御回路
１３０・・・積分器
１４０・・・スイッチ
１５０・・・電圧記憶回路
１６０・・・比較器
１７０・・・ラッチ回路
２８０・・・インピーダンス変換器
３２０・・・制御回路
３２１・・・ＮＯＴゲート
３３０・・・積分回路
３３１・・・スイッチ
３３２・・・抵抗
３３３・・・オペアンプ
３３４・・・キャパシタ
３３５・・・スイッチ
３５０・・・キャパシタ
３６０・・・比較器
４８０・・・インピーダンス変換器
４８１・・・ＭＯＳトランジスタ
４８２・・・定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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