(57)【要約】【課題】従来の同一サイズの半導体装置と比較してゲート耐圧を向上させるとともに、素子分離層をバーズビークを含まない構造とすることにより素子分割領域の面積を縮小し、素子の微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体基板表面に素子形成領域から素子分割領域に亘って延在するＬＯＣＯＳ膜を形成する。素子形成領域内の半導体基板上にＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する。ＬＯＣＯＳ膜およびゲート酸化膜を覆うように導電膜を形成する。導電膜を部分的にエッチングしてゲート酸化膜およびＬＯＣＯＳ膜の一部を覆うゲート電極を形成する。導電膜のエッチングによって露出したＬＯＣＯＳ膜を部分的にエッチングしてＬＯＣＯＳ膜を素子分離層とゲート酸化膜の端部を構成する高膜厚部とに分割する。ＬＯＣＯＳ膜のエッチングによって露出した半導体基板の表面にイオン注入を行ってゲート電極を挟む位置にドレイン領域およびソース領域を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子が設けられた素子形成領域と、互いに隣接する半導体素子間を絶縁分離する素子分離層が設けられた素子分離領域とを含む半導体装置の製造方法であって、
半導体基板表面に前記素子形成領域から前記素子分割領域に亘って延在するＬＯＣＯＳ膜を形成する工程と、
前記素子形成領域内の前記半導体基板上に前記ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、
前記ＬＯＣＯＳ膜および前記ゲート酸化膜を覆うように導電膜を形成する工程と、
前記導電膜を部分的にエッチングして前記ゲート酸化膜および前記ＬＯＣＯＳ膜の一部を覆うゲート電極を形成する工程と、
前記導電膜のエッチングによって露出した前記ＬＯＣＯＳ膜を部分的にエッチングして前記ＬＯＣＯＳ膜を前記素子分離層と前記ゲート酸化膜の端部を構成する高膜厚部とに分割する工程と、
前記ＬＯＣＯＳ膜のエッチングによって露出した前記半導体基板の表面にイオン注入を行って前記ゲート電極を挟む位置にドレイン領域およびソース領域を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ドレイン領域およびソース領域を形成する工程は、
前記ゲート電極をマスクとして前記半導体基板の導電型とは異なる導電型の不純物を前記半導体基板にイオン注入して低濃度不純物拡散領域を形成する第１注入工程と、
前記ゲート電極をマスクとして前記低濃度不純物拡散領域と同一の導電型の不純物を前記半導体基板にイオン注入して前記低濃度不純物領域よりも不純物濃度の高い高濃度不純物拡散領域を前記低濃度不純物領域内に形成する第２注入工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１注入工程と前記第２注入工程は、互いに異なる照射角度でイオン注入が行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体素子が設けられた素子形成領域と、互いに隣接する半導体素子間を絶縁分離する素子分離層が設けられた素子分離領域とを含む半導体装置の製造方法であって、
半導体基板表面に前記素子形成領域から前記素子分割領域に亘って延在するＬＯＣＯＳ膜を形成する工程と、
前記素子形成領域内の前記半導体基板上に前記ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、
前記ＬＯＣＯＳ膜および前記ゲート酸化膜を覆うように導電膜を形成する工程と、
前記導電膜を部分的にエッチングして前記ゲート酸化膜および前記ＬＯＣＯＳ膜の一部を覆うゲート電極と前記素子分離領域内の前記ＬＯＣＯＳ膜を覆う配線部とを形成する工程と、
前記導電膜のエッチングによって露出した前記ＬＯＣＯＳ膜を部分的にエッチングして、前記ＬＯＣＯＳ膜を前記素子分離層と前記ゲート酸化膜の端部を構成する高膜厚部とに分割する工程と、
前記ＬＯＣＯＳ膜のエッチングによって露出した前記半導体基板の表面にイオン注入を行って前記ゲート電極を挟む両側にドレイン領域およびソース領域を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記ドレイン領域およびソース領域を形成する工程は、
前記ゲート電極および前記配線部をマスクとして前記半導体基板の導電型とは異なる導電型の不純物を前記半導体基板にイオン注入して低濃度不純物拡散領域を形成する第１注入工程と、
前記ゲート電極および前記配線部をマスクとして前記低濃度不純物拡散領域と同一の導電型の不純物を前記半導体基板にイオン注入して前記低濃度不純物領域よりも不純物濃度の高い高濃度不純物拡散領域を前記低濃度不純物領域内に形成する第２注入工程と、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体素子が設けられた素子形成領域と、互いに隣接する半導体素子間を絶縁分離する素子分離層が設けられた素子分離領域とを含む半導体装置であって、
前記半導体素子は、
前記素子形成領域内の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
前記半導体基板表面の前記ゲート酸化膜下方のチャンネル領域を挟む位置に設けられたドレイン領域およびソース領域と、を含み、
前記ゲート酸化膜は、前記ゲート長方向両端部に他の部分よりも膜厚の厚い高膜厚部を有し、
前記素子分離層および前記高膜厚部は、共通のＬＯＣＯＳ膜を分割することによってそれぞれ形成されることを特徴とする半導体装置。
【請求項７】
前記ドレイン領域およびソース領域は、
前記半導体基板表面の前記ゲート酸化膜下方のチャンネル領域を挟む位置に設けられた前記半導体基板の導電型とは異なる導電型の不純物を含む１対の低濃度不純物拡散領域と、
前記低濃度不純物拡散領域の各々の内部であってゲート長方向において前記チャンネル領域から離間した位置に設けられ、前記低濃度不純物拡散領域と同一の導電型であり且つ前記低濃度不純物拡散領域よりも高濃度の不純物を含む１対の高濃度不純物拡散領域と、を含み、
前記高濃度不純物拡散領域の前記チャンネル領域を挟んで向かい合う端部の各々が前記高膜厚部の下方に位置していることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に互いに隣接する素子間を分離するための素子分離層が設けられたＭＯＳ型半導体素子を含む半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ( Metal-Oxide-Semiconductor )構造を有する半導体装置は公知である。図１に特許文献１に記載されたＭＯＳ型半導体装置の構造を示すとともに、その製造方法について説明する。まず、ｐ型半導体基板１上に選択的にイオン注入を行うためのマスクを形成し、これにリンイオン（３１Ｐ＋）を注入して低濃度不純物拡散領域２を形成し、続いてヒ素イオン（７５Ａｓ＋）を注入して高濃度不純物拡散領域３を形成する。次に低濃度不純物拡散領域２および高濃度不純物拡散領域３の外側に設けられた素子分離領域にLOCOS法により素子分離層４を形成する。次に、ｐ型半導体基板１の表面にウェット酸化膜５を形成する。このとき、高濃度不純物拡散領域３は、チャンネル領域および低濃度不純物拡散領域２よりも不純物濃度が高いので、高濃度不純物拡散領域３上のウェット酸化膜５の成長が促進され、この部分の膜厚が他の領域よりも厚くなる。このように形成されたウェット酸化膜５の表面に多結晶シリコン膜を堆積し、これをドライエッチングしてゲート電極６を形成する。その後、ゲート電極６が形成されていない部分のウェット酸化膜を除去し、ゲート酸化膜５を残存させ、高濃度不純物拡散領域３上にソース・ドレイン電極を形成して完成となる。
このように特許文献１に記載のＭＯＳ型半導体装置においては、高濃度不純物拡散領域と低濃度不純物拡散領域の上に互いに厚みが異なるウェット酸化膜を形成することにより耐圧が最も低いゲート酸化膜の両端部の厚みを厚くしてゲート耐圧を高めるとともに、ゲート電極が形成されていない部分のウェット酸化膜を除去することによりゲート酸化膜を従来よりも短縮し、素子の微細化を図っている。
【特許文献１】特開平７−６６４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に記載のＭＯＳ型半導体装置に設けられる素子分離層は、従来のＬＯＣＯＳ法を用いて形成され、端部に所謂バーズビーク（bird’s beak）と呼ばれる部分を含む構造となっている。その結果、素子分離領域の幅が増大して素子の微細化を困難にしているといった問題があった。また、ゲート耐圧の向上を目的としてゲート酸化膜の両端部の厚みを厚く形成するように構成されているものの、高濃度不純物拡散領域の端部はウェット酸化膜の膜厚の薄い部分の直下に位置するため、ゲート−ドレイン間およびゲート−ソース間に電圧を印加すると、ゲート酸化膜の膜厚の薄い部分に電界が印加されることとなり、所望のゲート耐圧を得ることが困難であった。
本発明は、上記した点に鑑みてなされたものであり、従来の同一サイズの半導体装置と比較してゲート耐圧を向上させるとともに、素子分離層をバーズビークを含まない構造とすることにより素子分割領域の面積を縮小し、素子の微細化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の半導体装置の製造方法は、半導体素子が設けられた素子形成領域と、互いに隣接する半導体素子間を絶縁分離する素子分離層が設けられた素子分離領域とを含む半導体装置の製造方法であって、半導体基板表面に前記素子形成領域から前記素子分割領域に亘って延在するＬＯＣＯＳ膜を形成する工程と、前記素子形成領域内の前記半導体基板上に前記ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、前記ＬＯＣＯＳ膜および前記ゲート酸化膜を覆うように導電膜を形成する工程と、前記導電膜を部分的にエッチングして前記ゲート酸化膜および前記ＬＯＣＯＳ膜の一部を覆うゲート電極を形成する工程と、前記導電膜のエッチングによって露出した前記ＬＯＣＯＳ膜を部分的にエッチングして前記ＬＯＣＯＳ膜を前記素子分離層と前記ゲート酸化膜の端部を構成する高膜厚部とに分割する工程と、前記ＬＯＣＯＳ膜のエッチングによって露出した前記半導体基板の表面にイオン注入を行って前記ゲート電極を挟む位置にドレイン領域およびソース領域を形成する工程と、を含むことを特徴としている。
また、本発明の半導体装置は、半導体素子が設けられた素子形成領域と、互いに隣接する半導体素子間を絶縁分離する素子分離層が設けられた素子分離領域とを含む半導体装置であって、前記半導体素子は、前記素子形成領域内の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板表面の前記ゲート酸化膜下方のチャンネル領域を挟む位置に設けられたドレイン領域およびソース領域と、を含み、前記ゲート酸化膜は、前記ゲート長方向両端部に他の部分よりも膜厚の厚い高膜厚部を有し、前記素子分離層および前記高膜厚部は、共通のＬＯＣＯＳ膜を分割することによってそれぞれ形成されることを特徴としている。
【発明の効果】
【０００５】
本発明のＭＯＳ型半導体装置によれば、バーズビークを含まない素子分離層を形成することができ、同一サイズの従来のＭＯＳ型半導体装置と比較してゲート耐圧の向上を図ることが可能となる。
【発明を実施するための形態】
【０００６】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図２に本発明の第１実施例に係る半導体装置の断面図を示す。本実施例に係る半導体装置は、素子形成領域１００と素子分離領域２００とを含み、素子分離領域１００内にはＭＯＳＦＥＴが形成され、素子分離領域２００内には当該ＭＯＳＦＥＴとこれと隣接する他の半導体素子とを電気的に分離するＳｉＯ２からなる素子分離層１４ｂが形成される。
素子形成領域１００において、ｐ型のシリコン基板１０上にＳｉＯ２からなるゲート酸化膜１５を介してゲート電極１６が形成される。ゲート電極１５は、例えばポリシリコンにより形成される。シリコン基板１０の表面には、ゲート酸化膜１５直下のチャンネル領域を挟んだ両側にｎ型の低濃度不純物拡散領域１８が形成される。低濃度不純物拡散領域１８内にはこれよりも不純物濃度の高いｎ型の高濃度不純物拡散領域１９が形成される。すなわち、高濃度不純物拡散領域１９は、低濃度不純物拡散領域１８よりもゲート長方向においてチャンネル領域から離間した位置に形成され、低濃度不純物拡散領域１８よりも浅く形成されている。そして、低濃度不純物拡散領域１８と高濃度不純物拡散領域１９がＭＯＳＦＥＴのソース又はドレインとして機能する。低濃度不純物拡散領域１８を高濃度不純物拡散領域１９とチャンネル領域との間に介在させることにより、高濃度不純物拡散領域の端部近傍の電界を緩和させ、ドレイン−ソース間の耐圧を向上させることができる。
ゲート酸化膜１５は、ゲート長方向両端部の厚みが中央部よりも厚く形成されており、この厚みの厚い部分（以下高膜厚部１４ａと称する）の直下に高濃度不純物拡散領域１９の端部が位置している。このように、ゲート電極１６と高濃度不純物拡散領域19の端部との間に高膜厚部１４ａを介在させることにより、ゲート−ドレイン間若しくはゲート−ソース間に電圧が印加されたときのゲート酸化膜に印加される電界を緩和することができ、従来のＭＯＳＦＥＴと比較してゲート耐圧を向上させることが可能となる。
かかる構造を有するＭＯＳＦＥＴの両端に位置する素子分離領域２００内には、当該ＭＯＳＦＥＴと、これと隣接する他の半導体素子とを電気的に分離するためのＳｉＯ２からなる素子分離層１４ｂが設けられている。素子分離層１４ｂは、後述するようにＬＯＣＯＳ法を用いて形成されるが、バーズビークを含まない構造となっており、素子分離領域２００の面積が従来構造と比較して縮小されている。
以下において本実施例に係る半導体装置の製造方法について説明する。図３および図４は、上記した本発明の第１実施例に係る半導体装置の各製造工程毎の断面図である。
はじめに、ｐ型のシリコンウエハを酸溶液で洗浄し、超純水でリンスした後、遠心乾燥機で乾燥させる。次に、洗浄済みのウエハを例えば雰囲気温度９００℃に設定された炉に搬入し酸素とシリコンとを反応させてシリコン基板１０上にパッド酸化膜（ＳｉＯ２）１１を成長させる。その後、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）ガスの熱化学反応によりパッド酸化膜（ＳｉＯ２）１１上にシリコン窒化膜（Ｓｉ３Ｎ４）１２を堆積させる（図３（ａ））。
次に、シリコン窒化膜１２上にレジストマスク（図示せず）を形成し、ドライエッチングによりシリコン窒化膜１２にパターニングを施す。このとき、次工程においてＬＯＣＯＳ膜１４を形成すべき部分のパッド酸化膜１１を露出させる（図３（ｂ））。
次に、レジストマスクを除去し洗浄した後、耐酸性を有するシリコン窒化膜１２をマスクとして、熱酸化法によりＳｉＯ２からなるＬＯＣＯＳ膜１４を選択的に成長させる。その後、シリコン窒化膜１２を熱リン酸（Ｈ３ＰＯ４）で除去し、続いてシリコン窒化膜１２下部に残ったパッド酸化膜１１をフッ酸（ＨＦ）で除去する。その後、ＬＯＣＯＳ膜１４に挟まれたシリコン基板１０のチャンネル領域上に熱酸化法によりゲート酸化膜１５を形成する（図３（ｃ））。
【０００７】
次に、シラン（ＳｉＨ４）を反応ガスとして使用したＬＰ−ＣＶＤ法等によってゲート酸化膜１５およびＬＯＣＯＳ膜１４上を覆うようにポリシリコン膜１６ａを堆積させる（図３（ｄ））。尚、この後、ポリシリコン膜１６ａの電気抵抗を下げるため、ポリシリコン膜１６ａ内にリン（Ｐ）を適量添加することとしてもよい。
次に、ポリシリコン膜１６ａ上にレジストマスク（図示せず）を形成し、ドライエッチングによりポリシリコン膜１６ａにパターニングを施し、ゲート電極１６を形成する。このとき、ゲート電極１６の端部がＬＯＣＯＳ膜１４の端部の比較的膜厚の厚い部分の上に位置するようにパターニングを施す（図３（ｅ））。
【０００８】
次に、パターニングされたゲート電極１６上およびＬＯＣＯＳ膜１４上の素子分離層１４ｂを形成する部分にレジストマスク１７を形成する（図４（ｆ））。続いて、ドライエッチング法によりレジストマスク１７の開口部から露出したＬＯＣＯＳ膜１４を選択的にエッチングする。これにより、ＬＯＣＯＳ膜１４は、ゲート酸化膜１５の端部を構成するゲート酸化膜１５の膜厚よりも厚い高膜厚部１４ａと素子分離領域２００内に延在する素子分離層１４ｂとに分割される。このように、素子分離層１４ｂは、ＬＯＣＯＳ膜１４を選択的にエッチングすることにより形成され、かかるエッチングによって端部処理がなされるためバーズビークを含まない構造となる。このエッチングによりＬＯＣＯＳ膜１４が除去された部分においてシリコン基板１０が露出する（図４（ｇ））。
次に、素子分離層１４ｂおよびゲート電極１６をマスクとして露出したシリコン基板１０の表面にリンイオン（３１Ｐ＋）を注入して、ゲート電極１６および素子分離層１４ｂに対して自己整合的にｎ型の低濃度不純物拡散領域１８を形成する。この時のイオン注入エネルギーは、例えば１８０ＫｅＶ、ドーズ量は５．０×１０１２〜１．０×１０１３ｃｍ−２とし、チルト角を例えば４５°に設定する。チルト角とは、ウエハ面の法線をウエハ中心に立てた時、この法線とイオンビームとが交差する角度をいう（図４（ｈ））。
続いて、素子分離領域１４ｂおよびゲート電極１６をマスクとしてヒ素イオン（７５Ａｓ＋）を注入してゲート電極１６および素子分離層１４ｂに対して自己整合的にｎ型の高濃度不純物拡散領域１９を形成する。この時のイオン注入エネルギーは、例えば４０ＫｅＶ、ドーズ量は６．０×１０１５ｃｍ−２とし、チルト角を例えば０°に設定する（図４（ｉ））。このようにゲート電極１６および素子分離層１４ｂをマスクとして自己整合的に高濃度不純物拡散領域１９を形成することにより、ゲート領域と高濃度不純物拡散領域１９とのオーバラップ量が減り、ゲート酸化膜の両端部に形成された高膜厚部の下方に高濃度不純物拡散領域１９の端部を位置させることが可能となる。イオン注入を行った後、８００〜９００℃でウエハのアニール処理を行い、イオン注入によって生じた結晶の損傷を回復させるとともに、注入したイオンの活性化を行う。
その後、ウエハ上に層間絶縁膜を形成し、ゲート、ソース、ドレイン領域に電極引き出し用のコンタクトホールを形成し、その上に配線用のＡＬを蒸着法やスパッタリング法等で形成し、ＡＬ配線のパターニングを施す。そして、水素（Ｈ２）と窒素（Ｎ２）とのフォーミングガス雰囲気中でシンタリングを行い、ＭＯＳ型半導体装置を完成させる。
このように、本実施例に係るＭＯＳ型半導体装置によれば、ゲート酸化膜の両端部に膜厚の厚い部分（高膜厚部）を形成するとともに、この高膜厚部の直下に高濃度不純物拡散領域の端部が位置するように構成したので、ゲート電極と高濃度不純物拡散領域との距離が広がり、ゲート電極と高濃度不純物拡散領域との間に電圧を印加した際の電界が緩和され、従来の同一サイズのデバイスと比較してゲートの高耐圧化を図ることができる。
また、本実施例に係るＭＯＳ型半導体装置の製造方法によれば、共通のＬＯＣＯＳ膜を用いて上記高膜厚部と素子分離層とを一括処理で形成することができるので、製造工程が煩雑になるといった弊害もない。また、素子分離層はＬＯＣＯＳ膜のエッチング処理を経て形成され、このエッチングにより端部処理がなされるので、バーズビークを含まない構造とすることができる。従って、従来のＬＯＣＯＳ膜をそのまま素子分離層として使用する従来構造と比較して素子分離領域の面積を小さくすることが可能となり、素子の微細化を図ることができる。
【０００９】
（第２実施例）
次に第２実施例に係る半導体装置の製造方法について説明する。第２実施例に係る半導体装置は、第１実施例の構成と比較して素子分離層１４ｂ上にポリシリコン配線２０が形成されている点が異なる。シリコン基板１０上にＬＯＣＯＳ膜１４およびゲート酸化膜１５を形成した後、全面をポリシリコン膜１６ａで覆う工程までは、上記第１実施例と同様である。図５（ａ）〜（ｄ）は、第２実施例に係るＭＯＳ型半導体装置の各製造工程毎の断面図であり、ポリシリコン膜１６ａの形成工程以降の工程が示されている。
シリコン基板１０上の全面にポリシリコン膜１６ａを形成した後、素子形成領域１００内のゲート電極形成部分と、素子分離領域２００内の配線形成部分のポリシリコン膜１６ａ上にレジストマスク３０を形成する（図５（ａ））。
次にレジストマスク３０を介してポリシリコン膜１６ａをエッチングしてパターニングを施し、素子形成領域１００にゲート電極１６を形成するとともに、素子分離領域２００にポリシリコン配線２０を形成する。このとき、ゲート電極１６の端部がＬＯＣＯＳ膜１４の端部の比較的膜厚の厚い部分の上に位置するようにパターニングを施す（図５（ｂ））。
これに続いて、レジストマスク３０の開口部において露出したＬＯＣＯＳ膜１４を選択的にエッチングする。これにより、ＬＯＣＯＳ膜１４は、ゲート酸化膜１５の端部を構成する比較的膜厚の厚いゲート酸化膜の高膜厚部１４ａと素子分離領域２００内に延在する素子分離層１４ｂに分割される。このように、素子分離層１４ｂは、ＬＯＣＯＳ膜１４を選択的にエッチングすることにより形成され、かかるエッチングによって端部処理がなされるためバーズビークを含まない構造となる。このエッチングによりＬＯＣＯＳ膜１４が除去された部分においてシリコン基板１０が露出する（図５（ｃ））。
次に、レジストマスク３０を除去した後、ポリシリコン配線２０およびゲート電極１６をマスクとして露出したシリコン基板１０の表面にリンイオン（３１Ｐ＋）を注入して、ゲート電極１６および素子分離層１４ｂに対して自己整合的にｎ型の低濃度不純物拡散領域１８を形成する。この時のイオン注入エネルギーは、例えば１８０ＫｅＶ、ドーズ量は５．０×１０１２〜１．０×１０１３ｃｍ−２とし、チルト角を例えば４５°に設定する。続いて、ポリシリコン配線２０およびゲート電極１６をマスクとしてヒ素イオン（７５Ａｓ＋）を注入してゲート電極１６および素子分離層１４ｂに対して自己整合的にｎ型の高濃度不純物拡散領域１９を形成する。この時のイオン注入エネルギーは、例えば４０ＫｅＶ、ドーズ量は６．０×１０１５ｃｍ−２とし、チルト角を例えば０°に設定する（図５（ｄ））。このように、ゲート電極１６およびポリシリコン配線２０をマスクとして自己整合的に高濃度不純物拡散領域１９を形成することにより、ゲート領域と高濃度不純物拡散領域１９とのオーバラップ量が減り、ゲート酸化膜の両端部に形成された高膜厚部の下方に高濃度不純物拡散領域１９の端部を位置させることが可能となる。イオン注入を行った後、８００〜９００℃でウエハのアニール処理を行い、イオン注入によって生じた結晶の損傷を回復させるとともに、注入したイオンの活性化を行う。
その後、ウエハ上に層間絶縁膜を形成し、ゲート、ソース、ドレイン領域に電極引き出し用のコンタクトホールを形成し、その上に配線用のＡＬを蒸着法やスパッタリング法等で形成し、ＡＬ配線のパターニングを施す。そして、水素（Ｈ２）と窒素（Ｎ２）とのフォーミングガス雰囲気中でシンタリングを行い、ＭＯＳ型半導体装置を完成させる。
このように、第２実施例のＭＯＳ型半導体装置の製造方法によれば、素子分離層上に配線を含む構造とすることができる。かかる配線は、ゲート電極材料と同一材料であるポリシリコンからなるため、ゲート電極のパターニングと、素子分離層上配線のパターニングを一括処理で行うことが可能となる。また、本実施例のように、素子分離層上の配線のパターニングと素子分離層のパターニングを共通のマスクを用いて行うことにより処理時間の短縮とマスクずれの問題を回避することが可能であり、素子分離層と配線の位置合わせを精度よく行うことが可能となる。
尚、上記各実施例では、素子形成領域にｎチャンネルＭＯＳＦＥＴを形成する場合を例に説明したが、素子形成領域にはｐチャンネルＭＯＳＦＥＴを形成することも可能である。
【図面の簡単な説明】
【００１０】
【図１】従来のＭＯＳ型半導体装置の構造を示す断面図である。
【図２】本発明の第１実施例に係るＭＯＳ型半導体装置の構造を示す断面図である。
【図３】図３（ａ）〜（ｅ）は、本発明の第１実施例に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ｆ）〜（ｉ）は、本発明の第１実施例に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第２実施例に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００１１】
１０  シリコン基板
１１  パッド酸化膜
１２  シリコン窒化膜
１４  ＬＯＣＯＳ膜
１４ａ  高膜厚部
１４ｂ  素子分離層
１５  ゲート酸化膜
１６ａ  ゲート電極
１８  低濃度不純物拡散領域
１９  高濃度不純物拡散領域
２０  ポリシリコン配線
【図１】
2010147325.tif 000003
【図２】
2010147325.tif 000004
【図３】
2010147325.tif 000005
【図４】
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【図５】
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