(57)【要約】【課題】内部回路情報未公開の製造元提供回路と顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の遅延試験を行うことができるようにする。【解決手段】試験回路１１を設ける。切替スイッチ１９は第２入力端子１９Ｂを選択状態、切替スイッチ２０は第１入力端子２０Ａを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路１３、１４のそれぞれの遅延量を測定する。また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。【選択図】図１
2010216903.tif 000002
【特許請求の範囲】
【請求項１】
第１回路と、
第２回路と、
試験回路とを有し
前記試験回路は、
入力端子を前記第２回路の所定出力端子に接続し、制御を受けて、バッファ又はフリップフロップとして機能する第１フリップフロップ／バッファと、
入力端子を前記第１回路の所定出力端子に接続し、制御を受けて、バッファ又はフリップフロップとして機能する第２フリップフロップ／バッファと、
制御を受けて、前記第１フリップフロップ／バッファの出力端子を前記第１回路の所定入力端子に接続すると共に、前記第２フリップフロップ／バッファの出力端子を前記第２回路の所定入力端子に接続する第１状態、又は、前記第１フリップフロップ／バッファの出力端子をフローティングにすると共に、前記第２フリップフロップ／バッファの出力端子を前記第１回路の前記所定入力端子に接続する第２状態、又は、前記第１フリップフロップ／バッファの出力端子を前記第２回路の前記所定入力端子に接続すると共に、前記第２フリップフロップ／バッファの出力端子をフローティングとする第３状態を取る接続回路を有すること
を特徴とする半導体集積回路装置。
【請求項２】
前記接続回路は、
第１入力端子を前記第１フリップフロップ／バッファの出力端子に接続し、出力端子を前記第１回路の前記所定入力端子に接続した第１切替スイッチと、
第１入力端子を前記第２フリップフロップ／バッファの出力端子に接続し、第２入力端子を前記第１切替スイッチの出力端子に接続し、出力端子を前記第１切替スイッチの第２入力端子及び前記第２回路の前記所定入力端子に接続した第２切替スイッチとを有し、
前記第１状態時、前記第１切替スイッチはその第１入力端子を選択状態、前記第２切替スイッチはその第１入力端子を選択状態とし、
前記第２状態時、前記第１切替スイッチはその第２入力端子を選択状態、前記第２切替スイッチはその第１入力端子を選択状態とし、
前記第３状態時、前記第１切替スイッチはその第１入力端子を選択状態、前記第２切替スイッチはその第２入力端子を選択状態とするように制御されること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１回路は、第１組合せ回路と、第２組合せ回路と、第１スキャンフリップフロップと、第２スキャンフリップフロップとを有し、
前記第１回路の前記所定入力端子は、前記第１組合せ回路を介して前記第１スキャンフリップフロップの通常入力端子に接続され、
前記第２スキャンフリップフロップの出力端子は、前記第２組合せ回路を介して前記第１回路の前記所定出力端子に接続され、
前記第２回路は、第３組合せ回路と、第４組合せ回路と、第３スキャンフリップフロップと、第４スキャンフリップフロップとを有し、
前記第２回路の前記所定入力端子は、前記第３組合せ回路を介して前記第３スキャンフリップフロップの通常入力端子に接続され、
前記第４スキャンフリップフロップの出力端子は、前記第４組合せ回路を介して前記第２回路の前記所定出力端子に接続されていること
を特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体集積回路装置の試験方法であって、
前記第２フリップフロップ／バッファをフリップフロップとして機能させると共に、前記接続回路を前記第２状態とし、前記第２フリップフロップ／バッファに与えるクロックの位相を遷移させることにより、前記第１回路の入力遅延量及び出力遅延量を測定する工程を含むこと
を特徴とする半導体集積回路装置の試験方法。
【請求項５】
請求項１乃至３のいずれか一項に記載の半導体集積回路装置の試験方法であって、
前記第１フリップフロップ／バッファをフリップフロップとして機能させると共に、前記接続回路を前記第３状態とし、前記第１フリップフロップ／バッファに与えるクロックの位相を遷移させることにより、前記第２回路の入力遅延量及び出力遅延量を測定する工程を含むこと
を特徴とする半導体集積回路装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路情報未公開の製造元提供回路と顧客側設計回路とを搭載した半導体集積回路装置、及び、このような半導体集積回路装置の試験方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造元が顧客に提供するＩＰ（Intellectual Property）マクロは、通常、秘密保持のために内部回路情報を未公開とされる。このため、ＩＰマクロ及び顧客側設計回路を搭載した半導体集積回路装置においては、図１６に示すように、ＩＰマクロ１及び顧客側設計回路２にそれぞれスキャンチェイン３及びスキャンチェイン４を設け、ＩＰマクロ１及び顧客側設計回路２のスキャン試験は、それぞれ別の試験パタンを作成して別々に実行されていた。５はＩＰマクロ１と顧客側設計回路２との間に設けられた信号配線である。このような半導体集積回路装置では、ＩＰマクロ１と顧客側設計回路２との間の遅延試験（実速度での動作確認）を行うことができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１４２７３６号公報
【特許文献２】特開２００１−２０８８１０号公報
【特許文献３】特開２００２−１０７４２６号公報
【特許文献４】特開２００６−３００７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、内部回路情報未公開の製造元提供回路と顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の遅延試験を行うことができるようにすることを課題とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本出願で開示する半導体集積回路装置は、内部回路情報未公開の製造元提供回路と顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の遅延試験を可能とする試験回路を搭載する。
【発明の効果】
【０００６】
開示した半導体集積回路装置によれば、製造元提供回路と顧客側設計回路との間の遅延試験を可能とする試験回路を搭載するとしているので、製造元提供回路と顧客側設計回路との間の遅延試験を行うことができる。開示した半導体集積回路装置が搭載する試験回路を利用した試験が本発明の半導体集積回路装置の試験方法である。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体集積回路装置の一実施形態の一部分を示す回路図である。
【図２】本発明の半導体集積回路装置の一実施形態が搭載する試験回路内のフリップフロップ／バッファの構成を示す回路図である。
【図３】本発明の半導体集積回路装置の一実施形態が搭載する試験回路内のフリップフロップ／バッファの動作を説明するための回路図である。
【図４】本発明の半導体集積回路装置の一実施形態が搭載する試験回路内のフリップフロップ／バッファの動作を説明するための回路図である。
【図５】本発明の半導体集積回路装置の一実施形態が搭載する試験回路の第１状態を示す回路図である。
【図６】本発明の半導体集積回路装置の一実施形態が搭載する試験回路の第２状態を示す回路図である。
【図７】本発明の半導体集積回路装置の一実施形態が搭載するＩＰマクロの出力遅延量の測定方法を説明するためのタイミングチャートである。
【図８】本発明の半導体集積回路装置の一実施形態が搭載するＩＰマクロの出力遅延量の測定方法を説明するためのタイミングチャートである。
【図９】本発明の半導体集積回路装置の一実施形態が搭載するＩＰマクロの入力遅延量の測定方法を説明するためのタイミングチャートである。
【図１０】本発明の半導体集積回路装置の一実施形態が搭載するＩＰマクロの入力遅延量の測定方法を説明するためのタイミングチャートである。
【図１１】本発明の半導体集積回路装置の一実施形態が搭載する試験回路の第３状態を示す回路図である。
【図１２】本発明の半導体集積回路装置の一実施形態が搭載する顧客側設計回路の出力遅延量の測定方法を説明するためのタイミングチャートである。
【図１３】本発明の半導体集積回路装置の一実施形態が搭載する顧客側設計回路の出力遅延量の測定方法を説明するためのタイミングチャートである。
【図１４】本発明の半導体集積回路装置の一実施形態が搭載する顧客側設計回路の入力遅延量の測定方法を説明するためのタイミングチャートである。
【図１５】本発明の半導体集積回路装置の一実施形態が搭載する顧客側設計回路の入力遅延量の測定方法を説明するためのタイミングチャートである。
【図１６】従来のスキャン試験方法を説明するための図である。
【発明を実施するための形態】
【０００８】
以下、図１〜図１５を参照して、本発明の一実施形態について説明する。本発明は、本発明の一実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【０００９】
図１は本発明の半導体集積回路装置の一実施形態の一部分を示す回路図である。図１中、１０は本発明の半導体集積回路装置の一実施形態の製造元が顧客に提供した内部回路情報を未公開とするＩＰマクロ、１１は本発明の半導体集積回路装置の一実施形態の製造元が顧客に提供した内部回路情報が公開されている試験回路である。
【００１０】
試験回路１１は、ＩＰマクロ１０に対応して設けられたものであり、図１では、ＩＰマクロ１０を囲むように記載している。ＩＰマクロ１０と試験回路１１とは一体として顧客に提供される。１２は顧客側が設計した顧客側設計回路である。顧客は、ＩＰマクロ１０及び試験回路１１からなる製造元提供回路に顧客側設計回路１２を追加して回路全体を完成させる。なお、試験回路１１を利用した試験が本発明の半導体集積回路装置の試験方法の一実施形態である。
【００１１】
ＩＰマクロ１０において、１３、１４は組合せ回路、１５、１６はスキャン試験を可能とするフリップフロップであるスキャンフリップフロップ、１０Ａは組合せ回路１４に対応して設けられた出力端子、１０Ｂは組合せ回路１３に対応して設けられた入力端子、ＣＬＫはクロックである。組合せ回路１３、１４及びスキャンフリップフロップ１５、１６以外のＩＰマクロ１０内の回路要素は、図示を省略している。スキャンフリップフロップ１５、１６等、ＩＰマクロ１０内のスキャンフリップフロップでＩＰマクロ１０側のスキャンチェインが作成されているが、図示を省略している。
【００１２】
試験回路１１において、１７、１８はフリップフロップ／バッファ（以下、ＦＦ／ＢＦと言う）である。ＦＦ／ＢＦ１７、１８は、第１切替信号Ｃ１により制御され、第１切替信号Ｃ１＝Ｈレベルの場合には、バッファとして機能し、第１切替信号Ｃ１＝Ｌレベルの場合には、フリップフロップとして機能するものである。ＴＣＫはクロックＣＬＫと同一周波数のテストクロックである。
【００１３】
１９は切替スイッチである。切替スイッチ１９は、第２切替信号Ｃ２により制御され、第２切替信号Ｃ２＝Ｌレベルの場合には、第１入力端子１９Ａを選択し、第１入力端子１９Ａと出力端子１９Ｘとを接続状態とし、第２切替信号Ｃ２＝Ｈレベルの場合には、第２入力端子１９Ｂを選択し、第２入力端子１９Ｂと出力端子１９Ｘとを接続状態とする。
【００１４】
２０は切替スイッチである。切替スイッチ２０は、第３切替信号Ｃ３により制御され、第３切替信号Ｃ３＝Ｌレベルの場合には、第１入力端子２０Ａを選択し、第１入力端子２０Ａと出力端子２０Ｘとを接続状態とし、第３切替信号Ｃ３＝Ｈレベルの場合には、第２入力端子２０Ｂを選択し、第２入力端子２０Ｂと出力端子２０Ｘとを接続状態とする。
【００１５】
顧客側設計回路１２において、２１、２２はスキャンフリップフロップ、２３、２４は組合せ回路、１２Ａは組合せ回路２３に対応して設けられた出力端子、１２Ｂは組合せ回路２４に対応して設けられた入力端子である。スキャンフリップフロップ２１、２２及び組合せ回路２３、２４以外の顧客側設計回路１２内の回路要素は、図示を省略している。スキャンフリップフロップ２１、２２等、顧客側設計回路１２内のスキャンフリップフロップで顧客側設計回路１２側のスキャンチェインが作成されているが、図示を省略している。
【００１６】
スキャンフリップフロップ１５、１６、２１、２２において、Ｄは通常入力端子、ＳＩはスキャン入力端子、ＣＫはクロック入力端子、Ｑは出力端子である。通常入力端子Ｄを有効とするか、スキャン入力端子ＳＩを有効とするかを制御する制御信号を入力するための端子は、図示を省略している。ＦＦ／ＢＦ１７、１８において、Ｄはデータ入力端子、ＣＫはクロック入力端子、ＣＨは切替信号入力端子、Ｑは出力端子である。
【００１７】
スキャンフリップフロップ２１の出力端子Ｑは、組合せ回路２３及び顧客側設計回路１２の出力端子１２Ａを介してＦＦ／ＢＦ１７のデータ入力端子Ｄに接続されている。ＦＦ／ＢＦ１７の出力端子Ｑは、切替スイッチ１９の第１入力端子１９Ａに接続されている。ＦＦ／ＢＦ１７のクロック入力端子ＣＫにはテストクロックＴＣＫが与えられ、ＦＦ／ＢＦ１７の切替信号入力端子ＣＨには第１切替信号Ｃ１が与えられる。切替スイッチ１９の出力端子１９Ｘは、ＩＰマクロ１０の入力端子１０Ｂ及び組合せ回路１３を介してスキャンフリップフロップ１５の通常入力端子Ｄに接続されると共に、切替スイッチ２０の第２入力端子２０Ｂに接続されている。
【００１８】
スキャンフリップフロップ１６の出力端子Ｑは、組合せ回路１４及びＩＰマクロ１０の出力端子１０Ａを介してＦＦ／ＢＦ１８のデータ入力端子Ｄに接続されている。ＦＦ／ＢＦ１８の出力端子Ｑは、切替スイッチ２０の第１入力端子２０Ａに接続されている。ＦＦ／ＢＦ１８のクロック入力端子ＣＫにはテストクロックＴＣＫが与えられ、ＦＦ／ＢＦ１８の切替信号入力端子ＣＨには第１切替信号Ｃ１が与えられる。切替スイッチ２０の出力端子２０Ｘは、顧客側設計回路１２の入力端子１２Ｂ及び組合せ回路２４を介してスキャンフリップフロップ２２の通常入力端子Ｄに接続されると共に、切替スイッチ１９の第２入力端子１９Ｂに接続されている。
【００１９】
図２はＦＦ／ＢＦ１７の構成を示す回路図である。ＦＦ／ＢＦ１８も同様に構成されている。図２中、２７はアナログスイッチであり、ＰＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ２９で構成されている。３０はラッチ回路であり、インバータ３１、３２で構成されている。３３はアナログスイッチであり、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３５で構成されている。３６はラッチ回路であり、インバータ３７、３８で構成されている。
【００２０】
データ入力端子Ｄは、アナログスイッチ２７の入力端子に接続されている。アナログスイッチ２７の出力端子は、インバータ３１の入力端子に接続されている。インバータ３１の出力端子は、アナログスイッチ３３の入力端子に接続されている。アナログスイッチ３３の出力端子は、インバータ３７の入力端子に接続されている。インバータ３７の出力端子は、出力端子Ｑに接続されている。
【００２１】
３９、４０はＯＲ回路、４１、４２はインバータである。クロック入力端子ＣＫは、ＯＲ回路３９の第１入力端子及びＯＲ回路４０の第１入力端子に接続されている。切替信号入力端子ＣＨは、ＯＲ回路３９の第２入力端子及びＯＲ回路４０の第２入力端子に接続されている。ＯＲ回路３９の出力端子は、ＮＭＯＳトランジスタ２９のゲートに接続されると共に、インバータ４１を介してＰＭＯＳトランジスタ２８のゲートに接続されている。ＯＲ回路４０の出力端子は、ＮＭＯＳトランジスタ３５のゲートに接続されると共に、インバータ４２を介してＰＭＯＳトランジスタ３４のゲートに接続されている。
【００２２】
図３及び図４はＦＦ／ＢＦ１７の動作を説明するための回路図である。図３に示すように、第１切替信号Ｃ１＝Ｈレベルの場合、ＯＲ回路３９、４０の出力はＨレベルに固定される。したがって、アナログスイッチ２７、３３はＯＮ状態に固定され、ＦＦ／ＢＦ１７はバッファとして機能する。ＦＦ／ＢＦ１８の場合も同様である。
【００２３】
これに対して、図４に示すように、第１切替信号Ｃ１＝Ｌレベルの場合、ＯＲ回路３９は、テストクロックＴＣＫに対してインバータとして機能し、反転テストクロック／ＴＣＫを出力する。ＯＲ回路４０は、テストクロックＴＣＫに対してバッファとして機能し、テストクロックＴＣＫを出力する。この結果、テストクロックＴＣＫ＝Ｈレベルの場合、アナログスイッチ２７はＯＦＦ、アナログスイッチ３３はＯＮとなり、テストクロックＴＣＫ＝Ｌレベルの場合、アナログスイッチ２７はＯＮ、アナログスイッチ３３はＯＦＦとなる。したがって、ＦＦ／ＢＦ１７はフリップフロップとして機能する。ＦＦ／ＢＦ１８の場合も同様である。
【００２４】
図５は試験回路１１の第１状態を示す回路図であり、通常モード時の場合である。通常モード時には、第１切替信号Ｃ１＝Ｈレベル、第２切替信号Ｃ２＝Ｌレベル、第３切替信号Ｃ３＝Ｌレベルとする。このようにすると、ＦＦ／ＢＦ１７、１８はバッファとして機能する。切替スイッチ１９は、第１入力端子１９Ａを選択し、第１入力端子１９Ａと出力端子１９Ｘとを接続状態とする。切替スイッチ２０は、第１入力端子２０Ａを選択し、第１入力端子２０Ａと出力端子２０Ｘとを接続状態とする。
【００２５】
したがって、通常モード時には、スキャンフリップフロップ２１が出力するデータは、組合せ回路２３、ＦＦ／ＢＦ１７、切替スイッチ１９及び組合せ回路１３を介してスキャンフリップフロップ１５の通常入力端子Ｄに伝送される。また、スキャンフリップフロップ１６が出力するデータは、組合せ回路１４、ＦＦ／ＢＦ１８、切替スイッチ２０及び組合せ回路２４を介してスキャンフリップフロップ２２の通常入力端子Ｄに伝送される。
【００２６】
図６は試験回路１１の第２状態を示す回路図であり、試験モード時のうち、組合せ回路１３の遅延量（ＩＰマクロ１０の入力遅延量）及び組合せ回路１４の遅延量（ＩＰマクロ１０の出力遅延量）を試験する場合である。組合せ回路１３、１４の遅延量を試験する場合には、第１切替信号Ｃ１＝Ｌレベル、第２切替信号Ｃ２＝Ｈレベル、第３切替信号Ｃ３＝Ｌレベルとする。このようにすると、ＦＦ／ＢＦ１８は、フリップフロップとして機能する。切替スイッチ１９は、第２入力端子１９Ｂを選択し、第２入力端子１９Ｂと出力端子１９Ｘとを接続状態とする。切替スイッチ２０は、第１入力端子２０Ａを選択し、第１入力端子２０Ａと出力端子２０Ｘとを接続状態とする。
【００２７】
図７及び図８は組合せ回路１４の遅延量（ＩＰマクロ１０の出力遅延量）の測定方法を説明するためのタイミングチャートである。図７及び図８において、（Ａ）はクロックＣＬＫ、（Ｂ）はテストクロックＴＣＫ、（Ｃ）はスキャンフリップフロップ（ＳＦＦ）１６の出力端子Ｑに出力されるデータ、（Ｄ）はＦＦ／ＢＦ１８のデータ入力端子Ｄに与えられるデータ、（Ｅ）は組合せ回路１３の入力ノード１３Ａに与えられるデータ、（Ｆ）はスキャンフリップフロップ１５の通常入力端子Ｄに与えられるデータ、（Ｇ）はスキャンフリップフロップ１５の出力端子Ｑに出力されるデータを示している。ΔＴ１４は組合せ回路１４の遅延量、ΔＴ１３は組合せ回路１３の遅延量である。
【００２８】
ここで、スキャンフリップフロップ１５の出力端子Ｑに出力されるデータが、その１クロックサイクル（１ＣＬＫ）前にスキャンフリップフロップ１６の出力端子Ｑに出力されたデータと同一であれば、スキャンフリップフロップ１５の出力データは合格（Pass）、同一でなければ不合格（Fail）とする。例えば、スキャンフリップフロップ１６がその出力端子ＱにData１を出力し、次のクロックサイクルで、スキャンフリップフロップ１５がその出力端子ＱにData１を出力した場合には、スキャンフリップフロップ１５の出力データは合格、Data１以外を出力した場合は不合格とする。
【００２９】
組合せ回路１４の遅延量（ＩＰマクロ１０の出力遅延量）を測定する場合には、図７に示すように、スキャンフリップフロップ１６の出力データが合格の状態から、図８に示すように、スキャンフリップフロップ１６の通常入力端子Ｄに与えられるデータをラッチするクロックＣＬＫの立ち上がりタイミングを基準タイミングＴrefとし、矢印Ｐ１で示すように、テストクロックＴＣＫの位相を基準タイミングＴref方向に遷移させていき、スキャンフリップフロップ１６の出力データが不合格となる直前のテストクロックＴＣＫの位相を測定する。そして、スキャンフリップフロップ１６の出力データが不合格となる直前のテストクロックＴＣＫの位相とクロックＣＬＫの位相との差を組合せ回路１４の遅延量（ＩＰマクロ１０の出力遅延量）として求める。
【００３０】
図９及び図１０は組合せ回路１３の遅延量（ＩＰマクロ１０の入力遅延量）の測定方法を説明するためのタイミングチャートである。図９及び図１０において、（Ａ）はクロックＣＬＫ、（Ｂ）はテストクロックＴＣＫ、（Ｃ）はスキャンフリップフロップ１６の出力端子Ｑに出力されるデータ、（Ｄ）はＦＦ／ＢＦ１８のデータ入力端子Ｄに与えられるデータ、（Ｅ）は組合せ回路１３の入力ノード１３Ａに与えられるデータ、（Ｆ）はスキャンフリップフロップ１５の通常入力端子Ｄに与えられるデータ、（Ｇ）はスキャンフリップフロップ１５の出力端子Ｑに出力されるデータを示している。ΔＴ１４は組合せ回路１４の遅延量、ΔＴ１３は組合せ回路１３の遅延量である。
【００３１】
組合せ回路１３の遅延量（ＩＰマクロ１０の入力遅延量）を測定する場合には、図９に示すように、スキャンフリップフロップ１５の出力データが合格の状態から、図１０に示すように、スキャンフリップフロップ１６の通常入力端子に与えられるデータをラッチするクロックＣＬＫの立ち上がりタイミングを基準タイミングＴrefとし、矢印Ｐ２で示すように、テストクロックＴＣＫの位相を基準タイミング方向と逆方向に遷移させていき、スキャンフリップフロップ１５の出力データが不合格となる直前の位相を測定する。そして、スキャンフリップフロップ１５の出力データが不合格となる直前のテストクロックＴＣＫの位相とクロックＣＬＫの位相の差を組合せ回路１３の遅延量（ＩＰマクロ１０の入力遅延量）として求める。ここで求められる組合せ回路１３の遅延量は、正確には、組合せ回路１３の遅延量に切替スイッチ１９、２０の遅延量を加えたものとなる。
【００３２】
なお、スキャンフリップフロップ１６に対する試験データの設定及びスキャンフリップフロップ１５の保持データの読み出しは、ＩＰマクロ１０側のスキャンチェインを利用して行うことができる。
【００３３】
図１１は試験回路１１の第３状態を示す回路図であり、試験モード時のうち、組合せ回路２３の遅延量（顧客側設計回路１２の出力遅延量）及び組合せ回路２４の遅延量（顧客側設計回路１２の入力遅延量）を試験する場合である。組合せ回路２３、２４の遅延量を試験する場合は、第１切替信号Ｃ１＝Ｌレベル、第２切替信号Ｃ２＝Ｌレベル、第３切替信号Ｃ３＝Ｈレベルとする。このようにすると、ＦＦ／ＢＦ１７はフリップフロップとして機能する。切替スイッチ１９は、第１入力端子１９Ａを選択し、第１入力端子１９Ａと出力端子１９Ｘとを接続状態とする。切替スイッチ２０は、第２入力端子２０Ｂを選択し、第２入力端子２０Ｂと出力端子２０Ｘとを接続状態とする。
【００３４】
図１２及び図１３は組合せ回路２３の遅延量（顧客側設計回路１２の出力遅延量）の測定方法を説明するためのタイミングチャートである。図１２及び図１３において、（Ａ）はクロックＣＬＫ、（Ｂ）はテストクロックＴＣＫ、（Ｃ）はスキャンフリップフロップ２１の出力端子Ｑに出力されるデータ、（Ｄ）はＦＦ／ＢＦ１７のデータ入力端子Ｄに与えられるデータ、（Ｅ）は組合せ回路２４の入力ノード２４Ａに与えられるデータ、（Ｆ）はスキャンフリップフロップ２２の通常入力端子Ｄに与えられるデータ、（Ｇ）はスキャンフリップフロップ２２の出力端子Ｑに出力されるデータを示している。ΔＴ２３は組合せ回路２３の遅延量、ΔＴ２４は組合せ回路２４の遅延量である。
【００３５】
ここで、スキャンフリップフロップ２２の出力端子Ｑに出力されるデータが、その１クロックサイクル（１ＣＬＫ）前にスキャンフリップフロップ２１の出力端子Ｑに出力されたデータと同一であれば、スキャンフリップフロップ２２の出力データは合格（Pass）、同一でなければ不合格（Fail）とする。例えば、スキャンフリップフロップ２１がその出力端子ＱにData１を出力し、次のクロックサイクルで、スキャンフリップフロップ２２がその出力端子ＱにData１を出力した場合には、スキャンフリップフロップ２２の出力データは合格、Data１以外を出力した場合は不合格とする。
【００３６】
組合せ回路２３の遅延量（顧客側設計回路１２の出力遅延量）を測定する場合には、図１２に示すように、スキャンフリップフロップ２２の出力データが合格の状態から、図１３に示すように、スキャンフリップフロップ２２の通常入力端子Ｄに与えられるデータをラッチするクロックＣＬＫの立ち上がりタイミングを基準タイミングＴrefとし、矢印Ｐ３で示すように、テストクロックＴＣＫの位相を基準タイミングＴref方向に遷移させていき、スキャンフリップフロップ２２の出力データが不合格となる直前のテストクロックＴＣＫの位相を測定する。そして、スキャンフリップフロップ２２の出力データが不合格となる直前のテストクロックＴＣＫの位相とクロックＣＬＫの位相との差を組合せ回路２３の遅延量（顧客側設計回路１２の出力遅延量）として求める。
【００３７】
図１４及び図１５は組合せ回路２４の遅延量（顧客側設計回路１２の入力遅延量）の測定方法を説明するためのタイミングチャートである。図１４及び図１５において、（Ａ）はクロックＣＬＫ、（Ｂ）はテストクロックＴＣＫ、（Ｃ）はスキャンフリップフロップ２１の出力端子Ｑに出力されるデータ、（Ｄ）はＦＦ／ＢＦ１７のデータ入力端子Ｄに与えられるデータ、（Ｅ）は組合せ回路２４の入力ノード２４Ａに与えられるデータ、（Ｆ）はスキャンフリップフロップ２２の通常入力端子Ｄに与えられるデータ、（Ｇ）はスキャンフリップフロップ２２の出力端子Ｑに出力されるデータを示している。ΔＴ２３は組合せ回路２３の遅延量、ΔＴ２４は組合せ回路２４の遅延量である。
【００３８】
組合せ回路２４の遅延量（顧客側設計回路１２の入力遅延量）を測定する場合には、図１４に示すように、スキャンフリップフロップ２２の出力データが合格の状態から、図１５に示すように、スキャンフリップフロップ２１の通常入力端子に与えられるデータをラッチするクロックＣＬＫの立ち上がりタイミングを基準タイミングＴrefとし、矢印Ｐ４で示すように、テストクロックＴＣＫの位相を基準タイミングＴref方向と逆方向に遷移させていき、スキャンフリップフロップ２２の出力データが不合格となる直前の位相を測定する。そして、スキャンフリップフロップ２２の出力データが不合格となる直前のテストクロックＴＣＫの位相とクロックＣＬＫの位相の差を組合せ回路２４の遅延量として求める。ここで求められる組合せ回路２４の遅延量は、正確には、組合せ回路２４の遅延量に切替スイッチ１９、２０の遅延量を加えたものとなる。
【００３９】
なお、スキャンフリップフロップ２１に対する試験データの設定及びスキャンフリップフロップ２２の保持データの読み出しは、ＩＰマクロ１０側のスキャンチェインを利用して行うことができる。
【００４０】
以上のように、本発明の半導体集積回路装置の一実施形態においては、ＩＰマクロ１０に対応して、ＦＦ／ＢＦ１７、１８及び切替スイッチ１９、２０を有する試験回路１１を設けているので、前述した測定方法により、組合せ回路１４の遅延量（ＩＰマクロ１０の出力遅延量）と、組合せ回路１３の遅延量（ＩＰマクロ１０の入力遅延量）と、組合せ回路２３の遅延量（顧客側設計回路１２の出力遅延量）と、組合せ回路２４の遅延量（顧客側設計回路１２の入力遅延量）とを測定することができる。
【００４１】
ここで、組合せ回路２３の遅延量（顧客側設計回路１２の出力遅延量）と、組合せ回路１３の遅延量（ＩＰマクロ１０の入力遅延量）との合計が１クロックサイクル以内であれば、顧客側設計回路１２のスキャンフリップフロップ２１の出力端子Ｑから、組合せ回路２３、ＦＦ／ＢＦ１７、切替スイッチ１９及び組合せ回路１３を介してスキャンフリップフロップ１５の通常入力端子Ｄに至る信号経路は遅延故障していないと判断することができる。この場合、ＦＦ／ＢＦ１７の遅延量と切替スイッチ１９の遅延量とを考慮する必要があるが、本発明の半導体集積回路装置の試験方法の一実施形態により測定される組合せ回路１３の遅延量は、正確には、組合せ回路１３の遅延量に切替スイッチ１９、２０の遅延量を加えたものとなるので、上記のような判断を行うことができる。
【００４２】
また、組合せ回路１４の遅延量（ＩＰマクロ１０の出力遅延量）と、組合せ回路２４の遅延量（顧客側設計回路１２の入力遅延量）との合計が１クロックサイクル以内であれば、ＩＰマクロ１０のスキャンフリップフロップ１８の出力端子Ｑから、組合せ回路１４、ＦＦ／ＢＦ１８、切替スイッチ２０及び組合せ回路２４を介してスキャンフリップフロップ２２の通常入力端子Ｄに至る経路は遅延故障していないと判断することができる。この場合、ＦＦ／ＢＦ１８の遅延量と切替スイッチ２０の遅延量とを考慮する必要があるが、本発明の半導体集積回路装置の試験方法の一実施形態により測定される組合せ回路１４の遅延量は、正確には、組合せ回路２４の遅延量に切替スイッチ１９、２０の遅延量を加えたものとなるので、上記のような判断を行うことができる。
【００４３】
このように、本発明の半導体集積回路装置の一実施形態によれば、ＩＰマクロ１０に対応して、ＦＦ／ＢＦ１７、１８及び切替スイッチ１９、２０を有する試験回路１１を搭載しているので、ＩＰマクロ１０と顧客側設計回路１２との間の遅延試験を行うことができる。
【符号の説明】
【００４４】
１…ＩＰマクロ
２…顧客側設計回路
３、４…スキャンチェイン
５…信号配線
１０…ＩＰマクロ
１１…試験回路
１２…顧客側設計回路
１３、１４…組合せ回路
１５、１６…スキャンフリップフロップ  
１７、１８…ＦＦ（フリップフロップ）／ＢＦ（バッファ）回路
１９、２０…切替スイッチ
２１、２２…スキャンフリップフロップ
２３、２４…組合せ回路
２７…アナログスイッチ
２８…ＰＭＯＳトランジスタ
２９…ＮＭＯＳトランジスタ
３０…ラッチ回路
３１、３２…インバータ
３３…アナログスイッチ
３４…ＰＭＯＳトランジスタ
３５…ＮＭＯＳトランジスタ
３６…ラッチ回路
３７、３８…インバータ
３９、４０…ＯＲ回路
４１、４２…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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