(57)【要約】【課題】ＦＥＯＬ段階から製造工程中チャージアップに対して被保護素子を保護する。【解決手段】半導体装置は、第１導電型半導体基板１の上部に、互いに隣接するように形成された第１導電型ウェル５ｂ及び第２導電型ウェル４ｂと、第２導電型ウェル４ｂの表面部に、互いに離間して形成された第１導電型拡散層１１ｂ及び第２導電型拡散層１４ｂと、第２導電型ウェル４ｂ上に形成され、第１導電型拡散層１１ｂを露出する開口部１０を有する絶縁膜９と、第２導電型拡散層１４ｂ上及び第１導電型ウェル５ｂの一部上を連続して覆うＯＮＯ膜８と、開口部１０上を含む絶縁膜９上に形成され、被保護素子及び第１導電型拡散層１１ｂと電気的に接続された導電膜１２とを備える。第２導電型拡散層１４ｂは、第１導電型ウェル５ｂの表面部にまで延伸している。ＯＮＯ膜８における第１導電型ウェル５ｂ上に位置する領域上に、基板表面電位制御電極１２ａが形成されている。【選択図】図１７
2010147302.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の上部に、この順に互いに隣接するように形成された第１の第１導電型ウェル、第１の第２導電型ウェル及び第２の第１導電型ウェルと、
前記第１の第１導電型ウェル及び第１の第２導電型ウェルを含み且つこれらの下方を覆うように形成された第２の第２導電型ウェルと、
前記第１の第１導電型ウェルの表面部に、互いに離間して形成された第１の第２導電型拡散層及び第１の第１導電型拡散層と、
前記第１の第２導電型ウェルの表面部に形成された第２の第２導電型拡散層と、
前記第２の第１導電型ウェルの表面部に形成された第２の第１導電型拡散層と、
前記第１の第１導電型ウェル上に形成され、前記第１の第２導電型拡散層を露出する開口部を有する絶縁膜と、
前記第１の第２導電型ウェルの表面部に形成され、前記第１の第１導電型拡散層と前記第２の第２導電型拡散層と間に位置する素子分離絶縁膜と、
前記第１の第１導電型拡散層上及び前記第１の第２導電型ウェルの一部上を連続して覆うＯＮＯ膜と、
前記開口部上を含む前記絶縁膜上に形成され、被保護素子及び前記第１の第２導電型拡散層と電気的に接続された導電膜とを備え、
前記第１の第１導電型拡散層は、前記第１の第２導電型ウェルの表面部にまで延伸しており、
前記第２の第２導電型拡散層は、前記第２の第１導電型ウェルの表面部にまで延伸していると共に、前記第２の第１導電型拡散層と接続していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の第１導電型拡散層上、前記第２の第２導電型拡散層上及び前記導電膜上に、それぞれ金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記ＯＮＯ膜における前記第１の第２導電型ウェル上に位置する領域上に、基板表面電位制御電極が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記基板表面電位制御電極上に金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記第１の第２導電型ウェルにおいて、その表面部における不純物濃度が、より深い領域における不純物濃度に比べて高いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記開口部において、前記導電膜と、前記第１の第２導電型拡散層との間に形成され、膜厚が４ｎｍ以下である介在絶縁膜を備えることを特徴とする半導体装置。
【請求項７】
第１導電型半導体基板の上部に、互いに隣接するように形成された第２導電型ウェル及び第１導電型ウェルと、
前記第２導電型ウェルの表面部に、互いに離間して形成された第１導電型拡散層及び第２導電型拡散層と、
前記第２導電型ウェル上に形成され、前記第１導電型拡散層を露出する開口部を有する絶縁膜と、
前記第２導電型拡散層上及び前記第１導電型ウェルの一部上を連続して覆うＯＮＯ膜と、
前記開口部上を含む前記絶縁膜上に形成され、被保護素子及び前記第１導電型拡散層と電気的に接続された導電膜とを備え、
前記第２導電型拡散層は、前記第１導電型ウェルの表面部にまで延伸し、
前記ＯＮＯ膜における前記第１導電型ウェル上に位置する領域上に、基板表面電位制御電極が形成されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記基板表面電位制御電極上及び前記導電膜上に、それぞれ金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項７又は８において、
前記第１導電型ウェルにおいて、その表面部における不純物濃度が、より深い領域における不純物濃度に比べて高いことを特徴とする半導体装置。
【請求項１０】
請求項７〜９のいずれか一つにおいて、
前記開口部において、前記導電膜と、前記第１導電型拡散層との間に形成され、膜厚が４ｎｍ以下である介在絶縁膜を備えることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか一つにおいて、
前記被保護素子は、ゲート絶縁膜である電荷蓄積層に対する電子、正孔の蓄積、除去により特性が変化する不揮発性半導体記憶装置であり、
前記被保護素子の電荷蓄積層は、前記ＯＮＯ膜と同一の膜からなり、
前記被保護素子のゲート電極が延伸して前記導電膜と電気的に接続していることを特徴とする半導体装置。
【請求項１２】
第１導電型半導体基板に、互いに離間した第１の素子分離絶縁膜及び第２の素子分離絶縁膜を形成する工程（ａ）と、
前記第１導電型半導体基板の上部に、前記第１の素子分離絶縁膜を内部に含む第１の第１導電型ウェルを形成する工程（ｂ）と、
前記第１導電型半導体基板の上部に、前記第２の素子分離絶縁膜を内部に含む第１の第２導電型ウェルを形成する工程と（ｃ）、
前記第１導電型半導体基板の上部に、第２の第１導電型ウェルを形成する工程（ｄ）と、
前記第１導電型半導体基板に、第２の第２導電型ウェルを形成する工程（ｅ）と、
前記第１の第１導電型ウェル内の表面部に、第１の第２導電型拡散層を形成する工程（ｆ）と、
前記第１の第１導電型ウェル及び前記第１の第２導電型ウェルの表面部に跨るように、第１の第１導電型拡散層を形成する工程（ｇ）と、
前記第１の第２導電型ウェル及び前記第２の第１導電型ウェルの表面部に跨るように、第２の第２導電型拡散層を形成する工程（ｈ）と、
前記第２の第１導電型ウェル内の表面部に、第２の第１導電型拡散層を形成する工程（ｉ）と、
前記第１の第１導電型ウェル上を覆い且つ開口部を備える絶縁膜を形成する工程（ｊ）と、
前記第１の第１導電型ウェルと前記第１の第２導電型ウェルとの境界の上方を覆い且つ前記第２の素子分離絶縁膜上にまで延びるＯＮＯ膜を形成する工程（ｋ）と、
前記開口部上を含む前記絶縁膜上に、被保護素子と電気的に接続する導電膜を形成する工程（ｌ）とを備え、
前記工程（ａ）から前記工程（ｌ）までを終えた後において、
前記第１の第２導電型ウェルは、前記第１の第１導電型ウェルと隣接し、
前記第２の第１導電型ウェルは、前記第１の第２導電型ウェルに対して前記第１の第１導電型ウェルとは反対側に隣接し、
前記第２の第２導電型ウェルは、前記第１の第１導電型ウェル及び前記第１の第２導電型ウェルを含み且つこれらの下方を覆うように形成され、
前記第１の第１導電型拡散層は、第１の素子分離絶縁膜を挟んで前記第１の第２導電型拡散層とは離間し、
前記第２の第２導電型拡散層は、前記第２の素子分離絶縁膜を挟んで前記第１の第１導電型拡散層とは離間し、
前記第２の第１導電型拡散層は、前記第２の第１導電型ウェル上にて前記第２の第２導電型拡散層と接続し、
前記開口部は、前記第１の第２導電型拡散層を露出し、
前記ＯＮＯ膜は、少なくとも前記第１の第１導電型拡散層上及び前記第１の第２導電型ウェルの一部上を覆うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
工程（ａ）〜（ｌ）よりも後に、配線層を形成する工程（ｍ）を更に備え、該工程（ｍ）において、前記ＯＮＯ膜にＵＶ光を照射することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記ＵＶ光の照射は、前記工程（ｍ）における配線材料の成膜工程にて行なうことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３において、
前記ＵＶ光の照射は、前記工程（ｍ）においてＵＶ照射工程を設けることにより行なうことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２〜１５のいずれか一つにおいて、
前記第２の第１導電型拡散層上、前記第２の第２導電型拡散層上及び前記導電膜上のそれぞれについて金属シリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２において、
前記ＯＮＯ膜における前記第１の第２導電型ウェル上方に位置する領域に、基板表面電位制御電極を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記第２の第１導電型拡散層上、前記第２の第２導電型拡散層上、前記導電膜上及び前記基板表面電位制御電極上のそれぞれについて、金属シリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
第１導電型半導体基板に、互いに離間した第１の素子分離絶縁膜及び第２の素子分離絶縁膜を形成する工程（ａ）と、
前記第１導電型半導体基板の上部に、前記第１の素子分離絶縁膜を内部に含む第２導電型ウェルを形成する工程（ｂ）と、
前記第１導電型半導体基板の上部に、前記第２の素子分離絶縁膜を内部に含む第１導電型ウェルを形成する工程（ｃ）と、
前記第２導電型ウェル内の表面部に、第１導電型拡散層を形成する工程（ｄ）と、
前記第１導電型ウェル及び前記第２導電型ウェルの表面部に跨るように、第２導電型拡散層を形成する工程（ｅ）と、
前記第２導電型ウェル上を覆い且つ開口部を備える絶縁膜を形成する工程（ｆ）と、
前記第１導電型ウェルと前記第２導電型ウェルとの境界の上方を覆い且つ前記第２の素子分離絶縁膜上にまで延びるＯＮＯ膜を形成する工程（ｇ）と、
前記開口部上を含む前記絶縁膜上に、被保護素子と電気的に接続する導電膜を形成する工程（ｈ）と、
前記ＯＮＯ膜における前記第１導電型ウェル上方に位置する領域に、基板表面電位制御電極を形成する工程（ｉ）とを備え、
前記工程（ａ）から前記工程（ｉ）までを終えた後において、
前記第１導電型ウェルは、前記第２導電型ウェルと隣接し、
前記第２導電型拡散層は、前記第１の素子分離絶縁膜を挟んで前記第１導電型拡散層とは離間し、
前記開口部は、前記第１導電型拡散層を露出し、
前記ＯＮＯ膜は、少なくとも前記第２導電型拡散層上及び前記第１導電型ウェルの一部上を覆うことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９において、
前記導電膜上及び前記基板表面電位制御電極上のそれぞれについて、金属シリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１２〜２０のいずれか一つにおいて、
前記絶縁膜は、酸化シリコン膜又は他のＯＮＯ膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、局所電荷蓄積型不揮発性メモリの製造工程途中において、チャージアップから素子を保護する技術に関する。
【背景技術】
【０００２】
局所電荷蓄積型不揮発メモリの製造工程中において、チャージアップにより電荷注入を受けてしまうと、電荷を製造工程後に除去するのは困難な場合が多い。そのため、製造工程中のメモリ素子部へのチャージアップダメージ制御技術が重要となっている。そこで、製造工程中にメモリ素子部に保護素子を接続し、チャージアップダメージを抑制する構造の半導体装置が提案されている。
【０００３】
そのような従来の半導体装置の一例を、図２８に示す（例えば、特許文献１を参照）。図２８のように、従来の半導体装置において、被保護素子５０に、配線４０を介し、チャージアップ保護トランジスタ５２が接続されている。
【０００４】
この構造において、被保護素子５０の電極Ｇに、配線工程中に正のチャージが印加されると、同時にチャージアップ保護トランジスタ５２の電極Ｇにも（アンテナ５５が正電荷を集めることにより）正電荷が印加される。このためチャージアップ保護トランジスタ５２が導通し、チャージは被保護素子５０の電極Ｇに帯電することなく、接地された基板側４１に抜けていく。
【０００５】
また、被保護素子５０の電極Ｇに、配線工程中に負のチャージが印加されると、チャージアップ保護トランジスタ５２のＳ／Ｄ拡散層とウェル拡散層とが順バイアスとなる。このため、チャージは被保護素子５０の電極Ｇの電極Ｇに帯電することなく接地された基板側４１に抜けていく。
【０００６】
以上のような動作により、被保護素子５０のチャージアップが防止できるとされている。
【特許文献１】ＵＳ６３３７５０２
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記に説明した半導体装置の場合、チャージアップ保護の効果が発揮されるのは、配線工程以降である。このため、製造工程中のＦＥＯＬ（front-end-of-line）段階、つまりトランジスタ等の素子を形成する段階において発生するチャージからメモリを保護することはできない。
【０００８】
この一方、メモリの微細化が進行するに伴い、ＦＥＯＬ段階における製造工程中のチャージアップが、メモリセル初期閾値電圧Ｖｔのばらつき等に及ぼす影響を無視できなくなり、大きな問題となりつつある。
【０００９】
例えば、微細化の進行に伴い、低温プロセスが必要となる。このため、ＦＥＯＬ段階にて蓄積された電荷を引き抜くための熱処理の工程を行なうことができず、配線工程以降にメモリ素子を保護するだけでは不十分となる。
【００１０】
また、例えばＯＮＯ膜厚が３０ｎｍ程度から１５ｎｍ程度に薄膜化された場合を考える。この場合に、ＦＥＯＬ段階の製造工程中のチャージングによって例えば１０Ｖ程度の電圧が長時間にわたって印加されたとすると、メモリセル初期閾値電圧Ｖｔを変動させ得る電荷注入が生じる可能性がある。このように、微細化によって、製造工程中のチャージの影響が顕著になっている。
【００１１】
以上に鑑みて、本発明の目的は、ＦＥＯＬ段階から製造工程中チャージアップに対して被保護素子を保護できると共に、製造工程後には、正電圧又は負電圧のいずれに対しても、メモリ素子駆動に必要な電圧以下の電圧においてメモリ素子を保護できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の半導体装置は、第１導電型半導体基板の上部に、この順に互いに隣接するように形成された第１の第１導電型ウェル、第１の第２導電型ウェル及び第２の第１導電型ウェルと、第１の第１導電型ウェル及び第１の第２導電型ウェルを含み且つこれらの下方を覆うように形成された第２の第２導電型ウェルと、第１の第１導電型ウェルの表面部に、互いに離間して形成された第１の第２導電型拡散層及び第１の第１導電型拡散層と、第１の第２導電型ウェルの表面部に形成された第２の第２導電型拡散層と、第２の第１導電型ウェルの表面部に形成された第２の第１導電型拡散層と、第１の第１導電型ウェル上に形成され、第１の第２導電型拡散層を露出する開口部を有する絶縁膜と、第１の第２導電型ウェルの表面部に形成され、第１の第１導電型拡散層と第２の第２導電型拡散層と間に位置する素子分離絶縁膜と、第１の第１導電型拡散層上及び第１の第２導電型ウェルの一部上を連続して覆うＯＮＯ膜と、開口部上を含む絶縁膜上に形成され、被保護素子及び第１の第２導電型拡散層と電気的に接続された導電膜とを備え、第１の第１導電型拡散層は、第１の第２導電型ウェルの表面部にまで延伸しており、第２の第２導電型拡散層は、第２の第１導電型ウェルの表面部にまで延伸していると共に、第２の第１導電型拡散層と接続している。
【００１３】
第１の半導体装置によると、被保護素子に対して正の工程チャージがかかった場合、第１の第１導電型ウェルと第１の第２導電型拡散層とからなるダイオードの耐圧により被保護素子が保護される。また、同様に、被保護素子に対して負の工程チャージがかかった場合、第１の第２導電型ウェルと第１の第１導電型拡散層とからなるダイオードの耐圧により被保護素子が保護される。
【００１４】
更に、このような工程チャージに対する保護は、半導体措置の製造工程のうちのＦＥＯＬ段階から発揮される。
【００１５】
尚、第２の第１導電型拡散層上、第２の第２導電型拡散層上及び導電膜上に、それぞれ金属シリサイド膜が形成されていることが好ましい。
【００１６】
このようにすると、第２の第１導電型拡散層と、第２の第２導電型拡散層との間に逆バイアスがかかった場合に耐圧が０Ｖに近くなり、実質的に完全に導電することになる。
【００１７】
また、ＯＮＯ膜における第１の第２導電型ウェル上に位置する領域上に、基板表面電位制御電極が形成されていることが好ましい。
【００１８】
このようにすると、基板表面電位制御電極に電圧を印加することにより、第１の第２導電型ウェルと第１の第１導電型拡散層との間の負耐圧を、書き込み・消去に支障のない値まで増大させることができる。
【００１９】
また、基板表面電位制御電極上に金属シリサイド膜が形成されていることが好ましい。
【００２０】
基板表面電位制御電極に対するコンタクトを設けるために、このようにするのがよい。
【００２１】
また、第１の第２導電型ウェルにおいて、その表面部における不純物濃度が、より深い領域における不純物濃度に比べて高いことが好ましい。
【００２２】
これにより、耐圧制御が容易になる。
【００２３】
また、開口部において、導電膜と、第１の第２導電型拡散層との間に形成され、膜厚が４ｎｍ以下である介在絶縁膜を備えていても良い。
【００２４】
このようになっていても、動作上の問題は生じない。また、導電膜と第１の第２導電型拡散層とが直結している場合、直結部分においてエピ異常成長が生じる場合がある。介在絶縁膜を備えることにより、このようなエピ異常成長を避けることができる。
【００２５】
前記の目的を達成するため、本発明に係る第２の半導体装置は、第１導電型半導体基板の上部に、互いに隣接するように形成された第２導電型ウェル及び第１導電型ウェルと、第２導電型ウェルの表面部に、互いに離間して形成された第１導電型拡散層及び第２導電型拡散層と、第２導電型ウェル上に形成され、第１導電型拡散層を露出する開口部を有する絶縁膜と、第２導電型拡散層上及び第１導電型ウェルの一部上を連続して覆うＯＮＯ膜と、開口部上を含む絶縁膜上に形成され、被保護素子及び第１導電型拡散層と電気的に接続された導電膜とを備え、第２導電型拡散層は、第１導電型ウェルの表面部にまで延伸し、ＯＮＯ膜における第１導電型ウェル上に位置する領域上に、基板表面電位制御電極が形成されている。
【００２６】
第２の半導体装置において、被保護素子に負の工程チャージがかかった場合、第１導電型拡散層と第２導電型ウェルとからなるダイオードの耐圧により被保護素子が保護される。同様に、被保護素子に正の工程チャージがかかった場合、第１導電型ウェルと第２導電型拡散層とからなるダイオードの耐圧により被保護素子が保護される。
【００２７】
更に、このような工程チャージに対する保護は、半導体措置の製造工程のうちのＦＥＯＬ段階から発揮される。
【００２８】
尚、基板表面電位制御電極上及び導電膜上に、それぞれ金属シリサイド膜が形成されていることが好ましい。
【００２９】
また、第１導電型ウェルにおいて、その表面部における不純物濃度が、より深い領域における不純物濃度に比べて高いことが好ましい。
【００３０】
これにより、耐圧制御が容易になる。
【００３１】
また、開口部において、導電膜と、第１導電型拡散層との間に形成され、膜厚が４ｎｍ以下である介在絶縁膜を備えていても良い。
【００３２】
このようになっていても、動作上の問題は生じない。
【００３３】
また、被保護素子は、ゲート絶縁膜である電荷蓄積層に対する電子、正孔の蓄積、除去により特性が変化する不揮発性半導体記憶装置であり、被保護素子の電荷蓄積層は、ＯＮＯ膜と同一の膜からなり、被保護素子のゲート電極が延伸して導電膜と電気的に接続していることが好ましい。
【００３４】
本発明の第１及び第２の半導体装置のいずれも、このような不揮発性半導体記憶装置を備える半導体装置にも適用できる。
【００３５】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、第１導電型半導体基板に、互いに離間した第１の素子分離絶縁膜及び第２の素子分離絶縁膜を形成する工程（ａ）と、第１導電型半導体基板の上部に、第１の素子分離絶縁膜を内部に含む第１の第１導電型ウェルを形成する工程（ｂ）と、第１導電型半導体基板の上部に、第２の素子分離絶縁膜を内部に含む第１の第２導電型ウェルを形成する工程と（ｃ）、第１導電型半導体基板の上部に、第２の第１導電型ウェルを形成する工程（ｄ）と、第１導電型半導体基板に、第２の第２導電型ウェルを形成する工程（ｅ）と、第１の第１導電型ウェル内の表面部に、第１の第２導電型拡散層を形成する工程（ｆ）と、第１の第１導電型ウェル及び第１の第２導電型ウェルの表面部に跨るように、第１の第１導電型拡散層を形成する工程（ｇ）と、第１の第２導電型ウェル及び第２の第１導電型ウェルの表面部に跨るように、第２の第２導電型拡散層を形成する工程（ｈ）と、第２の第１導電型ウェル内の表面部に、第２の第１導電型拡散層を形成する工程（ｉ）と、第１の第１導電型ウェル上を覆い且つ開口部を備える絶縁膜を形成する工程（ｊ）と、第１の第１導電型ウェルと第１の第２導電型ウェルとの境界の上方を覆い且つ第２の素子分離絶縁膜上にまで延びるＯＮＯ膜を形成する工程（ｋ）と、開口部上を含む絶縁膜上に、被保護素子と電気的に接続する導電膜を形成する工程（ｌ）とを備え、工程（ａ）から工程（ｌ）までを終えた後において、第１の第２導電型ウェルは、第１の第１導電型ウェルと隣接し、第２の第１導電型ウェルは、第１の第２導電型ウェルに対して第１の第１導電型ウェルとは反対側に隣接し、第２の第２導電型ウェルは、第１の第１導電型ウェル及び第１の第２導電型ウェルを含み且つこれらの下方を覆うように形成され、第１の第１導電型拡散層は、第１の素子分離絶縁膜を挟んで第１の第２導電型拡散層とは離間し、第２の第２導電型拡散層は、第２の素子分離絶縁膜を挟んで第１の第１導電型拡散層とは離間し、第２の第１導電型拡散層は、第２の第１導電型ウェル上にて第２の第２導電型拡散層と接続し、開口部は、第１の第２導電型拡散層を露出し、ＯＮＯ膜は、少なくとも第１の第１導電型拡散層上及び第１の第２導電型ウェルの一部上を覆う。
【００３６】
第１の半導体装置の製造方法によると、ＦＥＯＬ段階から工程チャージに対して被保護素子を保護しながら半導体装置を製造することができる。これは、配線工程から後の工程における保護しかできなかった従来技術に対し、有利である。尚、工程（ａ）〜工程（ｌ）について、その順序は特に限定しない。
【００３７】
尚、工程（ａ）〜（ｌ）よりも後に、配線層を形成する工程（ｍ）を更に備え、該工程（ｍ）において、ＯＮＯ膜にＵＶ光を照射することが好ましい。
【００３８】
このようにすると、ＵＶ光により励起された電子が第１導電型半導体基板からＯＮＯ膜８中に注入される。これにより、第１の第２導電型ウェル５と第１の第１導電型拡散層１４との間の負耐圧が増大する。例えば、最終の製造工程後には書き込み・消去に支障を与えない−１０Ｖ程度にまで回復する。
【００３９】
ここで、ＵＶ光の照射は、工程（ｍ）における配線材料の成膜工程にて行なっても良い。また、ＵＶ光の照射は、工程（ｍ）においてＵＶ照射工程を設けることにより行なっても良い。このいずれの方法を取ることも可能である。
【００４０】
また、第２の第１導電型拡散層上、第２の第２導電型拡散層上及び導電膜上のそれぞれについて金属シリサイド膜を形成する工程を備えることが好ましい。
【００４１】
このようにすると、それぞれ金属シリサイド膜を備えた半導体装置を製造することができる。
【００４２】
また、ＯＮＯ膜における第１の第２導電型ウェル上方に位置する領域に、基板表面電位制御電極を形成する工程を備えることが好ましい。
【００４３】
このようにすると、基板表面電位制御電極に電圧を印加し、ＯＮＯ膜を電気的に中和することができる。これにより、第１の第２導電型ウェルと第１の第１導電型拡散層との間の負耐圧が増大する。例えば、最終の製造工程後には書き込み・消去に支障を与えない−１０Ｖ程度にまで回復する。また、これはＵＶ光の照射を行なう場合よりも制御性に優れている。
【００４４】
また、第２の第１導電型拡散層上、第２の第２導電型拡散層上、導電膜上及び基板表面電位制御電極上のそれぞれについて、金属シリサイド膜を形成する工程を備えることが好ましい。
【００４５】
これにより、それぞれ金属シリサイド膜を備えた半導体装置を製造することができる。
【００４６】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、第１導電型半導体基板に、互いに離間した第１の素子分離絶縁膜及び第２の素子分離絶縁膜を形成する工程（ａ）と、第１導電型半導体基板の上部に、第１の素子分離絶縁膜を内部に含む第２導電型ウェルを形成する工程（ｂ）と、第１導電型半導体基板の上部に、第２の素子分離絶縁膜を内部に含む第１導電型ウェルを形成する工程（ｃ）と、第２導電型ウェル内の表面部に、第１導電型拡散層を形成する工程（ｄ）と、第１導電型ウェル及び第２導電型ウェルの表面部に跨るように、第２導電型拡散層を形成する工程（ｅ）と、第２導電型ウェル上を覆い且つ開口部を備える絶縁膜を形成する工程（ｆ）と、第１導電型ウェルと第２導電型ウェルとの境界の上方を覆い且つ第２の素子分離絶縁膜上にまで延びるＯＮＯ膜を形成する工程（ｇ）と、開口部上を含む絶縁膜上に、被保護素子と電気的に接続する導電膜を形成する工程（ｈ）と、ＯＮＯ膜における第１導電型ウェル上方に位置する領域に、基板表面電位制御電極を形成する工程（ｉ）とを備え、工程（ａ）から工程（ｉ）までを終えた後において、第１導電型ウェルは、第２導電型ウェルと隣接し、第２導電型拡散層は、第１の素子分離絶縁膜を挟んで第１導電型拡散層とは離間し、開口部は、第１導電型拡散層を露出し、ＯＮＯ膜は、少なくとも第２導電型拡散層上及び第１導電型ウェルの一部上を覆う。
【００４７】
第２の半導体装置の製造方法によると、ＦＥＯＬ段階から工程チャージに対して被保護素子を保護しながら半導体装置を製造することができる。これは、配線工程から後の工程における保護しかできなかった従来技術に対し、有利である。尚、工程（ａ）〜工程（ｉ）について、その順序は特に限定しない。
【００４８】
尚、導電膜上及び基板表面電位制御電極上のそれぞれについて、金属シリサイド膜を形成する工程を備えることが好ましい。
【００４９】
このようにすると、それぞれ金属シリサイド膜を備えた半導体装置を製造することができる。
【００５０】
また、第１及び第２の半導体装置の製造方法のいずれにおいても、絶縁膜は、酸化シリコン膜又は他のＯＮＯ膜であっても良い。
【発明の効果】
【００５１】
本発明の半導体装置及びその製造方法によると、ＦＥＯＬ段階から製造工程中チャージアップに対して被保護素子を保護できるとともに、製造工程後には正電圧又は負電圧のいずれかについて保護耐圧を上昇させて、メモリ素子駆動に必要な電圧以下の電圧においてメモリ素子を保護できる。
【発明を実施するための最良の形態】
【００５２】
以下に、本発明の実施形態について図面を参照しながら説明する。尚、各実施形態において、第１導電型としてＰ型、第２導電型としてＮ型を想定している。
【００５３】
（第１の実施形態）
本発明の第１の実施形態について、図面を参照しながら説明する。図１及び図２は、本実施形態にて例示する半導体装置６０の断面構成及び平面構成を模式的に示す図である。
【００５４】
図１に示すように、半導体装置６０は、第１導電型半導体基板１を用いて構成されている。第１導電型半導体基板１の上部には、互いに離間して第１の素子分離絶縁膜２及び第２の素子分離絶縁膜３が形成されると共に、これらをそれぞれ内部に含むように、第１の第１導電型ウェル４及び第１の第２導電型ウェル５が隣接して形成されている。更に、第１の第２導電型ウェル５に対して第１の第１導電型ウェル４の反対側に接するように、第２の第１導電型ウェル６が形成されている。第１の第１導電型ウェル４及び第１の第２導電型ウェル５の下方に、これら２つのウェルを覆うように、第２の第２導電型ウェル７が形成されている。
【００５５】
第１の第１導電型ウェル４の表面部に、第１の第２導電型拡散層１１が形成されている。また、第１の第１導電型ウェル４及び第１の第２導電型ウェル５の表面部に跨るように（言い換えると、第１の第１導電型ウェル４の表面部から、第１の第１導電型ウェル４と第１の第２導電型ウェル５との境界を越えて第１の第２導電型ウェル５の表面部まで延びるように）、第１の第１導電型拡散層１４が形成されている。これは、第１の素子分離絶縁膜２を挟んで第１の第２導電型拡散層１１とは反対側に分離され、且つ、第２の素子分離絶縁膜３とは離間して形成されている。
【００５６】
更に、第２の第１導電型ウェル６の表面部に、第２の第１導電型拡散層１５が形成されている。また、第１の第２導電型ウェル５及び第２の第１導電型ウェル６の表面部に跨ると共に、第２の第１導電型拡散層１５と隣接するように、第２の第２導電型拡散層１６が形成されている。
【００５７】
また、第１の第１導電型ウェル４における第１の第２導電型拡散層１１を挟んで第１の素子分離絶縁膜２とは反対側と、第２の第１導電型ウェル６における第２の第１導電型拡散層１５を挟んで第２の第２導電型拡散層１６とは反対側とに、他の素子分離絶縁膜２１が形成されている。
【００５８】
また、第１の第１導電型ウェル４上を覆うと共に、第１の第２導電型拡散層１１上に開口部１０を有する絶縁膜９が形成されている。絶縁膜９上には、メモリセル電極等の被保護素子から延伸された被保護素子ゲート電極１２が形成されている。開口部１０を介して、第１の第２導電型拡散層１１は、被保護素子ゲート電極１２と直接接続している。
【００５９】
被保護素子ゲート電極１２に対し、その上面には金属シリサイド膜１７が形成され、その端部側面には側壁絶縁膜１３が形成されている。また、第１の第１導電型ウェル４内の第１の素子分離絶縁膜２上から、第１の第２導電型ウェル５内の第２の素子分離絶縁膜３上までに亘って、第１の第１導電型拡散層１４上及び第１の第２導電型ウェル５上を覆うように、ＯＮＯ膜８が形成されている。また、第２の第１導電型拡散層１５上及び第２の第２導電型拡散層１６上を覆うように、金属シリサイド膜１７が形成されている。
【００６０】
更に、以上の各構成要素上を覆うように層間絶縁膜２４が形成され、更にその上に、配線層１８が形成されている。
【００６１】
図２は、半導体装置６０の平面レイアウトの一例である。図２において、図１に示した断面となる構造が複数（ここでは２つ）含まれる範囲が例示されている。尚、配線層１８、層間絶縁膜２４、側壁絶縁膜１３、第２の第２導電型ウェル７、第１導電型半導体基板１等については省略し、第１の第１導電型ウェル４、第１の第２導電型ウェル５、第２の第１導電型ウェル６及びＯＮＯ膜８については、形成範囲を示している。また、第１の第２導電型ウェル５に関しては、基板の表面にまで達している部分についても示している。
【００６２】
更に、図２に示された被保護素子ゲート電極１２から延びるメモリセルアレイのワード線２５と、図２の範囲外（右方）に設けられている他の被保護素子ゲート電極からのびるワード線２６についても示している。
【００６３】
以上のような半導体装置６０において、被保護素子ゲート電極１２に正の工程チャージ（半導体装置６０の製造途中に加わるチャージ）がかかった場合、第１の第１導電型ウェル４と、第１の第２導電型拡散層１１との間の耐圧（例えば、１０Ｖ）により被保護素子が保護される。また、被保護素子ゲート電極１２に負の工程チャージがかかった場合には、第１の第２導電型ウェル５と、第１の第１導電型拡散層１４との間の耐圧（例えば、−１０Ｖ）により被保護素子が保護される。ここで、例に挙げた＋１０Ｖは書き込み時の印加電圧により制限されるものであり、−１０Ｖは消去時の印加電圧により制限されるものである。
【００６４】
このような半導体装置６０の動作について、図３の等価回路図を用いて更に説明する。図３において、第１の第１導電型ウェル４と第１の第２導電型拡散層１１とからなるダイオードＡ、第１の第２導電型ウェル５と第１の第１導電型拡散層１４とからなるダイオードＢ、第１の第１導電型ウェル４と第２の第２導電型ウェル７とからなるダイオードＣ、第２の第２導電型ウェル７と第１導電型半導体基板１とからなるダイオードＤ及び第１の第２導電型ウェル５と第２の第１導電型ウェル６とからなるダイオードＥと、これらのダイオードの電気的接続が示されている。また、第１の第２導電型ウェル５、第２の第２導電型拡散層１６、金属シリサイド膜１７、第２の第１導電型拡散層１５、第２の第１導電型ウェル６を通って接地に通じる経路Ｘも示されている。経路Ｘは、正負いずれのバイアスに対しても導通状態である。更に、被保護素子Ｙも示されている。
【００６５】
ここで、ダイオードＡの逆バイアスの耐圧は１０Ｖ程度、ダイオードＢの逆バイアスの耐圧は−７〜−１０Ｖ程度であり、ダイオードＣ、Ｄ及びＥの逆バイアスはいずれも高耐圧である。
【００６６】
製造工程中において、被保護素子Ｙに対して正の工程チャージがかかった場合、等価回路全体の耐圧はダイオードＡによって決定される。また、ダイオードＡの耐圧以上のチャージがかかった場合、次の様な経路を通じて第１導電型半導体基板１に電流が抜け、被保護素子Ｙが工程チャージから保護される。つまり、被保護素子ゲート電極１２から、耐圧以上の電圧により逆バイアスのダイオードＡを通じて第１の第１導電型ウェル４に、ここから同じ導電型の第１の第１導電型拡散層１４に、ここから順バイアスのダイオードＢを通じて第１の第２導電型ウェル５に導通し、更に、経路Ｘを通じて第１導電型半導体基板１に至る経路である。
【００６７】
また、被保護素子Ｙに対して負の工程チャージがかかった場合、等価回路全体の耐圧はダイオードＢによって決定される。また、ダイオードＢの耐圧以上のチャージがかかった場合、次の様な経路を通じて第１導電型半導体基板１に電流が抜け、被保護素子Ｙが工程チャージから保護される。つまり、被保護素子ゲート電極１２から、順バイアスのダイオードＡを通じて第１の第１導電型ウェル４に、ここから同じ導電型の第１の第１導電型拡散層１４に、ここから耐圧以上の電圧により逆バイアスのダイオードＢを通じて第１の第２導電型ウェル５に、ここから順バイアスのダイオードＥを通じて第２の第１導電型ウェル６に導通し、更に第１導電型半導体基板１に至る経路である。尚、第１の第２導電型ウェル５からは、経路Ｘを通ることも考えられる。
【００６８】
更に、半導体装置６０の場合、後に説明する通り、保護素子が完成した後の配線工程において、ＵＶ光照射による電子の励起を利用してＯＮＯ膜８中の正孔を中和する。これにより、保護耐圧を上昇させて、書き込み・消去電圧を印加することのできる状態に回復させることができる。
【００６９】
次に、半導体装置６０の製造方法の一例について、その工程を示す断面図である図４〜図１１を参照して説明する。
【００７０】
まず、図４に示す通り、第１導電型半導体基板１上部に第１の素子分離絶縁膜２及び第２の素子分離絶縁膜３と、他の素子分離絶縁膜２１とを形成する。これには、例えばＳＴＩ（Shallow Trench Isolation）を用いればよい。
【００７１】
次に、図５に示すように、第１導電型半導体基板１の上部に、所定のイオンを導入することにより、第１の第１導電型ウェル４、第１の第２導電型ウェル５、第２の第１導電型ウェル６及び第２の第２導電型ウェル７を形成する。ここで、第１の第１導電型ウェル４と、第１の第２導電型ウェル５とが接しており、第１の第２導電型ウェル５内に、第２の素子分離絶縁膜３が位置する構成である。第２の第２導電型ウェル７は、第１導電型ウェル４、第１の第２導電型ウェル５を下方から覆うように、これらと第１導電型半導体基板１との間に配置する。
【００７２】
このとき、第１の第２導電型ウェル５において、その表面部における不純物濃度を、より深い領域における不純物濃度に比べて高くすることにより、耐圧制御が容易になる。
【００７３】
次に、図６に示すように、第１導電型半導体基板１上において、第１の素子分離絶縁膜２上から第２の素子分離絶縁膜３上までに亘って（第１の第１導電型ウェル４上及び第１の第２導電型ウェル５上に接して覆うように）ＯＮＯ膜８を形成すると共に、その他の領域には絶縁膜９を形成する。ここで、ＯＮＯ膜８は、例えば、下部酸化シリコン膜（膜厚５ｎｍ）、窒化シリコン膜（膜厚５ｎｍ）及び上部酸化シリコン膜（膜厚１０ｎｍ）の積層構造を取る膜である。また、絶縁膜９は、例えば膜厚２０ｎｍ程度の酸化シリコン膜としても良いし、これもＯＮＯ膜としても良い。尚、ＯＮＯ膜８については、メモリセル（図示せず）の電荷保持膜と共通の工程において形成しても良い。
【００７４】
次に、図７に示すように、絶縁膜９の一部をエッチング等により除去し、第１の第１導電型ウェル４を露出する開口部１０を設ける。
【００７５】
次に、図８に示すように、第１の第１導電型ウェル４内に、開口部１０を通じて例えばＡｓイオンを２×１０15／ｃｍ2 の条件にて不純物拡散し、第１の第２導電型拡散層１１を形成する。
【００７６】
次に、図９に示す工程を行なう。まず、開口部１０を介して第１の第２導電型拡散層１１と直接接続するように、絶縁膜９上に被保護素子ゲート電極１２を形成する。具体的には、まず例えば多結晶シリコン膜を膜厚２００ｎｍにＣＶＤ法にて堆積する。次に、該多結晶シリコン膜に対し、Ｐイオンを２×１０15／ｃｍ2 の条件にてイオン注入した後、ドライエッチングによりゲート電極のパターンに形成して被保護素子ゲート電極１２とする。
【００７７】
次に、被保護素子ゲート電極１２の側壁を覆うように、側壁絶縁膜１３を形成する。このためには、例えば酸化シリコン膜等をＣＶＤ法にて堆積した後に、ドライエッチングを行なって被保護素子ゲート電極１２の側壁に側壁絶縁膜１３を残せばよい。
【００７８】
尚、被保護素子ゲート電極１２と第１の第２導電型拡散層１１とは直接接続すると説明したが、これには限らず、被保護素子ゲート電極１２と第１の第２導電型拡散層１１との間に薄い絶縁膜（例えば膜厚４ｎｍ以下）を介在させても良い。この場合にも、動作上、問題は生じない。更に、被保護素子ゲート電極１２と第１の第２導電型拡散層１１とが直結している場合、直結部分においてエピ異常成長が生じる場合がある。そこで、この箇所に介在する絶縁膜を備えることにより、このようなエピ異常成長を避けることができる。
【００７９】
また、多結晶シリコン膜を堆積した後に、ＯＮＯ膜８に正孔を注入するチャージアップ工程を設けても良い。このようにすると、第１の第２導電型ウェル５と、次工程にて形成する第１の第１導電型拡散層１４との間の負耐圧が、ＧＩＤＬ（Gate-Induced-Drain-Leakage current）成分の増大により、例えば−７Ｖ程度に低下する。これにより、更に低耐圧にて被保護素子を保護することができる。
【００８０】
次に、図１０に示すように、第１の第１導電型拡散層１４、第２の第１導電型拡散層１５及び第２の第２導電型拡散層１６を、それぞれ、第１の第１導電型ウェル４、第２の第１導電型ウェル６及び第１の第２導電型ウェル５に形成する。
【００８１】
但し、第１の第１導電型拡散層１４は、第１の第１導電型ウェル４上及び第１の第２導電型ウェル５上に跨ると共に、第２の素子分離絶縁膜３とは離間する。つまり、第１の第１導電型拡散層１４と、第２の素子分離絶縁膜３との間において、第１の第２導電型ウェル５が基板表面にまで達し、ＯＮＯ膜８と接している。
【００８２】
また、第２の第２導電型拡散層１６は、第１の第２導電型ウェル５上及び第２の第１導電型ウェル６に跨ると共に、第２の第１導電型拡散層１５と接続するように形成する。
【００８３】
また、第１の第１導電型拡散層１４及び第２の第１導電型拡散層１５は、例えばＢイオンを用い、２×１０15／ｃｍ2 の条件にてイオン注入により形成する。第２の第２導電型拡散層１６は、例えばＡｓイオンを用い、２×１０15／ｃｍ2 の条件にてイオン注入により形成する。
【００８４】
但し、第１の第１導電型拡散層１４は、図９に示す被保護素子ゲート電極１２を形成するよりも前に形成しても良い。このようにすると、保護素子全体がより早く形成されることになり、より早い工程から、工程チャージに対する保護を行なうことができる。
【００８５】
次に、図１１に示すように、被保護素子ゲート電極１２上、第２の第１導電型拡散層１５上及び第２の第２導電型拡散層１６上に、それぞれ金属シリサイド膜１７を形成する。
【００８６】
第２の第１導電型拡散層１５と、第２の第２導電型拡散層１６との間に逆バイアスがかかった場合、濃度が高い拡散層同士であるため低耐圧となり、電流が流れる状態になる。このとき、両方の拡散層の上にここに金属シリサイド層１７が形成されていれば、耐圧は０Ｖに近くなり、実質的に完全に導電することになる。
【００８７】
更に、層間絶縁膜２４を形成すると共に、更にその上に配線層１８を形成する。
【００８８】
ここで、配線層１８を形成する工程において、紫外線（ＵＶ）の照射を伴う成膜法を用いるか、又は、強制的なＵＶ照射工程を設ける。このようにすると、ＵＶ光により励起された電子が、第１導電型半導体基板１からＯＮＯ膜８中に注入される。これにより、先の工程にてＧＩＤＬ成分の増大によって−７Ｖ程度に低下した、第１の第２導電型ウェル５と第１の第１導電型拡散層１４との間の負耐圧が増大する。例えば、最終の製造工程後には書き込み・消去に支障を与えない−１０Ｖ程度にまで回復する。
【００８９】
以上の製造方法によると、被保護素子は、ＦＥＯＬ段階から既に工程チャージに対して保護されている。これは、配線工程から後の工程における保護しかできなかった従来技術に対し、有利である。
【００９０】
また、通常ではＧＩＤＬは悪影響となるが、逆にこれを積極的に利用して製造工程中には保護耐圧を低下させており、書き込み・消去時の電圧よりも低い体圧による保護を行なうことができる。更に、製造工程後には、保護耐圧を上昇させて、書き込み・消去電圧を印加することができる状態に回復させることができる。
【００９１】
（第２の実施形態）
次に、本発明の第２の実施形態について、図面を参照しながら説明する。図１２及び図１３は、本実施形態にて例示する半導体装置６０ａの断面構成及び平面構成を模式的に示す図である。
【００９２】
図１２に示す通り、半導体装置６０ａは、図１に示す半導体装置６０と類似し、ＯＮＯ膜８上の基板表面電位制御電極１２ａ等の幾つかの構成要素が追加されている点が相違する。そこで、以下には相違点について詳しく説明し、半導体装置６０と同様の構成要素については図１と同じ符号を用いることにより簡略に説明する。
【００９３】
半導体装置６０ａは、半導体装置６０と同様に、第１の第１導電型ウェル４内の第１の素子分離絶縁膜２上から、第１の第２導電型ウェル５内の第２の素子分離絶縁膜３までに亘って、第１の第１導電型拡散層１４上及び第１の第２導電型ウェル５の一部上を覆うように形成されたＯＮＯ膜８を有している。
【００９４】
これに加えて、本実施形態にて例とする半導体装置６０ａは、ＯＮＯ膜８上で且つ第１の第２導電型ウェル５がＯＮＯ膜８と接している部分の上方の領域に、基板表面電位制御電極１２ａを備えている。該基板表面電位制御電極１２ａに対し、側面には側壁絶縁膜１３が形成され、また、上面には金属シリサイド膜１７が形成されている。
【００９５】
また、図１３は、半導体装置６０ａの平面レイアウトの一例である。ここでも、図２に対し、ＯＮＯ膜８上で且つ第１の第２導電型ウェル５がＯＮＯ膜８と接している部分の上方に、基板表面電位制御電極１２ａが形成されていることを示している。
【００９６】
半導体装置６０ａについても、第１の実施形態にて説明したのと同様に、被保護素子を工程チャージから保護することができる。つまり、被保護素子ゲート電極１２に正の工程チャージがかかった場合、第１の第１導電型ウェル４と、第１の第２導電型拡散層１１との間の耐圧（例えば、１０Ｖ）により被保護素子が保護される。また、被保護素子ゲート電極１２に負の工程チャージがかかった場合には、第１の第２導電型ウェル５と、第１の第１導電型拡散層１４との間の耐圧（例えば、−１０Ｖ）により被保護素子が保護される。ここで、例に挙げた＋１０Ｖは書き込み時の印加電圧、−１０Ｖは消去時の印加電圧により制限されるものである。
【００９７】
このような工程チャージに対する保護については、図３に示す等価回路を用いて更に説明することができる。具体的説明は第１の実施形態の場合と同様であるため、ここでは省略する。
【００９８】
以上に加えて、本実施形態の場合、基板表面電位制御電極１２ａを備えることによりＯＮＯ膜８中の正孔の制御性が向上している。つまり、第１の実施形態の場合、半導体装置６０製造の配線工程において、ＵＶ光照射による電子の励起を利用してＯＮＯ膜８中の正孔を中和する。これに対し、本実施形態の場合、半導体装置６０ａの製造が完了した後に、ＯＮＯ膜８上に形成した基板表面電位制御電極１２ａに所定の電圧を印加することにより、ＯＮＯ膜８中の正孔を中和する。このことにより、正孔の中和の制御性において、第１の実施形態の場合よりも優位性がある。
【００９９】
次に、半導体装置６０ａの製造方法について以下に説明する。図１４〜図１６は、図４〜図８に加えて参照する工程図である。
【０１００】
初めに、第１の実施形態にて図４〜図８を参照して説明したのと同じ工程を行なう。これにより、図８の構造が得られる。
【０１０１】
次に、図１４に示す工程を行なう。ここでは、開口部１０を介して第１の第２導電型拡散層１１と直接接続するように、絶縁膜９上に被保護素子ゲート電極１２を形成する。これと共に、ＯＮＯ膜８上に、基板表面電位制御電極１２ａを形成する。
【０１０２】
具体的には、まず第１導電型半導体基板１の上方に、例えば膜厚２００ｎｍの多結晶シリコン膜をＣＶＤ法により堆積する。次に、該多結晶シリコン膜に対し、Ｐイオンを２×１０15／ｃｍ2 の条件にてイオン注入する。その後、ドライエッチングによりパターン形成し、被保護素子ゲート電極１２及び基板表面電位制御電極１２ａを得る。
【０１０３】
次に、被保護素子ゲート電極１２及び基板表面電位制御電極１２ａの側壁を覆うように、側壁絶縁膜１３を形成する。このためには、例えば酸化シリコン膜等をＣＶＤ法にて堆積した後に、ドライエッチングを行なって被保護素子ゲート電極１２及び基板表面電位制御電極１２ａの側壁に側壁絶縁膜１３を残せばよい。
【０１０４】
尚、被保護素子ゲート電極１２と第１の第２導電型拡散層１１とは直接接続すると説明したが、これには限らず、薄い絶縁膜（例えば膜厚４ｎｍ以下）を介していても良い。この場合にも、動作上、問題は生じない。
【０１０５】
また、多結晶シリコン膜を堆積した後に、ＯＮＯ膜８に正孔を注入するチャージアップ工程を設けても良い。このようにすると、第１の第２導電型ウェル５と、次工程にて形成する第１の第１導電型拡散層１４との間の負耐圧が、ＧＩＤＬ成分の増大により、例えば−７Ｖ程度に低下する。これにより、更に低耐圧にて被保護素子を保護することができる。
【０１０６】
次に、図１５に示すように、第１の第１導電型拡散層１４、第２の第１導電型拡散層１５及び第２の第２導電型拡散層１６を、それぞれ、第１の第１導電型ウェル４、第２の第１導電型ウェル６及び第１の第２導電型ウェル５に形成する。
【０１０７】
但し、第１の第１導電型拡散層１４は、第１の第１導電型ウェル４上及び第１の第２導電型ウェル５上に跨ると共に、第２の素子分離絶縁膜３とは離間する。つまり、第１の第１導電型拡散層１４と、第２の素子分離絶縁膜３との間において、第１の第２導電型ウェル５が基板表面にまで達し、ＯＮＯ膜８と接している。
【０１０８】
また、第２の第２導電型拡散層１６は、第１の第２導電型ウェル５上及び第２の第１導電型ウェル６に跨ると共に、第２の第１導電型拡散層１５と接続するように形成する。
【０１０９】
また、第１の第１導電型拡散層１４及び第２の第１導電型拡散層１５は、例えばＢイオンを用い、２×１０15／ｃｍ2 の条件にてイオン注入により形成する。第２の第２導電型拡散層１６は、例えばＡｓイオンを用い、２×１０15／ｃｍ2 の条件にてイオン注入により形成する。
【０１１０】
但し、第１の第１導電型拡散層１４は、図１４に示す被保護素子ゲート電極１２を形成するよりも前に形成しても良い。このようにすると、保護素子全体がより早く形成されることになり、より早い工程から、工程チャージに対する保護を行なうことができる。
【０１１１】
次に、図１６に示すように、被保護素子ゲート電極１２上、第２の第１導電型拡散層１５、第２の第２導電型拡散層１６上及び基板表面電位制御電極１２ａ上に、それぞれ金属シリサイド膜１７を形成する。基板表面電位制御電極１２ａ上の金属シリサイド膜１７については、この箇所にコンタクトを設けるために形成する。
【０１１２】
更に、層間絶縁膜２４を形成し、その上に配線層１８を形成する。
【０１１３】
本実施形態の場合、製造工程が完了した後に、基板表面電位制御電極１２ａに電圧を印加し、ＯＮＯ膜８に注入されている正孔を抜き取るか、又は、電子によって中和する。このようにすると、先の工程にてＧＩＤＬ成分の増大によって−７Ｖ程度に低下した、第１の第２導電型ウェル５と第１の第１導電型拡散層１４との間の負耐圧が増大する。例えば、最終の製造工程後には書き込み・消去に支障を与えない−１０Ｖ程度にまで回復する。
【０１１４】
以上の製造方法によると、被保護素子は、ＦＥＯＬ段階から既に工程チャージに対して保護されている。これは、配線工程から後の工程における保護しかできなかった従来技術に対し、有利である。
【０１１５】
また、通常ではＧＩＤＬは悪影響となるが、逆にこれを積極的に利用して製造工程中には保護耐圧を低下させており、書き込み・消去時の電圧よりも低い体圧による保護を行なうことができる。更に、製造工程後には、保護耐圧を上昇させて、書き込み・消去電圧を印加することができる状態に回復させることができるという更なる効果も発揮する。
【０１１６】
また、ＵＶ光照射を利用している第１の実施形態の場合に比べて、電圧印加によって正孔を中和する本実施形態の方法は制御性に優れており、安定性が更に向上している。
【０１１７】
（第３の実施形態）
次に、本発明の第３の実施形態について、図面を参照しながら説明する。図１７及び図１８は、本実施形態にて例示する半導体装置６０ｂの断面構成及び平面構成を模式的に示す図である。
【０１１８】
図１７に示すように、半導体装置６０ｂは、第１導電型半導体基板１を用いて構成されている。第１導電型半導体基板１の上部には、互いに離間して第１の素子分離絶縁膜２及び第２の素子分離絶縁膜３が形成されると共に、これらをそれぞれ内部に含むように、第２導電型ウェル４ｂ及び第１導電型ウェル５ｂが隣接して形成されている。
【０１１９】
また、第２導電型ウェル４ｂの表面部には第１導電型拡散層１１ｂが形成されている。第２導電型ウェル４ｂ及び第１導電型ウェル５ｂの表面部に跨るように、第２導電型拡散層１４ｂが形成されている。これは、第１の素子分離絶縁膜２を挟んで第１導電型拡散層１１ｂとは反対側に分離され、且つ、第２の素子分離絶縁膜３とは離間して形成されている。
【０１２０】
また、第２導電型ウェル４ｂにおける第１導電型拡散層１１ｂを挟んで第１の素子分離絶縁膜２とは反対側に、他の素子分離絶縁膜２１が形成されている。
【０１２１】
また、第２導電型ウェル４ｂ上を覆うと共に、第２導電型拡散層１４ｂ上に開口部１０を有する絶縁膜９が形成されている。絶縁膜９上には、メモリセル電極等の被保護素子から延伸された被保護素子ゲート電極１２が形成されている。開口部１０を介して、第１導電型拡散層１１ｂは、被保護素子ゲート電極１２と直接接続している。
【０１２２】
被保護素子ゲート電極１２に対し、その上面には金属シリサイド膜１７が形成され、その端部側面には側壁絶縁膜１３が形成されている。また、第２導電型ウェル４ｂ内の第１の素子分離絶縁膜２上から、第１導電型ウェル５ｂ内の第２の素子分離絶縁膜３上までに亘って、第２導電型拡散層１４ｂ上及び第１導電型ウェル５ｂ上を覆うように、ＯＮＯ膜８が形成されている。
【０１２３】
また、ＯＮＯ膜８上で且つ第１導電型ウェル５ｂがＯＮＯ膜８と接している部分の上方を領域に、基板表面電位制御電極１２ａが形成されている。該基板表面電位制御電極１２ａに対し、側面には側壁絶縁膜１３が形成され、また、上面には金属シリサイド膜１７が形成されている。
【０１２４】
更に、以上の各構成要素上を覆うように層間絶縁膜２４が形成され、更にその上に、配線層１８が形成されている。
【０１２５】
図１８は、半導体装置６０ｂの平面レイアウトの一例である。図１８において、図１７に示した断面構造が複数（ここでは２つ）含まれる範囲が例示されている。尚、配線層１８、層間絶縁膜２４、側壁絶縁膜１３、第１導電型半導体基板１等については省略し、第１導電型ウェル５ｂ、第２導電型ウェル４ｂ、基板表面電位制御電極１２ａ、ＯＮＯ膜８については、形成範囲を示している。また、第１導電型ウェル５ｂに関しては、基板の表面にまで達している部分についても示している。
【０１２６】
以上のような半導体装置６０ｂにおいて、被保護素子ゲート電極１２に負の工程チャージがかかった場合、第２導電型ウェル４ｂと第１導電型拡散層１１ｂとの間の耐圧（例えば、−１０Ｖ）により被保護素子が保護される。また、被保護素子ゲート電極１２に正の工程チャージがかかった場合には、第１導電型ウェル５ｂと第２導電型拡散層１４ｂとの間の耐圧（例えば、１０Ｖ）により被保護素子が保護される。ここで、例に挙げた＋１０Ｖは書き込み時の印加電圧により制限されるものであり、−１０Ｖは消去時の印加電圧により制限されるものである。
【０１２７】
このような半導体装置６０ｂの動作について、図１９の等価回路図を用いて更に説明する。図１９において、第１導電型拡散層１１ｂと第２導電型ウェル４ｂとからなるダイオードＡ、第２導電型拡散層１４ｂと第１導電型ウェル５ｂとからなるダイオードＢ及び第２導電型ウェル４ｂと第１導電型半導体基板１とからなるダイオードＣと、これらのダイオードの電気的接続が示されている。また、第１導電型ウェル５ｂから第１導電型半導体基板１を通って接地に通じる経路Ｘと、被保護素子Ｙも示されている。
【０１２８】
ここで、ダイオードＡの逆バイアスの耐圧は−１０Ｖ程度、ダイオードＢの逆バイアスの耐圧は７〜１０Ｖ程度であり、ダイオードＣの逆バイアスは高耐圧である。
【０１２９】
製造工程中において、被保護素子Ｙに対して負の工程チャージがかかった場合、等価回路全体の耐圧はダイオードＡによって決定される。また、ダイオードＡの耐圧以上の電圧がかかった場合、次の様な経路を通じて第１導電型半導体基板１に電流が抜け、被保護素子Ｙが工程チャージから保護される。つまり、被保護素子ゲート電極１２から、耐圧以上の電圧により逆バイアスのダイオードＡを通じて第２導電型ウェル４ｂに、ここから同じ導電型の第２導電型ウェル４ｂに、ここから順バイアスのダイオードＢを通じて第１導電型ウェル５ｂに導通し、更に経路Ｘにより第１導電型半導体基板１に至る経路である。
【０１３０】
また、被保護素子Ｙに対して正の工程チャージがかかった場合、等価回路全体の耐圧はダイオードＢによって決定される。また、ダイオードＢの耐圧以上の電圧がかかった場合、次の様な経路を通じて第１導電型半導体基板１に電流が抜け、被保護素子Ｙが工程チャージから保護される。つまり、被保護素子ゲート電極１２から、順バイアスのダイオードＡを通じて第２導電型ウェル４ｂに、ここから同じ導電型の第２導電型ウェル４ｂに、ここから耐圧以上の電圧によりダイオードＢを通じて第１導電型ウェル５ｂに導通し、更に経路Ｘにより第１導電型半導体基板１に至る経路である。
【０１３１】
更に、半導体装置６０ｂの場合、後にも説明する通り、保護素子が完成した後に基板表面電位制御電極１２ａを用いて電圧を印加することにより、ＯＮＯ膜８中の正孔を中和することができる。これにより、保護耐圧を上昇させて、書き込み・消去電圧を印加することのできる状態に回復させることができる。
【０１３２】
次に、半導体装置６０ｂの製造方法について、その工程を示す断面図である図２０〜図２７を参照して説明する。
【０１３３】
まず、図２０に示すように、第１導電型半導体基板１の上部に、第１の素子分離絶縁膜２及び第２の素子分離絶縁膜３と、他の素子分離絶縁膜２１とを形成する。
【０１３４】
次に、図２１に示すように、第１導電型半導体基板１の上部に、所定のイオンを導入することにより、第２導電型ウェル４ｂ及び第１導電型ウェル５ｂを形成する。ここで、第２導電型ウェル４ｂと第１導電型ウェル５ｂとが接しており、第１導電型ウェル５ｂ内に第２の素子分離絶縁膜３が存在し且つ第２導電型ウェル４ｂ内に第１の素子分離絶縁膜２が存在する構成とする。
【０１３５】
このとき、第１導電型ウェル５ｂにおいて、その表面部における不純物濃度を表面から深い領域における不純物濃度に比べて濃くすることにより耐圧制御が容易になる。
【０１３６】
次に、図２２に示すように、第１導電型半導体基板１上において、第１の素子分離絶縁膜２上から第２の素子分離絶縁膜３上に亘って（第２導電型ウェル４ｂ及び第１導電型ウェル５ｂ上に接して覆うように）ＯＮＯ膜８形成すると共に、その他の領域には絶縁膜９を形成する。ここで、ＯＮＯ膜８は、例えば、下部酸化シリコン膜（膜厚５ｎｍ）、窒化シリコン膜（膜厚５ｎｍ）及び上部酸化シリコン膜（膜厚１０ｎｍ）の積層構造を取る膜である。また、絶縁膜９は、例えば膜厚２０ｎｍ程度の酸化シリコン膜としても良いし、これもＯＮＯ膜としても良い。尚、ＯＮＯ膜８については、メモリセル（図示せず）の電荷保持膜と共通の工程において形成しても良い。
【０１３７】
次に、図２３に示すように、絶縁膜９の一部をエッチング等により除去し、第２導電型ウェル４ｂを露出する開口部１０を設ける。
【０１３８】
次に、図２４に示すように、第２導電型ウェル４ｂ内に、開口部１０を通じて例えばＡｓイオンを２×１０15／ｃｍ2 の条件にて不純物拡散し、第１導電型拡散層１１ｂを形成する。
【０１３９】
次に、図２５の工程を行なう。まず、開口部１０を介して第１導電型拡散層１１ｂと直接接続するように、絶縁膜９上に被保護素子ゲート電極１２を形成する。これと同時に、ＯＮＯ膜８上に、基板表面電位制御電極１２ａを形成する。
【０１４０】
具体的には、まず例えば多結晶シリコン膜を膜厚２００ｎｍにＣＶＤ法にて堆積する。次に、該多結晶シリコン膜に対し、Ｐイオンを２×１０15／ｃｍ2 の条件にてイオン注入する。その後、ドライエッチングによりパターン形成し、被保護素子ゲート電極１２及び基板表面電位制御電極１２ａを得る。
【０１４１】
次に、被保護素子ゲート電極１２及び基板表面電位制御電極１２ａの側壁を覆うように、側壁絶縁膜１３を形成する。このためには、例えば酸化シリコン膜等をＣＶＤ法にて堆積した後に、ドライエッチングを行なって被保護素子ゲート電極１２及び基板表面電位制御電極１２ａの側壁に側壁絶縁膜１３を残せばよい。
【０１４２】
尚、被保護素子ゲート電極１２と第１の第２導電型拡散層１１とは直接接続すると説明したが、これには限らず、薄い絶縁膜（例えば膜厚４ｎｍ以下）を介していても良い。この場合にも、動作上、問題は生じない。
【０１４３】
また、多結晶シリコン膜を堆積した後に、ＯＮＯ膜８に正孔を注入するチャージアップ工程を設けても良い。このようにすると、第１導電型ウェル５ｂと、次工程にて形成する第２導電型拡散層１４ｂとの間の正耐圧が、ＧＩＤＬ成分の増大により、例えば７Ｖ程度に低下する。これにより、更に低耐圧にて被保護素子を保護することができる。
【０１４４】
次に、図２６に示すように、第２導電型ウェル４ｂに、第２導電型拡散層１４ｂを形成する。この際、第２導電型拡散層１４ｂは、第２導電型ウェル４ｂ及び第１導電型ウェル５ｂ上に跨ると共に、第２の素子分離絶縁膜３とは離間する。つまり、第２導電型拡散層１４ｂと、第２の素子分離絶縁膜３との間において、第１導電型ウェル５ｂが基板表面にまで達し、ＯＮＯ膜８と接している。
【０１４５】
また、第２導電型拡散層１４ｂは、例えば、例えばＢイオンを用い、２×１０15／ｃｍ2 の条件にてイオン注入により形成する。
【０１４６】
但し、第２導電型拡散層１４ｂは、図２５に示す被保護素子ゲート電極１２を形成するよりも前に形成しても良い。このようにすると、保護素子全体がより早く形成されることになり、より早い工程から、工程チャージに対する保護を行なうことができる。
【０１４７】
次に、図２７に示すように、被保護素子ゲート電極１２上及び基板表面電位制御電極１２ａ上に、金属シリサイド膜１７を形成する。更に、層間絶縁膜２４を形成し、その上に配線層１８を形成する。
【０１４８】
本実施形態の場合、製造工程が完了した後に、基板表面電位制御電極１２ａに電圧を印加し、ＯＮＯ膜８に注入されている電子を抜き取るか、又は、正孔によって中和する。このようにすると、先の工程にてＧＩＤＬ成分の増大によって７Ｖ程度に低下した、第１導電型ウェル５ｂと第２導電型拡散層１４ｂとの間の正耐圧が増大する。例えば、最終の製造工程後には書き込み・消去に支障を与えない１０Ｖ程度にまで回復する。
【０１４９】
以上の製造方法によると、被保護素子は、ＦＥＯＬ段階から既に工程チャージに対して保護されている。これは、配線工程から後の工程における保護しかできなかった従来技術に対し、有利である。通常では悪影響となるＧＩＤＬについて、逆にこれを積極的に利用して製造工程中には保護耐圧を低下させており、書き込み・消去時の電圧よりも低い体圧による保護を行なうことができる。更に、製造工程後には、保護耐圧を上昇させて、書き込み・消去電圧を印加することができる状態に回復させることができるという更なる効果も発揮する。
【０１５０】
また、ＵＶ光照射を利用している第１の実施形態の場合に比べて、電圧印加によって正孔を中和する本実施形態の方法は制御性に優れており、安定性が更に向上している。
【０１５１】
また、第１及び第２の実施形態の場合には負側の保護耐圧を低下させる効果があるのに対し、本実施形態の場合、正側の保護耐圧を低下させる効果が発揮される。
【０１５２】
また、第１〜第３の実施形態において説明した各構成要素の材料、寸法、イオン注入の条件、製造の工程順等について、望ましいものであるが、いずれも例示であって、記載内容には限定されない。
【産業上の利用可能性】
【０１５３】
本発明の半導体装置及びその製造方法は、ＦＥＯＬ段階から製造工程中チャージアップに対して被保護素子を保護できるとともに、製造工程後には正電圧又は負電圧のいずれかに対して、メモリ素子駆動に必要な電圧以下の電圧においてメモリ素子を保護でき、特に、局所電荷蓄積型不揮発性メモリの製造工程途中におけるチャージアップから素子を保護する技術として有用である。
【図面の簡単な説明】
【０１５４】
【図１】図１は、本発明の第１の実施形態に例示する半導体装置の要部断面を模式的に示す図である。
【図２】図２は、本発明の第１の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図３】図３は、本発明の第１の実施形態に例示する半導体装置の等価回路図である。
【図４】図４は、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図５】図５は、図４に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図６】図６は、図５に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図７】図７は、図６に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図８】図８は、図７に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図９】図９は、図８に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図１０】図１０は、図９に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図１１】図１１は、図１０に続いて、本発明の第１の実施形態に例示する半導体装置の製造工程を説明する図である。
【図１２】図１２は、本発明の第２の実施形態に例示する半導体装置の要部断面を模式的に示す図である。
【図１３】図１３は、本発明の第２の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図１４】図１４は、本発明の第２の実施形態に例示する半導体装置の製造工程を説明する図である。
【図１５】図１５は、図１４に続いて、本発明の第２の実施形態に例示する半導体装置の製造工程を説明する図である。
【図１６】図１６は、図１５に続いて、本発明の第２の実施形態に例示する半導体装置の製造工程を説明する図である。
【図１７】図１７は、本発明の第３の実施形態に例示する半導体装置の要部断面を模式的に示す図である。
【図１８】図１８は、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図１９】図１９は、本発明の第３の実施形態に例示する半導体装置の等価回路図である。
【図２０】図２０は、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２１】図２１は、図２０に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２２】図２２は、図２１に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２３】図２３は、図２２に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２４】図２４は、図２３に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２５】図２５は、図２４に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２６】図２６は、図２５に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２７】図２７は、図２６に続いて、本発明の第３の実施形態に例示する半導体装置の平面構成を模式的に示す図である。
【図２８】図２８は、従来の半導体装置を説明するための図である。
【符号の説明】
【０１５５】
１      第１導電型半導体基板
２      第１の素子分離絶縁膜
３      第２の素子分離絶縁膜
４      第１の第１導電型ウェル
４ｂ    第２導電型ウェル
５      第１の第２導電型ウェル
５ｂ    第１導電型ウェル
６      第２の第１導電型ウェル
７      第２の第２導電型ウェル
８      ＯＮＯ膜
９      絶縁膜
１０      開口部
１１      第１の第２導電型拡散層
１１ｂ    第１導電型拡散層
１２      被保護素子ゲート電極
１２ａ    基板表面電位制御電極
１３      側壁絶縁膜
１４      第１の第１導電型拡散層
１４ｂ    第２導電型拡散層
１５      第２の第１導電型拡散層
１６      第２の第２導電型拡散層
１７      金属シリサイド層
１８      配線層
２１      素子分離絶縁膜
２４      層間絶縁膜
６０      半導体装置
６０ａ    半導体装置
６０ｂ    半導体装置
【図１】
2010147302.tif 000003
【図２】
2010147302.tif 000004
【図３】
2010147302.tif 000005
【図４】
2010147302.tif 000006
【図５】
2010147302.tif 000007
【図６】
2010147302.tif 000008
【図７】
2010147302.tif 000009
【図８】
2010147302.tif 000010
【図９】
2010147302.tif 000011
【図１０】
2010147302.tif 000012
【図１１】
2010147302.tif 000013
【図１２】
2010147302.tif 000014
【図１３】
2010147302.tif 000015
【図１４】
2010147302.tif 000016
【図１５】
2010147302.tif 000017
【図１６】
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【図１７】
2010147302.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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