(57)【要約】【課題】本発明は、半導体装置の製造方法等に関し、ハードマスクを用いることなくエッチング加工が可能となる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、ゲート絶縁膜及び素子分離膜２の上にゲート電極３を形成する工程と、第１の層間絶縁膜４を形成する工程と、第１のＡｌ合金膜からなるＡｌ合金配線５を形成する工程と、第２の層間絶縁膜６を形成する工程と、第２のＡｌ合金膜７ａを形成する。次いで、第２のＡｌ合金膜７ａ上にレジストパターン８ａを形成する工程と、レジストパターン８ａにフロロカーボン系ガスを用いたプラズマ処理を行うことにより、レジストパターンの表面に硬化層８ｂを形成する工程と、硬化層８ｂが表面に形成されたレジストパターンをマスクとして異方性エッチングを行うことにより第２のＡｌ合金膜７ａを加工する工程と、を具備することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜及び素子分離膜の上にゲート電極を形成する工程と、
前記ゲート電極及び前記素子分離膜の上に第１の層間絶縁膜を形成する工程と、
前記Ａｌ合金配線及び前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１のＡｌ合金膜からなるＡｌ合金配線を形成する工程と、
前記第２の層間絶縁膜上に第２のＡｌ合金膜を形成する工程と、
前記第２のＡｌ合金膜上にレジストパターンを形成する工程と、
前記レジストパターンにフロロカーボン系ガスを用いたプラズマ処理を行うことにより、前記レジストパターンの表面に硬化層を形成する工程と、
前記硬化層が表面に形成されたレジストパターンをマスクとして異方性エッチングを行うことにより前記第２のＡｌ合金膜を加工する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
表面に段差を有する層間絶縁膜上に導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成する工程と、
前記レジストパターンにフロロカーボン系ガスを用いたプラズマ処理を行うことにより、前記レジストパターンの表面に硬化層を形成する工程と、
前記硬化層が表面に形成されたレジストパターンをマスクとして異方性エッチングを行うことにより前記導電膜を加工する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、前記硬化層はフロロカーボンを含む層であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３において、前記硬化層は前記レジストパターンの一部がフッ素イオンと結合することによってポリマー化されたものであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２乃至４のいずれか一項において、前記硬化層は、前記レジストパターンの上面及び側面に形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項２乃至５のいずれか一項において、前記層間絶縁膜の下方に１層目のＡｌ合金膜が形成されており、前記導電膜は、２層目以上のＡｌ合金膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項２乃至５のいずれか一項において、前記導電膜は、ポリシリコン膜又はメタル膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項２乃至７のいずれか一項において、前記プラズマ処理は、ＣＦ４、ＣＨＦ３及びＣ４Ｆ８の少なくとも一つのガスが用いられた処理であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に関し、特にレジスト膜の厚さを十分に厚くしなくても、レジストをフロロカーボンからなる硬化層でコーティングすることにより、ハードマスクを用いることなくエッチング加工が可能となる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来の配線パターン形成工程において、レジスト塗布部分の段差が大きい、または、微細パターンである等の理由により、レジスト膜厚が十分に得られない場合がある。詳細には、配線形成中にパターン上のレジストが消失することがないように、レジストを厚膜にすることが考えられるが、レジストパターン形成時に、段差が大きい領域において極端にレジストが厚く塗布されてしまい、その結果、レジストパターンの露光時に焦点深度が得られず現像残りやパターン異常が発生してしまうことから、レジスト膜厚が十分に得られない場合がある。このような場合、従来はハードマスクを用いている。このハードマスクには、被エッチング膜及びエッチング条件に対して、選択比が高い膜質が用いられる（例えば特許文献１参照）。
【０００３】
【特許文献１】特開２００３−１８８２５５号公報（段落００１９〜００２１）
【０００４】
以下、ハードマスクを用いた従来の半導体装置の製造方法について図３及び図４を参照しつつ説明する。
図３（ａ）及び（ｂ）は従来の半導体装置の製造方法を説明する為の断面図である。図４（ａ）〜（ｃ）は、図３（ａ）及び（ｂ）の領域１００を拡大した図である。
【０００５】
図３（ａ）に示すように、シリコン基板２１にＬＯＣＯＳ酸化膜２２を形成後、シリコン基板２１上に熱酸化法にてゲート絶縁膜（図示せぬ）を形成する。次いで、ＬＯＣＯＳ酸化膜２２及びゲート絶縁膜（図示せぬ）上にゲート電極２３を形成する。次いで、ＣＶＤ（Chemical  Vapor  Deposition）法にてゲート電極２３上に第１の層間絶縁膜２４を形成する。次いで、スパッタ法にて第１の層間絶縁膜２４上に第１のＡｌ合金膜を成膜し、フォトリソグラフィー法及びエッチング法にて第１の配線２５を形成する。次いで、ＣＶＤ法にて第１の配線２５上に第２の層間絶縁膜２６を形成する。
【０００６】
次いで、スパッタ法にて第２の層間絶縁膜２６上に第２のＡｌ合金膜２７ａを成膜し、第２のＡｌ合金膜２７ａ上にＣＶＤ法にてハードマスク用のＳｉＯ２膜２９ａを形成する。この際に、領域１００では、ゲート電極２３の端部の上層に位置する膜は、それぞれゲート電極２３の有無に応じて段差が生じている。この段差の詳細は図４（ａ）に示されている。図４（ａ）は、図３（ａ）に示す第２の層間絶縁膜２６、第２のＡｌ合金膜２７ａ及びＳｉＯ２膜２９ａが積層されている領域１００を拡大した図である。
【０００７】
次いで、図３（ｂ）に示すように、ＳｉＯ２膜２９ａ上にレジスト膜を塗布し、このレジスト膜を露光及び現像することによりＳｉＯ２膜２９ａ上にレジストパターン２８が形成される。
【０００８】
次いで、レジストパターン２８をマスクにしてＳｉＯ２膜２９ａを異方性エッチングによって加工することにより、第２のＡｌ合金膜２７ａ上にハードマスクを形成する（図示せぬ）。この際に、領域１００では、図４（ｂ）に示すように、ＳｉＯ２膜残り（ハードマスク残り）２９ｂが発生する。
【０００９】
次いで、前記ハードマスクをマスクにして第２のＡｌ合金膜２７ａをドライエッチングすることにより、図４（ｃ）に示すように、不要な第２のＡｌ合金膜２７ｃが除去され、第２のＡｌ合金膜２７ａからなる第２の配線が形成される。この際に、領域１００では、ＳｉＯ２膜残り２９ｂがマスクとなり、第２のＡｌ合金膜２７ａにおける膜残り２７ｂが発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図４（ａ）に示す段差が大きい領域１００のように、レジスト膜が塗布される第２のＡｌ合金膜２７ａの平坦性が悪く、ゲート電極２３などの下地パターンの影響により、第２のＡｌ合金膜２７ａの表面がシリコン基板２１の表面に対して垂直、もしくは垂直に近い状態になる場合がある。その為、第２のＡｌ合金膜２７ａ上にＳｉＯ２膜２９ａを成膜し、異方性エッチングによってハードマスクを形成する場合、図４（ｂ）に示すように、ＳｉＯ２膜残り２９ｂが残存してしまう。これは、シリコン基板２１の表面に対して垂直に形成された第２のＡｌ合金膜２７ａの表面上にハードマスク用のＳｉＯ２膜２９ａが形成され、このＳｉＯ２膜２９ａがエッチングされることなくハードマスク残り２９ｂとして残存してしまう為である。これにより、図４（ｃ）に示すように、第２のＡｌ合金膜２７ａがエッチングされる際に、ハードマスク残り２９ｂがマスクとなり、膜残り２７ｂが発生してしまうこととなる。
【００１１】
また、上述したハードマスク残り２９ｂが発生しないようにするために、等方性エッチングによってハードマスクを形成することも考えられる。しかし、等方性エッチングの場合、横方向へのエッチングが進行する為、ハードマスクが細くなり、さらに、ハードマスク側面がＲ形状になってしまう。その為、ハードマスクをマスクとして第２のＡｌ合金膜２７ａを加工すると、エッチング後の寸法精度が低下し、エッチング後の形状不良も生じる。
【００１２】
本発明は、上記のような事情を考慮してなされたものであり、本発明に係る態様は、レジスト膜の厚さを十分に厚くしなくても、レジストをフロロカーボンからなる硬化層でコーティングすることにより、ハードマスクを用いることなくエッチング加工が可能となる半導体装置の製造方法等である。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、ゲート絶縁膜及び素子分離膜の上にゲート電極を形成する工程と、
前記ゲート電極及び前記素子分離膜の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１のＡｌ合金膜からなるＡｌ合金配線を形成する工程と、
前記Ａｌ合金配線及び前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２のＡｌ合金膜を形成する工程と、
前記第２のＡｌ合金膜上にレジストパターンを形成する工程と、
前記レジストパターンにフロロカーボン系ガスを用いたプラズマ処理を行うことにより、前記レジストパターンの表面に硬化層を形成する工程と、
前記硬化層が表面に形成されたレジストパターンをマスクとして異方性エッチングを行うことにより前記第２のＡｌ合金膜を加工する工程と、
を具備することを特徴とする。
【００１４】
上記半導体装置の製造方法によれば、前記レジストパターンの表面に硬化層を形成し、前記硬化層が表面に形成されたレジストパターンをマスクとして異方性エッチングを行っている。これにより、レジストパターンの厚さを十分に厚くしなくてもハードマスクを用いることなくエッチング加工が可能となる特性を得ることができる。従って、レジストパターンをマスクとして第２のＡｌ合金膜をドライエッチングする際に、従来技術のようにハードマスクを用いる必要がない。結果、ハードマスク残りを起因とする、被エッチング膜である第２のＡｌ合金膜の膜残りを防止することが可能となる。
【００１５】
本発明に係る半導体装置の製造方法は、表面に段差を有する層間絶縁膜上に導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成する工程と、
前記レジストパターンにフロロカーボン系ガスを用いたプラズマ処理を行うことにより、前記レジストパターンの表面に硬化層を形成する工程と、
前記硬化層が表面に形成されたレジストパターンをマスクとして異方性エッチングを行うことにより前記導電膜を加工する工程と、
を具備することを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記硬化層はフロロカーボンを含む層であることが好ましい。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記硬化層は前記レジストパターンの一部がフッ素イオンと結合することによってポリマー化されたものであることを特徴とする。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記硬化層は、前記レジストパターンの上面及び側面に形成されることが好ましい。
【００１９】
上記半導体装置の製造方法によれば、前記硬化層は、前記レジストパターンの上面及び側面に形成されることにより、ドライエッチング中のレジスト細り及びレジスト倒れを抑制することが可能となる。
【００２０】
また、本発明に係る半導体装置の製造方法において、前記層間絶縁膜の下方に１層目のＡｌ合金膜が形成されており、前記導電膜は、２層目以上のＡｌ合金膜であることも可能である。
【００２１】
また、本発明に係る半導体装置の製造方法において、前記導電膜は、ポリシリコン膜又はメタル膜であることも可能である。
【００２２】
また、本発明に係る半導体装置の製造方法において、前記プラズマ処理は、ＣＦ４、ＣＨＦ３及びＣ４Ｆ８の少なくとも一つのガスが用いられた処理であることが好ましい。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。
図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
【００２４】
まず、図１（ａ）に示すように、シリコン基板１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜２を形成する。次いで、シリコン基板１の表面上にゲート酸化膜（図示せぬ）を熱酸化法にて形成する。その後、ゲート酸化膜（図示せぬ）及びＬＯＣＯＳ酸化膜２の上にＣＶＤ法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法にて加工形成する。これにより、ＬＯＣＯＳ酸化膜２の上にゲート電極３が形成される。
【００２５】
次いで、ＣＶＤ法にてＬＯＣＯＳ酸化膜２及びゲート電極３を含む基板の全面上に第１の層間絶縁膜４を成膜する。次いで、スパッタ法にて第１の層間絶縁膜４上に第１のＡｌ合金膜を成膜し、フォトリソグラフィー法及びエッチング法にて第１のＡｌ合金膜からなる第１の配線５を形成する。次いで、ＣＶＤ法にて第１の配線５上に第２の層間絶縁膜６を成膜する。
【００２６】
次いで、図１（ｂ）に示すように、スパッタ法にて第２の層間絶縁膜６上に第２のＡｌ合金膜７ａを成膜する。
【００２７】
次いで、図１（ｃ）に示すように、フォトリソグラフィー法により、第２のＡｌ合金膜７ａ上にレジスト膜を塗布し、このレジスト膜を露光及び現像することにより第２のＡｌ合金膜２７ａ上にレジストパターン８ａを形成する。
【００２８】
次いで、図２（ａ）に示すように、レジストパターン８ａの表面にフロロカーボン系ガスを用いたプラズマ処理を行う。このプラズマ処理は、酸化膜をドライエッチング法によってエッチングする処理と同じ処理であり、エッチングガスには、例えばＣＦ４、ＣＨＦ３及びＣ４Ｆ８等のＣＦ系ガスが用いられる。このような酸化膜エッチング条件を用いたプラズマ処理は、レジストパターン８ａと、その下層にある第２のＡｌ合金膜７ａが高選択比となる条件であることが好ましい。
【００２９】
このようなプラズマ処理を行うことにより、レジストパターン８ａの上面及び側面は、フロロカーボンを含む硬化層８ｂでコーティングされる。これは、レジストパターン８ａの上面及び側面の一部がフッ素イオンと結合することによってポリマー化され、フロロカーボン系ポリマーが形成される為である。
【００３０】
次いで、図２（ｂ）に示すように、硬化層８ｂでコーティングされたレジストパターン８ａをマスクとしてドライエッチング法にて第２のＡｌ合金膜７ａを加工することにより、第２のＡｌ合金膜からなる第２の配線７ｂが形成される。
【００３１】
その後、図２（ｃ）に示すように、硬化層８ｂでコーティングされたレジストパターン８ａを剥離する。
【００３２】
以上、本発明の実施形態によれば、レジストパターン８ａの表面及び側面の一部をポリマー化させ硬化層８ｂを形成することにより、従来のハードマスクと同等の特性を得ている。即ち、レジストパターン８ａの厚さを十分に厚くしなくてもハードマスクを用いることなくエッチング加工が可能となる特性を得ることができる。従って、レジストパターン８ａをマスクとして第２のＡｌ合金膜７ａをドライエッチングする際に、従来技術のようにハードマスクを用いる必要がない。このため、図４（ａ）に示すように、被エッチング膜である第２のＡｌ合金膜７ａの平坦性が悪く、さらに、シリコン基板の表面に対して垂直、もしくは垂直に近い状態になる場合においても、ハードマスク残りを起因とする、被エッチング膜である第２のＡｌ合金膜７ａの膜残りを防止することが可能となる。
【００３３】
また、上述したようにレジストパターン８ａに硬化層８ｂを形成することにより、レジストパターン８ａの上面だけでなく側面も硬化層８ｂでコーティングされる。これにより、ドライエッチング中のレジスト細り及びレジスト倒れを抑制することが可能となる。
【００３４】
また、ハードマスクを形成する必要がないため、工程短縮が可能となる。さらに、従来ハードマスクを用いる場合は、配線形成後において、ハードマスクを配線上に残存させたまま上層の膜を積層していた。その為、マスクとして用いたハードマスクが残っていることによって配線形成後の段差がそのハードマスクの膜厚だけ大きくなり、その結果、ハードマスクを用いない場合に比べて段差が大きくなっていた。しかし、本発明におけるレジストパターンをマスクとして用いる場合は、ハードマスクを用いないため、従来技術に比べて配線形成後の段差を小さくすることができる。
【００３５】
また、従来技術では、レジストパターン及びハードマスクをマスクとして、配線形成を行うことにより、レジストパターンを介して側壁保護ポリマーを発生させる手法がある。しかし、レジストパターンの膜厚を十分に厚くできない場合は、配線形成中にパターン上のレジストが消失し、配線形成が困難になってしまう。しかし、本発明におけるレジストパターンをマスクとして用いる場合は、レジストパターン８ａの上面及び側面の一部をポリマー化させ硬化層８ｂを形成している為、配線形成中にパターン上のレジストが消失することは無い。
【００３６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態では、被エッチング膜としてＡｌ合金膜を用いているが、被エッチング膜として他の導電膜、例えばポリシリコン膜又はＡｌ合金膜以外のメタル膜を用いることも可能である。
【００３７】
また、上記実施形態では、本発明を２層目のＡｌ合金膜に適用しているが、３層目以上のＡｌ合金膜に適用しても良いし、１層目のＡｌ合金膜に適用しても良い。本実施形態で２層目のＡｌ合金膜に適用している理由は、上層になればなるほど下地段差が大きくなるからであるが、１層目のＡｌ合金膜であっても下地段差が大きい場合やＡｌ合金膜の膜厚が厚い場合には本発明を適用しても良い。
【図面の簡単な説明】
【００３８】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）及び（ｂ）は、従来の半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）〜（ｃ）は、図３（ａ）及び（ｂ）に示す領域１００の拡大図。
【符号の説明】
【００３９】
１，２１・・・シリコン基板、２，２２・・・ＬＯＣＯＳ酸化膜、３，２３・・・ゲート電極、４，２４・・・第１の層間絶縁膜、５，２５・・・第１の配線、６，２６・・・第２の層間絶縁膜、７ａ，２７ｃ・・・第２のＡｌ合金膜、８ａ・・・レジストパターン、８ｂ・・・硬化層、７ｂ，２７ａ・・・第２の配線、２９ａ・・・ＳｉＯ２膜、２８・・・レジスト膜、２９ｂ・・・ハードマスク残り、２７ｂ・・・膜残り、１００・・・領域
【図１】
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【図２】
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【図３】
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【図４】
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