(57)【要約】【課題】情報保存装置及びその動作方法を提供する。【解決手段】情報保存装置及びその動作方法について開示されている。該情報保存装置は、磁性トラック及び書込み／読取りユニットを含むメモリ領域と、メモリ領域に連結された制御回路部とを含むことができる。磁性トラックの両端にそれぞれ連結された第１スイッチング素子及び第２スイッチング素子が備わり、書込み／読取りユニットに連結された第３スイッチング素子が備わりうる。制御回路部によって、第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子が制御され、磁性トラックと書込み／読取りユニットとのうち、少なくとも一つに動作電流が印加されうる。【選択図】図１
2010153022.tif 000002
【特許請求の範囲】
【請求項１】
複数の磁区領域及びそれらの間に磁区壁領域を有する磁性トラックと、
前記磁性トラックの第１領域に備わり、両端に第１電極及び第２電極を有する書込み／読取りユニットと、
前記磁性トラックの両端にそれぞれ連結された第１スイッチング素子及び第２スイッチング素子と、
前記書込み／読取りユニットの前記第１電極に連結された第３スイッチング素子と、
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子を制御し、前記磁性トラックと前記書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部とを含む情報保存装置。
【請求項２】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、トランジスタであることを特徴とする請求項１に記載の情報保存装置。
【請求項３】
前記第１スイッチング素子及び第２スイッチング素子のゲートは、第１ワードラインに連結され、
前記第３スイッチング素子のゲートは、第２ワードラインに連結されたことを特徴とする請求項２に記載の情報保存装置。
【請求項４】
第１ワードライン及び第２ワードラインと、それらと交差する第１ビットラインないし第４ビットラインとがさらに備わり、
前記第１スイッチング素子は、前記第１ワードラインと前記第１ビットラインとに連結され、
前記第２スイッチング素子は、前記第１ワードラインと前記第４ビットラインとに連結され、
前記第３スイッチング素子は、前記第２ワードラインと前記第２ビットラインとに連結され、
前記第３ビットラインは、前記書込み／読取りユニットの前記第２電極に連結されたことを特徴とする請求項１に記載の情報保存装置。
【請求項５】
前記回路部は、
前記第１ワードライン及び第２ワードラインに連結された第１回路部と、
前記第１ビットラインないし第４ビットラインに連結された第２回路部とを含むことを特徴とする請求項４に記載の情報保存装置。
【請求項６】
前記第２回路部は、前記第１ビットラインないし第４ビットラインにそれぞれ連結される第１信号発生器ないし第４信号発生器を含み、
前記書込み／読取りユニットの備わった前記第１領域に対する読取り動作は、前記第１信号発生器及び第２信号発生器によって制御され、
前記第１領域に対する書込み動作は、前記第２信号発生器及び第３信号発生器によって制御され、
前記磁性トラックの磁区壁を移動させる磁区壁移動の動作は、前記第１信号発生器及び第４信号発生器によって制御されることを特徴とする請求項５に記載の情報保存装置。
【請求項７】
前記第１回路部は、
前記読取り動作時に、前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子をターンオンさせ、前記書込み動作時に、前記第３スイッチング素子をターンオンさせ、前記磁区壁移動の動作時に、前記第１スイッチング素子及び第２スイッチング素子をターンオンさせるように構成されたことを特徴とする請求項６に記載の情報保存装置。
【請求項８】
前記第１信号発生器は、
前記第１ビットラインに連結される第１連結配線に連結された第１移動電流源と、
前記第１移動電流源と前記第１連結配線との間に備わった第１トランジスタと、
前記第１連結配線に並列に連結され、一端が接地された第２トランジスタ及び第３トランジスタと、
前記第２トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第１ ＡＮＤゲートと、
前記第１トランジスタに連結された出力端と、前記第１ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第２ ＡＮＤゲートと、
前記第１ ＡＮＤゲートの第２入力端と前記第２ ＡＮＤゲートの第２入力端との間に備わった第１インバータとを具備し、
前記第１ ＡＮＤゲートの第１入力端及び第２入力端に磁区壁移動信号が入力され、前記第３トランジスタのゲート端子に読取り信号が入力されることを特徴とする請求項６に記載の情報保存装置。
【請求項９】
前記第２信号発生器は、
前記第２ビットラインに連結される第２連結配線に並列に連結された読取り電流源及び第１書込み電流源と、
前記読取り電流源と前記第２連結配線との間に備わった第４トランジスタと、
前記第１書込み電流源と前記第２連結配線との間に備わった第５トランジスタと、
前記第２連結配線に連結され、一端が接地された第６トランジスタと、
前記第６トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第３ ＡＮＤゲートと、
前記第５トランジスタに連結された出力端と、前記第３ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第４ ＡＮＤゲートと、
前記第３ ＡＮＤゲートの第２入力端と前記第４ ＡＮＤゲートの第２入力端との間に備わった第２インバータとを具備し、
前記第３ ＡＮＤゲートの第１入力端及び第２入力端に書込み信号が入力され、前記第４トランジスタのゲート端子に読取り信号が入力されることを特徴とする請求項６に記載の情報保存装置。
【請求項１０】
前記第３信号発生器は、
前記第３ビットラインに連結される第３連結配線に連結された第２書込み電流源と、
前記第２書込み電流源と前記第３連結配線との間に備わった第７トランジスタと、
前記第３連結配線に連結され、一端が接地された第８トランジスタと、
前記第７トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第５ ＡＮＤゲートと、
前記第８トランジスタに連結された出力端と、前記第５ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第６ ＡＮＤゲートと、
前記第５ ＡＮＤゲートの第１入力端と前記第６ ＡＮＤゲートの第１入力端との間に備わった第３インバータとを具備し、
前記第５ ＡＮＤゲートの第１入力端及び第２入力端に書込み信号が入力されることを特徴とする請求項６に記載の情報保存装置。
【請求項１１】
前記第４信号発生器は、
前記第４ビットラインに連結される第４連結配線に連結された第２移動電流源と、
前記第２移動電流源と前記第４連結配線との間に備わった第９トランジスタと、
前記第４連結配線に連結され、一端が接地された第１０トランジスタと、
前記第９トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第７ ＡＮＤゲートと、
前記第１０トランジスタに連結された出力端と、前記第７ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第８ ＡＮＤゲートと、
前記第７ ＡＮＤゲートの第１入力端と前記第８ ＡＮＤゲートの第１入力端との間に備わった第４インバータとを具備し、
前記第７ ＡＮＤゲートの第１入力端及び第２入力端に磁区壁移動信号が入力されることを特徴とする請求項６に記載の情報保存装置。
【請求項１２】
前記第１回路部は、
前記第１ワードラインに出力端が連結された第１ ＯＲゲートと、
前記第２ワードラインに出力端が連結された第２ ＯＲゲートとを含み、
前記第１ ＯＲゲートの第１入力端及び第２入力端に、それぞれ移動信号及び読取り信号が入力され、前記第２ ＯＲゲートの第１入力端及び第２入力端に、それぞれ書込み信号及び前記読取り信号が入力されることを特徴とする請求項７に記載の情報保存装置。
【請求項１３】
前記磁性トラック、前記第１ワードライン及び第２ワードライン、前記第１ビットラインないし第４ビットライン、並びに前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、１つの単位メモリ領域を構成し、
複数の前記単位メモリ領域がメモリアレイをなすことを特徴とする請求項５に記載の情報保存装置。
【請求項１４】
前記第１回路部と前記メモリアレイとの間に、第１デコーダが備わり、
前記第２回路部と前記メモリアレイとの間に、第２デコーダとが備わったことを特徴とする請求項１３に記載の情報保存装置。
【請求項１５】
前記書込み／読取りユニットは、ＴＭＲ素子またはＧＭＲ素子であることを特徴とする請求項１に記載の情報保存装置。
【請求項１６】
前記書込み／読取りユニットは、前記磁性トラックの中央部に備わったことを特徴とする請求項１に記載の情報保存装置。
【請求項１７】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子のゲートは、互いに異なるワードラインに連結されたことを特徴とする請求項２に記載の情報保存装置。
【請求項１８】
請求項１ないし請求項１７のうち、いずれか１項に記載の情報保存装置の動作方法において、
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子のうち、少なくとも一つをターンオンさせる段階と、
前記磁性トラック及び前記書込み／読取りユニットのうち、少なくとも一つに電流を印加する段階とを含む情報保存装置の動作方法。
【請求項１９】
前記電流は、読取り電流または書込み電流であるか、または前記磁性トラックの磁区壁を移動させるための移動電流であることを特徴とする請求項１８に記載の情報保存装置の動作方法。
【請求項２０】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、トランジスタであることを特徴とする請求項１８に記載の情報保存装置の動作方法。
【請求項２１】
前記第１スイッチング素子及び第２スイッチング素子のゲートは、第１ワードラインに連結され、
前記第３スイッチング素子のゲートは、第２ワードラインに連結されたことを特徴とする請求項２０に記載の情報保存装置の動作方法。
【請求項２２】
前記第１ワードライン及び第２ワードラインと交差する第１ビットラインないし第４ビットラインをさらに含み、
前記第１ビットラインは、前記第１スイッチング素子に連結され、
前記第２ビットラインは、前記第３スイッチング素子に連結され、
前記第３ビットラインは、前記書込み／読取りユニットの前記第２電極に連結され、
前記第４ビットラインは、前記第２スイッチング素子に連結されたことを特徴とする請求項２１に記載の情報保存装置の動作方法。
【請求項２３】
前記回路部は、
前記第１ワードライン及び第２ワードラインに連結された第１回路部と、
前記第１ビットラインないし第４ビットラインに連結された第２回路部とを含むことを特徴とする請求項２２に記載の情報保存装置の動作方法。
【請求項２４】
前記第２回路部は、前記第１ビットラインないし第４ビットラインにそれぞれ連結される第１信号発生器ないし第４信号発生器を含み、
前記書込み／読取りユニットの備わった前記第１領域に対する読取り動作は、前記第１信号発生器及び第２信号発生器によって制御され、
前記第１領域に対する書込み動作は、前記第２信号発生器及び第３信号発生器によって制御され、
前記磁性トラックの磁区壁を移動させる磁区壁移動の動作は、前記第１信号発生器及び第４信号発生器によって制御されることを特徴とする請求項２３に記載の情報保存装置の動作方法。
【請求項２５】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子をターンオンさせる段階と、
前記第２信号発生器から、前記書込み／読取りユニットを経て、前記第１信号発生器に読取り電流を印加する段階とを含むことを特徴とする請求項２４に記載の情報保存装置の動作方法。
【請求項２６】
前記第３スイッチング素子をターンオンさせる段階と、
前記第２信号発生器及び第３信号発生器のうち一つから、前記書込み／読取りユニットを経て、前記第２信号発生器及び第３信号発生器のうち、他の一つに、書込み電流を印加する段階とを含むことを特徴とする請求項２４に記載の情報保存装置の動作方法。
【請求項２７】
前記第１スイッチング素子及び第２スイッチング素子をターンオンさせる段階と、
前記第１信号発生器及び第４信号発生器のうち一つから、前記磁性トラックを経て、前記第１信号発生器及び第４信号発生器のうち、他の一つに、移動電流を印加する段階とを含むことを特徴とする請求項２４に記載の情報保存装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報保存装置及びその動作方法に関する。
【背景技術】
【０００２】
電源が遮断されても、記録された情報が維持される不揮発性情報保存装置は、ＨＤＤ（hard disk drive）や不揮発性ＲＡＭ（random access memory）などがある。
【０００３】
一般的に、ＨＤＤは、回転する部分を有する保存装置であって摩耗する傾向があり、動作時に、フェール（fail）が発生する可能性が高いために、信頼性に劣る。一方、不揮発性ＲＡＭの代表的な例として、フラッシュメモリを挙げることができるが、フラッシュメモリは、回転する機械装置を使用しないが、書込み／読取り動作速度が遅く、かつ寿命が短く、ＨＤＤに比べて保存容量が小さいという短所がある。また、フラッシュメモリの生産コストは、相対的に高い方である。
【０００４】
このため最近では、従来の不揮発性情報保存装置の問題点を克服するための方案として、磁性物質の磁区壁（magnetic domain wall）の移動原理を利用する新しい情報保存装置に関する研究及び開発がなされている。磁区（magnetic domain）は、強磁性体内で、磁気モーメントが一定方向に整頓された磁気的な微小領域であり、磁区壁は、互いに異なる磁化方向を有する磁区の境界部である。磁区及び磁区壁は、磁性体に印加される電流によって移動しうる。磁区及び磁区壁の移動原理を利用すれば、回転する機械装置を使用せずに、保存容量の大きい情報保存装置を具現できると予想される。
【０００５】
しかし、磁区壁移動を利用した情報保存装置は、まだ開発初期段階にあり、これについての研究は、ほとんど単位ストレージ領域に係わることに限定されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一側面（aspect）は、磁区及び磁区壁の移動を利用する情報保存装置を提供することである。
【０００７】
本発明の他の側面は、前記情報保存装置の動作方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態は、複数の磁区領域及びそれらの間に磁区壁領域を有する磁性トラックと、前記磁性トラックの第１領域に備わり、両端に第１電極及び第２電極を有する書込み／読取りユニットと、前記磁性トラックの両端にそれぞれ連結された第１スイッチング素子及び第２スイッチング素子と、前記書込み／読取りユニットの前記第１電極に連結された第３スイッチング素子と、前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子を制御し、前記磁性トラックと前記書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部とを含む情報保存装置を提供する。
【０００９】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、トランジスタでありうる。
【００１０】
前記第１スイッチング素子及び第２スイッチング素子のゲートは、第１ワードラインに連結され、前記第３スイッチング素子のゲートは、第２ワードラインに連結されうる。
【００１１】
前記第１ワードライン及び第２ワードラインと交差する第１ビットラインないし第４ビットラインが備わりうる。
【００１２】
前記第１ビットラインは、前記第１スイッチング素子に連結され、前記第２ビットラインは、前記第３スイッチング素子に連結され、前記第３ビットラインは、前記書込み／読取りユニットの前記第２電極に連結され、前記第４ビットラインは、前記第２スイッチング素子に連結されうる。
【００１３】
前記回路部は、前記第１ワードライン及び第２ワードラインに連結された第１回路部と、及び前記第１ビットラインないし第４ビットラインに連結された第２回路部とを含むことができる。
【００１４】
前記第２回路部は、前記第１ビットラインないし第４ビットラインにそれぞれ連結される第１信号発生器ないし第４信号発生器を含むことができる。
【００１５】
前記書込み／読取りユニットの備わった前記第１領域に対する読取り動作は、前記第１信号発生器及び第２信号発生器によって制御され、前記第１領域に対する書込み動作は、前記第２信号発生器及び第３信号発生器によって制御され、前記磁性トラックの磁区壁を移動させる磁区壁移動動作は、前記第１信号発生器及び第４信号発生器によって制御されうる。
【００１６】
前記第１回路部は、前記読取り動作時に、前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子をターンオンさせ、前記書込み動作時に、前記第３スイッチング素子をターンオンさせ、前記磁区壁移動動作時に、前記第１スイッチング素子及び第２スイッチング素子をターンオンさせるように構成されうる。
【００１７】
前記第１信号発生器は、前記第１ビットラインに連結される第１連結配線に連結された第１移動電流源；前記第１移動電流源と前記第１連結配線との間に備わった第１トランジスタ；前記第１連結配線に並列に連結され、一端が接地された第２トランジスタ及び第３トランジスタ；前記第２トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第１ ＡＮＤゲート；前記第１トランジスタに連結された出力端と、前記第１ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第２ ＡＮＤゲート；前記第１ ＡＮＤゲートの第２入力端と前記第２ ＡＮＤゲートの第２入力端との間に具備された第１インバータを具備できる。
【００１８】
前記第１ ＡＮＤゲートの第１入力端及び第２入力端に、同じであるか、または異なる磁区壁移動信号が入力され、前記第３トランジスタのゲート端子に読取り信号が入力されうる。
【００１９】
前記第２信号発生器は、前記第２ビットラインに連結される第２連結配線に並列に連結された読取り電流源及び第１書込み電流源；前記読取り電流源と前記第２連結配線との間に備わった第４トランジスタ；前記第１書込み電流源と前記第２連結配線との間に備わった第５トランジスタ；前記第２連結配線に連結され、一端が接地された第６トランジスタ；前記第６トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第３ ＡＮＤゲート；前記第５トランジスタに連結された出力端と、前記第３ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第４ ＡＮＤゲート；前記第３ ＡＮＤゲートの第２入力端と前記第４ ＡＮＤゲートの第２入力端との間に備わった第２インバータとを具備できる。
【００２０】
前記第３ ＡＮＤゲートの第１入力端及び第２入力端に、同じであるか、または異なる書込み信号が入力され、前記第４トランジスタのゲート端子に読取り信号が入力されうる。
【００２１】
前記第３信号発生器は、前記第３ビットラインに連結される第３連結配線に連結された第２書込み電流源；前記第２書込み電流源と前記第３連結配線との間に備わった第７トランジスタ；前記第３連結配線に連結され、一端が接地された第８トランジスタ；前記第７トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第５ ＡＮＤゲート；前記第８トランジスタに連結された出力端と、前記第５ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第６ ＡＮＤゲート；前記第５ ＡＮＤゲートの第１入力端と前記第６ ＡＮＤゲートの第１入力端との間に備わった第３インバータを具備できる。
【００２２】
前記第５ ＡＮＤゲートの第１入力端及び第２入力端に、同じであるか、または異なる書込み信号が入力されうる。
【００２３】
前記第４信号発生器は、前記第４ビットラインに連結される第４連結配線に連結された第２移動電流源；前記第２移動電流源と前記第４連結配線との間に備わった第９トランジスタ；前記第４連結配線に連結され、一端が接地された第１０トランジスタ；前記第９トランジスタに連結された出力端と、第１入力端及び第２入力端とを有する第７ ＡＮＤゲートと、前記第１０トランジスタに連結された出力端と、前記第７ ＡＮＤゲートの第１入力端及び第２入力端にそれぞれ連結された第１入力端及び第２入力端とを有する第８ ＡＮＤゲート；前記第７ ＡＮＤゲートの第１入力端と前記第８ ＡＮＤゲートの第１入力端との間に備わった第４インバータを具備できる。
【００２４】
前記第７ ＡＮＤゲートの第１入力端及び第２入力端に、同じであるか、または異なる磁区壁移動信号が入力されうる。
【００２５】
前記第１回路部は、前記第１ワードラインに出力端が連結された第１ ＯＲゲートと、前記第２ワードラインに出力端が連結された第２ ＯＲゲートとを含むことができる。
【００２６】
前記第１ ＯＲゲートの第１入力端及び第２入力端にそれぞれ移動信号及び読取り信号が入力され、前記第２ ＯＲゲートの第１入力端及び第２入力端にそれぞれ書込み信号及び前記読取り信号が入力されうる。
【００２７】
前記磁性トラック、前記第１ワードライン及び第２ワードライン、前記第１ビットラインないし第４ビットライン、並びに前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、１つの単位メモリ領域を構成でき、複数の前記単位メモリ領域がメモリアレイを構成できる。
【００２８】
前記第１回路部と前記メモリアレイとの間に、第１デコーダが備わり、前記第２回路部と前記メモリアレイとの間に、第２デコーダが備わりうる。
【００２９】
前記書込み／読取りユニットはＴＭＲ（tunnel magneto resistance）素子またはＧＭＲ（giant magneto resistance）素子でありうる。
【００３０】
前記書込み／読取りユニットは、前記磁性トラックの中央部に備わりうる。
【００３１】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子のゲートは、互いに異なるワードラインに連結されうる。
【００３２】
本発明の他の実施形態は、複数の磁区領域及びそれらの間に磁区壁領域を有する磁性トラック、前記磁性トラックの第１領域に備わって両端に第１電極及び第２電極を有する書込み／読取りユニット、前記磁性トラックの両端にそれぞれ連結された第１スイッチング素子及び第２スイッチング素子、前記書込み／読取りユニットの前記第１電極に連結された第３スイッチング素子、並びに前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子を制御し、前記磁性トラックと前記書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部を含む情報保存装置の動作方法において、前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子のうち、少なくとも一つをターンオンさせる段階と、前記磁性トラック及び前記書込み／読取りユニットのうち、少なくとも一つに電流を印加する段階とを含む情報保存装置の動作方法を提供する。
【００３３】
前記電流は、読取り電流または書込み電流であるか、または前記磁性トラックの磁区壁を移動させるための移動電流でありうる。
【００３４】
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、トランジスタでありうる。
【００３５】
前記第１スイッチング素子及び第２スイッチング素子のゲートは、第１ワードラインに連結され、前記第３スイッチング素子のゲートは、第２ワードラインに連結されうる。
【００３６】
前記第１ワードライン及び第２ワードラインと交差する第１ビットラインないし第４ビットラインがさらに備わりうる。
【００３７】
前記第１ビットラインは、前記第１スイッチング素子に連結され、前記第２ビットラインは、前記第３スイッチング素子に連結され、前記第３ビットラインは、前記書込み／読取りユニットの前記第２電極に連結され、前記第４ビットラインは、前記第２スイッチング素子に連結されうる。
【００３８】
前記回路部は、前記第１ワードライン及び第２ワードラインに連結された第１回路部と、前記第１ビットラインないし第４ビットラインに連結された第２回路部とを含むことができる。
【００３９】
前記第２回路部は、前記第１ビットラインないし第４ビットラインにそれぞれ連結される第１信号発生器ないし第４信号発生器を含むことができる。
【００４０】
前記書込み／読取りユニットの備わった前記第１領域に対する読取り動作は、前記第１信号発生器及び第２信号発生器によって制御されうる。
【００４１】
前記第１領域に対する書込み動作は、前記第２信号発生器及び第３信号発生器によって制御されうる。
【００４２】
前記磁性トラックの磁区壁を移動させる磁区壁移動動作は、前記第１信号発生器及び第４信号発生器によって制御されうる。
【００４３】
前記第１回路部によって前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子がターンオンされ、前記第２回路部によって、前記第２信号発生器から前記書込み／読取りユニットを経て前記第１信号発生器に読取り電流が印加されうる。
【００４４】
前記第１回路部によって、前記第３スイッチング素子がターンオンされ、前記第２回路部によって、前記第２信号発生器及び第３信号発生器のうち一つから、前記書込み／読取りユニットを経て前記第２信号発生器及び第３信号発生器のうち、他の一つに書込み電流が印加されうる。
【００４５】
前記第１回路部によって、前記第１スイッチング素子及び第２スイッチング素子がターンオンされ、前記第２回路部によって、前記第１信号発生器及び第４信号発生器のうち一つから、前記磁性トラックを経て前記第１信号発生器及び第４信号発生器のうち、他の一つに移動電流が印加されうる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態による情報保存装置を示す回路図である。
【図２】本発明の実施形態による情報保存装置を示す回路図である。
【図３Ａ】本発明の実施形態による情報保存装置を利用した情報書込み動作を説明するための断面図である。
【図３Ｂ】本発明の実施形態による情報保存装置を利用した情報書込み動作を説明するための断面図である。
【図４】本発明の実施形態による情報保存装置の動作方法を示す回路図である。
【図５】本発明の実施形態による情報保存装置の動作方法を示す回路図である。
【図６】本発明の実施形態による情報保存装置の動作方法を示す回路図である。
【図７】本発明の実施形態による情報保存装置のレイアウト図である。
【図８】図７のＩ−Ｉ’線に沿って切り取った断面図である。
【図９】本発明の実施形態による情報保存装置の全体的な構造（architecture）を示す回路図である。
【図１０】図９の第１信号発生器ＳＧ１構成を示す回路図である。
【図１１】図９の第２信号発生器ＳＧ２構成を示す回路図である。
【図１２】図９の第３信号発生器ＳＧ３構成を示す回路図である。
【図１３】図９の第４信号発生器ＳＧ４構成を示す回路図である。
【図１４】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１５】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１６】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１７】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１８】本発明の他の実施形態による情報保存装置の動作方法を示す回路図である。
【図１９】本発明の実施形態による情報保存装置の動作時に使われうる多様な入力信号等の波形図（waveform diagram）である。
【図２０】本発明の他の実施形態による情報保存装置を示す回路図である。
【図２１】本発明の他の実施形態による情報保存装置を示す回路図である。
【発明を実施するための形態】
【００４７】
以下、本発明の実施形態による情報保存装置及びその動作方法について、添付図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を示す。
【００４８】
図１は、本発明の一実施形態による情報保存装置を示す回路図である。図１で、第１方向表示器ＩＤ１は、第１ワードラインＷＬ１及び第２ワードラインＷＬ２と、第１ビットラインＢＬ１ないし第４ビットラインＢＬ４との方向を示すものであり、第２方向表示器ＩＤ２は、磁性トラック１００と第１ユニット２００との方向を示すものである。
【００４９】
図１を参照すれば、所定方向、例えば、Ｘ軸方向に延長された磁性トラック１００が備わりうる。磁性トラック１００は、複数の磁区領域Ｄ、及びそれらの間の磁区壁領域ＤＷを有することができる。磁性トラック１００は、例えば、Ｃｏ、Ｎｉ及びＦｅのうち、少なくとも一つを含む強磁性物質から形成されたものでありうる。前記強磁性物質は、Ｃｏ、Ｎｉ及びＦｅ以外に、他の物質をさらに含むこともできる。
【００５０】
磁性トラック１００の所定領域、例えば、中央部（以下、第１領域）Ｒ１に、第１ユニット２００が備わりうる。第１領域Ｒ１は、複数の磁区領域Ｄのうち、一つに対応する領域でありうる。第１ユニット２００は、情報の書込み／読取りのための装置でありうる。例えば、第１ユニット２００は、ＴＭＲ（tunnel magneto resistance）効果を利用する素子（以下、ＴＭＲ素子）であるか、ＧＭＲ（giant magneto resistance）効果を利用する素子（以下、ＧＭＲ素子）でありうる。さらに具体的に説明すれば、第１ユニット２００は、第１領域Ｒ１の上面及び下面のうち１面、例えば、下面に備わった第１固定層２０ａを含むことができ、第１領域Ｒ１と第１固定層２０ａとの間に備わった第１分離層１０ａをさらに含むことができる。また第１ユニット２００は、第１領域Ｒ１の上面及び下面のうち他の一つ、例えば、上面に備わった第２固定層２０ｂを含むことができ、第１領域Ｒ１と第２固定層２０ｂとの間に備わった第２分離層１０ｂをさらに含むことができる。第１固定層２０ａと第２固定層２０ｂとの磁化方向は、互いに反対であって、第１分離層１０ａ及び第２分離層１０ｂは、絶縁層でもあり、導電層でもありうる。第１分離層１０ａ及び第２分離層１０ｂが絶縁層である場合、第１ユニット２００は、ＴＭＲ素子であり、第１分離層１０ａ及び第２分離層１０ｂが導電層である場合、第１ユニット２００は、ＧＭＲ素子である。第１分離層１０ａ及び第２分離層１０ｂが導電層である場合、第１分離層１０ａ及び第２分離層１０ｂと第１領域Ｒ１との間に、第１領域Ｒ１より電気抵抗が高い抵抗性層（図示せず）が備わりうる。第１固定層２０ａの下面に、第１電極３０ａが備わり、第２固定層２０ｂの上面に、第２電極３０ｂが備わりうる。さらに、第１固定層２０ａと第１分離層１０ａとの間、及び第２固定層２０ｂと第２分離層１０ｂとの間のうち、少なくとも一つに、自由層（free layer）（図示せず）が備わり、この場合、前記自由層と、それに対応する固定層２０ａ及び／または２０ｂとの間に、分離層（図示せず）が備わりうる。これ以外にも、第１ユニット２００の構成は、非常に多様に変化しうる。第１ユニット２００の一側、例えば、左側の磁性トラック１００の部分は、有効な保存領域であって、第１ユニット２００他側、例えば、右側の磁性トラック１００の部分は、情報の臨時保存領域、すなわち、バッファ領域でありうる。
【００５１】
磁性トラック１００の両端にそれぞれ連結された第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２が備わりうる。第１ユニット２００の一端、例えば、下面に連結された第３スイッチング素子Ｔ３が備わりうる。第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２及び第３スイッチング素子Ｔ３は、トランジスタでありうる。この場合、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２のゲートが共通に連結された第１ワードラインＷＬ１が備わり、第１ワードラインＷＬ１と離隔され、第３スイッチング素子Ｔ３のゲートが連結された第２ワードラインＷＬ２が備わりうる。第１ワードラインＷＬ１及び第２ワードラインＷＬ２は、磁性トラック１００と平行でありうる。第１ワードラインＷＬ１及び第２ワードラインＷＬ２と交差、例えば、垂直交差する第１ビットラインＢＬ１ないし第４ビットラインＢＬ４が備わりうる。第１ビットラインＢＬ１は、第１スイッチング素子Ｔ１に連結され、第２ビットラインＢＬ２は、第３スイッチング素子Ｔ３に連結されうる。第３ビットラインＢＬ３は、第１ユニット２００の他端、例えば、上面に連結され、第４ビットラインＢＬ４は、第２スイッチング素子Ｔ２に連結されうる。換言すれば、第１ワードラインＷＬ１と第１ビットラインＢＬ１との交差点に、第１スイッチング素子Ｔ１が備わり、第１ワードラインＷＬ１と第４ビットラインＢＬ４との交差点に、第２スイッチング素子Ｔ２が備わり、第２ワードラインＷＬ２と第２ビットラインＢＬ２との交差点に、第３スイッチング素子Ｔ３が備わりうる。第１ユニット２００の前記一端（すなわち、第１電極３０ａと第３スイッチング素子Ｔ３は、第１導線Ｃ１で連結され、第１ユニット２００の前記他端（すなわち、第２電極３０ｂと第３ビットラインＢＬ３は、第２導線Ｃ２で連結されうる。第１電極３０ａは、第１ユニット２００の一部と見ることができるが、第１導線Ｃ１の一部と見ることができる。これと同様に、第２電極３０ｂは、第２導線Ｃ２の一部とも見ることができる。
【００５２】
図１で、第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２及び第３スイッチング素子Ｔ３は、トランジスタではない他のスイッチング素子、例えば、ダイオードで代替され、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２のうち少なくとも一つは、備われないこともあり、第３スイッチング素子Ｔ３の位置は、変更されうる。例えば、第３スイッチング素子Ｔ３は、第２ワードラインＷＬ２と第２ビットラインＢＬ２との交差点ではない、第２ワードラインＷＬ２と第３ビットラインＢＬ３との交差点に備わりうる。
【００５３】
図１の第１ユニット２００は、２層の固定層２０ａ，２０ｂを有するが、１層の固定層を有するように変形されうる。その変形例が、図２に図示されている。
【００５４】
図２を参照すれば、第１ユニット２００’は、第１領域Ｒ１の上面及び下面のうち１面、例えば、下面に備わった第１固定層２０ａと、第１固定層２０ａと第１領域Ｒ１との間に備わった第１分離層１０ａとを含むことができる。第１固定層２０ａの下面に、第１電極３０ａが備わり、第１領域Ｒ１の上面に、第２電極３０ｂが備わりうる。第１領域Ｒ１と第２電極３０ｂとの間に、磁性トラック１００より電気抵抗の高い抵抗性層（図示せず）が備わりうる。第１分離層１０ａが導電層である場合、第１領域Ｒ１と第１分離層１０ａとの間にも、前記抵抗性層と同一の層が備わりうる。
【００５５】
以下、図３Ａ及び図３Ｂを参照しつつ、図１の第１ユニット２００を利用した情報の書込み方法について、さらに詳細に説明する。図３Ａ及び図３Ｂは、図１の部分断面図である。図３Ａ及び図３Ｂで、第１固定層２０ａ及び第２固定層２０ｂ、並びに磁性トラック１００は、垂直磁気異方性を有することができ、第１固定層２０ａ及び第２固定層２０ｂの磁化方向は、例えば、それぞれ第１方向Ｍ１及び第２方向Ｍ２でありうる。第１固定層２０ａ及び第２固定層２０ｂの磁化方向は、互いに変わりうる。また、第１固定層２０ａ及び第２固定層２０ｂ、並びに磁性トラック１００は、水平磁気異方性を有することもできる。
【００５６】
図３Ａを参照すれば、第２電極３０ｂから第１電極３０ａに第１書込み電流を印加し、第１電極３０ａから第２電極３０ｂに電子が移動する場合、第１固定層２０ａの磁化方向と同一の磁化方向（すなわち、第１方向Ｍ１）を有する電子Ｅ１が、第１電極３０ａから第１領域Ｒ１に移動する。このような電子Ｅ１が、第１領域Ｒ１を第１方向Ｍ１に磁化させる役割を行う。一方、第２固定層２０ｂの部分では、第２固定層２０ｂの磁化方向と同一の磁化方向（すなわち、第２方向Ｍ２）を有する電子は、第２固定層２０ｂを介して第２電極３０ｂに抜け出るが、第２固定層２０ｂの磁化方向と反対の磁化方向を有する電子Ｅ２は、第２固定層２０ｂを介して抜け出すことができず、第１領域Ｒ１に戻ってきてたまることになる。このような電子Ｅ２が、第１領域Ｒ１を第１方向Ｍ１に磁化させる役割を行う。
【００５７】
このように、第１固定層２０ａ及び第２固定層２０ｂから第１領域Ｒ１に印加されるスピン転移トルク（spin transfer torque）によって、第１領域Ｒ１は、第１方向Ｍ１に磁化されうる。前記第１書込み電流の印加前に、第１領域Ｒ１が第２方向Ｍ２に磁化されていたとすれば、前記第１書込み電流によって、第１領域Ｒ１の磁化方向は、第２方向Ｍ２から第１方向Ｍ１に反転されうる。
【００５８】
図３Ｂを参照すれば、第１電極３０ａから第２電極３０ｂに第２書込み電流を印加し、第２電極３０ｂから第１電極３０ａに電子が移動する場合、第２固定層２０ｂの磁化方向と同一の磁化方向（すなわち、第２方向Ｍ２）を有する電子Ｅ３が、第２電極３０ｂから第１領域Ｒ１に移動する。このような電子Ｅ３が、第１領域Ｒ１を第２方向Ｍ２に磁化させる役割を行う。一方、第１固定層２０ａの部分では、第１固定層２０ａの磁化方向と同一の磁化方向（すなわち、第１方向Ｍ１）を有する電子は、第１固定層２０ａを介して第１電極３０ａに抜け出るが、第１固定層２０ａの磁化方向と反対の磁化方向（すなわち、第２方向Ｍ２）を有する電子Ｅ４は、第１固定層２０ａを介して抜け出ることができず、第１領域Ｒ１に戻ってきてたまることになる。このような電子Ｅ４が、第１領域Ｒ１を第２方向Ｍ２に磁化させる役割を行う。前記第２書込み電流の印加前に、第１領域Ｒ１が第１方向Ｍ１に磁化されていたとすれば、前記第２書込み電流によって、第１領域Ｒ１の磁化方向は、第１方向Ｍ１から第２方向Ｍ２に反転されうる。
【００５９】
図３Ａの段階と図３Ｂの段階との間に、または図３Ａの段階以前や、図３Ｂの段階後、磁性トラック１００に所定の電流を印加し、磁性トラック１００内で磁区及び磁区壁を１ビット距離ほど所定方向に移動させることができる。磁性トラック１００内で、磁区及び磁区壁をビット単位に移動させつつ、図３Ａまたは図３Ｂの方法で、第１領域Ｒ１に位置する磁区を所望の方向に磁化させれば、磁性トラック１００に複数の情報を書き込みうる。
【００６０】
このように、本発明の実施形態による情報保存装置では、磁性トラック１００の下部及び上面に互いに反対方向に磁化された第１固定層２０ａ及び第２固定層２０ｂがあるために、第１固定層２０ａ及び第２固定層２０ｂいずれでも誘導されるスピン転移トルクによる情報書込みがなされうる。
【００６１】
図２の情報保存装置の場合、基本的な書込み方法は、図１の情報保存装置のそれと類似しているが、１層の固定層（すなわち、第１固定層２０ａ）を含む第１ユニット２００’を利用するので、第１固定層２０ａから第１領域Ｒ１に印加されるスピン転移トルクによるだけで、情報の書込みがなされうる。
【００６２】
図１及び図２の第１ユニット２００，２００’で、情報の書込み動作だけではなく、読取り動作も行うことができる。これについて簡略に説明すれば、第１ユニット２００，２００’に所定の読取り電流を印加し、第１領域Ｒ１に書き込まれた情報が何かであるか判別できる。このとき、前記読取り電流は、第１電極３０ａと第２電極３０ｂとのうち、いずれか一つ（図２の第１ユニット２００’の場合は、第１電極３０ａと、磁性トラック１００の両端のうちいずれか一つとの間に印加されうる。前記読取り電流の大きさは、第１ユニット２００，２００’の備わった第１領域Ｒ１の情報によって異なりうる。第１領域Ｒ１を除外した残りの磁区領域Ｄの磁化状態は、前記読取り電流に大きい影響を与えることはない。すなわち、第１ユニット２００，２００’が形成された第１領域Ｒ１の磁化状態が、前記読取り電流の大きさを決定する支配的な（dominant）役割を行うことができる。従って、前記読取り電流を印加することによって、第１領域Ｒ１の情報を読み取ることが可能である。磁区及び磁区壁を１ビットほど移動させつつ、第１領域Ｒ１に位置する情報を読み取れば、磁性層１００に書き込まれた複数の情報を判別できる。
【００６３】
以下、図４ないし図６を参照しつつ、図１の構造を有する情報保存装置の動作方法について、さらに詳細に説明する。
【００６４】
［書込み動作］
図４を参照すれば、第２ワードラインＷＬ２に、所定の電圧Ｖ２を印加し、第３スイッチング素子Ｔ３をターンオン（turn-on）させた状態で、第２ビットラインＢＬ２と第３ビットラインＢＬ３とを介して、第１ユニット２００に所定の書込み電流を印加できる。前記書込み電流の方向によって、第１領域Ｒ１に書き込まれる情報が決定されうる。
【００６５】
図５を参照すれば、第１ワードラインＷＬ１に、所定の電圧Ｖ１を印加し、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２をターンオンさせた状態で、第１ビットラインＢＬ１と第４ビットラインＢＬ４とを介して、磁性トラック１００に所定の移動電流（パルス電流）を印加できる。前記移動電流の方向によって、磁性トラック１００内で、磁区及び磁区壁が移動する方向が異なりうる。電流の方向は、電子の方向と反対であるから、磁区及び磁区壁は、前記移動電流と反対方向に移動することができる。
【００６６】
図４及び図５の動作を交互に反復遂行すれば、第１ユニット２００の一側、例えば、左側にある磁区領域Ｄを、第１ユニット２００の他側、例えば、右に移動させつつ、磁区領域Ｄに所定の情報を書き込みうる。
【００６７】
［読取り動作］
図６を参照すれば、第１ワードラインＷＬ１及び第２ワードラインＷＬ２に、所定の電圧Ｖ１，Ｖ２を印加し、第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２及び第３スイッチング素子Ｔ３をターンオンさせた状態で、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間に、所定の読取り電流を印加できる。前記読取り電流は、第１ユニット２００の一部（例えば、第１領域Ｒ１の下部）及び第１領域Ｒ１を経由して流れることができるが、前記読取り電流の大きさは、第１領域Ｒ１の磁化方向に大きく影響されうる。すなわち、第１領域Ｒ１の磁化方向によって、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間の電気抵抗が大きく異なりうる。従って、前記読取り電流を印加することによって、第１領域Ｒ１に書き込まれた情報がいかようであるかを判別できる。前記読取り電流は、前述の書込み電流より相対的に小サイズを有するために、第１領域Ｒ１の磁化状態を変化させない。第１ビットラインＢＬ１と第２ビットラインＢＬ２との間に、所定の読取り電流を印加する代わりに、第２ビットラインＢＬ２と第４ビットラインＢＬ４との間に、所定の読取り電流を印加して読取り動作を行うこともできる。また、第３スイッチング素子Ｔ３が、第２ワードラインＷＬ２と第２ビットラインＢＬ２との交差点ではない、第２ワードラインＷＬ２と第３ビットラインＢＬ３との交差点に備わった場合、第３ビットラインＢＬ３及び第１ビットラインＢＬ１、または第３ビットラインＢＬ３及び第４ビットラインＢＬ４の間に読取り電流を印加し、情報読取りを行うことができる。従って、本発明の実施形態によれば、第１ユニット２００の両端のうちいずれか一つと、磁性トラック１００の両端のうちいずれか一つとの間に、読取り電流を印加することによって、第１領域Ｒ１に書き込まれた情報を読み取ることができる。このように、本発明の実施形態では、第１ユニット２００は、情報を読み取るための装置として利用されうる。従って、第１ユニット２００は、書込み機能と読取り機能とを同時に有する書込み／読取りユニットとすることができる。しかし、第１ユニット２００を書込みユニットとしてだけ使用し、読取りユニットを別途に設けることもできる。
【００６８】
図６の情報を読み取る段階と、図５の磁区及び磁区壁を単位ビットほど移動させる段階とを交互に反復して行うことができる。このような方法で、第１ユニット２００の一側、例えば、左側にある磁区領域Ｄを、第１ユニット２００の他側、例えば、右に移動させつつ、磁区領域Ｄに書き込まれた情報を読み取ることができる。
【００６９】
図２の装置の書込み及び読取り方法は、図４ないし図６を参照しつつ説明した書込み及び読取りの方法と類似しているということができる。
【００７０】
本発明の他の実施形態による情報保存装置は、図１または図２の構造（単位メモリ領域）を複数個含むことができる。
【００７１】
図７は、本発明の実施形態による情報保存装置のレイアウト図である。
【００７２】
図７を参照すれば、第１ワードラインＷＬ１ないし第４ワードラインＷＬ４と、第１ワードラインＷＬ１ないし第４ワードラインＷＬ４と交差する第１ビットラインＢＬ１ないし第４ビットラインＢＬ４とが備わっている。第１ワードラインＷＬ１と第１ビットラインＢＬ１との交差点付近に、第１スイッチング素子Ｔ１が備わっており、第１ワードラインＷＬ１と第４ビットラインＢＬ４との交差点付近に、第２スイッチング素子Ｔ２が備わっている。第１スイッチング素子Ｔ１は、第１ワードラインＷＬ１の両側に、第１ソースＳ１及び第１ドレインＤ１を有し、第２スイッチング素子Ｔ２は、第１ワードラインＷＬ１の両側に、第２ソースＳ２及び第２ドレインＤ２を有する。第１ワードラインＷＬ１及び第２ワードラインＷＬ２間に、一端及び他端がそれぞれ第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２に連結された磁性トラック１００が備わっている。第１スイッチング素子Ｔ１の第１ソースＳ１及び第１ドレインＤ１は、第１ビットラインＢＬ１及び磁性トラック１００の一端にそれぞれ連結され、第２スイッチング素子Ｔ２の第２ソースＳ２及び第２ドレインＤ２は、第４ビットラインＢＬ４及び磁性トラック１００の他端にそれぞれ連結される。磁性トラック１００の所定領域、例えば中央部に、第１ユニット２００が備わり、第２ビットラインＢＬ２は、前記第１ユニット２００の上側を通過し、第３ビットラインＢＬ３は、第２ビットラインＢＬ２と所定間隔離隔されて配されうる。第１ユニット２００の上面は、第３ビットラインＢＬ３と第２導線Ｃ２とによって電気的に連結されうる。第１ユニット２００の上面と第３ビットラインＢＬ３との連結関係、及び第１ユニット２００の下面と第３ソースＳ３との連結関係は、追って図８を参照しつつ詳細に説明する。第２ワードラインＷＬ２と第２ビットラインＢＬ２との交差点付近に、第３スイッチング素子Ｔ３が備わっている。第３スイッチング素子Ｔ３は、第２ワードラインＷＬ２の両側に、それぞれ第３ソースＳ３及び第３ドレインＤ３を有する。第３ソースＳ３は、第１ユニット２００の下面に電気的に連結され、第３ドレインＤ３は、第２ビットラインＢＬ２に電気的に連結されている。第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２及び第３スイッチング素子Ｔ３それぞれで、ソースＳ１〜Ｓ３及びドレインＤ１〜Ｄ３の役割を互いに変えることが可能である。
【００７３】
図７で、単位メモリ領域ＭＲ１は、図１の構造に対応しうる。図７では、単位メモリ領域ＭＲ１が、Ｙ軸方向に反復配置された場合について図示しているが、単位メモリ領域ＭＲ１は、Ｘ軸及びＹ軸の方向に、複数の列及び行をなすように複数個で配列されうる。
【００７４】
図８は、図７のＩ−Ｉ’線に沿って切り取った断面図である。
【００７５】
図８を参照すれば、第１ユニット２００の下面は、基板１０に備えられた第３ソースＳ３と第１導線Ｃ１とによって連結されており、第１ユニット２００の上面は、第３ビットラインＢＬ３と第２導線Ｃ２とによって連結されている。
【００７６】
図７及び図８の構造は、一例に過ぎない。すなわち、図７のレイアウトは、多様に変化し、それによって、図８の構造も変わりうる。
【００７７】
図９は、本発明の実施形態による情報保存装置の全体的な構造（architecture）を示している。
【００７８】
図９を参照すれば、複数の単位メモリ領域ＭＲがｎ行の行及びｍ列の列をなすように配列されている。図９で、単位メモリ領域ＭＲは、単純に図示されているが、その細部構造は、図１または図２と類似でありうる。参照符号ＷＬ１ｉ（ここでｉは、１≦ｉ≦ｎを満足する自然数、以下同一）は、ｉ行目に存在する単位メモリ領域ＭＲに共通に連結された第１ワードラインを意味し、ＷＬ２ｉ（ここでｉは、１≦ｉ≦ｎを満足する自然数、以下同一）は、ｉ行目に存在する単位メモリ領域ＭＲに共通に連結された第２ワードラインを示す。また、参照番号ＢＬ１ｊ、ＢＬ２ｊ、ＢＬ３ｊ及びＢＬ４ｊ（ここでｊは、１≦ｊ≦ｍを満足する自然数、以下同一）は、それぞれｊ列目に存在する単位メモリ領域ＭＲに共通に連結された第１ビットラインないし第４ビットラインを示す。第１ワードラインＷＬ１ｉ及び第２ワードラインＷＬ２ｉは、それぞれ図１（または図２）の第１ワードラインＷＬ１及び第２ワードラインＷＬ２に対応し、第１ビットラインＢＬ１ｊないし第４ビットラインＢＬ４ｊは、それぞれ図１（または図２）の第１ビットラインＢＬ１ないし第４ビットラインＢＬ４に対応しうる。
【００７９】
第１ワードラインＷＬ１１〜ＷＬ１ｎ及び第２ワードラインＷＬ２１〜ＷＬ２ｎと共通に連結されたロウデコーダ（row decoder）ＤＣＲ１が備わり、第１ビットラインＢＬ１１〜ＢＬ１ｍ、第２ビットラインＢＬ２１〜ＢＬ２ｍ、第３ビットラインＢＬ３１〜ＢＬ３ｍ及び第４ビットラインＢＬ４１〜ＢＬ４ｍと共通に連結されたカラムデコーダ（column decoder）ＤＣＲ２が備わりうる。ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２によって、複数の単位メモリ領域ＭＲのうち、動作させようとする１つの単位メモリ領域ＭＲが選択されうる。ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２は、ＭＵＸ（multiplexer）またはＤＭＵＸ（demultiplexer）の構造を有する選択論理素子を含むことができるが、これは、当業者に周知のことであり、ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２についての詳細な説明を省略する。
【００８０】
ロウデコーダＤＣＲ１一側で、ロウデコーダＤＣＲ１に連結された第１周辺回路１０００が備わりうる。第１周辺回路１０００は、少なくとも２つの論理素子、例えば、第１論理素子ＬＣ１及び第２論理素子ＬＣ２を含むことができる。第１論理素子ＬＣ１及び第２論理素子ＬＣ２は、例えば、ＯＲゲートでありうる。第１論理素子ＬＣ１の出力端ＯＵＴ１に連結された第１ロウ配線（first row wire）Ｗ１、及び第２論理素子ＬＣ２の出力端ＯＵＴ２に連結された第２ロウ配線（second row wire）Ｗ２は、ロウデコーダＤＣＲ１に連結されうる。第１ロウ配線Ｗ１及び第２ロウ配線Ｗ２は、それぞれ第１ワードラインＷＬ１ｉ及び第２ワードラインＷＬ２ｉに連結されうる。参照符号ＩＮ１１及びＩＮ１２は、第１論理素子ＬＣ１の第１入力端及び第２入力端を示し、参照符号ＩＮ２１及びＩＮ２２は、第２論理素子ＬＣ２の第１入力端及び第２入力端を示す。第１周辺回路１０００は、ロウデコーダＤＣＲ１に連結されたロウアドレス線（address line）ＡＤ１をさらに含むことができる。図９に図示されていないが、第１論理素子ＬＣ１及び第２論理素子ＬＣ２にそれぞれ連結された電圧源がさらに備わりうる。
【００８１】
カラムデコーダＤＣＲ２の一側で、カラムデコーダＤＣＲ２と連結された第２周辺回路２０００が備わりうる。第２周辺回路２０００は、カラムデコーダＤＣＲ２に連結された複数の信号発生器、すなわち、第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４を含むことができる。第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４は、選択された単位メモリ領域ＭＲの第１ビットラインＢＬ１ｊないし第４ビットラインＢＬ４ｊに信号を印加するための装置でありうる。第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４については、追ってさらに詳細に説明する。第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４は、それぞれ第１カラム配線Ｂ１ないし第４カラム配線Ｂ４によって、カラムデコーダＤＣＲ２に連結されうる。第１カラム配線Ｂ１ないし第４カラム配線Ｂ４は、それぞれ第１ビットラインＢＬ１ｊないし第４ビットラインＢＬ４ｊに連結されうる。第２信号発生器ＳＧ２に連結された感知回路Ｓ／Ａがさらに備わりうる。感知回路Ｓ／Ａは、所定の単位メモリ領域ＭＲから読み取った情報の信号を感知して増幅するための感知増幅器（sense amplifier）でありうる。感知回路Ｓ／Ａについては周知されているので、それについての詳細な説明は省略する。第２周辺回路２０００は、カラムデコーダＤＣＲ２に連結されたカラムアドレス線（address line）ＡＤ２をさらに含むことができる。
【００８２】
ロウアドレス線ＡＤ１とカラムアドレス線ＡＤ２との信号によって、ロウデコーダＤＣＲ１及びカラムデコーダＤＣＲ２の論理演算動作が制御され、それによって、複数の単位メモリ領域ＭＲのうち、動作させようとする１つの単位メモリ領域ＭＲが選択されうる。複数の単位メモリ領域ＭＲのうち、動作させようとする単位メモリ領域ＭＲを選択した後、第１論理素子ＬＣ１及び第２論理素子ＬＣ２のうち一つと、第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４のうち、少なくとも二つを利用し、前記選択された単位メモリ領域ＭＲに対する情報の書込み、読取り及び磁区壁移動動作などを行うことができる。
【００８３】
以下、図１０ないし図１３を参照しつつ、図９の第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４の構造及び動作方法について詳細に説明する。
【００８４】
図１０は、図９の第１信号発生器ＳＧ１の一例を示している。
【００８５】
図１０を参照すれば、第１カラム配線Ｂ１に連結された移動電流源（moving current source）ＭＣＳ１が備わりうる。第１移動電流源ＭＣＳ１と第１カラム配線Ｂ１との間に、第１トランジスタＴｒ１が備わりうる。第１カラム配線Ｂ１の下方に、直列に連結された第２トランジスタＴｒ２が備わり、第２トランジスタＴｒ２の一端は、接地されうる。互いに連結された第１論理要素Ｌ１及び第２論理要素Ｌ２が備わりうる。第１論理要素Ｌ１及び第２論理要素Ｌ２は、例えば、ＡＮＤゲートでありうる。第１論理要素Ｌ１の出力端Out１は、第２トランジスタＴｒ２のゲートに連結され、第２論理要素Ｌ２の出力端Out２は、第１トランジスタＴｒ１のゲートに連結されうる。第２論理要素Ｌ２の第１入力端In２１は、第１論理要素Ｌ１の第１入力端In１１に連結され、第２論理要素Ｌ２の第２入力端In２２は第１論理要素Ｌ１の第２入力端In１２に連結されうる。第２論理要素Ｌ２の第２入力端In２２と、第１論理要素Ｌ１の第２入力端In１２との間には、信号を変換する第１インバータＩＶＴ１が備わりうる。第１論理要素Ｌ１の第１入力端In１１及び第２入力端In１２に、それぞれ第１移動信号ＳＭ１及び第２移動信号ＳＭ２が入力されうる。第１移動信号ＳＭ１及び第２移動信号ＳＭ２によって、第１トランジスタＴ１及び第２トランジスタＴ２のうち、一つがターンオンされうる。もし第１移動信号ＳＭ１及び第２移動信号ＳＭ２がいずれも「１」であるならば、第１論理要素Ｌ１を介して「１」が出力され、第２トランジスタＴｒ２はターンオンされうるが、第２論理要素Ｌ２を介して「０」が出力され、第１トランジスタＴｒ１は、ターンオンされない。この場合、移動電流は、所定の単位メモリ領域から、第１カラム配線Ｂ１及び第２トランジスタＴｒ２を介して接地に流れうる。従って、磁性トラック１００（図１及び図２）の磁区壁は、所定の第１方向に移動することができる。一方、第１移動信号ＳＭ１及び第２移動信号ＳＭ２がそれぞれ「１」及び「０」であるならば、第１論理要素Ｌ１を介して「０」が出力され、第２トランジスタＴｒ２は、ターンオンされないが、第２論理要素Ｌ２を介して「１」が出力され、第１トランジスタＴｒ１は、ターンオンされうる。この場合、移動電流は、第１移動電流源ＭＣＳ１から、第１トランジスタＴｒ１及び第１カラム配線Ｂ１を介して所定の単位メモリ領域に流れうる。従って、磁性トラック１００（図１及び図２）の磁区壁は、前記第１方向の逆方向である第２方向に移動することができる。このような磁区壁移動の動作は、以下で説明する第４信号発生器ＳＧ４の動作と連繋してなされうる。
【００８６】
第１信号発生器ＳＧ１は、第２トランジスタＴｒ２と並列に第１カラム配線Ｂ１に連結された第３トランジスタＴｒ３を含むことができる。第３トランジスタＴｒ３は、第２トランジスタＴｒ２とソース及びドレインを共有できる。第３トランジスタＴｒ３のゲート端子Ｇ３に、読取り信号ＳＲ１が入力されうる。第３トランジスタＴｒ３と係わる情報の読取り動作は、以下で説明する第２信号発生器ＳＧ２の動作と連繋してなされうる。
【００８７】
図１１は、図９の第２信号発生器ＳＧ２の一例を示している。
【００８８】
図１１を参照すれば、第２カラム配線Ｂ２に連結された読取り電流源（reading current source）ＲＣＳ１が備わりうる。読取り電流源ＲＣＳ１と第２カラム配線Ｂ２との間に、第４トランジスタＴｒ４が備わりうる。読取り電流源ＲＣＳ１と第４トランジスタＴｒ４とを連結する配線に、感知回路Ｓ／Ａ（図９も参照）が連結されうる。第４トランジスタＴｒ４のゲート端子Ｇ４を介して、読取り信号ＳＲ１が入力されうる。読取り信号ＳＲ１が入力され、第４トランジスタＴｒ４がターンオンされれば、読取り電流源ＲＣＳ１から第２カラム配線Ｂ２を経て所定の単位メモリ領域に読取り電流が流れうる。前記単位メモリ領域から読み取られた情報の信号は、感知回路Ｓ／Ａに入力されうる。このような読取り動作は、前述の第１信号発生器ＳＧ１の動作と連繋してなされうる。すなわち、第４トランジスタＴｒ４のゲート端子Ｇ４に、読取り信号ＳＲ１を入力するとき、それと同時に、図１０の第３トランジスタＴｒ３のゲート端子Ｇ３にも、同一の読取り信号ＳＲ１を入力できる。このように、図１１の第２カラム配線Ｂ２を介して、所定の単位メモリ領域に注入された読取り電流は、図１０の第１カラム配線Ｂ１を介して、接地に流れうる。従って、選択された単位メモリ領域に対する情報読取り動作がなされうる。一方、前記読取り動作の間、以下で説明する図１１の第６トランジスタＴｒ６はターンオフ（turn-off）状態にあるので、前記読取り電流は、図１１の接地に流れることはない。
【００８９】
第２信号発生器ＳＧ２は、第２カラム配線Ｂ２に読取り電流源ＲＣＳ１と並列に連結された第１書込み電流源（writing current source）ＷＣＳ１を含むことができる。第１書込み電流源ＷＣＳ１と第２カラム配線Ｂ２との間に、第５トランジスタＴｒ５が備わりうる。第２カラム配線Ｂ２の下方に、直列に連結された第６トランジスタＴｒ６が備わり、第６トランジスタＴｒ６の一端は、接地されうる。互いに連結された第３論理要素Ｌ３及び第４論理要素Ｌ４が備わりうる。第３論理要素Ｌ３及び第４論理要素Ｌ４、並びに第５トランジスタＴｒ５及び第６トランジスタＴｒ６の構成及び連結関係は、図１０の第１論理要素Ｌ１及び第２論理要素Ｌ２、並びに第１トランジスタＴｒ１及び第２トランジスタＴｒ２の構成及び連結関係と同一でありえる。参照番号In３１、In３２及びOut３は、それぞれ第３論理要素Ｌ３の第１入力端、第２入力端及び出力端を示し、In４１、In４２及びOut４は、それぞれ第４論理要素Ｌ４の第１入力端、第２入力端及び出力端を示し、ＩＶＴ２は、第２インバータを示す。
【００９０】
第３論理要素Ｌ３の第１入力端In３１及び第２入力端In３２に、それぞれ第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２が入力されうる。第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２によって、第５トランジスタＴｒ５及び第６トランジスタＴｒ６のうち、一つがターンオンされうる。第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２が、いずれも「１」であるならば、第３論理要素Ｌ３を介して「１」が出力され、第６トランジスタＴｒ６がターンオンされうるが、第４論理要素Ｌ４を介しては「０」が出力され、第５トランジスタＴｒ５は、ターンオンされない。この場合、書込み電流は、所定の単位メモリ領域から第２カラム配線Ｂ２及び第６トランジスタＴｒ６を介して、接地に流れうる。従って、前記単位メモリ領域の第１領域Ｒ１（図１及び図２）に、第１情報が書き込まれうる。一方、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２がそれぞれ「１」及び「０」であるならば、第３論理要素Ｌ３を介して「０」が出力されて第６トランジスタＴｒ６はターンオンされないが、第４論理要素Ｌ４を介しては「１」が出力されて第５トランジスタＴｒ５がターンオンできる。この場合、書込み電流は、第１書込み電流源ＷＣＳ１から第５トランジスタＴｒ５及び第２カラム配線Ｂ２を介して所定の単位メモリ領域に流れうる。従って、前記単位メモリ領域の第１領域Ｒ１（図１及び図２）に第２情報が書き込まれうる。このような書込み動作は、以下で説明する第３信号発生器ＳＧ３の動作と連繋してなされうる。
【００９１】
図１２は、図９の第３信号発生器ＳＧ３の一例を示している。
【００９２】
図１２を参照すれば、第３カラム配線Ｂ３に連結された第２書込み電流源ＷＣＳ２が備わりうる。第２書込み電流源ＷＣＳ２と第３カラム配線Ｂ３との間に、第７トランジスタＴｒ７が備わりうる。第３カラム配線Ｂ３の下方に、直列に連結された第８トランジスタＴｒ８が備わりうる。第８トランジスタＴｒ８の一端は、接地されうる。互いに連結された第５論理要素Ｌ５及び第６論理要素Ｌ６が備わりうる。第５論理要素Ｌ５及び第６論理要素Ｌ６は、例えば、ＡＮＤゲートでありうる。第５論理要素Ｌ５の出力端Out５は、第７トランジスタＴｒ７のゲートに連結され、第６論理要素Ｌ６の出力端Out６は、第８トランジスタＴｒ８のゲートに連結されうる。第６論理要素Ｌ６の第１入力端In６１は、第５論理要素Ｌ５の第１入力端In５１に連結され、第６論理要素Ｌ６の第２入力端In６２は、第５論理要素Ｌ５の第２入力端In５２に連結されうる。第５論理要素Ｌ５の第１入力端In５１と、第６論理要素Ｌ６の第１入力端In６１との間に、第３インバータＩＶＴ３が備わりうる。第５論理要素Ｌ５の第１入力端In５１及び第２入力端In５２に、それぞれ第２書込み信号ＳＷ２及び第１書込み信号ＳＷ１が入力されうる。図１２の構造で、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２がいずれも「１」であるならば、第７トランジスタＴｒ７がターンオンされ、第８トランジスタＴｒ８は、ターンオンされないので、書込み電流は、第２書込み電流源ＷＣＳ２から第７トランジスタＴｒ７及び第３カラム配線Ｂ３を介して、所定の単位メモリ領域に流れうる。一方、第１書込み信号ＳＷ１が「１」であり、第２書込み信号ＳＷ２が「０」であるならば、第７トランジスタＴｒ７は、ターンオンされず、第８トランジスタＴｒ８がターンオンされるので、書込み電流は、所定の単位メモリ領域から、第３カラム配線Ｂ３及び第８トランジスタＴｒ８を経て接地に流れうる。
【００９３】
図１２で、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２は、それぞれ図１１の第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２と等価のものでありうる。すなわち、書込み動作時に、図１２の構造の第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２を入力すると同時に、図１１の構造の第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２を入力できる。このとき、もし第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２が、いずれも「１」であるならば、図１２の第７トランジスタＴｒ７がターンオンされ、また、図１１の第６トランジスタＴｒ６がターンオンされ、書込み電流は、第２書込み電流源ＷＣＳ２から、第７トランジスタＴｒ７、第３カラム配線Ｂ３及び選択された単位メモリ領域を経て、図１１の第２カラム配線Ｂ２及び第６トランジスタＴｒ６を経て接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１（図１及び図２）に第１情報が書き込まれうる。一方、第１書込み信号ＳＷ１が「１」であり、第２書込み信号ＳＷ２が「０」であるならば、図１２の第８トランジスタＴｒ８がターンオンされ、また、図１１の第５トランジスタＴｒ５がターンオンされ、書込み電流は、図１１の第１書込み電流源ＷＣＳ１から、第５トランジスタＴｒ５、第２カラム配線Ｂ２及び選択された単位メモリ領域を経て、図１２の第３カラム配線Ｂ３及び第８トランジスタＴｒ８を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１（図１及び図２）に、第２情報が書き込まれうる。
【００９４】
図１３は、図９の第４信号発生器ＳＧ４の一例を示している。
【００９５】
図１３を参照すれば、第４カラム配線Ｂ４に連結された第２移動電流源ＭＣＳ２が備わりうる。第２書込み電流源ＷＣＳ２と第４カラム配線Ｂ４との間に、第９トランジスタＴｒ９が備わりうる。第４カラム配線Ｂ４の下方に、直列に連結された第１０トランジスタＴｒ１０が備わりうる。第１０トランジスタＴｒ１０の一端は、接地されうる。互いに連結された第７論理要素Ｌ７及び第８論理要素Ｌ８が備わりうる。第７論理要素Ｌ７及び第８論理要素Ｌ８、並びに第９トランジスタＴｒ９及び第１０トランジスタＴｒ１０の構成及び連結関係は、図１２の第５論理要素Ｌ５及び第６論理要素Ｌ６、並びに第７トランジスタＴｒ７及び第８トランジスタＴｒ８の構成及び連結関係と同一でありえる。参照番号In７１、In７２及びOut７は、それぞれ第７論理要素Ｌ７の第１入力端、第２入力端及び出力端を示し、In８１、In８２及びOut８は、それぞれ第８論理要素Ｌ８の第１入力端、第２入力端及び出力端を示し、ＩＶＴ４は、第４インバータを示す。第７論理要素Ｌ７の第１入力端 In７１及び第２入力端In７２に、それぞれ第２移動信号ＳＭ２及び第１移動信号ＳＭ１が入力されうる。第１移動信号ＳＭ１及び第２移動信号ＳＭ２が、いずれも「１」であるならば、第９トランジスタＴｒ９がターンオンされ、移動電流は、第２移動電流源ＭＣＳ２から、第９トランジスタＴｒ９及び第４カラム配線Ｂ４を介して所定の単位メモリ領域に流れうる。従って、磁性トラック１００（図１及び図２）の磁区壁は、第１方向に移動することができる。一方、第１移動信号ＳＭ１及び第２移動信号ＳＭ２が、それぞれ「１」及び「０」であるならば、第１０トランジスタＴｒ１０がターンオンされ、移動電流は、所定の単位メモリ領域から、第４カラム配線Ｂ４及び第１０トランジスタＴｒ１０を介して接地に流れうる。従って、磁性トラック１００（図１及び図２）の磁区壁は、前記第１方向の逆方向である第２方向に移動することができる。
【００９６】
磁区壁移動の動作時、図１３の第４信号発生器ＳＧ４は、図１０の第１信号発生器ＳＧ１と連繋して動作しうる。図１３で、第９トランジスタＴｒ９がターンオンされれば、図１０の第３トランジスタＴｒ３が共にターンオンされ、移動電流は、第２移動電流源ＭＣＳ２から、第４カラム配線Ｂ４及び選択された単位メモリ領域、そして図１０の第１カラム配線Ｂ１及び第３トランジスタＴｒ３を経て、接地に流れうる。従って、磁区壁は、前記第１方向に移動することができる。また、図１３の第１０トランジスタＴｒ１０がターンオンされれば、図１０の第１トランジスタＴｒ１がターンオンされ、移動電流は、図１０の第１移動電流源ＭＣＳ１から、第１カラム配線Ｂ１及び選択された単位メモリ領域、そして図１３の第４カラム配線Ｂ４及び第１０トランジスタＴｒ１０を経て、接地に流れうる。従って、磁区壁は、前記第２方向に移動することができる。
【００９７】
従って、図９で、ロウデコーダＤＣＲ１とカラムデコーダＤＣＲ２とによって動作させようとする単位メモリ領域ＭＲを選択した後、第１信号発生器ＳＧ１ないし第４信号発生器ＳＧ４を利用し、前記選択された単位メモリ領域ＭＲに対する書込み／読取り、または磁区壁移動の動作を行うことができる。このような書込み／読取り、または磁区壁移動の動作は、図９の第１周辺回路１０００の動作と連繋して行われうる。さらに具体的に説明すれば、前記書込み／読取り、または磁区壁移動の動作時、図９で、第１論理素子ＬＣ１の第１入力端ＩＮ１１及び第２入力端ＩＮ１２に、それぞれ第１移動信号ＳＭ１及び読取り信号ＳＲ１が入力され、第２論理素子ＬＣ２の第１入力端ＩＮ２１及び第２入力端ＩＮ２２に、それぞれ第１書込み信号ＳＷ１及び読取り信号ＳＲ１が入力されうる。第１論理素子ＬＣ１がＯＲゲートである場合、第１論理素子ＬＣ１に入力される第１移動信号ＳＭ１と、読取り信号ＳＲ１のうち、一つでも「１」であるならば、第１ロウ配線Ｗ１を介して動作信号が、前記選択された単位メモリ領域に連結された第１ワードラインＷＬ１ｉに印加されうる。従って、選択された単位メモリ領域の第１ワードラインＷＬ１ｉに連結された第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２（図１及び図２）がターンオンされうる。これと同様に、第２論理素子ＬＣ２がＯＲゲートである場合、第２論理素子ＬＣ２に入力される第１書込み信号ＳＷ１及び読取り信号ＳＲ１のうち、一つでも「１」であるならば、第２ロウ配線Ｗ２を介して動作信号が、選択された単位メモリ領域に連結された第２ワードラインＷＬ２ｉに印加されうる。従って、前記選択された単位メモリ領域の第２ワードラインＷＬ２ｉに連結された第３スイッチング素子Ｔ３（図１及び図２）がターンオンされうる。情報書込みのためには、第３スイッチング素子Ｔ３をターンオンさせねばならず（図４参照）、磁区壁移動のためには、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２をターンオンさせねばならず（図５参照）、情報読取りのためには、第１スイッチング素子Ｔ１及び第３スイッチング素子Ｔ３をターンオンさせねばならない（図６参照）。図９の構造は、このような条件を満足するように構成されている。例えて説明すれば、第１情報の書込みのために、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、いずれも「１」を入力する場合、第２論理素子ＬＣ２の第１入力端ＩＮ２１に第１書込み信号ＳＷ１として「１」が入力される。従って、第２ロウ配線Ｗ２を介して、選択された単位メモリ領域が連結された第２ワードラインＷＬ２ｉに連結された第３スイッチング素子Ｔ３がターンオンされうる。一方、第２情報の書込みのために、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、「１」及び「０」を入力する場合にも、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１として「１」が入力されるので、選択された単位メモリ領域が連結された第２ワードラインＷＬ２ｉに連結された第３スイッチング素子Ｔ３がターンオンされうる。また、読取りのために、第１信号発生器ＳＧ１及び第２信号発生器ＳＧ２それぞれに、読取り信号ＳＲ１として「１」を入力する場合、第１論理素子ＬＣ１の第２入力端ＩＮ１２及び第２論理素子ＬＣ２の第２入力端ＩＮ２２に、読取り信号ＳＲ１として「１」が入力されるので、第１ロウ配線Ｗ１及び第２ロウ配線Ｗ２を介して、選択された単位メモリ領域が連結された第１ワードラインＷＬ１ｉ及び第２ワードラインＷＬ２ｉに連結された第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２及び第３スイッチング素子Ｔ３がターンオンされうる。また、磁区壁を第１方向に移動させるために、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２としていずれも「１」を入力する場合、第１論理素子ＬＣ１の第１入力端ＩＮ１１に第１移動信号ＳＭ１として「１」が入力されるので、第１ロウ配線Ｗ１を介して、選択された単位メモリ領域が連結された第１ワードラインＷＬ１ｉに連結された第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２がターンオンされうる。磁区壁を、前記第１方向の逆方向である第２方向に移動させるために、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として「１」及び「０」を入力する場合にも、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されるので、選択された単位メモリ領域が連結された第１ワードラインＷＬ１ｉに連結された第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２がターンオンされうる。このように、第１周辺回路１０００及び第２周辺回路２０００の関連した動作によって選択された単位メモリ領域に対する書込み及び読取りの動作を行うことができる。
【００９８】
前述の本発明の実施形態による情報の書込み及び読取りの動作を図示的に示せば、図１４ないし図１８の通りである。図１４及び図１５は、書込み動作を、図１６及び図１７は、磁区壁移動の動作を、図１８は、読取り動作を示している。便宜上、本図面は、各動作に使われる要素を中心に図示している。
【００９９】
図１４を参照すれば、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２としていずれも「１」が入力され、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１「１」が入力されうる。この場合、第３信号発生器ＳＧ３の第７トランジスタＴｒ７がターンオンされ、第２信号発生器ＳＧ２の第６トランジスタＴｒ６がターンオンされ、選択された単位メモリ領域の第３スイッチング素子Ｔ３がターンオンされうる。従って、第１書込み電流は、第２書込み電流源ＷＣＳ２から、第７トランジスタＴｒ７、第３カラム配線Ｂ３、選択された単位メモリ領域、第２カラム配線Ｂ２及び第６トランジスタＴｒ６を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１に、第１情報が書き込まれうる。前記第１情報が書き込まれる原理は、図３Ａを参照しつつ説明したところと同一でありえる。
【０１００】
図１５を参照すれば、第２信号発生器ＳＧ２及び第３信号発生器ＳＧ３それぞれに、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２としてそれぞれ「１」及び「０」が入力され、第２論理素子ＬＣ２の第１入力端ＩＮ２１に、第１書込み信号ＳＷ１「１」が入力されうる。この場合、第２信号発生器ＳＧ２の第５トランジスタＴｒ５がターンオンされ、第３信号発生器ＳＧ３の第８トランジスタＴｒ８がターンオンされ、選択された単位メモリ領域の第３スイッチング素子Ｔ３がターンオンされうる。従って、第２書込み電流は、第１書込み電流源ＷＣＳ１から、第５トランジスタＴｒ５、第２カラム配線Ｂ２、前記選択された単位メモリ領域、第３カラム配線Ｂ３及び第８トランジスタＴｒ８を経て、接地に流れうる。従って、前記選択された単位メモリ領域の第１領域Ｒ１に、第２情報が書き込まれうる。前記第２情報が書き込まれる原理は、図３Ｂを参照しつつ説明したところと同一でありえる。
【０１０１】
図１６を参照すれば、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、いずれも「１」が入力され、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されうる。この場合、第４信号発生器ＳＧ４の第９トランジスタＴｒ９がターンオンされ、第１信号発生器ＳＧ１の第２トランジスタＴｒ２がターンオンされ、選択された単位メモリ領域の第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２がターンオンされうる。従って、第１移動電流は、第２移動電流源ＭＣＳ２から、第９トランジスタＴｒ９及び第４カラム配線Ｂ４、前記選択された単位メモリ領域の磁性トラック１００、第１カラム配線Ｂ１及び第２トランジスタＴｒ２を経て、接地に流れうる。その結果、磁性トラック１００の磁区壁は、第１方向（図面の右側方向）に移動することができる。
【０１０２】
図１７を参照すれば、第１信号発生器ＳＧ１及び第４信号発生器ＳＧ４それぞれに、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として「１」及び「０」が入力され、第１論理素子ＬＣ１の第１入力端ＩＮ１１に、第１移動信号ＳＭ１として「１」が入力されうる。この場合、第１信号発生器ＳＧ１の第１トランジスタＴｒ１がターンオンされ、第４信号発生器ＳＧ４の第１０トランジスタＴｒ１０がターンオンされ、選択された単位メモリ領域の第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２がターンオンされうる。従って、第２移動電流は、第１移動電流源ＭＣＳ１から、第１トランジスタＴｒ１、第１カラム配線Ｂ１、選択された単位メモリ領域の磁性トラック１００、第４カラム配線Ｂ４及び第１０トランジスタＴｒ１０を経て、接地に流れうる。その結果、磁性トラック１００の磁区壁は、前記第１方向の逆方向である第２方向（図面の左側方向）に移動することができる。
【０１０３】
図１８を参照すれば、第１信号発生器ＳＧ１及び第２信号発生器ＳＧ２それぞれに、読取り信号ＳＲ１として「１」を入力し、第１論理素子ＬＣ１及び第２論理素子ＬＣ２それぞれに、読取り信号ＳＲ１として「１」が入力されうる。この場合、第２信号発生器ＳＧ２の第４トランジスタＴｒ４がターンオンされ、第１信号発生器ＳＧ１の第３トランジスタＴｒ３がターンオンされ、選択された単位メモリ領域の第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２及び第３スイッチング素子Ｔ３がターンオンされうる。従って、読取り電流は、移動電流源ＲＣＳ１から、第２カラム配線Ｂ２、選択された単位メモリ領域の第１ユニット２００、第１カラム配線Ｂ１及び第３トランジスタＴｒ３を経て、接地に流れうる。
【０１０４】
図１９は、本発明の実施形態による情報保存装置の動作時に使われうる多様な入力信号ＳＲ１，ＳＷ１，ＳＷ２，ＳＭ１，ＳＭ２の経時的な変化によるグラフ、すなわち波形図（waveform diagram）である。図１９は、各動作段階で、第１カラム配線Ｂ１ないし第４カラム配線Ｂ４（図９）に流れる第１電流信号 Ｂ１’ないし第４電流信号Ｂ４’の波形図も含む。図１９で、斜線で表示してある信号は、無視する信号を示し、ドット（dot）状信号は、フローティングレベル（floating level）信号を示す。図１９は、図１４ないし図１８と連繋して説明する。
【０１０５】
図１９を参照すれば、第１読取り段階で、情報保存装置に読取り信号ＳＲ１として「１」が入力されうる。これによって、第２カラム配線Ｂ２に、「１」に対応する電流信号Ｂ２’が入力され、第１カラム配線Ｂ１に、「０」に対応する電流信号Ｂ１’が入力されうる。これは、図１８に図示されたように、読取り電流が、第２カラム配線Ｂ２から第１カラム配線Ｂ１に流れうることを意味する。
【０１０６】
磁区壁の第１移動段階で、情報保存装置に、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、いずれも「１」が入力されうる。これによって、第１カラム配線Ｂ１に、「０」に対応する電流信号Ｂ１’が入力され、第４カラム配線Ｂ４に、「１」に対応する電流信号Ｂ４’が入力されうる。これは、図１６に図示されたように、第１移動電流が、第４カラム配線Ｂ４から第１カラム配線Ｂ１に流れうることを意味する。
【０１０７】
第１書込み段階で、情報保存装置に、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、いずれも「１」が入力されうる。これによって、第２カラム配線Ｂ２に、「０」に対応する電流信号Ｂ２’が入力され、第３カラム配線Ｂ３に、「１」に対応する電流信号Ｂ３’が入力されうる。これは、図１４に図示されたように、第１書込み電流が、第３カラム配線Ｂ３から第２カラム配線Ｂ２に流れうることを意味する。
【０１０８】
第２読取り段階は、第１読取り段階と同一でありえる。
【０１０９】
磁区壁の第２移動段階で、情報保存装置に、第１移動信号ＳＭ１及び第２移動信号ＳＭ２として、「１」及び「０」が入力されうる。これによって、第１カラム配線Ｂ１に、「１」に対応する電流信号Ｂ１’が入力され、第４カラム配線Ｂ４に、「０」に対応する電流信号Ｂ４’が入力されうる。これは、図１７に図示されたように、第２移動電流が、第１カラム配線Ｂ１から第４カラム配線Ｂ４に流れうることを意味する。
【０１１０】
第２書込み段階で、情報保存装置に、第１書込み信号ＳＷ１及び第２書込み信号ＳＷ２として、「１」及び「０」が入力されうる。これによって、第２カラム配線Ｂ２に、「１」に対応する電流信号Ｂ２’が入力され、第３カラム配線Ｂ３に、「０」に対応する電流信号Ｂ３’が入力されうる。これは、図１５に図示されたように、第２書込み電流が、第２カラム配線Ｂ２から第３カラム配線Ｂ３に流れうることを意味する。以上で説明した図１９の波形図は一例に過ぎず、これは、多様に変化しうる。
【０１１１】
以上で説明した本発明の実施形態による情報保存装置は、多様に変形されうる。例えば、図１及び図２で、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２は、第１ワードラインＷＬ１に共通に連結されているが、本発明の他の実施形態によれば、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を、互いに異なるワードラインに連結させる。その例が、図２０及び図２１に図示されている。図２０の構造は、図１から、図２１の構造は、図２から変形されたものである。
【０１１２】
図２０及び図２１を参照すれば、第１スイッチング素子Ｔ１は、第１ワードラインＷＬ１に、第２スイッチング素子Ｔ２は、第３ワードラインＷＬ３に連結されうる。このように、単位メモリ領域の構成が変わることによって、図９及び図１０ないし図１３の第１周辺回路１０００及び第２周辺回路２０００の構成も変わり、その動作方法も変わりうる。
【０１１３】
図１、図２、図２０及び図２１のように、磁性トラック１００両端それぞれに、スイッチング素子Ｔ１，Ｔ２を具備させた場合、動作しようとする磁性トラック１００を除外した残りの磁性トラックは、動作電流の影響を受けることがないので、電流撹乱（current disturbance）なしに安定的に動作を行うことができる。特に、図１及び図２のように、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を、第１ワードラインＷＬ１に共通に連結させる場合、図２０及び図２１のように、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を、互いに異なるワードラインＷＬ１，ＷＬ３に連結させる場合よりも、集積度向上に有利でありえる。
【０１１４】
前記の説明で多くの事項が具体的に記載されているが、それは、発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されるべきものである。例えば、本発明が属する技術分野で当業者ならば、図９ないし図１３で、第１周辺回路１０００及び第２周辺回路２０００の構成は、多様に変形可能であることを理解することができるであろう。よって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
【符号の説明】
【０１１５】
１０    基板
１０ａ    第１分離層
１０ｂ    第２分離層
２０ａ    第１固定層
２０ｂ    第２固定層
３０ａ    第１電極
３０ｂ    第２電極
１００    磁性トラック
２００，２００’    第１ユニット
５００    情報保存装置
１０００    第１周辺回路
２０００    第２周辺回路
【図１】
2010153022.tif 000003
【図２】
2010153022.tif 000004
【図３Ａ】
2010153022.tif 000005
【図３Ｂ】
2010153022.tif 000006
【図４】
2010153022.tif 000007
【図５】
2010153022.tif 000008
【図６】
2010153022.tif 000009
【図７】
2010153022.tif 000010
【図８】
2010153022.tif 000011
【図９】
2010153022.tif 000012
【図１０】
2010153022.tif 000013
【図１１】
2010153022.tif 000014
【図１２】
2010153022.tif 000015
【図１３】
2010153022.tif 000016
【図１４】
2010153022.tif 000017
【図１５】
2010153022.tif 000018
【図１６】
2010153022.tif 000019
【図１７】
2010153022.tif 000020
【図１８】
2010153022.tif 000021
【図１９】
2010153022.tif 000022
【図２０】
2010153022.tif 000023
【図２１】
2010153022.tif 000024