(57)【要約】【課題】メモリ装置内でデータインバージョンのために必要な回路の面積を削減できるデータ入力回路、及びそれを備えた半導体メモリ装置を提供すること。【解決手段】本発明に係る半導体メモリ装置は、データピン毎に備えられて、入力されたデータにインバージョン情報を反映する複数のデータ入力回路（８５１〜８５８）と、複数の前記データ入力回路の出力データを伝達する複数のグローバルライン（ＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞）と、複数の前記グローバルラインから伝達されたデータを保存する複数のメモリバンク（８１０〜８４０）とを備える。【選択図】図８
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【特許請求の範囲】
【請求項１】
入力されたデータにインバージョン情報を反映する複数のデータ入力回路と、
複数の前記データ入力回路から出力されるデータを伝達する複数のグローバルラインと、
複数の前記グローバルラインから伝達されるデータを保存する複数のメモリバンクと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記複数のデータ入力回路の各々が、
データピンを介して入力されたデータをバッファリングするデータバッファ部と、
前記データバッファ部から出力されるバッファリングされた前記データを並列に整列するデータ整列部と、
前記データ整列部から出力される並列に整列された前記データを前記インバージョン情報に応じて反転または非反転して出力するインバージョン部と、
前記インバージョン部の出力データを複数の前記グローバルラインに伝達するドライバ部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ整列部が、データ入力クロックを利用して直列に入力されたデータを並列に整列することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記インバージョン部が、前記データ整列部から出力される並列に整列された前記データを前記インバージョン情報に応じて反転または非反転する複数の論理ゲートを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記半導体メモリ装置が、インバージョンピンを介して前記インバージョン情報の入力を受けて複数の前記データ入力回路に伝達するインバージョン情報入力回路をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置が、
インバージョンピンを介して入力される前記インバージョン情報をバッファリングするインバージョンバッファ部と、
バッファリングされた前記インバージョン情報を並列に整列し、前記インバージョン部に伝達するインバージョン整列部と、
をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
データピンを介して入力されるデータをバッファリングするデータバッファ部と、
前記データバッファ部から出力されるバッファリングされた前記データを並列に整列するデータ整列部と、
前記データ整列部から出力される並列に整列された前記データをインバージョン情報に応じて反転または非反転して出力するインバージョン部と、
前記インバージョン部の出力データを複数のグローバルラインに伝達するドライバ部と、
を備えることを特徴とするデータ入力回路。
【請求項８】
前記データ整列部が、データ入力クロックを利用して直列に入力された前記データを並列に整列することを特徴とする請求項７に記載のデータ入力回路。
【請求項９】
前記インバージョン部が、前記データ整列部から出力される並列に整列された前記データを前記インバージョン情報に応じて反転または非反転する複数の論理ゲートを備えることを特徴とする請求項７に記載のデータ入力回路。
【請求項１０】
データパッドと、
インバージョンパッドと、
前記データパッドを介して入力されたデータを並列に整列するデータ整列部と、
前記インバージョンパッドを介して入力されたインバージョン情報を並列に整列するインバージョン整列部と、
前記インバージョン整列部から出力される前記インバージョン情報に応じて前記データ整列部の出力データを反転または非反転して出力するインバージョン部と、
前記インバージョン部の出力データを伝達するグローバルバスと、
前記グローバルバスから伝達されたデータをバンク内に保存するため、前記グローバルバスから伝達されたデータをローカルバスに伝達する書込みドライバ部と、
を備える半導体メモリ装置。
【請求項１１】
前記インバージョン部が、前記データ整列部の出力データを前記インバージョン整列部から出力される前記インバージョン情報に応じて反転または非反転する複数の論理ゲートを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、詳細には、データインバージョン動作を行う方式を変更してメモリ装置の全体面積を減少させる技術に関する。
【背景技術】
【０００２】
ＷＤＢＩ（Ｗｒｉｔｅ  Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）機能は、メモリコントローラからメモリ装置にデータを入力するとき、データの変化を最小化してＳＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｏｕｔｐｕｔ）ノイズを減らすために使われる。メモリコントローラはチップセット（ｃｈｉｐｓｅｔ）とも呼ばれる。
【０００３】
メモリコントローラは、データと共にインバージョン情報ＷＤＢＩをメモリ装置に伝送することによって、メモリ装置がデータの反転可否を判断する。
【０００４】
図１は、従来の、４クォータ（ｑｕａｒｔｅｒ）バンクの構造を有する半導体メモリ装置の構成を示す図である。
【０００５】
同図を参照すると、４つのバンクＢＡＮＫ０〜ＢＡＮＫ３の各々が４つのサブバンクに分けられ、かつ４つのサブバンクは、相異なる４つの領域に配置される。例えば、バンクＢＡＮＫ０は、符号１０、５０、９０、および１３０として示される４つのサブバンクに分けられる。各バンク周辺のＸはロー（ｒｏｗ）動作を行う回路を示し、Ｙはコラム（ｃｏｌｕｍｎ）動作を行う回路を示す。
【０００６】
また、ＣＰＥＲＩはクロックと関連する回路が集まっている領域を示し、ＤＰＥＲＩはデータの入／出力と関連する回路が集まっている領域を示す。
【０００７】
図２は、データ入力回路からバンクにデータが伝達される経路を示す図である。
【０００８】
メモリ装置のデータピンを介して直列に連続してデータが入力される。各々のデータピンＤＱ０〜ＤＱ７にはデータ入力回路２１０〜２８０が備えられているが、データ入力回路２１０〜２８０は直列に入力されるデータを並列に整列し、整列されたデータをグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する。メモリ装置が８ビットプリフェッチスキーム（８ｂｉｔ  ｐｒｅｆｅｔｃｈ  ｓｃｈｅｍｅ）を使用する場合、各々のデータ入力回路２１０〜２８０は、データピンＤＱ０〜ＤＱ７のうち、対応するピンを介して直列に入力される８個のデータを並列に整列し、整列されたデータを該当のグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する。すなわち、１つのデータピン（例えば、ＤＱ０ピン）に入力されるデータは並列に変換された後、８本のグローバルライン（例えば、ＧＩＯ０＜０：７＞）へ伝達される。このようなグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞は、各バンク１０、２０、３０、４０のそれぞれのＹブロック１１、２１、３１、４１と接続される。
【０００９】
図２では、クォータバンクの構造を有するメモリ装置の１つのクォータのみを例示したため、各バンク１０、２０、３０、４０のそれぞれのＹブロック１１、２１、３１、４１には、８個のデータピンに対応するグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞が接続されていることを例示した。図面に示されていない残りのクォータに配置される各バンクにもそれぞれ８個のデータピンに対応するグローバルラインが接続される。例えば、図１のバンク５０、６０、７０、８０には図示されていないデータピンＤＱ８〜ＤＱ１５に対応するグローバルラインが接続される。
【００１０】
インバージョン情報（ＷＤＢＩ）入力回路２９０は、インバージョンピン（ＷＤＢＩ  ｐｉｎ）を介してメモリコントローラから入力されるインバージョン情報（ＷＤＢＩ）を受信して、各バンク１０、２０、３０、４０のそれぞれのＹブロック１１、２１、３１、４１に伝達する。インバージョン情報もデータと同様に、インバージョンピンＷＤＢＩ０を介して直列に入力されるが、インバージョン情報入力回路２９０はそれを並列に整列し、整列されたインバージョン情報はインバージョンラインＷＤＢＩ＜０：７＞を介して各バンク１０、２０、３０、４０のそれぞれのＹブロック１１、２１、３１、４１に伝達される。インバージョンピンは、データピン８個当り１つずつ配置される。図２では、ＤＱ０〜ＤＱ７のデータピンを介して入力されるデータのインバージョン情報ＷＤＢＩを処理するインバージョン情報入力回路２９０を示した。
【００１１】
バンク１０、２０、３０、４０のＹブロック１１、２１、３１、４１内には、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞上のデータをバンク１０、２０、３０、４０内のローカルラインＬＩＯ／ＬＩＯＢに伝達する書込みドライバが備えられる。かかる書込みドライバは、インバージョン情報ＷＤＢＩに基づいてグローバルラインＧＩＯ上のデータを反転／非反転し、反転または非反転されたデータをローカルラインＬＩＯ／ＬＩＯＢに伝達する。各バンク１０、２０、３０、４０内にはグローバルラインＧＩＯと同じ本数のローカルラインＬＩＯ／ＬＩＯＢが配置される。各バンク１０、２０、３０、４０にはグローバルラインＧＩＯの本数に対応する書込みドライバが備えられる。例えば、Ｙブロック１１には６４個の書込みドライバが備えられる。
【００１２】
図３は、図２のデータ入力回路２１０の構成を示す図である。
【００１３】
図３に示すように、データ入力回路２１０は、データバッファ部３１０、データ整列部３２０、およびドライバ部３３０を備える。
【００１４】
データバッファ部３１０は、データパッド（データピンに接続されるウエハ上のパッド）を介して入力されるデータＤＡＴＡ＿ＩＮをバッファリングし、バッファリングされたデータをデータ整列部３２０に伝達する。プリフェッチスキームに基づいてデータパッドにデータが連続して入力される。８ビットプリフェッチスキームを使用する場合には、１つの書き込み命令（ｗｒｉｔｅ  ｃｏｍｍａｎｄ）に対応して８個のデータが直列に連続して入力される。
【００１５】
データ整列部３２０は、直列に入力されたデータを並列に整列する。何個のデータずつを並列に整列するかは、何ビットのプリフェッチスキームを使用するかによって異なる。例えば、８ビットプリフェッチスキームを使用する場合、直列に入力された８個のデータが８個のラインを介して並列に出力される。データ整列部３２０に入力されるデータは、データ入力クロックＷＴ＿ＣＬＫの立ち上がり／立ち下がりのエッジ（ｒｉｓｉｎｇ／ｆａｌｌｉｎｇ  ｅｄｇｅ）で入力されるため、データ整列部３２０は、データ入力クロックＷＴ＿ＣＬＫを用いてデータを並列に整列する。図４は、データ整列部３２０においてデータが整列される過程を説明する図である。図４を参照することにより、データが整列される過程をより明確に理解することができる。
【００１６】
ドライバ部３３０は、並列に整列されたデータＧＩＯ＿ＰＲＥ０＜０：７＞をグローバルラインＧＩＯ０＜０：７＞にロードする役割を行う部分であって、ＴＤＱＳＳ＿ＣＬＫによってストローブ（ｓｔｒｏｂｉｎｇ）され、データをグローバルラインＧＩＯ０＜０：７＞にロードする。ＴＤＱＳＳ＿ＣＬＫは、連続に入力される書き込み命令間の間隔に対応する周期を有するクロックである。
【００１７】
図５は、図２におけるインバージョン情報入力回路２９０の構成を示す図である。
【００１８】
図５に示すように、インバージョン情報入力回路２９０は、インバージョンバッファ部５１０、インバージョン整列部５２０、およびドライバ部５３０を備えて構成される。
【００１９】
インバージョンバッファ部５１０は、インバージョンパッドを介して入力されるインバージョン情報ＷＤＢＩ＿ＩＮをバッファリングし、バッファリングされたインバージョン情報ＷＤＢＩをインバージョン整列部５２０に伝達する。ここでは、インバージョンパッドは、インバージョンピンに対応するダイ（ｄｉｅ）上のパッドである。インバージョン情報ＷＤＢＩ＿ＩＮは、データと同様に直列に連続して入力される。
【００２０】
インバージョン整列部５２０は、直列に入力されたインバージョン情報ＷＤＢＩを並列に整列する。インバージョン整列部５２０は、データの代りにバッファリングされたインバージョン情報ＷＤＢＩを整列する部分であり、データ整列部３２０と同様な構成で構成され得る。図６には、インバージョン整列部５２０においてインバージョン情報ＷＤＢＩが整列される過程を例示している。図６を参照することにより、インバージョン情報ＷＤＢＩが整列される過程をより明確に理解することができる。
【００２１】
ドライバ部５３０は、インバージョン整列部５２０から出力される並列に整列されたインバージョン情報ＷＤＢＩ＿ＰＲＥ＜０：７＞をインバージョンラインＷＤＢＩ＜０：７＞にロードする役割をする部分であり、ＴＤＱＳＳ＿ＣＬＫによりストローブされてインバージョン情報ＷＤＢＩ＿ＰＲＥ＜０：７＞をインバージョンラインＷＤＢＩ＜０：７＞にロードする。
【００２２】
図７は、バンク１０のＹブロック１１に備えられる書込みドライバのうち、１つの書込みドライバの回路図である。
【００２３】
書込みドライバＷＴ＿ＤＲＶ７０２の前端には排他的ＯＲ（ＸＯＲ）ゲート７０１が備えられ、書込みドライバ７０２は排他的ＯＲゲート７０１の出力値をローカルラインＬＩＯ＿０＜０＞、ＬＩＯＢ＿０＜０＞に伝達する。排他的ＯＲゲート７０１は、グローバルラインＧＩＯ０＜０＞のデータおよびインバージョン情報ＷＤＢＩ＜０＞を論理結合演算する。したがって、インバージョン情報ＷＤＢＩ＜０＞が「ロー」レベルであるとき、グローバルラインＧＩＯ０＜０＞のデータがそのままローカルラインＬＩＯ＿０＜０＞、ＬＩＯＢ＿０＜０＞に伝達される。また、インバージョン情報ＷＤＢＩ＜０＞が「ハイ」レベルであるときにはグローバルラインＧＩＯ０＜０＞上のデータが反転されてローカルラインＬＩＯ＿０＜０＞、ＬＩＯＢ＿０＜０＞に伝達される。
【００２４】
このように、従来の半導体メモリ装置では、書込みドライバ７０２側でデータにインバージョン情報を反映する役割を果たす。
【００２５】
図７における書込みイネーブル信号ＷＴＥＮは、書込み動作時にイネーブルされる信号である。したがって、読み取り動作時には書き込みイネーブル信号ＷＴＥＮは、書込みドライバ７０２が動作しないよう制御する。それは、周知のように、読み取りの動作時にはローカルラインＬＩＯ／ＬＩＯＢ上のデータがセンスアンプを介してグローバルラインＧＩＯに伝達されるべきだからである。
【００２６】
以上で説明したように、従来の半導体メモリ装置では、書込みドライバはデータにデータインバージョン情報を反映する役割を果たした。書込みドライバは、各バンク内のローカルラインの個数だけＹブロックに備えられる。従って、例えば、４バンク、×３２、８ビットプリフェッチ方式を使用するメモリ装置の場合、書込みドライバの個数は１０２４個となる。この場合、データインバージョン動作を行うために備えられる排他的論理ゲートの個数も１０２４個となる。これはメモリ装置における全体の面積を増やす要因になり、データインバージョンのために消費される電流量をも増加させてしまう問題がある。
【００２７】
さらにメモリ装置が次第に高容量化されるほどバンクの個数は増加し、これに比例して書込みドライバの個数も増加する。例えば、１６バンクの場合、書込みドライバの個数は４バンクの場合よりも４倍増えて４０９６個が必要となり、これは排他的ＯＲゲートの個数も４０９６個になることを意味する。したがって、メモリ装置が高容量化するほどデータインバージョンのために必要な回路の面積が益々増加してしまうという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明は、上記した従来技術の問題点を解決するために提案されたものであり、メモリ装置内でデータインバージョンに必要な回路の面積を減らすことができるデータ入力回路、及び、それを備えたメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記した目的を達成するために、本発明に係る半導体メモリ装置は、入力されたデータにインバージョン情報を反映する複数のデータ入力回路と、複数の前記データ入力回路から出力されるデータを伝達する複数のグローバルラインと、複数の前記グローバルラインから伝達されるデータを保存する複数のメモリバンクとを備える。
【００３０】
複数の前記データ入力回路の各々は、データピンを介して入力されるデータをバッファリングするデータバッファ部と、前記データバッファ部から出力されるバッファリングされた前記データを並列に整列するデータ整列部と、前記データ整列部から出力される並列に整列された前記データを前記インバージョン情報に応じて反転または非反転するインバージョン部と、前記インバージョン部の出力データを複数の前記グローバルラインに伝達するドライバ部と、を備えることができる。
【００３１】
また、上記の目的を達成するために、本発明に係るデータ入力回路は、データピンを介して入力されるデータをバッファリングするデータバッファ部と、前記データバッファ部から出力されるバッファリングされた前記データを並列に整列するデータ整列部と、前記データ整列部から出力される並列に整列された前記データをインバージョン情報に応じて反転または非反転するインバージョン部と、前記インバージョン部の出力データを複数のグローバルラインに伝達するドライバ部と、を備える。
【００３２】
また、上記の目的を達成するために、本発明に係る半導体メモリ装置は、データパッドと、インバージョンパッドと、前記データパッドを介して入力されたデータを並列に整列するデータ整列部と、前記インバージョンパッドを介して入力されたインバージョン情報を並列に整列するインバージョン整列部と、前記インバージョン整列部から出力されるインバージョン情報に応じて前記データ整列部の出力データを反転または非反転して出力するインバージョン部と、前記インバージョン部の出力データを伝達するグローバルバスと、前記グローバルバスから伝達されたデータをバンク内に保存するために、前記グローバルバスから伝達されたデータをローカルバスに伝達する書込みドライバ部と、を備える。
【発明の効果】
【００３３】
本発明に係る半導体メモリ装置は、データ入力回路でデータインバージョン動作を行う。したがって、既にインバージョン情報の反映されたデータがグローバルラインにロードされて各バンクに伝達される。
【００３４】
本発明では、データインバージョンのための回路をグローバルラインの数だけ備えればよい。従来では、データインバージョンのための回路がローカルラインの数だけ備えられ、ローカルラインの数はグローバルラインの数×バンクの個数であるため、本発明が適用されればメモリ装置内のデータインバージョンのための回路の個数を１／４、１／８、１／１６などに減少させ得る効果がある。
【００３５】
データインバージョンのための回路の個数が減少すれば、メモリ装置の全体面積および電流消費が減少することができる。
【図面の簡単な説明】
【００３６】
【図１】従来の４クォータバンクの構造を有する半導体メモリ装置の構成を示す図である。
【図２】データ入力回路からバンクにデータが伝達される経路を示す図である。
【図３】図２のデータ入力回路２１０の構成を示す図である。
【図４】図３のデータ整列部３２０でデータが整列される過程を説明する図である。
【図５】図２のインバージョン情報入力回路２９０の構成を示す図である。
【図６】図５のインバージョン整列部５２０でインバージョン情報ＷＤＢＩが整列される過程を説明する図である。
【図７】図１のバンク１０のＹブロック１１に備えられる１つの書込みドライバの回路図である。
【図８】本発明の実施の形態に係る半導体メモリ装置の構成を示す図である。
【図９】図８のデータ入力回路８５１の一実施の形態の構成を示す図である。
【図１０】図８のインバージョン入力回路８６０の一実施の形態の構成を示す図である。
【図１１】本発明に係る半導体メモリ装置に対する全体的な理解を助けるための図である。
【発明を実施するための形態】
【００３７】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるように、本発明を、最も好ましい実施の形態をもって、添付した図面を参照しながら説明する。
【００３８】
図８は、本発明の実施の形態に係る半導体メモリ装置の構成を示す図である。
【００３９】
図８に示すように、本実施の形態に係る半導体メモリ装置は、入力されたデータにインバージョン情報ＷＤＢＩ＜０：７＞を反映する複数のデータ入力回路８５１〜８５８と、複数のデータ入力回路８５１〜８５８の出力データを伝達する複数のグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞、および複数のグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞から伝達されたデータを保存する複数のメモリバンク８１０〜８４０を備える。
【００４０】
データ入力回路８５１〜８５８は、データピン（パッド）からデータを受信してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する。従来と同様に、データ入力回路８５１〜８５８は、直列に入力されるデータをプリフェッチスキームに合わせて並列に整列して、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する役割を果たす。また、データ入力回路８５１〜８５８は、インバージョン情報ＷＤＢＩ＜０：７＞をデータに反映する役割をも果たす。従来では、バンクのＹブロック８１１、８２１、８３１、８４１に含まれている書込みドライバがデータにインバージョン情報ＷＤＢＩ＜０：７＞を反映する役割をしていた。しかし、本発明では、データ入力回路８５１〜８５８がインバージョン情報ＷＤＢＩ＜０：７＞に応じてデータを反転／非反転する。したがって、メモリ装置内においてデータインバージョンのための回路は、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞の数だけ備えればよい。
【００４１】
８ビットプリフェッチスキームを使用する場合、データ入力回路８５１〜８５８は、直列に入力されたデータを８個ずつ並列に整列してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する。したがって、各データ入力回路８５１〜８５８に８個のデータインバージョンのための回路を備える。メモリ装置に３２個のデータピンがある場合、データ入力回路８５１〜８５８が３２個備えられるため、データインバージョンのための回路は２５６個が備えられる。従来のようなインバージョン情報処理方式によれば、インバージョンのための回路が［２５６×バンク個数］だけ備えられるべきであるが、これに対して、本発明ではインバージョン情報処理のための回路が画期的に減少する。
【００４２】
図８にはクォータバンク構造を有するメモリ装置において１つのクォータのみを参考に示したため、８個のデータパッドおよび８個のデータ入力回路８５１〜８５８と、１個のインバージョン入力回路８６０とを示した。一般的に、メモリ装置全体は、３２個のデータパッドおよび３２個のデータ入力回路と、４個のインバージョン入力回路とを備える。
【００４３】
インバージョン入力回路８６０は、インバージョンピン（パッド）ＷＤＢＩ０を介して入力されるインバージョン情報ＷＤＢＩ＿ＩＮを受信する。インバージョン情報ＷＤＢＩ＿ＩＮもデータと同様に直列に連続して入力される。インバージョン入力回路８６０は、入力されたインバージョン情報をプリフェッチスキームに応じて並列に整列する。従来では、各々のバンクに備えられる書き込みドライバでインバージョン情報ＷＤＢＩ＜０：７＞をデータに反映したため、従来のインバージョン入力回路（図２の２９０参照）は、インバージョン情報ＷＤＢＩ＜０：７＞を各バンクに伝達した。一方、本発明では、データ入力回路８５１〜８５８でインバージョン情報ＷＤＢＩ＜０：７＞をデータに反映する。したがって、本発明に係るインバージョン入力回路８６０は、入力を受けて整列したインバージョン情報ＷＤＢＩ＜０：７＞をデータ入力回路８５１〜８５８に伝達する。一般的に、データピン８個ごとにインバージョンピン１個が配置される。したがって、データ入力回路８５１〜８５８の８個に対して１つのインバージョン入力回路８６０が備えられる。しかし、このようなインバージョンピンの個数はメモリ装置のスペック（ｓｐｅｃ）によっていくらでも変更が可能である。
【００４４】
さらに、本発明ではデータ入力回路８５１〜８５８においてデータにインバージョン情報ＷＤＢＩを反映するため、メモリバンク８１０〜８４０のＹブロック８１１〜８４１内に備えられる書込みドライバには、データインバージョンのための排他的なゲートを備える必要はない。
【００４５】
図９は、図８におけるデータ入力回路８５１の一実施例の構成を示す図である。
【００４６】
図示されていないデータ入力回路８５２〜８５８もデータ入力回路８５１と同じ方式で構成されるため、ここでは、図示されたデータ入力回路８５１を参照してデータ入力回路を詳細に説明する。
【００４７】
データ入力回路８５１は、データピンを介して入力されるデータＤＡＴＡ＿ＩＮをバッファリングするデータバッファ部９１０、バッファリングされたデータＤＡＴＡを並列に整列するデータ整列部９２０、データ整列部９２０から出力される並列に整列されたデータＧＩＯ＿ＰＲＥ０＜０：７＞をインバージョン情報ＷＤＢＩ＜０：７＞によって反転／非反転するインバージョン部９３０、およびインバージョン部９３０の出力データＧＩＯ＿ＤＢＩ＿ＰＲＥ０＜０：７＞を複数のグローバルラインＧＩＯ０＜０：７＞に伝達するドライバ部９４０を備えて構成される。
【００４８】
インバージョン部９３０は、図示しているように、複数の排他的ＯＲゲート９３１〜９３８を備えて構成され得る。排他的ＯＲゲート９３１〜９３８は、インバージョン情報ＷＤＢＩ＜０：７＞がロジック「ハイ」レベルであるときにはデータＧＩＯ＿ＰＲＥ０＜０：７＞を反転して出力し、インバージョン情報ＷＤＢＩ＜０：７＞がロジック「ロー」レベルであるときにはデータＧＩＯ＿ＰＲＥ０＜０：７＞を非反転し、すなわち、そのまま出力する。したがって、データ入力回路８５１から出力されるデータは、既にインバージョン情報ＷＤＢＩが反映された状態でグローバルラインＧＩＯ０＜０：７＞にロードされる。
【００４９】
データバッファ部９１０、データ整列部９２０、ドライバ部９４０は、従来のデータ入力回路と同様に構成され得るため、ここではそれらの詳説は省略する。
【００５０】
図１０は、図８のインバージョン入力回路８６０の一実施例の構成を示す図である。
【００５１】
インバージョン入力回路８６０は、インバージョンピンを介して入力されるインバージョン情報ＷＤＢＩ＿ＩＮをバッファリングするインバージョンバッファ部１０１０、バッファリングされたインバージョン情報ＷＤＢＩを並列に整列してデータ入力回路８５１〜８５８に伝達するインバージョン整列部１０２０を備えて構成される。
【００５２】
インバージョンバッファ部１０１０およびインバージョン整列部１０２０は、従来のインバージョン入力回路（図５参照）と同様に構成され得る。本発明では従来使用したドライバ部５３０（図５参照）を省略した。それは、本発明ではインバージョン情報ＷＤＢＩ＜０：７＞がデータ入力回路８５１〜８５８に伝達されて、データ入力回路８５１〜８５８内のドライバ部９４０がデータにインバージョン情報ＷＤＢＩ＜０：７＞を反映してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞へ出力するためである。
【００５３】
図１１は、本発明に係る半導体メモリ装置に対する全体的な理解に役に立てるための、半導体メモリ装置の動作を説明する図である。
【００５４】
図１１は、１つのデータパッドＤＱ  ＰＡＤおよび１つのインバージョンパッドＷＤＢＩ  ＰＡＤを介して入力されたデータおよびインバージョン情報がいかなる経路を経てメモリバンクに伝達されるかを簡略に示すことで、本発明の全体的な理解に役立てるためのものである。ただし、同図では、信号（データ）の伝達において、当然必要となる構成であるバッファ、ドライバ等の構成は図示していない。
【００５５】
図１１に示すように、本発明に係る半導体メモリ装置は、データパッドＤＱ  ＰＡＤと、インバージョンパッドＷＤＢＩ  ＰＡＤと、データパッドＤＱ  ＰＡＤを介して入力されたデータを並列に整列するデータ整列部９２０と、インバージョンパッドＷＤＢＩ  ＰＡＤを介して入力されたインバージョン情報を並列に整列するインバージョン整列部１０２０と、インバージョン整列部１０２０から出力されるインバージョン情報ＷＤＢＩ＜０：７＞によってデータ整列部９２０の出力データＧＩＯ＿ＰＲＥ＜０：７＞を反転／非反転して出力するインバージョン部９３０と、インバージョン部９３０の出力データを伝達するためのグローバルバスＧＩＯ＜０：７＞と、グローバルバスＧＩＯ＜０：７＞から伝達されたデータをバンク内に保存するためにローカルバスＬＩＯ／ＬＩＯＢ＜０：７＞に伝達する書込みドライバ部７０２とを備える。  
【００５６】
このような構成を介して本発明における半導体メモリ装置は、データがグローバルバスＧＩＯ＜０：７＞にロードされる前に、データにインバージョン情報ＷＤＢＩ＜０：７＞を反映するため、メモリ装置における全体の面積を削減することができる。
【００５７】
以上で、本発明を好ましい実施の形態をもって具体的に説明した。上述の実施の形態は説明のためのものであり、本発明を制限するものではないことに注意されるべきである。また、本発明の技術分野における通常の知識を有する者ならば本発明の技術的思想の範囲内で多様な実施の形態が可能であることは容易に分かるであろう。
【符号の説明】
【００５８】
２１０〜２８０、８５１〜８５８    データ入力回路
２９０、８６０    インバージョン情報入力回路
３１０、９１０    データバッファ部
３２０、９２０    データ整列部
３３０、９４０    ドライブ部
５１０、１０１０    インバージョンバッファ部
５２０、１０２０    インバージョン整列部
５３０    ドライブ部
９３０    インバージョン部
ＤＱ０  〜  ＤＱ７    データピン
ＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞    グローバルライン
ＷＤＢＩ０    インバージョンピン
ＷＤＢＩ＜０：７＞    インバージョンライン（情報）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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