(57)【要約】【課題】  簡易な工程で水素バリア膜を形成することで水素による信頼性劣化を抑制し、かつワード線間に空隙を設けてワード線間容量を減少させる。【解決手段】  本発明は、半導体基板上１００に配置された複数のメモリセルトランジスタＣの電荷蓄積層１１および、前記複数の電荷蓄積層１１上にゲート間絶縁膜７を介して前記複数の電荷蓄積層１１を一定方向に接続し前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極１７を形成する工程と、前記複数の制御ゲート電極１７の上面に接してまたがるように水素をブロックするバリア絶縁膜１５を形成する工程と、前記バリア絶縁膜１５の上面に層間絶縁膜１６を形成する工程と、を備え、少なくとも前記直交方向に隣接する電荷蓄積層１１のそれぞれの側壁と、前記半導体基板１００と前記バリア絶縁膜１５とで囲まれた領域が空隙２０となっていること、を特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数のメモリセルトランジスタの電荷蓄積層、および前記複数の電荷蓄積層上にゲート間絶縁膜を介して前記複数の電荷蓄積層を一定方向に接続し前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極を形成する工程と、
前記複数の制御ゲート電極の上面に接してまたがるように水素をブロックするバリア絶縁膜を形成する工程と、
前記バリア絶縁膜の上面に層間絶縁膜を形成する工程と、を備え、
少なくとも前記直交方向に隣接する電荷蓄積層のそれぞれの側壁と、前記半導体基板と前記バリア絶縁膜とで囲まれた領域が空隙となっていること、
を特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板は、主面上に前記メモリセルトランジスタを形成する領域と前記メモリセルトランジスタを動作させるための周辺トランジスタを形成する領域を有し、
前記周辺トランジスタを形成する領域に形成される周辺トランジスタのゲート電極の上面は、直接前記層間絶縁膜に接して形成されること、
を特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板上に配置された複数のメモリセルトランジスタの電荷蓄積層と、
前記複数の電荷蓄積層上にゲート間絶縁膜を介して前記複数の電荷蓄積層を一定方向に接続し、前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極と、
前記複数の制御ゲート電極の上面に接してまたがるように配置された水素をブロックするバリア絶縁膜と、を備え、
少なくとも前記直交方向に隣接する電荷蓄積層のそれぞれの側壁と、前記半導体基板と前記バリア絶縁膜とで囲まれた領域が空隙となっていること、
を特徴とする不揮発性半導体記憶装置。
【請求項４】
主面上にメモリセルトランジスタを形成する領域と前記メモリセルトランジスタを動作させるための周辺トランジスタを形成する領域とを有する半導体基板と、
前記メモリセルトランジスタを形成する領域に配置された複数のメモリセルトランジスタの電荷蓄積層と、
前記複数の電荷蓄積層上にゲート間絶縁膜を介して前記複数の電荷蓄積層を一定方向に接続し、前記一定方向に直交する直交方向に互いに隣接して配置された複数の制御ゲート電極と、
前記メモリセルトランジスタを形成する領域において前記複数の制御ゲート電極の上面に接してまたがるように配置された水素をブロックするバリア絶縁膜と、
前記周辺トランジスタを形成する領域において前記周辺トランジスタのゲート電極の上面に接して配置され、前記メモリセルを形成する領域において前記複数の制御ゲート電極の上部に前記バリア絶縁膜を介して配置された層間絶縁膜と、を備え、
少なくとも前記直交方向に隣接する電荷蓄積層のそれぞれの側壁と、前記半導体基板と前記バリア絶縁膜とで囲まれた領域が空隙となっていること、
を特徴とする不揮発性半導体記憶装置。
【請求項５】
前記バリア絶縁膜は、
窒素が添加されたシリコン酸化物、
Ａｌが添加されたシリコン酸化物、
Ａｌの酸化物、
Ｔｉが添加されたシリコン酸化膜、
窒素とＡｌとＴｉの3種類のうち2種類が添加されたシリコン酸化膜、
窒素とＡｌとＴｉの3種類が添加されたシリコン酸化膜、
Ｔｉの酸化物、
ＴｉとＡｌの酸化物、
のうち少なくとも１つ以上を含む絶縁膜であることを特徴とする請求項１から請求項４のいずれか一つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のうち、特に、電荷蓄積型の構造を有するメモリセルトランジスタを具備した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるフラッシュメモリでは、多値化のためにメモリセルトランジスタのしきい値をより精密に制御することが必要であり、信頼性劣化によるしきい値変動を抑制しなければならない。メモリセルトランジスタの信頼性劣化の一因として、メモリセル領域への水素の侵入が知られている。これは、侵入した水素が電荷蓄積層である浮遊ゲート絶縁膜中に空間電荷としてトラップされ、メモリセルトランジスタのしきい値変動を引き起こす現象である。
【０００３】
この問題に対しては、メモリセル領域に侵入する水素のバリア膜として、酸化アルミニウム（Ａｌ２Ｏ３）等を記憶素子の上層に配置した不揮発性半導体記憶装置が提案されている（例えば、特開２００３−２９７９５６）。
【０００４】
しかし、前述の特許文献１に記載されている半導体記憶装置においては、メモリセルトランジスタのゲート電極間に層間絶縁膜を堆積した後にバリア膜を形成するため、工程が複雑化するという問題点があった。
【０００５】
また、メモリセルトランジスタの微細化に伴い、メモリセルトランジスタの隣接効果に起因するしきい値変動が大きくなり、しきい値ばらつきの原因となっている。
【０００６】
この問題に対しては、隣接するメモリセルトランジスタのワード線（電荷蓄積層および制御ゲート電極）間を空隙としてワード線間容量を減少させ、隣接効果を低減することが提案されている（たとえば、特開２００７−８８２８３）。
【０００７】
しかし、前述の特許文献２に記載されている半導体記憶装置においては、ワード線間に空隙を設けるために制御ゲート電極の幅を広くする等、工程が複雑であるという問題がある。
【特許文献１】特開２００３−２９７９５６号公報（第１２頁、図１）
【特許文献２】特開２００７−８８２８３号広報（第１８頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような問題点を考慮し、簡易な工程で水素バリア膜を形成して水素による信頼性劣化を抑制し、かつワード線間に空隙を設けてワード線間容量を減少させ、隣接効果を低減させることを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、半導体基板上に配置された複数のメモリセルトランジスタの電荷蓄積層、および前記複数の電荷蓄積層上にゲート間絶縁膜を介して前記複数の電荷蓄積層を一定方向に接続し前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極を形成する工程と、前記複数の制御ゲート電極の上面に接してまたがるように水素をブロックするバリア絶縁膜を形成する工程と、前記バリア絶縁膜の上面に層間絶縁膜を形成する工程と、を備え、少なくとも前記直交方向に隣接する電荷蓄積層のそれぞれの側壁と、前記半導体基板と前記バリア絶縁膜とで囲まれた領域が空隙となっていること、を特徴としている。
【発明の効果】
【００１０】
酸化アルミニウム膜等を層間絶縁膜の下層に使用することにより、簡易な工程で水素バリア膜を形成して水素による信頼性劣化を抑制することができる。また、酸化アルミニウム膜等からなる水素バリア膜は、メモリセルトランジスタのワード線間には堆積されず、少なくとも電荷蓄積層間は空隙になるため、ワード線間の配線間容量を減少させ隣接効果を低減させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態は、本発明をＮＡＮＤ型フラッシュメモリに適用したものである。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ部の平面図である。
【００１３】
図１に示すように、メモリセルトランジスタＣが形成されるメモリセルアレイ領域においては、半導体基板１００の主面に複数の素子領域４が設けられている。これらの素子領域４は、互いに離間されて、それぞれ所定方向、すなわち図１の中の横方向に沿って帯状に形成されている。
【００１４】
これらの素子領域４は、素子分離溝に埋め込まれた素子分離絶縁膜からなる素子分離領域６によって絶縁分離されている。素子領域４には、メモリセルトランジスタＣのソース／ドレインとなるｎ型半導体領域１０２が複数個、互いに離間して形成されている。隣接するｎ型半導体領域１０２を共有することにより複数のメモリセルトランジスタＣが直列に接続され、ＮＡＮＤストリングを形成している。
【００１５】
素子領域４および素子分離領域６上には、複数のメモリセルトランジスタＣのワード線ＷＬが、離間されたソース／ドレインの間に、上記所定方向と直交する方向、すなわち図１の中の上下方向に沿って配置され、選択ゲートトランジスタＳの選択ゲート線ＳＬがワード線ＷＬと並行して配置されている。
【００１６】
そして、各素子領域４と交差するワード線ＷＬ下には、メモリセルトランジスタＣのチャネルがそれぞれ形成され、また各素子領域４と交差する選択ゲート線ＳＬ下には、選択ゲートトランジスタＳのチャネルがそれぞれ形成されている。ワード線ＷＬと選択ゲート線ＳＬ上には、バリア絶縁膜１５と層間絶縁膜１６が堆積されているが、図１では省略されている。選択ゲートトランジスタＳのメモリセルトランジスタＣと逆側のｎ型拡散領域１０２は、ビット線コンタクト２２またはソース線コンタクト（不図示）にそれぞれ接続されている。図１に示すように、これらのメモリセルトランジスタＣはアレイ状に配置され、メモリセルアレイ領域を構成している。
【００１７】
図2は、図１のＡ−Ａに沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００１８】
図２に示すように、ｐ型半導体基板１００の主面の素子領域４にはソース／ドレインとなる複数個のｎ型半導体領域１０２が互いに離間されて形成されている。
【００１９】
そして、隣接するｎ型半導体領域１０２の間の素子領域４上面には、ゲート絶縁膜１が形成されている。メモリセルトランジスタＣのゲート絶縁膜１上には多結晶シリコン膜２からなる浮遊ゲート（電荷蓄積層）１１が形成されている。選択トランジスタＳのゲート絶縁膜１上には、多結晶シリコン膜２からなる下部ゲート電極１２が形成されている。
【００２０】
浮遊ゲート１１および下部ゲート電極１２の上面には、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜やＡｌ２Ｏ３、ＨｆＯ等の金属酸化膜またはこれらの積層膜から構成されるゲート間絶縁膜７が形成されている。メモリセルトランジスタＣのゲート間絶縁膜７上には、多結晶シリコン膜８とシリサイド層（ＣｏＳｉ）１３とキャップ窒化膜１４とからなる制御ゲート電極１７が形成されている。すなわち、浮遊ゲート１１と制御ゲート電極１７とがゲート間絶縁膜７で電気的に絶縁されたワード線ＷＬが構成される。なお、このキャップ窒化膜１４はワード線ＷＬの加工のために設けられていて、ワード線ＷＬの加工方法によっては必要とされない場合もある。
【００２１】
一方、選択ゲートトランジスタＳのゲート間絶縁膜７上には、制御ゲート電極１７と同様の多結晶シリコン膜８とシリサイド層１３とキャップ窒化膜１４とからなる上部ゲート電極１８が形成されている。そして、選択ゲートトランジスタＳにおいては、ゲート間絶縁膜７に形成された開口７ａを通して、下部ゲート電極１２と上部ゲート電極１８とが電気的に接続されている。すなわち、下部ゲート電極１２と上部ゲート電極１８とが電気的に接続された選択ゲート線ＳＬが構成される。なお、このキャップ窒化膜１４は選択ゲート線ＳＬの加工のために設けられていて、選択ゲート線ＳＬの加工方法によっては必要とされない場合もある。また、ワード線ＷＬおよび選択ゲート線ＳＬの側壁にはシリコン酸化膜１０が設けられている。
【００２２】
ワード線ＷＬと選択ゲート線ＳＬの上には、バリア絶縁膜１５として、例えば酸化アルミニウム（Ａｌ２Ｏ３）が堆積されている。酸化アルミニウムは、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。このプラズマＣＶＤ法のエレクトロンＳｈａｄｉｎｇ効果を利用して、追加工程なしで狭いワード線ＷＬ間の空間を空隙にすることができる。ワード線ＷＬ間を空隙にすることによって、高誘電率の酸化アルミニウムを使用しつつもワード線ＷＬ間の寄生容量を減少させることが可能となる。また、選択ゲート線ＳＬ間のスペースはワード線ＷＬ間のスペースの2倍程度と大きいので、図２に示すようにバリア絶縁膜１５によって埋め込まれている。
【００２３】
バリア絶縁膜１５上には層間絶縁膜１６としてＴＥＯＳ等の酸化シリコン膜が堆積される。層間絶縁膜１６上には後の工程でビット線（不図示）が形成される。ビット線はビット線コンタクト２２を介して素子領域４に接続される。
【００２４】
上記第1の実施形態では、バリア絶縁膜１５として酸化アルミニウムを用いる例を示したが、バリア絶縁膜は酸化アルミニウムに限定されず、水素の拡散を抑制または水素の捕獲が可能な膜であればよい。このような膜としては、例えば次のような膜があげられる。
【００２５】
第1の例として、窒素が添加されたシリコン酸化膜があげられる。
【００２６】
第2の例として、Ａｌが添加されたシリコン酸化膜があげられる。
【００２７】
第3の例として、Ａｌの酸化物があげられる。
【００２８】
第4の例として、Ｔｉが添加されたシリコン酸化膜があげられる。
【００２９】
第5の例として、窒素、Ａｌ、Ｔｉの3種類のうち2種類が添加されたシリコン酸化膜があげられる。
【００３０】
第6の例として、窒素、Ａｌ、Ｔｉの3種類が添加されたシリコン酸化膜があげられる。
【００３１】
第7の例として、Ｔｉの酸化物があげられる。
【００３２】
第8の例として、ＴｉとＡｌの酸化物があげられる。
【００３３】
次に、第1の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法について図３から図５までの工程断面図を用いて説明する。
【００３４】
図３は、通常のプロセスによってＮＡＮＤ型フラッシュメモリのトランジスタが形成され、側壁のシリコン酸化膜１０が形成された後の図１のＡ−Ａに沿った断面図である。
【００３５】
前記通常のプロセスにおいては、半導体基板１００上にゲート絶縁膜１を介して、多結晶シリコン膜２からなる浮遊ゲート（電荷蓄積層）１１、および多結晶シリコン膜８からなる下部ゲート電極１２が形成される。浮遊ゲート１１上には、ゲート間絶縁膜７を介して多結晶シリコン膜８、シリサイド層１３、キャップ窒化膜１４からなる制御ゲート電極１７が形成される。下部ゲート電極１２上には、ゲート間絶縁膜７を介して多結晶シリコン膜８、シリサイド層１３、キャップ窒化膜１４からなる上部ゲート電極１８が形成される。下部ゲート電極１２上のゲート間絶縁膜７には開口７ａが設けられているので、下部ゲート電極１２と上部ゲート電極１８とは電気的に接続されている。浮遊ゲート１１、ゲート間絶縁膜７、制御ゲート電極１７によりメモリセルトランジスタＣのワード線ＷＬが形成される。下部ゲート電極１２、ゲート間絶縁膜７、上部ゲート電極１８により選択ゲートトランジスタＳの選択ゲート線ＳＬが形成される。また、図３のメモリセルトランジスタＣおよび選択ゲートトランジスタＳと同時に、周辺トランジスタ領域には周辺トランジスタ（不図示）が形成される。
【００３６】
次に、図４に示すように、制御ゲート電極１７および上部ゲート電極１８の上面に、バリア絶縁膜１５として例えば酸化アルミニウム（Ａｌ２Ｏ３）が堆積される。前述のように、酸化アルミニウムは、プラズマＣＶＤ法を用いて形成され、プラズマＣＶＤ法のエレクトロンＳｈａｄｉｎｇ効果によって、追加工程なしで狭いワード線ＷＬ間に空隙２０が形成される。
【００３７】
次に、図５に示すように、バリア絶縁膜１５の上面に層間絶縁膜１６が堆積され、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて層間絶縁膜１６が平坦化される。
【００３８】
次に、フォトリソグラフィ法によってビット線コンタクト２２の形状にフォトレジスト（不図示）を形成し、前記フォトレジストをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって層間絶縁膜１６およびバリア絶縁膜１５をエッチングする。ビット線コンタクト２２にタングステン等の金属プラグを埋め込み、層間絶縁膜１６の上にビット線（不図示）を形成することによって、図２に示すようなＮＡＮＤ型フラッシュメモリが得られる。
【００３９】
以上説明したように、上記第1の実施形態によれば、メモリセル上に直接バリア絶縁膜１５として酸化アルミニウムが堆積されているので、メモリセルに水素が侵入することを抑え、水素による信頼性の劣化を抑制できる。また、バリア絶縁膜１５はワード線ＷＬ上で、かつ層間絶縁膜１６の下層に形成されるので、工程が簡略化される。さらに、ワード線ＷＬ間には空隙が形成されるので、高誘電体膜である酸化アルミニウム１５がワード線ＷＬ上に堆積されながらもワード線ＷＬ配線間の寄生容量は減少し、メモリセルトランジスタの隣接効果が低減される。
【００４０】
なお、上記第1の実施形態においては、電荷蓄積層１１として浮遊ゲート（導電体）を用いるＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）型のメモリセルを例としたが、電荷蓄積層１１として窒化シリコン、ゲート間絶縁膜７のかわりにＡｌ２Ｏ３等のブロック絶縁膜を用いるＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型のメモリセルに対しても、本発明は有効である。
【００４１】
（第２の実施形態）
本発明の第2の実施形態は、第1の実施形態と基本的な構成は同一であるが、酸化アルミニウムからなるバリア絶縁膜１５がメモリセル領域を被覆している。これにより、メモリセルトランジスタ以外の周辺トランジスタに関しては、酸化アルミニウムに被覆されていないので、酸化アルミニウムがトランジスタ特性に与える影響を排除することができる。
【００４２】
図６は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセル領域２０１とメモリセル領域以外の部分の概念図である。図３に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセル領域２０１、ワード線制御回路等２０２、センスアンプ等２０３、周辺回路２０４、パッド２０５、によって構成されている。
【００４３】
メモリセル領域２０１にあるメモリセルアレイには、ワード線を制御するワード線制御回路２０２、センスアンプ等２０３が接続されている。
【００４４】
ワード線制御回路２０２は、メモリセルアレイの中のワード線を選択し、選択されたワード線に読み出し、書き込み、あるいは消去に必要な電圧を印加する。センスアンプ等２０３は、ビット線を介してメモリセルアレイ中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイのメモリセルの状態を検出する。センスアンプ等２０３から読み出されたデータは、周辺回路２０４を介してパッド２０５から外部へ出力される。
【００４５】
本発明の第２の実施形態においては、酸化アルミニウムからなるバリア絶縁膜１５がシリコン酸化膜１０の上面に堆積された後、メモリセル領域２０１がフォトレジスト（不図示）に覆われるようにフォトリソグラフィ技術によってフォトレジストの加工を行う。次に、ＲＩＥ法により、メモリセル領域２０１以外の酸化アルミニウムがエッチングされる。このようにして、酸化アルミニウムからなるバリア絶縁膜１５がメモリセル領域２０１を被覆する構造が得られる。この構造においては、メモリセル領域２０１以外の領域に存在するメモリセルトランジスタ以外のトランジスタのゲート電極上部には、酸化アルミニウムからなるバリア絶縁膜１５は存在せずに、層間絶縁膜１６が直接に接している。
【００４６】
以上説明したように、本発明の第２の実施形態によれば、酸化アルミニウムからなるバリア絶縁膜１５がメモリセル領域を被覆する。メモリセル領域２０１以外の領域に存在するメモリセルトランジスタ以外のトランジスタのゲート電極上部には、酸化アルミニウムからなるバリア絶縁膜１５は存在せずに、層間絶縁膜１６が直接に接している。したがって、メモリセルトランジスタ以外のトランジスタに関しては、酸化アルミニウムがトランジスタ特性に及ぼす影響を排除することができる。
【００４７】
また、本発明の第２の実施形態がＭＯＮＯＳ型のメモリセルに対しても有効なことは、第１の実施形態と同様である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。
【図２】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図で、図１のＡ−Ａに沿って切断し、矢印方向に眺めた断面図である。
【図３】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その１）で、図１のＡ−Ａに沿った工程断面図である。
【図４】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その２）で、図１のＡ−Ａに沿った工程断面図である。
【図５】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その３）で、図１のＡ−Ａに沿った工程断面図である。
【図６】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセル領域とメモリセル領域以外の部分の概念図である。
【符号の説明】
【００４９】
１  ゲート絶縁膜
２、８  多結晶シリコン膜
４  素子領域
５  分離溝
６  素子分離絶縁膜
７  ゲート間絶縁膜
７ａ  開口
１０  ゲート側壁酸化膜
１１  浮遊ゲート（電荷蓄積層）
１２  下部ゲート電極
１３  シリサイド層
１４  キャップ窒化膜
１５  バリア絶縁膜（Ａｌ２Ｏ３）
１６  層間絶縁膜
１７  制御ゲート電極
１８  上部ゲート電極
２０  ＷＬ間の空隙
２２  ビット線コンタクト
１００  半導体基板（ｐ型）
１０２  ｎ型拡散層
２０１  セルアレイ領域
２０２  ワード線制御回路等
２０３  センスアンプ等
２０４  周辺回路
２０５  パッド
Ｃ  メモリセルトランジスタ
Ｓ  選択ゲートトランジスタ
ＷＬ  ワード線
ＳＬ  選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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