(57)【要約】      （修正有）【課題】半導体装置は、外部からの静電放電（Electro Static Discharge）によるサージがかかった場合、破壊には至らなくとも、内部レジスタのデータの書き替わり等により異常動作を行うことがあり、この異常動作を外部装置からは検知できないという問題があった。簡易な構成で静電放電を検知でき、他の装置とインタフェースを取ることが容易な放電検知回路を提供する。【解決手段】放電検知回路は、正電圧のサージを検出し第１の検出信号を出力する第１の検出部及び負電圧のサージを検出し第２の検出信号を出力する第２の検出部を有し、前記第１の検出信号及び前記第２の検出信号に基づいて、サージが生じたか否かを示す検知信号を出力する静電放電検知部１と、前記検知信号を出力する外部出力端子２ａと、を備える。【選択図】図１
2010182921.tif 000002
【特許請求の範囲】
【請求項１】
正電圧のサージを検出し第１の検出信号を出力する第１の検出部及び負電圧のサージを検出し第２の検出信号を出力する第２の検出部を有し、前記第１の検出信号及び前記第２の検出信号に基づいて、サージが生じたか否かを示す検知信号を出力する静電放電検知部と、
前記検知信号を出力する外部出力端子と、
を備える放電検知回路。
【請求項２】
前記検知信号により値が書き替えられるレジスタと、
データバスを介して前記レジスタに接続された第２の外部出力端子と、
をさらに備えることを特徴とする請求項１に記載の放電検知回路。
【請求項３】
前記第１の検出部は、
電源ラインとグランドラインとの間に直列に接続された第１の抵抗及び第２の抵抗と、
前記第１の抵抗及び前記第２の抵抗の接続点にゲート電極が接続され、ソース・ドレインの一方が前記グランドラインに接続されたＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのソース・ドレインの他方に接続された第１の定電流回路と、
データ入力端子に第１の信号が入力され、クロック端子が前記ＮＭＯＳトランジスタのソース・ドレインの一方に接続され、データ出力端子から前記第１の検出信号を出力する第１のフリップフロップと、
を含み、
前記第２の検出部は、
前記電源ラインと前記グランドラインとの間に直列に接続された第３の抵抗及び第４の抵抗と、
前記第３の抵抗及び前記第４の抵抗の接続点にゲート電極が接続され、ソース・ドレインの一方が前記電源ラインに接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのソース・ドレインの他方と前記グランドラインとの間に接続された第２の定電流回路と、
クロック端子に第１の信号が入力され、データ入力端子が前記ＰＭＯＳトランジスタのソース・ドレインの他方に接続され、データ出力端子から前記第２の検出信号を出力する第２のフリップフロップと、
を含み、
前記静電放電検知部は、前記第１の検出信号及び前記第２の検出信号が入力され、前記検知信号を出力するＯＲゲートを有することを特徴とする請求項１又は２に記載の放電検知回路。
【請求項４】
前記第１の検出部は、
正電源ラインとグランドラインとの間に直列に接続された第１の抵抗及び第２の抵抗と、
前記第１の抵抗及び前記第２の抵抗の接続点にゲート電極が接続され、ソース・ドレインの一方が前記グランドラインに接続されたＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのソース・ドレインの他方に接続された第１の定電流回路と、
データ入力端子に第１の信号が入力され、クロック端子が前記ＮＭＯＳトランジスタのソース・ドレインの一方に接続され、データ出力端子から前記第１の検出信号を出力する第１のフリップフロップと、
を含み、
前記第２の検出部は、
前記正電源ラインと負電源ラインとの間に直列に接続された第３の抵抗及び第４の抵抗と、
前記第３の抵抗及び前記第４の抵抗の接続点にゲート電極が接続され、ソース・ドレインの一方が前記正電源ラインに接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのソース・ドレインの他方と前記グランドラインとの間に接続された第２の定電流回路と、
クロック端子に第１の信号が入力され、データ入力端子が前記ＰＭＯＳトランジスタのソース・ドレインの他方に接続され、データ出力端子から前記第２の検出信号を出力する第２のフリップフロップと、
を含み、
前記静電放電検知部は、前記第１の検出信号及び前記第２の検出信号が入力され、前記検知信号を出力するＯＲゲートを有することを特徴とする請求項１又は２に記載の放電検知回路。
【請求項５】
前記静電放電検知部及び前記レジスタはリセット信号が与えられ、前記リセット信号に基づいてリセットされることを特徴とする請求項２に記載の放電検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放電検知回路に関するものである。
【背景技術】
【０００２】
半導体装置は、外部からの静電放電（Electro Static Discharge）によるサージがかかった場合、破壊には至らなくとも、内部レジスタのデータの書き替わり等により異常動作を行うことがあり、この異常動作を外部装置からは検知できないという問題があった。
【０００３】
例えば、液晶表示装置の駆動装置において、液晶表示制御用レジスタが記憶している画面の大きさの設定、表示電圧データや、表示制御用カウンタのカウント値などが、静電放電に伴うサージにより書き替わり、表示の同期がずれて表示画面に異常が生じても、制御システム側からはこれを検知できなかった。
【０００４】
静電放電被害を検出する装置として、静電放電を含むすべての放電の電磁波を検出するアンテナを介して検出された放電の検出信号のパターンと、予め記憶している静電気放電の電磁波についての波形パターンとを比較し、比較結果が一致していた場合に警報を発する放電検出装置が提案されている（例えば特許文献１参照）。
【０００５】
しかし、電磁波を検出するアンテナや、静電気放電の電磁波についての波形パターンを記憶する記憶部を設ける必要があるため、装置コストが増大し、また、他の装置とインタフェースを取ることが困難になるという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１２６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は簡易な構成で静電放電を検知でき、他の装置とインタフェースを取ることが容易な放電検知回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による放電検知回路は、正電圧のサージを検出し第１の検出信号を出力する第１の検出部及び負電圧のサージを検出し第２の検出信号を出力する第２の検出部を有し、前記第１の検出信号及び前記第２の検出信号に基づいて、サージが生じたか否かを示す検知信号を出力する静電放電検知部と、前記検知信号を出力する外部出力端子と、を備えるものである。
【発明の効果】
【０００９】
本発明によれば、簡易な構成で静電放電を検知でき、他の装置と容易にインタフェースを取ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る放電検知回路の概略構成図である。
【図２】同実施形態に係る放電検知回路による放電検知方法を説明するフローチャートである。
【図３】静電放電検知部の構成の一例を示す図である。
【図４】静電放電検知部の構成の一例を示す図である。
【図５】放電検知回路を設けた液晶表示装置の一例を示す図である。
【図６】変形例による放電検知回路の概略構成図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
図１に本発明の実施形態に係る放電検知回路の概略構成を示す。放電検知回路は静電放電検知部１、出力端子２ａ、２ｂ、及びレジスタ３を備え、例えばＴＦＴ液晶ドライバ内に設けられる。
【００１３】
静電放電検知部１は放電検知回路（放電検知回路を含む装置）が静電放電を受けた時に電源ラインに生じる急激な電圧変動（サージ）を検知し、静電放電を受けたことを示す検知信号Ｄを出力する。検知信号Ｄはレジスタ３へ出力される。レジスタ３は検知信号Ｄにより保持する値が変更される。
【００１４】
レジスタ３はデータバスを介して出力端子２ｂに接続されている。外部装置４は出力端子２ｂからレジスタ３に保持された値を読み出すことで、検知信号Ｄが出力されたか否か、すなわち静電放電の有無を検出することができる
また、検知信号Ｄは出力端子２ａから外部装置４へ出力される。つまり、放電検知回路（静電放電検知部１）は、静電放電を受けたことを外部装置４に通知することができる。
【００１５】
外部装置４は出力端子２ａから出力された検知信号Ｄ又は出力端子２ｂから読み出したレジスタ３の保持データに基づいて、静電放電が発生したことを検出する。静電放電の発生により放電検知回路を含む装置の内部設定が意図せずに変更された可能性があるため、外部装置４は静電放電が発生したことを検出すると、内部設定を正しい値に再設定する。
【００１６】
また、外部装置４は静電放電が発生したことを検出すると、静電放電検知部１及びレジスタ３へリセット信号ＲＳＴを出力する。静電放電検知部１及びレジスタ３はリセット信号ＲＳＴに基づいて静電放電検知前の内部状態にリセットされ、静電放電検知部１は再び静電放電を検知可能な状態に戻る。外部装置４は放電検知回路を含む装置の電源投入時にもリセット信号ＲＳＴを出力する。
【００１７】
図２に静電放電発生時の放電検知回路及び外部装置４の動作のフローチャートを示す。
【００１８】
（ステップＳ２０１）放電検知回路を含む装置に電源が投入される。
【００１９】
（ステップＳ２０２）外部装置４がリセット信号ＲＳＴを出力し、静電放電検知部１が静電放電を検知可能な状態となる。
【００２０】
（ステップＳ２０３）放電検知回路を含む装置が静電放電を受け、電源ラインにサージが発生する。
【００２１】
（ステップＳ２０４）静電放電検知部１が静電放電の発生を検知し、検知信号Ｄを出力する。静電放電検知部１から出力された検知信号Ｄによりレジスタ３の保持する値が書き替えられる。
【００２２】
（ステップＳ２０５）外部装置４が出力端子２ａから出力される検知信号Ｄ、又は出力端子２ｂを介して読み出したレジスタ３の値に基づいて静電放電の発生を検出する。
【００２３】
（ステップＳ２０６）外部装置４が放電検知回路を含む装置の内部設定を正しい値に再設定する。
【００２４】
（ステップＳ２０７）放電検知回路を含む装置の動作を継続するか否か判定する。継続する場合はステップＳ２０２へ戻り、継続しない場合はステップＳ２０８へ進む。
【００２５】
（ステップＳ２０８）放電検知回路を含む装置の電源をオフする。
【００２６】
外部装置４は、出力端子２ａから出力される検知信号Ｄ、又は出力端子２ｂを介して読み出すレジスタ３の値から、静電放電の発生を検出し、放電検知回路を含む装置の内部設定を再設定する。これにより、異常動作を防止することができる。
【００２７】
図３に静電放電検知部１の構成の一例を示す。静電放電検知部１は静電放電により正電源ラインＶ１に発生するプラスのサージを検出するプラスサージ検出部１０、マイナスのサージを検出するマイナスサージ検出部２０、及びＯＲゲート３０を有する。ＯＲゲート３０は、プラスサージ検出部１０の出力とマイナスサージ検出部２０の出力とが与えられ、検知信号Ｄを出力する。
【００２８】
プラスサージ検出部１０は、抵抗１１、１２、定電流回路１３、ＮＭＯＳトランジスタ１４、及びフリップフロップ１５を有する。
【００２９】
抵抗１１、１２は正電源ラインＶ１とグランドラインＧＮＤの間に直列に接続され、抵抗１１と抵抗１２の接続点にＮＭＯＳトランジスタ１４のゲートが接続されている。ＮＭＯＳトランジスタ１４のソース・ドレインの一方は定電流回路１３に接続され、他方はグランドラインＧＮＤ及びフリップフロップ１５のクロック端子に接続される。フリップフロップ１５の出力はＯＲゲート３０に入力される。
【００３０】
フリップフロップ１５はリセット信号ＲＳＴによりリセットされる。例えば、フリップフロップ１５はリセットにより保持する値が０になる。
【００３１】
抵抗１１の抵抗値は抵抗１２の抵抗値より大きい。ＮＭＯＳトランジスタ１４は通常状態（サージが発生していない状態）ではオフしており、フリップフロップ１５が保持・出力している値は０となっている。
【００３２】
マイナスサージ検出部２０は、抵抗２１、２２、定電流回路２３、ＰＭＯＳトランジスタ２４、及びフリップフロップ２５を有する。
【００３３】
抵抗２１、２２は正電源ラインＶ１とグランドラインＧＮＤの間に直列に接続され、抵抗２１と抵抗２２の接続点にＰＭＯＳトランジスタ２４のゲートが接続されている。ＰＭＯＳトランジスタ２４のソース・ドレインの一方は正電源ラインＶ１に接続され、他方は定電流回路２３及びフリップフロップ２５のデータ入力端子に接続される。フリップフロップ２５の出力はＯＲゲート３０に与えられる。
【００３４】
フリップフロップ２５はリセット信号ＲＳＴによりリセットされる。例えば、フリップフロップ２５はリセットにより保持する値が０になる。
【００３５】
ＰＭＯＳトランジスタ２４は通常状態（サージが発生していない状態）ではオフしており、フリップフロップ２５が保持・出力している値は０となっている。
【００３６】
正電源ラインＶ１にプラスのサージが発生すると、ＮＭＯＳトランジスタ１４のゲート電位が上昇し、ＮＭＯＳトランジスタ１４はオンする。ＮＭＯＳトランジスタ１４がオンすると、定電流回路１３からグランドラインＧＮＤへ定電流が流れ、フリップフロップ１５にクロックが与えられる。これによりフリップフロップ１５が保持・出力する値が１になる。
【００３７】
従って、ＯＲゲート３０の出力（検知信号Ｄ）の値が１となり、放電が検出される。
【００３８】
一方、マイナスのサージが発生すると、ＰＭＯＳトランジスタ２４のゲート電位が下降し、ＰＭＯＳトランジスタ２４はオンする。ＰＭＯＳトランジスタ２４がオンすると、正電源ラインＶ１からグランドラインＧＮＤへＰＭＯＳトランジスタ２４及び定電流回路２３を介して定電流が流れる。これによりフリップフロップ２５が保持・出力する値が１になる。
【００３９】
従って、ＯＲゲート３０の出力（検知信号Ｄ）の値が１となり、放電が検出される。
【００４０】
外部装置４は、出力端子２ａを介してＯＲゲート３０から出力された検知信号Ｄを検出するか、またはＯＲゲート３０から出力された検知信号Ｄにより書き替えられたレジスタ３の保持データを出力端子２ｂを介して読み出すことで、静電放電の発生を検出することができる。
【００４１】
このように、本実施形態に係る放電検知回路により、簡易な構成で静電放電を検知できる。また、本実施形態に係る放電検知回路は、出力端子２ａからの検知信号Ｄの出力と、出力端子２ｂからの検知信号Ｄにより書き替えられたレジスタ３のデータの読み出しとができるため、他の装置（外部装置４）と容易にインタフェースを取ることができる。
【００４２】
図３に示した静電放電検知部１には負電源ラインが設けられていなかったが、負電源ラインが設けられている場合は、図４に示すような構成にする。抵抗２２の一端が負電源ラインＶ２に接続される以外は、図３と同様の構成である。
【００４３】
このような構成にすることで、負電源ラインＶ２に生じる放電（サージ）を検出することができるようになる。
【００４４】
上記実施形態に係る放電検知回路は、例えば図５に示すような液晶表示パネル１１０及びバックライト１１１を駆動する駆動装置１００に設けられる。液晶表示パネル１１０は、信号線と走査線がマトリクス状に配置され、それらの交点に液晶表示素子が設けられている。バックライト１１１は、液晶表示パネル１１０の背面に配置され、複数の冷陰極管で液晶表示パネル１１０を照明する。
【００４５】
駆動装置１００は、ソースドライバ１１２、ゲートドライバ１１３、コントローラ１１４、フレームメモリ１１５、入力電源１１６、及び液晶駆動電圧発生回路１１７を備える。
【００４６】
入力電源１１６は、バックライト１１１、コントローラ１１４、及び液晶駆動電圧発生回路１１７に電力を供給する。液晶駆動電圧発生回路１１７は、表示データを液晶表示パネル１１０に表示させるタイミングに応じて、ソースドライバ１１２及びゲートドライバ１１３に供給する電圧を調整する。
【００４７】
ゲートドライバ１１３は、液晶表示パネル１１０の走査線にゲート信号を供給し、ソースドライバ１１２は、液晶表示パネル１１０の信号線に表示用信号に対応する電圧を供給する。
【００４８】
フレームメモリ１１５は入力された映像信号を格納し、出力する。
【００４９】
コントローラ１１４は、信号処理部１２１及びタイミング制御部１２２を有する。信号処理部１２１はフレームメモリ１１５から出力される映像信号（画像データ）が与えられ、これに対応する表示用信号をソースドライバ１１２へ出力する。タイミング制御部１２２は、バックライト１１１、ソースドライバ１１２、ゲートドライバ１１３、液晶駆動電圧発生回路１１７に対しタイミング制御信号を出力する。
【００５０】
バックライト１１１は、タイミング制御信号に基づいて、液晶表示パネル１１０の液晶表示素子が表示用信号に応答している期間のみ照明を行う。
【００５１】
この駆動装置１００には図示していないレジスタやカウンタが複数設けられており、静電放電が発生するとこれらのデータが書き替わり、液晶表示パネル１１０の表示画像に異常が発生するおそれがある。駆動装置１００には上記実施形態に係る放電検知回路が設けられているため、外部装置４は駆動装置１００に静電放電が発生したことを検出することができる。
【００５２】
外部装置４は、駆動装置１００に静電放電が発生したことを検出すると、駆動装置１００内のレジスタやカウンタの値を正しい値に再設定する。そのため、静電放電により生じた表示画像の異常が速やかに除去される。
【００５３】
上記実施形態に係る放電検知回路は、液晶表示装置だけでなく、静電放電の発生の有無を外部から検出することが望まれる様々な装置に適用し得る。
【００５４】
また、図６に示すように、静電放電検知部１が検知信号Ｄを内部回路へ出力し、外部装置でなく、静電放電検知部１を含む装置自身で、内部回路を再設定するようにしてもよい。
【００５５】
上記実施形態ではリセット信号ＲＳＴを外部装置４が出力するようにしていたが、内部回路が生成・出力するようにしてもよい。
【００５６】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５７】
１  静電放電検知部
２ａ、２ｂ  出力端子
３  レジスタ
４  外部装置
【図１】
2010182921.tif 000003
【図２】
2010182921.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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