(57)【要約】【課題】各ＭＯＳＦＥＴセルに印加されるゲート電圧の均一性を保持しつつ、ゲート・ドレイン間、ゲート・ソース間に生じる寄生容量を低減することが可能な半導体装置を提供することである。【解決手段】本発明にかかる半導体装置は、半導体基板上に第１の方向に設けられた第１のゲート電極２と、半導体基板上に第２の方向に設けられた第２のゲート電極３とを備える。更に、第１のゲート電極２と接続される第１のゲート引き出し電極１ｂと、第２のゲート電極３と接続される第２のゲート引き出し電極１ａと、を備える。更に、第１のゲート引き出し電極１ｂと第２のゲート引き出し電極１ａと接続される第３のゲート引き出し電極１ｃを備える。本発明にかかる半導体装置では、第３のゲート引き出し電極１ｃに抜きパターン８が形成されている。【選択図】図１
2010182740.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の方向に設けられた第１のゲート電極と、
半導体基板上に第２の方向に設けられた第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極とで区画された複数のトランジスタセルが配置されたセル領域と、
前記第１のゲート電極と接続される第１のゲート引き出し電極と、
前記第２のゲート電極と接続される第２のゲート引き出し電極と、
前記第１のゲート引き出し電極と前記第２のゲート引き出し電極と接続される第３のゲート引き出し電極と、を備え、
前記第３のゲート引き出し電極に抜きパターンが形成されている、半導体装置。
【請求項２】
前記抜きパターンは、前記第３のゲート引き出し電極の前記セル領域側に形成された切り欠きパターンである、請求項１に記載の半導体装置。
【請求項３】
前記抜きパターンは、前記第３のゲート引き出し電極の前記セル領域側とは逆の領域に形成された切り欠きパターンである、請求項１に記載の半導体装置。
【請求項４】
前記抜きパターンは、単一のスリットパターンである、請求項１に記載の半導体装置。
【請求項５】
前記抜きパターンは、複数のスリットパターンである、請求項１に記載の半導体装置。
【請求項６】
前記抜きパターンは、メッシュパターンである、請求項１に記載の半導体装置。
【請求項７】
前記抜きパターンは、前記第３のゲート引き出し電極を全面に渡って抜くパターンである、請求項１に記載の半導体装置。
【請求項８】
前記第１及び第２のゲート引き出し電極は、前記第１及び第２のゲート電極の下に設けられたゲート絶縁膜と同じ膜厚の絶縁膜上に配置される請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、格子状に配置されたゲート電極を縦横に引き出すために配置されたゲート引き出し電極を備えた半導体装置に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴは、格子状に配置された複数のゲート電極と、当該ゲート電極で区画されたトランジスタセルが複数配置されたセル領域と、ゲート電極をセル領域外部に引き出すゲート引き出し電極とを有する。そして、このゲート引き出し電極は、ゲート電圧を各セルに均等に印加できるようにセル領域の周囲を取り囲むように配置されており、ゲート電極を縦方向、横方向に引き出して連結している。
【０００３】
特許文献１には、トレンチゲート構造を有するＮチャネル型の縦型パワーＭＯＳＦＥＴが開示されている。図７（ａ）は特許文献１に開示されている縦型パワーＭＯＳＦＥＴの平面図、図７（ｂ）は図７（ａ）のＣ−Ｃ線における断面図である。
【０００４】
図７（ａ）において、素子領域１０１には格子状に設けられたトレンチに埋没されたゲート電極で区画する多数のＭＯＳＦＥＴセル１０２が配置されている。また、セル領域１０１の外周には、セル領域１０１を取り囲むように低抵抗金属（Ａｌ）からなるゲート連結電極１０３が配置され、その一端はゲートパッド電極１０４に接続されている。
【０００５】
図７（ｂ）において、Ｎ＋半導体基板１１０上にはドレイン領域１１１となるＮ−型エピタキシャル層が形成され、その上にＰ型のチャネル層１１６が形成される。チャネル層１１６の端部には素子領域１２２の外周を囲むトレンチ部１２１が設けられる。各セル１２３のゲート電極１１８はゲート引き出し電極１１２により素子領域１２２外に引き出されゲート連結電極１１３と接続される。ゲート連結電極１１３はゲートパッド電極１０４と接続され、各セル１２３にゲート電圧を印加する。
【０００６】
図７（ｂ）に示すように、ゲート電極１１８は、トレンチ内部にゲート酸化膜１１９を介して埋設されている。ゲート電極１１８上には層間絶縁膜１２０が形成されている。ゲート連結電極１１３は、層間絶縁膜１１４を介してゲート引き出し電極１１２上にほぼ重畳して配置され、層間絶縁膜１１４に設けられた開口を通してゲート引き出し電極１１２と接続されている。また、ソース領域１１７、チャネル層１１６、ドレイン領域１１１、ゲート電極１１８、ゲート酸化膜１１９は、縦型のＭＯＳＦＥＴセル１２３を構成する。
【０００７】
ここで、図７（ｂ）に示すように、ゲート引き出し電極１１２はゲート酸化膜１１９よりも厚い酸化膜１１５を介して基板上に形成されている。これにより、ゲート・ドレイン間の耐圧が確保される。上記の縦型パワーＭＯＳＦＥＴでは、ゲート引き出し電極１１２のほとんどが比較的厚い酸化膜１１５（例えば膜厚１μｍ程度）上に形成されるが、低圧仕様の製品では特にこのような厚い酸化膜１１５を設ける必要はない。
【０００８】
特許文献２には、ストライプ状にゲート電極が配置された半導体装置が開示されている。図９（ａ）は特許文献２に開示されている縦型パワーＭＯＳＦＥＴを示す図であり、図９（ｂ）はゲート電極１６４の配列を示す図である。
【０００９】
図８（ａ）において、Ｎ＋半導体基板１６０上にはドレイン領域１６１となるＮ−型エピタキシャル層が形成され、その上にＰ型のチャネル層１６２が形成される。チャネル層１６２にはトレンチが形成されており、このトレンチ内にはゲート酸化膜１６３、ゲート電極１６４が形成されている。複数のゲート電極１６４は、ゲート引き出し電極１６５と接続されている。
図８（ｂ）に示すように、ゲート電極１６４はストライプ状に形成されており、４本のゲート引き出し電極１６５と接続されている。
【００１０】
特許文献３には、トレンチの内面を被覆するゲート酸化膜をそのまま基板表面上の絶縁膜として利用し、その上にゲート引き出し電極を配置した半導体装置が開示されている。
図９（ａ）は特許文献３に開示されている縦型パワーＭＯＳＦＥＴの平面図、図９（ｂ）は図９（ａ）のＤ−Ｄ線における断面図である。図９（ａ）では、ゲート電極１３２と、ゲート引き出し電極１３１と、ゲート金属電極１３０（図中、点線）の関係を示すため、層間絶縁膜およびソース電極は省略してある。
【００１１】
図９（ａ）に示すように、ゲート引き出し電極１３１は、複数のＭＯＳＦＥＴセルが格子状に配置されたセル領域の外周を取り囲むように配置されている。１３４はゲート引き出し電極１３１とゲート電極１３２がオーバーラップした領域であり、ゲート電極１３２を基板上に引き出して連結している。
【００１２】
また、図９（ｂ）において、Ｎ＋半導体基板１４０上にはドレイン領域１４１となるＮ型半導体層が形成され、その上にＰ−型のチャネル層１４２が形成される。トレンチ内部にはゲート酸化膜１４３、ゲート電極１３２が形成されており、ゲート電極１３２の上には層間絶縁膜１４４が形成されている。ＭＯＳＦＥＴセル１４５の上にはソース電極１４６が形成されている。ゲート引き出し電極１３１は、ゲート酸化膜１４３と同程度の膜厚を有する酸化膜１４７を介して基板上に設けられている。また、ゲート引き出し電極１３１の上には層間絶縁膜１４８が形成されており、ゲート引き出し電極１３１は、層間絶縁膜１４８に設けられた開口を通してゲート金属電極１３０と接続されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−９３５０４号公報
【特許文献２】特開平１１−１２１７４１号公報
【特許文献３】特開２００５−３２２９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図７の縦型パワーＭＯＳＦＥＴでは、ゲート引き出し電極１１２のほとんどが比較的厚い酸化膜１１５上に配置されるため、ゲート引き出し電極１１２とＮ−型ドレイン領域１１１との間に生じるゲート・ドレイン間容量や、ゲート引き出し電極１１２とチャネル層１１６との間に生じるゲート・ソース間容量は、あまり問題とならなかった。
【００１５】
一方、図９の縦型パワーＭＯＳＦＥＴでは、ゲート引き出し電極１３１は比較的薄いゲート酸化膜１４７（１０ｎｍ〜１００ｎｍ程度）上に配置されている。このため、図９の縦型パワーＭＯＳＦＥＴでは、ゲート引き出し電極１３１とＮ型ドレイン層１４１との間に生じるゲート・ドレイン間容量Ｃｇｄや、ゲート引き出し電極１３１とＰ−型チャネル層１４２（Ｎ＋型ソース領域）との間に生じるゲート・ソース間容量Ｃｇｓが無視できない大きさとなる。尚、Ｎ＋型ソース領域とＰ−型チャネル層１４２とはソース電極１４６で接続され同電位である。
【００１６】
これらの寄生容量（ＣｇｄとＣｇｓの和）が大きくなると、縦型ＭＯＳＦＥＴの高速動作が阻害されるおそれがあるため、下層のドレイン領域やチャネル層と対向するゲート引き出し電極の面積を極力削減する必要があった。
しかしながら、ゲート引き出し電極の面積を削減するとゲート引き出し電極の抵抗が大きくなり、ゲート電極の各終端（各ＭＯＳＦＥＴセル）にゲート電圧を均等に印加することができなくなるおそれがあった。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体装置は、半導体基板上に第１の方向に設けられた第１のゲート電極と、半導体基板上に第２の方向に設けられた第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極とで区画された複数のトランジスタセルが配置されたセル領域と、前記第１のゲート電極と接続される第１のゲート引き出し電極と、前記第２のゲート電極と接続される第２のゲート引き出し電極と、前記第１のゲート引き出し電極と前記第２のゲート引き出し電極と接続される第３のゲート引き出し電極と、を備え、前記第３のゲート引き出し電極に抜きパターンが形成されている。
【００１８】
本発明にかかる半導体装置では、第１の引き出し電極と第２の引き出し電極と接続される第３のゲート引き出し電極に抜きパターンが形成されているので、半導体装置のゲート・ドレイン間、ゲート・ソース間に生じる寄生容量が低減される。また、第３のゲート引き出し電極はゲート電極の各終端から比較的離れた位置にあるため、ゲート電極の各終端に印加されるゲート電圧の均等性を保持することができる。
【発明の効果】
【００１９】
本発明により、各ＭＯＳＦＥＴセルに印加されるゲート電圧の均一性を保持しつつ、ゲート・ドレイン間、ゲート・ソース間に生じる寄生容量を低減することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態にかかる半導体装置を示す図である。（ａ）は平面図である。（ｂ）はゲート引き出し電極のコーナー部付近の拡大図である。
【図２】実施の形態にかかる半導体装置を説明するための断面図である。（ａ）は、図１（ｂ）のＡ−Ａにおける断面図である。（ｂ）は、図１（ｂ）のＢ−Ｂにおける断面図である。
【図３】実施の形態にかかる半導体装置のゲート引き出し電極のコーナー部の拡大図である。（ａ）はコーナー部のゲート引き出し電極に切り欠きパターンが形成された図である。（ｂ）はコーナー部のゲート引き出し電極に単一のスリットパターンが形成された図である。
【図４】実施の形態にかかる半導体装置のゲート引き出し電極のコーナー部の拡大図である。（ａ）はコーナー部のゲート引き出し電極に複数のスリットパターンが形成された図である。（ａ）はコーナー部のゲート引き出し電極にメッシュパターンが形成された図である。
【図５】実施の形態にかかる半導体装置を示す図である。（ａ）はコーナー部のゲート引き出し電極を全面に渡って抜いた場合の平面図である。（ｂ）はゲート引き出し電極のコーナー部付近の拡大図である。
【図６】実施の形態にかかる他の態様の半導体装置を示す図である。（ａ）は平面図である。（ｂ）はゲート引き出し電極のコーナー部付近の拡大図である。
【図７】背景技術にかかる半導体装置を説明するための図である。（ａ）は平面図である。（ｂ）は、（ａ）のＣ−Ｃにおける断面図である。
【図８】背景技術にかかる半導体装置を説明するための図である。（ａ）は縦型パワーＭＯＳＦＥＴを示す斜視図である。（ｂ）は、ゲート電極の配列を示す図である。
【図９】背景技術にかかる半導体装置を説明するための図である。（ａ）は平面図である。（ｂ）は、（ａ）のＤ−Ｄにおける断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態について説明する。図１（ａ）は本実施の形態にかかる半導体装置の平面図である。図１（ｂ）はゲート引き出し電極のコーナー部付近の拡大図である。図１（ａ）、（ｂ）では、ゲート電極２、３、ゲート引き出し電極１ａ、１ｂ、１ｃ、ゲート金属電極６（図中の点線）の関係を示すため、層間絶縁膜およびソース電極は省略してある。
【００２２】
本実施の形態にかかる半導体装置は、半導体基板上に第１の方向（縦方向）に設けられた第１のゲート電極２と、半導体基板上に第２の方向（横方向）に設けられた第２のゲート電極３と、を備える。更に、第１のゲート電極２と第２のゲート電極３とで区画された複数のトランジスタセル７が配置されたセル領域５と、第１のゲート電極２と接続される第１のゲート引き出し電極１ｂと、第２のゲート電極３と接続される第２のゲート引き出し電極１ａと、を備える。更に、第１のゲート引き出し電極１ｂと第２のゲート引き出し電極１ａと接続される第３のゲート引き出し電極１ｃを備える。本実施の形態にかかる半導体装置では、第３のゲート引き出し電極１ｃに抜きパターン８が形成されている。以下、詳細に説明する。
【００２３】
本実施の形態にかかる半導体装置について、トレンチゲート構造を備えたＮチャネル型の縦型パワーＭＯＳＦＥＴを例として説明する。図１（ａ）は本実施の形態にかかる縦型パワーＭＯＳＦＥＴのゲート電極２、３とゲート引き出し電極１ａ、１ｂ、１ｃの配置を示している。図１（ａ）の格子線はトレンチ内部に設けられたゲート電極を示す。また、図中に示すように、格子を形成する第１の方向を縦方向と呼び、それと交差する方向（第２の方向）を横方向と呼ぶ。尚、第１の方向と第２の方向は必ずしも直交する必要はないが、典型的には直交している。
【００２４】
図１（ａ）において、縦方向に設けられたゲート電極２と横方向に設けられたゲート電極３は互いに接続されて格子状に配置されている。縦方向に設けられたゲート電極２の端部はそれぞれ横方向に延びるゲート引き出し電極１ｂと接続されている。また、横方向に設けられたゲート電極３の端部はそれぞれ縦方向に延びるゲート引き出し電極１ａと接続されている。縦方向に延びるゲート引き出し電極１ａと横方向に延びるゲート引き出し電極１ｂはコーナー部のゲート引き出し電極１ｃで接続されている。ゲート電極、ゲート引き出し電極には例えばポリシリコンを用いることができる。各ゲート引き出し電極１ａ、１ｂ、１ｃはセル領域５の周りを囲むように形成されており、端部はゲートパッド４と接続されている。また、セル領域５（波線領域）は、格子状に配置されたゲート電極２、３で区画されたトランジスタセル（ＭＯＳＦＥＴセル）７が多数配置された領域である。
【００２５】
図１（ｂ）はゲート引き出し電極のコーナー部２５付近の拡大図である。図１（ａ）と同様に、縦方向に設けられたゲート電極２と横方向に設けられたゲート電極３が互いに接続されて格子状に配置されている。また、各ゲート電極の端部はそれぞれゲート引き出し電極１ａ、１ｂと接続されている。
【００２６】
図２（ａ）は図１（ｂ）のＡ−Ａ線における断面図である。図２（ａ）に示すように、Ｎ＋型半導体層１０上にドレイン層であるＮ型半導体層１１が形成されており、更にその上にＰ−型チャネル層１２が形成されている。また、セル領域５に形成されたトレンチ内部にはゲート絶縁膜（ゲート酸化膜）１３とゲート電極２が形成されている。ゲート電極２の上には層間絶縁膜１４が形成されている。また、各トランジスタセル１５上にはソース電極１６が形成されている。
【００２７】
一方、セル領域５の外部にはＰ−型チャネル層１２上に絶縁膜（ゲート絶縁膜）１７が形成され、その上にゲート引き出し電極１ａが形成されている。ゲート引き出し電極１ａは層間絶縁膜１８の開口部を通してゲート金属電極６と接続されている。尚、図１（ｂ）では、ゲート引き出し電極１ａ上に配置されているゲート金属電極６を点線で示している。
【００２８】
図２（ｂ）は図１（ｂ）のＢ−Ｂ線における断面図である。図２（ｂ）に示すように、Ｎ＋型半導体層１０上にドレイン層であるＮ型半導体層１１が形成されている。更に、Ｎ型半導体層１１上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極３が形成されている。ここで、ゲート電極３はセル領域５の外部でゲート引き出し電極１ａと接続されている。この時、ゲート電極３とゲート引き出し電極１ａはセル領域５及びセル領域５の外部に渡って形成されている。つまり、図２（ａ）のゲート電極２とゲート引き出し電極１ａは連続的、一体的に形成されている。
【００２９】
同様に、ゲート絶縁膜１３は、セル領域５及びセル領域５の外部に渡って形成されている。つまり、図２（ａ）のゲート絶縁膜１３と絶縁膜１７は連続的、一体的に形成されている。同様に、層間絶縁膜１４は、セル領域５及びセル領域５の外部に渡って形成されている。つまり、図２（ａ）の層間絶縁膜１４と層間絶縁膜１８は連続的、一体的に形成されている。
【００３０】
図２（ａ）、（ｂ）に示すように、ゲート引き出し電極１ａは比較的薄いゲート絶縁膜１３上に配置されている。このため、ゲート引き出し電極１ａとＮ型ドレイン層１１との間に生じるゲート・ドレイン間容量Ｃｇｄや、ゲート引き出し電極１ａとＰ−型チャネル層１２との間に生じるゲート・ソース間容量Ｃｇｓが無視できない大きさとなる。
【００３１】
本実施の形態にかかる半導体装置では、このような寄生容量Ｃｇｄ、Ｃｇｓを低減するために、図１（ｂ）に示すようにゲート引き出し電極１ａとゲート引き出し電極１ｂと接続するコーナー部２５のゲート引き出し電極１ｃに、抜きパターン８を形成している。つまり、コーナー部２５のゲート引き出し電極１ｃの幅Ｗｃを、ゲート引き出し電極１ａ、１ｂの幅Ｗｓよりも狭くすることで、ゲート引き出し電極のコーナー部２５におけるゲート引き出し電極の面積を小さくすることができる。これにより、ゲート引き出し電極がドレイン領域やチャネル層と対向する電極面積を削減することができ、寄生容量Ｃｇｄ、Ｃｇｓを低減することができる。
【００３２】
ここで、ゲート引き出し電極のコーナー部２５とは、格子状に配置されたゲート電極のうち最外の横方向ゲート電極の延長線（図１（ｂ）のＬｘ）と、最外の縦方向ゲート電極の延長線（図１（ｂ）のＬy）とで区画される領域である。ここで、ゲート引き出し電極１ｃの幅Ｗｃは、例えばゲート引き出し電極１ａ、１ｂの幅Ｗｓの１０〜５０％程度とすることができる。
【００３３】
一方、コーナー部２５のゲート引き出し電極１ｃに抜きパターン８を設けると電流経路面積が減少するためトレードオフの関係にあるゲート抵抗が若干増加する。しかし、抜きパターン８の上にもポリシリコンに比べて非常に小さな抵抗率を有する低抵抗金属からなるゲート金属電極６が同じ幅で連続的に形成されている。更にこのゲート金属電極６は図２（ｂ）に示すようにゲート引き出し電極１ａと接続されている。よって、この場合はゲート引き出し電極の抵抗が若干増加しても、接続されているゲート金属電極６が低抵抗であるため実質的に問題とはならない。
【００３４】
また、セル領域５の外部にあるコーナー領域はゲート電極の各終端から比較的離れた位置にあるため、コーナー領域のゲート引き出し電極の平面パターンを変更してもゲート電圧の均等性を保つことができる。
以上、本実施の形態にかかる発明により、各トランジスタセルに印加されるゲート電圧の均一性を保持しつつ、ゲート・ドレイン間、ゲート・ソース間に生じる寄生容量を低減することが可能な半導体装置を提供することができる。
【００３５】
尚、本実施の形態にかかる半導体装置のコーナー部におけるゲート引き出し電極の抜きパターンは、ゲート引き出し電極のコーナー領域における容量が低減されるパターンであればどのような抜きパターンでもよい。以下、具体的な例を説明する。
【００３６】
図３（ａ）は、本実施の形態にかかる半導体装置のコーナー部におけるゲート引き出し電極１ｃに切り欠きパターンを形成した場合の例を示す図である。尚、図１、図２と同様の構成部分については同一の符号を付している。図１（ｂ）では、抜きパターン８はゲート引き出し電極１ｃのうちセル領域５側に形成された切り欠きパターンであった。しかし、図３（ａ）では、図１（ｂ）の場合と逆の場所、つまり、ゲート引き出し電極１ｃのうちセル領域５側とは逆の領域に切り欠きパターン２０を形成している。
【００３７】
図３（ｂ）も、本実施の形態にかかる半導体装置のコーナー部におけるゲート引き出し電極１ｃに切り欠きパターンを形成した場合の例を示す図である。図３（ｂ）では、ゲート引き出し電極１ｃに単一のスリットパターン２１を形成している。
【００３８】
図４（ａ）も、本実施の形態にかかる半導体装置のコーナー部におけるゲート引き出し電極１ｃに切り欠きパターンを形成した場合の例を示す図である。図４（ａ）では、引き出し電極１ｃに複数のスリットパターン２２、２３を形成している。
【００３９】
図４（ｂ）も、本実施の形態にかかる半導体装置のコーナー部におけるゲート引き出し電極１ｃに切り欠きパターンを形成した場合の例を示す図である。図４（ｂ）では、引き出し電極１ｃにメッシュパターン２４を形成している。
【００４０】
コーナー部におけるゲート引き出し電極１ｃを、例えば上記構成とすることで、各トランジスタセルに印加されるゲート電圧の均一性を保持しつつ、ゲート・ドレイン間、ゲート・ソース間に生じる寄生容量を低減することが可能となる。
【００４１】
次に、ゲート電極、ゲート引き出し電極の抵抗があまり問題とならない場合のコーナー部におけるゲート引き出し電極のパターンについて図５を用いて説明する。図５（ａ）は、本実施の形態にかかる半導体装置を示す平面図である。図５（ａ）では、コーナー部におけるゲート引き出し電極を全面に渡って抜いている。図５（ｂ）は、ゲート引き出し電極のコーナー部付近の拡大図である。尚、図５の半導体装置は、コーナー部におけるゲート引き出し電極を全面に渡って抜いている点以外は、基本的には図１の半導体装置と同様である。また、図１の半導体装置と同様の構成部分については同一の符号を付している。
【００４２】
図５（ａ）の各コーナー領域２５は、図５（ｂ）に示すように縦方向に延びるゲート引き出し電極１ａと横方向に延びるゲート引き出し電極１ｂが連結されていない構成となっている。このように、コーナー部２５にゲート引き出し電極１ｃを設けないことで、ゲート・ドレイン間、ゲート・ソース間に生じる寄生容量を低減することができる。
【００４３】
一方、コーナー部２５にゲート引き出し電極１ｃを設けないと、ゲート引き出し電極１ｃを設けた場合（図１など）と比べてゲート引き出し電極の抵抗が高くなる。これにより、各トランジスタセルに印加されるゲート電圧が不均一になる恐れがある。
【００４４】
しかし、ゲート引き出し電極はコーナー領域で分断されているが、ゲート金属電極６はコーナー領域上においてもゲート引き出し電極１ａ、１ｂの上層における幅と同じ幅で連続的に設けられている。ここで、ゲート金属電極６は非常に小さな抵抗率を有する低抵抗金属である。そして、図２（ｂ）に示すように、ゲート金属電極６は層間絶縁膜１４に設けられた開口を通してゲート引き出し電極１ａ、１ｂと接続している。よって、縦方向に延びるゲート引き出し電極１ａと横方向に延びるゲート引き出し電極１ｂは、低抵抗のゲート金属電極６を介して接続されているので、ゲート引き出し電極の抵抗は小さくなる。
【００４５】
以上より、図５に示す本実施の形態にかかる発明においても、各トランジスタセルに印加されるゲート電圧の均一性を保持しつつ、ゲート・ドレイン間、ゲート・ソース間に生じる寄生容量を低減することが可能となる。
【００４６】
尚、図５（ａ）では、４箇所のコーナー領域２５においてゲート引き出し電極１ｃを配置しない例を図示したが、ゲート引き出し電極１ｃを配置しないコーナー領域２５の個数および位置は任意に設定できる。
【００４７】
また、本実施の形態ではゲート引き出し電極１ａ、１ｂが図１に配置された半導体装置を例にして説明した。しかし、例えばゲート引き出し電極１ａ、１ｂが図６に示すような格子状に配置された半導体装置においても、本実施の形態にかかる発明と同様の効果が得られる。尚、図６については、図１の場合と比べてゲート電極２、３の配置が異なるのみであるので、詳細な説明を省略する。
【００４８】
また、本実施の形態にかかる半導体装置を製造する場合は、ゲート引き出し電極を形成する工程において、ゲート引き出し電極（ポリシリコン層）をエッチングするマスクパターンを変更するだけでよいので、工程数を増加する必要がない。
【００４９】
また、本実施の形態では、例としてトレンチゲート構造を有する半導体装置を用いて説明した。しかし、ゲート電極が基板表面に配置された半導体装置であればこれに限定されるものではない。また、本実施の形態では例としてＮチャネル型のＭＯＳＦＥＴを用いて説明をしたが、Ｐチャネル型であっても同様の効果を得ることができる。また、本実施の形態では例として縦型パワーＭＯＳＦＥＴを用いて説明をしたが、これに限定されることはなく、例えばＩＧＢＴ等においても適用することができる。
【００５０】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５１】
１ａ  ゲート引き出し電極（第２のゲート引き出し電極）
１ｂ  ゲート引き出し電極（第１のゲート引き出し電極）
１ｃ  ゲート引き出し電極（第３のゲート引き出し電極）
２    第１のゲート電極
３    第２のゲート電極
４    ゲートパッド
５    セル領域
６    ゲート金属電極
７    トランジスタセル
８    抜きパターン
１０  Ｎ＋型半導体層
１１  ドレイン層（Ｎ型半導体層）
１２  Ｐ−型チャネル層
１３  ゲート絶縁膜
１４  層間絶縁膜
１５  トランジスタセル
１６  ソース電極
１７  絶縁膜（ゲート絶縁膜）
１８  層間絶縁膜
２０  切り欠きパターン
２１  スリットパターン
２２  スリットパターン
２３  スリットパターン
２４  メッシュパターン
２５  コーナー部
【図１】
2010182740.tif 000003
【図２】
2010182740.tif 000004
【図３】
2010182740.tif 000005
【図４】
2010182740.tif 000006
【図５】
2010182740.tif 000007
【図６】
2010182740.tif 000008
【図７】
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【図８】
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【図９】
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