(57)【要約】【課題】パターンの合わせずれを抑制する。【解決手段】磁気ランダムアクセスメモリの製造方法は、下部電極９上に磁気抵抗効果素子の磁性材１０を形成する工程と、磁性材上に上部電極１４を形成する工程と、上部電極上にナノインプリントリソグラフィ用のレジストを塗布する工程と、磁気抵抗効果素子及び下部電極の第１のパターンが作り込まれた第１のテンプレート２０又は磁気抵抗効果素子及び上部電極の第２のパターンが作り込まれた第２のテンプレートをレジストに接触させて硬化させることで、レジストに第１のパターン又は第２のパターンを形成する工程と、第１のパターンを有するレジストを用いて磁性材及び下部電極を一括でパターニングする、又は、第２のパターンを有するレジストを用いて磁性材及び上部電極を一括でパターニングする工程とを具備する。【選択図】      図１
2010182824.tif 000002
【特許請求の範囲】
【請求項１】
下部電極上に磁気抵抗効果素子の磁性材を形成する工程と、
前記磁性材上に上部電極を形成する工程と、
前記上部電極上にナノインプリントリソグラフィ用のレジストを塗布する工程と、
前記磁気抵抗効果素子及び前記下部電極の第１のパターンが作り込まれた第１のテンプレート又は前記磁気抵抗効果素子及び前記上部電極の第２のパターンが作り込まれた第２のテンプレートを前記レジストに接触させて硬化させることで、前記レジストに前記第１のパターン又は前記第２のパターンを形成する工程と、
前記第１のパターンを有する前記レジストを用いて前記磁性材及び前記下部電極を一括でパターニングする、又は、前記第２のパターンを有する前記レジストを用いて前記磁性材及び前記上部電極を一括でパターニングする工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項２】
前記第２のテンプレートを用いる場合は前記第２のテンプレートに前記下部電極のパターンもさらに作り込まれており、
前記上部電極、前記磁性材及び前記下部電極を一括でパターニングすることを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
【請求項３】
前記磁性材のパターンの側壁はテーパ形状であることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリの製造方法。
【請求項４】
メモリセル部の第１の配線とロジック部の第２の配線との高さが異なる混載メモリの製造方法であって、
前記メモリセル部の第１のコンタクト及び前記ロジック部の第２のコンタクト上に前記メモリセル部及び前記ロジック部間で段差を有する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にナノインプリントリソグラフィ用の第１のレジストを塗布する工程と、
前記第１及び第２の配線のパターンが作り込まれた第１のテンプレートを前記第１のレジストに接触させて硬化させることで、前記第１のレジストに前記第１及び第２の配線のパターンを形成する工程と、
前記第１のレジストを用いて前記第１の層間絶縁膜をパターニングし、前記第１のコンタクトを露出する第１の配線溝と前記第２のコンタクトを露出する第２の配線溝とを形成する工程と、
前記第１及び第２の配線溝に金属材を形成し、同一平面上に高さの異なる前記第１及び第２の配線を同時に形成する工程と
を具備することを特徴とする混載メモリの製造方法。
【請求項５】
前記第１の層間絶縁膜、前記第１及び第２の配線上に前記メモリセル部及び前記ロジック部間で段差を有する第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にナノインプリントリソグラフィ用の第２のレジストを塗布する工程と、
第１及び第２のビアのパターンが作り込まれた第２のテンプレートを前記第２のレジストに接触させて硬化させることで、前記第２のレジストに前記第１及び第２のビアのパターンを形成する工程と、
前記第２のレジストを用いて前記第２の層間絶縁膜をパターニングし、前記第１の配線を露出する第１のビアホールと前記第２の配線を露出する第２のビアホールとを形成する工程と、
前記第１及び第２のビアホールに金属材を形成し、同一平面上に高さの異なる前記第１及び第２のビアを同時に形成する工程と
をさらに具備することを特徴とする請求項４に記載の混載メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノインプリントリソグラフィを用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）の製造方法及び混載メモリの製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭで使用しているＭＴＪ（Magnetic tunnel Junction）素子は、上下磁性体とその間のトンネル絶縁膜で構成されており、これらの膜の平坦性が素子特性に大きく影響する。よって、下部電極上のＭＴＪ素子は、特性向上のために平坦性を上げる必要があり、トランジスタと接続するコンタクト直上を避けて形成する必要がある。このため、下部電極とＭＴＪ素子との余裕は選択可能であり、このＭＴＪ素子と下部電極パターンの合わせ余裕のサイズがメモリセルサイズに影響する。
【０００３】
また、ＭＲＡＭなどの不揮発性ＲＡＭは、特性上、ロジック回路と混載して使用される場合が多い。このため、メモリ部は、開発されたロジック回路の層間に埋め込む必要性がある。ところが、メモリ部とロジック部とは同一平面上に高さの異なる配線を形成する必要が生じるが、従来では両者の配線間の合わせずれが生じ問題となっていた。
【０００４】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００７−２０７７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、パターンの合わせずれを抑制することが可能な磁気ランダムアクセスメモリの製造方法及び混載メモリの製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による磁気ランダムアクセスメモリの製造方法は、下部電極上に磁気抵抗効果素子の磁性材を形成する工程と、前記磁性材上に上部電極を形成する工程と、前記上部電極上にナノインプリントリソグラフィ用のレジストを塗布する工程と、前記磁気抵抗効果素子及び前記下部電極の第１のパターンが作り込まれた第１のテンプレート又は前記磁気抵抗効果素子及び前記上部電極の第２のパターンが作り込まれた第２のテンプレートを前記レジストに接触させて硬化させることで、前記レジストに前記第１のパターン又は前記第２のパターンを形成する工程と、前記第１のパターンを有する前記レジストを用いて前記磁性材及び前記下部電極を一括でパターニングする、又は、前記第２のパターンを有する前記レジストを用いて前記磁性材及び前記上部電極を一括でパターニングする工程とを具備する。
【０００７】
本発明の第２の視点による混載メモリの製造方法は、メモリセル部の第１の配線とロジック部の第２の配線との高さが異なる混載メモリの製造方法であって、前記メモリセル部の第１のコンタクト及び前記ロジック部の第２のコンタクト上に前記メモリセル部及び前記ロジック部間で段差を有する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上にナノインプリントリソグラフィ用の第１のレジストを塗布する工程と、前記第１及び第２の配線のパターンが作り込まれた第１のテンプレートを前記第１のレジストに接触させて硬化させることで、前記第１のレジストに前記第１及び第２の配線のパターンを形成する工程と、前記第１のレジストを用いて前記第１の層間絶縁膜をパターニングし、前記第１のコンタクトを露出する第１の配線溝と前記第２のコンタクトを露出する第２の配線溝とを形成する工程と、前記第１及び第２の配線溝に金属材を形成し、同一平面上に高さの異なる前記第１及び第２の配線を同時に形成する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、パターンの合わせずれを抑制することが可能な磁気ランダムアクセスメモリの製造方法及び混載メモリの製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［１］第１の実施形態
第１の実施形態は、ナノインプリントリソグラフィにおいて、ＭＴＪ素子及び下部電極の２層を一括加工できるテンプレートを用いる。
【００１１】
［１−１］テンプレート
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程で用いられるテンプレート及びこれを用いて製造されたメモリセルの断面図を示す。以下に、第１の実施形態で用いられるテンプレートについて説明する。
【００１２】
図１（ａ）に示すように、半導体基板１上にトランジスタＴｒが形成され、このトランジスタＴｒのソース／ドレイン拡散層６に接続するコンタクト８が形成されている。このコンタクト８上には、下部電極（ベース金属層）９、ＭＴＪ材料層１０、上部電極１４、レジスト１５が順に積層されている。レジスト１５は、テンプレート２０を用いたナノインプリントリソグラフィによりＭＴＪ素子及び下部電極９のパターンに加工され、２レイヤーを重ねた階段状になっている。
【００１３】
本実施形態のテンプレート２０は、ＭＴＪ素子及び下部電極９のパターンが同時に作り込まれている。つまり、テンプレート２０の表面から内部に窪む下部電極９のパターン形状の凹部２１が形成され、この凹部２１の底面の一部から内部に窪むＭＴＪ素子のパターン形状の凹部２２が形成されている。従って、ＭＴＪ素子及び下部電極９の異なる２レイヤーのパターンが高さ方向に重ねられて同じテンプレート２０に作り込まれている。
【００１４】
そして、図１（ａ）のレジスト１５を用いてエッチングを行うと、図１（ｂ）に示すように、下部電極９上にＭＴＪ素子ＭＴＪが載った形状が一度のエッチングで形成できる。
【００１５】
［１−２］製造方法
図２乃至図６は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程の断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００１６】
まず、図２に示すように、下部電極９上にＭＴＪ材料層１０が形成される。ＭＴＪ材料層１０は、固定層１１、トンネルバリア層１２、記録層１３が順に積層されている。このＭＴＪ材料層１０上に上部電極１４が形成され、この上部電極１４上にナノインプリント用のレジスト１５が塗布される。このレジスト１５は、例えば、光硬化性樹脂又は熱硬化性樹脂からなる。一方、紫外線（ＵＶ光）を透過する材質からなるテンプレート２０が準備される。このテンプレート２０は２段の凹部２１、２２を有しており、凹部２１は下部電極９のパターン、凹部２２はＭＴＪ素子ＭＴＪのパターンになっている。
【００１７】
次に、図３に示すように、テンプレート２０をレジスト１５に密着させる。これにより、レジスト１５がテンプレート２０の凹部２１、２２に充填される。
【００１８】
次に、図４に示すように、テンプレート２０をレジスト１５に密着させた状態で、光を照射し、レジスト１５を硬化させる。
【００１９】
次に、図５に示すように、レジスト１５とテンプレート２０とを離し、離型する。
【００２０】
次に、図６に示すように、レジスト１５をマスクとして、ＲＩＥ法、ＩＢＥ法などの異方性エッチング又はミリング法により、上部電極１４、ＭＴＪ材料層１０及び下部電極９の加工が行われる。これにより、ＭＴＪ素子ＭＴＪ及び下部電極９の２層が１ＰＥＰで加工できる。尚、レジスト１５は、上部電極１４、ＭＴＪ材料層１０及び下部電極９のエッチング時に同時に除去される。
【００２１】
［１−３］効果
上記第１の実施形態によれば、ナノインプリント用のテンプレート２０にＭＴＪ素子ＭＴＪ及び下部電極９の２レイヤーパターンを作り込む。そして、このテンプレート２０により加工されたレジスト１５を用いて、ＭＴＪ材料層１０及び下部電極９からなる２レイヤーを一括で加工する。ここで、ＭＴＪ材料層１０と下部電極９の相対位置はテンプレート２０の凹部２１、２２のパターンによって決まる。このため、ＭＴＪ材料層１０と下部電極９を別々に加工した際に生じる２ＰＥＰによる合わせずれは生じない。これにより、合わせずれなどのプロセスロスによる特性劣化を抑制でき、２レイヤーの同時形成によりプロセスコストも低減できる。さらに、従来のように合わせずれを過度に大きく設定する必要がなくなるため、メモリセル面積の減少が可能となり、メモリの大容量化が可能となる。
【００２２】
また、図７（ａ）に示すように、磁気ランダムアクセスメモリでは、結晶性向上を目的に、また、記録層１３のシフトを調整するために、下部電極９上に磁性層１６を挿入する場合がある。この場合、従来のようにＭＴＪ素子ＭＴＪ及び下部電極９の２レイヤーを別々に形成した場合、この磁性層１６からの漏れ磁場の影響が、合わせずれによりばらつくため、記録層１３の特性ばらつきに繋がり、引いては、書き込み／読み出しマージンの低下に繋がり問題となる。これに対し、本実施形態では、上述したようにＭＴＪ素子ＭＴＪ及び下部電極９の２レイヤーパターンを１度に形成できるため、磁性特性ばらつきを抑制でき、読み書きマージンの広いメモリが実現でき、デバイス上非常に有利となる。
【００２３】
また、図７（ｂ）に示すように、ＭＴＪ素子ＭＴＪの固定層１１を下部電極９と同じ大きさに加工する場合もある。この場合、固定層１１からの漏れ磁場が記録層１３へ影響する可能性もあるが、本実施形態ではこのばらつきに起因した問題も排除可能となる。
【００２４】
［２］第２の実施形態
磁気ランダムアクセスメモリにおいて、磁性体のエッチングでは明確なエッチング用揮発ガスがなく、またハロゲン系でのエッチングではコロージョンが出やすいことから、物理成分の強いエッチングを用いることが多い。よって、下部電極９と別にＭＴＪ材料層１０のエッチングを行うと、トンネルバリア層１２の側壁に下地層からのリデポ物が付着し、固定層１１及び記録層１３がショートする恐れがあるという問題がある。
【００２５】
そこで、磁気ランダムアクセスメモリのセル加工では、ミリングイオンビームを入射し易くし、ショートを防ぐために、所望の角度の４５度〜８５度内のテーパエッチングを用いる場合が多い。
【００２６】
ここで、ＭＴＪ素子及びビット線の導通のためのコンタクトとして上部電極１４を形成する必要がある。通常は、側壁が９０度に近い上部電極１４を形成した後、エッチングによりＭＴＪ素子の側壁にテーパをつける製造方法を用いる。しかし、このエッチング時に、上部電極１４の側壁にもテーパがついて削れてしまうことが多く、上部電極１４のコンタクト性に問題が生じる。また、テーパエッチングには、イオンビームガンの角度を変え、低角入射をする必要があるなど、特異な装置及び工程が必要となり、プロセス時間が長くなるなど、量産プロセスを組む上で問題となっていた。
【００２７】
そこで、第２の実施形態では、ナノインプリントリソグラフィにおいて、ＭＴＪ素子及び上部電極１４の２層を一括加工できるテンプレートを用い、ＭＴＪ素子の側壁のみをテーパ形状に加工する。
【００２８】
尚、第２の実施形態は、上記第１の実施形態と同様に、２段階パターンを有するテンプレートであるが、第２の実施形態は、上記第１の実施形態と異なり、２レイヤーの重ね合わせでは無く、ＭＴＪ素子及び上部電極の１レイヤーであるが、ＭＴＪ素子の側壁のテーパ形状をレジストの段階から作り込むものである。
【００２９】
［２−１］テンプレート
図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程で用いられるテンプレート及びこれを用いて製造されたメモリセルの断面図を示す。以下に、第２の実施形態で用いられるテンプレートについて説明する。
【００３０】
図８（ａ）に示すように、本実施形態のレジスト１５は、テンプレート２０を用いたナノインプリントリソグラフィによりＭＴＪ素子ＭＴＪ及び上部電極１４のパターンに加工され、２パターンが形成された階段状になっている。ここで、レジスト１５のＭＴＪ素子ＭＴＪ部分のパターンの側壁は、テーパ形状になっている。
【００３１】
本実施形態のテンプレート２０は、ＭＴＪ素子ＭＴＪ及び上部電極１４のパターンが同時に作り込まれている。つまり、テンプレート２０の表面から内部に狭まりながら窪むＭＴＪ素子ＭＴＪのパターン形状の凹部２３が形成され、この凹部２３の底面から内部に垂直に窪む上部電極１４のパターン形状の凹部２４が形成されている。従って、側壁がテーパ形状のＭＴＪ素子ＭＴＪと側壁が垂直な上部電極１４との異なる２パターンが高さ方向に重ねられて同じテンプレート２０に作り込まれている。
【００３２】
そして、図８（ａ）のレジスト１５を用いてエッチングを行うと、図８（ｂ）に示すように、テーパ形状の側壁を有するＭＴＪ素子ＭＴＪと９０度の側壁を有する上部電極１４が一度のエッチングで形成できる。
【００３３】
［２−２］製造方法
図９乃至図１６は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程の断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００３４】
まず、図９に示すように、下部電極９上に、ＭＴＪ材料層１０、上部電極１４、レジスト１５が順に形成される。一方、テンプレート２０が準備される。このテンプレート２０は２段の凹部２３、２４を有しており、凹部２３はテーパ形状の側壁を有するＭＴＪ素子ＭＴＪのパターン、凹部２４は上部電極１４のパターンになっている。
【００３５】
次に、図１０に示すように、テンプレート２０をレジスト１５に密着させる。これにより、レジスト１５がテンプレート２０の凹部２３、２４に充填される。その後、テンプレート２０をレジスト１５に密着させた状態で、光を照射し、レジスト１５を硬化させる。
【００３６】
次に、図１１に示すように、レジスト１５とテンプレート２０とを離し、離型する。
【００３７】
次に、図１２に示すように、レジスト１５をマスクとして、ＲＩＥ法、ＩＢＥ法などの異方性エッチング又はミリング法により、上部電極１４及びＭＴＪ材料層１０の加工が行われる。
【００３８】
その結果、図１３に示すように、上部電極１４及びＭＴＪ素子ＭＴＪの２層が１ＰＥＰで加工でき、さらに、ＭＴＪ素子ＭＴＪの側壁のみテーパ形状にすることができる。
【００３９】
次に、図１４に示すように、上部電極１４及び下部電極９上にフォトリソグラフィ用のレジスト１７が塗布される。
【００４０】
次に、図１５に示すように、通常のフォトリソグラフィにより、レジスト１７がパターニングされる。その後、パターニングされたレジスト１７をマスクとして、下部電極９がエッチングされる。
【００４１】
その結果、図１６に示すように、所望のテーパ形状を有するＭＴＪ素子及び下部電極９の形状が得られる。
【００４２】
［２−３］効果
上記第２の実施形態によれば、ナノインプリント用のテンプレート２０にＭＴＪ素子ＭＴＪ及び上部電極１４の２パターンの凹部２３、２４を作り込む。この際、テンプレート２０の凹部２３、２４のパターンは、上部電極１４の側壁は９０度にしたまま、ＭＴＪ素子ＭＴＪの側壁はテーパ形状にする。そして、このテンプレート２０により加工されたレジスト１５を用いて、上部電極１４及びＭＴＪ材料層１０を一括で加工する。これにより、ＭＴＪ素子ＭＴＪのエッチング時に上部電極１４が削れてしまうという問題が解決でき、接合ショートが無いテーパ形状のＭＴＪ素子ＭＴＪが一度に形成できる利点がある。さらに、上部電極１４及びＭＴＪ材料層１０を一括で加工するので合わせずれも生じないため、特性劣化の抑制及びプロセスコストの低減も図ることができる。
【００４３】
また、ナノインプリント手法は、原理上、孤立の残し形状のレジストパターンが形成し易い。このため、第２の実施形態では、上部電極１４及びＭＴＪ素子ＭＴＪのテーパ部などのサイズが制御性良く形成できる。よって、第２の実施形態は、第１の実施形態と同様、ＭＴＪ特性ばらつきを抑制でき、読み出し／書き込みマージンの大きなデバイスを形成することが可能である。
【００４４】
［３］第３の実施形態
第３の実施形態は、第１及び第２の実施形態を組み合わせており、ナノインプリントリソグラフィにおいて、下部電極、ＭＴＪ素子及び上部電極の３層を一括加工できるテンプレートを用いる。
【００４５】
［３−１］製造方法
図１７乃至図２０は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程の断面図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００４６】
まず、図１７に示すように、下部電極９上に、ＭＴＪ材料層１０、上部電極１４、レジスト１５が順に形成される。このレジスト１５の膜厚は、第１及び第２の実施形態のレジスト１５の膜厚よりも厚くする。一方、テンプレート２０が準備される。このテンプレート２０は３段の凹部２１、２３、２４を有しており、凹部２１は下部電極９のパターン、凹部２３はテーパ形状の側壁を有するＭＴＪ素子ＭＴＪのパターン、凹部２４は上部電極１４のパターンになっている。
【００４７】
次に、図１８に示すように、テンプレート２０をレジスト１５に密着させる。これにより、レジスト１５がテンプレート２０の凹部２１、２３、２４に充填される。次に、テンプレート２０をレジスト１５に密着させた状態で、光を照射し、レジスト１５を硬化させる。その後、レジスト１５とテンプレート２０とを離し、離型する。
【００４８】
次に、図１９に示すように、レジスト１５をマスクとして、ＲＩＥ法、ＩＢＥ法などの異方性エッチング又はミリング法により、上部電極１４、ＭＴＪ材料層１０及び下部電極９の加工が行われる。
【００４９】
その結果、図２０に示すように、上部電極１４、ＭＴＪ素子ＭＴＪ及び下部電極９の３層が１ＰＥＰで加工でき、さらに、ＭＴＪ素子ＭＴＪの側壁のみテーパ形状にすることができる。
【００５０】
［３−２］効果
上記第３の実施形態によれば、上記第１及び第２の実施形態と同様の効果を得ることができ、さらに次のような利点もある。
【００５１】
上記第２の実施形態では、下部電極９のエッチングマスク（レジスト１７）がフォトリソグラフィ法により形成されているが、下部電極９のエッチングマスクをナノインプリントリソグラフィ法により形成することも可能である。しかし、この場合、ＭＴＪ素子ＭＴＪの凸パターンがある凸凹表面上にテンプレートを押し付けるプロセスとなり、合わせずれが生じるとテンプレートが破損する可能性などがある。
【００５２】
これに対し、第３の実施形態によれば、ナノインプリント用のテンプレート２０に下部電極９、ＭＴＪ素子ＭＴＪ及び上部電極１４の３パターンの凹部２１、２３、２４を一度に作り込み、このテンプレート２０により加工されたレジスト１５を用いて、下部電極９、上部電極１４及びＭＴＪ材料層１０を一括で加工する。これにより、凹凸パターン上でナノインプリントリソグラフィを行う工程がなくなるため、テンプレートが破損するなどの心配もなくなる。
【００５３】
［４］第４の実施形態
磁気ランダムアクセスメモリなどの新材料を使用するメモリは、バックエンドプロセスで形成するため、ロジックの配線層に組み込み易く、不揮発性の大容量ＲＡＭとして混載メモリの用途としても期待されている。しかし、ロジック製品の特性上、そのロジック製品群の基本ライブラリ内にメモリを混載した製品を入れ込むのが普通で、ライブラリ内のより広い製品に適用するには、ロジック部の膜厚方向のディメンジョン及び電気的特性を損なわずにメモリを作り込む必要が生じ、これが難しく問題になっていた。
【００５４】
これを詳説すると、ロジック部におけるメタル１（Ｍ１）の配線の高さにより、配線遅延などの回路特性が決まっている。混載メモリはこれに合わせる必要が生じる。しかし、磁気ランダムアクセスメモリなどでは、メモリセル部の高さがメタル１の高さより高い可能性がある。このため、両者の高さを合わせるために、メモリセル部とロジック部のＭ１高さを変えた配線層を同一平面上に作り込むことが望まれる。
【００５５】
そこで、第４の実施形態では、メモリセル部の配線をロジック部の配線より高くしたテンプレートを用いて配線を形成し、メモリセル部のコンタクトをロジック部のコンタクトより深くしたものを合わせて作ることで、メモリセル部及びロジック部において高さ違いの配線層を同一平面上に形成する。
【００５６】
［４−１］製造方法
図２１乃至図２９は、本発明の第４の実施形態に係る混載メモリの製造工程の断面図を示す。以下に、第４の実施形態に係る混載メモリの製造方法について説明する。
【００５７】
まず、図２１に示すように、ＭＴＪ素子ＭＴＪの存在するメモリセル部とロジック部との表面の高さ変えた構造が作製される。具体的には、図の点線部を境にリソグラフィが行われ、層間絶縁膜３１にＲＩＥ法などで段差３０が形成され、この段差３０をＣＭＰ法などで傾斜形状にする。
【００５８】
次に、図２２に示すように、層間絶縁膜３１上にレジスト３４が塗布される。この場合、レジスト３４はスピンコートにより塗布されるため、レジスト３４の上面は段差が無く平面となる。一方、テンプレート５０が準備される。このテンプレート５０は、メモリセル部及びロジック部の境界で突出面の高さが異なる凸部５１、５２を有している。凸部５１はメモリセル部の配線パターンになっており、凸部５２はロジック部の配線パターンになっており、凸部５１より凸部５２が下方に突出している。
【００５９】
次に、図２３に示すように、テンプレート５０をレジスト３４に密着させ、凸部５１、５２の周囲にレジスト３４を充填させる。この際、メモリセル部とロジック部の段差３０は、上述した傾斜形成プロセスによって例えば０．３μｍ以上のグローバルな段差を有するため、押し付けによりテンプレート５０が損傷するなどの不具合は生じない。その後、露光により、レジスト３４を硬化させる。
【００６０】
次に、図２４に示すように、レジスト３４とテンプレート５０とを離し、離型する。これにより、メタルダマシンエッチング用のマスク（レジスト３４）が形成される。このレジスト３４の溝底はテンプレート５０の凸部５１、５２のパターンを反映し、メモリセル部のレジスト３４の上面は高く、ロジック部のレジスト３４の上面は低くなっている。
【００６１】
次に、図２５に示すように、層間絶縁膜３１がエッチングされ、コンタクト３２、３３が露出される。これにより、ダマシン溝３５、３６が形成される。ここで、テンプレート５０の凸部５１、５２及びレジスト３４の形状を反映し、同じエッチング量の処理を行った場合、メモリセル部のダマシン溝３５は深く、ロジック部のダマシン溝３６は浅くなる。
【００６２】
次に、図２６に示すように、ダマシン溝３５内にＣｕメッキなどの金属材が埋め込まれ、ＣＭＰにより平坦化される。これにより、メモリセル部及びロジック部で高さの異なるＣｕ配線３７、３８が同一平面上に同時に形成される。この場合、ＣＭＰは層間絶縁膜３１でストップするので、グローバルな段差３０が存在していても、プロセスに問題はない。
【００６３】
次に、図２７に示すように、配線３７、３８及び層間絶縁膜３１上に層間絶縁膜３９が堆積され、平坦化を行われる。次に、層間絶縁膜３９上にレジスト４０が塗布され、パターニングされる。
【００６４】
次に、図２８に示すように、通常のビアプロセス同様、層間絶縁膜３９がエッチングされ、ビアホール４１、４２が形成される。その後、レジスト４０は剥離される。
【００６５】
次に、図２９に示すように、ビアホール４１、４２内にＣｕなどの金属材が埋め込まれ、ＣＭＰにより平坦化される。これにより、配線３７、３８に接続するビア４３、４４が形成される。
【００６６】
［４−２］効果
上記第４の実施形態によれば、混載メモリにおいて、メモリセル部とロジック部の配線高さの構造が違う場合、異なる高さの配線パターンの凸部５１、５２を同じテンプレート５０に作り込み、同一平面上で高さが異なる配線３７、３８を１度の加工で形成することができる。従って、メモリセル部及びロジック部において異なる高さの配線３７、３８を別々に形成する場合と比べ、メモリセル部及びロジック部の合わせずれを抑制でき、チップ作製プロセス上非常に有効である。
【００６７】
［５］第５の実施形態
第５の実施形態は、第４の実施形態の変形例であり、インプリントリソグラフィを用いてメモリセル部とロジック部の高さの異なるビアを形成する。
【００６８】
［５−１］製造方法
図３０乃至図３４は、本発明の第５の実施形態に係る混載メモリの製造工程の断面図を示す。以下に、第５の実施形態に係る混載メモリの製造方法について説明する。
【００６９】
まず、図３０に示すように、第４の実施形態と同様の手法により、メモリセル部とロジック部で高さの異なる配線３７、３８が一括で同一平面上に形成される。次に、配線３７、３８及び層間絶縁膜３１上に層間絶縁膜３９が堆積され、平坦化を行われる。次に、層間絶縁膜３９上にレジスト４０が塗布される。一方、テンプレート６０が準備される。このテンプレート６０は、メモリセル部及びロジック部の境界で突出面の高さが異なる凸部６１、６２を有している。凸部６１はメモリセル部のビアパターンになっており、凸部６２はロジック部のビアパターンになっており、凸部６１より凸部６２が下方に突出している。
【００７０】
次に、図３１に示すように、テンプレート６０をレジスト４０に密着させ、凸部６１、６２の周囲にレジスト４０を充填させる。その後、露光により、レジスト４０を硬化させる。
【００７１】
次に、図３２に示すように、レジスト４０とテンプレート６０とを離し、離型する。これにより、ビアホール用のマスク（レジスト４０）が形成される。このレジスト４０の溝底はテンプレート６０の凸部６１、６２のパターンを反映し、メモリセル部のレジスト４０の溝は浅く、ロジック部のレジスト４０の溝は深くなっている。
【００７２】
次に、図３３に示すように、層間絶縁膜３９がエッチングされ、配線３７、３８が露出される。これにより、ビアホール４１、４２が形成される。ここで、テンプレート６０の凸部６１、６２及びレジスト４０の形状を反映し、同じエッチング量の処理を行った場合、メモリセル部のビアホール４１は浅く、ロジック部のビアホール４２は深くなる。
【００７３】
次に、図３４に示すように、ビアホール４１、４２内にＣｕなどの金属材が埋め込まれ、ＣＭＰにより平坦化される。これにより、配線３７、３８に接続する高さの異なるビア４３、４４が同一平面上に同時に形成される。
【００７４】
［５−２］効果
上記第５の実施形態によれば、上記第４の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果が得られる。
【００７５】
第４の実施形態では、図２７及び図２８の工程において、高さの違うビアホール４１、４２を同じマスク材（レジスト４０）でエッチング形成する必要がある。このため、早く到達した穴へのオーバーエッチングによる配線削れ、その配線の信頼性劣化、全体的なオーバーエッチングの増加によるマスク材の減りなどの恐れがある。
【００７６】
これに対し、第５の実施形態では、高さの異なる配線３７、３８に接続する高さの異なるビア４３、４４のエッチングマスク（レジスト４０）を、ナノインプリントリソグラフィを用いて形成する。これにより、オーバーエッチング量を均一にすることができ、第４の実施形態よりも信頼性及び加工マージンを向上させることができる。
【００７７】
［６］第６の実施形態
第６の実施形態は、第５の実施形態の変形例であり、ナノインプリント手法を塗布型絶縁膜に使用する。
【００７８】
［６−１］製造方法
図３５乃至図３９は、本発明の第６の実施形態に係る混載メモリの製造工程の断面図を示す。以下に、第６の実施形態に係る混載メモリの製造方法について説明する。
【００７９】
まず、図３５に示すように、第４の実施形態と同様の手法により、メモリセル部とロジック部で高さの異なる配線３７、３８が一括で同一平面上に形成される。次に、配線３７、３８及び層間絶縁膜３１上に例えばシルセスキオキサン＋付加体などの材料からなる塗布型絶縁膜７０が形成される。この場合、塗布型絶縁膜７０はスピンコートにより塗布されるため、塗布型絶縁膜７０の上面は段差が無く平面となる。一方、テンプレート６０が準備される。このテンプレート６０は、第５の実施形態と同様、メモリセル部及びロジック部の境界で突出面の高さが異なる凸部６１、６２を有している。
【００８０】
次に、図３６に示すように、テンプレート６０を塗布型絶縁膜７０に密着させ、凸部６１、６２の周囲に塗布型絶縁膜７０を充填させる。その後、ＵＶ照射により、塗布型絶縁膜７０を硬化させる。
【００８１】
次に、図３７に示すように、塗布型絶縁膜７０とテンプレート６０とを離し、離型する。これにより、塗布型絶縁膜７０に溝７１、７２が形成される。この溝７１、７２の底部はテンプレート６０の凸部６１、６２のパターンを反映し、メモリセル部の溝７１は浅く、ロジック部の溝７２は深くなっている。
【００８２】
次に、図３８に示すように、塗布型絶縁膜７０がエッチングされ、配線３７、３８が露出される。これにより、ビアホール４１、４２が形成される。ここで、テンプレート６０の凸部６１、６２及び塗布型絶縁膜７０の形状を反映し、同じエッチング量の処理を行った場合、メモリセル部のビアホール４１は浅く、ロジック部のビアホール４２は深くなる。
【００８３】
次に、図３９に示すように、ビアホール４１、４２内にＣｕなどの金属材が埋め込まれ、ＣＭＰにより平坦化される。これにより、配線３７、３８に接続する高さの異なるビア４３、４４が同一平面上に同時に形成される。
【００８４】
［６−２］効果
上記第６の実施形態によれば、上記第４及び第５の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果が得られる。
【００８５】
第６の実施形態では、第５の実施形態のビア用レジスト４０を塗布型絶縁膜７０に変えることにより、ビア４３、４４のエッチングをナノインプリント工程のみで形成できる。これにより、高さの異なるビア４３、４４の形成のためのプロセス工程を減少させることができる。
【００８６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程で用いられるテンプレート及びこれを用いて製造されたメモリセルの断面図。
【図２】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７】本発明の第１の実施形態に関するＭＴＪ素子及び下部電極の断面図。
【図８】本発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程で用いられるテンプレート及びこれを用いて製造されたメモリセルの断面図。
【図９】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１７】本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１８】図１７に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１９】図１８に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２１】本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２２】図２１に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２３】図２２に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２４】図２３に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２５】図２４に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２６】図２５に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２７】図２６に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２８】図２７に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２９】図２８に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３０】本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３１】図３０に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３２】図３１に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３３】図３２に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３４】図３３に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３５】本発明の第６の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３６】図３５に続く、本発明の第６の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３７】図３６に続く、本発明の第６の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３８】図３７に続く、本発明の第６の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３９】図３８に続く、本発明の第６の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【符号の説明】
【００８８】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…シリコン窒化膜、５…側壁絶縁膜、６…ソース／ドレイン拡散層、７…素子分離絶縁膜（ＳＴＩ）、８、３２、３３…コンタクト、９…下部電極（ベース金属層）、１０…ＭＴＪ材料層、１１…固定層、１２…トンネルバリア層、１３…記録層、１４…上部電極（コンタクト）、１５、１７、３４、４０…レジスト、１６…磁性層、２０、５０、６０…テンプレート、２１、２２、２３、２４…凹部、３０…段差、３１、３９…層間絶縁膜、５１、５２、６１、６２…凸部、３５、３６…ダマシン溝、３７、３８…配線、４１、４２…ビアホール、４３、４４…ビア、７０…塗布型絶縁膜、ＭＴＪ…ＭＴＪ素子、Ｔｒ…トランジスタ。
【図１】
2010182824.tif 000003
【図２】
2010182824.tif 000004
【図３】
2010182824.tif 000005
【図４】
2010182824.tif 000006
【図５】
2010182824.tif 000007
【図６】
2010182824.tif 000008
【図７】
2010182824.tif 000009
【図８】
2010182824.tif 000010
【図９】
2010182824.tif 000011
【図１０】
2010182824.tif 000012
【図１１】
2010182824.tif 000013
【図１２】
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【図１３】
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【図１４】
2010182824.tif 000016
【図１５】
2010182824.tif 000017
【図１６】
2010182824.tif 000018
【図１７】
2010182824.tif 000019
【図１８】
2010182824.tif 000020
【図１９】
2010182824.tif 000021
【図２０】
2010182824.tif 000022
【図２１】
2010182824.tif 000023
【図２２】
2010182824.tif 000024
【図２３】
2010182824.tif 000025
【図２４】
2010182824.tif 000026
【図２５】
2010182824.tif 000027
【図２６】
2010182824.tif 000028
【図２７】
2010182824.tif 000029
【図２８】
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【図２９】
2010182824.tif 000031
【図３０】
2010182824.tif 000032
【図３１】
2010182824.tif 000033
【図３２】
2010182824.tif 000034
【図３３】
2010182824.tif 000035
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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