(57)【要約】【課題】電界効果トランジスタの誤動作及び電界効果トランジスタが破壊されることを防ぐことができる。【解決手段】Ｎ型ガードリング１８のＮ−ＭＯＳＦＥＴ２０側の第１の部分１８Ａは、複数のコンタクトメタル３２を介して第１の配線メタル３６Ｄと接続されている。Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１の配線メタル３６Ｉと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２の配線メタル３８Ｃと接続されている。ここで、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に寄生容量４５Ａが発生するようにＮ型ガードリングの第１の部分１８ＡとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とが容量結合されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲート領域、ドレイン領域、及びソース領域を備えかつ基板に形成された電界効果トランジスタと、
前記基板に前記電界効果トランジスタと分離して形成された回路領域と、
前記電界効果トランジスタの周囲に環状に形成されると共に、内部抵抗を有する第１のガードリングと、
前記回路領域の周囲に環状に形成されると共に、前記ゲートとの容量結合により前記ゲートとの間に容量を形成し、かつ内部抵抗を有する第２のガードリングと、
を含む半導体装置。
【請求項２】
前記容量を前記電界効果トランジスタと前記回路領域との間に形成した請求項１記載の半導体装置。
【請求項３】
前記ゲート領域が前記回路領域に対向するように前記電界効果トランジスタを形成し、前記第２のガードリングの前記ゲート領域に対向する部分と前記ゲートとの間に前記容量を形成した請求項１または請求項２記載の半導体装置。
【請求項４】
前記電界効果トランジスタをＮ型ＭＯＳＦＥＴ、前記第１のガードリングをＰ型、前記第２のガードリングをＮ型とすると共に、前記回路領域をＰ型ＭＯＳＦＥＴとした請求項１〜請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｐ型ＭＯＳＦＥＴのドレイン領域に対向する部分と前記ゲートとの間に前記容量を形成した請求項４記載の半導体装置。
【請求項６】
前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｎ型ＭＯＳＦＥＴ側の部分と前記ゲートとの間にのみ前記容量を形成した請求項４記載の半導体装置。
【請求項７】
前記ゲート領域を、抵抗を介して接地した請求項１〜請求項６のいずれか１項記載の半導体装置。
【請求項８】
前記抵抗として、接地されかつ前記第１のガードリングと分離して形成された抵抗領域の内部抵抗、または前記第１のガードリングの内部抵抗を用いた請求項７記載の半導体装置。
【請求項９】
前記容量、前記ゲート領域、及び前記抵抗の順に接続した請求項７または請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に静電気放電によるＬＳＩの内部の電界効果トランジスタの破壊を抑制するために用いられる静電気放電保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置の静電気放電保護回路では、静電気放電によって発生するサージ電圧によるＮチャンネル型ＭＩＳトランジスタの損傷を防ぐために、Ｐチャンネル型ＭＩＳトランジスタのゲート電極、ソース電極、及び第１のＮチャンネル型ＭＩＳトランジスタのゲート電極を電源と接続し、第１のＮチャンネル型ＭＩＳトランジスタのドレイン電極を端子パッド及びＰチャンネル型ＭＩＳトランジスタのドレイン電極と接続し、第１のＮチャンネル型ＭＩＳトランジスタのソース電極と第２のＮチャンネル型ＭＩＳトランジスタのドレイン電極とを接続し、端子パッドと第２のＮチャンネル型ＭＩＳトランジスタのゲート電極との間に容量を接続し、第２のＮチャンネル型ＭＩＳトランジスタのゲート電極とグランドとの間に抵抗を接続し、第１のＮチャンネル型ＭＩＳトランジスタ及び第２のＮチャンネル型ＭＩＳトランジスタの閾値電圧よりも高い電圧を印加してブレークダウン電圧を低くすることが行われている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２６００３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の静電気放電保護回路では、通常動作時でかつ、入力信号が高速に変化した場合に、第２のＮチャンネル型ＭＩＳトランジスタが導通状態となり、誤動作をしてしまう、という問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、ガードリングと電界効果トランジスタのゲート領域とを容量結合することで、通常動作時に、電界効果トランジスタが導通状態となることを防ぐと共に、サージ電圧が印加された場合に、電界効果トランジスタを導通状態にすることで、サージ電圧によって破壊されることを防ぐことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１記載の発明に係る半導体装置は、ゲート領域、ドレイン領域、及びソース領域を備えかつ基板に形成された電界効果トランジスタと、前記基板に前記電界効果トランジスタと分離して形成された回路領域と、前記電界効果トランジスタの周囲に環状に形成されると共に、内部抵抗を有する第１のガードリングと、前記回路領域の周囲に環状に形成されると共に、前記ゲートとの容量結合により前記ゲートとの間に容量を形成し、かつ内部抵抗を有する第２のガードリングと、を含んで構成されている。
【０００７】
請求項１の発明によれば、電界効果トランジスタのゲート領域と回路領域の周囲に環状に形成された第２のガードリングとを容量結合することで、電圧が、容量を介して電界効果トランジスタのゲート領域へ印加されるため、電界効果トランジスタの誤動作を防ぐことができる。
【０００８】
また、請求項２の発明に係る半導体装置は、前記容量を前記電界効果トランジスタと前記回路領域との間に形成している。
【０００９】
請求項２の発明によれば、電界効果トランジスタのゲート領域と回路領域とを接続する配線が短くなるので、より早く信号を伝達することができる。
【００１０】
また、請求項３の発明に係る半導体装置は、前記ゲート領域が前記回路領域に対向するように前記電界効果トランジスタを形成し、前記第２のガードリングの前記ゲート領域に対向する部分と前記ゲートとの間に前記容量を形成している。
【００１１】
また、請求項４の発明に係る半導体装置は、前記電界効果トランジスタをＮ型ＭＯＳＦＥＴ、前記第１のガードリングをＰ型、前記第２のガードリングをＮ型とすると共に、前記回路領域をＰ型ＭＯＳＦＥＴで形成している。
【００１２】
また、請求項５の発明に係る半導体装置は、前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｐ型ＭＯＳＦＥＴのドレイン領域に対向する部分と前記ゲートとの間に前記容量を形成している。
【００１３】
請求項３〜請求項５の発明によれば、Ｎ型ＭＯＳＦＥＴのゲート領域とＰ型ＭＯＳＦＥＴのドレイン領域と対向するように形成し、Ｎ型のガードリングのＰ型ＭＯＳＦＥＴのドレイン領域と対向する部分とＮ型ＭＯＳＦＥＴのゲート領域との間に容量を形成しているので、Ｎ型ＭＯＳＦＥＴのゲート領域に印加される電圧を効率よく持ち上げることができる。
【００１４】
また、請求項６の発明に係る半導体装置は、前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｎ型ＭＯＳＦＥＴ側の部分と前記ゲートとの間にのみ前記容量を形成している。
【００１５】
請求項６の発明によれば、Ｎ型ガードリングのＮ型ＭＯＳＦＥＴ側の部分とＮ型ＭＯＳＦＥＴのゲート領域との間にのみ容量を形成しているので、Ｎ型ＭＯＳＦＥＴのゲート領域の配線と他の配線とがクロスすることを防ぐことができる。
【００１６】
また、請求項７の発明に係る半導体装置は、前記ゲート領域を、抵抗を介して接地している。
【００１７】
また、請求項８の発明に係る半導体装置は、前記抵抗として、接地されかつ前記第１のガードリングと分離して形成された抵抗領域の内部抵抗、または前記第１のガードリングの内部抵抗を用いている。
【００１８】
また、請求項９の発明に係る半導体装置は、前記容量、前記ゲート領域、及び前記抵抗の順に接続している。
【００１９】
請求項７〜請求項９の発明によれば、Ｎ型ＭＯＳＦＥＴのゲート領域を抵抗を介して接地しているので、Ｎ型ＭＯＳＦＥＴの動作を安定させることができる。
【発明の効果】
【００２０】
以上説明したように本発明によれば、電界効果トランジスタのゲート領域と回路領域の周囲に環状に形成されたガードリングとを容量結合することで、電界効果トランジスタの誤動作及び電界効果トランジスタが破壊されることを防ぐことができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係る半導体装置の平面図である。
【図２】第１の実施の形態に係る半導体装置のＡ−Ａ断面図である。
【図３】第１の実施の形態に係る半導体装置のＢ−Ｂ断面図である。
【図４】第１の実施の形態に係る半導体装置の回路図である。
【図５】第２の実施の形態に係る半導体装置の平面図である。
【図６】第２の実施の形態に係る半導体装置のＡ−Ａ断面図である。
【図７】第３の実施の形態に係る半導体装置の回路図である。
【図８】第３の実施の形態に係る半導体装置のＡ−Ａ断面図である。
【図９】第３の実施の形態に係る半導体装置のＢ−Ｂ断面図である。
【図１０】第３の実施の形態に係る半導体装置の回路図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の半導体装置を静電気放電保護回路に適用した実施の形態を詳細に説明する。
【００２３】
図１〜図４に示すように、第１の実施の形態に係る静電気放電保護回路１０は、基板に２つの電界効果トランジスタを形成すると共に、電界効果トランジスタの上に第１の絶縁層、第１配線メタル層、第２の絶縁層、及び第２配線メタル層を積層して構成されている。
【００２４】
更に詳しく説明すると静電気放電保護回路１０は、Ｐ型基板１２の一部の領域に形成されたＮ型のＮウェル１４、Ｎウェル１４上に形成されたＰチャンネル型電界効果トランジスタ１６（以下、Ｐ−ＭＯＳＦＥＴという。）、Ｐ−ＭＯＳＦＥＴ１６を囲むように形成され、かつ内部抵抗５０含みＮウェル１４より不純物濃度の高いＮ型ガードリング１８、Ｐ型基板１２上にＰ−ＭＯＳＦＥＴ１６と分離して形成されたＮ−ＭＯＳＦＥＴ２０、Ｎ−ＭＯＳＦＥＴ２０を囲むように矩形の環状に形成され、かつ内部抵抗を含みＰ型基板１２より不純物濃度の高いＰ型ガードリング２２、及びＰ型基板１２上のＰ型ガードリング２２の近傍領域に設けられた内部抵抗２４Ａで構成されている。
【００２５】
すなわち、Ｎ型ガードリング１８は、不純物が注入されているため抵抗成分を持ち、その抵抗成分がＮ型ガードリング１８の内部抵抗５０となる。また、Ｐ型ガードリング２２は、不純物が注入されているため抵抗成分を持ち、その抵抗成分がＰ型ガードリング２２の内部抵抗となる。
【００２６】
Ｐ−ＭＯＳＦＥＴ１６は、ドレイン領域（Ｄ）２６、ソース領域（Ｓ）２８、及びゲート領域（Ｇ）３０を備えている。
【００２７】
Ｐ−ＭＯＳＦＥＴ１６のドレイン領域２６は、Ｐ型基板上に形成された第１の絶縁層の厚み方向に延在するように設けられた複数のコンタクトメタル３２を介して第１の絶縁層上に形成された第１配線メタル層の第１の配線メタル３６Ａと接続されている。また、ドレイン領域２６は、複数のコンタクトメタル３２、及び第１の配線メタル３６Ａと第２の配線メタル３８Ａとを接続するように第１の配線メタル３６Ａ上の第２の絶縁層に形成された複数のビア３４を介して、第２の配線メタル層上に形成された端子パッド４８及び内部素子４９の各々と接続された第２の配線メタル３８Ａと接続されている。ソース領域２８は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｂと接続され、ゲート領域３０は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｃと接続されている。
【００２８】
Ｎ型ガードリング１８のＮ−ＭＯＳＦＥＴ２０側の第１の部分１８Ａは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｄと接続されている。
【００２９】
Ｎ型ガードリングの第１の部分１８Ａと対向する第２の部分１８Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｂ及び第１の配線メタル３６Ｃと接続されている。また、Ｎ型ガードリングの第２の部分１８Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して、第２の配線メタル層に設けられ、かつ電源と接続された第２の配線メタル３８Ｂと接続されている。
【００３０】
Ｐ−ＭＯＳＦＥＴ１６のソース領域２８と対向する側のＮ型ガードリング１８の第３の部分１８Ｃは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｅと接続されている。また、Ｎ型ガードリングの第３の部分１８Ｃは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
【００３１】
Ｎ型ガードリングの第３の部分１８Ｃと対向するＮ型ガードリングの第４の部分１８Ｄは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｆと接続されている。また、Ｎ型ガードリングの第４の部分１８Ｄは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
【００３２】
Ｎ−ＭＯＳＦＥＴ２０は、ドレイン（Ｄ）領域４０、ソース（Ｓ）領域４２、及びゲート（Ｇ）領域４４を備えている。
【００３３】
Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｇと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ａと接続され、ソース領域４２は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｈと接続されている。また、Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｉと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｃと接続されている。
【００３４】
Ｐ型ガードリング２２のＰ−ＭＯＳＦＥＴ２０側の第１の部分２２Ａと対向する第２の部分２２Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｈと接続されている。また、Ｐ型ガードリング２２の第２の部分２２Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して、第２の配線メタル層に設けられ、かつグランドに接続された第２の配線メタル３８Ｄと接続されている。
【００３５】
Ｎ−ＭＯＳＦＥＴ２０のソース領域４２と対向する側のＰ型ガードリング２２の第３の部分２２Ｃは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｊと接続されている。また、Ｐ型ガードリング２２の第３の部分２２Ｃは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
【００３６】
Ｐ型ガードリングの第３の部分２２Ｃと対向するＰ型ガードリングの第４の部分２２Ｄは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｋと接続されている。また、Ｐ型ガードリング２２の第４の部分２２Ｄは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
【００３７】
内部抵抗２４Ａを有する抵抗領域は、一端がコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｉと接続され、かつ他端が複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｌと接続されている。また、内部抵抗２４Ａは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
【００３８】
ここで、第１配線メタル層に設けられた第１の配線メタル３６Ｄと第２配線メタル層に設けられた第２の配線メタル３８Ｃとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に図４に示す寄生容量４５Ａが発生するようにＮ型ガードリングの第１の部分１８ＡとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とが容量結合されている。
【００３９】
さらに、Ｐ−ＭＯＳＦＥＴ１６のドレイン領域２６がＰ型で、Ｎ型ガードリングの第１の部分１８ＡがＮ型であるので、ドレイン領域２６とＮ型ガードリングの第１の部分１８Ａとの間には、図４に示す寄生ダイオード４６Ａが発生すると共に、Ｎ−ＭＯＳＦＥＴ１６のドレイン領域４０がＮ型で、Ｐ型ガードリングの第２の部分２２ＢがＰ型であるので、ドレイン領域４０とＰ型ガードリングの第２の部分２２Ｂとの間には、図４に示す寄生ダイオード４６Ｂが発生する。
【００４０】
以上の構成を等価回路で表すと図４に示すように、Ｐ−ＭＯＳＦＥＴ１６のソース領域２８及びゲート領域３０は、電源と接続され、ドレイン領域２６は、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０、端子パッド４８、及び内部素子４９と接続されている。
【００４１】
Ｎ−ＭＯＳＦＥＴ２０のソース領域４２は、グランドと接続され、ゲート領域４４は、抵抗２４Ａを介してグランドと接続されると共に、寄生容量４５Ａの一端と接続されている。
【００４２】
寄生ダイオード４６Ａのアノードは、Ｐ−ＭＯＳＦＥＴ１６のドレイン領域２６と接続され、カソードは、内部抵抗５０を介して電源と接続されると共に、寄生容量４５Ａの他端と接続されている。
【００４３】
次に、本実施の形態に係る静電気放電保護回路１０の動作を図４の等価回路を用いて説明する。
【００４４】
端子パッド４８に正のサージ電圧が印加された場合、Ｐ−ＭＯＳＦＥＴ１６の寄生ダイオード４６Ａが導通状態となり、寄生容量４５Ａ及び抵抗２４Ａを介してサージ電流Ｉ１が流れる。サージ電流Ｉ１によってＮ−ＭＯＳＦＥＴ２０のゲートの電位が持ち上がり、Ｎ−ＭＯＳＦＥＴ２０を導通状態にする。
【００４５】
Ｎ−ＭＯＳＦＥＴ２０が導通状態になると、他のサージ電流Ｉ２が、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０及びソース領域４２を介してグランドへ流れる。
【００４６】
パッド端子４８に負のサージ電圧が印加された場合、Ｎ−ＭＯＳＦＥＴ２０の寄生ダイオード４６Ｂが導通状態となり、更に他のサージ電流Ｉ３が、グランドから端子パッド４８の方向へ流れる。
【００４７】
以上説明したように、本実施の形態に係る静電気放電保護回路は、Ｎ型ガードリングとＮ−ＭＯＳＦＥＴのゲート領域とを容量結合することで、通常動作時に、Ｐ−ＭＯＳＦＥＴの寄生ダイオード及びＮ−ＭＯＳＦＥＴが導通状態となることを防ぐと共に、正のサージ電圧が印加された場合に、Ｎ−ＭＯＳＦＥＴを導通状態にすることで、Ｎ−ＭＯＳＦＥＴの寄生ダイオードが、正のサージ電圧によって破壊されることを防ぐことができる。
【００４８】
次に、第２の実施の形態について説明する。なお、第１の実施の形態と対応する部分については、同一符号を付して説明を省略する。
【００４９】
図５及び図６に示すように、本実施の形態に係る静電気放電保護回路１０は、第１の実施の形態の内部抵抗２４Ａに代えて、Ｐ型ガードリング２２の内部抵抗が用いられており、Ｐ型ガードリングの第１の部分２２Ａ及びＮ−ＭＯＳＦＥＴ２０のゲート領域４４が、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｑと接続されている。
【００５０】
また、図６に示すように、Ｎ−ＭＯＳＦＥＴ４４のゲート領域４４は、第２配線メタル層側から見て、寄生容量４５Ａ、ゲート領域４４、及びＰ型ガードリング２２の内部抵抗の順に接続されている。
【００５１】
本実施の形態の静電気放電保護回路１０の動作は、第１の実施の形態と同様であるため、説明を省略する。
【００５２】
以上説明したように、本実施の形態に係る静電気放電保護回路は、寄生容量、Ｎ−ＭＯＳＦＥＴのゲート領域、及びＰ型ガードリングの順に接続することで、Ｎ−ＭＯＳＦＥＴのドレイン領域及びソース領域を介してＰ型基板へ流れたサージ電流がグランドへ流れるまでの間、Ｐ型ガードリングの両端の電位差を、サージ電流がグランドへ流れた後のＰ型ガードリングの両端の電位差よりも小さくすることができるので、寄生容量の電荷が抜けにくくなり、Ｎ−ＭＯＳＦＥＴの導通状態が長く維持することができる。
【００５３】
なお、上記第１の実施の形態及び第２の実施の形態において、Ｐ−ＭＯＳＦＥＴ１６に代えてダイオードを用いて、アノードを電源と接続すると共に、カソードをＮ型ガードリングと接続してもよい。
【００５４】
さらに、上記第１の実施の形態及び第２の実施の形態において、Ｐ−ＭＯＳＦＥＴ１６に代えてダイオードを用いた場合、ダイオードのカソードとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とを容量結合してもよい。
【００５５】
次に、第３の実施の形態について説明する。なお、第１の実施の形態と対応する部分については、同一符号を付して説明を省略する。
【００５６】
図７〜図１０に示すように、本実施の形態に係る静電気放電保護回路１０は、第１の実施の形態のＮ型ガードリング１８とＮ−ＭＯＳＦＥＴ２０のゲート領域４４とを容量結合することに代えて、Ｐ−ＭＯＳＦＥＴ１６のゲート領域３０とＰ型ガードリング２２との間が容量結合されると共に、内部抵抗２４Ａに代えて内部抵抗２４Ｂが用いられている。
【００５７】
Ｐ−ＭＯＳＦＥＴ１６のゲート領域３０は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｍと接続されている。また、ゲート領域３０は、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｅと接続されている。
【００５８】
Ｎ型ガードリングの第２の部分１８Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｂと接続されている。また、Ｎ型ガードリングの第２の部分１８Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
【００５９】
Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｎと接続されている。
【００６０】
Ｐ型ガードリングの第１の部分２２Ａは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｏと接続されている。
【００６１】
Ｐ型ガードリングの第２の部分２２Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｈ及び第１の配線メタル３６Ｎと接続されている。また、Ｐ型ガードリングの第２の部分２２Ｂは、複数のコンタクトメタル３２及び複数のビアを介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
【００６２】
Ｐ型基板１２上のＮ型ガードリング１８の近傍領域に設けられた内部抵抗２４Ｂを有する抵抗領域は、一端がコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｍと接続され、かつ他端が複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｐと接続されている。また、内部抵抗２４Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
【００６３】
ここで、第１配線メタル層に設けられた第１の配線メタル３６Ｏと第２配線メタル層に設けられた第２の配線メタル３８Ｅとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｏと第２の配線メタル３８Ｅとの間に図１０に示す寄生容量４５Ｂが発生するようにＰ−ＭＯＳＦＥＴ１６のゲート領域３０とＰ型ガードリングの第１の部分２２Ａとが容量結合されている。
【００６４】
以上の構成を等価回路で表すと図１０に示すように、Ｐ−ＭＯＳＦＥＴ１６のソース領域２８は、電源と接続され、ドレイン領域２６は、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０、端子パッド４８、及び内部素子４９と接続され、ゲート領域は、抵抗２４Ｂを介して電源と接続されると共に、寄生容量４５Ｂの一端と接続されている。
【００６５】
Ｎ−ＭＯＳＦＥＴ２０のソース領域４２及びゲート領域４４は、グランドと接続されている。
【００６６】
寄生ダイオード４６Ｂのアノードは、寄生容量４５Ｂの他端と接続されると共に、Ｐ型ガードリング２２の内部抵抗５２を介してグランドに接続され、カソードは、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０と接続されている。
【００６７】
次に、本実施の形態の静電気放電保護回路１０の動作を図１０の等価回路を用いて説明する。
【００６８】
端子パッド４８に正のサージ電圧が印加された場合、Ｐ−ＭＯＳＦＥＴ１６の寄生ダイオード４６Ａが導通状態となり、サージ電流Ｉ４が電源方向へ流れる。
【００６９】
パッド端子４８に負のサージ電圧が印加された場合、Ｎ−ＭＯＳＦＥＴ２０の寄生ダイオード４６Ｂが導通状態となり、抵抗２４Ｂ及び寄生容量４５Ｂを介して他のサージ電流Ｉ５が流れる。サージ電流Ｉ５によってＰ−ＭＯＳＦＥＴ１６のゲートの電位が降下し、Ｐ−ＭＯＳＦＥＴ１６を導通状態にする。
【００７０】
Ｐ−ＭＯＳＦＥＴ１６が導通状態になると、更に他のサージ電流Ｉ６が、Ｐ−ＭＯＳＦＥＴ１６のソース領域２８及びドレイン領域２６を介して端子パッド４８へ流れる。
【００７１】
以上説明したように、本実施の形態に係る静電気保護回路は、Ｐ−ＭＯＳＦＥＴのゲート領域とＰ型ガードリングとを容量結合することで、負のサージ電圧が印加された場合に、Ｐ−ＭＯＳＦＥＴを導通状態にし、Ｐ−ＭＯＳＦＥＴの寄生ダイオードが、負のサージ電圧によって破壊されることを防ぐことができる。
【００７２】
なお、本実施の形態において、抵抗２４Ｂに代えて第２の実施の形態で説明したＮ型ガードリング１８の内部抵抗５０を用いてもよい。
【００７３】
また、本実施の形態において、Ｎ−ＭＯＳＦＥＴ２０に代えてダイオードを用いて、アノードをＰ型ガードリングと接続すると共に、カソードを端子パッド４８と接続してもよい。
【００７４】
さらに、本実施の形態において、Ｎ−ＭＯＳＦＥＴ２０に代えてダイオードを用いた場合、ダイオードのアノードとＰ−ＭＯＳＦＥＴ１６のゲート領域３０とを容量結合してもよい。
【符号の説明】
【００７５】
１０  静電気放電保護回路
１２  Ｐ型基板
１４  Ｎウェル
１６  Ｐチャンネル型電界効果トランジスタ
１８  Ｎ型ガードリング
２０  Ｎチャンネル型電界効果トランジスタ
２２  Ｐ型ガードリング
２４  内部抵抗
２６  ドレイン領域
２８  ソース領域
３０  ゲート領域
３２  コンタクトメタル
３４  ビア
３６  第１の配線メタル
３８  第２の配線メタル
４０  ドレイン領域
４２  ソース領域
４４  ゲート領域
４５  寄生容量
４６  寄生ダイオード
４８  端子パッド
４９  内部素子
５０  Ｎ型ガードリングの内部抵抗
５２  Ｐ型ガードリングの内部抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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