(57)【要約】【課題】微細加工が求められる半導体装置であるＢｉＣＭＯＳの製造方法に関し、特に半導体基板上に形成されるエピタキシャル層の表面の平坦性を向上することを課題とする。【解決手段】本発明のＢｉＣＭＯＳの製造方法は、Ｐ型シリコン基板１の主面をエッチングしてくぼみ部３２を形成する第１工程と、くぼみ部３２を被覆するシリコン酸化膜２２をマスクにして当該Ｐ型シリコン基板１にＮ＋型埋め込み層２を形成する第２工程と、Ｎ＋型埋め込み層２を含むＰ型シリコン基板１の主面を熱酸化して、Ｐ型シリコン基板１上にシリコン酸化膜２２を含むシリコン熱酸化膜２５を形成する第３工程と、シリコン熱酸化膜２５を除去した後、Ｎ＋型埋め込み層２を含むＰ型シリコン基板１の主面上にＮ型エピタキシャル層を形成する第４工程と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
Ｐ型シリコン基板の主面をエッチングしてくぼみ部を形成する第１工程と、
前記くぼみ部を被覆するシリコン酸化膜をマスクにして当該Ｐ型シリコン基板にＮ型埋め込み層を形成する第２工程と、
前記Ｎ型埋め込み層を含む前記Ｐ型シリコン基板の主面を熱酸化して、前記Ｐ型シリコン基板上に前記シリコン酸化膜を含むシリコン熱酸化膜を形成する第３工程と、
前記シリコン熱酸化膜を除去した後、前記Ｎ型埋め込み層を含む前記Ｐ型シリコン基板の主面上にＮ型エピタキシャル層を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程では、前記シリコン酸化膜を、前記くぼみ部内から当該くぼみ部を除く領域まで延在して形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の工程では、前記シリコン酸化膜を、前記くぼみ部を除く領域から当該くぼみ部内にまたがる開口部を有して形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１工程では、前記くぼみ部の深さを、前記シリコン酸化膜に被覆される領域と前記シリコン酸化膜に被覆されない領域において前記熱酸化により酸化されるＰ型シリコン基板の厚さの差に制御することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記Ｎ型エピタキシャル層を形成する前に、前記Ｐ型シリコン基板の主面にＰ型埋め込み層を形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢｉＣＭＯＳからなる半導体装置の製造方法に関し、特に半導体基板上に形成されるエピタキシャル層の表面の平坦化を図る製造方法に係るものである。
【背景技術】
【０００２】
バイポーラ素子の高速性とＣＭＯＳの高集積性、低消費電力性を活かすため、１つのシリコン基板上にバイポーラ回路とＣＭＯＳ回路を共存させたＢｉＣＭＯＳ集積回路が広く採用されている。デジタル論理処理はＣＭＯＳ回路で行い、処理結果をバイポーラ回路で処理するアナログデジタル処理を行う等の場合、有効なＬＳＩである。係るＬＳＩも原価低減ならびに性能向上の観点から、微細パターンからなる回路素子を形成する必要があり微細加工レベルも極限の追及が為されている。
【０００３】
フォトリソグラフィ工程での加工も、例えばエキシマレーザーを使用するステッパーが採用され解像度を確保している。この場合、焦点深度が浅くなるため、段差形状の大きな部分でのパターン形成が困難となり、いわゆるＣＭＰプロセスを採用し、化学的、機械的にシリコン基板上の凹凸のあるパターンが形成された面を削り、その主面の平坦化を図って対処している。
【０００４】
このような平坦化技術については、種々の技術文献等が公開されているが、以下の非特許文献１等にも記載されている。
【非特許文献１】「はじめての半導体プロセス」  前田和夫  著  ／工業調査会・２０００年１２月１０日初版第１刷発行
【発明の開示】
【発明が解決しようとする課題】
【０００５】
種々の工程を経たシリコン基板の主面の平坦性を悪くする原因は、各種パターンをシリコン基板上に形成する場合の酸化膜段差、窒化膜段差、ポリシリコン段差、メタル段差等
である。これらの段差のパターン形成に対する影響は、加工パターンの微細化が進めば進むほど問題となり、従来はそれほど問題とされず、パターン形成のため、特に気にしていなかったような部分の段差も新たな問題として浮上している。本発明で解決すべき課題としている段差は、まさにそのような段差である、エピタキシャル成長後のエピタキシャル層の表面の段差である。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、Ｐ型シリコン基板の主面をエッチングしてくぼみ部を形成する第１工程と、くぼみ部を被覆するシリコン酸化膜をマスクにして当該Ｐ型シリコン基板にＮ型埋め込み層を形成する第２工程と、Ｎ型型埋め込み層を含むＰ型シリコン基板の主面を熱酸化して、Ｐ型シリコン基板上にシリコン酸化膜を含むシリコン熱酸化膜を形成する第３工程と、シリコン熱酸化膜を除去した後、Ｎ型埋め込み層を含むＰ型シリコン基板の主面上にＮ型エピタキシャル層を形成する第４工程と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明の半導体装置の製造方法によれば、シリコン基板上にシリコンのエピタキシャル成長をした場合、エピタキシャル層の表面の平坦性が確保できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態に係る半導体装置の製造方法について図面に基づいて説明する。本発明は、ＢｉＣＭＯＳの製造方法に係るものであるが、発明の要旨はエピタキシャル層表面の平坦性改善に係るものなので図面もその部分を中心に記載して説明を進める。
【０００９】
発明の詳細な説明について記述する前に、比較例として、図１の模式図でＢｉＣＭＯＳについて、その構成要素である、バイポーラトランジスタ１４と、ＰＭＯＳ１５及びＮＭＯＳ１６から成るＣＭＯＳ１７の構成について簡単に説明する。
【００１０】
Ｐ型シリコン基板１の主面にアンチモン（Ｓｂ）等からなる不純物濃度の高いＮ＋型埋め込み層２が形成され、その上部にデバイス素子の特性に応じた、リン（Ｐ）等からなる不純物濃度を有するＮ型エピタキシャル層３が堆積される。その後、各素子を分離するためボロン（Ｂ）等からなる比較的高濃度のＰ＋型分離層４が形成され、各素子形成領域にはバイポーラトランジスタ１４及びＣＭＯＳ１７が形成される。
【００１１】
バイポーラトランジスタ１４は、Ｐ型ベース層５と、Ｎ＋型エミッタ層６と、Ｎ＋型コレクタ層７とを備え、それぞれは、絶縁膜１３のコンタクトホールを介してエミッタ電極６ａと、ベース電極５ａと、コレクタ電極７ａとに接続されている。
【００１２】
ＣＭＯＳ１７はＰＭＯＳ１５とＮＭＯＳ１６とから構成される。ＰＭＯＳ１５は、Ｐ＋型ソース層８と、Ｐ＋型ドレイン層９と、ゲート絶縁膜４１を介したゲートポリシリコン電極２０とを備え、それぞれは、絶縁膜１３のコンタクトホールを介してソース電極８ａと、ドレイン電極９ａと、ゲート電極２０ａとに接続されている。ＮＭＯＳ１６はＰ型ウエル層１０内に形成され、Ｎ＋型ソース層１１と、Ｎ＋型ドレイン層１２と、ゲート絶縁膜４２を介したゲートポリシリコン電極２１とを備え、それぞれは、絶縁膜１３のコンタクトホールを介してソース電極１１ａと、ドレイン電極１２ａと、ゲート電極２１ａとに接続されている。このような構成を含め、シリコン基板１の主面上には種々のパターンが立体的に形成されている。
【００１３】
図１においては、Ｐ＋型分離層４及び各デバイス素子（バイポーラトランジスタ１４、ＣＭＯＳ１７）の絶縁膜１３と接している面は平坦に記載しているが、後述するようにＮ＋型埋め込み層２の上に成長したＮ型エピタキシャル層３の絶縁膜１３と接している表面は、同じく絶縁膜１３に接している他の表面より低く窪んでいる。また、バイポーラトランジスタ１４のベース電極５ａ等やＣＭＯＳ１７のソース電極８ａ等も、図１では平坦に記載しているが実際は凹凸を持って構成される。更にこの上部に層間絶縁膜を挟んで多層からなる電極配線層等が形成されるので、その表面の凹凸は更に激しくなり微細加工の障害となっている。この障害を取り除くためにＣＭＰプロセスが採用されているが、各製造工程で形成される凹凸をできるだけ小さくすることによりＣＭＰプロセスを不用にしたり、その負担を軽減することができる。
【００１４】
本発明が対象にするのは、上述の各凹凸の内、Ｎ型エピタキシャル層３の表面の凹凸であり、その凹凸を軽減することを課題とする。このＮ型エピタキシャル層３の表面に形成される凹凸は、高温の酸化性雰囲気の電気炉中に保持されたＰ型シリコン基板１の表面に形成されるシリコン熱酸化膜の成長速度が酸化初期と酸化膜厚が厚くなった場合で異なることに起因している。即ち、酸化初期においては、酸化反応が酸化速度を律速することから、酸化膜厚は酸化時間に比例するのに対して、酸化膜厚が厚くなると酸化膜中を酸素等が拡散する速度が酸化速度を律速し、酸化膜厚は酸化時間の２分の１乗に支配されるからである。
【００１５】
シリコン基板を熱酸化して形成されるシリコン熱酸化膜は、シリコン基板と酸素が反応した反応生成物である。したがって、シリコン基板の一部がその熱酸化膜に変わるので、その分だけシリコン基板の量が減少する。一般的には、シリコンが酸化性雰囲気で熱酸化されるとシリコン「０．４４」がシリコン熱酸化膜「１」に変化する。例えば、シリコン熱酸化膜５００ｎｍを形成するために消費されるシリコン膜厚は２２０ｎｍになる。
【００１６】
図２に基づいて、比較例のプロセスにおけるＮ型エピタキシャル層３形成までの工程の問題点について説明する。先ず図２（ａ）に示すように、Ｐ型シリコン基板１上全面にシリコン酸化膜２２を６７０ｎｍ形成し、所定のフォトエッチング工程を経て、Ｎ＋型埋め込み層２を形成する領域上のシリコン酸化膜２２に開口部２３を形成する。次に、Ｓｂ等を含む塗布ガラス膜（ＳＯＧ２４）１１０ｎｍをＰ型シリコン基板１の主面に形成し、高温の電気炉に挿入して、所定の熱処理を行うことによりＰ型シリコン基板１内にＳｂが拡
散されたＮ＋型埋め込み層２を形成する。Ｎ＋型埋め込み層２を形成してから、図２（ｂ）に示すように、酸化性雰囲気の高温の電気炉の中で熱処理を施してＰ型シリコン基板１の主面を熱酸化し、Ｐ型シリコン基板１上にシリコン熱酸化膜２５を形成する。ここで、シリコン酸化膜２５には、Ｐ型シリコン基板１を熱酸化して形成されるシリコン熱酸化膜（図示せず）に加え、上述のシリコン酸化膜２２及びＳＯＧ２４が含まれる。
【００１７】
なお、熱酸化の際、Ｎ＋型埋め込み層２の表面にはＳＯＧ２４があるだけなのに対して、その他の部分は厚いシリコン酸化膜２２によっても被覆されている。このため、シリコン酸化膜２２に被覆されていない領域（シリコン酸化膜２２の開口部２３）におけるＰ型シリコン基板１（Ｎ＋型埋め込み層２）の表面は、シリコン酸化膜２２に被覆された領域よりも酸化されやすく、その分、Ｎ＋型埋め込み層２の表面にはより厚いシリコン熱酸化膜（シリコン熱酸化膜２５の一部を構成する膜）が新たに形成されている。
【００１８】
図２（ｂ）に示される比較例において、開口部２３のＮ＋型埋め込み層の表面に形成されたシリコン熱酸化膜２５の厚さは約４５０ｎｍであった。ＳＯＧ２４の厚み１１０ｎｍが熱酸化前後で同じとすると、この場合、Ｎ＋型埋め込み層２が形成されている部分のシリコンは約１５０ｎｍ消費されることになるのでＮ＋型埋め込み層２の表面は初期Ｐ型シリコン基板主面２６から約１５０ｎｍ低下することになる。シリコン酸化膜２２で被覆されていた領域のシリコン表面も、新たなシリコン熱酸化膜が形成されシリコンが消費されるので、初期Ｐ型シリコン基板主面２６より低下するが、その値は約３０ｎｍであった。
【００１９】
次に、図２（ｃ）に示すように、シリコン熱酸化膜２５を除去することにより、１２０ｎｍ（＝１５０ｎｍ−３０ｎｍ）の段差からなる段差部２９に囲まれた領域を中心にＮ＋型埋め込み層２が形成されたＰ型シリコン基板１が得られる。次に、所定のフォトリソグラフィ工程を経ることにより不図示のフォトレジストによる開口部を形成してフォトレジストをマスクにして、開口部内にボロンイオン（Ｂ＋）等をイオン注入してＰ型シリコン基板１内にボロン層からなるＰ＋型埋め込み層２８を形成する。次に、フォトレジストを除去することにより、段差部２９に囲まれた領域を中心にＮ＋型埋め込み層２が形成され、その近傍の一部の領域にＰ＋型埋め込み層２８が形成された主面を有するＰ型シリコン基板１が得られる。
【００２０】
最後にその主面上にＮ型エピタキシャル層３を所定のエピタキシャル工程を経ることにより形成する。Ｎ型エピタキシャル層３の表面には、Ｎ＋型埋め込み層２に形成された段差部２９の段差に応じた段差部３１が現れる。この段差部３１はＮ型エピタキシャル層３形成後の工程におけるフォトリソグラフィ工程のマスク合わせの基準マークとして使用されるが、その段差が大きすぎると段差部３１内のくぼみ部４０内に、その後の微細加工が必要な工程において微細パターン形成する場合の障害となる。
【００２１】
何故なら、本発明の実施の形態においては、２５０ｎｍルールの微細加工を行うため、ステッパーの光源はエキシマレーザーを使用しており、焦点深度（ＤＯＦ）は６００ｎｍと浅い。各工程の装置バラツキ、エッチングバラツキ等の量産バラツキを考慮した場合、段差バラツキが２００ｎｍ以上になると的確なパターニングの障害となる。このような中でＮ型エピタキシャル層３だけで１２０ｎｍの段差部３１のくぼみ部４０を有することになり、Ｎ＋型領域の面積が広いだけに微細加工の障害となる。したがって、係るＮ＋型埋め込み層２とその他の部分の間の段差部２９の発生を防止することが重要になる。
【００２２】
（第１の実施形態）
それでは本発明における第１の実施形態について、以下に図３（ａ）〜図３（ｃ）及びに図４（ａ）〜図４（ｃ）に基づいて説明する。先ず、図３（ａ）に示すように、Ｐ型シリコン基板１の主面のＮ＋型埋め込み層２を形成する部分以外の部分を、所定のフォトエッチング工程を経ることによりエッチングしてＰ型シリコン基板１の主面にくぼみ部３２を複数形成する。この場合、くぼみ部３２の段差部３３の段差は、比較例として図２（ｃ）等で示したＮ＋型埋め込み層２内に生じる段差部２９の段差である１２０ｎｍと同じ段差とする。
【００２３】
これにより、比較例の図２（ｃ）で示されるような、Ｎ＋型埋め込み層２の表面とそれを取り囲むその他の部分のＰ型シリコン基板１の主面との１２０ｎｍからなる段差は解消する。即ち、Ｎ型エピタキシャル層３を形成する前のＰ型シリコン基板１の主面のＮ＋型埋め込み層２の存在する領域とその他の領域とを、段差のない平坦な面（各領域の上面の位置が同一面上にそろった状態）にすることができる。その結果、その上に成長したＮ型エピタキシャル層３の表面も平坦にすることができ、焦点深度の浅いステッパーによるパターン形成の障害の１つを解消できるからである。
【００２４】
但し、この場合、Ｎ型エピタキシャル層３成長前のＰ型シリコン基板１の主面が完全に平坦になると、次工程でのマスク合わせができなくなるので、マスク合わせ用の基準パターンを形成する必要がある。第１の実施形態においては、以下の方法によりマスク合わせ用基準パターンとしてシリコン突起部Ｔ１を形成する。図３（ｃ）や図４（ａ）に示すシリコン突起部Ｔ１は、以下の手順により形成される。
【００２５】
先ず、前述した図３（ａ）に示すように、Ｐ型シリコン基板１の主面のＮ＋型埋め込み層２を形成する領域をフォトレジスト３４で被覆して、Ｎ＋型埋め込み層２を形成する領域以外の領域のＰ型シリコン基板１をエッチングし複数のくぼみ部３２を形成する。なお、エッチングマスク材料として密着度の良いシリコン酸化膜をフォトレジスト３４の代わりに使用することもできる。
【００２６】
次に、フォトレジスト３４を除去した後、くぼみ部３２が形成された部分を含むＰ型シリコン基板１の主面上の全面にシリコン酸化膜２２を形成する。その後、図３（ｂ）に示すように、くぼみ部３２の段差部３３から、ステッパーの解像度、あわせ精度を考慮して、図４（ａ）の突起部Ｔ１をマスク合わせの基準マークとなり得る幅で形成できる程度に離れた位置の、くぼみ部３２が形成されていないＰ型シリコン基板１の主面上のシリコン酸化膜２２に開口部２３を設ける。即ち、開口部２３は、くぼみ部３２外の領域に形成され、シリコン酸化膜２２は、くぼみ部３２内の領域からくぼみ部３２外の領域まで延在した状態でＰ型シリコン基板１上に残される。
【００２７】
次に、開口部２３を含むＰ型シリコン基板１の主面上にＳＯＧ２４を塗布して、該開口部２３から、比較例で示したと同様の所定の工程を経て、Ｐ型シリコン基板１内にＳｂ入りのＳＯＧ２４を拡散源としてＳｂを拡散し、Ｎ＋型埋め込み層２を形成する。その後、シリコン酸化膜２２及びＳＯＧ２４を残した状態でＰ型シリコン基板１を熱酸化し、図３（ｃ）に示すようにシリコン熱酸化膜２５を形成する。初期Ｐ型シリコン基板主面２６を基準にして、図３（ｂ）に示すように、シリコン熱酸化膜２５を形成する前のＮ＋型埋め込み層２８の表面の縦方向の位置を０とした場合、くぼみ部３２の底面の位置は−１２０ｎｍ、くぼみ部３２外の領域とシリコン酸化膜２２の重畳した部分の位置は０となる。
【００２８】
シリコン熱酸化膜２５形成後は、Ｎ＋埋め込み層２の表面の位置は比較例で説明したように−１５０ｎｍ、くぼみ部３２の底面の位置は−１５０ｎｍ（＝−１２０ｎｍ−３０ｎｍ）、重畳部分の位置は−３０ｎｍとなる。
【００２９】
その後、比較例で示したようにシリコン熱酸化膜２５を除去し、所定のフォトリソグラフィ工程を経ることにより開口部を有するフォトレジストを形成する。その後当該フォトレジストをマスクにして、所定の位置にボロンをイオン注入することにより図４（ａ）に示すようなＰ＋型埋め込み層２８を形成する。なお、シリコン熱酸化膜２５等に所定のフォトリソ工程を経て、開口を形成しボロンをイオン注入しても良い。そして、フォトレジストを除去することにより図４（ａ）に示すような、全体としてその主面が平坦化され、その中にマスク合わせ用の基準マークとしてのシリコン突起部Ｔ１が形成されたＰ型シリコン基板１が得られる。Ｐ型シリコン基板１の主面は、必ずしも完全に平坦になることは必要とせず、露光時のパターン形成の障害とならない範囲であれば、多少段差が残っていても良い。シリコン突起部Ｔ１の高さは−３０ｎｍと−１５０ｎｍの差である１２０ｎｍとなる。
【００３０】
次に、図４（ｂ）に示すように、Ｐ型シリコン基板１の主面上にＮ型エピタキシャル層３を所定の工程を経て形成する。Ｐ型シリコン基板１上のシリコン突起部Ｔ１に相当する位置のＮ型エピタキシャル層３の表面には、シリコン突起部Ｔ２が形成される。次に、Ｎ型エピタキシャル層３の表面にシリコン酸化膜３５を形成するがシリコン酸化膜３５表面にもシリコン突起部Ｔ２に相当する位置にシリコン酸化膜突起部Ｔ３が形成される。その後、所定のフォトエッチング工程を経て、Ｐ型埋め込み層２８の位置に相当する部分のシリコン酸化膜３５に開口を形成し、ボロンをイオン注入してＰ＋型表面層３６を形成する。このフォトリソグラフィ工程においてシリコン突起部Ｔ２がマスク合わせの基準マークとなる。なお、Ｐ＋型表面層３６を形成する際には、Ｎ型エピタキシャル層３の表面にシリコン酸化膜３５を形成することなくフォトレジストを形成し、それをマスクにしてボロンをイオン注入しても良い。
【００３１】
次に、図４（ｃ）示すように、Ｐ型表面層３６及びＰ＋型埋め込み層２８を拡散源として、Ｎ型エピタキシャル層３の表面側とＰ型シリコン基板１側との両側からボロンの上下拡散を行いＰ＋型分離層４を形成する。Ｐ＋型分離層４を含むＮ型エピタキシャル層３の表面は、熱酸化法等で形成されたシリコン酸化膜３７で被覆される。その後、素子形成領域に各回路素子を形成し、その上部に多層にわたる電極配線層を形成することにより半導体装置は完成する。
【００３２】
（第２の実施形態）
次に本発明の第２の実施形態について図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）に基づいて説明する。本実施形態においては第１の実施形態の場合と違いＰ型シリコン基板１に形成されたシリコン溝部Ｍ１をマスク合わせ用基準マークとするものであり、係るシリコン溝部Ｍ１は以下の手順により形成される。
【００３３】
先ず、図５（ａ）に示すように、所定の工程を経て、Ｐ型シリコン基板１内にＮ＋型埋め込み層２を形成するまでは図３（ｂ）の第１の実施形態の場合と同じだが、Ｎ＋型埋め込み層２を形成する際に、くぼみ部３２と、Ｎ＋型埋め込み層２を形成するためのマスク用のシリコン酸化膜２２の開口部２３との位置関係（重畳関係）が異なる。具体的には、マスク用のシリコン酸化膜２２を、くぼみ部３２の端部（周縁部）を除く、くぼみ部３２内の領域全面にのみ形成している点、言い換えると、マスク用のシリコン酸化膜２２を、くぼみ部３２外の領域全面を含み、さらにくぼみ部３２外の領域から当該くぼみ部３２内の領域にまたがる開口部２３を有して形成している点が異なる。この場合も、くぼみ部３２の端部のシリコン酸化膜２２の形成されていない部分の幅は、マスク合わせ精度、解像度を考慮して、図６（ａ）のシリコン溝部Ｍ１をマスク合わせ用基準マークとして機能する程度の幅で形成できる幅であれば良い。
【００３４】
次に、図５（ｂ）に示すように、Ｐ型シリコン基板１の主面を熱酸化して、Ｐ型シリコン基板１上にシリコン熱酸化膜２５を形成する。この場合も、シリコン熱酸化膜２５の形成前は、初期Ｐ型シリコン基板主面２６を基準にして、Ｎ＋型埋め込み層２の表面の位置を０とした場合、くぼみ部３２の底面の位置は−１２０ｎｍ、くぼみ部３２内のＮ＋型埋め込み層２の表面の位置は−１２０ｎｍと成る。シリコン熱酸化膜２５形成後は、Ｎ＋型埋め込み層２の表面は−１５０ｎｍ、くぼみ部３２の底面の位置は−１５０ｎｍ（＝−１２０ｎｍ−３０ｎｍ）、くぼみ部３２内のＮ＋型埋め込み層２の表面の位置は−２７０ｎｍ（＝−１２０ｎｍ−１５０ｎｍ）となる。
【００３５】
その後、図３（ｃ）と同様にして、シリコン熱酸化膜２５を除去して、フォトレジジストをマスクにしてＰ＋型埋め込み層２８を形成し、フォトレジストを全面除去することにより、図６（ａ）に示すように、全体として平坦な表面からなり、その中にシリコン溝部Ｍ１を有するＰ型シリコン基板１を得ることができる。シリコン溝部Ｍ１の深さは−２７０ｎｍと−１５０ｎｍの差である１２０ｎｍに成る。
【００３６】
次に、図６（ｂ）に示すように、第１の実施形態で示す図４（ｂ）、図４（ｃ）と同様、Ｎ型エピタキシャル層３を形成してから、シリコン酸化膜３５を形成する。Ｎ型エピタキシャル層３には、シリコン溝部Ｍ１に相当する位置にシリコン溝部Ｍ２が形成され、シリコン酸化膜３５には同様にシリコン酸化膜溝部Ｍ３が形成される。
【００３７】
次に、シリコン酸化膜３５のＰ型埋め込み層２８に相当する位置に、フォトリソエッチング工程を経ることにより開口を形成し、第１の実施形態と同様の方法によりＰ＋型表面層３６を形成しボロンの上下拡散処理を行うことにより、図４（ｃ）と同様Ｐ＋型分離層４を形成する。このフォトリソグラフィ工程においてはシリコン溝部Ｍ２がマスク合わせ用基準マークとなる。その後、第１の実施形態と同様の工程を経ることにより半導体装置は完成する。
【００３８】
（第３の実施形態）
本発明の第３の実施形態について図７（ａ）〜図７（ｃ）、図８（ａ）、図８（ｂ）に基づいて説明する。第１の実施形態、第２の実施形態との違いは、図７（ａ）に示すように、Ｎ＋型埋め込み層２を形成する場合のマスクとなるシリコン酸化膜２２が、くぼみ部３２内の領域全面を被覆し、くぼみ部３２外の領域には形成されていないことである。この状態でシリコン熱酸化膜２５を形成した場合、図７（ｂ）に示すように、くぼみ部３２の表面とＮ＋型埋め込み層２が形成された表面とが平坦（各領域の上面の位置が同一面上にそろった状態）になるのは第１の実施形態、第２の実施形態と変わらないが、第１の実施形態、第２の実施形態と異なり、シリコン突起部Ｔ１もシリコン溝部Ｍ１も形成されず、完全に平坦な表面を得ることができる点である。
【００３９】
シリコン熱酸化膜２５を除去すると図７（ｃ）に示すように、表面が完全に平坦なＰ型シリコン基板１を得ることができる。当然に、その上に形成されたＮ型エピタキシャル層３の表面も平坦になる。しかしながら、この場合、マスク合わせ用基準マークは別途形成しなければならない。
【００４０】
実際には、Ｎ＋埋め込み層２の形成時にマスクずれが起こることから、マスク用のシリコン酸化膜２２のパターンは、シリコン酸化膜２２がくぼみ部３２の端部を被覆しない部分と、くぼみ部３２外の領域の一部を被覆する部分とを混在する状態になる。
【００４１】
図８（ａ）は左側に少しマスクずれを起こした状態を示している。最終的に図８（ｂ）に示すようにシリコン突起部Ｔ１とシリコンくぼみ部Ｍ１が形成されることになり、第１の実施形態と第２の実施形態のマスク合わせ用基準マークが混合して形成された状態になる。第１、第２の実施形態に於いてもマスクずれが起こるので、第３の実施形態でのシリコン突起部Ｔ１、シリコン溝部Ｍ１の幅はマスクずれ分のみなので、第１、第２の実施形態の場合に比して小さく出来るのが利点である。
【００４２】
以上、本発明により、Ｎ型エピタキシャル層３上にＰ＋型表面層３６を形成する場合の合わせマーク用基準マークとなるシリコン突起部Ｔ２またはシリコン溝部Ｍ２を形成し、且つ、以後の工程の微細加工の障害となる、従来の工程が抱えていたＮ＋型埋め込み層２領域上とそれ以外の領域上の間の段差部３１を排除し、平坦な表面（各領域の上面の位置が同一面上にそろった状態）を有するＮ型エピタキシャル層３を形成することができる。
【００４３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４４】
上記の実施形態では、Ｎ型エピタキシャル層３を形成する前のＰ型シリコン基板１の主面のＮ＋型埋め込み層２の存在する領域とその他の領域とを、各領域の上面の位置が同一面上にそろった状態（段差のない平坦な面）にする例を示したが、本発明はこれに限られない。例えば、露光時のパターン形成の障害とならない範囲で、各領域の上面の位置が上下にずれた状態であってもよい。
【００４５】
上記の実施形態では、くぼみ部３２の段差部３３を垂直形状に加工した例を示したが、本発明はこれに限られない。例えば、エッチングの際に、ウエットエッチングを採用することにより、くぼみ部３２の段差部３３に上部から下部に向かって順テーパーを形成してもよい。この場合には、後続工程での各種成膜時に良好な段差被覆性が得られる。
【００４６】
なお、上記した実施形態のＰ型をＮ型に、Ｎ型をＰ型に変更した場合も、技術的思想が同一である限り、本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４７】
【図１】比較例の実施形態における半導体装置の製造方法の概略を示す断面図である。
【図２】比較例の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４８】
１  Ｐ型シリコン基板    ２  Ｎ＋型埋め込み層    ３  Ｎ型エピタキシャル層
４  Ｐ＋型分離層    ５  Ｐ型ベース層    ６  Ｎ＋型エミッタ層
７  Ｎ＋型コレクタ層    ８  Ｐ＋型ソース層    ９  Ｐ＋型ドレイン層
１０  Ｐ型ウエル層    １１  Ｎ＋型ソース層    １２  Ｎ＋型ドレイン層
１３  絶縁膜    １４  バイポーラトランジスタ    １５  ＰＭＯＳ    １６  ＮＭＯＳ
１７  ＣＭＯＳ    ５ａ  ベース電極    ６ａ  エミッタ電極    ７ａ  コレクタ電極
８ａ  ソース電極    ９ａ  ドレイン電極    １１ａ  ソース電極
１２ａ  ドレイン電極    ２０  ゲートポリシリコン電極    ２０ａ  ゲート電極
２１  ゲートポリシリコン電極    ２１ａ  ゲート電極    ２２  シリコン酸化膜
２３  開口部    ２４  ＳＯＧ    ２５  シリコン酸化膜
２６  初期Ｐ型シリコン基板主面    ２７  開口部    ２８  Ｐ＋型埋め込み層
２９、３１  段差部    ３２  くぼみ部    ３３  段差部    ３４  フォトレジスト
３５  シリコン酸化膜    ３６  Ｐ型表面層    ３７  シリコン酸化膜    
４０  くぼみ部    ４１、４２  ゲート絶縁膜    Ｔ１、Ｔ２  シリコン突起部
Ｔ３  シリコン酸化膜突起部    Ｍ１、Ｍ２  シリコン溝部
Ｍ３  シリコン酸化膜溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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