(57)【要約】【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。【解決手段】パルス発生装置１００を、ＣＬＫ信号の入力に応じて起動開始信号Ｄ０と、Ｄ０を反転したＸＤ０とを出力する起動開始信号生成回路２０と、起動開始信号の入力に応じてパルス信号を発生する、各々の信号出力部が独立した第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎと、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎのうちパルス信号を出力する予定の一部の回路の信号出力部を順次選択して、該選択した信号出力部を共通の信号出力線に接続し、残りのパルス発生回路の信号出力部を共通の信号出力線から電気的に切断する選択回路２２とを含む構成とした。【選択図】図１
2010147528.tif 000002
【特許請求の範囲】
【請求項１】
基準信号に基づきパルス信号を発生するＮ個（Ｎは２以上の整数）のパルス発生回路と
、
前記Ｎ個のパルス発生回路の前記パルス信号の発生タイミングに基づき、前記Ｎ個のパ
ルス発生回路のうちＭ（Ｍは１≦Ｍ＜Ｎの整数）個のパルス発生回路の信号出力部を順次
、前記Ｎ個のパルス発生回路に共通の信号出力線に電気的に接続すると共に、前記Ｎ個の
パルス発生回路のうち残り（Ｎ−Ｍ）個のパルス発生回路の信号出力部を前記共通の信号
出力線から電気的に切断する出力切替手段と、を備えることを特徴とするパルス発生装置
。
【請求項２】
前記出力切替手段は、前記各パルス発生回路の前記パルス信号の発生タイミングに基づ
き、前記Ｎ個のパルス発生回路に対する前記信号出力部の切替タイミングを決定する切替
タイミング信号を生成する切替タイミング信号生成部と、前記切替タイミング信号で決定
される切替タイミングで前記Ｍ個のパルス発生回路の信号出力部を順次、前記共通の信号
出力線に電気的に接続すると共に、前記残り（Ｎ−Ｍ）個のパルス発生回路の信号出力部
を前記共通の信号出力線から電気的に切断する出力切替部とを有することを特徴とする請
求項１に記載のパルス発生装置。
【請求項３】
前記切替タイミング信号生成部は、前記基準信号に基づき前記切替タイミング信号を生
成することを特徴とする請求項２に記載のパルス発生装置。
【請求項４】
前記基準信号を遅延させる信号遅延手段を備え、
前記各パルス発生回路は、前記信号遅延手段で遅延された基準信号に基づきパルス信号
を発生し、
前記切替タイミング信号生成部は、前記基準信号に基づき前記切替タイミング信号を生
成することを特徴とする請求項２に記載のパルス発生装置。
【請求項５】
前記Ｎ個のパルス発生回路は、前記基準信号の立ち上がりのタイミングに基づきパルス
信号を発生する第１のパルス発生回路、及び前記基準信号の立ち下がりのタイミングに基
づきパルス信号を発生する第２のパルス発生回路を組として、その複数組から構成される
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のパルス発生装置。
【請求項６】
前記Ｎは３以上の整数であると共に、前記Ｍは２以上の整数であり、
前記出力切替手段は、前記Ｎ個のパルス発生回路のうち、前記パルス信号の発生順番が
連続するＭ個のパルス発生回路の前記信号出力部を順次、前記パルス信号の発生前に前記
共通の信号出力線に電気的に接続することを特徴とする請求項１乃至請求項５のいずれか
１項に記載のパルス発生装置。
【請求項７】
前記Ｎ個のパルス発生回路は、前記基準信号の立ち上がりのタイミングに基づきパルス
信号を発生する第１のパルス発生回路、及び前記基準信号の立ち下がりのタイミングに基
づきパルス信号を発生する第２のパルス発生回路の１組から構成され、
前記出力切替手段は、前記各パルス発生回路の前記パルス信号の発生タイミングに合わ
せて、前記第１のパルス発生回路及び前記第２のパルス発生回路のうち、前記パルス信号
を発生する方の前記信号出力部を順次、前記共通の信号出力線に電気的に接続すると共に
、前記パルス信号を発生しない方の前記信号出力部を前記共通の信号出力線から電気的に
切断することを特徴とする請求項１乃至請求項４のいずれか１項に記載のパルス発生装置
。
【請求項８】
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路を備え、
前記遅延回路を構成する前記複数の遅延素子のうち始端となる遅延素子に前記基準信号
を入力する構成とし、
前記各パルス発生回路を、前記縦続接続した複数の遅延素子における所定の接続部を流
れる遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を出
力する複数のパルス生成部を含み、前記基準信号の立ち上がり又は立ち下がりの少なくと
も一方のタイミングに基づき、前記複数のパルス生成部で順次、前記単位パルス信号を生
成すると共に生成した単位パルス信号を出力する構成としたことを特徴とする請求項１乃
至請求項７のいずれか１項に記載のパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装
置に関する。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮ等の無線端末装置が著しく普及し、利用する周波数帯もギ
ガヘルツ（ＧＨｚ）帯に及んできている。そのため、新しい周波数帯を通信に利用するこ
とが困難な状況にある。
そのような中で、パルス幅が極めて狭いインパルス状のパルス列（例えば、パルス幅が
１［ｎｓ］近辺のパルス列）を用いる通信方式が周波数資源の新しい利用方法として注目
されるようになってきた。そのようなパルス列を用いる通信方式として、例えば、ウルト
ラワイドバンド(ＵＷＢ)通信方式が知られている。ＵＷＢ通信方式については、例えば、
特許文献１に詳しい説明がある。
【０００３】
これらのパルス列を用いた通信方式では、通常の連続波を用いた信号伝送とは異なり、
断続的なエネルギーの送受信によって情報の伝送が行われる。
ＵＷＢ通信は低消費電力であり、且つ送受信機の小型化が可能であるため、携帯電話等
のモバイル機器に適している。
また、従来のパルス発生回路として、例えば、特許文献２に記載のパルス発生器がある
。
かかるパルス発生器は、遅延段の入力信号の立上がりまたは立下がりの一方でパルス信
号を発生する回路である。
【特許文献１】特表平１０−５０８７２５号公報
【特許文献２】特開２００６−２２９６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献２のパルス発生回路は、パルス信号を発生している、発生
していないに関わらず、遅延段の入力信号の立上がり時と立下がり時に電力を消費してお
り、電力の消費効率の点で改善の余地があった。
更に、上記特許文献２のパルス発生回路において、パルス信号の発生周期を高速化する
ためには入力信号の高周波化が必要になるが、入力信号が高周波化されるにつれて電力の
消費効率の悪化が増大するため、パルス信号の発生周期の高速化の面においても改善の余
地があった。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたも
のであって、良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装
置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
〔形態１〕  上記目的を達成するために、形態１のパルス発生装置は、基準信号に基づ
きパルス信号を発生するＮ個（Ｎは２以上の整数）のパルス発生回路と、
前記Ｎ個のパルス発生回路の前記パルス信号の発生タイミングに基づき、前記Ｎ個のパ
ルス発生回路のうちＭ（Ｍは１≦Ｍ＜Ｎの整数）個のパルス発生回路の信号出力部を順次
、前記Ｎ個のパルス発生回路に共通の信号出力線に電気的に接続すると共に、前記Ｎ個の
パルス発生回路のうち残り（Ｎ−Ｍ）個のパルス発生回路の信号出力部を前記共通の信号
出力線から電気的に切断する出力切替手段と、を備える。
このような構成であれば、出力切替手段によって、各パルス発生回路のパルス信号の発
生タイミングに合わせて、Ｎ個のパルス発生回路の信号出力部のうちＭ個の信号出力部を
順次、共通の信号出力線に電気的に接続し、残りの（Ｎ−Ｍ）個の信号出力部を順次、共
通の信号出力線から電気的に切断することが可能である。
【０００６】
ここで、例えば、Ｎ個のパルス発生回路の信号出力部をワイヤード・ＯＲによって共通
の信号出力線に全て接続する構成とした場合に、パルス信号を発生しているパルス発生回
路に対して、残りのパルス発生回路が全て容量負荷となり、パルス信号の振幅レベルを低
下させる。
一方、本形態の構成であれば、各パルス信号発生回路のパルス信号の発生タイミングに
合わせて、Ｎ個のパルス発生回路のそれぞれ独立した信号出力部のうちＭ個の信号出力部
を共通の信号出力線に順次接続し、残りの信号出力部を共通の信号出力線から順次切断す
ることができるので、全てをワイヤード・ＯＲで接続した場合と比較して、容量負荷によ
って低下する振幅のレベルを低減することができるという効果が得られる。
【０００７】
特に、各パルス発生回路のパルス信号の発生タイミングに合わせて、パルス信号を発生
するタイミングにある１つのパルス発生回路のみを順次接続し、パルス信号を発生するタ
イミングにない残りのパルス発生回路を順次切断することで、容量負荷による振幅レベル
の低下が発生すること自体を防ぐことができる。
更に、Ｎ個のパルス発生回路によってパルス信号を発生することができるので、基準信
号の周波数で、この周波数の周期よりも高速な周期でパルス信号を発生させることができ
る。特に、基準信号の立ち上がり及び立ち下がりの両方のタイミングでパルスを発生させ
るようにすることで、より高速な周期でパルス信号を発生させることができる。
【０００８】
例えば、基準信号の立ち上がり又は立ち下がりのいずれか一方のタイミングを契機とし
て、例えば、ｎ個（ｎは２以上の整数）のパルス発生回路でパルス信号を順次発生させる
ことで、基準信号の周波数のｎ倍の周期でパルス信号を発生することができる。更に、基
準信号の立ち上がり及び立ち下がりの双方のタイミングを契機として、ｎ個のパルス発生
回路でパルス信号を順次発生させることで、基準信号の周波数の２・ｎ倍の周期でパルス
信号を発生することができる。
ここで、上記「基準信号」は、クロック発振器から一定周期で周期的に発生されるクロ
ック信号などが該当する。
【０００９】
〔形態２〕  更に、形態２のパルス発生装置は、形態１のパルス発生装置において、前
記出力切替手段は、前記各パルス発生回路の前記パルス信号の発生タイミングに基づき、
前記Ｎ個のパルス発生回路に対する前記信号出力部の切替タイミングを決定する切替タイ
ミング信号を生成する切替タイミング信号生成部と、前記切替タイミング信号で決定され
る切替タイミングで前記Ｍ個のパルス発生回路の信号出力部を順次、前記共通の信号出力
線に電気的に接続すると共に、前記残り（Ｎ−Ｍ）個のパルス発生回路の信号出力部を前
記共通の信号出力線から電気的に切断する出力切替部とを有する。
このような構成であれば、切替タイミング信号発生部において、切替タイミング信号が
生成されると、出力選択部において、生成された切替タイミング信号で決定されるタイミ
ングで、Ｎ個のパルス発生回路のうち一部の信号出力部が順次、共通の信号出力線に電気
的に接続され、残りの信号出力部が共通の信号出力線から電気的に切断される。
これにより、切替タイミング信号によって信号出力部の切替を容易に制御することがで
きると共に、形態１のパルス発生装置と同等の効果が得られる。
【００１０】
〔形態３〕  更に、形態３のパルス発生装置は、形態２のパルス発生装置において、前
記切替タイミング信号生成部は、前記基準信号に基づき前記切替タイミング信号を生成す
る。
このような構成であれば、パルス発生回路を駆動する信号と同じ信号を用いて切替タイ
ミング信号を生成することができるので、切替制御を行う部分の回路構成を簡素化するこ
とができるという効果が得られる。
【００１１】
〔形態４〕  更に、形態４のパルス発生装置は、形態２のパルス発生装置において、前
記基準信号を遅延させる信号遅延手段を備え、
前記各パルス発生回路は、前記信号遅延手段で遅延された基準信号に基づきパルス信号
を発生し、
前記切替タイミング信号生成部は、前記基準信号に基づき前記切替タイミング信号を生
成する。
このような構成であれば、各パルス発生回路が遅延された基準信号に基づきパルス信号
を発生し、切替タイミング信号を遅延前の基準信号に基づき生成することができるので、
各パルス発生回路がパルス信号を発生する前に、容易に各信号出力部を共通の信号出力線
に接続することができるという効果が得られる。
【００１２】
〔形態５〕  更に、形態５のパルス発生装置は、形態１乃至４のいずれか１のパルス発
生装置において、前記Ｎ個のパルス発生回路は、前記基準信号の立ち上がりのタイミング
に基づきパルス信号を発生する第１のパルス発生回路、及び前記基準信号の立ち下がりの
タイミングに基づきパルス信号を発生する第２のパルス発生回路を組として、その複数組
から構成される。
このような構成であれば、例えば、ｍ組（ｍは１以上の整数）のパルス発生回路で、Ｎ
個のパルス発生回路を構成することで、パルス信号を、簡易に基準信号の周波数の２・ｍ
倍の周波数の周期で発生することができるという効果が得られる。
【００１３】
〔形態６〕  更に、形態６のパルス発生装置は、形態１乃至５のいずれか１のパルス発
生装置において、前記Ｎは３以上の整数であると共に、前記Ｍは２以上の整数であり、
前記出力切替手段は、前記Ｎ個のパルス発生回路のうち、前記パルス信号の発生順番が
連続するＭ個のパルス発生回路の前記信号出力部を順次、前記パルス信号の発生前に前記
共通の信号出力線に電気的に接続する。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がＭ個ずつ
パルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続
される。
これにより、接続の切替周期を遅くすることができ、切替速度に余裕を持たせることが
できるという効果が得られる。
【００１４】
〔形態７〕  更に、形態７のパルス発生装置は、形態１乃至４のいずれか１のパルス発
生装置において、前記Ｎ個のパルス発生回路は、前記基準信号の立ち上がりのタイミング
に基づきパルス信号を発生する第１のパルス発生回路、及び前記基準信号の立ち下がりの
タイミングに基づきパルス信号を発生する第２のパルス発生回路の１組から構成され、
前記出力切替手段は、前記各パルス発生回路の前記パルス信号の発生タイミングに合わ
せて、前記第１のパルス発生回路及び前記第２のパルス発生回路のうち、前記パルス信号
を発生する方の前記信号出力部を順次、前記共通の信号出力線に電気的に接続すると共に
、前記パルス信号を発生しない方の前記信号出力部を前記共通の信号出力線から電気的に
切断する。
【００１５】
このような構成であれば、各パルス発生回路のパルス信号の発生タイミングに合わせて
、パルス信号を発生するタイミングにある１つのパルス発生回路の信号出力部が順次、信
号出力線に接続され、パルス信号を発生するタイミングにない１つのパルス発生回路の信
号出力部が順次、信号出力線から切断される。
これにより、第１及び第２のパルス発生回路のうち一方のパルス発生回路に対して他方
のパルス発生回路が容量負荷となるのを防ぐことができるという効果が得られる。
【００１６】
〔形態８〕  更に、形態８のパルス発生装置は、形態１乃至７のいずれか１のパルス発
生装置において、入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延
回路を備え、
前記遅延回路を構成する前記複数の遅延素子のうち始端となる遅延素子に前記基準信号
を入力する構成とし、
前記各パルス発生回路を、前記縦続接続した複数の遅延素子における所定の接続部を流
れる遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を出
力する複数のパルス生成部を含み、前記基準信号の立ち上がり又は立ち下がりの少なくと
も一方のタイミングに基づき、前記複数のパルス生成部で順次、前記単位パルス信号を生
成すると共に生成した単位パルス信号を出力する構成とした。
このような構成であれば、遅延回路に基準信号が入力されると、縦続接続された複数の
遅延素子の所定の接続部を流れる遅延信号が複数のパルス生成部に入力され、各パルス生
成部において順次、単位パルス信号が生成される。
【００１７】
複数のパルス生成部で生成された単位パルス信号は、基準信号の立ち上がり又は立ち下
がりの少なくとも一方のタイミングを契機として、順次出力される。
これにより、各パルス発生回路は、基準信号の立ち上がり又は立ち下がりの少なくとも
一方のタイミングを契機に、複数の単位パルスが連続した構成のパルス信号を発生させる
ことができる。
ここで、上記「所定の接続部」は、単位パルス信号を生成するパルス生成部の構成に応
じた数の接続部であり、パルス生成部毎に異なる複数の接続部の組み合わせなどが該当す
る。
また、上記「パルス生成部」は、遅延された基準信号を入力とし、所定の論理演算によ
ってハイレベル又はローレベルとなる出力信号（単位パルス信号）を生成する論理回路な
どから構成される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づき説明する。図１〜図５は、本発明に係るパル
ス発生装置の実施の形態を示す図である。
まず、本発明に係るパルス発生装置の構成を図１に基づき説明する。図１は、本発明に
係るパルス発生装置１００の構成を示すブロック図である。
パルス発生装置１００は、図１に示すように、外部からのＣＬＫ信号の入力に応じて起
動開始信号Ｄ０と、Ｄ０を反転したＸＤ０とを出力する起動開始信号生成回路２０と、起
動開始信号の入力に応じてパルス信号を発生する、少なくとも各々の信号出力部が独立し
た第１〜第Ｎ（Ｎは２以上の整数）のパルス発生回路２１＿１〜２１＿Ｎと、第１〜第Ｎ
のパルス発生回路２１＿１〜２１＿Ｎのうちパルス信号を出力する予定の一部の回路の信
号出力部を順次選択して、該選択した信号出力部を共通の信号出力線に接続する選択回路
２２とを含んで構成される。
【００１９】
起動開始信号生成回路２０は、バッファ回路とインバータ回路とを含み、ＣＬＫ信号を
バッファ回路に通した起動開始信号Ｄ０と、ＣＬＫ信号をインバータ回路で反転した起動
開始信号ＸＤ０とを生成し、生成したＤ０又はＸＤ０を第１〜第Ｎのパルス発生回路２１
＿１〜２１＿Ｎに出力する。
具体的に、ＣＬＫ信号の立ち上がりエッジを契機にパルス信号を発生するパルス発生回
路にＸＤ０を出力し、ＣＬＫ信号の立ち下がりエッジを契機にパルス信号を発生するパル
ス発生回路にＤ０を出力する。
第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎは、起動開始信号ＸＤ０の入力に応じ
て、ＣＬＫ信号の立ち上がりエッジを契機としてパルス信号を発生する第１〜第ｉ（ｉは
１以上の整数）のＵＥパルス発生回路２１＿１〜２１＿ｉを含んで構成される。ＵＥは、
Ｕｐ  Ｅｄｇｅの略である。
【００２０】
更に、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎは、起動開始信号Ｄ０の入力に
応じて、ＣＬＫ信号の立ち下がりエッジを契機としてパルス信号を発生する第１〜第ｊ（
ｊはｉ＝ｊの整数）のＤＥパルス発生回路２１＿（ｉ＋１）〜２１＿（ｉ＋ｊ）を含んで
構成される。ＤＥは、Ｄｏｗｎ  Ｅｄｇｅの略である。
なお、第１〜第ｉのＵＥパルス発生回路２１＿１〜２１＿ｉは、第１〜第ｉのパルス発
生回路２１＿１〜２１＿ｉに対応し、第１〜第ｊのＤＥパルス発生回路２１＿（ｉ＋１）
〜２１＿（ｉ＋ｊ）は、第（ｉ＋１）〜第Ｎのパルス発生回路２１＿（ｉ＋１）〜２１＿
Ｎに対応する。つまり、本実施の形態において、第１〜第Ｎのパルス発生回路２１＿１〜
２１＿Ｎは、「Ｎ＝ｉ＋ｊ且つｉ＝ｊ」となるように、同数のＵＥパルス発生回路及びＤ
Ｅパルス発生回路から構成される。
【００２１】
選択回路２２は、ＣＬＫ信号を基準にして生成したスイッチ切替信号ＳＷ＿Ｓｉｇ１〜
Ｎによって、内部のスイッチを切り替えて、第１〜第Ｎのパルス発生回路２１＿１〜２１
＿Ｎのうち、予め設定された順番で且つ予め設定された数の回路の信号出力部を順次選択
して共通の信号出力線に電気的に接続する。
その一方で、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜ＳＷ＿ＳｉｇＮによって、内部のスイ
ッチを切り替えて、共通の信号出力線に電気的に接続されている信号出力部を共通の信号
出力線から順次電気的に切断する。
ここで、本実施の形態において、予め設定された順番とは、予め決定している第１〜第
Ｎのパルス発生回路２１＿１〜２１＿Ｎのパルス信号を発生する順番であり、予め設定さ
れた数とは、当該数をＸとすると「１≦Ｘ＜Ｎ」の整数である。
【００２２】
次に、図２に基づき、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎの回路構成を説
明する。
以下、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎに対して共通の説明を行うとき
は、単にパルス発生回路２１と称することとする。
ここで、図２は、パルス発生回路２１の回路構成例を示す図である。
パルス発生回路２１は、図２に示すように、入力信号を所定時間だけ遅延させると共に
反転して出力するインバータ回路２１０＿１〜２１０＿３と、Ｐチャンネル型のＭＯＳト
ランジスタであるトランジスタ２１１及び２１２と、Ｎチャンネル型のＭＯＳトランジス
タであるトランジスタ２１３及び２１４とを含んで構成される。
インバータ回路２１０＿１〜２１０＿３は、インバータ回路２１０＿１を始端とし、イ
ンバータ回路２１０＿３を終端として、これらの入力端子及び出力端子が電気的に縦続接
続されている。
【００２３】
この構成により、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら
各回路を伝わり、インバータ回路が奇数個であることから、終端からは３つのインバータ
回路で遅延され且つ入力信号を反転した信号が出力される。
つまり、例えば、ハイレベルの信号を正論理、ローレベルの信号を否定論理で見た場合
に、インバータ回路２１０＿１の入力端子に入力された信号が正論理の場合は、インバー
タ回路２１０＿３の出力端子から否定論理が、入力された信号が否定論理の場合は、イン
バータ回路２１０＿３の出力端子から正論理が出力される。
なお、インバータ回路を偶数個とした場合は、始端に入力された信号と同じ論理の信号
が終端から出力されることになる。
更に、トランジスタ２１１のソース端子は電圧Ｖ２の電源ノードに電気的に接続され、
ドレイン端子はトランジスタ２１２のソース端子に電気的に接続されている。
【００２４】
更に、トランジスタ２１２のドレイン端子は、トランジスタ２１３のドレイン端子と電
気的に接続され、トランジスタ２１３のソース端子は、トランジスタ２１４のドレイン端
子に電気的に接続されている。
更に、トランジスタ２１４のソース端子は、電圧Ｖ１（Ｖ１＜Ｖ２）の電源ノードに電
気的に接続されている。
更に、インバータ回路２１０＿１の出力端子とインバータ回路２１０＿２の入力端子と
の接続部は、トランジスタ２１４のゲート端子と電気的に接続され、インバータ回路２１
０＿２の出力端子とインバータ回路２１０＿３の入力端子との接続部は、トランジスタ２
１２及び２１４のゲート端子と電気的に接続されている。
更に、インバータ回路２１０＿３の出力端子は、トランジスタ２１１のゲート端子と電
気的に接続されている。
【００２５】
そして、トランジスタ２１２のドレイン端子とトランジスタ２１３のドレイン端子との
接続部にパルス信号の出力端子が形成されている。
上記構成によって、パルス発生回路２１は、起動開始信号ＸＤ０の入力に対して、ＣＬ
Ｋ信号の立ち上がりエッジを契機として、インバータ回路２１０＿１〜２１０＿３の遅延
時間に応じた時間幅のパルス信号を出力端子から出力する。つまり、ＵＥパルス発生回路
として機能する。
また、パルス発生回路２１は、起動開始信号Ｄ０の入力に対して、ＣＬＫ信号の立ち下
がりエッジを契機として、インバータ回路２１０＿１〜２１０＿３の遅延時間に応じた時
間幅のパルス信号を出力端子から出力する。つまり、ＤＥパルス発生回路として機能する
。
【００２６】
なお、図示を省略したが、第１〜第ｉのＵＥパルス発生回路２１＿２〜２１＿ｉの前段
には、バッファ回路が接続され、ＣＬＫ信号の立ち上がりエッジを契機として、第１〜第
ｉのＵＥパルス発生回路２１＿１〜２１＿ｉの順で一定の遅延時間毎にパルス信号が順次
選択回路２２に出力されるように構成されている。但し、ＣＬＫ信号がハイレベルの期間
において、第１〜第ｉのＵＥパルス発生回路２１＿１〜２１＿ｉのパルス信号が選択回路
２２に出力されるように構成する。
同様に、図示を省略したが、第１〜第ｊのパルス発生回路２１＿（ｉ＋１）〜２１＿（
ｉ＋ｊ）の前段には、バッファ回路が接続され、ＣＬＫ信号の立ち下がりエッジを契機と
して、第１〜第ｊのパルス発生回路２１＿（ｉ＋１）〜２１＿（ｉ＋ｊ）の順で一定の遅
延時間毎にパルス信号が順次選択回路２２に出力されるように構成されている。但し、Ｃ
ＬＫ信号がローレベルの期間において全てのパルス信号が選択回路２２に出力されるよう
に構成する。
【００２７】
次に、図３に基づき、選択回路２２の回路構成を説明する。
ここで、図３は、選択回路２２の回路構成例を示す図である。
選択回路２２は、図３に示すように、第１の切替信号生成部２２０と、第２の切替信号
生成部２２１と、Ｎチャンネル型のＭＯＳトランジスタであるトランジスタ２２２＿１〜
２２２＿ｉと、Ｎチャンネル型のＭＯＳトランジスタであるトランジスタ２２３＿１〜２
２３＿ｊとを含んで構成される。
第１の切替信号生成部２２０は、ＣＬＫ信号及びＣｔｒｌ信号に基づき、第１〜第ｉの
ＵＥパルス発生回路２１＿１〜２１＿ｉの信号出力部の接続を切り替える切替スイッチを
構成するトランジスタ２２２＿１〜２２２＿ｉのスイッチング動作を制御するスイッチ切
替信号ＳＷ＿Ｓｉｇ１〜ＳＷ＿Ｓｉｇｉを生成する。そして、生成したスイッチ切替信号
ＳＷ＿Ｓｉｇ１〜ＳＷ＿Ｓｉｇｉを信号出力部ＯＵＴ１〜ＯＵＴｉからそれぞれ出力する
。
【００２８】
なお、Ｃｔｒｌ信号は、第２の切替信号生成部２２１との間で送受信される信号であっ
て、両者の動作タイミングを制御するための信号である。
第２の切替信号生成部２２１は、ＣＬＫ信号及びＣｔｒｌ信号に基づき、第（ｉ＋１）
〜第（ｉ＋ｊ）のＤＥパルス発生回路２１＿（ｉ＋１）〜２１＿（ｉ＋ｊ）の信号出力部
の接続を切り替える切替スイッチを構成するトランジスタ２２３＿１〜２２３＿ｊのスイ
ッチング動作を制御するスイッチ切替信号ＳＷ＿Ｓｉｇ（ｉ＋１）〜ＳＷ＿Ｓｉｇ（ｉ＋
ｊ）を生成する。そして、生成したスイッチ切替信号ＳＷ＿Ｓｉｇ（ｉ＋１）〜ＳＷ＿Ｓ
ｉｇ（ｉ＋ｊ）を信号出力部ＯＵＴ（ｉ＋１）〜ＯＵＴ（ｉ＋ｊ）からそれぞれ出力する
。
【００２９】
本実施の形態では、第１の切替信号生成部２２０及び第２の切替信号生成部２２１は、
予め設定したパルス信号の発生順番で、予め設定した数ＸのＵＥパルス発生回路及びＤＥ
パルス発生回路の少なくとも一方を選択して、該選択したＸ個のパルス発生回路の信号出
力部が共通の信号出力線Ｐ＿Ｏｕｔに電気的に接続されるようにスイッチ切替信号ＳＷ＿
Ｓｉｇ１〜ＳＷ＿Ｓｉｇ（ｉ＋ｊ）を生成するようになっている。
トランジスタ２２２＿１のソース端子は、第１のＵＥパルス発生回路２１＿１の出力端
子と電気的に接続され、トランジスタ２２２＿２のソース端子は、第２のＵＥパルス発生
回路２１＿２の出力端子と電気的に接続されている。同様に、トランジスタ２２２＿３〜
２２２＿ｉのソース端子は、第３〜第ｉのＵＥパルス発生回路２１＿３〜２１＿ｉの出力
端子とそれぞれ電気的に接続されている。
【００３０】
トランジスタ２２２＿１のゲート端子は、第１の切替信号生成部２２０の出力端子ＯＵ
Ｔ１と電気的に接続され、トランジスタ２２２＿２のゲート端子は、第１の切替信号生成
部２２０の出力端子ＯＵＴ２と電気的に接続されている。同様に、トランジスタ２２２＿
３〜２２２＿ｉのゲート端子は、出力端子ＯＵＴ３〜ＯＵＴｉとそれぞれ電気的に接続さ
れている。
トランジスタ２２３＿１のソース端子は、第（ｉ＋１）のＤＥパルス発生回路２１＿（
ｉ＋１）の出力端子と電気的に接続され、トランジスタ２２３＿２のソース端子は、第（
ｉ＋２）のＤＥパルス発生回路２１＿（ｉ＋２）の出力端子と電気的に接続されている。
同様に、トランジスタ２２３＿３〜２２３＿ｊのソース端子は、第（ｉ＋３）〜第ｊのＤ
Ｅパルス発生回路２１＿（ｉ＋３）〜２１＿ｊの出力端子とそれぞれ電気的に接続されて
いる。
【００３１】
トランジスタ２２３＿１のゲート端子は、第２の切替信号生成部２２１の出力端子ＯＵ
Ｔ（ｉ＋１）と電気的に接続され、トランジスタ２２３＿２のゲート端子は、第２の切替
信号生成部２２１の出力端子ＯＵＴ（ｉ＋２）と電気的に接続されている。同様に、トラ
ンジスタ２２３＿３〜２２３＿ｉのゲート端子は、第２の切替信号生成部２２１の出力端
子ＯＵＴ（ｉ＋３）〜ＯＵＴ（ｉ＋ｊ）とそれぞれ電気的に接続されている。
更に、トランジスタ２２２＿１〜２２２＿ｉとトランジスタ２２３＿１〜２２３＿ｊの
ドレイン端子は、ワイヤード・ＯＲ接続されて共通の信号出力線Ｐ＿Ｏｕｔを形成してい
る。
【００３２】
上記構成によって、第１の切替信号生成部２２０からのスイッチ切替信号ＳＷ＿Ｓｉｇ
１〜ＳＷ＿Ｓｉｇｉによって、トランジスタ２２２＿１〜２２２＿ｉのスイッチング動作
が制御され、トランジスタ２２２＿１〜２２２＿ｉのいずれかがオンのときは、そのドレ
イン端子が共通の信号出力線Ｐ＿Ｏｕｔと電気的に接続される。一方、トランジスタ２２
２＿１〜２２２＿ｉのいずれかがオフのときは、そのドレイン端子が共通の信号出力線Ｐ
＿Ｏｕｔから電気的に切断される。
同様に、第２の切替信号生成部２２１からのスイッチ切替信号ＳＷ＿Ｓｉｇ（ｉ＋１）
〜ＳＷ＿Ｓｉｇ（ｉ＋ｊ）によって、トランジスタ２２３＿１〜２２３＿ｊのスイッチン
グ動作が制御され、トランジスタ２２３＿１〜２２３＿ｊのいずれかがオンのときは、そ
のドレイン端子が共通の信号出力線Ｐ＿Ｏｕｔと電気的に接続される。一方、トランジス
タ２２３＿１〜２２３＿ｊのいずれかがオフのときは、そのドレイン端子が共通の信号出
力線Ｐ＿Ｏｕｔから電気的に切断される。
【００３３】
次に、図４〜図５に基づき、具体的な構成例を挙げて、本実施の形態のパルス発生装置
１００の具体的な動作を説明する。
ここで、図４は、「ｉ＝３」、「ｊ＝３」としたときのパルス発生装置１００の構成を
示す図である。また、図５は、図４の回路構成に対する各構成部の入出力信号のタイミン
グチャートの一例を示す図である。
なお、図４では、動作が目視で解りやすいように、トランジスタ２２２＿１〜２２２＿
３及び２２３＿１〜２２３＿３を単純なスイッチとして記載している。
図４に示す構成のパルス発生装置１００は、起動開始信号生成回路２０と、第１〜第３
のＵＥパルス発生回路２１＿１〜２１＿３と、第１〜第３のＤＥパルス発生回路２１＿４
〜２１＿６と、選択回路２２とを含んで構成される。
【００３４】
選択回路２２は、図示を省略するが、第１の切替信号生成部２２０と、第２の切替信号
生成部２２１と、トランジスタ２２２＿１〜２２２＿３と、トランジスタ２２３＿１〜２
２３＿３とを含んで構成される。
ここで、パルス信号の発生順番を、第１のＵＥパルス発生回路２１＿１から開始して、
第２〜第３のＵＥパルス発生回路２１＿２〜２１＿３、次いで第１〜第３のＤＥパルス発
生回路２１＿４〜２１＿６の順とする。そして、第３のＤＥパルス発生回路２１＿６の次
は、第１のＵＥパルス発生回路２１＿１に順番を戻すこととする。つまり、２１＿１〜２
１＿６〜２１＿１〜２１＿６〜・・・といった順番でパルス信号を繰り返し発生する。
また、ここでは、選択数Ｘを３とする。これによって、次にパルス信号を発生するパル
ス発生回路に加えて、２つの先までのパルス発生回路の信号出力部が共通の信号出力線Ｐ
＿Ｏｕｔに電気的に接続されるようになる。例えば、Ｘが２だと１つ先まで、Ｘが４だと
３つ先までとなる。
【００３５】
まず、外部のクロック発生器（不図示）からのＣＬＫ信号（例えば、１００ＭＨｚ）が
起動開始信号生成回路２０に入力されると、内部のバッファ回路及びインバータ回路にお
いて、ＣＬＫ信号から起動開始信号Ｄ０及びＸＤ０が生成される。そして、生成された起
動開始信号ＸＤ０が第１〜第３のＵＥパルス発生回路２１＿１〜２１＿３にそれぞれ出力
され、生成された起動開始信号Ｄ０が第１〜第３のＤＥパルス発生回路２１＿４〜２１＿
６にそれぞれ出力される。
これにより、ＣＬＫ信号の立ち上がりエッジを契機として、第１〜第３のＵＥパルス発
生回路２１＿１〜２１＿３からパルス信号Ｐｕ＿Ｏｕｔ１〜Ｐｕ＿ＯＵＴ３が発生する。
更に、ＣＬＫ信号の立ち下がりエッジを契機として、第１〜第３のＤＥパルス発生回路
２１＿４〜２１＿６からパルス信号Ｐｄ＿Ｏｕｔ１〜Ｐｄ＿Ｏｕｔ３が発生する。
【００３６】
パルス信号Ｐｕ＿Ｏｕｔ２〜Ｐｕ＿ＯＵＴ３は、前段のバッファ回路において遅延され
、図５に示すように、ＣＬＫ信号の立ち上がりエッジを契機として、Ｐｕ＿Ｏｕｔ１〜Ｐ
ｕ＿ＯＵＴ３の順で、一定の遅延時間毎に順次出力される。
同様に、パルス信号Ｐｄ＿Ｏｕｔ２〜Ｐｄ＿Ｏｕｔ３は、前段のバッファ回路において
遅延され、図５に示すように、ＣＬＫ信号の立ち下がりエッジを契機として、Ｐｄ＿Ｏｕ
ｔ１〜Ｐｄ＿Ｏｕｔ３の順で、一定の遅延時間毎に順次出力される。
一方、外部のクロック発生器からのＣＬＫ信号が選択回路２２に入力されると、選択回
路２２は、第１の切替信号生成部２２０及び第２の切替信号生成部２２１において、図５
に示すタイミングでスイッチ（トランジスタ）をオン・オフするＳＷ＿Ｓｉｇ１〜ＳＷ＿
Ｓｉｇ６を生成し、それぞれをトランジスタ２２２＿１〜２２２＿３，２２３＿１〜２２
３＿３のうち対応するものに出力する。
【００３７】
具体的に、第１〜第３のＵＥパルス発生回路２１＿１〜２１＿３の信号出力部ＯＵＴ１
〜ＯＵＴ３及び第１〜第３のＤＥパルス発生回路２１＿４〜２１＿６の信号出力部ＯＵＴ
４〜ＯＵＴ６のうち、連続してパルス信号を発生する３つのパルス発生回路の信号出力部
が、パルス信号の発生前に共通の信号出力線Ｐ＿Ｏｕｔに電気的に接続され、残り３つの
パルス発生回路の信号出力部が共通の信号出力線Ｐ＿Ｏｕｔから切断されるように、選択
回路２２のトランジスタのオン・オフを制御するＳＷ＿Ｓｉｇ１〜ＳＷ＿Ｓｉｇ６を生成
する。
なお、各ＳＷ＿Ｓｉｇは、対応するパルス発生回路が発生したパルス信号が共通の信号
出力線Ｐ＿Ｏｕｔを介して出力されるまでの間、ハイレベルを維持するように生成する。
図５の例では、動作途中の信号の状態を示しているが、まず、ＣＬＫ信号の立ち上がり
後で且つパルス信号が出力される前に、ＳＷ＿Ｓｉｇ１〜ＳＷ＿Ｓｉｇ３がハイレベルと
なり、ＳＷ＿Ｓｉｇ４〜ＳＷ＿Ｓｉｇ６がローレベルとなる。
【００３８】
これにより、トランジスタ２２２＿１〜２２２＿３がオンとなって、第１〜第３のＵＥ
パルス発生回路２１＿１〜２１＿３の信号出力部ＯＵＴ１〜ＯＵＴ３がパルス信号の発生
前に共通の信号出力線Ｐ＿Ｏｕｔに電気的に接続され、トランジスタ２２３＿１〜２２３
＿３がオフとなって、第１〜第３のＤＥパルス発生回路２１＿４〜２１＿６の信号出力部
ＯＵＴ４〜ＯＵＴ６が共通の信号出力線Ｐ＿Ｏｕｔから電気的に切断される。
そして、第１のＵＥパルス発生回路２１＿１がパルス信号Ｐｕ＿Ｏｕｔ１を発生し、発
生したパルス信号Ｐｕ＿Ｏｕｔ１が共通の信号出力線Ｐ＿Ｏｕｔを介して出力されると、
第１の切替信号生成部２２０は、ＳＷ＿Ｓｉｇ１をローレベルに変更し、第２の切替信号
生成部２２１は、ＳＷ＿Ｓｉｇ４をハイレベルに変更する。
【００３９】
これにより、トランジスタ２２２＿２〜２２２＿３に加えて、トランジスタ２２３＿１
がオンとなって、第２〜第３のＵＥパルス発生回路２１＿２〜２１＿３，第１のＤＥパル
ス発生回路２１＿４の信号出力部ＯＵＴ２〜ＯＵＴ４が共通の信号出力線Ｐ＿Ｏｕｔに電
気的に接続された状態となる。
一方、トランジスタ２２３＿２〜２２３＿３に加えて、トランジスタ２２２＿１がオフ
となって、第１のＵＥパルス発生回路２１＿１，第２〜第３のＤＥパルス発生回路２１＿
５〜２１＿６の信号出力部ＯＵＴ１，ＯＵＴ５〜ＯＵＴ６が共通の信号出力線Ｐ＿Ｏｕｔ
から電気的に切断された状態となる。
引き続き、第２のＵＥパルス発生回路２１＿２の発生したパルス信号Ｐｕ＿Ｏｕｔ２（
Ｐｕ＿Ｏｕｔ１に対して遅延回路でΔＴ１だけ遅延されている）が共通の信号出力線Ｐ＿
Ｏｕｔを介して出力されると、第１の切替信号生成部２２０は、ＳＷ＿Ｓｉｇ２をローレ
ベルに変更し、第２の切替信号生成部２２１は、ＳＷ＿Ｓｉｇ５をハイレベルに変更する
。
【００４０】
これにより、信号出力端子ＯＵＴ３〜ＯＵＴ５が共通の信号出力線Ｐ＿Ｏｕｔに電気的
に接続された状態となり、信号出力端子ＯＵＴ１〜ＯＵＴ２，ＯＵＴ６が共通の信号出力
線Ｐ＿Ｏｕｔから電気的に切断された状態となる。
引き続き、第３のＵＥパルス発生回路２１＿３の発生したパルス信号Ｐｕ＿Ｏｕｔ３（
Ｐｕ＿Ｏｕｔ１に対して遅延回路でΔＴ２（ΔＴ２＝２×ΔＴ１）だけ遅延されている）
が共通の信号出力線Ｐ＿Ｏｕｔを介して出力されると、第１の切替信号生成部２２０は、
ＳＷ＿Ｓｉｇ３をローレベルに変更し、第２の切替信号生成部２２１は、ＳＷ＿Ｓｉｇ６
をハイレベルに変更する。
これにより、信号出力端子ＯＵＴ４〜ＯＵＴ６が共通の信号出力線Ｐ＿Ｏｕｔに電気的
に接続された状態となり、信号出力端子ＯＵＴ１〜ＯＵＴ３が共通の信号出力線Ｐ＿Ｏｕ
ｔから電気的に切断された状態となる。
【００４１】
以上より、ＣＬＫ信号が立ち上がってハイレベルとなっている期間に、第１〜第３のＵ
Ｅパルス発生回路２１＿１〜２１＿３の発生したパルス信号Ｐｕ＿Ｏｕｔ１〜Ｐｕ＿Ｏｕ
ｔ３が共通の信号出力線Ｐ＿Ｏｕｔを介して出力される。
また、第３のＵＥパルス発生回路２１＿３の発生したパルス信号Ｐｕ＿Ｏｕｔ３が出力
され、ＳＷ＿Ｓｉｇ３がローレベルになると、ＣＬＫ信号も立ち下がる。
そして、ＣＬＫ信号が立ち下がると、これを契機として第１のＤＥパルス発生回路２１
＿４がパルス信号Ｐｄ＿Ｏｕｔ１を発生し、発生したパルス信号Ｐｄ＿Ｏｕｔ１が共通の
信号出力線Ｐ＿Ｏｕｔを介して出力される。
【００４２】
パルス信号Ｐｄ＿Ｏｕｔ１が出力されると、第１の切替信号生成部２２０は、ＳＷ＿Ｓ
ｉｇ１をハイレベルに変更し、第２の切替信号生成部２２１は、ＳＷ＿Ｓｉｇ４をローレ
ベルに変更する。
これにより、信号出力端子ＯＵＴ１，ＯＵＴ５〜ＯＵＴ６が共通の信号出力線Ｐ＿Ｏｕ
ｔに電気的に接続された状態となり、信号出力端子ＯＵＴ２〜ＯＵＴ４が共通の信号出力
線Ｐ＿Ｏｕｔから電気的に切断された状態となる。
引き続き、第２のＤＥパルス発生回路２１＿５の発生したパルス信号Ｐｄ＿Ｏｕｔ２（
Ｐｄ＿Ｏｕｔ１に対して遅延回路でΔＴ１だけ遅延されている）が共通の信号出力線Ｐ＿
Ｏｕｔを介して出力されると、第１の切替信号生成部２２０は、ＳＷ＿Ｓｉｇ２をハイレ
ベルに変更し、第２の切替信号生成部２２１は、ＳＷ＿Ｓｉｇ５をローレベルに変更する
。
【００４３】
これにより、信号出力端子ＯＵＴ１〜ＯＵＴ２，ＯＵＴ６が共通の信号出力線Ｐ＿Ｏｕ
ｔに電気的に接続された状態となり、信号出力端子ＯＵＴ３〜ＯＵＴ５が共通の信号出力
線Ｐ＿Ｏｕｔから電気的に切断された状態となる。
引き続き、第３のＤＥパルス発生回路２１＿６の発生したパルス信号Ｐｄ＿Ｏｕｔ３（
Ｐｄ＿Ｏｕｔ１に対して遅延回路でΔＴ２だけ遅延されている）が共通の信号出力線Ｐ＿
Ｏｕｔを介して出力されると、第１の切替信号生成部２２０は、ＳＷ＿Ｓｉｇ３をハイレ
ベルに変更し、第２の切替信号生成部２２１は、ＳＷ＿Ｓｉｇ６をローレベルに変更する
。
これにより、信号出力端子ＯＵＴ１〜ＯＵＴ３が共通の信号出力線Ｐ＿Ｏｕｔに電気的
に接続された状態となり、信号出力端子ＯＵＴ４〜ＯＵＴ６が共通の信号出力線Ｐ＿Ｏｕ
ｔから電気的に切断された状態となる。
【００４４】
以上より、ＣＬＫ信号が立ち下がってローレベルとなっている期間に、第１〜第３のＤ
Ｅパルス発生回路２１＿４〜２１＿６の発生したパルス信号Ｐｄ＿Ｏｕｔ１〜Ｐｄ＿Ｏｕ
ｔ３が信号出力線Ｐ＿Ｏｕｔを介して出力される。
以降は、上記一連の動作が繰り返し行われることになる。
以上、本実施の形態のパルス発生装置１００は、第１〜第Ｎのパルス発生回路２１＿１
〜２１＿Ｎの各々を独立に構成し、選択回路２２によって、これらの信号出力部ＯＵＴ１
〜ＯＵＴＮのうち、予め設定されたパルス信号の発生順番で連続する、予め設定された数
のパルス発生回路の信号出力部を共通の信号出力線Ｐ＿Ｏｕｔに電気的に接続し、残りの
パルス発生回路の信号出力部を共通の信号出力線Ｐ＿Ｏｕｔから電気的に切断することが
可能である。
【００４５】
これにより、全ての信号出力部がワイヤード・ＯＲ接続されないようになるので、他の
パルス発生回路の容量負荷により発生する、パルス信号の振幅レベルの低下度合いを軽減
することができる。
更に、Ｎ個のパルス発生回路を用い且つＣＬＫ信号の立ち上がりエッジ及び立ち下がり
エッジの双方を用いてパルス信号を発生させるようにしたので、ＣＬＫ信号の周波数のＮ
倍の周期のパルス信号を容易に発生させることができる。
上記実施の形態において、ＣＬＫ信号は、形態１に記載の基準信号に対応し、第１〜第
Ｎのパルス発生回路２１＿１〜２１＿Ｎは、形態１に記載のＮ個のパルス発生回路に対応
し、選択回路２２は、形態１に記載の出力切替手段に対応し、第１の切替信号生成部２２
０及び第２の切替信号生成部２２１は、形態２に記載の切替タイミング信号生成部に対応
し、トランジスタ２２２＿１〜２２２＿ｉ及びトランジスタ２２３＿１〜２２３＿ｊは、
形態１に記載の出力切替部に対応し、ＳＷ＿Ｓｉｇ１〜ＳＷ＿Ｓｉｇ（ｉ＋ｊ）は、形態
２に記載の切替タイミング信号に対応する。
【００４６】
〔変形例１〕
次に、上記実施の形態の変形例１を図面に基づき説明する。図６〜図８は、本発明に係
るパルス発生装置の上記実施の形態の変形例１を示す図である。
以下、上記実施の形態と同様の構成部は同じ符号を付して適宜説明を省略し、異なる部
分を詳細に説明する。
まず、本変形例１に係るパルス発生装置の構成を図６に基づき説明する。図６は、本変
形例１に係るパルス発生装置１００’の構成を示すブロック図である。
パルス発生装置１００’は、図６に示すように、外部からのＣＬＫ信号を所定時間だけ
遅延させる遅延回路１０と、起動開始信号生成回路２０と、第１〜第Ｎのパルス発生回路
２１＿１〜２１＿Ｎと、選択回路２２とを含んで構成される。
つまり、本変形例１のパルス発生装置１００’は、上記実施の形態のパルス発生装置１
００に、遅延回路１０を付加した構成となる。
【００４７】
次に、図７に基づき、遅延回路１０の詳細な構成を説明する。
ここで、図７は、遅延回路１０の回路構成例を示す図である。
遅延回路１０は、図７に示すように、縦続接続されたバッファ回路１１及び１２とを含
んで構成される。従って、バッファ回路１１の入力端子に入力されたＣＬＫ信号は、各バ
ッファ回路１１及び１２で遅延され、遅延ＣＬＫ信号として、起動開始信号生成回路２０
に入力される。なお、図７に示す遅延回路１０の構成は一例であり、パルス発生回路の数
に応じて、バッファ回路の数を増加又は減少させたり、全く別の回路構成にしたりするな
ど他の構成としてもよい。
上記構成によって、ＣＬＫ信号は、遅延回路１０において所定時間遅延されて遅延ＣＬ
Ｋ信号として起動開始信号生成回路２０に入力され、選択回路２２にはそのまま入力され
る。
【００４８】
ここで、所定時間遅延させる理由は、各パルス発生回路の信号出力部をパルス信号の発
生前に、より確実に共通の信号出力線Ｐ＿Ｏｕｔに電気的に接続するためである。
特に、パルス発生回路の信号出力部をパルス信号を出力するものだけを１つずつ切り替
えて共通の信号出力線Ｐ＿Ｏｕｔに接続する構成とした場合（Ｘ＝１の場合）、１つのパ
ルス発生回路がパルス信号を発生後に、次にパルス信号を発生するパルス発生回路に、こ
の回路がパルス信号を発生する前に切り替える必要がある。この切替は、パルス発生回路
の数が増えるほどに高速に行わなければならなくなり、パルスの発生とスイッチの切替と
のタイミングが合わなくなる可能性が出てくる。
本変形例１のパルス発生装置１００’であれば、遅延回路１０によって、ＣＬＫ信号を
、切替が十分に間に合う時間だけ遅延させて起動開始信号生成回路２０に入力することが
できる。
【００４９】
次に、図８に基づき、具体的な構成例を挙げて、本変形例１のパルス発生装置１００’
の具体的な動作を説明する。
ここで、図８は、「ｉ＝１」、「ｊ＝１」としたときのパルス発生装置１００’の構成
を示す図である。
図８に示す構成のパルス発生装置１００’は、起動開始信号生成回路２０と、第１のＵ
Ｅパルス発生回路２１＿１と、第１のＤＥパルス発生回路２１＿２と、選択回路２２とを
含んで構成される。
選択回路２２は、バッファ回路を含んで構成される第１の切替信号生成部２２０と、イ
ンバータ回路を含んで構成される第２の切替信号生成部２２１と、トランジスタ２２２＿
１と、トランジスタ２２３＿１とを含んで構成される。
ここで、パルス信号の発生順番は、２１＿１→２１＿２→２１＿１→２１＿２→・・・
といったように交互にパルス信号を繰り返し発生する順番となる。
【００５０】
また、ここでは、選択数Ｘは１となる。
まず、外部のクロック発生器（不図示）からのＣＬＫ信号（例えば、１００ＭＨｚ）が
遅延回路１０に入力されると、ＣＬＫ信号は所定時間だけ遅延され、遅延ＣＬＫ信号とし
て、起動開始信号生成回路２０に入力される。起動開始信号生成回路２０は、内部のバッ
ファ回路及びインバータ回路において、遅延ＣＬＫ信号から起動開始信号Ｄ０及びＸＤ０
を生成する。そして、生成した起動開始信号ＸＤ０が第１のＵＥパルス発生回路２１＿１
に出力され、生成された起動開始信号Ｄ０が第１のＤＥパルス発生回路２１＿４に出力さ
れる。
これにより、遅延ＣＬＫ信号の立ち上がりエッジを契機として、第１のＵＥパルス発生
回路２１＿１からパルス信号Ｐｕ＿Ｏｕｔ１が発生する。
更に、遅延ＣＬＫ信号の立ち下がりエッジを契機として、第１のＤＥパルス発生回路２
１＿４からパルス信号Ｐｄ＿Ｏｕｔ１が発生する。
【００５１】
本変形例１では、パルス信号Ｐｕ＿Ｏｕｔ２〜Ｐｕ＿ＯＵＴ３，Ｐｄ＿Ｏｕｔ２〜Ｐｄ
＿Ｏｕｔ３は発生しないため、上記実施の形態における前段のバッファ回路が不要となる
。
一方、外部のクロック発生器からのＣＬＫ信号が選択回路２２に入力されると、選択回
路２２は、第１の切替信号生成部２２０において、バッファ回路を通したＣＬＫ信号をス
イッチ切替信号ＳＷ＿Ｓｉｇ１としてトランジスタ２２２＿１のゲート端子に出力する。
また、選択回路２２は、第２の切替信号生成部２２１において、インバータ回路を通し
て反転したＣＬＫ信号をスイッチ切替信号ＳＷ＿Ｓｉｇ２としてトランジスタ２２３＿１
のゲート端子に出力する。
【００５２】
従って、ＣＬＫ信号がハイレベルのときは、ＳＷ＿Ｓｉｇ１はハイレベルとなり、ＳＷ
＿Ｓｉｇ２はローレベルとなる。また、ＣＬＫ信号がローレベルのときは、ＳＷ＿Ｓｉｇ
１はローレベルとなり、ＳＷ＿Ｓｉｇ２はハイレベルとなる。
そして、本変形例１では、遅延回路１０においてＣＬＫ信号が遅延されるため、ＣＬＫ
信号の立ち上がり後で且つ第１のＵＥパルス発生回路２１＿１がパルス信号を発生する前
に、ＳＷ＿Ｓｉｇ１がハイレベルとなり、ＳＷ＿Ｓｉｇ２がローレベルとなる。
これにより、トランジスタ２２２＿１がオンとなって、第１のＵＥパルス発生回路２１
＿１の信号出力部ＯＵＴ１がパルス信号の発生前に共通の信号出力線Ｐ＿Ｏｕｔに電気的
に接続され、トランジスタ２２３＿１がオフとなって、第１のＤＥパルス発生回路２１＿
４の信号出力部ＯＵＴ４が共通の信号出力線Ｐ＿Ｏｕｔから電気的に切断される。
【００５３】
そして、遅延ＣＬＫ信号の立ち上がりエッジを契機として、第１のＵＥパルス発生回路
２１＿１がパルス信号Ｐｕ＿Ｏｕｔ１を発生し、発生したパルス信号Ｐｕ＿Ｏｕｔ１が共
通の信号出力線Ｐ＿Ｏｕｔを介して出力される。
引き続き、ＣＬＫ信号が立ち下がりローレベルになると、第１の切替信号生成部２２０
からローレベルのＳＷ＿Ｓｉｇ１が出力され、第２の切替信号生成部２２１からハイレベ
ルのＳＷ＿Ｓｉｇ２が出力される。
これにより、トランジスタ２２３＿１がオンとなって、第１のＤＥパルス発生回路２１
＿２の信号出力部ＯＵＴ２が、第１のＤＥパルス発生回路２１＿２のパルス信号の発生前
に共通の信号出力線Ｐ＿Ｏｕｔに電気的に接続された状態となる。
【００５４】
一方、トランジスタ２２２＿１がオフとなって、第１のＵＥパルス発生回路２１＿１の
信号出力部ＯＵＴ１が、第１のＤＥパルス発生回路２１＿２のパルス信号の発生前に共通
の信号出力線Ｐ＿Ｏｕｔから電気的に切断された状態となる。
ＣＬＫ信号が立ち下がると、所定の遅延時間を経て遅延ＣＬＫ信号も立ち下がり、これ
を契機として第１のＤＥパルス発生回路２１＿２がパルス信号Ｐｄ＿Ｏｕｔ１を発生し、
発生したパルス信号Ｐｄ＿Ｏｕｔ１が共通の信号出力線Ｐ＿Ｏｕｔを介して出力される。
以降は、ＣＬＫ信号がハイレベル及びローレベルに変化する毎に、上記一連の動作が繰
り返し行われることになる。
【００５５】
以上、本変形例１のパルス発生装置１００’は、起動開始信号生成回路２０の前段に遅
延回路１０を追加し、ＣＬＫ信号を遅延回路１０で所定時間だけ遅延させ、この遅延ＣＬ
Ｋ信号を起動開始信号生成回路２０に入力するようにした。また、選択回路２２には、Ｃ
ＬＫ信号をそのまま入力するようにした。
これにより、選択回路２２において、信号出力部の接続の切替（スイッチの切替）を余
裕を持って行うことができる。
上記変形例１において、第１のＵＥパルス発生回路２１＿１は、形態７に記載の第１の
パルス発生回路に対応し、第１のＤＥパルス発生回路２１＿２は、形態７に記載の第２の
パルス発生回路に対応し、遅延回路１０は、形態４に記載の信号遅延手段に対応する。
【００５６】
〔変形例２〕
次に、上記実施の形態の変形例２を図面に基づき説明する。図９は、本発明に係るパル
ス発生装置の上記実施の形態の変形例２を示す図である。
以下、上記実施の形態と同様の構成部は同じ符号を付して適宜説明を省略し、異なる部
分を詳細に説明する。
上記実施の形態及び変形例１においては、ＣＬＫ信号の立ち上がりエッジ及び立ち下が
りエッジを契機として、各パルス発生回路が単発のパルス信号を出力していた。
これに対して、本変形例２では、各パルス発生回路が、ＣＬＫ信号の立ち上がりエッジ
及び立ち下がりエッジを契機として、複数の単発パルスが連続したパルス列からなるパル
ス信号を出力する。
【００５７】
まず、本変形例２に係るパルス発生装置を構成するパルス発生回路の構成を図９に基づ
き説明する。図９は、本変形例２に係るパルス発生回路２１’の回路構成例を示す図であ
る。
パルス発生回路２１’は、図９に示すように、インバータ回路２１０＿１〜２１０＿９
と、トランジスタ２１１＿１〜２１１＿４及び２１２＿１〜２１２＿４と、トランジスタ
２１３＿１〜２１３＿４、２１４＿１〜２１４＿４、２１５及び２１６とを含んで構成さ
れる。
インバータ回路２１０＿１〜２１０＿９は、インバータ回路２１０＿１を始端とし、イ
ンバータ回路２１０＿９を終端として、これらの入力端子及び出力端子が電気的に縦続接
続されている。
【００５８】
この構成により、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら
各回路を伝わり、インバータ回路が奇数個であることから、終端からは９つのインバータ
回路で遅延され且つ入力信号を反転した信号が出力される。
更に、トランジスタ２１１＿１のソース端子は電圧Ｖ２の電源ノードに電気的に接続さ
れ、ドレイン端子はトランジスタ２１２＿１のソース端子に電気的に接続されている。
更に、トランジスタ２１２＿１のドレイン端子は、トランジスタ２１３＿１のドレイン
端子と電気的に接続され、トランジスタ２１３＿１のソース端子は、トランジスタ２１４
＿１のドレイン端子に電気的に接続されている。
【００５９】
更に、トランジスタ２１４＿１のソース端子は、電圧Ｖ１（Ｖ１＜Ｖ２）の電源ノード
に電気的に接続されている。
上記接続構成のトランジスタ２１１＿１、２１２＿１、２１３＿１及び２１４＿１によ
って、第１のパルス発生部が形成されている。
なお、トランジスタ２１１＿２、２１２＿２、２１３＿２及び２１４＿２と、トランジ
スタ２１１＿３、２１２＿３、２１３＿３及び２１４＿３と、トランジスタ２１１＿４、
２１２＿４、２１３＿４及び２１４＿４とについても上記第１のパルス発生部と同様の接
続構成によって、それぞれが第２〜第４のパルス発生部を構成している。
【００６０】
更に、インバータ回路２１０＿１の出力端子とインバータ回路２１０＿２の入力端子と
の接続部は、トランジスタ２１４＿１のゲート端子及びトランジスタ２１６のゲート端子
と電気的に接続され、インバータ回路２１０＿２の出力端子とインバータ回路２１０＿３
の入力端子との接続部は、トランジスタ２１２＿１及び２１３＿１のゲート端子と電気的
に接続されている。
更に、インバータ回路２１０＿３の出力端子とインバータ回路２１０＿４の入力端子と
の接続部は、トランジスタ２１１＿１のゲート端子及びトランジスタ２１４＿２のゲート
端子と電気的に接続され、インバータ回路２１０＿４の出力端子とインバータ回路２１０
＿５の入力端子との接続部は、トランジスタ２１２＿２及び２１３＿２のゲート端子と電
気的に接続されている。
【００６１】
更に、インバータ回路２１０＿５の出力端子とインバータ回路２１０＿６の入力端子と
の接続部は、トランジスタ２１１＿２のゲート端子及びトランジスタ２１４＿３のゲート
端子と電気的に接続され、インバータ回路２１０＿６の出力端子とインバータ回路２１０
＿７の入力端子との接続部は、トランジスタ２１２＿３及び２１３＿３のゲート端子と電
気的に接続されている。
更に、インバータ回路２１０＿７の出力端子とインバータ回路２１０＿８の入力端子と
の接続部は、トランジスタ２１１＿３のゲート端子及びトランジスタ２１４＿４のゲート
端子と電気的に接続され、インバータ回路２１０＿８の出力端子とインバータ回路２１０
＿９の入力端子との接続部は、トランジスタ２１２＿４及び２１３＿４のゲート端子と電
気的に接続されている。
【００６２】
更に、インバータ回路２１０＿９の出力端子は、トランジスタ２１１＿４のゲート端子
及びトランジスタ２１５のゲート端子と電気的に接続されている。
そして、トランジスタ２１２＿１〜２１２＿４のドレイン端子とトランジスタ２１３＿
１〜２１３＿４のドレイン端子との接続部が電気的に接続されてパルス信号の出力端子が
形成されている。
上記構成によって、パルス発生回路２１’は、起動開始信号ＸＤ０の入力に対して、Ｃ
ＬＫ信号の立ち上がりエッジを契機として、各パルス発生部に入力される信号に応じた時
間幅のパルス信号を、第１〜第４のパルス発生部の順に出力端子から出力する。つまり、
起動開始信号ＸＤ０の入力に対して、４つの単発パルスが連続したパルス列からなるパル
ス信号を出力するＵＥパルス発生回路として機能する。
【００６３】
また、パルス発生回路２１’は、起動開始信号Ｄ０の入力に対して、ＣＬＫ信号の立ち
下がりエッジを契機として、各パルス発生部に入力される信号に応じた時間幅のパルス信
号を、第１〜第４のパルス発生部の順に出力端子から出力する。つまり、起動開始信号Ｄ
０の入力に対して、４つの単発パルスが連続したパルス列からなるパルス信号を出力する
ＤＥパルス発生回路として機能する。
以上、本変形例２のパルス発生装置１００は、各パルス発生回路において、４つの単発
パルスが連続したパルス列からなるパルス信号を出力することが可能である。
これにより、スペクトルの中心が周波数の高いところにあるパルス信号を生成すること
ができ、例えば、ＵＷＢ（Ultra Wide Band）通信のＩＲ（Impulse Radio）方式に適した
パルス信号を発生することができる。
【００６４】
上記変形例２において、パルス発生回路２１’は、形態８に記載のパルス発生回路に対
応する。
なお、上記変形例１では、２個のパルス発生回路を交互に切り替える例を具体例として
説明したが、この構成に限らず、３個以上のパルス発生回路の信号出力部のうち常に２個
以上の信号出力部が共通の信号出力線に電気的に接続されるように切り替える構成として
もよい。
また、上記実施の形態及び各変形例では、インバータ回路２１０によって構成される遅
延回路を、パルス発生回路に組み込む構成としたが、この構成に限らず、この遅延回路を
、パルス発生回路とは別体とする構成としてもよい。例えば、複数のパルス発生回路に対
して、別途共通の遅延回路を設ける構成としてもよい。
【００６５】
また、上記実施の形態及び各変形例では、ＣＬＫ信号の立ち上がりエッジと立ち下がり
エッジとの双方を契機として複数のパルス発生回路からパルス信号を発生する構成とした
が、この構成に限らず、ＣＬＫ信号の立ち上がりエッジ又は立ち下がりエッジのいずれか
一方を契機としてパルス信号を発生する構成としてもよい。
また、上記実施の形態及び上記各変形例において、選択回路２２を構成するトランジス
タ２２２＿１〜２２１＿ｉ及び２２３＿１〜２２３＿ｊをＮチャンネル型のＭＯＳトラン
ジスタで構成したが、この構成に限らず、Ｐチャンネル型のＭＯＳトランジスタや、バイ
ポーラ・トランジスタ、その他、制御信号に応じてスイッチング動作を行うことができる
素子であり、且つ本発明に適用可能な性能を有するものであればどのような素子を適用し
てもよい。
【００６６】
また、上記実施の形態及び上記各変形例は、本発明の好適な具体例であり、技術的に好
ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を
限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明
で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模
式図である。
また、本発明は上記実施の形態及び上記各変形例に限定されるものではなく、本発明の
目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【図面の簡単な説明】
【００６７】
【図１】パルス発生装置１００の構成を示すブロック図である。
【図２】パルス発生回路２１の回路構成例を示す図である。
【図３】選択回路２２の回路構成例を示す図である。
【図４】「ｉ＝３」、「ｊ＝３」としたときのパルス発生装置１００の構成を示す図である。
【図５】図４の回路構成に対する各構成部の入出力信号のタイミングチャートの一例を示す図である。
【図６】パルス発生装置１００’の構成を示すブロック図である。
【図７】遅延回路１０の回路構成例を示す図である。
【図８】「ｉ＝１」、「ｊ＝１」としたときのパルス発生装置１００’の構成を示す図である。
【図９】パルス発生回路２１’の回路構成例を示す図である。
【符号の説明】
【００６８】
１００，１００’…パルス発生装置、１０…遅延回路、２０…起動開始信号生成回路、２
１，２１’，２１＿１〜２１＿Ｎ…パルス発生回路、２２…選択回路、２２０…第１の切
替信号生成部、２２１…第２の切替信号生成部、２２２＿１〜２２２＿ｉ，２２３＿１〜
２２３＿ｊ…Ｎチャンネル型のＭＯＳトランジスタ
【図１】
2010147528.tif 000003
【図２】
2010147528.tif 000004
【図３】
2010147528.tif 000005
【図４】
2010147528.tif 000006
【図５】
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【図６】
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【図７】
2010147528.tif 000009
【図８】
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【図９】
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