(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】この半導体素子の製造方法は、半導体基板に第１導電型不純物を注入する第１インプラント工程を行い、第１導電型の第１ウェルを形成する段階と、第２導電型不純物を第１導電型の第１ウェルに注入する第２インプラント工程を行い、第１導電型の第２ウェルを形成する段階と、第２導電型不純物を第１導電型の第２ウェルに注入する第３インプラント工程を行い、第２導電型不純物領域を形成する段階と、半導体基板上にゲートを形成する段階と、第２導電型不純物を注入する第４インプラント工程を行い、ゲートの一側の第２導電型不純物領域内にドレイン領域を形成する段階と、を含む。【選択図】図１Ｅ
2010153866.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１導電型不純物を注入する第１インプラント工程を行い、第１導電型の第１ウェルを形成する段階と、
第２導電型不純物を前記第１導電型の第１ウェルに注入する第２インプラント工程を行い、第１導電型の第２ウェルを形成する段階と、
第２導電型不純物を前記第１導電型の第２ウェルに注入する第３インプラント工程を行い、第２導電型不純物領域を形成する段階と、
前記半導体基板上にゲートを形成する段階と、
第２導電型不純物を注入する第４インプラント工程を行い、前記ゲートの一側における第２導電型不純物領域にドレイン領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１導電型の第２ウェルを形成する段階は、
前記第１導電型の第１ウェルの形成されている半導体基板に第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクとして前記第２インプラント工程を行う段階と、
を含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２導電型不純物領域を形成する段階は、
前記第１フォトレジストパターンをマスクとして前記第３インプラント工程を行うことを特徴とする、請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第１導電型の第２ウェルを形成する段階は、
前記第１フォトレジストパターンをマスクとして前記第２導電型不純物を斜めにイオン注入することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第４インプラント工程によって前記ゲートの他側における第１導電型の第１ウェルにソース領域を形成する段階をさらに含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項６】
降伏電圧を調節するために、前記ドレイン領域を前記ゲートから一定の距離離間して形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第１導電型の第１ウェルの不純物濃度は、前記第１導電型の第２ウェルの不純物濃度よりも高いことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項８】
半導体基板に形成される、第１不純物濃度を有する第１導電型の第１ウェルと、
前記第１ウェル内に形成される、第２不純物濃度を有する第１導電型の第２ウェルと、
前記第２ウェル内に形成される、第３不純物濃度を有する第２導電型不純物領域と、
前記半導体基板上に積層されるゲート絶縁膜及びゲート電極と、
前記ゲート電極の一側の第２導電型不純物領域に形成される、第４不純物濃度を有する第１導電型ドレイン領域を含むことを特徴とする半導体素子。
【請求項９】
前記第２不純物濃度は、前記第１不純物濃度よりも低いことを特徴とする、請求項８に記載の半導体素子。
【請求項１０】
前記ドレイン領域は、
降伏電圧を調節するために、前記ゲート電極から一定の距離離間して形成されることを特徴とする、請求項８に記載の半導体素子。
【請求項１１】
前記ゲート電極の他側における第１導電型の第１ウェルに形成されるソース領域をさらに含むことを特徴とする、請求項８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、より詳細には、高電圧半導体素子に関するものである。
【背景技術】
【０００２】
ＬＣＤ（liquid crystal display）、ＰＤＰ（plasma display panel）、ＯＬＥＤ（organic light-emitting diode）などの平板ディスプレイ用駆動ＬＳＩ（large-scale integration）、自動車用ＬＳＩ、ＯＡ（office automation）及び周辺機器用ＬＳＩ、並びにモーター駆動ＬＳＩに用いられる回路は、高電圧素子と低電圧ロジック素子を一つのチップ内に集積している。
【０００３】
高電圧素子と低電圧ロジック素子が一つのチップに集積されるＰＭＩＣ（Power Management Integrated Circuit）製品は日々発展しつつあり、その応用分野も増加の一路をたどっている。
【０００４】
一般に、高電圧素子を形成するために、ロジック素子を形成する前に、高電圧素子のためのウェル形成工程と拡張ドレイン（extended drain）領域形成工程を行う。または、ロジック素子のためのウェル及び高電圧素子のためのウェルを、一つの素子チャネル領域で混用することもできる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、これらの高電圧素子形成のための工程ステップは、全体の製造工程ステップの増加をもたらすことができ、製造工程の増加に伴って製造コストが増加する恐れがある。高電圧用ウェル及びロジック用ウェルの混用は、素子のしきい電圧の不安定性を誘発することができる。また、高電圧素子と低電圧ロジック素子とが一つのチップに集積されるから、素子の小型化には限界がある。
【０００６】
本発明が解決しようとする技術的課題は、ロジック素子のドレイン領域に一つの工程ステップのみを追加することによって局部的に低濃度のウェル領域及び低濃度の拡張ドレイン領域を形成し、局部的な低濃度のウェルタイプを有する高電圧素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を達成するための本発明の実施例に係る半導体素子の製造方法は、半導体基板に第１導電型不純物を注入する第１インプラント工程を行い、第１導電型の第１ウェルを形成する段階と、第２導電型不純物を第１導電型の第１ウェルに注入する第２インプラント工程を行い、第１導電型の第２ウェルを形成する段階、第２導電型不純物を第１導電型の第２ウェルに注入する第３インプラント工程を行い、第２導電型不純物領域を形成する段階、半導体基板上にゲートを形成する段階、及び第２導電型不純物を注入する第４インプラント工程を行い、ゲートの一側の第２導電型不純物領域にドレイン領域を形成する段階を含む。
【０００８】
上記の課題を達成するための本発明の実施例に係る半導体素子は、半導体基板に形成される第１不純物濃度を有する第１導電型の第１ウェル、第１ウェル内に形成される、第２不純物濃度を有する第１導電型の第２ウェル、第２ウェル内に形成される、第３不純物濃度を有する第２導電型不純物領域、半導体基板上に形成されるゲート、及びゲートの一側の第２導電型不純物領域に形成される、第４不純物濃度を有する第１導電型ドレイン領域を含む。
【発明の効果】
【０００９】
本発明の半導体素子及びその製造方法によれば、一つのマスクとイオン注入工程を用いて高電圧素子の製造が可能となり、高電圧素子の大きさを小さくすることによってドレイン及びソース間のパンチスルー（punchthrough）を抑制できるという効果がある。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の実施例による半導体素子の製造方法を示す図である。
【図１Ｂ】本発明の実施例による半導体素子の製造方法を示す図である。
【図１Ｃ】本発明の実施例による半導体素子の製造方法を示す図である。
【図１Ｄ】本発明の実施例による半導体素子の製造方法を示す図である。
【図１Ｅ】本発明の実施例による半導体素子の製造方法を示す図である。
【図２】図１Ｅにおける半導体素子の垂直ドーピングプロファイルを示す図である。
【図３】図１Ｅにおける半導体素子の水平ドーピングプロファイルを示す図である。
【図４】ロジック素子と高電圧素子のドレイン電流及び電圧特性を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の技術的課題及び特徴は、添付の図面及び実施例についての説明から明白になる。本発明について具体的に説明すると、下記の通りである。
【００１２】
図１Ａ〜図１Ｅは、本発明の実施例による半導体素子の製造方法を示す図である。
【００１３】
まず、図１Ａに示すように、半導体基板１１０に第１導電型不純物を注入する第１インプラント工程を行い、高農度の第１導電型の第１ウェル１１５を形成する。半導体基板１１０は、第１導電型または第２導電型の基板とすることができる。ここで、半導体基板１１０の不純物濃度は、５Ｅ１６atoms/cm2以下とすることができ、高農度の第１ウェル１１５の不純物濃度は、５Ｅ１６〜１Ｅ１８ atoms/cm2とすることができる。
【００１４】
ここで、第１導電型はｐ型であり、第２導電型はｎ型でありうる。しかし、これに本発明が限定されることはなく、第１導電型をｎ型とし、第２導電型をp型とすることもできる。
【００１５】
次に、第１導電型の第１ウェル１１５が形成されている半導体基板１１０にフォトリソグラフィ（photolithography）工程を行い、半導体基板１１０の一部を露出させる第１フォトレジストパターン１２０を形成する。そして、第１フォトレジストパターン１２０をマスクとして第２導電型不純物を第１導電型の第１ウェル１１５に注入する第２インプラント工程を行い、第１導電型の第１ウェル１１５内に第１導電型の第２ウェル１３０を形成する。
【００１６】
例えば、第２導電型の不純物を高エネルギーで第１導電型の第１ウェル１１５に注入すると、補償（compensation）によって第１導電型の第１ウェル１１５よりも低濃度となった第１導電型の第２ウェル１３０を第１導電型の第１ウェル１１５内に形成することができる。
【００１７】
この時、第１フォトレジストパターン１２０をマスクとして第２導電型不純物を斜めにイオン注入し、濃度の低くなった第１導電型の第２ウェル１３０を形成することができる。このような斜めイオン注入により、後で形成されるチャネル方向への第１導電型の第２ウェル１３０の幅が決定されることができる。
【００１８】
次に、図１Ｃに示すように、第１フォトレジストパターン１２０をマスクとして第２導電型不純物を第１導電型の第２ウェル１３０に注入する第３インプラント工程を行い、第２導電型不純物領域１４０を形成する。第３インプラント工程のためのイオン注入エネルギーは、第２インプラント工程のためのイオン注入エネルギーよりも小さくすることができる。その後、第１フォトレジストパターン１２０をアッシングまたはストリッピング工程によって除去する。
【００１９】
続いて、図１Ｄに示すように、第１導電型の第１ウェル１１５、第１導電型の第２ウェル１３０、及び第２導電型不純物領域１４０の形成されている半導体基板１１０上に、ゲート絶縁膜１５２及びゲート電極１５４が順に積層されてなるゲート１５０を形成する。
【００２０】
このゲート１５０は、第１導電型の第２ウェル１３０及び第２導電型不純物領域１４０とそれぞれ部分的にオーバーラップするように第１導電型の第１ウェル１１５上に形成されることができる。
【００２１】
図１Ｄと違い、ゲート１５０は、第２導電型不純物領域１４０とはオーバーラップせずに、第１導電型の第２ウェル１３０のみと一部がオーバーラップするように第１導電型の第１ウェル１１５上に形成されることもできる。
【００２２】
次に、図１Ｅに示すように、フォトリソグラフィ工程を行うことで、ゲート１５０の形成されている半導体基板１１０上に、第２フォトレジストパターン１６０を形成する。第２フォトレジストパターン１６０は、第２導電型不純物領域１４０のうち、ゲート１５０と隣接した一部は覆い、残りの他部は露出させる。
【００２３】
続いて、第２フォトレジストパターン１６０をマスクとして第２導電型不純物を注入する第４インプラント工程を行い、ゲート１５０の両側の半導体基板１１０にソース領域１７２及びドレイン領域１７４を形成する。
【００２４】
すなわち、ソース領域１７２は、ゲート１５０の一側における第１導電型の第１ウェル１１５に形成される。そして、ドレイン領域１７４は、ゲート１５０の他側における第２導電型不純物領域１４０の上記露出された残りの他部に形成される。ソース領域１７２及びドレイン領域１７４の形成後に、第２フォトレジストパターン１６０を除去する。
【００２５】
高電圧素子の降伏電圧を調節する目的として、ドレイン領域１７４をゲート１５０から一定の距離離間して第２導電型不純物領域に形成することによって、低濃度の拡張ドレイン領域１８０を形成することができる。
【００２６】
図１Ｅに示すように、本発明の実施例による半導体素子は、半導体基板１１０に形成される、第１不純物濃度を有する第１導電型の第１ウェル１１５、第１導電型の第１ウェル１１５内に形成される、第２不純物濃度を有する第１導電型の第２ウェル１３０、第１導電型の第２ウェル１３０内に形成される、第３不純物濃度を有する第２導電型不純物領域１４０、半導体基板１１０上に形成されるゲート１５０、ゲート１５０の一側における第１導電型の第１ウェル１１５に形成されるソース領域１７２、及びゲート１５０の他側における第２導電型不純物領域１４０に形成される、第４不純物濃度を有する第２導電型ドレイン領域１７４を含む。
【００２７】
ここで、第２不純物の濃度は、第１不純物の濃度よりも低い。また、ドレイン領域１７４は、降伏電圧を調節する目的で、ゲート１５０から一定の距離離間して形成されることができる。
【００２８】
図２は、図１Ｅに示す半導体素子の垂直ドーピングプロファイルを示し、図３は、図１Ｅに示す半導体素子の水平ドーピングプロファイルを示す。
【００２９】
図２に示すように、ドレイン領域１７４の不純物濃度ｎ＋が、第２導電型不純物領域１４０の濃度ｎ０よりも高く、第１導電型の第１ウェル１１５の不純物濃度Ｐ０が、第１導電型の第２ウェル１３０の不純物濃度Ｐ−よりも高い。また、図３に示すように、ソース領域１７２の濃度ｎ＋及びドレイン領域１７４の濃度ｎ＋は同一である。
【００３０】
図４は、ロジック素子と高電圧素子のドレイン電流及び電圧特性を示すグラフである。第１グラフｇ１は、ロジック素子のドレイン電圧−電流特性を示し、第２グラフｇ２は、本発明の実施例による高電圧素子のドレイン電圧−電流特性を示す。
【００３１】
図４を参照すると、ドレイン電圧Ｖｄが小さい領域（Ｖｄ＜Ｖｄ１）では、ロジック素子も高電圧素子もそれぞれのドレイン電流Ｉｄ１が一定である。しかし、ドレイン電圧Ｖｄが第１電圧Ｖｄ１を越えると、ロジック素子のドレイン電流は次第に増加し、第２電圧Ｖｄ２になると正常でないドレイン電流が流れることになり、ロジック素子は破壊される。これに対し、ドレイン電圧Ｖｄが第２電圧Ｖｄ２になっても、高電圧素子のドレイン電流Ｉｄ１は一定である。さらに、高電圧素子のドレイン電流は第３電圧Ｖｄ３まで一定である。以降、そのドレイン電圧が第３電圧Ｖｄ３を超えると高電圧素子のドレイン電流も次第に増加し、第４電圧Ｖｄ４になると正常でないドレイン電流が流れ、高電圧素子が破壊される。
【００３２】
以上では具体的な実施例及び添付の図面を挙げて本発明を説明したが、これに限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明白である。したがって、本発明の技術的範囲は明細書中の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められるべきである。
【図１Ａ】
2010153866.tif 000003
【図１Ｂ】
2010153866.tif 000004
【図１Ｃ】
2010153866.tif 000005
【図１Ｄ】
2010153866.tif 000006
【図１Ｅ】
2010153866.tif 000007
【図２】
2010153866.tif 000008
【図３】
2010153866.tif 000009
【図４】
2010153866.tif 000010