(57)【要約】【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。【解決手段】第１ゲート電極を備えた選択トランジスタＳＴ１、ＳＴ２と、電荷蓄積層と制御ゲートとを含む第２ゲート電極を備えたメモリセルトランジスタＭＴと、前記選択トランジスタＳＴ１、ＳＴ２間に前記メモリセルトランジスタＭＴが直列接続されたメモリセルユニット５とを具備し、前記第１ゲート電極同士の間隔、及び前記第１ゲート電極と前記第２ゲート電極の間隔は、前記第２ゲート電極同士の間隔の２倍以上であり、前記第２ゲート電極間における前記半導体基板１２表面は、前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板１２表面と同一面にあり、前記第１ゲート電極間における前記半導体基板１２表面は、前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板１２表面よりも低く位置する。【選択図】図３
2010153481.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１ゲート電極を備えた選択トランジスタと、
前記半導体基板上に形成され、電荷蓄積層と制御ゲートとを含む第２ゲート電極を備えたメモリセルトランジスタと、
２つの前記選択トランジスタ間に複数の前記メモリセルトランジスタが直列接続された、複数のメモリセルユニットと
を具備し、隣接する前記第１ゲート電極同士の間隔、及び隣接する前記第１ゲート電極と前記第２ゲート電極の間隔は、隣接する前記第２ゲート電極同士の間隔の２倍以上であり、
隣接する前記第２ゲート電極間における前記半導体基板表面は、隣接する前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板表面と同一面にあり、
隣接する前記第１ゲート電極間における前記半導体基板表面は、隣接する前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板表面よりも低く位置する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１ゲート電極及び前記第２ゲート電極の側壁に形成された絶縁膜と、
前記第１ゲート電極間、及び隣接する前記第１ゲート電極と前記第２ゲート電極との間に形成され、酸化剤の侵入を防止可能な酸化防止膜を更に備え、
前記第１ゲート電極間における前記酸化防止膜の下端は、前記第１ゲート電極と前記第２ゲート電極との間における前記酸化防止膜の下端よりも、低く位置する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体基板上に形成され、第３ゲート電極を備えるＭＯＳトランジスタを更に備え、
前記ＭＯＳトランジスタのソースまたはドレインの表面は、隣接する前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板表面よりも、低く位置する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御ゲート及び前記第１ゲート電極の表面の少なくとも一部はシリサイド化され、
前記第１ゲート電極において前記シリサイド化された領域の膜厚は、前記制御ゲートにおいて前記シリサイド化された領域の膜厚よりも大きい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記制御ゲート及び前記第３ゲート電極の表面の少なくとも一部はシリサイド化され、
前記第３ゲート電極において前記シリサイド化された領域の膜厚は、前記制御ゲートにおいて前記シリサイド化された領域の膜厚よりも大きい
ことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、積層ゲート構造を有する半導体メモリの構成に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。特に、高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが広く知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、電荷蓄積層と制御ゲートを含む積層ゲートを備えたメモリセルトランジスタと、選択トランジスタを備える（例えば特許文献１参照）。そして、積層ゲートの側壁、選択トランジスタ及び周辺回路のＭＯＳトランジスタのゲート電極の側壁には、側壁スペーサが形成されるのが一般的である。
【０００４】
この際、積層ゲート間は側壁スペーサとなる絶縁膜によって完全に埋め込まれる。従って、この絶縁膜をエッチングして側壁スペーサを形成する際には、積層ゲート間の半導体基板はエッチングされない。
【０００５】
しかし、積層ゲート間以外の領域では、上記エッチング工程において半導体基板の表面がエッチングされ、これがＮＡＮＤ型フラッシュメモリの動作信頼性を劣化させる原因となる場合があった。
【特許文献１】特開２００４−６４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、半導体基板上に形成され、第１ゲート電極を備えた選択トランジスタと、前記半導体基板上に形成され、電荷蓄積層と制御ゲートとを含む第２ゲート電極を備えたメモリセルトランジスタと、２つの前記選択トランジスタ間に複数の前記メモリセルトランジスタが直列接続された、複数のメモリセルユニットとを具備し、隣接する前記第１ゲート電極同士の間隔、及び隣接する前記第１ゲート電極と前記第２ゲート電極の間隔は、隣接する前記第１ゲート電極同士の間隔よりも大きく、隣接する前記第２ゲート電極間における前記半導体基板表面は、隣接する前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板表面と同一面にあり、隣接する前記第１ゲート電極間における前記半導体基板表面は、隣接する前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板表面よりも低く位置する。
【発明の効果】
【０００８】
本発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１０】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について、以下、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１１】
＜ＮＡＮＤ型フラッシュメモリの全体構成について＞
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【００１２】
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、センスアンプ３、及びロウデコーダ４を備えている。まず、メモリセルアレイ２の構成について説明する。
【００１３】
メモリセルアレイ２は、複数のメモリブロックＢＬＫ０〜ＢＬＫｍ（ｍは２以上の自然数）を備えている。以下、メモリブロックＢＬＫ０〜ＢＬＫｍを区別しない場合には、単にメモリブロックＢＬＫと呼ぶことにする。メモリブロックＢＬＫの各々は、（ｎ＋１）個（ｎは１以上の自然数）のメモリセルユニット５を備えている。
【００１４】
メモリセルユニット５の各々は、例えば８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１５】
上記メモリセルトランジスタの電荷蓄積層は、例えば多結晶シリコン等の導電膜（浮遊ゲート）を用いても良いが、絶縁膜であっても良い（ＭＯＮＯＳ構造）。この場合、積層ゲートは、ゲート絶縁膜上に絶縁膜を用いて形成された電荷蓄積層と、電荷蓄積層上に電荷蓄積層よりも高誘電率材料を用いて形成されたブロック層と、ブロック層上に形成された制御ゲートとを含む。
【００１６】
選択トランジスタＳＴ１、ＳＴ２もメモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。但し選択トランジスタＳＴ１、ＳＴ２においては、一部領域においてゲート間絶縁膜が除去されることで、積層ゲート構造の下層ゲートと上層ゲートとが電気的に接続されている。
【００１７】
メモリブロックＢＬＫの各々において、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ７を、単にワード線ＷＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット５を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１８】
上記構成のメモリセルアレイ２において、同一列にあるメモリセルユニット５における選択トランジスタＳＴ１のドレインは、同一のビット線ＢＬ０〜ＢＬｎに共通に接続されている。ビット線ＢＬ０〜ＢＬｎについても、単にビット線ＢＬと呼ぶことがある。すなわちビット線ＢＬは、複数のメモリブロックＢＬＫ間で、メモリセルユニット５を共通接続する。他方、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、同一のメモリブロックＢＬＫ内において、メモリセルユニット５を共通接続する。また、メモリセルアレイ２に含まれるメモリセルユニット５は、同一のソース線ＳＬに共通接続されている。
【００１９】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一のメモリブロックＢＬＫ内におけるメモリセルユニット５は一括してデータが消去される。すなわち、メモリブロックＢＬＫが消去単位となる。
【００２０】
センスアンプ３は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。この際センスアンプ３は、ビット線ＢＬに流れる電流、または電圧をセンスする。またデータの書き込み時には、ビット線ＢＬにデータを転送して、全ビット線につき一括して該データを書き込む。
【００２１】
ロウデコーダ４は、メモリブロックＢＬＫ毎に設けられている。そしてロウデコーダ４は、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、対応するメモリブロックＢＬＫに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。
【００２２】
＜メモリセルアレイ２の構成の詳細について＞  
次に、上記メモリセルアレイ２の構成の詳細について、以下説明する。
【００２３】
＜平面構成＞  
まず、各メモリブロックＢＬＫの平面構成について、図２を用いて説明する。図２は、メモリブロックＢＬＫの平面図である。
【００２４】
図示するようにメモリセルアレイ２は、データを保持するメモリセルユニット５が形成されたセル領域と、選択トランジスタＳＴ１、ＳＴ２のゲートと後述するシャント（shunt）配線とが接続されるシャント領域とを備えている。セル領域とシャント領域は、半導体基板面内の第１方向に沿って、交互に配置されている。
【００２５】
セル領域及びシャント領域における半導体基板１０中には、第１方向に直交する第２方向に沿ったストライプ形状の素子領域ＡＡが、複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００２６】
半導体基板１０上には、セル領域及びシャント領域における複数の素子領域ＡＡを跨ぐようにして、第１方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。セル領域において、ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層（浮遊ゲートＦＧ）が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。シャント領域においても、セル領域と同様の構成が設けられるが、シャント領域における本構成は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２として機能するものでは無い（ダミー素子となる）。
【００２７】
メモリブロックＢＬＫは、図２における第２方向に沿って、複数配置されている。そして、第２方向で隣接するメモリブロックＢＬＫは、選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣接し、これらが不純物拡散層を共有する。
【００２８】
従って、隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そして、このドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第２方向に沿ったストライプ形状のビット線ＢＬ（図示せず）に接続される。また、隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そして、このソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線ＳＬ（図示せず）に接続される。
【００２９】
隣接するワード線ＷＬとセレクトゲート線ＳＧＤとの間隔Ｗ１、ワード線ＷＬとセレクトゲート線ＳＧＳとの間隔Ｗ１、セレクトゲート線ＳＧＤ同士の間隔Ｗ２、及びセレクトゲート線ＳＧＳ同士の間隔Ｗ２は、隣接するワード線ＷＬ同士の間隔Ｗ３の少なくとも２倍以上とされる。但し、セレクトゲート線ＳＧＤ同士、及びセレクトゲート線ＳＧＳ同士の間にはコンタクトプラグＣＰ１またはＣＰ２が設けられるので、通常、間隔Ｗ２はＷ１よりも大きい。
【００３０】
また、セレクトゲート線ＳＧＤ、ＳＧＳには接続部ＥＩ（Etching Inter-poly）が設けられている。接続部ＥＩは、選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造において、ゲート間絶縁膜が除去された領域であり、接続部ＥＩを介して下層ゲートと上層ゲートとが接続される。接続部ＥＩは、長手方向が第１方向に沿った例えば矩形の形状を有している。
【００３１】
シャント領域において、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されるコンタクトプラグＣＰ３、ＣＰ４が設けられている。シャント領域においても接続部ＥＩが連続して設けられているので、コンタクトプラグＣＰ３、ＣＰ４はセレクトゲート線ＳＧＤ、ＳＧＳの接続部ＥＩ上に設けられることになる。そしてコンタクトプラグＣＰ３、ＣＰ４は、それぞれ図示せぬシャント配線に接続される。シャント配線は、ロウデコーダ４から与えられるロウ方向の選択信号を伝送するための配線であり、選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造よりも低抵抗の配線層で形成される。このシャント配線により伝送された選択信号を、シャント領域において選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造に与えることで、高速な選択動作が可能となる。
【００３２】
また例えば、あるブロックに着目した時に、コンタクトプラグＣＰ３、ＣＰ４は第１方向に沿って交互に設けられる。すなわち、あるシャント領域においてはコンタクトプラグＣＰ３が設けられ、コンタクトプラグＣＰ４は設けられない。そして当該シャント領域に隣接するシャント領域では、コンタクトプラグＣＰ４が設けられ、コンタクトプラグＣＰ３は設けられない。
【００３３】
＜断面構成＞  
次に、上記構成のメモリセルユニット５の断面構成について、図３を用いて説明する。図３は、図２におけるＹ１−Ｙ１’線（第２方向）に沿った断面図である。
【００３４】
図示するように、ｐ型半導体基板１０の表面領域内にはｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。また、ｎ型ウェル領域１２の表面内には、第２方向に沿ったストライプ形状の素子分離領域ＳＴＩ（図示せず）が、複数形成されている。そして、隣接する素子分離領域ＳＴＩ間の領域が、素子領域ＡＡとなる。
【００３５】
素子領域ＡＡとなるウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、並びにゲート間絶縁膜１５上に順次形成された多結晶シリコン層１６、１７及びシリサイド層１８を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、ＯＮＯ膜、またはＯＮＯＮ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またメモリセルトランジスタＭＴのゲート絶縁膜１３は、トンネル絶縁膜として機能するものである。
【００３６】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は第１方向においてメモリセルトランジスタＭＴ毎に分離され、電荷蓄積層（浮遊ゲートＦＧ）として機能する。他方、多結晶シリコン層１６、１７及びシリサイド層１８は、第１方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。すなわち、多結晶シリコン層１６、１７及びシリサイド層１８は、素子分離領域ＳＴＩをまたいで、複数の素子領域ＡＡ上にわたって延びるように形成されている。なお、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の上面より低くなるように形成されている。そしてゲート間絶縁膜１５は、多結晶シリコン層１４において、素子分離領域ＳＴＩの表面から突出した領域の側面上にも形成されている。
【００３７】
選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１４、１６、１７及びシリサイド層１８はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１４、１６、１７及びシリサイド層１８が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお選択トランジスタＳＴ１、ＳＴ２においては、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより形成された開口部を有する接続部ＥＩが形成されている。この接続部ＥＩを介して、多結晶シリコン層１４と、多結晶シリコン層１６、１７とが、接続される。
【００３８】
シャント部のセレクトゲート線ＳＧＤ、ＳＧＳにおいては、選択トランジスタＳＴ１、ＳＴ２と同様の構造をしているが、接続部ＥＩ１上のシリサイド層１８にコンタクトプラグＣＰ３、ＣＰ４がそれぞれ接続されている点が異なる。
【００３９】
ゲート電極間に位置するウェル領域１２の表面内には、ｎ型不純物拡散層１９が形成されている。不純物拡散層１９は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１９、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００４０】
隣接する積層ゲート間には、シリコン酸化膜等を材料に用いた側壁絶縁膜２０が形成されている。この側壁絶縁膜２０は、メモリセルトランジスタＭＴ同士の積層ゲート間の領域を完全に埋め込む。
【００４１】
他方、側壁絶縁膜２０は、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域については、完全に埋め込まず、積層ゲートの側壁及び不純物拡散層１９の表面上に沿って設けられる。また、隣接する選択トランジスタ同士の積層ゲート間の領域では、積層ゲートの側壁にのみ設けられる。そして、これらの領域においては、側壁絶縁膜２０上に、例えばＴＥＯＳ（Tetraethylorthosilicate）を用いて形成された絶縁膜２１、及び例えばＳｉＮを用いて形成された絶縁膜２２が形成されている。
【００４２】
ここで、絶縁膜２１はメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域を埋めない膜厚で形成され、絶縁膜２２がメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲートの上層間の領域にも形成されている。側壁絶縁膜２０及び絶縁膜２１にシリコン酸化膜またはＴＥＯＳを用い、絶縁膜２２がＳｉＮを用いた場合、絶縁耐圧が高いＳｉＮがメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲートの上層間に形成される。その結果、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲートの上層間をシリコン酸化膜またはＴＥＯＳで埋めるよりも耐圧が向上する。
【００４３】
そして、半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、及び絶縁膜２０〜２２を被覆するようにして、層間絶縁膜２３が形成されている。この層間絶縁膜２３は選択トランジスタＳＴ１、ＳＴ２間に形成された層間絶縁膜２３−１と、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２上に形成された層間絶縁膜２３−２から構成される。この層間絶縁膜２３−１、２３−２は同じ材質から構成されていても良いし、異なる材質から形成されていても良い。
【００４４】
層間絶縁膜２３中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１９に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２３上には、コンタクトプラグＣＰ２に接続される金属配線層２４が形成されている。金属配線層２４はソース線ＳＬとして機能する。また層間絶縁膜２３中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１９に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜２３上に、コンタクトプラグＣＰ５に接続される金属配線層２５が形成されている。更に層間絶縁膜２５中には、それぞれが選択トランジスタＳＴ１、ＳＴ２のゲート電極（シリサイド層１８）に達するコンタクトプラグＣＰ３、ＣＰ４が形成されている（図示せず）。そして層間絶縁膜２３上に、それぞれコンタクトプラグＣＰ３、ＣＰ４と接続される金属配線層（シャント配線）が形成されている（図示せず）。
【００４５】
層間絶縁膜２３上には、金属配線層２４、２５を被覆するようにして、層間絶縁膜２６が形成されている。層間絶縁膜２６中には、金属配線層２５に達するコンタクトプラグＣＰ６が形成されている。層間絶縁膜２６上には、複数のコンタクトプラグＣＰ６に共通に接続され、第２方向に沿ったストライプ形状の金属配線層２７が形成されている。金属配線層２７は、素子領域ＡＡの直上に位置するように、層間絶縁膜２６上に形成される。金属配線層２７はビット線ＢＬとして機能するものであり、コンタクトプラグＣＰ５、ＣＰ６及び金属配線層２５は、図２におけるコンタクトプラグＣＰ１に相当する。
【００４６】
＜断面構造の詳細について＞  
図４は、図３において、隣接する選択トランジスタＳＴ１を含む領域の拡大図である。なお以下では、隣接するメモリセルトランジスタＭＴの積層ゲート間に位置する不純物拡散層１９を不純物拡散層１９−１と呼び、隣接するメモリセルトランジスタと選択トランジスタＳＴ１の積層ゲート間に位置する不純物拡散層１９を不純物拡散層１９−２と呼び、隣接する選択トランジスタＳＴ１の積層ゲート間に位置する不純物拡散層１９（ドレイン）を、不純物拡散層１９−３と呼ぶことにする。
【００４７】
図示するように、不純物拡散層１９−３の表面の少なくとも一部領域は、選択トランジスタＳＴ１のチャネル領域表面、すなわちウェル領域１２とゲート絶縁膜１３との接触面よりも、深さｄ１だけ低い位置にある。つまり不純物拡散層１９−３は、その表面に段差を有し、その一部領域が窪んだ形状を有している。そして、その窪んだ領域上に、コンタクトプラグＣＰ５が形成される。
【００４８】
他方、不純物拡散層１９−２の表面は、不純物拡散層１９−１と同一面上にある。そしてこれら不純物拡散層１９−１、１９−２の表面は、選択トランジスタＳＴ１及びメモリセルトランジスタＭＴのチャネル領域表面、すなわちウェル領域１２とゲート絶縁膜１３との接触面と、同一面上に位置する。
【００４９】
言い換えるならば、不純物拡散層１９−１と側壁絶縁膜２０との接触面、及び不純物拡散層１９−２と側壁絶縁膜２０との接触面は、半導体基板１０とゲート絶縁膜１３との接触面と同一面上にある。他方、不純物拡散層１９−３とコンタクトプラグＣＰ５（及び絶縁膜２１、２２）との接触面は、半導体基板１０とゲート絶縁膜１３との接触面よりも低く位置している。
【００５０】
更に換言すれば、隣接する選択トランジスタＳＴ１の積層ゲート間における半導体基板１０の表面は、メモリセルトランジスタＭＴと選択トランジスタＭＴ１の積層ゲート間における半導体基板１０の表面よりも低く位置する。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１の積層ゲート間における半導体基板１０の表面は、隣接するメモリセルトランジスタＭＴの積層ゲート間における半導体基板１０の表面と、同一面にある。
【００５１】
更には、隣接する選択トランジスタＳＴ１の積層ゲート間における絶縁膜２２の下端は、メモリセルトランジスタＭＴと選択トランジスタＳＴ１の積層ゲート間における絶縁膜２２の下端よりも、低く位置する、ということも出来る。
【００５２】
そして、不純物拡散層１９−３は、不純物拡散層１９−１、１９−２よりも深く形成される。すなわち、不純物拡散層１９−３の底部は、不純物拡散層１９−１、１９−２の底部よりも、半導体基板１０表面から深い位置にある。なお、不純物拡散層１９−３は、半導体基板１０表面から浅い領域と深い領域とを含むＬＤＤ構造を備えている。
【００５３】
図４では選択トランジスタＳＴ１の場合について説明したが、選択トランジスタＳＴ２も同様の構成を有している。すなわち、上記説明において、不純物拡散層１９−３を選択トランジスタＳＴ２のソース領域と読み替えても良い。
【００５４】
＜メモリセルアレイ２の製造方法について＞  
次に、上記構成のメモリセルアレイ２の製造方法について、図５乃至図１６を用いて説明する。図５乃至図１６は、メモリセルアレイ２の製造工程を順次示す断面図であり、図２におけるＹ１−Ｙ１’線に沿った領域のうち、２本のセレクトゲート線ＳＧＤからワード線ＷＬ６までを含む領域を示している。なお、選択トランジスタＳＴ２の製造方法については図示を省略するが、以下説明する選択トランジスタＳＴ１と同様である。
【００５５】
まず図５に示すように、ｐ型半導体基板（シリコン基板）１０におけるメモリセルアレイ２形成領域の表面内に、イオン注入によりｎ型ウェル領域１１を形成し、更にｎ型ウェル領域１１の表面内にｐ型ウェル領域１２を形成する。
【００５６】
引き続きウェル領域１２上に、ゲート絶縁膜１３を、シリコン酸化膜またはシリコンオキシナイトライド膜を用いて形成する。次に、ゲート絶縁膜１３上に多結晶シリコン層１４を形成する。多結晶シリコン層１４は、メモリセルトランジスタＭＴにおいては電荷蓄積層として機能するものである。そして多結晶シリコン層１４は、導電性不純物として例えばｎ型不純物であるリンまたは砒素が注入されたｎ型半導体である。多結晶シリコン層１４は、例えばＳｉＧｅ層に置き換えられても良い。
【００５７】
次に、フォトリソグラフィ工程とエッチングにより、素子分離領域ＳＴＩとなる領域に溝を掘る（図示せず）。具体的には多結晶シリコン層１４、ゲート絶縁膜１３、及び半導体基板１０を順次エッチングする。これにより、素子分離領域ＳＴＩ形成用の溝が、多結晶シリコン層１４と自己整合的に形成される。その後、溝内部に、絶縁膜（シリコン酸化膜）を埋め込み、素子分離領域ＳＴＩを形成する。この際、絶縁膜の表面をエッチバックすることで、絶縁膜の上面を多結晶シリコン層１４の表面よりも低くする。
【００５８】
次に、多結晶シリコン層１４上に、シリコン酸化膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造を有するゲート間絶縁膜１５を全面堆積する。引き続き、ゲート間絶縁膜１５上に多結晶シリコン層１６を全面堆積する。
【００５９】
次に、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）等の異方性のエッチングとにより、接続部ＥＩを形成する。すなわち、選択トランジスタＳＴ１、ＳＴ２形成予定領域の一部における多結晶シリコン層１６及びゲート間絶縁膜１５を除去する。この結果、接続部ＥＩが形成され、接続部ＥＩでは多結晶シリコン層１４が露出される。
【００６０】
その後、多結晶シリコン層１６上、及び接続部ＥＩ内に露出された多結晶シリコン層１４上に、多結晶シリコン層１７を堆積する。多結晶シリコン層１７は、導電性不純物として例えばｎ型不純物であるリンまたは砒素を添加されたｎ型半導体である。多結晶シリコン層１７は、接続部ＥＩにおける開口部を埋め込むことにより、多結晶シリコン層１４と接するように形成される。
【００６１】
次に、積層ゲートを形成するためのエッチングの際のマスクを形成する。まず図５に示すように、多結晶シリコン層１７上にシリコン酸化膜、またはシリコン窒化膜等の絶縁膜（犠牲ハードマスク）３０を形成し、絶縁膜３０上にフォトレジスト２９を塗布する。そしてフォトリソグラフィ技術により、フォトレジスト２９を第２方向に沿ったストライプ形状にパターニングする。その後、フォトレジスト２９をマスクに用いたＲＩＥ法等の異方性のエッチングにより、絶縁膜３０をパターニングする。  
以上の工程によって、図５の構成が得られる。
【００６２】
引き続き、アッシング等によりフォトレジスト２９を除去する。その後、例えば等方性のエッチングにより、絶縁膜３０をスリミング（slimming）する。この結果得られた絶縁膜３０の線幅は、メモリセルトランジスタＭＴ形成予定領域では、隣接するワード線間隔Ｗ３に等しくなる。また、選択トランジスタＳＴ１、ＳＴ２形成予定領域では、セレクトゲート線ＳＧＤ、ＳＧＳの線幅よりも小さくなる。
【００６３】
次に図７に示すように、多結晶シリコン層１７上及び絶縁膜３０上に、例えばシリコン酸化膜やシリコン窒化膜等の絶縁膜３１を形成する。絶縁膜３１は、絶縁膜３０及び多結晶シリコン層１７に対して十分なエッチング選択比の取れる材料であれば良い。また絶縁膜３０の膜厚は、ワード線ＷＬにつき目標とする線幅と等しくする。
【００６４】
引き続き図８に示すように、ＲＩＥ等の異方性のエッチングにより、絶縁膜３０上面上、及び多結晶シリコン層１７上の絶縁膜３１を除去し、絶縁膜３１を絶縁膜３０の側面にのみ残存させる。この際、接続部ＥＩ直上の領域は、絶縁膜３０と絶縁膜３１によって被覆される。
【００６５】
次に図９に示すように、選択トランジスタＳＴ１、ＳＴ２形成予定領域を、例えばフォトレジスト３２等により被覆する。そして、選択トランジスタＳＴ１、ＳＴ２形成予定領域における絶縁膜３０、３１をフォトレジスト３２により保護しつつ、ウェットエッチングを行う。これにより、メモリセルトランジスタＭＴ形成予定領域における絶縁膜３０を除去し、絶縁膜３１を残存させる。
【００６６】
その後フォトレジスト３２を除去する。この結果、図１０に示すように、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の積層ゲート形成用のマスクが、絶縁膜３０、３１によって完成する。この際、隣接するセレクトゲート線とワード線との間隔が、隣接するワード線間隔の２倍以上大きくなるよう、マスクが形成される。
【００６７】
次に、図１０に示すマスクを用いたＲＩＥ等の異方性エッチングにより、多結晶シリコン層１７、１６、ゲート間絶縁膜１５、多結晶シリコン層１４、及びゲート絶縁膜１３を、第１方向に沿ったストライプ形状にパターニングする。その結果、図示するように、メモリセルトランジスタＭＴの積層ゲートＧＷＬ、及び選択トランジスタＳＴ１、ＳＴ２の積層ゲートＧＳＧが完成する。なおこの際、接続部ＥＩが積層ゲートＧＳＧに含まれるようにエッチングが行われる。その後、マスクを除去する。
【００６８】
次に図１２に示すように、積層ゲートＧＷＬ、ＧＳＧをマスクにして、ｐ型不純物のイオン注入が行われる。その結果、ウェル領域１２の表面内に不純物拡散層１９が形成され、これによりメモリセルトランジスタＭＴが完成する。本工程において形成される不純物拡散層は、選択トランジスタＳＴ１、ＳＴ２においてはＬＤＤ領域となる。
【００６９】
引き続き図１２に示すように、ウェル領域１２上に、積層ゲートＧＷＬ、ＧＳＧの上面及び側面を被覆するようにして、例えばシリコン酸化膜（ＴＥＯＳ膜）等による絶縁膜２０を形成する。この際、絶縁膜２０の膜厚は、Ｗ３／２以上とされる。すると、積層ゲートＧＷＬの間隔はＷ３であるので、積層ゲートＧＷＬ間の領域は、絶縁膜２０により完全に埋め込まれる。これに対して、積層ゲートＧＷＬと積層ゲートＧＳＧとの間の領域、及び積層ゲートＧＳＧ間の領域は、絶縁膜２０によって完全には埋め込まれず、絶縁膜２０は積層ゲートＧＷＬ、ＧＳＧの側壁及び不純物拡散層１９表面に沿って形成される。
【００７０】
次に図１３に示すように、絶縁膜２０上にフォトレジスト３３を塗布し、フォトリソグラフィ技術により、積層ゲートＧＳＧ間の領域を開口する。この際、端部が積層ゲートＧＳＧ上に位置するように、開口が形成される。そして、フォトレジスト３３をマスクに用いたＲＩＥ等により、絶縁膜２０をエッチングする。その結果、積層ゲートＧＳＧ間の領域では、絶縁膜２０が積層ゲートＧＳＧの側壁にのみ残存し、側壁絶縁膜２０が完成する。また、開口部内では積層ゲートＧＳＧの多結晶シリコン層１７が露出される。この際、積層ゲートＧＳＧ間における不純物拡散層１９の表面も一部エッチングされる。そのため、この不純物拡散層１９の表面の一部は、選択トランジスタＳＴ１のチャネル領域表面よりも、ｄ１だけ深くなる。
【００７１】
次に図１４に示すように、フォトレジスト３３を除去する。そして、積層ゲートＧＷＬ、ＧＳＧ及び絶縁膜２０をマスクにして、ｎ型不純物をウェル領域１２内に注入する。その結果、選択トランジスタＳＴ１のドレイン領域となる不純物拡散層１９が完成する。本工程により、選択トランジスタＳＴ１のドレインは、選択トランジスタＳＴ１のソース、並びにメモリセルトランジスタＭＴのソース及びドレインよりも深く形成される。
【００７２】
引き続き図１４に示すように、絶縁膜２０上、及び図１３のエッチングで露出された領域上に、シリコン酸化膜（ＴＥＯＳ膜）等による絶縁膜２１を形成し、更にシリコン酸化膜２１上にシリコン窒化膜等による絶縁膜２２を形成する。絶縁膜２２は、酸化防止膜として機能する膜であり、絶縁膜２１よりも下の領域に酸化剤が浸透することを防止する。積層ゲートＧＳＧ間には、積層ゲートＧＳＧの側壁部分以外には絶縁膜２０は存在しない。従って、積層ゲートＧＳＧ間における絶縁膜２２の下端は、積層ゲートＧＷＬ、ＧＳＧ間における絶縁膜２２の下端よりも、絶縁膜２０の膜厚と、不純物拡散層１９に形成された段差の深さｄ１とを足した分だけ、低く位置する。
【００７３】
次に、図１５に示すように、全面に例えば、ＢＰＳＧからなる層間絶縁膜２３−１を堆積する。その後、絶縁膜２２をストッパーに用いたＣＭＰ法により、層間絶縁膜２３−１を平坦化する。
【００７４】
次に図１６に示すように、絶縁膜２０〜２２の一部をＲＩＥ法等によりエッチングし、積層ゲートＧＷＬ、ＧＳＧの上面を露出させる。なおこの際、積層ゲートＧＳＧ上の一部領域には、絶縁膜２０が存在しない。従って、このエッチングの結果、積層ゲートＧＳＧ間における絶縁膜２０〜２２の上面は、積層ゲートＧＷＬと積層ゲートＧＳＧと間における絶縁膜２０〜２２の上面、及び積層ゲートＧＷＬ間における絶縁膜２０の上面よりも、ｄ２だけ低くなる。なお図１６では、層間絶縁膜２３−１の上面が絶縁膜２０〜２２の上面と等しくなっているが、エッチングレートの関係から、絶縁膜２０〜２２の上面より低くなる場合もある。
【００７５】
引き続き、全面にタングステン等の金属層を形成した後、熱処理を行うことにより、多結晶シリコン層１７の表面をシリサイド化する。これにより、シリサイド層１８が形成される。なお、本工程においては、多結晶シリコン層１７の全てをシリサイド化しても良い。
【００７６】
その後は、層間絶縁膜、コンタクトプラグ、及び金属配線層などを周知の技術により形成し、図３に示す構造を完成させる。以上では選択トランジスタＳＴ１のみ説明したが、選択トランジスタＳＴ２も同様の方法で形成される。この際、積層ゲートＧＳＧ間の不純物拡散層１９は、選択トランジスタＳＴ２のソースとして機能する。
【００７７】
＜効果＞  
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（１）及び（２）の効果が得られる。
【００７８】
（１）ＮＡＮＤ型フラッシュメモリの信頼性を向上出来る。  
微細化の進むＮＡＮＤ型フラッシュメモリでは、現状のフォトリソグラフィ技術の限界を超えたパターニング技術が必要とされる。すなわち、特にワード線ＷＬは、フォトリソグラフィ技術の最小加工寸法よりも小さいサイズとされることが要求される。
【００７９】
この要求を満たすためには、例えば上記実施形態において図５乃至図１０で説明したダブルパターニング技術を用いることが出来る。ダブルパターニング技術とは次のような技術である。まず、通常のフォトリソグラフィ技術を用いて解像したパターンを犠牲ハードマスク（絶縁膜３０）に転写する（図５参照）。次に、新たなハードマスクとなる材料（絶縁膜３１）を成膜し、これを異方性エッチングすることで、犠牲ハードマスクの側壁にのみ残存させる（図７、図８参照）。その後、犠牲ハードマスクを除去して（図９参照）、残った新たなハードマスクを、マスクとして用いる（図１０参照）。
【００８０】
本方法によれば、絶縁膜３１の膜厚がそのままマスクの寸法となる。従って、絶縁膜３１の膜厚を小さくすることで、最小加工寸法未満のサイズのマスクを作ることが出来る。
【００８１】
しかしながら本手法であると、ライン寸法がハードマスク材の膜厚で決定されるため、この膜厚と異なる幅を持つパターンのマスクを形成することは非常に困難である。つまり、本手法により複数のライン寸法を含むマスクを形成することは困難である。例えば、セレクトゲート線のライン幅は、ワード線のライン幅と異なる。従って、上記ダブルパターニング技術によって、セレクトゲート線のマスクとワード線のマスクとを同一工程で形成することは非常に困難である。
【００８２】
従って、複数のライン寸法を含むマスクを形成するには、それぞれについてマスクを作り分ける必要がある。以下では、犠牲ハードマスクの側壁に残したハードマスクによる最小加工寸法以下のパターンを側壁パターン（図１０におけるワード線加工用マスク３１）と呼び、側壁パターンよりも幅広のそれ以外のパターンを幅広パターン（図１０におけるセレクトゲート線加工用マスク３０、３１）と呼ぶことにする。
【００８３】
本実施形態に係る手法であると、以下のようにして側壁パターンと幅広パターンとを作り分けている。すなわち、絶縁膜３１を残しつつ犠牲ハードマスク３０を除去する際、幅広パターンの形成領域（選択トランジスタ形成予定領域）を、フォトレジスト等によりマスクする（図９参照）。これにより、幅広パターンにおいては犠牲ハードマスク３０を残存させ、犠牲ハードマスク３０と絶縁膜３１とにより、幅広パターンを形成する。
【００８４】
その後、犠牲ハードマスクはウェットエッチングで除去される。従って、フォトレジスト３２は幅広パターンの領域全体を完全に被覆している必要がある。なぜなら、幅広パターンがフォトレジスト３２から少しでも露出されていると、ウェットエッチングのエッチャントが幅広パターンに浸み込み、幅広パターンのパターン形状が崩れてしまうからである。
【００８５】
この際、側壁パターンと幅広パターンとの境界領域をどれだけ小さくできるかは、フォトレジストプロファイルや合わせ精度に応じて決まる。そしてＮＡＮＤ型フラッシュメモリのメモリセルアレイにおいては、セレクトゲート線とワード線と間（ＳＧ−ＷＬ間）の領域が、上記境界領域となる。
【００８６】
ここで、リソグラフィの解像限界を例えば８０ｎｍとすると、側壁パターンはこのリソグラフィの解像限界よりも細い４０ｎｍ程度のライン・スペースになる。また、境界領域としては、リソグラフィの解像限界である８０ｎｍの合わせ余裕４０ｎｍ程度を考慮しても、例えば１２０ｎｍ以上が必要とされる。その結果、ＳＧ−ＷＬ間の間隔は、隣接するワード線同士（ＷＬ−ＷＬ間）の間隔の数倍となる。このことは、ダブルパターニング技術を必要とせず、ＷＬ−ＷＬ間の間隔と、ＳＧ−ＷＬ間の間隔とが等しい、従前の世代のＮＡＮＤ型フラッシュメモリと対照的である。
【００８７】
以上のようにＳＧ−ＷＬ間がＷＬ−ＷＬ間よりも広い構成であると、次のような問題が発生する可能性がある。図１２に示すように、ワード線とセレクトゲート線の側壁には、側壁絶縁膜となる絶縁膜２０が形成される。これは、選択トランジスタについてＬＤＤ（Lightly Doped Drain）構造を形成するためである（図１４参照）。従って、選択トランジスタの特性制御の観点から、絶縁膜２０の膜厚は、精密に制御されなければならない。すると、許容されるＳＧ−ＷＬ間隔がＷＬ−ＷＬ間隔の数倍であるような構成の場合、絶縁膜２０の膜厚を、選択トランジスタにつき所望の特性を得られ、且つＳＧ−ＷＬ間隔を完全に埋め込むことが出来るような値とすることは、非常に困難となるおそれがある。これは、側壁パターンと幅広パターンの作り分けの際に問題になるフォトリソグラフィのレジスト断面形状、合わせ精度の他、犠牲ハードマスクへ転写するパターンの解像裕度、という問題も含む。このような場合には、図１２に示すように、ＳＧ−ＷＬ間は、絶縁膜２０によって完全には埋め込まれないこととなる。
【００８８】
すると、図１２に示す構成において絶縁膜２０をエッチングすると、ＳＧ−ＷＬ間におけるシリコン基板１０もエッチングされる。この様子を図１７に示す。図１７は、図１２において絶縁膜２０のエッチングを行って得られる構成を示している。図示するように、ＳＧ−ＳＧ間だけでなく、ＳＧ−ＷＬ間のシリコン基板１０もエッチングされ、その表面は、選択トランジスタのチャネル領域の表面よりも、ｄ１だけ低くなる。このように、シリコン基板１０がエッチングされることを、以下、「ガウジング（gouging）」と呼ぶ。そして、このガウジングは、選択トランジスタや、選択トランジスタに隣接するメモリセルトランジスタのＳ−ファクターの上昇や、セル電流の低下の原因となり、ＮＡＮＤ型フラッシュメモリの特性を劣化させる。
【００８９】
この点、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、絶縁膜２０のエッチング工程の際、メモリセルトランジスタＭＴの形成予定領域、すなわち側壁パターンの形成領域、及び上記境界領域を、フォトレジスト３３で保護している（図１３参照）。従って、ＳＧ−ＷＬ間においてガウジングが発生することを防止出来る。そして、ＳＧ−ＷＬ間隔が大きい場合であっても、側壁絶縁膜２０の膜厚をＬＤＤ構造形成のための最適値としつつ、選択トランジスタの特性劣化を防止出来る。
【００９０】
一方、セレクトゲート線間の不純物拡散層１９は、ガウジング発生後にイオン注入を行うことで、形成されている。すなわち、選択トランジスタＳＴ１のソース、並びにメモリセルトランジスタＭＴのソース及びドレインよりも深く形成される。少なくともコンタクトプラグＣＰ５の底部がセレクトゲート線間の不純物拡散層１９の下面（底面）より上にあれば、コンタクトプラグＣＰ５のｐ型ウェル領域１２への短絡が発生しないので、ガウジングが発生していても問題ない。このことは、コンタクトプラグＣＰ２についても同様である。
【００９１】
また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、図１４で説明したように、ＳｉＮ膜等の酸化防止膜２２によって被覆される。この際、ＳＧ−ＷＬ間の不純物拡散層１９の表面は、酸化防止膜２２から絶縁膜２０、２１の膜厚分だけ離隔している。その結果、酸化防止膜２２に起因した固定電荷がメモリセルユニットの素子領域ＡＡに与える影響を低減出来る。
【００９２】
（２）ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。  
本実施形態に係る構成であると、シリサイド工程の際、選択トランジスタＳＴ１の積層ゲートＳＧＳのドレイン側の側壁部分にある絶縁膜２０〜２２の上面は、ソース側の絶縁膜２０〜２２の上面及びメモリセルトランジスタＭＴの側壁にある絶縁膜２０の上面よりも低くなる（図１６参照）。より具体的には、絶縁膜２０の膜厚分だけ低くなる。選択トランジスタＳＴ２も同様である。
【００９３】
従って、選択トランジスタの積層ゲートＧＳＧは、メモリセルトランジスタＭＴに比べて、その表面からより深くまでシリサイド化される。その結果、セレクトゲート線ＳＧＤ、ＳＧＳを低抵抗化出来、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。
【００９４】
また、シリサイド層１８がより深くまで形成されることで、次のような効果も得られる。図１８は、シャント領域におけるセレクトゲート線ＳＧＤの、ビット線方向に沿った断面図である。図示するようにシャント領域では、セレクトゲート線ＳＧＤの一部となるシリサイド層１８に接するコンタクトプラグＣＰ３が、層間絶縁膜２３内に形成される。そして層間絶縁膜２３上には、コンタクトプラグＣＰ３に接続され、且つセレクトゲート線ＳＧＤのシャント配線となる金属配線層３４が形成される。図示を省略するが、セレクトゲート線ＳＧＳについても同様である。
【００９５】
コンタクトプラグＣＰ３は、シリサイド層１８をストッパーに用いて層間絶縁膜２３内にシリサイド層１８に達するコンタクトホールを形成し、その後、このコンタクトホール内を導電膜で埋め込むことにより形成される。そしてコンタクトプラグＣＰ３は、接続部ＥＩの直上に位置する。
【００９６】
この際、多結晶シリコン層１７は接続部ＥＩを埋め込んでいるので、その上面が窪む場合がある。その結果、図１８に示すように、シリサイド層１８の上面も窪んだ形状となる。すると、シリサイド層１８の膜厚が十分で無い場合、シリサイド層１８がストッパーとしての機能を十分に果たせず、コンタクトホールが多結晶シリコン層１８を突き抜けてしまうおそれがある。
【００９７】
この点、本実施形態に係る構成であると、セレクトゲート線ＳＧＤ、ＳＧＳのシリサイド層１８は十分深くまで形成される。特に、熱処理の温度、時間を調整することによりコンタクトプラグＣＰ３の底部がシリサイド層１８の厚い部分の上に形成される場合、または、コンタクトプラグＰ３及び接続部ＥＩの形成位置をセレクトゲート線ＳＧＤ、ＳＧＳの中心からずらし、コンタクトプラグＣＰ３の底部が接続部ＥＩ及びシリサイド層１８の厚い部分の上に形成される場合に効果がある。従って、セレクトゲート線の抵抗値を低減できるだけでなく、コンタクトプラグＣＰ３（及びＣＰ４）形成の際のプロセスマージンを向上出来る。
【００９８】
なお、上記実施形態では図１１に示すパターニング工程において、ゲート絶縁膜１３もエッチングする場合を例に説明した。しかし、本工程においてゲート絶縁膜１３を残しても良い。この場合に得られるメモリセルアレイの構造を図１９に示す。図１９は、図２におけるＹ１−Ｙ１’線に沿った断面図である。図示するように、ゲート絶縁膜１３は積層ゲート直下だけでなく、側壁絶縁膜２０の直下にも位置する。この場合、ＳＧ−ＷＬ間における酸化防止膜２２は、不純物拡散層１９の表面からゲート絶縁膜１３及び絶縁膜２０、２１の膜厚分だけ離隔される。
【００９９】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態における周辺トランジスタの構造に関するものである。以下では、第１の実施形態と異なる点については説明を省略する。
【０１００】
＜周辺トランジスタの断面構造について＞  
本実施形態に係る周辺トランジスタについて、図２０を用いて説明する。図２０は、周辺トランジスタのゲート長方向に沿った断面図である。以下では、低耐圧型のｎチャネルＭＯＳトランジスタＬＶ−ＴＲ、及び高耐圧型のｎチャネルＭＯＳトランジスタＨＶ−ＴＲを例に説明する。
【０１０１】
ＭＯＳトランジスタＨＶ−ＴＲは、例えばロウデコーダ４において、プログラム電圧ＶＰＧＭ（例えば２０Ｖ）、中間電圧ＶＰＡＳＳ（＜ＶＰＧＭ）等を転送するＭＯＳトランジスタである。プログラム電圧ＶＰＧＭは、データのプログラム時において選択ワード線に印加される電圧であり、ＦＮトンネリングにより電子を電荷蓄積層に注入するために必要な高電圧である。また中間電圧ＶＰＡＳＳは、データのプログラム時において非選択ワード線に印加される電圧であり、保持するデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。
【０１０２】
他方、ＭＯＳトランジスタＬＶ−ＴＲは、ＭＯＳトランジスタＨＶ−ＴＲよりも低耐圧のＭＯＳトランジスタである。そしてＭＯＳトランジスタＬＶ−ＴＲは、例えばロウデコーダ４において、ロウアドレス信号ＲＡをデコードするための回路に使用される。そして、例えば外部電圧Ｖcc（例えば１．５Ｖ）を電源電圧に用いて動作する。プログラム電圧ＶＰＧＭや中間電圧ＶＰＡＳＳは、外部電圧Ｖccを昇圧することによって得られる。
【０１０３】
図示するように、半導体基板１０の表面内には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩに周囲を取り囲まれるようにして、素子領域ＡＡ１、ＡＡ２が設けられている。そして素子領域ＡＡ１上にＭＯＳトランジスタＬＶ−ＴＲが形成され、素子領域ＡＡ２上にＭＯＳトランジスタＨＶ−ＴＲが形成されている。
【０１０４】
ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲは、それぞれゲート絶縁膜４０、４１上に形成された積層ゲートを備えている。積層ゲートの構造は、メモリセルアレイ２における選択トランジスタＳＴ１、ＳＴ２の積層ゲートと同様である。ＭＯＳトランジスタＨＶ−ＴＲのゲート絶縁膜４１は、高い耐圧を得るために、ＭＯＳトランジスタＬＶ−ＴＲのゲート絶縁膜４０の膜厚よりも大きくされている。
【０１０５】
そして半導体基板１０の表面内には、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲそれぞれのソース及びドレインとして機能する不純物拡散層１９が形成されている。選択トランジスタＳＴ１、ＳＴ２と異なり、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲでは、ソース及びドレインの両方がＬＤＤ構造を有している。
【０１０６】
以上の構成により、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲが構成される。なお、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲにおいても、選択トランジスタＳＴ１、ＳＴ２と同様にガウジングが生じている。すなわち、ＭＯＳトランジスタＬＶ−ＴＲの不純物拡散層１９の表面は、ＭＯＳトランジスタＬＶ−ＴＲのチャネル領域の表面、換言すれば半導体基板１０とゲート絶縁膜４０との接触面よりも、ｄ１だけ低く位置する。
【０１０７】
またＭＯＳトランジスタＨＶ−ＴＲにおいては、ＬＤＤ領域（不純物拡散層１９のうち、深さが浅い領域）の表面は、ＭＯＳトランジスタＨＶ−ＴＲのチャネル領域の表面、換言すれば半導体基板１０とゲート絶縁膜４１との接触面よりも低く位置する。更に不純物拡散層１９のうちの深い領域の表面は、ＬＤＤ領域の表面よりも、ｄ１だけ低く位置する。
【０１０８】
ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの側壁には、選択トランジスタＳＴ１、ＳＴ２と同様に、側壁絶縁膜２０、及び絶縁膜２１、２２が形成されている。そして半導体基板１０上に、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲを被覆する層間絶縁膜２３が形成されている。更に層間絶縁膜２３内には、それぞれＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのドレインに接続されたコンタクトプラグＣＰ７、ＣＰ８が形成され、またそれぞれＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのソースに接続されたコンタクトプラグＣＰ９、ＣＰ１０が形成されている。そして層間絶縁膜２３上には、コンタクトプラグＣＰ７〜ＣＰ１０にそれぞれ接続された金属配線層４３〜４６が形成される。
【０１０９】
なお、図示は省略するが、ｐチャネルＭＯＳトランジスタの場合も同様である。この場合には、半導体基板１０の表面内にｎ型ウェル領域を形成し、このｎ型ウェル領域上に周辺ＭＯＳトランジスタが形成される。
【０１１０】
＜ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの製造方法について＞  
次に、上記構成のＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの製造方法について、図２１乃至図２５を用いて説明する。図２１乃至図２５は、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの製造工程を順次示す断面図であり、チャネル長方向に沿った断面を示している。なお以下では、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲを、メモリセルアレイ２と同時に形成する場合を例に説明する。ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの製造方法は、基本的には第１の実施形態で説明した選択トランジスタＳＴ１、ＳＴ２の製造方法と同じである。
【０１１１】
まず、半導体基板１０内に素子分離領域ＳＴＩを形成し、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲを形成すべき素子領域ＡＡ１、ＡＡ２を形成する。次に、素子領域ＡＡ１上にゲート絶縁膜４０を形成し、素子領域ＡＡ２上にゲート絶縁膜４１を形成する。ゲート絶縁膜４１の膜厚は、ゲート絶縁膜４０の膜厚よりも大きく、メモリセルトランジスタＭＴのゲート絶縁膜１３の膜厚以上とされる。次に、第１の実施形態で説明した図５の工程において、ゲート絶縁膜４０、４１上に、多結晶シリコン層１３、ゲート間絶縁膜１５、多結晶シリコン層１６、１７、犠牲ハードマスク３０、及びフォトレジスト２９を順次形成する。なお、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの形成予定領域においても、接続部ＥＩが形成される。
【０１１２】
次に、犠牲ハードマスク３０をパターニングし、図６乃至図１０で説明した工程を経ることで、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのゲート電極形成用のマスクが完成する。このマスクは、選択トランジスタＳＴ１、ＳＴ２の積層ゲート形成用のマスクと同様、絶縁膜３０、３１を含む。当然ながら、図９の工程の際には、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの形成予定領域も、フォトレジスト３２によって保護される。
【０１１３】
そして、得られたマスクを用いてＲＩＥを行うことで、図２１に示すように、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのゲート電極を形成する。なお、それぞれのゲート電極は、別々のエッチング工程で形成される。以下では、ＭＯＳトランジスタＬＶ−ＴＲのゲート電極をＧＬＶと呼び、ＭＯＳトランジスタＨＶ−ＴＲのゲート電極をＧＨＶと呼ぶことにする。図示するようにゲート電極ＧＨＶ形成時には、エッチングは半導体基板１０表面に達するまで行われる。これは、ＬＤＤ領域形成のためのイオン注入工程においては、膜厚の大きいゲート絶縁膜４１が除去されていることが好ましいからである。その結果、素子領域ＡＡ２では深さｄ３のガウジングが発生する。
【０１１４】
他方、ゲート電極ＧＬＶ形成時には、エッチングはゲート絶縁膜４０の表面で停止される。従って、素子領域ＡＡ１ではガウジングは発生しない。勿論、ゲート電極ＧＬＶ形成時においても、半導体基板１０に達するまでエッチングを行っても良い。
【０１１５】
その後、ゲート電極ＧＬＶ、ＧＨＶをマスクに用いて、半導体基板１０の表面にｎ型不純物をイオン注入する。これにより、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのＬＤＤ領域となる浅い不純物拡散層１９を形成し、図２１の構成を得る。
【０１１６】
次に図２２に示すように、第１の実施形態で説明した図１２の工程を行い、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの形成領域上に絶縁膜２０を形成する。
【０１１７】
引き続き図２３に示すように、第１の実施形態で説明した図１３の工程を行う。すなわち、全面にフォトレジスト３３を塗布し、メモリセルトランジスタＭＴ形成領域以外の領域を開口する。この際、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの形成領域におけるフォトレジスト３３も除去される。そして、フォトレジスト３３をマスクに用いて絶縁膜２０をエッチングする。その結果、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの形成領域においては、絶縁膜２０はゲート電極ＧＬＶ、ＧＨＶの側壁にのみ残存する。この際、ＳＧ−ＳＧ間と同様に、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの不純物拡散層１９の表面がガウジングされる。この際のガウジング量は、ＳＧ−ＳＧ間で発生するガウジング量と同じく、深さｄ１である。その後、ゲート電極ＧＬＶ、ＧＨＶをマスクに用いてｎ型不純物を半導体基板１０中に注入する。その結果、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのソース及びドレインが完成する。
【０１１８】
また、ゲート電極ＧＬＶ、ＧＨＶをマスクに用いてｎ型不純物を半導体基板１０中に注入するので、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの不純物拡散層１９は、選択トランジスタＳＴ１のソース、並びにメモリセルトランジスタＭＴのソース及びドレインよりも深く形成される。少なくともコンタクトプラグＣＰ９、１０の底部が不純物拡散層１９の下面（底面）より上にあれば、コンタクトプラグＣＰ９、１０の半導体基板１０への短絡が発生しないのでガウジングが発生していても問題ない。
【０１１９】
次に図２４に示すように、第１の実施形態で説明した図１４の工程を行い、全面に絶縁膜２１、２２を形成する。更に図２５に示すように、第１の実施形態で説明した図１６の工程を行い、絶縁膜２０〜２２の一部を除去し、シリサイド工程を行う。その後は、層間絶縁膜２３や、必要なコンタクトプラグ及び金属配線層等を形成して、図２０に示す構造を得る。
【０１２０】
＜効果＞  
以上のように、第１の実施形態で説明した構成は、メモリセルアレイ２についてのみならず、周辺回路のＭＯＳトランジスタにも適用出来、第１の実施形態と同様の効果が得られる。
【０１２１】
上記説明したように、この発明の第１、第２の実施形態に係るＮＡＮＤ型フラッシュメモリは、第１ゲート電極ＧＳＧを備える選択トランジスタＳＴ１、ＳＴ２と、電荷蓄積層と制御ゲートとを含む第２ゲート電極ＧＷＬを備えたメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２間に複数のメモリセルトランジスタＭＴが直列接続されたメモリセルユニット５とを備える。そして、隣接する第１ゲート電極ＧＳＧ同士の間隔、及び隣接する第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬの間隔は、隣接する第２ゲート電極ＧＷＬ同士の間隔の２倍以上である。更に、隣接する第２ゲート電極ＧＷＬ間における半導体基板１０表面は、隣接する第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬ間における半導体基板１０表面と同一面にある。また、隣接する第１ゲート電極ＧＳＧ間における半導体基板１０表面は、隣接する第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬ間における半導体基板１０表面よりも低く位置する。
【０１２２】
更に、上記実施形態に係るＮＡＮＤ型フラッシュメモリは、第１ゲート電極ＧＳＧ及び第２ゲート電極ＧＷＬの側壁に形成された絶縁膜２０と、第１ゲート電極ＧＳＧ間、及び隣接する第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬとの間に形成され、酸化剤の侵入を防止可能な酸化防止膜２２を更に備える。
【０１２３】
そして、第１ゲート電極ＧＳＧ間における酸化防止膜２２の下端は、第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬとの間における酸化防止膜２２の下端よりも、低く位置する。この際、図３に示す構成であると、その段差の大きさは、絶縁膜２０の膜厚とガウジング量ｄ１とを足した値となる。また図１９の構成であると、絶縁膜２０の膜厚と、ゲート絶縁膜１３の膜厚と、ガウジング量ｄ１とを足した値となる。
【０１２４】
更に、上記制御ゲート及び第１ゲート電極ＧＳＧの表面の少なくとも一部はシリサイド化され（シリサイド層１８）、第１ゲート電極ＧＳＧにおいてシリサイド化された領域１８の膜厚は、制御ゲートにおいてシリサイド化された領域の膜厚よりも大きい。両者の膜厚差は、例えば絶縁膜２０の膜厚に等しい。その結果、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲの動作特性を向上させることができる。
【０１２５】
更に、上記第２の実施形態に係る構成によれば、ＮＡＮＤ型フラッシュメモリは第３ゲート電極ＧＬＶ、ＧＨＶを備えるＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲを更に備える。そして、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのソースまたはドレイン１９の表面は、隣接する第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬ間における半導体基板１０表面よりも、低く位置する。
【０１２６】
また、ＭＯＳトランジスタＬＶ−ＴＲ、ＨＶ−ＴＲのソース、ドレイン１９上における酸化防止膜２２の下端は、第１ゲート電極ＧＳＧと第２ゲート電極ＧＷＬとの間における酸化防止膜２２の下端よりも、低く位置する。
【０１２７】
更に、上記第３ゲート電極ＧＬＶ、ＧＨＶの表面の少なくとも一部はシリサイド化され（シリサイド層１８）、第３ゲート電極ＧＬＶ、ＧＨＶにおいてシリサイド化された領域１８の膜厚は、制御ゲートにおいてシリサイド化された領域の膜厚よりも大きい。両者の膜厚差は、例えば絶縁膜２０の膜厚に等しい。
【０１２８】
なお、この発明の実施形態は上記に限定されるものでは無い。積層ゲートの側壁は、半導体基板１０の表面に対して必ずしも垂直では無く、斜めであることが通常である。この場合、「ＷＬ−ＷＬ間隔」、「ＳＧ−ＷＬ間隔」、及び「ＳＧ−ＳＧ間隔」は、積層ゲートのどの高さの部分で計るかによって変わる。つまり、積層ゲートの最も低い部分で計測した場合の間隔は、最も高い部分で計測した場合の間隔よりも小さくなる。上記実施形態では、図３に示すように積層ゲートの最も低い部分で計測した場合について説明した。しかし、上記「間隔」は、積層ゲートのどの高さで計測して得られた値であっても良く、どの高さで定義づけられるかは特に問題とならない。
【０１２９】
また、第１、第２の実施形態で説明した構成において、シリサイド層１８が無い場合であっても良い。但し、前述のようにシリサイド層１８はコンタクトプラグＣＰ３、ＣＰ４を形成するためのコンタクトホール形成時におけるＲＩＥのストッパーとして機能出来るので、シリサイド層１８を設けておくことが好ましい。
【０１３０】
更に、ゲート間絶縁膜１３は、Ｔｉ０２やＨｆＯ、Ａｌ２０３、ＨｆＡｌＯ、ＨｆＳｉＯ、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、シリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜、或いはこれらのそれら積層膜を用いてもよい。
【０１３１】
また上記実施形態では、半導体基板１０としてｐ型シリコン基板を用いる例について説明した。しかし、ｐ型シリコン基板の代わりにｎ型シリコン基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、シリサイド層１８の材料には、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどが使用出来る。また多結晶シリコン層１４、１６、１７の代わりに、アモルファスシリコン、アモルファスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
【０１３２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１３３】
【図１】この発明の第１実施形態に係るフラッシュメモリのブロック図。
【図２】第１実施形態に係るメモリセルアレイの平面図。
【図３】図２におけるＹ１−Ｙ１’線に沿った断面図。
【図４】図３の拡大図。
【図５】第１の実施形態に係るメモリセルアレイの第１製造工程の断面図。
【図６】第１の実施形態に係るメモリセルアレイの第２製造工程の断面図。
【図７】第１の実施形態に係るメモリセルアレイの第３製造工程の断面図。
【図８】第１の実施形態に係るメモリセルアレイの第４製造工程の断面図。
【図９】第１の実施形態に係るメモリセルアレイの第５製造工程の断面図。
【図１０】第１の実施形態に係るメモリセルアレイの第６製造工程の断面図。
【図１１】第１の実施形態に係るメモリセルアレイの第７製造工程の断面図。
【図１２】第１の実施形態に係るメモリセルアレイの第８製造工程の断面図。
【図１３】第１の実施形態に係るメモリセルアレイの第９製造工程の断面図。
【図１４】第１の実施形態に係るメモリセルアレイの第１０製造工程の断面図。
【図１５】第１の実施形態に係るメモリセルアレイの第１１製造工程の断面図。
【図１６】第１の実施形態に係るメモリセルアレイの第１２製造工程の断面図。
【図１７】メモリセルアレイの断面図。
【図１８】第１の実施形態に係るメモリセルアレイのシャント領域の断面図。
【図１９】第１実施形態の変形例に係るメモリセルアレイの断面図。
【図２０】この発明の第２実施形態に係る周辺トランジスタの断面図。
【図２１】第２実施形態に係る周辺トランジスタの第１製造工程の断面図。
【図２２】第２実施形態に係る周辺トランジスタの第２製造工程の断面図。
【図２３】第２実施形態に係る周辺トランジスタの第３製造工程の断面図。
【図２４】第２実施形態に係る周辺トランジスタの第４製造工程の断面図。
【図２５】第２実施形態に係る周辺トランジスタの第５製造工程の断面図。
【符号の説明】
【０１３４】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…センスアンプ、４…ロウデコーダ、５…メモリセルユニット、１０…半導体基板、１１、１２…ウェル領域、１３、１５、２０〜２３、２３−１、２３−２、２６、３０、３１、４０、４１…絶縁膜、１４、１６、１７…多結晶シリコン層、１８…シリサイド層、１９、１９−１〜１９−３…不純物拡散層、２４、２５、２７、４３〜４６…金属配線層、２９、３２…フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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