(57)【要約】【課題】ｐｓ（ピコ秒）オーダーの時間分解能を有し、かつスイッチ駆動が可能な電圧のインパルスを生成するインパルス生成装置を提供する。【解決手段】インパルス生成装置１００では、デジタルパターン生成部１１０からシリアライザ１２０に、例えば１００ＭＨｚの頻度でパラレルデータが転送され、シリアライザ１２０から数Ｇｂｐｓの高速転送で差動信号が外部に出力される。シリアライザ１２０から出力された差動信号は、差動信号受信部１３０に入力され、スイッチ１４０を経由して出力部１５０に出力される。シリアライザ１２０から出力される差動信号の電圧は、高々５００ｍＶ程度であるが、出力部１５０から出力されるときは、尖頭電圧が２Ｖ以上の信号として出力される。また、差動信号の持つパルス幅１ｎｓやパルス繰り返し周期１μｓといった時間情報は保持されたまま出力部１５０から出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定ビット数のパラレルデータからなるデジタルパターンを生成するデジタルパターン生成部と、
前記デジタルパターン生成部から入力した前記デジタルパターンをシリアルデータに変換して差動信号を出力するシリアライザと、
前記シリアライザから前記差動信号を入力して”０”または”１”からなるシングルエンドのデータストリームに変換する差動信号受信部と、
前記差動信号受信部から入力した前記データストリームと固定データ”０”とを切り替えて通過させるスイッチと、
前記スイッチの切り替えを制御する制御部と、
前記スイッチから入力したデータが”１”のときに２Ｖ以上の尖頭電圧を有するインパルスを出力する出力部と、を備える
ことを特徴とするインパルス生成装置。
【請求項２】
前記制御部は、前記シリアライザの電源投入直後、リセット後またはパワーダウン後の所定時間に、前記スイッチを前記固定データ”０”側に切り替える
ことを特徴とする請求項１に記載のインパルス生成装置。
【請求項３】
前記シリアライザは、１Ｇｂｐｓ以上の転送速度で前記差動信号を出力する
ことを特徴とする請求項１または２に記載のインパルス生成装置。
【請求項４】
前記デジタルパターン生成部は、前記パラレルデータの”１”のビットを連続して並べる個数によって前記インパルスのパルス幅を調整可能である
ことを特徴とする請求項１乃至３のいずれか１項に記載のインパルス生成装置。
【請求項５】
前記デジタルパターン生成部は、前記パラレルデータを所定個数連続的に出力して１つの前記デジタルパターンを形成し、これを繰り返し作成して前記シリアライザに出力する
ことを特徴とする請求項１乃至４のいずれか１項に記載のインパルス生成装置。
【請求項６】
前記デジタルパターン生成部と、前記シリアライザと、前記差動信号受信部と、前記スイッチと、前記制御部と、前記出力部とが、ＰＬＤ（Programmable Logic Device）を用いて構成されている
ことを特徴とする請求項１乃至５のいずれか１項に記載のインパルス生成装置。
【請求項７】
前記シリアライザは、前記ＰＬＤに備えられたパラレル・シリアル変換トランシーバを用いて構成されている
ことを特徴とする請求項６に記載のインパルス生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い時間分解能と高い出力電圧のインパルスを生成するインパルス生成装置に関するものである。
【背景技術】
【０００２】
従来より、ＰＬＤ(Programmable Logic Device) などの高速入出力部（高速インターフェイス）の出力を用いてパルス幅の短いインパルスを生成し、このインパルスでミキサを駆動させるパルスレーダが知られており、例えば特許文献１に開示されているものがある。特許文献１では、図８に示すように、パルス生成部９０１でインパルスを生成し、このインパルスがミキサ９０４に入力される。スイッチ９０３は、インパルスのパルス幅より若干長い時間だけ閉じられ、これにより発振器９０２で発振された搬送波を切り取って出力している。スイッチ９０３の出力は、ミキサ９０４で上記のインパルスとミキシングされ、送信アンテナ９０５から送信信号として送出される構成となっている。
【０００３】
また、ミキサに代えてスイッチを用いて送信パルスを生成するパルスレーダも従来より知られており、例えば特許文献２に開示されているものがある。特許文献２に記載のパルスレーダの構成を図９に示す。同図に示すパルスレーダでは、パルス源９１１で生成されたパルスが、送信ゲート９１２を通過してパルスモジュレータ９１３ａに入力される。また、マイクロ波源９１４で生成されたマイクロ波またはミリ波が、搬送波としてパルスモジュレータ９１３ａに入力される。パルスモジュレータ９１３ａでは、送信ゲート９１２から入力されたパルスがマイクロ波源９１４から入力された搬送波でアップコンバートされ、送信アンテナ９１５から空間に送出される。ここでは、パルスモジュレータ９１３ａとしてスイッチが用いられている例が記載されており、スイッチを駆動するために高電圧のインパルスが必要となっている。このような高電圧のインパルスの生成には、ＳＲＤ（Step Recovery Diode）などが用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０３７１８号公報
【特許文献２】ＵＳ６０６７０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の送信回路では、送信パルスをミキサを用いて生成しているため、通過電力損失が大きく効率が悪いといった問題がある。また、ミキサを用いた場合は、搬送波を入力するＬＯ側のポートと送信信号を出力するＲＦ側のポートとの間で高いアイソレーションを実現するのが困難なため、ＬＯ側からＲＦ側へのキャリアリークが問題となっていた。このような点からも、ミキサに代えてスイッチを用いる方式が強く望まれていた。
【０００６】
スイッチを用いて送信信号を生成する特許文献２に記載の構成では、スイッチ（パルスモジュレータ）を駆動するのにＳＲＤといったアナログ素子を用いているが、タイミング調整をより正確に行う必要がある場合には、このようなアナログ素子は不向きである。そこで、タイミング調整の精度を高めるために、ＰＬＤなどを用いてデジタル処理を行うのが好ましく、その高速入出力部を利用してインパルスを生成するのが望ましい。しかしながら、このようなデジタル処理により生成されるインパルスは、差動信号のＬＶＤＳ(Low Voltage Differential Signaling)などで出力され、その振幅が５００ｍＶ程度と小さい。そのため、このインパルスを用いてスイッチを駆動させるためには、電力増幅器などを用いて振幅を２Ｖ〜３Ｖ程度に増幅させる必要があるという問題があった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、ｐｓ（ピコ秒）オーダーの時間分解能を有し、かつスイッチ駆動が可能な電圧のインパルスを生成するインパルス生成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明のインパルス生成装置の第１の態様は、所定ビット数のパラレルデータからなるデジタルパターンを生成するデジタルパターン生成部と、前記デジタルパターン生成部から入力した前記デジタルパターンをシリアルデータに変換して差動信号を出力するシリアライザと、前記シリアライザから前記差動信号を入力して”０”または”１”からなるシングルエンドのデータストリームに変換する差動信号受信部と、前記差動信号受信部から入力した前記データストリームと固定データ”０”とを切り替えて通過させるスイッチと、前記スイッチの切り替えを制御する制御部と、前記スイッチから入力したデータが”１”のときに２Ｖ以上の尖頭電圧を有するインパルスを出力する出力部と、を備えることを特徴とする。
【０００９】
本発明のインパルス生成装置の第１の態様によれば、シリアライザからｐｓ（ピコ秒）オーダーの時間分解能を有する作動信号を出力させ、差動信号の持つパルス幅１ｎｓやパルス繰り返し周期１μｓといった時間情報は保持したまま、出力部から２Ｖ以上の尖頭電圧を有するインパルスを出力することが可能となる。
【００１０】
本発明のインパルス生成装置の他の態様は、前記制御部は、前記シリアライザの電源投入直後、リセット後またはパワーダウン後の所定時間に、前記スイッチを前記固定データ”０”側に切り替えることを特徴とする。これにより、シリアライザの電源投入直後の所定時間、あるいはリセット後の所定時間に不要な信号が発生して出力部から出力されるのを防止することができる。
【００１１】
本発明のインパルス生成装置の他の態様は、前記シリアライザは、１Ｇｂｐｓ以上の転送速度で前記差動信号を出力する。これにより、パルス幅１ｎｓ程度のパルスを生成することが可能となる。
【００１２】
本発明のインパルス生成装置の他の態様は、前記デジタルパターン生成部は、前記パラレルデータの”１”のビットを連続して並べる個数によって前記インパルスのパルス幅を調整可能であることを特徴とする。この態様によれば、インパルスのパルス幅を、パラレルデータの”１”のビット数を変更するだけで容易に変更できる。
【００１３】
本発明のインパルス生成装置の他の態様は、前記デジタルパターン生成部は、前記パラレルデータを所定個数連続的に出力して１つの前記デジタルパターンを形成し、これを繰り返し作成して前記シリアライザに出力していることを特徴とする。この態様によれば、デジタルパターンを構成するパラレルデータの個数を変更するだけでパルス繰り返し周期を容易に変更することができる。
【００１４】
本発明のインパルス生成装置の他の態様は、前記デジタルパターン生成部と、前記シリアライザと、前記差動信号受信部と、前記スイッチと、前記制御部と、前記出力部とが、ＰＬＤ（Programmable Logic Device）を用いて構成されていることを特徴とする。ＰＬＤを用いることで、簡単な構成でかつ低価格なインパルス生成装置を提供することができる。
【００１５】
本発明のインパルス生成装置の他の態様は、前記シリアライザは、前記ＰＬＤに備えられたパラレル・シリアル変換トランシーバを用いて構成されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ｐｓ（ピコ秒）オーダーの時間分解能を有し、かつスイッチ駆動が可能な電圧のインパルスを生成するインパルス生成装置を提供することが可能となる。
ことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係るインパルス生成装置の構成を示すブロック図である。
【図２】差動信号受信部の構成を示すブロック図である。
【図３】シリアライザが不要な信号を出力している一例を説明するための説明図である。
【図４】出力部の構成を示すブロック図である。
【図５】デジタルパターン生成部で作成されるパラレルデータの一例を説明するための説明図である。
【図６】シリアライザから出力される差動信号の一例を説明するための説明図である。
【図７】インパルスレーダの一構成例を示すブロック図である。
【図８】従来の送受信器の構成を示すブロック図である。
【図９】従来のパルスレーダの構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
本発明の好ましい実施の形態におけるインパルス生成装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。以下では、本発明のインパルス生成装置をＰＬＤ（Programmable Logic Device）を用いて構成した実施形態について説明するが、本発明のインパルス生成装置は、ＰＬＤに限定されず、同等の機能を有するデバイスを用いて構成することが可能である。
【００１９】
本発明の実施の形態に係るインパルス生成装置の構成を、図１を用いて説明する。図１は、本実施形態のインパルス生成装置１００の構成を示すブロック図である。
インパルス生成装置１００は、ＰＬＤ１０１を用いて構成されており、所定のデジタルパターンを生成するデジタルパターン生成部１１０がシリアライザ１２０に接続されている。デジタルパターン生成部１１０は、例えば１００ＭＨｚの頻度でパラレルデータを生成し、これをシリアライザ１２０に出力する。
【００２０】
シリアライザ１２０は、パラレルデータをシリアルデータに変換するシリアライザ機能を有しており、デジタルパターン生成部１１０から入力したパラレルデータをシリアルデータに変換する。シリアライザ１２０は、数Ｇｂｐｓの高速転送が可能な差動出力バッファ１２１を備えており、変換されたシリアルデータに従って差動信号を外部に出力することが可能となっている。差動出力バッファ１２１から出力される差動信号は、高レベルと低レベルをそれぞれ”１”と”０”で表すポジティブ信号と、その対称であるネガティブ信号で構成されている。差動出力バッファ１２１の出力電圧は低電圧であり、高レベルと低レベルとの電圧差は高々５００ｍＶ程度である。ＰＬＤ１０１は、ＬＶＤＳのような差動出力バッファを有するパラレル・シリアル変換トランシーバ（ＳＥＲＤＥＳ）を備えており、これをシリアライザ１２０に用いてＰＬＤ１０１の外部に差動信号を出力することができる。
【００２１】
シリアライザ１２０の差動出力バッファ１２１は、差動信号線１２２で差動信号受信部１３０に接続されており、シリアライザ１２０から外部に出力された差動信号を、差動信号受信部１３０で再び取り込むように構成されている。差動信号受信部１３０は、ＬＶＤＳのような作動入力バッファで構成されており、差動信号をシングルエンドの信号に変換する。差動信号受信部１３０の構成を、図２のブロック図に示す。シリアライザ１２０に接続された差動信号線１２２は、差動信号受信部１３０との接続点の直前で、１００Ωの抵抗１３１を用いて終端されてインピーダンス調整されている。差動信号受信部１３０は、逐次入力される差動信号を”１”と”０”のロジックデータ（データストリーム）に変換し、差動信号が有する１ｎｓのパルス幅や１μｓのパルス繰り返し周期の時間は保持されている。
【００２２】
スイッチ１４０は、２つの入力端１４１、１４２を有しており、一方の入力端１４１に差動信号受信部１３０が接続されている。また、他方の入力端１４２には、常にデータ”０”が入力されるように構成されている。スイッチ１４０は、２つの入力端１４１、１４２のいずれかと出力端１４３とを切り替えて接続しており、この切り替えを制御部１４５によって制御されている。制御部１４５は、インパルスの生成が必要とされる所定の期間だけ入力端１４１側に切り替え、それ以外の期間は入力端１４２側に切り替えるようにスイッチ１４０を制御している。
【００２３】
特に、シリアライザ１２０に電源が投入された瞬間、あるいはリセットされたとき、またはシリアライザがパワーダウンされたときに、シリアライザ１２０の出力が不安定となり、入力データとは関係のない不要な信号を出力するという問題がある。図３は、シリアライザ１２０が不要な信号を出力している一例を説明するための説明図である。同図に示すように、シリアライザ１２０がリセットされると、入力したデジタルデータがすべて”０”であるにもかかわらず、あたかも”１”が入力されているような差動信号を出力してしまう。
【００２４】
図３に示すような不要信号は、予期せぬ信号となるため除去する必要がある。そこで、このようなシリアライザ１２０の不安定時には、スイッチ１４０に入力されるデータを無視して強制的にデータ”０”を出力するように、制御部１４５によりスイッチ１２０を制御させる。このような不要信号は、電源投入時、パワーダウン時またはリセット時にも発生し、特に電源投入時に発生する不要信号は、インパルス生成装置１００の後段に接続される高周波（ＲＦ）スイッチを破壊してしまうおそれがあるため、上記のスイッチ１４０は、必須の機構となる。
【００２５】
出力部１５０は、スイッチ１４０からの出力データに従って”１”または”０”に相当する電圧信号を出力する。出力部１５０の構成を、図４のブロック図に示す。出力部１５０は、出力電圧（尖頭電圧）が２Ｖ以上の出力バッファ１５１で構成されている。出力部１５０の出力電圧は、供給される電圧等によって異なっているが、通常、２．５Ｖまたは３．３Ｖといった比較的高電圧となっている。出力部１５０は、入力したデータを単に通過させているだけであり、入力データの持つパルス幅１ｎｓやパルス繰り返し周期１μｓといった時間情報を保持したまま所定電圧の信号を出力している。
【００２６】
上記構成の本実施形態のインパルス生成装置１００において、所望のインパルスを生成するまでの処理を、以下で詳細に説明する。
まず、デジタルパターン生成部１１０では、所定のビット数のパラレルデータを所定のパターンに従って作成する。デジタルパターン生成部１１０で作成されるパラレルデータの一例を、図５に示す。ここでは、パラレルデータ１１のビット数を２０とし、１００ＭＨｚの頻度で連続的に出力される１００個のパラレルデータ１１を一つのデジタルパターン１０としている。
【００２７】
このようなデジタルパターン１０をシリアライザ１２０に入力すると、シリアライザ１２０では、入力したパラレルデータ１１をシリアルデータに変換し、差動信号として差動出力バッファ１２１から差動信号線１２２に出力される。シリアライザ１２０において、図５に示したパラレルデータ１１をシリアル変換して得られるシリアルデータ２０、及びシリアルデータ２０に従って出力される差動信号３０の一例を図６に示す。
【００２８】
図６において、シリアルデータ２０で”１”が立っているビットに対して、差動信号３０として高レベルの信号３１が出力される。シリアライザ１２０は、デジタルパターン生成部１１０から例えば１００ＭＨｚの頻度で２０ビットからなるパラレルデータ１１を入力すると、差動信号３０を２Ｇｂｐｓのデータ転送率で出力することになる。従って、１ビット当たりの信号を出力する時間は５００ｐｓとなり、図６に示すような”１”が立っているビットが連続して２つある場合には、時間幅１ｎｓのパルス状の波形を生成することができる。
【００２９】
図５に示した１００個のパラレルデータ１１からなるデジタルパターン１０を、デジタルパターン生成部１１０で繰り返し作成してシリアライザ１２０に出力すると、シリアライザ１２０からは、１μｓ毎にパルス幅１ｎｓのパルス状の差動信号３０が繰り返し出力されることになる。
差動信号受信部１３０が上記の差動信号３０を入力すると、これを逐次”１”と”０”のロジック信号４０に変換してスイッチ１４０に出力する。差動信号受信部１３０は、差動信号が有する１ｎｓのパルス幅や１μｓのパルス繰り返し周期の時間情報を保持した状態で、ロジック信号４０をスイッチ１４０に出力することができる。
【００３０】
スイッチ１４０は、インパルスの生成が要求される期間、制御部１４５からの制御によって入力端１４１側に切り替えられている。この状態で差動信号受信部１３０からシングルエンドのロジック信号４０を入力すると、これを出力部１５０に出力する。また、制御部１４１からの制御によって入力端１４２側に切り替えられると、出力部１５０にデータ”０”を連続して出力する。
【００３１】
出力部１５０は、スイッチ１４０を経由して差動信号受信部１３０からロジック信号４０が入力されると、ロジック信号４０の”０”または”１”に対応する電圧信号５０を出力する。この出力信号５０は、”１”を入力したときに２Ｖ以上の比較的高い電圧の信号となっている。また、出力部１５０は、ロジック信号４０が有する１ｎｓのパルス幅や１μｓのパルス繰り返し周期の時間情報を保持した電圧信号５０を出力する。
【００３２】
上記のように、本実施形態のインパルス生成装置１００では、シリアライザ機能を持ったシリアライザ（トランシーバ）１２０を用いることで、ＰＬＤ１０１が有する通常のロジック処理だけでは生成できなかったｐｓオーダーの時間分解能を持つ差動信号３０を生成している。そして、この差動信号３０を再度ＰＬＤ１０１内の差動信号受信部１３０に入力し、時間分解能を保持したまま出力部１５０からＲＦスイッチ等の駆動に必要な電圧レベルの信号を出力することが可能となっている。
なお、図５、６において、”１”を連続して並べる個数を調整することにより、出力されるインパルスのパルス幅を調整することが可能である。
【００３３】
次に、本実施形態のインパルス生成装置１００の使用例を、以下に説明する。
インパルス生成装置１００は、例えばＨＥＭＴ(High Electron Mobility Transistor)を用いて構成されたＲＦスイッチを駆動させるのに用いることができる。ＨＥＭＴを駆動させるためには、通常２Ｖ程度の電圧を供給する必要があるが、従来のシリアライザ（ＳＥＲＤＥＳ）の出力レベルは５００ｍＶ程度しかなく電圧が不足するため、従来は電力増幅器を用いて２Ｖ程度の電圧に高めていた。そのため、部品点数が増加するとともに消費電力も大きくなるといった問題があった。これに対し、本実施形態のインパルス生成装置１００は、ＰＬＤ１０１を用いて出力電圧を変換するように構成しているため、部品点数を増加させることなく、かつ消費電力も増大しないように構成されている。
【００３４】
本実施形態のインパルス生成装置１００の別の使用例として、インパルスレーダのインパルス源に用いることも可能である。本実施形態のインパルス生成装置１００を用いたインパルスレーダの一例を図７に示す。図７は、インパルスレーダの一構成例を示すブロック図である。同図に示すインパルスレーダ２００は、デジタル信号処理部２１０、送信部２２０、受信部２３０、発振器２０１、送信アンテナ２０２、及び受信アンテナ２０３で構成されている。本実施形態のインパルス生成装置１００は、デジタル信号処理部２１０に第１のインパルス生成部２１１、第２のインパルス生成部２１２、及び第３のインパルス生成部２１３として備えられている。
【００３５】
インパルスレーダ２００では、パルス幅が例えば１ｎｓ程度の送信信号を生成するために、送信部２２０にＲＦスイッチ２２１が用いられている。ＲＦスイッチ２２１は、発振器２０１で発振された搬送波を１ｎｓ程度の時間幅に切り出し、これを送信信号として送信アンテナ２０２に出力している。ＲＦスイッチ２２１には、例えばＨＥＭＴを用いることができる。本実施形態のインパルス生成装置１００である第１のインパルス生成部２１１は、上記説明のように、ＲＦスイッチ２２１を１ｎｓ程度だけオンとするように高精度に制御することができる。
【００３６】
また、インパルスレーダ２００をできるだけ安価なデバイスを用いて構成するために、発振器２０１の周波数を下げ、送信部２２０及び受信部２３０において低周波で所定の処理を行えるようにしている。この処理を終えると、逓倍器２２２、２３１を用いて所望の周波数に変換し、所望の周波数で必要な処理を行っている。本実施形態第２のインパルス生成部２１２は、逓倍器２２２、２３１を１ｎｓ程度の時間幅で動作させるのに用いることができる。
【００３７】
さらに、受信部２３０では、受信信号をＡ／Ｄコンバータ２３２を用いてサンプリング処理しており、第３のインパルス生成部２１３は、Ａ／Ｄコンバータ２３２を動作させるためのクロック源として用いることができる。第１のインパルス生成部２１１、第２のインパルス生成部２１２、及び第３のインパルス生成部２１３は、制御対象であるＲＦスイッチ２２１、逓倍器２２２、２３１、及びＡ／Ｄコンバータ２３２のそれぞれの使用電圧に対応して、必要な電圧を供給するように構成することが可能である。本実施形態のインパルス生成装置は、高い時間分解能を有していることから、１ｎｓ程度のパルス幅のパルスを用いるインパルスレーダに好適なインパルス源を提供することができる。
【００３８】
上記のインパルスレーダ２００では、第１のインパルス生成部２１１、第２のインパルス生成部２１２、及び第３のインパルス生成部２１３を備えたデジタル信号処理部２１０を、ＰＬＤを用いて構成することができる。従来、ＰＬＤの汎用入出力部からＲＦスイッチ等を駆動させるための出力、すなわち１ｎｓ程度の時間幅を持ちかつ出力電圧が２．５〜３．３Ｖ程度の電圧出力を得ることは困難であった。
【００３９】
これに対し、本実施形態のインパルス生成装置１００では、ＰＬＤ１０１（ＰＬＤ２０４）に内蔵される高速シリアライザ（シリアライザ１２０）のトランシーバ（差動出力バッファ１２１）を用いることにより、１ｎｓ程度の時間分解能を容易に得ることができ、この出力信号を再度ＰＬＤ１０１に入力させ、その時間分解能を保持させたまま、より電圧の高い出力を出力部１４０から出力させることができる。これにより、電圧を増幅させるためのＳＲＤや電力増幅器を用いることなく、簡単な構成で所望の電圧をもつインパルスを生成することができる。
【００４０】
本発明のインパルス生成装置は、図７に示したレーダ装置に限定されず、種々のパルスレーダ装置に適用することが可能である。本実施の形態における記述は、本発明に係るインパルス生成装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるインパルス生成装置の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【符号の説明】
【００４１】
１００    インパルス生成装置
１０１、２０４    ＰＬＤ
１１０    デジタルパターン生成部
１２０    シリアライザ
１２１    差動出力バッファ
１２２    差動信号線
１３０    差動信号受信部
１３１    抵抗
１４０    スイッチ
１４１、１４２    入力端
１４３    出力端
１４５    制御部
１５０    出力部
１５１    出力バッファ
２００    インパルスレーダ
２０１    発振器
２０２    送信アンテナ
２０３    受信アンテナ
２１０    デジタル信号処理部
２１１    第１のインパルス生成部
２１２    第２のインパルス生成部
２１３    第３のインパルス生成部
２２０    送信部
２２１    ＲＦスイッチ
２２２、２３１    逓倍器
２３０    受信部
２３２    Ａ／Ｄコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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