(57)【要約】【課題】空洞が生じることを抑制し、かつ手間およびコストを低減したスーパージャンクション構造を有するエピタキシャルウエハの製造方法および半導体装置の製造方法を提供する。【解決手段】エピタキシャルウエハの製造方法は、スーパージャンクション構造１２を有するエピタキシャルウエハ１０の製造方法であって、以下の工程を備えている。基板１１を準備する。基板１１上に第１導電型の第１の層を形成する。第１の層にメサ構造を形成する。第１の層のメサ構造の凹部に、液相成長法により第２導電型の第２の層を形成する。半導体装置の製造方法は、以下の工程を備えている。エピタキシャルウエハ１０を製造する。エピタキシャルウエハ１０上に、半導体層を形成する。【選択図】図７
2010147182.tif 000002
【特許請求の範囲】
【請求項１】
スーパージャンクション構造を有するエピタキシャルウエハの製造方法であって、
基板を準備する工程と、
前記基板上に第１導電型の第１の層を形成する工程と、
前記第１の層にメサ構造を形成する工程と、
前記第１の層の前記メサ構造の凹部に、液相成長法により第２導電型の第２の層を形成する工程とを備えた、エピタキシャルウエハの製造方法。
【請求項２】
前記第１の層を形成する工程では、前記第１の層を気相成長法により形成し、
前記メサ構造を形成する工程では、ドライエッチングにより前記メサ構造を形成する、請求項１に記載のエピタキシャルウエハの製造方法。
【請求項３】
前記第１の層を形成する工程では、ｐ型の前記第１の層を形成し、
前記第２の層を形成する工程では、ｎ型の前記第２の層を形成する、請求項１または２に記載のエピタキシャルウエハの製造方法。
【請求項４】
前記第１および第２の層を形成する工程では、炭化ケイ素よりなる前記第１および第２の層を形成する、請求項１〜３のいずれか１項に記載のエピタキシャルウエハの製造方法。
【請求項５】
前記第２の層を形成する工程後に、前記第１および第２の層の表面の平坦化を行なう工程をさらに備えた、請求項１〜４のいずれか１項に記載のエピタキシャルウエハの製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載のエピタキシャルウエハの製造方法によりエピタキシャルウエハを製造する工程と、
前記エピタキシャルウエハ上に、半導体層を形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルウエハの製造方法および半導体装置の製造方法に関し、より特定的には、スーパージャンクション構造を有するエピタキシャルウエハの製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
耐圧を犠牲にすることなくオン抵抗を下げられる構造として、スーパージャンクション構造が注目されている。スーパージャンクション構造を有する素子として、たとえば特開平７−７１５４号公報（特許文献１）のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）が挙げられる。
【０００３】
図２４は、特許文献１に開示のパワーＭＯＳＦＥＴを示す模式図である。図２４に示すように、特許文献１のパワーＭＯＳＦＥＴは縦型ＭＯＳＦＥＴで、内部領域１０１に垂直方向の通電経路を設けることによりオン抵抗を低減し、ｎ型の領域１１１とｐ型の領域１１２とのｐｎ接合から生じる空乏層により耐圧を向上している。
【０００４】
ここで、図２４〜図３０を参照して、特許文献１に開示のパワーＭＯＳＦＥＴの製造方法について説明する。図２５〜図３０は、特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。図２５に示すように、ドレイン領域１２８上に、領域１１１、１１２が意図された上縁まで内部領域１０１をエピタキシャル成長する。次に、図２６に示すように、トレンチ技術により内部領域１０１をエッチングして、領域１１２の垂直寸法に相当する深さおよび平行方向に相当する幅の溝（メサ）を形成する。次に、図２７に示すように、この溝の内部にｐ型の領域１１２をエピタキシャル成長する。次に、図２８に示すように、トレンチ技術により、内部領域１０１においてｐ型の領域１１２に取り囲まれる領域をエッチングして、領域１１１の垂直方向に相当する深さおよび平行方向に相当する幅の溝を形成する。次に、図２９に示すように、この溝の内部にｎ型の領域１１１をエピタキシャル成長する。これによりスーパージャンクション構造を形成することができる。次に、図３０に示すように、スーパージャンクション構造上に内部領域１０１をエピタキシャル成長する。次に、図２４に示すように、公知技術によりＭＯＳＦＥＴに形成する。
【０００５】
また、スーパージャンクション構造を形成するための別の技術として、イオン注入により形成する方法が考えられる。図３１および図３２は、イオン注入によりスーパージャンクション構造を形成するための製造工程を概略的に示す断面図である。図３１に示すように、基板１００上に形成されたｎ型の領域１１１に、ｐ型不純物をイオン注入する。これにより、ｐ型の領域１１２を形成することができる。次に、図３２に示すように、この積層構造の表面上にｎ型の領域１１１をエピタキシャル成長する。その後、ｐ型不純物をイオン注入する。これにより、ｐ型の領域１１２を形成することができる。これを繰り返すことにより、スーパージャンクション構造を形成することができる。
【特許文献１】特開平７−７１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図３３は、特許文献１に開示のスーパージャンクション構造を概略的に示す拡大断面図である。上記特許文献１に開示の方法では、スーパージャンクション構造を構成するｎ型およびｐ型の領域１１１、１１２をエピタキシャル成長している。気相成長法によって領域１１１、１１２をエピタキシャル成長をすると、溝の上端部（図３３において横方向）での成長が進行して、溝を塞いでしまう。このため、図３３に示すように、領域１１１の内部に空洞１１１ａが生じるという問題があった。領域１１１の内部に空洞１１１ａが生じると、スーパージャンクション構造としての機能が不十分になる。
【０００７】
領域１１１の内部に空孔が生じることを抑制するために、浅い溝を形成し、溝の内部にエピタキシャル層を成長し、浅いスーパージャンクション構造を繰り返す技術が考えられる。しかし、溝の形成およびエピタキシャル層の形成を繰り返す必要があるため、スーパージャンクション構造を形成するために手間およびコストを要するという問題があった。
【０００８】
また、イオン注入によりスーパージャンクションを形成する方法においては、以下の問題があった。たとえば炭化ケイ素（ＳｉＣ）領域を形成するために不純物をイオン注入すると、この不純物の熱拡散係数が小さい。ＳｉＣは拡散しにくいので、注入できる深さは１μｍ程度以下である。このため、深い領域までＳｉＣ領域を形成することができない。したがって、エピタキシャル層の形成およびイオン注入による浅いスーパージャンクション構造の形成を繰り返す必要があるため、スーパージャンクション構造を形成するために手間およびコストを要するという問題があった。
【０００９】
それゆえに、本発明の目的は、空洞が生じることを抑制し、かつ手間およびコストを低減したスーパージャンクション構造を有するエピタキシャルウエハの製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明のエピタキシャルウエハの製造方法は、スーパージャンクション構造を有するエピタキシャルウエハの製造方法であって、以下の工程を備えている。基板を準備する。基板上に第１導電型の第１の層を形成する。第１の層にメサ構造を形成する。第１の層のメサ構造の凹部に、液相成長法により第２導電型の第２の層を形成する。
【００１１】
本発明のエピタキシャルウエハの製造方法によれば、第１の層のメサ構造の凹部に、液相成長法により第２導電型の第２の層を形成している。液相成長法は気相成長法よりも成長速度が大きい。このため、メサ構造の凹部の深部および側壁の成長速度が低下することを抑制することができる。したがって、第１の層の凹部を埋めるように第２の層を形成することができる。その結果、空洞が生じることを抑制したスーパージャンクション構造を有するエピタキシャルウエハを製造することができる。
【００１２】
また、液相成長法は成長速度が大きいため、メサ構造の凹部が深い場合であっても、第１の層の凹部に空洞が生じることを抑制して、第２の層を埋め込むことができる。つまり、メサ構造の凹部を浅くしなくても、第１の層の凹部に第２の層を形成することができる。このため、第１の層にメサ構造を形成し、メサ構造の内部に第２の層を形成する回数を低減することができる。したがって、容易にスーパージャンクション構造を形成することができる。その結果、スーパージャンクション構造を形成するために要する手間およびコストを低減することができる。
【００１３】
なお、「スーパージャンクション構造」とは、基板の主面に対して交差する方向にストライプ状に第１および第２導電型の層が積層されている構造を意味する。
【００１４】
上記エピタキシャルウエハの製造方法において好ましくは、上記第１の層を形成する工程では、第１の層を気相成長法により形成し、上記メサ構造を形成する工程では、ドライエッチングによりメサ構造を形成する。
【００１５】
第１の層を気相成長法により形成することにより、第１の層の品質を向上することができる。ドライエッチングによりメサ構造を形成することにより、メサ構造の精度を向上することができる。
【００１６】
上記エピタキシャルウエハの製造方法において好ましくは、上記第１の層を形成する工程では、ｐ型の第１の層を形成し、上記第２の層を形成する工程では、ｎ型の第２の層を形成する。
【００１７】
これにより、ｐ型の第１の層のメサ構造の凹部に、ｎ型の第２の層を形成することができる。液相成長法はｎ型不純物である窒素が混入しやすいので、ｎ型の層の形成に適している。このため、液相成長法は第２の層の形成に適している。
【００１８】
上記エピタキシャルウエハの製造方法において好ましくは、第１および第２の層を形成する工程では、ＳｉＣよりなる第１および第２の層を形成する。
【００１９】
不純物が拡散しにくいＳｉＣであっても、深いスーパージャンクション構造を形成できるので、本発明のエピタキシャルウエハの製造方法に好適に用いることができる。このため、バンドギャップが大きいＳｉＣよりなるスーパージャンクション構造を有するエピタキシャルウエハを製造することができる。したがって、高効率化、高電圧化、および大容量化を要求される半導体装置に好適に用いられるエピタキシャルウエハを製造することができる。
【００２０】
上記エピタキシャルウエハの製造方法において好ましくは、上記第２の層を形成する工程後に、第１および第２の層の表面の平坦化を行なう工程をさらに備えている。
【００２１】
これにより、エピタキシャルウエハの表面上にエピタキシャル層を形成すると、エピタキシャル層の結晶性性を向上することができる。このため、半導体装置に好適に用いることができるエピタキシャルウエハを製造することができる。
【００２２】
本発明の半導体装置の製造方法は、上記エピタキシャルウエハの製造方法によりエピタキシャルウエハを製造する工程と、エピタキシャルウエハ上に、半導体層を形成する工程とを備えている。
【００２３】
本発明の半導体装置の製造方法によれば、空洞が生じることを抑制し、かつ手間およびコストを低減したスーパージャンクション構造を有するエピタキシャルウエハを用いている。このため、このエピタキシャルウエハ上に形成した半導体層を形成すると、スーパージャンクション構造の機能を発現できるので、高耐圧および低抵抗を両立した半導体装置を製造することができる。
【発明の効果】
【００２４】
このように、本発明のエピタキシャルウエハの製造方法および半導体装置の製造方法によれば、第１の層のメサ構造の凹部に、液相成長法により第２導電型の第２の層を形成している。このため、空洞が生じることを抑制し、かつ手間およびコストを低減したスーパージャンクション構造を有するエピタキシャルウエハおよび半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２６】
（実施の形態１）
図１は、本発明の一実施の形態におけるエピタキシャルウエハを概略的に示す断面図である。図１を参照して、本実施の形態におけるエピタキシャルウエハ１０について説明する。
【００２７】
図１に示すように、本実施の形態におけるエピタキシャルウエハ１０は、基板１１と、基板１１上に形成されたスーパージャンクション構造１２とを備えている。スーパージャンクション構造１２は、基板１１の主面に対して交差する方向（本実施の形態では直交する方向）にストライプ状に積層されたｐ型領域１３と、ｎ型領域１４とを含んでいる。言い換えると、複数のｐ型領域１３およびｎ型領域１４は基板１１の主面に交差する方向に向けて伸びている。
【００２８】
基板１１は、たとえば５．０×１０18ｃｍ-3の不純物濃度を有する窒素がドーピングされたｎ型ＳｉＣである。なお、基板１１の材料および導電型は特に限定されない。
【００２９】
スーパージャンクション構造１２を構成するｐ型領域１３およびｎ型領域１４は互いに接しており、ｐｎ接合を形成している。ｐ型領域１３およびｎ型領域１４は複数形成されていることが好ましい。１つのｐ型領域１３およびｎ型領域１４の幅Ｗ１２は、たとえば１．８μｍである。なお、ｐ型領域１３およびｎ型領域１４の幅はそれぞれ異なっていてもよい。ｐ型領域１３およびｎ型領域１４の厚みＴ１２は、たとえば５．０μｍ以上８．０μｍ以下である。厚みＴ１２が５．０μｍの場合、このエピタキシャルウエハを用いて製造されたＤ−ＭＯＳＦＥＴなどの半導体装置の耐圧をたとえば６００ｋＶ以上にすることができる。厚みＴ１２が８．０μの場合、このエピタキシャルウエハを用いて製造されたＤ−ＭＯＳＦＥＴなどの半導体装置の耐圧をたとえば１．２ｋＶ以上にすることができる。
【００３０】
また、ｐ型領域１３およびｎ型領域１４のアスペクト比（厚みＴ１２／幅Ｗ１２）は、２．８以上４．４以下であることが好ましい。アスペクト比が２．８以上の場合、スーパージャンクション構造１２の効果が高まる。アスペクト比が４．４以下の場合、スーパージャンクション構造１２を構成するｐ型領域１３およびｎ型領域１４に空洞が形成されることを抑制することができる。
【００３１】
ｐ型領域１３およびｎ型領域１４は、たとえば１．０×１０17ｃｍ-3の不純物濃度を有するＳｉＣである。なお、ｐ型領域１３およびｎ型領域１４の材料および形状は特に限定されない。
【００３２】
図２〜図６は、本実施の形態におけるエピタキシャルウエハの製造工程を概略的に示す断面図である。続いて、図２〜図６を参照して、本実施の形態におけるエピタキシャルウエハの製造方法について説明する。
【００３３】
まず、図２に示すように、基板１１を準備する。基板１１は特に限定されないが、たとえば５．０×１０18ｃｍ-3の不純物濃度を有するｎ型のＳｉＣ基板を準備する。
【００３４】
次に、図３に示すように、基板１１上に第１導電型の第１の層１５を形成する。第１の層１５は特に限定されないが、たとえばｐ型のＳｉＣ層を形成する。
【００３５】
ｐ型の第１の層１５を形成する場合、ＨＶＰＥ法（Hydride Vapor Phase Epitaxy：ハイドライド気相成長）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法、昇華法などの気相成長法により形成することが好ましい。第１の層１５がｐ型ＳｉＣ層である場合、液相成長法ではｎ型不純物である窒素が混入しやすいため、窒素が混入しやすい雰囲気でない気相成長法が好適である。また、高品質なｐ型の第１の層１５を形成することができるため、気相成長法が好適である。なお、成長方法は特に限定されず、フラックス法、高窒素圧溶液法などの液相成長法などを採用してもよい。
【００３６】
第１の層１５は、たとえば１．０×１０17ｃｍ-3の不純物濃度を有する。また、第１の層１５の厚みはたとえば５．０μｍ以上８．０μｍ以下である。
【００３７】
次に、図３および図４に示すように、第１の層１５にメサ構造を形成する。言い換えると、第１の層１５の一部を除去して、凹部１５ａを形成する。凹部１５ａは複数形成することが好ましく、本実施の形態では第１の層１５を櫛型に形成している。これにより、図４（Ａ）または（Ｂ）に示すように、スーパージャンクション構造のｐ型領域１３を形成することができる。
【００３８】
メサ構造を形成する方法は特に限定されないが、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）などのドライエッチングを採用することができる。第１の層１５がＳｉＣの場合、ＳｉＣは耐薬品性が高いため、ウエットエッチングの場合には一般的に溶融ＫＯＨ（水酸化カリウム）法が用いられる。溶融ＫＯＨ法は制御が難しいため、高精度のメサ構造を形成する方法としては、ドライエッチングが好適である。
【００３９】
メサ構造を形成するために、図４（Ａ）に示すように、第１の層１５のみを除去してもよく、図４（Ｂ）に示すように、基板１１の一部および第１の層１５を除去してもよい。
【００４０】
凸部であるｐ型領域１３および凹部１５ａの形状は特に限定されないが、たとえば１．８μｍの幅を有し、５．０μｍ以上８．０μｍ以下の厚みを有し、２．８以上４．４以下のアスペクト比（厚み／幅）をそれぞれ有している。
【００４１】
次に、図５に示すように、第１の層１５のメサ構造の凹部１５ａに、液相成長法により第２導電型の第２の層を形成する。本実施の形態では、第２の層はｎ型領域１４である。液相成長法は特に限定されず、フラックス法、高窒素圧溶液法などを採用できる。
【００４２】
本実施の形態では、図４に示す凹部１５ａの内部を埋めるようにｐ型領域１３を成長している。液相成長法は成長速度が大きいため、メサ構造の凹部１５ａが深い場合であっても、凹部１５ａに空洞が生じることを抑制することができる。これにより、図５に示すように、基板１１の主面に対して交差する方向にｐ型領域１３とｎ型領域１４とがストライプ状に積層されたスーパージャンクション構造を形成することができる。
【００４３】
ｐ型領域１３は、たとえば１．０×１０17ｃｍ-3の不純物濃度を有するＳｉＣである。また、凹部１５ａを埋めるようにｐ型領域１３を形成しているので、ｐ型領域１３は、たとえば１．８μｍの幅を有し、５．０μｍ以上８．０μｍ以下の厚みを有し、２．８以上４．４以下のアスペクト比（厚み／幅）を有している。なお、ｐ型領域１３の材料および形状は特に限定されない。
【００４４】
ここで、スーパージャンクション構造を構成するｐ型領域１３およびｎ型領域１４の不純物濃度が高いほど、ｐ型領域１３およびｎ型領域１４の幅（図１における幅Ｗ１２）が小さくなり、かつアスペクト比は高くなる。
【００４５】
また、上述した第１導電型の第１の層１５を形成する工程と、第１の層１５にメサ構造を形成する工程と、第１の層１５のメサ構造の凹部１５ａに、液相成長法により第２導電型の第２の層（本実施の形態ではｎ型領域１４）を形成する工程とを繰り返して、ｐ型領域１３およびｐ型領域のアスペクト比が高いスーパージャンクション構造１２を形成してもよい。この形成方法であっても、気相成長法またはイオン注入により第２の層を形成するよりも、上記工程を繰り返す回数を低減することができる。
【００４６】
次に、図６に示すように、第１および第２の層（本実施の形態では、ｐ型領域１３およびｎ型領域１４）の表面の平坦化を行なう。液相成長法でｐ型領域１３を形成した後の表面は、ファセットが形成されやすい。つまり、図５に示すように、ｐ型領域１３を形成した後の表面は、凹凸を有している。このため、表面の平坦化処理を行なうことが好ましい。
【００４７】
平坦化を行なう方法は特に限定されないが、たとえばＣＭＰ（Chemical Mechanical Planarization：化学機械研磨）などの研磨などを採用することができる。なお、この工程は省略されてもよい。
【００４８】
以上の工程を実施することにより、図１に示すエピタキシャルウエハ１０を製造することができる。
【００４９】
なお、本実施の形態では、第１の層１５の第１導電型がｐ型で、第２の層の第２導電型がｎ型である場合を例に挙げて説明したが、特にこれに限定されない。第１導電型がｎ型で、第２導電型がｐ型であってもよい。
【００５０】
また、スーパージャンクション構造１２は、エピタキシャルウエハ１０の一方側面から他方側面へ全体に渡って形成してもよく、一部に形成してもよい。
【００５１】
続いて、本実施の形態におけるエピタキシャルウエハ１０の効果について説明する。本実施の形態におけるエピタキシャルウエハ１０の製造方法は、第１の層１５のメサ構造の凹部１５ａに、液相成長法により第２導電型の第２の層（本実施の形態ではｎ型領域１４）を形成している。液相成長法は原料の密度を高くすることで成長速度を大きくできる。このため、液相成長法は気相成長法よりも成長速度が大きい。これにより、メサ構造の凹部１５ａの側壁の成長速度を大きくすることができる。つまり、メサ構造の凹部１５ａの深部および側壁からの結晶成長が抑制されない。したがって、第１の層１５の凹部１５ａを埋めるように第２の層（本実施の形態ではｎ型領域１４）を形成することができる。その結果、空洞が生じることを抑制したスーパージャンクション構造を有するエピタキシャルウエハ１０を製造することができる。
【００５２】
また、液相成長法は成長速度が大きいため、メサ構造の凹部１５ａが深い場合であっても、第１の層１５の凹部１５ａに空洞が生じることを抑制して、第２の層（本実施の形態ではｎ型領域１４）を埋め込むことができる。つまり、メサ構造の凹部１５ａを浅くしなくても、凹部１５ａに第２の層（本実施の形態ではｎ型領域１４）を形成することができる。このため、第１の層１５にメサ構造を形成し、第２の層（本実施の形態ではｎ型領域１４）を形成する回数を低減することができる。したがって、容易にスーパージャンクション構造を形成することができる。その結果、スーパージャンクション構造を形成するために要する手間およびコストを低減することができる。
【００５３】
（実施の形態２）
図７は、本実施の形態における半導体装置の一例であるＭＯＳＦＥＴを概略的に示す断面図である。図７を参照して、本実施の形態におけるＭＯＳＦＥＴを説明する。
【００５４】
図７に示すように、実施の形態１のエピタキシャルウエハ１０と、ドリフト層２１と、ボディ領域２２と、コンタクト領域２３、２４と、絶縁膜２５、２９と、ソース電極２６と、ゲート電極２７と、ドレイン電極２８とを備えている。
【００５５】
具体的には、基板１１上に、スーパージャンクション構造を構成するｐ型領域１３およびｎ型領域１４が形成されている。ドリフト層２１は、スーパージャンクション構造１２上に形成されている。ドリフト層２１は、たとえばｎ型ＳｉＣである。ボディ領域２２は、ドリフト層２１とｐｎ接合をなすように、ドリフト層２１の主面の一部に位置している。ボディ領域２２は、たとえばｐ型ＳｉＣである。コンタクト領域２３は、ボディ領域２２とｐｎ接合をなすように、ボディ領域２２の主面の一部に位置している。コンタクト領域２３は、たとえばｎ+ＳｉＣである。また、コンタクト領域２４は、コンタクト領域２３とｐｎ接合をなすように、ボディ領域２２の主面の一部に位置している。コンタクト領域２４は、たとえばｐ+ＳｉＣである。
【００５６】
ｎ型を示す領域の不純物はたとえばアルミニウム（Ａｌ）であり、ｐ型を示す領域の不純物はたとえば窒素である。
【００５７】
ボディ領域２２においてコンタクト領域２３とドリフト層２１とに挟まれた領域は、ＭＯＳＦＥＴ２０のチャネルとなる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように導電型を上述した内容と逆に定めてもよい。
【００５８】
絶縁膜２５は、半導体層とゲート電極２７とを絶縁するゲート絶縁膜であり、コンタクト領域２３とドリフト層２１とに挟まれるボディ領域２２上に少なくとも形成されている。絶縁膜２５は、たとえばＳｉＯ2（二酸化ケイ素）などを用いることができる。
【００５９】
ゲート電極２７は、絶縁膜２５上に形成され、かつコンタクト領域２３とドリフト層２１とに挟まれるボディ領域２２と少なくとも対向するように形成されている。なお、ゲート電極２７は、コンタクト領域２３とドリフト層２１との間に位置するボディ領域２２上に対向するように形成されていれば、その他の領域上にさらに形成されていてもよい。
【００６０】
コンタクト領域２３、２４に電気的に接続するようにソース電極２６が形成されている。このソース電極２６は、ゲート電極２７と絶縁膜２５、２９により電気的に絶縁されている。また、基板１１に電気的に接続するように、基板１１においてドリフト層２１と接触する面と反対側の面にはドレイン電極２８が形成されている。
【００６１】
図８〜図１５は、本実施の形態におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。続いて、図１、図７〜図１５を参照して、本実施の形態におけるＭＯＳＦＥＴの製造方法について説明する。
【００６２】
まず、図１に示す実施の形態１におけるエピタキシャルウエハ１０を製造する。次に、図８に示すように、エピタキシャルウエハ１０上にドリフト層２１を形成する。本実施の形態では、ドリフト層２１として、たとえば窒素をドーピングしたｎ型ＳｉＣを成長させる。ドリフト層２１は、たとえば７μｍの厚みを有している。
【００６３】
ドリフト層２１の形成方法は特に限定されず、気相成長法、液相成長法などを採用することができる。低濃度のドリフト層を形成できる観点から、気相成長法が好適に用いられる。
【００６４】
次に、図９に示すように、ドリフト層２１の主面に、コンタクト領域２３を形成する。コンタクト領域２３の形成方法は特に限定されないが、たとえば以下の方法により形成する。すなわち、まず、コンタクト領域２３となる領域を開口したパターンを有するレジストを形成する。レジストの形成方法は、特に限定されない。次いで、レジストのパターンから露出した領域がたとえばｎ+ＳｉＣになるように窒素イオンを注入する。これにより、図９に示すように、コンタクト領域２３を形成することができる。コンタクト領域２３は、ソース領域の役割も担う。
【００６５】
次に、図１０に示すように、ドリフト層２１の主面に、ボディ領域２２を形成する。ボディ領域２２の形成方法は特に限定されないが、たとえば以下の方法により形成する。すなわち、まず、ボディ領域２２となる領域を開口したパターンを有するレジストを形成する。レジストの形成方法は、特に限定されない。次いで、レジストのパターンから露出した領域がたとえばｐ型ＳｉＣになるようにＡｌイオンを注入する。これにより、図１０に示すように、ボディ領域２２を形成することができる。
【００６６】
次に、図１１に示すように、コンタクト領域２４を形成する。コンタクト領域２４の形成方法は特に限定されないが、たとえば以下の方法により形成する。すなわち、まず、コンタクト領域２４となる領域を開口したパターンを有するレジストを形成する。レジストの形成方法は、特に限定されない。次いで、レジストのパターンから露出した領域がたとえばｐ+ＳｉＣになるようにＡｌイオンを注入する。これにより、図１０に示すように、コンタクト領域２４を形成することができる。
【００６７】
以上の工程を実施することにより、半導体層を形成することができる。次に、半導体層を活性化アニールする。活性化アニールは、たとえば、アルゴン（Ａｒ）などの不活性ガス雰囲気で、約１８００℃の高温でエピタキシャルウエハ１０および半導体層を熱処理する。なお、この活性化アニールは省略されてもよい。
【００６８】
次に、図１２に示すように、半導体層上に絶縁膜２５を形成する。絶縁膜２５の形成方法は特に限定されないが、たとえば以下の方法により形成する。すなわち、まず、半導体層の主面全体を覆うように、絶縁膜２５を熱酸化法により形成する。その後、フォトリソグラフィーにより絶縁膜２５上に、ソース電極２６となる領域を開口したパターンを有するレジストを形成する。次いで、ソース電極２６となる領域に位置する絶縁膜２５をたとえばエッチングにより除去する。絶縁膜２５は、たとえばＳｉＯ2などよりなる。
【００６９】
次に、図１３に示すように、絶縁膜２５上にゲート電極２７を形成する。ゲート電極２７の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。ゲート電極２７は、たとえばＡｌや、ＣＶＤ法で成膜したポリＳｉなどよりなる。
【００７０】
次に、図１４に示すように、ゲート電極２７を取り囲むように絶縁膜２９を形成する。絶縁膜２９は、層間絶縁膜であり、たとえばＳｉＯ2などよりなる。絶縁膜２９の形成方法は、特に限定されないが、熱酸化法などにより形成することができる。
【００７１】
次に、図１５に示すように、ソース電極２６を形成する。ソース電極２６の形成方法は特に限定されず、蒸着法やスパッタリング法など一般公知の方法を採用できる。ソース電極２６は、たとえばＮｉもしくはＮｉＳｉ、またはＴｉＡｌＳｉなどよりなる。ソース電極は、コンタクト領域２３、２４とコンタクトをとることができる。
【００７２】
次に、図７に示すように、ドレイン電極２８を形成する。ドレイン電極２８の形成方法は特に限定されず、蒸着法やスパッタリング法などの一般公知の方法を採用できる。ドレイン電極２８は、たとえばＮｉもしくはＮｉＳｉ、またはＴｉＡｌＳｉなどよりなる。
【００７３】
以上の工程を実施することにより、図７に示すＭＯＳＦＥＴ２０を製造することができる。
【００７４】
続いて、本実施の形態におけるＭＯＳＦＥＴ２０の動作について説明する。図７に示すように、ＭＯＳＦＥＴ２０において、ゲート電極２７に相対的に正の電圧が印加されると、ゲート電極２７下のｐ型のボディ領域２２の表面に反転層であるｎチャネルが形成される。そして、図７の矢印に示すように、ｎ型のキャリアとしての電子は、コンタクト領域２３からｎ型のドリフト層２１に注入され、スーパージャンクション構造１２のｎ型領域１４を通って、相対的に正の電圧が印加されているドレイン電極２８に向かって流れる。
【００７５】
一方、ゲート電極２７に相対的に負の電圧が印加されると、ｎチャネルが消失し、コンタクト領域２３からボディ領域２２への電子の供給が止まる。ドリフト層２１とボディ領域２２とのｐｎ接合から広がる上下方向の空乏層と、スーパージャンクション構造１２のｐ型領域１３とｎ型領域１４とのｐｎ接合から広がる左右方向の空乏層とにより、耐圧を向上することができる。
【００７６】
続いて、本実施の形態におけるＭＯＳＦＥＴ２０の効果について説明する。本実施の形態におけるＭＯＳＦＥＴ２０は、空洞が形成されることを抑制したスーパージャンクション構造１２を有するエピタキシャルウエハ１０を用いている。これにより、スーパージャンクション構造１２の機能を十分に高めたＭＯＳＦＥＴ２０を製造できる。このため、逆電圧が印加されたときに、スーパージャンクション構造１２のｐ型領域１３とｎ型領域１４とのｐｎ接合から横方向に空乏層を並べることができる。したがって、ＭＯＳＦＥＴ２０の耐圧を向上することができる。たとえばｐ型領域１３およびｎ型領域１４の不純物濃度が１．０×１０18ｃｍ-3で、幅Ｗ１２が１．８μｍで、厚みが５．０μｍの場合には、６００ｋＶの耐圧を有する。たとえばｐ型領域１３およびｎ型領域１４の幅Ｗ１２が１．８μｍで、厚みが８．０μｍの場合には、１．２ｋＶの耐圧を有する。
【００７７】
このように、ＭＯＳＦＥＴ２０の耐圧を向上することができるので、ＭＯＳＦＥＴ２０の半導体層の不純物濃度を高めることができる。このため、オン抵抗を低減することができる。よって、高耐圧と低オン抵抗とを両立するＭＯＳＦＥＴ２０を製造することができる。
【００７８】
図１６は、比較例におけるＭＯＳＦＥＴ２２０を概略的に示す断面図である。図１６に示すように、比較例におけるＭＯＳＦＥＴ２２０は、基本的には図７に示すＭＯＳＦＥＴ２０と同様の構成を備えているが、スーパージャンクション構造１２を備えていない点において異なっている。図７に示すＭＯＳＦＥＴ２０と同じ抵抗および同じ耐圧を有するように比較例のＭＯＳＦＥＴ２２０を作製すると、図１６に示すようにドリフト層２１を大きくする必要がある。このことから、小型化を図ることのできるＭＯＳＦＥＴ２０を手間およびコストを低減して形成することができる。
【００７９】
（実施の形態３）
図１７は、本実施の形態における半導体装置の一例を示すＭＯＳＦＥＴを概略的に示す断面図である。図１７を参照して、本実施の形態におけるＭＯＳＦＥＴ３０について説明する。
【００８０】
図１７に示すように、本実施の形態におけるＭＯＳＦＥＴ３０は、基本的には実施の形態２におけるＤＭＯＳ（Double-diffused ＭＯＳ）であるＭＯＳＦＥＴ２０と同様の構成を備えているが、ＵＭＯＳ（U‐groove ＭＯＳ）である点において異なっている。
【００８１】
具体的には、ドリフト層２１、ボディ領域２２およびコンタクト領域２３にメサ構造が形成されている。このメサ構造に、絶縁膜２５が接するように設けられている。この絶縁膜２５の内部にゲート電極２７が形成されている。
【００８２】
図１８〜図２２は、本実施の形態におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。続いて、図１７〜図２２を参照して、本実施の形態におけるＭＯＳＦＥＴ３０の製造方法について説明する。
【００８３】
まず、図１８に示すように、実施の形態１におけるエピタキシャルウエハ１０上にドリフト層２１およびボディ領域２２を形成する。次に、図１９に示すように、ボディ領域２２上にコンタクト領域２３を形成する。ｎ型のドリフト層２１、ｐ型のボディ領域２２およびｎ+コンタクト領域２３の形成方法は特に限定されないが、たとえば気相成長法、液相成長法などによりエピタキシャル成長する。
【００８４】
次に、図２０に示すように、コンタクト領域２４を形成する。コンタクト領域２４の形成方法は特に限定されないが、たとえば以下の方法により形成する。すなわち、コンタクト領域２４となる領域を開口したレジストパターンをコンタクト領域２３上に形成する。レジストの形成方法は、特に限定されず、フォトリソグラフィーなど一般公知の方法を採用できる。その後、コンタクト領域２３においてレジストパターンから露出した領域をエッチングにより除去する。次いで、エッチングにより開口した領域に、気相成長法、液相成長法などによりｐ+コンタクト領域２４を形成する。
【００８５】
なお、上記ｎ型およびｐ型を示す層をエピタキシャル成長する場合には、ｎ型不純物としてたとえば窒素などを、ｐ型不純物としてたとえばＡｌなどを導入する。
【００８６】
次に、図２１に示すように、コンタクト領域２３、ボディ領域２２およびドリフト層２１の一部に渡って、メサ構造を形成する。メサ構造を形成する方法が特に限定されないが、たとえば以下の方法により形成する。すなわち、メサ構造となる領域を開口したレジストパターンをコンタクト領域２３、２４上に形成する。レジストの形成方法は、特に限定されず、フォトリソグラフィーなど一般公知の方法を採用できる。その後、レジストパターンから露出したコンタクト領域２３、ボディ領域２２およびドリフト層２１の一部の領域をエッチングにより除去する。
【００８７】
次に、メサ構造の表面を覆うように、絶縁膜２５を形成する。絶縁膜２５の形成方法は、実施の形態２と同様である。
【００８８】
次に、図１７に示すように、絶縁膜２５の側部にソース電極２６を形成する。ソース電極２６の形成方法は特に限定されないが、たとえば以下の方法により形成することができる。すなわち、ソース電極２６となる領域を開口したレジストパターンをコンタクト領域２３、２４上に形成する。レジストの形成方法は、特に限定されず、フォトリソグラフィーなど一般公知の方法を採用できる。その後、レジストパターンから露出したコンタクト領域２３、２４をエッチングにより除去する。次いで、レジストにより開口した領域にソース電極２６を形成する。
【００８９】
次に、図１７に示すように、メサ構造の内部に位置する絶縁膜２５に囲まれた領域にゲート電極２７を形成する。次に、基板１１においてスーパージャンクション構造１２が形成された面と反対側の面に、ドレイン電極２８を形成する。
【００９０】
以上の工程を実施することにより、図１７に示す本実施の形態におけるＭＯＳＦＥＴ３０を形成することができる。
【００９１】
続いて、本実施の形態におけるＭＯＳＦＥＴ３０の動作について説明する。図１７に示すように、ＭＯＳＦＥＴ３０において、ゲート電極２７に相対的に正の電圧が印加されると、ゲート電極２７の側方に位置するｐ型のボディ領域２２の表面に、反転層であるｎチャネルが形成される。そして、図１７の矢印に示すように、ｎ型のキャリアとしての電子は、コンタクト領域２３からｎ型のドリフト層２１に注入され、スーパージャンクション構造１２のｎ型領域１４を通って、相対的に正の電圧が印加されているドレイン電極２８に向かって流れる。ゲート電極２７に相対的に負の電圧が印加されるときは、実施の形態２と同様である。
【００９２】
続いて、本実施の形態におけるＭＯＳＦＥＴ３０の効果について説明する。本実施の形態におけるＭＯＳＦＥＴ３０は、空洞が形成されることを抑制したスーパージャンクション構造１２を有するエピタキシャルウエハ１０を用いている。これにより、実施の形態２と同様に、スーパージャンクション構造１２の機能を十分に高めることができるので、高耐圧および低オン抵抗を両立することができる。
【００９３】
図２３は、比較例におけるＭＯＳＦＥＴ２３０を概略的に示す断面図である。図２３に示すように、比較例におけるＭＯＳＦＥＴ２３０は、基本的には図１７に示すＭＯＳＦＥＴ３０と同様の構成を備えているが、スーパージャンクション構造１２を備えていない点において異なっている。図１７に示すＭＯＳＦＥＴ３０と同じ抵抗および同じ耐圧を有するように比較例のＭＯＳＦＥＴ２３０を作製すると、ドリフト層２１を大きくする必要がある。このことから、小型化を図ることのできるＭＯＳＦＥＴ２０を手間およびコストを低減して形成することができる。
【００９４】
なお、本実施の形態２および３では、半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、本発明の半導体装置はＭＯＳＦＥＴに限定されず、ＪＦＥＴ（Junction Field-Effect Transistor：接合電界効果トランジスタ）、ｐｎダイオード、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などにも適用することができる。
【００９５】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態１におけるエピタキシャルウエハを概略的に示す断面図である。
【図２】本発明の実施の形態１におけるエピタキシャルウエハの製造工程を概略的に示す断面図である。
【図３】本発明の実施の形態１におけるエピタキシャルウエハの製造工程を概略的に示す断面図である。
【図４】本発明の実施の形態１におけるエピタキシャルウエハの製造工程を概略的に示す断面図である。
【図５】本発明の実施の形態１におけるエピタキシャルウエハの製造工程を概略的に示す断面図である。
【図６】本発明の実施の形態１におけるエピタキシャルウエハの製造工程を概略的に示す断面図である。
【図７】本発明の実施の形態２における半導体装置の一例であるＭＯＳＦＥＴを概略的に示す断面図である。
【図８】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図９】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１０】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１１】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１２】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１３】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１４】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１５】本発明の実施の形態２におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１６】比較例におけるＭＯＳＦＥＴを概略的に示す断面図である。
【図１７】本発明の実施の形態３における半導体装置の一例を示すＭＯＳＦＥＴを概略的に示す断面図である。
【図１８】本発明の実施の形態３におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図１９】本発明の実施の形態３におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２０】本発明の実施の形態３におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２１】本発明の実施の形態３におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２２】本発明の実施の形態３におけるＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２３】比較例におけるＭＯＳＦＥＴを概略的に示す断面図である。
【図２４】特許文献１に開示のパワーＭＯＳＦＥＴを示す模式図である。
【図２５】特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２６】特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２７】特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２８】特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図２９】特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図３０】特許文献１に開示のパワーＭＯＳＦＥＴの製造工程を概略的に示す断面図である。
【図３１】イオン注入によりスーパージャンクション構造を形成するための製造工程を概略的に示す断面図である。
【図３２】イオン注入によりスーパージャンクション構造を形成するための製造工程を概略的に示す断面図である。
【図３３】特許文献１に開示のスーパージャンクション構造を概略的に示す拡大断面図である。
【符号の説明】
【００９７】
１０  エピタキシャルウエハ、１１  基板、１２  スーパージャンクション構造、１３  ｐ型領域、１４  ｎ型領域、１５  第１の層、１５ａ  凹部、２１  ドリフト層、２２  ボディ領域、２３，２４  コンタクト領域、２５，２９  絶縁膜、２６  ソース電極、２７  ゲート電極、２８  ドレイン電極。
【図１】
2010147182.tif 000003
【図２】
2010147182.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010147182.tif 000009
【図８】
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【図９】
2010147182.tif 000011
【図１０】
2010147182.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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