(57)【要約】      （修正有）【課題】偏析不純物による仕事関数の制御の可能な半導体装置または半導体装置の製造方法を提供する。【解決手段】半導体装置は、半導体基板１０と、半導体基板１０上に設けられた絶縁膜（ＨｆＳｉＯＮ膜３０）と、絶縁膜３０上にフルシリサイド電極（ＮｉＳｉ５１）と、フルシリサイド電極５１に接するように、絶縁膜３０とフルシリサイド電極５１の間に設けられたバリア膜（ＳｉＯＣ膜４０）と、を備え、ＳｉＯＣ膜４０と接するフルシリサイド電極５１の部分に、Ｎ型またはＰ型いずれかの不純物６０が偏析し、ＳｉＯＣ膜４０は、シリコン酸窒化膜の誘電率以下の誘電率を有し、以下の(ａ)、（ｂ）および(ｃ)を主成分として含み、((ａ)シリコン（Ｓｉ）、(ｂ）炭素（Ｃ）、(ｃ)酸素（Ｏ）または窒素(Ｎ))、ＨｆＳｉＯＮ膜３０またはＮｉＳｉフルシリサイド電極５１を構成する金属元素を主成分としてバリア膜の少なくとも内部に含まないもの。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたＨｆを含む絶縁膜と、
前記絶縁膜上に設けられたフルシリサイドゲート電極と、
前記フルシリサイドゲート電極に接するように、前記絶縁膜と前記フルシリサイドゲート電極の間に設けられたバリア膜と、を備え、
前記バリア膜と接する前記フルシリサイドゲート電極の部分に、Ｎ型またはＰ型いずれかの不純物が偏析し、
前記バリア膜は、シリコン酸窒化膜の誘電率以下の誘電率を有し、
以下の(ａ)、（ｂ）、および(ｃ)を主成分として含み、
(ａ)シリコン（Ｓｉ）、
(ｂ）炭素（Ｃ）、
(ｃ)酸素（Ｏ）または窒素(Ｎ)、
前記絶縁膜または前記フルシリサイドゲート電極を構成する金属元素を主成分として、前記バリア膜の少なくとも内部に含まない、半導体装置。
【請求項２】
前記バリア膜の(ｃ)は、前記酸素（Ｏ）である、請求項１に記載の半導体装置。
【請求項３】
前記バリア膜の(ｃ)は、前記窒素(Ｎ)である、請求項１に記載の半導体装置。
【請求項４】
前記バリア膜は、ＳｉＯＣ膜またはＳｉＣＮ膜である、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記バリア膜のカーボン組成は、５％以上である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記バリア膜のカーボン組成は、３０％以下である、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記バリア膜の膜厚は、０．１ｎｍ以上である、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記バリア膜の膜厚は、１ｎｍ以下である、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記フルシリサイドゲート電極を構成する前記金属元素は、Ｎｉである、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記フルシリサイドゲート電極がニッケルモノシリサイド（ＮｉＳｉ）である、請求項９に記載の半導体装置。
【請求項１１】
前記フルシリサイドゲート電極がニッケルダイシリサイド（ＮｉＳｉ２）である、請求項９に記載の半導体装置。
【請求項１２】
前記フルシリサイドゲート電極は、ニッケルモノシリサイドよりもニッケル組成比が大きいＮｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉのいずれかである、請求項９に記載の半導体装置。
【請求項１３】
Ｎ型の前記不純物は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、およびフッ素（Ｆ）からなる群から選択される少なくとも一種以上を含む、請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
Ｐ型の前記不純物は、ホウ素（Ｂ）またはインジウム（Ｉｎ）を含む、請求項１から１２のいずれかに記載の半導体装置。
【請求項１５】
前記バリア膜は、シリコン酸化膜の誘電率以下の誘電率を有する、請求項１から１４のいずれかに記載の半導体装置。
【請求項１６】
請求項１から１５のいずれかに記載の半導体装置であって、
さらに、前記絶縁膜の左側の前記基板の表面近傍に形成された第一の拡散層と、
前記絶縁膜の右側の前記基板の表面近傍に形成された第二の拡散層と、を有し、
前記第一の拡散層、前記第二の拡散層および前記フルシリサイドゲート電極により電界効果トランジスタを構成したことを特徴とする、半導体装置。
【請求項１７】
前記電界効果トランジスタは、ＮＭＩＳトランジスタまたはＰＭＩＳトランジスタである、請求項１６に記載の半導体装置。
【請求項１８】
前記ＮＭＩＳトランジスタと前記ＰＭＩＳトランジスタとが同一の前記基板上に形成された、請求項１７に記載の半導体装置。
【請求項１９】
前記第一の拡散層および前記第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層である、請求項１６から１８のいずれかに記載の半導体装置。
【請求項２０】
基板上にＨｆを含む絶縁膜を形成する工程と、
前記絶縁膜上にバリア膜を形成する工程と、
前記バリア膜上に接するようにフルシリサイドゲート電極を形成する工程と、を含み、
前記バリア膜と接する前記フルシリサイドゲート電極の部分に、Ｎ型またはＰ型いずれかの不純物が偏析し、
前記バリア膜は、シリコン酸窒化膜の誘電率以下の誘電率を有し、
以下の(ａ)、（ｂ）、および(ｃ)を主成分として含み、
(ａ)シリコン（Ｓｉ）、
(ｂ）炭素（Ｃ）、
(ｃ)酸素（Ｏ）または窒素(Ｎ)、
前記絶縁膜または前記フルシリサイドゲート電極を構成する金属元素を主成分として、前記バリア膜の少なくとも内部に含まない、半導体装置の製造方法。
【請求項２１】
前記バリア膜を形成する工程は、前記基板を加熱せず、ＳｉＣターゲットを酸化雰囲気ガス中で反応性スパッタした後に、非酸化雰囲気ガス中で熱処理する、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記バリア膜を形成する工程は、前記基板を加熱せず、ＳｉＣターゲットを非酸化雰囲気ガス中でスパッタした後に、酸化雰囲気ガス中で熱処理する、請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記バリア膜を形成する工程は、前記基板を加熱せず、ＳｉＣターゲットを窒化雰囲気ガス中で反応性スパッタした後に、非酸化雰囲気ガス中で熱処理する、請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＨｆを含む高誘電率ゲート絶縁膜とフルシリサイドゲート電極を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ＭＩＳ型半導体装置の製造方法が記載されている。この半導体装置の製造方法は、ゲート絶縁膜に高誘電率膜を用いるＭＯＳＦＥＴにおいて、基板−高誘電率膜間の低誘電率層（シリコン酸化膜）を増大させないようにするために、基板上に高誘電率膜、拡散バリア層を堆積した後、高誘電率膜の膜質改善のための熱処理を行い、次に、ゲート電極材料膜を堆積し、これをパターニングしてゲート電極を形成するものである。同文献によれば、ゲート電極を形成する工程において、高誘電率膜はその側面がプラズマに曝されることにより、電荷が注入され、ダメージを受ける。この電荷を逃がしダメージを修復するために拡散バリア層でゲート部を含む全面を被覆して熱処理を行うこととされている。また、処理雰囲気中に残存しているＯ２、Ｈ２Ｏ等の酸化種が高誘電率膜中を矢印のように拡散して高誘電体膜とシリコン基板の界面に到達して低誘電率中間層を成長させることを防ぐ観点から、Ｏ２、ＨＯ２の透過に対して耐性の高い酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコンの中のいずれかを堆積して拡散バリア層を形成することが記載されている。
【０００３】
また、特許文献２には、半導体装置の製造方法が記載されている。この半導体装置の製造方法は、ゲート絶縁膜上にゲート電極の少なくとも一部となるシリコン膜を形成し、この中に窒素、酸素、弗素、炭素のいずれかを導入し、これをアニールすることにより、ゲート電極／ゲート絶縁膜界面に窒化層、酸化層、弗化層、炭化層のいずれかを形成するものである。同文献によれば、多結晶シリコン（もしくはシリコンとゲルマニウム）膜からなるゲート電極とメタル元素を含む高誘電率ゲート絶縁膜の界面に形成された欠陥が、電極を介して供給された窒化剤／酸化剤／弗化剤／炭化剤により形成された窒化層、酸化層、弗化層、炭化層のいずれかにより修復されて、フラットバンド電圧のシフトが減少し、ゲート絶縁膜としてシリコン酸化膜を用いた場合と同程度のフラットバンド電圧が得られることによって低しきい値電圧が実現する高性能の半導体装置を得ることができるとされている。
【０００４】
また、非特許文献１には、半導体装置が記載されている。この半導体装置は、ゲート絶縁膜上にフルシリサイド電極(以下、ＦＵＳＩ電極という)が設けられているものである。同文献によれば、換算膜厚の削減のために高誘電率ゲート絶縁膜を用いることや、ゲート電極の空乏化防止のためにゲート電極に金属電極を用いることが検討されている。多結晶シリコンやアモルファスシリコンで形成されたゲート電極と金属を反応させて全体をシリサイド化するＦＵＳＩ電極も金属ゲート電極のひとつとして有望視されている。金属ゲート電極を用いる場合、その仕事関数をｎＭＩＳとｐＭＩＳでそれぞれ最適化することが必要となる。即ちｎＭＩＳ側は低仕事関数電極を、ｐＭＩＳ側は高仕事関数をもつ金属電極を用いることが望ましい。ＦＵＳＩ電極の場合、ｎＭＩＳ側にはｎ型の不純物としてＰやＡｓなどを、ｐＭＩＳ側にはｐ型の不純物としてＢなどを、フルシリサイド化前の多結晶シリコンやアモルファスシリコンで形成されたゲート電極にあらかじめ注入しておき、その後フルシリサイド化することで、実効的にｎＭＩＳ側は低仕事関数電極を、ｐＭＩＳ側は高仕事関数を得られるとされている。これは、フルシリサイド化の際に、注入された不純物がＦＵＳＩ電極／ゲート絶縁膜界面に高濃度に偏析するためと考えられている。このように不純物注入と組み合わせたＦＵＳＩ電極（以下、不純物偏析ＦＵＳＩ電極という）は、１種類の金属電極で複数の仕事関数を実現できるため、他の金属ゲート電極プロセスと比較して工程を単純化できるという大きなメリットを有することが記載されている。
【０００５】
非特許文献２には、ＨｆＳｉＯＮゲート絶縁膜を使用した場合、ＢおよびＰを不純物として注入してからフルシリサイド化しても、得られる仕事関数はノンドープと同じ約４．５ｅＶで一定であることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００４／０７３０７２号パンフレット
【特許文献２】特開２００５−１５８９９８号公報
【非特許文献】
【０００７】
【非特許文献１】Ｄ．Ａｍｉｅ ｅｔ．ａｌ．２００４ Ｓｉｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ  「Work function tuning through dopant scanning and related effects in Ni fully silicided gate for sub-45nm nodes CMOS」
【非特許文献２】Ｋ．Ｔａｋａｈａｓｈｉ ｅｔ．ａｌ．２００４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ  「Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUS１) Technique for 45nm-node LSTP and LOP Devices」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の非特許文献２においては、不純物偏析ＦＵＳＩ電極は組成としてシリコンを含んでいるため、不純物偏析ＦＵＳＩ電極とＨｆを含む高誘電率ゲート絶縁膜とを組み合わせた場合に、仕事関数の変化が見られなくなり、フェルミレベルピニングが発生する。ここで、「フェルミレベルピニング」とは、Ｈｆを含む高誘電率ゲート絶縁膜と多結晶シリコンやアモルファスシリコンゲート電極の組み合わせで発生し、ゲート電極の注入不純物にかかわらず、電極の仕事関数が４．３〜４．５ｅＶ付近に固定化されてしまう現象である。
【０００９】
このフェルミレベルピニングを回避するためには、不純物偏析ＦＵＳＩ電極とＨｆを含む高誘電率ゲート絶縁膜との間にバリア膜を設け、絶縁膜からゲート電極にＨｆが拡散することを抑制することが有効である。その場合、技術常識から、緻密な膜として知られているシリコン窒化膜を用いることが考えられる。
【００１０】
しかしながら、上述のフェルミレベルピニングを回避する方法を用いても、上記仕事関数を制御することが困難であった。
本発明者が検討した結果、以下に示す知見から、不純物偏析ＦＵＳＩ電極の界面が高誘電率化することにより、偏析不純物による仕事関数変化量が減少し、仕事関数の制御が困難になることが分かった。
【００１１】
つまり、ＨｆＳｉＯＮゲート絶縁膜と金属としてＮｉを含む不純物偏析ＦＵＳＩ電極が積層されたゲート構造を有するトランジスタのＣＶ特性を調べ、このＣＶ特性から、ＨｆＳｉＯＮゲート絶縁膜と多結晶シリコン電極が積層されたゲート構造を有するトランジスタに比べて、反転側換算膜厚だけでなく蓄積側換算膜厚が０．３〜０．４ｎｍ程度減少することを確認した。同時に、ＳｉＯ２ゲート絶縁膜と不純物偏析ＦＵＳＩ電極の組み合わせではこのような蓄積側換算膜厚の減少がほとんど起こらないことを見出した。
【００１２】
上記の換算膜厚の減少は以下のように説明される。Ｈｆを含む高誘電率ゲート絶縁膜内には酸素空孔が形成されやすく、その結果、未結合手を持つＳｉが多数存在する。このＳｉがＮｉと結合することで、ゲート絶縁膜表面にＮｉが拡散するのを助長する。Ｎｉが拡散した領域は高誘電率化するため、換算膜厚が減少する。
【００１３】
この換算膜厚の減少は、偏析不純物による仕事関数の変化にも影響する。高誘電率化したＨｆＳｉＯＮゲート絶縁膜と不純物偏析ＦＵＳＩ電極界面部分に、偏析不純物が作り出す分極Ｐが存在する場合、その分極Ｐが生み出す仕事関数変化ΔＷＦは、
ΔＷＦ=ＰＮＤ/ε      ＮＤ：分極密度、ε：Ｐが存在する領域の誘電率    （１）
と記載される。このため、不純物偏析ＦＵＳＩ電極の界面が高誘電率化すれば仕事関数変化ΔＷＦは小さくなる。即ち、ＨｆＳｉＯＮゲート絶縁膜では、Ｎｉの拡散による高誘電率化が起きるので、偏析不純物による仕事関数変化量ΔＷＦが必然的に小さくなるのである。
【００１４】
ここで、シリコン窒化膜等の緻密なバリア膜は、一般的に高誘電率な膜でもある。かかるバリア膜を不純物偏析ＦＵＳＩ電極とＨｆを含む高誘電率ゲート絶縁膜との間に設けると、ＦＵＳＩ電極の界面が高誘電率化することにより、偏析不純物による仕事関数変化量が減少する。このため、偏析不純物による仕事関数変調効果を十分発揮させることができず、上述の通り、仕事関数を制御することが困難になるものと考えられる。
【００１５】
このように、本発明者は、非特許文献１や非特許文献２に記載されたように、Ｈｆを含む高誘電率ゲート絶縁膜上に不純物偏析ＦＵＳＩ電極が設けられた半導体装置では、フェルミレベルピニングを回避しても、仕事関数の制御が困難であるという問題を見出した。
【００１６】
また、上述の特許文献１では、Ｈｆを含む高誘電率ゲート絶縁膜上の「酸化種Ｏ２、ＨＯ２）の混入を抑制する下層拡散バリア層」として、「酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン」を用いることが記載されている。これらの膜は、以下の理由で上述の問題を解決することができない。酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムは構成元素にＡｌが含まれているため、高誘電率を有しており、不純物偏析ＦＵＳＩ電極の界面が高誘電率化することにより仕事関数の制御が困難になることは明かである。また、窒化シリコンについては、上述の通りである。さらに、酸化シリコン、酸窒化シリコンは、Ｈｆに対する拡散バリア性能が劣っており、結果的にＨｆが進入してしまうためやはり低誘電率性が期待できない。また、炭化シリコンは、酸素を含まないためシリサイド金属との反応を抑止することが出来ず、自身がシリサイド化され、低誘電率性が期待できない。その結果、特許文献１に記載のバリア膜を用いても、仕事関数を制御することは困難のままである。
【００１７】
また、特許文献２では、すでに存在する「ゲート電極／ゲート絶縁膜界面」に「炭素」を導入するため、形成される「炭化層」にはＨｆが必然的に含まれる。ゲート電極がシリサイドである場合は、シリサイドを構成する金属元素も「炭化層」に含まれることが不可避である。したがって、この炭化層には最初からＨｆまたはシリサイドを構成する金属元素が含まれてしまっているため、特許文献２に記載の炭化層は低誘電率な層ではないことは明らかである。また、特許文献２に開示された方法で導入される炭素の量は、「炭化層」の主成分となり得る量には達しないため、かかる炭化層がＨｆやシリサイドを構成する金属のような主成分の拡散を抑制することは困難であると考えられる。その結果、特許文献２に記載の炭化層を用いても、仕事関数を制御することは困難のままである。
【課題を解決するための手段】
【００１８】
本発明によれば、
基板と、
前記基板上に設けられたＨｆを含む絶縁膜と、
前記絶縁膜上に設けられたフルシリサイドゲート電極と、
前記フルシリサイドゲート電極に接するように、前記絶縁膜と前記フルシリサイドゲート電極の間に設けられたバリア膜と、を備え、
前記バリア膜と接する前記フルシリサイドゲート電極の部分に、Ｎ型またはＰ型いずれかの不純物が偏析し、
前記バリア膜は、シリコン酸窒化膜の誘電率以下の誘電率を有し、
以下の(ａ)、（ｂ）、および(ｃ)を主成分として含み、
(ａ)シリコン（Ｓｉ）、
(ｂ）炭素（Ｃ）、
(ｃ)酸素（Ｏ）または窒素(Ｎ)、
前記絶縁膜または前記フルシリサイドゲート電極を構成する金属元素を主成分として、前記バリア膜の少なくとも内部に含まない、半導体装置が提供される。
【００１９】
また、本発明によれば、
基板上にＨｆを含む絶縁膜を形成する工程と、
前記絶縁膜上にバリア膜を形成する工程と、
前記バリア膜上に接するようにフルシリサイドゲート電極を形成する工程と、を含み、
前記バリア膜と接する前記フルシリサイドゲート電極の部分に、Ｎ型またはＰ型いずれかの不純物が偏析し、
前記バリア膜は、シリコン酸窒化膜の誘電率以下の誘電率を有し、
以下の(ａ)、（ｂ）、および(ｃ)を主成分として含み、
(ａ)シリコン（Ｓｉ）、
(ｂ）炭素（Ｃ）、
(ｃ)酸素（Ｏ）または窒素(Ｎ)、
前記絶縁膜または前記フルシリサイドゲート電極を構成する金属元素を主成分として、前記バリア膜の少なくとも内部に含まない、半導体装置の製造方法が提供される。
【００２０】
Ｈｆを含む絶縁膜とフルシリサイドゲート電極との間に、Ｓｉ、Ｏ、およびＣを主成分として含むバリア膜または、Ｓｉ、Ｎ、およびＣを主成分として含むバリア膜が設けられている。かかるバリア膜は、絶縁膜またはフルシリサイドゲート電極を構成する金属元素を主成分として、バリア膜の少なくとも内部に含まないものである。このバリア膜により、上記金属元素の拡散が抑制される。このため、Ｈｆ金属の拡散も抑制され、フェルミレベルピニングの発生を回避することができる。さらには、上記金属元素の拡散が抑制されるとともに、バリア膜の誘電率はシリコン酸窒化膜の誘電率以下であるため、フルシリサイドゲート電極の界面が高誘電率化することを防ぐことができる。これにより、上述の仕事関数変化量を減少させずに、偏析不純物による仕事関数変調効果を十分に発揮させることができる。
【発明の効果】
【００２１】
本発明によれは、偏析不純物による仕事関数の制御をすることが可能な半導体装置または半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態のゲート積層構造図である。
【図２】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【図３】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【図４】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【図５】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【図６】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【図７】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【図８】本発明の実施の形態の半導体装置の作製工程を示す断面図である。
【発明を実施するための形態】
【００２３】
（第１の実施の形態）
本発明者らは、上記課題の解決に向けて、半導体装置におけるＨｆを含む高誘電率ゲート絶縁膜とフルシリサイドゲート電極の積層構造およびその作製方法に関して検討を重ねてきた。特にかかる積層構造において、偏析不純物による仕事関数の制御を実現するのが困難であると考えて、その検討を重点的に行ってきた。以下、好適な実施の形態を、添付した図面を参照しつつ説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２４】
本発明者らが注目したのは、バリア膜の特性である、誘電率と金属の拡散を防ぐ拡散バリア性とのバランスである。
上述したように、従来のバリア膜においては、以下の問題があった。つまり、フェルミレベルピニングを回避するために、不純物偏析ＦＵＳＩ電極とＨｆを含む高誘電率ゲート絶縁膜（以下、特に明記する以外は、ゲート絶縁膜と称する）との間に緻密性の高いバリア膜を設けたとしても、かかるバリア膜の誘電率が高いと、仕事関数の変化量が減少するため、偏析不純物による仕事関数の制御が困難になる。これに対して、低誘電率のバリア膜を用いても、かかるバリア膜の緻密性が低いと、結果的にＨｆ等の金属がバリア膜内に移動し、フルシリサイドゲート電極の界面が高誘電率化してしまい、この場合にも、上述のとおり偏析不純物による仕事関数の制御が困難になる。
【００２５】
一般的に、誘電率を低くするとバリア性も乏しくなり、他方バリア性を高くすると誘電率も高くなる傾向がある。そこで、本発明者らは、バリア性と低誘電率とのバランスがとれたバリア膜を用いることで、上述の課題を解決できること考えた。このようなバランスがとれた膜として、Ｓｉ、Ｏ、Ｃを主成分として含む膜、または、Ｓｉ、Ｎ、Ｃを主成分として含む膜、特にＳｉＯＣ膜またはＳｉＮＣ膜が好適であることが分かった。
【００２６】
ここで、バリア膜は、もともと低誘電率であることが望ましい。このバリア膜の誘電率を介して、偏析不純物の分極が上記式（１）に従って仕事関数の変化量に変換される。そのため、大きな仕事関数変化を期待する場合、バリア膜は低いεを有することが望ましい。
【００２７】
さらに、バリア膜は、フルシリサイドゲート電極とＨｆを含む高誘電率ゲート絶縁膜に含まれる金属を主成分として含まないことが望ましい。このゲート絶縁膜を構成し得る金属として、チタン（Ｔｉ）やジルコン（Ｚｒ）、タンタル（Ｔａ）などの遷移金属、およびランタン（Ｌａ）、イットリウム（Ｙ）などのランタノイド、およびアルミニウム（Ａｌ）などがある。これらの金属らが主成分として含まれるバリア膜は高誘電率化してしまうためである。特に、これらの金属が主成分としてバリア膜の内部に含まれないことが好ましい。
【００２８】
また、このフルシリサイドゲート電極とゲート絶縁膜に含まれる金属以外の金属であっても、バリア膜の内部に主成分として存在しないことが望ましい。これらの金属が存在すると、ゲート絶縁膜への拡散により、ゲート絶縁膜の誘電特性や絶縁性を劣化させたり、意図しない分極を形成したりするためである。
【００２９】
また、バリア膜は、Ｈｆの拡散を防止してバリア膜内に酸素空孔が形成されることを抑制することが望まれる。なぜなら、Ｈｆが拡散してバリア膜内に酸素空孔が形成されると、その空孔にシリサイド金属が拡散して、上述のとおりバリア膜が高誘電率化することが考えられるためである。
【００３０】
なお、ＳｉＯＦ膜も低誘電率でバリア性能が期待できる膜であるが、含まれる元素のうちフッ素（Ｆ）は、非常に電気陰性度が高く、シリサイドゲート電極内の偏析不純物として、意図しない分極を形成したりするため、その場合には本実施の形態のバリア膜には適さない。
【００３１】
以下の実施の形態では、上記効果を実現するための詳細を図面を参照して説明する。
図１には、本実施の形態のゲート電極の積層構造が示されている。なお、以下の実施の形態では、バリア膜としてＳｉＯＣ膜を用いた場合を示すが、バリア膜としてＳｉＣＮ膜を用いてもよい。
【００３２】
本発明の実施の形態の半導体装置は、基板（半導体基板１０）と、半導体基板１０上に設けられたＨｆを含む絶縁膜（ＨｆＳｉＯＮ膜３０）と、ＨｆＳｉＯＮ膜３０上にフルシリサイドゲート電極（ＮｉＳｉフルシリサイド電極５１）と、ＮｉＳｉフルシリサイド電極５１に接するように、ＨｆＳｉＯＮ膜３０とＮｉＳｉフルシリサイド電極５１の間に設けられたバリア膜と、を備えるものである。
また、ＳｉＯＣ膜４０と接するＮｉＳｉフルシリサイド電極５１の部分に、Ｎ型またはＰ型いずれかの不純物６０が偏析している。
【００３３】
さらには、バリア膜は、シリコン酸窒化膜の誘電率以下の誘電率を有し、以下の(ａ)、（ｂ）および(ｃ)を主成分として含み、((ａ)シリコン（Ｓｉ）、(ｂ）炭素（Ｃ）、(ｃ)酸素（Ｏ）または窒素(Ｎ))、ＨｆＳｉＯＮ膜３０またはＮｉＳｉフルシリサイド電極５１を構成する金属元素を主成分としてバリア膜の少なくとも内部に含まないものである。
【００３４】
実施の形態においては、不純物偏析ＦＵＳＩ電極として、不純物６０が偏析しているＮｉＳｉフルシリサイド電極５１を用い、Ｈｆを含む高誘電率ゲート絶縁膜として、ＨｆＳｉＯＮ膜３０を用いる。また、バリア膜（ＳｉＯＣ膜４０）は、ＮｉとＨｆの拡散を防止する膜である。なお、半導体基板１０としては、シリコン基板等を用いることができる。
【００３５】
本実施の形態に係るバリア膜（拡散バリア膜）としては、バリア性が高くかつ誘電率が低いＳｉ、Ｏ、Ｃを主成分として含む膜または、Ｓｉ、Ｎ、およびＣを主成分として含むバリア膜である限り、特に限定されない。
【００３６】
バリア膜は、フルシリサイドゲート電極を構成する金属元素およびＨｆの拡散を防ぐものである。
また、バリア膜は、ゲート絶縁膜を構成する金属元素の拡散を防ぐことができる。
【００３７】
このバリア膜の少なくとも内部には、フルシリサイドゲート電極またはゲート絶縁膜を構成する金属元素を主成分として含まないものである。
本実施の形態においては、バリア膜の少なくとも内部には、金属元素としてＨｆやＮｉを含まないものである。
【００３８】
さらに、バリア膜は、単層でもよく、また多層でもよい。
【００３９】
バリア膜の誘電率は、シリコン酸窒化膜の誘電率以下で、偏析不純物による仕事関数の変化量の減少を抑制するものであれば、特に限定されない。またこのバリア膜の誘電率は、シリコン酸化膜の誘電率以下でもよい。たとえば、バリア膜の比誘電率は、７以下とすることができる。またバリア膜の比誘電率は、５以下とすることができ、さらには、３以下とすることができる。
【００４０】
バリア膜の膜厚は、０．１ｎｍ以上が好適である。また、バリア膜の膜厚は、１ｎｍ以下が好適である。この膜厚が０．１ｎｍより薄い場合、拡散バリア性能が発揮されず、１ｎｍより厚い場合、ゲート換算膜厚が大きくなりすぎて素子の動作電圧が増大するなど性能が劣化してしまうためである。
【００４１】
バリア膜中のカーボンは、原子比で５％以上で存在することが望ましい。また、バリア膜中のカーボンは、原子比で３０％以下で存在することが望ましい。この原子比が５％以下の場合、Ｈｆ、Ｎｉに対する拡散バリア性能が低下するためである。またこの原子比が３０％以上の場合、バリア膜の緻密性を保つことが出来ずやはり拡散バリア性能が低下するためである。さらに、バリア膜中のカーボンは、原子比で１０％以上で存在することが望ましい。また、バリア膜中のカーボンは、原子比で２０％以下で存在することが望ましい。
【００４２】
バリア膜としてのＳｉＯＣ膜４０の成膜手法は問わないが、たとえばＳｉＣターゲットを酸化雰囲気中でスパッタすることによりＳｉＯＣ膜４０を得ることが可能である。この場合、ＳｉＯＣ膜４０中のカーボンが格子間原子となりやすい。そのため、このカーボンを酸素と結合させるために、加熱しながらの成膜もしくは成膜後のアニールを行うことが望ましい。また、このＳｉＯＣ膜４０は、低温のＰＥＣＶＤ法では有機基を多く含んだ低密度な膜になりやすく、そのままでは拡散バリア性能が劣る。このため、成膜後に不活性ガス中でのアニールやＵＶ処理などによりＳｉＯＣ膜４０の緻密化を図る必要がある。
【００４３】
図１に示すように、バリア膜（ＳｉＯＣ膜４０）の上にはフルシリサイドゲート電極（ＮｉＳｉフルシリサイド電極５１）が設けられている。Ｈｆを含むゲート絶縁膜（ＨｆＳｉＯＮ膜３０）との界面のＮｉＳｉフルシリサイド電極５１側には、シリサイド化反応による雪かき効果によって偏析した不純物６０が存在する。この偏析した不純物６０と、ＳｉＯＣ膜４０もしくはＨｆＳｉＯＮ膜３０中の元素たとえばＳｉとの間でダイポールを形成している。これにより、フルシリサイドゲート電極のショットキー障壁の高さを実効的に変調させることができる。このとき、ＳｉＯＣ膜４０はＨｆＳｉＯＮ膜３０からのＨｆの外方拡散とＮｉＳｉフルシリサイド電極５１からのＮｉの外方拡散の両方を抑制する。このため、ＳｉＯＣ膜４０の誘電率はＳｉＯ２と同等もしくはカーボンの存在によってより低いものである。従って、不純物６０によるダイポールが誘起する仕事関数の変化は、ゲート絶縁膜がＳｉＯ２である場合と同等以上の値となる。
【００４４】
本実施の形態のフルシリサイドゲート電極を構成する金属としては特に限定されない。この金属をＭとしたとき、フルシリサイドゲート電極はモノシリサイドまたはダイシリサイド（ＭＳｉまたはＭＳｉ２）である。また、フルシリサイドゲート電極において、ＭＳｉより上記金属Ｍの組成比が大きくてもよい。金属Ｍとしては、たとえば、Ｎｉ、Ｃｏ、Ｔｉなどを挙げることができる。本実施の形態では、フルシリサイドゲート電極を構成する金属Ｍとして、Ｎｉを用いている。この場合、フルシリサイドゲート電極は、ＮｉＳｉまたはＮｉＳｉ２である。さらに、フルシリサイドゲート電極は、ニッケルモノシリサイドよりもニッケル組成比が大きいＮｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉのいずれかであってもよい。
【００４５】
本実施の形態の不純物６０は、Ｎ型またはＰ型いずれかの不純物であれば、特に限定されない。Ｎ型の不純物は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、およびフッ素（Ｆ）等から選択されるものである。また、Ｐ型の不純物は、ホウ素（Ｂ）、またはインジウム（Ｉｎ）から選択されるものである。
【００４６】
本実施の形態のゲート絶縁膜としては、Ｈｆ酸化物、Ｈｆシリケート、およびＨｆ属酸化物またはＨｆシリケートに窒素が導入された高誘電率絶縁膜を用いることができる。本実施の形態では、ゲート絶縁膜としては、ＨｆＳｉＯＮ膜３０が用いられる。
【００４７】
下層絶縁膜としては、絶縁性がある膜であれば限定されない。たとえば、本実施の形態では、下層絶縁膜として、ＳｉＯ２膜２０を用いることができる。この他にもシリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜の積層体などを下層絶縁膜として用いることができる。下層絶縁膜の膜厚は、実用上問題ない範囲で調整できる。
【００４８】
このようなゲート絶縁膜とフルシリサイドゲート電極の積層構造を有する半導体装置においては、さらに、絶縁膜（ＳｉＯ２膜２０、ＨｆＳｉＯＮ膜３０）の左側の半導体基板１０の表面近傍に形成された第一の拡散層と、絶縁膜（ＳｉＯ２膜２０、ＨｆＳｉＯＮ膜３０）の右側の半導体基板１０の表面近傍に形成された第二の拡散層と、を備えるものである。かかる半導体装置においては、これらの第一の拡散層、第二の拡散層およびゲート電極（ＮｉＳｉフルシリサイド電極５１）により電界効果トランジスタが構成されていてもよい。
この電界効果トランジスタは、ＮＭＩＳトランジスタでもよくまたはＰＭＩＳトランジスタでもよい。また第一の拡散層および第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層である。
【００４９】
続いて、本実施の形態の半導体装置の製造方法について説明する。図２から図５には、本実施の形態の半導体装置の製造手順が示されている。上述のとおり、バリア膜としては、ＳｉＯＣ膜１４０を用いる場合について以下説明する。
【００５０】
本実施の形態の製造方法は、以下の工程を含むものである。
(ｉ)基板（半導体基板１００）上にＨｆを含む絶縁膜（ＨｆＳｉＯＮ膜１３０）を形成する工程。
(ｉｉ)ＨｆＳｉＯＮ膜１３０上にバリア膜を形成する工程。
(ｉｉｉ)ＳｉＯＣ膜１４０上に接するようにフルシリサイドゲート電極(ＮｉＳｉフルシリサイド電極１５１)を形成する工程。
【００５１】
また、ＳｉＯＣ膜１４０と接するＮｉＳｉフルシリサイド電極１５１の部分に、Ｎ型またはＰ型いずれかの不純物が偏析している。
【００５２】
さらに、このバリア膜は、シリコン酸窒化膜の誘電率以下の誘電率を有し、以下の(ａ)、（ｂ）、および(ｃ)を主成分として含み、
(ａ)シリコン（Ｓｉ）、
(ｂ）炭素（Ｃ）、
(ｃ)酸素（Ｏ）または窒素(Ｎ)、
ＨｆＳｉＯＮ膜１３０またはＮｉＳｉフルシリサイド電極１５１を構成する金属元素を主成分としてバリア膜の少なくとも内部に含まないものである。
【００５３】
［工程(ｉ)］
まず、半導体基板１００としてＰ型シリコン基板を用い、素子分離領域１１０を形成し、さらにウェル注入およびＰ型チャネル注入を行った。ゲート絶縁膜の下層絶縁膜として１．０ｎｍのＳｉＯ２膜１２０を熱酸化で作製した（図２（ａ））。その上にＨｆＳｉＯ膜をＭＯＣＶＤ法で成膜した。続いて、アンモニアガス中で熱処理することで窒化し、ゲート絶縁膜として、ＨｆＳｉＯＮ膜１３０を２．０ｎｍ形成した。得られたＨｆＳｉＯＮ膜１３０の窒素濃度は約１５ａｔｍ％であった（図２（ｂ））。
【００５４】
［工程(ｉｉ)］
次に、ＨｆＳｉＯＮ膜１３０上にバリア膜を形成する。本実施の形態のバリア膜を形成する工程は、基板を加熱せず、ＳｉＣターゲットを酸化雰囲気ガス中で反応性スパッタした後に、非酸化雰囲気ガス中で熱処理するものである。具体的には、ＲＦスパッタ法にてＳｉＣターゲットをＡｒ／Ｏ２雰囲気中で反応性スパッタすることにより、ＨｆＳｉＯＮ膜１３０上に、バリア膜としてＳｉＯＣ膜１４０を０．３ｎｍの膜厚で形成した。このＳｉＯＣ膜１４０の成膜時に基板加熱を行っていない。その成膜後に不活性ガス中でのアニールやＵＶ処理などによりＳｉＯＣ膜１４０の緻密化を行った。ゲート絶縁膜に対するスパッタダメージを低減するためと、極薄領域での正確な膜厚制御をするため、ターゲット基板間距離が長く、スパッタパワーが低い条件を用いた。このときターゲットのＳｉ／Ｃ組成を調整することにより、得られたＳｉＯＣ膜１４０のＣ組成比を調整することが可能である。本実施の形態では約１５ａｔｍ％であった（図２（ｃ））。
【００５５】
［工程(ｉｉｉ)］
ＳｉＯＣ膜１４０上に多結晶シリコン電極１５０を５０ｎｍの膜厚でＣＶＤ法で作製し、ゲート不純物としてＡｓを４ｘ１０１５ｃｍ−２の濃度で注入した。ゲート加工用のハードマスクとしてＳｉＮ膜１６０を３０ｎｍ形成した（図３（ａ））。リソグラフィー及びドライエッチング工程を用いてＳｉＮ膜１６０、多結晶シリコン電極１５０、ＳｉＯＣ膜１４０、ＳｉＯ２膜１２０およびＨｆＳｉＯＮ膜１３０を加工した（図３（ｂ））。
【００５６】
引き続いて、オフセットスペーサ１７０を形成し、エクステンション注入とポケット注入を行った。さらにサイドウォール１８０を形成し、ソースドレイン注入を行い、活性化の熱処理として１０４０℃のスパイクアニールを行った。この際、ＳｉＯＣ膜１４０の緻密化も同時に行われる（図３（ｃ））。
【００５７】
続いて、ソースドレイン領域となる予定の領域にソースドレインシリサイド膜１９０としてＮｉＳｉを２５ｎｍ形成した。このとき多結晶シリコン電極１５０はＳｉＮ膜１６０にカバーされているため、シリサイド化されない（図４（ａ））。
【００５８】
さらに、素子全体を覆うように第１のＳｉＯ２層間膜２００を形成し、ＣＭＰ法にて平坦化を行った。このとき、多結晶シリコン電極１５０を露出させてしまうとゲート電極の残膜がばらついてしまう。そのため、多結晶シリコン電極１５０が露出しないように、ＳｉＮ膜１６０でＣＭＰを停止させる様な条件でＣＭＰを行った。その後ＳｉＮ膜１６０をドライエッチング法によりシリコンに対して選択的に除去した（図４（ｂ））。
【００５９】
また、多結晶シリコン電極１５０の露出した表面の自然酸化膜を除去するため、希フッ酸処理を行った後、ゲートシリサイド金属膜としてＮｉ膜２１０を３０ｎｍ成膜した（図４（ｃ））。続いて、ランプアニーラを用いて、Ｎ２雰囲気中で４００℃、６０秒の熱処理を行い、Ｎｉ膜２１０と多結晶シリコン電極１５０を反応させ、フルシリサイド電極としてＮｉＳｉフルシリサイド電極１５１を形成した。このとき、多結晶シリコン電極１５０中に注入されていた不純物のＡｓは、上層から下層に進行するシリサイド化に伴って、ＳｉＯＣ膜１４０側へ追いやられ、ＮｉＳｉフルシリサイド電極１５１のＳｉＯＣ膜１４０と接する領域に偏析する。シリサイド反応後も第１のＳｉＯ２層間膜２００上などに残留したＮｉ膜２１０は、硫酸過酸化水素水溶液にてウェットエッチング除去した（図５（ａ））。
【００６０】
引き続いて、第２のＳｉＯ２層間膜２２０、コンタクトホール、コンタクトプラグ２３０および配線２４０の形成を行い、最後に水素ガス中で４００℃のアニールを行った（図５（ｂ））。
【００６１】
以上の工程により得られたＮｉＳｉフルシリサイド電極１５１とゲート絶縁膜としてＨｆＳｉＯＮ膜１３０を有するＮＭＩＳトランジスタは、そのＣＶ特性からゲート電極の仕事関数として４．３ｅＶを有することが確認された。また、ＳｉＯＣ膜１４０を形成しない以外は同様の上記工程により得られたＮＭＩＳトランジスタに比べて、本実施の形態のＮＭＩＳトランジスタの仕事関数が０．２ｅＶ低下した。蓄積側容量の値から、ＳｉＯＣ膜１４０を有するトランジスタの蓄積側換算膜厚は、ＳｉＯＣ膜１４０がないトランジスタに比べて０．４ｎｍ増大した。これにより、ＮｉＳｉフルシリサイド電極１５１からのＮｉの拡散が抑制されていることが示唆された。
【００６２】
本実施の形態では多結晶シリコン電極１５０への注入はＡｓを用いたが、ＰもしくはＳｂもしくはＦもしくはそれらの組み合わせであっても仕事関数が低下する効果が得られた。ただし、不純物元素や注入量によって、仕事関数の低下幅は変化した。
【００６３】
（第２の実施の形態）
本発明の第２の実施の形態は、第１の実施の形態のＮＭＩＳをＰＭＩＳに置き換えたものである。本実施の形態のＰＭＩＳの製造方法は、以下の異なる点を除いて、第１の実施の形態と同様にする。この異なる点は、チャネル注入がＮ型であること、多結晶シリコンに注入する不純物がＰ型のＢであること、エクステンション、ポケット、ソースドレイン注入の不純物の極性が逆になること、である。
【００６４】
上述した実施の形態工程により得られたＮｉＳｉフルシリサイド電極とゲート絶縁膜を有するＰＭＩＳトランジスタは、そのＣＶ特性からゲート電極の仕事関数として４．９ｅＶを有することが確認され。また、ＳｉＯＣ膜１４０を形成しない以外は同様の上記工程により得られたＰＭＩＳトランジスタに比べて、本実施の形態のＰＭＩＳトランジスタの仕事関数が０．３ｅＶ増大した。蓄積側容量の値から、ＳｉＯＣ膜１４０を有するトランジスタの蓄積側換算膜厚は、ＳｉＯＣ膜１４０がないトランジスタに比べて０．４ｎｍ増大した。これにより、ＮｉＳｉフルシリサイド電極１５１からのＮｉの拡散が抑制されていることが示唆された。
【００６５】
本実施の形態では多結晶シリコン電極１５０への注入はＢを用いたが、Ｂの他にＩｎもしくはそれらの組み合わせであっても仕事関数が低下する効果が得られた。ただし、不純物元素や注入量によって、仕事関数の低下幅は変化した。
【００６６】
なお、以上の２つの実施の形態では、ＮＭＩＳとＰＭＩＳとをそれぞれ単独に形成する製造工程を示した。これらの製造工程は、各注入工程以外はまったく同じである。そのため、各注入工程をリソグラフィーにより作り分けるだけで、同一基板上にＮＭＩＳとＰＭＩＳ両方のトランジスタを容易に形成できる。即ち、２種類のメタルゲート電極をＮ／Ｐ双方に作り分けるような複雑な工程を用いることなく、容易にＣＭＯＳを構成することができる。
【００６７】
さらに、多結晶シリコン電極１５０に不純物を注入しないトランジスタもリソグラフィー工程によって容易に形成可能である。このトランジスタの仕事関数は４．６ｅＶであった。従ってＮ型不純物注入領域、Ｐ型不純物注入領域、不純物未注入領域をリソグラフィー工程により作り分けることで、低閾値のＮＭＩＳおよびＰＭＩＳトランジスタに加えて、高い閾値を持つトランジスタも同時に形成することができる。
【００６８】
（第３の実施の形態）
本発明の第３の実施の形態のバリア膜を形成する工程において、基板を加熱せず、ＳｉＣターゲットを非酸化雰囲気ガス中で反応性スパッタした後に、酸化雰囲気ガス中で熱処理する点が、上記第１および第２の実施の形態と異なる点である。第３の実施の形態のそのほかの工程は、図２から図５に示すように、上記第１および第２の実施の形態と同様とする。
【００６９】
第３の実施の形態において、上記第１および第２の実施の形態と異なる点を図６を用いて説明する。
図２（ｂ）に示す工程後、ＤＣスパッタ法によりＳｉＣターゲットをＡｒ雰囲気中でスパッタし、これにより０．３ｎｍのＳｉＣ膜３４０をＨｆＳｉＯＮ膜１３０上に作製した（図６（ａ））。基板加熱は行っていない。このときターゲットのＳｉ／Ｃ組成を調整することにより、得られたＳｉＯＣ膜のＣ組成比を調整することが可能で、本実施例では約１５ａｔｍ％であった。その後、Ｏ２を１０％含むＮ２雰囲気中で１０００℃、５秒のアニールを行うことにより、作製したＳｉＣ膜３４０を酸化してＳｉＯＣ膜３４１を得た（図６（ｂ））。
【００７０】
その後、上記実施の形態と同じ工程により、ＮＭＩＳトランジスタを作製した。そのＣＶ特性からゲート電極の仕事関数として４．３ｅＶを有することが確認された。また、ＳｉＯＣ膜１４０を形成しない以外は同様の上記工程により得られたＮＭＩＳトランジスタに比べて、本実施の形態のＮＭＩＳトランジスタの仕事関数が０．２ｅＶ低下した。蓄積側容量の値から、ＳｉＯＣ膜３４１を有するトランジスタの蓄積側換算膜厚は、ＳｉＯＣ膜３４１がないトランジスタに比べて０．４ｎｍ増大した。これにより、ＮｉＳｉフルシリサイド電極１５１からのＮｉの拡散が抑制されていることが示唆された。
【００７１】
（第４の実施の形態）
本発明の第４の実施の形態では、ＮｉＳｉの代わりにＮｉＳｉ２を用いてフルシリサイド電極を形成した点を除いて、上記実施の形態と同様にする。本実施の形態は、図７を用いて説明する。
【００７２】
第１のＳｉＯ２層間膜２００をＣＭＰで平坦化し、ＳｉＮ膜１６０をドライエッチングで除去する工程までは第１の実施の形態と同様にする。図４（ｂ）に示す工程の後、多結晶シリコン電極１５０の露出した表面の自然酸化膜を除去するため、希フッ酸処理を行い、ゲートシリサイド金属としてＮｉ膜４１０を１５ｎｍ成膜した（図７（ａ））。
【００７３】
ランプアニーラを用いて、Ｎ２雰囲気中で６５０℃、６０秒の熱処理を行い、Ｎｉ膜４１０と多結晶シリコン電極１５０を反応させることで、フルシリサイド電極としてＮｉＳｉ２フルシリサイド電極４５１を形成した。このとき、多結晶シリコン電極１５０中に注入されていたＡｓは、上層から下層に進行するシリサイド化に伴って、ＳｉＯＣ膜１４０側へ追いやられ、ＳｉＯＣ膜１４０と接する領域に偏析する。第１のＳｉＯ２層間膜２００上などに残留したＮｉ膜４１０は硫酸過酸化水素水溶液にてウェットエッチング除去した（図７（ｂ））。
【００７４】
その後の工程は、上記第１の実施の形態同様にして、ＮｉＳｉ２フルシリサイド電極４５１とゲート絶縁膜としてＨｆＳｉＯＮ膜１３０を有するＮＭＩＳトランジスタを作製した。ＳｉＯＣ膜１４０がない以外は同じＮＭＩＳトランジスタに比べて、このＮＭＩＳトランジスタの仕事関数は低下し、蓄積側換算膜厚も増大したため、第１の実施の形態と同様の効果が得られることがわかった。また、Ｂを注入して作製されたＰＭＩＳトランジスタに対しては仕事関数が増大したため、第２の実施の形態と同等の効果が得られることがわかった。
【００７５】
（第５の実施の形態）
本発明の第５の実施の形態では、ＮｉＳｉの代わりにＮｉリッチな相であるＮｉ３１Ｓｉ１２を用いてフルシリサイド電極を形成した点を除いて、上記実施の形態と同様にする。本実施の形態は、図８を用いて説明する。
第１のＳｉＯ２層間膜２００をＣＭＰで平坦化し、ＳｉＮ膜１６０をドライエッチングで除去する工程までは第１の実施の形態と同様にする。図４（ｂ）に示す工程の後、多結晶シリコン電極１５０の露出した表面の自然酸化膜を除去するため、希フッ酸処理を行い、ゲートシリサイド金属としてＮｉ膜５１０を７５ｎｍ成膜した（図８（ａ））。
【００７６】
ランプアニーラを用いて、Ｎ２雰囲気中で４００℃、６０秒の熱処理を行い、Ｎｉ膜５１０と多結晶シリコン電極１５０を反応させることで、フルシリサイド電極としてＮｉ３１Ｓｉ１２フルシリサイド電極５５１を形成した。このとき、多結晶シリコン電極１５０中に注入されていたＡｓは、上層から下層に進行するシリサイド化に伴って、ＳｉＯＣ膜１４０側へ追いやられ、ＳｉＯＣ膜１４０と接する領域に偏析する。第１のＳｉＯ２層間膜２００上などに残留したＮｉ膜５１０は硫酸過酸化水素水溶液にてウェットエッチング除去した（図８（ｂ））。
【００７７】
その後の工程は、上記第１の実施の形態同様にして、Ｎｉ３１Ｓｉ１２フルシリサイド電極５５１とゲート絶縁膜としてＨｆＳｉＯＮ膜１３０を有するＮＭＩＳトランジスタを作製した。ＳｉＯＣ膜１４０がない以外は同じＮＭＩＳトランジスタに比べて、このＮＭＩＳトランジスタの仕事関数は低下し、蓄積側換算膜厚も増大したため、第１の実施の形態と同様の効果が得られることがわかった。また、Ｂを注入して作製されたＰＭＩＳトランジスタに対しては仕事関数が増大したため、第２の実施の形態と同等の効果が得られることがわかった。
なお、本実施の形態ではＮｉリッチシリサイドとしてＮｉ３１Ｓｉ１２を用いたが、Ｎｉ２ＳｉやＮｉ３Ｓｉなどの結晶相を用いても同様な効果が得られた。
【００７８】
以上、いくつかの実施の形態を述べてきたが、上述した実施の形態は本発明の一部の例に過ぎず、本発明の趣旨を逸脱しない範囲で、材料組成、条件等を適宜変更することが可能である。たとえば、フルシリサイド電極を形成する金属としてＰｔやＰｄ等、Ｈｆを含む高誘電率ゲート絶縁膜としてＨｆＯ２やＨｆＡｌＯｘ膜等、ＰＭＩＳ用の多結晶シリコンへの注入不純物としてＩｎ等、を用いることが可能である。また、上述した本実施の形態では、チャネルとなる部分に単結晶Ｓｉ基板を用いた例を述べたが、本発明は、Ｓｉ基板に限らず、ＳＯＩ、ＳｉＧｅ、歪みＳｉ等の半導体基板を用いても同等の効果が得られる。ただし、たとえば注入不純物の注入量や加速電圧など、適宜適当な素子作製条件が選択されなければならない。
【００７９】
また、バリア膜としてＳｉＣＮ膜を形成する工程は、たとえば基板（半導体基板）を加熱せず、ＳｉＣターゲットを窒化雰囲気ガス中で反応性スパッタした後に、非酸化雰囲気ガス中で熱処理するものである。このＳｉＣＮ膜を形成する工程は、ＳｉＣターゲットを窒化雰囲気ガス中で反応性スパッタする以外は、上述のＳｉＯＣ膜の成膜方法と同様にすることができる。バリア膜としてＳｉＣＮ膜を用いた場合でも、本実施の形態の効果が得られた。
【符号の説明】
【００８０】
１０    半導体基板
２０    ＳｉＯ２膜
３０    ＨｆＳｉＯＮ膜
４０    ＳｉＯＣ膜
５１    ＮｉＳｉフルシリサイド電極
６０    不純物
１００    半導体基板
１１０    素子分離領域
１２０    ＳｉＯ２膜
１３０    ＨｆＳｉＯＮ膜
１４０    ＳｉＯＣ膜
１５０    多結晶シリコン電極
１５１    ＮｉＳｉフルシリサイド電極
１６０    ＳｉＮ膜
１７０    オフセットスペーサ
１８０    サイドウォール
１９０    ソースドレインシリサイド膜
２００    第１のＳｉＯ２層間膜
２１０    Ｎｉ膜
２２０    第２のＳｉＯ２層間膜
２３０    コンタクトプラグ
２４０    配線
３４０    ＳｉＣ膜
３４１    ＳｉＯＣ膜
４１０    Ｎｉ膜
４５１    ＮｉＳｉ２フルシリサイド電極
５１０    Ｎｉ膜
５５１    Ｎｉ３１Ｓｉ１２フルシリサイド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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