(57)【要約】【課題】  本発明の課題は、低電力化を行う半導体集積回路の回路設計装置及び回路設計方法を提供することを目的とする。【解決手段】  上記課題は、消費電力解析用テスト環境においてハードウェアの振る舞いを記述した記述データに対してシミュレーションを行うシミュレーション手段と、前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換えた置き換える低電力セル置き換え手段とを有する回路設計装置により達成される。【選択図】  図４
2010055206.tif 000002
【特許請求の範囲】
【請求項１】
消費電力解析用テスト環境においてハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手段と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換える低電力セル置き換え手段とを有する回路設計装置。
【請求項２】
前記低電力セル置き換え手段は、
前記低電力セルに置き換えるための遅延条件及び削減電力条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記置き換え対象として特定されたセルを前記低電力セルに置き換えたネットリストを出力する置き換えネットリスト出力手段とを有する請求項１記載の回路設計装置。
【請求項３】
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手段と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手段と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手段とを有する回路設計装置。
【請求項４】
ハードウェアの振る舞いを記述した記述データに対して第１のシミュレーションを行う第一記述データ・シミュレーション手段を有し、
前記置き換え処理手段は、
消費電力解析用テスト環境において前記第１のシミュレーションで使用される前記記述データに対して第２のシミュレーションを行う第二記述データ・シミュレーション手段と、
前記第２のシミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記低電力セルに置き換えるための前記遅延条件を満たし、かつ、前記電力削減効果の条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記特定されたセルと一致する前記ネットリストのセルを前記低電力セルに変更した前記置き換えネットリストを出力するセル変更手段とを有する請求項３記載の回路設計装置。
【請求項５】
コンピュータが回路設計を行う回路設計方法であって、該コンピュータが、
消費電力解析用テスト環境においてハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手順と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手順と、
前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換える低電力セル置き換え手順とを実行する回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電力化を行う半導体集積回路の回路設計装置及び回路設計方法に関する。
【背景技術】
【０００２】
従来より、半導体デバイスの微細化は、ＬＳＩ（Large Scale Integration）の高性能化及び高機能化を実現してきた。その一方で、消費電力や待機電力が増大する問題もあり、低電力化がＬＳＩの性能を維持する上でも重要な課題となってきた。
【０００３】
ＬＳＩの低電力化を行うための低電力設計手法としてクロック・ゲーティングという技術がある。停止している回路のクロックを止めることで、不要なクロックトグルで消費される電力を削減することができる。このようなクロック・ゲーティングは充放電電流などによる「ダイナミック電力」を削減できるが、リーク電流による「スタティック電力」は削減できない。
【０００４】
例えば図１に示すように、クロック信号ＣＬＫにＡＮＤゲート２ｇ（ＧＣＢ：ゲーティドクロックバッファ）が挿入されている。クロックイネーブル信号ＥＮが“０”の時、ＦＦ（フリップフロップ）３へのクロック信号ＥＮＣＬＫのトグルが抑えられるため、無駄なダイナミック電力を削減できる。
【０００５】
このようなクロック・ゲーティングバッファをセル内に内蔵した低電力セルが知られている。低電力セルの基本的な考えは、ＦＦの入力と出力を常時比較し、比較結果が一致した時クロック同期回路に対するクロック入力を抑止する。クロック入力を抑止することにより、ダイナミック電力が削減することが可能となり、低電力化を実現することができる。
【特許文献１】特開平１１−２９８３００号公報
【特許文献２】特開平１１−１４５７８９号公報
【特許文献３】特開２０００−１３１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したような低電力設計手法では、図２に示すように、低電力セル５では、ＦＦ３の入力と出力とを常時比較し、比較結果が一致した時にクロック入力を抑止するＥＸＯＲ回路２ｅと、ＮＡＮＤゲート２ｈの追加によって、Ｄｅｌａｙ増大３ｄが発生すると言った問題があった。
【０００７】
ゲーティングクロックバッファ内蔵の低電力セル５は、メリットとしては電力削減可能であるが、デメリットとしてＤｅｌａｙの増大がある。図３に示すような従来の設計フローにおいては、タイミング解析が物理設計後に行われるため、タイミング解析結果でセットアップタイムを満足しないと、ＲＴＬ（Register. Transfer. Language）修正が発生する場合がある。ＲＴＬ修正が発生すると、ＲＴＬ記述による機能検証のためのＲＴＬシミュレーションを含めた手戻り工数が増大し、設計期間が増大する場合があった。
【０００８】
よって、本発明の目的は、機能検証の段階で電力削減効果がありかつタイミング的に厳しくないセルを特定して低電力セルへの置き換えを行うようにした回路設計装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、回路設計装置は、消費電力解析用テスト環境においてハードウェアの振る舞いを記述した記述データに対してシミュレーションを行うシミュレーション手段と、前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換えた置き換える低電力セル置き換え手段とを有するように構成される。
【００１０】
また、回路設計装置は、ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手段と、前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手段と、前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手段とを有するように構成される。
【００１１】
上記課題を解決するための手段として、コンピュータに上記回路設計装置として機能させるためのコンピュータ読取可能な記憶媒体、及び、上記回路設計装置での回路設計法とすることもできる。
【発明の効果】
【００１２】
置き換えることよって削減される電力の条件を満たす場合に、クロック・ゲーティングを行う低電力セルで置き換えることにより、ＬＳＩの消費電力の削減を効率的に実現できる。また、低電力セルで置き換える前のタイミング解析結果を用いてセットアップ時間などの遅延条件を満たす場合に、低電力セルで置き換えることにより、低電力セルを置き換えることによって生じる開発工数の増加を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
本実施例では、ＲＴＬ記述を行い、論理合成でゲートレベルのネットリストを作成し、ネットリストよりセルの配置配線を行い、タイミング解析を行い、ＬＳＩ製造を行う回路設計フローにおいて、機能設計の検証結果に基づいて電力削減効果がありかつタイミング的に厳しくないセルに対して低電力セルへ置き換えたネットリストを出力するようにし、低電力セルへ置き換えによる手戻り工数を削減する。ここで、低電力セルへの置き換え対象となるセルは、ＦＦ（フリップフロップ）であり、低電力セルとは、図２に示すように構成される低電力セル５である。
【００１５】
図４は、本実施例に係る低電力セルの置き換えを行う設計処理フローを説明するためのフローチャート図である。図４に示す設計処理フローは、回路設計装置として動作するコンピュータによって行われる処理フローである。図４中、ステップＳ２１からＳ２３までの処理が置き換え処理部７０である。
【００１６】
図４において、開発者によってハードウェアの設計仕様に基づいてＬＳＩの動作をＲＴＬ等で記述されると（ステップＳ１）、回路設計装置は、記憶領域に出力されたＲＴＬ記述データ４１を用いて第１のＲＴＬシミュレーションを行う（ステップＳ２）。この第１のＲＴＬシミュレーションでは、ＲＴＬ記述データ４１に対して通常の論理検証を行い、低電力セルについて考慮しない。
【００１７】
回路設計装置は、第１のＲＴＬシミュレーションにより論理検証が終了したＲＴＬ記述データ４１を用いて論理合成をして（ステップＳ３）、ネットリスト４７ａを記憶領域に出力する。このネットリスト４７ａでは低電力セルへの置き換えはなされていないセル間の接続情報が示されている。ネットリスト４７ａを用いてセルの配置配線が行われ（ステップＳ４）、物理情報４８が出力される。物理情報４８を用いたタイミング解析が行われて（ステップＳ５）、タイミング解析結果４９が出力される。
【００１８】
一方、回路設計装置は、ステップＳ１でハードウェアの機能を記述したＲＴＬ記述データ４１と、消費電力解析用テスト環境１２とを入力して、第２のＲＴＬシミュレーションを実行する（ステップＳ２１）。消費電力解析用テスト環境１２は、実動作に近いデータであり、例えばテストベンチなどである。
【００１９】
回路設計装置は、ステップＳ２１による第２のＲＴＬシミュレーション結果１３を用いて、低電力セル５による電力削減効果を算出する（ステップＳ２２）。回路設計装置は、低電力セル５に置き換えた場合に削減できる電力量を算出する。置き換え対象となるＦＦを識別するセル識別情報と算出した削減できる電力量とが低電力セル電力削減効果１４として記憶領域に出力する。
【００２０】
回路設計装置は、ステップＳ３の論理合成で出力されたネットリスト４７ａと、ステップＳ５のタイミング解析によるタイミング解析結果４９と、ステップＳ２２による低電力セル電力削減効果１４とを用いて置き換え対象となるＦＦを決定し、低電力セル５のセル情報に置き換える。回路設計装置は、低電力セル電力削減効果１４に含まれるＦＦのうち、更にタイミングを満たすＦＦについて、ネットリスト４７ａのセル情報を低電力セル５のセル情報に置き換えた置き換えネットリスト４７ｂを記憶領域に出力する。
【００２１】
回路設計装置は、低電力セル５のセル情報に置き換えた置き換えネットリスト４７ｂを用いて配置配線を行い（ステップＳ６）、ステップＳ４で出力した物理情報４８を変更する。回路設計装置は、低電力セル５への置き換えによって変更された物理情報４８を用いてタイミング解析を行い（ステップＳ７）、その解析結果でステップＳ５で出力したタイミング解析結果４９を書き換える。タイミング解析によってタイミングエラーがある場合には、ステップＳ６へ戻りセルの配置配線から処理を繰り返す。タイミングエラーが解消されたタイミング解析結果４９に基づいて最終ネットリスト４７ｃを記憶領域に出力する（ステップＳ８）。
【００２２】
図５は、ステップＳ２２での電力削減効果の算出方法を説明するための図である。図５において、回路設計装置は、第２のＲＴＬシミュレーション結果１３に含まれる波形データのうち各ＦＦ３の信号情報を示す波形データ１３ｗを解析する。波形データ１３ｗにおいて、データｄが変化しない期間５１、５２にＦＦ３に供給されるクロックｃｌｋ部分が電力削減部分５１ｗ、５２ｗとなる。
【００２３】
回路設計装置は、電力削減部分５１ｗ、５２ｗで消費される電力を低電力セル５で置き換えることによって削減できる電力値として算出する。回路設計装置は、各ＦＦ３について電力値を算出し、ＦＦ３の識別情報に対応させて算出した電力値を低電力セル電力削減効果１４として記憶領域に出力する。この際、各ＦＦ３が持つ最大遅延も対応させて出力するようにする。最大遅延の値は、図４に示すステップＳ５のタイミング解析で得られたタイミング解析結果４９で示される各セルの最大遅延を用いる。
【００２４】
低電力セル電力削減効果１４は、図６に示されるように、ＦＦ３の識別情報となるＦＦインスタンス名毎に最大遅延及び消費電力が対応付けられたレコードでなるテーブルとして記憶される。例えば、ＦＦインスタンス名「ＤＡＴＡ１」には最大遅延「１５ｎｓ」及び削減電力「４０ｐＷ」が対応づけられ、ＦＦインスタンス名「ＤＡＴＡ２」には最大遅延「３ｎｓ」及び削減電力「６０ｐＷ」が対応づけられ、ＦＦインスタンス名「ＤＡＴＡ３」には最大遅延「５ｎｓ」及び削減電力「２０ｐＷ」が対応づけられ、ＦＦインスタンス名「ＤＡＴＡ４」には最大遅延「２１ｎｓ」及び削減電力「７０ｐＷ」が対応づけられ、ＦＦインスタンス名「ＤＡＴＡ５」には最大遅延「６ｎｓ」及び削減電力「８０ｐＷ」が対応づけられている。
【００２５】
図６は、図４のステップＳ２３での低電力セル置き換え処理を説明するためのフローチャート図である。図６において、回路設計装置は、ステップＳ２２での処理で出力された低電力セル電力削減効果１４から順にデータを読み込む（ステップＳ７１）。回路設計装置は、低電力セル電力削減効果１４から順にＦＦインスタンス名と最大遅延と消費電力とを取得する。
【００２６】
回路設計装置は、最大遅延が閾値より小さいか否かを判断する（ステップＳ７２）。最大遅延の閾値は設計仕様によって定められるものであり、ここでは例えば、１０ｎｓとする。回路設計装置は、最大遅延の閾値以上であれば、低電力セル５への置き換え対象とせず、ステップＳ７５へと進む。
【００２７】
一方、最大遅延が閾値より小さい場合、回路設計装置は、更に削減電力が閾値より大きいか否かを判断する（ステップＳ７３）。削減電力の閾値は設計仕様によって定められるものであり、ここでは例えば、５０ｐＷとする。回路設計装置は、削減電力の閾値以下であれば、低電力セル５への置き換え対象とせず、ステップＳ７５へと進む。
【００２８】
従って、回路設計装置は、最大遅延が閾値より小さく、かつ、削減電力が閾値より大きいＦＦ３は低電力セル５への置き換え対象であると判断して、置き換え候補１５として記憶領域に出力する。置き換え候補１５は、ＦＦが置き換え対象となった場合に、ステップＳ７１で取得したＦＦインスタンス名と最大遅延と削減電力とで１レコードとなるテーブルとして記憶される。置き換え候補１５には、少なくともステップＳ５のタイミング解析ではセットアップエラーとならないＦＦ３のうち、更に削減電力が閾値より大きいＦＦ３が低電力セル５への置き換え対象として格納される。
【００２９】
そして、回路設計装置は、低電力セル電力削減効果１４に格納されている全ＦＦについて処理したか否かを判断する（ステップＳ７５）。全ＦＦについて処理していない場合、回路設計装置は、ステップＳ７１へ戻り上記同様の処理を繰り返す。
【００３０】
置き換え候補１５には、ステップＳ７２及びＳ７３の判断結果によって、例えば、低電力セル電力削減効果１４に格納されているＦＦインスタンスのうち、ＤＡＴＡ２、ＤＡＴＡ５、・・・等が書き込まれ、各ＦＦインスタンス名に対応させて最大遅延と削減効果とが記憶される。
【００３１】
一方、全ＦＦについて処理した場合、回路設計装置は、図４のステップＳ３の論理合成によって出力されたネットリスト４７ａを読み込み（ステップＳ７７）、置き換え候補１５から順にデータを読み込む（ステップＳ７７）。回路設計装置は、置き換え候補１５から順にＦＦインスタンス名と最大遅延と削減電力とを取得する。
【００３２】
ネットリスト４７ａには、セル種別とそのセルのインスタンス名の組み合わせに対して、同期するクロック情報、入力情報、及び出力情報とによる接続情報がセルインスタンスとして定義されている。セル種別「ｆｆ」のインスタンスは、例えば、
ｆｆ  ＤＡＴＡ１（ｃｌｋ、Ｉｎ１、Ｏｕｔ２）；
ｆｆ  ＤＡＴＡ２（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
ｆｆ  ＤＡＴＡ３（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
ｆｆ  ＤＡＴＡ４（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
ｆｆ  ＤＡＴＡ５（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
・・・・
などのように定義されている。
【００３３】
回路設計装置は、読み込んだネットリスト４７ａからセル種別「ｆｆ」を示すインスタンスを選択し、置き換え候補１５から取得したＦＦインスタンス名と一致するＦＦに対して、セル種別を「ｌｏｗｆｆ」に書き換えることによって、置き換え候補のＦＦインスタンスを低電力セルに変更する（ステップＳ７８）。
【００３４】
そして、回路設計装置は、書き換え候補１５の全ＦＦについて処理をしたか否かを判断する（ステップＳ７９）。書き換え候補１５の全ＦＦについて処理を終了していない場合、回路設計装置は、ステップＳ７７へ戻って上記同様の処理を繰り返す。一方、全ＦＦについて処理を終了した場合、この処理を終了し、書き換え候補１５のＦＦに対応するネットリスト４７ａのインスタンスのセル種別を変更した置き換えネットリスト４７ｂを出力する。
【００３５】
出力された置き換えネットリスト４７ｂでは、セル種別「ｆｆ」を示すインスタンスのうち置き換え候補１５のＦＦインスタンス名と一致するＦＦに対してセル種別「ｌｏｗｆｆ」に書き換えられるため、
ｆｆ  ＤＡＴＡ１（ｃｌｋ、Ｉｎ１、Ｏｕｔ２）；
ｌｏｗｆｆ  ＤＡＴＡ２（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
ｆｆ  ＤＡＴＡ３（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
ｆｆ  ＤＡＴＡ４（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
ｌｏｗｆｆ  ＤＡＴＡ５（ｃｌｋ、Ｉｎ２、Ｏｕｔ２）；
・・・・
などのように変更される。
【００３６】
置き換えネットリスト４７ｂでは、最大遅延が閾値以内であり、かつ削減電力が閾値より大であるＦＦ３のみ低電力セル５に置き換えた情報となっているため、図４のステップＳ６以降の配置配線及びタイミング解析Ｓ７後のタイミング解析結果４９にてエラーが検出されたとしてもステップＳ６へ戻って配置配線を最適化すればよく、ステップＳ１からの設計仕様に基づくＲＴＬの記述の修正まで戻る図３に示すような手戻り工数３ｐを大幅に削減することができる。
【００３７】
次に、上述した置き換え処理部７０での処理によって、低電力セル５への置き換えが抑止又は実行される例について、図６に示す例に基づいて説明する。図７及び図８は、低電力セルへの置き換えが抑止又は実行される例を示す図である。図７及び図８では、論理セルが配置配線された例で説明する。ここでは、クロック周波数１００ＭＨｚで、最大遅延の閾値を１０ｎｓ、及び削減電力の閾値を５０ｐＷとする。
【００３８】
図７（Ａ）では、遅延大及び削減電力不足により置き換えが抑止される例を示している。「Ａ．ＤＡＴＡ１１」のＦＦが「Ａ．ＤＡＴＡ１」のＦＦへと接続される配置配線において、これらＦＦ間の最大遅延が１５ｎｓであり、「Ａ．ＤＡＴＡ１」で低電力セル５の置き換えによって削減される削減電力が「４０ｐＷ」である。従って、図６のステップＳ７２の最大遅延の判断処理によって置き換え対象から除外されるため、低電力セル５への置き換えが抑止される。
【００３９】
図７（Ｂ）では、遅延小であるが削減電力不足により置き換えが抑止される例を示している。「Ａ．ＤＡＴＡ１３」のＦＦが「Ａ．ＤＡＴＡ３」のＦＦへと接続される配置配線において、これらＦＦ間の最大遅延が５ｎｓであり、「Ａ．ＤＡＴＡ３」で低電力セル５の置き換えによって削減される削減電力が「２０ｐＷ」である。従って、図６のステップＳ７２の最大遅延の判断処理では置き換え対象となるが、ステップＳ７３の消費電力の判断処理では置き換え対象から除外されるため、低電力セル５への置き換えが抑止される。
【００４０】
図８（Ａ）では、遅延大により削減電力大であっても置き換えが抑止される例を示している。「Ａ．ＤＡＴＡ１４」のＦＦが「Ａ．ＤＡＴＡ４」のＦＦへと接続される配置配線において、これらＦＦ間の最大遅延が２１ｎｓであり、「Ａ．ＤＡＴＡ４」で低電力セル５の置き換えによって削減される削減電力が「７０ｐＷ」である。従って、図６のステップＳ７２の最大遅延の判断処理によって置き換え対象から除外されるため、削減電力「７０ｐＷ」が閾値「５０ｐＷ」より大きくても低電力セル５への置き換えが抑止される。
【００４１】
図８（Ｂ）では、遅延小かつ削減電力大により置き換えが実行される例を示している。「Ａ．ＤＡＴＡ１２」のＦＦが「Ａ．ＤＡＴＡ２」のＦＦへと接続される配置配線において、これらＦＦ間の最大遅延が３ｎｓであり、「Ａ．ＤＡＴＡ２」で低電力セル５の置き換えによって削減される削減電力が「６０ｐＷ」である。従って、図６のステップＳ７２の最大遅延の判断処理では置き換え対象となり、ステップＳ７３の消費電力の判断処理においても置き換え対象となるため、低電力セル５への置き換えが実行される。
【００４２】
図９は、回路設計装置のハードウェア構成例を示す図である。図９に示す回路設計装置１００は、上述した処理を実行するコンピュータ装置であって、ＣＰＵ（Central Processing Unit）８１と、メモリユニット８２と、表示ユニット８３と、出力ユニット８４と、入力ユニット８５と、通信ユニット８６と、記憶装置８７と、ドライバ８８とで構成され、システムバスＢに接続される。
【００４３】
ＣＰＵ８１は、メモリユニット８２に格納されたプログラムに従って回路設計装置１００を制御する。メモリユニット８２は、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等にて構成され、ＣＰＵ８１にて実行されるプログラム、ＣＰＵ８１での処理に必要なデータ、ＣＰＵ８１での処理にて得られたデータ等を格納する。また、メモリユニット８２の一部の領域が、ＣＰＵ８１での処理に利用されるワークエリアとして割り付けられている。
【００４４】
表示ユニット８３は、ＣＰＵ８１の制御のもとに必要な各種情報を表示する。出力ユニット８４は、プリンタ等を有し、設計者からの指示に応じて各種情報を出力するために用いられる。入力ユニット８５は、マウス、キーボード等を有し、設計者が回路設計装置１００が処理を行なうための必要な各種情報を入力するために用いられる。通信ユニット８６は、例えばインターネット、ＬＡＮ（Local Area Network）等に接続し、外部装置との間の通信制御をするための装置である。記憶装置８７は、例えば、ハードディスクユニットにて構成され、図４から図６で示される各種処理を実行するプログラム等のデータを格納する。
【００４５】
メモリユニット８２又は記憶装置８７の記憶領域を利用して、ＲＴＬ記述データ４１、ネットリスト４７ａ、置き換えネットリスト４７ｂ、最終ネットリスト４７ｃ、物理情報４８、タイミング解析結果４９、第２のＲＴＬシミュレーション結果１３、低電力セル電力削減効果１４、置き換え候補１５等が格納される。
【００４６】
回路設計装置１００よって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体８９によって回路設計装置１００に提供される。即ち、プログラムが保存された記憶媒体８９がドライバ８８にセットされると、ドライバ８８が記憶媒体８９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置８７にインストールされる。そして、プログラムが起動されると、記憶装置８７にインストールされたプログラムに従ってＣＰＵ８１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本発明に係る処理を実現するプログラムは、通信ユニット８６によってネットワークを介してダウンロードし、記憶装置８７にインストールするようにしても良い。また、ＵＳＢ対応の回路設計装置１００であれば、ＵＳＢ接続可能な外部記憶装置からインストールするようにしても良い。更に、ＳＤカード等のフラッシュメモリ対応の回路設計装置１００であれば、そのようなメモリカードからインストールするようにしても良い。
【００４７】
上述したように、ＬＳＩを開発するための回路設計処理において、ＲＴＬ記述を行い、論理合成によりネットリスト生成を行い、配置配線を行って最終的なネットリストを作成する回路設計フローにおいて、消費電力解析用テスト環境とＲＴＬを入力としたシミュレーション結果から全ＦＦに対して出力データが変化していない期間にＦＦに供給されるクロック部で消費される電力値を削減可能電力値として算出し、また配置配線後のタイミング解析結果から全ＦＦに対して入力側の最大遅延値を算出し、最大遅延値が閾値より小さく、かつ削減可能電力値が閾値より大きいＦＦに対して低電力セルに置き換える。
【００４８】
通常の回路設計処理フローに加えて、最大遅延が閾値以内かつ電力削減効果があると判断したＦＦ３を低電力セル５へ置き換えたネットリストを出力するようにした置き換え処理部７０を備えることによって、低電力セル５へ置き換えたネットリストに対するタイミングエラーによる手戻りを配置配線から見直せばよく、ＲＴＬ記述の見直しや変更が必要となるような大幅な手戻り工数を削減することができる。
【００４９】
大幅な手戻り工数を必要とするような低電力セル５への置き換えを抑止し通常セルのＦＦ３を用いた構成とすることによって、回路設計を効率的に行うことができる。
【００５０】
なお、ハードウェアの振る舞いを記述ためのハードウェア記述言語は、ＲＴＬに限定されるものではない。
【００５１】
以上の説明に関し、更に以下の項を開示する。
（付記１）
消費電力解析用テスト環境においてハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手段と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換える低電力セル置き換え手段とを有する回路設計装置。
（付記２）
前記低電力セル置き換え手段は、
前記低電力セルに置き換えるための遅延条件及び削減電力条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記置き換え対象として特定されたセルを前記低電力セルに置き換えたネットリストを出力する置き換えネットリスト出力手段とを有する付記１記載の回路設計装置。
（付記３）
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手段と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手段と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手段とを有する回路設計装置。
（付記４）
ハードウェアの振る舞いを記述した記述データに対して第１のシミュレーションを行う第一記述データ・シミュレーション手段を有し、
前記置き換え処理手段は、
消費電力解析用テスト環境において前記第１のシミュレーションで使用される前記記述データに対して第２のシミュレーションを行う第二記述データ・シミュレーション手段と、
前記第２のシミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記低電力セルに置き換えるための前記遅延条件を満たし、かつ、前記電力削減効果の条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記特定されたセルと一致する前記ネットリストのセルを前記低電力セルに変更した前記置き換えネットリストを出力するセル変更手段とを有する付記３記載の回路設計装置。
（付記５）
前記電力削減効果算出手段は、前記第２のシミュレーションによって得られる波形データが変化しない期間で消費されるクロックの電力を前記低電力セルの置き換えによって削減できる削減電力として算出する付記４記載の回路設計装置。
（付記６）
前記置き換え処理手段は、更に、
前記セル特定手段によって特定されたセルに関して該セルのセル識別情報と前記最大遅延と前記削減電力とを置き換え候補テーブルに記憶する置き換え候補取得手段を有する付記５記載の回路設計装置。
（付記７）
前記電力削減効果算出手段は、セル毎に前記タイミング解析手段によるタイミング解析結果から最大遅延を取得し、該セルのセル識別情報と該最大遅延と前記削減電力とを対応させて電力削減効果テーブルに記憶し、
前記置き換え候補取得手段は、前記電力削減効果テーブルに記憶されているセルのうち前記セル特定手段によって特定されたセルに関して前記電力削減効果テーブルに記憶されている前記セル識別情報と前記最大遅延と前記削減電力とを置き換え候補テーブルに記憶する置き換え候補取得手段と、
前記セル変更手段は、前記置き換え候補テーブルのセル識別情報と一致する前記ネットリストのセルに対して該セルのセル種別を前記低電力セルのセル種別に書き換える付記６記載の回路設計装置。
（付記８）
コンピュータが回路設計を行う回路設計方法であって、該コンピュータが、
消費電力解析用テスト環境においてハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手順と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手順と、
前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換える低電力セル置き換え手順とを実行する回路設計方法。
（付記９）
コンピュータが回路設計を行う回路設計方法であって、該コンピュータが、
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手順と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手順と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手順とを実行する回路設計方法。
（付記１０）
コンピュータに回路設計を行わせるためのプログラムを記憶したコンピュータ読取可能な記憶媒体であって、該コンピュータに、
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手順と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手順と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手順とを実行させるコンピュータ読取可能な記憶媒体。
【００５２】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】クロック・ゲーティング技術を説明するための図である。
【図２】クロック・ゲーティングのための回路構成例を示す図である。
【図３】従来の設計フローの例を示す図である。
【図４】本実施例に係る低電力セルの置き換えを行う設計処理フローを説明するためのフローチャート図である。
【図５】ステップＳ２２での電力削減効果の算出方法を説明するための図である。
【図６】図４のステップＳ２３での低電力セル置き換え処理を説明するためのフローチャート図である。
【図７】低電力セルへの置き換えが抑止又は実行される例を示す図（その１）である。（その１）
【図８】低電力セルへの置き換えが抑止又は実行される例を示す図（その２）である。
【図９】回路設計装置のハードウェア構成例を示す図である。
【符号の説明】
【００５４】
２ｅ          ＥＸＯＲ回路
２ｇ          ＡＮＤゲート
２ｈ          ＮＡＮＤゲート
２ｉ          クロック停止回路
３            ＦＦ
３ｄ          Ｄｅｌａｙ増大
１３          第２のＲＴＬシミュレーション結果
１３ｗ        波形データ
１４          低電力セル電力削減効果
１５          置き換え候補
４７ａ        ネットリスト
４７ｂ        置き換えネットリスト
４７ｃ        最終ネットリスト
４８          物理情報
４９          タイミング解析結果
５１、５２    変化しない期間
５１ｗ、５２ｗ  電力削減部分
８１          ＣＰＵ
８２          メモリユニット
８３          表示ユニット
８４          出力ユニット
８５          入力ユニット
８６          通信ユニット
８７          記憶装置
８８          ドライバ
８９          記憶媒体
１００        回路設計装置
【図１】
2010055206.tif 000003
【図２】
2010055206.tif 000004
【図３】
2010055206.tif 000005
【図４】
2010055206.tif 000006
【図５】
2010055206.tif 000007
【図６】
2010055206.tif 000008
【図７】
2010055206.tif 000009
【図８】
2010055206.tif 000010
【図９】
2010055206.tif 000011