(57)【要約】【課題】多層配線構造の半導体装置のパッケージ工程や環境試験において、膜剥れが起き難い技術を提供する。【解決手段】絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、  前記層間絶縁層Ａ７に、該層間絶縁層Ａ７の上層および／または下層に繋がる埋設層Ａ１５が構成され、前記埋設層Ａ１５および接続層Ａ１２を有する層間絶縁層Ａ７の平均弾性率が１０ＧＰａ以上であるよう構成されてなる半導体装置。【選択図】図３
2010153677.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる埋設層が構成され、
前記埋設層および接続層を有する層間絶縁層の平均弾性率が１０ＧＰａ以上であるよう構成されてなる
ことを特徴とする半導体装置。
【請求項２】
埋設層の上端部は断面が略逆凸形状である
ことを特徴とする請求項１の半導体装置。
【請求項３】
埋設層の下端部は断面が略凸形状である
ことを特徴とする請求項１又は請求項２の半導体装置。
【請求項４】
埋設層は、下層配線層の配線層と上層配線層の配線層との一方に接続されていることはあっても、双方には接続されて無く、配線層との電気的導通が無いダミーパターンである
ことを特徴とする請求項１〜請求項３いずれかの半導体装置。
【請求項５】
層間絶縁層は、その構成材料の比誘電率が２．５以下のものである
ことを特徴とする請求項１〜請求項４いずれかの半導体装置。
【請求項６】
絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる電気的に導通が無い埋設層が構成され、
前記埋設層の上端部は断面が略逆凸形状である
ことを特徴とする半導体装置。
【請求項７】
絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる電気的に導通が無い埋設層が構成され、
前記埋設層の下端部は断面が略凸形状である
ことを特徴とする半導体装置。
【請求項８】
埋設層は、下層配線層の配線層と上層配線層の配線層との一方に接続されていることはあっても、双方には接続されて無く、配線層との電気的導通が無いダミーパターンである
ことを特徴とする請求項６又は請求項７の半導体装置。
【請求項９】
層間絶縁層は、その構成材料の比誘電率が２．５以下のものである
ことを特徴とする請求項６〜請求項８いずれかの半導体装置。
【請求項１０】
請求項１〜請求項９いずれかの半導体装置の製造方法であって、
該半導体装置の要件が満たされるように予測して埋設層を設ける
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
半導体装置の性能を向上させる為、即ち、信号処理速度向上の観点から、絶縁膜として比誘電率の低い材料（低誘電率誘電体材料）、所謂、Low-k材料の採用が提案されている。しかしながら、この種の材料は、一般的に、密度が小さく、機械的強度が小さい。特に、比誘電率が２．５程度にもなると、材料は多孔質にならざるを得ず、強度が著しく低下する。この為、チップ配線部の機械的強度を向上させ、製造プロセス及び半導体装置を使用する環境で生じる配線部分の不良を防止することが重要になって来た。
【０００３】
例えば、半導体装置の製造段階においては、特にＣＭＰ（化学的・機械的研磨）工程においては、機械強度の小さな多孔質膜が積層された構造の場合、膜剥れが生じ易いことが知られている。
【０００４】
そして、多層配線に多孔質なLow-k材を用いた半導体装置では、外部から多層配線部へ水の浸入を防止する為、チップ外周部に周囲を囲む様な形状のガードリングと呼ばれる防護壁を配置することが提案されている。このガードリングは、多層膜の膜剥れを防止する機能も併せ持っていると謂われているが、外周部以外の箇所で発生する膜剥れに対しては有効とは言えない。
【０００５】
このようなことから、ダミー配線を設けて膜剥れを防止する技術が提案されている。例えば、特開２００７−２７６９４号公報では、低誘電率誘電体材料などからなる層間絶縁膜を用いた多層配線構造を有する半導体装置において、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離等の確実な防止を目的として、半導体基板上の層間絶縁膜中に積層された少なくとも３層以上の配線層を有する半導体装置であって、前記半導体基板のチップ領域の外周部に設けられたシールリングと、前記チップ領域における前記シールリングの近傍に設けられたチップ強度強化用構造体とを備え、前記チップ強度強化用構造体は複数のダミー配線構造から構成されており、前記複数のダミー配線構造は、それぞれ、最下層及び最上層の配線層のいずれか一方のみを含むか又はいずれも含まない２層以上の配線層に亘ってビア部を介して連続的に形成されていることを特徴とする半導体装置が提案されている。
【特許文献１】特開２００７−２７６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１の技術が実施された半導体装置においては、Low-k材料層の剥れが、ある程度は、防止されているものの、やはり、満足できるものではなかった。
【０００７】
例えば、図４は、層間絶縁層の材料に非多孔質構造で比誘電率が比較的高い絶縁材料（比誘電率３．０）を用いた試料に対して温度サイクル試験を行い、その後で超音波映像装置を用いて観察した映像である。この映像によれば、配線部に膜剥れが無いことが判る。尚、本試料は、配線構造中にダミービアを配置せず、ビア層（層間絶縁層）にＳｉＯＣ（比誘電率３．０、弾性率１０ＧＰａ）を用い、フリップチップタイプのパッケージとして組立てたものである。組立完成後にMIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った。
【０００８】
ところが、ＳｉＯＣの代わりに、多孔質材料、所謂、Low-k材料（比誘電率２．５）を用いて同様に構成し、そして同様な温度サイクル試験を行うと、図５（超音波映像装置での映像）に示される通り、剥れが認められた。
【０００９】
尚、図６は、膜剥れが生じた試料を開封し、剥離箇所の断面を走査型電子顕微鏡で観察した写真である。図６に示される試料では、ビア層（Low-k層）の上部に設けたバリア絶縁膜とビア層（Low-k層）との界面で層（膜）剥れが認められた。
【００１０】
従って、本発明が解決しようとする課題は、多層配線構造の半導体装置のパッケージ工程や環境試験において、膜剥れが起き難い技術を提供することである。
【課題を解決するための手段】
【００１１】
前記の課題を解決する為の検討が、鋭意、推し進められて行った結果、本発明者は、層間絶縁層の剥れは該層の弾性率によって大きな影響を受けていることに気付くに至った。そして、更なる研究が進められて行った結果、膜剥れの大きな因子が層間絶縁層の平均弾性率であることが突き止められた。そして、上記層間絶縁層の平均弾性率が１０ＧＰａ以上のものであれば、剥れが起き難いものであることが判った。
【００１２】
さて、弾性率が１０ＧＰａ以上のＳｉＯＣのような非多孔質材料で構成した場合、膜剥れが起き難いことが判った。しかしながら、非多孔質材料が用いられた場合、比誘電率が大きなものとなってしまう。この為、信号処理速度が遅くなってしまう。すなわち、膜剥れと信号処理速度とはトレードオフの関係にある。
【００１３】
そこで、更なる検討が進められた結果、多孔質の層間絶縁層の適宜な箇所に非多孔質材を埋設してやれば良いのではないかとの啓示を得るに至った。そして、試しに、層間絶縁層を比誘電率が２．３程度の多孔質材料で構成し、かつ、前記層間絶縁層にビアを形成して該ビアにＣｕを充填して上層配線層と下層配線層とを接続する他にも、前記ビアと同様ではあるものの、ダミーのビア（上層配線層と下層配線層との一方には繋がっていても、双方には繋がって無いビアである為、このダミービアにＣｕが充填されても、電気的接続は取られない）を設け、このダミービアにＣｕを充填して、弾性率の増大を図った。その結果、層間絶縁層の剥れが格段に改善されたことを知るに至った。
【００１４】
上記知見を基にして本発明が達成されたものである。
【００１５】
すなわち、前記の課題は、
絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる埋設層が構成され、
前記埋設層および接続層を有する層間絶縁層の平均弾性率が１０ＧＰａ以上であるよう構成されてなる
ことを特徴とする半導体装置によって解決される。
【００１６】
又、絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および下層に繋がる埋設層が構成され、
前記埋設層および接続層を有する層間絶縁層の平均弾性率が１０ＧＰａ以上であるよう構成されてなり、
前記埋設層の上端部は断面が略逆凸形状である
ことを特徴とする半導体装置によって解決される。
【００１７】
又、絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および下層に繋がる埋設層が構成され、
前記埋設層および接続層を有する層間絶縁層の平均弾性率が１０ＧＰａ以上であるよう構成されてなり、
前記埋設層の下端部は断面が略凸形状である
ことを特徴とする半導体装置によって解決される。
【００１８】
又、絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および下層に繋がる埋設層が構成され、
前記埋設層および接続層を有する層間絶縁層の平均弾性率が１０ＧＰａ以上であるよう構成されてなり、
前記埋設層の上端部は断面が略逆凸形状であり、
前記埋設層の下端部は断面が略凸形状である
ことを特徴とする半導体装置によって解決される。
【００１９】
又、絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる電気的に導通が無い埋設層が構成され、
前記埋設層の上端部は断面が略逆凸形状である
ことを特徴とする半導体装置によって解決される。
【００２０】
又、絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる電気的に導通が無い埋設層が構成され、
前記埋設層の下端部は断面が略凸形状である
ことを特徴とする半導体装置によって解決される。
【００２１】
又、絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層に、該層間絶縁層の上層および下層に繋がる電気的に導通が無い埋設層が構成され、
前記埋設層の上端部は断面が略逆凸形状であり、
前記埋設層の下端部は断面が略凸形状である
ことを特徴とする半導体装置によって解決される。
【００２２】
又、上記の半導体装置であって、埋設層は、特に、下層配線層の配線層と上層配線層の配線層との一方に接続されていることはあっても、双方には接続されて無く、配線層との電気的導通が無いダミーパターンであることを特徴とする半導体装置によって解決される。
【００２３】
又、上記の半導体装置であって、層間絶縁層は、特に、その構成材料の比誘電率が２．５以下のものであることを特徴とする半導体装置によって解決される。
【００２４】
又、前記の課題は、上記の半導体装置の製造方法であって、
上記半導体装置の要件が満たされるように予測して埋設層を設ける
ことを特徴とする半導体装置の製造方法によって解決される。
【発明の効果】
【００２５】
本発明にあっては、層間絶縁層を比誘電率が２．５以下の多孔質材料で構成した場合、該材料の物性に起因して該層間絶縁層が剥離し易くなったものの、該層間絶縁層に上層配線層と下層配線層とを接続するビアパターン以外にもダミービアパターン（埋設層）を設けたので、層間絶縁層の弾性率が１０ＧＰａ以上のものとなり、層間絶縁層の剥れが起き難いものとなった。
【００２６】
特に、上記埋設層を、上端部における断面が略逆凸形状、及び／又は下端部における断面が略凸形状の如きにした場合、埋設層の頭部や足下部が、恰も、横に張り出た構造となり、層間絶縁層が剥れようとしても、前記張り出し部が剥離に対する抵抗となり、より一層剥れが起き難いものとなった。
【発明を実施するための最良の形態】
【００２７】
本発明は半導体装置である。この半導体装置は、絶縁層中に配線層が構成された下層配線層を有する。又、前記下層配線層上に設けられた層間絶縁層を有する。この層間絶縁層は、特に、Low-k材料で構成される。更に言うならば、比誘電率が２．５以下（下限値は、理論的には１を越える値である。但し、現在得られているものは、約２．３程度である。将来的にはもっと小さなものの開発が期待される。）の材料で構成される。中でも、比誘電率が２．５以下の多孔質材料で構成される。このような材料の膜は、一般的には、弾性率が１０ＧＰａより小さなものである。又、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層を有する。又、前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層を有する。前記配線層や接続層を構成する材料は電気抵抗の小さな材料である。例えば、Ａｌ，Ｃｕ等の金属である。但し、今日では、電気抵抗が一番小さなＣｕを用いることが多い。
【００２８】
さて、上記構成の半導体装置において、前記層間絶縁層に、該層間絶縁層の上層および／または下層に繋がる埋設層が設けられている。尚、この埋設層は、前記配線層や接続層を構成する材料と同じく、Ａｌ，Ｃｕ等の金属で構成される。勿論、一般的には、配線層や接続層がＡｌで構成されれば、Ａｌで構成される。Ｃｕで構成されれば、埋設層もＣｕで構成される。本埋設層は、前記下層配線層の配線層と上層配線層の配線層との一方に接続されていても良い。但し、前記下層配線層の配線層と上層配線層の配線層との双方に接続されることは無い。すなわち、埋設層は配線層との電気的導通が無いダミーパターンとして構成される。
【００２９】
本発明においては、層間絶縁層の平均弾性率が１０ＧＰａ以上であるように構成される。好ましくは１８ＧＰａ以上である。更に好ましくは４０ＧＰａ以上である。そして、１２０ＧＰａ以下である。すなわち、比誘電率が２．５以下のLow-k材料であるが為に、弾性率の小さな材料で層間絶縁層を構成させた場合、下層配線層の配線層と上層配線層の配線層との電気的接続を図る為、層間絶縁層（ビア層）にビアを形成し、該ビアにＣｕを充填しても、一般的には、層間絶縁層の平均弾性率が１０ＧＰａにまではなっていない。この為、層間絶縁層の剥れが起き易くなっていた。そこで、ダミーパターンを特別に形成し、即ち、ダミーとなるビアを形成し、このダミービアに、例えばＣｕを充填し、層間絶縁層の平均弾性率が１０ＧＰａ以上となるようにしたのである。勿論、このダミービアは、下層配線層と上層配線層との電気的接続を図るビアの形成が少ない領域に重点的に形成されることが好ましい。言い換えるならば、層間絶縁層の弾性率が、略均一に、１０ＧＰａ以上となるように、下層配線層と上層配線層との電気的接続が図られるビアの形成位置を考慮しつつ、全般的に、１０ＧＰａ以上と言う目標が達成されるようにダミービアを予測して形成し、このダミービアにＡｌ，Ｃｕ等の金属材料を充填する。
【００３０】
上記埋設層の上端部は断面が略逆凸形状である。すなわち、第２の配線層における電気的に孤立した配線部材と第１の配線層における電気回路網の一部を形成している配線部材とが、層間絶縁膜に設けたビアを介して連結しており、前記第２の配線層における電気的に孤立した配線部材が前記ビアの外形形状より大きい。又は、上記埋設層の下端部は断面が略凸形状である。すなわち、第１の配線層における電気的に孤立した配線部材と第２の配線層における電気回路網の一部を形成している配線部材とが、層間絶縁膜に設けたビアを介して連結しており、前記第１の配線層における電気的に孤立した配線部材が前記ビアの外形形状より大きい。勿論、埋設層上端部は断面が略逆凸形状で、埋設層下端部は断面が略凸形状であっても良い。すなわち、第１の配線層における電気的に孤立した配線部材と第２の配線層における電気的に孤立した配線部材とが、層間絶縁膜に設けたビアを介して連結しており、前記電気的に孤立した配線部材が前記ビアの外形形状より大きいものであっても良い。
【００３１】
そして、上記構造の半導体装置は、上記要件が満たされるよう埋設層および接続層を構成することで得られる。
【００３２】
以下、更に詳しく説明する。
図１は、本発明の半導体装置の第１実施形態を示す要部の断面図である。
本実施形態では、配線層が二つ、即ち、上層配線層と下層配線層との二つの場合で説明するが、配線層は三つ以上であっても同様である。本実施形態では、第２の配線層（上層配線層）の電気回路網の側部に孤立した配線金属が設けられている。そして、第１の配線層（下層配線層）と第２の配線層との間の絶縁層（ビア層；Low-k材層；比誘電率が２．３；弾性率が４．９ＧＰａ）に形成したビアに、略キノコ状（傘状：逆略凸状）となるように金属材（配線に用いた金属、例えばＣｕ）を設けたものである。尚、前記略キノコ状の金属材（図１中、斜線で示した部分）は、電気回路網としては、完結しておらず、恰も、盲腸のような形態のものである。すなわち、前記略キノコ状の金属材は、電気回路網として作用することが無い。尚、膜剥れ防止の為のダミーパターン（略キノコ状の金属材）は下層配線（電気回路網）に繋がっている。
【００３３】
図２は、本発明の半導体装置の第２実施形態を示す要部の断面図である。
第１実施形態（図１）の半導体装置においては、第１の配線層と第２の配線層との間の絶縁層に形成したビアに充填した金属材が略キノコ状（傘状：逆略凸状）のものであったが、本実施形態にあっては、図２の斜線で示される通り、第１の配線層と第２の配線層との間の絶縁層に形成したビアに充填した金属材は略凸状である。尚、膜剥れ防止の為のダミーパターン（略逆キノコ状（略凸状）の金属材）は上層配線（電気回路網）に繋がっている。
【００３４】
ところで、ウェハを上方から垂直に見下ろした時のキノコの傘に相当する部分（横に張り出している部分）は、基本的には、ビア部分を包含している。但し、配線レイアウト上、完全に包含できない場合が有る。そして、このような場合であっても、即ち、傘の部分（横に張り出している部分）が、一部であっても、ビア部分より大きい形状を有しておれば、効果を生じる。
【００３５】
尚、上記のキノコの傘に相当する部分（横に張り出している部分）は電気回路の一部となっている。従って、ストレスマイグレーションを考慮しておかないと、新たな障害が生じる恐れもある。そこで、この形態では、配線の体積に対して、小さな形態として、ビアの付け根部に配線金属の吸い上げによる空乏が生じないような形態が採用される。
【００３６】
本発明にあっては、傘に相当する部分（横に張り出している部分）は、ビアに対して、アンカー効果が生じる最低限の大きさが有れば良い。又、大きなキノコ状のものを一つと言うよりも、小さなキノコ状のものを数多く設ける方が効果的である。そして、アンカー効果の観点から、傘に相当する部分（横に張り出している部分）は、ビア径（ビア寸法）の１０１％以上であることが好ましい。更に好ましくは１０５％以上である。特に好ましくは１１０％以上である。アンカー効果の観点からすると、上限値に格別な制約は無い。しかしながら、ストレスマイグレーションの観点から、３００％以下であることが好ましい。更には２５０％以下であることが好ましい。もっと好ましくは２００％以下である。特に、１５０％以下である。
【００３７】
ところで、図１及び図２の双方の特徴を有する如く、即ち、第１の配線層と第２の配線層との間の絶縁層（ビア層）に形成したビアに充填した金属材を、図３に示す如く、頭部と足元部とにおいて各々張り出したリベット型形状とすることは、一層好ましいことである。すなわち、両端部において横に張り出したリベット型のものとした場合、機械的強度が脆弱な多孔質絶縁層が、機械的強度の大きな中間エッチングストッパ膜やバリア絶縁膜に挟まれてリベットで挟持される如くのものとなり、機械的ストレスや熱的ストレスによる多孔質絶縁層の膜剥れが効果的に防止されるようになる。
【００３８】
図３は、本発明の半導体装置の第３実施形態を示す要部の断面図である。
図１〜図３において、Ａ１はＳｉ基板である。Ａ２は、Ｓｉ基板Ａ１上に設けられた絶縁層である。Ａ３は、第１の配線層（下層配線層）におけるエッチングストッパ膜である。Ａ４は、第１の配線層（下層配線層）を構成するLow-k膜である。Ａ５は、第１の配線層（下層配線層）におけるＣＭＰキャップ膜である。Ａ６は、第１の配線層（下層配線層）におけるバリア絶縁膜である。Ａ７は、第１の配線層（下層配線層）上、即ち、バリア絶縁膜Ａ６上に設けられたLow-k膜である。このLow-k膜Ａ７は、比誘電率が２．５以下で、弾性率が２〜１０ＧＰａのものである。そして、このLow-k膜Ａ７には、上層配線層と下層配線層とを電気的に接続する為、ビアが形成される。そして、このビアに導電材、例えばＣｕが充填される。Ａ８は、Low-k膜Ａ７上に設けられた中間エッチングストッパ膜である。Ａ９は、中間エッチングストッパ膜Ａ８上に設けられた第２の配線層（上層配線層）を構成するLow-k膜である。Ａ１０は、Low-k膜Ａ９上に設けられたＣＭＰキャップ膜である。
【００３９】
Ａ１１は、第１の配線層（下層配線層）における回路配線（例えば、Ｃｕ）である。Ａ１３は、第２の配線層（上層配線層）における回路配線（例えば、Ｃｕ）である。Ａ１２は、回路配線Ａ１１と回路配線Ａ１３とを電気的に接続する為、Low-k膜Ａ７等に形成されたビアに充填された導電材（例えば、Ｃｕ）である。
【００４０】
Ａ１４は、第１の配線層（下層配線層）Ａ３，Ａ４，Ａ５において、回路配線Ａ１１から離れた箇所に設けられたダミー配線（電気的に孤立した導電材（例えば、Ｃｕ））である。Ａ１６は、第２の配線層（上層配線層）Ａ８，Ａ９，Ａ１０において、回路配線Ａ１３から離れた箇所に設けられたダミー配線（電気的に孤立した導電材（例えば、Ｃｕ））である。Ａ１５は、ダミー配線Ａ１４とダミー配線Ａ１６とを接続する為、Low-k膜Ａ７等に形成されたビアに充填された導電材（例えば、Ｃｕ）である。尚、ダミー配線Ａ１４，Ａ１６、及び導電材Ａ１５は、回路配線を構成するものでは無いから、導電材で構成する必要は無い。しかしながら、ダミー配線Ａ１４と回路配線Ａ１１とは同時期に設けられることから、一般的には、ダミー配線Ａ１４と回路配線Ａ１１とは同材料で構成される。又、ダミー配線Ａ１６と回路配線Ａ１３とは同時期に設けられることから、一般的には、ダミー配線Ａ１６と回路配線Ａ１３とは同材料で構成される。又、導電材Ａ１５と導電材Ａ１２とは同時期に設けられることから、一般的には、導電材Ａ１５と導電材Ａ１２とは同材料で構成される。
【００４１】
Ａ１７は、回路配線Ａ１１とダミー配線Ａ１４との間の距離と、回路配線Ａ１３とダミー配線Ａ１６との間の距離との中、距離が短い方の寸法を示す。Ａ１８は、回路配線Ａ１３とダミー配線Ａ１６との間の距離（寸法）を示す。Ａ１９は第１の配線層内の配線である。Ａ２０は、回路配線Ａ１１とダミー配線Ａ１４との間の距離（寸法）を示す。Ａ２１は第２の配線層内の配線である。
【００４２】
さて、上記のようなダミー配線を設けることによって、上層配線層と下層配線層との間に存するLow-k膜などの絶縁層は、ダミー配線が奏するアンカー効果で剥れ難いものとなった。
【００４３】
しかしながら、ダミー配線を設けたのみでは、膜剥れ防止は十分なものではなかった。膜剥れ防止に十分な効果を奏させる為には、上層配線層と下層配線層との間に存する絶縁層、特に、多孔質絶縁層、即ち、Low-k膜Ａ７における平均弾性率（下記の式［Ｉ］で表される）が１０ＧＰａ以上のものであることが肝心なことであった。
式［Ｉ］
平均弾性率＝（導電材Ａ１２，Ａ１５の弾性率）×（Low-k膜Ａ７の全面積（平面視）に対する導電材Ａ１２，Ａ１５の面積の割合）＋（Low-k膜Ａ７の弾性率）×｛１−（Low-k膜Ａ７の全面積（平面視）に対する導電材Ａ１２，Ａ１５の面積の割合）｝
【００４４】
すなわち、導電材Ａ１２が決まったものに対して、導電材Ａ１５の数や導電材Ａ１５の面積を色々と変え、即ち、平均弾性率を色々と変えて行った結果、平均弾性率が１０ＧＰａ以上の場合に、膜剥れが格段に改善されていた。
【００４５】
尚、ダミー配線は、非ダミー配線の箇所が疎らな箇所において設けられることが好ましい。すなわち、ダミー配線と非ダミー配線とを併せた配線構造が基板において全般的に略均等的に設けられていることが膜剥れの防止には効果的である。
【００４６】
従って、実際の配線構造に対してダミー配線を設けた場合の平均弾性率が１０ＧＰａ以上となるように予測してダミー配線を設け、この後は従来からの製造工程と同様な工程を経れば、本発明になる半導体装置が得られる。
【００４７】
尚、上記においては、配線層が二層の場合で説明している。従って、配線層が三層以上となった場合、下層配線層と中層配線層との間の絶縁層に設けられた導電材Ａ１５と、中層配線層と上層配線層との間の絶縁層に設けられた導電材Ａ１５とが、上下方向において、ずれているのか、それとも一致しているのかは不明である。
しかしながら、下層配線層と中層配線層との間の絶縁層に設けられた導電材Ａ１５と、中層配線層と上層配線層との間の絶縁層に設けられた導電材Ａ１５とが、上下方向において一致していた場合と、下層配線層と中層配線層との間の絶縁層に設けられた導電材Ａ１５と、中層配線層と上層配線層との間の絶縁層に設けられた導電材Ａ１５とが、上下方向においてずれていた場合とを比べた場合、後者の方が、膜剥れがより防止されていた。従って、配線層が三層以上有る場合には、ダミー配線が、上下において、互いにズレている方が好ましいものである。
【００４８】
以下、より具体的な実施例を挙げて説明する。
［実施例１］
本実施例では６５ｎｍノードにおけるデュアルダマシン配線構造の場合で説明する。
図３に示される直径３００ｍｍのＳｉ基板Ａ１上に、プラズマＣＶＤ法により、１００ｎｍ厚のＳｉＯ２膜（絶縁層）Ａ２を堆積させた。この後、プラズマＣＶＤ法により、３０ｎｍ厚のＳｉＣＮ膜（ドライエッチングによる配線溝形成時のエッチングストッパ膜）Ａ３を堆積させた。次に、メチルシルセスキオキサン（ＭＳＱ：MethlSises-Quioxane）塗料を塗布・焼成し、１００ｎｍ厚の多孔質性Low-k膜（比誘電率２．３；第１の配線層（下層配線層）のLow-k膜）Ａ４を設けた。続いて、プラズマＣＶＤ法により、６０ｎｍ厚のＳｉＯ２膜（ＣＭＰキャップ膜）Ａ５を堆積させた。
【００４９】
この後、６０ｎｍ厚の反射防止膜、及び２５０ｎｍ厚のフォトレジスト膜を表面に設け、露光・現像処理を施した。そして、ドライエッチングを行い、反射防止膜、ＣＭＰキャップ膜Ａ５、第１の配線層のLow-k膜Ａ４、エッチングストッパ膜Ａ３をエッチングした。この後、表面に残ったフォトレジスト膜、及び反射防止膜をアッシングで除去した。更に、前記エッチングにより出来た第１の配線層における配線溝内の残渣物を洗浄により除去し、第１の配線層の配線溝形成作業を完了させた。
【００５０】
上記第１の配線層の配線溝の下面および側面、又、ドライエッチングされていない平坦部に対して、ＴａＮ及びＴａ（バリアメタル）を、スパッタ法により、堆積させた。バリアメタルの堆積膜厚は、ＴａＮ及びＴａを合わせて、第１の配線層の配線溝の下面では２０ｎｍ、側面では１０ｎｍ、ドライエッチングされていない平坦部では２０ｎｍであった。この後、第１の配線層の配線溝の下面および側面、又、ドライエッチングされていない平坦部に対して、スパッタ手段により、Ｃｕ（Ｃｕ電解めっき用のシード）を堆積させた。このＣｕシードの堆積膜厚は、第１の配線層の配線溝の下面では６０ｎｍ、側面では３０ｎｍ、ドライエッチングされていない平坦部では６０ｎｍであった。そして、電解めっき法により、配線溝内にＣｕを埋め込んだ。更に、ドライエッチングされていない平坦部上に厚さが６００ｎｍとなるまでＣｕを堆積させた。この後、ＣＭＰを行ない、余分なＣｕを除去すると共に平坦化した。尚、平坦部のＴａＮ及びＴａを合わせて２０ｎｍ堆積させたバリアメタルを除去および平坦化し、６０ｎｍ堆積させた前記ＣＭＰキャップ膜が３０ｎｍになった時点でＣＭＰを完了させた。これにより、図３のＡ５で示される第１の配線層のＣＭＰキャップ膜が形成された。
【００５１】
この後、Ｃｕが他の絶縁膜中に拡散することを防止する為、プラズマＣＶＤ法により、３０ｎｍ厚のＳｉＣＮ膜（バリア絶縁膜）Ａ６を堆積させた。続いて、メチルシルセスキオキサン（ＭＳＱ：MethlSises-Quioxane）塗料を塗布・焼成し、１００ｎｍ厚の多孔質性Low-k膜（比誘電率２．３；ビア層Low-k膜）Ａ７を設けた。続いて、プラズマＣＶＤ法により、３０ｎｍ厚のＳｉＣＮ膜（エッチングストッパ膜；ビア層と第２の配線層の中間に位置することから、中間エッチングストッパ膜とも言う。）Ａ８を堆積させた。
【００５２】
この後、メチルシルセスキオキサン（ＭＳＱ：MethlSises-Quioxane）塗料を塗布・焼成し、１００ｎｍ厚の多孔質性Low-k膜（比誘電率２．３；Low-k膜）Ａ９を設けた。続いて、プラズマＣＶＤ法により、１００ｎｍ厚のＳｉＯ２膜（ＣＭＰキャップ膜）Ａ１０を堆積させた。この後、ビアホール形成用マスクパターンを転写する為、６０ｎｍ厚の反射防止膜、及び３００ｎｍ厚のフォトレジスト膜を表面に設け、露光・現像処理を施した。
【００５３】
尚、ここでは、ビアホール形成用マスクとして、ダミーパターン（ダミー配線）が有る場合（本発明）と、無い場合（発明外）とを各々用意し、二つの試料を作成した。ダミーパターンが有る場合は、本発明に基づいて配置した第１の配線層内のダミー配線パターンＡ１４、及び本発明に基づいて配置した第２の配線層内のダミー配線パターンＡ１６を形成する為のマスクパターンは、１辺の長さが１μｍの正方形とした。ダミー配線パターンＡ１４とダミー配線パターンＡ１６とを結線するダミービアパターンＡ１５を形成する為のマスクパターンは、１辺の長さが０．４μｍの正方形とした。かつ、ダミービアパターンＡ１５と隣接のダミービアパターンＡ１５との間隔を１．４μｍとした。更に、ダミー配線パターンＡ１６と配線パターンＡ１３との間の最短距離を１０μｍとした。尚、ダミー配線パターンＡ１４，Ａ１６及びダミービアパターンＡ１５は、ウェハ面内の配線パターンＡ１１，Ａ１２，Ａ１３が無い領域に、一定間隔で配置されている。すなわち、シュミレーションにより、多孔質性Low-k膜Ａ７における弾性率が１０ＧＰａ以上のものとなるようにダミービアパターンＡ１５を設計した。
【００５４】
この後、次の工程を経た。尚、本工程より後にあっては、ダミー配線パターンＡ１４，Ａ１６及びダミービアパターンＡ１５の有無に寄らず、同じ工程を経た。先ず、ドライエッチングにより、反射防止膜、第２の配線層のＣＭＰキャップ膜Ａ１０、第２の配線層のLow-k膜Ａ９、中間エッチングストッパ膜Ａ８、ビア層Low-k膜Ａ７、第１の配線層のバリア絶縁膜Ａ６をエッチングした。尚、このエッチングは、第１の配線層のＣｕ膜Ａ１１，Ａ１４に到達した時点で終了させた。
【００５５】
次いで、第２の配線層の配線溝加工用のマスクパターンを転写する為、６０ｎｍ厚の反射防止膜、及び２５０ｎｍ厚のフォトレジスト膜を表面に設け、露光・現像処理を施した。この後、ドライエッチングにより、反射防止膜、ＣＭＰキャップ膜Ａ１０、第２の配線層のLow-k膜Ａ９、中間エッチングストッパ膜Ａ８をエッチングした。そして、表面に残ったフォトレジスト膜、及び反射防止膜をアッシングで除去した。更に、上記エッチングで形成された配線溝およびビアホール内の残渣物を、洗浄により、除去した。これにより、第２の配線層の配線溝、及びビアホールの形成が完了した。
【００５６】
この後、第２の配線層の配線溝の下面および側面と、ビアホールの下面および側面、又、ドライエッチングされていない平坦部に対して、ＴａＮ及びＴａ（バリアメタル）を、スパッタ法により、堆積させた。バリアメタルの堆積膜厚は、ＴａＮ及びＴａを合わせて、第２の配線層の配線溝の下面では２０ｎｍ、側面では１０ｎｍ、ビアホールの下面では２０ｎｍ、側面では５ｎｍ、ドライエッチングをされていない平坦部では２０ｎｍであった。更に、この後、第２の配線層の配線溝の下面および側面、ビアホールの下面および側面、又、ドライエッチングされていない平坦部に対して、スパッタ手段により、Ｃｕ（Ｃｕ電解めっき用のシード）を堆積させた。このＣｕシードの堆積膜厚は、第２の配線層の配線溝の下面では６０ｎｍ、側面では３０ｎｍ、ビアホールの下面では５０ｎｍ、側面では１０ｎｍ、ドライエッチングされていない平坦部では６０ｎｍであった。そして、電解めっき法により、配線溝内およびビアホール内にＣｕを埋め込んだ。更に、ドライエッチングされていない平坦部上に厚さが６００ｎｍとなるまでＣｕを堆積させた。この後、ＣＭＰを行ない、余分なＣｕを除去すると共に平坦化した。尚、平坦部ではＴａＮ及びＴａを合わせて２０ｎｍ堆積させたバリアメタルを除去および平坦化し、続いて１００ｎｍ堆積させた前記ＣＭＰキャップ膜Ａ１０が３０ｎｍになった時点でＣＭＰを完了させた。これにより、図３のＡ１０で示される第２の配線層のＣＭＰキャップ膜が形成された。
【００５７】
この後、Ｃｕが他の絶縁膜中に拡散することを防止する為、プラズマＣＶＤ法により、Ｃｕバリア性能が高いＳｉＣＮ膜（絶縁膜；第２の配線層のバリア絶縁膜）を３０ｎｍ厚さ堆積させた。そして、プラズマＣＶＤ法により、５００ｎｍ厚のＳｉＯ２膜（保護層）を堆積させた。続いて、Ａｌパッド形成を行った。更に、プラズマＣＶＤ法により、５００ｎｍ厚のＳｉＮ膜を堆積させた。この後、続いて、Ａｌパッド部をドライエッチングにより開口した。
【００５８】
この後、フリップチップタイプのパッケージ組み立てを行った。そして、完成後にMIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った。この結果が、図７（超音波映像装置による内部観察の映像）に示される。これによれば、本発明になる半導体装置は、膜剥れが起きてなかった。これに対して、ダミー配線パターンＡ１４，Ａ１６及びダミービアパターンＡ１５が設けられてなかった本発明外の半導体装置は、図５に示された通り、膜剥れが起きたものであった。
【００５９】
［実施例２］
実施例１では、多孔質性Low-k膜（ビア層Low-k膜）Ａ７の層の平均弾性率が約１０ＧＰａとなるように設計されたものであった。本実施例では、シュミレーションにより、多孔質性Low-k膜（ビア層Low-k膜）Ａ７の層の平均弾性率が約１８ＧＰａとなるようにダミー配線を設計し、半導体装置を作製した。この半導体装置についても、MIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った後で、膜剥れを調べた処、やはり、膜剥れは認められなかった。
【００６０】
［実施例３］
本実施例では、シュミレーションにより、多孔質性Low-k膜（ビア層Low-k膜）Ａ７の層の平均弾性率が約３４ＧＰａとなるようにダミー配線を設計し、半導体装置を作製した。この半導体装置についても、MIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った後で、膜剥れを調べた処、やはり、膜剥れは認められなかった。
【００６１】
［実施例４］
本実施例では、シュミレーションにより、多孔質性Low-k膜（ビア層Low-k膜）Ａ７の層の平均弾性率が約４１ＧＰａとなるようにダミー配線を設計し、半導体装置を作製した。この半導体装置についても、MIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った後で、膜剥れを調べた処、やはり、膜剥れは認められなかった。
【００６２】
［実施例５］
本実施例では、シュミレーションにより、多孔質性Low-k膜（ビア層Low-k膜）Ａ７の層の平均弾性率が約８０ＧＰａとなるようにダミー配線を設計し、半導体装置を作製した。この半導体装置についても、MIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った後で、膜剥れを調べた処、やはり、膜剥れは認められなかった。
【００６３】
［比較例１］
本比較例では、ダミー配線を設けるにしても、シュミレーションにより、多孔質性Low-k膜（ビア層Low-k膜）Ａ７の層の平均弾性率が８ＧＰａとなるように設計し、半導体装置を作製した。この半導体装置について、MIL-STD 883D/1010，Condition C（-65℃〜150℃）の温度サイクル試験を1000サイクル行った後で、膜剥れを調べた処、膜剥れが認められた。
【００６４】
尚、上記においては、エッチングストッパ膜やバリア絶縁膜はＳｉＣＮの場合で説明したが、ＳｉＣ，ＳｉＯを用いることも出来る。又、エッチングストッパ膜に関しては、ビア層と配線層とに異種材料を用いることでエッチング選択比を得る方法があり、このような場合はエッチングストッパ膜を必要としない。又、バリア絶縁膜に関しては、コバルト・タングステン・リン等の選択めっきや、アンモニアプラズマ処理等を施すことで、配線上部に選択的にメタル拡散防止性能を有する皮膜を形成することにより、メタル拡散防止を実現することも可能で、このような場合は、バリア絶縁膜を必要としない。又、上記においては、Low-k材料として、ＭＳＱ系材料で説明したが、ＰＢＯ（ポリベンザオキサゾール）などのポリマ系材料を塗布したものでも良い。又、無機系の多孔質ＳｉＯＣをＣＶＤにより設けたものでも良い。
【００６５】
又、上記においては、通常のデュアルダマシン法を用いた方法で説明したが、本発明の実施に当たって特別な工程を追加する必要はなく、配線レイアウトに沿って本発明のダミー配線を設けるのみでも良い。尚、図１，２に例示した半導体装置の回路網の一部を利用したダミー配線（盲腸部）の作り方も上記通常のデュアルダマシン工程で作成できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の半導体装置の第１実施形態を示す要部の断面図
【図２】本発明の半導体装置の第２実施形態を示す要部の断面図
【図３】本発明の半導体装置の第３実施形態を示す要部の断面図
【図４】温度サイクル試験を行った後の超音波映像装置による映像
【図５】温度サイクル試験を行った後の超音波映像装置による映像
【図６】温度サイクル試験で発生したビア層膜剥れ箇所に対する走査型電子顕微鏡による断面画像
【図７】温度サイクル試験によって膜剥れが生じなかった試料の超音波映像装置による外観観察結果
【符号の説明】
【００６７】
Ａ１            Ｓｉ基板
Ａ３            エッチングストッパ膜
Ａ４            Low-k膜
Ａ５            ＣＭＰキャップ膜
Ａ６            バリア絶縁膜
Ａ７            Low-k膜
Ａ８            中間エッチングストッパ膜
Ａ９            Low-k膜
Ａ１０          ＣＭＰキャップ膜
Ａ１１          回路配線
Ａ１２          ビアに充填された導電材
Ａ１３          回路配線
Ａ１４          ダミー配線
Ａ１５          ダミービアに充填された導電材
Ａ１６          ダミー配線
特許出願人  次世代半導体材料技術研究組合  
代  理  人      宇    高      克    己  
【図１】
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【図２】
2010153677.tif 000004
【図３】
2010153677.tif 000005
【図４】
2010153677.tif 000006
【図５】
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【図６】
2010153677.tif 000008
【図７】
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