(57)【要約】【課題】フェイルメモリ部をテストパターン生成部から独立したレート信号で動作させることを目的とする。【解決手段】ＡＬＰＧ２に備えられ、ＤＵＴ１のテストを行うアドレスのレート信号をアドレスに埋め込んだアドレス符号化情報を生成するアドレス符号化部１４と、ＰＥ部３に備えられ、フェイルデータのレート信号をフェイルデータに埋め込んだデータ符号化情報を生成するデータ符号化部１７と、フェイルメモリ部４に備えられ、アドレス符号化情報に埋め込まれたレート信号とデータ符号化情報に埋め込まれたレート信号とのタイミングに基づいて、フェイルメモリ２６のアドレスにフェイルデータを格納するフェイルメモリ制御部２７と、を備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被試験デバイスの試験を行うためのアドレスおよびデータを生成するアドレスデータ生成部を備えるテストパターン生成部と、前記被試験デバイスの良否判定を行ってフェイルデータを生成するフェイルデータ生成部を備えるテスト部と、前記フェイルデータを格納するフェイルメモリを備えるフェイルメモリ部とを備える半導体試験装置であって、
前記テストパターン生成部に備えられ、前記アドレスのレート信号を前記アドレスに埋め込んだアドレス符号化情報を生成するアドレス符号化部と、
前記テスト部に備えられ、前記フェイルデータのレート信号を前記フェイルデータに埋め込んだデータ符号化情報を生成するデータ符号化部と、
前記フェイルメモリ部に備えられ、前記アドレス符号化情報に埋め込まれたレート信号と前記データ符号化情報に埋め込まれたレート信号とのタイミングに基づいて、前記フェイルメモリの前記アドレスに前記フェイルデータを格納するフェイルメモリ制御部と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記アドレス符号化部は、基準クロックのタイミングに基づいて、前記アドレスデータ生成部から前記アドレスを入力していないときには前記基準クロックを示す制御データを前記アドレスに埋め込んで前記アドレス符号化情報を生成し、
前記データ符号化部は、基準クロックのタイミングに基づいて、前記フェイルデータ生成部から前記フェイルデータを入力していないときには前記制御データを前記フェイルデータに埋め込んで前記データ符号化情報を生成していることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記フェイルメモリ制御部は、
前記アドレス符号化情報と前記データ符号化情報とに埋め込まれた前記レート信号を復元するレート信号生成部と、
このレート信号生成部により復元されたレート信号のタイミングで前記アドレスおよび前記フェイルデータを一時的に記憶するバッファ部と、
を備えたことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記バッファ部は、
前記アドレスを蓄積するアドレス用ＦＩＦＯと、
前記フェイルデータを蓄積するデータ用ＦＩＦＯと、
を備えていることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記アドレス用ＦＩＦＯが蓄積可能な前記アドレスの数および前記データ用ＦＩＦＯが蓄積可能な前記フェイルデータの数を、前記フェイルメモリのインターリーブ数よりも多くしたことを特徴とする請求項４記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行い、その結果をフェイルメモリに格納する半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイスとしてのメモリの試験を行うメモリ試験装置として、メモリから出力された出力データと基準となる期待値データとの比較を行って良否判定を行い、その判定結果をフェイルデータとしてフェイルメモリに格納する技術が用いられている（例えば、特許文献１参照）。フェイルデータはメモリにデータを入力して良否判定を行った後に生成されるデータであり、フェイルメモリに到達するときのアドレスとフェイルメモリとの間にはタイミングのずれを生じる。アドレスとフェイルメモリとは１対１に対応しているため、両者の同期を取るために、タイミング調整機構が必要になる。
【０００３】
図４に従来の半導体試験装置の概要を示す。図４における従来の半導体試験装置は、ＤＵＴ（Device Under Test）１０１とＡＬＰＧ（Algorithmic Pattern Generator）１０２とＰＥ（Pin Electronics）部１０３とフェイルメモリ部１０４とを備えて概略構成している。ＤＵＴ１０１は試験対象である被試験デバイスであり、ここではメモリになる。ＡＬＰＧ１０２はＤＵＴ１０１に入力するテストパターンを生成するテストパターン生成部であり、ＤＵＴ１０１に入力されるテストデータ（図４においてＡＤと示す）とアドレス（図４においてＤＴと示す）と基準クロックとテストレートを示すレート信号（図４においてＴＳと示す）とを生成する。
【０００４】
ＰＥ部１０３は、ＤＵＴ１０１から出力されたアドレスにテストデータをＤＵＴ１０１に入力し、ＤＵＴ１０１から出力されたデータを基準データ（テストデータ）と比較して良否判定を行うテスト部である。この判定結果は、例えば「ＰＡＳＳ」または「ＦＡＩＬ」のフェイルデータとして生成される。ＰＥ部１０３の動作はＤＵＴ１０１から出力されるレート信号のタイミングに基づいて行われる。
【０００５】
フェイルメモリ部１０４は、４つのフェイルメモリ１０５とアドレス用パイプライン調整回路１０６とデータ用パイプライン調整回路１０７とコントローラ１０８とを備えて概略構成している。フェイルメモリ１０５はフェイルデータを格納するメモリである。複数のフェイルメモリ１０５を備えることによりインターリーブ動作を行うことができ、処理時間の高速化を図ることができる。フェイルメモリ１０５にフェイルデータを格納するために、ＰＥ部１０３から出力されるフェイルデータとＡＬＰＧ１０２から出力されるアドレスとは対応付けられなければならない。フェイルデータはＤＵＴ１０１に入力されてＰＥ部１０３において良否判定がされたデータであるのに対し、このフェイルデータに対応するアドレスはＡＬＰＧ１０２から直接的にフェイルメモリ部１０４に入力される。従って、フェイルメモリ部１０４に到達するアドレスとフェイルデータとの間にはタイミングに大きなずれを生じる。
【０００６】
このために、アドレス用パイプライン調整回路１０６とデータ用パイプライン調整回路１０７とを設けている。アドレス用パイプライン調整回路１０６とデータ用パイプライン調整回路１０７とは、それぞれ複数のフリップフロップ１１０を備えており、各フリップフロップ１１０によりアドレスとフェイルデータとの時間調整（パイプライン調整）を行う。また、コントローラ１０８はアドレスに基づいてフェイルデータをフェイルメモリ１０５に格納するために設けられ、入力されたフェイルデータをフェイルメモリ１０５に順次格納していく。このコントローラ１０８にも時間調整用のフリップフロップ１１０を設けている。また、アドレスについてはフェイルメモリ１０５に格納するための別途のアドレスに変換するアドレススクランブル等、フェイルデータについては任意のデータを抽出するためのデータセレクト等を設けている。
【特許文献１】特開２０００−１３７９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図４で示したような半導体試験装置では、ＡＬＰＧ１０２が生成したレート信号に基づいてＰＥ部１０３およびフェイルメモリ部１０４の各機構が動作を行う。従って、ＰＥ部１０３およびフェイルメモリ部１０４はＡＬＰＧ１０２が生成するレート信号に支配されている関係になる。レート信号は半導体試験装置の動作タイミングを決定するためのものであり、ＰＥ部１０３およびフェイルメモリ部１０４に供給されるレート信号は同期が取れていなくてはならない。
【０００８】
前述したように、フェイルメモリ部１０４にはパイプライン調整用に多数のフリップフロップ１１０を設けてある。このため、フリップフロップ１１０を多数備えるフェイルメモリ部１０４の基板サイズは大規模なものになり、各フリップフロップ１１０に入力されるレート信号の同期を取ることは難しい。特に、近年では、ＤＵＴ１０１としてのメモリは大容量化の傾向にあり、処理されるデータ量も膨大なことから、パイプライン調整用のフリップフロップ１１０の数が著しく増大している。これに伴い、フェイルメモリ部１０４の基板サイズも大規模なものになり、大規模な基板上に設けられる多数のフリップフロップ１１０に入力されるレート信号の同期を取ることは格段に困難なものになっている。また、フェイルメモリ部１０４にはアドレススクランブルやデータセレクト等の機構も備えられており、これらの機構もＡＬＰＧ１０２のレート信号のタイミングで動作するため、同期を取るための困難性はさらに顕著になる。
【０００９】
また、メモリの大容量化とともに試験速度の高速化も求められており、これに伴い半導体試験装置の動作基準となる基準クロック（システムクロック）は非常に高速になっている。従って、基板サイズが大規模なフェイルメモリ部１０４の多数のフリップフロップ１１０に対して高速なレート信号を同期させて入力させることは極めて困難になり、レート信号の同期をとるために試験速度が低速化するという問題がある。そして、ＡＬＰＧ１０２から出力されたレート信号を各フリップフロップ１１０に供給するための信号線をフェイルメモリ部１０４に設けなくてはならず、基板設計が複雑化するという問題がある。
【００１０】
さらに、フェイルメモリ部１０４に多数のパイプライン調整用のフリップフロップ１１０が備えられていることから、ＰＥ部１０３から出力されたフェイルデータをフェイルメモリ１０５に格納するまでにはある程度の時間を要する。このため、ＰＥ部１０３から全てのフェイルデータを出力した後であっても、依然としてフェイルメモリ部１０４はフェイルデータの格納動作（フェイルメモリ１０５に対するフェイルデータの格納動作）を完了しておらず、ＰＥ部１０３の動作終了タイミングとフェイルメモリ部１０４の動作終了タイミングとの間にはタイムラグが発生する。フェイルメモリ部１０４はＡＬＰＧ１０２から出力されるレート信号により動作を行っているため、ＰＥ部１０３の動作が完了しているとしても、フェイルメモリ部１０４のためだけにＡＬＰＧ１０２はレート信号を出し続けなくてはならない。このため、ＰＥ部１０３は次のＤＵＴ１０１のテストを行うことができず、待機時間が生じるため、結果として試験速度の低速化を招来する。
【００１１】
以上の問題は、ＡＬＰＧ１０２から出力されたレート信号に基づいて、フェイルメモリ部１０４が動作を行っているからであり、換言すれば、基準となるレート信号にフェイルメモリ部１０４の動作が支配されているからである。
【００１２】
そこで、本発明は、フェイルメモリ部をテストパターン生成部から独立したレート信号で動作させることを目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明の請求項１記載の半導体試験装置は、被試験デバイスの試験を行うためのアドレスおよびデータを生成するアドレスデータ生成部を備えるテストパターン生成部と、前記被試験デバイスの良否判定を行ってフェイルデータを生成するフェイルデータ生成部を備えるテスト部と、前記フェイルデータを格納するフェイルメモリを備えるフェイルメモリ部とを備える半導体試験装置であって、前記テストパターン生成部に備えられ、前記アドレスのレート信号を前記アドレスに埋め込んだアドレス符号化情報を生成するアドレス符号化部と、前記テスト部に備えられ、前記フェイルデータのレート信号を前記フェイルデータに埋め込んだデータ符号化情報を生成するデータ符号化部と、前記フェイルメモリ部に備えられ、前記アドレス符号化情報に埋め込まれたレート信号と前記データ符号化情報に埋め込まれたレート信号とのタイミングに基づいて、前記フェイルメモリの前記アドレスに前記フェイルデータを格納するフェイルメモリ制御部と、を備えたことを特徴とする。
【００１４】
この半導体試験装置によれば、フェイルメモリ部はアドレス符号化情報とデータ符号化情報とに埋め込まれたレート信号に基づいて動作を行うことができる。当該レート信号に基づいてフェイルメモリ部が動作するため、ＡＬＰＧに相当するテストパターン生成部の支配を受けることなく、独立したタイミングで動作させることができるようになる。
【００１５】
本発明の請求項２記載の半導体試験装置は、請求項１記載の半導体試験装置において、前記アドレス符号化部は、基準クロックのタイミングに基づいて、前記アドレスデータ生成部から前記アドレスを入力していないときには前記基準クロックを示す制御データを前記アドレスに埋め込んで前記アドレス符号化情報を生成し、前記データ符号化部は、基準クロックのタイミングに基づいて、前記フェイルデータ生成部から前記フェイルデータを入力していないときには前記制御データを前記フェイルデータに埋め込んで前記データ符号化情報を生成していることを特徴とする。
【００１６】
この半導体試験装置によれば、アドレスおよびフェイルデータが生成されないときには制御データがアドレスおよびフェイルデータに埋め込まれてアドレス符号化情報およびデータ符号化情報が生成される。これにより、アドレス符号化情報およびデータ符号化情報にレート信号を埋め込むことができるようになる。
【００１７】
本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記フェイルメモリ制御部は、前記アドレス符号化情報と前記データ符号化情報とに埋め込まれた前記レート信号を復元するレート信号生成部と、このレート信号生成部により復元されたレート信号のタイミングで前記アドレスおよび前記フェイルデータを一時的に記憶するバッファ部と、を備えたことを特徴とする。
【００１８】
この半導体試験装置によれば、レート信号生成部により復元されたレート信号のタイミングでバッファ部に一時的にアドレスおよびレート信号を記憶させることができるようになる。アドレス符号化情報とデータ符号化情報とは異なるタイミングでフェイルメモリ部に到達するが、それぞれのレート信号のタイミングでバッファ部に格納されていくため、同じタイミングでアドレスとフェイルデータとをバッファ部から取り出すことができるようになる。
【００１９】
本発明の請求項４の半導体試験装置は、請求項３記載の半導体試験装置において、前記バッファ部は、前記アドレスを蓄積するアドレス用ＦＩＦＯと、前記フェイルデータを蓄積するデータ用ＦＩＦＯと、を備えていることを特徴とする。
【００２０】
この半導体試験装置によれば、アドレス用ＦＩＦＯとデータ用ＦＩＦＯとにそれぞれアドレスとフェイルデータとを蓄積させていくことができるため、同じタイミングでアドレスとフェイルデータとを先頭から順番に取り出せるようになる。
【００２１】
本発明の請求項５の半導体試験装置は、請求項４記載の半導体試験装置において、前記アドレス用ＦＩＦＯが蓄積可能な前記アドレスの数および前記データ用ＦＩＦＯが蓄積可能な前記フェイルデータの数を、前記フェイルメモリのインターリーブ数よりも多くしたことを特徴とする。
【００２２】
この半導体試験装置によれば、アドレス用ＦＩＦＯおよびデータ用ＦＩＦＯの蓄積可能なアドレスおよびフェイルデータの数（段数）をインターリーブ数よりも多く設定したことにより、最適なインターリーブ数でフェイルデータの格納動作を行うことができるようになる。
【発明の効果】
【００２３】
本発明は、アドレスにレート信号を埋め込んだアドレス符号化情報をテストパターン生成部からフェイルメモリに出力し、フェイルデータにレート信号を埋め込んだデータ符号化情報をテスト部からフェイルメモリに出力し、フェイルメモリ部ではアドレス符号化情報に含まれるレート信号とデータ符号化情報に含まれるレート信号とに基づいて動作することが可能になる。これにより、テストパターン生成部からレート信号に基づくことなくフェイルメモリ部は独立して動作することが可能になる。これにより、レート信号の制御が不要になり、また試験速度の高速化や基板設計の容易化を実現できるようになる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。図１において、本発明の半導体試験装置は、ＤＵＴ１とＡＬＰＧ２とＰＥ部３とフェイルメモリ部４とを備えて概略構成している。ＤＵＴ１は被試験デバイスとしてのメモリであるが、メモリ以外にもＩＣやＬＳＩ等を適用してもよい。
【００２５】
ＡＬＰＧ２は、ＤＵＴ１の試験を行うためのアドレスおよびデータを生成するテストパターン生成部であり、基準クロック発生部１１とレート信号生成部１２とアドレスデータ生成部１３とアドレス符号化部１４とを備えて概略構成している。基準クロック発生部１１は基準クロック（図１においてＣＬと示す）を発生し、発生した基準クロックをレート信号生成部１２とアドレス符号化部１４とＰＥ部３とに出力する。レート信号生成部１２は基準クロックの整数倍の周期を持つレート信号（図１においてＴＳと示す）を生成し、アドレスデータ生成部１３とＰＥ部３とに出力する。このレート信号はユーザレートであり、レート信号のタイミングに基づいて各種の動作が行われる。アドレスデータ生成部１３はレート信号を入力して、テストパターンとなるアドレス（図１においてＡＤと示す）およびデータ（図１においてＤＴと示す）を生成する。アドレスデータ生成部１３が生成したアドレスおよびデータはＰＥ部３に出力され、またアドレスをアドレス符号化部１４に出力する。アドレス符号化部１４は基準クロックとアドレスとを入力してアドレス符号化情報を生成する。アドレス符号化情報については後述する。
【００２６】
ＰＥ部３は、ＡＬＰＧ２から入力したアドレスとデータとに基づいてＤＵＴ１にデータを入力し、ＤＵＴ１から出力されたデータに基づいてＤＵＴ１の良否判定を行うテスト部である。ＰＥ部３は、データ入力部１５とフェイルデータ生成部１６とフェイルデータ符号化部１７とを備えて概略構成している。データ入力部１５はＤＵＴ１の所定のアドレスにデータを入力するための入力部である。フェイルデータ生成部１６は、ＤＵＴ１から出力されたデータの良否判定を行い、フェイルデータ（図１においてＦＤと示す）を生成する。フェイルデータとしては、例えば「ＰＡＳＳ」または「ＦＡＩＬ」の２値の情報がある。フェイルデータ符号化部１７は基準クロック発生部１１から出力された基準クロックとフェイルデータ生成部１６が生成するフェイルデータとを入力してデータ符号化情報を生成する。
【００２７】
アドレス符号化情報（図１においてＥＡと示す）およびデータ符号化情報（図１においてＥＤと示す）について、図２を参照して説明する。アドレス符号化情報は主にアドレス（図２ではＡＤとして示している）と制御データとにより構成されるシリアルデータであり、データ符号化情報は主にフェイルデータ（図２ではＦＤとして示している）と制御データとにより構成されるシリアルデータである。制御データは、レート信号を示すシリアルデータであり、「ＳＴＡＲＴ」「ＥＮＤ」「ＣＯＭＭＡ」の情報を有している。「ＳＴＡＲＴ」はアドレス符号化情報およびデータ符号化情報のデータの始点が「ＳＴＡＲＴ」で示され、終点が「ＥＮＤ」で示される。そして、「ＣＯＭＭＡ」はアドレスまたはフェイルデータが入力していないことを示しており、単に基準クロックがあることを示している。制御データはほぼ「ＣＯＭＭＡ」によって構成される。
【００２８】
制御データを作成するために、アドレス符号化部１４およびフェイルデータ生成部１６は、基準クロックを入力する。アドレス符号化部１４は、基準クロックのタイミングを基準として、アドレスデータ生成部１３からアドレスを入力しないときには制御データとして「ＣＯＭＭＡ」をアドレス符号化情報に付加する。一方、アドレスを入力したときにはそのままアドレスをアドレス符号化情報に付加する。従って、アドレス符号化情報は、基準クロックを示す制御データ（ＣＯＭＭＡ）がアドレスに埋め込まれたシリアルデータになる。図２にも示すように、「ＣＯＭＭＡ」に該当するタイミングでは基準クロックはＬｏｗレベルになっており、アドレス「ＡＤ」に該当するタイミングでは基準クロックはＨｉｇｈレベルになっている。これはレート信号そのものを示している。以上のアドレスに制御データを埋め込む処理は符号化処理になる。
【００２９】
同様に、フェイルデータ符号化部１７は、基準クロックのタイミングを基準として、フェイルデータ生成部１６からフェイルデータを入力したか否かを基準として、フェイルデータに制御データを埋め込んでデータ符号化情報をシリアルデータとして生成する。前述したアドレスの場合と同様に、データ符号化情報を生成する処理は符号化処理になる。なお、アドレス符号化情報とデータ符号化情報とはパラレルデータであってもよい。
【００３０】
図１に戻って、フェイルメモリ部４について説明する。フェイルメモリ部４はアドレス用レート信号生成部２１とアドレス用ＦＩＦＯ２２とデータ用レート信号生成部２３とデータ用ＦＩＦＯ２４とフェイルメモリコントローラ２５と４つのフェイルメモリ２６とを備えて概略構成している。フェイルメモリ２６以外の構成は、フェイルメモリ２６にフェイルデータの格納処理を行うために備えたフェイルメモリ制御部２７になる。
【００３１】
アドレス用レート信号生成部２１はアドレス符号化情報に埋め込まれたレート信号を抽出して、アドレス用のレート信号を復号化（復元化）する。このアドレス用のレート信号のタイミングに基づいて、アドレス符号化情報に含まれるアドレスをアドレス用ＦＩＦＯ２２に蓄積していく。また、データ用レート信号生成部２３はデータ符号化情報に埋め込まれたフェイルデータ用のレート信号データを抽出して、このフェイルデータ用のレート信号を復号化（復元化）する。このレート信号のタイミングに基づいて、データ符号化情報に含まれるフェイルデータをデータ用ＦＩＦＯ２４に蓄積していく。
【００３２】
フェイルメモリコントローラ２５はアドレス用ＦＩＦＯ２２とデータ用ＦＩＦＯ２４とを監視しており、アドレスとフェイルデータとの両者が揃って蓄積されたことを条件にして、アドレス用ＦＩＦＯ２２からアドレスを読み出し、データ用ＦＩＦＯ２４からフェイルデータを読み出す（このために、図１で示すＲＥＡＤの信号をフェイルメモリコントローラ２５からアドレス用ＦＩＦＯ２２およびデータ用ＦＩＦＯ２４に対して出力する）。読み出したアドレスとフェイルデータとは１セットとして読み出して、フェイルメモリ２６の対応するアドレスにフェイルデータを格納する。なお、フェイルメモリコントローラ２５は、アドレス用ＦＩＦＯ２２とデータ用ＦＩＦＯ２４とから出力されるＮｏｔＥｍｐｔｙデータ（図１においてＮＥと示す）に基づいて、アドレスとフェイルデータとが蓄積されているか否かを判定する。ＮｏｔＥｍｐｔｙデータは、アドレス、フェイルデータが蓄積されているときに出力され、蓄積されていないときには出力されない。
【００３３】
フェイルメモリ２６はフェイルデータを格納するためのメモリである。図１の例では、フェイルメモリ部４に４つのフェイルメモリ２６を備えている。これは、複数個のフェイルメモリ２６によりインターリーブをさせるためであり、インターリーブ数は任意に設定できる。また、インターリーブを行わない場合には、１つのフェイルメモリ２６を備えるものでもよい。また、１つのフェイルメモリ２６を用いる場合であっても、当該フェイルメモリ２６を複数バンクに分割して、各バンクからフェイルデータの格納を行うことによりインターリーブを行うようにしてもよい。
【００３４】
以上の構成の動作について説明する。図２に示すタイミングで、ＡＬＰＧ２のアドレスデータ生成部１３からアドレスＡ、Ｂ、Ｃ、Ｄが生成された場合、このタイミングに合わせてテスト用のデータが生成される。まず、アドレスＡおよびこれに対応するデータはＰＥ部３のデータ入力部１５からＤＵＴ１に入力され、ＤＵＴ１から出力されたデータに基づいて、フェイルデータ生成部１６により良否判定されてアドレスＡに対応するフェイルデータＡが生成される。同様に、アドレスＢ、Ｃ、Ｄに対応するフェイルデータＢ、Ｃ、Ｄがフェイルデータ生成部１６により生成される。
【００３５】
アドレス符号化部１４は、最初に制御データとして「ＳＴＡＲＴ」をアドレス符号化情報に付加し、次の基準クロックのタイミングではアドレスを入力していないため「ＣＯＭＭＡ」を付加する。次のタイミングではアドレスＡを入力しているためアドレスＡを付加し、以降順番に、「ＣＯＭＭＡ」、アドレスＢ、アドレスＣ、「ＣＯＭＭＡ」、「ＣＯＭＭＡ」、アドレスＤ、「ＣＯＭＭＡ」を付加していく。そして、最後に終点を示す「ＥＮＤ」を付加して、アドレス符号化情報の生成を完了する。生成したアドレス符号化情報はアドレス符号化部１４からフェイルメモリ部４のアドレス用レート信号生成部２１に出力される。
【００３６】
一方、フェイルデータ符号化部１７も同様に、「ＳＴＡＲＴ」、「ＣＯＭＭＡ」、フェイルデータＡ、「ＣＯＭＭＡ」、フェイルデータＢ、フェイルデータＣ、「ＣＯＭＭＡ」、「ＣＯＭＭＡ」、フェイルデータＤ、「ＣＯＭＭＡ」、「ＥＮＤ」の順番で付加していき、データ符号化情報を生成する。フェイルデータ符号化部１７は生成したデータ符号化情報をフェイルメモリ部４のデータ用レート信号生成部２３に出力する。
【００３７】
アドレス用レート信号生成部２１は、入力したアドレス符号化情報の複合化を行う。最初のデータは「ＳＴＡＲＴ」であるため、これがレート信号の開始タイミングになる。次の「ＣＯＭＭＡ」はアドレスの入力タイミングではないことを示すデータであり、レート信号としてはＬｏｗになる。次のデータはアドレスＡであり、これはアドレスの入力タイミングを示しているため、レート信号としてはＨｉｇｈになる。以降順番に「ＣＯＭＭＡ」、アドレスＢ、アドレスＣ、「ＣＯＭＭＡ」、「ＣＯＭＭＡ」、アドレスＤ、「ＣＯＭＭＡ」の各データは、順番に、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗになる。そして、最後に「ＥＮＤ」によりレート信号が終了する。以上により、図２のようなレート信号を復号できるようになる。
【００３８】
図２を示すように、アドレスＡ、Ｂ、Ｃ、Ｄのタイミングでレート信号はＨｉｇｈになっているため、アドレス用レート信号生成部２１は、このレート信号のタイミングで、アドレス用ＦＩＦＯ２２にアドレスを順番に蓄積していく。
【００３９】
データ用レート信号生成部２３においても、同様にデータ符号化情報の複合化を行う。この場合も、アドレス符号化情報の復号と同じ処理を行い、図２に示すように、フェイルデータＡ、Ｂ、Ｃ、ＤのタイミングでＨｉｇｈのレート信号が生成され、このレート信号のタイミングに基づいて、データ用ＦＩＦＯ２４にフェイルデータが順番に蓄積されていく。
【００４０】
アドレス用ＦＩＦＯ２２にアドレスＡが蓄積されたときに、ＮｏｔＥｍｐｔｙがフェイルメモリコントローラ２５に出力され、データ用ＦＩＦＯ２４にフェイルデータＡが蓄積されたときに、ＮｏｔＥｍｐｔｙがフェイルメモリコントローラ２５に出力される。フェイルメモリコントローラ２５は２つのＮｏｔＥｍｐｔｙを入力したときに初めて、アドレス用ＦＩＦＯ２２の先頭に蓄積されているアドレスＡおよびデータ用ＦＩＦＯ２４の先頭に蓄積されているフェイルデータＡを取り出して、フェイルメモリ２６のアドレスＡにフェイルデータＡを格納する。同様に、アドレスＢおよびフェイルデータＢ、アドレスＣおよびフェイルデータＣ、アドレスＤおよびフェイルデータＤが蓄積されたときに、フェイルメモリ２６の各アドレスに各フェイルデータが格納される。
【００４１】
ＡＬＰＧ２のアドレス符号化部１４から出力されたアドレス符号化情報とＰＥ部３のフェイルデータ符号化部１７から出力されたデータ符号化情報とは、フェイルメモリ部４の到達タイミングが異なる。特に、データ符号化情報はアドレス符号化情報に対して大幅に遅延したタイミングで到達する。
【００４２】
データ符号化情報に含まれるフェイルデータとアドレス符号化情報に含まれるアドレスとはそれぞれ１対１で対応しており、到達タイミングにずれを生じたとしても、そのずれを調整してフェイルメモリ２６に書き込まなければならない。このために、従来はパイプライン調整回路を設けてタイミング調整を行っていた。そして、パイプライン調整回路のタイミング制御をＡＬＰＧ２からのレート信号により行っていた。
【００４３】
本発明では、アドレス符号化情報とデータ符号化情報とにはそれぞれレート信号データが含まれており、レート信号データからレート信号を生成して、このレート信号のタイミングでフェイルメモリ部４が動作する。従って、ＡＬＰＧ２およびＰＥ部３からアドレス符号化情報およびデータ符号化情報が出力された後には、アドレス符号化情報およびデータ符号化情報に含まれるレート信号に基づいて動作タイミング決定されるため、フェイルメモリ部４はＡＬＰＧ２の支配を受けることなく独立して動作することが可能になる。
【００４４】
そして、アドレス用ＦＩＦＯ２２とデータ用ＦＩＦＯ２４とを設けており、アドレスとフェイルデータとを一時的にバッファリングしている。アドレス符号化情報とデータ符号化情報とにはタイミングに大きなずれを生じているが、アドレスとフェイルデータとは同期してフェイルメモリコントローラ２５に出力しなければならない。このため、アドレス用ＦＩＦＯ２２に先にアドレスを蓄積しておき、データ用ＦＩＦＯ２４にフェイルデータが蓄積されたときに初めて、フェイルメモリコントローラ２５がアドレスとフェイルメモリとを取り出すようにしている。これにより、アドレス符号化情報とデータ符号化情報とに到達タイミングのずれを生じていたとしても、パイプライン調整回路等を設けることなくフェイルデータの格納動作を行うことができるようになる。
【００４５】
また、ＡＬＰＧ２およびＰＥ部３から最後のアドレス符号化情報およびデータ符号化情報が出力された後においても、フェイルメモリ部４ではフェイルデータの格納動作が所定時間の間は続行している。本発明では、ＡＬＰＧ２およびＰＥ部３からアドレス符号化情報およびデータ符号化情報が出力された後には、フェイルメモリ部４はＡＬＰＧ２とは無関係に動作することが可能になる。このため、フェイルメモリ部４が格納動作を続行しているとしても、この間にＡＬＰＧ２はＰＥ部３に対して次のＤＵＴ１の試験を行うためのレート信号を出力できるため、ＰＥ部３は次のＤＵＴ１の試験を開始することができる。これにより、試験の高速化を図ることができるようになる。
【００４６】
図１に示すように、フェイルメモリ部４は４つのフェイルメモリ２６を備えている。４つのフェイルメモリ２６がインターリーブ動作することにより、処理の高速化を図ることができる。図３に、４つのフェイルメモリ２６（２６Ａ、２６Ｂ、２６Ｃ、２６Ｄとする）がインターリーブ動作を行い、フェイルデータＡをフェイルメモリ２６Ａに格納し、フェイルデータＢをフェイルメモリ２６Ｂに格納し、フェイルデータＣをフェイルメモリ２６Ｃに格納し、フェイルデータＤをフェイルメモリ２６Ｄに格納する様子を示している。図３に示すように、フェイルデータＡ、Ｂ、Ｃ、Ｄの格納動作をオーバーラップさせることにより、処理が高速になる。
【００４７】
ただし、機構および制御の複雑化の観点から、インターリーブ数はそれほど高く設定されない。一方で、高速且つ大量にＤＵＴ１の試験を行うために、レート信号生成部１２が生成するレート信号は非常に高速化になっている。このため、フェイルメモリ部４がＡＬＰＧ２のレート信号に基づいて動作を行う場合、インターリーブの限界を超えたレート信号がＡＬＰＧ２から入力されると、アドレスおよびフェイルデータの一部を損失してしまい、正常に試験動作を行うことができなくなる。
【００４８】
本発明では、アドレス符号化情報およびデータ符号化情報を用いて、フェイルメモリ部４はＡＬＰＧ２とは独立したレート信号で動作を行っているため、ＡＬＰＧ２のレート信号に依存することがない。このため、独立したレート信号に基づいて、アドレスおよびフェイルデータを順番にアドレス用ＦＩＦＯ２２およびデータ用ＦＩＦＯ２４に蓄積していくことができるようになるため、アドレスおよびフェイルデータが損失することはない。
【００４９】
ただし、フェイルメモリ部４には短時間の間に大量のアドレス符号化情報とデータ符号化情報とが入力され、大量のアドレスおよびフェイルデータを蓄積しなければならないため、アドレス用ＦＩＦＯ２２とデータ用ＦＩＦＯ２４とが蓄積可能な数（以下、段数とする）はできる限り多く設定することが望ましい。これにより、大量のフェイルデータが生成されたとしても、確実にアドレスおよびフェイルデータを確保できるようになる。
【００５０】
また、アドレス用ＦＩＦＯ２２のアドレスの段数とデータ用ＦＩＦＯ２４のフェイルデータの段数とは、フェイルメモリ２６のインターリーブ数、つまりフェイルメモリ部４に備えられるフェイルメモリ２６の個数よりも多くすることが望ましい。フェイルメモリ２６の個数よりもＦＩＦＯの段数を少なくすると、本来のインターリーブ数よりも少ない数のインターリーブになり、その分処理の低速化に繋がるためである。
【図面の簡単な説明】
【００５１】
【図１】本発明の概略構成を示すブロック図である。
【図２】アドレス符号化情報およびデータ符号化情報の例を示す図である。
【図３】インターリーブ動作の状態を説明した図である。
【図４】従来の半導体試験装置の概略構成を示すブロック図である。
【符号の説明】
【００５２】
１    ＤＵＴ                ２    ＡＬＰＧ
３    ＰＥ部                ４    フェイルメモリ部
１４    アドレス符号化部        １７    フェイルデータ符号化部
２１    アドレス用レート信号生成部    ２２    アドレス用ＦＩＦＯ
２３    データ用レート信号生成部    ２４    アドレス用ＦＩＦＯ
２５    フェイルメモリコントローラ    ２６    フェイルメモリ
２７    フェイルメモリ制御部
【図１】
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【図２】
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【図３】
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【図４】
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