(57)【要約】【課題】半導体集積回路におけるパッドの配置の自由度を増加させること。【解決手段】本発明の一態様に係る半導体集積回路は、半導体チップ１００に形成されたＩ／Ｏバッファ１０２と、単層パッド１０３と、多層パッド１０４とを備える。単層パッド１０３は、Ｉ／Ｏバッファ１０２上に形成されている。多層パッド１０４は、Ｉ／Ｏバッファ１０２上に形成され、単層パッド１０３と分離して設けられている。単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はプロービングとボンディングが行われるパッドである。【選択図】図１
2010153478.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに設けられたＩ／Ｏバッファと、
前記Ｉ／Ｏバッファ上に形成された単層パッドと、
前記Ｉ／Ｏバッファ上に形成され、前記単層パッドと分離して設けられた多層パッドと、
を備える半導体集積回路。
【請求項２】
前記単層パッドは、ボンディング専用のパッドであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記多層パッドは、少なくともプロービングが行われるパッドであることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記多層パッドは、さらにボンディングが行われるパッドであることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記多層パッドには、プローブ痕が形成されている請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記単層パッドと前記多層パッドとは千鳥配置されており、
前記半導体チップの前記多層パッドよりも内側に前記単層パッドが配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記Ｉ／Ｏバッファに接続されたＩ／Ｏバッファ電源強化配線をさらに備え、
前記単層パッドは、前記Ｉ／Ｏバッファ電源強化配線上に形成されることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記半導体チップの単層パッド及び前記多層パッドよりも内側に形成された内部コア回路と、
前記内部コア回路に接続された内部コア電源強化配線とをさらに備え、
前記単層パッドは、前記内部コア電源強化配線上に形成されることを特徴とする請求項６に記載の半導体集積回路。
【請求項９】
前記Ｉ／Ｏバッファに接続されたＩ／Ｏ周回電源配線をさらに備え、
前記単層パッドは、前記Ｉ／Ｏ周回電源配線上に形成されていることを特徴とする請求項７又は８に記載の半導体集積回路。
【請求項１０】
前記多層パッドは、半導体チップの周縁部に並ぶように配置されており、
前記半導体チップの前記多層パッドよりも内側に形成された内部コア回路と、
前記内部コア回路に接続された内部コア電源強化配線とをさらに備え、
前記単層パッドは、前記内部コア電源強化配線上に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にワイヤボンディングを行うためのボンディングパッドを有する半導体集積回路に関する。
【背景技術】
【０００２】
ウエハテストでは、テスタに接続されたプローブをパッドに接触させて半導体チップの良否選別が行われる。半導体集積装置は、基板に半導体チップを取り付け、半導体チップ上に形成されたパッドと基板上に形成されたステッチ（接続部）とを金線等のボンディングワイヤで接続することによって形成される。
【０００３】
特許文献１では、同一パッド内にメタル１重構造パッドと、メタル２重構造パッドを持つ半導体装置が記載されている。図１６に、特許文献１に記載の半導体装置の構成を示す。図１６に示すように、特許文献１に記載の半導体装置は、１つのパッド内に、メタル２重構造のパッド（１重目のパッド８、２重目のパッド１）と、メタル１重構造のパッド３とを備えている。
【０００４】
１重目のパッド８と２重目のパッド１は、複数のスルーホール１１で接続されている。２重目のパッド１とメタル１重構造のパッド３及び両者を接続する配線１２は、同一の金属配線層で形成されている。ウエハテスト時にはメタル１重構造のパッド３を使用し、ワイヤボンディング時にはメタル２重構造のパッドが使用される。
【０００５】
しかしながら、特許文献１に記載の半導体集積回路では、同一パッド内にメタル１重構造パッドとメタル２重構造パッドが設けられているため、ボンディングを行うパッドの配置の自由度が少ないという問題がある。
【特許文献１】特開２００４−６３５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、半導体集積回路におけるパッドの配置の自由度を増加させることが望まれている。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体集積回路は、半導体チップに設けられたＩ／Ｏバッファと、前記Ｉ／Ｏバッファ上に形成された単層パッドと、前記Ｉ／Ｏバッファ上に形成され、前記単層パッドと分離して設けられた多層パッドとを備えるものである。これにより、単層パッドと多層パッドとをそれぞれ別々に配置することができ、ボンディングを行うためのパッドの配置の自由度を増加させることができる。
【発明の効果】
【０００８】
本発明によれば、導体集積回路におけるパッドの配置の自由度を増加させることが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態に係る半導体集積回路について、図を用いて説明する。なお、各図において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、説明のため、各図において、適宜、実施の形態に係る半導体集積回路の要部を拡大して示している。
【００１０】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路の構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体集積回路に用いられる半導体チップ１００の構成を示す図である。半導体チップ１００は、半導体基板１０１、Ｉ／Ｏバッファ１０２、単層パッド１０３、多層パッド１０４を備えている。
【００１１】
半導体基板１０１としては、例えばＳｉ基板が用いられる。半導体基板１０１上には、Ｉ／Ｏバッファ１０２が設けられている。Ｉ／Ｏバッファ１０２は、半導体チップ１００の周縁部に形成される。なお、図１において、左側が半導体チップ１００の内側であり、右側が外側である。
【００１２】
Ｉ／Ｏバッファ１０２の上には、単層パッド１０３及び多層パッド１０４が形成されている。単層パッド１０３の一部はＩ／Ｏバッファ１０２上に形成され、他の部分はＩ／Ｏバッファ１０２よりも半導体チップ１００の内側にはみ出すように形成されている。また、多層パッド１０４の一部はＩ／Ｏバッファ１０２上に形成され、他の部分はＩ／Ｏバッファ１０２よりも半導体チップ１００の外側にはみ出すように形成されている。なお、単層パッド１０３、多層パッド１０４の全部がＩ／Ｏバッファ１０２が形成された領域内に形成される場合もある。
【００１３】
本実施の形態においては、半導体基板１０１上にはＮ層の金属層が形成されている。なお、ここでは図示していないが、各配線層の間には、層間絶縁層が設けられている。本実施の形態では、多層パッド１０４が２層の金属層からなる例について説明する。
【００１４】
多層パッド１０４は、Ｎ層の金属層のうち、最上層のＮ層メタルからなる第１パッド１０４ａ及びその下層のＮ−１層メタルからなる第２パッド１０４ｂからなる。すなわち、多層パッド１０４の上層は第１パッド１０４ａであり、下層は第２パッド１０４ｂである。第１パッド１０４ａと第２パッド１０４ｂとのとの間に設けられた層間絶縁層１０５には、第１パッド１０４ａと第２パッド１０４ｂとを接続する複数のパッドビア１０６が設けられている。
【００１５】
単層パッド１０３は、最上層のＮ層メタルからなる。単層パッド１０３と多層パッド１０４の上層である第１パッド１０４ａとは、同一の最上層の金属層からなる。第１パッド１０４ａと単層パッド１０３とは分離して形成されている。従って、単層パッド１０３と多層パッド１０４とは、分離して設けられている。
【００１６】
Ｉ／Ｏバッファ１０２は、これら複数の金属層のうち、単層パッド１０３、多層パッド１０４に用いられるＮ層メタル、Ｎ−１層メタルより下層の金属層により形成されている。なお、ここでは、多層パッド１０４として、２層の金属層からなる例について説明したが、これに限定されるものではない。
【００１７】
図２に本実施の形態に係る半導体集積回路の構成を示す。図２に示すように、本実施の形態に係る半導体集積回路は、半導体チップ１００に形成された単層パッド１０３及び多層パッド１０４とリードフレーム１０７に形成された図示しないステッチ（接続部）とが金線等のボンディングワイヤ１０８により接続されることにより形成される。半導体チップ１００及びボンディングワイヤ１０８等は、モールド樹脂１０９により覆われ封止されている。
【００１８】
ここで、図３、４を参照して、半導体チップ１００を用いてウエハテスト及びボンディングを行った後の単層パッド１０３、多層パッド１０４の状態について説明する。図３、４は、ウエハテスト及びボンディングを行った後の単層パッド１０３、多層パッド１０４の状態を説明するための図である。なお、図３、４は、異なるプローブ痕１１１について図示している。
【００１９】
単層パッド１０３は、ボンディング専用のパッドであり、プロービングは行われない。従って、図３、４に示すように単層パッド１０３には、ウエハテスト時に形成されるプローブ痕（針跡）１１１はなく、ボンディング１１０を介してボンディングワイヤ１０８が接続される。
【００２０】
多層パッド１０４は、少なくともプロービングが行われるパッドであり、プロービングに加えてさらにボンディングが行われるパッドである。多層パッド１０４には、テスタに接続されたプローブが接触されて、半導体チップの良否選別が行われる。このため、多層パッド１０４には、プローブが接触してできるプローブ痕１１１が形成される。
【００２１】
図３に示す例では、横方向からプローブで多層パッド１０４を引っかくように、多層パッド１０４にプローブを押し当てている。このため、プローブ痕１１１は、多層パッド１０４を引っかいたような傷となる。
【００２２】
図４に示す例では、上方向から垂直に多層パッド１０４にプローブを押し当てている。このため、プローブ痕１１１は、多層パッド１０４上に形成された凹部となる。また、多層パッド１０４には、ボンディング１１０を介してボンディングワイヤ１０８が接続される。
【００２３】
本実施の形態によれば、単層パッド１０３と多層パッド１０４とが分離して形成されているため、ボンディングを行うパッドの配置の自由度を増加させることができる。また、１層の金属層からなる単層パッド１０３には、プロービングを行わず、ボンディングのみを行うため、パッドの剥がれなどを防止しボンディング強度を高めることができる。また、複数の金属層からなる多層パッド１０４には、プロービングを行うとともに、ボンディングを行うことができる。
【００２４】
実施の形態２．
本発明の実施の形態２に係る半導体集積回路について、図５を参照して説明する。図５は、実施の形態２に係る半導体集積回路に用いられる半導体チップ２００の構成について説明する図である。図５において、図１と同様の構成要素には同一の符号を付し、説明を省略する。
【００２５】
図５に示すように、本実施の形態では、半導体チップ２００の各端辺に沿って、２列のパッド列が設けられている。半導体チップ２００の最外周の第１パッド列には、複数の多層パッド１０４が設けられている。また、その内側の第２パッド列には、複数の単層パッド１０３が設けられている。すなわち、多層パッド１０４よりも内側に単層パッド１０３が配置されている。単層パッド１０３と多層パッド１０４とは、千鳥配置されている。
【００２６】
図６及び図７に、図５に示す半導体チップ２００の要部の構成を示す。図６は半導体チップ２００の平面図であり、図７はその断面図である。図６、図７に示すように、半導体チップ２００は、半導体基板１０１、Ｉ／Ｏバッファ１０２、単層パッド１０３、多層パッド１０４、Ｉ／Ｏ周回電源配線１１２、内部電源メッシュ１１３、Ｉ／Ｏバッファ電源強化配線１１４を備えている。
【００２７】
実施の形態１と同様に、半導体基板１０１の周縁部には、Ｉ／Ｏバッファ１０２が設けられている。なお、図７において、左側が半導体チップ１００の内側であり、右側が外側である。半導体基板１０１上にはＮ層の金属層が形成されている。多層パッド１０４は最上層のＮ層メタルからなる第１パッド１０４ａ及びその下層のＮ−１層メタルからなる第２パッド１０４ｂからなり、単層パッド１０３は最上層のＮ層メタルからなる。単層パッド１０３と多層パッド１０４とは、分離して設けられている。上述したように、単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はボンディングとプロービングを実施するパッドである。
【００２８】
Ｉ／Ｏバッファ１０２は、Ｎ層メタル、Ｎ−１層メタルより下層の金属層により形成されている。図７に示すように、Ｉ／Ｏバッファ１０２上には、当該Ｉ／Ｏバッファ１０２に接続されたＩ／Ｏ周回電源配線１１２が形成されている。Ｉ／Ｏ周回電源配線１１２は、Ｉ／Ｏバッファ１０２上の金属層であって、Ｎ−１層メタルより下層の金属層で形成されている。
【００２９】
半導体チップ２００の内側には、内部電源メッシュ１１３が設けられている。内部電源メッシュ１１３は、Ｎ層メタル、Ｎ−１層メタルからなる。Ｉ／Ｏバッファ１０２と単層パッド１０３との間には、Ｉ／Ｏバッファ電源強化配線１１４が設けられている。すなわち、単層パッド１０３は、Ｉ／Ｏバッファ電源強化配線１１４上に形成されている。
【００３０】
Ｉ／Ｏバッファ電源強化配線１１４は、Ｎ−１層メタルにより形成されている。すなわち、Ｉ／Ｏバッファ電源強化配線１１４は、第２パッド１０４ｂ及び内部電源メッシュ１１３の下層と同一の金属層により形成されている。図６に示すように、Ｉ／Ｏバッファ電源強化配線１１４は、Ｉ／Ｏバッファ１０２のＧＮＤ電源を強化するためのＩ／ＯＧＮＤ電源強化配線１１４ａと、ＶＤＤ電源を強化するためのＩ／Ｏ ＶＤＤ電源強化配線１１４ｂとを含む。Ｉ／Ｏバッファ電源強化配線１１４は、半導体チップ２００の周縁に沿って形成される。
【００３１】
このように、半導体チップ２００の周縁部に多層パッド１０４を配置し、その内側に単層パッド１０３を配置することにより、単層パッド１０３の下層の金属層で、Ｉ／Ｏバッファ電源強化配線１１４を形成することが可能となる。なお、積層したＮ層の金属層では、上層に行くほど金属層の厚さが厚くなる。従って、Ｉ／Ｏバッファ電源強化配線１１４として上層に近い金属層を用いることができ、配線抵抗を低減することが可能である。これにより、配線層数を増加させることなく、Ｉ／Ｏバッファ１０２の電源強化を実現することが可能となる。
【００３２】
実施の形態３．
本発明の実施の形態３に係る半導体集積回路について、図８、９を参照して説明する。図８は本実施の形態に係る半導体チップ３００の構成を示す平面図であり、図９はその断面図である。図８、９において、上述の構成要素と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００３３】
本実施の形態においては、図５と同様に、半導体チップの各端辺に沿って２列のパッド列が設けられており、最外周のパッド列には多層パッド１０４が、その内側のパッド列には単層パッド１０３がそれぞれ設けられている。単層パッド１０３と多層パッド１０４とは、千鳥配置されている。
【００３４】
実施の形態１と同様に、多層パッド１０４は最上層のＮ層メタルからなる第１パッド１０４ａ及びその下層のＮ−１層メタルからなる第２パッド１０４ｂにより形成され、単層パッド１０３は最上層のＮ層メタルにより形成される。単層パッド１０３と多層パッド１０４とは、分離して設けられている。上述したように、単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はボンディングとプロービングを実施するパッドである。
【００３５】
図８に示すように、多層パッド１０４は、内部電源メッシュ１１３にＧＮＤ電源を供給するコアＧＮＤパッド１１５と、ＶＤＤ電源を供給するコアＶＤＤパッド１１６とを含む。コアＧＮＤパッド１１５は、コアＧＮＤ電源強化配線１１７ａに接続されている。コアＶＤＤパッド１１６は、コアＶＤＤ電源強化配線１１７ｂに接続されている。
【００３６】
コアＧＮＤ電源強化配線１１７ａ、コアＶＤＤ電源強化配線１１７ｂはそれぞれ、Ｎ層メタルからなる部分とＮ−１層メタルからなる部分とがある。Ｎ層メタルとＮ−１層メタルの重なる部分において、層間絶縁層に設けられたビアにより接続されている。
【００３７】
図９に示すように、Ｉ／Ｏバッファ１０２上には、当該Ｉ／Ｏバッファ１０２に接続されたＩ／Ｏ周回電源配線１１２が形成されている。Ｉ／Ｏ周回電源配線１１２は、Ｉ／Ｏバッファ１０２上の金属層であって、Ｎ−２層メタル１１８より下層の金属層で形成されている。
【００３８】
半導体チップ２００の内側には、内部電源メッシュ１１３が設けられている。Ｉ／Ｏバッファ１０２と単層パッド１０３との間には、コアＧＮＤ電源強化配線１１７ａ、コアＶＤＤ電源強化配線１１７ｂを含む内部コア電源強化配線１１７が設けられている。単層パッド１０３は、内部コア電源強化配線１１７及びＩ／Ｏ周回電源配線１１２上に形成されている。
【００３９】
内部コア電源強化配線１１７は、Ｎ−１層メタル及びＮ−２層メタル１１８により形成されている。Ｎ−２層メタル１１８とＮ−１層メタルとの間には、層間絶縁層１１９が設けられている。Ｎ−２層メタル１１８とＮ−１層メタルはビア１２０により接続されている。
【００４０】
このように、半導体チップ２００の周縁部に多層パッド１０４を配置し、その内側に単層パッド１０３を配置することにより、単層パッド１０３の下層の金属層で、内部コア電源強化配線１１７を形成することが可能となる。これにより、コアＧＮＤパッド１１５又はコアＶＤＤパッド１１６からの引き込み配線層を増加させることができ、配線抵抗を低減することができるため、内部電源メッシュ１１３の電源強化を実現することが可能となる。
【００４１】
また、本実施の形態に係る半導体集積回路の他の効果について図１０〜１２を参照して説明する。図１０に示すように、半導体チップ３００の抵抗は、内部電源メッシュ１１３の抵抗Ｒ１、多層パッド１０４から内部電源メッシュ１１３までの引き込み配線の抵抗Ｒ２、ボンディングワイヤ１０８の抵抗Ｒ３がある。
【００４２】
従来、内部コア電源を強化するため、電源パッドを別途用意する必要があった。また、この場合には、各電源につき上述の抵抗が存在することとなる。しかしながら、本実施の形態に係る半導体チップ３００では、内部コア電源強化配線１１７を形成することにより電源強化を図ることができる。このため、従来の内部コア電源を強化するための電源パッドを別途用意する必要がなくなる。また、配線抵抗を低減することができる。
【００４３】
従って、図１１に示すように、電源配線の抵抗成分による電圧降下（ＩＲ Ｄｒｏｐ）を低減させ、電源パッド数（電源本数）を削減することができる。これにより、図１２に示すように、多層パッド１０４の数を少なくして、半導体チップのサイズを縮小することができる。
【００４４】
実施の形態４．
本発明の実施の形態４に係る半導体集積回路について、図１３、１４を参照して説明する。図１３は、本実施の形態に係る半導体チップ４００の構成を示す図である。図１４は、図１３に示す半導体チップ４００の要部の構成を示す平面図である。
【００４５】
本実施の形態に係る半導体チップ４００は、ＣＰＵコア等の高速マクロに適する。図１３に示すように、本実施の形態では、半導体チップ２００の各端辺に沿って、１列のパッド列が設けられている。半導体チップ２００の外周に沿って形成されたパッド列には、多層パッド１０４が設けられている。
【００４６】
実施の形態１と同様に、半導体基板１０１の周縁部には、Ｉ／Ｏバッファ１０２が設けられている。Ｉ／Ｏバッファ１０２上に、多層パッド１０４が設けられている。図１４に示すように、多層パッド１０４は、コアＧＮＤパッド１１５、コアＶＤＤパッド１１６を含む。コアＧＮＤパッド１１５はコアＧＮＤ電源強化配線１１７ａに接続され、コアＶＤＤパッド１１６はコアＶＤＤ電源強化配線１１７ｂに接続されている。
【００４７】
コアＧＮＤ電源強化配線１１７ａ及びコアＶＤＤ電源強化配線１１７ｂ上には、単層パッド１０３が設けられている。高速マクロは回路動作が速く、電流消費が大きい。このため、内部コア電源強化配線１１７上に設けられた単層パッド１０３から電源強化を図ることができる。なお、上述したように、単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はボンディングとプロービングを実施するパッドである。
【００４８】
図１５に、図１３に示す半導体チップの要部の他の構成を示す。図１５に示す例では、単層パッド１０３上にハンダボール１２１が設けられている。このように、ワイヤボンディングに限らず、他の実装方法を用いることも可能である。なお、ハンダボール１２１の代わりに、ボンディングワイヤ１０８を切断してボンディング１１０のみを残し、後にフィリップチップ実装を行うことも可能である。
【００４９】
以上説明したように、本発明によれば、単層パッド１０３と多層パッド１０４とが分離して形成されているため、ボンディングを行うパッドの配置の自由度を増加させることができる。また、１層の金属層からなる単層パッド１０３には、プロービングを行わず、ボンディングのみを行うため、パッドの剥がれなどを防止しボンディング強度を高めることができる。
【００５０】
また、半導体チップ２００の周縁部に多層パッド１０４を配置し、その内側に単層パッド１０３を配置することにより、配線層数を増加させることなく、Ｉ／Ｏバッファ１０２の電源強化を実現することが可能となる。さらに、半導体チップのサイズを縮小することが可能である。
【００５１】
なお、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１に係る半導体チップの構成を示す図である。
【図２】実施の形態１に係る半導体集積回路の構成を示す図である。
【図３】実施の形態１に係る半導体チップのウエハテスト及びボンディングを行った後の単層パッド、多層パッドの状態について説明する図である。
【図４】実施の形態１に係る半導体チップのウエハテスト及びボンディングを行った後の単層パッド、多層パッドの他の状態について説明する図である。
【図５】実施の形態２に係る半導体チップの構成を示す図である。
【図６】図５に示す半導体チップの要部の構成を示す平面図である。
【図７】図５に示す半導体チップの要部の構成を示す断面図である。
【図８】実施の形態３に係る半導体チップの要部の構成を示す平面図である。
【図９】図８に示す半導体チップの要部の構成を示す断面図である。
【図１０】実施の形態３に係る半導体チップの効果を説明するための図である。
【図１１】実施の形態３に係る半導体チップの効果を説明するための図である。
【図１２】実施の形態３に係る半導体チップの効果を説明するための図である。
【図１３】実施の形態４に係る半導体チップの構成を示す図である。
【図１４】図１３に示す半導体チップの要部の構成を示す平面図である。
【図１５】図１３に示す半導体チップの要部の他の構成を示す平面図である。
【図１６】従来の半導体装置の構成を示す図である。
【符号の説明】
【００５３】
１００  半導体チップ
１０１  半導体基板
１０２  Ｉ／Ｏバッファ
１０３  単層パッド
１０４  多層パッド
１０４ａ  第１パッド
１０４ｂ  第２パッド
１０５  層間絶縁層
１０６  パッドビア
１０７  リードフレーム
１０８  ボンディングワイヤ
１０９  モールド樹脂
１１０  ボンディング
１１１  プローブ痕
１１２  Ｉ／Ｏ周回電源配線
１１３  内部電源メッシュ
１１４  Ｉ／Ｏバッファ電源強化配線
１１４ａ  Ｉ／Ｏ ＧＮＤ電源強化配線
１１４ｂ  Ｉ／Ｏ ＶＤＤ電源強化配線
１１５  コアＧＮＤパッド
１１６  コアＶＤＤパッド
１１７  内部コア電源強化配線
１１７ａ  コアＧＮＤ電源強化配線
１１７ｂ  コアＶＤＤ電源強化配線
１１８  Ｎ−２層メタル
１１９  層間絶縁層
１２０  ビア
１２１  ハンダボール
【図１】
2010153478.tif 000003
【図３】
2010153478.tif 000004
【図４】
2010153478.tif 000005
【図５】
2010153478.tif 000006
【図６】
2010153478.tif 000007
【図７】
2010153478.tif 000008
【図８】
2010153478.tif 000009
【図９】
2010153478.tif 000010
【図１０】
2010153478.tif 000011
【図１１】
2010153478.tif 000012
【図１２】
2010153478.tif 000013
【図１３】
2010153478.tif 000014
【図１４】
2010153478.tif 000015
【図１５】
2010153478.tif 000016
【図１６】
2010153478.tif 000017
【図２】
2010153478.tif 000018