(57)【要約】【課題】ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる技術を提供する。【解決手段】炭化シリコンを基板材料として使用した接合ＦＥＴにおいて、ゲート領域ＧＲとチャネル形成領域との間のｐｎ接合近傍に、ゲート領域ＧＲに導入されている不純物とは逆導電型であり、チャネル形成領域に導入されている不純物と同じ導電型の不純物を導入する。これにより、ｐｎ接合の不純物プロファイルを急峻にするとともに、チャネル形成領域のうち、ゲート領域ＧＲとｐｎ接合を形成する接合領域の不純物濃度が、チャネル形成領域の中央領域の不純物濃度およびエピタキシャル層ＥＰＩの不純物濃度よりも高くする。【選択図】図４
2010147405.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ドレイン層となる第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成された第１導電型のエピタキシャル層と、
（ｃ）前記エピタキシャル層の表面から内部に達するように形成された複数のトレンチと、
（ｄ）隣り合うトレンチに挟まれた前記エピタキシャル層の表面領域に形成された第１導電型のソース層と、
（ｅ）前記複数のトレンチのそれぞれの側壁および底部に接するように前記エピタキシャル層内に形成された第２導電型のゲート層と、
（ｆ）隣り合う前記ゲート層間の前記エピタキシャル層内に形成された第１導電型のチャネル形成領域と、
（ｇ）前記半導体基板の裏面に形成されたドレイン電極と、
（ｈ）前記ソース層と接続するように形成されたソース電極と、
（ｉ）前記ゲート層と接続するように形成されたゲート電極とを備え、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度のピークが、前記エピタキシャル層の不純物濃度の２倍以上５倍以下であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記エピタキシャル層の不純物濃度は、前記半導体基板の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記半導体基板の基板材料は炭化シリコンであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記ゲート層に導入されている不純物はアルミニウムまたはホウ素であり、
前記チャネル形成領域に導入されている不純物は窒素またはリンであることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記半導体基板の基板材料は窒化ガリウムであることを特徴とする半導体装置。
【請求項８】
（ａ）ドレイン層となる第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成された第１導電型のエピタキシャル層と、
（ｃ）前記エピタキシャル層の表面から内部に達するように形成された複数のトレンチと、
（ｄ）前記複数のトレンチに挟まれた前記エピタキシャル層の表面領域に形成された第１導電型のソース層と、
（ｅ）前記複数のトレンチのそれぞれの底部に接するように前記エピタキシャル層内に形成された第２導電型のゲート層と、
（ｆ）隣り合う前記ゲート層間の前記エピタキシャル層内に形成された第１導電型のチャネル形成領域と、
（ｇ）前記半導体基板の裏面に形成されたドレイン電極と、
（ｈ）前記ソース層と接続するように形成されたソース電極と、
（ｉ）前記ゲート層と接続するように形成されたゲート電極とを備え、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度のピークが、前記エピタキシャル層の不純物濃度の２倍以上５倍以下であることを特徴とする半導体装置。
【請求項１０】
（ａ）ドレイン層となる第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成された第１導電型のエピタキシャル層と、
（ｃ）前記エピタキシャル層の表面領域に一定間隔をおいて形成された第１導電型のソース層と、
（ｄ）隣り合う前記ソース層の間の前記エピタキシャル層内に形成され、前記ソース層よりも深い第２導電型のゲート層と、
（ｅ）隣り合う前記ゲート層間の前記エピタキシャル層内に形成された第１導電型のチャネル形成領域と、
（ｆ）前記半導体基板の裏面に形成されたドレイン電極と、
（ｇ）前記ソース層と接続するように形成されたソース電極と、
（ｈ）前記ゲート層と接続するように形成されたゲート電極とを備え、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度のピークが、前記エピタキシャル層の不純物濃度の２倍以上５倍以下であることを特徴とする半導体装置。
【請求項１２】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｄ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、
（ｅ）前記複数のトレンチのそれぞれの側壁および底面に接する前記エピタキシャル層内に第２導電型のゲート層を形成する工程と、
（ｆ）隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに第１導電型の不純物を導入する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記（ｄ）工程後に前記（ｅ）工程を実施し、
前記（ｅ）工程は、前記複数のトレンチの底面に第２導電型の不純物を垂直イオン注入し、かつ、前記複数のトレンチの側壁に第２導電型の不純物を斜めイオン注入することにより、前記ゲート層を形成し、
前記（ｅ）工程後に前記（ｆ）工程を実施し、
前記（ｆ）工程は、隣り合う前記ゲート層に挟まれた第１導電型よりなる前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに第１導電型の不純物を斜めイオン注入することを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｄ）前記エピタキシャル層の表面から前記ソース層の深さよりも深い領域に達する第２導電型のゲート層を一定間隔だけ離間して形成する工程と、
（ｅ）隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域に第１導電型の不純物を導入する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記（ｄ）工程は、第２導電型の不純物を垂直イオン注入することにより前記ゲート層を形成し、
前記（ｅ）工程は、隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに第１導電型の不純物を斜めイオン注入することを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、
（ｄ）前記複数のトレンチのそれぞれの側壁に接する前記エピタキシャル層内に第１導電型の不純物を導入する工程と、
（ｅ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｆ）前記複数のトレンチのそれぞれの内壁にエピタキシャル成長法により、第２導電型のゲート層を形成する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
隣り合う前記ゲート層に挟まれた前記エピタキシャル層内に第１導電型よりなるチャネル形成領域が形成され、前記チャネル形成領域のうち前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに前記（ｄ）工程における第１導電型の不純物が導入されており、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、
（ｄ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｅ）前記複数のトレンチのそれぞれの内壁にエピタキシャル成長法により、前記エピタキシャル層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する工程と、
（ｆ）前記複数のトレンチ内のそれぞれの内壁に形成された前記第１半導体領域上にエピタキシャル成長法により、第２導電型のゲート層を形成する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
隣り合う前記ゲート層に挟まれた前記エピタキシャル層内に第１導電型よりなるチャネル形成領域が形成され、前記チャネル形成領域のうち前記ゲート層とｐｎ接合を形成する接合領域に前記（ｅ）工程における第１導電型の前記第１半導体領域が形成されおり、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１８】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｄ）前記エピタキシャル層内に第１導電型の不純物を垂直イオン注入法により導入する工程と、
（ｅ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、
（ｆ）前記複数のトレンチのそれぞれの側壁および底面に接する前記エピタキシャル層内に第２導電型のゲート層を形成する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに、前記（ｄ）工程により第１導電型の不純物が導入されており、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１９】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｄ）前記エピタキシャル層の表面から前記ソース層の深さよりも深い領域に達する第２導電型のゲート層を一定間隔だけ離間して形成する工程と、
（ｅ）前記エピタキシャル層内に第１導電型の不純物を垂直イオン注入法により導入する工程と、
（ｆ）前記ソース層と接続するソース電極を形成する工程と、
（ｇ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｈ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域に、前記（ｅ）工程による第１導電型の不純物が導入されており、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２０】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｄ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、
（ｅ）前記複数のトレンチのそれぞれの底面に接する前記エピタキシャル層内に第２導電型のゲート層を形成する工程と、
（ｆ）隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに第１導電型の不純物を斜めイオン注入法により導入する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程と、
（ｄ）前記エピタキシャル層内に第１導電型の不純物を垂直イオン注入法により導入する工程と、
（ｅ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、
（ｆ）前記複数のトレンチのそれぞれの底面に接する前記エピタキシャル層内に第２導電型のゲート層を形成する工程と、
（ｇ）前記ソース層と接続するソース電極を形成する工程と、
（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、
（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程とを備え、
隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに、前記（ｄ）工程による第１導電型の不純物が導入されており、
前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、シリコン単体よりもバンドギャップの広い材料を用いた接合ＦＥＴ（Field Effect Transistor）およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００４−１３４５４７号公報（特許文献１）には、比較的低いエネルギーでのイオン注入により、低オン抵抗化とブロッキング効果を向上し、良好な電気特性を実現できる半導体装置を得ることを目的とする技術が記載されている。具体的に、この目的を実現するために、ドリフト領域のソース側の面にトレンチ溝を形成し、トレンチ溝の底部にｐ型ゲート領域とゲート電極を設け、絶縁膜を介して単位素子全面にソース電極を形成する。また、チャネルの最狭部をｐ型ゲート領域の接合の１／２よりも深くする。これにより、低いエネルギーでもドレイン側のチャネルの幅を狭くでき、ｐ型ゲート領域のブロッキング効果を高めることができるとしている。
【特許文献１】特開２００４−１３４５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体パワー素子は、半導体基板からなるｎ＋ドレイン領域と、このｎ＋ドレイン領域上に形成されたエピタキシャル層からなるｎ−ドリフト領域と、このｎ−ドリフト領域上に形成されたｎ＋ソース領域と、このｎ＋ソース領域を貫通してｎ−ドリフト領域に達するトレンチと、このトレンチの底部に形成されたｐ型ゲート領域を備えている。
【０００４】
このように構成されている半導体パワー素子において、オン抵抗の低減と耐圧の向上とは基板材料のバンドギャップで規定されるトレードオフの関係にある。すなわち、耐圧の向上を図るためには、基板材料の絶縁破壊電界強度を確保する必要がある。このため、半導体パワー素子の基板材料としてシリコンを用いる場合には、ｎ−ドリフト領域の厚さを厚くし、かつ、ｎ−ドリフト領域の不純物濃度を薄くすることにより、絶縁破壊電界強度を確保して耐圧の向上を図っている。しかし、耐圧を確保するために、ｎ−ドリフト領域の厚さを厚くし、かつ、ｎ−ドリフト領域の不純物濃度を低くすると、ｎ＋ソース領域とｎ＋ドレイン領域との間をオン抵抗が大きくなる。つまり、半導体パワー素子では、耐圧の向上とオン抵抗の低減とはトレードオフの関係がある。
【０００５】
このとき、絶縁破壊電圧強度は基板材料のバンドギャップの大きさに依存するため、基板材料としてバンドギャップの大きな材料を使用することにより耐圧の確保が容易となる。すなわち、シリコンよりもバンドギャップの大きな材料を基板材料として使用すれば、シリコンの場合にように、ｎ−ドリフト領域の厚さを厚くし、かつ、ｎ−ドリフト領域の不純物濃度を低くしなくても耐圧を確保できるのである。つまり、シリコンよりもバンドギャップの大きな材料を基板材料として使用することにより、シリコンと同等の耐圧を確保する上で、シリコンの場合よりも、ｎ−ドリフト領域の厚さを薄くし、かつ、ｎ−ドリフト領域の不純物濃度を高くすることが可能となる結果、ｎ＋ソース領域とｎ＋ドレイン領域との間のオン抵抗を小さくすることができるのである。
【０００６】
このように、半導体パワー素子として広く用いられているシリコン素子の性能を超えるためには、シリコンよりもバンドギャップが大きな基板材料を用いることが有効であることがわかる。特に、炭化シリコン(炭化珪素、ＳｉＣ)は、シリコンに比べバンドギャップが約３倍と十分に大きいこと、ｐ型およびｎ型の導電型を容易に形成できること、熱酸化により酸化膜を形成できることなどの特徴を有することから、高性能のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの素子を実現できる可能性があり大きな注目を集めている。
【０００７】
しかしながら、炭化シリコン上に形成する酸化シリコン膜には大きな問題がある。それは、炭化シリコンを熱酸化すると酸化シリコン膜中に炭素が残留し高密度の界面準位が形成されてしまうことである。これにより、ＭＯＳＦＥＴのチャネル移動度は大きく劣化しオン抵抗が著しく上昇してしまう。また、酸化シリコン膜中の炭素は酸化シリコン膜の信頼性劣化の原因ともなり、ＭＯＳＦＥＴを実現するための大きな障壁となっている。
【０００８】
酸化シリコン膜の界面で発生する界面準位の問題を回避する素子の構造として、接合ＦＥＴがある。接合ＦＥＴはチャネル形成領域とゲート層との間にｐｎ接合を形成し、このｐｎ接合から延びる空乏層の幅を制御することでチャネルをオン／オフ制御するタイプの素子である。通常は、ゲート層に負の電圧をかけチャネル形成領域中に空乏層を伸ばしてオフさせるノーマリオン型の接合ＦＥＴが使用される。しかし、ノーマリオン型の接合ＦＥＴはフェールセーフの観点から用途が限定される。すなわち、ノーマリオン型の接合ＦＥＴは、通常、チャネルがオンして電流が流れており、チャネルをオフする必要があるときにゲート層に負電圧を印加してｐｎ接合から空乏層を延ばしてチャネルをオフする。したがって、接合ＦＥＴがなんらかの原因で壊れた場合、チャネルがオンしたまま電流が流れ続けることになる。通常、接合ＦＥＴが壊れた場合は電流が流れないことが安全性の観点から望ましいが、ノーマリオン型の接合ＦＥＴでは、接合ＦＥＴが壊れ場合でも電流が流れ続けるので用途が限定されるのである。
【０００９】
したがって、半導体パワー素子では一般にノーマリオフ型が望まれる。このとき、シリコンの接合ＦＥＴはノーマリオフで高耐圧を持たすことが困難となる。これは、シリコンのｐｎ接合の拡散電位が小さいことから、ゲート層に電圧を印加しない状態では、ｐｎ接合からの空乏層の延びが充分とはいえず、チャネルを完全にオフすることができないからである。つまり、シリコンの接合ＦＥＴでは、チャネルをオフさせるために、ゲート層に負電圧を印加する必要があり、ノーマリオフ状態を実現することが困難となる。これに対し、炭化シリコンを用いた接合ＦＥＴでは、チャネル幅を狭くすることにより、ノーマリオフ型の接合ＦＥＴで高耐圧を実現することができる。これは、炭化シリコンのｐｎ接合の拡散電位が約２．５Ｖと高いため空乏層が充分に延び、ゲート層に負の電圧をかけなくてもチャネルを完全に空乏化できるからである。これにより、ノーマリオフ型の接合ＦＥＴで酸化シリコン膜の界面に関係のない高性能の半導体パワー素子を実現することが可能となる。
【００１０】
一般に、炭化シリコンを用いたノーマリオフ型の接合ＦＥＴはゲート層をイオン注入により形成している。このため、ゲート層とチャネル間のｐｎ接合がなだらかになっている。これは、炭化シリコン中では不純物がほとんど拡散しないためボックスプロファイルを作るためには高エネルギーのイオン注入が必要だからである。なだらかなｐｎ接合であるとｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けやすいため、耐圧低下の要因となる。耐圧を向上させようとするとチャネルを狭くする必要があり、結果としてオン状態での電流が少なくなってしまう。すなわち、オン抵抗が大きくなってしまう。
【００１１】
一方で、ｐｎ接合付近のポテンシャルがドレインバイアスの影響を受けにくい構造として、チャネルの不純物濃度の高濃度化が挙げられる。これはチャネル全体をｎ−ドリフト層よりも高濃度にすることにより、ｐｎ接合付近の不純物濃度を全体的に押し上げ、ｐｎ接合付近のポテンシャルの変動を抑えることができるからである。これにより、半導体パワー素子の耐圧が向上する。しかし、チャネルの不純物濃度を高濃度化するとチャネルをより狭くしないと耐圧が確保できなくなる。この結果、半導体パワー素子の寸法ばらつきの影響を受けやすくなり、素子特性のばらつきが大きくなってしまう。
【００１２】
本発明の目的は、ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態における半導体装置は、（ａ）ドレイン層となる第１導電型の半導体基板と、（ｂ）前記半導体基板上に形成された第１導電型のエピタキシャル層と、（ｃ）前記エピタキシャル層の表面から内部に達するように形成された複数のトレンチとを備える。そして、（ｄ）隣り合うトレンチに挟まれた前記エピタキシャル層の表面領域に形成された第１導電型のソース層と、（ｅ）前記複数のトレンチのそれぞれの側壁および底部に接するように前記エピタキシャル層内に形成された第２導電型のゲート層とを備える。さらに、（ｆ）隣り合う前記ゲート層間の前記エピタキシャル層内に形成された第１導電型のチャネル形成領域と、（ｇ）前記半導体基板の裏面に形成されたドレイン電極と、（ｈ）前記ソース層と接続するように形成されたソース電極と、（ｉ）前記ゲート層と接続するように形成されたゲート電極とを備える。このとき、前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とするものである。
【００１６】
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）ドレイン層となる第１導電型の半導体基板を用意する工程と、（ｂ）前記半導体基板上に第１導電型のエピタキシャル層を形成する工程と、（ｃ）前記エピタキシャル層の表面領域に第１導電型のソース層を形成する工程とを備える。そして、（ｄ）前記エピタキシャル層の表面から内部に達する複数のトレンチを形成する工程と、（ｅ）前記複数のトレンチのそれぞれの側壁および底面に接する前記エピタキシャル層内に第２導電型のゲート層を形成する工程とを備える。さらに、（ｆ）隣り合う前記ゲート層に挟まれた第１導電型よりなるチャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する前記チャネル形成領域側の接合領域と、前記ｐｎ接合を形成する前記ゲート層側の接合領域とに第１導電型の不純物を導入する工程と、（ｇ）前記ソース層と接続するソース電極を形成する工程とを備える。続いて、（ｈ）前記ゲート層と接続するゲート電極を形成する工程と、（ｉ）前記半導体基板の裏面に前記ドレイン層と接続するドレイン電極を形成する工程と備える。ここで、前記チャネル形成領域のうち、前記ゲート層とｐｎ接合を形成する接合領域の不純物濃度が、前記チャネル形成領域の中央領域の不純物濃度および前記エピタキシャル層の不純物濃度よりも高いことを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
図１は、本実施の形態１における半導体チップＣＨＰを示す平面図である。図１に示すように、本実施の形態１における半導体チップＣＨＰは矩形形状をしており、外周部を囲むようにターミネーション領域ＴＥが形成されている。このターミネーション領域ＴＥは、半導体チップＣＨＰの外周部における電界強度の緩和を目的として形成される領域である。このターミネーション領域ＴＥで囲まれる半導体チップＣＨＰの内側にアクティブ領域Ａｃｔが形成されており、このアクティブ領域Ａｃｔに複数の接合ＦＥＴ（Field Effect Transistor）が形成されている。アクティブ領域Ａｃｔには、接合ＦＥＴのソース領域と電気的に接続されているソースパッドＳＰと、接合ＦＥＴのゲート領域と電気的に接続されているゲートパッドＧＰが形成されている。なお、図１では図示されないが、半導体チップＣＨＰの裏面がドレインパッドとなっている。これにより、半導体チップＣＨＰには、ソースパッドＳＰ、ゲートパッドＧＰおよびドレインパッドが形成されていることになり、これらの端子に外部から電気信号を印加することにより、アクティブ領域Ａｃｔ内に形成されている複数の接合ＦＥＴを動作させることができるようになっている。
【００２５】
次に、アクティブ領域Ａｃｔに形成されている接合ＦＥＴの構成について説明する。まず、比較例の接合ＦＥＴの構成について説明し、その問題点を説明した後、この問題点を解決する本実施の形態１における接合ＦＥＴの構成について説明する。
【００２６】
図２は比較例における接合ＦＥＴの構成を示す断面図である。図２に示すように、ドレイン領域となる半導体基板１Ｓ上にドリフト領域となるエピタキシャル層ＥＰＩが形成されている。ドレイン領域となる半導体基板１Ｓと、ドリフト領域となるエピタキシャル層ＥＰＩには、ともに、炭化シリコン層から形成され、この炭化シリコン層にｎ型不純物が導入された半導体領域となっている。このとき、エピタキシャル層ＥＰＩに導入されているｎ型不純物の不純物濃度は、半導体基板１Ｓに導入されているｎ型不純物の不純物濃度よりも低くなっている。
【００２７】
そして、エピタキシャル層ＥＰＩの表面からエピタキシャル層ＥＰＩの内部に達する複数のトレンチＴＲが形成されており、隣り合うトレンチＴＲに挟まれたエピタキシャル層ＥＰＩの表面領域にソース領域ＳＲが形成されている。ソース領域ＳＲは、炭化シリコン層にｎ型不純物を導入した半導体領域から形成されている。このソース領域ＳＲ上には、ソース領域ＳＲと電気的に接続するソース電極ＳＥが形成されている。
【００２８】
複数のトレンチＴＲのそれぞれの側壁（側面）および底面に接するエピタキシャル層ＥＰＩ内にゲート領域ＧＲが形成されている。ゲート領域ＧＲは炭化シリコン層にｐ型不純物を導入した半導体領域から形成されている。そして、隣り合うゲート領域ＧＲに挟まれたエピタキシャル層ＥＰＩがチャネル形成領域として機能する。つまり、ｎ型半導体領域から形成されているチャネル形成領域と、ｐ型半導体領域から形成されているゲート領域ＧＲの境界にはｐｎ接合が形成されていることになる。なお、半導体基板１Ｓの裏面にはドレイン電極ＤＥが形成されている。
【００２９】
比較例における接合ＦＥＴは上記にように構成されており、炭化シリコンを用いたノーマリオフ型の接合ＦＥＴはゲート領域ＧＲをイオン注入により形成している。このため、ゲート領域ＧＲとチャネル形成領域間のｐｎ接合がなだらかになっている。図３は、図２のＡ−Ａ´における不純物濃度を示すグラフである。図３のＡ点側がゲート領域ＧＲを示しており、ｐ型不純物が高濃度に導入されている。一方、図３のＡ´点側がチャネル形成領域（エピタキシャル層ＥＰＩ）を示しており、ｎ型不純物が導入されている。そして、ゲート領域ＧＲとチャネル形成領域の間にｐｎ接合が形成されている。図３において、曲線Ｘ１は、ゲート領域ＧＲからｐｎ接合までのｐ型不純物の濃度分布を示しており、曲線Ｘ２はｐｎ接合からチャネル形成領域までのｎ型不純物の濃度分布を示している。図３に示すように、ｐｎ接合近傍の曲線Ｘ１における傾きが裾を引くようになだらかになっていることがわかる。これは、ゲート領域ＧＲとチャネル形成領域間のｐｎ接合がなだらかになっていることに対応している。
【００３０】
このように、ゲート領域ＧＲとチャネル形成領域間のｐｎ接合がなだらかになるのは、以下に示す理由による。すなわち、炭化シリコン中では不純物がほとんど拡散しないためボックスプロファイルを作るためには高エネルギーのイオン注入が必要だからである。なだらかなｐｎ接合であるとｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けやすいため、耐圧低下の要因となる。耐圧を向上させようとするとチャネルを狭くする必要があり、結果としてオン状態での電流が少なくなってしまう。すなわち、オン抵抗が大きくなってしまう。このように比較例における接合ＦＥＴでは、耐圧の確保とオン抵抗の低減の両立が困難となることがわかる。
【００３１】
そこで、本実施の形態１では、上述した課題を解決するために接合ＦＥＴの構造を工夫している。以下では、本実施の形態１における接合ＦＥＴの構成について説明する。
【００３２】
図４は本実施の形態１における接合ＦＥＴの構成を示す断面図である。図４に示すように、ドレイン領域となる半導体基板１Ｓ上にドリフト領域となるエピタキシャル層ＥＰＩが形成されている。ドレイン領域となる半導体基板１Ｓと、ドリフト領域となるエピタキシャル層ＥＰＩには、ともに、炭化シリコン層から形成され、この炭化シリコン層にｎ型不純物が導入された半導体領域となっている。このとき、エピタキシャル層ＥＰＩに導入されているｎ型不純物の不純物濃度は、半導体基板１Ｓに導入されているｎ型不純物の不純物濃度よりも低くなっている。
【００３３】
そして、エピタキシャル層ＥＰＩの表面からエピタキシャル層ＥＰＩの内部に達する複数のトレンチＴＲが形成されており、隣り合うトレンチＴＲに挟まれたエピタキシャル層ＥＰＩの表面領域にソース領域ＳＲが形成されている。ソース領域ＳＲは、炭化シリコン層にｎ型不純物を導入した半導体領域から形成されている。このソース領域ＳＲ上には、ソース領域ＳＲと電気的に接続するソース電極ＳＥが形成されている。
【００３４】
複数のトレンチＴＲのそれぞれの側壁（側面）および底面に接するエピタキシャル層ＥＰＩ内にゲート領域ＧＲが形成されている。ゲート領域ＧＲは炭化シリコン層にｐ型不純物を導入した半導体領域から形成されている。そして、隣り合うゲート領域ＧＲに挟まれたエピタキシャル層ＥＰＩがチャネル形成領域として機能する。つまり、ｎ型半導体領域から形成されているチャネル形成領域と、ｐ型半導体領域から形成されているゲート領域ＧＲの境界にはｐｎ接合が形成されていることになる。
【００３５】
そして、半導体基板１Ｓの裏面にはドレイン電極ＤＥが形成されている。さらに、図示はしていないが、トレンチＴＲおよびソース電極ＳＥを形成したエピタキシャル層ＥＰＩの表面には層間絶縁膜を介して、例えば、アルミニウム配線よりなる多層配線（例えば、２層）が形成されており、ソース電極ＳＥはソースパッドに接続され、ゲート領域ＧＲはゲート電極と接続され、ゲート電極はゲートパッドと電気的に接続されている。一方、半導体基板１Ｓの裏面に形成されているドレイン電極ＤＥはドレインパッドと接続されている。
【００３６】
ここで、本実施の形態１では、トレンチＴＲの側壁に形成されているゲート領域ＧＲと、隣り合うゲート領域ＧＲで挟まれたチャネル形成領域の間のｐｎ接合近傍に、ｎ型不純物を導入したｎ型半導体領域ＮＲが形成されている。このようにｎ型半導体領域ＮＲを形成する点が本実施の形態１における特徴の１つである。
【００３７】
このｎ型半導体領域ＮＲの不純物濃度はエピタキシャル層ＥＰＩの不純物濃度よりも高くなっている。さらに、このｎ型半導体領域ＮＲも、隣り合うゲート領域ＧＲで挟まれたチャネル形成領域の一部と考えると、隣り合うゲート領域ＧＲで挟まれたチャネル形成領域の間のｐｎ接合近傍にｎ型半導体領域ＮＲを形成するということは、チャネル形成領域のうち、ゲート領域ＧＲとｐｎ接合を形成する接合領域の不純物濃度が、チャネル形成領域の中央領域の不純物濃度およびエピタキシャル層ＥＰＩの不純物濃度よりも高くするということと同じことになる。
【００３８】
本実施の形態１では、ｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域との間に形成されるｐｎ接合近傍の不純物プロファイルを変化させている。つまり、本実施の形態１の特徴的構成であるｎ型半導体領域ＮＲは、ゲート領域ＧＲとチャネル形成領域との間に形成されるｐｎ接合近傍の不純物プロファイルを変えるために形成されているのである。以下では、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成することにより、ｐｎ接合近傍の不純物プロファイルがどのように変化するかについて図５を参照しながら説明する。
【００３９】
図５は、図４のＡ−Ａ´における不純物濃度を示すグラフである。図５のＡ点側がゲート領域ＧＲを示しており、ｐ型不純物が高濃度に導入されている。一方、図５のＡ´点側がチャネル形成領域（エピタキシャル層ＥＰＩ）を示しており、ｎ型不純物が導入されている。そして、ゲート領域ＧＲとチャネル形成領域の間にｐｎ接合が形成されている。このとき、本実施の形態１では、ｐｎ接合近傍にｎ型半導体領域ＮＲを形成していることから、図５に示すように、ｐｎ接合の近傍にｎ型不純物が高濃度に導入されている。具体的に、図５では、ｐｎ接合の位置を頂点とする上に凸の放物線状の濃度でｎ型不純物が導入されている。このとき、曲線Ｘ１は、ゲート領域ＧＲからｐｎ接合までのｐ型不純物の濃度分布を示しており、曲線Ｘ２はｐｎ接合からチャネル形成領域までのｎ型不純物の濃度分布を示している。図５に示すように、ｐｎ接合近傍の曲線Ｘ１における傾きが図３に比べて急峻になっており、かつ、ｐｎ接合近傍の曲線Ｘ２が盛り上がっていることがわかる。これは、曲線Ｘ１について考えてみると、ｐｎ接合近傍に裾を引くように形成されていた低濃度のゲート領域ＧＲ（テール領域）がｎ型半導体領域ＮＲを形成することにより相殺され、結果的に、ｐｎ接合近傍のｐ型不純物濃度が急峻になっていると解釈できる。一方、曲線Ｘ２について考えてみると、チャネル形成領域側のｐｎ接合近傍にも高濃度のｎ型不純物が導入された結果、ｐｎ接合のチャネル形成領域側の不純物濃度（ｎ型不純物の濃度）が高くなると解釈することができる。このように本実施の形態１では、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。この結果、本実施の形態１によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができるのである。
【００４０】
以下では、本実施の形態１における接合ＦＥＴによれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができ、この結果、耐圧の向上とオン抵抗の低減を図ることができることについて説明する。まず、この説明にあたっては、本実施の形態１における接合ＦＥＴの動作の説明と一緒に説明し、その後、バンド図を用いて詳細に説明する。
【００４１】
本実施の形態１における接合ＦＥＴは上記にように構成されており、続いて、その動作について説明する。ブロッキング状態（接合ＦＥＴのオフ状態）を考える。ブロッキング状態では、ゲート領域ＧＲに０Ｖまたは負の電圧が印加された状態で、ドレイン領域（ドレイン電極ＤＥ）に１００Ｖ〜数ｋＶもの電圧が印加される。このとき、チャネル形成領域では、ゲート領域ＧＲとの間に形成されているｐｎ接合からの空乏層がチャネル形成領域全体にわたって広がっている。このため、ソース領域ＳＲとドレイン領域（半導体基板１Ｓ）の間は空乏化したチャネル形成領域によって遮断されることになり、接合ＦＥＴはオフする。このとき、ソース領域ＳＲとチャネル形成領域の間にはエネルギー障壁ができる。このエネルギー障壁は、ドレイン領域からのドレイン電界の影響を受けて高さが低下する。このため、元のエネルギー障壁が高く、かつ、ドレイン電界によるエネルギー障壁の低下が少ないほど耐圧が向上することになる。本実施の形態１では、ｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域の間のｐｎ接合の不純物プロファイルを急峻にするとともに、ｐｎ接合のチャネル形成領域側のｎ型不純物の濃度を高くしている。これは、どちらもドレイン電界に影響を受けやすいｐｎ接合の低濃度の不純物領域を狭める効果があることから、ドレイン領域に高電圧が印加されるオフ状態でのエネルギー障壁の低下を抑制することができる。この結果、本実施の形態１によれば、耐圧を向上することができる。
【００４２】
一方、接合ＦＥＴのオン状態を考える。接合ＦＥＴのオン状態では、ゲート領域ＧＲに２．５Ｖ程度、ドレイン領域（半導体基板１Ｓ、ドレイン電極ＤＥ）に１Ｖ〜２Ｖ程度の電圧を印加する。これにより、ゲート領域ＧＲとチャネル形成領域との間の空乏層が狭まってチャネル形成領域の中央部にキャリアの経路であるチャネルが形成される。したがって、ソース領域ＳＲとドレイン領域とはチャネルを介して電気的に接続されることになり、ドレイン領域に印加した電圧により、ソース領域ＳＲからチャネルを介してドレイン領域に向ってキャリアが流れる。このとき、ゲート領域ＧＲに電圧を印加していないときの
ソース領域ＳＲとチャネル形成領域との間のエネルギー障壁が低いほど、ドレイン電流が流れはじめるゲート電圧、すなわち、しきい値電圧が低くなり、オン電流が大きくなる（オン抵抗が小さくなる）。本実施の形態１では、オフ時において、ドレイン領域に電圧を印加した状態でのエネルギー障壁の低下が小さくなることから、元のエネルギー障壁を低くしても耐圧が向上する。このため、例えば、本実施の形態１における接合ＦＥＴと比較例における接合ＦＥＴで同じ耐圧を確保する場合、本実施の形態１における接合ＦＥＴでは、元のエネルギー障壁が比較例における接合ＦＥＴに比べて低くなるので、結果的に、オン時のしきい値電圧を低くすることが可能となり、オン電流を増加させることができる。特に、ノーマリオフ型の接合ＦＥＴでは、チャネル幅が狭くなるため、オン抵抗の低減は顕著になる。以上より、本実施の形態１における接合ＦＥＴによれば、耐圧の向上とオン抵抗の低減を両立することができるのである。
【００４３】
さらに、本実施の形態による接合ＦＥＴの構成によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができ、この結果、耐圧の向上とオン抵抗の低減を図ることができることについて、バンド図を使用して説明する。
【００４４】
図６は、比較例において、隣り合うゲート領域ＧＲと、この隣り合うゲート領域ＧＲに挟まれるチャネル形成領域ＣＨとの間のバンド構造を示す図である。図６において、ゲート領域ＧＲとチャネル形成領域ＣＨとの境界では、バンドが傾斜しており空乏層が形成されていることがわかる。そして、図６では、チャネル形成領域ＣＨにおいて、空乏層を形成するバンドの底部と、空乏化していない導電状態のバンドとのエネルギー障壁Ｖａが示されている。このエネルギー障壁Ｖａが存在する場合が接合ＦＥＴのオフ状態であり、このエネルギー障壁Ｖａがなくなる場合が接合ＦＥＴのオン状態となる。
【００４５】
ここで、図６に示すエネルギー障壁Ｖａはオフ時のドレインバイアス（ドレイン領域に印加されている電圧）の影響を考えていないときを示しているが、実際には、このエネルギー障壁Ｖａはドレインバイアスの影響を受けて低下するのである。図７は、図６に示すような状態からドレインバイアスの影響を考慮した場合のバンド図である。図７に示すように、実際には、オフ時のドレインバイアスの影響を受けてエネルギー障壁Ｖａはエネルギー障壁Ｖｂのように低下する。このとき、図６および図７に示す比較例では、ゲート領域ＧＲとチャネル形成領域ＣＨの間に形成されるｐｎ接合がなだらかである。つまり、ｐｎ接合がなだらかであるということは、ｐｎ接合近傍に低濃度の不純物領域が裾を引くように存在していることを意味している。低濃度の不純物領域のほうが高濃度の不純物領域よりも空乏層が延びることから、このことは、ｐｎ接合による空乏層がゲート領域ＧＲ側にも延びていることを意味している。これは、図６および図７において、空乏層を示すバンドの傾斜領域がｐｎ接合からゲート領域ＧＲ側にも延在していることに表れている。この状態において、ドレインバイアスが印加されると、低濃度の不純物領域がゲート領域ＧＲに延びている分だけ、ドレインバイアスによるエネルギー障壁の低下が顕著になることがわかる。この結果、エネルギー障壁がエネルギー障壁Ｖａからエネルギー障壁Ｖｂに低下することになるエネルギー障壁が低下するということはその分耐圧が低下してリーク電流が増加することを意味する。このことから、比較例における接合ＦＥＴでは耐圧の低下が問題となるのである。つまり、一定の耐圧（例えば、エネルギー障壁Ｖａに対応する耐圧）を確保するためには、ドレインバイアスによる大幅なエネルギー障壁の低下を見込んで、オフ時のエネルギー障壁をエネルギー障壁Ｖａよりも充分高く設定する必要がある。このことは、オン時におけるしきい値電圧が高くなることを意味し、オン抵抗が増加することになる。つまり、比較例における接合ＦＥＴでは、耐圧の向上とオン抵抗の低減を両立することが困難になるのである。
【００４６】
次に、図８は、本実施の形態１において、隣り合うゲート領域ＧＲと、この隣り合うゲート領域ＧＲに挟まれるチャネル形成領域ＣＨとの間のバンド構造を示す図である。図８において、ゲート領域ＧＲとチャネル形成領域ＣＨとの境界では、バンドが傾斜しており空乏層が形成されていることがわかる。そして、図８では、チャネル形成領域ＣＨにおいて、空乏層を形成するバンドの底部と、空乏化していない導電状態のバンドとのエネルギー障壁Ｖａが示されている。このエネルギー障壁Ｖａが存在する場合が接合ＦＥＴのオフ状態であり、このエネルギー障壁Ｖａがなくなる場合が接合ＦＥＴのオン状態となる。
【００４７】
ここで、図８と図６の相違は、比較例を示す図６ではｐｎ接合のゲート領域ＧＲ側にもかなり空乏層が入りこんでいるのに対し、本実施の形態１を示す図８ではｐｎ接合のゲート領域ＧＲ側に空乏層がほとんど入りこんでいない。これは、ゲート領域ＧＲとチャネル形成領域ＣＨとの間に形成されるｐｎ接合の不純物プロファイルが急峻となっており、ｐｎ接合近傍の低濃度の不純物領域が消滅して高濃度の不純物領域となっているからである。つまり、図８において、ｐｎ接合のゲート領域ＧＲ側では低濃度の不純物領域がほとんどなくなり、高濃度の不純物領域となっていることから空乏層がゲート領域ＧＲに延びない結果、図８に示すように、ｐｎ接合のゲート領域ＧＲ側においてバンドが傾斜している領域（空乏層に対応する）が少なくなっているのである。
【００４８】
さらに、ｐｎ接合近傍のチャネル形成領域側でも低濃度の不純物領域が高濃度の不純物領域となっている。これは、図８ではバンドの傾斜が急になっていることに対応している。つまり、本実施の形態１では、ｐｎ接合の近傍にｎ型半導体領域を形成している結果、ｐｎ接合近傍のチャネル形成領域側でも低濃度の不純物領域が高濃度の不純物領域となるのである。
【００４９】
図８に示すエネルギー障壁Ｖａはオフ時のドレインバイアス（ドレイン領域に印加されている電圧）の影響を考えていないときを示しているが、実際には、本実施の形態１でも、このエネルギー障壁Ｖａはドレインバイアスの影響を受けて低下する。図９は、図８に示すような状態からドレインバイアスの影響を考慮した場合のバンド図である。図９に示すように、実際には、オフ時のドレインバイアスの影響を受けてエネルギー障壁Ｖａはエネルギー障壁Ｖｃのように低下する。このとき、図８および図９に示す比較例では、ｐｎ接合の近傍にｎ型不純物が導入されているので、低濃度の不純物領域が少なくなり、ゲート領域ＧＲとチャネル形成領域ＣＨの間に形成されるｐｎ接合が急峻となる。つまり、ｐｎ接合が急峻であるということは、ｐｎ接合近傍の低濃度の不純物領域が少なくなっていることを意味している。低濃度の不純物領域のほうが高濃度の不純物領域よりも空乏層が延びることから、このことは、本実施の形態１では、ｐｎ接合による空乏層がゲート領域ＧＲ側にはあまり延びないことを意味している。これは、図８および図９において、空乏層を示すバンドの傾斜領域がｐｎ接合からゲート領域ＧＲ側にあまり延在していないことに表れている。さらに、ｐｎ接合のチャネル形成領域側にある低濃度の不純物領域も高濃度の不純物領域になっている。この状態において、ドレインバイアスが印加されると、低濃度の不純物領域がゲート領域ＧＲに延びていない分だけ、ドレインバイアスによるエネルギー障壁の低下は少なくなることがわかる。さらに、チャネル形成領域側のｐｎ接合近傍の不純物濃度も高濃度となることから（バンドの傾斜が急となることに対応している）、ドレインバイアスによるエネルギー障壁の低下は少なくなることがわかる。
【００５０】
この結果、本実施の形態１でも、エネルギー障壁がエネルギー障壁Ｖａからエネルギー障壁Ｖｃに低下するが、このエネルギー障壁Ｖｃは、比較例におけるエネルギー障壁Ｖｂよりも高い。このことは、本実施の形態１のほうが比較例に比べて、ドレインバイアスによるエネルギー障壁の低下は少なくなることを意味している。したがって、本実施の形態１における接合ＦＥＴによれば、比較例における接合ＦＥＴよりも耐圧を向上することができるのである。つまり、一定の耐圧（例えば、エネルギー障壁Ｖａに対応する耐圧）を確保するためには、ドレインバイアスによるエネルギー障壁の低下を見込んで、オフ時のエネルギー障壁をエネルギー障壁Ｖａよりも高く設定する必要があるが、本実施の形態１では、比較例に比べて、一定の耐圧を確保するためのオフセット量を低減できる。このことは、本実施の形態１のほうが比較例に比べて、オン時におけるしきい値電圧が低くなることを意味し、オン抵抗を低減できることになる。つまり、本実施の形態１における接合ＦＥＴでは、比較例に比べて、耐圧の向上とオン抵抗の低減を両立することが可能となるのである。
【００５１】
本実施の形態１における接合ＦＥＴは、耐圧が６００Ｖ程度のクラスを想定している。このため、例えば、図４において、エピタキシャル層ＥＰＩ（ドリフト層）の不純物濃度は２×１０１６ｃｍ−３で厚さは６μｍであり、トレンチＴＲの深さは１．２μｍ、幅は１μｍである。ソース領域ＳＲに幅はデバイス特性（特に、しきい値電圧）に直接関係するため、０．８μｍ〜１．０μｍ程度に幅をもたせている。ゲート領域ＧＲは、例えば、アルミニウムを不純物としたｐ型半導体領域であり、そのピーク濃度は１０１９ｃｍ−３程度である。ｎ型半導体領域ＮＲは、例えば、窒素を不純物とした半導体領域であり、ピーク濃度は半導体基板１Ｓの基板濃度よりも半桁から１桁程度高いことが望ましい。これは、チャネル形成領域の一部の不純物濃度を効果的に上げるためである。ゲート領域ＧＲとの間でｐｎ接合を形成するチャネル形成領域のうち、ｐｎ接合近傍のピーク濃度は、元のエピタキシャル層の不純物濃度あるいはチャネル形成領域の中央部の不純物濃度よりも２倍〜５倍程度高いことが望ましい。これは、チャネル形成領域のうちｐｎ接合近傍のピーク濃度を上げすぎると、チャネル形成領域の幅を狭くしないと耐圧が低下してしまうからである。このとき、チャネル形成領域の幅を狭くするということは、寸法ばらつきの影響を受けやすくなることを意味し、寸法ばらつきによる素子特性のばらつきが増大してしまうため、チャネル形成領域のうちｐｎ接合近傍のピーク濃度を上げすぎないようにすることが望ましいのである。一方、チャネル形成領域のうちｐｎ接合近傍のピーク濃度を２倍以上とすることは、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくするためである。ただし、チャネル形成領域のうちｐｎ接合近傍のピーク濃度を２倍以下であっても、元のエピタキシャル層の不純物濃度あるいはチャネル形成領域の中央部の不純物濃度よりも高濃度であれば、ゲート領域ＧＲとチャネル形成領域との間に形成されるｐｎ接合の不純物プロファイルを急峻にする効果があるため、接合ＦＥＴの特性を向上させることができる。
【００５２】
次に、本実施の形態１における接合ＦＥＴの平面レイアウト構成について説明する。図１０および図１１は本実施の形態１における接合ＦＥＴの平面レイアウト構成の一例を示す図である。図１０や図１１において、トレンチＴＲがｘ方向に沿って並んで配置されており、複数のトレンチＴＲのうち隣り合うトレンチＴＲ間にはソース領域ＳＲが形成されている。このとき、ソース領域ＳＲ下に形成されるチャネル形成領域の面積を大きくしてオン抵抗を低減する観点から、ソース領域ＳＲは正方形ではなく、一方向は長くなっているライン形状とすることが望ましい。そして、ｙ方向に延在するソース領域ＳＲの間を分断するようにゲート領域ＧＲと電気的に接続されて引き出すゲート引き出し領域ＰＲが配置されている。このゲート引き出し領域ＰＲでゲート配線とのコンタクトをとることにより、トレンチＴＲの側壁および底面に形成されているゲート領域が引き出し領域ＰＲを介してゲート配線（ゲートパッド）と電気的に接続されることになる。
【００５３】
トレンチＴＲの終端部としては図１０に示す構造と図１１に示す構造の２通りが考えられる。この場合、図１０に示すように、トレンチＴＲが長方形となり、トレンチＴＲがソース領域ＳＲやゲート引き出し領域ＰＲに周囲を囲まれる構造としたほうが望ましい。これは、例えば、図１１に示すように、ソース領域ＳＲを長方形にして、トレンチＴＲでソース領域ＳＲの周囲を囲むようにする場合を考える。すると、トレンチＴＲの終端部であって図１１のｘ方向に延在するトレンチＴＲでは、ソース領域ＳＲである遮蔽領域がないため、トレンチＴＲの底部にｎ型半導体領域ＮＲ（図１１では図示されず）を形成する際のｎ型不純物がトレンチＴＲの底部に多量に注入されてしまうのである。つまり、本実施の形態１の特徴であるｎ型半導体領域ＮＲ（図１１では図示されず）を形成するには、トレンチＴＲを形成した後、このトレンチＴＲに対して斜め方向からのイオン注入で形成する。この場合、図１１では、ｘ方向に沿う斜め上方向からｎ型不純物がイオン注入されるが、この場合、図１１に示すトレンチＴＲの終端部（図１１のｘ方向に延在している）では、ソース領域ＳＲが形成されていないため、トレンチＴＲの底部に多量にｎ型不純物が導入されてしまうのである。すると、トレンチＴＲの底部に形成されているｐｎ接合（ゲート領域とエピタキシャル層の間）で耐圧が低下することになる。ただし、トレンチＴＲの底部において、ゲート領域（ｐ型半導体領域）を深い場所まで形成する場合には、図１１に示すようなレイアウト構成でもよい。
【００５４】
さらに、ソース領域ＳＲやトレンチＴＲのラインの向き（図１０や図１１ではｙ方向に延在する方向）はどの方向でもよい。ただし、ソース領域ＳＲやトレンチＴＲのラインの向きを半導体基板のオフ角（半導体基板の表面と格子面のなす角度）の方向と並行するように配置すると、ソース領域ＳＲやトレンチＴＲのラインへの左右からの斜めイオン注入の角度が等価になるため、チャネル形成領域の両側（両端）に形成されるｎ型半導体領域ＮＲ（図示されず）の不純物プロファイルが同等となる。
【００５５】
ソース領域ＳＲやトレンチＴＲのラインの長さは、あまり短くするとデバイス面積当たりのチャネルの面積が小さくなり電流が小さくなる。一方、ソース領域ＳＲやトレンチＴＲのラインの長さが、あまり長くなるとゲート抵抗が大きくなり、スイッチング速度が遅くなってしまうため、ソース領域ＳＲやトレンチＴＲのラインの長さを適切な長さに選択する必要がある。
【００５６】
図１２は、ソース領域のラインの長さ（ライン長）と単位面積あたりの相対オン抵抗との関係を示す図である。図１２では、ラインの長さが無限大であるときのオン抵抗を１とした場合の相対オン抵抗が示されている。図１２に示すように、単位面積あたりの相対オン抵抗は、ソース領域のラインの長さが１０μｍ以下になると急激に高くなっていることがわかる。したがって、相対オン抵抗を低減する観点からは、ソース領域のラインの長さは１０μｍ以上であることが望ましいことがわかる。
【００５７】
一方、図１３は、トレンチのラインの長さ（ライン長）とゲート遅延時間との関係を示す図である。図１３に示すように、トレンチのラインの長さが長くなるほどゲート遅延時間が大きくなっていることがわかる。ゲート遅延時間は、１０ｎｓ以上になるとスイッチング速度が遅くなることが報告されていることから、ゲート遅延時間が１０ｎｓ以下となるようにトレンチのラインの長さを選択する必要がある。具体的には、ゲート遅延時間が１０ｎｓ以下となるように、トレンチのラインの長さを５０μｍ以下にすることが望ましい。以上のことから、オン抵抗の低減とゲート遅延時間の縮小を考慮して、本実施の形態１では、ソース領域やトレンチのラインの長さを２０μｍとしている。
【００５８】
ただし、トレンチの底部でゲート領域とのコンタクトをとる構造にすれば、ゲート領域のゲート抵抗を低減できることから（ゲート遅延時間が短くなることを意味している）、この場合は、ソース領域やトレンチのラインの長さを５０μｍ以上に長くしてもよい。
【００５９】
トレンチの底部でコンタクトをとる構造としては、トレンチの底部にシリサイド領域を形成する構造と、トレンチの底部に達するプラグを形成して直接コンタクトをとる構成が考えられる。前者は、トレンチの底部にコンタクトホールを開けて、シリサイド領域を形成した後、トレンチの内部を絶縁膜で埋め込むことにより実現できる。一方、後者は、トレンチの底部にコンタクトホールを開け、その後、タングステン膜などによりトレンチを埋め込みプラグを形成する。そして、トレンチからはみ出しているタングステン膜をＣＭＰ（Chemical Mechanical Polishing）法により除去することで実現できる。前者のほうが製造工程は簡単であるが、後者のほうがゲート抵抗を小さくすることができる。したがって、高速でスイッチングを行なう場合には後者の構造を選択することが望ましい。
【００６０】
続いて、本実施の形態１における効果について図面を参照しながら説明する。図１４は、本実施の形態１における接合ＦＥＴのドレイン電圧とドレイン電流密度との関係と（曲線（Ａ））、比較例における接合ＦＥＴのドレイン電圧とドレイン電流密度との関係（曲線（Ｂ））とを示すグラフである。本実施の形態１における接合ＦＥＴと、比較例における接合ＦＥＴにおいて、耐圧はともに６５０Ｖであり、耐圧を確保できる最大のソース幅でソース領域を形成している。そして、ゲート領域から少数キャリアが注入されないように、ゲート電圧は、ともにｐｎ接合の拡散電位以下の２．５Ｖとしている。この条件で、図１４をみると、本実施の形態１における接合ＦＥＴ（曲線（Ａ））は、比較例における接合ＦＥＴ（曲線（Ｂ））に比べて、定格電流（ドレイン電圧１Ｖ）で約３倍、飽和電流で約５倍の電流密度になることがわかる。したがって、本実施の形態１における接合ＦＥＴによれば、比較例における接合ＦＥＴに比べて、耐圧の向上とオン電流の増加（オン抵抗の低減）を実現できていることがわかる。
【００６１】
次に、本実施の形態１では、トレンチの側壁に形成されているゲート領域と、隣り合うゲート領域で挟まれたチャネル形成領域の間のｐｎ接合近傍に、ｎ型不純物を導入したｎ型半導体領域を形成することに特徴があるが、このｎ型半導体領域をイオン注入で形成する条件について説明する。イオン注入の条件は、打ち込むエネルギーと、打ち込む量であるドーズ量がある。まず、エネルギーを４００ｋｅＶに固定してドーズ量を変化させることにより、チャネル形成領域の端部（ｎ型半導体領域）の不純物濃度の違いによる素子特性への影響を調べる。
【００６２】
図１５は、チャネル形成領域のピーク濃度（チャネルピーク濃度）とドレイン電流密度との関係を示すグラフである。図１５において、横軸はチャネル形成領域のピーク濃度を示しており、縦軸はドレイン電流密度を示している。図１５に示すように、チャネル形成領域のピーク濃度が高くなるほど、ドレイン電流密度が高くなっていることがわかる。このとき、エピタキシャル層の濃度の５倍である１×１０１７ｃｍ−３程度になると、ドレイン電流密度は飽和傾向になっているとともに、ばらつきが大きくなっていることがわかる。飽和傾向になる理由は以下に示すことによる。すなわち、ドレイン電流密度が向上する理由はしきい値電圧が低くなったためであるが、チャネル形成領域のピーク濃度（ｎ型半導体領域のピーク濃度）が１×１０１７ｃｍ−３程度では、すでに接合ＦＥＴのしきい値電圧が１Ｖを切っており、それ以上、しきい値電圧を下げることが難しいからである。一方、ばらつきが大きくなるのは、チャネル形成領域のピーク濃度が上昇すると、耐圧を確保できるチャネル幅が狭くなるため、少しの寸法シフトでも素子特性に大きな影響がでるからである。以上のことを考慮すると、チャネル形成領域のピーク濃度（ｎ型半導体領域のピーク濃度）は、もとのエピタキシャル層の不純物濃度の２倍〜５倍程度が望ましいといえる。本実施の形態１では、例えば、約４倍となる８×１０１６ｃｍ−３程度になるように設計している。
【００６３】
続いて、ピーク濃度を決定してもイオン注入条件はいくつもある。例えば、３００ｋｅＶ（エネルギー）、１．２×１０１３ｃｍ−２（ドーズ量）程度の条件や、４００ｋｅＶ（エネルギー）、６．０×１０１２ｃｍ−２（ドーズ量）程度の条件や、５００ｋｅＶ（エネルギー）、３．０×１０１２ｃｍ−２（ドーズ量）程度の条件でも、チャネル形成領域のピーク濃度は同程度となる。違いとしては、低エネルギーで高ドーズ量であると、ｐｎ接合近傍に多量のｎ型不純物は注入されるため、ｐｎ接合は特に急峻となる。一方、高エネルギー低ドーズ量であると、深くまでｎ型不純物が導入されるため、チャネル形成領域の中央部付近まで高濃度化される。
【００６４】
図１６は、上述したイオン注入の３条件でのドレイン電流密度を示している。図１６に示すように、平均のドレイン電流密度は３条件でほとんど変化しないが、高エネルギー低ドーズ量の条件では素子特性のばらつきが大きくなっている。これは、チャネル形成領域のピーク濃度を上げすぎた場合と同様で、チャネル形成領域の中央部の不純物濃度が上がると、耐圧がでるチャネル幅が狭くなるため、少しのチャネル幅の寸法シフトでも素子特性に大きな影響がでるからである。以上を考慮して本実施の形態１では、イオン注入条件として、４００ｋｅＶ（エネルギー）、６．０×１０１２ｃｍ−２（ドーズ量）程度の条件を採用している。
【００６５】
本実施の形態１における接合ＦＥＴは上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６６】
まず、図１７に示すように、半導体基板１Ｓ上にｎ型半導体領域からなるエピタキシャル層ＥＰＩを成長させる。このとき、半導体基板１Ｓの面方位はシリコン面（Ｓｉ面）でオフ角は８度であるが、面方位はＣ面でも（１１／（バー）２０）面でもよく、オフ角は４度でも０度でもよい。つまり、半導体基板１Ｓ上にエピタキシャル層ＥＰＩが均一に成長すれば問題はない。続いて、酸化シリコン膜を堆積した後、フォトリソグラフィ技術およびドライエッチング技術を使用することにより酸化シリコン膜を加工する。そして、加工した酸化シリコン膜をハードマスクとしたイオン注入法によりターミネーション領域となるｐ型半導体領域を形成する（図１７では図示されず）。イオン注入法におけるイオン種はアルミニウムで濃度は１×１０１７ｃｍ−３程度である。ターミネーション領域はゲート領域よりも深い必要があるため、イオン注入法においては、２ＭｅＶのエネルギーによる多段注入法が必要である。本実施の形態１では、ターミネーション領域の構造としてＪＴＥ構造を採用しているが、これに限らず、ターミネーション領域の構造は、ガードリング構造でもメサ構造でもその他の構造でもよい。
【００６７】
次に、ターミネーション領域の形成方法と同じ方法で、ｎ型半導体領域となるソース領域となるｎ型半導体領域ＮＤＲおよびゲート領域の引き出し領域となるゲート引き出し領域（ｐ型半導体領域）（図１７では図示されず）をエピタキシャル層ＥＰＩ上に形成する。図１７ではエピタキシャル層ＥＰＩの全面にｎ型半導体領域ＮＤＲを形成しているが、実際には、ゲート引き出し領域やターミネーション領域も形成されており、このゲート引き出し領域やターミネーション領域には、ｎ型半導体領域ＮＤＲは形成されない。イオン注入法のイオン種は、ｎ型半導体領域ＮＤＲにおいては窒素であり、ゲート引き出し領域（ｐ型半導体領域）はアルミニウムである。なお、ゲート耐圧を確保するため、ｎ型半導体領域ＮＤＲを形成するためのイオン注入は半導体基板１Ｓを５００℃に加熱して行なっている。
【００６８】
続いて、図１８に示すように、ｎ型半導体領域ＮＤＲ上に酸化シリコン膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術を使用することにより酸化シリコン膜を加工する。そして、加工した酸化シリコン膜をハードマスクＨＭとしたドライエッチング技術により、トレンチＴＲを形成する。トレンチＴＲは、ｎ型半導体領域ＮＤＲを貫通し、エピタキシャル層ＥＰＩに達するように形成される。このとき、トレンチＴＲは、チャネル幅を一定に保つため、できるだけ垂直に近い状態に加工することが望ましい。トレンチＴＲを形成することにより、隣り合うトレンチＴＲで挟まれた領域にｎ型半導体領域ＮＤＲよりなるソース領域ＳＲが形成される。
【００６９】
次に、図１９に示すように、トレンチＴＲの加工に使用したハードマスクＨＭ（酸化シリコン膜）をそのまま用いて、トレンチＴＲの側面および底面にｐ型半導体領域となるゲート領域ＧＲを形成する。このゲート領域はイオン注入法により形成される。例えば、ゲート領域ＧＲを形成するイオン注入法において、イオン種はアルミニウムである。そして、トレンチＴＲの側壁には斜めイオン注入法によりゲート領域ＧＲを形成し、トレンチＴＲの底部には垂直イオン注入法によりゲート領域ＧＲを形成する。斜めイオン注入法の角度は２５度（垂直軸を基準）で、エネルギーは最大１００ｋｅＶとしている。一方、垂直イオン注入法は、エネルギーを最大１５０ｋｅＶとする多段注入としている。このイオン注入法（斜めイオン注入法および垂直イオン注入法）の場合も、ゲート領域ＧＲのゲート抵抗を低減するために、半導体基板１Ｓを５００℃で加熱した状態でイオン注入を行なった。ただし、ゲート領域ＧＲのゲート耐圧が５Ｖ程度でよければ、ゲート領域ＧＲを形成するイオン注入を室温で実施してもよい。
【００７０】
続いて、図２０に示すように、トレンチＴＲの加工に使用したハードマスクＨＭ（酸化シリコン膜）をそのまま用いて、ゲート領域ＧＲとチャネル形成領域との間にｎ型不純物を導入してｎ型半導体領域ＮＲを形成する。このｎ型半導体領域ＮＲの形成は斜めイオン注入法により実施される。この斜めイオン注入法において、イオン種は窒素であり、注入エネルギーは４００ｋｅＶ、ドーズ量は６×１０１２ｃｍ−２である。これにより、チャネル形成領域のうちゲート領域ＧＲとのｐｎ接合近傍におけるピーク濃度は８×１０１２ｃｍ−２程度となる。斜めイオン注入法の注入角度はゲート領域ＧＲを形成するときと同じ２５度である。ただし、トレンチＴＲの角部（コーナ部）などの余計な場所にｎ型不純物が打ち込まれないようにするため、注入角度を２６度〜３０度程度にしてもよい。
【００７１】
その後、図２１に示すように、１６００℃程度の温度で活性化アニールを実施し、トレンチＴＲの表面を犠牲酸化した後、トレンチＴＲを絶縁膜ＩＬで埋め込む。トレンチＴＲの埋め込みは、トレンチＴＲの内部を含む半導体基板１Ｓ上に酸化シリコン膜を形成した後、この酸化シリコン膜をエッチバックすることにより行なうことができる。ただし、エッチバックに限らず、トレンチＴＲの内部を含む半導体基板１Ｓ上に酸化シリコン膜を形成した後、ＣＭＰ法などの他の平坦化方法で行なってもよい。
【００７２】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＬをパターニングする。絶縁膜ＩＬのパターニングはソース領域ＳＲの上部を開口するように行なわれる。そして、開口部内を含む絶縁膜ＩＬ上にニッケル膜（Ｎｉ膜）を堆積した後、１０００度程度の熱処理（アニール）によりニッケルシリサイド膜からなるソース電極ＳＥを形成する。そして、未反応のニッケル膜を除去する。同様に、半導体基板１Ｓの裏面側においても、半導体基板１Ｓの裏面にニッケル膜を形成した後、１０００℃程度の熱処理を実施することにより、ニッケルシリサイド膜よりなるドレイン電極ＤＥを形成する。
【００７３】
最後に、半導体基板１Ｓの表面に酸化シリコン膜からなる層間絶縁膜を形成し、この層間絶縁膜の間にアルミニウム配線を形成する。このアルミニウム配線は、例えば、２層で形成する。その後、アルミニウム配線に開口部を形成してソースパッドおよびゲートパッドを形成する。以上のようにして、本実施の形態１における接合ＦＥＴを製造することができる。
【００７４】
なお、本実施の形態１では、ゲート領域ＧＲに導入するｐ型不純物をアルミニウムとし、ｎ型半導体領域ＮＲに導入するｎ型不純物を窒素としているが、ゲート領域ＧＲに導入するｐ型不純物はボロンでもよく、ｎ型半導体領域ＮＲに導入するｎ型不純物はリンでもよい。ボロンはイオン注入法のダメージが入った状態で活性化アニールを行なうと、外方拡散することが知られている。このため、ｎ型半導体領域ＮＲを形成するためのｎ型不純物を導入してｐｎ接合近傍にダメージを入れることにより、ｐｎ接合はより急峻となる効果が得られる。ｐｎ接合近傍にダメージを効果的に形成する観点では、窒素よりも質量の重いリンのほうがダメージを形成しやすいため、ボロンとリンの組み合わせにより、急峻なｐｎ接合を形成することができる。ただし、ボロンの外方拡散によりゲート領域ＧＲの表面付近の濃度も下がるため、ゲート領域ＧＲの表面にアルミニウム（ｐ型不純物）などを追加注入するなどの対策も必要である。
【００７５】
（実施の形態２）
図２２は本実施の形態２における接合ＦＥＴの構成を示す断面図である。図２２に示す本実施の形態２における接合ＦＥＴと、図４に示す前記実施の形態１における接合ＦＥＴとの相違点は、ゲート領域ＧＲ   がトレンチ構造ではなく、垂直イオン注入によって形成されている点である。本実施の形態２のように、垂直イオン注入だけを使用してゲート領域ＧＲを形成する場合も、注入されるイオンは横方向に回り込むため、何ら対策を施さないと、ゲート領域ＧＲとチャネル形成領域との間に形成されるｐｎ接合はなだらかな接合となってしまう。このため、本実施の形態２でも、前記実施の形態１と同様に、ゲート領域ＧＲとチャネル形成領域との間（ｐｎ接合近傍）にｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。
【００７６】
図２３は、図２２のＡ−Ａ´における不純物濃度を示すグラフである。図２３のＡ点側がゲート領域ＧＲを示しており、ｐ型不純物が高濃度に導入されている。一方、図２３のＡ´点側がチャネル形成領域（エピタキシャル層ＥＰＩ）を示しており、ｎ型不純物が導入されている。そして、ゲート領域ＧＲとチャネル形成領域の間にｐｎ接合が形成されている。このとき、本実施の形態２では、ｐｎ接合近傍にｎ型半導体領域ＮＲを形成していることから、図２３に示すように、ｐｎ接合の近傍にｎ型不純物が高濃度に導入されている。このとき、曲線Ｘ１は、ゲート領域ＧＲからｐｎ接合までのｐ型不純物の濃度分布を示しており、曲線Ｘ２はｐｎ接合からチャネル形成領域までのｎ型不純物の濃度分布を示している。図２３に示すように、ｐｎ接合近傍の曲線Ｘ１における傾きが急峻になっており、かつ、ｐｎ接合近傍の曲線Ｘ２が盛り上がっていることがわかる。これは、曲線Ｘ１について考えてみると、ｐｎ接合近傍に裾を引くように形成されていた低濃度のゲート領域ＧＲ（テール領域）がｎ型半導体領域ＮＲを形成することにより相殺され、結果的に、ｐｎ接合近傍のｐ型不純物濃度が急峻になっていると解釈できる。一方、曲線Ｘ２について考えてみると、チャネル形成領域側のｐｎ接合近傍にも高濃度のｎ型不純物が導入された結果、ｐｎ接合のチャネル形成領域側の不純物濃度（ｎ型不純物の濃度）が高くなると解釈することができる。このように本実施の形態２では、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。この結果、本実施の形態２によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができるのである。
【００７７】
本実施の形態２における接合ＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。図１７に示す工程までは前記実施の形態１と同様である。続いて、半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜に対してフォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜を加工する。そして、この加工した酸化シリコン膜をハードマスクとした垂直イオン注入法により、図２２に示すゲート領域ＧＲを形成する。このゲート領域ＧＲはｐ型不純物を導入したｐ型半導体領域である。このとき、ゲート領域ＧＲは、０．５μｍ以上の深さにすることが望ましいため、垂直イオン注入法のエネルギーは最大５００ｋｅＶとしている。
【００７８】
その後、ゲート領域ＧＲを形成する際に使用したハードマスクをそのまま使用したイオン注入法により、ゲート領域ＧＲとチャネル形成領域との間のｐｎ接合近傍に、ｎ型不純物を導入してｎ型半導体領域ＮＲを形成する。ｎ型半導体領域ＮＲを形成するためのイオン注入法は、垂直イオン注入法よりも斜めイオン注入法を使用することが望ましい。これは、ｎ型半導体領域ＮＲを形成するｎ型不純物をｐｎ接合近傍の横方向に注入する必要があるからである。ただし、斜めイオン注入法において、あまり角度をつけすぎると、半導体基板１Ｓの表面からみて浅い領域にしかｎ型不純物が導入されず、逆に、あまり角度が小さいと、半導体基板１Ｓの表面からみて深い領域までｎ型不純物が導入されてしまうため、適切な角度でｎ型不純物を導入する必要がある。
【００７９】
適切な角度とは、ゲート領域ＧＲの深さを長辺、横方向に広がる距離を短辺とした長方形の対角線の方向である。本実施の形態２では、ゲート領域ＧＲの深さは約０．５μｍ、横方向の広がりが約０．２μｍであることから、斜めイオン注入法の注入角度は約２２度（垂直軸を基準）としている。そして、エネルギーは３００ｋｅＶ、ドーズ量は５×１０１２ｃｍ−２としている。
【００８０】
なお、本実施の形態２では、ハードマスクに酸化シリコン膜を使用しているが、ｎ型半導体領域ＮＲを形成するｎ型不純物の注入を半導体基板１Ｓの深さ方向に均一に行なう観点からは、イオン注入法で使用するハードマスクの密度を半導体基板１Ｓの密度に近い材料を使用することが望ましい。これにより、トレンチにｎ型不純物を導入する場合と同様に、本実施の形態２でも、ｎ型半導体領域ＮＲの深さ方向に導入されるｎ型不純物の濃度を均等にすることができる。その後の工程は、前記実施の形態１とほぼ同様であるので省略する。
【００８１】
（実施の形態３）
図２４は本実施の形態３における接合ＦＥＴの構成を示す断面図である。図２４に示す本実施の形態３における接合ＦＥＴと、図４に示す前記実施の形態１における接合ＦＥＴとの相違点は、ゲート領域ＧＲをイオン注入法で形成するのではなく、エピタキシャル成長法により形成している点である。
【００８２】
図２５は、図２４のＡ−Ａ´における不純物濃度を示すグラフである。図２５のＡ点側がゲート領域ＧＲを示しており、ｐ型不純物が高濃度に導入されている。一方、図２５のＡ´点側がチャネル形成領域（エピタキシャル層ＥＰＩ）を示しており、ｎ型不純物が導入されている。そして、ゲート領域ＧＲとチャネル形成領域の間にｐｎ接合が形成されている。このとき、本実施の形態３では、ｐｎ接合近傍にｎ型半導体領域ＮＲを形成していることから、図２５に示すように、ｐｎ接合の近傍にｎ型不純物が高濃度に導入されている。このとき、曲線Ｘ１は、ゲート領域ＧＲからｐｎ接合までのｐ型不純物の濃度分布を示しており、曲線Ｘ２はｐｎ接合からチャネル形成領域までのｎ型不純物の濃度分布を示している。図２５に示すように、ゲート領域ＧＲをエピタキシャル成長法で形成しているので、ｐｎ接合近傍の曲線Ｘ１の傾きが急峻になっている。さらに、本実施の形態３でも、ｐｎ接合近傍にｎ型半導体領域ＮＲを形成していることから、ｐｎ接合近傍の曲線Ｘ２が盛り上がっていることがわかる。この結果、本実施の形態３によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができる。そして、本実施の形態３では、ゲート領域ＧＲをエピタキシャル成長法で形成しているため、ゲート領域ＧＲとソース領域ＳＲ間のｐｎ接合に、イオン注入法によるダメージが入りにくく、ゲート領域ＧＲとソース領域ＳＲとの間の耐圧を向上させることができる。
【００８３】
本実施の形態３における接合ＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。図２４に示すように、半導体基板１Ｓ上にエピタキシャル層ＥＰＩを形成する。そして、エピタキシャル層ＥＰＩにトレンチＴＲを形成する。このとき、トレンチＴＲ間のスペースが前記実施の形態１に比べて狭くなるように形成する。これは、本実施の形態３では、トレンチＴＲ間のスペースがそのままチャネル幅となるからである。例えば、ノーマリオフ型の接合ＦＥＴでは、チャネル幅は濃度にもよるが、およそ０．５μｍ以下にする必要がある。
【００８４】
次に、トレンチＴＲの側壁にｎ型不純物をイオン注入法により導入する。これにより、トレンチＴＲの側壁に露出しているエピタキシャル層ＥＰＩにｎ型半導体領域ＮＲを形成することができる。このとき、ｎ型不純物を導入したい領域はトレンチＴＲの側壁表面近傍であるため、イオン注入法のエネルギーは１０ｋｅＶとしている。その後、ソース領域ＳＲを形成する。なお、ソース領域ＳＲの形成はトレンチＴＲの形成前でもトレンチＴＲ形成後であってもよいが、本実施の形態３では、例えば、ソース領域ＳＲをトレンチＴＲの形成後に実施している。
【００８５】
続いて、エピタキシャル層ＥＰＩに導入した不純物を活性化させるため、アニール処理を実施する。その後、トレンチＴＲの側壁および底面からエピタキシャル成長法を使用することにより、ｐ型半導体領域を成長させてゲート領域ＧＲを形成する。そして、フォトリソグラフィ技術およびドライエッチング技術により余分に成長したｐ型半導体領域を除去する。その後の工程は前記実施の形態１とほぼ同様である。このようにして、本実施の形態３における接合ＦＥＴを製造することができる。
【００８６】
（実施の形態４）
図２６は本実施の形態４における接合ＦＥＴの構成を示す断面図である。図２６に示す本実施の形態４における接合ＦＥＴと、図４に示す前記実施の形態１における接合ＦＥＴとの相違点は、ｎ型半導体領域ＮＲとゲート領域ＧＲとを、ともに、イオン注入法で形成するのではなく、エピタキシャル成長法により形成している点である。
【００８７】
図２７は、図２６のＡ−Ａ´における不純物濃度を示すグラフである。図２７のＡ点側がゲート領域ＧＲを示しており、ｐ型不純物が高濃度に導入されている。一方、図２７のＡ´点側がチャネル形成領域（エピタキシャル層ＥＰＩ）を示しており、ｎ型不純物が導入されている。そして、ゲート領域ＧＲとチャネル形成領域の間にｐｎ接合が形成されている。このとき、本実施の形態４では、ｐｎ接合近傍にｎ型半導体領域ＮＲを形成していることから、図２７に示すように、ｐｎ接合の近傍にｎ型不純物が高濃度に導入されている。このとき、曲線Ｘ１は、ゲート領域ＧＲからｐｎ接合までのｐ型不純物の濃度分布を示しており、曲線Ｘ２はｐｎ接合からチャネル形成領域までのｎ型不純物の濃度分布を示している。図２７に示すように、ゲート領域ＧＲをエピタキシャル成長法で形成しているので、ｐｎ接合近傍の曲線Ｘ１の傾きが急峻になっている。同様に、本実施の形態４では、ｐｎ接合近傍に形成されるｎ型半導体領域ＮＲもエピタキシャル成長法で形成していることから、ｐｎ接合近傍の曲線Ｘ２もステップ状に上昇しているがわかる。この結果、本実施の形態４によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができる。そして、本実施の形態４では、ゲート領域ＧＲおよびｎ型半導体領域ＮＲをエピタキシャル成長法で形成している。つまり、本実施の形態４によれば、ゲート領域ＧＲの近傍領域においてイオン注入法による不純物の導入を行なわないため、ゲート領域ＧＲのリーク電流を低減することができるという効果が得られる。
【００８８】
本実施の形態４における接合ＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。図２６に示すように、半導体基板１Ｓ上にエピタキシャル層ＥＰＩを形成する。そして、エピタキシャル層ＥＰＩにトレンチＴＲを形成する。このとき、トレンチＴＲ間のスペースが前記実施の形態３に比べて、さらに狭くなるように形成する。これは、本実施の形態４では、トレンチＴＲ間のスペースがそのままチャネル幅となるからである。例えば、ノーマリオフ型の接合ＦＥＴでは、チャネル幅は濃度にもよるが、およそ０．２μｍ以下にする必要がある。
【００８９】
次に、トレンチＴＲの側壁および底面からエピタキシャル成長法により、ｎ型半導体領域ＮＲを形成する。このｎ型半導体領域ＮＲの不純物濃度はエピタキシャル層ＥＰＩの不純物濃度よりも高くなっている。これにより、トレンチＴＲの側壁に露出しているエピタキシャル層ＥＰＩ上にｎ型半導体領域ＮＲを形成することができる。その後、ソース領域ＳＲを形成する。なお、ソース領域ＳＲの形成はトレンチＴＲの形成前でもトレンチＴＲ形成後であってもよいが、本実施の形態４では、例えば、ソース領域ＳＲをトレンチＴＲの形成後に実施している。
【００９０】
続いて、トレンチＴＲの側壁および底面からエピタキシャル成長法を使用することにより、ｎ型半導体領域ＮＲ上にｐ型半導体領域を成長させてゲート領域ＧＲを形成する。そして、フォトリソグラフィ技術およびドライエッチング技術により余分に成長したｐ型半導体領域を除去する。その後の工程は前記実施の形態１とほぼ同様である。このようにして、本実施の形態４における接合ＦＥＴを製造することができる。
【００９１】
（実施の形態５）
図２８は本実施の形態５における接合ＦＥＴの構成を示す断面図である。図２８に示す本実施の形態５における接合ＦＥＴと、図４に示す前記実施の形態１における接合ＦＥＴとの相違点は、ｎ型半導体領域ＮＲを斜めイオン注入法ではなく、垂直イオン注入法（垂直方向の高エネルギー注入法）で形成している点である。
【００９２】
このように本実施の形態５でも、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。この結果、本実施の形態５によれば、前記実施の形態１と同様に、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができる。
【００９３】
本実施の形態５における接合ＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。図２８に示すように、半導体基板１Ｓ上にエピタキシャル層ＥＰＩを形成した後、トレンチＴＲを形成する前に、エピタキシャル層ＥＰＩ上に酸化シリコン膜を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、酸化シリコン膜を加工する。この加工した酸化シリコン膜をハードマスクにした垂直イオン注入法により、エピタキシャル層ＥＰＩ内にｎ型半導体領域ＮＲを形成する。このｎ型半導体領域ＮＲを形成する工程は、ソース領域ＳＲなどのエピタキシャル層ＥＰＩの表面領域に形成される半導体領域の形成と順序を入れ替えてもよい。ｎ型半導体領域ＮＲを形成する垂直イオン注入法では、ｎ型不純物をトレンチＴＲの深さ程度まで導入する必要があるため、最大で２ＭｅＶ程度のエネルギーが必要である。一方、ドーズ量は垂直に導入する分だけ少なくてよく、１×１０１２ｃｍ−２程度でよい。
【００９４】
その後、エピタキシャル層ＥＰＩにトレンチＴＲを形成した後、トレンチＴＲの側壁および底面に接するエピタキシャル層ＥＰＩ内にゲート領域ＧＲを形成する。このとき、ゲート領域ＧＲとチャネル形成領域との間に形成されるｐｎ接合近傍に上述したｎ型半導体領域ＮＲが配置される。この後の工程は前記実施の形態１と同様である。このようにして、本実施の形態５における接合ＦＥＴを製造することができる。
【００９５】
（実施の形態６）
図２９は本実施の形態６における接合ＦＥＴの構成を示す断面図である。図２９に示す本実施の形態６における接合ＦＥＴと、図２２に示す前記実施の形態２における接合ＦＥＴとの相違点は、ｎ型半導体領域ＮＲを斜めイオン注入法ではなく、垂直イオン注入法（垂直方向の高エネルギー注入法）で形成している点である。このとき、垂直イオン注入法によるｎ型不純物の導入条件は、前記実施の形態５とほぼ同様であるが、ゲート領域ＧＲの深さが相違するので、ｎ型不純物を導入するエネルギーは調整する必要がある。
【００９６】
このように本実施の形態６でも、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成することにより、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。この結果、本実施の形態６によれば、前記実施の形態２と同様に、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができる。
【００９７】
（実施の形態７）
図３０は本実施の形態７における接合ＦＥＴの構成を示す断面図である。図３０に示す本実施の形態７における接合ＦＥＴと、図４に示す前記実施の形態１における接合ＦＥＴとの相違点は、ゲート領域ＧＲがトレンチＴＲの側壁には形成されてなく、トレンチＴＲの底部にだけ形成されている点である。本実施の形態７のように、トレンチＴＲの底部にだけイオン注入法によりゲート領域ＧＲを形成する場合であっても、ｎ型不純物は横方向に広がるため、ゲート領域ＧＲとチャネル形成領域とのｐｎ接合はなだらかになる。このため、本実施の形態７においても、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成する構成は有用である。この構成により、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。この結果、本実施の形態７によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができる。
【００９８】
本実施の形態７における接合ＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。図３０に示すように、半導体基板１Ｓ上にエピタキシャル層ＥＰＩを形成した後、エピタキシャル層ＥＰＩ上に、例えば、酸化シリコン膜よりなるハードマスクを形成する。そして、このハードマスクをマスクしてエピタキシャル層ＥＰＩの表面から内部に達するトレンチＴＲを形成する。その後、トレンチＴＲを形成するために使用したハードマスクをそのまま用いて、垂直イオン注入法により、トレンチＴＲの底部に接するエピタキシャル層ＥＰＩ内にｐ型半導体領域よりなるゲート領域ＧＲを形成する。
【００９９】
次に、ｎ型不純物を導入することによりｎ型半導体領域ＮＲを形成する。ｎ型半導体領域ＮＲを形成するためのｎ型不純物の導入は、ソース領域ＳＲに回り込んだｐ型不純物を打ち消すために角度をつけた斜めイオン注入法により実施する必要がある。角度については、トレンチＴＲの底部に形成されているゲート領域ＧＲの深さが０．４μｍ程度であることを考慮して２６度程度としている。ただし、この角度を大きくすると、ハードマスクで遮蔽されてトレンチＴＲの底部まで不純物が入らない可能性があるため注意が必要である。また、ｎ型半導体領域ＮＲを形成するためのｎ型不純物のドーズ量は、ゲート領域ＧＲを形成するためのｐ型不純物のドーズ量に比べて桁で低いため、ｐ型不純物の低濃度領域（テール領域）まで打ち消すように、ｎ型不純物の注入エネルギーは、ゲート領域ＧＲを形成するｐ型不純物の注入エネルギーよりも、１００ｋｅＶ〜２００ｋｅＶ程度高いほうがよい。その他の工程については前記実施の形態１と同様である。
【０１００】
なお、本実施の形態７では、チャネル形成領域とソース領域ＳＲをつなぐトレンチＴＲの側壁の一部は、ｎ型半導体領域ＮＲを形成する際のｎ型不純物が注入されるので、ｎ型不純物が導入されたトレンチＴＲの側壁領域の抵抗値が下がるという付随的な効果も得られる。
【０１０１】
（実施の形態８）
図３１は本実施の形態８における接合ＦＥＴの構成を示す断面図である。図３１に示す本実施の形態８における接合ＦＥＴと、図３０に示す前記実施の形態７における接合ＦＥＴとの相違点は、ｎ型半導体領域ＮＲを形成するためのｎ型不純物の導入を、斜めイオン注入法ではなく、垂直イオン注入法によって実施している点である。本実施の形態８においても、ゲート領域ＧＲとチャネル形成領域との間にｎ型半導体領域ＮＲを形成する構成は有用である。この構成により、ゲート領域ＧＲとチャネル形成領域で形成されるｐｎ接合の不純物プロファイルが急峻になるとともに、ｐｎ接合のチャネル形成領域側の不純物濃度を上昇させることができる。この結果、本実施の形態８によれば、ｐｎ接合付近のポテンシャルがブロッキング状態でのドレインバイアスの影響を受けにくくすることができるため、耐圧の向上を図ることができ、さらに、オン抵抗の低減も図ることができる。
【０１０２】
本実施の形態８における接合ＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。図３１に示すように、半導体基板１Ｓ上にエピタキシャル層ＥＰＩを形成した後、トレンチＴＲを形成する前に、エピタキシャル層ＥＰＩ上に酸化シリコン膜を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、酸化シリコン膜を加工する。この加工した酸化シリコン膜をハードマスクにした垂直イオン注入法により、エピタキシャル層ＥＰＩ内にｎ型半導体領域ＮＲを形成する。このときの垂直イオン注入法によるｎ型不純物の導入条件は、後述する工程で導入するｐ型不純物の横方向の広がりに合わせて注入する位置や深さを調整する必要がある。
このｎ型半導体領域ＮＲを形成する工程は、ソース領域ＳＲなどのエピタキシャル層ＥＰＩの表面領域に形成される半導体領域の形成と順序を入れ替えてもよい。
【０１０３】
その後、エピタキシャル層ＥＰＩにトレンチＴＲを形成した後、トレンチＴＲの底面に接するエピタキシャル層ＥＰＩ内にゲート領域ＧＲを形成する。このとき、ゲート領域ＧＲとチャネル形成領域との間に形成されるｐｎ接合近傍に上述したｎ型半導体領域ＮＲが配置される。この後の工程は前記実施の形態１と同様である。このようにして、本実施の形態８における接合ＦＥＴを製造することができる。
【０１０４】
（実施の形態９）
本実施の形態９では、前記実施の形態１〜８で説明した接合ＦＥＴを使用した製品（半導体装置）の一例について説明する。図３２は、前記実施の形態１〜８における接合ＦＥＴを絶縁基板上に実装した例である。図３２に示すように、窒化アルミニウムを材料とする絶縁基板Ｓ上に、ソース端子ＳＴＥ、ゲート端子ＧＴＥおよびドレイン端子ＤＴＥを構成する金属板が配置されており、ドレイン端子ＤＴＥ上に接合ＦＥＴＪＦＥＴとダイオードＤが半田によりボンディングされている。接合ＦＥＴＪＦＥＴのソース電極はソース端子ＳＴＥにワイヤで電気的に接続されており、接合ＦＥＴＪＦＥＴのゲート電極はゲート端子ＧＴＥとワイヤで電気的に接続されている。同様に、ダイオードＤのアノードはソース端子ＳＴＥにワイヤで電気的に接続されている。このとき、ダイオードＤはＳｉＣ（炭化シリコン）のショットキーバリアダイオードを使用している。ＳｉＣ（炭化シリコン）のショットキーバリアダイオードは、シリコン（Ｓｉ）のｐｎ接合ダイオードに比べて、オン電圧が低いだけでなく、ユニポーラ素子であるためにスイッチング損失も小さいためである。このようにして、前記実施の形態１〜８における接合ＦＥＴは絶縁基板上に実装されている。このとき、前記実施の形態１〜８における接合ＦＥＴは電流密度が５００Ａ／ｃｍ２程度と大きく、そのまま置き換えると発熱の問題で不具合が生じるため、電流密度を少し落とした４００Ａ／ｃｍ２程度の接合ＦＥＴを使用している。
【０１０５】
図３３は、前記実施の形態１〜８における接合ＦＥＴＪＦＥＴにゲートドライバ回路を接続した例である。図３３に示すように、正電源と負電源の間にトランジスタＴｒ１とトランジスタＴｒ２が直列に接続されており、トランジスタＴｒ１とトランジスタＴｒ２の間の出力端子が抵抗Ｒを介して、前記実施の形態１〜８における接合ＦＥＴＪＦＥＴのゲート電極と接続されている。そして、前記実施の形態１〜８における接合ＦＥＴＪＦＥＴと逆並列にフリーホイールダイオードＦＤが接続されている。前記実施の形態１〜８における接合ＦＥＴＪＦＥＴは、しきい値電圧が１Ｖ程度と低いため、スイッチング速度のスピードアップと誤動作の防止を図るため、正負の電源を使用している。ただし、小電流でノイズが小さい場合などにおいては正電源を１つだけ用いる構成でもよい。
【０１０６】
図３４は、前記実施の形態１〜８における接合ＦＥＴを３相インバータに適用した例である。図３４において、接合ＦＥＴＧＰ１〜ＧＰ３、ＧＮ１〜ＧＮ３が前記実施の形態１〜８における接合ＦＥＴを使用している。具体的には、１相目においては、端子Ｐ１と端子Ｎ１の間に接合ＦＥＴＧＰ１と接合ＦＥＴＧＮ１が直列に接続されている。さらに、２相目においても、端子Ｐ２と端子Ｎ２の間に接合ＦＥＴＧＰ２と接合ＦＥＴＧＮ２が直列に接続されている。同様に、３相目においても、端子Ｐ３と端子Ｎ３の間に接合ＦＥＴＧＰ３と接合ＦＥＴＧＮ３が直列に接続されている。
【０１０７】
この図３４に示す３相インバータは、６００Ｖ系で使用されているＳｉ−ＩＧＢＴ（Insulated Gate Bipolar Transistor）を前記実施の形態１〜８における接合ＦＥＴに置き換えているものである。これにより、３相インバータにおいて、前記実施の形態１〜８における接合ＦＥＴはオン抵抗が低いため、導通損失を低減することができ、さらに、ユニポーラ素子であることからスイッチング損失も低減することができる。この結果、Ｓｉ−ＩＧＢＴを前記実施の形態１〜８における接合ＦＥＴに置き換えることにより、３相インバータの損失をトータルで約４０％低減することができた。すでに述べたように、本実施の形態９では、電流密度を少し落とした接合ＦＥＴを使用しているため、今後、実装技術や冷却技術が整備されれば、さらに、回路損失を低減することが可能となる。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
本発明は、横チャネル型の接合ＦＥＴなど、前記実施の形態１〜８以外のあらゆる接合ＦＥＴに適用することができる。さらに、前記実施の形態１〜８では、すべて、炭化シリコンを基板材料とする例について説明したが、これに限らず、例えば、窒化ガリウムなどのワイドバンドギャップ半導体材料にすべて適用できる。
【産業上の利用可能性】
【０１１０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１における半導体チップの構成を示す平面図である。
【図２】本発明者が検討した比較例において、接合ＦＥＴの構成を示す断面図である。
【図３】図２のＡ−Ａ´線に沿った不純物プロファイルを示すグラフである。
【図４】実施の形態１における接合ＦＥＴの構成を示す断面図である。
【図５】図４のＡ−Ａ´線に沿った不純物プロファイルを示すグラフである。
【図６】比較例において、ゲート領域とチャネル形成領域との間のバンド構造を示す模式図である。
【図７】比較例において、ドレインバイアスの影響を受けてバンド構造が変化する様子を示す模式図である。
【図８】実施の形態１において、ゲート領域とチャネル形成領域との間のバンド構造を示す模式図である。
【図９】実施の形態１において、ドレインバイアスの影響を受けてバンド構造が変化する様子を示す模式図である。
【図１０】実施の形態１における半導体装置の平面レイアウト構成の一例を示す図である。
【図１１】実施の形態１における半導体装置の平面レイアウト構成の一例を示す図である。
【図１２】実施の形態１において、ライン長と相対オン抵抗との関係を示すグラフである。
【図１３】実施の形態１において、ライン長とゲート遅延時間との関係を示すグラフである。
【図１４】実施の形態１と比較例において、ドレイン電圧とドレイン電流密度との関係を示すグラフである。
【図１５】チャネルピーク濃度とドレイン電流密度との関係を示すグラフである。
【図１６】イオン注入の条件とドレイン電流密度との関係を示すグラフである。
【図１７】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態２における接合ＦＥＴの構成を示す断面図である。
【図２３】図２２のＡ−Ａ´線に沿った不純物プロファイルを示すグラフである。
【図２４】実施の形態３における接合ＦＥＴの構成を示す断面図である。
【図２５】図２４のＡ−Ａ´線に沿った不純物プロファイルを示すグラフである。
【図２６】実施の形態４における接合ＦＥＴの構成を示す断面図である。
【図２７】図２６のＡ−Ａ´線に沿った不純物プロファイルを示すグラフである。
【図２８】実施の形態５における接合ＦＥＴの構成を示す断面図である。
【図２９】実施の形態６における接合ＦＥＴの構成を示す断面図である。
【図３０】実施の形態７における接合ＦＥＴの構成を示す断面図である。
【図３１】実施の形態８における接合ＦＥＴの構成を示す断面図である。
【図３２】接合ＦＥＴを絶縁基板上に実装した様子を示す図である。
【図３３】実施の形態１〜８における接合ＦＥＴにゲートドライバ回路を接続した例を示す回路図である。
【図３４】実施の形態１〜８における接合ＦＥＴを使用した３相インバータを示す回路図である。
【符号の説明】
【０１１２】
１Ｓ  半導体基板
Ａｃｔ  アクティブ領域
ＣＨ  チャネル形成領域
ＣＨＰ  半導体チップ
Ｄ  ダイオード
ＤＴＥ  ドレイン端子
ＤＥ  ドレイン電極
ＥＰＩ  エピタキシャル層
ＦＤ  フリーホイールダイオード
ＧＮ１〜ＧＮ３  接合ＦＥＴ
ＧＰ１〜ＧＰ３  接合ＦＥＴ
ＧＰ  ゲートパッド
ＧＲ  ゲート領域
ＧＴＥ  ゲート端子
ＨＭ  ハードマスク
ＩＬ  絶縁膜
ＪＦＥＴ  接合ＦＥＴ
Ｎ１〜Ｎ３  端子
ＮＲ  ｎ型半導体領域
Ｐ１〜Ｐ３  端子
ＰＲ  ゲート引き出し領域
Ｒ  抵抗
Ｓ  絶縁基板
ＳＥ  ソース電極
ＳＰ  ソースパッド
ＳＲ  ソース領域
ＳＴＥ  ソース端子
ＴＥ  ターミネーション領域
ＴＲ  トレンチ
Ｔｒ１  トランジスタ
Ｔｒ２  トランジスタ
Ｖａ  エネルギー障壁
Ｖｂ  エネルギー障壁
Ｖｃ  エネルギー障壁
Ｘ１  曲線
Ｘ２  曲線
【図１】
2010147405.tif 000003
【図２】
2010147405.tif 000004
【図３】
2010147405.tif 000005
【図４】
2010147405.tif 000006
【図５】
2010147405.tif 000007
【図６】
2010147405.tif 000008
【図７】
2010147405.tif 000009
【図８】
2010147405.tif 000010
【図９】
2010147405.tif 000011
【図１０】
2010147405.tif 000012
【図１１】
2010147405.tif 000013
【図１２】
2010147405.tif 000014
【図１３】
2010147405.tif 000015
【図１４】
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【図１５】
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【図１６】
2010147405.tif 000018
【図１７】
2010147405.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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