(57)【要約】【課題】レイアウト面積が小さな半導体記憶装置を提供する。【解決手段】このＭＲＡＭでは、選択された１本のディジット線ＤＬに磁化電流を流して８個（または２４８個）のメモリセルＭＣの磁気抵抗素子５を半選択状態にし、８個（または２４８個）のメモリセルＭＣの磁気抵抗素子５の全てにデータ信号ＤＩを並列に書込む。したがって、磁気抵抗素子５の記憶データが誤反転することがないので、ディジット線ＤＬに大きな磁化電流を流すことができ、磁気抵抗素子５およびトランジスタ６に流す電流を小さくすることができる。よって、トランジスタ６のチャネル幅を小さくしてメモリセルＭＣのレイアウト面積を縮小化できる。【選択図】図３
2010055667.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ行Ｎ列（ただし、Ｍ，Ｎの各々は２以上の整数である）に配置されたＭ×Ｎ個のメモリセルと、それぞれ前記Ｍ行に対応して設けられたＭ本のワード線と、それぞれ前記Ｍ行に対応して設けられたＭ本のディジット線と、それぞれ前記Ｎ列に対応して設けられたＮ本のビット線と、それぞれ前記Ｎ列に対応して設けられたＮ本のソース線とを含むメモリアレイを備え、
各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、ゲートが対応のワード線に接続され、ソースが対応のソース線に接続され、ドレインが前記磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有し、
さらに、行アドレス信号に従って前記Ｍ本のワード線のうちのいずれかのワード線を選択レベルにし、そのワード線に対応するＮ個のトランジスタを導通させる行デコーダ、
前記行デコーダによって選択されたワード線と同じ行のディジット線に磁化電流を流し、その行のＮ個のメモリセルの磁気抵抗素子を半選択状態にする第１のドライバ、および
それぞれ前記Ｎ列に対応して設けられ、それぞれＮ個のデータ信号を受け、各々が、受けたデータ信号の論理に応じた方向の書込電流を対応の列のビット線とソース線の間に流して、半選択状態にされた対応の列のメモリセルの磁気抵抗素子に前記データ信号を書込むＮ個の第２のドライバを備える、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、ＳＴＴＳ（Spin Torque transfer magnetization Switching)を利用したものがある（たとえば、非特許文献１参照）。
【０００４】
このＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線およびソース線とを含むメモリアレイを備える。各メモリセルは、磁気抵抗素子およびトランジスタを含む。磁気抵抗素子の一方電極はビット線に接続され、その他方電極はトランジスタを介してソース線に接続され、トランジスタのゲートはワード線に接続される。
【０００５】
書込動作時は、選択した行のワード線を選択レベルにしてその行の各メモリセルのトランジスタを導通させるとともに、書込データに応じた極性の書込電流を選択した列のビット線とソース線の間に流して、選択したメモリセルの磁気抵抗素子を高抵抗状態または低抵抗状態にする。読出動作時は、選択した行のワード線を選択レベルにしてその行の各メモリセルのトランジスタを導通させ、選択した列のビット線から選択したメモリセルの磁気抵抗素子およびトランジスタを介してソース線に流れる電流に基づいて、そのメモリセルの記憶データを読み出す。
【非特許文献１】IEEE 2005 A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching:Spin-RAM
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようなＭＲＡＭのメモリセルのレイアウト面積を縮小するためには、書込電流を減らしてメモリセルのトランジスタのチャネル幅を減らす必要がある。書込電流を減らす方法としては、各行に対応してディジット線を設け、選択された行のディジット線に電流を流し、その行の各磁気抵抗素子の磁化困難軸方向の磁界を発生させ、各磁気抵抗素子の抵抗状態を反転し易くする方法が考えられる。
【０００７】
しかし、この方法では、選択された行の全ての磁気抵抗素子が半選択状態にされるので、選択された行に抵抗状態が反転し易い磁気抵抗素子があると、その磁気抵抗素子の抵抗状態、すなわち記憶データが誤って反転される恐れがある。このため、ディジット線の電流による磁界を十分に大きくできず、メモリセルのレイアウト面積の低減化が抑制される恐れがある。
【０００８】
それゆえに、この発明の主たる目的は、レイアウト面積が小さな半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る半導体記憶装置は、Ｍ行Ｎ列（ただし、Ｍ，Ｎの各々は２以上の整数である）に配置されたＭ×Ｎ個のメモリセルと、それぞれＭ行に対応して設けられたＭ本のワード線と、それぞれＭ行に対応して設けられたＭ本のディジット線と、それぞれＮ列に対応して設けられたＮ本のビット線と、それぞれＮ列に対応して設けられたＮ本のソース線とを含むメモリアレイを備えたものである。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、ゲートが対応のワード線に接続され、ソースが対応のソース線に接続され、ドレインが磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有する。この半導体記憶装置は、さらに、行デコーダ、第１のドライバ、およびＮ個の第２のドライバを備える。行デコーダは、行アドレス信号に従ってＭ本のワード線のうちのいずれかのワード線を選択レベルにし、そのワード線に対応するＮ個のトランジスタを導通させる。第１のドライバは、行デコーダによって選択されたワード線と同じ行のディジット線に磁化電流を流し、その行のＮ個のメモリセルの磁気抵抗素子を半選択状態にする。Ｎ個の第２のドライバは、それぞれＮ列に対応して設けられ、それぞれＮ個のデータ信号を受ける。各第２のドライバは、受けたデータ信号の論理に応じた方向の書込電流を対応の列のビット線とソース線の間に流して、半選択状態にされた対応の列のメモリセルの磁気抵抗素子にデータ信号を書込む。
【発明の効果】
【００１０】
この発明に係る半導体記憶装置では、選択された行のディジット線の磁界によって半選択状態にされたＮ個のメモリセルの全てに並列にデータを書込む。したがって、選択された行のＮ個のメモリセルの中に記憶データが反転し易いものがあっても、そのメモリセルの記憶データは書込データに書き換えられ、誤って反転することはない。よって、ディジット線の電流による磁界を十分に大きくすることができ、メモリセルのトランジスタのチャネル幅を小さくしてメモリセルのレイアウト面積の縮小化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の一実施の形態によるＭＲＡＭの全体構成を示すブロック図である。図１において、このＭＲＡＭは、メモリアレイＭＡ１，ＭＡ２、行デコーダ１、列デコーダ２、書込回路３、および読出回路４を備える。メモリアレイＭＡ１はＲＡＭ（Random Access Memory）として使用され、メモリアレイＭＡ１はＲＯＭ（Read Only Memory）として使用される。
【００１２】
メモリアレイＭＡ１は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、それぞれ複数列に対応して設けられた複数のソース線ＳＬとを含む。
【００１３】
各メモリセルＭＣは、磁気抵抗素子５およびＮチャネルＭＯＳトランジスタ６を含む。ＮチャネルＭＯＳトランジスタ６のゲートは対応のワード線ＷＬに接続され、そのソースは対応のソース線ＳＬに接続され、そのドレインは磁気抵抗素子５を介して対応のビット線ＢＬに接続される。
【００１４】
磁気抵抗素子５は、ＳＴＴＳを利用したものであり、抵抗値のレベル変化によってデータを記憶する。磁気抵抗素子５は、対応のディジット線ＤＬに磁化電流が流されたときに発生する磁界により、抵抗状態が反転し易い半選択状態になる。半選択状態にされた磁気抵抗素子５は、対応のビット線ＢＬとソース線ＳＬの間に対応のトランジスタ６を介して流される書込電流の極性により、高抵抗状態または低抵抗状態に変化する。
【００１５】
メモリアレイＭＡ２は、列の数が異なるだけで、メモリアレイＭＡ１と同じ構成である。たとえば、メモリアレイＭＡ２の列の数は２４８であり、メモリアレイＭＡ１の列の数は８である。メモリアレイＭＡ１とＭＡ２の行の数は同じである。メモリアレイＭＡ１のワード線ＷＬとメモリアレイＭＡ２のワード線ＷＬは１本に形成されている。ディジット線ＤＬは、メモリアレイＭＡ１，ＭＡ２に別々に設けられている。
【００１６】
図１に戻って、行デコーダ１は、行アドレス信号に従って、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベル（電源電圧ＶＣＣ）にし、そのワード線ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳトランジスタ６を導通させる。列デコーダ２は、列アドレス信号に従って、複数の列のうちのいずれかの列を選択する。
【００１７】
書込回路３は、外部制御信号に従ってメモリアレイＭＡ１またはＭＡ２を選択し、選択したメモリアレイＭＡのうちの行デコーダ１によって選択されたワード線ＷＬに対応する全メモリセルＭＣに並列にデータを書込む。すなわち、書込回路３は、選択されたメモリアレイＭＡ１のうちの行デコーダ１によって選択されたワード線ＷＬに対応するディジット線ＤＬに磁化電流を流し、そのディジット線ＤＬに対応する全メモリセルＭＣを半選択状態にする。また、書込回路３は、選択されたメモリアレイＭＡの各列のビット線ＢＬとソース線ＳＬの間にその列の書込データ信号に応じた極性の電流を流し、選択されたワード線ＷＬに対応する全メモリセルＭＣに並列にデータを書込む。
【００１８】
ある列の書込データ信号が「Ｌ」レベル（“０”）の場合は、書込回路３は、その列のビット線ＢＬおよびソース線ＳＬをそれぞれ「Ｈ」レベル（電源電圧ＶＣＣ）および「Ｌ」レベル（接地電圧ＶＳＳ）にする。これにより、ビット線ＢＬから、メモリセルＭＣの磁気抵抗素子５およびＮチャネルＭＯＳトランジスタ６を介して、ソース線ＳＬに書込電流が流れ、磁気抵抗素子５はたとえば低抵抗状態にされる。
【００１９】
また、ある列の書込データ信号が「Ｈ」レベル（“１”）の場合は、その列のビット線ＢＬおよびソース線ＳＬをそれぞれ「Ｌ」レベル（接地電圧ＶＳＳ）および「Ｈ」レベル（電源電圧ＶＣＣ）にする。これにより、ソース線ＳＬから、メモリセルＭＣのＮチャネルＭＯＳトランジスタ６および磁気抵抗素子５を介して、ビット線ＢＬに書込電流が流れ、磁気抵抗素子５はたとえば高抵抗状態にされる。
【００２０】
読出回路４は、列デコーダ２によって選択された列のビット線ＢＬおよびソース線ＳＬ間に書込電圧よりも十分に低い読出電圧を印加し、ビット線ＢＬ、デコーダ１，２によって選択されたメモリセルＭＣ、ソース線ＳＬの経路に流れる読出電流に基づいて、そのメモリセルＭＣの記憶データを読み出す。たとえば、読出電流が所定のしきい値電流よりも小さい場合は、そのメモリセルＭＣの磁気抵抗素子５は高抵抗状態であるので、記憶データは“１”となる。逆に、読出電流が所定のしきい値電流よりも大きい場合は、そのメモリセルＭＣの磁気抵抗素子５は低抵抗状態であるので、記憶データは“０”となる。
【００２１】
図３は、書込回路３の構成を示す回路ブロック図である。図３では、図面の簡単化のため、２行分のメモリセルＭＣのみが示されている。図３において、書込回路３は、ＤＬドライバ１０，１３、データラッチ回路ＬＡ０〜ＬＡ２５５、およびＢＬ／ＳＬドライバ１４，１５を備える。
【００２２】
ＤＬドライバ１０は、メモリアレイＭＡ１の各行に対応して設けられたＡＮＤゲート１１およびＮチャネルＭＯＳトランジスタ１２を含む。ＡＮＤゲート１１の一方入力ノードはメモリアレイＭＡ１のディジット線ＤＬの活性化を指示するための信号ＤＬＥ１を受け、その他方入力ノードは対応のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ１２は、対応のディジット線ＤＬの一方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはＡＮＤゲート１１の出力信号を受ける。各ディジット線ＤＬの他方端は、電源電圧ＶＣＣを受ける。
【００２３】
信号ＤＬＥ１が活性化レベルの「Ｈ」レベルになり、かつ対応のワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ＡＮＤゲート１１の出力信号が「Ｈ」レベルに立ち上げられ、トランジスタ１２が導通する。これにより、電源電圧ＶＣＣのラインから、ディジット線ＤＬおよびトランジスタ１２を介して接地電圧ＶＳＳのラインに磁化電流が流れ、ディジット線ＤＬの周囲に磁界が発生し、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子５が半選択状態にされる。
【００２４】
信号ＤＬＥ１が非活性化レベルの「Ｌ」レベルになるか、対応のワード線ＷＬが非選択レベルの「Ｌ」レベルにされている場合は、ＡＮＤゲート１１の出力信号が「Ｌ」レベルになる。この場合は、トランジスタ１２が非導通になり、ディジット線ＤＬに磁化電流は流れない。
【００２５】
ＤＬドライバ１３は、メモリアレイＭＡ２の各行に対応して設けられたＡＮＤゲート１１およびＮチャネルＭＯＳトランジスタ１２を含む。ＡＮＤゲート１１の一方入力ノードはメモリアレイＭＡ２のディジット線ＤＬの活性化を指示するための信号ＤＬＥ２を受け、その他方入力ノードは対応のワード線ＷＬに接続される。ＤＬドライバ１３の他の構成および動作は、ＤＬドライバ１０と同様であるので、その説明は繰り返さない。
【００２６】
データラッチ回路ＬＡ０〜ＬＡ７はそれぞれメモリアレイＭＡ１の８つの列に対応して設けられ、データラッチ回路ＬＡ８〜ＬＡ２５５はそれぞれメモリアレイＭＡ２の２４８個の列に対応して設けられる。データラッチ回路ＬＡ０〜ＬＡ２５５は、予め８個ずつ３２個のグループに分割されている。３２個のグループに対応して、３２本の列選択線ＣＳＬ０〜ＣＳＬ３１がそれぞれ設けられている。各グループの８個のデータラッチ回路ＬＡには、それぞれ書込データ信号ＤＩ０〜ＤＩ７が与えられる。３２個のグループは所定時間ずつ順次選択され、選択されたグループの８個のデータラッチ回路ＬＡにそれぞれデータ信号ＤＩ０〜ＤＩ７が並列に書き込まれる。
【００２７】
各データラッチ回路ＬＡは、対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされている場合は対応の書込データ信号ＤＩを取り込み、対応の列選択線ＣＳＬが非選択レベルの「Ｌ」レベルにされたことに応じて対応の書込データ信号ＤＩを保持および出力する。
【００２８】
ＢＬ／ＳＬドライバ１４は、メモリアレイ選択線ＭＳＬ１が選択レベルの「Ｈ」レベルにされ、かつ制御信号Ｒ／Ｗが「Ｌ」レベルにされた場合に活性化され、データラッチ回路ＬＡ０〜ＬＡ７の出力データ信号をメモリアレイＭＡ１の半選択状態にされた８個のメモリセルＭＣに並列に書込む。
【００２９】
ＢＬ／ＳＬドライバ１５は、メモリアレイ選択線ＭＳＬ２が選択レベルの「Ｈ」レベルにされ、かつ制御信号Ｒ／Ｗが「Ｌ」レベルにされた場合に活性化され、データラッチ回路ＬＡ８〜ＬＡ２５５の出力データ信号をメモリアレイＭＡ２の半選択状態にされた２８８個のメモリセルＭＣに並列に書込む。
【００３０】
図４は、データラッチ回路ＬＡ０およびＢＬ／ＳＬドライバ１４の構成を示す回路図である。図４において、データラッチ回路ＬＡ０は、インバータ２０〜２２を含む。インバータ２０は、列選択線ＣＳＬ０が非選択レベルの「Ｌ」レベルの場合に活性化され、インバータ２１の出力信号を反転させてインバータ２１に与える。インバータ２２は、列選択線ＣＳＬ０が選択レベルの「Ｈ」レベルの場合に活性化され、書込データ信号ＤＩ０を反転させてインバータ２１に与える。
【００３１】
書込データ信号ＤＩ０が与えられ、列選択線ＣＳＬ０が選択レベルの「Ｈ」レベルに立ち上げられると、インバータ２０が非活性化されるとともにインバータ２２が活性化され、書込データ信号ＤＩ０がインバータ２２，２１を介して次段に出力される。次いで、列選択線ＣＳＬ０が非選択レベルの「Ｌ」レベルに立ち下げられると、インバータ２０が活性化されるとともにインバータ２２が非活性化され、インバータ２０，２１からなるラッチ回路によって書込データ信号ＤＩ０が保持されるとともに次段に出力される。他のデータラッチ回路ＬＡ１〜ＬＡ２５５も、データラッチ回路ＬＡ０と同様の構成である。
【００３２】
ＢＬ／ＳＬドライバ１４は、メモリアレイＭＡ１の各列に対応して設けられたＢＬドライバ１６およびＳＬドライバ１７を含む。ＢＬドライバ１６は、ゲート回路２３、ＮＡＮＤゲート２４，２６、ＯＲゲート２５、ＰチャネルＭＯＳトランジスタ２７、およびＮチャネルＭＯＳトランジスタ２８を含む。ＳＬドライバ１７は、ＮＡＮＤゲート２９、ＰチャネルＭＯＳトランジスタ３０、およびＮチャネルＭＯＳトランジスタ３１を含む。
【００３３】
書込データ信号ＤＩ０は、インバータ２２を介してＮＡＮＤゲート２４およびＯＲゲート２５の一方入力ノードに入力されるとともに、インバータ２２，２１を介してＮＡＮＤゲート２９の一方入力ノードに入力される。メモリアレイ選択線ＭＳＬ１は、ゲート回路２３およびＮＡＮＤゲート２６の一方入力ノードに接続される。制御信号Ｒ／Ｗは、ゲート回路２３およびＯＲゲート２５の他方入力ノードに入力される。ゲート回路２３の出力信号は、ＮＡＮＤゲート２４，２９の他方入力ノードに入力される。ＯＲゲート２５の出力信号はＮＡＮＤゲート２６の他方入力ノードに入力される。
【００３４】
ＰチャネルＭＯＳトランジスタ２７は、電源電圧ＶＣＣのラインと対応のビット線ＢＬの一方端との間に接続され、そのゲートはＮＡＮＤゲート２４の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２８は、対応のビット線ＢＬの一方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはＮＡＮＤゲート２６の出力信号を受ける。
【００３５】
ＰチャネルＭＯＳトランジスタ３０は、電源電圧ＶＣＣのラインと対応のソース線ＳＬの一方端との間に接続され、そのゲートはＮＡＮＤゲート２９の出力信号を受ける。ＮチャネルＭＯＳトランジスタ３１は、対応のソース線ＳＬの一方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはＮＡＮＤゲート２９の出力信号を受ける。ＢＬ／ＳＬドライバ１５も、ＢＬ／ＳＬドライバ１４と同様の構成である。
【００３６】
次に、図４に示したデータラッチ回路ＬＡ０、ＢＬドライバ１６、およびＳＬドライバ１７の動作について説明する。書込動作時は、制御信号Ｒ／Ｗが「Ｌ」レベルにされる。対応のメモリアレイ選択線ＭＳＬ１および列選択線ＣＳＬ０がともに選択レベルの「Ｈ」レベルにされ、かつ対応の書込データ信号ＤＩ０が「Ｌ」レベルにされた場合、ＮＡＮＤゲート２４，２６の出力信号がともに「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ２７が導通するとともにＮチャネルＭＯＳトランジスタ２８が非導通になり、対応のビット線ＢＬの一方端が「Ｈ」レベルにされる。また、ＮＡＮＤゲート２９の出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ３０が非導通になるとともにＮチャネルＭＯＳトランジスタ３１が導通し、対応のソース線ＳＬの一方端が「Ｌ」レベルにされる。
【００３７】
次いで、信号ＤＬＥ１が活性化レベルの「Ｈ」レベルにされるとともに選択されたワード線ＷＬが選択レベルの「Ｈ」レベルにされると、そのワード線ＷＬに対応するディジット線ＤＬに磁化電流が流れ、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子５が半選択状態にされる。また、選択されたワード線ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳトランジスタ６が導通する。これにより、電源電圧ＶＣＣのライン、ＰチャネルＭＯＳトランジスタ２７、ビット線ＢＬ、磁気抵抗素子５、ＮチャネルＭＯＳトランジスタ６、ソース線ＳＬ、ＮチャネルＭＯＳトランジスタ３１、および接地電圧ＶＳＳのラインの経路で書込電流が流れ、磁気抵抗素子５がたとえば低抵抗状態にされる。
【００３８】
また、対応のメモリアレイ選択線ＭＳＬ１および列選択線ＣＳＬ０が選択レベルの「Ｈ」レベルにされ、かつ対応の書込データ信号ＤＩ０が「Ｈ」レベルにされた場合、ＮＡＮＤゲート２４，２６の出力信号がともに「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ２７が非導通になるとともにＮチャネルＭＯＳトランジスタ２８が導通し、対応のビット線ＢＬの一方端が「Ｌ」レベルにされる。また、ＮＡＮＤゲート２９の出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ３０が導通するとともにＮチャネルＭＯＳトランジスタ３１が非導通になり、対応のソース線ＳＬの一方端が「Ｈ」レベルにされる。
【００３９】
次いで、信号ＤＬＥ１が活性化レベルの「Ｈ」レベルにされるとともに選択されたワード線ＷＬが選択レベルの「Ｈ」レベルにされると、そのワード線ＷＬに対応するディジット線ＤＬに磁化電流が流れ、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子５が半選択状態にされる。また、選択されたワード線ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳトランジスタ６が導通する。これにより、電源電圧ＶＣＣのライン、ＰチャネルＭＯＳトランジスタ３０、ソース線ＳＬ、ＮチャネルＭＯＳトランジスタ６、磁気抵抗素子５、ビット線ＢＬ、ＮチャネルＭＯＳトランジスタ２８、および接地電圧ＶＳＳのラインの経路で書込電流が流れ、磁気抵抗素子５がたとえば高抵抗状態にされる。
【００４０】
また、読出動作時は、制御信号Ｒ／Ｗが「Ｈ」レベルにされる。対応のメモリアレイ選択線ＭＳＬ１および列選択線ＣＳＬ０が選択レベルの「Ｈ」レベルにされた場合、ＮＡＮＤゲート２４，２６の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタ２７，２８がともに非導通になり、対応のビット線ＢＬの一方端がハイ・インピーダンス状態にされる。また、ＮＡＮＤゲート２９の出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ３０が非導通になるとともにＮチャネルＭＯＳトランジスタ３１が導通し、対応のソース線ＳＬの一方端が「Ｌ」レベルにされる。
【００４１】
また、選択されたワード線ＷＬが選択レベルの「Ｈ」レベルにされ、そのワード線ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳトランジスタ６が導通する。読出回路４は、選択された列のビット線ＢＬおよびソース線ＳＬ間に書込動作時の電圧よりも十分に低い読出電圧を印加し、ビット線ＢＬから選択メモリセルＭＣを介してソース線ＳＬに流れる電流に基づいて、選択メモリセルＭＣの記憶データを読み出す。
【００４２】
なお、メモリアレイ選択線ＭＳＬ１が非選択レベルの「Ｌ」レベルの場合は、データ信号ＤＩおよび制御信号Ｒ／Ｗに関係なく、ゲート回路２３の出力信号が「Ｌ」レベルになり、ＮＡＮＤゲート２４，２６，２９の出力信号がともに「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ２７，３０が非導通になるとともにＮチャネルＭＯＳトランジスタ２８，３１が導通し、ビット線ＢＬおよびソース線ＳＬの一方端に接地電圧ＶＳＳが与えられる。
【００４３】
図５は、このＭＲＡＭの書込動作を示すタイムチャートである。図５において、書込データ信号ＤＩｘは、書込データ信号ＤＩ０〜ＤＩ７のうちのいずれかのデータ信号を示している。ビット線ＢＬｘおよびソース線ＳＬｘは、そのデータ信号ＤＩｘが書き込まれる列のビット線ＢＬおよびソース線ＳＬを示している。
【００４４】
時刻ｔ０〜ｔ３では、メモリアレイＭＡ１の選択された行の８つのメモリセルＭＣに８つのデータ信号ＤＩ０〜ＤＩ７が並列に書き込まれる。図５では、８つのメモリセルＭＣのうちのあるメモリセルＭＣに「Ｈ」レベルのデータ信号ＤＩｘを書込む場合の信号の時刻変化が示されている。
【００４５】
まず時刻ｔ０において、制御信号Ｒ／Ｗが「Ｌ」レベルにされて書込動作が開始されるとともに、書込データ信号ＤＩ０〜ＤＩ７が入力される。書込データ信号ＤＩ０〜ＤＩ７のうちのある書込データ信号ＤＩｘは「Ｈ」レベルに立ち上げられる。
【００４６】
次いで時刻ｔ１において、信号ＤＬＥ１が活性化レベルの「Ｈ」レベルに立ち上げられるとともに選択されたワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、メモリアレイＭＡ１の選択されたワード線ＷＬに対応するディジット線ＤＬに磁化電流ＩＤＬ１が流される。これにより、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子５が半選択状態にされる。
【００４７】
また、選択されたワード線ＷＬに対応する各メモリセルＭＣのトランジスタ６が導通する。また、列選択線ＣＳＬ０およびメモリアレイ選択線ＭＳＬ１がともに選択レベルの「Ｈ」レベルに立ち上げられ、ＢＬ／ＳＬドライバ１４によって７組のビット線ＢＬおよびソース線ＳＬ間に書込データ信号ＤＩ０〜ＤＩ７に応じた極性の電圧が印加され、選択された７つのメモリセルＭＣにデータ信号ＤＩ０〜ＤＩ７が並列に書き込まれる。図５では、ビット線ＢＬｘおよびソース線ＳＬｘがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされた状態が示されている。
【００４８】
次に時刻ｔ２において、信号ＤＬＥ１が非活性化レベルの「Ｌ」レベルに立ち下げられ、ディジット線ＤＬの電流ＩＤＬ１が遮断される。次いで時刻ｔ３において、ワード線ＷＬ、列選択線ＣＳＬ０、およびメモリアレイ選択線ＭＳＬ１がともに非選択レベルの「Ｌ」レベルに立ち下げられる。これにより、各メモリセルＭＣのトランジスタ６は非導通にされ、ビット線ＢＬおよびソース線ＳＬはともに「Ｌ」レベルにされ、メモリアレイＭＡ１への１回の書込が終了する。なお、メモリセルＭＣのトランジスタ６を非導通にする前に、ディジット線ＤＬの電流ＩＤＬ１を遮断するのは、過剰に印加される磁界によって誤書込が発生するのを防止するためである。
【００４９】
また、時刻ｔ３〜ｔ６では、メモリアレイＭＡ１の選択された行の８つのメモリセルＭＣに８つのデータ信号ＤＩ０〜ＤＩ７が並列に書き込まれる。図５では、８つのメモリセルＭＣのうちのあるメモリセルＭＣに「Ｌ」レベルのデータ信号ＤＩｘを書込む場合の信号の時刻変化が示されている。この場合は、ビット線ＢＬｘおよびソース線ＳＬｘがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。他の動作は、時刻ｔ０〜ｔ３の書込動作と同じである。
【００５０】
また、時刻ｔ６〜ｔ８では、メモリアレイＭＡ２に対応するデータラッチ回路ＬＡ８〜ＬＡ２５５の各々にデータ信号ＤＩが書き込まれる。すなわち、時刻ｔ６において、制御信号Ｒ／Ｗが「Ｈ」レベルされるとともにメモリアレイ選択線ＭＳＬ１，ＭＳＬ２がともに「Ｌ」レベルにされて、ＢＬ／ＳＬドライバ１４，１５が非活性化され、ビット線ＢＬおよびソース線ＳＬが「Ｌ」レベルに固定される。また、データ信号ＤＩ０〜ＤＩ７が所定の周期で３１回入力するとともに、列選択線ＣＳＬ１〜ＣＳＬ３１を１本ずつ所定の周期で順次「Ｈ」レベルにする。これにより、データラッチ回路ＬＡ８〜ＬＡ２５５の各々にデータ信号ＤＩが書き込まれる。
【００５１】
また、時刻ｔ８〜ｔ１１では、メモリアレイＭＡ２の選択された行の２４８個のメモリセルＭＣにデータラッチ回路ＬＡ８〜ＬＡ２５５から出力される２４８個のデータ信号ＤＩが並列に書き込まれる。図５では、２４８個のメモリセルＭＣのうちのあるメモリセルＭＣに「Ｈ」レベルのデータ信号ＤＩｘを書込む場合の信号の時刻変化が示されている。
【００５２】
まず時刻ｔ８において、制御信号Ｒ／Ｗが「Ｌ」レベルにされて書込動作が開始される。次いで時刻ｔ９において、信号ＤＬＥ２が活性化レベルの「Ｈ」レベルに立ち上げられるとともに選択されたワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、メモリアレイＭＡ２の選択されたワード線ＷＬに対応するディジット線ＤＬに磁化電流ＩＤＬ２が流される。これにより、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子５が半選択状態にされる。
【００５３】
また、選択されたワード線ＷＬに対応する各メモリセルＭＣのトランジスタ６が導通する。また、メモリアレイ選択線ＭＳＬ２が選択レベルの「Ｈ」レベルに立ち上げられ、ＢＬ／ＳＬドライバ１５によって２４８組のビット線ＢＬおよびソース線ＳＬ間にデータラッチ回路ＬＡ８〜ＬＡ２５５の出力データ信号ＤＩに応じた極性の電圧が印加され、選択された２４８個のメモリセルＭＣに２４８個のデータ信号ＤＩが並列に書き込まれる。図５では、ビット線ＢＬｘおよびソース線ＳＬｘがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた状態が示されている。
【００５４】
次に時刻ｔ１０において、信号ＤＬＥ２が非活性化レベルの「Ｌ」レベルに立ち下げられ、ディジット線ＤＬの電流ＩＤＬ２が遮断される。次いで時刻ｔ１１において、ワード線ＷＬおよびメモリアレイ選択線ＭＳＬ２がともに非選択レベルの「Ｌ」レベルに立ち下げられ、メモリアレイＭＡ２への書込が終了する。
【００５５】
図６は、この実施の形態の比較例を示す回路ブロック図であって、図３と対比される図である。図６において、この比較例では、ＤＬドライバ１３が除去され、メモリアレイＭＡ１，ＭＡ２にディジット線ＤＬとＤＬドライバ１０が共通に設けられる。これに伴い、信号ＤＬＥ１，ＤＬＥ２が信号ＤＬＥで置換される。また、データラッチ回路ＬＡ０〜ＬＡ２５５が除去され、ＢＬ／ＳＬドライバ１４，１５がＢＬ／ＤＬドライバ３５で置換される。ＢＬ／ＳＬドライバ３５は、制御信号Ｒ／Ｗが「Ｌ」レベルの場合に活性化され、データ信号ＤＩ０〜ＤＩ７に従って、列選択線ＣＳＬ０〜ＣＳＬ３１のうちの「Ｈ」レベルにされた列選択線ＣＳＬに対応する８組のビット線ＢＬおよびソース線ＳＬを駆動し、８つのメモリセルＭＣにデータ信号ＤＩ０〜ＤＩ７を書込む。
【００５６】
書込動作時は、制御信号Ｒ／Ｗが「Ｌ」レベルにされてＢＬ／ＳＬドライバ３５が活性化される。選択されたワード線ＷＬが「Ｈ」レベルにされるとともに、信号ＤＬＥが「Ｈ」レベルにされ、選択されたワード線ＷＬに対応するディジット線ＤＬに磁化電流が流れ、そのディジット線ＤＬに対応する２５６個のメモリセルＭＣの磁気抵抗素子５が半選択状態にされる。また、選択されたワード線ＷＬに対応する２５６個のメモリセルＭＣのトランジスタ６が導通する。また、データ信号ＤＩ０〜ＤＩ７が入力されるとともに、列選択線ＣＳＬ０〜ＣＳＬ３１のうちのいずれかの列選択線ＣＳＬが「Ｈ」レベルにされ、ＢＬ／ＳＬドライバ３５により、その列選択線ＣＳＬに対応する８つのメモリセルＭＣにデータ信号ＤＩ０〜ＤＩ７が書き込まれる。
【００５７】
この比較例では、１本のディジット線ＤＬに対応する２５６個のメモリセルＭＣの磁気抵抗素子５が半選択状態にされ、８個のメモリセルＭＣの磁気抵抗素子５のみにデータ信号ＤＩが書き込まれる。したがって、残りの２４８個のメモリセルＭＣの磁気抵抗素子５のうちの記憶データが反転し易い磁気抵抗素子５では、記憶データが誤反転する恐れがある。
【００５８】
これに対して本願発明では、１本のディジット線ＤＬに対応する８個（または２４８個）のメモリセルＭＣの磁気抵抗素子５が半選択状態にされ、半選択状態にされた８個（または２４８個）のメモリセルＭＣの磁気抵抗素子５の全てにデータ信号ＤＩが並列に書き込まれる。したがって、磁気抵抗素子５の記憶データが誤反転することはない。このため、ディジット線ＤＬに大きな磁化電流を流すことができ、磁気抵抗素子５およびトランジスタ６に流す電流を小さくすることができる。よって、トランジスタ６のチャネル幅を小さくしてメモリセルＭＣのレイアウト面積を小さくすることができ、ＭＲＡＭのレイアウト面積を縮小することができる。
【００５９】
また、本願発明では、メモリアレイＭＡ１のディジット線ＤＬの長さをメモリアレイＭＡ２のディジット線ＤＬの長さよりも短くしたので、ＲＡＭであるメモリアレイＭＡ１の書込動作を高速に行なうことができる。
【００６０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】この発明の一実施の形態によるＭＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイの構成を示す回路図である。
【図３】図１に示した書込回路の構成を示す回路ブロック図である。
【図４】図３に示したデータラッチ回路およびＢＬ／ＳＬドライバの構成を示す回路図である。
【図５】図１〜図４に示したＭＲＡＭの書込動作を示すタイムチャートである。
【図６】実施の形態の比較例を示す回路ブロック図である。
【符号の説明】
【００６２】
ＭＡ１，ＭＡ２  メモリアレイ、１  行デコーダ、２  列デコーダ、３  書込回路、４  読出回路、ＭＣ  メモリセル、ＷＬ  ワード線、ＤＬ  ディジット線、ＢＬ  ビット線、ＳＬ  ソース線、ＣＳＬ  列選択線、ＭＳＬ  メモリアレイ選択線、５  磁気抵抗素子、６，１２，２８，３１  ＮチャネルＭＯＳトランジスタ、１０，１３  ＤＬドライバ、１１  ＡＮＤゲート、１４，１５，３５  ＢＬ／ＳＬドライバ、ＬＡ  データラッチ回路、１６  ＢＬドライバ、１７  ＳＬドライバ、２０〜２２  インバータ、２３  ゲート回路、２４，２６，２９  ＮＡＮＤゲート、２５  ＯＲゲート、２７，３０  ＰチャネルＭＯＳトランジスタ。
【図１】
2010055667.tif 000003
【図２】
2010055667.tif 000004
【図３】
2010055667.tif 000005
【図４】
2010055667.tif 000006
【図５】
2010055667.tif 000007
【図６】
2010055667.tif 000008