(57)【要約】【課題】全差動増幅回路において、コモンモードフィードバック動作を行う際における消費電力を低減する。【解決手段】全差動増幅回路は、入力差動対を成す第１の入力信号及び第２の入力信号を差動増幅して、対を成す第１の中間信号及び第２の中間信号を生成する差動増幅部と、前記第１の中間信号を増幅して第１の出力信号を生成する第１のＡＢ級増幅部と、前記第２の中間信号を増幅して第２の出力信号を生成する第２のＡＢ級増幅部とを備える。前記第１の出力信号及び前記第２の出力信号は、出力差動対を成し、前記第１のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第１のフィードバック信号によって調整された基準電圧を基準として前記第１の中間信号を増幅し、前記第２のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第２のフィードバック信号によって調整された基準電圧を基準として前記第２の中間信号を増幅する。【選択図】図１
2010288266.tif 000002
【特許請求の範囲】
【請求項１】
入力差動対を成す第１の入力信号及び第２の入力信号を差動増幅して、対を成す第１の中間信号及び第２の中間信号を生成する差動増幅部と、
前記第１の中間信号を増幅して第１の出力信号を生成する第１のＡＢ級増幅部と、
前記第２の中間信号を増幅して第２の出力信号を生成する第２のＡＢ級増幅部とを備え、
前記第１の出力信号及び前記第２の出力信号は、出力差動対を成し、
前記第１のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第１のフィードバック信号によって調整された基準電圧を基準として前記第１の中間信号を増幅し、
前記第２のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第２のフィードバック信号によって調整された基準電圧を基準として前記第２の中間信号を増幅する、
ことを特徴とする全差動増幅回路。
【請求項２】
前記第１のＡＢ級増幅部は、
ソースが電源電位に接続され、ドレインから前記第１の出力信号を出力する第１のＰＭＯＳトランジスタと、
ソースがグランド電位に接続され、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、
第１の基準信号に対する前記第１の中間信号の差分である第１の信号を前記第１のＰＭＯＳトランジスタのゲートへ伝達する第１の伝達部と、
第２の基準信号に対する前記第１の中間信号の差分である第２の信号を前記第１のＮＭＯＳトランジスタのゲートへ伝達する第２の伝達部と、
前記第１の出力信号及び前記第２の出力信号を受けて、前記第１のフィードバック信号を用いて前記第１の基準信号又は前記第２の基準信号を調整する第１の調整部とを含み、
前記第２のＡＢ級増幅部は、
ソースが電源電位に接続され、ドレインから前記第２の出力信号を出力する第２のＰＭＯＳトランジスタと、
ソースがグランド電位に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
第３の基準信号に対する前記第２の中間信号の差分である第３の信号を前記第２のＰＭＯＳトランジスタのゲートへ伝達する第３の伝達部と、
第４の基準信号に対する前記第２の中間信号の差分である第４の信号を前記第２のＮＭＯＳトランジスタのゲートへ伝達する第４の伝達部と、
前記第１の出力信号及び前記第２の出力信号を受けて、前記第２のフィードバック信号を用いて前記第３の基準信号又は前記第４の基準信号を調整する第２の調整部とを含む、
ことを特徴とする請求項１に記載の全差動増幅回路。
【請求項３】
前記第１の調整部は、
前記第１の出力信号を一端で受ける第１のコンデンサと、
前記第２の出力信号を一端で受ける第２のコンデンサと、
を含み、
前記第１のコンデンサの他端と前記第２のコンデンサの他端とは、互いに接続されるとともに前記第１の基準信号又は前記第２の基準信号が保持されるべきノードに接続されており、
前記第２の調整部は、
前記第１の出力信号を一端で受ける第３のコンデンサと、
前記第２の出力信号を一端で受ける第４のコンデンサと、
を含み、
前記第３のコンデンサの他端と前記第４のコンデンサの他端とは、互いに接続されるとともに前記第３の基準信号又は前記第４の基準信号が保持されるべきノードに接続されている
ことを特徴とする請求項２に記載の全差動増幅回路。
【請求項４】
前記第１の調整部は、
前記第１の中間信号をサンプリングする期間に前記第１のコンデンサと並列に接続される第５のコンデンサと、
前記第１の中間信号をサンプリングする期間に前記第２のコンデンサと並列に接続される第６のコンデンサとを含み、
前記第５のコンデンサの一端と前記第６のコンデンサの一端とは、互いに接続されるとともに、前記第１の中間信号をホールドする期間に、前記第１の基準信号が供給されるノード又は前記第２の基準信号が供給されるノードに接続されて、
前記第５のコンデンサの他端と前記第６のコンデンサの他端とは、前記第１の中間信号をホールドする期間に前記第１の出力信号及び前記第２の出力信号のコモンレベルを目標値にするために設定されるコモンレベル基準信号に接続され、
前記第２の調整部は、
前記第２の中間信号をサンプリングする期間に前記第３のコンデンサと並列に接続される第７のコンデンサと、
前記第２の中間信号をサンプリングする期間に前記第４のコンデンサと並列に接続される第８のコンデンサとを含み、
前記第７のコンデンサの一端と前記第８のコンデンサの一端とは、互いに接続されるとともに、前記第２の中間信号をホールドする期間に、前記第３の基準信号が供給されるノード又は前記第４の基準信号が供給されるノードに接続され、
前記第７のコンデンサの他端と前記第８のコンデンサの他端とは、前記第２の中間信号をホールドする期間に前記コモンレベル基準信号に接続されている
ことを特徴とする請求項３に記載の全差動増幅回路。
【請求項５】
前記第１の調整部は、
前記第１の中間信号をホールドする期間に前記第１のコンデンサと並列に接続される第５のコンデンサと、
前記第１の中間信号をホールドする期間に前記第２のコンデンサと並列に接続される第６のコンデンサとを含み、
前記第５のコンデンサの一端と前記第６のコンデンサの一端とは、互いに接続されるとともに、前記第１の中間信号をサンプリングする期間に、前記第１の基準信号が供給されるノード又は前記第２の基準信号が供給されるノードに接続され、
前記第５のコンデンサの他端と前記第６のコンデンサの他端とは、前記第１の中間信号をサンプリングする期間に、前記第１の出力信号及び前記第２の出力信号のコモンレベルを目標値にするために設定されるコモンレベル基準信号に接続され、
前記第２の調整部は、
前記第２の中間信号をホールドする期間に前記第３のコンデンサと並列に接続される第７のコンデンサと、
前記第２の中間信号をホールドする期間に前記第４のコンデンサと並列に接続される第８のコンデンサとを含み、
前記第７のコンデンサの一端と前記第８のコンデンサの一端とは、互いに接続されるとともに、前記第２の中間信号をサンプリングする期間に、前記第３の基準信号が供給されるのノード又は前記第４の基準信号が供給されるノードに接続され、
前記第７のコンデンサの他端と前記第８のコンデンサの他端とは、前記第２の中間信号をサンプリングする期間に前記コモンレベル基準信号に接続されている
ことを特徴とする請求項３に記載の全差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動増幅回路に関する。
【背景技術】
【０００２】
Ｓ／Ｈのようなスイッチトキャパシタ回路に適用する２段増幅構成の広帯域全差動アンプにおいて、１段目を高いカットオフ周波数を持つＡ級アンプとし、２段目をソース接地ＡＢ級アンプとすることで、位相補償を不要とし低消費電力化することが可能である。
【０００３】
さらに、２段目のソース接地ＡＢ級アンプのバイアス回路を、連続時間動作型ではなくクロック動作するダイナミックバイアス回路で構成すると、回路の簡素化が可能となりさらなる低消費電力化が見込まれる（非特許文献１参照）。
【０００４】
全差動アンプでは、出力同相電位を信号コモンモード電圧（以下Ｖｃｍ）など所望の基準信号に設定する必要がある。この機能は、全出力信号の同相成分を検出し、検出結果とＶｃｍとの差に応じて、全差動アンプにフィードバック信号を提供するコモンモードフィードバック回路（以下ＣＭＦＢ回路）で実現する。
【０００５】
特許文献１の図１には、差動増幅器２０において、同相モード・フィードバック回路５０が差動部３０の複数の出力信号の同相成分を検出し、検出した差に比例したフィードバック信号を差動部３０へ帰還することが記載されている。これにより、特許文献１によれば、同相モード電圧が所定の基準電圧からドリフトするのを防止できるとされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−２９７６１号公報
【非特許文献】
【０００７】
【非特許文献１】「Ａ  １４ｂ  ７４ＭＳ／ｓ  ＣＭＯＳ  ＡＦＥ  ｆｏｒ  Ｔｒｕｅ  Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｃａｍｃｏｒｄｅｒｓ」（２００６  ＩＳＳＣＣ）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載された差動増幅器では、同相モード・フィードバック回路５０がフィードバック信号を帰還する先が差動部３０であるため、フィードバック信号を反転するための反転アンプ５４が別途必要となり、消費電力が増大する可能性がある。また、同相モード・フィードバック回路５０における経路に３つの位相遅れ要因（３組の容量素子及び抵抗素子）が存在することにより、フィードバック動作の安定性を満たすための設計負荷が増大するとともに消費電力が増大する可能性がある。加えて、１段目の増幅器のフリッカノイズを除去する場合にはオートゼロ技術が必要となるが、安定性確保の為に消費電力の増大を伴う。
【０００９】
本発明の目的は、全差動増幅回路において、コモンモードフィードバック動作を行う際における消費電力を低減することにある。或いは、本発明の目的は、オートゼロ技術を用いずに１段目の増幅器のフリッカノイズを除去することで、ノイズ除去の際の消費電力を低減することにある。
【課題を解決するための手段】
【００１０】
本発明の１つの側面に係る全差動増幅回路は、入力差動対を成す第１の入力信号及び第２の入力信号を差動増幅して、対を成す第１の中間信号及び第２の中間信号を生成する差動増幅部と、前記第１の中間信号を増幅して第１の出力信号を生成する第１のＡＢ級増幅部と、前記第２の中間信号を増幅して第２の出力信号を生成する第２のＡＢ級増幅部とを備え、前記第１の出力信号及び前記第２の出力信号は、出力差動対を成し、前記第１のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第１のフィードバック信号によって調整された基準電圧を基準として前記第１の中間信号を増幅し、前記第２のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第２のフィードバック信号によって調整された基準電圧を基準として前記第２の中間信号を増幅する。
【発明の効果】
【００１１】
本発明によれば、全差動増幅回路において、コモンモードフィードバック動作を行う際における消費電力を低減することができる。或いは、オートゼロ技術を用いずに１段目の増幅器のフリッカノイズを除去することで、ノイズ除去の際の消費電力を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る全差動増幅回路２００の構成を示す図。
【図２】本発明の実施形態におけるクロック信号の波形を示すタイミングチャート。
【図３】本発明の第１実施例に係る全差動増幅回路２００ｉの回路構成例を示す図。
【図４】本発明の第２実施例に係る全差動増幅回路２００ｊの回路構成例を示す図。
【図５】本発明の実施形態に係る全差動増幅回路２００を適用したＳ／Ｈアプリケーションの回路図。
【発明を実施するための形態】
【００１３】
本発明の実施形態に係る全差動増幅回路２００を、図１、３を用いて説明する。図１は、本発明の実施形態に係る全差動増幅回路２００の構成を示す図である。図３は、全差動増幅回路２００を具体化した第１実施例の全差動増幅回路２００ｉの構成を示す図である。
【００１４】
全差動増幅回路２００は、２段増幅型の増幅回路である。全差動増幅回路２００は、入力差動対を成す２つの入力信号（第１の入力信号、第２の入力信号）Ｖｉｎｐ、Ｖｉｎｎを受けて、出力差動対を成す２つの出力信号（第１の出力信号、第２の出力信号）Ｖｏｐ、Ｖｏｎを出力する。全差動増幅回路２００は、クロック回路１０２、バイアス電圧発生回路（供給部）１０１、差動増幅部１０、及び２つのＡＢ級増幅部２０ｐ，２０ｎを備える。
【００１５】
クロック回路１０２は、２つのＡＢ級増幅部２０ｐ，２０ｎのそれぞれへ、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２を供給する。全差動増幅回路２００がＳ／Ｈ等の離散時間信号処理に適用される事を前提としているので、クロック回路１０２は、後述する図２に示す第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２とのような２相ノンオーバーラップクロックを発生する。第１のクロック信号ＣＬＫ１がＨレベルになる期間φ１と第２のクロック信号ＣＬＫ２がＨレベルになる期間φ２とは、互いに重ならず、ノンオーバーラップ期間ΔＴの間隔を有する。
【００１６】
バイアス電圧発生回路１０１は、２つのＡＢ級増幅部２０ｐ，２０ｎのそれぞれへバイアス電圧を供給する。バイアス電圧発生回路１０１が出力するバイアス電圧は、第１のバイアス電圧Ｖｂｉａｓ１、第２バイアス電圧Ｖｂｉａｓ２、第３のバイアス電圧Ｖｂｉａｓ１’、第４のバイアス電圧Ｖｂｉａｓ２’、及びコモンレベル基準信号（同相電圧）Ｖｃｍを含みうる。第１のバイアス電圧Ｖｂｉａｓ１及び第２のバイアス電圧Ｖｂｉａｓ２は、ＡＢ級増幅部２０ｐにおけるＡＢ級バイアスに必要な電圧である。第３のバイアス電圧Ｖｂｉａｓ１’及び第４のバイアス電圧Ｖｂｉａｓ２’は、ＡＢ級増幅部２０ｎにおけるＡＢ級バイアスに必要な電圧である。第１のバイアス電圧Ｖｂｉａｓ１と第３のバイアス電圧Ｖｂｉａｓ１’とは同一の電圧でありうる。第２のバイアス電圧Ｖｂｉａｓ２と第４のバイアス電圧Ｖｂｉａｓ２’とは同一の信号でありうる。コモンレベル基準信号Ｖｃｍは、コモンモードフィードバック（以下、ＣＭＦＢ）動作に必要な電圧である。
【００１７】
差動増幅部１０は、１段目の増幅を行う。差動増幅部１０は、対を成す２つの入力信号Ｖｉｎｐ,Ｖｉｎｎの差動増幅を行う。これにより、差動増幅部１０は、対を成す２つの中間信号（第１の中間信号、第２の中間信号）Ｖａｐ、Ｖａｎを生成して出力する。差動増幅部１０は、中間信号ＶａｐをＡＢ級増幅部２０ｐへ出力し、中間信号ＶａｎをＡＢ級増幅部２０ｎへ出力する。差動増幅部１０は、入力トランジスタＭ１、入力トランジスタＭ２、負荷素子１０３、負荷素子１０４、及び電流源Ｉ１を含む。
【００１８】
ＡＢ級増幅部（第１のＡＢ級増幅部）２０ｐは、中間信号Ｖａｐを増幅する。ＡＢ級増幅部２０ｐは、第１の出力信号Ｖｏｐ及び第２の出力信号Ｖｏｎのコモンモード成分であるフィードバック信号（第１のフィードバック信号）Ｖｆｐによって調整された基準電圧を基準として中間信号Ｖａｐを増幅する。具体的には、ＡＢ級増幅部２０ｐは、中間信号Ｖａｐをサンプリングする期間に、フィードバック信号Ｖｆｐを用いて第１の基準信号又は第２の基準信号を調整する。そして、ＡＢ級増幅部２０ｐは、、中間信号Ｖａｐをホールドする期間に、第１の基準信号及び第２の基準信号を基準として中間信号Ｖａｐを増幅する。これにより、ＡＢ級増幅部２０ｐは、出力信号Ｖｏｐを生成して出力する。ＡＢ級増幅部２０ｐは、ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）Ｍ３、ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）Ｍ４、第１の伝達部２１ｐ、第２の伝達部２３ｐ、及び調整部（第１の調整部）２２ｐを含む。
【００１９】
ＰＭＯＳトランジスタＭ３は、ソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭ４のドレインに接続され、ゲートが第１の伝達部２１ｐに接続されている。ＰＭＯＳトランジスタＭ３は、ドレインから出力信号Ｖｏｐを出力する。
【００２０】
ＮＭＯＳトランジスタＭ４は、ソースがグランド電位に接続され、ドレインがＰＭＯＳトランジスタＭ３のドレインに接続され、ゲートが第２の伝達部２３ｐに接続されている。ＮＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３と共通のドレインから出力信号Ｖｏｐを出力する。
【００２１】
第１の伝達部２１ｐは、第１のクロック信号ＣＬＫ１に同期して、第１の基準ノードｎ７（図３）に保持された第１の基準信号に対する中間信号Ｖａｐの差分をとることにより第１の信号を生成してＰＭＯＳトランジスタＭ３のゲートへ伝達する。第１の伝達部２１ｐは、コンデンサＣ３、及びＡＢ級バイアススイッチング回路１０５の一部を含む。
【００２２】
第２の伝達部２３ｐは、第１のクロック信号ＣＬＫ１に同期して、第２の基準ノードｎ８（図３）に保持された第２の基準信号に対する中間信号Ｖａｐの差分をとることにより第２の信号を生成してＮＭＯＳトランジスタＭ４のゲートへ伝達する。第２の伝達部２３ｐは、コンデンサＣ４、及びＡＢ級バイアススイッチング回路１０５の他の一部を含む。
【００２３】
第１の伝達部２１ｐ及び第２の伝達部２３ｐは、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４をＡＢ級バイアスする。これにより、低消費電力動作を実現する。ＡＢ級バイアス手法は、例えば、次のようにして実現される。第１のクロック信号ＣＬＫ１がＨレベルの期間においてコンデンサＣ３，Ｃ４に適切な電荷がサンプリングされた後、第１のクロック信号ＣＬＫ１がＬレベルの期間においてコンデンサＣ３，Ｃ４がオフセット電圧源として動作する事によって実現される。
【００２４】
調整部２２ｐは、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２の一方のクロック信号に同期して、フィードバック信号Ｖｆｐを用いて第１の基準信号又は第２の基準信号を調整する。フィードバック信号Ｖｆｐは、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分に応じた信号である。調整部２２ｐは、ＣＭＦＢ回路１０７を含む。ＣＭＦＢ回路１０７は、対を成す２つの出力信号Ｖｏｎ、Ｖｏｐ、コモンレベル基準信号Ｖｃｍ、第１のクロック信号ＣＬＫ１、及び第２のクロック信号ＣＬＫ２を受ける。ＣＭＦＢ回路１０７は、２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分を適正な値に保つようにフィードバック信号Ｖｆｐを第１の基準ノードｎ７又は第２の基準ノードｎ８へ供給する。すなわち、ＣＭＦＢ回路１０７は、第１のクロック信号ＣＬＫ１又は第２のクロック信号ＣＬＫ２に同期して、コモンレベル基準信号Ｖｃｍに対する２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分の差分をとることによりフィードバック信号Ｖｆｐを生成する。ＣＭＦＢ回路１０７は、生成したフィードバック信号Ｖｆｐを第１の基準ノードｎ７又は第２の基準ノードｎ８へ供給することにより、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲートのバイアス電圧（基準信号）をコントロール（調整）する。
【００２５】
図３に示すように、調整部２２ｐがフィードバック信号Ｖｆｐを第２の基準ノードｎ８へ供給する場合、第１の伝達部２１ｐ及び第２の伝達部２３ｐは次のような動作を行う。第１の基準ノードｎ７には、第１のバイアス電圧Ｖｂｉａｓ１が第１基準信号として保持される。第１の伝達部２１ｐは、第１のクロック信号ＣＬＫ１に同期して、第１の基準信号に対する中間信号Ｖａｐの差分をとることにより第１の信号を生成してＰＭＯＳトランジスタＭ３のゲートへ伝達する。第２の基準ノードｎ８には、第２の伝達部２３ｐにより、第２のバイアス電圧Ｖｂｉａｓ２にフィードバック信号Ｖｆｐを加算した電圧が第２の基準信号として保持される。即ち、第２の伝達部２３ｐは、調整前の第２の基準信号として第２のバイアス電圧Ｖｂｉａｓ２を受けて、第２のバイアス電圧Ｖｂｉａｓ２をフィードバック信号Ｖｆｐによって調整し、調整された第２の基準信号を得る。第２の伝達部２３ｐは、その調整された第２の基準信号に対する中間信号Ｖａｐの差分をとることにより第２の信号を生成する。第２の伝達部２３ｐは、生成した第２の信号をＮＭＯＳトランジスタＭ４のゲートへ伝達する。これにより、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４は、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分が基準値（コモンレベル基準信号Ｖｃｍ）になるように増幅動作を行うことにより、出力信号Ｖｏｐを生成して出力する。
【００２６】
再び図３に注目して説明を行う。ＡＢ級増幅部（第２のＡＢ級増幅部）２０ｎは、中間信号Ｖａｎを増幅する。ＡＢ級増幅部２０ｎは、第１の出力信号Ｖｏｐ及び第２の出力信号Ｖｏｎのコモンモード成分であるフィードバック信号（第２のフィードバック信号）Ｖｆｎによって調整された基準電圧を基準として中間信号Ｖａｎを増幅する。具体的には、ＡＢ級増幅部２０ｎは、中間信号Ｖａｎをサンプリングする期間に、フィードバック信号Ｖｆｎを用いて第３の基準信号又は第４の基準信号を調整する。そして、ＡＢ級増幅部２０ｎは、中間信号Ｖａｎをホールドする期間に、第３の基準信号及び第４の基準信号を基準として中間信号Ｖａｎを増幅する。これにより、ＡＢ級増幅部２０ｎは、出力信号Ｖｏｎを生成して出力する。ＡＢ級増幅部２０ｎは、ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）Ｍ５、ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）Ｍ６、第３の伝達部２１ｎ、第４の伝達部２３ｎ、及び調整部（第２の調整部）２２ｎを含む。
【００２７】
ＰＭＯＳトランジスタＭ５は、ソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭ６のドレインに接続され、ゲートが第３の伝達部２１ｎに接続されている。ＰＭＯＳトランジスタＭ５は、ドレインから２つの出力信号の一方の出力信号Ｖｏｎを出力する。
【００２８】
ＮＭＯＳトランジスタＭ６は、ソースがグランド電位に接続され、ドレインがＰＭＯＳトランジスタＭ５のドレインに接続され、ゲートが第４の伝達部２３ｎに接続されている。ＮＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ５と共通のドレインから出力信号Ｖｏｎを出力する。
【００２９】
第３の伝達部２１ｎは、第１のクロック信号ＣＬＫ１に同期して、第３の基準ノードｎ５に保持された第３の基準信号に対する中間信号Ｖａｎの差分をとることにより第３の信号を生成してＰＭＯＳトランジスタＭ５のゲートへ伝達する。第３の伝達部２１ｎは、コンデンサＣ１、及びＡＢ級バイアススイッチング回路１０６の一部を含む。
【００３０】
第４の伝達部２３ｎは、第１のクロック信号ＣＬＫ１に同期して、第４の基準ノードｎ６に保持された第４の基準信号に対する中間信号Ｖａｎの差分をとることにより第４の信号を生成してＮＭＯＳトランジスタＭ６のゲートへ伝達する。第４の伝達部２３ｎは、コンデンサＣ２、及びＡＢ級バイアススイッチング回路１０６の他の一部を含む。
【００３１】
第３の伝達部２１ｎ及び第４の伝達部２３ｎは、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６をＡＢ級バイアスする。これにより、低消費電力動作を実現する。ＡＢ級バイアス手法は、例えば、次のようにして実現される。第１のクロック信号ＣＬＫ１がＨレベルの期間においてコンデンサＣ１，Ｃ２に適切な電荷がサンプリングされた後、第１のクロック信号ＣＬＫ１がＬレベルの期間においてコンデンサＣ１，Ｃ２がオフセット電圧源として動作する事によって実現される。
【００３２】
調整部２２ｎは、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２の一方のクロック信号に同期して、フィードバック信号Ｖｆｎを用いて第３の基準信号又は第４の基準信号を調整する。フィードバック信号Ｖｆｎは、対を成す２つの出力信号Ｖｏｎ，Ｖｏｐのコモンモード成分に応じた信号である。調整部２２ｎは、ＣＭＦＢ回路１０８を含む。ＣＭＦＢ回路１０８は、対を成す２つの出力信号Ｖｏｎ、Ｖｏｐ、コモンレベル基準信号Ｖｃｍ、第１のクロック信号ＣＬＫ１、及び第２のクロック信号ＣＬＫ２を受ける。ＣＭＦＢ回路１０８は、２つの出力信号Ｖｏｎ、Ｖｏｐのコモンモード成分を適正な値に保つようにフィードバック信号Ｖｆｎを第３の基準ノードｎ５又は第４の基準ノードｎ６へ供給する。すなわち、ＣＭＦＢ回路１０８は、第１のクロック信号ＣＬＫ１又は第２のクロック信号ＣＬＫ２に同期して、コモンレベル基準信号Ｖｃｍに対する２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分の差分をとることによりフィードバック信号Ｖｆｎを生成する。ＣＭＦＢ回路１０８は、生成したフィードバック信号Ｖｆｎを第３の基準ノードｎ５又は第４の基準ノードｎ６へ供給することにより、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲートのバイアス電圧（基準信号）をコントロールする。
【００３３】
図３に示すように、調整部２２ｎがフィードバック信号Ｖｆｎを第４の基準ノードｎ６へ供給する場合、第３の伝達部２１ｎ及び第４の伝達部２３ｎは次のような動作を行う。第３の基準ノードｎ５には、第３のバイアス電圧Ｖｂｉａｓ１’が第３の基準信号として保持される。第３の伝達部２１ｎは、第１のクロック信号ＣＬＫ１に同期して、第３の基準信号に対する中間信号Ｖａｎの差分をとることにより第３の信号を生成してＰＭＯＳトランジスタＭ５のゲートへ伝達する。第４の基準ノードｎ６には、第４の伝達部２３ｎにより、第４のバイアス電圧Ｖｂｉａｓ２’にフィードバック信号Ｖｆｎを加算した電圧が第４の基準信号として保持される。即ち、第４の伝達部２３ｎは、調整前の第４の基準信号として第４のバイアス電圧Ｖｂｉａｓ２’を受けて、第４のバイアス電圧Ｖｂｉａｓ２’をフィードバック信号Ｖｆｎによって調整し、調整された第４の基準信号を得る。第４の伝達部２３ｎは、その第４の基準信号に対する中間信号Ｖａｎの差分をとることにより第４の信号を生成する。第４の伝達部２３ｎは、生成した第４の信号をＮＭＯＳトランジスタＭ６のゲートへ伝達する。これにより、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６は、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分が基準値（コモンレベル基準信号Ｖｃｍ）になるように増幅動作を行うことにより、出力信号Ｖｏｎを生成して出力する。図３においては、対を成す２つの出力信号のコモンモード成分に応じたフィードバック信号を、第２の基準ノードｎ８および第４の基準ノードｎ６に帰還する例を示した。しかし、第２実施形態で説明するように、第１の基準ノードｎ７および第３の基準ノードｎ５に帰還しても良い。
【００３４】
このように、本実施形態では、対を成す２つの出力信号のコモンモード成分に応じたフィードバック信号を２つのＡＢ級増幅部のそれぞれにおける２つの基準ノードの一方へ帰還することによって２つの基準信号の一方を調整する。第１の伝達部及び第３の伝達部は、それぞれ、２つの基準信号に対する中間信号の差分をとることにより第１の信号及び第３の信号を生成してＰＭＯＳトランジスタのゲートへ伝達する。また、第２の伝達部及び第４の伝達部のそれぞれは、それぞれ、２つの基準信号に対する中間信号の差分をとることにより第２の信号及び第４の信号を生成してＮＭＯＳトランジスタのゲートへ伝達する。これにより、フィードバック信号を帰還するために反転アンプを設ける必要がないので、消費電力を低減できる。
【００３５】
また、仮に、ＣＭＦＢループ内に、位相遅れ要因である極が複数個発生すると、ＣＭＦＢ動作の安定性が損なわれる。それに対して、本実施形態では、極の発生は本質的に２段目（ＡＢ級増幅部）の出力ノードに限定されているので、安定性確保に要する消費電力を低減できる。
【００３６】
したがって、全差動増幅回路において、コモンモードフィードバック（ＣＭＦＢ）動作を行う際における消費電力を低減することができる。
【００３７】
次に、本発明の実施形態に係る全差動増幅回路２００の動作を、図２をさらに用いて説明する。図２は、本発明の実施形態におけるクロック信号の波形を示すタイミングチャートである。
【００３８】
第１のクロック信号ＣＬＫ１がＨレベルの期間φ１において、コンデンサＣ１〜Ｃ４に電荷がサンプリングされる。この際、入力トランジスタＭ１及び入力トランジスタＭ２で発生するフリッカノイズは、電圧出力となってノードｎ１及びノードｎ２に伝達される。
【００３９】
第２のクロック信号ＣＬＫ２がＨレベルの期間において、コンデンサＣ１〜Ｃ４により電荷がホールドされる。これにより、コンデンサＣ１〜Ｃ４がオフセット電圧源として動作し、ＰＭＯＳトランジスタＭ３，Ｍ５及びＮＭＯＳトランジスタＭ４，Ｍ６が増幅動作を行う。期間φ１の完了からノンオーバラップ期間ΔＴ経過した後に始まる期間φ２において、オフセット電圧源の電圧値は、このフリッカノイズを含んだ値となっている。
【００４０】
第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２の周波数がフリッカノイズの存在する周波数帯域より高い値に設定されるため、フリッカノイズ電圧の期間φ１から期間φ２に至る間の変動は殆ど無い。従って、期間φ２で増幅動作を行う際、期間φ１でオフセット電圧源に吸収された差動対（入力トランジスタＭ１及び入力トランジスタＭ２）のフリッカノイズの殆どはトランジスタＭ３〜Ｍ６に伝達されない。すなわち、一般の増幅器で行われるようなオートゼロ技術は不要である。従って、安定性確保の為に消費電力増大を伴うネガティブフィードバックを掛けることなく、フリッカノイズを除去することができる。
【００４１】
次に、本発明の第１実施例に係る全差動増幅回路２００ｉの回路構成例を、図３を用いて説明する。図３は、本発明の第１実施例に係る全差動増幅回路２００ｉの回路構成例を示す図である。以下では、実施形態における具体化した部分を中心に説明する。なお、図３において、末尾にｉを有する符号が付された構成要素は、図１において、当該符号からｉを取り除いた符号が付された構成要素に対応する。また、図３において、’を有する符号が付された構成要素は、当該符号から’を取り除いた符号が付された構成要素と実質的に同一である。
【００４２】
全差動増幅回路２００ｉは、差動増幅部１０ｉ、及び２つのＡＢ級増幅部２０ｐｉ，２０ｎｉを備える。差動増幅部１０ｉは、負荷素子１０３ｉ及び負荷素子１０４ｉを含む。負荷素子１０３ｉは、ノードｎ１の定常電圧を適切に決めるための素子であり、例えば、抵抗器１１３を含む。負荷素子１０４ｉは、ノードｎ２の定常電圧を適切に決めるための素子であり、例えば、抵抗器１１４を含む。
【００４３】
ＡＢ級増幅部２０ｐｉは、第１の伝達部２１ｐｉ、第２の伝達部２３ｐｉ、及び調整部２２ｐｉを含む。調整部２２ｐｉは、フィードバック信号Ｖｆｐを第２の伝達部２３ｐｉへフィードバックする。具体的には、第１の伝達部２１ｐｉは、ＡＢ級バイアススイッチング回路１０５の一部を構成する第１の部分１０５１を含む。第１の部分１０５１は、第１のクロック信号ＣＬＫ１がアクティブレベルになると、第１の基準ノードｎ７へ第１のバイアス電圧Ｖｂｉａｓ１を第１の基準信号として供給する。このとき、コンデンサＣ３の基準電極Ｅ３２は、第１の基準ノードｎ７を介して第１の基準信号としての第１のバイアス電圧Ｖｂｉａｓ１を受ける。次いで、コンデンサＣ３の基準電極Ｅ３２には、第１のクロック信号ＣＬＫ１がインアクティブレベルになると、第１の基準信号としての第１のバイアス電圧Ｖｂｉａｓ１に対する中間信号Ｖａｐの差分である第１の信号が生成される。このとき、コンデンサＣ３の信号電極Ｅ３１へは、中間信号Ｖａｐが供給されている。第１の信号は、ＰＭＯＳトランジスタＭ３のゲートに供給される。ここで、第１の基準信号としての第１のバイアス電圧Ｖｂｉａｓ１は、ＰＭＯＳトランジスタＭ３の定常時のドレイン電流を決定する電圧である。
【００４４】
第２の伝達部２３ｐｉは、ＡＢ級バイアススイッチング回路１０５の一部を構成する第２の部分１０５２を含む。第２の部分１０５２は、第１のクロック信号ＣＬＫ１がアクティブレベルになると、コンデンサＣ７およびＣ８に保持された電荷がコンデンサＣ５およびＣ６に分配されたことによって生じた電圧を第２の基準信号として供給する。コンデンサＣ４の基準電極Ｅ４２は、第２の基準ノードｎ８を介して第２の基準信号を受ける。また、調整部２２ｐｉは、第１のクロック信号ＣＬＫ１がアクティブレベルになると、第２の基準ノードｎ８へフィードバック信号Ｖｆｐを供給する。コンデンサＣ４の基準電極Ｅ４２は、第２の基準ノードｎ８を介してフィードバック信号Ｖｆｐを受ける。よって、コンデンサＣ４の基準電極Ｅ４２には、第１のクロック信号ＣＬＫ１がアクティブレベルになると、第２の基準信号にフィードバック信号Ｖｆｐが加算された信号である調整された第２の基準信号に対する中間信号Ｖａｐの差分である第２の信号が生成される。このとき、コンデンサＣ４の信号電極Ｅ４１へは、中間信号Ｖａｐが供給されている。第２の信号は、ＮＭＯＳトランジスタＭ４のゲートに供給される。第２のバイアス電圧Ｖｂｉａｓ２は、ＮＭＯＳトランジスタＭ４の定常時のドレイン電流を決定する電圧である。
【００４５】
以下、さらに具体的に説明する。第１の部分１０５１は、スイッチｓ１を含む。スイッチｓ１は、第１のクロックＣＬＫ１がＨレベル（アクティブレベル）の期間（サンプリング期間）にオンすることにより、第１のバイアス電圧Ｖｂｉａｓ１を第１の基準信号として第１の基準ノードｎ７へ供給する。これにより、コンデンサＣ３は、第１の基準信号としての第１のバイアス電圧Ｖｂｉａｓ１を基準とした中間信号Ｖａｐをサンプリングする。その後、第１のクロックＣＬＫ１がＬレベルの期間（ホールド期間）では、スイッチｓ１にがオフする。これにより、コンデンサＣ３は、第１の基準信号としての第１のバイアス電圧Ｖｂｉａｓ１に対する中間信号Ｖａｐの差分である第１の信号を生成して保持するとともにＰＭＯＳトランジスタＭ３のゲートへ伝達する。
【００４６】
スイッチｓ７は、第２のクロックＣＬＫ２がＨレベル（アクティブレベル）の期間にオンすることにより、第２のバイアス電圧Ｖｂｉａｓ２を調整前の第２の基準信号としてノードｎ４へ供給する。これにより、ノードｎ４の電圧は、第２のバイアス電圧Ｖｂｉａｓ２になる。その後、スイッチｓ７は、第２のクロックＣＬＫ２がＬレベルになるとオフする。これにより、ノードｎ４は、調整前の第２の基準信号としての第２のバイアス電圧Ｖｂｉａｓ２を保持する。
【００４７】
スイッチｓ４は、第１のクロックＣＬＫ１がＨレベルの期間（サンプリングする期間）にオンすることにより、ノードｎ４に保持された調整前の第２の基準信号をノードｎ３を介して第２の基準ノードｎ８へ供給する。また、調整部２２ｐｉは、ＣＭＦＢ回路１０７ｉを含む。ＣＭＦＢ回路１０７ｉは、第１のクロック信号ＣＬＫ１に同期して、調整された第２の基準信号を第２の基準ノードｎ８へ供給する。これにより、コンデンサＣ４は、信号（Ｖｂｉａｓ２＋Ｖｆｐ）を基準とした中間信号Ｖａｐをサンプリングする。その後、第１のクロック信号ＣＬＫ１がＬレベルの期間（ホールド期間）では、スイッチｓ４がオフする。これにより、コンデンサＣ４は、信号（Ｖｂｉａｓ２＋Ｖｆｐ）に対する中間信号Ｖａｐの差分である第２の信号を生成して保持するとともにＮＭＯＳトランジスタＭ４のゲートへ伝達する。
【００４８】
具体的には、ＣＭＦＢ回路１０７ｉは、第１のコンデンサＣ６、第２のコンデンサＣ５、第５のコンデンサＣ８、第６のコンデンサＣ７を含む。ＣＭＦＢ回路１０７ｉは、第２のスイッチ群（ｓ６、ｓ８）、及び第１のスイッチ群（ｓ３、ｓ５）を含む。図３に示すように、第５のコンデンサＣ８は、サンプリング期間（ＣＬＫ１がＨになる期間）において、スイッチｓ４、ｓ５を介して第１のコンデンサＣ６と並列に接続される。第６のコンデンサＣ７は、サンプリング期間において、スイッチｓ３、ｓ４を介して第２のコンデンサＣ５と並列に接続される。第５のコンデンサＣ８の一端と第６のコンデンサＣ７の一端とは、互いに接続されるとともにホールド期間（ＣＬＫ２がＨになる期間）においてスイッチｓ７を介して第２のバイアス電圧Ｖｂｉａｓ２に接続されている。第５のコンデンサＣ８の他端と第６のコンデンサＣ７の他端とには、ホールド期間は、スイッチｓ６、ｓ８を介してコモンレベル基準信号Ｖｃｍが供給される。コモンレベル基準信号Ｖｃｍは、第１の出力信号Ｖｏｐ及び第２の出力信号Ｖｏｎのコモンレベルを目標値にするためにバイアス電圧発生回路１０１によって設定される信号である。ＣＭＦＢ回路１０８ｉにおいては、ＣＭＦＢ回路１０７ｉにおける第１、第２、第５および第６のコンデンサが、第３のコンデンサＣ６’、第４のコンデンサＣ５’、第７のコンデンサＣ８’および第８のコンデンサＣ７’に置き換わる。
【００４９】
第１のコンデンサＣ６は、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎにおける第１の出力信号Ｖｏｐを一端で受ける。第１のコンデンサＣ６は、その一端がスイッチｓ５に接続されている。第２のコンデンサＣ５は、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎにおける第２の出力信号Ｖｏｎを一端で受ける。第２のコンデンサＣ５は、その一端がスイッチｓ３に接続されている。第１のコンデンサＣ６の他端と第２のコンデンサＣ５の他端とは、ノードｎ３で互いに接続されるとともに、ノードｎ３を介して第２の基準ノードｎ８に接続されている。
【００５０】
第５のコンデンサＣ８は、その一端がスイッチｓ５及びスイッチｓ８に接続されている。第６のコンデンサＣ７は、その一端がスイッチｓ３及びスイッチｓ６に接続されている。第５のコンデンサＣ８の他端と第６のコンデンサＣ７の他端とは、ノードｎ４で互いに接続されるとともに、ノードｎ４を介してスイッチｓ４及びスイッチｓ７に接続されている。
【００５１】
第２のスイッチ群（ｓ６、ｓ８）は、第２のクロック信号ＣＬＫ２に同期して、第５のコンデンサＣ８の一端及び第６のコンデンサＣ７の一端をバイアス電圧発生回路１０１（図１参照）へ接続する。これにより、第５のコンデンサＣ８の一端及び第６のコンデンサＣ７の一端には、それぞれ、ＣＭＦＢ動作の基準信号となるコモンレベル基準信号Ｖｃｍが供給される。
【００５２】
第１のスイッチ群（ｓ３、ｓ５）は、第１のクロック信号ＣＬＫ１に同期して、第１のコンデンサＣ６の一端を第５のコンデンサＣ８の一端へ接続するとともに、第２のコンデンサＣ５の一端を第６のコンデンサＣ７の一端へ接続する。これにより、第１のコンデンサＣ６の一端及び第２のコンデンサＣ５の一端には、それぞれ、コモンレベル基準信号Ｖｃｍが伝達される。この結果、第１のコンデンサＣ６及び第２のコンデンサＣ５は、コモンレベル基準信号Ｖｃｍに対する対を成す２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分の差分であるフィードバック信号Ｖｆｐを生成してノードｎ３へ供給する。
【００５３】
なお、ＡＢ級増幅部２０ｎｉの構成はＡＢ級増幅部２０ｐｉの構成と同様であるので、ＡＢ級増幅部２０ｎｉについての説明を省略する。
【００５４】
また、図３に括弧で示されるように、第１のスイッチ群（ｓ３、ｓ５）が第２のクロック信号ＣＬＫ２に同期してオンし、第２のスイッチ群（ｓ６、ｓ８）が第１のクロック信号ＣＬＫ１に同期してオンしても良い。この場合、スイッチｓ７は、第１のクロックＣＬＫ１がＨレベルの期間にオンし、スイッチｓ４は、第２のクロックＣＬＫ２がＨレベルの期間にオンする。第２の部分１０５２は、第２のクロック信号ＣＬＫ２に同期して、コンデンサＣ４の基準電極Ｅ４２へ調整された第２の基準信号を供給する。すなわち、第２の伝達部２２ｐｉは、第２のクロック信号ＣＬＫ２に同期して、第２の基準信号Ｖｂｉａｓ２及びフィードバック信号Ｖｆｐに対する中間信号Ｖａｐの差分である第２の信号を生成してＮＭＯＳトランジスタＭ４のゲートへ伝達する。
【００５５】
次に、本発明の第１実施例に係る全差動増幅回路２００ｉにおけるＣＭＦＢ動作の詳細な説明を行う。第２のクロック信号ＣＬＫ２がＨレベルになる期間φ２において、コンデンサＣ７,Ｃ８に「Ｖｃｍ−Ｖｂｉａｓ２」なる電圧がスイッチｓ６〜ｓ８を通して蓄えられる。次に、第１のクロック信号ＣＬＫ１がＨレベルになる期間φ１において、この電圧の電荷がコンデンサＣ５,Ｃ６にスイッチｓ３〜ｓ５を通して再分配される。従って、この繰り返しシーケンスが数回行われた結果、出力信号Ｖｏｎ,Ｖｏｐの中点電位は設定されたコモンレベル基準信号Ｖｃｍとほぼ等しくなり、ノードｎ３の電位はノードｎ４の電位とほぼ等しくなる。従って、ＮＭＯＳトランジスタＭ４の定常時のドレイン電流は第２の基準信号によって定まる値となる。
【００５６】
期間φ１において、ＰＭＯＳトランジスタＭ３のゲートは、スイッチｓ１を通じて第１の基準信号である第１のバイアス電圧Ｖｂｉａｓ１にバイアスされている。これにより、ＰＭＯＳトランジスタＭ３の定常時のドレイン電流は、第１の基準信号である第１のバイアス電圧Ｖｂｉａｓ１によって定まる値となる。従って、第１のバイアス電圧Ｖｂｉａｓ１及び第２のバイアス電圧Ｖｂｉａｓ２を適切に設定することで、ソース接地段をＡＢ級バイアスし、定常時の消費電力低減が可能となる。
【００５７】
ここで、何らかの要因で出力Ｖｏｐ,Ｖｏｎの同相電圧が上昇した場合を考える。同相電圧の上昇分は、第２のコンデンサＣ５及び第１のコンデンサＣ６を通じてノードｎ３に伝達される。あるいは、図３に括弧で示されるように、第１のスイッチ群（ｓ３、ｓ５）が第２のクロック信号ＣＬＫ２に同期してオンし、第２のスイッチ群（ｓ６、ｓ８）が第１のクロック信号ＣＬＫ１に同期してオンする。この場合には、同相電圧の上昇分は、コンデンサＣ５とコンデンサＣ７及びコンデンサＣ６とコンデンサＣ８を通じてノードｎ３に伝達される。ノードｎ３の電圧が上昇することで、ＮＭＯＳトランジスタＭ４のドレイン電流が増加し、出力信号Ｖｏｐの電位が低下する。このとき、ＡＢ級増幅部２０ｎｉにおいても同様の現象が起こり、出力信号Ｖｏｎの電位が低下する。この様に、出力信号Ｖｏｐ,Ｖｏｎのコモンモード成分の上昇に対して、出力信号Ｖｏｐ.Ｖｏｎの両方の電位が低下するようフィードバックされる機構になっており、ＣＭＦＢ機能が実現する。また、コモンモード成分が低下した場合においても、同様のメカニズムでＮＭＯＳトランジスタＭ４,Ｍ６のドレイン電流が減少することにより、ＣＭＦＢ機能が実現する。
【００５８】
一方、出力の差動信号が変化した場合、例えば出力信号ＶｏｐがΔＶ上昇し、出力信号ＶｏｎがΔＶ減少した場合を考える。この場合、第２のコンデンサＣ５（あるいはＣ５＋Ｃ７）及び第１のコンデンサＣ６（あるいはＣ６＋Ｃ８）の静電容量値がほぼ等しい値であるとすると、ノードｎ３の電位はほぼ変動しない。従って、ＮＭＯＳトランジスタＭ４のドレイン電流は変化しない。このことはＡＢ級増幅部２０ｎｉにおいても同様であるから、ＮＭＯＳトランジスタＭ６のドレイン電流の変化もない。つまり、差動出力信号に対しては、第２のコンデンサＣ５、第１のコンデンサＣ６、第４のコンデンサＣ５’、第３のコンデンサＣ６’を通した出力電圧への関与はない。
【００５９】
次に、本発明の第２実施例に係る全差動増幅回路２００ｊの回路構成例を、図４を用いて説明する。図４は、本発明の第２実施例に係る全差動増幅回路２００ｊの回路構成例を示す図である。以下では、第１実施例と異なる部分を中心に説明する。なお、図４において、末尾にｊを有する符号が付された構成要素は、図１において、当該符号からｊを取り除いた符号が付された構成要素に対応する。また、図４において、’を有する符号が付された構成要素は、当該符号から’を取り除いた符号が付された構成要素と実質的に同一である。
【００６０】
図４に示すように、調整部２２ｐがフィードバック信号Ｖｆｐを第１の基準ノードｎ７へ供給する場合、第１の伝達部２１ｐ及び第２の伝達部２３ｐは次のような動作を行う。第２の基準ノードｎ８には、第２のバイアス電圧Ｖｂｉａｓ２が第２基準信号として保持される。第２の伝達部２３ｐは、第１のクロック信号ＣＬＫ１に同期して、第２の基準信号に対する中間信号Ｖａｐの差分をとることにより第２の信号を生成してＮＭＯＳトランジスタＭ４のゲートへ伝達する。第１の基準ノードｎ７には、第１の伝達部２１ｐにより、第１のバイアス電圧Ｖｂｉａｓ１にフィードバック信号Ｖｆｐを加算した電圧が第１の基準信号として保持される。即ち、第１の伝達部２１ｐは、調整前の第１の基準信号として第１のバイアス電圧Ｖｂｉａｓ１を受けて、第１のバイアス電圧Ｖｂｉａｓ１をフィードバック信号Ｖｆｐによって調整し、調整された第１の基準信号を得る。第１の伝達部２１ｐは、その調整された第１の基準信号に対する中間信号Ｖａｐの差分をとることにより第１の信号を生成する。第１の伝達部２１ｐは、生成した第１の信号をＰＭＯＳトランジスタＭ３のゲートへ伝達する。これにより、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４は、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分が基準値（コモンレベル基準信号Ｖｃｍ）になるように増幅動作を行うことにより、出力信号Ｖｏｐを生成して出力する。
【００６１】
図４に示すように、調整部２２ｎがフィードバック信号Ｖｆｎを第３の基準ノードｎ５へ供給する場合、第３の伝達部２１ｎ及び第４の伝達部２３ｎは次のような動作を行う。第４の基準ノードｎ６には、第４のバイアス電圧Ｖｂｉａｓ２が第４の基準信号として保持される。第４の伝達部２３ｎは、第１のクロック信号ＣＬＫ１に同期して、第４の基準信号に対する中間信号Ｖａｎの差分をとることにより第４の信号を生成してＮＭＯＳトランジスタＭ６のゲートへ伝達する。第３の基準ノードｎ５には、第３の伝達部２１ｎにより、第３のバイアス電圧Ｖｂｉａｓ１’にフィードバック信号Ｖｆｎを加算した電圧が第３の基準信号として保持される。即ち、第３の伝達部２１ｎは、調整前の第３の基準信号として第３のバイアス電圧Ｖｂｉａｓ１’を受けて、第３のバイアス電圧Ｖｂｉａｓ１’をフィードバック信号Ｖｆｎによって調整し、調整された第３の基準信号を得る。第３の伝達部２１ｎは、その第３の基準信号に対する中間信号Ｖａｎの差分をとることにより第３の信号を生成する。第３の伝達部２１ｎは、生成した第３の信号をＰＭＯＳトランジスタＭ５のゲートへ伝達する。これにより、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６は、対を成す２つの出力信号Ｖｏｐ，Ｖｏｎのコモンモード成分が基準値（コモンレベル基準信号Ｖｃｍ）になるように増幅動作を行うことにより、出力信号Ｖｏｎを生成して出力する。
【００６２】
全差動増幅回路２００ｊは、２つのＡＢ級増幅部２０ｐｊ，２０ｎｊを備える。ＡＢ級増幅部２０ｐｊは、第１の伝達部２１ｐｊ及び調整部２２ｐｊを含む。調整部２２ｐｊは、フィードバック信号Ｖｆｐを第１の基準ノードｎ７へ供給する。調整部２２ｐｊは、ＣＭＦＢ回路１０７ｊを含む。ＣＭＦＢ回路１０７ｊは、第１のクロック信号ＣＬＫ１に同期して、フィードバック信号Ｖｆｐを第１の基準ノードｎ７へ供給する。コンデンサＣ３の基準電極Ｅ３２は、第１の基準ノードｎ７を介してフィードバック信号Ｖｆｐを受ける。これにより、コンデンサＣ３は、第１のクロック信号ＣＬＫ１に同期して第１の信号を生成する。ここで、第１の信号は、調整前の第１の基準信号である第１のバイアス電圧Ｖｂｉａｓ１にフィードバック信号Ｖｆｐが加算された信号である調整された第１の基準信号に対する中間信号Ｖａｐの差分である。このとき、コンデンサＣ３の信号電極Ｅ３１へは、中間信号Ｖａｐが供給されている。コンデンサＣ３は、生成した第１の信号をＰＭＯＳトランジスタＭ３のゲートへ伝達する。従って、出力Ｖｏｐ,Ｖｏｎのコモンレベル基準信号Ｖｃｍの変動は、ＰＭＯＳトランジスタＭ３,Ｍ５のそれぞれのドレイン電流が変化する事で抑制される。
【００６３】
以上の実施形態及び実施例に示したように、ＣＭＦＢ回路によるフィードバック信号の帰還先はソース接地のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらのゲートに設定しても良い。また、２つのＡＢ級増幅部２０ｐｊ，２０ｎｊそれぞれにおけるＣＭＦＢ回路によるフィードバック信号の帰還先を、一方はＮＭＯＳトランジスタのゲートとし、他方はＰＭＯＳトランジスタのゲートに設定した場合でも、ＣＭＦＢ効果が得られる。
【００６４】
次に、本発明の全差動増幅回路２００を適用したＳ／Ｈアプリケーションの一例を図５に示す。図５は、本発明の実施形態に係る全差動増幅回路２００を適用したＳ／Ｈアプリケーションの回路図である。
【００６５】
図５中のＯＴＡ２００が本発明に該当する全差動増幅回路である。ここで、クロック信号ＣＬＫ３,ＣＬＫ４は、図２に示すφ１,φ２とほぼ同じ期間であるφ３,φ４において、それぞれＨレベルとなる２相ノンオーバーラップクロック信号である。また、Ｖ１は任意に設定するＯＴＡ２００の入力コモンモード電圧である。
【００６６】
以下、この回路の動作の説明を行う。期間φ３において、入力Ｖｉｎ＿ｐと任意の電圧Ｖ１との差電圧がスイッチｓ２１８,ｓ２１１を通してコンデンサＣ２０１にサンプリングされる。同時に、入力Ｖｉｎ＿ｎと任意の電圧Ｖ１との差電圧がスイッチｓ２１９,ｓ２１２を通してコンデンサＣ２０２にサンプリングされる。同時に、任意の電圧Ｖ２及びＶ１の差電圧がスイッチｓ２１３,ｓ２１１を通してコンデンサＣ２０３にサンプリングされ、任意の電圧Ｖ３及びＶ１の差電圧がスイッチｓ２１６,ｓ２１２を通してコンデンサＣ２０４にサンプリングされる。ＯＴＡ２００はサンプリング状態となる。
【００６７】
次に、期間φ４において、スイッチｓ２１７,ｓ２１４,ｓ２１５が短絡する。ＯＴＡ入力Ｖｉｎｎ,Ｖｉｎｐは仮想短絡となるため、期間φ３におけるコンデンサＣ２０１,Ｃ２０２に蓄えられた電荷がそれぞれコンデンサＣ２０３,Ｃ２０４に転送され、ＯＴＡ２００はホールド状態となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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