(57)【要約】      （修正有）【課題】不揮発性メモリセルの特性を向上することが可能な半導体装置を提供する。【解決手段】半導体装置の不揮発性メモリセルは、アクティブエリア１ＡＡ上に設けられたトンネル絶縁膜２と、トンネル絶縁膜上に設けられた浮遊ゲート電極３と、浮遊ゲート電極の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極と制御ゲート電極との間に設けられた電極間絶縁膜９とを含み、不揮発性メモリセルのチャネル幅方向の断面において、アクティブエリアの上面のチャネル幅方向の寸法は、トンネル絶縁膜の下面のチャネル幅方向の寸法以下であり、かつ、トンネル絶縁膜の上面のチャネル幅方向の寸法は、浮遊ゲート電極の下面のチャネル幅方向の寸法未満である。【選択図】図３Ａ
2010147414.tif 000002
【特許請求の範囲】
【請求項１】
周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、
前記不揮発性メモリセルは、
前記アクティブエリア上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜とを含み、
前記不揮発性メモリセルのチャネル幅方向の断面において、
前記アクティブエリアの上面の前記チャネル幅方向の寸法は、前記トンネル絶縁膜の上面の前記チャネル幅方向の寸法以下であり、かつ、前記トンネル絶縁膜の上面の前記チャネル幅方向の寸法は、前記浮遊ゲート電極の下面の前記チャネル幅方向の寸法未満である
ことを特徴とする半導体装置。
【請求項２】
前記浮遊ゲート電極の前記チャネル幅方向における全側面は、側壁絶縁膜を介して素子分離絶縁膜と接しており、前記電極間絶縁膜は前記浮遊ゲート電極及び前記素子分離絶縁膜の上面に連続して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アクティブエリアの周囲を囲む前記素子分離絶縁膜は、さらに前記トンネル絶縁膜および前記浮遊ゲート電極の周囲を囲む
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、
前記半導体基板上に、トンネル絶縁膜としての第１の絶縁膜、浮遊ゲート電極としての第１の導電膜を順次形成する工程と、
前記第１の導電膜を選択的にエッチングする工程と、
前記不揮発性メモリセルのチャネル幅方向における前記第１の導電体膜の側壁面に、前記第１の絶縁膜よりも厚い膜厚を有する第１の側壁絶縁膜を形成する工程と、
前記第１の絶縁膜、および前記半導体基板を等方的にエッチングする工程と、前記第１の側壁絶縁膜をマスクとして前記半導体基板を異方的にエッチングする工程と、により前記素子分離溝を形成する工程と、
前記素子分離溝内に前記素子分離絶縁膜を形成する工程と、
前記第１の導電膜上に、電極間絶縁膜としての第２の絶縁膜、制御ゲート電極としての第２の導電膜を順次形成する工程と、
前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜を順次エッチングすることにより、前記制御ゲート電極、前記電極間絶縁膜、前記浮遊ゲート電極および前記トンネル絶縁膜の形状を決定する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜、および前記半導体基板を等方的にエッチングする工程により、
前記第１の絶縁膜の下面が前記チャネル幅方向の寸法以下であり、かつ、前記前記第１の絶縁膜の下面の前記チャネル幅方向の寸法が、前記第１の導電体膜の下面の前記チャネル幅方向の寸法未満になる
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極を含む不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
従来のＮＡＮＤ型フラッシュメモリのメモリセルは、アクティブエリア、トンネル絶縁膜および浮遊ゲート電極が、例えば、以下のようにして形成される（例えば、特許文献１参照。）。
【０００４】
まず、シリコン基板上に上記熱酸化膜、上記多結晶シリコン層が順次形成される。次に、上記多結晶シリコン層上にレジストパターンが形成される。
【０００５】
その後、上記レジストパターンをマスクにして、上記多結晶シリコン層、上記熱酸化膜およびシリコン基板が順次ドライプロセス、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングされる。その結果、該アクティブエリア、該トンネル絶縁膜および該浮遊ゲート電極は、自己整合的に形成される。
【０００６】
このドライプロセスの際、該トンネル絶縁膜の両端がプラズマダメージを受けることになる。これにより、不揮発性メモリセルの特性が劣化し得る。
【特許文献１】特開２００６−１８６０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたもので、不揮発性メモリセルの特性を向上することが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、
周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、
前記不揮発性メモリセルは、
前記アクティブエリア上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜とを含み、
前記不揮発性メモリセルのチャネル幅方向の断面において、
前記アクティブエリアの上面の前記チャネル幅方向の寸法は、前記トンネル絶縁膜の上面の前記チャネル幅方向の寸法以下であり、かつ、前記トンネル絶縁膜の上面の前記チャネル幅方向の寸法は、前記浮遊ゲート電極の下面の前記チャネル幅方向の寸法未満である
ことを特徴とする。
【０００９】
本発明に一態様に係る半導体装置の製造方法は、
周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、
前記半導体基板上に、トンネル絶縁膜としての第１の絶縁膜、浮遊ゲート電極としての第１の導電膜を順次形成する工程と、
前記第１の導電膜を選択的にエッチングする工程と、
前記不揮発性メモリセルのチャネル幅方向における前記第１の導電体膜の側壁面に、前記第１の絶縁膜よりも厚い膜厚を有する第１の側壁絶縁膜を形成する工程と、
前記第１の絶縁膜、および前記半導体基板を等方的にエッチングする工程と、前記第１の側壁絶縁膜をマスクとして前記半導体基板を異方的にエッチングする工程と、により前記素子分離溝を形成する工程と、
前記素子分離溝内に前記素子分離絶縁膜を形成する工程と、
前記第１の導電膜上に、電極間絶縁膜としての第２の絶縁膜、制御ゲート電極としての第２の導電膜を順次形成する工程と、
前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜を順次エッチングすることにより、前記制御ゲート電極、前記電極間絶縁膜、前記浮遊ゲート電極および前記トンネル絶縁膜の形状を決定する工程と、を備える
ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、不揮発性メモリセルの特性を向上することが可能な半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの平面図である。図２は、図１に示すＮＡＮＤ型フラッシュメモリのメモリセルの等価回路図である。
【００１３】
図１、図２に示すように、ＮＡＮＤ型フラッシュメモリは、浮遊ゲート（ワード線）ＣＧ１−ＣＧ８を有する不揮発性メモリセルＭ１−Ｍ８と、選択ゲートＳＧ１、ＳＧ２を有する選択トランジスタＳ１、Ｓ２と、ビット線ＢＬ１、ＢＬ２と、ソース線ＳＬと、を備える。
【００１４】
不揮発性メモリセルＭ１−Ｍ８は、選択トランジスタＳ１と選択トランジスタＳ２との間に直列に接続されている。メモリセルストリングは、これら不揮発性メモリセルＭ１−Ｍ８及び選択トランジスタＳ１、Ｓ２から構成されている。
【００１５】
また、図３Ａは、図１のＡ−Ａ’断面図、つまり、浮遊ゲート（ワード線）ＣＧ１上におけるワード線方向（チャネル幅方向）の断面図を示す図である。図３Ｂは、図１のＢ−Ｂ’断面図、つまり、ビット線方向（チャネル長方向）の断面図を示す図である。また、図３Ｃは、図１のＣ−Ｃ’断面図、つまり、浮遊ゲート（ワード線）ＣＧ２−ＣＧ３間におけるワード線方向（チャネル幅方向）の断面図を示す図である。
【００１６】
図３Ａ、図３Ｂに示すように、本実施形態のＮＡＮＤ型フラッシュメモリは、周囲が素子分離絶縁膜８で囲まれたアクティブエリア１ＡＡを含むシリコン基板１と、アクティブエリア１ＡＡ上に設けられた不揮発性メモリセルと、を備えている。
【００１７】
素子分離絶縁膜８は、半導体基板１に形成された素子分離溝７に、絶縁膜（シリコン酸化膜等）を充填することにより形成されている。この素子分離絶縁膜８は第１の深さを有する第１部分８ａと第１部分より浅い第２部分８ｂから構成されている。この第２の深さは２０ｎｍ以上であることが好ましい。また、第１の深さは、２００ｎｍから５００ｎｍ程度である。
【００１８】
該不揮発性メモリセルは、アクティブエリア１ＡＡ上に設けられたトンネル絶縁膜２と、トンネル絶縁膜２上に設けられた浮遊ゲート電極３と、浮遊ゲート電極３の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極３と制御ゲート電極１０との間に設けられた電極間絶縁膜９と、エクステンション１１と、ソース／ドレイン領域１３と、を含んでいる。また、メモリセルトランジスタのカットオフ特性向上のため、ソース／ドレイン領域１３の下面、すなわち、半導体基板１との境界は第２の深さよりも浅いことが好ましい。
【００１９】
ここで、メモリセルのワード線方向（チャネル幅方向）の断面において、アクティブエリア１ＡＡの上面の該チャネル幅方向の寸法Ｌ１は、トンネル絶縁膜２の上面の該チャネル幅方向の寸法Ｌ３とほぼ等しく、かつ、トンネル絶縁膜２の下面の該チャネル幅方向の寸法Ｌ３は、浮遊ゲート電極３の下面の該チャネル幅方向の寸法Ｌ２未満である（図３Ａ）。
【００２０】
なお、メモリセルのワード線方向（チャネル幅方向）の断面において、アクティブエリア１ＡＡの上面の該チャネル幅方向の寸法Ｌ１は、トンネル絶縁膜２の上面の該チャネル幅方向の寸法Ｌ３以下であればよい。
【００２１】
これにより、トンネル絶縁膜２の面積を縮小して、不揮発性メモリセルのカップリング比を大きくすることができる。
【００２２】
また、メモリセルのワード線方向（チャネル幅方向）の断面において、浮遊ゲート電極３の側壁には、第１の側壁絶縁膜６が形成されている（図３Ａ）。浮遊ゲート電極３及び第１の側壁絶縁膜６の下面とトンネル絶縁膜２の側面及びアクティブエリア１ＡＡに囲まれた部分に素子分離絶縁膜８の第２部分８ｂが形成されている。この第２部分８ｂ及び第１の側壁絶縁膜６の全側面に接するように素子分離絶縁膜８の第１部分８ａが形成されている。
【００２３】
またアクティブエリア１ＡＡの側面は、第１部分８ａの側面にも接しており、第１部分８ａに挟まれたアクティブエリア１ＡＡの幅は寸法Ｌ２に第１の側壁絶縁膜の膜厚の２倍を加えた値とほぼ等しい。第２部分８ｂとアクティブエリア１ＡＡと接する面及び底面は略曲面を有しており、この曲面の一端は側壁絶縁膜６の端部とほぼ一致している。
【００２４】
また、図３Ｃに示すように、浮遊ゲート電極３間におけるアクティブエリア１ＡＡの上面の該チャネル幅方向の寸法も寸法Ｌ１である。このアクティブエリア１ＡＡの上にはトンネル絶縁膜２が形成されている。また、素子分離絶縁膜８は図３Ａと同様の第２部分８ｂと、第１部分８ａを有する。なお、図３Ｃでは、第１部分８ａの上面は、ほぼトンネル絶縁膜２の上面と一致しているが、トンネル絶縁膜２の上面より高い場合、低い場合もありうる。第２部分８ｂに挟まれたアクティブエリア１ＡＡ中には表面にソース／ドレイン領域１３が形成されている。
【００２５】
また、チャネル幅方向において、電極間絶縁膜９は浮遊ゲート電極３及び素子分離絶縁膜８ａの上面に連続して形成されている。すなわち、浮遊ゲート電極３の上面の全てにおいて電極間絶縁膜９が形成されており、浮遊ゲート電極３の側面には電極間絶縁膜９は形成されていない（図３Ａ）。
【００２６】
また、メモリセルのビット線方向（チャネル長方向）の断面において、浮遊ゲート電極３の側壁には、第２の側壁絶縁膜１２が形成されている（図３Ｂ）。
【００２７】
また、隣接する浮遊ゲート電極３間は、素子分離絶縁膜８および層間絶縁膜１４により絶縁されている。
【００２８】
また、隣接する制御ゲート電極１０間は、層間絶縁膜１４により絶縁されている。この制御ゲート電極１０上には、例えば、コバルトシリサイド膜１５が形成されている。
【００２９】
ここで、図３Ｄは、図３Ａ及び図３Ｂに示すＤ-Ｄ線に沿った平面図である。浮遊ゲート電極３のチャネル長方向における側面は第１の側壁絶縁膜６で覆われ、チャネル長方向における側面は第２の側壁絶縁膜１２で覆われている。この浮遊ゲート電極３の下にはＬ３の幅を有し、チャネル長方向に延びるトンネル絶縁膜２が形成されている。このトンネル絶縁膜２の下にはＬ１の幅を有し、チャネル長方向に延びるアクティブエリア１ＡＡが形成されている。トンネル絶縁膜２と浮遊ゲート電極３が接する面積をＳ１とし、電極間絶縁膜９と浮遊ゲート電極３が接する面積（図３Ｄの参照番号３の面積に相当）をＳ２とする。
【００３０】
既述のように、本実施形態では、トンネル絶縁膜２の面積Ｓ１は電極間絶縁膜９の面積Ｓ２よりも小さくなっている。したがって、トンネル絶縁膜２の誘電率および厚さ、電極間絶縁膜９の誘電率および厚さに加えて、トンネル絶縁膜２の面積Ｓ１および電極間絶縁膜９の面積Ｓ２もカップリング比に影響するパラメータとなる。
【００３１】
トンネル絶縁膜２の誘電率および厚さ、電極間絶縁膜９の誘電率および厚さを従来のメモリのそれらと同じにする場合、Ｓ１＜Ｓ２であるため、カップリング比は大きくなる。
【００３２】
一方、カップリング比を従来のメモリのそれと同じにする場合、電極間絶縁膜９の厚さを増加させることができる。電極間絶縁膜９の厚さが増加すると、電極間絶縁膜９に発生する電界（電流密度）は小さくなる。例えば、トンネル絶縁膜２の厚さが電極間絶縁膜９の厚さの１／３倍の場合、電極間絶縁膜９の厚さを３倍にできる。
【００３３】
これにより、電極間絶縁膜９に生じる電界の大きさを１／３倍になる。このように電極間絶縁膜９を厚くすることにより、電極間絶縁膜９として高誘電体材料を含む絶縁層を用いた場合でも、電極間絶縁膜９を通るリーク電流の発生（特性劣化）は抑制される。リーク電流の発生が抑制されることにより、その分、書込み／消去の動作電圧は低減される。
【００３４】
以上のことから、本実施形態によれば、Ｓ１＜Ｓ２が実現されるので、トンネル絶縁膜２の厚さ、電極間絶縁膜９の厚さを適切に選ぶことにより、電極間絶縁膜９として高誘電体材料を含む絶縁層を用いた場合でも、不揮発性メモリセルの特性劣化の抑制およびカップリング比の増加を図ることができる。
【００３５】
また、第１の深さが２０ｎｍ以上あることにより、書き込み時においてシリコン基板１から素子分離絶縁膜の第２部分８ｂを介して浮遊ゲート電極３へ電子が注入されない。すなわち、効果的にカップリング比の増加が可能となる。ここでトンネル絶縁膜２の膜厚は５〜１５ｎｍ程度である。なお、２０ｎｍ以上という深さは、およそトンネル絶縁膜２の膜厚の２倍以上に相当する。
【００３６】
また、浮遊ゲート電極３の底面から第２部分８ｂとアクティブエリア１ＡＡの接する曲面部分の距離が離れることにより、ショートチャネル特性を向上できる。また、第２部分８ｂをゲート絶縁膜２の誘電率の低い材質で形成することにより、よりショートチャネル特性を向上できる。
【００３７】
次に、以上のような構成を有する本実施形態のＮＡＮＤフラッシュメモリの製造方法について、図４Ａおよび図４Ｂないし図１２Ａおよび１２Ｂを参照して説明する。
【００３８】
図４Ａないし図１２Ａは、実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における各工程の断面図である。また、図４Ｂないし図１２Ｂは、実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における各工程の断面図である。また、図７Ｃは、図７Ｂの領域Ｘを拡大した図である。
【００３９】
まず、図４Ａおよび図４Ｂに示すように、所望の不純物がドーピされたシリコン基板１の表面に、トンネル絶縁膜２が熱酸化法により形成される。トンネル絶縁膜２の厚さは例えば１０ｎｍである。また、トンネル絶縁膜２はシリコン酸化膜とシリコン酸窒化膜の積層膜であってもよく、シリコン酸化膜をシリコン窒化膜で挟んだＯＮＯ膜であっても良い。
【００４０】
次に、トンネル絶縁膜２上に、浮遊ゲート電極となる多結晶シリコン層（第１の導電体膜）３、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパ膜４、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）のマスク膜５が、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスにより、順次堆積される。多結晶シリコン層３の厚さは例えば１５０ｎｍである。
【００４１】
次に、レジストマスク（図示せず）を用いたＲＩＥプロセスにより、マスク膜５、ストッパ膜４、多結晶シリコン層３が順次選択的にエッチングされる。その結果、浮遊ゲート電極（多結晶シリコン層３）のビット線方向（チャネル長方向）の形状が決まる。
【００４２】
このようにして、シリコン基板（半導体基板）１上に、トンネル絶縁膜（第１の絶縁膜）２、浮遊ゲート電極としての第１の導電膜である多結晶シリコン層３を順次形成する。
【００４３】
次に、図５Ａおよび図５Ｂに示すように、例えば、熱酸化法により、多結晶シリコン層３の側壁面に、第１の側壁絶縁膜６が形成される。
【００４４】
このようにして、不揮発性メモリセルのチャネル幅方向における多結晶シリコン層３の側壁面に、トンネル絶縁膜２よりも厚い膜厚を有する第１の側壁絶縁膜６を形成する。ここで第１の側壁絶縁膜６の膜厚は、トンネル絶縁膜２の膜厚の２倍程度にすることが好ましい。
【００４５】
次に、図６Ａおよび図６Ｂに示すように、ＲＩＥプロセスにより、トンネル絶縁膜２のうち表面が露出した領域が選択的にエッチングされ、シリコン基板１の一部が露出される。なお、このとき、該ＲＩＥプロセスにより、残存するトンネル絶縁膜２の両端（浮遊ゲート電極３の周辺近傍部分）に、プラズマダメージが発生し得る。
【００４６】
その後、ＣＦ４と酸素を含む混合ガスを用いた、ラジカルを用いた気相でのエッチング方法の一つである、公知のダウンフロープロセスにより、露出されたシリコン基板１が等方的にエッチングされる。
【００４７】
例えば、０〜７００℃の所定の温度にシリコン基板１を加熱または冷却する。次いで、ＣＦ４ガス（１〜５００ｃｃ/ｍｉｎ）を流す。これにより、シリコン基板１が等方的にエッチングされ、図６Ｂに示すような良好な溝が形成される。なお、ガスは、ＣＦ４ガスには限定されず、ＣＦ４ガスとＯ２ガスとを含む混合ガス、あるいは他種のハロゲンを含むガスを用いることができる。その結果、アクティブエリア１ＡＡの形状も決定される。具体的には、浮遊ゲート電極３の露出された下面と対向する部分のチャネル幅方向の寸法が下に向かって大きくなる構造を含む、アクティブエリア１ＡＡが得られる。上記下に向かってチャネル幅方向の寸法が大きくなる部分の側面は、下に凸の面１７を含む。また、浮遊ゲート電極３の下面と面１７に囲まれた空隙Ｑが形成される。この部分が後に素子分離絶縁膜の第２部分８ｂとなる。
【００４８】
その後、図６Ｃおよび図６Ｄに示すように、ＨＦ系の薬液を用いて、トンネル絶縁膜２を等方的にエッチングする。このとき、第１の側壁絶縁膜６も等方的にエッチングされる。しかし、この第１の側壁絶縁膜６は、既述のようにトンネル絶縁膜２よりも厚い膜厚を有する。このため、この第１の側壁絶縁膜６は、この等方的なエッチングにより薄膜化されるが、この等方的なエッチング後も残存する。
【００４９】
この等方的なエッチングにおいては、トンネル絶縁膜２のうち、該ＲＩＥによりプラズマダメージ受けた部分が除去される。ここで、第１の側壁絶縁膜の膜厚が厚すぎると、この後の工程で形成される、素子分離溝７の幅が短くなり、隣接メモリセルストリングのリークが大きくなるからである。一方、第１の側壁絶縁膜の膜厚が薄いと、トンネル絶縁膜２のプラズマダメージ受けた部分を十分に除去できない。よって、この工程後の第１の側壁絶縁膜の膜厚は、トンネル絶縁膜２の膜厚程度になるのが好ましい。
【００５０】
また、この工程により、図７Ｃに示すように、エッチングの条件によりトンネル絶縁膜２の上部がテーパーを引くような形状になる場合もある。すなわち、メモリセルのワード線方向（チャネル幅方向）の断面において、アクティブエリア１ＡＡの上面の該チャネル幅方向の寸法Ｌ１は、トンネル絶縁膜２の上面の該チャネル幅方向の寸法Ｌ３より短く、かつ、トンネル絶縁膜２の下面の該チャネル幅方向の寸法Ｌ３は、浮遊ゲート電極３の下面の該チャネル幅方向の寸法Ｌ２未満となる。
【００５１】
次に、図７Ａおよび図７Ｂに示すように、第１の側壁絶縁膜６及びマスク膜５をマスクとしたＲＩＥプロセスにより、シリコン基板１の露出領域が異方的にエッチングされることにより、素子分離溝７が自己整合的に形成される。この部分が後に素子分離絶縁膜の第１部分８ａとなる。また、素子分離溝７の深さは例えば１５０ｎｍである。
【００５２】
さらに、浮遊ゲート電極３の側面に第１の側壁絶縁膜６が形成されていることにより、浮遊ゲート電極３にＲＥＩのプロセスダメージが入ることを防止している。
【００５３】
以上の図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図７Ａ、図７Ｂの工程により、トンネル絶縁膜２、第１の側壁絶縁膜６、およびシリコン基板１をエッチングする。すなわち、トンネル絶縁膜２、第１の側壁絶縁膜６、およびシリコン基板１を等方的にエッチングし、その後、シリコン基板１を異方的にエッチングする。これにより、素子分離溝７が形成される。
【００５４】
これにより、シリコン基板１の表面に、アクティブエリア１ＡＡを規定し、かつ、トンネル絶縁膜２の該チャネル幅方向の形状を規定する、素子分離溝７を形成する。
【００５５】
特に、該チャネル幅方向において、アクティブエリア１ＡＡの上面のチャネル幅方向の寸法が、トンネル絶縁膜２の上面のチャネル幅方向の寸法以下であり、かつ、トンネル絶縁膜２の下面のチャネル幅方向の寸法が、多結晶シリコン層（浮遊ゲート電極）３の下面のチャネル幅方向の寸法未満であるように、素子分離溝７を形成する（図６Ｄ、図７Ｂ）。
【００５６】
また、既述のように、素子分離溝７を形成する際に、トンネル絶縁膜２のうち、浮遊ゲート電極３を形成する際にプラズマダメージ受けた部分が除去される。すなわち、残存するトンネル絶縁膜２は、プラズマダメージを受けていないため、良質な特性を有することとなる。これにより、従来技術のような不揮発性メモリセルの特性の劣化を回避することができる。
【００５７】
次に、図８Ａおよび図８Ｂに示すように、熱酸化法により、シリコン基板１の露出表面（素子分離溝７の底面および側面）の上にシリコン酸化膜（図示せず）が形成される。また、浮遊ゲート電極３の露出された下面にもシリコン酸化膜が形成される（図示せず）。その後、プラズマＣＶＤプロセスにより、素子分離溝７及び空隙Ｑ内が埋め込まれるように、全面上に素子分離絶縁膜８が堆積される。さらに具体的には、浮遊ゲート電極３及び第１の側壁絶縁膜６の下面とトンネル絶縁膜２の側面及びアクティブエリア１ＡＡに囲まれた部分に素子分離絶縁膜８の第２部分８ｂが形成され、この第２部分８ｂ及び第１の側壁絶縁膜６の側面に接するように素子分離絶縁膜８の第１部分８ａが形成されている。
【００５８】
なお、素子分離絶縁膜８として、例えば、シリコン酸化膜が使用される。上記図示しないシリコン酸化膜の厚さは例えば５ｎｍであり、素子分離絶縁膜８の厚さは、例えば４００ｎｍである。
【００５９】
ここで、素子分離溝７のうち、図６Ａないし図６Ｄの工程で、ダウンフロープロセスにより横方向からのエッチングに形成された溝領域内を、素子分離絶縁膜で効果的に埋め込むためには、以下の方法を採用すると良い。
【００６０】
すなわち、素子分離溝７内を、プラズマＣＶＤプロセスにより形成されたシリコン酸化膜と、塗布法により形成されたシリコン酸化膜（塗布膜）（あるいは熱ＣＶＤプロセスにより形成されたシリコン酸化膜）とを含む絶縁膜により埋め込む。
【００６１】
具体的には、素子分離溝７のうち、図７Ａおよび図７Ｂの工程で、ＲＩＥプロセスにより形成された溝領域内を素子分離絶縁膜８で埋め込む。その後、残りの溝領域内を塗布法により形成されたシリコン酸化膜（塗布膜）、あるいは、熱ＣＶＤプロセスにより形成されたシリコン酸化膜により埋め込む。
【００６２】
次に、ＣＭＰプロセスにより、ストッパ膜４が露出し、表面が平坦になるように、素子分離絶縁膜８の上部およびマスク膜５が除去される。
【００６３】
次に、ストッパ膜４の厚さに相当する分だけ、弗酸溶液により素子分離絶縁膜８がエッチングされる。さらに、図９Ａおよび図９Ｂに示すように、リン酸溶液により露出したストッパ膜４が除去される。
【００６４】
その結果、素子分離絶縁膜８の上面と多結晶シリコン層３の上面の高さがほぼ同程度となる。また、アクティブエリア１ＡＡの周囲を囲む素子分離絶縁膜８は、トンネル絶縁膜２および浮遊ゲート電極３の周囲も囲むことになる。
【００６５】
このようにして、素子分離溝７内に素子分離絶縁膜８を形成する。
【００６６】
次に、図１０Ａおよび図１０Ｂに示すように、ＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスにより、全面上に電極間絶縁膜９となる高誘電体絶縁膜が堆積される。その後、上記高誘電体絶縁膜上に、制御ゲート電極１０となる燐がドープされた多結晶シリコン層が堆積される。
【００６７】
上記高誘電体絶縁膜は、例えば、誘電率が６．０以上の絶縁膜である。具体的には、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタンおよびシリケートの少なくとも１つを含む単層または多層の絶縁膜があげられる。ここでは、上記高誘電体絶縁膜として、厚さ１５ｎｍのアルミナ膜が使用される。
【００６８】
このようにして、多結晶シリコン層３上に、電極間絶縁膜（第２の絶縁膜）９、多結晶シリコン層（制御ゲート電極である第２の導電膜）１０を順次形成する。
【００６９】
次に、図１１Ａおよび図１１Ｂに示すように、上記多結晶シリコン層上にマスク膜（図示せず）、レジストパターン（図示せず）が順次形成される。その後、上記レジストパターンをマスクにして上記マスク膜がＲＩＥプロセスによりエッチングされる。さらに、上記レジストパターンおよび上記マスク膜をマスクにして、ＲＩＥプロセスにより、上記多結晶シリコン層１０、上記高誘電体絶縁膜９、多結晶シリコン層３、トンネル絶縁膜２が順次エッチングされる。
【００７０】
その結果、制御ゲート電極の一部およびビット線方向に隣接するメモリセル間にはスリット部１６が形成される。スリット部１６により、制御ゲート電極１０、電極間絶縁膜９、浮遊ゲート電極３およびトンネル絶縁膜２の形状が決まる。
【００７１】
すなわち、多結晶シリコン層１０、電極間絶縁膜９、多結晶シリコン層３、トンネル絶縁膜２を順次エッチングすることにより、制御ゲート電極１０、電極間絶縁膜９、浮遊ゲート電極３およびトンネル絶縁膜２の形状を決定する。
【００７２】
次に、図１２Ａおよび図１２Ｂに示すように、イオン注入プロセスおよびアニールプロセスを用いて、シリコン基板１の表面にエクステンション１１が形成される。
【００７３】
次に、熱酸化法およびＬＰＣＶＤプロセスを用いて、ゲート部（トンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜９、制御ゲート電極１０）の表面（上面、側面）およびシリコン基板１の露出表面上に、シリコン酸化膜（第２の側壁絶縁膜）１２が形成される。シリコン酸化膜１２の厚さは例えば１０ｎｍである。シリコン酸化膜１２のような絶縁膜は電極側壁絶縁膜（スペーサ）と呼ばれている。
【００７４】
次に、イオン注入プロセスおよびアニールプロセスを再び用いて、シリコン基板１の表面にソース／ドレイン領域１３が形成される。
【００７５】
次に、ＬＰＣＶＤプロセスにより、全面上に層間絶縁膜１４となるＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜が堆積される。その後、ＣＭＰプロセスにより、制御ゲート電極１０の上面が露出されるまで、上記ＢＰＳＧ膜およびシリコン酸化膜１２が研磨される。
【００７６】
次に、スパッタプロセスにより、全面上にＣｏ膜およびＴｉＮ膜が順次堆積される。その後、ＲＴＡプロセスにより、制御ゲート電極（多結晶シリコン膜）１０の上面において、ＳｉとＣｏとのコバルトシリサイド（ＣｏＳｉ２ ）への反応を生じさせる。続いて、薬液処理により、上記ＴｉＮ膜および未反応のＣｏ膜が除去される。
【００７７】
その結果、制御ゲート電極１０の上面上にコバルトシリサイド膜１５が形成される。なお、コバルトシリサイド膜１５以外の金属シリサイド膜を形成しても構わない。
【００７８】
このようにして、図３Ａおよび図３Ｂに示した不揮発性メモリセルが得られる。
【００７９】
その後、配線層の形成工程等の周知の工程が行われ、ＮＡＮＤフラッシュメモリが得られる。
【００８０】
以上のように、本実施形態によれば、不揮発性メモリセルの特性を向上することができる。
【００８１】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルを示す断面図である。図１３は、図３Ｂに対応するチャネル幅方向の断面を示す。なお、図１３において、図３Ｂと対応する部分には図３Ｂと同一符号を付してあり、詳細な説明は省略する。
【００８２】
本実施形態が第１の実施形態と異なる点は、トンネル絶縁膜２と対向する部分のアクティブエリア１ＡＡの側面、すなわち、素子分離絶縁膜の第２部分８ｂとアクティブエリア１ＡＡが接する面がほぼフラットな面１８を含むことである。
【００８３】
例えば、第１の実施形態の図６Ａないし図６Ｄの工程において、ダウンフロープロセスの代わりに、ＳｉＯ２ に対してＳｉのエッチングレートが大きくなるエッチャント、例えばＫＯＨを用いたウエットプロセス（ウエットエッチング）により、シリコン基板１を等方的にエッチングする。さらに、トンネル絶縁膜２をＨＦ系の薬液でエッチングする。これにより、図１３に示すような構造が得られる。
【００８４】
ここで、トンネル絶縁膜２の形状は図７Ｃに示すような形状になる場合もある。
【００８５】
これは、ＫＯＨを用いたウエットプロセスの場合、エッチング面が例えば（１１１）面や（１１０）面などの結晶面に依存した傾きを持つからである。シリコン基板１の主面が（１００）面、その方位が＜０１０＞の場合、上記フラットな面の方位は＜１０１＞となる。
【００８６】
上記構造の場合でも、第１の実施形態と同様に、カップリング比が増大するので、電極間絶縁膜９中に発生する電界が低減し、第１の実施形態と同様の効果が得られる。さらに、実施例１と同様に、トンネル絶縁膜２のうち、ＲＩＥによりプラズマダメージを受けた部分が除去されるので、不揮発性メモリセルの特性を向上することができる。
【００８７】
以上のように、本実施形態によれば、実施例１と同様に、不揮発性メモリセルの特性を向上することができる。
【００８８】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルを示す断面図である。図１４は、図３Ｂに対応するチャネル幅方向の断面図である。なお、図１４において、図３Ｂと対応する部分には図３Ｂと同一符号を付してあり、詳細な説明は省略する。
【００８９】
本実施形態が第１の実施形態と異なる点は、チャネル幅方向において、電極間絶縁膜９が、さらに浮遊ゲート電極３の上部側面上にも設けられていることにある。
【００９０】
このような構造は、第１の実施形態の図９の工程において、弗酸溶液による素子分離絶縁膜８のエッチング量を増やし、浮遊ゲート電極３の上部側面を露出させることにより得られる。
【００９１】
上記構造によれば、浮遊ゲート電極３と電極間絶縁膜９との対向面積が第１の実施形態よりも大きくなるので、カップリング比のさらなる増加が図れるようになる。
【００９２】
なお、上記構造を実現するためには、浮遊ゲート電極３の厚さを厚くする必要がある。そのため、露出される浮遊ゲート電極３の上部側面の大きさは、メモリセルの電気特性（セル間の電気的干渉）および図１１Ａ、図１１ＢのＲＩＥプロセスを考慮して決める必要が  ある。
【００９３】
以上のように、本実施形態によれば、実施例１と同様に、不揮発性メモリセルの特性を向上することができる。
【００９４】
なお、本発明は上記各実施形態に限定されるものではない。例えば、上記実施形態では、半導体基板としてシリコン基板を用いた場合について説明したが、他の半導体基板を用いても構わない。例えば、ＳＯＩ基板や、アクティブエリア中にＳｉＧｅ領域を含む半導体基板を用いても構わない。
【００９５】
また、本発明はフラッシュメモリおよびロジック回路を含む半導体装置（混載ＬＳＩ）にも適用できる。
【００９６】
本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００９７】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００９８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの平面図である。
【図２】図２は、図１に示すＮＡＮＤ型フラッシュメモリのメモリセルの等価回路図である。
【図３Ａ】図１のＡ−Ａ’断面図、つまり、浮遊ゲート（ワード線）ＣＧ１上におけるワード線方向（チャネル幅方向）の断面図を示す図である。
【図３Ｂ】図１のＢ−Ｂ’断面図、つまり、ビット線方向（チャネル長方向）の断面図を示す図である。
【図３Ｃ】図１のＣ−Ｃ’断面図、つまり、浮遊ゲート（ワード線）ＣＧ２−ＣＧ３間におけるワード線方向（チャネル幅方向）の断面図を示す図である。
【図３Ｄ】図３Ａ及び図３Ｂに示す、Ｄ-Ｄ線に沿った平面図である。
【図４Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における工程の断面図である。
【図４Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における工程の断面図である。
【図５Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図４Ａに続く工程の断面図である。
【図５Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図４Ｂに続く工程の断面図である。
【図６Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図５Ａに続く工程の断面図である。
【図６Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図５Ｂに続く工程の断面図である。
【図６Ｃ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図６Ａに続く工程の断面図である。
【図６Ｄ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図６Ｂに続く工程の断面図である。
【図７Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図６Ｃに続く工程の断面図である。
【図７Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図６Ｄに続く工程の断面図である。
【図７Ｃ】図７Ｂの領域Ｘを拡大した図である。
【図８Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図７Ａに続く工程の断面図である。
【図８Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図７Ｂに続く工程の断面図である。
【図９Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図８Ａに続く工程の断面図である。
【図９Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図８Ｂに続く工程の断面図である。
【図１０Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図９Ａに続く工程の断面図である。
【図１０Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図９Ｂに続く工程の断面図である。
【図１１Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図１０Ａに続く工程の断面図である。
【図１１Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における図１０Ｂに続く工程の断面図である。
【図１２Ａ】実施形態１に係る半導体装置の製造方法の、図１のＡ−Ａ’断面における図１１Ａに続く工程の断面図である。
【図１２Ｂ】実施形態１に係る半導体装置の製造方法の、図１のＢ−Ｂ’断面における１１Ｂに続く工程の断面図である。
【図１３】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルを示す断面図である。
【図１４】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルを示す断面図である。
【符号の説明】
【０１００】
１  シリコン基板
１ＡＡ  アクティブエリア
２  トンネル絶縁膜
３  浮遊ゲート電極
４  ストッパ膜
５  マスク膜  
６  熱酸化膜（第１の側壁絶縁膜）
７  素子分離溝
８  素子分離絶縁膜
８ａ  第１部分
８ｂ  第２部分
９  電極間絶縁膜（電極間絶縁膜）
１０  制御ゲート電極
１１  エクステンション
１２  シリコン酸化膜（第２の側壁絶縁膜）
１３  ソース／ドレイン領域
１４  層間絶縁膜
１５  コバルトシリサイド膜
１６  スリット部
１７  下に凸の面
１８  フラットな面
【図１】
2010147414.tif 000003
【図２】
2010147414.tif 000004
【図３Ａ】
2010147414.tif 000005
【図３Ｂ】
2010147414.tif 000006
【図３Ｃ】
2010147414.tif 000007
【図３Ｄ】
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【図４Ａ】
2010147414.tif 000009
【図４Ｂ】
2010147414.tif 000010
【図５Ａ】
2010147414.tif 000011
【図５Ｂ】
2010147414.tif 000012
【図６Ａ】
2010147414.tif 000013
【図６Ｂ】
2010147414.tif 000014
【図６Ｃ】
2010147414.tif 000015
【図６Ｄ】
2010147414.tif 000016
【図７Ａ】
2010147414.tif 000017
【図７Ｂ】
2010147414.tif 000018
【図７Ｃ】
2010147414.tif 000019
【図８Ａ】
2010147414.tif 000020
【図８Ｂ】
2010147414.tif 000021
【図９Ａ】
2010147414.tif 000022
【図９Ｂ】
2010147414.tif 000023
【図１０Ａ】
2010147414.tif 000024
【図１０Ｂ】
2010147414.tif 000025
【図１１Ａ】
2010147414.tif 000026
【図１１Ｂ】
2010147414.tif 000027
【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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