(57)【要約】      （修正有）【課題】ウエイト信号がアサートされている時間が所定時間を超えた場合、ＣＰＵが強制的にハングアップ状態から復帰できるようにする。【解決手段】データ処理装置は、中央演算処理装置によるデータ転送を停止させるためにウエイト信号をアサートする、変換回路と、前記ウエイト信号がアサートされた際にタイマーがスタートし、前記ウエイト信号がアサートされた後の経過時間を計測するための時間計測手段と、前記時間計測手段のタイマーが、所定のタイムアウト時間を超えた場合に、前記中央演算処理装置にインターフェースと前記変換回路とを初期化させる、初期化実行手段と、を備えて構成されている。【選択図】図３
2010049462.tif 000002
【特許請求の範囲】
【請求項１】
データ記憶装置にアクセスするためのインターフェースと、
前記インターフェースを介して第１データ記憶装置にアクセスする、中央演算処理装置であって、ダイレクトメモリアクセスによるデータ転送の制御を行うコントローラが設けられていない、中央演算処理装置と、
前記インターフェースと前記中央演算処理装置との間に設けられた、変換回路であって、前記中央演算処理装置によるデータ転送を停止させるためにウエイト信号をアサートする、変換回路と、
前記ウエイト信号がアサートされた際にタイマーがスタートし、前記ウエイト信号がアサートされた後の経過時間を計測するための時間計測手段と、
前記時間計測手段のタイマーが、所定のタイムアウト時間を超えた場合に、前記中央演算処理装置に前記インターフェースと前記変換回路とを初期化させる、初期化実行手段と、
を備えることを特徴とするデータ処理装置。
【請求項２】
前記時間計測手段は、前記変換回路に設けられている、ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記初期化実行手段は、前記時間計測手段のタイマーが前記タイムアウト時間を超えた場合に、前記変換回路がタイムアウト割り込み信号を前記中央演算処理装置に出力することにより、前記中央演算処理装置に割り込みをかけ、前記インターフェースと前記変換回路の初期化を行わせることにより実現される、ことを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記時間計測手段は、前記中央演算処理装置に設けられている、ことを特徴とする請求項１に記載のデータ処理装置。
【請求項５】
前記変換回路は、前記ウエイト信号をアサートした後に、ウエイト割り込み信号を前記中央演算処理装置に出力し、このウエイト割り込み信号を受けて、前記中央演算処理装置は前記ウエイト信号のアサートを検出する、ことを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
前記時間計測手段は、前記ウエイト信号のアサートを検出した前記中央演算処理装置がタイマーをスタートすることにより実現される、ことを特徴とする請求項５に記載のデータ処理装置。
【請求項７】
前記初期化実行手段は、前記時間計測手段のタイマーが前記タイムアウト時間を超えた場合に、前記中央演算処理装置が前記インターフェースと前記変換回路の初期化を行うことにより実現される、ことを特徴とする請求項６に記載のデータ処理装置。
【請求項８】
前記変換回路は、前記データが一時的に格納されるデータ格納手段を備えており、
前記データ記憶装置にデータを書き込む場合には、前記中央演算処理装置は前記データ格納手段に、前記データ記憶装置へ書き込むべきデータを書き込み、前記変換回路は前記データ格納手段がフルになった場合に前記ウエイト信号をアサートし、
前記データ記憶装置からデータを読み出す場合には、前記中央演算処理装置は前記データ格納手段から、前記データ記憶装置からのデータを読み出し、前記変換回路は前記データ格納手段が空になった場合に前記ウエイト信号をアサートする、
ことを特徴とする請求項１乃至請求項７のいずれかに記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に、ＤＭＡ（Direct Memory Access）コントローラが設けられていない中央演算処理装置を備えるデータ処理装置に関する。
【背景技術】
【０００２】
ＤＭＡ（ダイレクトメモリアクセス）転送の特徴は、中央演算処理装置であるＣＰＵ（Central Processing Unit）を介さずに、データ記憶装置と主記憶装置との間で高速にデータ転送ができることである（例えば、特開２００７−１０２４６８号公報、特開２００６−９９２０５号公報参照）。このＤＭＡ転送を実現するためには、ＣＰＵにＤＭＡコントローラが設けられている必要がある。ＣＰＵにＤＭＡコントローラが設けられていない場合、ＣＰＵとデータ記憶装置用インターフェースとの間のローカルバスに、変換回路が必要となる。
【０００３】
この変換回路を用いてＤＭＡ転送を行う場合、データ記憶装置とＣＰＵとの間のデータ読み込み速度／データ書き込み速度の違いから、いずれか一方のデータ転送を一時的に停止させる必要が生じることがある。このような制御を、フロー制御というが、一般的にはＣＰＵ側のデータ読み込み速度／データ書き込み速度の方が、データ記憶装置よりも速いことから、変換回路はアサートしたウエイト信号をＣＰＵに入力して、ＣＰＵのデータ転送を一時的に停止させる必要がある。このウエイト信号がアサートされると、ＣＰＵは、変換回路へのアクセスのみならず、ローカルバスに接続されている他の周辺回路へのアクセスも出来なくなってしまう。
【０００４】
ここで、何らかの理由で、データ記憶装置からのデータ読み出しや、データ記憶装置へのデータ書き込みにトラブルが発生した場合、ウエイト信号がアサートされたままとなり、ＣＰＵがハングアップしてしまったのと同じ状態となってしまう。
【特許文献１】特開２００７−１０２４６８号公報
【特許文献２】特開２００６−９９２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで本発明は、前記課題に鑑みてなされたものであり、ウエイト信号がアサートされている時間が所定時間を超えた場合には、ＣＰＵが強制的に変換回路とデータ記憶装置用インターフェースとを初期化することにより、ＣＰＵがハングアップしてしまった状態から復帰できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係るデータ処理装置は、
データ記憶装置にアクセスするためのインターフェースと、
前記インターフェースを介して第１データ記憶装置にアクセスする、中央演算処理装置であって、ダイレクトメモリアクセスによるデータ転送の制御を行うコントローラが設けられていない、中央演算処理装置と、
前記インターフェースと前記中央演算処理装置との間に設けられた、変換回路であって、前記中央演算処理装置によるデータ転送を停止させるためにウエイト信号をアサートする、変換回路と、
前記ウエイト信号がアサートされた際にタイマーがスタートし、前記ウエイト信号がアサートされた後の経過時間を計測するための時間計測手段と、
前記時間計測手段のタイマーが、所定のタイムアウト時間を超えた場合に、前記中央演算処理装置に前記インターフェースと前記変換回路とを初期化させる、初期化実行手段と、
を備えることを特徴とする。
【０００７】
この場合、前記時間計測手段は、前記変換回路に設けられているようにしてもよい。
【０００８】
この場合、前記初期化実行手段は、前記時間計測手段のタイマーが前記タイムアウト時間を超えた場合に、前記変換回路がタイムアウト割り込み信号を前記中央演算処理装置に出力することにより、前記中央演算処理装置に割り込みをかけ、前記インターフェースと前記変換回路の初期化を行わせることにより実現されるようにしてもよい。
【０００９】
或いは、前記時間計測手段は、前記中央演算処理装置に設けられているようにしてもよい。
【００１０】
この場合、前記変換回路は、前記ウエイト信号をアサートした後に、ウエイト割り込み信号を前記中央演算処理装置に出力し、このウエイト割り込み信号を受けて、前記中央演算処理装置は前記ウエイト信号のアサートを検出するようにしてもよい。
【００１１】
この場合、前記時間計測手段は、前記ウエイト信号のアサートを検出した前記中央演算処理装置がタイマーをスタートすることにより実現されるようにしてもよい。
【００１２】
この場合、前記初期化実行手段は、前記時間計測手段のタイマーが前記タイムアウト時間を超えた場合に、前記中央演算処理装置が前記インターフェースと前記変換回路の初期化を行うことにより実現されるようにしてもよい。
【００１３】
また、前記変換回路は、前記データが一時的に格納されるデータ格納手段を備えており、
前記データ記憶装置にデータを書き込む場合には、前記中央演算処理装置は前記データ格納手段に、前記データ記憶装置へ書き込むべきデータを書き込み、前記変換回路は前記データ格納手段がフルになった場合に前記ウエイト信号をアサートし、
前記データ記憶装置からデータを読み出す場合には、前記中央演算処理装置は前記データ格納手段から、前記データ記憶装置からのデータを読み出し、前記変換回路は前記データ格納手段が空になった場合に前記ウエイト信号をアサートするようにしてもよい。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施形態を説明する。なお、以下に説明する実施形態は、本発明の技術的範囲を限定するものではない。
【００１５】
〔第１実施形態〕
本発明の第１実施形態は、ウエイト信号がアサートされると、変換回路のタイマーがスタートし、このタイマーがスタートした後に所定時間経過した場合には、中央演算処理装置であるＣＰＵ（Central Processing Unit）にタイムアウト割り込みを入力することにより、ＣＰＵが初期化等の必要な処理を行って、ハングアップ状態から復帰できるようにしたものである。より詳しくを、以下に説明する。
【００１６】
図１は、本実施形態に係るデータ処理装置１０の内部構成の一例を示すブロック図である。この図１に示すように、本実施形態に係るデータ処理装置１０は、ＣＰＵ２０と、ＤＲＡＭ（Dynamic Random Access Memory）２２と、ＲＯＭ（Read Only Memory）２４と、ハードディスクドライブ２６と、その他の周辺回路２８とを備えて、構成されている。
【００１７】
ＣＰＵ２０とＤＲＡＭ２２との間は、ＤＲＡＭ専用の専用バス３０を介して接続されている。ＣＰＵ２０と、ＲＯＭ２４、ハードディスクドライブ２６、その他の周辺回路２８との間は、汎用のローカルバス３２を介して、接続されている。このローカルバス３２には、変換回路３４も接続されており、この変換回路３４を介して、ＣＰＵ２０は、カードインターフェース４０に接続されている。
【００１８】
このカードインターフェース４０は、例えば、ＣＦ（Compact Flash（登録商標））カード用のインターフェースであり、さらに、本実施形態では、Ｕｌｔｒａ  ＤＭＡの仕様をサポートしたインターフェースである。
【００１９】
図２は、図１の変換回路３４の内部構成の一例を説明するための機能ブロック図である。この図２に示すように、変換回路３４は、ＣＰＵ２０のＣＰＵインターフェース４２と、上述したカードインターフェース４０との間に、挿入されて設けられている。
【００２０】
本実施形態に係る変換回路３４は、データ格納部５０と、転送設定部５２と、タイマー部５４と、変換制御部５６とを備えて構成されている。データ格納部５０は、ＣＰＵインターフェース４２と、カードインターフェース４０との転送タイミングが同期しないために必要となる、データを一時的に格納するための格納部である。このデータ格納部５０は、格納されたデータを、格納された順番に出力するＦＩＦＯ（First In First Out）に基づくデータ入出力制御を行う。
【００２１】
転送設定部５２は、各種のレジスタにより構成されている。これらのレジスタを用いて、ＣＰＵ２０は、変換回路３４におけるＣＦカードの動作モード（例えば、ＰＩＯモードやＵｌｔｒａ  ＤＭＡモード）の設定をしたり、変換回路３４におけるデータ転送速度の設定をしたり、変換回路３４におけるデータ転送開始アドレスやデータ転送終了アドレスを設定したり、タイムアウト割り込みを発生させるタイムアウト時間を設定したりする。すなわち、これらのレジスタに、ＣＰＵ２０が設定値を書き込むことにより、ＣＰＵ２０は、変換回路３４に対して各種の設定を行うことができる。
【００２２】
タイマー部５４は、時間計測用のタイマー機能を実現する。特に、本実施形態においては、変換回路３４がウエイト信号をアサートすると、このタイマー部５４のタイマーがスタートし、所定時間以上になると、タイムアウト割り込み信号が、変換回路３４からＣＰＵ２０に出力される。このタイマー部５４は、例えば、カウンタ回路により構成することができる。
【００２３】
変換制御部５６は、ＣＰＵインターフェース４２とカードインターフェース４０との間で、各種の信号を変換したり、各種の制御信号を生成したりする。特に、本実施形態においては、ＣＦカードにデータを書き込むＤＭＡ転送をしている間にデータ格納部５０がＦｕｌｌの状態になると、ウエイト信号をアサートしてＣＰＵ２０に出力し、ＣＦカードからデータを読み出すＤＭＡ転送をしている間にデータ格納部５０が空の状態になると、ウエイト信号をアサートしてＣＰＵ２０に出力する。
【００２４】
図３は、カードインターフェース４０を介して、ＣＦカードにデータをＤＭＡ転送で書き込む処理を行う場合における、ＣＰＵ２０と変換回路３４とＣＦカードとの間のアクセスフローを示す図である。このようなＤＭＡ転送は、例えば、ＤＲＡＭ２２からＣＦカードにデータを書き込む場合に行われる。
【００２５】
この図３に示すように、ＣＰＵ２０は、ＣＦカードに対して、動作モードの設定と、転送速度の設定を行う（ステップＳ１０）。本実施形態では、動作モードは、例えば、Ｕｌｔｒａ  ＤＭＡモード  ２に設定する。この設定は、変換回路３４を介さずに、ＣＰＵ２０からカードインターフェース４０に対して直接、行われる。
【００２６】
次に、ＣＰＵ２０は、変換回路３４の転送設定部５２に、ＣＦカードの動作モードと、転送速度の設定を行うとともに、タイムアウト時間の設定を行う（ステップＳ１２）。すなわち、ＣＰＵ２０は、これらのそれぞれの変換回路３４における設定を、転送設定部５２のそれぞれに対応するレジスタに書き込むことにより行う。
【００２７】
次に、ＣＰＵ２０は、変換回路３４を介して、ＣＦカードに対して、ＡＴＡコマンドの設定値をセットする（ステップＳ１４）。具体的には、ＣＰＵ２０は、セクタ番号やセクタ数などの設定値を、セットする。
【００２８】
次に、ＣＰＵ２０は、変換回路３４のデータ格納部５０に、転送するデータの書き込みを開始する（ステップＳ１６）。このデータの書き込みは、例えば、ＣＰＵ２０がＤＲＡＭ２２からデータを取得し、データ格納部５０に格納することにより行われる。変換回路３４は、データ格納部５０がＦｕｌｌになった時点で、ウエイト信号を生成してアサートする（ステップＳ１８）。このアサートされたウエイト信号が入力されたＣＰＵ２０は、データ格納部５０へのデータの書き込みを一時的に停止する。
【００２９】
変換回路３４は、カードインターフェース４０からＤＭＡリクエストを受信（ステップＳ２０）するのをトリガーとして、ＤＭＡ転送を開始する（ステップＳ２２）。すなわち、変換回路３４は、データ格納部５０に格納されているデータを、ＣＦカードに順次書き込んで行く。
【００３０】
データ格納部５０に空き領域ができて、Ｆｕｌｌの状態でなくなると、変換回路３４は、ウエイト信号をネゲートする（ステップＳ２４）。ウエイト信号がネゲートされたことを受けて、ＣＰＵ２０は、変換回路３４のデータ格納部５０に、転送するデータの書き込みを再開する（ステップＳ２６）。変換回路３４は、データ格納部５０がＦｕｌｌになった時点で、ウエイト信号を生成してアサートする（ステップＳ２８）。このアサートされたウエイト信号が入力されたＣＰＵ２０は、データ格納部５０へのデータの書き込みを一時的に停止する。ＣＰＵ２０と変換回路３４は、このようなデータ格納部５０へのデータ書き込みの処理を、ＤＭＡ転送すべきすべてのデータがＣＦカードに書き込まれるまで、繰り返すこととなる。
【００３１】
さらに、本実施形態に係る変換回路３４では、ウエイト信号をアサートした時点で、タイマー部５４のタイマーがスタートする。このタイマー部５４は、ウエイト信号がアサートされた後の経過時間を計測するために用いられる。したがって、ウエイト信号がネゲートされた場合には、タイマー部５４のタイマーは、ゼロにリセットされる。
【００３２】
ウエイト信号がアサートされた後、その経過時間が、上述したステップＳ１２で設定されたタイムアウト時間を超えた場合には、変換回路３４は、ＣＰＵ２０にタイムアウト割り込み信号を出力する（ステップＳ３０）。タイムアウト時間の時間設定は任意であるが、例えば、本実施形態においては、このタイムアウト時間を１秒に設定している。このタイムアウト割り込み信号が入力されたＣＰＵ２０は、変換回路３４の初期化を行い（ステップＳ３２）、カードインターフェース４０の初期化を行う（ステップＳ３４）。
【００３３】
以上のように、本実施形態に係るデータ処理装置１０によれば、変換回路３４を用いてＤＭＡ転送をしている間に、設定されているタイムアウト時間以上、ウエイト信号のアサートされている状態が継続した場合には、変換回路３４はＣＰＵ２０にタイムアウト割り込み信号を出力し、このタイムアウト割り込み信号を受けて、ＣＰＵ２０は、変換回路３４とカードインターフェース４０とを初期化することとしたので、ＣＰＵ２０がハングアップした状態になってしまうのを回避することができる。
【００３４】
すなわち、ウエイト信号がアサートされている状態では、ＣＰＵ２０は、ローカルバスに接続されている他の回路にもアクセスができないため、変換回路３４からのウエイト信号がアサートされたままの状態では、ＣＰＵ２０がハングアップしたのと同じ状態になってしまう。そこで、本実施形態では、所定時間経過後に強制的にタイムアウト割り込み信号によりＣＰＵ２０に割り込みをかけて、変換回路３４とカードインターフェース４０を初期化して、再度、変換回路３４とカードインターフェース４０とを立ち上げ直すことができるようにした。このため、ＣＰＵ２０は、ＤＭＡ転送を再度試みたり、ユーザにエラー通知をしたりすることができるようになる。
【００３５】
〔第２実施形態〕
上述した第１実施形態では、タイマー機能を変換回路３４で実現することとしたが、第２実施形態では、このタイマー機能をＣＰＵ２０で実現するように変形したものである。以下、上述した第１実施形態と異なる部分を説明する。
【００３６】
まず、第２実施形態に係るデータ処理装置１０の全体構成は、上述した第１実施形態の図１と同様であるが、変換回路３４とＣＰＵ２０の構成及び機能が第１実施形態とは異なる。
【００３７】
図４は、本実施形態に係る変換回路３４とＣＰＵ２０の内部構成の一例を説明するための機能ブロック図であり、上述した図２に対応する図である。この図４に示すように、本実施形態においては、タイマー機能を実現するタイマー部１００は、ＣＰＵ２０に設けられている。一方、変換回路３４には、タイマー部５４は、設けられていない。但し、本実施形態においても、変換回路３４がタイマー部５４を備えていても差し支えはない。このタイマー部１００は、例えば、ＣＰＵ２０内にあるカウンター回路で構成してもよいし、或いは、ソフトウェア的に実現してもよい。
【００３８】
図５は、本実施形態において、カードインターフェース４０を介して、ＣＦカードにデータをＤＭＡ転送で書き込む処理を行う場合における、ＣＰＵ２０と変換回路３４とＣＦカードとの間のアクセスフローを示す図であり、上述した図３に対応する図である。
【００３９】
この図５に示すように、ＣＰＵ２０は、上述した第１実施形態と同様に、ＣＦカードに対して、動作モードの設定と、転送速度の設定を行う（ステップＳ１０）。
【００４０】
次に、ＣＰＵ２０は、変換回路３４の転送設定部５２に、ＣＦカードの動作モードと、転送速度の設定を行う。（ステップＳ１２）。但し、本実施形態では、ＣＰＵ２０は、上述した第１実施形態と異なり、タイムアウト時間の設定を行う必要はない。タイマー部１００のタイマーがタイムアウト時間を経過したかどうかは、ＣＰＵ２０が判断するからである。本実施形態においては、このタイムアウト時間は、予めＣＰＵ２０に設定されている。
【００４１】
次に、ＣＰＵ２０は、上述した第１実施形態と同様に、変換回路３４を介して、ＣＦカードに対して、ＡＴＡコマンドの設定値をセットする（ステップＳ１４）。
【００４２】
次に、ＣＰＵ２０は、上述した第１実施形態と同様に、変換回路３４のデータ格納部５０に、転送するデータの書き込みを開始する（ステップＳ１６）。変換回路３４は、データ格納部５０がＦｕｌｌになった時点で、ウエイト信号を生成してアサートする（ステップＳ１８）。このアサートされたウエイト信号が入力されたＣＰＵ２０は、データ格納部５０へのデータの書き込みを一時的に停止する。
【００４３】
さらに、本実施形態では、変換回路３４は、ウエイト信号をアサートした後に、ウエイト割り込み信号をＣＰＵ２０に出力する（ステップＳ１９）。これは、ウエイト信号がアサートされただけでは、ＣＰＵ２０は、ウエイト信号がアサートされたことを検出できないので、割り込みをかけて、ウエイト信号がアサートされたことをＣＰＵ２０に検出させるためである。ウエイト信号がアサートされたことを検出したＣＰＵ２０は、タイマー部１００のタイマーをスタートさせる。すなわち、本実施形態では、ＣＰＵ２０のタイマー部１００を用いて、ウエイト信号がアサートされた後の経過時間を計測する。
【００４４】
次に、変換回路３４は、上述した第１実施形態と同様に、カードインターフェース４０からＤＭＡリクエストを受信（ステップＳ２０）するのをトリガーとして、ＤＭＡ転送を開始する（ステップＳ２２）。すなわち、変換回路３４は、データ格納部５０に格納されているデータを、ＣＦカードに順次書き込んで行く。
【００４５】
データ格納部５０に空き領域ができて、Ｆｕｌｌの状態でなくなると、変換回路３４は、ウエイト信号をネゲートする（ステップＳ２４）。さらに、変換回路３４は、ウエイト信号をネゲートした後に、ウエイト割り込み信号をＣＰＵ２０に出力する（ステップＳ２５）。これは、上述したように、ウエイト信号がネゲートされただけでは、ＣＰＵ２０は、ウエイト信号がネゲートされたことを検出できないので、割り込みをかけて、ウエイト信号がネゲートされたことをＣＰＵ２０に検出させるためである。ウエイト信号がネゲートされたことを受けて、ＣＰＵ２０は、タイマー部１００のタイマーを停止し、ゼロにリセットする。
【００４６】
また、ウエイト信号がネゲートされたことを受けて、ＣＰＵ２０は、変換回路３４のデータ格納部５０に、転送するデータの書き込みを再開する（ステップＳ２６）。変換回路３４は、データ格納部５０がＦｕｌｌになった時点で、ウエイト信号を生成してアサートする（ステップＳ２８）。このアサートされたウエイト信号が入力されたＣＰＵ２０は、データ格納部５０へのデータの書き込みを一時的に停止する。ＣＰＵ２０と変換回路３４は、このようなデータ格納部５０へのデータ書き込みの処理を、ＤＭＡ転送すべきすべてのデータがＣＦカードに書き込まれるまで、繰り返すこととなる。
【００４７】
さらに、本実施形態では、変換回路３４は、上述したように、ウエイト信号をアサートした後に、ウエイト割り込み信号をＣＰＵ２０に出力する（ステップＳ２９）。
【００４８】
ウエイト信号がアサートされた後の経過時間が、タイムアウト時間を超えた場合には、ＣＰＵ２０は、変換回路３４の初期化を行い（ステップＳ３２）、カードインターフェース４０の初期化を行う（ステップＳ３４）。すなわち、ＣＰＵ２０のタイマー部１００におけるタイマーがタイムアウト時間を超えた場合には、ＣＰＵ２０は、変換回路３４とカードインターフェース４０の初期化を行う。
【００４９】
以上のように、本実施形態に係るデータ処理装置１０によれば、変換回路３４を用いてＤＭＡ転送をしている間に、設定されているタイムアウト時間以上、ウエイト信号のアサートされている状態が継続した場合には、ＣＰＵ２０は、変換回路３４とカードインターフェース４０とを初期化することとしたので、ＣＰＵ２０がハングアップした状態になってしまうのを回避することができる。
【００５０】
すなわち、ウエイト信号がアサートされている状態では、ＣＰＵ２０は、ローカルバスに接続されている他の回路にもアクセスができないため、変換回路３４からのウエイト信号がアサートされたままの状態では、ＣＰＵ２０がハングアップしたのと同じ状態になってしまう。そこで、本実施形態では、ウエイト信号がアサートされてから所定時間経過後に、ＣＰＵ２０が、強制的に変換回路３４とカードインターフェース４０を初期化して、再度、変換回路３４とカードインターフェース４０とを立ち上げ直すことにより、ＤＭＡ転送を再度試みたり、ユーザにエラー通知をしたりすることができるようにしている。
【００５１】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態では、ＤＲＡＭ２２のデータをＣＦカードに書き込むＤＭＡ転送を例に本発明を説明したが、ＣＦカードのデータをＤＲＡＭ２２に書き込むＤＭＡ転送の場合でも、同様に本発明を適用することができる。
【００５２】
また、上述した実施形態では、外部のデータ記憶装置の一例として、ＣＦカードを用いて本発明を説明したが、データ記憶装置はＣＦカードに限られるものではなく、他の仕様のデータ記憶装置であっても本発明を適用することができる。この場合、カードインターフェース４０はデータ記憶装置の仕様に適合したものに、置き換えればよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態及び第２実施形態に係るデータ処理装置の内部構成の一例を示すブロック図。
【図２】本発明の第１実施形態に係る変換回路の内部構成の一例を示す機能ブロック図。
【図３】本発明の第１実施形態に係るＣＰＵと変換回路とカードインターフェースとの間のアクセスフローの一例を説明するための図。
【図４】本発明の第２実施形態に係る変換回路の内部構成の一例を示す機能ブロック図。
【図５】本発明の第２実施形態に係るＣＰＵと変換回路とカードインターフェースとの間のアクセスフローの一例を説明するための図。
【符号の説明】
【００５４】
１０  データ処理装置
２０  ＣＰＵ
２２  ＤＲＡＭ
２４  ＲＯＭ
２６  ハードディスクドライブ
２８  その他の周辺回路
３０  専用バス
３２  ローカルバス
３４  変換回路
４０  カードインターフェース
【図１】
2010049462.tif 000003
【図２】
2010049462.tif 000004
【図３】
2010049462.tif 000005
【図４】
2010049462.tif 000006
【図５】
2010049462.tif 000007