(57)【要約】【課題】メモリセル間の干渉効果の抑制とセルの信頼性の維持の両方を実現する不揮発性メモリを備える半導体装置を提供する。【解決手段】素子分離絶縁層ＳＴＩと制御ゲート電極ＣＧとの間でワード方向に隣り合う電流遮断層ＢＬに実質的に挟まれるように、電流遮断層ＢＬよりも誘電率が高い高誘電体層３１を、その下面が電荷トラップ層２４の頂面と同一または上方に位置するように設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面に半導体層を有する基板と、
前記半導体層の上に形成された複数の不揮発性メモリと、
を備え、
前記不揮発性メモリは、
前記半導体層の表面層に設けられた素子分離絶縁層により画定された能動素子領域の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷トラップ層と、
前記電荷トラップ層の上に形成されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜の上に形成され、チャネル幅方向を長手方向とする制御ゲート電極と、
を含み、
前記チャネル幅方向に隣り合うブロッキング絶縁膜に実質的に挟まれるように前記素子分離絶縁層と前記制御ゲート電極との間に形成された誘電体層をさらに備え、
前記誘電体層の下面は、前記電荷トラップ層の頂面と同一面または前記電荷トラップ層の頂面よりも上方に位置し、前記ブロッキング絶縁膜の誘電率よりも高い誘電率を有する材料から形成される、
ことを特徴とする半導体装置。
【請求項２】
前記誘電体層の頂面は、前記ブロッキング絶縁膜の頂面よりも上方に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記誘電体層の頂面は、前記ブロッキング絶縁膜の頂面よりも下方に位置することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記チャネル幅方向において、前記誘電体層の幅は、前記素子分離絶縁膜の幅よりも狭いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記誘電体層は、複数の材質の積層構造を有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリのセルトランジスタのセル構造の一つとして、電荷トラップ型の構造がある。これは、従来の浮遊ゲートの替わりに電荷のトラップサイトを豊富に有する誘電体（以下、「電荷トラップ層」という)をメモリ素子として用いるものである。
【０００３】
しかし、セルが微細化すると、電荷トラップ型のセルにおいてもセル間の干渉効果が無視し得ないレベルになってしまうことが最近になって判明している。
【０００４】
電荷トラップ型のセルにおいて干渉効果を抑制するには、トンネル酸化膜、電荷トラップ層、電流遮断層の各膜厚を薄くすれば良い。しかし、膜厚を薄くすると電荷保持性能が著しく劣化するため、この対策を取るのは容易ではない。そこで、電流遮断層を素子分離膜の上で分断せずに、ワード線方向に繋げてしまう構造を用いることにより、干渉効果が軽減することが分かっている。この構造で十分な効果を得るには、素子分離膜を下方にエッチバックして制御ゲート電極ができるだけ電荷トラップ層間にまで落ち込むようにする必要がある。
【０００５】
しかしながら、制御ゲート電極を電荷トラップ層間に落ち込ませると、素子領域と制御ゲートとの距離が短くなるため、書き込み時に制御ゲートに大きな電圧を印加する際に、絶縁破壊を起こしたり、リーク電流によって素子分離膜が劣化したりするという問題が発生する。このように、従来の構造ではセル間干渉効果の抑制とセルの信頼性との間にはトレードオフの関係があり、セル間干渉効果の抑制とセルの信頼性とを両立させることができなかった。
【特許文献１】特開２００７−２８７８５８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、メモリセル間の干渉効果の抑制とセルの信頼性の維持との両方を実現する不揮発性メモリを備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、
表面に半導体層を有する基板と、前記半導体層の上に形成された複数の不揮発性メモリと、
を備え、前記不揮発性メモリは、前記半導体層の表面層に設けられた素子分離絶縁層により画定された能動素子領域の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷トラップ層と、前記電荷トラップ層の上に形成されたブロッキング絶縁膜と、前記ブロッキング絶縁膜の上に形成され、チャネル幅方向を長手方向とする制御ゲート電極と、を含み、前記チャネル幅方向に隣り合うブロッキング絶縁膜に実質的に挟まれるように前記素子分離絶縁層と前記制御ゲート電極との間に形成された誘電体層をさらに備え、前記誘電体層の下面は、前記電荷トラップ層の頂面と同一面または前記電荷トラップ層の頂面よりも上方に位置し、前記ブロッキング絶縁膜の誘電率よりも高い誘電率を有する材料から形成される、ことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、メモリセル間の干渉効果の抑制とセルの信頼性の維持との両方を実現する不揮発性メモリを備える半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。以下の各図において同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【００１０】
図１は、本発明の第１の実施の形態による半導体装置が備える不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図である。本実施形態の特徴は、素子分離絶縁層ＳＴＩ（Shallow Trench Isolation）と制御ゲート電極ＣＧとの間でチャネル幅方向に隣り合う電流遮断層ＢＬに挟まれるように形成され、電流遮断層ＢＬの誘電率よりも高い誘電率を有する高誘電体層３１を備え、高誘電体層３１の下面が電荷トラップ層２４の頂面と同一面に位置するように配置されている点にある。
【００１１】
より詳細に説明すると、図１に示す半導体装置１は、少なくとも表面に半導体層２０を有する基板Ｓと、素子分離絶縁層ＳＴＩ（Shallow Trench Isolation）と、トンネル酸化膜２２と、電荷トラップ層２４と、電流遮断層ＢＬと、制御ゲート電極ＣＧと、高誘電体層３１と、を備える。本実施形態において電流遮断層ＢＬは、例えばブロッキング絶縁膜に対応し、また、高誘電体層３１は例えば誘電体層に対応する。
【００１２】
素子分離絶縁層ＳＴＩは、半導体層２０に形成された素子分離用の溝（Shallow Trench）を埋めるように形成される。トンネル酸化膜２２は、素子領域ＡＡの半導体層２０のチャネル上に形成される。電荷トラップ層２４はトンネル酸化膜２２上に形成され、電流遮断層ＢＬは電荷トラップ層２４上に形成され、また、制御ゲート電極ＣＧは電流遮断層ＢＬを間に介して電荷トラップ層２４上に形成される。本実施形態において、電流遮断層ＢＬは素子領域ＡＡ上に位置するように形成され、素子分離絶縁層ＳＴＩの上には延在していない。
【００１３】
さらに、高誘電体層３１は、素子分離絶縁層ＳＴＩと制御ゲート電極ＣＧとの間でチャネル幅方向に隣り合う電流遮断層ＢＬに挟まれるように形成される。電流遮断層ＢＬの誘電率をεｏとすると、高誘電体層３１は、その誘電率ε１が
ε１＞εｏ
となる材料を用いて形成される。このような高誘電体層３１の材料として、例えば電流遮断層ＢＬにＡｌ２Ｏ３を用いたとき、ＨｆｘＯｙやＺｒｘＯｙ、ＬａｘＯｙなどがある。
【００１４】
このように、本実施形態によれば、高誘電体層３１を介して制御ゲート電極ＣＧと電荷トラップ層２４とを容量的に強く結合させることにより、従来必要であったような、制御ゲート電極ＣＧを下方に落とし込むことなく、セル間干渉効果を充分に抑制することができる。
【００１５】
図２（ａ）の略示断面図に、第１の比較例として従来の技術による不揮発性メモリセルの一例の構造を示す。同図に示す比較例では、電流遮断層ＢＬを、素子分離絶縁層ＳＴＩで分断することなくワード線方向（チャネル幅方向）に繋いだ構造となっている。
【００１６】
シミュレーションによる評価結果によれば、図２（ａ）に示す従来の半導体装置２００の構造では、干渉効果によりセルの閾値電圧は８００ｍＶ変動した。これに対し、図１に示す本実施形態の半導体装置１の構造において、高誘電体層として電流遮断層ＢＬの５０％増しの誘電率を有する材料を使用すると、６４０ｍＶの変動に留まるなど、約２０％の改善効果があることが確認された。この一方、本実施形態の構造によれば、素子領域ＡＡと制御ゲート電極ＣＧとの距離を長く保持できるので、絶縁破壊耐圧やリーク電流量の値は不変であることが判明した。このように、本実施形態によれば、素子領域ＡＡと制御ゲート電極ＣＧ間の耐圧を低減させることなくセル間干渉効果を改善することが可能になる。
【００１７】
セル間干渉効果をより有効に抑制するためには、高誘電体層３１の下面を電荷トラップ層２４の頂面と同一面にするのでなく、電荷トラップ層２４の頂面より上方に位置するように高誘電体層３１を配設することが好ましい。
【００１８】
ここで、高誘電体層３１の下面が電荷トラップ層２４の頂面よりも下に位置するように形成した場合、例えば図２（ｂ）に第２の比較例として示す半導体装置１００のように、電荷トラップ層２４間の領域にまで高誘電体層１３０が入り込むような構造となり、これでは隣り合う電荷トラップ層２４間の容量結合が増えてしまい、セル間干渉効果が却って大きくなってしまう。
【００１９】
従って、高誘電体層３１の下面が電荷トラップ層２４の頂面よりも下に位置することを回避するという条件が満たされれば、高誘電体層３１の下面が電荷トラップ層２４の頂面と一致している必要は無く、さらに、高誘電体層３１の頂面が電荷トラップ層２４の頂面と一致している必要もない。
【００２０】
図３は、本発明の第２の実施の形態による半導体装置が備える不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図である。図３に示す半導体装置３では、高誘電体層３３が電流遮断層ＢＬよりも厚くなるように形成され、この結果、高誘電体層３３の頂面は電流遮断層ＢＬの頂面よりも上方に位置している。これにより、メモリセルの絶縁耐圧が向上する。
【００２１】
製品の要求仕様に依存して、絶縁耐圧よりもセル間干渉効果の抑制が望ましい場合もある。この場合は、絶縁耐圧は従来技術のままにしておくことにより、得られたスペック上のマージンをセル間干渉効果の改善に充当することが可能である。
【００２２】
図４は、本発明の第３の実施の形態による半導体装置が備える不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図である。図４に示す半導体装置５では、高誘電体層３５が電流遮断層ＢＬよりも薄くなるように形成され、この結果、高誘電体層３５の頂面は電流遮断層ＢＬの頂面よりも下方に位置している。これにより、セル間干渉効果がより一層抑制される。
【００２３】
高誘電体層は、単一の材質で形成する必要は無く、複数の材質による積層体で構成することも可能である。
【００２４】
図５は、本発明の第４の実施の形態による半導体装置が備える不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図である。図５に示す半導体装置７では、基板Ｓの側からＬａｘＯｙとＳｉＯ２またはＳｉＮとの積層体で高誘電体層３７が形成される。これにより、高誘電体層を構成する積層体の上層部分が電流遮断層ＢＬと同一の材質で形成される場合は、電流遮断層ＢＬがチャネル幅方向で隣り合う電流遮断層ＢＬと高誘電体層３７の上部で繋がることになる。これとは逆に、基板Ｓの側からＳｉＯ２またはＳｉＮとＬａｘＯｙとの積層体で高誘電体層を形成してチャネル幅方向で隣り合う電流遮断層ＢＬと高誘電体層３７の下部で繋がることとしてもよい。
【００２５】
また、上記実施形態のように２層の積層体に限ることなく、３層の積層体で高誘電体層を構成してもよい。この場合は、例えば基板Ｓの側からＬａｘＯｙ、ＳｉＯ２、およびＬａｘＯｙなど、ＳｉＯ２またはＳｉＮを高誘電体材料で挟む構造が望ましい。
【００２６】
上述した実施形態では、高誘電体層のチャネル方向の幅が素子分離絶縁層ＳＴＩの幅と一致していたが、本発明はこのような態様に限るものでは決してなく、プロセスマージンに依存して素子分離絶縁層ＳＴＩの幅より狭くても、また、側面がテーパ状になっていてもよい。
【００２７】
図６は、本発明の第５の実施の形態による半導体装置が備える不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図である。図６に示す半導体装置９では、高誘電体層３９のチャネル幅方向の幅は素子分離絶縁層ＳＴＩの幅より狭くなっている。このような構造によりプロセスマージンが厳しい場合でも安定したメモリセルを提供することができる。
【００２８】
また、図７は、本発明の第６の実施の形態による半導体装置が備える不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図である。図７に示す半導体装置１１では、制御ゲート電極ＣＧの側へ近づくにつれて幅が広くなる上開のテーパをなすように高誘電体層４１が形成されている。この例とは逆に、基板Ｓの側へ近づくにつれて幅が広くなる逆テーパをなすように高誘電体層を形成してもよい。
【００２９】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変形して実施できることは勿論である。例えば第２乃至第４の実施の形態と第５または第６の実施の形態との組合せなど、実施形態間で様々な態様に組み合せることも可能である。
【図面の簡単な説明】
【００３０】
【図１】第１の実施の形態による不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【図２】第１および第２の比較例である不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【図３】第２の実施の形態による不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【図４】第３の実施の形態による不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【図５】第４の実施の形態による不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【図６】第５の実施の形態による不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【図７】第６の実施の形態による不揮発性メモリセルの構造を示すワード線方向（チャネル幅方向）の略示断面図。
【符号の説明】
【００３１】
１，３，５，７，９，１１：半導体装置。２０：半導体層。２２：トンネル酸化膜。２４：電荷トラップ層。３１，３３，３５，３７，３９，４１：高誘電体層。ＢＬ：電流遮断層。ＣＧ：制御ゲート。Ｓ：基板。ＳＴＩ：素子分離絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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