(57)【要約】【課題】トレンチゲート構造に対して交差するようにディープ層を設けたＳｉＣ半導体装置において、ディープ層でブレイクダウンすることを抑制することにより、高耐圧化を図る。【解決手段】セル領域の外縁部において、ｐ型ディープ層１０が外周領域に至るまで全域形成された構造とする。これにより、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向、つまり［０００１］面の方位に掛かるようにできる。これにより、ドレイン電圧が高電圧となった時の電界集中部分がｐ型ディープ層１０とｐ型リサーフ層１５の接合部分の下部ではなくガードリング部となるようにできる。したがって、ｐ型ディープ層１０でブレイクダウンすることを抑制でき、高耐圧化を図ることが可能となる。【選択図】図４
2010147222.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
セル領域において、前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域（４）と前記ベース領域（３）よりも深く、かつ、前記ドリフト層（３）まで達し、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成され、一方向を長手方向とするトレンチ（６）と、
前記トレンチ（６）の表面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記トレンチ（６）がストライプ状に複数本延設されると共に、前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴと、
前記セル領域を囲む外周領域に形成された外周耐圧部と、を備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで配置され、前記トレンチ（６）の長手方向に対して交差する方向、かつ、基板平面に平行方向に複数本ストライプ状に延設された第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）は、前記セル領域の外縁部において、ストライプ状に並べられた前記トレンチ（６）および該ディープ層（１０）のうちストライプ状に配置された部分を囲むように、前記外周領域に向けて延設されていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
セル領域において、前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域（４）と前記ベース領域（３）よりも深く、かつ、前記ドリフト層（３）まで達し、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成され、一方向を長手方向とするトレンチ（６）と、
前記トレンチ（６）の表面に、前記ソース領域よりも低濃度とされた第１導電型のチャネル層（２０）と、
前記トレンチ（６）内において、前記チャネル層（２０）の表面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記トレンチ（６）がストライプ状に複数本延設されると共に、前記ゲート電極（９）への印加電圧を制御することで前記チャネル層（２０）内に蓄積型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴと、
前記セル領域を囲む外周領域に形成された外周耐圧部と、を備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで配置され、前記トレンチ（６）の長手方向に対して交差する方向、かつ、基板平面に平行方向に複数本ストライプ状に延設された第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）は、前記セル領域の外縁部において、ストライプ状に並べられた前記トレンチ（６）および該ディープ層（１０）のうちストライプ状に配置された部分を囲むように、前記外周領域に向けて延設されていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記ディープ層（１０）は、前記セル領域の外縁部全域に形成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ディープ層（１０）は、前記セル領域の外縁部において、前記外周領域から所定距離離れて形成されており、該ディープ層（１０）から前記外周領域までの間の間隔が該ディープ層（１０）における前記ストライプ状に配置されているもの同士の間の間隔よりも狭くされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記セル領域の外縁部において、前記ディープ層（１０）には、該ディープ層（１０）が部分的に形成されていない隙間部（１０ａ）が備えられ、前記ＭＯＳＦＥＴの前記ゲート電極（９）への電圧印加を行っていないオフ時に、前記ディープ層（１０）から前記隙間部（１０ａ）に伸びる空乏層によって該隙間部（１０ａ）が埋め尽くされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項６】
前記外周耐圧構造は、
前記セル領域の外周領域において、前記ベース領域よりも深い凹部にて構成されたメサ構造部（１４）と、
前記メサ構造部（１４）を構成する前記凹部の底面から所定深さとなるように形成され、前記セル領域を囲むように形成された第２導電型のリサーフ層（１５）と、を有して構成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項７】
前記ディープ層（１０）は、前記セル領域の外縁部全域に形成され、前記外周領域に形成された前記リサーフ層（１５）に連結されていることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記ディープ層（１０）は、前記セル領域の外縁部において、前記外周領域に形成された前記リサーフ層（１５）から所定距離離れて形成されており、該ディープ層（１０）と前記リサーフ層（１５）との間の間隔が該ディープ層（１０）における前記ストライプ状に配置されているもの同士の間の間隔よりも狭くされていることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項９】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
セル領域において、前記ドリフト層（２）の表層部に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部において前記ストライプ状に並べられた部分を囲む部分とを有し、前記セル領域の周囲を囲む外周領域に向けて延設される第２導電型のディープ層（１０）を形成する工程と、
前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるように、前記ディープ層（１０）が延設された方向と交差する方向を長手方向とするトレンチ（６）を形成する工程と、
前記トレンチ（６）内にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１０】
前記外周領域において、前記ベース領域（３）を除去して前記ドリフト層（２）を露出させる凹部にて構成されるメサ構造部（１４）を形成する工程と、
前記メサ構造部（１４）における側壁面から前記凹部の底面に至る第２導電型のリサーフ層（１５）を形成する工程と、を有していることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表層部において、セル領域に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部において前記ストライプ状に並べられた部分を囲む部分とを有し、前記セル領域の周囲を囲む外周領域に向けて延設される第２導電型のディープ層（１０）を形成する工程と、前記外周領域に、前記ディープ層（１０）に連結されるように、前記セル領域の周囲を囲む第２導電型のリサーフ層（１５）を形成する工程と、を同時に行う工程と、
前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるように、前記ディープ層（１０）が延設された方向と交差する方向を長手方向とするトレンチ（６）を形成する工程と、
前記トレンチ（６）内にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。これについてシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜には４．９ＭＶ／ｃｍの電界が集中していた。実際の使用に耐えるには３ＭＶ／ｃｍ以下にする必要があり、長期の信頼性まで考えると２ＭＶ／ｃｍ以下にすることが望まれる。
【０００４】
このような問題を解決するものとして、特許文献１に示されるＳｉＣ半導体装置がある。このＳｉＣ半導体装置では、トレンチゲートの底部を側面より厚くなるように設計することにより、トレンチの底部での電界集中を緩和している。具体的には、４Ｈ−ＳｉＣの（０００−１）ｃ面基板を用いてａ（１１２０）面のトレンチゲート構造を作製する。このようにｃ面基板を用いてトレンチ側面がａ面で底面がｃ面となるトレンチ内にゲート絶縁膜を熱酸化で作製した場合、ｃ面の酸化レートはａ面の５倍であるため、トレンチ底部の酸化膜は側面と比べて、膜厚を５倍にできる。これにより、トレンチ底部での電界集中を緩和することが可能となる。
【特許文献１】特開平９−１９９７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようにトレンチ底部においてゲート絶縁膜を厚くした構造において、例えば、トレンチ側面の膜厚を４０ｎｍとし、トレンチ底部の膜厚を２００ｎｍに設計してシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜の電界集中を３．９ＭＶ／ｃｍに低減できることが確認できたが、まだ十分ではなく、更なる電界緩和が必要であることが判った。
【０００６】
そこで、本発明者らは更なる電界緩和が行える構造であり、かつ、製品特性のバラツキを防止できて歩留まり向上を図ることが可能なＳｉＣ半導体装置として、先に、トレンチゲートの長手方向に対する法線方向、かつ、基板平面と平行方向ににｐ型ディープ層が延設されるようにした構造を出願している（特願２００８−３１７０４参照）。この先の出願では、ＳｉＣ半導体装置のうちＭＯＳＦＥＴについて提案しているが、セル領域の外縁部分およびセル領域の外周を囲む外周領域については提案していない。このため、トレンチゲートの長手方向に対する法線方向、かつ、基板平面と平行方向にｐ型ディープ層が延設されるようにしたＳｉＣ半導体装置に対して、一般的な外周領域の構造を適用した場合について検討した。図１４は、その場合のＳｉＣ半導体装置の上面レイアウトであり、図１５（ａ）、（ｂ）は、図１４におけるＸ−Ｘ’断面図およびＹ−Ｙ’断面図である。なお、図１４は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。
【０００７】
図１４に示されるように、トレンチゲート構造を構成するトレンチＪ１が複数本ストライプ状に並べられ、各トレンチＪ１の長手方向に対する法線方向、かつ、基板平面に平行方向にｐ型ディープ層Ｊ２が複数本ストライプ状に延設されている。そして、図１４および図１５（ａ）、（ｂ）に示されるように、外周領域においてｐ型ベース領域Ｊ３およびｐ+型コンタクト層Ｊ４より深く、かつ、ｎ-型ドリフト層Ｊ５に達する凹部にて構成されたメサ構造部Ｊ６が形成されている。セル領域と外周領域との境界部には、メサ構造部Ｊ６の段差部の側壁面から底面に至るようにセル領域の外周を囲むｐ型リサーフ層Ｊ７が形成されている。そして、ｐ型リサーフ層Ｊ７の周囲を囲むように複数にｐ型ガードリング層Ｊ８が形成されていると共に、ｐ型リサーフ層Ｊ７およびｐ型ガードリング層Ｊ８の周囲を囲むｎ+型層Ｊ９とｎ+型層Ｊ９に電気的に接続された同電位リング電極Ｊ１０が形成されることで外周耐圧構造が構成されている。
【０００８】
このような構造のＳｉＣ半導体装置についてシミュレーションによる耐圧試験を行った。図１６は、耐久試験としてブレイクダウン時のインパクトイオン化率分布を調べた結果を示した断面図であり、図１７（ａ）は、図１６における領域Ｒ１の等電位線分布を調べた拡大図、図１７（ｂ）は、図１７（ａ）における領域Ｒ２の拡大図である。
【０００９】
図１６に示されるように、セル領域の外縁部（セル領域のうち外周領域との境界部近辺）におけるｐ型ディープ層Ｊ２ａにおいてブレイクダウンが発生し、その付近においてインパクトイオン化率分布が上昇している。つまり、図１７（ａ）、（ｂ）に示されるようにｐ型ディープ層Ｊ２が連続的に形成されている部分では、隣り合うｐ型ディープ層Ｊ２からそれぞれ伸びる空乏層とｐ型ベース領域Ｊ３から延びる空乏層とよって耐圧が持たせられるため、等電位線がｐ型ベース領域Ｊ３側まで入り込む状態を防ぐことができる。ところが、セル領域の外縁部側のｐ型ディープ層Ｊ２ａでは、それよりも外周側にｐ型ディープ層Ｊ２が存在しないため、等電位線がｐ型ベース領域Ｊ３側の高い位置まで入り込み、耐圧を持たせることができないのである。
【００１０】
特に、大口径のＳｉＣウェハを作成し易いなどの理由から主表面がＳｉ面のＳｉＣ基板を使用してデバイス作成を行うことが多いが、ＳｉＣでは破壊電界強度に面方位依存性があるため、Ｓｉ面を使用した場合に所望の耐圧が持たせられなくなる。すなわち、Ｓｉ面のＳｉＣ基板の場合、ＳｉＣ基板の裏面から表面に向かう方向、つまり基板垂直方向が［０００１］面の方位となる。このため、等電位線の方向が基板平面方向と一致するような電界の掛かり方であれば、高い破壊電界強度を期待できる。しかし、図１７（ｂ）に示すようにセル領域の外縁部側のｐ型ディープ層Ｊ２ａでは等電位線の方向が基板平面方向に対して大きく傾斜している。したがって、図中にベクトルで示したように、基板垂直方向に対して３０°程度傾いた状態で電界が掛かることになり、破壊電界強度が低下する。具体的には、等電位線の方向が基板平面方向に水平となり、基板垂直方向である［０００１］面の方向と電界方向とが一致する場合に対して２割程度破壊電界強度が低下する。
【００１１】
本発明は上記点に鑑みて、トレンチゲート構造に対して交差するようにディープ層を設けたＳｉＣ半導体装置において、ディープ層でブレイクダウンすることを抑制することにより、高耐圧化を図ることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１または２に記載の発明では、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで配置され、トレンチ（６）の長手方向、かつ、基板平面に平行方向に対して交差する方向に複数本ストライプ状に延設された第２導電型のディープ層（１０）を有し、ディープ層（１０）は、セル領域の外縁部において、ストライプ状に並べられたトレンチ（６）および該ディープ層（１０）のうちストライプ状に配置された部分を囲むように、外周領域に向けて延設されていることを特徴としている。
【００１３】
このように、ディープ層（１０）をセル領域の外縁部において外周領域に向けて延設されるようにすることにより、少なくともセル領域の外縁部に形成されたディープ層（１０）によってブレイクダウンする場所が外周領域に移動させられることになるため、高耐圧化を図ることが可能となる。
【００１４】
例えば、請求項３に記載したように、ディープ層（１０）をセル領域の外縁部全域に形成することができる。また、請求項４に記載したように、セル領域の外縁部において、外周領域から所定距離離れるようにディープ層（１０）を形成することもできる。この場合、ディープ層（１０）から外周領域までの間の間隔がディープ層（１０）におけるストライプ状に配置されているもの同士の間の間隔よりも狭くされるようにすれば良い。さらに、請求項５に記載したように、セル領域の外縁部において、ディープ層（１０）に、該ディープ層（１０）が部分的に形成されていない隙間部（１０ａ）を備え、ＭＯＳＦＥＴのゲート電極（９）への電圧印加を行っていないオフ時に、ディープ層（１０）から隙間部（１０ａ）に伸びる空乏層によって該隙間部（１０ａ）が埋め尽くされるようにしても構わない。
【００１５】
請求項６に記載の発明では、外周耐圧構造は、セル領域の外周領域において、ベース領域よりも深い凹部にて構成されたメサ構造部（１４）と、メサ構造部（１４）を構成する凹部の底面から所定深さとなるように形成され、セル領域を囲むように形成された第２導電型のリサーフ層（１５）と、を有して構成されていることを特徴としている。
【００１６】
このように、メサ構造部（１４）にリサーフ層（１５）を形成するようにすれば、ディープ層（１０）とリサーフ層（１５）の間において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向に掛かるようにできる。これにより、ドレイン電圧が高電圧となった時の電界集中部分がディープ層（１０）とリサーフ層（１５）の間の下部ではなく、さらに外周側となるようにできる。したがって、トレンチゲート構造に対して交差するようにディープ層（１０）を設けたＳｉＣ半導体装置において、ディープ層（１０）でブレイクダウンすることを抑制することにより、高耐圧化を図ることが可能となる。
【００１７】
例えば、請求項７に記載したように、ディープ層（１０）をセル領域の外縁部全域に形成し、外周領域に形成されたリサーフ層（１５）に連結されるようにすることができる。
【００１８】
また、請求項８に記載したように、セル領域の外縁部において、外周領域に形成されたリサーフ層（１５）から所定距離離れるようにディープ層（１０）を形成することもできる。この場合、該ディープ層（１０）とリサーフ層（１５）との間の間隔が該ディープ層（１０）におけるストライプ状に配置されているもの同士の間の間隔よりも狭くされるようにすれば、ストライプ状に並べられた隣り合うディープ層（１０）同士の間よりもディープ層（１０）とリサーフ層（１５）との間において、等電位線がベース領域（３）側に入り込む量が小さくなる。したがって、上記のように高耐圧化を図ることが可能となる。
【００１９】
以上のようなＳｉＣ半導体装置は、例えば以下に示す製造方法によって製造される。例えば、請求項９に記載したように、炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、セル領域において、ドリフト層（２）の表層部に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部においてストライプ状に並べられた部分を囲む部分とを有し、セル領域の周囲を囲む外周領域に向けて延設される第２導電型のディープ層（１０）を形成する工程と、ディープ層（１０）およびドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、ソース領域（４）の表面からベース領域（３）を貫通してドリフト層（２）に達し、かつ、ディープ層（１０）よりも浅くなるように、ディープ層（１０）が延設された方向と交差する方向を長手方向とするトレンチ（６）を形成する工程と、トレンチ（６）内にゲート絶縁膜（８）を形成する工程と、トレンチ（６）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（４）およびベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んだ製造方法により、請求項１または２に記載したＳｉＣ半導体装置を製造できる。
【００２０】
この場合、請求項１０に記載したように、外周領域において、ベース領域（３）を除去してドリフト層（２）を露出させる凹部にて構成されるメサ構造部（１４）を形成する工程と、メサ構造部（１４）における側壁面から凹部の底面に至る第２導電型のリサーフ層（１５）を形成する工程と、を行えば、請求項６ないし８に記載したＳｉＣ半導体装置を製造することもできる。
【００２１】
また、請求項１１に記載の発明のように、ドリフト層（２）の表層部において、セル領域に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部においてストライプ状に並べられた部分を囲む部分とを有し、セル領域の周囲を囲む外周領域に向けて延設される第２導電型のディープ層（１０）を形成する工程と、外周領域に、ディープ層（１０）に連結されるように、セル領域の周囲を囲む第２導電型のリサーフ層（１５）を形成する工程と、を同時に行うこともできる。
【００２２】
このように、リサーフ層（１５）をディープ層（１０）と同時に形成すれば、リサーフ層（１５）およびディープ層（１０）の製造工程の簡略化を図ることが可能となる。また、リサーフ層（１５）とディープ層（１０）が重なることによって高濃度になり等電位線が歪んで電界集中してしまうことを抑制できる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
図１は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の正面レイアウト図である。なお、図１は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。
【００２６】
また、図２は、図１の破線で囲んだ領域ＲａにおいてＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。また、図３−ａ〜図３−ｄは、図２のＭＯＳＦＥＴの断面図であり、図３−ａは、図２中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図３−ｂは、図２中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図３−ｃは、図２中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図３−ｄは、図２中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
【００２７】
図１に示されるように、ＳｉＣ半導体装置は、ＭＯＳＦＥＴが形成されたセル領域と、セル領域を囲むように外周耐圧構造が形成された外周領域とを有して構成されている。
【００２８】
図２および図３−ａ〜図３−ｄに示すように、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度、かつ、主表面がＳｉ面（つまり基板垂直方向が［０００１］面の方位）のＳｉＣからなるｎ+型基板１が半導体基板として用いられいる。このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２９】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００３０】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。
【００３１】
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００３２】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）となるようにトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００３３】
さらに、トレンチ６の表面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に例えば１００ｎｍ程度となっている。
【００３４】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図２中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図２中のｘ方向に平行に並べられた構造とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００３５】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図２中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向、かつ、基板平面に平行方向に延設されたｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部よりも深くされており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０の幅（図２中のｙ方向寸法）は、０．６〜１．０μｍとされている。このｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3、例えば５．０×１０17／ｃｍ3とされている。このｐ型ディープ層１０は、セル領域の内周部ではトレンチゲート構造の長手方向に沿って複数本平行に並べられることでストライプ状に配置されており、隣り合うｐ型ディープ層１０同士の間隔は、例えば１．５〜３μｍとされている。そして、ｐ型ディープ層１０は、セル領域の外縁部では、トレンチ６の外周領域に至るまで全域形成されている。
【００３６】
なお、セル領域の外縁部、つまりアクティブではない部分までｐ型ディープ層１０の上方にｐ型ベース領域３およびｐ+型コンタクト層５が形成されており、そのアクティブでない部分においてもｐ+型コンタクト層５にソース電極１１が電気的に接続された構造とされている。
【００３７】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３８】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの蓄積型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３９】
一方、セル領域のうちＭＯＳＦＥＴを囲んでいる外縁部や外周領域は、以下のように構成されている。図４（ａ）は、図１のＥ−Ｅ断面図、図４（ｂ）は、図１のＦ−Ｆ断面図である。
【００４０】
図４（ａ）、（ｂ）に示されるように、外周領域では、セル領域に形成されていたｐ型ベース領域３およびｐ+型コンタクト層５より深く、かつ、ｎ-型ドリフト層２に達する深さ２．１〜２．５μｍ程度の凹部にて構成されたメサ構造部１４が形成されている。セル領域と外周領域との境界部には、メサ構造部１４の段差部の側壁面から底面に至るようにセル領域の外周を囲むｐ型リサーフ層１５が形成されていると共に、ｐ型リサーフ層１５の周囲を囲むように複数にｐ型ガードリング層１６が形成されている。そして、ｐ型リサーフ層１５およびｐ型ガードリング層１６の周囲を囲むようにｎ+型層１７およびｎ+型層１７に電気的に接続された同電位リング電極１８が形成されることで外周耐圧構造が構成されている。
【００４１】
ｐ型リサーフ層１５は、セル領域と外周領域との境界部からセル領域外側に向かって例えば２０μｍ程度張り出すように形成されている。そして、ｐ型リサーフ層１５のうち、メサ構造部１４の段差部の側壁面に形成された部分は、基板水平方向の厚みが０．７μｍ、ｐ型不純物濃度が１×１０17／ｃｍ3程度とされ、メサ構造部１４を構成する凹部の底面に形成された部分は、凹部の底面からの深さが０．７μｍ程度、４×１０17／ｃｍ3程度とされている。そして、上述したように、ｐ型ディープ層１０がｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度とされているため、メサ構造部１４を構成する凹部の底面からのｐ型ディープ層１０とｐ型リサーフ層１５の深さがほぼ同じになる。
【００４２】
また、上述したように、セル領域の外縁部において、ｐ型ディープ層１０を外周領域に至るまで全域形成している。このため、複数本並んだトレンチゲート構造やｐ型ディープ層１０のうちのストライプ状に配置された部分がｐ型ディープ層１０のうちセル領域の外縁部に形成された部分によって囲まれ、かつ、ｐ型ディープ層１０がセル領域と外周領域との境界部においてｐ型ディープ層１０の外縁がｐ型リサーフ層１５と連結された構造となる。
【００４３】
ｐ型ガードリング層１６は、最も内周側に位置するものがｐ型リサーフ層１５から例えば０．５μｍ離れて形成され、径方向の幅が２μｍ、間隔が１μｍとされて例えば６層が順に形成されている。これにより、ガードリング部が構成されている。各ｐ型ガードリング層１６の深さは、例えば０．７μｍとされ、ｐ型不純物濃度は例えば１×１０18／ｃｍ3程度とされている。このような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。
【００４４】
このような蓄積型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
【００４５】
まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３のうちトレンチ６の側面に位置する部分にチャネル領域が形成されない。このため、ドレイン電極１３に正の電圧を加えたとしても、ｎ-型ドリフト層２とｐ型ベース領域３およびｎ+型ソース領域４によるＰＮＰ接合構造によって電子が移動できず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４６】
次に、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、トレンチ６の側面においてｐ型ベース領域３が反転してチャネル領域が形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３におけるチャネル領域を通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
【００４７】
そして、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ディープ層１０とｎ-型ドリフト層２との接合部分、および、ｐ型リサーフ層１５とｎ-型ドリフト層２との接合部分等に、空乏層が広がる。このとき、本実施形態では、ｐ型ディープ層１０の不純物濃度が例えば５．０×１０17／ｃｍ3とされ、ｐ型リサーフ層１５の不純物濃度が例えば４．０×１０17／ｃｍ3とされているため、ｎ-型ドリフト層２の不純物濃度に対して約１００倍の濃度を有している。このため、空乏層はほとんどｎ-型ドリフト層２側に伸びる。
【００４８】
また、ｐ型ディープ層１０とｐ型リサーフ層１５の深さがほぼ同じになっているため、ｐ型ディープ層１０とｎ-型ドリフト層２との接合部分、および、ｐ型リサーフ層１５とｎ-型ドリフト層２との接合部分に広がる空乏層が容易につながり、ｐ型ガードリング層１６まで伸びていく。同様に、空乏層中の等電位線も、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分においてほとんど段差を作らず、基板平面にほぼ水平となる。このため、電界集中が発生する部分は、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分とはならず、ｐ型ガードリング層１６の近傍となる。
【００４９】
図５（ａ）〜（ｅ）は、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分における等電位線分布や耐久試験としてブレイクダウン時のインパクトイオン化率分布を調べた結果を示した断面図である。具体的には、図５（ａ）は、実験対象となる本実施形態のＳｉＣ半導体装置のｐ型ディープ層１０とｐ型リサーフ層１５の接合部分近傍の断面図であり、図５（ｂ）〜（ｄ）は、ドレイン電圧（Ｖｄ）を２００Ｖ、４００Ｖ、１２００Ｖとしたときの図５（ａ）に示す断面における等電位分布、図５（ｅ）は、ブレイクダウン時のインパクトイオン化率分布を示した図である。
【００５０】
図５（ｂ）〜（ｄ）に示すように、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分において、等電位線分布は基板平面にほぼ水平となっている。そして、電界は等電位線の垂直方向に掛かるため、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分の下部では電界がほぼ基板垂直方向、つまり［０００１］面の方位に掛かる。また、ｐ型ガードリング層１６において十分に広がりを見せて等電位線が終端していることから、ガードリング部によって電界が十分緩和されながらも、ドレイン電圧が高電圧となった時の電界集中部分はｐ型ディープ層１０とｐ型リサーフ層１５の接合部分の下部ではなくガードリング部となるようにできる。
【００５１】
このように、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分の下部において、電界が破壊電界強度の最も高くなる［０００１］面の方位に掛かるようにできる。これにより、図５（ｅ）に示すように、ブレイクダウンする場所が最も外縁側のｐ型ディープ層１０ではなく、ガードリング部となる。シミュレーションで確認したところ、従来構造の場合には耐圧が１１００Ｖであったが、本実施形態の構造とすることで耐圧が１４５０Ｖまで向上した。したがって、本実施形態のようにトレンチゲート構造に対して交差するようにｐ型ディープ層１０を設けたＳｉＣ半導体装置において、ｐ型ディープ層１０でブレイクダウンすることを抑制することにより、高耐圧化を図ることが可能となる。
【００５２】
次に、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図６は、本実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。この図に示す断面は、図１のＦ−Ｆ’断面に相当する。以下、この図を参照して説明する。
【００５３】
〔図６（ａ）に示す工程〕
まず、主表面がＳｉ面（つまり基板垂直方向が［０００１］面の方位）のＳｉＣからなるｎ+型基板１を用意したのち、このｎ+型基板１の裏面側にドレイン電極１３を形成する。そして、ｎ+型基板１の表面にＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００５４】
〔図６（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク（図示せず）を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０やｐ型ガードリング層１６の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、ｐ型ディープ層１０およびｐ型ガードリング層１６を形成する。その後、マスクを除去する。
【００５５】
〔図６（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００５６】
〔図６（ｄ）に示す工程〕
ｐ型ベース領域３の上にエッチングマスク（図示せず）を配置した後、外周領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いて外周領域をエッチングし、ｐ型ベース領域３よりも深く、かつ、ｎ-型ドリフト層２に達することでｐ型ガードリング層１６を露出させる凹部を形成することにより、メサ構造部１４を形成する。そして、エッチングマスクを除去した後、再びＬＴＯ等で構成されるマスク（図示せず）を成膜し、ｐ型リサーフ層１５の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物のイオン注入および活性化を行うことで、ｐ型リサーフ層１５を形成する。その後、マスクを除去する。
【００５７】
〔図６（ｅ）に示す工程〕
ｐ型ベース領域３等の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えば窒素）をイオン注入する。そして、注入されたイオンを活性化することで、ｎ+型ソース領域４を形成すると共に、ｐ+型コンタクト層５を形成する。
【００５８】
さらに、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
【００５９】
続いて、ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。さらに、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
【００６０】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。これにより、図１に示したＳｉＣ半導体装置が完成する。
【００６１】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、セル領域の外縁部において、ｐ型ディープ層１０が外周領域に至るまで全域形成された構造としている。このため、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向、つまり［０００１］面の方位に掛かるようにできる。これにより、ドレイン電圧が高電圧となった時の電界集中部分がｐ型ディープ層１０とｐ型リサーフ層１５の接合部分の下部ではなくガードリング部となるようにできる。
【００６２】
このため、ブレイクダウンする場所が最も外縁側のｐ型ディープ層１０ではなく、ガードリング部となる。したがって、トレンチゲート構造に対して交差するようにｐ型ディープ層１０を設けたＳｉＣ半導体装置において、ｐ型ディープ層１０でブレイクダウンすることを抑制することにより、高耐圧化を図ることが可能となる。
【００６３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６４】
図７は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の正面レイアウト図である。なお、図７は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図８（ａ）は、図７のＧ−Ｇ’断面図、図８（ｂ）は、図７のＨ−Ｈ’断面図である。
【００６５】
図７および図８に示したように、本実施形態では、セル領域の外縁部において、ｐ型ディープ層１０を外周領域に至るまで全域形成しているのではなく、ｐ型リサーフ層１５から所定距離離れた位置まで形成した構造としている。ｐ型ディープ層１０からｐ型リサーフ層１５までの距離は、セル領域内においてｐ型ディープ層１０のうちストライプ状に並べられた各部の間隔よりも狭くされている。
【００６６】
このような構造とされる場合、ｐ型ディープ層１０のうちストライプ状に並べられた部分の間隔よりもｐ型ディープ層１０からｐ型リサーフ層１５までの距離の方が狭くされているため、ｐ型ディープ層１０とｐ型リサーフ層１５との間に広がる空乏層がつながる。そして、ストライプ状に並べられた隣り合うｐ型ディープ層１０同士の間よりもｐ型ディープ層１０とｐ型リサーフ層１５との間において、等電位線がｐ型ベース領域３側に入り込む量が小さくなる。
【００６７】
このため、第１実施形態と同様に、ｐ型ディープ層１０とｐ型リサーフ層１５の間において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向、つまり［０００１］面の方位に掛かるようにできる。したがって、第１実施形態と同様の効果を得ることができる。
【００６８】
さらに、本実施形態のＳｉＣ半導体装置の場合、ｐ型ディープ層１０とｐ型リサーフ層１５の間に隙間が空けられているため、ｐ型ディープ層１０とｐ型リサーフ層１５が重なって形成されることを抑制することも可能となる。すなわち、ｐ型ディープ層１０の形成工程とｐ型リサーフ層１５の形成工程が別工程とされているため、マスクズレによってこれらの形成位置がずれる可能性がある。しかしながら、ｐ型ディープ層１０とｐ型リサーフ層１５との間に隙間を設けておけば、マスクズレによってこれらが重なることを抑制することが可能となる。そして、マスクズレによりｐ型ディープ層１０とｐ型リサーフ層１５とが重なって高濃度になった場合、等電位線が歪んで電界集中する可能性があるが、本実施形態のようにこれらの間に隙間を設ければ、電界集中が発生することも抑制することができる。
【００６９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７０】
図９は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の正面レイアウト図である。なお、図９は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図１０（ａ）は、図９のＩ−Ｉ’断面図、図１０（ｂ）は、図９のＪ−Ｊ’断面図である。
【００７１】
図９および図１０に示したように、本実施形態も、セル領域の外縁部において、ｐ型ディープ層１０を外周領域に至るまで全域形成しているのではなく、ｐ型リサーフ層１５に至る位置まで形成してあるものの、外縁部の各所にｐ型ディープ層１０が形成されていない隙間部１０ａが形成された構造としている。隙間部１０ａの寸法は、セル領域内においてｐ型ディープ層１０のうちストライプ状に並べられた各部の間隔よりも狭くされている。図９では、隙間部１０ａを正方形状としているため、その各辺の長さがｐ型ディープ層１０のうちストライプ状に並べられた各部の間隔よりも狭くされているが、他の形状、例えば隙間部１０ａを円形状とする場合には、その直径がｐ型ディープ層１０のうちストライプ状に並べられた各部の間隔よりも狭くされていれば良い。
【００７２】
このように、セル領域の外縁部においてｐ型ディープ層１０に隙間部１０ａを形成しても構わない。このような隙間部１０ａが形成されていても、隙間部１０ａの寸法がｐ型ディープ層１０のうちストライプ状に並べられた各部の間隔よりも狭くされているため、隙間部１０ａの周囲のｐ型ディープ層１０から空乏層が伸びれば、その空乏層によって隙間部１０ａも埋め尽くされる。このため、このような構造とされていても、第１実施形態と同様の効果を得ることが可能となる。
【００７３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０やｐ型リサーフ層１５の形成工程を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７４】
本実施形態のＳｉＣ半導体装置は、正面レイアウトは、第１実施形態と同様、つまり図１と同様である。ただし、本実施形態では、第１実施形態に対してｐ型ディープ層１０やｐ型リサーフ層１５の形成工程を変更しているため、ｐ型ディープ層１０やｐ型リサーフ層１５の構造が第１実施形態と若干異なっている。図１１を参照して、その相違について説明する。
【００７５】
図１１（ａ）、（ｂ）は、本実施形態のＳｉＣ半導体装置の断面図であり、それぞれ図１のＥ−Ｅ’断面とＦ−Ｆ’断面に相当する図である。
【００７６】
この図に示されるように、本実施形態では、ｐ型ディープ層１０やｐ型リサーフ層１５は連結され、同じ深さかつ同じ不純物濃度で形成されている。そして、本実施形態では、ｐ型リサーフ層１５は、メサ構造部１４の段差部の側壁面には形成されていないが、セル領域の外縁部においてｐ型ベース領域３がセル領域と外周領域との境界部まで形成された状態となっている。
【００７７】
このような構造とされた本実施形態のＳｉＣ半導体装置は、以下のようにして製造される。図１２は、本実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。この図に示すように、図１２（ａ）に示す工程では図６（ａ）と同様の工程を行い、その後、図１２（ｂ）に示す工程では、断面は図６（ｂ）と同様の工程を行う。ただし、このときにｐ型ディープ層１０とｐ型ガードリング層１６に加えて、ｐ型リサーフ層１５もｎ-型ドリフト層２の表層部にｐ型ディープ層１０と連結されるように形成する。そして、図１２（ｃ）に示す工程で図６（ｃ）と同様の工程を行ったのち、図１２（ｄ）に示す工程において図６（ｄ）に示す工程におけるメサ構造部１４を形成した後、ｐ型リサーフ層１５の形成工程を行うことなく図１２（ｅ）の工程において図６（ｅ）と同様の工程を行うことにより、本実施形態のＳｉＣ半導体装置が完成する。
【００７８】
このように、ｐ型リサーフ層１５をｐ型ディープ層１０と同時に形成することもできる。このようにしても、第１実施形態と同様の効果を得ることができると共に、ｐ型リサーフ層１５およびｐ型ディープ層１０の製造工程の簡略化を図ることが可能となる。また、ｐ型リサーフ層１５とｐ型ディープ層１０が重なることによって高濃度になり等電位線が歪んで電界集中してしまうことを抑制できる。したがって、第２実施形態と同様の効果も得ることができる。
【００７９】
（他の実施形態）
（１）上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、第１実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては第１実施形態と同様である。
【００８０】
（２）上記第１実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成後などとしても構わない。
【００８１】
（３）上記第１実施形態では、ｐ型ディープ層１０がトレンチ６の側面の法線方向に伸びる形態について説明したが、トレンチ６の側面に対して一方向に傾斜させたｐ型ディープ層１０を複数本並べた構造、もしくは、トレンチ６の側面の法線方向を中心として一方向に傾斜させたｐ型ディープ層１０を複数本並べたストライプ状にすると共に、その反対方向に傾斜させたｐ型ディープ層１０を複数本並べてストライプ状にし、各ストライプが交差することで格子状とした構造としても構わない。すなわち、少なくともトレンチ６の長手方向に対してｐ型ディープ層１０の長手方向が交差する関係となっていれば良い。その場合、第２実施形態で説明したｐ型ディープ層１０とｐ型リサーフ層１５の間の隙間や、第３実施形態で説明した隙間部１０ａの寸法がストライプを構成する各ｐ型ディープ層１０同士の間の隙間よりも狭くなるようにすれば良い。
【００８２】
（４）上記各実施形態では、外周領域に備えられた外周耐圧構造をｐ型リサーフ層１５やｐ型ガードリング層１６などで構成した場合について説明したが、必ずしもこれらが必要なわけではない。すなわち、一般的に外周耐圧構造として用いられているものであれば、どのような構造のものであっても構わない。その場合にも、第１実施形態に示したように、ｐ型ディープ層１０をセル領域の外縁部全域を埋め尽くすように形成したり、第２実施形態に示したように、ｐ型ディープ層１０をセル領域の外縁部において外周領域側に向けて延設すると共に、外周領域から所定距離離間するように形成したり、第３実施形態に示したように、ｐ型ディープ層１０を隙間部１０ａが備えられた構造で形成したりすることができる。これにより、少なくともセル領域の外縁部に形成されたｐ型ディープ層１０によってブレイクダウンする場所が外周領域に移動させられることになるため、高耐圧化を図ることが可能となる。
【００８３】
（５）また、上記各実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対して本発明を適用した場合について説明した。しかしながら、蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対しても本発明を適用することができる。図１３に、蓄積型のトレンチゲート構造のＭＯＳＦＥＴの１セル分の斜視断面図を示す。この図に示すように、トレンチ６内にｎ-型チャネル層２０を備え、ｎ-型チャネル層２０の表面にゲート酸化膜８を介してゲート電極９が形成された構造として、蓄積型のトレンチゲート構造のＭＯＳＦＥＴが構成される。このような蓄積型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対しても本発明を適用することができる。この場合、上記各実施形態におけるＭＯＳＦＥＴを反転型から蓄積型に置き換えればよい。
【００８４】
（６）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の正面レイアウト図である。
【図２】図１に示す反転型のトレンチゲート構造のＭＯＳＦＥＴの１セル分の斜視断面図である。
【図３−ａ】図２のＡ−Ａ断面図である。
【図３−ｂ】図２のＢ−Ｂ断面図である。
【図３−ｃ】図２のＣ−Ｃ断面図である。
【図３−ｄ】図２のＤ−Ｄ断面図である。
【図４】（ａ）は、図１のＥ−Ｅ’断面図であり、（ｂ）は、図１のＦ−Ｆ’断面図である。
【図５】（ａ）〜（ｅ）は、ｐ型ディープ層１０とｐ型リサーフ層１５の接合部分における等電位線分布や耐久試験としてブレイクダウン時のインパクトイオン化率分布を調べた結果を示した断面図である。
【図６】図１に示すトレンチゲート型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の正面レイアウト図である。
【図８】（ａ）は、図７のＧ−Ｇ’断面図であり、（ｂ）は、図７のＨ−Ｈ’断面図である。
【図９】本発明の第３実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の正面レイアウト図である。
【図１０】（ａ）は、図９のＩ−Ｉ’断面図であり、（ｂ）は、図９のＪ−Ｊ’断面図である。
【図１１】本発明の第４実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１２】図１１に示すトレンチゲート型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図１３】他の実施形態で説明する蓄積型のトレンチゲート構造のＭＯＳＦＥＴの１セル分の斜視断面図である。
【図１４】本発明者らが先に出願したＳｉＣ半導体装置に対して一般的な外周領域の構造を適用した場合の上面レイアウト図である。
【図１５】（ａ）は、図１４のＸ−Ｘ’断面図であり、（ｂ）は、図１４のＹ−Ｙ’断面図である。
【図１６】耐久試験としてブレイクダウン時のインパクトイオン化率分布を調べた結果を示した断面図である。
【図１７】（ａ）は、図１６における領域Ｒ１の等電位線分布を調べた拡大図、（ｂ）は、（ａ）における領域Ｒ２の拡大図である。
【符号の説明】
【００８６】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型コンタクト層
６    トレンチ
８    ゲート酸化膜
９    ゲート電極
１０  ｐ型ディープ層
１１  ソース電極
１２  層間絶縁膜
１３  ドレイン電極
１４  メサ構造部
１５  ｐ型リサーフ層
１６  ｐ型ガードリング層
【図１】
2010147222.tif 000003
【図２】
2010147222.tif 000004
【図３−ａ】
2010147222.tif 000005
【図３−ｂ】
2010147222.tif 000006
【図３−ｃ】
2010147222.tif 000007
【図３−ｄ】
2010147222.tif 000008
【図４】
2010147222.tif 000009
【図５】
2010147222.tif 000010
【図６】
2010147222.tif 000011
【図７】
2010147222.tif 000012
【図８】
2010147222.tif 000013
【図９】
2010147222.tif 000014
【図１０】
2010147222.tif 000015
【図１１】
2010147222.tif 000016
【図１２】
2010147222.tif 000017
【図１３】
2010147222.tif 000018
【図１４】
2010147222.tif 000019
【図１５】
2010147222.tif 000020
【図１６】
2010147222.tif 000021
【図１７】
2010147222.tif 000022