(57)【要約】【課題】短チャネル効果および閾値の変動の双方を抑制することの可能な半導体装置を提供する。【解決手段】ｐ型ＭＯＳトランジスタ１１が形成された第１領域１０と、ｎ型ＭＯＳトランジスタ２１が形成された第２領域２０との間に分離部３７が形成されている。分離部３７は、第１領域１０と第２領域２０との境界に沿って延在しており、第１領域１０と第２領域２０とを互いに分離している。分離部３７は、さらに、ｐ型ＭＯＳトランジスタ１１のバックゲートおよびｎ型ＭＯＳトランジスタ２１のバックゲートを、少なくとも双方のバックゲート間に電流が流れるのを阻害する程度に互いに電気的に分離している。【選択図】図１
2010182974.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に絶縁層および半導体層を前記半導体基板から順に有する積層基板のうち前記半導体層の第１領域に形成された複数の第１トランジスタと、
前記半導体層の第２領域に形成された複数の第２トランジスタと、
前記半導体基板のうち前記第１領域との対向領域に形成された第１不純物層と、
前記半導体基板のうち前記第２領域との対向領域に形成された第２不純物層と、
前記第１領域および前記第２領域を互いに分離すると共に、前記第１不純物層および前記第２不純物層を、少なくとも前記第１不純物層と前記第２不純物層との間に電流が流れるのを阻害する程度に互いに電気的に分離する第１分離部と
を備えた半導体装置。
【請求項２】
前記第１分離部は、少なくとも、前記第１不純物層と前記第２不純物層との間を貫いている
請求項１に記載の半導体装置。
【請求項３】
前記複数の第１トランジスタのうち互いに隣接する第１トランジスタ同士の間に形成され、かつ前記半導体層を貫くと共に前記第１不純物層を貫いていない第２分離部と、
前記複数の第２トランジスタのうち互いに隣接する第２トランジスタ同士の間に形成され、かつ前記半導体層を貫くと共に前記第２不純物層を貫いていない第３分離部と
をさらに備えた請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２分離部は、積層方向に貫通する第１貫通孔と、少なくとも前記第１貫通孔内に形成されると共に前記第１不純物層に電気的に接続された第１導電部とを有し、
前記第３分離部は、積層方向に貫通する第２貫通孔と、少なくとも前記第２貫通孔内に形成されると共に前記第２不純物層に電気的に接続された第２導電部とを有する
請求項３に記載の半導体装置。
【請求項５】
前記第２分離部上に形成され、かつ前記第１導電部に接する第３導電部と、
前記第３分離部上に形成され、かつ前記第２導電部に接する第４導電部と
をさらに備えた請求項４に記載の半導体装置。
【請求項６】
前記第３導電部は、前記第１導電部と共に一括に形成されたものであり、
前記第４導電部は、前記第２導電部と共に一括に形成されたものである
請求項５に記載の半導体装置。
【請求項７】
前記第１トランジスタは、第１導電型のＭＯＳトランジスタであり、
前記第２トランジスタは、第２導電型のＭＯＳトランジスタであり、
前記第１不純物層は、第２導電型の不純物を主に含み、
前記第２不純物層は、第１導電型の不純物を主に含む
請求項１に記載の半導体装置。
【請求項８】
前記絶縁層は、前記半導体基板に酸素イオンを注入することによって形成された埋め込み絶縁層であり、
前記半導体層は、前記埋め込み絶縁層の形成に伴って前記埋め込み絶縁層上に形成されたものである
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に導電型の互いに異なる２種類のトランジスタが設けられた半導体装置に関する。
【背景技術】
【０００２】
ゲート長の短縮化に伴い、ＭＯＳ（metal oxide semiconductor：金属酸化膜半導体）トランジスタの高速化が進んでいる。しかし、それに伴って、消費電力が増大し、集積回路の総合的な性能が従来よりも悪くなってしまう現象が顕著になっている。この現象は短チャネル効果と呼ばれており、この効果をいかに抑えるかが、高性能かつ低消費電力の集積回路を実現する上で極めて重要となっている。しかし、短チャネル効果は、横方向電界の縦方向電界に対する比率が大きくなるにつれて大きくなることから、ＭＯＳトランジスタをバルクのシリコン結晶に作り込むのでは、短チャネル効果を抑えることが極めて難しい。
【０００３】
近年、ＭＯＳトランジスタを絶縁層上の単結晶シリコン層（ＳＯＩ(Silicon on Insulator)層）に作り込む技術に注目が集まっている（特許文献１参照）。この技術では、ＳＯＩ層を薄くすることにより、横方向電界を小さくすることができる。さらに、ＳＯＩ層の直下に高濃度の不純物層を形成し、この不純物層をバックゲートとして用いることにより、縦方向電界を大きくすることができる。従って、この技術は、短チャネル効果を抑える上で極めて有望といえる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２８４５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＭＯＳトランジスタには、ｐチャネル型のＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ）と、ｎチャネル型のＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタ）があり、これらが半導体基板上で互いに隣接して形成されることがある。例えば、ＳＲＡＭ（Static Ramdom Access Memory）では、２つのｐ型ＭＯＳトランジスタと、２つのｎ型ＭＯＳトランジスタとにより一つのメモリセルが構成されている。ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタはメモリセル内で互いに隣接して形成されている。
【０００６】
このようにｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタが互いに隣り合っている場合に、短チャネル効果を抑える目的で、双方のトランジスタをＳＯＩに作り込むと共に、双方のトランジスタにバックゲートを設けることが考えられる。このとき、ゲート電圧の閾値の関係から、ｐ型ＭＯＳのバックゲートとしてｎ型不純物層を用い、このｎ型不純物層に正の電圧を印加すると共に、ｎ型ＭＯＳのバックゲートとしてｐ型不純物層を用い、このｐ型不純物層に負の電圧を印加することが必要となる。しかし、そのようにすると、ｐ型ＭＯＳのバックゲートとｎ型ＭＯＳのバックゲートとの間に電流が流れ易くなり、この電流（リーク電流）値が大きくなると、バックゲートの電圧が所望の値よりも低下してしまう。このとき、バックゲートの電圧降下がトランジスタごとに異なる場合には、トランジスタの特性がトランジスタごとにばらついてしまう。また、バックゲートの電圧が降下すると（ゼロボルトに近づくと）、閾値が小さくなるので、短チャネル効果の抑制作用が小さくなってしまう。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、短チャネル効果および閾値の変動の双方を抑制することの可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の上に絶縁層および半導体層を半導体基板から順に有する積層基板上に複数の第１トランジスタおよび複数の第２トランジスタを備えたものである。第１トランジスタは半導体層の第１領域に形成されており、第２トランジスタは半導体層の第２領域に形成されている。半導体基板のうち第１領域との対向領域には第１不純物層が形成されており、半導体基板のうち第２領域との対向領域には第２不純物層が形成されている。第１領域と第２領域との間には第１分離部が形成されている。この第１分離部は、第１領域および第２領域を互いに分離すると共に、第１不純物層および第２不純物層を、少なくとも第１不純物層と第２不純物層との間に電流が流れるのを阻害する程度に互いに電気的に分離するようになっている。
【０００９】
ここで、本発明の半導体装置において、第１不純物層および第２不純物層に対して外部から電圧を印加することの可能な構造を設けることが可能である。本発明の半導体装置においてそのような構造が設けられている場合に、第１トランジスタおよび第２トランジスタが共に、例えばＭＯＳトランジスタであるときには、第１不純物層および第２不純物層は第２のゲート（バックゲート）として機能し得る。
【００１０】
本発明の半導体装置では、第１領域および第２領域を互いに分離すると共に、第１不純物層および第２不純物層を、少なくとも第１不純物層と第２不純物層との間に電流が流れるのを阻害する程度に互いに電気的に分離する第１分離部が設けられている。これにより、第１不純物層および第２不純物層をバックゲートとして用いた場合に、第１トランジスタのバックゲートと第２トランジスタのバックゲートとの間に電流が流れ難くなる。
【発明の効果】
【００１１】
本発明の半導体装置によれば、第１不純物層および第２不純物層をバックゲートとして用いた場合に、第１トランジスタのバックゲートと第２トランジスタのバックゲートとの間に電流が流れ難くなるようにした。これにより、バックゲートの電圧降下量を小さくすることができるので、短チャネル効果および閾値の変動の双方を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態に係る半導体装置の上面構成図である。
【図２】図１の半導体装置のＡ−Ａ矢視方向の断面構成図である。
【図３】図１の半導体装置の第１の変形例の断面構成図である。
【図４】図１の半導体装置の第２の変形例の断面構成図である。
【図５】図１の半導体装置の第３の変形例の断面構成図である。
【図６】図１の半導体装置の第４の変形例の断面構成図である。
【図７】図１の半導体装置の引出し配線の断面構成図である。
【図８】図１の半導体装置の製造工程について説明するための断面図である。
【図９】図８に続く製造工程について説明するための断面図である。
【図１０】図９に続く製造工程について説明するための断面図である。
【図１１】図１０に続く製造工程について説明するための断面図である。
【図１２】図１１に続く製造工程について説明するための断面図である。
【図１３】図１の半導体装置の一適用例に係る半導体装置の上面構成図である。
【図１４】図１３のＳＲＡＭの回路図である。
【図１５】図１３の半導体装置のＡ−Ａ矢視方向の断面構成図である。
【図１６】図１３の半導体装置の一変形例の断面構成図である。
【図１７】図１の半導体装置の一変形例の製造工程について説明するための断面図である。
【図１８】図１７に続く製造工程について説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（２種類のＭＯＳトランジスタを備えた半導体装置）
２．適用例（ＳＲＡＭを備えた半導体装置）
３．変形例
【００１４】
＜実施の形態＞
図１は、本発明の一実施の形態に係る半導体装置１の上面構成の一例を表したものである。本実施の形態の半導体装置１は、多数のトランジスタが集積された集積回路である。半導体装置１は、例えば、図１に示したように、複数のｐ型ＭＯＳトランジスタ１１が集積された第１領域１０と、複数のｎ型ＭＯＳトランジスタ２１が集積された第２領域２０とを有している。
【００１５】
［レイアウト］
複数のｐ型ＭＯＳトランジスタ１１は、面内の一の方向に所定のピッチで連なって形成されている。この連なりは複数存在しており、それぞれの連なりは所定の間隙を介して並列配置されている。第１領域１０は、それぞれの連なりに対応して存在している。具体的には、第１領域１０は、複数のｐ型ＭＯＳトランジスタ１１が連なっている方向に延在する帯状の領域となっており、それぞれの第１領域１０は、所定の間隙を介して並列配置されている。各第１領域１０において、互いに隣接するｐ型ＭＯＳトランジスタ１１同士の間には、１または複数の分離部１７（後述）が形成されている。なお、本実施の形態のｐ型ＭＯＳトランジスタ１１が本発明の「第１トランジスタ」の一具体例に相当する。
【００１６】
複数のｎ型ＭＯＳトランジスタ２１は、面内の一の方向、具体的には、複数のｐ型ＭＯＳトランジスタ１１が連なっている方向と平行な方向に所定のピッチで連なって形成されている。この連なりは複数存在しており、それぞれの連なりは所定の間隙を介して並列配置されている。第２領域２０は、それぞれの連なりに対応して存在している。具体的には、第２領域２０は、複数のｎ型ＭＯＳトランジスタ２１が連なっている方向に延在する帯状の領域となっており、それぞれの第２領域２０は、所定の間隙を介して並列配置されている。各第２領域２０において、互いに隣接するｎ型ＭＯＳトランジスタ２１同士の間には、１または複数の分離部２７（後述）が形成されている。なお、本実施の形態のｎ型ＭＯＳトランジスタ２１が本発明の「第２トランジスタ」の一具体例に相当する。
【００１７】
第１領域１０および第２領域２０は、図１に示したように、一列ずつ交互に配置されていてもよいし、図示しないが、複数列ずつ交互に配置されていてもよい。また、第１領域１０および第２領域２０が、図１に示したように、ジグザグに延在していてもよいし、図示しないが、直線状に延在していてもよい。いずれの場合においても、第１領域１０と第２領域２０との間には、第１領域１０および第２領域２０を分離する帯状の分離部３７（後述）が形成されている。
【００１８】
［断面構成］
（積層基板３０）
図２は、図１のＡ−Ａ矢視方向の断面構成の一例を表したものである。半導体装置１は、例えば、図２に示したように、半導体基板３１の上に絶縁層３２および半導体層３３を半導体基板３１から順に有する積層基板３０上に多数のＭＯＳトランジスタを集積したものである。この積層基板３０は、半導体基板の表面に酸素イオンを注入することによって形成されたものである。従って、絶縁層３２は、いわゆる埋め込み絶縁層に相当し、半導体層３３は、埋め込み絶縁層の形成に伴って埋め込み絶縁層上に形成された、半導体基板の最表層である。
【００１９】
半導体基板３１は単結晶基板であり、半導体層３３は半導体基板３１と同一の単結晶を主に含む半導体層（単結晶半導体層）である。上記単結晶基板としては、例えば単結晶シリコン基板が挙げられる。上記単結晶半導体層としては、例えば単結晶シリコン層が挙げられる。なお、半導体層３３が単結晶シリコンを主に含んで構成されている場合には、半導体層３３は、いわゆるＳＯＩ層に相当する。ＳＯＩ層の厚さとしては、ＳＯＩ層内の横方向電界を小さくする観点からは、例えば４ｎｍ以上２０ｎｍ以下となっていることが好ましい。絶縁層３２は、半導体基板３１および半導体層３３が単結晶シリコンを主に含んで構成されている場合には、シリコン酸化物（ＳｉＯ2）を主に含んで構成されている。なお、絶縁層３２が酸化物を主に含んで構成されている場合には、絶縁層３２は、いわゆるＢＯＸ(Buried Oxide)層に相当する。ＢＯＸ層の厚さとしては、不純物層３５，３６に電圧を印加したときに半導体層３３内の厚さ方向（縦方向）の電界を制御する（大きくする）ことの可能な厚さであることが好ましく、例えば１０ｎｍ以上３０ｎｍ以下となっていることが好ましい。
【００２０】
半導体基板３１は、後述のディープウェル層３４、不純物層３５，３６が形成されている領域を除いた部位において、例えばｎ型の不純物を主に含んでいる。半導体層３３は、当該半導体層３３の上に形成されたトランジスタの種類に応じた不純物を主に含んでいる。例えば、半導体層３３のうちｐ型ＭＯＳトランジスタ１１が形成された領域には、ｐ型不純物が多くドープされており、その領域はｐ型ＭＯＳトランジスタ１１のチャネル領域として機能する。また、半導体層３３のうちｎ型ＭＯＳトランジスタ２１が形成された領域には、ｎ型不純物が多くドープされており、その領域はｎ型ＭＯＳトランジスタ２１のチャネル領域として機能する。
【００２１】
（ディープウェル層３４）
半導体基板３１は、例えば、図２に示したように、当該半導体基板３１の表面に深く形成されたディープウェル層３４を有している。このディープウェル層３４は、半導体基板３１の導電型とは異なる導電型（例えばｐ型）の不純物を主に含んで構成されている。なお、半導体基板３１は、例えば、図３に示したように、必要に応じて、ディープウェル層３４をなくすることが可能である。なお、この場合には、半導体基板３１は、不純物層３５，３６が形成されている領域を除いた部位において、上で例示した導電型とは異なる導電型（例えばｐ型）の不純物を主に含んでいる。
【００２２】
（不純物層３５，３６）
半導体基板３１は、例えば、図２に示したように、当該半導体基板３１の表面、すなわち絶縁層３２の直下に、不純物層３５，３６を有している。不純物層３５は第１領域１０との対向領域（ｐ型ＭＯＳトランジスタ１１の直下）に形成されており、不純物層３６は第２領域２０との対向領域（ｎ型ＭＯＳトランジスタ２１の直下）に形成されている。なお、本実施の形態の不純物層３５が本発明の「第１不純物層」の一具体例に相当し、不純物層３６が本発明の「第２不純物層」の一具体例に相当する。
【００２３】
不純物層３５は、ｐ型ＭＯＳトランジスタ１１の第２のゲート（バックゲート）として機能するものである。不純物層３５は、半導体基板３１のうち当該不純物層３５の直下の部分の導電型とは異なる導電型の不純物を高濃度に含んで構成されている。例えば、図２に示したように、不純物層３５の直下にディープウェル層３４が形成されている場合には、ディープウェル層３４の導電型とは異なる導電型（例えばｎ型）の不純物を高濃度に含んで構成されている。不純物層３５の直下にディープウェル層３４などの不純物層が形成されていない場合には、半導体基板３１のうち不純物層３５，３６が形成されている領域を除いた部位の導電型とは異なる導電型（例えばｎ型）の不純物を高濃度に含んで構成されている。
【００２４】
不純物層３６は、ｎ型ＭＯＳトランジスタ２１の第２のゲート（バックゲート）として機能するものである。不純物層３６は、半導体基板３１のうち当該不純物層３６の直下の部分の導電型と同一の導電型の不純物を高濃度に含んで構成されている。例えば、図２に示したように、不純物層３６の直下にディープウェル層３４が形成されている場合には、ディープウェル層３４の導電型と同一の導電型（例えばｐ型）の不純物を高濃度に含んで構成されている。不純物層３６の直下にディープウェル層３４などの不純物層が形成されていない場合には、半導体基板３１のうち不純物層３５，３６が形成されている領域を除いた部位の導電型と同一の導電型（例えばｐ型）の不純物を高濃度に含んで構成されている。
【００２５】
（ｐ型ＭＯＳトランジスタ１１）
上述したように第１領域１０には、複数のｐ型ＭＯＳトランジスタ１１が集積されている。ｐ型ＭＯＳトランジスタ１１は、例えば、図２に示したように、半導体層３３上に形成されたものである。ｐ型ＭＯＳトランジスタ１１は、ソースまたはドレインとして機能する半導体層１２，１３と、ゲート絶縁膜１４と、ゲート電極１５と、サイドウォール１６とを有している。
【００２６】
半導体層１２，１３は、ゲート電極１５の両脇に形成されたものであり、ゲート電極１５を間にして互いに対向配置されている。半導体層１２，１３は、半導体層３３と同一の単結晶を主に含む半導体層（単結晶半導体層）である。半導体層１２，１３は、例えば、半導体層３３のうち第１領域１０との対向部分の導電型と同一の導電型（ｐ型）の不純物を高濃度に含んで構成されている。ゲート絶縁膜１４は、例えば、高誘電率酸化物（Ｈｆ系酸化膜）、またはシリコン酸化物（ＳｉＯ2）からなる。ゲート電極１５は、例えば、メタル材料（ＴｉＮやＨｆＳｉなど）や、ポリシリコン層からなる。サイドウォール１６は、ゲート電極１５と半導体層１２，１３とを空間分離するものであり、ゲート電極１５の両側面に形成されている。サイドウォール１６は、例えば、シリコン系の絶縁材料によって構成されており、シリコン窒化物（ＳｉＮ）もしくはシリコン酸化物（ＳｉＯ2）の単層構造、またはこれらを積層した多層構造となっている。
【００２７】
（分離部１７）
また、上述したように第１領域１０には、複数の分離部１７が形成されている。なお、本実施の形態の分離部１７が本発明の「第２素子分離部」の一具体例に相当する。分離部１７は、互いに隣接するｐ型ＭＯＳトランジスタ１１同士の間に形成されている。分離部１７は、例えば、図１、図２に示したように、一のｐ型ＭＯＳトランジスタ１１の半導体層１２とそれに隣接する他のｐ型ＭＯＳトランジスタ１１の半導体層１３との間に形成されており、これらを互いに空間分離している。さらに、分離部１７は、半導体層３３のうち一のｐ型ＭＯＳトランジスタ１１の半導体層１２の直下の部分と、半導体層３３のうちそれに隣接する他のｐ型ＭＯＳトランジスタ１１の半導体層１３の直下の部分とを互いに空間分離している。つまり、分離部１７は、一のｐ型ＭＯＳトランジスタ１１のチャネル領域３３Ａと、他のｐ型ＭＯＳトランジスタ１１のチャネル領域３３Ｂとを互いに絶縁分離している。
【００２８】
分離部１７は、例えば、図２に示したように、ｓｈａｌｌｏｗ  ＳＴＩ（Shallow Trench Isolation）構造となっており、例えばシリコン酸化物（ＳｉＯ2）からなる絶縁部１７Ａを有している。絶縁部１７Ａは、半導体層３３を貫いているものの、不純物層３５を貫いておらず、その底部が、例えば、図２に示したように、絶縁層３２の上面近傍に形成されている。つまり、絶縁部１７Ａは、不純物層３５のうち分離部１７の直下の部分の抵抗成分を増大させる作用を有していない。なお、絶縁部１７Ａは、例えば、図４に示したように、半導体層３３だけでなく絶縁層３２をも貫通し、その底面が不純物層３５の上面近傍に形成されていてもよい。
【００２９】
絶縁部１７Ａは、積層方向に貫通する貫通孔１７Ｂを有している。分離部１７は、少なくとも貫通孔１７Ｂ内に形成されると共に不純物層３５に電気的に接続された導電部１７Ｃ（第１導電部）を有している。導電部１７Ｃは、例えば、不純物層３５の導電型と同一の導電型（ｎ型）の不純物を高濃度に含むポリシリコンを含んで構成されている。これにより、導電部１７Ｃを介して外部から不純物層３５に対して電圧を印加することができる。なお、本実施の形態の貫通孔１７Ｂが本発明の「第１貫通孔」の一具体例に相当し、導電部１７Ｃが本発明の「第１導電部」の一具体例に相当する。
【００３０】
（ｎ型ＭＯＳトランジスタ２１）
上述したように第２領域２０には、複数のｎ型ＭＯＳトランジスタ２１が集積されている。ｎ型ＭＯＳトランジスタ２１は、例えば、図２に示したように、半導体層３３上に形成されたものである。ｎ型ＭＯＳトランジスタ２１は、ソースまたはドレインとして機能する半導体層２２，２３と、ゲート絶縁膜２４と、ゲート電極２５と、サイドウォール２６とを有している。
【００３１】
半導体層２２，２３は、ゲート電極２５の両脇に形成されたものであり、ゲート電極２５を間にして互いに対向配置されている。半導体層２２，２３は、半導体層３３と同一の単結晶を主に含む半導体層（単結晶半導体層）である。半導体層２２，２３は、例えば、半導体層３３のうち第２領域２０との対向部分の導電型と同一の導電型（ｎ型）の不純物を高濃度に含んで構成されている。ゲート絶縁膜２４は、例えば、シリコン酸化物（ＳｉＯ2）からなる。ゲート電極２５は、例えば、半導体層３３のうち第２領域２０との対向部分の導電型と同一の導電型（ｎ型）の不純物を高濃度に含むポリシリコン層と、シリサイド層とをゲート絶縁膜２４側から順に積層した２層構造となっている。サイドウォール２６は、ゲート電極２５と半導体層２２，２３とを空間分離するものであり、ゲート電極２５の両側面に形成されている。サイドウォール２６は、例えば、シリコン系の絶縁材料によって構成されており、シリコン窒化物（ＳｉＮ）もしくはシリコン酸化物（ＳｉＯ2）の単層構造、またはこれらを積層した多層構造となっている。
【００３２】
（分離部２７）
また、上述したように第２領域２０には、複数の分離部２７が形成されている。なお、本実施の形態の分離部２７が本発明の「第３素子分離部」の一具体例に相当する。分離部２７は、互いに隣接するｎ型ＭＯＳトランジスタ２１同士の間に形成されている。分離部２７は、例えば、図１、図２に示したように、一のｎ型ＭＯＳトランジスタ２１の半導体層２２とそれに隣接する他のｎ型ＭＯＳトランジスタ２１の半導体層２３との間に形成されており、これらを互いに空間分離している。さらに、分離部２７は、半導体層３３のうち一のｎ型ＭＯＳトランジスタ２１の半導体層２２の直下の部分と、半導体層３３のうちそれに隣接する他のｎ型ＭＯＳトランジスタ２１の半導体層２３の直下の部分とを互いに空間分離している。つまり、分離部１７は、一のｎ型ＭＯＳトランジスタ２１のチャネル領域３３Ｃと、他のｎ型ＭＯＳトランジスタ２１のチャネル領域３３Ｄとを互いに絶縁分離している。
【００３３】
分離部２７は、例えば、図２に示したように、ｓｈａｌｌｏｗ  ＳＴＩ構造となっており、例えばシリコン酸化物（ＳｉＯ2）からなる絶縁部２７Ａを有している。絶縁部２７Ａは、半導体層３３を貫いているものの、不純物層３５を貫いておらず、その底部が、例えば、図２に示したように、絶縁層３２の上面近傍に形成されている。つまり、絶縁部２７Ａは、不純物層３６のうち分離部２７の直下の部分の抵抗成分を増大させる作用を有していない。なお、絶縁部２７Ａは、例えば、図４に示したように、半導体層３３だけでなく絶縁層３２をも貫通し、その底面が不純物層３５の上面近傍に形成されていてもよい。
【００３４】
絶縁部２７Ａは、積層方向に貫通する貫通孔２７Ｂを有している。分離部２７は、少なくとも貫通孔２７Ｂ内に形成されると共に不純物層３５に電気的に接続された導電部２７Ｃ（第２導電部）を有している。導電部２７Ｃは、例えば、不純物層３６の導電型と同一の導電型（ｐ型）の不純物を高濃度に含むポリシリコンを含んで構成されている。これにより、導電部２７Ｃを介して外部から不純物層３６に対して電圧を印加することができる。なお、本実施の形態の貫通孔２７Ｂが本発明の「第２貫通孔」の一具体例に相当し、導電部２７Ｃが本発明の「第２導電部」の一具体例に相当する。
【００３５】
（分離部３７）
上述したように、第１領域１０と第２領域２０との間には、帯状の分離部３７が形成されている。なお、本実施の形態の分離部３７が本発明の「第１素子分離部」の一具体例に相当する。分離部３７は、第１領域１０および第２領域２０を分離している。分離部３７は、例えば、図１、図２に示したように、ｐ型ＭＯＳトランジスタ１１の半導体層１２，１３と、それに隣接するｎ型ＭＯＳトランジスタ２１の半導体層２２，２３との間に形成されており、これらを互いに空間分離している。さらに、分離部３７は、半導体層３３のうちｐ型ＭＯＳトランジスタ１１の半導体層１２，１３の直下の部分と、半導体層３３のうちそれに隣接するｎ型ＭＯＳトランジスタ２１の半導体層２２，２３の直下の部分とを互いに空間分離している。つまり、分離部３７は、ｐ型ＭＯＳトランジスタ１１のチャネル領域３３Ａ，３３Ｂと、ｎ型ＭＯＳトランジスタ２１のチャネル領域３３Ｃ，３３Ｄを互いに絶縁分離している。
【００３６】
分離部３７は、例えば、図２に示したように、ｄｅｅｐ  ＳＴＩ構造となっており、例えばシリコン酸化物（ＳｉＯ2）によって構成されている。分離部３７は、少なくとも不純物層３５と不純物層３６との間に電流（リーク電流）が流れるのを阻害する程度に互いに電気的に分離する構造となっている。分離部３７は、例えば、図２に示したように、半導体層３３と、絶縁層３２と、不純物層３５および不純物層３６を含む層とを貫いている。分離部３７は、リーク電流が例えば１００ｎＡ／μｍ以下となるように、不純物層３５および不純物層３６を互いに電気的に分離している。
【００３７】
ここで、不純物層３５および不純物層３６は通常、厚さ方向に濃度分布を有している。そこで、分離部３７が不純物層３５および不純物層３６を含む層を貫通しているか否かは、例えば、不純物層３５および不純物層３６の不純物濃度のピーク値の１／ｅ（ｅは自然対数）の不純物濃度となる部位を貫通しているか否かで判断するものとする。
【００３８】
なお、例えば、図５に示したように、上記リーク電流が上述した値以下となる限度において、分離部３７の底部が不純物層３５および不純物層３６を含む層内に形成されていてもよい。つまり、分離部３７が、常に、不純物層３５および不純物層３６を含む層を貫通していなければならないという訳ではない。また、半導体基板３１にディープウェル層３４が形成されている場合には、分離部３７が、例えば、図６に示したように、ディープウェル層３４を貫いていてもよい。
【００３９】
（引出し配線）
図７は、引出し配線の断面構成を表したものである。本実施の形態の半導体装置１は、例えば図７に示したような引出し配線を、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ２１上に備えている。各引出し配線は、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ２１上の絶縁性の埋め込み層４０の開口内に設けられている。
【００４０】
ソースまたはドレインとして機能する半導体層１２，１３，２２，２３上には、半導体層１２，１３，２２，２３との接触抵抗を低減するコンタクト層４１が設けられている。コンタクト層４１は、例えば、接触する半導体層１２，１３，２２，２３の導電型と同一の導電型の不純物を高濃度に含むポリシリコンによって構成されている。コンタクト層４１、ゲート電極１５，２５上には、コンタクト層４１、ゲート電極１５，２５に接する引出し配線４２が設けられている。さらに、導電部１７Ｃ，２７Ｃ上には、導電部１７Ｃ，２７Ｃに接する引出し配線４３が設けられている。引出し配線４２，４３は、金属材料によって構成されており、例えば、Ｔｉ、ＴｉＮおよびＷを半導体基板３１側から順に積層して構成されている。なお、本実施の形態の引出し配線４３が本発明の「第３導電部」および「第４導電部」の一具体例に相当する。
【００４１】
［製造方法］
次に、本実施の形態の半導体装置１の製造方法の一例について説明する。なお、以下では、積層基板３０としてＳＯＩ基板が用いられており、かつ積層基板３０の表面にディープウェル層３４が設けられている場合を例示して説明する。
【００４２】
まず、厚さ１０ｎｍ程度の絶縁層３２と、厚さ４ｎｍ程度の半導体層３３とを表面に有するシリコン基板を積層基板３０として用意する。次に、積層基板３０（半導体層３３）上に、厚さ１０ｎｍ程度のＳｉＯ2層５１と、厚さ２０ｎｍ程度のＳｉＮ層５２をこの順に積層する（図８（Ａ））。続いて、表面全体にレジスト層５３を形成したのち、レジスト層５３のうち分離部１７，２７を形成することとなる部位に対応して開口５３Ａを形成したのち、レジスト層５３をマスクとして積層基板３０を選択的にエッチングする（図８（Ｂ））。これにより、分離部１７，２７を形成することとなる部位に孔３０Ａが形成される。その後、レジスト層５３を除去する。
【００４３】
次に、表面全体にレジスト層５４を形成したのち、レジスト層５４のうち分離部３７を形成することとなる部位に対応して開口５４Ａを形成する。続いて、レジスト層５４をマスクとして積層基板３０を選択的にエッチングする（図９（Ａ））。これにより、分離部３７を形成することとなる部位に孔３０Ｂが形成される。その後、レジスト層５４を除去する。なお、孔３０Ａ，３０Ｂの形成順序が、上記と逆になってもかまわない。
【００４４】
次に、例えば８００度の温度で２０分程度、積層基板３０の表面全体を酸化（表面酸化）したのち、ＳｉＯ2層で孔３０Ａ，３０Ｂを埋め込む（図示せず）。続いて、ＣＭＰを用いて、ＳｉＮ層５２の表面が露出するまでＳｉＯ2層を平坦化したのち、ＳｉＮ層５２を除去して、ＳｉＯ2層５１を露出させる（図９（Ｂ））。これにより、孔３０Ａ内に、ＳｉＯ2からなる絶縁部１７Ａ，２７Ａ（貫通孔１７Ｂ，２７Ｂなし）が形成され、さらに、孔３０Ｂ内に、ＳｉＯ2からなる分離部３７が形成される。
【００４５】
次に、ＳｉＯ2層５１を含む表面のうち不純物層３５を形成することとなる領域に、例えばＰやＡｓなどのｎ型半導体を所定の条件で注入し、絶縁層３２の直下に不純物層３５を形成する（図１０（Ａ））。また、ＳｉＯ2層５１を含む表面のうち不純物層３６を形成することとなる領域に、例えばＢやＢＦ２などのｐ型半導体を所定の条件で注入し、絶縁層３２の直下に不純物層３６を形成する（図１０（Ａ））。
【００４６】
次に、表面全体にレジスト層５５を形成したのち、レジスト層５５のうち貫通孔１７Ｂ，２７Ｂを形成することとなる部位に対応して開口５５Ａを形成する。続いて、レジスト層５５をマスクとして少なくとも絶縁部１７Ａ，２７Ａおよび絶縁層３２を選択的にエッチングする（図１０（Ｂ））。これにより、絶縁部１７Ａに貫通孔１７Ｂが形成され、絶縁部２７Ａに貫通孔２７Ｂが形成される。その後、レジスト層５５を除去する。
【００４７】
次に、貫通孔１７Ｂ，２７Ｂを含む表面全体にポリシリコンを形成したのち、ＣＭＰおよびエッチングを用いて、ポリシリコンを貫通孔１７Ｂ，２７Ｂ内にだけ残す（図１１（Ａ））。これにより、導電部１７Ｃ，２７Ｃが形成され、分離部１７，２７が形成される。次に、必要に応じて、ＣＭＰおよびエッチングを用いて、分離部１７，２７の高さを調整すると共に、ＳｉＯ2層５１を除去する（図１１（Ｂ））。続いて、必要に応じて、導電部１７Ｃに対して、ＰやＡｓなどのｎ型半導体を所定の条件で注入すると共に、導電部２７Ｃに対して、ＢやＢＦ２などのｐ型半導体を所定の条件で注入し、導電部１７Ｃ，２７Ｃを低抵抗化する。
【００４８】
次に、ＭＯＳトランジスタの主要部を形成する。具体的には、半導体層３３の表面に、ゲート絶縁膜１４，２４、ゲート電極１５，２５およびサイドウォール１６，２６を順次形成する（図１２（Ａ））。続いて、半導体層３３の表面に開口を有する保護膜５６を形成する。なお、ゲート電極１５，２５がポリシリコンからなる場合には、ゲート電極１５，２５上も覆うように保護膜５６を形成することが好ましい。その後、保護膜５６をマスクとして、半導体層３３上に、単結晶シリコン層を形成する（図１２（Ｂ））。これにより、半導体層３３上に、ソースまたはドレインとして機能する半導体層１２，１３，２２，２３が形成される。その結果、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ２１が形成される。その後、保護膜５６を除去する。
【００４９】
なお、保護膜５６自体は除去しなくても何ら問題を生じさせるものではないので、保護膜５６をそのまま残してもよい。また、半導体層３３上に半導体層１２，１３，２２，２３を形成しなくても、半導体層３３のうちゲート電極１５，２５の両脇に露出している部分だけでもソースまたはドレインとして機能させることは可能である。しかし、本実施の形態のように、半導体層３３のうちゲート電極１５，２５の両脇に露出している部分に半導体層１２，１３，２２，２３を形成することにより、ソースまたはドレインに生じる寄生抵抗を低減することができる。
【００５０】
最後に、図７に示した埋め込み層４０、コンタクト層４１および引出し配線４２，４３を形成する。このようにして、本実施の形態の半導体装置１が製造される。
【００５１】
［作用、効果］
次に、本実施の形態の半導体装置１の作用および効果について説明する。
【００５２】
本実施の形態の半導体装置１では、ｐ型ＭＯＳトランジスタ１１のゲート電極１５に電圧が印加されると同時に、ｐ型ＭＯＳトランジスタ１１直下の不純物層３５（バックゲート）に正の電圧（正バイアス）が印加される。また、ｎ型ＭＯＳトランジスタ２１のゲート電極２５に電圧が印加されると同時に、ｎ型ＭＯＳトランジスタ２１直下の不純物層３６（バックゲート）に負の電圧（負バイアス）が印加される。これにより、ゲート電極１５，２５から不純物層３５，３６に向かって電気力線が形成されるので、縦方向電界が大きくなる。また、本実施の形態では、半導体層３３が数ｎｍ〜数十ｎｍ程度と薄くなっているので、横方向電界は小さくなる。従って、バルクの単結晶半導体層にＭＯＳトランジスタが形成されている旧来タイプの半導体装置と比べて、短チャネル効果が抑制されている。
【００５３】
ところで、従来では、ｐ型ＭＯＳトランジスタのバックゲートとｎ型ＭＯＳトランジスタのバックゲートとの間には、絶縁性の素子分離構造が設けられていなかった。そのため、ｐ型ＭＯＳトランジスタ直下のバックゲートに正の電圧を印加すると共に、ｎ型ＭＯＳトランジスタ直下のバックゲートに負の電圧を印加した場合には、ｐ型ＭＯＳのバックゲートとｎ型ＭＯＳのバックゲートとの間に電流が流れ易くなる。この電流（リーク電流）値が大きい場合には、バックゲートの電圧が所望の値よりも大幅に低下してしまう。このとき、バックゲートの電圧降下がトランジスタごとに異なる場合には、トランジスタの特性がトランジスタごとにばらついてしまう。また、バックゲートの電圧が降下すると（ゼロボルトに近づくと）、ゲート電圧の閾値が小さくなるので、短チャネル効果の抑制作用が小さくなってしまう。
【００５４】
一方、本実施の形態では、ｐ型ＭＯＳトランジスタ１１が形成された第１領域１０と、ｎ型ＭＯＳトランジスタ２１が形成された第２領域２０との間に分離部３７が形成されている。分離部３７は、第１領域１０と第２領域２０との境界に沿って延在しており、第１領域１０と第２領域２０とを互いに分離している。この分離部３７は、さらに、不純物層３５および不純物層３６を、少なくとも不純物層３５と不純物層３６との間に電流が流れるのを阻害する程度に互いに電気的に分離している。これにより、ｐ型ＭＯＳのバックゲートとｎ型ＭＯＳのバックゲートとの間に電流が流れ難くなるので、分離部３７を設けていない場合と比べて、バックゲートの電圧降下量が小さい。その結果、ゲート電圧の閾値の変動が小さく、それに伴ってトランジスタの特性のばらつきも小さい。また、バックゲートの電圧降下量が小さいことによりゲート電圧の閾値が大きくなる。以上のことから、本実施の形態では、短チャネル効果およびゲート電圧の閾値の変動の双方を抑制することができる。
【００５５】
また、本実施の形態では、互いに隣接するｐ型ＭＯＳトランジスタ１１同士の間に複数の分離部１７が形成されている。分離部１７は、一のｐ型ＭＯＳトランジスタ１１のチャネル領域３３Ａと、他のｐ型ＭＯＳトランジスタ１１のチャネル領域３３Ｂとを互いに絶縁分離している。これにより、互いに隣接するチャネル領域３３Ａ，３３Ｂ同士の間に電流が流れ難くなるので、個々のｐ型ＭＯＳトランジスタ１１を独立に動作させることができる。また、本実施の形態では、互いに隣接するｎ型ＭＯＳトランジスタ２１同士の間に複数の分離部２７が形成されている。分離部２７は、一のｎ型ＭＯＳトランジスタ２１のチャネル領域３３Ｃと、他のｎ型ＭＯＳトランジスタ２１のチャネル領域３３Ｄとを互いに絶縁分離している。これにより、互いに隣接するチャネル領域３３Ｃ，３３Ｄ同士の間に電流が流れ難くなるので、個々のｎ型ＭＯＳトランジスタ２１を独立に動作させることができる。
【００５６】
また、本実施の形態では、分離部１７，２７は、不純物層３５，３６を貫いておらず、不純物層３５，３６のうち分離部１７，２７の直下の部分の抵抗成分を増大させる作用を有していない。さらに、分離部１７，２７には、不純物層３５，３６に電気的に接続された導電部１７Ｃ，２７Ｃが設けられており、導電部１７Ｃ，２７Ｃを介して外部から不純物層３５，３６に対して電圧を印加することができる。これにより、分離部１７，２７に起因して、バックゲートの電圧降下が生じることがない。従って、本実施の形態では、短チャネル効果および閾値の変動の双方を確実に低減することができる。
【００５７】
＜適用例＞
次に、上記実施の形態の半導体装置１の一適用例について説明する。なお、以下では、上記実施の形態の半導体装置１をＳＲＡＭに適用した場合について説明する。
【００５８】
図１３は、本適用例に係る半導体装置２の上面構成の一例を表したものである。半導体装置２は、メモリセルを記憶単位としてマトリクス状に配置したＳＲＡＭ６０と、その周辺回路７０とを備えたものである。ＳＲＡＭ６０は、例えば、図１４の回路図に示したように、ＣＭＯＳインバータ８０，９０を互いに向かい合わせた構造を有している。
【００５９】
ＣＭＯＳインバータ８０は、ｐ型ＭＯＳトランジスタＱ1のソースまたはドレインとｎ型ＭＯＳトランジスタＱ2のソースまたはドレインとを互いに直列接続したものを、電源ＶDDとグラウンドＧＮＤとの間に直列挿入したものである。ｐ型ＭＯＳトランジスタＱ1のソースまたはドレインが電源ＶDD側に接続され、ｎ型ＭＯＳトランジスタＱ2のソースまたはドレインがグラウンドＧＮＤ側に接続されている。また、ｐ型ＭＯＳトランジスタＱ1およびｎ型ＭＯＳトランジスタＱ2のゲート電極同士が互いに接続されており、その接続点Ｐ1が後述の直列接続点（右ノードＮR）に接続されている。ｐ型ＭＯＳトランジスタＱ1のソースまたはドレインとｎ型ＭＯＳトランジスタＱ2のソースまたはドレインとの直列接続点（左ノードＮL）が後述の接続点Ｐ2に接続されている。
【００６０】
ＣＭＯＳインバータ９０は、ｐ型ＭＯＳトランジスタＱ3のソースまたはドレインとｎ型ＭＯＳトランジスタＱ4のソースまたはドレインとを互いに直列接続したものを、電源ＶDDとグラウンドＧＮＤとの間に直列挿入したものである。ｐ型ＭＯＳトランジスタＱ3のソースまたはドレインが電源ＶDD側に接続され、ｎ型ＭＯＳトランジスタＱ4のソースまたはドレインがグラウンドＧＮＤ側に接続されている。また、ｐ型ＭＯＳトランジスタＱ3およびｎ型ＭＯＳトランジスタＱ4のゲート電極同士が互いに接続されており、その接続点Ｐ2が直列接続点（左ノードＮL）に接続されている。ｐ型ＭＯＳトランジスタＱ3のソースまたはドレインとｎ型ＭＯＳトランジスタＱ4のソースまたはドレインとの直列接続点（右ノードＮR）が接続点Ｐ1に接続されている。
【００６１】
さらに、ＣＭＯＳインバータ８０の左ノードＮLは、ｎ型ＭＯＳトランジスタＱ5を介してデータ線Ｄ1に接続されている。ｎ型ＭＯＳトランジスタＱ5のソースおよびドレインがデータ線Ｄ1と左ノードＮLとにそれぞれ別個に接続されており、ｎ型ＭＯＳトランジスタＱ5のゲートがワード線Ｗに接続されている。一方、ＣＭＯＳインバータ９０の右ノードＮRは、ｎ型ＭＯＳトランジスタＱ6を介してデータ線Ｄ2に接続されている。ｎ型ＭＯＳトランジスタＱ6のソースおよびドレインがデータ線Ｄ2と右ノードＮRとにそれぞれ別個に接続されており、ｎ型ＭＯＳトランジスタＱ6のゲートがワード線Ｗに接続されている。
【００６２】
なお、上記において、ｐ型ＭＯＳトランジスタＱ1，Ｑ3が上記実施の形態のｐ型ＭＯＳトランジスタ１１に相当しており、ｎ型ＭＯＳトランジスタＱ4，Ｑ5が上記実施の形態のｎ型ＭＯＳトランジスタ１２に相当している。以下では、ｐ型ＭＯＳトランジスタＱ1，Ｑ3をｐ型ＭＯＳトランジスタ１１と総称し、ｎ型ＭＯＳトランジスタＱ4，Ｑ5をｎ型ＭＯＳトランジスタ１２と総称するものとする。
【００６３】
図１５は、図１３の半導体装置２のＡ−Ａ矢視方向の断面構成の一例を表したものである。なお、図１５では、ｐ型ＭＯＳトランジスタ１１の内部構成（半導体層３３，１２，１３、ゲート絶縁膜１４、ゲート電極１５およびサイドウォール１６）の記載が省略されている。さらに、図１５では、ｎ型ＭＯＳトランジスタ２１の内部構成（半導体層３３，２２，２３、ゲート絶縁膜２４、ゲート電極２５およびサイドウォール２６）の記載も省略されている。
【００６４】
周辺回路７０は、ＳＲＡＭ６０の周囲に形成されたものである。周辺回路７０は、例えば、ＳＲＡＭ６０内のｐ型ＭＯＳトランジスタ１１と同様の構成を有するｐ型ＭＯＳトランジスタ７１と、ＳＲＡＭ６０内のｎ型ＭＯＳトランジスタ２１と同様の構成を有するｎ型ＭＯＳトランジスタ７２とを有している。ｐ型ＭＯＳトランジスタ７１およびｎ型ＭＯＳトランジスタ７２は、絶縁層３２上に形成されている。
【００６５】
周辺回路７０には、互いに隣接するｐ型ＭＯＳトランジスタ７１およびｎ型ＭＯＳトランジスタ７２を互いに分離する分離部７３が設けられている。同様に、互いに隣接するｐ型ＭＯＳトランジスタ７１同士を互いに分離したり、互いに隣接するｎ型ＭＯＳトランジスタ７２同士を互いに分離したりする分離部７４が設けられている。分離部７３，７４は、絶縁層３２上に形成されている。つまり、図１５には、周辺回路７０が、前世代の設計手法によって形成されている場合が例示されている。
【００６６】
なお、図１６に示したように、周辺回路７０においても、ＳＲＡＭ６０と同様に、ｐ型ＭＯＳトランジスタ７１の直下に不純物層３５が設けられ、ｎ型ＭＯＳトランジスタ７２の直下に不純物層３６が設けられていてもよい。このとき、図１６に示したように、分離部７３の代わりに分離部３７が設けられ、分離部７４の代わりに分離部１７，２７が設けられていることが好ましい。
【００６７】
ところで、本適用例では、ＳＲＡＭ６０において、ｐ型ＭＯＳトランジスタ１１が形成された第１領域１０と、ｎ型ＭＯＳトランジスタ２１が形成された第２領域２０との間に分離部３７が形成されている。分離部３７は、第１領域１０と第２領域２０との境界に沿って延在しており、第１領域１０と第２領域２０とを互いに分離している。この分離部３７は、さらに、不純物層３５および不純物層３６を、少なくとも不純物層３５と不純物層３６との間に電流が流れるのを阻害する程度に互いに電気的に分離している。これにより、上記実施の形態と同様、ＳＲＡＭ６０において、短チャネル効果およびゲート電圧の閾値の変動の双方を抑制することができる。
【００６８】
また、本適用例では、分離部１７，２７は、不純物層３５，３６を貫いておらず、不純物層３５，３６のうち分離部１７，２７の直下の部分の抵抗成分を増大させる作用を有していない。さらに、分離部１７，２７には、不純物層３５，３６に電気的に接続された導電部１７Ｃ，２７Ｃが設けられており、導電部１７Ｃ，２７Ｃを介して外部から不純物層３５，３６に対して電圧を印加することができる。これにより、上記実施の形態と同様、ＳＲＡＭ６０において、短チャネル効果および閾値の変動の双方を確実に低減することができる。
【００６９】
以上、実施の形態、変形例および適用例を挙げて本発明の半導体装置について説明したが、本発明は上記実施の形態等に限定されるものではない。本発明の半導体装置の構成は、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００７０】
例えば、上記実施の形態等では、導電部１７Ｃ，２７Ｃが引出し配線４３と別工程で形成されていたが、引出し配線４３と同一工程で形成されるようにしてもよい。例えば、まず、図１０（Ａ）に記載の工程まで実施した後に、必要に応じて、ＣＭＰおよびエッチングを用いて、絶縁部１７Ａ，２７Ａの高さを調整すると共に、ＳｉＯ2層５１を除去する（図１７（Ａ））。次に、ＭＯＳトランジスタの主要部を形成する。具体的には、半導体層３３の表面に、ゲート絶縁膜１４，２４、ゲート電極１５，２５およびサイドウォール１６，２６を順次形成する（図１７（Ｂ））。
【００７１】
次に、半導体層３３上に、単結晶シリコン層を形成する（図１８（Ａ））。これにより、半導体層３３上に、ソースまたはドレインとして機能する半導体層１２，１３，２２，２３が形成される。その結果、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ２１が形成される。なお、ゲート電極１５，２５がポリシリコンからなる場合には、半導体層３３の表面に開口を有する保護膜５６を形成した後、保護膜５６をマスクとして、半導体層３３上に単結晶シリコン層を形成し、その後、保護膜５６を除去することが好ましい。
【００７２】
次に、例えばコンタクトエッチストッパー膜（例えば厚さ４０ｎｍ程度のＳｉＮ膜）および層間膜（厚さ１００ｎｍ〜１５０ｎｍ程度のＳｉＯ2膜）を順に積層してなる埋め込み層４０を形成する。続いて、埋め込み層４０のうち、ゲート電極１５，２５、コンタクト層４１および絶縁部１７Ａ，２７Ａの直上に開口４０Ａを形成する（図１８（Ｂ））。さらに、埋め込み層４０に形成した開口４０Ａのうち絶縁部１７Ａ，２７Ａの直上の開口４０Ａを介して、絶縁部１７Ａ，２７Ａおよび絶縁層３２に開口４０Ｂを形成する（図１８（Ｂ））。その後、開口４０Ａ，４０Ｂに、例えば、Ｔｉ、ＴｉＮおよびＷを順に積層して引出し配線４２，４３を形成する。このようにして、導電部１７Ｃ，２７Ｃを引出し配線４３と共に一括に形成することができる。
【００７３】
このように、導電部１７Ｃ，２７Ｃを引出し配線４３と共に一括に形成した場合には、導電部１７Ｃ，２７Ｃを引出し配線４３と別工程で形成した場合よりも、工程数を減らすことができる。これにより、半導体装置１を安価に製造することができる。また、導電部１７Ｃ，２７Ｃを引出し配線４３と別工程で形成する場合には、半導体層３３上に、単結晶シリコン層を形成する際に、導電部１７Ｃ，２７Ｃを保護する保護膜５６を形成することが必要となる。さらに、単結晶シリコン層を形成した後に、保護膜５６を除去することが必要となる。一方、本変形例では、ゲート電極１５，２５がメタル材料からなる場合には、保護膜５６を形成したり、除去したりする必要がない。そのため、導電部１７Ｃ，２７Ｃを引出し配線４３と別工程で形成した場合よりも、工程数を減らすことができるので、半導体装置１を安価に製造することができる。
【００７４】
また、上記実施の形態等では、トランジスタとしてＭＯＳトランジスタが用いられていたが、ＭＯＳトランジスタ以外の電界効果トランジスタが用いられていてもよい。また、上記適用例では、本発明をＳＲＡＭに適用した場合が例示されていたが、ＳＲＡＭ以外のデバイスに適用することはもちろん可能である。
【００７５】
また、上記実施の形態等では、半導体基板３１がｐ型不純物を含むシリコン基板である場合を例示して説明したが、ｎ型不純物を含むシリコン基板であってもよい。ただし、この場合には、他の構成要素において例示した導電型がｐ型となっている場合には、ｎ型と読み替え、ｎ型となっている場合には、ｐ型と読み替えるものとする。なお、そのようにして読み替えた場合には、上記実施の形態等の半導体装置１，２において、ｐ型ＭＯＳトランジスタがｎ型ＭＯＳトランジスタとなり、ｎ型ＭＯＳトランジスタがｐ型ＭＯＳトランジスタとなる。
【符号の説明】
【００７６】
１，２…半導体装置、１０…第１領域、１１，７１，Ｑ1，Ｑ3…ｐ型ＭＯＳトランジスタ、１２，１３，２２，２３，３３…半導体層、１４，２４…ゲート絶縁膜、１５，２５…ゲート電極、１６，２６…サイドウォール、１７，２７，３７，７３，７４…分離部、１７Ａ，２７Ａ…絶縁部、１７Ｂ，２７Ｂ…貫通孔、１７Ｃ，２７Ｃ…導電部、２０…第２領域、２１，７２，Ｑ2，Ｑ4…ｎ型ＭＯＳトランジスタ、３０…積層基板、３０Ａ，３０Ｂ…孔、３１…半導体基板、３２…絶縁層、３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ…チャネル領域、３４…ディープウェル層、３５，３６…不純物層、４０…埋め込み層、４１…コンタクト層、４２，４３…引き出し配線、５１…ＳｉＯ2層、５２…ＳｉＮ層、５３，５４，５５…レジスト層、５３Ａ，５４Ａ，５５Ａ…開口、５６…保護膜、６０…ＳＲＡＭ、７０…周辺回路、８０，９０…ＣＭＯＳインバータ。
【図１】
2010182974.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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