(57)【要約】【課題】半導体基板において回路が形成される領域の占有面積を削減して小型化が図られる半導体装置を提供する。【解決手段】高電位が印加されるセンス抵抗９と第１ロジック回路２６が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、ＲＥＳＵＲＦ領域２４が形成されている。ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。ＲＥＳＵＲＦ領域２４では、電界効果トランジスタＴのドレイン電極１２が内周に沿って形成され、ソース電極１０が外周に沿って形成されている。また、センス抵抗９に接続されたポリシリコン抵抗４が、内周側から外周側に向かってスパイラル状に形成されている。【選択図】図３
2010147181.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主表面に形成され、第１駆動電圧で駆動して所定のスイッチング素子の動作を制御する第１ロジック回路および第１抵抗を含み、第１電圧がバイアスとして印加される第１ロジック回路領域と、
前記第１ロジック回路部を周方向から取り囲むように前記半導体基板の主表面に環状に形成され、前記第１抵抗と電気的にそれぞれ接続された電界効果トランジスタおよび第２抵抗を含む環状領域と、
前記第１ロジック回路領域と前記環状領域との間に形成され、前記第１ロジック回路領域と前記環状領域とを電気的に分離する分離領域と、
前記環状領域の外側に位置する前記半導体基板の主表面に形成され、前記電界効果トランジスタと前記第２抵抗にそれぞれ電気的に接続されて第２駆動電圧で駆動する第２ロジック回路を含み、前記第１電圧よりも低い第２電圧がバイアスとして印加される第２ロジック回路領域と
を備え、
前記第１ロジック回路は、前記電界効果トランジスタがオンして前記第１抵抗をドレイン電流が流れることにより生じる所定の電位差に基づいて前記スイッチング素子の動作を制御し、
前記第２ロジック回路は、前記第２抵抗を流れる電流を検知することにより、前記ドレイン電流として一定の電流を流すために前記電界効果トランジスタのゲートに印加すべきゲート電圧を求めて、前記ゲート電圧を前記ゲートに印加し、
前記環状領域は、前記第２ロジック回路領域に対し、前記第１電圧が印加される前記電界効果トランジスタのドレインを電気的に分離し、
前記分離領域は、前記第１電圧が印加される前記電界効果トランジスタのドレインに対し、前記第１ロジック回路領域を少なくとも前記第１駆動電圧分電気的に分離する、半導体装置。
【請求項２】
前記第１ロジック回路領域は、前記半導体基板の主表面から所定の深さにわたり形成された第２導電型の第１不純物領域を含み、
前記環状領域は、前記半導体基板の主表面から所定の深さにわたり形成された第２導電型の第２不純物領域を含み、
前記分離領域は、前記第１不純物領域と前記第２不純物領域とによって挟まれた前記半導体基板の第１導電型の領域の部分から形成された、請求項１記載の半導体装置。
【請求項３】
前記第１ロジック回路領域は、
前記第１不純物領域の表面から所定の深さにわたり形成された、前記第１抵抗としての第１導電型の第３不純物領域と、
前記第３不純物領域の直下に間隔を隔てて形成され、前記第１不純物領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第４不純物領域と
を含む、請求項２記載の半導体装置。
【請求項４】
前記分離領域は、
前記第１不純物領域と前記第２不純物領域とによって挟まれた前記半導体基板の第１導電型の領域の部分と前記第１不純物領域とを隔てるように形成された第１トレンチ分離部と、
前記第１導電型の領域の部分と前記第２不純物領域とを隔てるように形成された第２トレンチ分離部と
を含む、請求項２または３に記載の半導体装置。
【請求項５】
前記半導体基板の主表面上に形成された、所定の厚さの第２導電型の第１半導体層を含み、
前記第１ロジック回路領域および前記環状領域は、前記第１半導体層に形成され、
前記分離領域は、前記第１ロジック回路領域に位置する前記第１半導体層の部分と、前記環状領域に位置する前記第１半導体層の部分との間に位置する前記第１半導体層の部分の表面から所定の深さにわたり形成された第１導電型の第１不純物領域を含む、請求項１記載の半導体装置。
【請求項６】
前記半導体基板の主表面上に形成された、所定の厚さの第２導電型の第１半導体層を含み、
前記第１ロジック回路領域および前記環状領域は、前記第１半導体層に形成され、
前記分離領域は、前記第１ロジック回路領域に位置する前記第１半導体層の部分と前記環状領域に位置する前記第１半導体層の部分との間に位置する前記第１半導体層の部分の表面から、前記半導体基板の前記第１導電型の領域にわたり形成されたトレンチ分離部を含む、請求項１記載の半導体装置。
【請求項７】
前記環状領域は、
前記第２抵抗として、前記環状領域の内側から外側へ向かってスパイラル状に形成されたポリシリコン抵抗と、
前記ポリシリコン抵抗を覆うように、それぞれ周方向に沿って形成された複数の環状のフィールドプレートと
を含む、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
環状の前記フィールドプレートは、周方向に断続的に形成された、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、誘導電動機等を動作させる駆動制御回路に使用される高耐圧素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
誘導電動機等の負荷を動作させる制御駆動回路では、スイッチング素子として第１ＩＧＢＴ（Insulated Gate Bipolar Transistor）と第２ＩＧＢＴとが直列に接続され、第１ＩＧＢＴと第２ＩＧＢＴとの接続点に負荷が接続されている。第１ＩＧＢＴが高電圧に接続され、第２ＩＧＢＴが接地電圧（電位）に接続されている。第１ＩＧＢＴと第２ＩＧＢＴとは交互にオン、オフされ、第１ＩＧＢＴがオンの状態で負荷に電流が送り込まれ、第２ＩＧＢＴがオンの状態で負荷から電流が引出される。
【０００３】
第１ＩＧＢＴと第２ＩＧＢＴを交互にオンオフさせるために、第１ＩＧＢＴのゲートには第１ロジック回路が接続され、第２ＩＧＢＴのゲートには第２ロジック回路が接続されている。第１ロジック回路では、接続点の電位を基準にして第１ＩＧＢＴのゲートをオンオフさせるための信号が出力される。第２ロジック回路では、接地電位を基準にして第２ＩＧＢＴのゲートをオンオフさせるための信号が出力される。
【０００４】
接続点の電位は、高電圧電位と接地電位との間を変動するため、特に、第１ロジック回路には、電界効果トランジスタの特性を利用した所定のレベルシフト回路が接続されている。このレベルシフト回路では、電界効果トランジスタのドレインが、第１ロジック回路に設けられたセンス抵抗に接続されている。また、このドレインにはポリシリコン抵抗が接続されている。ポリシリコン抵抗を流れる電流を検知することによって、ドレイン電圧が検知される。
【０００５】
検知されたドレイン電圧に基づいて、ドレイン電流がほぼ一定の値となるように、電界効果トランジスタのゲートに所定の電圧が印加される。電界効果トランジスタがオンすると、センス抵抗には一定のドレイン電流が流れる。こうして、接続点の電位が変動しても、ドレインに接続されたセンス抵抗の両端には一定の電位差が生じ、この電位差をパルス電位として、第１ＩＧＢＴのゲートがオンオフされることになる。
【０００６】
この種の半導体装置では、センス抵抗と第１ロジック回路等は、半導体基板における高耐圧電位島に形成される。高耐圧電位島では、高電位が印加される第１ロジック回路等を取り囲むように、第１ＲＥＳＵＲＦ（REduced SURface Field）分離領域が形成されて、周辺領域に対し第１ＲＥＳＵＲＦ分離領域における内周側の部分の高電位が保持される。
【０００７】
また、電界効果トランジスタおよびポリシリコン抵抗は、高耐圧電位島と隣接する高耐圧ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）領域に形成される。高耐圧ＬＤＭＯＳ領域では、センス抵抗と接続されて高電位が印加されるドレイン電極を取り囲むように、第２ＲＥＳＵＲＦ領域が形成されている。ポリシリコン抵抗は、その第２ＲＥＳＵＲＦ領域上に高電位（ドレイン）側からスパイラル状に形成されている。
【０００８】
そして、ポリシリコン抵抗を流れる電流を検知する回路や、ゲートに所定の電圧を印加するゲート駆動回路等は、高耐圧電位島および高耐圧ＬＤＭＯＳ領域の周辺に配置された第２ロジック回路領域に形成される。ポリシリコン抵抗を流れる電流を検知する回路は、ポリシリコン抵抗の低電位側に接続されている。ゲート駆動回路は、電界効果トランジスタのゲートに接続されている。なお、このような半導体装置を開示した文献の一つとして、特許文献１がある。
【特許文献１】特開平９−２８３７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した半導体装置では、高耐圧電位島に形成される第１ロジック回路において、センス抵抗の両端に生じる電位差をロジック信号として検出するためには、高耐圧電位島の電位をドレイン電極の電位に対し、少なくともそのロジック信号分の電位差を保持しておく必要がある。このため、高耐圧電位島と高耐圧ＬＤＭＯＳ領域とは、半導体基板において、個別に形成されている。
【００１０】
また、約６００Ｖ程度の電圧が印加される高耐圧電位島と周辺領域（低電位領域）とを電気的に分離する第１ＲＥＳＵＲＦ領域には、分離距離（幅）として約１００μｍ程度以上が求められている。さらに、高耐圧ＬＤＭＯＳ領域にも、高耐圧ＬＤＭＯＳ領域と周辺領域とを電気的に分離する第２ＲＥＳＵＲＦ領域が必要とされている。
【００１１】
本発明は、このような半導体装置に対する改善案を提案するものであり、その目的は、半導体基板において回路が形成される領域の占有面積を削減して小型化が図られる半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、第１ロジック回路領域と環状領域と分離領域と第２ロジック回路領域とを備えている。第１ロジック回路領域は、第１導電型の半導体基板の主表面に形成され、第１駆動電圧で駆動して所定のスイッチング素子の動作を制御する第１ロジック回路および第１抵抗を含み、第１電圧がバイアスとして印加される。環状領域は、第１ロジック回路部を周方向から取り囲むように半導体基板の主表面に環状に形成され、第１抵抗と電気的にそれぞれ接続された電界効果トランジスタおよび第２抵抗を含んでいる。分離領域は、第１ロジック回路領域と環状領域との間に形成され、第１ロジック回路領域と環状領域とを電気的に分離する。第２ロジック回路領域は、環状領域の外側に位置する半導体基板の主表面に形成され、電界効果トランジスタと第２抵抗にそれぞれ電気的に接続されて第２駆動電圧で駆動する第２ロジック回路を含み、第１電圧よりも低い第２電圧がバイアスとして印加される。
【００１３】
そして、第１ロジック回路は、電界効果トランジスタがオンして第１抵抗をドレイン電流が流れることにより生じる所定の電位差に基づいてスイッチング素子の動作を制御する。第２ロジック回路は、第２抵抗を流れる電流を検知することにより、ドレイン電流として一定の電流を流すために電界効果トランジスタのゲートに印加すべきゲート電圧を求めて、そのゲート電圧をゲートに印加する。環状領域は、第２ロジック回路領域に対し、第１電圧が印加される電界効果トランジスタのドレインを電気的に分離する。分離領域は、第１電圧が印加される電界効果トランジスタのドレインに対し、第１ロジック回路領域を少なくとも第１駆動電圧分電気的に分離する。
【発明の効果】
【００１４】
本発明に係る半導体装置によれば、所定のスイッチング素子の動作を制御する第１ロジック回路および第１抵抗を含み、第１電圧がバイアスとして印加される第１ロジック回路領域を、周方向から取り囲むように分離領域を介在させて、第１抵抗と電気的にそれぞれ接続された電界効果トランジスタおよび第２抵抗を含む環状領域が形成され、そして、その環状領域の外側に、電界効果トランジスタと第２抵抗にそれぞれ電気的に接続された第２ロジック回路を含み、第１電圧よりも低い第２電圧がバイアスとして印加される第２ロジック回路領域が形成されている。
【００１５】
これにより、第１ロジック回路および第１抵抗を含み、第１電圧がバイアスとして印加される第１ロジック回路領域と、第１抵抗と電気的にそれぞれ接続された電界効果トランジスタおよび第２抵抗を含む領域とが、個々に形成されている場合と比べて、第１電圧がバイアスとして印加される第１ロジック回路領域を、第２電圧がバイアスとして印加される第２ロジック回路領域に対して電気的に分離するための領域が不要になる。その結果、半導体装置の占有面積が削減されて、小型化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
まず、はじめに、本半導体装置が適用される制御駆動回路の一例について説明する。図１に示すように、スイッチング素子として第１ＩＧＢＴ６１と第２ＩＧＢＴ６２とが直列に接続され、第１ＩＧＢＴ６１と第２ＩＧＢＴ６２との接続点Ｅに、誘導電動機等の負荷５７が接続されている。第１ＩＧＢＴ６１のコレクタが高電圧に接続され、第２ＩＧＢＴ６２のエミッタが接地電圧（電位）に接続されている。第１ＩＧＢＴ６１と第２ＩＧＢＴ６２とは交互にオン、オフされ、第１ＩＧＢＴ６１がオンの状態で負荷５７に電流が送り込まれ、第２ＩＧＢＴ６２がオンの状態で負荷から電流が引出される。
【００１７】
第１ＩＧＢＴ６１と第２ＩＧＢＴ６２を交互にオンオフさせるために、第１ＩＧＢＴ６１のゲートには第１ロジック回路２６（高圧側回路５２）が接続され、第２ＩＧＢＴ６２のゲートには低圧側回路５３が接続されている。高圧側回路５２では、接続点Ｅの電位を基準にして第１ＩＧＢＴ６１のゲートをオンオフさせるための信号が出力される。低圧側回路５３では、接地電位を基準にして第２ＩＧＢＴ６２のゲートをオンオフさせるための信号が出力される。
【００１８】
接続点Ｅの電位は、高電位（たとえば６００Ｖ）と接地電位との間を変動するため、特に、高圧側回路５２には、電界効果トランジスタのドレイン電圧とドレイン電流との関係を利用した所定のレベルシフト回路が接続されている。レベルシフト回路では、電界効果トランジスタＴのドレインＤが、高圧側回路５２に繋がるセンス抵抗３０に接続されている。また、このドレインＤにはポリシリコン抵抗４が接続されている。
【００１９】
ポリシリコン抵抗４を流れる電流を検知することによって、ドレイン電圧が検知される。そして、その検知されたドレイン電圧に基づいて、ドレイン電流がほぼ一定の値となるように、電界効果トランジスタＴのゲートに所定の電圧が印加されることになる。
【００２０】
このことについて、より具体的に説明する。電界効果トランジスタのドレイン電圧とドレイン電流との一般的な関係と、ポリシリコン抵抗を流れる電流とドレイン電圧との関係を図２に示す。図２に示すように、グラフＡ〜Ｄは、電界効果トランジスタのドレイン電圧とドレイン電流との関係のゲート電圧依存性を示す。このうち、グラフＢ〜Ｄは、それぞれゲート電圧Ｖｇが、たとえば９ｖ、１２ｖ、１５ｖの場合の関係を示す。また、グラフＥは、ポリシリコン抵抗を流れる電流とドレイン電圧との関係を示す。
【００２１】
ここで、所望の動作電流（ドレイン電流）をＩとする。そうすると、まず、グラフＥから、ポリシリコン抵抗を流れる電流を検知することによってドレイン電圧が求められる。次に、そのドレイン電圧に対して、所望のドレイン電流Ｉを得るためにゲートに印加すべき電圧が求められる。
【００２２】
ドレイン電圧が比較的高い範囲（飽和領域）にある場合には、ゲートに印加すべきゲート電圧Ｖｇはほぼ同じ値となる。一方、ドレイン電圧が比較的低い範囲（線形領域）にある場合には、所望のドレイン電流Ｉを得るにはより高い電圧をゲートに印加する必要がある。こうして、所望のドレイン電流Ｉを得るためにゲートに印加すべき所定のゲート電圧が求められる。
【００２３】
その求められた所定の電圧をゲートに印加して電界効果トランジスタＴがオンすると、ドレインＤからソースへ一定の電流が流れることで、センス抵抗９にこの電流が流れることになる。こうして、接続点Ｅの電位が変動しても、ドレインＤに接続されたセンス抵抗９の両端には一定の電位差が生じ、この電位差をパルス電位として、第１ＩＧＢＴ６１のゲートをオンオフさせることができる。
【００２４】
次に、本半導体装置の平面構造について具体的に説明する。図３に示すように、半導体基板には、まず、センス抵抗９と第１ロジック回路２６（高圧側回路５２）等が形成された高電位ロジック領域２５が形成されている。その高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、環状のＲＥＳＵＲＦ領域２４が形成されている。高電位ロジック領域２５では、この分離領域３０によって、ＲＥＳＵＲＦ領域２４において、内周側（ドレイン）に印加される所定の高電位（たとえば６００Ｖ）に対して、少なくとも第１ロジック回路２６を駆動させるのに必要な駆動電圧（たとえば１５Ｖ）分が電気的に分離されることになる。
【００２５】
また、ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域（周辺領域）が形成されている。ＲＥＳＵＲＦ領域２４によって、ＲＥＳＵＲＦ領域２４において内周側（ドレイン）に位置する高電位が印加される領域と、ＲＥＳＵＲＦ領域２４の外側の周辺領域とが電気的に分離されることになる。
【００２６】
そのＲＥＳＵＲＦ領域２４では、内周側に位置する部分に、電界効果トランジスタＴのドレイン電極１２が内周に沿って形成され、外周側に位置する部分には、ソース電極１０が外周に沿って形成されている。また、ＲＥＳＵＲＦ領域２４には、センス抵抗９に接続されたポリシリコン抵抗４が、内周側から外周側に向かってスパイラル状に形成されている。
【００２７】
第２ロジック回路２２には、スパイラル状に形成されたポリシリコン抵抗４の外周端（低圧側）に接続されて、ポリシリコン抵抗４を流れる電流を検知する抵抗電流検知回路５４が形成されている。また、電界効果トランジスタＴのソースに接続されて、ソース電流を検知するソース電流検知回路５６が形成されている。さらに、抵抗電流検知回路５４によって検知された電流に基づいて求められるドレイン電圧が所定のドレイン電圧よりも高い場合、あるいは、ソース電流検知回路によって検知されたソース電流が所定のソース電流よりも高い場合に、ゲートをオフするゲート駆動回路５５が形成されている。
【００２８】
次に、半導体装置の断面構造について説明する。図４に示すように、Ｐ型半導体基板１におけるＲＥＳＵＦ領域２４には、表面から所定の深さにわたり、Ｎ型拡散領域２が形成されている。高電位ロジック領域２５には、表面から所定の深さにわたりＮ型拡散領域３１が形成されている。Ｎ型拡散領域２とＮ型拡散領域３１との間には半導体基板１のＰ型領域の部分が位置し、このＰ型領域の部分が分離領域３０となる。
【００２９】
高電位が印加されるＮ型拡散領域３１では、表面から所定の深さにわたりＮ＋拡散領域３３と、Ｐ＋拡散領域３２が形成されている。Ｐ＋拡散領域３２は拡散抵抗（センス抵抗９）となる。高電位島電極３５の一端がＰ＋拡散領域３２に接続され、他端がＮ＋拡散領域３３に接続されている。
【００３０】
Ｎ型拡散領域２におけるＮ型拡散領域３１が位置する側（内周部分）には、Ｐ＋拡散領域３２と電気的に接続されているドレイン電極１２が、Ｎ＋拡散領域７を介してＮ型拡散領域２に電気的に接続されている。一方、Ｎ型拡散領域２におけるＮ型拡散領域３１が位置する側とは反対側（外周部分）には、電界効果トランジスタのゲート電極１１とソース電極１０が形成されている。
【００３１】
ゲート電極１１とドレイン電極１２との間には、フィールド酸化膜５が形成され、そのフィールド酸化膜５上に、ポリシリコン抵抗４が形成されている。ポリシリコン抵抗４のドレイン電極１２側に位置する端部には高電位側電極１４が接続され、ゲート電極１１側に位置する端部には低電位電極１３が形成されている。
【００３２】
ソース電極１０は、Ｎ型拡散領域２の表面からそれぞれ所定の深さに形成されたＰ型拡散領域８とＮ＋拡散領域７とに電気的に接続されている。ゲート電極１１はゲートポリシリコン膜１５に電気的に接続され、そのゲートポリシリコン膜１５は、Ｐ型拡散領域８およびＮ型拡散領域２の表面上にゲート酸化膜２０を介在させて形成されている。また、Ｎ型拡散領域２の側方には、Ｐ型半導体層３が形成されている。
【００３３】
高電位ロジック領域２５をなすＮ型拡散領域３１には、拡散抵抗となるＰ＋拡散領域３２の他に、相補型の電界効果トランジスタも形成される。図５に示すように、Ｎ型拡散領域３１の表面には、ソース／ドレインとなる１対のＰ＋型拡散領域４０が、互いに間隔を隔てて形成されている。１対のＰ＋型拡散領域４０によって挟まれたＮ型拡散領域３１の表面上に、ゲート酸化膜２０を介在させてゲートポリシリコン膜４５が形成されている。
【００３４】
また、Ｎ型拡散領域３１の表面から所定の深さにわたり、Ｐ型拡散領域３４が形成されている。Ｐ型拡散領域３４の表面には、ソース／ドレインとなる１対のＮ＋型拡散領域４１が、互いに間隔を隔てて形成されている。１対のＮ＋型拡散領域４１によって挟まれたＰ型拡散領域３４の表面上に、ゲート酸化膜２０を介在させてゲートポリシリコン膜４５が形成されている。
【００３５】
１対のＰ＋型拡散領域４０のうちの一方には、ｐチャネルＭＯＳソース電極４２が接続されている。１対のＰ＋型拡散領域４０のうちの他方と、１対のＮ＋型拡散領域４１のうちの一方とに、ｎチャネル／ｐチャネルＭＯＳドレイン電極４３が接続されている。１対のＮ＋型拡散領域４１のうちの他方には、ｎチャネルＭＯＳソース電極４４が接続されている。
【００３６】
上述した半導体装置では、高電位島電極３５に高電圧が印加されると、ＲＥＳＵＲＦ領域２４に位置するＮ型拡散領域２は、Ｐ型半導体基板１に対して所定の高電位（たとえば６００Ｖ）までバイアスされる。そして、高電位ロジック領域２５に位置するＮ型拡散領域３１は、Ｐ型半導体基板１に対して、その高電位にさらにロジック回路を駆動する駆動電圧（たとえば１５Ｖ）を加えた電位（たとえば６１５Ｖ）までバイアスされる。
【００３７】
このとき、図６に示すように、ピンチオフ効果により分離領域３０では、空乏層の形成が促進されて、分離領域３０の直下の空乏層端８１は比較的滑らかになる。これにより、Ｎ型拡散領域２とＮ型拡散領域３１とが対向するコーナー部分では電界集中が発生せず、耐圧が低下することはない。
【００３８】
ここで、分離領域３０の幅Ｄは、真空の誘電率をε0、シリコンの比誘電率をεSi、ロジックを駆動するための電圧をＶL、電子の電荷量をｑ、Ｐ型半導体基板の不純物濃度をＮPとすると、以下の式によって求められる。
【００３９】
Ｄ＝（（２・ε0・εSi・ＶL）／（ｑ・ＮP））0.5
このように、本半導体装置では、センス抵抗９と第１ロジック回路２６（高圧側回路５２）等が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、環状のＲＥＳＵＲＦ領域２４が配置され、そのＲＥＳＵＲＦ領域に、スパイラル状のポリシリコン抵抗と電界効果トランジスタが形成されている。
【００４０】
これにより、回路領域の占有面積の削減が図られて、半導体装置の小型化を図ることができる。このことについて、比較例を示して説明する。
【００４１】
図７および図８に示すように、比較例に係る半導体装置では、センス抵抗と第１ロジック回路１２６等は、半導体基板１０１における高耐圧電位島１２７に形成される。高耐圧電位島１２７では、高電位が印加される第１ロジック回路１２６等が形成された高電位ロジック領域１２５を取り囲むように、第１ＲＥＳＵＲＦ分離領域１２４ａが形成されている。周辺領域に対し、第１ＲＥＳＵＲＦ分離領域１２４ａ内の高電位は、第１ＲＥＳＵＲＦ領域１２４ａと、第１ＲＥＳＵＲＦ領域１２４ａのフィールド酸化膜１０５上に形成されたゲートポリシリコンフィールドプレート１２８とアルミニウムフィールドプレート１２９によって保持される。
【００４２】
また、図７および図９に示すように、電界効果トランジスタＴＴおよびポリシリコン抵抗１０４は、高耐圧電位島１２７と隣接する高耐圧ＬＤＭＯＳ領域１２１に形成される。高耐圧ＬＤＭＯＳ領域１２１では、センス抵抗と接続されて高電位が印加されるドレイン電極１１２を取り囲むように、Ｎ型拡散領域１０２からなる第２ＲＥＳＵＲＦ領域１２４ｂが形成されている。
【００４３】
Ｎ型拡散領域１０２における内側の部分には、第１ロジック回路１２６と電気的に接続されているドレイン電極１１２が、Ｎ＋拡散領域１０７を介してＮ型拡散領域１０２に電気的に接続されている。一方、Ｎ型拡散領域１０２における外側の部分には、電界効果トランジスタのゲート電極１１１とソース電極１１０が形成されている。
【００４４】
ゲート電極１１１とドレイン電極１１２との間には、フィールド酸化膜１０５が形成され、そのフィールド酸化膜１０５上に、ポリシリコン抵抗１０４が形成されている。ポリシリコン抵抗１０４のドレイン電極１１２側に位置する端部には高電位側電極１１４が接続され、ゲート電極１１１側に位置する端部には低電位電極１１３が形成されている。
【００４５】
ソース電極１１０は、Ｎ型拡散領域１０２の表面からそれぞれ所定の深さに形成されたＰ型拡散領域１０８とＮ＋拡散領域１０７とに電気的に接続されている。ゲート電極１１１はゲートポリシリコン膜１１５に電気的に接続され、そのゲートポリシリコン膜１１５は、Ｐ型拡散領域１０８およびＮ型拡散領域１０２の表面上にゲート酸化膜１２０を介在させて形成されている。また、Ｎ型拡散領域１０２の側方には、Ｐ型半導体層１０３が形成されている。周辺領域に対し、高電位が印加されるドレイン電極１１２の電位は、第２ＲＥＳＵＲＦ領域１２４ｂによって保持される。
【００４６】
そして、ポリシリコン抵抗１０４を流れる電流を検知する回路や、ゲートに所定の電圧を印加するゲート駆動回路等は、高耐圧電位島１２７および高耐圧ＬＤＭＯＳ領域１２１の周辺に配置された第２ロジック回路１２２に形成される。ポリシリコン抵抗１０４を流れる電流を検知する回路は、ポリシリコン抵抗１０４の低電位側に接続されている。ゲート駆動回路は、電界効果トランジスタのゲートに接続されている。
【００４７】
このように、比較例に係る半導体装置では、高耐圧電位島１２７と高耐圧ＬＤＭＯＳ領域１２１とは、半導体基板において個別に形成されている。これは、次の理由による。
【００４８】
高耐圧電位島１２７と高耐圧ＬＤＭＯＳ領域１２１とが別個に形成されておらず、高耐圧電位島１２７のＮ型拡散領域１０２と高耐圧ＬＤＭＯＳ領域１２１のＮ型拡散領域１０２とが繋がっているとすると、高耐圧電位島１２７に形成される相補型電界効果トランジスタのうち、ｐチャネル電界効果トランジスタのソースを介してＮ型拡散領域１０２に駆動電圧が印加されてしまう。
【００４９】
そうすると、高耐圧ＬＤＭＯＳ領域１２１の電界効果トランジスタがオンしても、ドレイン電流はセンス抵抗を流れずに、Ｎ型拡散領域１０２を経て高電位島電極１０５に直接流れることになる。そのため、センス抵抗の両端には電位差が発生せず、ＩＧＢＴのゲートをオンオフさせるための所定のパルス電位を発生させることができなくなる。このため、高耐圧電位島１２７と高耐圧ＬＤＭＯＳ領域１２１とは、互いに別個に形成されている。
【００５０】
高耐圧電位島１２７と高耐圧ＬＤＭＯＳ領域１２１とを互いに別個に形成するために、
高耐圧電位島１２７には第１ＲＥＳＵＲＦ領域１２４ａが必要とされ、高耐圧ＬＤＭＯＳ領域１２１には第２ＲＥＳＵＲＦ領域１２４ｂが必要とされる。
【００５１】
これに対して、本半導体装置では、センス抵抗９と第１ロジック回路２６（高圧側回路５２）等が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、環状のＲＥＳＵＲＦ領域２４が配置され、そのＲＥＳＵＲＦ領域２４に、スパイラル状のポリシリコン抵抗と電界効果トランジスタが形成される。
【００５２】
言い換えると、本半導体装置では、接地電位レベルの低電位（たとえば０〜１５Ｖ）が印加される半導体基板１の領域に対して、高電位（たとえば６００Ｖ）が印加されるドレイン電極１２が位置する領域がＲＥＳＵＲＦ領域２４によって電気的に分離され、さらに、その高電位が印加されるドレイン電極１２が位置する領域に対して、ロジックを駆動させる駆動電圧分だけ分離領域３０によって電気的に分離された、より電位（たとえば６１５Ｖ）の高い高電位ロジック領域２５が形成されている。
【００５３】
これにより、比較例における高耐圧電位島１２７に必要とされた第１ＲＥＳＵＲＦ領域１２４ａが不要となって、半導体基板において、回路が形成される領域の占有面積を削減することができる。その結果、半導体装置の小型化を図ることができる。
【００５４】
また、上述した半導体装置では、比較例に係る半導体装置の第２ＲＥＳＵＲＦ領域１２４ｂと比べて、ポリシリコン抵抗とゲート電極が形成されるＲＥＳＵＲＦ領域２４の周長がより長くなる。これにより、電界効果トランジスタＴのゲートの長さ（周辺長）が長くなって、電界効果トランジスタＴの駆動能力を向上させることができる。
【００５５】
さらに、スパイラル状に形成されるポリシリコン抵抗の引き回しの長さがより長くなることで、抵抗値がメガオーダとなってリーク電流を抑えることができる。また、ポリシリコン抵抗を引き回せる距離の範囲が広がって、設計の自由度も上げることができる。
【００５６】
実施の形態２
ここでは、埋め込み拡散領域を備えた半導体装置について説明する。図１０に示すように、Ｐ型半導体基板１の表面上にはＰ型エピタキシャル成長層３９が形成されている。高電位ロジック領域２５では、Ｐ型半導体基板１のＰ型領域の部分とＮ型拡散領域３１との間にＮ＋埋め込み拡散領域３７が形成されている。また、ＲＥＳＵＲＦ分離領域２４では、Ｐ型半導体基板１のＰ型領域の部分とＮ型拡散領域２との間のうち、ドレイン電極１２直下に位置する部分にＮ＋埋め込み拡散領域３７が形成されている。なお、これ以外の構成については、図４に示す構成と同様なので、同一部材には同一符号を付し、その説明を省略する。
【００５７】
この半導体装置では、前述した回路の占有面積を削減することができることに加えて、次のような効果が得られる。すなわち、Ｐ型半導体基板１と、Ｎ型拡散領域３１と、そのＮ型拡散領域３１の表面から所定の深さにわたり形成されるＰ＋拡散領域３２とにより形成される寄生ＰＮＰトランジスタの動作を抑制することができる。
【００５８】
バイポーラトランジスタの動作の指標として、一般に電流増幅率ｈＦＥが用いられる。ここで、ベース層の不純物濃度をＮB、ベース層の幅をＷB、エミッタ層の不純物濃度をＮEとすると、その電流増幅率は以下のような比例関係がある。
【００５９】
ｈＦＥ∝ＮE／（ＮB・ＷB）
上述した半導体装置では、Ｐ型半導体基板１のＰ型の領域の部分とＮ型拡散領域３１との間にＮ＋埋め込み拡散領域３７が形成されている。そのＮ＋埋め込み拡散領域３７の不純物濃度は１０19ｃｍ-3程度とされる。これにより、ベース層の不純物濃度ＮBの値とベース層の幅ＷBの値が、Ｎ＋埋め込み拡散領域３７が形成されていない場合の値よりも大きくなる。その結果、寄生ＰＮＰトランジスタの動作が抑制されて、回路の誤動作やラッチアップによって半導体装置が破壊されるのを防止することができる。
【００６０】
なお、Ｎ＋埋め込み拡散領域３７は、たとえば、Ｐ型半導体基板１の表面にＮ＋埋め込み拡散領域となるｎ型の不純物を導入し、その表面上にＰ型エピタキシャル成長層を形成し、その後、導入されたｎ型の不純物を熱拡散させることによって形成される。
【００６１】
実施の形態３
ここでは、分離領域として、Ｐ型拡散領域を適用した半導体装置について説明する。図１１に示すように、Ｐ型半導体基板１の表面上にＰ型エピタキシャル成長層３９が形成されている。ＲＥＳＵＲＦ分離領域２４と高電位ロジック領域２５との間に位置するＰ型エピタキシャル成長層３９の部分の表面から所定の深さにわたり、電気的に浮遊のＰ拡散領域３６が形成されている。なお、これ以外の構成については、図１０に示す構成と同様なので、同一部材には同一符号を付し、その説明を省略する。
【００６２】
この半導体装置では、すでに説明した回路の占有面積を削減することができることに加えて、次のような効果が得られる。まず、ＲＥＳＵＲＦ分離領域２４と高電位ロジック領域２５との間に浮遊電位のＰ拡散領域３６が形成されていることで、この領域には寄生の高抵抗Ｊ−ＦＥＴ（Junction-Field Effect Transistor）領域が形成されることになる。これにより、ＲＥＳＵＲＦ分離領域２４に位置するＰ型エピタキシャル成長層３９の部分と、高電位ロジック領域２５に位置するＰ型エピタキシャル成長層３９の部分との間で電流が流れるのを阻止することできる。
【００６３】
このことについて説明する。図１２に示すように、高電位島電極３５に高電圧が印加されると、Ｐ型半導体基板１とＮ型半導体層３９との界面と、Ｐ型半導体基板１とＮ＋埋め込み拡散領域３７との界面とから空乏層が拡がる。Ｐ拡散領域３６は浮遊電位ではあるが、上記界面から延びる空乏層が到達すると、Ｐ拡散領域３６はパンチスルー効果によって空乏層が到達した時の電位にバイアスされる。
【００６４】
このため、Ｐ拡散領域３６の直下に位置するＮ型エピタキシャル成長層３９の部分（領域Ａ）には、寄生のＪ−ＦＥＴ構造が形成されて、この領域Ａの抵抗７１が非常に高抵抗になる。図１３に示すように、この抵抗７１は、センス抵抗９と並列に接続された状態となる。これにより、電界効果トランジスタのドレイン電流の大多数は、領域Ａを流れずに、ドレイン電極１２からＰ＋拡散領域３２を経て高電位島電極３５に流れることになる。その結果、センス抵抗としてのＰ＋拡散領域３２には一定の電位差が生じ、この電位差をパルス電位として、第１ＩＧＢＴ６１（図１参照）のゲートをオンオフさせることができる。
【００６５】
実施の形態４
ここでは、分離領域として、トレンチ分離構造を適用した半導体装置の一例について説明する。図１４に示すように、Ｐ型半導体基板１の表面上にＰ型エピタキシャル成長層３９が形成されている。ＲＥＳＵＲＦ分離領域２４と高電位ロジック領域２５との間に位置するＰ型エピタキシャル成長層３９の部分には、Ｐ型エピタキシャル成長層３９の表面からＰ型半導体基板１の領域にまで達するトレンチ分離部３８が形成されている。なお、これ以外の構成については、図１１に示す構成と同様なので、同一部材には同一符号を付し、その説明を省略する。
【００６６】
この半導体装置では、すでに説明した回路の占有面積を削減することができることに加えて、次のような効果が得られる。本半導体装置では、ＲＥＳＵＲＦ分離領域２４と高電位ロジック領域２５との間に位置するＰ型エピタキシャル成長層３９の部分に、Ｐ型エピタキシャル成長層３９の表面からＰ型半導体基板１の領域にまで達するトレンチ分離部３８が形成されている。
【００６７】
これにより、ＲＥＳＵＲＦ分離領域２４に位置するＰ型エピタキシャル成長層３９の部分と、高電位ロジック領域２５に位置するＰ型エピタキシャル成長層３９の部分とがほぼ完全に電気的に分離されることになる。その結果、ドレイン電流がドレイン電極１２からＰ＋拡散領域３２を経て高電位島電極３５に流れ、センス抵抗としてのＰ＋拡散領域３２にパルス電位として一定の電位差を生じさせることができる。
【００６８】
また、トレンチ分離部３８とすることで、電気的分離に必要な領域（面積）を必要最小限にすることができ、半導体装置の小型化にさらに寄与することができる。
【００６９】
なお、上述した半導体装置では、トレンチ分離部として２つのトレンチ分離部を例に挙げて説明したが、トレンチ分離部の数としては、これに限られない。
【００７０】
実施の形態５
ここでは、分離領域として、トレンチ分離構造を適用した半導体装置の他の例について説明する。図１５に示すように、ＲＥＳＵＲＦ分離領域２４に位置するＮ型拡散領域２における、高電位ロジック領域２５側の端部に、トレンチ分離部３８が形成され、高電位ロジック領域２５に位置するＮ型拡散領域３１における、ＲＥＳＵＲＦ分離領域２４側の端部に、トレンチ分離部３８が形成されている。なお、これ以外の構成については、図４に示す構成と同様なので、同一部材には同一符号を付し、その説明を省略する。
【００７１】
この半導体装置では、すでに説明した回路の占有面積を削減することができることに加えて、次のような効果が得られる。本半導体装置では、トレンチ分離部３８は、Ｎ型拡散領域２とＮ型拡散領域３１とを形成する前に形成される。これにより、Ｎ型拡散領域２とＮ型拡散領域３１とが形成された後に、Ｎ型拡散領域２中のｎ型不純物がＮ型拡散領域３１へ向かって拡散するのをトレンチ分離部３８で阻止できるとともに、Ｎ型拡散領域３１中のｎ型不純物がＮ型拡散領域２へ向かって拡散するのをトレンチ分離部３８で阻止することができる。その結果、電気的分離に必要な領域（面積）を必要最小限にすることができ、半導体装置の小型化にさらに寄与することができる。
【００７２】
実施の形態６
ここでは、ＲＥＳＵＲＦ領域に、電気的に浮遊なフィールドプレートを備えた半導体装置の一例について説明する。６００Ｖ程度の高電位が印加される半導体装置では、ＲＥＳＵＲＦ領域の距離（幅）としては、約１００μｍ以上必要とされる。また、半導体装置としては、半導体基板の表面はモールド樹脂によって封止される。そのモールド樹脂からは、荷電イオン（不純物イオン）が遊離することがある。そうすると、ＲＥＳＵＲＦ領域が、その荷電イオンの影響を受けて電位的に不安定になり、ポリシリコン抵抗の抵抗値が変化することが想定される。
【００７３】
実施の形態１等において説明した半導体装置のポリシリコン抵抗には、消費電力を低減するため、数十ＭΩの高い抵抗値が要求される。このため、ポリシリコン抵抗は、ポリシリコン中に含まれる不純物の量が必然的に数ｐｐｍ以下になるように形成される。一方、、遊離した荷電イオンの種類や密度(総電荷量)によっては、半導体のバンド構造特有の現象である反転層または蓄積層が形成されることが考えられる。そうすると、このバンド構造の変化によってポリシリコン抵抗の抵抗値が変わってしまい、誤動作を引き起こしてしまうことが想定される。
【００７４】
本半導体装置は、このような想定される不具合を回避するものであり、図１６および図１７に示すように、ＲＥＳＵＲＦ領域２４に位置する層間酸化膜６の表面に、電気的に浮遊のフィールドプレート２８が形成されている。特に、この半導体装置では、フィールドプレート２８として、環状のＲＥＳＵＲＦ領域の径方向に３つのフィールドプレート２８が形成され、それぞれのフィールドプレート２８は、環状のＲＥＳＵＲＦ領域２４の周方向に連続して形成されている。なお、これ以外の構成については、図４に示す構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００７５】
この半導体装置では、すでに説明した回路の占有面積を削減することができることに加えて、次のような効果が得られる。本半導体装置では、フィールドプレート２８は、接地電位と高電圧電極との間で容量結合するように配置される。これにより、モールド樹脂（図示せず）から遊離した荷電イオンの影響がＲＥＳＵＲＦ領域２４へ及ぶのが抑制されて、ポリシリコン抵抗４の抵抗値が安定する。その結果、半導体装置の誤動作を未然に防ぐことができる。
【００７６】
なお、上述した半導体装置では、フィールドプレートとして、３つのフィールドプレート２８を例に挙げて説明したが、フィールドプレートの数としては、これに限られない。
【００７７】
実施の形態７
ここでは、ＲＥＳＵＲＦ領域に、電気的に浮遊なフィールドプレートを備えた半導体装置の他の例について説明する。ポリシリコン抵抗４は、ドレイン電極１２側の高電位領域からソース電極側の低電位領域まで連続的にスパイラル状に形成されており、ポリシリコン抵抗４における各部の電位はオームの法則により連続的に変化している。
【００７８】
このため、フィールドプレート２８と平面的に重なっているポリシリコン抵抗４の部分の電位は、その位置によって異なることになり、フィールドプレート２８の浮遊電位が不安定になったり、ポリシリコン抵抗４の抵抗値に影響を与えることが想定される。これは、フィールドプレート２８の電位は、その直下に位置するポリシリコン抵抗４との容量結合で電位が決まることと、フィールドプレート２８は導電体であるため、連続的に形成された環状のフィールドプレート２８の電位は一様に同電位になろうとするためである。
【００７９】
特に、最外周に位置するフィールドプレート２８とそのフィールドプレート２８と平面的に重なるポリシリコン抵抗４の部分では、内周に位置する他のフィールドプレート２８とポリシリコン抵抗４の部分よりも周長が長くなるため、ポリシリコン抵抗４の電位差もより大きくなる。
【００８０】
そのポリシリコン抵抗の電位差ΔＶは、１ターンの長さをＬ、単位長さあたりの抵抗をＲL、ポリシリコン抵抗を流れる電流をＩｒとすると、次の式で求められる。
【００８１】
ΔＶ＝Ｌ・ＲL・Ｉｒ
本半導体装置では、図１８に示すように、環状のＲＥＳＵＲＦ領域２４の周方向に断続的にフィールドプレート２８が形成され、その周方向に断続的なフィールドプレート２８が、環状のＲＥＳＵＲＦ領域２４の径方向に３組形成されている。つまり、このフィールドプレート２８は、前述した図１６に示されるフィールドプレート２８において周方向の適当な位置においてスリットが形成された構造とされる。なお、これ以外の構成については、図１６に示す構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００８２】
この半導体装置では、すでに説明した回路の占有面積を削減することができることに加えて、次のような効果が得られる。本半導体装置では、フィールドプレート２８が、環状のＲＥＳＵＲＦ領域の周方向に断続的に形成されている。これにより、連続的に電位が変化するポリシリコン抵抗４と確実に容量結合させることができる。その結果、半導体装置の誤動作を未然に防ぐことができる。
【００８３】
なお、実施の形態６,７において説明したフィールドプレートについては、これを、実施の形態１において説明した半導体装置に適用した場合を例に挙げて説明したが、実施の形態２,３,４,５において説明した半導体装置に適用してもよく、これらの場合にも、半導体装置の誤動作を未然に防ぐことができる。
【００８４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８５】
【図１】本発明の各実施の形態に係る半導体装置の等価回路を示す回路図である。
【図２】各実施の形態において、半導体装置の動作を説明するための、電界効果トランジスタを流れるドレイン電圧とドレイン電流のゲート電圧依存性を示すグラフである。
【図３】本発明の実施の形態１に係る半導体装置の平面図である。
【図４】同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、相補型ＭＯＳトランジスタが形成された領域の部分断面図である。
【図６】同実施の形態において、空乏層の拡がり方を示す断面図である。
【図７】比較例に係る半導体装置の平面図である。
【図８】図７に示す断面線ＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】図７に示す断面線ＩＸ−ＩＸにおける断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の断面図である。
【図１１】本発明の実施の形態３に係る半導体装置の断面図である。
【図１２】同実施の形態において、半導体装置の動作を説明するための部分断面図である。
【図１３】同実施の形態において、半導体装置の動作を説明するための寄生抵抗の位置を示す回路図である。
【図１４】本発明の実施の形態４に係る半導体装置の断面図である。
【図１５】本発明の実施の形態５に係る半導体装置の断面図である。
【図１６】本発明の実施の形態６に係る半導体装置の部分平面図である。
【図１７】同実施の形態において、図１６に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】本発明の実施の形態７に係る半導体装置の部分平面図である。
【符号の説明】
【００８６】
１  Ｐ型半導体基板、２  Ｎ型半導体層、３  Ｐ型半導体層、４  ポリシリコン抵抗、５  フィールド酸化膜、６  層間酸化膜、７  Ｎ＋拡散領域、８  Ｐ型拡散領域、９  センス抵抗、１０  ソース電極、１１  ゲート電極、１２  ドレイン電極、１３  低電位側ポリシリコン抵抗電極、１４  高電位側ポリシリコン抵抗電極、１５  ゲートポリシリコン膜、１７  ガラスコート膜、２０  ゲート酸化膜、２１  高耐圧ＬＤＭＯＳ、２１ａ  電界効果トランジスタ、２２  ロジック回路、２３  ドレイン配線、２４  ＲＥＳＵＲＦ分離領域、２５  高電位側ロジック領域、２６  ロジック回路、２７  高耐圧電位島、２８  アルミニウム浮遊電位電極、３０  分離領域、３１  Ｎ型半導体層、３２  Ｐ＋型拡散領域、３３  Ｎ＋拡散領域、３４  Ｐ型拡散領域、３５  高電位島電極、３６  Ｐ拡散領域、３７  Ｎ＋埋め込み拡散領域、３８  トレンチ、３９  エピタキシャル成長層、４０  Ｐ＋型拡散領域（ＰｃｈＭＯＳソース/ドレイン）、４１  Ｎ＋型拡散領域（ＮｃｈＭＯＳソース/ドレイン）、４２  ＰｃｈＭＯＳソース電極、４３  Ｎｃｈ/ＰｃｈＭＯＳドレイン電極、４４  ＮｃｈＭＯＳソース電極、４５  ＣＭＯＳゲートポリシリコン膜、５１  高耐圧ＩＣ、５２  高圧側回路、５３  低圧側回路、５４  抵抗電流検知回路、５５  ゲート駆動回路、５６  ソース電流検知回路、５７  負荷、６１  ＩＧＢＴ、６２  ＩＧＢＴ、７１  寄生抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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