(57)【要約】      （修正有）【課題】高電界領域及び低電界領域のリーク電流を低減する揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の表面領域に互いに離間して設けられたソース／ドレイン領域１１１と、ソース／ドレイン領域１１１間のチャネル上に設けられたトンネル絶縁膜１０２と、トンネル絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜１０５と、第１の誘電体膜１０５上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜１０６と、第２の誘電体膜１０６上に設けられた制御ゲート電極１０７とを含む。【選択図】図１
2010182963.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面領域に互いに離間して設けられたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域間のチャネル上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜と、
前記第１の誘電体膜上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜と、
前記第２の誘電体膜上に設けられた制御ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の誘電体膜及び前記制御ゲート電極間に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ランタンアルミシリコン酸化物若しくは酸窒化物は、非晶質であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の誘電体膜は、単結晶又は多結晶であることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の誘電体膜は、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）のうち少なくとも１つをさらに含むことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記制御ゲート電極は、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、遷移金属シリサイド、又はアルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のうち少なくとも１つを含む窒化物を含むことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記電荷蓄積層は、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、シリコン窒化物、又はアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及びチタン（Ｔｉ）のうち少なくとも１つを含む酸化物若しくは酸窒化物を含むことを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、１≦（Ｌａ＋Ａｌ）／Ｓｉ≦４を満たすことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の組成比は、Ｌａ／（Ａｌ＋Ｓｉ）≦１であることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）及びアルミニウム（Ａｌ）の組成比は、０．５≦Ｌａ／Ａｌ≦２を満たすことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
前記ランタンアルミシリコン酸化物若しくは酸窒化物に含まれるランタン（Ｌａ）及びアルミニウム（Ａｌ）の組成比は、１≦Ｌａ／Ａｌ≦２を満たすことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１２】
半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、シリコン酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に、ランタンアルミ酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、
加熱処理を施すことにより、前記第１の誘電体膜と前記第２の誘電体膜とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、
前記第３の誘電体膜上に、制御ゲート電極を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、又はシリコン窒化物を含む電荷蓄積層を形成する工程と、
前記電荷蓄積層の一部を酸化して、前記電荷蓄積層上に、シリコン酸化物若しくは酸窒化物からなる第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に、ランタンアルミ酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、
加熱処理を施すことにより、前記第１の誘電体膜と前記第２の誘電体膜とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、
前記第３の誘電体膜上に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第４の誘電体膜を形成する工程と、
前記第４の誘電体膜上に、制御ゲート電極を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、又はシリコン酸窒化物を含む電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、ランタンアルミ酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、
酸素雰囲気中で第１の加熱処理を施すことにより、前記電荷蓄積層と前記第１の誘電体膜との界面に、シリコン（Ｓｉ）及び酸素を含む反応層を形成する工程と、
第２の加熱処理を施すことにより、前記第１の誘電体膜と前記反応層とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、
前記第３の誘電体膜上に、制御ゲート電極を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、例えば積層ゲート構造を有するメモリセルを有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一種としてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板上に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極が順に積層された積層ゲート構造を有している。第１の絶縁膜は、「トンネル絶縁膜」と呼ばれる。第２の絶縁膜は、電荷蓄積層が多結晶シリコンなどからなる浮遊ゲート電極の場合には「ゲート間絶縁膜」と呼ばれ、電荷蓄積層が絶縁体からなる場合には「ブロック絶縁膜」と呼ばれる。従来、第１の絶縁膜及び第２の絶縁膜には、シリコン酸化物若しくは酸窒化物が用いられてきたが、メモリセルの微細化に伴って、より高い誘電率をもつ絶縁膜（ｈｉｇｈ−ｋ膜）が検討されている（例えば、特許文献１を参照）。
【０００３】
ｈｉｇｈ−ｋ膜は、物理膜厚を維持しながら、酸化膜換算膜厚（ＥＯＴ：effective oxide thickness）を減少できるため、微細化と同時にメモリ素子の動作電圧を低減できる。さらに、ＦＮ（fowler nordfeim）トンネル電流を主成分とする高電界領域のリーク電流の抑制が期待できる。しかしながら、ｈｉｇｈ−ｋ膜は、共有結合よりイオン結合を主とした材料が多いために、シリコン酸化膜若しくは酸窒化膜と比べて、酸素欠陥が形成され易い傾向がある。酸素欠陥は、バンドギャップ中に準位を形成することが多く、この準位により低電界領域のリーク電流が抑制できずにデータ保持特性が劣化する恐れがある。故に、高電界領域及び低電界領域のリーク電流特性の双方を同時に改善することが難しい。
【０００４】
一方、この低電界領域のリーク電流を抑制することを目的として、シリコン酸化膜若しくは酸窒化膜とｈｉｇｈ−ｋ膜との積層構造が提案されている。しかしながら、シリコン酸化物若しくは酸窒化物の誘電率は小さいため、ｈｉｇｈ−ｋ膜とシリコン酸化物若しくは酸窒化物との直列容量が小さくなる。つまり、ＥＯＴを低減することが難しくなり、結果として動作電圧が低減できないという問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−６８８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、高電界領域及び低電界領域のリーク電流特性の双方を改善できる不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板の表面領域に互いに離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜と、前記第１の誘電体膜上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜と、前記第２の誘電体膜上に設けられた制御ゲート電極とを具備することを特徴とする。
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、電荷蓄積層を形成する工程と、前記電荷蓄積層上に、シリコン酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、前記第１の誘電体膜上に、ランタンアルミ酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、加熱処理を施すことにより、前記第１の誘電体膜と前記第２の誘電体膜とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、前記第３の誘電体膜上に、制御ゲート電極を形成する工程とを具備することを特徴とする。
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、又はシリコン窒化物を含む電荷蓄積層を形成する工程と、前記電荷蓄積層の一部を酸化して、前記電荷蓄積層上に、シリコン酸化物若しくは酸窒化物からなる第１の誘電体膜を形成する工程と、前記第１の誘電体膜上に、ランタンアルミ酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、加熱処理を施すことにより、前記第１の誘電体膜と前記第２の誘電体膜とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、前記第３の誘電体膜上に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第４の誘電体膜を形成する工程と、前記第４の誘電体膜上に、制御ゲート電極を形成する工程とを具備することを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、ｐ型若しくはｎ型ドーパントがドープされた多結晶シリコン、又はシリコン酸窒化物を含む電荷蓄積層を形成する工程と、前記電荷蓄積層上に、ランタンアルミ酸化物若しくは酸窒化物を含む第１の誘電体膜を形成する工程と、酸素雰囲気中で第１の加熱処理を施すことにより、前記電荷蓄積層と前記第１の誘電体膜との界面に、シリコン（Ｓｉ）及び酸素を含む反応層を形成する工程と、第２の加熱処理を施すことにより、前記第１の誘電体膜と前記反応層とを混合して、ランタンアルミシリコン酸化物若しくは酸窒化物を含む第２の誘電体膜を形成する工程と、前記第２の誘電体膜上に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第３の誘電体膜を形成する工程と、前記第３の誘電体膜上に、制御ゲート電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、高電界領域及び低電界領域のリーク電流特性の双方を改善できる不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】参考例に係る不揮発性半導体記憶装置の構成を示す断面図。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】図１８に続く製造工程を示す断面図。
【図２０】図１９に続く製造工程を示す断面図。
【図２１】第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く製造工程を示す断面図。
【図２３】図２２に続く製造工程を示す断面図。
【図２４】図２３に続く製造工程を示す断面図。
【図２５】図２４に続く製造工程を示す断面図。
【図２６】図２５に続く製造工程を示す断面図。
【図２７】第４の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図２８】図２７に続く製造工程を示す断面図。
【図２９】図２８に続く製造工程を示す断面図。
【図３０】図２９に続く製造工程を示す断面図。
【図３１】図３０に続く製造工程を示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
［第１の実施形態］
（１．不揮発性半導体記憶装置の構成）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１（ａ）は、チャネル長方向に沿う断面図、図１（ｂ）は、チャネル幅方向に沿う断面図である。チャネル長方向とは、ビット線が延びるカラム方向に対応し、チャネル幅方向とは、ワード線（制御ゲート電極）が延びるロウ方向に対応する。図１に示した不揮発性半導体記憶装置（メモリセル）は、電荷蓄積層が絶縁体からなるＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型メモリセルである。
【００１５】
ｐ型半導体基板（或いはｐ型ウェル）１０１の表面領域には、２個のソース／ドレイン領域（不純物拡散領域）１１１が互いに離間して設けられている。半導体基板１０１は、例えば単結晶のシリコン基板である。ソース／ドレイン領域１１１は、シリコン基板１０１にｎ型ドーパントがドープされて形成される。ソース／ドレイン領域１１１間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、ソース／ドレイン領域１１１間を電気的に導通させるチャネルが形成される。
【００１６】
チャネル領域上には、第１の絶縁膜（トンネル絶縁膜）１０２として、厚さ５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１０２が設けられている。トンネル絶縁膜１０２上には、電荷蓄積層１０３として、厚さ６ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１０３が設けられている。電荷蓄積層１０３上には、第２の絶縁膜（ブロック絶縁膜）１０４として、厚さ４ｎｍ程度のランタンアルミシリコン酸化膜（第１の誘電体膜）１０５と、厚さ５ｎｍ程度のハフニウム酸化膜（第２の誘電体膜）１０６との積層膜が設けられている。ランタンアルミシリコン酸化膜１０５は非晶質であり、ハフニウム酸化膜１０６は結晶化されている（単結晶又は多結晶構造を有している）。ブロック絶縁膜１０４上には、制御ゲート電極１０７として、タンタル窒化膜１０７が設けられている。制御ゲート電極１０７上には、低抵抗金属膜１０８として、タングステン膜１０８が設けられている。
【００１７】
図１（ｂ）に示すように、トンネル絶縁膜１０２、電荷蓄積層１０３、ブロック絶縁膜１０４、制御ゲート電極１０７からなる積層ゲート構造は、ロウ方向に複数個形成され、これらはＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層１２１により互いに分離される。素子分離絶縁層１２１としては、シリコン酸化物が用いられる。素子分離絶縁層１２１は、制御ゲート電極１０７の上面からシリコン基板１０１までの深さ（例えば、約１００ｎｍ）を持つスリット状のトレンチを満たす。素子分離絶縁層１２１の上面は、制御ゲート電極１０７の上面と概ね一致している。タングステン膜１０８は、ロウ方向に延び、ワード線として機能する。
【００１８】
高誘電率材料からなる第２の誘電体膜１０６としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を用いることができる。また、この高誘電率材料は、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）のうち少なくとも１つが添加されていてもよい。これらを添加することにより、第２の誘電体膜１０６の電気的な欠陥であるトラップを削減することができる。この結果、不揮発性半導体記憶装置のリーク電流を低減することができ、さらに閾値電圧の変動を抑えることができる。
【００１９】
トンネル絶縁膜１０２としてのシリコン酸化膜は、その厚さが２〜８ｎｍ程度が望ましい。本実施形態ではトンネル絶縁膜１０２としてシリコン酸化物を用いたが、その代わりにシリコン酸窒化物を用いてもよい。トンネル絶縁膜にシリコン酸窒化物を用いると電子及び正孔に対する電位障壁が小さくなるので、メモリセルの書き込み動作及び消去動作が速くなるという効果が得られる。また、トンネル絶縁膜として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層トンネル絶縁膜を用いてもよい。“／”の右側の要素が下層、左側の要素が上層を表している。その場合は、書き込み動作及び消去動作が速くなるという効果が得られる。
【００２０】
電荷蓄積層１０３としてのシリコン窒化膜の厚さは３〜９ｎｍ程度が望ましい。シリコン窒化膜１０３は、必ずしも化学量論的組成を持つＳｉ３Ｎ４である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成にしてもよいし、又はトラップ準位を深くするために窒素リッチの組成にしてもよい。また、シリコン窒化膜１０３は必ずしも均一な組成の膜である必要はなく、シリコンと窒素との比率が膜厚方向に変化する積層膜若しくは連続膜であっても構わない。また、電荷蓄積層１０３には、シリコン窒化膜の代わりに、ある程度の量の酸素を含有したシリコン酸窒化膜を用いてもよい。
【００２１】
また、電荷蓄積層１０３としては、ｎ型ドーパント［リン（Ｐ）または砒素（Ａｓ）］をドープしたｎ型多結晶シリコンや、ｐ型ドーパント［ボロン（Ｂ）］をドープしたｐ型多結晶シリコンを用いてもよい。さらには、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及びチタン（Ｔｉ）のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む高誘電率材料を用いてもよい。この高誘電率材料としては、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＺｒＯ２、ＺｒＯＮ、ＺｒＳｉＯｘ、ＺｒＳｉＯＮ、ＺｒＡｌＯｘ、ＺｒＡｌＯＮ、ＴｉＯ２、ＴｉＯＮ、ＴｉＳｉＯｘ、ＴｉＳｉＯＮ、ＴｉＡｌＯｘ、ＴｉＡｌＯＮなどが挙げられる。さらに、この高誘電率材料にランタン（Ｌａ）を添加した、ＬａＨｆＳｉＯｘ、ＨｆＬａＯｘ、ＬａＺｒＳｉＯｘ、ＺｒＬａＯｘ、ＬａＴｉＳｉＯｘ、ＴｉＬａＯｘなどを用いてもよい。また、電荷蓄積層１０３は、シリコン窒化物と高誘電率材料とから成る積層膜若しくは連続膜でも構わない。
【００２２】
制御ゲート電極１０７は、本実施形態ではタンタル窒化膜を用いたが、ｎ型ドーパント［リン（Ｐ）または砒素（Ａｓ）］をドープしたｎ型多結晶シリコンや、ｐ型ドーパント［ボロン（Ｂ）］をドープしたｐ型多結晶シリコンを用いてもよい。また、遷移金属シリサイドや、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のうち少なくとも１つを含む窒化物を用いてもよい。さらには、制御ゲート電極１０７には、以下の（１）〜（７）の金属系導電材料を用いることができる。  
（１）白金（Ｐｔ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）のうちから選択される１種類以上の元素を含む材料
（２）白金（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）のうちから選択される１種類以上の元素を含む材料の珪化物
（３）タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）のうちから選択される１種類以上の元素を含む材料の炭化物
（４）タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）のうちから選択される１種類以上の元素を含む材料の窒化物
（５）チタン（Ｔｉ）を含む材料の珪窒化物
（６）イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のうちから選択される１種類以上の元素を含む材料の酸化物
（７）上記（１）〜（６）の材料の化合物若しくは混合物
次に、ランタンアルミシリコン酸化膜１０５に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）の組成比について説明する。組成比の表記について、ＬａとＡｌとの組成を加えたものをＳｉで割った値を“（Ｌａ＋Ａｌ）／Ｓｉ”と表記する。
【００２３】
（Ｌａ＋Ａｌ）／Ｓｉ＜１のときは、ランタンアルミシリコン酸化物とシリコン酸化物とは分離する。つまり、ランタンアルミシリコン酸化物にシリコンが溶解できる限界がある。また、４＜（Ｌａ＋Ａｌ）／Ｓｉのときには、ランタンアルミ酸化物とランタンアルミシリコン酸化物膜とが相分離し、膜厚がばらつくために電気特性が不安定になる要因になる。よって、組成比の範囲は、１≦（Ｌａ＋Ａｌ）／Ｓｉ≦４が望ましい。
【００２４】
また、ＬａとＡｌとの組成比がＬａリッチ、Ａｌリッチのどちらかに偏ると、９００℃〜１０００℃の範囲でランタンアルミシリコン酸化膜１０５が結晶化する。ランタンアルミシリコン酸化膜１０５が結晶化すると、低電界領域のリーク電流が抑制できない。結晶化が確実に抑制できる組成比の範囲は、０．５≦Ｌａ／Ａｌ≦２である。ただし、これは一条件であって、ランタンアルミシリコン酸化物に窒素をドープすることや加熱温度を適切に設定することによって、結晶化が抑制できることも付記する。
【００２５】
また、Ａｌリッチにすると、誘電率が低くなるため、誘電率低下を抑えたい場合にはＬａリッチが好ましい。つまり、ＬａとＡｌとの組成比は、１≦Ｌａ／Ａｌ≦２が望ましい。さらに、Ｌａの吸湿性や炭酸ガス吸収性を抑制するには、ＬａはＡｌ若しくはＳｉと反応していなければならない。故に、Ｌａ／（Ａｌ＋Ｓｉ）≦１が望ましい。
【００２６】
また、ランタンアルミ酸化物若しくは酸窒化物が、シリコン酸化物若しくは酸窒化物と混合する前にＬａリッチな場合、混合前に吸湿若しくは炭酸ガス吸収などが生じやすい。よって、混合プロセスを用いる場合において、より安定なランタンアルミシリコン酸化膜を形成できる組成比は、Ｌａ／Ａｌ＝１近傍が望ましいことを付記する。
【００２７】
（２．不揮発性半導体記憶装置の製造方法）
次に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。製造方法の説明に用いる図面のうち、図２〜図９はチャネル幅方向（ロウ方向）に沿う断面図、図１０〜図１３はチャネル長方向（カラム方向）に沿う断面図である。
【００２８】
まず、図２に示すように、ｐ型シリコン基板１０１の表面を洗浄した後に、８００℃〜１０００℃の温度範囲において、熱酸化法によって、厚さ５ｎｍ程度のシリコン酸化膜（トンネル絶縁膜）１０２を形成する。続いて、６００℃〜８００℃の温度範囲において、ジクロルシランジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料ガスとするＬＰＣＶＤ（low pressure chemical vapor deposition）法によって、シリコン酸化膜１０２上に、厚さ６ｎｍ程度のシリコン窒化膜（電荷蓄積層）１０３を形成する。
【００２９】
続いて、室温〜７００℃の温度範囲において、スパッタリング法によって、ブロック絶縁膜１０４に含まれる第１の誘電体膜１０５として厚さ５ｎｍ程度のランタンアルミシリコン酸化膜１０５を形成し、急速加熱炉にて９００〜１０５０℃の加熱処理を施す。このとき、ランタンアルミシリコン酸化膜１０５は非晶質を維持する。続いて、室温〜７００℃の温度範囲において、スパッタリング法によって、ブロック絶縁膜１０４に含まれる第２の誘電体膜１０６として厚さ５ｎｍ程度のハフニウム酸化膜１０６、及びタンタル窒化膜（制御ゲート電極）１０７を順に堆積する。
【００３０】
続いて、タンタル窒化膜１０７上に、素子分離領域を加工するためのマスク材１３１を堆積する。続いて、このマスク材１３１上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図３に示すように、ＲＩＥ（reactive ion etching）法によって、フォトレジストのパターンをマスク材１３１に転写する。この後、フォトレジストを除去する。
【００３１】
続いて、図４に示すように、マスク材１３１をマスクにして、ＲＩＥ法によって、タンタル窒化膜１０７、ハフニウム酸化膜１０６、ランタンアルミシリコン酸化膜１０５、シリコン窒化膜１０３、シリコン酸化膜１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するスリット１２２を形成する。続いて、図５に示すように、ＲＩＥ法によって、ｐ型シリコン基板１０１をエッチングし、ｐ型シリコン基板１０１に、深さ１００ｎｍ程度の素子分離トレンチ１２３を形成する。
【００３２】
続いて、図６に示すように、ＣＶＤ法によって、スリット１２２及び素子分離トレンチ１２３を満たすシリコン酸化膜（素子分離絶縁層）１２１を形成する。続いて、図７に示すように、ＣＭＰ（chemical mechanical polishing）法によって、マスク材１３１が露出するまでシリコン酸化膜１２１を研磨し、シリコン酸化膜１２１の上面を平坦化する。この後、図８に示すように、マスク材１３１を除去する。
【００３３】
続いて、図９に示すように、４００℃〜６００℃の温度範囲において、ＷＦ６またはＷ（ＣＯ）６を原料ガスとするＣＶＤ法によって、タンタル窒化膜（制御ゲート電極）１０７上に、厚さ１００ｎｍ程度の低抵抗金属膜であるタングステン膜（ワード線）１０８を形成する。
【００３４】
続いて、図１０に示すように、ＣＶＤ法によって、タングステン膜１０８上に、マスク材１３２を形成する。このマスク材１３２上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図１１に示すように、ＲＩＥ法によって、フォトレジストのパターンをマスク材１３２に転写する。その後、フォトレジストを除去する。
【００３５】
続いて、図１２に示すように、マスク材１３２をマスクにして、ＲＩＥ法によって、タングステン膜１０８、タンタル窒化膜１０７、ハフニウム酸化膜１０６、ランタンアルミシリコン酸化膜１０５、シリコン窒化膜１０３、シリコン酸化膜１０２を順次エッチングし、ＭＯＮＯＳ型積層ゲート構造を形成する。
【００３６】
続いて、ＣＶＤ法によって、積層ゲート構造の側面に例えばシリコン酸化物からなる側壁（図示せず）を形成した後、図１３に示すように、ドナーであるリン（Ｐ）を用いたイオン注入法によってセルフアラインで、ｐ型シリコン基板１０１の表面領域に、不純物領域１１１を形成する。続いて、試料に９００℃程度の熱処理を施し、不純物領域を活性化させてソース／ドレイン領域１１１を形成する。この熱処理によって、ハフニウム酸化膜１０６は結晶化される。最後に、ＣＶＤ法によって、メモリセルを覆う層間絶縁層（図示せず）を形成する。このようにして、本実施形態の不揮発性半導体記憶装置が製造される。
【００３７】
なお、上述の製造方法は一例に過ぎず、これ以外の製造方法により、不揮発性半導体記憶装置を形成しても構わない。例えば、トンネル絶縁膜１０２の熱酸化の方法は、ドライＯ２酸化のほかにウェット酸化（水素燃焼酸化）、Ｏ２若しくはＨ２Ｏを原料ガスとするプラズマ酸化など様々な方法を用いることができる。さらに、ＮＯガス、ＮＨ３ガス、若しくは窒素プラズマを施す工程を熱酸化の前若しくは後に入れて、窒化されたシリコン酸化膜（シリコン酸窒化膜）を形成しても構わない。
【００３８】
また、電荷蓄積層１０３として用いるシリコン窒化膜の組成は、ＬＰＣＶＤ法の原料ガスであるジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）との流量比を調整することにより変化させることができる。また、ランタンアルミシリコン酸化膜１０５、ハフニウム酸化膜１０６、及びタンタル窒化膜１０７は、スパッタリング法で形成する以外に、ＰＬＤ（pulsed laser deposition）法や、ＭＢＥ（molecular beam epitaxy）法、ＣＶＤ法、ＭＯＣＶＤ（metal organic chemical vapor deposition）法、ＡＬＤ（atomic layer deposition）法のいずれを用いても構わない。
【００３９】
さらに、ＣＶＤ法に使用する原料ガスを、他のガスで代替することもできる。また、ＣＶＤ法は、スパッタリング法で代替することもできる。また、上述のＭＯＮＯＳ型積層ゲート構造の成膜は、ＣＶＤ法、スパッタリング法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などや、これらの方法を組み合わせた方法などにより形成することも可能である。
【００４０】
（３．効果）
第１の実施形態では、第２の絶縁膜（ブロック絶縁膜）１０４としてランタンアルミシリコン酸化膜（第１の誘電体膜）１０５、及びハフニウム酸化膜（第２の誘電体膜）１０６の積層膜を用いるようにしている。ソース／ドレイン領域形成工程において、シリコン基板に注入された不純物を活性化させるために、例えば９００〜１１００℃での高温熱処理が施されるが、ランタンアルミシリコン酸化膜１０５は、高温熱処理を施した場合でも非晶質を維持することができる。よって、ランタンアルミシリコン酸化膜１０５をブロック絶縁膜１０４の一部として用いることで、ランタンアルミシリコン酸化膜１０５を介した、低電界側での結晶粒界原因のリーク電流を低減することができる。これにより、不揮発性半導体記憶装置のリテンション特性を向上させることができる。
【００４１】
また、ランタンアルミシリコン酸化膜１０５は、９００〜１１００℃での高温熱処理を施した場合でも、シリコンを含む層（多結晶シリコン、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物など）と混ざりにくい。このため、これらシリコンを含む層（例えば電荷蓄積層１０３）とランタンアルミシリコン酸化膜１０５との界面に、シリコンと酸素とを主成分とする低誘電率の反応層が形成されるのを防ぐことができ、電荷蓄積層１０３とランタンアルミシリコン酸化膜１０５とが直接接合を維持できる。これにより、ブロック絶縁膜１０４の酸化膜換算膜厚（ＥＯＴ： equivalent oxide thickness）増大を避けることができる。
【００４２】
また、ランタンアルミシリコン酸化膜１０５は、そのバンドギャップが７．３〜７．６ｅＶ程度、誘電率が１０〜１２程度と大きい。値に範囲があるのはランタン（Ｌａ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）の組成比に依存する。そのため、電荷蓄積層１０３とランタンアルミシリコン酸化膜１０５との障壁が高くなることで、電子捕獲効率が高くなる。つまり、書き込み効率が向上する。
【００４３】
また、ブロック絶縁膜１０４の一部として高誘電率絶縁膜であるハフニウム酸化膜１０６を用いることで、ブロック絶縁膜１０４のＥＯＴを低減することができる。これにより、メモリセルの動作電圧（書き込み電圧、消去電圧）を低減することができる。さらに、ブロック絶縁膜１０４全体としての誘電率が高くなり、ブロック絶縁膜１０４を介した高電界領域でのリーク電流を低減することができる。
【００４４】
（４．参考例）
以下に、不揮発性半導体記憶装置の参考例について説明する。図１４は、参考例に係る不揮発性半導体記憶装置の構成を示す断面図である。図１４（ａ）は、チャネル長方向（カラム方向）に沿う断面図、図１４（ｂ）は、チャネル幅方向（ロウ方向）に沿う断面図である。
【００４５】
ｐ型シリコン基板１１の表面領域には、２個のソース／ドレイン領域２１が互いに離間して設けられている。ソース／ドレイン領域２１間のチャネル領域上には、第１の絶縁膜（トンネル絶縁膜）１２として、厚さ４ｎｍ程度のシリコン酸化膜１２が設けられている。シリコン酸化膜１２上には、電荷蓄積層１３として、厚さ６ｎｍ程度のシリコン窒化膜１３が設けられている。シリコン窒化膜１３には、第２の絶縁膜（ブロック絶縁膜）１４として、厚さ１５ｎｍ程度のアルミニウム酸化膜１４が設けられている。アルミニウム酸化膜１４上には、制御ゲート電極１５として、厚さ１００ｎｍ程度の、ボロン（Ｂ）がドープされた多結晶シリコン膜１５が設けられている。
【００４６】
図１４（ｂ）に示すように、シリコン酸化膜１２、シリコン窒化膜１３、アルミニウム酸化膜１４、多結晶シリコン膜１５からなる積層ゲート構造は、ロウ方向に複数個形成され、これらはＳＴＩ構造の素子分離絶縁層２２により互いに分離される。多結晶シリコン膜１５上及び素子分離絶縁層２２上には、ロウ方向に延びるワード線２３が設けられている。ワード線２３は、例えばタングステンからなる厚さ１００ｎｍ程度の導電膜から構成される。
【００４７】
このように構成された参考例では、ブロック絶縁膜１４がｈｉｇｈ−ｋ膜の一種としてのアルミニウム酸化物であるため、特に、膜中欠陥に起因する、低電界領域のリーク電流が無視できない。このため、メモリセルのリテンション特性が劣化し、ひいてはフラッシュメモリの長期信頼性を確保できない。また、ブロック絶縁膜１４と制御ゲート電極１５及び電荷蓄積層１３との界面には、ブロック絶縁膜１４の成膜時やアニール時に界面反応層が容易に形成され、この結果、ブロック絶縁膜１４のＥＯＴが増大しやすい。これに対して、本実施形態のメモリセルでは、参考例のような問題を改善することができる。
【００４８】
［第２の実施形態］
第２の実施形態は、第２の絶縁膜１０４上の制御ゲート電極１０７として多結晶シリコンなどを用いた場合でも、第２の絶縁膜１０４及び制御ゲート電極１０７の電気特性が劣化するのを防ぐようにする。このために、第２の絶縁膜１０４は、制御ゲート電極１０７との界面にランタンアルミシリコン酸化膜を備えるようにしている。
【００４９】
（１．不揮発性半導体記憶装置の構成）
図１５は、第２の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１５（ａ）は、チャネル長方向（カラム方向）に沿う断面図、図１５（ｂ）は、チャネル幅方向（ロウ方向）に沿う断面図である。
【００５０】
ソース／ドレイン領域１１１間のチャネル領域上には、第１の絶縁膜（トンネル絶縁膜）として、例えば、厚さ８ｎｍ程度のシリコン酸化膜１０２が設けられている。トンネル絶縁膜１０２上には、電荷蓄積層（浮遊ゲート電極）１０３として、厚さ６ｎｍ程度のリン（Ｐ）がドープされた多結晶シリコン層１０３が設けられている。すなわち、第２の実施形態の不揮発性半導体記憶装置は、電荷蓄積層に導電体を用いた浮遊ゲート型メモリセルである。
【００５１】
電荷蓄積層１０３上には、第２の絶縁膜（ゲート間絶縁膜）１０４として、厚さ３ｎｍ程度のランタンアルミシリコン酸化膜（第１の誘電体膜）１０５と、厚さ６ｎｍ程度のランタンハフニウム酸化膜（第２の誘電体膜）１０６と、厚さ３ｎｍ程度のランタンアルミシリコン酸化膜（第３の誘電体膜）２０１との積層膜が設けられている。ランタンアルミシリコン酸化膜１０５、２０１は非晶質であり、ランタンハフニウム酸化膜１０６は結晶化されている（単結晶又は多結晶構造を有している）。ランタンアルミシリコン酸化膜２０１に含まれるランタン（Ｌａ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）の組成比の好ましい条件は、第１の実施形態で説明したランタンアルミシリコン酸化膜１０５と同じである。
【００５２】
ゲート間絶縁膜１０４上には、制御ゲート電極１０７として、リン（Ｐ）がドープされた多結晶シリコン層１０７が設けられている。制御ゲート電極１０７上には、低抵抗金属膜として、タングステン膜１０８が設けられている。
【００５３】
図１５（ｂ）に示すように、トンネル絶縁膜１０２、電荷蓄積層１０３、ブロック絶縁膜１０４、制御ゲート電極１０７からなる積層ゲート構造は、ロウ方向に複数個形成され、これらはＳＴＩ構造の素子分離絶縁層１２１により互いに分離される。タングステン膜１０８は、ロウ方向に延び、ワード線として機能する。
【００５４】
トンネル絶縁膜１０２としてのシリコン酸化膜は、その厚さが５〜１０ｎｍ程度が望ましい。本実施形態ではトンネル絶縁膜１０２としてシリコン酸化物を用いたが、その代わりにシリコン酸窒化物を用いてもよいし、ＯＮＯ膜を用いてもよい。
【００５５】
浮遊ゲート電極としての多結晶シリコン層１０３は、その厚さが２〜１０ｎｍ程度が望ましい。浮遊ゲート電極や制御ゲート電極は、ｎ型ドーパント［リン（Ｐ）又は砒素（Ａｓ）］をドープしたｎ型多結晶シリコンの代わりに、ｐ型ドーパント［ボロン（Ｂ）］をドープしたｐ型多結晶シリコンを用いてもよい。さらには、制御ゲート電極には、第１の実施形態で例示した材料を用いることも可能である。
【００５６】
（２．不揮発性半導体記憶装置の製造方法）
次に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。製造方法の説明に用いる図１６〜図２０はチャネル幅方向（ロウ方向）に沿う断面図である。
【００５７】
まず、図１６に示すように、ｐ型シリコン基板１０１の表面を洗浄した後に、８００℃〜１０００℃の温度範囲において、熱酸化法によって、厚さ８ｎｍ程度のシリコン酸化膜１０２（トンネル絶縁膜）を形成する。続いて、５５０℃〜７００℃の温度範囲において、シラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを原料ガスとするＬＰＣＶＤ法によって、シリコン酸化膜１０２上に、厚さ６ｎｍ程度のリン（Ｐ）がドープされた多結晶シリコン層１０３（電荷蓄積層）を形成する。電荷蓄積層１０３は、形成温度が低めの場合はアモルファスシリコン層となる。
【００５８】
続いて、２００℃〜５００℃の温度範囲において、ＢＴＢＡＳ［ビス（３級ブチルアミノ）シラン：bis (tertiary butyl amino) silane：ＳｉＨ２（ｔ−ＢｕＮＨ）２］及びオゾン（Ｏ３）、若しくは３ＤＭＡＳ（ＳｉＨ（Ｎ（ＣＨ３）２）３）及びオゾン（Ｏ３）を原料ガスとして用いるＡＬＤ法によって、多結晶シリコン層１０３上に、厚さ１ｎｍ程度のシリコン酸化膜２０２を形成する。
【００５９】
続いて、室温〜７００℃の温度範囲において、スパッタリング法によって、シリコン酸化膜２０２上に、厚さ２ｎｍ程度のランタンアルミ酸化膜２０３を形成する。続いて、急速加熱炉にて９００〜１０５０℃の加熱処理を施す。その結果、図１７に示すように、シリコン酸化膜２０２とランタンアルミ酸化膜２０３とが混合し、ゲート間絶縁膜１０４に含まれる第１の誘電体膜１０５として、ランタンアルミシリコン酸化膜１０５が形成される。このとき、ランタンアルミシリコン酸化膜１０５は、非晶質を維持する。
【００６０】
続いて、図１８に示すように、室温〜７００℃の温度範囲において、スパッタリング法によって、ランタンアルミシリコン酸化膜１０５上に、ランタンハフニウム酸化膜１０６、ランタンアルミシリコン酸化膜２０１を順に堆積し、再び急速加熱炉にて９００〜１０５０℃の加熱処理を施す。その結果、結晶化されたランタンハフニウム酸化膜１０６と、ゲート間絶縁膜１０４に含まれる第３の誘電体膜２０１として非晶質のランタンアルミシリコン酸化膜２０１とが形成される。
【００６１】
続いて、電荷蓄積層１０３と同じようにＬＰＣＶＤ法によって、ゲート間絶縁膜１０４上に、リン（Ｐ）がドープされた多結晶シリコン層１０７（制御ゲート電極）を形成する。続いて、多結晶シリコン層１０７上に、素子分離領域を加工するためのマスク材１３１を形成する。続いて、このマスク材１３１上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図１９に示すように、ＲＩＥ法によって、フォトレジストのパターンをマスク材１３１に転写する。この後、フォトレジストを除去する。
【００６２】
続いて、図２０に示すように、マスク材１３１をマスクにして、ＲＩＥ法によって、多結晶シリコン層１０７、ゲート間絶縁膜１０４、多結晶シリコン層１０３、シリコン酸化膜１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するスリット１２２を形成する。その後の製造工程は、第１の実施形態と同じである。
【００６３】
なお、ランタンアルミ酸化膜、ランタンハフニウム酸化膜、ランタンアルミシリコン酸化膜は、スパッタリング法で形成する以外に、ＰＬＤ法やＭＢＥ法、ＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法のいずれを用いても構わない。
【００６４】
（３．効果）
第２の実施形態では、第２の絶縁膜（ゲート間絶縁膜）１０４として、ランタンアルミシリコン酸化膜（第１の誘電体膜）１０５、ランタンハフニウム酸化膜（第２の誘電体膜）１０６、及びランタンアルミシリコン酸化膜（第３の誘電体膜）２０１の積層膜を用いるようにしている。よって、第１の実施形態に示した効果に加えて、第２の実施形態では以下の効果を備えている。
【００６５】
ランタンアルミシリコン酸化膜２０１は、９００〜１１００℃での高温熱処理を施した場合でも、シリコンを含む層（シリコン、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物など）と混ざりにくい。このため、これらシリコンを含む層（例えば制御ゲート電極１０７）とランタンアルミシリコン酸化膜２０１との界面に、シリコンと酸素とを主成分とする低誘電率の反応層が形成されるのを防ぐことができ、ランタンアルミシリコン酸化膜２０１と制御ゲート電極１０７とが直接接合を維持できる。同様の理由により、ランタンアルミシリコン酸化膜１０５と電荷蓄積層（多結晶シリコン層）１０３とが直接接合を維持できる。これにより、ゲート間絶縁膜１０４のＥＯＴ増大を避けることができる。
【００６６】
また、ランタンアルミシリコン酸化膜２０１と多結晶シリコン層（制御ゲート電極）１０７とを積層した場合でも、これらの界面に欠陥が生じるのを防ぐことができる。これにより、ゲート間絶縁膜１０４又は制御ゲート電極１０７の電気特性が劣化するのを防ぐことができる。
【００６７】
また、制御ゲート電極１０７側にランタンアルミシリコン酸化膜２０１を用いると、ランタンアルミシリコン酸化膜２０１と制御ゲート電極１０７との電子障壁が高くなり、消去時に起きる制御ゲート電極１０７からのトンネル電流、いわゆるバックトンネリング電流を抑制できる。このバックトンネリング電流は仕事関数の大きい金属を用いることによって更に抑制可能である。
【００６８】
さらに、ランタンハフニウム酸化膜１０６の誘電率は２５程度と高いことから、ゲート間絶縁膜１０４のＥＯＴ増大を低減することができる。これにより、低電圧駆動のメモリセルを実現できる。
【００６９】
［第３の実施形態］
第３の実施形態では、積層ゲート構造は第１の実施形態と同じであり、第１の実施形態と異なる製造方法によってこの積層ゲート構造を形成するようにしている。
【００７０】
第３の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図は、図１と同じである。図１に示すように、ソース／ドレイン領域１１１間のチャネル領域上には、第１の絶縁膜（トンネル絶縁膜）１０２として、厚さ５ｎｍ程度のシリコン酸化膜１０２が設けられている。トンネル絶縁膜１０２上には、電荷蓄積層１０３として、厚さ６ｎｍ程度のシリコン窒化膜１０３が設けられている。
【００７１】
電荷蓄積層１０３上には、第２の絶縁膜（ブロック絶縁膜）１０４として、厚さ６ｎｍ程度のランタンアルミシリコン酸窒化膜（第１の誘電体膜）１０５と、厚さ５ｎｍ程度のハフニウムアルミニウム酸化膜（第２の誘電体膜）１０６との積層膜が設けられている。ランタンアルミシリコン酸窒化膜１０５は非晶質であり、ハフニウムアルミニウム酸化膜１０６は結晶化されている（単結晶又は多結晶構造を有している）。ブロック絶縁膜１０４上には、制御ゲート電極１０７として、チタンアルミニウム窒化膜１０７が設けられている。制御ゲート電極１０７上には、低抵抗金属膜として、タングステン膜１０８が設けられている。
【００７２】
次に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。製造方法の説明に用いる図２１〜図２６はチャネル幅方向（ロウ方向）に沿う断面図である。
【００７３】
まず、図２１に示すように、ｐ型シリコン基板１０１の表面を洗浄した後に、８００℃〜１０００℃の温度範囲において、熱酸化法によって、厚さ５ｎｍ程度のシリコン酸化膜（トンネル絶縁膜）１０２を形成する。続いて、６００℃〜８００℃の温度範囲において、ジクロルシランジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料ガスとするＬＰＣＶＤ法によって、シリコン酸化膜１０２上に、厚さ８ｎｍ程度のシリコン窒化膜（電荷蓄積層）１０３を形成する。電荷蓄積層１０３としては、ｎ型ドーパント［リン（Ｐ）または砒素（Ａｓ）］をドープしたｎ型多結晶シリコンや、ｐ型ドーパント［ボロン（Ｂ）］をドープしたｐ型多結晶シリコンを用いてもよい。
【００７４】
続いて、図２２に示すように、酸化加熱炉にて、シリコン窒化膜１０３の表面部を酸化することで、厚さ６ｎｍ程度のシリコン窒化膜１０３と、厚さ２ｎｍ程度のシリコン酸窒化膜３０１とを形成する。続いて、図２３に示すように、室温〜７００℃の温度範囲において、スパッタリング法によって、シリコン酸窒化膜３０１上に、厚さ４ｎｍ程度のランタンアルミ酸窒化膜３０２を形成する。続いて、急速加熱炉にて９００〜１０５０℃の加熱処理を施す。その結果、図２４に示すように、シリコン酸窒化膜３０１とランタンアルミ酸窒化膜３０２とが混合し、ブロック絶縁膜１０４に含まれる第１の誘電体膜１０５として、厚さ６ｎｍ程度のランタンアルミシリコン酸窒化膜１０５が形成される。このとき、ランタンアルミシリコン酸窒化膜１０５は、非晶質を維持する。
【００７５】
続いて、図２５に示すように、室温〜７００℃の温度範囲において、スパッタリング法によって、ブロック絶縁膜１０４に含まれる第２の誘電体膜１０６として厚さ５ｎｍ程度のハフニウムアルミニウム酸化膜１０６、及びチタンアルミニウム窒化膜（制御ゲート電極）１０７を順に堆積する。続いて、チタンアルミニウム窒化膜１０７上に、素子分離領域を加工するためのマスク材１３１を形成する。
【００７６】
続いて、このマスク材１３１上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図２６に示すように、ＲＩＥ法によって、フォトレジストのパターンをマスク材１３１に転写する。この後の製造工程は、第１の実施形態と同じである。
【００７７】
上述の製造方法は一例に過ぎず、これ以外の製造方法により、メモリセルを形成しても構わない。ランタンアルミ酸窒化膜３０２、ハフニウムアルミニウム酸化膜１０６、チタンアルミニウム窒化膜１０７は、スパッタリング法で形成する以外に、ＰＬＤ法やＭＢＥ法、ＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法のいずれを用いても構わない。
【００７８】
以上詳述したように、第３の実施形態の製造方法を用いて不揮発性半導体記憶装置を形成した場合でも、第１の実施形態と同様の効果を得ることができる。
【００７９】
［第４の実施形態］
第４の実施形態は、積層ゲート構造は第２の実施形態と同じであり、第２の実施形態と異なる製造方法によってこの積層ゲート構造を形成するようにしている。
【００８０】
第４の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図は、図１５と同じである。図１５に示すように、ソース／ドレイン領域１１１間のチャネル領域上には、第１の絶縁膜（トンネル絶縁膜）１０２として、厚さ８ｎｍ程度のシリコン酸化膜１０２が設けられている。トンネル絶縁膜１０２上には、電荷蓄積層（浮遊ゲート電極）１０３として、厚さ６ｎｍ程度のリン（Ｐ）がドープされた多結晶シリコン層１０３が設けられている。
【００８１】
電荷蓄積層１０３上には、第２の絶縁膜（ゲート間絶縁膜）１０４として、厚さ３ｎｍ程度のランタンアルミシリコン酸化膜１０５と、厚さ６ｎｍ程度のハフニウムシリコン酸窒化膜１０６と、厚さ３ｎｍ程度のランタンアルミシリコン酸化膜２０１との積層膜が設けられている。ランタンアルミシリコン酸化膜１０５、２０１は非晶質であり、ハフニウムシリコン酸窒化膜１０６は結晶化されている（単結晶又は多結晶構造を有している）。ゲート間絶縁膜１０４上には、制御ゲート電極１０７として、リン（Ｐ）がドープされた多結晶シリコン層１０７が設けられている。制御ゲート電極１０７上には、低抵抗金属膜として、タングステン膜１０８が設けられている。
【００８２】
次に、第４の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。製造方法の説明に用いる図２７〜図３１はチャネル幅方向（ロウ方向）に沿う断面図である。
【００８３】
まず、図２７に示すように、ｐ型シリコン基板１０１の表面を洗浄した後に、８００℃〜１０００℃の温度範囲において、熱酸化法によって、厚さ８ｎｍ程度のシリコン酸化膜（トンネル絶縁膜）１０２を形成する。続いて、５５０℃〜７００℃の温度範囲において、シラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを原料ガスとするＬＰＣＶＤ法によって、シリコン酸化膜１０２上に、厚さ６ｎｍ程度のリン（Ｐ）がドープされた多結晶シリコン層１０３（電荷蓄積層）を形成する。電荷蓄積層１０３は、形成温度が低めの場合はアモルファスシリコン層となる。
【００８４】
続いて、室温〜７００℃の温度範囲において、スパッタリング法によって、厚さ２ｎｍ程度のランタンアルミ酸化膜４０１を形成する。続いて、試料を加熱酸化炉に導入し、酸素雰囲気中にて２００℃〜７００℃で数秒〜数分加熱する。その結果、図２８に示すように、多結晶シリコン層１０３とランタンアルミ酸化膜４０１との界面に、シリコンと酸素とを主成分とした界面反応層４０２が形成される。
【００８５】
続いて、試料に急速加熱炉にて９００〜１０５０℃の加熱処理を施す。その結果、図２９に示すように、界面反応層４０２とランタンアルミ酸化膜４０１とが混合し、ゲート間絶縁膜１０４に含まれる第１の誘電体膜１０５として、ランタンアルミシリコン酸化膜１０５が形成される。このとき、ランタンアルミシリコン酸化膜１０５は、非晶質を維持する。なお、ランタンアルミ酸化物４０１の代わりにランタンアルミ酸窒化物を用いてもよい。この場合、界面反応層４０２としてシリコンと酸素とを主成分とした界面反応層或いはシリコン、酸素及び窒素を主成分とした界面反応層が形成される。この界面反応層４０２とランタンアルミ酸窒化物４０１とを混合させることで、第１の誘電体膜１０５として、ランタンアルミシリコン酸窒化膜１０５が形成される。
【００８６】
続いて、図３０に示すように、室温〜７００℃の温度範囲において、スパッタリング法によって、ランタンアルミシリコン酸化膜１０５上に、ハフニウムシリコン酸窒化膜１０６、ランタンアルミシリコン酸化膜２０１を順に堆積し、再び急速加熱炉にて９００〜１０５０℃の加熱処理を施す。その結果、ゲート間絶縁膜１０４に含まれる第２の誘電体膜１０６として結晶化されたハフニウムシリコン酸窒化膜１０６と、ゲート間絶縁膜１０４に含まれる第３の誘電体膜２０１として非晶質のランタンアルミシリコン酸化膜２０１とが形成される。
【００８７】
続いて、電荷蓄積層１０３と同じようにＬＰＣＶＤ法によって、ゲート間絶縁膜１０４上に、リン（Ｐ）がドープされた多結晶シリコン層１０７（制御ゲート電極）を形成する。続いて、多結晶シリコン層１０７上に、素子分離領域を加工するためのマスク材１３１を形成する。続いて、このマスク材１３１上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図３１に示すように、ＲＩＥ法によって、フォトレジストのパターンをマスク材１３１に転写する。この後の製造工程は、第２の実施形態と同じである。
【００８８】
上述の製造方法は一例に過ぎず、これ以外の製造方法により、メモリセルを形成しても構わない。例えば、上述の製造方法において、電荷蓄積層１０３としてはシリコン酸窒化物を用いてもよい。ここで、電荷蓄積層１０３の上にランタンアルミ酸化膜４０１を形成した場合、電荷蓄積層１０３とランタンアルミ酸化膜４０１との界面にランタンアルミシリコン酸窒化膜が形成され安定化する。また、ランタンアルミ酸化物４０１の代わりにランタンアルミ酸窒化物を電荷蓄積層１０３の上に形成した場合、電荷蓄積層１０３とランタンアルミ酸窒化膜４０１との界面にランタンアルミシリコン酸窒化膜が形成され安定化する。
【００８９】
また、その他、上述の製造方法において、ランタンアルミ酸化膜４０１、ハフニウムシリコン酸窒化膜１０６、ランタンアルミシリコン酸化膜２０１は、スパッタリング法で形成する以外に、ＰＬＤ法やＭＢＥ法、ＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法のいずれを用いても構わない。
【００９０】
以上詳述したように、第４の実施形態の製造方法を用いて不揮発性半導体記憶装置を形成した場合でも、第２の実施形態と同様の効果を得ることができる。
【００９１】
さらに、ゲート間絶縁膜１０４に含まれる第２の誘電体膜１０６として用いたハフニウムシリコン酸窒化物は、その誘電率が１６程度（ハフニウム濃度に依存する）と高いことから、ゲート間絶縁膜１０４のＥＯＴを低減することができ、結果として低電圧駆動のメモリセルを実現できる。
【００９２】
［適用例］
本発明は、絶縁体或いは導電体からなる電荷蓄積層を備えたメモリセルを有する不揮発性半導体メモリ、その中でも特に、ＮＡＮＤ型の素子構成を有するフラッシュメモリに適用できる。
【００９３】
本発明の実施形態で説明した電荷蓄積層は、必ずしも有限の厚さを持った絶縁膜である必要はなく、例えばトンネル絶縁膜とブロック絶縁膜との界面に存在する電荷捕獲中心を電荷蓄積層の代わりに用いる「界面トラップ型メモリ」に対しても本発明は適用可能である。また、ナノドット型メモリセルのブロック絶縁膜に本発明を適用することも可能である。
【００９４】
また、本発明の実施形態は、第２の絶縁膜の構成に特徴を有しているので、本実施形態に係る積層ゲート構造は、基板側のドーパント分布に関わらず用いることができる。したがって、例えば、メモリセルがソース／ドレイン拡散層を有しないＤ−ｔｙｐｅのＮＡＮＤ型フラッシュメモリにも有効である。
【００９５】
同様の考察から、本実施形態に係る積層ゲート構造は、必ずしもシリコン基板上に形成する必要はない。例えば、シリコン基板内に形成されるウェル領域に本実施形態に係る積層ゲート構造を形成してもよい。また、シリコン基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板などを用いてもよいし、これらの基板内のウェル領域に本実施形態の積層ゲート構造を形成してもよい。さらに、絶縁膜上に薄膜半導体が形成されるＳＯＩ（silicon on insulator）基板、ＳＧＯＩ（silicon-germanium on insulator）基板、ＧＯＩ（germanium on insulator）基板などを使用することも可能であり、これらの半導体内のウェル領域に本実施形態の積層ゲート構造を形成してもよい。
【００９６】
また、本実施形態では、ｐ型シリコン基板（ウェル領域を含む）に形成されたｎチャネルＭＯＳ（metal oxide semiconductor）トランジスタからなるメモリセルについて述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）に形成されたｐチャネルＭＯＳトランジスタからなるメモリセルに置き換えることも可能である。この場合、ソース領域及びドレイン領域の導電型は、ｐ型になる。
【００９７】
また、本実施形態は、メモリセル内の要素技術に関わる発明であり、メモリセルの回路レベルでの接続の仕方には依存しないため、ＮＡＮＤ型の不揮発性半導体メモリ以外に、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ（Divided bit-line NOR）型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２transistor（Ｔｒ）型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３Ｔｒ型フラッシュメモリなどにも、広く適用可能である。
【００９８】
さらに、本実施形態に係る第２の絶縁膜は高電界領域及び低電界領域の両方でリーク電流を低減することに特徴があるため、適用対象は必ずしも不揮発性半導体メモリに限るものではなく、例えば、ＤＲＡＭ（dynamic random access memory）キャパシタの絶縁膜、ＣＭＯＳ（complementary metal oxide semiconductor）トランジスタのゲート絶縁膜等として用いても構わない。
【００９９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１００】
１０１，１１…半導体基板、１０２，１２…第１の絶縁膜（トンネル絶縁膜）、１０３，１３…電荷蓄積層、１０４，１４…第２の絶縁膜（ブロック絶縁膜）、１０５…第１の誘電体膜、１０６…第２の誘電体膜、１０７，１５…制御ゲート電極、１０８，２３…低抵抗金属膜、１１１，２１…ソース／ドレイン領域、１２１，２２…素子分離絶縁層、１２２…スリット、１２３…素子分離トレンチ、１３１，１３２…マスク材、２０１…第３の誘電体膜、４０２…界面反応層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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