(57)【要約】【課題】  本発明は、しきい値電圧の低いＮチャネルＭＩＳトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。【解決手段】  本発明の半導体装置の製造方法は、ＮチャネルＭＩＳトランジスタの製造方法であって、基板に形成されたＰ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、基板を熱処理した状態で、水素ラジカルを含むガスにゲート絶縁膜を暴露する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする。【選択図】  図１
2010153621.tif 000002
【特許請求の範囲】
【請求項１】
ＮチャネルＭＩＳトランジスタの製造方法であって、
基板に形成されたＰ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記ゲート絶縁膜を暴露する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記水素ラジカルを含むガスに前記ゲート絶縁膜を暴露する工程の後、前記ゲート絶縁膜の表面を大気に晒さずに、前記ゲート電極を形成する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
相補型半導体装置の製造方法であって、
基板に形成されたＰ型半導体領域上およびＮ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記Ｎ型半導体領域上の前記ゲート絶縁膜を耐水素保護膜で被覆する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記Ｐ型半導体領域上の前記ゲート絶縁膜を暴露する工程と、
その後、前記耐水素保護膜を除去する工程と、
その後、前記Ｐ型半導体領域上およびＮ型半導体領域上の前記ゲート絶縁膜上に、ゲート電極を夫々形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項４】
相補型半導体装置の製造方法であって、
基板に形成されたＰ型半導体領域上およびＮ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記ゲート絶縁膜を暴露する工程と、
前記Ｐ型半導体領域上の前記ゲート絶縁膜を耐酸素保護膜で被覆する工程と、
酸素を含むガスに前記Ｎ型半導体領域上の前記ゲート絶縁膜を暴露する工程と、
その後、前記耐酸素保護膜を除去する工程と、
その後、前記Ｐ型半導体領域上およびＮ型半導体領域上の前記ゲート絶縁膜上に、ゲート電極を夫々形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項５】
相補型半導体装置の製造方法であって、
基板に形成されたＰ型半導体領域上およびＮ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記Ｎ型半導体領域上の前記ゲート絶縁膜を耐水素保護膜で被覆する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記Ｐ型半導体領域上の前記ゲート絶縁膜を暴露する工程と、
その後、前記Ｐ型半導体領域上の前記ゲート絶縁膜上および耐水素保護膜上に、ゲート電極を夫々形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項６】
ＮチャネルＭＩＳトランジスタおよびＰチャネルＭＩＳトランジスタを有する相補型半導体装置であって、
前記ＮチャネルＭＩＳトランジスタが、第１のシリコン酸化膜とこの第１のシリコン酸化膜上に形成された第１の金属酸化膜と、この第１の金属酸化膜上に形成された第１のゲート電極とを有し、
前記ＰチャネルＭＩＳトランジスタが、第２のシリコン酸化膜と、この第２のシリコン酸化膜上に形成され前記第１の金属酸化膜と同材料の第２の金属酸化膜と、この第２の金属酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成された第２のゲート電極とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型の半導体装置とその製造方法に係わる。
【背景技術】
【０００２】
トランジスタの高性能化は、これまで素子を微細化することで実現されてきた。しかし、素子の物理サイズ縮小による性能向上は限界を迎え、新材料の適用が不可避な状況にある。
【０００３】
例えばゲート絶縁膜においては、従来使用されてきシリコン酸化膜やシリコンオキシナイトライド膜では、薄膜化によって基板/電極間の電子・ホールトンネル確率が増加し、リーク電流が増加する問題が顕在化してきた。このため、ＺｒＯ２，ＨｆＯ２，ＨｆＺｒＯ，ＨｆＳｉＯＮといった、誘電率の高い絶縁膜の開発が進められている。またゲート電極では、シリコン空乏層による容量を減らすため、これまで用いられたボロン/燐添加多結晶シリコン電極に替わって、金属電極の使用が検討されている。
【０００４】
しかしながら、半導体素子製造プロセスに適合可能な高耐熱性を有し、かつ、ボロン/燐添加多結晶シリコン膜のような、Siの価電子帯、伝導帯と同程度の実効仕事関数を示す金属材料の報告はない。さらに、ボロン/燐添加多結晶シリコン膜や、シリコンの価電子帯、伝導帯に近い実効仕事関数を有する金属膜であっても、ＨｆＯ２やＨｆＳｉＯＮといった高誘電率絶縁膜上に形成して高温熱処理を施すと、実効仕事関数がSiのミッドギャップに近い値に変化することが知られている（非特許文献１参照）。このような高温熱処理による電極実効仕事関数の変化は、シリコン酸化膜やシリコンオキシナイトライド膜上では顕在化しないため、高誘電率絶縁膜と、基板/電極との何らかの反応に起因していると考えられるが、その機構は明らかでなく、回避する方法は見出されていない。このように、ゲート電極の実効仕事関数がチャネルシリコンの仕事関数から外れると、トランジスタの閾値が増加して素子性能が劣化する。
【非特許文献１】B. Hun Lee, et al., materials today 9, p32 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、しきい値電圧の低いＮチャネルＭＩＳトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、ＮチャネルＭＩＳトランジスタの製造方法であって、基板に形成されたＰ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、基板を熱処理した状態で、水素ラジカルを含むガスにゲート絶縁膜を暴露する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする。
【０００７】
本発明の半導体装置は、ＮチャネルＭＩＳトランジスタおよびＰチャネルＭＩＳトランジスタを有する相補型半導体装置であって、ＮチャネルＭＩＳトランジスタが、第１のシリコン酸化膜とこの第１のシリコン酸化膜上に形成された第１の金属酸化膜と、この第１の金属酸化膜上に形成された第１のゲート電極とを有し、ＰチャネルＭＩＳトランジスタが、第２のシリコン酸化膜と、この第２のシリコン酸化膜上に形成され第１の金属酸化膜と同材料の第２の金属酸化膜と、この第２の金属酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成された第２のゲート電極とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、しきい値電圧の低いＮチャネルＭＩＳトランジスタを有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の各実施の形態について図面を参照しながら説明する。
【００１０】
なお、各実施形態においては、ＮＭＩＳＦＥＴやＣＭＩＳＦＥＴについて説明するが、ＣＭＩＳＦＥＴが集積されたメモリ、ロジック回路、及びこれらチップ上に積載されたシステムＬＳＩについても適用可能である。
【００１１】
また、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１２】
（概要および原理）
本発明の実施形態を説明する前に、図１を用いて、本発明の一実施形態の概要を説明する。
【００１３】
後述するように、本発明の一実施形態は、図１に示すようなＮチャネルＭＩＳＦＥＴを備えた半導体装置であり、半導体基板１上に、Ｐ型ウェル領域２、Ｎ型エクステンション層３、Ｎ型拡散層４、高誘電率絶縁膜（例えばＨｆＳｉＯＮ）６とシリコン酸化膜５とが上から順に積層されたゲート絶縁膜、ゲート電極（例えばＴａＣｘ）７、ゲート側壁８が形成されている。シリコン酸化膜５/高誘電率絶縁膜６界面のシリコン酸化膜５側に、シリコンのサブオキサイド層１４が形成されている。
【００１４】
従来のＮＭＩＳＦＥＴは、高誘電率絶縁膜６／シリコン酸化膜５の積層ゲート絶縁膜を形成した後、絶縁膜の改質を目的として、窒素などの不活性ガス、もしくは微量の酸素が添加された不活性ガス雰囲気で高温熱処理(ＰＤＡ：Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌ)を行い、その後ゲート電極７とゲート側壁８を形成、それらをマスクとしてＰ又はＡｓのイオン注入と活性化熱処理を行い、拡散層４を形成して作製する。
【００１５】
このようなゲート電極７形成後に拡散層４を形成する、所謂ゲートファースト工程で製造されたＮＭＩＳＦＥＴの電極実効仕事関数は、一般に、真空準位とシリコン伝導帯エネルギー準位とのエネルギー差(約４Ｖ)よりも大きな値を示す。例えば非特許文献２(ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ    Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２８，  Ｎｏ．３，  ｐｐ．２０１−２０３  （２００７）) では、ＴａＣｘの実効仕事関数が、ＨｆＯ２では約４．２８〜４．２９ｅＶ、ＨｆＳｉＯＮでは４．４６〜４．４８ｅＶであることが開示されている。
【００１６】
本実施形態によるＮＭＩＳＦＥＴの製造方法では、ゲート絶縁膜を形成後、基板を加熱した状態にて、水素ラジカルを含むガスにゲート絶縁膜を暴露し、その後電極を形成する。この水素ラジカル暴露処理を施すことにより、電極の実効仕事関数を低下させ、ＮＭＩＳＦＥＴの閾値を下げることが可能である。
【００１７】
例えば、Ｓｉ基板上にＨｆＯ２／ＳｉＯ２の積層膜を形成し、４００℃、１０分間の水素ラジカル暴露を施した後、ＴａＣｘ電極を形成したサンプルと、水素暴露処理を行わずにＴａＣｘ電極を形成したサンプルの実効仕事関数を評価すると、前者はシリコンのコンダクションバンドのエネルギー準位と真空準位とのエネルギー差に近い４．０〜４．１ｅＶを示し、後者は非特許文献２と同程度の４．２〜４．３ｅＶを示す。
【００１８】
水素ラジカル暴露処理による電極の実効仕事関数の低下は、電極の種類に依存せず観察される。また、ＮＭＩＳＦＥＴフラットバンド電圧の絶縁膜厚依存性から絶縁膜中の固定電荷を評価すると、水素ラジカル暴露処理の有無でほとんど差が見られない。これらの結果は、電極実効仕事関数の変化が、膜の固定電荷ではなく、ダイポールに起因していることを示唆する。
【００１９】
他方、ＨｆＯ２／ＳｉＯ２の積層膜を光電子Ｘ線分光法で評価すると、水素ラジカル暴露処理を施すことで、ＨｆＯ２膜は変化しないが、ＳｉＯ２膜はサブオキサイドの増加が見られる。この結果は、水素ラジカル暴露処理の際、ＨｆＯ２膜を拡散した水素ラジカルによりＳｉＯ２膜の還元が生じたことを意味する。
【００２０】
これは、水素ラジカルによるＳｉＯ２の還元が発熱反応であり、進行しやすいことに起因する（式１参照）。さらに、この発熱反応の２５℃でのエンタルピー変化は約―１１１ｋＪ／ｍｏｌである。一方、水素ラジカルによるＨｆＯ２の還元も発熱反応であるが（式２参照）、エンタルピー変化が２５℃で約―５３ｋＪ／ｍｏｌと小さく、ＳｉＯ２に比べると進みにくい。
【００２１】
（１／４）ＳｉＯ２＋Ｈ＊  →（１／４）Ｓｉ＋（１／２）Ｈ２Ｏ…（式１）
（１／４）ＨｆＯ２＋Ｈ＊  →（１／４）Ｈｆ＋（１／２）Ｈ２Ｏ…（式２）
このため、水素ラジカル暴露によって、ＨｆＯ２膜はあまり変化しないが、ＳｉＯ２膜は還元され、サブオキサイドが生成すると考えられる。
【００２２】
なお、水素ラジカルに代えて水素分子を用いた場合には、還元反応は吸熱反応となるため進行しがたい（式３、４参照）。
【００２３】
（１／２）ＳｉＯ２ ＋ H２ →（１／２）Ｓｉ＋Ｈ２Ｏ (ΔH=+213.6kJ/mol) …（式３）
（１／２）ＨｆＯ２ ＋ H２ →（１／２）Ｈｆ＋Ｈ２Ｏ (ΔH=+330.6kJ/mol) …（式４）
ＨｆＯ２／ＳｉＯ２積層膜におけるＳｉＯ２膜の還元反応は、雰囲気中の水素がＨｆＯ２膜を拡散することにより生じる。このため、ＨｆＯ２膜との界面近傍のＳｉＯ２膜から進行する。図２に示すように、ＨｆＯ２膜との界面近傍のＳｉＯ２膜の酸素が還元し、Ｓｉ−Ｓｉ結合を有するＳｉのサブオキサイドが生じる。これに伴い、ＨｆＯ２側の酸素原子へと電子の移動が起きる。ここで、Ｓｉ−Ｓｉ結合のＳｉ原子は、Ｓｉ−Ｏ結合のＳｉ原子に比べて多くの電子を有している。このため、Ｈｆ−（Ｏ−Ｓｉ）−Ｏ結合生成時に比べて、Ｈｆ−（Ｏ−Ｓｉ）−Ｓｉ結合生成時の方が（Ｏ−Ｓｉ）間の電子移動量が大きい。この結果、ＨｆＯ２／ＳｉＯ２積層膜の界面で大きなダイポール（ｄｉｐｏｌｅ）が生成し、ＭＩＳＦＥＴのフラットバンド電圧が負電圧側にシフトして、ゲート電極の実効仕事関数が低下すると考えられる。なお、反応生成したほとんどのＨ２Ｏは、雰囲気中へと外方拡散する。
【００２４】
上述したように、水素ラジカルによるＳｉＯ２の還元は発熱反応ではある。しかし、熱処理状態において行った方が、より反応が速やかであり、生産性に優れる。一方、酸素濃度の小さな還元性雰囲気において、薄膜ＳｉＯ２/Ｓｉ試料を約700℃以上に加熱すると、ＳｉＯ２によるＳｉの還元反応が進行してＳｉＯ２膜が分解する。Ｈｉｇｈ−Ｋ膜/ＳｉＯ２/Ｓｉ構造の試料であっても、同様の反応が生じ、界面ＳｉＯ２の薄膜化が進行して絶縁性が低下する恐れがある。従って、熱処理温度は700℃以下であることが好ましい。
【００２５】
なお、ここでは、金属酸化膜としてＨｆＯ２を例に挙げて説明を行った。しかしながら、上述した作用効果はＳｉＯ２のサブオキサイド化とそれに伴う金属酸化膜との界面のdipole生成に起因する。したがって、Ｓｉを含有したＨｆＳｉＯＮ等の金属窒化シリケートや、他種金属を用いたＨｆＺｒＯ、ＺｒＯ２などの金属酸化膜でもかまわない。また、ＬａＡｌＯ、ＬａＨｆＯなどの希土類金属酸化膜でもかまわない。
【００２６】
なお、水素ラジカル暴露処理で金属酸化膜／シリコン酸化膜界面にダイポールを形成した後、ゲート電極形成までの高誘電率絶縁膜表面の大気暴露は少ないことが好ましい。室温における高誘電率絶縁膜中の酸素の拡散速度は大きくないが、大気暴露時間が長いほど、高誘電率絶縁膜を通ってシリコン酸化膜に到達した大気中酸素や水分によりＳｉ−Ｓｉの酸化が生じ、ダイポールの量が減少するためである。
【００２７】
このように、ダイポールの起源である、高誘電率絶縁膜近傍のＳｉ−Ｓｉは、高誘電率絶縁膜を拡散、到達した酸素による酸化反応で消失する。このため、ＰチャネルＭＩＳＦＥＴのように、電極の実効仕事関数の低下が不要な領域のゲート絶縁膜が水素ラジカル暴露を受けた場合、酸素雰囲気下における熱処理を施すことで、その影響を無くすことができる。
【００２８】
（第１の実施形態）
第１の実施形態によるＣＭＩＳＦＥＴの製造方法について、図３〜図６を用いて説明する。
【００２９】
まず、半導体基板（ウェハ）１に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層９によって分離されたＰ型ウェル領域２とＮ型ウェル領域１０を形成する。その後、半導体基板１全面にシリコン酸化膜１１、ＨｆＯ２膜１２を形成し、図３の構造を得る。
【００３０】
次に、ＨｆＯ２膜１２上にＣＶＤ（Chemical Vapor Deposition）法を用いてＴｉＮ膜１３をウエハ全面に形成、通常のリソグラフィーと過酸化水素水を用いたウェットエッチングによりＰ型ウェル領域２上のＴｉＮ膜を除去し、図４の構造を得る。
【００３１】
その後、ウェハを熱処理炉に入れて５５０℃まで加熱する。熱処理炉に水素ガスを導入し、炉内圧力を約１０Ｐａに保ちながら、炉外にある水素ガスの石英製放電管に高周波を印加して放電させ、生じた水素ラジカルを炉内に導入して３０分間保持する。この処理により、ＴｉＮ膜１３で被覆されていない、Ｐ型ウェル領域２上のＨｆＯ２膜１２の内部に水素ラジカルが拡散、シリコン酸化膜１１を還元してシリコンサブオキサイド層１４を形成し、図５の構造を得る。なお、ＨｆＯ２膜１２がＴｉＮ膜１３で被覆されているＮ型ウェル領域１０上では水素ラジカルがシリコン酸化膜１１まで到達できず、ＳｉＯ２膜１１の還元反応も起こらない。
【００３２】
この後、過酸化水素水を用いてＴｉＮ膜１３を除去した後、ゲート電極７としてＷ膜を堆積し、ＳｉＮハードマスクを用いたドライエッチングによってゲート電極７を加工し、Ａｓ或いはＢのイオン注入と高温スパイクアニールを用いてＮ型エクステンション層３及びＰ型エクステンション層１５を形成する。その後、通常の製造工程で、サイドウォール８、Ｎ型拡散層４及びＰ型拡散層１６、層間絶縁膜１７の堆積とＣＭＰ（Chemical Mechanical Polishing）による表面平坦化を経て、図６に示す構造を形成する。
【００３３】
図６に示したＣＭＩＳＦＥＴのゲート電極の実効仕事関数を評価したところ、ＰＭＩＳＦＥＴでは約４．６ｅＶ，  ＮＭＩＳＦＥＴで約３．９ｅＶの値が得られた。前者はゲート電極７として用いたＷの真空仕事関数にほぼ等しい。ＮＭＩＳＦＥＴにおいても、ゲート電極７にＷを使用したにも関わらず、低い実効仕事関数が得られた原因は、水素ラジカル暴露処理でＨｆＯ２／ＳｉＯ２界面に形成されたダイポールに依ると考えられる。なお、実効仕事関数の評価は、ＨｆＯ２膜１２の膜厚を変化させた複数の試料により行っており、膜内の固定電荷の影響は排除されている。
【００３４】
なお、ここでは、水素ラジカル曝露保護膜としてTiN、これを剥離する際の溶剤として過酸化水素水を用いた。この組み合わせは下地へのダメージを少なく水素ラジカル曝露保護膜を剥離できる点で好ましい。しかしながら無論それに限られるものではなく、その他水素ラジカル曝露保護膜として、（１）Ti, W, Moの単体膜、化合物膜(炭化物、窒化物、アルミニウム合金)、（２）アルミニウム膜、酸化アルミニウム膜が挙げられる。（１）の剥離溶剤として、過酸化水素水やアルカリ性液(アンモニウム水やテトラヒドロアンモニウム液等)、（２）の剥離溶剤として、酸性の薬液(塩酸や硫酸、過酸化水素水)やアルカリ性液が挙げられる。また、水素ラジカル曝露保護膜の膜厚は、1nmから10nm程度が適当である。
【００３５】
（第２の実施形態）
第２の実施形態によるＣＭＩＳＦＥＴの製造方法について、図７〜図１０を用いて説明する。なお、第１の実施形態と重複する記載は適宜割愛する。
【００３６】
まず、半導体基板（ウェハ）１に、ＳＴＩ構造の素子分離層９によって分離されたＰ型ウェル領域２とＮ型ウェル領域１０を形成する。その後、半導体基板１全面にシリコン酸化膜１１、ＨｆＺｒＯ膜１８を形成し、図７の構造を得る。
【００３７】
その後、ウェハを熱処理炉に入れて５５０℃まで加熱する。熱処理炉に水素ガスを導入し、炉内圧力を約１０Ｐａに保ちながら、炉外にある水素ガスの石英製放電管に高周波を印加して放電させ、生じた水素ラジカルを炉内に導入して３０分間保持する。この処理により、ＨｆＺｒＯ膜１８の内部に水素ラジカルが拡散、シリコン酸化膜１１と反応してシリコンサブオキサイド層１４を形成し、図８の構造を得る。
【００３８】
次に、ＨｆＺｒＯ膜１８上にＣＶＤ法を用いてＴｉＮ膜１３をウェハ全面に形成、通常のリソグラフィーと過酸化水素水を用いたウェットエッチングによりＮ型ウェル領域１０上のＴｉＮ膜を除去する。
【００３９】
次に、半導体基板１を熱処理炉に入れ、酸素含有雰囲気中で４００℃、３０分の熱処理を施す。この処理により、ＴｉＮ膜１３で被覆されていない、Ｎ型ウェル領域１０上のＨｆＺｒＯ膜１８内に酸素が拡散し、シリコンサブオキサイド層１４が酸化されてＳｉＯ２に変化し、図９の構造が得られる。
【００４０】
この後、過酸化水素水を用いてＴｉＮ膜１３を除去した後、ゲート電極７としてＷ膜を堆積し、ＳｉＮハードマスクを用いたドライエッチングによってゲート電極７を加工し、Ａｓ或いはＢのイオン注入と高温スパイクアニールを用いてＮ型エクステンション層３及びＰ型エクステンション層１５を形成する。その後、通常の製造工程で、サイドウォール８、Ｎ型拡散層４及びＰ型拡散層１６、層間絶縁膜１７の堆積とＣＭＰによる表面平坦化を経て、図１０に示す構造を形成する。
【００４１】
図１０に示したＣＭＩＳＦＥＴのゲート電極の実効仕事関数を評価したところ、ＰＭＩＳＦＥＴでは約４．６ｅＶ，  ＮＭＩＳＦＥＴで約４ｅＶの値が得られた。前者はゲート電極７として用いたＷの真空仕事関数にほぼ等しい。ＮＭＩＳＦＥＴにおいても、ゲート電極７にＷを使用したにも関わらず、低い実効仕事関数が得られた原因は、水素ラジカル暴露処理でＨｆＯ２／ＳｉＯ２界面に形成されたダイポールに依ると考えられる。なお、実効仕事関数の評価は、ＨｆＯ２膜１２の膜厚を変化させた複数の試料により行っており、膜内の固定電荷の影響は排除されている。
【００４２】
なお、第２の実施形態では、耐酸素保護膜としてＴｉＮ膜１３を用いたが、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ等の膜も、酸素拡散バリア性があり、また過酸化水素水で溶解するため、ＴｉＮ膜と同様に適用することができる。
【００４３】
（第３の実施形態）
第３の実施形態によるＣＭＩＳＦＥＴの製造方法について、図１１〜図１４を用いて説明する。なお、第１の実施形態と重複する記載は適宜割愛する。
【００４４】
まず、半導体基板１に、ＳＴＩ構造の素子分離層９によって分離されたＰ型ウェル領域２とＮ型ウェル領域１０を形成する。その後、ウェハ全面にシリコン酸化膜１１、ＨｆＯ２膜１２を形成し、図１１の構造を得る。
【００４５】
次に、ＨｆＯ２膜１２上にＣＶＤでＳｉＮ膜１９をウェハ全面に形成する。通常のリソグラフィーとリン酸を用いたウェットエッチングにより、Ｐ型ウェル領域２上のＳｉＮ膜１９を除去し、図１２の構造を得る。
【００４６】
その後、ウェハを熱処理炉に入れて５５０℃まで加熱する。熱処理炉に水素ガスを導入し、炉内圧力を約１０Ｐａに保ちながら、炉外にある水素ガスの石英製放電管に高周波を印加して放電させ、生じた水素ラジカルを炉内に導入して３０分間保持する。この処理により、ＴｉＮ膜１３で被覆されていない、Ｐ型ウェル領域２上のＨｆＯ２膜１２の内部に水素ラジカルが拡散する。この水素ラジカルはシリコン酸化膜１１を還元して、ＨｆＯ２膜１２とシリコン酸化膜１１との界面にシリコンサブオキサイド層１４を形成し、図１３の構造を得る。なお、ＨｆＯ２膜１２がＳｉＮ膜１９で被覆されているＮ型ウェル領域１０上では、水素ラジカルがシリコン酸化膜１１まで到達できず、ＳｉＯ２膜１１の還元反応も起こらない。
【００４７】
この後、ゲート電極７としてＷ膜を堆積し、ＳｉＮハードマスクを用いたドライエッチングによってゲート電極７を加工し、Ａｓ或いはＢのイオン注入と高温スパイクアニールを用いてＮ型エクステンション層３及びＰ型エクステンション層１５を形成する。その後、通常の製造工程で、サイドウォール８、Ｎ型拡散層４及びＰ型拡散層１６、層間絶縁膜１７の堆積とＣＭＰによる表面平坦化を経て、図１４に示す構造を形成する。
【００４８】
図１４に示したＣＭＩＳＦＥＴのゲート電極の実効仕事関数を評価したところ、ＰＭＩＳＦＥＴでは約４．６ｅＶ、ＮＭＩＳＦＥＴで約３．９ｅＶの値が得られた。前者はゲート電極７として用いたＷの真空仕事関数にほぼ等しい。ＮＭＩＳＦＥＴにおいても、ゲート電極７にＷを使用したにも関わらず、低い実効仕事関数が得られた原因は、水素ラジカル暴露処理でＨｆＯ２／ＳｉＯ２界面に形成されたダイポールに依ると考えられる。なお、実効仕事関数の評価は、ＨｆＯ２膜１２の膜厚を変化させた複数の試料により行っており、膜内の固定電荷の影響は排除されている。
【００４９】
第３の実施形態では、水素ラジカル曝露保護膜として用いたＳｉＮ膜１９を除去せず、そのままゲート絶縁膜として活用することが特徴である。水素ラジカル曝露保護膜の除去工程を経ないため、下地となるＨｆＯ２膜１２へのダメージを弱めることができる。なお、上述したように、水素ラジカル曝露保護膜の膜厚は数ｎｍなので、充分ゲート絶縁膜として活用できる。
【００５０】
ゲート絶縁膜として活用しうる水素ラジカル曝露保護膜としては、その他に酸化アルミニウム膜が挙げられる。また、Ti, W, Moの単体膜、化合物膜(炭化物、窒化物、アルミニウム合金)などの金属的な性質を持つ膜を水素ラジカル曝露保護膜として用い、そのままＰＭＩＳＦＥＴ用のゲート電極として活用してもよい。
【００５１】
第１〜第３の実施形態では、Ｐ型ＭＩＳＦＥＴ用の電極としてＷを用いたが、他の仕事関数の大きな金属膜（ＷＮ，ＭｏＮ，Ｒｕ，ＲｕＯｘ，Ｉｒ，ＩｒＯｘ，Ｐｔ）を使用してもかまわない。さらに、第１〜第３の実施形態では平面型トランジスタについて説明したが、ＦＩＮＦＥＴのように立体トランジスタに適用しても良い。その他、本発明の範囲内にて、種々変形して適用できる。また、第１〜第３の実施形態ではソース／ドレイン領域として不純物拡散層を用いた場合について説明したが、無論、金属電極を用いたショットキーソース／ドレインでもかまわない。
【００５２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００５３】
【図１】概要説明に係るＮＭＩＳＦＥＴの断面模式図
【図２】ＨｆＯ２膜/ＳｉＯ２膜の界面近傍における原子の挙動を示す模式図
【図３】第１の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図４】第１の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図５】第１の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図６】第１の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図７】第２の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図８】第２の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図９】第２の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図１０】第２の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図１１】第３の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図１２】第３の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図１３】第３の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【図１４】第３の実施形態によるＣＭＩＳＦＥＴの製造工程の一例を示す断面模式図
【符号の説明】
【００５４】
１  半導体基板
２  Ｐ型ウェル領域
３  Ｎ型エクステンション領域
４  Ｎ型拡散層
５  シリコン酸化膜
６  高誘電率絶縁膜（ＨｆＯ２）
７  ゲート電極
８  ゲート側壁
９  素子分離
１０  Ｎ型ウェル領域
１１  シリコン酸化膜
１２  高誘電率絶縁膜（ＨｆＯ２）
１３  ＴｉＮ膜
１４  シリコンサブオキサイド層
１５  Ｐ型エクステンション層
１６  Ｐ型拡散層
１７  層間絶縁膜
１８  高誘電率絶縁膜  （ＨｆＺｒＯ）
１９  ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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