(57)【要約】【課題】高速化と高集積化を両立し、かつ、高品質な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板の表面に平行に設けた複数の溝と交差する方向に設けた選択ゲート電極とメモリゲート電極のうち、一方を先に形成し、他方を先に形成したゲート電極の側壁に形成し、上記選択ゲート電極とメモリゲート電極を挟んで溝の間の突出部分にソースドレイン領域を設けたＦＩＮＦＥＴ構造のスプリットゲート型不揮発性半導体記憶装置において、選択ゲート電極表面とメモリゲート電極表面との高さの差（Ｈ２とＨ３との差）を溝の底面に設けた絶縁層表面とソースドレイン領域表面の高さの差Ｈ１以上設ける。【選択図】図３
2010182751.tif 000002
【特許請求の範囲】
【請求項１】
表面に複数の溝が平行に設けられた半導体基板と、
前記複数の溝の底面にそれぞれ設けられた絶縁層と、
前記複数の溝の側壁を含む前記半導体基板の表面に第一ゲート絶縁膜を介して前記複数の溝と交差する方向に設けられた選択ゲート電極と、
前記複数の溝の側壁を含む前記半導体基板の表面に電荷蓄積層を含む積層膜で構成された第二ゲート絶縁膜を介して設けられたメモリゲート電極であって、前記複数の溝と交差する方向に前記選択ゲート電極と絶縁膜を介して隣接して設けられたメモリゲート電極と、
前記複数の溝の間の前記半導体基板の表面に前記選択ゲート電極及びメモリゲート電極を挟んで、設けられたソースドレイン領域と、
を含み、
前記選択ゲート電極表面と前記メモリゲート電極表面との高さの差が、前記溝の底面に設けられた前記絶縁層表面とソースドレイン領域表面の高さとの差以上あることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリゲート電極表面の高さより前記選択ゲート電極表面の高さが高く、前記メモリゲート電極が前記選択ゲート電極の側壁に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択ゲート電極表面の高さより前記メモリゲート電極表面の高さが高く、前記選択ゲート電極が前記メモリゲート電極の側壁に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記選択ゲート電極の上部にはダミー層が設けられており前記選択ゲート電極表面の高さが前記ダミー層まで含めた表面の高さであり、前記メモリゲート電極が、前記ダミー層まで含めた前記選択ゲート電極の側壁に形成されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリゲート電極は、前記選択ゲート電極を挟んで、前記選択ゲート電極と前記絶縁膜を介して隣接して両側に設けられた第一メモリゲート電極と第二メモリゲート電極とを含み、
前記ソースドレイン領域が、前記第一メモリゲート電極、選択ゲート電極、第二メモリゲート電極を挟んでそれぞれ第一メモリゲート電極と第二メモリゲート電極の選択ゲート電極に接していない側に設けられていることを特徴とする請求項２又は４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリゲート電極を第一メモリゲート電極としたとき、前記選択ゲート電極を挟んだ反対側に第二メモリゲート電極が設けられ、
前記第二メモリゲート電極が、前記複数の溝の側壁を含む前記半導体基板の表面に前記第二ゲート絶縁膜を介して設けられ、前記複数の溝と交差する方向に前記選択ゲート電極と絶縁膜を介して隣接して設けられたメモリゲート電極であって、
前記ソースドレイン領域が、前記選択ゲート電極を中央として、前記第一メモリゲート電極と第二メモリゲート電極とを挟んだ両側に設けられていることを特徴とする請求項２又は４記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリゲート電極の上部にはダミー層が設けられており前記メモリゲート電極表面の高さが前記ダミー層まで含めた表面の高さであり、前記選択ゲート電極が、前記ダミー層まで含めた前記メモリゲート電極の側壁に形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項８】
前記ダミー層がシリコン窒化膜で形成されていることを特徴とする請求項４又は７記載の不揮発性半導体記憶装置。
【請求項９】
前記半導体基板の表面を覆う層間絶縁膜を介して前記メモリゲート電極及び選択ゲート電極より上層に金属配線が設けられ、前記ソースドレイン領域は前記層間絶縁膜に設けられたコンタクトを介して前記金属配線に接続されていることを特徴とする請求項１乃至８いずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板の表面に複数の溝を平行に形成する工程と、
前記複数の溝の底面にそれぞれ絶縁層を形成する工程と、
前記溝と交差する方向に延在する第一ゲート電極を前記溝の側壁を含む前記半導体基板の上にゲート絶縁膜を介して形成する工程と、
前記半導体基板の表面と前記溝に設けられた絶縁層と前記第一ゲート電極の表面とを覆う第一絶縁膜を形成する工程と、
前記第一絶縁膜を覆う導電層を形成し、エッチバックにより前記第一ゲート電極の側壁を除いて前記導電層を除去し、前記第一ゲート電極の側壁に第二ゲート電極を形成する工程と、
前記溝の側壁のうち前記絶縁層が形成されていない部分を含む前記半導体基板の表面に前記第一ゲート電極及び第二ゲート電極を挟んで、メモリセルのソースドレインとなる高濃度領域を形成する工程と、
を含む不揮発性半導体記憶装置の製造方法であって、
前記第一ゲート電極を形成する工程において形成する第一ゲート電極表面の前記半導体基板表面からの高さを前記第二ゲート電極をエッチバックにより形成する工程において、前記エッチバックにより前記溝の側壁の前記導電層が完全に除去できるように高く形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記複数の溝の底面に絶縁層を形成する工程において形成された絶縁層の表面から前記半導体基板の表面までの高さをＨ１、
前記第一ゲート電極を形成する工程において形成する第一ゲート電極表面の前記半導体基板表面からの高さをＨ２、
前記第二ゲート電極を形成する工程において形成すべき第二ゲート電極表面の前記半導体基板の表面からの高さをＨ３としたときに、
前記第一ゲート電極を形成する工程において、
Ｈ２≧Ｈ１＋Ｈ３
を満たすように、第一ゲート電極を形成することを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第一ゲート電極が前記メモリセルの選択ゲート電極であり、前記第二ゲート電極が前記メモリセルのメモリゲート電極であって、
前記第一絶縁膜を形成する工程が、電荷蓄積層となる層を含む積層膜を形成する工程である事を特徴とする請求項１０又は１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第一ゲート電極が前記メモリセルのメモリゲート電極であり、前記第二ゲート電極が前記メモリセルの選択ゲート電極であって、
前記第一ゲート電極を形成する前に、前記ゲート絶縁膜を電荷蓄積層となる層を含む積層膜として形成する工程をさらに含むことを特徴とする請求項１０又は１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第一ゲート電極を形成する工程において、ゲート電極となる導電層の上にダミー層を形成する工程を含み、
前記第一ゲート電極を形成する工程において形成する第一ゲート電極表面の前記半導体基板表面からの高さが、前記ダミー層まで含めた第一ゲート電極表面の高さであることを特徴とする請求項１０乃至１３いずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第二ゲート電極を形成する工程の後で、前記ダミー層を除去する工程をさらに含むことを特徴とする請求項１４記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記複数の溝の底面にそれぞれ絶縁層を形成する工程が、前記溝を前記絶縁層により完全に埋めて素子分離領域を形成する工程と、
前記溝の底面を残して、溝の上層部から前記絶縁層を除去し、前記溝の上層部の側面の半導体基板を露出させるようにする工程と、を含むことを特徴とする請求項１０乃至１５いずれか１項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。特に、ＦＩＮＦＥＴ構造でスプリットゲート型の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリを初めとする不揮発性半導体記憶装置は高密度化、高速化の技術の進歩には目覚しいものがある。特に、大容量のフラッシュメモリは、ハードディスクに代わって用いられてようになってきている。また、不揮発性半導体記憶装置は、単体で用いられるだけではなく、フラッシュメモリ内蔵マイコンなど、システムＬＳＩの一部にも組み込まれて広く用いられるにようになってきている。
【０００３】
特許文献１には、素子の縮小化を目的としたＦＩＮＦＥＴ（Ｆｉｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造でスプリットゲート型の不揮発性半導体記憶装置が記載されている。図５２（ａ）は、特許文献１の図２５Ａに記載されている図面で、メモリセルの電流が流れる方向の断面図である。また、図５２（ｂ）、（ｃ）はそれぞれ特許文献１の図２５Ｂ、図２５Ｃに記載されている図面で、メモリセルの選択ゲート５００及びメモリセルゲート５５０の位置でそれぞれ（ａ）とは垂直な方向の断面図である。また、図５２（ｄ）、（ｅ）は、特許文献１のそれぞれ図２９、図３２に記載されているそれぞれ別なレイアウトパターンを示す平面図である。図５２（ａ）に示すように、スプリットゲート型のメモリセルゲート５５０を選択ゲート５００の側壁に自己整合的に形成することにより、選択ゲートとメモリゲートを密着して小面積で形成している。さらに図５２（ｂ）、（ｃ）に示すように、チャンネル領域の半導体基板１００を選択ゲート５００、メモリゲート５５０に突出させ、半導体基板の上面だけではなく、突出させた側壁もチャンネル領域として用いるＦＩＮＦＥＴ構造とすることで、狭い幅でオン電流を確保するようにしている。
【０００４】
このメモリセルは、メモリゲート５５０と選択ゲート５００、ドレイン３１０に正電圧を印加したときに、電荷蓄積層９５０内の電荷の有無によって、ソース２１０とドレイン３１０間を流れる電流を制御することでメモリ動作する。また、図５２（ｂ）、（ｃ）のチャンネル領域が突出する構造は、メモリセル領域のＳＴＩ（Shallow Trench Isolation）を掘って、メモリゲート５５０と選択ゲート５００を埋め込むことで実現している。
【０００５】
また、図５２（ｄ）の平面図では、選択ゲート形成後にメモリゲートを形成するため、ＳＴＩ中の拡散層の側壁に、メモリゲートのポリシリが残ったとしても、隣接するメモリゲートとショート不良が発生しないようにするため、ＳＴＩを島上に形成してソース２１０を共通ソース線として縦方向に走らせることで、ＳＴＩ上の拡散層側壁に形成されたメモリゲートポリシリコンの加工残り（残渣）１５５５が、隣接するメモリゲートとショートすることを防いでいる。
【０００６】
また、特許文献１には、別な実施例として図５２（ｅ）に示すように、加工残りとなるポリシリコン１５５５を積極的に利用して隣接するメモリゲートを最初からショートさせて用いるアレイも提案されている。この場合、ショートしたメモリゲートを個別に制御することはできない。
【０００７】
次に、この特許文献１記載の不揮発性半導体記憶装置の動作について説明する。書き込み時にはソースに正電圧（例えば４．５Ｖ）と、メモリゲートに正電圧（例えば５．５Ｖ）印加し、選択ゲートにはメモリゲートより低い正電圧を印加し、ドレインを接地する。この時ドレインからソースへ流れる電子の一部がメモリゲートの下部のチャネルで加速され、一部がメモリゲート下のＯＮＯ膜に注入されることで書込が行われる。
【０００８】
消去時はソースに正電圧（例えば４．５Ｖ）、メモリゲートに負電圧（例えば−３．０Ｖ）を印加する。この時、メモリゲート下のソース内でバンド間トンネルによる電子正孔対を発生し、この正孔の一部がソースの電界で加速してＯＮＯ膜に注入されることで消去が行われる。消去時に選択ゲートに与える電圧は０Ｖ又は負電圧（０〜−３Ｖ程度）でよい。
【０００９】
読み出し時にはソースを接地し、メモリゲートに正電圧（例えば２Ｖ）、選択ゲートに正電圧（例えば２Ｖ）、ドレインに正電圧（例えば１Ｖ）を印加しドレイン−ソース間を流れる電流を検出する。この時、ＯＮＯ膜中に電子がトラップされている状態（書込
状態）では電流は小さく、正孔がトラップされている又は殆ど電荷がトラップされていない状態（消去状態）では電流が大きくなることを利用して情報を読み出す。また、読み出し時の電子の流れは書込時と逆方向になり、ディスターブによる誤書込を防いでいる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下の分析は本発明において与えられる。特許文献１のように、スプリットゲート型の不揮発性半導体記憶装置において、ＦＩＮＦＥＴ型の構造を取ることは、高速で高密度の不揮発性半導体記憶装置を実現するために有効である。しかし、特許文献１には、以下の課題が残されている。
【００１２】
すなわち、図５２（ｄ）では、素子分離を島状に形成し、メモリゲートとなるポリシリコンの残渣が素子分離の島の内部で閉じる様にして、隣接するメモリゲートとのショートを防いでいる。この場合、メモリセル特性のばらつきを抑えるために、素子分離端と拡散層上のメモリゲート端との距離を十分確保する必要があるため、セルサイズが大きくなる。
【００１３】
また、この様なレイアウトとしてとしても、メモリゲートのポリシリコンの残渣と、隣接する拡散層とが同時にシリサイド化されるため、その間でショートやリークは発生する可能性が大きくなる。特に、メモリゲートと拡散層間の最大電圧（消去時）はメモリゲートと選択ゲートの間の最大電圧（書込時）より大きくなるため、書き換えによる劣化が問題となる。特に、車載用のフラッシュ内蔵マイコンなど高信頼性の要求される用途では問題となる。
【００１４】
さらに、図５２（ｅ）のように、隣接メモリゲートを積極的にショート（接続）して使用する構成とすることも可能であるが、書込時に非選択のセルに不要な電圧が掛かるため、その影響による誤書込が問題になることや、上記のメモリゲートのポリシリ残渣による、書き換えによる劣化の問題が解決できない。
【００１５】
高速化と高集積化を両立し、車載用のフラッシュメモリ内蔵マイコンのような高信頼性が要求される用途にも使用可能な不揮発性半導体記憶装置が望まれている。
【課題を解決するための手段】
【００１６】
本発明の１つの側面による不揮発性半導体記憶装置は、表面に複数の溝が平行に設けられた半導体基板と、前記複数の溝の底面にそれぞれ設けられた絶縁層と、前記複数の溝の側壁を含む前記半導体基板の表面に第一ゲート絶縁膜を介して前記複数の溝と交差する方向に設けられた選択ゲート電極と、前記複数の溝の側壁を含む前記半導体基板の表面に電荷蓄積層を含む積層膜で構成された第二ゲート絶縁膜を介して設けられたメモリゲート電極であって、前記複数の溝と交差する方向に前記選択ゲート電極と絶縁膜を介して隣接して設けられたメモリゲート電極と、前記複数の溝の間の前記半導体基板の表面に前記選択ゲート電極及びメモリゲート電極を挟んで、設けられたソースドレイン領域と、を含み、前記選択ゲート電極表面と前記メモリゲート電極表面との高さの差が、前記溝の底面に設けられた前記絶縁層表面とソースドレイン領域表面の高さとの差以上ある。
【００１７】
また、本発明の他の側面による不揮発性半導体記憶装置の製造方法は、半導体基板の表面に複数の溝を平行に形成する工程と、前記複数の溝の底面にそれぞれ絶縁層を形成する工程と、前記溝と交差する方向に延在する第一ゲート電極を前記溝の側壁を含む前記半導体基板の上にゲート絶縁膜を介して形成する工程と、前記半導体基板の表面と前記溝に設けられた絶縁層と前記第一ゲート電極の表面とを覆う第一絶縁膜を形成する工程と、前記第一絶縁膜を覆う導電層を形成し、エッチバックにより前記第一ゲート電極の側壁を除いて前記導電層を除去し、前記第一ゲート電極の側壁に第二ゲート電極を形成する工程と、前記溝の側壁のうち前記絶縁層が形成されていない部分を含む前記半導体基板の表面に前記第一ゲート電極及び第二ゲート電極を挟んで、メモリセルのソースドレインとなる高濃度領域を形成する工程と、を含む不揮発性半導体記憶装置の製造方法であって、前記第一ゲート電極を形成する工程において形成する第一ゲート電極表面の前記半導体基板表面からの高さを前記第二ゲート電極をエッチバックにより形成する工程において、前記エッチバックにより前記溝の側壁の前記導電層が完全に除去できるように高く形成する。
【発明の効果】
【００１８】
本発明によれば、第一ゲート電極の高さを高く形成することにより、半導体基板表面に設けられた溝の側壁に残渣が残ることを防ぎ、高速化と高集積化を両立し、かつ、高信頼性が要求される用途にも使用可能な不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【００１９】
【図１】（ａ）は本発明の一実施例による不揮発性半導体記憶装置のＢ−Ｂ’断面図、（ｂ）はその平面図である。
【図２】（ａ）は本発明の一実施例による不揮発性半導体記憶装置のＡ−Ａ’断面図、（ｂ）はそのＣ−Ｃ’断面図、（ｃ）はそのＤ-Ｄ’断面図である。
【図３】本発明の一実施例による不揮発性半導体記憶装置における半導体基板表面とゲート電極表面の高さの関係を示す図面である。
【図４】（ａ）は本発明の別な実施例による不揮発性半導体記憶装置のＢ−Ｂ’断面図、（ｂ）はその平面図である。
【図５】（ａ）は本発明の別な実施例による不揮発性半導体記憶装置のＡ−Ａ’断面図、（ｂ）はそのＣ−Ｃ’断面図、（ｃ）はそのＤ-Ｄ’断面図である。
【図６】本発明の別な実施例による不揮発性半導体記憶装置における半導体基板表面とゲート電極表面の高さの関係を示す図面である。
【図７】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、一製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ-Ｃ’断面図である。
【図８】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図７に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図９】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図８に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１０】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図９に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１１】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１０に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１２】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１１に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１３】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１２に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１４】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１３に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１５】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１４に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１６】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１５に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１７】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１６に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１８】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１７に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図１９】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１８に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２０】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図１９に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２１】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図２０に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２２】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図２１に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２３】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施例による不揮発性半導体記憶装置の製造方法において、図２２に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２４】本発明の一実施例による不揮発性半導体記憶装置の製造方法における半導体基板表面とゲート電極表面の高さの関係を示す図面である。
【図２５】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、一製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２６】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図２５に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２７】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図２６に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２８】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図２７に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図２９】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図２８に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３０】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図２９に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３１】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３０に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３２】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３１に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３３】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３２に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３４】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３３に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３５】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３４に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３６】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３５に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３７】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３６に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３８】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３７に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図３９】（ａ）乃至（ｃ）はそれぞれ、本発明の別な実施例による不揮発性半導体記憶装置の製造方法において、図３８に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４０】本発明の別な実施例による不揮発性半導体記憶装置の製造方法における半導体基板表面とゲート電極表面の高さの関係を示す図面である。
【図４１】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、一製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４２】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、図３９に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４３】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、図４０に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４４】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、図４１に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４５】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、図４２に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４６】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、図４３に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４７】（ａ）乃至（ｃ）はそれぞれ、本発明のさらに別な実施例による不揮発性半導体記憶装置の製造方法において、図４４に続く製造工程におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【図４８】（ａ）は本発明のさらに別な実施例による製造方法によって製造された不揮発性半導体記憶装置のＢ−Ｂ’断面図、（ｂ）はその平面図である。
【図４９】（ａ）は本発明のさらに別な実施例による製造方法によって製造された不揮発性半導体記憶装置のＡ−Ａ’断面図、（ｂ）はそのＣ−Ｃ’断面図、（ｃ）はそのＤ-Ｄ’断面図である。
【図５０】（ａ）は、本発明のさらに別な実施例による半導体記憶装置のＡ−Ａ’断面図、（ｂ）はそのＢ−Ｂ’断面図、（ｃ）はそのＤ−Ｄ’断面図である。
【図５１】（ａ）は、本発明のまた別な実施例による半導体記憶装置のＢ−Ｂ’断面図、（ｂ）はそのＣ−Ｃ’断面図、（ｃ）はその平面図である。
【図５２】（ａ）乃至（ｅ）は特許文献１に記載の従来の不揮発性半導体記憶装置の断面図及び平面図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００２１】
本発明の一実施形態の不揮発性半導体記憶装置は、例えば、図１、図４、図５１に示すように、表面に複数の溝１８が平行に設けられた半導体基板１（図１（ｂ）、図４（ｂ）、図５１（ｃ）参照）と、複数の溝１８の底面にそれぞれ設けられた絶縁層２と、複数の溝１８の側壁を含む半導体基板１の表面に第一ゲート絶縁膜３３を介して複数の溝１８と交差する方向に設けられた選択ゲート電極３４と、複数の溝１８の側壁を含む半導体基板１の表面に電荷蓄積層を含む積層膜で構成された第二ゲート絶縁膜３５を介して設けられたメモリゲート電極３６であって、複数の溝１８と交差する方向に選択ゲート電極３４と絶縁膜を介して隣接して設けられたメモリゲート電極３６と、複数の溝１８の間の半導体基板１の表面に前記選択ゲート電極及びメモリゲート電極を挟んで、設けられたソースドレイン領域１１と、を含み、選択ゲート電極表面とメモリゲート電極表面との高さの差（図３、図６のＨ２とＨ３との差）が、溝の底面に設けられた絶縁層表面とソースドレイン領域表面の高さとの差Ｈ１以上ある。上記構成によれば、選択ゲート電極表面とメモリゲート電極表面との高さの差（図３、図６のＨ２とＨ３との差）が、絶縁層表面とソースドレイン領域表面の高さとの差Ｈ１以上あるので、第一ゲート電極の側壁に第二ゲート電極をエッチバックにより形成する際、残渣を残さず溝１８内のポリシリコンを除去することができる。また、選択ゲート電極表面とメモリゲート電極表面との高さの差が十分に得られるので、選択ゲート電極とメモリゲート電極表面とをシリサイド化しても両者がショートする恐れは少ない。
【００２２】
また、本発明の一実施形態の不揮発性半導体記憶装置は、例えば、図１（ａ）、図４（ａ）、図５１（ａ）に示すように、メモリゲート電極３６表面の高さより選択ゲート電極３４表面の高さが高く、メモリゲート電極３６が選択ゲート電極３４の側壁に形成されている。
【００２３】
さらに、本発明の一実施形態の不揮発性半導体記憶装置は、例えば、図５０に示すように、選択ゲート電極３４表面の高さよりメモリゲート電極３６表面の高さが高く、選択ゲート電極３４がメモリセルゲート電極３６の側壁に形成されている。
【００２４】
また、本発明の一実施形態の不揮発性半導体記憶装置は、例えば、図４に示すように、選択ゲート電極３４の上部にはダミー層（２１＋２２）が設けられており選択ゲート電極（３４＋２１＋２２）表面の高さがダミー層まで含めた表面の高さであり、メモリゲート電極３６が、ダミー層まで含めた選択ゲート電極（３４＋２１＋２２）の側壁に形成されている。すなわち、メモリゲート電極を選択ゲート電極の側壁に形成する場合は、メモリゲート本体の高さが低い場合であって、上部に設けたダミー層がメモリゲート電極を側壁に形成する際に、構造的にメモリゲート電極として機能する。従って、メモリゲート電極形成時に、半導体基板に設けた溝（ＳＴＩ）の側壁には、残渣が残らないようにすることができる。
【００２５】
また、本発明の一実施形態の不揮発性半導体記憶装置は、例えば、図５１に示すように、メモリゲート電極３６は、選択ゲート電極３４を挟んで、選択ゲート電極３４と絶縁膜５を介して隣接して両側に設けられた第一メモリゲート電極と第二メモリゲート電極とを含み、ソースドレイン領域１１が、第一メモリゲート電極、選択メモリゲート電極、第二メモリゲート電極を挟んでそれぞれ第一メモリゲート電極と第二メモリゲート電極の選択メモリゲート電極に接していない側に設けられている。
【００２６】
また、本発明の一実施形態の不揮発性半導体記憶装置は、図５１に示すように、メモリゲート電極を第一メモリゲート電極としたとき、選択ゲート電極を挟んだ反対側に第二メモリゲート電極が設けられ、第二メモリゲート電極が、前記複数の溝１８の側壁を含む前記半導体基板の表面に前記第二ゲート絶縁膜を介して設けられ、前記複数の溝１８と交差する方向に前記選択ゲート電極と絶縁膜を介して隣接して設けられたメモリゲート電極であって、ソースドレイン領域が、選択ゲート電極を中央として、第一メモリゲート電極と第二メモリゲート電極とを挟んだ両側に設けられている。
【００２７】
また、本発明の一実施形態の不揮発性半導体記憶装置は、メモリゲート電極３６の上部にはダミー層（２１＋２２）が設けられておりメモリゲート電極３６表面の高さが前記ダミー層まで含めた表面の高さであり、選択ゲート電極３４が、ダミー層まで含めたメモリゲート電極の側壁に形成されている。すなわち、本発明において、選択ゲートを先に形成し、選択ゲートの側壁にメモリゲートを設けてもよいし、メモリゲートを先に形成し、メモリゲートの側壁に選択ゲートを形成してもよい。どちらの場合も、先に形成するゲート電極の上部にはダミー層を設けて、ゲート電極を見かけ上高くしてもよい。
【００２８】
また、本発明の一実施形態の不揮発性半導体記憶装置は、図４に示すようにダミー層２２がシリコン窒化膜で形成されているものであってもよい。
【００２９】
また、本発明の一実施形態の不揮発性半導体記憶装置は、図１、図４に示すように、半導体基板の表面を覆う層間絶縁膜１３を介してメモリゲート電極３６及び選択ゲート電極３４より上層に金属配線１５が設けられ、ソースドレイン領域１１は層間絶縁膜１３に設けられたコンタクト１４を介して金属配線１５に接続されている。
【００３０】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、図７乃至図４９に示すように、半導体基板の表面に複数の溝１８を平行に形成する工程（図７において溝１８にシリコン酸化膜２を埋め込む前）と、複数の溝１８の底面にそれぞれ絶縁層を形成する工程（図８）と、溝１８と交差する方向に延在する第一ゲート電極４を溝１８の側壁を含む半導体基板１の上にゲート絶縁膜３を介して形成する工程（図１０、図２６）と、半導体基板１の表面と溝１８に設けられた絶縁層と第一ゲート電極の表面とを覆う第一絶縁膜５を形成する工程（図１１、図２７）と、第一絶縁膜５を覆う導電層６を形成し、エッチバックにより第一ゲート電極４の側壁を除いて導電層６を除去し、第一ゲート電極４の側壁に第二ゲート電極６を形成する工程（図１３、図２９）と、溝１８の側壁のうち絶縁層２が形成されていない部分を含む半導体基板１の表面に第一ゲート電極４及び第二ゲート電極６を挟んで、メモリセルのソースドレインとなる高濃度領域を形成する工程（図２１、図３７、図４５）と、を含む不揮発性半導体記憶装置の製造方法であって、第一ゲート電極４を形成する工程（図１０、図２６）において形成する第一ゲート電極４表面の半導体基板表面からの高さ（図２４、図４０のＨ２）を第二ゲート電極６をエッチバックにより形成する工程（図１３、図２９）において、エッチバックにより溝１８の側壁の導電層６が完全に除去できるように高く形成する。すなわち、メモリゲート電極、選択ゲート電極のうち、先に形成する第一ゲート電極を十分高く形成しているので、エッチバックにより第二ゲート電極を形成する際に、溝（ＳＴＩ）の側面の導電層６が完全に除去するまでエッチバッチを行っても、必要な高さの第二ゲート電極を形成できる。
【００３１】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、例えば図２４、図４０に示すように、複数の溝１８の底面に絶縁層２を形成する工程（図８）において形成された絶縁層の表面から半導体基板の表面までの高さをＨ１、第一ゲート電極を形成する工程において形成する第一ゲート電極表面の半導体基板表面からの高さをＨ２、第二ゲート電極を形成する工程において形成すべき第二ゲート電極表面の半導体基板の表面からの高さをＨ３としたときに、第一ゲート電極を形成する工程（図１０、図２６）において、Ｈ２≧Ｈ１＋Ｈ３を満たすように、第一ゲート電極を形成する。上記高さに第一ゲート電極を形成すれば、エッチバックにより第二ゲート電極を形成する際に、溝１８の側面に導電層６の残渣が残ることがない。
【００３２】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、図７乃至図４９に示すように、第一ゲート電極４がメモリセルの選択ゲート電極３４であり、第二ゲート電極６がメモリセルのメモリゲート電極３６であって、第一絶縁膜５を形成する工程が、電荷蓄積層となる層を含む積層膜を形成する工程である。
【００３３】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、例えば、図５０に示すように、第一ゲート電極４がメモリセルのメモリゲート電極３６であり、第二ゲート電極６がメモリセルの選択ゲート電極３４であって、第一ゲート電極４を形成する前に、ゲート絶縁膜３を電荷蓄積層となる層を含む積層膜として形成する工程をさらに含む。すなわち、選択ゲート電極とメモリゲート電極をどちらを先に形成してもよい。メモリゲート電極を先に形成する場合には、第一ゲート電極４のゲート絶縁膜３を電荷蓄積層となる層を含む積層膜として形成すればよい。
【００３４】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、例えば、図２５乃至図４９に示すように、第一ゲート電極を形成する工程（図２５、図２６）において、ゲート電極となる導電層４の上にダミー層（２１、２２）を形成する工程を含み、第一ゲート電極を形成する工程において形成する第一ゲート電極表面の前記半導体基板表面からの高さが、前記ダミー層まで含めた第一ゲート電極表面の高さである。すなわち、図４０に示すように、第二ゲート電極は、ダミー層まで含めた第一ゲート電極の側壁に形成するので、第一ゲート電極は、第ニゲート電極形成時において、構造的に高さが確保できれば、その上部は、電気的には、電極としての機能を果たさないダミー層であってもよい。ダミー層を例えば絶縁層にすれば、第一ゲート電極４と上層の金属配線１５とが、短絡する恐れが無いので、上層の金属配線１５までのコンタクト１４の長さをより短く形成できる。
【００３５】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、例えば、図４１乃至図４９に示すように、第二ゲート電極６を形成する工程の後で、ダミー層（２１＋２２）を除去する工程をさらに含むものであってもよい。ダミー層を除去すれば、上層の金属配線１５までのコンタクト１４の長さをより短く形成できる。
【００３６】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、例えば、図１、２に示すように、複数の溝１８の底面にそれぞれ絶縁層２を形成する工程が、溝１８を絶縁層２により完全に埋めて素子分離領域（ＳＴＩ）を形成する工程（図１）と、溝１８の底面を残して、溝１８の上層部から絶縁層２を除去し、溝１８の上層部の側面の半導体基板１を露出させるようにする工程と、を含む。上記側面が露出した半導体基板の側面の表面にも後工程でチャンネルを形成することができるので、高密度で高速な不揮発性半導体記憶装置が得られる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３７】
図１（ａ）は、実施例１における不揮発性半導体記憶装置のメモリセル部分の断面図である。半導体基板１の表面には、ＬＤＤ９とソースドレインとなる拡散層１１、シリサイド層１２が設けられている。ソースドレインとなる拡散層１１の間には、メモリセルが配置され第一ゲート絶縁膜（選択ゲート絶縁膜）３３を隔てて選択ゲート電極３４と、第二ゲート絶縁膜（メモリゲート絶縁膜）３５を隔ててメモリゲート電極が、半導体基板１の表面に設けられている。さらに、メモリゲート絶縁膜３５は、酸化シリコン、窒化シリコン、酸化シリコンの積層膜であるＯＮＯ膜５で形成されている。ＯＮＯ膜５に含まれる窒化シリコンが不揮発性半導体メモリセルの電荷蓄積層としての機能を果たす。このＯＮＯ膜は、メモリゲート電極３６と選択ゲート電極３４とを絶縁する機能も果たしている。また、メモリゲート電極３６と選択ゲート電極３４の上部にもシリサイド層１２が形成されており、ゲート電極の配線抵抗を低減している。さらに、拡散層１１には、コンタクト１４が設けられ、上層の金属配線１５に接続されている。メモリセルの動作そのものは、上記特許文献１に記載されているメモリセルとほぼ同一である。
【００３８】
図１（ｂ）は実施例１における不揮発性半導体記憶装置の平面図である。図１（ｂ）において、見やすくするため、金属配線層と層間絶縁膜は図示を省略している。半導体基板の表面には、複数の溝１８が平行に設けられている。各溝１８の底面には、シリコン酸化膜２が設けられている。図１（ｂ）で縦方向に平行して設けられているシリコン酸化膜２の底面及び側面が溝１８である。また、溝１８と交差する方向にメモリゲート電極３６と選択ゲート電極３４がＯＮＯ膜を隔てて平行に設けられている。選択ゲート電極３４と他の選択ゲート電極の間、メモリゲート電極と他のメモリゲート電極との間であってシリコン酸化膜２が設けられていない部分は、メモリセルのソースドレイン領域となるＬＤＤ９、拡散層１１、シリサイド層１２が設けられる。なお、図１（ｂ）では、拡散層１１、シリサイド層１２は図示を省略している。また、各ソースドレイン領域には、コンタクト１４が設けられ、上層の図示しない金属配線１５へと接続されている。なお、図1（ｂ）中のＢ−Ｂ’断面が図１（ａ）である。
【００３９】
図１（ｂ）のＡ−Ａ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面の断面図を図２（ａ）乃至（ｃ）に示す。図２（ｃ）において、半導体基板１が選択ゲート電極３４となるポリシリコン４へシリコン酸化膜３を隔てて突出している部分の側壁を含む表面が選択ゲートのチャンネル領域になる。チャンネルを突出している半導体基板１の側壁を含む表面に形成しているので、少ない面積でチャンネル幅を大きく取ることができる。図１（ｃ）から理解できるように、溝１８は深く形成するほど、チャンネル幅は大きく取れる。したがって、溝１８の深さは一定の深さがあることが望ましい。
【００４０】
図３に、本発明の特徴の一つである選択ゲート電極表面の高さと、メモリゲート電極表面の高さ、溝１８の深さとの関係を示す。図３の左側と右側の図面は、図１（ｂ）のＢ−Ｂ’断面図、Ｃ−Ｃ’断面図で、それぞれ図１（ａ）と図２（ｂ）と同一の断面図である。ただし、高さをそろえて比較している。
【００４１】
図３において、Ｈ１は、拡散層１１によりソースドレインが形成される半導体基板の表面から掘られた溝の底面に設けられた絶縁層表面までの深さである。図２（ｃ）を見ても理解できるように、溝の深さは、選択ゲート電極３４となるポリシリコン４の中に半導体基板が突出している高さになる。
【００４２】
また、図３において、Ｈ２は、半導体基板１の表面から選択ゲート電極３４の表面までの高さである。なお、選択ゲート電極の上部にはシリサイド層１２が設けられているが、選択ゲート電極の高さには、シリサイド層１２を含める。同様に、半導体基板１表面からメモリゲート電極３６の表面までの高さをＨ３とする。
【００４３】
ここで、実施例１の不揮発性半導体記憶装置では、
Ｈ２≧Ｈ１＋Ｈ３        式（１）
となるように、選択ゲート電極３４とメモリゲート電極３６の高さに差を設けている。式（１）のように選択ゲート電極３４とメモリゲート電極３６の高さに差を持たせることにより、後から詳しく説明するように、選択ゲート電極の側壁にメモリゲート電極を形成する際に、溝１８の側壁に残渣が残らないように形成することができる。
【００４４】
さらに、選択ゲート電極とメモリゲート電極の高さがほぼ同一である場合は、それぞれ上層に設けたシリサイド層同士が接触してしまう恐れがあるが、上記式（１）を満たすように選択ゲート電極とメモリセルゲート電極の高さの差を設けることで選択ゲート電極とメモリセルゲート電極の表面にそれぞれシリサイド層を設けても、両者の高さが十分に異なるため、シリサイド層同士が接触してしまう恐れはない。
【実施例２】
【００４５】
図４（ａ）は実施例２による不揮発性半導体記憶装置のＢ−Ｂ’断面図、図４（ｂ）はその平面図である。さらに、図５（ａ）乃至（ｃ）はそれぞれ図４（ｂ）におけるＡ−Ａ’断面図、Ｃ−Ｃ’断面図、Ｄ-Ｄ’断面図である。
【００４６】
実施例２では、選択ゲート電極３４の上部にシリコン酸化膜２１とシリコン窒化膜２２が設けられている。このシリコン酸化膜２１とシリコン窒化膜２２は、メモリゲート電極３６を選択ゲート電極３４の側壁に形成する際に、選択ゲート電極３４のダミー層として機能する。その他の構成は、実施例１と同一である。
【００４７】
図６に、ダミー層（２１，２２）まで含めた選択ゲート電極表面の高さと、メモリゲート電極表面の高さ、溝の底面に設けられた絶縁層表面までの深さとの関係を示す。実施例１におけるゲート電極の高さと溝の深さの関係を示した図３と対比させると、選択ゲート電極３４の高さが、選択ゲート電極３４の上部に設けられたダミー層（２１、２２）の高さまで含めている点が異なるだけで他は実施例１と同一であり、実施例１の高さの関係式（１）が実施例２においても成立する。なお、実施例２において、選択ゲート電極の高さをダミー層まで含めているのは、メモリゲート電極をダミー層まで含めた選択ゲート電極の側壁に形成することができるからである。
【実施例３】
【００４８】
次に、上記実施例１の不揮発性半導体記憶装置の製造方法について、図７から図２４を用いて説明する。図７から図２３は、実施例３の製造方法を順に追って説明する工程図であり、図２４は、図１３に示す工程において形成される第二ゲート電極の高さの関係を説明する図面である。また、図７から図２３において、それぞれ（ａ）乃至（ｃ）は図１（ｂ）におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。
【００４９】
最初に、半導体基板１の表面に周知のプロセスによりＳＴＩ２を形成する（図７）。半導体基板１は好ましくはシリコン基板である。次に、メモリセル部のＳＴＩ２を掘り下げる（図８）。その上に薄いシリコン酸化膜３を設ける。そのシリコン酸化膜３は選択ゲート電極の絶縁層となる。さらに、ポリシリコン４を堆積する（図９）。このポリシリコンは、後から述べるように選択ゲート電極を十分に高く形成できるように、厚く形成する。続いてパターニングを行い、ゲート絶縁膜３と選択ゲート電極３４となるポリシリコン４を整形する（図１０）。このとき、図１０（ａ）に示すようにＳＴＩを掘り下げてできた溝１８の内部のポリシリコン４は全て取りきるようにする。続いて半導体基板１と選択ゲート電極を覆うようにシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜からなるＯＮＯ膜を形成する（図１１）。なお、ＯＮＯ膜に含まれるシリコン窒化膜は不揮発性メモリセルにおいて、電荷蓄積層として機能する膜である。続いて、図１２に示すように一定の厚さにポリシリコン６を形成する。
【００５０】
さらに、図１３に示すようにポリシリコンをエッチバックし、メモリゲートを形成する。この際、隣接するメモリゲートがＳＴＩの溝内のポリシリコンでショートしないように、メモリゲートとならないポリシリコンは取りきるようにする。ここで、半導体基板１には、溝が形成されているので、溝の側壁に残渣が残らないように十分にエッチバックを行う。従って、この工程によって形成されるメモリゲート電極の高さと、選択ゲート電極の高さと溝の深さとの関係は、図２４に示すように、おおよそ
Ｈ２≧Ｈ１＋Ｈ３        式（１）
の関係が成立する。Ｈ２とＨ３の高さの差が十分でない場合には、溝の側壁にポリシリコン６の残渣が残ってしまう恐れがある。また、メモリセルとしての機能を果たすためには、メモリゲート電極には一定の高さか必要になるので、溝の深さとこの工程で形成すべきメモリゲートの高さを考慮して、あらかじめ選択ゲートを高く形成しておき必要がある。
【００５１】
次に、図１４に示すように選択ゲート電極の両側に形成したポリシリコン６のうち、片側のメモリゲート電極として残す方のポリシリコン６をレジスト７で覆い、覆われていないポリシリコン６を除去する。次に、ドライエッチで半導体基板表面に水平な平面に形成されているＯＮＯ膜を除去する（図１５）。さらに、図１６で酸化を行うが、窒化膜の表面には酸化膜がほとんど形成されない。続いてウェットエッチングにより、側壁の窒化膜についても除去する（図１７）。次に、図１８の様に半導体基板１にＬＤＤ領域を形成するために砒素などの不純物を注入する。続いて、後でサイドウォールとなる絶縁膜１０を成長させる（図１９）。この絶縁膜はシリコン酸化膜の他に窒化膜を含んでいてもよい。さらにエッチバックしてゲート電極となるポリシリコン４、６の側壁にサイドウォールを形成する（図２０）。さらに、ソースドレイン領域を形成するための砒素などの不純物注入を行い拡散層１１となる領域を形成する（図２１）。その後、シリサイド層となるＮｉＳｉを拡散層１１の表面、ポリシリコン４、６の表面に形成する（図２２）。さらに層間膜１３を形成しコンタクトホールを形成する（図２３）。さらに、周知のプロセスにより金属配線１５を設ければ、図１、図２に示す構造の不揮発性半導体記憶装置が完成する。
なお、上記実施例３の図１４から図１７に示す工程でＯＮＯ膜を２回に分けてエッチングしているが、図１４の状態でシリコン酸化膜エッチングを行って、ＯＮＯ膜上部のシリコン酸化膜を除去する製造方法を選択してもよい。
【実施例４】
【００５２】
次に、上記実施例２の不揮発性半導体記憶装置の製造方法について、図２５から図４０を用いて説明する。図２５から図３９は、実施例４の製造方法を順に追って説明する工程図であり、図４０は、図２９に示す工程において形成される第二ゲート電極の高さの関係を説明する図面である。また、図２５から図３９において、それぞれ（ａ）乃至（ｃ）図は図４（ｂ）におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図である。実施例４では、実施例３の図８に示す工程までは、実施例３と同一である。したがって、実施例３の図８以降の工程について説明する。
【００５３】
図２５に示すように、図８の工程によりメモリセル部のＳＴＩ２を掘り下げた後、薄いシリコン酸化膜３を設ける。さらに、ポリシリコン４に加えて、シリコン酸化膜２１とシリコン窒化膜２２を堆積する。このシリコン酸化膜２１とシリコン窒化膜２２は後からダミー層となる層であるので、シリコン窒化膜は十分厚く形成する。続いてパターニングを行い、ゲート絶縁膜３と選択ゲート電極３４となるポリシリコン４とその上にダミー層となるシリコン酸化膜２１とシリコン窒化膜を形成した選択ゲート電極となる領域を形成する（図２６）。このとき、図２６（ａ）に示すようにＳＴＩを掘り下げてできた溝の内部のポリシリコン４は全て取りきるようにする。後は基本的に実施例３の製造方法と同一である。ただし、選択ゲート電極３４の上部がシリコン酸化膜２１とシリコン窒化膜２２で構成されるダミー層となっている点が異なる。シリコン酸化膜２１とシリコン窒化膜２２は絶縁物質であるので、電気的には、電極としての機能は果たさないが、メモリゲート電極を支える側壁としての機能を有する点では選択ゲート電極と同一の構造的な機能を果している。なお、図３９において、式（１）を満たすように選択ゲート電極を高く形成する点では、実施例３と同一である。なお、実施例４では、上述したように、高さＨ２はダミー層を含む選択ゲート電極表面の高さである。
【実施例５】
【００５４】
次に、実施例５はさらに別な不揮発性半導体記憶装置の製造方法である。実施例５の製造方法によっても、半導体基板表面に設けられた溝の側壁に残渣が残ることを防ぎ、高速化と高集積化を両立し、かつ、高信頼性が要求される用途にも使用可能な不揮発性半導体記憶装置を製造することができる。
【００５５】
図４１乃至図４７は実施例５による製造工程により製造される不揮発性半導体記憶装置の途中工程における断面図である。また、図４８と図４９は、実施例５により製造された不揮発性半導体記憶装置の平面図及び断面図である。
【００５６】
実施例５では、図３２までの工程は実施例４と同一である。図４１では、第二ゲート電極を形成する際、第一ゲート電極のダミー層として機能していたシリコン窒化膜２２をウエットエッチにより除去している。その後の工程は基本的に、実施例３及び実施例４と同一である。なお、実施例５では、ダミー層を除去した後の選択ゲート電極の高さはメモリゲート電極より低くしている。メモリゲート電極３６と選択ゲート電極３４の表面の高さをほぼ等しくすると、表面をシリサイド化して際に、ショートしてしまう恐れがあるからである。どちらを高くしてもよいが、ダミー層を除去した後のメモリゲート電極と選択ゲート電極の高さを同一にせずに、高さに実質的な差を変えることにより、両者の表面をシリサイド化した後、ショートすることを防ぐことができる。
【００５７】
なお、実施例５では、メモリゲート電極３６、選択ゲート電極の両者の表面をシリサイド化することができるので、メモリゲート電極、選択ゲート電極の抵抗を低くすることができることに加えて、メモリゲート電極、選択ゲート電極のどちらも比較的低く形成することができるので、層間絶縁膜であるシリコン酸化膜１３に設けるコンタクトの長さを短くして、金属配線１５を低く形成することができる。
【実施例６】
【００５８】
上記実施例１、２の不揮発性半導体記憶装置の構造、実施例３乃至５に示す不揮発性半導体記憶装置の製造方法は、様々なバリエーションが可能である。例えば、図５０に示すように、メモリゲート電極を先に形成し、その後でメモリゲート電極の側壁に選択ゲートを形成することも可能である。この場合は、図９で形成するシリコン酸化膜３はＯＮＯ膜を積層する。また、図１１で形成するＯＮＯ膜は、シリコン酸化膜を形成すればよい。そのほかの製造工程は、ＯＮＯ膜とシリコン酸化膜を除去する工程が若干異なることを除いて実施例３の製造工程とほぼ同一である。図５０では、選択ゲート電極３４よりメモリゲート電極３６が高く形成されている。
【００５９】
また、実施例６のバリエーションとして実施例２の構造と同様に、メモリゲート電極３６の上部をシリコン酸化膜やシリコン窒化膜で構成されるダミー層とすることも可能である。さらに、実施例５の製造方法と同様に、選択ゲート電極を形成したあと、メモリゲート電極の上部に設けたダミー層を除去することも可能である。
【実施例７】
【００６０】
図５１（ａ）〜（ｃ）は実施例７の不揮発性半導体記憶装置の断面図及び平面図である。図５１（ａ）、（ｂ）は図５１（ｃ）におけるＢ-Ｂ’断面、Ｃ−Ｃ’断面を示す。図５１における符号は、すべて実施例１乃至６の図面の符号と同一である。図５１では、中央に選択ゲート電極３４を設け、その両側にメモリゲート電極３６を配置している。この図５１の構成により、一つのメモリセルに複数のメモリゲートを備えているので多値メモリが構成できる。多値メモリの構成自体は、すでに知られているので詳しい説明は省略する。この図５１の構成のメモリセルは、図１４の片側のメモリセル電極となるポリシリコン６を除去する工程を省略することによって製造することができる。また、この図５１の構成においても、実施例２の選択ゲート電極３４の上部をダミー層とすることが可能である。また、実施例５の製造方法のように、選択ゲート電極上部のダミー層をメモリゲート電極を形成した後、除去してしまうことも可能である。
【００６１】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１：半導体基板
２：シリコン酸化膜（絶縁層）
３：シリコン酸化膜
４：ポリシリコン
５：ＯＮＯ膜
６：ポリシリコン
７：レジスト
８：シリコン酸化膜
９：ＬＤＤ
１０：シリコン酸化膜
１１：拡散層（ソースドレイン領域）
１２：シリサイド層（ＮｉＳｉ層）
１３：シリコン酸化膜（層間絶縁膜）
１４：コンタクト
１５：金属配線
１８：溝
２１：シリコン酸化膜
２２：シリコン窒化膜（ダミー層）
３３：第一ゲート絶縁膜（選択ゲート絶縁膜）
３４：選択ゲート電極
３５：第二ゲート絶縁膜（メモリゲート絶縁膜）
３６：メモリゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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