(57)【要約】【課題】回路の簡素化と効率的なテストが可能な半導体装置とそのテスト方法を提供する。【解決手段】並列形態にされた複数の出力ＭＯＳがインピーダンス調整ビットに対応して動作可能にされて出力インピーダンス調整が可能にされた出力回路を有する半導体装置に、動作モードを設定するインピーダンス測定用レジスタ、上記出力回路を含んだ入力回路又は出力回路に対応してテストデータの授受又は制御信号を保持するバウンダリスキャン回路、抵抗素子を内蔵抵抗に置き替えてインピーダンス調整回路に接続させるセレクタ、インピーダンス調整ビットを直接に所定の外部端子から出力可能にさせるテスト回路を設け、レジスタに設定された動作モードに対応して、内蔵抵抗を用いたインピーダンス調整ビットの生成動作を可能して、それをバウンダリスキャン回路又は所定の外部端子から直接出力可能とする。【選択図】図１
2010133881.tif 000002
【特許請求の範囲】
【請求項１】
外部端子に接続された抵抗素子に対応したインピーダンス調整ビットを生成するインピーダンス自動調整回路と、
並列形態にされた複数の出力ＭＯＳＦＥＴを有し、上記インピーダンス調整回路で生成されたインピーダンス調整ビットのそれぞれに対応して上記複数の出力ＭＯＳＦＥＴが選択的に動作可能にされて出力インピーダンス調整が可能にされた出力回路と、
テスト信号の入力と出力とが行われるテスト用入出力回路と、
上記テスト用入出力回路からの信号を受け、上記インピーダンス調整回路の動作モードを設定するインピーダンス測定用レジスタと、
上記テスト用入出力回路を通して信号がシリアルに入出力され、上記出力回路を含んだ入力回路又は出力回路に対応してパラレルにテストデータの授受又は制御信号を出力するバウンダリスキャン回路と、
上記抵抗素子に置き替えられる内蔵抵抗と、
上記抵抗素子を上記内蔵抵抗に置き替えて上記インピーダンス調整回路に接続させるセレクタと、
上記インピーダンス調整回路で生成されたインピーダンス調整ビットを直接に所定の外部端子から出力可能にさせる回路とを有し、
上記インピーダンス調整回路は、上記インピーダンス測定用レジスタに設定された動作モードに対応して、上記内蔵抵抗を用いた上記インピーダンス調整ビットの生成動作が可能にされ、
上記生成されたインピーダンス調整ビットが上記バウンダリスキャン回路と上記テスト用入出力回路又は上記所定の外部端子から出力可能にされる、
半導体装置。
【請求項２】
請求項１において、
上記インピーダンス調整ビットは、自動調整用カウンタにより生成され、
上記自動調整カウンタは、上記インピーダンス測定用レジスタに設定された命令コードによりマニュアル計数動作が可能にされる、
半導体装置。
【請求項３】
請求項２において、
上記インピーダンス調整回路は、上記生成されたインピーダンス調整ビットを中心にした一定幅を持つテスト用調整ビットを生成するカウンタとを更に有する、
半導体装置。
【請求項４】
被試験半導体装置は、
外部端子に接続された抵抗素子に対応したインピーダンス調整ビットを生成するインピーダンス自動調整回路と、
並列形態にされた複数の出力ＭＯＳＦＥＴを有し、上記インピーダンス調整回路で生成されたインピーダンス調整ビットのそれぞれに対応して上記複数の出力ＭＯＳＦＥＴが選択的に動作可能にされて出力インピーダンス調整が可能にされた出力回路と、
テスト信号の入力と出力とが行われるテスト用入出力回路と、
上記テスト用入出力回路からの信号を受け、上記インピーダンス調整回路の動作モードを設定するインピーダンス測定用レジスタと、
上記テスト用入出力回路を通して信号がシリアルに入出力され、上記出力回路を含んだ入力回路又は出力回路に対応してパラレルにテストデータの授受又は制御信号を出力するバウンダリスキャン回路と、
上記抵抗素子に置き替えられる内蔵抵抗と、
上記抵抗素子を上記内蔵抵抗に置き替えて上記インピーダンス調整回路に接続させるセレクタと、
上記インピーダンス調整回路で生成されたインピーダンス調整ビットを直接に所定の外部端子から出力可能にさせる回路とを有し、
上記インピーダンス調整回路は、上記インピーダンス測定用レジスタに設定された動作モードに対応して、上記内蔵抵抗を用いた上記インピーダンス調整ビットの生成動作が可能にされ、
上記生成されたインピーダンス調整ビットが上記バウンダリスキャン回路と上記テスト用入出力回路又は上記所定の外部端子から出力可能にされ、
上記テスト用入出力回路を通して上記インピーダンス測定用レジスタに、上記内蔵抵抗を用いた上記インピーダンス調整ビットの生成動作を設定し、かかる生成動作により生成されたインピーダンス調整ビットを出力させ、
上記インピーダンス調整ビットを中心にしてその前後の調整ビットによる上記出力回路の電流変化を測定する、
半導体装置のテスト方法。
【請求項５】
請求項４において、
被試験半導体装置は、上記インピーダンス調整ビットを生成する自動調整用カウンタを有し、かかる自動調整カウンタは、上記インピーダンス測定用レジスタに設定された命令コードによりマニュアル計数動作が可能にされ、
上記内蔵抵抗を用いた上記インピーダンス調整ビットの生成動作の前に、上記命令コードによるマニュアル計数動作が正しく行われることの第１テストを実施し、
上記第１テストに合格した被試験半導体装置に対してのみ上記内蔵抵抗を用いた上記インピーダンス調整ビットの生成動作を実施する、
半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とそのテスト方法に関し、例えば自動インピーダンスマッチング出力回路を有する半導体装置のテスト回路とそのテスト方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置における入出力回路（ＩＯ）の出力電圧、入力リーク等のテストはＩＥＥＥ１１４９．１の境界スキャンテストに準じたバウンダリスキャンを用いて行なわれている。例えば、特表２００３−５３２９０２号公報にあるように、テスト中の回路の回路ノードを流れる電流をテストする方法としてＩＥＥＥ１１４９．１境界スキャン基準の条件に準ずる方法で、テスト・アクセス・ポート（ＴＡＰ）コントローラと該ＴＡＰコントローラをコントロールするクロックとを有し、クロックの周波数を調整することによってテスト中の回路の回路ノードを流れる電流をテストするものがある。
【０００３】
特開２０００−３１４７６５号公報にあるように、バウンダリスキャンレジスタ対応の半導体集積回路装置において、このバウンダリスキャンテストに利用されるバウンダリスキャンレジスタ（ＢＳＲ０−ＢＳＲ３）を利用して、ＤＣテスト制御回路の制御の下に、ＩＯセルの状態をセットして、パッドに接続される外部端子の状態を所望の状態に設定することが記載されている。
【０００４】
特開２００７−００３３３８号公報にあるように、ＬＳＩは、バウンダリスキャン回路に接続された双方向バッファを有する。バウンダリスキャン回路は、各双方向バッファ２を入力モード又は出力モードに非同期に設定する非同期設定回路を有する。双方向を非同期に一律出力モードに設定して論理故障を検出し、論理故障がない場合に、双方向バッファに接続される入出力端子を束ね、双方向バッファ２を非同期に一律入力モードに固定し、バウンダリスキャン回路に所望のイネーブル状態に設定する設定値を設定した後、非同期に一律入力モードを解除し、バウンダリスキャン回路によりＤＣテストを実行する。
【特許文献１】特表２００３−５３２９０２号公報
【特許文献２】特開２０００−３１４７６５号公報
【特許文献３】特開２００７−００３３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速に行うためには、伝送系のインピーダンス整合をとり、反射による伝送波形の歪みを抑える必要がある。高速シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）製品においては、インピーダンス整合をとるために出力ドライバのインピーダンスを専用のＬＳＩピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。
【０００６】
本願発明者においては、上記のような高速動作が要求される半導体装置において、図６に示すようなテスト回路を先に検討した。半導体装置は、インピーダンス調整回路により生成されたインピーダンス調整ビット（例：３ビット）により、動作する出力ＭＯＳＦＥＴＱ１〜Ｑ３、Ｑ４〜Ｑ６を設定して、出力インピーダンス制御を行う。このようなインピーダンス調整回路を有する半導体装置のテストを実行するために、テスト回路としてのマニュアル設定回路を設けて、テストモードより外部ＩＯピンからテスタを用いてテスト信号を入力してインピーダンス調整回路を動作させて電流測定を行う。
【０００７】
例えば、図７に示すように、ステップ（１）電圧設定において、出力ハイレベル測定時には、ＮチャネルＭＯＳＦＥＴ側（Ｑ４〜Ｑ６）をオフするように外部ピン設定を行う。ステップ（２）では、テストパターン１が入力される。このテストパターン２は、インピーダンス調整ビット（ｉｍｐ［２：０］＝０００）にされ、ＭＯＳＦＥＴＱ１〜Ｑ３がオフ状態にされて、図示しない最大抵抗を持つＰチャネルＭＯＳＦＥＴのみがオン状態となる。ステップ（３）で全端子ＤＱの電流測定が行われる。
【０００８】
ステップ（４）では、テストパターン２が入力される。このテストパターン２は、インピーダンス調整ビット（ｉｍｐ［２：０］＝００１）にされ、ＭＯＳＦＥＴＱ１がオン状態で、ＭＯＳＦＥＴＱ２とＱ３がオフ状態にされて、ステップ（５）で全端子ＤＱの電流測定が行われる。以下、同様な動作が行われて、ステップ（６）ではテストパターン８が入力される。このテストパターン８は、インピーダンス調整ビット（ｉｍｐ［２：０］＝１１１）にされ、ＭＯＳＦＥＴＱ１〜Ｑ３が全てオン状態にされて、ステップ（７）で全端子ＤＱの電流測定が行われる。つまり、図８の電圧特性図に示したように、インピーダンス調整ビット（０００）から（１１１）までの８通りに変化させて、外部端子ＤＱの電圧Ｖが最大値Ｖｍａｘから最小値Ｖｍｉｎにまで変化し、この電圧を電流に変換して上記電流測定（最小値Ｉｍｉｎから最大値Ｉｍａｘまで変化することを確認する。
【０００９】
上記テスト回路は、各半導体装置について、それに適合したマニュアル設定回路の設定等を必要とするという問題を有する。そこで、前記特許文献１〜３等のような半導体装置に用いられている境界スキャンテスト回路を利用することを検討した。この場合、前記マニュアル設定回路のように出力ハイレベル測定時において、テストパターン（ｉｍｐ［２：０］＝０００）〜（ｉｍｐ［２：０］＝１１１）のように８つのパターン逐一入力し、それぞれについて電流測定を行う。また、同様に出力ロウレベル測定時には、ＰチャネルＭＯＳＦＥＴ側（Ｑ１〜Ｑ３）をオフするように外部ピン設定を行い、テストパターン（ｉｍｎ［２：０］＝０００）〜（ｉｍｐ［２：０］＝１１１）のように８つのパターン逐一入力し、それぞれについて電流測定を行う。このように境界スキャンテスト回路により逐一テストパターンを入力するようにしたのではテスト時間が長くなってしまう等の問題に直面した。
【００１０】
この発明の目的は、回路の簡素化と効率的なテストが可能な半導体装置とそのテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される１つの実施例は、以下の通りである。半導体装置は、抵抗素子に対応したインピーダンス調整ビットを生成するインピーダンス自動調整回路と、並列形態にされた複数の出力ＭＯＳＦＥＴがインピーダンス調整ビットのそれぞれに対応して動作可能にされて出力インピーダンス調整が可能にされた出力回路を有する。半導体装置に、インピーダンス調整回路の動作モードを設定するインピーダンス測定用レジスタ、出力回路を含んだ入力回路又は出力回路に対応してテストデータの授受又は制御信号を保持するバウンダリスキャン回路、抵抗素子を内蔵抵抗に置き替えてインピーダンス調整回路に接続させるセレクタ、インピーダンス調整ビットを直接に所定の外部端子から出力可能にさせる出力回路を含むテスト回路を設ける。インピーダンス測定用レジスタに設定された動作モードに対応して、内蔵抵抗を用いたインピーダンス調整ビットの生成動作を可能して、それをバウンダリスキャン回路又は上記所定の外部端子から直接出力可能とする。
【００１２】
本願において開示される他の１つの実施例は、以下の通りである。上記インピーダンス調整回路とテスト回路を有する半導体装置を被試験半導体装置とされ、インピーダンス測定用レジスタに、内蔵抵抗を用いたインピーダンス調整ビットの生成動作を設定し、かかる生成動作により生成されたインピーダンス調整ビットを出力させ、かかるインピーダンス調整ビットを中心にしてその前後の調整ビットによる上記出力回路の電流変化を測定する。
【発明の効果】
【００１３】
境界スキャンテスト回路の利用による回路の共通化及び外部抵抗を接続することなく内蔵抵抗を用いてインピーダンス自動調整回路を命令コードで起動するので短時間でのインピーダンス調整ビットの生成とその前後の調整ビットでの電流変化を測定することで簡素化と効率的なテストが実現できる。
【発明を実施するための最良の形態】
【００１４】
図１には、この発明に係る半導体装置の一実施例の要部ブロック図が示されている。半導体装置は、例えば前記シンクロナスＳＲＡＭやＭＰＵ等のような高速動作が要求される半導体製品に向けられており、同図ではインピーダンス調整回路と、それにより出力インピーダンスが設定される出力回路を含んだ入出力回路部と、テスト用回路が代表として例示的に示されている。前記シンクロナスＳＲＡＭやＭＰＵ等を構成する上記入出力回路以外の他の回路は、ユーザー論理に含まれる。
【００１５】
インピーダンス調整回路は、従来の高速シンクロナスＳＲＡＭ等に搭載されているような自動調整回路に加えて、電流測定回路やデータレジスタが付加される。入出力回路は、出力回路ＤＯＢ＋ＩＭＰと入力回路ＤＩＢから構成される。出力回路ＤＯＢ＋ＩＭＰは、前記図６で説明したように並列形態に接続された複数のＰチャネル出力ＭＯＳＦＥＴと複数のＮチャネル出力ＭＯＳＦＥＴにより構成され、インピーダンス調整ビットＩＭＰＨと、ＩＭＰＬによりそれぞれ動作するＭＯＳＦＥＴが設定されることにより、所望の出力インピーダンスを持つようにされる。自動調整回路は、外部端子ＲＱに接続される外部抵抗の抵抗値に対応したインピーダンス調整ビットを生成する。
【００１６】
同図において、例示的に示されている２つの出力回路ＤＯＢ＋ＩＭＰの一方にハイレベル側のインピーダンス調整ビットＩＭＰＨが供給され、２つの出力回路ＤＯＢ＋ＩＭＰの他方にロウレベル側のインピーダンス調整ビットＩＭＰＬが供給されるように示されている。しかし、実際には上記インピーダンス調整ビットＩＭＰＨは、上記２つの出力回路ＤＯＢ＋ＩＭＰのＰチャネル出力ＭＯＳＦＥＴに共通に供給される。また、上記インピーダンス調整ビットＩＭＰＬは、上記２つの出力回路ＤＯＢ＋ＩＭＰのＮチャネル出力ＭＯＳＦＥＴに共通に供給されるものである。
【００１７】
例えば、インピーダンス調整回路は、上記外部抵抗と上記複数のＰチャネル出力ＭＯＳＦＥＴと同様なレプリカ回路、複数のＮチャネル出力ＭＯＳＦＥＴと同様なレプリカ回路を有し、自動調整用カウンタで前記図７、図８で説明したようにインピーダンス調整ビットを順次に歩進させて動作するＭＯＳＦＥＴの組み合わせが最大値から最小値に、又は最小値から最大値に順次に変更し、それぞれのレプリカ回路の抵抗値と上記外部抵抗の抵抗値が等しくなるインピーダンス調整ビットを探し出すものである。
【００１８】
この実施例では、テスト回路として「ＩＥＥＥ１１４９．１」で規格化されているＪＴＡＧ（Joint Test Action Group）が利用される。ＪＴＡＧ回路は、動作制御部、命令レジスタ、デコード部、バウンダリスキャン用レジスタＢ／Ｓ群を含む。バウンダリスキャン用レジスタＢ／Ｓ群は、上記入出力回路と入力専用回路及び出力専用回路に対してデータや制御信号のシフトスキャンを可能とする。動作制御部は、ＴＡＰ(Test Access Port)コントローラを有する。ＴＡＰは、テスト用入出力回路部を有して、標準で備えているＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯピンを用いて、各種テスト信号の入力と出力とが行われる。この実施例では、リセット信号／ＴＲＳＴが追加されている。ＴＡＰからはバウンダリスキャン用レジスタＢ／Ｓ群等をシフトスキャンモードにするための信号ＳＩＲ、ＴＤＩピンからスキャンインしたデータを次段回路に転送するためのレジスタにセットと同時にＤＲ遷移状態を抜けるための信号ＵＤＲ、シフトレジスタ群をシフトスキャンモードにするための信号ＳＤＲ等のような各種制御信号が生成される。
【００１９】
この実施例では、インピーダンス調整回路のテストを実行するためにインピーダンス測定用レジスタが設けられる。このインピーダンス測定用レジスタには、命令レジスタコードが入力される。この命令レジスタコードに対応して、インピーダンス調整回路においてインピーダンス調整ビットの生成動作の他に、テスト用の動作として後述するような自動調整用カウンタのマニュアル計数動作や、電流測定回路の動作制御等が実行される。
【００２０】
この実施例では、内蔵抵抗が設けられる。この内蔵抵抗は、前記外部抵抗に置き替えられて、上記インピーダンス調整回路のインピーダンス調整ビットの生成動作に利用される。セレクタＳＥＬ３は、外部抵抗が接続される外部端子ＲＱと、上記内蔵抵抗の切り替えを行う。内蔵抵抗は、特に制限されないが、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの並列回路から構成され、電源電圧側と回路の接地電位側の両方が用意されている。内蔵抵抗は、命令レジスタコードにより電源電圧側又は接地電位側のいずれかがオン状態となり、セレクタＳＥＬ３と入力回路ＤＩＢを介してインピーダンス調整回路に接続される。
【００２１】
この実施例では、インピーダンス調整回路にインピーダンス調整ビットや判定結果等を直接に出力させる出力機能が設けられる。つまり、前記ＪＴＡＧ回路として設けられたバウンダリスキャン用レジスタＢ／ＳとＴＡＰを通してシリアルに出力させることの他、セレクタＳＥＬ４を通して、上記インピーダンス調整ビットや判定結果等のような内部データをユーザー論理のＩ／Ｏ回路の一つを利用して端子ＴＯから出力可能にされる。このセレクタＳＥＬ４の制御は、例えばデータレジスタにより設定される。
【００２２】
この実施例では、上記バウンダリスキャン用レジスタＢ／Ｓのうち、インピーダンス調整ビットＩＭＰＨに対応したＢ／Ｓは、セレクタＳＥＬ１を介して上記インピーダンス調整ビットＩＭＰＨがパラレルに入力される。そして、セレクタＳＥＬ１の切り替えにより、入力された上記インピーダンス調整ビットＩＭＰＨが帰還されて保持することが可能にされる。例えば、上記自動調整回路により設定されたインピーダンス調整ビットＩＭＰＨが上記セレクタＳＥＬ１を介して取り込まれた後に、セレクタＳＥＬ１を切り替えることにより保持させる。この後に、例えば電流測定回路のカウンタにより、インピーダンス調整ビットを変化させてインピーダンス調整可能範囲を調べる電流測定を行うようにしても、上記Ｂ／Ｓにより上記自動調整回路により設定されたインピーダンス調整ビットＩＭＰＨを保持し、ＴＤＯピンからシリアルに出力させることができる。上記バウンダリスキャン用レジスタＢ／Ｓのうち、インピーダンス調整ビットＩＭＰＬに対応したＢ／Ｓにも、上記同様な動作を行わせるセレクタＳＥＬ２が設けられる。
【００２３】
入力専用回路に対応したＢ／Ｓは、イネーブル信号と入力データを保持するものが設けられ、出力専用回路に対応したＢ／Ｓは、イネーブル信号と出力データを保持するものが設けられる。つまり、上記バウンダリスキャン用レジスタＢ／Ｓは、インピーダンス調整機能を持つ出力回路の他、上記のような他の入力専用回路や出力専用回路を含むように構成される。上記入出力回路に含まれ出力回路ＤＯＢ＋ＩＭＰには、前記インピーダンス調整ビットＩＭＰＨとＩＭＰＬの他にイネーブル信号ＯＥが設けられる。出力回路の出力ＭＯＳＦＥＴは、テストモードでは上記動作状態にされる出力ＭＯＳＦＥＴが上記インピーダンス調整ビットＩＭＰＨ，ＩＭＰＬにより設定されるので、出力データを保持するものが省略されている。
【００２４】
図２には、上記インピーダンス調整回路とＴＡＰやＢ／Ｓを含んだＪＴＡＧ回路を用いたテスト方法の一実施例のフローチャート図が示されている。ステップ（１）において、起動設定命令コード設定により自動調整回路を起動する。つまり、セレクタＳＥＬ３により内蔵抵抗を選択して自動調整回路を起動する。ステップ（２）において機能テストの結果として得られる、インピーダンス調整ビット、調整可否判定結果をバウンダリスキャンレジスタに格納する。ステップ（３）のにおいて、バウンダリスキャン結果回収命令を入力し、ステップ（５）において、インピーダンス調整ビット、可否判定結果を外部ピン（ＴＤＯ）に出力する。
【００２５】
図３には、上記図２のテスト方法に対応した動作説明図が示されている。ＴＤＩピンから起動設定命令コードが入力される。ＴＭＳピンからアップデート起動開始が指示されて、自動調整回路による自動調整が行われる。ＴＤＩピンからのＢ／Ｓ結果回収命令が入力されて、バウンダリスキャン用レジスタＢ／Ｓを通して調整ビット、可否判定結果がＴＤＯピンからシリアルに出力される。上記可否判定結果は、上記自動調整が正しく行われたことの結果情報であり、例えば前記のような自動調整カウンタによりインピーダンス調整ビットを変化させ、上記内蔵抵抗に一致したことの検出信号が用いられる。
【００２６】
つまり、インピーダンス調整ビットが正しく更新されなかったり、インピーダンス調整ビットに対応して出力ＭＯＳＦＥＴが正しくオン状態にならなかったりしても、自動調整用カウンタには計数出力が存在している。上記可否判定結果信号は、上記自動調整用カウンタの計数出力が調整ビットとして有効なものであるか否かを表すものとされる。同図では、上記可否判定結果信号を出力するためのＢ／Ｓが省略されているが、上記バウンダリスキャン用レジスタのいれずれかに組み込まれている。上記可否判定結果信号は、特に制限されないが、上記自動調整用カウンタの計数出力である調整ビットを対応する上記バウンダリスキャン用レジスタＢ／Ｓにパラレルに取り込むようにするタイミング信号としても利用される。
【００２７】
図４には、上記インピーダンス調整回路とＴＡＰやＢ／Ｓを含んだＪＴＡＧ回路を用いたテスト方法の他の一実施例のフローチャート図が示されている。この実施例では、電流測定前にインピーダンス調整ビットが製造上の不具合で断線等の不具合を確認する為にマニュアル測定コードの設定によって、インピーダンス調整ビットの初期値を設定してから、機能テストを行う。つまり、ステップ（１）において、マニュアル測定コード設定が行われる。このマニュアル測定コードによって自動調整用カウンタの動作が指定される。例えば、前記のように調整ビットが３ビットなら０００から１００までの４回の計数が行われることを確認する。この確認動作は、上記期待値と上記計数値との比較し、その一致／不一致により判定することができる。
【００２８】
実際のインピーダンス調整ビットは、例えば６ビットを用いて６４通りのインピーダンス調整が可能にされる。この場合には、００００００から１００００までの３２回の計数動作を確認する。１０００００から１１１１１１までは上記と同じ動作の繰り返しであるので省略できるものである。このような動作確認は、上記３２回の計数動作で上記１０００００が得られることを出力端子ＴＯから出力させる。テスタは、上記出力端子ＴＯからの出力結果を受けて、ステップ（２）によりインピーダンス調整ビット機能テストの実施を指示する。ステップ（３）は、前記可否判定結果信号を得るものである。ステップ（４）は、電流測定回路に設けられたカウンタにより電流測定用のインピーダンス調整ビットが生成されて、上記自動調整用カウンタにセットされて電流測定用のインピーダンス調整ビットの設定が行われる。
【００２９】
上記ステップ（４）は、ステップ（３）の機能テストの結果（パス／フェイル）に関わらず上記インピーダンス調整ビットの機能テストで得られた調整ビットに対応した出力回路に流れる電流（インピーダンス）を入出力端子ＤＱに接続された電流測定回路で測定する。フェイルにより自動調整用カウンタの計数値が６ビットの場合、００００００→０００００１→００００１０→０００１００…のように次調整ビットが設定されて出力ＭＯＳＦＥＴが１個ずつ動作状態にされて全ビットの電流が調べられる。
【００３０】
このテスト方法は、まず自動調整用カウンタが正しく動作して調整ビットを正しく形成することができることを確認した上で、上記インピーダンス調整ビット機能テストが実施される。これにより、前記図７や図８で示したようにインピーダンス調整ビットに対応して逐一電流測定を行うような無駄がない。
【００３１】
図５には、上記インピーダンス調整回路とＴＡＰやＢ／Ｓを含んだＪＴＡＧ回路を用いたテスト方法の更に他の一実施例のフローチャート図が示されている。この実施例では、自動判定後自動電流テスト（不良結果の電流測定回避）が行われる。ステップ（１）では、前記図４と同様にマニュアル測定コードの設定によって、自動調整用カウンタの動作が正しく行われるこが確認される。
【００３２】
ステップ（２）のインピーダンス調整ビット機能テストと、ステップ（３）の結果及びステップ（４）の結果回避回路シリアル転送は、電流測定前にインピーダンス調整ビットが製造上の不具合である断線等の有無を確認する為に前記図４と同様に予めインピーダンス調整ビットの機能テストを全ビットについて行う。この機能テストにより断線の有無がパス／フェイルに対応してシリアルに結果回避回路に送られる。この後、ステップ（５）により、内蔵抵抗を用いて自動調整用カウンタを動作させて、インピーダンス調整ビットを生成する。上記結果回避回路により上記断線等があったビットは、設定しても意味が無いので自動調整動作ではパスされる。
【００３３】
ステップ（６）により上記内蔵抵抗に一致した調整ビットにより電流測定し、電流測定回路のカウンタにより次のインピーダンス調整ビットを設定する。この動作においても、上記結果回避回路によって回避した次のパスビットが設定される。内蔵抵抗により上記のように自動調整動作を実施し、それとその周辺の電流測定のみによってインピーダンス調整回路の動作が正しく行われることの判断を行うものである。
【００３４】
このテスト方法は、まず自動調整用カウンタが正しく動作して調整ビットを正しく形成することができることを確認した上で、上記インピーダンス調整ビット機能テストが実施され、その上でインピーダンス調整ビットに自動調整動作時の値又は任意の値を設定し、内蔵抵抗を用いた実際に則したインピーダンス調整動作を実施し、電流測定を行なう。この動作を行う為に、ビット幅を任意に設定し格納するビット幅設定レジスタを持つ。これにより、前記図７や図８で示したようにインピーダンス調整ビットに対応して逐一電流測定を行うような無駄がない。設定可能な全インピーダンスを逐一調べるのではなく、自動調整用カウンタの動作の確認し、確認されたものについて、内蔵抵抗により自動調整動作を実施し、それとその周辺の電流測定のみによってインピーダンス調整回路の動作が正しく行われることの判断を行うものである。
【００３５】
以上説明した本願発明では、インピーダンス自動調整回路を備えたインピーダンス付Ｉ／Ｏ（ＤＯＢ＋ＩＭＰ）のテストにおいて境界スキャンテストに準じたバウンダリスキャンを用いるので、テスト回路の標準化（ＪＴＡＧ）が可能となる。インピーダンス調整回路を制御する専用の命令レジスタコードを有し、それによりインピーダンス調整回路を動作させる。インピーダンス自動調整回路において自動調整された設定ビットを、可否判定結果を認識してその変化点をもとにバウンダリスキャン用レジスタに格納する。これにより、自動調整された設定ビットを簡単にＢ／Ｓに取り込むことができる。
【００３６】
ＴＡＰからの命令によってインピーダンステスト実行時に有効なリファレンスとなるトランジスタを用いた内蔵抵抗を有することによって、インピーダンス調整回路による自動調整回路を、外部端子に抵抗素子を接続させることなく実施できる。例えば、ウェハ上に半導体装置が形成されたプローブテストにおいても、上記テストを実施することができる。また、半導体装置をシステムに搭載した状態においても、内蔵抵抗を用いたインピーダンス調整回路の動作試験が可能になる。
【００３７】
上記インピーダンス調整回路のテストの他に、ユーザー使用時およびスタンバイ電流測定時には命令コードによって出力ＭＯＳＦＥＴを全てカットオフする機能を設けるようにすることもできる。前記のようにＩ／Ｏ回路への出力として、ユーザー回路時のバウンダリスキャンを経由しないダイレクトな結果出力ＴＯと、自動調整された設定ビットをデータレジスタで選択することができる。
【００３８】
上記実施例では、境界スキャンテストに準じたバウンダリスキャンを用いることでインピーダンスマッチングテストの際、回路の共有化によりテスト回路設計のコストを少なくすることが可能である。使用するピン数を少なくすることが出来、同時テストが可能となる。ボード上でのシステムテストとしてインピーダンスの機能テストを行える。そして、テスト時間の短縮化によりテスト効率の向上を図ることができる。
【００３９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、インピーダンス調整回路の具体的構成は、外部抵抗に対応して出力インピーダンス調整が可能なものであれば何であってもよい。また、インピーダンス調整の他に、スルーレート調整機能も合わせて持つようにするものであってもよい。半導体装置は、前記高速スタティック型ＲＡＭやＭＰＵの他、上記出力インピーダンス調整機能を持つＡＳＩＣ製品及びＳＯＣ製品のような半導体装置であればよい。
【産業上の利用可能性】
【００４０】
この発明は、インピーダンス調整回路を有する半導体装置とそのテスト方法として広く利用できる。
【図面の簡単な説明】
【００４１】
【図１】この発明に係る半導体装置の一実施例の要部ブロック図である。
【図２】図１のインピーダンス調整回路とＪＴＡＧ回路を用いたテスト方法の一実施例のフローチャート図である。
【図３】図２のテスト方法に対応した動作説明図である。
【図４】図１のインピーダンス調整回路とＪＴＡＧ回路を用いたテスト方法の他の一実施例のフローチャート図である。
【図５】図１のインピーダンス調整回路とＪＴＡＧ回路を用いたテスト方法の更に他の一実施例のフローチャート図である。
【図６】本願発明に先立って検討されたテスト回路のブロック図である。
【図７】図６のテスト回路のテスト動作を説明するためのフローチャート図である。
【図８】図７のテスト動作に対応した電圧特性図である。
【符号の説明】
【００４２】
Ｂ／Ｓ…バウンダリスキャン用レジスタ、ＤＯＢ＋ＩＭＰ…出力回路（インピーダンス調整付）、ＤＩＢ…入力回路、ＴＡＰ…テスト入出力回路（テスト・アクセス・ポート）、Ｑ１〜Ｑ３…Ｐチャネル出力ＭＯＳＦＥＴ、Ｑ４〜Ｑ６…Ｎチャネル出力ＭＯＳＦＥＴ。
【図１】
2010133881.tif 000003
【図２】
2010133881.tif 000004
【図３】
2010133881.tif 000005
【図４】
2010133881.tif 000006
【図５】
2010133881.tif 000007
【図６】
2010133881.tif 000008
【図７】
2010133881.tif 000009
【図８】
2010133881.tif 000010