(57)【要約】【課題】ＳＲＡＭの回路面積の増大を抑制しつつＳＮＭの小さな異常メモリセルの検出感度を向上させる。【解決手段】本発明によるＳＲＡＭは、メモリセル１０と、テストモード時、通常モード時においてメモリセル１０へのアクセスに利用される信号の信号レベルを変更し、メモリセル１０に対してディスターブをかける制御回路３０とを具備する。本発明による制御回路３０は、ディスターブの大きさを任意に設定するようにメモリセル１０へのアクセスに利用される信号の信号レベルを変更できる。【選択図】図５
2010182344.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
テストモード時、通常モード時において前記メモリセルへのアクセスに利用される信号の信号レベルを変更し、前記メモリセルに対してディスターブをかける制御回路と、
を具備し、
制御回路は、前記ディスターブの大きさを任意に設定するように前記信号レベルを変更できる
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）。
【請求項２】
請求項１に記載のＳＲＡＭにおいて、
通常モード時、前記メモリセルに対するデータの書き込み前又は読み出し前に、前記メモリセルが接続されるビット線対を電源電圧でプリチャージするプリチャージ回路を更に具備し、
リードテストモードにおけるデータの読み出し前において、前記制御回路は、前記電源電圧よりも低い電圧のプリチャージ信号を前記プリチャージ回路に供給し、
前記プリチャージ回路は、前記プリチャージ信号で前記ビット線対をプリチャージする
ＳＲＡＭ。
【請求項３】
請求項１又は２に記載のＳＲＡＭにおいて、
リードテストモードにおけるデータの読み出し前において、前記制御回路は、通常モードよりも高い電圧で前記メモリセルに接続されるワード線を活性化する
ＳＲＡＭ。
【請求項４】
請求項３に記載のＳＲＡＭにおいて、
ライトテストモードにおいて、前記メモリセルの保持データに対する反転データを前記メモリセルに書き込む際、前記制御回路は、通常モードよりも低い電圧で前記ワード線を活性化する
ＳＲＡＭ。
【請求項５】
請求項１から４のいずれか１項に記載のＳＲＡＭにおいて、
リードテストモードにおけるデータの読み出し前において、前記制御回路は、前記メモリセルへ供給する電源電圧を通常モード時よりも低い電圧に変更する
ＳＲＡＭ。
【請求項６】
請求項５に記載のＳＲＡＭにおいて、
ライトテストモードにおいて、前記メモリセルの保持データに対する反転データを前記メモリセルに書き込む際、前記メモリセルへ供給する電源電圧を通常モード時よりも高い電圧に変更する
ＳＲＡＭ。
【請求項７】
メモリセルにデータを書き込むステップと、
テストモード時、通常モード時において前記メモリセルへのアクセスに利用される信号の信号レベルを変更し、前記メモリセルに対してディスターブをかけるステップと、
を具備し、
前記信号レベルは、前記ディスターブの大きさを任意に設定するように変更され得る
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のテスト方法。
【請求項８】
請求項７に記載のＳＲＡＭのテスト方法において、
前記ディスターブをかけるステップは、リードテストモードにおけるデータの読み出し前において、通常モード時よりも低い電圧のプリチャージ信号をプリチャージ回路に供給するステップを備え、
前記プリチャージ回路が、前記プリチャージ信号で前記メモリセルに接続されるビット線対をプリチャージするステップと、
前記メモリセルからデータを読み出すステップと、
を更に具備する
ＳＲＡＭのテスト方法。
【請求項９】
請求項７又は８に記載のＳＲＡＭのテスト方法において、
前記ディスターブをかけるステップは、リードテストモードにおけるデータの読み出し前において、通常モードよりも高い電圧で前記メモリセルに接続するワード線を活性化するステップを備える
ＳＲＡＭのテスト方法。
【請求項１０】
請求項９に記載のＳＲＡＭのテスト方法において、
前記ディスターブをかけるステップは、ライトテストモードにおいて、前記メモリセルの保持データに対する反転データを前記メモリセルに書き込む際、通常モードよりも低い電圧で前記ワード線を活性化するステップを備える
ＳＲＡＭのテスト方法。
【請求項１１】
請求項７から１０のいずれか１項に記載のＳＲＡＭのテスト方法において、
前記ディスターブをかけるステップは、リードテストモードにおけるデータの読み出し前において、前記メモリセルへ供給する電源電圧を通常モード時よりも低い電圧に変更するステップを備える
ＳＲＡＭのテスト方法。
【請求項１２】
請求項１１に記載のＳＲＡＭのテスト方法において、
前記ディスターブをかけるステップは、ライトテストモードにおいて、前記メモリセルの保持データに対する反転データを前記メモリセルに書き込む際、前記メモリセルへ供給する電源電圧を通常モード時よりも高い電圧に変更するステップを備える
ＳＲＡＭのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ、及びＳＲＡＭのテスト方法に関する。
【背景技術】
【０００２】
図１は、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＳＲＡＭにおけるメモリセル１００及び周辺回路の構成を示す図である。図１を参照して、メモリセル１００は、２つのＣＭＯＳインバータＩＮＶ１０、ＩＮＶ２０で構成した正帰還ループ（フリップフロップ）と、ビット線対ＢＬ１０、ＢＶ２０とインバータＩＮＶ１０、ＩＮＶ２０との接続を制御する２つのＮチャネル型ＭＯＳトランジスタＮ１１０、Ｎ１２０（以下、選択トランジスタＮ１１０、Ｎ１２０と称す）を備える。
【０００３】
詳細には、２つのインバータＩＮＶ１０、ＩＮＶ２０は、第１電源ＶＤＤと第２電源（ＧＮＤ）との間に接続される。インバータＩＮＶ１０の出力はノードＮＤ１１０を介してインバータＩＮＶ２０の入力に接続され、インバータＩＮＶ２０の出力はノードＮＤ１２０を介してインバータＩＮＶ１０の入力に接続される。ノードＮＤ１１０は、ゲートがワード線ＷＬ１００に接続された選択トランジスタＮ１１０を介してビット線ＢＬ１０に接続され、ノードＮＤ１２０は、ゲートがワード線ＷＬ１００に接続された選択トランジスタＮ１２０を介してビット線ＢＬ２０に接続される。
【０００４】
ワード線ＷＬ１００が活性化されることで、選択トランジスタＮ１１０、Ｎ１２０はオン状態となり、ノード対ＮＤ１１０、１２０とビット線対ＢＬ１０、ＢＬ２０は電気的に接続される。これにより、ノード対ＮＤ１１０、１２０は、ビット線対ＢＬ１０、ＢＬ２０から供給された電圧を保持する（データライト）。あるいは、ノード対ＮＤ１１０、１２０で保持された電圧がビット線対ＢＬ１０、ＢＬ２０を介して図示しないセンスアンプに入力される。センスアンプでは入力された電圧と閾値とを比較して、データの値を確定する（データリード）。このように、メモリセル１００に対するデータの書き込み、又はメモリセル１００からのデータの読み出しが行なわれる。
【０００５】
又、データの書き込み及び読み出し前には、プリチャージ回路２００によってビット線対ＢＬ１０、ＢＬ２０が電源電圧ＶＤＤにプリチャージされる。プリチャージ回路２００は、ゲートに入力されるプリチャージ制御信号ＰＲＢ１０に応じて、第１電源ＶＤＤとビット線対ＢＬ１０、ＢＬ２０とを電気的に接続するＰチャネル型ＭＯＳトランジスタＰ１０、Ｐ２０（以下、プリチャージトランジスタＰ１０、Ｐ２０と称す）を備える。
【０００６】
このような構成のＳＲＡＭに対してリードテストを行なった場合、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）が小さく不良発生率が高いメモリセルを不良セルとして検出できない場合がある。
【０００７】
図１及び図２を参照して、従来技術によるリードテストの動作とその問題点について説明する。図２は、従来技術によるリードテストの動作を示すタイミングチャートである。
【０００８】
時刻Ｔ１までに、ノードＮＤ１１０に“１”が、ノードＮＤ１２０に“０”が書き込まれる。時刻Ｔ１において、プリチャージ制御信号ＰＲＢ１０がローレベルに遷移することでビット線対ＢＬ１０、ＢＬ２０はハイレベルにプリチャージされる。時刻Ｔ２において、プリチャージ制御信号ＰＲＢ１０がハイレベルに遷移するとともに、ワード線ＷＬ１００が活性化されメモリセルが選択される。これによりビット線対ＢＬ１０、ＢＬ２０と第１電源ＶＤＤとの接続が切り離され、メモリセル１００に書き込まれたデータがリードされる。
【０００９】
時刻Ｔ２からワード線ＷＬ１００が非活性化される時刻Ｔ３までの間、ハイレベルにプリチャージされたビット線ＢＬ２０によって、データ“０”を保持するノードＮＤ１２０の電圧が引き上げられる。ここで、メモリセル１００が正常である場合、ノードＮＤ１２０における電圧は、インバータＩＮＶ１０の論理閾値電圧よりも低い電圧までしか上昇しない。このため、ノードＮＤ１２０の電圧は、ビット線ＢＬ２０のディスチャージに伴いローレベル（データ“０”）に復帰する。この場合、時刻Ｔ３までに読み出されるデータは書き込みデータと同じ値となり、メモリセルが正常であることが確認される。一方、メモリセル１００に異常があり、ノードＮＤ１２０における電圧が、インバータＩＮＶ１０の論理閾値電圧を超える場合、事前に書き込まれたデータと異なる（反転した）データが読み出される（図示なし）。このような場合、当該メモリセルは異常なメモリセルと判定される。
【００１０】
しかし、メモリセル１００に異常があっても、ノードＮＤ１２０における電圧が、インバータＩＮＶ１０の論理閾値電圧よりも低い電圧までしか上昇せず、書き込みデータが反転しない場合がある。これは、データを読み出す際、ビット線ＢＬ２０がディスチャージされるため、ノードＮＤ１２０の電圧上昇よりも速くビット線ＢＬ２０の電荷が放出されるからである。このように、メモリセル１００に異常があった場合でも、書き込みデータと同じ値のデータを読み出し、エラーなし（正常）と判定されることがある。
【００１１】
時刻Ｔ３〜Ｔ５では、時刻Ｔ１〜Ｔ３の動作を繰り返す。
【００１２】
以上のように、従来技術によるリードテストでＳＮＭの検査を行なっても、メモリセルの異常を検出できない場合がある。このような問題を解決するテスト用回路が、例えば、Ａｎｎｅ  Ｍｅｉｘｎｅｒ，  Ｊａｓｈ  Ｂａｎｉｋ著  Ｗｅａｋ  Ｗｒｉｔｅ  Ｔｅｓｔ  Ｍｏｄｅ：Ａｎ  ＳＲＡＭ  Ｃｅｌｌ  Ｓｔａｂｉｌｉｔｙ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ  Ｔｅｃｈｎｉｑｕｅ，Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｔｅｓｔ  ｃｏｎｆｅｒｅｎｃｅ，  １９９７に記載されている（非特許文献１）。
【００１３】
図３及び図４を参照して、非特許文献１に記載のテスト用回路を用いたリードテストの動作を説明する。図３は、非特許文献１に記載のメモリセル１００及び周辺回路（プリチャージ回路２００、テスト用回路３００）の構成を示す図である。図４は、非特許文献１に記載のテスト用回路３００を用いたリードテストの動作を示すタイミングチャートである。
【００１４】
テスト開始から時刻Ｔ２までは、図２に示す従来例の動作と同じである。時刻Ｔ２において、プリチャージ制御信号ＰＲＢ１０がハイレベルに遷移するとともに、ワード線ＷＬ１００が活性化されメモリセルが選択される。この際、テスト用回路３００に入力される制御信号ＷＲ０がハイレベル、制御信号ＷＲ１がローレベルとなることで、ビット線ＢＬ２０の電圧は第１電源ＶＤＤにより高電位側に引き上げられ、ビット線ＢＬ１０の電圧は、ＧＮＤにより低電位側に引き下げられる。
【００１５】
ノードＮ１２０の電圧が引き上げられ、ノードＮ１１０の電圧が引き下げられることにより、インバータＩＮＶ１０の論理閾値電圧は、実際の値より引き下げられ、インバータＩＮＶ２０の論理閾値電圧は引き上げられる。すなわち、テスト用回路３００によって、ノード対Ｎ１１０、１２０で保持しているデータは反転し易い状態となる。このため、従来技術ではデータが反転しないような異常メモリセルでも、プリチャージされたビット線ＢＴ２０の接続によって書き込みデータは反転し異常を検出することができる。ここで、テスト用回路３００は、正常メモリセルの場合にはデータの反転が起こらないようにノード電圧のプルアップ又はプルダウンを行なう。従って、非特許文献１に記載の方法によれば、ＳＮＭが小さく従来技術では検出できない異常メモリセルを検出することが可能となる。
【００１６】
又、メモリセルを構成するインバータの負荷回路のインピーダンスを変更することで、ノードで保持するデータを反転し易い状態とし、異常メモリセルの検出感度を上げる技術が特開平７−１８２８９５に記載されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平７−１８２８９５
【非特許文献】
【００１８】
【非特許文献１】Ａｎｎｅ  Ｍｅｉｘｎｅｒ，  Ｊａｓｈ  Ｂａｎｉｋ著  Ｗｅａｋ  Ｗｒｉｔｅ  Ｔｅｓｔ  Ｍｏｄｅ：Ａｎ  ＳＲＡＭ  Ｃｅｌｌ  Ｓｔａｂｉｌｉｔｙ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ  Ｔｅｃｈｎｉｑｕｅ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｔｅｓｔ  ｃｏｎｆｅｒｅｎｃｅ，  １９９７
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、非特許文献１に記載の技術では、テスト用回路３００を新たに追加するため、半導体記憶装置全体の回路面積が増大してしまう。又、特許文献１に記載の技術では、メモリセル毎に、テスト信号に応じてインピーダンスが変更される負荷抵抗を挿入する必要がある。このため、回路面積を増大せずに、ＳＮＭが小さく不良発生確率が高いメモリセルを検出する技術が求められている。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２１】
本発明によるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、メモリセル（１０）と、テストモード時、通常モード時においてメモリセル（１０）へのアクセスに利用される信号の信号レベルを変更し、メモリセル（１０）に対しディスターブをかける制御回路とを具備する。本発明による制御回路は、ディスターブの大きさを任意の大きさに設定するようにメモリセル（１０）へのアクセスに利用される信号の信号レベルを変更できる。
【００２２】
本発明によるＳＲＡＭのテスト方法は、メモリセル（１０）にデータを書き込むステップと、テストモード時、通常モード時においてメモリセル（１０）へのアクセスに利用される信号の信号レベルを変更し、メモリセル（１０）に対してディスターブをかけるステップとを具備する。メモリ（１０）へのアクセスに利用される信号の信号レベルは、メモリセル（１０）へのディスターブの大きさを任意に設定するように変更され得る。
【００２３】
本発明では、通常モードにおいて、メモリセル（１０）へのアクセス（リード又はライト）に利用される信号の信号レベルを任意の大きさに変更することで、メモリセル（１０）に対するディスターブの大きさを変更し、保持データを反転し易い状態、あるいはデータの書き込みを困難とする状態に設定する。これにより、追加する回路面積の増加を抑制しつつ異常メモリセルの検出感度を向上させることができる。
【発明の効果】
【００２４】
本発明によれば、ＳＲＡＭの回路面積の増大を抑制しつつＳＮＭの小さな異常メモリセルの検出感度を向上することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、一般的なＳＲＡＭの構成の一例を示す図である。
【図２】図２は、従来技術によるＳＲＡＭに対するリードテストの一例を示すタイミングチャートである。
【図３】図３は、従来技術によるＳＲＡＭの構成の他の一例を示す図である。
【図４】図４は、従来技術によるＳＲＡＭに対するリードテストの他の一例を示すタイミングチャートである。
【図５】図５は、本発明によるＳＲＡＭの第１の実施の形態における構成の一部を示す図である。
【図６】図６は、第１の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図７】図７は、本発明によるプリチャージ制御回路の構成の一例を示す図である。
【図８】図８は、本発明によるプリチャージ制御回路のリードテスト動作を示すタイミングチャートである。
【図９】図９は、本発明によるプリチャージ制御回路の構成の他の一例を示す図である。
【図１０】図１０は、本発明によるＳＲＡＭの第２の実施の形態における構成の一部を示す図である。
【図１１】図１１は、第２の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図１２】図１２は、本発明によるワード線制御回路の構成の一例を示す図である。
【図１３】図１３（ａ）は、本発明によるワード線制御回路のリードテスト動作を示すタイミングチャートである。図１３（ｂ）は、本発明によるワード線制御回路のライトテスト動作を示すタイミングチャートである。
【図１４】図１４は、第２の実施の形態におけるＳＲＡＭに対するライトテストの動作を示すタイミングチャートである。
【図１５】図１５は、本発明によるＳＲＡＭの第３の実施の形態における構成の一部を示す図である。
【図１６】図１６は、第３の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図１７】図１７は、本発明による電源制御回路の構成の一例を示す図である。
【図１８】図１８（ａ）は、本発明による電源制御回路のリードテスト動作を示すタイミングチャートである。図１８（ｂ）は、本発明による電源制御回路のライトテスト動作を示すタイミングチャートである。
【図１９】図１９は、第３の実施の形態におけるＳＲＡＭに対するライトテストの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２６】
本発明によるＳＲＡＭは、複数のワード線及びビット線対に接続され、アレイ状に配列された複数のメモリセルを具備する。複数のメモリセルの各々にはプリチャージ回路が接続される。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２７】
１．第１の実施の形態
図５及び図６を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第１の実施の形態を説明する。
【００２８】
（ＳＲＡＭの構成）
図５は、第１の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第１の実施の形態におけるＳＲＡＭは、ビット線対ＢＬ１、ＢＬ２及びワード線ＷＬ１０に接続されたメモリセル１０と、ビット線対ＢＬ１、ＢＬ２をプリチャージするプリチャージ回路２０と、プリチャージ回路２０を制御するプリチャージ制御回路３０を具備する。プリチャージ制御回路３０は、図示しない他のビット線対に接続されたプリチャージ回路も制御する。
【００２９】
図５を参照して、メモリセル１０は、２つのＣＭＯＳインバータＩＮＶ１、ＩＮＶ２で構成した正帰還ループ（フリップフロップ）と、ビット線対ＢＬ１、ＢＶ２とインバータＩＮＶ１、ＩＮＶ２との接続を制御する２つのＮチャネル型ＭＯＳトランジスタＮ１１、Ｎ１２（以下、選択トランジスタＮ１１、Ｎ１２と称す）を備える。
【００３０】
詳細には、２つのインバータＩＮＶ１、ＩＮＶ２は、第１電源ＶＤＤと第２電源（ＧＮＤ）との間に接続される。インバータＩＮＶ１は、ノードＮＤ１１を介して接続されるＰチャネル型ＭＯＳトランジスタＰ１１とＮチャネル型ＭＯＳトランジスタＮ１３を備える。インバータＩＮＶ２は、ノードＮＤ１２を介して接続されるＰチャネル型ＭＯＳトランジスタＰ１２とＮチャネル型ＭＯＳトランジスタＮ１４を備える。インバータＩＮＶ１の出力はノードＮＤ１１を介してインバータＩＮＶ２の入力に接続され、インバータＩＮＶ２の出力はノードＮＤ１２を介してインバータＩＮＶ１の入力に接続される。ノードＮＤ１１は、ゲートがワード線ＷＬ１０に接続された選択トランジスタＮ１１を介してビット線ＢＬ１に接続され、ノードＮＤ１２は、ゲートがワード線ＷＬ１０に接続された選択トランジスタＮ１２を介してビット線ＢＬ２に接続される。
【００３１】
ワード線ＷＬ１０が活性化されることで、選択トランジスタＮ１１、Ｎ１２はオン状態となり、ノード対ＮＤ１１、１２とビット線対ＢＬ１、ＢＬ２は電気的に接続される。これにより、ノード対ＮＤ１１、１２は、ビット線対ＢＬ１、ＢＬ２から供給された電圧を保持する（データライト）。あるいは、ノード対ＮＤ１１、１２で保持された電圧がビット線対ＢＬ１、ＢＬ２を介して図示しないセンスアンプに入力される。センスアンプでは入力された電圧と閾値とを比較して、データの値を確定する（データリード）。このように、メモリセル１０に対するデータの書き込み、又はメモリセル１０からのデータの読み出しが行なわれる。
【００３２】
プリチャージ回路２０は、第１電源ＶＤＤとビット線ＢＬ１と間に接続されたＰチャネル型ＭＯＳトランジスタＰ１と、第１電源ＶＤＤとビット線ＢＬ２との間に接続されたＰチャネル型ＭＯＳトランジスタＰ２を備える。以下ではＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２をプリチャージトランジスタＰ１、Ｐ２と称す。プリチャージトランジスタＰ１は、ゲートに入力されるプリチャージ制御信号ＰＲＢ１に応じてビット線ＢＬ１と第１電源ＶＤＤとの電気的接続を制御する。プリチャージトランジスタＰ２は、ゲートに入力されるプリチャージ制御信号ＰＲＢ１に応じてビット線ＢＬ２と第１電源ＶＤＤとの電気的接続を制御する。テストモードの際、第１の実施の形態におけるプリチャージトランジスタＰ１、Ｐ２には、共通のプリチャージ制御信号ＰＲＢ１が入力され、ビット線対ＢＬ１、ＢＬ２へのプリチャージが同時に行なわれる。
【００３３】
通常モードの際、プリチャージ制御回路３０は、従来技術と同様にメモリセルに対するデータの書き込み及び読み出し前において、ローレベルのプリチャージ制御信号ＰＲＢ１を出力し、データの書き込み及び読み出し時には、プリチャージ制御信号ＰＲＢ１をハイレベルに遷移させる。これにより、プリチャージ回路２０は、データの書き込み及び読み出し前にビット線対ＢＬ１、ＢＬ２をプリチャージする。一方、リードテストモードでは、プリチャージ制御回路３０は、通常モードと異なる制御を行なう。リードテストモードにおける動作の詳細は後述する。テストモード時においてプリチャージ制御回路３０は、外部のテスト装置（図示なし）からの制御信号に応じてプリチャージ制御信号ＰＲＢ１を出力しても良い。
【００３４】
第１の実施の形態におけるＳＲＡＭでは、テストモードの際、プリチャージ回路２０は、ビット線対ＢＬ１０、ＢＬ２０を、任意に設定可能な電圧でプルアップする。これによりノードＮＤ１２の電圧は引き上げられ易くなり、インバータＩＮＶ１１の閾値電圧を超え易くなる。本発明では、プリチャージ回路２０に供給するプリチャージ制御信号ＰＲＢ１（ゲート電圧）の大きさを、任意の大きさに変更することで、メモリセル１０のＳＮＭを積極的に縮小し、データが反転し易い状態とすることができる。これにより、従来の手法では検出できないＳＮＭの小さな異常なメモリセルを検出することができる。
【００３５】
（テストモードにおける動作）
図６を参照して、テストモードにおけるＳＲＡＭの第１の実施の形態における動作の詳細を説明する。図６は、第１の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００３６】
テストモードでは、データの書き込み（〜時刻Ｔ１）、ビット線のプリチャージ（時刻Ｔ１〜時刻Ｔ２）、ＳＮＭ縮小処理（時刻Ｔ２〜時刻Ｔ３）、データリードのためのビット線のプリチャージ（時刻Ｔ３〜時刻Ｔ４）、データの読み出し（時刻Ｔ４〜時刻Ｔ５）、及び異常の有無判定（時刻Ｔ５〜）が行なわれる。
【００３７】
先ず、時刻Ｔ１までに、ワード線ＷＬ１０が活性化されノードＮＤ１１に“１”（ハイレベル）が、ノードＮＤ１２に“０”（ローレベル）が書き込まれる。この際、プリチャージ回路２０は、通常モードと同様に、ハイレベルのプリチャージ制御信号ＰＲＢ１に応じて第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２との接続を切断する。時刻Ｔ１において、プリチャージ制御信号ＰＲＢ１はローレベル（ＶＬ）に遷移するとともに、ワード線ＷＬ１０は非活性化される。これにより、メモリセル１０はビット線対ＢＬ１、ＢＬ２から切り離され、ビット線対ＢＬ１、ＢＬ２はプリチャージ回路２０によってハイレベルにプリチャージされる。
【００３８】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ１は予め設定された電圧Ｖｇに遷移し、ワード線ＷＬ１０が活性化される。これにより、プリチャージ回路２０からノード対ＮＤ１１、ＮＤ１２に対し、ビット線対ＢＬ１、ＢＬ２を介して所定の電圧が供給される。プリチャージ回路２０によるノード対ＮＤ１１、ＮＤ１２への電圧供給は、時刻Ｔ３においてワード線ＷＬ１０が非活性化されるまで行われる。
【００３９】
詳細には、時刻Ｔ２から時刻Ｔ３の間、プリチャージ制御回路３０によって、プリチャージ制御信号ＰＲＢ１の信号レベルは、予め設定された電圧Ｖｇに遷移する。プリチャージ制御信号ＰＲＢ１が電圧Ｖｇとなることで、プリチャージトランジスタＰ１、Ｐ２のオン抵抗が所定の値まで下がり、ビット線対ＢＬ１、ＢＬ２は、所定の電圧に引き上げられる。この際、ワード線ＷＬ１０が活性化されているため、ノードＮＤ１２の電圧はローレベル“０”から所定の電圧だけ引き上げられ、ノードＮＤ１１の電圧は、ハイレベル“１”から所定の電圧だけ降下する。これにより、ローレベル“０”を保持するノードＮＤ１２の電圧は、通常モード時に比べ引き上げられ易くなりインバータＩＮＶ１の論理閾値電圧を超え易くなる。あるいはハイレベル“１”を保持するノードＮＤ１１の電圧は、通常モード時に比べ引き下げられ易くなりインバータＩＮＶ２の論理閾値電圧を下回り易くなる。すなわち、プリチャージ制御信号Ｖｇに応じた所定の電圧がビット線対ＢＬ１、ＢＬ２（ノードＮＤ１、ＮＤ２）に供給されることで、メモリセル１０のＳＮＭが縮小され、メモリセル１０が保持するデータが反転し易い状態となる。
【００４０】
本発明では、ビット線ＢＬ１、ＢＬ２のプリチャージ後、プリチャージ制御信号ＰＲＢ１の信号レベルを任意に設定可能な電圧Ｖｇとすることで、プリチャージトランジスタＰ１、Ｐ２のオン抵抗を任意の値に制御する。ここで、電圧Ｖｇはプリチャージ制御信号ＰＲＢ１のハイレベル（ＶＨ＝ＶＤＤ）からローレベル（ＶＬ＝０）の間の任意の値に設定されることが好ましい。これにより、プリチャージ回路２０は、メモリセル１０に対して任意の大きさのディスターブをかけることができる。すなわち、メモリセル１０のＳＮＭの縮小率をプリチャージ回路２０によって任意に変更することができる。例えば、ＳＮＭの縮小率を大きくした場合（大きくディスターブした場合）、ローレベル“０”を保持するノードＮＤ１２のチャージアップ能力は増大し、ノードＮＤ１２の電圧は大きく増大する。反対にＳＮＭの縮小率が小さくした場合（小さくディスターブした場合）、ローレベル“０”を保持するノードＮＤ１２のチャージアップ能力は減少し、ノードＮＤ１２の電圧の増大量は減少する。  
【００４１】
ここで、メモリセル１０が正常である場合、メモリセル１０のＳＮＭが縮小されても、上昇したノードＮＤ１２の電圧はインバータＩＮＶ１の論理閾値電圧を超えず、下降したノードＮＤ１１の電圧はインバータＩＮＶ２の論理閾値電圧を下回らない。すなわち、プリチャージ回路２０からの電圧供給があっても（ディスターブされても）、メモリセル１０に書き込まれたデータの反転は起こらない。
【００４２】
一方、ＳＮＭが小さく不良発生率が高いメモリセルの場合、インバータＩＮＶ１又はインバータＩＮＶ２の論理閾値電圧は異常な値を示す。この場合、正常なメモリセルと比較して、ノードＮＤ１２の電圧は、インバータＩＮＶ１の論理閾値電圧を超え易い。あるいはノードＮＤ１１の電圧は、インバータＩＮＶ２の論理閾値電圧を下回り易い。このような状態のメモリセル１０がプリチャージ回路２０によってディスターブされると、ノードＮＤ１２の電圧は通常以上に引き上げられる。ここで、インバータＩＮＶ１の論理閾値電圧が低い場合、ノードＮＤ１２の電圧は、インバータＩＮＶ１の論理閾値電圧を超えるため、メモリセル１０に書き込まれたデータの値は反転してしまう。例えば、Ｎチャネル型ＭＯＳトランジスタＮ１４が正常なものよりも高抵抗である場合、ノードＮＤ１２の電圧は、正常なメモリセルよりも大きく引き上げられるため、インバータＩＮＶ１の論理閾値電圧を超えてしまう。又、選択トランジスタＮ１２が正常なものよりも低抵抗である場合も同様に、ノードＮＤ１２の電圧は、正常なメモリセルよりも大きく引き上げられるため、インバータＩＮＶ１の論理閾値電圧を超えてしまう。更に、Ｐチャネル型ＭＯＳトランジスタＰ１１が正常なものよりも高抵抗である場合、インバータＩＮＶ１の論理閾値電圧は正常なメモリセルよりも低い値となるため、ディスターブによる電圧上昇によりノードＮＤ１２の電圧は、インバータＩＮＶ１の論理閾値電圧を超えてしまう。以上のような場合、ノード対ＮＤ１１、ＮＤ１２で保持するデータは反転する。
【００４３】
時刻Ｔ３から時刻Ｔ４において、データの読み出し処理のためのプリチャージ処理が行なわれる。詳細には、プリチャージ制御信号ＰＲＢ１はローレベル（ＶＬ）に遷移し、ワード線ＷＬ１０は非活性化される。これによりプリチャージ回路２０は、ビット線対ＢＬ１、ＢＬ２をハイレベルにプリチャージする。続く時刻Ｔ４から時刻Ｔ５の間において、メモリセル１０からデータが読み出される。ここではプリチャージ制御信号ＰＲＢ１がハイレベル（ＶＨ）に遷移するとともにワード線ＷＬ１０は活性化される。これにより第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２とが切り離され、メモリセル１０からデータが読み出される。
【００４４】
時刻Ｔ４から時刻Ｔ５の間にメモリセル１０から読み出されたデータと、時刻Ｔ１までに書き込まれたデータが一致する場合、メモリセル１０は正常と判定され、両者が異なる場合、異常有りと判定される。
【００４５】
本発明では、データの書き込み後、プリチャージ回路２０によって高電圧をノード対ＢＬ１、ＢＬ２に印加することで、メモリセル１０のＳＮＭを強制的に小さくする。ここではメモリセル１０のＳＮＭが正常値である場合、ＳＮＭが小さくなっても保持データが反転しない。一方、メモリセル１０のＳＮＭが所望の大きさよりも小さく、従来方法では検出されないような異常メモリセルの場合、プリチャージ回路２０によってＳＮＭが更に小さくなるため、保持データは反転してしまう。このように、本発明では、プリチャージ回路２０によって任意の縮小率でＳＮＭを小さくすることで異常メモリセルの検出感度を向上させることができる。又、本発明では、プリチャージ回路２０によるディスターブの大きさ（ＳＮＭの縮小率）を任意に設定できるため、回路の仕様や設計条件に応じて、異常メモリセルの検出感度を変更することができる。
【００４６】
上述の異常メモリセルの検出動作では、時刻Ｔ１までにノードＮＤ１１にデータ“１”を、ノードＮＤ１２にデータ“０”を保持させたが、これに対して反転したデータを書き込んでも良い。すなわち、時刻Ｔ１までにノードＮＤ１１にデータ“０”を、ノードＮＤ１２にデータ“１”を保持させて、上述と同様な動作を行いリードテストを行なっても良い。この場合、Ｎチャネル型ＭＯＳトランジスタＮ１３が高抵抗である異常メモリセル、選択トランジスタＮ１１が低抵抗である異常メモリセル、Ｐチャネル型ＭＯＳトランジスタＰ１２が高抵抗である異常メモリセルを検出できる。
【００４７】
本発明によるＳＲＡＭでは、データ“０”（ローレベル）を保持するノードの電圧を、ビット線容量にチャージされた電荷のみによって引き上げるのではなく、任意の電圧によって嵩上げする（バイアスする）。このため、従来技術によるリードテストでは検出できない（排除できない）異常ＳＲＡＭのＳＮＭを更に小さくして、検出感度を向上させることができる。
【００４８】
又、本発明によるＳＲＡＭと図１に示す従来技術との変更点は、テストモードにおけるプリチャージ制御回路の動作（時刻Ｔ２〜時刻Ｔ３におけるプリチャージ制御信号）と、プリチャージ回路２０を制御するプリチャージ制御信号ＰＲＢ１のみである。このため、メモリセル及びプリチャージ回路を変更することなく、ＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。すなわち、本発明によれば、プリチャージ制御回路３０を変更することで、回路面積を増大することなくＳＲＡＭの異常検出感度を向上させることができる。
【００４９】
更に、本発明によるＳＲＡＭでは、プリチャージ回路２０から任意に設定可能な電圧で、メモリセル１０における記憶ノードのプルアップ能力を制御している。このためメモリセル１０のＳＮＭ縮小率を適切な値に設定することができる。これにより、リードテスト（ＳＮＭテスト）における条件（マージン）を厳しくしたり、緩くしたりと所望の条件に変更することが可能となる。
【００５０】
図７及び図８を参照して、本発明によるプリチャージ制御回路３０の一例を説明する。図７は、プリチャージ制御回路３０の構成の一例を示す図である。図８は、プリチャージ制御回路３０のリードテスト時の動作を示すタイミングチャートである。図７を参照して、プリチャージ制御回路３０は、プリチャージ制御信号が入力され、プリチャージ制御信号ＰＲＢ１を出力するインバータと、テスト信号ＴＥＳＴＢに応じてプリチャージ制御信号ＰＲＢ１をプルアップするＰチャネル型ＭＯＳトランジスタＰＡ２とを備える。インバータは、共通接続されたゲートを入力とし、共通接続されたドレインを出力とするＰチャネル型ＭＯＳトランジスタＰＡ１とＮチャネル型ＭＯＳトランジスタＮＡ１とを備える。インバータは、第１電源（ＶＤＤ）と第２電源（ＧＮＤ）との間に接続される。Ｐチャネル型ＭＯＳトランジスタＰＡ２のゲートにはテスト信号ＴＥＳＴＢが入力され、ソースが第１電源（ＶＤＤ）に接続され、ドレインがインバータの出力に接続される。
【００５１】
図８を参照して、図７に示すプリチャージ制御回路３０のリードテスト時の動作を説明する。図８に示す時刻Ｔ１〜Ｔ５は、図６に示す時刻Ｔ１〜Ｔ５に対応している。時刻Ｔ１〜Ｔ５のうち、ＳＮＭ縮小処理（時刻Ｔ２〜時刻Ｔ３）以外の期間、テスト信号ＴＥＳＴＢはハイレベルにセットされ、プリチャージ制御回路３０は、通常モードと同様に、プリチャージ制御信号の信号レベルに応じたインバータ出力（ハイレベルＶＨ“１”又はローレベルＶＬ“０”）をプリチャージ制御信号ＰＲＢ１として出力する。
【００５２】
一方、ＳＮＭ縮小処理期間（時刻Ｔ２〜時刻Ｔ３）には、ハイレベルのプリチャージ制御信号とローレベルのテスト信号ＴＥＳＴＢがプリチャージ制御回路３０にセットされる。この状態では、Ｐチャネル型ＭＯＳトランジスタＰＡ２と、Ｎチャネル型ＭＯＳトランジスタＮＡ１がともにオンしているため、両トランジスタのオン抵抗比率でプリチャージ制御信号Ｂ１の信号レベル（電圧Ｖｇ）が決定する。このため、Ｐチャネル型ＭＯＳトランジスタＰＡ２と、Ｎチャネル型ＭＯＳトランジスタＮＡ１のオン抵抗を変更することで、プリチャージ制御信号ＰＲＢ１の電圧Ｖｇを任意に設定することができる。
【００５３】
図９は、プリチャージ制御回路３０の構成の他の一例を示す図である。図９を参照して、プリチャージ制御回路３０は、プリチャージ制御信号が入力され、プリチャージ制御信号ＰＲＢ１を出力するインバータと、テスト信号ＴＥＳＴに応じて電圧Ｖｇでプリチャージ制御信号ＰＲＢ１をプルアップするＮチャネル型ＭＯＳトランジスタＮＡ１３とを備える。インバータは、共通接続されたゲートを入力とし、共通接続されたドレインを出力とするＰチャネル型ＭＯＳトランジスタＰＡ１１とＮチャネル型ＭＯＳトランジスタＮＡ１１とを備える。インバータは、第１電源（ＶＤＤ）と第２電源（ＧＮＤ）との間に接続される。詳細には、Ｎチャネル型ＭＯＳトランジスタＮＡ１１のソースは、Ｎチャネル型ＭＯＳトランジスタＮＡ１２を介して接地される。Ｎチャネル型ＭＯＳトランジスタＮＡ１２は、ゲートに入力されるテスト信号ＴＥＳＴＢに応じてインバータと第２電源（ＧＮＤ）との接続を制御する。Ｎチャネル型ＭＯＳトランジスタＮＡ１３のゲートにはテスト信号ＴＥＳＴが入力され、ドレインが電源（Ｖｇ）に接続され、ソースがインバータの出力に接続される。
【００５４】
図８を参照して、図９に示すプリチャージ制御回路３０のリードテスト時の動作を説明する。図８に示す時刻Ｔ１〜Ｔ５は、図６に示す時刻Ｔ１〜Ｔ５に対応している。時刻Ｔ１〜Ｔ５のうち、ＳＮＭ縮小処理（時刻Ｔ２〜時刻Ｔ３）以外の期間、テスト信号ＴＥＳＴＢはハイレベルにセットされ、プリチャージ制御回路３０は、通常モードと同様に、プリチャージ制御信号の信号レベルに応じたインバータ出力（ハイレベルＶＨ“１”又はローレベルＶＬ“０”）をプリチャージ制御信号ＰＲＢ１として出力する。
【００５５】
ＳＮＭ縮小処理期間（時刻Ｔ２〜時刻Ｔ３）には、ハイレベルのプリチャージ制御信号、ハイレベルのテスト信号ＴＥＳＴ、及びローレベルのテスト信号ＴＥＳＴＢがプリチャージ制御回路３０にセットされる。この状態では、Ｐチャネル型ＭＯＳトランジスタＰＡ１１と、Ｎチャネル型ＭＯＳトランジスタＮＡ１２がともにオフとなり、Ｎチャネル型ＭＯＳトランジスタＮＡ１３のドレインに印加されている電圧Ｖｇがプリチャージ信号ＰＲＢ１として出力される。尚、電圧Ｖｇは、テストから入力するか、チップ内で降圧又は第１電源電圧ＶＤＤを抵抗分圧して生成するなど容易に任意のレベルを設定できる。例えば、所定の値より小さいＳＮＭのメモリセル１０の保持データを反転させるように、プリチャージ制御信号ＰＲＢ１の信号レベル（電圧Ｖｇ）を設定する。
【００５６】
以上のように、本実施の形態におけるＳＲＡＭでは、任意の電圧Ｖｇに設定されたプリチャージ制御信号ＰＲＢ１によって、メモリセル１０におけるデータ保持ノードのプルアップ能力を制御しているため、メモリセル１０におけるＳＮＭを適切な大きさに設定することができる。すなわち、本発明によればメモリセル１０が保持するデータの反転し易さを所望の値に設定することで、試験条件やリジェクト対象となるメモリセルのＳＮＭ値に応じたリードＳＮＭテストを行なうことができる。従って、本発明によれば、高品質を実現しつつ高い歩留まりを確保することができる。
【００５７】
２．第２の実施の形態
図１０から図１３（ａ）を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第２の実施の形態を説明する。
【００５８】
図１０は、第２の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第１の実施の形態におけるＳＲＡＭでは、テストモード時、プリチャージ制御信号ＰＢ１の信号レベルを任意の大きさ（電圧Ｖｇ）に変更することによってプリチャージ回路２０が制御される。これにより、ビット線対ＢＬ１、ＢＬ２にハイレベルとローレベルの間の所定の電圧がバイアスされ、ＳＮＭが小さいメモリセルのデータを強制的に反転させている。これにより、通常リジェクトできない異常メモリセルを検出することができる。一方、第２の実施の形態におけるＳＲＡＭでは、テストモード時、ワード線に出力する選択信号の信号レベルを任意の大きさに変更し、メモリセルにおける保持ノードのプルアップ能力を制御する。これにより、ＳＮＭが小さいメモリセルのデータを強制的に反転させ、通常リジェクトできない異常メモリセルの検出を可能とする。
【００５９】
（ＳＲＡＭの構成）
図１０を参照して、第２の実施の形態におけるＳＲＡＭの構成を説明する。ここでは、第１の実施の形態と同様な構成には同様な符号を付し、その説明を省略する。第２の実施の形態におけるＳＲＡＭは、メモリセル１０、プリチャージ回路２０、ワード線制御回路４０を具備する。第２の実施の形態におけるメモリセル１０はワード線ＷＬ２０に接続され、プリチャージ回路２０は、従来と同様な信号レベルで制御されるプリチャージ制御信号ＰＲＢ２に応じてビット線対ＢＬ１、ＢＬ２をプリチャージする。その他、メモリセル１０及びプリチャージ回路２０の構成は、第１の実施の形態と同様である。
【００６０】
第２の実施の形態におけるワード線ＷＬ２０は、ワード線制御回路４０によって駆動される。ワード線制御回路４０は、メモリセルを選択するための選択信号ＷＬ２０Ｂに応じた信号レベルの電圧をワード線ＷＬ２０に供給する。通常モードにおいて、ワード線制御回路４０は、ローレベルのテスト信号ＴＥＳＴ、ハイレベルのテスト信号ＴＥＳＴＢがセットされ、選択信号ＷＬ２０Ｂを反転させた選択信号をワード線ＷＬ２０を出力する。テストモードでは、所定のタイミングでハイレベルのテスト信号ＴＥＳＴ、ローレベルのテスト信号ＴＥＳＴＢがセットされ、所定の電圧ＶＷの選択信号をワード線ＷＬ２０に出力する。
【００６１】
（リードテストモードにおける動作）
図１１を参照して、テストモードにおけるＳＲＡＭの第２の実施の形態における動作の詳細を説明する。図１１は、第２の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００６２】
本実施の形態のテスト動作は、時刻Ｔ２から時刻Ｔ３のみが第１の実施の形態と異なり、他の時刻における動作は同様である。このため、以下では、時刻Ｔ２から時刻Ｔ３における動作のみを説明し、他の時刻における動作の説明は省略する。
【００６３】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ２はハイレベルに遷移し、ワード線ＷＬ２０は活性化される。この際、ワード線制御回路４０は、通常のハイレベル（ＶＨＷ＝ＶＤＤ）よりも大きな電圧ＶＷでワード線ＷＬ２０を活性化する。これにより、選択トランジスタＮ１１、Ｎ１２のゲートは、電源電圧ＶＤＤより高い電圧ＶＷに設定され、選択トランジスタＮ１２のオン抵抗は、通常時よりも大きく降下する。この結果、ノードＮＤ１２の電圧は、通常モードにおける読み出し時よりも高電位に引き上げられる。
【００６４】
本実施の形態では、ワード線ＷＬ２０の活性化レベルを通常のハイレベル（ＶＨＷ＝ＶＤＤ）より大きくすることで、ノードＮＤ１２の電圧はローレベル“０”から所定の電圧だけ引き上げられ、ノードＮＤ１１の電圧は、ハイレベル“１”から所定の電圧だけ降下する。これにより、ローレベル“０”を保持するノードＮＤ１２の電圧は、通常モード時に比べ引き上げられ易くなりインバータＩＮＶ１の論理閾値電圧を超え易くなる。あるいはハイレベル“１”を保持するノードＮＤ１１の電圧は、通常モード時に比べ引き下げられ易くなりインバータＩＮＶ２の論理閾値電圧を下回り易くなる。すなわち、本実施の形態では、ワード線ＷＬ２０を任意の電圧ＶＷに設定することで、選択トランジスタＮ１２の抵抗を任意の値に制御してメモリセル１０のＳＮＭが縮小する。これにより、メモリセル１０が保持するデータが反転し易い状態となる。
【００６５】
本発明では、ビット線ＢＬ１、ＢＬ２のプリチャージ後、ワード線ＷＬ２０の信号レベルを任意の電圧ＶＷに設定することで、選択トランジスタＮ１１、Ｎ１２のオン抵抗を任意の値に制御することができる。これにより、メモリセル１０に対して任意の大きさのディスターブをかけることができる。すなわち、メモリセル１０のＳＮＭの縮小率をワード線制御回路４０によって任意に変更することができる。例えば、ＳＮＭの縮小率を大きくした場合（大きくディスターブした場合）、ローレベル“０”を保持するノードＮＤ１２のチャージアップ能力は増大し、ノードＮＤ１２の電圧は大きく増大する。反対にＳＮＭの縮小率を小さくした場合（小さくディスターブした場合）、ローレベル“０”を保持するノードＮＤ１２のチャージアップ能力は減少し、ノードＮＤ１２の電圧の増大量は減少する。
【００６６】
第１の実施の形態と同様に、メモリセル１０が正常である場合、ワード線ＷＬ２０が電圧ＶＷで活性化されても（ディスターブされても）、メモリセル１０に書き込まれたデータの反転は起こらないように電圧Ｖｇの大きさが設定される。又、ＳＮＭが小さく不良発生率が高いメモリセルの場合、ノード対ＮＤ１１、ＮＤ１２で保持するデータが反転するように電圧ＶＷの大きさが設定される。電圧ＶＷを変更することで異常メモリセルの検出感度を変更することができる。すなわち、本実施の形態におけるＳＲＡＭによれば、回路の仕様や設計条件に応じて、異常メモリセルの検出感度を変更することができる。
【００６７】
又、本発明によるＳＲＡＭと図１に示す従来技術との変更点は、ワード線ＷＬ２０を活性化する通常のワード線制御回路に電圧変更用のトランジスタを加えたのみである。このため、メモリセル及びプリチャージ回路を変更することなく、ＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。すなわち、本発明によれば、ワード線制御回路を変更することで、回路面積を増大することなくＳＲＡＭの異常検出感度を向上させることができる。
【００６８】
更に、本発明によるＳＲＡＭでは、任意に設定可能な電圧ＶＷでワード線ＷＬ２０を活性化することで、選択トランジスタＮ１１、Ｎ１２のオン抵抗を制御し、メモリセル１０における記憶ノードのプルアップ能力を制御している。このためメモリセル１０のＳＮＭ縮小率を適切な値に設定することができる。これにより、リードテスト（ＳＮＭテスト）における条件（マージン）を厳しくしたり、緩くしたりと所望の条件に変更することが可能となる。  
【００６９】
図１２及び図１３（ａ）を参照して、本発明によるワード線制御回路４０の一例を説明する。図１２は、ワード線制御回路４０の構成の一例を示す図である。図１３（ａ）は、ワード線制御回路４０のリードテスト時の動作を示すタイミングチャートである。
【００７０】
図１２を参照して、ワード線制御回路４０は、入力された選択信号ＷＬ２０Ｂの反転信号（選択信号ＷＬ２０）としてワード線ＷＬ２０に出力するインバータと、テスト信号ＴＥＳＴに応じて第１電源電圧ＶＤＤをインバータに供給するＰチャネル型ＭＯＳトランジスタＰＡ２２と、テスト信号ＴＥＳＴＢ（テスト信号ＴＥＳＴＢの反転信号）に応じて電圧ＶＷをインバータに供給するＰチャネル型ＭＯＳトランジスタＰＡ２３とを備える。インバータは、共通接続されたゲートを入力とし、共通接続されたドレインを出力とするＰチャネル型ＭＯＳトランジスタＰＡ２１とＮチャネル型ＭＯＳトランジスタＮＡ２１とを備える。Ｐチャネル型ＭＯＳトランジスタＰＡ２１のソースは、Ｐチャネル型ＭＯＳトランジスタＰＡ２２、ＰＡ２３のドレインに共通接続され、Ｎチャネル型ＭＯＳトランジスタＮＡ２１のソースは第２電源（ＧＮＤ）に接続される。このような構成により、インバータに供給される電源電圧は、テスト信号ＴＥＳＴ、ＴＥＳＴＢによって第１電源電圧ＶＤＤと電圧ＶＷの一方に切り換えられる。
【００７１】
図１３（ａ）を参照して、図１２に示すワード線制御回路４０のリードテスト時の動作を説明する。図１３（ａ）に示す時刻Ｔ１〜Ｔ５は、図１１に示す時刻Ｔ１〜Ｔ５に対応している。時刻Ｔ１〜Ｔ５のうち、ＳＮＭ縮小処理（時刻Ｔ２〜時刻Ｔ３）以外の期間、テスト信号ＴＥＳＴはローレベル、テスト信号ＴＥＳＴＢはハイレベルにセットされ、ワード線制御回路４０は、通常モードと同様に、選択信号ＷＬの信号レベルに応じたインバータ出力（ハイレベルＶＷＨ“ＶＤＤ”又はローレベルＶＷＬ“０”）をワード線ＷＬ２０に出力する。
【００７２】
一方、ＳＮＭ縮小処理期間（時刻Ｔ２〜時刻Ｔ３）には、ワード線制御回路４０にハイレベルのテスト信号ＴＥＳＴ（ローレベルのテスト信号ＴＥＳＴＢ）がセットされる。この状態では、Ｐチャネル型ＭＯＳトランジスタＰＡ２１がオン、Ｐチャネル型ＭＯＳトランジスタＰＡ２２がオフとなり、ワード線ＷＬ２０と第１電源（ＶＤＤ）が切り離され、ワード線ＷＬ２０に電圧ＶＷが印加される。尚、電圧ＶＷは、テストから入力するか、チップ内で昇圧して生成するなど容易に任意のレベルを設定できる。例えば、所定の値より小さいＳＮＭのメモリセル１０の保持データを反転させるように、ワード線ＷＬ２を活性化する信号レベル（ＶＷ）を設定する。
【００７３】
以上のように、本実施の形態におけるＳＲＡＭでは、任意の電圧ＶＷに設定されたワード線ＷＬ２０によって、メモリセル１０におけるデータ保持ノードのプルアップ能力を制御しているため、メモリセル１０におけるＳＮＭを適切な大きさに設定することができる。すなわち、本発明によればメモリセル１０が保持するデータの反転し易さを所望の値に設定することで、試験条件やリジェクト対象となるメモリセルのＳＮＭ値に応じたリードＳＮＭテストを行なうことができる。従って、本発明によれば、高品質を実現しつつ高い歩留まりを確保することができる。
【００７４】
第１の実施の形態と第２の実施の形態は、技術的に矛盾しない範囲内で組み合せることができる。この場合、ＳＮＭ縮小期間（時刻Ｔ２〜Ｔ３）において、プリチャージ回路２０を制御してビット線対ＢＬ１、ＢＬ２に所定の電圧を供給するとともに、ワード線ｂに電圧ＶＷを印加することで、第１及び第２の実施の形態よりも、大きくメモリセルのＳＮＭを縮小することができる。
【００７５】
（ライトテストモードにおける動作）
第２の実施の形態におけるＳＲＡＭは、ワード線ＷＬ２０を活性化する電圧ＶＷを通常モードのハイレベル（ＶＷＨ＝ＶＤＤ）より大きな値とすることで、ライトテストにおいても、ＳＮＭの小さな異常メモリセルを検出することができる。
【００７６】
図１３（ｂ）及び図１４を参照して、第２の実施の形態におけるＳＲＡＭのライトテストの動作の詳細を説明する。図１３（ｂ）は、本発明によるワード線制御回路４０のライトテスト動作を示すタイミングチャートである。図１４は、第２の実施の形態におけるＳＲＡＭに対するライトテストの動作を示すタイミングチャートである。
【００７７】
ライトテストモードでは、データの書き込み（〜時刻Ｔ１）、ビット線のプリチャージ（時刻Ｔ１〜時刻Ｔ２）、ライトマージン縮小処理及びデータの書き込み（時刻Ｔ２〜時刻Ｔ３）、ビット線のプリチャージ（時刻Ｔ３〜時刻Ｔ４）、データの読み出し（時刻Ｔ４〜時刻Ｔ５）、及び異常の有無判定（時刻Ｔ５〜）が行なわれる。
【００７８】
先ず、時刻Ｔ１までに、ワード線ＷＬ２０が活性化されノードＮＤ１１に“１”（ハイレベル）が、ノードＮＤ１２に“０”（ローレベル）が書き込まれる。この際、プリチャージ回路２０は、通常モードと同様に、ハイレベルのプリチャージ制御信号ＰＲＢ２に応じて第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２との接続を切断する。時刻Ｔ１において、プリチャージ制御信号ＰＲＢ１はローレベル（ＶＬ）に遷移するとともに、ワード線ＷＬ２０は非活性化される。これにより、メモリセル１０はビット線対ＢＬ１、ＢＬ２から切り離され、ビット線対ＢＬ１、ＢＬ２はプリチャージ回路２０によってハイレベルにプリチャージされる。
【００７９】
時刻Ｔ２〜時刻Ｔ３において、プリチャージ制御信号ＰＲＢ２はハイレベルに遷移し、ワード線ＷＬ２０が活性化され、メモリセル１０が保持するデータの反転データがメモリセル１０に書き込まれる。ここでは、ノードＮＤ１１に“０”（ローレベル）が、ノードＮＤ１２に“１”（ハイレベル）が書き込まれる。この際、ワード線制御回路４０は、通常のハイレベル（ＶＨＷ＝ＶＤＤ）よりも低い電圧ＶＷでワード線ＷＬ２０を活性化する。これにより、選択トランジスタＮ１１、Ｎ１２のゲートは、電源電圧ＶＤＤより低い電圧ＶＷに設定され、選択トランジスタＮＤ１１、ＮＤ１２のオン抵抗は、通常時よりも大きくなる。この結果、ノードＮＤ１１の電圧は、通常モードにおける書き込み時よりも高い電位を維持し。ノードＮＤ１２の電圧は、通常モードにおける書き込み時よりも低い電位に引き上げられる。
【００８０】
本実施の形態では、ワード線ＷＬ２０の活性化レベルを通常のハイレベル（ＶＨＷ＝ＶＤＤ）より小さくすることで、メモリセル１０におけるノードのプルアップ能力を制御し、メモリセル１０のライトマージンを縮小する。これにより、保持データが反転し図来状態、すなわち保持データの反転データをメモリセル１０に書き込みにくい状態とすることができる。例えば、ローレベル“０”を保持するノードＮＤ１２の電圧は、通常モード時に比べ引き上げられ難くなりインバータＩＮＶ１の論理閾値電圧を超え難くなる。あるいはハイレベル“１”を保持するノードＮＤ１１の電圧は、通常モード時に比べ引き下げられ難くなりインバータＩＮＶ２の論理閾値電圧を下回り難くなる。
【００８１】
ここで、メモリセル１０が正常である場合、ワード線ＷＬ２０が電圧ＶＷで活性化されても（ディスターブされても）、ノードＮＤ１１、ＮＤ１２の信号レベルは、書き込みデータに応じて反転する。すなわち、メモリセル１０が正常である場合、ビット線対ＢＬ１、ＢＬ２にセットされたデータがメモリセル１０に正しく書き込まれる。一方、ＳＮＭが小さく不良発生率が高いメモリセルの場合、ノード対ＮＤ１１、ＮＤ１２の電位は、インバータＩＮＶ１、ＩＮＶ２の閾値電圧を超えないため、保持データは反転しない。すなわち、異常セルの場合、ビット線対ＢＬ１、ＢＬ２にセットされたデータがメモリセル１０に書き込まれない。
【００８２】
時刻Ｔ３から時刻Ｔ４において、データの読み出し処理のためのプリチャージ処理が行なわれる。詳細には、プリチャージ制御信号ＰＲＢ２はローレベル（ＶＬ）に遷移し、ワード線ＷＬ２０は非活性化される。これによりプリチャージ回路２０は、ビット線対ＢＬ１、ＢＬ２をハイレベルにプリチャージする。続く時刻Ｔ４から時刻Ｔ５の間において、メモリセル１０からデータが読み出される。ここではプリチャージ制御信号ＰＲＢ１がハイレベル（ＶＨ）に遷移するとともにワード線ＷＬ２０は活性化される。これにより第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２とが切り離され、メモリセル１０からデータが読み出される。
【００８３】
時刻Ｔ４から時刻Ｔ５の間にメモリセル１０から読み出されたデータと、時刻Ｔ２から時刻Ｔ３の間に書き込もうとしたデータが一致する場合、メモリセル１０は正常と判定され、両者が異なる場合、異常有りと判定される。
【００８４】
本実施の形態におけるＳＲＡＭでは、データの書き込みに際し、ワード線ＷＬ２０を活性化する電圧ＶＷの大きさを、通常のワード線の活性化レベルよりも小さく設定する。これにより、メモリセル１０のライトマージンを縮小して反転データの書き込みが困難となるように設定することができる。ライトテストモードでは、電圧ＶＷの大きさをＶＤＤより小さな適切な値に設定することでメモリセル１０に対してディスターブを与え、ＳＮＭが小さい異常メモリセルに対して反転データを書き込みできないように制御し、当該メモリセルを異常メモリセルとして検出することができる。図１３（ｂ）を参照して、ワード線制御回路４０は、リードテストモードと同様に、供給される電圧ＶＷの値に応じて、ＶＤＤよりも低い電圧でワード線ＷＬ２０を活性化することができる。電圧ＶＷの大きさは、ＶＤＤより小さな任意の大きさに設定できるため、ライトテストにおいても異常メモリセルの検出感度を変更することが可能となる。例えば、所定の値より小さいＳＮＭのメモリセル１０の保持データを反転させるように、ワード線ＷＬ２０を活性化させる信号レベル（電圧ＶＷ）を設定する。従って、本実施の形態におけるＳＲＡＭによれば、回路の仕様や設計条件に応じて、書き込みに対する異常メモリセルの検出感度を変更することができる。
【００８５】
以上のように、本実施の形態におけるＳＲＡＭによれば、リードテストのみならずライトテストにおいても、異常メモリセルの検出感度を向上させることができる。
【００８６】
３．第３の実施の形態
図１５から図１８（ａ）を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第３の実施の形態を説明する。
【００８７】
図１５は、第３の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第３の実施の形態におけるＳＲＡＭでは、テストモード時、メモリセルに供給される電源電圧の大きさを任意の大きさに変更し、メモリセルにおける保持ノードのプルアップ能力を制御する。これにより、ＳＮＭが小さいメモリセルのデータを強制的に反転させ、通常リジェクトできない異常メモリセルの検出を可能とする。
【００８８】
（ＳＲＡＭの構成）
図１５を参照して、第３の実施の形態におけるＳＲＡＭの構成を説明する。ここでは、第１の実施の形態と同様な構成には同様な符号を付し、その説明を省略する。第３の実施の形態におけるＳＲＡＭは、メモリセル１０、プリチャージ回路２０、電源制御回路５０を具備する。第３の実施の形態におけるプリチャージ回路２０は、従来と同様な信号レベルで制御されるプリチャージ制御信号ＰＲＢ２に応じてビット線対ＢＬ１、ＢＬ２をプリチャージする。その他、メモリセル１０及びプリチャージ回路２０の構成は、第１の実施の形態と同様である。
【００８９】
第３の実施の形態におけるメモリセル１０は、電源制御回路５０から供給される電源電圧Ｖｃｅｌｌによって駆動される。詳細には、Ｐチャネル型ＭＯＳトランジスタＰ１１、Ｐ１２のソースは電源制御回路５０に接続される。電源制御回路５０は、第１電源電圧ＶＤＤをテスト信号ＴＥＳＴ、ＴＥＳＴＢに応じて変更し、電源電圧Ｖｃｅｌｌとしてメモリセル１０に供給する。
【００９０】
通常モードにおいて、電源制御回路５０は、ローレベルのテスト信号ＴＥＳＴ、ハイレベルのテスト信号ＴＥＳＴＢがセットされ、第１電源電圧ＶＤＤを電源電圧Ｖｃｅｌｌとしてメモリセル１０に供給する。テストモードでは、所定のタイミングでハイレベルのテスト信号ＴＥＳＴ、ローレベルのテスト信号ＴＥＳＴＢがセットされ、所定の電圧Ｖｃの電源電圧Ｖｃｅｌｌをメモリセル１０に供給する。
【００９１】
（リードテストモードにおける動作）
図１６を参照して、テストモードにおけるＳＲＡＭの第３の実施の形態における動作の詳細を説明する。図１６は、第３の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００９２】
本実施の形態のテスト動作は、時刻Ｔ２から時刻Ｔ３のみが第１の実施の形態と異なり、他の時刻における動作は同様である。このため、以下では、時刻Ｔ２から時刻Ｔ３における動作のみを説明し、他の時刻における動作の説明は省略する。
【００９３】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ２はハイレベルに遷移し、ワード線ＷＬ１０は活性化される。この際、電源制御回路５０は、第１電源電圧ＶＤＤよりも小さな電圧Ｖｃの電源電圧Ｖｃｅｌｌをメモリセル１０。これにより、メモリセル１０における負荷抵抗（Ｐチャネル型ＭＯＳトランジスタＰ１１、Ｐ１２のオン抵抗）が通常よりも高くなるため、ハイレベルデータ“１”を保持するインバータＩＮＶ１の論理閾値電圧が低下する。この結果、ノードＮ１２の電圧は、インバータＩＮＶ１の論理閾値電圧を超えやすい状態となる。すなわち、メモリセル１０の電源電圧を低下させることで、メモリセル１０のＳＮＭを縮小し、保持データが反転しやすい状態とすることができる。
【００９４】
本発明では、ビット線ＢＬ１、ＢＬ２のプリチャージ後、電源電圧Ｖｃｅｌｌを任意の電圧Ｖｃに設定することで、メモリセル１０におけるインバータの閾値電圧を任意の値に制御することができる。これにより、メモリセル１０に対して任意の大きさのディスターブをかけることができる。すなわち、メモリセル１０のＳＮＭの縮小率を電源制御回路５０によって任意に変更することができる。例えば、ＳＮＭの縮小率を大きくした場合（大きくディスターブした場合）、ローレベル“０”を保持するインバータＩＮＶ１の閾値電圧は大きく減少し、反対にＳＮＭの縮小率を小さくした場合（小さくディスターブした場合）、ローレベル“０”を保持するインバータＩＮＶ１の閾値電圧の減少率は抑制される。
【００９５】
第１の実施の形態と同様に、メモリセル１０が正常である場合、電源電圧Ｖｃｅｌｌの大きさが変更されても（ディスターブされても）、メモリセル１０に書き込まれたデータの反転は起こらないように電圧Ｖｃの大きさが設定される。又、ＳＮＭが小さく不良発生率が高いメモリセルの場合、ノード対ＮＤ１１、ＮＤ１２で保持するデータが反転するように電圧Ｖｃの大きさが設定される。電圧Ｖｃを変更することで異常メモリセルの検出感度を変更することができる。すなわち、本実施の形態におけるＳＲＡＭによれば、回路の仕様や設計条件に応じて、異常メモリセルの検出感度を変更することができる。
【００９６】
又、本発明によるＳＲＡＭと図１に示す従来技術との変更点は、電源電圧を制御する電源制御回路５０を追加したのみである。このため、メモリセル及びプリチャージ回路を変更することなく、ＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。すなわち、本発明によれば、回路面積を大きく増大することなくＳＲＡＭの異常検出感度を向上させることができる。
【００９７】
更に、本発明によるＳＲＡＭでは、リードテスト時、電源電圧Ｖｃｅｌｌを任意に変更して、メモリセル１０におけるインバータの閾値電圧を低下させている。このためメモリセル１０のＳＮＭ縮小率を適切な値に設定することができる。これにより、リードテスト（ＳＮＭテスト）における条件（マージン）を厳しくしたり、緩くしたりと所望の条件に変更することが可能となる。
【００９８】
図１７及び図１８（ａ）を参照して、本発明による電源制御回路５０の一例を説明する。図１７は、電源制御回路５０の構成の一例を示す図である。図１８（ａ）は、電源制御回路５０のリードテスト時の動作を示すタイミングチャートである。
【００９９】
図１７を参照して、電源制御回路５０は、Ｐチャネル型ＭＯＳトランジスタＰＡ３１、ＰＡ３２を具備する。Ｐチャネル型ＭＯＳトランジスタＰＡ３１は、ソースが第１電源（ＶＤＤ）に接続され、ドレインが出力端（メモリセル１０）に接続される。Ｐチャネル型ＭＯＳトランジスタＰＡ３１は、ゲートに入力されるテスト信号ＴＥＳＴに応じて第１電源電圧ＶＤＤを、電源電圧Ｖｃｅｌｌとしてドレインに出力する。Ｐチャネル型ＭＯＳトランジスタＰＡ３２は、ソースが電源（Ｖｃ）に接続され、ドレインが出力端（メモリセル１０）に接続される。このような構成により、電源電圧Ｖｃｅｌｌとして出力される電圧は、テスト信号ＴＥＳＴ、ＴＥＳＴＢによって第１電源電圧ＶＤＤと電源電圧Ｖｃの一方に切り換えられる。
【０１００】
図１８（ａ）を参照して、図１７に示す電源制御回路５０のリードテスト時の動作を説明する。図１８（ａ）に示す時刻Ｔ１〜Ｔ５は、図１６に示す時刻Ｔ１〜Ｔ５に対応している。時刻Ｔ１〜Ｔ５のうち、ＳＮＭ縮小処理（時刻Ｔ２〜時刻Ｔ３）以外の期間、テスト信号ＴＥＳＴはローレベル、テスト信号ＴＥＳＴＢはハイレベルにセットされ、電源制御回路４０は、通常モードと同様に、第１電源電圧ＶＤＤを電源電圧Ｖｃｅｌｌとしてメモリセル１０に供給する。
【０１０１】
一方、ＳＮＭ縮小処理期間（時刻Ｔ２〜時刻Ｔ３）には、電源制御回路５０にハイレベルのテスト信号ＴＥＳＴ（ローレベルのテスト信号ＴＥＳＴＢ）がセットされる。この状態では、Ｐチャネル型ＭＯＳトランジスタＰＡ３２がオン、Ｐチャネル型ＭＯＳトランジスタＰＡ３１がオフとなり、メモリセル１０と第１電源（ＶＤＤ）が切り離され、電源電圧Ｖｃｅｌｌとしてメモリセル１０に電圧Ｖｃが印加される。尚、電圧Ｖｃは、テストから入力するか、第１電源電圧ＶＤＤを分圧して生成するなど容易に任意のレベルを設定できる。例えば、所定の値より小さいＳＮＭのメモリセル１０の保持データを反転させるように、電源電圧Ｖｃｅｌｌの信号レベル（電圧ＶＷ）を設定する。  
【０１０２】
以上のように、本実施の形態におけるＳＲＡＭでは、メモリセル１０の電源電圧が任意の電圧Ｖｃに設定されることによって、メモリセル１０におけるデータ保持ノードのプルアップ能力（インバータの論理閾値電圧）を制御しているため、メモリセル１０におけるＳＮＭを適切な大きさに設定することができる。すなわち、本発明によればメモリセル１０が保持するデータの反転し易さを所望の値に設定することで、試験条件やリジェクト対象となるメモリセルのＳＮＭ値に応じたリードＳＮＭテストを行なうことができる。従って、本発明によれば、高品質を実現しつつ高い歩留まりを確保することができる。
【０１０３】
第１の実施の形態と第３の実施の形態は、技術的に矛盾しない範囲内で組み合せることができる。この場合、ＳＮＭ縮小期間（時刻Ｔ２〜Ｔ３）において、プリチャージ回路２０を制御してビット線対ＢＬ１、ＢＬ２に所定の電圧を供給するとともに、メモリセル１０への電源電圧Ｖｃｅｌｌを電圧Ｖｃに変更することで、第１及び第３の実施の形態よりも、大きくメモリセルのＳＮＭを縮小することができる。同様に、第１から第３の実施の形態のいずれかを任意に選択して組み合わせることも可能である。
【０１０４】
（ライトテストモードにおける動作）
第３の実施の形態におけるＳＲＡＭは、電源電圧Ｖｃｅｌｌを通常モードにおける第１電源電圧ＶＤＤより大きな値とすることで、ライトテストにおいても、ＳＮＭの小さな異常メモリセルを検出することができる。
【０１０５】
図１８（ｂ）及び図１９を参照して、第３の実施の形態におけるＳＲＡＭのライトテストの動作の詳細を説明する。図１８（ｂ）は、本発明による電源制御回路５０のライトテスト動作を示すタイミングチャートである。図１９は、第３の実施の形態におけるＳＲＡＭに対するライトテストの動作を示すタイミングチャートである。
【０１０６】
ライトテストモードでは、データの書き込み（〜時刻Ｔ１）、ビット線のプリチャージ（時刻Ｔ１〜時刻Ｔ２）、ライトマージン縮小処理及びデータの書き込み（時刻Ｔ２〜時刻Ｔ３）、ビット線のプリチャージ（時刻Ｔ３〜時刻Ｔ４）、データの読み出し（時刻Ｔ４〜時刻Ｔ５）、及び異常の有無判定（時刻Ｔ５〜）が行なわれる。
【０１０７】
先ず、時刻Ｔ１までに、ワード線ＷＬ１０が活性化されノードＮＤ１１に“１”（ハイレベル）が、ノードＮＤ１２に“０”（ローレベル）が書き込まれる。この際、プリチャージ回路２０は、通常モードと同様に、ハイレベルのプリチャージ制御信号ＰＲＢ２に応じて第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２との接続を切断する。時刻Ｔ１において、プリチャージ制御信号ＰＲＢ１はローレベル（ＶＬ）に遷移するとともに、ワード線ＷＬ１０は非活性化される。これにより、メモリセル１０はビット線対ＢＬ１、ＢＬ２から切り離され、ビット線対ＢＬ１、ＢＬ２はプリチャージ回路２０によってハイレベルにプリチャージされる。
【０１０８】
時刻Ｔ２〜時刻Ｔ３において、プリチャージ制御信号ＰＲＢ２はハイレベルに遷移し、ワード線ＷＬ１０が活性化され、メモリセル１０が保持するデータの反転データがメモリセル１０に書き込まれる。ここでは、ノードＮＤ１１に“０”（ローレベル）が、ノードＮＤ１２に“１”（ハイレベル）が書き込まれる。この際、電源制御回路５０は、第１電源電圧ＶＤＤよりも高い電圧Ｖｃを電源電圧Ｖｃｅｌｌとしてメモリセル１０に供給するこれにより、メモリセル１０における負荷抵抗（Ｐチャネル型ＭＯＳトランジスタＰ１１、Ｐ１２のオン抵抗）が通常よりも低くなるため、データ“１”を保持するノードＮＤ１１をローレベル“０”にプルダウンし難く（書き込み難く）なる。すなわち、電源電圧を低下させることで、メモリセル１０に対するディスターブの大きさを変更し、ライトマージンを縮小しながらデータの書き込みが行われる。
【０１０９】
ここで、メモリセル１０が正常である場合、電源電圧Ｖｃｅｌｌとして第１電源電圧ＶＤＤより高い電圧Ｖｃが供給されても（ディスターブされても）、ノードＮＤ１１、ＮＤ１２の信号レベルは、書き込みデータに応じて反転する。すなわち、メモリセル１０が正常である場合、ビット線対ＢＬ１、ＢＬ２にセットされたデータがメモリセル１０に正しく書き込まれる。一方、ＳＮＭが小さく不良発生率が高いメモリセルの場合、ノード対ＮＤ１１の電位は閾値電圧以下に下がらず保持データは反転しない。すなわち、異常セルの場合、ビット線対ＢＬ１、ＢＬ２にセットされた反転データはメモリセル１０に書き込まれない。
【０１１０】
時刻Ｔ３から時刻Ｔ４において、データの読み出し処理のためのプリチャージ処理が行なわれる。詳細には、プリチャージ制御信号ＰＲＢ２はローレベル（ＶＬ）に遷移し、ワード線ＷＬ１０は非活性化される。これによりプリチャージ回路２０は、ビット線対ＢＬ１、ＢＬ２をハイレベルにプリチャージする。続く時刻Ｔ４から時刻Ｔ５の間において、メモリセル１０からデータが読み出される。ここではプリチャージ制御信号ＰＲＢ１がハイレベル（ＶＨ）に遷移するとともにワード線ＷＬ２０は活性化される。これにより第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２とが切り離され、メモリセル１０からデータが読み出される。
【０１１１】
時刻Ｔ４から時刻Ｔ５の間にメモリセル１０から読み出されたデータと、時刻Ｔ２から時刻Ｔ３の間に書き込もうとしたデータが一致する場合、メモリセル１０は正常と判定され、両者が異なる場合、異常有りと判定される。
【０１１２】
本実施の形態におけるＳＲＡＭでは、データの書き込みに際し、メモリセル１０への電源電圧Ｖｃｅｌｌの大きさを、第１電源電圧ＶＤＤより大きく設定する。これにより、メモリセル１０のライトマージンを縮小して反転データの書き込みが困難となるように設定することができる。ライトテストモードでは、電圧Ｖｃの大きさをＶＤＤより大きな適切な値に設定することで、ＳＮＭが小さい異常メモリセルに対して反転データを書き込みできないように制御し、当該メモリセルを異常メモリセルとして検出することができる。図１８（ｂ）を参照して、電源制御回路５０は、リードテストモードと同様に、供給される電圧Ｖｃの値に応じて、ＶＤＤよりも高い電圧を電源電圧Ｖｃｅｌｌとして出力できる。電圧Ｖｃの大きさは、ＶＤＤより大きな任意の大きさに設定できるため、ライトテストにおいても異常メモリセルの検出感度を変更することが可能となる。例えば、所定の値より小さいＳＮＭのメモリセル１０の保持データを反転させるように、電源電圧Ｖｃｅｌｌの信号レベル（電圧ＶＷ）を変更する。従って、本実施の形態におけるＳＲＡＭによれば、回路の仕様や設計条件に応じて、書き込みに対する異常メモリセルの検出感度を変更することができる。
【０１１３】
以上のように、本実施の形態におけるＳＲＡＭによれば、リードテストのみならずライトテストにおいても、異常メモリセルの検出感度を向上させることができる。
【０１１４】
ライトモード時も、リードモードと同様に第２の実施の形態と第３の実施の形態とを技術的に矛盾しない範囲内で組み合わせることができる。
【０１１５】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【０１１６】
１０：メモリセル
２０：プリチャージ回路
３０：プリチャージ制御回路
４０：ワード線制御回路
５０：電源制御回路
Ｐ１、Ｐ２：プリチャージトランジスタ
Ｎ１１、Ｎ１２：選択トランジスタ
ＰＡ１、ＰＡ２、ＰＡ１１、ＰＡ２１〜ＰＡ２３、ＰＡ３１、ＰＡ３２：Ｐチャネル型ＭＯＳトランジスタ
ＮＡ１、ＮＡ１１〜ＮＡ１３、ＮＡ２１：Ｎチャネル型ＭＯＳトランジスタ
ＮＤ１１、ＮＤ１２：ノード
ＢＬ１、ＢＬ２：ビット線
ＷＬ１０、ＷＬ２０：ワード線
【図１】
2010182344.tif 000003
【図２】
2010182344.tif 000004
【図３】
2010182344.tif 000005
【図４】
2010182344.tif 000006
【図５】
2010182344.tif 000007
【図６】
2010182344.tif 000008
【図７】
2010182344.tif 000009
【図８】
2010182344.tif 000010
【図９】
2010182344.tif 000011
【図１０】
2010182344.tif 000012
【図１１】
2010182344.tif 000013
【図１２】
2010182344.tif 000014
【図１３】
2010182344.tif 000015
【図１４】
2010182344.tif 000016
【図１５】
2010182344.tif 000017
【図１６】
2010182344.tif 000018
【図１７】
2010182344.tif 000019
【図１８】
2010182344.tif 000020
【図１９】
2010182344.tif 000021