(57)【要約】【課題】接続信号線に同軸線を用いる場合に、アナログ信号を出力する半導体集積回路装置側においてその同軸線に発生する静電容量の影響を低減できる半導体集積回路装置を提供すること。【解決手段】半導体集積回路チップ１に、第１の出力端子２へ送出する出力信号（アナログ信号）Ｖｏを同相でバッファした信号を第２の出力端子４に出力するバッファアンプ３を備えている。同軸線５の芯線は、一端が他のチップ・測定器６に接続され、他端が第１の出力端子２に接続される。同軸線５のシールド線は、チップ・測定器６側の一端がオープン状態であり、他端が第２の出力端子４に接続される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
同軸線の芯線の一端が接続される第１の出力端子と、
前記同軸線のシールド線の一端が接続される第２の出力端子と、
前記第１の出力端子へ送出するアナログ信号を同相でバッファした信号を前記第２の出力端子に出力するバッファアンプと、
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
第１の出力端子及び第２の出力端子と、
前記第１の出力端子へ送出するアナログ信号を同相でバッファした信号を前記第２の出力端子に出力するバッファアンプと、
前記バッファアンプへの前記アナログ信号の入力路を開閉するスイッチと、
を備え、
前記スイッチは、同軸線の芯線の一端が前記第１の出力端子に接続され、前記同軸線のシールド線の一端が前記第２の出力端子に接続される場合に、閉状態に制御される
ことを特徴とする半導体集積回路装置。
【請求項３】
前記バッファアンプは、ボルテージフォロワである、ことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記バッファアンプは、ソースフォロワである、ことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項５】
半導体集積回路装置に設けられる複数の測定端子のそれぞれに先端を接触させる複数の探針が配置されるプローブカードにおいて、
前記複数の測定端子のそれぞれは、請求項１または請求項２に記載の半導体集積回路装置における前記第１の出力端子と前記第２の出力端子との２つで構成され、
前記複数の探針は、隣接する２本の探針毎に、一方の前記第１の出力端子に接触させる探針の基端が同軸線の芯線の一端に接続され、他方の前記第２の出力端子に接触させる探針の基端が前記同軸線のシールド線の一端に接続される、
ことを特徴とするプローブカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びプローブカードに関するものである。
【背景技術】
【０００２】
半導体集積回路チップ内の信号生成回路が生成するアナログ信号を他のチップや測定器で測定等を行う場合、接続信号線に発生する配線長に応じた寄生容量は、正確な信号伝送を阻害する要因となる。
【０００３】
この接続信号線に発生する寄生容量の影響を低減して正確な信号伝送を可能にする方策として、例えば半導体パラメータアナライザでは、非特許文献１に示される方法を用いて次のように構成している。
【０００４】
すなわち、半導体パラメータアナライザでは、チップ内の測定対象とを接続する同軸線の半導体パラメータアナライザ側接続端に、同軸線の芯線から入力される信号電圧を同相でバッファし、それを折り返してシールド線に印加する電圧利得＝１のバッファアンプを設けることで、半導体パラメータアナライザ側でのシールド線の電位を芯線と同電位に保つ構成が採用されている。この構成によれば、芯線とシールド線との間の電位差は０Ｖになるので、芯線とシールド線との間の静電容量の影響を受けず、正確な測定が行える。
【０００５】
しかし、この構成では、バッファアンプの入力容量が芯線に付加される。また、バッファアンプの入力部に静電破壊に対する保護素子等を必要とするので、芯線に付加される容量値が大きくなり、半導体集積回路チップ内の信号生成回路側の負荷容量が大きくなるという問題がある。
【０００６】
【非特許文献１】“定本  ＯＰアンプ回路の設計”岡村迪夫著、１９９頁〜２００頁（図７−１０）、ＣＱ出版（株）、２００６年７月１日発行（第２２版）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記に鑑みてなされたものであり、接続信号線に同軸線を用いる場合に、アナログ信号を出力する半導体集積回路装置側においてその同軸線に発生する静電容量の影響を低減できる半導体集積回路装置を提供することを目的とする。
【０００８】
また、本発明は、上記発明による半導体集積回路装置の測定に好適なプローブカードを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、上述した目的を達成するために、本発明の半導体集積回路装置は、同軸線の芯線の一端が接続される第１の出力端子と、前記同軸線のシールド線の一端が接続される第２の出力端子と、前記第１の出力端子へ送出するアナログ信号を同相でバッファした信号を前記第２の出力端子に出力するバッファアンプとを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、接続信号線に同軸線を用いる場合に、アナログ信号を出力する半導体集積回路装置側においてその同軸線に発生する静電容量の影響を低減できるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、本発明にかかる半導体集積回路装置及びプローブカードの最良な実施の形態を詳細に説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体集積回路装置の構成を示す回路図である。図１において、半導体集積回路チップ１は、内部の信号生成回路が生成するアナログ信号（以降「出力信号」と記す。）Ｖｏを第１の出力端子２へ送出する経路に、該出力信号Ｖｏを同相でバッファして出力するバッファアンプ３を設けてある。バッファアンプ３の出力端子は、第２の出力端子４に接続される。
【００１３】
他のチップ・測定器６における他のチップは、半導体集積回路チップ１が搭載される基板上にはなく、また、該基板を収容するパッケージ内の他の基板に搭載されているのではなく、離れた場所にある他の基板に実装されている、或いは、同一基板上もしくは同一パッケージ内に搭載されているがチップ１からの距離が例えば数ｃｍ以上と離れていてチップ間の配線の寄生容量が機能に影響を及ぼす距離にある。また、他のチップ・測定器６における測定器は、半導体パラメータアナライザなどであり、これも、半導体集積回路チップ１が搭載される基板からメートルのオーダーで離れた場所にある。
【００１４】
本第１の実施の形態では、このような状況にある場合に、半導体集積回路チップ１は、同軸線５を介して他のチップ・測定器６と接続される。この場合、半導体集積回路チップ１と同軸線５との接続では、同軸線５の芯線が第１の出力端子２に接続され、同軸線５のシールド線が第２の出力端子４に接続される。他のチップや測定器６側での同軸線５のシールド線は、オープン状態である。
【００１５】
このようにすると、同軸線５のシールド線には、出力信号Ｖｏをバッファアンプ３にて同相でバッファした信号が印加されるので、同軸線５の芯線とシールド線との間の電位差は、バッファアンプ３の電圧利得が１であれば、０Ｖに保たれる。したがって、芯線とシールド線との間の静電容量は、芯線を伝播する出力信号Ｖｏに影響を与えない。つまり、他のチップ・測定器６は、半導体集積回路チップ１の出力信号Ｖｏを同軸線５の芯線から正確に取り込むことができる。
【００１６】
なお、半導体パラメータアナライザなどの測定器で用いるプローブカードの探針は、第１の出力端子２と第２の出力端子４とに接触させることになるので、第１の出力端子２と第２の出力端子４は、互いに隣接して配置されていることが望ましい。
【００１７】
以上のように、本第１の実施の形態によれば、半導体集積回路チップ内に、外部に出力するアナログ信号を同相でバッファするバッファアンプを設け、外部には、内部の信号生成回路が生成したアナログ信号と、それを同相でバッファした信号とを出力できるようにしたので、外部の測定器やチップとの接続に同軸線を用いる場合に、同軸線に発生する静電容量の影響を低減でき、外部の測定器やチップに正確な信号を伝送できるようになる。
【００１８】
この場合、半導体集積回路チップ内の信号生成回路は、同軸線の静電容量の影響を考慮した駆動能力増大を図ったり、大きなマージンを確保したりする設計を行う必要がないので、チップサイズの増大を避けることができる。
【００１９】
また、バッファアンプは、信号生成回路と同一のチップ内に配置されているので、バッファアンプの入力端子側は、静電破壊に対する保護素子を挿入する必要が無い。加えて、信号生成回路とバッファアンプ３の入力端子とは、短い配線で接続でき、この配線部分の寄生容量を小さくすることができる。
【００２０】
（第２の実施の形態）
図２は、本発明の第２の実施の形態にかかる半導体集積回路装置の構成を示す回路図である。
【００２１】
本第２の実施の形態では、接続相手である他のチップは、当該半導体集積回路チップ１が搭載される同じ基板上に配置されている、或いは、同一パッケージ内に収容されているとしている。この場合には、接続相手である他のチップと当該半導体集積回路チップ１との接続では、同軸線を用いる必要はない。一方、接続相手が測定器である場合は、同軸線を用いる必要がある。
【００２２】
それ故、図２では、当該半導体集積回路チップ１に測定器８が同軸線５を介して接続される場合を示してある。すなわち、図２に示すように、バッファアンプ３への出力信号Ｖｏの入力経路に、テストモード信号ＴＭによって開閉動作するスイッチ７を設けてある。
【００２３】
テスト時に測定器８を半導体集積回路チップ１に接続する場合に、スイッチ７を閉状態にして、図１にて説明したように、第２の出力端子４から同軸線５のシールド線に、出力信号Ｖｏをバッファアンプ３にて同相でバッファした信号を印加する。
【００２４】
この場合、出力信号Ｖｏとそれをバッファした信号とを同電位に保てる範囲内で、スイッチ７の閉状態での抵抗値を大きくしておけば、バッファアンプ３の入力容量に流れ込む電流を制限できるので、バッファアンプ３の入力容量が第１の出力端子２に向かう出力信号Ｖｏに与える影響を軽減することができる。この措置は、バッファアンプ３の入力容量が大きく、出力信号Ｖｏが比較的低速である場合に有効である。
【００２５】
そして、テスト時以外では、スイッチ７を開状態にして、出力信号Ｖｏを第１の出力端子２から図示しない接続線を介して他のチップに送出する。バッファアンプ３は、除外されるので、バッファアンプ３の入力容量が第１の出力端子２に向かう出力信号Ｖｏに影響を与えるのを避けることができる。
【００２６】
以上のように、本第２の実施の形態によれば、テスト時では、バッファアンプを用いるので、長距離配線を必要とする測定器による正確な測定を適宜に実施することができる。また、テスト時以外では、バッファアンプを除外するので、近接して配置される他のチップとの正確な信号伝送が行える。
【００２７】
（第３の実施の形態）
図３と図４は、本発明の第３の実施の形態として、図１と図２に示す半導体集積回路装置の具体的な構成例を示す回路図である。
【００２８】
図３において、演算増幅器１０の非反転入力端子（＋）には、出力信号Ｖｏが入力される。演算増幅器１０の出力端子は、反転入力端子（−）と直接接続されるとともに、第２の出力端子４に接続される。このように接続された演算増幅器１０は、電圧利得が１であるボルテージフォロワを構成し、出力は入力と正しく同振幅となるので、図１に示すバッファアンプ３として用いることができる。
【００２９】
そして、図２と同様に、テスト時にのみバッファした信号を長距離配線で伝送する必要がある場合、図４に示すように、ボルテージフォロワ（演算増幅器１０）への出力信号Ｖｏの入力経路にスイッチ７を挿入することができる。
【００３０】
但し、図４に示す構成では、テスト時以外では、演算増幅器１０の非反転入力端子（＋）は、フローティング状態にあるので、動作停止はしておらず出力端子に不要な信号を送出し、好ましくないことが起こる。したがって、テスト時以外は、演算増幅器１０の非反転入力端子（＋）を固定電位（例えば電源電位や接地電位）にクランプするか、演算増幅器１０をディスエーブルにする措置を採るなどして、完全に動作停止状態にするとよい。
【００３１】
図５は、図４に示すボルテージフォロワを入力無し時に完全に動作停止状態にする回路例を示す図である。演算増幅器１０をディスエーブルにする方法としては、図５（ａ）（ｂ）（ｃ）に示す方法がある。図５（ａ）では、演算増幅器１０と上位側電源ＶＣＣ及び下位側電源ＶＥＥとの間に、テストモード信号ＴＭによって開閉する電源スイッチ１１，１２を設け、テスト時以外は、演算増幅器１０を上位側電源ＶＣＣ及び下位側電源ＶＥＥから切り離す。図５（ｂ）では、演算増幅器１０と下位側電源ＶＥＥとの間に、テストモード信号ＴＭによって開閉する電源スイッチ１２を設け、テスト時以外は、演算増幅器１０を下位側電源ＶＥＥから切り離す。図５（ｃ）では、演算増幅器１０と上位側電源ＶＣＣとの間に、テストモード信号ＴＭによって開閉する電源スイッチ１１を設け、テスト時以外は、演算増幅器１０を上位側電源ＶＣＣから切り離す。
【００３２】
（第４の実施の形態）
図６と図７は、本発明の第４の実施の形態として、図１と図２に示す半導体集積回路装置の他の具体的な構成例を示す回路図である。
【００３３】
図６において、Ｎ型トランジスタＭＮ１のドレイン端子は電源に接続され、ソース端子は抵抗素子ＲＬを介して回路グランドに接続される。出力信号Ｖｏは、Ｎ型トランジスタＭＮ１のゲート端子に入力される。Ｎ型トランジスタＭＮ１のソース端子と抵抗素子ＲＬとの接続端は出力端子として、第２の出力端子４に接続される。
【００３４】
このように接続されたＮ型トランジスタＭＮ１と抵抗素子ＲＬの全体はソースフォロワを構成している。ソースフォロワは、電圧利得は１よりも小さいが、入力を同相でバッファした信号を出力するので、以下の理由から、図１に示すバッファアンプ３として用いることができる。
【００３５】
すなわち、ソースフォロワでは、出力は入力と正しく同振幅にはならないので、同軸線５の芯線とシールド線との間の静電容量を完全には排除できない。しかし、例えば、ソースフォロワの電圧利得が０．５であれば、芯線とシールド線との間の静電容量は、シールド線の電位をある電位に固定した場合の１／２となる。したがって、シールド線の電位をある電位に固定した場合に比べると、その静電容量による影響を軽減することができる。
【００３６】
図１に示すバッファアンプ３として、ソースフォロワを用いる場合は、演算増幅器１０を用いたボルテージフォロワよりも、回路を簡素化できるので、バッファアンプ３としての回路面積を削減することができる。
【００３７】
そして、図２と同様に、テスト時にのみバッファした信号を長距離配線で伝送する必要がある場合、図７に示すように、Ｎ型トランジスタＭＮ２，ＭＮ３を加入する。Ｎ型トランジスタＭＮ２は、Ｎ型トランジスタＭＮ１のゲート端子に出力信号Ｖｏが入力する経路に挿入されている。また、Ｎ型トランジスタＭＮ３は、抵抗素子ＲＬと回路グランドとの間に挿入されている。それぞれ、ゲート端子に入力されるテストモード信号ＴＭに従って同期して同一にオン・オフ動作を行う。
【００３８】
Ｎ型トランジスタＭＮ２は、図２に示したスイッチ７に対応している。Ｎ型トランジスタＭＮ２は、テスト時では、オン動作して出力信号ＶｏをＮ型トランジスタＭＮ１のゲート端子に導入して当該ソースフォロワを動作させ、テスト時以外では、オフ動作して当該ソースフォロワを除外する。テスト時におけるＮ型トランジスタＭＮ２のオン動作時の抵抗値は、十分に大きくなるようにし、当該ソースフォロワの入力容量が出力信号Ｖｏに影響を及ぼさないようにてある。
【００３９】
また、Ｎ型トランジスタＭＮ３は、図５（ｂ）に示した電源スイッチ１２に対応している。これによって、テスト時以外では、当該ソースフォロワを電源から切り離し、ディスエーブルにすることができる。
【００４０】
（第５の実施の形態）
図８は、本発明の第５の実施の形態にかかるプローブカードの要部構成を示す概念図である。第１〜第４の実施の形態に示した半導体集積回路チップ１をウェハー状態でテストする場合、例えば、図８に示すようなプローブカード１５ａを用いるとよい。
【００４１】
図８において、プローブカード１５ａには、測定端子毎に、同軸線１６とそれに接続された２本の探針１７ａ，１７ｂとが設けられている。なお、測定端子とは、図１等で示した半導体集積回路チップ１に形成されたパッドである第１及び第２の出力端子２，４のことである。
【００４２】
同軸線１６の芯線は、一端が測定器８に接続され、他端が探針１７ａの一端に接続されている。同軸線１６のシールド線は、測定器８側の一端がオープン状態であり、他端が探針１７ｂの一端に接続されている。
【００４３】
テストは、探針１７ａの他端を図１等に示した第１の出力端子２に接触させ、探針１７ｂの他端を図１等に示した第２の出力端子４に接触させることで実施される。この測定では、探針１７ａ，１７ｂでの寄生容量の影響を排除できないので、探針１７ａ，１７ｂの長さは、それぞれ極力短くすることが好ましい。この意味で、半導体集積回路チップ１で用いる第１及び第２の出力端子２，４も近接して配置されることが好ましい。
【００４４】
以上のように、本第５の実施の形態によるプローブカードを用いることで、同軸線の芯線とシールド線との間の静電容量の影響を受けずに、正確な測定を行うことができる。
【００４５】
（第６の実施の形態）
図９は、本発明の第６の実施の形態にかかるプローブカードの要部構成を示す概念図である。図８に示したように、シールド線を半導体集積回路チップ１内でバッファした信号で駆動する場合、同軸線１６に対する外来ノイズの影響を半導体集積回路チップ１が受けることになる。
【００４６】
そこで、本第６の実施の形態によるプローブカード１５ｂでは、図９に示すように、図８に示した同軸線１６に代えて、シールド線の外周囲に更にシールド線を設けた二重同軸線１８を用い、３つの探針１７ａ，１７ｃ，１７ｃを用いる。
【００４７】
二重同軸線１８の芯線は、一端が測定器８に接続され、他端が探針１７ａの一端に接続されている。二重同軸線１８の内側のシールド線は、測定器８側の一端がオープン状態であり、他端が探針１７ｂの一端に接続されている。また、二重同軸線１８の外側のシールド線は、測定器８側の一端がオープン状態であり、他端が探針１７ｃの一端に接続されている。
【００４８】
テストは、探針１７ａの他端を図１等に示した第１の出力端子２に接触させ、探針１７ｂの他端を図１等に示した第２の出力端子４に接触させることで実施されるが、探針１７ｃの他端を半導体集積回路チップ１上の固定電位（例えばグランド電位）に接続された端子（パッド）に接触させるようにする。
【００４９】
以上のように、本第６の実施の形態によるプローブカードを用いることで、半導体集積回路チップが外来ノイズの影響を受けるのを回避して、テストを実施することができる。
【００５０】
（第７の実施の形態）
図１０は、本発明の第７の実施の形態にかかるプローブカードの要部構成を示す概念図である。本第７の実施の形態では、図９（第６の実施の形態）での課題解決方法の他の例を示す。
【００５１】
図１０に示すように、本第７の実施の形態によるプローブカード１５ｃでは、図９（第６の実施の形態）と同様に、二重同軸線１８を用いるが、探針１７ｃを削除して、図８（第５の実施の形態）と同様に、２つの探針１７ａ，１７ｂを用いる。
【００５２】
本第７の実施の形態によるプローブカード１５ｃで用いる二重同軸線１８の外側のシールド線は、測定器８側の一端が測定器８内のグランド電位などの固定電位に接続され、半導体集積回路チップ１側の他端がオープン状態である。二重同軸線１８の芯線と内側のシールド線の接続関係は、図９（第６の実施の形態）と同様である。
【００５３】
本第７の実施の形態によるプローブカード１５ｃによっても、第６の実施の形態と同様に、半導体集積回路チップが外来ノイズの影響を受けるのを回避して、テストを実施することができる。
【００５４】
この場合、本第７の実施の形態では、第６の実施の形態よりも、探針の本数を２本に削減でき、また、半導体集積回路チップの測定点に用意する端子（パッド）の数を２つに削減することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態にかかる半導体集積回路装置の構成を示す回路図である。
【図２】本発明の第２の実施の形態にかかる半導体集積回路装置の構成を示す回路図である。
【図３】本発明の第３の実施の形態として、図１に示す半導体集積回路装置の具体的な構成例を示す回路図である。
【図４】本発明の第３の実施の形態として、図２に示す半導体集積回路装置の具体的な構成例を示す回路図である。
【図５】図４に示すボルテージフォロワを入力無し時に完全に動作停止状態にする回路例を示す図である。
【図６】本発明の第４の実施の形態として、図１に示す半導体集積回路装置の他の具体的な構成例を示す回路図である。
【図７】本発明の第４の実施の形態として、図２に示す半導体集積回路装置の他の具体的な構成例を示す回路図である。
【図８】本発明の第５の実施の形態にかかるプローブカードの要部構成を示す概念図である。
【図９】本発明の第６の実施の形態にかかるプローブカードの要部構成を示す概念図である。
【図１０】本発明の第７の実施の形態にかかるプローブカードの要部構成を示す概念図である。
【符号の説明】
【００５６】
１  半導体集積回路チップ
２  第１の出力端子
３  バッファアンプ
４  第２の出力端子
５  同軸線
６  他のチップ・測定器
７  スイッチ
８  測定器
１０  ボルテージフォロワを構成する演算増幅器
１１，１２  電源スイッチ
１５ａ，１５ｂ，１５ｃ  プローブカード
１６  同軸線
１７ａ，１７ｂ、１７ｃ  探針
１８  二重同軸線
ＭＮ１  ソースフォロワの構成要素であるＮ型トランジスタ
ＲＬ  ソースフォロワを構成要素である抵抗素子
ＭＮ２  スイッチを構成するＮ型トランジスタ
ＭＮ３  電源スイッチを構成するＮ型トランジスタ
【図１】
2010122097.tif 000003
【図２】
2010122097.tif 000004
【図３】
2010122097.tif 000005
【図４】
2010122097.tif 000006
【図５】
2010122097.tif 000007
【図６】
2010122097.tif 000008
【図７】
2010122097.tif 000009
【図８】
2010122097.tif 000010
【図９】
2010122097.tif 000011
【図１０】
2010122097.tif 000012