(57)【要約】【課題】ＦＰＧＡなどのプログラマブルロジックのスイッチに用いられているＳＲＡＭの変わりとなり、高集積を可能とする高い信頼性を備えた不揮発性記憶装置を提供する。【解決手段】第１入力電極１０１，出力電極１０４，および第２入力電極１０７を備える。また、この不揮発性記憶装置は、第１入力電極１０１と出力電極１０４との間に挟まれた第１抵抗変化層１２０、および、出力電極１０４と第２入力電極１０７との間に挟まれた第２抵抗変化層１３０を備える。第１抵抗変化層１２０は、第１金属酸化物層１０２および第２金属酸化物層１０３を備え、第２抵抗変化層１３０は、第３金属酸化物層１０５および第４金属酸化物層１０６を備える。【選択図】  図１
2010147133.tif 000002
【特許請求の範囲】
【請求項１】
出力電極、およびこの出力電極を挟むように配置された第１入力電極，第２入力電極と、
前記第１入力電極および前記出力電極の間に挟まれた第１抵抗変化層と、
前記第２入力電極および前記出力電極の間に挟まれた第２抵抗変化層と
を備え、
前記第１抵抗変化層は、第１金属酸化物層および第２金属酸化物層を備え、
前記第２抵抗変化層は、第３金属酸化物層および第４金属酸化物層を備え、
前記第１金属酸化物層および前記第２金属酸化物層の一方は、非晶質な酸化タンタルから構成され、
前記第１金属酸化物層および前記第２金属酸化物層の他方は、遷移金属の酸化物から構成され、
前記第３金属酸化物層および前記第４金属酸化物層の一方は、非晶質な酸化タンタルから構成され、
前記第３金属酸化物層および前記第４金属酸化物層の他方は、遷移金属の酸化物から構成されている
ことを特徴とする不揮発性記憶装置。
【請求項２】
請求項１記載の不揮発性記憶装置において、
前記前記第１入力電極、前記第１抵抗変化層、前記出力電極、前記第２抵抗変化層、および前記第２入力電極は、基板の法線方向に積層されている
ことを特徴とする不揮発性記憶装置。
【請求項３】
請求項１記載の不揮発性記憶装置において、
前記前記第１入力電極、前記第１抵抗変化層、前記出力電極、前記第２抵抗変化層、および前記第２入力電極は、基板の平面方向に配列されている
ことを特徴とする不揮発性記憶装置。
【請求項４】
請求項１〜３のいずれか１項に記載の不揮発性記憶装置において、
前記遷移金属は、酸化ニッケルおよび酸化チタンの少なくとも１つである
ことを特徴とする不揮発性記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の不揮発性記憶装置において、
前記出力電極は、パストランジスタに接続されるものである
ことを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化物よりなる抵抗変化層を備える不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
近年、電子機器の開発競争が激化し、また、電子機器の小型化が進んでいる。このような状況のもとで、製造後においても、電子信号により回路構成を変更し、１つのチップで多くの機能を提供できるプログラマブルロジックが注目を集めている。プログラマブルロジックの代表例としては、ＦＰＧＡ（Field-Programmable Gate Array）やＤＲＰ（Dynamically Reconfigurable Processor）がある。プログラマブルロジックは、家電製品から、通信機器、最近では、航空機、衛星用デバイスと、用途は多岐にわたっている。
【０００３】
多くのプログラマブルロジックでは、スイッチデバイスとして、よく知られているように、パストランジスタと、このパストランジスタのゲートに制御電圧を出力するＳＲＡＭ（Static Random Access Memory）とを組み合わせた図１２に示すような回路を用いている。この回路では、電源投入時にプログラム情報の書き込みをＳＲＡＭ１２０１に行う。ＳＲＡＭ１２０１からの出力電圧Ｖ１がＨｉｇｈレベルの場合、パストランジスタ１２０２がＯＮとなり、端子Ｐ１と端子Ｐ２とが接続される。ただし、ＳＲＡＭ１２０１は、電源ＯＦＦ時に記憶情報がなくなってしまうため、電源投入後、再度プログラムする必要がある。
【０００４】
一方、ＳＲＡＭの代わりにフラッシュメモリやヒューズを用いたＦＰＧＡもある。この場合、電源をＯＦＦしても記憶情報が保たれるため、電源投入後に再度プログラムを行う必要がない。しかし、大容量・高速動作が要求されるＦＰＧＡにおいて高密度の論理回路とフラッシュメモリを混載しようとした場合、製造プロセスが複雑になり，集積度を上げることが困難である。また、ヒューズは１回しかプログラムが出来ない為、利便性が低い。このため、パストランジスタに対して制御電圧を印加するデバイスとして、電源ＯＦＦ時に記憶情報がなくなってしまうものの、高集積化しやすいＳＲＡＭが一般的に用いられている。
【０００５】
また、大規模ＦＰＧＡの場合、図１２に示したＳＲＡＭ＋パストランジスタのスイッチが約１億個搭載されており、このスイッチの数は、高集積化によって年々増える傾向にある。テクノロジーノードが４５ｎｍ以前のＣＭＯＳ集積回路において、ＳＲＡＭ部の面積は、最小寸法をＦとした場合、１００Ｆ2程度であり、ＦＰＧＡ全体の５割の面積を占めている。
【０００６】
【非特許文献１】1. G. Baek, et al. ,"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses",IEDM, pp.587-590, 2004.
【非特許文献２】ChiaHua Ho, et al. ,"A Highly Reliable Self-Aligned Graded Oxide WOx Resistance Memory:Conduction Mechanisms and Reliability", Symposium on VLSI Technology Digest of Technical Papers, 12B-2, pp228-229
【非特許文献３】A. Chen, et al. ,"Switching characteristics of Cu2O metal-insulator-metal resistive memory", APPLIED PHYSICS LETTERS, vol. 91, 123517-1-123517-3, 2007.
【非特許文献４】S. Muraoka, et al. ,"Fast switching and long retention Fe-O ReRAM and its switching mechanism", IEDM, pp.779-782, 2007.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、テクノロジーノードが３２ｎｍ以降では、トランジスタのバラツキが原因でＳＲＡＭのスケーリング限界が起き、ＳＲＡＭ部の面積が４００Ｆ2程度まで増大してしまうという問題がある。ＳＲＡＭ部の面積増大は、ＦＰＧＡのコスト増大につながり、コスト競争力を低下させるとともに、回路間の配線長増大による信号遅延により、性能が劣化してしまう。
【０００８】
さらに，ＳＲＡＭ＋パストランジスタでは、中性子線によるファーム・エラーが深刻な問題になる。α線をはじめ，さまざまな宇宙線が地上に飛来しているが，その中で高エネルギーをもつ中性子線は半導体基板に突入してＳｉ原子に衝突する。このとき、衝突で放出されたイオンによって基板に微弱なパルス電流が流れ、ＳＲＡＭの記憶データを変化させる可能性がある。ＳＲＡＭ情報の変化は回路変更を意味するので、中性子線エラーが発生すれば正常な回路動作をしなくなってしまう。一般的な地上付近の用途では、このような中性子線エラーが発生する確率はほかのエラー要因に比べて低いので問題とされないが、高エネルギーの中性子線が多く飛来する宇宙・航空分野では、中性子線エラーの問題は早くから知られており、中性子線に対する耐性が必須である。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、ＦＰＧＡなどのプログラマブルロジックのスイッチに用いられているＳＲＡＭの変わりとなり、高集積を可能とする高い信頼性を備えた不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性記憶装置は、出力電極、およびこの出力電極を挟むように配置された第１入力電極，第２入力電極と、第１入力電極および出力電極の間に挟まれた第１抵抗変化層と、第２入力電極および出力電極の間に挟まれた第２抵抗変化層とを備え、第１抵抗変化層は、第１金属酸化物層および第２金属酸化物層を備え、第２抵抗変化層は、第３金属酸化物層および第４金属酸化物層を備え、第１金属酸化物層および第２金属酸化物層の一方は、非晶質な酸化タンタルから構成され、第１金属酸化物層および第２金属酸化物層の他方は、遷移金属の酸化物から構成され、第３金属酸化物層および第４金属酸化物層の一方は、非晶質な酸化タンタルから構成され、第３金属酸化物層および第４金属酸化物層の他方は、遷移金属の酸化物から構成されているようにしたものである。
【００１１】
上記不揮発性記憶装置において、第１入力電極、第１抵抗変化層、出力電極、第２抵抗変化層、および第２入力電極は、基板の法線方向に積層されていてもよく、また、第１入力電極、第１抵抗変化層、出力電極、第２抵抗変化層、および第２入力電極は、基板の平面方向に配列されていてもよい。
【００１２】
上記不揮発性記憶装置において、遷移金属は、酸化ニッケルおよび酸化チタンの少なくとも１つであればよい。また、上記不揮発性記憶装置において、出力電極は、パストランジスタに接続されるものである。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、第１入力電極および出力電極の間に挟まれ、非晶質な酸化タンタルから構成された層と遷移金属とから構成された第１抵抗変化層と、第２入力電極および出力電極に挟まれ、非晶質な酸化タンタルから構成された層と遷移金属とから構成された第２抵抗変化層とを備えるようにしたので、ＦＰＧＡなどのスイッチに用いられているＳＲＡＭの変わりとなり、高集積を可能とする高い信頼性を備えた不揮発性記憶装置が提供できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図を参照して説明する。
【００１５】
［実施の形態１］
始めに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における不揮発性記憶装置の構成を模式的に示す断面図である。本実施の形態１における不揮発性記憶装置は、まず、第１入力電極１０１，出力電極１０４，および第２入力電極１０７を備える。また、この不揮発性記憶装置は、第１入力電極１０１と出力電極１０４との間に挟まれた第１抵抗変化層１２０、および、出力電極１０４と第２入力電極１０７との間に挟まれた第２抵抗変化層１３０を備える。
【００１６】
第１抵抗変化層１２０は、第１金属酸化物層１０２および第２金属酸化物層１０３を備え、第２抵抗変化層１３０は、第３金属酸化物層１０５および第４金属酸化物層１０６を備える。第１金属酸化物層１０２および第２金属酸化物層１０３の一方は、非晶質な酸化タンタル（Ｔａ2Ｏ5）から構成され、他方は、酸化ニッケルや酸化チタンなどの遷移金属の酸化物から構成されている。同様に、第３金属酸化物層１０５および第４金属酸化物層１０６の一方は、非晶質な酸化タンタル（Ｔａ2Ｏ5）から構成され、他方は、酸化ニッケルや酸化チタンなどの遷移金属の酸化物から構成されている。酸化タンタルは、化学量論組成とされていることが望ましい。なお、遷移金属の酸化物としては、酸化ニッケル、酸化チタンの他に、酸化ハフニウムおよび酸化ジルコニウムなどを用いることが考えられる（非特許文献１参照）。また、遷移金属の酸化物としては、酸化タングステン（非特許文献２参照），酸化銅（非特許文献３参照），および酸化鉄（非特許文献４参照）を用いることが考えられる。
【００１７】
このように構成された本実施の形態の不揮発性記憶装置は、第１抵抗変化層１２０および第２抵抗変化層１３０が、両極性動作の抵抗変化層（素子）となっている。このため、第１入力電極１０１と第２入力電極１０７との間に所定の電圧を印加することで、第１抵抗変化層１２０および第２抵抗変化層１３０の一方を低抵抗状態にスイッチさせ、他方を高抵抗状態にスイッチさせることができる。このようにスイッチングした後、第１入力電極１０１と第２入力電極１０７との間に、スイッチング時よりも低い電圧を加えることで、記憶（スイッチング）状態に応じた電圧を、出力電極１０４より出力させることができる。
【００１８】
従って、本実施の形態における不揮発性記憶装置によれば、出力電極１０４を、例えば、パストランジスタのゲートに接続することで、ＦＰＧＡの不揮発スイッチとして機能させることができる。言い換えると、本実施の形態における不揮発性記憶装置は、ＦＰＧＡなどのスイッチに用いられているＳＲＡＭの変わりに用いることができる。また、本実施の形態によれば、６個以上のトランジスタが必要なＳＲＡＭスイッチと異なり、１つの素子でスイッチとして機能するため、高集積化に非常に有利である。さらに、記憶層（抵抗変化層）に金属酸化物を用いているため原理的に中性子線等によるキャリアの影響を受けず、非常に高い信頼性を実現することができる。
【００１９】
なお、第１入力電極１０１、第１抵抗変化層１２０、出力電極１０４、第２抵抗変化層１３０、および第２入力電極１０７は、所定の基板の法線方向に積層されているようにしてもよく、また、第１入力電極１０１、第１抵抗変化層１２０、出力電極１０４、第２抵抗変化層１３０、および第２入力電極１０７は、所定の基板の平面方向に配列されているようにしてもよい。
【００２０】
ところで、酸化ニッケルなどの遷移金属の酸化物層および酸化タンタル層は、各々単層では、抵抗変化素子として再現性よく安定して機能しない。これらを積層することで、抵抗変化層として安定して機能するようになる。これは、発明者らの実験により、はじめて見いだされたものである。ここで、抵抗変化層に電圧を加え、抵抗変化層の抵抗値を単層とした酸化タンタル層の抵抗値よりも低くする初期の処理が重要となる。この処理は、「Forming」と呼ばれている（非特許文献２，３参照）。この処理を行った後、抵抗変化層に所定の電圧を印加することで、高抵抗状態から低抵抗状態、もしくは、低抵抗状態から高抵抗状態に抵抗変化させ、いずれかの抵抗状態を保持することができる。
【００２１】
［実施の形態２］
次に、本発明の実施の形態２について説明する。本実施の形態における不揮発性記憶装置は、図２の断面図に示すように、ＭＯＳトランジスタなどによる集積回路が形成されたシリコン基板２１０上に形成された層間膜２０８上に形成され、層間膜２０８に形成されたビア２０９によって、シリコン基板２１０に形成されている集積回路に接続している。本実施の形態における不揮発性記憶装置は、ビア２０９と接続されるように形成された下部電極（第１入力電極）２０１、第１の金属酸化物からなる第１の金属酸化物層２０２、第２の金属酸化物からなる第２の金属酸化物層２０３、出力電極２０４、第２の金属酸化物からなる第３の金属酸化物層２０５、第１の金属酸化物からなる第４の金属酸化物層２０６、上部電極（第２入力電極）２０７を、これらの順に積層して備えている。
【００２２】
本実施の形態において、第１の金属酸化物層２０２および第２の金属酸化物層２０３からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第１抵抗変化層であり、第３の金属酸化物層２０５および第４の金属酸化物層２０６からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第２抵抗変化層である。また、これらの抵抗変化層は、印加される電圧の極性によって低抵抗状態から高抵抗状態、もしくは、高抵抗状態から低抵抗状態に両極性動作する。本実施の形態では、下部電極２０１、上記第１抵抗変化層、出力電極２０４、上記第２抵抗変化層、および上部電極２０７が、シリコン基板２１０の法線方向に積層されている。
【００２３】
ここで、第１の金属酸化物は、ＮｉＯもしくはＴｉＯ2を少なくとも含む材料であることが望ましい。本実施の形態では、第１の金属酸化物をＴｉＯ2とする。また、第２の金属酸化物は、非晶質のＴａ2Ｏ5である。なお、第２の金属酸化物は、ストイキオメトリックなＴａ2Ｏ5から構成することが望ましい。また、ＴｉＯ2は微結晶の構造を取りやすいため、これによる凹凸の影響を最小限にするため、Ｔａ2Ｏ5の層よりも、ＴｉＯ2の層の層厚を薄くする。例えば、Ｔａ2Ｏ5からなる第２の金属酸化物層２０３および第３の金属酸化物層２０５層は、層厚１０ｎｍとする。また、ＴｉＯ2からなる第１の金属酸化物層２０２および第４の金属酸化物層２０６は、層厚３ｎｍとする。
【００２４】
なお、下部電極２０１、出力電極２０４、上部電極２０７は、基本的に導電性を有していれば良い。例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。ここでは、下部電極２０１、出力電極２０４、上部電極２０７は、Ｒｕから構成する。
【００２５】
上述した構成とした本実施の形態による不揮発性記憶装置は、下部電極２０１と出力電極２０４によって挟まれた抵抗変化層（第１の金属酸化物層２０２と第２の金属酸化物層２０３の積層膜）は、出力電極２０４側に正電圧（下部電極２０１側に負電圧）が加わった場合に低抵抗化し、出力電極２０４側に負電圧（下部電極２０１側に正電圧）が加わった場合に高抵抗化する。また、上部電極２０７と出力電極２０４に挟まれた抵抗変化層（第３の金属酸化物層２０５と第４の金属酸化物層６の積層膜）は、出力電極２０４側に正電圧（上部電極２０７側に負電圧）が加わった場合に低抵抗化し、出力電極２０４側に負電圧（上部電極２０７側に正電圧）が加わった場合に高抵抗化する。
【００２６】
次に、図３Ａおよび表１を用いて本実施の形態における抵抗変化型記憶装置の動作方法について説明する。図３Ａは、本実施の形態における不揮発性記憶装置の断面構成を模式的に示す構成図である。上部電極２０７および下部電極２０１を、各々Ｖ１およびＶ２とし、出力電極２０４をＯＵＴとしている。各電極間は、抵抗変化層よりなる抵抗変化素子となっており、Ｖ１−ＯＵＴ間の抵抗変化素子の抵抗値をＲ１、ＯＵＴ−Ｖ２間の抵抗変化素子の抵抗値をＲ２とする。
【００２７】
最初にＲ１、Ｒ２低抵抗化（Forming動作）を行う。まず、Ｖ１−ＯＵＴ間に電圧印加を行い、Ｒ１の低抵抗化を行う。例えば、ＯＵＴ電極に正電圧パルスを加え、Ｒ１の低抵抗化を行った。次に、Ｖ２−ＯＵＴ間に電圧印加を行い、Ｒ２の低抵抗化を行う。例えば、ＯＵＴ電極に正電圧パルスを加え、Ｒ２の低抵抗化を行う。
この後のスイッチング動作は、Ｖ２電極を接地し、以下の表１に示すように、Ｖ１電極に正電圧もしくは負電圧を印加して行う。
【００２８】
【表１】
2010147133.tif 000003
【００２９】
まず、「Ｆｏｒｍｉｎｇ」後の状態（Ｒ１、Ｒ２が低抵抗状態）においてＯＵＴ電極を浮遊させ、Ｖ１に正電圧パルス（＋Ｖｐｒｏ）を加えた場合について説明する。この状態では、Ｒ２の抵抗は変化せず、Ｒ１のみが高抵抗状態にスイッチングする。出力電圧の読み取り時は、Ｖ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加する。この場合、出力電圧は、Ｒ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。
【００３０】
Ｒ１とＲ２の抵抗比が高いと、出力電圧はほぼ０（ＧＮＤ）となり高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００３１】
次に、Ｖ１に負電圧パルス（−Ｖｐｒｏ）を加えた場合について説明する。この状態では、まず、高抵抗状態であるＲ１に電圧が印加され、低抵抗状態にスイッチングし、次に、Ｖ２−ＯＵＴ間の電圧によってＲ２が高抵抗状態にスイッチングする。出力電圧の読み取り時はＶ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。この場合、出力電圧はＲ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。
【００３２】
Ｒ１とＲ２の抵抗比が高いと、出力電圧はほぼＶDDとなり高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００３３】
出力電圧を再度ＧＮＤにしたい場合、Ｖ１に正電圧パルスを印加する。この状態では、まず、高抵抗状態であるＲ２に電圧が印加され、低抵抗状態にスイッチングする。次にＶ１−ＯＵＴ間の電圧によってＲ１が高抵抗状態にスイッチングする。Ｖ１に読み取り電圧ＶDDを加えた場合、ＯＵＴ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶDDから、〜０Ｖ（ＧＮＤ）が出力される。図３Ｂに示すように、ＯＵＴ電極をパストランジスタ３０１の入力ゲートに接続することで、スイッチとして動作し、Ｖ１に正電圧パルスを加えることでパストランジスタ３０１が閉じ（オフ状態となり）、Ｖ１に負電圧パルスを加えることでパストランジスタが開く（オン状態となる）。
【００３４】
上述した本実施の形態では、抵抗変化層が、電源がなくても状態を保持する不揮発性を有しているため、電源をＯＦＦにしてもＲ１およびＲ２の記憶情報は失われない。また、１つの素子でスイッチとして機能するため、高集積化に非常に有利である。さらに、記憶原理が電荷の蓄積によるものでないため、原理的に宇宙線の影響を受けにくく、高い信頼性が得られる。
【００３５】
次に、本実施の形態における不揮発性記憶装置の製造方法について説明する。まず、図４Ａに示すようにビア２０９が形成された層間膜２０８上に、下部電極２０１の材料としてＲｕを堆積してＲｕ膜を形成する。さらに、形成したＲｕ膜の上に公知のフォトリソグラフィ技術およびエッチング技術を用いてエッチングマスク４０１を形成し、エッチングマスク４０１を用いてＲｕ膜をドライエッチングして下部電極２０１を形成する。エッチングマスク４０１には、例えば窒化チタン（ＴｉＮ）などのＲｕとの選択比の高い材料を用いる。以上のようにして下部電極２０１を形成した後、エッチングマスク４０１を選択的にエッチングして除去する。
【００３６】
次に、第１の金属酸化物層２０２となるＴｉＯ2、第２の金属酸化物層２０３となるＴａ2Ｏ5、出力電極２０４となるＲｕを順次堆積し、ＴｉＯ2膜，Ｔａ2Ｏ5膜，およびＲｕ膜が積層された状態とする。次いで、Ｒｕ膜の上に、公知のフォトリソグラフィ技術およびエッチング技術を用いてエッチングマスク４０２を形成する。エッチングマスク４０１には、窒化チタンなどの、Ｒｕ、Ｔａ2Ｏ5、ＴｉＯ2との選択比の高い材料を用いる。
【００３７】
次いで、形成したエッチングマスク４０２をマスクとし、ＴｉＯ2膜，Ｔａ2Ｏ5膜，およびＲｕ膜をドライエッチングすることで、図４Ｂに示すように、第１の金属酸化物層２０２，第２の金属酸化物層２０３，および出力電極２０４を形成する。このようにして各層を形成した後、エッチングマスク４０２を選択的にエッチングして除去する。
【００３８】
次に、出力電極２０４上に、第３の金属酸化物層２０５となるＴａ2Ｏ5膜、第４の金属酸化物層２０６となるＴｉＯ2膜、および上部電極２０７となるＲｕ膜を形成する。次いで、Ｒｕ膜の上に、公知のフォトリソグラフィ技術およびエッチング技術を用い、窒化チタンからなるエッチングマスク４０３を形成する。次いで、形成したエッチングマスク４０３をマスクとし、Ｒｕ膜、Ｔａ2Ｏ5膜、およびＴｉＯ2膜をドライエッチングすることで、図４Ｃに示すように、第３の金属酸化物層２０５，第４の金属酸化物層２０６，上部電極２０７を形成する。このようにして、各層を形成した後、エッチングマスク４０３を選択的に除去すれば、図４Ｄに示すように、本実施の形態における不揮発性記憶装置が得られる。
【００３９】
［実施の形態３］
次に、本発明の実施の形態３について説明する。この不揮発性記憶装置は、図５の断面図に示すように、ＭＯＳトランジスタなどによる集積回路が形成されたシリコン基板２１０上に形成された層間膜２０８上に形成され、層間膜２０８に形成されたビア２０９によって、シリコン基板２１０に形成されている集積回路に接続している。これは、前述した実施の形態２と同様である。本実施の形態における不揮発性記憶装置は、ビア２０９と接続されるように形成された下部電極（第１入力電極）２０１、第２の金属酸化物からなる第１の金属酸化物層５０２、第１の金属酸化物からなる第２の金属酸化物層５０３、出力電極２０４、第１の金属酸化物からなる第３の金属酸化物層５０５、第２の金属酸化物からなる第４の金属酸化物層５０６、上部電極（第２入力電極）２０７を、これらの順に積層して備えている。
【００４０】
本実施の形態において、第１の金属酸化物層５０２および第２の金属酸化物層５０３からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第１抵抗変化層であり、第３の金属酸化物層５０５および第４の金属酸化物層５０６からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第２抵抗変化層である。また、これらの抵抗変化層は、印加される電圧の極性によって低抵抗状態から高抵抗状態、もしくは、高抵抗状態から低抵抗状態に両極性動作する。
【００４１】
ここで、第１の金属酸化物および第２の金属酸化物については、前述した実施の形態２と同様であり、第１の金属酸化物はＴｉＯ2であり、第２の金属酸化物は、非晶質のＴａ2Ｏ5である。本実施の形態では、出力電極２０４の側に、第１の金属酸化物からなる第２の金属酸化物層５０３および第３の金属酸化物層５０５が配置されているようにしたものである。また、各電極は、前述した実施の形態２と同様である。
【００４２】
本実施の形態では、下部電極２０１と出力電極２０４によって挟まれた抵抗変化層（第１の金属酸化物層５０３と第２の金属酸化物層５０４の積層膜）は、出力電極２０４側に負電圧（下部電極２０１側に正電圧）が加わった場合に低抵抗化し、出力電極２０４側に正電圧（下部電極２０１側に負電圧）が加わった場合に高抵抗化する。また、上部電極２０７と出力電極２０４に挟まれた抵抗変化層（第３の金属酸化物層５０５と第４の金属酸化物層５０６の積層膜）は、出力電極２０４側に負電圧（上部電極２０７側に正電圧）が加わった場合に低抵抗化し、出力電極２０４側に正電圧（上部電極２０７側に負電圧）が加わった場合に高抵抗化する。
【００４３】
次に、表２を用いて本実施の形態における不揮発性記憶装置の動作方法について説明する。上部電極２０７および下部電極２０１を、各々、Ｖ１およびＶ２とし、出力電極２０４をＯＵＴとしている。各電極間の積層膜は抵抗変化素子となっており、Ｖ１−ＯＵＴ間の抵抗変化素子（第３の金属酸化物層５０５，第４の金属酸化物層５０６）の抵抗値をＲ１、ＯＵＴ−Ｖ２間の抵抗変化素子（第１の金属酸化物層５０３，第２の金属酸化物層５０４）の抵抗値をＲ２とする。
【００４４】
最初に，Ｒ１およびＲ２の低抵抗化（Forming動作）処理を行う。まず、Ｖ１−ＯＵＴ間に電圧印加を行い、Ｒ１の低抵抗化を行う。例えば、Ｖ１電極に正電圧パルスを加え、Ｒ１の低抵抗化を行う。次いで、Ｖ２−ＯＵＴ間に電圧印加を行い、Ｒ２の低抵抗化を行う。例えば、Ｖ２電極に正電圧パルスを加え、Ｒ２の低抵抗化を行う。
【００４５】
以上のようにして「Forming」を行った後、Ｖ２電極を接地し、以下の表２に示すように、Ｖ１電極に正電圧もしくは負電圧を印加する。
【００４６】
【表２】
2010147133.tif 000004
【００４７】
まず、Ｆｏｒｍｉｎｇ直後の状態（Ｒ１、Ｒ２が低抵抗状態）において、ＯＵＴ電極を浮遊させ、Ｖ１に負電圧パルス（−Ｖｐｒｏ）を加えた場合について説明する。この状態では、Ｒ２の抵抗は変化せず、Ｒ１のみが高抵抗状態にスイッチングする。出力電圧の読み取り時は、Ｖ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。この場合、ＯＵＴ電極からの出力電圧は、Ｒ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。
【００４８】
Ｒ１とＲ２の抵抗比が高いと、出力電圧が、ほぼ０（ＧＮＤ）となり高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００４９】
次に、Ｖ１に正電圧パルス（Ｖｐｒｏ）を加えた場合について説明する。この状態では、まず、高抵抗状態であるＲ１に電圧が印加され、低抵抗状態にスイッチングする。次に、Ｖ２−ＯＵＴ間の電圧によってＲ２が高抵抗状態にスイッチングする。出力電圧の読み取り時はＶ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。
【００５０】
この場合、出力電圧はＲ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。Ｒ１とＲ２の抵抗比が高いと、出力電圧はほぼＶDDとなり高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００５１】
出力電圧を再度ＧＮＤにしたい場合、Ｖ１に再度負電圧パルスを印加する。この状態では、まず、高抵抗状態であるＲ２に電圧が印加され、低抵抗状態にスイッチングする。次に、Ｖ１−ＯＵＴ間の電圧によってＲ１が高抵抗状態にスイッチングする。Ｖ１に読み取り電圧ＶDDを加えた場合、ＯＵＴ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶDDから、〜０Ｖ（ＧＮＤ）が出力される。ＯＵＴ電極をパストランジスタの入力ゲートに接続することで、スイッチとして動作し、Ｖ１に負電圧パルスを加えることでパストランジスタが閉じ、Ｖ１に正電圧パルスを加えることでパストランジスタが開く。
【００５２】
本実施の形態においても、抵抗変化層が、電源がなくても状態を保持する不揮発性を有しているため、電源をＯＦＦにしても、Ｒ１、Ｒ２の記憶情報は失われない。また、１つの素子でスイッチとして機能するため、高集積化に非常に有利である。さらに、記憶原理が電荷の蓄積によるものでないため、原理的に宇宙線の影響を受けにくく、高い信頼性が得られる。
【００５３】
次に、本実施の形態における不揮発性記憶装置の製造方法について説明する。まず、図６Ａに示すようにビア２０９が形成された層間膜２０８上に、下部電極材料としてＲｕを堆積してＲｕ膜を形成する。さらに、形成したＲｕ膜の上に公知のフォトリソグラフィ技術およびエッチング技術を用いてエッチングマスク６０１を形成し、エッチングマスク６０１を用いてＲｕをドライエッチングし、下部電極２０１を形成する。エッチングマスク６０１には、例えばＴｉＮなどのＲｕとの選択比の高い材料を用いる。以上のようにして下部電極２０１を形成した後、エッチングマスク６０１をエッチングして除去する。
【００５４】
次に、第１の金属酸化物層５０３となるＴａ2Ｏ5、第２の金属酸化物層５０４となるＴｉＯ2、出力電極２０４となるＲｕを順次堆積し、Ｔａ2Ｏ5膜，ＴｉＯ2膜，Ｒｕ膜が積層された状態とする。次いで、Ｒｕ膜の上に、公知のフォトリソグラフィ技術およびエッチング技術を用いてエッチングマスク６０２を形成する。エッチングマスク６０１には、ＴｉＮなどの、Ｒｕ、Ｔａ2Ｏ5、ＴｉＯ2との選択比の高い材料を用いる。
【００５５】
次に、形成したエッチングマスク６０２をマスクとし、Ｒｕ膜，ＴｉＯ2膜，およびＴａ2Ｏ5膜をドライエッチングすることで、図６Ｂに示すように、第１の金属酸化物層５０２，第２の金属酸化物層５０３，および出力電極２０４を形成する。このようにして各層を形成した後、エッチングマスク６０２を選択的にエッチングして除去する。
【００５６】
次に、出力電極２０４上に第３の金属酸化物層５０５となるＴｉＯ2膜、第４の金属酸化物層５０６となるＴａ2Ｏ5膜、および上部電極２０７となるＲｕ膜を形成する。次いで、Ｒｕ膜の上に、公知のフォトリソグラフィ技術およびエッチング技術を用い、ＴｉＮからなるエッチングマスク６０３を形成する。次いで、エッチングマスク６０３をマスクとし、Ｒｕ膜、Ｔａ2Ｏ5膜、およびＴｉＯ2膜をドライエッチングすることで、図６Ｃに示すように、第３の金属酸化物層５０５，第４の金属酸化物層５０６，および第４の金属酸化物層５０６を形成する。このようにして各層を形成した後、エッチングマスク６０３を選択的に除去すれば、図６Ｄに示すように、本実施の形態における不揮発性記憶装置が得られる。
【００５７】
［実施の形態４］
次に、本発明の実施の形態４について説明する。本実施の形態においては、不揮発性記憶装置を横型にした場合について示す。まず、本実施の形態における不揮発性記憶装置においても、図７の断面図に示すように、ＭＯＳトランジスタなどによる集積回路が形成されたシリコン基板７１０上に形成された層間膜７０８上に形成され、層間膜７０８に形成されたビア７０９によって、シリコン基板７１０に形成されている集積回路に接続している。
【００５８】
本実施の形態では、ビア７０９には、出力電極７０４が接続して形成されている。また、出力電極７０４の一方の側方に、第１側壁電極（第１入力電極）７０１を備え、他方の側方に、第２側壁電極（第２入力電極）７０７を備える。第１側壁電極７０１と第２側壁電極７０７とは、出力電極７０４を介し、対向して配置されている。このように、シリコン基板７１０の平面の方向（横方向）に各電極が配置されていることが、本実施の形態における不揮発性記憶装置の特徴である。
【００５９】
このように横方向に配列された各電極において、まず、出力電極７０４と第１側壁電極７０１との間に、第１の金属酸化物からなる第１の金属酸化物層７０２および第２の金属酸化物からなる第２の金属酸化物層７０３を備える。また、出力電極７０４と第２側壁電極７０７との間に、第２の金属酸化物からなる第３の金属酸化物層７０５および第１の金属酸化物からなる第４の金属酸化物層７０６を備える。
【００６０】
なお、第１側壁電極７０１と第２側壁電極７０７とは、出力電極７０４を介して対向している必要はない。第１側壁電極７０１と第２側壁電極７０７とは、互いに絶縁分離された状態で、出力電極７０４を介して配置されていればよい。また、第１の金属酸化物層７０２および第２の金属酸化物層７０３も、第３の金属酸化物層７０５および第４の金属酸化物層７０６と、出力電極７０４を介して配置されていればよい
【００６１】
本実施の形態において、第１の金属酸化物層７０２および第２の金属酸化物層７０３からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第１抵抗変化層であり、第３の金属酸化物層７０５および第４の金属酸化物層７０６からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第２抵抗変化層である。また、これらの抵抗変化層は、印加される電圧の極性によって低抵抗状態から高抵抗状態、もしくは、高抵抗状態から低抵抗状態に両極性動作する。本実施の形態では、第１側壁電極７０１、上記第１抵抗変化層、出力電極７０４、上記第２抵抗変化層、および第２側壁電極７０７が、＠シリコン基板７１０の平面方向に配列されている。
【００６２】
ここで、第１の金属酸化物および第２の金属酸化物については、前述した実施の形態２と同様であり、第１の金属酸化物はＴｉＯ2であり、第２の金属酸化物は、非晶質のＴａ2Ｏ5である。本実施の形態では、出力電極７０４の側に、第２の金属酸化物からなる第２の金属酸化物層７０３および第３の金属酸化物層７０５が配置されているようにしたものである。また、各電極は、前述した実施の形態２と同様である。
【００６３】
本実施の形態では、第１側壁電極７０１と出力電極７０４によって挟まれた抵抗変化層（第１の金属酸化物層７０２と第２の金属酸化物層７０３の積層膜）は、出力電極７０４側に正電圧（第１側壁電極７０１に負電圧）が加わった場合に低抵抗化し、出力電極７０４側に負電圧（第１側壁電極７０１に正電圧）が加わった場合に高抵抗化する。また、第２側壁電極７０７と出力電極７０４に挟まれた抵抗変化層（第３の金属酸化物層７０５と第４の金属酸化物層７０６の積層膜）は、出力電極７０４側に正電圧（第２側壁電極７０７に負電圧）が加わった場合に低抵抗化し、出力電極７０４側に負電圧（第２側壁電極７０７に正電圧）が加わった場合に高抵抗化する。
【００６４】
次に、図８および表３を用いて本実施の形態における不揮発性記憶装置の動作方法について説明する。図８は、本実施の形態における不揮発性記憶装置の断面構成を模式的に示す構成図である。第１側壁電極７０１および第２側壁電極７０７を、各々、Ｖ１およびＶ２とし、出力電極７０４をＯＵＴとしている。各電極間の積層膜は抵抗変化素子となっており、Ｖ１−ＯＵＴ間の抵抗変化素子（第１の金属酸化物層７０２，第２の金属酸化物層７０３）の抵抗値をＲ１、ＯＵＴ−Ｖ２間の抵抗変化素子（第３の金属酸化物層７０５，第４の金属酸化物層７０６）の抵抗値をＲ２とする。
【００６５】
最初に、Ｒ１およびＲ２の低抵抗化（Forming動作）処理を行う。まず、Ｖ１−ＯＵＴ間に電圧印加を行い、Ｒ１の低抵抗化を行う。例えば、ＯＵＴ電極に正電圧パルスを加え、Ｒ１の低抵抗化を行う。また、Ｖ２−ＯＵＴ間に電圧印加を行い、Ｒ２の低抵抗化を行う。例えば、ＯＵＴ電極に正電圧パルスを加え、Ｒ２の低抵抗化を行う。
【００６６】
以上のようにして「Forming」を行った後、Ｖ２電極を接地し、以下の表３に示すように、Ｖ１電極に正電圧もしくは負電圧を印加する。
【００６７】
【表３】
2010147133.tif 000005
【００６８】
まず、Ｆｏｒｍｉｎｇ後の状態（Ｒ１、Ｒ２が低抵抗状態）において、ＯＵＴ電極を浮遊させ、Ｖ１に正電圧パルス（＋Ｖｐｒｏ）を加えた場合について説明する。この状態では、Ｒ２の抵抗は変化せず、Ｒ１のみが高抵抗状態にスイッチングする。出力電圧の読み取り時は、Ｖ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。この場合、ＯＵＴ電極からの出力電圧は、Ｒ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。
【００６９】
Ｒ１とＲ２の抵抗比が高いと、出力電圧がほぼ０（ＧＮＤ）となり、高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００７０】
次に、Ｖ１に負電圧パルス（−Ｖｐｒｏ）を加えた場合について説明する。この状態では、まず、高抵抗状態であるＲ１に電圧が印加され、低抵抗状態にスイッチングする。次に、Ｖ２−ＯＵＴ間の電圧によってＲ２が高抵抗状態にスイッチングする。出力電圧の読み取り時はＶ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。
【００７１】
この場合、出力電圧はＲ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。Ｒ１とＲ２の抵抗比が高いと、出力電圧はほぼＶDDとなり高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００７２】
出力電圧を再度ＧＮＤにしたい場合、Ｖ１に正電圧パルスを印加する。この状態では、まず、高抵抗状態であるＲ２に電圧が印加され、低抵抗状態にスイッチングする。次にＶ１−ＯＵＴ間の電圧によってＲ１が高抵抗状態にスイッチングする。Ｖ１に読み取り電圧ＶDDを加えた場合、ＯＵＴ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶDDから、０Ｖ（ＧＮＤ）が出力される。図３Ｂに示したように、ＯＵＴ電極をパストランジスタの入力ゲートに接続することで、スイッチとして動作し、Ｖ１に正電圧パルスを加えることでパストランジスタが閉じ、Ｖ１に負電圧パルスを加えることでパストランジスタが開く。
【００７３】
本実施の形態においても、抵抗変化層が、電源がなくても状態を保持する不揮発性を有しているため、電源をＯＦＦにしても、Ｒ１、Ｒ２の記憶情報は失われない。また、１つの素子でスイッチとして機能するため、高集積化に非常に有利である。さらに、記憶原理が電荷の蓄積によるものでないため、原理的に宇宙線の影響を受けにくく、高い信頼性が得られる。また、横型の構造を用いることで、後述する製造方法の説明に示すように、いわゆるパターニング工程を減らすことが可能となり、製造コストを下げることができる。
【００７４】
以下、本実施の形態における不揮発性記憶装置の製造方法について用いて説明する。まず、図９Ａに示すように、ビア２０９が形成された層間膜２０８上に、出力電極７０４の材料としてＲｕを堆積してＲｕ膜を形成する。さらに、形成したＲｕ膜の上に公知のフォトリソグラフィ技術およびエッチング技術を用いてエッチングマスク９０１を形成し、エッチングマスク９０１を用いてＲｕ膜をドライエッチングして出力電極７０４を形成する。エッチングマスク９０１には、例えばＴｉＮなどのＲｕとの選択比の高い材料を用いる。以上のようにして出力電極７０４を形成した後、エッチングマスク９０１をエッチングして除去する。
【００７５】
次に、第２の金属酸化物層７０３および第３の金属酸化物層７０５となるＴａ2Ｏ5、第１の金属酸化物層７０２および第４の金属酸化物層７０６となるＴｉＯ2、第１側壁電極７０１および第２側壁電極７０７となるＲｕを順次堆積し、図９Ｂに示すように、Ｔａ2Ｏ5膜９０２，ＴｉＯ2膜９０３，およびＲｕ膜９０４が積層された状態とする。ここで、Ｔａ2Ｏ5膜９０２，ＴｉＯ2膜９０３，およびＲｕ膜９０４は、図９Ｂの紙面左右方向において、出力電極７０４を跨ぐように形成されている。一方、紙面の前後の方向の出力電極７０４の側方には、Ｔａ2Ｏ5膜９０２，ＴｉＯ2膜９０３，およびＲｕ膜９０４は形成されていない。
【００７６】
次に、積層されたＴａ2Ｏ5膜９０２，ＴｉＯ2膜９０３，およびＲｕ膜９０４を、順次エッチバックして出力電極７０４の上部を露出させることで、図９Ｃに示すように、第２の金属酸化物層７０３，第３の金属酸化物層７０５、および、第１の金属酸化物層７０２，第４の金属酸化物層７０６、ならびに、第１側壁電極７０１，第２側壁電極７０７を形成する。これらのことにより、本実施の形態における不揮発性記憶装置が得られる。
【００７７】
［実施の形態５］
次に、本発明の実施の形態５について説明する。この不揮発性記憶装置は、図１０の断面図に示すように、ＭＯＳトランジスタなどによる集積回路が形成されたシリコン基板７１０上に形成された層間膜７０８上に形成され、層間膜７０８に形成されたビア７０９によって、シリコン基板７１０に形成されている集積回路に接続している。
【００７８】
また、本実施の形態においても、前述した実施の形態４と同様に、ビア７０９には、出力電極７０４が接続して形成されている。また、出力電極７０４の一方の側方に、第１側壁電極（第１入力電極）７０１を備え、他方の側方に、第２側壁電極（第２入力電極）７０７を備える。第１側壁電極７０１と第２側壁電極７０７とは、出力電極７０４を介し、対向して配置されている。
【００７９】
このように横方向に配列された各電極において、まず、出力電極７０４と第１側壁電極７０１との間に、第２の金属酸化物からなる第１の金属酸化物層１００２および第１の金属酸化物からなる第２の金属酸化物層１００３を備える。また、出力電極７０４と第２側壁電極７０７との間に、第１の金属酸化物からなる第３の金属酸化物層１００５および第２の金属酸化物からなる第４の金属酸化物層１００６を備える。本実施の形態では、前述した実施の形態４と異なり、出力電極７０４の側に、第１の金属酸化物からなる層が配置されている。
【００８０】
なお、第１側壁電極７０１と第２側壁電極７０７とは、出力電極７０４を介して対向している必要はない。第１側壁電極７０１と第２側壁電極７０７とは、互いに絶縁分離された状態で、出力電極７０４を介して配置されていればよい。また、第１の金属酸化物層１００２および第２の金属酸化物層１００３も、第３の金属酸化物層１００５および第４の金属酸化物層１００６と、出力電極７０４を介して配置されていればよい
【００８１】
本実施の形態において、第１の金属酸化物層１００２および第２の金属酸化物層１００３からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第１抵抗変化層であり、第３の金属酸化物層１００５および第４の金属酸化物層１００６からなる積層膜が、これらに対する電圧印加によって抵抗が変化する第２抵抗変化層である。また、これらの抵抗変化層は、印加される電圧の極性によって低抵抗状態から高抵抗状態、もしくは、高抵抗状態から低抵抗状態に両極性動作する。
【００８２】
ここで、第１の金属酸化物および第２の金属酸化物については、前述した実施の形態２と同様であり、第１の金属酸化物はＴｉＯ2であり、第２の金属酸化物は、非晶質のＴａ2Ｏ5である。また、各電極は、前述した実施の形態２と同様である。
【００８３】
本実施の形態では、第１側壁電極７０１と出力電極７０４によって挟まれた抵抗変化層（第１の金属酸化物層１００２と第２の金属酸化物層１００３の積層膜）は、出力電極７０４側に負電圧（第１側壁電極７０１に正電圧）が加わった場合に低抵抗化し、出力電極７０４側に正電圧（第１側壁電極７０１に負電圧）が加わった場合に高抵抗化する。
【００８４】
また、第２側壁電極７０７と出力電極７０４に挟まれた抵抗変化層（第３の金属酸化物層１００５と第４の金属酸化物層１００６の積層膜）は、出力電極７０４側に負電圧（第２側壁電極７０７に正電圧）が加わった場合に低抵抗化し、出力電極７０４側に正電圧（第２側壁電極７０７に負電圧）が加わった場合に高抵抗化する。
【００８５】
次に、表４を用いて本実施の形態における不揮発性記憶装置の動作方法について説明する。第１側壁電極７０１および第２側壁電極７０７を、各々、Ｖ１およびＶ２とし、出力電極７０４をＯＵＴとしている。各電極間の積層膜は抵抗変化素子となっており、Ｖ１−ＯＵＴ間の抵抗変化素子（第１の金属酸化物層１００２，第２の金属酸化物層１００３の積層膜）の抵抗値をＲ１、ＯＵＴ−Ｖ２間の抵抗変化素子（第３の金属酸化物層１００５，第４の金属酸化物層１００６の積層膜）の抵抗値をＲ２とする。
【００８６】
最初に、Ｒ１およびＲ２の低抵抗化（Forming動作）処理を行う。まず、Ｖ１−ＯＵＴ間に電圧印加を行い、Ｒ１の低抵抗化を行う。例えば、Ｖ１電極に正電圧パルスを加え、Ｒ１の低抵抗化を行う。また、Ｖ２−ＯＵＴ間に電圧印加を行い、Ｒ２の低抵抗化を行う。例えば、Ｖ２電極に正電圧パルスを加え、Ｒ２の低抵抗化を行う。
【００８７】
以上のようにして「Forming」を行った後、Ｖ２電極を接地し、以下の表４に示すように、Ｖ１電極に正電圧もしくは負電圧を印加する。
【００８８】
【表４】
2010147133.tif 000006
【００８９】
まず、Ｆｏｒｍｉｎｇ後の状態（Ｒ１、Ｒ２が低抵抗状態）においてＯＵＴ電極を浮遊させ、Ｖ１に負電圧パルス（−Ｖｐｒｏ）を加えた場合について説明する。この状態では、Ｒ２の抵抗は変化せず、Ｒ１のみが高抵抗状態にスイッチングする。出力電圧の読み取り時は、Ｖ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。この場合、ＯＵＴ電極からの出力電圧は、Ｒ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。
【００９０】
Ｒ１とＲ２の抵抗比が高いと、出力電圧がほぼ０（ＧＮＤ）となり、高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００９１】
次に、Ｖ１に正電圧パルス（Ｖｐｒｏ）を加えた場合について説明する。この状態では、まず、高抵抗状態であるＲ１に電圧が印加され、低抵抗状態にスイッチングする。次に、Ｖ２−ＯＵＴ間の電圧によってＲ２が高抵抗状態にスイッチングする。出力電圧の読み取り時は、Ｖ１電極にスイッチング電圧よりも小さい電圧（ＶDD）を印加しておく。
【００９２】
この場合、出力電圧はＲ１とＲ２によって抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）×ＶDDとなる。Ｒ１とＲ２の抵抗比が高いと、出力電圧はほぼＶDDとなり高いＯＮ／ＯＦＦ比が得られるため、Ｒ１とＲ２の抵抗値は少なくとも１０倍以上であることが望ましい。また、Ｒ１とＲ２の合計値が高いと、Ｖ１−Ｖ２間を流れるリーク電流を低減することができ、消費電力を下げることができる。ＶDDを１Ｖとした場合のリーク電流を１ｎＡ以下に抑えたいことから、Ｒ１とＲ２の合計値は１ＧΩ以上であることが望ましい。
【００９３】
出力電圧を再度ＧＮＤにしたい場合、Ｖ１に再度負電圧パルスを印加する。この状態では、まず、高抵抗状態であるＲ２に電圧が印加され、低抵抗状態にスイッチングする。次にＶ１−ＯＵＴ間の電圧によってＲ１が高抵抗状態にスイッチングする。Ｖ１に読み取り電圧ＶDDを加えた場合、ＯＵＴ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶDDから、〜０Ｖ（ＧＮＤ）が出力される。ＯＵＴ電極をパストランジスタの入力ゲートに接続することで、スイッチとして動作し、Ｖ１に負電圧パルスを加えることでパストランジスタが閉じ、Ｖ１に正電圧パルスを加えることでパストランジスタが開く。
【００９４】
本実施の形態においても、抵抗変化層が、電源がなくても状態を保持する不揮発性を有しているため、電源をＯＦＦにしても、Ｒ１、Ｒ２の記憶情報は失われない。また、１つの素子でスイッチとして機能するため、高集積化に非常に有利である。さらに、記憶原理が電荷の蓄積によるものでないため、原理的に宇宙線の影響を受けにくく、高い信頼性が得られる。なお、第１の金属酸化物による層と第２の金属酸化物による層とを入れ替えることで、出力が反転する。
【００９５】
また、横型の構造を用いることで、後述する製造法の説明に示すように、パターニング工程が減り、製造コストを下げることができる。
【００９６】
以下、本実施の形態における不揮発性記憶装置の製造方法について説明する。まず、図１１Ａに示すように、ビア２０９が形成された層間膜２０８上に、出力電極７０４の材料としてＲｕを堆積してＲｕ膜を形成する。さらに、形成したＲｕ膜の上に公知のフォトリソグラフィ技術およびエッチング技術を用いてエッチングマスク１１０１を形成し、エッチングマスク１１０１を用いてＲｕ膜をドライエッチングして出力電極７０４を形成する。エッチングマスク１１０１には、例えば、ＴｉＮなどのＲｕとの選択比の高い材料を用いる。以上のようにして出力電極７０４を形成した後に、エッチングマスク１１０１をエッチングして除去する。
【００９７】
次に、第２の金属酸化物層１００３および第３の金属酸化物層１００５となるＴｉＯ2、第１の金属酸化物層１００２および第４の金属酸化物層１００６となるＴａ2Ｏ5、第１側壁電極７０１および第２側壁電極７０７となるＲｕを順次堆積し、図１１Ｂに示すように、ＴｉＯ2膜１１０２，Ｔａ2Ｏ5膜１１０３，およびＲｕ膜１１０４が積層された状態とする。ここで、ＴｉＯ2膜１１０２，Ｔａ2Ｏ5膜１１０３，およびＲｕ膜１１０４は、図１１Ｂの紙面左右方向において、出力電極７０４を跨ぐように形成されている。一方、紙面の前後の方向の出力電極７０４の側方には、ＴｉＯ2膜１１０２，Ｔａ2Ｏ5膜１１０３，およびＲｕ膜１１０４は形成されていない。
【００９８】
次に、積層されたＴｉＯ2膜１１０２，Ｔａ2Ｏ5膜１１０３，およびＲｕ膜１１０４を、順次エッチバックして出力電極７０４の上部を露出させることで、図９Ｃに示すように、第２の金属酸化物層１００３，第３の金属酸化物層１００５、および、第１の金属酸化物層１００２，第４の金属酸化物層１００６、ならびに、第１側壁電極７０１，第２側壁電極７０７を形成する。これらのことにより、本実施の形態における不揮発性記憶装置が得られる。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態１における不揮発性記憶装置の構成を模式的に示す断面図である。
【図２】本発明の実施の形態２における不揮発性記憶装置の構成を模式的に示す断面図である。
【図３Ａ】本発明の実施の形態２における不揮発性記憶装置の断面構成を模式的に示す構成図である。
【図３Ｂ】本発明の実施の形態２における不揮発性記憶装置の等価回路を示す回路図である。
【図４Ａ】本発明の実施の形態２における不揮発性記憶装置の製造方法について説明する工程図である。
【図４Ｂ】本発明の実施の形態２における不揮発性記憶装置の製造方法について説明する工程図である。
【図４Ｃ】本発明の実施の形態２における不揮発性記憶装置の製造方法について説明する工程図である。
【図４Ｄ】本発明の実施の形態２における不揮発性記憶装置の製造方法について説明する工程図である。
【図５】本発明の実施の形態３における不揮発性記憶装置の構成を模式的に示す断面図である。
【図６Ａ】本発明の実施の形態３における不揮発性記憶装置の製造方法について説明する工程図である。
【図６Ｂ】本発明の実施の形態３における不揮発性記憶装置の製造方法について説明する工程図である。
【図６Ｃ】本発明の実施の形態３における不揮発性記憶装置の製造方法について説明する工程図である。
【図６Ｄ】本発明の実施の形態３における不揮発性記憶装置の製造方法について説明する工程図である。
【図７】本発明の実施の形態４における不揮発性記憶装置の構成を模式的に示す断面図である。
【図８】本発明の実施の形態４における不揮発性記憶装置の断面構成を模式的に示す構成図である。
【図９Ａ】本発明の実施の形態４における不揮発性記憶装置の製造方法について説明する工程図である。
【図９Ｂ】本発明の実施の形態４における不揮発性記憶装置の製造方法について説明する工程図である。
【図９Ｃ】本発明の実施の形態４における不揮発性記憶装置の製造方法について説明する工程図である。
【図１０】本発明の実施の形態５における不揮発性記憶装置の構成を模式的に示す断面図である。
【図１１Ａ】本発明の実施の形態５における不揮発性記憶装置の製造方法について説明する工程図である。
【図１１Ｂ】本発明の実施の形態５における不揮発性記憶装置の製造方法について説明する工程図である。
【図１１Ｃ】本発明の実施の形態５における不揮発性記憶装置の製造方法について説明する工程図である。
【図１２】プログラマブルロジックで用いられているスイッチデバイスとしての、パストランジスタと、このパストランジスタのゲートに制御電圧を出力するＳＲＡＭとを備える回路の構成を示す回路図である。
【符号の説明】
【０１００】
１０１…第１入力電極、１０２…第１金属酸化物層、１０３…第２金属酸化物層、１０４…出力電極、１０５…第３金属酸化物層、１０６…第４金属酸化物層、１０７…第２入力電極、１２０…第１抵抗変化層、１３０…第２抵抗変化層。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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