(57)【要約】【課題】複数の半導体素子における界面特性及び信頼性の劣化を抑制する。【解決手段】半導体装置の製造方法は、第１半導体素子を有する第１領域と前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、前記第１領域及び前記第２領域における半導体基板１０表面にシリコンゲルマニウム膜１１を形成する工程と、前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜表面を窒化処理する工程と、前記第１領域及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上にシリコンと酸素とを主成分とする第１絶縁膜１３を形成する工程と、前記第２領域における前記第１絶縁膜を除去する工程と、前記第１領域における前記第１絶縁膜上及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上に金属と酸素とを主成分とする第２絶縁膜１５を形成する工程と、を具備する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１半導体素子を有する第１領域と前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、
前記第１領域及び前記第２領域における半導体基板表面にシリコンゲルマニウム膜を形成する工程と、
前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜表面を窒化処理する工程と、
前記第１領域及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上にシリコンと酸素とを主成分とする第１絶縁膜を形成する工程と、
前記第２領域における前記第１絶縁膜を除去する工程と、
前記第２領域における窒化処理された前記シリコンゲルマニウム膜上に金属と酸素とを主成分とする第２絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１半導体素子を有する第１領域と、前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、
前記第１領域及び前記第２領域における半導体基板表面にシリコンゲルマニウム膜を形成する工程と、
前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜上にシリコン膜を形成する工程と、
前記第１領域及び前記第２領域における前記シリコン膜表面を窒化処理する工程と、
前記第１領域及び前記第２領域における窒化処理された前記シリコン膜上にシリコンと酸素とを主成分とする第１絶縁膜を形成する工程と、
前記第２領域における前記第１絶縁膜を除去する工程と、
前記第２領域における窒化処理された前記シリコン膜上に金属と酸素とを主成分とする第２絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記窒化処理は、１×１０１４ａｔｏｍｓ／ｃｍ２以上窒素が含有されるように行われることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記窒化処理は、プラズマ窒化により行われることを特徴とする請求項１乃至請求項３記載のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記窒化処理において窒化された表面に酸素が含有されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ゲート絶縁膜の膜厚の異なる複数の半導体素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩのｐ型ＦＥＴにおいて、チャネル領域への圧縮応力の印加によるホール移動度の向上や、メタルゲート電極／高誘電率絶縁膜（ｈｉｇｈ−ｋ膜）を有するスタックＭＯＳＦＥＴの閾値電圧の制御を目的として、ｐ型ＦＥＴのチャネル領域に選択エピタキシャル成長を用いてシリコンゲルマニウム膜（ＳｉＧｅ膜）を形成する技術が検討されている。
【０００３】
一般的にＬＳＩにおいて、上述したＳｉＧｅチャネル技術が適用されるのは、トランジスタのゲート絶縁膜として高誘電率絶縁膜を用いる世代である。このような世代における同一ＬＳＩ中には、ゲート絶縁膜の膜厚が異なるいくつかのタイプのトランジスタが形成される（マルチオキサイド）。この中でも薄い膜厚となるトランジスタには、シリコン酸化膜又はシリコン酸化膜／ｈｉｇｈ−ｋ膜の積層膜がゲート絶縁膜として用いられる。このため、薄い膜厚となるトランジスタにおいては、ＳｉＧｅ膜上に酸化膜を形成することになる。
【０００４】
従来、ゲート酸化膜としては熱酸化を用いることが一般的であった。しかしながら、ゲート酸化膜として熱酸化を用いた場合、酸化膜中にシリコン（Ｓｉ）と同時にゲルマニウム（Ｇｅ）も取り込まれることになり、界面特性の劣化や信頼性の劣化が起こる。
【０００５】
これを避けるために、熱酸化ではなくＣＶＤなどの堆積によるシリコン酸化膜を用いる方法が考えられる。しかしながら、堆積膜であっても堆積初期には、酸化剤とＳｉＧｅ膜との反応が起こり、堆積中のＳｉＧｅ膜からＧｅが拡散することにより、形成した酸化膜中にＧｅが取り込まれ、界面特性の劣化や信頼性の劣化が起こる。
【０００６】
この問題を解決するために、特許文献１では、ＳｉＧｅ膜表面をあらかじめ窒化処理し、窒素によるバリア膜を形成することで、Ｇｅの酸化膜への拡散を抑制することができる。
【０００７】
一方、薄い膜厚となるトランジスタにおいては、ｈｉｇｈ−ｋ膜をゲート絶縁膜として用いる。この場合、ｈｉｇｈ−ｋ膜のみをゲート絶縁膜として用いると、ＳｉＧｅ膜とｈｉｇｈ−ｋ膜との界面に存在する界面準位により、電気的特性が悪くなり、界面特性の劣化や信頼性の劣化が起こる。
【０００８】
従って、上述するような異なる膜厚タイプのトランジスタを備える半導体装置の製造方法（マルチオキサイドプロセス）において、少ない工程数で各膜厚タイプのトランジスタの界面特性の劣化や信頼性の劣化を同時に抑制するのは困難である。
【特許文献１】特開平５−２１８０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、複数の半導体素子における界面特性及び信頼性の劣化を抑制する半導体装置を容易に製造する方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による半導体装置の製造方法は、第１半導体素子を有する第１領域と前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、前記第１領域及び前記第２領域における前記半導体基板表面にシリコンゲルマニウム膜を形成する工程と、前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜表面を窒化処理する工程と、前記第１領域及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上にシリコンと酸素とを主成分とする第１絶縁膜を形成する工程と、前記第２領域における前記第１絶縁膜を除去する工程と、前記第２領域における窒化処理された前記シリコンゲルマニウム膜上に金属と酸素とを主成分とする第２絶縁膜を形成する工程と、を具備する。
【００１１】
本発明の第２の視点による半導体装置の製造方法は、第１半導体素子を有する第１領域と、前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、前記第１領域及び前記第２領域における前記半導体基板表面にシリコンゲルマニウム膜を形成する工程と、前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜上にシリコン膜を形成する工程と、前記第１領域及び前記第２領域における前記シリコン膜表面を窒化処理する工程と、前記第１領域及び前記第２領域における窒化処理された前記シリコン膜上にシリコンと酸素とを主成分とする第１絶縁膜を形成する工程と、前記第２領域における前記第１絶縁膜を除去する工程と、前記第２領域における窒化処理された前記シリコン膜上に金属と酸素とを主成分とする第２絶縁膜を形成する工程と、を具備する。
【発明の効果】
【００１２】
本発明によれば、複数の半導体素子における界面特性及び信頼性の劣化を抑制する半導体装置を容易に製造する方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
（第１の実施形態）
第１の実施形態は、ゲート絶縁膜の膜厚によって厚膜領域と薄膜領域の２種の膜厚領域に分けられるｐＭＯＳＦＥＴを有する半導体装置において、チャネル領域に形成されたシリコンゲルマニウム膜（ＳｉＧｅ膜）表面が窒化処理され、このＳｉＧｅ膜上にゲート絶縁膜が形成される例である。
【００１５】
図１乃至図６は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に本発明の実施形態に係る半導体装置の製造工程について説明する。
【００１６】
まず、図１に示すように、厚膜領域及び薄膜領域におけるシリコン基板１０表面にＳｉＧｅ膜１１が形成される。
【００１７】
次に、図２に示すように、厚膜領域及び薄膜領域におけるＳｉＧｅ膜１１表面が窒化処理される。これにより、厚膜領域及び薄膜領域におけるＳｉＧｅ膜１１表面に窒素を含有する膜（以下、ＳｉＧｅ窒素含有膜１２と称す。）が形成される。この窒化処理の方法は、ＳｉＧｅ膜１１の最表面を窒化することが可能なプラズマ窒化が望ましいが、これに限らず、ＮＨ３ガス、ＮＯガス、Ｎ２Ｏガスなどを用いた熱窒化でもよい。
【００１８】
また、この窒化処理において、ＳｉＧｅ窒素含有膜１２における窒素量が、例えば、１ｎｍの膜厚中に１×１０１４ａｔｏｍｓ／ｃｍ２以上となるように、窒化の条件を最適化する。これにより、ＳｉＧｅ膜１１のＧｅが、後に形成されるシリコン酸化膜１３中へ拡散してしまうことを抑制できる。尚、この窒化処理において、ＳｉＧｅ窒素含有膜１２に酸素が含有されることもあるが、この場合も同様に上記効果を得ることができる。
【００１９】
ここまでの工程は、厚膜領域及び薄膜領域において、いずれも同様の工程が行われる。
【００２０】
次に、図３に示すように、ＣＶＤ法により、厚膜領域及び薄膜領域におけるＳｉＧｅ窒素含有膜１２上に、シリコン酸化膜１３が形成される。ここで、シリコン酸化膜１３は、ＣＶＤ法に限らず、ＡＬＤ法により形成されてもよい。また、シリコン酸化膜１３の成膜温度は、できるだけ低温が望ましい。尚、絶縁膜材料としてはシリコン酸化膜１３に限らず、少なくともシリコンと酸素とを主成分とする絶縁膜であればよい。シリコンと酸素とを主成分とする絶縁膜としては、例えば、シリコン酸窒化膜などがあげられる。次に、厚膜領域におけるシリコン酸化膜１３上に、マスク材１４が形成される。
【００２１】
次に、図４に示すように、例えばウェットエッチングにより、薄膜領域におけるシリコン酸化膜１３が除去され、薄膜領域におけるＳｉＧｅ窒素含有膜１２が露出される。この際、ＳｉＧｅ窒素含有膜１２がエッチングストッパー膜として機能する。その後、厚膜領域におけるマスク材１４が除去される。
【００２２】
次に、図５に示すように、厚膜領域におけるシリコン酸化膜１３上及び薄膜領域におけるＳｉＧｅ窒素含有膜１２上にｈｉｇｈ−ｋ膜１５が形成される。尚、ｈｉｇｈ−ｋ膜１５の材料としては、少なくとも金属と酸素とを主成分とする絶縁膜であればよい。金属と酸素とを主成分とする絶縁膜としては、例えば、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯＮ、ＺｒＯ２、ＺｒＯＮ、ＺｒＳｉＯＮなどがあげられる。
【００２３】
このようにして、厚膜領域におけるＳｉＧｅ窒素含有膜１２上に、シリコン酸化膜１３とｈｉｇｈ−ｋ膜１５との積層構造で構成されるゲート絶縁膜１６ａが形成される。また、薄膜領域におけるＳｉＧｅ窒素含有膜１２上に、ｈｉｇｈ−ｋ膜１５で構成されるゲート絶縁膜１６ｂが形成される。
【００２４】
尚、厚膜領域におけるゲート絶縁膜１６ａは、シリコン酸化膜１３とｈｉｇｈ−ｋ膜１５との積層構造に限らず、シリコン酸化膜１３を含む絶縁膜又はシリコン酸化膜１３のみで構成されてもよい。また、薄膜領域におけるゲート絶縁膜１６ｂは、ｈｉｇｈ−ｋ膜１５のみに限らず、ｈｉｇｈ−ｋ膜１５を含む絶縁膜で構成されてもよい。
【００２５】
その後、図６に示すように、一般的に知られた手法を用いて、厚膜領域及び薄膜領域におけるゲート絶縁膜１６ａ及び１６ｂ上に、例えばポリシリコンや金属で構成されるゲート電極１７が形成される。そして、ゲート電極１７、ゲート絶縁膜１６ａ及び１６ｂがパターニングされる。さらに、厚膜領域及び薄膜領域におけるシリコン基板１０内に不純物拡散層１８が形成される。その後、厚膜領域におけるゲート絶縁膜１６ａ、ゲート電極１７及び薄膜領域におけるゲート絶縁膜１６ｂ、ゲート電極１７の側面に側壁絶縁膜１９が形成される。
【００２６】
このようにして、本実施形態に係る半導体装置におけるトランジスタが完成する。ここで、厚膜領域におけるトランジスタは、耐圧性に優れ、例えば周辺回路領域に設けられる。一方、薄膜領域におけるトランジスタは、例えばコア回路領域（メモリセル領域）に設けられる。
【００２７】
尚、本実施形態では、ＳｉＧｅ膜１１が露出した状態で窒化処理が行われる例であるが、ＳｉＧｅ膜１１上に酸化膜が形成されている状態にも適用できる。
【００２８】
また、本実施形態では、窒化処理を１回のみ行い、厚膜領域及び薄膜領域に同時にＳｉＧｅ窒素含有膜１２を形成しているが、厚膜領域におけるシリコン酸化膜１３の形成前及び薄膜領域におけるｈｉｇｈ−ｋ膜１５の形成前において、それぞれの領域で別々に窒化処理を複数回行うことも可能である。
【００２９】
また、本実施形態では、厚膜領域及び薄膜領域におけるＳｉＧｅ膜１１が共に窒化処理され、ＳｉＧｅ窒素含有膜１２が形成されているが、例えば薄膜領域においてシリコン酸化膜１３が形成されない場合は、薄膜領域にＳｉＧｅ窒素含有膜１２は形成されなくてもよい。
【００３０】
上記第１の実施形態によれば、厚膜領域と薄膜領域の２種の膜厚領域に分けられるｐＭＯＳＦＥＴを有する半導体装置において、チャネル領域に形成されたＳｉＧｅ膜１１表面が窒化処理され、ＳｉＧｅ窒素含有膜１２が形成される。その後、厚膜領域ではＳｉＧｅ窒素含有膜１２上にシリコン酸化膜１３及びｈｉｇｈ−ｋ膜１５で構成されるゲート絶縁膜１６ａが形成され、薄膜領域ではＳｉＧｅ窒素含有膜１２上にｈｉｇｈ−ｋ膜１５で構成されるゲート絶縁膜１６ｂが形成される。
【００３１】
このように、厚膜領域においてＳｉＧｅ膜１１上にＳｉＧｅ窒素含有膜１２を介してシリコン酸化膜１３が形成されることにより、ＳｉＧｅ窒素含有膜１２はバリア膜としての効果を有する。これにより、シリコン酸化膜１３の堆積初期に起こる酸化剤とＳｉＧｅ膜１１の反応を抑制できる。従って、ＳｉＧｅ膜１１からシリコン酸化膜１３中にＧｅが拡散されることが軽減され、界面特性の劣化や信頼性の劣化を抑制することができる。
【００３２】
また、薄膜領域においてＳｉＧｅ膜１１上にＳｉＧｅ窒素含有膜１２を介してｈｉｇｈ−ｋ膜１５が形成されることにより、ＳｉＧｅ窒素含有膜１２は界面層としての効果を有する。従って、ＳｉＧｅ膜１１とｈｉｇｈ−ｋ膜１５との界面に存在する界面準位により生じる界面特性の劣化や信頼性の劣化を抑制することができる。
【００３３】
さらに、本実施形態では、上述するように、厚膜領域及び薄膜領域に膜厚の異なるトランジスタを同時に製造することができる。これにより、それぞれの膜厚領域のトランジスタにおいて界面特性の劣化や信頼性の劣化を同時に抑制する半導体装置の製造工程の簡略化を図ることができる。
【００３４】
（第２の実施形態）
第１の実施形態では、２種の膜厚領域に分けられるｐＭＯＳＦＥＴを有する半導体装置において、ＳｉＧｅ膜表面が窒化処理され、このＳｉＧｅ膜上にゲート絶縁膜が形成された。これに対し、第２の実施形態では、ＳｉＧｅ膜上にシリコン膜（Ｓｉ膜）が形成され、このＳｉ膜表面が窒化処理される例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００３５】
図７乃至図１２は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に本発明の実施形態に係る半導体装置の製造工程について説明する。
【００３６】
まず、図７に示すように、第１の実施形態と同様に、厚膜領域及び薄膜領域におけるシリコン基板１０表面に、ＳｉＧｅ膜１１が形成される。次に、厚膜領域及び薄膜領域におけるＳｉＧｅ膜１１上に、Ｓｉ膜２０が形成される。
【００３７】
次に、図８に示すように、厚膜領域及び薄膜領域におけるＳｉ膜２０表面が窒化処理される。これにより、厚膜領域及び薄膜領域におけるＳｉ膜２０表面に窒素を含有する膜（以下、Ｓｉ窒素含有膜２１と称す。）が形成される。この窒化処理の方法は、第１の実施形態と同様にプラズマ窒化が望ましいが、これに限らず、ＮＨ３ガス、ＮＯガス、Ｎ２Ｏガスなどを用いた熱窒化でもよい。
【００３８】
ここまでの工程は、厚膜領域及び薄膜領域において、いずれも同様の工程が行われる。
【００３９】
次に、図９に示すように、ＣＶＤ法により、厚膜領域及び薄膜領域におけるＳｉ窒素含有膜２１上に、シリコン酸化膜１３が形成される。尚、絶縁膜としてはシリコン酸化膜１３に限らず、少なくともシリコンと酸素とを主成分とする絶縁膜であればよい。次に、厚膜領域におけるシリコン酸化膜１３上に、マスク材１４が形成される。
【００４０】
次に、図１０に示すように、例えばウェットエッチングにより、薄膜領域におけるシリコン酸化膜１３が除去され、薄膜領域におけるＳｉ窒素含有膜２１が露出される。この際、Ｓｉ窒素含有膜２１がエッチングストッパー膜として機能する。その後、厚膜領域におけるマスク材１４が除去される。
【００４１】
次に、図１１に示すように、厚膜領域におけるシリコン酸化膜１３上及び薄膜領域におけるＳｉ窒素含有膜２１上にｈｉｇｈ−ｋ膜１５が形成される。尚、ｈｉｇｈ−ｋ膜１５の材料としては、少なくとも金属と酸素とを主成分とする絶縁膜であればよい。
【００４２】
このようにして、厚膜領域におけるＳｉ窒素含有膜２１上に、シリコン酸化膜１３とｈｉｇｈ−ｋ膜１５との積層構造で構成されるゲート絶縁膜１６ａが形成される。また、薄膜領域におけるＳｉ窒素含有膜２１上に、ｈｉｇｈ−ｋ膜１５で構成されるゲート絶縁膜１６ｂが形成される。
【００４３】
その後、図１２に示すように、一般的に知られた手法を用いて、厚膜領域及び薄膜領域におけるゲート絶縁膜１６ａ及び１６ｂ上に、例えばポリシリコンや金属で構成されるゲート電極１７が形成される。そして、ゲート電極１７、ゲート絶縁膜１６ａ及び１６ｂがパターニングされる。さらに、厚膜領域及び薄膜領域におけるシリコン基板１０内に不純物拡散層１８が形成される。その後、厚膜領域におけるゲート絶縁膜１６ａ、ゲート電極１７及び薄膜領域におけるゲート絶縁膜１６ｂ、ゲート電極１７の側面に側壁絶縁膜１９が形成される。
【００４４】
このようにして、本実施形態に係る半導体装置におけるトランジスタが完成する。
【００４５】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４６】
さらに、第２の実施形態では、チャネル領域に形成されたＳｉＧｅ膜１１上にＳｉ膜２０が形成される。このＳｉ膜２０表面が窒化処理され、Ｓｉ窒素含有膜２１が形成される。その後、厚膜領域ではＳｉ窒素含有膜２１上にシリコン酸化膜１３及びｈｉｇｈ−ｋ膜１５で構成されるゲート絶縁膜１６ａが形成される。
【００４７】
このように、厚膜領域においてＳｉＧｅ膜１１上にＳｉ膜２０が形成された後にＳｉ窒素含有膜２１が形成される。これにより、Ｓｉ窒素含有膜２１中のＧｅの量は、第１の実施形態におけるＳｉＧｅ窒素含有膜１２中のＧｅの量より減少し、シリコン酸化膜１３中にＧｅが拡散されることがさらに軽減される。従って、界面特性の劣化や信頼性の劣化をさらに抑制することができる。
【００４８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００５０】
１０…シリコン基板、１１…ＳｉＧｅ膜、１２…ＳｉＧｅ窒素含有膜、１３…シリコン酸化膜、１４…マスク材、１５…ｈｉｇｈ−ｋ膜、１６ａ，１６ｂ…ゲート絶縁膜、１７…ゲート絶縁膜、１８…不純物拡散層、１９…側壁絶縁膜、２０…Ｓｉ膜、２１…Ｓｉ窒素含有膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010147104.tif 000012
【図１１】
2010147104.tif 000013
【図１２】
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